(57)【要約】【課題】効率よく使用できるスイッチング素子及びスイッチングそしの製造方法、並びに、配置されたスイッチング素子を効率よく使用できるメモリ素子アレイの製造方法を提供する。【解決手段】スイッチング素子１において、絶縁性基板１０と、絶縁性基板１０に設けられた第１電極２０及び第２電極４０と、第１電極２０と第２電極４０との間に設けられ、第１電極２０と第２電極４０との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部５０と、電極間間隙部５０を、間隙を保持した状態で封止する封止部材６０と、を備えて構成した。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板に設けられた第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、
前記電極間間隙部を、前記間隙を保持した状態で封止する封止部材と、
を備えることを特徴とするスイッチング素子。
【請求項２】
請求項１に記載のスイッチング素子において、
前記封止部材は、絶縁性材料によって形成されていることを特徴とするスイッチング素子。
【請求項３】
請求項１又は２に記載のスイッチング素子において、
前記第２電極は、前記第１電極の上方に配置されていることを特徴とするスイッチング素子。
【請求項４】
請求項３に記載のスイッチング素子において、
前記第１電極は、前記絶縁性基板の上面に接して設けられ、
当該スイッチング素子は、前記第１電極を覆う絶縁体を備え、
前記絶縁体には、前記第１電極の上面の一部を露出するためのホールが形成され、
前記第２電極は、前記絶縁体の上面に接して設けられ、
前記電極間間隙部は、前記ホールの内部に設けられ、
前記封止部材は、前記第２電極の上面と前記ホールの開口部とを覆うように設けられていることを特徴とするスイッチング素子。
【請求項５】
絶縁性基板と、
前記絶縁性基板の上面に接して設けられた第１電極と、
前記第１電極を覆うように設けられ、前記第１電極の上面の一部を露出するためのホールが形成された絶縁体と、
前記第１電極の上方に配置され、前記絶縁体の上面に接して設けられた第２電極と、
前記ホールの内部における前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、
前記第２電極の上面と前記ホールの開口部とを覆うように設けられ、前記電極間間隙部を、前記間隙を保持した状態で封止する、絶縁性材料によって形成された封止部材と、
を備えることを特徴とするスイッチング素子。
【請求項６】
請求項１に記載のスイッチング素子の製造方法において、
前記絶縁性基板に前記第１電極及び前記第２電極を設けて、前記電極間間隙部を形成する電極間間隙部形成ステップと、
次いで、前記封止部材によって、前記電極間間隙部の前記間隙を保持した状態で、当該電極間間隙部を封止する封止ステップと、
を備えることを特徴とするスイッチング素子の製造方法。
【請求項７】
メモリ素子として、請求項１〜５の何れか一項に記載のスイッチング素子がアレイ状に配置され、
各スイッチング素子の前記電極間間隙部は、前記封止部材により別個独立して封止されていることを特徴とするメモリ素子アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子、スイッチング素子の製造方法及びメモリ素子アレイに関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙を隔てた２つの電極間（ナノギャップ電極間）に電圧を印加することにより、スイッチング動作が可能なスイッチング素子が知られている（特許文献１〜４参照）。
さらに、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献５及び６参照）。
【０００３】
ところで、特許文献５及び６記載のスイッチング素子を任意の雰囲気中（例えば、大気中など）で使用するためには、スイッチング素子全体を封止部材で覆うようになっており、特許文献５及び６記載のスイッチング素子（メモリ素子）をアレイ状に配置したメモリ素子アレイを任意の雰囲気中で使用するためには、メモリ素子アレイ全体を封止部材で覆うようになっている。
【特許文献１】特開平７−３２１２９２号公報
【特許文献２】特開平１０−２２４０３号公報
【特許文献３】特開平８−２４２００８号公報
【特許文献４】特開平７−２７３３５５号公報
【特許文献５】特開２００５−７９３３５号公報
【特許文献６】特開２００７−１２３８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリ素子アレイ全体を封止部材で覆うと、封止部材が破れた場合、メモリ素子アレイに配置された全てのスイッチング素子が使い物にならなくなってしまうという問題がある。
【０００５】
本発明の課題は、効率よく使用できるスイッチング素子及びスイッチング素子の製造方法、並びに、配置されたスイッチング素子を効率よく使用できるメモリ素子アレイを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１に記載の発明は、
絶縁性基板と、
前記絶縁性基板に設けられた第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、
前記電極間間隙部を、前記間隙を保持した状態で封止する封止部材と、
を備えることを特徴とする。
【０００７】
請求項２に記載の発明は、
請求項１に記載のスイッチング素子において、
前記封止部材は、絶縁性材料によって形成されていることを特徴とする。
【０００８】
請求項３に記載の発明は、
請求項１又は２に記載のスイッチング素子において、
前記第２電極は、前記第１電極の上方に配置されていることを特徴とする。
【０００９】
請求項４に記載の発明は、
請求項３に記載のスイッチング素子において、
前記第１電極は、前記絶縁性基板の上面に接して設けられ、
当該スイッチング素子は、前記第１電極を覆う絶縁体を備え、
前記絶縁体には、前記第１電極の上面の一部を露出するためのホールが形成され、
前記第２電極は、前記絶縁体の上面に接して設けられ、
前記電極間間隙部は、前記ホールの内部に設けられ、
前記封止部材は、前記第２電極の上面と前記ホールの開口部とを覆うように設けられていることを特徴とする。
【００１０】
請求項５に記載の発明は、
絶縁性基板と、
前記絶縁性基板の上面に接して設けられた第１電極と、
前記第１電極を覆うように設けられ、前記第１電極の上面の一部を露出するためのホールが形成された絶縁体と、
前記第１電極の上方に配置され、前記絶縁体の上面に接して設けられた第２電極と、
前記ホールの内部における前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、
前記第２電極の上面と前記ホールの開口部とを覆うように設けられ、前記電極間間隙部を、前記間隙を保持した状態で封止する、絶縁性材料によって形成された封止部材と、
を備えることを特徴とする。
【００１１】
請求項６に記載の発明は、
請求項１に記載のスイッチング素子の製造方法において、
前記絶縁性基板に前記第１電極及び前記第２電極を設けて、前記電極間間隙部を形成する電極間間隙部形成ステップと、
次いで、前記封止部材によって、前記電極間間隙部の前記間隙を保持した状態で、当該電極間間隙部を封止する封止ステップと、
を備えることを特徴とする。
【００１２】
請求項７に記載の発明は、
メモリ素子アレイにおいて、
メモリ素子として、請求項１〜５の何れか一項に記載のスイッチング素子がアレイ状に配置され、
各スイッチング素子の前記電極間間隙部は、前記封止部材により別個独立して封止されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、スイッチング素子及びメモリ素子アレイが備えるスイッチング素子は、絶縁性基板と、絶縁性基板に設けられた第１電極及び第２電極と、第１電極と第２電極との間に設けられ、第１電極と第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、電極間間隙部を、間隙を保持した状態で封止する封止部材と、を備えている。
すなわち、スイッチング素子毎に、封止部材が設けられているので、スイッチング素子をアレイ状に配置したメモリ素子アレイにおいて、封止部材が破れた場合に、メモリ素子アレイに配置された全てのスイッチング素子が使い物にならなくなってしまうという問題が解消され、スイッチング素子を効率よく使用できる。
また、電極間間隙部を封止するので、電極間間隙部を任意の雰囲気中に配置した状態を保つことができる。
また、電極間間隙部が封止されているので、スイッチング素子を任意の雰囲気中で使用することができる。
【００１４】
本発明によれば、スイッチング素子及びメモリ素子アレイが備えるスイッチング素子は、絶縁性基板に第１電極及び第２電極を設けて、電極間間隙部を形成する電極間間隙部形成ステップと、封止部材によって、電極間間隙部の間隙を保持した状態で、当該電極間間隙部を封止する封止ステップと、によって製造される。
すなわち、スイッチング素子毎に、封止部材が設けられているので、スイッチング素子をアレイ状に配置したメモリ素子アレイにおいて、封止部材が破れた場合に、メモリ素子アレイに配置された全てのスイッチング素子が使い物にならなくなってしまうという問題が解消され、スイッチング素子を効率よく使用できる。
また、電極間間隙部を形成した後に封止するので、電極間間隙部を形成した後、電極間間隙部を所望の雰囲気中に配置させて、その状態で電極間間隙部を封止することにより、電極間間隙部を所望の雰囲気中に配置した状態を保つことができる。
また、電極間間隙部が封止されているので、スイッチング素子を任意の雰囲気中で使用することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、発明の範囲は、図示例に限定されない。
ここで、図１は、本発明を適用した一実施形態として例示するスイッチング素子１の要部を模式的に示す断面図である。また、図２は、本発明を適用した一実施形態として例示するメモリ素子アレイ１００の要部を模式的に示す断面斜視図である。
【００１６】
＜スイッチング素子の構成＞
本発明のスイッチング素子１は、例えば、図１に示すように、絶縁性基板１０と、絶縁性基板１０の上面に接して設けられた第１電極２０と、第１電極２０の上面に接して設けられた絶縁体３０と、第１電極２０の上方に配置され、絶縁体３０の上面に接して設けられた第２電極４０と、第１電極２０と第２電極４０との間に設けられた電極間間隙部５０と、第２電極４０の上面に接して設けられた封止部材６０と、などを備えて構成される。
【００１７】
具体的には、例えば、絶縁体３０は、第１電極２０を覆うように設けられているともに、絶縁体３０には、第１電極２０の上面の一部を露出するためのホール３０ａが形成されている。
ホール３０ａの内面には、電極間間隙部５０を構成する、一端が第１電極２０と接し他端が上方に延出した間隙下部５１と、一端が第２電極４０と接し他端が下方に延出した間隙上部５２と、が形成され、この間隙下部５１の他端と間隙上部５２の他端とが、ナノオーダーの隙間を有するようになっている。
また、例えば、封止部材６０は、第２電極５０の上面とホール３０ａの開口部とを覆うように設けられている。
【００１８】
絶縁性基板１０は、例えば、スイッチング素子１の電極（第１電極２０）を設けるための支持体として機能する。
絶縁性基板１０の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１０の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板１０は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。また、絶縁性基板１０の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２０との密着性と、その製造における自由度と、が大きい点で好適となっている。
【００１９】
第１電極２０は、例えば、第２電極４０と対になって、スイッチング素子１にスイッチング動作を行わせるための所定電圧が印加される。
第１電極２０の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２０は、絶縁性基板１０及び絶縁体３０との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２０は、クロム及び金の積層（多層）構造としても良い。
【００２０】
絶縁体３０は、例えば、スイッチング素子１の２つの電極（第１電極２０及び第２電極４０）を隔てて設けるための支持体として機能する。
絶縁体３０の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁体３０の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁体３０の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２０及び第２電極４０との密着性と、その製造における自由度と、が大きい点で好適となっている。
【００２１】
第２電極４０は、例えば、第１電極２０と対になって、スイッチング素子１にスイッチング動作を行わせるための所定電圧が印加される。
第２電極４０の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極４０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極４０は、絶縁体３０との接着性を強化するために、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極４０は、クロム及び金の積層（多層）構造としても良い。
【００２２】
電極間間隙部５０は、例えば、間隙下部５１及び間隙上部５２により形成された、第１電極２０と第２電極４０との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するものであり、スイッチング素子１のスイッチング現象を発現する役割を具備している。
例えば、図１に示すように、間隙下部５１は、ホール３０ａの内面における第１電極２０側から第２電極４０側に向かって突出するように形成されているとともに、間隙上部５２は、ホール３０ａの内面における第２電極４０側から第１電極２０側に向かって突出するように形成されている。
【００２３】
間隙下部５１の形状は、特に限定されるものではなく、適宜任意に変更することができる。また、間隙下部５１と第１電極２０は、例えば、図１に示すように、一体として形成されていても良いし、例えば、図２に示すように、別体として形成されていても良い。
間隙下部５１の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、間隙下部５１は、絶縁体３０との接着性を強化するために、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、間隙下部５１は、クロム及び金の積層（多層）構造としても良い。
【００２４】
間隙上部５２の形状は、特に限定されるものではなく、適宜任意に変更することができる。また、間隙上部５２と第２電極４０は、別体として形成されていても良いし、例えば、図１及び図２に示すように、一体として形成されていても良い。
間隙上部５２の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、間隙上部５２は、絶縁体３０との接着性を強化するために、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、間隙上部５２は、クロム及び金の積層（多層）構造としても良い。
【００２５】
電極間間隙部５０が有する間隙の幅、すなわち、間隙下部５１と間隙上部５２との間（ナノギャップ電極間）の距離（間隔）Ｇは、例えば、０ｎｍ＜Ｇ≦１３ｎｍであるのが好ましく、０．８ｎｍ＜Ｇ＜２．２ｎｍであるのがより好ましい。
ここで、距離Ｇの上限値を１３ｎｍとしたのは、例えば、傾斜蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
一方、距離Ｇの下限値は、０ｎｍとすると間隙下部５１と間隙上部５２とが短絡していることになるためである。なお、下限値は、顕微鏡測定によって決定することは困難であるが、トンネル電流が生じうる最小距離であるということができる。すなわち、下限値は、スイッチング素子１が動作したときに、電流−電圧特性がオームの法則に従わずに量子力学的なトンネル効果が観測される距離の理論値である。
なお、トンネル電流の理論式に抵抗値を代入すると、ギャップ間隔の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
【００２６】
また、電極間間隙部５０（間隙下部５１と間隙上部５２との間）の直流電気抵抗は、例えば、１ｋΩより大きく１０ＴΩ未満であるのが好ましく、１０ｋΩより大きいのがより好ましい。
ここで、抵抗の上限値を１０ＴΩとしたのは、１０ＴΩ以上とすると、スイッチングが起きなくなるためである。
一方、抵抗の下限値を１ｋΩとしたのは、現状では１ｋΩ以下に下がったことがないためであり、これを下限としている。
なお、スイッチとして考えると、ＯＦＦ状態での抵抗は高いほど良いため、上限値はより高い値となるのが好ましいが、ＯＮ状態での抵抗が１ｋΩであると、ｍＡオーダーの電流が簡単に流れてしまい、他の素子を破壊する可能性があるため、下限値は１０ｋΩ程度とするのが好ましい。
【００２７】
なお、間隙下部５１と間隙上部５２との間の最近接部位（電極間間隙部５０の間隙）は、例えば、間隙下部５１と間隙上部５２とが対向する領域に１若しくは複数箇所形成されていても良い。
また、間隙下部５１と間隙上部５２との間には、例えば、当該間隙下部５１と間隙上部５２の構成材料等からなる島部分（中州部分）が形成されていても良い。この場合には、例えば、間隙下部５１と島部分との間、間隙上部５２と島部分との間に所定の間隙（電極間間隙部５０の間隙）が形成されて、間隙下部５１と間隙上部５２とが短絡していなければ良い。
【００２８】
封止部材６０は、例えば、電極間間隙部５０を、間隙を保持した状態で封止することによって、電極間間隙部５０を大気から遮断して、スイッチング素子１を安定的に動作させる機能を有する。
【００２９】
封止部材６０の形状は、電極間間隙部５０を封止できるのであれば、特に限定されるものではなく、適宜任意に変更することができる。
封止部材６０の材質は、電極間間隙部５０の間隙を保持した状態で電極間間隙部５０を封止できるのであれば、特に限定されるものではない。具体的には、封止部材６０は、例えば、スピンコートによる塗布や溶融接着などによって作成される。したがって、封止部材６０の材質としては、作成された封止部材６０が封止材料６０の表面張力によってホール３０ａの内部に侵入しないものが好ましい。また、封止部材６０の材質としては、樹脂やガラスなどの絶縁性材料が好ましいが、半導体材料であっても、導電性材料であっても良い。また、封止部材６０は、１種類の材料のみからなる単層構造であっても良いし、複数種類の材料からなる積層（多層）構造であっても良い。
【００３０】
封止部材６０により封止されたホール３０ａの内部は、例えば、減圧環境とすることができるほか、種々の物質で満たすことができる。封止部材６０により封止されたホール３０ａの内部の圧力Ｐは、例えば、１０−６Ｐａ＜Ｐ＜２×１０５Ｐａとするのが好ましく、１０２Ｐａ＜Ｐ＜１０５Ｐａとするのがより好ましい。
ここで、圧力Ｐの上限値は、１０５Ｐａまでの圧力で動作することは確認しているが、これ以上の高圧での取り扱いが難しいため、空気漏れ等を考慮して圧力を少し上げる程度である２×１０５Ｐａを上限値としたものである。
一方、圧力Ｐの下限値は、１０−６Ｐａまでの圧力で動作することは確認しているが、これ以上の低圧での取り扱いが難しいため、工業的に簡単な真空系で到達できる程度である１０２Ｐａを下限値とするのがより好ましい。
また、封止部材６０により封止されたホール３０ａの内部は、例えば、乾燥空気、窒素、Ａｒなどの希ガス等の不活性な気体又はトルエンなどの電気的に不活な有機溶剤で満たしても良い。
【００３１】
＜スイッチング素子の製造方法＞
次に、スイッチング素子１の製造方法について説明する。
【００３２】
スイッチング素子１は、例えば、［１］絶縁性基板準備工程、［２］第１電極作成工程、［３］絶縁体作成工程、［４］間隙下部作成工程、［５］間隙上部及び第２電極作成工程、及び［６］封止部材作成工程を行うことによって作成される。
【００３３】
［１］絶縁性基板準備工程
絶縁性基板準備工程は、絶縁性基板１０を準備する工程である。
【００３４】
［２］第１電極作成工程
第１電極作成工程は、絶縁性基板１０の上面に第１電極２０を作成する工程である。
【００３５】
［３］絶縁体作成工程
絶縁体作成工程は、第１電極２０を覆うように絶縁体３０を作成して、絶縁体３０に第１電極２０の上面の一部を露出するためのホール３０ａを形成する工程である。
【００３６】
［４］間隙下部作成工程
間隙下部作成工程は、ホール３０ａの内面における第１電極４０の上面に、間隙下部５１を作成する工程である。
【００３７】
［５］間隙上部及び第２電極作成工程
間隙上部及び第２電極作成工程は、ホール３０ａの内面上側に、間隙上部５２を作成するとともに、絶縁体３０の上面に第２電極４０を作成する工程である。なお、間隙上部５２と第２電極４０は、同時に作成されて良いし、別々に作成されても良い。
【００３８】
［６］封止部材作成工程
封止部材作成工程は、第２電極３０の上面及びホール３０ａの開口部を覆うように、封止部材６０を作成する工程である。
【００３９】
ここで、絶縁性基板１０に第１電極２０及び第２電極４０を設けて、電極間間隙部５０を形成する電極間間隙部形成ステップは、［１］絶縁性基板準備工程、［２］第１電極作成工程、［３］絶縁体作成工程、［４］間隙下部作成工程、及び［５］間隙上部及び第２電極作成工程に対応し、封止部材６０によって、電極間間隙部５０の間隙を保持した状態で、電極間間隙部５０を封止する封止ステップは、［６］封止部材作成工程に対応する。
【００４０】
なお、［６］封止部材作成工程の前、或いは、［６］封止部材作成工程の後に、［７］電界破断工程を行っても良い。
電界破断工程は、電極間間隙部５０を確実に形成させるための工程である。間隙下部５１と間隙上部５２とが短絡している場合、第１電極２０及び第２電極４０と直列に可変抵抗、固定抵抗及び電源（何れも図示省略）を接続して電圧を印加する。そして、可変抵抗の抵抗値を初期値（抵抗大）からゆっくり抵抗が小さくなるように調節して、電流が流れなくなる時点で電圧の印加を止めることにより、間隙下部５１と間隙上部５２との間に電極間間隙部５０が形成されて、所望の電極間距離Ｇを有するナノギャップ電極を得ることができる。
【００４１】
なお、上記のスイッチング素子１の製造方法は、一例であって、これに限られるものではない。
【００４２】
＜メモリ素子アレイの構成＞
本発明のメモリ素子アレイ１００は、例えば、メモリ素子としてスイッチング素子１…をアレイ状（２次元アレイ状）に配置した高密度メモリである。
メモリ素子アレイ１００は、例えば、図２に示すように、スイッチング素子１と、スイッチング素子１に接続された第１電子素子２００と、スイッチング素子１及び第１電子素子２００に接続された第２電子素子３００と、などを備えて構成される。
【００４３】
第１電子素子２００及び第２電子素子３００は、電子素子であれば特に限定されるものではなく、例えば、ｐｎダイオードやトンネル素子などである。
なお、メモリ素子アレイ１００が備えるスイッチング素子１以外の電子素子は、第１電子素子２００及び第２電子素子３００の２つの電子素子に限ることはなく、１つの電子素子であっても良いし、３つ以上の電子素子であっても良い。また、メモリ素子アレイ１００が備えるスイッチング素子１以外の電子素子の個数が複数である場合、これらの電子素子には、同一種類の電子素子が含まれていても良いし、異なる種類の電子素子が含まれていても良い。
また、メモリ素子アレイ１００は、少なくともスイッチング素子１を備えていれば良く、必ずしもスイッチング素子１以外の電子素子を備える必要はない。
【００４４】
図２に示すメモリ素子アレイ１００においては、スイッチング素子１の第１電極２０と間隙下部５１とは別体として形成されており、第１電極２０と間隙下部５１との間に第１電子素子２００及び第２電子素子３００が配置されている。
すなわち、ホール３０ａには、第１電極２０の上面に接して第１電子素子２００が積層され、さらに第１電子素子２００の上面に第２電子素子３００が積層されている。そして、ホール３０ａの内面には、電極間間隙部５０を構成する、一端が第２電子素子３００と接し他端が上方に延出した間隙下部５１と、一端が第２電極４０と接し他端が下方に延出した間隙上部５２と、が形成され、この間隙下部５１の他端と間隙上部５２の他端とが、ナノオーダーの隙間を有するようになっている。
【００４５】
＜メモリ素子アレイの製造方法＞
次に、メモリ素子アレイ１００の製造方法について説明する。
【００４６】
メモリ素子アレイ１００は、例えば、［１］絶縁性基板準備工程、［２］第１電極作成工程、［３］絶縁体作成工程、［４］間隙下部作成工程、［５］間隙上部及び第２電極作成工程、及び［６］封止部材作成工程を行うことによって作成される。
【００４７】
［１］絶縁性基板準備工程
絶縁性基板準備工程は、絶縁性基板１０を準備する工程である。
【００４８】
［２］第１電極作成工程
第１電極作成工程は、絶縁性基板１０の上面に複数の第１電極２０を作成する工程である。ここで、複数の第１電極２０は、互いに平行するように配置されている。
【００４９】
［３］絶縁体作成工程
絶縁体作成工程は、第１電極２０を覆うように絶縁体３０を作成して、絶縁体３０に第１電極２０の上面の一部を露出するためのホール３０ａを複数形成する工程である。
【００５０】
［４］間隙下部作成工程
間隙下部作成工程は、ホール３０ａの内面における第１電極４０の上面に、スイッチング素子１以外の電子素子（例えば、第１電子素子２００や第２電子素子３００）を積層し、その上面に、間隙下部５１を作成する工程である。
例えば、図３に、間隙下部作成工程が終了した時点でのスイッチング素子１００の要部を模式的に示す断面図を示す。図３においては、ホール３０ａが所定の間隔で形成されており、そのホール３０ａの内部に第１電子素子２００、第２電子素子３００及び間隙下部５１が配置されている。
【００５１】
［５］間隙上部及び第２電極作成工程
間隙上部及び第２電極作成工程は、ホール３０ａの内面上側に、間隙上部５２を作成するとともに、絶縁体３０の上面に複数の第２電極４０を作成する工程である。ここで、複数の第２電極４０は、第１電極２０と直交するように配置され、且つ、互いに平行するように配置されている。
【００５２】
［６］封止部材作成工程
封止部材作成工程は、第２電極３０の上面及びホール３０ａの開口部を覆うように、封止部材６０を作成する工程である。
ここで、ホール３０ａが形成された位置にスイッチング素子１が配置されることになるため、例えば、図３においては、メモリ素子アレイ１００に４つのスイッチング素子１が配置されることになる。そして、封止部材６０は、各ホール３０ａの開口部を覆うことにより、各スイッチング素子１の電極間間隙部５０を別個独立して封止することができる。これにより、封止部材６０が破れた場合に、メモリ素子アレイ１００に配置された全てのスイッチング素子１が使い物にならなくなってしまうという問題が解消され、スイッチング素子１を効率よく使用できる。
【００５３】
無論、メモリ素子アレイ１００に配置されたスイッチング素子１の個数は、４つに限ることはなく、複数であれば任意である。
また、封止部材６０の形状は、電極間間隙部５０を、スイッチング素子１毎に封止できるのであれば、特に限定されるものではなく、適宜任意に変更することができる。具体的には、例えば、図１においては、封止部材６０は、第２電極４０の上面及びホール３０ａの開口部のみを覆うように設けられているが、例えば、第２電極４０の上面、ホール３０ａの開口部及び絶縁体３０の上面を覆うように設けられていても良い。
【００５４】
以上説明した本発明のスイッチング素子１及びスイッチング素子１を備えたメモリ素子アレイ１００によれば、絶縁性基板１０と、絶縁性基板１０に設けられた第１電極２０及び第２電極４０と、第１電極２０と第２電極４０との間に設けられ、第１電極２０と第２電極４０との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部５０と、電極間間隙部５０を、間隙を保持した状態で封止する封止部材６０と、を備えている。
すなわち、スイッチング素子１毎に、封止部材５０が設けられているので、スイッチング素子１をアレイ状に配置したメモリ素子アレイ１００において、封止部材６０が破れた場合に、メモリ素子アレイ１００に配置された全てのスイッチング素子１が使い物にならなくなってしまうという問題が解消され、スイッチング素子１を効率よく使用できる。
また、電極間間隙部５０を封止するので、電極間間隙部５０を任意の雰囲気中に配置した状態を保つことができる。
また、電極間間隙部５０が封止されているので、スイッチング素子１を任意の雰囲気中で使用することができる。
【００５５】
また、本発明のスイッチング素子１及びスイッチング素子１を備えたメモリ素子アレイ１００によれば、封止部材６０は、絶縁性材料によって形成されているため、複数のスイッチング素子１を重ねて配置することができ、集積度を向上させることができる。
【００５６】
また、本発明のスイッチング素子１及びスイッチング素子１を備えたメモリ素子アレイ１００によれば、第２電極４０は、第１電極２０の上方に配置されているため、集積度を向上させることができる。
【００５７】
また、本発明のスイッチング素子１及びスイッチング素子１を備えたメモリ素子アレイ１００によれば、第１電極２０は、絶縁性基板１０の上面に接して設けられ、スイッチング素子１は、第１電極２０を覆う絶縁体３０を備え、絶縁体３０には、第１電極２０の上面の一部を露出するためのホール３０ａが形成され、第２電極４０は、絶縁体３０の上面に接して設けられ、電極間間隙部５０は、ホール３０ａの内部に設けられ、封止部材６０は、第２電極４０の上面とホール３０ａの開口部とを覆うように設けられている。
すなわち、封止部材６０で、第２電極４０の上面とホール３０ａの開口部とを覆うだけの簡単な構成で、電極間間隙部５０を封止することができる。
【００５８】
以上説明した本発明のスイッチング素子１（メモリ素子アレイ１００が備えるスイッチング素子１）の製造方法によれば、絶縁性基板１０に第１電極２０及び第２電極４０を設けて、電極間間隙部５０を形成する電極間間隙部形成ステップと、封止部材６０によって、電極間間隙部５０の間隙を保持した状態で、電極間間隙部５０を封止する封止ステップと、を備えている。
したがって、封止部材６０は、第１電極２０や第２電極４０とは別に作成されるため、第１電極２０や第２電極４０は真空中で作成しなければならないが、封止部材６０は任意の雰囲気中で作成することができることとなって、封止部材６０の作成装置（成膜装置）の低コスト化が図れる。
また、封止部材６０は、電極間間隙部５０を形成した後に作成されるため、電極間間隙部５０を形成した後、電極間間隙部５０を所望の雰囲気中に配置させて、その状態で電極間間隙部５０を封止することができることとなって、電極間間隙部５０を所望の雰囲気中に配置した状態を保つことができる。
【００５９】
なお、本発明は、上記した実施の形態のものに限るものではなく、その要旨を逸脱しない範囲で適宜変更可能である。
【００６０】
スイッチング素子１及びメモリ素子アレイ１００の構成や各部の形状などについて、上記実施形態に例示したものは、一例であり、これらに限られるものではない。
【００６１】
例えば、第２電極４０を第１電極２０の上方に配置するようにしたが、すなわち、第１電極２０及び第２電極４０を上下方向に並んで配置したが、第１電極２０及び第２電極４０は、左右方向に並んで配置しても良い。この場合、上下方向に並んで配置されていた間隙下部５１及び間隙上部５２も、左右方向に並んで配置しても良い。
【図面の簡単な説明】
【００６２】
【図１】本発明のスイッチング素子の要部を模式的に示す断面図である。
【図２】本発明のメモリ素子アレイの要部を模式的に示す断面斜視図である。
【図３】間隙下部作成工程が終了した時点における、本発明のメモリ素子アレイの要部を模式的に示す断面斜視図である。
【符号の説明】
【００６３】
１  スイッチング素子
１０  絶縁性基板
２０  第１電極
３０  絶縁体
３０ａ  ホール
４０  第２電極
５０  電極間間隙部
６０  封止部材
１００  メモリ素子アレイ
【図１】
2009049287.tif 000003
【図２】
2009049287.tif 000004
【図３】
2009049287.tif 000005