(57)【要約】【課題】ペアを形成する一対の回路素子を含む電子回路の特性が、バンプ電極や配線の機械的ストレスにより劣化するのを防止する。【解決手段】差動アンプ２１０のペアを形成する一対の回路素子は、ロジック部２００において、配線２０２〜２０５が形成された領域（バンプ電極ＢＰ３〜ＢＰ６が形成された領域を含む）を除く、半導体チップ５００上の領域に配置される。これにより、配線２０２〜２０５及びバンプ電極ＢＰ３〜ＢＰ６による機械的ストレスがこれらの回路素子に加わることがない。従って、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止すること、言い換えれば、ペアを形成する一対の回路素子のペア性を向上させることができる。【選択図】図１
2009182304.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、ペアを形成する一対の回路素子を含む電子回路と、
前記半導体基板上に形成された外部接続用のパッド電極と、
前記パッド電極上に接続された配線と、
前記配線上に形成されたバンプ電極と、を備え、前記一対の回路素子が、前記バンプ電極の下方の前記半導体基板の第１の領域、前記配線の下方の前記半導体基板の第２の領域、前記第１及び第２の領域を除く前記半導体基板の第３の領域のいずれかの領域に形成されたことを特徴とする半導体装置。
【請求項２】
前記配線は前記バンプ電極が形成されたバンプ電極形成領域から前記バンプ電極の直径よりも大きな配線幅を有して前記パッド電極の方向へ引き出された引き出し部を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記回路素子は、トランジスタ又は抵抗素子であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成されたパワートランジスタを備え、前記電子回路の出力信号が前記パワートランジスタに入力されたことを特徴とする請求項１、２、３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された、一対の差動トランジスタを含む差動アンプと、
前記半導体基板上に形成された外部接続用のパッド電極と、
前記パッド電極上に接続された配線と、
前記配線上に形成されたバンプ電極と、を備え、前記一対の差動トランジスタが、前記バンプ電極の下方の前記半導体基板の第１の領域、前記配線の下方の前記半導体基板の第２の領域、前記第１及び第２の領域を除く前記半導体基板の第３の領域のいずれかの領域に形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプ電極が設けられた半導体装置に関するものである。
【背景技術】
【０００２】
近年情報端末機器等の小型化と共に、その中に組み込まれる半導体装置も軽薄短小化が要求されてきた。それに応える技術としてW-CSP（Ｗafer Ｌevel-Chip Size Package）技術が積極的に採用されてきた。
【０００３】
図８はW-CSPの構造が採用された半導体装置を示している。半導体チップ５０の外周部にパッド電極５１が配置され、パッド電極５１から配線５２が引き出され、この配線の広がった部分にバンプ電極５３が形成されている。尚、この種の半導体装置は、特許文献１に記載されている。
【特許文献１】特開平１１−３３０１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、差動アンプを形成する一対の差動トランジスタのように、ペアを形成している回路素子においては、ペアの一方の回路素子と他方の回路素子の電気的特性が揃っていることが、所望の電子回路特性を得る上で必要である。
【０００５】
このようなペアを形成している回路素子を含む電子回路を図８の半導体装置に内蔵する場合、バンプ電極５３、配線５２による機械的ストレスがペアを形成している回路素子の電気的特性のバランスを崩し、電子回路の特性が劣化するおそれがある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された、ペアを形成する一対の回路素子を含む電子回路と、前記半導体基板上に形成された外部接続用のパッド電極と、前記パッド電極上に接続された配線と、前記配線上に形成されたバンプ電極と、を備え、前記一対の回路素子が、前記バンプ電極の下方の前記半導体基板の第１の領域、前記配線の下方の前記半導体基板の第２の領域、前記第１及び第２の領域を除く前記半導体基板の第３の領域のいずれかの領域に形成されたことを特徴とする。
【発明の効果】
【０００７】
本発明の半導体装置によれば、ペアを形成する一対の回路素子に、配線及びバンプ電極による機械的ストレスが加わらないようにするか、機械的ストレスが加わったとしても、その同じ機械的ストレスが加わるようにしたので、一対の回路素子の電気的特性のバランスが崩れるのを防止することができる。これにより、ペアを形成する一対の回路素子を含む電子回路の特性劣化を防止することできる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態について、パーソナルコンピュータ等に内蔵されたモーターを駆動するためのモーター駆動用ＩＣを例として説明する。図１は、モーター駆動用ＩＣの全体の平面図、図２は、モーター駆動用ＩＣの概略の回路ブロック図である。
【０００９】
半導体チップ５００上にパワー部１００と、それに隣接してロジック部２００が形成されている。パワー部１００においては、モーターに駆動電流を供給するためのＮＭＯＳ型のパワートランジスタ１０１が形成されている。パワートランジスタ１０１のドレインＤは、ドレイン配線１１を介して２つの出力用パッド電極Ｐ１、Ｐ１に接続され、そのソースＳは、ソース配線１０を介して２つの接地用パッド電極Ｐ２、Ｐ２に接続されている。パワートランジスタ１０１のサイズは、この例ではゲート幅Ｗ＝２００００μｍ、ゲート長Ｌ＝２．０μｍというようにロジック用のトランジスタのサイズに比して非常に大きい。パワートランジスタ１０１がオンした時に流れる駆動電流は約１００ｍＡという大電流である。図１では、パワートランジスタ１０１のパターンレイアウトの図示は省略しているが、くし型のパターンレイアウトで設計されることが多い。
【００１０】
出力用のパッド電極Ｐ１，Ｐ１には配線１０２が接続され、この配線１０２はパワートランジスタ１０１の一部上にＳｉＮ膜や樹脂膜からなるパッシベーション膜を介して延びている。そして、配線１０２の端部上にバンプ電極ＢＰ１が形成され、バンプ電極ＢＰ１と配線１０２とが同一材料で一体且つ電気的に接続されている。また同様に、接地用のパッド電極Ｐ２、Ｐ２には配線１０３が接続され、この配線１０３はパワートランジスタ１０１の一部上にＳｉＮ膜や樹脂膜からなるパッシベーション膜を介して延びている。そして、配線１０３の端部上にバンプ電極ＢＰ２が形成され、バンプ電極ＢＰ２と配線１０３とが同一材料で一体且つ電気的に接続されている。
【００１１】
バンプ電極ＢＰ１はパワートランジスタ１０１の出力端子となり、バンプ電極ＢＰ２には接地電位が印加されるようになっている。パワートランジスタ１０１上に延びた配線１０２，１０３はパワートランジスタ１０１に駆動電流が流れたときに発生する熱を外部へ放出するヒートシンクとして働く。
【００１２】
また、配線１０２は、バンプ電極ＢＰ１が形成されたバンプ電極形成領域から出力用のパッド電極Ｐ１，Ｐ１の方向へ引き出されるが、その引き出し部の配線幅Ｗ１はバンプ電極ＢＰ１の直径Ｒ１よりも大きくなっている。これにより、配線１０２の配線抵抗が低減されると共に、熱や応力による断線も起こりにくくなる。同様に、配線１０３は、バンプ電極ＢＰ２が形成されたバンプ電極形成領域から接地用のパッド電極Ｐ２、Ｐ２の方向へ引き出されるが、その引き出し部の配線幅Ｗ２はバンプ電極ＢＰ２の直径Ｒ２よりも大きくなっている。
【００１３】
ここで、配線抵抗の低減と、放熱性能を向上させるため、配線１０２，１０３は比抵抗が小さく、かつ熱伝導性に優れた銅（Ｃｕ）又は、銅合金（Ａｌ−Ｃｕ等）で形成することが好ましい。つまりＣｕを主材料とした金属で成ることが好ましい。本実施例ではバリア膜としてのＣｒ，シード層としてのＣｕをスパッタ等にて付着してパターンを形成後、電解メッキによりＣｕを付着し配線１０２、１０３を、また合せて配線２０２〜２０５を形成している。バリア膜はＣｒに変えてＴｉ，ＴｉＷ等を使用しても良い。
【００１４】
ロジック部２００においては、パワートランジスタ１０１のオン・オフを制御するための差動信号を作成するロジック回路２０１、ロジック回路２０１からの差動信号を増幅する差動アンプ２１０（本発明の電子回路の一例）が設けられている。差動アンプ２１０の出力信号はパワートランジスタ１０１のゲートＧに印加されるように構成されている。ロジック回路２０１は高集積化のためＭＯＳトランジスタで形成され、差動アンプ２１０は駆動能力を高くするためにバイポーラトランジスタで形成することが好ましい。
【００１５】
ロジック部２００には、電源用のパッド電極Ｐ３と、これに電気的に接続された配線２０２、配線２０２上に形成されたバンプ電極ＢＰ３が設けられている。電源用のパッド電極Ｐ３には、ロジック回路２０１と差動アンプ２１０へ電源電位Ｖｃｃを供給するための電源線が接続されている。また、入力信号印加用の３つのパッド電極Ｐ４，Ｐ５，Ｐ６と、これらにそれぞれ電気的に接続された配線２０３，２０４，２０５、配線２０３，２０４，２０５上にそれぞれ形成されたバンプ電極ＢＰ４，ＢＰ５，ＢＰ６が設けられている。３つのパッド電極Ｐ４，Ｐ５，Ｐ６はロジック回路２０１に接続されている。また、ロジック回路２０１及び差動アンプ２１０に接地電位を供給するために、パワー部１００に設けられた接地用パッド電極Ｐ２から接地線がロジック回路２０１及び差動アンプ２１０までに延びている。
【００１６】
これらの配線とバンプ電極は、パワー部１００と同様に構成されている。ロジック部２００では、パワー部１００ほどの大きな発熱は生じないが、できるだけ配線抵抗を下げ、熱やストレスに強くすることが好ましいからである。また、パワー部１００で発生した熱が、隣接するロジック部２００の配線幅の大きい配線２０２，２０３，２０４，２０５で効率的に放出されるという効果もある程度は期待できる。
【００１７】
次に、差動アンプ２１０に関する構成について説明する。図３に差動アンプ２１０の回路構成を示す。差動アンプ２１０は、電源用のパッド電極Ｐ３と接地用のパッド電極Ｐ２の間に接続されている。ＮＰＮ型のバイポーラトランジスタからなる、第１の差動トランジスタＴＲ１及び第２の差動トランジスタＴＲ２が設けられ、それぞれのベースに、ロジック回路２０１からの一対の差動入力信号Ｖinp，Ｖinnが印加される。
【００１８】
第１の差動トランジスタＴＲ１及び第２の差動トランジスタＴＲ２のエミッタには、それぞれ第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の一方の端子が接続されている。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の他方の端子は接地用のパッド電極Ｐ２に共通に接続されている。また、第１の差動トランジスタＴＲ１及び第２の差動トランジスタＴＲ２のコレクタには、それぞれ第１の電流トランジスタＴＲ３、第２の電流トランジスタＴＲ４のコレクタが接続されている。第１の電流トランジスタＴＲ３及び第２の電流トランジスタＴＲ４は、ＰＮＰ型のバイポーラトランジスタで形成されており、ベースに共通のバイアス電位Ｖａが印加されている。
【００１９】
また、第１の電流トランジスタＴＲ３及び第２の電流トランジスタＴＲ４のエミッタは電源用のパッド電極Ｐ３に共通に接続されている。第１の電流トランジスタＴＲ３及び第２の電流トランジスタＴＲ４はそれぞれ、第１の差動トランジスタＴＲ１及び第２の差動トランジスタＴＲ２に電流を供給するトランジスタである。そして、第２の差動トランジスタＴＲ２のコレクタから差動アンプ２１０の出力信号が得られ、その出力信号がパワートランジスタ１０１のゲートに印加される。
【００２０】
上記構成の差動アンプ２１０において、第１の差動トランジスタＴＲ１と第２の差動トランジスタＴＲ２は、ペアを形成しており、トランジスタ特性（例えば、電流増幅率、トランジスタがオンするベース電位のしきい値等）が揃っていることが望まれる。また、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２もペアを形成しており、抵抗特性が揃っていることが望まれる。さらに、第１の電流トランジスタＴＲ３と第２の電流トランジスタＴＲ４
も同じ電流を供給するために、トランジスタ特性（例えば、電流増幅率、トランジスタがオンするベース電位のしきい値等）が揃っていることが望まれる。
【００２１】
そこで、図１に示すように、差動アンプ２１０のペアを形成する一対の回路素子ＴＲ１とＴＲ２、Ｒ１とＲ２、並びにＴＲ３とＴＲ４は、ロジック部２００において、配線２０２〜２０５が形成された領域（バンプ電極ＢＰ３〜ＢＰ６が形成された領域を含む）を除く、半導体チップ５００上の領域に配置される。これにより、配線２０２〜２０５及びバンプ電極ＢＰ３〜ＢＰ６による機械的ストレスがこれらの回路素子に加わることがない。従って、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止すること、言い換えれば、ペアを形成する一対の回路素子のペア性を向上させることができる。
【００２２】
また、上述のペアを形成する一対の回路素子は、図４に示すように、ロジック部２００において、バンプ電極ＢＰ３の下方の半導体チップ５００上に配置しても良い。図５は、図４のＸ−Ｘ線に沿った概略の断面図であり、電源用のパッド電極Ｐ３からバンプ電極ＢＰ３に至る領域を示している。
【００２３】
Ｐ型半導体基板１上にＮ型エピタキシャル層２がエピタキシャル成長により形成されている。そして、Ｎ型エピタキシャル層２の中に形成されたＰ＋型の分離拡散層３によって囲まれた島領域の中に、差動アンプ２１０を構成する回路素子が形成されている。差動アンプ２１０が形成されたＮ型エピタキシャル層２上にはＳｉＯ２等からなる絶縁膜４が形成されている。この絶縁膜４上に電源用のパッド電極Ｐ３が形成され、その上層にパッシベーション膜５及び第１の樹脂膜６が形成されている。ここでエピ層は少なくとも一層あればよい。更に分離拡散層も上下から拡散されてもよい。
【００２４】
また、電源用のパッド電極Ｐ３上のパッシベーション膜５及び第１の樹脂膜６に形成されたコンタクトホールを通して、電源用のパッド電極Ｐ３に接続された配線２０２が形成されている。配線２０２は第１の樹脂膜６上を延びている。配線２０２上には第２の樹脂膜７が形成され、配線２０２の端部上の第２の樹脂膜７に開口部が形成されている。この開口部を通して、配線２０２に接続されたバンプ電極ＢＰ３が形成されている。
【００２５】
そして、電源用のパッド電極Ｐ３及び配線２０２の下方に差動アンプ２１０を構成するペアを形成する一対の回路素子が形成されている。これにより、バンプ電極ＢＰ３及びその下地の配線２０２による機械的ストレスが等しくこれらの回路素子に加わることになる。従って、このような構成によっても、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止することができる。
【００２６】
また、上述のペアを形成する一対の回路素子は、図６に示すように、ロジック部２００において、配線２０２の下方（バンプ電極ＢＰ３の下方を除く）の半導体チップ５００上に配置しても良い。図７は、図６のＹ−Ｙ線に沿った概略の断面図であり、電源用のパッド電極Ｐ３からバンプ電極ＢＰ３に至る領域を示している。差動アンプ２１０を構成する回路素子は、図５と同様に、Ｎ型エピタキシャル層２の中に形成されたＰ＋型の分離拡散層３によって囲まれた島領域の中に形成されているが、配線２０２の下方（バンプ電極ＢＰ３の下方を除く）に形成されている。
【００２７】
これにより、配線２０２による機械的ストレスが等しくこれらの回路素子に加わることになる。従って、このような構成によっても、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止することができる。
【００２８】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、実施形態では、「ペアを形成する一対の回路素子」の例として、第１の差動トランジスタＴＲ１及び第２の差動トランジスタＴＲ２などを挙げたが、これら以外の回路素子（例えば、ペアを形成する一対のダイオード、ペアを形成するトランジスタからなるカレントミラー回路）にも本発明を適用することができる。また、「電子回路」の一例として差動アンプ２１０を挙げたが、ペアを形成する一対の回路素子を含んでいれば、他の電子回路でも良い。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係るモーター駆動ＩＣの平面図である。
【図２】本発明の実施形態に係るモーター駆動ＩＣの回路ブロック図である。
【図３】差動アンプの構成を示す図である。
【図４】本発明の実施形態に係るモーター駆動ＩＣの平面図である。
【図５】図４のＸ−Ｘ線に沿った断面図である。
【図６】本発明の実施形態に係るモーター駆動ＩＣの平面図である。
【図７】図６のＸ−Ｘ線に沿った断面図である。
【図８】従来の実施形態に係る半導体装置の平面図である。
【符号の説明】
【００３０】
１  Ｐ型半導体基板    ２  Ｎ型エピタキシャル層    ３  Ｐ＋型の分離拡散層
４  絶縁膜    ５  パッシベーション膜    ６  第１の樹脂膜    ７  第２の樹脂膜
１００  パワー部    ２００  ロジック部
１０１  パワートランジスタ    １０２、１０３、２０２〜２０５    配線
２０１  ロジック回路    ２１０  差動アンプ    ５００  半導体チップ
Ｐ１  出力用のパッド電極    Ｐ２  接地用のパッド電極
Ｐ３  電源用のパッド電極    Ｐ４〜Ｐ６  入力信号印加用のパッド電極
ＢＰ１〜ＢＰ６  バンプ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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