(57)【要約】【課題】本発明は、高感度及び低いスキューの特性を持つバルク電圧ディテクターを提供する。【解決手段】本発明は、バルク電圧をフィードバック受信して目標値バルク電圧と比較するが、所定の電圧範囲では電圧利得が大きくなる第１の検出信号を提供する電圧感知部と、第１の検出信号を受信して反転増幅させた第２の検出信号に応じて、第３の検出信号を提供する増幅部を含む。また、他の発明は、バルク電圧をフィードバック受信して目標値バルク電圧と比較して、第１の検出信号を提供する電圧感知部と、第１の検出信号を受信して反転増幅した第２の検出信号に応じて、第３の検出信号を提供する増幅部を含むが、電圧感知部は、所定の電圧範囲では飽和領域で動作する電圧利得調整部を含む。【選択図】図１
2009142147.tif 000002
【特許請求の範囲】
【請求項１】
バルク電圧をフィードバック受信して目標値バルク電圧と比較するが、所定の電圧範囲では電圧利得が大きくなる第１の検出信号を提供する電圧感知部と、
前記第１の検出信号を受信して反転増幅させた第２の検出信号に応じて、第３の検出信号を提供する増幅部と
を含むことを特徴とするバルク電圧ディテクター。
【請求項２】
バルク電圧をフィードバック受信して目標値バルク電圧と比較して、第１の検出信号を提供する電圧感知部と、
前記第１の検出信号を受信して反転増幅した第２の検出信号に応じて、第３の検出信号を提供する増幅部を含み、
前記電圧感知部は、所定の電圧範囲では飽和領域で動作する電圧利得調整部とを含む
ことを特徴とするバルク電圧ディテクター。
【請求項３】
前記電圧感知部は、
前記電圧感知部の動作の可否を決定する制御部と、
前記制御部の制御により、前記バルク電圧を感知して前記第１の検出信号を提供する電圧分配部と、
前記電圧分配部に連結しており、前記第１の検出信号の電圧利得を制御する電圧利得調整部と
を含むことを特徴とする請求項１又は２に記載のバルク電圧ディテクター。
【請求項４】
前記電圧分配部は、
外部供給電圧から減圧されて調整された内部電圧が印加され、接地電源に応じて抵抗比で前記内部電圧を電圧分配して出力ノードの信号である前記第１の検出信号の電位レベルを制御する第１の分配部と、
前記バルク電圧に応じて抵抗比で前記出力ノードの信号である前記第１の検出信号の電位レベルを制御する第２の分配部と
を含むことを特徴とする請求項３に記載のバルク電圧ディテクター。
【請求項５】
前記第１の分配部及び第２の分配部は、直列に連結している複数のＰＭＯＳトランジスタ素子を含むことを特徴とする請求項４に記載のバルク電圧ディテクター。
【請求項６】
前記電圧利得調整部は、前記第１の分配部及び前記第２の分配部間に介在されて直列に連結しているＮＭＯＳトランジスタを含むことを特徴とする請求項５に記載のバルク電圧ディテクター。
【請求項７】
前記電圧利得調整部は、前記ＮＭＯＳトランジスタのゲート及びソース間の電圧変化により動作領域が変化するように制御されることで、前記出力ノードの電圧利得を制御することを特徴とする請求項６に記載のバルク電圧ディテクター。
【請求項８】
前記ＮＭＯＳトランジスタのソースは前記第２の分配部に連結しており、前記ＮＭＯＳトランジスタのゲートは前記第１の分配部に連結しており、前記ＮＭＯＳトランジスタのドレーンは前記出力ノードに連結していることを特徴とする請求項７に記載のバルク電圧ディテクター。
【請求項９】
前記増幅部は、
前記第１の検出信号を反転増幅して第２の検出信号を提供する第１の反転部と、
前記第２の検出信号に応じて反転増幅する第２の反転部と
を含むことを特徴とする請求項１又は２に記載のバルク電圧ディテクター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧感知回路に関し、特にバルク電圧ディテクターに関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、多様な電位レベルの内部電圧を使用する。このような内部電圧には、ビットラインプリチャージ電圧(ＶＢＬＰ)、昇圧電圧(ＶＰＰ)、バルク電圧(Bulk Voltage、以下“ＶＢＢ”という)等がある。
【０００３】
その中、バルク電圧(ＶＢＢ)は、半導体基板のバルクに印加される電圧であって、接地電圧(ＶＳＳ)より低い負の電圧レベルを有する。これにより、半導体基板及びセルトランジスタのソース間に電圧差が発生する。このような差をボディーイフェクト(body effect)といい、このようなボディーイフェクトにより、セルトランジスタのしきい電圧が上昇するようになる。このようなしきい電圧の上昇により、メモリ装置を構成するＭＯＳトランジスタの漏れ電流が減少し、データ保有時間が増加してリフレッシュ特性が改善される。
【０００４】
このようなバルク電圧(ＶＢＢ)を生成するには、所定の目標値のバルク電圧(ＶＢＢ)より高いか否かを比較するディテクター、ディテクターの出力信号により発振周期信号を発生させる発振器、発振周期信号によりポンプを行い、バルク電圧(ＶＢＢ)を生成するポンプ回路などが必要である（例えば、特許文献１）。特に、ディテクターは、バルク電圧(ＶＢＢ)の微細な変化をよく感知するために、高感度を有するように設計されるべきである。ディテクターは高い電圧利得を有するように設計されるべきである。一方、ディテクターは、Ｐ.Ｖ.Ｔ(Process、Voltage、Temperature)変動により、目標値のバルク電圧(ＶＢＢ)の変動又はスキュー(skew)が小さくなければならない。
【０００５】
ところが、スキューは、ディテクターの感度により生成されるもので、ディテクターの感度が高ければ、電圧レベルスキューも大きくなる。すなわち、ディテクターの感度と電圧レベルスキューはトレードオフ関係にある。よって、高感度及び低いスキューの特性を同時に満足できるディテクターが切実に要求されている。
【特許文献１】特開平７−３０３３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、高感度及び低いスキューの特性を持つバルク電圧ディテクターを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の目的を達成するために、本発明のバルクディテクターは、バルク電圧をフィードバック受信して目標値バルク電圧と比較するが、所定電圧範囲では電圧利得が大きくなる第１の検出信号を提供する電圧感知部と、前記第１の検出信号を受信して反転増幅させた第２の検出信号に応じて、第３の検出信号を提供する増幅部を含む。
【０００８】
また、本発明の他の実施例によるバルク電圧ディテクターは、バルク電圧をフィードバック受信して目標値バルク電圧と比較して、第１の検出信号を提供する電圧感知部と、前記第１の検出信号を受信して反転増幅した第２の検出信号に応じて、第３の検出信号を提供する増幅部を含むが、前記電圧感知部は、所定の電圧範囲では飽和領域で動作する電圧利得調整部を含む。
【０００９】
本発明によれば、バルク電圧を感知する感知部に電圧利得調整部を備える。このような電圧利得調整部は、ディテクターの感度を向上させる。また、ＰＶＴ変動により素子の特性が補償されることで、感知されたバルク電圧(ＶＢＢ)のスキューは小さくなる。よって、感度が良いバルク電圧ディテクター(ＶＢＢ)であるが、これにより感知される電圧レベルスキューは小さくすることで、良くない工程及び動作条件にも目標値のバルク電圧(ＶＢＢ)を提供できる。
【発明の効果】
【００１０】
本発明によれば、電圧利得調整部を備え、特定区間では感知されたバルク電圧に対して大きい電圧利得を有する検出信号が生成できる。これにより、感度が改善されたバルク電圧ディテクターを提供できる。また、工程の変動により、電圧利得調整部の動作モードの進入時点が変更されるようにすることで、他の素子の工程変動に対して耐久性を持つディテクターが提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１に示すように、バルク電圧ディテクター１０は、電圧感知部１００及び増幅部２００を含む。
【００１２】
電圧感知部１００は、バルク電圧(ＶＢＢ)をフィードバック受信して、目標値バルク電圧(ＶＢＢ)により高いか否かを感知して、第１の検出信号(ＤＥＴ０)を提供する。電圧感知部１００は、電圧利得調整部１５０を備える。電圧利得調整部１５０は、バルク電圧(ＶＢＢ)の変化による第１の検出信号(ＤＥＴ０)の電圧利得が、目標値バルク電圧(ＶＢＢ)範囲の局所範囲内では、すなわち、バルク電圧(ＶＢＢ)の近似範囲内では、大きいように制御できる。
【００１３】
増幅部２００は、第１の検出信号(ＤＥＴ０)に応じて増幅された最終の第３の検出信号(ＤＥＴ２)を生成する。ここで、第１の検出信号(ＤＥＴ０)は、微弱な信号であるから、これをＣＭＯＳレベルに増幅して、最終出力信号である第３の検出信号(ＤＥＴ２)に生成するように構成される。
【００１４】
このような増幅部２００は、第１の反転部２１０及び第２の反転部２２０を含む。第１の反転部２１０は、第１の検出信号(ＤＥＴ０)を反転して第２の検出信号(ＤＥＴ１)を生成する。第２の反転部２２０は、第２の検出信号(ＤＥＴ１)を反転して第３の検出信号(ＤＥＴ２)を生成する。このような第３の検出信号(ＤＥＴ２)は、微弱に感知されたバルク電圧(ＶＢＢ)に応答する最終出力ロジックレベルの信号である。よって、第３の検出信号(ＤＥＴ２)が第１のレベルであるハイレバルであれば、以後のポンプ部を駆動して、バルク電圧(ＶＢＢ)を目標値に近似値を有するように制御できる。これに反対に、第３の検出信号(ＤＥＴ２)が第２のレベルであるローレベルであれば、以後にポンプ部を駆動させない。
【００１５】
図２に示すように、電圧感知部１００は、制御部１１０、電圧分配部１４０及び電圧利得調整部１５０を含む。
まず、制御部１１０は、活性化信号(ＥＮ)に応じて電圧感知部１００の活性化の可否を制御する。すなわち、活性化したハイレバルの活性化信号(ＥＮ)が受信されれば、電圧感知部１００の動作が活性化する。
【００１６】
このような制御部１１０は、第１のＮＭＯＳトランジスタ(Ｎ１)を含む。第１のＮＭＯＳトランジスタ(Ｎ１)は、活性化信号(ＥＮ)を受信するゲート、接地電源(ＶＳＳ)が印加されるソース及び電圧分配部１４０に連結しているドレーンを含む。電圧分配部１４０は、制御部１１０及び電圧利得調整部１５０の制御により、フィードバック受信されたバルク電圧(ＶＢＢ)を感知して第１の検出信号(ＤＥＴ０)を提供する。
【００１７】
電圧分配部１４０は、第１の分配部１２０及び第２の分配部１３０を含む。
第１の分配部１２０は、バルク電圧(ＶＢＢ)とは無関係の抵抗部であり得る。すなわち、第１の分配部１２０は、接地電源(ＶＳＳ)に応じてＭＯＳＦＥＴトランジスタの抵抗比で分配された内部電圧(ＶＣＯＲＥ)をノードｂに提供する。より具体的には、第１の分配部１２０は、直列に連結している第１及び第２のＰＭＯＳトランジスタ(Ｐ１、Ｐ２)を含む。第１のＰＭＯＳトランジスタ(Ｐ１)は、接地電源(ＶＳＳ)が印加されるゲート、内部電圧(ＶＣＯＲＥ)が印加されるソース及びノードａに連結しているドレーンを含む。また、第２のＰＭＯＳトランジスタ(Ｐ２)は、接地電源(ＶＳＳ)が印加されるゲート、ノードａに連結しているソース及びノードｂに連結しているドレーンを含む。このような第１及び第２のＰＭＯＳトランジスタ(Ｐ１、Ｐ２)は、ダイオード接続によりゲートとしきい電圧との差を一定に維持して動作する。ここで、内部電圧(ＶＣＯＲＥ)は、外部供給電圧(ＶＤＤ)から減圧されて調整された電圧である。これにより、電圧分配部１４０が外部供給電圧(ＶＤＤ)の変動による影響を低減できる。
【００１８】
第２の分配部１３０は、バルク電圧(ＶＢＢ)をフィードバック受信して、ＭＯＳＦＥＴトランジスタの抵抗比で電圧を感知する。このような第２の分配部１３０は、第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)を含む。また、第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)は、電圧分配時、所定の目標値バルク電圧(ＶＢＢ)がノードｂに提供されるようにサイジングしたトランジスタとして例示する。よって、フィードバック受信されたバルク電圧(ＶＢＢ)が目標値バルク電圧(ＶＢＢ)より大きかったり小さい場合、ノードｂの電位が変化することで、第１の検出信号(ＤＥＴ０)が変化し得る。換言すれば、フィードバック受信したバルク電圧(ＶＢＢ)のレベルによりターンオン抵抗を変化させることで、ノードｂの電位レベルが変化し得る。このような第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)も直列に連結しており、第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)のＭＯＳＦＥＴ抵抗比で受信されたバルク電圧(ＶＢＢ)を感知する。第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)は直列に連結しており、共通的にバルク電圧(ＶＢＢ)を受信する。これにより、第３のＰＭＯＳトランジスタ(Ｐ３)は、バルク電圧(ＶＢＢ)を受信するゲート、ノードｓに連結しているソース及び第４のＰＭＯＳトランジスタ(Ｐ４)に連結しているドレーンを含む。第４のＰＭＯＳトランジスタ(Ｐ４)は、バルク電圧(ＶＢＢ)を受信するゲート、第３のＰＭＯＳトランジスタ(Ｐ３)に連結しているソース及び制御部１１０に連結しているドレーンを含む。
【００１９】
一方、本発明の一実施例による電圧利得調整部１５０は、ゲート及びソース間の電圧変化により動作領域を変化させるトランジスタを含むことで、感知されたバルク電圧(ＶＢＢ)に対する第１の検出信号(ＤＥＴ０)の電圧利得を制御する。
【００２０】
電圧利得調整部１５０は、第２のＮＭＯＳトランジスタ(Ｎ２)を含む。第２のＮＭＯＳトランジスタ(Ｎ２)は、ノードａに連結しているゲート、ノードｓに連結しているソース及びノードｂに連結しているドレーンを含む。このような第２のＮＭＯＳトランジスタ(Ｎ２)は、第１の分配部１２０及び第２の分配部１３０間に介在されて直列に連結される。一方、第２のＮＭＯＳトランジスタ(Ｎ２)がノードａの電圧を受信するものとして例示したが、これに限定されるものではない。第２のＮＭＯＳトランジスタ(Ｎ２)は、内部電圧(ＶＣＯＲＥ)が印加され得る。但し、第２のＮＭＯＳトランジスタ(Ｎ２)のゲート電圧では、第１の検出信号(ＤＥＴ０)の電圧より高い電位レベルが印加されれば良い。
【００２１】
第１の反転部２１０は、微弱なレベルの第１の検出信号(ＤＥＴ０)を反転増幅する。第１の反転部２１０は、プルアップ素子である第５のＰＭＯＳトランジスタ(Ｐ５)と、プルダウン素子である第３のＮＭＯＳトランジスタ(Ｎ３)とを含む。よって、第１の検出信号(ＤＥＴ０)のレベルを反転させるが、増幅されたＣＭＯＳレベルの第２の検出信号(ＤＥＴ１)を提供する。第５のＰＭＯＳトランジスタ(Ｐ５)と、プルダウン素子である第３のＮＭＯＳトランジスタ(Ｎ３)とは、インバータタイプで連結される。これにより、第５のＰＭＯＳトランジスタ(Ｐ５)と、プルダウン素子である第３のＮＭＯＳトランジスタ(Ｎ３)とのゲートは、共通的に第１の検出信号(ＤＥＴ０)を受信し、ソースはそれぞれ内部電圧(ＶＣＯＲＥ)及び接地電源(ＶＳＳ)が印加される。
【００２２】
第２の反転部２２０は、第２の検出信号(ＤＥＴ１)を反転して、第３の検出信号(ＤＥＴ２)を提供する。第２の反転部２２０は、プルアップ素子である第６のＰＭＯＳトランジスタ(Ｐ６)と、プルダウン素子である第４のＮＭＯＳトランジスタ(Ｎ４)とを含む。やはり、第６のＰＭＯＳトランジスタ(Ｐ６)及び第４のＮＭＯＳトランジスタ(Ｎ４)もインバータタイプで連結され、ゲートは共通的に第２の検出信号(ＤＥＴ１)を受信する。第６のＰＭＯＳトランジスタ(Ｐ６)のソースは内部電圧(ＶＣＯＲＥ)が印加され、ドレーンは第４のＮＭＯＳトランジスタ(Ｎ４)に連結される。
【００２３】
引続き、図２に基づき、本発明の一実施例によるバルク電圧ディテクターの動作を説明する。
まず、バルク電圧(ＶＢＢ)が目標値バルク電圧(ＶＢＢ)より低い場合を説明する。すなわち、受信されたバルク電圧(ＶＢＢ)の絶対値が目標値バルク電圧(ＶＢＢ)より大きい場合である。このとき、第２の分配部１３０の第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)の駆動力が大きくなるので、ノードｓの電圧及び第１の検出信号(ＤＥＴ０)の電位レベルが低くなる。
【００２４】
第２のＮＭＯＳトランジスタ(Ｎ２)のゲート電圧(ノードａの電圧)が、一定の状態でソース電圧(ノードｓの電圧)及びドレーン電圧である第１の検出信号(ＤＥＴ０)が低くなることにより、第２のＮＭＯＳトランジスタ(Ｎ２)は線形領域で動作するので、一種の抵抗のように動作する。このとき、第２のＮＭＯＳトランジスタ(Ｎ２)を適切にサイジングすれば、この時の有効抵抗が第３及び第４のＰＭＯＳトランジスタ(Ｐ３、Ｐ４)の有効抵抗より小さく設計され得る。よって、バルク電圧(ＶＢＢ)が目標値バルク電圧(ＶＢＢ)より低い場合での第１の検出信号(ＤＥＴ０)は、従来と類似している電圧利得を示す。
【００２５】
以後、バルク電圧(ＶＢＢ)が目標値バルク電圧(ＶＢＢ)と近似した値を有する場合、第２のＮＭＯＳトランジスタ(Ｎ２)のソース電圧(ノードｓの電圧)は上昇する。これにより、第２のＮＭＯＳトランジスタ(Ｎ２)のゲート−ソース間電圧としきい電圧との差が減少する。このため、第２のＮＭＯＳトランジスタ(Ｎ２)の電流駆動能力が急速に減少し、ドレーン電圧(ノードｂの電圧)が増加することにより、第２のＮＭＯＳトランジスタ(Ｎ２)は飽和領域で動作する。飽和領域でのＭＯＳＦＥＴトランジスタの特性の一つは、電流がＶＧＳ(ゲート−ソース間電圧)の変化により激しく変化するということである。したがって、第２のＮＭＯＳトランジスタ(Ｎ２)のソース電圧(ノードｓの電圧)の小さい変化にも、激しい電流変化が発生し、これにより第１の検出信号(ＤＥＴ０)の電圧変動が大きくなる。換言すれば、本発明の一実施例による第２のＮＭＯＳトランジスタ(Ｎ２)を備えることで、所定のバルク電圧(ＶＢＢ)範囲内では電圧利得を大きく増大させることができる。
【００２６】
一方、バルク電圧(ＶＢＢ)が目標値バルク電圧(ＶＢＢ)より大きい場合、すなわち、バルク電圧(ＶＢＢ)の絶対値が目標値バルク電圧(ＶＢＢ)の絶対値より小さい場合を説明する。この場合には、ＶＢＢ増加によりノードbの電圧が一層上昇しても、第１及び第２のＰＭＯＳトランジスタ(Ｐ１、Ｐ２)が線形領域で動作するので、ノードbの電位レベルの変化、すなわち、第１の検出信号(ＤＥＴ０)の電圧利得は従来と類似している水準になる。
【００２７】
よって、所定のバルク電圧(ＶＢＢ)感知区間で電圧利得を大きくすることで、電圧感知部１００の感度を高めることができる。すなわち、目標値バルク電圧(ＶＢＢ)レベルと近似した電圧区間で従来より電圧利得が改善された第１の検出信号(ＤＥＴ０)を提供できる。これは、バルク電圧ディテクターの感度が向上したことを意味する。
【００２８】
一方、第１の検出信号(ＤＥＴ０)は、第１の反転部２１０及び第２の反転部２２０を経由して、第３の検出信号(ＤＥＴ２)として提供され得る。
【００２９】
このような局所的な電圧利得の増加を持つ第１の検出信号(ＤＥＴ０)は、第１の反転部２１０及び第２の反転部２２０の論理しきい電圧の変動状況を相殺させることができる。
【００３０】
工程の変動により、第１の反転部２１０のプルアップ素子は設計された値より低いしきい電圧を有し、プルダウン素子は設計された値より高いしきい電圧を有するものとして例示する。
【００３１】
仮りに、第１の反転部２１０の第３のＮＭＯＳトランジスタ(Ｎ３)が工程の変動により設計された値より高いしきい電圧を有し、第５のＰＭＯＳトランジスタ(Ｐ５)が設計された値より低いしきい電圧を有する場合、第１の反転部２１０のロジックしきい電圧は設計された値より増加することになる。仮りに、工程変動による電圧感知部１００の特性変動がない場合、第１の反転部２１０のロジックしきい電圧の増加は、バルク電圧(ＶＢＢ)感知レベルの増加という問題を引き起こす。しかしながら、前述のような工程変動の影響により、電圧感知部１００にある第２のＮＭＯＳトランジスタ(Ｎ２)のしきい電圧も設計された値より高くなる。このように、工程変化により第２のＮＭＯＳトランジスタ(Ｎ２)のしきい電圧が高くなると、第２のＮＭＯＳトランジスタ(Ｎ２)はより低いソース電圧(sノードの電圧)で飽和領域に進入するようになる。これは、典型的な工程条件よりも、低いバルク電圧(ＶＢＢ)条件で飽和領域に進入するようになるはずである。
【００３２】
すなわち、工程変動により、第１の反転部２１０の入力電圧に対する出力電圧のスイッチングポイントが変化しても、同一の工程に進行された第２のＮＭＯＳトランジスタ(Ｎ２)でも、これを反映して飽和領域に進入する時点が移動したので、その二つの効果が互いに相殺されてバルク電圧(ＶＢＢ)感知レベルの変動が最小化される。
【００３３】
前述した内容を、次のグラフを参照して詳細に説明する。
図３を参照すれば、バルク電圧(ＶＢＢ)の変化による第１の検出信号(ＤＥＴ０)の電圧特性を示す。Ａ区間は、目標値バルク電圧(ＶＢＢ)の範囲を示す。点線部分は、目標値バルク電圧(ＶＢＢ)の範囲で急傾斜を有することを示す。このような点線区間は電圧利得が高くなる区間になる。
【００３４】
図４は、図２による第１の検出信号(ＤＥＴ０)の電圧特性を示すグラフである。
図４に示すように、工程条件による第１の検出信号(ＤＥＴ０)の電圧特性を示すグラフである。
【００３５】
それぞれの場合は、ＮＭＯＳトランジスタのしきい電圧は通常のしきい電圧より高いが、ＰＭＯＳトランジスタのしきい電圧は通常のしきい電圧より低い場合(1)、ＮＭＯＳトランジスタのしきい電圧とＰＭＯＳトランジスタのしきい電圧とが同時に高かったり低い場合(2)、ＮＭＯＳトランジスタのしきい電圧は低いが、ＰＭＯＳトランジスタのしきい電圧は高い場合(3)を示す。
【００３６】
図４から分かるように、上記(2)の場合、典型的な工程条件により目標値バルク電圧(ＶＢＢ)を有する場合であって、上記(1)の場合のように工程条件が変更される時、第1の反転部２１０のロジックしきい電圧は典型的な工程条件より増加するが、既に第１の検出信号(ＤＥＴ０)の飽和領域の進入時点が速くなったので、第１の検出信号(ＤＥＴ０)が第１の反転部２１０のロジックしきい電圧を通過するバルク電圧(ＶＢＢ)の値は上記(2)の場合とほぼ類似している。よって、上記(1)の場合にも目標値バルク電圧(ＶＢＢ)ポイントが変更されない。上記(3)の場合も同様な理由として説明することができる。
【００３７】
図５及び図６は、従来に比べて本発明の一実施例によるシミュレーショングラフである。
まず、図５を参照すれば、従来(ａ)は、第１の検出信号(ＤＥＴ０)が一定な傾斜を有するが、本発明(ｂ)は、特定区間では急激に傾斜が上昇する区間を有することが分かる。よって、感度が向上したバルク電圧ディテクターを提供できることが分かる。
【００３８】
図６は、従来の第２の検出信号(ＤＥＴ１)と本発明の第２の検出信号(ＤＥＴ１)とを比較したシミュレーショングラフである。図６に示すように、従来(ｃ)には、工程変動の影響により、第２の検出信号(ＤＥＴ１)の遷移するバルク電圧(ＶＢＢ)が広範囲のレベルスキューを有することが分かる。すなわち、感知される目標値バルク電圧(ＶＢＢ)ポイントが広範囲のレベルスキューを有する。例えば、レベルスキューの範囲は１０８ｍＶである。しかしながら、本発明(ｄ)の場合、第２の検出信号(ＤＥＴ１)により感知される目標値バルク電圧(ＶＢＢ)ポイントが狭範囲のレベルスキューを有する。例えば、レベルスキューの範囲は１２ｍＶである。
【００３９】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例によるバルク電圧ディテクターのブロック図である。
【図２】図１によるバルク電圧ディテクターの詳細回路図である。
【図３】図１による第１の検出信号の電圧特性を示すグラフである。
【図４】図１による第１の検出信号の電圧特性を示すグラフである。
【図５】従来技術及び本発明の一実施例による第１の検出信号の電圧特性を示すシミュレーショングラフである。
【図６】従来技術及び本発明の一実施例による第２の検出信号の感知バルク電圧(ＶＢＢ)レベルスキューを示すシミュレーショングラフである。
【符号の説明】
【００４１】
１００…電圧感知部
１１０…制御部
１２０…第１の分配部
１３０…２の分配部
１４０…電圧分配部
１５０…電圧利得調整部
２００…増幅部
２１０…第１の反転部
２２０…第２の反転部
【図１】
2009142147.tif 000003
【図２】
2009142147.tif 000004
【図３】
2009142147.tif 000005
【図４】
2009142147.tif 000006
【図５】
2009142147.tif 000007
【図６】
2009142147.tif 000008