(57)【要約】【課題】適切な密度のダミーパターンを生成することができる半導体装置の設計方法、設計装置及びプログラムを提供することを課題とする。【解決手段】半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計方法であって、半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップとを有する半導体装置の設計方法が提供される。【選択図】図１
2009182056.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計方法であって、
半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、
前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップと
を有することを特徴とする半導体装置の設計方法。
【請求項２】
前記ダミーパターン生成ステップにおいて、前記分割領域のすべての縮小量が同じであることを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
前記ダミーパターン生成ステップにおいて、ある分割領域の縮小量が他の分割領域の縮小量と異なることを特徴とする請求項１記載の半導体装置の設計方法。
【請求項４】
さらに、前記ダミーパターンが生成される分割領域において、隣接する分割領域の密度差が密度差条件を満たしていない分割領域がある場合は、前記ダミーパターン生成ステップにおいて前記満たしていない分割領域の縮小量を変更して前記ダミーパターン生成ステップを繰り返す密度差検証ステップを有することを特徴とする請求項１記載の半導体装置の設計方法。
【請求項５】
さらに、前記実パターンが存在しない分割領域において、隣接する分割領域に存在するダミーパターン同士を結合するダミーパターン結合ステップを有することを特徴とする請求項１記載の半導体装置の設計方法。
【請求項６】
半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計装置であって、
半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成手段と、
前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成手段における前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成手段の処理を繰り返す密度検証手段と
を有することを特徴とする半導体装置の設計装置。
【請求項７】
半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計を行うプログラムであって、
半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、
前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップと
をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法、設計装置及びプログラムに関する。
【背景技術】
【０００２】
半導体装置の配線工程では多層化が進み、平坦化表面を得るためにＣＭＰ（化学機械研磨）工程が必須になっている。しかし、ＣＭＰ工程は下地のパターンによる影響をうけるため、平坦な面を形成することは困難である。凸凹の下地に微細な配線を形成すると配線の寸法精度が得られなくなり、配線抵抗のばらつきや膜厚の違いによる配線容量のばらつきが回路性能に影響を与える。そこで、平坦な表面を得るためにダミーパターンを配置している。
【０００３】
図１１は、半導体装置の設計方法を示すフローチャートである。以下の処理は、ＣＡＤ（computer-aided design）により、コンピュータの設計装置が行う処理である。ステップＳ１１０１では、コンピュータがレイアウトデータを生成する。レイアウトデータは、例えばＧＤＳ（Graphics Design System）フォーマットのデータであり、図１２（Ａ）の配線パターン等の実パターンＲＰのデータを含む。次に、ステップＳ１１０２では、コンピュータがダミーパターンを発生させる。その詳細は、後に図１２（Ｂ）〜（Ｄ）を参照しながら説明する。次に、ステップＳ１１０３では、コンピュータが実パターン及びダミーパターンの密度検証を行う。上記密度が所定範囲内であれば密度検証にパスし、処理を終了する。上記密度が所定範囲外であれば密度検証にパスせず、ステップＳ１１０１又はＳ１１０２に戻り、処理をやり直す。
【０００４】
図１２（Ａ）〜（Ｄ）は、図１１のステップＳ１１０２のダミーパターンの発生処理を説明するための図である。図１２（Ａ）は、図１１のステップＳ１１０１により生成された実パターンＲＰを示す。実パターンＲＰは、例えば配線パターン等である。
【０００５】
次に、図１２（Ｂ）に示すように、半導体装置（半導体チップ）上において、一律の間隔で同じ大きさのダミーパターンＤＰを配置する。
【０００６】
次に、図１２（Ａ）の実パターンＲＰと図１２（Ｂ）のダミーパターンＤＰとの論理積（ＡＮＤ）をとって、両者が重なる部分のダミーパターンＤＰを削除し、図１２（Ｃ）のパターンを形成する。
【０００７】
次に、実パターンＲＰとダミーパターンＤＰとの間隔が所定間隔以下であるところのダミーパターン１２００を削除し、図１２（Ｄ）のパターンを生成する。
【０００８】
図１１のステップＳ１１０３では、密度検証を行う。密度が最小値未満の場合は、より高密度（大きいダミーパターン）になるダミールールに変更し、再度、ステップＳ１１０２にて、ダミーパターンを発生させる。
【０００９】
密度が最大値より大きい場合は、より低密度（小さいダミーパターン）になるダミールールに変更し、再度、ステップＳ１１０２にて、ダミーパターンを発生させる。また、ステップＳ１１０１にて、マニュアルでダミーパターンが入らない程度に細幅配線の実パターンＲＰを配置し、ダミーパターン発生後の密度を減らす。
【００１０】
また、局所的に密度が低い箇所がある場合、ステップＳ１１０１にて、その箇所にマニュアルで実パターンＲＰを配置する。
【００１１】
しかし、上記対処は設計者までフィードバックする必要があり、ダミールールを変更する為、非効率で時間がかかる。
【００１２】
また、下記の特許文献１には、所望の回路パターンを描画するための描画領域に、上記回路パターンを拡大してなる拡大回路パターンを描画する工程と、上記描画領域を分割して、分割領域を形成する分割工程と、上記分割領域と上記拡大回路パターンとの重なりの有無を比較判定する比較判定工程と、上記比較判定工程において重なりを有すると判定された上記分割領域を更に分割する工程と、上記分割領域が所定の大きさの分割領域となるまで、上記比較判定工程と上記分割工程とを繰り返す工程と、上記拡大回路パターンと重なりを有する上記所定の大きさの分割領域をダミーパターン形成領域から除去する工程と、上記拡大回路パターンと重なりを有さない上記分割領域に所望のダミーパタ−ンを配置する工程と、上記拡大回路パターンを上記回路パターンに戻す工程とを備えたことを特徴とするダミーパターンの設計方法が記載されている。
【００１３】
また、下記の特許文献２には、半導体ウエハー上に形成された集積回路であって、前記集積回路はウエハーから切り出す際の切りしろとなるスクライブ線領域と機能素子を有するチップ内領域に分かれており、前記集積回路の配線層には、前記チップ内領域内に正方形からなるダミーパターンを配置し、前記スクライブ線領域内には矩形のダミーパターンを配置することを特徴とする半導体装置のダミーパターンの配置方法が記載されている。
【００１４】
また、下記の特許文献３には、半導体装置の配線層に形成される、当該配線層の配線パターンとは別のダミーパターンの設計方法であって、（ａ）配線層のパターン密度に基づく研磨シミュレーションを行って、チップ上に定義された各計算単位領域における所定の基準面から研磨面までの高さを表す被研磨層膜厚を計算するステップと、（ｂ）前記計算により求められた各計算単位領域の被研磨層膜厚に基づいて、研磨面の表面段差が許容範囲内か否かを判定するステップと、（ｃ）前記判定において許容範囲外と判定した場合に、前記計算単位領域ごとに、配線パターンとダミーパターンとの間に生ずる配線間容量が所定値以下となるようにダミーパターンを配置した場合の当該計算単位領域のパターン密度の上限値を表す許容パターン密度と、前記研磨面の表面段差が許容範囲内となるようにダミーパターンを配置した場合の当該計算単位領域のパターン密度を表す適正パターン密度とを求め、前記許容パターン密度および適正パターン密度に基づいて当該計算単位領域の修正パターン密度を決定するステップとを含み、ステップ（ａ）における配線層のパターン密度を前記修正パターン密度と置き換えて、ステップ（ａ）から（ｃ）までを前記研磨面の段差が許容範囲内と判定されるまで繰り返すことにより、各計算単位領域のパターン密度を決定することを特徴とするダミーパターンの設計方法が記載されている。
【００１５】
【特許文献１】特開２００２−１１０８０９号公報
【特許文献２】特開２００４−２３５３５７号公報
【特許文献３】特開２００２−３４２３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、適切な密度のダミーパターンを生成することができる半導体装置の設計方法、設計装置及びプログラムを提供することである。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の設計方法は、半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計方法であって、半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップとを有することを特徴とする。
【発明の効果】
【００１８】
適切な密度のダミーパターンを生成することができ、実パターンの設計のやり直しを防止することができるので、効率的に短時間でダミーパターンを生成することができる。適切な密度のダミーパターンを生成することにより、ＣＭＰ工程で平坦な面を得ることができ、配線の寸法精度等を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１０は、本発明の第１の実施形態による半導体装置の設計装置のハードウエア構成例を示すブロック図である。設計装置は、例えばＣＡＤによるコンピュータである。
【００２０】
バス１００１には、中央処理装置（ＣＰＵ）１００２、ＲＯＭ１００３、ＲＡＭ１００４、ネットワークインタフェース１００５、入力装置１００６、出力装置１００７及び外部記憶装置１００８が接続されている。
【００２１】
ＣＰＵ１００２は、データの処理及び演算を行うと共に、バス１００１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ１００３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ１００２が実行することにより、コンピュータが起動する。外部記憶装置１００８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ１００４にコピーされ、ＣＰＵ１００２により実行される。このコンピュータは、コンピュータプログラムを実行することにより、後述する図１の処理等を行う。
【００２２】
外部記憶装置１００８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置１００８は、コンピュータプログラム、設計データ（実パターン及びダミーパターンを含む）等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。
【００２３】
ネットワークインタフェース１００５は、ネットワークに対してコンピュータプログラム及び設計データ等を入出力することができる。入力装置１００６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置１００７は、ディスプレイ及びプリンタ等であり、表示又は印刷することができる。
【００２４】
本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びコンピュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
【００２５】
図１及び図２は本実施形態の半導体装置の設計装置による設計方法を示すフローチャートであり、図３（Ａ）〜（Ｃ）は設計装置により生成される実パターン及びダミーパターンを示す図である。
【００２６】
設計装置は、図２及び図３（Ａ）の実パターンＲＰを生成する。実パターンＲＰは、配線パターン、回路パターン、位置合わせ・測長・表記用等の補助パターンを含むレイアウトパターンである。
【００２７】
次に、ステップＳ１０１では、設計装置は、図３（Ａ）のすべての実パターンＲＰを長さ「ａ」拡大し、パターンＴＭＰ１を生成する。
【００２８】
次に、ステップＳ１０２では、設計装置は、半導体チップ全面とパターンＴＭＰ１との論理積（ＡＮＤ）をとり、両者が重ならない領域を図３（Ｂ）のパターンＴＭＰ２として生成する。
【００２９】
次に、ステップＳ１０３では、設計装置は、半導体チップ全面を例えば１０μｍ×１０μｍの領域に分割する。
【００３０】
次に、ステップＳ１０４では、設計装置は、ステップＳ１０３で分割された領域を、分割領域毎に長さ「ｂ」縮小し、パターンＴＭＰ３を生成する。
【００３１】
次に、ステップＳ１０５では、設計装置は、図３（Ｃ）に示すように、パターンＴＭＰ２とパターンＴＭＰ３とのＡＮＤをとり、両者の重なった領域をダミーパターンＤＰとして生成する。
【００３２】
次に、ステップＳ１０６では、設計装置は、ダミーパターンＤＰの幅が最低幅閾値より狭い、又はダミーパターンＤＰの面積が最低面積閾値より小さい場合には、そのダミーパターンＤＰを削除し、最終的なダミーパターンＤＰを生成する。
【００３３】
次に、ステップＳ１０７では、設計装置は、半導体チップの面積に対する実パターンＲＰ及びダミーパターンＤＰの密度検証を行う。密度が所定範囲内であれば合格であり、密度が所定範囲外であれば不合格とする。すなわち、設計装置は、｛（実パターンＲＰの面積＋ダミーパターンＤＰの面積）／半導体チップの面積｝を演算することにより密度を求め、その密度が最小閾値未満又は最大閾値より大きい場合は不合格と判断し、ステップＳ１０４の長さ「ｂ」を変更し、ステップＳ１０１又はＳ１０３から処理をやり直す。
【００３４】
例えば、ステップＳ１０３で分割した面積をＡ１とすると、長さ「ｂ」の初期値は、√（Ａ１／２）である。この場合、分割した領域に実パターンＲＰがないときにはダミーパターンＤＰの密度は５０％になる。
【００３５】
ステップＳ１０７の密度検証において、密度が最小閾値未満の場合、長さ「ｂ」を短くする。例えば、長さ「ｂ」を１μｍステップで短くする。長さ「ｂ」を最終的に短くできる最短値は、最小ダミーパターン間隔の１／２の値である。長さ「ｂ」を最短値にしても、密度検証が不合格であれば、上記のパターンＴＭＰ２をダミーパターンＤＰとする。
【００３６】
また、ステップＳ１０７の密度検証において、密度が最大閾値より大きい場合、長さ「ｂ」を長くする。例えば、長さ「ｂ」を１μｍステップで長くする。
【００３７】
なお、密度検証が不合格の場合には長さ「ｂ」を変更する場合を例に説明したが、長さ「ｂ」の代わりに長さ「ａ」を変更してもよいし、長さ「ａ」及び「ｂ」の両方を変更するようにしてもよい。具体的には、密度が最小閾値未満の場合には長さ「ａ」を短くし、密度が最大閾値より大きい場合には長さ「ａ」を長くする。
【００３８】
本実施形態によれば、適切な密度のダミーパターンＤＰを生成することができ、実パターンＲＰの設計のやり直しを防止することができるので、効率的に短時間でダミーパターンＤＰを生成することができる。
【００３９】
（第２の実施形態）
図４は、本発明の第２の実施形態による設計装置に記憶される長さ情報を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。設計装置は、セル毎に、図１のステップＳ１０１の長さ「ａ」及びステップＳ１０４の長さ「ｂ」の長さ情報を記憶する。セルは、半導体装置のマクロを意味する。長さ「ａ」又は「ｂ」がｘとして指定されているときには、長さ「ａ」又は「ｂ」にはデフォルト値が設定される。本実施形態では、セルの名前を指定し、各セルの長さ「ａ」及び「ｂ」を設定することができる。
【００４０】
図５及び図６は、設計装置に記憶される他の長さ情報を説明するための図である。図１のステップＳ１０３の分割領域は、ｘ座標及びｙ座標の２次元座標により指定される。設計装置は、その座標で示される分割領域毎に、長さ「ａ」及び「ｂ」の長さ情報を記憶する。図５の第１行では、図６に示すように、ｘ開始点が「１」、ｘ終了点が「４」、ｙ開始点が「２」、ｙ終了点が「３」で示される領域６０１の長さ「ａ」が１、長さ「ｂ」が「１」に設定されている。長さ「ａ」又は「ｂ」がｘとして指定されているときには、長さ「ａ」又は「ｂ」にはデフォルト値が設定される。本実施形態では、座標により領域を指定し、各分割領域の長さ「ａ」及び「ｂ」を設定することができる。
【００４１】
以上のように、本実施形態では、セル毎又は分割領域毎に長さ「ａ」及び「ｂ」を設定することができる。長さ「ａ」及び「ｂ」が指定されていないセル又は分割領域では、長さ「ａ」及び「ｂ」にはデフォルト値が設定される。特に、セルがメモリ等の場合には、実パターンの密度が高いので、それに応じた長さ「ａ」及び「ｂ」を設定することができる。
【００４２】
（第３の実施形態）
図７は、本発明の第３の実施形態による設計装置の設計方法を示すフローチャートであり、図２にステップＳ１０８を追加したものである。図８は、３×３の分割領域（図１のステップＳ１０３）の密度を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４３】
ステップＳ１０７では、設計装置は、半導体チップに対する密度検証が合格であると判断した場合、ステップＳ１０８へ進む。ステップＳ１０８では、設計装置は、隣接する分割領域間の密度差検証を行う。まず、設計装置は、分割領域（図１のステップＳ１０３）毎に、分割領域の面積に対する実パターンＲＰ及びダミーパターンＤＰの密度を求める。例えば、図８のように、各分割領域の密度を求める。次に、設計装置は、隣接する分割領域間の密度差が所定範囲（例えば±２０％）内であれば合格とし、所定範囲外であれば不合格とする。設計装置は、合格であれば上記のダミーパターンＤＰを最終的なダミーパターンＤＰとして決定し、不合格であれば不合格の分割領域についてステップＳ１０４の長さ「ｂ」を変更し、ステップＳ１０１又はＳ１０３から処理をやり直す。
【００４４】
例えば、図８の場合、３×３の分割領域の中央の領域を基準として、それに隣接する分割領域との密度差を求める。密度差が±２０％の範囲外であるときには、その隣接する分割領域のうちの密度基準値（例えば５０％）から遠い方の密度の分割領域の長さ「ｂ」を変更する。
【００４５】
中央の分割領域の密度は５０％であり、その上の分割領域の密度は７５％であるので、両者の密度差は２５％である。その隣接する分割領域のうちの密度基準値（例えば５０％）から遠い方の密度の分割領域は上の分割領域である。そこで、上の分割領域の長さ「ｂ」を長くし、処理をやり直す。
【００４６】
また、中央の分割領域の密度は５０％であり、その下の分割領域の密度は２５％であるので、両者の密度差は２５％である。その隣接する分割領域のうちの密度基準値（例えば５０％）から遠い方の密度の分割領域は下の分割領域である。そこで、下の分割領域の長さ「ｂ」を短くし、処理をやり直す。
【００４７】
本実施形態によれば、隣接する分割領域の間の密度差を小さくし、ＣＭＰ工程でより平坦な層を形成することができる。なお、ステップＳ１０７及びＳ１０８は、順番を逆にしてもよい。
【００４８】
（第４の実施形態）
図９（Ａ）及び（Ｂ）は、本発明の第４の実施形態による設計装置の設計方法を示すフローチャートである。以下、本実施形態が第１の実施形態と異なる点を説明する。図９（Ａ）は、図３（Ｃ）に対応する図であり、図１のステップＳ１０６により生成された最終的なダミーパターンＤＰを示す。その後、ステップＳ１０７において密度が最小閾値未満であると判断された場合、設計装置は、図９（Ａ）のダミーパターンＤＰのうち、実パターンが存在しない分割領域にあるダミーパターン同士を結合して、図９（Ｂ）に示すように、より大きなダミーパターンＤＰを生成する。これにより、ダミーパターンＤＰの数が減るので、ダミーパターンのデータ量が少なくなり、ダミーパターンＤＰの処理速度を速くすることができる。なお、密度検証の結果にかかわらずに、上記のようにダミーパターンＤＰを結合するようにしてもよい。
【００４９】
以上のように、第１〜第４の実施形態によれば、適切な密度のダミーパターンＤＰを生成することができ、実パターンＲＰの設計のやり直しを防止することができるので、効率的に短時間でダミーパターンＤＰを生成することができる。また、図１２（Ｄ）では、すべてが同じ大きさのダミーパターンＤＰが生成されるが、上記実施形態では、密度検証に合格するように、密度検証の結果に応じて、異なる大きさのダミーパターンＤＰを自動的に生成することができる。適切な密度のダミーパターンＤＰを生成することにより、ＣＭＰ工程で平坦な面を得ることができ、配線の寸法精度等を向上させることができる。
【００５０】
第１〜第４の実施形態の半導体装置の設計方法は、半導体装置（半導体チップ）内において実パターンＲＰの隙間を埋めるように形成するダミーパターンＤＰの設計方法であって、半導体装置の全領域を一定の大きさに分割した領域（図１のステップＳ１０３）から、全ての実パターンＲＰを一定量（長さ「ａ」）だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量（長さ「ｂ」）だけ縮小してダミーパターンを生成するダミーパターン生成ステップ（図１のステップＳ１０１〜Ｓ１０６）と、前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップ（図１のステップＳ１０７）とを有する。
【００５１】
第１の実施形態では、前記ダミーパターン生成ステップにおいて、前記分割領域のすべての縮小量が同じである。
【００５２】
また、第２の実施形態では、前記ダミーパターン生成ステップにおいて、あるセル又は分割領域の縮小量がそれぞれ他のセル又は分割領域の縮小量と異なる。
【００５３】
また、第３の実施形態では、さらに、前記ダミーパターンが生成される分割領域において、隣接する分割領域の密度差が密度差条件を満たしていない分割領域がある場合は、前記ダミーパターン生成ステップにおいて前記満たしていない分割領域の縮小量を変更して前記ダミーパターン生成ステップを繰り返す密度差検証ステップ（図７のステップＳ１０８）を有する。
【００５４】
また、第４の実施形態では、さらに、前記実パターンが存在しない分割領域において、隣接する分割領域に存在するダミーパターン同士を結合するダミーパターン結合ステップを有する。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態の半導体装置の設計装置による設計方法を示すフローチャートである。
【図２】第１の実施形態の半導体装置の設計装置による設計方法を示すフローチャートである。
【図３】図３（Ａ）〜（Ｃ）は設計装置により生成される実パターン及びダミーパターンを示す図である。
【図４】本発明の第２の実施形態による設計装置に記憶される長さ情報を示す図である。
【図５】設計装置に記憶される他の長さ情報を説明するための図である。
【図６】設計装置に記憶される他の長さ情報を説明するための図である。
【図７】本発明の第３の実施形態による設計装置の設計方法を示すフローチャートである。
【図８】３×３の分割領域の密度を示す図である。
【図９】図９（Ａ）及び（Ｂ）は本発明の第４の実施形態による設計装置の設計方法を示すフローチャートである。
【図１０】本発明の第１の実施形態による半導体装置の設計装置のハードウエア構成例を示すブロック図である。
【図１１】半導体装置の設計方法を示すフローチャートである。
【図１２】図１２（Ａ）〜（Ｄ）はダミーパターンの発生処理を説明するための図である。
【符号の説明】
【００５７】
１００１  バス
１００２  ＣＰＵ
１００３  ＲＯＭ
１００４  ＲＡＭ
１００５  ネットワークインタフェース
１００６  入力装置
１００７  出力装置
１００８  外部記憶装置
【図１】
2009182056.tif 000003
【図２】
2009182056.tif 000004
【図３】
2009182056.tif 000005
【図４】
2009182056.tif 000006
【図５】
2009182056.tif 000007
【図６】
2009182056.tif 000008
【図７】
2009182056.tif 000009
【図８】
2009182056.tif 000010
【図９】
2009182056.tif 000011
【図１０】
2009182056.tif 000012
【図１１】
2009182056.tif 000013
【図１２】
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