(57)【要約】      （修正有）【課題】相変化メモリ素子の動作方法を提供する。【解決手段】相変化層と相変化層に電圧を印加する手段とを備える相変化メモリ素子の動作方法は、相変化層にリセット電圧Ｖｒｅｃｅｔを印加する段階を含み、リセット電圧Ｖｒｅｃｅｔは、連続印加される少なくとも２つのパルス電圧、例えば第１ないし第３パルス電圧Ｖ１〜Ｖ３を含むことができる。第１ないし第３パルス電圧Ｖ１〜Ｖ３の強さは同一であり、第１ないし第３パルス電圧Ｖ１〜Ｖ３の印加時間Ｔ１〜Ｔ３もまた同一でありえる。これによって、リセット動作時に相変化層が過度に加熱することを防止して、メモリ素子の耐久性を向上させるとともに、セット時間を短縮する。また、パルス電圧を印加する間に、相変化層の抵抗を測定する段階がないので、抵抗測定による時間消耗がない。【選択図】図２
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【特許請求の範囲】
【請求項１】
相変化層と前記相変化層に電圧を印加する手段とを備える相変化メモリ素子の動作方法であって、
前記相変化層にリセット電圧を印加する段階を含み、
前記リセット電圧は、連続印加される少なくとも２つのパルス電圧を含むことを特徴とする相変化メモリ素子の動作方法。
【請求項２】
前記パルス電圧の強さは同じであることを特徴とする請求項１に記載の相変化メモリ素子の動作方法。
【請求項３】
前記パルス電圧は実質的に同じであることを特徴とする請求項２に記載の相変化メモリ素子の動作方法。
【請求項４】
前記パルス電圧それぞれの印加時間は、２０ｎｓ以下であることを特徴とする請求項１に記載の相変化メモリ素子の動作方法。
【請求項５】
前記パルス電圧それぞれの印加時間は、５〜２０ｎｓであることを特徴とする請求項４に記載の相変化メモリ素子の動作方法。
【請求項６】
前記パルス電圧間の間隔は、１００ｎｓ以下であることを特徴とする請求項１ないし請求項５のうちいずれか１項に記載の相変化メモリ素子の動作方法。
【請求項７】
前記パルス電圧間の間隔は、５〜１００ｎｓであることを特徴とする請求項６に記載の相変化メモリ素子の動作方法。
【請求項８】
前記パルス電圧間の間隔は、５ｎｓ以上であることを特徴とする請求項１ないし請求項５のうちいずれか１項に記載の相変化メモリ素子の動作方法。
【請求項９】
前記パルス電圧間の間隔は、１００ｎｓ以下であることを特徴とする請求項８に記載の相変化メモリ素子の動作方法。
【請求項１０】
前記パルス電圧の数は、２〜１０個であることを特徴とする請求項１に記載の相変化メモリ素子の動作方法。
【請求項１１】
前記リセット電圧印加後、前記相変化層にセット電圧を印加する段階をさらに含むことを特徴とする請求項１に記載の相変化メモリ素子の動作方法。
【請求項１２】
前記リセット電圧の印加時間は、前記セット電圧の印加時間と同じであるか、またはそれより短いことを特徴とする請求項１１に記載の相変化メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子の動作方法に係り、さらに詳細には、相変化メモリ素子の動作方法に関する。
【背景技術】
【０００２】
相変化メモリ素子（ＰＲＡＭ）は、フラッシュメモリ、強誘電体ＲＡＭ（ＦｅＲＡＭ）及び磁気ＲＡＭ（ＭＲＡＭ）のような不揮発性メモリ素子の一つである。ＰＲＡＭと他の不揮発性メモリ素と子の構造的差異点は、ストレージノードにある。
ＰＲＡＭのストレージノードは、データ保存層として相変化層を含む。相変化層に所定のリセット電圧（reset voltage）を短い時間印加すれば、前記相変化層の一部領域は、非晶質領域になる。前記非晶質領域は、ストレージノードに所定のセット電圧（set voltage）を長時間印加することによって、再び結晶領域に変化する。
相変化層に非晶質領域が存在するときの前記相変化層の抵抗を第１抵抗とし、相変化層の相（phase）が全部結晶状態であるときの前記相変化層の抵抗を第２抵抗とすれば、前記第１抵抗は、前記第２抵抗より大きい。
【０００３】
ＰＲＡＭは、このように相によって抵抗が変わる相変化層の抵抗特性を利用し、ビットデータを読み書きするメモリ素子である。
しかし、従来のＰＲＡＭの動作方法では、前記非晶質領域を前記結晶領域に変化させる時間、すなわちセット時間（set time）が長いので、素子の動作速度を改善し難かったのである。
また従来の方法では、ＰＲＡＭのリセット及びセット動作を反復することによって、前記相変化層の特性が劣化しやすく、ＰＲＡＭの耐久性（endurance）が悪くなるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、相によって抵抗が変わる相変化層の抵抗特性を利用する相変化メモリ素子の動作方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施態様は、相変化層と前記相変化層に電圧を印加する手段とを備える相変化メモリ素子の動作方法であって、前記相変化層にリセット電圧を印加する段階を含み、前記リセット電圧は、連続印加される少なくとも２つのパルス電圧を含む相変化メモリ素子の動作方法を提供する。
前記パルス電圧の強さは、同一でありえる。
前記パルス電圧は、実質的に同一でありえる。
前記パルス電圧それぞれの印加時間は、２０ｎｓ以下、好ましくは５〜２０ｎｓでありうる。
前記パルス電圧間の間隔は、１００ｎｓ以下、好ましくは５〜１００ｎｓでありうる。
前記リセット電圧に含まれた前記パルス電圧の数は、２〜１０個でありうる。
前記リセット電圧印加後、前記相変化層にセット電圧を印加する段階をさらに含むことができる。
前記リセット電圧の印加時間は、前記セット電圧の印加時間と同じ時間であるか、またはそれより短い持間でありうる。
【発明の効果】
【０００６】
本発明の実施態様によれば、リセット動作時に、相変化層が過度に過熱することを防げるために、ＰＲＡＭの耐久性を向上させられ、セット時間を短縮させられる。さらに、本発明の実施態様によるリセット方法では、パルス電圧を印加する間に、相変化層の抵抗を測定する段階がないので、当該抵抗測定による時間の消耗がない。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態による相変化メモリ素子の動作方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を示す。
【０００８】
図１は、本発明の一実施形態による相変化メモリ素子（ＰＲＡＭ）の動作方法について説明するための図面である。
図１を参照すれば、ＰＲＡＭは、順に積層された下部電極１０、下部電極コンタクト層２０、相変化層３０及び上部電極４０を備えることができる。下部電極コンタクト層２０は、下部電極１０より狭幅であり、下部電極１０と相変化層３０とを連結できる。下部電極１０と相変化層３０との間には、下部電極コンタクト層２０を覆い包む層間絶縁層１５が備わることが可能である。図１に図示されていないが、下部電極１０と上部電極４０とのうちいずれか一つ、例えば下部電極１０は、スイッチング素子と連結されることがある。前記スイッチング素子は、基板（図示せず）に形成されたトランジスタであるが、トランジスタ以外の他の素子、例えばダイオードでもありうる。
下部電極１０と上部電極４０との間に印加される電圧Ｖによって、相変化層３０の下部電極コンタクト層２０に接触した一部の相が変化しうる。図１には、あらゆる領域が結晶状態である相変化層３０が図示されている。
【０００９】
本発明の実施形態によって、下部電極１０と上部電極４０との間に印加できるリセット電圧Ｖｒｅｓｅｔの一例が図２に図示されている。
図２を参照すれば、リセット電圧Ｖｒｅｓｅｔは、所定の間隔を有して連続して印加される２回以上のパルス電圧、例えば第１ないし第３パルス電圧Ｖ１〜Ｖ３を含むことができる。
第１ないし第３パルス電圧Ｖ１〜Ｖ３の強さは同一であり、第１ないし第３パルス電圧Ｖ１〜Ｖ３の印加時間（以下、第１ないし第３印加時間）Ｔ１〜Ｔ３もまた同一でありえる。従って、第１ないし第３パルス電圧Ｖ１〜Ｖ３は、実質的に同一でありえる。第１ないし第３印加時間Ｔ１〜Ｔ３は、それぞれ２０ｎｓ以下、好ましくは５〜２０ｎｓほどでありうる。一方、第１及び第２パルス電圧Ｖ１，Ｖ２間の間隔（以下、第１間隔）Ｉ１と第２及び第３パルス電圧Ｖ２，Ｖ３間の間隔（以下、第２間隔）Ｉ２は同じでありうるが、そうではないこともある。第１及び第２間隔Ｉ１，Ｉ２は、それぞれ１００ｎｓ以下、好ましくは５〜１００ｎｓほどでありうる。
このように、短いパルス電圧を所定間隔をおいて連続して印加することによって、図１の相変化層３０の下部電極コンタクト層２０と接触した一部を非晶質領域に変化させることができる。すなわち、図１の下部電極１０と上部電極４０との間に、図２のようなリセット電圧Ｖｒｅｓｅｔを印加すれば、図１の構造は、図３のように変わることとなる。
【００１０】
図３を参照すれば、リセット電圧Ｖｒｅｓｅｔによって、下部電極コンタクト層２０と接触した相変化層３０の一部が非晶質領域Ａに変化する。非晶質領域Ａは、多数の小さな領域、例えば第１ないし第３領域ａ１〜ａ３に分けられうる。第１ないし第３領域ａ１〜ａ３のうちいずれか一つ、他の一つ及び残りの一つは、それぞれ図２の第１ないし第３パルス電圧Ｖ１〜Ｖ３によって非晶質化された領域でありうる。
さらに詳細に説明すれば、相変化層３０の局所領域は、図２の第１パルス電圧Ｖ１により溶けた後、第１間隔Ｉ１に対応する時間冷却されて非晶質化されうる。前記非晶質化された局所領域は、第１ないし第３領域ａ１〜ａ３のうちいずれか一つ、例えば第２領域ａ２でありうる。第２領域ａ２は、非晶質領域であるから、その周辺の結晶領域より高い比抵抗を有する。次に、図２の第２パルス電圧Ｖ２が下部電極１０と上部電極４０との間に印加されれば、比抵抗の高い第２領域ａ２よりその周辺の結晶領域を介して電流が流れ、前記電流の流れる結晶領域の一部が加熱される。その結果、第１及び第３領域ａ１，ａ３のうちいずれか一つ、例えば第１領域ａ１が形成されうる。これと類似して、図２の第３パルス電圧Ｖ３によって図３の第３領域ａ３が形成されうる。
図２及び図３のリセット電圧Ｖｒｅｓｅｔは、第１ないし第３パルス電圧Ｖ１〜Ｖ３を含むと図示されているが、本発明の他の実施形態によるリセット電圧は、２個のパルス電圧によって構成されるか、４個以上、好ましくは４〜１０個ほどのパルス電圧から構成されうる。リセット電圧Ｖｒｅｓｅｔを構成するパルス電圧の個数によって、図３で形成される微小非晶質領域の個数が変わりうる。
【００１１】
図４は、本発明の実施形態と比較される比較例によって、図１の下部電極１０と上部電極４０との間に印加したリセット電圧Ｖ´ｒｅｓｅｔを示している。図４のリセット電圧Ｖ´ｒｅｓｅｔは、従来技術によるものでありうる。
図４を参照すれば、リセット電圧Ｖ´ｒｅｓｅｔは一回のパルス電圧であって、比較的長い印加時間（以下、第４印加時間）Ｔ４を有する。例えば、第４印加時間Ｔ４は、図２の第１ないし第３印加時間Ｔ１〜Ｔ３を合わせた時間と類似しているといえる。また、図４のリセット電圧Ｖ´ｒｅｓｅｔの強さは、図２の第１ないし第３パルス電圧Ｖ１〜Ｖ３の強さと同じでありうる。従って、図４のリセット電圧Ｖ´ｒｅｓｅｔの総エネルギーは、図２のリセット電圧Ｖｒｅｓｅｔのエネルギーと同じでありうる。
図４のようなリセット電圧Ｖ´ｒｅｓｅｔが図１の下部電極１０と上部電極４０との間に印加されることによって、図１の構造は図５のように変わりうる。
【００１２】
図５を参照すれば、リセット電圧Ｖ´ｒｅｓｅｔによって下部電極コンタクト層２０と接触した相変化層３０の一部が非晶質領域Ａ´に変化する。非晶質領域Ａ´は、図３の非晶質領域Ａと類似した体積を有することができる。
図５のリセット電圧Ｖ´ｒｅｓｅｔによって、相変化層３０の一部が加熱されるが、このとき、リセット電圧Ｖ´ｒｅｓｅｔは、比較的長い時間印加されるために、前記一部のうち特定領域が非常に高い温度（以下、第１温度）に加熱されうる。例えば、リセット電圧Ｖ´ｒｅｓｅｔによって相変化層３０の特定粒界（grain boundary）に沿って電流が過度に流れれば、前記電流が過度に流れる領域が非常に高い温度である前記第１温度まで加熱されうる。
一方、図３の第１ないし第３領域ａ１〜ａ３は、比較的短い時間印加される第１ないし第３パルス電圧Ｖ１〜Ｖ３によって形成されるので、前記第１温度より低い温度に加熱されていて冷却された非晶質化された領域でありうる。すなわち、図２のリセット電圧Ｖｒｅｓｅｔと図４のリセット電圧Ｖ´ｒｅｓｅｔとが同じエネルギーを有するとしても、図２のリセット電圧Ｖｒｅｓｅｔによって相変化層３０の一部が加熱される温度が、図４のリセット電圧Ｖ´ｒｅｓｅｔによって相変化層３０の一部が加熱される温度より低くありうる。
【００１３】
このように、本発明の実施形態によれば、リセット動作時に相変化層が過度に加熱されることを防止できるために、ＰＲＡＭの耐久性を向上させることができる。また、相変化層が過度に加熱されていて非晶質化された場合、非晶質領域をさらに結晶領域に変化させ難くなるので、セット時間が長くなるという問題が発生するが、本発明の実施形態によれば、かような問題を防止または最小化できる。
また、本発明の実施形態によるリセット方法では、パルス電圧を印加する間に、相変化層の抵抗を測定する段階がないので、前記抵抗測定による時間消耗がない。
【００１４】
図６は、本発明の実施形態及び比較例による動作方法によって、リセットさせたＰＲＡＭの第１セルのリセット抵抗を示している。図６で、「黒三角」に対応するデータは、本発明の実施形態によるリセット電圧（以下、第１リセット電圧）でリセットさせた前記第１セルの抵抗を示し、「＊」に対応するデータは、図４のような比較例によるリセット電圧（以下、第２リセット電圧）でリセットさせた前記第１セルの抵抗を示している。ここで、前記第１リセット電圧は、１０ｎｓほどの間隔を有し、１０ｎｓほどずつ印加される第１ないし第５パルス電圧から構成され、前記第２リセット電圧は、５０ｎｓほどの印加時間を有する１つのパルス電圧から構成される。一方、前記第１リセット電圧の前記第１ないし第５パルス電圧と前記第２リセット電圧との強さは、それぞれ３．７Ｖほどであった。
図６を参照すれば、「＊」に対応するデータと「黒三角」に対応するデータとがほぼ同じものであるということが分かる。これは、１０ｎｓのパルス電圧を５回使用しても、５０ｎｓのパルス電圧を一回印加する場合と類似したリセット抵抗を得ることができるということを意味する。
【００１５】
一方、図７は、本発明の実施形態及び比較例による動作方法でリセットさせたＰＲＡＭの第１セルをセット状態に変化させるとき、リセット方法別の経時的な前記第１セルの抵抗変化を示している。図７で第１グラフＧ１は、本発明の実施形態による前記第１リセット電圧でリセットされた前記第１セルをセットする場合の前記第１セルの抵抗変化を示し、第２グラフＧ２は、比較例において前記第２リセット電圧でリセットされた前記第１セルをセットする場合の前記第１セルの抵抗変化を示している。このとき、セット電圧の大きさは、１．８Ｖほどであった。
【００１６】
図７を参照すれば、第１グラフＧ１が第２グラフＧ２より下方向に位置する。すなわち、同じ時間セット電圧を印加したとき、第１グラフＧ１の抵抗値が第２グラフＧ２の抵抗値より小さいというのである。これは、本発明の実施形態による方法でリセットされたＰＲＡＭをセットするのに必要な時間が、前記比較例による方法でリセットされたＰＲＡＭをセットするのに必要な時間より短いということである。さらに具体的に、図７でΔＲｓは、セット抵抗測定時に使われうる基準抵抗の範囲を示すが、前記基準抵抗の範囲内に存在する第１基準抵抗線Ｒｓ１で、第１グラフＧ１と第２グラフＧ２とのセット電圧の印加時間の差は、４０ｎｓほどである。これは、本発明の実施形態による方法を利用すれば、前記比較例による方法（すなわち、従来技術）を利用するときより、セット時間が約３０％以上短縮されうるということを意味する。
【００１７】
一方、一般的に、ＰＲＡＭのセット時間は１００ｎｓ以上であって、リセット時間より長いために、プログラミング時間は相対的に長いセット時間によって決定される。従って、図２のリセット時間（Ｔ１＋Ｉ１＋Ｔ２＋Ｉ２＋Ｔ３）が従来のリセット時間より多少長いとしても、ＰＲＡＭのプログラミング時間は短縮できる。さらに具体的に説明すれば、図２のリセット電圧Ｖｒｅｓｅｔの総印加時間がセット時間より短いか、またはそれと同じならば、ＰＲＡＭのプログラミング時間は、前記セット時間によって決定されるので、ＰＲＡＭのプログラミング時間は、従来より短縮されうる。従って、本発明の実施形態で使用するリセット電圧の総印加時間は、セット電圧のそれと同じであるか、またはそれより短いことが望ましい。すなわち、図３の非晶質領域Ａが結晶領域になるように、相変化層３０にセットパルスを印加するとき、前記セットパルスの印加時間は、リセット電圧の総印加時間と同じであるか、またはそれより長いことが望ましい。
【００１８】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとしてではなく、好ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野で当業者ならば、図１のメモリ素子の構造及び構成要素は、変更及び多様化されうるということが分かる。また、図２の第１ないし第３パルス電圧Ｖ１〜Ｖ３の印加時間は、互いに異なりうるということが分かる。よって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載の技術的思想によって定められるものである。
【産業上の利用可能性】
【００１９】
本発明の相変化メモリ素子の動作方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態によるＰＲＡＭ素子の動作方法を説明するための断面図である。
【図２】本発明の実施形態によるＰＲＡＭの動作方法で使用されうるリセット電圧の一例を示す図面である。
【図３】図２のリセット電圧でリセットさせたＰＲＡＭを示す断面図である。
【図４】本発明の実施形態と比較される比較例によるＰＲＡＭの動作方法で使われるリセット電圧を示す図面である。
【図５】図４のリセット電圧でリセットさせたＰＲＡＭを示す断面図である。
【図６】本発明の実施形態及び比較例による動作方法でリセットさせたＰＲＡＭの第１セルのリセット抵抗を示すグラフである。
【図７】本発明の実施形態及び比較例による動作方法でリセットさせたＰＲＡＭの第１セルをセット状態に変化させるとき、リセット方法別の経時的な前記第１セルの抵抗変化を示すグラフである。
【符号の説明】
【００２１】
１０  下部電極
１５  層間絶縁層
２０  下部電極コンタクト層
３０  相変化層
４０  上部電極
Ａ  非晶質領域
ａ１  第１領域
ａ２  第２領域
ａ３  第３領域
Ｔ  印加時間
Ｖ  パルス電圧
Ｖreset  リセット電圧
Ｉ  間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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