(57)【要約】【課題】ＭＴＪ素子の磁性体材料の特性に悪影響を与えることなく、信頼性の高い上部配線を形成することができる半導体装置及びその製造方法を得る。【解決手段】前処理として還元性のＮＨ3やＨ2によるプラズマ処理を実施する。その後、ＭＴＪ素子に引張ストレスを印加する引張応力シリコン窒化膜５５ｐをクラッド層５３ｂ及びクラッド層５３ｂが形成されていない層間絶縁膜上に成膜する。続いて、ＭＴＪ素子に圧縮ストレスを印加する圧縮応力シリコン窒化膜５５ｃを引張応力シリコン窒化膜５５ｐ上に成膜する。これらの引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの成膜条件は、平行平板型プラズマＣＶＤ装置を用いて、ＲＦパワーは０．０３〜０．４Ｗ／ｃｍ2の範囲で、成膜温度は２００〜３５０℃の範囲にそれぞれ設定される。【選択図】図３２
2009290073.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成され、磁性膜を含むＭＴＪ素子部と、
前記ＭＴＪ素子部の上方に形成され、前記ＭＴＪ素子部と電気的に接続される上部配線部と、
前記上部配線部及びその近傍領域の少なくとも一部上に形成される第１のシリコン窒化膜と、
前記第１のシリコン窒化膜上に形成される第２のシリコン窒化膜とを備え、
前記第１のシリコン窒化膜は前記ＭＴＪ素子部に引張ストレスを印加する引張応力シリコン窒化膜を含み、
前記第２のシリコン窒化膜は前記ＭＴＪ素子部に圧縮ストレスを印加する圧縮応力シリコン窒化膜を含む、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１のシリコン窒化膜は前記ＭＴＪ素子部に印加する引張ストレスの絶対値が３００ＭＰａ以上の引張応力シリコン窒化膜を含み、
前記第２のシリコン窒化膜は前記ＭＴＪ素子部に印加する圧縮ストレスの絶対値が１０００ＭＰａ以上の圧縮応力シリコン窒化膜を含む、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記第２のシリコン窒化膜は、その膜厚が前記第１のシリコン窒化膜の膜厚より厚い第２のシリコン窒化膜を含む、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記上部配線部は、
配線主要部と、
前記配線主要部上に形成されるクラッド層とを含み、
前記第１のシリコン窒化膜は前記クラッド層上に形成される、
半導体装置。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記第２のシリコン窒化膜上に形成され、平面視で見て前記上部配線部を覆うクラッド層とを含む、
半導体装置。
【請求項６】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記ＭＴＪ素子部を覆って形成される層間絶縁膜をさらに備え、前記層間絶縁膜は前記ＭＴＪ素子部全体を含む第１の絶縁領域と、前記第１の絶縁領域上の第２の絶縁領域とを有し、
前記上部配線部は、
前記第２の絶縁領域に選択的に埋め込まれて形成され、前記第１の絶縁領域を貫通して前記ＭＴＪ素子部と電気的に接続される配線主要部と、
前記配線主要部上に形成されるクラッド層とを含み、
前記第１のシリコン窒化膜は、前記上部配線部が形成されていない、前記上部配線部の近傍領域を含む前記第２の絶縁領域上に形成される、
半導体装置。
【請求項７】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記上部配線部は配線主要部を含み、
前記第１のシリコン窒化膜は前記配線主要部上に形成される、
半導体装置。
【請求項８】
(a) 半導体基板上において、磁性膜を含むＭＴＪ素子部を選択的に形成するステップと、
(b) 前記ＭＴＪ素子部の上方に前記ＭＴＪ素子部と電気的に接続して上部配線部を形成するステップと、
(c) 前記上部配線部及びその近傍領域上に第１のシリコン窒化膜を形成するステップと、
(d) 前記第１のシリコン窒化膜上に第２のシリコン窒化膜を形成するステップとを備え、
前記ステップ(c) は、前記ＭＴＪ素子部に引張ストレスを印加する引張応力シリコン窒化膜を前記第１のシリコン窒化膜として形成するステップを含み、
前記ステップ(d) は、前記ＭＴＪ素子部に圧縮ストレスを印加する圧縮応力シリコン窒化膜を前記第２のシリコン窒化膜として形成するステップを含む、
半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記ステップ(c) ，(d) は、各々３５０℃以下の温度条件を満足して実行されるステップを含む、
半導体装置の製造方法。
【請求項１０】
請求項８あるいは請求項９記載の半導体装置の製造方法であって、
(e) 前記ステップ(b) 後、前記ステップ(c) 前に実行され、還元性ガスによるプラズマ処理を行うステップをさらに備える、
半導体装置の製造方法。
【請求項１１】
請求項８ないし請求項１０のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(c) ，(d) は、各々０．４（Ｗ／ｃｍ2）以下のＲＦパワーの成膜条件でＣＶＤ法を用いて行うステップを含む、
半導体装置の製造方法。
【請求項１２】
請求項８ないし請求項１１のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(c) は、前記ＭＴＪ素子部に印加する引張ストレスの絶対値が３００ＭＰａ以上の引張応力シリコン窒化膜を前記第１のシリコン窒化膜として形成するステップを含み、
前記ステップ(d) は、前記ＭＴＪ素子部に印加する圧縮ストレスの絶対値が１０００ＭＰａ以上の圧縮応力シリコン窒化膜を前記第２のシリコン窒化膜として形成するステップを含む、
半導体装置の製造方法。
【請求項１３】
請求項８ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(d) は、前記第１のシリコン窒化膜の膜厚より厚い膜厚で前記第２のシリコン窒化膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１４】
請求項８ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 前記ＭＴＪ素子と電気的に接続して配線主要部を形成するステップと、
(b-2) 前記配線主要部上にクラッド層を形成するステップとを含み、前記上部配線部は、前記配線主要部及び前記クラッド層を含み、
前記ステップ(c) は、前記クラッド層上に前記第１のシリコン窒化膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１５】
請求項８ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 前記ＭＴＪ素子部を覆って層間絶縁膜を形成するステップと、前記層間絶縁膜は前記ＭＴＪ素子部全体を含む第１の絶縁領域と、前記第１の絶縁領域上の第２の絶縁領域とを有し、
(b-2) 前記第２の絶縁領域に選択的に埋め込み、前記第１の絶縁領域を選択的に貫通して前記ＭＴＪ素子と電気的に接続される配線主要部を形成するステップとを含み、
前記半導体装置の製造方法は、
(f) 前記ステップ(d)の後、前記上部配線部上の前記第１及び第２のシリコン窒化膜を選択的に除去するステップと、
(g) 前記配線主要部上に選択的にクラッド層を形成するステップとをさらに備え、前記上部配線部は、前記配線主要部及び前記クラッド層を含む、
半導体装置の製造方法。
【請求項１６】
請求項８ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(b) は、前記ＭＴＪ素子と電気的に接続して配線主要部を形成するステップを含み、前記上部配線部は前記配線主要部のみを含み、
前記ステップ(c) は、前記配線主要部上に前記第１のシリコン窒化膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１７】
請求項８ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
(h) 前記シリコン窒化膜上に、平面視で見て前記上部配線部を覆うクラッド層を形成するステップをさらに備える、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＴＪ(Magnetic Tunnel Junction)素子等のメモリ素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭは、メモリ素子に磁性体を用い磁性体の磁化の向きによってデータを記憶する、すなわち、電子の持つスピンに情報を蓄えることによりデータを保持するメモリであり、ランダムアクセス可能に回路が構成されている。ＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。
【０００３】
ＭＴＪ素子はその上部に形成される導電層である上部配線と電気的に接続されて製造されるのが一般的である。上述した上部配線を有する構造及び製造方法は、例えば、特許文献１に開示された磁気メモリ装置及びその製造方法が挙げられる。
【０００４】
【特許文献１】特開２００７−５３３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、ＭＲＡＭはメモリー素子(ＭＴＪ素子)として磁性体材料を用いている。磁性体材料の磁気特性に対する耐熱性の観点から、ＭＴＪ素子形成以降の配線プロセスは低温で行うことが求められている。したがって、Ｃｕ配線等の上部配線を低温プロセスで構築することが望まれている。
【０００６】
しかしながら、低温でＣｕ配線（上部配線）を構築することは、同じく低温でＣｕ配線上に形成される層間絶縁膜の膜質の脆弱化等の影響を受け、上部配線としての信頼性に影響を及ぼすことが懸念されている。
【０００７】
この発明は上記問題点（懸念材料）を解決するためになされたもので、ＭＴＪ素子の磁性体材料の特性に悪影響を与えることなく、信頼性の高い上部配線を形成することができる半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施の形態によれば、ＭＴＪ素子部より上方に形成され、該ＭＴＪ素子部と電気的に接続される上部配線部を構成するクラッド層上に形成されるシリコン窒化膜を、引張応力シリコン窒化膜及び圧縮応力シリコン窒化膜の積層構造で形成している。
【発明の効果】
【０００９】
この実施の形態によれば、これら引張応力シリコン窒化膜及び圧縮応力シリコン窒化膜は、共に比較的低パワーな製法で形成することができるため、ＭＴＪ素子部に与えるダメージを最小限に抑えることにより、ＭＴＪ素子部の磁性膜の特性に悪影響を与えることはない。
【００１０】
加えて、圧縮応力シリコン窒化膜は上部配線部の信頼性を向上させる働きを有するため、上部配線部の信頼性を高めることができる効果を奏する。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＭＲＡＭのメモリセル部（メモリセル形成領域）における平面構造を示す平面図である。同図に示すように、半導体基板１００の上方に平面形状が矩形状の下部電極ＥＢ１が形成され、下部電極ＥＢ１の右側寄りに平面形状が縦長の形状のＭＴＪ素子ＭＤ１（上部電極ＥＴ１）が形成される。さらに、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状の矩形状のシリコン窒化膜３３が形成される。また、ＭＴＪ素子ＭＤ１の中心部にはビアホール４０が設けられる。
【００１２】
図２〜図２０は実施の形態１のＭＲＡＭの製造方法を示す断面図である。なお、図２〜図２０は図１のＡ−Ａ断面に相当する。図２１は実施の形態１のメモリセル部の配線形態を含む平面構造を示す平面図である。図２２〜図３１は実施の形態１のＭＲＡＭの製造方法を示す断面図である。なお、図２２〜図３１それぞれにおいて、(a) で示す断面が図２１のＸ−Ｘ断面に相当し、(b) で示す断面が図２１のＹ−Ｙ断面に相当し、(c) で示す断面がメモリセル部と異なる周辺回路部における断面構造である。以下、図２〜図３１を参照して実施の形態１のＭＲＡＭの製造方法を説明する。
【００１３】
まず、図２に示すように、半導体基板１００の上層部に選択的に素子分離領域２を形成する。素子分離領域２，２間の半導体基板１００の上層部がトランジスタ等が形成される活性領域１となる。
【００１４】
そして、図３に示すように、第１の導電型の不純物を導入することにより、半導体基板１００の上層部にウェル領域１ｗを形成する。
【００１５】
次に、図４に示すように、ウェル領域１ｗ上にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上に選択的にゲート電極１２を形成する。ゲート電極１２下のウェル領域１ｗの表面がチャネル領域１ｃとして規定される。
【００１６】
続いて、図５に示すように、ゲート電極１２に対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入，拡散した後、ゲート電極１２の側面に２層構造のサイドウォール１３を形成する。その後、ゲート電極１２及びサイドウォール１３に対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域１ｃ近傍にエクステンション領域を有する一対のソース・ドレイン領域１４，１４を形成する。その結果、チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなるＭＯＳトランジスタＱ１が形成される。
【００１７】
次に、図６に示すように、ソース・ドレイン領域１４，１４及びゲート電極１２の表面上にそれぞれ、例えばＣｏＳｉまたはＮｉＳｉ等のシリサイド領域１５を形成する。
【００１８】
続いて、図７に示すように、全面に層間絶縁膜１６を形成し、層間絶縁膜１６を貫通してコンタクトプラグ１７を選択的に形成する。このコンタクトプラグ１７は一対のソース・ドレイン領域１４，１４のうちの一方のシリサイド領域１５と電気的に接続される。
【００１９】
さらに、図８に示すように、全面に窒化膜４１及び（酸化膜である）層間絶縁膜１８を積層し、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９を選択的に形成する。その結果、Ｃｕ配線１９の一部がコンタクトプラグ１７と電気的に接続される。このようにして、第１層メタル配線であるＣｕ配線１９が形成される。
【００２０】
続いて、図９に示すように、全面に窒化膜４２、（酸化膜である）層間絶縁膜２０及び２１を積層し、窒化膜４２及び層間絶縁膜２０を貫通して微細孔７２を選択的に形成する。さらに、微細孔７２を含む領域上における層間絶縁膜２１を貫通して配線孔６２を選択的に形成し、その後、微細孔７２及び配線孔６２を埋め込んでＣｕ配線２２を形成する。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線であるＣｕ配線２２が形成される。
【００２１】
その後、図１０に示すように、全面に、窒化膜４３、（酸化膜からなる）層間絶縁膜２３及び２４を形成し、窒化膜４３及び層間絶縁膜２３を貫通して微細孔７３を選択的に形成する。さらに、微細孔７３を含む領域上における層間絶縁膜２４を貫通して配線孔６３を選択的に形成する。その後、配線孔６３及び微細孔７３の側面及び底面にスパッタ法を用いて磁気シールド用のクラッド層５１を形成する。クラッド層５１の構成材料としては保磁力と残留磁化が少なく磁場に対して直線的な磁化特性を持つ材料（コバルト，鉄，ニッケル等またはそれらの化合物（例えばＮｉＦｅ））が望ましい。
【００２２】
そして、図１１に示すように、微細孔７３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ（ワード線））を形成する。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５及びクラッド層５１が形成される。
【００２３】
その後、図１２に示すように、全面にシリコン窒化膜を含む層間絶縁膜２６を形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
【００２４】
そして、図１３に示すように、ビアホール９内を含む全面にバリアメタル層２８を形成し、バリアメタル層２８上にビア埋込金属層２９を形成する。
【００２５】
続いて、図１４に示すように、バリアメタル層２８及びビア埋込金属層２９に対しＣＭＰ処理を行い、ビアホール９内のバリアメタル層２８及びビア埋込金属層２９のみ残存させる。
【００２６】
その後、図１５に示すように、全面に、下部電極層３０、ＭＴＪ用膜３１、及び上部電極層３２を積層する。なお、下部電極層３０及び上部電極層３２は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
【００２７】
続いて、図１６に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングしてＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を得る。これらＭＴＪ素子ＭＤ１及び上部電極ＥＴ１がＭＴＪ素子部となる。
【００２８】
次に、図１７に示すように、ＭＴＪ素子部（ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１）を含む全面にシリコン窒化膜３３を形成する。その結果、シリコン窒化膜３３はＭＴＪ素子ＭＤ１の表面及び側面上に直接形成される。そして、リソグラフィ技術を用いてシリコン窒化膜３３上にレジストパターン３４を選択的に形成する。
【００２９】
さらに、図１８に示すように、レジストパターン３４をマスクとしてドライエッチング技術を用いてシリコン窒化膜３３及び下部電極層３０をパターニングして、パターニングされたシリコン窒化膜３３及び下部電極ＥＢ１を得る。
【００３０】
このように、シリコン窒化膜３３及び下部電極層３０を同時にパターニングするため、下部電極層３０のパターニング時にＭＴＪ素子ＭＤ１の表面及び側面はシリコン窒化膜３３によって保護される。このため、下部電極層３０の残渣がＭＴＪ素子ＭＤ１の側面に付着する等に起因するＭＴＪ素子ＭＤ１のリーク電流発生を効果的に抑制することができる。ここで、シリコン窒化膜３３と下部電極層３０は同一のマスクで形成するため、プロセスばらつきの範囲内で平面視で見て同一形状となる。
【００３１】
図１９は図１８の着目領域ｖ１の拡大構造を示す説明図である。なお、同図において、シリコン窒化膜３３の図示を省略している。同図に示すように、下部電極ＥＢ１上にＭＴＪ素子ＭＤ１及び上部電極ＥＴ１からなるＭＴＪ素子部を得ることができる。なお、ＭＴＪ素子ＭＤ１の詳細構造は、例えばＣｏ、Ｆｅ、Ｎｉを含む合金膜や非晶質膜等の強磁性膜からなる下部磁性膜６（ピン層）、例えばＡｌ2Ｏ3またはＭｇＯからなるトンネル絶縁膜７及び上部磁性膜８（フリー層）の積層構造となる。
【００３２】
そして、図２０に示すように、シリコン窒化膜３３を含むＭＴＪ素子部全体を覆ってＳｉＯ2からなる層間絶縁膜３５ａ（第１の絶縁領域）を全面に形成する。この際、メモリセル部において、層間絶縁膜３５ａから水素，水分が拡散しても、シリコン窒化膜３３の存在により、ＭＴＪ素子ＭＤ１への磁性ダメージを抑制することができる。さらに、層間絶縁膜３５ａに対しＣＭＰ処理を施すことにより、層間絶縁膜３５ａを平坦化する。
【００３３】
以降、図２２〜図３１の断面図を用いて説明する。図２２〜図３１を用いた説明に先がけて、図２１で示す上部配線完成後のＭＲＡＭ平面構造について説明する。
【００３４】
図２１に示すように、平面形状が矩形状の下部電極ＥＢ１が形成され、下部電極ＥＢ１の右側寄りに平面形状が縦長形状のＭＴＪ素子ＭＤ１（上部電極ＥＴ１）が形成される。さらに、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状の矩形状のシリコン窒化膜３３が形成される。また、ＭＴＪ素子ＭＤ１の中心部にはビアホール４０が設けられる。また、ＥＢ１の左側よりにビアホール９が設けられ、ビアホール９は下方のリード線２５ｒと電気的に接続されている。
【００３５】
さらに、下部電極ＥＢ１（シリコン窒化膜３３）上を全て覆い、かつ、図中横断して上部配線（ビット線）であるＣｕ配線３７が形成される。また、ＭＴＪ素子ＭＤ１の形成領域下を全て含む下層に、図中縦断してデジット線２５ｄが形成される。
【００３６】
そして、図２１のＸ−Ｘ断面（Ｃｕ配線３７の中心線（ビアホール９上，ビアホール４０上）に沿った断面）に相当する構造が以降の図２２〜図３１の(a) で示す図面として示され、図２１のＹ−Ｙ断面（デジット線２５ｄの中心線（ビアホール４０上）に沿った断面）に相当する構造が以降の図２２〜図３１の(b)で示す図面として示される。
【００３７】
また、図２２〜図３１それぞれの(a) 〜(c) においては、層間絶縁膜２４から上部の構造を示し、層間絶縁膜２４より下層の図示を省略している。さらに、図２２〜図３１それぞれの(a) ，(b) において、２単位のＭＴＪ素子ＭＤ１を示し、それぞれの(a) 〜(c) において、層間絶縁膜２６がシリコン窒化膜２６ａ、シリコン酸化膜２６ｂからなる構造を示している。以下、図２２〜図３１を参照して、図２０で示した構造以降の実施の形態１の製造方法について説明する。
【００３８】
まず、図２２に示すように、メモリセル部（同図(a) ，(b) ）において、上部電極ＥＴ１の上方に、シリコン窒化膜３３及び層間絶縁膜３５ａを貫通してビアホール４０を選択的に形成する。この際、シリコン窒化膜３３は層間絶縁膜３５ａの貫通時のストッパー膜として機能する。ビアホール４０の形成に併せて、周辺回路部（図２２(c) ）において、層間絶縁膜３５ａ、層間絶縁膜２６（シリコン窒化膜２６ａ，シリコン酸化膜２６ｂ）を貫通してビアホール４０ｐを形成する。
【００３９】
次に、図２３に示すように、メモリセル部（同図(a) ，(b) ）におけるビアホール４０にＣｕ配線３７ａを埋め込むと共に、周辺回路部（同図(c)）におけるビアホール４０ｐ内にＣｕ配線（コンタクトプラグ）３７ａを埋め込む。
【００４０】
続いて、図２４に示すように、例えば、３００℃以下の低温ＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法を用いて、ＳｉＯ2等からなる層間絶縁膜３５ｂ（第２の絶縁領域）を全面に形成した後、層間絶縁膜３５ｂに対しＣＭＰ処理を施すことにより、層間絶縁膜３５ｂを平坦化する。その後、図２４に示すように、メモリセル部（同図(a) ，(b)）及び周辺回路部（同図(c)）において、層間絶縁膜３５ｂを選択的に貫通してトレンチ３６を形成する。この際、トレンチ３６はＣｕ配線３７ａの表面が露出するように形成される。
【００４１】
そして、図２５に示すように、スパッタ法を用いてトレンチ３６の底面及び側面、層間絶縁膜３５ｂ上に所定の膜厚で磁気シールド用のクラッド層５３ａを形成する。なお、クラッド層５３ａの構成材料はクラッド層５１と同様な特性を有するものが望ましい。
【００４２】
その後、図２６に示すように、トレンチ３６の底面及び層間絶縁膜３５ｂ上に形成されたクラッド層５３ａをエッチバックにより選択的に除去する。
【００４３】
そして、図２７に示すように、トレンチ３６内にＣｕ配線３７ｂを埋め込んで形成することによりビット線を得る。その結果、メモリセル部（同図(a) ，(b)）におけるＣｕ配線３７ｂはＣｕ配線３７ａを介してＭＴＪ素子ＭＤ１の上部電極ＥＴ１と電気的に接続される。同様にして、周辺回路部（同図(c)）におけるＣｕ配線３７ｂはＣｕ配線３７ａを介してＣｕ配線２５と電気的に接続される。このように、第４層メタル配線であり、配線主要部となるＣｕ配線３７（３７ａ，３７ｂ）が形成される。ここで、Ｃｕ配線３７はデュアルダマシンにより一体的に形成してもよい。
【００４４】
その後、図２８に示すように、全面に所定の膜厚の磁気シールド用のクラッド層５３ｂを形成する。なお、クラッド層５３ｂの構成材料はクラッド層５１と同様な特性を有するものが望ましい。
【００４５】
さらに、図２９に示すように、Ｃｕ配線３７ｂ上にのみクラッド層５３ｂが残存するように、クラッド層５３ｂを選択的に除去する。
【００４６】
次に、図３０に示すように、全面にＣｕ配線３７ｂのライナ膜としてシリコン窒化膜５５を形成する。その後、図３１に示すように、全面に例えば３００℃以下の低温ＨＤＰ−ＣＶＤ法を用いて、ＳｉＯ2等からなる層間絶縁膜５６を形成し、図１〜図３１で示した、下部電極ＥＢ１、ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１からなるメモリセル部を有する実施の形態１のＭＲＡＭが完成する。
【００４７】
（シリコン窒化膜５５の形成方法）
図３２は、図３０のメモリセル部（同図(a) ，(b)）における着目領域ｖ２及びｖ３における拡大構造を示す説明図である。
【００４８】
同図に示すように、クラッド層５３ｂ上に形成されるシリコン窒化膜５５は、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの積層構造によって形成される。以下、この点を詳述する。
【００４９】
まず、シリコン窒化膜５５を形成する前処理として還元性のＮＨ3やＨ2によるプラズマ処理を実施する。
【００５０】
その後、ＭＴＪ素子ＭＤ１に引張ストレスを印加する引張応力シリコン窒化膜５５ｐをクラッド層５３ｂ及びクラッド層５３ｂが形成されていない層間絶縁膜３５ｂ上に成膜する。
【００５１】
続いて、ＭＴＪ素子ＭＤ１に圧縮ストレスを印加する圧縮応力シリコン窒化膜５５ｃを引張応力シリコン窒化膜５５ｐ上に成膜する。
【００５２】
これらの引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの成膜条件例は以下のとおりである。
【００５３】
まず、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの成膜装置として、平行平板型プラズマＣＶＤ装置を用いる。そして、成膜ガスとして、シラン（ＳｉＨ4）/アンモニア（ＮＨ3）/窒素ガス（Ｎ2）を用いる。
【００５４】
例えば、ＳｉＨ4の流量は１０〜５００（sccm）、ＮＨ3の流量は１０〜５００（sccm）、Ｎ2の流量は１０〜５００００（sccm）が設定可能である。
【００５５】
また、成膜時の圧力は１〜２１（Torr)、平行平板型プラズマＣＶＤ装置における平行平板間の電極間隔は５〜１５ｍｍ、ＲＦパワー(13.56MHz)は０．０３〜０．４Ｗ／ｃｍ2に設定される。また、成膜温度はＭＴＪ素子ＭＤ１の磁性体材料の磁気特性に悪影響が無いように２００〜３５０℃に設定される。
【００５６】
なお、ＭＴＪ素子ＭＤ１の磁性体材料の電気磁気特性に影響を及ぼさない上限温度は、ＭＴＪ素子ＭＤ１を構成するトンネル絶縁膜７の構成材料がアルミナ（Ａｌ2Ｏ3）等の酸化アルミニウム（ＡｌＯｘ）の場合は３００℃であり、トンネル絶縁膜７の構成材料が酸化マグネシウム（ＭｇＯ）の場合は３５０℃である。
【００５７】
したがって、ＭＴＪ素子の磁性体材料の電気磁気特性を考慮してシリコン窒化膜５５を形成する際、ＭＴＪ素子ＭＤ１を構成するトンネル絶縁膜７の構成材料がＡｌＯｘの場合は成膜温度は２００〜３００℃が理想的な成膜温度であり、トンネル絶縁膜７の構成材料がＭｇＯの場合は２００〜３５０℃が理想的な成膜温度となる。
【００５８】
トンネル絶縁膜７の構成材料がＡｌＯｘとＭｇＯとで上限温度が異なるのは以下の理由による。ＡｌＯｘはアモルファス状態、ＭｇＯは結晶状態でトンネル絶縁膜７（トンネルバリア）として使用される。したがって、ＭｇＯは結晶化させるためにアニールが必要であり、アニール温度として３５０℃程度は必要となる。しかし、アニール温度を高温にしすぎるとＭＴＪ素子ＭＤ１のピン層の磁気特性が劣化する点を考慮して上限温度を３５０℃に設定している。一方、ＡｌＯｘの場合は上述のようにアモルファス状態で使用するため、結晶化アニールは不要である。このため、３００℃程度の低温プロセスが要求されるため、上限温度を３００℃に設定している。
【００５９】
上記成膜条件の範囲において、ＳｉＨ4，ＮＨ3、Ｎ2の成膜ガスのガス流量比の設定の仕方や成膜時の圧力等によって、形成されるシリコン窒化膜の引張応力、圧縮応力の設定制御は容易に行える。例えば、成膜時の圧力を低くすると圧縮応力を高めることができ、成膜時の圧力を高くすると引張応力を高めることができる。
【００６０】
（効果）
以下、シリコン窒化膜５５として、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの順に形成することによる効果について説明する。
【００６１】
シリコン窒化膜５５として引張応力シリコン窒化膜５５ｐのみを形成した場合、ＭＴＪ素子ＭＤ１の磁性劣化は抑制できる。なぜならば、上述した成膜条件を満足させながら、ＲＦパワーを低く（０．４Ｗ／ｃｍ2以下）にして引張応力シリコン窒化膜５５ｐを成膜できるため、ＭＴＪ素子ＭＤ１に与えるプラズマダメージを小さくすることができるからである。
【００６２】
しかし、引張応力シリコン窒化膜５５ｐのみを形成した場合、Ｃｕ配線３７の信頼性（ＥＭ(Electromigration)，ＴＤＤＢ(Time Dependence on Dielectric Breakdown)等）が低下してしまう。
【００６３】
そこで、引張応力シリコン窒化膜５５ｐ上にさらに圧縮応力シリコン窒化膜５５ｃを形成する。圧縮応力シリコン窒化膜５５ｃはＥＭ，ＴＤＤＢ等のＣｕ配線３７の信頼性を向上させる働きを有するため、Ｃｕ配線３７の信頼性を向上させることができる。
【００６４】
なお、圧縮応力シリコン窒化膜５５ｃも引張応力シリコン窒化膜５５ｐと同様にＲＦパワーを低くして成膜できるため、ＭＴＪ素子ＭＤ１の磁性劣化抑制効果を発揮することができる。
【００６５】
また、シリコン窒化膜５５として密着性良く成膜するには、引張応力シリコン窒化膜５５ｐ、圧縮応力シリコン窒化膜５５ｃの順で堆積する必要がある。
【００６６】
上記理由の一つとしては、引張応力シリコン窒化膜５５ｐは低密度で脆弱な膜質のため、その表面を高密度な圧縮応力シリコン窒化膜５５ｃで覆うことにより、引張応力シリコン窒化膜５５ｐによる吸湿を防止できることが考えられる。
【００６７】
上記理由の他の一つとして、引張応力シリコン窒化膜５５ｐは圧縮応力シリコン窒化膜５５ｃと比較して、Ｃｕやクラッド層に用いられる鉄、コバルト、ニッケル等の導電層との密着性については優れているが、層間絶縁膜との密着性が劣っているのに対し、圧縮応力シリコン窒化膜５５ｃは引張応力シリコンと比較して、導電層との密着性が劣っているが層間絶縁膜との密着性に優れている。よって、圧縮応力シリコン窒化膜５５ｃはその上層の層間絶縁膜との密着性に優れると共に、引張応力シリコン窒化膜５５ｐはクラッド層５３ｂとの密着性に優れるため、はがれを効果的に抑制することができる。このため、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの間で互いの欠点を補うように作用していることが考えられる。
【００６８】
また、シリコン窒化膜５５として圧縮応力シリコン窒化膜５５ｃのみで形成した場合、圧縮応力シリコン窒化膜５５ｃより下層で密着性が弱い部分で剥がれが生じる懸念がある。しかし、実施の形態１では、シリコン窒化膜５５として圧縮応力シリコン窒化膜５５ｃ下に引張応力シリコン窒化膜５５ｐを形成しているためその懸念を効果的に抑制することができる。
【００６９】
なお、引張応力シリコン窒化膜５５ｐの膜厚が厚すぎると、Ｃｕ配線３７の信頼性が劣化するため、圧縮応力シリコン窒化膜５５ｃの膜厚を引張応力シリコン窒化膜５５ｐの膜厚より厚く形成する方が望ましい。例えば、引張応力シリコン窒化膜５５ｐの膜厚をシリコン窒化膜５５全体の２０％以下として、圧縮応力シリコン窒化膜５５ｃの膜厚を全体の８０％以上にすることが考えられる。
【００７０】
圧縮応力シリコン窒化膜５５ｃの膜厚を引張応力シリコン窒化膜５５ｐの膜厚より厚く形成することにより、Ｃｕ配線３７の信頼性を確実に高めることができる。
【００７１】
図３３はシリコン窒化膜５５（引張応力シリコン窒化膜５５ｐ，圧縮応力シリコン窒化膜５５ｃ）形成時における成膜条件の一つであるＲＦパワーと、ＭＴＪ素子ＭＤ１のスイッチング電流バラツキとの関係を示すグラフである。同図において、横軸にＲＦパワー、縦軸に書込み電流のバラツキ（a.u.（arbitrary unit(任意単位)）を示している。
【００７２】
同図に示すように、ＲＦパワーを上記した成膜条件の最大ＲＦパワーである０．４（Ｗ／ｃｍ2）近傍の場合でも、ＲＦパワーが１．６（Ｗ／ｃｍ2）程度の場合に比べて、６０％以上ものバラツキ抑制が図れていることがわかる。
【００７３】
このように、シリコン窒化膜５５を比較的低い（最大で０．４、理想的には０．１（Ｗ／ｃｍ2）以下）ＲＦパワーで成膜することにより、ＭＴＪ素子ＭＤ１の磁気特性劣化を効果的に抑制することができる。
【００７４】
このように、実施の形態１のＭＲＡＭは、Ｃｕ配線３７ｂと共に上部配線部を構成するクラッド層５３ｂ上、すなわち、上部配線部上に、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの積層構造のシリコン窒化膜５５を形成している。この際、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの順で形成される。
【００７５】
これら引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃは、共に比較的低いＲＦパワーの成膜条件で形成することができるため、ＭＴＪ素子ＭＤ１に与えるダメージを最小限に抑えることにより、ＭＴＪ素子ＭＤ１の磁性膜（下部磁性膜６，上部磁性膜８）の特性に悪影響を与えることはない。
【００７６】
加えて、Ｃｕ配線３７の信頼性を向上させる働きを有する圧縮応力シリコン窒化膜５５ｃを形成することができるため、上部配線部としての信頼性を高めることができる。
【００７７】
また、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの順で成膜することにより、クラッド層５３ｂ及び層間絶縁膜３５ｂ上に密着性良く形成することができる。
【００７８】
加えて、引張応力シリコン窒化膜５５ｐは３００ＭＰａ以上の引張応力を有し、圧縮応力シリコン窒化膜５５ｃは１０００ＭＰａ以上の圧縮応力を有すること理想的である。このような引張応力及び圧縮応力を有する引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃを形成することにより、成膜温度を満足させながら、より確実にＣｕ配線３７の信頼性を向上させることができる。
【００７９】
さらに、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃを３５０℃以下の成膜条件で形成することにより、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの成膜温度によってＭＴＪ素子ＭＤ１の磁性膜の特性に悪影響を与えることはない。
【００８０】
加えて、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの形成時の前処理として還元性のＮＨ3やＨ2によるプラズマ処理を実施するため、その後に形成される引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの成膜時における密着性を高めることができる。
【００８１】
＜実施の形態２＞
図３４はこの発明の実施の形態２であるＭＲＡＭの構造を示す断面図である。図３４において、(a) で示す断面が図２１のＸ−Ｘ断面に相当し、(b) で示す断面が図２１のＹ−Ｙ断面に相当し、(c) で示す断面がメモリセル部と異なる周辺回路部における断面構造である。
【００８２】
実施の形態２のＭＲＡＭは、実施の形態１に比べて、クラッド層５３ｂ上にシリコン窒化膜５５を形成することなく、クラッド層５３ｂが形成されていない層間絶縁膜３５ｂ上にのみ選択的にシリコン窒化膜５５を形成している点において実施の形態１と異なる。
【００８３】
以下、実施の形態２のＭＲＡＭの製造方法について説明する。図３０で示す構造を得るまでは、実施の形態１と同様に製造される。
【００８４】
その後、図３４に示すように、全面にシリコン窒化膜５５を形成し、Ｃｕ配線３７ｂ上のシリコン窒化膜５５を選択的に除去した後、Ｃｕ配線３７ｂ上に選択的にクラッド層５３ｂを形成する。そして、全面にＳｉＯ2である層間絶縁膜５６を形成し、図３４で示した実施の形態２のＭＲＡＭが完成する。
【００８５】
このように、実施の形態２のＭＲＡＭは、Ｃｕ配線３７ｂ及びクラッド層５３ｂよりなる上部配線部が形成されていない、上部配線部の近傍領域を含む層間絶縁膜３５ｂ上に、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの積層構造のシリコン窒化膜５５を形成している。
【００８６】
このため、実施の形態２のＭＲＡＭは、実施の形態１と同様、ＭＴＪ素子ＭＤ１の磁性膜の特性に悪影響を与えることはなく、上部配線部としての信頼性を高めることができる。
【００８７】
＜実施の形態３＞
図３５はこの発明の実施の形態３であるＭＲＡＭの構造を示す断面図である。図３５において、(a) で示す断面が図２１のＸ−Ｘ断面に相当し、(b) で示す断面が図２１のＹ−Ｙ断面に相当し、(c) で示す断面がメモリセル部と異なる周辺回路部における断面構造である。
【００８８】
実施の形態３のＭＲＡＭは、実施の形態１に比べて、クラッド層５３ａ及びクラッド層５３ｂを形成しない点において実施の形態１と異なる。
【００８９】
以下、実施の形態３のＭＲＡＭの製造方法について説明する。図２４で示す構造を得るまでは、実施の形態１及び実施の形態２と同様に製造される。
【００９０】
その後、図２７に示すように（但し、クラッド層５３ｂは存在しない）、トレンチ３６内にＣｕ配線３７ｂを埋め込んで形成することによりビット線を得る。その結果、メモリセル部（同図(a) ，(b)）におけるＣｕ配線３７ｂはＣｕ配線３７ａを介してＭＴＪ素子ＭＤ１の上部電極ＥＴ１と電気的に接続される。同様にして、周辺回路部（同図(c)）におけるＣｕ配線３７ｂはＣｕ配線３７ａを介してＣｕ配線２５と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３７（３７ａ，３７ｂ）が形成される。
【００９１】
なお、図２２〜図２４及び図２７で示した工程に替えて、ビアホール４０（４０ｐ）及びトレンチ３６形成後、ダマシン技術を用いて、Ｃｕ配線３７ａ，３７ｂを同時に形成する方法も考えられる。
【００９２】
次に、図３５に示すように、全面にシリコン窒化膜５５を形成した後、全面にＳｉＯ2である層間絶縁膜５６を形成し、図５で示した実施の形態３のＭＲＡＭが完成する。
【００９３】
このように、実施の形態３のＭＲＡＭは、上部配線部を単独で構成するＣｕ配線３７ｂ上に、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの積層構造のシリコン窒化膜５５を形成している。
【００９４】
このため、実施の形態３のＭＲＡＭは、実施の形態１と同様、ＭＴＪ素子ＭＤ１の磁性膜の特性に悪影響を与えることはなく、上部配線部としての信頼性を高めることができる。
【００９５】
図３６はこの発明の実施の形態３であるＭＲＡＭの構造の変形例を示す断面図である。図３６において、(a) で示す断面が図２１のＸ−Ｘ断面に相当し、(b) で示す断面が図２１のＹ−Ｙ断面に相当し、(c) で示す断面がメモリセル部と異なる周辺回路部における断面構造である。
【００９６】
図３６に示すように、実施の形態３の変形例は、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃからなるシリコン窒化膜５５を形成した後、シリコン窒化膜５５上に、Ｃｕ配線３７ｂを平面視で見て覆うようにクラッド層５３ｂを形成する。このとき、シリコン窒化膜５５はＣｕ配線３７ｂのすべてを完全に覆っていても良いし、一部だけ覆っていても良い。
【００９７】
このように、実施の形態３の変形例によるＭＲＡＭでは、上部配線を単独で構成するＣｕ配線３７ｂ上に、引張応力シリコン窒化膜５５ｐ及び圧縮応力シリコン窒化膜５５ｃの積層構造のシリコン窒化膜５５を形成している。
【００９８】
このため、実施の形態３の変形例によるＭＲＡＭは、実施の形態１と同様、ＭＴＪ素子ＭＤ１の磁性膜の特性に悪影響を与えることはなく、上部配線部としての信頼性を高めることができる。
【００９９】
また、実施の形態３の変形例によるＭＲＡＭでは、クラッド層５３ｂがシリコン窒化膜５５を挟んでＣｕ配線３７ｂを覆っている。
【０１００】
すなわち、実施の形態３の変形例は、クラッド層５３ｂがシリコン窒化膜５５の下にある実施の形態１に比べ、クラッド層５３ｂがシリコン窒化膜５５の上にあるため、クラッド層をスパッタ法を用いて成膜する際や、クラッド層をドライエッチング法を用いて選択的に除去する際にＭＴＪ素子部やＣｕ配線３７ｂ等に入るプラズマダメージを小さくすることができる。
【０１０１】
また、実施の形態３の変形例は、実施の形態２に比べ、クラッド層をスパッタ法を用いて成膜する際にＭＴＪ素子部やＣｕ配線３７ｂ等に入るプラズマダメージを小さくすることができるとともに、Ｃｕ配線３７ｂ上のシリコン窒化膜５５を選択的に除去する際に、ＭＴＪ素子部やＣｕ配線３７ｂ等に入るプラズマダメージをなくすことができる。
【図面の簡単な説明】
【０１０２】
【図１】この発明の実施の形態１であるＭＲＡＭのＭＴＪ素子部における平面構造を示す平面図である。
【図２】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図３】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図４】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図５】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図６】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図７】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図８】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図９】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１０】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１１】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１２】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１３】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１４】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１５】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１６】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１７】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１８】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図１９】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２０】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２１】図２１は実施の形態１のメモリセル部の配線形態を含む平面構造を示す平面図である。
【図２２】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２３】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２４】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２５】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２６】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２７】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２８】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図２９】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図３０】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図３１】実施の形態１のＭＲＡＭの製造方法を示す断面図である。
【図３２】図３０のメモリセル部における着目領域における拡大構造を示す説明図である。
【図３３】ＭＴＪ素子の上部配線上に形成されるシリコン窒化膜形成時におけるＲＦパワーと、ＭＴＪ素子のスイッチング電流バラツキとの関係を示すグラフである。
【図３４】この発明の実施の形態２であるＭＲＡＭの構造を示す断面図である。
【図３５】この発明の実施の形態３であるＭＲＡＭの構造を示す断面図である。
【図３６】この発明の実施の形態３であるＭＲＡＭの構造の変形例を示す断面図である。
【符号の説明】
【０１０３】
３０  下部電極層、３１  ＭＴＪ用膜、３２  上部電極層、３３，５５  シリコン窒化膜、５５ｃ  圧縮応力シリコン窒化膜、５５ｐ  引張応力シリコン窒化膜、５６  層間絶縁膜、３４  レジストパターン、３６  トレンチ、３７，３７ａ，３７ｂ  Ｃｕ配線、４０，４０ｐ  ビアホール、５１，５３ａ，５３ｂ  クラッド層、ＥＢ１  下部電極、ＥＴ１  上部電極、ＭＤ１  ＭＴＪ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2009290073.tif 000007
【図６】
2009290073.tif 000008
【図７】
2009290073.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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