(57)【要約】【課題】ノイズを低減し、かつ、低電圧駆動に適した半導体装置を提供する。【解決手段】半導体装置は、負電源に接続され、光を受光して導電キャリアを生成する受光素子２１と、前記導電キャリアによる電気信号を増幅するデプレッション型のアンプトランジスタＴｒ１と、前記受光素子と前記アンプトランジスタとを電気的に接続又は遮断するように、ゲートに負の電位が与えられて制御されるデプレッション型のトランスファゲートトランジスタＴｒ２とを具備する。【選択図】図３
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【特許請求の範囲】
【請求項１】
負電源に接続され、光を受光して導電キャリアを生成する受光素子と、
前記導電キャリアによる電気信号を増幅するデプレッション型のアンプトランジスタと、
前記受光素子と前記アンプトランジスタとを電気的に接続又は遮断するように、ゲートに負の電位が与えられて制御されるデプレッション型のトランスファゲートトランジスタと
を具備することを特徴とする半導体装置。
【請求項２】
電流経路の一端が前記アンプトランジスタのソースに接続され、電流経路の他端が接地端子に接続されたアドレストランジスタと、
電流経路の一端が接地端子に接続され、電流経路の他端が前記アンプトランジスタのゲートに接続され、前記アンプトランジスタのゲート電位を制御するリセットトランジスタと、
電流経路の一端が前記アンプトランジスタのドレインに接続され、電流経路の他端が電源端子に接続された負荷トランジスタと
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
電流経路の一端が前記アンプトランジスタのドレインに接続され、電流経路の他端が電源端子に接続されたアドレストランジスタと、
電流経路の一端が接地端子に接続され、電流経路の他端が前記アンプトランジスタのゲートに接続され、前記アンプトランジスタのゲート電位を制御するリセットトランジスタと、
電流経路の一端が前記アンプトランジスタのソースに接続され、電流経路の他端が接地端子に接続された負荷トランジスタと
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アドレストランジスタ、前記リセットトランジスタ、及び前記負荷トランジスタのうち少なくとも１つはデプレッション型であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
電流経路の一端が前記アンプトランジスタの電流経路の一端に接続されたアドレストランジスタと、
電流経路の一端が前記アンプトランジスタのゲートに接続され、前記アンプトランジスタのゲート電位を制御するリセットトランジスタと
をさらに具備し、
前記受光素子と前記アンプトランジスタと前記トランスファゲートトランジスタと前記アドレストランジスタと前記リセットトランジスタとを含む複数の画素セルがアレイ状に配置され、
行方向に配列された複数の画素セルは共通の第１の信号線に接続され、列方向に配列された複数の画素セルは共通の第２の信号線に接続され、
前記第１の信号線は、前記トランスファゲートトランジスタのゲート、前記アドレストランジスタのゲート及び前記リセットトランジスタのゲートにそれぞれ繋がる信号線であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デプレッション型のトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、例えば、特許文献１及び特許文献２に示すようなＣＭＯＳイメージセンサが知られている。このＣＭＯＳイメージセンサの画素セルは、受光用の光ダイオードと、この光ダイオードが光量に応じて生成した電荷を増幅してＡＤ変換器に伝達する増幅回路とを有する。
【０００３】
このようなＣＭＯＳイメージセンサでは、画素セルの小型化に伴って回路素子から発生するノイズによる検出画像の品質低下が問題になっている。画素セルを小型化した場合、光ダイオードも小型化される。これは、イメージセンサが受光できる単位時間あたりの光量の低下を意味する。一方、画素セルを構成するＭＯＳトランジスタではある程度のノイズ発生を伴うが、画素セルの縮小に伴って、光による信号とＭＯＳトランジスタのノイズの比、Ｓ／Ｎ比の低下が顕著になってくる。イメージセンサにおいて特に画質に影響を与えるノイズは１／ｆノイズと呼ばれ、周波数成分が周波数の逆数に比例することからこう呼ばれる。１／ｆノイズの起源は、ＭＯＳトランジスタの中で、ゲート絶縁膜と半導体との界面に存在する界面準位に対して確率的に起こる電荷の充放電によると考えられている。この界面準位密度を低減すべく、ＭＯＳトランジスタの製造工程の改善及び管理が行われるが、一定の密度以下に下げることは難しい。従って、上記の如く画素セルの小型化に伴うＳ／Ｎ比の劣化が顕著になってくる。
【０００４】
１／ｆノイズの起源が絶縁膜と半導体との界面の界面準位であることに対応し、１／ｆノイズの発生量は画素セルを構成するＭＯＳトランジスタの構造によって異なる。ここで、ＭＯＳトランジスタの構造には、エンハンスメント型とデプレッション型とがある。従来からイメージセンサで用いられているエンハンスメント型トランジスタは、界面準位を充放電する確率が大きくなるため、デプレッション型よりも１／ｆノイズが大きくなり易い。
【０００５】
また、従来の画素セルでは、エンハンスメント型ＭＯＳトランジスタを用いるため、増幅回路の動作点は高電圧に設定する必要がある。しかし、ＡＤ変換器などの周辺回路は、微細化等によって低電圧動作化する。従って、増幅回路の高電圧動作は、周辺回路の低電圧動作に適合し難い。
【特許文献１】特開2000−244818号公報
【特許文献２】特開2000−175107号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ノイズを低減し、かつ、低電圧駆動に適した半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点による半導体装置は、負電源に接続され、光を受光して導電キャリアを生成する受光素子と、前記導電キャリアによる電気信号を増幅するデプレッション型のアンプトランジスタと、前記受光素子と前記アンプトランジスタとを電気的に接続又は遮断するように、ゲートに負の電位が与えられて制御されるデプレッション型のトランスファゲートトランジスタとを具備する。
【発明の効果】
【０００８】
本発明によれば、ノイズを低減し、かつ、低電圧駆動に適した半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［１］半導体装置の構成
図１は、本発明の一実施形態に係る半導体装置の模式図を示す。以下に、半導体装置の概略的な構成について説明する。
【００１１】
図１に示すように、半導体装置のチップ１０は、画素領域１１、垂直シフトレジスタ１２、ＡＤ変換回路（ＡＤＣ）１３、負荷回路１４を有している。このような半導体装置は、例えば、ＣＭＯＳイメージセンサとして機能する。
【００１２】
画素領域１１には、複数の画素セル２０がアレイ状に配置されている。この画素セル２０は、入射光を光電変換して蓄積する光ダイオードを含み、撮像部として機能する。画素領域１１には、複数の水平信号線ＨＳＬがＸ方向（行方向）に延在され、複数の垂直信号線ＶＳＬがＹ方向（列方向）に延在されている。Ｘ方向に配列された複数の画素セル２０は共通の水平信号線ＨＳＬに接続され、Ｙ方向に配列された複数の画素セル２０は共通の垂直信号線ＶＳＬに接続されている。
【００１３】
垂直シフトレジスタ１２は、画素領域１１の周囲に配置され、水平信号線ＨＳＬの一端部に接続されている。この垂直シフトレジスタ１２は、水平信号線ＨＳＬ毎に画素セル２０を選択する選択部として機能する。
【００１４】
ＡＤ変換回路１３は、画素領域１１の周囲に配置され、垂直信号線ＶＳＬの一端部に接続されている。このＡＤ変換回路１３は、アナログ信号Ｖｓｉｇｍ（ｍ＝１、２、３、…）をデジタル信号に変換する機能を有する。
【００１５】
負荷回路１４は、画素領域１１の周囲に配置され、垂直信号線ＶＳＬの他端部に接続されている。この負荷回路１４は、後述する負荷トランジスタＴｒ５を備えている。この負荷トランジスタＴｒ５は、垂直信号線ＶＳＬ毎に接続され、同一の垂直信号線ＶＳＬに接続される複数の画素セル２０で共通して用いられる。  このような半導体装置では、垂直シフトレジスタ１２から出力する信号ＬＳｋ（ｋ＝１、２、３、…）により画素セル２０を選択する。そして、入射光の量に応じたアナログ信号Ｖｓｉｇが画素セル２０から出力され、垂直信号線ＶＳＬを介してＡＤ変換回路１３に入力される。アナログ信号Ｖｓｉｇは、ＡＤ変換回路１３でデジタル信号に変換される。
【００１６】
［２］画素セル
［２−１］例１
図２は、図１の画素セルの回路構成例１の等価回路を示す。以下に、図１の画素領域１１内の１つの画素セル２０を例に挙げて説明する。
【００１７】
図２に示すように、画素セル２０は、光ダイオード２１、アンプトランジスタＴｒ１、トランスファゲートトランジスタＴｒ２、アドレストランジスタＴｒ３、リセットトランジスタＴｒ４を備えている。
【００１８】
光ダイオード２１は、受光した光量に応じた導電キャリアを生成する受光素子である。この光ダイオード２１のアノードは、負の電源電圧−Ｖｓｓが印加される負電源に接続されている。光ダイオード２１は、例えばＰＮ接合ダイオードである。このＰＮ接合に受光した光量に対応する電荷が、光ダイオード２１とトランスファゲートトランジスタＴｒ２のソース拡散層の形成するポテンシャル井戸に蓄えられる。
【００１９】
アンプトランジスタＴｒ１は、ノードｎ１からの導電キャリアによる電気信号を増幅して信号Ｖｓｉｇを出力する。このアンプトランジスタＴｒ１において、ゲートはノードｎ１に接続され、電流経路の一端（ソース）はアドレストランジスタＴｒ３の電流経路の一端に接続され、電流経路の他端（ドレイン）はノードｎ２に接続されている。ノードｎ２は垂直信号線ＶＳＬに接続されている。
【００２０】
トランスファゲートトランジスタＴｒ２は、光ダイオード２１とアンプトランジスタＴｒ１とを電気的に接続又は遮断し、スイッチ機能を果たす。これにより、トランスファゲートトランジスタＴｒ２は、光ダイオード２１の導電キャリアの蓄積を制御する。このトランスファゲートトランジスタＴｒ２において、ゲートはトランスファ信号線ＴＧに接続され、電流経路の一端（ソース）は光ダイオード２１のカソードに接続され、電流経路の他端（ドレイン）はノードｎ１に接続されている。トランスファ信号線ＴＧは負電源に接続され、トランスファゲートトランジスタＴｒ２のゲート電位は−Ｖｓｓ〜０Ｖの間にコントロールされている。
【００２１】
アドレストランジスタＴｒ３において、ゲートはアドレス信号線ＡＤＲに接続され、電流経路の一端はアンプトランジスタＴｒ１の電流経路の一端（ソース）に接続され、電流経路の他端は接地端子に接続されている。
【００２２】
リセットトランジスタＴｒ４は、アンプトランジスタＴｒ１のゲート電位をリセットする。このリセットトランジスタＴｒ４において、ゲートはリセット信号線ＲＳに接続され、電流経路の一端は接地端子に接続され、電流経路の他端はノードｎ１に接続されている。
【００２３】
負荷トランジスタＴｒ５において、ゲートは正電源に接続され、電流経路の一端はノードｎ２に接続され、電流経路の他端は電源端子に接続されている。
【００２４】
本実施形態では、アンプトランジスタＴｒ１及びトランスファゲートトランジスタＴｒ２には、デプレッション型のＭＯＳＦＥＴが用いられている。このデプレッション型トランジスタの閾値電圧Ｖｔｈは、負の電源電圧−Ｖｓｓから０Ｖ以下の範囲である。一方、アドレストランジスタＴｒ３、リセットトランジスタＴｒ４、負荷トランジスタＴｒ５は、正の閾値電圧Ｖｔｈを有するエンハンスメント型のＭＯＳＦＥＴが用いられている。
【００２５】
図２におけるトランスファ信号線ＴＧ、アドレス信号線ＡＤＲ、リセット信号線ＲＳは、垂直信号線ＶＳＬと垂直な同一方向に延在している。すなわち、トランスファ信号線ＴＧ、アドレス信号線ＡＤＲ、リセット信号線ＲＳは、図１の水平信号線ＨＳＬに含まれる。
【００２６】
［２−２］例２
図３は、図１の画素セルの回路構成例２の等価回路を示す。以下に、図１の画素領域１１内の１つの画素セル２０を例に挙げて説明する。この例２では、例１と同様の点について説明を省略する。
【００２７】
図３に示すように、例２の画素セル２０において、例１と異なる点は、アンプトランジスタＴｒ１の電流経路の両端に接続するアドレストランジスタＴｒ３及び負荷トランジスタＴｒ５が、例１と反対になっている点である。
【００２８】
具体的には、アンプトランジスタＴｒ１において、電流経路の一端（ソース）はノードｎ２を介して負荷トランジスタＴｒ５の電流経路の一端に接続され、電流経路の他端（ドレイン）はアドレストランジスタＴｒ３の電流経路の一端に接続されている。
【００２９】
このような例２では、アンプトランジスタＴｒ１及び負荷トランジスタＴｒ５でソースフォロワ回路が構成される。ここで言うソースフォロワ回路とは、増幅器の構成の一つであって、アンプトランジスタＴｒ１のソースに負荷抵抗を接続し、負荷抵抗の両端に発生する電圧を次段に出力する回路をいう。
【００３０】
上述する例１及び例２では、ノイズ低減のために、光電変換された電荷が直接伝わるアンプトランジスタＴｒ１及びトランスファゲートトランジスタＴｒ２の少なくとも２つのトランジスタがデプレッション型である。尚、アドレストランジスタＴｒ３、リセットトランジスタＴｒ４、負荷トランジスタＴｒ５のうち少なくとも１つのトランジスタをデプレッション型にすることも可能である。
【００３１】
［３］エンハンスメント型トランジスタとデプレッション型トランジスタ
［３−１］構造
図４（ａ）及び（ｂ）は、本発明の一実施形態に係るエンハンスメント型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタの概略的な断面図を示す。
【００３２】
図４（ａ）に示すように、エンハンスメント型ＭＯＳトランジスタは、半導体基板３１上にゲート絶縁膜３２を介してゲート電極３３が形成される。ゲート電極３３の両側の半導体基板３１内には、ソース拡散層３４及びドレイン拡散層３５が形成される。ここで、半導体基板３１とソース拡散層３４及びドレイン拡散層３５とは、異なる導電型を有する。
【００３３】
図４（ｂ）に示すように、デプレッション型ＭＯＳトランジスタにおいて、エンハンスメント型と異なる点は、ゲート電極３３下のソース拡散層３４及びドレイン拡散層３５間に埋め込みチャネル３６が形成されている点である。この埋め込みチャネル３６は、ソース拡散層３４及びドレイン拡散層３５と同じ導電型を有する。
【００３４】
［３−２］電気特性
図５は、本発明の一実施形態に係るエンハンスメント型トランジスタとデプレッション型トランジスタにおけるゲート電圧Ｖｇ対ドレイン電流Ｉｄの特性を示す。両者のトランジスタの基本的な電気特性は、以下のような違いがある。
【００３５】
図５に示すように、エンハンスメント型トランジスタのＩｄ−Ｖｇ特性曲線は、正電圧の領域に示される。従って、エンハンスメント型トランジスタは、正の電圧Ｖｇを印加することでオン状態になるので、正の値の閾値電圧Ｖｔｈを有する。
【００３６】
一方、デプレッション型トランジスタのＩｄ−Ｖｇ特性曲線は、エンハンスメント型と比べて、負電圧の領域にシフトしている。従って、デプレッション型トランジスタでは、埋め込みチャネル３６の存在により、例えばＶｇ＝０の場合でもソース／ドレイン間は電気的にオン状態となる。すなわち、デプレッション型のトランジスタでは、閾値電圧Ｖｔｈが負の値となる。尚、電圧Ｖｇを負にすることで、埋め込みチャネル３６を空乏化させ、トランジスタをオフ状態にすることができる。
【００３７】
［３−３］１／ｆノイズ特性
図６は、本発明の一実施形態に係るエンハンスメント型トランジスタとデプレッション型トランジスタにおける１／ｆノイズ特性の比較図を示す。尚、本図におけるエンハンスメント型トランジスタとデプレッション型トランジスタとは、同一条件で形成したものである。
【００３８】
図６に示すように、デプレッション型トランジスタのノイズ量は、広い周波数領域にわたって、エンハンスメント型トランジスタよりも１桁程度低い。これは、次の理由によるものである。
【００３９】
エンハンスメント型トランジスタは、ゲート絶縁膜近傍に反転層のチャネルが形成されることでオン状態となる。しかし、反転層の厚さは極めて薄いため、キャリアが絶縁膜界面近傍に集中して走行する。このため、界面準位を充放電する確率が大きくなり、１／ｆノイズが大きくなり易い。
【００４０】
一方、デプレッション型トランジスタでは、オン状態におけるキャリアは埋め込みチャネルの深さ方向に広く分布して走行する。このため、デプレッション型トランジスタでは、界面準位を充放電する確率が小さくなり、エンハンスメント型トランジスタよりも１／ｆノイズが遙かに起き難くなる。
【００４１】
［４］読み出し動作
図３を用いて、本実施形態のＣＭＯＳイメージセンサの光電荷の読み出し動作について説明する。
【００４２】
まず、検出ノードｎ１の電位は−Ｖｓｓであり、トランスファゲートトランジスタＴｒ２はオフにしている。この状態で、リセットトランジスタＴｒ４をオンにすると、検出ノードｎ１の電位は０Ｖにプリチャージされる。つまり、検出ノードｎ１はアンプトランジスタＴｒ１のゲート電極でもあるので、アンプトランジスタＴｒ１のゲート電位は０Ｖにリセットされる。
【００４３】
次に、リセットトランジスタＴｒ４をオフにし、アンプトランジスタＴｒ１のゲートをフローティング状態とする。
【００４４】
次に、トランスファゲートトランジスタＴｒ２をオンにすると、光ダイオード２１に蓄えられた電荷量に対応して検出ノードｎ１の電位が変化する。具体的には、光ダイオード２１に励起蓄積されたキャリアにより、検出ノードｎ１の電位が負方向に変化する。この状態で、アドレストランジスタＴｒ３をオンにすると、アンプトランジスタＴｒ１と負荷トランジスタＴｒ５とで構成するソースフォロワ回路が活性化される。これにより、検出ノードｎ１の電位がアンプトランジスタＴｒ１で増幅され、増幅信号Ｖｓｉｇが得られる。この増幅信号Ｖｓｉｇは、ノードｎ２からＡＤ変換器（ＡＤＣ）に読み出される。
【００４５】
次に、図７を用いて、検出ノードｎ１に伝達される光量に対応した電位に対する信号Ｖｓｉｇの関係について説明する。
【００４６】
検出ノードｎ１の光量による変動電位はアンプトランジスタＴｒ１により増幅され、信号線ＶＳＬの出力電位となる。この信号線ＶＳＬの出力電位は、極力線形性を保つことが望ましい。本実施形態のようにデプレッション型のアンプトランジスタＴｒ１の場合、図７からも分かるように負電位から正電位の領域に跨いで線形性を保つ。そこで、本実施形態の光電荷の読み出しでは、上述したように検出ノードｎ１の電位を負電位にする。このように負電位の動作点を選択しても、デプレッション型トランジスタでは、出力電位の線形性が十分に保たれているからである。
【００４７】
［５］効果
本実施形態に係るＣＭＯＳイメージセンサ用の半導体装置においては、アンプトランジスタＴｒ１及びトランスファゲートトランジスタＴｒ２をデプレッション型とする。これにより、アンプトランジスタＴｒ１及びトランスファゲートトランジスタＴｒ２にエンハンスメント型トランジスタを用いた場合よりも、オン状態におけるキャリアをチャネルの深さ方向に広く分散できるため、界面準位を充放電する確率を小さくできる。このため、突発的な点表示欠陥を引き起こす１／ｆノイズの影響を大幅に改善でき、ＣＭＯＳイメージセンサの画質性能を向上できる。
【００４８】
また、光ダイオード２１を負電源に接続し、エンハンスメント型のアンプトランジスタ及びトランスファゲートトランジスタと同等のダイナミックレンジを維持した状態で、デプレッション型のアンプトランジスタＴｒ１及びトランスファゲートトランジスタＴｒ２を負電源駆動にシフトさせる。従って、増幅回路の動作点は例えば接地電位近傍の低電圧に設定することができるため、ＡＤ変換回路１３などの周辺回路が微細化等により低電圧動作していても、周辺回路と増幅回路の信号レベルを容易に合わせることができる。このため、センサアレイ全体及びＬＳＩチップとしても微細かつ低電圧動作が可能となり、さらに、Ｉｄ−Ｖｇ特性曲線における動作点の上昇によるドレイン電流の増大も抑えられ、消費電力を低減することができる。
【００４９】
また、上述したように、半導体光センサの信号／雑音比が大幅に改善され、微細なセンサ素子が実現できることから、大画素数のアレイ型光センサも実現可能になる。
【００５０】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る半導体装置の模式図。
【図２】図１の画素セルの回路構成例１を示す等価回路図。
【図３】図１の画素セルの回路構成例２を示す等価回路図。
【図４】本発明の一実施形態に係るエンハンスメント型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタの概略的な断面図。
【図５】本発明の一実施形態に係るエンハンスメント型トランジスタとデプレッション型トランジスタにおけるゲート電圧Ｖｇ対ドレイン電流Ｉｄの特性を示す図。
【図６】本発明の一実施形態に係るエンハンスメント型トランジスタとデプレッション型トランジスタにおける１／ｆノイズ特性の比較図。
【図７】図２及び図３の検出ノードに伝達される光量に対応した電位に対する信号の増幅関係を示す図。
【符号の説明】
【００５２】
１０…半導体装置のチップ、１１…画素領域、１２…垂直シフトレジスタ、１３…ＡＤ変換回路（ＡＤＣ）、１４…負荷回路、２０…画素セル、２１…光ダイオード、３１…半導体基板、３２…ゲート絶縁膜、３３…ゲート電極、３４…ソース拡散層、３５…ドレイン拡散層、３６…埋め込みチャネル、ＲＳ…リセット信号線、ＨＳＬ…水平信号線、ＶＳＬ…垂直信号線、ＬＳｋ、Ｖｓｉｇｍ…信号、Ｔｒ１…アンプトランジスタ、Ｔｒ２…トランスファゲートトランジスタ、Ｔｒ３…アドレストランジスタ、Ｔｒ４…リセットトランジスタ、Ｔｒ５…負荷トランジスタ、ｎ１、ｎ２…ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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