(57)【要約】【課題】表示品位の良好な液晶表示装置を提供することを目的とする。【解決手段】一対の基板間に液晶層を保持し、マトリクス状に配列された画素を備えた構成の液晶表示装置において、  各画素は、  第１ゲート線ＹＡからの制御信号に基づいて制御される第１スイッチング素子ＳＷＡと、  第１スイッチング素子がオンしたのに基づきソース線Ｘから所定の画素電圧が書き込まれる液晶容量ＣＬＣと、  第２ゲート線ＹＢからの制御信号に基づいて制御されるとともに、液晶容量への画素電圧の書込完了時に発生する突き抜け電圧を補償する逆極性の突き抜け電圧を発生させるように制御される第２スイッチング素子ＳＷＢと、  を備えたことを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
一対の基板間に液晶層を保持し、マトリクス状に配列された画素を備えた構成の液晶表示装置において、
各画素は、
第１ゲート線からの制御信号に基づいて制御される第１スイッチング素子と、
前記第１スイッチング素子がオンしたのに基づきソース線から所定の画素電圧が書き込まれる液晶容量と、
第２ゲート線からの制御信号に基づいて制御されるとともに、前記液晶容量への画素電圧の書込完了時に発生する突き抜け電圧を補償する逆極性の突き抜け電圧を発生させるように制御される第２スイッチング素子と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記第１スイッチング素子がオフした後に、前記第２スイッチング素子がオンすることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１スイッチング素子は、ゲートが前記第１ゲート線に接続され、ソースが前記ソース線に接続された薄膜トランジスタであり、
前記第２スイッチング素子は、ゲートが前記第２ゲート線に接続され、ソースが前記第１スイッチング素子のドレインに接続され、ドレインが前記液晶容量に接続された薄膜トランジスタであることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記液晶容量への画素電圧の書込時に前記第１スイッチング素子及び前記第２スイッチング素子がオンしており、書込完了時に前記第２スイッチング素子がオフした後に、前記第１スイッチング素子がオフすることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記第１スイッチング素子は、ゲートが前記第１ゲート線に接続され、ソースが前記ソース線に接続され、ドレインが前記液晶容量に接続された薄膜トランジスタであり、
前記第２スイッチング素子は、ゲートが前記第２ゲート線に接続され、ソースが非接続であり、ドレインが前記液晶容量に接続された薄膜トランジスタであることを特徴とする請求項２に記載の液晶表示装置。
【請求項６】
オンした前記第２スイッチング素子のゲート電圧は、次第に低下し、次フレームの前記液晶容量への画素電圧の書込開始までにオフすることを特徴とする請求項５に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置に係り、特に、マトリクス状に配列された画素ごとに液晶容量に並列に配置された補助容量を有するアクティブマトリクス型液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、各種分野に適用されている。このような液晶表示装置は、一対の基板間に液晶層を保持した構成であり、画素電極と対向電極との間の電界によって液晶層を通過する光に対する変調率を制御し、画像を表示するものである。
【０００３】
アクティブマトリクス型液晶表示装置において、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いた構成においては、スイッチング素子がオンからオフに切り替わる際（すなわち、ゲートにＯＮ⇒ＯＦＦとなる制御信号が入力されたタイミング）に寄生容量の影響を受けて突き抜け電圧が発生することが知られている。このような突き抜け電圧は、液晶容量に書き込んだ画素電圧の変動を招く。
【０００４】
このような画素電圧の変動量は画面内で均一でない場合が多く、このため、フリッカや焼き付きなどの表示不良の一因となっている。
【０００５】
例えば、特許文献１によれば、ゲートバスラインの遅延時間に関係なく、全てのフィールドにおいて突き抜け電圧を一定とし、フリッカの原因となる画素電極と共通電極の間のＤＣ成分を除去する目的で、ゲートバスラインに、薄膜トランジスタをオンする駆動電圧を印加する直前に一定の電圧を１水平走査期間より短い期間印加し、一定の電圧を印加する直前にフィールド毎に異なる２つの変調電圧を交互に印加する液晶表示装置の駆動方法が開示されている。
【特許文献１】特開平１０−２０２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、表示品位の良好な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の態様による液晶表示装置は、
一対の基板間に液晶層を保持し、マトリクス状に配列された画素を備えた構成の液晶表示装置において、
各画素は、
第１ゲート線からの制御信号に基づいて制御される第１スイッチング素子と、
前記第１スイッチング素子がオンしたのに基づきソース線から所定の画素電圧が書き込まれる液晶容量と、
第２ゲート線からの制御信号に基づいて制御されるとともに、前記液晶容量への画素電圧の書込完了時に発生する突き抜け電圧を補償する逆極性の突き抜け電圧を発生させるように制御される第２スイッチング素子と、
を備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、表示品位の良好な液晶表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施の形態に係る液晶表示装置について図面を参照して説明する。
【００１０】
図１及び図２に示すように、液晶表示装置は、アクティブマトリクス型液晶表示装置であって、液晶表示パネルＬＰＮを備えている。この液晶表示パネルＬＰＮは、アレイ基板（第１基板）ＡＲと、アレイ基板ＡＲと互いに対向して配置された対向基板（第２基板）ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えて構成されている。
【００１１】
アレイ基板ＡＲ及び対向基板ＣＴは、両者の間に配置された図示しないスペーサ（例えば一方の基板に一体的に形成された柱状スペーサ）により、所定のギャップが形成された状態でシール材により貼り合わせされている。液晶層ＬＱは、これらのアレイ基板ＡＲと対向基板ＣＴとの間に形成されたギャップに封入された液晶分子を含む液晶組成物によって構成されている。
【００１２】
このような液晶表示パネルＬＰＮは、画像を表示する表示領域ＤＳＰを備えている。表示領域ＤＳＰは、ｍ×ｎ個のマトリクス状に配列された複数の画素ＰＸによって構成されている。
【００１３】
カラー表示タイプの液晶表示装置は、各画素に対応して液晶表示パネルＬＰＮに設けられたカラーフィルタ層を備えている。カラーフィルタ層は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された着色樹脂によって形成されている。赤色着色樹脂、青色着色樹脂、及び緑色着色樹脂は、それぞれ赤色画素、青色画素、及び緑色画素に対応して配置されている。このようなカラーフィルタ層は、アレイ基板ＡＲ側に配置しても良いし、対向基板ＣＴ側に配置しても良い。
【００１４】
アレイ基板ＡＲ及び対向基板ＣＴは、ガラス板や石英板などの光透過性を有する絶縁基板を用いて形成される。すなわち、このアレイ基板ＡＲは、表示領域ＤＳＰにおいて、画素ＰＸの行方向に沿ってそれぞれ配置されたｎ本の第１ゲート線ＹＡ（ＹＡ１〜ＹＡｎ）、この第１ゲート線ＹＡと略平行に配置されたｎ本の第２ゲート線ＹＢ（ＹＢ１〜ＹＢｎ）、画素ＰＸの列方向に沿ってそれぞれ配置されたｍ本のソース線Ｘ（Ｘ１〜Ｘｍ）を備えている。
【００１５】
第１ゲート線ＹＡと第２ゲート線ＹＢとは交互に配置され、ソース線Ｘと略直交する。画素ＰＸは、これらの第１ゲート線ＹＡ及び第２ゲート線ＹＢと、ソース線Ｘとで囲まれた領域に相当する。つまり、１画素あたり、２本のゲート線（ＹＡ及びＹＢ）と、１本のソース線とが配置されている。
【００１６】
図１に示した例では、ｎ本の第１ゲート線ＹＡ及びｎ本の第２ゲート線ＹＢは、表示領域外に配置されたゲートドライバＧＤに接続されている。また、ｍ本のソース線Ｘは、表示領域外に配置されたソースドライバＳＤに接続されている。なお、第１ゲート線ＹＡ及び第２ゲート線ＹＢは、別々のドライバにそれぞれ接続されていてもよい。
【００１７】
ゲートドライバＧＤは、コントローラＣＮＴによる制御に基づいてｎ本の第１ゲート線ＹＡに順次走査信号（制御信号）を供給するとともに、ｎ本の第２ゲート線ＹＢに順次走査信号（制御信号）を供給する。また、ソースドライバＳＤは、コントローラＣＮＴによる制御に基づいて各行の画素ＰＸがオンするタイミングでｍ本のソース線Ｘに映像信号を供給する。これにより、各行の画素ＰＸは、供給される映像信号に応じた画素電圧にそれぞれ設定される。
【００１８】
この実施の形態に係る画素構成においては、図３及び図５に示すように、各画素ＰＸは、それぞれ別々のゲート線に接続された２つのスイッチング素子ＳＷＡ及びＳＷＢを備えている。すなわち、第１スイッチング素子ＳＷＡは、第１ゲート線ＹＡからの制御信号に基づいて制御されるものであり、第２スイッチング素子ＳＷＢは、第２ゲート線ＹＢからの制御信号に基づいて制御されるものである。
【００１９】
第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢは、ともに薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）によって構成されている。これらの薄膜トランジスタは、ポリシリコンや、アモルファスシリコンなどによって形成された半導体層を備えている。これらの第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢは、同様のトランジスタ特性を有するように構成されている。
【００２０】
また、各画素ＰＸは、液晶容量ＣＬＣを備えている。液晶容量ＣＬＣは、各画素ＰＸに配置された一対の電極間に誘電体を保持した構成であり、ここでは、特に、画素電極ＥＰと対向電極ＥＴとの間に誘電体を保持した構成である。画素電極ＥＰは、アレイ基板ＡＲにおいて各画素ＰＸに備えられている。
【００２１】
この画素電極ＥＰは、インジウム・ティン・オキサイド（ＩＴＯ）などの光透過性を有する導電材料や、アルミニウムなどの光反射性を有する導電材料によって形成されている。
【００２２】
対向電極ＥＴは、主としてアレイ基板ＡＲと略平行な横電界を利用して液晶分子をスイッチングするモードなどではアレイ基板ＡＲに備えられても良いし、主としてアレイ基板ＡＲに略垂直な縦電界を利用して液晶分子をスイッチングするモードなどでは対向基板ＣＴに備えられても良い。この対向電極ＥＴは、ＩＴＯなどの光透過性を有する導電材料によって形成されている。
【００２３】
また、各画素ＰＸは、液晶容量ＣＬＣのほかに、この液晶容量ＣＬＣに並列に配置された蓄積容量ＣＳを備えている。
【００２４】
上述した画素構成において、第１スイッチング素子ＳＷＡは、各画素ＰＸに備えられた液晶容量ＣＬＣへの画素電圧の書込タイミングを制御するものであり、第１スイッチング素子ＳＷＡがオンしたのに基づきソース線Ｘから液晶容量ＣＬＣへの所定の画素電圧の書込が可能となる。
【００２５】
また、第２スイッチング素子ＳＷＢは、液晶容量ＣＬＣへの画素電圧の書込完了時に発生する突き抜けを補償する逆極性の突き抜け電圧を発生させるように制御される。これにより、書込完了時の突き抜け電圧による画素電圧の変動を補正することが可能となり、各画素について、目標の画素電圧を得ることが可能となる。このため、突き抜け電圧に起因したフリッカや焼き付きなどの表示不良の発生を抑制することが可能となり、良好な表示品位を得ることが可能となる。
【００２６】
第１実施形態に係る画素構成についてより詳細に説明する。
【００２７】
図３に示すように、第１スイッチング素子ＳＷＡのゲートＧＡは、第１ゲート線ＹＡに接続されている（あるいは、第１ゲート線ＹＡと一体的に形成されている）。また、第１スイッチング素子ＳＷＡのソースＳＡは、ソース線Ｘに接続されている（あるいは、ソース線Ｘと一体的に形成されている）。
【００２８】
第２スイッチング素子ＳＷＢのゲートＧＢは、第２ゲート線ＹＢに接続されている（あるいは、第２ゲート線ＹＢと一体的に形成されている）。また、第２スイッチング素子ＳＷＢのソースＳＢは、第１スイッチング素子ＳＷＡのドレインＤＡに接続されている（あるいは、ドレインＤＡと一体的に形成されている）。さらに、第２スイッチング素子ＳＷＢのドレインＤＢは、液晶容量ＣＬＣに接続されている。ここでは、ドレインＤＢは、例えば、画素電極ＥＰに接続されている（あるいは、画素電極ＥＰと一体的に形成されている）。
【００２９】
このような画素構成においては、図４のタイミングチャートに示すように第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢが動作する。
【００３０】
すなわち、書込開始時には、第２ゲート線ＹＢからの制御信号に基づいて第２スイッチング素子ＳＷＢがオンしている状態において、第１ゲート線ＹＡからの制御信号に基づいて第１スイッチング素子ＳＷＡがオンしたのに基づき、ソース線Ｘから所定の画素電圧が液晶容量ＣＬＣ及び蓄積容量ＣＳに書き込まれる。
【００３１】
書込完了時には、第２ゲート線ＹＢからの制御信号に基づいて第２スイッチング素子ＳＷＢがオフした後に、第１ゲート線ＹＡからの制御信号に基づいて第１スイッチング素子ＳＷＡがオフする。このような書込完了時の第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢの動作変化により、突き抜けが発生する。ここでは、例えば負極性の突き抜け電圧が発生し、液晶容量ＣＬＣに書き込んだ画素電圧が目標電圧より低くなるようにシフトする。
【００３２】
このような突き抜けは、主に、第２スイッチング素子ＳＷＢが第１スイッチング素子ＳＷＡより先にオフしたときに、第２スイッチング素子ＳＷＢにおけるゲート−ドレイン間の寄生容量ＣＰＢへの電荷の再配分によって生じるものである。第１スイッチング素子ＳＷＡがオフしたときには、第２スイッチング素子ＳＷＢが既にオフしているため、第１スイッチング素子ＳＷＡにおけるゲート−ドレイン間の寄生容量ＣＰＡへの電荷の再配分の影響はほとんど無視できる。
【００３３】
このように書込完了に伴って第１スイッチング素子ＳＷＡがオフした後の画素電圧保持期間（つまり、書込完了時から次フレームの書込開始までの期間）において、第２スイッチング素子ＳＷＢは第２ゲート線ＹＢからの制御信号に基づいてオンする。
【００３４】
このような画素電圧保持期間での第２スイッチング素子ＳＷＢの動作変化により、突き抜けが発生する。このとき、書込完了時に発生する突き抜け電圧とは逆極性の突き抜け電圧が発生する。つまり、ここに示した例では正極性の突き抜け電圧が発生し、この影響により、書込完了時に目標電圧より低くなるようにシフトした画素電圧が高くなる方向にシフトする。このような書込完了時の電圧のシフト量と、画素電圧保持期間での電圧のシフト量とは、絶対値が略同等であるため、画素電圧は略目標電圧に回復する。
【００３５】
以上説明したように、この第１実施形態においては、第１スイッチング素子ＳＷＡを制御するためにゲートドライバＧＤから第１ゲート線ＹＡに出力される制御信号は、液晶容量ＣＬＣへの画素電圧の書込時のみオンし、画素電圧保持期間ではオフしているパルス波形である。一方、第２スイッチング素子ＳＷＢを制御するためにゲートドライバＧＤから第２ゲート線ＹＢに出力される制御信号は、液晶容量ＣＬＣへの画素電圧の書込時はオンしているとともに、書込完了時に一旦オフし、第１ゲート線ＹＡに出力される制御信号がオフした後の画素電圧保持期間において再びオンし、このオンした状態を次フレームの書込時まで維持するパルス波形である。
【００３６】
このような独立した制御信号によってそれぞれ制御される第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢの動作変化により、突き抜け電圧に起因した画素電圧のシフトを抑制することが可能となり、良好な表示品位を実現することが可能となる。
【００３７】
次に、第２実施形態に係る画素構成についてより詳細に説明する。
【００３８】
図５に示すように、第１スイッチング素子ＳＷＡのゲートＧＡは、第１ゲート線ＹＡに接続されている（あるいは、第１ゲート線ＹＡと一体的に形成されている）。第１スイッチング素子ＳＷＡのソースＳＡは、ソース線Ｘに接続されている（あるいは、ソース線Ｘと一体的に形成されている）。第１スイッチング素子ＳＷＡのドレインＤＡは、液晶容量ＣＬＣに接続されている。
【００３９】
第２スイッチング素子ＳＷＢのゲートＧＢは、第２ゲート線ＹＢに接続されている（あるいは、第２ゲート線ＹＢと一体的に形成されている）。第２スイッチング素子ＳＷＢのソースＳＢは、いずれの信号源にも接続されていない。第２スイッチング素子ＳＷＢのドレインＤＢは、液晶容量ＣＬＣに接続されている。ここでは、ドレインＤＡ及びＤＢは、例えば、画素電極ＥＰに接続されている（あるいは、画素電極ＥＰと一体的に形成されている）。
【００４０】
このような画素構成においては、図６のタイミングチャートに示すように第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢが動作する。
【００４１】
すなわち、書込開始時には、第２ゲート線ＹＢからの制御信号に基づいて第２スイッチング素子ＳＷＢがオフしている状態において、第１ゲート線ＹＡからの制御信号に基づいて第１スイッチング素子ＳＷＡがオンしたのに基づき、ソース線Ｘから所定の画素電圧が液晶容量ＣＬＣ及び蓄積容量ＣＳに書き込まれる。
【００４２】
書込完了時には、第１ゲート線ＹＡからの制御信号に基づいて第１スイッチング素子ＳＷＡがオフする。このような書込完了時の第１スイッチング素子ＳＷＡの動作変化により、突き抜けが発生する。ここでは、例えば負極性の突き抜け電圧が発生し、液晶容量ＣＬＣに書き込んだ画素電圧が目標電圧より低くなるようにシフトする。
【００４３】
このような突き抜けは、主に、第１スイッチング素子ＳＷＡがオフしたときに、第１スイッチング素子ＳＷＡにおけるゲート−ドレイン間の寄生容量ＣＰＡへの電荷の再配分によって生じるものである。第１スイッチング素子ＳＷＡがオフしたときには、第２スイッチング素子ＳＷＢが既にオフしているため、第２スイッチング素子ＳＷＢにおけるゲート−ドレイン間の寄生容量ＣＰＢへの電荷の再配分の影響はほとんど無視できる。
【００４４】
このように書込完了に伴って第１スイッチング素子ＳＷＡがオフした後の画素電圧保持期間において、第２スイッチング素子ＳＷＢは第２ゲート線ＹＢからの制御信号に基づいてオンする。
【００４５】
このような画素電圧保持期間での第２スイッチング素子ＳＷＢの動作変化により、突き抜けが発生する。このとき、書込完了時に発生する突き抜け電圧とは逆極性の突き抜け電圧が発生する。つまり、ここに示した例では正極性の突き抜け電圧が発生し、この影響により、書込完了時に目標電圧より低くなるようにシフトした画素電圧が高くなる方向にシフトする。このような書込完了時の電圧のシフト量と、画素電圧保持期間での電圧のシフト量とは、絶対値が略同等であるため、画素電圧は略目標電圧に回復する。
【００４６】
なお、第２スイッチング素子ＳＷＢを制御する制御信号は、オンした第２スイッチング素子ＳＷＢのゲート電圧が次第に低下し、次フレームの書込開始までに第２スイッチング素子ＳＷＢをオフするように変化する。これにより、第２スイッチング素子ＳＷＢのオンからオフへの動作変化に伴う突き抜けの発生を抑制している。
【００４７】
以上説明したように、この第２実施形態においては、第１スイッチング素子ＳＷＡを制御するためにゲートドライバＧＤから第１ゲート線ＹＡに出力される制御信号は、液晶容量ＣＬＣへの画素電圧の書込時のみオンし、画素電圧保持期間ではオフしているパルス波形である。一方、第２スイッチング素子ＳＷＢを制御するためにゲートドライバＧＤから第２ゲート線ＹＢに出力される制御信号は、液晶容量ＣＬＣへの画素電圧の書込時はオフしているとともに、書込完了後に第１ゲート線ＹＡに出力される制御信号がオフした後の画素電圧保持期間においてオンし、次フレームの書込開始時までに次第にオフレベルまで変かする信号である。
【００４８】
このような独立した制御信号によってそれぞれ制御される第１スイッチング素子ＳＷＡ及び第２スイッチング素子ＳＷＢの動作変化により、突き抜け電圧に起因した画素電圧のシフトを抑制することが可能となり、良好な表示品位を実現することが可能となる。
【００４９】
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００５０】
【図１】図１は、この発明の一実施の形態に係る液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示装置の液晶表示パネルの構成を概略的に示す断面図である。
【図３】図３は、この発明の第１実施形態に係る画素構成を概略的に示す等価回路である。
【図４】図４は、図３に示した画素構成における第１ゲート線及び第２ゲート線に供給される制御信号（パルス波形）と、画素電圧との関係を示すタイミングチャートである。
【図５】図５は、この発明の第２実施形態に係る画素構成を概略的に示す等価回路である。
【図６】図６は、図５に示した画素構成における第１ゲート線及び第２ゲート線に供給される制御信号（パルス波形）と、画素電圧との関係を示すタイミングチャートである。
【符号の説明】
【００５１】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＤＳＰ…表示領域  ＰＸ…画素
ＹＡ…第１ゲート線  ＹＢ…第２ゲート線  Ｘ…ソース線
ＧＤ…ゲートドライバ  ＳＤ…ソースドライバ  ＣＮＴ…コントローラ
ＳＷＡ…第１スイッチング素子  ＳＷＢ…第２スイッチング素子
ＣＬＣ…液晶容量  ＥＰ…画素電極  ＥＴ…対向電極
ＣＳ…蓄積容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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