(57)【要約】【課題】マスクパターンの引張応力に起因するクラックの発生を防止する。【解決手段】石英支持基板２０及びシリコン層３０を有する基板１０を準備する工程と、シリコン層上全面に下地シリコン酸化膜３４を形成する工程と、下地シリコン酸化膜上全面に、プラズマＣＶＤ法により、シリコン窒化膜を形成する工程と、シリコン窒化膜をパターニングして、周縁領域１６Ａの下地シリコン酸化膜を露出させる周縁露出部４６、素子分離領域３２Ｂの下地シリコン酸化膜を露出させる第１開口パターン４２、及び周辺領域１６Ｂ内で下地シリコン酸化膜を露出させる第２開口パターン４４を有するマスクパターン４０を形成する工程と、マスクパターンをマスクとして基板を熱酸化することにより、素子分離領域に素子分離構造部３６Ａを形成する工程とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１主面及び当該第１主面に対向している第２主面を有している石英支持基板、及び前記第１主面上に設けられているシリコン層を有する基板を準備する工程と、
前記基板に、素子形成領域、及び当該素子形成領域外である素子分離領域を含むチップ形成領域、並びに当該チップ形成領域外であって、前記基板の周縁端面から内側に設定される環状の周縁領域及び当該周縁領域よりも内側で前記チップ形成領域を囲む周辺領域を含むチップ非形成領域を設定する工程と、
前記シリコン層上全面に、下地シリコン酸化膜を形成する工程と、
前記下地シリコン酸化膜上全面に、プラズマＣＶＤ法により、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜をパターニングして、前記周縁領域の前記下地シリコン酸化膜を露出させる周縁露出部、前記チップ形成領域で前記素子分離領域の前記下地シリコン酸化膜を露出させる第１開口パターン、及び前記周辺領域内で前記下地シリコン酸化膜を露出させる第２開口パターンを有するマスクパターンを形成する工程と、
前記マスクパターンをマスクとして用いて前記基板を熱酸化することにより、前記素子分離領域の前記シリコン層に素子分離構造部を形成する工程と、
前記マスクパターン及び前記下地シリコン酸化膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜の形成工程後から、前記素子分離構造部を形成する工程に至るまでの間は、最低でも４００℃で行われる加熱処理を不実施とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記チップ非形成領域を設定する工程は、前記基板の前記周縁端面から３ｍｍから１０ｍｍまでの範囲に、環状の前記周縁領域を設定するステップを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記マスクパターンを形成する工程は、前記シリコン窒化膜をパターニングすることにより、前記チップ非形成領域の前記下地シリコン酸化膜を露出させるマスクパターンであって、さらに前記チップ形成領域には前記第１開口パターンを有する前記マスクパターンを形成する工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、いわゆるフィールド酸化膜により素子分離される半導体装置の製造方法に関する。
【背景技術】
【０００２】
高周波特性及び耐放射線特性といったより優れた特性を有する半導体装置を得るために、支持基板が絶縁性の石英支持基板である、いわゆるＳＯＱ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｑｕａｒｔｓ）基板を用いる例が知られている。
【０００３】
このようなＳＯＱ基板に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いてフィールド酸化膜を形成する熱酸化工程においては、シリコン窒化膜をパターニングしたマスクパターンが用いられている。
【０００４】
このシリコン窒化膜の形成は、低圧力で行われるＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：低（減）圧化学気相成長）法により行われるのが一般的である。
【０００５】
例えば、フィールド酸化膜により素子分離を行う半導体装置の製造方法において、エッチング工程による素子分離領域の不所望な薄膜化を防止する目的で、ＬＯＣＯＳ法、すなわち熱酸化工程に適用されるマスクパターンを、ＣＶＤ法により形成されるシリコン窒化膜で形成する構成が知られている（特許文献１参照。）。
【０００６】
このような熱酸化工程に用いられる、特にＬＰ−ＣＶＤ法により形成されたシリコン窒化膜をパターニングしたマスクパターンは、常温（低温）から熱酸化工程が行われる８００℃程度（高温）の範囲の全域で、１ＧＰａ（ギガパスカル）から２ＧＰａという極めて大きな引張応力を発生することが知られている。
【０００７】
ここで、図５を参照して、従来技術の問題点につき説明する。
【０００８】
図５は、従来技術を説明するための写真図である。ＳＯＱ基板１２０上に下地シリコン酸化膜１３４及びシリコン窒化膜１４０’がこの順に積層された積層構造体を示している。
【０００９】
具体的には、厚み６２５μｍの石英支持基板１２０に厚み１００ｎｍのシリコン層１３０が積層されているＳＯＱ基板を準備した。
【００１０】
次に、膜厚１６０ｎｍの下地シリコン酸化膜１３４を形成し、この下地シリコン酸化膜１３４上に膜厚３００ｎｍのシリコン窒化膜１４０’を、ＬＰ−ＣＶＤ法により形成した積層構造体を得た。
【００１１】
得られた積層構造体を、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）により観察した。
【００１２】
図５に示されるように、シリコン窒化膜１４０’、下地シリコン酸化膜１３４及びシリコン層１３０を貫通（縦断）して石英支持基板１２０の厚み内にまで至るクラック１５０が発生した。
【００１３】
このように、ＳＯＱ基板を用い、かつこのＳＯＱ基板上にシリコン窒化膜、すなわち熱酸化工程用のマスクパターンを形成すると、引張応力、及びシリコン窒化膜と石英支持基板との熱膨張の程度の差に起因して、石英支持基板及びこの石英支持基板上に設けられている膜構造にクラックが発生してしまうおそれがある。結果として、製造される半導体装置の電気的特性を損なってしまうおそれがある。
【特許文献１】特開２００５−３５３７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明の発明者らは、鋭意研究を進める中で、ＬＯＣＯＳ法における熱酸化工程に用いられるマスクパターンを、プラズマＣＶＤ（ＰＥ−ＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成し、かつマスクパターンの形状を工夫することで、上記従来の問題点を解決できることを見い出し、この発明を完成するに至った。
【００１５】
この発明は、上記従来の問題点に鑑みてなされたものであり、その目的とするところは、熱酸化工程に用いられるマスクパターンの引張応力に起因する、支持基板及びこの支持基板上に設けられている膜構造でのクラックの発生を、より効果的に防止することにある。
【課題を解決するための手段】
【００１６】
この発明の半導体装置の製造方法によれば、下記の工程を具えるのがよい。
【００１７】
すなわち、まず、第１主面及びこの第１主面に対向している第２主面を有している石英支持基板、及び第１主面上に設けられているシリコン層を有する基板を準備する。
【００１８】
基板に、素子形成領域、及び素子形成領域外である素子分離領域を含むチップ形成領域、並びにチップ形成領域外であって、基板の周縁端面から内側に設定される環状の周縁領域及び周縁領域よりも内側でチップ形成領域を囲む周辺領域を含むチップ非形成領域を設定する。
【００１９】
シリコン層上全面に、下地シリコン酸化膜を形成する。
【００２０】
下地シリコン酸化膜上全面に、プラズマＣＶＤ法により、シリコン窒化膜を形成する。
【００２１】
シリコン窒化膜をパターニングして、周縁領域の下地シリコン酸化膜を露出させる周縁露出部、チップ形成領域で素子分離領域の下地シリコン酸化膜を露出させる第１開口パターン、及び周辺領域内で下地シリコン酸化膜を露出させる第２開口パターンを有するマスクパターンを形成する。
【００２２】
マスクパターンをマスクとして用いて基板を熱酸化することにより、素子分離領域のシリコン層に素子分離構造部を形成する。
【００２３】
マスクパターン及び下地シリコン酸化膜を除去する。
【発明の効果】
【００２４】
この発明の半導体装置の製造方法によれば、ＬＯＣＯＳ法における熱酸化工程に用いられるマスクパターンを、従来のＬＰ−ＣＶＤ法に代えてプラズマＣＶＤ法により形成されるシリコン窒化膜をパターニングして形成する。このため、マスクパターンを、低温、例えば常温から４００℃程度までの範囲で、引張応力が極めて小さいシリコン窒化膜により構成することができる。よって、特に常温から４００℃程度までの範囲での引張応力が極めて小さくなるため、この温度範囲でのクラックの発生を効果的に防止することができる。
【００２５】
また、マスクパターンのパターン形状について、チップ形成領域を囲むチップ形成領域外にもダミーのパターンを形成して、マスクパターンの表面積をより小さくする。
【００２６】
これにより、引張応力をより緩和して、高温、すなわち４００℃以上、特に熱酸化工程が実施される８００℃程度でのクラックの発生をより効果的に防止することができる。
【００２７】
また、基板、すなわちウエハの周縁端面から内側の環状の一部領域、すなわち周縁領域のシリコン窒化膜を除去して周縁露出部を設けることにより、元来、傷やパーティクルがつきやすく、クラックの発生起点となりがちなウエハの周縁領域からのクラックの発生をより効果的に防止することができる。
【００２８】
従って、この発明の半導体装置の製造方法によれば、さらなる工程を要せず、クラックの発生を効果的に防止することができる。
【００２９】
よって、製造される半導体装置の歩留まりをより向上させ、結果として製造コストをより低減することができる。
【発明を実施するための最良の形態】
【００３０】
以下、図を参照して、この発明の実施形態につき説明する。なお、図には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。
【００３１】
（半導体装置の製造方法）
図１、図２及び図３を参照して、この発明の実施形態の半導体装置の製造方法につき説明する。
【００３２】
図１（Ａ）は製造途中の半導体装置を含む基板、すなわちウエハを上面側からみた、概略的な平面図であり、図１（Ｂ）は基板を図１（Ａ）のＩ−Ｉ’一点破線で切断した切断面を矢印方向にみた一部領域を概略的に示す図である。
【００３３】
図２（Ａ）及び（Ｂ）は、図１（Ｂ）に続く概略図である。
【００３４】
図３（Ａ）及び（Ｂ）は、図２（Ｂ）に続く概略図である。
【００３５】
図１（Ａ）に示されるように、まず、基板１０を準備する。この基板１０は、既に説明した構成を有する従来公知のいわゆるＳＯＱ基板である。この基板１０の環状の端面を周縁端面１２と称する。
【００３６】
基板１０は、石英支持基板２０を具えている。石英支持基板２０は、第１主面２０ａ及びこの第１主面２０ａに対向している第２主面２０ｂを有している。
【００３７】
この石英支持基板２０の第１主面２０ａ上には、シリコン層３０が設けられている。
【００３８】
次に、この基板１０に、図中、太線で囲まれた領域として示されるチップ形成領域１４を設定する。このチップ形成領域１４内には、複数の半導体装置、すなわちチップが、この例では、図中、破線で区画されて示されるようにマトリクス状に配列されて形成されることになる。
【００３９】
また、このチップ形成領域１４外には、チップ形成領域１４に隣接してこれを囲むチップ非形成領域１６を設定する。このチップ非形成領域１６は、チップが形成されないいわゆる捨て領域である。
【００４０】
さらに、このチップ非形成領域１６内であって、基板１０の周縁端面１２から内側の一部領域には、周縁領域１６Ａを設定する。周縁領域１６Ａは、この例では略円形の環状領域である。
【００４１】
この環状の周縁領域１６Ａの幅は、好ましくは例えば等幅とするのがよいが、等幅に限定されず、例えばオリエンテーションフラットに相当する部分領域を他の円形状の領域とは異なる幅とするといったように、部分的に異なる幅を有するものとしてもよい。
【００４２】
この周縁領域１６Ａの幅は、クラックの発生を防止するという観点からクラックが発生しやすいと考えられる程度の幅とするのがよい。
【００４３】
この幅は、好ましくは例えば基板の周縁端面から最低でも５ｍｍ程度、３ｍｍから１０ｍｍ程度の範囲とするのがよい。
【００４４】
次に、この周縁領域１６Ａよりも内側でチップ形成領域１４に隣接してこれを囲む周辺領域１６Ｂを設定する。この周辺領域１６Ｂは、チップ形成領域１４及び周縁領域１６Ａに挟まれてこれらに隣接する領域である。周縁領域１６Ａと同様に、この周辺領域１６Ｂにおいてもチップは非形成とされる。
【００４５】
図２（Ａ）に示されるように、チップ形成領域１４内に、素子形成領域３２Ａ、及びこの素子形成領域３２Ａ外である素子分離領域３２Ｂを設定する。
【００４６】
この素子形成領域３２Ａは、トランジスタといったチップの本質的な機能を有する回路素子が形成される領域である。また、素子分離領域３２Ｂは、複数の素子形成領域３２Ａを電気的に分離する素子分離構造部が形成される領域である。
【００４７】
次いで、シリコン層３０上全面に、常法に従う任意好適な条件で行われる、好ましくは例えばウェット酸化工程又はドライ酸化工程により、下地シリコン酸化膜３４を形成する。この下地シリコン酸化膜３４は、主として応力緩和を目的として設けられる構成要素である。
【００４８】
この下地シリコン酸化膜３４は、好ましくは例えば９５０℃程度の温度でウェット酸化工程を行うことにより形成するのがよい。
【００４９】
次に、図２（Ｂ）に示されるように、下地シリコン酸化膜３４上全面に、プラズマＣＶＤ法により、シリコン窒化膜４０’を形成する。
【００５０】
このプラズマＣＶＤ法によるシリコン窒化膜４０’の成膜条件としては、任意好適な従来公知の成膜条件を適用することができる。
【００５１】
一般的な技術水準に基づいてこの成膜条件を例示すると、好ましくは例えば、ＲＦパワーを２００Ｗ（ワット）から５００Ｗ程度の範囲とし、成膜温度を３５０℃から４２０℃程度の範囲とし、圧力を２６６．６Ｐａ（パスカル）から６６６．３Ｐａ（２Ｔｏｒｒから５Ｔｏｒｒ）程度の範囲とし、ガス流量比をシラン（ＳｉＨ4）ガス／アンモニア（ＮＨ3）ガス／窒素（Ｎ2）ガス＝１：（５〜２０）：（２〜１０）程度の範囲内とするか、又はシランガス／アンモニアガス／窒素ガス＝２：（１〜２）：（２０〜７０）程度の範囲内とするのがよい。
【００５２】
引き続き、図３（Ａ）に示されるように、このシリコン窒化膜４０’を、従来公知のフォトリソグラフィ工程及びエッチング工程によりパターニングして、マスクパターン４０を形成する。
【００５３】
このマスクパターン４０は、ＬＯＣＯＳ工程、すなわち熱酸化工程における素子分離構造部形成用マスクパターンとして機能する。
【００５４】
マスクパターン４０は、基板１０の周縁端面１２から内側の範囲で、下地シリコン酸化膜３４を環状に露出させる周縁露出部４６を有している。
【００５５】
換言すると、基板１０の周縁端面１２から内側の環状の一部領域、すなわち周縁領域１６Ａにおいては、下地シリコン酸化膜３４が露出している。
【００５６】
マスクパターン４０は、チップ形成領域１４内に、素子分離領域３２Ｂの下地シリコン酸化膜３４を露出させる貫通孔である第１開口パターン４２を有している。
【００５７】
この第１開口パターン４２は１又は２以上の開口形状パターンを含むことができる。この開口形状パターンは、製造される半導体装置の仕様に応じて任意好適なものとされる。
【００５８】
また、マスクパターン４０は、周辺領域１６Ｂ内に、下地シリコン酸化膜３４を露出させる貫通孔である第２開口パターン４４を有している。
【００５９】
これら第１開口パターン４２及び第２開口パターン４４は、周縁露出部４６の存在により不可避的に欠けてしまう部分を除いて、好ましくは例えば同一の開口形状パターンを有するものとすればよい。すなわち、マスクパターン４０を形成するためのフォトリソグラフィ工程において、同一の露光マスクを用いて、チップ形成領域１４及び周辺領域１６Ｂを含むチップ非形成領域１６に対して、すなわち図１（Ａ）に示されている破線で区画された領域ごとに露光工程を行えばよい。
【００６０】
しかしながら、これに限定されず、マスクパターン４０をパターニングするに際し、チップ非形成領域１６の特に周辺領域１６Ｂのフォトリソグラフィ工程に用いられる露光マスクは、チップ形成領域１４に用いられる露光マスクとは異なるものとしてもよい。すなわち、マスクパターン４０のチップ非形成領域１６の特に周辺領域１６Ｂのパターンは、チップ形成領域１４のパターンと同一でなくともよい。
【００６１】
マスクパターン４０のチップ非形成領域１６におけるパターンは、マスクパターン４０が発生する応力を考慮すると、面積を可能な限り小さくするのがよい。
【００６２】
また、マスクパターン４０は、シリコン窒化膜４０’をパターニングすることにより、チップ非形成領域１６全域のシリコン窒化膜４０’を除去する、すなわちチップ非形成領域１６の下地シリコン酸化膜３４を露出させ、チップ形成領域１４に第１開口パターン４２のみを有するパターンとすることもできる。
【００６３】
このようにすれば、マスクパターン４０を形成するための露光工程をより簡易な工程とすることができる。
【００６４】
次に、マスクパターン４０をマスクとして用いて、常法に従う任意好適な条件で熱酸化工程を行う。
【００６５】
この熱酸化工程により、マスクパターン４０の第１開口パターン４２の直下の領域、すなわち素子分離領域３２Ｂのシリコン層３０が、下地シリコン酸化膜３４を介して熱酸化される。
【００６６】
図３（Ｂ）に示されるように、このようにして、素子分離領域３２Ｂに素子分離構造部３６Ａが形成される。
【００６７】
このとき、第２開口パターン４４の直下であったダミー開口パターン領域４４’及び周縁露出部４６の直下であった周縁領域１６Ａには、不可避的にダミー素子分離構造部３６Ｂが形成されることになる。
【００６８】
次いで、マスクパターン４０及び及び下地シリコン酸化膜３４を、常法に従って除去する。
【００６９】
以上の工程により、素子分離構造部３６Ａの形成工程が終了する。
【００７０】
引き続き、半導体装置の製造工程として、素子形成工程、個片化工程といった任意好適な工程を完成に至るまで実施すればよい。
【００７１】
ここで、図４を参照して、ＬＰ−ＣＶＤ法により形成されたシリコン窒化膜及びプラズマＣＶＤ法により形成されたシリコン窒化膜それぞれの温度変化と応力との関係につき説明する。
【００７２】
図４は、シリコン窒化膜の応力と温度との関係を示すグラフである。
【００７３】
まず、シリコン基板上に、成膜条件をＲＦパワー：５００Ｗ、温度：４２０℃、圧力：４６６．６Ｐａ（３．５Ｔｏｒｒ）、及びガス流量比：シランガス／アンモニアガス／窒素ガス＝１：６：３とするプラズマＣＶＤ法により成膜したシリコン窒化膜を設けたサンプル（サンプル１）とシリコン基板上に、常法に従うＬＰ−ＣＶＤ法により成膜したシリコン窒化膜を設けたサンプル（サンプル２）を準備した。
【００７４】
次に、ＫＬＡ−Ｔｅｎｃｏｒ社製の薄膜ストレス測定機を使用して低温（０℃程度）から９００℃、さらに９００℃から低温と５℃／分で連続的に温度変化させた場合に、基板上を走査するレーザ光の反射角度から反りを計測して成膜前の反り量と比較することにより膜ストレスを測定した。
【００７５】
図中、横軸は測定温度（単位：℃）を表し、縦軸は薄膜のストレス、すなわち応力（単位：ＧＰａ）を表している。
【００７６】
グラフ（１）及びグラフ（１’）は既に説明したサンプル１にかかるグラフである。黒塗り三角記号（▲）で示されるグラフ（１）は常温（０℃程度）から９００℃に至るまでの応力の変化を矢印方向に表し、白抜き三角記号（△）で示されるグラフ（１’）は９００℃から常温に戻るまでの応力の変化を矢印方向に表している。
【００７７】
また、グラフ（２）及びグラフ（２’）はサンプル２にかかるグラフである。黒塗り丸記号（●）で示されるグラフ（２）は常温から９００℃に至るまでの応力の変化を矢印方向に表し、白抜き丸記号（○）で示されるグラフ（２’）は９００℃から常温に戻るまでの応力の変化を矢印方向に表している。
【００７８】
グラフ（１）から理解されるように、プラズマＣＶＤ法により成膜されたシリコン窒化膜は、低温領域（０℃から４００℃程度の範囲）での応力が、ＬＰ−ＣＶＤ法により成膜されたシリコン窒化膜と比較して各段に低い。
【００７９】
また、グラフ（１’）から理解されるように、プラズマＣＶＤ法により成膜されたシリコン窒化膜は、高温領域（４００℃から９００℃程度の範囲）で応力が増加する傾向にあり、特に６００℃から２００℃程度の範囲ではＬＰ−ＣＶＤ法により成膜されたシリコン窒化膜の応力（グラフ（２）及び（２’）参照。）を若干下回る程度の応力を発生し、かつ温度上昇前、すなわち加熱処理前のより低い応力を回復することはない。
【００８０】
よって、クラックの発生をより効果的に防止するために、プラズマＣＶＤ法によるシリコン窒化膜の成膜後から、ＬＯＣＯＳ法における熱酸化工程に至るまでの間は、可能な限り、加熱処理、特に最低でも４００℃程度、すなわち４００℃程度以上で行われる加熱処理を避けるのが好ましい。
【００８１】
このようにすれば、少なくともＬＯＣＯＳ法における熱酸化工程に至るまでは、シリコン窒化膜４０’又はマスクパターン４０において発生する応力を、ＬＰ−ＣＶＤ法により成膜されたシリコン窒化膜と比較して、極めて小さくすることができるので、シリコン窒化膜４０’又はマスクパターン４０の応力に起因するクラックの発生を効果的に防止することができる。
【図面の簡単な説明】
【００８２】
【図１】（Ａ）は製造途中の半導体装置を含む基板を上面側からみた、概略的な平面図であり、（Ｂ）は基板を図１（Ａ）のＩ−Ｉ’一点破線で切断した切断面を矢印方向にみた一部領域を概略的に示す図である。
【図２】（Ａ）及び（Ｂ）は、図１（Ｂ）に続く概略図である。
【図３】（Ａ）及び（Ｂ）は、図２（Ｂ）に続く概略図である。
【図４】シリコン窒化膜の応力と温度との関係を示すグラフである。
【図５】従来技術の説明図である。
【符号の説明】
【００８３】
１０：基板
１２：周縁端面
１４：チップ形成領域
１６：チップ非形成領域
１６Ａ：周縁領域
１６Ｂ：周辺領域
２０、１２０：石英支持基板
２０ａ：第１主面
２０ｂ：第２主面
３０、１３０：シリコン層
３２Ａ：素子形成領域
３２Ｂ：素子分離領域
３４、１３４：下地シリコン酸化膜
３６Ａ：素子分離構造部
３６Ｂ：ダミー素子分離構造部
４０’、１４０’：シリコン窒化膜
４０：（素子分離構造部形成用）マスクパターン
４２：第１開口パターン
４４：第２開口パターン
４４’：ダミー開口パターン領域
４６：周縁露出部
１５０：クラック
【図２】
2009188008.tif 000003
【図１】
2009188008.tif 000004
【図３】
2009188008.tif 000005
【図４】
2009188008.tif 000006
【図５】
2009188008.tif 000007