(57)【要約】【課題】接合リーク電流だけでなく順方向の電流特性が向上した半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１１に形成された半導体領域１２と、半導体領域１２を他の領域から分離する素子分離領域１３と、半導体領域１２の上部に形成され、半導体領域１２との界面においてＰＮ接合を形成する拡散層１４と、拡散層１４の上部に形成されたシリサイド層１５とを備えている。シリサイド層１５は、素子分離領域１３と間隔をおいて形成されている。【選択図】図１
2009188097.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の半導体領域と、
前記第１の半導体領域を他の領域から分離する素子分離領域と、
前記第１の半導体領域の上部に形成され、前記第１の半導体領域との界面においてＰＮ接合を形成する拡散層と、
前記拡散層の上部に形成されたシリサイド層とを備え、
前記シリサイド層は、前記素子分離領域と間隔をおいて形成されていることを特徴とする半導体装置。
【請求項２】
前記素子分離領域及び前記第１の半導体領域における前記シリサイド層が形成されていない部分の上を覆うゲート配線をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート配線は、前記半導体基板の第２の半導体領域に形成されたトランジスタのゲート電極と一体に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シリサイド層と前記素子分離領域との間隔は０．１μｍ以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記拡散層と第１の半導体領域とによりＰＮ接合ダイオードが形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記シリサイド層は、ニッケル、白金、チタン、コバルト、タングステン及びモリブデンのうちの少なくとも１つを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板に素子分離領域を形成し、半導体領域を区画する工程（ａ）と、
前記半導体領域に不純物注入を行い拡散層を形成する工程（ｂ）と、
前記素子分離領域及び前記半導体領域における前記素子分離領域と隣接する領域を覆うマスクを形成した後、前記拡散層の上部をシリサイド化する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に素子分離領域を形成し、第１の半導体領域を区画する工程（ａ）と、
前記素子分離領域及び前記第１の半導体領域における前記素子分離領域と隣接する領域を覆う導電膜を形成する工程（ｂ）と、
前記第１の半導体領域に前記導電膜をマスクとして不純物注入を行い拡散層を形成する工程（ｃ）と、
前記導電膜の両側方にサイドウォールを形成する工程（ｄ）と、
前記導電膜及びサイドウォールをマスクとして前記拡散層の上部をシリサイド化する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、前記半導体基板に第２の半導体領域を区画する工程を含み、
前記工程（ｂ）では、前記導電膜を前記第２の半導体領域に形成するトランジスタのゲート電極と一体に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
請求項２に記載の半導体装置の駆動方法であって、
前記ゲート配線に電圧を印加し、前記拡散層における前記ゲート配線の下側の部分に空乏層を発生させることを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法及び駆動方法に関し、特にＰＮ接合を有する半導体装置、その製造方法及び駆動方法に関する。
【背景技術】
【０００２】
半導体装置の微細化及び高性能化の進展に伴い、ゲート電極の抵抗及びコンタクト抵抗を低減して、半導体装置の信号遅延を防止することが重要となっている。ゲート電極の抵抗及びコンタクト抵抗の低減には、拡散層及びゲート電極等を自己整合的にシリサイド化するサリサイド技術が必須となっている。
【０００３】
しかし、シリサイド化反応の際には、金属とシリコン（Ｓｉ）とが反応するため、Ｓｉ基板中のＳｉが消費されてシリサイド層の体積膨張が生じ、シリサイドとＳｉとの界面モフォロジーが悪化するという問題がある。界面モフォロジーの悪化は抵抗を上昇させる原因となり、シリサイド層の体積膨張は接合リーク電流を増大させる原因となる。
【０００４】
このため、ゲート電極幅が１００ｎｍ以下の微細な半導体装置においては、ゲート電極上の抵抗の安定性及び接合リーク電流の観点から、ニッケル（Ｎｉ）又は白金（Ｐｔ）等をシリサイド化に利用することが進められている。従来使用されてきた、コバルト（Ｃｏ）及びチタン（Ｔｉ）は、低抵抗相のシリサイドがダイシリサイド（ＭＳｉ2）であるのに対し、ニッケル及び白金のシリサイドは、モノシリサイド構造（ＭＳｉ）が低抵抗相となる。このため、比較的低温でシリサイド化が形成可能であると同時に、基板材料のシリコンの消費量が少ないため、トランジスタの微細化及び高性能化に必要な、浅い接合をもつトランジスタにおいても、接合リーク電流を低減できる。
【０００５】
しかし、モノシリサイド構造はダイシリサイド構造に容易に変化する。このため、シリサイド形成条件を厳しく管理する必要がある。また、シリサイド形成後の配線工程等の熱処理により、モノシリサイド構造の一部がダイシリサイド構造になってしまう。ダイシリサイド化するとＳｉ基板中のＳｉが消費され、シリサイド層の体積膨張が生じる。
【０００６】
また、ニッケル又は白金等を用いたシリサイド化の際には、ニッケル又は白金等が拡散種としてシリコンと反応する。すなわち、シリサイド化反応のときに、ニッケル又は白金等が移動してシリコンと反応する。このため、素子分離領域の絶縁膜等のシリサイド化反応しない部分の上に堆積した金属が、シリサイド層の形成領域に移動しシリサイド化反応に寄与する。その結果、金属の供給が過剰となり、ダイシリサイド構造が形成され、シリサイド層が厚くなってしまう。
【０００７】
シリサイド層の体積膨張を防止し、接合リーク電流を低減する方法として以下のようなシリサイド化反応しない部分の面積率を規定する方法が開示されている（例えば、特許文献１を参照。）。
【０００８】
具体的には、シリサイド層の形成領域を含む一辺１μｍの正方形の単位エリアにおいて、シリサイド層の形成領域（ダミーシリサイドの形成領域を含む）が占める面積の割合を２５％以上とする。シリサイド層の形成領域の割合を多くすることにより、シリサイド反応しない領域からシリサイド層の形成領域に供給される金属の量を低減し、過剰なシリサイド化反応を抑制できる。その結果、接合リーク電流の増大を抑えられる。
【特許文献１】特開２００５−１５０３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の過剰なシリサイド化反応の抑制方法は、接合リーク電流の増大を抑制することは可能であるが、順方向の電流特性のばらつきにはほとんど効果がないことが本願発明者らの検討により明らかとなった。
【００１０】
接合リーク電流は、半導体基板上に形成された第１導電型の拡散層と、拡散層と接するように形成された第２導電型の半導体領域及び素子分離領域とに逆バイアスを印加したときに流れる電流である。一方、一般的なＰＮ接合ダイオードは、同様な構造において順バイアスが印加される。
【００１１】
逆バイアスを印加する場合は、拡散層と半導体領域の間に空乏層が広がる。一方、順バイアスを印加する場合は、空乏層が消滅する。従って、一般的には、逆バイアスよりも順バイアスを印加するほうが、ＰＮ接合部分の物理状態による特性変動の影響を受けやすい。
【００１２】
本願発明者らは、一辺が１μｍの正方形のＰＮ接合ダイオード素子に対して、順バイアスと逆バイアスとを印加する実験を行った。この場合、一辺１μｍの単位エリアにおいてシリサイド層が占める面積の割合は１００％となる。逆バイアスを印加した場合には、リーク電流の特性変動はみられなかった。しかし、順バイアス方向のリーク電流は大きく且つそのばらつきが大きいことが明らかとなった。
【００１３】
ＰＮ接合ダイオード素子は、過電圧が外部から印加されたときに回路を保護する保護回路の他、熱検知回路のバンドギャップ電圧基準回路等に利用される。特に熱検知回路は、回路の過熱防止機構及びダイナミックランダムアクセスメモリセルのリフレッシュサイクルの切り替え等に利用されており、半導体装置の信頼性及び歩留まりに大きな影響を及ぼす。バンドギャップ基準回路は、温度変化に対して、安定した基準電圧を提供する回路であり、絶対０度（０Ｋ）で物理定数となる半導体のバンドギャップエネルギーの特性を利用しており、順方向にバイアスされたＰＮ接合ダイオードを利用している。ＰＮ接合ダイオードの特性ばらつきは、基準電圧を変動させ、半導体装置の歩留まりや信頼性が低下する。従って、順方向の電流特性、特にリーク電流及びそのばらつきの低減は非常に重要である。
【００１４】
本発明は、前記従来の問題を解決し、接合リーク電流だけでなく順方向の電流特性が向上した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
発願明者らは、ＰＮ接合ダイオードの特性のばらつきが素子のどの部分で発生しているかを実験的に調査した結果、拡散層領域と素子分離領域との境界近傍において発生していることを突き止めた。本発明は、本願発明者らの知見に基づいてなされたものであり、半導体装置を、拡散層に形成されたシリサイド層が素子分離領域と接していない構成とする。
【００１６】
具体的に、本発明に係る半導体装置は、半導体基板に形成された第１の半導体領域と、第１の半導体領域を他の領域から分離する素子分離領域と、第１の半導体領域の上部に形成され、第１の半導体領域との界面においてＰＮ接合を形成する拡散層と、拡散層の上部に形成されたシリサイド層とを備え、シリサイド層は、素子分離領域と間隔をおいて形成されていることを特徴とする。
【００１７】
拡散層の素子分離領域との界面近傍は、不純物濃度が低くなるため、リークが発生しやすい。しかし、本発明の半導体装置は、シリサイド層が素子分離領域と間隔をおいて形成されている。このため、拡散層と素子分離領域との界面近傍には電流が流れにくく、この部分におけるリークの影響を受けにくい。また、接合が浅い部分にシリサイド層が形成されることによる、リーク電流の増大も防ぐことができる。
【００１８】
本発明の半導体装置は、素子分離領域及び第１の半導体領域におけるシリサイド層が形成されていない部分の上を覆うゲート配線をさらに備えていてもよい。
【００１９】
この場合においてゲート配線は、半導体基板の第２の半導体領域に形成されたトランジスタのゲート電極と一体に形成されていてもよい。
【００２０】
本発明の半導体装置において、シリサイド層と素子分離領域との間隔は０．１μｍ以上であることが好ましい。
【００２１】
本発明の半導体装置において、拡散層と第１の半導体領域とによりＰＮ接合ダイオードが形成されていてもよい。
【００２２】
本発明の半導体装置において、シリサイド層は、ニッケル、白金、チタン、コバルト、タングステン及びモリブデンのうちの少なくとも１つを含んでいてもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法は、半導体基板に素子分離領域を形成し、半導体領域を区画する工程（ａ）と、半導体領域に不純物注入を行い拡散層を形成する工程（ｂ）と、素子分離領域及び半導体領域における素子分離領域と隣接する領域を覆うマスクを形成した後、拡散層の上部をシリサイド化する工程（ｃ）とを備えていることを特徴とする。
【００２４】
第１の半導体装置の製造方法は、素子分離領域及び半導体領域における素子分離領域と隣接する領域を覆うマスクを形成した後、不純物拡散層の上部をシリサイド化する工程を備えている。このため、シリサイド層が素子分離領域と間隔をおいて形成される。これにより、拡散層の素子分離領域との界面近傍において生じるリークを低減することができる。
【００２５】
本発明に係る第２の半導体装置の製造方法は、半導体基板に素子分離領域を形成し、第１の半導体領域を区画する工程（ａ）と、素子分離領域及び第１の半導体領域における素子分離領域と隣接する領域を覆う導電膜を形成する工程（ｂ）と、第１の半導体領域に導電膜をマスクとして不純物注入を行い拡散層を形成する工程（ｃ）と、導電膜の両側方にサイドウォールを形成する工程（ｄ）と、導電膜及びサイドウォールをマスクとして拡散層の上部をシリサイド化する工程（ｅ）とを備えていることを特徴とする。
【００２６】
第２の半導体装置の製造方法は、導電膜及びサイドウォールをマスクとして拡散層の上部をシリサイド化する工程を備えている。このため、シリサイド層が拡散層の端部には形成されず且つ素子分離領域と間隔をおいて形成される。これにより、拡散層における素子分離領域の近傍において生じるリークを低減することができる。
【００２７】
第２の半導体装置の製造方法において、工程（ａ）は、半導体基板に第２の半導体領域を区画する工程を含み、工程（ｂ）では、導電膜を第２の半導体領域に形成するトランジスタのゲート電極と一体に形成してもよい。
【００２８】
本発明に係る半導体装置の駆動方法は、本発明の半導体装置の駆動方法を対象とし、ゲート配線に電圧を印加し、拡散層におけるゲート配線の下側の部分に空乏層を発生させることを特徴とする。
【発明の効果】
【００２９】
本発明に係る半導体装置によれば、接合リーク電流だけでなく順方向の電流特性が向上した半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。
【００３１】
本実施形態の半導体装置は、図１に示すようにシリコン（Ｓｉ）からなる半導体基板１１に形成されたＰＮ接合ダイオード１０を備えている。半導体基板１１には、シャロートレンチアイソレーション（ＳＴＩ）である素子分離領域１３により区画された半導体領域１２が形成されている。半導体領域１２の上部には、イオン注入等により形成された拡散層１４が形成されている。本実施形態においては、半導体領域１２はＮ型であり、拡散層１４はＰ型であり、半導体領域１２と拡散層１４との界面にはＰＮ接合が形成されている。拡散層１４の上部には、シリサイド層１５が形成されている。シリサイド層１５は、素子分離領域１３と間隔をおいて形成されている。
【００３２】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず図２（ａ）に示すように常法に従い、Ｓｉからなる半導体基板１１にＳＴＩである素子分離領域１３を形成し、半導体領域１２を区画する。半導体領域１２はＮ型の領域とする。
【００３３】
次に、図２（ｂ）に示すように、Ｎ型の半導体領域１２にＰ型の不純物をイオン注入して、Ｐ型の拡散層１４を形成する。
【００３４】
次に、図２（ｃ）に示すように、素子分離領域１３及び半導体領域１２における素子分離領域１３と隣接する部分を覆う酸化シリコン（ＳｉＯ2）からなるマスク膜２１を形成する。後で述べるように、マスク膜２１は、素子分離領域１３から半導体領域１２側へ０．１μｍ以上拡がるようにすることが好ましい。
【００３５】
次に、図２（ｄ）に示すように、半導体基板１１上の全面にニッケル（Ｎｉ）からなる金属膜２２を形成しする。
【００３６】
次に、図２（ｅ）に示すように、熱処理を行うことにより、拡散層１４の上部にシリサイド層１５を形成する。続いて、金属膜２２及びマスク膜２１を除去する。その後、半導体基板１１の上に必要に応じて層間絶縁膜（図示せず）、シリサイド層１５と接続されたコンタクトプラグ（図示せず）及び配線（図示せず）等を形成すればよい。
【００３７】
図３は、本実施形態に係るＰＮ接合ダイオードの電流特性（リーク特性）及びそのばらつきを示している。図３に示すように従来の、シリサイド層が素子分離領域と接しているＰＮ接合ダイオードの場合には、リーク電流が大きく且つばらつきも大きい。しかし、本実施形態のＰＮ接合ダイオードはリーク電流が小さく且つばらつきも小さい。
【００３８】
シリサイド層１５を素子分離領域１３と間隔をおいて形成することにより、ＰＮ接合ダイオードのリーク電流及びそのばらつきが小さくなる理由は、以下のように説明できる。
【００３９】
拡散層は、リン（Ｐ）、ホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2）等の不純物を半導体基板１１にイオン注入し、熱拡散させることにより形成する。ＳｉＯ2中における不純物の拡散速度は、Ｓｉ中における拡散速度よりも遅い。このため、半導体領域と素子分離領域との界面近傍においては、素子分離領域側からの不純物の供給がほとんどないため、他の部分と比べて不純物濃度が薄くなる。つまり、半導体領域と素子分離領域との界面近傍においては、拡散層の接合が他の領域よりも浅くなる。従って、半導体領域と素子分離領域との界面近傍においては、リークが発生しやすくなる。
【００４０】
さらに、シリサイド層を形成する際には、素子分離領域の上に堆積したＮｉが、半導体領域と素子分離領域との界面近傍に供給される。このため、半導体領域と素子分離領域との界面近傍においては、シリサイド層のモフォロジーが悪化し他の部分よりも厚くなる。他の部分よりも拡散層の接合が浅くリークが発生しやすい半導体領域と素子分離領域との界面近傍に、他の部分よりも厚いシリサイド層が形成されることにより、さらにリークが発生しやすくなる。
【００４１】
以上のように、半導体領域と素子分離領域との界面近傍は、拡散層及びシリサイド層の形成を制御することが困難であり、リークが発生しやすくまた、発生するリークの大きさも変動しやすい。逆方向のバイアスを印加する場合には、空乏層が広がるため、半導体領域と素子分離領域との界面からのリークの影響は小さくなる。しかし、順方向のバイアスを印加する場合には、空乏層が消滅するため、リークの影響が大きく現れる。このため、シリサイド層が素子分離領域と接している場合には、特に順方向のリーク特性が大きくばらついてしまう。
【００４２】
本実施形態のＰＮ接合ダイオードは、半導体領域１２と素子分離領域１３との界面近傍にシリサイド層１５が形成されていない。このため、半導体領域１２と素子分離領域１３との界面近傍には電流が流れにくく、この部分におけるリークの影響を受けにくい。また、接合が浅い部分にシリサイド層が形成されることによる、リーク電流の増大も防ぐことができる。従って、電流特性が安定したＰＮ接合ダイオードを実現できる。
【００４３】
拡散領域の不純物濃度プロファイルを検討したところ、素子分離領域から０．１μｍ以内の領域において、不純物濃度の低下がみられた。このため、素子分離領域とシリサイド層との間隔は、０．１μｍ以上とすることが好ましい。
【００４４】
本実施形態のＰＮ接合ダイオードを形成する際には、素子分離領域１３及び半導体領域１２における素子分離領域１３と隣接する部分を覆うマスク膜を形成する必要がある。しかし、通常は半導体基板１１に、ＰＮ接合ダイオード以外の半導体素子を同時に形成する。このため、シリサイド層を形成する際には、必ずシリサイド層を形成しない部分を覆うマスク膜を形成する。従って、本実施形態の半導体装置は、従来と同じ工程数により製造することができる。
【００４５】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係る半導体装置の断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４６】
図４に示すように本実施形態の半導体装置は、ＰＮ接合ダイオード１０とゲート配線４０とを備えている。ゲート配線４０は、素子分離領域１３及び半導体領域１２の素子分離領域１３と隣接する部分の上を覆う導電膜４１、導電膜４１の側壁上を覆うサイドウォール４２と有している。
【００４７】
半導体領域１２における導電膜４１に覆われていない部分には、拡散層１４が形成されている。本実施形態においては、半導体領域１２はＮ型であり、拡散層１４はＰ型であり、半導体領域１２と拡散層１４との界面にはＰＮ接合が形成されている。拡散層１４の上部における、サイドウォール４２に覆われていない部分には、シリサイド層１５が形成されている。
【００４８】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず図５（ａ）に示すように常法に従い、Ｓｉからなる半導体基板１１にＳＴＩである素子分離領域１３を形成し、半導体領域１２を区画する。半導体領域１２はＮ型の領域とする。
【００４９】
次に、図５（ｂ）に示すように、素子分離領域１３及び半導体領域１２の素子分離領域１３と隣接する部分の上を覆う導電膜４１を形成する。
【００５０】
次に、図５（ｃ）に示すように、導電膜４１をマスクとしてイオン注入を行い、拡散層１４を形成する。
【００５１】
次に、図５（ｄ）に示すように、導電膜４１の側壁上にサイドウォール４２を形成する。
【００５２】
次に、図５（ｅ）に示すように、導電膜４１及びサイドウォール４２をマスクとして、拡散層１４の上部をシリサイド化し、シリサイド層１５を形成する。
【００５３】
本実施形態の半導体装置は、シリサイド層１５が素子分離領域１３と接していない。このため、ダイオード特性のばらつきが小さい半導体装置を実現できる。また、ゲート配線４０をシリサイド化の際のマスクとしているため、マスク膜の形成工程が不要である。ゲート配線４０は、半導体基板１１の他の領域に形成するトランジスタのゲート電極をそのまま用いればよい。また、拡散層１４は、トランジスタのソースドレイン形成と同時に形成すればよい。
【００５４】
本実施形態の半導体装置は、拡散層１４が素子分離領域１３と接していない。このため、拡散層１４と素子分離領域１３との界面近傍におけるリーク電流をさらに低減できるという効果も得られる。
【００５５】
さらに、ゲート配線４０にバイアス電圧を印加した場合には、半導体領域１２におけるゲート配線４０の下側の部分に空乏層が広がる。これにより、拡散層１４の端部におけるリーク電流をさらに低減することができる。
【００５６】
ゲート配線４０を半導体基板の他の領域に形成されたトランジスタのゲート電極とする例を示したが、トランジスタとは独立して形成されていてもよい。また、半導体基板との間に形成されたゲート絶縁膜を有していたり、サイドウォール４２が複数の層により形成されていたりしてもよい。
【００５７】
また、本実施形態においては、ゲート配線の導電膜を不純物注入のマスクとしているため、拡散層が素子分離領域と間隔をおいて形成されている。しかし、拡散層は、必ずしも素子分離領域と間隔をおいて形成されている必要はない。但し、拡散層と素子分離領域とが接していないことにより、リーク電流特性はより向上する。
【００５８】
第１及び第２の実施形態において、半導体領域をＮ型、拡散層をＰ型とする例を示したが、半導体領域をＰ型、拡散層をＮ型とした場合にも同様の効果が得られる。また、シリサイド層１５の形成にニッケルを用いたが、白金、チタン、コバルト、タングステン又はモリブデン等を用いてもよい。また、低抵抗相がダイシリサイド構造である、チタン、コバルト、タングステン又はモリブデン等の場合には、ニッケルの場合よりもシリサイド層が厚くなりやすいため、リーク電流が大きくなりやすい。従って、シリサイド層を素子分離領域と間隔をおいて形成することの効果は大きい。
【００５９】
第１及び第２の実施形態において、半導体装置をＰＮ接合ダイオードとしたが、ソース拡散層及びドレイン拡散層を有するトランジスタとしてもよい。この場合にもリーク電流特性のばらつきを小さくすることができる。
【産業上の利用可能性】
【００６０】
本発明に係る半導体装置、その製造方法及び駆動方法は、接合リーク電流だけでなく順方向の電流特性が向上した半導体装置を実現でき、特にＰＮ接合を有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置のリーク電流特性を従来の半導体装置と比較して示すグラフである。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６２】
１０      ＰＮ接合ダイオード
１１      半導体基板
１２      半導体領域
１３      素子分離領域
１４      拡散層
１５      シリサイド層
２１      マスク膜
２２      金属膜
４０      ゲート配線
４１      導電膜
４２      サイドウォール
【図１】
2009188097.tif 000003
【図２】
2009188097.tif 000004
【図３】
2009188097.tif 000005
【図４】
2009188097.tif 000006
【図５】
2009188097.tif 000007