(57)【要約】【課題】クロックのデューティ検出において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを除去するための初期測定動作を行うことができる回路を提供すること。【解決手段】本発明に係る半導体メモリ装置は、初期測定動作時、共通クロックの遷移時点に対応する２つの検出パルスを生成するクロックエッジ検出部１００Ｂと、前記２つの検出パルスを比較し、その結果を出力するデューティ検出部２００Ｂと、前記初期測定動作時、デューティ検出部２００Ｂから出力された比較結果に基づいて、デューティ検出部２００Ｂを制御するコードカウンタ３００とを備える。【選択図】図４
2009117022.tif 000002
【特許請求の範囲】
【請求項１】
初期測定動作時、共通クロックの遷移時点に対応する２つの検出パルスを生成するクロックエッジ検出部と、
前記２つの検出パルスを比較し、その結果を出力するデューティ検出部と、
前記初期測定動作時、前記デューティ検出部から出力された比較結果に基づいて前記デューティ検出部を制御するコードカウンタと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記初期測定動作は、
前記デューティ検出部が、少なくとも前記２つの検出パルスのうち１つの位相が進んでいるか又は遅れていることを意味する比較結果を無効値で出力するまで行われることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記初期測定動作が終了すると、前記クロックエッジ検出部が、第１クロックの遷移時点に対応する前記第１検出パルス及び第２クロックの遷移時点に対応する第２検出パルスを出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１クロックと前記第２クロックとは、位相が反転関係であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記クロックエッジ検出部は、
前記第１クロックの第１遷移時点に対応する第１パルスを出力する第１エッジ検出部と、
前記第２クロックの第１遷移時点に対応する第２パルスを出力する第２エッジ検出部と、
前記初期測定動作時、前記共通クロックを出力し、前記第１エッジ検出部及び第２エッジ検出部をディセーブルする初期測定クロック伝達部と、
前記初期測定動作時、前記初期測定クロック伝達部の出力に対応して第１検出パルスを生成し、前記初期測定動作が終了すると、前記第１パルス及び第２パルスに対応する第１検出パルスを生成する第１検出パルス生成部と、
前記初期測定動作時、前記初期測定クロック伝達部の出力に対応して第１検出パルスを生成し、前記初期測定動作が終了すると、前記第１パルス及び第２パルスに対応する第２検出パルスを生成する第２検出パルス生成部と、
を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１エッジ検出部は、
前記初期測定動作時にアクティブになる初期測定動作信号と、前記初期測定クロック伝達部の出力とに対応して前記第１クロックを伝達する論理回路部と、
前記論理回路部の出力の第１遷移時点に対応して前記第１パルスを生成する第１パルス部と、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２エッジ検出部は、
前記初期測定動作時にアクティブになる初期測定動作信号と、前記初期測定クロック伝達部の出力とに対応して前記第２クロックを伝達する論理回路部と、
前記論理回路部の出力の第１遷移時点に対応して前記第２パルスを生成する第２パルス部と、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記初期測定クロック伝達部は、
前記初期測定動作時、前記第１エッジ検出部及び第２エッジ検出部をディセーブルし、前記初期測定動作が終了すると、前記第１エッジ検出部及び第２エッジ検出部を活性化する第１論理部と、
前記初期測定動作時、前記共通クロックを第１検出パルス生成部及び第２検出パルス生成部に伝達する第２論理部と、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
前記第１検出パルス生成部は、
前記第１エッジ検出部の出力に対応して電源電圧を伝達する第１ＭＯＳトランジスタと、
前記初期測定動作時、前記初期測定クロック伝達部の出力を伝達し、前記初期測定動作が終了すると、前記第２パルスの反転信号を伝達する第１伝達部と、
前記第１伝達部の出力に対応して接地電圧を伝達する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの出力を伝達するラッチと、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１０】
前記第２検出パルス生成部は、
前記第２エッジ検出部の出力に対応して電源電圧を伝達する第１ＭＯＳトランジスタと、
前記初期測定動作時、初期測定クロック伝達部の出力を伝達し、前記初期測定動作が終了すると、前記第１パルスの反転信号を伝達する第２伝達部と、
前記第２伝達部の出力に対応して接地電圧を伝達する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの出力を伝達するラッチと、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１１】
前記第１エッジ検出部及び第２エッジ検出部は、
前記初期測定クロック伝達部から前記共通クロックを受信して第１パルス及び第２パルスを出力することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１２】
前記コードカウンタは、
前記デューティ検出部から出力された比較結果を追跡し、デジタルコードに変換する追跡型アナログ・デジタルコンバータを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１３】
前記コードカウンタは、
前記デューティ検出部から出力された比較結果に応じて比較コードを増加又は減少させ、前記デューティ検出部から出力された比較結果が無効値を有すると、前記比較コードを固定させることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記コードカウンタは、
前記デューティ検出部から出力された比較結果を追跡して、対応するアナログ電圧レベルを有するコード信号に変換する追跡型アナログ・デジタルコンバータを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１５】
前記デューティ検出部は、
前記コードカウンタの出力に対応して抵抗値を変更することができる可変抵抗を備え、可変抵抗値によって内部に流れる電流量が制御されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１６】
初期測定動作信号に対応して共通クロックのハイレベル期間及びローレベル期間にそれぞれ対応する２つの検出パルスを生成するクロックエッジ検出部と、
比較コードに対応して前記２つの検出パルスを比較した結果を出力するデューティ検出部と、
前記デューティ検出部の出力が、前記２つの検出パルスが同じ位相を有する場合に該当するまで、前記デューティ検出部から出力された比較結果を追跡して前記比較コードを出力するコードカウンタと、
を備えることを特徴とする半導体メモリ装置。
【請求項１７】
前記初期測定動作が終了すると、前記クロックエッジ検出部が、クロックと該クロックの反転クロックの遷移時点に対応する第１検出パルス及び第２検出パルスを出力することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記クロックエッジ検出部は、
前記クロックの第１遷移時点に対応する第１パルスを出力する第１エッジ検出部と、
前記反転クロックの第１遷移時点に対応する第２パルスを出力する第２エッジ検出部と、
前記初期測定動作時、前記共通クロックを出力し、前記第１エッジ検出部及び第２エッジ検出部をディセーブルする初期測定クロック伝達部と、
前記初期測定動作時、初期測定クロック伝達部の出力に対応して第１検出パルスを生成し、前記初期測定動作が終了すると、前記第１パルス及び第２パルスに対応する第１検出パルスを生成する第１検出パルス生成部と、
前記初期測定動作時、初期測定クロック伝達部の出力に対応して第１検出パルスを生成し、前記初期測定動作が終了すると、前記第１パルス及び第２パルスに対応する第２検出パルスを生成する第２検出パルス生成部と、
を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第１エッジ検出部及び第２エッジ検出部は、
前記初期測定クロック伝達部から前記共通クロックを受信して第１パルス及び第２パルスを出力することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記コードカウンタは、
前記デューティ検出部から出力された比較結果を追跡して、デジタル比較コードに変換する追跡型アナログ・デジタルコンバータを備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２１】
前記デューティ検出部は、
前記コードカウンタの出力に対応して抵抗値を変更することができる可変抵抗を備え、可変抵抗値によって内部に流れる電流量が制御されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２２】
初期測定動作時、共通クロックの遷移時点に対応する２つの検出パルスを生成するステップと、
比較コードに対応して前記２つの検出パルスを比較し、その結果を出力するステップと、
前記初期測定動作時、前記比較結果を追跡して、前記２つの検出パルスが同じ位相を有する場合に該当する比較結果が出力されるよう比較コードを調整するステップと
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項２３】
前記初期測定動作が終了すると、前記クロックエッジ検出部が、クロックと該クロックの反転クロックの遷移時点に対応する前記検出パルスを出力するステップを更に含むことを特徴とする請求項２２に記載の半導体メモリ装置の動作方法。
【請求項２４】
前記２つの検出パルスを生成するステップは、
前記クロックの第１遷移時点に対応する第１パルスを出力するステップと、
前記反転クロックの第１遷移時点に対応する第２パルスを出力するステップと、
前記初期測定動作時、前記共通クロックを出力し、前記第１パルス及び第２パルスをディセーブルするステップと、
前記初期測定動作時、前記共通クロックに対応して第１検出パルスを生成し、前記初期測定動作が終了すると、前記第１パルス及び第２パルスに対応する第１検出パルスを生成するステップと、
前記初期測定動作時、前記共通クロックに対応して第１検出パルスを生成し、前記初期測定動作が終了すると、前記第１パルス及び第２パルスに対応する第２検出パルスを生成するステップと、
を含むことを特徴とする請求項２２に記載の半導体メモリ装置の動作方法。
【請求項２５】
前記比較コードを調整するステップは、
前記比較結果を追跡して、デジタル値を有する前記比較コードに変換するステップと、
前記比較コードに対応する抵抗値の変更によって内部に流れる電流量を変更させることによって、前記２つの検出パルスが同じ位相を有する場合、該当の比較結果を出力するステップと、
を含むことを特徴とする請求項２２に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の動作の基準になるクロック信号のデューティ比を調整して、動作の信頼性を高めることができる回路及びその方法に関する。
【背景技術】
【０００２】
複数の半導体装置で構成されるシステムにおける半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、中央処理装置（ＣＰＵ）などがデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されるアドレスに対応するデータを出力したり、当該アドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
【０００３】
半導体装置で構成されるシステムの動作速度が速くなり、半導体集積回路に関する技術が発達するに伴って、半導体メモリ装置は、より速い速度でデータを出力したり、格納することが要求されてきた。高速でデータを入出力するために、システムクロックを受信した後、該受信したシステムクロックに同期してデータを入力／出力することができる同期式メモリ装置が開発された。しかし、同期式メモリ装置でも、要求されるデータ入出力速度を十分に満足させることができず、システムクロックの立上りエッジと立下りエッジにそれぞれデータが入力／出力されるＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）同期式メモリ装置が開発された。
【０００４】
ＤＤＲ同期式メモリ装置は、システムクロックの立上りエッジと立下りエッジにそれぞれデータを入出力しなければならないため、システムクロックの一周期において２つのデータを処理しなければならない。すなわち、ＤＤＲ同期式メモリ装置は、クロック信号の立上りエッジ及び立下りエッジにそれぞれデータを出力又は入力して格納しなければならない。特に、ＤＤＲメモリ装置がデータを出力するタイミングは、システムクロックの立上りエッジ又は立下りエッジに正確に同期して出力しなければならない。このために、ＤＤＲメモリ装置のデータ出力回路は、入力されたシステムクロックの立上りエッジと立下りエッジに同期してデータを出力する。
【０００５】
しかし、半導体メモリ装置に入力されたシステムクロックは、半導体メモリ装置の内部に配置されたクロック入力バッファ、クロック信号を伝送するための伝送ラインなどによって必然的に遅延時間を有してデータ出力回路に到達するようになる。それだけでなく、システムクロックは、半導体メモリ装置内で種々の遅延要素によって変化して伝達される可能性がある。したがって、データ出力回路が、既に遅延時間を有して伝達されたシステムクロックに同期してデータを出力すると、半導体メモリ装置の出力データを受信する外部装置は、システムクロックの立上りエッジと立下りエッジに同期していないデータを受信することになる。
【０００６】
これを解決するために、半導体メモリ装置は、クロック信号の遅延を固定させるための遅延固定回路と、クロック信号が変化して一致していないデューティ比を補正するためのデューティ補正回路とを備えている。具体的に、遅延固定回路は、システムクロックがメモリ装置に入力されてデータ出力回路に伝達されるまで、メモリ装置の内部回路によって遅延される値を補償する回路であり、デューティ補正回路は、遅延固定回路に入力及び出力されるクロック信号のデューティ比を補正したり、データを半導体メモリ装置の内部及び外部に伝達するためのクロックのデューティ比を補正するのに用いられる。特に、高速動作する半導体メモリ装置において、クロック信号（以下、単に「クロック」とも称する）の立上りエッジ及び立下りエッジの全てにおいてデータやアドレスなどが入出力されるため、クロックの立上り期間（「ハイ（ｈｉｇｈ）」期間）と立下り期間（「ロー（ｌｏｗ）」期間）とに差がある場合、半導体メモリ装置の全体動作によりマージンが不十分となり、それによって、誤動作が発生したり、決まった時間内に要求されている動作を完全に行うことができない。
【０００７】
クロックのデューティ比を補正するために、デューティ補正回路は、まず、クロックのデューティ比を測定し、該測定したデューティ比を補正するために、クロックの一定状態を遅延させてデューティ比が一致するように調整する。このとき、デューティ比を検出するのに誤差があると、その誤差だけデューティ補正回路の補正動作は正確度を失う。デューティ比を検出するとき発生するこのような誤差は、半導体メモリ装置が高集積化し、高速動作するほど無視できない値になる。特に、半導体メモリ装置内の回路線幅が減少すると、検出するのに誤差がより大きくなり、逆に、外部から入力されるクロックの周期が減ると、このような誤差がクロックの周期に対して有する値、すなわち、誤差比率はより大きくなる。誤差比率が大きくなるということは、読み出し及び書き込み動作における動作マージンがそれだけ減ったり、正確な動作が決まった時間内に行われないことを意味し、これは半導体メモリ装置の動作信頼性の低下をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、クロックのデューティ検出において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを測定及び除去するための初期測定動作を行うことができる回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明は、初期測定動作時、共通クロックの遷移時点に対応する２つの検出パルスを生成するクロックエッジ検出部と、前記２つの検出パルスを比較し、その結果を出力するデューティ検出部と、前記初期測定動作時、前記デューティ検出部から出力された比較結果に基づいて、該デューティ検出部を制御するコードカウンタとを備える半導体メモリ装置を提供する。
【００１０】
また、本発明は、初期測定動作信号に対応して共通クロックのハイレベル期間及びローレベル期間にそれぞれ対応する２つの検出パルスを生成するクロックエッジ検出部と、比較コードに対応して前記２つの検出パルスを比較した結果を出力するデューティ検出部と、デューティ検出部の出力が、前記２つの検出パルスが同じ位相を有する場合に該当するまで、前記デューティ検出部から出力された比較結果を追跡（トラッキング）して前記比較コードを出力するコードカウンタとを備える半導体メモリ装置を提供する。
【００１１】
更に、本発明は、初期測定動作時、共通クロックの遷移時点に対応する２つの検出パルスを生成するステップと、比較コードに対応して前記２つの検出パルスを比較し、その結果を出力するステップと、前記初期測定動作時、前記比較結果を追跡して、前記２つの検出パルスが同じ位相を有する場合に該当する比較結果が出力されるよう比較コードを調整するステップとを含む半導体メモリ装置の動作方法を提供する。
【００１２】
高速動作する半導体メモリ装置では、クロックの立上りエッジだけでなく、立下りエッジでもデータが入出力され、更に、クロックのハイ（ｈｉｇｈ）期間及びロー（ｌｏｗ）期間のそれぞれにおいてデータが２つずつ入出力される方式も提案されており、クロックのデューティを正確に測定して、ハイ期間とロー期間との比率を正確に一致させるデューティ補正動作が必要である。半導体メモリ装置内のプロセス、電圧レベル、及び温度などの環境変化によってクロックのデューティ測定及び補正過程においてオフセットが発生するが、本発明ではクロックのデューティを測定する前の初期測定動作を介して、このようなオフセットを除去し、デューティを正確に測定及び補正できるようにする。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施し得る程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００１４】
図１は、本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。
【００１５】
同図に示すように、本発明の一実施形態に係る半導体メモリ装置は、クロックエッジ検出部１００Ａとデューティ検出部２００Ａとを備える。クロックエッジ検出部１００Ａは、クロックＣＬＫの基準遷移時点と反転クロックＣＬＫＢの基準遷移時点との間隔に対応する検出パルスＨＰ＿ＵＰ，ＨＰ＿ＤＮを生成する。デューティ検出部２００Ａは、イネーブル信号ＥＮによって活性化（ｅｎａｂｌｅ）され、クロックエッジ検出部１００Ａから出力された検出パルスＨＰ＿ＵＰ，ＨＰ＿ＤＮの位相を比較して、比較結果ＯＵＴ，ＯＵＴＢを出力する。図示していないが、デューティ検出部２００Ａから出力された比較結果ＯＵＴ，ＯＵＴＢは、デューティ比補正回路がクロックＣＬＫ及び反転クロックＣＬＫＢの位相を変更する基準となる。
【００１６】
図２は、図１に示したクロックエッジ検出部１００Ａを説明するための回路図である。
【００１７】
同図に示すように、クロックエッジ検出部１００Ａは、第１エッジ検出部１２０Ａと、第２エッジ検出部１３０Ａと、第１検出パルス生成部１４０Ａと、第２検出パルス生成部１５０Ａとを備える。
【００１８】
第１エッジ検出部１２０Ａは、デューティ補正イネーブル信号ＤＣＣＥＮ及び電源電圧ＶＤＤに対応してクロックＣＬＫの第１遷移時点を基準に生成された第１パルスを出力する。このために、第１エッジ検出部１２０Ａは、クロックＣＬＫとデューティ補正イネーブル信号ＤＣＣＥＮとの否定論理積演算を行うための第１論理ゲートと、第１論理ゲートの出力と電源電圧ＶＤＤとの否定論理積演算を行うための第２論理ゲートとを備え、デューティ補正イネーブル信号ＤＣＣＥＮ及び電源電圧ＶＤＤが全てアクティブになるときに伝達されるクロックＣＬＫによって第１パルスを生成する第１パルス部１２２Ａを備える。ここで、第１パルス部１２２Ａは、複数のインバータとＮＡＮＤゲートとで構成されている。
【００１９】
第１エッジ検出部１２０Ａと同様に、第２エッジ検出部１３０Ａは、デューティ補正イネーブル信号ＤＣＣＥＮ及び電源電圧ＶＤＤに対応して反転クロックＣＬＫＢを伝達する論理ゲートと第２パルス部１３２Ａとを備え、デューティ補正イネーブル信号ＤＣＣＥＮ及び電源電圧ＶＤＤに対応して反転クロックＣＬＫＢの第１遷移時点を基準に生成された第２パルスを出力する。
【００２０】
第１検出パルス生成部１４０Ａは、第１エッジ検出部１２０Ａから出力された第１パルスに応答して論理ハイレベルに上昇し、第２エッジ検出部１３０Ａから出力された第２パルスに応答して論理ローレベルに下降する第１検出パルスＨＰ＿ＵＰを生成する。このために、第１検出パルス生成部１４０Ａは、ＭＯＳトランジスタと、反転ラッチ１４４Ａと、インバータとを備える。相補的に、第２検出パルス生成部１５０Ａは、第２パルスに応答して論理ハイレベルに上昇し、第１パルスに応答して論理ローレベルに下降する第２検出パルスＨＰ＿ＤＮを生成する。このために、第２検出パルス生成部１５０Ａは、ＭＯＳトランジスタと、反転ラッチ１５４Ａと、インバータとを備える。
【００２１】
図３は、図１に示したデューティ検出部２００Ａを説明するための回路図である。
【００２２】
同図に示すように、デューティ検出部２００Ａは、比較対象となる第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮに対応して電流パスを形成するＭＯＳトランジスタと、イネーブル信号ＥＮに対応してデューティ検出部２００Ａを活性化するＭＯＳトランジスタと、電流パスの電流量に対応して比較結果を出力するクロスカップルＭＯＳトランジスタとで構成されている。すなわち、デューティ検出部２００Ａは、クロスカップルラッチの構造を応用して、入力された信号を比較するためのものであって、イネーブル信号ＥＮに対応して出力信号をリセットするために、ＰＭＯＳトランジスタとキャパシタとを更に備える形態である。
【００２３】
前述した本発明の一実施形態に係る半導体メモリ装置がクロックＣＬＫのデューティ比を検出し、正確な情報を位相補正回路に伝達するためには、クロックエッジ検出部１００Ａから出力される第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮが同じ環境で正確に生成されなければならない。すなわち、第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮの生成に基準となる第１パルス及び第２パルスが、第１エッジ検出部１２０Ａ及び第２エッジ検出部１３０Ａから出力されるとき、クロックＣＬＫ及び反転クロックＣＬＫＢの入力から同じ遅延値を有していなければ、クロックＣＬＫのデューティ比を正確に検出することはできない。しかし、半導体メモリ装置内の実際構造、プロセス、電圧レベル、及び温度変化などの不確定な環境変数によって遅延値に差が発生すると、クロックＣＬＫのデューティ比に対する正確な検出が難しくなる。また、第１パルス及び第２パルスに基づいて第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮを生成する第１検出パルス生成部１４０Ａ及び第２検出パルス生成部１５０Ａにおいても遅延値に差が存在する場合、クロックＣＬＫのデューティ比が正確に検出できない。これは、前述したクロックエッジ検出部１００Ａに、正確な検出を妨げるオフセットが存在していることを意味する。クロックエッジ検出部１００Ａと同様に、デューティ検出部２００Ａにもオフセットが存在し、このようなオフセットを除去するために、本発明の他の実施形態では、オフセットを除去するための初期測定動作を行うことができる新たな構造を提案する。つまり、初期測定動作とは、例えば半導体メモリ装置の立ち上がり時（初期動作時）などに行う動作であり、環境変数の変化によるオフセットを測定する動作である。
【００２４】
図４は、本発明の他の実施形態に係る半導体メモリ装置を説明するためのブロック図である。
【００２５】
同図に示すように、本発明の他の実施形態に係る半導体メモリ装置は、クロックエッジ検出部１００Ｂと、デューティ検出部２００Ｂと、コードカウンタ３００とを備える。クロックエッジ検出部１００Ｂは、クロックＣＬＫの基準遷移時点と反転クロックＣＬＫＢの基準遷移時点との間隔に対応する検出パルスＨＰ＿ＵＰ，ＨＰ＿ＤＮを生成し、デューティ検出部２００Ｂは、イネーブル信号ＥＮによって活性化され、クロックエッジ検出部１００Ｂから出力された検出パルスＨＰ＿ＵＰ，ＨＰ＿ＤＮの位相を比較して比較結果ＯＵＴ，ＯＵＴＢを出力する。また、コードカウンタ３００は、クロックエッジ検出部１００Ｂ及びデューティ検出部２００Ｂのオフセットを除去するための初期測定動作を行うためのものである。
【００２６】
クロックエッジ検出部１００Ｂは、図１に示すクロックエッジ検出部１００Ａと類似しているが、共通クロックＯＳＣＬＫと初期測定動作信号ＩＣＣＥＮとを受信する点に違いがある。初期測定動作信号ＩＣＣＥＮがアクティブになると、クロックエッジ検出部１００Ｂは、クロックＣＬＫの基準遷移時点と反転クロックＣＬＫＢの基準遷移時点との間隔を測定するのではなく、共通クロックＯＳＣＬＫを用いて検出パルスＨＰ＿ＵＰ，ＨＰ＿ＤＮを出力する。すなわち、第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂに共通の共通クロックＯＳＣＬＫを用いて、同じ第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮが、クロックエッジ検出部１００Ｂから出力されるようにする。デューティ検出部２００Ｂは、第１検出パルスＨＰ＿ＵＰと第２検出パルスＨＰ＿ＤＮとを比較して、コードカウンタ３００に比較結果ＯＵＴ，ＯＵＴＢを出力する。
【００２７】
アナログ値を有する比較結果ＯＵＴ，ＯＵＴＢを受信するコードカウンタ３００は、追跡型コンバータ（ｔｒａｃｋｉｎｇ  ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ：トラッキングＡＤコンバータ）で構成されており、変換されたデジタル値を比較コードＣＯＤＥ，ＣＯＤＥＢとしてデューティ検出部２００Ｂに出力する。ここで、比較コードＣＯＤＥ，ＣＯＤＥＢは、２進コードを意味する。追跡型コンバータは、一般に、コンバータ内部の追跡電圧を用いて入力電圧を追跡し、入力電圧に対応するデジタルコードを生成するコンバータである。追跡型コンバータは、先に、入力電圧と追跡電圧との大きさを比較し、その比較結果に応じてデジタルコードを増加または減少させる。このとき、追跡電圧の大きさもデジタルコードとともに増加または減少させ、当該増加または減少した追跡電圧をさらに入力電圧と比較する。上記のような動作を繰り返すと、追跡電圧は入力電圧を追跡することになり、入力電圧に相当するデジタルコードが生成される。
【００２８】
なお、本発明の他の実施形態では、追跡型コンバータで構成されるコードカウンタ３００に代わって、アナログ値を有する比較結果ＯＵＴ，ＯＵＴＢを、デジタル値ではなく、アナログ値をそのまま用いることも可能である。この場合、出力される比較結果をデューティ検出部２００Ｂにフィードバックするときに発生するノイズなどによって値が変化しないように注意しなければならない。
【００２９】
初期測定動作信号ＩＣＣＥＮに対応して出力された第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮがデューティ検出部２００Ｂに入力されるとき、共通クロックＯＳＣＬＫのデューティ比が５０：５０の場合、第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮは同一になり、デューティ検出部２００Ｂは、第１検出パルスＨＰ＿ＵＰと第２検出パルスＨＰ＿ＤＮとの比較結果ＯＵＴ，ＯＵＴＢとして、論理ハイレベル及び論理ローレベルにトグルするバンバンエラー（ｂａｎｇ−ｂａｎｇ  ｅｒｒｏｒ）などといった有効ではない結果、すなわち、無効値を出力する。
【００３０】
しかし、共通クロックＯＳＣＬＫのデューティ比が５０：５０であるにも関わらず、デューティ検出部２００Ｂが論理ハイレベル及び論理ローレベルなどの有効な比較結果ＯＵＴ，ＯＵＴＢを出力すれば、クロックエッジ検出部１００Ｂの出力が、半導体メモリ装置の環境変数などによって変化される可能性がある（すなわち、オフセットが存在する可能性がある）ことを意味する。そこで、コードカウンタ３００は、比較結果ＯＵＴ，ＯＵＴＢを追跡して、比較コードＣＯＤＥ，ＣＯＤＥＢをデューティ検出部２００Ｂにフィードバックし、半導体メモリ装置の環境変数によってもデューティ検出部２００Ｂが有効ではない比較結果（すなわち、無効値）を出力し得るよう制御する。前述したコードカウンタ３００の動作によってデューティ検出部２００Ｂを制御することによって、オフセットを除去することができる。
【００３１】
図５は、図４に示したクロックエッジ検出部１００Ｂを説明するための回路図である。
【００３２】
同図に示すように、クロックエッジ検出部１００Ｂは、第１エッジ検出部１２０Ｂと、第２エッジ検出部１３０Ｂと、第１検出パルス生成部１４０Ｂと、第２検出パルス生成部１５０Ｂと、初期測定クロック伝達部１１０とを備える。
【００３３】
初期測定クロック伝達部１１０は、初期測定動作信号ＩＣＣＥＮがアクティブになると、共通クロックＯＳＣＬＫを第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂに出力し、初期測定動作信号ＩＣＣＥＮが非アクティブになると、第１エッジ検出部１２０Ｂと第２エッジ検出部１３０Ｂとを活性化する。初期測定クロック伝達部１１０は、初期測定動作時に第１エッジ検出部１２０Ｂと第２エッジ検出部１３０Ｂとを無効化（ｄｉｓａｂｌｅ）する（すなわち、ディセーブルにする）。このために、初期測定クロック伝達部１１０は、インバータとＮＡＮＤゲートとを備える論理回路で構成されている。
【００３４】
第１エッジ検出部１２０Ｂは、初期測定動作信号ＩＣＣＥＮ、その反転信号ＩＣＣＥＮＢ、及び初期測定クロック伝達部１１０の出力に対応してクロックＣＬＫの第１遷移時点を基準に生成された第１パルスを出力するもので、初期測定動作信号ＩＣＣＥＮが非アクティブになると、クロックＣＬＫに対応する第１パルスが出力される。このために、第１エッジ検出部１２０Ｂは、クロックＣＬＫ、初期測定動作信号ＩＣＣＥＮ、その反転信号ＩＣＣＥＮＢ及び初期測定クロック伝達部１１０の出力のそれぞれの否定論理積演算を行うための論理ゲートを備えており、初期測定動作信号ＩＣＣＥＮが非アクティブになるとき、伝達されるクロックＣＬＫによって第１パルスを生成する第１パルス部１２２Ｂを備える。第１エッジ検出部１２０Ｂは、初期測定動作時（初期測定動作信号ＩＣＣＥＮがアクティブのとき）、無効化（ディセーブル）されている。ここで、第１パルス部１２２Ｂは、複数のインバータとＮＡＮＤゲートとで構成されている。
【００３５】
また、第２エッジ検出部１３０Ｂも初期測定動作信号ＩＣＣＥＮ、その反転信号ＩＣＣＥＮＢ、及び初期測定クロック伝達部１１０の出力に対応して反転クロックＣＬＫＢを伝達する論理ゲートと第２パルス部１３２Ｂとを備え、デューティ補正イネーブル信号ＤＣＣＥＮ及び電源電圧ＶＤＤに対応して反転クロックＣＬＫＢの第１遷移時点を基準に生成された第２パルスを出力する。
【００３６】
初期測定動作信号ＩＣＣＥＮが非アクティブになると、第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂは、第１エッジ検出部１２０Ｂ及び第２エッジ検出部１３０Ｂから出力された第１パルス及び第２パルスに対応する第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮをそれぞれ出力する。しかし、初期測定動作信号ＩＣＣＥＮがアクティブになると、第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂは、初期測定クロック伝達部１１０から伝達される共通クロックＯＳＣＬＫに対応して第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮをそれぞれ出力する。具体的な構造を説明すると、第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂは、それぞれ信号伝達部１４２，１５２と、ＭＯＳトランジスタと、反転ラッチ１４４Ｂ，１５４Ｂと、インバータとを備える。ここで、信号伝達部１４２，１５２は、初期測定動作信号ＩＣＣＥＮがアクティブになると、初期測定クロック伝達部１１０の出力をＭＯＳトランジスタに伝達し、初期測定動作信号ＩＣＣＥＮが非アクティブになると、第２検出パルス生成部１５０Ｂの出力をＭＯＳトランジスタに伝達する。
【００３７】
図６は、図４に示したデューティ検出部２００Ｂを説明するための回路図である。
【００３８】
同図に示すように、デューティ検出部２００Ｂは、比較対象になる第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮに対応して電流パスを形成するＭＯＳトランジスタ、イネーブル信号ＥＮに対応してデューティ検出部２００Ｂを活性化するＭＯＳトランジスタ、電流パスの電流量に対応して比較結果を出力するクロスカップルＭＯＳトランジスタ、及び電流パスに流れる電流量を制御するために、比較コードＣＯＤＥ，ＣＯＤＥＢに対応して抵抗値が変化する可変抵抗部２２０，２４０で構成されている。すなわち、デューティ検出部２００Ｂは、クロスカップルラッチの構造を応用して入力された信号を比較するだけでなく、比較コードＣＯＤＥ，ＣＯＤＥＢによって各電流パスにおける抵抗値を調整してオフセットを除去することができる。
【００３９】
図７は、図４に示した半導体メモリ装置の動作を説明するためのタイミング図である。
【００４０】
同図に示すように、半導体メモリ装置は、オフセットを除去するために初期測定動作を行う。初期測定動作信号ＩＣＣＥＮがアクティブになっている状態でイネーブル信号ＥＮがアクティブになると、デューティ検出部２００Ｂが第１検出パルスＨＰ＿ＵＰと第２検出パルスＨＰ＿ＤＮとを比較して比較結果ＯＵＴ，ＯＵＴＢを出力する。比較結果ＯＵＴ，ＯＵＴＢは、コードカウンタ３００によって比較コードＣＯＤＥ，ＣＯＤＥＢに変換されてデューティ検出部２００Ｂを制御する。共通クロックＯＳＣＬＫを用いて第１検出パルスＨＰ＿ＵＰ及び第２検出パルスＨＰ＿ＤＮを生成して検出しても、図示のようにオフセットが存在するため、これを追跡して測定を続ける。同図に示すように、オフセットによって比較コードＣＯＤＥ，ＣＯＤＥＢがイネーブル信号ＥＮの各期間において、上昇（ｕｐ）が続き、オフセットが除去された時点で固定（ｈｏｌｄ）状態となる。固定状態になると、初期測定動作信号ＩＣＣＥＮは非アクティブとなり、初期測定動作は終了する。このような動作（初期測定動作）によって、第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂ並びにデューティ検出部２００Ｂのオフセットを除去することができる。
【００４１】
前述した実施形態では第１検出パルス生成部１４０Ｂ及び第２検出パルス生成部１５０Ｂ並びにデューティ検出部２００Ｂのオフセットを除去することができる方法を提示したが、この方式を第１エッジ検出部１２０Ｂ及び第２エッジ検出部１３０Ｂに適用すると、クロックＣＬＫのエッジから第１パルス及び第２パルスを生成することによって発生するオフセットも制御することができる。
【００４２】
本発明は、精密な動作が要求されるデューティ測定回路において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを除去するためのものであって、別途のテストクロックや環境ではない、一般的な動作環境での測定及び補正が可能である。
【００４３】
本発明に係る半導体メモリ装置は、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを測定及び除去して、内部動作に用いられるクロックのデューティを正確に測定して補正できるという長所がある。
【００４４】
また、本発明は、クロックのデューティを正確に測定して補正することができるため、高速で動作する半導体メモリ装置での高周波動作が可能になり、データの入力／出力をはじめとする内部動作の動作マージンを明確にすることができる。
【００４５】
更に、クロックのデューティを正確に測定して補正するために、別途のテスト環境（特に、低周波クロック環境）ではなく、半導体メモリ装置の一般的な動作環境によるオフセットを測定して除去することができるため、効果的である。
【００４６】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるのではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能なことは、本発明の属する技術分野における通常の知識を有する者に明らかであろう。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。
【図２】図１に示したクロックエッジ検出部を説明するための回路図である。
【図３】図１に示したデューティ検出部を説明するための回路図である。
【図４】本発明の他の実施形態に係る半導体メモリ装置を説明するためのブロック図である。
【図５】図４に示したクロックエッジ検出部を説明するための回路図である。
【図６】図４に示したデューティ検出部を説明するための回路図である。
【図７】図４に示した半導体メモリ装置の動作を説明するためのタイミング図である。
【符号の説明】
【００４８】
１００Ｂ      クロックエッジ検出部
２００Ｂ      デューティ検出部
３００        コードカウンタ
【図１】
2009117022.tif 000003
【図２】
2009117022.tif 000004
【図３】
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【図４】
2009117022.tif 000006
【図５】
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【図６】
2009117022.tif 000008
【図７】
2009117022.tif 000009