(57)【要約】【課題】半導体装置のサイズの増大を防止でき、コンタクト部を安定して形成できる。【解決手段】Ｎ型電界効果トランジスタ１２およびＰ型電界効果トランジスタ１３が共有するゲート部１１と、ゲート部１１上に形成された、応力が異なる少なくとも２つの応力発生膜１２ａ，１３ａと、応力発生膜１２ａ，１３ａが重なる境界部１６に形成された、ゲート部１１の長手方向に沿った形状のコンタクト部１４と、を有する半導体装置１０により、半導体装置のサイズの増大が防止され、コンタクト部が安定して形成される。【選択図】図１
2009188330.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置において、
前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタが共有するゲート部と、
前記ゲート部上に形成された、応力が異なる少なくとも２つの応力発生膜と、
前記応力発生膜が重なる境界部に形成された、前記ゲート部の長手方向に沿った形状のコンタクト部と、
を有することを特徴とする半導体装置。
【請求項２】
前記コンタクト部の形状は、前記ゲート部の長手方向に長いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクト部の長辺は、前記境界部のかぶり量よりも長いことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート部は、平面視で、前記ゲート部の長手方向に対して垂直上下方向にずれた階段状であって、前記コンタクト部は、平面視で、上部および下部が前記ゲート部の長手方向に沿ってそれぞれ突出した階段状であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタは、素子分離部により電気的に分離され、前記コンタクト部は、前記素子分離部の上部に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置の製造方法において、
前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタが共有するゲート部を形成する工程と、
前記ゲート部上に、応力が異なる少なくとも２つの応力発生膜を形成する工程と、
前記応力発生膜が重なる境界部に、前記ゲート部の長手方向に沿った形状のコンタクト部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
圧縮応力をＰ型電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ：P−Metal Oxide Semiconductor Field Effect Transistor（以下「ＰＭＯＳ」と称する））に、引っ張り応力をＮ型電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ（以下「ＮＭＯＳ」と称する））にそれぞれ与えることにより、チャネルの性能を改良できることが知られている（例えば、特許文献１参照）。
【０００３】
特許文献１によれば、以下のような構成により、上記技術が実現される。半導体装置は、ＰＭＯＳおよびＮＭＯＳにより構成されている。ＰＭＯＳおよびＮＭＯＳは、ゲートを共有し、ゲート上に圧縮膜および引っ張り膜がそれぞれ配置されている。さらに、特許文献１では、コンタクトを、圧縮膜および引っ張り膜が重なった境界部から間隔を空けて（オフセットさせて）形成させている。この結果、コンタクトとゲートとの接触面積を十分に確保できるとともに、サブウェイなどによる意図しない短絡回路の発生を抑えることができる。
【０００４】
以下、さらに、特許文献１を考慮した半導体装置について説明する。
図７は、半導体装置における、（Ａ）は平面模式図、（Ｂ）は断面模式図である。なお、図７では、特許文献１と異なり、１つのコンタクト部に着目した場合を例に挙げている。また、図７（Ａ）は、半導体装置１００の平面模式図を透視的に示しており、図７（Ｂ）は、図７（Ａ）の破線Ｂ−Ｂにおける断面図である。以下、図７（Ａ）および図７（Ｂ）を参照しながら説明する。
【０００５】
半導体装置１００は、ＳＴＩ（Shallow Trench Isolation）１０５により電気的に隔離された、ＮＭＯＳ１０２およびＰＭＯＳ１０３により構成されている。
ＮＭＯＳ１０２およびＰＭＯＳ１０３は、Ｎ型活性層１０２ｂおよびＰ型活性層１０３ｂ上にまたがったゲート部１０１を共有している。なお、ゲート部１０１は、ゲート絶縁膜１０１ａ、多結晶シリコン膜１０１ｂおよびシリサイド膜１０１ｃが順に積層されて構成されている。ゲート部１０１上には、ＮＭＯＳ１０２およびＰＭＯＳ１０３ごとに、引っ張り膜１０２ａおよび圧縮膜１０３ａが形成されている。なお、引っ張り膜１０２ａと圧縮膜１０３ａとの境界（ＤＳＬ境界線１０７）では、端部が重なって生じた「かぶり」により境界部１０６が構成されている。引っ張り膜１０２ａおよび圧縮膜１０３ａ上にはゲート部１０１まで達するソース・ドレインコンタクト部１０４ａが形成されている。そして、コンタクト部１０４が、境界部１０６から引っ張り膜１０２ａ側へオフセットされて、ゲート部１０１まで達して形成されている。
【０００６】
次に、このような構成の半導体装置１００のコンタクト部１０４についてさらに説明を行う。
図８は、半導体装置のコンタクト部を、（Ａ）はＤＳＬ境界に近づけて形成した場合、（Ｂ）は位置ずれを考慮して形成した場合の平面模式図である。
【０００７】
半導体装置１００の要部１００ａは、図７に示したコンタクト部１０４を中心とした周辺を拡大して示している。ゲート部１０１、引っ張り膜１０２ａおよび圧縮膜１０３ａについては図７で説明した通りである。また、コンタクト部１０４の断面寸法を９０ｎｍ×９０ｎｍの略正方形とする。
【０００８】
境界部１０６において、引っ張り膜１０２ａおよび圧縮膜１０３ａのかぶり量を、例えば、５０ｎｍ程度と設定する。なお、図８では、このかぶり量の時を境界部１０６ａとする。境界部１０６ａは、ＤＳＬ境界線１０７を中心として略線対称である。また、半導体装置１００において、プロセスばらつきを、例えば、５０ｎｍ程度と設定する。従って、最大のかぶり量（ワーストのかぶり量）は、ＤＳＬ境界線１０７に対して両側に５０ｎｍ程度ずつであって、合わせて１００ｎｍ程度となる。なお、図８では、このかぶり量の時を境界部１０６ｂとしている。境界部１０６ｂも、ＤＳＬ境界線１０７を中心として略線対称となる。
【０００９】
図９は、半導体装置のコンタクト部のかぶり量に対するコンタクト不良率を示すグラフである。なお、横軸をＤＳＬのかぶり量（ｎｍ）、縦軸をかぶり量に対するコンタクト不良率（％）をそれぞれ示している。
【００１０】
図９によれば、ＤＳＬのかぶり量が４５ｎｍ程度まで、コンタクト不良が０（ゼロ）であることがわかる。したがって、コンタクト部の断面寸法が９０ｎｍ×９０ｎｍの場合、その半分の面積（４５ｎｍ×９０ｎｍ）をゲート部に接触させることができれば、ゲート部は、半導体装置を駆動させるための正常なコンタクト電圧を得られることになる。
【００１１】
従って、コンタクト部１０４を、図８（Ａ）に示すように、その面積の半分をゲート部１０１と接触させれば、ゲート部１０１は十分なコンタクト電圧を得ることができる。しかし、実際のプロセスでは、リソグラフィーの位置ずれや幅ばらつきが生じる。このため、コンタクト部１０４は、図８（Ａ）に示した位置よりも圧縮膜１０３ａ側（紙面右側）にずれて形成される可能性がある。圧縮膜１０３ａ側にずれると、コンタクト部１０４とゲート部１０１との接触面積が減少するために、ゲート部１０１は十分なコンタクト電圧を得ることができなくなる。
【００１２】
そこで、実際のプロセスでは、リソグラフィーの位置ずれや幅ばらつきを考慮して、コンタクト部１０４を図８（Ａ）に示した位置よりも、より引っ張り膜１０２ａ側（紙面左側）にずらして形成する必要がある。
【００１３】
コンタクト部１０４を、例えば、６０ｎｍ程度の位置ずれを考慮した場合として、図８（Ｂ）に示す。図８（Ａ）の位置から６０ｎｍ程度さらに引っ張り膜１０２ａ側（紙面左側）にずらすために、ＤＳＬ境界線１０７からコンタクト部１０４の中心までは、Ｄ＝１１０ｎｍ（＝５０ｎｍ＋６０ｎｍ）であるため、ＤＳＬ境界線１０７からコンタクト部１０４の外側までは、Ｅ＝１５５ｎｍ（＝１１０ｎｍ＋４５ｎｍ）となる。
【特許文献１】特開２００７−８８４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、近年、微細化される半導体技術に対して、特許文献１のように、コンタクト部を境界部に対してオフセットして配置すると、セルが大きくなるという問題点があった。
一方、圧縮膜および引っ張り膜が重なる境界部のかぶり量には、リソグラフィーの位置ずれや幅ばらつきを考慮して、ある程度のプロセスマージンを設定する必要がある。
【００１５】
境界部のかぶり量が少なすぎると、リソグラフィーの位置ずれや幅ばらつきが生じた場合、境界部に隙間が生じる。隙間が生じた境界部にコンタクト部を形成すると、境界部下のゲート部の断線やコンタクト不良などが発生するという問題点があった。
【００１６】
また、かぶり量が多すぎると、コンタクト導入のためのエッチングが不足して、コンタクト不良などが発生するという問題点があった。
そして、今後、半導体技術の微細化が進むにつれ、コンタクト径も微細化が進められる。このため、リソグラフィーの位置ずれや幅ばらつきを考慮した、境界部のコンタクト部のプロセスマージンを十分に設定することが難しくなり、上記のような課題が顕著になるという問題点がある。
【００１７】
本発明はこのような点に鑑みてなされたものであり、半導体装置のサイズの増大を防止でき、コンタクト部を安定して形成できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置が提供される。
この半導体装置は、前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタが共有するゲート部と、前記ゲート部上に形成された、応力が異なる少なくとも２つの応力発生膜と、前記応力発生膜が重なる境界部に形成された、前記ゲート部の長手方向に沿った形状のコンタクト部と、から構成される。
【００１９】
このような半導体装置によると、ゲート部上に形成された応力が異なる少なくとも２つの応力発生膜の境界部に、ゲート部の長手方向に沿った形状のコンタクト部が形成される。
【００２０】
また、上記目的を達成するために、Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置の製造方法が提供される。
この半導体装置の製造方法は、前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタが共有するゲート部を形成する工程と、前記ゲート部上に、応力が異なる少なくとも２つの応力発生膜を形成する工程と、前記応力発生膜が重なる境界部に、前記ゲート部の長手方向に沿った形状のコンタクト部を形成する工程と、を要素とする。
【００２１】
このような半導体装置の製造方法によると、Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタが共有するゲート部が形成され、ゲート部上に、応力が異なる少なくとも２つの応力発生膜が形成され、応力発生膜が重なる境界部に、ゲート部の長手方向に沿った形状のコンタクト部が形成される。
【発明の効果】
【００２２】
上記の半導体装置およびその製造方法では、半導体装置のサイズの増大を防止でき、微細化が進んでも、コンタクト部を安定して形成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
まず、第１の実施の形態について説明する。
【００２４】
第１の実施の形態では、半導体装置のコンタクト部の形状がゲート部の長手方向に長い場合を例に挙げて説明する。
図１は、第１の実施の形態の半導体装置における、（Ａ）は平面模式図、（Ｂ）は断面模式図である。なお、図１（Ａ）は、半導体装置１０の平面模式図を透視的に示しており、図１（Ｂ）は、図１（Ａ）の破線Ａ−Ａにおける断面図である。以下、図１（Ａ）および図１（Ｂ）を参照しながら説明する。
【００２５】
半導体装置１０は、ＳＴＩ１５により電気的に隔離された、ＮＭＯＳ１２およびＰＭＯＳ１３により構成されている。
ＮＭＯＳ１２およびＰＭＯＳ１３は、Ｎ型活性層１２ｂおよびＰ型活性層１３ｂ上にまたがったゲート部１１を共有している。ゲート部１１上には、ＮＭＯＳ１２およびＰＭＯＳ１３ごとに、応力発生膜１２ａ，１３ａが形成されている。なお、応力発生膜１２ａ，１３ａの境界（ＤＳＬ境界線１７）では、端部が重なって生じた「かぶり」により境界部１６が構成されている。応力発生膜１２ａ，１３ａ上にはゲート部１１まで達するソース・ドレインコンタクト部１４ａがそれぞれ形成されている。そして、コンタクト部１４が、境界部１６にて、ゲート部１１まで達し、ＳＴＩ１５の上部に形成されている。
【００２６】
なお、ゲート部１１は、ゲート絶縁膜１１ａ、多結晶シリコン膜１１ｂおよびシリサイド膜１１ｃが順に積層されて構成されている。また、シリサイド膜１１ｃは、例えば、ニッケルシリコン（ＮｉＳｉ）またはコバルトシリコン（ＣｏＳｉ）などにより構成されている。また、ＮＭＯＳ１２の応力発生膜１２ａは引っ張り応力を、ＰＭＯＳ１３の応力発生膜１３ａは圧縮応力をそれぞれ示す、例えば、シリコン窒化膜（ＳｉＮ）により構成されている。また、図１では、応力発生膜１２ａ上に、応力発生膜１３ａが重なった場合を示しているが、応力発生膜１３ａ上に、応力発生膜１２ａが重なっても構わない。また、ソース・ドレインコンタクト部１４ａおよびコンタクト部１４は、例えば、アルミニウム（Ａｌ）ならびにタングステン（Ｗ）などにより構成され、外部により電圧が印加される。また、第１の実施の形態で示す半導体装置１０の作製は、公知・従来の半導体製造技術によって実現される。
【００２７】
次に、このようにして構成される半導体装置１０のコンタクト部１４についてさらに説明を行う。
図２は、第１の実施の形態の半導体装置のコンタクト部における拡大平面模式図である。
【００２８】
半導体装置１０の要部１０ａは、図１（Ａ）に示したコンタクト部１４を中心とした周辺を拡大して示している。ゲート部１１および応力発生膜１２ａ，１３ａについては図１で説明した通りである。なお、ゲート部１１の長手方向に長いコンタクト部１４の形状として、例えば、略楕円、角が丸まった長方形などが挙げられる。そこで、図２では、コンタクト部１４の形状を、便宜上、ゲート部１１の長手方向に長い略長方形として示している。
【００２９】
境界部１６において、応力発生膜１２ａ，１３ａのかぶり量を、例えば、５０ｎｍ程度と設定する。なお、図２では、このかぶり量の時を境界部１６ａとする。境界部１６ａは、ＤＳＬ境界線１７を中心として略線対称である。また、半導体装置１０において、プロセスばらつきを、例えば、５０ｎｍ程度と設定する。従って、ワーストのかぶり量は、ＤＳＬ境界線１７に対して両側に５０ｎｍ程度ずつであって、合わせて１００ｎｍ程度となる。なお、図２では、このかぶり量の時を境界部１６ｂとしている。境界部１６ｂも、ＤＳＬ境界線１７を中心として略線対称となる。
【００３０】
コンタクト部１４は、ゲート部１１の長手方向に長い形状である。したがって、平断面で、コンタクト部１４の長辺はゲート部１１の長手方向と平行である。コンタクト部１４の寸法を、例えば、縦の長さを９０ｎｍ程度、横の長さをｃ＝１９０ｎｍ程度とした。そして、コンタクト部１４は、コンタクト部１４の長辺の垂直二等分線がＤＳＬ境界線１７と重なるように境界部１６に形成されている。このようにして、境界部１６に形成されたコンタクト部１４をゲート部１１に接触させることが可能となる。
【００３１】
既述（図９）の通り、コンタクト部のサイズが９０ｎｍ×９０ｎｍの場合、その半分の面積（４５ｎｍ×９０ｎｍ）をゲート部に接触させると、ゲート部は半導体装置を駆動させるための正常なコンタクト電圧を得ることが分かった。従って、上記図２の場合、コンタクト部１４は、境界部１６ｂの外側に４５ｎｍ（＝ｄ１，ｄ２）×９０ｎｍの面積をそれぞれゲート部１１と接触させた構造である。このため、ゲート部１１はコンタクト部１４から確実にコンタクト電圧を得ることができる。そして、ＤＳＬ境界線１７からコンタクト部１４の短辺までは、ｄ＝９５ｎｍ（＝５０ｎｍ＋４５ｎｍ）程度となる。
【００３２】
一方、図８の場合では、ＤＳＬ境界線１０７からコンタクト部１０４の外縁までの長さは、Ｅ＝１５５ｎｍであった。また、この数値は、プロセスのばらつきを考慮してあらかじめ位置ずれさせたものであって、実際はさらに長くなる可能性がある。従って、第１の実施の形態における図１および図２では、あらかじめ位置ずれなどを考慮することなく、ＤＳＬ境界線１７からコンタクト部１４の外縁までの長さを縮小させることができた。
【００３３】
次に、図２に対して、コンタクト部１４に位置ずれや幅ばらつきが生じた場合について、説明する。
図３は、第１の実施の形態の半導体装置のコンタクト部を、（Ａ）は右方へ、（Ｂ）は左方へそれぞれ位置ずれした場合の平面模式図である。なお、半導体装置１０の要部１０ｂ，１０ｃは、図１に示したコンタクト部１４を中心とした周辺を拡大して示している。ゲート部１１、応力発生膜１２ａ，１３ａおよび境界部１６，１６ａ，１６ｂについては図１および図２で説明した通りである。
【００３４】
既述の通り、実際のプロセスを行うと、リソグラフィーの位置ずれや幅ばらつきが生じてしまう。そこで、実際のプロセスを行った結果、コンタクト部１４が、図２で示した位置よりも、応力発生膜１３ａ側（境界部１６の右側）に長さαｎｍだけ位置ずれした場合を図３（Ａ）に、応力発生膜１２ａ側（境界部１６の左側）に長さβｎｍだけ位置ずれした場合を図３（Ｂ）にそれぞれ示している。
【００３５】
図３（Ａ）によれば、応力発生膜１３ａ側（境界部１６の右側）にて、コンタクト部１４のゲート部１１との接触面積は、９０ｎｍ×（４５ｎｍ＋αｎｍ）である。
そして、図３（Ｂ）によれば、応力発生膜１２ａ側（境界部１６の左側）にて、コンタクト部１４のゲート部１１との接触面積は、９０ｎｍ×（４５ｎｍ＋βｎｍ）である。
【００３６】
この結果、コンタクト部１４は応力発生膜１２ａ，１３ａ側へそれぞれ位置ずれしても、コンタクト部１４のゲート部１１に対する接触面積は、９０ｎｍ×４５ｎｍ以上を保持している。ゲート部１１は、十分なコンタクト電圧を得ることができる。
【００３７】
従って、第１の実施の形態では、コンタクト部１４の形状をゲート部１１の長手方向に長い形状であって、コンタクト部１４の長辺はゲート部１１の長手方向に平行となる。さらに、コンタクト部１４の長辺の長さをワーストのかぶり量よりも長くした。このため、ゲート部１１とコンタクト部１４との接触面積を確保でき、ゲート部１１が半導体装置を駆動させるための正常なコンタクト電圧が得られる。この結果、リソグラフィーなどによる位置ずれや幅ばらつきをあらかじめ考慮する必要がなくなる。そして、実際のプロセスによって、コンタクト部１４に位置ずれや幅ばらつきが生じても、コンタクト部１４はゲート部１１との接触面積を保持でき、コンタクト電圧を得ることができる。このため、半導体装置の寸法の増加を最小限に抑えることが可能となる。
【００３８】
さらに、今後、半導体技術の微細化に伴って、コンタクト部１４が縮小化されることが予想される。このような状況においても、第１の実施の形態では、既述の通り、あらかじめ位置ずれや幅ばらつきを考慮する必要がないため、コンタクト部１４を安定して形成することが可能である。
【００３９】
以上を鑑みて、コンタクト部１４の寸法について説明する。
図４は、第１の実施の形態の半導体装置の別のコンタクト部における拡大平面模式図である。なお、既述の通り、コンタクト部１４の形状は、ゲート部１１の長手方向に長い、例えば、略楕円、角が丸まった長方形などである。そこで、図４でも、コンタクト部１４の形状を、便宜上、ゲート部１１の長手方向に長い略長方形として示している。
【００４０】
半導体装置の要部２０ａは、半導体装置のコンタクト部２４を中心とした周辺を拡大して示している。なお、半導体装置の要部２０ａのゲート部１１、応力発生膜１２ａ，１３ａおよびＤＳＬ境界線１７については図１で説明した半導体装置１０と同じ構成であるとする。
【００４１】
境界部２６において、応力発生膜１２ａ，１３ａのかぶり量を、例えば、Ｈｎｍ程度と設定する。なお、図４では、このかぶり量の時を境界部２６ａとする。境界部２６ａは、ＤＳＬ境界線１７を中心として略線対称である。また、図４において、プロセスばらつきを、例えば、ｇｎｍ程度と設定する。従って、ワーストのかぶり量は、ＤＳＬ境界線１７に対して両側にｇｎｍ程度ずつであって、合わせて２ｇｎｍ程度となる。なお、図４では、このかぶり量の時を境界部２６ｂとしている。境界部２６ｂも、ＤＳＬ境界線１７を中心として略線対称となる。
【００４２】
コンタクト部２４は、ゲート部１１の長手方向に沿った形状であり、長辺はゲート部１１の長手方向と平行である。そして、コンタクト部２４は、コンタクト部２４の長辺の垂直二等分線がＤＳＬ境界線１７と重なるように境界部２６に形成されている。この際、境界部２６ｂの外側のコンタクト部２４とゲート部１１との接触面積が、ゲート部１１が正常なコンタクト電圧を得られる程度あればよい。
【００４３】
そこで、断面寸法がＶｎｍ×Ｖｎｍのコンタクト部について、そのｎ分の一の面積（Ｖ／ｎｎｍ×Ｖｎｍ：但し、ｎ＞０とする）をゲート部に接触させることができれば、ゲート部は半導体装置を駆動させるための正常なコンタクト電圧を得られるとする。
【００４４】
従って、ＤＳＬ境界線１７からコンタクト部２４の外縁までの長さは、ｇ＋Ｖ／ｎｎｍとすることができる。この結果、コンタクト部２４の長方形の寸法は、Ｖｎｍ×２（ｇ＋Ｖ／ｎ）ｎｍであれば、既述の通り、リソグラフィーなどによる位置ずれや幅ばらつきをあらかじめ考慮する必要がなくなる。そして、実際のプロセスによって、コンタクト部２４に位置ずれや幅ばらつきが生じても、コンタクト部２４はゲート部１１との接触面積を保持でき、コンタクト電圧を得ることができる。このため、半導体装置の寸法の増加を最小限に抑えることが可能となる。
【００４５】
また、今後、半導体技術の微細化が進む状況においても、コンタクト部２４を安定して形成することが可能である。
次に、第２の実施の形態について説明する。
【００４６】
第１の実施の形態では、コンタクト部の形状がゲート部の長手方向に沿って、長辺が長手方向に平行である場合を例に挙げて説明した。これに対して、第２の実施の形態では、ゲート部が平面視で階段状であることに伴い、コンタクト部も階段状である場合を例に挙げて説明する。
【００４７】
図５は、第２の実施の形態の半導体装置のコンタクト部における拡大平面模式図である。なお、図５において、上下方向とは、ＤＳＬ境界線１７に対して平行方向を、左右方向とは、ＤＳＬ境界線１７に対して垂直方向をそれぞれ示す。
【００４８】
半導体装置の要部３０ａは、半導体装置のコンタクト部３４を中心とした周辺を拡大して示している。なお、半導体装置の要部３０ａのゲート部３１およびコンタクト部３４以外の、応力発生膜１２ａ，１３ａ、境界部１６，１６ａ，１６ｂおよびＤＳＬ境界線１７については図１および図２で説明した半導体装置１０と同じ構成である。
【００４９】
ゲート部３１は、上下方向にずれて左右方向に延びた階段状に形成されている。
コンタクト部３４は、ゲート部３１の長手方向に沿って、下部および上部が左右方向にそれぞれ突出した階段状である。また、コンタクト部３４は、その中心部に対して略点対称である。例えば、コンタクト部３４の高さ（上下方向）が１８０ｎｍ程度であるとする。そして、左右方向に突出した下部および上部のそれぞれの高さを９０ｎｍ程度とする。既述の通り、コンタクト部のサイズが９０ｎｍ×９０ｎｍの場合、その半分の面積をゲート部に接触させると、ゲート部は半導体装置を駆動させるための正常なコンタクト電圧を得ることができる。このため、上部および下部の左右方向へのずれ幅を、コンタクト部３４の上部および下部の外縁から境界部１６ｂの外縁までの長さｄ１，ｄ２がそれぞれ４５ｎｍ程度になるようにする。
【００５０】
また、第２の実施の形態のコンタクト部３４に関連した他の形状について説明する。
図６は、第２の実施の形態の半導体装置のコンタクト部の高さを、（Ａ）は高くした場合の拡大平面模式図、（Ｂ）は低くした場合の拡大平面模式図である。なお、図６においても、上下方向とは、ＤＳＬ境界線１７に対して平行方向を、左右方向とは、ＤＳＬ境界線１７に対して垂直方向をそれぞれ示す。
【００５１】
図５に示したゲート部３１およびコンタクト部３４の上下方向の高さを高くした場合は、図６（Ａ）に示す、半導体装置の要部３０ｂである。なお、半導体装置の要部３０ｂの構成については、図５におけるゲート部３１およびコンタクト部３４の高さのみを高くして、その他の構成については図５と同様である。
【００５２】
一方、図５に示したゲート部３１およびコンタクト部３４の上下方向の高さを低くした場合は、図６（Ｂ）に示す、半導体装置の要部３０ｃである。なお、半導体装置の要部３０ｃの構成についても、図５におけるゲート部３１およびコンタクト部３４の高さのみを低くして、その他の構成については図５と同様である。
【００５３】
従って、このような構成である第２の実施の形態でも、コンタクト部３４，３４ａ，３４ｂの形状をゲート部１１の長手方向に沿って、下部および上部が左右方向にそれぞれ突出した階段状にした。さらに、コンタクト部３４，３４ａ，３４ｂの突出した下部および上部の左右方向へのずれ幅を、コンタクト部３４，３４ａ，３４ｂの上部および下部の外縁から境界部１６ｂの外縁までの長さがそれぞれ４５ｎｍ程度になるようにした。このため、リソグラフィーなどによる位置ずれや幅ばらつきをあらかじめ考慮する必要がなくなる。そして、実際のプロセスによって、コンタクト部３４，３４ａ，３４ｂに位置ずれや幅ばらつきが生じても、コンタクト部３４，３４ａ，３４ｂはゲート部３１，３１ａ，３１ｂとの接触面積を保持でき、コンタクト電圧を得ることができる。このため、半導体装置の寸法の増加を最小限に抑えることが可能となる。
【００５４】
また、今後、半導体技術の微細化に伴って、コンタクト部３４，３４ａ，３４ｂが縮小化されることが予想される。このような状況においても、既述の通り、あらかじめ位置ずれや幅ばらつきを考慮する必要がないため、コンタクト部３４，３４ａ，３４ｂを安定して形成することが可能である。
【００５５】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【００５６】
（付記１）  Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置において、
前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタが共有するゲート部と、
前記ゲート部上に形成された、応力が異なる少なくとも２つの応力発生膜と、
前記応力発生膜が重なる境界部に形成された、前記ゲート部の長手方向に沿った形状のコンタクト部と、
を有することを特徴とする半導体装置。
【００５７】
（付記２）  前記コンタクト部の形状は、前記ゲート部の長手方向に長いことを特徴とする付記１記載の半導体装置。
（付記３）  前記コンタクト部の長辺は、前記境界部のかぶり量よりも長いことを特徴とする付記２記載の半導体装置。
【００５８】
（付記４）  前記コンタクト部は、短辺が９０ｎｍであって、前記境界部の外縁から前記短辺までの長さが４５ｎｍであることを特徴とする付記３記載の半導体装置。
（付記５）  前記ゲート部は、平面視で、前記ゲート部の長手方向に対して垂直上下方向にずれた階段状であって、前記コンタクト部は、平面視で、上部および下部が前記ゲート部の長手方向に沿ってそれぞれ突出した階段状であることを特徴とする付記１記載の半導体装置。
【００５９】
（付記６）  前記コンタクト部は、前記上部および前記下部の前記ゲート部の長手方向に対して垂直方向の長さは９０ｎｍであって、前記境界部の外縁から前記上部および前記下部のそれぞれの外縁までの長さが４５ｎｍであることを特徴とする付記５記載の半導体装置。
【００６０】
（付記７）  前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタは、素子分離部により電気的に分離され、前記コンタクト部は、前記素子分離部の上部に形成されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００６１】
（付記８）  前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタのそれぞれの前記応力発生膜は、引っ張り応力および圧縮応力を発生することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００６２】
（付記９）  Ｎ型電界効果トランジスタおよびＰ型電界効果トランジスタを備える半導体装置の製造方法において、
前記Ｎ型電界効果トランジスタおよび前記Ｐ型電界効果トランジスタが共有するゲート部を形成する工程と、
前記ゲート部上に、応力が異なる少なくとも２つの応力発生膜を形成する工程と、
前記応力発生膜が重なる境界部に、前記ゲート部の長手方向に沿った形状のコンタクト部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】第１の実施の形態の半導体装置における、（Ａ）は平面模式図、（Ｂ）は断面模式図である。
【図２】第１の実施の形態の半導体装置のコンタクト部における拡大平面模式図である。
【図３】第１の実施の形態の半導体装置のコンタクト部を、（Ａ）は右方へ、（Ｂ）は左方へそれぞれ位置ずれした場合の平面模式図である。
【図４】第１の実施の形態の半導体装置の別のコンタクト部における拡大平面模式図である。
【図５】第２の実施の形態の半導体装置のコンタクト部における拡大平面模式図である。
【図６】第２の実施の形態の半導体装置のコンタクト部の高さを、（Ａ）は高くした場合の拡大平面模式図、（Ｂ）は低くした場合の拡大平面模式図である。
【図７】半導体装置における、（Ａ）は平面模式図、（Ｂ）は断面模式図である。
【図８】半導体装置のコンタクト部を、（Ａ）はＤＳＬ境界に近づけて形成した場合、（Ｂ）は位置ずれを考慮して形成した場合の平面模式図である。
【図９】半導体装置のコンタクト部のかぶり量に対するコンタクト不良率を示すグラフである。
【符号の説明】
【００６４】
１０  半導体装置
１１  ゲート部
１１ａ  ゲート絶縁膜
１１ｂ  多結晶シリコン膜
１１ｃ  シリサイド膜
１２  ＮＭＯＳ
１２ａ，１３ａ  応力発生膜
１２ｂ  Ｎ型活性層
１３  ＰＭＯＳ
１３ｂ  Ｐ型活性層
１４  コンタクト部
１４ａ  ソース・ドレインコンタクト部
１５  ＳＴＩ
１６  境界部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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