(57)【要約】【課題】シングルビアセルと隣接するメタル配線との間にダブルビアセルを置換出来るスペースが十分に確保されていない場合でもメタル配線の配線位置を最大限保つつ、より多くのシングルビアセルをリダンダントビアセルへ置換する。【解決手段】本発明の半導体集積回路のレイアウト装置は、半導体集積回路のレイアウト中のシングルビアセルをリダンダントビアセルに置換可能か否かを判定する判定部（１０４）と、リダンダントビアセルのサイズは、シングルビアセルサイズより大きく、判定部（１０４）が、シングルビアセルをリダンダントビアセルに置換できないと判定したとき、レイアウトを再配置してスペースを確保する再配線部（１０７）と、シングルビアセルを、リダンダントビアセルに置換するリダンダントビアセル置換部（１２０）とを具備する。【選択図】図４
2009135163.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト中のシングルビアセルをリダンダントビアセルに置換可能か否かを判定する判定部と、前記リダンダントビアセルのサイズは、前記シングルビアセルサイズより大きく、
前記判定部が、前記シングルビアセルを前記リダンダントビアセルに置換できないと判定したとき、前記レイアウトを再配線してスペースを確保する再配線部と、
前記シングルビアセルを、前記リダンダントビアセルに置換するリダンダントビアセル置換部と、
を具備する
半導体集積回路のレイアウト装置。
【請求項２】
請求項１に記載の半導体集積回路のレイアウト装置であって、
前記シングルビアセルと前記シングルビアセルに隣接する第１メタル配線とをダミーセルを用いて接続して配線ショートエラーを生じさせるダミーセル配置部
を備え、
前記再配線部は、前記配線ショートエラーを解消するために前記レイアウトを再配線して前記リダンダントビアセルの前記スペースを確保する
半導体集積回路のレイアウト装置。
【請求項３】
請求項２に記載の半導体集積回路のレイアウト装置であって、
前記ダミーセルは前記リダンダントビアセルと同じサイズである
半導体集積回路のレイアウト装置。
【請求項４】
請求項３に記載の半導体集積回路のレイアウト装置であって、
前記シングルビアセルに隣接するメタル配線の内から、配線可能な余剰スペースが前記シングルビアセルに対して反対側に存在している前記メタル配線を前記第１メタル配線として選択する配線選択部
を更に備える
半導体集積回路のレイアウト装置。
【請求項５】
コンピュータを用いた半導体集積回路のレイアウト方法であって、
（ａ）少なくとも１つのシングルビアセルを有するレイアウトデータを読み込んで、前記シングルビアセルをリダンダントビアセルに置換可能か否かを判定するステップと、前記リダンダントビアセルのサイズは、前記シングルビアセルサイズより大きく、
（ｂ）前記ステップ（ａ）が、前記シングルビアセルを前記リダンダントビアセルにより置換できないと判定したとき、前記レイアウトを再配線してスペースを確保するステップと、
（ｃ）前記シングルビアセルを、前記リダンダントビアセルに置換するステップと、
を具備する
半導体集積回路のレイアウト方法。
【請求項６】
請求項５に記載の半導体集積回路のレイアウト方法であって、
（ｄ）前記シングルビアセルと前記シングルビアセルに隣接する第１メタル配線とをダミーセルを用いて接続して配線ショートエラーを生じさせるステップ
を備え、
前記ステップ（ｂ）は、前記配線ショートエラーを解消するために前記レイアウトを再配線して前記リダンダントビアセルの前記スペースを確保する
半導体集積回路のレイアウト方法。
【請求項７】
請求項６に記載の半導体集積回路のレイアウト方法であって、
前記ダミーセルは前記リダンダントビアセルと同じサイズである
半導体集積回路のレイアウト方法。
【請求項８】
請求項７に記載の半導体集積回路のレイアウト方法であって、
（ｅ）前記シングルビアセルに隣接するメタル配線の内から、配線可能な余剰スペースが前記シングルビアセルに対して反対側に存在している前記メタル配線を前記第１メタル配線として選択するステップ
を更に備える
半導体集積回路のレイアウト方法。
【請求項９】
請求項５乃至８の何れか一項に記載の方法に基づいてレイアウトデータを作成するステップと、
前記レイアウトデータに基づいて配線を形成するステップと
を具備する
半導体集積回路の製造方法。
【請求項１０】
請求項５乃至８の何れか一項に記載の方法をコンピュータに実行させる
半導体集積回路のレイアウトプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計支援システムであって、特にリダンダントビアを用いた半導体集積回路のレイアウト装置、レイアウト方法、レイアウトプログラム及びレイアウト方法に基づいた製造方法に関する。
【背景技術】
【０００２】
多層配線を有する半導体集積回路において、異なる配線層を互いに接続するためにビア構造が用いられる。一般的に電源配線以外の信号配線では、１つの接続箇所につき１個のビアを用いる。そのようなビアは一般的にシングルビア（ｓｉｎｇｌｅ−ｖｉａ）と呼ばれる。近年の半導体集積回路の微細化に伴って、配線幅やシングルビアの面積は縮小される傾向がある。それに伴い製造工程は複雑化を増している。従って、所望のパターンのシングルビアを形成することは大変困難になってきている。製造の困難さは、ビアの形成箇所での抵抗増加や接続不良といった不具合の発生する確率を上昇させる。これら不具合を抑制するための技術として、昨今リダンダントビア（冗長ビア）化が提案されている。この技術の利点は、チップサイズを変更することなくオリジナルのシングルビアに加えて、リダンダントビアを配置出来ることにある。そしてリダンダントビアの効果によって、抵抗増加や接続不良の不具合の発生確率を低減することが可能となる。現在、半導体集積回路の歩留まり向上を目的として、更なるリダンダントビアの使用率の向上が望まれている。
【０００３】
半導体集積回路のレイアウト工程では、ビアとその周辺部分のメタル配線領域とを１つのセルにしたビアセルを配置して行う。周辺部分のメタル配線領域は、ビアで接続する異なる層のメタル配線が、半導体集積回路を正面から見て重なりあう範囲を示す。リダンダントビアセルは、複数のビアとその周辺部分のメタル層を示す。リダンダントビアセルと同様の意味を持つ、ダブルビアセルの配置方法に関する技術として、特許文献１が提案されている。図１は、特許文献１に係るダブルビアセルの配置方法の処理フローを示すフローチャートである。図１を用いて、ダブルビアセルの配置方法の処理を説明する。
【０００４】
特許文献１のダブルビアセルの配置方法に係る処理は、半導体集積回路のレイアウト設計に使用するＥＤＡツールを用いて実行される。ＥＤＡツールは複数のデータベースを読み込む。データベースは、シングルビアセルを用いた多層メタル配線工程終了後のレイアウトデータと、シングルビアセルとメタル配線との最小間隔やメタル配線間の最小スペースなどを定めたレイアウトに関する設計基準と、ビアホール周辺のメタル領域の幅の異なる複数の種類のダブルビアセルが格納されるダブルビアセルライブラリとを含む。
【０００５】
ＥＤＡツールは、シングルビアセルを用いた多層メタル配線工程終了後のレイアウトデータをデータベースから読み込む（ステップＳ０１）。
【０００６】
次に、ＥＤＡツールは読み込んだレイアウトデータからシングルビアセルを探索する。ＥＤＡツールは、最初に見つかったシングルビアセルの配置位置をレイアウトデータから抽出する（ステップＳ０２）。
【０００７】
ＥＤＡツールは、そのシングルビアセルに隣接するメタル配線の配置位置をレイアウトデータから抽出し、シングルビアセルと隣接するメタル配線との間隔を算出する（ステップＳ０３）。
【０００８】
ＥＤＡツールは、算出された隣接メタル配線との間隔をレイアウト設計に関する設計基準と照合し、このシングルビアセルをダブルビアセルへ置換することが可能かどうかを判定する（ステップＳ０４）。
【０００９】
ＥＤＡツールは、シングルビアセルをダブルビアセルへ置換可能と判定した場合、置換可能なダブルビアセルの全てをダブルビアセルライブラリから抽出する（ステップＳ０５）。
【００１０】
ＥＤＡツールは、選択されたダブルビアセルの中からビアホール周辺のメタル領域の幅が最も広いダブルビアセルを選択する（ステップＳ０６）。
【００１１】
ＥＤＡツールは、ビアホール周辺のメタル領域の幅が最も広いダブルビアセルが選択されると、レイアウトデータ上のシングルビアセルを選択されたダブルビアセルへ置換する（ステップＳ０７）。以上の処理によって、１つのシングルビアセルをダブルビアセルへ置換する処理が完了する。
【００１２】
最後に、レイアウトデータ上の全てのシングルビアセルの抽出が完了したかどうかをチェックする（ステップＳ０８）。
【００１３】
【特許文献１】特開２００７−８８１７８号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１によれば、シングルビアセルとシングルビアセルに隣接するメタル配線との間隔と、設計基準とを照合しダブルビアセルへの置換可否を判定している。その間隔が、設計基準に違反することが判明した時点で、置換対象であるシングルビアセルをダブルビアセルに置換する処理は終了することを示している。このように特許文献１では、置換対象となるシングルビアセルに隣接する配線状況のみで置換可否を判定している。即ち、特許文献１ではシングルビアセルと隣接するメタル配線との間にダブルビアセルを置換出来るスペースが十分に確保されていないと、ダブルビアセルの使用率を向上させることが出来ない。尚、本発明では特許文献１のダブルビアセルに相当する役割をリダンダントビアセルと称する。
【課題を解決するための手段】
【００１５】
以下に、発明を実施するための最良の形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の半導体集積回路のレイアウト装置は、半導体集積回路のレイアウト中のシングルビアセルをリダンダントビアセルに置換可能か否かを判定する判定部（１０４）と、リダンダントビアセルのサイズは、シングルビアセルサイズより大きく、判定部（１０４）が、シングルビアセルをリダンダントビアセルに置換できないと判定したとき、レイアウトを再配線してスペースを確保する再配線部（１０７）と、シングルビアセルを、リダンダントビアセルに置換するリダンダントビアセル置換部（１２０）とを具備する。
【発明の効果】
【００１７】
本発明は、半導体集積回路の設計支援システムであって半導体集積回路のレイアウト処理を行う。シングルビアセルの隣接する配線領域に、リダンダントビアセル化するための余剰の配線領域がない場合でも、メタル配線の配線位置を最大限保ち、チップサイズを変更しない範囲で配線レイアウトを一部変更してリダンダントビアセルへの置換を可能とする。即ち、リダンダントビアセルの使用率を増加し歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明の実施の形態に係る半導体集積回路のレイアウト処理を説明する。
【００１９】
半導体集積回路の設計支援システムである本発明の実施の形態に係るレイアウト処理は、コンピュータを用いて実現可能である。図２は、半導体集積回路のレイアウト処理を実行するための本発明の実施形態によるレイアウトシステム１の構成を示すブロック図である。このレイアウトシステム１は、ＣＰＵ２（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；中央演算処理装置）と、ハードディスクやメモリ等からなる記憶装置３及び記憶装置４と、キーボードやマウスからなる入力装置５と、ディスプレイなどの出力装置６と、各装置を接続するバス７とを備えるコンピュータシステムで動作する。
【００２０】
ＣＰＵ２は、記憶装置３及び記憶装置４に格納されている本発明の半導体集積回路のレイアウト処理に係る演算処理及び制御処理を行う。記憶装置３は、本発明に係る各機能、手段を実現するＣＤ−ＲＯＭやＤＶＤ等のコンピュータ読み取り可能な記憶媒体から読み取られたプログラムや、入力装置５から入力されたプログラム等をＣＰＵ２が実行可能な形式で格納する。記憶装置３は、本発明に係るデータ、ファイル等を読み取り可能な形式で格納する。記憶装置４は、本発明に係る半導体集積回路のレイアウト処理を実現するプログラムであるＥＤＡレイアウトツール１００を格納している。記憶装置４は、ＥＤＡレイアウトツール１００だけでなく、本発明に係るデータ、ファイル等を格納していてもよい。記憶装置４は、記憶装置３と共通でもよい。ユーザーは、入力装置５を使用してファイル編集やコマンド入力等を行う。ユーザーは、出力装置６のディスプレイ等に表示されるレイアウト等の情報を参照することが出来る。
【００２１】
本発明の第１の実施の形態を説明する。本発明は、半導体集積回路のレイアウト処理において、シングルビアセルをリダンダントビアセルに置換することによって歩留まりを向上させるために適用される。半導体集積回路の置換対象であるシングルビアセルの隣接する配線領域に、リダンダントビアセル化するための余剰の配線領域がない場合でも、レイアウトを変更してリダンダントビアセルへの置換を可能にする。図３は、本発明の半導体集積回路のレイアウト方法に係る、ＥＤＡレイアウトツール１００の構成例を示したブロック図である。本発明は、半導体集積回路のレイアウト設計に使用するＥＤＡレイアウトツール１００を用いて実行される。
【００２２】
ＥＤＡレイアウトツール１００は、レイアウトデータ取得部１０１と、シングルビアセル抽出部１０２と、メタル配線間隔計算部１０３と、リダンダントビアセル置換判定部１０４と、配線選択部１０５と、ダミーセル配置部１０６と、配線エラー修正部（再配線部）１０７と、ダミーセル削除部１０８と、ダミーセル配置判定部１０９と、リダンダントビアセル置換部１２０と、シングルビアセル抽出判定部１３０とを具備する。
【００２３】
ＥＤＡレイアウトツール１００は、シングルビアセルを用いた多層メタル配線工程終了後のレイアウトデータが格納されるレイアウトデータ１０と、レイアウト設計に係るデザインルールが格納されるデザインルール２０とをデータベースとして読み込む。また、シングルビアセルをリダンダントビアセルに置換する処理が終了した後のレイアウトデータを新レイアウトデータ３０へ格納する。レイアウトデータ１０と、デザインルール２０と、新レイアウトデータ３０とは、図２の記憶装置３及び記憶装置４の何れに格納されていても良い。
【００２４】
レイアウトデータ取得部１０１は、レイアウトデータ１０に格納される変更対象となるレイアウトデータを取得する。シングルビアセル抽出部１０２は、レイアウトデータ取得部１０１が取得した変更対象のレイアウトデータに基づき、置換対象のシングルビアセルの配置位置及び占有する領域を抽出する。メタル配線間隔計算部１０３は、シングルビアセル抽出部１０２で抽出された置換対象のシングルビアセルの配置位置に隣接するメタル配線の配線位置及び占有する領域を抽出する。更に、シングルビアセル抽出部１０２で抽出された置換対象のシングルビアセルの配置位置及び占有する領域と、そのシングルビアセルに隣接するメタル配線の配線位置及び占有する領域とに基づき、置換対象のシングルビアセルと隣接するメタル配線との配線間隔を算出する。リダンダントビアセル置換判定部１０４は、メタル配線間隔計算部１０３で算出された配線間隔と、デザインルール２０に基づくデザインルールとを照合し、置換対象のシングルビアセルをリダンダントビアセルに置換可能であるかを判定する。
【００２５】
配線選択部１０５は、リダンダントビアセル置換判定部１０４でリダンダントビアセルへの置換が不可能と判定した場合、シングルビアセル抽出部１０２で抽出された置換対象のシングルビアセルを囲む４方向の隣接するメタル配線の内の任意のメタル配線を選択する。
【００２６】
ダミーセル配置部１０６は、置換対象のシングルビアセルにダミーセルを配置する。ダミーセルは、置換するリダンダントビアセルと同一の領域を占有し、且つユニークな名称を持つビアセルである。ダミーセル配置部１０６は、ダミーセルを配線選択部１０５で選択した任意のメタル配線と接触させ、配線ショートエラーが起こるように配置する。リダンダントビアセル及びリダンダントビアセルに関連するダミーセルの大きさは、任意に設定出来る。
【００２７】
配線エラー修正部（再配線部）１０７は、ダミーセルによって生じた配線ショートエラーの修正が可能であるかを判定する。修正可能と判定した場合、配線エラー修正部１０７は配線ショートエラーのないレイアウトへ変更する。
【００２８】
ダミーセル削除部１０８は、配線エラー修正部１０７で修正判定を行った後、レイアウト上にあるダミーセルを削除する。配線ショートエラーが修正可能の場合は、レイアウトへ変更後にダミーセルの削除を行う。
【００２９】
ダミーセル配置判定部１０９は、ダミーセルに基づく配線ショートエラーの修正が不可能な場合、置換対象のシングルビアセルを囲む４方向の隣接するメタル配線の全てが選択されたかを判定する。
【００３０】
リダンダントビアセル置換部１２０は、置換対象のシングルビアセルをリダンダントセルに置換する。置換するリダンダントビアセルは、ダミーセルを用いた場合はダミーセルと同一の大きさのリダンダントセルを配置する。
【００３１】
シングルビアセル抽出判定部１３０は、変更対象であるレイアウトデータの全てのシングルビアセルが抽出されたかを判定する。全てのシングルビアセルが抽出された場合、得られたレイアウトデータを新レイアウトデータ３０へ格納する。
【００３２】
図４は、半導体集積回路のレイアウト処理を実行するための本発明の第１の実施の形態によるリダンダントビアセルの配置処理フローを示すフローチャートである。
【００３３】
図４のフローチャートを参照し処理動作を説明する。
半導体集積回路のレイアウト設計において、ＥＤＡレイアウトツール１００は、多層メタル配線工程終了後のレイアウトデータをレイアウトデータ１０に格納する。レイアウトデータ取得部１０１は、シングルビアセルを用いた変更対象のレイアウトデータを、レイアウトデータ１０から取得する（ステップＳ１０）。
【００３４】
シングルビアセル抽出部１０２は、取得したレイアウトデータに基づきシングルビアセルを検索する。シングルビアセル抽出部１０２は、最初に選択したシングルビアセル２００の配置位置及び占有領域を取得したレイアウトデータから抽出する（ステップＳ２０）。抽出されたシングルビアセル２００は、リダンダントビアセルへの置換対象となる（図５Ａ）。
【００３５】
図５Ａは、半導体集積回路の置換対象のシングルビアセル２００と隣接するメタル配線Ｈ２、Ｈ３、Ｖ２、Ｖ３の一例を示した図である。図中のＨ１、Ｈ２、Ｈ３は、各々Ｘ方向の同一配線層上にあるメタル配線を示す。図中のＶ１、Ｖ２、Ｖ３は、各々Ｙ方向の同一配線層上にあるメタル配線を示す。メタル配線Ｈ１、Ｈ２、Ｈ３と、メタル配線Ｖ１、Ｖ２、Ｖ３とは配線層が異なり、Ｖ１、Ｖ２、Ｖ３の層が上層にあることを示している。Ｘ方向のメタル配線Ｈ１と、Ｙ方向のメタル配線Ｖ１との交点には、ビア２０１が１つ存在する。ビア２０１と交差するメタル配線層との領域が、置換対象のシングルビアセル２００である。配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａは、シングルビアセル２００と隣接するメタル配線Ｈ２、Ｈ３、Ｖ２、Ｖ３との配線間隔を算出する箇所を示す。配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａは、各々隣接するメタル配線Ｈ２、Ｈ３、Ｖ２、Ｖ３と最短の間隔を示す。
【００３６】
本明細書において、「シングルビアセル」は異なる配線層上の配線同士が単一のビアで接続されている場合に、そのビアとビアの含まれるメタル配線と同じ幅のメタル配線領域を含むものである。「リダンダントビア」は、異なる配線層上の配線同士が２以上のビアで接続されている場合に、それらビアとビアの含まれるメタル配線と同じ幅のメタル配線領域を含むものである。
【００３７】
メタル配線間隔計算部１０３は、置換対象のシングルビアセル２００と隣接するメタル配線Ｈ２、Ｈ３、Ｖ２、Ｖ３の配置位置及び占有領域を取得したレイアウトデータから抽出する。メタル配線間隔計算部１０３は、シングルビアセル２００と隣接するメタル配線Ｈ２、Ｈ３、Ｖ２、Ｖ３との配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａを算出する（ステップＳ３０）。
【００３８】
リダンダントビアセル置換判定部１０４は、算出された配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａをデザインルール２０に格納されているデザインルールと照合し、シングルビアセル２００をリダンダントセルへ置換することが可能であるかを判定する（ステップＳ４０）。
【００３９】
リダンダントビアセル置換判定部１０４が実行する判定の詳細を説明する。リダンダントビアセル置換判定部１０４は、算出された配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａと、デザインルール２０に格納されているリダンダントビアセルへ置換するために必要な配線間隔を比較する。比較の結果、配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａの何れもがリダンダントビアセルへ置換するために必要な配線間隔に満たない場合、リダンダントビアセル置換判定部１０４は、リダンダントビアセルへの置換は不可能と判定する。
【００４０】
図５Ｂは、図４に示すフローチャートのリダンダントビアセルへの置換が可能な場合（ＹＥＳ）を示したレイアウト図である。図５Ｂは、図５Ａのレイアウトの配線間隔５０Ａ、５１Ａ、５２Ａ、５３Ａの内で、配線間隔５１Ｂとして示した配線間隔が異なる一例である。配線間隔５１Ｂは、シングルビアセル２００をリダンダントビアセル３００に置換した場合に、配線ショートエラーを起こさない配線間隔であることを示す。
【００４１】
リダンダントビアセル置換判定部１０４は、算出された配線間隔５０Ａ、５１Ｂ、５２Ａ、５３Ａと、デザインルール２０に格納されているリダンダントビアセル３００へ置換するために必要な配線間隔を比較する。比較の結果、配線間隔５０Ａ、５１Ｂ、５２Ａ、５３Ａのうち少なくもと１つの配線間隔５１Ｂが、リダンダントビアセルへ置換するために必要な配線間隔を満たすため、リダンダントビアセルへの置換は可能と判定する。
【００４２】
図５Ｃは、図５Ｂのシングルビアセル２００をリダンダントビアセル３００へ置換したレイアウトである（ステップＳ１１０）。図５Ｃリダンダントビアセル３００は、配線間隔５１Ｂの方向に配置される。リダンダントビアセル３００は、２つのビア３０１と、ビア３０１周辺のメタル配線領域を占有する。
【００４３】
リダンダントビアセル置換判定部１０４が、置換対象のシングルビアセル２００をリダンダントビアセルへ置換不可能と判定した場合の処理フローを説明する。レイアウトは図５Ａで示される。配線選択部１０５は、シングルビアセル２００に隣接するメタル配線Ｈ２、Ｈ３、Ｖ２、Ｖ３のうちから、任意に１つの配線を選択する（ステップＳ５０）。本説明では、メタル配線Ｈ３が選択された場合を例示する。
【００４４】
ダミーセル配置部１０６は、置換対象のシングルビアセル２００と、選択されたメタル配線Ｈ３とを、配線ショートエラーを起こさせるようにビアセルで接続する（ステップＳ６０）。このとき接続に使用されるビアセルは、ダミーセル２５０と称する。ダミーセル２５０は、シングルビアセル２００をリダンダントビアセル３００に置換する場合に必要なビアとメタル配線領域を占有し、且つユニークな名称を持っているビアセルである。
【００４５】
図６Ａは、図５Ａのシングルビアセル２００の上にダミーセル２５０を配置したレイアウトである。ダミーセル２５０は、シングルビアセル２００が占有する領域を含み、メタル配線Ｈ３に接続して、回路に配線ショートエラーを起こさせている。図中の丸点線部は、配線ショートエラー箇所２６０を示す。尚、ダミーセル２５０を配置した時点では、シングルビアセル２００は削除されていない。
【００４６】
配線エラー修正部１０７は、ダミーセル２５０が配置されたレイアウトの配線ショートエラーの修正を実行する（ステップＳ７０）。更に、配線エラー修正部１０７は、レイアウトの修正可否を判定する（ステップＳ８０）。
【００４７】
配線エラー修正部１０７が、レイアウトの修正可能と判定する場合を説明する。図６Ｂは、図６Ａに関連した、配線再配置部１０７で修正可能なレイアウトを示した図である。図６Ｂは、Ｘ方向のメタル配線Ｈ１とＹ方向のメタル配線Ｖ１とがシングルビアセル２００によって接続されている。そして、シングルビアセル２００とメタル配線Ｈ３とがダミーセル２５０によって接触し、配線ショートエラー箇所２６０において配線ショートエラーを生じている状況を示している。ここで、メタル配線を移動することが出来る領域を空配線領域と称する。図６Ｂの例では、メタル配線Ｈ３に隣接する空配線領域４００が存在する。配線エラー修正部１０７は、メタル配線Ｈ３を空配線領域４００へ移動することで配線ショートエラーを修正する。そして、配線エラー修正部１０７は、配線ショートエラーが解消したため修正可能（ＹＥＳ）と判定する。
【００４８】
配線エラー修正部１０７が、レイアウトの修正が不可能と判定する場合を説明する。図６Ｄは、図６Ａに関連した、配線エラー修正部１０７で修正の不可能なレイアウトを示した図である。図６Ｄは、Ｘ方向のメタル配線Ｈ１とＹ方向のメタル配線Ｖ１とがシングルビアセル２００によって接続されている。そして、シングルビアセル２００とメタル配線Ｈ３とがダミーセル２５０によって接触し、配線ショートエラー箇所２６０において配線ショートエラーを生じている状況を示している。尚、メタル配線Ｈ７は、メタル配線Ｈ１と同一の配線層にある。図６Ｄの例では、メタル配線Ｈ３に隣接する空配線領域が存在しない。更に、メタル配線Ｈ７に対してダミーセル２５０と反対の（ダミーセル２５０から離れる）方向にも、空配線領域が存在しないとする。配線エラー修正部１０７は、メタル配線Ｈ３、Ｈ５、Ｈ７を移動して配線ショートエラーを修正することが出来ない。配線エラー修正部１０７は、配線ショートエラーが解消しないため修正不可能（ＮＯ）と判定する。
【００４９】
ダミーセル削除部１０８は、配線エラー修正部１０７によって修正可否の判定後、ダミーセルをレイアウトから削除する（ステップＳ９０、ステップＳ１００）。
【００５０】
図６Ｅは、配線ショートエラーの修正が不可能と判定された後、ダミーセルをレイアウトから削除した図である。本発明では、シングルビアセル２００へダミーセル２５０を配置し、配線を移動させて配線ショートエラーの修正を実施する。配線ショートエラーが解消出来ない場合はダミーセル２５０を削除するだけで済み、レイアウトに影響が出ない特徴をもつ。
【００５１】
ダミーセル配置判定部１０９は、配線エラー修正部１０７で修正不可能と判定され、更にダミーセル削除部１０８でダミーセルを削除した置換対象のシングルビアセル２００に対して、隣接する４方向のメタル配線の全てにダミーセル２５０を配置したかを判定する（ステップＳ１０５）。全ての隣接するメタル配線へダミーセル２５０の配置が終了していれば、次のステップ（ステップＳ１２０）へ進む。全てのメタル配線へダミーセル２５０の配置が終了していなければ、修正対象配線の選択（ステップＳ５０）へ戻る。
【００５２】
リダンダントビアセル置換部１２０は、シングルビアセル２００をリダンダントビアセル３００へ置換する（Ｓ１１０）。図６Ｃは、図６Ｂのシングルビアセル２００をリダンダントビアセル３００へ置換したレイアウトの図である。
【００５３】
シングルビアセル抽出判定部１３０は、抽出した変更対象となるレイアウトデータのシングルビアセルの全ての抽出が完了したかを判定する（ステップＳ１２０）。全ての変更が完了し得られたレイアウトデータは、新レイアウトデータ３０へ格納され、半導体集積回路のレイアウト処理を終了する。全てのシングルビアセルの抽出が完了していないと判定した場合は、シングルビアセルの抽出（ステップＳ２０）へ戻り、それ以降の処理を繰り返す。
【００５４】
このように本発明の第１の実施の形態は、シングルビアセルを用いた多層メタル配線工程において、メタル配線の配線位置を最大限保ちつつ、より多くのシングルビアセルをリダンダントビアセルへ置換することが出来る。何故なら、置換対象のシングルビアセルをリダンダントビアセルへ置換することがデザインルールによって不可能と判定された場合でも、配線を一部移動する事でリダンダントビアセルに置換出来るためである。特許文献１のリダンダントビアセルの配置処理では、置換対象のシングルビアセルを囲む配線の内、リダンダントビアセルが配置出来る十分な領域が存在する場合のみリダンダントビアセルへの置換を可能にする。本発明は、半導体集積回路の置換対象のシングルビアセルが、リダンダントビアセルを配置出来ないほど隣接した４つの配線に囲まれている場合においても、チップサイズを変更しない範囲でメタル配線を移動させて置換することを実現した。即ち、半導体集積回路のレイアウトにおいて、チップサイズを変更せずにより多くのリダンダントビアセルを配置可能とし、歩留まりの向上に大変効果がある。更にダミーセルを用いる方法は、ダミーセルに基づく配線ショートエラーが解消出来ない場合の処理において、ダミーセルを削除するだけで済み、レイアウトに影響が出ない特徴をもつ。よって、レイアウト設計期間を短くすることが可能である。
【００５５】
本発明の第２の実施の形態を説明する。図７は、半導体集積回路のレイアウト処理を実行するための本発明の第２の実施の形態によるリダンダントビアセルの配置処理フローを示すフローチャートである。
【００５６】
本発明の第２の実施の形態は、第１の実施の形態の修正対象配線の選択のステップ（ステップＳ５０）を変更している。それ以外は第１の実施の形態と同じである。第１の実施の形態は、置換対象のシングルビアセルに隣接するメタル配線のうちから、任意に選択したメタル配線と接触するようにダミーセルを配置した。第２の実施の形態では、任意にメタル配線を選択するのではなく、配線選択部１０５がダミーセルを接触させるメタル配線を予め選定する。
【００５７】
第１の実施の形態と同様に、レイアウトデータ１０から抽出したレイアウトデータに基づき処理を実行する。ステップ４０までの処理は第１の実施の形態と同じである。リダンダントビアセル置換判定部１０４は、置換対象のシングルビアセルをリダンダントビアセルに置換可能であるかをデザインルール２０を参照し判定する（ステップＳ４０）。
【００５８】
配線選択部１０５は、リダンダントビアセル置換判定部１０４で置換不可能と判定された場合、置換対象のシングルビアセルの周辺のメタル配線のレイアウトに基づき、ダミーセルを配置するメタル配線を選択する（ステップＳ５５）。
【００５９】
第２の実施の形態に係る配線選択部１０５の動作の詳細について図８Ａを用いて説明する。図中のメタル配線Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６は、各々Ｘ方向の同一配線層上にあるメタル配線を示す。図中のメタル配線Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７は、各々Ｙ方向の同一配線層上にあるメタル配線を示す。メタル配線Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６と、メタル配線Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７とは配線層が異なり、メタル配線Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７の層が上層にあることを示している。Ｘ方向のメタル配線Ｈ１と、Ｙ方向のメタル配線Ｖ１との交点は、置換対象のシングルビアセル２００を示している。また、シングルビアセルと最も隣接する配線領域を１ＴＲＡＣＫ目の配線領域４１０と称する。更に、１ＴＲＡＣＫ目の配線領域に隣接する、置換対象のシングルビアセル２００を基準として外側の配線領域を２ＴＲＡＣＫ目の配線領域４２０と称する。
【００６０】
配線選択部１０５は、２ＴＲＡＣＫ目の配線領域４２０にメタル配線が存在するかを確認する。図８Ａの例では、配線選択部１０５は２ＴＲＡＣＫ目の配線領域４２０の配線状態に基づいてメタル配線Ｈ３を選択する。
【００６１】
ダミーセル配置部１０６は、２ＴＲＡＣＫ目の配線領域４２０にメタル配線が存在しない方向へダミーセルを配置する（ステップＳ６０）。図８Ａの例では、置換対象のシングルビアセル２００とメタル配線Ｈ３とを接続するようにダミーセル２５０を配置する。
【００６２】
図８Ｂは、図８Ａにダミーセル２５０を配置した図である。図８Ｂは、Ｘ方向のメタル配線Ｈ１とＹ方向のメタル配線Ｖ１とがシングルビアセル２００によって接続されている。そして、シングルビアセル２００とメタル配線Ｈ３とがダミーセル２５０によって接触し、配線ショートエラー箇所２６０において配線ショートエラーを生じている状況を示している。
以降の処理動作は、第１の実施の形態と同様である。
【００６３】
図８Ｃは、図８Ａの置換対象のシングルビアセル２００をリダンダントビアセル３００へ置換した図である。図８Ｂで示した配置されたダミーセル２５０とメタル配線Ｈ３との配線ショートエラーを解消するため、配線エラー修正部１０７は配線を再配置し直す（ステップＳ７０）。ダミーセル削除部１０８は、変更されたレイアウトからダミーセル２５０を削除する（ステップＳ９０）。リダンダントビアセル置換部１２０は、シングルビアセル２００をリダンダントビアセル３００に置換する（ステップＳ１１０）。
【００６４】
図８Ｄは、図８Ａ同様に第１及び第２の実施の形態に係る半導体集積回路のレイアウト処理を更に適応出来るレイアウトを示した図である。図８Ａ同様に、シングルビアセルと最も隣接する配線領域を１ＴＲＡＣＫ目の配線領域４１０と称する。１ＴＲＡＣＫ目の配線領域４１０に隣接する、置換対象のシングルビアセル２００を基準として外側の配線領域を２ＴＲＡＣＫ目の配線領域４２０と称する。更に、２ＴＲＡＣＫ目の配線領域４２０に隣接する、置換対象のシングルビアセル２００を基準として外側の配線領域を３ＴＲＡＣＫ目の配線領域４３０と称する。
【００６５】
第１及び第２の実施の形態は、図８Ｃに示すように、２ＴＲＡＣＫ目の配線領域４２０にメタル配線を移動出来る空のメタル配線領域が存在しない場合、シングルビアセル２００を基準として更に外側に隣接する３ＴＲＡＣＫ目の配線領域４３０を空配線領域として適応することが出来る。第１及び第２の実施の形態は、３ＴＲＡＣＫ目の配線領域４３０にメタル配線を移動出来る空のメタル配線が存在しない場合、更に外側の配線領域から空配線領域を認識することが出来る。
【００６６】
第２の実施の形態は、配線選択部１０５が置換対象のシングルビアセルを基準として、２ＴＲＡＣＫ目の配線領域にメタル配線の存在の有無を確認する。そして、２ＴＡＲＣＫ目の配線領域にメタル配線が存在しないメタル配線にダミーセルを接触させる。ダミーセルに基づく配線ショートエラーは、選択したメタル配線を移動することによって解消される。つまり、第１の実施の形態の様に隣接する４つのメタル配線から任意の１つを選択するよりも、迅速に的確なメタル配線のレイアウト変更を可能としている。
更に、第１及び第２の実施の形態は３ＴＲＡＣＫ目とそれ以上外側に位置する配線領域も、配線を移動出来る空配線領域が存在する場合は応用していくことも可能である。
本発明の設計支援システムに従って半導体集積回路のレイアウトデータが作成される。そして、そのレイアウトデータに基づいて半導体集積回路を製造することが出来る。製造に係るその他の工程については、当業者に周知の方法を用いる。
【図面の簡単な説明】
【００６７】
【図１】図１は、特許文献１に係るダブルビアセルの配置方法の処理動作を示すフローチャートである。
【図２】図２は、本発明の半導体集積回路のレイアウト処理に係るレイアウトシステム１のハードウエア構成例を示すブロック図である。
【図３】図３は、本発明の半導体集積回路のレイアウト処理に係るＥＤＡレイアウトツール１００の構成例を示したブロック図である。
【図４】図４は、半導体集積回路のレイアウト処理を実行するための本発明の第１の実施の形態の処理動作を示すフローチャートである。
【図５Ａ】図５Ａは、本発明を適用する置換対象のシングルビアセルと隣接するメタル配線の一例を示した図である。
【図５Ｂ】図５Ｂは、図４に示すフローチャートにおけるリダンダントビアセル３００への置換可能な場合を示したレイアウトである。
【図５Ｃ】図５Ｃは、図５Ｂのシングルビアセル２００をリダンダントビアセル３００へ置換後のレイアウトである。
【図６Ａ】図６Ａは、図５Ａのシングルビアセル２００の上にダミーセル２５０を配置したレイアウトである。
【図６Ｂ】図６Ｂは、ダミーセル２５０を配置した配線ショートエラーの自動修正が可能なレイアウトの図である。
【図６Ｃ】図６Ｃは、図６Ｂのシングルビアセル２００をリダンダントビアセル３００へ置換した図である。
【図６Ｄ】図６Ｄは、ダミーセル２５０を配置した配線ショートエラーの自動修正が不可能なレイアウトの図である。
【図６Ｅ】図６Ｅは、図６Ｄのダミーセル２５０を削除した図である。
【図７】図７は、半導体集積回路のレイアウト処理を実行するための本発明の第２の実施の形態の処理動作を示すフローチャートである。
【図８Ａ】図８Ａは、本発明の半導体集積回路のレイアウト処理の第２の実施の形態を説明するレイアウトである。
【図８Ｂ】図８Ｂは、図８Ａのシングルビアセル２００へダミーセル２５０を配置した図である。
【図８Ｃ】図８Ｃは、図８Ａのシングルビアセル２００をリダンダントビアセル３００へ置換した図である。
【図８Ｄ】図８Ｄは、本発明の半導体集積回路のレイアウト方法の第１及び第２の実施の形態の適応範囲を更に広げる説明の図である。
【符号の説明】
【００６８】
１      レイアウトシステム
２      ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；中央演算処理装置）
３      記憶装置
４      記憶装置
５      入力装置
６      出力装置
７      バス
１０    レイアウトデータ
２０    デザインルール
３０    新レイアウトデータ
５０Ａ、５１Ａ、５２Ａ、５３Ａ  配線間隔
５１Ｂ  配線間隔
１００  ＥＤＡレイアウトツール
１０１  レイアウトデータ取得部
１０２  シングルビアセル抽出部
１０３  メタル配線間隔計算部
１０４  リダンダントビアセル置換判定部
１０５  配線選択部
１０６  ダミーセル配置部
１０７  配線エラー修正部
１０８  ダミーセル削除部
１０９  ダミーセル配置判定部
１２０  リダンダントビアセル置換部
１３０  シングルビアセル抽出判定部
２００  シングルビアセル
２０１  ビア
２５０  ダミーセル
２６０  配線ショートエラー箇所
３００  リダンダントビアセル
３０１  ビア
４００  空配線領域
４１０  １ＴＲＡＣＫ目の配線領域
４２０  ２ＴＡＲＣＫ目の配線領域
４３０  ３ＴＲＡＣＫ目の配線領域
Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６、Ｈ７  メタル配線
Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
2009135163.tif 000013
【図６Ｅ】
2009135163.tif 000014
【図７】
2009135163.tif 000015
【図８Ａ】
2009135163.tif 000016
【図８Ｂ】
2009135163.tif 000017
【図８Ｃ】
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【図８Ｄ】
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