(57)【要約】【課題】読み出し時間を短縮するとともに、高集積化されたスイッチング抵抗ＲＡＭを実現する。【解決手段】Ｎウエル１１をコレクタ層とし、Ｎウエル１１の表面に形成されたＰ＋型Ｓｉ層１２Ａをベース層とし、Ｐ＋型Ｓｉ層１２Ａの表面に形成されたＮ＋型Ｓｉ層１５をエミッタ層とする、ＮＰＮ型のバイポーラトランジスタＢＴが形成されている。また、Ｎ＋型Ｓｉ層１５に電気的に接続されたワード線ＷＬ０、ワード線ＷＬ０に交差したビット線ＢＬ１〜ＢＬ４が形成されている。また、Ｐ＋型Ｓｉ層１２Ａの表面に形成され、対応するビット線に電気的に接続されるとともに、ＯＮ状態とＯＦＦ状態の間でスイッチングする複数のスイッチング層１４と、Ｐ＋型Ｓｉ層１２Ａを所定の電位に固定する電位固定線１９Ａが形成されている。【選択図】図１
2009135290.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ層と、
前記コレクタ層の表面に形成されたベース層と、
前記ベース層の表面に形成されたエミッタ層と、
前記エミッタ層に電気的に接続されたワード線と、
前記ワード線に交差して前記ベース層上に延びる複数のビット線と、
前記ベース層の表面に形成され、対応する前記ビット線に電気的に接続されるとともに、
ＯＮ状態とＯＦＦ状態の間でスイッチングする複数のスイッチング層と、
前記ベース層を所定の電位に固定する電位固定線と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ベース層はＳｉ層からなり、前記スイッチング層は、前記Ｓｉ層に
積層されたＳｉＣ層と、前記ＳｉＣ層上に積層され、対応する前記ビット線に接続されたＳｉ酸化層と、からなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記Ｓｉ酸化層は、ＳｉＣ層上に積層された第１のＳｉ酸化層と、前記第１のＳｉ酸化層に積層された第２のＳｉ酸化層を含み、
前記第２のＳｉ酸化層のＳｉＯ２の構成割合が、前記第１のＳｉ酸化層のＳｉＯ２の構成割合より大きいことを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ層、ＳｉＣ層、Ｓｉ酸化層で構成される２端子のメモリセルを用いた半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置は情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置として、フラッシュメモリやＲＡＭ、ＲＯＭなどが用いられており、それらは制御電極が３つ必要な３端子メモリである。近年、記憶情報量の拡大の要請に伴って、２つの電極で制御可能な２端子メモリの出現が望まれている。２端子メモリは３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける占有面積が少なくなる。よって、回路基板の単位面積当たりにおけるメモリ数を増加することができ、面積あたりの情報量、即ち、記憶情報密度を拡大することができる。よって、面積の小さい基板で、取り扱える情報量の多い記憶装置の作製が可能となる。
【０００３】
近年、２端子メモリとしてスイッチング抵抗ＲＡＭが研究されている。スイッチング抵抗ＲＡＭは、電位印加によりＯＮ状態とＯＦＦ状態の間でスイッチングする、スイッチング層を用いてメモリセルを形成し、このメモリセルをビット線とワード線の各交差点に接続した構成を有している。スイッチング層は、等価回路的には抵抗素子とみなすことができ、ＯＮ状態では抵抗値が低くなり、ＯＦＦ状態では抵抗値が高くなるという性質を持っている。そして、ビット線とワード線に印加する電位を制御することにより、データの書き込み、読み出し、消去が可能になっている。
【０００４】
図１６はそのようなスイッチング抵抗ＲＡＭの構成を示す図である。ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１の各交差点に、スイッチング層を含んだメモリセルＣＥＬ１〜ＣＥＬ４が接続されている。
【０００５】
今、メモリセルＣＥＬ１が選択されたとする。この時、ビット線ＢＬ１、ワード線ＷＬ０が選択されており、それぞれの電位が、Ｈレベル、Ｌレベルに設定される。非選択のビット線ＢＬ０の電位はＬレベル、非選択のワード線ＷＬ１の電位はＨレベルに設定されている。そこで、ビット線ＢＬ１に電流センスアンプを接続すれば、選択されたメモリセルＣＥＬ１に流れる電流をセンスすることができる。すなわち、メモリセルＣＥＬ１がＯＮ状態に設定されていれば電流は大きくなり、ＯＦＦ状態に設定されていれば電流は小さくなるので、電流センスアンプのセンス結果に基づいて、メモリセルＣＥＬ１に記憶されたデータ（「１」又は「０」）を読み出すことができる。
【非特許文献１】Y.Hosoi et.al. 「High Speed Unipolar Switching Resistance RRAM (RRAM) Technology」IEDM 2006 30-7
【非特許文献２】K.Takada、M.Fukumoto、Y.Suda、「Memory Function of a SiO2/β-SiC/Si MIS Diode」 Ext. Abs. 1999 International Conference on Solid State and Materials, p.132-133 (1999)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したスイッチング抵抗ＲＡＭにおいては、第１に、スイッチング層を流れる読み出し電流が小さいために、読み出し時間が長くなるという問題があった。
【０００７】
また、第２に、読み出し時に、非選択ワード線等を経由した不必要な回り込み電流が生じ、消費電流が非常に大きくなるという問題があった。以下で、この回り込み電流について図１６を参照して説明する。
【０００８】
今、メモリセルＣＥＬ３、ＣＥＬ４がＯＮ状態に設定されているとする。そうすると、非選択のワード線ＷＬ１からメモリセルＣＥＬ３，４を経由して選択されたワード線ＷＬ０に回り込み電流が流れ込む。回り込み電流は図示しない、他の非選択のワード線からも生じるので、消費電流が非常に大きくなってしまう。また、回り込み電流が選択されたワード線ＷＬ０に流れ込むと、ワード線ＷＬ０の電位が上昇し、選択されたメモリセルＣＥＬ１に流れる電流が小さくなるという問題も生じる。
【０００９】
ここで、非選択のメモリセルＣＥＬ３は、選択されたメモリセルＣＥＬ１とは逆にバイアスされており、こうした逆バイアス下で非選択のメモリセルＣＥＬ３に電流が流れるために、回り込み電流が生じていた。そこで、図１７に示すように、各メモリセルＣＥＬ１〜ＣＥＬ４のスイッチング層に、それぞれ直列にダイオードＤ１〜Ｄ４を接続することにより、回り込み電流の発生を防止することが考えられる。
【００１０】
しかしながら、メモリセルを構成する素子数が増加し、占有面積が増加するという問題がある。また、従来のスイッチング抵抗ＲＡＭでは、メモリセルＣＥＬ１〜ＣＥＬ４をＯＮ状態からＯＦＦ状態に遷移させるには、読み出し時とは逆の方向に、つまり、ワード線からビット線方向に、スイッチング膜に逆方向電流を流すことが必要であるが、上述のようにダイオードＤ１〜Ｄ４を設けると、逆方向電流が流せなくなる。そこで、図１８に示すように、リセット電極Ｒ１，Ｒ０を設け、ダイオードＤ１〜Ｄ４をバイパスしてスイッチング膜に逆方向電流を流すようにすればこの問題は解決するが、さらに素子数が増加し、占有面積が増加することは避け難い。
【課題を解決するための手段】
【００１１】
本発明の半導体メモリ装置は、上述した課題に鑑みてなされたものであり、コレクタ層と、前記コレクタ層の表面に形成されたベース層と、前記ベース層の表面に形成されたエミッタ層と、前記エミッタ層に電気的に接続されたワード線と、前記ワード線に交差して前記ベース層上に延びる複数のビット線と、前記ベース層の表面に形成され、対応する前記ビット線に電気的に接続されるとともに、ＯＮ状態とＯＦＦ状態の間でスイッチングする複数のスイッチング層と、前記ベース層を所定の電位に固定する電位固定線と、を備えることを特徴とする。
【００１２】
かかる構成によれば、ビット線からスイッチング層を介してベース層に流れる読み出し電流は、コレクタ層、ベース層、エミッタ層から構成されるバイポーラトランジスタにより増幅されてワード線に出力されるため、これをセンスすることにより読み出し時間を短縮することができる。
【００１３】
また、上記構成に加えて、前記ベース層はＳｉ層からなり、前記スイッチング層は、前記Ｓｉ層に積層されたＳｉＣ層と、前記ＳｉＣ層上に積層され、対応する前記ビット線に接続されたＳｉ酸化層とからなることを特徴とする。
【００１４】
かかる構成によれば、スイッチング層を逆バイアスした時に流れる逆方向電流をダイオードの逆方向リーク電流程度に小さくできる。これは、スイッチング層がダイオードの働きを有しているためである。また、スイッチング層をＯＮ状態からＯＦＦ状態に遷移させるためには、これに逆方向電位を印加すればよく、大きな逆方向電流を流す必要はない。従って、従来のように、スイッチング層とは別個にダイオードやリセット電極を設ける必要がないので、メモリセルの占有面積を非常に小さくすることができ、これにより高集積化されたスイッチング抵抗ＲＡＭを実現することができる。
【発明の効果】
【００１５】
本発明の半導体メモリ装置によれば、読み出し時間を短縮するとともに、高集積化されたスイッチング抵抗ＲＡＭを実現することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態に係る半導体メモリ装置の構成について図面を参照しながら説明する。図１は半導体メモリ装置の平面図、図２は図１のＸ−Ｘ線に沿った断面図である。
【００１７】
Ｐ型Ｓｉ（シリコン）基板１０の表面に、Ｎ型不純物が拡散されることによりＮウエル１１が形成されている。Ｎウエル１１はコレクタ層として用いられる。Ｎウエル１１の表面にさらにＰ型不純物が拡散されることにより島状のＰ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが形成されている。Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄはベース層として用いられる。Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、素子分離絶縁膜１３によって互いに分離されている。素子分離絶縁膜１３は、トレンチに埋め込まれたＳｉ酸化層であることが微細化の上で好ましいが、いわゆるＬＯＣＯＳ（Local Oxidation of Silicon ）酸化膜でもよい。
【００１８】
また、Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの表面には、ＯＮ状態とＯＦＦ状態の間でスイッチングするスイッチング層１４が形成されている。スイッチング層１４は、図３に示すように、Ｐ＋型Ｓｉ層１２Ａの表面に積層されたＳｉＣ（炭化シリコン）層１４Ａと、ＳｉＣ層１４Ａ上に積層されたＳｉ酸化層１４Ｂとから構成されている。Ｐ＋型Ｓｉ層１２Ｂ，１２Ｃ，１２Ｄ上のスイッチング層１４についても同じである。スイッチング層１４は、ビット線ＢＬ１〜ＢＬ４とワード線ＷＬ０，ＷＬ１の交差点に対応して設けられている。即ち、ビット線ＢＬ１〜ＢＬ４とワード線ＷＬ０，ＷＬ１の各交差点に１つのメモリセルが形成されている。
【００１９】
図１、図２では、1つのP+型Si層内に3つのメモリセルが形成されているが、寄生容量による読み出し時間が長くならない範囲でメモリセル数を増やしても良い。
【００２０】
また、Ｐ＋型Ｓｉ層１２Ａ，１２Ｃの端部の表面には、エミッタ層として用いられるＮ＋型Ｓｉ層１５が形成されている。尚、本実施形態では、Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの中には、それぞれ３つのスイッチング層１４が形成されるが、図１，図２において、Ｐ＋型Ｓｉ層１２Ｂ，１２Dについては、便宜上１つのスイッチング層１４だけを図示している。
【００２１】
スイッチング層１４、Ｎ＋型Ｓｉ層１５が形成されたＰ型Ｓｉ基板１０上には第１の層間絶縁膜１６が形成されている。第１の層間絶縁膜１６にはスイッチング層１４、Ｎ＋型Ｓｉ層１５に対応してコンタクトホールが形成されている。そして、各コンタクトホールに埋め込まれた電極を介して、スイッチング層１４のＳｉ酸化層１４Ｂは、対応したビット線ＢＬ１〜ＢＬ４に電気的に接続され、Ｎ＋型Ｓｉ層１５はエミッタ電極１８に電気的に接続されている。また、Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ上の第１の層間絶縁膜１６にもそれぞれコンタクトホールが形成されている。そして、各コンタクトホールに埋め込まれた電極を介して、各Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ（ベース層）は、電位を固定するための電位固定線１９Ａ，１９Ｂ，１９Ｃ，１９Ｄにそれぞれ電気的に接続されている。
【００２２】
また、第１の層間絶縁膜１６上には第２の層間絶縁膜１７が形成されている。第２の層間絶縁膜１７にエミッタ電極１８に対応してコンタクトホールが形成され、コンタクトホールに埋め込まれた電極を介して、エミッタ電極１８は対応するワード線ＷＬ０，ＷＬ１に電気的に接続されている。
【００２３】
また、ワード線ＷＬ０，ＷＬ１には、読み出し電流をセンスするための不図示のセンスアンプがそれぞれ設けられている。また、ビット線ＢＬ１〜ＢＬ４、ワード線ＷＬ０，ＷＬ１、電位固定線１９Ａ，１９Ｂ，１９Ｃ，１９Ｄに書き込み、読み出し、消去に対応した電位を印加するための、不図示の電位印加手段が設けられている。
【００２４】
このように、本実施形態によれば、島状のＰ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ上は、それぞれ同一構成のメモリユニットが形成されている。１つのメモリユニットの３つのメモリセルは、スイッチング層１４として、ワード線とビット線の交差点に配置されている。従って、このようなメモリユニットを繰り返して配置することにより、任意のメモリ容量を持ったスイッチング抵抗ＲＡＭを形成することができる。そして、読み出し時には、例えば、ビット線ＢＬ１にプラスの電位を印加することで、スイッチング層１４を介して読み出し電流が流れる。読み出し電流は基本的にはトンネル電流であるためスイッチング層１４がＯＮ状態の時でも小さい。
【００２５】
この読み出し電流は、ベース電流として、Ｐ＋型Ｓｉ層１２Ａ（ベース層）からＮ＋型Ｓｉ層１５（エミッタ層）に流れ込む。すると、Ｎウエル１１をコレクタ層とし、Ｐ＋型Ｓｉ層１２Ａをベース層とし、Ｎ＋型Ｓｉ層１５をエミッタ層とする、ＮＰＮ型のバイポーラトランジスタＢＴがターンオンする。なお、Ｎウエル１１はＨレベル、ワード線ＷＬ０はＬレベルに設定されているとする。そして、読み出し電流はバイポーラトランジスタＢＴにより増幅され、その増幅された読み出し電流がワード線ＷＬ０に流れる。ワード線ＷＬ０にはセンスアンプが接続されているので、その増幅された読み出し電流をセンスアンプによりセンスすることでメモリセルに記憶された情報を短時間で読み出すことができる。
【００２６】
スイッチング層１４の各種特性や製造方法については後で詳しく説明するが、ここでは図４を参照してその電気的特性の概略を説明する。図４はスイッチング層１４に印加される電圧と、スイッチング層１４に流れる電流との関係を示している。スイッチング層１４の上層のビット線からＰ＋型Ｓｉ層１２Ａに向けて電流が流れる時にスイッチング層１４に印加される電圧がプラスの電圧、つまり順方向電圧であり、逆にＰ＋型Ｓｉ層１２Ａからビット線に向けて電流が流れる時にスイッチング層１４に印加される電圧がマイナスの電圧、つまり逆方向電圧であるとする。実際にはビット線、ワード線、電位固定線に印加する電位を制御することにより、スイッチング層１４に印加される電圧が発生する。
【００２７】
いま、スイッチング層１４がＯＦＦ状態（消去状態）の場合、抵抗の高い状態でありプラスの電圧を印加しても電流は非常に小さい。さらにプラスの電圧を高くすると、ＯＦＦ状態からＯＮ状態（書き込み状態）への遷移が起こり、スイッチング層１４は抵抗の低い状態になり、プラスの電圧を印加するとＯＦＦ状態に比して大きな電流が流れるようになる。
【００２８】
そして、このＯＮ状態でマイナスの電圧を印加すると、逆方向電流が流れる。そして、マイナスの電圧を高くするとＯＮ状態からＯＦＦ状態への遷移が起こり、スイッチング層１４は抵抗の高い状態に戻り、逆方向電流も殆ど流れなくなる。
【００２９】
尚、読み出し時には、ＯＦＦ状態からＯＮ状態への遷移が起こらない程度のプラスの電圧を印加して、スイッチング層１４を介して流れる読み出し電流を上述のように増幅してセンスすればよい。
【００３０】
上記スイッチング層１４の構成によれば、図４の破線で囲んだ部分の逆方向電流は、ダイオードの逆方向リーク電流程度に小さくできることが本発明者により確認されている。これは、スイッチング層１４がダイオードの働きを有しているためである。したがって、本実施形態の回路は、図１７のようなダイオードを組み込んだ回路と等価になる。また、スイッチング層１４をＯＮ状態からＯＦＦ状態に遷移させるためには、スイッチング層１４に対してある程度大きなマイナスの電圧を印加すればよく、大きな逆方向電流を流す必要はない。
【００３１】
従って、従来のように、スイッチング層１４とは別個にダイオードやリセット電極を設けることなく回り込み電流を防止することができる。そして、別個にダイオードやリセット電極を設ける必要がないので、メモリセルの占有面積を非常に小さくすることができ、これにより高集積化されたスイッチング抵抗ＲＡＭを実現することができる。
【００３２】
以下、本実施形態の半導体メモリ装置の詳しい動作について説明する。図５、図６、図７は、図１及び図２に示した半導体メモリ装置の等価回路を示している。また、表１に、書き込み時、読み出し時、消去時におけるビット線、ワード線等の電位状態を示す。
【００３３】
図５〜図７において、スイッチング層１４はＯＮ状態とＯＦＦ状態で抵抗値が変化する抵抗１４Ｃと、この抵抗に直列接続されたダイオード１４Ｄによって表すことができる。また、図５〜図７においては、Ｐ＋型Ｓｉ層１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対応した４つのメモリユニットが図示されている。図１及び図２では、Ｐ＋型Ｓｉ層１２Ｃ，１２Ｄに対応したビット線ＢＬ５，ＢＬ６、バイポーラトランジスタＢＴは省略されているが、図５〜図７では図示してある。
【００３４】
また、表１において、選択ビット線ＢＬ及び非選択ビット線に印加される「Ｈ」は、スイッチング層１４がＯＦＦ状態からＯＮ状態に遷移しない程度のプラス電位であり、「Ｈ＋」はスイッチング層１４がＯＦＦ状態からＯＮ状態に遷移する程度のプラス電位であり、「Ｈ」より高い電位である。また、電位固定線１９Ａ〜１９Ｄに印加される「Ｈ＋」はスイッチング層１４がＯＮ状態からＯＦＦ状態に遷移する程度のプラスの高電位である。また、Ｎウエル１１に印加される「Ｈ」は読み出し時に印加されるプラスの電位で、「Ｈ＋」はそれより高いプラスの電位である。「ＦＬ」とはフローティング状態であることを示している。「Ｌ」は「Ｈ」、「Ｈ＋」より低い電位であり、通常は接地電位である。
【表１】
2009135290.tif 000003
【００３５】
［書き込み時の動作］
いま、ビット線ＢＬ１とワード線ＷＬ０が選択されたとすると、ビット線ＢＬ１とワード線ＷＬ０の交差点のスイッチング層１４が選択セルになる。この場合、ビット線ＢＬ１の電位は「Ｈ＋」、ワード線ＷＬ０の電位は「Ｌ」に設定される。すると、選択されたスイッチング層１４に順方向電圧が印加され、スイッチング層１４は、ＯＦＦ状態からＯＮ状態に遷移する。但し、スイッチング層１４の初期状態はＯＦＦ状態とする。
【００３６】
この時、非選択のビット線ＢＬ２〜ＢＬ６と選択されたワード線ＷＬ０に対応するスイッチング層１４には電圧が印加されず、ＯＮ／ＯＦＦ状態は変化しない。
【００３７】
また、選択されたビット線ＢＬ１と非選択のワード線ＷＬ１に対応するスイッチング層１４については、非選択のワード線ＷＬ１は「ＦＬ」の状態なので、スイッチング層１４には電位が印加されず、ＯＮ／ＯＦＦ状態は変化しない。さらに、非選択のビット線ＢＬ２〜ＢＬ６と非選択のワード線ＷＬ１に対応するスイッチング層１４については、非選択のビット線ＢＬ２〜ＢＬ６の電位が「Ｌ」、非選択のワード線ＷＬ１が「ＦＬ」の状態なので、同様に、ＯＮ／ＯＦＦ状態は変化しない。
【００３８】
［読み出し時の動作］
いま、ビット線ＢＬ１とワード線ＷＬ０が選択されたとすると、ビット線ＢＬ１とワード線ＷＬ０の交差点のスイッチング層１４が選択セルになる。この場合、ビット線ＢＬ１の電位は「Ｈ」、ワード線ＷＬ０の電位は「Ｌ」に設定される。この選択セルのスイッチング層１４は、上記書き込み動作により、ＯＮ状態になっているとする。すると、このスイッチング層１４からＰ＋型Ｓｉ層１２Ａ（ベース層）に読み出し電流（ベース電流ＩＢ）が流れ、この読み出し電流はＮ＋型Ｓｉ層１５（エミッタ層）に流れ込む。すると、ＮＰＮ型のバイポーラトランジスタＢＴがターンオンする。そして、読み出し電流はバイポーラトランジスタＢＴにより増幅され、その増幅された読み出し電流がワード線ＷＬ０に流れる。この時、ワード線ＷＬ０にはエミッタ電流ＩＥ＝ＩＢ＋ＩＣが流れることになる。ＩＣはコレクタ電流である。
【００３９】
この時、選択セルと同じＰ＋型Ｓｉ層１２Ａの中にある非選択セル、つまり、非選択のビット線ＢＬ２、ＢＬ３とワード線ＷＬ０に対応するスイッチング層１４については、選択セルからＰ＋型Ｓｉ層１２Ａに読み出し電流が流れることで、Ｐ＋型Ｓｉ層１２Ａの電位が上昇して、前記スイッチング層１４に逆方向電位が印加されることになるが、その電位は小さいのでＯＮ／ＯＦＦ状態の変化が起こることはない。
【００４０】
また、非選択のビット線と選択されたワード線ＷＬ０に対応する非選択セルであって、選択セルと異なるＰ＋型Ｓｉ層１２Ｂの中にある非選択セル、つまり、非選択のビット線ＢＬ４〜ＢＬ６とワード線ＷＬ０に対応するスイッチング層１４については、ビット線ＢＬ４〜ＢＬ６の電位は「Ｌ」、電位固定線１９Ｂの電位は「Ｌ」に設定されているので、電位が印加されず、読み出し電流は流れない。また、バイポーラトランジスタＢＴにも電流は流れない。
【００４１】
また、選択されたビット線ＢＬ１と非選択のワード線ＷＬ１に対応するスイッチング層１４（Ｐ＋型Ｓｉ層１２Ｃの中にある）については、ビット線ＢＬ１の電位は「Ｈ」であり、Ｐ＋型Ｓｉ層１２Ｃの電位は、スイッチング層１４がＯＮ状態の時は「Ｈ」になり、ＯＦＦ状態の時は「Ｌ」になるが、ワード線ＷＬ１の電位は「Ｈ」であるため、バイポーラトランジスタＢＴに電流は流れない。
【００４２】
また、Ｐ＋型Ｓｉ層１２Ｃの中にある他の非選択セル、つまり、ビット線ＢＬ２，ＢＬ３と非選択のワード線ＷＬ１に対応するスイッチング層１４については、選択されたビット線ＢＬ１と非選択のワード線ＷＬ１に対応するスイッチング層１４が、ＯＮ状態の時、Ｐ＋型Ｓｉ層１２Ｃの電位は「Ｈ」になるが、ワード線ＷＬ１の電位が「Ｈ」であるため、バイポーラトランジスタＢＴに電流は流れない。
【００４３】
さらに、Ｐ＋型Ｓｉ層１２Ｄの中にある他の非選択セル、つまり、ビット線ＢＬ４，ＢＬ５，ＢＬ６と非選択のワード線ＷＬ１に対応するスイッチング層１４については、ＢＬ４，ＢＬ５，ＢＬ６の電位が「Ｌ」、非選択のワード線ＷＬ１の電位が「Ｈ」であるため、バイポーラトランジスタＢＴに電流は流れない。
【００４４】
［消去時の動作］
いま、ビット線ＢＬ１が選択されたとする。ビット線ＢＬ１の電位は「Ｌ」に、電位固定線１９Ａ、１９Ｃの電位は「Ｈ＋」に設定される。これにより、ビット線ＢＬ１に接続されたスイッチング層１４には逆方向電位が印加される。これにより、ビット線ＢＬ１に接続された全てのセル（スイッチング層１４）の情報が一括消去される。つまり、スイッチング層１４はＯＮ状態からＯＦＦ状態に遷移する。
【００４５】
一方、非選択のビット線に接続された非選択セルについては「ＦＬ」の状態に設定されているため、ＯＮ／ＯＦＦ状態は変化しない。同様に、ビット線ＢＬ１、ＢＬ２に接続された全てのセルを消去するには、ビット線ＢＬ１、ＢＬ２の電位を「Ｌ」に、電位固定線１９Ａ、１９Ｃの電位を「Ｈ＋」に設定すればよい。
【００４６】
以下、スイッチング層１４を用いたメモリセルの各種特性、製造方法、好ましい構成について詳しく説明する。以下の説明において、「Ｓｉ」は前記Ｐ＋型Ｓｉ層１２Ａ〜１２Ｄに、「ＳｉＣ」はＳｉＣ層１４Ａに、「Ｓｉ酸化物」は前記Ｓｉ酸化層１４Ｂに対応している。また、「ＳｉＣとＳｉ酸化物の積層物」がスイッチング層１４に対応している。
【００４７】
図８に、バンド図によるメモリ動作のモデルを示す。Ｓｉ酸化物は、酸化温度が１０００度と低い場合、完全酸化物であるＳｉＯ２と、不完全酸化物ＳｉＯｘ（ｘ＜２）が混在する。またこの酸化物は、ＳｉＣのＣが除去される過程を通して形成されたため、温度が低いと他の原子と結合していない未結合手をもったＳｉが結晶欠陥として存在し、かつこの未結合手が電子を放出しており、プラスに帯電したＳｉ＋として残存する。よって、Ｓｉ酸化物の領域、およびＳｉ酸化物とＳｉＣとの界面にこのようなドナー型欠陥が存在する。特にＳｉ酸化物とＳｉＣとの界面により多くのドナー型欠陥が存在する（図８の（１））。
【００４８】
Ｓｉ酸化物の表面にプラスの電圧をかけていくと、Ｓｉ基板の抵抗が低いために、印加した電圧は主にＳｉ酸化物とＳｉＣにかかる。しかし、Ｓｉ酸化物が障壁となるために電流はほとんど流れない。つまり、メモリ装置全体として抵抗の高い状態となる。この抵抗の高い状態がＯＦＦ状態となる（図８の（２））。
【００４９】
Ｓｉのバンドギャップは1.1ｅＶ、ＳｉＣのバンドギャップは立方晶構造の場合2.3ｅＶである。電圧をさらに増加すると、ＳｉＣとＳｉ基板とにバンドギャップ差があるために、ある電圧を超えたところで、Ｓｉ基板からＳｉＣ側に電子が注入され、Ｓｉ酸化物とＳｉＣとの界面に多く存在している、ドナー型欠陥であるＳｉ＋に電子が捕獲される。このとき、Ｓｉ基板から電子が捕獲された領域まで電圧がかかりにくくなり、電子の捕獲量の少ないＳｉ酸化物の領域に多くの電圧がかかるようになる。このため、Ｓｉ酸化物に強い電界が発生し、電子がＳｉ酸化物をトンネルするようになり電流が流れる。よってメモリ装置全体として抵抗が低下したことになる。この抵抗の低い状態がＯＮ状態である（図８の（３））。ＯＦＦ状態からＯＮ状態に遷移することは情報“１”の書き込みに対応する。
【００５０】
メモリ装置がＯＮ状態にあるとき、Ｓｉ酸化物の表面にマイナスの電圧を印加すると、電子はドナー型欠陥のＳｉ＋に捕獲されたままなので、電圧が主にＳｉ酸化物にかかり、引き続き電子がＳｉ酸化物をトンネルして電流が流れる（図８の（４））。しかし、Ｓｉ酸化物の表面にさらにマイナスの電圧を印加すると、捕獲されていた電子が放出されＳｉ＋となり、電子はＳｉ基板側に戻される。よって、再び電圧がＳｉ酸化物とＳｉＣの双方にかかるようになる（図８の（５））。結果的にＳｉ酸化物の電界が弱まって、電子がＳｉ酸化物をトンネルできなくなり、電流がほとんど流れなくなる。すなわちメモリ装置の抵抗が全体として増加したことになり、ＯＦＦ状態となる（図８の（６））。ＯＮ状態からＯＦＦ状態に遷移することは情報の消去または情報“０”の書き込みに対応する。
【００５１】
即ち、このメモリ動作はＳｉ酸化物に形成されるドナー型欠陥を利用している。電子がＳｉ酸化物およびＳｉ酸化物とＳｉＣとの界面に発生するドナー型欠陥Ｓｉ＋に捕獲されるとＯＮ状態になり、電子がドナー型欠陥から放出されるとＯＦＦ状態になる。よって、ＯＮ状態を論理値“１”の記憶、ＯＦＦ状態を論理値“０”の記憶とするメモリ動作として対応させることが出来る。Ｓｉ酸化物にかける電圧をプラス側に十分大きくすればＯＦＦ状態からＯＮ状態に、逆にマイナス側に十分大きくすればＯＮ状態からＯＦＦ状態に変えることが出来る。また、低い電圧で電流が流れるか流れないかを調べれば装置の記憶値である“０（ＯＦＦ状態）”か“１（ＯＮ状態）”か、を読み取ることが出来る。
【００５２】
なお、ＳｉＣを酸化した方が、Ｓｉを直接酸化するよりドナー型欠陥をより多く形成可能である。これは、ＳｉＣを酸化することにより、Ｃの除去及びＳｉ酸化物の形成が容易にできるからである。また、ＳｉＣがあることで、欠陥での電子捕獲の有無により、電圧がＳｉＣとＳｉ酸化物の両方にかかる場合と、Ｓｉ酸化物のみにかかる場合とに変化して、電流の流れやすさ、即ち、メモリ装置の抵抗を変化していることになる。
【００５３】
図９は、半導体メモリ装置の構成図である。１はＳｉ基板層、２はＳｉＣ層、３は第２のＳｉ酸化層、４は第１のＳｉ酸化層である。Ｓｉ基板層１は、Ｎ型にドーピングしたＳｉ(111）基板を用いる。これは、電子濃度の高いＮ型のＳｉ基板を用いるとメモリ動作を効果的に実現できるためである。また、Ｓｉ＋の欠陥量はＳｉ酸化物内およびＳｉ酸化物とＳｉＣとの界面で制御されるため、Ｓｉ基板層１上に形成するＳｉＣ自体は欠陥が少なく結晶性が高いほうが良い。Ｓｉ基板の面方位が(111)面であると、結晶性の高いＳｉＣが成膜できる。
【００５４】
以下、図１０のフローチャートを用いて、半導体メモリ装置の作製方法を説明する。Ｎ型にドーピングしたＳｉ(111)基板層１上に、ＣＶＤ法によりＳｉＣ層２を形成する（ステップＳ１）。ＳｉＣ層２は、ドーピングしたものでも、していないものでもどちらでも良い。Ｎ型にドーピングしたＳｉ基板層１上に、Ｐ型にドーピングしたＳｉＣ層２を形成しても良い。
【００５５】
次に、熱酸化装置に酸素を導入し、酸化雰囲気中１１００度以上の温度でＳｉＣを熱酸化する。これにより、ＳｉＣ層２の上部に第１のＳｉ酸化層４が形成される（ステップＳ３）。第１のＳｉ酸化層４の厚さは、２〜２０ｎｍが好ましい。
【００５６】
第１のＳｉ酸化層４は高温でＳｉＣを熱酸化するので、ＳｉＯ２の含有率を９０％以上にすることができる。図１１に、ＳｉＣを１２００度で熱酸化を行った場合の、Ｓｉ酸化物表面からＳｉＣまでの深さ方向におけるＳｉ酸化物の含有率を示す。図１１より、完全酸化物であるＳｉＯ２の含有率が、Ｓｉ酸化物の表面からＳｉＣとの界面近くまで９０％程度存在している。それに対して、不完全酸化物であるＳｉＯｘの含有率が、Ｓｉ酸化物表面で１０％程度、ＳｉＣとの界面付近でさえも３０％程度しか存在していない。これより、第１のＳｉ酸化層４は、ほぼ完全酸化物ＳｉＯ２で構成されていると考えられる。
【００５７】
次に、酸化温度を１１００度未満に下げて、ＳｉＣを熱酸化する。これにより、ＳｉＣ層２と第１のＳｉ酸化層４の間に第２のＳｉ酸化層３が形成される（ステップＳ５）。
第２のＳｉ酸化層３の厚さは、１０ｎｍ以下が好ましい。
【００５８】
第２のＳｉ酸化層３では第１のＳｉ酸化層４より低い温度ＳｉＣを熱酸化するので、不完全酸化物ＳｉＯｘの割合が第１のＳｉ酸化層４より高い。図１２に、ＳｉＣを１０００度で熱酸化を行った場合の、Ｓｉ酸化物表面からＳｉＣまでの深さ方向におけるＳｉ酸化物の含有率を示す。図１２より、Ｓｉ酸化物の表面において、完全酸化物ＳｉＯ２の含有率が６５％程度と、１２００度で熱酸化を行った場合よりも少なく、それに対して不完全酸化物であるＳｉＯｘの含有率が、表面で３５％程度、ＳｉＣとの界面付近では６５％程度と高くなっている。これより、第２のＳｉ酸化物３は、不完全酸化物ＳｉＯｘが混在して構成されていると考えられる。
【００５９】
なお、Ｓｉ基板層１としてＳｉ(100)基板を用いても良い。また、適時、ＳｉＣを形成した後やＳｉ酸化層を形成した後に、Ａｒなどの不活性雰囲気中で、熱処理を行っても良い。また、ＳｉＨ４とＮ２Ｏの混合ガスを用いて、化学気相成長法（ＣＶＤ法）により、ＳｉＣ上にＳｉ酸化層を堆積する堆積法を用いて、第１及び第２のＳｉ酸化層を形成しても良い。ＳｉＣを酸化雰囲気中で熱酸化して第２のＳｉ酸化層を形成した後に、堆積法で第１のＳｉ酸化層を形成してもよい。また、第２及び第１のＳｉ酸化層の両方を堆積法で形成してもよい。
【００６０】
メモリ装置の集積化のために、図１３のように第１のＳｉ酸化層４、第２のＳｉ酸化層３、ＳｉＣ層２をメサ型にエッチングし、第１のＳｉ酸化層の上部と、Ｓｉ基板層１にそれぞれ電極５、６を形成する。電極はＡｕ、Ｐｔ、Ｎｉ、Ａｌなどが用いられる。多数のメサ型メモリ装置の上部は立体的に配線し、電気的に１つのメモリ装置を選択できるようにすれば良い。
【００６１】
以下、さらに具体的な製造方法について説明する。Ｎ型にドーピングした０．１−０．５ΩcmＳｉ(100)基板層１上に、ＣＶＤ法によりＳｉＣ層２を４００オングストロームの厚さにエピタキシャル形成した。次に、熱酸化装置に酸素を導入し、酸化雰囲気中で１２００度で３分間酸化し、第１のＳｉ酸化層４を形成した。この第１のＳｉ酸化層４の厚みは１２ｎｍであった。
【００６２】
次に、酸化温度を１０００度に下げて５分間酸化し、第２のＳｉ酸化層３を形成した。第２のＳｉ酸化層３の厚みは２ｎｍであった。
【００６３】
次に、第１のＳｉ酸化層４、第２のＳｉ酸化層３、ＳｉＣ層２をメサ型にエッチングし、第１のＳｉ酸化層４の上部にＡｕ電極５を、Ｓｉ基板層１にＡｌ電極６を形成した。その後、メサ型上部に立体的配線を形成し、集積型メモリ装置を構成した。
Ｘ線光電子分光法による解析の結果、第１のＳｉ酸化層４は９５〜１００％のＳｉＯ２を含み、第２のＳｉ酸化層３のＳｉＯ２は５０〜８９％であった。
【００６４】
図１４は従来の構造による半導体メモリ装置の動作回数、図１５は上記実施形態の半導体メモリ装置におけるメモリ動作回数を測定した結果である。なお、図１４、図１５の縦軸は、メモリのＯＮ状態に対するＯＦＦ状態の抵抗比、つまり、ＯＮ状態に比べてＯＦＦ状態ではどの程度電流が流れにくいかを示している。抵抗比＝１のときは、ＯＮ状態、ＯＦＦ状態の間で電流が変化していないことになり、メモリとして動作していないことに対応する。
【００６５】
本実施形態では、従来の、１０００度で熱酸化したＳｉ酸化層が１層のみの場合に比べ、繰り返し特性が１０００倍以上向上している。また、従来ではメモリ動作回数が１００回を超えると、抵抗比が１に近づき、メモリ動作が困難になってくるが、本実施形態では動作回数が１０５回以上でも抵抗比が１．５以上あり、安定したメモリ動作を行うことができる。また、電子を捕獲する欠陥領域を第２のＳｉ酸化層３の厚みである２ｎｍの極めて狭い範囲に制限できたため、捕獲された電子も電圧の印加で容易に放出されやすく、ＯＮ（情報“１”の書込みに対応）、ＯＦＦ（情報の消去、或いは、情報“０”の書込みに対応）繰り返し回数が１０５回以上に達した。
【００６６】
尚、上記スイッチング層１４のＳｉ酸化層１４Ｂの構成として、第１のＳｉ酸化層４、第２のＳｉ酸化層３の２層構造を採用することにより、同様の効果を得ることができる。
【００６７】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態においては、Ｐ型Ｓｉ基板１０上にＮウエル１１が形成され、Ｎウエル１１の表面にＰ＋型Ｓｉ層１２Ａ〜１２Ｄが島状に形成されているが、Ｐ型Ｓｉ基板１０の代わりに、Ｎ型Ｓｉ基板を用い、そのＮ型Ｓｉ基板の表面にＰ＋型Ｓｉ層１２Ａ〜１２Ｄを島状に形成しても良い。更に、上記実施形態において、
Ｐ型Ｓｉ基板１０、Ｎウエル１１、Ｐ＋型Ｓｉ層１２Ａ〜１２Ｄ、Ｎ＋型Ｓｉ層１５の導電型を逆の導電型に変更しても良い。この場合、ＮＰＮ型のバイポーラトランジスタＢＴはＰＮＰ型のバイポーラトランジスタになる。
【００６８】
また、Ｐ＋型Ｓｉ層１２Ａ〜１２Ｄにはそれぞれ３つのメモリセル（スイッチング層１４）が設けられているが、Ｐ＋型Ｓｉ層１２Ａ〜１２Ｄにはそれぞれ幾つのメモリセルを形成するかは、スイッチング層１４がＯＮ状態の時に流れる読み出し電流の大きさと、Ｐ＋型Ｓｉ層１２Ａ〜１２Ｄが有する容量（主として、Ｎウエル１１との間の接合容量）の大きさの関係によって決定される。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係る半導体メモリ装置の平面図である。
【図２】図１のＸ−Ｘ線に沿った断面図である。
【図３】スイッチング層の構成を示す断面図である。
【図４】スイッチング層の電気的特性を示す図である。
【図５】本発明の実施形態に係る半導体メモリ装置の等価回路を示す図である。
【図６】本発明の実施形態に係る半導体メモリ装置の等価回路を示す図である。
【図７】本発明の実施形態に係る半導体メモリ装置の等価回路を示す図である。
【図８】本発明の実施形態に係る半導体メモリ装置のメモリ動作を示す図である。
【図９】本発明の実施形態に係る半導体メモリ装置の構造を示す図である。
【図１０】本発明の実施形態に係る半導体メモリ装置の製作方法を示すフロー図である。
【図１１】ＳｉＣを１２００℃で熱酸化した場合の、ＳｉＯ２及びＳｉＯＸの含有率を示す図である。
【図１２】ＳｉＣを１０００℃で熱酸化した場合の、ＳｉＯ２及びＳｉＯＸの含有率を示す図である。
【図１３】本発明の実施形態におけるメサ型の半導体メモリ装置の構造図である。
【図１４】従来の構造における半導体メモリ装置のメモリ動作回数の動特性を測定した結果を示す図である。
【図１５】本発明の実施形態における半導体メモリ装置のメモリ動作回数の動特性を測定した結果を示す図である。
【図１６】従来の半導体メモリ装置の構成を示す回路図である。
【図１７】従来の半導体メモリ装置の構成を示す回路図である。
【図１８】従来の半導体メモリ装置の構成を示す回路図である。
【符号の説明】
【００７０】
１・・・Ｓｉ基板層      ２・・・ＳｉＣ層      ３・・・第２のＳｉ酸化層
４・・・第１のＳｉ酸化層      ５，６・・・電極      １０・・・Ｐ型Ｓｉ基板
１１・・・Ｎウエル      １２Ａ〜１２Ｄ・・・Ｐ＋型Ｓｉ層
１３・・・素子分離絶縁膜      １４・・・スイッチング層
１４Ａ・・・ＳｉＣ層      １４Ｂ・・・Ｓｉ酸化層      １５・・・Ｎ＋型Ｓｉ層
１６・・・第１の層間絶縁膜      １７・・・第２の層間絶縁膜
１８・・・エミッタ電極      １９Ａ〜１９Ｄ・・・電位固定線
ＢＬ１〜ＢＬ６・・・ビット線      ＷＬ０，ＷＬ１・・・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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