(57)【要約】【課題】データラインに対するデータの出力と、データラインの状態の入力と、を同時に行うことができない汎用の演算処理装置を用いてＩ２Ｃバスを利用する表示用ドライバを制御することにより、信頼性の高い通信システムを安価に提供する。【解決手段】クロック信号及びデータ信号の送信がＣＰＵ１２からＬＣＤドライバ１３に向かう片方向のみ行われるようにＣＰＵ１２及びＬＣＤドライバ１３が設定されていて、ＣＰＵ１２が第二出力ポート部Ｐ２２から８ビットのデータ信号を出力した後にＬＣＤドライバ１３からの応答信号を第二入力ポート部Ｐ２１から入力可能とするように設定されていて、ＬＣＤドライバ１３がＣＰＵ１２からのデータ信号を第四入力ポート部Ｐ４１から入力可能として８ビットのデータ信号を入力した後に第四出力ポート部Ｐ４２からＡＣＫ信号を出力するように設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックライン及びデータラインから構成されるＩ２Ｃバスと、前記クロックラインに接続された第一出力ポート部、前記データラインに接続された第二入力ポート部、及び、第二出力ポート部、が設けられていてクロック信号及びデータ信号を送信する演算処理装置と、前記クロックラインに接続された第三入力ポート部、前記データラインに接続された第四入力ポート部、及び、第四出力ポート部、が設けられていて前記演算処理装置から受信した前記クロック信号及び前記データ信号に基づいて表示器を駆動する表示用ドライバと、を備えた通信システムにおいて、
前記クロック信号及び前記データ信号の送信が前記演算処理装置から前記表示用ドライバに向かう片方向のみ行われるように前記演算処理装置及び前記表示用ドライバが設定されていて、
前記演算処理装置が、前記第一出力ポート部から前記クロック信号を出力すると共に、前記第二出力ポート部から所定量のデータ信号を出力した後に前記表示用ドライバからの応答信号を前記第二入力ポート部から入力可能とするように設定されていて、そして、
前記表示用ドライバが、前記演算処理装置からの前記クロック信号を前記第三入力ポート部から入力可能とすると共に、前記演算処理装置からの前記データ信号を前記第四入力ポート部から入力可能として前記所定量のデータ信号を入力した後に前記第四出力ポート部から前記応答信号を出力するように設定されている
ことを特徴とする通信システム。
【請求項２】
前記演算処理装置が、前記第二入力ポート部から前記応答信号を入力できないと、再度、前回送信した所定量のデータ信号を前記第二出力ポート部から出力させるように設定されている
ことを特徴とする請求項１に記載の通信システム。
【請求項３】
前記データラインが、所定電圧にプルアップされていて、
前記第二出力ポート部及び前記第四出力ポート部が各々、前記データライン−グランド間に設けられたスイッチ素子から構成されていることを特徴とする請求項１又は２に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムに係り、特に、クロック信号及びデータ信号を送信する演算処理装置と、前記演算処理装置から受信した前記クロック信号及び前記データ信号に基づいて表示器を駆動する表示用ドライバと、を備えた通信システムに関するものである。
【背景技術】
【０００２】
上述した演算処理装置と表示用ドライバとの間で行われる通信としては、例えば図８に示すようなＵＡＲＴ通信が提案されている。同図に示すように、通信システム１０は、演算処理装置としてのＣＰＵ１２と、表示用ドライバとしてのＬＣＤドライバ１３と、表示器としてのＬＣＤ１４と、シリアルクロックライン（以下ＳＣＬ）１５と、送信用シリアルデータライン（以下送信用ＳＤＡ）１６１と、受信用シリアルデータライン（以下受信用ＳＤＡ）１６２と、を備えている。ＣＰＵ１２は、ＳＣＬ１５にクロック信号を出力すると共に送信用ＳＤＡ１６１にデータ信号（例えば点灯させるセグメントの情報など）を出力する。
【０００３】
これにより、クロック信号が、ＳＣＬ１５を通じてＣＰＵ１２からＬＣＤドライバ１３に送信される。また、データ信号が、送信用ＳＤＡ１６１を通じてＣＰＵ１２からＬＣＤドライバ１３に送信される。ＬＣＤドライバ１３は、上記クロック信号に同期してＣＰＵ１２からのデータ信号の受信を行い、受信したデータ信号に基づいてＬＣＤ１４を構成するセグメントの点灯を制御する。そして、ＬＣＤドライバ１３は、例えば８ｂｉｔ（所定量）のデータ信号を受信する毎に受信用データラインＤＬ１にＡＣＫ信号（応答信号）を出力する。
【０００４】
ＡＣＫ信号は、受信用ＳＤＡ１６２を通じてＬＣＤドライバ１３からＣＰＵ１２に送信される。ＣＰＵ１２は、ＡＣＫ信号を受け取るとデータ信号の受信が成功したと判断してデータ信号の送信を続ける。一方、ＣＰＵ１２は、ＡＣＫ信号を受け取ることができないとデータ信号の受信が失敗したと判断して再び前回送信したデータ信号の送信を繰返す。そして、ＣＰＵ１２は、データ信号の受信失敗が繰返されるとＬＣＤドライバ１３をリセットする。
【０００５】
上述したＵＡＲＴ通信を用いた通信システムでは、ＣＰＵ１２とＬＣＤドライバ１３との間に、ＳＣＬ１５、送信用ＳＤＡ１６１及び受信用ＳＤＡ１６２の３本の線が必要であった。そこで、省線化を図るために受信用ＳＤＡ１６２を取り除くことが考えられる。しかしながら、受信用ＳＤＡ１６２を取り除くと、ＬＣＤドライバ１３からＣＰＵ１２へのＡＣＫ信号の送信を行うことができず、信頼性に欠けるという問題があった。
【０００６】
そこで、ＣＰＵ１２とＬＣＤドライバ１３との間の通信を、１本の信号線で送受信を行うことができるＩ２Ｃバスを用いた通信とすることが考えられる。Ｉ２Ｃバスは、フィリップス社が提唱しているシリアル・バスで２本の信号線（ＳＣＬ、ＳＤＡ）によりデータのやり取りが行えるバスである。
【０００７】
しかしながら、Ｉ２Ｃバスを用いた通信においては、Ｉ２Ｃバスに接続された各デバイスから出力される信号の衝突を防止するために、各デバイスは、ＳＣＬやＳＤＡに対してデータを送信すると同時にＳＣＬやＳＤＡの状態を入力して、他のデバイスからデータが送信されていないか確認する必要がある。このため、Ｉ２Ｃバスを用いた通信では、一般的にＳＤＡに対するデータの送信と、ＳＤＡの状態の入力とを同時に行える専用のドライバが必要であり、コスト的に問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上記のような問題点に着目し、データラインに対するデータの出力と、データラインの状態の入力と、を同時に行うことができない汎用の演算処理装置を用いてＩ２Ｃバスを利用する表示用ドライバを制御することにより、信頼性の高い通信システムを安価に提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するためになされた請求項１記載の発明は、クロックライン及びデータラインから構成されるＩ２Ｃバスと、前記クロックラインに接続された第一出力ポート部、前記データラインに接続された第二入力ポート部、及び、第二出力ポート部、が設けられていてクロック信号及びデータ信号を送信する演算処理装置と、前記クロックラインに接続された第三入力ポート部、前記データラインに接続された第四入力ポート部、及び、第四出力ポート部、が設けられていて前記演算処理装置から受信した前記クロック信号及び前記データ信号に基づいて表示器を駆動する表示用ドライバと、を備えた通信システムにおいて、前記クロック信号及び前記データ信号の送信が前記演算処理装置から前記表示用ドライバに向かう片方向のみ行われるように前記演算処理装置及び前記表示用ドライバが設定されていて、前記演算処理装置が、前記第一出力ポート部から前記クロック信号を出力すると共に、前記第二出力ポート部から所定量のデータ信号を出力した後に前記表示用ドライバからの応答信号を前記第二入力ポート部から入力可能とするように設定されていて、そして、前記表示用ドライバが、前記演算処理装置からの前記クロック信号を前記第三入力ポート部から入力可能とすると共に、前記演算処理装置からの前記データ信号を前記第四入力ポート部から入力可能として前記所定量のデータ信号を入力した後に前記第四出力ポート部から前記応答信号を出力するように設定されていることを特徴とする通信システムに存する。
【００１０】
請求項１記載の発明によれば、クロック信号及びデータ信号の送信が演算処理装置から表示用ドライバに向かう片方向のみ行われるように演算処理装置及び表示用ドライバが設定されていて、演算処理装置が第二出力ポート部から所定量のデータ信号を出力した後に表示用ドライバからの応答信号を第二入力ポート部から入力可能とするように設定されていて、表示用ドライバが演算処理装置からのデータ信号を第四入力ポート部から入力可能として所定量のデータ信号を入力した後に第四出力ポート部から前記応答信号を出力するように設定されているので、第二入力ポート部及び第二出力ポート部を同時に機能させることなく、表示用ドライバからの応答信号を受信することができる。
【００１１】
請求項２記載の発明は、前記演算処理装置が、前記第二入力ポート部から前記応答信号を入力できないと、再度、前回送信した所定量のデータ信号を前記第二出力ポート部から出力させるように設定されていることを特徴とする請求項１に記載の通信システムに存する。
【００１２】
請求項２記載の発明によれば、表示用ドライバがデータ信号の受信を失敗して応答信号を出力しないと、再度、演算処理装置から前回送信した所定量のデータ信号が送信される。
【００１３】
請求項３記載の発明は、前記データラインが、所定電圧にプルアップされていて、前記第二出力ポート部及び前記第四出力ポート部が各々、前記データライン−グランド間に設けられたスイッチ素子から構成されていることを特徴とする請求項１又は２に記載の通信システムに存する。
【００１４】
請求項３記載の発明によれば、第二出力ポート部及び前記第四出力ポート部が各々、データライン−グランド間に設けられたスイッチ素子から構成されているので、スイッチ素子のオンオフにより信号を送信することができる。
【発明の効果】
【００１５】
以上説明したように請求項１記載の発明によれば、第二入力ポート部及び第二出力ポート部を同時に機能させることなく、表示用ドライバからの応答信号を受信することができるので、汎用の演算処理装置を用いてＩ２Ｃバスを利用する表示用ドライバを制御することができ、信頼性の高い通信システムを安価に提供できる。
【００１６】
請求項２記載の発明によれば、表示用ドライバがデータ信号の受信を失敗して応答信号を出力しないと、再度、演算処理装置から前回送信した所定量のデータ信号が送信されるので、より一層信頼性の向上を図った通信システムを提供できる。
【００１７】
請求項３記載の発明によれば、スイッチ素子のオンオフにより信号を送信することができるので、構成が簡単となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施の形態を図面に基づいて説明する。図１は、本発明の通信システム１０の一実施の形態を示すブロック図である。図２は、図１に示すＣＰＵ１２の第一入出力ポート部Ｐ１及びＬＣＤドライバ１３の第三入出力ポート部Ｐ３を示す回路図である。図３は、図１に示すＣＰＵ１２の第二入出力ポート部Ｐ２及びＬＣＤドライバ１３の第四入出力ポート部Ｐ４を示す回路図である。
【００１９】
同図に示すように、通信システム１０は、Ｉ２Ｃバス１１と、演算処理装置としてのＣＰＵ１２と、表示用ドライバとしてのＬＣＤドライバ１３と、表示器としてのＬＣＤ１４と、を備えている。
【００２０】
上記Ｉ２Ｃバス１１は、シリアルクロックライン（以下ＳＣＬ）１５と、シリアルデータライン（以下ＳＤＡ）１６と、から構成されている。ＳＣＬ１５及びＳＤＡ１６はそれぞれ、図１〜図３に示すように、抵抗Ｒを介してＣＰＵ１２やＬＣＤドライバ１３の外部に設けた５Ｖ電源１７に接続されていて、＋５Ｖにプルアップされている。５Ｖ電源１７は、バッテリＢからの電源供給を受けて５Ｖの定電圧を出力する電源である。
【００２１】
上述したＣＰＵ１２及びＬＣＤドライバ１３は、クロック信号及びデータ信号の送信がＣＰＵ１２からＬＣＤドライバ１３に向かう片方向のみ行われるように設定されている。
【００２２】
ＣＰＵ１２は、ＳＣＬ１５に接続された第一入出力ポート部Ｐ１（図２）と、ＳＤＡ１６に接続された第二入出力ポート部Ｐ２（図３）と、が設けられている。第一入出力ポート部Ｐ１は、図２に示すように、ＳＣＬ１５に接続されたバッファＢから構成される第一入力ポート部Ｐ１１と、ＳＣＬ１５−グランド間に設けられたスイッチ素子としての電界効果トランジスタ（以下ＦＥＴ）Ｑ１から構成される第一出力ポート部Ｐ１２と、を備えている。第二入出力ポート部Ｐ２は、図３に示すように、ＳＤＡ１６に接続されたバッファＢから構成される第二入力ポート部Ｐ２１と、ＳＤＡ１６−グランド間に設けられたＦＥＴＱ１から構成される第二出力ポート部Ｐ２２と、を備えている。
【００２３】
上記ＣＰＵ１２が第一出力ポート部Ｐ１２を構成するＦＥＴＱ１をオフすると、ＳＣＬ１５の電位が＋５Ｖとなり、ＳＣＬ１５にＨレベルの信号が出力される。また、ＣＰＵ１２が第一出力ポート部Ｐ１２を構成するＦＥＴＱ１をオンするとＳＣＬ１５の電位がグランドレベルとなり、ＳＣＬ１５にＬレベルの信号が出力される。そして、ＣＰＵ１２は、上記第一出力ポート部Ｐ１２を構成するＦＥＴＱ１のオンオフを制御してＳＣＬ１５に図６（Ｂ）に示すようなクロック信号を出力する。
【００２４】
また、上記ＣＰＵ１２が第二出力ポート部Ｐ２２を構成するＦＥＴＱ１をオフすると、ＳＤＡ１６の電位が＋５Ｖとなり、ＳＤＡ１６にＨレベルの信号が出力される。また、ＣＰＵ１２が第二出力ポート部Ｐ２２を構成するＦＥＴＱ１をオンするとＳＤＡ１６の電位がグランドレベルとなり、ＳＤＡ１６にＬレベルの信号が出力される。そして、ＣＰＵ１２は、上記第二出力ポート部Ｐ２２を構成するＦＥＴＱ１のオンオフを制御してＳＤＡ１６に図６（Ａ）に示すようなデータ信号を出力する。
【００２５】
ＣＰＵ１２は、図６（Ａ）に示すように、８ビットのデータ信号を出力する毎に、第二出力ポート部Ｐ２２を構成するＦＥＴＱ１の制御を停止して、第二入力ポート部Ｐ２１からＳＤＡ１６の状態が入力できるようにする。上記ＦＥＴＱ１の制御停止中、ＦＥＴＱ１はオフとなる。よってＳＤＡ１６は＋５Ｖにプルアップされ、ＣＰＵ１２は、ＳＤＡ１６を通じてＬＣＤドライバ１３からの後述するＬレベルのＡＣＫ信号（応答信号）の入力が可能となる。
【００２６】
ＬＣＤドライバ１３は、ＳＣＬ１５に接続された第三入出力ポート部Ｐ３（図２）と、ＳＤＡ１６に接続された第四入出力ポート部Ｐ４（図３）と、が設けられている。第三入出力ポート部Ｐ３は、図２に示すように、ＳＣＬ１５に接続されたバッファＢから構成される第三入力ポート部Ｐ３１と、ＳＣＬ１５−グランド間に設けられたＦＥＴＱ１から構成される第三出力ポート部Ｐ３２と、を備えている。第四入出力ポート部Ｐ４は、図３に示すように、ＳＤＡ１６に接続されたバッファＢから構成される第四入力ポート部Ｐ４１と、ＳＤＡ１６−グランド間に設けられたＦＥＴＱ１から構成される第四出力ポート部Ｐ４２と、を備えている。
【００２７】
上記ＬＣＤドライバ１３は、常時、第三出力ポート部Ｐ３２を構成するＦＥＴＱ１の制御を停止してＦＥＴＱ１をオフしている。これにより、ＬＣＤドライバ１３は、常時、第三入力ポート部Ｐ３１からＳＣＬ１５の状態が入力できる状態、即ちＣＰＵ１２からのクロック信号の受信が可能な状態となっている。ＬＣＤドライバ１３は、８ビットのデータ信号を受信するまで第四出力ポート部Ｐ４２を構成するＦＥＴＱ１をオフにして、第四入力ポート部Ｐ４１からＳＤＡ１６の状態が入力できるようにする。即ち、ＣＰＵ１２からの８ビットのデータ信号の受信が可能な状態にする。ＬＣＤドライバ１３は、８ビットのデータ信号が受信できると、第四出力ポート部Ｐ４２を構成するＦＥＴＱ１をオンしてＳＤＡ１６の電位をグランドレベルにして図６（Ａ）に示すようにＬレベルのＡＣＫ信号を出力する。
【００２８】
上述した構成の通信システム１０の動作を図４〜図６を参照して以下説明する。図４は、図１に示すＣＰＵ１２の処理手順を示すフローチャートである。図５は、図１に示すＬＣＤドライバ１３の処理手順を示すフローチャートである。図６は、図１に示すＳＣＬ１５及びＳＤＡ１６の状態を示すタイムチャートである。まず、ＣＰＵ１２は、Ｉ／Ｆ１８を介して外部データが入力されるとこの外部データに応じたデータ信号をＬＣＤドライバ１３に送信するデータ送信処理を開始する。
【００２９】
データ送信処理においてＣＰＵ１２はまず、第一出力ポート部Ｐ１２のＦＥＴＱ１のオンオフを制御してＳＣＬ１５にクロック信号の出力を開始する。同時にＣＰＵ１２は、第二出力ポート部Ｐ２２のＦＥＴＱ１のオンオフを制御してＳＤＡ１６に８ビットのデータ信号を出力する（図４のステップＳ１１）。上記データ信号は、Ｉ２Ｃプロトコルに従ったデータ構成であり、ＬＣＤ１４を構成する複数のセグメントのうち点灯させるべきセグメントの情報などを示す。
【００３０】
一方、ＬＣＤドライバ１３は、第三入力ポート部Ｐ３１を介してＣＰＵ１２からのクロック信号を受信するとデータ受信処理を開始する。データ受信処理においてＬＣＤドライバ１３は、第四入力ポート部Ｐ４１を介してＣＰＵ１２からのデータ信号の受信が可能な状態にする（図５のステップＳ２１）。
【００３１】
ＣＰＵ１２は、８ビットのデータ送信が終了すると次の９ビット目で第二出力ポート部Ｐ２２のＦＥＴＱ１の制御を停止して第二入力ポート部Ｐ２１を介してＬＣＤドライバ１３からのＡＣＫ信号の受信が可能な状態にする（図４のステップＳ１２）。一方、ＬＣＤドライバ１３は、８ビットのデータ信号が受信できたと判断すると（図５のステップＳ２２でＹ）、９ビット目で第四出力ポート部Ｐ４２のＦＥＴＱ１をオンにしてＬレベルのＡＣＫ信号をＣＰＵ１２に出力した後（ステップＳ２３）、ステップＳ２１に戻る。ＬＣＤドライバ１３は、８ビットのデータ信号が受信できなければ（ステップＳ２２でＮ）、ステップ２１に戻り第四入力ポート部Ｐ４１を介してＣＰＵ１２からのデータ信号の受信が可能な状態を保持する。
【００３２】
ＣＰＵ１２は、９ビット目のＳＤＡ１６の電位がグランドレベルであり、ＡＣＫ信号が受信できると（図４のステップＳ１３でＹ）、第二出力ポート部Ｐ２２のＦＥＴＱ１のオンオフを制御してＳＤＡ１６に次に送信する８ビットのデータ信号を出力した後（ステップＳ１４）、ステップＳ１２に戻る。これに対して、ＣＰＵ１２は、９ビット目のＳＤＡ１６の電位が＋５Ｖであり、ＡＣＫ信号が受信できないと（ステップＳ１３でＮ）、第二出力ポート部Ｐ２２のＦＥＴＱ１のオンオフを制御してＳＤＡ１６に前回送信した８ビットのデータ信号を再送した後（ステップＳ１５）、ステップＳ１２に戻る。そして、ＬＣＤドライバ１３は、上述したデータ受信処理によって受信したデータ信号に基づいてＬＣＤ１４のセグメントの点灯制御を行う。
【００３３】
上述した通信システム１０によれば、クロック信号及びデータ信号の送信がＣＰＵ１２からＬＣＤドライバ１３に向かう片方向のみ行われるようにＣＰＵ１２及びＬＣＤドライバ１３が設定されていて、ＣＰＵ１２が第二出力ポート部Ｐ２２から８ビットのデータ信号を出力した後にＬＣＤドライバ１３からのＡＣＫ信号を第二入力ポート部Ｐ２１から入力可能とするように設定されていて、ＬＣＤドライバ１３がＣＰＵ１２からのデータ信号を第四入力ポート部Ｐ４１から入力可能として８ビットのデータ信号を入力した後に第四出力ポート部Ｐ４２からＡＣＫ信号を出力するように設定されているので、第二入力ポート部Ｐ２１及び第二出力ポート部Ｐ２２を同時に機能させることなく、ＬＣＤドライバ１３からのＡＣＫ信号を受信することができる。このため、汎用のＣＰＵ１２を用いてＩ２Ｃバス１１を利用するＬＣＤドライバ１３を制御することができ、信頼性の高い通信システム１０を安価に提供することができる。
【００３４】
また、上述した通信システム１０によれば、ＬＣＤドライバ１３がデータ信号の受信を失敗してＡＣＫ信号を出力しないと、再度、ＣＰＵ１２から前回送信した８ビットのデータ信号が送信されるので、より一層信頼性の向上を図った通信システム１０を提供できる。
【００３５】
また、上述した通信システム１０によれば、第二出力ポート部Ｐ２２及び第四出力ポート部Ｐ４２が各々、ＳＤＡ１６−グランド間に設けられたＦＥＴＱ１から構成されているので、ＦＥＴＱ１のオンオフによりデータ信号、ＡＣＫ信号を送信することができるので、構成が簡単となる。
【００３６】
なお、上述した実施形態では、ＣＰＵ１２に第一入力ポート部Ｐ１１を設け、ＬＣＤドライバ１３に第三出力ポート部Ｐ３２を設けていたが、上述した実施形態に示すようにこれらは使用されていないので、第一入力ポート部Ｐ１１及び第三出力ポート部Ｐ３２については設けなくてもよい。
【００３７】
また、上述した実施形態では、第一〜第ニ出力ポート部Ｐ１２、Ｐ２２は、ＦＥＴＱ１のみで構成されていたが、本発明はこれに限ったものではない。例えば、図７に示すように、第一〜第二出力ポート部Ｐ１２、Ｐ２２を、ＳＣＬ１５またはＳＤＡ１６−グランド間に設けられたＦＥＴＱ１と図示しない内部＋５Ｖ電圧源−ＳＣＬ１５またはＳＤＡ１６間に設けられたＦＥＴＱ２とから構成してもよい。
【００３８】
第一出力ポート部１２を図７に示す構成にした場合、ＦＥＴＱ２をオンすればＣＰＵ１２の内部＋５Ｖ電圧源によりＳＣＬ１５がプルアップされるため、図１に示すように外部に設けた５Ｖ電源１７によりＳＣＬ１５をプルアップする必要はない。ただし、第二出力ポート部Ｐ２２を図７に示す構成にしても、ＬレベルのＡＣＫ信号を受信するために、第二入力ポート部Ｐ２１と第二出力ポート部Ｐ２２とを同時に機能させる必要があるが、汎用のＣＰＵ１２ではできない。よって、ＳＤＡ１６は、第二出力ポート部Ｐ２２の構成に関係なく外部に設けた５Ｖ電源１７によりプルアップする必要がある。
【００３９】
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の通信システムの一実施の形態を示すブロック図である。
【図２】図１に示すＣＰＵの第一入出力ポート部及びＬＣＤドライバの第三入出力ポート部を示す回路図である。
【図３】図１に示すＣＰＵの第二入出力ポート部及びＬＣＤドライバの第四入出力ポート部を示す回路図である。
【図４】図１に示すＣＰＵのデータ送信処理手順を示すフローチャートである。
【図５】図１に示すＬＣＤドライバのデータ受信処理手順を示すフローチャートである。
【図６】図１に示すＳＣＬ及びＳＤＡの状態を示すタイムチャートである。
【図７】第一〜第四出力ポート部の他の実施形態を示す回路図である。
【図８】従来のＵＡＲＴ通信を用いた通信システムの一例を示すブロック図である。
【符号の説明】
【００４１】
１０    通信システム
１１    Ｉ２Ｃバス
１２    ＣＰＵ（演算処理装置）
１３    ＬＣＤドライバ（表示用ドライバ）
１４    ＬＣＤ（表示器）
１５    ＳＣＬ（クロックライン）
１６    ＳＤＡ（データライン）
Ｐ１２  第一出力ポート部
Ｐ２１  第二入力ポート部
Ｐ２２  第二出力ポート部
Ｐ３１  第三入力ポート部
Ｐ４１  第四入力ポート部
Ｐ４２  第四出力ポート部
Ｑ１    ＦＥＴ（スイッチ素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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