(57)【要約】【課題】ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供する。【解決手段】半導体基板上に異なる導電型の少なくとも２つのウェル（Ｎウェル１２ａ，Ｐウェル１２ｂ）を設け、ウェル内に、そのウェルと同一導電型であるウェルコンタクト用の拡散領域１３ａ，１３ｂと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの一方に電源を接続したＭＯＳＦＥＴと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂと同じ導電型であり抵抗として機能するとともに、拡散領域１３ａ，１３ｂとの間でダイオードとして機能する拡散領域１４ａ，１４ｂとを設ける。ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの他方と拡散領域１４ａ，１４ｂの一端を接続し、拡散領域１４ａ，１４ｂの他端を出力端子ＯＵＴに接続する。【選択図】図１
2009182102.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に異なる導電型の少なくとも２つのウェルを有し、
前記ウェル内に、当該ウェルと同一導電型であるウェルコンタクト用の第１の拡散領域と、ソース領域またはドレイン領域の一方に電源を接続したＭＯＳＦＥＴと、当該ソース領域または当該ドレイン領域と同一導電型であり抵抗として機能するとともに前記第１の拡散領域との間でダイオードとして機能する第２の拡散領域と、を有し、
前記ソース領域または前記ドレイン領域の他方と前記第２の拡散領域の一端とが接続され、前記第２の拡散領域の他端は、出力端子に接続されていることを特徴とする半導体装置。
【請求項２】
前記第１の拡散領域は、前記第２の拡散領域を囲うように配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の拡散領域は、前記第２の拡散領域の長辺に並設されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の拡散領域を前記ウェル内に複数有し、前記ソース領域または前記ドレイン領域の前記他方と、少なくとも１つの前記第２の拡散領域の前記一端とが接続されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に静電気放電（ＥＳＤ：Electro Static Discharge）から内部回路を保護するＥＳＤ保護機能を有した半導体装置に関する。
【背景技術】
【０００２】
微細化が進んでいるＬＳＩ（Large Scale Integrated circuit）などの半導体デバイスでは、静電気による外部からの電荷で半導体デバイスが放電して、特性の劣化や破壊を引き起こす問題がある。
【０００３】
そのためＬＳＩは、電源端子や信号の入出力端子に印加されたＥＳＤから内部回路を保護する、ＥＳＤ保護回路を具備している（たとえば、特許文献１参照）。
たとえば、出力バッファのＥＳＤ保護回路として、以下のような回路が用いられている。
【０００４】
図８は、ＥＳＤ保護機能を有した出力バッファの一部の構成を示す図である。
Ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ＰＭＯＳという）５０と、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳという）５１と、抵抗５２，５３を有している。
【０００５】
ＰＭＯＳ５０のソースは高電圧側電源端子ＶＤＤに接続され、ドレインは抵抗５２を介して出力端子ＯＵＴに接続されている。
ＮＭＯＳ５１のドレインは抵抗５３を介して出力端子ＯＵＴに接続され、ソースは低電圧側電源端子ＶＳＳに接続されている。
【０００６】
ＰＭＯＳ５０及びＮＭＯＳ５１のゲートは、図示しない駆動回路に接続されており、駆動回路により印加されるゲート電圧によりＰＭＯＳ５０またはＮＭＯＳ５１がオンまたはオフする。
【０００７】
また、ＰＭＯＳ５０に寄生して、高電圧側電源端子ＶＤＤと出力端子ＯＵＴ間に寄生ダイオード５４が形成されている。同様に、ＮＭＯＳ５１に寄生して、出力端子ＯＵＴと低電圧側電源端子ＶＳＳ間に接続された寄生ダイオード５５が形成されている。
【０００８】
なお、抵抗５２，５３は、シリサイドブロックにより形成される。シリサイドブロックは、ＰＭＯＳ５０及びＮＭＯＳ５１のゲートやソースまたはドレイン上に、サリサイドプロセスでシリサイド膜を形成する際、シリサイド膜を形成しない領域を作る技術である。この抵抗５２，５３は、ＰＭＯＳ５０やＮＭＯＳ５１に、ＥＳＤの過電圧によるストレスが集中するのを避けるために設けられている。
【０００９】
なお、図示を簡略化するため、ＰＭＯＳ５０及びＮＭＯＳ５１は、１つずつ示してあるが、ＰＭＯＳ５０は高電圧側電源端子ＶＤＤと出力端子ＯＵＴ間に、ＮＭＯＳ５１は出力端子ＯＵＴと低電圧側電源端子ＶＳＳ間に、それぞれ複数並列に接続されたマルチフィンガー構成となっている。それによって、抵抗５２，５３や寄生ダイオード５４，５５も同様に複数形成され、ＥＳＤによる大電流に耐えうるような構成となっている。
【００１０】
なお、これらのＮＭＯＳやＰＭＯＳを、出力バッファを構成するＭＯＳＦＥＴとしても使用することが一般的である。
【特許文献１】特公平８−３１５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、シリサイドブロックにより形成する高抵抗領域を有した半導体装置は、製造工数が多くかかり、製造コストの増加及び製造期間が長くなる問題があった。
上記の点を鑑みて、本発明者は、ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、以下のような構成の半導体装置が提供される。この半導体装置は、半導体基板上に異なる導電型の少なくとも２つのウェルを有し、前記ウェル内に、当該ウェルと同一導電型であるウェルコンタクト用の第１の拡散領域と、ソース領域またはドレイン領域の一方に電源を接続したＭＯＳＦＥＴと、当該ソース領域または当該ドレイン領域と同一導電型であり抵抗として機能するとともに前記第１の拡散領域との間でダイオードとして機能する第２の拡散領域と、を有し、前記ソース領域または前記ドレイン領域の他方と前記第２の拡散領域の一端とが接続され、前記第２の拡散領域の他端は、出力端子に接続されている。
【発明の効果】
【００１３】
少ない製造工程にてＥＳＤ保護機能を有する半導体装置が提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体装置の平面図である。
また、図２は、図１のＡ−Ａ線での断面図である。
【００１５】
第１の実施の形態の半導体装置は、たとえば、シリコン基板である半導体基板１０上において、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１１（図１では図示を省略）が形成されており、Ｎウェル１２ａ及びＰウェル１２ｂが形成されている。
【００１６】
図１のように、Ｎウェル１２ａ内には、ゲート１５ａ、ソース領域１６ａ、ドレイン領域１７ａを有したＰＭＯＳが形成されており、Ｐウェル１２ｂ内には、ゲート１５ｂ、ソース領域１６ｂ、ドレイン領域１７ｂを有したＮＭＯＳが形成されている。ＰＭＯＳのソース領域１６ａには、図示しないコンタクトを介して高電圧側電源端子ＶＤＤが接続されており、ＮＭＯＳのソース領域１６ｂには低電圧側電源端子ＶＳＳが接続されている。ＰＭＯＳ及びＮＭＯＳのドレイン領域１７ａ，１７ｂは互いに接続されており、ゲート１５ａ，１５ｂは、図示しない駆動回路に接続されている。
【００１７】
また、Ｎウェル１２ａ内には、ウェルコンタクト用のＮ型の拡散領域１３ａと、抵抗として機能するとともに、拡散領域１３ａとの間でダイオードとして機能するＰ型の拡散領域１４ａとを有している。
【００１８】
Ｐウェル１２ｂ内には、ウェルコンタクト用のＰ型の拡散領域１３ｂと、抵抗として機能するとともに、拡散領域１３ｂとの間でダイオードとして機能するＮ型の拡散領域１４ｂとを有している。
【００１９】
第１の実施の形態の半導体装置では、Ｎウェル１２ａにおいては、Ｎ型の拡散領域１３ａが、Ｐ型の拡散領域１４ａの周辺を囲むように配置されている。また、Ｐウェル１２ｂにおいては、Ｐ型の拡散領域１３ｂが、Ｎ型の拡散領域１４ｂの周辺を囲むように配置されている。
【００２０】
なお、図１では図示を省略しているが、ＮＭＯＳ及びＰＭＯＳのゲート１５ａ，１５ｂ、ソース領域１６ａ，１６ｂ、ドレイン領域１７ａ，１７ｂ及び拡散領域１３ａ，１３ｂ，１４ａ，１４ｂの表面はシリサイド化されており、たとえば、図２のように、ニッケルシリサイドなどのシリサイド１８が形成されている。
【００２１】
また、Ｎウェル１２ａのＮ型の拡散領域１３ａ上にはパッド１９ａが複数配置され、Ｐ型の拡散領域１４ａ上にはパッド２０ａ１，２０ａ２が複数配置されている。Ｐ型の拡散領域１４ａ上のパッド２０ａ１，２０ａ２は、長辺の両端に複数配置されている。パッド１９ａによって、拡散領域１３ａは、高電圧側電源端子ＶＤＤに接続されている。拡散領域１４ａは、一端に配置されたパッド２０ａ１によってＰＭＯＳのドレイン領域１７ａに図示しないコンタクトを介して接続され、他端に配置されたパッド２０ａ２によって出力端子ＯＵＴに接続されている。
【００２２】
同様に、Ｐウェル１２ｂのＰ型の拡散領域１３ｂ上にはパッド１９ｂが複数配置され、Ｎ型の拡散領域１４ｂ上にはパッド２０ｂ１，２０ｂ２が長辺の両側に複数配置されている。パッド１９ｂによって、拡散領域１３ｂは、低電圧側電源端子ＶＳＳに接続されている。また、拡散領域１４ｂは、一端に配置されたパッド２０ｂ１によってＮＭＯＳのドレイン領域１７ｂに図示しないコンタクトを介して接続され、他端に配置されたパッド２０ｂ２によって出力端子ＯＵＴに接続されている。
【００２３】
このような半導体装置において、拡散領域１３ａ，１３ｂ，１４ａ，１４ｂは、ＰＭＯＳ及びＮＭＯＳのソース領域１６ａ，１６ｂ、ドレイン領域１７ａ，１７ｂをイオン注入により形成するときに、同時に形成可能である。
【００２４】
拡散領域１４ａ，１４ｂの大きさは、ＥＳＤによる大電流に耐えられる大きさの寄生ダイオードを形成するために、たとえば、総長さを５０μｍ〜１００μｍとする。抵抗は、拡散領域１４ａ，１４ｂに導入される不純物の種類や濃度分布、深さ、長辺方向の長さ及び短辺方向の長さによって決まる。たとえば、シート抵抗が数Ω／□〜３０Ω／□程度になるようにする。
【００２５】
また、拡散領域１４ａ，１４ｂをそれぞれのウェル内に複数設けることで抵抗を調整するようにしてもよい（詳細は後述する）。
なお、図１では、ＰＭＯＳとＮＭＯＳをそれぞれのウェルに１つずつ設けているが、複数設けてマルチフィンガー構成としてもよい。その場合、各ＰＭＯＳのソース領域には高電圧側電源端子ＶＤＤを接続し、ドレイン領域には拡散領域１４ａの一端を接続する。また、ＮＭＯＳのソース領域には低電圧側電源端子ＶＳＳを接続し、ドレイン領域には拡散領域１４ｂの一端を接続する。また、このようなＭＯＳＦＥＴは、出力バッファの一部として用いてもよい。
【００２６】
図３は、図１及び図２で示した半導体装置の等価回路である。
ＰＭＯＳ３０、ＮＭＯＳ３１、抵抗３２、ダイオード３３，３４を有している。
ＰＭＯＳ３０は、ソースを高電圧側電源端子ＶＤＤに接続し、抵抗３２を介してドレインを出力端子ＯＵＴに接続している。ＮＭＯＳ３１は、ソースを低電圧側電源端子ＶＳＳに接続し、抵抗３２を介してドレインを出力端子ＯＵＴに接続されている。ダイオード３３は、カソードを高電圧側電源端子ＶＤＤに接続し、アノードを出力端子ＯＵＴに接続している。ダイオード３４は、カソードを出力端子ＯＵＴに接続し、アノードを低電圧側電源端子ＶＳＳに接続している。
【００２７】
なお、抵抗３２は、図１の拡散領域１４ａ，１４ｂの合成抵抗を示している。Ｉ／Ｏ（Input/Output）回路に用いる場合、この抵抗３２の値は、たとえば、１０Ω以下程度とする。このような抵抗値になるように、たとえば、拡散領域１４ａ，１４ｂの長辺方向の長さと、短辺方向の長さを調整する。
【００２８】
このような回路において、出力端子ＯＵＴに正のＥＳＤが印加された場合、電流は出力端子ＯＵＴからダイオード３３を介して高電圧側電源端子ＶＤＤに流れる。また、出力端子ＯＵＴに負のＥＳＤが印加された場合、電流はダイオード３４を介して、出力端子ＯＵＴに流れる。このようにして、出力端子ＯＵＴにＥＳＤが印加された場合、大電流が内部回路に流れることを防止している。また、抵抗３２によって、ＥＳＤによってＰＭＯＳ３０及びＮＭＯＳ３１に高電圧が印加されることを防止している。
【００２９】
次に、図１、図２で示した半導体装置の製造方法を説明する。
図４、図５は、第１の実施の形態の半導体装置を製造する際の主要な工程における断面図である。
【００３０】
なお、図４、図５の左側が図１のＢ−Ｂ線での断面図であり、ＭＯＳＦＥＴ形成領域を示している。また、右側が図１のＡ−Ａ線での断面図である。
まず、図４（Ａ）に示すように、半導体基板１０上にＳＴＩによる素子分離領域１１を形成する。素子分離領域１１は、ＭＯＳＦＥＴ形成領域（図４（Ａ）の左側の領域）では、ＮＭＯＳとＰＭＯＳの活性領域を画定するように形成され、右側の領域では、図１のように、拡散領域１３ａ，１３ｂ，１４ａ，１４ｂを画定するように形成される。その後、イオン注入によりＮウェル１２ａ及びＰウェル１２ｂを形成する。
【００３１】
Ｎウェル１２ａを形成する場合には、たとえば、リンイオン（Ｐ＋）を３００ｋｅＶ、ドーズ量１０１３／ｃｍ２程度で注入する。Ｐウェル１２ｂを形成する場合には、たとえば、ボロンイオン（Ｂ＋）を１２０ｋｅＶ、ドーズ量１０１３／ｃｍ２程度で注入する。
【００３２】
次に、図４（Ｂ）に示すように、ＭＯＳＦＥＴ形成領域のＮウェル１２ａ上にＰＭＯＳ用のゲート酸化膜１５ａ−１、ゲート電極１５ａ−２を形成し、イオン注入によりソース領域及びドレイン領域のエクステンション領域１６ａ−１，１７ａ−１を形成する。また、Ｐウェル１２ｂ上にＮＭＯＳを形成するための、ゲート酸化膜１５ｂ−１、ゲート電極１５ｂ−２を形成し、イオン注入によりソース領域及びドレイン領域のエクステンション領域１６ｂ−１，１７ｂ−１を形成する。
【００３３】
その後、ゲート酸化膜１５ａ−１，１５ｂ−１、ゲート電極１５ａ−２，１５ｂ−２の側壁にサイドウォール１５ａ−３，１５ｂ−３を形成する。
次に、図５（Ａ）に示すように、Ｎウェル１２ａに、たとえば、ボロンイオンを０．５ｋｅＶ，ドーズ量１０１５−１０１６／ｃｍ２程度で注入することでＰＭＯＳのソース領域及びドレイン領域の深い拡散領域１６ａ−２，１７ａ−２を形成する。このとき、同じ導電型の拡散領域１４ａ，１３ｂも同時に形成することができる。
【００３４】
具体的には、ＰＭＯＳ形成領域と拡散領域１４ａ，１３ｂの形成領域以外は、フォトレジスト（図示せず）で覆い、イオン注入を行うことで形成する。
同様に、Ｐウェル１２ｂに、たとえば、砒素イオン（Ａｓ＋）を１ｋｅＶ、ドーズ量１０１５−１０１６／ｃｍ２程度で注入することでＮＭＯＳのソース領域及びドレイン領域の深い拡散領域１６ｂ−２，１７ｂ−２を形成する。このとき、同じ導電型の拡散領域１４ｂ，１３ａも同時に形成することができる。
【００３５】
具体的には、ＮＭＯＳ形成領域と拡散領域１４ｂ，１３ａの形成領域以外は、フォトレジスト（図示せず）で覆い、イオン注入を行うことで形成する。
その後、図５（Ｂ）に示すように、ソース領域及びドレイン領域の拡散領域１６ａ−２，１６ｂ−２，１７ａ−２，１７ａ−２、ゲート電極１５ａ−２，１５ｂ−２及び拡散領域１３ａ，１３ｂ，１４ａ，１４ｂ上にシリサイド１８を形成する。
【００３６】
シリサイド１８は、たとえば、ニッケルシリサイドであり、半導体装置上の全面にニッケル膜を成膜し、加熱して下地のシリコンと反応させることで形成する。
その後は、図示を省略しているが、コンタクトや配線層、図１に示したパッド１９ａ，１９ｂ，２０ａ１，２０ａ２，２０ｂ１，２０ｂ２を形成する。
【００３７】
このように、本実施の形態の半導体装置は、シリサイドブロックによる高抵抗領域を有した半導体装置を製造する際のように工数を増やすことなく、通常のＭＯＳＦＥＴの製造工程にて製造することが可能である。これにより製造コストを削減でき、製造期間の短縮も可能になる。
【００３８】
また、本実施の形態の半導体装置では、抵抗素子となる拡散領域１４ａ，１４ｂにダイオードを寄生させているので、ＭＯＳＦＥＴに寄生させた場合よりもオン抵抗を小さくできる。これによってもＥＳＤ耐圧の向上が期待できる。
【００３９】
また、ダイオードを個別に形成する場合よりも回路面積を縮小可能である。
なお、上記では、図１のように拡散領域１４ａ，１４ｂを囲うように、近接して拡散領域１３ａ，１３ｂを形成した場合について説明したが、拡散領域１４ａ，１４ｂの長辺側のみに近接して拡散領域１３ａ，１３ｂを形成するようにしてもよい。
【００４０】
図６は、第２の実施の形態の半導体装置の平面図である。
なお、図１と同一の構成要素については、同一符号を付している。
第２の実施の形態の半導体装置は、Ｎウェル１２ａに、抵抗として機能するＰ型の拡散領域１４ａの長辺の２辺に並設されたＮ型の拡散領域１３ａ−１，１３ａ−２を有している。また、Ｐウェル１２ｂに、抵抗として機能するＮ型の拡散領域１４ｂの長辺の２辺に並設されたＰ型の拡散領域１３ｂ−１，１３ｂ−２を有している。
【００４１】
拡散領域１３ａ−１，１３ａ−２上には、それぞれパッド１９ａ−１，１９ａ−２が設けられ、Ｐ型の拡散領域１４ａとの間で、正のＥＳＤによる大電流に耐えうる大きさの寄生ダイオードを形成するように、パッド１９ａ−１，１９ａ−２に高電圧側電源端子ＶＤＤが接続される。
【００４２】
同様に、拡散領域１３ｂ−１，１３ｂ−２上には、それぞれパッド１９ｂ−１，１９ｂ−２が設けられ、Ｎ型の拡散領域１４ｂとの間で、負のＥＳＤによる大電流に耐えうる大きさの寄生ダイオードを形成するように、パッド１９ｂ−１，１９ｂ−２に低電圧側電源端子ＶＳＳが接続される。
【００４３】
第２の実施の形態の半導体装置は、拡散領域１３ａ−１，１３ａ−２，１３ｂ−１，１３ｂ−２のパターニング以外は、第１の実施の形態の半導体装置と同様の製造工程で製造可能である。
【００４４】
第２の実施の形態の半導体装置では、第１の実施の形態の半導体装置と同様の効果があるとともに、拡散領域１４ａ，１４ｂの短辺側に近接するウェルコンタクト用の拡散領域を設けないので、さらに省スペース化が期待できる。
【００４５】
ところで、上記では、各ウェル内に抵抗として機能する拡散領域をそれぞれ１つ設けた場合について説明したが、それぞれのウェル内に複数設けてもよい。
図７は、第３の実施の形態の半導体装置の平面図である。
【００４６】
なお、図１と同一の構成要素については、同一符号を付している。
第３の実施の形態の半導体装置は、Ｎウェル１２ａ内に、抵抗として機能する３つの拡散領域１４ａ−１，１４ａ−２，１４ａ−３を有している。Ｐウェル１２ｂ内にも同様に、３つの拡散領域１４ｂ−１，１４ｂ−２，１４ｂ−３を有している。また、Ｎウェル１２ａ内のウェルコンタクト用の拡散領域１３ｃは、拡散領域１４ａ−１，１４ａ−２，１４ａ−３をそれぞれ１つずつ囲うようにレイアウトされている。Ｐウェル１２ｂ内のウェルコンタクト用の拡散領域１３ｄも同様に拡散領域１４ｂ−１，１４ｂ−２，１４ｂ−３をそれぞれ１つずつ囲うようにレイアウトされている。
【００４７】
拡散領域１３ｃ上には、パッド１９ｃが複数設けられており、そのうちの１つが高電圧側電源端子ＶＤＤと接続されている。拡散領域１３ｄ上には、パッド１９ｄが複数設けられており、そのうちの１つが低電圧側電源端子ＶＳＳに接続されている。
【００４８】
拡散領域１４ａ−１，１４ａ−２，１４ａ−３は、それぞれ長辺方向の両端にパッド２０ａ１−１，２０ａ２−１，２０ａ１−２，２０ａ２−２，２０ａ１−３，２０ａ２−３を有している。また、拡散領域１４ｂ−１，１４ｂ−２，１４ｂ−３も同様に、それぞれ長辺方向の両端にパッド２０ｂ１−１，２０ｂ２−１，２０ｂ１−２，２０ｂ２−２，２０ｂ１−３，２０ｂ２−３を有している。
【００４９】
拡散領域１４ａ−１，１４ａ−２，１４ａ−３の一端のパッド２０ａ１−１，２０ａ１−２，２０ａ１−３は、ＰＭＯＳのドレイン領域１７ａに接続している。他端のパッド２０ａ２−１，２０ａ２−２，２０ａ２−３は、出力端子ＯＵＴに接続している。
【００５０】
また、拡散領域１４ｂ−１，１４ｂ−２，１４ｂ−３の一端のパッド２０ｂ１−１，２０ｂ１−２，２０ｂ１−３は、ＮＭＯＳのドレイン領域１７ｂに接続している。他端のパッド２０ｂ２−１，２０ｂ２−２，２０ｂ２−３は、出力端子ＯＵＴに接続している。
【００５１】
ＰＭＯＳのドレイン領域１７ａと、ＮＭＯＳのドレイン領域１７ｂは接続しているので、図７の半導体装置では、ＰＭＯＳ及びＮＭＯＳのドレイン領域１７ａ，１７ｂと、出力端子ＯＵＴ間に抵抗として機能する拡散領域１４ａ−１〜１４ａ−３，１４ｂ−１〜１４ｂ−３の６つが並列に接続された構成となっている。
【００５２】
このような半導体装置において、ＰＭＯＳ及びＮＭＯＳのドレイン領域１７ａ，１７ｂと出力端子ＯＵＴ間の拡散領域１４ａ−１〜１４ａ−３，１４ｂ−１〜１４ｂ−３の接続数を変えることで、抵抗値を調整することができる。
【００５３】
第３の実施の形態の半導体装置は、拡散領域１３ｃ，１３ｄ及び拡散領域１４ａ−１〜１４ａ−３，１４ｂ−１〜１４ｂ−３のパターニング以外は、第１の実施の形態の半導体装置と同様の製造工程で製造可能である。
【００５４】
なお、ウェルコンタクト用の拡散領域は、図６で示したように各拡散領域１４ａ−１，１４ａ−２，１４ａ−３，１４ｂ−１，１４ｂ−２，１４ｂ−３の長辺に並設するように複数設けてもよい。その場合に各ウェルコンタクト用の拡散領域のパッドを高電圧側電源端子ＶＤＤまたは低電圧側電源端子ＶＳＳに接続するようにする。
【００５５】
また、図１，図６，図７で示した第１乃至第３の実施の形態の半導体装置では、ＰＭＯＳのソースに高電圧側電源端子ＶＤＤを接続し、ＮＭＯＳのソースに低電圧側電源端子ＶＳＳを接続しているが、高電圧側電源端子ＶＤＤをＮＭＯＳのドレインに接続し、低電圧側電源端子ＶＳＳをＰＭＯＳのドレインに接続し、ＮＭＯＳ及びＰＭＯＳのソースに、抵抗として機能する拡散領域の一端を接続するようにしてもよい。
【００５６】
（付記１）  半導体基板上に異なる導電型の少なくとも２つのウェルを有し、
前記ウェル内に、当該ウェルと同一導電型であるウェルコンタクト用の第１の拡散領域と、ソース領域またはドレイン領域の一方に電源を接続したＭＯＳＦＥＴと、当該ソース領域または当該ドレイン領域と同一導電型であり抵抗として機能するとともに前記第１の拡散領域との間でダイオードとして機能する第２の拡散領域と、を有し、
前記ソース領域または前記ドレイン領域の他方と前記第２の拡散領域の一端とが接続され、前記第２の拡散領域の他端は、出力端子に接続されていることを特徴とする半導体装置。
【００５７】
（付記２）  前記第１の拡散領域は、前記第２の拡散領域を囲うように配置されていることを特徴とする付記１記載の半導体装置。
（付記３）  前記第１の拡散領域は、前記第２の拡散領域の長辺に並設されていることを特徴とする付記１記載の半導体装置。
【００５８】
（付記４）  前記第２の拡散領域を前記ウェル内に複数有し、前記ソース領域または前記ドレイン領域の前記他方と、少なくとも１つの前記第２の拡散領域の前記一端とが接続されていることを特徴とする付記１乃至３の何れか一項に記載の半導体装置。
【００５９】
（付記５）  Ｎ型の前記ウェル内にＰチャネル型ＭＯＳＦＥＴを有し、
Ｐ型の前記ウェル内にＮチャネル型ＭＯＳＦＥＴを有し、
前記Ｐチャネル型ＭＯＳＦＥＴ及び前記Ｎチャネル型ＭＯＳＦＥＴの前記ソース領域または前記ドレイン領域の一方は、互いに接続されていることを特徴とする付記１乃至４の何れか一項に記載の半導体装置。
【００６０】
（付記６）  前記ソース領域、前記ドレイン領域、前記第１の拡散領域及び前記第２の拡散領域の表面は、シリサイド化されていることを特徴とする付記１乃至５のいずれか一項に記載の半導体装置。
【００６１】
（付記７）  半導体基板上に異なる導電型の少なくとも２つのウェルを形成する工程と、
前記ウェル内に、当該ウェルと同一導電型であるウェルコンタクト用の第１の拡散領域を形成する工程と、
前記ウェル内に、ＭＯＳＦＥＴのソース領域またはドレイン領域と同時に、当該ソース領域または当該ドレイン領域と同一導電型であり、当該ソース領域または当該ドレイン領域に一端を接続し他端を出力端子に接続して抵抗として機能するとともに前記第１の拡散領域との間でダイオードとして機能する第２の拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００６２】
【図１】第１の実施の形態の半導体装置の平面図である。
【図２】図１のＡ−Ａ線での断面図である。
【図３】図１及び図２で示した半導体装置の等価回路である。
【図４】第１の実施の形態の半導体装置を製造する際の主要な工程における断面図（その１）である。
【図５】第１の実施の形態の半導体装置を製造する際の主要な工程における断面図（その２）である。
【図６】第２の実施の形態の半導体装置の平面図である。
【図７】第３の実施の形態の半導体装置の平面図である。
【図８】ＥＳＤ保護機能を有した出力バッファの一部の構成を示す図である。
【符号の説明】
【００６３】
１０  半導体基板
１１  素子分離領域
１２ａ  Ｎウェル
１２ｂ  Ｐウェル
１３ａ，１４ｂ  拡散領域（Ｎ型）
１３ｂ，１４ａ  拡散領域（Ｐ型）
１６ａ，１６ｂ  ソース領域
１７ａ，１７ｂ  ドレイン領域
１８  シリサイド
１９ａ，１９ｂ，２０ａ１，２０ａ２，２０ｂ１，２０ｂ２  パッド
ＶＤＤ  高電圧側電源端子
ＶＳＳ  低電圧側電源端子
ＯＵＴ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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