(57)【要約】      （修正有）【課題】データドライバとメモリ内における関連入力バッファとの間のデータスキューを最小にするクロック分布ツリーを得る。【解決手段】集積回路メモリのクロック分布ツリーは一組のデータドライバと該ドライバに結合される一組の対応する入力バッファ、該ドライバに結合される第１のクロック分布ツリー、入力バッファに結合される第２のクロック分布ツリーを含む。第１、第２のクロック分布ツリーは、実質的に合致しかつそっくりな分布ツリーである。第１のクロック分布ツリーのライン幅は、第２のクロック分布ツリーのライン幅と実質的に同じである。第１のクロック分布ツリーのライン間隔は、第２のクロック分布ツリーのライン間隔と実質的に同じである。第１、第２のクロック分布ツリーの多数のトポロジは、それらが合致しかつそっくりである限り、収容される。集積回路メモリの有効時間は、最大化され、データ及びクロックスキューは、最小化される。【選択図】図３
2009020478.tif 000002
【特許請求の範囲】
【請求項１】
一の集積回路メモリのクロック分布ツリーであって、
複数のデータドライバと、
前記複数のデータドライバに結合される複数の入力バッファと、
前記複数のデータドライバに結合される一の第１のクロック分布ツリーと、
前記複数の入力バッファに結合される一の第２のクロック分布ツリーと、
を含み、
前記第１および第２のクロック分布ツリーは実質的に合致しかつそっくりな分布ツリーである、
クロック分布ツリー。
【請求項２】
前記第１のクロック分布ツリーの一のライン幅は、前記第２のクロック分布ツリーの一のライン幅と実質的に同じである、請求項１に記載のクロック分布ツリー。
【請求項３】
前記第１のクロック分布ツリーの一のライン間隔は、前記第２のクロック分布ツリーの一のライン間隔と実質的に同じである、請求項１に記載のクロック分布ツリー。
【請求項４】
前記データドライバのそれぞれは、前記第１のクロック分布ツリーに結合される一のクロック入力を含む、請求項１に記載のクロック分布ツリー。
【請求項５】
前記データドライバのそれぞれは、一のデータ信号を受信する一のデータ入力を含む、請求項１に記載のクロック分布ツリー。
【請求項６】
前記入力バッファのそれぞれは、前記第２のクロック分布ツリーに結合される一のクロック入力を含む、請求項１に記載のクロック分布ツリー。
【請求項７】
前記データドライバのそれぞれは、一のデータ信号を供給する一のデータ出力を含む、請求項１に記載のクロック分布ツリー。
【請求項８】
前記複数の入力バッファは、前記集積回路メモリにおける一のＲＡＭブロック内に形成される、請求項１に記載のクロック分布ツリー。
【請求項９】
前記第１および第２のクロック分布ツリーは、それぞれ、
第１の複数のデータドライバおよび前記入力バッファをそれぞれ駆動する第１および第２のインバータと、
第２の複数のデータドライバおよび前記入力バッファをそれぞれ駆動する第３および第４のインバータと、
前記第１および第３のインバータを駆動する第５および第６のインバータと、
を含む、請求項１に記載のクロック分布ツリー。
【請求項１０】
前記第１および第２のクロック分布ツリーは、それぞれ、前記複数のデータドライバおよび前記複数の入力バッファをそれぞれ駆動する４つの結合インバータを含む、請求項１に記載のクロック分布ツリー。
【請求項１１】
集積回路メモリのクロック分布方法であって、
複数のデータドライバを提供することと、
前記複数のデータドライバに結合される一の複数の入力バッファを提供することと、
前記複数のデータドライバに結合される一の第１のクロック分布ツリーを提供することと、
前記複数の入力バッファに結合される一の第２のクロック分布ツリーを提供することと、
を含み、
前記第１および第２のクロック分布ツリーは、実質的に合致しかつそっくりである、
クロック分布方法。
【請求項１２】
前記第１のクロック分布ツリーの一のライン幅は、前記第２のクロック分布ツリーの一のライン幅と実質的に同じになる、
請求項１１に記載のクロック分布方法。
【請求項１３】
前記第１のクロック分布ツリーの一のライン間隔は、前記第２のクロック分布ツリーの一のライン間隔と実質的に同じになる、
請求項１１に記載のクロック分布方法。
【請求項１４】
前記データドライバのそれぞれの一のクロック入力は、前記第１のクロック分布ツリーに結合される、請求項１１に記載のクロック分布方法。
【請求項１５】
前記データドライバのそれぞれの一のデータ入力は、一のデータ信号を受信する、請求項１１に記載のクロック分布方法。
【請求項１６】
前記入力バッファのそれぞれの一のクロック入力は、前記第２のクロック分布ツリーに結合される、請求項１１に記載のクロック分布方法。
【請求項１７】
前記データドライバのそれぞれの一のデータ出力は、一のデータ信号を供給する、請求項１１に記載のクロック分布方法。
【請求項１８】
前記集積回路メモリにおける一のＲＡＭブロック内に前記複数の入力バッファを形成することをさらに含む、請求項１１に記載のクロック分布方法。
【請求項１９】
第１の複数の前記データドライバと、前記入力バッファとをそれぞれ別々に駆動することと、
第２の複数の前記データドライバと、前記入力バッファとをそれぞれ駆動することと、
をさらに含む、請求項１１に記載のクロック分布方法。
【請求項２０】
複数の結合インバータにより、前記複数のデータドライバおよび前記複数の入力バッファをそれぞれ駆動することをさらに含む、請求項１１に記載のクロック分布方法。
【請求項２１】
集積回路メモリであって、
一のＲＡＭブロックに存在する一の第１のクロック分布ツリーと、
前記第１のクロック分布ツリーにそっくりな一の第２のクロック分布ツリーと、
を含み、
前記第１および第２のクロック分布ツリーのライン幅、ローディング、および、構成は、合致しかつそっくりである、
集積回路メモリ。
【請求項２２】
前記第１のクロック分布ツリーは、一のＲＡＭブロックへと流れるデータと関連する、
請求項２１に記載の集積回路メモリ。
【請求項２３】
前記第１のクロック分布ツリーは、一のＲＡＭブロックから流れるデータと関連する、
請求項２１に記載の集積回路メモリ。
【請求項２４】
一のＲＡＭインターフェースにおけるＳｏＣ（システムオンチップ）内に実装される、請求項２１に記載の集積回路メモリ。
【請求項２５】
一のＲＡＭインターフェースにおけるＬ１キャッシュを有する一のＣＰＵ内に実装される、請求項２１に記載の集積回路メモリ。
【請求項２６】
ＲＡＭサブアレイインターフェースに実装される、請求項２１に記載の集積回路メモリ。
【請求項２７】
一のスタンドアロン型コモディティメモリの一の内部／外部インターフェースに実装される、請求項２１に記載の集積回路メモリ。
【請求項２８】
一のＲＡＭインターフェースにおける一のＳＩＰ（システム・イン・パッケージ）内に実装される、請求項２１に記載の集積回路メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリ、より詳しくは、データドライバとメモリにおける関連入力バッファとの間のデータスキューを最小化するクロック分布ツリーに関する。
【０００２】
今日の高速メモリにおける入出力キャプチャウィンドウは、小型化してきている。入力準備時間（ｔＳ）および保持時間（ｔＨ）は、クロック周波数が増加するにつれ減少する。チップサイズが大きくなるほどクロックおよび信号スキューも大きくなっていく。より高速なシステム、および、より大きいチップサイズまたはＲＡＭマクロサイズというこれら２つのトレンドを理由に、ＲＡＭ回路ブロックへの入出力の実際の有効時間は短縮されてきている。
【０００３】
図１（ａ）−１（ｄ）は、典型的なクロック分布ツリー１００を示す。シリコン集積回路付近のクロックまたは制御信号を分配させるかまたは割り振る様々な異なる方法が存在する。これらルート割り当ての様々な異なる方法は、最も近い（最も速い）位置と最も遠い（最も遅い）位置との間に異なるスキュー値または時間差を有する。信号伝搬時間またはスキューは、ラインが移動するのに必要な長さ、ライン幅、ライン間隔、もしあればツリーの分岐数、ラインへのトランジスタロードに依存する。図１（ａ）は、インバータＩ３０およびＩ３１がクロックバスの第１の部分を駆動するのに用いられ、インバータＩ３４およびＩ３５は、クロックバスの第２の部分を駆動するのに用いられるクロック分布ツリーを示す。次に、インバータＩ３０およびＩ３５は、インバータＩ３６およびＩ３７により駆動される。図１（ｂ）は、インバータＩ５１およびＩ５２がクロックバス全体を駆動するのに用いられるクロック分布ツリーを示す。図１（ｃ）は、単一のインバータＩ４１がクロックバスの第１の部分を駆動するのに用いられ、他の単一のインバータＩ４０がクロックバスの第２の部分を駆動するのに用いられるクロック分布ツリーを示す。次に、インバータＩ４１およびＩ４０は、インバータＩ３９により駆動される。図１（ｄ）は、クロックバスの第１の部分を駆動する単一のインバータＩ５６と、クロックバスの第２の部分を駆動する単一のインバータＩ５５と、クロックバスの第３の部分を駆動する単一のインバータＩ５４と、クロックバスの第４の部分を駆動する単一のインバータＩ５３とを示す。次に、インバータＩ５６およびＩ５５は、インバータＩ４６により駆動される。インバータＩ５３およびＩ５４は、インバータＩ４５により駆動される。インバータＩ４５およびＩ４６は、インバータＩ５７およびＩ４４により最後に駆動される。
【０００４】
図２は、集積回路メモリ２００の一部のクロック分布ツリーを示す。集積回路メモリ２００は、０から７と示された入力バッファ２０２を含む。各入力バッファは、データ入力、データ出力（図示せず）、および、クロック入力を有する。集積回路メモリ２００は、入力バッファのそれぞれに対応する、０から７と示されたデータドライバ２０４も含む。図２は、データドライバ２０４のクロック入力およびデータ出力のみを示す。データドライバ２０４は、インバータＩ５３−Ｉ５７、および、インバータＩ４４−Ｉ４６を含む信号ＡＣＬＫから生ずる第１のクロック分布ツリーによりクロックされる。インバータＩ５６は、データドライバ６および７をクロックし、インバータＩ５５はデータドライバ４および５をクロックし、インバータＩ５４はデータドライバ２および３をクロックし、インバータＩ５３は、データドライバ０および１をクロックする。次に、インバータＩ５５およびＩ５６は、インバータＩ４６により駆動され、インバータＩ５３およびＩ５４は、インバータＩ４５により駆動される。インバータＩ４５およびＩ４６は、インバータＩ４４およびＩ５７により駆動される。これらクロックツリーインバータ前後のＡＣＬＫ信号ルーチングの幅および間隔は、Ｉ、Ｊ、ＧおよびＥミクロンを表すＩμ、Ｊμ、Ｇμ、Ｅμとして示される。例えば、インバータＩ５３からデータドライバ０までを走るラインの幅は、Ｉμである。クロックツリーは、インバータＩ５４からデータドライバ３までのライン幅もＩμである点において、釣り合いがとれ、対称である。隣接するそれらラインのそれぞれの間隔は、Ｊμと同じである。入力バッファ２０２は、インバータＩ３０−Ｉ３１、および、Ｉ３４−Ｉ３７を含む信号ＢＣＬＫによる第２のクロック分布ツリーによりクロックされる。インバータＩ３０およびＩ３１は、データドライバ４−７をクロックし、インバータＩ３４およびＩ３５は、データドライバ０−３をクロックする。次に、インバータＩ３０およびＩ３５は、インバータＩ３６およびＩ３７により駆動される。ＢＣＬＫ信号ツリーの幅および間隔は、Ａ、Ｂ、Ｃ、および、Ｄミクロンを表すラベルＡμ、Ｂμ、Ｃμ、および、Ｄμにより示される。
【０００５】
図２において２つのクロック分布ツリーが合致しないことが図２で示されていることは重要である。クロック分布ツリーのトポロジは、入力バッファ２０２およびデータドライバ２０４をクロックすることによって異なる。さらに、様々なクロックバスおよびクロックバスセグメントに関連する幅および間隔も不合致である。これがクロックおよびデータスキュー、および、パフォーマンスロスを招く。
【０００６】
従来技術の回路では、良い技術的手法が用いられる場合であっても、有効なデータウィンドウは、使用される特定のクロックツリーに従い減少する可能性がある。図２のブロック図は、埋め込み型ＲＡＭブロック回路２０６における０から７までの指定された入力バッファ２０２を制御するよう用いられるクロックツリーを示す。入力バッファ１および２のラッチングが最も速く、入力バッファ４および７のラッチングが最も遅い。これらの入力バッファのデータを提供するために選ばれた低スキュークロックツリーは、ほぼゼロスキューを提供する。言い換えれば、ＡＣＬＫツリー分布の設計は、０から７までの８つの場所すべてにおける許可データドライバ２０４とは異なるスキューまたはタイミングをほとんど含まない。したがって、これがスキューを減らすのにより良い設計だとしても、これらのバッファの有効なデータウィンドウを最大化するという点において劣っている。バッファ１および２は、短縮された準備時間を有し、バッファ４および７は、短縮された保持時間を有する。
【０００７】
したがって、望まれるのは、集積回路メモリにおけるＲＡＭ回路ブロックに対する入出力の有効時間を最大化するクロック分布ツリーおよび方法である。
【発明の開示】
【０００８】
本発明によれば、集積回路メモリのクロック分布ツリーは、複数のデータドライバ、複数のデータドライバに結合される複数の入力バッファ、複数のデータドライバに結合される第１のクロック分布ツリー、複数の入力バッファに結合される第２のクロック分布ツリーを含む。第１および第２のクロック分布ツリーは、実質的に合致しかつそっくりな分布ツリーである。第１のクロック分布ツリーのライン幅は、第２のクロック分布ツリーのライン幅と実質的に同じである。
第１のクロック分布ツリーのライン間隔は、第２のクロック分布ツリーのライン間隔と実質的に同じである。第１および第２のクロック分布ツリーの多数のトポロジは、それらが合致しかつそっくりな限り収容され得る。本発明によれば、有効時間は最大になり、データおよびクロックスキューは、最小になる。
【発明を実施するための最良の形態】
【０００９】
図３は、本発明の第１の実施形態に従う集積回路メモリ３００の一部であるクロック分布ツリー回路を示す。集積回路メモリ３００は、ＲＡＭブロック３０６内にある０から７と示された入力バッファ３０２を含む。各入力バッファは、データ入力、データ出力、および、クロック入力を含む。集積回路メモリ３００は、入力バッファのそれぞれに対応する、０から７と示されたデータドライバ２０４も含む。クロック入力、データ入力、および、データドライバ３０４のデータ出力もすべて図３に示される。データドライバ３０４は、インバータＩ５９−Ｉ６３を含む第１のクロック分布ツリーによりクロックされる。インバータＩ５８およびＩ５９は、データドライバ４から７までをクロックし、インバータＩ６０およびＩ６１は、データドライバ０から３までをクロックする。次に、インバータＩ６２およびＩ６３は、インバータＩ５８およびＩ６１を駆動する。入力バッファ３０２は、インバータＩ３０−Ｉ３１およびＩ３４−Ｉ３７を含む本発明の一態様に従う第１のクロック分布ツリーを反映する第２のクロック分布ツリーによりクロックされる。インバータＩ３０およびＩ３１は、データドライバ４−７をクロックし、インバータＩ３４およびＩ３５は、データドライバ０−３をクロックする。次に、インバータＩ３０およびＩ３５は、インバータＩ３６およびＩ３７により駆動される。インバータＩ６２は、ＡＣＬＫクロック信号を受信し、インバータＩ３６は、ＢＣＬＫ信号を受信する。第１および第２のクロックツリーの幅Ｗ（Ａμ、Ｃμ）および間隔Ｓ（Ｂμ、Ｄμ）は、最適なパフォーマンスのために合致される。
【００１０】
図３に示すような指定されたＲＡＭブロックにおける特定のクロックツリーレイアウト情報を得ることにより、外部入力および出力クロッキングは、いかなる指定されたクロックツリーレイアウトも反映することができる。図３に示すような２つのクロックツリーのレイアウトのライン幅、ローディングおよびツリー設計に関するマッチングは、最大データ有効ウィンドウを考慮に入れる。図３の概略図に戻り、第２のクロック分布ツリーは、０−７と示された８つの入力バッファ３０２すべてに対し同じ準備時間および保持時間を有する。
【００１１】
図４は、本発明の第２の実施形態に従う集積回路メモリ４００の一部であるクロック分布ツリー回路を示す。集積回路メモリ４００は、ＲＡＭブロック４０６内にある０から７と示される入力バッファ４０２を含む。各入力バッファは、データ入力、データ出力、および、クロック入力を有する。集積回路メモリ４００は、各入力バッファに対応する、０から７と示されるデータドライバ４０４も含む。データドライバ４０４のクロック入力、データ入力、および、データ出力は、すべて図４に示されている。データドライバ４０４は、インバータＩ５８−Ｉ５９およびＩ６２−Ｉ６３のインバータを含む第１のクロック分布ツリーによりクロックされる。入力バッファ４０２は、インバータＩ３０−Ｉ３１およびＩ３６−Ｉ３７を含む本発明の一の態様に従う第１のクロック分布ツリーを反映する第２のクロック分布ツリーによりクロックされる。インバータＩ６２は、ＡＣＬＫクロック信号を受信し、インバータＩ３６は、ＢＣＬＫ信号を受信する。第１および第２のクロックツリーの幅Ｗ（Ａμ）および間隔Ｓ（Ｂμ）は、最適なパフォーマンスのために合致される。
【００１２】
図４の概略図は、入力バッファラッチングのためのＲＡＭブロック４０６における高スキュークロックレイアウトを含む。本発明の技術を用い、かつ、データドライバのためのクロックルーチングを合致させることにより、すべてのシステムは、なお高速で稼働する。しかしながら、低スキューな、または、よいエンジニアリングであるべき従来技術に考慮されるツリーが、データドライバ４０４のためのＲＡＭブロックに外部的に用いられた場合、集積回路メモリシステム全体は、タイトな準備および保持時間により機能しなくなる。
【００１３】
本願明細書中使用している「合致する」という用語は、「全く同じ」という意味ではないことに注意されたい。「合致する」分布ツリーに要求されることとは、２つの分布ツリーが比例しているということである。例えば、１つの分布ツリーにおける５０μロードおよび５μドライバは、他の分布ツリーにおける２０μロードおよび２μドライバと合致することができる。本発明の原理は、「全く合致し」かつ「比例して合致する」分布ツリーを用いることにより維持されることは当業者にとり明らかであろう。
【００１４】
ＲＡＭブロックインターフェースにおいて獲得されるべき信号は、データの他に、アドレスおよび制御信号を含み得ることに注意されたい。例えば、図４における回路ブロック４０２は、アドレスおよびＲＡＳ／ＣＡＳ／ＷＥ入力バッファを含む。
【００１５】
本発明の回路は、逆に動作することもできる。ブロック４０２は、所定のクロックツリーによるＢＣＬＫにより実現されるＲＡＭブロック４０６からのドライバから出たデータであり得る。ブロック４０４は、プロセッサ／論理回路のためのこのデータを、ＲＡＭ内部のクロックツリーと合致するクロックツリーをもつクロックＡＣＬＫにより獲得する。図５は、ＲＡＭブロック５０６、出力バッファ５０２およびデータラッチ５０４を含む集積回路５００における逆の状態を示す。
【００１６】
本発明の回路は、以前に示すような特定の集積回路メモリブロックにも限定されない。本発明の回路は、図６に示すような、集積回路メモリ内の２つのクロック分布ツリーを含むいずれの用途においても使用できる。図６は、ＲＡＭブロック６０６、内部ＣＬＫ信号を受信する第１のクロック分布ツリー６０２、ＲＡＭインターフェース６０８、および、本発明の原理に従う、外部ＣＬＫ信号を受信する第２のそっくりなクロック分布ツリー６０４を有する集積回路メモリを含む。
【００１７】
本発明のクロック分布ツリー回路に考えられる用途は、以下を含むが、これに限定されない。
１．ＲＡＭインターフェースにおけるＳｏＣ（システムオンチップ）。
２．Ｌ１キャッシュＲＡＭインターフェースをもつＣＰＵ。
３．ＲＡＭ内の、例えばサブアレイインターフェースなどの回路ブロック。
４．独立型コモディティメモリの内部／外部インターフェース。
５．ＲＡＭインターフェースにおけるＳＩＰ（システム・イン・パッケージ）。
【００１８】
図７は、本発明に従い変更されることができる、ＣＰＵ７０２、ＤＲＡＭ７０４、ＳＲＡＭ７０６、および、アナログ回路７０８を含むチップ７００における典型的なシステムの図である。図７は、単一の集積回路に集積されるシステムブロックを示す。他の実施態様は、図７に示すようにすべて一体化することに代わり、ブロックが個別の集積回路であり得るスタンドアロン型コモディティＲＡＭ回路を含み得る。他の実施態様は、ＤＲＡＭおよびＳＲＡＭの集積回路がＣＰＵチップの上に積層されたパッケージにおけるシステムである。
【００１９】
図８は、本発明に従い変更される、ＣＰＵ回路８０２、Ｌ１キャッシュＲＡＭ８０４、および、データキャッシュ８０６を含む典型的なＣＰＵ８００の図である。
【００２０】
これまで「ＲＡＭブロック」を図示してきたが、サブアレイブロック、データ分布ブロック、および、ＥＣＣロジックブロックなど他のこの種のブロックが集積メモリ回路内に存在し、それらすべてが本発明のクロック分布回路にとっての候補用途であることが、当業者であれば理解できよう。本発明の回路は、スタンドアロン型コモディティメモリのいかなる内部／外部インターフェースにも実装できる。
【００２１】
これまで特定の論理設計および動作方法と共に本発明の原理を説明してきたが、上述の説明は例示にすぎず、本発明を限定するものでないことは、明確に理解されよう。例えば、本発明は、本発明に従う第１および第２のクロック分布ツリーの多くの異なる合致しかつそっくりなペアリングに用いることができ、そして、本発明は、図３および４に示されるレイアウト構成に限定されない。特に、前述の開示の教示は、他の変更態様を当業者に示唆するであろう。この種の変更態様は、自体がすでに既知であり、すでに本願明細書において記載されている特徴の代わりにまたはそれに加えて使われることができる他の特徴を含むことができる。本出願において、請求項は、特定の特徴の組み合わせに対し明確に構成されているが、本願明細書中における開示の範囲は、いずれの請求項に目下記載されているような同じ発明に関連しようとしまいと、また、本発明が直面するようないかなる、または、すべての同じ技術的問題を軽減しようとしまいと、当業者にとって明らかであろう明確または暗に開示されるいかなる新規な特徴、あるいは、いかなる新規な特徴の組み合わせ、あるいは、一般化またはその修正も含むと理解されなければならない。出願人は、本出願またはそこから導かれるさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組み合わせに対する新規の請求項を構成する権利をここに保有する。
【図面の簡単な説明】
【００２２】
本発明の上記および他の特徴および、本発明の目的は、添付の図面と共に取り上げられる好適な実施形態の記載を参照することにより、より明らかになるであろう。
【００２３】
【図１】従来技術のクロック分布ツリーの概略図である。
【００２４】
【図２】不一致な入力バッファおよびデータドライバクロック分布ツリーを含む従来技術の集積回路メモリのブロック図である。
【００２５】
【図３】本発明に従う集積回路メモリのクロック分布ツリー回路の第１の実施形態を示す。
【００２６】
【図４】本発明に従う集積回路メモリのクロック分布ツリー回路の第２の実施形態である。
【００２７】
【図５】本発明に従う集積回路メモリのクロック分布ツリー回路の第３の実施形態である。
【００２８】
【図６】本発明に従う集積回路のクロック分布ツリー回路の第４の実施形態である。
【００２９】
【図７】本発明のクロック分布ツリー回路に適した用途である「システムオンチップ」（ＳｏＣ）の図である。
【００３０】
【図８】本発明のクロック分布ツリー回路に適した他の用途である、データキャッシュおよびＬ１キャッシュＲＡＭを含むＣＰＵ回路のブロック図である。
【図１】
2009020478.tif 000003
【図２】
2009020478.tif 000004
【図３】
2009020478.tif 000005
【図４】
2009020478.tif 000006
【図５】
2009020478.tif 000007
【図６】
2009020478.tif 000008
【図７】
2009020478.tif 000009
【図８】
2009020478.tif 000010
【外国語明細書】
2009020478.tif 000011
2009020478.tif 000012
2009020478.tif 000013
2009020478.tif 000014
2009020478.tif 000015
2009020478.tif 000016
2009020478.tif 000017
2009020478.tif 000018
2009020478.tif 000019
2009020478.tif 000020
2009020478.tif 000021
2009020478.tif 000022
2009020478.tif 000023
2009020478.tif 000024
2009020478.tif 000025
2009020478.tif 000026
2009020478.tif 000027
2009020478.tif 000028
2009020478.tif 000029
2009020478.tif 000030