(57)【要約】【課題】ＳＯＩ基板を利用せずに高集積化が可能であり、その構造を最適化して隣接セルの間でその干渉を最小化できる不揮発性メモリ素子及びその製造方法を提供する。【解決手段】ボディ及びそのボディから上向きに突出した一対のフィンを備える半導体基板と、一対のフィンの間を埋め込む埋没絶縁層と、一対のフィンそれぞれの外側面上に形成され、一対のフィンの高さより高く形成された一対のフローティングゲート電極と、一対のフローティングゲート電極上の制御ゲート電極と、を備える不揮発性メモリ素子。【選択図】図１
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【特許請求の範囲】
【請求項１】
ボディ及び前記ボディから上向きに突出した一対のフィンを備える半導体基板と、
前記一対のフィンの間を埋め込む埋没絶縁層と、
前記一対のフィンそれぞれの外側面上に形成され、前記一対のフィンの高さより高く形成された一対のフローティングゲート電極と、
前記一対のフローティングゲート電極上の制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記一対のフローティングゲート電極は、前記一対のフィンそれぞれの上部を覆って前記一対のフィンの上面に突出し互いに分離されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記埋没絶縁層は、前記一対のフィンの上面に突出したことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記埋没絶縁層の反対側に位置した前記一対のフィンそれぞれの外側面の上部に配置され、前記ボディ上に上向きに配置された一対のトンネリング絶縁層をさらに備え、前記一対のフローティングゲート電極は、前記一対のトンネリング絶縁層それぞれの上に配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記埋没絶縁層を横切って前記一対のフローティングゲート電極上に伸張したブロッキング絶縁層をさらに備え、前記制御ゲート電極は前記ブロッキング絶縁層上に配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記一対のフィンの上面上に配置されたスペーサ絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記スペーサ絶縁層は、前記一対のフィンの上面から上に行くほどその幅が小さくなることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記スペーサ絶縁層は、前記埋没絶縁層と前記一対のフローティングゲート電極との間に限定されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項９】
前記スペーサ絶縁層、前記埋没絶縁層及び前記一対のフローティングゲート電極の上端は互いに整列されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記埋没絶縁層の反対側の前記一対のフィンの外側面の下部を覆うように、前記ボディ上に配置された素子分離膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記一対のフローティングゲート電極は、前記素子分離膜を基準に前記一対のフィンの外側面の上部に配置されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記制御ゲート電極は、前記素子分離膜上に配置されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１３】
前記半導体基板は、バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１４】
前記制御ゲート電極の両側の前記一対のフィンの一部分に、不純物接合によって限定されるソース及びドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１５】
前記制御ゲート電極の両側の前記一対のフィンの一部分に限定され、電界効果により誘導されるソース及びドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１６】
前記一対のフィン上に前記制御ゲート電極と離隔配置された複数の制御ゲート電極をさらに備え、
前記制御ゲート電極及び前記複数の制御ゲート電極は、ＮＡＮＤセルアレイ構造で配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１７】
半導体基板をエッチングして、ボディ及び前記ボディから上向きに突出した一対のフィンを形成する工程と、
前記一対のフィンの間を埋め込む埋没絶縁層を形成する工程と、
前記一対のフィンそれぞれの外側面上に、前記一対のフィンの高さより高く一対のフローティングゲート電極を形成する工程と、
前記一対のフィン上に制御ゲート電極を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１８】
前記一対のフローティングゲート電極を、前記一対のフィンそれぞれの上部に、前記一対のフィンの上面に突出し互いに分離されるように形成することを特徴とする請求項１７に記載の不揮発性メモリ素子。
【請求項１９】
前記埋没絶縁層は、前記一対のフィンの上面に突出することを特徴とする請求項１７に記載の不揮発性メモリ素子。
【請求項２０】
前記一対のフィンを、前記半導体基板上のスペーサ絶縁層をエッチングマスクとして利用して、前記半導体基板をエッチングして形成することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記半導体基板の内部から前記半導体基板上に突出した素子分離膜を形成する工程をさらに含み、スペーサ絶縁層を、前記素子分離膜の突出した側壁に形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記ボディ及び前記一対のフィンを限定する工程は、
前記半導体基板内に一対の第１トレンチを形成する工程と、
前記一対の第１トレンチを埋め込んで、前記半導体基板上に突出した前記素子分離膜を形成する工程と、
前記素子分離膜の突出した側壁に前記スペーサ絶縁層を形成する工程と、
前記スペーサ絶縁層から露出された前記半導体基板をエッチングする工程と、を含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記埋没絶縁層を、前記一対のフィンと前記スペーサ絶縁層との間を埋め込むように形成することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記埋没絶縁層を形成した後、前記素子分離膜を所定深さまたは要求される深さエッチングして、前記一対のフィンの外側面の上部を露出させる工程をさらに含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記埋没絶縁層及び前記スペーサ絶縁層は、前記素子分離膜に対してエッチング選択比を持つことを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
前記一対のフローティングゲート電極を形成する前に、
前記埋没絶縁層の反対側に位置した前記一対のフィンの外側面の上部に、前記ボディ上に上向きに配置されるように一対のトンネリング絶縁層を形成する工程をさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２７】
前記一対のトンネリング絶縁層を、前記一対のフィンの外側面の上部を熱酸化させて形成することを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
【請求項２８】
前記一対のフローティングゲート電極を、前記一対のフィン及び前記スペーサ絶縁層を覆う導電層を前記素子分離膜上に形成した後、前記導電層を異方性エッチングして形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２９】
前記スペーサ絶縁層、前記埋没絶縁層及び前記一対のフローティングゲート電極の上端は、互いに整列されることを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
【請求項３０】
前記制御ゲート電極を形成する前に、前記埋没絶縁層上を横切って前記一対のフローティングゲート電極上に伸張したブロッキング絶縁層を形成する工程をさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特にフィン・タイプの不揮発性メモリ素子に関する。
【背景技術】
【０００２】
半導体製品は、その体積がだんだんと小さくなりつつも大容量のデータ処理を要している。これにより、かかる半導体製品に使われる不揮発性メモリ素子の動作速度を高めて集積度を高める必要がある。例えば、フラッシュメモリ素子が高速及び高集積度の不揮発性メモリ素子として利用されている。
【０００３】
通例的な平面形の不揮発性メモリ素子は、フローティングゲート電極及び制御ゲート電極が積層された構造を持つ。しかし、かかる平面形不揮発性メモリ素子は、その集積技術の限界によってその容量及び速度を高めるのに限界がある。
【０００４】
さらに、かかる平面形不揮発性メモリ素子で、プログラム性能及び速度を改善するためには、制御ゲート電極からフローティングゲート電極に印加される電圧比、すなわち、カップリング比を高める必要がある。しかし、カップリング比を高めるためにフローティングゲート電極の高さを高めることができるが、この場合、隣接したセルのフローティングゲート電極の対面面積が大きくなりうる。これにより、隣接するセル間で寄生キャパシタによる干渉が発生しうる。
【０００５】
前述したように、通例的な平面形不揮発性メモリ素子は、その集積度及び信頼性が問題になりうる。これに対し、垂直構造を持つ３次元構造の不揮発性メモリ素子は、集積度及び動作速度を高めることができると期待される。ただし、高コストのシリコン・オン・絶縁体（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板を利用せずに３次元構造の不揮発性メモリ素子を形成し難い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、ＳＯＩ基板を利用せずに高集積化が可能であり、その構造を最適化して隣接セル間の干渉を最小化できる不揮発性メモリ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。半導体基板は、ボディ及び前記ボディから上向きに突出した一対のフィンを備える半導体基板と、前記一対のフィンの間を埋め込む埋没絶縁層と、前記一対のフィンそれぞれの外側面上に形成され、前記一対のフィンの高さより高く形成された一対のフローティングゲート電極と、前記一対のフローティングゲート電極上の制御ゲート電極と、を備える。
【０００９】
前記不揮発性メモリ素子の一例において、スペーサ絶縁層が前記一対のフィンの上面にさらに配置され、さらに、前記スペーサ絶縁層は、前記埋没絶縁層と前記一対のフローティングゲート電極との間に限定される。
【００１０】
前記不揮発性メモリ素子の他の例において、素子分離膜は、前記埋没絶縁層の反対側の前記一対のフィンの外側面の下部を覆うように前記ボディ上に配置されうる。
【００１１】
前記不揮発性メモリ素子のさらに他の例において、前記半導体基板はバルク半導体ウェーハをエッチングして形成できる。
【００１２】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法は、半導体基板をエッチングして、ボディ及び前記ボディから上向きに突出した一対のフィンを形成する工程と、前記一対のフィンの間を埋め込む埋没絶縁層を形成する工程と、前記一対のフィンそれぞれの外側面上に、前記一対のフィンの高さより高く一対のフローティングゲート電極を形成する工程と、前記一対のフィン上に制御ゲート電極を形成する工程と、を含む。
【００１３】
前記不揮発性メモリ素子の製造方法の一例において、前記一対のフィンを、前記半導体基板上のスペーサ絶縁層をエッチングマスクとして利用して前記半導体基板をエッチングして形成できる。
【００１４】
前記不揮発性メモリ素子の製造方法の他の例において、前記半導体基板の内部から前記半導体基板上に突出した素子分離膜を形成し、スペーサ絶縁層を、前記素子分離膜の突出した側壁に形成できる。
【００１５】
前記不揮発性メモリ素子の製造方法のさらに他の例において、前記埋没絶縁層を形成した後、前記素子分離膜を所定深さエッチングして、前記一対のフィンの外側面の上部を露出させうる。
【発明の効果】
【００１６】
本発明による不揮発性メモリ素子は、フィンの幅及び離隔距離を狭めてその集積度を高めつつも短チャンネル効果を抑制できる。これにより、不揮発性メモリ素子の漏れ電流及びオフ電流を低めることができる。
【００１７】
また、不揮発性メモリ素子は、素子分離膜の高さ及びスペーサ絶縁層の高さを調節して、制御ゲート電極からフローティングゲート電極に伝達される電圧比を表すカップリング比を容易に調節できる。
【００１８】
また、不揮発性メモリ素子で、フローティングゲート電極の幅が狭いため、フィンに沿って隣接して配置されたメモリセル間の干渉を大きく低減することができる。これにより、不揮発性メモリ素子は、隣接したメモリセル間の干渉現象によるしきい電圧の変化を低減することができ、その結果、高い動作信頼性を持つことができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現化され、単に本実施形態は本発明の開示を完全にし、当業者に本発明の範疇を完全に知らしめるために提供されるものである。図面の構成要素は、説明の便宜のためにその大きさが誇張される。
【００２０】
本発明の実施形態による不揮発性メモリ素子は、フラッシュメモリ素子ともみることができるが、本発明の範囲はかかる名称に制限されずにその構成によって定められるものである。
【００２１】
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す概略的な斜視図であり、図２は、不揮発性メモリ素子１００のＩＩ−ＩＩ’線の断面図である。例えば、不揮発性メモリ素子１００は、ＮＡＮＤ構造のフラッシュメモリ素子の一部分を示す。
【００２２】
図１及び図２を参照すれば、半導体基板１１０は、ボディ１０２とボディ１０２から突出した一対のフィン１０５ａ、１０５ｂとを備えることができる。例えば、フィン１０５ａ、１０５ｂは、その下端がボディ１０２によって互いに連結され、他の部分はボディ１０２上に垂直して配置されうる。他の例として、フィン１０５ａ、１０５ｂは、その下端がボディ１０２によって互いに連結され、他の部分はボディ１０２上にななめに配置されてもよい。フィン１０５ａ、１０５ｂは互いに対称に配置されることが望ましいが、本発明の範囲はこれに制限されない。
【００２３】
フィン１０５ａ、１０５ｂそれぞれはビットラインの一部として利用されうる。したがって、フィン１５０ａ、１０５ｂの伸張方向がビットライン方向になりうる。フィン１０５ａ、１０５ｂの数は例示的に図示され、不揮発性メモリ素子１００の容量によって適切に選択されうる。
【００２４】
例えば、半導体基板１１０は、バルク半導体ウェーハ、例えば、バルクシリコンウェーハ、バルクゲルマニウムウェーハまたはバルクシリコン・ゲルマニウムウェーハをエッチングして形成できる。すなわち、フィン１０５ａ、１０５ｂは、ボディ１０２と同じ半導体物質で形成できる。したがって、半導体基板１１０は高コストのＳＯＩ基板と異なって、通例的なバルク半導体ウェーハを利用して提供できる。
【００２５】
埋没絶縁層１５７は、フィン１０５ａ、１０５ｂの間を埋め込み、フィン１０５ａ、１０５ｂの上面に突出しうる。例えば、フィン１０５ａ、１０５ｂの上面にスペーサ絶縁層１５５が配置され、埋没絶縁層１５７は、スペーサ絶縁層１５５の間をさらに埋め込むことができる。スペーサ絶縁層１５５は、フィン１０５ａ、１０５ｂから上に行くほどその幅が狭くなりうる。これにより、埋没絶縁層１５７の幅はフィン１０５ａ、１０５ｂから上に行くほど広くなりうる。埋没絶縁層１５７及びスペーサ絶縁層１５５の上端は互いに整列されうる。
【００２６】
フィン１０５ａ、１０５ｂの内側面を、埋没絶縁層１５７と接触する面と定義し、フィン１０５ａ、１０５ｂの外側面を、埋没絶縁層１５７の反対側に位置した面と定義できる。フィン１０５ａ、１０５ｂの内側面は、埋没絶縁層１５７のためにチャンネル領域として利用され難く、フィン１０５ａ、１０５ｂの外側面の一部分がチャンネル領域として利用されうる。したがって、この実施形態では、チャンネル領域が垂直方向に配置されうる。
【００２７】
素子分離膜１２０は、フィン１０５ａ、１０５ｂの外側面の上部を露出させるようにボディ１０２上に配置されうる。これにより、フィン１０５ａ、１０５ｂの外側面の上部がチャンネル領域として利用されうる。すなわち、素子分離膜１２０の高さは、チャンネル領域として利用されるフィン１０５ａ、１０５ｂの高さを制御できる。
【００２８】
一対のトンネリング絶縁層１２５ａ、１２５ｂは、フィン１０５ａ、１０５ｂの外側面の上部に配置されうる。トンネリング絶縁層１２５ａ、１２５ｂは、電荷のトンネリング経路を提供できる。例えば、トンネリング絶縁層１２５ａ、１２５ｂは、酸化膜、窒化膜または高誘電率（ｈｉｇｈ−ｋ）膜を備えることができる。本発明の実施形態で、高誘電率膜は酸化膜及び窒化膜より誘電率が大きい絶縁層を指摘できる。
【００２９】
一対のフローティングゲート電極１３０ａ、１３０ｂはトンネリング絶縁層１２５ａ、１２５ｂ上にそれぞれ配置されうる。フローティングゲート電極１３０ａ、１３０ｂは電荷を保存でき、これによりデータプログラムに利用されうる。電荷は、トンネリング絶縁層１２５ａ、１２５ｂをトンネリングしてフローティングゲート電極１３０ａ、１３Ｂに注入されうる。一方、フローティングゲート電極１３０ａ、１３０ｂに保存された電荷を除去してデータ消去動作を行うことができる。
【００３０】
フローティングゲート電極１３０ａ、１３０ｂは、フィン１０５ａ、１０５ｂより高く配置され、例えば、フィン１０５ａ、１０５ｂの上面に突出されうる。例えば、フローティングゲート電極１３０ａ、１３０ｂは、素子分離膜１２０の上面からスペーサ絶縁層１５５の上端まで伸張できる。これにより、スペーサ絶縁層１５５は、フローティングゲート電極１３０ａ、１３０ｂと埋没絶縁層１５７との間に限定されうる。
【００３１】
さらに、フローティングゲート電極１３０ａ、１３０ｂ、スペーサ絶縁層１５５及び埋没絶縁層１５７の上端は互いに整列されうる。しかし、かかる整列構造は例示的であり、フローティングゲート電極１３０ａ、１３０ｂ、スペーサ絶縁層１５５及び埋没絶縁層１５７の上端が互いに整列されなくてもよい。
【００３２】
ブロッキング絶縁層１３５は、埋没絶縁層１５７を横切ってフローティングゲート電極１３０ａ、１３０ｂ上に配置されうる。例えば、ブロッキング絶縁層１３５は、フィン１０５ａ、１０５ｂの上端を横切ってフィン１０５ａ、１０５ｂの外側面の上部を覆うように素子分離膜１２０上に配置されうる。例えば、ブロッキング絶縁層１３５は、酸化膜、窒化膜または高誘電率膜を備えることができる。
【００３３】
制御ゲート電極１４０は、ブロッキング絶縁層１３５上に配置されうる。例えば、制御ゲート電極１４０は、フィン１０５ａ、１０５ｂの上端を横切ってフィン１０５ａ、１０５ｂの外側面の上部を覆うように、ブロッキング絶縁層１３５上に配置されうる。制御ゲート電極１４０は、ワードラインの一部として利用できる。
【００３４】
制御ゲート電極１４０の間に配置されたフィン１０５ａ、１０５ｂの一部分には、ソース及びドレイン領域（図示せず）が限定されうる。例えば、ソース及びドレイン領域は、フィン１０５ａ、１０５ｂの一部分に不純物をドーピングして不純物接合またはダイオード接合タイプで形成できる。他の例として、ソース及びドレイン領域は不純物接合を形成せず、制御ゲート電極１４０から電界効果によって誘導されることもある。制御ゲート電極１４０に印加された電圧によるフリンジングフィールド（漏れ電界）はソース及びドレイン領域を誘導できる。
【００３５】
不揮発性メモリ素子１００で、チャンネル領域は、ボディ１０２上に垂直に長く配置されうる。したがって、不揮発性メモリ素子１００は、フィン１０５ａ、１０５ｂの幅及び離隔距離を狭めることで、その集積度を高めつつも短チャンネル効果を抑制できる。
【００３６】
不揮発性メモリ素子１００で、フィン１０５ａ、１０５ｂはその幅が狭いため、その内部に形成される空乏領域の大きさが制限されうる。これにより、空乏領域の拡張によって発生しうるオフ電流及び接合漏れ電流が減少できる。さらに、ボディ１０２に電圧を印加することによって、フィン１０５ａ、１０５ｂにボディ・バイアスを印加できる。したがって、不揮発性メモリ素子１００は高い信頼性を持つことができる。
【００３７】
不揮発性メモリ素子１００で、制御ゲート電極１４０から１つのフローティングゲート電極１３０ａに誘導される電圧比を表すカップリング比γは、下記の数式（１）のように求められうる。数式（１）Ｓは、フィン１０５ａ、トンネリング絶縁層１２５ａ及びフローティングゲート電極１３０ａで構成される１つのメモリセルを例として説明する。
【数１】
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【００３８】
但し、Ｃｂはブロッキング絶縁層１３５のキャパシタンス、Ｃｔはトンネリング絶縁層１２５ａのキャパシタンス、εｂはブロッキング絶縁層１３５の誘電率、εｔはトンネリング絶縁層１２５ａの誘電率、Ａｂはブロッキング絶縁層１３５及びフローティングゲート電極１３０ａの対面面積、Ａｔはフィン１０５ａ及びトンネリング絶縁層１２５ａの対面面積、ｔｂはブロッキング絶縁層１３５の厚さ、ｔｔはトンネリング絶縁層１２５ａの厚さを表す。
【００３９】
数式（１）Ｓを参照すれば、Ａｂ／Ａｔの比が大きくなり、εｂ／εｔが大きくなるほど、カップリング比γが増大すると言うことが分かる。特に、Ａｂ／Ａｔによるカップリング比γの変化が図４に図示されている。Ａｂ／Ａｔは、トンネリング絶縁層１２５ａ、１２５ｂの第１高さｈ１に対するフローティングゲート電極１３０ａ、１３０ｂの第２高さｈ２の比ｈ２／ｈ１を利用して調節できる。第１高さｈ１は、素子分離膜１２０の高さを通じて容易に調節でき、第２高さｈ２は、スペーサ絶縁層１５５の高さを通じて容易に調節できる。したがって、不揮発性メモリ素子１００は、カップリング比γを容易に調節できる。
【００４０】
したがって、敢えてεｂ／εｔを大きくする必要性がなく、その結果、ブロッキング絶縁層１３５の誘電率εｂを低めることもできる。したがって、ブロッキング絶縁層１３５は高誘電率膜に限定される必要はない。高誘電率膜は、酸化膜または窒化膜に比べて工程安定性に劣るため、不揮発性メモリ素子１００は工程安定性面で有利である。
【００４１】
一方、不揮発性メモリ素子１００で、フローティングゲート電極１３０ａ、１３０ｂの幅が狭いため、フィン１０５ａ、１０５ｂに沿って隣接して配置されたメモリセル間の干渉を大きく低減することができる。すなわち、隣接したフローティングゲート電極１３０ａの間または隣接したフローティングゲート電極１３０ｂの間の対面面積は、従来平面形構造でのそれよりはるかに小さい。したがって、不揮発性メモリ素子１００は、隣接したメモリセル間の干渉現象によるしきい電圧の変化を減らすことができ、その結果、高い動作信頼性を持つことができる。
【００４２】
図３は、本発明の他の実施形態による不揮発性メモリ素子１００’を示す断面図である。不揮発性メモリ素子１００’は、図１及び図２の不揮発性メモリ素子１００のカップリング比を変化させるために一部構成を変形させたものである。したがって、二つの実施形態で重複する説明は省略する。
【００４３】
図３を参照すれば、素子分離膜１２０’の高さは図２の素子分離膜１２０の高さより高い。これにより、素子分離膜１２０’によって露出されるフィン１０５ａ、１０５ｂの上部の面積が小さくなる。したがって、トンネリング絶縁層１２５ａ’、１２５ｂ’の第１高さｈ１’が図２の第１高さｈ１より小さくなりうる。
【００４４】
また、スペーサ絶縁層１５５’の高さは図２のスペーサ絶縁層１５５の高さより高い。これにより、フローティングゲート電極１３０ａ’、１３０ｂ’の第２高さｈ２’は、図２の第２高さｈ２より高くなりうる。これにより、第２高さｈ２’／第１高さｈ１’を大きくすることができる。埋没絶縁層１５７’の上端はスペーサ絶縁層１５５’の上端に整列されるように高くなりうる。
【００４５】
このように、第１高さｈ１’及び第２高さｈ２’を変化させることによって、Ａｂ／Ａｔの比を調節してカップリング比γを大きくできる。したがって、不揮発性メモリ素子１００’は、素子分離膜１２０’及び／またはスペーサ絶縁層１５５’の高さを調節することによって、カップリング比γを容易に調節できる。
【００４６】
前述したように、この場合にもフローティングゲート電極１３０ａ、１３０ｂの幅が狭いため、フィン１０５ａ、１０５ｂに沿って隣接して配置されたメモリセル間の干渉は大きくならない。
【００４７】
図５ないし図１２は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【００４８】
図５を参照すれば、半導体基板１１０内に少なくとも一対の第１トレンチ１５３を形成する。例えば、半導体基板１１０上にハードマスク層１５０を形成する。次いで、ハードマスク層１５０をエッチングマスクとして、半導体基板１１０の露出された部分をエッチングして第１トレンチ１５３を形成できる。例えば、ハードマスク層１５０は窒化膜を備えることができ、さらに窒化膜下に酸化膜をさらに備えることもできる。
【００４９】
図６を参照すれば、少なくとも第１トレンチ１５３を埋め込む素子分離膜１２０ａを形成する。例えば、第１トレンチ１５３を十分に埋め込むように素子分離膜１２０ａを形成し、ハードマスク層１５０が露出されるまで素子分離膜１２０ａを平坦化できる。これにより、素子分離膜１２０ａは第１トレンチ１５３を埋め込んで半導体基板１１０上に突出されうる。
【００５０】
素子分離膜１２０ａは、適切な絶縁層、例えば、酸化膜を備えることができる。例えば、素子分離膜１２０ａの平坦化は、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を利用するか、またはエッチバックを利用できる。
【００５１】
図７を参照すれば、ハードマスク層１５０を除去し、半導体基板１１０上に突出した素子分離膜１２０ａの側壁にスペーサ絶縁層１５５を形成できる。スペーサ絶縁層１５５は、その間に半導体基板１１０の一部分を露出させるようにその幅を制御できる。
【００５２】
例えば、スペーサ絶縁層１５５は所定の絶縁層を蒸着した後、これを異方性エッチングすることによって形成できる。例えば、スペーサ絶縁層１５５は窒化膜を備えることができ、さらに窒化膜の下に酸化膜をさらに備えることもできる。これにより、スペーサ絶縁層１５５の幅は半導体基板１１０上に行くほどだんだん狭くなりうる。
【００５３】
図８を参照すれば、スペーサ絶縁層１５５をエッチングマスクとして、スペーサ絶縁層１５５から露出された半導体基板１１０をエッチングして第２トレンチ１６０を形成できる。これにより、ボディ１０２及び一対のフィン１０５ａ、１０５ｂが半導体基板１１０内に限定されうる。したがって、ＳＯＩ基板を利用せず、バルクウェーハ形態の半導体基板１１０を利用してフィン１０５ａ、１０５ｂが限定できて経済的である。
【００５４】
第２トレンチ１６０の深さは第１トレンチ１５３の深さより浅い場合もあるが、互いに同じ深さを持ってもよい。
【００５５】
図９を参照すれば、ボディ１０２上にフィン１０５ａ、１０５ｂの間を埋め込むように埋没絶縁層１５７ａを形成できる。埋没絶縁層１５７ａは、スペーサ絶縁層１５５の間を充填して素子分離膜１２０ａ上に十分な高さで形成されうる。埋没絶縁層１５７ａは、素子分離膜１２０ａに対してエッチング選択比を持つように選択されうる。例えば、埋没絶縁層１５７ａはスペーサ絶縁層１５５と同じ物質で形成され、例えば、窒化膜を備えることができる。
【００５６】
図１０を参照すれば、埋没絶縁層１５７ａを、素子分離膜１２０ａまたはスペーサ絶縁層１５５が露出されるまで平坦化できる。これにより、平坦化された埋没絶縁層１５７は、フィン１０５ａ、１０５ｂの間及びスペーサ絶縁層１５５の間に限定されうる。さらに、埋没絶縁層１５７及びスペーサ絶縁層１５５の上端は互いに整列されうる。
【００５７】
次いで、素子分離膜１２０ａを所定深さエッチングできる。これにより、エッチング後に残った素子分離膜１２０はフィン１０５ａ、１０５ｂの上部を露出させうる。例えば、素子分離膜１２０ａは、スペーサ絶縁層１５５及び埋没絶縁層１５７に対してエッチング選択比を持つために、素子分離膜１２０ａのエッチングはドライエッチングまたはウェットエッチングを利用できる。
【００５８】
素子分離膜１２０の高さは、フィン１０５ａ、１０５ｂの露出された上部の第１高さｈ１を決定できる。すなわち、素子分離膜１２０の高さが低くなれば、第１高さｈ１が高くなりうる。さらに、素子分離膜１２０及びスペーサ絶縁層１５５の高さは第２高さｈ２を決定できる。スペーサ絶縁層１５５の高さが高くなるほど第２高さｈ２が高くなる。
【００５９】
図１１を参照すれば、フィン１０５ａ、１０５ｂの外側面の上部に配置されるように、素子分離膜１２０上に一対のトンネリング絶縁層１２５ａ、１２５ｂを形成できる。例えば、トンネリング絶縁層１２５ａ、１２５ｂは、フィン１０５ａ、１０５ｂの外側面の上部を選択的に熱酸化させて形成できる。この場合、トンネリング絶縁層１２５ａ、１２５ｂの高さは第１高さｈ１と同じである。
【００６０】
他の例として、トンネリング絶縁層１２５ａ、１２５ｂは、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法及び異方性エッチングを利用して形成でき、この場合、フィン１０５ａ、１０５ｂの外側面の上部を覆ってスペーサ絶縁層１５５の上端までさらに伸張することもある。
【００６１】
次いで、トンネリング絶縁層１２５ａ、１２５ｂ上に、フィン１０５ａ、１０５ｂより高く一対のフローティングゲート電極１３０ａ、１３０ｂを形成できる。例えば、フローティングゲート電極１３０ａ、１３０ｂは素子分離膜１２０上に配置され、トンネリング絶縁層１２５ａ、１２５ｂを覆ってフィン１０５ａ、１０５ｂの上端上にさらに伸張することができる。
【００６２】
例えば、フローティングゲート電極１３０ａ、１３０ｂは、トンネリング絶縁層１２５ａ、１２５ｂが形成された結果物上に導電層（図示せず）を形成し、この導電層を異方性エッチングして形成できる。この場合、フローティングゲート電極１３０ａ、１３０ｂ、スペーサ絶縁層１５５及び埋没絶縁層１５７の上端は互いに整列されうる。例えば、フローティングゲート電極１３０ａ、１３０ｂを形成するための導電層は、ポリシリコン、金属または金属シリサイドを含むことができる。
【００６３】
図１２を参照すれば、埋没絶縁層１５７を横切ってフローティングゲート電極１３０ａ、１３０ｂ上に、ブロッキング絶縁層１３５を形成できる。ブロッキング絶縁層１３５は素子分離膜１２０上に配置されうる。例えば、ブロッキング絶縁層１３５はＣＶＤ法を利用して形成でき、酸化膜、窒化膜または高誘電率膜を含むことができる。
【００６４】
次いで、ブロッキング絶縁層１３５上に制御ゲート電極１４０を形成できる。例えば、制御ゲート電極１４０はＣＶＤ法を利用して形成でき、導電層、例えば、ポリシリコン、金属または金属シリサイドを含むことができる。
【００６５】
本発明の他の実施形態で、フィン１０５ａ、１０５ｂは図７及び図８のスペーサ絶縁層１５５を利用せず、フォトレジストパターンを利用して半導体基板１１０をエッチングして形成されることもできる。ただし、フォトレジストパターンは露光装置の解像度に影響されるという点で、スペーサ絶縁層１５５の幅調節がフォトレジストパターンの幅調節より容易である。
【００６６】
発明の特定実施形態についての以上の説明は、例示及び説明を目的で提供された。したがって、本発明は前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６７】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す概略的な斜視図である。
【図２】図１の不揮発性メモリ素子のＩＩ−ＩＩ’線の断面図である。
【図３】本発明の他の実施形態による不揮発性メモリ素子を示す断面図である。
【図４】フィン及びトンネリング絶縁層の対面面積に対するブロッキング絶縁層及びフローティングゲート電極の対面面積の比（Ａｂ／Ａｔ）がカップリング比に及ぼす影響を示すグラフである。
【図５】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００６９】
１００  不揮発性メモリ素子
１０２  ボディ
１０５ａ、１０５ｂ  フィン
１１０  半導体基板
１２０  素子分離膜
１２５ａ、１２５ｂ  トンネリング絶縁層
１３０ａ、１３０ｂ  フローティングゲート電極
１３５  ブロッキング絶縁層
１４０  制御ゲート電極
１５５  スペーサ絶縁層
１５７  埋没絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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