(57)【要約】      （修正有）【課題】ウエハが変形し微妙な移動によって異物が発生を防止したホット・ウォール型のバッチ式減圧ＣＶＤ炉で成膜される窒化シリコン膜を使用したＭＩＳＦＥＴ素子、フラッシュ・メモリ素子、およびポリシリコン・キャパシタ等の容量素子等を集積したＭＯＳ型半導体集積回路装置の製造方法を提供する。【解決手段】窒化シリコン膜のＣＶＤ成膜プロセスにおいて、成膜温度へ向けて炉の温度を昇温させる際に、成膜時の気圧と常圧の中間の気圧に保持する工程を設けた。【選択図】図１
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【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ほぼ大気圧である常圧状態下で多数のウエハをウエハ・ボートに収容した状態で、第１の温度範囲に保持されたホット・ウォール型バッチ式の縦型ＣＶＤ炉の処理室内に導入する工程；
（ｂ）前記工程（ａ）の後、前記多数のウエハを収容した前記ウエハ・ボートが前記処理室内に導入された状態で、前記処理室の温度を前記第１の温度範囲よりも高い第２の温度範囲に向けて、昇温させる工程；
（ｃ）前記工程（ｂ）の後、前記多数のウエハを収容した前記ウエハ・ボートが前記処理室内に導入された状態で、前記処理室の温度を前記第２の温度範囲内に保持した状態で、前記多数のウエハの表面に、窒化シリコン膜を低圧状態下のＣＶＤにより成膜する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記処理室内を前記成膜時の前記低圧状態よりも高く、前記常圧状態よりも低い中間減圧状態に保持する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態の圧力は５ｋＰａ以上、８０ｋＰａ未満である。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態の圧力は１０ｋＰａ以上、７０ｋＰａ未満である。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態の圧力は１５ｋＰａ以上、６０ｋＰａ未満である。
【請求項５】
前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態に保持する時間は、前記工程（ｂ）の昇温時間の５０％以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法における熱処理技術に適用して有効な技術に関する。
【背景技術】
【０００２】
国際公開第０３／０６０９７０号パンフレット（特許文献１）又はその対応米国登録特許公報第７，１６３，８４９号（特許文献２）には、不純物がドープされたポリ・シリコンの低圧ＣＶＤ工程において、バッチ炉の管壁に付着した堆積物からのオート・ドーピングを防止するため、ウエハを炉に導入した後、昇温期間中、炉内を大気圧に維持することが開示されている。
【０００３】
【特許文献１】国際公開第０３／０６０９７０号パンフレット
【特許文献２】米国登録特許公報第７，１６３，８４９号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ホット・ウォール型のバッチ式減圧ＣＶＤ炉は成膜される膜質が良好であることから、半導体のフロント・エンド・プロセスでは比較的広く使用されている。このタイプのランピング（Ｒａｍｐｉｎｇ）炉は、ＭＩＳ  ＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）素子、フラッシュ・メモリ素子、およびポリシリコン・キャパシタ（メタル・キャパシタ）等の容量素子等を集積したＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路素子のＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）絶縁膜の窒化シリコン膜の成膜にも多用されている。
【０００５】
しかし、本願発明者等によって、以下のような問題があることが明らかにされた。すなわち、真空状態下で成膜温度へ向けて昇温させる際に、ウエハ・ボート上のウエハの温度上昇が不均一となり、ウエハの変形により微妙な移動によって異物（主に窒化シリコン片）が発生するというものである。
【０００６】
本願発明は、このような問題を解決するためになされたものである。
【０００７】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願発明は窒化シリコン膜のＣＶＤ成膜プロセスにおいて、成膜温度へ向けて炉の温度を昇温させる際に、成膜時の気圧と常圧の中間の気圧に保持する工程を設けたものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、窒化シリコン膜のＣＶＤ成膜プロセスにおいて、成膜温度へ向けて炉の温度を昇温させる際に、成膜時の気圧と常圧の中間の気圧に保持する工程を設けたことにより、ウエハの加熱機構が輻射のみでなく、炉内のガスを介した過熱機構が加わる結果、昇温中のウエハの不均等過熱を防止し、異物の発生を低減することができる。
【発明を実施するための最良の形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ほぼ大気圧である常圧状態下で多数のウエハをウエハ・ボートに収容した状態で、第１の温度範囲に保持されたホット・ウォール型バッチ式の縦型ＣＶＤ炉の処理室内に導入する工程；
（ｂ）前記工程（ａ）の後、前記多数のウエハを収容した前記ウエハ・ボートが前記処理室内に導入された状態で、前記処理室の温度を前記第１の温度範囲よりも高い第２の温度範囲に向けて、昇温させる工程；
（ｃ）前記工程（ｂ）の後、前記多数のウエハを収容した前記ウエハ・ボートが前記処理室内に導入された状態で、前記処理室の温度を前記第２の温度範囲内に保持した状態で、前記多数のウエハの表面に、窒化シリコン膜を低圧状態下のＣＶＤにより成膜する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記処理室内を前記成膜時の前記低圧状態よりも高く、前記常圧状態よりも低い中間減圧状態に保持する工程。
【００１５】
２．前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態の圧力は５ｋＰａ以上、８０ｋＰａ未満である。
【００１６】
３．前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態の圧力は１０ｋＰａ以上、７０ｋＰａ未満である。
【００１７】
４．前記１項の半導体集積回路装置の製造方法において、前記中間減圧状態の圧力は１５ｋＰａ以上、６０ｋＰａ未満である。
【００１８】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記中間減圧状態に保持する時間は、前記工程（ｂ）の昇温時間の５０％以上である。
【００１９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数の部分に分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２１】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００２２】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２３】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００２４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００２５】
１．本願の一実施の形態の半導体集積回路装置の製造方法における窒化シリコン膜成膜プロセスおよびそれに使用するバッチ方式の縦型ＣＶＤ装置等の説明（主に図１から図３）
図１は本願発明の一実施の形態の半導体集積回路装置の製造方法における窒化シリコン膜の成膜プロセスの装置シーケンス図である。図２は本願発明の一実施の形態の半導体集積回路装置の製造方法に使用するバッチ式縦型ＣＶＤ装置の構造（ウエハ・ボートが処理室外にあるとき）を示す正面模式断面図である。図３は本願発明の一実施の形態の半導体集積回路装置の製造方法に使用するバッチ式縦型ＣＶＤ装置の構造（ウエハ・ボートが処理室内にあるとき）を示す正面模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における窒化シリコン膜成膜プロセス（セクション２の図７のＯＮＯ絶縁膜の中間窒化膜９の成膜プロセス）およびそれに使用するバッチ方式の縦型ＣＶＤ装置を説明する。
【００２６】
図１および図２に示すように、熱酸化膜８（図７）が形成されたウエハ１は、フープ６１（搬送用ウエハ収納容器）に、たとえば、１０枚から２５枚程度収容されて、バッチ方式の縦型ＣＶＤ装置５１のロード・ポートに連結される。通常、ロードポートには、４台程度のフープ６１が置かれる。ロード・ポートに連結されフープ６１内のウエハ１は、大気圧清浄室５３内に設置されたウエハ・ロボット６２のツイーザ６３に真空吸着、または単純に載せられて、ウエハ・ボート基台５２（炉下部蓋または処理室下部蓋）上のウエハ・ボート５４のウエハ・スロットにほぼ水平に（ウエハの安定または高さを稼ぐために若干傾けることがある）セットされる。ウエハ・ボート５４へのウエハ１の充填数は通常、２０枚から１５０枚程度である。ウエハ・ボート５４へのウエハ１の充填が完了した後、図１および図３に示すように、ウエハ・ボート５４は鉛直軸５５にほぼ沿った状態（ウエハの安定または高さを稼ぐために若干傾けることがある）で、溶融石英またはＳｉＣ製の反応チューブ５８（反応管）内の処理室５６に導入される（図１のウエハ・ロード工程２１）。時間ｔ１に導入開始して、時間ｔ２にロードを完了する。反応管容器５７と反応チューブ５８間には、抵抗型ヒータ（ホット・ウォール型炉）が設けられている。また、反応チューブ５８の下部には、ガス導入路６４が、同上部には、ガス排気路６５が設けられている。
【００２７】
図１に示すように、ウエハ・ロード２１が完了すると、時間ｔ２において、処理室５６の排気が開始する。排気開始前の処理室５６は、常圧状態Ｐ１（大気圧周辺の状態、好適な範囲としては１１０ｋＰａ未満、９０ｋＰａ以上）であるが、この排気で、時間ｔ３において、低圧状態Ｐ２（たとえば、８０Ｐａ前後の気圧、好適な範囲としては１ｋＰａ未満、１Ｐａ以上）となる。その後、時間ｔ４に中間減圧状態Ｐ３への移行を開始し、時間ｔ５において、中間減圧状態Ｐ３（たとえば５０ｋＰａ、可能な範囲としては５ｋＰａ以上、８０ｋＰａ未満）となり、それとほぼ同時に（又は相前後して）、炉の温度をウエハ導入時炉温度範囲Ｔ１（第１の温度範囲、ここでは、たとえば、摂氏３００度周辺の温度範囲）から成膜処理時炉温度範囲Ｔ２（第２の温度範囲、ここでは、たとえば、摂氏６５０度周辺の温度範囲）に向けて、昇温を開始する。ここで、時間ｔ５からｔ６は昇温期間２２（たとえば１０分程度）である。時間ｔ６で、炉の温度が成膜処理時炉温度範囲Ｔ２の近傍に達すると、再び、成膜準備のために処理室５６の気圧が低圧状態Ｐ２まで下げられる。時間ｔ７以降、処理室５６の気圧は低圧状態Ｐ２で保持される。時間ｔ６からｔ８までは、炉の温度安定待機時間２３（たとえば２０分程度）である。ここまでは、処理室５６は窒素雰囲気（微量の添加ガスを許容する）である。炉の温度、すなわち、処理室５６内の温度が成膜処理時炉温度範囲Ｔ２内に入ると、成膜を開始する。すなわち、時間ｔ８において、成膜開始のため、ガス導入路６４を介して処理室５６に反応ガスであるアンモニアおよびジクロル・シランの導入が開始される。時間ｔ８からｔ９までが成膜期間２４（たとえば４０分程度）である。時間ｔ９において、反応ガスの供給が停止され、先の窒素雰囲気に戻るためのガス・パージ期間２５（たとえば２０分程度）が開始する。ガス・パージが完了すると、時間ｔ１０において、炉の温度がウエハ導入時炉温度範囲Ｔ１（またはウエハ取り出し時温度範囲）へ向けて、炉の降温が開始するとともに、反応室５６の気圧が常圧状態Ｐ１へ向けて上昇する。時間ｔ１１において、反応室５６の気圧が常圧状態Ｐ１となると、ウエハ１のアン・ロード期間２６が開始する（すでに表面にまくが形成されているので、ウエハのそり等の問題がなければ、降温開始前にウエハ１のアン・ロードを開始してもよい）。これと並行して、時間ｔ１２において、炉の温度がウエハ導入時炉温度範囲Ｔ１に到達する。ウエハ１のアン・ロードが完了して、図２のような状態になると、再び、ウエハ・ロボット６２によって、処理完了ウエハ１がフープ６１に戻される。これで、単位ＣＶＤサイクルが完了する。
【００２８】
その後、ウエハ１は、次セクションの図７のＯＮＯ絶縁膜の上側シリコン酸化膜１０の形成プロセスへ進む。
【００２９】
このように、昇温期間２２中に中間減圧状態Ｐ３に保持する期間を設けることにより、昇温時のウエハの温度不均等が減少して、ウエハ・ボート５４内でのウエハ１の不所望な運動を防止することができる。
【００３０】
中間減圧状態Ｐ３の圧力範囲については、異物のみについて言えば、２０ｋＰａ以上、３０ｋＰａ未満が最良であるが、真空度の安定性の面等から、１０ｋＰａ以上、７０ｋＰａ未満が実際的な範囲となる。また、このうち、１５ｋＰａ以上、６０ｋＰａ未満が特に好適である。
【００３１】
また、昇温期間２２に占める中間減圧状態Ｐ３に保つ時間の割合は、１００％前後が最も望ましいが、５０％以上の範囲が好適といえる。時間が許せば１００％を越えてもよい。
【００３２】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるデバイス断面プロセス・フローの説明（主に図４から図８）
図４は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ＳＴＩ形成準備）を説明するデバイス断面フロー図である。図５は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ＳＴＩ用分離溝形成）を説明するデバイス断面フロー図である。図６は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ＳＴＩ用分離溝埋め込み完）を説明するデバイス断面フロー図である。図７は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ポリシリコン・キャパシタ下側電極およびキャパシタ絶縁膜形成）を説明するデバイス断面フロー図である。図８は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ポリシリコン・キャパシタのパターニング等）を説明するデバイス断面フロー図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるデバイス断面プロセス・フローをポリシリコン容量部１１（図４）を中心に説明する。
【００３３】
まず、図４に示すように、たとえば、３００φのＰ型のＳｉ単結晶エピタキシャル基板（Ｐ型Ｓｉ単結晶ウエハ１上に相対的に低濃度のＰ型Ｓｉエピタキシャル層２を形成したもの）を準備する（通常の比較的低濃度のＰ型Ｓｉ単結晶ウエハでもよい）。また、２００φでも４５０φのウエハでもよい。ウエハ１のデバイス面１ａ（第１の主面）を熱酸化して、たとえば１０ｎｍ程度のパッド酸化膜３を形成する。その上に、ＣＶＤにより、たとえば１０ｎｍ程度の窒化シリコン膜４を堆積する。
【００３４】
図５に示すように、通常のリソグラフィにより、窒化シリコン膜４をパターニングして、素子分離溝５形成用の開口を形成する。それをマスクとして、パッド酸化膜３およびエピタキシャル層２をエッチングして、たとえば３５０ｎｍ程度の素子分離溝５（ＳＴＩ用溝）を形成する。その後、図６に示すように、溝５をＣＶＤ絶縁膜で埋めて、ＣＭＰにより、不要なＣＶＤ絶縁膜を除去して、溝５内に素子分離絶縁膜６（フィールド絶縁膜）を残し、パッド酸化膜３および窒化シリコン膜４を除去する。
【００３５】
続いて、図７に示すように、ウエハ１のデバイス面１ａ（第１の主面）を熱酸化して、シリコン酸化膜１２を形成する。次に、その上に、ポリシリコン容量部１１の下側電極７となる燐ドープＮ型ドープト・ポリ・シリコン膜７（第１層ポリシリコン層、膜厚は、たとえば２００ｎｍ程度）をＣＶＤにより、形成する。その上に、更に、ＯＮＯ絶縁膜（キャパシタ部１１のキャパシタ絶縁膜）を形成する。下層のシリコン酸化膜８は、熱酸化（たとえば膜厚１０ｎｍ程度、摂氏１０００度、ドライ酸素雰囲気）により形成する。中層の窒化シリコン膜９（たとえば膜厚２５ｎｍ程度）は、セクション１に説明したやり方で形成する。上層のシリコン酸化膜またはシリコン酸窒化膜１０は、熱酸化（たとえば膜厚１０ｎｍ程度、摂氏１１００度、ドライ酸素雰囲気）により形成する。
【００３６】
次に、キャパシタ部１１の下部電極７とＯＮＯ絶縁膜８，９，１０を通常のリソグラフィにより、パターニングする。続いて、キャパシタ部１１の上部電極１５（第２層ポリシリコン層、膜厚は、たとえば２００ｎｍ程度）を形成する。この第２層ポリシリコン層は、ＭＩＳ  ＦＥＴのゲート電極ともなる。通常、その後、残りのフロント・エンド・プロセス、バック・エンド・プロセス、およびパッケージ・プロセスが施されて、デバイスが完成する。
【００３７】
３．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３８】
例えば、前記実施の形態では、窒化シリコン膜のＣＶＤ成膜に関して具体的に説明したが、本願発明はそれに限定されるものではなく、他の成膜及び熱処理プロセスに適用できることは言うまでもない。
【図面の簡単な説明】
【００３９】
【図１】本願発明の一実施の形態の半導体集積回路装置の製造方法における窒化シリコン膜の成膜プロセスの装置シーケンス図である。
【図２】本願発明の一実施の形態の半導体集積回路装置の製造方法に使用するバッチ式縦型ＣＶＤ装置の構造（ウエハ・ボートが処理室外にあるとき）を示す正面模式断面図である。
【図３】本願発明の一実施の形態の半導体集積回路装置の製造方法に使用するバッチ式縦型ＣＶＤ装置の構造（ウエハ・ボートが処理室内にあるとき）を示す正面模式断面図である。
【図４】本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ＳＴＩ形成準備）を説明するデバイス断面フロー図である。
【図５】本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ＳＴＩ用分離溝形成）を説明するデバイス断面フロー図である。
【図６】本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ＳＴＩ用分離溝埋め込み完）を説明するデバイス断面フロー図である。
【図７】本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ポリシリコン・キャパシタ下側電極およびキャパシタ絶縁膜形成）を説明するデバイス断面フロー図である。
【図８】本願発明の一実施の形態の半導体集積回路装置の製造方法におけるポリシリコン・キャパシタの製造工程（ポリシリコン・キャパシタのパターニング等）を説明するデバイス断面フロー図である。
【符号の説明】
【００４０】
１  ウエハ（Ｐ＋基板）
１ａ  ウエハのデバイス面（ウエハの第１の主面）
２  Ｐ型エピタキシャル層
３  パッド・シリコン酸化膜（熱酸化膜）
４  窒化シリコン膜
５  素子分離溝（ＳＴＩ用溝またはキャパシタ用フィールド絶縁膜埋め込み用溝）
６  埋め込みシリコン酸化膜（フィールド絶縁膜）
７  Ｎ型ドープト・ポリシリコン膜（第１層ポリシリコン層、すなわち、キャパシタの下側電極）
８  ＯＮＯ絶縁膜の下部シリコン酸化膜
９  ＯＮＯ絶縁膜の中間窒化シリコン膜（ＣＶＤ膜）
１０  ＯＮＯ絶縁膜の上部シリコン酸化膜
１１  キャパシタ部
１２  ポリシリコン下地シリコン酸化膜
１５  第２層ポリシリコン層（キャパシタの上側電極）
２１  ウエハ・ロード期間
２２  昇温期間
２３  温度安定待機期間
２４  成膜期間
２５  ガス・パージ期間
２６  ウエハ・アンロード期間
５１  縦型ＣＶＤ装置
５２  炉下部蓋（ボート基台）
５３  大気圧清浄室
５４  ウエハ・ボート（熱処理用ウエハ収納容器）
５５  垂直軸
５６  処理室
５７  反応管容器（炉容器）
５８  石英チューブ（反応管）
５９  ヒータ
６１  フープ（搬送用ウエハ収納容器）
６２  ウエハ・ロボット
６３  ツイーザ（ウエハ吸着アーム）
６４  反応ガス導入路
６５  ガス排気路
P1  常圧状態
P2  低圧状態
P3  中間減圧状態
T1  ウエハ導入時炉温度範囲（第１の温度範囲）
T2  成膜処理時炉温度範囲（第２の温度範囲）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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