(57)【要約】【課題】不揮発性メモリ素子及びその製造方法、並びにその動作方法を提供する。【解決手段】少なくとも一対の第１電極ラインと、少なくとも一対の第１電極ラインの間に介在された少なくとも１本の第２電極ラインと、少なくとも一対の第１電極ラインと少なくとも１本の第２電極ラインとの間に介在され、局部的に抵抗変化を保存しうる少なくとも１層のデータ保存層と、を備える不揮発性メモリ素子である。【選択図】図３
2009135489.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一対の第１電極ラインと、
前記少なくとも一対の第１電極ラインの間に介在された少なくとも１本の第２電極ラインと、
前記少なくとも一対の第１電極ラインと前記少なくとも１本の第２電極ラインとの間に介在され、局部的に抵抗変化を保存しうる少なくとも１層のデータ保存層と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記少なくとも一対の第１電極ラインは、第１導電型の半導体を備え、前記少なくとも１本の第２電極ラインは、前記第１導電型と反対である第２導電型の半導体を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１導電型及び前記第２導電型は、Ｎ型及びＰ型から選択されたことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記少なくとも１本の第２電極ラインは、相互離隔配置された複数の第２電極ラインを備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記少なくとも１層のデータ保存層は、前記複数の第２電極ラインに沿って延びていることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記少なくとも１層のデータ保存層は、前記少なくとも１本の第２電極ラインを取り囲むように前記少なくとも一対の第１電極ラインの間に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記少なくとも１本の第２電極ラインは、円柱または多角柱状を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記少なくとも１層のデータ保存層は、可変抵抗体または相転移抵抗体を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記少なくとも１層のデータ保存層は、１回のデータ保存を可能とする電気的に破壊可能な酸化物を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記少なくとも１本の第２電極ラインと前記少なくとも１層のデータ保存層との間に介在され、第１導電型を有する第１半導体層と、
前記第１半導体層と前記少なくとも１本の第２電極ラインとの間に介在され、前記第１導電型と反対である第２導電型を有する第２半導体層と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記少なくとも一対の第１電極ライン及び前記少なくとも１本の第２電極ラインは、導電体を含むことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記少なくとも一対の第１電極ラインは、並んで配列された複数の第１電極ラインを備え、
前記少なくとも１本の第２電極ラインは、前記複数の第１電極ラインの間に介在された複数の第２電極ラインを備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１３】
前記複数の第１電極ラインのうち偶数番目に配列されたものを電気的に連結する第１ワードラインと、
前記複数の第１電極ラインのうち奇数番目に配列されたものを電気的に連結する第２ワードラインと、をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記第１ワードライン及び前記第２ワードラインは、前記複数の第１電極ラインの両側端部に相互分離されて配されたことを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記少なくとも一対の第１電極ラインは、複数の層に積層された複数の対の第１電極ラインを備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１６】
前記少なくとも１本の第２電極ラインは、前記複数の対の第１電極ラインに沿って垂直に延びたことを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１７】
前記少なくとも１層のデータ保存層は、前記複数の対の第１電極ラインに沿って垂直に延びたことを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１８】
少なくとも一対の第１電極ラインを形成する工程と、
前記少なくとも一対の第１電極ラインの側壁上に局部的に抵抗変化を保存しうる少なくとも１層のデータ保存層を形成する工程と、
前記少なくとも一対の第１電極ラインの間に配されるように、前記少なくとも１層のデータ保存層上に少なくとも１本の第２電極ラインを形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１９】
前記少なくとも一対の第１電極ラインを形成する工程は、
複数の第１電極層及び複数の絶縁層を交互に積層する工程と、
前記複数の第１電極層内に複数のトレンチを形成して、前記複数のトレンチによって離隔された複数の第１電極ラインを画定する工程と、を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記少なくとも１本の第２電極ラインを形成する工程は、
前記複数のトレンチ内に第２電極層を満たす工程と、
前記第２電極層をパターニングして複数の第２電極ラインを画定する工程と、を含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記少なくとも１層のデータ保存層は、前記複数のトレンチの内部を満たすように形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記少なくとも１本の第２電極ラインを形成する工程は、
前記少なくとも１層のデータ保存層内に複数のホールを形成する工程と、
前記複数のホール内に複数の第２電極ラインを形成する工程と、をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記複数のトレンチの端部に、前記複数の第１電極ラインの両端部を連結する第１ワードライン及び第２ワードラインをさらに画定する工程と、
前記複数の第１電極ラインのうち偶数番目と前記第２ワードラインとの連結を切断し、前記複数の第１電極ラインのうち奇数番目と前記第１ワードラインとの連結を切断する工程と、をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記複数の第２電極ラインを形成する工程前に、前記複数のホールの内面上に第１導電型を有する第１半導体層を形成する工程と、
前記複数のホール内の前記第１半導体層上に前記第１導電型と反対である第２導電型を有する第２半導体層を形成する工程と、をさらに含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記少なくとも一対の第１電極ラインは、第１導電型の半導体を含むように形成し、前記少なくとも１本の第２電極ラインは、前記第１導電型と反対である第２導電型の半導体を含むように形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
請求項１に記載の不揮発性メモリ素子を利用したものであって、
前記少なくとも一対の第１電極ラインのうち１本と前記少なくとも１本の第２電極ラインとの間にプログラム電圧を印加して、前記少なくとも１層のデータ保存層に抵抗変化を誘導する工程を含むことを特徴とする不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、抵抗変化を保存しうるデータ保存層を利用する不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積が次第に小さくなりつつも、高容量のデータ処理を要している。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を高めて集積度を向上させる必要がある。このような点で、従来の単層構造の代りに、多層構造の不揮発性メモリ素子は、高集積化に有利である。
【０００３】
多層構造を利用すれば、単層構造と同じ領域上にメモリセルを垂直に積層しうる。しかしながら、多層構造の不揮発性メモリ素子で各層のメモリセルを連結し、各層のメモリセルを選択する方法が容易ではない。また、多層構造の不揮発性メモリ素子は、その積層数が増加するにつれて、製造工程が増加して、コストが上昇するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、積層構造で拡張されて高集積化が容易な不揮発性メモリ素子及びその動作方法を提供することである。
【０００５】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも一対の第１電極ラインが提供される。少なくとも１本の第２電極ラインは、前記少なくとも一対の第１電極ラインの間に介在される。少なくとも１層のデータ保存層は、前記少なくとも一対の第１電極ラインと前記少なくとも１本の第２電極ラインとの間に介在され、局部的に抵抗変化を保存しうる。
【０００７】
前記本発明による不揮発性メモリ素子の一例において、前記少なくとも一対の第１電極ラインは、第１導電型の半導体を含み、前記少なくとも１本の第２電極ラインは、前記第１導電型と反対である第２導電型の半導体を含みうる。
【０００８】
前記本発明による不揮発性メモリ素子の他の例において、第１半導体層が前記少なくとも１本の第２電極ラインと前記少なくとも１層のデータ保存層との間に介在され、第２半導体層が前記第１半導体層と前記少なくとも１本の第２電極ラインとの間に介在される。前記第１半導体層は、第１導電型を有し、前記第２半導体層は、前記第１導電型と反対である第２導電型を有しうる。
【０００９】
前記本発明による不揮発性メモリ素子のさらに他の例において、前記少なくとも一対の第１電極ラインは、並んで配列された複数の第１電極ラインを含み、前記少なくとも１本の第２電極ラインは、前記複数の第１電極ラインの間に介在された複数の第２電極ラインを含みうる。さらに、第１ワードラインは、前記複数の第１電極ラインのうち偶数番目に配列されたものを電気的に連結し、第２ワードラインは、前記複数の第１電極ラインのうち奇数番目に配列されたものを電気的に連結しうる。
【００１０】
前記本発明による不揮発性メモリ素子のさらに他の例において、前記少なくとも一対の第１電極ラインは、複数の層に積層された複数の対の第１電極ラインを含みうる。さらに、前記少なくとも１本の第２電極ラインは、前記複数の対の第１電極ラインに沿って垂直に延びうる。
【００１１】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。前記少なくとも一対の第１電極ラインのうち一本と前記少なくとも１本の第２電極ラインとの間にプログラム電圧を印加して、前記少なくとも１層のデータ保存層に抵抗変化を誘導しうる。
【００１２】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。少なくとも一対の第１電極ラインを形成する。前記少なくとも一対の第１電極ラインの側壁上に局部的に抵抗変化を保存できる少なくとも１層のデータ保存層を形成する。前記少なくとも一対の第１電極ラインの間に配されるように、前記少なくとも１層のデータ保存層上に少なくとも１本の第２電極ラインを形成する。
【００１３】
前記本発明による不揮発性メモリ素子の製造方法の一例において、前記少なくとも一対の第１電極ラインを形成する工程は、複数の第１電極層と複数の絶縁層とを交互に積層する工程と、前記複数の第１電極層内に複数のトレンチを形成して、前記複数のトレンチによって離隔された複数の第１電極ラインを画定する工程と、を含みうる。
【００１４】
前記本発明による不揮発性メモリ素子の製造方法の他の例において、前記少なくとも１本の第２電極ラインを形成する工程は、前記複数のトレンチ内に第２電極層を満たす工程と、前記第２電極層をパターニングして複数の第２電極ラインを画定する工程と、を含みうる。
【００１５】
前記本発明による不揮発性メモリ素子の製造方法のさらに他の例において、前記少なくとも１層のデータ保存層は、前記複数のトレンチの内部を満たすように形成しうる。さらに、前記少なくとも１本の第２電極ラインを形成する工程は、前記少なくとも１層のデータ保存層内に複数のホールを形成する工程と、前記複数のホール内に複数の第２電極ラインを形成する工程と、をさらに含みうる。
【発明の効果】
【００１６】
本発明による不揮発性メモリ素子は、積層構造で容易に拡張されうる。したがって、不揮発性メモリ素子は、メモリセルの積層数、すなわち、第１電極ラインの積層数を増やすことによって、高容量化し、かつ高集積化しうる。したがって、不揮発性メモリ素子は、高容量化及び高集積化製品に適している。
【００１７】
また、本発明による不揮発性メモリ素子の製造方法によれば、積層構造のメモリセルが同時に製造される。したがって、積層構造の不揮発性メモリ素子の製造工程が単純化し、製造コストが低減しうる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、異なる多様な形態で具現される。本実施形態はむしろ、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上そのサイズが誇張されうる。
【００１９】
図１は、本発明における一実施形態の基本構造を有する不揮発性メモリ素子１００ａを示す斜視図である。
【００２０】
図１を参照すれば、一対の第１電極ライン１１５ａ，１１５ｂが提供される。第１電極ライン１１５ａ，１１５ｂは、所定距離離隔されて配置され、望ましくは、平行に延びうる。しかしながら、このような配置は、例示的に提示され、本発明の範囲は、これに制限されない。例えば、第１電極ライン１１５ａ，１１５ｂは、直接相互連結されない範囲内で平行でないこともある。他の例として、第１電極ライン１１５ａ，１１５ｂは、平行な部分と平行でない部分とを何れも含むこともある。
【００２１】
複数の第２電極ライン１４０ａは、第１電極ライン１１５ａ，１１５ｂの間に介在される。第２電極ライン１４０ａは、第１電極ライン１１５ａ，１１５ｂの伸張方向に沿って相互離隔されて配置される。第２電極ライン１４０ａの数は、第１電極ライン１１５ａ，１１５ｂの長さによって選択され、本発明の範囲を制限しない。したがって、１本の第２電極ライン１４０ａが第１電極ライン１１５ａ，１１５ｂの間に介在されることもある。
【００２２】
第２電極ライン１４０ａは、四角柱状に示されたが、この実施形態による本発明の範囲は、このような形態に制限されない。例えば、第２電極ライン１４０ａは、多様な多角柱または円柱状を有することもある。
【００２３】
望ましくは、第１電極ライン１１５ａ，１１５ｂは、第１導電型の半導体を含み、第２電極ライン１４０ａは、第１導電型の反対である第２導電型の半導体を含みうる。例えば、第１導電型及び第２導電型は、Ｎ型及びＰ型でそれぞれ選択される。しかしながら、この実施形態の変形された例で、第１電極ライン１１５ａ，１１５ｂ及び第２電極ライン１４０ａは、導電体で構成されることもある。
【００２４】
少なくとも１層のデータ保存層１３０は、第１電極ライン１１５ａ，１１５ｂと第２電極ライン１４０ａとの間に介在される。例えば、データ保存層１３０は、第１電極ライン１１５ａ，１１５ｂの側壁上に第１電極ライン１１５ａ，１１５ｂに沿って延びるように配される。この場合、データ保存層１３０は、１層として提供される。他の例で、データ保存層１３０は、第１電極ライン１１５ａ，１１５ｂと第２電極ラインとの間にのみ限定されて複数の層に提供されることもある。しかしながら、このような形態は、例として提供され、データ保存層１３０の形態は、多様に変形されうる。
【００２５】
データ保存層１３０は、第１電極ライン１１５ａ，１１５ｂと第２電極ライン１４０ａとの間で電流の流れを制御しうる。データ保存層１３０は、抵抗変化を局部的に保存しうる。例えば、データ保存層１３０は、印加された電圧によって高抵抗、低抵抗または絶縁体の特性を有しうる。このようなデータ保存層１３０の可変的な抵抗特性が不揮発性メモリ素子１００ａのデータ保存に利用される。
【００２６】
例えば、データ保存層１３０は、相転移抵抗体を含み、この場合、不揮発性メモリ素子１００ａは、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として動作しうる。例えば、相転移抵抗体は、カルコゲニド化合物、例えば、ＧＳＴ（ＧｅＳｂｘＴｅｙ）を含みうる。相転移抵抗体は、その結晶状態によって、高抵抗状態と低抵抗状態とを有しうる。
【００２７】
他の例として、データ保存層１３０は、可変抵抗体を含み、この場合、不揮発性メモリ素子１００ａは、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）として動作しうる。可変抵抗体は、その物質状態の変化なしにその抵抗値が変化するという点で、相転移抵抗体と区分される。しかしながら、可変抵抗体が相転移抵抗体を含む広い概念として使われることもある。例えば、可変抵抗体は、ＮｉＯ、Ｎｂ２Ｏ５またはＺｎＯを含みうる。
【００２８】
さらに他の例として、データ保存層１３０は、絶縁破壊物質を含みうる。例えば、データ保存層１３０は、印加された電圧によって絶縁破壊の可能な絶縁物、例えば、酸化物を含みうる。このような絶縁破壊物質は、再び絶縁特性を回復できないため、このような不揮発性メモリ素子１００ａは、ワンタイムプログラム（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍ：ＯＴＰ）メモリとして利用される。このようなＯＴＰメモリは、その短所にもかかわらず、非常に高いメモリ容量を要する製品において利用されうる。
【００２９】
不揮発性メモリ素子１００ａで、第１電極ライン１１５ａ，１１５ｂは、一対のワードラインの一部として利用され、第２電極ライン１４０ａは、ビットラインの一部として利用される。但し、不揮発性メモリ素子１００ａでワードライン及びビットラインが構造的に明確に区分されないため、互いに反対に呼ばれることもある。一方、データ保存層１３０が導電性を有する場合、第１電極ライン１１５ａ，１１５ｂ及び第２電極ライン１４０ａは、ダイオード接合を形成しうる。したがって、このダイオード接合の方向性によって、第１電極ライン１１５ａ，１１５ｂ及び第２電極ライン１４０ａは、ビットライン及びワードラインに区分されることもある。
【００３０】
第２電極ライン１４０ａは、第１電極ライン１１５ａ，１１５ｂの間で共有されうる。したがって、第１電極ライン１１５ａ，１１５ｂの一本と第２電極ライン１４０ａのうち一本との間に一つのメモリセル（ＭＣ）が定義される。したがって、第２電極ライン１４０ａのそれぞれの両側に一対のメモリセル（ＭＣ）が定義される。
【００３１】
メモリセル（ＭＣ）のプログラミングは、第１電極ライン１１５ａ，１１５ｂのうち一本と第２電極ライン１４０ａのうち一本との間にプログラム電圧を印加して行うことができる。この場合、電流集中の特性によって、第２電極ライン１４０ａのうち選択された一本と第１電極ライン１１５ａ，１１５ｂのうち選択された一本との間の最短距離付近のデータ保存層１３０で局部的にプログラミングが実行されうる。すなわち、データ保存層１３０内の抵抗変化は、局部的に発生しうる。したがって、データ保存層１３０が１層として提供されても、プログラミングは、局部的に行われる。
【００３２】
メモリセル（ＭＣ）の読み込みは、第１電極ライン１１５ａ，１１５ｂの一本と第２電極ライン１４０ａのうち一本との間に読み取り電圧を印加して行うことができる。この場合、データ保存層１３０の局部的な抵抗変化を電流の量で測定しうる。
【００３３】
図２は、本発明の一実施形態による単層アレイ構造の不揮発性メモリ素子１００ｂを示す斜視図である。
【００３４】
図２を参照すれば、第１電極ライン１１５ａ，１１５ｂがアレイ構造で配される。例えば、第１電極ライン１１５ａ，１１５ｂは、並んで複数のカラムで配される。すなわち、不揮発性メモリ素子１００ｂは、図１の不揮発性メモリ素子１００ａが複数のカラムで反復して配されたことに対応しうる。但し、異なるカラムの第２電極ライン１４０ａの間で、第１電極ライン１１５ａ,１１５ｂは、共有されうる。
【００３５】
したがって、第１電極ライン１１５ａ，１１５ｂは、交互に配される。例えば、第１電極ライン１１５ａは、偶数番目のカラムに配され、第２電極ライン１１５ｂは、奇数番目のカラムに配される。他の例として、第１電極ライン１１５ａが奇数番目のカラムに配され、第２電極ライン１１５ｂが偶数番目のカラムに配されることもある。したがって、この実施形態で、奇数番目または偶数番目は、交互に配列された第１電極ライン１１５ａ，１１５ｂを区分するために相対的に使われるだけで絶対的な意味として使われない。
【００３６】
第１ワードライン１１７ａは、第１電極ライン１１５ａを電気的に連結し、第２ワードライン１１７ｂは、第２電極ライン１１５ｂを電気的に連結するように配される。第１ワードライン１１７ａ及び第２ワードライン１１７ｂは、第１電極ライン１１５ａ，１１５ｂの両端部に相互分離されて配される。例えば、第１ワードライン１１７ａは、第１電極ライン１１５ａの一端部に連結され、第２ワードライン１１７ｂは、第２電極ライン１１５ｂの他端部に連結される。
【００３７】
前述したように、第１電極ライン１１５ａは、第１ワードライン１１７ａの一部と呼ばれることもある。同様に、第２電極ライン１１５ｂは、第２ワードライン１１７ｂの一部と呼ばれることもある。
【００３８】
不揮発性メモリ素子１００ｂで、第１電極ライン１１５ａ，１１５ｂに対する選択は、第１ワードライン１１７ａ及び第２ワードライン１１７ｂのうち一本を選択することによって行える。この場合、異なるカラムに配された第２電極ライン１４０ａは、相互独立的に選択される。
【００３９】
図３は、本発明の一実施形態による積層構造の不揮発性メモリ素子１００ｃを示す斜視図である。図４は、図３の不揮発性メモリ素子１００ｃのＩＶ−ＩＶ’線による断面図である。
【００４０】
図３及び図４を参照すると、図２の不揮発性メモリ素子１００ｂが複数の層に積層された構造である。例えば、複数の対の第１電極ライン１１５ａ，１５ｂは、複数の層に積層される。この場合、複数の層の第１電極ライン１１５ａ，１１５ｂの間には、絶縁層１２０が介在される。複数の対の第１及び第２ワードライン１１７ａ，１１７ｂも、第１電極ライン１１５ａ，１１５ｂのように、複数の層に積層されうる。これにより、異なる層に属する第１電極ライン１１５ａ，１１５ｂは、相互分離され、異なる層に属する第１及び第２ワードライン１１７ａ，１１７ｂは、相互分離されうる。
【００４１】
第２電極ライン１４０ａは、複数の層に積層された第１電極ライン１１５ａ，１１５ｂの側壁に沿って垂直に延びうる。したがって、第２電極ライン１４０ａは、異なる層に配置された第１電極ライン１１５ａ，１１５ｂの間で共有される。複数の層の間で第２電極ライン１４０ａが共有されても、第１電極ライン１１５ａ，１１５ｂが相互分離されているため、複数の層に属するメモリセル（ＭＣ）は、分離されて動作しうる。
【００４２】
データ保存層１３０は、複数の層に積層された第１電極ライン１１５ａ，１１５ｂの側壁に沿って垂直に延びうる。さらに、データ保存層１３０は、第１及び第２ワードライン１１７ａ，１１７ｂの側壁上にさらに延びうる。例えば、データ保存層１３０は、一つのカラムに配された第２電極ライン１４０ａの側壁を取り囲む筒状を有しうる。前述したように、データ保存層１３０は、局部的に抵抗を保存しうるため、メモリセル（ＭＣ）で多様な形態で共有される。
【００４３】
不揮発性メモリ素子１００ｃの動作は、図１の不揮発性メモリ素子１００ａ及び図２の不揮発性メモリ素子１００ｂの動作と同様である。不揮発性メモリ素子１００ｃは、複数の層に配されたメモリセル（ＭＣ）を分離して動作させうる。したがって、不揮発性メモリ素子１００ｃは、メモリセル（ＭＣ）の積層数、すなわち、第１電極ライン１１５ａ、１１５ｂの積層数を増やすことによって高容量化される。それにも拘わらず、不揮発性メモリ素子１００ｃは、図２の不揮発性メモリ素子１００ｂと同じ断面積を有するため、非常に高い集積度を有しうる。したがって、不揮発性メモリ素子１００ｃは、高容量化及び高集積化製品に適している。
【００４４】
図５は、本発明の他の実施形態による積層構造の不揮発性メモリ素子２００ｃを示す斜視図である。不揮発性メモリ素子２００ｃは、図３の不揮発性メモリ素子１００ｃの変形された例に該当し、したがって、重複説明は省略される。
【００４５】
図５を参照すれば、第２電極ライン１４０ｂは、円柱状を有しうる。しかしながら、第２電極ライン１４０ｂは、図３に示したように、四角柱状を有することもあり、さらに、他の多角柱状を有することもある。
【００４６】
データ保存層１３０ａは、第２電極ライン１４０ｂを取り囲むように配される。したがって、データ保存層１３０ａは、第１電極ライン１１５ａ，１１５ｂの間を埋め込む形態を有し、第２電極ライン１４０ｂは、データ保存層１３０ａの内部にリセスされた形態を有しうる。
【００４７】
不揮発性メモリ素子２００ｃで、データ保存層１３０ａの抵抗変化は、第１電極ライン１１５ａ，１１５ｂ及び第２電極ライン１４０ｂの最短距離付近で局部的に発生しうる。したがって、不揮発性メモリ素子２００ｃの動作は、図３の不揮発性メモリ素子１００ｃの動作とほぼ同じである。
【００４８】
一方、基本構造及び単一層アレイ構造の不揮発性メモリ素子に対する図示は省略されたが、これらの構造は、図１及び図２の基本構造及び単一層アレイ構造の不揮発性メモリ素子１００ａ，１００ｂを参照して、不揮発性メモリ素子２００ｃから容易に導出される。
【００４９】
図６は、本発明のさらに他の実施形態による基本構造の不揮発性メモリ素子３００ａを示す斜視図である。不揮発性メモリ素子３００ａは、図１の不揮発性メモリ素子１００ａの変形に該当し、したがって、重複説明は省略される。
【００５０】
図６を参照すれば、第２電極ライン１４０ｃは、円柱状を有しうる。しかしながら、第２電極ライン１４０ｃは、図１に示したように、四角柱状を有することもあり、さらに、他の多角柱状を有することもある。データ保存層１３０ａは、第２電極ライン１４０ｃを取り囲むように配される。したがって、データ保存層１３０ａは、第１電極ライン１１５ａ，１１５ｂの間を埋め込む形態を有し、第２電極ライン１４０ｃは、データ保存層１３０ａの内部にリセスされた形態を有しうる。
【００５１】
第１半導体層１５０は、第２電極ライン１４０ｃとデータ保存層１３０ａとの間に介在され、第２半導体層１６０は、第１半導体層１５０と第２電極ライン１４０ｃとの間に介在される。例えば、第２半導体層１６０は、第２電極ライン１４０ｃを取り囲み、第１半導体層１５０は、第２半導体層１６０を取り囲んでいてもよい。
【００５２】
第１半導体層１５０及び第２半導体層１６０は、ダイオード接合を形成しうる。例えば、第１半導体層１５０が第１導電型を有するとき、第２半導体層１６０は、第１導電型と反対である第２導電型を有しうる。このダイオード接合は、第１電極ライン１１５ａ，１１５ｂと第２電極ライン１４０ｃとの間の電流の流れを整流しうる。このように、ダイオード接合があるため、第１電極ライン１１５ａ，１１５ｂ及び第２電極ライン１４０ｃは、図１とは異なり、導電体で構成される。
【００５３】
不揮発性メモリ素子３００ａの動作は、図１の不揮発性メモリ素子１００ａの動作とほぼ同様である。
【００５４】
図７は、本発明のさらに他の実施形態による積層構造の不揮発性メモリ素子３００ｃを示す斜視図である。図８は、図７の不揮発性メモリ素子３００ｃのＶＩＩＩ−ＶＩＩＩ’線による断面図である。
【００５５】
図７及び図８を参照すれば、図６の不揮発性メモリ素子３００ａは、単一層アレイ構造で拡張され、さらに、このような単一層アレイ構造が複数の層に積層される。例えば、複数の対の第１電極ライン１１５ａ，１１５ｂは、複数の層に積層される。この場合、複数の層の第１電極ライン１１５ａ，１１５ｂの間には、絶縁層１２０が介在される。
【００５６】
複数の対の第１及び第２ワードライン１１７ａ，１１７ｂも、第１電極ライン１１５ａ，１１５ｂと同様に複数の層に積層される。これにより、異なる層に属する第１電極ライン１１５ａ，１１５ｂは、相互分離され、異なる層に属する第１及び第２ワードライン１１７ａ，１１７ｂは、相互分離される。
【００５７】
第２電極ライン１４０ｃは、複数の層に積層された第１電極ライン１１５ａ，１１５ｂの側壁に沿って垂直に延びうる。したがって、第２電極ライン１４０ｃは、異なる層に配された第１電極ライン１１５ａ，１１５ｂの間で共有される。複数の層の間で第２電極ライン１４０ｃが共有されても、第１電極ライン１１５ａ，１１５ｂが相互分離されているため、複数の層に属するメモリセルは、分離されて動作しうる。
【００５８】
データ保存層１３０ａは、複数の層に積層された第１電極ライン１１５ａ，１１５ｂの側壁に沿って垂直に延びうる。さらに、データ保存層１３０ａは、第１及び第２ワードライン１１７ａ，１１７ｂの側壁上にさらに延びうる。例えば、データ保存層１３０ａは、一つのカラムに配された第２電極ライン１４０ｃの側壁を取り囲む筒状を有しうる。
【００５９】
不揮発性メモリ素子３００ｃの動作は、図３の不揮発性メモリ素子１００ｃの動作とほぼ同様である。
【００６０】
図９ないし図１４は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【００６１】
図９を参照すれば、複数の第１電極層１１０及び複数の絶縁層１２０を交互に積層しうる。例えば、第１電極層１１０は、半導体層、例えば、エピタキシャル層またはポリシリコン層で形成しうる。第１電極層１１０は、第１導電型の不純物でドーピングされる。
【００６２】
図１０を参照すれば、第１電極層１１０及び絶縁層１２０内に複数のトレンチ１２５を形成しうる。トレンチ１２５の側壁に沿って複数のカラムに配された複数の第１電極層１１０部分は、第１電極ライン１１５の一部に画定される。さらに、トレンチ１２５の端部に沿って配された複数の第１電極層１１０部分は、ワードライン１１７の一部に画定される。したがって、トレンチ１２５は、第１電極ライン１１５及びワードライン１１７の形状によって適切に形成される。
【００６３】
図１１を参照すれば、トレンチ１２５の内部にデータ保存層１３０を形成しうる。したがって、データ保存層１３０は、第１電極ライン１１５の側壁に沿って垂直に延び、トレンチ１２５を満たさないように所定厚さに形成される。例えば、データ保存層１３０は、相転移抵抗体、可変抵抗体または破壊可能な絶縁体で形成しうる。
【００６４】
図１２を参照すれば、トレンチ１２５を埋め込むように、データ保存層１３０上に第２電極層１４０を形成しうる。例えば、第２電極層１４０は、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して第２導電型の半導体層を形成し、これを平坦化して形成しうる。例えば、第２電極層１４０は、エピタキシャル層またはポリシリコンで形成し、第２導電型の不純物でドーピングされる。平坦化は、エッチバックまたは化学的機械的平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を利用しうる。
【００６５】
図１３を参照すれば、第２電極層１４０をパターニングして第１電極ライン１１５の間に介在され、第１電極ライン１１５に沿って離隔配置された複数の第２電極ライン１４０ａを画定しうる。このようなパターニングは、フォトリソグラフィ及びエッチングを利用しうる。第２電極ライン１４０ａの幅及び数は、不揮発性メモリ素子の容量によって適切に調節される。
【００６６】
図１４を参照すれば、第１電極ライン１１５とワードライン１１７とを適切に分離し、第１電極ライン１１５ａ，１１５ｂ、第１ワードライン１１７ａ及び第２ワードライン１１７ｂを画定しうる。例えば、第１電極ライン１１５ａは、第１電極ライン１１５のうち偶数番目に配されたものに画定され、第１電極ライン１１５ｂは、第１電極ライン１１５のうち奇数番目に配されたものに画定される。
【００６７】
第１ワードライン１１７ａは、第１電極ライン１１５ａに連結され、第１電極ライン１１５ｂとは分離される。第２ワードライン１１７ｂは、第１電極ライン１１５ｂに連結され、第１電極ライン１１５ａとは分離される。
【００６８】
前述した製造工程によって、図１ないし図４の不揮発性メモリ素子１００ａ，１００ｂ ，１００ｃが製造される。前述した製造方法によれば、積層構造のメモリセルが同時に形成される。したがって、前述した製造方法は、工程を単純化して製造コストを減少させうる。
【００６９】
図１５ないし図１７は、本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。図１５の製造工程は、図９及び図１０の製造工程についで行われる。
【００７０】
図１５を参照すれば、トレンチ１２５を埋め込むようにデータ保存層１３０ａを形成しうる。データ保存層１３０ａは、ＣＶＤ法を利用して相転移抵抗層、可変抵抗層または破壊可能な絶縁層を形成し、これを平坦化して形成しうる。例えば、平坦化は、エッチバックまたはＣＭＰを利用しうる。
【００７１】
図１６を参照すれば、データ保存層１３０ａ内に複数のホール１３５を形成しうる。例えば、ホール１３５は、フォトリソグラフィ及びエッチング技術を利用して形成しうる。
【００７２】
図１７を参照すれば、ホール１３５内に第２電極ライン１４０ｂを埋め込める。第２電極ライン１４０ｂは、ＣＶＤ法を利用して第２電極層を形成し、これを平坦化して形成しうる。例えば、第２電極ライン１４０ｂは、第２導電型の半導体で形成しうる。
【００７３】
次いで、第１電極ライン１１５及びワードライン１１７を適切に分離し、第１電極ライン１１５ａ，１１５ｂ、第１ワードライン１１７ａ及び第２ワードライン１１７ｂを画定しうる。第１ワードライン１１７ａは、第１電極ライン１１５ａに連結され、第１電極ライン１１５ｂとは分離される。第２ワードライン１１７ｂは、第１電極ライン１１５ｂに連結され、第１電極ライン１１５ａとは分離される。
【００７４】
前述した方法によれば、図５の不揮発性メモリ素子２００ｃが製造される。
【００７５】
図１８及び図１９は、本発明のさらに他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。図１８は、図１６の製造工程についで行われる。但し、この実施形態で、第１電極層１１０は、導電体で形成しうる。
【００７６】
図１８を参照すれば、ホール１３５内のデータ保存層１３０ａの表面上に第１半導体層１５０を形成し、第１半導体層１５０上に第２半導体層１６０を形成しうる。次いで、ホール１３５を埋め込むように第２半導体層１６０上に第２電極ライン１４０ｃを形成しうる。
【００７７】
図１９を参照すれば、第１電極ライン１１５及びワードライン１１７を適切に分離し、第１電極ライン１１５ａ，１１５ｂ及び第１及び第２ワードライン１１７ａ，１１７ｂを画定しうる。第１ワードライン１１７ａは、第１電極ライン１１５ａに連結され、第１電極ライン１１５ｂとは分離される。第２ワードライン１１７ｂは、第１電極ライン１１５ｂに連結され、第１電極ライン１１５ａとは分離される。
【００７８】
前述した方法によれば、図６ないし図８の不揮発性メモリ素子３００ａ、３００ｃが製造される。
【００７９】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、当業者によって前記実施形態を組合わせて実施するなど色々な多くの修正及び変更が可能である。
【産業上の利用可能性】
【００８０】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態による不揮発性メモリ素子の一部構造を示す斜視図である。
【図２】本発明の一実施形態による不揮発性メモリ素子の単層アレイ構造を示す斜視図である。
【図３】本発明の一実施形態による不揮発性メモリ素子の積層構造を示す斜視図である。
【図４】図３の不揮発性メモリ素子のＩＶ−ＩＶ’線による断面図である。
【図５】本発明の他の実施形態による不揮発性メモリ素子の積層構造を示す斜視図である。
【図６】本発明のさらに他の実施形態による不揮発性メモリ素子の一部構造を示す斜視図である。
【図７】本発明のさらに他の実施形態による不揮発性メモリ素子の積層構造を示す斜視図である。
【図８】図７の不揮発性メモリ素子のＶＩＩＩ−ＶＩＩＩ’線による断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１５】本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１６】本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１７】本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１８】本発明のさらに他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１９】本発明のさらに他の実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【００８２】
１００ｃ    不揮発性メモリ素子
１１５ａ    第１電極ライン
１１５ｂ    第２電極ライン
１１７ａ    第１ワードライン
１１７ｂ    第２ワードライン
１２０    絶縁層
１３０    データ保存層
１４０ａ    第２電極ライン
【図１】
2009135489.tif 000003
【図２】
2009135489.tif 000004
【図３】
2009135489.tif 000005
【図４】
2009135489.tif 000006
【図５】
2009135489.tif 000007
【図６】
2009135489.tif 000008
【図７】
2009135489.tif 000009
【図８】
2009135489.tif 000010
【図９】
2009135489.tif 000011
【図１０】
2009135489.tif 000012
【図１１】
2009135489.tif 000013
【図１２】
2009135489.tif 000014
【図１３】
2009135489.tif 000015
【図１４】
2009135489.tif 000016
【図１５】
2009135489.tif 000017
【図１６】
2009135489.tif 000018
【図１７】
2009135489.tif 000019
【図１８】
2009135489.tif 000020
【図１９】
2009135489.tif 000021