(57)【要約】【課題】正確なタイミング情報を得ることができるタイミング解析容易化装置、タイミング解析容易化方法、プログラム、及び記録媒体を提供する。【解決手段】タイミングを解析する工程と、タイミングを解析する際にPLLをタイミングモデルとして取り扱う工程と、タイミングを解析する際にPLLを特定する工程とを備えたことにより、タイミング解析装置がPLLを認識する事ができるので、特に指定すること無しにPLLを特定しタイミングモデルに含まれるPLLに関する情報をタイミング解析装置が取得することができ、その結果正確なタイミング情報を得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
PLLを内蔵した半導体集積回路のタイミング解析容易化装置に於いて、
タイミング解析装置と、
前記タイミング解析装置上で前記PLLをタイミングモデルとして取り扱う手段と、
前記タイミング解析装置上で前記PLLを特定する手段とを備えたことを特徴とするタイミング解析容易化装置。
【請求項２】
前記PLLをタイミングモデルとして扱うことで前記PLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手段を備えたことを特徴とする請求項１記載のタイミング解析容易化装置。
【請求項３】
前記PLLによる位相補正を行うために必要な遅延情報を取得する手段と、
前記PLLにより位相補正される遅延値を算出する手段とを備えたことを特徴とする請求項２記載のタイミング解析容易化装置。
【請求項４】
前記遅延情報に基づいて前記PLLによる位相補正を行いタイミング解析を行う手段を備えたことを特徴とする請求項３記載のタイミング解析容易化装置。
【請求項５】
PLLを内蔵した半導体集積回路のタイミング解析容易化方法に於いて、
タイミングを解析する工程と、
前記タイミングを解析する際に前記PLLをタイミングモデルとして取り扱う工程と、
前記タイミングを解析する際に前記PLLを特定する工程とを備えたことを特徴とするタイミング解析容易化方法。
【請求項６】
前記PLLをタイミングモデルとして扱うことで前記PLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する工程を備えたことを特徴とする請求項５記載のタイミング解析容易化方法。
【請求項７】
前記PLLによる位相補正を行うために必要な遅延情報を取得する工程と、
前記PLLにより位相補正される遅延値を算出する工程とを備えたことを特徴とする請求項６記載のタイミング解析容易化方法。
【請求項８】
前記遅延情報に基づいて前記PLLによる位相補正を行いタイミング解析を行う工程を備えたことを特徴とする請求項７記載のタイミング解析容易化方法。
【請求項９】
コンピュータに、PLLを内蔵した半導体集積回路のタイミング解析容易化処理を実行させるプログラムに於いて、
前記コンピュータに、タイミングを解析する手順と、
前記タイミングを解析する際に前記PLLをタイミングモデルとして取り扱う手順と、
前記タイミングを解析する際に前記PLLを特定する手順とを実行させることを特徴とするプログラム。
【請求項１０】
前記コンピュータに、前記PLLをタイミングモデルとして扱うことで前記PLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手順を実行させることを特徴とする請求項９記載のプログラム。
【請求項１１】
前記コンピュータに、前記PLLによる位相補正を行うために必要な遅延情報を取得する手順と、
前記PLLにより位相補正される遅延値を算出する手順とを実行させることを特徴とする請求項１０記載のプログラム。
【請求項１２】
前記コンピュータに、前記遅延情報に基づいて前記PLLによる位相補正を行いタイミング解析を行う手順を実行させることを特徴とする請求項１１記載のプログラム。
【請求項１３】
請求項９から１２のいずれか１項記載のプログラムを記録したことを特徴とする記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング解析容易化装置、タイミング解析容易化方法、プログラム、及び記録媒体に関する。
【背景技術】
【０００２】
図７は、従来のタイミング解析容易化装置の説明図であり、図８は、図７に示した装置のタイミングチャートである。
図７に示す、タイミング解析容易化装置２０は、キーボード、マウスなどの入力装置２１、ＣＰＵ２２、モニタ２３、データを一時的に記憶するＲＡＭ２４、動作プログラムを記憶するＲＯＭ２５、及びＩ／Ｏポート２６で構成されている。２８は半導体集積回路１０の図示しない各パッドに電気的に接触するためのプローブである。
【０００３】
図７に示すPLL２を内蔵した半導体集積回路１０では、PLL２の入力端子Rに供給される基準信号Ｂと位相周波数を比較する為にPLL２の入力端子Vに入力されるフィードバック信号Ｆとの位相周波数比較を行い、図８のＢ及びＦの位相タイミングが図８のＰ４、Ｐ３のように同期した状態でPLL２の出力端子ＦＯより出力される信号Ｃは、図８のＰ５よりもＰ４、Ｐ３よりもＰ２だけ速く変化する信号となる。このタミングのタイミング解析を行う際、考慮する必要がある。遅延基準を図７のＡとする。図８では、Ｐ６が遅延の基準に相当する。
【０００４】
ここで、Delay(リファレンス)、及びDelay(フィードバック)を以下のように定義した場合
Delay(リファレンス)   ＝  図７のＡ→図７の回路Ｉ（１）→図７のＢ→PLL２のＲへ到達するパス遅延
＝  後述する図１のＰａのパス遅延
【０００５】
Delay(フィードバック)  ＝  PLL２のＦＯ→図７のＣ→図７のＥ→図７の回路II（３）→図７のＦ→PLL２のＶへ到達するパス遅延
＝  後述する図１のＰｂのパス遅延
【０００６】
PLL２のフィードバック効果によるPLL２のＦＯの出力の位相補正効果は、遅延基準の図７のＡに対し、
位相補正遅延値＝Delay(フィードバック)  ―  Delay(リファレンス)
＝図８のＰ７
＝後述する図１のＰａ−図１のＰｂ                        …式１
【０００７】
となるため、式１で導かれる遅延分または、図８のＰ７分速く位相補正され出力される。
PLL２を内蔵する半導体集積回路でPLL２のフィードバックループ効果を考慮したタイミング解析を行うためには、図１のＰａ、Ｐｂのパス遅延値をPLL２のフィードバックループ効果を考慮したタイミング解析を行う前に測定し、その測定結果から式１を用いて位相補正値(図８のＰ７)を必要な情報として算出し、この遅延補正値(図８のＰ７)をPLL(図８のＰ２)の出力信号ＦＯより出力される信号(図８のＣ)に制約として与えるかたちでPLL２のフィードバックループ効果を考慮したタイミング解析を行っていた。
【０００８】
ここで、本発明に関連する技術として特許文献１〜３が挙げられる。
【特許文献１】特開２００７−０１１４６７号公報
【特許文献２】特開２００６−０９９５１８号公報
【特許文献３】特開２００５−２９３０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来技術では、図７のPLL２を内蔵する半導体集積回路においてPLL２の出力信号に対する位相補正値(図８のＰ７)をタイミング情報として正確に考慮しタイミング解析を行う必要があるが従来のタイミング解析装置では、PLL２の情報を取得できないという課題がある。
【００１０】
また、上述した従来技術では、PLL２とPLL接続回路 (図７の回路Ｉ（１）、回路II（３）)との接続情報は、通常のセルの接続情報として個別に取得することはできるが、タイミング解析装置上ではPLL２の入出力各信号に接続された回路としての接続情報を持たないという課題がある。
【００１１】
さらに、上述した従来技術では、PLL２の出力端子ＦＯより出力される信号(図７のＣ)に対する位相補正値(図８のＰ７)を考慮したタイミング解析を行う際に、従来のタイミング解析装置ではPLL２の接続情報を基に図１のＰａ、Ｐｂのようなパスの遅延情報を取得しPLL２の位相補正値(図８のＰ７)の遅延計算を行うことができないという課題がある。
【００１２】
また、PLL２ の出力端子FOより出力される信号(図７のＣ)に対する位相補正値(図８のＰ７)を考慮したタイミング解析を行う際に、従来のタイミング解析装置ではPLL２を認識してPLL２の各入出力ピンに接続されている回路(図７の回路Ｉ（１）、回路II（３）)情報を取得し、位相補正値(図８のＰ７)をPLL２の出力端子ＦＯから出力される信号(図７のＣ)に考慮することができないという課題がある。
【００１３】
そこで、本発明の目的は、正確なタイミング情報を得ることができるタイミング解析容易化装置、タイミング解析容易化方法、プログラム、及び記録媒体を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、請求項１記載の発明は、PLLを内蔵した半導体集積回路のタイミング解析容易化装置に於いて、タイミング解析装置と、前記タイミング解析装置上で前記PLLをタイミングモデルとして取り扱う手段と、前記タイミング解析装置上で前記PLLを特定する手段とを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、前記PLLをタイミングモデルとして扱うことで前記PLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手段を備えたことを特徴とする。
【００１６】
請求項３記載の発明は、請求項２記載の発明において、前記PLLによる位相補正を行うために必要な遅延情報を取得する手段と、前記PLLにより位相補正される遅延値を算出する手段とを備えたことを特徴とする。
【００１７】
請求項４記載の発明は、請求項３記載の発明において、前記遅延情報に基づいて前記PLLによる位相補正を行いタイミング解析を行う手段を備えたことを特徴とする。
【００１８】
請求項５記載の発明は、請求項４記載の発明において、PLLを内蔵した半導体集積回路のタイミング解析容易化方法に於いて、タイミングを解析する工程と、前記タイミングを解析する際に前記PLLをタイミングモデルとして取り扱う工程と、前記タイミングを解析する際に前記PLLを特定する工程とを備えたことを特徴とする。
【００１９】
請求項６記載の発明は、請求項５記載の発明において、前記PLLをタイミングモデルとして扱うことで前記PLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する工程を備えたことを特徴とする。
【００２０】
請求項７記載の発明は、請求項６記載の発明において、前記PLLによる位相補正を行うために必要な遅延情報を取得する工程と、前記PLLにより位相補正される遅延値を算出する工程とを備えたことを特徴とする。
【００２１】
請求項８記載の発明は、請求項７記載の発明において、前記遅延情報に基づいて前記PLLによる位相補正を行いタイミング解析を行う工程を備えたことを特徴とする。
【００２２】
請求項９記載の発明は、コンピュータに、PLLを内蔵した半導体集積回路のタイミング解析容易化処理を実行させるプログラムに於いて、前記コンピュータに、タイミングを解析する手順と、前記タイミングを解析する際に前記PLLをタイミングモデルとして取り扱う手順と、前記タイミングを解析する際に前記PLLを特定する手順とを実行させることを特徴とする。
【００２３】
請求項１０記載の発明は、請求項９記載の発明において、前記コンピュータに、前記PLLをタイミングモデルとして扱うことで前記PLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手順を実行させることを特徴とする。
【００２４】
請求項１１記載の発明は、請求項１０記載の発明において、前記コンピュータに、前記PLLによる位相補正を行うために必要な遅延情報を取得する手順と、前記PLLにより位相補正される遅延値を算出する手順とを実行させることを特徴とする。
【００２５】
請求項１２記載の発明は、請求項１１記載の発明において、前記コンピュータに、前記遅延情報に基づいて前記PLLによる位相補正を行いタイミング解析を行う手順を実行させることを特徴とする。
【００２６】
請求項１３記載の発明は、請求項９から１２のいずれか１項記載のプログラムを記録した記録媒体であることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、タイミングを解析する工程と、タイミングを解析する際にPLLをタイミングモデルとして取り扱う工程と、タイミングを解析する際にPLLを特定する工程とを備えたことにより、タイミング解析装置がPLLを認識する事ができるので、特に指定すること無しにPLLを特定しタイミングモデルに含まれるPLLに関する情報をタイミング解析装置が取得することができ、その結果正確なタイミング情報を得ることができる。
【発明を実施するための最良の形態】
【００２８】
本発明にかかるタイミング解析容易化装置の一実施の形態は、PLLを内蔵した半導体集積回路のタイミング解析容易化装置に於いて、タイミング解析装置と、タイミング解析装置上でPLLをタイミングモデルとして取り扱う手段と、タイミング解析装置上でPLLを特定する手段とを備えたことを特徴とする。
【００２９】
上記構成によれば、タイミング解析装置がPLLを認識する事ができるので、特に指定すること無しにPLLを特定しタイミングモデルに含まれるPLLに関する情報をタイミング解析装置が取得することができ、その結果正確なタイミング情報を得ることができる。
【００３０】
本発明にかかるタイミング解析容易化装置の他の実施の形態は、上記構成に加え、PLLをタイミングモデルとして扱うことでPLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手段を備えたことを特徴とする。
【００３１】
上記構成によれば、タイミング解析装置がPLL入力の基準信号の回路接続、フィードバックループの回路接続を認識できるので、タイミング解析装置がPLLのピンに接続されているどの接続パスが位相補正に関わるかを判断でき必要な遅延情報を取得、算出することができる。
【００３２】
本発明にかかるタイミング解析容易化装置の他の実施の形態は、上記構成に加え、PLLによる位相補正を行うために必要な遅延情報を取得する手段と、PLLにより位相補正される遅延値を算出する手段とを備えたことを特徴とする。
【００３３】
上記構成によれば、タイミング解析装置上でPLLのフィードバック効果を算出することが可能であるので、PLLのフィードバック効果をタイミング解析装置が特に指定及び制約を与えること無しに認識できる。
【００３４】
本発明にかかるタイミング解析容易化装置の他の実施の形態は、上記構成に加え、遅延情報に基づいてPLLによる位相補正を行いタイミング解析を行う手段を備えたことを特徴とする。
【００３５】
上記構成によれば、PLLを内蔵した半導体集積回路で特に指定すること無しにPLLのフィードバック効果をタイミング解析装置に認識させる事ができるので、従来手法のようにタイミング解析装置にPLLのフィードバック効果をタイミング解析に反映させるために必要な遅延情報の取得、フィードバック効果の算出、タイミング制約として与えるといった必要がなく、フィードバック効果を反映させた半導体集積回路へのタイミング解析を行うことができる。
【００３６】
本発明にかかるタイミング解析容易化方法の一実施の形態は、PLLを内蔵した半導体集積回路のタイミング解析容易化方法に於いて、タイミングを解析する工程と、タイミングを解析する際にPLLをタイミングモデルとして取り扱う工程と、タイミングを解析する際にPLLを特定する工程とを備えたことを特徴とする。
【００３７】
上記構成によれば、タイミング解析装置がPLLを認識する事ができるので、特に指定すること無しにPLLを特定しタイミングモデルに含まれるPLLに関する情報をタイミング解析装置が取得することができ、その結果正確なタイミング情報を得ることができる。
【００３８】
本発明にかかるタイミング解析容易化方法の他の実施の形態は、上記構成に加え、PLLをタイミングモデルとして扱うことでPLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する工程を備えたことを特徴とする。
【００３９】
上記構成によれば、タイミング解析装置がPLL入力の基準信号の回路接続、フィードバックループの回路接続を認識できるので、タイミング解析装置がPLLのピンに接続されているどの接続パスが位相補正に関わるかを判断でき必要な遅延情報を取得、算出することができる。
【００４０】
本発明にかかるタイミング解析容易化方法の他の実施の形態は、上記構成に加え、PLLによる位相補正を行うために必要な遅延情報を取得する工程と、PLLにより位相補正される遅延値を算出する工程とを備えたことを特徴とする。
【００４１】
上記構成によれば、タイミング解析装置上でPLLのフィードバック効果を算出することが可能であるので、PLLのフィードバック効果をタイミング解析装置が特に指定及び制約を与えること無しに認識できる。
【００４２】
本発明にかかるタイミング解析容易化方法の他の実施の形態は、上記構成に加え、遅延情報に基づいてPLLによる位相補正を行いタイミング解析を行う工程を備えたことを特徴とする。
【００４３】
上記構成によれば、PLLを内蔵した半導体集積回路で特に指定すること無しにPLLのフィードバック効果をタイミング解析装置に認識させる事ができるので、従来手法のようにタイミング解析装置にPLLのフィードバック効果をタイミング解析に反映させるために必要な遅延情報の取得、フィードバック効果の算出、タイミング制約として与えるといった必要がなく、フィードバック効果を反映させた半導体集積回路へのタイミング解析を行うことができる。
【００４４】
＜プログラム及び記録媒体＞
以上で説明した本発明のタイミング解析容易化装置は、コンピュータで処理を実行させるプログラムによって実現されている。コンピュータとしては、例えばパーソナルコンピュータやワークステーションなどの汎用的なものが挙げられるが、本発明はこれに限定されるものではない。
【００４５】
これにより、プログラムが実行可能なコンピュータ環境さえあれば、どこにおいても本発明のタイミング解析容易化装置を実現することができる。
【００４６】
図３〜図６は、本発明にかかるプログラムの一実施の形態を示すフローチャートである。
本発明にかかるプログラムの一実施の形態は、図３に示すように、コンピュータに、PLLを内蔵した半導体集積回路のタイミング解析容易化処理を実行させるプログラムに於いて、コンピュータに、タイミングを解析する手順（ステップＳ１）と、タイミングを解析する際にPLLをタイミングモデルとして取り扱う手順（ステップＳ２）と、タイミングを解析する際にPLLを特定する手順（ステップＳ３）とを実行させることを特徴とする。
【００４７】
上記構成によれば、タイミング解析装置がPLLを認識する事ができるので、特に指定すること無しにPLLを特定しタイミングモデルに含まれるPLLに関する情報をタイミング解析装置が取得することができ、その結果正確なタイミング情報を得ることができる。
【００４８】
本発明にかかるプログラムの他の実施の形態は、上記構成（ステップＳ１〜Ｓ３）に加え、コンピュータに、PLLをタイミングモデルとして扱うことでPLLの入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手順（ステップＳ４）を実行させることを特徴とする。
【００４９】
上記構成によれば、タイミング解析装置がPLL入力の基準信号の回路接続、フィードバックループの回路接続を認識できるので、タイミング解析装置がPLLのピンに接続されているどの接続パスが位相補正に関わるかを判断でき必要な遅延情報を取得、算出することができる。
【００５０】
本発明にかかるプログラムの他の実施の形態は、上記構成（ステップＳ１〜Ｓ４）に加え、コンピュータに、PLLによる位相補正を行うために必要な遅延情報を取得する手順（ステップＳ５）と、PLLにより位相補正される遅延値を算出する手順（ステップＳ６）とを実行させることを特徴とする。
【００５１】
上記構成によれば、タイミング解析装置上でPLLのフィードバック効果を算出することが可能であるので、PLLのフィードバック効果をタイミング解析装置が特に指定及び制約を与えること無しに認識できる。
【００５２】
本発明にかかるプログラムの他の実施の形態は、上記構成（ステップＳ１〜Ｓ６）に加え、コンピュータに、遅延情報に基づいてPLLによる位相補正を行いタイミング解析を行う手順（ステップＳ７）を実行させることを特徴とする。
【００５３】
上記構成によれば、PLLを内蔵した半導体集積回路で特に指定すること無しにPLLのフィードバック効果をタイミング解析装置に認識させる事ができるので、従来手法のようにタイミング解析装置にPLLのフィードバック効果をタイミング解析に反映させるために必要な遅延情報の取得、フィードバック効果の算出、タイミング制約として与えるといった必要がなく、フィードバック効果を反映させた半導体集積回路へのタイミング解析を行うことができる。
【００５４】
このようなプログラムは、コンピュータに読み取り可能な記録媒体に記憶されていてもよい。
ここで、記録媒体としては、例えば、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ（CD Recordable）、ＤＶＤ（Digital Versatile Disk）などのコンピュータで読み取り可能な記録媒体、ＨＤＤ（Hard Disc Drive）、フラッシュメモリ、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＦｅＲＡＭ（強誘電体メモリ）等の半導体メモリが挙げられる。
【００５５】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【実施例１】
【００５６】
図１は、本発明にかかるタイミング解析容易化装置の一実施例を示す説明図である。
図１に示す、タイミング解析容易化装置２０は、キーボード、マウスなどの入力装置２１、ＣＰＵ２２、モニタ２３、データを一時的に記憶するＲＡＭ２４、動作プログラムを記憶するＲＯＭ２５、及びＩ／Ｏポート２６で構成されている。２８は半導体集積回路１０の各パッドに電気的に接触するためのプローブである。
【００５７】
図１において、PLL２を内蔵する半導体集積回路１０においてPLL２の出力信号に対する位相補正値(図４のＰ７をタイミング情報として正確に考慮しタイミング解析を行う必要があるが、従来のタイミング解析装置では、PLL２の情報を取得できない。
そこで、タイミング解析装置２０上でPLL２をタイミングモデルとして認識し特定することで解決できる。
【実施例２】
【００５８】
図１において、PLL２のFOより出力される信号Ｃに対する位相補正値(図４のＰ７)のタイミング情報を取得する上で、PLL２のピンと接続されている他の回路(回路Ｉ（１）、回路II（３）)の接続情報を必要とする。
従来のタイミング解析装置では、PLL２とPLL接続回路 (回路I（１）、回路II（３）)の接続情報は、通常のセルの接続情報として個別に取得することはできるが、タイミング解析装置２０上ではPLL２の入出力各信号に接続された回路としての接続情報を持たない。
そこで、タイミング解析装置２０上でPLL２を認識させPLL２の出力端子FOに対する位相補正値(４のＰ７)を考慮したタイミング解析に必要なPLL２の入出力端子に関わる接続回路(回路I(（１）、回路II（３）)情報を取得できることで解決できる。
【実施例３】
【００５９】
PLL２の出力端子FOより出力される信号Ｃに対する位相補正値(図４のＰ７)を考慮したタイミング解析を行う際に、従来のタイミング解析装置ではPLL２の接続情報を基にＰａやＰｂのようなパスの遅延情報を取得しPLLの位相補正値(図４のＰ７)の遅延計算を行うことができない。
そこで、PLLの位相補正(式１)に関わる遅延値情報(図４のＰａのパス遅延、図４のＰｂのパス遅延)を取得し位相補正される遅延値(図４のＰ７)算出をタイミング解析装置に行わせることで解決する。
【実施例４】
【００６０】
図１のPLL２ の出力端子FOより出力される信号Ｃに対する位相補正値(図４のＰ７)を考慮したタイミング解析を行う際に、従来のタイミング解析装置ではPLL２を認識してPLL２の各入出力ピンに接続されている回路(回路I（１）、回路II（３）)情報を取得し、位相補正値(図４のＰ７)をPLL２の出力端子FOから出力される信号Ｃに考慮することができない。
【００６１】
そこで、タイミング解析装置が、求められた位相補正値(図４のＰ７)、 PLL２ の出力端子FOより出力される信号Ｃに考慮させてタイミング解析を行うことで解決する。
【実施例５】
【００６２】
図１に示した構成を用い本発明の実施例について説明する。
尚、図２は、図１に示したタイミング解析容易化装置に用いられるライブラリの一例である。
このライブラリは、SYNOPSYS（シノプシス）社のフォーマットをベースとしたものであり、（１）〜（４）を新たに挿入したものである。
【００６３】
本実施例ではPLLを特定する手段としてタイミング解析装置２０上でPLL２を、位相補正(式１)を考慮可能なタイミングモデルとして取り扱えるライブラリ(図２)を使用する。
PLL２のタイミングモデルを実現するライブラリは、請求項１を適用した設計装置を実現するものである。ライブラリには、PLLを認識させるために新規にPLLとして取り扱える属性(図２の文字列（１）：PLLセルを認識する)を与える。
本発明によるタイミング解析装置は、PLLの位相補正に関連するピンに対して基準信号入力ピン(図１のPLLの端子Ｒ)、位相周波数比較信号入力(図１のPLLの端子Ｖ)、位相補正出力信号(図１のPLLの端子ＦＯ)を新規に与えることで、属性を持つ各ピンに対して接続回路(図１の回路I（１）、回路II（３）)及びパス経路(図１のＰａ、Ｐｂ)情報を自動的に取得することができる。
【００６４】
尚、図２の文字列（１）はPLLセルに相当し、（２）はPLLの端子ＦＯに相当し、文字列（３）はPLLの端子Ｒに相当し、文字列（４）はPLLにフィードバックされる信号に相当する。
このような（１）〜（４）のような属性をライブラリ中でPLLの其々のピン（端子）に与えることで本発明によるタイミング解析装置は、属性を持つ各ピンに対して接続回路(図１の回路I（１）、回路II（３）)及びパス経路(図１のＰａ、Ｐｂ)情報を自動的に取得する。この場合、図１のＰａ、Ｐｂのパス経路上に存在する回路I（１）、回路II（３）は、分周器を含んでいても良い。請求項２を適用した設計装置を実現する装置である。
【００６５】
タイミング解析装置上で取得した回路情報、パス経路情報を基に図１のＰａ、Ｐｂの遅延計算を行い位相補正遅延値(式1)の計算をタイミング解析装置上で行う。請求項３を適用した設計装置を実現する装置である。この結果をPLLのタイミングモデルの位相補正出力信号(図１のＦＯ)属性の端子に与えタイミング情報を反映させることでPLLの位相補正を考慮しタイミング解析できる。請求項４を適用した設計装置を実現する装置である。
【００６６】
＜作用効果＞
PLLを内蔵した半導体集積回路において、タイミング解析装置上でPLLをタイミングモデルとして取り扱える手段と、タイミング解析装置上でPLLを特定する手段とを持つことを特徴とする設計装置においては、タイミング解析装置がPLLを認識する事ができるので、特に指定すること無しにPLLを特定しタイミングモデルに含まれるPLLに関する情報をタイミング解析容易化装置が取得することができる。
【００６７】
PLLをタイミングモデルとして扱えることでPLL入出力端子の機能を認識し其々の入出力端子の接続関係を示す回路情報を取得する手段を持つことを特徴とするタイミング解析置においては、タイミング解析装置がPLL入力の基準信号の回路接続、フィードバックループの回路接続を認識できるので、タイミング解析装置がPLLのピンに接続されているどの接続パスが位相補正に関わるかを判断でき必要な遅延情報を取得、算出することができる。
【００６８】
PLLによる位相補正を考慮するために必要な遅延情報を取得する手段と、PLLにより位相補正される遅延値を算出する手段とを持つことを特徴とするタイミング解析容易化装置においては、タイミング解析装置上でPLLのフィードバック効果を算出することが可能であるので、PLLのフィードバック効果をタイミング解析装置が特に指定及び制約を与えること無しに認識できる。
【００６９】
PLLによる位相補正を考慮しタイミング解析を行う手段を持つことを特徴とするタイミング解析容易化装置においては、PLLを内蔵した半導体集積回路で特に指定すること無しにPLLのフィードバック効果をタイミング解析装置に認識させる事ができるので、従来手法のようにタイミング解析装置にPLLのフィードバック効果をタイミング解析に反映させるために必要な遅延情報の取得、フィードバック効果の算出、タイミング制約として与えるといった必要がなく、フィードバック効果を反映させた半導体集積回路へのタイミング解析を行うことができる。
【図面の簡単な説明】
【００７０】
【図１】本発明にかかるタイミング解析容易化装置の一実施例を示す説明図である。
【図２】図１に示したタイミング解析容易化装置に用いられるライブラリの一例である。
【図３】本発明にかかるプログラムの一実施の形態を示すフローチャートである。
【図４】本発明にかかるプログラムの一実施の形態を示すフローチャートである。
【図５】本発明にかかるプログラムの一実施の形態を示すフローチャートである。
【図６】本発明にかかるプログラムの一実施の形態を示すフローチャートである。
【図７】従来のタイミング解析容易化装置の説明図である。
【図８】図８は、図７に示した装置のタイミングチャートである。
【符号の説明】
【００７１】
１    回路I
２    回路II
３    ＰＬＬ
１０    半導体集積回路
２０    タイミング解析容易化装置
２１    入力装置
２２    ＣＰＵ
２３    モニタ
２４    ＲＡＭ
２５    ＲＯＭ
２６    Ｉ/Ｏポート
２７    バスライン
２８    プローブ
【図１】
2009223783.tif 000003
【図２】
2009223783.tif 000004
【図３】
2009223783.tif 000005
【図４】
2009223783.tif 000006
【図５】
2009223783.tif 000007
【図６】
2009223783.tif 000008
【図７】
2009223783.tif 000009
【図８】
2009223783.tif 000010
【手続補正書】
【提出日】平成20年4月1日(2008.4.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図１において、PLL２を内蔵する半導体集積回路１０においてPLL２の出力信号に対する位相補正値（図８のＰ７）をタイミング情報として正確に考慮しタイミング解析を行う必要があるが、従来のタイミング解析装置では、PLL２の情報を取得できない。
そこで、タイミング解析装置２０上でPLL２をタイミングモデルとして認識し特定することで解決できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
図１において、PLL２のFOより出力される信号Ｃに対する位相補正値（図８のＰ７）のタイミング情報を取得する上で、PLL２のピンと接続されている他の回路（回路Ｉ（１）、回路II（３））の接続情報を必要とする。
従来のタイミング解析装置では、PLL２とPLL接続回路（（回路I（１）、回路II（３））の接続情報は、通常のセルの接続情報として個別に取得することはできるが、タイミング解析装置２０上ではPLL２の入出力各信号に接続された回路としての接続情報を持たない。
そこで、タイミング解析装置２０上でPLL２を認識させPLL２の出力端子FOに対する位相補正値（図８のＰ７）を考慮したタイミング解析に必要なPLL２の入出力端子に関わる接続回路（回路I（（１）、回路II（３））情報を取得できることで解決できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
PLL２の出力端子FOより出力される信号Ｃに対する位相補正値（図８のＰ７）を考慮したタイミング解析を行う際に、従来のタイミング解析装置ではPLL２の接続情報を基にＰａやＰｂのようなパスの遅延情報を取得しPLLの位相補正値（図８のＰ７）の遅延計算を行うことができない。
そこで、PLLの位相補正（式１）に関わる遅延値情報（図１のＰａのパス遅延、図１のＰｂのパス遅延）を取得し位相補正される遅延値（図８のＰ７）算出をタイミング解析装置に行わせることで解決する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
図１のPLL２の出力端子FOより出力される信号Ｃに対する位相補正値（図８のＰ７）を考慮したタイミング解析を行う際に、従来のタイミング解析装置ではPLL２を認識してPLL２の各入出力ピンに接続されている回路（回路I（１）、回路II（３））情報を取得し、位相補正値（図８のＰ７）をPLL２の出力端子FOから出力される信号Ｃに考慮することができない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
そこで、タイミング解析装置が、求められた位相補正値（図８のＰ）、PLL２の出力端子FOより出力される信号Ｃに考慮させてタイミング解析を行うことで解決する。