(57)【要約】【課題】  電流特性を向上させることが可能な半導体装置を提供する。【解決手段】  チャネル領域１６を有する素子領域１３と、素子領域上に形成されたトンネル絶縁膜２１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜２２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜２３と、ブロック絶縁膜上に形成された制御ゲート電極２４とを有し、チャネル領域にチャネルを誘起するための単位ゲート構造２５とを備えた半導体装置であって、素子領域と制御ゲート電極との距離は、チャネル長方向に平行な方向から見て、単位ゲート構造の中央部の方が単位ゲート構造の両端部よりも短い。【選択図】      図１
2009182211.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を有する素子領域と、
前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを有し、前記チャネル領域にチャネルを誘起するための単位ゲート構造と、
を備えた半導体装置であって、
前記素子領域と前記制御ゲート電極との距離は、チャネル長方向に平行な方向から見て、前記単位ゲート構造の中央部の方が前記単位ゲート構造の両端部よりも短い
ことを特徴とする半導体装置。
【請求項２】
前記チャネル長方向に平行な方向から見て、前記単位ゲート構造の中央部に対応した部分で前記制御ゲート電極の下面は突出している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子領域、前記トンネル絶縁膜及び前記電荷蓄積絶縁膜を挟む素子分離領域をさらに備えた
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
チャネル領域を有する素子領域と、
前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを有し、前記チャネル領域にチャネルを誘起するための単位ゲート構造と、
を備えた半導体装置であって、
前記素子領域と前記制御ゲート電極との距離は、チャネル幅方向に平行な方向から見て、前記単位ゲート構造の中央部の方が前記単位ゲート構造の両端部よりも短い
ことを特徴とする半導体装置。
【請求項５】
前記チャネル幅方向に平行な方向から見て、前記単位ゲート構造の中央部に対応した部分で前記制御ゲート電極の下面は突出している
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体メモリが提案されている（特許文献１参照）。この電荷トラップ型の不揮発性半導体メモリでは、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体メモリとしては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体メモリが知られている。
【０００３】
しかしながら、電荷トラップ型の不揮発性半導体メモリでは、電流特性の悪化が大きな問題としてあげられる。例えば、ゲート構造の端部での電界集中やゲート構造の端部でのプロセスダメージ（エッチング荒れ等）に起因したリーク電流が大きな問題となる。
【特許文献１】特開２００４−１５８８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電流特性を向上させることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の第１の視点に係る半導体装置は、チャネル領域を有する素子領域と、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを有し、前記チャネル領域にチャネルを誘起するための単位ゲート構造と、を備えた半導体装置であって、前記素子領域と前記制御ゲート電極との距離は、チャネル長方向に平行な方向から見て、前記単位ゲート構造の中央部の方が前記単位ゲート構造の両端部よりも短い。
【０００６】
本発明の第２の視点に係る半導体装置は、チャネル領域を有する素子領域と、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを有し、前記チャネル領域にチャネルを誘起するための単位ゲート構造と、を備えた半導体装置であって、前記素子領域と前記制御ゲート電極との距離は、チャネル幅方向に平行な方向から見て、前記単位ゲート構造の中央部の方が前記単位ゲート構造の両端部よりも短い。
【発明の効果】
【０００７】
本発明によれば、電流特性を向上させることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を参照して説明する。なお、以下の各実施形態では、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体メモリについて説明する。
【０００９】
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。図１（ａ）はチャネル幅方向（ワード線方向）に沿った断面図であり、図１（ｂ）はチャネル長方向（ビット線方向）に沿った断面図である。
【００１０】
半導体基板（シリコン基板等）１１には、素子分離領域１２で挟まれた素子領域１３が設けられている。素子領域１３は、ソース領域１４と、ドレイン領域１５と、ソース領域１４とドレイン領域１５との間のチャネル領域１６とを有している。
【００１１】
素子領域１３上にはトンネル絶縁膜２１が形成され、トンネル絶縁膜２１上には電荷蓄積絶縁膜２２が形成されている。トンネル絶縁膜２１はシリコン酸化膜で形成され、電荷蓄積絶縁膜２２はシリコン窒化膜で形成されている。本実施形態では、トンネル絶縁膜２１及び電荷蓄積絶縁膜２２は素子分離領域１２よって挟まれており、電荷蓄積絶縁膜２２の上面は素子分離絶縁膜１２の上面よりも低い位置にある。そのため、電荷蓄積絶縁膜２２は素子分離領域１２によって分離されている。
【００１２】
素子分離領域１２上及び電荷蓄積絶縁膜２２上には連続的に、ブロック絶縁膜２３が形成されている。本実施形態では、ブロック絶縁膜２３としてアルミナ膜（アルミニウム酸化物膜）を用いている。ブロック絶縁膜２３上には、制御ゲート電極２４が形成されている。この制御ゲート電極２４は、ワード線となるものであり、多結晶シリコン及びタングステンシリサイドの積層膜で形成されている。
【００１３】
トンネル絶縁膜２１、電荷蓄積絶縁膜２２、ブロック絶縁膜２３及び制御ゲート電極２４の積層構造の一定部分が、単位ゲート構造２５に対応している。具体的には、チャネル領域１６にチャネルを誘起するための部分が単位ゲート構造２５に対応する。したがって、チャネル領域１６の直上の部分が概ね単位ゲート構造２５に対応する。言い換えると、上記積層構造のうち、素子領域１３のパターンと制御ゲート電極２４のパターンとが交差する領域に位置する部分が、単位ゲート構造２５に対応する。
【００１４】
図１（ａ）に示すように、素子領域１３と制御ゲート電極２４との距離は、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。すなわち、素子領域１３と制御ゲート電極２４との距離は、チャネル幅方向に平行な断面において、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。具体的には、単位ゲート構造２５の中央部に対応した部分で制御ゲート電極２４の下面が突出している。なお、図１（ａ）において、制御ゲート電極２４の突出部と単位ゲート構造２５の両端との距離は、少なくとも２ｎｍ以上であることが好ましい。
【００１５】
上述した電荷トラップ型の不揮発性半導体メモリセルでは、制御ゲート電極２４と半導体基板１１との間に適当な電圧を印加することで、トンネル絶縁膜２１を介して半導体基板１１と電荷蓄積絶縁膜２２との間で電荷の充放電が行われる。具体的には、トンネル絶縁膜２１を通して電荷蓄積絶縁膜２２に注入された電荷を、電荷蓄積絶縁膜２２中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜２２に電荷が蓄積される。
【００１６】
次に、本実施形態に係る半導体装置の製造方法を説明する。図２〜図５は、本実施形態に係る半導体装置の製造工程を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００１７】
まず、図２に示すように、半導体基板（シリコン基板）１１上に、トンネル絶縁膜２１として、厚さ３ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。続いて、トンネル絶縁膜２１上に、電荷蓄積絶縁膜２２として、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ（chemical vapor deposition）法で形成する。さらに、電荷蓄積絶縁膜２２上に、マスク膜３１として、ＢＳＧ膜をＣＶＤ法で形成する。
【００１８】
次に、図３に示すように、ビット線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜３１、電荷蓄積絶縁膜２２、トンネル絶縁膜２１及び半導体基板１１をＲＩＥ（reactive ion etching）法によってエッチングする。その結果、ビット線方向に延伸した素子分離溝３２が形成され、隣接する素子分離溝３２の間に素子領域１３が形成される。素子分離溝３２の幅及び素子領域１３の幅はいずれも、４０ｎｍ程度である。
【００１９】
次に、図４に示すように、素子分離絶縁膜１２としてシリコン酸化膜を全面に堆積する。続いて、ＣＭＰ（chemical mechanical polishing）法によって素子分離絶縁膜１２を平坦化し、マスク膜３１を露出させる。これにより、素子分離溝３２が素子分離絶縁膜１２で埋められた構造が得られる。
【００２０】
次に、図５に示すように、マスク膜３１をウェットエッチングによって選択的に除去する。続いて、希フッ酸溶液を用いて素子分離絶縁膜１２をエッチングし、素子分離絶縁膜１２の厚さを薄くする。例えば、電荷蓄積絶縁膜２２の上面に対する素子分離絶縁膜１２の上面の高さが５ｎｍ程度となるように、素子分離絶縁膜１２をエッチングする。
【００２１】
次に、素子分離絶縁膜（素子分離領域）１２上及び電荷蓄積絶縁膜２２上に、ブロック絶縁膜２３として、厚さ３０ｎｍ程度のアルミナ膜をＡＬＤ（atomic layer deposition）法によって形成する。続いて、ブロック絶縁膜２３上に、厚さ１００ｎｍ程度の制御ゲート電極膜２４を形成する。具体的には、制御ゲート電極膜２４として、多結晶シリコン及びタングステンシリサイドの積層膜をＣＶＤ法で形成する。このとき、電荷蓄積絶縁膜２２の上面が素子分離領域１２の上面よりも低い位置にあるため、制御ゲート電極２４の下面は下方に突出する。
【００２２】
以後の工程は図示しないが、ワード線方向に延伸したフォトレジストパターンをマスクとして用いて、制御ゲート電極膜２４、ブロック絶縁膜２３及び電荷蓄積絶縁膜２２をＲＩＥ法によってエッチングする。これにより、制御ゲート電極２４のパターンが形成される。さらに、素子領域に不純物元素をイオン注入してソース領域及びドレイン領域を形成する。このようにして、図１に示すような不揮発性メモリセルが得られる。
【００２３】
以上のように、本実施形態では、図１（ａ）に示すように、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部に対応した部分で制御ゲート電極２４が突出している。そのため、素子領域１３と制御ゲート電極２４との距離は、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。したがって、単位ゲート構造２５の中央部の電界を単位ゲート構造２５の端部の電界よりも強くすることができ、単位ゲート構造２５の中央部に電界を集中させることができる。その結果、単位ゲート構造２５の両端角部での電界集中や単位ゲート構造２５の両端部でのプロセスダメージ（エッチング荒れ等）に起因したリーク電流を抑制することができる。また、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部に電界を集中させることができるため、チャネル領域に対する制御ゲート電極２４の支配力を増大させることができ、不揮発性メモリセルのオン電流を増加させることができる。以上のことから、本実施形態では、メモリセルトランジスタの電流特性を向上させることが可能となり、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００２４】
また、本実施形態では、電荷蓄積絶縁膜２２が素子分離領域１２よって挟まれており、電荷蓄積絶縁膜２２の上面は素子分離領域１２の上面よりも低い位置にある。そのため、制御ゲート電極２４の突出形状を容易に形成することができる。また、電荷蓄積絶縁膜２２が素子分離領域１２によって分離されるため、電荷蓄積絶縁膜２２に蓄積されている電荷の移動を抑制することができる。すなわち、ワード線方向で隣接するメモリセル間での電荷の移動を防止することができる。したがって、このような観点からも、特性や信頼性に優れた半導体装置を得ることが可能である。
【００２５】
また、本実施形態では、制御ゲート電極２４の突出部の先端が尖っている。そのため、チャネル領域１６に対する制御ゲート電極２４の支配力を十分に大きくすることができ、メモリセルトランジスタのオン電流を確実に増大させることができる。
【００２６】
図６は、本実施形態の第１の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００２７】
本変更例では、制御ゲート電極２４の突出部の先端が平坦になっている。このような形状を用いた場合には、ある程度の広い領域で電界を集中させることができる。そのため、トンネル動作領域を広くすることができ、書き込み及び消去特性を向上させることが可能である。
【００２８】
図７は、本実施形態の第２の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００２９】
本変更例では、制御ゲート電極２４の突出部の先端が丸まっている。このように、突出部の先端が丸まっているため、電界集中度を弱めることができる。その結果、電界ストレスの集中を緩和することができ、電界ストレスの集中による特性劣化を抑制することが可能である。
【００３０】
図８は、本実施形態の第３の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００３１】
本変更例では、ブロック絶縁膜２３が素子分離領域１２よって挟まれており、ブロック絶縁膜２３が素子分離領域１２の上面に形成されていない。そのため、ブロック絶縁膜２３が素子分離領域１２によって分離されている。このような場合にも、上述した本実施形態の効果を奏することが可能である。
【００３２】
図９は、本実施形態の第４の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００３３】
本変更例も、第３の変更例と同様に、ブロック絶縁膜２３が素子分離領域１２よって挟まれており、ブロック絶縁膜２３が素子分離領域１２の上面に形成されていない。そのため、ブロック絶縁膜２３が素子分離領域１２によって分離されている。このような場合にも、上述した本実施形態の効果を奏することが可能である。
【００３４】
図１０は、本実施形態の第５の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００３５】
本変更例では、トンネル絶縁膜２１及び電荷蓄積絶縁膜２２は素子分離領域１２よって挟まれていない。そのため、電荷蓄積絶縁膜２２は素子分離領域１２によって分離されておらず、電荷蓄積絶縁膜２２は素子分離領域１２上にも形成されている。また、素子分離領域１２の上方には、トンネル絶縁膜２１及び電荷蓄積絶縁膜２２を介して、補助絶縁膜３５が形成されている。そのため、電荷蓄積絶縁膜２２の上面が平坦であっても、制御ゲート電極２４の下面を突出させることができる。したがって、このような構成であっても、上述した本実施形態と同様の基本的効果を得ることが可能である。
【００３６】
（実施形態２）
図１１は、本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。図１１（ａ）はチャネル幅方向（ワード線方向）に沿った断面図であり、図１１（ｂ）はチャネル長方向（ビット線方向）に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態と同様であるため、第１の実施形態で述べた事項については説明を省略する。
【００３７】
本実施形態では、図１１（ｂ）に示すように、素子領域１３と制御ゲート電極２４との距離は、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。すなわち、素子領域１３と制御ゲート電極２４との距離は、チャネル長方向に平行な断面において、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。具体的には、単位ゲート構造２５の中央部に対応した部分で制御ゲート電極２４の下面が突出している。なお、図１１（ｂ）において、制御ゲート電極２４の突出部と単位ゲート構造２５の両端との距離は、少なくとも２ｎｍ以上であることが好ましい。
【００３８】
次に、本実施形態に係る半導体装置の製造方法を説明する。図１２〜図１６は、本実施形態に係る半導体装置の製造工程を模式的に示した断面図（チャネル長方向（ビット線方向）に沿った断面図）である。
【００３９】
まず、図１２の工程では、半導体基板（シリコン基板）１１にビット線方向に延伸した素子分離溝（図示せず）を形成し、素子分離溝を素子分離絶縁膜（図示せず）で埋める。これにより、素子分離領域（図示せず）及び素子分離領域で挟まれた素子領域が形成される。素子分離領域及び素子領域は、図１１（ａ）に示したような構成となる。すなわち、素子分離領域１２及び素子領域１３の上面は平坦化されている。
【００４０】
次に、素子分離領域及び素子領域が形成された半導体基板１１上に、トンネル絶縁膜２１として、厚さ３ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。続いて、トンネル絶縁膜２１上に、電荷蓄積絶縁膜２２として、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成する。さらに、電荷蓄積絶縁膜２２上に、マスク膜４１として、ＢＳＧ膜をＣＶＤ法で形成する。
【００４１】
次に、図１３に示すように、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜４１及び電荷蓄積絶縁膜２２をＲＩＥ法によってエッチングする。フォトレジストパターンを除去した後、電荷蓄積絶縁膜２２及びマスク膜４１の側壁を含む全面に、側壁膜４２として厚さ１０ｎｍ程度のシリコン酸化膜をＣＶＤ法で形成する。
【００４２】
次に、図１４に示すように、ＲＩＥ法によって側壁膜４２を異方性エッチングする。その結果、マスク膜４１の上面が露出し、電荷蓄積絶縁膜２２及びマスク膜４１の側壁に側壁膜４２が残る。さらに、露出したマスク膜４１をウェットエッチングによって選択的に除去する。これにより、側壁膜４２で挟まれた溝４３が形成される。
【００４３】
次に、図１５に示すように、電荷蓄積絶縁膜２２及び側壁膜４２を覆うブロック絶縁膜２３を全面に形成する。具体的には、ブロック絶縁膜２３として、厚さ３０ｎｍ程度のアルミナ膜をＡＬＤ法によって形成する。さらに、ブロック絶縁膜２３上に、厚さ１００ｎｍ程度の制御ゲート電極膜２４を形成する。具体的には、制御ゲート電極膜２４として、多結晶シリコン及びタングステンシリサイドの積層膜をＣＶＤ法によって形成する。このとき、電荷蓄積絶縁膜２２の上面が側壁膜４２の上面よりも低い位置にあるため、制御ゲート電極２４の下面は下方に突出する。
【００４４】
次に、図１６に示すように、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、制御ゲート電極膜２４及びブロック絶縁膜２３等をＲＩＥ法によってエッチングする。これにより、制御ゲート電極２４のパターンが形成される。
【００４５】
以後の工程は図示しないが、素子領域に不純物元素をイオン注入してソース領域及びドレイン領域を形成する。このようにして、図１１に示すような不揮発性メモリセルが得られる。
【００４６】
以上のように、本実施形態では、図１１（ｂ）に示すように、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部に対応した部分で制御ゲート電極２４が突出している。そのため、素子領域１３と制御ゲート電極２４との距離は、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。したがって、単位ゲート構造２５の中央部の電界を単位ゲート構造２５の端部の電界よりも強くすることができ、単位ゲート構造２５の中央部に電界を集中させることができる。その結果、単位ゲート構造２５の両端角部での電界集中や単位ゲート構造２５の両端部でのプロセスダメージ（エッチング荒れ等）に起因したリーク電流を抑制することができる。また、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部に電界を集中させることができるため、チャネル領域１６の中央部に電界を集中させることができる。その結果、チャネル領域１６に対する制御ゲート電極２４の支配力を増大させることができ、不揮発性メモリセルのカットオフ特性を向上させることができる。以上のことから、本実施形態では、メモリセルトランジスタの電流特性を向上させることが可能となり、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００４７】
また、本実施形態では、図１４及び図１５に示すように、電荷蓄積絶縁膜２２の上面が側壁膜４２の上面よりも低い位置にある。そのため、制御ゲート電極２４の突出形状を容易に形成することができる。
【００４８】
また、本実施形態では、制御ゲート電極２４の突出部の先端が尖っている。そのため、チャネル領域１６に対する制御ゲート電極２４の支配力を十分に大きくすることができ、メモリセルトランジスタのカットオフ特性を確実に向上させることができる。
【００４９】
図１７は、本実施形態の第１の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル長方向（ビット線方向）に沿った断面図）である。
【００５０】
本変更例では、制御ゲート電極２４の突出部の先端が平坦になっている。このような形状を用いた場合には、ある程度の広い領域で電界を集中させることができる。そのため、トンネル動作領域を広くすることができ、書き込み及び消去特性を向上させることが可能である。
【００５１】
図１８は、本実施形態の第２の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル長方向（ビット線方向）に沿った断面図）である。
【００５２】
本変更例では、制御ゲート電極２４の突出部の先端が丸まっている。このように、突出部の先端が丸まっているため、電界集中度を弱めることができる。その結果、電界ストレスの集中を緩和することができ、電界ストレスの集中による特性劣化を抑制することが可能である。
【００５３】
（実施形態３）
図１９は、本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。図１９（ａ）はチャネル幅方向（ワード線方向）に沿った断面図であり、図１９（ｂ）はチャネル長方向（ビット線方向）に沿った断面図である。なお、本実施形態の基本的な構成は第１及び第２の実施形態と同様であるため、第１及び第２の実施形態で述べた事項については説明を省略する。
【００５４】
図１９に示すように、本実施形態の半導体装置のチャネル幅方向の断面形状（図１９（ａ）参照）は、第１の実施形態（図１（ａ）参照）と同様である。また、本実施形態の半導体装置のチャネル長方向の断面形状（図１９（ｂ）参照）は、第２の実施形態（図１１（ｂ）参照）と同様である。
【００５５】
すなわち、図１９（ａ）に示すように、素子領域１３と制御ゲート電極２４との距離は、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。すなわち、素子領域１３と制御ゲート電極２４との距離は、チャネル幅方向に平行な断面において、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。具体的には、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部に対応した部分で制御ゲート電極２４の下面が突出している。
【００５６】
また、図１９（ｂ）に示すように、素子領域１３と制御ゲート電極２４との距離は、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。すなわち、素子領域１３と制御ゲート電極２４との距離は、チャネル長方向に平行な断面において、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。具体的には、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部に対応した部分で制御ゲート電極２４の下面が突出している。
【００５７】
次に、本実施形態に係る半導体装置の製造方法を説明する。図２０〜図２６は、本実施形態に係る半導体装置の製造工程を模式的に示した断面図である。図２０（ａ）〜図２６（ａ）はチャネル幅方向（ワード線方向）に沿った断面図であり、図２０（ｂ）〜図２６（ｂ）はチャネル長方向（ビット線方向）に沿った断面図である。
【００５８】
まず、図２０に示すように、半導体基板（シリコン基板）１１上に、トンネル絶縁膜２１として、厚さ３ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。続いて、トンネル絶縁膜２１上に、電荷蓄積絶縁膜２２として、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成する。さらに、電荷蓄積絶縁膜２２上に、マスク膜５１としてＢＳＧ膜を形成する。
【００５９】
次に、図２１に示すように、ビット線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜５１、電荷蓄積絶縁膜２２、トンネル絶縁膜２１及び半導体基板１１をＲＩＥ法によってエッチングする。その結果、ビット線方向に延伸した素子分離溝が形成され、隣接する素子分離溝の間に素子領域１３が形成される。フォトレジストパターンを除去した後、素子分離絶縁膜１２としてシリコン酸化膜を全面に堆積する。さらに、ＣＭＰ法によって素子分離絶縁膜１２を平坦化し、マスク膜５１を露出させる。これにより、素子分離溝が素子分離絶縁膜１２で埋められた構造が得られる。
【００６０】
次に、図２２に示すように、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜５１及び電荷蓄積絶縁膜２２をＲＩＥ法によってエッチングする。フォトレジストパターンを除去した後、電荷蓄積絶縁膜２２及びマスク膜５１の側壁を含む全面に、側壁膜５２としてアモルファスシリコン膜を形成する。
【００６１】
次に、図２３に示すように、ＲＩＥ法によって側壁膜５２を異方性エッチングする。その結果、マスク膜５１の上面が露出し、電荷蓄積絶縁膜２２及びマスク膜５１の側壁に側壁膜５２が残る。
【００６２】
次に、図２４に示すように、露出したマスク膜５１をウェットエッチングによって選択的に除去する。これにより、素子分離絶縁膜（素子分離絶縁領域）１２及び側壁膜５２で挟まれた凹部５３が形成される。
【００６３】
次に、図２５に示すように、ブロック絶縁膜２３として、アルミナ膜をＡＬＤ法によって全面に形成する。続いて、ブロック絶縁膜２３上に、制御ゲート電極膜２４を形成する。具体的には、制御ゲート電極膜２４として、多結晶シリコン及びタングステンシリサイドの積層膜をＣＶＤ法で形成する。このとき、電荷蓄積絶縁膜２２の上面が素子分離領域１２の上面及び側壁膜５２の上面よりも低い位置にあるため、制御ゲート電極膜２４の下面は下方に突出する。すなわち、チャネル幅方向に平行な断面（図２５（ａ））及びチャネル長方向に平行な断面（図２５（ｂ））いずれについても、制御ゲート電極膜２４の下面は下方に突出している。
【００６４】
次に、図２６に示すように、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、制御ゲート電極膜２４及びブロック絶縁膜２３等をＲＩＥ法によってエッチングする。これにより、制御ゲート電極２４のパターンが形成される。
【００６５】
以後の工程は図示しないが、素子領域に不純物元素をイオン注入してソース領域及びドレイン領域を形成する。このようにして、図１９に示すような不揮発性メモリセルが得られる。
【００６６】
以上のように、本実施形態の半導体装置では、第１の実施形態と同様のチャネル幅方向の断面形状が得られ、且つ第２の実施形態と同様のチャネル長方向の断面形状が得られる。したがって、第１の実施形態で得られる効果と同様の効果及び第２の実施形態で得られる効果と同様の効果を得ることができる。すなわち、電界集中やプロセスダメージに起因したリーク電流を抑制することができる。また、チャネル領域に対する制御ゲート電極の支配力を増大させることができ、メモリセルトランジスタのオン、オフ動作電流特性の向上をはかることができる。したがって、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００６７】
なお、本実施形態においても、第１の実施形態及び第２の実施形態で述べた各種変更例の構成と同様の構成を採用することが可能である。
【００６８】
（実施形態４）
図２７は、本発明の第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。図２７（ａ）はチャネル幅方向（ワード線方向）に沿った断面図であり、図２７（ｂ）はチャネル長方向（ビット線方向）に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態と同様であるため、第１の実施形態で述べた事項については説明を省略する。
【００６９】
図２７（ａ）に示すように、素子領域１３と制御ゲート電極２４との距離は、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。すなわち、素子領域１３と制御ゲート電極２４との距離は、チャネル幅方向に平行な断面において、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。具体的には、単位ゲート構造２５の中央部に対応した部分で素子領域１３の上面が突出している。なお、図２７（ａ）において、素子領域１３の突出部と単位ゲート構造２５の両端との距離は、少なくとも２ｎｍ以上であることが好ましい。
【００７０】
次に、本実施形態に係る半導体装置の製造方法を説明する。図２８〜図３１は、本実施形態に係る半導体装置の製造工程を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００７１】
まず、図２８に示すように、半導体基板（シリコン基板）１１上に、マスク膜６１としてシリコン窒化膜をＣＶＤ法で形成する。続いて、ビット線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜６１をＲＩＥによってエッチングし、さらに半導体基板１１をエッチングする。その結果、半導体基板１１の表面に、ビット線方向に延伸した突出部６２が形成される。突出部６２の高さは、例えば５ｎｍ程度である。一般的には、突出部６２の高さは、素子領域１３（図２７（ａ）参照）の幅の１／２０倍から２倍の範囲となるようにすることが好ましい。
【００７２】
次に、図２９に示すように、マスク膜６１を選択的にエッチング除去し、突出部６２の上面を露出させる。その後、半導体基板１１上に、トンネル絶縁膜２１として、厚さ３ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。続いて、トンネル絶縁膜２１上に、電荷蓄積絶縁膜２２として、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成する。続いて、電荷蓄積絶縁膜２２上に、ブロック絶縁膜２３として、厚さ５０ｎｍ程度のアルミナ膜をＡＬＤ法によって形成する。さらに、ＣＭＰによってブロック絶縁膜２３の表面を平坦化する。平坦化後のブロック絶縁膜２３の厚さは、３０ｎｍ程度である。
【００７３】
次に、図３０に示すように、マスク膜６３として、シリコン窒化膜をＣＶＤ法で形成する。続いて、ビット線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜６３、ブロック絶縁膜２３、電荷蓄積絶縁膜２２、トンネル絶縁膜２１及び半導体基板１１をＲＩＥ法によってエッチングする。その結果、ビット線方向に延伸した素子分離溝（深さ１００ｎｍ程度）が形成され、隣接する素子分離溝の間に素子領域１３が形成される。その後、素子分離絶縁膜１２としてシリコン酸化膜を全面に堆積する。続いて、マスク膜６３をストッパーとして用い、ＣＭＰ法によって素子分離絶縁膜１２の表面を平坦化する。これにより、素子分離溝が素子分離絶縁膜１２で埋められた構造が得られる。
【００７４】
次に、図３１に示すように、マスク膜６３をウェットエッチングによって選択的に除去し、ブロック絶縁膜２３の上面を露出させる。続いて、希フッ酸溶液を用いて素子分離絶縁膜１２をエッチングし、素子分離絶縁膜１２の上面がブロック絶縁膜２３の上面と同じ高さになるようにする。その後、素子分離絶縁膜（素子分離領域）１２上及びブロック絶縁膜２３上に、厚さ１００ｎｍ程度の制御ゲート電極膜２４を形成する。具体的には、制御ゲート電極膜２４として、多結晶シリコン及びタングステンシリサイドの積層膜をＣＶＤ法で形成する。
【００７５】
以後の工程は図示しないが、ワード線方向に延伸したフォトレジストパターンをマスクとして用いて、制御ゲート電極膜２４、ブロック絶縁膜２３及び電荷蓄積絶縁膜２２をＲＩＥ法によってエッチングする。これにより、制御ゲート電極２４のパターンが形成される。さらに、素子領域に不純物元素をイオン注入してソース領域及びドレイン領域を形成する。このようにして、図２７に示すような不揮発性メモリセルが得られる。
【００７６】
以上のように、本実施形態では、図２７（ａ）に示すように、チャネル長方向に平行な方向から見て、単位ゲート構造２５の中央部に対応した部分で素子領域１３が突出している。そのため、素子領域１３と制御ゲート電極２４との距離は、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。したがって、単位ゲート構造２５の中央部の電界を単位ゲート構造２５の端部の電界よりも強くすることができ、単位ゲート構造２５の中央部に電界を集中させることができる。したがって、第１の実施形態で得られる効果と同様の効果を得ることができる。すなわち、電界集中やプロセスダメージに起因したリーク電流を抑制することができる。また、チャネル領域に対する制御ゲート電極の支配力を増大させることができ、メモリセルトランジスタのオン電流特性を向上させることができる。したがって、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００７７】
また、本実施形態では、電荷蓄積絶縁膜２２が素子分離領域１２よって挟まれており、電荷蓄積絶縁膜２２が素子分離領域１２によって分離されている。そのため、電荷蓄積絶縁膜２２に蓄積されている電荷の移動を抑制することができる。すなわち、ワード線方向で隣接するメモリセル間での電荷の移動を防止することができる。したがって、このような観点からも、特性や信頼性に優れた半導体装置を得ることが可能である。
【００７８】
図３２は、本実施形態の変更例に係る半導体装置の構成を模式的に示した断面図（チャネル幅方向（ワード線方向）に沿った断面図）である。
【００７９】
本変更例では、トンネル絶縁膜２１及び電荷蓄積絶縁膜２２が素子分離領域１２よって挟まれていない。そのため、電荷蓄積絶縁膜２２は素子分離領域１２によって分離されておらず、電荷蓄積絶縁膜２２は素子分離領域１２上にも形成されている。このような異なる構成であっても、上述した本実施形態と同様の基本的効果を得ることが可能である。
【００８０】
（実施形態５）
図３３は、本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。図３３（ａ）はチャネル幅方向（ワード線方向）に沿った断面図であり、図３３（ｂ）はチャネル長方向（ビット線方向）に沿った断面図である。なお、本実施形態の基本的な構成は第１〜第３の実施形態と同様であるため、第１〜第３の実施形態で述べた事項については説明を省略する。
【００８１】
図３３（ｂ）に示すように、素子領域１３と制御ゲート電極２４との距離は、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。すなわち、素子領域１３と制御ゲート電極２４との距離は、チャネル長方向に平行な断面において、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。具体的には、単位ゲート構造２５の中央部に対応した部分で素子領域１３の上面が突出している。なお、図３３（ｂ）において、素子領域１３の突出部と単位ゲート構造２５の両端との距離は、少なくとも２ｎｍ以上であることが好ましい。
【００８２】
次に、本実施形態に係る半導体装置の製造方法を説明する。図３４〜図３６は、本実施形態に係る半導体装置の製造工程を模式的に示した断面図（チャネル長方向（ビット線方向）に沿った断面図）である。
【００８３】
まず、図３４の工程では、半導体基板（シリコン基板）１１にビット線方向に延伸した素子分離溝（図示せず）を形成し、素子分離溝を素子分離絶縁膜（図示せず）で埋める。これにより、素子分離領域（図示せず）及び素子分離領域で挟まれた素子領域が形成される。素子分離領域及び素子領域は、図３３（ａ）に示したような構成となる。すなわち、素子分離領域１２及び素子領域１３の上面は平坦化されている。
【００８４】
次に、半導体基板１１上に、マスク膜７１としてシリコン窒化膜をＣＶＤ法で形成する。続いて、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜７１をＲＩＥによってエッチングし、さらに半導体基板１１をエッチングする。その結果、半導体基板１１の表面に、ワード線方向に延伸した突出部７２が形成される。突出部７２の高さは、例えば５ｎｍ程度である。一般的には、突出部７２の高さは、単位ゲート構造２５（図３３（ｂ）参照）のチャネル長方向の幅の１／２０倍から２倍の範囲となるようにすることが好ましい。
【００８５】
次に、図３５に示すように、マスク膜７１を選択的にエッチング除去し、突出部７２の上面を露出させる。その後、半導体基板１１上に、トンネル絶縁膜２１として、厚さ３ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。続いて、トンネル絶縁膜２１上に、電荷蓄積絶縁膜２２として、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ法で形成する。続いて、電荷蓄積絶縁膜２２上に、ブロック絶縁膜２３として、厚さ５０ｎｍ程度のアルミナ膜をＡＬＤ法によって形成する。さらに、ＣＭＰによってブロック絶縁膜２３の表面を平坦化する。平坦化後のブロック絶縁膜２３の厚さは、３０ｎｍ程度である。
【００８６】
次に、図３６に示すように、ブロック絶縁膜２３上に、厚さ１００ｎｍ程度の制御ゲート電極膜２４を形成する。具体的には、制御ゲート電極膜２４として、多結晶シリコン及びタングステンシリサイドの積層膜をＣＶＤ法で形成する。続いて、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、制御ゲート電極膜２４、ブロック絶縁膜２３及び電荷蓄積絶縁膜２２をＲＩＥ法によってエッチングする。これにより、制御ゲート電極２４のパターンが形成される。
【００８７】
以後の工程は図示しないが、素子領域に不純物元素をイオン注入してソース領域及びドレイン領域を形成する。このようにして、図３３に示すような不揮発性メモリセルが得られる。
【００８８】
以上のように、本実施形態では、図３３（ｂ）に示すように、チャネル幅方向に平行な方向から見て、単位ゲート構造２５の中央部に対応した部分で素子領域１３が突出している。そのため、素子領域１３と制御ゲート電極２４との距離は、単位ゲート構造２５の中央部の方が単位ゲート構造２５の両端部よりも短くなっている。したがって、単位ゲート構造２５の中央部の電界を単位ゲート構造２５の端部の電界よりも強くすることができ、単位ゲート構造２５の中央部に電界を集中させることができる。したがって、第２の実施形態で得られる効果と同様の効果を得ることができる。すなわち、電界集中やプロセスダメージに起因したリーク電流を抑制することができる。また、チャネル領域に対する制御ゲート電極の支配力を増大させることができ、メモリセルトランジスタのカットオフ特性を向上させることができる。したがって、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００８９】
なお、上述した第４の実施形態の構成と第５の実施形態の構成とを組み合わせたような構成を採用することも可能である。すなわち、チャネル幅方向の断面形状が第３の実施形態の図２７（ａ）と同様であり、チャネル長方向の断面形状が第５の実施形態の図３３（ｂ）と同様であるような構成を採用してもよい。この場合には、第３の実施形態で得られる効果と同様の効果及び第４の実施形態で得られる効果と同様の効果を得ることができる。すなわち、電界集中やプロセスダメージに起因したリーク電流を抑制することができるとともに、チャネル領域に対する制御ゲート電極の支配力を増大させることができ、メモリセルトランジスタのオン、オフ動作電流特性の向上をはかることができる。
【００９０】
また、上述した実施形態では素子分離領域（素子分離絶縁膜）１３にシリコン酸化膜を用い、トンネル絶縁膜２１にシリコン酸化膜を用い、電荷蓄積絶縁膜２２にシリコン窒化膜を用い、ブロック絶縁膜２３にアルミナを用いたが、他の絶縁膜を用いるようにしてもよい。例えば、ハフニウム酸化物膜やジルコニウム酸化物膜といった金属酸化物膜を用いるようにしてもよい。これらの膜を用いた場合には、単位ゲート構造２５の端部でのプロセスダメージが大きくなるため、上述した各実施形態の構成はより効果的である。
【００９１】
また、上述した実施形態では半導体基板として通常のシリコン基板を用いたが、半導体基板としてＳＯＩ基板を用いるようにしてもよい。図３７は、第１の実施形態で示したような構造をＳＯＩ基板を用いて形成した場合の例である。図３８は、第２の実施形態で示したような構造をＳＯＩ基板を用いて形成した場合の例である。いずれの例も、シリコン基板８２、絶縁層８３及びシリコン層８４によってＳＯＩ基板（半導体基板）８１が構成されており、シリコン層８４上に図１或いは図１１と同様の構造が形成されている。なお、特に図示しないが、第３、第４及び第５の実施形態で示したような構造をＳＯＩ基板を用いて形成することも可能である。ＳＯＩ基板を用いた場合、デプレッション型のメモリセルトランジスタを構成してもよく、この場合にはシリコン層４４にソース及びドレイン用の不純物拡散層を形成しなくてもよい。ＳＯＩ基板を用いた場合にも、上述した各実施形態と同様の効果を得ることが可能である。
【００９２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態の第１の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図７】本発明の第１の実施形態の第２の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図８】本発明の第１の実施形態の第３の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図９】本発明の第１の実施形態の第４の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図１０】本発明の第１の実施形態の第５の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１７】本発明の第２の実施形態の第１の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図１８】本発明の第２の実施形態の第２の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２２】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２３】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２４】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２５】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２６】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２７】本発明の第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２８】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２９】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３０】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３１】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３２】本発明の第４の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。
【図３３】本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３４】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３５】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３６】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３７】本発明の実施形態に係り、ＳＯＩ基板を用いた場合の半導体装置の構成を模式的に示した断面図である。
【図３８】本発明の実施形態に係り、ＳＯＩ基板を用いた場合の半導体装置の構成を模式的に示した断面図である。
【符号の説明】
【００９４】
１１…半導体基板      １２…素子分離領域      １３…素子領域
１４…ソース領域      １５…ドレイン領域      １６…チャネル領域
２１…トンネル絶縁膜      ２２…電荷蓄積絶縁膜      ２３…ブロック絶縁膜
２４…制御ゲート電極      ２５…単位ゲート構造
３１…マスク膜      ３２…素子分離溝      ３５…補助絶縁膜
４１…マスク膜      ４２…側壁膜      ４３…溝
５１…マスク膜      ５２…側壁膜      ５３…凹部
６１…マスク膜      ６２…突出部      ６３…マスク膜
７１…マスク膜      ７２…突出部
８１…ＳＯＩ基板      ８２…シリコン基板
８３…絶縁層      ８４…シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009182211.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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