(57)【要約】【課題】レベルシフタ回路の出力端子に生ずるパルス性の不所望な電位変化を抑制する。【解決手段】レベルシフタ回路は、レベルシフト部（２０１）と、その出力信号を、イネーブル信号（ＩＥＮ）のアサートに呼応して外部出力するための出力部（２０２）とを含む。上記レベルシフト部（２０１）は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノード（ＩＴＸ）を含み、上記出力部（２０２）は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子（Ｑ１１，Ｑ１３）を含む。上記イネーブル信号がアサートされるタイミングよりも遅いタイミングで上記出力部の出力論理が確定されることで、パルス性の不所望な電位変化（ノイズ）を生じないようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフト可能なレベルシフト部と、
上記レベルシフト部の出力信号を、イネーブル信号のアサートに呼応して外部出力するための出力部と、を含むレベルシフタ回路であって、
上記レベルシフト部は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノードを含み、
上記出力部は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子を含むことを特徴とするレベルシフタ回路。
【請求項２】
上記レベルシフト部は、上記第２電源電圧系の高電位側電源に結合され、上記イネーブル信号のアサートに呼応して導通される第１トランジスタと、
上記第１トランジスタに結合された第２トランジスタと、
上記第２トランジスタに直列接続された第３トランジスタと、
上記第３トランジスタに直列接続された第４トランジスタと、
上記第４トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第５トランジスタと、
上記第１トランジスタに結合された第６トランジスタと、
上記第６トランジスタに直列接続された第７トランジスタと、
上記第７トランジスタに直列接続された第８トランジスタと、
上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第９トランジスタと、を含み、
上記第４トランジスタのゲート電極と上記第５トランジスタのゲート電極には、上記第１電源電圧系の第１信号が伝達され、
上記第８トランジスタのゲート電極と上記第９トランジスタのゲート電極には、上記第１信号とは相補レベルの第２信号が伝達され、
上記第４トランジスタと上記第５トランジスタとが直列接続されたノードの信号が上記第６トランジスタのゲート電極に伝達され、
上記第８トランジスタと上記第９トランジスタとが直列接続されたノードの信号が上記第２トランジスタのゲート電極に伝達され、
上記出力部は、第２電源電圧系の高電位側電源に結合された第１０トランジスタと、
上記第１０トランジスタに並列接続された第１１トランジスタと、
上記第１０トランジスタと上記第１１トランジスタとに結合された第１２トランジスタと、
上記第１２トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第１３トランジスタと、を含み、
上記第１０トランジスタのゲート電極と上記第１２トランジスタのゲート電極には、上記イネーブル信号が論理反転されて供給され、
上記第１１トランジスタのゲート電極と上記第１３トランジスタのゲート電極には、上記第４トランジスタと上記第５トランジスタとが直列接続されたノードの信号が伝達可能にされ、
上記出力ノードは、上記第４トランジスタと上記第５トランジスタとが直列接続されたノードとされ、
上記能動素子は、上記第１１トランジスタと上記第１３トランジスタとされる請求項１記載のレベルシフタ回路。
【請求項３】
イネーブル信号がアサートされた状態で、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフト可能なレベルシフタ回路であって、
上記第２電源電圧系の高電位側電源に接続された第１トランジスタと、
上記第１トランジスタに直列接続された第２トランジスタと、
上記第２トランジスタに直列接続された第３トランジスタと、
上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第４トランジスタと、
上記第４トランジスタに並列接続された第５トランジスタと、
上記第２電源電圧系の高電位側電源に接続された第６トランジスタと、
上記第６トランジスタに直列接続された第７トランジスタと、
上記第７トランジスタに直列接続された第８トランジスタと、
上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第９トランジスタと、を含み、
上記第３トランジスタのゲート電極と上記第４トランジスタのゲート電極には、上記第１電源電圧系の第１信号が伝達され、
上記第８トランジスタのゲート電極と上記第９トランジスタのゲート電極には、上記第１信号とは相補レベルの第２信号が伝達され、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの信号が上記第６トランジスタのゲート電極に伝達され、
上記第８トランジスタと上記第９トランジスタとが直列接続されたノードの信号が上記第１トランジスタのゲート電極に伝達され、
上記第２トランジスタ、第５トランジスタ、及び上記第７トランジスタは、上記イネーブル信号のアサートに呼応して導通可能にされ、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの論理に基づいて上記第２電源電圧系の信号出力が可能にされて成ることを特徴とするレベルシフタ回路。
【請求項４】
イネーブル信号がアサートされた状態で、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフト可能なレベルシフタ回路であって、
上記第２電源電圧系の高電位側電源に結合された第１トランジスタと、
上記第１トランジスタに結合された第２トランジスタと、
上記第２トランジスタに直列接続された第３トランジスタと、
上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第４トランジスタと、
上記第４トランジスタに並列接続された第５トランジスタと、
上記第１トランジスタに結合された第６トランジスタと、
上記第６トランジスタに直列接続された第７トランジスタと、
上記第７トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第８トランジスタと、を含み、
上記第３トランジスタのゲート電極と上記第４トランジスタのゲート電極には、上記第１電源電圧系の第１信号が伝達され、
上記第７トランジスタのゲート電極と上記第８トランジスタのゲート電極には、上記第１信号とは相補レベルの第２信号が伝達され、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの信号が上記第６トランジスタのゲート電極に伝達され、
上記第７トランジスタと上記第８トランジスタとが直列接続されたノードの信号が上記第２トランジスタのゲート電極に伝達され、
上記第１トランジスタ及び上記第５トランジスタは、上記イネーブル信号のアサートに呼応して導通可能にされ、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの論理に基づいて上記第２電源電圧系の信号出力が可能にされて成ることを特徴とするレベルシフタ回路。
【請求項５】
外部から供給された電源電圧を降圧することで内部電源電圧を形成可能な電源回路と、
上記内部電源電圧が供給されることで動作可能な内部論理回路と、
上記内部論理回路と外部との間で信号の入出力を可能とするＩ／Ｏ回路と、を含み、
上記Ｉ／Ｏ回路は、上記内部論理回路から出力された信号の外部出力を可能とする出力回路を含み、
上記出力回路は、請求項１乃至４の何れか１項記載のレベルシフタ回路を含んで成ることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフトするためのレベルシフタ回路、及びそれを含む半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、例えば低電圧電源側のロジック回路から高電圧電源側のロジック回路に信号を送るとき、それらを直接接続してしまうと低電圧電源側のハイレベル信号の到達電位は、高電圧電源側の電源電位より低いために不都合を生ずることがある。例えばＣＭＯＳロジック回路などでは信号の受け取り側である高電圧電源側のｐチャネル型ＭＯＳトランジスタが十分にオフせず、ロジック回路の動作はしても貫通電流が流れたり、ときにはロジック回路動作までもが不安定になる場合がある。そこで、電源電圧の異なるロジック回路を接続する場合には、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフトするためのレベルシフタ回路が設けられる。レベルシフタ回路について記載された文献の例として、特許文献１を挙げることができる。
【０００３】
【特許文献１】特開２００４−４８３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体集積回路の一例とされるマイクロコンピュータにおいては、外部から取り込まれた外部電源電圧ＶＣＣを降圧して内部電源電圧ＶＤＤを生成するための電源回路が設けられ、この電源回路で生成された内部電源電圧が、マイクロコンピュータ内の各種論理回路にそれらの動作用電源電圧として供給される。そしてそのようなマイクロコンピュータのＩ／Ｏ（インプット／アウトプット）回路には、内部電源電圧ＶＤＤ系の信号をそれとは異なる外部電源電圧ＶＣＣの信号にシフトするためのレベルシフタ回路が設けられ、このレベルシフタ回路を介して各種信号の外部出力が行われるようになっている。そのようなレベルシフタ回路においては、内部電源電圧ＶＤＤ系の電源遮断、若しくは電圧降下の際に、外部電源電圧ＶＣＣ系からの貫通電流を防止するため、イネーブル信号による動作制御が行われる。すなわち、レベルシフタ回路においては、イネーブル信号がアサートされている場合にのみ入力信号のレベルシフトが行われ、内部電源電圧ＶＤＤ系の電源遮断、若しくは電圧降下によりイネーブル信号がネゲートされた場合には、所定トランジスタがオフ状態とされることでＤＣパスの形成が回避される。そして、内部電源電圧ＶＤＤ系が復帰された場合には、再びイネーブル信号がアサートされることで、入力信号のレベルシフトが可能とされる。しかしながら、そのようなレベルシフタ回路の動作について本願発明者が検討したところ、イネーブル信号がネゲート状態からアサート状態に遷移される際に、レベルシフタ回路の出力端子にパルス性の不所望な電位変化（ノイズ）が現れ、それが上記マイクロコンピュータが適用されたシステムの誤動作を招来する虞のあることが見いだされた。
【０００５】
本発明の目的は、レベルシフタ回路の出力端子に生ずるパルス性の不所望な電位変化を抑制するための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【０００８】
すなわち、レベルシフタ回路は、レベルシフト部と、その出力信号を、イネーブル信号のアサートに呼応して外部出力するための出力部とを含む。上記レベルシフト部は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノードを含み、上記出力部は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子を含む。上記イネーブル信号がアサートされるタイミングよりも遅いタイミングで上記出力部の出力論理が確定されることで、パルス性の不所望な電位変化（ノイズ）を生じないようにする。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１０】
すなわち、レベルシフタ回路の出力端子に生ずるパルス性の不所望な電位変化を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明の代表的な実施の形態に係るレベルシフタ回路（３０）は、第１電源電圧（ＶＤＤ）系の信号をそれとは異なる第２電源電圧（ＶＣＣ）系の信号にシフト可能なレベルシフト部（２０１）と、上記レベルシフト部の出力信号を、イネーブル信号（ＩＥＮ）のアサートに呼応して外部出力するための出力部（２０２）とを含む。上記レベルシフト部（２０１）は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノード（ＩＴＸ）を含み、上記出力部（２０２）は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子（Ｑ１１，Ｑ１３）を含む。
【００１３】
上記の構成によれば、イネーブル信号がネゲート状態からアサート状態に遷移される際に、上記ノードの論理レベルは、上記イネーブル信号のアサートタイミングよりも遅れて確定する。しかしながら、そのようなノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子が設けられているため、上記イネーブル信号がアサートされるタイミングよりも遅いタイミングで上記出力部の出力論理が確定され、上記イネーブル信号の論理変化が出力部の出力側に伝達されない。それにより上記出力部の出力信号には、パルス性の不所望な電位変化（ノイズ）は生じない。
【００１４】
〔２〕上記レベルシフト部は次のように構成することができる。
【００１５】
上記第２電源電圧系の高電位側電源に結合され、上記イネーブル信号のアサートに呼応して導通される第１トランジスタ（Ｑ１）と、上記第１トランジスタに結合された第２トランジスタ（Ｑ２）とを設ける。上記第２トランジスタに直列接続された第３トランジスタ（Ｑ３）と、上記第３トランジスタに直列接続された第４トランジスタ（Ｑ４）とを設ける。上記第４トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第５トランジスタ（Ｑ５）と、上記第１トランジスタに結合された第６トランジスタ（Ｑ６）とを設ける。上記第６トランジスタに直列接続された第７トランジスタ（Ｑ７）と、上記第７トランジスタに直列接続された第８トランジスタ（Ｑ８）とを設ける。上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第９トランジスタ（Ｑ９）を設ける。上記第４トランジスタ（Ｑ４）のゲート電極と上記第５トランジスタ（Ｑ５）のゲート電極には、上記第１電源電圧系の第１信号（ＩＴ）が伝達される。上記第８トランジスタ（Ｑ８）のゲート電極と上記第９トランジスタ（Ｑ９）のゲート電極には、上記第１信号とは相補レベルの第２信号（ＩＢ）が伝達される。上記第４トランジスタ（Ｑ４）と上記第５トランジスタ（Ｑ５）とが直列接続されたノード（ＩＴＸ）の信号が上記第６トランジスタ（Ｑ６）のゲート電極に伝達される。上記第８トランジスタ（Ｑ８）と上記第９トランジスタ（Ｑ９）とが直列接続されたノードの信号が上記第２トランジスタ（Ｑ２）のゲート電極に伝達される。
【００１６】
上記出力部（２０２）は次のように構成することができる。
【００１７】
第２電源電圧系の高電位側電源に結合された第１０トランジスタと、上記第１０トランジスタに並列接続された第１１トランジスタ（Ｑ１１）とを設ける。上記第１０トランジスタと上記第１１トランジスタとに結合された第１２トランジスタ（Ｑ１２）と、上記第１２トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第１３トランジスタ（Ｑ１３）とを設ける。上記第１０トランジスタ（Ｑ１０）のゲート電極と上記第１２トランジスタ（Ｑ１２）のゲート電極には、上記イネーブル信号が論理反転されて供給される。上記第１１トランジスタ（Ｑ１１）のゲート電極と上記第１３トランジスタ（Ｑ１３）のゲート電極には、上記第４トランジスタ（Ｑ４）と上記第５トランジスタ（Ｑ５）とが直列接続されたノードの信号が伝達可能にされる。上記出力ノードは、上記第４トランジスタ（Ｑ４）と上記第５トランジスタ（Ｑ５）とが直列接続されたノードとされる。上記能動素子は、上記第１１トランジスタ（Ｑ１１）と上記第１３トランジスタ（Ｑ１３）とされる。
【００１８】
〔３〕別の観点によれば、上記レベルシフタ回路（３０）は次のように構成することができる。
【００１９】
上記第２電源電圧系の高電位側電源に接続された第１トランジスタ（Ｑ２１）と、上記第１トランジスタに直列接続された第２トランジスタ（Ｑ２２）とを設ける。上記第２トランジスタに直列接続された第３トランジスタ（Ｑ２３）と、上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第４トランジスタ（Ｑ２４）とを設ける。上記第４トランジスタに並列接続された第５トランジスタ（Ｑ２５）と、上記第２電源電圧系の高電位側電源に接続された第６トランジスタ（Ｑ２６）とを設ける。上記第６トランジスタに直列接続された第７トランジスタ（Ｑ２７）と、上記第７トランジスタに直列接続された第８トランジスタ（Ｑ２８）とを設ける。上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第９トランジスタ（Ｑ２９）を設ける。上記第３トランジスタ（Ｑ２３）のゲート電極と上記第４トランジスタ（Ｑ２４）のゲート電極には、上記第１電源電圧（ＶＤＤ）系の第１信号（ＩＴ）が伝達される。上記第８トランジスタ（Ｑ２８）のゲート電極と上記第９トランジスタ（Ｑ２９）のゲート電極には、上記第１信号とは相補レベルの第２信号（ＩＢ）が伝達される。上記第３トランジスタ（Ｑ２３）と上記第４トランジスタ（Ｑ２４）とが直列接続されたノードの信号が上記第６トランジスタ（Ｑ２６）のゲート電極に伝達される。上記第８トランジスタ（Ｑ２８）と上記第９トランジスタとが直列接続されたノードの信号が上記第１トランジスタのゲート電極に伝達される。上記第２トランジスタ、上記第５トランジスタ、及び上記第７トランジスタは、上記イネーブル信号のアサートに呼応して導通可能にされる。上記第３トランジスタ（Ｑ２３）と上記第４トランジスタ（Ｑ２４）とが直列接続されたノード（ＩＴＸ）の論理に基づいて上記第２電源電圧系の信号出力が可能にされる。
【００２０】
〔４〕さらに別の観点によれば、上記レベルシフタ回路（３０）は、上記第２電源電圧系の高電位側電源に結合された第１トランジスタ（Ｑ４１）と、上記第１トランジスタに結合された第２トランジスタ（Ｑ４２）とを設ける。上記第２トランジスタに直列接続された第３トランジスタ（Ｑ４３）と、上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第４トランジスタ（Ｑ４４）とを設ける。上記第４トランジスタに並列接続された第５トランジスタ（Ｑ４５）と、上記第１トランジスタに結合された第６トランジスタ（Ｑ４６）と、を設ける。上記第６トランジスタに直列接続された第７トランジスタ（Ｑ４７）と、上記第７トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第８トランジスタ（Ｑ４８）とを設ける。上記第３トランジスタ（Ｑ４３）のゲート電極と上記第４トランジスタ（Ｑ４４）のゲート電極には、上記第１電源電圧系の第１信号が伝達される。上記第７トランジスタ（Ｑ４７）のゲート電極と上記第８トランジスタ（Ｑ４８）のゲート電極には、上記第１信号とは相補レベルの第２信号が伝達される。上記第３トランジスタ（Ｑ４３）と上記第４トランジスタ（Ｑ４４）とが直列接続されたノードの信号が上記第６トランジスタ（Ｑ４６）のゲート電極に伝達される。上記第７トランジスタ（Ｑ４７）と上記第８トランジスタ（Ｑ４８）とが直列接続されたノードの信号が上記第２トランジスタ（Ｑ４２）のゲート電極に伝達される。上記第１トランジスタ（Ｑ４１）及び上記第５トランジスタ（Ｑ４５）は、上記イネーブル信号のアサートに呼応して導通可能にされる。上記第３トランジスタ（Ｑ２３）と上記第４トランジスタ（Ｑ２４）とが直列接続されたノード（ＩＴＸ）の論理に基づいて上記第２電源電圧系の信号出力が可能にされる。
【００２１】
〔５〕外部から供給された電源電圧を降圧することで内部電源電圧を形成可能な電源回路（１８）と、上記内部電源電圧が供給されることで動作可能な内部論理回路（１９〜２３）と、上記内部論理回路と外部との間で信号の入出力を可能とするＩ／Ｏ回路（１０）とを含んで半導体集積回路を形成することができる。このとき、上記Ｉ／Ｏ回路（１０）は、上記内部論理回路から出力された信号の外部出力を可能とする出力回路（３０）を含んで構成し、この出力回路（３０）には、上記〔１〕乃至〔４〕に記載されたレベルシフタ回路を用いることができる。
【００２２】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２３】
＜実施の形態１＞
図４には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータが示される。このマイクロコンピュータ（マイクロプロセッサ、データプロセッサ、あるいはデータ処理装置などと称されることもある）１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。マイクロコンピュータ１００の縁辺部にはＩ／Ｏ回路１０が設けられる。Ｉ／Ｏ回路１０は、外部電源電圧ＶＣＣが供給されるＶＣＣ領域１０Ａと、外部アナログ系電源電圧ＡＶＣＣが供給されるＡＶＣＣ領域１０Ｂとを含む。外部電源電圧ＶＣＣは、上記ＶＣＣ領域１０Ａを介して内部回路１１に伝達され、外部アナログ系電源電圧ＡＶＣＣは、上記ＡＶＣＣ領域１０Ｂを介して内部回路１１に伝達される。上記内部回路１１は、特に制限されないが、プログラムなどが格納されたフラッシュメモリ（ＦＬＡＳＨ）１２、デジタル信号をアナログ信号に変換するためのデジタル・アナログ・コンバータ（ＤＡＣ）１６、アナログ信号をデジタル信号に変換するためのアナログ・デジタル・コンバータ（ＡＤＣ）１７、外部電源電圧ＶＣＣを入力し内部回路１１における各部の動作用電源電圧（ＶＤＤ）を生成するための電源回路１８、及び内部電源電圧ＶＤＤが供給されるＶＤＤ領域１３を含んで成る。上記ＶＤＤ領域１３には、論理演算のための論理回路（ＬＯＧＩＣ）１９，２２、演算処理のためのプログラムを実行する中央処理装置（ＣＰＵ）２０、上記ＣＰＵ２０に対する割り込み要求を処理するためのコントローラ（ＣＴＬ）、及び上記ＣＰＵ２０による演算処理の作業領域などに使用されるランダム・アクセス・メモリ（ＲＡＭ）２３を含む。上記Ｉ／Ｏ回路１０は、外部との間で各種信号のやり取りを可能とする多数のＩ／Ｏセルを含む。一つのＩ／Ｏセルは、外部信号をマイクロコンピュータ１００内に取り込むための入力回路と、マイクロコンピュータ１００の内部信号の外部出力を可能とする出力回路とを含む。
【００２４】
図１には、一つのＩ／Ｏセルにおける出力回路の構成例が示される。
【００２５】
図１に示される出力回路３０は、バッファ３１，３６、インバータ３２，３３，３５、及びレベルシフタ回路３４を含む。レベルシフタ回路３４は、内部電源電圧（ＶＤＤ）系の信号をそれとは異なる外部電源電圧（ＶＣＣ）系の信号にシフトする機能を有する。特に制限されないが、ＶＤＤ＝１．５Ｖとされ、ＶＣＣ＝３．３Ｖとされ、低電位側電源（接地電位）ＶＳＳ＝０Ｖとされる。上記バッファ３１及び上記インバータ３２は、ＶＤＤ系３０Ａに属し、上記インバータ３３，３５、及びバッファ３６はＶＣＣ系３０Ｂに属する。入力信号ＩＮは、バッファ３１やインバータ３２を介してレベルシフタ回路３４に供給される。バッファ３１を介してそのままレベルシフタ回路３４に供給される信号はＩＢとされ、インバータ３２を介してレベルシフタ回路３４に供給される信号はＩＴとされる。また、レベルシフタ回路３４にはイネーブル信号ＩＥＮと、それがインバータ３３で論理反転された信号ＩＥが供給される。レベルシフタ回路３４の出力信号Ｚはインバータ３５で論理反転されてから後段のバッファを介して外部出力（ＯＵＴ）される。
【００２６】
図２には、上記レベルシフタ回路３４の構成例が示される。
【００２７】
レベルシフタ回路３４は、内部電源電圧系の信号をそれとは異なる外部電源電圧系の信号にシフト可能なレベルシフト部２０１と、上記レベルシフト部２０１の出力信号を、イネーブル信号ＩＥＮがアサートされることにより外部出力するための出力部２０２とを含む。イネーブル信号ＩＥＮは、マイクロコンピュータのリセット信号に基づいて形成される。マイクロコンピュータのリセット状態ではイネーブル信号ＩＥＮはハイ（Ｈ）レベルにネゲートされ、上記リセットが解除されることで、上記イネーブル信号がロー（Ｌ）レベルにアサートされる。
【００２８】
上記レベルシフト部２０１は次のように構成される。
【００２９】
外部電源電圧系の高電位側電源（ＶＣＣ）に結合され、上記イネーブル信号がアサートされることで導通されるｐチャネル型ＭＯＳトランジスタＱ１と、上記ｐチャネル型ＭＯＳトランジスタＱ１に結合されたｐチャネル型ＭＯＳトランジスタＱ２とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２に直列接続されたｐチャネル型ＭＯＳトランジスタＱ３と、上記ｐチャネル型ＭＯＳトランジスタＱ３に直列接続されたｐチャネル型ＭＯＳトランジスタＱ４とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４に直列接続されるとともに、外部電源電圧系の低電位側電源（ＶＳＳ）に接続されたｎチャネル型ＭＯＳトランジスタＱ５と、上記ｐチャネル型ＭＯＳトランジスタＱ１に結合されたｐチャネル型ＭＯＳトランジスタＱ６とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ６に直列接続されたｐチャネル型ＭＯＳトランジスタＱ７と、上記ｐチャネル型ＭＯＳトランジスタＱ７に直列接続されたｐチャネル型ＭＯＳトランジスタＱ８とが設けられる。そして、上記ｐチャネル型ＭＯＳトランジスタＱ８に直列接続されるとともに、上記外部電源電圧系の低電位側電源に接続されたｎチャネル型ＭＯＳトランジスタＱ９が設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ５のゲート電極には、上記内部電源電圧系の第１信号が伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ８のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ９のゲート電極には、上記第１信号とは相補レベルの第２信号が伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ４と上記ｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードの信号が上記ｐチャネル型ＭＯＳトランジスタＱ６のゲート電極に伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ８と上記ｎチャネル型ＭＯＳトランジスタＱ９とが直列接続されたノードの信号が上記ｐチャネル型ＭＯＳトランジスタＱ２のゲート電極に伝達される。
【００３０】
上記出力部２０２は、基本的には２入力のナンド論理を得るＮＡＮＤ回路とされ、以下のように構成される。
【００３１】
外部電源電圧系の高電位側電源（ＶＣＣ）が供給されるｐチャネル型ＭＯＳトランジスタＱ１０と、上記ｐチャネル型ＭＯＳトランジスタＱ１０に並列接続されたｐチャネル型ＭＯＳトランジスタＱ１１とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ１０と上記ｐチャネル型ＭＯＳトランジスタＱ１１とに結合されたｎチャネル型ＭＯＳトランジスタＱ１２と、上記ｎチャネル型ＭＯＳトランジスタＱ１２に直列接続されるとともに、上記外部電源電圧系の低電位側電源に結合されたｎチャネル型ＭＯＳトランジスタＱ１３とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ１０のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ１２のゲート電極には、上記イネーブル信号ＩＥＮが論理反転された信号ＩＥが供給される。上記ｐチャネル型ＭＯＳトランジスタＱ１１のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ１３のゲート電極には、上記ｐチャネル型ＭＯＳトランジスタＱ４と上記ｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードＩＴＸの信号が伝達可能にされる。これにより、出力部２０２では、上記イネーブル信号ＩＥＮが論理反転された信号ＩＥと、上記ノードＩＴＸの信号とのナンド論理が得られる。
【００３２】
ここで、本発明における出力ノードは、上記ｐチャネル型ＭＯＳトランジスタＱ４と上記ｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードとされる。また、本発明における能動素子は、上記ｐチャネル型ＭＯＳトランジスタＱ１１と上記ｎチャネル型ＭＯＳトランジスタＱ１３とされる。
【００３３】
図３には、図２に示される構成例における主要部の動作波形が示される。図３（Ａ）は、入力信号ＩＮがハイ（Ｈ）レベルの場合であり、図３（Ｂ）は入力信号ＩＮがロー（Ｌ）レベルの場合である。
【００３４】
内部電源電圧ＶＤＤ系の電源遮断、若しくは電圧降下の際に、外部電源電圧ＶＣＣ系からの貫通電流を防止するため、イネーブル信号ＩＥＮによる制御が行われる。例えば、イネーブル信号ＩＥＮがＨレベルにネゲートされ、信号ＩＥがＬレベルにアサートされることによって、ｐチャネル型ＭＯＳトランジスタＱ１，nチャネル型ＭＯＳトランジスタＱ１２がオフ状態にされ、ｐチャネル型ＭＯＳトランジスタＱ１０がオン状態にされるため、レベルシフタ回路３４におけるＤＣパスの形成が排除される。これにより、外部電源電圧ＶＣＣ系からの貫通電流が防止される。そして、内部電源電圧ＶＤＤ系が復帰された場合には、イネーブル信号ＩＥＮがＬレベルにアサートされる。入力信号ＩＮがＨレベルのとき、ＩＴがＬレベルとされ、ＩＢがＨレベルとされ、ノードＩＴＸがＨレベルとされ、出力信号ＺがＬレベルとされ、出力信号ＯＵＴがＨレベルとされる。入力信号ＩＮがＬレベルのとき、ＩＴがＨレベルとされ、ＩＢがＬレベルとされ、ノードＩＴＸがＬレベルとされ、出力信号ＺがＨレベルとされ、出力信号ＯＵＴがＬレベルとされる。
【００３５】
図７には、図２に示されるレベルシフタ回路の比較対象とされる構成例が示される。
【００３６】
図７において、出力部２０２は、ｐチャネル型ＭＯＳトランジスタＱ２０，Ｑ２１、ｎチャネル型ＭＯＳトランジスタＱ２２，Ｑ２３を含む。上記ｐチャネル型ＭＯＳトランジスタＱ２０，Ｑ２１は互いに直列接続され、上記ｎチャネル型ＭＯＳトランジスタＱ２２，Ｑ２３は互いに並列接続されることで、ＮＯＲ回路が形成される。そして、ｐチャネル型ＭＯＳトランジスタＱ２１のゲート電極と、ｎチャネル型ＭＯＳトランジスタＱ２２のゲート電極には、イネーブル信号ＩＥＮが供給され、ｐチャネル型ＭＯＳトランジスタＱ２０のゲート電極と、ｎチャネル型ＭＯＳトランジスタＱ２３のゲート電極には、ｐチャネル型ＭＯＳトランジスタＱ４とｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードＩＴＸの信号が伝達されるようになっている。
【００３７】
図８には、図７に示される構成例における主要部の動作波形が示される。図８（Ａ）は、入力信号ＩＮがハイ（Ｈ）レベルの場合であり、図８（Ｂ）は入力信号ＩＮがロー（Ｌ）レベルの場合である。
【００３８】
マイクロコンピュータ１００のリセット状態の際に、イネーブル信号ＩＥＮがネゲートされることによって、レベルシフタ回路におけるＤＣパスの形成が排除される。これにより、外部電源電圧ＶＣＣ系からの貫通電流が防止される。そして、内部電源電圧ＶＤＤ系が復帰された場合にはリセットが解除され、イネーブル信号ＩＥＮがアサートされる。しかしながら、リセット解除時において、入力信号ＩＮがＬレベルの場合には、図８（Ｂ）に示されるように、イネーブル信号ＩＥＮがＨレベルからＬレベルにアサートされるタイミングに比べて、ｐチャネル型ＭＯＳトランジスタＱ４とｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードＩＴＸの立ち上がりのほうが遅いため、レベルシフタ回路の出力端子には、上記イネーブル信号ＩＥＮの論理変化に起因するパルス性の不所望な電位変化（ノイズ）８０１が現れる。この電位変化８０１は、上記マイクロコンピュータ１００が適用されたシステムの誤動作を招来するおそれがある。
【００３９】
これに対して、図２に示される構成では、上記出力部２０２において、上記イネーブル信号ＩＥＮがアサートされた状態で、上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理を確定するためのｐチャネル型ＭＯＳトランジスタＱ１１、ｎチャネル型ＭＯＳトランジスタＱ１３が設けられているため、上記イネーブル信号ＩＥＮがアサートされるタイミングよりも遅いタイミングで出力部２０２の出力信号Ｚの論理が確定される。このため、イネーブル信号ＩＥＮの論理変化は、上記ノードＩＴＸのＬレベルによって出力信号Ｚに反映されずに済む。この結果、出力ＯＵＴには、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。
【００４０】
上記の例によれば、以下の作用効果を得ることができる。
【００４１】
（１）上記出力部２０２において、上記ノードＩＴＸの論理レベルは、上記イネーブル信号ＩＥＮのアサートタイミングよりも遅れて確定する。そのような上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理を確定するためのｐチャネル型ＭＯＳトランジスタＱ１１、ｎチャネル型ＭＯＳトランジスタＱ１３が設けられているため、上記イネーブル信号ＩＥＮがアサートされるタイミングよりも遅いタイミングで出力部２０２の出力信号Ｚの論理が確定される。この結果、図２に示される構成によれば、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。
【００４２】
（２）上記（１）の作用効果により、上記マイクロコンピュータ１００が適用されたシステムにおいては、上記不所望な電位変化（ノイズ）８０１に起因する誤動作を回避することができるので、上記システムの信頼性の向上を図ることができる。
【００４３】
＜実施の形態２＞
図５には上記レベルシフタ回路３４の別の構成例が示される。
【００４４】
レベルシフト部２０１は次のように構成される。
【００４５】
外部電源電圧系の高電位側電源（ＶＣＣ）に接続されたｐチャネル型ＭＯＳトランジスタＱ２１と、上記ｐチャネル型ＭＯＳトランジスタＱ２１に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２２が設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２２に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２３と、上記ｐチャネル型ＭＯＳトランジスタＱ２３に直列接続されるとともに、上記外部電源電圧系の低電位側電源に結合されたｎチャネル型ＭＯＳトランジスタＱ２４とが設けられる。上記ｎチャネル型ＭＯＳトランジスタＱ２４に並列接続されたｎチャネル型ＭＯＳトランジスタＱ２５と、上記外部電源電圧系の高電位側電源に接続されたｐチャネル型ＭＯＳトランジスタＱ２６とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２６に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２７と、上記ｐチャネル型ＭＯＳトランジスタＱ２７に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２８とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２８に直列接続されるとともに、上記外部電源電圧系の低電位側電源に結合されたｎチャネル型ＭＯＳトランジスタＱ２９が設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２３のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ２４のゲート電極には、入力信号ＩＴが伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ２８のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ２９のゲート電極には、入力信号ＩＢが伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ２３と上記ｎチャネル型ＭＯＳトランジスタＱ２４とが直列接続されたノードＩＴＸの信号が上記ｐチャネル型ＭＯＳトランジスタＱ２６のゲート電極に伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ２８と上記ｎチャネル型ＭＯＳトランジスタＱ２９とが直列接続されたノードＩＴＢの信号が上記ｐチャネル型ＭＯＳトランジスタＱ２１のゲート電極に伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ２２、上記ｎチャネル型ＭＯＳトランジスタＱ２５、及び上記ｐチャネル型ＭＯＳトランジスタＱ２７は、上記イネーブル信号がアサートされることで導通可能にされる。
【００４６】
出力部２０２は、上記外部電源電圧系の高電位側電源（ＶＣＣ）に結合されたｐチャネル型ＭＯＳトランジスタＱ３０と、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ３１とが互いに直列接続されて成るインバータとされる。このｐチャネル型ＭＯＳトランジスタＱ３０のゲート電極とｎチャネル型ＭＯＳトランジスタＱ３１のゲート電極には、ｐチャネル型ＭＯＳトランジスタＱ２３とｎチャネル型ＭＯＳトランジスタＱ２４とが直列接続されたノードＩＴＸの信号が伝達されるようになっている。
【００４７】
上記の構成において、上記ノードＩＴＸの論理レベルは、上記イネーブル信号ＩＥＮのアサートタイミングよりも遅れて確定する。そのような上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理が確定されるため、上記イネーブル信号ＩＥＮの論理変化が出力部２０２に伝達されないで済む。このため、図５に示される構成によれば、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。従って、図５に示される構成によれば、図２に示される構成の場合と同様の作用効果を得ることができる。また、図５に示される構成は、出力部２０２がインバータで良いため、図２に示される場合よりも構成素子が少なくなる。
【００４８】
＜実施の形態３＞
図６には上記レベルシフタ回路３４の別の構成例が示される。
【００４９】
レベルシフト部２０１は次のように構成される。
【００５０】
外部電源電圧系の高電位側電源（ＶＣＣ）に接続されたｐチャネル型ＭＯＳトランジスタＱ４１と、上記ｐチャネル型ＭＯＳトランジスタＱ４１に直列接続されたｐチャネル型ＭＯＳトランジスタＱ４２とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４２に直列接続されたｐチャネル型ＭＯＳトランジスタと、上記ｐチャネル型ＭＯＳトランジスタＱ４３に直列接続されるとともに、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ４４とが設けられる。上記ｎチャネル型ＭＯＳトランジスタＱ４４に並列接続されたｎチャネル型ＭＯＳトランジスタＱ４５と、上記外部電源電圧系の高電位側電源（ＶＣＣ）に接続されたｐチャネル型ＭＯＳトランジスタＱ４６とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４６に直列接続されたｐチャネル型ＭＯＳトランジスタＱ４７と、上記ｐチャネル型ＭＯＳトランジスタＱ４７に直列接続されるとともに、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ４８とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４３のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ４４のゲート電極には、上記入力信号ＩＴが伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ４７のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ４８のゲート電極には、入力信号ＩＢが伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ４３と上記第ｎチャネル型ＭＯＳトランジスタＱ４４とが直列接続されたノードＩＴＸの信号が上記ｐチャネル型ＭＯＳトランジスタＱ４６のゲート電極に伝達される。上記第ｐチャネル型ＭＯＳトランジスタＱ４７と上記ｎチャネル型ＭＯＳトランジスタＱ４８とが直列接続されたノードＩＴＢの信号が上記ｐチャンネル型ＭＯＳトランジスタＱ４２のゲート電極に伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ４１、上記ｎチャネル型ＭＯＳトランジスタＱ４５は、上記イネーブル信号ＩＥＮがアサートされることで導通可能にされる。
【００５１】
出力部２０２は、上記外部電源電圧系の高電位側電源（ＶＣＣ）に結合されたｐチャネル型ＭＯＳトランジスタＱ４９と、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ５０とが互いに直列接続されて成るインバータとされる。このｐチャネル型ＭＯＳトランジスタＱ４９のゲート電極とｎチャネル型ＭＯＳトランジスタＱ５０のゲート電極には、ｐチャネル型ＭＯＳトランジスタＱ４３とｎチャネル型ＭＯＳトランジスタＱ４４とが直列接続されたノードＩＴＸの信号が伝達されるようになっている。
【００５２】
上記の構成において、上記ノードＩＴＸの論理レベルは、上記イネーブル信号ＩＥＮのアサートタイミングよりも遅れて確定する。そのような上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理が確定されるため、上記イネーブル信号ＩＥＮの論理変化が出力部２０２に伝達されないで済む。このため、図６に示される構成によれば、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。従って、図６に示される構成によれば、図２や図５に示される構成の場合と同様の作用効果を得ることができる。また、図６に示される構成では、図５に示されるｐチャネル型ＭＯＳトランジスタＱ２２，Ｑ２７に相当するものが省略されているので、図５に示される構成に比べて構成素子数の低減を図ることができる。
【００５３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く提供することができる。
【００５５】
本発明は、少なくとも内部電源電圧系の信号をそれとは異なる外部電源電圧系の信号にシフト可能なレベルシフト部を含むことを条件に適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明にかかる半導体集積回路の一例とされるマイクロコンピュータに含まれるＩ／Ｏセルにおける出力回路の構成例ブロック図である。
【図２】図１に示される出力回路に含まれるレベルシフタ回路の構成例回路図である。
【図３】上記出力回路における主要部の動作タイミング図である。
【図４】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図５】上記出力回路に含まれるレベルシフタ回路の別の構成例回路図である。
【図６】上記出力回路に含まれるレベルシフタ回路の別の構成例回路図である。
【図７】上記レベルシフタ回路の比較対象を示す回路図である。
【図８】図７に示される構成を採用した場合における主要部の動作タイミング図である。
【符号の説明】
【００５７】
１０  Ｉ／Ｏ回路
１１  内部回路
１２  フラッシュメモリ
１３  ＶＤＤ領域
１６  ＤＡＣ
１７  ＡＤＣ
１８  電源回路
１９  論理回路
２０  ＣＰＵ
２１  コントローラ
２２  論理回路
２３  ＲＡＭ
３０  出力回路
３１，３６  バッファ
３２，３３，３５  インバータ
３４  レベルシフタ回路
１００  マイクロコンピュータ
２０１  レベルシフト部
２０２  出力部
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８，Ｑ１０，Ｑ１１，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２６，Ｑ２７，Ｑ２８，Ｑ３０，Ｑ４１，Ｑ４２，Ｑ４３，Ｑ４６，Ｑ４７，Ｑ４９  ｐチャネル型ＭＯＳトランジスタ
Ｑ５，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２４，Ｑ２５，Ｑ３１，Ｑ４４，Ｑ４５，Ｑ４８，Ｑ５０  ｎチャネル型ＭＯＳトランジスタ
【図１】
2009188496.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009188496.tif 000009
【図８】
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