(57)【要約】【課題】走査回路を含む画素アレイ部の周辺回路の回路規模の縮小化を図ることにより、表示パネルの狭額縁化に寄与できるようにする。【解決手段】書き込みトランジスタおよび第一，第二スイッチングトランジスタを駆動する３系統の走査信号、即ち書き込み走査信号ＷＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２の生成に１つのシフトレジスタ４１を兼用し、当該１つのシフトレジスタ４１とロジック回路４２の組み合わせによって第一走査回路４０Ａを構成し、当該走査回路４０Ａで３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２を生成するようにする。【選択図】図４
2009047746.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのソース電位を所定電位に初期化する第一スイッチングトランジスタと、前記駆動トランジスタのゲート電位を所定電位に初期化する第二スイッチングトランジスタとを含む画素が行列状に配置された画素アレイ部と、
１つのシフトレジスタとロジック回路の組み合わせからなり、前記画素アレイ部の各画素を行単位で走査しつつ、前記書き込みトランジスタを駆動する書き込み走査信号および前記第一，第二スイッチングトランジスタを駆動する第一，第二補正用走査信号を出力する走査回路と
を備えたことを特徴とする表示装置。
【請求項２】
前記シフトレジスタは、前記画素アレイ部の行数ｍよりも２つ多い段数だけ縦続接続された（ｍ＋２）個の単位回路からなり、
前記ロジック回路は、
前記シフトレジスタの各段の前記単位回路の入力パルスと出力パルスの反転パルスを２入力とする（ｍ＋２）個の第一ＡＮＤ回路と、
前記（ｍ＋２）個の第一ＡＮＤ回路の各出力パルスとイネーブルパルスを２入力とする（ｍ＋２）個の第二ＡＮＤ回路とを有し、
前記シフトレジスタの１段目からｍ段目に対応する前記第一ＡＮＤ回路の各出力パルスを前記第一補正用走査信号とし、前記シフトレジスタの１段目からｍ段目の前記単位回路の各入力パルスを前記第二補正用走査信号とし、前記シフトレジスタの３段目から（ｍ＋２）段目に対応する前記第二ＡＮＤ回路の各出力パルスを前記書き込み走査信号とする
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記シフトレジスタは、前記画素アレイ部の行数ｍと同じ多い段数だけ縦続接続されたｍ個の単位回路からなり、
前記ロジック回路は、
前記シフトレジスタの各段の前記単位回路の入力パルスと出力パルスの反転パルスを２入力とするｍ個の第一ＡＮＤ回路と、
前記シフトレジスタの最終段の前記単位回路の入力パルスと出力パルスを２入力とする第二ＡＮＤ回路と、
前記シフトレジスタの最終段の前記単位回路の入力パルスの反転パルスと出力パルスを２入力とする第三ＡＮＤ回路と、
前記（ｍ＋２）個の第一ＡＮＤ回路および前記第二，第三ＡＮＤ回路の各出力パルスとイネーブルパルスを２入力とする（ｍ＋２）個の第四ＡＮＤ回路とを有し、
前記シフトレジスタの各段に対応する前記ｍ個の第一ＡＮＤ回路の各出力パルスを前記第一補正用走査信号とし、前記シフトレジスタの各段の前記単位回路の各出力パルスを前記第二補正用走査信号とし、前記シフトレジスタの３段目からｍ段目および前記第二，第三ＡＮＤ回路に対応する前記第四ＡＮＤ回路の各出力パルスを前記書き込み走査信号とする
ことを特徴とする請求項１記載の表示装置。
【請求項４】
電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのソース電位を所定電位に初期化する第一スイッチングトランジスタと、前記駆動トランジスタのゲート電位を所定電位に初期化する第二スイッチングトランジスタとを含む画素が行列状に配置された画素アレイ部と、
１つのシフトレジスタとロジック回路の組み合わせからなり、前記画素アレイ部の各画素を行単位で走査しつつ、前記書き込みトランジスタを駆動する書き込み走査信号および前記第一，第二スイッチングトランジスタを駆動する第一，第二補正用走査信号を出力する走査回路と
を備えた表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に配置されてなる平面型（フラットパネル型）の表示装置および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子が１０Ｖ以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素ごとに当該液晶セルにて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかも液晶表示装置には必須なバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式を採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、一般的に、有機ＥＬ素子のＩ−Ｖ特性（電流−電圧特性）は、時間が経過すると劣化（いわゆる、経時劣化）することが知られている。有機ＥＬ素子を電流駆動するトランジスタ（以下、「駆動トランジスタ」と記述する）としてＮチャネル型のＴＦＴを用いた画素回路では、駆動トランジスタのソース側に有機ＥＬ素子が接続されることになるために、有機ＥＬ素子のＩ−Ｖ特性が経時劣化すると、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが変化し、その結果、有機ＥＬ素子の発光輝度も変化する。
【０００７】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機ＥＬ素子の動作点で決まる。そして、有機ＥＬ素子のＩ−Ｖ特性が劣化すると、駆動トランジスタと有機ＥＬ素子の動作点が変動してしまうために、駆動トランジスタのゲートに同じ電圧を印加したとしても駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Ｖｇｓが変化するために、当該駆動トランジスタに流れる電流値が変化する。その結果、有機ＥＬ素子に流れる電流値も変化するために、有機ＥＬ素子の発光輝度が変化することになる。
【０００８】
また、ポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化に加えて、駆動トランジスタの閾値電圧Ｖｔｈが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈが画素ごとに異なったりする（個々のトランジスタ特性にばらつきがある）。
【０００９】
駆動トランジスタの閾値電圧Ｖｔｈが画素ごとに異なると、画素ごとに駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに画素間で同じ電圧を印加しても、有機ＥＬ素子の発光輝度に画素間でばらつきが生じ、その結果、画面の一様性（ユニフォーミティ）が損なわれる。
【００１０】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能と、駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補正機能を画素回路の各々に持たせる構成を採っている（例えば、特許文献１参照）。
【００１１】
より具体的には、特許文献１記載の従来技術においては、映像信号を書き込む書き込みトランジスタ、当該書き込みトランジスタによって書き込まれた映像信号に応じて有機ＥＬ素子を駆動する駆動トランジスタおよび有機ＥＬ素子の発光期間／非発光期間を制御するスイッチングトランジスタに加えて、特性変動に対する補償と閾値電圧Ｖｔｈの変動に対する補正の各機能を実現するための２個のスイッチングトランジスタの計５個のトランジスタを用いて画素回路の各々を構成している。
【００１２】
このように、画素回路の各々に、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補正機能を持たせることにより、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈが経時変化したりしたとしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つことができる。
【００１３】
【特許文献１】特開２００５−３４５７２２号公報（特に、段落００４４〜００４８および図６参照）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１記載の従来技術においては、駆動トランジスタ以外の４個のトランジスタについては、画素行ごとに走査しつつ所定のタイミングで駆動する必要があるために、基本的に、４個のトランジスタの駆動に対応して４系統の走査回路が必要になる。これら４系統の走査回路は、画素が行列状に２次元配置されてなる画素アレイ部の周辺部に配置されることになる。
【００１５】
しかしながら、画素アレイ部の周辺部に４系統もの走査回路を配置するとなると、画素アレイ部の周辺回路の回路規模が膨大なものになるため、画素アレイ部の周辺部、即ち表示パネルの額縁の面積を大きく取らざるを得なくなる。これは、表示パネルの狭額縁化が求められている昨今の流れに逆行することになる。
【００１６】
一方、近年、あらゆるフラットパネル型表示装置において、より高精細な表示パネルの需要が高まっている。そして、高精細化に伴って多画素化が進むと、垂直方向の画素数の増加に対応して走査回路の段数も増え、それに応じて走査回路個々の回路規模も大きくなるため、表示パネルの額縁の面積がさらに大きくなってしまう。
【００１７】
そこで、本発明は、走査回路を含む画素アレイ部の周辺回路の回路規模の縮小化を図ることにより、表示パネルの狭額縁化に寄与できるようにした表示装置および電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明による表示装置は、電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのソース電位を所定電位に初期化する第一スイッチングトランジスタと、前記駆動トランジスタのゲート電位を所定電位に初期化する第二スイッチングトランジスタとを含む画素が行列状に配置された画素アレイ部と、１つのシフトレジスタとロジック回路の組み合わせからなり、前記画素アレイ部の各画素を行単位で走査しつつ、前記書き込みトランジスタを駆動する書き込み走査信号および前記第一，第二スイッチングトランジスタを駆動する第一，第二補正用走査信号を出力する走査回路とを備えた構成となっている。
【００１９】
上記構成の表示装置および当該表示装置を有する電子機器において、書き込みトランジスタおよび第一，第二スイッチングトランジスタを駆動する３系統の走査信号、即ち書き込み走査信号および第一，第二補正用走査信号の生成に１つのシフトレジスタを兼用し、当該１つのシフトレジスタとロジック回路の組み合わせによって走査回路を構成し、当該走査回路で３系統の走査信号を生成することで、３系統の走査信号個々に対して走査回路を用意しなくて済むため、画素アレイ部の周辺回路の回路規模をその機能を変えることなく縮小できる。
【発明の効果】
【００２０】
本発明によれば、３系統の走査信号の生成に１つのシフトレジスタを兼用し、当該１つのシフトレジスタとロジック回路の組み合わせによって走査回路を構成し、当該走査回路で３系統の走査信号を生成することにより、画素アレイ部の周辺回路の回路規模を縮小でき、その結果、表示パネルの狭額縁化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
［システム構成］
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子（有機電界発光素子）を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明する。
【００２３】
図１に示すように、本実施形態に係る有機ＥＬ表示装置１０は、画素２０が行列状（マトリクス状）に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置され、各画素２０を駆動する駆動部とを有する構成となっている。画素２０を駆動する駆動部としては、例えば、第一走査回路４０、第二走査回路５０および水平駆動回路６０が設けられている。
【００２４】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部３０には、ｍ行ｎ列の画素配列に対して、画素行ごとに走査線３１−１〜３１−ｍと駆動線３２−１〜３２−ｍと第一，第二補正用走査線３３−１〜３３−ｍ，３４−１〜３４−ｍがそれぞれ配線され、また画素列ごとに信号線（データ線）３５−１〜３５−ｎが配線されている。
【００２５】
画素アレイ部３０の各画素２０については、アモルファスシリコンＴＦＴ(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合は、第一走査回路４０、第二走査回路５０および水平駆動回路６０についても、画素アレイ部３０を形成する表示パネル（基板）上に実装することができる。
【００２６】
第一走査回路４０は、シフトレジスタ等によって構成され、画素アレイ部３０の各画素２０に映像信号を書き込むときに、走査線３１−１〜３１−ｍに対して順次書き込み走査信号ＷＳ１〜ＷＳｍを供給して画素２０を行単位で順番に走査（線順次走査）する。
【００２７】
第一走査回路４０はさらに、後述する補正動作を実行するときに、第一，第二補正用走査線３３−１〜３３−ｍ，３４−１〜３４−ｍに対して第一，第二補正用走査信号ＡＺ１１〜ＡＺ１ｍ，ＡＺ２１〜ＡＺ２ｍを適宜供給する。この第一走査回路４０の具体的な回路構成が本実施形態の特徴とする部分であり、その詳細については後述する。
【００２８】
第二走査回路５０は、シフトレジスタ等によって構成され、画素２０を発光駆動するときに、駆動線３２−１〜３２−ｍに対して順次発光駆動信号ＤＳ１〜ＤＳｍを供給する。
【００２９】
水平駆動回路６０は、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇ（以下、単に「信号電圧Ｖｓｉｇ」と記述する場合もある）を、第一走査回路４０による走査に同期して信号線３５−１〜３５−ｎに供給する。この水平駆動回路６０は、例えば、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００３０】
［画素回路］
図２は、画素（画素回路）２０の具体的な構成例を示す回路図である。
【００３１】
図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１を発光素子として有し、当該有機ＥＬ素子２１に加えて、駆動トランジスタ２２、書き込み（サンプリング）トランジスタ２３、スイッチングトランジスタ２４〜２６および保持容量２７を構成素子として有する画素構成、即ち５つのトランジスタ（Ｔｒ）と１つの容量素子（Ｃ）からなる５Ｔｒ／１Ｃの画素構成となっている。
【００３２】
かかる構成の画素２０においては、駆動トランジスタ２２、書き込みトランジスタ２３およびスイッチングトランジスタ２５，２６としてＮチャネル型のＴＦＴが用いられ、スイッチングトランジスタ２４としてＰチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ２２、書き込みトランジスタ２３およびスイッチングトランジスタ２４〜２６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３３】
有機ＥＬ素子２１は、カソード電極が第１の電源電位Ｖｃａｔ（ここでは、接地電位ＧＮＤ）に接続されている。駆動トランジスタ２２は、有機ＥＬ素子２１を電流駆動するための能動素子であり、ソース電極が有機ＥＬ素子２１のアノード電極に接続されてソースフォロア回路を形成している。
【００３４】
書き込みトランジスタ２３は、一方の電極（ソース電極／ドレイン電極）が信号線３５（３５−１〜３５−ｎ）に接続され、他方の電極（ドレイン電極／ソース電極）が駆動トランジスタ２２のゲート電極に接続され、ゲート電極が走査線３１（３１−１〜３１−ｍ）に接続されている。
【００３５】
スイッチングトランジスタ２４は、ソース電極が第２の電源電位Ｖｃｃｐ（ここでは、正の電源電位）に接続され、ドレイン電極が駆動トランジスタ２２のドレイン電極に接続され、ゲート電極が駆動線３２（３２−１〜３２−ｍ）に接続されている。
【００３６】
スイッチングトランジスタ２５は、ドレイン電極が駆動トランジスタ２２のソース電極と有機ＥＬ素子２１のアノード電極との接続ノードＮ１１に接続され、ソース電極が第３の電源電位Ｖｉｎｉ（ここでは、負の電源電位）に接続され、ゲート電極が第一補正用走査線３３（３３−１〜３３−ｍ）に接続されている。
【００３７】
スイッチングトランジスタ２６は、ドレイン電極が書き込みトランジスタ２３の他方の電極（駆動トランジスタ２２のゲート電極）に接続され、ソース電極が第４の電源電位Ｖｏｆｓに接続され、ゲート電極が第二補正用走査線３４（３４−１〜３４−ｍ）に接続されている。
【００３８】
保持容量２７は、一方の電極が駆動トランジスタ２２のゲート電極と書き込みトランジスタ２３のドレイン電極との接続ノードＮ１２に接続され、他方の電極が駆動トランジスタ２２のソース電極と有機ＥＬ素子２１のアノード電極との接続ノードＮ１１に接続されている。
【００３９】
上述した接続関係にて各構成素子が接続されてなる画素２０において、各構成素子は次のような作用をなす。
【００４０】
書き込みトランジスタ２３は、第一走査回路４０から走査線３１を介して与えられる書き込み走査信号ＷＳに応答して導通状態となることにより、信号線３５を通して供給される映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。書き込みトランジスタ２３によって書き込まれた信号電圧Ｖｓｉｇは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２７に保持される。
【００４１】
駆動トランジスタ２２は、スイッチングトランジスタ２４が導通状態にあるときに、第２の電源電位Ｖｃｃｐから電流の供給を受けて、保持容量２７に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給することによって当該有機ＥＬ素子２１を駆動する（電流駆動）。
【００４２】
駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。その結果、有機ＥＬ素子２１には、駆動トランジスタ２２から次式（１）で与えられる一定のドレイン−ソース間電流Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2   ……（１）
【００４３】
ここに、Ｖｔｈは駆動トランジスタ２２の閾値電圧、μは駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度（以下、単に「駆動トランジスタ２２の移動度」と記述する）、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはソース電位を基準としてゲートに印加されるゲート−ソース間電圧である。
【００４４】
スイッチングトランジスタ２４は、第二走査回路５０から駆動線３２を介して与えられる発光駆動信号ＤＳに応答して導通状態になることにより、電源電位Ｖｃｃｐから駆動トランジスタ２２に電流を供給する。すなわち、スイッチングトランジスタ２４は、駆動トランジスタ２２への電流の供給／停止の制御を行なうことにより、有機ＥＬ素子２１の発光期間／非発光期間を制御し、デューティ（Ｄｕｔｙ）駆動を行う。
【００４５】
スイッチングトランジスタ２５は、第一走査回路４０から第一補正用走査線３３を介して与えられる第一補正用走査信号ＡＺ１に応答して導通状態になることにより、書き込みトランジスタ２３による映像信号の信号電圧Ｖｓｉｇの書き込みに先立って、駆動トランジスタ２２のソース電位Ｖｓを第３の電源電位Ｖｉｎｉに初期化する。
【００４６】
スイッチングトランジスタ２６は、第一走査回路４０から第二補正用走査線３４を介して与えられる第二補正用走査信号ＡＺ２に応答して導通状態になることにより、書き込みトランジスタ２３による映像信号の信号電圧Ｖｓｉｇの書き込みに先立って、駆動トランジスタ２２のゲート電位Ｖｇを第４の電源電位Ｖｏｆｓに初期化する。ここで、第４の電源電位Ｖｏｆｓは、映像信号の基準となる電位（オフセット電位／基準電位）に設定されている。
【００４７】
ここで、画素２０の正常な動作を保証するための条件として、第３の電源電位Ｖｉｎｉは、第４の電源電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを差し引いた電位よりも低くなるように設定されている。すなわち、Ｖｉｎｉ＜Ｖｏｆｓ−Ｖｔｈのレベル関係となっている。
【００４８】
また、有機ＥＬ素子２１のカソード電位Ｖｃａｔ（ここでは、接地電位ＧＮＤ）に有機ＥＬ素子２１の閾値電圧Ｖｔｈｅｌを加えたレベルは、第４の電源電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを差し引いたレベルよりも高くなるように設定されている。すなわち、Ｖｃａｔ＋Ｖｔｈｅｌ＞Ｖｏｆｓ−Ｖｔｈ（＞Ｖｉｎｉ）のレベル関係となっている。
【００４９】
保持容量２７は、書き込みトランジスタ２３によって書き込まれた映像信号の信号電圧Ｖｓｉｇを保持するとともに、表示期間に亘って駆動トランジスタ２２のゲート−ソース間の電位差を保持する。
【００５０】
［画素構造］
図３は、画素２０の断面構造の一例を示す断面図である。図３に示すように、画素２０は、駆動トランジスタ２２、書き込みトランジスタ２３等の画素回路が形成されたガラス基板２０１上に絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４が順に形成され、当該ウインド絶縁膜２０４の凹部２０４Ａに有機ＥＬ素子２１が設けられた構成となっている。
【００５１】
有機ＥＬ素子２１は、上記ウインド絶縁膜２０４の凹部２０４Ａの底部に形成された金属等からなるアノード電極２０５と、当該アノード電極２０５上に形成された有機層（電子輸送層、発光層、ホール輸送層/ホール注入層）２０６と、当該有機層２０６上に全画素共通に形成された透明導電膜等からなるカソード電極２０７とから構成されている。
【００５２】
この有機ＥＬ素子２１において、有機層２０６は、アノード電極２０５上にホール輸送層/ホール注入層２０６１、発光層２０６２、電子輸送層２０６３および電子注入層（図示せず）が順次堆積されることによって形成される。そして、図２の駆動トランジスタ２２による電流駆動の下に、駆動トランジスタ２２からアノード電極２０５を通して有機層２０６に電流が流れることで、当該有機層２０６内の発光層２０６２において電子と正孔が再結合する際に発光するようになっている。
【００５３】
図３に示すように、画素回路が形成されたガラス基板２０１上に、絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４を介して有機ＥＬ素子２１が画素単位で形成された後は、パッシベーション膜２０８を介して封止基板２０９が接着剤２１０によって接合され、当該封止基板２０９によって有機ＥＬ素子２１が封止されることにより、表示パネルが形成される。
【００５４】
［第一走査回路］
続いて、本実施形態の特徴部分である第一走査回路４０の具体的な実施例について説明する。本実施形態に係る第一走査回路４０は、単一のスタート信号を基にして３系統の書き込み走査信号ＷＳ（ＷＳ１〜ＳＷｍ）および第一，第二補正用走査信号ＡＺ１（ＡＺ１１〜ＡＺ１ｍ），ＡＺ２（ＡＺ２１〜ＡＺ２ｍ）を生成することを特徴としている。
【００５５】
（実施例１）
図４は、実施例１に係る第一走査回路４０Ａの回路構成を示すブロック図である。図４に示すように、本実施例１に係る第一走査回路４０Ａは、シフトレジスタ４１とロジック回路４２とによって構成されている。
【００５６】
＜シフトレジスタ＞
シフトレジスタ４１は、ｘ段縦続接続された単位回路（シフト段／転送段）４１１−１〜４１１−ｘによって構成されている。ここで、シフトレジスタ回路４１の段数ｘについては、画素アレイ部３０の垂直方向の画素数をｍとするとき、ｘ＝ｍ＋２に設定されている。一例として、ｍ＝２４０の場合はｘ＝２４２となる。
【００５７】
シフトレジスタ４１は、初段の単位回路４１１−１にスタートパルス（スタート信号）ＡＺＳＴが入力されると、クロックＷＳＣＫ／ＡＺＣＫ（図５参照）に同期してシフト動作を行うことにより、各段の単位回路４１１−１〜４１１−ｘからシフトパルスを出力するとともに、当該シフトレジスタパルスを次段の単位回路４１１−２〜４１１−ｘに与える。
【００５８】
ここで、シフトレジスタ４１の各段の単位回路４１１−１〜４１１−ｘにおいて、各段の入力パルスをＡＺＡ、各段の出力パルスをＡＺＢとする。これにより、ある段ｉの単位回路４１１−ｉにおいては、前段ｉ−１の出力パルスＡＺＢｉ−１が自段ｉの入力パルスＡＺＡｉになり、自段ｉの出力パルスＡＺＢｉが後段ｉ＋１の入力パルスＡＺＡｉ＋１になる。
【００５９】
＜ロジック回路＞
ロジック回路４２は、シフトレジスタ４１の段数ｘに対応したｘ個の２入力ＡＮＤ回路４２１−１〜４２１−ｘ、ｘ個のインバータ４２２−１〜４２２−ｘおよびｘ個の２入力ＡＮＤ回路４２３−１〜４２３−ｘによって構成されている。
【００６０】
ＡＮＤ回路４２１−１〜４２１−ｘは各々、自段の単位回路４１１−１〜４１１−ｘの入力パルスＡＺＡを一方の入力とし、インバータ４２２−１〜４２２−ｘで極性反転された自段の単位回路４１１−１〜４１１−ｘの出力パルスＡＺＢを他方の入力として、これら２入力の論理積をとることによって第一補正用走査信号ＡＺ１として出力する。
【００６１】
ここで、画素アレイ部３０の行数（垂直方向の画素数）ｍに対して、シフトレジスタ４１の単位回路４１１−１〜４１１−ｘは（ｍ＋２）個設けられている。そして、単位回路４１１−１〜４１１−ｘ−２に対応するＡＮＤ回路４２１−１〜４２１−ｘ−２の各出力パルスが１行目〜ｍ行目（本例では、ｍ＝２４０）の各画素行の第一補正用走査信号ＡＺ１（１）〜ＡＺ１（２４０）として用いられる。
【００６２】
また、シフトレジスタ４１の単位回路４１１−１〜４１１−ｘ−２の各入力パルス（ＡＮＤ回路４２１−１〜４２１−ｘ−２の各一方の入力パルス）ＡＺＡはそのまま、１行目〜ｍ行目の各画素行の第二補正用走査信号ＡＺ２（１）〜ＡＺ２（２４０）として用いられる。
【００６３】
ＡＮＤ回路４２３−１〜４２３−ｘは各々、自段のＡＮＤ回路４２１−１〜４２１−ｘの各出力パルス（第一補正用走査信号ＡＺ１）を一方の入力とし、書き込みイネーブルパルスＷＳＥＮを他方の入力として、これら２入力の論理積をとることによって第二補正用走査信号ＡＺ２として出力する。
【００６４】
ここで、ＡＮＤ回路４２３−１〜４２３−ｘも画素アレイ部３０の行数ｍに対して（ｍ＋２）個設けられていることから、ＡＮＤ回路４２３−１〜４２３−ｘについては、ＡＮＤ回路４２３−３〜４２３−ｘの各出力パルスが１行目〜２４０行目の各画素行の書き込み走査信号ＷＳ（１）〜ＷＳ（２４０）として用いられる。
【００６５】
図５に、シフトレジスタ４１のシフト動作の基準となるクロックＷＳＣＫ／ＡＺＣＫ、書き込みイネーブルパルスＷＳＥＮ、各段の入力パルスＡＺＡと出力パルスＡＺＢ、第一補正用走査信号ＡＺ１および書き込み走査信号ＷＳのタイミング関係を示す。
【００６６】
上述したように、画素アレイ部３０の行数ｍに対して２段多いｘ（＝ｍ＋２）段のシフトレジスタ４１と、当該シフトレジスタ４１の段数ｘに対応した数のＡＮＤ回路４２１−１〜４２１−ｘ、インバータ４２２−１〜４２２−ｘおよびＡＮＤ回路４２３−１〜４２３−ｘからなるロジック回路４２によって第一走査回路４０Ａを構成し、当該第一走査回路４０Ａによって３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２を生成することにより、３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２個々に対して走査回路を用意しなくて済む。
【００６７】
これにより、３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２に対して３系統の走査回路を用意する場合に比べて、第一走査回路４０Ａを含む画素アレイ部３０の周辺回路の回路規模をその機能を変えることなく大幅に縮小できるために、画素アレイ部３０と共に、その駆動部として第一，第二走査回路４０，５０や水平駆動回路６０を搭載してなる表示パネルの周縁部（額縁）の面積の縮小化（表示パネルの狭額縁化）を図ることができる。
【００６８】
特に、近年、あらゆるフラットパネル型表示装置において、より高精細な表示パネルの需要が高まっており、それに伴って多画素化が進み、垂直方向の画素数の増加に対応して走査回路の段数が増えたとしても、３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２を生成する走査回路個々の回路規模が増大するのに比べて、回路規模の増大が走査回路１分で済むために、表示パネルの狭額縁化を図る上で有利である。
【００６９】
（実施例２）
図６は、実施例２に係る第一走査回路４０Ｂの回路構成を示すブロック図である。図６に示すように、本実施例２に係る第一走査回路４０Ｂは、シフトレジスタ４３とロジック回路４４とによって構成されている。
【００７０】
＜シフトレジスタ＞
シフトレジスタ４３は、ｍ段縦続接続された単位回路（シフト段／転送段）４３１−１〜４３１−ｍによって構成されている。ここで、シフトレジスタ回路４３の段数ｍについては、画素アレイ部３０の垂直方向の画素数（行数）ｍに対応して設定されている。ここでは、一例として、ｍ＝２４０としている。
【００７１】
シフトレジスタ４３は、初段の単位回路４３１−１にスタートパルス（スタート信号）ＡＺＳＴが入力されると、クロックＷＳＣＫ／ＡＺＣＫ（図７参照）に同期してシフト動作を行うことにより、各段の単位回路４３１−１〜４３１−ｍからシフトパルスを出力するとともに、当該シフトレジスタパルスを次段の単位回路４３１−２〜４３１−ｍに与える。
【００７２】
ここで、シフトレジスタ４３の各段の単位回路４３１−１〜４３１−ｍにおいて、各段の入力パルスをＡＺＡ、各段の出力パルスをＡＺＢとする。これにより、ある段ｉの単位回路４３１−ｉにおいては、前段ｉ−１の出力パルスＡＺＢｉ−１が自段ｉの入力パルスＡＺＡｉになり、自段ｉの出力パルスＡＺＢｉが後段ｉ＋１の入力パルスＡＺＡｉ＋１になる。
【００７３】
＜ロジック回路＞
ロジック回路４４は、シフトレジスタ４３の段数ｍに対して、２個多い（ｍ＋２）個の２入力ＡＮＤ回路４４１−１〜４４１−ｍ＋２、１個多い（ｍ＋１）個のインバータ４４２−１〜４４２−ｍ＋１および２個多い（ｍ＋２）個の２入力ＡＮＤ回路４４３−１〜４４３−ｍ＋２によって構成されている。
【００７４】
ＡＮＤ回路４４１−１〜４４１−ｍは各々、自段の単位回路４３１−１〜４３１−ｍの入力パルスＡＺＡを一方の入力とし、インバータ４４２−１〜４４２−ｍで極性反転された自段の単位回路４３１−１〜４３１−ｍの出力パルスＡＺＢを他方の入力として、これら２入力の論理積をとる。そして、ＡＮＤ回路４４１−１〜４４１−ｍの各出力パルスが１行目〜ｍ行目（本例では、ｍ＝２４０）の各画素行の第一補正用走査信号ＡＺ１（１）〜ＡＺ１（２４０）として用いられる。
【００７５】
また、シフトレジスタ４３の単位回路４３１−１〜４３１−ｍの各出力パルスＡＺＢはそのまま、１行目〜ｍ行目の各画素行の第二補正用走査信号ＡＺ２（１）〜ＡＺ２（２４０）として用いられる。
【００７６】
残りの２つのＡＮＤ回路４４１−ｍ＋１，４４１−ｍ＋２のうち、ＡＮＤ回路４４１−ｍ＋１は、シフトレジスタ４３の最終段ｍの単位回路４３１−ｍの入力パルスＡＺＡと出力パルスＡＺＢを２入力とし、これら２入力の論理積をとる。ＡＮＤ回路４４１−ｍ＋２は、シフトレジスタ４３の最終段ｍの単位回路４３１−ｍの入力パルスＡＺＡのインバータ４４２−ｍ＋１による反転パルスと出力パルスＡＺＢを２入力とし、これら２入力の論理積をとる。
【００７７】
ＡＮＤ回路４４３−１〜４４３−ｍ＋２は各々、自段のＡＮＤ回路４４１−１〜４４１−ｍ＋２の各出力パルスを一方の入力とし、書き込みイネーブルパルスＷＳＥＮを他方の入力として、これら２入力の論理積をとる。そして、ＡＮＤ回路４４３−１〜４４３−ｍ＋２のうち、ＡＮＤ回路４４３−３〜４４３−ｍ＋２の各出力パルスが１行目〜２４０行目の各画素行の書き込み走査信号ＷＳ（１）〜ＷＳ（２４０）として用いられる。
【００７８】
図７に、シフトレジスタ４３のシフト動作の基準となるクロックＷＳＣＫ／ＡＺＣＫ、書き込みイネーブルパルスＷＳＥＮ、各段の入力パルスＡＺＡと出力パルスＡＺＢ、第一補正用走査信号ＡＺ１および書き込み走査信号ＷＳのタイミング関係を示す。
【００７９】
上述したように、シフトレジスタ４３とロジック回路４４によって第一走査回路４０Ｂを構成し、当該第一走査回路４０Ｂによって３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２を生成することにより、３系統の走査信号ＷＳ，ＡＺ１，ＡＺ２個々に対して走査回路を用意しなくて済むために、実施例１の場合と同様に、第一走査回路４０Ｂを含む画素アレイ部３０の周辺回路の回路規模をその機能を変えることなく縮小できることによって表示パネルの狭額縁化を図ることができる。
【００８０】
特に、本実施例２に係る第一走査回路４０Ｂでは、シフトレジスタ４３を画素アレイ部３０の垂直方向の画素数（行数）ｍと同じ段数で構成するとともに、実施例１のロジック回路４２に対してロジック回路４４の一部論理を変更し、シフトレジスタ４３の最終段ｍの単位回路４３１−ｍの入出力パルスＡＺＡ，ＡＺＢに基づいて３行分の書き込み走査信号ＷＳ（２３８）〜ＷＳ（２４０）を生成するようにしたことで、実施例１に係る第一走査回路４０Ａに比べてシフトレジスタ４３の段数を２段削減し、その分だけ回路規模の小さくできるために、表示パネルの狭額縁化を図る上で実施例１に係る第一走査回路４０Ａよりも有利である。
【００８１】
［基本的な回路動作の説明］
続いて、第一走査回路４０として例えば実施例１に係る第一走査回路４０Ａを用いた場合のアクティブマトリックス型有機ＥＬ表示装置１０の基本的な回路動作について、図８のタイミング波形図を用いて説明する。
【００８２】
図８には、ある画素行の各画素２０を駆動する際に、第一走査回路４０Ａから画素２０に与えられる第一，第二補正用走査信号ＡＺ１（ＡＺ１１〜ＡＺ１ｍ），ＡＺ２（ＡＺ２１〜ＡＺ２ｍ）および書き込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）、第二走査回路５０から画素２０に与えられる発光駆動信号ＤＳ（ＤＳ１〜ＤＳｍ）のタイミング関係、ならびに駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示している。
【００８３】
ここで、書き込みトランジスタ２３およびスイッチングトランジスタ２５，２６がＮチャネル型であるため、書き込み走査信号ＷＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２については、高レベル（本例では、電源電位Ｖｃｃｐ；以下、「“Ｈ”レベル」と記述する）の状態がアクティブ状態となり、低レベル（本例では、電源電位Ｖｃａｔ（ＧＮＤ）；以下、「“Ｌ”レベル」と記述する）の状態が非アクティブ状態となる。また、スイッチングトランジスタ２４がＰチャネル型であるため、発光駆動信号ＤＳについては、“Ｌ”レベルの状態がアクティブ状態となり、“Ｈ”レベルの状態が非アクティブ状態となる。
【００８４】
（閾値補正準備期間）
発光駆動信号ＤＳが“Ｈ”レベルとなる非アクティブ状態において、時刻ｔ１で第一，第二補正用走査信号ＡＺ１，ＡＺ２が“Ｌ”レベルから“Ｈ”レベルに遷移し、スイッチングトランジスタ２５，２６が導通状態になることにより、ソース電極にはスイッチングトランジスタ２６を介して電源電位Ｖｉｎｉが印加され、駆動トランジスタ２２のゲート電極にはスイッチングトランジスタ２５を介して電源電位（オフセット電位）Ｖｏｆｓが印加される。
【００８５】
これにより、駆動トランジスタ２２のソース電位Ｖｓが電源電位Ｖｉｎｉに、ゲート電位Ｖｇが電源電位Ｖｏｆｓにそれぞれ初期化される。このとき、先述したように、Ｖｉｎｉ＜Ｖｃａｔ＋Ｖｔｈｅｌのレベル関係にあるために、有機ＥＬ素子２１は逆バイアス状態となる。したがって、有機ＥＬ素子２１には電流が流れず、非発光状態にある。また、このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｉｎｉという値をとり、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈのレベル関係を満たしている。
【００８６】
（閾値補正期間）
次に、時刻ｔ２で第一補正用走査信号ＡＺ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、スイッチングトランジスタ２５が非導通状態になり、次いで、時刻ｔ３で発光駆動信号ＤＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、スイッチングトランジスタ２４が導通状態になることにより、駆動トランジスタ２２にはそのゲート−ソース間電圧Ｖｇｓに応じた電流が流れる。
【００８７】
このとき、駆動トランジスタ２２のソース電位Ｖｓよりも有機ＥＬ素子２１のカソード電位Ｖｃａｔが高く、有機ＥＬ素子２１が逆バイアス状態にある。したがって、駆動トランジスタ２２から流れる電流は、ノードＮ１１→保持容量２７→ノードＮ１２→スイッチングトランジスタ２６→電源電位Ｖｏｆｓの経路で流れる。その結果、当該電流に応じた電荷が保持容量２７に充電される。また、保持容量２７の充電に伴って駆動トランジスタ２２のソース電位Ｖｓが電源電位Ｖｉｎｉから時間の経過とともに徐々に上昇する。
【００８８】
そして、一定時間が経過し、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈと等しくなったところで、駆動トランジスタ２２がカットオフする。これにより、駆動トランジスタ２２に電流が流れなくなるために、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓ、即ち閾値電圧Ｖｔｈに相当する電圧が保持容量２７に保持される。
【００８９】
その後、時刻ｔ４で発光駆動信号ＤＳが“Ｌ”レベルから“Ｈ”レベルに遷移し、スイッチングトランジスタ２４が非導通状態になる。この時刻ｔ３から時刻ｔ４までの期間が駆動トランジスタ２２の閾値電圧Ｖｔｈを検出して保持容量２７に保持する期間である。ここでは、便宜上、この期間ｔ３−ｔ４を閾値補正期間と呼ぶこととする。その後、時刻ｔ５で第二補正用走査信号ＡＺ２が“Ｈ”レベルから“Ｌ”レベルに遷移し、スイッチングトランジスタ２６が非導通状態になる。
【００９０】
（信号書込期間）
続いて、時刻ｔ６で書き込み走査信号ＷＳが“Ｌ”レベルから“Ｈ”レベルに遷移し、書き込みトランジスタ２３が導通状態になることで、当該書き込みトランジスタ２３によって映像信号の信号電圧Ｖｓｉｇがサンプリングされ、画素内に書き込まれる。これにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇになる。この信号電圧Ｖｓｉｇは保持容量２７に保持される。
【００９１】
このとき、駆動トランジスタ２２のソース電位Ｖｓは、書き込みトランジスタ２３によるサンプリング時の駆動トランジスタ２２のゲート電位Ｖｇの振幅に対して、保持容量２７と有機ＥＬ素子２１の容量成分との容量カップリングによって上昇する。
【００９２】
ここで、保持容量２７の容量値をＣｃｓ、有機ＥＬ素子２１の容量成分分の容量値をＣｏｌｅｄ、駆動トランジスタ２２のゲート電位Ｖｇの上昇分をΔＶｇとすると、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶｓは、次式（２）で与えられる。
ΔＶｓ＝ΔＶｇ×｛Ｃｃｓ／（Ｃｏｌｅｄ＋Ｃｃｓ）｝          ……（２）
【００９３】
また、書き込みトランジスタ２３によるサンプリングによって書き込まれた信号電圧Ｖｓｉｇは、保持容量２７に保持されている閾値電圧Ｖｔｈに相当する電圧に足し込まれる形で当該保持容量２７に保持される。このとき、保持容量２７の保持電圧は、Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈとなる。ここで、理解を容易にするために、Ｖｏｆｓ＝０Ｖとすると、ゲート−ソース間電圧Ｖｇｓは、Ｖｓｉｇ＋Ｖｔｈとなる。
【００９４】
このように、保持容量２７にあらかじめ閾値電圧Ｖｔｈに相当する電圧を保持しておくことで、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきや経時変化を補正することが可能になる。すなわち、信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２７に保持した閾値電圧Ｖｔｈに相当する電圧と相殺される、換言すれば、閾値電圧Ｖｔｈの画素ごとのばらつきや経時変化の補正（閾値補正）が行われる。
【００９５】
この閾値電圧Ｖｔｈの補正動作により、画素ごとに閾値電圧Ｖｔｈにばらつきや経時変化があったとしても、駆動トランジスタ２２による有機ＥＬ素子２１の駆動に対する閾値電圧Ｖｔｈの影響をキャンセルすることができる。その結果、閾値電圧Ｖｔｈの画素ごとのばらつきや経時変化の影響を受けることなく、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００９６】
（移動度補正期間）
その後、書き込みトランジスタ２３が導通状態のまま、時刻ｔ７で発光駆動信号ＤＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、スイッチングトランジスタ２４が導通状態になることで、電源電位Ｖｃｃｐから駆動トランジスタ２２への電流供給が開始される。ここで、Ｖｏｆｓ−Ｖｔｈ＜Ｖｔｈｅｌと設定しておくことにより、有機ＥＬ素子２１が逆バイアス状態におかれる。
【００９７】
有機ＥＬ素子２１が逆バイアス状態にあることで、当該有機ＥＬ素子２１はダイオード特性ではなく単純な容量特性を示すようになる。したがって、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓは、保持容量２７の容量値Ｃｃｓと有機ＥＬ素子２１の容量成分の容量値Ｃｏｌｅｄとを合成した容量Ｃ（＝Ｃｃｓ＋Ｃｏｌｅｄ）に書き込まれていく。この書き込みにより、駆動トランジスタ２２のソース電位Ｖｓが上昇する。
【００９８】
駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶｓは、保持容量２７に保持されたゲート−ソース間電圧Ｖｇｓから差し引かれるように、換言すれば、保持容量２７の充電電荷を放電するように作用することになるので、負帰還をかけられたことになる。すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶｓは負帰還の帰還量となる。このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓは、Ｖｓｉｇ−ΔＶｓ＋Ｖｔｈとなる。
【００９９】
このように、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）を当該駆動トランジスタ２２のゲート入力（ゲート−ソース間の電位差）に負帰還することで、各画素２０における駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す、即ち駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正（移動度補正）することが可能になる。
【０１００】
図８において、書き込み走査信号ＷＳのアクティブ期間（“Ｈ”レベル期間）と発光駆動信号ＤＳのアクティブ期間（“Ｌ”レベル期間）とがオーバーラップする期間（ｔ７−ｔ８の期間）、即ち書き込みトランジスタ２３とスイッチングトランジスタ２４とが共に導通状態となるオーバーラップ期間が移動度補正期間となる。
【０１０１】
ここで、移動度μが相対的に高い駆動トランジスタと移動度μが相対的に低い駆動トランジスタとを考えた場合、この移動度補正期間に移動度μが高い駆動トランジスタは、移動度μが低い駆動トランジスタに対してソース電位Ｖｓが大きく上昇する。また、ソース電位Ｖｓが大きく上昇するほど、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが小さくなり、電流が流れにくくなる。
【０１０２】
つまり、移動度補正期間を調整することで、移動度μの違う駆動トランジスタ２２で同じドレイン・ソース間電流Ｉｄｓを流すことができる。この移動度補正期間で決めた駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓを保持容量２７で維持して、当該ゲート−ソース間電圧Ｖｇｓに応じた電流（ドレイン−ソース間電流Ｉｄｓ）を駆動トランジスタ２２が有機ＥＬ素子２１に流すことによって当該有機ＥＬ素子２１が発光する。
【０１０３】
（発光期間）
時刻ｔ８で書き込み走査信号ＷＳが“Ｌ”レベルになり、書き込みトランジスタ２３が非導通状態になることにより、移動度補正期間が終了し、発光期間に入る。この発光期間では、駆動トランジスタ２２のソース電位Ｖｓは、有機ＥＬ素子２１の駆動電圧まで上昇する。また、駆動トランジスタ２２のゲート電極が信号線３５（３５−１〜３５−ｎ）から切り離されてフローティング状態にあるために、保持容量２７によるブートストラップ動作により、ソース電位Ｖｓの上昇によってゲート電位Ｖｇもソース電位Ｖｓに連動して上昇する。
【０１０４】
このとき、駆動トランジスタ２２のゲート電極の寄生容量をＣｇとすると、ゲート電位Ｖｇの上昇分ΔＶｇは次式（３）で表される。
ΔＶｇ＝ΔＶｓ×｛Ｃｃｓ／（Ｃｃｓ＋Ｃｇ）｝                ……（３）
その間、保持容量２７に保持されたゲート−ソース間電圧Ｖｇｓは、Ｖｓｉｇ−ΔＶｓ＋Ｖｔｈの値を維持する。
【０１０５】
そして、駆動トランジスタ２２のソース電位Ｖｓの上昇に伴って、有機ＥＬ素子２１の逆バイアス状態が解消され、順バイアス状態になると、駆動トランジスタ２２から有機ＥＬ素子２１に対して先述した式（１）で与えられる一定のドレイン−ソース間電流Ｉｄｓが供給されるために、有機ＥＬ素子２１は実際に発光を開始する。
【０１０６】
このときのドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの関係は、先述した式（１）のＶｇｓにＶｓｉｇ−ΔＶｓ＋Ｖｔｈを代入することで、次式（４）で与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）2 
＝ｋμ（Ｖｓｉｇ−ΔＶｓ）2                         ……（４）
上記の式（４）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。
【０１０７】
この式（４）から明らかなように、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しないことが分かる。基本的に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは、映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、有機ＥＬ素子２１は、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきや経時変化の影響を受けることなく、映像信号の信号電圧Ｖｓｉｇに応じた輝度で発光する。
【０１０８】
このように、映像信号の信号電圧Ｖｓｉｇが書き込まれる前に駆動トランジスタ２２の閾値電圧Ｖｔｈをあらかじめ保持容量２７に保持しておくことで、駆動トランジスタ２２の閾値電圧Ｖｔｈをキャンセル（補正）し、当該閾値電圧Ｖｔｈの画素ごとのばらつきや経時変化の影響を受けない一定のドレイン−ソース間電流Ｉｄｓを有機ＥＬ素子２１に流すことができるために、高画質の表示画像を得ることができる（駆動トランジスタ２２のＶｔｈ変動に対する補償機能）。
【０１０９】
また、上記の式（４）から明らかなように、映像信号の信号電圧Ｖｓｉｇは、ドレイン−ソース間電流Ｉｄｓの駆動トランジスタ２２のゲート入力への負帰還によって帰還量ΔＶｓで補正されている。この帰還量ΔＶｓは、式（４）の係数部に位置する移動度μの効果を打ち消すように作用する。
【０１１０】
したがって、ドレイン−ソース間電流Ｉｄｓは、実質的に、映像信号の信号電圧Ｖｓｉｇのみに依存することになる。すなわち、有機ＥＬ素子２１は、駆動トランジスタ２２の閾値電圧Ｖｔｈのみならず、駆動トランジスタ２２の移動度μの画素ごとのばらつきや経時変化の影響を受けることなく、信号電圧Ｖｓｉｇに応じた輝度で発光する。その結果、スジや輝度ムラのない均一な画質を得ることができる。
【０１１１】
このように、移動度補正期間（ｔ７−ｔ８）において、ドレイン−ソース間電流Ｉｄｓを駆動トランジスタ２２のゲート入力へ負帰還し、その帰還量ΔＶｓによって信号電圧Ｖｓｉｇを補正することで、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消し、信号電圧Ｖｓｉｇのみに依存するドレイン−ソース間電流Ｉｄｓを有機ＥＬ素子２１に流すことができるため、駆動トランジスタ２２の移動度μの画素ごとのばらつきや経時変化に起因するスジや輝度ムラのない均一な画質の表示画像を得ることができる（駆動トランジスタ２２の移動度μに対する補償機能）。
【０１１２】
ここで、電流駆動型の電気光学素子である有機ＥＬ素子２１を含む画素２０が行列状に配置されてなる有機ＥＬ表示装置１０においては、有機ＥＬ素子２１の発光時間が長くなると、当該有機ＥＬ素子２１のＩ−Ｖ特性が変化してしまう。それがために、有機ＥＬ素子２１のアノード電極と駆動トランジスタ２２のソース電極との接続ノードＮ１１の電位も変化する。
【０１１３】
これに対して、上記構成のアクティブマトリクス型有機ＥＬ表示装置１０では、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが一定値に保たれているために、有機ＥＬ素子２１に流れる電流は変化しない。したがって、有機ＥＬ素子２１のＩ−Ｖ特性が劣化したとしても、一定のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ続けるために、有機ＥＬ素子２１の発光輝度の変化を抑制することができる（有機ＥＬ素子２１の特性変動に対する補償機能）。
【０１１４】
上述した一連の回路動作は、第一走査回路４０として実施例１に係る第一走査回路４０Ａを用いた場合の回路動作であるが、第一走査回路４０として実施例２に係る第一走査回路４０Ｂを用いた場合にも、基本的に同様の回路動作が行われる。
【０１１５】
図９に、第一走査回路４０として実施例２に係る第一走査回路４０Ｂを用いた場合の有機ＥＬ表示装置１０の回路動作時の第一，第二補正用走査信号ＡＺ１，ＡＺ２、書き込み走査信号ＷＳおよび発光駆動信号ＤＳのタイミング関係、ならびに駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示す。
【０１１６】
実施例１に係る第一走査回路４０Ａの場合は、図５のタイミング波形図から明らかなように、第一，第二補正用走査信号ＡＺ１，ＡＺ２（ＡＺＡ）が同じタイミングでアクティブ状態になり、第一補正用走査信号ＡＺ１が１Ｈ（Ｈは水平期間）期間アクティブ状態になり、第二補正用走査信号ＡＺ２が２Ｈ期間アクティブ状態になる。
【０１１７】
これに対して、実施例２に係る第一走査回路４０Ｂの場合は、図７のタイミング波形図から明らかなように、第一補正用走査信号ＡＺ１が先に１Ｈ期間アクティブ状態になり、第一補正用走査信号ＡＺ１が非アクティブ状態になるタイミングから２Ｈ期間第二補正用走査信号ＡＺ２（ＡＺＢ）がアクティブ状態になる。
【０１１８】
すなわち、実施例１に係る第一走査回路４０Ａの場合には、駆動トランジスタ２２のソース電位Ｖｓおよびゲート電位Ｖｇの初期化動作が同時に行われるのに対して、実施例２に係る第一走査回路４０Ｂの場合には、図９のタイミング波形図から明らかなように、先ず時刻ｔ０で駆動トランジスタ２２のソース電位Ｖｓの初期化動作が行われ、引き続いて時刻ｔ１で駆動トランジスタ２２のゲート電位Ｖｇの初期化動作が行われることになる。
【０１１９】
したがって、第一走査回路４０として実施例２に係る第一走査回路４０Ｂを用いた場合には、駆動トランジスタ２２のソース電位Ｖｓおよびゲート電位Ｖｇの初期化動作のタイミングが、実施例１に係る第一走査回路４０Ａを用いた場合のタイミングと若干異なるものの、閾値補正期間以降の回路動作については同じように行われることになる。
【０１２０】
［変形例］
上記実施形態では、駆動トランジスタ２２および書き込みトランジスタ２３以外に、３つのスイッチングトランジスタ２４〜２６を有する５Ｔｒ構成の画素２０を有する有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、スイッチングトランジスタ２４を持たない４Ｔｒ構成の画素を有する有機ＥＬ表示装置にも同様に適用可能である。
【０１２１】
上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１２２】
［適用例］
以上説明した本発明による表示装置は、一例として、図１０〜図１４に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０１２３】
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、先述した実施形態の説明から明らかなように、本発明による表示装置は、表示パネルの狭額縁化を図ることができるために、各種の電子機器において、機器本体の小型化に寄与できる。
【０１２４】
なお、本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１２５】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１２６】
図１０は、本発明が適用されるテレビジョンセットの概観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０１２７】
図１１は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１２８】
図１２は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１２９】
図１３は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１３０】
図１４は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより作製される。
【図面の簡単な説明】
【０１３１】
【図１】本発明の一実施形態に係る有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な構成例を示す回路図である。
【図３】画素の断面構造の一例を示す断面図である。
【図４】実施例１に係る第一走査回路の回路構成を示すブロック図である。
【図５】実施例１に係る第一走査回路におけるクロックＷＳＣＫ／ＡＺＣＫ、書き込みイネーブルパルスＷＳＥＮ、各段の入力パルスＡＺＡと出力パルスＡＺＢ、第一補正用走査信号ＡＺ１および書き込み走査信号ＷＳのタイミング関係を示すタイミング波形図である。
【図６】実施例２に係る第一走査回路の回路構成を示すブロック図である。
【図７】実施例２に係る第一走査回路におけるクロックＷＳＣＫ／ＡＺＣＫ、書き込みイネーブルパルスＷＳＥＮ、各段の入力パルスＡＺＡと出力パルスＡＺＢ、第一補正用走査信号ＡＺ１および書き込み走査信号ＷＳのタイミング関係を示すタイミング波形図である。
【図８】第一走査回路４０として実施例１に係る第一走査回路４０Ａを用いた場合の有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図である。
【図９】第一走査回路４０として実施例２に係る第一走査回路４０Ｂを用いた場合の有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図である。
【図１０】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図１１】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１２】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１３】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図１４】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【符号の説明】
【０１３２】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書き込みトランジスタ、２４〜２６…スイッチングトランジスタ、２７…保持容量、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…駆動線、３３（３３−１〜３３−ｍ）…第一補正用走査線、３４（３４−１〜３４−ｍ）…第二補正用走査線、３５（３５−１〜３５−ｎ）…信号線（データ線）、４０，４０Ａ，４０Ｂ…第一走査回路、４１，４３…シフトレジスタ、４２，４４…ロジック回路、５０…第二走査回路、６０…水平駆動回路、ＷＳ（ＳＷ１〜ＳＷｍ）…書き込み走査信号、ＤＳ（ＤＳ１〜ＤＳｍ）…発光駆動信号、ＡＺ１（ＡＺ１１〜ＡＺ１ｍ）…第一補正用走査信号、ＡＺ２（ＡＺ２１〜ＡＺ２ｍ）…第二補正用走査信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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