(57)【要約】【課題】  ゲート長方向に対し水平に複数本のトレンチを形成することにより単位面積当たりのゲート幅を増大させる高駆動能力横型MOSにおいて、素子面積を増加させずに更に駆動能力を向上させる。【解決手段】  ゲート長方向に対し水平に複数本のトレンチ007を形成することによって単位面積当たりのゲート幅を増大させる高駆動能力横型MOSにおいて、図（(a)は平面図、(b)は鳥瞰図）に示すようにトレンチ凹凸部の全ての面が[100]になるようにトレンチパターンをレイアウトし、ゲート面を全て[100]にする。【選択図】  図1
2009049260.tif 000002
【特許請求の範囲】
【請求項１】
n型もしくはp型の半導体基板の表面から一定の深さに設けられた高抵抗p型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまでの複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極とを有する構造において、前記トレンチ凹凸部全の半導体表面が結晶面[100]となる半導体装置。
【請求項２】
前記トレンチは矩形であり、前記半導体基板は基板表面の面方位が[100]でＯＦの方位が[100]であり、前記トレンチは各辺がＯＦに対して平行あるいは垂直となるように配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチは矩形であり、前記半導体基板は基板表面の面方位が[100]でＯＦの方位が[110]であり、前記トレンチは各辺がＯＦに対して４５度の角度をなすように配置されたことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高駆動能力が要求される半導体装置に関する。
【背景技術】
【０００２】
時代とともに半導体装置は微細加工技術を駆使することにより、能力を下げずにより小さく作成できるようになった。高駆動能力を有する半導体素子においてもその流れは例外ではなく、微細加工技術を駆使することにより単位面積当たりのオン抵抗の低減が図られてきた。しかしながら、素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の素子が提案されており、現在主流な構造としては、高耐圧かつ高駆動能力を有するPower MOS FETを例にとると、トレンチゲートMOSがあげられる。トレンチゲートMOSは高耐圧かつ高駆動能力を有するDMOSの中でも最も集積度の高いものでる。しかしながら、トレンチゲートMOSは基板の深さ方向に電流を流す縦型MOS構造であり、素子単体としては非常に優れた性能を有しているが、ICとのオンチップ化には不利である。ICとのオンチップ化を考慮すると、やはり従来の横型MOS構造を選ばざるを得ない。耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献１参照）。図４に従来技術の概念図を示す。ここで、図４(a)は平面図、図４(b)は図４(a)の線分4B-4B'の断面図、図４(c)は図４(a)の線分4C-4C'に沿った断面図、図４(d)は(a)の線分4D-4D'に沿った断面図である。ここで図４(a)において図を見易くするためトレンチ外部のゲート電極003とゲート絶縁膜004は透明にしてある。太線はゲート電極003のエッジを示している。ゲート部をトレンチ構造にすることにより横型MOSの単位平面積当たりのゲート幅を拡げオン抵抗を低減する技術である。
【特許文献１】特許３４０５６８１号公報
【特許文献２】特開２００６−２９４６４５号公報
【特許文献３】特開２００６−４９８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記の構成には１つの問題点がある。通常MOSを作る際には、酸化膜質向上の為ウエハ表面にSi面[100]を使用し、結晶方位を示すオリエンテーションフラット（ＯＦ）はキャリア移動度の高い[110]を利用し、MOSのソース・ドレインをＯＦに対し垂直または平行に設置する。しかしながら、上記の構成において同ウエハを利用し、図１４(a)に示すように、トレンチをＯＦに対して垂直または水平に設置してしまうと、トレンチ側面に関して[110]のSi面が露出し、その面がゲート面になりゲート酸化膜質が劣化する。また、図１４(b)に示すように、トレンチ上部および底部のゲート面は基板表面と平行であるため[100]のSi面になり、トレンチ側面に対して別の結晶面がゲート面となる。一般的に、酸化膜の成長具合は結晶面によって差があるため、トレンチ側面のゲート酸化膜厚（図１４(c)のdV）とトレンチ底面および上面のゲート酸化膜厚（図１４(c)のdH）は厚さが異なる。作成時には薄い方のゲート酸化膜が所望の耐圧を持つようにゲート酸化膜を成長させるため、厚いゲート酸化膜領域の駆動能力が低下し、効率の良いデバイスを作成することができない。
【課題を解決するための手段】
【０００４】
n型もしくはp型半導体基板表面から一定の深さに設けられた高抵抗p型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまでの複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極とを有する構造において、前記トレンチ凹凸部全ての半導体表面が結晶面[100]となる半導体装置とした。
【発明の効果】
【０００５】
例えばトレンチ上面および底面が[100]でトレンチ側面が[110]のようなゲート面に複数の結晶面を利用するMOSに比べ、本発明のMOSはトレンチ凹凸全ての半導体表面を結晶面[100]としているため、ゲート酸化膜質が向上し、MOSの信頼性が向上するとともに、酸化膜を薄くすることができるため駆動能力が向上する。また、ゲート面を[100]結晶面しか用いないため、ゲート酸化膜厚の均一性が良く駆動能力が向上する。
【発明を実施するための最良の形態】
【０００６】
図１は本発明の代表的な実施例である。
【０００７】
ここで、図１(a)は平面図、図１(b)は(a)の鳥瞰図である。図１(a)において、図を見易くするためトレンチ外部のゲート電極003とゲート絶縁膜004は透明にしてある。太線はゲート電極003のエッジを示している。ここで、それぞれの図に面方位を表す軸を示している。このようにトレンチ上面、底面、側面に結晶面[100]を採用することにより、ゲート酸化膜質が向上すると共に、ゲート酸化膜厚の均一性向上が得られ、信頼性と駆動能力が向上する。
【０００８】
トレンチ上面、底面、側面に結晶面[100]を採用するための一つの方法は、図１５(a)に示すようにウエハ表面が[100]でＯＦが[110]ではなく[100]のウエハを用いればよい。二つめの方法は、図(b)に示すようにウエハ表面が[100]でＯＦが[110]のウエハに45°傾けてトレンチをパターニングすればよい。
【０００９】
また、図２(a)は図１(a)の線分2A-2A'の断面図、図２(b)は図１(a)の線分2B-2B'の断面図、図３(a)は図１(a)の線分3A-3A'の断面図、図３(b)は図１(a)の線分3B-3B'の断面図である。図４に示す従来例において、ゲート電極003がトレンチ部全体を覆っているが、図１から図３に示す本発明では、トレンチの両端付近がゲート電極003に覆われていない構造となっている。このような構造において、l3を大きくすることによって（l2が大きくなる）、ソース及びドレイン領域とチャネルの接触面積が大きくすることが可能となる。
【００１０】
次に、製造法について記す。図６は本発明の製造法の一例である。図６(a)に示すように、表面付近にウェル領域005を形成したn型もしくはp型高抵抗半導体基板006に多数本のトレンチを形成する。ここで、トレンチの深さをウェル領域005の深さより深くすると、基板にリーク電流が流れてしまうため安易にトレンチの深さを深くすることは出来ないが、ウェル領域005を作成する為のイオン注入を、図１０(a)に示すように前記トレンチ領域作成直後の多方向からの斜めイオン注入によって行うことにより、更にトレンチ深さを深くすることが可能となる。なぜなら、左右の斜めイオン注入017によってトレンチ側面とトレンチ上面にイオンが注入され、図示していない手前と奥からの斜めイオン注入によってトレンチ上面と底面にイオンが注入され、その後の熱拡散によって図１０(b)に示すようにトレンチ底部より深くなるように形成されるからである。この手法を用いることで、ウェル領域005を作成した後にトレンチ領域を作成する手法よりも確実にトレンチを深く形成することができ、単位面積あたりのゲート幅を増加させることが可能となる。
【００１１】
ただし、上記の方法でもトレンチ深さに限界はある。斜めイオン注入の角度θを変えずに単純にトレンチ深さを深くすると、図１１(a)に示すようにトレンチ底部領域のトレンチ側面にイオンが注入されない部分が生じ、熱拡散をしても図１１(b)に示すようにウェル領域005がトレンチ全体を囲まなくなる。一方、トレンチ底部領域のトレンチ側面にイオンが注入されるように斜めイオン注入角度θを小さくすると、図１２に示すようにトレンチ側面にイオンが十分に注入されず熱拡散後のウェルのイオン濃度プロファイルが一定でなくなる。
【００１２】
しかし、前記斜めイオン注入とエピタキシャル技術を組み合わせることで、トレンチ深さを上記限界以上に深くすることが可能となる。図１３(a)のように、半導体基板006の表面にウェルと同じ導電型となるようにイオン注入を施した領域016を形成する。その後図１３(b)のようにエピタキシャル成長により半導体膜を堆積させる。その後図１３(c)のようにトレンチ構造を作成し、図１３(d)のように多方向からによる斜めイオン注入を行う。エピタキシャル層と半導体基板間にイオン注入層が存在する為、熱拡散を施すことにより図１３(e)に示すようにトレンチ全体を囲むウェルを形成することが可能となる。この手法を用いれば、さらにトレンチ深さを深くすることが可能となり、更に単位面積あたりのゲート幅を増加させることが可能となる。
【００１３】
次に図６(b)に示すように、基板表面を酸化してゲート絶縁膜004とゲート電極膜003を順に形成し、チャネルとする領域上のゲート電極膜003のみを残し、その他のゲート電極膜003をエッチングする。このとき、図５に示すようなソース及びドレイン領域とチャネルの接触面積の縮小によってオン抵抗低減が阻害されない程度に長さl3のトレンチ両端上部のゲート電極003もエッチバックし、トレンチ内部に埋め込まれているゲート電極003がd2>0になるようにする。
【００１４】
次に、図６(c)に示すように、イオン注入および不純物拡散によりソース領域001及びドレイン領域002を作成する。仮にd1<d2となり、ソース領域001及びドレイン領域002とチャネル部が離れてしまう場合には、斜めイオン注入をすることによりソース及びドレイン領域を図７に示すように形成すればよい。ここで図７は図１(a)の線分2B-2B'の断面図である。最後に、図６(c)に示す構造表面にパッシベーション膜を形成し、ソース、ゲート、ドレイン部にコンタクトホールを作成し、それぞれの電極を取出し完成する。上記の実施例において、導電型を反転することによってp-ch型MOS構造も同様に作成することができることは言うまでも無く、ツインウェル手法を用いれば、１チップで高駆動能力を有するCMOS構造を作成することも、IC混載も容易に可能となる。以上が、本発明の基本構造及び基本製造法である。
【００１５】
ここからは、上記の基本構造の応用について述べる。
【００１６】
通常のプレーナ型MOSにおいて、耐圧向上のため、基本構造をベースとし、さまざまな構造が存在する。本発明に関しても同様に、基本構造（図1）をベースとし、図８に示すようDDD（Double Diffused Drain）構造のものや、図９に示すようなLDMOS (Lateral Double diffused MOS) 構造などの従来技術との併合が可能であるため、容易に耐圧向上が図れる。
【００１７】
また、図１に示す凸部007の幅を1000A程度にすることによって、MOSがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。
【００１８】
以上、本発明の実施形態を説明したが、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の基本構造を示す図。(a) 平面図。(b) 鳥瞰図。
【図２】図１(a)の断面図(a) 線分2A-2A'の断面図。(b) 線分2B-2B'の断面図。
【図３】図１(a)の断面図。(a) 線分3A-3A'の断面図。(b) 線分3B-3B'の断面図。
【図４】従来技術の実施例を示す図。(a) 平面図。(b) 図４(a)の線分4B-4B'の断面図。(c) 図４(a)の線分4C-4C'の断面図。(d) 図４(a)の線分4D4D'の断面図。
【図５】図４のソース領域001もしくはドレイン領域002の鳥瞰図。色の濃い部分はチャネルを表す。
【図６】本発明の製造工程を示した鳥瞰図。
【図７】d1<d2の場合の図１(a)の線分2B-2B'の断面図。
【図８】DDD構造を有する本発明の鳥瞰図。
【図９】LDMOS構造を有する本発明の鳥瞰図。
【図１０】トレンチ深さが比較的浅い場合の断面図。(a)多方向斜めイオン注入直後の断面図。(b)他方高斜めイオン注入後、イオンを熱拡散した断面図。
【図１１】トレンチ深さが深くイオン注入角度θが大きい場合の断面図。(a)多方向斜めイオン注入直後の断面図。(b)他方高斜めイオン注入後、イオンを熱拡散した断面図。
【図１２】トレンチ深さが深くイオン注入角度θが小さいイオン注入直後の断面図。
【図１３】エピタキシャル技術と斜めイオン注入法を用いたウェルの作成法。(a) 半導体基板表面にイオン注入を施した断面図。(b) 図１３(a)の基板表面にエピタキシャル成長によって半導体膜を形成した断面図。(c) 図１３(b)にトレンチ構造を形成した断面図。(d) 図１３(c)に多方向斜めイオン注入を施した断面図。(e) 図１３(d)に熱拡散を施した断面図。
【図１４】従来技術のトレンチレイアウトおよびそのトレンチ断面図。(a) ウエハの平面図。(b) 線分3A-3A'（3B-3B'）の断面図。(c) 同図(b)に熱酸化を施した図。
【図１５】本発明のトレンチレイアウト図。(a) ウエハ表面[100]、ＯＦ[100]を用いた場合。(b) ウエハ表面[100]、ＯＦ[110]を用いた場合。
【符号の説明】
【００２０】
001  ソース領域
002  ドレイン領域
003  ゲート電極
004  ゲート絶縁膜
005  ウェル領域
006  高抵抗半導体基板
007  凸部
008  凹部
009  高抵抗n型半導体領域
010  高抵抗n型半導体基板
016  ウェルと同じ導電型となるようイオン注入を施された領域
017  イオン注入の方向
018  エピタキシャル成長による半導体膜
019  電流
020  チャネル部と接している部分
021  トレンチパターン
022  ウエハ
【図１】
2009049260.tif 000003
【図２】
2009049260.tif 000004
【図３】
2009049260.tif 000005
【図４】
2009049260.tif 000006
【図５】
2009049260.tif 000007
【図６】
2009049260.tif 000008
【図７】
2009049260.tif 000009
【図８】
2009049260.tif 000010
【図９】
2009049260.tif 000011
【図１０】
2009049260.tif 000012
【図１１】
2009049260.tif 000013
【図１２】
2009049260.tif 000014
【図１３】
2009049260.tif 000015
【図１４】
2009049260.tif 000016
【図１５】
2009049260.tif 000017