(57)【要約】【課題】束配線を用いた場合でも集積度の低下やチップ面積の増加を起こさずにビア密度に対するデザインルール違反を回避できるようにすること。【解決手段】電源配線は、単一配線幅で異電位のＶＤＤ配線１１、ＶＳＳ配線１２が交互に配置された第１層電源束配線１０と、第１層電源束配線１０よりも上層に配設されるとともに、単一配線幅で異電位のＶＤＤ配線２１及びＶＳＳ配線２２が交互に配置された第２層電源束配線２０と、第１層電源束配線１０と第２層電源束配線２０が立体交差する領域に配設されるとともに、第１層電源束配線１０と第２層電源束配線２０における同電位の配線間（１１−２１間、１２−２２間）を電気的に接続する複数のビア４１、４２と、を有する。隣り合う第１層電源束配線１０間及び第２層電源束配線２０間には、信号配線を形成するための信号配線形成領域３０を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
単一配線幅で異電位の配線が交互に配置された束配線同士が立体交差する領域にて、各前記束配線における同電位の配線間がビアで電気的に接続された電源配線を備え、
同一層に配された隣り合う前記束配線間に信号配線を形成するための信号配線形成領域を有することを特徴とする半導体集積回路。
【請求項２】
前記束配線における前記配線の配線幅は、前記信号配線の配線幅と同じであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記束配線における前記配線の配線ピッチは、前記信号配線の配線ピッチと同じであることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記電源配線は、
単一配線幅で異電位の配線が交互に配置された複数の第１束配線と、
前記第１束配線よりも上層に配設されるとともに、単一配線幅で異電位の配線が交互に配線された複数の第２束配線と、
前記第１束配線と前記第２束配線が立体交差する領域に配設されるとともに、前記第１束配線と前記第２束配線における同電位の配線間を電気的に接続する複数のビアと、
を有し、
前記信号配線形成領域は、隣り合う前記第１束配線間及び前記第２束配線間に有することを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路。
【請求項５】
前記第１束配線においては、単一配線幅で異電位の第１配線及び第２配線が交互に配置され、
前記第２束配線においては、単一配線幅で異電位の第１配線及び第２配線が交互に配置され、
前記ビアは、
前記第１束配線の前記第１配線と前記第２束配線の前記第１配線との間を電気的に接続する複数の第１ビアと、
前記第１束配線の前記第２配線と前記第２束配線の前記第２配線との間を電気的に接続する複数の第２ビアと、
を有することを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、単一配線幅の配線を所定間隔をおいて配置した束配線を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路における配線は、所定のデザインルールに従って配線され、配線が多層配線構造の場合には、配線層間がビアを介して電気的に接続される。このような多層配線構造において、電源配線や接地配線は、電圧降下の影響を低減するために、信号配線と比べて幅の太い配線（太配線）を用いたり、信号配線と同程度の単一配線幅の配線を所定間隔をおいて平行に配置した束配線を用いることが一般的である。また、電源配線において異電位の２種類の電源配線（ＶＤＤ線、ＶＳＳ線）がある場合、交互に配置される（例えば、特許文献１参照、図３参照）。
【０００３】
【特許文献１】特開２００５−２５９９１３号公報
【特許文献２】特開２００３−１４１２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図３（Ａ）の太配線型の場合、配線間隔が大きいので、配線層間のビア１５０、１６９の密度に対するデザインルール違反はあまり問題とはならないが、図３（Ｂ）の束配線型の場合、束配線２１０、２２０、２３０、２３４における配線間隔が狭いので、配線層間のビア２５１、２６１の密度に対するデザインルール違反が起こりやすい。デザインルール違反を回避するためには配線２１１、２２１、２３１、２４１の幅や配線間隔を広げる必要があるが、そうすると集積度の低下やチップ面積の増加が起こる。
【０００５】
図３（Ｂ）の束配線型のように分割した配線の間隔が広がることによる面積的な損失を抑える技術として、互いに交差する位置関係にある配線を、配線交差部とそれ以外の部分との領域に分割し、それぞれの領域に対してスリットを挿入する半導体集積回路のレイアウト設計方法が開示されている（特許文献２参照）。ところが、この技術では、デザインルールに従うようにするためには、配線交差部の面積が大きくならざるをえない。配線交差部の面積が大きくなると、束配線間の信号配線を形成するための領域が小さくなり、信号配線の配線自由度が低下する。信号配線の配線自由度を確保しようとすると、集積度の低下やチップ面積の増加が起こるおそれがある。
【０００６】
本発明の主な課題は、束配線を用いた場合でも集積度の低下やチップ面積の増加を起こさずにビア密度に対するデザインルール違反を回避できるようにすることである。
【課題を解決するための手段】
【０００７】
本発明の一視点においては、半導体集積回路において、単一配線幅で異電位の配線が交互に配置された束配線同士が立体交差する領域にて、各前記束配線における同電位の配線間がビアで電気的に接続された電源配線を備え、同一層に配された隣り合う前記束配線間に信号配線を形成するための信号配線形成領域を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、電源配線として、単一配線幅で異電位の配線を交互に配置した束配線を用いることで、同電位の配線が交差する箇所が配線一本おきになるため、束配線を用いた場合でも集積度の低下やチップ面積の増加を起こさずにビア密度に対するデザインルール違反を回避できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態に係る半導体集積回路では、単一配線幅で異電位の配線（図１の１１、１２、２１、２２）が交互に配置された束配線（図１の１０、２０）同士が立体交差する領域（図１の４０）にて、各前記束配線（図１の１０、２０）における同電位の配線間（図１の１１−２１間、１２−２２間）がビア（図１の４１、４２）で電気的に接続された電源配線を備え、同一層に配された隣り合う前記束配線間（図１の１０−１０間、２０−２０間）に信号配線（図１の３１、３２）を形成するための信号配線形成領域（図１の３０）を有する。
【実施例１】
【００１０】
本発明の実施例１に係る半導体集積回路について図面を用いて説明する。図１は、本発明の実施例１に係る半導体集積回路の配線構造を模式的に示した（Ａ）部分平面図、及び（Ｂ）立体交差領域の拡大平面図である。図２は、本発明の実施例１に係る半導体集積回路の配線構造を模式的に示した（Ａ）Ｗ−Ｗ´間の断面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図、（Ｄ）Ｚ−Ｚ´間の断面図である。なお、図１、図２では、絶縁層を省略している。
【００１１】
図１を参照すると、半導体集積回路は、半導体基板上に形成された素子上に、絶縁層と配線層が交互に積層され、配線層間がビア接続された多層配線層を有する。多層配線層では、電源配線を有する。電源配線では、単一配線幅で異電位の配線１１、１２（２１、２２）を交互に配線した束配線１０（２０）を有する。束配線１０、２０が立体交差する立体交差領域４０では、同電位の配線１１、２１（１２、２２）間がビア４１（４２）で電気的に接続されている。同一層に配された隣り合う束配線１０（２０）の間に信号配線３１〜３３を形成するための信号配線領域３０を有する。
【００１２】
第１層電源束配線１０は、第１層にて、単一配線幅で異電位のＶＤＤ配線１１及びＶＳＳ配線１２が所定の間隔をおいて交互に平行に配置された束状の電源配線である。ＶＤＤ配線１１及びＶＳＳ配線１２を束状にすることで、電圧降下の影響を低減することができる。第１層電源束配線１０におけるＶＤＤ配線１１とＶＳＳ配線１２の間の間隔部分には、電源配線としてまとめる意味でも、信号配線が配線されない。
【００１３】
第２層電源束配線２０は、第１層よりも上層の第２層にて、単一配線幅で異電位のＶＤＤ配線２１及びＶＳＳ配線２２が交互に平行に配置された束状の電源配線である。異電位のＶＤＤ配線２１及びＶＳＳ配線２２を束状にすることで、電圧降下の影響を低減することができる。第２層電源束配線２０におけるＶＤＤ配線２１とＶＳＳ配線２２の間の間隔部分には、電源配線としてまとめる意味でも、信号配線が配線されない。
【００１４】
信号配線領域３０は、隣り合う第１層電源束配線１０間及び第２層電源束配線２０間に信号配線３１〜３３を形成するための領域である。第１層信号配線３１は、第１層電源束配線１０と同一層に配され、隣り合う第１層電源束配線１０間の所定の位置に配された信号配線である。第２層信号配線３２は、第２層電源束配線２０と同一層に配され、隣り合う第２層電源束配線２０間の所定の位置に配された信号配線である。第１層信号配線３１と第２層信号配線３２が立体交差する領域では、第１層信号配線３１と第２層信号配線３２とを電気的に接続する信号ビア３３が配されている。
【００１５】
立体交差領域４０は、第１層電源束配線１０と第２層電源束配線２０が立体交差する領域である。立体交差領域４０では、第１層電源束配線１０と第２層電源束配線２０の間にＶＤＤビア４１とＶＳＳビア４２を有する。ＶＤＤビア４１は、第１層電源束配線１０のＶＤＤ配線１１と第２層電源束配線２０のＶＤＤ配線２１間を電気的に接続するビアである。ＶＳＳビア４２は、第１層電源束配線１０のＶＳＳ配線１２と第２層電源束配線２０のＶＳＳ配線２２間を電気的に接続するビアである。なお、立体交差領域４０では、第１層電源束配線１０のＶＤＤ配線１１と第２層電源束配線２０のＶＳＳ配線２２間、及び、第１層電源束配線１０のＶＳＳ配線１２と第２層電源束配線２０のＶＤＤ配線２１間にビアが配設されないので、ビア密度に対するデザインルール違反を回避できる。
【００１６】
実施例１によれば、電源配線として単一配線幅で異電位の配線１１、１２（２１、２２）を交互に配置した束配線１０（２０）を用いることで、ビア密度に対するデザインルール違反を回避できる。その理由は、電源配線を、同電位の複数の配線を平行に配置した束配線のみで構成すると、配線が交差する箇所の全てにビアを打つことになるが（図３（Ｂ）参照）、実施例１のような構成することで同電位の配線が交差する箇所が配線一本おきになるため、デザインルール違反を回避できる。また、従来の束配線型（図３（Ｂ）参照）では束配線単位で１束おきにビア接続しているので２束ピッチ分のビア間隔が存在しているが、実施例１のような構成することで立体交差領域ごとに同電位の配線がビア接続され最大１束ピッチ分のビア間隔ですみ、電源の強化（電源電位の安定化）を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係る半導体集積回路の配線構造を模式的に示した（Ａ）部分平面図、及び（Ｂ）立体交差領域の拡大平面図である。
【図２】本発明の実施例１に係る半導体集積回路の配線構造を模式的に示した（Ａ）Ｗ−Ｗ´間の断面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図、（Ｄ）Ｚ−Ｚ´間の断面図である。
【図３】従来例に係る半導体集積回路の配線構造を模式的に示した（Ａ）太配線型の部分平面図、（Ｂ）束配線型の部分平面図である。
【符号の説明】
【００１８】
１０  第１層電源束配線（第１束配線）
１１  ＶＤＤ配線（第１電位配線）
１２  ＶＳＳ配線（第２電位配線）
２０  第２層電源束配線（第２束配線）
２１  ＶＤＤ配線（第１電位配線）
２２  ＶＳＳ配線（第２電位配線）
３０  信号配線領域
３１  第１層信号配線
３２  第２層信号配線
３３  信号ビア
４０  立体交差領域
４１  ＶＤＤビア（第１電位ビア）
４２  ＶＳＳビア（第２電位ビア）
１１０  第１層ＶＤＤ太配線
１２０  第１層ＶＳＳ太配線
１３０  第２層ＶＤＤ太配線
１４０  第２層ＶＳＳ太配線
１５０、１６０  ビア
２１０  第１層ＶＤＤ束配線
２１１  ＶＤＤ配線
２２０  第１層ＶＳＳ束配線
２２１  ＶＳＳ配線
２３０  第２層ＶＤＤ束配線
２３１  ＶＤＤ配線
２４０  第２層ＶＳＳ束配線
２４１  ＶＳＳ配線
２５０、２６０  ビア群
２５１、２６１  ビア
【図１】
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【図２】
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【図３】
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