(57)【要約】【課題】メモリセルトランジスタの制御ゲート層相互間及び選択トランジスタの制御ゲート層相互間の距離を十分に小さくして、メモリセルの高集積化を図る半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板の表面に平行な第１の方向でそれぞれ２個の電荷蓄積層１５とゲート層１９とが交互にかつ一列に配列されるように複数のメモリセルが配置され、選択トランジスタの拡散層２４が半導体基板の表面に平行で第１の方向と交差する第２の方向に延長されてソース線が構成され、メモリセルトランジスタの拡散層２２が半導体基板の表面に平行な第２の方向に延長されてビット線が構成され、メモリセルトランジスタの制御ゲート層１７は第１の方向で隣り合う２個の電荷蓄積層１５上にゲート間絶縁膜を介して形成されている。【選択図】    図２
2009117778.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と第１制御ゲート層からなる積層構造を有するメモリセルトランジスタと、第２制御ゲート層を有し前記メモリセルトランジスタに直列に接続されて前記メモリセルトランジスタを選択する選択トランジスとでメモリセルが構成され、半導体基板の表面に平行な第１の方向でそれぞれ２個の電荷蓄積層と第２制御ゲート層とが交互にかつ一列に配列されるように複数のメモリセルが配置されているメモリセルアレイと、
前記選択トランジスタのソース／ドレイン拡散層の一方が前記半導体基板の表面に平行で前記第１の方向と交差する第２の方向に延長されて構成されたソース線と、
前記メモリセルトランジスタのソース／ドレイン拡散層の一方が前記半導体基板の表面に平行な前記第２の方向に延長されて構成されたビット線とを具備し、
前記第１制御ゲート層は前記第１の方向で隣り合う２個の前記電荷蓄積層上にゲート間絶縁膜を介して形成されていることを特徴する半導体記憶装置。
【請求項２】
前記第１、第２制御ゲート層上に形成された層間絶縁膜と、
前記半導体基板の表面に平行な前記第１の方向に延長されるように前記層間絶縁膜上に形成された第１の部分と、この第１の部分から前記第１制御ゲート層の形成位置上に突出するように前記層間絶縁膜上に形成され前記層間絶縁膜中に形成された第１導電プラグを介して前記第１制御ゲート層と電気的に接続された第２の部分とを有する導電層からなるワード線と、
前記半導体基板の表面に平行な前記第１の方向に延長されるように前記層間絶縁膜上に形成された第１の部分と、この第１の部分から前記２個の第２制御ゲート層の形成位置上に突出するように前記層間絶縁膜上に形成され前記層間絶縁膜中に形成された第２導電プラグを介して前記２個の第２制御ゲート層と電気的に接続された第２の部分とを有する導電層からなる選択線と
をさらに具備することを特徴する請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線の前記第１の部分と前記選択線の前記第１の部分とは、前記電荷蓄積層と前記第２制御ゲート層との配列を間にして互いに異なる側に配置されていることを特徴する請求項２記載の半導体記憶装置。
【請求項４】
電荷蓄積層と第１制御ゲート層からなる積層構造を有するメモリセルトランジスタと、第２制御ゲート層を有し前記メモリセルトランジスタに直列に接続されて前記メモリセルトランジスタを選択する選択トランジスとでメモリセルが構成され、複数のメモリセルからなるメモリセルアレイが半導体基板上に形成される半導体記憶装置の製造方法であって、
前記半導体基板上にトンネル酸化膜を介して第１導電体層を形成し、
前記第１導電体層をパターニングして、前記半導体基板の表面に平行な第１の方向に周期的に配列されるように前記第１導電体層を残し、
前記第１導電体層をマスクに前記半導体基板内に不純物を導入して、前記半導体基板の表面に平行な前記第１の方向に周期的に配列されかつ前記半導体基板の表面に平行で前記第１の方向と交差する第２の方向に延長された複数列の拡散層を形成し、
前記複数列の拡散層上に絶縁膜を形成した後、全面にゲート間絶縁膜を堆積し、
前記ゲート間絶縁膜上に第２導電体層を形成し、
前記第２導電体層、ゲート間絶縁膜、及び第１導電体層からなる積層構造をパターニングして、前記半導体基板の表面に平行で前記第１の方向と交差する第２の方向に周期的に前記積層構造を残し、
前記第２の方向に周期的に残された前記積層構造のうちの前記第２導電体層及びゲート間絶縁膜をパターニングして、前記第１の方向で互いに隣り合う２箇所の第１導電体層上に第２導電体層及びゲート間絶縁膜を残し、この残された第２導電体層により前記メモリセルトランジスタの第１制御ゲート層を形成すると共にこの第１制御ゲート層の下部に位置する２箇所の第１導電体層により２個の電荷蓄積層を形成し、かつ前記第２導電体層及びゲート間絶縁膜が除去された位置に残されたそれぞれ２箇所の前記第１導電体層により前記選択トランジスタの２個の第２制御ゲート層を形成し、
前記複数列の拡散層のうち前記２個の第２制御ゲート層の相互間に位置する拡散層によりソース線を構成し、かつ前記複数列の拡散層のうち前記２個の電荷蓄積層の相互間に位置する拡散層によりビット線を構成することを特徴する半導体記憶装置の製造方法。
【請求項５】
前記第１制御ゲート層、電荷蓄積層、及び第２制御ゲート層を形成した後に全面に層間絶縁膜を形成し、
前記第１制御ゲート層と電気的に接続された第１導電プラグ、及び前記２個の電荷蓄積層と電気的に接続された第２導電プラグを前記層間絶縁膜内に形成し、
前記層間絶縁膜上に導電層を形成した後、この導電層をパターニングして、前記半導体基板の表面に平行な前記第１の方向に延長された第１の部分と、この第１の部分から前記第１制御ゲート層の形成位置上に突出するように形成され、前記第１導電プラグを介して前記第１制御ゲート層と電気的に接続された第２の部分を有するワード線、及び、前記半導体基板の表面に平行な前記第１の方向に延長された第１の部分と、この第１の部分から前記２個の第２制御ゲート層の形成位置上に突出するように形成され、前記第２導電プラグを介して前記２個の第２制御ゲート層と電気的に接続された第２の部分を有する選択線とを形成する
ことを特徴する請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルが不揮発性トランジスタからなるメモリセルトランジスタと選択トランジスタとで構成されたフラッシュＥＥＰＲＯＭを代表とする不揮発性メモリ及び不揮発性メモリ混載ロジック集積回路などの半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電荷蓄積層と制御ゲート層からなる積層構造の不揮発性トランジスタからなるメモリセルトランジスタと、メモリセルトランジスタの書き込み、読み出し、消去動作を行う際に特定のメモリセルトランジスタを選択する選択トランジスタとからメモリセルが構成された不揮発性メモリが知られている。この不揮発性メモリにおいて、メモリセルトランジスタのドレイン拡散層はビット線に接続され、選択トランジスタのソース拡散層はソース線に接続され、メモリセルトランジスタのソース拡散層と選択トランジスタのドレイン拡散層は共有されている。すなわち、各メモリセルは、ビット線とソース線との間にメモリセルトランジスタと選択トランジスタが直列に接続された構成を有する。
【０００３】
半導体基板上に複数のメモリセルを集積してメモリセルアレイを形成する場合、通常は、選択トランジスタ同士が互いに隣り合い、かつメモリセルトランジスタ同士が互いに隣り合うように複数のメモリセルが一列に配列して形成される。そして、互いに隣り合う２個のメモリセルで選択トランジスタのソース拡散層が共有され、互いに隣り合う２個のメモリセルでメモリセルトランジスタのドレイン拡散層が共有される。
【０００４】
ソース線は、互いに隣り合う２個のメモリセルで共有されている選択トランジスタのソース拡散層にコンタクトするコンタクト金属プラグに接続される金属配線により形成され、ビット線は、互いに隣り合う２個のメモリセルで共有されているメモリセルトランジスタのドレイン拡散層にコンタクトする金属プラグに接続される金属配線により形成されている。
【０００５】
ソース拡散層あるいはドレイン拡散層にコンタクトする金属プラグは、メモリセルトランジスタ及び選択トランジスタの制御ゲート層を形成した後に全面に層間絶縁膜を堆積し、層間絶縁膜に対してコンタクトホールを開口し、コンタクトホール内に金属を埋めることにより形成される。
【０００６】
しかし、最近の素子の微細化に伴って、メモリセルトランジスタの制御ゲート層相互間及び選択トランジスタの制御ゲート層相互間の距離が縮小されると、層間絶縁膜を堆積する際に、メモリセルトランジスタの制御ゲート層相互間及び選択トランジスタの制御ゲート層相互間を層間絶縁膜により十分に埋めることができず、埋め込み不良によるボイド（void）が発生する。
【０００７】
このため、従来では、メモリセルトランジスタの制御ゲート層相互間及び選択トランジスタの制御ゲート層相互間の距離を十分に小さくできず、メモリセルの高集積化が妨げられるという問題がある。
【０００８】
なお、特許文献１には、スタックゲートを有する不揮発性メモリにおいてビット線を拡散層により形成することが開示されている。特許文献２には、ＳＯＮＯＳ構造の半導体記憶装置においてビット線を拡散層により形成することが開示されている。さらに、特許文献３には、ＭＯＮＯＳ構造の半導体記憶装置においてビット線を拡散層により形成することが開示されている。
【特許文献１】特開２００７−１２７３９号公報
【特許文献２】特開２００４−１９３１７８号公報
【特許文献３】特開２００６−４１２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセルトランジスタと選択トランジスとから構成されるメモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、電荷蓄積層と第１制御ゲート層からなる積層構造を有するメモリセルトランジスタと、第２制御ゲート層を有し前記メモリセルトランジスタに直列に接続されて前記メモリセルトランジスタを選択する選択トランジスとでメモリセルが構成され、半導体基板の表面に平行な第１の方向でそれぞれ２個の電荷蓄積層と第２制御ゲート層とが交互にかつ一列に配列されるように複数のメモリセルが配置されているメモリセルアレイと、前記選択トランジスタのソース／ドレイン拡散層の一方が前記半導体基板の表面に平行で前記第１の方向と交差する第２の方向に延長されて構成されたソース線と、前記メモリセルトランジスタのソース／ドレイン拡散層の一方が前記半導体基板の表面に平行な前記第２の方向に延長されて構成されたビット線とを具備し、前記第１制御ゲート層は前記第１の方向で隣り合う２個の前記電荷蓄積層上にゲート間絶縁膜を介して形成されていることを特徴する。
【００１１】
本発明の半導体記憶装置の製造方法は、電荷蓄積層と第１制御ゲート層からなる積層構造を有するメモリセルトランジスタと、第２制御ゲート層を有し前記メモリセルトランジスタに直列に接続されて前記メモリセルトランジスタを選択する選択トランジスとでメモリセルが構成され、複数のメモリセルからなるメモリセルアレイが半導体基板上に形成される半導体記憶装置の製造方法であって、前記半導体基板上にトンネル酸化膜を介して第１導電体層を形成し、前記第１導電体層をパターニングして、前記半導体基板の表面に平行な第１の方向に周期的に配列されるように前記第１導電体層を残し、前記第１導電体層をマスクに前記半導体基板内に不純物を導入して、前記半導体基板の表面に平行な前記第１の方向に周期的に配列されかつ前記半導体基板の表面に平行で前記第１の方向と交差する第２の方向に延長された複数列の拡散層を形成し、前記複数列の拡散層上に絶縁膜を形成した後、全面にゲート間絶縁膜を堆積し、前記ゲート間絶縁膜上に第２導電体層を形成し、前記第２導電体層、ゲート間絶縁膜、及び第１導電体層からなる積層構造をパターニングして、前記半導体基板の表面に平行で前記第１の方向と交差する第２の方向に周期的に前記積層構造を残し、前記第２の方向に周期的に残された前記積層構造のうちの前記第２導電体層及びゲート間絶縁膜をパターニングして、前記第１の方向で互いに隣り合う２箇所の第１導電体層上に第２導電体層及びゲート間絶縁膜を残し、この残された第２導電体層により前記メモリセルトランジスタの第１制御ゲート層を形成すると共にこの第１制御ゲート層の下部に位置する２箇所の第１導電体層により２個の電荷蓄積層を形成し、かつ前記第２導電体層及びゲート間絶縁膜が除去された位置に残されたそれぞれ２箇所の前記第１導電体層により前記選択トランジスタの２個の第２制御ゲート層を形成し、前記複数列の拡散層のうち前記２個の第２制御ゲート層の相互間に位置する拡散層によりソース線を構成し、かつ前記複数列の拡散層のうち前記２個の電荷蓄積層の相互間に位置する拡散層によりビット線を構成することを特徴する。
【発明の効果】
【００１２】
本発明によれば、メモリセルトランジスタと選択トランジスとから構成されるメモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１４】
図１は、本実施形態のフラッシュＥＥＰＲＯＭのメモリセルアレイの等価回路図である。メモリセルアレイ内には多数のメモリセルが行列状に配列されている。本例では便宜上、４個のメモリセルＭＣ１〜ＭＣ４のみを示している。各メモリセルＭＣは、ビット線ＢＬとソース線ＳＬとの間に接続されており、それぞれ直列接続されたメモリセルトランジスタＣＴ及びメモリセルトランジスタＣＴを選択する選択トランジスタＳＴから構成されている。
【００１５】
メモリセルアレイの各行では、メモリセルトランジスタＣＴの制御ゲート電極がワード線ＷＬに共通に接続されており、選択トランジスタＳＴのゲート電極が選択線ＳＧＬに共通に接続されている。また、メモリセルアレイの各列では、それぞれ２個のメモリセルトランジスタＣＴと選択トランジスタＳＴとが交互に繰り返されるように複数のメモリセルが配置されており、隣り合う各２つのメモリセル毎に、メモリセルトランジスタＣＴのドレインがビット線ＢＬに共通に接続され、選択トランジスタＳＴのソースがソース線ＳＬに共通に接続されている。
【００１６】
図２は、図１に示すメモリセルアレイを半導体基板上に集積化する際の平面図であり、図３は図２中のＡ−Ａ´線に沿った素子構造を示す断面図、図４は図２中のＢ−Ｂ´線に沿った素子構造を示す断面図である。なお、図２中、破線で囲んだ領域は１個のメモリセルＭＣの形成領域を示している。
【００１７】
図２乃至図４において、シリコン（Ｓｉ）半導体基板上にはｐ型ウエル１１が形成されており、ｐ型ウエル１１上にはメモリセルトランジスタＣＴのゲート電極１２、選択トランジスタＳＴのゲート電極１３がそれぞれ複数形成されている。
【００１８】
メモリセルトランジスタＣＴのゲート電極１２は、ｐ型ウエル１１上にトンネル酸化膜となるシリコン酸化膜１４を介して形成された例えばポリシリコンからなる電荷蓄積層１５と、電荷蓄積層１５上に例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）等のゲート間絶縁膜１６を介して形成された例えばポリシリコンからなる制御ゲート層（第１制御ゲート層）１７と、制御ゲート層１７上に形成された例えばＣｏＳｉ2からなる金属シリサイド層１８を有する。
【００１９】
選択トランジスタＳＴのゲート電極１３は、ｐ型ウエル１１上にシリコン酸化膜１４を介して形成された例えばポリシリコンからなるゲート層（第２制御ゲート層）１９と、ゲート層１９上に形成された例えばＣｏＳｉ2からなる金属シリサイド層２０を有する。
【００２０】
メモリセルトランジスタＣＴの電荷蓄積層１５と選択トランジスタＳＴのゲート層１９はそれぞれ第１層目のポリシリコンを用いて形成され、メモリセルトランジスタＣＴの制御ゲート層１７は第２層目のポリシリコンを用いて形成されている。図２において、メモリセルトランジスタＣＴの電荷蓄積層１５及び選択トランジスタＳＴのゲート層１９については左下がりの斜線を施し、メモリセルトランジスタＣＴの制御ゲート層１７については右下がりの斜線を施している。
【００２１】
図２及び図４に示すように、半導体基板の表面に平行な第１の方向でそれぞれ２個の電荷蓄積層１５とゲート層１９とが交互にかつ一列に配列されている。メモリセルトランジスタＣＴの制御ゲート層１７は、ゲート間絶縁膜１６を介して、第１の方向で隣り合う２個の電荷蓄積層１５上に渡って連続するように形成されている。
【００２２】
図３に示すように、メモリセルトランジスタＣＴのゲート電極１２及び選択トランジスタＳＴのゲート電極１３の側壁のうち、半導体基板の表面に平行な第１の方向と直交する第２の方向の側壁にはそれぞれ、シリコン酸化膜からなるサイドウォールスペーサ２１が形成されている。
【００２３】
また、図２及び図４に示すように、半導体基板の表面に平行な第１の方向で隣り合う２個のメモリセルトランジスタＣＴのゲート電極１２相互間のｐ型ウエル１１の表面領域には、隣り合う２個のメモリセルトランジスタＣＴで共有されているｎ−型のドレイン拡散層２２が形成されている。同様に、半導体基板の表面に平行な第１の方向で隣り合うメモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間のｐ型ウエル１１の表面領域には、メモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているｎ−型のソース／ドレイン拡散層２３が形成されている。さらに、半導体基板の表面に平行な第１の方向で隣り合う異なるメモリセルの選択トランジスタＳＴのゲート電極１３相互間のｐ型ウエル１１の表面領域には、２個の選択トランジスタＳＴで共有されているｎ−型のソース／ドレイン拡散層２４が形成されている。上記ドレイン拡散層２２、ソース／ドレイン拡散層２３、及びソース／ドレイン拡散層２４上にはそれぞれ絶縁膜としてシリコン酸化膜２５が形成されている。
【００２４】
図４に示すように、メモリセルトランジスタＣＴの制御ゲート層１７は下部のゲート間絶縁膜１６と共に、上記ソース／ドレイン拡散層２３上の一部まで延長して形成されており、第１の方向における制御ゲート層１７の側壁上にもシリコン酸化膜からなるサイドウォールスペーサ２１が形成されている。そして、このサイドウォールスペーサ２１により、メモリセルトランジスタＣＴの制御ゲート層１７と選択トランジスタＳＴのゲート層１９とが第１の方向で分離されている。
【００２５】
上記ドレイン拡散層２２、ソース／ドレイン拡散層２３、及びソース／ドレイン拡散層２４はそれぞれ、図２に示すように、半導体基板の表面に平行な第２の方向に延長されている。ドレイン拡散層２２は図１中のビット線ＢＬを構成し、ソース／ドレイン拡散層２４は図１中のソース線ＳＬを構成している。
【００２６】
ゲート電極１２及び１３上には、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）またはＰＳＧ（Phospho-Silicate Glass）からなる第１の層間絶縁膜２６が堆積されている。この第１の層間絶縁膜２６には、メモリセルトランジスタＣＴの制御ゲート層１７の表面に通じるコンタクトホール２７及び隣り合う各２個の選択トランジスタＳＴのゲート層１９それぞれの表面に通じるコンタクトホール２８が開口されている。上記各コンタクトホール２７、２８内にはそれぞれ金属、例えばＷが埋め込まれてコンタクトプラグ２９、３０が形成されている。そして、第１の層間絶縁膜２６上には、コンタクトプラグ２９、３０に対してそれぞれ電気的に接続された金属、例えばＡｌからなる配線３１（３１ａ，３１ｂ）、３２（３２ａ，３２ｂ）が形成されている。
【００２７】
上記配線３１は、図２に示すように、半導体基板の表面に平行な第１の方向に延長されている第１の部分３１ａと、この第１の部分３１ａから制御ゲート層１７の形成位置上に突出するように形成されており第１の層間絶縁膜２６中に形成されたコンタクトプラグ２９を介して制御ゲート層１７と電気的に接続された第２の部分３１ｂとを有し、図２中のワード線ＷＬを構成している。同様に、上記配線３２は、図２に示すように、半導体基板の表面に平行な第１の方向に延長されている第１の部分３２ａと、この第１の部分３２ａから各２個のゲート層１９の形成位置上に突出するように形成されており第１の層間絶縁膜２６中に形成されたコンタクトプラグ３０を介して２個のゲート層１９と電気的に接続された第２の部分３２ｂとを有し、図２中のソース線ＳＬを構成している。
【００２８】
また、図２に示すように、ワード線ＷＬを構成する配線３１の第１の部分３１ａとソース線ＳＬを構成する配線３２の第１の部分３２ａとは、電荷蓄積層１５とゲート層１９との配列を間にして互いに異なる側に配置されている。
【００２９】
第１の層間絶縁膜２６上には、ＢＰＳＧまたはＰＳＧからなる第２の層間絶縁膜３３が堆積されている。図２に示すように、第２の層間絶縁膜３３上には、ビット線ＢＬを構成するドレイン拡散層２２、及びソース線ＳＬを構成するソース／ドレイン拡散層２４と平行するように、半導体基板の表面に平行な第２の方向に延長されている金属、例えばＡｌからなる配線３４及び３５が形成されている。配線３４は、メモリセルアレイ周辺で第２の層間絶縁膜３３に形成された複数のビア３６を介してドレイン拡散層２２(ビット線ＢＬ)と電気的に接続されており、配線３５は、メモリセルアレイ周辺で第２の層間絶縁膜３３に形成された複数のビア３７を介してソース／ドレイン拡散層２４（ソース線ＳＬ）と電気的に接続されている。上記両配線３４、３５は、ビット線ＢＬ及びソース線ＳＬの配線抵抗を低下させる機能を有する。
【００３０】
すなわち、図２乃至図４に示すようなメモリセルアレイを有するフラッシュＥＥＰＲＯＭは、電荷蓄積層１５と制御ゲート層（第１制御ゲート層）１７からなる積層構造を有するメモリセルトランジスタＣＴと、ゲート層（第２制御ゲート層）１９を有しメモリセルトランジスタＣＴに直列に接続されてメモリセルトランジスタＣＴを選択する選択トランジスＳＴとでメモリセルＭＣが構成され、半導体基板の表面に平行な第１の方向でそれぞれ２個の電荷蓄積層１５とゲート層１９とが交互にかつ一列に配列されるように複数のメモリセルが配置されているメモリセルアレイと、選択トランジスタＳＴのソース／ドレイン拡散層２４が半導体基板の表面に平行で第１の方向と交差する第２の方向に延長されて構成されたソース線ＳＬと、メモリセルトランジスタのソース／ドレイン拡散層２２が半導体基板の表面に平行な第２の方向に延長されて構成されたビット線ＢＬとを具備し、制御ゲート層１７は第１の方向で隣り合う２個の電荷蓄積層１５上にゲート間絶縁膜１６を介して形成されている。
【００３１】
本実施形態のフラッシュＥＥＰＲＯＭでは、ソース線ＳＬ及びビット線ＢＬは、半導体基板上のｐ型ウエル１１の表面領域に形成された拡散層を延長して形成されている。このため、従来のように、メモリセルアレイ内で、選択トランジスタあるいはメモリセルトランジスタの拡散層に通じるコンタクトホールを層間絶縁膜に形成する必要がない。従って、最近の素子の微細化に伴って、メモリセルトランジスタの制御ゲート層１７相互間及び選択トランジスタのゲート層１９相互間の距離が縮小されているとしても、層間絶縁膜を堆積する際に、メモリセルトランジスタの制御ゲート層１７相互間及び選択トランジスタのゲート層１９相互間を層間絶縁膜により十分に埋めることができ、埋め込み不良によるボイドの発生を抑制することができる。
【００３２】
この結果、本実施形態では、メモリセルトランジスタの制御ゲート層１７相互間及び選択トランジスタのゲート層１９相互間の距離を十分に小さくでき、メモリセルの高集積化を実現することができる。
【００３３】
しかも、メモリセルアレイ周辺において、ビット線ＢＬを構成するドレイン拡散層２２が金属からなる配線３４に接続されており、ソース線ＳＬを構成するソース／ドレイン拡散層２４が金属からなる配線３５に接続されているので、ビット線ＢＬ及びソース線ＳＬの配線抵抗の低減化を図ることができる。
【００３４】
次に、本実施形態のフラッシュＥＥＰＲＯＭの主にメモリセルアレイの製造方法について、図５乃至図１５を参照して説明する。なお、図５乃至図１５の各図において、（ａ）は図２中のＡ−Ａ´線に沿った素子構造を示す断面図であり、（ｂ）は図２中のＢ−Ｂ´線に沿った素子構造を示す断面図である。
【００３５】
まず、図５に示すように、シリコン半導体基板のｐ型ウエル１１の表面上にシリコン酸化膜１４及びポリシリコン（第１導電体層）４０を順次堆積する。ポリシリコン４０を堆積する際に、例えばＰ等の不純物をドープすることで、ポリシリコンのシート抵抗を100〜200Ω／□程度に低下させ、寄生抵抗を下げる。
【００３６】
次に、図６に示すように、ポリシリコン４０上に所定形状のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクに、ポリシリコン４０及びシリコン酸化膜１４を異方性エッチング技術、例えばＲＩＥ（Reactive Ion Etching）によるエッチングによりパターニングして、半導体基板の表面に平行な第１の方向に周期的に配列されるようにポリシリコン４０及びシリコン酸化膜１４を残す。
【００３７】
続いて、図７に示すように、ポリシリコン４０をマスクにｐ型ウエル１１内にｎ型の不純物として例えばＡｓをイオン注入して、半導体基板の表面に平行な第１の方向に周期的に配列されかつ半導体基板の表面に平行で第１の方向と交差する第２の方向に延長された複数列の拡散層２２、２３、２４を形成する。
【００３８】
次に、図８に示すように、複数列の拡散層２２、２３、２４上を含む全面にシリコン酸化膜（絶縁膜）２５を形成した後、ポリシリコンとの選択比を有するエッチング法により、ポリシリコン４０の上面が露出するまでシリコン酸化膜２５をエッチング除去し、図９に示すように複数列の拡散層２２、２３、２４上のみにシリコン酸化膜２５を残す。
【００３９】
次に、図１０に示すように全面にゲート間絶縁膜１６を堆積した後、続いて図１１に示すようにゲート間絶縁膜１６上にポリシリコン（第２導電体層）４１を堆積する。このポリシリコン４１を堆積する際にも、例えばＰ等の不純物をドープすることで、ポリシリコンのシート抵抗を100〜200Ω／□程度に低下させ、寄生抵抗を下げる。
【００４０】
その後、ポリシリコン４１、ゲート間絶縁膜１６、及びポリシリコン４０からなる積層構造をパターニングして、図１２に示すように、半導体基板の表面に平行で第１の方向と交差する第２の方向に周期的に積層構造を残す。
【００４１】
次に、第２の方向に周期的に残された積層構造のうちのポリシリコン４１及びゲート間絶縁膜１６をパターニングして、図１３に示すように、第１の方向で互いに隣り合う２箇所のポリシリコン４０上にポリシリコン４１及びゲート間絶縁膜１６を残し、この残されたポリシリコン４１によりメモリセルトランジスタの制御ゲート層１７を形成すると共にこの制御ゲート層１７の下部に位置する２箇所のポリシリコン４０により２個の電荷蓄積層１５を形成し、かつポリシリコン４１及びゲート間絶縁膜１６が除去された位置に残されたそれぞれ２箇所のポリシリコン４０により選択トランジスタの２個のゲート層１９を形成する。
【００４２】
次に、全面にシリコン酸化膜を堆積した後、ＲＩＥによりこのシリコン酸化膜をエッチングして、図１４に示すように、サイドウォールスペーサ２１を形成する。続いて、全面に金属シリサイドを形成するための金属、例えばＣｏをスパッタリング法に全面に形成した後、熱処理を行って、図１５に示すように、制御ゲート層１７及びゲート層１９の上部にＣｏＳｉ2からなる金属シリサイド層１８、２０を形成する。この後、未反応のＣｏを除去する。
【００４３】
この後は、先の図４に示すように、第１の層間絶縁膜２６の堆積、コンタクトホール２７、２８の開口、コンタクトプラグ２９、３０の形成、配線３１、３２の形成、第２の層間絶縁膜３３の堆積、及び配線３４、３５の形成が行われることにより、メモリセルアレイが製造される。
【図面の簡単な説明】
【００４４】
【図１】本実施形態のフラッシュＥＥＰＲＯＭのメモリセルアレイの等価回路図。
【図２】図１に示すメモリセルアレイを半導体基板上に集積化する際の平面図。
【図３】図２中のＡ−Ａ´線に沿った素子構造を示す断面図。
【図４】図２中のＢ−Ｂ´線に沿った素子構造を示す断面図。
【図５】図２乃至図４に示すメモリセルアレイを有するフラッシュＥＥＰＲＯＭの製造する際の最初の工程を示す平面図及び断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【符号の説明】
【００４５】
１１…ｐ型ウエル、１２…メモリセルトランジスタのゲート電極、１３…選択トランジスタのゲート電極、１４…シリコン酸化膜、１５…電荷蓄積層、１６…ゲート間絶縁膜、１７…制御ゲート層、１８…金属シリサイド層、１９…ゲート層、２０…金属シリサイド層、２１…サイドウォールスペーサ、２２…ドレイン拡散層、２３…ソース／ドレイン拡散層、２４…ソース／ドレイン拡散層、２５…シリコン酸化膜、２６…第１の層間絶縁膜、２７、２８…コンタクトホール、２９、３０…コンタクトプラグ、３１、３２…配線、３３…第１の層間絶縁膜、３４、３５…配線。
【図１】
2009117778.tif 000003
【図２】
2009117778.tif 000004
【図３】
2009117778.tif 000005
【図４】
2009117778.tif 000006
【図５】
2009117778.tif 000007
【図６】
2009117778.tif 000008
【図７】
2009117778.tif 000009
【図８】
2009117778.tif 000010
【図９】
2009117778.tif 000011
【図１０】
2009117778.tif 000012
【図１１】
2009117778.tif 000013
【図１２】
2009117778.tif 000014
【図１３】
2009117778.tif 000015
【図１４】
2009117778.tif 000016
【図１５】
2009117778.tif 000017