(57)【要約】【課題】本発明は、カスコード型オペアンプに関し、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生じても、ゲインの低下が招来するのを抑制することにある。【解決手段】複数のトランジスタが直列結合されたカスコード段を備えるカスコード型オペアンプにおいて、出力電圧が、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生ずる所定電圧以上であるか否かを判別する出力電圧判別手段と、出力電圧判別手段の判別結果に応じてゲイン特性を変更し、具体的には、出力電圧がその所定電圧以上であると判別される場合に、該所定電圧未満であると判別される場合に比して所定のゲイン要素を増加させるゲイン特性変更手段と、を設ける。【選択図】図１
2009182425.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタが直列結合されたカスコード段を備えるカスコード型オペアンプであって、
出力電圧が所定電圧以上であるか否かを判別する出力電圧判別手段と、
前記出力電圧判別手段の判別結果に応じてゲイン特性を変更するゲイン特性変更手段と、
を備えることを特徴とするカスコード型オペアンプ。
【請求項２】
前記所定電圧は、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生ずる電圧であり、
前記ゲイン特性変更手段は、前記出力電圧判別手段により出力電圧が前記所定電圧以上であると判別される場合に、該所定電圧未満であると判別される場合に比して所定のゲイン要素を増加させることを特徴とする請求項１記載のカスコード型オペアンプ。
【請求項３】
前記ゲイン特性変更手段は、
入力段の有する入力段トランジスタに並列に接続され得るゲイン特性変更用トランジスタと、
前記入力段トランジスタの所定端子と前記ゲイン特性変更用トランジスタの所定端子との間に接続される、前記出力電圧判別手段の判別結果に応じてオン・オフされるスイッチと、
を有することを特徴とする請求項１又は２記載のカスコード型オペアンプ。
【請求項４】
前記ゲイン特性変更手段は、
前記カスコード段の有する所定トランジスタに並列に接続され得るゲイン特性変更用トランジスタと、
前記所定トランジスタの所定端子と前記ゲイン特性変更用トランジスタの所定端子との間に接続される、前記出力電圧判別手段の判別結果に応じてオン・オフされるスイッチと、
を有することを特徴とする請求項１又は２記載のカスコード型オペアンプ。
【請求項５】
前記出力電圧判別手段は、出力電圧と所定電圧とを比較するコンパレータを有することを特徴とする請求項１乃至４の何れか一項記載のカスコード型オペアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カスコード型オペアンプに係り、特に、複数のトランジスタが直列結合されたカスコード段を備えるカスコード型オペアンプに関する。
【背景技術】
【０００２】
従来、複数のトランジスタが直列接続されたカスコード段を備えるカスコード型オペアンプが知られている（例えば、特許文献１参照）。一般に、トランジスタが飽和領域にバイアスされると、衝突電離（ホット・エレクトロン・デグラデーション効果）によってそのトランジスタの電圧電流特性が所望のものから変化し、その結果として、ドレイン−ソース間に望ましくない電流が流れ、そのトランジスタの出力抵抗が減少し、そのゲインが低下する。
【０００３】
そこで、上記した特許文献１記載のカスコード型オペアンプにおいては、ホット・エレクトロン・デグラデーション効果によるトランジスタの出力抵抗の減少が生じない範囲で回路動作が行われるようにバイアス調整が実施される。
【特許文献１】特表２００３−５３２３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した特許文献１記載の発明では、オペアンプの回路動作は、ホット・エレクトロン・デグラデーション効果によるトランジスタの出力抵抗の減少が生じない範囲で行われるものであるため、その回路の動作性能を安定化させるうえで制限的なものとなっていた。
【０００５】
本発明は、上述の点に鑑みてなされたものであり、ホット・エレクトロン・デグラデーション効果に起因した出力抵抗の減少が生じても、ゲインの低下が招来するのを抑制することが可能なカスコード型オペアンプを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的は、複数のトランジスタが直列結合されたカスコード段を備えるカスコード型オペアンプであって、出力電圧が所定電圧以上であるか否かを判別する出力電圧判別手段と、前記出力電圧判別手段の判別結果に応じてゲイン特性を変更するゲイン特性変更手段と、を備えるカスコード型オペアンプにより達成される。
【０００７】
この態様の発明においては、カスコード型オペアンプの出力電圧が所定電圧以上であるか否かが判別され、その判別結果に応じてゲイン特性が変更される。かかる構成において、出力電圧がホット・エレクトロン・デグラデーション降下に起因して出力抵抗の減少が生ずる電圧以上となった場合に所定のゲイン要素が増加されれば、かかる出力抵抗の減少が生じても、オペアンプのゲイン低下が招来するのは抑制される。
【０００８】
尚、上記したカスコード型オペアンプにおいて、前記所定電圧は、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生ずる電圧であり、前記ゲイン特性変更手段は、前記出力電圧判別手段により出力電圧が前記所定電圧以上であると判別される場合に、該所定電圧未満であると判別される場合に比して所定のゲイン要素を増加させることとすれば、かかる出力抵抗の減少が生じても、ゲインの低下が招来するのは抑制される。
【０００９】
また、上記したカスコード型オペアンプにおいて、前記ゲイン特性変更手段は、入力段の有する入力段トランジスタに並列に接続され得るゲイン特性変更用トランジスタと、前記入力段トランジスタの所定端子と前記ゲイン特性変更用トランジスタの所定端子との間に接続される、前記出力電圧判別手段の判別結果に応じてオン・オフされるスイッチと、を有することとしてもよい。
【００１０】
この態様の発明においては、出力電圧が所定電圧以上であるか否かに応じてスイッチがオン・オフされる。この場合には、入力段トランジスタとゲイン特性変更用トランジスタとが並列接続され或いはその並列接続が解除される切り替えが行われるので、出力電圧に応じて、入力段に設けられたトランジスタのサイズがトータル的に変更されることとなる。トランジスタのサイズが変更されれば、ゲイン特性が変更される。従って、本発明によれば、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生じても、ゲインの低下が招来するのは抑制される。
【００１１】
また、上記したカスコード型オペアンプにおいて、前記ゲイン特性変更手段は、前記カスコード段の有する所定トランジスタに並列に接続され得るゲイン特性変更用トランジスタと、前記所定トランジスタの所定端子と前記ゲイン特性変更用トランジスタの所定端子との間に接続される、前記出力電圧判別手段の判別結果に応じてオン・オフされるスイッチと、を有することとしてもよい。
【００１２】
この態様の発明においては、出力電圧が所定電圧以上であるか否かに応じてスイッチがオン・オフされる。この場合には、カスコード段の有する所定トランジスタとゲイン特性変更用トランジスタとが並列接続され或いはその並列接続が解除される切り替えが行われるので、出力電圧に応じて、カスコード段に設けられた所定トランジスタのサイズがトータル的に変更されることとなる。トランジスタのサイズが変更されれば、ゲイン特性が変更される。従って、本発明によれば、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生じても、ゲインの低下が招来するのは抑制される。
【００１３】
ところで、上記したカスコード型オペアンプにおいて、前記出力電圧判別手段は、出力電圧と所定電圧とを比較するコンパレータを有することとすればよい。
【発明の効果】
【００１４】
本発明によれば、ホット・エレクトロン・デグラデーション効果に起因して出力抵抗の減少が生じても、ゲインの低下が招来するのを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の具体的な実施の形態について説明する。
【実施例１】
【００１６】
図１は、本発明の第１実施例であるカスコード型オペアンプ１０の回路構成図を示す。本実施例のカスコード型オペアンプ１０は、スイッチトキャパシタ回路などに利用される低素子数でより高いゲインが得られる演算増幅器である。本実施例のカスコード型オペアンプ１０は、図１に示す如く、シングルエンド２段折り返し型の演算増幅器である。
【００１７】
カスコード型オペアンプ１０は、差動入力段１２と、カスコード段１４と、出力段１６と、を備えている。差動入力段１２は、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂを有している。トランジスタＭ１ａとトランジスタＭ１ｂとは、差動入力信号Ｖin+，Ｖin-をゲート端子で受ける差動ペアであり、互いにソース端子が接続された構成を有している。トランジスタＭ１ａ，Ｍ１ｂのソース端子には、電流源２０が接続されている。電流源２０は、一定電流Ｉ１を出力する。
【００１８】
カスコード段１４は、折り返しカスコード回路を形成しており、ｎＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂと、ｐＭＯＳトランジスタＭ４ａ，Ｍ４ｂ，Ｍ５ａ，Ｍ５ｂと、を有している。トランジスタＭ２ａ，Ｍ３ａ側とトランジスタＭ２ｂ，Ｍ３ｂ側とは、同一電流が流れるカレントミラー回路を形成しており、負荷の作用する制御トランジスタ群を構成する回路である。
【００１９】
上記したｎＭＯＳトランジスタＭ１ａのドレイン端子は、ｐＭＯＳトランジスタＭ４ｂのソース端子とＭ５ｂのドレイン端子との接続点に接続され、ｎＭＯＳトランジスタＭ１ｂのドレイン端子は、ｐＭＯＳトランジスタＭ４ａのソース端子とＭ５ａのドレイン端子との接続点に接続される。
【００２０】
ｐＭＯＳトランジスタＭ４ａ，Ｍ４ｂのゲートには、バイアス電圧Ｖｂ２が印加される。ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのゲートには、バイアス電圧Ｖｂ３が印加される。ｎＭＯＳトランジスタＭ２ａ，Ｍ２ｂのゲートには、ｎＭＯＳトランジスタＭ３ｂのドレイン端子及びｐＭＯＳトランジスタＭ４ｂのドレイン端子が接続される。また、ｐＭＯＳトランジスタＭ５ａ，Ｍ５ｂのゲートには、ｐＭＯＳトランジスタＭ６のゲート端子及びドレイン端子が接続される。
【００２１】
すなわち、ｐＭＯＳトランジスタＭ５ａとＭ５ｂとＭ６とは、同一電流が流れるカレントミラー回路を形成している。ｐＭＯＳトランジスタＭ６のソース端子には一方の電源電圧（正の電源電圧ＶＤＤ）が印加され、そのドレイン端子には電流源２２を介して他方の電源電圧（負の電源電圧ＶＳＳ；例えば接地電圧）が印加される。電流源２２は、一定電流（Ｉ２＋Ｉ１／２）を出力する。また、ｐＭＯＳトランジスタＭ５ａ，Ｍ５ｂのソース端子には一方の電源電圧が印加され、一方、ｎＭＯＳトランジスタＭ２ａ，Ｍ２ｂのソース端子には他方の電源電圧が印加される。
【００２２】
また、出力段１６は、ｎＭＯＳトランジスタＭ３ａのドレイン端子及びｐＭＯＳトランジスタＭ４ａのドレイン端子に接続された出力端子２４を有している（出力電圧Ｖｏｕｔ）。
【００２３】
尚、ＭＯＳトランジスタＭ１ａ，Ｍ１ｂは共通のサイズ（Ｗ１／Ｌ１）を、ＭＯＳトランジスタＭ２ａ，Ｍ２ｂは共通のサイズ（Ｗ２／Ｌ２）を、ＭＯＳトランジスタＭ３ａ，Ｍ３ｂは共通のサイズ（Ｗ３／Ｌ３）を、ＭＯＳトランジスタＭ４ａ，Ｍ４ｂは共通のサイズ（Ｗ４／Ｌ４）を、ＭＯＳトランジスタＭ５ａ，Ｍ５ｂ，Ｍ６は共通のサイズ（Ｗ５／Ｌ５）を、それぞれ有している。尚、Ｗｘはチャネル幅であり、Ｌｘはチャネル長である。
【００２４】
次に、本実施例のカスコード型オペアンプ１０の基本的な動作について説明する。
【００２５】
本実施例において、ｐＭＯＳトランジスタＭ５ａとＭ５ｂとＭ６とは、上記の如く同一電流が流れるカレントミラー回路を形成しているので、ｐＭＯＳトランジスタＭ５ａ，Ｍ５ｂに流れる電流は、ｐＭＯＳトランジスタＭ６に流れる電流すなわち電流源２２に流れる電流（Ｉ２＋Ｉ１／２）に比例する。
【００２６】
差動入力段１２のトランジスタＭ１ａ，Ｍ１ｂに入力される差動入力信号Ｖin+，Ｖin-が互いに等しいときは、トランジスタＭ１ａ，Ｍ１ｂのドレイン電流が互いに等しくなる（共にＩ１／２）。この場合、ＭＯＳトランジスタＭ５ａからＭＯＳトランジスタＭ４ａへ流れる電流と、ＭＯＳトランジスタＭ５ｂからＭＯＳトランジスタＭ４ｂへ流れる電流とは互いに等しくなるため（共にＩ２）、出力段１６の出力端子２４から両側の電流を合算した電流（２×Ｉ２）が流れ、その出力端子２４に一方の電源電圧と他方の電源電圧とのほぼ中間となる出力電圧Ｖｏｕｔが現れる。
【００２７】
一方、差動入力信号Ｖin+が差動入力信号Ｖin-よりも高いときは、両者が互いに等しいときに比べて、トランジスタＭ１ａのゲート−ソース間電圧が高くなりかつトランジスタＭ１ｂのゲート−ソース間電圧が低くなるので、トランジスタＭ１ａのドレイン電流が大きくなりかつトランジスタＭ１ｂのドレイン電流が小さくなる。この場合、ＭＯＳトランジスタＭ５ａからＭＯＳトランジスタＭ４ａへ流れる電流は大きくなりかつＭＯＳトランジスタＭ５ｂからＭＯＳトランジスタＭ４ｂへ流れる電流は小さくなるため、出力端子２４に他方の電源電圧側に偏った出力電圧Ｖｏｕｔが現れ、その出力電圧Ｖｏｕｔが低下する。
【００２８】
また、差動入力信号Ｖin+が差動入力信号Ｖin-よりも低いときは、両者が互いに等しいときに比べて、トランジスタＭ１ａのゲート−ソース間電圧が低くなりかつトランジスタＭ１ｂのゲート−ソース間電圧が高くなるので、トランジスタＭ１ａのドレイン電流が小さくなりかつトランジスタＭ１ｂのドレイン電流が大きくなる。この場合、ＭＯＳトランジスタＭ５ａからＭＯＳトランジスタＭ４ａへ流れる電流は小さくなりかつＭＯＳトランジスタＭ５ｂからＭＯＳトランジスタＭ４ｂへ流れる電流は大きくなるため、出力端子２４に一方の電源電圧側に偏った出力電圧Ｖｏｕｔが現れ、その出力電圧Ｖｏｕｔが上昇する。
【００２９】
このようなカスコード型オペアンプ１０においては、差動入力信号Ｖin+が差動入力信号Ｖin-の差分が所定のゲイン（差動ゲイン）Ａで増幅されて、出力端子２４から出力電圧Ｖｏｕｔとして出力されることとなる。尚、このゲインＡは、後述の場合を除き通常は、次式（１）で示された値となる。
【００３０】
Ａ＝ｇｍ１×（ｇｍ４×ｒｏ４×（ｒｏ１／／ｒｏ５）／／ｇｍ３×ｒｏ３×ｒｏ２）
・・・（１）
尚、ｇｍｘはＭＯＳトランジスタＭｘの相互コンダクタンスであり、√（Ｗｘ／Ｌｘ）に比例する。また、ｒｏｘはＭＯＳトランジスタＭｘのドレイン−ソース間の出力抵抗である。
【００３１】
図２は、ｎＭＯＳトランジスタの電圧電流特性及びその動作領域を表した図を示す。ところで、ＭＯＳトランジスタが飽和領域にバイアスされると、衝突電離すなわちホット・エレクトロン・デグラデーション効果によってそのトランジスタの電圧電流特性が所望のものから変化し、その結果として、ドレイン−ソース間に望ましくない電流が流れ、そのトランジスタの出力抵抗が減少し、そのゲインが低下する。特に、カスコード型オペアンプ１０においては、出力電圧Ｖｏｕｔが上昇すると、ホット・エレクトロン・デグラデーション効果によってｎＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少し、ゲインＡが低下する。
【００３２】
そこで、本実施例のカスコード型オペアンプ１０においては、ホット・エレクトロン・デグラデーション効果に起因した出力抵抗の減少が生じても、ゲインの低下が招来するのを抑制する構成を有する点に特徴を有している。
【００３３】
本実施例において、カスコード型オペアンプ１０は、コンパレータＣ１を備えている。コンパレータＣ１の非反転入力端子には、上記した出力端子２４が接続されており、出力電圧Ｖｏｕｔが入力される。また、コンパレータＣ１の反転入力端子には、基準電圧ＶＤを生成する基準電源を介してグラウンドが接続されており、その基準電圧ＶＤが入力される。尚、この基準電圧ＶＤは、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する電圧であって、予め所定の電圧値に設定されている。
【００３４】
コンパレータＣ１は、非反転入力端子に入力される出力電圧Ｖｏｕｔと反転入力端子に入力される基準電圧ＶＤとを比較し、Ｖｏｕｔ＞ＶＤが成立するときは正の最大電圧（正の電源電圧ＶＤＤ；以下、ハイ信号と称す）を出力し、Ｖｏｕｔ＜ＶＤが成立するときは負の最大電圧（負の電源電圧ＶＳＳ；以下、ロー信号と称す）を出力する。
【００３５】
カスコード型オペアンプ１０は、また、差動入力段１２のｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂに並列に接続され得るｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂと、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのドレイン端子とｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂのドレイン端子との間に接続されるスイッチＳ１ａ，Ｓ１ｂと、を備えている。
【００３６】
すなわち、ｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂは、そのゲート端子がｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのゲート端子に接続され（そのゲート端子に差動入力信号Ｖin+，Ｖin-が入力され）、そのソース端子がｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのソース端子に接続され、かつそのドレイン端子がスイッチＳ１ａ，Ｓ１ｂを介してｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのドレイン端子に接続された構成を有している。尚、ｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂは、共通のサイズ（Ｗ７／Ｌ１）を有しており、共にｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのチャネル長Ｌ１と同じチャネル長Ｌ１を有している。
【００３７】
スイッチＳ１ａ，Ｓ１ｂにはそれぞれ、上記したコンパレータＣ１の出力端子が接続されている。スイッチＳ１ａ，Ｓ１ｂは、コンパレータＣ１から供給される信号に基づいてオン・オフされる。具体的には、コンパレータＣ１から供給される信号がロー信号である場合にはオフされ、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのドレイン端子とｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂのドレイン端子とを非接続とする。一方、コンパレータＣ１から供給される信号がハイ信号である場合にはオンされ、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのドレイン端子とｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂのドレイン端子とを接続させる。
【００３８】
上記した構成においては、出力電圧Ｖｏｕｔが、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する基準電圧ＶＤよりも小さい場合は、スイッチＳ１ａ，Ｓ１ｂが共にオフされることで、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのドレイン端子とｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂのドレイン端子とが互いに非接続となる。この場合、カスコード型オペアンプ１０自体のゲインａは上記した（１）式に示す値となる。
【００３９】
一方、出力電圧Ｖｏｕｔが上記の基準電圧ＶＤ以上である場合は、スイッチＳ１ａ，Ｓ１ｂが共にオンされることで、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂのドレイン端子とｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂのドレイン端子とが互いに接続される。この場合、カスコード型オペアンプ１０自体のゲインＡは、上記した（１）式と異なり、次式（２）で示す値となる。
【００４０】
Ａ＝（ｇｍ１＋ｇｍ７）×（ｇｍ４×ｒｏ４×（ｒｏ１／／ｒｏ５）／／ｇｍ３×ｒｏ３×ｒｏ２）
・・・（２）
すなわち、出力電圧Ｖｏｕｔが、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する基準電圧ＶＤ以上であるか否かに応じて、差動入力信号Ｖin+，Ｖin-がゲート入力されて電流が流れるｎＭＯＳトランジスタのトータルでのサイズを変更することができ、これにより、オペアンプ１０自体のゲインを変更することができる。具体的には、Ｖｏｕｔ＜ＶＤが成立するときはそのチャネル幅Ｗを通常のサイズ（Ｗ１）とし、一方、Ｖｏｕｔ≧ＶＤが成立するときはそのチャネル幅Ｗをその通常のサイズよりも大きなサイズ（Ｗ１＋Ｗ７）とすることで、Ｖｏｕｔ≧ＶＤが成立するときは成立しないときに比べて、相互コンダクタンスｇｍ１を実質的にｇｍ７分だけ増加させてゲインＡを増加させることができる。
【００４１】
従って、本実施例のカスケード型オペアンプ１０によれば、出力電圧がホット・エレクトロン・デグラデーション降下に起因して出力抵抗ｒｏ３の減少が生ずる電圧以上となってもすなわち出力抵抗ｒｏ３の減少が生じても、そのホット・エレクトロン・デグラデーション降下に起因してそのゲインＡの低下が招来するのを抑制することが可能となっている。
【００４２】
ここで、本実施例においては、上述の如く、ホット・エレクトロン・デグラデーション降下に起因して出力抵抗ｒｏ３の減少が生じてもゲインＡの低下が招来するのを抑制するうえで、差動入力信号Ｖin+，Ｖin-が入力されるｎＭＯＳトランジスタのサイズ（Ｗ／Ｌ）を変化させることとすれば十分であるので、この点、カスケード型オペアンプ１０のスルーレートなど電流に関する特性に影響を与えることは回避される。従って、本実施例のカスケード型オペアンプ１０によれば、電流に関する特性に影響を与えることなく、ホット・エレクトロン・デグラデーション降下に起因してそのゲインＡの低下が招来するのを抑制することが可能となっている。
【００４３】
尚、上記の第１実施例においては、差動入力信号Ｖin+，Ｖin-がゲート入力されて電流が流れるｎＭＯＳトランジスタのトータルでのサイズが特許請求の範囲に記載した「所定のゲイン要素」に、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂが特許請求の範囲に記載した「入力段トランジスタ」に、ｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂが特許請求の範囲に記載した「ゲイン特性変更用トランジスタ」に、ドレイン端子が特許請求の範囲に記載した「所定端子」に、それぞれ相当している。
【実施例２】
【００４４】
図３は、本発明の第２実施例であるカスコード型オペアンプ１００の回路構成図を示す。尚、図３において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略又は簡略する。すなわち、本実施例のカスコード型オペアンプ１００は、上記した第１実施例のカスコード型オペアンプ１０と同様に、低素子数でより高いゲインが得られる演算増幅器であり、図３に示す如く、シングルエンド２段折り返し型の演算増幅器である。
【００４５】
カスコード型オペアンプ１００は、差動入力段１０２と、カスコード段１０４と、出力段１６と、を備えている。差動入力段１０２は、ｎＭＯＳトランジスタＭ１ａ，Ｍ１ｂを有している。また、カスコード段１０４は、折り返しカスコード回路を形成しており、ｎＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂと、ｐＭＯＳトランジスタＭ４ａ，Ｍ４ｂ，Ｍ５ａ，Ｍ５ｂと、を有している。
【００４６】
かかるカスコード型オペアンプ１００においても、上記した第１実施例のカスコード型オペアンプ１０と同様に、差動入力信号Ｖin+が差動入力信号Ｖin-の差分が所定のゲインＡ（上記（１）式で示す。）で増幅されて、出力端子２４から出力電圧Ｖｏｕｔとして出力されることとなる。
【００４７】
また、本実施例において、カスコード型オペアンプ１００は、コンパレータＣ１と同様に、コンパレータＣ２を備えている。すなｗち、コンパレータＣ２の非反転入力端子には、上記した出力端子２４が接続されており、出力電圧Ｖｏｕｔが入力される。また、コンパレータＣ２の反転入力端子には、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する基準電圧ＶＤを生成する基準電源を介してグラウンドが接続されており、その基準電圧ＶＤが入力される。
【００４８】
コンパレータＣ２は、非反転入力端子に入力される出力電圧Ｖｏｕｔと反転入力端子に入力される基準電圧ＶＤとを比較し、Ｖｏｕｔ＞ＶＤが成立するときは正の最大電圧（正の電源電圧ＶＤＤ；以下、ハイ信号と称す）を出力し、Ｖｏｕｔ＜ＶＤが成立するときは負の最大電圧（負の電源電圧ＶＳＳ；以下、ロー信号と称す）を出力する。
【００４９】
カスコード型オペアンプ１０は、また、カスコード段１０４のｎＭＯＳトランジスタＭ３ａ，Ｍ１ｂに並列に接続され得るｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂと、ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのドレイン端子とｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂのドレイン端子との間に接続されるスイッチＳ２ａ，Ｓ２ｂと、を備えている。
【００５０】
すなわち、ｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂは、そのゲート端子がｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのゲート端子に接続され（そのゲート端子にバイアス電圧Ｖｂ３が印加され）、そのソース端子がｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのソース端子に接続され、かつそのドレイン端子がスイッチＳ２ａ，Ｓ２ｂを介してｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのドレイン端子に接続された構成を有している。尚、ｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂは、共通のサイズ（Ｗ８／Ｌ３）を有しており、共にｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのチャネル長Ｌ３と同じチャネル長Ｌ３を有している。
【００５１】
スイッチＳ２ａ，Ｓ２ｂにはそれぞれ、上記したコンパレータＣ２の出力端子が接続されている。スイッチＳ２ａ，Ｓ２ｂは、コンパレータＣ２から供給される信号に基づいてオン・オフされる。具体的には、コンパレータＣ２から供給される信号がロー信号である場合にはオフされ、ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのドレイン端子とｎＭＯＳトランジスタＭ７ａ，Ｍ７ｂのドレイン端子とを非接続とする。一方、コンパレータＣ２から供給される信号がハイ信号である場合にはオンされ、ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのドレイン端子とｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂのドレイン端子とを接続させる。
【００５２】
上記した構成においては、出力電圧Ｖｏｕｔが、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する基準電圧ＶＤよりも小さい場合は、スイッチＳ２ａ，Ｓ２ｂが共にオフされることで、ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのドレイン端子とｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂのドレイン端子とが互いに非接続となる。この場合、カスコード型オペアンプ１０自体のゲインａは上記した（１）式に示す値となる。
【００５３】
一方、出力電圧Ｖｏｕｔが上記の基準電圧ＶＤ以上である場合は、スイッチＳ２ａ，Ｓ２ｂが共にオンされることで、ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂのドレイン端子とｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂのドレイン端子とが互いに接続される。この場合、カスコード型オペアンプ１００自体のゲインＡは、上記した（１）式と異なり、次式（３）で示す値となる。
【００５４】
Ａ＝ｇｍ１×（ｇｍ４×ｒｏ４×（ｒｏ１／／ｒｏ５）／／（ｇｍ３＋ｇｍ８）×ｒｏ３×ｒｏ２）
・・・（３）
すなわち、出力電圧Ｖｏｕｔが、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する基準電圧ＶＤ以上であるか否かに応じて、カスコード段１０４の電流が流れるｎＭＯＳトランジスタＭ３，Ｍ８のトータルでのサイズを変更することができ、これにより、オペアンプ１００自体のゲインを変更することができる。具体的には、Ｖｏｕｔ＜ＶＤが成立するときはそのチャネル幅Ｗを通常のサイズ（Ｗ３）とし、一方、Ｖｏｕｔ≧ＶＤが成立するときはそのチャネル幅Ｗをその通常のサイズよりも大きなサイズ（Ｗ３＋Ｗ８）とすることで、Ｖｏｕｔ≧ＶＤが成立するときは成立しないときに比べて、相互コンダクタンスｇｍ３を実質的にｇｍ８分だけ増加させてゲインＡを増加させることができる。
【００５５】
従って、本実施例のカスケード型オペアンプ１００においても、出力電圧がホット・エレクトロン・デグラデーション降下に起因して出力抵抗ｒｏ３の減少が生ずる電圧以上となってもすなわち出力抵抗ｒｏ３の減少が生じても、そのホット・エレクトロン・デグラデーション降下に起因してそのゲインＡの低下が招来するのを抑制することが可能となっている。
【００５６】
ここで、本実施例においては、上述の如く、ホット・エレクトロン・デグラデーション降下に起因して出力抵抗ｒｏ３の減少が生じてもゲインＡの低下が招来するのを抑制するうえで、カスコード段１０４の電流が流れるｎＭＯＳトランジスタＭ３，Ｍ８のサイズ（Ｗ／Ｌ）を変化させることとすれば十分であるので、この点、カスケード型オペアンプ１００のスルーレートなど電流に関する特性に影響を与えることは回避される。従って、本実施例のカスケード型オペアンプ１００においても、電流に関する特性に影響を与えることなく、ホット・エレクトロン・デグラデーション降下に起因してそのゲインＡの低下が招来するのを抑制することが可能となっている。
【００５７】
尚、上記の第２実施例においては、カスコード段１０４の電流が流れるｎＭＯＳトランジスタＭ３，Ｍ８のトータルでのサイズが特許請求の範囲に記載した「所定のゲイン要素」に、ｎＭＯＳトランジスタＭ３ａ，Ｍ３ｂが特許請求の範囲に記載した「所定トランジスタ」に、ｎＭＯＳトランジスタＭ８ａ，Ｍ８ｂが特許請求の範囲に記載した「ゲイン特性変更用トランジスタ」に、ドレイン端子が特許請求の範囲に記載した「所定端子」に、それぞれ相当している。
【００５８】
ところで、上記の第１及び第２実施例においては、カスコード型オペアンプ１０，１００をシングルエンド２段折り返しのカスコード型オペアンプとしたが、本発明はこれに限定されるものではなく、３段以上のカスコード型オペアンプや差動カスコード型オペアンプに適用することとしてもよい。
【００５９】
また、上記の第１及び第２実施例においては、コンパレータＣ１，Ｃ２の出力に応じてオン・オフされるスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂを、ＭＯＳトランジスタＭ１，Ｍ７，Ｍ３，Ｍ８のドレイン端子に接続することとしているが、そのソース端子に接続することとしてもよいし、また、ゲート端子に接続することとしてもよい。
【００６０】
また、上記の第１及び第２実施例においてはそれぞれ、コンパレータＣ１，Ｃ２と、ＭＯＳトランジスタＭ７，Ｍ８と、スイッチＳ１，Ｓ２との組み合わせを一セット設けることとし、ゲインＡを２段階で切替可能としているが、本発明はこれに限定されるものではなく、反転入力端子に入力される、ホット・エレクトロン・デグラデーション効果に起因してＭＯＳトランジスタＭ３の出力抵抗ｒｏ３が減少する基準電圧ＶＤが互いに異なるコンパレータＣ１，Ｃ２を複数並列に設け、これらのコンパレータＣ１，Ｃ２の出力が入力されるＭＯＳトランジスタＭ７，Ｍ８を複数並列に設け、かつ、これらのＭＯＳトランジスタＭ７，Ｍ８に対応してスイッチＳ１，Ｓ２を複数並列に設けることとしてもよい。かかる変形例によれば、出力電圧Ｖｏｕｔに応じて電流の流れるＭＯＳトランジスタのトータルでのサイズを３段階以上の多段階で変更することができ、その出力電圧Ｖｏｕｔに合わせてゲインＡを変更することが可能となる。
【００６１】
また、上記の第１及び第２実施例においては、ホット・エレクトロン・デグラデーション降下に起因して出力抵抗ｒｏ３が減少する出力振幅を検知するのにハード的なコンパレータＣ１，Ｃ２を用いることとしているが、本発明はこれに限定されるものではなく、出力電圧ＶｏｕｔをＡ／Ｄ変換してディジタル信号処理によりその出力振幅を検知することとしてもよい。
【００６２】
更に、上記の第１及び第２実施例においては、ゲインＡの増加を、電流が流れるＭＯＳトランジスタＭ１，Ｍ７，Ｍ３，Ｍ８のトータルでのサイズを変更し相互コンダクタンスｇｍ１，ｇｍ３を実質的にｇｍ７，ｇｍ８分だけ増加させることにより実現させることとしているが、本発明はこれに限定されるものではなく、他のゲイン要素を変更して実現させることとしてもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施例であるカスコード型オペアンプの回路構成図である。
【図２】ｎＭＯＳトランジスタの電圧電流特性及びその動作領域を表した図である。
【図３】本発明の第２実施例であるカスコード型オペアンプの回路構成図である。
【符号の説明】
【００６４】
１０，１００  カスコード型オペアンプ
１２，１０２  差動入力段
１４，１０４  カスコード段
Ｃ１，Ｃ２  コンパレータ
Ｍｘ  ＭＯＳトランジスタ
Ｓ１，Ｓ２  スイッチ
【図１】
2009182425.tif 000003
【図２】
2009182425.tif 000004
【図３】
2009182425.tif 000005