(57)【要約】【課題】データ出力波形品質の劣化を抑制できるフリップフロップ回路および半導体装置を提供する。【解決手段】  本フリップフロップ回路は、第１のデータ読み込み用の差動対（Ｔｒ１１、Ｔｒ１２）および第１のデータ保持用の差動対（Ｔｒ１３、Ｔｒ１４）を含む第１の上段回路と、第１の電流スイッチ用の差動対（Ｔｒ１５、Ｔｒ１６）および第１の電流源Ｉｓ１１を含む第１の電流スイッチ回路とを備えるマスタラッチ回路を有する。また、第２のデータ読み込み用の差動対（Ｔｒ２１、Ｔｒ２２）および第２のデータ保持用の差動対（Ｔｒ２３、Ｔｒ２４）を含む第２の上段回路と、第２の電流スイッチ用の差動対（Ｔｒ２５、Ｔｒ２６）および第２の電流源Ｉｓ２１を含む第２の電流スイッチ回路とを備えるスレイブラッチ回路を有する。更に、スレイブラッチ回路は、第２の電流スイッチ回路の切り替え速度を低下させる手段を有する。【選択図】図３
2009201048.tif 000002
【特許請求の範囲】
【請求項１】
一対のトランジスタにより構成された第１のデータ読み込み用の差動対および一対のトランジスタにより構成された第１のデータ保持用の差動対を含む第１の上段回路と、一対のトランジスタにより構成された第１の電流スイッチ用の差動対および第１の電流源を含む第１の電流スイッチ回路とを備えるマスタラッチ回路と、
一対のトランジスタにより構成された第２のデータ読み込み用の差動対および一対のトランジスタにより構成された第２のデータ保持用の差動対を含む第２の上段回路と、一対のトランジスタにより構成された第２の電流スイッチ用の差動対および第２の電流源を含む第２の電流スイッチ回路とを備えるスレイブラッチ回路とを有するフリップフロップ回路において、
前記スレイブラッチ回路は、前記第２の前記電流スイッチ回路の切り替え速度を低下させる手段を有することを特徴とするフリップフロップ回路。
【請求項２】
前記第２の前記電流スイッチ回路の前記切り替え速度を低下させる前記手段は、前記第２の前記電流スイッチ用の前記差動対を構成する両トランジスタのエミッタ端子に設けられた抵抗であることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記第２の前記電流スイッチ回路の前記切り替え速度を低下させる前記手段は、前記第２の前記データ読み込み用の前記差動対を構成する両トランジスタのエミッタ端子に設けられた抵抗および前記第２の前記データ保持用の前記差動対を構成する両トランジスタのエミッタ端子に設けられた抵抗であることを特徴とする請求項１または２に記載のフリップフロップ回路。
【請求項４】
前記第１の前記電流スイッチ用の前記差動対を構成する両トランジスタのエミッタ端子に、抵抗を設けたことを特徴とする請求項２または３に記載のフリップフロップ回路。
【請求項５】
請求項１乃至４のいずれかに記載のフリップフロップ回路は、４０Ｇｂｐｓ以上１００Ｇｂｐｓ以下における動作用の回路であることを特徴とするフリップフロップ回路。
【請求項６】
請求項１乃至５のいずれかに記載のフリップフロップ回路を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路および当該フリップフロップ回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来のフリップフロップ回路として、例えば図１に示すようにエミッタ結合論理(emitter coupled logic:ECL)基本回路を用いたものが知られている（非特許文献１参照）。尚、図１の回路構成は、非特許文献１のFig.7に記載されている。当該回路はマスタラッチおよびスレイブラッチで構成され、マスタ・スレイブ型フリップフロップと呼ばれる。マスタラッチは上段のデータ読み込み用の差動対（Ｔｒ１１、Ｔｒ１２）と、上段のデータ保持用の正帰還差動対（Ｔｒ１３、Ｔｒ１４）と、下段の電流スイッチ用の差動対（Ｔｒ１５、Ｔｒ１６）と、エミッタフォロアとから構成される。正相（補相）データ端子ＤＴ／ＤＣは、マスタラッチの上段のデータ読み込み用の差動対を構成するトランジスタＴｒ１１、Ｔｒ１２のベース端子とそれぞれ接続される。
【０００３】
また正相（補相）クロック端子ＣＴ／ＣＣは、マスタラッチの下段の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のベース端子とそれぞれ接続される。トランジスタＴｒ１５、Ｔｒ１６のエミッタ端子側共通点は電流源Ｉｓ１１と接続されており、トランジスタＴｒ１５、Ｔｒ１６および電流源Ｉｓ１１はクロック信号を制御信号とする電流スイッチとして機能する。ＣＴがＨｉｇｈレベル、ＣＣがＬｏｗレベルの時、トランジスタＴｒ１５がＯｎ、トランジスタＴｒ１６がＯｆｆとなる。するとトランジスタＴｒ１１、Ｔｒ１２からの電流が駆動電流として電流源Ｉｓ１１へ流れ、マスタラッチは正相（補相）データ端子ＤＴ／ＤＣから入力されるデータを読み込む。次にＣＴがＬｏｗレベル、ＣＣがＨｉｇｈレベルの時、トランジスタＴｒ１５がＯｆｆ、トランジスタＴｒ１６がＯｎとなる。するとトランジスタＴｒ１３、Ｔｒ１４からの電流が駆動電流として電流源Ｉｓ１１へ流れ、マスタラッチはデータを保持する。エミッタフォロアはマスタラッチが保持するデータをスレイブラッチへ出力する際にインピーダンス変換をする回路であり、トランジスタＴｒ１７、Ｔｒ１８のエミッタ端子側をそれぞれ出力とする緩衡増幅器（バッファ）として機能する。
【０００４】
スレイブラッチは上段のデータ読み込み用の差動対（Ｔｒ２１、Ｔｒ２２）と、上段のデータ保持用の正帰還差動対（Ｔｒ２３、Ｔｒ２４）と、下段の電流スイッチ用の差動対（Ｔｒ２５、Ｔｒ２６）と、エミッタフォロアとから構成される。マスタラッチで保持出力されたデータは、スレイブラッチの上段のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のベース端子へそれぞれ入力される。また正相（補相）クロック端子ＣＴ／ＣＣは、スレイブラッチの下段の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のベース端子とそれぞれ接続される。トランジスタＴｒ２５、Ｔｒ２６のエミッタ端子側共通点は電流源Ｉｓ２１と接続されており、トランジスタＴｒ２５、Ｔｒ２６および電流源Ｉｓ２１はクロック信号を制御信号とする電流スイッチとして機能する。
【０００５】
ＣＴがＬｏｗレベル、ＣＣがＨｉｇｈレベルの時、トランジスタＴｒ２５がＯｎ、トランジスタＴｒ２６がＯｆｆとなる。するとトランジスタＴｒ２１、Ｔｒ２２からの電流が駆動電流として電流源Ｉｓ２１へ流れ、スレイブラッチはマスタラッチが保持出力するデータを読み込む。次にＣＴがＨｉｇｈレベル、ＣＣがＬｏｗレベルの時、トランジスタＴｒ２５がＯｆｆ、トランジスタＴｒ２６がＯｎとなる。するとトランジスタＴｒ２３、Ｔｒ２４からの電流が駆動電流として電流源Ｉｓ２１へ流れ、スレイブラッチはデータを保持する。エミッタフォロアはスレイブラッチが保持するデータを出力する際にインピーダンス変換をする回路であり、トランジスタＴｒ２７、Ｔｒ２８のエミッタ端子側をそれぞれ正相（補相）出力端子ＱＴ／ＱＣとする緩衡増幅器（バッファ）として機能する。このようにマスタ・スレイブ型フリップフロップは正相（補相）入力端子ＤＴ／ＤＣから入力されたデータをクロックに応じて一時的に保持し、正相（補相）出力端子ＱＴ／ＱＣから出力する動作を繰り返す。
【非特許文献１】Abed-Elhak Kasbari, Philippe Andre, AgnieszkaKonczykowska, Muriel Riet, Sylvain Blayac, Habiba Ouslimani, and Jean Godin,“Design of High-Speed Master-Slave D-Type Flip-Flop in InP DHBTTechnology”, IEEE Transactions on Microwave Theory andTechniques, vol.50, No.12, December 2002
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のフリップフロップ回路では、クロックノイズのため、データ出力波形品質が劣化するという問題がある。マスタラッチおよびスレイブラッチはクロック信号を制御信号として、下段の電流スイッチを切り替え、上段のデータ読み込み用の差動対と上段のデータ保持用の差動対の動作タイミングを制御している。しかし、電流スイッチの切り替えには有限の時間を要するため、マスタラッチおよびスレイブラッチには、データ読み込み状態からデータ保持状態への過渡状態が存在する。逆に、データ保持状態からデータ読み込み状態への過渡状態も存在する。クロックノイズは、上記の過渡状態に発生する。
【０００７】
ここで、従来のフリップフロップ回路において、スレイブラッチがデータ読み込み状態からデータ保持状態へ遷移する過渡状態を考える。データ読み込み状態において、正相（補相）出力端子ＱＴはＨｉｇｈレベル、正相（補相）出力端子ＱＣはＬｏｗレベルとする。つまり、スレイブラッチの上段のデータ読み込み用の差動対を構成するトランジスタＴｒ２１はＯｆｆ、トランジスタＴｒ２２はＯｎであり、スレイブラッチの上段のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４はＯｆｆであるが、トランジスタＴｒ２３のベース端子はＬｏｗレベル、トランジスタＴｒ２４のベース端子はＨｉｇｈレベルとなっている。
【０００８】
スレイブラッチがデータ読み込み状態からデータ保持状態へ遷移するとき、スレイブラッチの上段のデータ読み込み用の差動対を流れる電流は減少し、上段のデータ保持用の差動対に電流が流れ出す。したがってトランジスタＴｒ２２がＯｎからＯｆｆに、トランジスタＴｒ２４がＯｆｆからＯｎへと切り替わる。このとき、トランジスタＴｒ２４のベース・コレクタ間容量の充電に時間を要するため、トランジスタＴｒ２２がＯｎからＯｆｆとなる速度と比べて、トランジスタＴｒ２４がＯｆｆからＯｎとなる速度が低い。上記の速度差のため、負荷抵抗Ｒ２２を流れる電流が減少する。すなわち、トランジスタＴｒ２４のコレクタ端子の電位が上昇する。これにより、正相（補相）出力端子ＱＣにクロックが漏れ込んだようなクロックノイズが発生する。
【０００９】
図２に４０Ｇｂｐｓ動作時のフリップフロップの出力波形を示す。Ｌｏｗレベルのクロックノイズは２５０ｍＶｐｐ、Ｈｉｇｈレベルのクロックノイズは８０ｍＶｐｐである。クロックノイズのためデータ出力波形品質が劣化し、有効論理振幅が低減していることがわかる。
【００１０】
本発明は、こうした問題に鑑みてなされたものであり、データ出力波形品質の劣化を抑制できるフリップフロップ回路および半導体装置を提供するものである。
【課題を解決するための手段】
【００１１】
上記目的達成のため、本発明に係るフリップフロップ回路では、一対のトランジスタにより構成された第１のデータ読み込み用の差動対および一対のトランジスタにより構成された第１のデータ保持用の差動対を含む第１の上段回路と、一対のトランジスタにより構成された第１の電流スイッチ用の差動対および第１の電流源を含む第１の電流スイッチ回路とを備えるマスタラッチ回路と、一対のトランジスタにより構成された第２のデータ読み込み用の差動対および一対のトランジスタにより構成された第２のデータ保持用の差動対を含む第２の上段回路と、一対のトランジスタにより構成された第２の電流スイッチ用の差動対および第２の電流源を含む第２の電流スイッチ回路とを備えるスレイブラッチ回路とを有する。更に、前記スレイブラッチ回路は、前記第２の前記電流スイッチ回路の切り替え速度を低下させる手段を有することを特徴としている。
【００１２】
また、請求項２に記載のように、請求項１に記載の本発明に係るフリップフロップ回路では、前記第２の前記電流スイッチ回路の前記切り替え速度を低下させる前記手段は、前記第２の前記電流スイッチ用の前記差動対を構成する両トランジスタのエミッタ端子に設けられた抵抗であることを特徴としている。
【００１３】
また、請求項３に記載のように、請求項１または２に記載の本発明に係るフリップフロップ回路では、前記第２の前記電流スイッチ回路の前記切り替え速度を低下させる前記手段は、前記第２の前記データ読み込み用の前記差動対を構成する両トランジスタのエミッタ端子に設けられた抵抗および前記第２の前記データ保持用の前記差動対を構成する両トランジスタのエミッタ端子に設けられた抵抗であることを特徴としている。
【００１４】
また、請求項４に記載のように、請求項２または３に記載の本発明に係るフリップフロップ回路では、前記第１の前記電流スイッチ用の前記差動対を構成する両トランジスタのエミッタ端子に、抵抗を設けたことを特徴としている。
【００１５】
また、請求項５に記載のように、請求項１乃至４のいずれかに記載の本発明に係るフリップフロップ回路は、４０Ｇｂｐｓ以上１００Ｇｂｐｓ以下における動作用の回路であることを特徴としている。
【００１６】
また、請求項６に記載のように、本発明に係る半導体装置は、請求項１乃至５のいずれかに記載のフリップフロップ回路を含む。
【発明の効果】
【００１７】
本発明に係るフリップフロップ回路によれば、スレイブラッチ回路は第２の電流スイッチ回路の切り替え速度を低下させる手段を有するので、データ出力波形品質の劣化を抑制することができる。
【００１８】
また、本発明に係るフリップフロップ回路によれば、第１の電流スイッチ用の差動対を構成する両トランジスタのエミッタ端子に抵抗を設けているので、入力感度特性を劣化させることなく、マスタラッチ回路におけるスレイブラッチ回路と同様のクロックの漏れ込みを抑制でき、データ出力波形品質の劣化をより抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の第１乃至第５の実施の形態に係る半導体装置について、図３乃至図１２を参照して説明する。なお、第１乃至第５の実施の形態に係る半導体装置は、ＩｎＰ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ（ＨＢＴ）技術が用いられた、４０Ｇｂｐｓ動作用のフリップフロップ回路を有する。
【００２０】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体装置に含まれるフリップフロップ回路の構成について、図３を参照して説明する。図３は、本発明の第１の実施の形態を示す図である。図３に示すように、第１の実施の形態に係るフリップフロップ回路は、マスタラッチ回路とスレイブラッチ回路により構成される。マスタラッチ回路は、一対のトランジスタＴｒ１１、Ｔｒ１２により構成された第１のデータ読み込み用の差動対および一対のトランジスタＴｒ１３、Ｔｒ１４により構成された第１のデータ保持用の差動対を含む第１の上段回路と、一対のトランジスタＴｒ１５、Ｔｒ１６により構成された第１の電流スイッチ用の差動対および第１の電流源Ｉｓ１１を含む第１の電流スイッチ回路と、エミッタフォロアとを備えている。更に、第１の上段回路は、負荷抵抗Ｒ１１、Ｒ１２を備えている。
【００２１】
正相（補相）データ端子ＤＴ／ＤＣは、マスタラッチ回路の第１のデータ読み込み用の差動対を構成するトランジスタＴｒ１１、Ｔｒ１２のベース端子とそれぞれ接続される。また、正相（補相）クロック端子ＣＴ／ＣＣは、マスタラッチ回路の第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のベース端子とそれぞれ接続される。トランジスタＴｒ１５、Ｔｒ１６のエミッタ端子側共通点は、電流源Ｉｓ１１と接続される。そして、トランジスタＴｒ１５、Ｔｒ１６および電流源Ｉｓ１１はクロック信号を制御信号とする電流スイッチとして機能する。
【００２２】
正相（補相）クロック端子ＣＴがＨｉｇｈレベル、正相（補相）クロック端子ＣＣがＬｏｗレベルの時、トランジスタＴｒ１５がＯｎ、トランジスタＴｒ１６がＯｆｆとなる。するとトランジスタＴｒ１１、Ｔｒ１２からの電流が駆動電流として電流源Ｉｓ１１へ流れ、マスタラッチ回路は正相（補相）データ端子ＤＴ／ＤＣから入力されるデータを読み込む。次に、正相（補相）クロック端子ＣＴがＬｏｗレベル、正相（補相）クロック端子ＣＣがＨｉｇｈレベルの時、トランジスタＴｒ１５がＯｆｆ、トランジスタＴｒ１６がＯｎとなる。するとトランジスタＴｒ１３、Ｔｒ１４からの電流が駆動電流として電流源Ｉｓ１１へ流れ、マスタラッチ回路はデータを保持する。エミッタフォロアは、マスタラッチ回路が保持するデータをスレイブラッチ回路へ出力する際にインピーダンス変換をする回路であり、トランジスタＴｒ１７、Ｔｒ１８のエミッタ端子側をそれぞれ出力とする緩衡増幅器（バッファ）として機能する。なお、トランジスタＴｒ１７のエミッタ端子と電流源１２とが接続され、トランジスタＴｒ１８のエミッタ端子と電流源１３とが接続される。
【００２３】
一方、スレイブラッチ回路は、一対のトランジスタＴｒ２１、Ｔｒ２２により構成された第２のデータ読み込み用の差動対および一対のトランジスタＴｒ２３、Ｔｒ２４により構成された第２のデータ保持用の差動対を含む第２の上段回路と、一対のトランジスタＴｒ２５、Ｔｒ２６により構成された第２の電流スイッチ用の差動対および第２の電流源Ｉｓ２１を含む第２の電流スイッチ回路と、エミッタフォロアとを備えている。更に、第２の上段回路は、負荷抵抗Ｒ２１、Ｒ２２を備えている。マスタラッチ回路で保持出力されたデータは、スレイブラッチ回路の第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のベース端子へそれぞれ入力される。また、正相（補相）クロック端子ＣＴ／ＣＣは、スレイブラッチ回路の第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のベース端子とそれぞれ接続される。トランジスタＴｒ２５、Ｔｒ２６のエミッタ端子側共通点は電流源Ｉｓ２１と接続されており、トランジスタＴｒ２５、Ｔｒ２６および電流源Ｉｓ２１はクロック信号を制御信号とする電流スイッチとして機能する。
【００２４】
正相（補相）クロック端子ＣＴがＬｏｗレベル、正相（補相）クロック端子ＣＣがＨｉｇｈレベルの時、トランジスタＴｒ２５がＯｎ、トランジスタＴｒ２６がＯｆｆとなる。するとトランジスタＴｒ２１、Ｔｒ２２からの電流が駆動電流として電流源Ｉｓ２１へ流れ、スレイブラッチ回路は、マスタラッチ回路が保持出力するデータを読み込む。次に、正相（補相）クロック端子ＣＴがＨｉｇｈレベル、正相（補相）クロック端子ＣＣがＬｏｗレベルの時、トランジスタＴｒ２５がＯｆｆ、トランジスタＴｒ２６がＯｎとなる。するとトランジスタＴｒ２３、Ｔｒ２４からの電流が駆動電流として電流源Ｉｓ２１へ流れ、スレイブラッチ回路はデータを保持する。
【００２５】
エミッタフォロアはスレイブラッチ回路が保持するデータを出力する際にインピーダンス変換をする回路であり、トランジスタＴｒ２７、Ｔｒ２８のエミッタ端子側をそれぞれ正相（補相）出力端子ＱＴ／ＱＣとする緩衡増幅器（バッファ）として機能する。なお、トランジスタＴｒ２７のエミッタ端子と電流源２２とが接続され、トランジスタＴｒ２８のエミッタ端子と電流源２３とが接続される。このようにして、第１の実施の形態に係るフリップフロップ回路は、正相（補相）入力端子ＤＴ／ＤＣから入力されたデータをクロック信号に応じて一時的に保持し、正相（補相）出力端子ＱＴ／ＱＣから出力する動作を繰り返し行う。
【００２６】
次に、第１の実施の形態に係るフリップフロップ回路におけるデータ出力波形品質の劣化抑制効果について、図４を参照して説明する。従来と同様に、第１の実施の形態に係るフリップフロップ回路でも、マスタラッチ回路およびスレイブラッチ回路はクロック信号を制御信号として、第１および第２の電流スイッチ回路を切り替えているが、第１および第２の電流スイッチ回路の切り替えには有限の時間を要するため、マスタラッチ回路およびスレイブラッチ回路には、データ読み込み状態からデータ保持状態への過渡状態と、データ保持状態からデータ読み込み状態への過渡状態とが存在する。このため、図４に示すように、クロックノイズが上記の過渡状態に発生している。
【００２７】
ここで、従来のフリップフロップ回路におけるデータ出力波形品質の劣化は、データ読み込み状態からデータ保持状態への過渡状態およびデータ保持状態からデータ読み込み状態への過渡状態に発生するクロックノイズが原因であった。具体的には、スレイブラッチ回路におけるデータ読み込み状態からデータ保持状態への過渡状態に発生するクロックノイズを例にとると、データ読み込み状態において、正相（補相）出力端子ＱＴをＨｉｇｈレベル、正相（補相）出力端子ＱＣをＬｏｗレベルとした場合、スレイブラッチ回路がデータ読み込み状態からデータ保持状態へ遷移するにつれ、トランジスタＴｒ２２がＯｎからＯｆｆへ、トランジスタＴｒ２４がＯｆｆからＯｎへと切り替わる。しかし、トランジスタＴｒ２４のベース・コレクタ間容量の充電に時間を要するため、トランジスタＴｒ２２がＯｎからＯｆｆへ切り替わる速度と比べて、トランジスタＴｒ２４がＯｆｆからＯｎへ切り替わる速度が低くなり、上記の速度差のため、負荷抵抗Ｒ２２を流れる電流が減少していた。すなわち、トランジスタＴｒ２４のコレクタ端子の電位が上昇していた。これにより、正相（補相）出力端子ＱＣにクロックが漏れ込んだようなクロックノイズが発生していた。
【００２８】
一方、データ読み込み状態において、正相（補相）出力端子ＱＴをＬｏｗレベル、正相（補相）出力端子ＱＣをＨｉｇｈレベルとした場合には、トランジスタＴｒ２１がＯｎからＯｆｆへ切り替わる速度と比べて、トランジスタＴｒ２３がＯｆｆからＯｎへ切り替わる速度が低くなり、上記の速度差のため、負荷抵抗Ｒ２１を流れる電流が減少していた。すなわち、トランジスタＴｒ２３のコレクタ端子の電位が上昇していた。これにより、正相（補相）出力端子ＱＴにクロックが漏れ込んだようなクロックノイズが発生していた。また、スレイブラッチ回路におけるデータ保持状態からデータ読み込み状態へ遷移する過渡状態でも、同様に、クロックが漏れ込んだようなクロックノイズが発生していた。これから、当該クロックノイズのため、データ出力波形品質が劣化していた。
【００２９】
そこで、第１の実施の形態に係るフリップフロップ回路のスレイブラッチ回路は、更に、第２の電流スイッチ回路の切り替え速度を低下させる手段を有している。具体的には、上記手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６である。抵抗Ｒ２５、Ｒ２６により、第２の電流スイッチ回路の切り替え速度が低下する。すると、スレイブラッチ回路におけるデータ読み込み状態からデータ保持状態へ遷移する過渡状態において、第２のデータ読み込み用の差動対（Ｔｒ２１、Ｔｒ２２）を流れる電流の単位時間当たりの減少分も低下するため、第２のデータ保持用の差動対（Ｔｒ２３、Ｔｒ２４）が動作するまでに発生する、負荷抵抗Ｒ２１、Ｒ２２を流れる電流の減少を抑制できる。また、スレイブラッチ回路におけるデータ保持状態からデータ読み込み状態へ遷移する過渡状態でも同様に抑制できる。よって、正相（補相）出力端子ＱＴ／ＱＣにクロックが漏れ込んだようなクロックノイズを抑制でき、データ出力波形品質の劣化を抑制できる。
【００３０】
図４は、第１の実施の形態のフリップフロップの出力波形を示す図である。図４では、図３に示した構成のフリップフロップ回路における４０Ｇｂｐｓ動作時のデータ出力波形のシミュレーション結果を示している。なお、当該シミュレーションには回路シミュレータとして汎用的であるＳＰＩＣＥを用いた。図４に示したように、Ｌｏｗレベルのクロックノイズは１４０ｍＶｐｐ、Ｈｉｇｈレベルのクロックノイズは５０ｍＶｐｐである。これから、従来のフリップフロップ回路と比べて、Ｌｏｗレベルのクロックノイズは１１０ｍＶ、Ｈｉｇｈレベルのクロックノイズは３０ｍＶ改善されていることがわかる。
【００３１】
以上より、本発明の第１の実施の形態に係るフリップフロップ回路を有する半導体装置によれば、スレイブラッチ回路は、第２の電流スイッチ回路の切り替え速度を低下させる手段を有する。当該手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６である。これにより、データ出力波形品質の劣化を抑制することができる。
【００３２】
（第２の実施の形態）
次に、第２の実施の形態に係るフリップフロップ回路を有する半導体装置について、第１の実施の形態に係るフリップフロップ回路を有する半導体装置と異なる点を中心に図５乃至図６を参照して説明する。また、第２の実施の形態に係るフリップフロップ回路について、第１の実施の形態に係るフリップフロップ回路と同様の構造には同じ番号を付し、説明を省略する。図５は、本発明の第２の実施の形態を示す図である。図５に示すように、第２の実施の形態に係るフリップフロップ回路は、第１の実施の形態に係るフリップフロップ回路とほとんど同じである。
【００３３】
第２の実施の形態に係るフリップフロップ回路が第１の実施の形態に係るフリップフロップ回路と異なる点は、第２の電流スイッチ回路の切り替え速度を低下させる手段が異なることである。具体的には、第１の実施の形態では、第２の電流スイッチ回路の切り替え速度を低下させる手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６である。しかし、第２の実施の形態では、当該手段は、第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のエミッタ端子に設けられた抵抗Ｒ２１１、Ｒ２２１および第２のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４のエミッタ端子に設けられた抵抗Ｒ２３、Ｒ２４である。
【００３４】
トランジスタＴｒ２１のエミッタ端子に抵抗Ｒ２１１を設け、トランジスタＴｒ２２のエミッタ端子に抵抗Ｒ２２１を設け、トランジスタＴｒ２３のエミッタ端子に抵抗Ｒ２３を設け、トランジスタＴｒ２４のエミッタ端子に抵抗Ｒ２４を設けることで、第２の電流スイッチ回路が駆動する負荷を大きく見せている。負荷が大きくなると、第２の電流スイッチ回路の切り替え速度は低下する。これから、第１の実施の形態と同様の理由により、スレイブラッチ回路において、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に発生するクロックノイズを抑制できる。よって、データ出力波形品質の劣化を抑制することができる。
【００３５】
図６は、第２の実施の形態のフリップフロップの出力波形を示す図である。図６では、図５に示した構成のフリップフロップ回路における４０Ｇｂｐｓ動作時のデータ出力波形のシミュレーション結果を示している。なお、当該シミュレーションでもＳＰＩＣＥを用いた。図６に示したように、Ｌｏｗレベルのクロックノイズは１３０ｍＶｐｐ、Ｈｉｇｈレベルのクロックノイズは５０ｍＶｐｐである。これから、従来のフリップフロップ回路と比べて、Ｌｏｗレベルのクロックノイズは１２０ｍＶ、Ｈｉｇｈレベルのクロックノイズは３０ｍＶ改善されていることがわかる。
【００３６】
以上より、本発明の第２の実施の形態に係るフリップフロップ回路を有する半導体装置によれば、第２の電流スイッチ回路の切り替え速度を低下させる手段は、第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のエミッタ端子に設けられた抵抗Ｒ２１１、Ｒ２２１および第２のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４のエミッタ端子に設けられた抵抗Ｒ２３、Ｒ２４である。このようにしても、データ出力波形品質の劣化を抑制することができる。
【００３７】
（第３の実施の形態）
次に、第３の実施の形態に係るフリップフロップ回路を有する半導体装置について、第１の実施の形態に係るフリップフロップ回路を有する半導体装置と異なる点を中心に図７乃至図８を参照して説明する。また、第３の実施の形態に係るフリップフロップ回路について、第１の実施の形態に係るフリップフロップ回路と同様の構造には同じ番号を付し、説明を省略する。図７は、本発明の第３の実施の形態を示す図である。図７に示すように、第３の実施の形態に係るフリップフロップ回路は、第１の実施の形態に係るフリップフロップ回路とほとんど同じである。
【００３８】
第３の実施の形態に係るフリップフロップ回路が第１の実施の形態に係るフリップフロップ回路と異なる点は、第２の電流スイッチ回路の切り替え速度を低下させる手段が異なることである。具体的には、第１の実施の形態では、第２の電流スイッチ回路の切り替え速度を低下させる手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６である。しかし、第３の実施の形態では、当該手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６、第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のエミッタ端子に設けられた抵抗Ｒ２１１、Ｒ２２１および第２のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４のエミッタ端子に設けられた抵抗Ｒ２３、Ｒ２４である。
【００３９】
すなわち、第３の実施の形態に係るフリップフロップ回路は、第２の実施の形態における、第２の電流スイッチ回路の切り替え速度を低下させる手段を、第１の実施の形態に係るフリップフロップ回路に追加した構成となっている。第１および第２の実施の形態と同様の理由により、第２の電流スイッチ回路の切り替え速度が低下する。これから、スレイブラッチ回路において、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に発生するクロックノイズを抑制できる。よって、データ出力波形品質の劣化を抑制することができる。
【００４０】
図８は、第３の実施の形態でのフリップフロップの出力波形を示す図である。図８では、図７に示した構成のフリップフロップ回路における４０Ｇｂｐｓ動作時のデータ出力波形のシミュレーション結果を示している。なお、当該シミュレーションでもＳＰＩＣＥを用いた。図８に示したように、Ｌｏｗレベルのクロックノイズは１２０ｍＶｐｐ、Ｈｉｇｈレベルのクロックノイズは４０ｍＶｐｐである。これから、従来のフリップフロップ回路と比べて、Ｌｏｗレベルのクロックノイズは１３０ｍＶ、Ｈｉｇｈレベルのクロックノイズは４０ｍＶ改善されていることがわかる。また、第１の実施の形態および第２の実施の形態と比べても、ＬｏｗレベルのクロックノイズおよびＨｉｇｈレベルのクロックノイズが改善されている。
【００４１】
以上より、本発明の第３の実施の形態に係るフリップフロップ回路を有する半導体装置によれば、第２の電流スイッチ回路の切り替え速度を低下させる手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６、第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のエミッタ端子に設けられた抵抗Ｒ２１１、Ｒ２２１および第２のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４のエミッタ端子に設けられた抵抗Ｒ２３、Ｒ２４である。これにより、データ出力波形品質の劣化をより抑制することができる。
【００４２】
（第４の実施の形態）
次に、第４の実施の形態に係るフリップフロップ回路を有する半導体装置について、第１の実施の形態に係るフリップフロップ回路を有する半導体装置と異なる点を中心に図９乃至図１０を参照して説明する。また、第４の実施の形態に係るフリップフロップ回路について、第１の実施の形態に係るフリップフロップ回路と同様の構造には同じ番号を付し、説明を省略する。図９は、本発明の第４の実施の形態を示す図である。図９に示すように、第４の実施の形態に係るフリップフロップ回路は、第１の実施の形態に係るフリップフロップ回路とほとんど同じである。第４の実施の形態に係るフリップフロップ回路が第１の実施の形態に係るフリップフロップ回路と異なる点は、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けたことである。
【００４３】
以下、第４の実施の形態に係るフリップフロップ回路において、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けた理由について説明する。従来のフリップフロップ回路では、スレイブラッチ回路において、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に、クロックが漏れ込んだようなクロックノイズが発生していた。当該クロックノイズのため、データ出力波形品質が劣化していた。そこで、第１の実施の形態に係るフリップフロップ回路では、上記クロックノイズを抑制し、データ出力波形品質の劣化を抑制するため、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に抵抗Ｒ２５、Ｒ２６を設けている。しかしながら、マスタラッチ回路においても、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に、スレイブラッチ回路と同様のクロックの漏れ込みが発生する。当該クロックの漏れ込みのため、マスタラッチ回路からスレイブラッチ回路へ出力するデータの波形が劣化する。
【００４４】
そこで、第４の実施の形態に係るフリップフロップ回路では、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けることで、第１の電流スイッチ回路の切り替え速度を低下させている。すると、スレイブラッチ回路と同様に、マスタラッチ回路におけるデータ読み込み状態からデータ保持状態へ遷移する過渡状態において、第１のデータ読み込み用の差動対（Ｔｒ１１、Ｔｒ１２）を流れる電流の単位時間当たりの減少分も低下するため、第１のデータ保持用の差動対（Ｔｒ１３、Ｔｒ１４）が動作するまでに発生する、負荷抵抗Ｒ１１、Ｒ１２を流れる電流の減少を抑制できる。また、マスタラッチ回路におけるデータ保持状態からデータ読み込み状態へ遷移する過渡状態でも同様に抑制できる。よって、スレイブラッチ回路と同様のクロックの漏れ込みを抑制でき、比較的波形品質の良いデータをマスタラッチ回路からスレイブラッチ回路へ出力することができる。
【００４５】
更に、第４の実施の形態に係るフリップフロップ回路では、第１の実施の形態と同様に、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に抵抗Ｒ２５、Ｒ２６を設けているので、第１の実施の形態と同様の理由により、スレイブラッチ回路において、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に発生するクロックノイズを抑制できる。よって、データ出力波形品質の劣化を抑制することができる。
【００４６】
なお、マスタラッチ回路の第１のデータ読み込み用の差動対を構成するトランジスタＴｒ１１、Ｔｒ１２の各エミッタ端子および第１のデータ保持用の差動対を構成するトランジスタＴｒ１３、Ｔｒ１４の各エミッタ端子に抵抗を設けていないことには理由がある。マスタラッチ回路の第１のデータ読み込み用の差動対（Ｔｒ１１、Ｔｒ１２）および第１のデータ保持用の差動対（Ｔｒ１３、Ｔｒ１４）に抵抗を設けると、当該差動対の利得が下がり、フリップフロップ回路の入力感度特性が劣化するという問題がある。したがって、入力感度特性を劣化させることなく、マスタラッチ回路におけるスレイブラッチ回路と同様のクロックの漏れ込みを抑制し、比較的波形品質の良いデータをマスタラッチ回路からスレイブラッチ回路へ出力するため、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子にのみ抵抗Ｒ１５、Ｒ１６を設けている。
【００４７】
図１０は、第４の実施の形態でのフリップフロップの出力波形を示す図である。図１０では、図９に示した構成のフリップフロップ回路における４０Ｇｂｐｓ動作時のデータ出力波形のシミュレーション結果を示している。なお、当該シミュレーションでもＳＰＩＣＥを用いた。図１０に示したように、Ｌｏｗレベルのクロックノイズは１２０ｍＶｐｐ、Ｈｉｇｈレベルのクロックノイズは４０ｍＶｐｐである。これから、従来のフリップフロップ回路と比べて、Ｌｏｗレベルのクロックノイズは１３０ｍＶ、Ｈｉｇｈレベルのクロックノイズは４０ｍＶ改善されていることがわかる。また、第１の実施の形態および第２の実施の形態と比べても、ＬｏｗレベルのクロックノイズおよびＨｉｇｈレベルのクロックノイズが改善されている。
【００４８】
以上より、本発明の第４の実施の形態に係るフリップフロップ回路を有する半導体装置によれば、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に抵抗Ｒ２５、Ｒ２６を設けているので、第１の実施の形態と同様の効果を取得できる。また、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けているので、入力感度特性を劣化させることなく、マスタラッチ回路におけるスレイブラッチ回路と同様のクロックの漏れ込みを抑制し、比較的波形品質の良いデータをマスタラッチ回路からスレイブラッチ回路へ出力できる。これから、データ出力波形品質の劣化をより抑制することができる。
【００４９】
（第５の実施の形態）
次に、第５の実施の形態に係るフリップフロップ回路を有する半導体装置について、第４の実施の形態に係るフリップフロップ回路を有する半導体装置と異なる点を中心に図１１乃至図１２を参照して説明する。また、第５の実施の形態に係るフリップフロップ回路について、第４の実施の形態に係るフリップフロップ回路と同様の構造には同じ番号を付し、説明を省略する。図１１は、本発明の第５の実施の形態を示す図である。図１１に示すように、第５の実施の形態に係るフリップフロップ回路は、第４の実施の形態に係るフリップフロップ回路とほとんど同じである。
【００５０】
第５の実施の形態に係るフリップフロップ回路が第４の実施の形態に係るフリップフロップ回路と異なる点は、第２の電流スイッチ回路の切り替え速度を低下させる手段が異なることである。具体的には、第４の実施の形態では、第２の電流スイッチ回路の切り替え速度を低下させる手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６である。しかし、第５の実施の形態では、当該手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６、第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のエミッタ端子に設けられた抵抗Ｒ２１１、Ｒ２２１および第２のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４のエミッタ端子に設けられた抵抗Ｒ２３、Ｒ２４である。
【００５１】
すなわち、第５の実施の形態に係るフリップフロップ回路は、第２の実施の形態における、第２の電流スイッチ回路の切り替え速度を低下させる手段を、第４の実施の形態に係るフリップフロップ回路に追加した構成となっている。または、第４の実施の形態における抵抗Ｒ１５、Ｒ１６を、第３の実施の形態に係るフリップフロップ回路における第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に追加した構成となっている。第１および第２の実施の形態と同様の理由により、第２の電流スイッチ回路の切り替え速度は低下する。これから、スレイブラッチ回路において、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に発生するクロックノイズを抑制できる。よって、データ出力波形品質の劣化を抑制することができる。
【００５２】
更に、第５の実施の形態に係るフリップフロップ回路は、第４の実施の形態と同様に、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けているので、第４の実施の形態と同様の理由により、第１の電流スイッチ回路の切り替え速度が低下する。これから、入力感度特性を劣化させることなく、マスタラッチ回路において、データ保持状態からデータ読み込み状態への過渡状態およびデータ読み込み状態からデータ保持状態への過渡状態に発生する、スレイブラッチ回路と同様のクロックの漏れ込みを抑制できる。よって、比較的波形品質の良いデータをマスタラッチ回路からスレイブラッチ回路へ出力することができる。これから、データ出力波形品質の劣化をより抑制することができる。
【００５３】
図１２は、第５の実施の形態でのフリップフロップの出力波形を示す図である。図１２では、図１１に示した構成のフリップフロップ回路における４０Ｇｂｐｓ動作時のデータ出力波形のシミュレーション結果を示している。なお、当該シミュレーションでもＳＰＩＣＥを用いた。図１２に示したように、Ｌｏｗレベルのクロックノイズは１１０ｍＶｐｐ、Ｈｉｇｈレベルのクロックノイズは４０ｍＶｐｐである。これから、従来のフリップフロップ回路と比べて、Ｌｏｗレベルのクロックノイズは１４０ｍＶ、Ｈｉｇｈレベルのクロックノイズは４０ｍＶ改善されていることがわかる。また、第４の実施の形態と比べても、Ｌｏｗレベルのクロックノイズが改善されている。
【００５４】
以上より、本発明の第５の実施の形態に係るフリップフロップ回路を有する半導体装置によれば、第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けているので、第４の実施の形態と同様の効果を取得できる。また、第２の電流スイッチ回路の切り替え速度を低下させる手段は、第２の電流スイッチ用の差動対を構成するトランジスタＴｒ２５、Ｔｒ２６のエミッタ端子に設けられた抵抗Ｒ２５、Ｒ２６、第２のデータ読み込み用の差動対を構成するトランジスタＴｒ２１、Ｔｒ２２のエミッタ端子に設けられた抵抗Ｒ２１１、Ｒ２２１および第２のデータ保持用の差動対を構成するトランジスタＴｒ２３、Ｔｒ２４のエミッタ端子に設けられた抵抗Ｒ２３、Ｒ２４である。これにより、データ出力波形品質の劣化をより抑制することができる。
【００５５】
なお、以上に述べた実施の形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施の形態に適用可能である。例えば、第１乃至第５の実施の形態に係る半導体装置では、第１乃至第５の実施の形態に係るフリップフロップ回路を有しているが、他の回路を含んでいても同様の効果を取得できる。
【００５６】
また、第１の実施の形態に係るフリップフロップ回路における第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けた回路を、第４の実施の形態に係るフリップフロップ回路とし、第３の実施の形態に係るフリップフロップ回路における第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けた回路を、第５の実施の形態に係るフリップフロップ回路としているが、特にこれに限定されるものでなく、第２の実施の形態に係るフリップフロップ回路における第１の電流スイッチ用の差動対を構成するトランジスタＴｒ１５、Ｔｒ１６のエミッタ端子に抵抗Ｒ１５、Ｒ１６を設けても良い。
【００５７】
また、第１乃至第５の実施の形態に係る半導体装置が有するフリップフロップ回路は、４０Ｇｂｐｓ動作用の回路であるが、特にこれに限定されるものでなく、４０Ｇｂｐｓ以上の動作用の回路でも同様の効果を取得できる。特に、４０Ｇｂｐｓ以上１００Ｇｂｐｓ以下における動作用の回路において有効である。
【図面の簡単な説明】
【００５８】
【図１】従来のフリップフロップの回路構成を示す図である。
【図２】従来のフリップフロップの出力波形を示す図である。
【図３】本発明の第１の実施の形態を示す図である。
【図４】第１の実施の形態のフリップフロップの出力波形を示す図である。
【図５】本発明の第２の実施の形態を示す図である。
【図６】第２の実施の形態のフリップフロップの出力波形を示す図である。
【図７】本発明の第３の実施の形態を示す図である。
【図８】第３の実施の形態でのフリップフロップの出力波形を示す図である。
【図９】本発明の第４の実施の形態を示す図である。
【図１０】第４の実施の形態でのフリップフロップの出力波形を示す図である。
【図１１】本発明の第５の実施の形態を示す図である。
【図１２】第５の実施の形態でのフリップフロップの出力波形を示す図である。
【符号の説明】
【００５９】
Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ２１、Ｔｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５、Ｔｒ２６、Ｔｒ２７、Ｔｒ２８  トランジスタ、
Ｉｓ１１、Ｉｓ１２、Ｉｓ１３、Ｉｓ２１、Ｉｓ２２、Ｉｓ２３  電流源、
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２  負荷抵抗、
Ｒ１５、Ｒ１６、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２１１、Ｒ２２１  抵抗、
ＤＴ、ＤＣ  正相（補相）データ端子、
ＣＴ、ＣＣ  正相（補相）クロック端子、
ＱＴ、ＱＣ  正相（補相）出力端子、
【図１】
2009201048.tif 000003
【図２】
2009201048.tif 000004
【図３】
2009201048.tif 000005
【図４】
2009201048.tif 000006
【図５】
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【図６】
2009201048.tif 000008
【図７】
2009201048.tif 000009
【図８】
2009201048.tif 000010
【図９】
2009201048.tif 000011
【図１０】
2009201048.tif 000012
【図１１】
2009201048.tif 000013
【図１２】
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