(57)【要約】【課題】シフトレジスタ回路システムにおいて消費電力を低減することである。【解決手段】シフトレジスタ回路システムは、シフトレジスタ回路部４０と出力回路部３２を含んで構成される。シフトレジスタ回路部４０のブートストラップ回路２６に含まれる後段容量素子と、出力回路部３２のトランジスタのゲート容量２７と、後段容量素子と出力回路部３２とを接続する信号線にぶら下がる寄生容量２８それぞれの容量の大きさと、出力回路部３２のトランジスタの閾値とを適切に設定して、シフトレジスタ回路部４０の入力信号の電圧振幅（ＶＨ１−ＶＬ）を、出力回路部３２の電圧振幅（ＶＨ２−ＶＬ）より小さく設定する。【選択図】図２
2009047812.tif 000002
【特許請求の範囲】
【請求項１】
走査信号線とデータ信号線によりマトリクス状に配置された表示領域に所望の表示を行う表示装置に用いられ、前記走査信号線またはデータ信号線を選択する選択信号を出力するシフトレジスタ回路システムであって、
同じ導電型のトランジスタからなり、入力信号によりシフト信号を出力するシフトレジスタ回路と、前記シフト信号により前記選択信号を出力する出力回路を備え、
前記シフトレジタ回路は、前記シフト信号をブートストラップするブートストラップ回路を有することを特徴とするシフトレジスタ回路システム。
【請求項２】
同じ導電型を有し、入力信号に応答する少なくとも１つのトランジスタを含む複数のトランジスタを、クロック信号線と予め設定された所定電位ＶＬを有する所定電位信号線との間に直列に接続してインバータ回路を構成し、前段出力ノードを有する前段回路と、
前記導電型を有し、前記前段出力ノードの信号に応答する少なくとも１つのトランジスタを含む複数のトランジスタを前記クロック信号線と前記所定電位信号線との間に直列に接続してインバータ回路を構成し、後段出力ノードを有する後段回路と、
前記導電型を有し、前記後段出力ノードの信号に応答する後段応答トランジスタと、前記前段出力ノードの信号に応答する前段応答トランジスタとを、ブートストラップ信号線と前記所定電位信号線との間に接続し、前記前段応答トランジスタと前記後段応答トランジスタとの接続点を次段のシフトレジスタ回路への接続端子として、前記後段出力ノードと前記接続点との間に後段容量素子を接続したブートストラップ回路と、
を含むシフトレジスタ回路部と、
前記導電型を有し、前記後段出力ノードから出力回路接続配線を介して接続され前記後段出力ノードの信号に応答する少なくとも１つの入力側トランジスタを含む複数のトランジスタをイネーブル信号線と前記所定電位信号線との間に直列に接続し、出力回路出力ノードから出力信号を出力する出力回路部と、
を備えるシフトレジスタ回路システムであって、
前記シフトレジスタ回路部における前記クロック信号線の信号を含む入力信号の電圧振幅の前記ＶＬに対するもう一方側の電位をＶＨ１とし、前記出力回路部における前記イネーブル信号線の信号を含む入力信号の電圧振幅の前記ＶＬに対するもう一方側の電位をＶＨ２とし、前記出力回路接続配線の寄生容量をＣａとし、前記入力側トランジスタのゲート容量をＣｂとし、前記後段容量素子の容量値をＣｃとし、前記入力側トランジスタの閾値電圧をＶｔｈとして、ＶＨ１＜ＶＨ２かつ、ＶＨ１＞｛（Ｃａ＋Ｃｂ＋Ｃｃ）／（Ｃａ＋Ｃｂ＋２Ｃｃ）｝×（ＶＨ２＋Ｖｔｈ）の関係を満たすことを特徴とするシフトレジスタ回路システム。
【請求項３】
請求項２に記載のシフトレジスタ回路システムにおいて、
前記前段回路は、
前記クロック信号線に接続され、第２信号に応答する第２トランジスタと、
前記第２トランジスタと前記前段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第３トランジスタと、
前記所定電位信号線に接続され、前記クロック信号に応答する第１０トランジスタと、
前記第１０トランジスタと前記前段出力ノードとの間に接続され、前記入力信号である第１信号に応答する第１トランジスタと、
前記前段出力ノードと前記所定電位信号線との間に接続される前段容量素子と、
を有し、
前記後段回路は、
前記クロック信号線に接続され、前記第１信号に応答する第７トランジスタと、
前記第７トランジスタと前記後段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第８トランジスタと、
前記所定電位信号線と前記後段出力ノードとの間に接続され、前記前段出力ノードの信号に応答する第６トランジスタと、
前記所定電位信号線に接続され、前記前段出力ノードの信号に応答する前記前段応答トランジスタである第５トランジスタと、
前記第５トランジスタと、前記ブートストラップ信号線との間に接続され、前記後段出力ノードの信号に応答する前記後段応答トランジスタである第４トランジスタと、
前記第５トランジスタと前記第４トランジスタとの接続点と、前記後段出力ノードとの間に接続された前記後段容量素子と、
を有することを特徴とするシフトレジスタ回路システム。
【請求項４】
絶縁基板上に前記請求項１から請求項３のいずれか１に記載のシフトレジスタ回路システムが搭載されることを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路システム及びシフトレジスタ回路システムを含む電気光学装置に係り、特に、同じ導電型を有する複数のトランジスタで構成されるシフトレジスタ回路システム及びシフトレジスタ回路システムを含む電気光学装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置等の電気光学装置では、複数の走査信号線と複数のデータ信号線とを用いてマトリクス状に配置された各表示領域に所望の表示を行う。そして、複数の走査信号線について順次選択を行い、また、映像信号を複数のデータ信号線へ順次供給するために、シフトレジスタ回路技術が用いられる。そして、シフトレジスタ回路技術としては、例えば複数のデータフリップフロップ等を直列に接続し、これをクロック信号で駆動し、データを前段から後段に順次転送する方式等が知られている。さらに、非特許文献１に示すような抵抗負荷型のインバータ回路を用いる方式も知られている。
【０００３】
特許文献１には、非特許文献１に示される抵抗負荷型インバータ回路を用いるシフトレジスタ回路は、消費電流が大きいことを指摘し、貫通電流を抑制する構成を開示している。ここでは、表示装置として、第１信号に応答してオンする複数のトランジスタを有する第１回路部と、第１回路部の各トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２信号に応答してオンする複数のトランジスタを有する第２回路部とを含むシフトレジスタ回路部を備えることが述べられている。
【０００４】
【非特許文献１】岸野正剛，「半導体デバイスの基礎」，オーム出版社，１９８５年４月２５日，ｐ１８４−１８７
【特許文献１】特開２００６−１４６０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１のシフトレジスタ回路部によれば、インバータ回路方式を用い、貫通電流を抑制して消費電流を低減するシフトレジスタ回路を構成することができる。シフトレジスタ回路の出力は、例えば、走査信号線に供給されるので、一般的には、走査信号線の電圧振幅に合わせたものとなっている。したがって、走査信号線の電圧振幅が大きいと、シフトレジスタ回路の電圧振幅も大きくなり、これによって消費電力の低減が制限される。
【０００６】
本発明の目的は、さらに消費電力の低減を図ることを可能とするシフトレジスタ回路システム及びシフトレジスタ回路システムを含む電気光学装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係るシフトレジスタ回路システム（実施の形態においてＮチャネルトランジスタで構成される垂直方向ドライバ回路３０または水平方向スイッチ回路１８）は、走査信号線（実施の形態においてＧａｔｅ  Ｌｉｎｅ１）とデータ信号線によりマトリクス状に配置された表示領域（実施の形態において表示領域１４）に所望の表示を行う表示装置（実施の形態において液晶表示装置１０）に用いられ、前記走査信号線またはデータ信号線を選択する選択信号（実施の形態において走査線選択信号（ＧａｔｅＬｉｎｅ１の信号）またはデータ線選択信号）を出力するシフトレジスタ回路システムであって、同じ導電型のトランジスタからなり、入力信号（実施の形態においてクロック信号ＣＫＶ）によりシフト信号（実施の形態においてＳＲｏｕｔ１）を出力するシフトレジスタ回路（実施の形態においてシフトレジスタ回路４０，６１）と、前記シフト信号により前記選択信号を出力する出力回路（実施の形態において出力回路部３２）を備え、前記シフトレジタ回路は、前記シフト信号をブートストラップするブートストラップ回路（実施の形態においてブートストラップ回路２６）を有することを特徴とする。
【０００８】
この構成によれば、シフトレジスタ回路に入力される入力信号の電圧振幅範囲（実施の形態においてクロック信号はＶＨ１とＶＬとの間の電圧振幅範囲）は、出力回路に入力されるシフト信号の電圧範囲（実施の形態においてシフト信号はＶＨ２＋ＶｔｈとＶＬとの間の電圧振幅範囲）よりも小さくすることができるため、シフトレジスタ回路に入力される入力信号の電圧範囲は、出力回路部に入力されるシフト信号の電圧範囲よりも小さくてよい。したがって、シフトレジスタ回路部を出力回路部よりも低電圧で駆動でき、同じ電圧で駆動する場合に比べ、シフトレジスタ回路システムの消費電力をさらに低減できる。
【０００９】
本発明に係るシフトレジスタ回路システムは、同じ導電型を有し、入力信号に応答する少なくとも１つのトランジスタを含む複数のトランジスタを、クロック信号線（実施の形態においてクロック信号線ＣＫＶ）と予め設定された所定電位ＶＬを有する所定電位信号線（実施の形態において電位信号線ＶＬ）との間に直列に接続してインバータ回路を構成し、前段出力ノード（実施の形態において前段出力ノードＮＤ１０１）を有する前段回路（実施の形態において前段回路６３）と、前記導電型を有し、前記前段出力ノードの信号に応答する少なくとも１つのトランジスタを含む複数のトランジスタを前記クロック信号線と前記所定電位信号線との間に直列に接続してインバータ回路を構成し、後段出力ノード（実施の形態において後段出力ノードＮＤ１０５）を有する後段回路（実施の形態において後段回路６５）と、前記導電型を有し、前記後段出力ノードの信号に応答する後段応答トランジスタ（実施の形態において出力トランジスタＮＴ１０４）と、前記前段出力ノードの信号に応答する前段応答トランジスタ（実施の形態において出力トランジスタＮＴ１０５）とを、ブートストラップ信号線（実施の形態においてブートストラップ信号線ＶＢＰ１）と前記所定電位信号線との間に接続し、前記前段応答トランジスタと前記後段応答トランジスタとの接続点を次段のシフトレジスタ回路への接続端子として、前記後段出力ノードと前記接続点との間に後段容量素子を接続したブートストラップ回路（実施の形態においてブートストラップ回路２６）と、を含むシフトレジスタ回路部（実施の形態においてシフトレジスタ回路部４０）と、前記導電型を有し、前記後段出力ノードから出力回路接続配線（実施の形態において出力接続配線５３）を介して接続され前記後段出力ノードの信号に応答する少なくとも１つの入力側トランジスタ（実施の形態において入力側トランジスタ５２，ＮＴ１４２）を含む複数のトランジスタをイネーブル信号線（実施の形態においてイネーブル信号線ＶＥＮＤ）と前記所定電位信号線との間に直列に接続し、出力回路出力ノードから出力信号を出力する出力回路部（実施の形態において出力回路部３２）と、を備えるシフトレジスタ回路システムであって、前記シフトレジスタ回路部における前記クロック信号線の信号を含む入力信号の電圧振幅の前記ＶＬに対するもう一方側の電位をＶＨ１とし、前記出力回路部における前記イネーブル信号線の信号を含む入力信号の電圧振幅の前記ＶＬに対するもう一方側の電位をＶＨ２とし、前記出力回路接続配線の寄生容量をＣａとし、前記入力側トランジスタのゲート容量をＣｂとし、前記後段容量素子の容量値をＣｃとし、前記入力側トランジスタの閾値電圧をＶｔｈとして、ＶＨ１＜ＶＨ２かつ、ＶＨ１＞｛（Ｃａ＋Ｃｂ＋Ｃｃ）／（Ｃａ＋Ｃｂ＋２Ｃｃ）｝×（ＶＨ２＋Ｖｔｈ）の関係を満たすことを特徴とする。
【００１０】
上記構成によれば、シフトレジスタ回路部の入力信号の電圧振幅である（ＶＨ１−ＶＬ）は、出力回路部の入力信号の電圧振幅（ＶＨ２−ＶＬ）よりも小さくてよい。出力回路部からの出力信号は、例えば電気光学装置の走査信号線に供給されるので、出力回路部の入力信号の電圧振幅は、走査信号線の電圧振幅等に制約されるが、シフトレジスタ回路部の入力信号の電圧振幅は、後段出力ノードの信号レベルが、出力回路部の入力側トランジスタを作動させるに十分であればよい。上記構成では、後段容量素子を含み、後段出力ノードにぶら下がる各容量の大きさから、出力回路部の入力側トランジスタを作動させる条件を求め、その条件を満たすように、ＶＬを予め定めるものとして、シフトレジスタ回路部の入力信号の電圧振幅を規定するＶＨ１を定める。したがって、シフトレジスタ回路部の入力信号の電圧振幅を出力回路部の入力信号の電圧振幅より小さくでき、同じ電圧振幅である場合に比べ、シフトレジスタ回路システムの消費電力をさらに低減できる。
【００１１】
また、本発明に係るシフトレジスタ回路システムにおいて、前記前段回路は、前記クロック信号線に接続され、第２信号に応答する第２トランジスタと、前記第２トランジスタと前記前段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第３トランジスタと、前記所定電位信号線に接続され、前記クロック信号に応答する第１０トランジスタと、前記第１０トランジスタと前記前段出力ノードとの間に接続され、前記入力信号である第１信号に応答する第１トランジスタと、前記前段出力ノードと前記所定電位信号線との間に接続される前段容量素子と、を有し、前記後段回路は、前記クロック信号線に接続され、前記第１信号に応答する第７トランジスタと、前記第７トランジスタと前記後段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第８トランジスタと、前記所定電位信号線と前記後段出力ノードとの間に接続され、前記前段出力ノードの信号に応答する第６トランジスタと、前記所定電位信号線に接続され、前記前段出力ノードの信号に応答する前記前段応答トランジスタである第５トランジスタと、前記第５トランジスタと、前記ブートストラップ信号線との間に接続され、前記後段出力ノードの信号に応答する前記後段応答トランジスタである第４トランジスタと、前記第５トランジスタと前記第４トランジスタとの接続点と、前記後段出力ノードとの間に接続された前記後段容量素子と、を有することが好ましい。具体的にこの構成によれば、シフトレジスタ回路部の電圧振幅を出力回路部の電圧振幅より小さくして、シフトレジスタ回路動作を行わせることができる。
【００１２】
また、本発明に係る電気光学装置は、絶縁基板上に、上記構成のシフトレジスタ回路システムが搭載されることを特徴とする。
【発明を実施するための最良の形態】
【００１３】
以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下では、シフトレジスタ回路システムとして、液晶表示装置の走査信号線の順次走査に用いるシフトレジスタ回路システムを説明するが、液晶表示装置のデータ信号線に映像信号を順次供給するために用いるシフトレジスタ回路システムであってもよい。また、液晶表示装置以外の電気光学装置に用いられるシフトレジスタ回路システムであってもよい。例えば、エレクトロルミネセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いて装置に用いられるシフトレジスタ回路システムであってもよい。また、電気光学装置以外の回路装置等に用いられるシフトレジスタ回路システムでもよい。
【００１４】
また、以下では、液晶表示装置として、ガラス基板上に低温ポリシリコン技術を用いてシフトレジスタ回路システムを形成するものとして説明するが、これ以外の方法で、絶縁基板上にシフトレジスタ回路システムを搭載するものであればよい。例えば、高温ポリシリコン技術を用いて絶縁基板上にシフトレジスタ回路システムを形成するものものであってもよい。ポリシリコン技術に代えてアモルファスシリコン技術を用いてシフトレジスタ回路システムを形成するものであってもよい。シフトレジスタ回路システムの全部でなく一部をポリシリコン技術あるいはアモルファスシリコン技術等で絶縁基板上に形成に形成するものであってもよい。また、シフトレジスタ回路システムの全部または一部を別チップに形成し、これを液晶表示装置の絶縁基板上に搭載するものであってもよい。
【００１５】
図１は、アクティブマトリクス型のフルカラー表示用の液晶表示装置１０の模式的平面図である。液晶表示装置１０は、ガラス基板１２の上にＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子が低温ポリシリコン技術で形成されたものを用い、カラーフィルタ等が形成されたもう１枚のガラス基板との間に液晶分子が挟持されて構成される。
【００１６】
図１において、液晶表示装置１０は、表示領域１４の周囲に、レベルシフト回路及びＤＣ／ＤＣコンバータを含むドライバＩＣ１６、複数のデータ信号線に映像信号を供給するための水平方向スイッチ回路１８、プレチャージ用のスイッチ回路２０、複数の走査信号線を順次走査する垂直方向ドライバ回路３０を含んで構成される。ここで、ドライバＩＣ１６は、別チップで形成され、いわゆるＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術によってガラス基板１２上に搭載される。水平方向スイッチ回路１８、プレチャージ用のスイッチ回路２０、垂直方向ドライバ回路３０は、上記の低温ポリシリコン技術によってガラス基板１２上に形成される。なお、図１には、映像信号等の外部信号２２とその流れが示されている。すなわち、図１に示されるように、外部信号２２はドライバＩＣ１６を介し、目的に応じた各構成要素に伝送される。
【００１７】
アクティブマトリクス型の液晶表示装置１０は、図１の紙面上の左右方向である水平方向に延びる複数の走査信号線と、紙面上の上下方向である垂直方向に延びる複数のデータ信号線とによってマトリクス状に区画された各領域を画素領域として、走査信号線の本数とデータ信号線の本数の積に応じた複数の画素領域等によって表示領域１４が構成される。そして、表示領域１４を構成する各画素領域に順次映像信号を供給して所望の表示を行わせるために、複数の走査信号線を垂直方向に順次選択し、複数のデータ信号線について水平方向に順次映像信号を供給することが行われる。この垂直方向の順次走査と、水平方向の順次走査に、それぞれシフトレジスタ回路システムが用いられる。
【００１８】
以下では、垂直方向の走査に用いられるシフトレジスタ回路システム、すなわち、絶縁基板であるガラス基板１２上に形成される垂直方向ドライバ回路３０に関するシフトレジスタ回路システムについて説明する。
【００１９】
図２から図８は、垂直方向ドライバ回路３０の構成と、そのシフトレジスタ回路システムに関する説明図である。図２は垂直方向ドライバ回路３０の繰り返し単位を抜き出した図、図３は、各入力信号の電圧レベルを示す図、図４と図５はシフトレジスタ回路部の作用を説明する図で、図６と図７は、シフトレジスタ回路部と出力回路部の接続部における様子を説明する図である。図８は垂直方向ドライバ回路３０を示す図、図９はその動作に関するタイムチャート、図１０は、図８がＮチャネルトランジスタで構成された垂直方向ドライバ回路３０であるのに対し、Ｐチャネルトランジスタで構成された垂直方向ドライバ回路３１を示す図である。
【００２０】
垂直方向ドライバ回路は、例えば、走査信号線の数に対応する段数のシフトレジスタ回路とその出力回路とを有するが、各段のシフトレジスタ回路とその出力回路は、その基本構成が同じである。図２は、垂直方向ドライバ回路３０の繰り返し単位を示す図である。ここで、垂直方向ドライバ回路３０は、シフトレジスタ回路部４０の２段分と出力回路部３２の２段分を繰り返し単位としていることが示されている。
【００２１】
ここで、シフトレジスタ回路部４０の入力信号として、ＣＳＶ，ＸＣＳＶ，ＳＴＶ，ＶＢＰ２，ＶＢＰ１，ＣＫＶ，ＸＣＫＶが示され、出力回路部３２の入力信号としてＶＥＮＢ，ＸＶＥＮＢ，ＳＲｏｕｔ（図４等参照）が示されている。各信号の詳細な内容は後述する。ここで、図３に示されるように、シフトレジスタ回路部４０の各入力信号の電圧レベルが高電位でＶＨ１、低電位でＶＬであるのに対し、出力回路部３２の各入力信号の電圧レベルが高電位でＶＨ２、低電位でＶＬである。具体的な電圧値としては、図３の例で、ＶＨ１は＋５．０Ｖ、ＶＨ２は＋８．０Ｖ、ＶＬは−４．５Ｖに設定される。
【００２２】
出力回路部３２の電圧レベルは、走査信号線の電圧レベルと同じで、ここでは、走査信号線の電圧レベルを＋８．０Ｖと−４．５Ｖの電圧振幅として、ＶＨ２＝＋８．０Ｖ、ＶＬ＝−４．５Ｖと設定されている。もちろん、走査信号線の電圧レベルがこれと異なるときは、ＶＨ２とＶＬの設定もそれに合わせることになるので、これらの数値は一例である。
【００２３】
これに対し、シフトレジスタ回路部４０の電圧レベルは、必ずしも走査信号線の電圧レベルに拘束される必要がないので、出力回路部３２の電圧レベルと同じとしなくてもよい。
【００２４】
しかしながら、図２にも示されるように、出力回路部３２への入力は、シフトレジスタ回路部４０のブートストラップ回路２６を介して行われる。したがって、ブートストラップ回路２６の動作によって出力回路部３２に供給される信号の電圧レベルが、出力回路部３２を作動させるのに十分高い必要がある。ブートストラップ回路２６の動作によって出力回路部３２に供給される信号の電圧レベルは、後述するように、ブートストラップ回路２６に含まれる後段容量素子と、出力回路部３２のトランジスタのゲート容量２７と、後段容量素子と出力回路部３２とを接続する信号線にぶら下がる寄生容量２８等によって定まる。
【００２５】
したがって、これらの容量の大きさと、出力回路部３２のトランジスタの閾値とを適切に設定することで、シフトレジスタ回路部４０の電圧レベルを、出力回路部３２の電圧レベルよりも低くしても、出力回路部３２を十分に作動させることができることになる。この内容の詳細を説明する前に、シフトレジスタ回路部４０の動作、特に、ブートストラップ回路２６の動作について、図４、図５を用いて説明する。
【００２６】
図４は、シフトレジスタ回路部４０の回路図で、ここでは、２段分のシフトレジスタ回路６１，６２が示されている。
【００２７】
なお、以下では、Ｎチャネルの第１トランジスタをＮＴ１、第２トランジスタをＮＴ２というように示し、例えば、ＮＴ８は第８トランジスタを示すものとして略記する。図４のシフトレジスタ回路部４０において、トランジスタはすべて同じ導電型で、ＮチャネルＭＩＳトランジスタである。ＭＩＳトランジスタは、絶縁膜をゲート膜として用いる電界効果型トランジスタで、絶縁膜としては酸化膜、窒化膜、酸化膜と窒化膜との複合絶縁膜等を用いることができる。図４においては、同じ寸法の標準トランジスタを１つの記号で表しており、例えば、ＮＴ１は、標準トランジスタを２つ直列に接続して用いていることが示されている。ＮＴ２、ＮＴ６、ＮＴ７も同様である。これに対し、ＮＴ４、ＮＴ５は標準トランジスタを１つ用いて構成されている。また、ＮＴ３、ＮＴ８は、ＭＩＳトランジスタのドレイン端子とゲート端子を接続して２端子素子としたもので、ダイオード特性の抵抗素子として用いられている。なお、ＮＴ８は、標準トランジスタを２つ直列に接続したものにおいて、双方のゲート端子を一方のドレイン端子に接続したダイオード特性の抵抗素子として用いられている。
【００２８】
また、図４において、ＶＬは所定の電位を有する電位信号線であり、ＣＫＶは垂直方向走査のためのクロック信号線であり、ＶＢＰ１は、次段への出力トランジスタであるＮＴ４のゲートバイアスを持ち上げるために用いられるブートストラップ信号線であり、ＲＥＳＥＴは、前段回路の出力ノードであるＮＤ１の電位を強制的にリセットして所定電位とするためのリセット信号線である。また、前段回路６３の出力ノードがＮＤ１、前段回路６３への第１入力信号がＩＮ、第２入力信号をＳＲｉｎ２、後段回路６５においてシフトレジスタ回路６１の出力であるシフト信号がＳＲｏｕｔ１、後段回路６５の出力信号であって次段のシフトレジスタ回路６２への出力信号がＳＲ１として、それぞれ示されている。
【００２９】
図４に示されるように、シフトレジスタ回路部４０を構成するシフトレジスタ回路６１とシフトレジスタ回路６２とは、トランジスタ及び容量素子は同じものが用いられており、シフトレジスタ回路６１においてＮＴ２、ＮＴ７がＣＫＶに接続され、ＮＴ４がＶＢＰ１に接続されているのに対し、シフトレジスタ回路６２においてＮＴ１２、ＮＴ１７がＸＣＫＶに接続され、ＮＴ１４がＶＢＰ２に接続されているところが相違する。シフトレジスタ回路部４０は、この２つのタイプのシフトレジスタ回路６１，６２を順次直列に必要な段数を接続して全体が構成される。
【００３０】
図４の第１のタイプのシフトレジスタ回路６１は、前段回路６３と後段回路６５から構成される。そして、前段回路６３と、後段回路６５は、複数のＮチャネルトランジスタと容量素子とを次のように接続されて構成される。
【００３１】
上記で説明した符号、記号等を用いて説明すると、前段回路６３は、ＣＫＶに接続され、ＳＲｉｎ２に応答するＮＴ２と、ＮＴ２とＮＤ１との間に接続され、ゲート端子とドレイン端子とが相互に接続されるＮＴ３と、ＶＬに接続されＣＫＶに応答するＮＴ１０と、ＮＴ１０とＮＤ１との間に接続され、ＩＮに応答するＮＴ１と、ＮＴ１とＶＬとの間に接続される前段容量素子であるＣ１を有して構成される。
【００３２】
また、後段回路６５は、ＣＫＶに接続され、ＩＮに応答するＮＴ７と、ＮＴ７とＳＲｏｕｔ１との間に接続され、ゲート端子とドレイン端子とが相互に接続されるＮＴ８と、ＶＬとＳＲｏｕｔ１との間に接続され、ＮＤ１の信号に応答するＮＴ６とを有し、さらに、ＶＬに接続され、ＮＤ１の信号に応答するＮＴ５と、ＮＴ５とＶＢＰ１との間に接続され、ＳＲｏｕｔ１の信号に応答するＮＴ４と、ＮＴ５とＮＴ４との接続点とＳＲｏｕｔ１との間に接続された後段容量素子であるＣ２とを有して構成され、ＮＴ５とＮＴ４との接続点からＳＲ１が次段のシフトレジスタ回路６２に出力される。
【００３３】
このように、前段回路は、同じ導電型を有し、入力信号に応答する少なくとも１つのトランジスタを含む複数のトランジスタを、クロック信号ＣＫＶが供給されるクロック信号線と予め設定された所定電位ＶＬを有する所定電位信号線との間に直列に接続してインバータ回路を構成し、前段出力ノードを有する回路である。また、後段回路は、前段回路と同様に同じ導電型を有し、前段出力ノードの信号に応答する少なくとも１つのトランジスタを含む複数のトランジスタを、クロック信号ＣＫＶが供給されるクロック信号線と、所定電位ＶＬを有する所定電位信号線との間に直列に接続してインバータ回路を構成し、後段出力ノードを有する回路である。
【００３４】
次段のシフトレジスタ回路６２も前段回路６４と後段回路６６とを含んで構成される。ここでは、Ｎチャネルトランジスタの符号が、シフトレジスタ回路６１におけるものに＋１０されたものとして示されている。すなわち第１トランジスタがＮＴ１１、第２トランジスタがＮＴ１２として示され、例えば、ＮＴ１８は第８トランジスタである。そして、シフトレジスタ回路６１と比較して、第１信号がＳＲ１となること、また上記のように、ＮＴ１２、ＮＴ１７がＸＣＫＶに接続され、ＮＴ１４がＶＢＰ２に接続されている。ここで、ＸＣＫＶは、ＣＫＶの反転信号であり、ＶＢＰ２は、ＶＢＰ１の反転信号であって、ＶＰ１よりも位相がＣＫＶ及びＸＣＫＶの半周期分だけずらされている信号である。
【００３５】
かかるシフトレジスタ回路部４０の作用を図５のタイムチャートを用いて説明する。図５においてａのタイミングの前の状態は、ＣＫＶがＶＨ１（Ｈレベルの電位、すなわち高電位）、ＸＣＫＶがＶＬ（Ｌレベルの電位、すなわち低電位）、ＩＮがＶＬ、ＳＲｉｎ２がＶＬである。また、ＮＤ１はＣ１によって前回に駆動したときのＶＨ１が保持されているとしてＶＨ１である。あるいは、最初の駆動の際には、図４に示されるＲＥＳＥＴをＶＨ１として、強制的にＮＤ１をＶＨ１にされ、その状態がＣ１によって保持されていると考えてもよく、いずれにせよＮＤ１はＶＨ１である。なお、ＳＲｉｎ２には、次段シフトレジスタ回路６２の出力信号であってさらに次の段への出力信号であるＳＲ２が用いられる。
【００３６】
最初に、シフトレジスタ回路６１が以下のように作動する。すなわち、ａのタイミングにおいては、ＣＫＶがＶＬの期間にあるときにＩＮから入力信号が入力される。ＩＮが入力されると、ＮＴ１がオンし、ＮＴ７がオンする。また、ＮＤ１がＶＨ１であるのでＮＴ５，ＮＴ６がオンしている。ここで、ＣＫＶがＶＬ、ＳＲｉｎ２がＶＬであるので、前段回路６３においてはＮＴ２，ＮＴ３がオフであり、後段回路６５においては、ＮＴ８がオフ、ＮＴ４がオフである。したがって、前段回路６３、後段回路６５のいずれにおいても、直列に接続された複数のトランジスタのオン状態が重なっておらず、貫通電流が流れない。
【００３７】
また、ＩＮがＶＨ１に変化することでＮＴ１がオンとなるが、ＮＴ１０はオフであり、ＮＴ２，ＮＴ３もオフであるので、ＮＤ１の状態はＩＮがＶＨ１に変化したことでは変化せず、ＶＨ１の状態を維持する。すなわち、ＩＮがＶＨ１に変化してもＮＤ１はＶＨ１のままであるので、ＶＬに接続されるＮＴ６はオンのままで、ＳＲｏｕｔ１はハイインピーダンスとならない。換言すれば、後段回路６５の複数のトランジスタのそれぞれのオフ状態が同時に重なることがなく、ＳＲｏｕｔ１がハイインピーダンスとなることがない。
【００３８】
ｂのタイミングにおいては、制御信号であるＣＫＶがＶＨ１に変化する。これによってＮＴ１０がオンする。ＮＴ１はオンのままであるので、ＮＤ１がここでＶＬに変化する。したがって、ＮＴ５，ＮＴ６がオフする。しかし、ＣＫＶがＶＨ１となるので、オンのままのＮＴ７を介しＮＴ８がオンするので、ＳＲｏｕｔ１はＶＨ１となる。したがって、ＮＴ４がオンし、ＳＲ１はＶＢＰ１のＶＬ（Ｌレベル電位）に固定される。これによって、Ｃ２の両端には、ＶＨ１（Ｈレベル電位）とＶＬ（Ｌレベル電位）が印加される。
【００３９】
なお、ｂの状態において、前段回路６３は、ＮＴ１、ＮＴ１０がオンであるが、ＮＴ２，ＮＴ３がオフであり、後段回路は、ＮＴ７、ＮＴ８がオンであるが、ＮＴ６がオフであり、またＮＴ４がオンであるがＮＴ５がオフである。したがって、前段回路６３、後段回路６５のいずれにおいても、直列に接続された複数のトランジスタのオン状態が重なっておらず、貫通電流が流れない。
【００４０】
ｃのタイミングにおいては、制御信号であるＶＢＰ１がＶＨ１（Ｈレベル電位）に変化する。したがって、Ｃ２のもう一方側であるＳＲｏｕｔ１の電位は、Ｃ２を通してＶＨ１＋（ＶＨ１−ＶＬ）の電位に上昇する。つまり、ｂのタイミングとｃのタイミングでブートストラップ信号線の電位がＶＬからＶＨ１に変化することで、ＳＲｏｕｔ１の電位が上昇し、これにより、ＮＴ４のゲート端子にソース端子電位よりも高い電位が印加されることになり、ＮＴ４を確実にオンさせることができる。これによって、ＳＲ１がＶＨ１に変化する。
【００４１】
その後、ＣＫＶが次にＶＬに変化する前に、ＩＮがＶＬに変化する。ＩＮは第１信号で、この信号を順次シフトすることになるので、この時点で、シフトされるべき信号の入力が終了する。
【００４２】
上記ｃにおいて、ＳＲ１がＶＨ１に変化することで、次段のシフトレジスタ回路６２に第１信号としてのＳＲ１がＶＬからＶＨ１に変化することになる。シフトレジスタ回路６２においても、上記のａからｃのタイミングで説明したのと同様の作動が行われる。そして、上記ｃのタイミングでシフトレジスタ回路６１の次段への出力信号であるＳＲ１が立ち上がったと同様に、これからＸＣＫＶの半周期分だけ遅れて、シフトレジスタ回路６２の次段への出力信号であるＳＲ２が立ち上がり、これがシフトレジスタ回路６１の第２信号であるＳＲｉｎ２として用いられる。すなわち、ＳＲｉｎ２がＶＬからＶＨ１に立ち上がる。
【００４３】
その後ｄのタイミングにおいて、制御信号であるＶＢＰ１がＶＨ１からＶＬに変化する。これによってＮＴ４を通してＳＲ１はＶＬに変化する。そしてこのときＣ２を通してＳＲｏｕｔ１は、ｃのタイミングで電位上昇した電位分だけ電圧降下する。
【００４４】
ｅのタイミングでは、制御信号であるＣＫＶがＶＨ１に変化する。ここではＮＴ２，ＮＴ３がオンしているので、ＮＤ１がＶＨ１に変化する。これによってＮＴ５、ＮＴ６がオンするので、ＳＲｏｕｔ１はＶＬに変化する。
【００４５】
このようにして、ａのタイミングで入力されたＩＮの信号が、ＣＫＶの半周期ずれたシフト信号として、ＳＲｏｕｔ１が、シフトレジスタ回路６１から出力される。同様に、さらにＣＫＶの半周期後に、次のシフト信号として、ＳＲｏｕｔ２が、シフトレジスタ回路６２から出力される。シフトレジスタ回路部４０において、シフトレジスタ回路６１，６２を必要な段数接続し、上記のように各トランジスタの作動タイミングを制御し、これを繰り返すことで、ＩＮの信号を、順次シフトさせた信号を出力させることができる。
【００４６】
なお、図５において、ＩＮとＳＲｉｎ２とはオン状態が同時に重ならず、また、ＩＮとＮＤ１とはオン状態が同時に重なることがないので、シフトレジスタ回路６１の前段回路６３、後段回路６５のいずれにおいても、直列に接続された複数のトランジスタのオン状態が重なっておらず、貫通電流が流れない。シフトレジスタ回路６２についても同様である。
【００４７】
以上でシフトレジスタ回路の基本的構成とその作用を説明したので、次に、シフトレジスタ回路部と出力回路部との接続関係について説明する。以下では、図１から図５の符号、記号を用いて説明する。
【００４８】
図２で説明したように、出力回路部３２への入力は、シフトレジスタ回路部４０のブートストラップ回路２６を介して行われる。図６は、ブートストラップ回路２６の後段容量素子５１と、出力回路部３２の入力側トランジスタ５２と、この両者を接続する出力接続配線５３の様子が示されている。また、図６においては、出力接続配線５３の寄生容量２８と、入力側トランジスタ５２のゲート容量２７が示されている。ここで、出力接続配線５３は、図４に関連して説明したＳＲｏｕｔ１である。このＳＲｏｕｔ１に３つの容量がぶら下がっていることになるが、ここで、３つの容量について、寄生容量２８の容量値をＣａ、ゲート容量２７の容量値をＣｂ、後段容量素子５１の容量値をＣｃとして表すものとする。
【００４９】
図７は、図５に対応して、ブートストラップ信号線（ＶＢＰ１）の電位、クロック信号線（ＣＫＶ）の電位、出力接続配線５３（ＳＲｏｕｔ１）の電位が示されている。タイミングｂ，ｃ，ｄ，ｅはそれぞれ図５で説明したように、ＣＫＶがＶＬからＶＨ１に変化するタイミング、ＶＢＰ１がＶＬからＶＨ１に変化するタイミング、ＶＢＰ１がＶＨ１からＶＬに変化するタイミング、ＣＫＶがＶＨ１からＶＬに変化するタイミングである。このように、ＶＢＰ１とＣＫＶは、シフトレジスタ回路部４０の入力信号であるので、その高電位はＶＨ１であるが、入力側トランジスタ５２は出力回路部３２に属するので、その高電位はＶＨ２である。
【００５０】
既に図５で詳細に説明したように、タイミングｃにおいてＣＫＶがＶＬからＶＨ１に変化すると、ＳＲｏｕｔ１の電位は、ＶＬからＶＨ１に立ち上がる。次にタイミングｄにおいてＶＢＰ１がＶＬからＶＨ１に変化すると、後段容量素子５１の作用によって、ＳＲｏｕｔ１はＶＨ１よりも上昇する。このＳＲｏｕｔ１の電位が出力回路部の入力側トランジスタ５２のゲートに供給されることになる。
【００５１】
したがって、タイミングｃにおけるＳＲｏｕｔ１の電位が、入力側トランジスタ５２を作動するのに十分な電圧レベルであれば、シフトレジスタ回路システムとしては正常に動作する。すなわち、図７のＳＲｏｕｔ１でＶＨ２の電位レベルを示してあるが、タイミングｃにおいて、ＳＲｏｕｔ１の電位がＶＨ２を十分に上回ることが、シフトレジスタ回路システムが正常動作する条件となり、この条件を満たす範囲であれば、ＶＨ１はＶＨ２より低い電圧であってもよい。
【００５２】
再び図６に戻り、ＳＲｏｕｔ１の電位関係をみると、ＳＲｏｕｔ１には、３つの容量が関連している。そして、図７で説明したように、タイミングｃの段階では、ＳＲｏｕｔ１の電位は、ＣＫＶの高電位であるＶＨ１に、後段容量素子５１の作用によってＶＢＰ１の高電位であるＶＨ１によるかさ上げ分の電位が加算されている。後者の電位は、ＳＲｏｕｔ１の寄生容量２８と、入力側トランジスタ５２のゲート容量２７によって電位分割が行われるので、その大きさは、｛Ｃｃ／（Ｃａ＋Ｃｂ＋Ｃｃ）｝となる。入力側トランジスタ５２の閾値をＶｔｈとすると、ＳＲｏｕｔ１の電位によって入力側トランジスタ５２を確実に動作させるには、ＳＲｏｕｔ１の電位が（ＶＨ２＋Ｖｔｈ）であることが必要である。
【００５３】
このことから、ＶＨ１×［１＋｛Ｃｃ／（Ｃａ＋Ｃｂ＋Ｃｃ）｝］＞ＶＨ２＋Ｖｔｈを満たす条件の範囲で、ＶＨ１＜ＶＨ２とできることになる。あるいは、この式を書き換えて、ＶＨ２＞ＶＨ１＞｛（Ｃａ＋Ｃｂ＋Ｃｃ）／（Ｃａ＋Ｃｂ＋２Ｃｃ）｝×（ＶＨ２＋Ｖｔｈ）を満たすように、ＶＨ１を設定することができる。
【００５４】
このように、Ｖｔｈ、Ｃｃの大きさに応じて、出力回路部の電圧範囲である（ＶＨ２−ＶＬ）よりも、シフトレジスタ回路部の電圧範囲（ＶＨ１−ＶＬ）を小さくすることができる。その一例が図３で説明したように、ＶＬ＝−４．５Ｖ、ＶＨ２＝＋８．０Ｖ、ＶＨ１＝＋５．０Ｖである。
【００５５】
以上で、シフトレジスタ回路において、シフトレジスタ回路部の動作電圧範囲を出力回路部の動作電圧範囲より小さくする構成を説明したので、次に、垂直方向ドライバ回路の全体構成と作用を説明する。
【００５６】
図８は、Ｎチャネルトランジスタで構成されたシフトレジスタ回路部４０を含む垂直方向ドライバ回路３０を示す回路図である。ここでは、４段のシフトレジスタ回路の部分が示されているが、もちろん必要な段数で構成されたシフトレジスタ回路部４０を含む垂直方向ドライバ回路３０とできる。
【００５７】
垂直方向ドライバ回路３０は、図４、図５で説明した内容のシフトレジスタ回路部４０と、シフトレジスタ回路部４０への入力部３４と、シフトレジスタ回路部４０からの出力回路部３２を含んで構成される。
【００５８】
ここで、シフトレジスタ回路部４０からの出力回路部３２は、図１で説明した表示領域１４における各走査信号線に接続される。なお、図８では、ＧａｔｅＬｉｎｅとして走査信号線が示されている。また、シフトレジスタ回路部４０への入力部３４は、図示されていない制御回路部に接続される。制御回路部は、シフトレジスタ回路部４０の作動タイミングを制御する機能を有し、例えば、液晶表示装置１０の外部制御装置に設けられるほか、場合によっては、液晶表示装置１０の内部に設けることもできる。したがって、制御回路部は、シフトレジスタ回路部４０と共に、シフトレジスタ回路システムを構成する。
【００５９】
なお、図８では、シフトレジスタ回路部４０を構成する各トランジスタの符号を１００から用いている。すなわち、図８におけるＮＴ１０１は図４におけるＮＴ１に相当し、図８のＮＴ１０２は図４のＮＴ２に相当する。以下同様で、例えば、図８のＮＴ１１０は、図４のＮＴ１０に相当する。
【００６０】
また、図８におけるＶＥＮＢは、垂直方向の走査線選択を可能にするイネーブル信号であり、ＸＶＥＮＢはＶＥＮＢの反転信号である。ＳＴＶは図４のＲＥＳＥＴと同じ内容である。ＣＳＶは、ＶＨ１（Ｈレベル）のときに、シフト方向である走査方向を順方向、ＶＬ（Ｌレベル）のときにシフト方向である走査方向を逆方向とする機能を有する走査方向切換信号である。
【００６１】
例えば、図１において、走査線選択信号を紙面の上方向から下に向かって走査させる方向を順方向とすると、走査線選択信号を紙面の下方向から上に向かって走査させる方向が逆方向である。したがって、ＣＳＶをＶＨ１に設定すると、シフトレジスタ回路部４０は、順方向に順次ＩＮ信号をシフトさせて出力し、図１の紙面において上方向から下に向かう方向に走査線を順次選択走査できる。また、走査線の順次選択方向を逆転させたいときは、ＣＳＶをＶＬに設定すればよい。なお、図６におけるＸＣＳＶはＣＳＶの反転信号である。
【００６２】
上記構成の垂直方向ドライバ回路３０の動作を図９のタイムチャートを用いて説明する。図９において各信号を示す記号は、図８に示したもので、図９の上方に並べられたＣＫＶ，ＸＣＫＶ，ＶＢＰ１，ＶＢＰ２，ＶＥＮＢ，ＸＶＥＮＢは、制御信号である。なお、上記のように、ＣＫＶ，ＸＣＫＶ，ＶＢＰ１，ＶＢＰ２の電圧範囲は、高電位がＶＨ１、低電位がＶＬであり、ＶＥＮＢ，ＸＶＥＮＢの電圧範囲は、高電位がＶＨ２、低電位がＶＬであるが、タイムチャート上では、ＶＨ１とＶＨ２の相違を省略してある。
【００６３】
図９においてＣＫＶ等の下方に並べられたＮＤｘｘｘ（ｘｘｘは３桁の数字）は、各段のシフトレジスタ回路の各ノードの状態信号である。例えば、ＮＤ１ｘｘは、第１段のシフトレジスタ回路の各ノードの状態信号で、例えば、ＮＤ１０１は、図８におけるノードＮＤ１０１の状態信号で、図４で説明した前段出力ノードＮＤ１の状態信号に相当する。ＮＤ１０２は、図８におけるノードＮＤ１０２の状態信号で、図４の第１信号ＩＮに相当する。また、ＮＤ１０３は、第２信号ＳＲｉｎ２に相当する。また、ＮＤ１０５が図４におけるＳＲｏｕｔ１に相当し、これに基づいて、ＧａｔｅＬｉｎｅ１の信号が生成される。また、ＮＤ１０４が図４のＳＲ１に相当する。
【００６４】
したがって、図４においてＳＲ１が次段のシフトレジスタ回路の入力となると説明したように、図８においては、各段のＮＤｎ０４（ｎは段数を示す数字）が、次の段の入力信号ＮＤｍ０２（ここでｍ＝ｎ＋１：つまり次段）に対応することが、破線枠と矢印で示されている。また、図４において、第２信号であるＳＲｉｎ２は、次の段の出力信号ＳＲ２であると説明したように、図８においては、ＮＤｍ０４がＮＤｎ０３に対応することが破線枠と矢印で示されている。以下同様である。
【００６５】
以下では、シフト方向である走査方向について順方向に代表させて説明する。すなわち、ＣＳＶをＶＨ１と設定した場合について説明する。これにより、順方向走査時には、走査方向切換信号ＣＳＶがゲートに入力されるＮＴ１３１，ＮＴ２３１，ＮＴ３３１，ＮＴ４３１等と、ＮＴ１２１，ＮＴ２２１，ＮＴ３２１，ＮＴ４２１等がオン状態に保持される。また、ＸＣＳＶがゲートに入力されるＮＴ１３２，ＮＴ２３２，ＮＴ３３２，ＮＴ４３２等と、ＮＴ１２２，ＮＴ２２２，ＮＴ３２２，ＮＴ４２２等がオフ状態に保持される。
【００６６】
そして、初期状態では、格段のシフトレジスタ回路の前段出力ノードＮＤ１０１，ＮＤ２０１，ＮＤ３０１，ＮＤ４０１等の電位はＶＨ１とＶＬとの間の不安定な電位となっている。この状態で、スタート信号であるＳＴＶが入力され、リセットトランジスタＮＴ１０９，ＮＴ２０９，ＮＴ３０９，ＮＴ４０９等のゲートに入力される。これにより、リセットトランジスタがオンし、リセットトランジスタを介してＶＨ１がノードＮＤｎ０１（ｎは段数）に供給され、電位の不安定な状態が解消する。そして、トランジスタＮＴｎ０５、ＮＴｎ０６を介してノードＮＤｎ０５，ＮＤｎ０６にＶＬが供給される。例えば、初段においては、ＮＤ１０５に強制的にＶＨ１が供給されてハイインピーダンス状態が解消し、ＮＴ１０５，ＮＴ１０６がオンし、ＮＴ１０５、ＮＴ１０６を介してノードＮＤ１０５，ＮＤ１０６にＶＬが供給される。この状態が、リセットされた初期状態で、動作開始前の状態である。
【００６７】
次に、入力ノードであるＮＤ１０２に、シフトすべき入力パルスの立上がりとしてＶＨ１の信号が供給される。これにより、ＮＴ１０１，ＮＴ１０７がオンする。このとき制御信号であるクロック信号ＣＫＶはＶＬのため、ＮＴ１１０，ＮＴ１０８はオフしている。そのため、前段出力ノードＮＤ１０１はＣ１０１の作用により初期状態のＶＨ１を保持し、出力ノードであるＮＤ１０４，ＮＤ１０５はＣ１０２の作用により初期状態のＶＬを保持する。
【００６８】
次に制御信号であるＣＫＶがＶＨ１に変化すると、ＮＴ１１０，ＮＴ１０８のゲートにＶＨ１が入力されるので、ＮＴ１１０、ＮＴ１０８がオンする。ＮＴ１０１，ＮＴ１１０がオンすることで、ＮＴ１０１，ＮＴ１１０を介し、前段出力ノードＮＤ１０１がＶＬに変化する。これによってＮＴ１０５，ＮＴ１０６がオフする。同時に後段出力ノードＮＤ１０５には、ＮＴ１０８を介して制御信号であるＣＫＶのＶＨ１が供給される。また、ＮＴ１０４がオンすることで、次段への出力ノードであるＮＤ１０４には制御信号であるブートストラップ信号ＶＢＰ１のＶＬが供給される。このとき、Ｃ１０２の両端には、ＮＤ１０５のＶＨ１、ＮＤ１０４のＶＬが印加される状態となる。
【００６９】
次に制御信号であるＶＢＰ１がＶＨ１に変化すると、ＮＴ１０４を介してＮＤ１０４はＶＨ１へ変化を開始する。この変化にともなって、Ｃ１０２はその両端の電位差を“ＶＨ１−ＶＬ”のままに保持しようとするため、Ｃ１０２のもう一方側の端子であるＮＤ１０５は、“ＶＨ１＋ＶＨ１−ＶＬ”へ変化する（ブートストラップ効果）。このように、ＮＴ１０４のゲートに接続されているＮＤ１０５の電位がＶＨ２よりも十分高い電位に変化する。これによって、ＮＴ１０４はオン状態を継続し、ＮＤ１０４は十分に速い時間でＶＨ１に変化を完了する。
【００７０】
その後、次段への出力ノードであるＮＤ１０４は、ＮＴ２３２を介して、次段のシフトレジスタ回路の入力部であるＮＤ２０２にシフトパルスを転送する。図７では、この様子が破線枠と矢印で示されている。なお、次段のシフトレジスタ回路は、初段のシフトレジスタ回路とは接続が異なるタイプで、制御信号としてはＸＣＫＶとＶＢＰ２が接続されている。
【００７１】
次段のシフトレジスタ回路は前段のシフトレジスタ回路と同様に動作し、その後段出力ノードであるＮＤ２０５からシフトパルスが出力される。また、その次段への出力ノードであるＮＤ２０４からは、その次の段、すなわち３段目のシフトレジスタ回路のための入力信号が出力されると共に、その出力信号が初段のシフトレジスタ回路の第２信号として、初段のシフトレジスタ回路のＮＤ１０３に戻されて出力される。図９では、この様子が破線枠と矢印で示されている。
【００７２】
ＮＤ１０３に第２信号としてＶＨ１が供給されると、ＮＴ１０２がオンする。このとき制御信号であるＣＫＶはＶＬであるので、ＮＴ１０３はオフしている。
【００７３】
そして、次に制御信号であるＶＢＰ１がＶＬに変化すると、ＮＴ１０４を介してＮＤ１０４はＶＬ電位に変化する。このときＣ１０２の作用によって、ＮＤ１０５は、ブートストラップ効果で電位上昇した分だけ電位降下する。
【００７４】
次に制御信号であるＣＫＶがＶＨ１になると、ＮＴ１０２を介してＮＴ１０３がオンし、これによって前段出力ノードＮＤ１０１がＶＨ１へ変化する。ＮＤ１０１がＶＨ１へ変化すると、ＮＴ１０５，ＮＴ１０６がオンする。
【００７５】
最後にＮＤ１０３がＶＬに変化し、ＮＴ１０２，ＮＴ１０３がオフする。前段出力ノードＮＤ１０１はＣ１０１の作用によってＶＨ１を保持し、これによって初段シフトレジスタ回路は動作前の初期状態に戻る。
【００７６】
これらの動作を初段シフトレジスタ回路、２段目のシフトレジスタ回路、３段目のシフトレジスタ回路、４段目のシフトレジスタ回路と、目的とする段数だけ繰り返すことによって、制御信号であるクロック信号に同期して、信号をシフトしてゆくことができる。なお、図８に示されるように、奇数段のシフトレジスタ回路はそれぞれ同じ構成で、偶数段のシフトレジスタ回路はそれぞれ同じ構成で、奇数段と偶数段では、上記のようにＣＫＶがＸＣＫＶとなり、ＶＢＰ１がＶＢＰ２となるところが異なるのみである。
【００７７】
そして、各シフトレジスタ回路の後段出力ノードであるＮＤｎ０５は、図８の出力回路部３２におけるＮＴｎ４１，ＮＴｎ４２のゲートに入力され、制御信号であるＶＥＮＢと、ノード１０５，ＮＤ１０５との論理和をとることで、ＧａｔｅＬｉｎｅ（ｎ）に出力される。
【００７８】
以上がＮチャネルトランジスタで構成される垂直方向ドライバ回路３０の説明であるが、これをＰチャネルトランジスタで構成することもできる。図１０は、Ｐチャネルトランジスタで構成された垂直方向ドライバ回路３１の回路図である。図８と同様に、垂直方向ドライバ回路３１は、図４、図５で説明した内容のシフトレジスタ回路部４１と、シフトレジスタ回路部４１への入力部３５と、シフトレジスタ回路部４１からの出力回路部３３を含んで構成される。この垂直方向ドライバ回路３１は、図８における構成において、Ｐチャネルトランジスタの動作に適するように、電位関係を変更した構成であり、その動作は図７に関連して説明した内容と同様であるので、詳細な説明を省略する。
【００７９】
また、水平方向のデータ信号線の順次走査に本発明のシフトレジスタ回路システムを採用してよい。この場合、水平方向スイッチ回路１８として構成されるシフトレジスタ回路システムは、同じ導電型のトランジスタからなり、入力信号によりシフト信号を出力するシフトレジスタ回路と、前記シフト信号により選択信号を出力する出力回路を備え、前記シフトレジタ回路は、前記入力信号が供給されるトランジスタのゲートバイアスをブートストラップするブートストラップ回路を有する構成とすればよい。
【図面の簡単な説明】
【００８０】
【図１】本発明に係る実施の形態の液晶表示装置の模式的平面図である。
【図２】本発明に係る実施の形態における垂直方向ドライバ回路システムの繰り返し単位を示す図である。
【図３】本発明に係る実施の形態において、各信号の電位の状態を説明する図である。
【図４】本発明に係る実施の形態のシフトレジスタ回路部の基本構成を示す図である。
【図５】本発明に係る実施の形態のシフトレジスタ回路部のタイムチャートである。
【図６】本発明に係る実施の形態において、シフトレジスタ回路部と出力回路部の接続部の電位関係の様子を説明する図である
【図７】本発明に係る実施の形態において、シフトレジスタ回路部と出力回路部の接続部に関する各信号の様子を説明する図である。
【図８】本発明に係る実施の形態において、垂直方向ドライバ回路の構成を示す図である。
【図９】本発明に係る実施の形態において、垂直方向ドライバ回路のタイムチャートである。
【図１０】本発明に係る実施の形態において、垂直方向ドライバ回路をＰチャネルトランジスタで構成した場合の回路図である。
【符号の説明】
【００８１】
１０  液晶表示装置、１２  ガラス基板、１４  表示領域、１６  ドライバＩＣ、１８  水平方向スイッチ回路、２０  プレチャージ用のスイッチ回路、２２  外部信号、２６  ブートストラップ回路、２７  ゲート容量、２８  寄生容量、３０，３１  垂直方向ドライバ回路、３２，３３  出力回路部、３４，３５  入力部、４０，４１  シフトレジスタ回路部、５１  後段容量素子、５２  入力側トランジスタ、５３  出力接続配線、６１，６２  シフトレジスタ回路、６３，６４  前段回路、６５，６６  後段回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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