(57)【要約】【課題】階調数を高めるモードとフレームレートを高めるモードとを動的に変更することができ、しかもアナログの画素信号に含まれる情報を十分に有効利用する。【解決手段】固体撮像装置は、カウンタを用いた計数型ＡＤ変換を施すＡＤ変換回路と、カウンタにクロック入力の許否を規定するイネーブル信号のイネーブル期間を可変とするクロックイネーブル生成部２１３と、読み出すべき画像のフレームレートを基準フレームレートに対する倍率で特定するためのデータを保持する制御レジスタ２０２と、特定されたフレームレートが基準フレームレート及びそれの２の整数冪倍以外の倍率Ｍ（２ｍ＜Ｍ＜２ｍ＋１）の場合において、イネーブル期間を、基準フレームレートの２ｍ倍のフレームレートのときより短く、２ｍ＋１倍のフレームレートのときより長い予め決められた値に設定するよう、前記クロックイネーブル生成部を制御する制御部２１１とを備える。【選択図】図２
2009182412.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を行列状に配列してなる画素アレイから所望のフレームレートで画素信号を読み出す固体撮像装置であって、
前記画素アレイに含まれる複数の画素から行単位で読み出された各画素信号の信号レベルを、クロックをカウントするカウンタのカウント値に対応する参照信号のレベルと比較することによりデジタル量に変換するＡＤ変換回路と、
前記カウンタにクロック入力の許否を規定するイネーブル信号のイネーブル期間を可変とするクロックイネーブル生成部と、
読み出すべき画像のフレームレートを基準フレームレートに対する倍率で特定するためのデータを保持する制御レジスタと、
特定されたフレームレートが基準フレームレート及びそれの２の整数冪倍以外の倍率Ｍ（２ｍ＜Ｍ＜２ｍ＋１）の場合において、イネーブル期間を、基準フレームレートの２ｍ倍のフレームレートのときより短く、２ｍ＋１倍のフレームレートのときより長い予め決められた値に設定するよう、前記クロックイネーブル生成部を制御する制御部と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記制御レジスタは、外部から入力された制御データに基づいてフレームレートの倍率を特定すること
を特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、さらに、前記ＡＤ変換回路により得られたデジタル形式の画素信号を外部に出力するｎビット幅の出力信号バスを備え、特定されたフレームレートが基準フレームレートの場合には、ｎビットの画素信号が出力され、特定されたフレームレートが基準フレームレートのＭ倍の場合には、（ｎ−ｍ）ビットの画素信号が出力されること
を特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記制御レジスタは、外部から入力された制御データが垂直Ｍ画素混合を実施する場合には、読み出すべき画像のフレームレートが基準フレームレートのＭ倍であると特定すること
を特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記固体撮像装置は、さらに、前記ＡＤ変換回路により得られたデジタル形式の画素信号を外部に出力するｎビット幅の出力信号バスを備え、垂直方向の画素混合を実施しない場合には、ｎビットの画素信号が出力され、垂直Ｍ画素混合を実施した場合にはＭ個の画素信号の混合により得られたｎビットの画素信号が出力されること
を特徴とする請求項４に記載の固体撮像装置。
【請求項６】
複数の画素を行列状に配列してなる画素アレイと、
前記画素アレイに含まれる複数の画素から行単位で読み出された各画素信号の信号レベルを、クロックをカウントするカウンタのカウント値に対応する参照信号のレベルと比較することによりデジタル量に変換するＡＤ変換回路と、
前記ＡＤ変換回路に含まれるカウンタにクロックを入力し、クロックを入力する期間の長さを、２の整数冪により表されるカウント値に相当する時間長および２の整数冪により表されないカウント値に相当する時間長の両方を含む二種類以上の時間長のうち外部から入力されたデータにより特定される時間長に設定するタイミング制御部と
を備えることを特徴とする固体撮像装置。
【請求項７】
前記タイミング制御部は、クロックを入力する期間の長さを、読み出すべき画像のフレームレートを基準フレームレートとするときにはカウント値２ｎ（ｎはカウンタのビット数）に相当する時間長に設定し、フレームレートを基準フレームレートのＭ倍（Ｍは２ｍ＜Ｍ＜２ｍ＋１を満たす実数、ｍは整数）とする場合には２ｎ−ｍよりも大きく２ｎ−ｍ＋１よりも小さな範囲で予め定められたカウント値に相当する時間長に設定すること
を特徴とする請求項６に記載の固体撮像装置。
【請求項８】
請求項１または請求項６に記載の固体撮像装置を備えるカメラ。
【請求項９】
複数の画素を行列状に配列してなる画素アレイと、前記画素アレイに含まれる複数の画素から行単位で読み出された各画素信号の信号レベルを、クロックをカウントするカウンタのカウント値に対応する参照信号のレベルと比較することによりデジタル量に変換するＡＤ変換回路と、前記カウンタにクロック入力の許否を規定するイネーブル信号のイネーブル期間を可変とするクロックイネーブル生成部とを備えた固体撮像装置の駆動方法であって、
フレーム期間毎にフレームレートの倍率を特定し、特定されたフレームレートが基準フレームレート及びそれの２の整数冪倍以外の倍率Ｍ（２ｍ＜Ｍ＜２ｍ＋１）の場合において、イネーブル期間を、基準フレームレートの２ｍ倍のフレームレートのときより長く、２ｍ＋１倍のフレームレートのときより短い予め決められた値に設定すること
を特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ等に用いられる固体撮像装置に関し、特に、カラム型ＡＤ変換方式を採用した固体撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像装置として主流であったＣＣＤ（Charge Coupled Device：電荷結合素子）型のイメージセンサ（以後、「ＣＣＤセンサ」と称する）に加えて、今日ではロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ型のイメージセンサ（以後、「ＭＯＳセンサ」と称する）が広く市場に出回るようになってきている。
ＭＯＳセンサは、ＣＣＤセンサとは異なり、各種アナログ回路やデジタル回路を画素アレイと同一基板上に集積化できるという特徴を備えている。ＣＣＤセンサでは、アナログ信号増幅機能やＡＤ変換機能に特化したアナログフロントエンドプロセサ（以後、ＡＦＥ）や、ＡＦＥの機能を備えたデジタル信号処理プロセッサ（以後、ＤＳＰ）など、ＡＤ変換機能を備えた別個のチップを画素アレイに接続することで、はじめてデジタル出力を得ることができる。これに対し、ＭＯＳセンサでは、画素アレイとともにＡＤ変換回路を同一チップ上に集積したものが既に製品化されている。
【０００３】
ＭＯＳセンサにＡＤ変換回路を搭載する方式としては、ＡＦＥに広く採用されている方式でもあるパイプライン型ＡＤ変換方式、１ライン分の画素データを同時並列的にＡＤ変換するカラム型ＡＤ変換方式、さらには、１フレーム分の画素データを同時並列的にＡＤ変換する方式まで多岐にわたり提案されている。またＡＤ変換自体の方式としても、計数型ＡＤ変換の一類型であるランプ型ＡＤ変換（Ramp Run-up ADC）や、電圧比較型ＡＤ変換の一類型である逐次比較型ＡＤ変換などが提案されている。例えば、カラム型ＡＤ変換方式のＭＯＳセンサにランプ型ＡＤ変換を適用した構成に絞っても、特許文献１〜４に開示されたものがある。
【０００４】
ランプ型ＡＤ変換は、時間的に単調に変化する参照信号（ランプ信号）と画素信号とを比較して、参照信号のレベルが変化を開始したときから参照信号のレベルと画素信号のレベルとが一致したときまでにカウンタによりカウントされたカウント値を得ることによりアナログ信号からデジタル信号への変換が実現される。ランプ型ＡＤ変換では画素信号の階調数はカウンタのビット数により決定付けられる。例えば１０ビットカウンタを採用すれば階調数は１０２４となり、８ビットカウンタを採用すれば階調数は２５６となる。またＡＤ変換に要する時間は、８ビットカウンタを採用した場合には０から２５５までカウントする時間に相当し、１０ビットカウンタを採用した場合には０から１０２３までカウントする時間に相当する。したがってカウンタに入力されるクロックの周波数を固定的とすれば、ＡＤ変換に要する時間は８ビットカウンタに比べて１０ビットカウンタのほうが４倍長くなる。このようにランプ型ＡＤ変換は、カウンタのビット数を大きくするほど画素信号の階調数を高くすることができる一方でＡＤ変換に要する時間が長くなり、場合によってはフレームレートが低下してしまうという性質をもつ。通常、カウンタのビット数は、階調数とフレームレートとの折り合いを適度につけて設計される。
【０００５】
一方、ＭＯＳセンサをビデオカメラ等に適用した場合、撮像対象シーンによってはフレームレートを犠牲にしてでも階調数を高めたい場合や、逆に階調数を犠牲にしてでもフレームレートを高めたい場合がある。そこで特許文献５は（特に段落００２１参照）、階調数を高める場合にはｎビットカウンタを２ｎ回までカウントし、フレームレートを高める場合にはｎビットカウンタのカウントを２（ｎ／ｍ）回で打ち切るＭＯＳセンサを提案している（ｎは整数、ｍはｎの約数）。この技術によれば、２ｎまでカウントするかカウントを２（ｎ／ｍ）で打ち切るかを適宜選択することにより、階調数を高めるモードとフレームレートを高めるモードとを動的に変更することができる。
【特許文献１】特開2005-347931号公報
【特許文献２】米国特許5,877,715号
【特許文献３】特開2005-323331号公報
【特許文献４】特開2005-278135号公報
【特許文献５】特開2005-333316号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献５に開示された技術では、例えば１０ビットカウンタを採用した場合、階調数を高めるモードではカウンタに１０２４回カウントさせ、フレームレートを高めるモードではカウントを５１２回あるいは２５６回などで打ち切ることになる。いずれにしてもカウント回数は１０２４、５１２、２５６のように２の整数冪により表される数値しか取り得ない。そのためＡＤ変換に割当可能な時間に余裕がある場合でも２の整数冪により表されるカウント回数でカウントが打ち切られ、アナログの画素信号に含まれる情報を十分に有効利用できない場合がある。
【０００７】
そこで本発明は、階調数を高めるモードとフレームレートを高めるモードとを動的に変更することができ、しかもアナログの画素信号に含まれる情報を十分に有効利用することができる固体撮像装置およびカメラを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る固体撮像装置は、複数の画素を行列状に配列してなる画素アレイから所望のフレームレートで画素信号を読み出す固体撮像装置であって、前記画素アレイに含まれる複数の画素から行単位で読み出された各画素信号の信号レベルを、クロックをカウントするカウンタのカウント値に対応する参照信号のレベルと比較することによりデジタル量に変換するＡＤ変換回路と、前記カウンタにクロック入力の許否を規定するイネーブル信号のイネーブル期間を可変とするクロックイネーブル生成部と、読み出すべき画像のフレームレートを基準フレームレートに対する倍率で特定するためのデータを保持する制御レジスタと、特定されたフレームレートが基準フレームレート及びそれの２の整数冪倍以外の倍率Ｍ（２ｍ＜Ｍ＜２ｍ＋１）の場合において、イネーブル期間を、基準フレームレートの２ｍ倍のフレームレートのときより短く、２ｍ＋１倍のフレームレートのときより長い予め決められた値に設定するよう、前記クロックイネーブル生成部を制御する制御部とを備える。
【０００９】
本発明に係るカメラは、上記固体撮像装置を備える。
本発明に係る固体撮像装置の駆動方法は、複数の画素を行列状に配列してなる画素アレイと、前記画素アレイに含まれる複数の画素から行単位で読み出された各画素信号の信号レベルを、クロックをカウントするカウンタのカウント値に対応する参照信号のレベルと比較することによりデジタル量に変換するＡＤ変換回路と、前記カウンタにクロック入力の許否を規定するイネーブル信号のイネーブル期間を可変とするクロックイネーブル生成部とを備えた固体撮像装置の駆動方法であって、フレーム期間毎にフレームレートの倍率を特定し、特定されたフレームレートが基準フレームレート及びそれの２の整数冪倍以外の倍率Ｍ（２ｍ＜Ｍ＜２ｍ＋１）の場合において、イネーブル期間を、基準フレームレートの２ｍ倍のフレームレートのときより長く、２ｍ＋１倍のフレームレートのときより短い予め決められた値に設定する。
【発明の効果】
【００１０】
上記構成によればクロックを入力する期間（イネーブル期間）の長さがフレームレートに応じて適宜選択されるので、階調数を高めるモードとフレームレートを高めるモードとを動的に変更することができる。またフレームレートの倍率は、２の整数冪倍に限られず任意に変更可能である。例えば、フレームレートの倍率が３倍の場合、イネーブル期間は２倍のフレームレートのときより短く４倍のフレームレートのときより長い予め決められた値に調整される。したがって２の整数冪倍に限られる場合に比べてアナログの画素信号に含まれる情報を十分に有効利用することができる。
【００１１】
また本発明に係る固体撮像装置は、複数の画素を行列状に配列してなる画素アレイと、
前記画素アレイに含まれる複数の画素から行単位で読み出された各画素信号の信号レベルを、クロックをカウントするカウンタのカウント値に対応する参照信号の信号レベルと比較することによりデジタル量に変換するＡＤ変換回路と、前記ＡＤ変換回路に含まれるカウンタにクロックを入力し、クロックを入力する期間の長さを、２の整数冪により表されるカウント値に相当する時間長および２の整数冪により表されないカウント値に相当する時間長の両方を含む二種類以上の時間長のうち外部から入力されたデータにより特定される時間長に設定するタイミング制御部とを備える。
【００１２】
上記構成によれば、クロックを入力する期間（イネーブル期間）の長さが２の整数冪により表されるカウント値に相当する時間長に限られず、２の整数冪で表されないカウント値に相当する時間長にも設定可能である。したがってＡＤ変換に割当可能な時間に応じたカウント値でカウントを打ち切ることができるため、アナログの画素信号に含まれる情報を十分に有効利用することができる。
【発明を実施するための最良の形態】
【００１３】
本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施形態に係る固体撮像装置（ＭＯＳセンサ）の構成を示す図である。
デジタルカメラに搭載されるＭＯＳセンサは、画素アレイ１０１、ＡＤ変換回路１１０、垂直走査回路１２１、垂直画素ドライバ１２２、水平走査回路１２３、デジタル出力回路１２４、ＬＶＤＳトランシーバ１２５、出力信号バス１２６およびタイミング制御部１４１を備える。
【００１４】
画素アレイ１０１には複数の画素１０２が行列状に配列されている。画素とは、少なくともフォトダイオードやフォトゲートなどの光感応素子を含み、光電変換により生じた信号を読み出すためのデバイス構造や、初期化動作を可能とする構造が必要に応じて設けられた単位素子のことである。
ＡＤ変換回路１１０は、画素アレイ１０１の各列に対応して配設されたカラムＡＤ回路１１１、入力されたクロックＣＫａｄをカウントするバイナリカウンタ１３１、およびバイナリカウンタ１３１のカウント値に応じたレベルの参照信号ＲＡＭＰを出力するＤＡ変換回路１３２を備えている。各カラムＡＤ回路１１１は、参照信号ＲＡＭＰのレベルと対応する列の画素から出力された画素信号のレベルとを比較するコンパレータ１１２、入力されたクロックＣＫａｄをカウントするｎビットのカラムカウンタ（非同期アップダウンカウンタ）１１３、およびコンパレータ１１２の比較結果が一致を示したときのカラムカウンタ１１３のカウント値を保持するメモリ１１４を含んでいる。各メモリ１１４に保持されたカウント値は、デジタル形式で表された画素信号として、ｎビット幅の出力信号バス１２６、デジタル出力回路１２４、ＬＶＤＳトランシーバ１２５を介して外部に出力される。
【００１５】
タイミング制御部１４１は、ＡＤ変換回路１１０、垂直走査回路１２１、垂直画素ドライバ１２２および水平走査回路１２３を駆動する。タイミング制御部１４１の駆動により、画素信号の生成、画素信号のＡＤ変換、画素信号の外部出力等が行われる。以下に画素信号のＡＤ変換に関する動作について説明する。
タイミング制御部１４１は、初期化信号ＣＮ１によりカラムカウンタ１１３を初期化し、さらに初期化信号ＣＮ２によりバイナリカウンタ１３１を初期化する。バイナリカウンタ１３１の初期化により参照信号ＲＡＭＰのレベルも初期化され、コンパレータ１１２には参照信号ＲＡＭＰの初期レベルが入力される。
【００１６】
次いで、垂直画素ドライバ１２２は、選択ラインの画素１０２から画素信号を読み出させる。読み出された画素信号は垂直信号線１０４を通じてコンパレータ１１２に入力される。これによりコンパレータ１１２には参照信号の初期レベルと画素信号のレベルとが入力されている状態になる。
次いで、タイミング制御部１４１は、開始タイミングになれば、カラムカウンタ１１３およびバイナリカウンタ１３１へのクロックＣＫａｄの入力を開始する。これによりバイナリカウンタ１３１のカウントおよびカラムカウンタ１１３のカウントが開始される。ＤＡ変換回路１３２は、バイナリカウンタ１３１のカウントがひとつ進むたびに、参照信号ＲＡＭＰのレベルをΔＲＡＭＰだけ変化させる。
【００１７】
クロックＣＫａｄの入力に伴い参照信号ＲＡＭＰのレベルが変化していき、参照信号ＲＡＭＰのレベルと画素信号のレベルとの大小関係が反転すると、コンパレータ１１２の出力信号が反転する。コンパレータ１１２の出力信号が反転したとき、カラムカウンタ１１３のカウントが停止し、そのときのカウント値がカラムカウンタ１１３に保持される。これにより、画素１０２から出力された画素信号のレベル（アナログ信号）がカラムカウンタ１１３に保持されたカウント値（デジタル信号）に変換されたことになる。
【００１８】
次いで、タイミング制御部１４１は、停止タイミングになれば、カラムカウンタ１１３およびバイナリカウンタ１３１へのクロックＣＫａｄの入力を停止する。カラムカウンタ１１３およびバイナリカウンタ１３１にクロックＣＫａｄが入力される期間が、ＡＤ変換に要するＡＤ変換期間となる。なおタイミング制御部１４１は、クロックＣＫａｄを入力する期間を、外部から入力されたデータに基づいて変更することができる。この点については後に詳しく説明する。
【００１９】
上記のＡＤ変換に関する動作は、全てのカラムの画素信号について、コンパレータ１１２の出力信号の反転タイミングの違いを除き、同時並行的に行われる。
図２は、タイミング制御部１４１に含まれる、クロックＣＫａｄを生成するための構成を示す図である。また図３は、基準クロックＣＬＫ、水平カウンタのカウント値ＣＮＴ、クロックイネーブルＥＮ、ＡＤクロックＣＫａｄおよび参照信号ＲＡＭＰの波形を示す図である。
【００２０】
タイミング制御部１４１は、レジスタＩ／Ｆ２０１、制御レジスタ２０２、水平カウンタ２０３、ＡＤクロック生成部２０４を備える。またＡＤクロック生成部２０４は、制御部２１１、テーブル保持部２１２、クロックイネーブル生成部２１３およびＮＡＮＤ回路２１４を備える。
制御レジスタ２０２は、例えばＩ２Ｃなどのシリアル通信をサポートするレジスタＩ／Ｆ２０１を通じて外部から入力された制御データを保持する。制御データにはフレームレートの倍率を特定するための情報が含まれている。水平カウンタ２０３は、外部から入力された基準クロックＣＬＫをカウントし、制御部２１１により指定されたカウント値になればカウントをリセットする。水平カウンタ２０３のカウント値ＣＮＴは、クロックイネーブル生成部２０４に入力される。
【００２１】
クロックイネーブル生成部２１３は、水平カウンタ２０３のカウント値ＣＮＴが制御部２１１により指定されたカウント値になればクロックイネーブルＥＮのレベルをローレベルからハイレベルに反転させ、あるいはハイレベルからローレベルに反転させる。図３には、カウント値ＣＮＴが０になればハイレベルにし、１０２３になればローレベルにした場合の例と、カウント値ＣＮＴが０になればハイレベルにして、７２３になればローレベルにした場合の例とが示されている。
【００２２】
ＮＡＮＤ回路２１４は、クロックイネーブルＥＮと基準クロックＣＬＫとのＮＡＮＤをとる。これにより基準クロックＣＬＫは、クロックイネーブルＥＮがローレベルのときＮＡＮＤ回路２０５によりマスクされ、クロックイネーブルＥＮがハイレベルのときＡＤクロックＣＫａｄとして出力される。
制御部２１１は、制御レジスタ２０２に保持されたデータおよびテーブル記憶部２１２に記憶されたテーブルに基づいて、水平カウンタ２０３をリセットさせるカウント値、クロックイネーブルＥＮをローレベルからハイレベルに反転させるカウント値、クロックイネーブルＥＮをハイレベルからローレベルに反転させるカウント値を特定する。制御部２１１は、特定された各カウント値を、水平カウンタ２０３およびクロックイネーブル生成部２１３に通知する。
【００２３】
上記構成により、タイミング制御部１４１は、ＡＤクロックＣＫａｄを入力する期間の長さを二種類以上の時間長のうち外部から入力された制御データにより特定される時間長に設定することができる。またタイミング制御部１４１は、２の整数冪により表されるカウント値（例えば２１０＝１０２４）に相当する時間長および２の整数冪により表されないカウント値（例えば２９．５＝７２４）に相当する時間長のどちらにも設定することができる。
【００２４】
次に、本発明の実施の形態に係るＭＯＳセンサの第１の動作例について説明する。
図４は、第１の動作例においてテーブル記憶部２１２に記憶されているテーブルを示す図である。また図５は、第１の動作例における水平期間の内訳を説明するための図である。
第１の動作例は、ＭＯＳセンサのフレームレートを等倍、２倍、３倍、４倍のいずれかに適宜変更することができる仕様であることを前提としている。なお「等倍」とは基準フレームレートと同等であることを意味する。図５中「α」は画素１０２からカラムＡＤ回路１１１まで画素信号を読み出すのに要する読出期間を示し、「β」はブランキング期間を示す。
【００２５】
フレームレートが等倍のとき、水平カウンタのリセット設定は「１３５０」、クロックイネーブルのローからハイへの反転設定は「４０」、クロックイネーブルのハイからローへの反転設定は「１０６４」が特定される（図４参照）。この場合、水平期間にはカウント数換算で「１３５０」の時間長が割り当てられる。また水平期間のうちの読出期間にはカウント数換算で「４０」の時間長が割り当てられ、ＡＤ変換期間にはカウント数換算で「１０２４」の時間長が割り当てられ、ブランキング期間にはカウント数換算で「２８６」の時間長が割り当てられる（図５（ａ）参照）。
【００２６】
フレームレートが２倍のとき、水平カウンタのリセット設定は「６７５」、クロックイネーブルのローからハイへの反転設定は「４０」、クロックイネーブルのハイからローへの反転設定は「５５２」が特定される（図４参照）。この場合、フレームレートが等倍のときに比べて水平期間が１／２となり、水平期間にはカウント数換算で「６７５」の時間長が割り当てられる。また水平期間のうちの読出期間にはカウント数換算で「４０」の時間長が割り当てられ、ＡＤ変換期間にはカウント数換算で「５１２」の時間長が割り当てられ、ブランキング期間にはカウント数換算で「１２３」の時間長が割り当てられる（図５（ｂ）参照）。
【００２７】
フレームレートが３倍のとき、水平カウンタのリセット設定は「４５０」、クロックイネーブルのローからハイへの反転設定は「４０」、クロックイネーブルのハイからローへの反転設定は「３８０」が特定される（図４参照）。この場合、フレームレートが等倍のときに比べて水平期間が１／３となり、水平期間にはカウント数換算で「４５０」の時間長が割り当てられる。また水平期間のうちの読出期間にはカウント数換算で「４０」の時間長が割り当てられ、ＡＤ変換期間にはカウント数換算で「３４０」の時間長が割り当てられ、ブランキング期間にはカウント数換算で「７０」の時間長が割り当てられる（図５（ｃ）参照）。
【００２８】
フレームレートが４倍のとき、水平カウンタのリセット設定は「３３７」、クロックイネーブルのローからハイへの反転設定は「４０」、クロックイネーブルのハイからローへの反転設定は「２９６」が特定される（図４参照）。この場合、フレームレートが等倍のときに比べて水平期間が１／４となり、水平期間にはカウント数換算で「３３７」の時間長が割り当てられる。また水平期間のうちの読出期間にはカウント数換算で「４０」の時間長が割り当てられ、ＡＤ変換期間にはカウント数換算で「２５６」の時間長が割り当てられ、ブランキング期間にはカウント数換算で「４１」の時間長が割り当てられる（図５（ｄ）参照）。
【００２９】
このように第１の動作例では、フレームレートが３倍のとき、ＡＤ変換期間には２の整数冪により表されないカウント数「３４０」に相当する時間長が割り当てられる。一方、従来技術では、ＡＤ変換期間には２の整数冪により表されるカウント値しかとり得ないため、カウント数「２５６」に相当する時間長が割り当てられると考えられる（図５（ｅ）参照）。そうすると第１の動作例では従来技術に比べてＡＤ変換期間がカウント数換算で「８４」長く、その分だけ画素信号の階調数を高くすることができる。そのため量子化ノイズをできるだけ抑制することができる。なお階調数が「３４０」の場合、画素信号は９ビットのデータとして外部に出力される。
【００３０】
図６は、第１の動作例に係るＭＯＳセンサのＡＤ変換期間および信号出力期間の関係を説明するための図である。図中「ＡＤ（ｍ）」は第ｍラインの画素信号についてのＡＤ変換期間を示し、「ＯＵＴ（ｍ）」は第ｍラインの画素信号を外部出力する信号出力期間を示す。また「γ」は外部出力を待機する期間を示す。なおフレームレートが４倍の例については記載を省略している。
【００３１】
フレームレートが等倍のとき、第ｍラインに属する画素から画素信号が読み出され（ＯＰ００）、第ｍラインの画素信号のレベルがカラムカウンタのカウント値に変換され（ＯＰ０１）、第ｍラインの画素信号に相当するカウント値がメモリに転送される（ＯＰ０２）。メモリに保持された第ｍラインの画素信号は、第（ｍ＋１）ラインの画素信号がＡＤ変換されている間に外部に出力される（ＯＰ０３）。フレームレートが２倍、３倍のときも同様である。
【００３２】
図７は、本発明の実施の形態に係るＭＯＳセンサが奏する効果を説明するための図である。ここでは上記第１の動作例におけるフレームレートが３倍のときの効果を説明する。
ＡＤ変換期間として２の整数冪で表されるカウント数しかとり得ない場合、カラムカウンタ１１３は０から２５５までカウントすればカウントを停止する。この場合、デジタル出力としてのカウント値は最大で２５５であり、これに対応するアナログ入力としての画素信号のレベルの最大値はＶａ１である（図７（ａ）参照）。
【００３３】
一方、上記第１の動作例のように、ＡＤ変換期間として２の整数冪で表されないカウント数「３４０」をとり得る場合、カラムカウンタ１１３は０から３３９までカウントする。この場合、デジタル出力としてのカウント値は最大で３３９であり、これに対応するアナログ入力としての画素信号のレベルの最大値はＶａ２である（図７（ｂ）参照）。このようにアナログ入力のレンジを広げることができる。
【００３４】
またＤＡ変換回路１３２における１カウント当たりの参照信号の変化量ΔＲＡＭＰを変更することにより、アナログ入力のレンジはそのままで階調数を高めることができる（図７（ｃ）参照）。このようにすれば量子化ノイズを低減することができる。
次に、本発明の実施の形態に係るＭＯＳセンサの第２の動作例について説明する。
図８は、第２の動作例に係るＭＯＳセンサのＡＤ変換期間および信号出力期間の関係を説明するための図である。
【００３５】
第２の動作例は、画素混合を実施しないモード（フレームレートが等倍）と垂直３画素混合を実施するモード（フレームレートが３倍）のいずれかに適宜変更することができる仕様を前提としている。
画素混合を実施しないモードのときの動作は、第１の動作例におけるフレームレートが等倍であるときの動作と同様である。
【００３６】
垂直３画素混合を実施するモードのとき、第ｍラインに属する画素から画素信号が読み出され（ＯＰ３０）、第ｍラインの画素信号のレベルがカラムカウンタのカウント値に変換される（ＯＰ３１）。このときカラムカウンタはカウント値をそのまま保持している。引き続き、第（ｍ＋２）ラインに属する画素から画素信号が読み出され（ＯＰ３２）、カラムカウンタが保持しているカウント値に対して第（ｍ＋２）ラインの画素信号のレベルに相当するカウント値が加算される（ＯＰ３３）。カラムカウンタはカウント値をそのまま保持する。さらに第（ｍ＋４）ラインに属する画素から画素信号が読み出され（ＯＰ３４）、カラムカウンタが保持しているカウント値に対して第（ｍ＋４）ラインの画素信号のレベルに相当するカウント値が加算される（ＯＰ３５）。これにより第ｍライン、第（ｍ＋２）ライン、第（ｍ＋４）ラインの画素信号が混合される。画素混合により得られたカウント値はメモリに転送され（ＯＰ３６）、第（ｍ＋６）ライン、第（ｍ＋８）ライン、第（ｍ＋１０）ラインの画素信号がＡＤ変換されている間に外部に出力される（ＯＰ３７）。
【００３７】
このように垂直３画素混合を実施するとき、第１の動作例においてフレームレートを３倍にしたときと同様に、１ライン分の画素信号のＡＤ変換に許容される期間が約１／３になる。そのため読出期間、ＡＤ変換期間、ブランキング期間に対する時間の割り当ては、図５（ｃ）と同様となる。
以上、本発明に係る固体撮像装置について、実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。
【００３８】
例えば、フレームレートを３倍にするときＡＤ変換期間にはカウント数換算で「３４０」の時間長が割り当てられているが、これに限らずカウント数換算で「２５６」よりも大きな時間長が割り当てられれば、従来技術に比べて階調数を高める効果を得ることができる。
また実施の形態ではフレームレートを２倍にするときＡＤ変換期間にはカウント数換算で「５１２」の時間長が割り当てられているが、これに限らず、ＡＤ変換に許容される期間を最大限に利用して２の整数冪で表されないカウント数に相当する時間長を割り当てることとしてもよい。フレームレートを４倍にするときも同様である。
【００３９】
また実施の形態ではブランキング期間「β」を設けているが、ブランキング期間を設けずにその分だけＡＤ変換期間を延長することとしてもよい。
また実施の形態ではカラムカウンタは各カラムに対応して配設されているが、これに限らない。例えば、図９に示すように、カウンタ１１５をひとつだけ設け、コンパレータの出力信号が反転したときのカウント値をメモリが保持するという構成でもよい。
【００４０】
また実施の形態では制御データに基づいてＡＤ変換期間の長さを特定するのにテーブルを利用しているが、これに限らない。例えば制御データからＡＤ変換期間の長さを特定するための論理回路を組み込むこととしてもよい。
【産業上の利用可能性】
【００４１】
本発明の活用例として、例えばデジタルカメラが挙げられる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る固体撮像装置（ＭＯＳセンサ）の構成を示す図
【図２】タイミング制御部１４１に含まれる、クロックＣＫａｄを生成するための構成を示す図
【図３】基準クロックＣＬＫ、水平カウンタのカウント値ＣＮＴ、クロックイネーブルＥＮ、ＡＤクロックＣＫａｄおよび参照信号ＲＡＭＰの波形を示す図
【図４】第１の動作例においてテーブル保持部に保持されているテーブルを示す図
【図５】第１の動作例における水平期間の内訳を説明するための図
【図６】第１の動作例に係るＭＯＳセンサのＡＤ変換期間および信号出力期間の関係を説明するための図
【図７】本発明の実施の形態に係るＭＯＳセンサが奏する効果を説明するための図
【図８】第２の動作例に係るＭＯＳセンサのＡＤ変換期間および信号出力期間の関係を説明するための図
【図９】本発明の変形例に係る固体撮像装置（ＭＯＳセンサ）の構成を示す図
【符号の説明】
【００４３】
１０１    画素アレイ
１０２    画素
１０３    行制御線
１０４    垂直信号線
１１０    ＡＤ変換回路
１１１    カラムＡＤ回路
１１２    コンパレータ
１１３    カラムカウンタ
１１４    メモリ
１１５    カウンタ
１２１    垂直走査回路
１２２    垂直画素ドライバ
１２３    水平走査回路
１２４    デジタル出力回路
１２５    ＬＶＤＳトランシーバ
１２６    出力信号バス
１３１    バイナリカウンタ
１３２    ＤＡ変換回路
１４１    タイミング制御部
２０１    レジスタＩ／Ｆ
２０２    制御レジスタ
２０３    水平カウンタ
２０４    ＡＤクロック生成部
２１１    制御部
２１２    テーブル記憶部
２１３    クロックイネーブル生成部
２１４    ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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