(57)【要約】【課題】コンタクトのマージンを減らし、高集積度を実現したＮＯＲ型フラッシュメモリ素子及びその製造方法の提供をする。【解決手段】半導体基板上に形成された第１ポリシリコンパターン、誘電体膜及び第２ポリシリコンパターンで構成されたゲートと、前記第１ポリシリコンパターンの間に形成されて、前記半導体基板に挿入されてラインの形態に形成された複数の電極と、及びそれぞれの電極ごとに一つずつ形成されたコンタクトを含む。【選択図】図６
2009049407.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ポリシリコンパターン、誘電体膜及び第２ポリシリコンパターンで構成されたゲートと、前記第１ポリシリコンパターンの間に形成されて、前記半導体基板に挿入されてライン（line）の形態に形成された複数の電極と、それぞれの電極ごとに一つずつ形成されたコンタクトを含むＮＯＲ型フラッシュメモリ素子。
【請求項２】
前記誘電体膜は、第１酸化膜、窒化膜及び第２酸化膜の積層で構成されたＯＮＯ（Oxide-Nitride-Oxide）膜に形成されて、前記第１酸化膜は、前記半導体基板の電極と接する領域が、前記第１ポリシリコンパターンと接する領域より厚く形成されたことを含む、請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項３】
前記半導体基板の電極と接する領域の前記第１酸化膜は、２５０〜３００Åの厚さに形成されることを含む、請求項２に記載のＮＯＲ型フラッシュメモリ素子。
【請求項４】
前記電極は、前記第２ポリシリコンパターンと交差するパターンに形成されたことを含む、請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項５】
前記電極は、イオンが注入されて形成されたことを含む、請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項６】
素子分離膜が形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に第１ポリシリコンパターンを形成する段階と、前記第１ポリシリコンパターンをマスクで前記半導体基板上にイオン注入工程を行い、前記第１ポリシリコンパターンの間の前記半導体基板に電極を形成する段階と、前記トンネル酸化膜及び第１ポリシリコンパターンが形成された前記半導体基板上に誘電体膜及び第２ポリシリコンパターンを形成する段階と、それぞれの電極ごとに一つのコンタクトを形成する段階を含むＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項７】
前記誘電体膜は、第１酸化膜、窒化膜及び第２酸化膜の積層で形成されたＯＮＯ膜に形成されることを含む、請求項６に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項８】
前記第１酸化膜は、熱酸化（thermal oxidation）工程を通じて形成されて、前記半導体基板の電極と接する領域が、前記第１ポリシリコンパターンと接する領域より厚く形成されたことを含む、請求項７に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項９】
前記半導体基板の電極と接する領域の前記第１酸化膜は、２５０〜３００Åの厚さに形成されることを含む、請求項７に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１０】
前記第２ポリシリコンパターンは、前記第１ポリシリコンパターン及び誘電体膜が形成された前記半導体基板上に第２ポリシリコンを形成して、前記第２ポリシリコンにエッチング工程を通じて形成されて、厚く形成された前記第１酸化膜が前記電極を保護して、前記エッチング工程時、前記電極の損傷（damage）を保護することを含む、請求項７に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１１】
前記第１酸化膜を形成するための熱酸化（thermal oxidation）工程時、前記イオン注入で形成された電極の活性化が行われる、請求項７に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１２】
前記窒化膜は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）工程に形成されて、前記第２酸化膜はＣＶＤ（Chemical Vapor Deposition）工程で形成されることを含む、請求項７に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１３】
前記電極は、砒素（As）イオンを１×１０１５〜５×１０１５ａｔｏｍｓ／ｃｍ２の濃度と２０〜４０ＫｅＶのエネルギーで注入して形成される、請求項６に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１４】
前記電極は、前記第１ポリシリコンパターンを利用して自己整列（self-align）方法で形成されて、フローティングゲートである前記第１ポリシリコンパターンとのオーバレイ（overlay）が一致する、請求項６に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例はＮＯＲ型フラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
非揮発性（non volatile）メモリは、電源が中断されでも保存されたデータが損失されない長所を持っていて、ＰＣバイオス（Bios）用、セットトップボックス（Set Top Box）、プリンタ及びネットワークサーバなどのデータ保存用にたくさん使われていて、最近には、デジタルカメラと携帯電話などにもたくさん利用されている実情である。
【０００３】
このような、非揮発性メモリの中でも、電気的にメモリセルのデータを一括的にまたはセクター（sector）単位で消去する機能を持つ、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）型フラッシュメモリ装置は、プログラム時、ドレーン側にチャンネル熱電子（channel hot electron）を形成させて、電子をフローティングゲート（floating gate）に蓄積することでセルトランジスタの閾値電圧を増加させる。
【０００４】
そして、フラッシュメモリ装置の消去動作は、ソース、基板及びフローティングゲートの間に高電圧を発生させて、フローティングゲートに蓄積された電子を放出することで、セルトランジスタの閾値電圧を低める。
【０００５】
最近高集積化が急速に進行されるにつれて、セルサイズの縮小が要求されているが、工程上のマージン確保が難しいことから、これ以上の縮小はほとんど不可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
コンタクトのマージンを減らし、高集積度を実現したＮＯＲ型フラッシュメモリ素子及びその製造方法の提供を課題とする。
【課題を解決するための手段】
【０００７】
実施例によるＮＯＲ型フラッシュメモリ素子は、半導体基板上に形成された第１ポリシリコンパターン、誘電体膜及び第２ポリシリコンパターンで構成されたゲートと、前記第１ポリシリコンパターンの間に形成されて、前記半導体基板に挿入されてラインの形態に形成された複数の電極と、及びそれぞれの電極ごとに一つずつ形成されたコンタクトを含む。
【０００８】
また、実施例によるＮＯＲ型フラッシュメモリ素子の製造方法は、素子分離膜が形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に第１ポリシリコンパターンを形成する段階と、前記第１ポリシリコンパターンをマスクで前記半導体基板上にイオン注入工程を行い、前記第１ポリシリコンパターンの間の前記半導体基板に電極を形成する段階と、前記トンネル酸化膜及び第１ポリシリコンパターンが形成された前記半導体基板上に誘電体膜及び第２ポリシリコンパターンを形成する段階と、それぞれの電極ごとに一つのコンタクトを形成する段階を含む。
【発明の効果】
【０００９】
本発明の実施例によれば、フローティングゲートを利用して自己整列されたビットラインである電極を形成することで、フローティングゲートと活性領域（active area）の整列（align）が常に一致する。また、フローティングゲートをマスクでイオン注入して電極を形成するから、別途のマスクが必要なくなり、フローティングゲートと制御ゲートを絶縁するＯＮＯ膜の形成時、熱酸化工程で酸化膜を形成するから、イオン注入後、別途の熱処理工程を行わなくても良い。
【００１０】
また、それぞれのセルごとにコンタクトを形成せずに、ビットラインごとに一つのコンタクトを形成させることで、工程マージンが高くなり、セルの集積度が高くなってメモリ素子の小型化を具現することができる。
【００１１】
そして、ＮＯＲ型の構造を持つことで、高速動作が可能であり、コンタクトの数を減少させることで、ＮＡＮＤ型フラッシュメモリレベルの大きさを持つようにり、ＮＯＲ型とＮＡＮＤ型の長所を持つことができる。
【００１２】
また、ＯＮＯ膜の形成時、熱酸化工程で電極と接する酸化膜が厚く形成されることで、後続制御ゲート形成するためのエッチング工程時、電極を保護して損傷によるビットラインの抵抗増加を防止することができる。
【００１３】
そして、素子分離膜の形成なしに、電極でそれぞれのセルを分離することで、セルのサイズを減らしてメモリ素子の集積度を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、実施例によるＮＯＲ型フラッシュメモリ素子及びその製造方法を、添付された図面を参照して詳しく説明する。
【００１５】
本発明による実施例の説明において、各層の〔上（on/over）〕に形成されていると記載されている場合において、〔上（on/over）〕は、直接（directly）または他の層を介在して（indirectly）形成されていることを皆含む。
【００１６】
図面で、各層の厚さや大きさは説明の便宜及び明確性のために、誇張されるとか省略されるとかまたは概略的に図示されでいる。また、各構成要素の大きさは実際の大きさを全面的に反映するものではない。
【００１７】
図６は、実施例によるＮＯＲ型フラッシュメモリ素子の断面図である。
【００１８】
実施例によるＮＯＲ型フラッシュメモリ素子は、半導体基板１０上に形成された第１ポリシリコンパターン３２、誘電体膜４０及び第２ポリシリコンパターン６０で構成されたゲート８０と、前記第１ポリシリコンパターン３２の間に形成されて、前記半導体基板１０に挿入されてラインの形態に形成された複数の電極１８と、及びそれぞれの電極１８ごとに一つずつ形成されたコンタクトを含む。
【００１９】
また、前記誘電体膜４０は、第１酸化膜４２、窒化膜４４及び第２酸化膜４６の積層で構成されたＯＮＯ膜で形成されて、前記第１酸化膜４２は、前記半導体基板１０の電極１８と接する領域が、前記第１ポリシリコンパターン３２と接する領域より厚く形成される。
【００２０】
また、前記電極１８は、前記第２ポリシリコンパターン６０と交差するパターンに形成される。
【００２１】
図１ないし図７は、実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図である。
【００２２】
まず、図１に図示されているように、半導体基板１０にＮウェル１２及びＰウェル１４を形成する。
【００２３】
この時、前記Ｎウェルは、砒素（As）、燐（Ｐ）などのイオンを高濃度でイオン注入し形成されて、前記Ｐウェルは、硼素（Ｂ）イオンを低濃度でイオン注入して形成される。
【００２４】
そして、図２に図示されているように、前記半導体基板１０上にトンネル酸化膜２０及び第１ポリシリコン膜３０を形成する。
【００２５】
前記トンネル酸化膜２０は、ホットキャリア（ hot carrier ）のプログラムとＦＮトンネリング（Fouler Nordheim tunneling）の消去時に利用されるので、湿式酸化（wet oxidation）工程でハイクオリティーの酸化膜を形成する。
【００２６】
続いて、図３に図示されているように、前記第１ポリシリコン膜３０をパターニングして第１ポリシリコンパターン３２を形成する。
【００２７】
前記第１ポリシリコンパターン３２は、フローティングゲートになることができる。
【００２８】
この時、前記第１ポリシリコンパターン３２の相互間隔を最小化して、カップリング比を増加させることができるようにする。
【００２９】
従来のフラッシュメモリ素子は、それぞれのフローティングゲートの間にコンタクトを形成するから、フローティングゲートの間にコンタクトを形成するためのマージンが必要だった。
【００３０】
しかし、本実施例では、半導体基板内部に電極を形成するから、従来のコンタクトマージンを減らすことができる。
【００３１】
このように、前記第１ポリシリコンパターン３２の相互間隔を最小化させることで、フラッシュメモリ素子の高集積化を実現することができる。
【００３２】
そして、図４に図示されているように、前記第１ポリシリコンパターン３２が形成された前記半導体基板１０全面にイオン注入工程を行い、イオン注入層パターン１６を形成する。
【００３３】
前記イオン注入工程は、前記第１ポリシリコンパターン３２をマスクで、砒素イオンを1×１０１５〜５×１０１５ａｔｏｍｓ／ｃｍ２の濃度と２０〜４０ＫｅＶのエネルギーで注入して行われる。
【００３４】
前記第１ポリシリコンパターン３２をマスクとしてイオン注入工程が行われるから、追加的なマスクなしに自己整列方法でイオン注入層パターン１６が形成される。
【００３５】
前記イオン注入層パターン１６は、以後熱処理工程で活性化されて電極として使われる。
【００３６】
続いて、図５（ａ）及び図５（ｂ）に図示されているように、前記第１ポリシリコンパターン３２を含む前記半導体基板１０上に、誘電体膜４０を形成する。
【００３７】
前記誘電体膜４０は、第１酸化膜４２、窒化膜４４及び第２酸化膜４６を順次に形成したＯＮＯ膜に形成される。
【００３８】
前記誘電体膜４０は、上部と下部を絶縁する役割をする。この時、前記第１ポリシリコンパターン３２は、前記誘電体膜４０によって取り囲まれる。
【００３９】
前記第１酸化膜４２は、熱酸化工程で形成されて、前記窒化膜４４は、低圧化学的気相成長法（Low Pressure Chemical Vapor Deposition）で形成されて、前記第２酸化膜４６は、化学的気相成長法を通じて高温酸化膜（high temperature oxide）に形成されることができる。
【００４０】
この時、前記第１酸化膜４２を形成するための熱酸化工程時、前記イオン注入層パターン１６の拡散（diffusion）現象で活性化されて、電極１８が形成される。
【００４１】
前記電極１８は、前記第１ポリシリコンパターン３２を利用して自己整列方法で形成されて、フローティングゲートである前記第１ポリシリコンパターン３２とのオーバレイが常に一致する。
【００４２】
すなわち、前記イオン注入層パターン１６形成後、別の熱工程を行わず、前記第１酸化膜４２形成のための熱酸化工程で前記イオン注入層パターン１６を活性化させることで、追加的な熱工程は行われない。
【００４３】
また、前記第１酸化膜４２を形成するための熱酸化工程時、前記イオン注入層パターン１６が形成された領域の場合、熱酸化の速度が早くて、前記半導体基板１０の電極１８と接する領域４２ａが、前記第１ポリシリコンパターン３２と接する領域４２ｂより厚く形成される。
【００４４】
前記第１酸化膜４２において、前記半導体基板１０の電極１８と接する領域４２ａが、前記第１ポリシリコンパターン３２と接する領域４２ｂより厚く形成されるから、以後制御ゲート形成のためのエッチング工程時、前記電極１８に損傷が発生されて、前記電極１８の抵抗が増加することを防止することができる。
【００４５】
この時、前記第１ポリシリコンパターン３２と接する領域４２ｂの前記第１酸化膜４２の厚さは、１００Åに形成されることができて、前記半導体基板１０の電極１８と接する領域４２ａの前記第１酸化膜４２は、２５０〜３００Åの厚さに形成されることができる。
【００４６】
続いて、図６に図示されているように、前記第１ポリシリコンパターン３２及び誘電体膜４０が形成された前記半導体基板１０上に、第２ポリシリコンパターン６０を形成を形成して、前記第１ポリシリコンパターン３２、誘電体膜４０及び前記第２ポリシリコンパターン６０で構成されるゲート８０を形成する。
【００４７】
前記第２ポリシリコンパターン６０は、前記第１ポリシリコンパターン３２及び誘電体膜４０が形成された前記半導体基板１０上に、第２ポリシリコン（図示していない）を形成した後、前記第２ポリシリコンにフォトレジストパターンを形成して、エッチング工程を行い形成されることができる。
【００４８】
前記第２ポリシリコンパターン６０形成のためのエッチング工程時、前記半導体基板１０の電極１８と接する領域４２ａの前記第１酸化膜４２が厚く形成されるから、前記電極１８に損傷を発生させずに、前記第２ポリシリコンパターン６０が形成されることができる。
【００４９】
前記第２ポリシリコンパターン６０は、制御ゲートであり、下部に形成された第１ポリシリコンパターン３２に電荷を励起させて、充電または放電されるようにバイアス電圧を印加する役割をする。
【００５０】
図７は、前記半導体基板１０上に前記ゲート８０が形成された構造物の立体図面である。
【００５１】
前記第２ポリシリコンパターン６０である制御ゲートは、ワードライン（word line）として使われることと、前記電極１８は、ビットライン（bit line）として使われることができる。
【００５２】
続いて、図示されではないが、前記ゲート８０の側壁にスペーサー（図示していない）を形成して、前記ゲート８０及びスペーサーが形成された前記半導体基板１０上に、層間絶縁膜（図示していない）を形成した後、前記電極１８と繋がるコンタクトを形成することができる。
【００５３】
この時、ビットラインとして使われる前記電極１８それぞれに、一つのコンタクトが形成されることができる。
【００５４】
図８ないし図１１は、実施例によるＮＯＲ型フラッシュメモリ素子の動作を説明するための図面である。
【００５５】
図８は、実施例によるＮＯＲ型フラッシュメモリ素子の概略的な平面図であり、図９は、プログラム動作を説明するための図面である。
【００５６】
図８に図示されているように、ＮＯＲ型フラッシュメモリ素子は、前記電極１８と制御ゲートである前記第２ポリシリコンパターン６０は、交差されるように形成される。
【００５７】
また、前記電極１８にそれぞれコンタクト７０が形成されることができる。
【００５８】
前記第２ポリシリコンパターン６０である制御ゲートはワードラインとして使われることと、前記電極１８は、ビットラインとして使われることができる。
【００５９】
実施例によるＮＯＲ型フラッシュメモリ素子で、Ｃ領域にプログラムするためには、前記電極１８であるＢＬ０及びＢＬ３電極はフローティングさせて、ＢＬ１電極は接地させて、ＢＬ２電極は５Ｖの電圧を印加する。
【００６０】
そして、前記第２ポリシリコンパターン６０である制御ゲートのＷＬ０、ＷＬ２及びＷＬ３電極は接地させて、ＷＬ１電極は９Vの電圧を印加して、前記半導体基板１０のＰウェル領域１４は接地させる。
【００６１】
図９に図示されているように、Ｃ領域のチャンネルには、接地と５Ｖの電圧が印加されるのでホットキャリアが発生して、同時に制御ゲートであるＷＬ１電極に９Ｖの電圧が印加されて、前記第１ポリシリコンパターン３２であるフローティングゲートにホットキャリアが注入されてプログラムされる。
【００６２】
この時、Ａ領域のチャンネルにかかる電圧は、フローティングと接地なので、ＷＬ１電極に９Ｖが印加されてもプログラムされない。
【００６３】
そして、Ｂ領域のチャンネルにかかる電圧は、５Ｖとフローティングなので、ＷＬ１電極に９Ｖが印加されても、ホットキャリアが発生しないのでプログラムされない。
【００６４】
そして、Ｄ領域及びＥ領域のチャンネルには接地と５Ｖの電圧が印加されるので、ホットキャリアが発生するが、制御ゲートであるＷＬ０及びＷＬ２電極が接地されてプログラムされない。
【００６５】
図１０は、実施例によるＮＯＲ型フラッシュメモリ素子の概略的な平面図であり、図１１は消去動作を説明するための図面である。
【００６６】
実施例によるＮＯＲ型フラッシュメモリ素子で、プログラムされたＣ領域を消去するためには、前記電極１８であるＢＬ０及びＢＬ３電極はフローティングさせて、ＢＬ１電極は接地させて、ＢＬ２電極は９Ｖの電圧を印加する。
【００６７】
そして、前記第２ポリシリコンパターン６０である制御ゲートのＷＬ０、ＷＬ２及びＷＬ３電極は接地させて、ＷＬ１電極は９Ｖの電圧を印加して、前記半導体基板１０のＰウェル領域１４は９Ｖの電圧を印加する。
【００６８】
図１１に図示されているように、Ｃ領域のチャンネルには接地と９Ｖの電圧が印加されて、同時に制御ゲートであるＷＬ１電極に９Ｖの電圧が印加されて、前記半導体基板１０のＰウェル領域１４には９Ｖの電圧が印加されて、ＦＮトンネリングでフローティングゲートに注入された電子が出るようになる。
【００６９】
表１は、ＮＯＲ型フラッシュメモリ素子の動作のための印加電圧を図示している。
【表１】
2009049407.tif 000003
【００７０】
動作セルによって、前記電極１８がソースまたはドレーンになることができるから、前記電極１８であるビットラインは、ソース及びドレーンで表記している。
【図面の簡単な説明】
【００７１】
【図１】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図２】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図３】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図４】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図５】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図６】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図７】実施例によるＮＯＲ型フラッシュメモリ素子の工程断面図。
【図８】実施例によるＮＯＲ型フラッシュメモリ素子の動作を説明するための図面。
【図９】実施例によるＮＯＲ型フラッシュメモリ素子の動作を説明するための図面。
【図１０】実施例によるＮＯＲ型フラッシュメモリ素子の動作を説明するための図面。
【図１１】実施例によるＮＯＲ型フラッシュメモリ素子の動作を説明するための図面。
【符号の説明】
【００７２】
１０  半導体基板、  １２  Ｎウェル、  １４  Ｐウェル領域、  １６  イオン注入層パターン、  １８  電極、  ２０  トンネル酸化膜、  ３０  第１ポリシリコン膜、  ３２  第１ポリシリコンパターン、  ４０  誘電体膜、  ４２  第１酸化膜、  ４２ａ  電極と接する領域、  ４２ｂ  第１ポリシリコンパターンと接する領域、  ４４  窒化膜、  ４６  第２酸化膜、  ６０  第２ポリシリコンパターン、  ７０  コンタクト、  Ａ,Ｂ,Ｃ,Ｄ,Ｅ  チャンネルの領域。
【図１】
2009049407.tif 000004
【図２】
2009049407.tif 000005
【図３】
2009049407.tif 000006
【図４】
2009049407.tif 000007
【図５】
2009049407.tif 000008
【図６】
2009049407.tif 000009
【図７】
2009049407.tif 000010
【図８】
2009049407.tif 000011
【図９】
2009049407.tif 000012
【図１０】
2009049407.tif 000013
【図１１】
2009049407.tif 000014