(57)【要約】【課題】  従来よりも力率および電力損失を改善し、トランスの小型化を図ることができる電源システムを提供することを目的とする。【解決手段】  電源システム１００は、ＡＣ１００ＶをＡＣ２４Ｖに変換する電源トランス１１０と、電源トランス１１０に接続された複数の電源ユニット２００−１〜２００−ｎとを有する。電源ユニット２００−１は、ＡＣ２４Ｖを同期整流型ブリッジにより整流する整流回路２１０と、整流された電圧の力率を改善する力率改善回路２２０と、直流電圧を出力する出力回路２３０とを有する。力率改善回路２２０は、インダクタＬと、ＦＥＴ１と、ＦＥＴ２と、ＦＥＴ１およびＦＥＴ２のスイッチングを制御する制御回路２２２とを含み、制御回路２２２は、ＦＥＴ１とＦＥＴ２のデューテイ比を調整し、所望の直流電圧を出力回路２３０から出力させる。【選択図】  図４
2009290950.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を有する第１の交流電源を、第１の電圧よりも低い第２の電圧を有する第２の交流電源に変換するトランスと、トランスに接続され、トランスの第２の交流電源を入力する複数の電源ユニットとを含み、
各電源ユニットは、トランスから供給された第２の交流電源の第２の交流電圧を整流し、整流された電圧を出力する整流回路と、
整流回路に接続され、整流された電力の力率を改善する力率改善回路と、
力率改善回路に接続され、直流電圧を出力する出力回路とを有し、
前記力率改善回路は、整流回路の第１の電圧ラインに直列に接続されたインダクタと、インダクタに直列に接続された第１のトランジスタと、インダクタと第１のトランジスタとを接続するノードと整流回路の第２の電圧ラインとの間に接続された第２のトランジスタと、第１および第２のトランジスタのスイッチングを制御する制御回路とを含み、当該制御回路は、第２のトランジスタをオンさせるとき、第１のトランジスタをオフさせ、第２のトランジスタをオフさせるとき、第１のトランジスタをオンさせ、
前記整流回路は、電流に応答して動作する複数のＭＯＳトランジスタのブリッジから構成される、
電源システム。
【請求項２】
第１および第２のトランジスタはＭＯＳＦＥＴであり、第１のトランジスタのドレインがインダクタに接続され、第１のトランジスタのソースが出力回路に接続され、第２のトランジスタのドレインが第１のトランジスタのドレインに接続され、第２のトランジスタのソースが第２の電圧ラインに接続され、第１および第２のトランジスタの各ゲートが制御回路に接続され、前記出力回路からは、第２の電圧より昇圧された直流電圧が出力される、請求項１に記載の電源システム。
【請求項３】
前記整流回路は、第1の電位の直流出力と第２の電位の直流出力との間に直列に接続された第１、第２のＭＯＳトランジスタと、
前記第１および第２の電位の直流出力との間に直列に接続された第３、第４のＭＯＳトランジスタと、
前記直流出力に流れる電流に応答して第１、第２、第３、および第４のＭＯＳトランジスタの各ゲートにゲート信号を出力する駆動手段とを有し、
交流電圧の一方の入力は、第１、第２のＭＯＳトランジスタを接続する第１の接続ノードに接続され、交流電圧の他方の入力は、第３、第４のＭＯＳトランジスタを接続する第２の接続ノードに接続され、
入力される交流電圧に応答して、第１の半波期間のとき、第１、第４のＭＯＳトランジスタに電流が流れ、第２の半波期間のとき、第２、第３のＭＯＳトランジスタに電流が流れる、請求項１に記載の電源システム。
【請求項４】
第１のトランジスタ、第２のトランジスタ、制御回路、および整流回路は、１つのパッケージ内に収容されている、請求項１ないし３いずれか１つに記載の電源システム。
【請求項５】
前記パッケージは６つの外部リード端子を含み、第１、第２の外部端子は、交流電源を入力し、第３、第４の外部端子は、インダクタに接続され、第５の外部端子は、接地電位に接続され、第６の外部端子は、出力に接続される、請求項１ないし４いずれか１つに記載の電源システム。
【請求項６】
前記出力回路は、スイッチング回路により降圧された直流電圧を生成するＤＣ−ＤＣコンバータを含む、請求項１ないし５いずれか１つに記載の電源システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの交流電源から複数の電源ユニットに交流電力を供給する電源システムに関し、特に、電源ユニットにおける電力損失および力率の改善に関する。
【背景技術】
【０００２】
半導体装置や電子機器の小型化、複合化に伴い、それらの装置や機器に用いられる内部電源の駆動電圧が多様化している。例えば、ＣＰＵやメモリ等の半導体装置では、高密度集積化を図るために回路線幅が微細化し、それに伴い駆動電圧が５Ｖから３．３Ｖ、１．８Ｖへ低下している。また、携帯電話、コンピュータ、ＯＡ機器、車載用電子装置、遊技機等の電子機器では、液晶ディスプレイ、オーディオ装置、記録メディア、半導体装置等を駆動する駆動電圧がそれぞれ異なることがあり、内部電源として、例えば、２４Ｖ、１２Ｖ、５Ｖ、３．３Ｖ、１．８Ｖの駆動電圧を必要とする。
【０００３】
こうした背景から、電源装置には、多様な駆動電圧を供給することが要求される。商業用交流電圧または直流電圧から所望の直流電圧を生成する場合、スイッチング電源が広く利用されている。スイッチング電源は、入力された直流電圧をトランジスタのオン・オフのスイッチングのデューテイ比を調整するとで電力変換された直流電圧を生成するものである。
【０００４】
図１は、従来の降圧型のスイッチング電源装置の一例を示す回路図である。トランスＴの１次側にトランジスタＴｒが接続され、トランジスタＴｒのゲートにＰＷＭ駆動回路からの駆動信号Ｓが接続される。トランスTの２次側には、整流用および環流用ダイオードＤ１、Ｄ２、インダクタＬ、およびコンデンサＣが接続されている。入力された直流電圧Ｖｉｎは、トランジスタＴｒのオン／オフのデューティ比を調整することで、所望の直流電圧Ｖｏｕｔに変換される。
【０００５】
図１に示すようなスイッチング電源装置において、ダイオードＤ１、Ｄ２の順方向の電圧降下による電力損失を抑制するため、ダイオードＤ１、Ｄ２をスイッチング素子に置き換えた同期整流型電源が特許文献１に提案されている。これによれば、図２に示すように、変換トランスＴ１の２次側に設けた補助巻線４と、該補助巻線４の出力を受けて、前記変換トランス２次巻線間に配置された整流用ＦＥＴ２及び転流用ＦＥＴ３のゲートをオン／オフする信号を発生するＦＥＴゲート電圧保持回路３を含むフォワード型ＤＣ／ＤＣコンバータが開示されている。さらに特許文献２には、同期整流方式ＤＣ−ＤＣコンバータ電源装置において、１つの入力から異なる電圧、例えば３．３Ｖと１．８Ｖの出力を得る技術が開示されている。
【０００６】
【特許文献１】特開２００４−１８０３８６号
【特許文献２】特開２００４−２０８４９０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、従来のスイッチング電源装置は、特許文献１や特許文献２に示すように、同期整流回路により電力損失を低減するものであるが、力率（ＰＦＣ：Power Factor Correction）の改善を十分に図るものではなかった。力率改善に同期整流が用いられなかった理由は、通常、ＡＣ１００Ｖ（国内）、またはＡＣ２２０Ｖ（欧州）が入力された場合、入力電圧は、波高値（入力電圧の約１．４倍）まで昇圧されるため、電流はさほど問題とならなかったためである。
【０００８】
しかしながら、交流電源を降圧した電源に接続された、電源ユニットは入力電流（トランスＴの２次側）が大きい電源装置または電源システムになり、力率の低下による皮相電力を無視することができなくなる。例えば、図３に示すように、ＡＣ１００Ｖの交流電源をＡＣ２４ボルトの交流電源に変換するトランス１０と、トランス１０により生成されたＡＣ２４Ｖの交流電源を入力する複数の電源ユニット２０〜２６を備える電源システムでは、各電源ユニット２０〜２６へ供給される電流Ｉｂは、ＡＣ１００Ｖ電源のときに流れる電流Iａと比較して約４倍（Ｉｂ＝４×Ｉａ）となり、力率が低ければ、有効に利用されない皮相電力の割合が高くなる。
【０００９】
整流回路における力率は、有効電力Ｗと皮相電力ＶＡの比、すなわち、Ｗ／ＶＡで表される。力率が低ければ、皮相電力ＶＡは、有効に利用されない無効電力を多く含むことになる。通常のコンデンサ・インプット型の整流では、力率は、約０．６である。このため、例えば、図３に示すような電源システムにおいて、効率を０．８５、力率を０．６、出力側の負荷の消費電力を１２Ｖ×５Ａとすると、トランス１０の皮相電力ＶＡは、式（１）に示すように、約１１７ＶＡとなる。
【００１０】
【数１】
2009290950.tif 000003
【００１１】
その結果、トランス１０の入力電流は、式（２）に示すように４．８７５Ａとなる。式（２）から明らかなように、力率が高くなればなるほど、トランス１０からの入力電流（トランス１０の２次側の電流）を小さくすることができる。
【００１２】
【数２】
2009290950.tif 000004
【００１３】
図３に示すような電源システムでは、トランス１０に複数の電源ユニットが接続されているため、トランス１０の入力電流は、電源ユニットの数だけ大きくなり、その結果、トランス１０の小型化を図ることが困難となり、コストが高くなってしまう。
【００１４】
一方、各電源ユニット２０〜２６の整流に用いられるダイオードＤは、順方向の電圧降下を生じさせる。仮に、その電圧降下が約０．９Ｖであるならば、０．９Ｖ×４Ｉａの電力が損失することになる。上記したように、力率改善がされていなければ、１つの電源ユニットにおいて、４．８７５Ａ×０．９Ｖ≒４．４Ｗの電力が損失することになり、全体の電源ユニットの電力損失もかなり大きくなってしまう。特に、入力される交流電源の電圧または電流が大きくなれば、それに応じて大きな電力が損失されてしまい、これを到底無視することはできなくなる。
【００１５】
本発明は、上記した従来の課題を解決するためになされたものであり、従来よりも力率を改善し、電源トランスの小型化、低コスト化を図ることができる電源システムを提供することを目的とする。
さらに本発明は、従来よりも電力損失を低減することができる電源システムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る電源システムは、第１の電圧を有する第１の交流電源を、第１の電圧よりも低い第２の電圧を有する第２の交流電源に変換するトランスと、トランスに接続され、トランスの第２の交流電源を入力する複数の電源ユニットとを含む。各電源ユニットは、トランスから供給された第２の交流電源の第２の交流電圧を整流し、整流された電圧を出力する整流回路と、整流回路に接続され、整流された電力の力率を改善する力率改善回路と、力率改善回路に接続され、直流電圧を出力する出力回路とを有し、前記力率改善回路は、整流回路の第１の電圧ラインに直列に接続されたインダクタと、インダクタに直列に接続された第１のトランジスタと、インダクタと第１のトランジスタとを接続するノードと整流回路の第２の電圧ラインとの間に接続された第２のトランジスタと、第１および第２のトランジスタのスイッチングを制御する制御回路とを含み、当該制御回路は、第２のトランジスタをオンさせるとき、第１のトランジスタをオフさせ、第２のトランジスタをオフさせるとき、第１のトランジスタをオンさせ、  前記整流回路は、電流に応答して動作する複数のＭＯＳトランジスタのブリッジから構成される。
【００１７】
好ましくは第１および第２のトランジスタはＭＯＳＦＥＴであり、第１のトランジスタのドレインがインダクタに接続され、第１のトランジスタのソースが出力回路に接続され、第２のトランジスタのドレインが第１のトランジスタのドレインに接続され、第２のトランジスタのソースが第２の電圧ラインに接続され、第１および第２のトランジスタの各ゲートが制御回路に接続され、前記出力回路からは、第２の電圧より昇圧された直流電圧が出力される。
【００１８】
好ましくは前記整流回路は、第1の電位の直流出力と第２の電位の直流出力との間に直列に接続された第１、第２のＭＯＳトランジスタと、前記第１および第２の電位の直流出力との間に直列に接続された第３、第４のＭＯＳトランジスタと、前記直流出力に流れる電流に応答して第１、第２、第３、および第４のＭＯＳトランジスタの各ゲートにゲート信号を出力する駆動手段とを有し、
交流電圧の一方の入力は、第１、第２のＭＯＳトランジスタを接続する第１の接続ノードに接続され、交流電圧の他方の入力は、第３、第４のＭＯＳトランジスタを接続する第２の接続ノードに接続され、入力される交流電圧に応答して、第１の半波期間のとき、第１、第４のＭＯＳトランジスタに電流が流れ、第２の半波期間のとき、第２、第３のＭＯＳトランジスタに電流が流れる。
【００１９】
好ましくは第１のトランジスタ、第２のトランジスタ、制御回路、および整流回路は、１つのパッケージ内に収容されている。この場合、前記パッケージは６つの外部リード端子を含み、第１、第２の外部端子は、交流電源を入力し、第３、第４の外部端子は、インダクタに接続され、第５の外部端子は、接地電位に接続され、第６の外部端子は、出力に接続される。
【００２０】
さらに好ましくは、第１の交流電源の第１の電圧は１００ボルトであり、第２の交流電源の第２の交流電圧は２４ボルトであり、出力回路は、スイッチング回路により降圧された直流電圧を生成するＤＣ−ＤＣコンバータを含むことができる。
【発明の効果】
【００２１】
本発明によれば、力率改善回路において、スイッチング制御が可能な第１、第２のトランジスタを用いて第２の交流電源を直流電源に変換するようにしたので、力率を改善することができる。このため、トランスの入力電流を、従来と比較して小さくすることができ、その結果、トランスの小型化、低コスト化を図ることができる。さらに、電源ユニットにおけるトランジスタの電力消費をダイオードのそれと比較して低減させることで、電力システムの全体の電力損失を低減することができる。さらに、力率改善回路の第1および第２のトランジスタと、制御回路をパッケージ化したデバイスとすることにより、当該デバイスを、種々の電源ユニットに容易に適合させることができる。
【００２２】
さらに本発明によれば、第１ないし第４のトランジスタ（ＭＯＳＦＥＴ）を用いて交流電圧を直流電圧に変換するようにしたので、従来のダイオードブリッジによる整流と比較して、電力損失を大幅に低減することができる。特に、負荷電流が大きくなるような場合には、電力損失の低減の効果が大きい。
【発明を実施するための最良の形態】
【００２３】
本発明の最良の実施の形態について図面を参照して詳細に説明する。
【実施例】
【００２４】
図４は、本発明の実施例に係る電源システムの構成を示す図である。電源システム１００は、絶縁型の電源トランス１１０と、電源トランス１１０に接続された複数の電源ユニット２００−１〜２００−ｎ（ｎは自然数）とを備えている。絶縁型の電源トランス１１０は、好ましくは、商業用ＡＣ１００Ｖの交流電源を１次側に入力し、ＡＣ２４Ｖの交流電源を２次側に出力する。電源トランス１１０の２次側には、ｎ個の電源ユニット２００−１〜２００−ｎが接続され、各電源ユニット２００−１〜２００−ｎには、それぞれＡＣ２４Ｖの交流電源が供給される。このような電源システムは、例えば、パチンコ遊技場において使用され、各遊戯台が１つの電源ユニットを備えている。
【００２５】
複数の電源ユニット２００−１〜２００−ｎの内部構成は、それぞれ実質的に同一であるため、ここでは電源ユニット２００−１について説明する。電源ユニット２００−１は、ＡＣ２４Ｖの電源を整流する整流回路２１０と、整流回路２１０に接続された力率改善回路２２０と、力率改善回路２２０に接続された出力回路２３０とを含んで構成される。
【００２６】
整流回路２１０は、同期整流型ブリッジ２１２を含み、ＡＣ２４Ｖの交流電圧を整流する。力率改善回路２２０は、インダクタＬ、ＦＥＴ１、ＦＥＴ２、および制御回路２２２を有する。インダクタＬは、同期整流型ブリッジ２１２の正側の電源ラインに直列に接続される。ＦＥＴ１のドレインは、インダクタＬとノードＮ１で接続され、ＦＥＴ１のソースは出力回路２３０とノードＮ３で接続される。ＦＥＴ２のドレインは、ノードＮ１に接続され、ＦＥＴ２のソースは、グランドラインのノードＮ２に接続される。ＦＥＴ１およびＦＥＴ２のゲートには、制御回路２２２から出力される制御信号Ｓ１、Ｓ２が接続される。制御回路２２２は、好ましくは適切な周波数およびデューテイ比でＦＥＴ１およびＦＥＴ２のスイッチングを制御し、力率を１．０に近づける。
【００２７】
出力回路２３０は、ノードＮ３とグランドライン間に接続された電界コンデンサＣと、直流電圧を出力する出力端子Ｖｏｕｔとを含む。制御回路２２２のスイッチング制御により、出力端子Ｖｏｕｔからは約３４Ｖに昇圧された直流電圧が出力される。必要に応じて、出力回路２３０は、Ｖｏｕｔの直流電圧を降圧するＤＣ／ＤＣコンバータ２３２、２３４を含むことができ、コンバータ２３２、２３４により、出力電圧は、例えば１２Ｖ、５Ｖの直流電圧に変換される。
【００２８】
図５は、図４に示す同期整流型ブリッジの好ましい構成を示す図である。同期整流型ブリッジ２１２は、交流電圧を入力する交流入力ＡＣＩＮ、プラス側の直流電圧を出力する直流出力＋ＤＣ、マイナス側の直流電圧を出力する直流出力−ＤＣ、整流素子としてのＮチャンネル型のＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４、ＦＥＴＱ１、Ｑ２を駆動する第１の駆動回路２５０、ＦＥＴＱ３、Ｑ４を駆動する第２の駆動回路２６０、交流電圧の半波に同期して電流を検出する比較回路(コンパレータ)２７０とを含んで構成される。図中、Ｒ１〜Ｒ４、Ｒ１４、Ｒ１５は抵抗、Ｃ１〜Ｃ３はコンデンサ、Ｄ１〜Ｄ４はダイオード、Ｄ１ｐ〜Ｄ４ｐはＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４の寄生ダイオードである。第１および第２の駆動回路２５０、２６０は、好ましくは半導体集積回路によって構成される。
【００２９】
同期整流コンバータ２１２の直流出力＋ＤＣは、インダクタＬの一端に接続され、−ＤＣは、ノードＮ２に接続される。直流出力＋ＤＣと直流出力−ＤＣの間に、ＦＥＴＱ１およびＦＥＴＱ２と、ＦＥＴＱ３およびＦＥＴＱ４とがそれぞれ直列に接続されている。ＦＥＴＱ１がＦＥＴＱ２に接続される接続ノードＮ１０には、交流電圧の一方の交流入力ＡＣＩＮが接続される。ＦＥＴＱ１のゲートには、第１の駆動回路２５０から出力される駆動信号Ｇ１が接続され、ＦＥＴＱ１のゲート−ソース間には、抵抗Ｒ１が接続されている。直流出力ＤＣ＋と接続ノードＮ１０の間には、ＦＥＴＱ１と並列に寄生ダイオードＤ１ｐが接続されている。
【００３０】
ＦＥＴＱ２のゲートには、第１の駆動回路２５０から出力される駆動信号Ｇ２が接続され、ＦＥＴＱ２のゲート−ソース間には、抵抗Ｒ２が接続されている。直流出力ＤＣ−と接続ノードＮ１０の間には、ＦＥＴＱ２と並列に寄生ダイオードＤ２ｐが接続されている。
【００３１】
また、ＦＥＴＱ３がＦＥＴＱ４に接続される接続ノードＮ２０には、交流電圧の他方の交流入力ＡＣＩＮが接続される。ＦＥＴＱ３のゲートは、第２の駆動回路２６０から出力される駆動信号Ｇ３が接続され、ＦＥＴＱ３のゲート−ソース間には、抵抗Ｒ３が接続されている。直流出力ＤＣ＋とノードＮ２０の間には、ＦＥＴＱ３と並列に寄生ダイオードＤ３ｐが接続されている。
【００３２】
ＦＥＴＱ４のゲートには、第２の駆動回路２６０から出力される駆動信号Ｇ４が接続され、ＦＥＴＱ４のゲート−ソース間には、抵抗Ｒ４が接続されている。直流出力ＤＣ−とノードＮ２０の間には、ＦＥＴＱ４と並列に寄生ダイオードＤ４ｐが接続されている。
【００３３】
直流出力ＤＣ−には、抵抗Ｒ１４、Ｒ１５が接続され、抵抗Ｒ１５は、比較回路２７０の一方の入力に接続されている。抵抗Ｒ１４は、ノードＮ３０に接続され、ノードＮ３０と抵抗Ｒ１５の間にはコンデンサＣ３が接続されている。ノードＮ３０は、比較回路２７０の他方の入力に接続されている。
【００３４】
比較回路２７０は、入力される交流電圧に同期し、すなわち平滑コンデンサが充電されるときまたは放電されるときに流れる電流に応答してハイレベル（正の電圧）またはローレベル（負の電圧）の電圧の信号を出力する。この出力は、ダイオードＤ３のカソードに接続され、ダイオードＤ３のアノードはノードＮ４０に接続される。ノードＮ４０は、第１の駆動回路２５０の第１の入力と第２の駆動回路２６０の第２の入力にそれぞれ接続される。
【００３５】
比較回路２７０の出力はさらに、ダイオードＤ４のカソードに接続され、ダイオードＤ４のアノードは、ノードＮ５０に接続される。ノードＮ５０は、第１の駆動回路２５０の第２の入力と第２の駆動回路２６０の第１のＩＮにそれぞれ接続される。
【００３６】
次に、電源システムの動作について説明する。電源トランス１１０によって変換された２４Ｖの交流電源が各電源ユニット２００−１〜２００−ｎに供給される。２４Ｖの交流電圧は、整流回路２１０によって整流され、整流された電力が力率改善回路２２０に入力される。
【００３７】
同期整流型ブリッジ２１２において、比較回路２７０は、平滑コンデンサＣの充電または放電時に流れる電流を検知し、電流を検知すると、ハイレベルの電圧を出力する。比較回路２７０の出力がハイレベルのとき、ダイオードＤ３、Ｄ４は、非道通となり、ノードＮ４０、Ｎ５０には、一定の高電圧が保持される。他方、比較回路２７０によって電流が検出されないとき、比較回路２７０の出力は、ローレベルの電圧となり、ダイオードＤ３、Ｄ４が導通するため、ノードＮ４０、Ｎ５０は、低電圧となる。
【００３８】
ノードＮ４０、Ｎ５０が高電圧であるとき、第１および第２の駆動回路２５０、２６０の第１および第２の入力には、高電圧の信号が入力され、対応する駆動信号Ｇ１、Ｇ２、Ｇ３、Ｇ４はハイレベルとなり、ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４がオン状態にされる。言い換えれば、比較回路２７０によって一定の電流が検出されている期間、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４には、ハイレベルのゲート信号が供給され、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４は動作可能なオン状態に置かれる。
【００３９】
他方、ノードＮ４０、Ｎ５０が低電圧であるとき、第１、第２の駆動回路２５０、２６０の第１および第２の入力はローレベルとなり、対応する駆動信号Ｇ１、Ｇ２、Ｇ３、Ｇ４はローレベルとなり、ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４はオフ状態となる。すなわち、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４は、比較回路２７０によって電流が検出されない期間、オフ状態に置かれる。
【００４０】
比較回路２７０の出力がハイレベルを出力している期間、交流入力ＡＣＩＮに正側の交流電圧が印加されると、交流電流は、ノードＮ１０から、ダイオード接続されたＦＥＴＱ１、直流出力＋ＤＣ、平滑コンデンサ、直流出力−ＤＣ、ダイオード接続されたＦＥＴＱ４、ノードＮ２０の経路を流れる。また、負側の交流電圧が印加されると、交流電流は、ノードＮ２０、ダイオード接続されたＦＥＴＱ３、直流出力＋ＤＣ、平滑コンデンサ、直流出力−ＤＣ、ダイオード接続されたＦＥＴＱ２、ノードＮ１０の経路を流れる。こうして、交流電圧が半波毎に整流される。
【００４１】
この同期整流型ブリッジでは、電流が流れる期間、ＦＥＴＱ１〜Ｑ４を動作状態にするため、安全にかつ効率良く交流電圧を整流することができる。
【００４２】
制御回路２２２は、制御信号Ｓ１、Ｓ２によりＦＥＴ１、ＦＥＴ２のデューテイ比を調整し、インダクタＬに電気エネルギーを蓄積させ、蓄積されたエネルギーをコンデンサＣに供給する。すなわち、制御回路２２２は、ＦＥＴ２をオンするとき、ＦＥＴ１をオフさせ、インダクタＬにエネルギーを蓄積する。次に、ＦＥＴ２をオフするとき、ＦＥＴ１をオンさせ、インダクタＬに蓄積されたエネルギーをコンデンサＣに出力する。これにより、出力端子Ｖｏｕｔからは約３２Ｖの直流電圧が出力される。
【００４３】
本実施例では、電源ユニット内に力率改善回路２２０を設け、力率を１．０に近づけることで、従来の式（１）で示した皮相電力ＶＡと比較すると、本実施例の皮相電力ＶＡは、式（３）に示すように、７０．５ＶＡとなる。そして、トランス１１０からの入力電流（２次側の電流）は、式（４）に示すように、２．９３７Ａとなる。
【００４４】
【数３】
2009290950.tif 000005
【００４５】
【数４】
2009290950.tif 000006
【００４６】
このように、力率改善回路２２０の挿入により、幾分、効率は低下するが、その反面、トランス１１０の入力電流を約半分に減らすことができ、トランス１１０の小型化、低コスト化を図ることができる。
【００４７】
また、従来の整流用ダイオードに代えて整流用トランジスタを用いることで、ダイオードによる電力損失（電圧降下が０，９Ｖ、電流が５Ａとしたとき、電力損失＝０．９Ｖ×５Ａ＝４．５Ｗ）に対して、トランジスタによる電力損失（オン抵抗が０．００５Ω、電流が５Ａとしたとき、電力損失＝０．００５Ω×５Ａ×５Ａ＝１．２５Ｗ）を低減させることができる。なお、ＦＥＴのソース・ドレイン間耐圧が小さいほど、オン抵抗が小さくなる傾向があるため、本実施例のように、その耐圧が約３４ボルト程度であれば、よりオン抵抗の小さなＦＥＴを用いることができる。
【００４８】
なお、力率改善回路２２０に含まれる制御回路２２２は、公知のＰＷＭ制御回路を用いることができ、例えば、ＦＥＴのスイッチング電流、出力電圧、出力電流等を監視することで、ＦＥＴ１、ＦＥＴ２の周波数およびデューテイ比を調整することができる。
【００４９】
次に、本実施例の電源システムの力率改善回路の実測波形を図７に示す。図６Ａは、力率改善回路をオフしたときの波形、図６Ｂは、力率改善回路を動作させたときの波形を示している。縦軸は、１０Ａ／Ｄｉｖ、横軸は、５ｍＳ／Ｄｉｖ（１つの区分）である。図６Ａにおいて、力率改善回路がオフしているときの入力電流は１５．４３Ａであるのに対し、図６Ｂにおいて、力率改善回路がオンしているときの入力電流は１１．５Ａであり、入力電流が約４Ａ程度小さくすることができる。
【００５０】
また図７（ａ）は、従来のダイオードブリッジによる整流回路示し、図７（ｂ）は、本実施例の同期整流型ブリッジを示している。ここで、図７（ａ）のダイオードブリッジに入力される交流電圧を２４Ｖ、出力を３００Ｗと想定する。入力電流は、３００／２４＝１２．５Ａ、ショットキーダイオードの順方向電圧降下は約０．６Ｖであるため、ダイオードブリッジによる損失は、０．６×２×１２．５＝１５Ｗとなる。
【００５１】
他方、図７（ｂ）の同期整流型ブリッジに入力される交流電圧を２４Ｖ、出力を３００Ｗと想定する。入力電流は、３００／２４＝１２．５Ａ、ＭＯＳＦＥＴのオン抵抗は３ｍΩ×２（直列接続分）となる。従って、この同期整流型ブリッジによる損失は、１２．５２×０．００６＝０．９３７５Ｗとなる。このように、本実施例の同期整流型ブリッジは、従来のダイオードブリッジによる整流回路よりも大幅に電力損失を小さくすることができる。これらの対比は一例であるが、入力される交流電圧が１００Ｖであっても、同様に電力損失を小さくすることができるのは言うまでもない。また、同期整流型ブリッジに用いられるＭＯＳＦＥＴそのものが、従来のＭＯＥＦＥＴと比較して、そのオン抵抗を非常に小さくすることが可能（約１／１０）になったため、本実施例のような同期整流型ブリッジの効能が著しく改善される。
【００５２】
次に、本発明の第２の実施例について説明する。第２の実施例は、図４に示す同期整流型ブリッジ２１２と力率改善回路２２０をパッケージ化またはモジュール化する。図８（ａ）は、インダクタを外付けにした半導体装置、図８（ｂ）は、インダクタを内蔵する半導体装置の斜視図、図８（ｃ）はその平面図を示している。
【００５３】
図８(ａ)に示す半導体装置３００は、同期整流型ブリッジ２１２および力率改善回路２２０を樹脂等により封止した直方体状のパッケージ本体３１０と、パッケージ本体３１０の底面から突出する６本の外部リード端子３２０、３２２、３２４、３２６、３２８、３３０とを有している。外部リード端子３２０〜３３０は、パッケージ本体３１０内の回路に電気的に接続される。例えば、外部端子３２０、３２２には、交流電源のＡＣＩＮが接続され、外部リード端子３２４には、インダクタＬの一方の端子が接続され、外部リード端子３２６には、ＧＮＤ（ノードＮ２）が接続され、外部リード端子３２８には、インダクタＬの他方の端子が接続され、外部リード端子３２８には、外部リード端子３３０には、出力Ｖｏｕｔ（ノードＮ３）が接続される。
【００５４】
インダクタＬを内蔵する場合には、図８（ｂ）に示すように、半導体装置３００Ａは、直方体状のパッケージ本体３１０と、パッケージ本体３１０に取り付けられたヒートシンク３４０と、パッケージ本体３１０の一面に取り付けられた４つの外部リード端子３５０、３５２、３５４、３５６とを有する。ヒートシンクの中央部分には、インダクタ（コイル）Ｌが取り付けられる。ヒートシンク３４０は、パッケージ本体３１０内のリードフレームと接続される構成であってもよい。また、例えば、外部リード端子３５０、３５２には、交流電源のＡＣＩＮが接続され、外部リード端子３５４には、ＧＮＤ（ノードＮ２）が接続され、外部リード端子３５６には、出力Ｖｏｕｔ（ノードＮ３）が接続される。
【００５５】
次に、本発明の第３の実施例について説明する。図４に示す電源ユニットは、ＡＣ２４Ｖの好ましい例を示したが、第３の実施例は、ＡＣ１００Ｖの電源ユニットにおいて用いられる好ましい同期整流型ブリッジの例を図９（ａ）に示している。図４と同一構成には、同一参照番号を付し、重複した説明を省略する。第３の実施例に係る同期整流型ブリッジ１０２は、ダイオードブリッジによる整流回路２１２ａを用いている。また、インダクタＬには磁気結合されたインダクタＬ１が設けられ、インダクタＬ１の一端は、ＧＮＤに接続され、他端はダイオードＤ１を介して制御回路２２２の電源供給に接続されている。インダクタＬの巻数に対するインダクタＬ１の巻数を適宜選択することで、制御回路２２２へ供給する電源電圧を所望の値に設定することができる。これにより、ＡＣ電圧が１００Ｖもしくはこれよりも高い場合であっても、制御回路２２２への電源電圧を簡単に得ることが可能となる。また、同期整流型ブリッジ１０２は、図９（ｂ）に示すように、スイッチングするトランジスタのＦＥＴ１に代えて、ダイオードＤ２に置換して構成されてもよい。
【００５６】
図１０は、第３の実施例に係る同期整流型ブリッジを一体化したＰＦＣ一体型モジュール（半導体装置）の例を示し、図１０（ａ）は、インダクタを外付けにしたモジュール、図１０（ｂ）は、インダクタを内蔵するモジュールの斜視図、図１０（ｃ）はその透視図を示している。
【００５７】
図１０（ａ）に示すＰＦＣ一体型モジュール４００は、パッケージ本体４１０を含み、パッケージ本体４１０には、６本の外部リード端子４２０、４２２、４２４、４２６、４２８、４３０が設けられている。外部リード端子４２０、４２２には、電源入力が接続され、外部リード端子４２４には、インダクタＬの一方の端子が接続され、外部リード端子４２６には、ＧＮＤが接続され、外部リード端子４２８には、インダクタ(コイル)Ｌの他方の端子が接続され、外部リード端子４３０には、インダクタ（コイル）Ｌ１の一方の端子が接続される。インダクタＬ２の他方の端子は、外部リード端４２６のＧＮＤに共通接続される。
【００５８】
インダクタＬ、Ｌ１を内蔵する場合には、図１０（ｂ）に示すように、ＰＦＣ一体型モジュール４００Ａは、直方体状のパッケージ本体４１０と、パッケージ本体４１０に取り付けられたヒートシンク４４０と、パッケージ本体４１０の一面に取り付けられた４つの外部リード端子とを有する。ヒートシンクの中央部分には、インダクタ（コイル）Ｌ、Ｌ１が取り付けられる。ヒートシンク４４０は、パッケージ本体３１０内のリードフレームと接続される構成であってもよい。
【００５９】
２つの外部リード端子には、交流電源のＡＣＩＮが接続され、１つの外部リード端子には、ＧＮＤ(グランド)が接続され、１つ外部リード端子には、出力が接続される。そして、図１０（ｃ）に示すように、パッケージ本体３１０内の内部電極４５０は、整流回路２１２ａの出力をインダクタ（コイル）Ｌの一端に接続する。内部電極４５２、４５４は、ＧＮＤに接続された外部リード端子に接続され、内部電極４５２は、インダクタＬ２に接続され、内部電極４５４は整流回路２１２ａの出力をＧＮＤに接続する。そして、内部電極４５６は、出力Ｖｏｕｔを外部リード端子に接続する。
【００６０】
本発明に係る電源システムは、力率を改善した同期整流型電源装置において利用することができる。
【図面の簡単な説明】
【００６１】
【図１】従来のスイッチング電源装置の構成を示す図である。
【図２】従来の同期整流型のスイッチング電源装置の構成を示す図である。
【図３】従来のスイッチング電源装置の課題を説明する図である。
【図４】本発明の実施例に係る同期整流型電源システムの概略構成を示す図である。
【図５】図４に示す同期整流型ブリッジの好ましい構成例を示す図である。
【図６Ａ】力率改善回路がオフのときの実測波形を示す図である。
【図６Ｂ】力率改善回路をオンさせたときの実測波形を示す図である。
【図７】ダイオードブリッジと同期整流型ブリッジとの損失比較を説明する図である。
【図８】本発明の第２の実施例に係る電源ユニットをパッケージ化した半導体装置の構成例を示す図であり、図８（ａ）は、インダクタを外付けにした半導体装置、図８（ｂ）は、インダクタを内蔵する半導体装置の斜視図、図８（ｃ）はその斜視図である。
【図９】本発明の第３の実施例に係る同期整流型ブリッジの構成を示す図である。
【図１０】図９に示す同期整流型ブリッジを一体化したモジュールを示す図である。
【符号の説明】
【００６２】
１００：電源システム
１１０：電源トランス
２００−１〜２００−ｎ：電源ユニット
２１０：整流回路
２１２：同期整流型ブリッジ
２２０：力率改善回路
２２２：制御回路
２３０：出力回路
３００、３００Ａ：半導体装置
３１０：パッケージ本体
３２０、３２２、３２４、３２６、３２８、３３０：外部リード端子
３４０：ヒートシンク
３５０、３５２、３５４、３５６：外部リード端子
４００、４００Ａ：ＰＦＣ一体型モジュール
４２０、４２２、４２４、４２６、４２８、４３０：外部リード端子
４４０：ヒートシンク
４５０、４５２、４５４、４５６：内部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図６Ａ】
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【図６Ｂ】
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