(57)【要約】【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。【選択図】図２
2009182161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された同じ導電型の第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、
（ａ１）前記半導体基板上に配置された第１ゲート絶縁膜と、
（ｂ１）前記第１ゲート絶縁膜上に配置された第１ゲート電極と、
（ｃ１）第１ソース領域および第１ドレイン領域とを有し、
前記第２ＭＩＳＦＥＴは、
（ａ２）前記半導体基板上に配置された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に配置された第２ゲート電極と、
（ｃ２）第２ソース領域および第２ドレイン領域とを有し、
前記第１ゲート電極と前記第２ゲート電極は電気的に接続され、前記第１ソース領域と前記第２ソース領域は電気的に接続され、かつ、前記第１ドレイン領域と前記第２ドレイン領域は電気的に接続されて、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴが並列接続される半導体装置であって、
前記第１ＭＩＳＦＥＴのしきい値電圧と前記第２ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ともに、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ともに、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記半導体基板には、さらに、前記第１ＭＩＳＦＥＴと同じ導電型の第３ＭＩＳＦＥＴが形成されており、
前記第３ＭＩＳＦＥＴは、
（ａ３）前記半導体基板上に形成された第３ゲート絶縁膜と、
（ｂ３）前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
（ｃ３）前記第３ゲート電極に整合して形成された第３ソース領域および第３ドレイン領域とを有し、
前記第１ゲート電極と前記第３ゲート電極は電気的に接続され、前記第１ソース領域と前記第３ソース領域は電気的に接続され、かつ、前記第１ドレイン領域と前記第３ドレイン領域は電気的に接続されて、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴと前記第３ＭＩＳＦＥＴとが並列接続されており、
前記第１ＭＩＳＦＥＴのしきい値電圧と前記第２ＭＩＳＦＥＴのしきい値電圧と前記第３ＭＩＳＦＥＴのしきい値電圧が、それぞれ互いに異なることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１ソース領域および前記第１ドレイン領域は第１アクティブ領域に形成され、
前記第２ソース領域および前記第２ドレイン領域は第２アクティブ領域に形成され、
前記第１アクティブ領域と前記第２アクティブ領域とは互いに分離されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１アクティブ領域と前記第２アクティブ領域とは素子分離領域で分離されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記第１アクティブ領域に形成されている前記第１ソース領域と、前記第２アクティブ領域に形成されている前記第２ソース領域とは、配線で接続され、かつ、前記第１アクティブ領域に形成されている前記第１ドレイン領域と、前記第２アクティブ領域に形成されている前記第２ドレイン領域とは、配線で接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１アクティブ領域内で、かつ、前記第１ソース領域と前記第１ドレイン領域の間に形成されている第１チャネル領域の不純物濃度と、前記第２アクティブ領域内で、かつ、前記第２ソース領域と前記第２ドレイン領域の間に形成されている第２チャネル領域の不純物濃度とを異なる濃度にすることにより、前記第１ＭＩＳＦＥＴのしきい値電圧と前記第２ＭＩＳＦＥＴのしきい値電圧が相違するようにしていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第１アクティブ領域と前記第２アクティブ領域は前記素子分離領域を挟んで第１方向に並ぶように配置されるとともに、前記第１アクティブ領域上と前記第２アクティブ領域上を通って前記第１方向に延在するように共通ゲート電極が形成されており、
前記共通ゲート電極が前記第１ゲート電極と前記第２ゲート電極を兼ねていることを特徴とする半導体装置。
【請求項１０】
電源電位を供給する電源配線と基準電位を供給する基準配線との間に直列接続された第１ｐチャネル型ＭＩＳＦＥＴと第１ｎチャネル型ＭＩＳＦＥＴとを備え、前記第１ｐチャネル型ＭＩＳＦＥＴの第１ｐゲート電極と、前記第１ｎチャネル型ＭＩＳＦＥＴの第１ｎゲート電極とを電気的に接続することにより構成されたインバータ回路を含む半導体装置であって、
前記インバータ回路は、さらに、第２ｐチャネル型ＭＩＳＦＥＴを有し、
前記第２ｐチャネル型ＭＩＳＦＥＴは、前記第１ｐチャネル型ＭＩＳＦＥＴと並列接続され、かつ、前記第２ｐチャネル型ＭＩＳＦＥＴの第２ｐゲート電極は、前記第１ｐチャネル型ＭＩＳＦＥＴの前記第１ｐゲート電極と電気的に接続されており、
前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴは、前記電源配線側に配置され、前記第１ｎチャネル型ＭＩＳＦＥＴは、前記基準配線側に配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置であって、
前記インバータ回路は、さらに、第２ｎチャネル型ＭＩＳＦＥＴを有し、
前記第２ｎチャネル型ＭＩＳＦＥＴは、前記第１ｎチャネル型ＭＩＳＦＥＴと並列接続され、かつ、前記第２ｎチャネル型ＭＩＳＦＥＴの第２ｎゲート電極は、前記第１ｎチャネル型ＭＩＳＦＥＴの前記第１ｎゲート電極と電気的に接続されており、
前記第１ｎチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１３】
電源電位を供給する電源配線と基準電位を供給する基準配線との間に配置された複数のｐチャネル型ＭＩＳＦＥＴと複数のｎチャネル型ＭＩＳＦＥＴより構成されたＮＡＮＤ回路を含み、
前記ＮＡＮＤ回路は、さらに、前記複数のｐチャネル型ＭＩＳＦＥＴに含まれる第１ｐチャネル型ＭＩＳＦＥＴと並列接続された第２ｐチャネル型ＭＩＳＦＥＴを有し、
前記第１ｐチャネル型ＭＩＳＦＥＴの第１ｐゲート電極と前記第２ｐチャネル型ＭＩＳＦＥＴの第２ｐゲート電極は電気的に接続されている半導体装置であって、
前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記ＮＡＮＤ回路は、さらに、前記複数のｎチャネル型ＭＩＳＦＥＴに含まれる第１ｎチャネル型ＭＩＳＦＥＴと並列接続された第２ｎチャネル型ＭＩＳＦＥＴを有し、
前記第１ｎチャネル型ＭＩＳＦＥＴの第１ｎゲート電極と前記第２ｎチャネル型ＭＩＳＦＥＴの第２ｎゲート電極は電気的に接続されており、
前記第１ｎチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１５】
電源電位を供給する電源配線と基準電位を供給する基準配線との間に配置された複数のｐチャネル型ＭＩＳＦＥＴと複数のｎチャネル型ＭＩＳＦＥＴより構成されたＮＯＲ回路を含み、
前記ＮＯＲ回路は、さらに、前記複数のｐチャネル型ＭＩＳＦＥＴに含まれる第１ｐチャネル型ＭＩＳＦＥＴと並列接続された第２ｐチャネル型ＭＩＳＦＥＴを有し、
前記第１ｐチャネル型ＭＩＳＦＥＴの第１ｐゲート電極と前記第２ｐチャネル型ＭＩＳＦＥＴの第２ｐゲート電極は電気的に接続されている半導体装置であって、
前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記ＮＯＲ回路は、さらに、前記複数のｎチャネル型ＭＩＳＦＥＴに含まれる第１ｎチャネル型ＭＩＳＦＥＴと並列接続された第２ｎチャネル型ＭＩＳＦＥＴを有し、
前記第１ｎチャネル型ＭＩＳＦＥＴの第１ｎゲート電極と前記第２ｎチャネル型ＭＩＳＦＥＴの第２ｎゲート電極は電気的に接続されており、
前記第１ｎチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１７】
（ａ）複数のメモリセルを行列状に配置したメモリセルアレイと、
（ｂ）前記メモリセルアレイの特定行を選択するワードドライバと、
（ｃ）前記メモリセルアレイの特定列を選択するカラム選択部とを有する半導体装置であって、
前記ワードドライバは、電源電位を供給する電源配線と基準電位を供給する基準配線との間に直列接続された第１ｐチャネル型ＭＩＳＦＥＴと第１ｎチャネル型ＭＩＳＦＥＴを有する回路であって、前記第１ｐチャネル型ＭＩＳＦＥＴの第１ｐゲート電極と、前記第１ｎチャネル型ＭＩＳＦＥＴの第１ｎゲート電極とを電気的に接続することにより構成されたインバータ回路を含み、
前記インバータ回路は、さらに、第２ｐチャネル型ＭＩＳＦＥＴを有し、
前記第２ｐチャネル型ＭＩＳＦＥＴは、前記第１ｐチャネル型ＭＩＳＦＥＴと並列接続され、かつ、前記第２ｐチャネル型ＭＩＳＦＥＴの第２ｐゲート電極は、前記第１ｐチャネル型ＭＩＳＦＥＴの前記第１ｐゲート電極と電気的に接続されており、
前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴは、前記電源配線側に配置され、前記第１ｎチャネル型ＭＩＳＦＥＴは、前記基準配線側に配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置であって、
前記インバータ回路は、さらに、第２ｎチャネル型ＭＩＳＦＥＴを有し、
前記第２ｎチャネル型ＭＩＳＦＥＴは、前記第１ｎチャネル型ＭＩＳＦＥＴと並列接続され、かつ、前記第２ｎチャネル型ＭＩＳＦＥＴの第２ｎゲート電極は、前記第１ｎチャネル型ＭＩＳＦＥＴの前記第１ｎゲート電極と電気的に接続されており、
前記第１ｎチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項２０】
半導体チップを備え、
前記半導体チップは、前記半導体チップの内部にある内部回路と前記半導体チップの外部にある外部回路との間の信号の入出力を行なうための入出力回路を備え、
前記入出力回路は、
（ａ）電圧変換するレベルシフト回路と、
（ｂ）前記内部回路よりも電流駆動力の大きなプリバッファ回路と、
（ｃ）前記プリバッファ回路よりも電流駆動力の大きなアウトバッファ回路とを有する半導体装置であって、
前記アウトバッファ回路は、
電源電位を供給する電源配線と基準電位を供給する基準配線との間に直列接続された第１ｐチャネル型ＭＩＳＦＥＴと第１ｎチャネル型ＭＩＳＦＥＴを含むように構成され、
前記アウトバッファ回路は、さらに、第２ｐチャネル型ＭＩＳＦＥＴを有し、
前記第２ｐチャネル型ＭＩＳＦＥＴは、前記第１ｐチャネル型ＭＩＳＦＥＴと並列接続され、かつ、前記第２ｐチャネル型ＭＩＳＦＥＴの第２ｐゲート電極は、前記第１ｐチャネル型ＭＩＳＦＥＴの第１ｐゲート電極と電気的に接続されており、
前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置であって、
前記アウトバッファ回路は、さらに、第２ｎチャネル型ＭＩＳＦＥＴを有し、
前記第２ｎチャネル型ＭＩＳＦＥＴは、前記第１ｎチャネル型ＭＩＳＦＥＴと並列接続され、かつ、前記第２ｎチャネル型ＭＩＳＦＥＴの第２ｎゲート電極は、前記第１ｎチャネル型ＭＩＳＦＥＴの第１ｎゲート電極と電気的に接続されており、
前記第１ｎチャネル型ＭＩＳＦＥＴのしきい値電圧と前記第２ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の動作速度の向上とリーク電流の低減を実現し、かつ、半導体装置の小型化を実現することを目的とする半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平１１−１７５２２号公報（特許文献１）には、論理ブックの待機電力を増大させずに性能を高めるために、低Ｖｔデバイスと正規Ｖｔデバイスを混合した論理ブックを提供する技術が記載されている。このとき、低Ｖｔデバイスが速度を高めるために使用され、正規Ｖｔデバイスが論理ブックのオフ電流を遮断するために使用される。特許文献１に記載されている技術的思想は、正規Ｖｔデバイスから構成されている回路において、一部の正規Ｖｔデバイスの代わりに低Ｖｔデバイスを使用するというものである。
【特許文献１】特開平１１−１７５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置である集積回路には、処理速度の高速性と低消費電力化が要求される。これらの要求は、集積回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の構成を性能の異なる集積回路ごとに調整することで実現されている。例えば、処理速度の高速性を優先させる集積回路では、しきい値電圧が低いＭＩＳＦＥＴが主に使用される。すなわち、ＭＩＳＦＥＴのしきい値電圧を下げると高速動作が可能となる。ただし、ＭＩＳＦＥＴのしきい値電圧を下げると、オフ時にＭＩＳＦＥＴのソース領域とドレイン領域との間を流れるリーク電流が増大する。つまり、処理速度の高速性を優先する集積回路には、しきい値電圧の低いＭＩＳＦＥＴを採用することにより処理速度の高速性が実現されるが、同時にリーク電流の増大を招く。したがって、処理速度の高速性を優先する集積回路であっても、低消費電力化を達成するためにリーク電流を一定値以下に抑える必要がある。このことから、処理速度の高速性を優先する回路では、しきい値電圧の低いＭＩＳＦＥＴを使用する一方、ＭＩＳＦＥＴのゲート幅を小さくすることが行なわれ、リーク電流を規定値以下にすることが行なわれている。
【０００４】
ここで、ＭＩＳＦＥＴのゲート幅とはどこの幅であるのかを明確にするため、図面を用いて説明する。図１は、ＭＩＳＦＥＴの平面構成の一例を示す図である。図１に示すように、アクティブ領域Ａｃの周囲は素子分離領域ＳＴＩで囲まれており、アクティブ領域Ａｃ上を横切るようにゲート電極Ｇが配置されている。このゲート電極Ｇは、ｘ方向に延在するように配置されている。アクティブ領域Ａｃには、ゲート電極Ｇに整合するようにソース領域Ｓとドレイン領域Ｄが形成されている。このゲート電極Ｇと、ソース領域Ｓおよびドレイン領域ＤによりＭＩＳＦＥＴが構成されている。このように構成されているＭＩＳＦＥＴにおいて、ゲート電極Ｇのゲート長Ｌという場合には、ゲート電極Ｇのｙ方向の幅をいうものとする。一方、ゲート電極Ｇのゲート幅Ｗという場合には、アクティブ領域Ａｃと重複するゲート電極Ｇのｘ方向の幅をいうものとする。
【０００５】
したがって、例えば、処理速度の高速性を優先させる集積回路では、しきい値電圧の低いＭＩＳＦＥＴを使用し、かつ、図１に示すＭＩＳＦＥＴのゲート幅Ｗを小さくしている。ＭＩＳＦＥＴのゲート幅を小さくすることにより、ＭＩＳＦＥＴをオフした際のリーク電流を小さくできるので、処理速度の高速性を優先させる集積回路でも、リーク電流の大きさを一定値以下にすることができる。このように処理速度の高速性を優先させる集積回路の場合、基本的に処理速度を向上できるしきい値電圧の低いＭＩＳＦＥＴが採用され、リーク電流の低減には、このＭＩＳＦＥＴのゲート幅Ｗを小さくすることで対応している。
【０００６】
これに対し、例えば、リーク電流の低減を優先させる集積回路では、しきい値電圧が高いＭＩＳＦＥＴが主に使用される。すなわち、ＭＩＳＦＥＴのしきい値電圧を上げるとリーク電流の低減が可能となる。ただし、ＭＩＳＦＥＴのしきい値電圧を上げると、処理速度が低下する。つまり、リーク電流の低減を優先する集積回路には、しきい値電圧の高いＭＩＳＦＥＴを採用することによりリーク電流の低減が実現されるが、同時に処理速度の低下を招く。したがって、リーク電流の低減を優先させる集積回路であっても、処理能力を向上するために、ＭＩＳＦＥＴの動作速度を一定値以上にする必要がある。このことから、リーク電流の低減を優先する回路では、しきい値電圧の高いＭＩＳＦＥＴを使用する一方、ＭＩＳＦＥＴのゲート幅Ｗを大きくすることが行なわれ、ＭＩＳＦＥＴの動作速度を規定値以上にすることが行なわれている。すなわち、リーク電流の低減を優先する集積回路の場合、基本的にリーク電流を低減できるしきい値電圧の高いＭＩＳＦＥＴが採用され、動作速度の向上には、このＭＩＳＦＥＴのゲート幅Ｗを大きくすることで対応している。
【０００７】
ところが、近年、半導体装置の微細化が要求されてきており、この要求に対応するため、ＭＩＳＦＥＴの微細化が進められてきている。このＭＩＳＦＥＴの微細化が進むと、上述した方法を用いて、集積回路の動作速度の向上とリーク電流の低減の両立を図ることが困難になる。例えば、処理速度の高速性を優先させる集積回路では、しきい値電圧の低いＭＩＳＦＥＴが使用されるが、ＭＩＳＦＥＴの微細化によって、しきい値電圧の低いＭＩＳＦＥＴのリーク電流が増大するのである。つまり、ＭＩＳＦＥＴを微細化すると、図１に示すゲート長Ｌ（チャネル長に対応する）が小さくなる結果、ソース領域Ｓとドレイン領域Ｄの間の距離が小さくなりリーク電流が増大するのである。このため、上述した方法ようにＭＩＳＦＥＴのゲート幅Ｗを小さくすることだけでは、リーク電流を規定値の範囲内に抑えることは困難になってきているのである。つまり、処理速度の高速性を優先する集積回路では、しきい値電圧の低いＭＩＳＦＥＴを使用し、かつ、ＭＩＳＦＥＴのゲート幅Ｗを小さくすることで、動作速度の向上とリーク電流の低減を両立させていたが、半導体装置の微細化を進めると、しきい値電圧の低いＭＩＳＦＥＴのリーク電流が増加することに起因して、ＭＩＳＦＥＴのゲート幅を小さくすることだけではリーク電流の低減を充分に達成することが困難になってきている。
【０００８】
一方、リーク電流の低減を優先する集積回路においても、リーク電流の低減と動作速度の向上を両立させ、かつ、半導体装置の微細化を実現することが困難になってきている。すなわち、リーク電流の低減を優先する集積回路では、しきい値電圧の高いＭＩＳＦＥＴを使用し、かつ、ＭＩＳＦＥＴのゲート幅Ｗを大きくすることで、リーク電流の低減と動作速度の向上を両立させている。つまり、しきい値電圧の高いＭＩＳＦＥＴでは、動作速度を一定値以上にするために、ＭＩＳＦＥＴのゲート幅Ｗを大きくする必要がある。これは、ＭＩＳＦＥＴの占有面積を大きくすることに対応しており、集積回路の占有面積が大きくなることを意味する。したがって、リーク電流の低減を優先する集積回路でも、動作速度の向上とリーク電流の低減を両立し、かつ、半導体装置の小型化を実現することは困難となる。
【０００９】
本発明の目的は、集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させることにある。また、リーク電流の低減と半導体装置の小型化を達成することができる技術を提供することにある。さらに、ＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、半導体基板に形成された同じ導電型の第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを備える。このとき、前記第１ＭＩＳＦＥＴは、（ａ１）前記半導体基板上に配置された第１ゲート絶縁膜と、（ｂ１）前記第１ゲート絶縁膜上に配置された第１ゲート電極と、（ｃ１）第１ソース領域および第１ドレイン領域とを有する。また、前記第２ＭＩＳＦＥＴは、（ａ２）前記半導体基板上に配置された第２ゲート絶縁膜と、（ｂ２）前記第２ゲート絶縁膜上に配置された第２ゲート電極と、（ｃ２）第２ソース領域および第２ドレイン領域とを有する。ここで、前記第１ゲート電極と前記第２ゲート電極は電気的に接続され、前記第１ソース領域と前記第２ソース領域は電気的に接続され、かつ、前記第１ドレイン領域と前記第２ドレイン領域は電気的に接続されて、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとを並列接続している。そして、前記第１ＭＩＳＦＥＴのしきい値電圧と前記第２ＭＩＳＦＥＴのしきい値電圧が異なることを特徴とするものである。
【００１３】
代表的な実施の形態によれば、１つのノードを共通する複数のＭＩＳＦＥＴから構成される同一ノードトランジスタ（同一ノードトランジスタとは、互いに、それぞれのゲート電極、ソース領域、ドレイン領域および基板電位が電気的に接続されている複数のＭＩＳＦＥＴを称するものとする。）で形成し、かつ、同一ノードトランジスタに、しきい値電圧の高いＭＩＳＦＥＴとしきい値電圧の低いＭＩＳＦＥＴを使用することができる。このため、１つのノードをしきい値電圧が低い１つのＭＩＳＦＥＴで構成する場合よりもリーク電流を低減することができる。一方、１つのノードをしきい値電圧が高い１つのＭＩＳＦＥＴで構成する場合よりも動作速度の向上を図ることができる。すなわち、１つのノードをしきい値電圧の低いＭＩＳＦＥＴで形成する場合や、１つのノードをしきい値電圧の高いＭＩＳＦＥＴで形成する場合に比べて、回路素子を同一ノードトランジスタで形成し、かつ、同一ノードトランジスタとして、しきい値電圧の高いＭＩＳＦＥＴとしきい値電圧の低いＭＩＳＦＥＴを使用する場合は、動作速度の向上とリーク電流の低減を両立しやすくなる。さらに、同一ノードトランジスタに、しきい値電圧の高いＭＩＳＦＥＴとしきい値電圧の低いＭＩＳＦＥＴを混在させることにより、同一ノードトランジスタをしきい値電圧の高いＭＩＳＦＥＴだけで構成する場合よりも、占有面積を低減することができる。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させることができる。また、リーク電流の低減と半導体装置の小型化を達成することができる。さらに、ＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成できる効果がある。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
まず、本実施の形態１におけるＭＩＳＦＥＴについて図面を参照しながら説明する。図２は、本実施の形態１におけるＭＩＳＦＥＴを示す回路図である。図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂが並列接続され、かつ、ゲート電極Ｇが電気的に接続されている。すなわち、ｎチャネル型ＭＩＳＦＥＴ１ａのソース領域Ｓとｎチャネル型ＭＩＳＦＥＴ１ｂのソース領域Ｓが電気的に接続され、かつ、ｎチャネル型ＭＩＳＦＥＴ１ａのドレイン領域Ｄとｎチャネル型ＭＩＳＦＥＴ１ｂのドレイン領域Ｄが電気的に接続されている。さらに、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極Ｇとｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極Ｇも電気的に接続されている。このようにソース領域Ｓ、ドレイン領域Ｄおよびゲート電極Ｇを共通する複数のＭＩＳＦＥＴを本明細書では、同一ノードトランジスタと呼ぶことにする。
【００２２】
図２では、ソース領域Ｓ、ドレイン領域Ｄおよびゲート電極Ｇを共通する同一ノードトランジスタの回路図が示されているのであるが、この図２は、本来、１つのＭＩＳＦＥＴで構成される回路素子を同一ノードトランジスタ（複数のトランジスタ）で形成しているものである。つまり、図２に示す本実施の形態１では、単一のＭＩＳＦＥＴを複数のＭＩＳＦＥＴからなる同一ノードトランジスタで構成する点に特徴の１つがある。そして、さらに本実施の形態１の特徴の１つは、同一ノードトランジスタを構成するｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂにおいて、互いにしきい値電圧が異なるように構成されていることにある。
【００２３】
例えば、１つのＭＩＳＦＥＴから回路素子を構成して動作速度の向上を図るためには、回路素子としてしきい値電圧の低い低ＶｔｈＭＩＳＦＥＴが使用される。すなわち、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴによれば、高速動作が可能となるからである。しかし、低ＶｔｈＭＩＳＦＥＴは、動作速度の向上を図ることができる一方、オフ時のリーク電流が大きくなるという性質を有している。つまり、低ＶｔｈＭＩＳＦＥＴを集積回路の回路素子として使用すると、集積回路を高速動作させることが可能となるが、その反面、集積回路のリーク電流が増大し消費電力が上昇する事態を招くことになる。したがって、集積回路を構成する回路素子のすべてを低ＶｔｈＭＩＳＦＥＴから構成することは、動作速度の向上とリーク電流の低減を両立する観点からは望ましいとはいえない。
【００２４】
一方、１つのＭＩＳＦＥＴから回路素子を構成してリーク電流の低減を図るためは、回路素子としてしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴを使用することができる。高ＶｔｈＭＩＳＦＥＴによれば、オフ時のリーク電流の低減を図ることができる。しかし、高ＶｔｈＭＩＳＦＥＴは、リーク電流の低減を図ることができる一方、動作速度が遅くなるという性質を有している。つまり、高ＶｔｈＭＩＳＦＥＴを集積回路の回路素子として使用すると、集積回路のリーク電流を低減することが可能となるが、その反面、集積回路の動作速度が低下することになる。したがって、集積回路を構成する回路素子のすべてを高ＶｔｈＭＩＳＦＥＴから構成することは、動作速度の向上とリーク電流の低減を両立する観点からは望ましいとはいえない。
【００２５】
以上のように、トレードオフの関係にある動作速度の向上とリーク電流の低減を両立させるには、１つのＭＩＳＦＥＴを単位とした回路素子より集積回路を構成することは困難であることがわかる。
【００２６】
そこで、本実施の形態１では、複数のＭＩＳＦＥＴを単位とした回路素子より集積回路を構成することにしている。つまり、同一ノードトランジスタを構成するように２つのＭＩＳＦＥＴのソース領域、ドレイン領域およびゲート電極を電気的に接続する。そして、同一ノードトランジスタを構成するそれぞれのＭＩＳＦＥＴのしきい値電圧を異なるように構成するのである。すなわち、本実施の形態１では、同一ノードトランジスタを低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴから構成するのである。この同一ノードトランジスタを回路素子の単位として集積回路を構成することにより、低ＶｔｈＭＩＳＦＥＴによる動作速度の向上と、高ＶｔｈＭＩＳＦＥＴによるリーク電流の低減を図ることができるのである。つまり、図２に示すように、同一ノードトランジスタは、ソース領域Ｓ、ドレイン領域Ｄおよびゲート電極Ｇを電気的に接続しているので、１つの機能を同一ノードトランジスタで分担しているようになっている。したがって、同一ノードトランジスタの動作速度は、単一の高ＶｔｈＭＩＳＦＥＴの動作速度よりも高速で動作することになる。このことから、同一ノードトランジスタの動作速度は向上する。一方、リーク電流は、並列接続されている低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴで分担されることになる。このとき、高ＶｔｈＭＩＳＦＥＴではリーク電流を抑制することができるから、並列接続されている同一ノードトランジスタ全体のリーク電流は、単一の低ＶｔｈＭＩＳＦＥＴから構成する回路素子のリーク電流よりも小さくなる。このように、回路素子を同一ノードトランジスタから構成し、同一ノードトランジスタを低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴから構成することにより、動作速度の向上とリーク電流の低減とを両立することができるのである。
【００２７】
次に、図２に示す同一ノードトランジスタのレイアウト構成について説明する。図３は、図２に示すｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂのレイアウト構成を示す平面図である。図３に示すように、半導体基板内には、ｘ方向に並ぶように矩形形状のアクティブ領域（活性領域）Ａｃ１と矩形形状のアクティブ領域Ａｃ２が並んで配置されている。このアクティブ領域Ａｃ１とアクティブ領域Ａｃ２の周囲には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによってアクティブ領域Ａｃ１とアクティブ領域Ａｃ２が互いに分離されている。素子分離領域ＳＴＩは、半導体基板に溝を形成し、この溝に例えば、酸化シリコン膜などの絶縁膜を埋め込むことにより形成されている。
【００２８】
さらに、アクティブ領域Ａｃ１を包含するように半導体基板内にはｐ型半導体領域からなるｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１はアクティブ領域Ａｃ１から素子分離領域ＳＴＩの一部の下層にわたって形成されている。同様に、アクティブ領域Ａｃ２を包含するように半導体基板内にはｐ型半導体領域からなるｐ型ウェルＰＷＬ２が形成されており、このｐ型ウェルＰＷＬ２はアクティブ領域Ａｃ２から素子分離領域ＳＴＩの一部の下層にわたって形成されている。このｐ型ウェルＰＷＬ１とｐ型ウェルＰＷＬ２もｘ方向に並んで配置されており、互いに離れて形成されている。続いて、アクティブ領域Ａｃ１上およびアクティブ領域Ａｃ２上には、アクティブ領域Ａｃ１上とアクティブ領域Ａｃ２上を通ってｘ方向に延在するようにゲート電極Ｇが形成されている。このアクティブ領域Ａｃ１とゲート電極Ｇによりｎチャネル型ＭＩＳＦＥＴ１ａが構成され、アクティブ領域Ａｃ２とゲート電極Ｇによりｎチャネル型ＭＩＳＦＥＴ１ｂが構成されている。
【００２９】
まず、ｎチャネル型ＭＩＳＦＥＴ１ａの構成について説明する。アクティブ領域Ａｃ１上にはゲート電極Ｇがｘ方向に延在しており、このゲート電極Ｇはｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極として機能する。そして、アクティブ領域Ａｃ１内であって、ゲート電極Ｇを挟む一対の領域は、ソース領域Ｓ１とドレイン領域Ｄ１となっている。具体的に、図３では、アクティブ領域Ａｃ１内のゲート電極Ｇを挟む領域のうち紙面下側の領域がソース領域Ｓ１となっており、紙面上側の領域がドレイン領域Ｄ１となっている。ソース領域Ｓ１とドレイン領域Ｄ１は、アクティブ領域Ａｃ１にリンや砒素などのｎ型不純物を導入したｎ型半導体領域から形成されている。
【００３０】
ソース領域Ｓ１とドレイン領域Ｄ１の間にはチャネル領域（ゲート電極Ｇの直下に形成されている領域）が形成されており、このチャネル領域が形成されているアクティブ領域Ａｃ１上にゲート絶縁膜（図示せず）を介してゲート電極Ｇが形成されている。このようにしてアクティブ領域Ａｃ１にｎチャネル型ＭＩＳＦＥＴ１ａが形成されている。
【００３１】
次に、ｎチャネル型ＭＩＳＦＥＴ１ｂの構成について説明する。アクティブ領域Ａｃ２上にはゲート電極Ｇがｘ方向に延在しており、このゲート電極Ｇはｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極として機能する。すなわち、ゲート電極Ｇは、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極として機能するだけでなく、ｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極としても機能する。そして、アクティブ領域Ａｃ２内であって、ゲート電極Ｇを挟む一対の領域は、ソース領域Ｓ２とドレイン領域Ｄ２となっている。具体的に、図３では、アクティブ領域Ａｃ２内のゲート電極Ｇを挟む領域のうち紙面下側の領域がソース領域Ｓ２となっており、紙面上側の領域がドレイン領域Ｄ２となっている。ソース領域Ｓ２とドレイン領域Ｄ２は、アクティブ領域Ａｃ２にリンや砒素などのｎ型不純物を導入したｎ型半導体領域から形成されている。
【００３２】
ソース領域Ｓ２とドレイン領域Ｄ２の間にはチャネル領域（ゲート電極Ｇの直下に形成されている領域）が形成されており、このチャネル領域が形成されているアクティブ領域Ａｃ２上にゲート絶縁膜（図示せず）を介してゲート電極Ｇが形成されている。このようにしてアクティブ領域Ａｃ２にｎチャネル型ＭＩＳＦＥＴ１ｂが形成されている。
【００３３】
次に、以上のように構成されたｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂの接続関係について説明する。まず、アクティブ領域Ａｃ１上とアクティブ領域Ａｃ２上をｘ方向に延在するようにゲート電極Ｇが形成されているが、このゲート電極Ｇは、アクティブ領域Ａｃ１上ではｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極として機能し、アクティブ領域Ａｃ２上ではｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極として機能する。したがって、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極は、共通するゲート電極Ｇから構成されていることになり、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極と、ｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極とは電気的に接続されていることになる。
【００３４】
さらに、ｎチャネル型ＭＩＳＦＥＴ１ａのソース領域Ｓ１と、ｎチャネル型ＭＩＳＦＥＴ１ｂのソース領域Ｓ２は、プラグＰＬＧを介してソース配線ＳＬで電気的に接続されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１ａのドレイン領域Ｄ１と、ｎチャネル型ＭＩＳＦＥＴ１ｂのドレイン領域Ｄ２も、プラグＰＬＧを介してドレイン配線ＤＬで電気的に接続されている。以上のことから、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂは、同一ノードトランジスタを構成していることがわかる。
【００３５】
ここで、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂにおいて、それぞれ、ゲート電極（ゲート電極Ｇ）、ソース領域（ソース領域Ｓ１とソース領域Ｓ２）、ドレイン領域（ドレイン領域Ｄ１とドレイン領域Ｄ２）とを電気的に接続するので、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを分離せずに、１つのアクティブ領域から形成することも考えられる。しかし、本実施の形態１では、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを素子分離領域ＳＴＩで分離する必要があるのである。この点について説明する。
【００３６】
本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂにより同一ノードトランジスタを構成している。このとき、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ１ａのしきい値電圧と、ｎチャネル型ＭＩＳＦＥＴ１ｂのしきい値電圧とを同じにするのではなく、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂで異なるしきい値電圧を有するように構成している点に特徴の１つがある。すなわち、本実施の形態１では、同一ノードトランジスタを低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴから構成することにより、動作速度の向上とリーク電流の低減とを両立しているのである。例えば、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ１ａをしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成し、ｎチャネル型ＭＩＳＦＥＴ１ｂをしきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成している。
【００３７】
本実施の形態１では、同一ノードトランジスタを異なるしきい値電圧にすることに特徴があるが、しきい値電圧を変えることは、ＭＩＳＦＥＴのチャネル領域に導入される不純物の濃度を変えることにより実施される。つまり、ｎチャネル型ＭＩＳＦＥＴ１ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ１ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるように構成されている。具体的に、ｎチャネル型ＭＩＳＦＥＴ１ａおよびｎチャネル型ＭＩＳＦＥＴ１ｂは、ｎチャネル型ＭＩＳＦＥＴであるので、しきい値電圧の調整のためにチャネル領域に導入される不純物はボロンなどのｐ型不純物である。そして、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する場合には、ｎチャネル型ＭＩＳＦＥＴ１ａのチャネル領域に導入するｐ型不純物の不純物濃度を、ｎチャネル型ＭＩＳＦＥＴ１ｂのチャネル領域に導入するｐ型不純物の不純物濃度よりも少なくすることで実現される。
【００３８】
チャネル領域への不純物の導入は、イオン注入法によりアクティブ領域Ａｃ１の全面およびアクティブ領域Ａｃ２の全面へ不純物を打ち込むことにより実施される。したがって、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを分離せずに１つのアクティブ領域で形成する場合、この１つのアクティブ領域の全面に不純物が導入されることになる。このことから、１つのアクティブ領域において、ｎチャネル型ＭＩＳＦＥＴ１ａの形成領域とｎチャネル型ＭＩＳＦＥＴ１ｂの形成領域に導入する不純物の不純物濃度を変えることは困難である。
【００３９】
これに対し、本実施の形態１のように、ｎチャネル型ＭＩＳＦＥＴ１ａを形成するアクティブ領域Ａｃ１と、ｎチャネル型ＭＩＳＦＥＴ１ｂを形成するアクティブ領域Ａｃ２とを分離する場合には、それぞれのアクティブ領域Ａｃ１とアクティブ領域Ａｃ２において、個別に不純物の導入を実施することができる。つまり、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２に異なる不純物濃度で不純物を導入することができる結果、ｎチャネル型ＭＩＳＦＥＴ１ａのしきい値電圧とｎチャネル型ＭＩＳＦＥＴ１ｂのしきい値電圧とを相違させることが容易となる。例えば、同一のしきい値電圧を有する複数のＭＩＳＦＥＴから同一ノードトランジスタを構成する場合には、同一ノードトランジスタのアクティブ領域を共通化することが可能である。しかし、本実施の形態１では、異なるしきい値電圧を有する複数のＭＩＳＦＥＴから同一ノードトランジスタを構成しているので、それぞれのＭＩＳＦＥＴを構成するアクティブ領域を分離しているのである。
【００４０】
図４はアクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを分離せずに隣接させた場合の実施例である。用いている記号は図３と同じであるので説明は省略する。図３の説明で述べた通り、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを分離することでアクティブ領域Ａｃ１とアクティブ領域Ａｃ２に異なる不純物濃度で不純物を導入することができる。その結果、ｎチャネル型ＭＩＳＦＥＴ１ａのしきい値電圧とｎチャネル型ＭＩＳＦＥＴ１ｂのしきい値電圧とを相違させることが容易となるが、プロセス条件によりレイアウトルールがアクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを隣接させることを許容する場合には図４のレイアウトが可能となる。すなわち、図４に示すように、ｐ型ウェルＰＷＬ１とｐ型ウェルＰＷＬ２とを接触させ、かつ、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２を接触させるレイアウトが可能となる。この場合、図３に示すｐ型ウェルＰＷＬ１とｐ型ウェルＰＷＬ２の間の素子分離領域ＳＴＩが省略できるため、より面積を縮小できる効果が得られる。
【００４１】
本実施の形態１では、１つのＭＩＳＦＥＴで形成されていた回路素子をしきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタで形成している。このことから、単純に考えると、ＭＩＳＦＥＴの数が増えるので回路素子の占有面積が増大するのではないかと思われる。しかし、実際には、例えば、１つの高ＶｔｈＭＩＳＦＥＴの占有面積よりも、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタの占有面積を小さくできるのである。この点について説明する。
【００４２】
図５は、高ＶｔｈＭＩＳＦＥＴからなるｎチャネル型ＭＩＳＦＥＴ１ｄのレイアウト構成を示す平面図である。図５を用いて、このｎチャネル型ＭＩＳＦＥＴ１ｄの構成を説明する。図５に示すように、半導体基板内には矩形形状のアクティブ領域Ａｃ４が形成されており、このアクティブ領域Ａｃ４の周囲には素子分離領域ＳＴＩが形成されている。さらに、アクティブ領域Ａｃ４を包含するように半導体基板内にはｐ型半導体領域からなるｐ型ウェルＰＷＬ４が形成されており、このｐ型ウェルＰＷＬ４はアクティブ領域Ａｃ４から素子分離領域ＳＴＩの一部の下層にわたって形成されている。
【００４３】
続いて、アクティブ領域Ａｃ４上には、アクティブ領域Ａｃ４上を通ってｘ方向に延在するようにゲート電極Ｇが形成されている。そして、アクティブ領域Ａｃ４内であって、ゲート電極Ｇを挟む一対の領域は、ソース領域Ｓ４とドレイン領域Ｄ４となっている。このソース領域Ｓ４は、プラグＰＬＧを介してソース配線ＳＬと電気的に接続されており、ドレイン領域Ｄ４は、プラグＰＬＧを介してドレイン配線Ｄ４と電気的に接続されている。ソース領域Ｓ４とドレイン領域Ｄ４の間のアクティブ領域Ａｃ４内にはチャネル領域が形成されている。言い換えれば、ゲート電極Ｇ直下のアクティブ領域Ａｃ４内にチャネル領域が形成されている。このように構成されているｎチャネル型ＭＩＳＦＥＴ１ｄにおいては、しきい値電圧が高くなるようにチャネル領域に導入される不純物の不純物濃度が調整されている。つまり、ｎチャネル型ＭＩＳＦＥＴ１ｄは、高ＶｔｈＭＩＳＦＥＴとなっている。
【００４４】
したがって、ｎチャネル型ＭＩＳＦＥＴ１ｄによれば、リーク電流の低減を図ることができる利点がある一方で、動作速度が低下する不都合がある。そこで、ｎチャネル型ＭＩＳＦＥＴ１ｄ単体を回路素子に使用する場合には、動作速度を少しでも向上させる必要がある。このため、ｎチャネル型ＭＩＳＦＥＴ１ｄのゲート幅を広げることが行なわれている。つまり、ｎチャネル型ＭＩＳＦＥＴ１ｄのゲート幅を広げると、ゲート幅の狭い場合に比べて動作速度が向上するのである。このように回路素子として、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）を使用する場合には、動作速度を向上させるために、ゲート幅を広げている。しかし、ゲート幅が広くなるということは、アクティブ領域Ａｃ４のｘ方向の幅も大きくなるということであるから、ｎチャネル型ＭＩＳＦＥＴ１ｄの占有面積が大きくなるのである。
【００４５】
これに対し、本実施の形態１（図３参照）では、高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）と低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）からなる同一ノードトランジスタを、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）に代えて使用している。この場合、高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）のゲート幅を、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）のゲート幅よりも狭くすることができる。これは、本実施の形態１のように、同一ノードトランジスタを使用すると、低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）によって動作速度が向上するからである。つまり、本実施の形態１では、同一ノードトランジスタを使用することにより、動作速度の向上は低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）で実現し、かつ、リーク電流の低減は高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）で実現するように構成されている。つまり、単体のＭＩＳＦＥＴを使用する場合には、単体のＭＩＳＦＥＴで動作速度の向上とリーク電流の低減を充分に両立させる構成をとる必要があるが、本実施の形態１のように同一ノードトランジスタでは、高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）と低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）を合わせて動作速度の向上とリーク電流の低減を図ることができる。このため、同一ノードトランジスタを構成する高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）と低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）のそれぞれにおいて要求される動作速度の向上とリーク電流の低減の両立条件を緩和することができるのである。
【００４６】
例えば、同一ノードトランジスタを構成する高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）では、低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）によって動作速度が向上できるから、高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）自体で、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）ほど動作速度の向上を図らなくても仕様を充分に満足できるのである。したがって、図３と図５を比較してわかるように、同一ノードトランジスタを構成する高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａ）のゲート幅と低ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｂ）のゲート幅を合わせた大きさを、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）のゲート幅よりも小さくすることができる。このことから、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）の占有面積よりも、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタの占有面積を小さくできることがわかる。
【００４７】
ここで、単体の低ＶｔｈＭＩＳＦＥＴを使用する場合を考える。単体の低ＶｔｈＭＩＳＦＥＴでは、しきい値電圧が低いので動作速度の向上を図ることができるが、リーク電流が増大する不都合が生じる。単体の低ＶｔｈＭＩＳＦＥＴでは、リーク電流を低減するため、ゲート幅を小さくすることが行なわれる。したがって、単体の低ＶｔｈＭＩＳＦＥＴを使用する場合には、ゲート幅が小さくなることから、回路素子の占有面積を小さくすることができるように思われる。つまり、単体の低ＶｔｈＭＩＳＦＥＴの占有面積は、同一ノードトランジスタの占有面積よりも小さくできるように思われる。
【００４８】
確かに、単体の低ＶｔｈＭＩＳＦＥＴを使用すると、回路素子の占有面積の縮小を図ることができる。ところが、単体の低ＶｔｈＭＩＳＦＥＴを使用する場合、ＭＩＳＦＥＴの微細化にともなって、動作速度の向上とリーク電流の低減の両立を図って仕様を満足することができなくなるのである。ＭＩＳＦＥＴを微細化するということは、ソース領域とドレイン領域の間に形成されるチャネル領域の幅が小さくなることを意味しており、ソース領域とドレイン領域が近づくことから、リーク電流が増大するのである。すなわち、単体の低ＶｔｈＭＩＳＦＥＴでは、ゲート幅を縮小することによりリーク電流の低減を図っているが、ゲート幅を縮小してもＭＩＳＦＥＴの微細化によるリーク電流の増大によって、仕様を満足するリーク電流の低減が実現できなくなってきているのである。
【００４９】
以上のことから、単体の低ＶｔｈＭＩＳＦＥＴを使用する場合は、占有面積を小さくすることができるが、動作速度の向上とリーク電流の低減を両立させて仕様を満足することができない。一方、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）を使用する場合、動作速度の向上とリーク電流の低減を両立させて仕様を満足させるには、ゲート幅を大きくする必要がある。すなわち、動作速度の向上とリーク電流の低減を両立させると、占有面積が大きくなる。
【００５０】
これに対し、本実施の形態１のように、しきい値電圧の異なる複数のＭＩＳＦＥＴから構成される同一ノードトランジスタを使用する場合には、ＭＩＳＦＥＴを微細化する場合であっても、動作速度の向上とリーク電流の低減を両立させて仕様を満足することができる。そして、上述したように、単体の高ＶｔｈＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ｄ）よりも占有面積を小さくすることができる。つまり、本実施の形態１における同一ノードトランジスタによれば、ＭＩＳＦＥＴを微細化しても、動作速度の向上とリーク電流の低減を両立することができ、かつ、動作速度の向上とリーク電流の低減を両立できる範囲で回路素子の占有面積を小さくすることができる。
【００５１】
次に、しきい値電圧の異なる複数のＭＩＳＦＥＴから構成される同一ノードトランジスタの最適なレイアウト構成は、図３に示すレイアウト構成であることを説明する。図３に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａのソース領域Ｓ１およびドレイン領域Ｄ１となるアクティブ領域Ａｃ１と、ｎチャネル型ＭＩＳＦＥＴ１ｂのソース領域Ｓ２およびドレイン領域Ｄ２となるアクティブ領域Ａｃ２とは、ｘ方向に並べられている。そして、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極およびｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極を兼ねる共通のゲート電極Ｇもｘ方向に延在している。このように構成する場合、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２の並んでいる方向（ｘ方向）と、ゲート電極Ｇが延在する方向（ｘ方向）が一致することになる。したがって、図３に示すように、ゲート電極Ｇは一直線上に配置されることになる。同様に、図３に示すレイアウト構成の場合、ソース配線ＳＬおよびドレイン配線ＤＬはｘ方向に一直線状に配置される。
【００５２】
一方、図６は、同一ノードトランジスタの別のレイアウト構成を示す図である。図６に示すように、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２とはｙ方向に沿って並べられている。これに対し、ゲート電極Ｇはそれぞれのアクティブ領域Ａｃ１、Ａｃ２の中央部をｘ方向に延在するように配置されている。すなわち、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２とを並べる方向（ｙ方向）とゲート電極Ｇがアクティブ領域Ａｃ１、Ａｃ２上を延在する方向（ｘ方向）が交差していることになる。この場合、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極Ｇと、ｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極Ｇがそれぞれ並行するように形成されているので、これらのゲート電極Ｇを接続するには、図６に示すように、ゲート電極Ｇをコの字形状にする必要がある。同様に、ソース配線ＳＬおよびドレイン配線ＤＬもコの字形状（図６では省略している）にする必要がある。したがって、図３に示すレイアウト構成のようにゲート電極Ｇを一直線状に配置する場合に比べて、図６に示すレイアウト構成では、ゲート電極Ｇを接続するためにコの字形状にする必要があり、占有面積が大きくなる。このため、同一ノードトランジスタのレイアウト構成として、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２の並んでいる方向（ｘ方向）と、ゲート電極Ｇが延在する方向（ｘ方向）が一致するように配置することが、同一ノードトランジスタの占有面積を縮小する観点から望ましいことがわかる。
【００５３】
本実施の形態１では、しきい値電圧の異なる複数のＭＩＳＦＥＴから構成される同一ノードトランジスタを回路素子として用いることにより、ＭＩＳＦＥＴが微細化される場合であっても、動作速度の向上とリーク電流の低減を両立させることができ、かつ、回路素子の占有面積を低減することができるという顕著な効果を奏する。つまり、単体のＭＩＳＦＥＴを回路素子として使用する場合には、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴとしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴのいずれかを選択し、選択したＭＩＳＦＥＴのゲート幅を調整することにより、動作速度の向上とリーク電流の低減を両立することが行なわれている。しかし、ゲート幅の調整だけでは、ＭＩＳＦＥＴの微細化にともなって、トレードオフの関係にある動作速度の向上とリーク電流の低減を満足させることが困難になってきている。
【００５４】
これに対し、本実施の形態１のように、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴとしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴを備える同一ノードトランジスタを回路素子として用いることにより、低ＶｔｈＭＩＳＦＥＴにおける動作速度の高速性能と高ＶｔｈＭＩＳＦＥＴにおけるリーク電流の低減性能という利点を取り入れることができ、ＭＩＳＦＥＴの微細化にともなって、トレードオフの関係にある動作速度の向上とリーク電流の低減を満足させることが容易となる。このように、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴとしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴとを備えることにより、動作速度の高速性とリーク電流の低減性とを調整することができるが、さらに、それぞれのＭＩＳＦＥＴにおいてゲート幅を変えることによって、詳細に動作速度の高速性とリーク電流の低減性とを調整することができる。例えば、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴとしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴとを備える同一ノードトランジスタを回路素子として使用するモジュール（集積回路）において、さらに、動作速度の向上を図る必要がある場合には、低ＶｔｈＭＩＳＦＥＴのゲート幅を大きくするという調整も可能である。また、例えば、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴとしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴとを備える同一ノードトランジスタを回路素子として使用するモジュール（集積回路）において、さらに、リーク電流の低減を図る必要がある場合には、低ＶｔｈＭＩＳＦＥＴのゲート幅を小さくするという調整も可能である。このように、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴとしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴとを備える同一ノードトランジスタを回路素子として使用し、かつ、それぞれのＭＩＳＦＥＴのゲート幅を調整することにより、回路素子の詳細な性能調整が可能となる。
【００５５】
本実施の形態１では、しきい値電圧の異なる２つのＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂ）から構成される同一ノードトランジスタについて説明したが、本発明はこれに限定されず、しきい値電圧の異なる３つ以上のＭＩＳＦＥＴから構成される同一ノードトランジスタとすることもできる。
【００５６】
以下に、本実施の形態１の変形例として、しきい値電圧の異なる３つのＭＩＳＦＥＴから構成される同一ノードトランジスタについて説明する。図７は、しきい値電圧の異なる３つのＭＩＳＦＥＴから構成される同一ノードトランジスタを示す回路図である。図７に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂとｎチャネル型ＭＩＳＦＥＴ１ｃが並列接続され、かつ、ゲート電極Ｇが電気的に接続されている。すなわち、ｎチャネル型ＭＩＳＦＥＴ１ａのソース領域Ｓとｎチャネル型ＭＩＳＦＥＴ１ｂのソース領域Ｓとｎチャネル型ＭＩＳＦＥＴ１ｃのソース領域Ｓが電気的に接続され、かつ、ｎチャネル型ＭＩＳＦＥＴ１ａのドレイン領域Ｄとｎチャネル型ＭＩＳＦＥＴ１ｂのドレイン領域Ｄとｎチャネル型ＭＩＳＦＥＴ１ｃのドレイン領域Ｄが電気的に接続されている。さらに、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極Ｇとｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極Ｇとｎチャネル型ＭＩＳＦＥＴ１ｃのゲート電極Ｇも電気的に接続されている。
【００５７】
このとき、３つのＭＩＳＦＥＴのしきい値電圧は異なっている。例えば、ｎチャネル型ＭＩＳＦＥＴ１ａのしきい値電圧が最も高く、２番目にｎチャネル型ＭＩＳＦＥＴ１ｂのしきい値電圧が高く、ｎチャネル型ＭＩＳＦＥＴ１ｃのしきい値電圧が最も低くなるように構成することができる。
【００５８】
次に、図７に示す同一ノードトランジスタのレイアウト構成について説明する。図８は、図７に示す同一ノードトランジスタのレイアウト構成を示す図である。図８において、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂのレイアウト構成は図３と同様になっている。すなわち、アクティブ領域Ａｃ１とアクティブ領域Ａｃ２がｘ方向に並んで配置され、かつ、ゲート電極Ｇもアクティブ領域Ａｃ１、Ａｃ２上に配置され、ｘ方向に延在している。さらに、図８では、ｎチャネル型ＭＩＳＦＥＴ１ｃのレイアウト構成が追加されている。この点について説明する。
【００５９】
アクティブ領域Ａｃ１、Ａｃ２が並んでいるｘ方向にさらに並ぶようにアクティブ領域Ａｃ３が配置されている。つまり、アクティブ領域Ａｃ１、Ａｃ２、Ａｃ３はｘ方向に一直線状に並ぶように配置されている。
【００６０】
アクティブ領域Ａｃ１、Ａｃ２上をｘ方向に延在しているゲート電極Ｇは、さらに、ｘ方向に延在しており、アクティブ領域Ａｃ３上にも達している。アクティブ領域Ａｃ３に達しているゲート電極Ｇはｎチャネル型ＭＩＳＦＥＴ１ｃのゲート電極としても機能する。すなわち、ゲート電極Ｇは、ｎチャネル型ＭＩＳＦＥＴ１ａのゲート電極やｎチャネル型ＭＩＳＦＥＴ１ｂのゲート電極として機能するだけでなく、ｎチャネル型ＭＩＳＦＥＴ１ｃのゲート電極としても機能する。このようにゲート電極Ｇもアクティブ領域Ａｃ１、Ａｃ２、Ａｃ３が並んでいるｘ方向に一直線状に延在している。
【００６１】
そして、アクティブ領域Ａｃ３内であって、ゲート電極Ｇを挟む一対の領域は、ソース領域Ｓ３とドレイン領域Ｄ３となっている。ソース領域Ｓ３とドレイン領域Ｄ３は、アクティブ領域Ａｃ３にリンや砒素などのｎ型不純物を導入したｎ型半導体領域から形成されている。
【００６２】
ソース領域Ｓ３とドレイン領域Ｄ３の間にはチャネル領域（ゲート電極Ｇの直下に形成されている領域）が形成されており、このチャネル領域が形成されているアクティブ領域Ａｃ３上にゲート絶縁膜（図示せず）を介してゲート電極Ｇが形成されている。このようにしてアクティブ領域Ａｃ３にｎチャネル型ＭＩＳＦＥＴ１ｃが形成されている。
【００６３】
このソース領域Ｓ３もプラグＰＬＧを介してソース配線ＳＬと電気的に接続されている。同様に、ドレイン領域Ｄ３もプラグＰＬＧを介してドレイン配線ＤＬと電気的に接続されている。このようにｎチャネル型ＭＩＳＦＥＴ１ｃのソース領域Ｓ３もソース配線ＳＬを介してｎチャネル型ＭＩＳＦＥＴ１ａのソース領域Ｓ１やｎチャネル型ＭＩＳＦＥＴ１ｂのソース領域Ｓ２と電気的に接続されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１ｃのドレイン領域Ｄ３もドレイン配線ＤＬを介してｎチャネル型ＭＩＳＦＥＴ１ａのドレイン領域Ｄ１やｎチャネル型ＭＩＳＦＥＴ１ｂのドレイン領域Ｄ２と電気的に接続されている。
【００６４】
しきい値電圧の異なる３つのＭＩＳＦＥＴから構成される同一ノードトランジスタを回路素子として使用する本実施の形態１の変形例においても、本実施の形態１と同様の効果を得ることができる。すなわち、しきい値電圧の異なる複数のＭＩＳＦＥＴから構成される同一ノードトランジスタを回路素子として用いることにより、ＭＩＳＦＥＴが微細化される場合であっても、動作速度の向上とリーク電流の低減を両立させることができ、かつ、回路素子の占有面積を低減することができるという顕著な効果を奏するものである。
【００６５】
なお、本実施の形態１では、しきい値電圧の異なる複数のｎチャネル型ＭＩＳＦＥＴから構成される同一ノードトランジスタについて説明したが、これに限らず、例えば、しきい値電圧の異なる複数のｐチャネル型ＭＩＳＦＥＴから構成される同一ノードトランジスタについても適用することができる。
【００６６】
（実施の形態２）
本実施の形態２では、本発明をインバータ回路に適用する例について説明する。図９は、一般的なインバータ回路を示す回路図である。図９に示すように、インバータ回路は、電源電位ＶＤＤと基準電位ＶＳＳとの間に直列接続されたｐチャネル型ＭＩＳＦＥＴ５とｎチャネル型ＭＩＳＦＥＴ６より構成されている。このとき、ｐチャネル型ＭＩＳＦＥＴ５が電源電位側に接続され、ｎチャネル型ＭＩＳＦＥＴ６が基準電位側に接続される。ｐチャネル型ＭＩＳＦＥＴ５のゲート電極とｎチャネル型ＭＩＳＦＥＴ６のゲート電極とは電気的に接続されており、このゲート電極がインバータ回路の入力（Ｔａ）となっている。一方、インバータ回路の出力（Ｔｂ）は、ｐチャネル型ＭＩＳＦＥＴ５とｎチャネル型ＭＩＳＦＥＴ６の接続部位となっている。
【００６７】
次に、図９および図１０を用いてインバータ回路の動作を説明する。図１０は、インバータ回路の入力信号と出力信号の関係を示す図である。図９において、インバータ回路の入力（ＩＮ）に“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ５はオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ６がオンする。このため、インバータ回路の出力は、導通したｎチャネル型ＭＩＳＦＥＴ６を介して基準電位ＶＳＳになる。したがって、インバータ回路の出力は“Ｌ”（ローレベル信号）となる。一方、インバータ回路の入力（ＩＮ）に“Ｌ”（ローレベル信号）が入力されると、ｎチャネル型ＭＩＳＦＥＴ６はオフしたままである一方、ｐチャネル型ＭＩＳＦＥＴ５がオンする。このため、インバータ回路の出力は、導通したｐチャネル型ＭＩＳＦＥＴ５を介して電源電位ＶＤＤになる。したがって、インバータ回路の出力は“Ｈ”（ハイレベル信号）となる。このようにインバータ回路では、入力信号とは反対の出力信号が出力されることがわかる。
【００６８】
次に、このインバータ回路に本実施の形態２における同一ノードトランジスタを適用する例について説明する。図１１は、インバータ回路を構成する回路素子として、同一ノードトランジスタを適用する様々な態様を示す回路図である。例えば、図１１（ａ）は、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴとして、同一ノードトランジスタであるｐチャネル型ＭＩＳＦＥＴ５ａとｐチャネル型ＭＩＳＦＥＴ５ｂから構成している例である。すなわち、図９に示すｐチャネル型ＭＩＳＦＥＴ５からなる回路素子を、図１１（ａ）では、ｐチャネル型ＭＩＳＦＥＴ５ａとｐチャネル型ＭＩＳＦＥＴ５ｂからなる同一ノードトランジスタで構成している。このとき、ｐチャネル型ＭＩＳＦＥＴ５ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ５ｂのドレイン領域は電気的に電源電位ＶＤＤに接続されており、ｐチャネル型ＭＩＳＦＥＴ５ａのソース領域とｐチャネル型ＭＩＳＦＥＴ５ｂのソース領域は電気的に接続されており、インバータ回路の出力になっている。さらに、ｐチャネル型ＭＩＳＦＥＴ５ａのゲート電極とｐチャネル型ＭＩＳＦＥＴ５ｂのゲート電極とは電気的に接続されている。
【００６９】
そして、ｐチャネル型ＭＩＳＦＥＴ５ａのしきい値電圧と、ｐチャネル型ＭＩＳＦＥＴ５ｂのしきい値電圧は異なるように構成されており、例えば、ｐチャネル型ＭＩＳＦＥＴ５ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｐチャネル型ＭＩＳＦＥＴ５ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。
【００７０】
続いて、図１１（ｂ）は、インバータ回路を構成するｎチャネル型ＭＩＳＦＥＴとして、同一ノードトランジスタであるｎチャネル型ＭＩＳＦＥＴ６ａとｎチャネル型ＭＩＳＦＥＴ６ｂから構成している例である。すなわち、図９に示すｎチャネル型ＭＩＳＦＥＴ６からなる回路素子を、図１１（ｂ）では、ｎチャネル型ＭＩＳＦＥＴ６ａとｎチャネル型ＭＩＳＦＥＴ６ｂからなる同一ノードトランジスタで構成している。このとき、ｎチャネル型ＭＩＳＦＥＴ６ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ６ｂのドレイン領域は電気的に接続されており、インバータ回路の出力となっている。一方、ｎチャネル型ＭＩＳＦＥＴ６ａのソース領域とｎチャネル型ＭＩＳＦＥＴ６ｂのソース領域は電気的に接続されており基準電位ＶＳＳとなっている。さらに、ｎチャネル型ＭＩＳＦＥＴ６ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ６ｂのゲート電極とは電気的に接続されている。
【００７１】
そして、ｎチャネル型ＭＩＳＦＥＴ６ａのしきい値電圧と、ｎチャネル型ＭＩＳＦＥＴ６ｂのしきい値電圧は異なるように構成されており、例えば、ｎチャネル型ＭＩＳＦＥＴ６ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｎチャネル型ＭＩＳＦＥＴ６ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。
【００７２】
さらに、図１１（ｃ）は、図１１（ａ）の構成と図１１（ｂ）の構成とを組み合わせたものである。すなわち、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴの両方に、本実施の形態２の回路素子である同一ノードトランジスタを適用している。
【００７３】
図１２は、図１１に示す回路図に対応したインバータ回路のレイアウト構成を示す図である。図１２（ａ）は、図１１（ａ）に対応したレイアウト構成になっており、図１２（ｂ）は、図１１（ｂ）に対応したレイアウト構成となっている。さらに、図１２（ｃ）は、図１１（ｃ）に対応したレイアウト構成となっている。
【００７４】
図１２（ａ）について説明する。図１２（ａ）に示すように、半導体基板内には、アクティブ領域Ａｃ５ａとアクティブ領域Ａｃ５ｂが分離されて形成されており、このアクティブ領域Ａｃ５ａとアクティブ領域Ａｃ５ｂがｙ方向に並んで配置されている。さらに、アクティブ領域Ａｃ５ｂとｙ方向に並ぶようにアクティブ領域Ａｃ６が配置されている。そして、アクティブ領域Ａｃ５ａ上とアクティブ領域Ａｃ５ｂ上を通ってアクティブ領域Ａｃ６上を横切るようにゲート電極Ｇがｙ方向へ一直線状に延在している。このゲート電極Ｇは、インバータ回路の入力（ＩＮ）となっている。
【００７５】
アクティブ領域Ａｃ５ａはｐチャネル型ＭＩＳＦＥＴ５ａの形成領域となっており、アクティブ領域Ａｃ５ｂはｐチャネル型ＭＩＳＦＥＴ５ｂの形成領域となっている。さらに、アクティブ領域Ａｃ６はｎチャネル型ＭＩＳＦＥＴ６の形成領域となっている。ここで、アクティブ領域Ａｃ５ａのうちゲート電極Ｇを挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ５ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にドレイン領域が形成されており、ゲート電極Ｇの右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ５ｂのうちゲート電極Ｇを挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ５ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にドレイン領域が形成されており、ゲート電極Ｇの右側領域にソース領域が形成されている。さらに、アクティブ領域Ａｃ６のうちゲート電極Ｇを挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ６のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にソース領域が形成されており、ゲート電極Ｇの右側領域にドレイン領域が形成されている。
【００７６】
ｐチャネル型ＭＩＳＦＥＴ５ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ５ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ５で電気的に接続されており、このドレイン配線ＤＬ５は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ５ａのソース領域とｐチャネル型ＭＩＳＦＥＴ５ｂのソース領域とはプラグを介してソース配線ＳＬ５で電気的に接続されており、このソース配線ＳＬ５の出力がインバータ回路の出力（ＯＵＴ）となっている。
【００７７】
続いて、ｎチャネル型ＭＩＳＦＥＴ６のドレイン領域はプラグを介してドレイン配線ＤＬ６に接続されており、このドレイン配線ＤＬ６は、インバータ回路の出力（ＯＵＴ）となっているソース配線ＳＬ５と電気的に接続されている。一方、ｎチャネル型ＭＩＳＦＥＴ６のソース領域はプラグを介してソース配線ＳＬ６に接続されており、このソース配線ＳＬ６は、基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。
【００７８】
次に、ｐチャネル型ＭＩＳＦＥＴ５ａが形成されているアクティブ領域Ａｃ５ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇの直下には、チャネル領域が形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ５ｂが形成されているアクティブ領域Ａｃ５ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇの直下には、チャネル領域が形成されている。さらに、ｎチャネル型ＭＩＳＦＥＴ６が形成されているアクティブ領域Ａｃ６において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇの直下には、チャネル領域が形成されている。
【００７９】
ｐチャネル型ＭＩＳＦＥＴ５ａのチャネル領域に導入されている不純物の不純物濃度と、ｐチャネル型ＭＩＳＦＥＴ５ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｐチャネル型ＭＩＳＦＥＴ５ａとｐチャネル型ＭＩＳＦＥＴ５ｂはしきい値電圧が異なっている。例えば、ｐチャネル型ＭＩＳＦＥＴ５ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ５ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【００８０】
このように構成された本実施の形態２におけるインバータ回路のｐチャネル型ＭＩＳＦＥＴは、しきい値電圧の異なるｐチャネル型ＭＩＳＦＥＴ５ａ（高ＶｔｈＭＩＳＦＥＴ）とｐチャネル型ＭＩＳＦＥＴ５ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴの動作速度の向上とリーク電流の低減を両立させることができ、かつ、ｐチャネル型ＭＩＳＦＥＴの占有面積を低減することができるという顕著な効果を奏する。
【００８１】
次に、図１２（ｂ）について説明する。図１２（ｂ）に示すように、半導体基板内には、アクティブ領域Ａｃ６ａとアクティブ領域Ａｃ６ｂが分離されて形成されており、このアクティブ領域Ａｃ６ａとアクティブ領域Ａｃ６ｂがｙ方向に並んで配置されている。さらに、アクティブ領域Ａｃ６ａとｙ方向に並ぶようにアクティブ領域Ａｃ５が配置されている。そして、アクティブ領域Ａｃ６ａ上とアクティブ領域Ａｃ６ｂ上を通ってアクティブ領域Ａｃ５上を横切るようにゲート電極Ｇがｙ方向へ一直線状に延在している。このゲート電極Ｇは、インバータ回路の入力（ＩＮ）となっている。
【００８２】
アクティブ領域Ａｃ６ａはｎチャネル型ＭＩＳＦＥＴ６ａの形成領域となっており、アクティブ領域Ａｃ６ｂはｎチャネル型ＭＩＳＦＥＴ６ｂの形成領域となっている。さらに、アクティブ領域Ａｃ５はｐチャネル型ＭＩＳＦＥＴ５の形成領域となっている。ここで、アクティブ領域Ａｃ６ａのうちゲート電極Ｇを挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ６ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にソース領域が形成されており、ゲート電極Ｇの右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ６ｂのうちゲート電極Ｇを挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ６ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にソース領域が形成されており、ゲート電極Ｇの右側領域にドレイン領域が形成されている。さらに、アクティブ領域Ａｃ５のうちゲート電極Ｇを挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ５のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にドレイン領域が形成されており、ゲート電極Ｇの右側領域にソース領域が形成されている。
【００８３】
ｎチャネル型ＭＩＳＦＥＴ６ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ６ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ６で電気的に接続されており、このドレイン配線ＤＬ６はインバータ回路の出力になっている。一方、ｎチャネル型ＭＩＳＦＥＴ６ａのソース領域とｎチャネル型ＭＩＳＦＥＴ６ｂのソース領域とはプラグを介してソース配線ＳＬ６で電気的に接続されており、このソース配線ＳＬ６は、基準電位を供給する基準配線ＶＳＳＬに接続されている。
【００８４】
続いて、ｐチャネル型ＭＩＳＦＥＴ５のドレイン領域はプラグを介してドレイン配線ＤＬ５に接続されており、このドレイン配線ＤＬ５は、電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ５のソース領域はプラグを介してソース配線ＳＬ５に接続されており、このソース配線ＳＬ５は、インバータ回路の出力となっているドレイン配線ＤＬ６と電気的に接続されている。
【００８５】
次に、ｎチャネル型ＭＩＳＦＥＴ６ａが形成されているアクティブ領域Ａｃ６ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇの直下には、チャネル領域が形成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ６ｂが形成されているアクティブ領域Ａｃ６ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇの直下には、チャネル領域が形成されている。さらに、ｐチャネル型ＭＩＳＦＥＴ５が形成されているアクティブ領域Ａｃ５において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇの直下には、チャネル領域が形成されている。
【００８６】
ｎチャネル型ＭＩＳＦＥＴ６ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ６ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｎチャネル型ＭＩＳＦＥＴ６ａとｎチャネル型ＭＩＳＦＥＴ６ｂはしきい値電圧が異なっている。例えば、ｎチャネル型ＭＩＳＦＥＴ６ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ６ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【００８７】
このように構成された本実施の形態２におけるインバータ回路のｎチャネル型ＭＩＳＦＥＴは、しきい値電圧の異なるｎチャネル型ＭＩＳＦＥＴ６ａ（高ＶｔｈＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ６ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、インバータ回路を構成するｎチャネル型ＭＩＳＦＥＴの動作速度の向上とリーク電流の低減を両立させることができ、かつ、ｎチャネル型ＭＩＳＦＥＴの占有面積を低減することができるという顕著な効果を奏する。
【００８８】
次に、図１２（ｃ）について説明する。図１２（ｃ）に示すレイアウト構成は、図１２（ａ）に示すｐチャネル型ＭＩＳＦＥＴのレイアウト構成と、図１２（ｂ）に示すｎチャネル型ＭＩＳＦＥＴのレイアウト構成を組み合わせたものになっている。つまり、図１２（ｃ）は、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴの両方に、本実施の形態２における同一ノードトランジスタを使用している。ここで、図１２（ｃ）に示すｐチャネル型ＭＩＳＦＥＴ５ａ、５ｂおよびｎチャネル型ＭＩＳＦＥＴ６ａ、６ｂの断面構成について説明する。
【００８９】
図１３は、図１２（ｃ）のレイアウト構成に示しているｐチャネル型ＭＩＳＦＥＴ５ａ、５ｂおよびｎチャネル型ＭＩＳＦＥＴ６ａ、６ｂの断面構成を説明する図である。図１３において、まず、ｐチャネル型ＭＩＳＦＥＴ５ａの断面構成について説明する。図１３のＡ−Ａ線で切断した断面がｐチャネル型ＭＩＳＦＥＴ５ａの断面に対応する。図１３のＡ−Ａ線で切断した断面図に示すように、半導体基板Ｓｕｂにｎ型ウェルＮＷＬ５ａが形成されており、ｎ型ウェルＮＷＬ５ａ内の半導体基板Ｓｕｂの表面にソース領域Ｓ５ａおよびドレイン領域Ｄ５ａが形成されている。このソース領域Ｓ５ａおよびドレイン領域Ｄ５ａは、ｐ型半導体領域から形成されており、ソース領域Ｓ５ａとドレイン領域Ｄ５ａの間にはチャネル領域ＣＨ１が形成されている。チャネル領域ＣＨ１には、ｎ型不純物が導入されている。
【００９０】
そして、半導体基板Ｓｕｂに形成されたチャネル領域ＣＨ１上には、ゲート絶縁膜ＧＯＸ１を介してゲート電極Ｇが形成されている。このようにして、ｐチャネル型ＭＩＳＦＥＴ５ａが形成されている。このｐチャネル型ＭＩＳＦＥＴ５ａを覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通するプラグＰＬＧが形成されている。プラグＰＬＧには、ｐチャネル型ＭＩＳＦＥＴ５ａのソース領域Ｓ５ａに達するプラグと、ｐチャネル型ＭＩＳＦＥＴ５ａのドレイン領域Ｄ５ａに達するプラグが存在する。ソース領域Ｓ５ａは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているソース配線ＳＬ５と電気的に接続され、ドレイン領域Ｄ５ａは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているドレイン配線ＤＬ５と電気的に接続されている。
【００９１】
次に、ｐチャネル型ＭＩＳＦＥＴ５ｂの断面構成について説明する。図１３のＢ−Ｂ線で切断した断面がｐチャネル型ＭＩＳＦＥＴ５ｂの断面に対応する。図１３のＢ−Ｂ線で切断した断面図に示すように、半導体基板Ｓｕｂにｎ型ウェルＮＷＬ５ｂが形成されており、ｎ型ウェルＮＷＬ５ｂ内の半導体基板Ｓｕｂの表面にソース領域Ｓ５ｂおよびドレイン領域Ｄ５ｂが形成されている。このソース領域Ｓ５ｂおよびドレイン領域Ｄ５ｂは、ｐ型半導体領域から形成されており、ソース領域Ｓ５ｂとドレイン領域Ｄ５ｂの間にはチャネル領域ＣＨ２が形成されている。チャネル領域ＣＨ２には、ｎ型不純物が導入されている。
【００９２】
そして、半導体基板Ｓｕｂに形成されたチャネル領域ＣＨ２上には、ゲート絶縁膜ＧＯＸ２を介してゲート電極Ｇが形成されている。このようにして、ｐチャネル型ＭＩＳＦＥＴ５ｂが形成されている。このｐチャネル型ＭＩＳＦＥＴ５ｂを覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通するプラグＰＬＧが形成されている。プラグＰＬＧには、ｐチャネル型ＭＩＳＦＥＴ５ｂのソース領域Ｓ５ｂに達するプラグと、ｐチャネル型ＭＩＳＦＥＴ５ｂのドレイン領域Ｄ５ｂに達するプラグが存在する。ソース領域Ｓ５ｂは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているソース配線ＳＬ５と電気的に接続され、ドレイン領域Ｄ５ｂは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているドレイン配線ＤＬ５と電気的に接続されている。
【００９３】
ｐチャネル型ＭＩＳＦＥＴ５ａとｐチャネル型ＭＩＳＦＥＴ５ｂとは、しきい値電圧が異なっている。具体的に、ｐチャネル型ＭＩＳＦＥＴ５ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ５ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。これらのＭＩＳＦＥＴにおけるしきい値電圧の調整は、チャネル領域に導入する不純物の不純物濃度を調整することにより行なわれている。つまり、ｐチャネル型ＭＩＳＦＥＴ５ａのチャネル領域ＣＨ１に導入されるｎ型不純物の不純物濃度は、ｐチャネル型ＭＩＳＦＥＴ５ｂのチャネル領域ＣＨ２に導入されるｎ型不純物の不純物濃度よりも低くなっている。これにより、ｐチャネル型ＭＩＳＦＥＴ５ａを、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成し、ｐチャネル型ＭＩＳＦＥＴ５ｂを、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成することができる。
【００９４】
続いて、ｎチャネル型ＭＩＳＦＥＴ６ａの断面構成について説明する。図１３のＣ−Ｃ線で切断した断面がｎチャネル型ＭＩＳＦＥＴ６ａの断面に対応する。図１３のＣ−Ｃ線で切断した断面図に示すように、半導体基板Ｓｕｂにｐ型ウェルＰＷＬ６ａが形成されており、ｐ型ウェルＰＷＬ６ａ内の半導体基板Ｓｕｂの表面にソース領域Ｓ６ａおよびドレイン領域Ｄ６ａが形成されている。このソース領域Ｓ６ａおよびドレイン領域Ｄ６ａは、ｎ型半導体領域から形成されており、ソース領域Ｓ６ａとドレイン領域Ｄ６ａの間にはチャネル領域ＣＨ３が形成されている。チャネル領域ＣＨ３には、ｐ型不純物が導入されている。
【００９５】
そして、半導体基板Ｓｕｂに形成されたチャネル領域ＣＨ３上には、ゲート絶縁膜ＧＯＸ３を介してゲート電極Ｇが形成されている。このようにして、ｎチャネル型ＭＩＳＦＥＴ６ａが形成されている。このｎチャネル型ＭＩＳＦＥＴ６ａを覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通するプラグＰＬＧが形成されている。プラグＰＬＧには、ｎチャネル型ＭＩＳＦＥＴ６ａのソース領域Ｓ６ａに達するプラグと、ｎチャネル型ＭＩＳＦＥＴ６ａのドレイン領域Ｄ６ａに達するプラグが存在する。ソース領域Ｓ６ａは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているソース配線ＳＬ６と電気的に接続され、ドレイン領域Ｄ６ａは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているドレイン配線ＤＬ６と電気的に接続されている。
【００９６】
次に、ｎチャネル型ＭＩＳＦＥＴ６ｂの断面構成について説明する。図１３のＤ−Ｄ線で切断した断面がｎチャネル型ＭＩＳＦＥＴ６ｂの断面に対応する。図１３のＤ−Ｄ線で切断した断面図に示すように、半導体基板Ｓｕｂにｐ型ウェルＰＷＬ６ｂが形成されており、ｐ型ウェルＰＷＬ６ｂ内の半導体基板Ｓｕｂの表面にソース領域Ｓ６ｂおよびドレイン領域Ｄ６ｂが形成されている。このソース領域Ｓ６ｂおよびドレイン領域Ｄ６ｂは、ｎ型半導体領域から形成されており、ソース領域Ｓ６ｂとドレイン領域Ｄ６ｂの間にはチャネル領域ＣＨ４が形成されている。チャネル領域ＣＨ４には、ｐ型不純物が導入されている。
【００９７】
そして、半導体基板Ｓｕｂに形成されたチャネル領域ＣＨ４上には、ゲート絶縁膜ＧＯＸ４を介してゲート電極Ｇが形成されている。このようにして、ｎチャネル型ＭＩＳＦＥＴ６ｂが形成されている。このｎチャネル型ＭＩＳＦＥＴ６ｂを覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通するプラグＰＬＧが形成されている。プラグＰＬＧには、ｎチャネル型ＭＩＳＦＥＴ６ｂのソース領域Ｓ６ｂに達するプラグと、ｎチャネル型ＭＩＳＦＥＴ６ｂのドレイン領域Ｄ６ｂに達するプラグが存在する。ソース領域Ｓ６ｂは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているソース配線ＳＬ６と電気的に接続され、ドレイン領域Ｄ６ｂは、プラグＰＬＧを介して層間絶縁膜ＩＬ上に形成されているドレイン配線ＤＬ６と電気的に接続されている。
【００９８】
ｎチャネル型ＭＩＳＦＥＴ６ａとｎチャネル型ＭＩＳＦＥＴ６ｂとは、しきい値電圧が異なっている。具体的に、ｎチャネル型ＭＩＳＦＥＴ６ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ６ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。これらのＭＩＳＦＥＴにおけるしきい値電圧の調整は、チャネル領域に導入する不純物の不純物濃度を調整することにより行なわれている。つまり、ｎチャネル型ＭＩＳＦＥＴ６ａのチャネル領域ＣＨ３に導入されるｐ型不純物の不純物濃度は、ｎチャネル型ＭＩＳＦＥＴ６ｂのチャネル領域ＣＨ４に導入されるｐ型不純物の不純物濃度よりも低くなっている。これにより、ｎチャネル型ＭＩＳＦＥＴ６ａを、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成し、ｎチャネル型ＭＩＳＦＥＴ６ｂを、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成することができる。
【００９９】
このように構成された本実施の形態２におけるインバータ回路のｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴは、それぞれ、しきい値電圧の異なる高ＶｔｈＭＩＳＦＥＴと低ＶｔｈＭＩＳＦＥＴから構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴの両方において、動作速度の向上とリーク電流の低減を両立させることができ、かつ、インバータ回路の占有面積を低減することができるという顕著な効果を奏する。
【０１００】
本実施の形態２では、インバータ回路の動作速度の向上とリーク電流の低減を両立させることができ、かつ、インバータ回路の占有面積を低減することができる。このことをさらに詳細に説明する。
【０１０１】
インバータ回路の動作速度を計測する技術としてリングオシレータを使用する技術がある。以下では、このリングオシレータを用いてインバータ回路の動作速度とリーク電流を計測している。
【０１０２】
図１４は、リングオシレータを示す説明図である。図１４に示すように、リングオシレータは、複数のインバータ回路ＩＮＶ１、ＩＮＶ２・・・ＩＮＶ２ｎ＋１を直列に接続された構成をしている。このとき、直列に接続するインバータ回路の個数は、奇数個になるようにしている。このように構成されているリングオシレータの端子Ａ１に立ち上り信号を入力すると、この立ち上り信号がインバータ回路ＩＮＶ１を通過することにより反転して立ち下がり信号となる。つまり、インバータ回路ＩＮＶ１の出力は立ち下がり信号となる。そして、このインバータ回路ＩＮＶ１から出力された立ち下がり信号は、インバータ回路ＩＮＶ２を通過することにより反転して立ち上り信号となる。つまり、インバータ回路を通過するごとに信号が反転する。リングオシレータでは、インバータ回路が奇数個接続されているので、最終のインバータ回路ＩＮＶ２ｎ＋１から出力される信号は、立ち下がり信号になる。つまり、端子Ａ２には立ち下がり信号が出力される。そして、最終のインバータ回路ＩＮＶ２ｎ＋１から出力された立ち下がり信号は、再び、最初のインバータ回路ＩＮＶ１に入力される。リングオシレータではこの動作が繰り返される。したがって、最初のインバータ回路ＩＮＶ１の入力である端子Ａ１の経時変化を見ると、図１５に示すように、立ち上り信号と立ち下がり信号が繰り返されるので、特定の周波数で発振するようになる。ここで、立ち上り信号から立ち下がり信号に至るまでの時間ＴＡ１は、端子Ａ１からインバータ回路ＩＮＶ１に入力した信号がＩＮＶ１〜ＩＮＶ２ｎ＋１を通り、再びＩＮＶ２ｎ＋１から出力された信号が端子Ａ１に戻るまでの時間を示している。つまり、時間ＴＡ１は、信号がＩＮＶ１〜ＩＮＶ２ｎ＋１で処理される時間を示しており、個々のインバータ回路での動作速度が速くなれば、時間ＴＡ１は短くなる。一方、個々のインバータ回路での動作速度が遅くなれば、時間ＴＡ１は長くなる。このことから、図１５に示す端子Ａ１での信号（発振信号）の発振周波数をみれば、インバータ回路の動作速度がわかることになる。例えば、発振周波数が高い場合には、インバータ回路の動作速度が速くなっており、発振周波数が低い場合には、インバータ回路の動作速度が遅くなるのである。このことから、リングオシレータを使用することにより、インバータ回路の動作速度を計測することができることがわかる。
【０１０３】
図１６は、リングオシレータを使用して、発振周波数（インバータ回路の動作速度に対応）とリーク電流の関係を計測した結果を示すグラフである。図１６において、縦軸はリーク電流を示しており、横軸は発振周波数を示している。
【０１０４】
まず、図１６において、折れ線グラフ（１）について説明する。折れ線グラフ（１）は、インバータ回路に低ＶｔｈＭＩＳＦＥＴを使用する場合を示している。そして、折れ線グラフ（１）に示すａ〜ｅは、ゲート幅を変えていることに対応している。すなわち、折れ線グラフ（１）のａは、低ＶｔｈＭＩＳＦＥＴを使用し、かつ、ゲート幅が最も狭い構造を採用しているものに対応しており、ａ〜ｅに進むにしたがってゲート幅の大きさが大きくなっている。この点を考慮して折れ線グラフ（１）を見ると、ａ〜ｅに進むにつれて、リーク電流および発振周波数が増加していることがわかる。これは、ゲート幅が小さい構造であると、リーク電流を低減することができる一方で動作速度が遅くなり、ゲート幅が大きい構造になると、リーク電流が増加する一方動作速度を速くすることができることを示しているといえる。
【０１０５】
次に、折れ線グラフ（２）について説明する。折れ線グラフ（２）は、インバータ回路に高ＶｔｈＭＩＳＦＥＴを使用する場合を示している。そして、折れ線グラフ（２）に示すａ〜ｅは、ゲート幅を変えていることに対応している。すなわち、折れ線グラフ（２）のａは、高ＶｔｈＭＩＳＦＥＴを使用し、かつ、ゲート幅が最も狭い構造を採用しているものに対応しており、ａ〜ｅに進むにしたがってゲート幅の大きさが大きくなっている。折れ線グラフ（２）においても、ａ〜ｅに進むにつれて、リーク電流および発振周波数が増加していることがわかる。これは、折れ線グラフ（１）と同様である。ただし、折れ線グラフ（２）では、高ＶｔｈＭＩＳＦＥＴをインバータ回路に使用しているので、折れ線グラフ（１）に示す低ＶｔｈＭＩＳＦＥＴよりもリーク電流の低減が実現されていることがわかる。しかし、折れ線グラフ（１）に示すａ〜ｅと折れ線グラフ（２）に示すａ〜ｅの同じ符号（同じゲート幅に対応する）のところを見ると、同じゲート幅であれば、折れ線グラフ（１）に示す低ＶｔｈＭＩＳＦＥＴよりも、折れ線グラフ（２）に示す高ＶｔｈＭＩＳＦＥＴの発振周波数が低く、動作速度が遅くなっていることがわかる。
【０１０６】
ここで、リーク電流の低減と動作速度の向上を両立させることについて説明する。例えば、図１６に示すように、リーク電流を１５以下にし、かつ、発振周波数を８以上にする条件を設定すると、折れ線グラフ（１）に示す低ＶｔｈＭＩＳＦＥＴではａ〜ｅのようにゲート幅を変えても、この条件を満たすことができないことがわかる。
【０１０７】
一方、折れ線グラフ（２）に示す高ＶｔｈＭＩＳＦＥＴでは、ａ〜ｅのすべてにおいて、リーク電流の条件を満たすことができるが、ａ〜ｄにおいては発振周波数を８以上にするという条件は満たさない。したがって、折れ線グラフ（２）に示す高ＶｔｈＭＩＳＦＥＴでは、ゲート幅を最も大きくしているｅが唯一、リーク電流を１５以下にし、かつ、発振周波数を８以上にする条件を満たしていることになる。
【０１０８】
続いて、折れ線グラフ（３）について説明する。折れ線グラフ（３）はインバータ回路を構成する各回路素子（ｎチャネル型ＭＩＳＦＥＴあるいはｐチャネル型ＭＩＳＦＥＴ）を複数の低ＶｔｈＭＩＳＦＥＴと複数の高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタから構成する場合を示している。そして、低ｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴの全体のゲート長をｄの状態にしている。この状態で同一ノードトランジスタを構成する低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴの割合を変えると、折れ線グラフ（３）のようになる。例えば、折れ線グラフ（３）のうち、α１は、同一ノードトランジスタにおいて、高ＶｔｈＭＩＳＦＥＴの割合を低ＶｔｈＭＩＳＦＥＴの割合よりも高くしている状態を示しており、α２は、同一ノードトランジスタにおいて、高ＶｔｈＭＩＳＦＥＴの割合と低ＶｔｈＭＩＳＦＥＴの割合とを同じにしている状態を示している。さらに、α３は、同一ノードトランジスタにおいて、低ＶｔｈＭＩＳＦＥＴの割合を高ＶｔｈＭＩＳＦＥＴの割合よりも高くしている状態を示している。
【０１０９】
折れ線グラフ（３）では、同一ノードトランジスタを高ＶｔｈＭＩＳＦＥＴと低ＶｔｈＭＩＳＦＥＴとを同じ割合にした状態を示すα２で、リーク電流を１５以下にし、かつ、発振周波数を８以上にする条件を満たしていることがわかる。このα２の状態では、同一ノードトランジスタ全体のゲート幅は、ｅのゲート幅よりも小さいｄのゲート幅になっている。したがって、同一ノードトランジスタを使用するインバータ回路では、リーク電流を１５以下にし、かつ、発振周波数を８以上にする条件を満たすために、同一ノードトランジスタ全体のゲート幅（ｄに対応する）を、高ＶｔｈＭＩＳＦＥＴだけでインバータ回路の各回路素子を構成する場合のゲート幅（ｅに対応する）よりも小さくすることができる。このことは、回路素子の占有面積を小さくすることができることを意味している。すなわち、本実施の形態２では、インバータ回路の各回路素子に、低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタを使用することにより、インバータ回路の動作速度の向上とリーク電流の低減を両立させることができ、かつ、インバータ回路の占有面積を低減することができることがわかる。
【０１１０】
（実施の形態３）
本実施の形態３では、本発明をＮＡＮＤ回路に適用する例について説明する。図１７は、一般的なＮＡＮＤ回路を示す回路図である。図１７に示すように、ＮＡＮＤ回路は、電源電位ＶＤＤと基準電位ＶＳＳとの間に２つのｐチャネル型ＭＩＳＦＥＴと２つのｎチャネル型ＭＩＳＦＥＴを有している。電源電位ＶＤＤには、ｐチャネル型ＭＩＳＦＥＴ７のドレイン領域とｐチャネル型ＭＩＳＦＥＴ８のドレイン領域が接続されており、ｐチャネル型ＭＩＳＦＥＴ７のソース領域とｐチャネル型ＭＩＳＦＥＴ８のソース領域は互いに接続され、ＮＡＮＤ回路の出力（Ｔｂ）になっている。
【０１１１】
さらに、ＮＡＮＤ回路の出力（Ｔｂ）と基準電位ＶＳＳの間にｎチャネル型ＭＩＳＦＥＴ１０とｎチャネル型ＭＩＳＦＥＴ９が直列に接続されている。すなわち、ｎチャネル型ＭＩＳＦＥＴ１０のドレイン領域がＮＡＮＤ回路の出力（ｐチャネル型ＭＩＳＦＥＴ７のソース領域とｐチャネル型ＭＩＳＦＥＴ８のソース領域）に接続されている。そして、ｎチャネル型ＭＩＳＦＥＴ１０のソース領域とｎチャネル型ＭＩＳＦＥＴ９のドレイン領域が接続され、ｎチャネル型ＭＩＳＦＥＴ９のソース領域が基準電位ＶＳＳに接続されている。
【０１１２】
ｐチャネル型ＭＩＳＦＥＴ７のゲート電極とｎチャネル型ＭＩＳＦＥＴ９のゲート電極は、電気的に接続されており、ＮＡＮＤ回路の入力Ａとなっている。一方、ｐチャネル型ＭＩＳＦＥＴ８のゲート電極とｎチャネル型ＭＩＳＦＥＴ１０のゲート電極は、電気的に接続されており、ＮＡＮＤ回路の入力Ｂとなっている。
【０１１３】
次に、図１７および図１８を用いてＮＡＮＤ回路の動作を説明する。図１８は、ＮＡＮＤ回路の入力信号と出力信号の関係を示す図である。図１７において、ＮＡＮＤ回路の入力Ａに“Ｈ”（ハイレベル信号）が入力され、ＮＡＮＤ回路の入力Ｂに“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ７とｐチャネル型ＭＩＳＦＥＴ８はオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ１０およびｎチャネル型ＭＩＳＦＥＴ９はオンする。このため、ＮＡＮＤ回路の出力（ＯＵＴ）は、導通したｎチャネル型ＭＩＳＦＥＴ９およびｎチャネル型ＭＩＳＦＥＴ１０を介して基準電位ＶＳＳになる。したがって、ＮＡＮＤ回路の出力は“Ｌ”（ローレベル信号）となる。
【０１１４】
続いて、ＮＡＮＤ回路の入力Ａに“Ｈ”（ハイレベル信号）が入力され、ＮＡＮＤ回路の入力Ｂに“Ｌ”（ローレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ７はオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ９はオンする。そして、ｐチャネル型ＭＩＳＦＥＴ８がオンし、ｎチャネル型ＭＩＳＦＥＴ１０はオフする。このため、ＮＡＮＤ回路の出力（ＯＵＴ）は、導通したｐチャネル型ＭＩＳＦＥＴ８を介して電源電位ＶＤＤになる。したがって、ＮＡＮＤ回路の出力は“Ｈ”（ハイレベル信号）となる。
【０１１５】
次に、ＮＡＮＤ回路の入力Ａに“Ｌ”（ローレベル信号）が入力され、ＮＡＮＤ回路の入力Ｂに“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ７はオンする一方、ｎチャネル型ＭＩＳＦＥＴ９はオフする。そして、ｐチャネル型ＭＩＳＦＥＴ８がオフし、ｎチャネル型ＭＩＳＦＥＴ１０はオンする。このため、ＮＡＮＤ回路の出力（ＯＵＴ）は、導通したｐチャネル型ＭＩＳＦＥＴ７を介して電源電位ＶＤＤになる。したがって、ＮＡＮＤ回路の出力は“Ｈ”（ハイレベル信号）となる。
【０１１６】
最後に、ＮＡＮＤ回路の入力Ａに“Ｌ”（ローレベル信号）が入力され、ＮＡＮＤ回路の入力Ｂに“Ｌ”（ローレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ７とｐチャネル型ＭＩＳＦＥＴ８はオンする一方、ｎチャネル型ＭＩＳＦＥＴ１０およびｎチャネル型ＭＩＳＦＥＴ９はオフする。このため、ＮＡＮＤ回路の出力（ＯＵＴ）は、導通したｐチャネル型ＭＩＳＦＥＴ７およびｐチャネル型ＭＩＳＦＥＴ８を介して電源電位ＶＤＤになる。したがって、ＮＡＮＤ回路の出力は“Ｈ”（ハイレベル信号）となる。
【０１１７】
次に、このＮＡＮＤ回路に本実施の形態３における同一ノードトランジスタを適用する例について説明する。図１９は、ＮＡＮＤ回路を構成する回路素子として、同一ノードトランジスタを適用する様々な態様を示す回路図である。例えば、図１９（ａ）は、ＮＡＮＤ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴのそれぞれを、同一ノードトランジスタで構成している例である。すなわち、図１７に示すｐチャネル型ＭＩＳＦＥＴ７からなる回路素子を、図１９（ａ）では、ｐチャネル型ＭＩＳＦＥＴ７ａとｐチャネル型ＭＩＳＦＥＴ７ｂからなる同一ノードトランジスタで構成している。同様に、図１７に示すｐチャネル型ＭＩＳＦＥＴ８からなる回路素子を、図１９（ａ）では、ｐチャネル型ＭＩＳＦＥＴ８ａとｐチャネル型ＭＩＳＦＥＴ８ｂからなる同一ノードトランジスタで構成している。
【０１１８】
このとき、ｐチャネル型ＭＩＳＦＥＴ７ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ７ｂのドレイン領域は電気的に電源電位ＶＤＤに接続される一方、ｐチャネル型ＭＩＳＦＥＴ７ａのソース領域とｐチャネル型ＭＩＳＦＥＴ７ｂのソース領域は電気的に接続されており、ＮＡＮＤ回路の出力になっている。同様に、ｐチャネル型ＭＩＳＦＥＴ８ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ８ｂのドレイン領域は電気的に電源電位ＶＤＤに接続される一方、ｐチャネル型ＭＩＳＦＥＴ８ａのソース領域とｐチャネル型ＭＩＳＦＥＴ８ｂのソース領域は電気的に接続されており、ＮＡＮＤ回路の出力になっている。
【０１１９】
そして、ｐチャネル型ＭＩＳＦＥＴ７ａのゲート電極とｐチャネル型ＭＩＳＦＥＴ７ｂのゲート電極とは電気的に接続されており、ＮＡＮＤ回路の入力Ａとなっている。同様に、ｐチャネル型ＭＩＳＦＥＴ８ａのゲート電極とｐチャネル型ＭＩＳＦＥＴ８ｂのゲート電極とは電気的に接続されており、ＮＡＮＤ回路の入力Ｂとなっている。
【０１２０】
さらに、ｐチャネル型ＭＩＳＦＥＴ７ａのしきい値電圧と、ｐチャネル型ＭＩＳＦＥＴ７ｂのしきい値電圧は異なるように構成されており、例えば、ｐチャネル型ＭＩＳＦＥＴ７ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｐチャネル型ＭＩＳＦＥＴ７ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ８ａのしきい値電圧と、ｐチャネル型ＭＩＳＦＥＴ８ｂのしきい値電圧は異なるように構成されており、例えば、ｐチャネル型ＭＩＳＦＥＴ８ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｐチャネル型ＭＩＳＦＥＴ８ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。
【０１２１】
続いて、図１９（ｂ）は、ＮＡＮＤ回路を構成する２つのｎチャネル型ＭＩＳＦＥＴのそれぞれを、同一ノードトランジスタで構成している例である。すなわち、図１７に示すｎチャネル型ＭＩＳＦＥＴ９からなる回路素子を、図１９（ｂ）では、ｎチャネル型ＭＩＳＦＥＴ９ａとｐチャネル型ＭＩＳＦＥＴ９ｂからなる同一ノードトランジスタで構成している。同様に、図１７に示すｎチャネル型ＭＩＳＦＥＴ１０からなる回路素子を、図１９（ｂ）では、ｎチャネル型ＭＩＳＦＥＴ１０ａとｎチャネル型ＭＩＳＦＥＴ１０ｂからなる同一ノードトランジスタで構成している。
【０１２２】
このとき、ｎチャネル型ＭＩＳＦＥＴ１０ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１０ｂのドレイン領域は電気的にＮＡＮＤ回路の出力（ＯＵＴ）に接続されており、ｎチャネル型ＭＩＳＦＥＴ１０ａのソース領域とｎチャネル型ＭＩＳＦＥＴ１０ｂのソース領域は電気的に接続されている。そして、ｎチャネル型ＭＩＳＦＥＴ９ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ９ｂのドレイン領域は電気的に接続され、さらに、ｎチャネル型ＭＩＳＦＥＴ１０ａのソース領域とｎチャネル型ＭＩＳＦＥＴ１０ｂのソース領域に接続されている。ｎチャネル型ＭＩＳＦＥＴ９ａのソース領域とｎチャネル型ＭＩＳＦＥＴ９ｂのソース領域は電気的に基準電位ＶＳＳと接続されている。
【０１２３】
ｎチャネル型ＭＩＳＦＥＴ９ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ９ｂのゲート電極とは電気的に接続されており、ＮＡＮＤ回路の入力Ａとなっている。同様に、ｎチャネル型ＭＩＳＦＥＴ１０ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ１０ｂのゲート電極とは電気的に接続されており、ＮＡＮＤ回路の入力Ｂとなっている。
【０１２４】
さらに、ｎチャネル型ＭＩＳＦＥＴ９ａのしきい値電圧と、ｎチャネル型ＭＩＳＦＥＴ９ｂのしきい値電圧は異なるように構成されており、例えば、ｎチャネル型ＭＩＳＦＥＴ９ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｎチャネル型ＭＩＳＦＥＴ９ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１０ａのしきい値電圧と、ｎチャネル型ＭＩＳＦＥＴ１０ｂのしきい値電圧は異なるように構成されており、例えば、ｎチャネル型ＭＩＳＦＥＴ１０ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｎチャネル型ＭＩＳＦＥＴ１０ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。
【０１２５】
図１９（ｃ）は、図１９（ａ）の構成と図１９（ｂ）の構成とを組み合わせたものである。すなわち、ＮＡＮＤ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴと２つのｎチャネル型ＭＩＳＦＥＴのすべてに、本実施の形態３の回路素子である同一ノードトランジスタを適用している。
【０１２６】
図２０は、図１９に示す回路図に対応したＮＡＮＤ回路のレイアウト構成を示す図である。図２０（ａ）は、図１９（ａ）に対応したレイアウト構成になっており、図２０（ｂ）は、図１９（ｂ）に対応したレイアウト構成となっている。さらに、図２０（ｃ）は、図１９（ｃ）に対応したレイアウト構成となっている。
【０１２７】
図２０（ａ）について説明する。図２０（ａ）に示すように、半導体基板内には、アクティブ領域Ａｃ７ａとアクティブ領域Ａｃ７ｂが分離されて形成されており、このアクティブ領域Ａｃ７ａとアクティブ領域Ａｃ７ｂがｙ方向に並んで配置されている。さらに、アクティブ領域Ａｃ７ｂとｙ方向に並ぶようにアクティブ領域Ａｃ９が配置されている。そして、アクティブ領域Ａｃ７ａ上とアクティブ領域Ａｃ７ｂ上を通ってアクティブ領域Ａｃ９上を横切るように２本のゲート電極Ｇ１、Ｇ２がｙ方向へ一直線状に並んで延在している。このゲート電極Ｇ１は、ＮＡＮＤ回路の入力Ａとつながっており、ゲート電極Ｇ２はＮＡＮＤ回路の入力Ｂとつながっている。
【０１２８】
アクティブ領域Ａｃ７ａはｐチャネル型ＭＩＳＦＥＴ７ａとｐチャネル型ＭＩＳＦＥＴ８ａの形成領域となっており、アクティブ領域Ａｃ７ｂはｐチャネル型ＭＩＳＦＥＴ７ｂとｐチャネル型ＭＩＳＦＥＴ８ｂの形成領域となっている。さらに、アクティブ領域Ａｃ９はｎチャネル型ＭＩＳＦＥＴ９とｎチャネル型ＭＩＳＦＥＴ１０の形成領域となっている。
【０１２９】
ここで、アクティブ領域Ａｃ７ａのうちゲート電極Ｇ１を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ７ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にドレイン領域が形成されており、ゲート電極Ｇ１の右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ７ａのうちゲート電極Ｇ２を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ８ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にソース領域が形成されており、ゲート電極Ｇ２の右側領域にドレイン領域が形成されている。したがって、アクティブ領域Ａｃ７ａのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｐチャネル型ＭＩＳＦＥＴ７ａのソース領域とｐチャネル型ＭＩＳＦＥＴ８ａのソース領域とを兼ねていることになる。
【０１３０】
アクティブ領域Ａｃ７ｂのうちゲート電極Ｇ１を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ７ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にドレイン領域が形成されており、ゲート電極Ｇ１の右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ７ｂのうちゲート電極Ｇ２を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ８ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にソース領域が形成されており、ゲート電極Ｇ２の右側領域にドレイン領域が形成されている。したがって、アクティブ領域Ａｃ７ｂのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｐチャネル型ＭＩＳＦＥＴ７ｂのソース領域とｐチャネル型ＭＩＳＦＥＴ８ｂのソース領域とを兼ねていることになる。
【０１３１】
ｐチャネル型ＭＩＳＦＥＴ７ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ７ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ７で電気的に接続されており、このドレイン配線ＤＬ７は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。同様に、ｐチャネル型ＭＩＳＦＥＴ８ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ８ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ８で電気的に接続されており、このドレイン配線ＤＬ８は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。
【０１３２】
一方、ｐチャネル型ＭＩＳＦＥＴ７ａのソース領域とｐチャネル型ＭＩＳＦＥＴ７ｂのソース領域とはプラグを介してソース配線ＳＬ７で電気的に接続されており、このソース配線ＳＬ７の出力がＮＡＮＤ回路の出力（ＯＵＴ）となっている。言い換えれば、ｐチャネル型ＭＩＳＦＥＴ８ａのソース領域とｐチャネル型ＭＩＳＦＥＴ８ｂのソース領域とはプラグを介してソース配線ＳＬ７で電気的に接続されており、このソース配線ＳＬ７の出力がＮＡＮＤ回路の出力（ＯＵＴ）となっているともいえる。
【０１３３】
次に、アクティブ領域Ａｃ９のうちゲート電極Ｇ１を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ９のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にソース領域が形成されており、ゲート電極Ｇ１の右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ９のうちゲート電極Ｇ２を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１０のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にソース領域が形成されており、ゲート電極Ｇ２の右側領域にドレイン領域が形成されている。したがって、アクティブ領域Ａｃ９のうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｎチャネル型ＭＩＳＦＥＴ９のドレイン領域とｎチャネル型ＭＩＳＦＥＴ１０のソース領域とを兼ねていることになる。
【０１３４】
続いて、ｎチャネル型ＭＩＳＦＥＴ１０のドレイン領域はプラグを介してドレイン配線ＤＬ１０に接続されており、このドレイン配線ＤＬ１０は、ＮＡＮＤ回路の出力（ＯＵＴ）となっているソース配線ＳＬ７と電気的に接続されている。一方、ｎチャネル型ＭＩＳＦＥＴ９のソース領域はプラグを介してソース配線ＳＬ９に接続されており、このソース配線ＳＬ９は、基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。
【０１３５】
次に、ｐチャネル型ＭＩＳＦＥＴ７ａが形成されているアクティブ領域Ａｃ７ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ７ｂが形成されているアクティブ領域Ａｃ７ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。
【０１３６】
ｐチャネル型ＭＩＳＦＥＴ７ａのチャネル領域に導入されている不純物の不純物濃度と、ｐチャネル型ＭＩＳＦＥＴ７ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｐチャネル型ＭＩＳＦＥＴ７ａとｐチャネル型ＭＩＳＦＥＴ７ｂはしきい値電圧が異なっている。例えば、ｐチャネル型ＭＩＳＦＥＴ７ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ７ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１３７】
同様に、ｐチャネル型ＭＩＳＦＥＴ８ａが形成されているアクティブ領域Ａｃ７ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ８ｂが形成されているアクティブ領域Ａｃ７ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。
【０１３８】
ｐチャネル型ＭＩＳＦＥＴ８ａのチャネル領域に導入されている不純物の不純物濃度と、ｐチャネル型ＭＩＳＦＥＴ８ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｐチャネル型ＭＩＳＦＥＴ８ａとｐチャネル型ＭＩＳＦＥＴ８ｂはしきい値電圧が異なっている。例えば、ｐチャネル型ＭＩＳＦＥＴ８ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ８ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１３９】
さらに、ｎチャネル型ＭＩＳＦＥＴ９とｎチャネル型ＭＩＳＦＥＴ１０が形成されているアクティブ領域Ａｃ９において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、ｎチャネル型ＭＩＳＦＥＴ９のチャネル領域が形成されている。同様に、アクティブ領域Ａｃ９において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、ｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域が形成されている。
【０１４０】
本実施の形態３におけるＮＡＮＤ回路を構成する１つのｐチャネル型ＭＩＳＦＥＴ７（図１７参照）の代わりとして、しきい値電圧の異なるｐチャネル型ＭＩＳＦＥＴ７ａ（高ＶｔｈＭＩＳＦＥＴ）とｐチャネル型ＭＩＳＦＥＴ７ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。そして、ＮＡＮＤ回路を構成するもう１つのｐチャネル型ＭＩＳＦＥＴ８（図１７参照）の代わりとして、しきい値電圧の異なるｐチャネル型ＭＩＳＦＥＴ８ａ（高ＶｔｈＭＩＳＦＥＴ）とｐチャネル型ＭＩＳＦＥＴ８ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、ＮＡＮＤ回路を構成するｐチャネル型ＭＩＳＦＥＴの動作速度の向上とリーク電流の低減を両立させることができ、かつ、ｐチャネル型ＭＩＳＦＥＴの占有面積を低減することができるという顕著な効果を奏する。
【０１４１】
次に、図２０（ｂ）について説明する。図２０（ｂ）に示すように、半導体基板内には、アクティブ領域Ａｃ９ａとアクティブ領域Ａｃ９ｂが分離されて形成されており、このアクティブ領域Ａｃ９ａとアクティブ領域Ａｃ９ｂがｙ方向に並んで配置されている。さらに、アクティブ領域Ａｃ９ａとｙ方向に並ぶようにアクティブ領域Ａｃ７が配置されている。そして、アクティブ領域Ａｃ９ａ上とアクティブ領域Ａｃ９ｂ上を通ってアクティブ領域Ａｃ７上を横切るように２本のゲート電極Ｇ１、Ｇ２がｙ方向へ一直線状に並んで延在している。このゲート電極Ｇ１は、ＮＡＮＤ回路の入力Ａとつながっており、ゲート電極Ｇ２はＮＡＮＤ回路の入力Ｂとつながっている。
【０１４２】
アクティブ領域Ａｃ９ａはｎチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ１０ａの形成領域となっており、アクティブ領域Ａｃ９ｂはｎチャネル型ＭＩＳＦＥＴ９ｂとｎチャネル型ＭＩＳＦＥＴ１０ｂの形成領域となっている。さらに、アクティブ領域Ａｃ７はｐチャネル型ＭＩＳＦＥＴ７とｐチャネル型ＭＩＳＦＥＴ８の形成領域となっている。
【０１４３】
ここで、アクティブ領域Ａｃ９ａのうちゲート電極Ｇ１を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ９ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にソース領域が形成されており、ゲート電極Ｇ１の右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ９ａのうちゲート電極Ｇ２を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１０ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にソース領域が形成されており、ゲート電極Ｇ２の右側領域にドレイン領域が形成されている。したがって、アクティブ領域Ａｃ９ａのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｎチャネル型ＭＩＳＦＥＴ９ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１０ａのソース領域とを兼ねていることになる。
【０１４４】
アクティブ領域Ａｃ９ｂのうちゲート電極Ｇ１を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ９ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にソース領域が形成されており、ゲート電極Ｇ１の右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ９ｂのうちゲート電極Ｇ２を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１０ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にソース領域が形成されており、ゲート電極Ｇ２の右側領域にドレイン領域が形成されている。したがって、アクティブ領域Ａｃ９ｂのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｎチャネル型ＭＩＳＦＥＴ９ｂのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１０ｂのソース領域とを兼ねていることになる。
【０１４５】
ｎチャネル型ＭＩＳＦＥＴ９ａのソース領域とｎチャネル型ＭＩＳＦＥＴ９ｂのソース領域とはプラグを介してソース配線ＳＬ９で電気的に接続されており、このソース配線ＳＬ９は基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。同様に、ｎチャネル型ＭＩＳＦＥＴ９ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ９ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ９（ソース配線ＳＬ１０）で電気的に接続されている。
【０１４６】
ｎチャネル型ＭＩＳＦＥＴ１０ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１０ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ１０で電気的に接続されており、このドレイン配線ＤＬ１０は、ＮＡＮＤ回路の出力（ＯＵＴ）となっている。
【０１４７】
次に、アクティブ領域Ａｃ７のうちゲート電極Ｇ１を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ７のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にドレイン領域が形成されており、ゲート電極Ｇ１の右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ７のうちゲート電極Ｇ２を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ８のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にソース領域が形成されており、ゲート電極Ｇ２の右側領域にドレイン領域が形成されている。したがって、アクティブ領域Ａｃ７のうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｐチャネル型ＭＩＳＦＥＴ７のソース領域とｐチャネル型ＭＩＳＦＥＴ８のソース領域とを兼ねていることになる。
【０１４８】
続いて、ｐチャネル型ＭＩＳＦＥＴ７のドレイン領域はプラグを介してドレイン配線ＤＬ７に接続されており、このドレイン配線ＤＬ７は、電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。同様に、ｐチャネル型ＭＩＳＦＥＴ８のドレイン領域はプラグを介してドレイン配線ＤＬ８に接続されており、このドレイン配線ＤＬ８は、電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。
【０１４９】
ｐチャネル型ＭＩＳＦＥＴ７のソース領域はプラグを介してソース配線ＳＬ７に接続されており、このソース配線ＳＬ７は、ＮＡＮＤ回路の出力（ＯＵＴ）となっている。したがって、上述したドレイン配線ＤＬ１０とソース配線ＳＬ７とは電気的に接続されていることになる。
【０１５０】
次に、ｎチャネル型ＭＩＳＦＥＴ９ａが形成されているアクティブ領域Ａｃ９ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ９ｂが形成されているアクティブ領域Ａｃ９ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。
【０１５１】
ｎチャネル型ＭＩＳＦＥＴ９ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ９ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｎチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂはしきい値電圧が異なっている。例えば、ｎチャネル型ＭＩＳＦＥＴ９ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ９ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１５２】
同様に、ｎチャネル型ＭＩＳＦＥＴ１０ａが形成されているアクティブ領域Ａｃ９ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１０ｂが形成されているアクティブ領域Ａｃ９ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。
【０１５３】
ｎチャネル型ＭＩＳＦＥＴ１０ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ１０ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｎチャネル型ＭＩＳＦＥＴ１０ａとｎチャネル型ＭＩＳＦＥＴ１０ｂはしきい値電圧が異なっている。例えば、ｎチャネル型ＭＩＳＦＥＴ１０ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ１０ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１５４】
さらに、ｐチャネル型ＭＩＳＦＥＴ７とｐチャネル型ＭＩＳＦＥＴ８が形成されているアクティブ領域Ａｃ７において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、ｎチャネル型ＭＩＳＦＥＴ７のチャネル領域が形成されている。同様に、アクティブ領域Ａｃ７において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、ｎチャネル型ＭＩＳＦＥＴ８のチャネル領域が形成されている。
【０１５５】
本実施の形態３におけるＮＡＮＤ回路を構成する１つのｎチャネル型ＭＩＳＦＥＴ９（図１７参照）の代わりとして、しきい値電圧の異なるｎチャネル型ＭＩＳＦＥＴ９ａ（高ＶｔｈＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ９ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。そして、ＮＡＮＤ回路を構成するもう１つのｎチャネル型ＭＩＳＦＥＴ１０（図１７参照）の代わりとして、しきい値電圧の異なるｎチャネル型ＭＩＳＦＥＴ１０ａ（高ＶｔｈＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ１０ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、ＮＡＮＤ回路を構成するｎチャネル型ＭＩＳＦＥＴの動作速度の向上とリーク電流の低減を両立させることができ、かつ、ｎチャネル型ＭＩＳＦＥＴの占有面積を低減することができるという顕著な効果を奏する。
【０１５６】
次に、図２０（ｃ）について説明する。図２０（ｃ）に示すレイアウト構成は、図２０（ａ）に示すｐチャネル型ＭＩＳＦＥＴのレイアウト構成と、図２０（ｂ）に示すｎチャネル型ＭＩＳＦＥＴのレイアウト構成を組み合わせたものになっている。つまり、図２０（ｃ）は、ＮＡＮＤ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴと２つのｎチャネル型ＭＩＳＦＥＴのすべてに、本実施の形態３における同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、ＮＡＮＤ回路を構成するｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのすべてにおいて、動作速度の向上とリーク電流の低減を両立させることができ、かつ、ＮＡＮＤ回路の占有面積を低減することができるという顕著な効果を奏する。
【０１５７】
（実施の形態４）
本実施の形態４では、本発明をＮＯＲ回路に適用する例について説明する。図２１は、一般的なＮＯＲ回路を示す回路図である。図２１に示すように、ＮＯＲ回路は、電源電位ＶＤＤと基準電位ＶＳＳとの間に２つのｐチャネル型ＭＩＳＦＥＴと２つのｎチャネル型ＭＩＳＦＥＴを有している。電源電位ＶＤＤには、ｐチャネル型ＭＩＳＦＥＴ１１のドレイン領域が接続されており、ｐチャネル型ＭＩＳＦＥＴ１１のソース領域とｐチャネル型ＭＩＳＦＥＴ１２のドレイン領域が接続され、ｐチャネル型ＭＩＳＦＥＴ１２のソース領域がＮＯＲ回路の出力（Ｔｂ）となっている。すなわち、電源電位ＶＤＤとＮＯＲ回路の出力（Ｔｂ）との間にｐチャネル型ＭＩＳＦＥＴ１１とｐチャネル型ＭＩＳＦＥＴ１２が直列に接続されている。
【０１５８】
さらに、ＮＯＲ回路の出力（Ｔｂ）と基準電位ＶＳＳの間にｎチャネル型ＭＩＳＦＥＴ１３とｎチャネル型ＭＩＳＦＥＴ１４が並列に接続されている。すなわち、ｎチャネル型ＭＩＳＦＥＴ１３のドレイン領域とｎチャネル型ＭＩＳＦＥＴ１４のドレイン領域が接続されてＮＡＮＤ回路の出力となっている。そして、ｎチャネル型ＭＩＳＦＥＴ１３のソース領域とｎチャネル型ＭＩＳＦＥＴ１４のソース領域が接続されて基準電位ＶＳＳに接続されている。
【０１５９】
ｐチャネル型ＭＩＳＦＥＴ１１のゲート電極とｎチャネル型ＭＩＳＦＥＴ１３のゲート電極は、電気的に接続されており、ＮＯＲ回路の入力Ａとなっている。一方、ｐチャネル型ＭＩＳＦＥＴ１２のゲート電極とｎチャネル型ＭＩＳＦＥＴ１４のゲート電極は、電気的に接続されており、ＮＯＲ回路の入力Ｂとなっている。
【０１６０】
次に、図２１および図２２を用いてＮＯＲ回路の動作を説明する。図２２は、ＮＯＲ回路の入力信号と出力信号の関係を示す図である。図２１において、ＮＯＲ回路の入力Ａに“Ｈ”（ハイレベル信号）が入力され、ＮＯＲ回路の入力Ｂに“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ１１とｐチャネル型ＭＩＳＦＥＴ１２はオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ１３およびｎチャネル型ＭＩＳＦＥＴ１４はオンする。このため、ＮＯＲ回路の出力（ＯＵＴ）は、導通したｎチャネル型ＭＩＳＦＥＴ１３（ｎチャネル型ＭＩＳＦＥＴ１４）を介して基準電位ＶＳＳになる。したがって、ＮＯＲ回路の出力は“Ｌ”（ローレベル信号）となる。
【０１６１】
続いて、ＮＯＲ回路の入力Ａに“Ｈ”（ハイレベル信号）が入力され、ＮＯＲ回路の入力Ｂに“Ｌ”（ローレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ１１はオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ１３はオンする。そして、ｐチャネル型ＭＩＳＦＥＴ１２がオンし、ｎチャネル型ＭＩＳＦＥＴ１４はオフする。このため、ＮＯＲ回路の出力（ＯＵＴ）は、導通したｎチャネル型ＭＩＳＦＥＴ１３を介して基準電位ＶＳＳになる。したがって、ＮＯＲ回路の出力は“Ｌ”（ローレベル信号）となる。
【０１６２】
次に、ＮＯＲ回路の入力Ａに“Ｌ”（ローレベル信号）が入力され、ＮＯＲ回路の入力Ｂに“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ１１はオンする一方、ｎチャネル型ＭＩＳＦＥＴ１３はオフする。そして、ｐチャネル型ＭＩＳＦＥＴ１２がオフし、ｎチャネル型ＭＩＳＦＥＴ１４はオンする。このため、ＮＯＲ回路の出力（ＯＵＴ）は、導通したｎチャネル型ＭＩＳＦＥＴ１４を介して基準電位ＶＳＳになる。したがって、ＮＯＲ回路の出力は“Ｌ”（ローレベル信号）となる。
【０１６３】
最後に、ＮＯＲ回路の入力Ａに“Ｌ”（ローレベル信号）が入力され、ＮＯＲ回路の入力Ｂに“Ｌ”（ローレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ１１とｐチャネル型ＭＩＳＦＥＴ１２はオンする一方、ｎチャネル型ＭＩＳＦＥＴ１３およびｎチャネル型ＭＩＳＦＥＴ１３はオフする。このため、ＮＯＲ回路の出力（ＯＵＴ）は、導通したｐチャネル型ＭＩＳＦＥＴ１１およびｐチャネル型ＭＩＳＦＥＴ１２を介して電源電位ＶＤＤになる。したがって、ＮＯＲ回路の出力は“Ｈ”（ハイレベル信号）となる。
【０１６４】
次に、このＮＯＲ回路に本実施の形態４における同一ノードトランジスタを適用する例について説明する。図２３は、ＮＯＲ回路を構成する回路素子として、同一ノードトランジスタを適用する様々な態様を示す回路図である。例えば、図２３（ａ）は、ＮＯＲ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴのそれぞれを、同一ノードトランジスタで構成している例である。すなわち、図２１に示すｐチャネル型ＭＩＳＦＥＴ１１からなる回路素子を、図２３（ａ）では、ｐチャネル型ＭＩＳＦＥＴ１１ａとｐチャネル型ＭＩＳＦＥＴ１１ｂからなる同一ノードトランジスタで構成している。同様に、図２１に示すｐチャネル型ＭＩＳＦＥＴ１２からなる回路素子を、図２３（ａ）では、ｐチャネル型ＭＩＳＦＥＴ１２ａとｐチャネル型ＭＩＳＦＥＴ１２ｂからなる同一ノードトランジスタで構成している。
【０１６５】
このとき、ｐチャネル型ＭＩＳＦＥＴ１１ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ１１ｂのドレイン領域は電気的に電源電位ＶＤＤに接続される一方、ｐチャネル型ＭＩＳＦＥＴ１１ａのソース領域とｐチャネル型ＭＩＳＦＥＴ１１ｂのソース領域は電気的に接続されている。そして、電気的に接続されているｐチャネル型ＭＩＳＦＥＴ１１ａのソース領域とｐチャネル型ＭＩＳＦＥＴ１１ｂのソース領域とに、ｐチャネル型ＭＩＳＦＥＴ１２ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ１２ｂのドレイン領域が電気的に接続される一方、ｐチャネル型ＭＩＳＦＥＴ１２ａのソース領域とｐチャネル型ＭＩＳＦＥＴ１２ｂのソース領域は電気的に接続されて、ＮＯＲ回路の出力になっている。
【０１６６】
そして、ｐチャネル型ＭＩＳＦＥＴ１１ａのゲート電極とｐチャネル型ＭＩＳＦＥＴ１１ｂのゲート電極とは電気的に接続されており、ＮＯＲ回路の入力Ａとなっている。同様に、ｐチャネル型ＭＩＳＦＥＴ１２ａのゲート電極とｐチャネル型ＭＩＳＦＥＴ１２ｂのゲート電極とは電気的に接続されており、ＮＯＲ回路の入力Ｂとなっている。
【０１６７】
さらに、ｐチャネル型ＭＩＳＦＥＴ１１ａのしきい値電圧と、ｐチャネル型ＭＩＳＦＥＴ１１ｂのしきい値電圧は異なるように構成されており、例えば、ｐチャネル型ＭＩＳＦＥＴ１１ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｐチャネル型ＭＩＳＦＥＴ１１ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ１２ａのしきい値電圧と、ｐチャネル型ＭＩＳＦＥＴ１２ｂのしきい値電圧は異なるように構成されており、例えば、ｐチャネル型ＭＩＳＦＥＴ１２ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｐチャネル型ＭＩＳＦＥＴ１２ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。
【０１６８】
続いて、図２３（ｂ）は、ＮＯＲ回路を構成する２つのｎチャネル型ＭＩＳＦＥＴのそれぞれを、同一ノードトランジスタで構成している例である。すなわち、図２１に示すｎチャネル型ＭＩＳＦＥＴ１３からなる回路素子を、図２３（ｂ）では、ｎチャネル型ＭＩＳＦＥＴ１３ａとｐチャネル型ＭＩＳＦＥＴ１３ｂからなる同一ノードトランジスタで構成している。同様に、図２１に示すｎチャネル型ＭＩＳＦＥＴ１４からなる回路素子を、図２３（ｂ）では、ｎチャネル型ＭＩＳＦＥＴ１４ａとｎチャネル型ＭＩＳＦＥＴ１４ｂからなる同一ノードトランジスタで構成している。
【０１６９】
このとき、ｎチャネル型ＭＩＳＦＥＴ１３ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１３ｂのドレイン領域は電気的にＮＯＲ回路の出力（ＯＵＴ）に接続されており、ｎチャネル型ＭＩＳＦＥＴ１３ａのソース領域とｎチャネル型ＭＩＳＦＥＴ１３ｂのソース領域は電気的に接続されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１４ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１４ｂのドレイン領域は電気的にＮＯＲ回路の出力（ＯＵＴ）に接続されており、ｎチャネル型ＭＩＳＦＥＴ１４ａのソース領域とｎチャネル型ＭＩＳＦＥＴ１４ｂのソース領域は電気的に接続されている。したがって、ｎチャネル型ＭＩＳＦＥＴ１３ａ、ｎチャネル型ＭＩＳＦＥＴ１３ｂ、ｎチャネル型ＭＩＳＦＥＴ１４ａおよびｎチャネル型ＭＩＳＦＥＴ１４ｂはすべて並列に接続されていることになる。そして、ｎチャネル型ＭＩＳＦＥＴ１３ａのソース領域、ｎチャネル型ＭＩＳＦＥＴ１３ｂのソース領域、ｎチャネル型ＭＩＳＦＥＴ１４ａのソース領域およびｎチャネル型ＭＩＳＦＥＴ１４ｂのソース領域はすべて電気的に接続されており、基準電位ＶＳＳに接続されている。
【０１７０】
ｎチャネル型ＭＩＳＦＥＴ１３ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ１３ｂのゲート電極とは電気的に接続されており、ＮＯＲ回路の入力Ａとなっている。同様に、ｎチャネル型ＭＩＳＦＥＴ１４ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ１４ｂのゲート電極とは電気的に接続されており、ＮＯＲ回路の入力Ｂとなっている。
【０１７１】
さらに、ｎチャネル型ＭＩＳＦＥＴ１３ａのしきい値電圧と、ｎチャネル型ＭＩＳＦＥＴ１３ｂのしきい値電圧は異なるように構成されており、例えば、ｎチャネル型ＭＩＳＦＥＴ１３ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｎチャネル型ＭＩＳＦＥＴ１３ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１４ａのしきい値電圧と、ｎチャネル型ＭＩＳＦＥＴ１４ｂのしきい値電圧は異なるように構成されており、例えば、ｎチャネル型ＭＩＳＦＥＴ１４ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから構成され、ｎチャネル型ＭＩＳＦＥＴ１４ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから構成されている。
【０１７２】
図２３（ｃ）は、図２３（ａ）の構成と図２３（ｂ）の構成とを組み合わせたものである。すなわち、ＮＯＲ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴと２つのｎチャネル型ＭＩＳＦＥＴのすべてに、本実施の形態４の回路素子である同一ノードトランジスタを適用している。
【０１７３】
図２４は、図２３に示す回路図に対応したＮＯＲ回路のレイアウト構成を示す図である。図２４（ａ）は、図２３（ａ）に対応したレイアウト構成になっており、図２４（ｂ）は、図２３（ｂ）に対応したレイアウト構成となっている。さらに、図２４（ｃ）は、図２３（ｃ）に対応したレイアウト構成となっている。
【０１７４】
図２４（ａ）について説明する。図２４（ａ）に示すように、半導体基板内には、アクティブ領域Ａｃ１１ａとアクティブ領域Ａｃ１１ｂが分離されて形成されており、このアクティブ領域Ａｃ１１ａとアクティブ領域Ａｃ１１ｂがｙ方向に並んで配置されている。さらに、アクティブ領域Ａｃ１１ｂとｙ方向に並ぶようにアクティブ領域Ａｃ１３が配置されている。そして、アクティブ領域Ａｃ１１ａ上とアクティブ領域Ａｃ１１ｂ上を通ってアクティブ領域Ａｃ１３上を横切るように２本のゲート電極Ｇ１、Ｇ２がｙ方向へ一直線状に並んで延在している。このゲート電極Ｇ１は、ＮＯＲ回路の入力Ａとつながっており、ゲート電極Ｇ２はＮＯＲ回路の入力Ｂとつながっている。
【０１７５】
アクティブ領域Ａｃ１１ａはｐチャネル型ＭＩＳＦＥＴ１１ａとｐチャネル型ＭＩＳＦＥＴ１２ａの形成領域となっており、アクティブ領域Ａｃ１１ｂはｐチャネル型ＭＩＳＦＥＴ１１ｂとｐチャネル型ＭＩＳＦＥＴ１２ｂの形成領域となっている。さらに、アクティブ領域Ａｃ１３はｎチャネル型ＭＩＳＦＥＴ１３とｎチャネル型ＭＩＳＦＥＴ１４の形成領域となっている。
【０１７６】
ここで、アクティブ領域Ａｃ１１ａのうちゲート電極Ｇ１を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１１ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にドレイン領域が形成されており、ゲート電極Ｇ１の右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ１１ａのうちゲート電極Ｇ２を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１２ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にドレイン領域が形成されており、ゲート電極Ｇ２の右側領域にソース領域が形成されている。したがって、アクティブ領域Ａｃ１１ａのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｐチャネル型ＭＩＳＦＥＴ１１ａのソース領域とｐチャネル型ＭＩＳＦＥＴ１２ａのドレイン領域とを兼ねていることになる。
【０１７７】
アクティブ領域Ａｃ１１ｂのうちゲート電極Ｇ１を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１１ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にドレイン領域が形成されており、ゲート電極Ｇ１の右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ１１ｂのうちゲート電極Ｇ２を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１２ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にドレイン領域が形成されており、ゲート電極Ｇ２の右側領域にソース領域が形成されている。したがって、アクティブ領域Ａｃ１１ｂのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｐチャネル型ＭＩＳＦＥＴ１１ｂのソース領域とｐチャネル型ＭＩＳＦＥＴ１２ｂのドレイン領域とを兼ねていることになる。
【０１７８】
ｐチャネル型ＭＩＳＦＥＴ１１ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ１１ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ１１で電気的に接続されており、このドレイン配線ＤＬ１１は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ１１ａのソース領域とｐチャネル型ＭＩＳＦＥＴ１１ｂのソース領域とはプラグを介してソース配線ＳＬ１１（ＤＬ１２）で電気的に接続されている。言い換えれば、ｐチャネル型ＭＩＳＦＥＴ１２ａのドレイン領域とｐチャネル型ＭＩＳＦＥＴ１２ｂのドレイン領域とがプラグを介してドレイン配線ＤＬ１２（ＳＬ１１）で電気的に接続されているということもできる。
【０１７９】
一方、ｐチャネル型ＭＩＳＦＥＴ１２ａのソース領域とｐチャネル型ＭＩＳＦＥＴ１２ｂのソース領域とはプラグを介してソース配線ＳＬ１２で電気的に接続されており、このソース配線ＳＬ１２の出力がＮＯＲ回路の出力（ＯＵＴ）となっている。
【０１８０】
次に、アクティブ領域Ａｃ１３のうちゲート電極Ｇ１を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１３のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にソース領域が形成されており、ゲート電極Ｇ１の右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ１３のうちゲート電極Ｇ２を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１４のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にドレイン領域が形成されており、ゲート電極Ｇ２の右側領域にソース領域が形成されている。したがって、アクティブ領域Ａｃ１３のうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｎチャネル型ＭＩＳＦＥＴ１３のドレイン領域とｎチャネル型ＭＩＳＦＥＴ１４のドレイン領域とを兼ねていることになる。
【０１８１】
続いて、ｎチャネル型ＭＩＳＦＥＴ１３のソース領域はプラグを介してソース配線ＳＬ１３に接続されており、このソース配線ＳＬ１３は、基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１４のソース領域はプラグを介してソース配線ＳＬ１４に接続されており、このソース配線ＳＬ１４は、基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。
【０１８２】
一方、ｎチャネル型ＭＩＳＦＥＴ１３のドレイン領域（ｎチャネル型ＭＩＳＦＥＴ１４のドレイン領域ともいえる）はプラグを介してドレイン配線ＤＬ１３（ＤＬ１４）に接続されており、このドレイン配線ＤＬ１３は、ＮＯＲ回路の出力（ＯＵＴ）となっているソース配線ＳＬ１２と電気的に接続されている。
【０１８３】
次に、ｐチャネル型ＭＩＳＦＥＴ１１ａが形成されているアクティブ領域Ａｃ１１ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ１１ｂが形成されているアクティブ領域Ａｃ１１ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。
【０１８４】
ｐチャネル型ＭＩＳＦＥＴ１１ａのチャネル領域に導入されている不純物の不純物濃度と、ｐチャネル型ＭＩＳＦＥＴ１１ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｐチャネル型ＭＩＳＦＥＴ１１ａとｐチャネル型ＭＩＳＦＥＴ１１ｂはしきい値電圧が異なっている。例えば、ｐチャネル型ＭＩＳＦＥＴ１１ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ１１ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１８５】
同様に、ｐチャネル型ＭＩＳＦＥＴ１２ａが形成されているアクティブ領域Ａｃ１１ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴ１２ｂが形成されているアクティブ領域Ａｃ１１ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。
【０１８６】
ｐチャネル型ＭＩＳＦＥＴ１２ａのチャネル領域に導入されている不純物の不純物濃度と、ｐチャネル型ＭＩＳＦＥＴ１２ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｐチャネル型ＭＩＳＦＥＴ１２ａとｐチャネル型ＭＩＳＦＥＴ１２ｂはしきい値電圧が異なっている。例えば、ｐチャネル型ＭＩＳＦＥＴ１２ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ１２ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１８７】
さらに、ｎチャネル型ＭＩＳＦＥＴ１３とｎチャネル型ＭＩＳＦＥＴ１４が形成されているアクティブ領域Ａｃ１３において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、ｎチャネル型ＭＩＳＦＥＴ１３のチャネル領域が形成されている。同様に、アクティブ領域Ａｃ１３において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、ｎチャネル型ＭＩＳＦＥＴ１４のチャネル領域が形成されている。
【０１８８】
本実施の形態４におけるＮＯＲ回路を構成する１つのｐチャネル型ＭＩＳＦＥＴ１１（図２１参照）の代わりとして、しきい値電圧の異なるｐチャネル型ＭＩＳＦＥＴ１１ａ（高ＶｔｈＭＩＳＦＥＴ）とｐチャネル型ＭＩＳＦＥＴ１１ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。そして、ＮＯＲ回路を構成するもう１つのｐチャネル型ＭＩＳＦＥＴ１２（図２１参照）の代わりとして、しきい値電圧の異なるｐチャネル型ＭＩＳＦＥＴ１２ａ（高ＶｔｈＭＩＳＦＥＴ）とｐチャネル型ＭＩＳＦＥＴ１２ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、ＮＯＲ回路を構成するｐチャネル型ＭＩＳＦＥＴの動作速度の向上とリーク電流の低減を両立させることができ、かつ、ｐチャネル型ＭＩＳＦＥＴの占有面積を低減することができるという顕著な効果を奏する。
【０１８９】
次に、図２４（ｂ）について説明する。図２４（ｂ）に示すように、半導体基板内には、アクティブ領域Ａｃ１３ａとアクティブ領域Ａｃ１３ｂが分離されて形成されており、このアクティブ領域Ａｃ１３ａとアクティブ領域Ａｃ１３ｂがｙ方向に並んで配置されている。さらに、アクティブ領域Ａｃ１３ａとｙ方向に並ぶようにアクティブ領域Ａｃ１１が配置されている。そして、アクティブ領域Ａｃ１３ａ上とアクティブ領域Ａｃ１３ｂ上を通ってアクティブ領域Ａｃ１１上を横切るように２本のゲート電極Ｇ１、Ｇ２がｙ方向へ一直線状に並んで延在している。このゲート電極Ｇ１は、ＮＯＲ回路の入力Ａとつながっており、ゲート電極Ｇ２はＮＯＲ回路の入力Ｂとつながっている。
【０１９０】
アクティブ領域Ａｃ１３ａはｎチャネル型ＭＩＳＦＥＴ１３ａとｎチャネル型ＭＩＳＦＥＴ１４ａの形成領域となっており、アクティブ領域Ａｃ１３ｂはｎチャネル型ＭＩＳＦＥＴ１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ｂの形成領域となっている。さらに、アクティブ領域Ａｃ１１はｐチャネル型ＭＩＳＦＥＴ１１とｐチャネル型ＭＩＳＦＥＴ１２の形成領域となっている。
【０１９１】
ここで、アクティブ領域Ａｃ１３ａのうちゲート電極Ｇ１を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１３ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にソース領域が形成されており、ゲート電極Ｇ１の右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ１３ａのうちゲート電極Ｇ２を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１４ａのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にドレイン領域が形成されており、ゲート電極Ｇ２の右側領域にソース領域が形成されている。したがって、アクティブ領域Ａｃ１３ａのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｎチャネル型ＭＩＳＦＥＴ１３ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１４ａのドレイン領域とを兼ねていることになる。
【０１９２】
アクティブ領域Ａｃ１３ｂのうちゲート電極Ｇ１を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１３ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にソース領域が形成されており、ゲート電極Ｇ１の右側領域にドレイン領域が形成されている。同様に、アクティブ領域Ａｃ１３ｂのうちゲート電極Ｇ２を挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ１４ｂのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にドレイン領域が形成されており、ゲート電極Ｇ２の右側領域にソース領域が形成されている。したがって、アクティブ領域Ａｃ１３ｂのうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｎチャネル型ＭＩＳＦＥＴ１３ｂのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１４ｂのドレイン領域とを兼ねていることになる。
【０１９３】
ｎチャネル型ＭＩＳＦＥＴ１３ａのソース領域とｎチャネル型ＭＩＳＦＥＴ１３ｂのソース領域とはプラグを介してソース配線ＳＬ１３で電気的に接続されており、このソース配線ＳＬ１３は基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１４ａのソース領域とｎチャネル型ＭＩＳＦＥＴ１４ｂのソース領域とはプラグを介してソース配線ＳＬ１４で電気的に接続されており、このソース配線ＳＬ１４は基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。
【０１９４】
一方、ｎチャネル型ＭＩＳＦＥＴ１３ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１３ｂのドレイン領域とはプラグを介してドレイン配線ＤＬ１３で電気的に接続されており、このドレイン配線ＤＬ１３は、ＮＯＲ回路の出力（ＯＵＴ）となっている。言い換えれば、ｎチャネル型ＭＩＳＦＥＴ１４ａのドレイン領域とｎチャネル型ＭＩＳＦＥＴ１４ｂのドレイン領域とがプラグを介してドレイン配線ＤＬ１４で電気的に接続されており、このドレイン配線ＤＬ１４が、ＮＯＲ回路の出力（ＯＵＴ）となっているということもできる。
【０１９５】
次に、アクティブ領域Ａｃ１１のうちゲート電極Ｇ１を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１１のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ１の左側領域にドレイン領域が形成されており、ゲート電極Ｇ１の右側領域にソース領域が形成されている。同様に、アクティブ領域Ａｃ１１のうちゲート電極Ｇ２を挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１２のソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇ２の左側領域にドレイン領域が形成されており、ゲート電極Ｇ２の右側領域にソース領域が形成されている。したがって、アクティブ領域Ａｃ１１のうちゲート電極Ｇ１とゲート電極Ｇ２で挟まれた領域は、ｐチャネル型ＭＩＳＦＥＴ１１のソース領域とｐチャネル型ＭＩＳＦＥＴ１２のドレイン領域とを兼ねていることになる。
【０１９６】
続いて、ｐチャネル型ＭＩＳＦＥＴ１１のドレイン領域はプラグを介してドレイン配線ＤＬ１１に接続されており、このドレイン配線ＤＬ１１は、電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ１２のソース領域はプラグを介してソース配線ＤＬ１２に接続されており、このソース配線ＤＬ１２は、ＮＯＲ回路の出力（ＯＵＴ）となっている。したがって、上述したドレイン配線ＤＬ１３（ＤＬ１４）とソース配線ＳＬ１２とは電気的に接続されていることになる。
【０１９７】
次に、ｎチャネル型ＭＩＳＦＥＴ１３ａが形成されているアクティブ領域Ａｃ１３ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１３ｂが形成されているアクティブ領域Ａｃ１３ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、チャネル領域が形成されている。
【０１９８】
ｎチャネル型ＭＩＳＦＥＴ１３ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ１３ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｎチャネル型ＭＩＳＦＥＴ１３ａとｎチャネル型ＭＩＳＦＥＴ１３ｂはしきい値電圧が異なっている。例えば、ｎチャネル型ＭＩＳＦＥＴ１３ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ１３ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０１９９】
同様に、ｎチャネル型ＭＩＳＦＥＴ１４ａが形成されているアクティブ領域Ａｃ１３ａにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ１４ｂが形成されているアクティブ領域Ａｃ１３ｂにおいて、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、チャネル領域が形成されている。
【０２００】
ｎチャネル型ＭＩＳＦＥＴ１４ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ１４ｂのチャネル領域に導入されている不純物の不純物濃度とは異なるようにしている。したがって、ｎチャネル型ＭＩＳＦＥＴ１４ａとｎチャネル型ＭＩＳＦＥＴ１４ｂはしきい値電圧が異なっている。例えば、ｎチャネル型ＭＩＳＦＥＴ１４ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ１４ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０２０１】
さらに、ｐチャネル型ＭＩＳＦＥＴ１１とｐチャネル型ＭＩＳＦＥＴ１２が形成されているアクティブ領域Ａｃ１１において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ１の直下には、ｎチャネル型ＭＩＳＦＥＴ１１のチャネル領域が形成されている。同様に、アクティブ領域Ａｃ１１において、ゲート絶縁膜（図示せず）を介したゲート電極Ｇ２の直下には、ｎチャネル型ＭＩＳＦＥＴ１２のチャネル領域が形成されている。
【０２０２】
本実施の形態４におけるＮＯＲ回路を構成する１つのｎチャネル型ＭＩＳＦＥＴ１３（図２１参照）の代わりとして、しきい値電圧の異なるｎチャネル型ＭＩＳＦＥＴ１３ａ（高ＶｔｈＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ１３ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。そして、ＮＯＲ回路を構成するもう１つのｎチャネル型ＭＩＳＦＥＴ１４（図２１参照）の代わりとして、しきい値電圧の異なるｎチャネル型ＭＩＳＦＥＴ１４ａ（高ＶｔｈＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ１４ｂ（低ＶｔｈＭＩＳＦＥＴ）から構成される同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、ＮＯＲ回路を構成するｎチャネル型ＭＩＳＦＥＴの動作速度の向上とリーク電流の低減を両立させることができ、かつ、ｎチャネル型ＭＩＳＦＥＴの占有面積を低減することができるという顕著な効果を奏する。
【０２０３】
次に、図２４（ｃ）について説明する。図２４（ｃ）に示すレイアウト構成は、図２４（ａ）に示すｐチャネル型ＭＩＳＦＥＴのレイアウト構成と、図２４（ｂ）に示すｎチャネル型ＭＩＳＦＥＴのレイアウト構成を組み合わせたものになっている。つまり、図２４（ｃ）は、ＮＯＲ回路を構成する２つのｐチャネル型ＭＩＳＦＥＴと２つのｎチャネル型ＭＩＳＦＥＴのすべてに、本実施の形態４における同一ノードトランジスタを使用している。したがって、前記実施の形態１で説明したように、ＭＩＳＦＥＴが微細化される場合であっても、ＮＯＲ回路を構成するｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのすべてにおいて、動作速度の向上とリーク電流の低減を両立させることができ、かつ、ＮＯＲ回路の占有面積を低減することができるという顕著な効果を奏する。
【０２０４】
（実施の形態５）
本実施の形態５は、メモリモジュールを構成するワードドライバに本発明を適用する例について説明する。図２５は、本実施の形態５におけるメモリモジュールの構成を示す図である。図２５において、本実施の形態５におけるメモリモジュールは、メモリセルアレイ２０、アドレスデコーダ２１、ワードドライバ２２、カラム選択部２３、制御回路２４、ライトアンプ２５、リードアンプ２６を有している。
【０２０５】
メモリセルアレイ２０は、複数のメモリセルから構成されており、複数のメモリセルが行列状に配置した構成をしている。メモリセルアレイ２０を構成する個々のメモリセルが情報を記憶する記憶素子であり、複数のメモリセルに情報を記憶させることにより大容量の情報を記憶できるようになっている。メモリセルアレイ２０を構成するメモリセルは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルやＳＲＡＭ（Static Random Access Memory）のメモリセルあるいは不揮発性記憶素子を使用することができる。メモリセルアレイ２０には、図２５に示すように行方向に複数のワード線が配列され、列方向に複数のデータ線が配列されている。そして、ワード線とデータ線の交差領域にメモリセルが配置されている。
【０２０６】
アドレスデコーダ２１は、アドレスを入力して選択するアドレスを解析し、解析したアドレスの行成分（行アドレス）をワードドライバ２２に出力し、解析したアドレスの列成分（列アドレス）をカラム選択部２３に出力するように構成されている。
【０２０７】
ワードドライバ２２は、アドレスデコーダ２１から行アドレスを入力し、特定のワード線を選択するように構成されており、カラム選択部２３は、アドレスデコーダ２１から列アドレスを入力し、特定のデータ線を選択するように構成されている。
【０２０８】
制御回路２４は、メモリセルアレイを構成するメモリセルへの書き込み動作および読み出し動作を制御するように構成されており、ライトアンプ２５は入力データをカラム選択部に出力する機能を有している。一方、リードアンプ２６はカラム選択部から読み出したデータを入力して増幅した後に出力するように構成されている。
【０２０９】
本実施の形態５におけるメモリモジュールは上記のように構成されており以下にその動作について説明する。まず、書き込み動作について説明する。アドレスデコーダ２１によってアドレスの解析が実施され、解析した結果得られる行アドレスをワードドライバ２２に出力し、列アドレスをカラム選択部２３に出力する。ワードドライバ２２では、入力した行アドレスに基づいて、特定のワード線を選択する。一方、カラム選択部２３では、入力した列アドレスに基づいて、特定のデータ線を選択する。これにより、特定のワード線と特定のデータ線の交差する領域に配置されているメモリセルが選択される。このとき、制御回路２４からの信号によりライトアンプ２５が活性化し、活性化したライトアンプ２５では、入力データを入力した後、この入力データをカラム選択部２３に出力する。カラム選択部２３では、特定のデータ線に対して入力データを出力することにより、選択されているメモリセルに入力データが出力され書き込み動作が行なわれる。
【０２１０】
続いて、読み出し動作について説明する。アドレスデコーダ２１によってアドレスの解析が実施され、解析した結果得られる行アドレスをワードドライバ２２に出力し、列アドレスをカラム選択部２３に出力する。ワードドライバ２２では、入力した行アドレスに基づいて、特定のワード線を選択する。一方、カラム選択部２３では、入力した列アドレスに基づいて、特定のデータ線を選択する。これにより、特定のワード線と特定のデータ線の交差する領域に配置されているメモリセルが選択される。このとき、制御回路２４からの信号によりリードアンプ２６が活性化する。カラム選択部２３では、特定のデータ線から読み出した出力データを活性化したリードアンプ２６に出力する。リードアンプ２６では、入力した出力データを増幅した後、この増幅した出力データを外部に出力する。このようにして、読み出し動作が実施される。
【０２１１】
ここで、メモリモジュールを構成するワードドライバ２２は、読み出し動作や書き込み動作の高速性が要求される場合、動作速度の向上が求められる。すなわち、読み出し動作や書き込み動作を高速に行なうためには、メモリセルの選択をすばやく行なう必要があり、ワード線を選択するワードドライバ２２に高速動作が求められるのである。一方、メモリセルアレイ２０の高集積化に伴い、メモリセルアレイ２０に配置されるワード線の数も多くなってきている。ワード線の数が多くなるということは、特定のワード線を選択する場合、非選択のワード線が多くなるということを意味している。したがって、非選択のワード線を制御するワードドライバ２２において、ワード線の非選択を制御するスイッチ（ＭＩＳＦＥＴ）のリーク電流を低減する必要がある。すなわち、ワード線の数が増えるとそれだけリーク電流の合計も大きくなり、ワードドライバ２２の低消費電力化の妨げになるからである。
【０２１２】
このようにメモリモジュールを構成するワードドライバ２２には、動作速度の向上とリーク電流の低減が求められることがわかる。ワードドライバ２２は、図２５に示すように、最終段にインバータ回路を有している。したがって、このインバータ回路での動作速度の向上とリーク電流の低減を図る必要がある。そこで、ワードドライバ２２の最終段を構成するインバータ回路に前記実施の形態２におけるインバータ回路を使用することができる。つまり、インバータ回路を構成する各回路素子（例えば、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴ）に、低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタを使用することにより、インバータ回路の動作速度の向上とリーク電流の低減を両立させることができ、かつ、インバータ回路の占有面積を低減することができる。
【０２１３】
特に、ワードドライバ２２では、電源電位側に配置されるｐチャネル型ＭＩＳＦＥＴに代えて、低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタを使用することが有用である。なぜなら、ワードドライバ２２において、非選択のワード線には、ローレベルの信号を出力するからである。すなわち、非選択のワード線に接続されているインバータ回路においては、電源側に配置されているｐチャネル型ＭＩＳＦＥＴをオフする。したがって、このｐチャネル型ＭＩＳＦＥＴに代えて、低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタを使用することにより、オフ時のリーク電流を低減することができるからである。つまり、大部分を占める非選択のワード線を制御するインバータ回路でのリーク電流を低減することにより、動作速度の低下を抑制しながら、ワードドライバ２２の低消費電力化が可能となる。さらに、ワードドライバの占有面積を小さくできることから、メモリモジュールの小型化を推進することができる。
【０２１４】
次に、実際のワードドライバのレイアウト構成について説明する。図２６は、ワードドライバの最終段に配置されるインバータ回路とメモリセルアレイの一例であるＳＲＡＭのレイアウト構成を示す図である。図２６において、ワードドライバは、２行のワード線に対応したレイアウトが示されており、メモリセルアレイは、２行２列（２×２）のメモリセルＭＣが示されている。ワードドライバにおいては、ｎ型ウェルＮＷＬに形成されているｐチャネル型ＭＩＳＦＥＴが同一ノードトランジスタで形成されている。つまり、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴのうち、ｐチャネル型ＭＩＳＦＥＴを低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴから構成している。このように構成することにより、ｐチャネル型ＭＩＳＦＥＴに低ＶｔｈＭＩＳＦＥＴだけを使用する場合に比べて、オフ時のリーク電流を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴに高ＶｔｈＭＩＳＦＥＴだけを使用する場合に比べて動作速度の低下を抑制することができる。したがって、ワードドライバの最終段を構成するインバータ回路に本実施の形態５の特徴である同一ノードトランジスタを使用することにより、ワードドライバの動作速度の低下を抑制しながら、ワードドライバの低消費電力化が可能となる。さらに、ワードドライバの占有面積を小さくできることから、メモリモジュールの小型化を推進することができる。
【０２１５】
続いて、メモリセルアレイを構成しているＳＲＡＭのレイアウト構成について簡単に説明する。図２６において、ＳＲＡＭのメモリセルＭＣは、例えば、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【０２１６】
以下では、このＳＲＡＭについて説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図２７は、本実施の形態５におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２７に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬＡ、データ線／（バー）ＤＬＡ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【０２１７】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶＡを構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶＢを構成している。これら一対のＣＭＯＳインバータＩＮＶＡ、ＩＮＶＢの相互の入出力端子（蓄積ノードＮ１、Ｎ２）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＮ１）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＮ２）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【０２１８】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬＡに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【０２１９】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶＡの蓄積ノードＮ１が高電位（“Ｈ"）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶＢの蓄積ノードＮ２が低電位（“Ｌ"）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＮ１の高電位（“Ｈ"）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶＡ、ＩＮＶＢを交差結合させたラッチ回路によって相互の蓄積ノードＮ１、Ｎ２の状態が保持され、電源電圧が印加されている間、情報が保存される。
【０２２０】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ"）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬＡ、バーＤＬＡ）とが電気的に接続されるので、蓄積ノードＮ１、Ｎ２の電位状態（“Ｈ"または“Ｌ"）がデータ線ＤＬＡ、／ＤＬＡに現れ、メモリセルＭＣの情報として読み出される。
【０２２１】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ"電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬＡ、／ＤＬＡの情報を蓄積ノードＮ１、Ｎ２に伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【０２２２】
（実施の形態６）
本実施の形態６では、入出力回路（Ｉ／Ｏ回路）に本発明を適用する例について説明する。図２８は本実施の形態６における入出力回路が搭載される半導体チップの全体の概略レイアウト構成を示す図である。図２８において、入出力回路４２は、半導体チップ４３の内部領域に形成されている内部回路（コア回路）を含む内部回路領域３９と半導体チップ４３の外部に形成されている外部回路とのインターフェイスをとるための回路である。内部回路領域３９には、例えばリード・オンリ・メモリ（ＲＯＭ）３５、クロック・パルス・ジェネレータ（ＣＰＧ）３６、中央演算処理装置（ＣＰＵ）３８、ランダム・アクセス・メモリ（ＲＡＭ）４０などが形成され、その他の領域にはランダムロジックやバスなどが形成されている。ボンディングパッド・入出力回路領域３７には、例えばボンディングパッド４１や入出力回路４２が設けられる。
【０２２３】
具体的に、半導体チップ４３に形成されている内部回路は、例えば、１．５Ｖのような低電圧で動作するように構成されており、外部回路は、例えば、３．３Ｖのような電圧で動作するように構成されている。したがって、内部回路から外部回路に信号を出力する場合や、逆に、外部回路から内部回路に信号を入力する場合に、信号の電圧値を変換する必要がある。さらには、外部回路を駆動するために充分な電流駆動力を確保する必要がある。また、内部回路と外部回路との間におけるデータの入出力速度の差を吸収する機能が必要となる。このため、半導体チップ４３には、内部回路の周囲に外部回路とのインターフェイスをとる入出力回路４２が形成されている。
【０２２４】
図２９は、本実施の形態６における入出力回路のうち、出力回路を示す回路ブロック図である。図２９に示すように、出力回路は、レベルシフタ＋プリバッファ３０と、アウトバッファ３１およびダイオード３３ａ、３３ｂを有している。
【０２２５】
レベルシフタ＋プリバッファ３０は、レベルシフタとプリバッファを備えている。レベルシフタは、信号の電圧変換をする機能を有しており、具体的には、内部回路から外部回路に出力される信号の電圧値を、例えば、１．５Ｖから３．３Ｖに変換するものである。
【０２２６】
アウトバッファ３１は、外部回路（負荷）を充分に駆動するための電流駆動力を得るために設けられる回路であり、さらに、内部回路と外部回路との間におけるデータの入出力速度の差を吸収する遅延回路としても機能している。
【０２２７】
プリバッファは、電流駆動力の高いアウトバッファ３１を直接内部回路に接続すると、内部回路の性能低下を招くおそれがあるために設けられる回路であり、内部回路よりも電流駆動力が高いが、アウトバッファ３１よりも電流駆動力が低い性質を有している。このプリバッファを設けることにより、内部回路の性能低下を抑制することができる。
【０２２８】
ダイオード３３ａ、３３ｂは、出力（ＯＵＴ）と電源電位ＶＣＣの間、あるいは、出力（ＯＵＴ）と基準電位ＧＮＤとの間に設けられる回路素子であり、内部回路を静電気放電から保護する機能を有している。
【０２２９】
このように構成された出力回路において、本実施の形態６の特徴は、アウトバッファ３１を構成する単体のｐチャネル型ＭＩＳＦＥＴと単体のｎチャネル型ＭＩＳＦＥＴに代えて、低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタを使用する点にある。すなわち、図２９に示すように、電源電位ＶＣＣと出力（ＯＵＴ）の間に、ｐチャネル型ＭＩＳＦＥＴ３１ａとｐチャネル型ＭＩＳＦＥＴ３１ｂを並列に接続し、ｐチャネル型ＭＩＳＦＥＴ３１ａのゲート電極とｐチャネル型ＭＩＳＦＥＴ３１ｂのゲート電極Ｇ１を共通端子とする。このとき、ｐチャネル型ＭＩＳＦＥＴ３１ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ３１ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成される。
【０２３０】
一方、出力（ＯＵＴ）と基準電位ＧＮＤとの間に、ｎチャネル型ＭＩＳＦＥＴ３２ａとｐチャネル型ＭＩＳＦＥＴ３２ｂを並列に接続し、ｎチャネル型ＭＩＳＦＥＴ３２ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ３２ｂのゲート電極Ｇ２を共通端子とする。このとき、ｎチャネル型ＭＩＳＦＥＴ３２ａは、しきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ３２ｂは、しきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成される。
【０２３１】
これにより、前記実施の形態１で説明したことと同様にして、アウトバッファ３１の動作速度の向上とリーク電流の低減を両立させることができ、かつ、アウトバッファ３１の占有面積を低減することができる。
【０２３２】
なお、アウトバッファ３１において、インバータ回路とは異なり、ｐチャネル型ＭＩＳＦＥＴ３１ａのゲート電極Ｇ１およびｐチャネル型ＭＩＳＦＥＴ３１ｂのゲート電極Ｇ１を接続する共通端子と、ｎチャネル型ＭＩＳＦＥＴ３２ａのゲート電極Ｇ２およびｎチャネル型ＭＩＳＦＥＴ３２ｂのゲート電極Ｇ２を接続する共通端子を分離している。アウトバッファ３１では、インバータ回路では実現できないｐチャネル型ＭＩＳＦＥＴ３１ａおよびｐチャネル型ＭＩＳＦＥＴ３１ｂをオフし、かつ、ｎチャネル型ＭＩＳＦＥＴ３２ａおよびｎチャネル型ＭＩＳＦＥＴ３２ｂをオフする必要が生じるからである。
【０２３３】
次に、出力回路のレイアウト構成について説明する。図３０は、本実施の形態６における出力回路の概略レイアウト構成を示す図である。図３０には、レベルシフタ＋プリバッファ３０、アウトバッファ３１ｎ、３１ｐ、ダイオード３３ａ、３３ｂおよびレジスタ３４ａ、３４ｂのレイアウトが示されている。
【０２３４】
ここで、本実施の形態６の特徴の１つは、アウトバッファ３１ｎ、３１ｐのレイアウト構成にあるので、このアウトバッファ３１ｎ、３１ｐのレイアウト構成について説明する。図２９に示すアウトバッファ３１は、図３０に示すｎチャネル型ＭＩＳＦＥＴから構成されるアウトバッファ３１ｎと、ｐチャネル型ＭＩＳＦＥＴから構成されるアウトバッファ３１ｐに分かれて半導体基板内に配置されている。
【０２３５】
アウトバッファ３１ｎの形成領域には、アクティブ領域Ａｃ３２ａとアクティブ領域Ａｃ３２ｂがｙ方向に並んで分離するように形成されている。アクティブ領域Ａｃ３２ａとアクティブ領域Ａｃ３２ｂの周囲は素子分離領域で囲まれている。そして、アクティブ領域Ａｃ３２ａ上とアクティブ領域Ａｃ３２ｂ上には、複数のゲート電極Ｇ２がｘ方向に並んで配置されている。１本のゲート電極Ｇ２と、アクティブ領域Ａｃ３２ａ内のゲート電極Ｇ２を挟む一対の領域に形成されるソース領域およびドレイン領域により、ｎチャネル型ＭＩＳＦＥＴ３２ａが形成される。同様に、１本のゲート電極Ｇ２と、アクティブ領域Ａｃ３２ｂ内のゲート電極Ｇ２を挟む一対の領域に形成されるソース領域およびドレイン領域により、ｎチャネル型ＭＩＳＦＥＴ３２ｂが形成される。このｎチャネル型ＭＩＳＦＥＴ３２ａおよびｎチャネル型ＭＩＳＦＥＴ３２ｂのゲート電極Ｇ２、ソース領域およびドレイン領域は互いに電気的に接続されており、ｎチャネル型ＭＩＳＦＥＴ３２ａとｎチャネル型ＭＩＳＦＥＴ３２ｂから同一ノードトランジスタが形成されている。
【０２３６】
そして、アクティブ領域Ａｃ３２ａのゲート電極Ｇ２直下には、ｎチャネル型ＭＩＳＦＥＴ３２ａのチャネル領域が形成され、アクティブ領域Ａｃ３２ｂのゲート電極Ｇ２直下には、ｎチャネル型ＭＩＳＦＥＴ３２ｂのチャネル領域が形成されている。ｎチャネル型ＭＩＳＦＥＴ３２ａのチャネル領域に導入されている不純物の不純物濃度と、ｎチャネル型ＭＩＳＦＥＴ３２ｂのチャネル領域に導入されている不純物の不純物濃度とは異なっている。したがって、ｎチャネル型ＭＩＳＦＥＴ３２ａのしきい値電圧とｎチャネル型ＭＩＳＦＥＴ３２ｂのしきい値電圧とは異なることになる。例えば、ｎチャネル型ＭＩＳＦＥＴ３２ａはしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｎチャネル型ＭＩＳＦＥＴ３２ｂはしきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０２３７】
同様に、アウトバッファ３１ｐの形成領域には、アクティブ領域Ａｃ３１ａとアクティブ領域Ａｃ３１ｂがｙ方向に並んで分離するように形成されている。アクティブ領域Ａｃ３１ａとアクティブ領域Ａｃ３１ｂの周囲は素子分離領域で囲まれている。そして、アクティブ領域Ａｃ３１ａ上とアクティブ領域Ａｃ３１ｂ上には、複数のゲート電極Ｇ１がｘ方向に並んで配置されている。１本のゲート電極Ｇ１と、アクティブ領域Ａｃ３１ａ内のゲート電極Ｇ１を挟む一対の領域に形成されるソース領域およびドレイン領域により、ｐチャネル型ＭＩＳＦＥＴ３１ａが形成される。同様に、１本のゲート電極Ｇ１と、アクティブ領域Ａｃ３１ｂ内のゲート電極Ｇ１を挟む一対の領域に形成されるソース領域およびドレイン領域により、ｐチャネル型ＭＩＳＦＥＴ３１ｂが形成される。このｐチャネル型ＭＩＳＦＥＴ３１ａおよびｐチャネル型ＭＩＳＦＥＴ３１ｂのゲート電極Ｇ１、ソース領域およびドレイン領域は互いに電気的に接続されており、ｐチャネル型ＭＩＳＦＥＴ３１ａとｐチャネル型ＭＩＳＦＥＴ３１ｂから同一ノードトランジスタが形成されている。
【０２３８】
そして、アクティブ領域Ａｃ３１ａのゲート電極Ｇ１直下には、ｐチャネル型ＭＩＳＦＥＴ３１ａのチャネル領域が形成され、アクティブ領域Ａｃ３１ｂのゲート電極Ｇ１直下には、ｐチャネル型ＭＩＳＦＥＴ３１ｂのチャネル領域が形成されている。ｐチャネル型ＭＩＳＦＥＴ３１ａのチャネル領域に導入されている不純物の不純物濃度と、ｐチャネル型ＭＩＳＦＥＴ３１ｂのチャネル領域に導入されている不純物の不純物濃度とは異なっている。したがって、ｐチャネル型ＭＩＳＦＥＴ３１ａのしきい値電圧とｐチャネル型ＭＩＳＦＥＴ３１ｂのしきい値電圧とは異なることになる。例えば、ｐチャネル型ＭＩＳＦＥＴ３１ａはしきい値電圧の高い高ＶｔｈＭＩＳＦＥＴから形成され、ｐチャネル型ＭＩＳＦＥＴ３１ｂはしきい値電圧の低い低ＶｔｈＭＩＳＦＥＴから形成されている。
【０２３９】
このようなレイアウト構成により、アウトバッファ３１ｐとアウトバッファ３１ｎからなるアウトバッファ３１を、低ＶｔｈＭＩＳＦＥＴと高ＶｔｈＭＩＳＦＥＴからなる同一ノードトランジスタで構成することができる。このため、前記実施の形態１で説明したことと同様にして、アウトバッファ３１ｎ、３１ｐの動作速度の向上とリーク電流の低減を両立させることができ、かつ、アウトバッファ３１ｎ、３１ｐの占有面積を低減することができる。
【０２４０】
（実施の形態７）
本実施の形態７では、論理回路の設計において、前記実施の形態１−６に述べたトランジスタ構造を標準セルとして用いて回路設計に適用する場合の設計方法について述べる。
【０２４１】
図３１は、一般的な回路設計とレイアウト設計のフローチャートを示す図である。図３１のＲＴＬ（Register Transfer Level）記述５０は設計対象となるＬＳＩの機能設計を行なった結果、得られる機能記述（ＲＴＬ記述）を記録した媒体である。この段階では回路の機能を記述した論理機能情報が主体となる。論理合成部５１ではＲＴＬ記述とタイミング制約など各種の制約情報から回路記述５２を生成する。
【０２４２】
このＲＴＬ記述から論理合成を行なう際に、ＬＳＩ全体の仕様を満たすために用いるプロセスのトランジスタ性能を反映した設計データに基づいて、動作速度を満足する論理回路が合成される。実際にはツールを用いて、セルライブラリ（たとえば、ＦＦ、ＩＮＶ、ＮＡＮＤ、ＭＵＸといった、基本ゲートの集合、及び、メモリ、アナログモジュールなどのマクロモジュール）５５から機能と性能を満足するセルの組み合わせを選択する工程となる。セルライブラリ５５は、性能（速度、動作電力、リーク電流、面積）の情報を有することが可能であり、合成ツールに性能に関する設計制約を与えて、所望の性能となるべく、ゲートの組み合わせを決める。
【０２４３】
論理合成の結果生成された回路記述５２は基本ゲートやトランジスタを用いた回路結線情報とトランジスタサイズ情報などを含む記憶媒体である。
【０２４４】
次に回路記述５２をもとに回路配置配線部５３によって実際のレイアウトパターンの生成を行なう。セルライブラリ５５の各々のセルのレイアウト情報を参照しながら回路記述５２で選択したゲートを配置し、それぞれを接続する配線を実施する。これにより、レイアウトパターン情報５４を得ることができる。さらに配置後に動作速度、面積、消費電力などの性能評価を行い、性能が達成できない場合は、ゲートの置換や再配線なども実施する。
【０２４５】
本発明のレイアウトを使用したセル（同一ノードトランジスタから構成されるセル）をセルライブラリ５５に追加することで、従来の低Ｖｔｈセル群や高Ｖｔｈセル群に分かれていたセルライブラリでは対応することの出来なかった性能を持つＬＳＩが実現可能となる。すなわち、高Ｖｔｈセルよりも小面積・高速で、かつ、低Ｖｔｈセルよりも低リークとなるセル、あるいは、マクロモジュールをセルライブラリに追加することができる。
【０２４６】
以上のように本発明による同一ノードトランジスタを用いたセルをセルライブラリに登録しておくことでより速度と電力性能を満足する小面積なＬＳＩを構築することが可能となる。
【０２４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２４８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０２４９】
【図１】ＭＩＳＦＥＴの平面構成の一例を示す図であって、ゲート電極のゲート長とゲート幅を示す図である。
【図２】本発明の実施の形態１における同一ノードトランジスタの回路図である。
【図３】図２に示す同一ノードトランジスタのレイアウト構成を示す図である。
【図４】図２に示す同一ノードトランジスタのレイアウト構成を示す図である。
【図５】実施の形態１における同一ノードトランジスタと比較するために用いられる単体の高ＶｔｈＭＩＳＦＥＴのレイアウト構成を示す図である。
【図６】本実施の形態１における同一ノードトランジスタのレイアウト配置の優位性を説明するために用いられる同一ノードトランジスタの別のレイアウト配置例を示す図である。
【図７】実施の形態１の変形例における同一ノードトランジスタの回路図である。
【図８】実施の形態１の変形例における同一ノードトランジスタのレイアウト構成を示す図である。
【図９】一般的なインバータ回路を示す回路図である。
【図１０】インバータ回路の入出力の関係を示す図である。
【図１１】実施の形態１におけるインバータ回路を示す回路図であり、（ａ）は、単体のｐチャネル型ＭＩＳＦＥＴに代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図である。同様に、（ｂ）は、単体のｎチャネル型ＭＩＳＦＥＴに代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図であり、（ｃ）は、単体のｐチャネル型ＭＩＳＦＥＴと単体のｎチャネル型ＭＩＳＦＥＴの両方に代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図である。
【図１２】（ａ）、（ｂ）、（ｃ）は、図１１（ａ）、（ｂ）、（ｃ）の回路図のそれぞれに対応したレイアウト構成を示す図である。
【図１３】左図は、単体のｐチャネル型ＭＩＳＦＥＴと単体のｎチャネル型ＭＩＳＦＥＴの両方に代えて、しきい値電圧の異なる同一ノードトランジスタを使用するレイアウト構成を示す図であり、右図は左図のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線のそれぞれで切断した断面図である。
【図１４】リングオシレータの回路構成を示す図である。
【図１５】図１４に示すリンオシレータのＡ１における信号の経時変化を示す図である。
【図１６】単体の低ＶｔｈＭＩＳＦＥＴ、単体の高ＶｔｈＭＩＳＦＥＴあるいはしきい値電圧の異なる同一ノードトランジスタのそれぞれからインバータ回路を構成する場合毎に、リーク電流と発振周波数との関係をプロットしている図である。
【図１７】一般的なＮＡＮＤ回路を示す回路図である。
【図１８】ＮＡＮＤ回路の入出力の関係を示す図である。
【図１９】実施の形態３におけるＮＡＮＤ回路を示す回路図であり、（ａ）は、単体のｐチャネル型ＭＩＳＦＥＴに代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図である。同様に、（ｂ）は、単体のｎチャネル型ＭＩＳＦＥＴに代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図であり、（ｃ）は、単体のｐチャネル型ＭＩＳＦＥＴと単体のｎチャネル型ＭＩＳＦＥＴの両方に代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図である。
【図２０】（ａ）、（ｂ）、（ｃ）は、図１９（ａ）、（ｂ）、（ｃ）の回路図のそれぞれに対応したレイアウト構成を示す図である。
【図２１】一般的なＮＯＲ回路を示す回路図である。
【図２２】ＮＯＲ回路の入出力の関係を示す図である。
【図２３】実施の形態４におけるＮＯＲ回路を示す回路図であり、（ａ）は、単体のｐチャネル型ＭＩＳＦＥＴに代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図である。同様に、（ｂ）は、単体のｎチャネル型ＭＩＳＦＥＴに代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図であり、（ｃ）は、単体のｐチャネル型ＭＩＳＦＥＴと単体のｎチャネル型ＭＩＳＦＥＴの両方に代えて、しきい値電圧の異なる同一ノードトランジスタを使用する例を示す回路図である。
【図２４】（ａ）、（ｂ）、（ｃ）は、図２３（ａ）、（ｂ）、（ｃ）の回路図のそれぞれに対応したレイアウト構成を示す図である。
【図２５】実施の形態５におけるメモリモジュールの構成を示す図である。
【図２６】実施の形態５におけるワードドライバおよびメモリセルアレイのレイアウト構成を示す図である。
【図２７】ＳＲＡＭの回路図である。
【図２８】本実施の形態６における入出力回路が搭載される半導体チップの全体の概略レイアウト構成を示す図である。
【図２９】実施の形態６における出力回路の構成を示す回路ブロック図である。
【図３０】実施の形態６における出力回路のレイアウト構成を示す図である。
【図３１】一般的な回路設計とレイアウト設計のフローチャートを示す図である。
【符号の説明】
【０２５０】
１ａ  ｎチャネル型ＭＩＳＦＥＴ
１ｂ  ｎチャネル型ＭＩＳＦＥＴ
１ｃ  ｎチャネル型ＭＩＳＦＥＴ
１ｄ  ｎチャネル型ＭＩＳＦＥＴ
５  ｐチャネル型ＭＩＳＦＥＴ
５ａ  ｐチャネル型ＭＩＳＦＥＴ
５ｂ  ｐチャネル型ＭＩＳＦＥＴ
６  ｎチャネル型ＭＩＳＦＥＴ
６ａ  ｎチャネル型ＭＩＳＦＥＴ
６ｂ  ｎチャネル型ＭＩＳＦＥＴ
７  ｐチャネル型ＭＩＳＦＥＴ
７ａ  ｐチャネル型ＭＩＳＦＥＴ
７ｂ  ｐチャネル型ＭＩＳＦＥＴ
８  ｐチャネル型ＭＩＳＦＥＴ
８ａ  ｐチャネル型ＭＩＳＦＥＴ
８ｂ  ｐチャネル型ＭＩＳＦＥＴ
９  ｎチャネル型ＭＩＳＦＥＴ
９ａ  ｎチャネル型ＭＩＳＦＥＴ
９ｂ  ｎチャネル型ＭＩＳＦＥＴ
１０  ｎチャネル型ＭＩＳＦＥＴ
１０ａ  ｎチャネル型ＭＩＳＦＥＴ
１０ｂ  ｎチャネル型ＭＩＳＦＥＴ
１１  ｐチャネル型ＭＩＳＦＥＴ
１１ａ  ｐチャネル型ＭＩＳＦＥＴ
１１ｂ  ｐチャネル型ＭＩＳＦＥＴ
１２  ｐチャネル型ＭＩＳＦＥＴ
１２ａ  ｐチャネル型ＭＩＳＦＥＴ
１２ｂ  ｐチャネル型ＭＩＳＦＥＴ
１３  ｎチャネル型ＭＩＳＦＥＴ
１３ａ  ｎチャネル型ＭＩＳＦＥＴ
１３ｂ  ｎチャネル型ＭＩＳＦＥＴ
１４  ｎチャネル型ＭＩＳＦＥＴ
１４ａ  ｎチャネル型ＭＩＳＦＥＴ
１４ｂ  ｎチャネル型ＭＩＳＦＥＴ
２０  メモリセルアレイ
２１  アドレスデコーダ
２２  ワードドライバ
２３  カラム選択部
２４  制御回路
２５  ライトアンプ
２６  リードアンプ
３０  レベルシフタ＋プリバッファ
３１  アウトバッファ
３１ａ  ｐチャネル型ＭＩＳＦＥＴ
３１ｂ  ｐチャネル型ＭＩＳＦＥＴ
３１ｎ  アウトバッファ
３１ｐ  アウトバッファ
３２ａ  ｎチャネル型ＭＩＳＦＥＴ
３２ｂ  ｎチャネル型ＭＩＳＦＥＴ
３３ａ  ダイオード
３３ｂ  ダイオード
３４ａ  レジスタ
３４ｂ  レジスタ
３５  リード・オンリ・メモリ
３６  クロック・パルス・ジェネレータ
３７  ボンディングパッド・入出力回路領域
３８  中央演算処理装置
３９  内部回路領域
４０  ランダム・アクセス・メモリ
４１  ボンディングパッド
４２  入出力回路
４３  半導体チップ
５０  ＲＴＬ記述
５１  論理合成部
５２  回路記述
５３  回路配置配線部
５４  レイアウトパターン情報
５５  セルライブラリ
Ａ  入力
Ａｃ  アクティブ領域
Ａｃ１  アクティブ領域
Ａｃ２  アクティブ領域
Ａｃ３  アクティブ領域
Ａｃ４  アクティブ領域
Ａｃ５  アクティブ領域
Ａｃ５ａ  アクティブ領域
Ａｃ５ｂ  アクティブ領域
Ａｃ６  アクティブ領域
Ａｃ６ａ  アクティブ領域
Ａｃ６ｂ  アクティブ領域
Ａｃ７  アクティブ領域
Ａｃ７ａ  アクティブ領域
Ａｃ７ｂ  アクティブ領域
Ａｃ９  アクティブ領域
Ａｃ９ａ  アクティブ領域
Ａｃ９ｂ  アクティブ領域
Ａｃ１１  アクティブ領域
Ａｃ１１ａ  アクティブ領域
Ａｃ１１ｂ  アクティブ領域
Ａｃ１３  アクティブ領域
Ａｃ１３ａ  アクティブ領域
Ａｃ１３ｂ  アクティブ領域
Ａｃ３１ａ  アクティブ領域
Ａｃ３１ｂ  アクティブ領域
Ａｃ３２ａ  アクティブ領域
Ａｃ３２ｂ  アクティブ領域
Ｂ  入力
ＣＨ１  チャネル領域
ＣＨ２  チャネル領域
ＣＨ３  チャネル領域
ＣＨ４  チャネル領域
Ｄ  ドレイン領域
Ｄ１  ドレイン領域
Ｄ２  ドレイン領域
Ｄ３  ドレイン領域
Ｄ４  ドレイン領域
Ｄ５ａ  ドレイン領域
Ｄ５ｂ  ドレイン領域
Ｄ６ａ  ドレイン領域
Ｄ６ｂ  ドレイン領域
ＤＬ  ドレイン配線
ＤＬ５  ドレイン配線
ＤＬ６  ドレイン配線
ＤＬ７  ドレイン配線
ＤＬ８  ドレイン配線
ＤＬ９  ドレイン配線
ＤＬ１０  ドレイン配線
ＤＬ１１  ドレイン配線
ＤＬ１２  ドレイン配線
ＤＬ１３  ドレイン配線
ＤＬ１４  ドレイン配線
ＤＬＡ  データ線
Ｇ  ゲート電極
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＧＯＸ３  ゲート絶縁膜
ＧＯＸ４  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＩＮＶ１  インバータ回路
ＩＮＶ２  インバータ回路
ＩＮＶ３  インバータ回路
ＩＮＶ２ｎ  インバータ回路
ＩＮＶ２ｎ＋１  インバータ回路
ＩＮＶＡ  ＣＭＯＳインバータ
ＩＮＶＢ  ＣＭＯＳインバータ
Ｌ  ゲート長
ＭＣ  メモリセル
Ｎ１  蓄積ノード
Ｎ２  蓄積ノード
ＮＷＬ  ｎ型ウェル
ＮＷＬ５ａ  ｎ型ウェル
ＮＷＬ５ｂ  ｎ型ウェル
ＰＬＧ  プラグ
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
ＰＷＬ３  ｐ型ウェル
ＰＷＬ４  ｐ型ウェル
ＰＷＬ６ａ  ｐ型ウェル
ＰＷＬ６ｂ  ｐ型ウェル
Ｑｄ１  駆動用ＭＩＳＦＥＴ
Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１  負荷用ＭＩＳＦＥＴ
Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１  転送用ＭＩＳＦＥＴ
Ｑｔ２  転送用ＭＩＳＦＥＴ
Ｓ  ソース領域
Ｓ１  ソース領域
Ｓ２  ソース領域
Ｓ３  ソース領域
Ｓ４  ソース領域
Ｓ５ａ  ソース領域
Ｓ５ｂ  ソース領域
Ｓ６ａ  ソース領域
Ｓ６ｂ  ソース領域
ＳＬ  ソース配線
ＳＬ５  ソース配線
ＳＬ６  ソース配線
ＳＬ７  ソース配線
ＳＬ９  ソース配線
ＳＬ１０  ソース配線
ＳＬ１１  ソース配線
ＳＬ１２  ソース配線
ＳＬ１３  ソース配線
ＳＬ１４  ソース配線
ＳＴＩ  素子分離領域
Ｓｕｂ  半導体基板
ＴＡ１  時間
Ｔａ  入力
Ｔｂ  出力
ＶＤＤＬ  電源配線
ＶＳＳＬ  基準配線
Ｗ  ゲート幅
ＷＬ  ワード線
【図１】
2009182161.tif 000003
【図２】
2009182161.tif 000004
【図３】
2009182161.tif 000005
【図４】
2009182161.tif 000006
【図５】
2009182161.tif 000007
【図６】
2009182161.tif 000008
【図７】
2009182161.tif 000009
【図８】
2009182161.tif 000010
【図９】
2009182161.tif 000011
【図１０】
2009182161.tif 000012
【図１１】
2009182161.tif 000013
【図１２】
2009182161.tif 000014
【図１３】
2009182161.tif 000015
【図１４】
2009182161.tif 000016
【図１５】
2009182161.tif 000017
【図１６】
2009182161.tif 000018
【図１７】
2009182161.tif 000019
【図１８】
2009182161.tif 000020
【図１９】
2009182161.tif 000021
【図２０】
2009182161.tif 000022
【図２１】
2009182161.tif 000023
【図２２】
2009182161.tif 000024
【図２３】
2009182161.tif 000025
【図２４】
2009182161.tif 000026
【図２５】
2009182161.tif 000027
【図２６】
2009182161.tif 000028
【図２７】
2009182161.tif 000029
【図２８】
2009182161.tif 000030
【図２９】
2009182161.tif 000031
【図３０】
2009182161.tif 000032
【図３１】
2009182161.tif 000033