(57)【要約】【課題】外部に回路の追加が無く、また、チップ内部でもデバッグ用回路の増加を極力抑えたデバッグ装置およびデバッグ方法を提供する。【解決手段】デバッグ装置としてのエバリュエーションチップ１内部にアドレスデコーダ６とイベント検出部７を設け、イベント検出部７は、ＣＰＵ２がアクセスする論理アドレスの領域２に含まれる未使用アドレス４にアクセスすることでイベント検出が行われるようにする場合に、未使用アドレス４と別領域の領域１に含まれ、かつ、未使用アドレスとアドレスの下位ビットが一致する使用アドレス１のデコード信号と、領域２を示すデコード信号を利用して未使用アドレス４へのアクセスを検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラムを実行するＣＰＵと、前記ＣＰＵが前記プログラムを実行中にアクセスする外部ブロックと、前記ＣＰＵが前記外部ブロックにアクセスするために出力する複数ビットのアドレスをデコードするアドレスデコーダと、を有するデバッグ装置において、
前記アドレスデコーダが、前記ＣＰＵが出力するアドレスのうち所定の未使用アドレスを出力した際に、前記未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号と、前記未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致する使用アドレスの下位ビットをデコードした信号と、を出力するように構成され、そして、
前記上位ビットをデコードした信号と、前記下位ビットをデコードした信号と、に基づいて、前記ＣＰＵが前記未使用アドレスにアクセスすることによる所定のイベントを検出するイベント検出手段が設けられている
ことを特徴とするデバッグ装置。
【請求項２】
前記アドレスデコーダが、複数の前記上位ビットをデコードした信号と、複数の前記下位ビットをデコードした信号と、を出力するように構成され、そして、
前記イベント検出手段が、複数の前記上位ビットをデコードした信号と、複数の前記下位ビットをデコードした信号と、を組み合わせて複数のイベントを検出するように構成されている
ことを特徴とする請求項１に記載のデバッグ装置。
【請求項３】
前記イベント検出手段が検出した複数のイベントが、予め定めた所定の順序で発生したことを検出するイベントシーケンス管理手段を有していることを特徴とする請求項２に記載のデバッグ装置。
【請求項４】
ＣＰＵがプログラムを実行中に外部ブロックへアクセスするための複数ビットのアドレスのデコード結果からイベント検出を行うデバッグ方法であって、
前記ＣＰＵが出力するアドレスのうち所定の未使用アドレスをデコードする際に、前記未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号と、前記未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致する使用アドレスの下位ビットをデコードした信号と、を出力し、そして、
前記上位ビットをデコードした信号と、前記下位ビットをデコードした信号と、に基づいて、前記ＣＰＵが前記未使用アドレスにアクセスすることによる所定のイベントを検出する
ことを特徴とするデバッグ方法。
【請求項５】
複数の前記上位ビットをデコードした信号と、複数の前記下位ビットをデコードした信号と、を組み合わせて複数のイベントを検出することを特徴とする請求項４に記載のデバッグ方法。
【請求項６】
前記複数のイベントが予め定めた所定の順序で発生したことを検出することを特徴とする請求項５に記載のデバッグ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータなどのＣＰＵ上で動作するプログラムのデバッグを行うデバッグ装置およびデバッグ方法に関する。
【背景技術】
【０００２】
組み込み型プログラムのデバッグにおいて、アドレス、データ、Ｒ／Ｗ等のＣＰＵステータスを設定した条件と比較し、条件が一致するとイベントとしてプログラムを停止したりリアルタイムトレースのトリガ条件とする手法がある。従来はこのような手法を行うために、ＣＰＵをエミュレートするエバリュエーションボードを組み、本来存在しない未使用アドレスへのデコード信号をボード上に出力して、計測器等へのトリガ信号とすることが可能であったが、近年では、ＣＰＵが高速化されたので、実チップにデバッグ機能を組み込む方式（エバリュエーションチップ）が取られるようになってきており、エバリュエーションボードを組むことが少なくなってきている。
【０００３】
さらに、近年、アドレスバス及びデータバスのバス幅が広がったので、イベントを比較するための回路が膨大になっている。また、ＣＰＵも高速化されデバッグ回路をチップ内に内蔵するケースが多くなったので、デバッグ用回路の増大はチップコストに大きく影響するようになってきた。
【０００４】
例えば、特許文献１に記載のデバッグ方式では、レジスタに接続されていないデコーダの出力信号をトリガ信号とし、前記デコーダ信号がアクティブとなるデバッグ用命令をプログラム中に埋め込むことで、アドレスコンパレータを必要とせずにデバッグ用回路の増大を抑えている。
【０００５】
また、特許文献２に記載のデバッグシステムでは、複雑なブレーク条件でプログラムを停止させる場合に、外部ブレーク判定回路で前段までのブレーク条件の判定を行い、ブレークの最終条件のみをチップ内で判定することで、チップ内のデバッグ用回路の増大を抑えている。
【特許文献１】特開昭５８−１３４３４７号公報
【特許文献２】特許３３９７２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のデバッグ方式ではデバッグ用命令の新設するために、その分の回路を追加しなければならない。また、特許文献２に記載のデバッグシステムでは、外部にブレーク判定回路を新たに設けなければならないといった問題があった。
【０００７】
本発明はかかる問題を解決することを目的としている。
【０００８】
すなわち、本発明は、外部に回路の追加が無く、また、チップ内部でもデバッグ用回路の増加を極力抑えたデバッグ装置およびデバッグ方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載された発明は、プログラムを実行するＣＰＵと、前記ＣＰＵが前記プログラムを実行中にアクセスする外部ブロックと、前記ＣＰＵが前記外部ブロックにアクセスするために出力する複数ビットのアドレスをデコードするアドレスデコーダと、を有するデバッグ装置において、前記アドレスデコーダが、前記ＣＰＵが出力するアドレスのうち所定の未使用アドレスを出力した際に、前記未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号と、前記未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致する使用アドレスの下位ビットをデコードした信号を出力するように構成され、そして、前記上位ビットをデコードした信号と、前記下位ビットをデコードした信号と、に基づいて、前記ＣＰＵが前記未使用アドレスにアクセスすることによる所定のイベントを検出するイベント検出手段が設けられていることを特徴とするデバッグ装置である。
【００１０】
請求項２に記載された発明は、請求項１に記載された発明において、前記アドレスデコーダが、複数の前記上位ビットをデコードした信号と、複数の前記下位ビットをデコードした信号と、を出力するように構成され、そして、前記イベント検出手段が、複数の前記上位ビットをデコードした信号と、複数の前記下位ビットをデコードした信号と、を組み合わせて複数のイベントを検出するように構成されている特徴とするものである。
【００１１】
請求項３に記載された発明は、請求項２に記載された発明において、前記イベント検出手段が検出した複数のイベントが、予め定めた所定の順序で発生したことを検出するイベントシーケンス管理手段を有していることを特徴とするものである。
【００１２】
請求項４に記載された発明は、ＣＰＵがプログラムを実行中に外部ブロックへアクセスするための複数ビットのアドレスのデコード結果からイベント検出を行うデバッグ方法であって、前記ＣＰＵが出力するアドレスのうち所定の未使用アドレスをデコードする際に、前記未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号と、前記未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致する使用アドレスの下位ビットをデコードした信号と、を出力し、そして、前記上位ビットをデコードした信号と、前記下位ビットをデコードした信号と、に基づいて、前記ＣＰＵが前記未使用アドレスにアクセスすることによる所定のイベントを検出することを特徴とするデバッグ方法である。
【００１３】
請求項５に記載された発明は、請求項４に記載された発明において、複数の前記上位ビットをデコードした信号と、複数の前記下位ビットをデコードした信号と、を組み合わせて複数のイベントを検出することを特徴とするものである。
【００１４】
請求項６に記載された発明は、請求項５に記載された発明において、前記複数のイベントが予め定めた所定の順序で発生したことを検出することを特徴とするものである。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、ＣＰＵが特定のイベント検出を行うために所定の未使用アドレスにアクセスした際に、アドレスデコーダが、該未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号と、該未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致するアドレスの下位ビットをデコードした信号をイベント検出手段に出力して、イベント検出手段でそれらのデコード信号に基づいて特定のイベント検出を行っているので、プログラム中のポイントとなる場所にＩ／Ｏ空間の未使用アドレスへのアクセスを追加して、未使用アドレスへのアクセスをイベントとすることができるために、イベント検出回路を簡素化して従来の大規模なイベントコンパレータを使用することなく、コンパクトな回路でイベント検出が可能となる。
【００１６】
請求項２に記載の発明によれば、複数のデコード信号を組み合わせることができるので、複数の未使用アドレスへのアクセスにより複数のイベント検出をコンパクトな回路で行うことができる。
【００１７】
請求項３に記載の発明によれば、複数のイベントを検出した際に、その検出順をイベントシーケンス管理手段で検出するので、特定の順番でイベントが発生した場合にのみイベント出力を行なうイベントのシーケンス管理を簡単な回路で行なうことが可能となる。
【００１８】
請求項４に記載の発明によれば、ＣＰＵが特定のイベント検出を行うために所定の未使用アドレスにアクセスした際に、該未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号と、該未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致するアドレスの下位ビットをデコードした信号に基づいて特定のイベント検出を行っているので、プログラム中のポイントとなる場所にＩ／Ｏ空間の未使用アドレスへのアクセスを追加して、未使用アドレスへのアクセスをイベントとすることができるために、イベント検出のための回路などの手段を簡素化して従来の大規模なイベントコンパレータを使用することなく、コンパクトな構成でイベント検出が可能となる。
【００１９】
請求項５に記載の発明によれば、複数のデコード信号を組み合わせることができるので、複数の未使用アドレスへのアクセスにより複数のイベント検出をコンパクトな構成で行うことができる。
【００２０】
請求項６に記載の発明によれば、複数のイベントの検出順を検出することができるので、特定の順番でイベントが発生した場合にのみイベント出力を行なうイベントのシーケンス管理を簡単な構成で行なうことが可能となる。
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］
以下、本発明の第１の実施形態を、図１乃至図３を参照して説明する。図１は、本発明の第１の実施形態にかかるデバッグ装置としてのエバリュエーションチップを用いたデバッグシステムのブロック図である。図２は、図１に示したエバリュエーションチップのアドレスデコーダの構成例を示したブロック図である。図３は、図１に示したエバリュエーションチップのイベント検出部の構成例を示したブロック図である。
【００２２】
図１に示したデバッグシステムは、エバリュエーションチップ１と、通信手段１１と、ホストコンピュータ１２と、デバッガ１３と、を備え、エバリュエーションチップ１内のＣＰＵ２で実行するプログラムのデバッグを行うシステムである。
【００２３】
エバリュエーションチップ１は、図１に示したようにＣＰＵ２と、ＲＯＭ３と、ＲＡＭ４と、Ｉ／Ｏ５と、アドレスデコーダ６と、イベント検出部７と、リアルタイムトレース制御部８と、ハードウェアブレーク制御部９と、デバッグ制御部１０と、を備えている。
【００２４】
ＣＰＵ２は、上述するＲＯＭ３やＲＡＭ４に記憶されたプログラムやデータを読み込んで実行する中央処理装置（Central Processing Unit）であり、命令デコーダやプログラムカウンタおよび演算回路などを備えている。
【００２５】
ＲＯＭ３は、ＣＰＵ２が実行するプログラムが格納された読み出し専用メモリ（Read Only Memory）である。
【００２６】
ＲＡＭ４は、ＣＰＵ２がプログラムを実行する際に発生するデータなどを一時的に記録する書き込み読み出し可能な随時アクセスメモリ（Random Access Memory）である。
【００２７】
外部ブロックとしてのＩ／Ｏ５は、入出力レジスタ、通信ポート、タイマなどから構成されている。また、上述したＲＯＭ３、ＲＡＭ４およびＩ／Ｏ５に属する入出力レジスタ、通信ポート、タイマなどは、ＣＰＵ２から論理アドレスが割り当てられており、ＣＰＵ２は所定の論理アドレスにアクセスするだけでＲＯＭ３、ＲＡＭ４およびＩ／Ｏ５を特に区別することなくアクセスすることができる。
【００２８】
アドレスデコーダ６は、ＣＰＵ２が出力した論理アドレスをデコードし、デコード信号をＲＯＭ３、ＲＡＭ４、Ｉ／Ｏ５および後述するイベント検出部７に出力する。
【００２９】
アドレスデコーダ６の構成例を図２に示す。図２に示した構成例は、Ｉ／Ｏ５に割り当てられた論理アドレスを領域１と領域２に分割した際に、領域１の含まれる所定の未使用アドレスとしての未使用アドレス４にアクセスすると、イベント検出部７においてイベント検出がなされる場合である。この場合、未使用アドレス４は使用アドレス１とアドレスの下位ビットが一致している。つまり、未使用アドレスとは、Ｉ／Ｏ５に割り当てられたアドレス空間のうち、入出力レジスタ、通信ポート、タイマなどの資源が割り当てられていないアドレスを示している。
【００３０】
上位アドレスデコーダ６１は、領域１か領域２かのアクセスを示すデコード信号を出力するデコーダであり、ＣＰＵ２から出力されるアドレスバスの上位ビットが接続される。すなわち、未使用アドレスを含むアドレス領域を示すアドレスの上位ビットをデコードした信号を出力する。
【００３１】
下位アドレスデコーダ１６２は、領域１の使用アドレス１にアクセスするためのデコード信号を出力するデコーダであり、ＣＰＵ２から出力されるアドレスバスの下位ビットが接続される。下位アドレスデコーダ１６２では使用アドレス１のうち領域１を示す部分以外のアドレスを示すデコード信号が出力され、論理ゲート６５で、上位アドレスデコーダ６１の領域１を示すデコード信号と論理積をとることで、使用アドレス１にアクセスする信号となる。なお、下位アドレスデコーダ１６２および後述する下位アドレスデコーダ２６３、下位アドレスデコーダ３６４における下位ビットとは上位アドレスデコーダ６１に接続される上位ビットよりも下位のビットを示す。すなわち、未使用アドレスとは異なるアドレス領域に含まれる使用アドレスのうち該未使用アドレスの下位ビットと一致する使用アドレスの下位ビットをデコードした信号を出力する。
【００３２】
下位アドレスデコーダ２６３は、領域１の使用アドレス２にアクセスするためのデコード信号を出力するデコーダであり、ＣＰＵ２から出力されるアドレスバスの下位ビットが接続される。下位アドレスデコーダ２６３では使用アドレス２のうち領域１を示す部分以外のアドレスを示すデコード信号が出力され、論理ゲート６６で、上位アドレスデコーダ６１の領域１を示すデコード信号と論理積をとることで、使用アドレス２にアクセスする信号となる。
【００３３】
下位アドレスデコーダ３６４は、領域２の使用アドレス６にアクセスするためのデコード信号を出力するデコーダであり、ＣＰＵ２から出力されるアドレスバスの下位ビットが接続される。下位アドレスデコーダ３６４では使用アドレス６のうち領域２を示す部分以外のアドレスを示すデコード信号が出力され、論理ゲート６７で、上位アドレスデコーダ６１の領域２を示すデコード信号と論理積をとることで、使用アドレス６にアクセスする信号となる。
【００３４】
イベント検出手段としてのイベント検出部７は、アドレスデコーダ６から出力されたデコード信号に基づいてイベントを検出しイベント出力信号を出力する。図３にイベント検出部７の構成例を示す。
【００３５】
イベント検出部７は、アドレスデコーダ６から出力された領域１を示すデコード信号と、使用アドレス１を示すデコード信号の両方がアクティブになった場合にイベント出力信号がアクティブになるように論理ゲート７１が設けられている。つまり、論理ゲート７１の出力がアクティブとなることでイベント検出となる。すなわち、上位ビットをデコードした信号と、下位ビットをデコードした信号に基づいて未使用アドレスにアクセスしたことによる所定のイベントを検出している。
【００３６】
リアルタイムトレース制御部８は、ＣＰＵ２が出力するアドレスやデータおよびＲ／Ｗ信号、ステータスなどをリアルタイムにトレースするためのトレースメモリなどを備え、イベント検出部７からのイベント出力信号をトリガとして所定の条件を満たした場合やトレースメモリがフルになった場合などにＣＰＵ２に対してブレーク信号を出力する。
【００３７】
ハードウェアブレーク制御部９は、イベント検出部７からのイベント出力信号をトリガとしてＣＰＵ２に対してブレーク信号を出力する。
【００３８】
デバッグ制御部１０は、後述する通信手段１１から設定された設定情報等をイベント検出部７、リアルタイムトレース制御部８およびハードウェアブレーク制御部９に出力する。また、通信手段１１を経由して直接ＣＰＵ２の停止や動作の制御も行う。
【００３９】
通信手段１１は、インサーキットエミュレータなどを用いており、ホストコンピュータ１２とエバリュエーションチップ１とを接続する。
【００４０】
ホストコンピュータ１２は、通信手段１１を介してエバリュエーションチップ１を制御する。
【００４１】
デバッガ１３は、エバリュエーションチップ１上で動作するプログラムのデバッグを行うための設定や動作結果の解析などを行う。
【００４２】
本実施形態では、未使用アドレス４にＣＰＵ２がアクセスすると、イベント検出部７がイベントを検出してイベント出力信号をアクティブにする。この際に、未使用アドレス４は、使用アドレス１とアドレスの下位ビットが一致するので、下位アドレスデコーダ１６２のデコード信号を利用することができる。例えば、使用アドレス１が２進数で０００１で未使用アドレス４が２進数で１００１であった場合は、上位アドレスデコーダ６１で最上位ビットのデコードを行った結果とし、下位アドレスデコーダ１６２では残りの３ビット（００１）のアドレスのデコードを行った結果とする。このため未使用アドレス４のためにデコード回路の追加は最小限となる。つまり、下位ビットとは上位ビットを除いた残りビットのアドレスを示す。
【００４３】
同様に、図２の未使用アドレス５が使用アドレス２と下位ビットが一致していれば、上位アドレスデコーダ６１の領域１を示すデコード信号と下位アドレスデコーダ２６３のデコード信号を利用することで、未使用アドレス５にアクセスするとイベントの検出を行うことができ、図２の未使用アドレス３が使用アドレス６と下位ビットが一致していれば、上位アドレスデコーダ６１の領域２を示すデコード信号と下位アドレスデコーダ３６４のデコード信号を利用することで、未使用アドレス３にアクセスするとイベントの検出を行うことができる。
【００４４】
本実施形態によれば、エバリュエーションチップ１内部にアドレスデコーダ６とイベント検出部７を設け、イベント検出部７は、ＣＰＵ２がアクセスする論理アドレスの領域２に含まれる未使用アドレス４にアクセスすることでイベント検出が行われるようにする場合に、未使用アドレス４と別領域の領域１に含まれ、かつ、未使用アドレスとアドレスの下位ビットが一致する使用アドレス１のデコード信号と、領域２を示すデコード信号を利用して未使用アドレス４へのアクセスを検出しているので、未使用アドレス４用にデコード回路の追加が最小限で済み、またイベント検出部７も回路を簡素できるためにコンパクトな回路でイベント検出が可能となる。
【００４５】
［第２実施形態］
次に、本発明の第２の実施形態を図４および図５を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。図４は、本発明の第２の実施形態にかかるデバッグ装置としてのエバリュエーションチップのアドレスデコーダの構成例を示したブロック図である。図５は、本実施形態におけるエバリュエーションチップのイベント検出部の構成例を示したブロック図である。
【００４６】
本実施形態は、図４に示したように、アドレスデコーダ６の構成はほぼ同一であるが、イベント検出部７に対して、上位アドレスデコーダ６１が、領域１を示すデコード信号と領域２を示すデコード信号の２つの信号を出力するとともに、下位アドレスデコーダ１６２と下位アドレスデコーダ２６３と下位アドレスデコーダ３６４のデコード信号も出力している点が、第１の実施形態と異なる。
【００４７】
イベント検出部７は図５に示すように、イベント比較部７２と、イベント比較値記憶部７３と、論理ゲート７４と、を備えている。
【００４８】
つまり、イベント比較値記憶部７３に設定したイベント比較値（未使用アドレス値）をデコード信号とイベント比較部７２で比較し一致した場合にイベント出力信号をアクティブにしている。そして、イベント比較値記憶部７３に設定したイベント比較値を複数設定することで、複数イベントの検出を行っている。すなわち、複数の上位ビットをデコードした信号と、複数の下位ビットをデコードした信号と、を組み合わせて複数のイベントを検出している。
【００４９】
なお、上述したイベント比較部７２と、イベント比較値記憶部７３を用いる以外に、上位アドレスデコード信号と下位アドレスデコード信号をそれぞれ一つ選択する方法で複数イベントの検出を行ってもよい。
【００５０】
本実施形態によれば、イベント検出部７に、アドレスデコーダ６から上位アドレスデコーダ６１のデコード信号と下位アドレスデコーダ１６２のデコード信号と下位アドレスデコーダ２６３のデコード信号と下位アドレスデコーダ３６４のデコード信号を入力して、イベント比較値記憶部７３に設定したイベント比較値をデコード信号とイベント比較部７２で比較し一致した場合にイベント出力信号をアクティブにしているので、複数のイベントを検出する際においても、未使用アドレス４用にデコード回路を追加する必要が無く、またイベント検出部７も回路を簡素できるためにコンパクトな回路で複数のイベント検出が可能となる。
【００５１】
［第３実施形態］
次に、本発明の第３の実施形態を図６および図７を参照して説明する。なお、前述した第１、第２の実施形態と同一部分には、同一符号を付して説明を省略する。図６は、本発明の第３の実施形態にかかるデバッグ装置としてのエバリュエーションチップを用いたデバッグシステムのブロック図である。図７は、本実施形態におけるエバリュエーションチップのイベント検出部とイベントシーケンサの構成例を示したブロック図である。
【００５２】
本実施形態は、図６に示したように、エバリュエーションチップ１にイベントシーケンサ１４が追加されている。
【００５３】
イベントシーケンス管理手段としてのイベントシーケンサ１４は、イベント検出部７が検出した複数のイベントが予め定めた所定の順序で検出された場合にイベント出力信号をアクティブにする。
【００５４】
イベントシーケンサ１４の詳細を図７を参照して説明する。イベントシーケンサ１４は、直列に接続されたＤ型フリップフロップ（Ｄ−ＦＦ）１４１、１４２、１４３から構成されており、Ｄ−ＦＦ１４１は、Ｄ端子にＨｉレベルの固定信号が入力され、クロック端子には、イベント検出部７から出力されたＴ１信号が入力されている。Ｄ−ＦＦ１４２は、Ｄ端子にＤ−ＦＦ１４１のＱ端子が入力され、クロック端子には、イベント検出部７から出力されたＴ２信号が入力されている。Ｄ−ＦＦ１４３は、Ｄ端子にＤ−ＦＦ１４２のＱ端子が入力され、クロック端子には、イベント検出部７から出力されたＴ３信号が入力されている。そして、Ｄ−ＦＦ１４３のＱ端子がイベント出力信号となる。また、Ｄ−ＦＦ１４１、１４２、１４３はイベント検出部７から出力されたＲ信号がリセット端子（Ｒ端子）に入力されている。
【００５５】
イベントシーケンサ１４は、Ｔ１、Ｔ２、Ｔ３の順番に入力があるとイベント出力が行なわれる。イベント出力が行なわれる前にＲ端子への入力があるとシーケンスは初期化され、再度Ｔ１からの入力を待つ。
【００５６】
本実施形態によれば、エバリュエーションチップ１にイベントシーケンサ１４を追加して、複数のイベントが所定の順序で検出された場合にイベント出力を行うことで、特定の順番でイベントが発生した場合にのみイベント出力を行なうイベントのシーケンス管理を簡単な回路で行なうことが可能となる。
【００５７】
なお、上述した実施形態では各領域は未使用アドレスと使用アドレスが混在するが、使用アドレスのみや未使用アドレスのみの領域があってもよい。また、未使用アドレスの下位ビットは複数の領域で一致してもよい。
【００５８】
また、未使用アドレスの上位ビットは、複数ビットであってもよいことは言うまでもない。要するにアドレスの最上位ビットから１ビット以上であればよい。勿論下位ビットは上位ビットの数に合わせて増減する。
【００５９】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態にかかるエバリュエーションチップを用いたデバッグシステムのブロック図である。
【図２】図１に示したエバリュエーションチップのアドレスデコーダの構成例を示したブロック図である。
【図３】図１に示したエバリュエーションチップのイベント検出部の構成例を示したブロック図である。
【図４】本発明の第２の実施形態にかかるエバリュエーションチップのアドレスデコーダの構成例を示したブロック図である。
【図５】本実施形態におけるエバリュエーションチップのイベント検出部の構成例を示したブロック図である。
【図６】本発明の第３の実施形態にかかるエバリュエーションチップを用いたデバッグシステムのブロック図である。
【図７】本実施形態におけるエバリュエーションチップのイベント検出部とイベントシーケンサの構成例を示したブロック図である。
【符号の説明】
【００６１】
１   エバリュエーションチップ（デバッグ装置）
２   ＣＰＵ
５   Ｉ／Ｏ（外部ブロック）
６   アドレスデコーダ
７   イベント検出部（イベント検出手段）
１４ イベントシーケンサ（イベントシーケンス管理手段）
【図１】
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【図２】
2009223606.tif 000004
【図３】
2009223606.tif 000005
【図４】
2009223606.tif 000006
【図５】
2009223606.tif 000007
【図６】
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【図７】
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