(57)【要約】【課題】プルアップ／プルダウン抵抗を１つの抵抗素子を共用して構成することで、回路部品点数の削減をし、共用された抵抗素子により内部回路の静電破壊耐量が確保された出力バッファ回路を提供することを目的とする。【解決手段】負荷を駆動するトランジスタとして、第１電源線と出力端子との間に接続される第１トランジスタと、第２電源線と出力端子との間に接続される第２トランジスタとを備え、更に、出力端子に一方の端子が接続され他方の端子が極性切替部に接続される抵抗素子を備えている。ここで、極性切替部は、抵抗素子の他方の端子を第１または第２電源線の何れか一方に接続する。極性切替部が第１電源線を選択する場合には、第１トランジスタが非導通に維持された上で第２トランジスタが導通制御され、極性切替部が第２電源線を選択する場合には、第２トランジスタが非導通に維持された上で第１トランジスタが導通制御される。【選択図】図１
2009188790.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２電源線の間に設けられたオープンドレイン型の出力バッファ回路であって、
前記第１電源線と出力端子との間に接続され、負荷を駆動する第１トランジスタと、
前記第２電源線と前記出力端子との間に接続され、負荷を駆動する第２トランジスタと、
前記出力端子に一方の端子が接続される抵抗素子と、
前記抵抗素子の他方の端子を、前記第１または第２電源線の何れか一方に接続する極性切替部とを備え、
前記極性切替部が前記第１電源線を選択する場合には、前記第１トランジスタが非導通に維持された上で前記第２トランジスタが導通制御され、前記極性切替部が前記第２電源線を選択する場合には、前記第２トランジスタが非導通に維持された上で前記第１トランジスタが導通制御されることを特徴とする出力バッファ回路。
【請求項２】
前記極性切替部により接続された、前記抵抗素子の他方の端子と前記第１または第２電源線との経路内に設けられ、該経路を導通制御するＨｉＺ切替部を備えることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記極性切替部は、前記抵抗素子の他方の端子と前記第１電源線との間を導通制御する第３トランジスタと、前記抵抗素子の他方の端子と前記第２電源線との間を導通制御する第４トランジスタとを備え、
前記ＨｉＺ切替部は、前記第３トランジスタに直列接続される第５トランジスタと、前記第４トランジスタに直列接続される第６トランジスタとを備えることを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記ＨｉＺ切替部は、前記抵抗素子の他方の端子と前記極性切替部との間に設けられるトランスミッションゲートであることを特徴とする請求項２に記載の出力バッファ回路。
【請求項５】
前記極性切替部の切り替え制御を行うＨｉＺ制御部を備えることを特徴とする請求項１に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オープンドレイン型の出力バッファ回路に関するものである。特に、プルアップ／プルダウン抵抗が内蔵されたオープンドレイン型の出力バッファ回路に関するものである。
【背景技術】
【０００２】
特許文献１の信号出力装置では、図５に示すように、バッファ回路Ａ、オープンドレイン選択回路Ｂ、およびプルアップ／プルダウン抵抗回路Ｃを備えている。
【０００３】
オープンドレイン選択回路Ｂにおいて、選択信号入力端子１Ｂ、１Ｃにロウ（ハイ）レベルの選択信号を入力する。このとき、Ｎチャネルトランジスタ１３０がオフ（オン）となり、Ｐチャネルトランジスタ１２０がオン（オフ）となり、Ｐ（Ｎ）チャネルトランジスタ１１０（１４０）が疑似的にオープンドレインとなる。
【０００４】
選択信号入力端子１Ｃに入力したロウ（ハイ）レベルの選択信号によって、Ｎチャネルトランジスタ１５０がオフ（オン）となる。また、選択信号入力端子１Ｂに入力したロウ（ハイ）レベルの選択信号がインバータ１７０で反転されることにより、Ｎチャネルトランジスタ１６０がオン（オフ）となる。これにより、Ｎチャネルトランジスタ１６０（１５０）がプルダウン（プルアップ）抵抗として機能する。
【特許文献１】特開２０００−１６５２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の信号出力装置では、プルダウンあるいはプルアップ抵抗を、ＭＯＳトランジスタのオン抵抗で構成する。ここで、ＭＯＳトランジスタのオン抵抗は、原理的には、チャネル幅（Ｗ）／チャネル長（Ｌ）に比例することは周知である。
【０００６】
しかしながら、Ｗ／Ｌ比の調整されたＭＯＳトランジスタによって、充分な抵抗値（数１０Ｋ−Ｏｈｍ）を有するプルダウンあるいはプルアップ抵抗を構成するには、以下の問題がある。この場合、ＭＯＳトランジスタを使用してある程度の抵抗値を実現しなければならない。このためには、チャネル幅（Ｗ）を短くすること、チャネル長（Ｌ）を長くすること、またはその両者が必要となる。チャネル幅（Ｗ）を短くすることにより、いわゆるナロー効果を称せられる非線形効果が顕著になる。ＭＯＳトランジスタを流れる電流値の制御性が悪化する恐れがあり問題である。また、チャネル長（Ｌ）を長くすることにより、いわゆるチャネル領域の不純物濃度のばらつきが顕著に現れる。この場合もＭＯＳトランジスタを流れる電流値の制御性が悪化する恐れがあり問題である。現実的なプロセス技術においては、製造されるＭＯＳトランジスタによる抵抗値のばらつきが大きくなってしまい問題である。
【０００７】
また、特許文献１の回路構成では、バッファ回路Ａを構成するトランジスタと、オープンドレイン選択回路Ｂを構成するトランジスタとが直列接続されて、２段構成となっている。同じ駆動能力（所定の出力駆動電流規格値ＩＯＨ／ＩＯＬまたは所定の出力電圧規格値ＶＯＨ／ＶＯＬ）を確保するためには、トランジスタのオン抵抗を考慮して１段構成のトランジスタで構成されている場合に比して、２倍のトランジスタサイズで構成しなければならない。レイアウト上の占有面積が大きくなってしまい問題である。
【０００８】
また、プルアップ／プルダウン抵抗回路Ｃを構成するＮチャネルトランジスタ１５０、１６０は、その目的から小さなトランジスタサイズでありそれぞれのトランジスタのドレインに付随する寄生容量成分が少ない。よって、これらの素子の過電流モデルである静電破壊耐量を確保するために、出力端子とそれぞれのドレイン間に抵抗素子を含めなければならない。Ｐチャネルトランジスタ１２０とＮチャネルトランジスタ１３０も同様であり、どこで流れるかわからない過電流に対してそれら４つの抵抗素子は冗長である。
【０００９】
本発明は、上記の課題に鑑み提案されたものであって、プルアップ抵抗およびプルダウン抵抗を１つの抵抗素子を共用して構成することにより回路構成上の部品点数を削減して回路配置上の占有面積を抑制しながら、共用された抵抗素子により内部回路の静電破壊耐量を確保することができる出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る出力バッファ回路は、第１および第２電源線の間に設けられたオープンドレイン型の出力バッファ回路であって、負荷を駆動するトランジスタとして、第１電源線と出力端子との間に接続される第１トランジスタと、第２電源線と出力端子との間に接続される第２トランジスタとを備え、更に、出力端子に一方の端子が接続され他方の端子が極性切替部に接続される抵抗素子を備えている。ここで、極性切替部は、抵抗素子の他方の端子を第１または第２電源線の何れか一方に接続する。極性切替部が第１電源線を選択する場合には、第１トランジスタが非導通に維持された上で第２トランジスタが導通制御され、極性切替部が第２電源線を選択する場合には、第２トランジスタが非導通に維持された上で第１トランジスタが導通制御される。
【００１１】
これにより、抵抗素子の他方の端子を、第１電源線および第２電源線の何れにも接続することができる。抵抗素子の他方の端子の接続先に応じて、第１トランジスタまたは第２トランジスタのいずれか一方が非導通に維持され他方が負荷駆動用のトランジスタとして導通制御される。
【００１２】
具体的には、抵抗素子の他方の端子が第１電源線に接続される場合には、第１トランジスタが非導通とされて第２トランジスタが導通制御される。また、抵抗素子の他方の端子が第２電源線に接続される場合には、第２トランジスタが非導通とされて第１トランジスタが導通制御される。１つの抵抗素子により第１および第２電源線の何れにも接続可能なオープンドレイン構成の出力バッファ回路を構成することができる。すなわち、１つの抵抗素子を、プルアップ抵抗およびプルダウン抵抗の何れにも使用することができる。
【００１３】
プルアップ抵抗を備えるオープンドレイン構成とプルダウン抵抗を備えるオープンドレイン構成とで切替可能な出力バッファ回路において、プルアップ抵抗とプルダウン抵抗とを共用することができ、回路構成上の部品点数を削減して回路配置上の占有面積の増大を抑制することができる。
【００１４】
また、抵抗素子が出力端子と極性切替部との間に接続されているので、抵抗素子により出力端子に印加される静電気等の異常電圧を受け止めることができ、極性切替部に伝搬することを防止することができる。抵抗素子は、極性切替部の静電破壊保護回路の少なくとも一部を兼ねることができる。
【発明の効果】
【００１５】
本発明の出力バッファ回路によれば、プルアップ抵抗およびプルダウン抵抗を１つの抵抗素子を共用して構成することにより回路構成上の部品点数を削減して回路配置上の占有面積を抑制することができる。更に、共用された抵抗素子が静電破壊保護回路を兼ねることができ、極性切替部等の内部回路の静電破壊耐量を確保することができる。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明の原理を説明する原理回路図である。出力端子１０にＰＭＯＳトランジスタ１のドレインおよびＮＭＯＳトランジスタ２のドレインが接続されている。また、ＰＭＯＳトランジスタ１のソース、ＮＭＯＳトランジスタ２のソースは、各々、電源電圧線ＶＤＤ、接地電圧線ＧＮＤに接続されている。更に、ＰＭＯＳトランジスタ１のゲート、ＮＭＯＳトランジスタ２のゲートは、各々、信号ＳＰ、ＳＮが入力される。
【００１７】
更に出力端子１０には、抵抗素子３の一方の端子が接続されている。そして、抵抗素子３の他方の端子はオープンドレインの電圧極性を決定する極性切替部に接続されている。極性切替部４は、電源線圧線ＶＤＤおよび接地電圧線ＧＮＤに接続され、極性切替用の制御信号ＣＰにより制御される。
【００１８】
オープンドレイン型の出力バッファ回路においては、ＰＭＯＳトランジスタ１またはＮＭＯＳトランジスタ２の何れか一方が出力ドライバとして、信号ＳＰまたは信号ＳＮの何れか一方の信号レベルに応じて導通制御される。この時、ＰＭＯＳトランジスタ１またはＮＭＯＳトランジスタ２の何れか他方は、信号ＳＰがハイレベルに、または信号ＳＮがローレベルとされることにより、非導通に維持される。同時に、制御信号ＣＰの信号レベルに応じて、極性切替部４は、抵抗素子３の他方の端子を電源電圧線ＶＤＤまたは接地電圧線ＧＮＤに接続する。
【００１９】
具体的には、ＰＭＯＳトランジスタ１が出力ドライバとして信号ＳＰにより導通制御される場合は、信号ＳＮがローレベルに維持されＮＭＯＳトランジスタ２は非導通に維持される。同時に、極性切替部４は抵抗素子３の他方の端子を接地電圧線ＧＮＤに接続する。これにより、信号ＳＰがローレベルであればＰＭＯＳトランジスタ１が導通する。電源電圧線ＶＤＤから、ＰＭＯＳトランジスタ１、抵抗素子３、および極性切替部４を介して、接地電圧線ＧＮＤに至る信号経路ＰＤＰが導通する。抵抗素子３の一方の端子は高い電圧レベルとなり、高い電圧レベルの出力信号ＯＵＴが出力端子１０から出力される。また、信号ＳＰがハイレベルであればＰＭＯＳトランジスタ１が非導通となり、信号経路ＰＤＰは非導通となる。抵抗素子３の他方の端子は接地電圧線ＧＮＤに接続されているので、抵抗素子３の一方の端子は低い電圧レベルとなる。低い電圧レベルの出力信号ＯＵＴが出力端子１０から出力される。これにより、抵抗素子３がプルダウン抵抗素子として機能し、信号ＳＰの信号レベルを反転して出力するオープンドレイン型の出力バッファ回路が構成される。
【００２０】
また、ＮＭＯＳトランジスタ２が出力ドライバとして信号ＳＮにより導通制御される場合は、信号ＳＰがハイレベルに維持されＰＭＯＳトランジスタ１は非導通に維持される。同時に、極性切替部４は抵抗素子３の他方の端子を電源電圧線ＶＤＤに接続する。これにより、信号ＳＮがハイレベルであればＮＭＯＳトランジスタ２が導通する。電源電圧線ＶＤＤから、極性切替部４、抵抗素子３、およびＮＭＯＳトランジスタ２を介して接地電圧線ＧＮＤに至る信号経路ＰＵＰが導通する。抵抗素子３の一方の端子は低い電圧レベルとなり、低い電圧レベルの出力信号ＯＵＴが出力端子１０から出力される。また、信号ＳＮがローレベルであればＮＭＯＳトランジスタ２が非導通となり、信号経路ＰＵＰは非導通となる。抵抗素子３の他方の端子は電源電圧線ＶＤＤに接続されているので、抵抗素子３の一方の端子は高い電圧レベルとなる。高い電圧レベルの出力信号ＯＵＴが出力端子１０から出力される。これにより、抵抗素子３がプルアップ抵抗素子として機能し、信号ＳＮの信号レベルを反転して出力するオープンドレイン型の出力バッファ回路が構成される。
【００２１】
図２は、第１実施形態の回路図である。図１の原理回路図に対して、極性切替部４Ａを具体化し、新たにＨｉＺ切替部５Ａを追加した構成である。また、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２と、出力端子１０との間には、静電破壊保護回路用の抵抗素子１１および１２が備えられている。その他の構成については、原理回路図（図１）と同様であり、同じ符号を付している。原理説明図と同じ構成に関しては説明を省略する。
【００２２】
極性切替部４Ａは、ドレインが抵抗素子の他方の端子に接続されたＰＭＯＳおよびＮＭＯＳトランジスタ４１、４２で構成されている。各々のゲートは共通接続された制御信号ＣＰが入力される。ＰＭＯＳおよびＮＭＯＳトランジスタ４１、４２のソースは、各々、ＰＭＯＳおよびＮＭＯＳトランジスタ５１、５２のドレインが接続されている。ＰＭＯＳおよびＮＭＯＳトランジスタ５１、５２のソースは、各々、電源電圧線ＶＤＤおよび接地電圧線ＧＮＤに接続されている。ＰＭＯＳトランジスタ５１のゲートにはインバータ５３を介して、またＮＭＯＳトランジスタ５２のゲートには直接に、ハイインピーダンス状態を制御する制御信号／ＨＺが入力される。
【００２３】
極性切替部４Ａでは、制御信号ＣＰに応じて抵抗素子３の他方の端子の接続先を切り替える機能を有する。すなわち、制御信号ＣＰがローレベルの場合には、ＰＭＯＳトランジスタ４１が導通しＮＭＯＳトランジスタ４２が非導通となる。ＰＭＯＳトランジスタ５１が導通状態にあるという条件で、抵抗素子３の他方の端子は電源電圧線ＶＤＤに接続される。また、制御信号ＣＰがハイレベルの場合には、ＰＭＯＳトランジスタ４１が非導通となりＮＭＯＳトランジスタ４２が導通する。ＮＭＯＳトランジスタ５２が導通状態にあるという条件で、抵抗素子３の他方の端子は接地電圧線ＧＮＤに接続される。
【００２４】
ここで、ＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、およびインバータ５３によりＨｉＺ切替部５Ａを構成する。ＨｉＺ切替部５Ａは、オープンドレインとなるＰＭＯＳまたはＮＭＯＳトランジスタ１、２のドレインと、接地電圧線ＧＮＤまたは電源電圧線ＶＤＤとを、開閉する機能を奏する。すなわち、オープンドレインにプルダウン抵抗またはプルアップ抵抗を接続するか否かの制御をする。制御信号／ＨＺがローレベルの場合、ＰＭＯＳおよびＮＭＯＳトランジスタ５１、５２は何れも非導通である。これにより、ＰＭＯＳまたはＮＭＯＳトランジスタ１、２のドレインは、接地電圧線ＧＮＤまたは電源電圧線ＶＤＤから切り離され、オープン状態となる。いわゆるオープンドレインである。また、制御信号／ＨＺがハイレベルの場合、ＰＭＯＳおよびＮＭＯＳトランジスタ５１、５２は何れも導通する。これにより、ＰＭＯＳまたはＮＭＯＳトランジスタ１、２のドレインと、接地電圧線ＧＮＤまたは電源電圧線ＶＤＤとを、接続する。オープンドレインが極性切替部４Ａと一つの抵抗素子で共有されたプルダウンまたはプルアップ抵抗を介して接地電圧線ＧＮＤまたは電源電圧線ＶＤＤのどちらか一方に接続された状態となる。
【００２５】
静電破壊保護回路用の抵抗素子１１および１２は、ＰＭＯＳおよびＮＭＯＳトランジスタ１、２（特にドレイン）を静電破壊から保護するための抵抗素子である。ＰＭＯＳおよびＮＭＯＳトランジスタ１、２は出力ドライバ用のトランジスタであり、大きな駆動電流能力のトランジスタサイズ（オン抵抗＜１０−Ｏｈｍ）を有している。ドレインに付随する寄生容量成分が大きくなるため、過電圧放電（過電流モデル）に伴うドレイン電圧の低下作用をもたらす抵抗素子１１、１２は小さな抵抗値（＜５０−Ｏｈｍ）で充分であることが一般的である。また、トランジスタのソースとドレインがメタルソースドレイン構造の場合に於いても、所定のチャネル幅あたり一定の抵抗値の抵抗素子を付加することが一般的である。前記出力ドライバ用のトランジスタの様に大きなシャネル幅を構成する場合には、所定のチャネル長のトランジスタがソース・ドレイン間に並列に複数配置される。よって、それぞれのドレインに付加されるＥＳＤ保護抵抗素子の等価抵抗である抵抗素子１１、１２は、小さな抵抗値である。
【００２６】
また、静電破壊からの保護は、ＰＭＯＳおよびＮＭＯＳトランジスタ４１および４２に対しても同様に配慮されなければならない。ＰＭＯＳおよびＮＭＯＳトランジスタ４１および４２のドレインが出力端子１０に接続されているからである。ここで、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２は、抵抗素子３をプルアップ／プルダウン抵抗として機能させるために備えられている。抵抗素子３を電源電圧線ＶＤＤ、接地電圧線ＧＮＤに接続する役割を有するトランジスタである。プルアップ／プルダウン抵抗としては、比較的大きな抵抗値（１０Ｋ−Ｏｈｍ）が許容されることが一般的であることから、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２のオン抵抗値は許容範囲が広く、多少の抵抗値の大きさは問題ならない。従って、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２は、トランジスタサイズとして限定された小さなサイズであっても良い。
【００２７】
このため、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２のドレインに付随する寄生容量成分が限定されるものの、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２のドレインと出力端子１０との間に接続される抵抗素子３が比較的大きな抵抗値を有する。このため、プルアップ／プルダウン抵抗で兼用される抵抗素子３は、静電破壊保護用の抵抗素子としても兼用され、過電流モデルである静電破壊耐量を確保する。抵抗素子３によりＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２についても十分な静電破壊からの保護を実現することができる。
【００２８】
図３は、第２実施形態の回路図である。第１実施形態（図２）に対して、ＨｉＺ切替部５Ａに代えてＨｉＺ切替部５Ｂを備えている。その他の構成については、第１実施形態（図２）と同様であり、同じ符号を付している。第１実施形態（図２）と同じ構成に関しては説明を省略する。
【００２９】
ＨｉＺ切替部５Ｂは、抵抗素子３の他方の端子と、極性切替部４Ａとの間を接続する。  トランスミッションゲート５４にインバータ５３を加えて、ＨｉＺ切替部５Ｂを構成する。トランスミッションゲート５４のＰＭＯＳトランジスタのゲートにはインバータ５３を介して、またトランスミッションゲート５４のＮＭＯＳトランジスタのゲートには直接に、ハイインピーダンス状態を制御する制御信号／ＨＺが入力される。
【００３０】
ＨｉＺ切替部５Ｂの作用効果については、ＨｉＺ切替部５Ａの作用効果と同様である。ここでの説明は省略する。
【００３１】
図４は、第３実施形態の回路図である。第１、第２実施形態（図２、図３）におけるＨｉＺ切替部５Ａ、５Ｂに代えて、ＨｉＺ制御部６Ａを備えている。その他の構成については、第１、第２実施形態（図２、図３）と同様であり、同じ符号を付している。原理説明図と同じ構成に関しては説明を省略する。
【００３２】
ＨｉＺ制御部６Ａは、オープンドレインへの電圧印加に加えて電圧極性の制御も兼ねる。極性切替部４ＡのＰＭＯＳトランジスタ４１のゲートは、ナンド回路６１が接続されている。また極性切替部４ＡのＮＭＯＳトランジスタ４２のゲートは、ノア回路６２が接続されている。
【００３３】
ナンド回路６１には、制御信号／ＨＺおよびインバータ６４を介して制御信号ＣＰが入力されている。またノア回路６２には、インバータ６３を介して制御信号／ＨＺおよびインバータ６４を介して制御信号ＣＰが入力されている。
【００３４】
制御回路／ＨＺがローレベルの場合、制御信号ＣＰに関わらず、ナンド回路６１の出力信号はハイレベルに固定される。またノア回路６２の出力信号はローレベルに固定される。これにより、ＰＭＯＳおよびＮＭＯＳトランジスタ４１、４２は何れも非導通に維持され、ＰＭＯＳまたはＮＭＯＳトランジスタ１、２のドレインはオープンドレイン状態とされる。
【００３５】
また、制御回路／ＨＺがハイレベルの場合、ナンド回路６１、ノア回路６２は、共にインバータとして機能する。インバータ６４で反転された制御信号ＣＰが再反転されて、ＰＭＯＳおよびＮＭＯＳトランジスタ４１、４２に入力される。制御信号ＣＰと同相の信号が入力されることにより、ＰＭＯＳまたはＮＭＯＳトランジスタ４１、４２の何れか一方が導通にされ他方が非導通とされる。抵抗素子３の他方の端子が電源電圧線ＶＤＤまたは接地電圧線ＧＮＤに接続される。プルアップ抵抗またはプルダウン抵抗が接続される。
【００３６】
ここで、ＰＭＯＳトランジスタ１は第１トランジスタの一例であり、ＮＭＯＳトランジスタ２は第２トランジスタの一例である。また、電源電圧線ＶＤＤは第１電源線の一例であり、接地電圧線ＧＮＤは第２電源線の一例である。また、ＰＭＯＳトランジスタ４１は第３トランジスタの一例であり、ＮＭＯＳトランジスタ４２は第４トランジスタの一例である。また、ＰＭＯＳトランジスタ５１は第５トランジスタの一例であり、ＮＭＯＳトランジスタ５２は第６トランジスタの一例である。
【００３７】
以上、詳細に説明したように、本発明の実施形態によれば、抵抗素子３の他方の端子を、電源電圧線ＶＤＤおよび接地電圧線ＧＮＤの何れにも接続することができる。抵抗素子３が電源電圧線ＶＤＤに接続される場合には、ＰＭＯＳトランジスタ１が信号ＳＰにより非導通とされてＮＭＯＳトランジスタ２が信号ＳＮにより導通制御される。また、抵抗素子３が接地電圧線ＧＮＤに接続される場合には、ＮＭＯＳトランジスタ２が信号ＳＮにより非導通とされてＰＭＯＳトランジスタ１が信号ＳＰにより導通制御される。１つの抵抗素子３を電源電圧線ＶＤＤおよび接地電圧線ＧＮＤの何れにも接続可能なオープンドレイン構成の出力バッファ回路を構成することができる。抵抗素子３を、プルアップ抵抗およびプルダウン抵抗の何れにも使用することができる。
【００３８】
プルアップ抵抗を備えるオープンドレイン構成とプルダウン抵抗を備えるオープンドレイン構成とで切替可能な出力バッファ回路において、プルアップ抵抗とプルダウン抵抗とを共用することができ、回路構成上の部品点数を削減して回路配置上の占有面積の増大を抑制することができる。
【００３９】
また、抵抗素子３が出力端子１０と極性切替部４ＡまたはＨｉＺ切替部５Ｂとの間に接続されているので、抵抗素子３に静電破壊保護用の抵抗素子としての役割を担わせることができる。
【００４０】
本願の特別な作用、効果を以下に示す。特許文献１は、出力トランジスタであるバッファ回路Ａ（１１０、１４０）と極性反転素子であるオープンドレイン選択回路Ｂ（１２０、１３０）を直列に組み合わせ、プルアップ／プルダウン抵抗回路Ｃと並行に組み合わせている。これに対して本願は、出力端子１０側に接続された出力トランジスタ（１，２）と一つの抵抗素子に纏められたプルアップ抵抗およびプルダウン抵抗を並列に組み合わせ、更にその一つの抵抗素子と極性反転素子である極性切替部（４１、４２）を直列に組み合わせています。出力トランジスタ（１，２）と極性切替部（４１、４２）は、並列に組み合わされています。これにより、出力端子１０側から見た出力インピーダンスを低く押さえつつ、電源電圧線ＶＤＤから接地電圧線ＧＮＤに至る信号経路ＰＤＰ、ＰＵＰの能力を一つの抵抗素子３で調整することができます。これは、極性切替部４が出力トランジスタ（１，２）から切り離して個別にパラメータ設定をすることができることを意味します。この結果として、極性切替部４を小さく簡素にすることができます。また、一つの抵抗素子３は、極性切替部４を小さくすることの弊害としての静電破壊耐量特性の悪化も防止しています。
【００４１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、極性切替部４Ａの構成を例示して示したが、本発明はこれに限定されるものではない。抵抗素子３の他方の端子と、電源電圧線ＶＤＤおよび接地電圧線ＧＮＤとの接続を切り替えることができる構成であればよい。
また、第１実施形態において電源と抵抗素子３の他方の端子間に直列に接続された極性切替部４ＡとＨｉＺ切替部５Ａは、その順序を入れ替えることが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の原理を説明する原理回路図である。
【図２】第１実施形態の回路図である。
【図３】第２実施形態の回路図である。
【図４】第３実施形態の回路図である。
【図５】特許文献１に開示の回路図である。
【符号の説明】
【００４３】
１、４１、５１      ＰＭＯＳトランジスタ
２、４２、５２      ＮＭＯＳトランジスタ
３      抵抗素子
４、４Ａ      極性切替部
５Ａ、５Ｂ      ＨｉＺ切替部
６Ａ      ＨｉＺ制御部
１０      出力端子
５３      インバータ
５４      トランスミッションゲート
【図１】
2009188790.tif 000003
【図２】
2009188790.tif 000004
【図３】
2009188790.tif 000005
【図４】
2009188790.tif 000006
【図５】
2009188790.tif 000007