(57)【要約】【課題】    三次元構造を有する半導体基板の光アニール工程における実効吸収率分布を簡便に近似して実効吸収率分布を予測する工程を含む半導体装置の製造方法を提供する。【解決手段】    半導体装置の製造方法は、（ａ）半導体基板に素子分離領域を形成することによって、素子分離領域に囲まれた活性領域を画定し、活性領域上方にゲート電極を形成すると共に素子分離領域上に配線を形成し、不純物をイオン注入し、光を照射してイオン注入した不純物を活性化することによって得られる半導体装置の設計データを準備する工程と、（ｂ）半導体基板の平面内において厚さ方向の一次元構造を分類し、各一次元構造毎に入射光の反射率と面積密度とを加重平均した値と、異なる光学的特性の領域が形成する三次元構造の境界面の側面の面積と該三次元構造に依存する係数を加重平均した値とを用いて半導体基板の表面内における実効的光吸収率の二次元分布を求める工程と、を含む。【選択図】  図６
2009290060.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離領域を形成することによって、素子分離領域に囲まれた活性領域を画定し、活性領域上方にゲート電極を形成すると共に素子分離領域上に配線を形成し、不純物をイオン注入し、光を照射してイオン注入した不純物を活性化することによって得られる半導体装置の設計データを準備する工程と、
前記半導体基板の平面内において厚さ方向の一次元構造を分類し、各一次元構造毎に入射光の実効反射率または実効吸収率と面積密度とを加重平均した値と、異なる光学的特性の領域が形成する三次元構造の境界面の側面の面積と該三次元構造に依存する係数を加重平均した値とを用いて前記半導体基板の表面内における実効光吸収率の二次元分布を求める工程と、
を含む半導体装置の製造方法。
【請求項２】
前記二次元分布求める工程において、前記境界面の側面の面積を前記境界面の周辺長を用いて近似する請求項１記載の半導体装置の製造方法。
【請求項３】
前記実効的光吸収率の二次元分布から、前記光を照射してイオン注入した不純物を活性化する工程における前記半導体基板の表面内における二次元温度分布を算出する工程と、
前記二次元温度分布と各種素子のレイアウト情報から、前記各種素子の特性バラつきを算出する工程と、
前記各種素子の特性バラつきを、予め定めた管理値と比較する工程と、
を更に含む請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記各種素子の特性バラツキに基づき、前記各種素子の配置、構造の少なくとも１つを変更して、バラつきを低減できるように半導体装置の設計データを更新する工程と、
を更に含む請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体装置の設計データを更新する工程が、ＳＲＡＭ以外の領域の構成要素の前記周辺長を増加する請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にミリ秒アニール等の光アニールにより不純物を活性化する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、演算速度を高速化することと共に、集積度を増大することが、求め続けられている。そのため、半導体集積回路装置を構成するＭＯＳトランジスタは、スケーリング則にしたがって微細化が続けられている。
【０００３】
微細化により、チャネル長が短縮すると、ショートチャネル効果により、ゲート電極に制御されないリーク電流がソース・ドレイン間に流れるようになる。ショートチャネル効果を抑制するためには、対向するソース／ドレイン領域の接合深さを浅くすることが望まれる。特に、拡散し易いＢ添加領域の接合深さを浅くすることが要求される。接合深さを浅くすると、不純物濃度を高くすることが困難になり、不純物添加領域の抵抗を高くしてしまうことになり易い。
【０００４】
そこで、低抵抗ソース／ドレイン領域のチャネル側に、同導電型で接合深さの浅いエクステンション領域を形成し、さらに必要に応じてエクステンション領域を囲む逆導電型のポケット領域を形成するようになった。
【０００５】
不純物添加は、通常イオン注入によって行われるが、イオン注入した不純物はそのままでは電気的に不活性であり、活性化のための加熱（アニール)処理が必要である。活性化熱処理は、当初炉を用いて行なわれた。炉加熱において
は、炉心管を加熱することが必要であり、炉心管の熱容量が大きいため分単位のアニール時間を必要とする。
【０００６】
加熱による不純物の拡散を抑制して浅い接合を形成するためには、アニール時間を短縮する必要がある。炉心管を用いず、ハロゲンランプを用いた光によるラピッドサーマルアニール（ＲＴＡ）により、秒単位のアニール処理が可能となった。ＭＯＳトランジスタの微細化に応じて最高温滞在時間をゼロ秒（スパイクアニール）にしても、実質的な加熱時間は秒単位となる。さらに短い加熱時間を実現するため、レーザやアークランプを用いたミリ秒アニールが研究、開発されている。ミリ秒アニールでは、発光強度の半値幅がミリ秒オーダとなる。
【０００７】
光アニールは、アニール対象が光を吸収して、光エネルギを熱エネルギに変換することによって加熱されることに基づく。半導体集積回路装置において、シリコン面は垂直入射光に対する反射率が０.３程度、酸化シリコン面は垂直入射光に対する反射率が０．０４程度である。透過する光が０とすると、垂直入射光に対して、シリコン面の実効吸収率は０．７程度、酸化シリコン面の実効吸収率は０．９６程度となる。材質により吸収する光エネルギに明確な差が生じ、結果として生じる加熱温度にも明確な差が生じるはずである。
【０００８】
スパイクアニールは秒単位の加熱時間を有し、熱の拡散長は５ｍｍ程度である。アニール対象内の材質の差による加熱温度の不均一性はかなり緩和されると考えられる。ミリ秒アニールにおける加熱時間はミリ秒であり、Ｓｉ基板中の熱の拡散長は１００μｍオーダとなる。アニール対象内の材質の差による加熱温度の不均一性は無視できなくなるであろう。
【０００９】
特表２００１−５０９３１６号は、光アニールにおいて、アニール光源から発射した光はある程度の角度分布を持って対象物を照射することを指摘し、半導体集積回路装置において、ゲート電極はシリコン基板上に突出するので、ゲート電極によって入射光が遮られる領域には影が生じ、ゲート電極の側壁に入射する光はゲート電極側壁で反射され、さらに基板表面で反射されることを指摘している。
【００１０】
特開２００７−２７３５５０号は、Ｂのイオン注入においてＦまたはＮもイオン注入し、ミリ秒アニールを行なった後スパイクアニールも行なうと、接合深さが浅く、Ｂ濃度の高い不純物添加領域を形成できることを報告している。
【００１１】
特開２００８−２７９８８号は、シリコン基板上に光吸収膜を形成し、さらに高温処理が要求されるエクステンション領域やポケット領域上方には、光吸収膜中に凹凸を設け、光吸収を促進することを提案している。
【００１２】
ＣＡＤ(computer aided design)データから光アニールで生じるであろう温度バラツキを見積り、温度バラツキが一定の管理値を超えないように、チップ内の構成要素を再配置することも考えられる。近年の半導体集積回路装置の集積度は非常に大きくなっており、実際のチップ全体を光学的シミュレーションの対象として、吸収率のマップを作ることは非現実的である。何らかの簡略化した方法が求められる。
【００１３】
Oleg Gluschenkov (IBM): RTP conference 2006 Workshopは、チップ内に存在する厚さ方向(一次元）の構造、例えば素子分離領域、活性領域、ゲート電極、配線、を抽出し、それぞれの実効吸収率を算出し、それぞれの構造の密度マップを作成し、各構造の密度マップと実効吸収率から加重平均した実効吸収率マップを求め、実効吸収率マップから温度マップを求める方法を提案している。ＲＴＡ処理において、算出された吸収率マップと多結晶シリコン抵抗の間によい相関が得られることが報告されている。
【００１４】
光アニールに用いられる光は発散して角度分布を有しており、トレンチなどの三次元構造が存在すると、トレンチ側面での反射、続くトレンチ底面での反射等が生じ、平坦なシリコン表面とは異なる実効吸収率を示す。
【００１５】
本発明者は、ＲＴＰ  ｃｏｎｆｅｒｅｎｃｅ  ２００７において、トレンチの深さを０．１５μｍ、０．２０μｍ、０．２５μｍ、０．３０μｍ、０．３５μｍ、０．４０μｍと変化させた時の吸収率の変化を求め、トレンチの深さにほぼ比例して吸収率が増加し、トレンチの深さ０．４μｍでは平坦表面のＳｉ基板に対し約１５％高い実効吸収率を示すことを報告している。ＳＴＩの深さは、例えば３００−３５０ｎｍであり、平坦な表面を有するシリコン基板より無視できない程度吸収率は高くなると考えられる。一元構造の面積比のみから実効吸収率マップを求めると、このような深さによる変化を見落とすことになる。
【００１６】
【特許文献１】特表２００１−５０９３１６号公報
【特許文献２】特開２００７−２７３５５０号
【特許文献３】特開２００８−２７９８８号公報
【非特許文献１】Oleg Gluschenkov (IBM): RTP conference 2006 Workshop
【発明の開示】
【発明が解決しようとする課題】
【００１７】
半導体基板に三次元構造が存在すると、実効吸収率は増加することが判った。しかし、三次元構造を忠実にシミュレーションすることは、現実的ではない。
【００１８】
本発明の目的は、三次元構造を有する半導体基板の光アニール工程における実効吸収率分布を簡便に近似して実効吸収率分布を予測する工程を含む半導体装置の製造方法を提供することである。
【００１９】
本発明の他の目的は、半導体基板の光アニール工程における実効吸収率分布を簡便に調整できる半導体装置の製造方法を提供することである。    
【課題を解決するための手段】
【００２０】
本発明の1観点によれば、
（ａ）半導体基板に素子分離領域を形成することによって、素子分離領域に囲まれた活性領域を画定し、活性領域上方にゲート電極を形成すると共に素子分離領域上に配線を形成し、不純物をイオン注入し、光を照射してイオン注入した不純物を活性化することによって得られる半導体装置の設計データを準備する工程と、
（ｂ）前記半導体基板の平面内において厚さ方向の一次元構造を分類し、各一次元構造毎に入射光の反射率と面積密度とを加重平均した値と、異なる光学的特性の領域が形成する三次元構造の境界面の側面の面積と該三次元構造に依存する係数を加重平均した値とを用いて前記半導体基板の表面内における実効的光吸収率の二次元分布を求める工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００２１】
三次元構造の側面の面積に依存する項を追加することにより、実効吸収率のシミュレーションの精度を向上できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明者の考察に沿って説明する。
【００２３】
図１Ａは、ＣＭＯＳ構造のゲート電極用ポリシリコン層を形成した状態のシリコン基板の平面図である。図１Ｂ，１Ｃは、それぞれ一点破線ＩＢ−ＩＢ，ＩＣ−ＩＣに沿ったシリコン基板の断面図である。シリコン基板１に形成されたシャロートレンチアイソレーションによる素子分離領域ＳＴＩが、活性領域ＡＲ１，ＡＲ２を画定している。活性領域ＡＲ１にはｐ型不純物のイオン注入によりｐ型ウェルＰＷが形成され、活性領域ＡＲ２にはｎ型不純物のイオン注入によりｎ型ウェルＮＷが形成されている。活性領域表面を熱酸化してゲート酸化膜Ｇｏｘを形成し、その上にポリシリコン層ＰＳを堆積し、配線部分を含むゲート電極形状にパターニングしている。図１Ａに示すように、活性領域ＡＲ１，ＡＲ２上の部分がゲート電極ＧＥとなり、素子分離領域ＳＴＩ上の部分が配線ＧＷとなる。ゲート電極ＧＥ外のゲート酸化膜Ｇｏｘは、除去されている場合を示す。
【００２４】
深さ方向の光学的一次元構造を考察する。近年、ゲート酸化膜は厚さ１ｎｍ−１．５ｎｍと極めて薄くなり、光学的にバルクの酸化シリコンとは異なる性質を示す。これを酸化シリコン膜と呼ぶ。素子分離領域ＳＴＩは、酸化シリコン層の下にシリコン層が存在する酸化シリコン層／シリコン層である。活性領域ＡＲは、シリコン層のみである。ゲート電極ＧＥは、ポリシリコン層／酸化シリコン膜／シリコン層である。配線ＧＷは、ポリシリコン層／酸化シリコン層／シリコン層である。これら４種類の一次元構造は、それぞれの構成に応じた実効吸収率αＳＴＩ、αＡＲ、αＧＥ，αＧＷを有する。
【００２５】
Oleg Gluschenkovが報告したシミュレーション方法は、一定領域内の実効吸収率［α］を、
［α］  ＝  αＳＴＩ・ＳＳＴＩ＋αＡＲ・ＳＡＲ＋αＧＥＳＧＥ＋αＧＷ・ＳＧＷ
と近似する方法である。ここで、ＳＳＴＩ、ＳＡＲ、ＳＧＥ、ＳＧＷは、素子分離領域ＳＴＩ、活性領域ＡＲ、ゲート電極ＧＥ、配線ＧＷの各一次元構造の面積比率である。これを比較例とする。この近似によれば、シリコン基板にトレンチを形成しても、一次元構造はどこでもシリコン層のみであり、ブランケットシリコンウエハと差がないことになる。三次元構造の影響を実験的に確認するため、幾つかのサンプル構造を考えた。
【００２６】
図２Ａはシリコンウエハの断面図、図２ＡＰはシリコンウエハの斜視図を示す。シリコンウエハＷＦは板状のシリコン層である。三次元構造を有さない、基準となる構造である。
【００２７】
図２Ｂはシリコンウエハに格子状のトレンチを形成した状態のシリコンウエハの断面図、図２ＢＰはその状態のシリコンウエハの斜視図である。格子状のトレンチＴＲに囲まれて、矩形の島状シリコン領域ＩＳが形成されている。トレンチの幅が島状シリコン領域の間隔となる。この状態をトレンチ構造と呼ぶことにする。島状シリコン領域の平面形状を０．５μｍ×０．５μｍの正方形とし、島状シリコン領域間の間隔（トレンチの幅）を０．５μｍ、１．０μｍ、１．５μｍ，２．５μｍ，３．５μｍと変化させたサンプルを作成した。トレンチの深さは、０．３μｍとした。
【００２８】
図２Ｃは、トレンチＴＲに酸化シリコン層ＯＸを埋め込んでＳＴＩを形成した状態を示すシリコンウエハの断面図である。図２ＣＰはその状態のシリコンウエハの斜視図である。この状態をＳＴＩ構造と呼ぶことにする。
【００２９】
図２Ｄは、島状シリコン領域ＩＳ上に厚さ１．０ｎｍのゲート酸化膜を介して高さ１００ｎｍのポリシリコン層ＰＳを形成した状態を示すシリコンウエハの断面図である。図２ＣＰはその状態のシリコンウエハの斜視図である。ポリシリコン層ＰＳは、ＳＴＩ上には延在しない。ポリシリコン層ＰＳはゲート電極を近似する。この状態をトランジスタ構造と呼ぶことにする。
【００３０】
図２Ｂ，２ＢＰにおいて、島状シリコン領域ＩＳ上面に照射された光は、ウエハＷＦ表面と同様にシリコン表面で反射を生じるであろう。トレンチＴＲ側面に照射された光は、トレンチ側面で反射されてトレンチ底面に向かい、更に反射されるであろう。図２Ｄ，２ＤＰにおいて、ポリシリコン層ＰＳ側面で反射された光も、周辺領域に向かいＳＴＩ表面で更に反射されるであろう。このように立体的な三次元構造が存在する場合、三次元構造を無視するとシミュレーション精度は悪くなる。厳密に三次元構造をシミュレーションすることは、作業量を膨大にし、非現実的となろう。
【００３１】
本発明者は、三次元構造を対象に取り込み、側面（光学的界面）の面積に応じる項を追加することを考えた。ＳＴＩの深さや、ゲート電極の高さがチップ内で一定の場合は、面積＝周辺長×高さの内、高さは係数に取り込み、変数は周辺長とすることができる。この時、一定領域内の実効吸収率［α］は、以下のように近似される。
【００３２】
［α］  ＝  αＳＴＩ・ＳＳＴＩ＋αＡＲ・ＳＡＲ＋αＧＥＳＧＥ＋αＧＷ・ＳＧＷ
＋εＳＴＩ・ＬＳＴＩ＋εＡＲ・ＬＡＲ＋εＧＥ・ＬＧＥ＋εＧＷ・ＬＧＷ
ここで、上段は前述の一次元構造の項であり、下段が三次元構造による項である。Ｌはそれぞれの三次元構造の周辺長を表わし、εはそれぞれの係数である。この近似を例と呼ぶ。
【００３３】
ゲート電極のように、基板表面から突出する構造において、側面は孤立している場合が多く、側面の面積を取り入れる近似により、精度はかなり向上することが期待される。トレンチの場合は対向面があり、対向面間の間隔も影響するであろう。平均化した対向面の影響は、係数に取り込むことができよう。
【００３４】
それぞれのサンプルにイオン注入し、サンプル表面にイオン注入ダメージを発生させる。ダメージの生じたサンプルにフラッシュランプアニール（ＦＬＡ）を行い、その後残留ダメージを測定する。残留ダメージ量は、ＦＬＡ処理時の表面温度の関数となっており、表面温度が高いほど残留ダメージ量は少なくなる。
【００３５】
ブランケットウエハの残留ダメージ量に対する三次元構造サンプルの残留ダメージ量の比から、実効吸収率を求めた。
【００３６】
このようにして実験的に求めた実効吸収率を、一次元構造のみを対象とした比較例によるシミュレーションで求めた実効吸収率、三次元構造を上から見たときの周辺長（境界長）に比例する項目を追加した例によるシミュレーションで求めた実効吸収率と比較していく。
【００３７】
図３は、トレンチ構造の結果を示すグラフである。比較例では三次元構造を考慮しないので、算出した実効吸収率はトレンチの幅によらず、シリコンウエハと同じ一定値となる。実験値はトレンチの幅が狭くなるほど、相対的実効吸収率が高くなる。例によれば、トレンチの幅が狭くなるほど、トレンチの周辺長は大きくなる。トレンチの幅が狭くなるほど相対的実効吸収率が大きくなる挙動を正しく記述できる。
【００３８】
図４は、ＳＴＩ構造の結果を示すグラフである。比較例では、トレンチの幅が狭くなるほど、シリコンより実効吸収率の高い酸化シリコン層の面積が減少するので、相対的実効吸収率も減少する。実験値は、トレンチの幅が狭くなるほど相対的実効吸収率が大きくなっている。例によれば、トレンチの幅が狭くなるほど、ＳＴＩの周辺長が大きくなる。トレンチの幅が狭くなるほど相対的実効吸収率が大きくなる挙動を正しく記述できる。
【００３９】
図５は、トランジスタ構造の結果を示すグラフである。比較例によれば、シリコン層上にポリシリコン層が配置される。図４と同様の変化となる。実験値はトレンチの幅が狭くなるほど相対的実効吸収率が増加し、増加の程度は図４の場合より大きい。シリコン／酸化シリコン界面に加え、シリコン／空気界面が生じている影響と思われる。例によれば、ポリシリコン層の周辺長の係数を調整できるので、実験結果を記述できるシミュレーション結果が得られる。
【００４０】
図３〜図５に結果から明らかなように、厚さ方向の位置次元構造のみを考察する比較例によれば、実験値の挙動を記述することができないが、三次元構造の側面の面積、ないし周辺長に依存する項目を取り込むことにより、実験値の挙動を記述可能となる。
【００４１】
図６は、実施例による半導体装置の製造方法における実効吸収率マップ作成プロセスを示すフローチャートである。
【００４２】
ステップＳｔ１において、ＳＴＩとポリシリコン層のＣＡＤデータから、三次元構造の境界面の側面の面積を取り入れたシミュレーションにより、チップ内の実効吸収率マップを作成する。高さ一定の三次元構造に対しては、側面の面積を境界の周辺長で近似できる。マップの分解能は光アニールの種類に応じて決めることが望ましい。ミリ秒アニールであれば、熱の拡散長１００μｍよりも十分に小さい１０μｍ□以下の分解能が望ましい。
【００４３】
ステップＳｔ２において、実効吸収率マップから温度マップを作成する。高温滞在時間を考慮した、横方向熱拡散による平均化も考慮することが望ましい。
【００４４】
ステップＳｔ３において、チップ内の温度マップと各素子の配置から、アニール後の各素子の特性マップを作成する。通常、高温ほど特性が優れるが、素子毎に温度に対する感度が異なるので、感度の差も考慮する。
【００４５】
ステップＳｔ４において、各素子の特性のバラツキをチェックし、許容範囲内に収まるかをチェックする。例えば、到達温度１２００℃のミリ秒アニールにおいて、チップ内の温度差を５０℃以内に抑える場合には、チップ内の実効吸収率のバラツキを７％以下に抑えることが望ましい。
【００４６】
ステップＳｔ５において、許容範囲を満たしていない場合は、対策を講じる。チップ内の広い範囲での温度分布の調整には、ダミーパターンの密度を調整することや、温度感度の高い素子の位置を移動することが考えられる。
【００４７】
回路領域間の温度差は、このような対策で対応することが難しい。ロジックデバイスにおいて、最もパターン密度が高いのはＳＲＡＭ領域である。ＳＲＡＭは、４つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタを含む６トランジスタで単位セルを構成する。
【００４８】
図７Ａは、ＳＲＡＭ領域の平面パターン例を示す平面図である。素子分離領域ＳＴＩに囲まれて縦に長い活性領域ＡＲが並列に配置され、横方向にゲート電極となるポリシリコン層ＰＳが配置されている。
【００４９】
図７Ｂは、他の回路領域のトランジスタの平面パターン例を示す平面図である。素子分離領域ＳＴＩに囲まれた１つの活性領域ＡＲを横方向に横断してポリシリコン層ＰＳが配置されている。ポリシリコン層ＰＳに沿うチャネル幅は、ＳＲＡＭ領域のトランジスタのチャネル幅の数倍になる。
【００５０】
単位面積当たりの、活性領域の周辺長の和、及びポリシリコン層の周辺長の和は、ＳＲＡＭ領域よりかなり小さくなる。従って、実効吸収率が低下し、到達温度が低くなる。
【００５１】
到達温度を均一化するためには、ＳＲＡＭ領域のパターン密度を下げるか、他の回路領域のパターン密度を上げることが考えられる。ＳＲＡＭ領域のパターン密度を下げることは、ＳＲＡＭ領域の面積を増大する（チップ面積を増大する）ことになるので、好ましくない。すると他の回路領域のパターン密度を上げることになろう。
【００５２】
図７Ｃは、図７Ｂに代わるパターン例を示す平面図である。図７Ｂの１つのトランジスタが図７Ｃの８つのトランジスタに置き換えられ、８つのトランジスタのソースＳ、ドレインＤ，ゲートＧは並列に接続される。
【００５３】
ポリシリコン抵抗素子は、一般的にＳＴＩ上に配置される。ＳＴＩの深さが３００ｎｍ程度、ポリシリコン層の高さが１００ｎｍ〜２００ｎｍの場合、フラッシュランプアニールで用いられるキセノンアークランプやアルゴンアークランプの光に対する吸収率が低い（反射率が高い）。ミリ秒アニールにおけるＳｉ中の熱の拡散長と同程度以上のサイズのポリシリコン抵抗素子が存在した場合、周辺長密度も小さい。光アニールにおける実効吸収率が小さくなり、表面温度がＳＲＡＭ領域よりも低くなる。不純物の活性化率が低くなる。
【００５４】
図８Ａは、ポリシリコン抵抗素子のパターン例を示す平面図である。素子分離領域ＳＴＩの上にポリシリコン層パターンＰＳが配置されている。三次元構造の周辺長が小さい。
【００５５】
図８Ｂは、周辺長を大きくするパターン例を示す平面図、図８ＢＶは図８Ｂ中縦方向の断面図である。図８Ａの１つのポリシリコン層ＰＳに代え、複数のポリシリコン層を並列接続する。ポリシリコン層の周辺長が増大する。複数のポリシリコン抵抗素子が並列接続され、１つの抵抗素子として機能する。
【００５６】
図８Ｃは、周辺長を大きくする他のパターン例を示す平面図、図８ＣＶは図８Ｃ中縦方向の断面図である。ポリシリコン層ＰＳが配置されないＳＴＩ領域にダミー活性領域ＤＡＲを配置し、ＳＴＩ−活性領域界面も増大している。周辺長が更に増大する。
【００５７】
活性領域表面を利用したキャパシタは、ゲート電極作成プロセスを利用して、活性領域表面に酸化シリコン等の絶縁膜を形成し、その上にポリシリコン層を堆積して、作成する。対向面積で容量を形成する。
【００５８】
図９Ａは、キャパシタの構成を示す平面図、図９ＡＶは断面図である。素子分離領域ＳＴＩに囲まれて活性領域ＡＲが画定される。活性領域表面に絶縁膜ＯＸを形成し、その上にポリシリコン膜ＰＳを堆積し、活性領域ＡＲを内包する形状にパターニングする。ミリ秒アニールにおけるＳｉ中の熱の拡散長と同程度以上のサイズのキャパシタ素子を形成した場合、周辺長密度は小さい。光アニールにおける実効吸収率が小さくなり、表面温度がＳＲＡＭ領域よりも低くなる。周辺長密度を挙げることにより、実効吸収率を上げることが可能である。
【００５９】
図９Ｂは、活性領域を分割した構成を示す平面図、図９ＢＶはその断面図である。活性領域中に格子状の素子分離領域ＳＴＩを形成し、活性領域ＡＲを分割している。
【００６０】
図９Ｃはポリシリコン層ＰＳの上部電極も分割した構成を示す平面図、図９ＣＶはその断面図である。ポリシリコン層も分割することにより、側面が形成され、周辺長が増大する。
【００６１】
図９Ｄに示すように、ポリシリコン電極の周辺を直線状でなく、ジグザグ状にして、周辺長を更に増大することもできる。
【００６２】
以上説明したような手段により、周辺長のバラツキを低減することができる。バラツキを許容範囲に収めた後、実際の半導体装置の製造工程を行う。
【００６３】
図１０Ａ〜１０Ｋは、上述の手法により活性領域とゲート電極のレイアウトを設計したＣＭＯＳトランジスタを製造する方法を工程を追って示す断面図である。
【００６４】
図１０Ａに示すように、シリコン基板１に活性領域３、４を画定する素子分離領域２を形成する。例えば、シリコン基板上に酸化膜、窒化膜を積層し、レジストパターンを用いてパターニングし、窒化シリコンパターンをマスクとして、シリコン基板を深さ３００ｎｍ〜３５０ｎｍエッチングして素子分離用のシャロートレンチ（溝）を形成する。必要に応じてトレンチ表面に酸化膜、窒化膜等のライナを形成し、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）による酸化膜でトレンチ内を埋め、不要の絶縁膜を化学機械研磨（ＣＭＰ）で除去する。このようにして、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成する。活性領域３にｐ型不純物を注入してｐウェル（ｎチャネル領域）３ａを形成し、活性領域４にｎ型不純物を注入してｎウェル（ｐチャネル領域）４ａを形成する。活性領域３，４表面を熱酸化し、必要に応じて窒素を導入してゲート絶縁膜５を形成する。ゲート絶縁膜５上に多結晶シリコン膜をＣＶＤで堆積し、レジストマスクを用いたエッチングでゲート電極６をパターニングする。
【００６５】
ＳＲＡＭ領域のＣＭＯＳトランジスタであれば、1つのトランジスタ機能を1つのトランジスタ構造で実現する。ＳＲＡＭ以外の回路領域の容量の大きなトランジスタであれば、図７Ｃで示したように複数のトランジスタ構造を並列接続して1つのトランジスタ機能を持たせることもある。
【００６６】
図１０Ｂに示すように、レジストマスク７でｐチャネル用活性領域４を覆う。レジストマスク７から露出するｎチャネル用活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側にｐ型不純物であるインジウム（Ｉｎ）を、チルト角０°〜４５°の対称的な４方向から、加速エネルギ３０ｋｅＶ〜１００ｋｅＶ、ドーズ量５Ｅ１２ｃｍ−２〜２Ｅ１３ｃｍ−２でイオン注入し、ｐ型ポケット領域１１を形成する。チルト角をいう時は、上記同様に対称的な４方向からイオン注入するものとする。上述のドーズ量は１方向からのドーズ量であり、４方向からイオン注入する場合総ドーズ量は４倍になる。
【００６７】
図１０Ｃに示すように、続いて、エクステンション領域を形成するためのイオン注入を行う。具体的には、レジストマスク７から露出するｎチャネル用活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。Ａｓのイオン注入の条件としては、加速エネルギを１ｋｅＶ〜５ｋｅＶ（０．５ｋｅＶ〜１０ｋｅＶでもよい）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でもよい）とする。
【００６８】
エクステンション領域の接合は浅い位置に作成することが望まれる。不純物の拡散を抑制するためにはミリ秒アニールの利用が好ましい。
【００６９】
図１０Ｄに示すように、レジストマスク７を灰化処理等により除去した後、スパイクアニールを行う。アニール条件としては、９００℃〜１０５０℃でほぼ０秒のＲＴＡとし、窒素等の不活性雰囲気中で行う。なお、このアニール処理では、特にポケット領域１１の形成のためにイオン注入したＩｎの電気的活性を向上させることを考慮しており、以降の熱処理及び熱工程の調整により省略することが可能である。
【００７０】
図１０Ｅに示すように、ｎチャネル用活性領域３を覆い、ｐチャネル用活性領域４を開口するレジストマスク８を形成する。ポケット領域を形成するためのイオン注入を行う。具体的には、レジストマスク８から露出するｐチャネル用活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。Ｓｂのイオン注入の条件としては、加速エネルギを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。
【００７１】
図１０Ｆに示すように、ｐチャネル用活性領域４にフッ素（Ｆ）をイオン注入する。具体的には、レジストマスク８から露出するｐチャネル用活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側にＦを注入し、後述するエクステンション領域１６とほぼ重なるようにＦ拡散領域１５を形成する。この注入の条件としては、加速エネルギを１ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００７２】
図１０Ｇに示すように、ｐ型エクステンション領域を形成するためのイオン注入を行う。具体的には、レジストマスク８から露出するｐチャネル用活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側に、ｐ型不純物、ホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。Ｂのイオン注入の条件としては、加速エネルギを０．５ｋｅＶ以下（１ｋｅＶ以下でもよい）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でもよい）とする。その後、レジストマスクは除去する。
【００７３】
図１０Ｈに示すように、Ｎ２雰囲気中でミリ秒（ｍｓｅｃ）アニールを施す。ミリ秒アニールは、加熱温度１１００℃以上１４００℃以下、加熱時間０．０１ｍｓｅｃ以上１００ｍｓｅｃ以下で行う。加熱時間は、特に０．１ｍｓｅｃ以上、１０ｍｓｅｃ以下とすることが好ましい。ミリ秒アニール処理により、不純物をほとんど拡散させずに、急速ランプアニール（ＲＴＡ）では得られなかった高い活性化率で不純物を活性化し、イオン注入時に生じたダメージも回復できると考えられる。上述の再設計手法により、ＳＴＩ（または活性領域）及びゲート電極（ゲート配線を含む）の周辺長のバラツキを一定範囲に納めることにより、ミリ秒アニール時のチップ内温度バラツキを低減できる。
【００７４】
図１０Ｉに示すように、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール９を形成する。
【００７５】
図１０Ｊに示すように、レジストマスクを用いて活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。具体的には、ｎチャネル用活性領域３のみを開口するレジストマスクを形成し、ｎチャネル用活性領域３に、ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側にｎ型不純物、リン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入条件としては、加速エネルギを５ｋｅＶ〜２０ｋｅＶ（１ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２（２×１０１５／ｃｍ２〜２×１０１６ｃｍ２でもよい）とし、チルト角を０°〜１０°（０°〜３０°でもよい）とする。その後、レジストマスクは除去する。次に、ｐチャネル用活性領域４のみを開口するレジストマスクを形成し、レジストマスクから露出するｐチャネル用活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側にｐ型不純物、Ｂをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。その後、レジストマスクは除去する。
【００７６】
図１０Ｋに示すように、１０００℃〜１０５０℃でほぼ０秒（９００℃〜１１００℃、１０秒以下でもよい）のスパイクアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。スパイクアニール（ＲＴＡ）処理の後に、Ｎ２雰囲気中でミリ秒アニールを施してもよい。ミリ秒アニールは、加熱温度１１００℃以上１４００℃以下、加熱時間０．０１ｍｓｅｃ以上１００ｍｓｅｃ以下で行う。加熱時間は、特に０．１ｍｓｅｃ以上、１０ｍｓｅｃ以下とすることが好ましい。ミリ秒アニール処理により、不純物をほとんど拡散させずに、急速ランプアニール（ＲＴＡ）では得られなかった高い活性化率で不純物を活性化することができ、トランジスタの寄生抵抗の低減や、ポリシリコンゲートの電気容量換算膜厚の薄膜化等により、トランジスタの駆動電流が増大する。イオン注入時に生じたダメージも回復できる。スパイクアニールの前に、Ｎ２雰囲気中でミリ秒アニールを施してもよい。前述の効果の外、イオン注入時に生じたダメージも回復でき、スパイクアニール処理時のイオン注入ダメージの影響によるディープＳ／Ｄ領域の不純物の異常拡散を抑制することができる。
【００７７】
これにより、ｎチャネル用活性領域３には、ポケット領域１１、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐチャネル用活性領域４には、ポケット領域１４、Ｆ拡散領域１５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
【００７８】
その後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ＣＭＯＳ半導体装置を完成させる。配線形成工程などに関しては、種々の公知技術を用いることができる。
【００７９】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限される物ではない。例えば、種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８０】
以下、本発明の特徴を付記する。
【００８１】
（付記１）
半導体基板に素子分離領域を形成することによって、素子分離領域に囲まれた活性領域を画定し、活性領域上方にゲート電極を形成すると共に素子分離領域上に配線を形成し、不純物をイオン注入し、光を照射してイオン注入した不純物を活性化することによって得られる半導体装置の設計データを準備する工程と、
前記半導体基板の平面内において厚さ方向の一次元構造を分類し、各一次元構造毎に入射光の反射率と面積密度とを加重平均した値と、異なる光学的特性の領域が形成する三次元構造の境界面の側面の面積と該三次元構造に依存する係数を加重平均した値とを用いて前記半導体基板の表面内における実効的光吸収率の二次元分布を求める工程と、
を含む半導体装置の製造方法。
【００８２】
（付記２）
前記二次元分布を求める工程において、前記境界面の側面の面積を前記境界面の周辺長を用いて近似する付記１記載の半導体装置の製造方法。
【００８３】
（付記３）
前記実効的光吸収率の二次元分布から、前記光を照射してイオン注入した不純物を活性化する工程における前記半導体基板の表面内における二次元温度分布を算出する工程と、
前記二次元温度分布と各種素子のレイアウト情報から、前記各種素子の特性バラつきを算出する工程と、
前記各種素子の特性バラつきを、予め定めた管理値と比較する工程と、
を更に含む付記１または２記載の半導体装置の製造方法。
【００８４】
（付記４）
前記各種素子の特性バラツキに基づき、前記各種素子の配置、構造の少なくとも１つを変更して、バラつきを低減できるように半導体装置の設計データを更新する工程と、
を更に含む付記３記載の半導体装置の製造方法。
【００８５】
（付記５）
前記半導体装置の設計データを更新する工程が、ＳＲＡＭ以外の領域の構成要素の前記周辺長を増加する付記４記載の半導体装置の製造方法。
【００８６】
（付記６）
前記半導体装置の設計データを更新する工程が、ＭＯＳトランジスタ素子、抵抗素子、キャパシタ素子の少なくとも一つを複数のサブ素子の並列接続で構成する付記５記載の半導体装置の製造方法。
【００８７】
（付記７）
前記半導体装置の設計データを更新する工程の後、再び付記３の工程を繰り返す工程と、
を含む付記４〜６のいずれか１項記載の半導体装置の製造方法。
【００８８】
（付記８）
前記付記３の工程を繰り返す工程の後、半導体ウエハに素子分離領域を形成して活性領域を画定し、活性領域表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を堆積し、ゲート電極層をパターニングし、活性領域にイオン注入し、光アニールで活性化する工程、
を含む付記7記載の半導体装置の製造方法。
【００８９】
（付記９）
前記活性領域に対するイオン注入は、ポケット領域のイオン注入とエクステンション領域のイオン注入を含む付記8記載の半導体装置の製造方法。
【００９０】
（付記１０）
前記光アニールはミリ秒アニールである付記9記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９１】
【図１】図１Ａ、１Ｂ，１Ｃは、ＣＭＯＳ構造のゲート電極を形成した状態のシリコン基板の平面図、及び断面図である。
【図２】図２Ａ〜２Ｄは、作成した４種類のサンプルの構成を示す断面図、図２ＡＰ〜２ＤＰは、それぞれ図２Ａ〜２Ｄの状態の斜視図である。
【図３】図３は、トレンチ構造のシミュレーション結果を実験結果と共に示すグラフである。
【図４】図４は、ＳＴＩ構造のシミュレーション結果を実験結果と共に示すグラフである。
【図５】図５はトランジスタ構造のシミュレーション結果を実験結果と共に示すグラフである。
【図６】図６は、実効吸収率マップ、温度マップ、特性マップ作成工程と修正工程を含む半導体装置設計方法のフローチャートである。
【図７】図７Ａ，７Ｂ，７Ｃは、ＳＲＡＭ領域の平面配置例と他の回路領域の従来例トランジスタの平面配置例、および他の回路領域のトランジスタの代替平面配置例を示す平面図である。
【図８】図８Ａ，８Ｂ，８Ｃは、ポリシリコン抵抗素子の従来例平面配置例、および代替平面配置例を示す平面図、図８ＢＶ，８ＣＶは、図８Ｂ，８Ｃの構成の断面図である。
【図９】図９Ａ，９Ｂ，９Ｃは、従来例によるキャパシタ、代替キャパシタの構成を示す平面図、図９ＡＶ，９ＢＶ，９ＣＶは、図９Ａ，９Ｂ，９Ｃの構成の断面図、図９Ｄは電極形状の変形例を示す平面図である。
【図１０−１】／
【図１０−２】／
【図１０−３】図１０Ａ〜１０Ｋは、ＣＭＯＳ半導体装置の製造方法の主要工程を示す断面図である。
【符号の説明】
【００９２】
ＷＦ    ウエファ
ＴＲ    トレンチ
ＩＳ    島状シリコン領域
ＯＸ    酸化膜
ＳＴＩ    素子分離領域（シャロートレンチアイソレーション）
ＡＲ    活性領域
ＤＡＲ    ダミー活性領域
ＰＳ    ポリシリコン層
ＧＥ    ゲート電極
ＧＷ    ゲート配線
α    （実効）吸収率
Ｓ    面積
Ｌ    周辺長
Ｓｔ    ステップ
１    Ｓｉ基板
２    ＳＴＩ
３、４    活性領域
５    ゲート絶縁膜
６    ゲート電極
７，８    レジストマスク
９    サイドウォール
１１    ｐ型ポケット領域
１３    ｎ型エクステンション領域
１４    ｎ型ポケット領域
１５    Ｆドープ領域
１６    ｐ型エクステンション領域
１７    ｎ型ディープＳ／Ｄ領域
１８    ｐ型ディープＳ／Ｄ領域
【図１】
2009290060.tif 000003
【図２】
2009290060.tif 000004
【図３】
2009290060.tif 000005
【図４】
2009290060.tif 000006
【図５】
2009290060.tif 000007
【図６】
2009290060.tif 000008
【図７】
2009290060.tif 000009
【図８】
2009290060.tif 000010
【図９】
2009290060.tif 000011
【図１０−１】
2009290060.tif 000012
【図１０−２】
2009290060.tif 000013
【図１０−３】
2009290060.tif 000014