(57)【要約】【課題】Ｓｉウエハ等の半導体基板上に形成された特に高アスペクト比の穴に、バリア層やＡｌ層等となるターゲット材料を成膜した際に、穴の側壁面及び底面をターゲット材料で完全に覆うことを可能にすることにより、スパイクの発生や導通不良の発生を防止することが可能な、半導体素子の製造方法を提供する。【解決手段】半導体基板１上の絶縁層２に穴３を形成する。ターゲット５と半導体基板１との距離を第１の値Ｌ２とする第１のスパッタリングによってターゲット材料５ａを穴３に成膜し、上記距離を第１の値Ｌ２よりも小さい第２の値Ｌ１とする第２のスパッタリングにより、ターゲット材料５ａを穴３に成膜する。第１のスパッタリングは異方性スパッタリングであり、第２のスパッタリングは等方性スパッタリングである。また、第１のスパッタリングはロングスロースパッタである。【選択図】図２
2009224756.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されている絶縁層に穴を形成する穴形成工程と、
前記穴形成工程の後に、ターゲットと前記半導体基板との距離を第１の値とする第１のスパッタリングにより、前記ターゲットを構成するターゲット材料を前記穴に成膜する第１の成膜工程と、
前記第１の成膜工程の後に、前記半導体基板と前記ターゲットとの距離を、前記第１の値よりも小さい第２の値とする第２のスパッタリングにより、前記ターゲット材料を前記穴に成膜する第２の成膜工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記第１のスパッタリングは異方性を有するスパッタリングであり、前記第２のスパッタリングは等方性を有するスパッタリングであることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記第１のスパッタリングはロングスロースパッタであることを特徴とする請求項１または２記載の半導体素子の製造方法。
【請求項４】
前記穴形成工程は、
前記絶縁層上に、開口部を有するレジスト層を形成する第１の形成工程と、
前記第１の形成工程の後に、前記レジスト層をマスクとして前記絶縁層に等方性のエッチングを行って、前記絶縁層に所定の開口径を有する凹部を形成する第２の形成工程と、
前記第２の形成工程の後に、前記レジスト層をマスクとして、前記凹部が形成されている領域の前記絶縁層に異方性のエッチングを行って、前記凹部に連接し前記開口径よりも小さい穴径を有する穴を形成する第３の形成工程と、
前記第３の形成工程の後に、前記レジスト層を除去する除去工程と、
を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、半導体基板上に形成された高アスペクト比の穴に、ターゲット材料をスパッタリングにより成膜する成膜工程を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子を製造する過程において、一般的に、Ｓｉ（シリコン）ウエハ等の半導体基板上に絶縁層を形成し、この絶縁層に穴を形成した後、この穴に例えばＴｉ（チタン）やＴｉＮ（窒化チタン）等からなるバリア層及びＡｌ（アルミニウム）層をそれぞれスパッタリングにより成膜する成膜工程がある。成膜された上記穴は半導体基板に導通するビアホールとなる。
【０００３】
ところで、半導体素子におけるさらなる高集積化及び高密度配線化により、高アスペクト比のビアホールを安定して形成することが重要になってきている。ここで、高アスペクト比とは、ビアホール（穴）の直径に対する深さの比率が２以上のものを称す。
【０００４】
高アスペクト比の穴に、バリア層やＡｌ層等となる所定のターゲット材料を、通常のスパッタリングにより成膜した場合の課題について、図１２を用いて説明する。
図１２は、高アスペクト比の穴にバリア層やＡｌ層等となるターゲット材料を通常のスパッタリングにより成膜した場合の課題を説明するための模式的断面図であり、同図中の（ａ）は通常のスパッタリングを説明するためのものであり、（ｂ）は高アスペクト比の穴にターゲット材料が成膜された状態を示すものである。
【０００５】
図１２（ａ）に示すように、通常のスパッタリングは、特定の成膜方向性を有さない等方性のスパッタリングである。このため、図１２（ｂ）に示すように、半導体基板１００の中央部の穴１０２ａ及び外周部の穴１０２ｂには、ターゲット１０４を構成するターゲット材料１０４ａが同じような付き回り性を有して成膜されるものの、絶縁層１０６のエッジ部Ｅ１０６に集中的に成膜されるため、成膜が進むにつれて、穴１０２ａ，１０２ｂの開口部Ａ１０２が特に狭くなる。
このため、通常のスパッタリングでは、ターゲット材料１０４ａは、穴１０２ａ，１０２ｂの側壁面Ｂ１０２を覆って成膜される一方、底面Ｃ１０２が完全に覆われずに成膜される場合がある。
穴１０２ａ，１０２ｂの底面Ｃ１０２がターゲット材料１０４ａで完全に覆われていないと、Ａｌ層からＳｉウエハ１００へのＡｌの異常成長によるスパイクが発生してリーク電流が増加したり、穴１０２ａ，１０２ｂへの他のターゲット材料の埋め込み性が悪化して導通不良が発生する場合がある。
【０００６】
そこで、上記課題を解決するための手段として、ロングスロースパッタ法を用いてターゲット材料を成膜する成膜方法がある（例えば特許文献１）。
【特許文献１】特開２００５−３３２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、高アスペクト比の穴に、バリア層やＡｌ層等となるターゲット材料を、ロングスロースパッタ法により成膜した場合の課題について、図１３を用いて説明する。
図１３は、高アスペクト比の穴にバリア層やＡｌ層等となるターゲット材料をロングスロースパッタ法により成膜した場合の課題を説明するための模式的断面図であり、同図中の（ａ）はロングスロースパッタ法を説明するためのものであり、（ｂ）は半導体基板２００の中央部に形成された高アスペクト比の穴２０２ａを、（ｃ）は外周部に形成された高アスペクト比の穴２０２ｂを、それぞれ示すものである。
【０００８】
図１３（ａ）に示すように、ロングスロースパッタ法は、ターゲット２０４と半導体基板２００との距離Ｌ２００が、図１２（ａ）に示す通常のスパッタリングの距離Ｌ１００よりも長いので、特定の成膜方向性を有する異方性のスパッタリングである。また、ロングスロースパッタ法は、通常のスパッタリングよりも成膜速度が遅い。
このため、ロングスロースパッタ法を用いれば、通常のスパッタリングのようにターゲット材料２０４ａが絶縁層２０６のエッジ部Ｅ２０６に集中的に成膜されることを防止することができる。
【０００９】
しかしながら、ロングスロースパッタ法では、図１３（ｂ）に示すように、半導体基板２００の中央部では、ターゲット２０４を構成するターゲット材料２０４ａが、穴２０２ａの側壁面Ｂ２０２ａ及び底面Ｃ２０２ａを覆って良好に成膜されるものの、図１３（ｃ）に示すように、半導体基板２００の外周部では、ターゲット材料２０４ａが穴２０２ｂに対して斜め上方から浅い角度で成膜されるため、穴２０２ｂの底面Ｃ２０２ｂをターゲット材料２０４ａで覆うことは可能であるが、穴２０２ｂの側壁面Ｂ２０２ｂがターゲット材料２０４ａで完全に覆わずに成膜される場合がある。
穴２０２ｂの側壁面Ｂ２０２ｂがターゲット材料２０４ａで完全に覆われていないと、この穴２０２ｂへの他のターゲット材料を成膜した際の埋め込み性が悪化して導通不良が発生する場合がある。
【００１０】
そこで、本発明が解決しようとする課題は、Ｓｉウエハ等の半導体基板上に形成された特に高アスペクト比の穴に、バリア層やＡｌ層等となるターゲット材料を成膜した際に、穴の側壁面及び底面をターゲット材料で完全に覆うことを可能にすることにより、スパイクの発生や導通不良の発生を防止することが可能な、半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本願各発明は次の半導体素子の製造方法を提供する。
１）半導体基板（１）上に形成されている絶縁層（２）に穴（３）を形成する穴形成工程と、前記穴形成工程の後に、ターゲット（５）と前記半導体基板との距離を第１の値（Ｌ２）とする第１のスパッタリングにより、前記ターゲットを構成するターゲット材料（５ａ）を前記穴に成膜する第１の成膜工程と、前記第１の成膜工程の後に、前記半導体基板と前記ターゲットとの距離を、前記第１の値よりも小さい第２の値（Ｌ１）とする第２のスパッタリングにより、前記ターゲット材料を前記穴に成膜する第２の成膜工程と、を有することを特徴とする半導体素子の製造方法。
２）前記第１のスパッタリングは異方性を有するスパッタリングであり、前記第２のスパッタリングは等方性を有するスパッタリングであることを特徴とする１）記載の半導体素子の製造方法。
３）前記第１のスパッタリングはロングスロースパッタであることを特徴とする１）または２）記載の半導体素子の製造方法。
４）前記穴形成工程は、前記絶縁層上に、開口部を有するレジスト層を形成する第１の形成工程と、前記第１の形成工程の後に、前記レジスト層をマスクとして前記絶縁層に等方性のエッチングを行って、前記絶縁層に所定の開口径を有する凹部を形成する第２の形成工程と、前記第２の形成工程の後に、前記レジスト層をマスクとして、前記凹部が形成されている領域の前記絶縁層に異方性のエッチングを行って、前記凹部に連接し前記開口径よりも小さい穴径を有する穴を形成する第３の形成工程と、前記第３の形成工程の後に、前記レジスト層を除去する除去工程と、を有することを特徴とする１）乃至３）のいずれかに記載の半導体素子の製造方法。
【発明の効果】
【００１２】
本発明によれば、Ｓｉウエハ等の半導体基板上に形成された特に高アスペクト比の穴に、バリア層やＡｌ層等となるターゲット材料を成膜した際に、穴の側壁面及び底面をターゲット材料で完全に覆うことが可能になるので、スパイクの発生や導通不良の発生を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を、好ましい実施例である第１実施例及び第２実施例により図１〜図１１を用いて説明する。
【００１４】
＜第１実施例＞
以下に説明する第１工程〜第６工程は、本発明に係る半導体素子の製造方法における製造過程をそれぞれ示すものである。
［第１工程］
第１工程を、図１を用いて説明する。図１は、本発明に係る半導体素子の製造方法の第１実施例における第１工程を説明するための模式的断面図である。
【００１５】
図１に示すように、半導体基板１上に絶縁層２を熱酸化処理や成膜等の周知の半導体プロセスにより形成する。
第１実施例では、半導体基板１として直径が６インチのＳｉ（シリコン）ウエハを用い、絶縁層２の材料としてＳｉＯ２（二酸化シリコン）を用いてその厚さｔ２を０．８μｍとした。
【００１６】
次に、絶縁層２に、ドライエッチングやウェットエッチング等の周知の半導体プロセスを用いて、半導体基板１の中央部及び外周部を含む全域に亘って、半導体基板１を露出させる高アスペクト比の穴３を複数形成する。
ここで、高アスペクト比とは、穴３の直径Ｒ３に対する深さｔ２の比率ｔ２／Ｒ３が２以上のものを称す。
第１実施例では、穴３の直径Ｒ３を０．３μｍとした。従って穴３のアスペクト比は２．７（小数点以下２桁目を四捨五入）である。
なお、図１では、説明をわかりやすくするために、複数形成された穴３のうち、半導体基板１の中央部に形成された穴３ａと、外周部に形成された穴３ｂの２つの穴３を抜粋して示している。
【００１７】
［第２工程］
第２工程を、図２，図１２（ａ），及び図１３（ａ）を用いて説明する。
図２は、本発明に係る半導体素子の製造方法の第１実施例における第２工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部の穴３ａに、（ｂ）は半導体基板１の外周部の穴３ｂに、第１バリア層６がそれぞれ形成された状態を示すものである。
【００１８】
図１３（ａ）に示すように、第１のターゲット５の構成材料である第１のターゲット材料５ａを、半導体基板１上に形成された絶縁層２上に、まず異方性のスパッタリングであるロングスロースパッタ法を用いて成膜した後に、さらに、図１２（ａ）に示すように、等方性のスパッタリングである通常のスパッタリングを用いて成膜することにより、所定の厚さの第１のバリア層６を形成する（図２参照）。
ここで、第１のバリア層６において、ロングスロースパッタ法により成膜された膜を６ａ、その後に通常のスパッタリングにより成膜された膜を６ｂとそれぞれ末尾に符号を付す。
【００１９】
前述したように、ロングスロースパッタ法は、第１のターゲット５と半導体基板１との距離Ｌ２が通常のスパッタリングの距離Ｌ１よりも長いので、特定の成膜方向性を有する異方性のスパッタリングであり、また、通常のスパッタリングよりも成膜速度が遅いため、第１のターゲット材料５ａが絶縁層２のエッジ部Ｅ２に集中的に成膜されることを防止することができる。
従って、第１のバリア層６ａが成膜された後の穴３ａ，３ｂは広い開口部を有しているため、次に行う通常のスパッタリングによる第１のバリア層６ｂを上記穴３ａ，３ｂにそれぞれ付き回りよく成膜することができる。
【００２０】
また、前述したように、ロングスロースパッタ法では、図２（ｂ）に示すように、半導体基板１の外周部では、第１のターゲット材料５ａが穴３ｂに対して斜め上方から浅い角度で成膜されるため、穴３ｂの底面Ｃ３ｂを第１のバリア層６ａで覆うことは可能であるが、穴３ｂの側壁面Ｂ３ｂが第１のバリア層６ａで完全に覆われずに成膜される場合がある。
【００２１】
このような場合においても、穴３ｂが広い開口部を有した状態で通常のスパッタリングを行うことができるため、穴３ｂの側壁面Ｂ３ｂ及び底面Ｃ３ｂを、その後に成膜される第１のバリア層６ｂで完全に覆うことができる。
【００２２】
第１実施例では、第１のターゲット５と半導体基板１との距離Ｌ１を５ｃｍとし、Ｌ２を３０ｃｍとした。
また、第１実施例では、第１のターゲット材料５ａとしてＴｉ（チタン）を用い、第１のバリア層６ａの厚さ（絶縁層２上の厚さ）を１６ｎｍとし、第１のバリア層６ｂの厚さ（絶縁層２上の厚さ）を４ｎｍとした。
【００２３】
上述した手順によれば、まず、異方性のスパッタリングであるロングスロースパッタ法により、半導体基板１の中央部及び外周部を含む全域に亘って形成された複数の高アスペクト比の穴３ａ，３ｂの各底面Ｃ３ａ，Ｃ３ｂを第１のバリア層６ａで完全に覆うことができる。
また、穴３ｂの側壁面Ｂ３ｂが第１のバリア層６ａで完全に覆われていない場合においても、その後に等方性のスパッタリングである通常のスパッタリングにより成膜される第１のバリア層６ｂでこれら側壁面Ｂ３ｂを完全に覆うことができる。即ち、高アスペクト比の穴３ａ，３ｂの側壁面Ｂ３ａ，Ｂ３ｂ及び底面Ｃ３ａ，Ｃ３ｂを第１のバリア層６で完全に覆うことができる。
【００２４】
［第３工程］
第３工程を、図３，図１２（ａ），及び図１３（ａ）を用いて説明する。
図３は、本発明に係る半導体素子の製造方法の第１実施例における第３工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部の穴３ａに、（ｂ）は半導体基板１の外周部の穴３ｂに、第２バリア層９がそれぞれ形成された状態を示すものである。
【００２５】
図１３（ａ）に示すように、第２のターゲット８の構成材料である第２のターゲット材料８ａを、第２工程を経た半導体基板１上に、まず異方性のスパッタリングであるロングスロースパッタ法を用いて成膜した後に、さらに、図１２（ａ）に示すように、等方性のスパッタリングである通常のスパッタリングを用いて成膜することにより、第２のバリア層９を形成する（図３参照）。
その後、アニール処理を行って、第１のバリア層６と第２のバリア層９とを相互拡散により一体化させる。
第２のバリア層９は、後述する第１のＡｌ層１５及び第２のＡｌ層１７のＡｌ原子が半導体基板１の内部に異常成長することによって発生するスパイクによるリーク電流の増加を防止する機能を有する。
ここで、第２のバリア層９において、ロングスロースパッタ法により成膜された膜を９ａ、その後に通常のスパッタリングにより成膜された膜を９ｂとそれぞれ末尾に符号を付す。
【００２６】
前述したように、ロングスロースパッタ法は、第２のターゲット８と半導体基板１との距離Ｌ４が、通常のスパッタリングの距離Ｌ３よりも長いので、特定の成膜方向性を有する異方性のスパッタリングであり、また、通常のスパッタリングよりも成膜速度が遅いため、第２のターゲット材料８ａが絶縁層２のエッジ部Ｅ２に集中的に成膜されることを防止することができる。
従って、第２のバリア層９ａが成膜された後の穴３ａ，３ｂは広い開口部を有しているため、次に行う通常のスパッタリングによる第２のバリア層９ｂを上記穴３ａ，３ｂに付き回りよくそれぞれ成膜することができる。
【００２７】
また、前述したように、ロングスロースパッタ法では、図３（ｂ）に示すように、半導体基板１の外周部では第２のターゲット材料８ａが穴３ｂに対して斜め上方から浅い角度で成膜されるため、第１のバリア層６で覆われている穴３ｂの底面Ｃ３ｂを第２のバリア層９ａで覆うことは可能であるが、穴３ｂの側壁面Ｂ３ｂを覆う第１のバリア層６が第２のバリア層９ａで完全に覆われない場合がある。
【００２８】
このような場合においても、穴３ｂが広い開口部を有した状態で通常のスパッタリングを行うことができるため、穴３ｂの側壁面Ｂ３ｂ及び底面Ｃ３ｂを覆う第１のバリア層６を、第２のバリア層９ｂで完全に覆うことができる。
【００２９】
第１実施例では、第２のターゲット８と半導体基板１との距離Ｌ３を５ｃｍとし、Ｌ４を３０ｃｍとした。
また、第１実施例では、第２のターゲット材料８ａとしてＴｉＮ（窒化チタン）を用い、第２のバリア層９ａの厚さ（絶縁層２上の厚さ）を８０ｎｍとし、第２のバリア層９ｂの厚さ（絶縁層２上の厚さ）を２０ｎｍとした。
【００３０】
上述した手順によれば、まず、異方性のスパッタリングであるロングスロースパッタ法により、半導体基板１の中央部及び外周部を含む全域に亘って形成された複数の高アスペクト比の穴３ａ，３ｂの各底面Ｃ３ａ，Ｃ３ｂを、第２のバリア層９ａで完全に覆うことができる。
また、穴３ｂの側壁面Ｂ３ｂが第２のバリア層９ａで完全に覆われていない場合においても、その後に等方性のスパッタリングである通常のスパッタリングにより成膜される第２のバリア層９ｂでこの側壁面Ｂ３ｂを完全に覆うことができる。即ち、第２工程を経た高アスペクト比の穴３ａ，３ｂの側壁面Ｂ３ａ，Ｂ３ｂ及び底面Ｃ３ａ，Ｃ３ｂを第２のバリア層９で完全に覆うことができる。
【００３１】
［第４工程］
第４工程を、図４，図１２（ａ），及び図１３（ａ）を用いて説明する。
図４は、本発明に係る半導体素子の製造方法の第１実施例における第４工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部の穴３ａに、（ｂ）は半導体基板１の外周部の穴３ｂに、第３バリア層１２がそれぞれ形成された状態を示すものである。
【００３２】
図１３（ａ）に示すように、第３のターゲット１１の構成材料である第３のターゲット材料１１ａを、第３工程を経た半導体基板１上に、まず異方性のスパッタリングであるロングスロースパッタ法を用いて成膜した後に、さらに、図１２（ａ）に示すように、等方性のスパッタリングである通常のスパッタリングを用いて成膜することにより、第３のバリア層１２を形成する（図４参照）。
第３のバリア層１２は、後述する第１のＡｌ層１５及び第２のＡｌ層１７との密着性を向上させて、これらＡｌ層１５，１７の埋め込み性を良好にする機能を有する。
ここで、第３のバリア層１２において、ロングスロースパッタ法により成膜された膜を１２ａ、その後に通常のスパッタリングにより成膜された膜を１２ｂとそれぞれ末尾に符号を付す。
【００３３】
前述したように、ロングスロースパッタ法は、第３のターゲット１１と半導体基板１との距離Ｌ６が通常のスパッタリングの距離Ｌ５よりも長いので、特定の成膜方向性を有する異方性のスパッタリングであり、また、通常のスパッタリングよりも成膜速度が遅いため、第３のターゲット材料１１ａが絶縁層２のエッジ部Ｅ２に集中的に成膜されることを防止することができる。
従って、第３のバリア層１２ａが成膜された後の穴３ａ，３ｂは広い開口部を有しているため、次に行う通常のスパッタリングによる第３のバリア層１２ｂを上記穴３ａ，３ｂに付き回りよくそれぞれ成膜することができる。
【００３４】
また、前述したように、ロングスロースパッタ法では、図４（ｂ）に示すように、半導体基板１の外周部では、第３のターゲット材料１１ａが穴３ｂに対して斜め上方から浅い角度で成膜されるため、第２のバリア層９で覆われている穴３ｂの底面Ｃ３ｂを第３のバリア層１２ａで覆うことは可能であるが、穴３ｂの側壁面Ｂ３ｂを覆う第２のバリア層９が第３のバリア層１２ａで完全に覆われない場合がある。
【００３５】
このような場合においても、穴３ｂが広い開口部を有した状態で通常のスパッタリングを行うことができるため、穴３ｂの側壁面Ｂ３ｂ及び底面Ｃ３ｂを覆う第２のバリア層９を第３のバリア層１２ｂで完全に覆うことができる。
【００３６】
第１実施例では、第３のターゲット１１と半導体基板１との距離Ｌ５を５ｃｍとし、Ｌ６を３０ｃｍとした。
また、第１実施例では、第３のターゲット材料１１ａとしてＴｉを用い、第２のバリア層１２ａの厚さ（絶縁層２上の厚さ）を４０ｎｍとし、第３のバリア層１２ｂの厚さ（絶縁層２上の厚さ）を１０ｎｍとした。
【００３７】
上述した手順によれば、まず、異方性のスパッタリングであるロングスロースパッタ法により、半導体基板１の中央部及び外周部を含む全域に亘って形成された複数の高アスペクト比の穴３ａ，３ｂの各底面Ｃ３ａ，Ｃ３ｂを第３のバリア層１２ａで完全に覆うことができる。
また、穴３ｂの側壁面Ｂ３ｂが第３のバリア層１２ａで完全に覆われていない場合においても、その後に等方性のスパッタリングである通常のスパッタリングにより成膜される第３のバリア層１２ｂでこの側壁面Ｂ３ｂを完全に覆うことができる。即ち、第３工程を経た高アスペクト比の穴３ａ，３ｂの側壁面Ｂ３ａ，Ｂ３ｂ及び底面Ｃ３ａ，Ｃ３ｂを第３のバリア層１２で完全に覆うことができる。
【００３８】
［第５工程］
第５工程を、図５，図１２（ａ），及び図１３（ａ）を用いて説明する。
図５は、本発明に係る半導体素子の製造方法の第１実施例における第５工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部の穴３ａに、（ｂ）は半導体基板１の外周部の穴３ｂに、第１のＡｌ層１５がそれぞれ形成された状態を示すものである。
【００３９】
図１３（ａ）に示すように、第４のターゲット１４の構成材料である第４のターゲット材料１４ａのＡｌ（アルミニウム）を、第４工程を経た半導体基板１上に、まず異方性のスパッタリングであるロングスロースパッタ法を用いて成膜した後に、さらに、図１２（ａ）に示すように、等方性のスパッタリングである通常のスパッタリングを用いて成膜することにより、第１のＡｌ層１５を形成する（図５参照）。
ここで、第１のＡｌ層１５において、ロングスロースパッタ法により成膜された膜を１５ａ、その後に通常のスパッタリングにより成膜された膜を１５ｂとそれぞれ末尾に符号を付す。
【００４０】
前述したように、ロングスロースパッタ法は、第４のターゲット１４と半導体基板１との距離Ｌ８が、通常のスパッタリングの距離Ｌ７よりも長いので、特定の成膜方向性を有する異方性のスパッタリングであり、また、通常のスパッタリングよりも成膜速度が遅いため、第４のターゲット材料１４ａが絶縁層２のエッジ部Ｅ２に集中的に成膜されることを防止することができる。
従って、第１のＡｌ層１５ａが成膜された後の穴３ａ，３ｂは広い開口部を有しているため、次に行う通常のスパッタリングによる第１のＡｌ層１５ｂを上記穴３ａ，３ｂにそれぞれ付き回りよく成膜することができる。
【００４１】
また、前述したように、ロングスロースパッタ法では、図５（ｂ）に示すように、半導体基板１の外周部では、第４のターゲット材料１４ａが穴３ｂに対して斜め上方から浅い角度で成膜されるため、第３のバリア層１２で覆われている穴３ｂの底面Ｃ３ｂを第１のＡｌ層１５ａで覆うことは可能であるが、穴３ｂの側壁面Ｂ３ｂを覆う第３のバリア層１２が第１のＡｌ層１５ａで完全に覆われない場合がある。
【００４２】
このような場合においても、穴３ｂが広い開口部を有した状態で通常のスパッタリングを行うことができるため、穴３ｂの側壁面Ｂ３ｂ及び底面Ｃ３ｂを覆う第３のバリア層１２を、その後に成膜される第１のＡｌ層１５ｂで完全に覆うことができる。
【００４３】
第１実施例では、第４のターゲット１４と半導体基板１との距離Ｌ７を５ｃｍとし、Ｌ８を３０ｃｍとした。
また、第１実施例では、第１のＡｌ層１５ａの厚さ（絶縁層２上の厚さ）を１６０ｎｍとし、第１のＡｌ層１５ｂの厚さ（絶縁層２上の厚さ）を４０ｎｍとした。
【００４４】
上述した手順によれば、まず異方性のスパッタリングであるロングスロースパッタ法により、半導体基板１の中央部及び外周部を含む全域に亘って形成された複数の高アスペクト比の穴３ａ，３ｂの各底面Ｃ３ａ，Ｃ３ｂを第１のＡｌ層１５ａで完全に覆うことができる。
また、穴３ｂの側壁面Ｂ３ｂが第１のＡｌ層１５ａで完全に覆われていない場合においても、その後に等方性のスパッタリングである通常のスパッタリングにより成膜される第１のＡｌ層１５ｂでこの側壁面Ｂ３ｂを完全に覆うことができる。即ち、第４工程を経た高アスペクト比の穴３ａ，３ｂの側壁面Ｂ３ａ，Ｂ３ｂ及び底面Ｃ３ａ，Ｃ３ｂを第１のＡｌ層１５で完全に覆うことができる。
【００４５】
［第６工程］
第６工程について図６を用いて説明する。
図６は、本発明に係る半導体素子の製造方法の第１実施例における第６工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部の穴３ａに、（ｂ）は半導体基板１の外周部の穴３ｂに、第２のＡｌ層１７がそれぞれ形成された状態を示すものである。
【００４６】
図６に示すように、フロースパッタにより、第５工程を経た半導体基板１上に、第２のＡｌ層１７を形成する。
フロースパッタとは、成膜材料（ここではＡｌ）が流動性を有する程度に加熱しながらスパッタリングを行うものである。
そのため、第２のＡｌ層１７は、第５工程を経た穴３ａ，３ｂを埋めると共にその表面は略平坦な面になる。
また、第２のＡｌ層１７を形成する際に、その下地膜である第１のＡｌ層１５も加熱されて流動性を有するようになるため、第１のＡｌ層１５と第２のＡｌ層１７とは互いに溶け合って一体化される。
【００４７】
上述した手順により、穴３ａ，３ｂは、半導体基板１と電気的に接続する高アスペクト比のビアホール２０ａ，２０ｂとなる。
【００４８】
以降、所定の工程を行うことによって所望の半導体素子を得る。
上記所定の工程の一例として、第２のＡｌ層１７の表面に、例えばＴｉＮを主成分とする反射防止膜を形成する工程などがある。
【００４９】
ここで、上述した第１実施例の半導体素子、及び、第１実施例と同様の構成であって第１〜第３のバリア層及び第１のＡｌ層をロングスロースパッタ法のみで成膜した比較例の半導体素子について、それぞれのスパイク発生率を調べ、その結果を表１に示す。
【００５０】
【表１】
2009224756.tif 000003
【００５１】
表１に示すように、比較例の半導体素子では、半導体基板の外周部（中心から５２．５ｍｍ離れた位置）に発生率５０％とかなり高い確率でスパイクが発生していたのに対し、第１実施例の半導体素子では、半導体基板の中心から外周部に亘ってスパイクが発生していないことを確認した。
【００５２】
次に、上述の第１実施例及び比較例の各半導体素子の高アスペクト比の穴について、Ａｌ層の埋め込み不良率を調べ、その結果を表２に示す。
【００５３】
【表２】
2009224756.tif 000004
【００５４】
表２に示すように、比較例の半導体素子では、半導体基板の外周部（中心から５２．５ｍｍ離れた位置）に発生率１７〜３０％とかなり高い確率でＡｌ層の埋め込み不良が発生していたのに対し、第１実施例の半導体素子では、半導体基板の中心から外周部に亘って埋め込み不良が発生していないことを確認した。
【００５５】
上述した半導体素子の製造方法によれば、半導体基板上に形成された高アスペクト比（例えば２以上）の穴に、バリア層やＡｌ層等の所定の膜を、ロングスロースパッタ法と通常のスパッタリングとを順次行って成膜することにより、高アスペクト比のビアホールを、半導体基板の中央部及び外周部を含む全域に亘って安定して形成することができる。
【００５６】
＜第２実施例＞
第２実施例は、上述した第１実施例に対して、第１工程が異なり第２工程〜第６工程は同じなので、ここでは特に第１工程について図７〜図１１を用いて詳細に説明する。
図７〜図１０は、本発明に係る半導体素子の製造方法の第２実施例における第１工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部に穴３５ａ（図９及び図１０に図示）が、（ｂ）は半導体基板１の外周部に穴３５ｂ（図９及び図１０に図示）がそれぞれ形成される状態を示すものである。また、図７〜図１０における（ａ），（ｂ）は図２〜図６の（ａ），（ｂ）にそれぞれ対応するものである。
図１１は、本発明に係る半導体素子の製造方法の第２実施例における第１工程以降の工程を説明するための模式的断面図であり、同図中の（ａ）は半導体基板１の中央部の穴３５ａに、（ｂ）は半導体基板１の外周部の穴３５ｂに所定の膜がそれぞれ形成された状態を示すものである。また、図１１における（ａ），（ｂ）は図２〜図１０の（ａ），（ｂ）にそれぞれ対応するものである。
なお、図７〜図１１において、図１〜図６と同じ構成部については説明をわかりやすくするために同じ符号を付す。
【００５７】
［第１工程］
図７に示すように、まず、半導体基板１上に絶縁層２を熱酸化処理や成膜等の周知の半導体プロセスにより形成する。半導体基板１及び絶縁層２は第１実施例と同じである。
次に、絶縁層２上に、開口径がＲ３の開口部３０ａ，３０ｂを有するレジスト層３１を形成する。
【００５８】
その後、図８に示すように、レジスト層３１をマスクとして、絶縁層２に等方性のエッチングを行うことにより、絶縁層２に凹部３２ａ，３２ｂを形成する。
等方性のエッチングにより、絶縁層２はその厚さ方向にエッチングされると共にその面に沿う方向にもエッチングされる。
従って、形成された凹部３２ａ，３２ｂの開口径Ｒ１３はレジスト層３１の開口径Ｒ３よりも大きくなる。
第２実施例では、等方性のエッチングを、ＣＦ４ガスを用いたドライエッチングとした。
【００５９】
さらに、図９に示すように、レジスト層３１をマスクとして、絶縁層２の凹部３２ａ，３２ｂが形成された領域に異方性のエッチングを行う。
異方性のエッチングにより、絶縁層２はその厚さ方向にエッチングされる。
これにより、絶縁層２には、直径Ｒ３の第１の径部３４ａ，３４ｂと直径Ｒ３よりも大きい開口径Ｒ１３の第１の径部（凹部）３２ａ，３２ｂとが連接された穴３５ａ，３５ｂが形成される。
第２実施例では、異方性のエッチングを、ＣＨＦ３ガスを用いたドライエッチングとした。
【００６０】
次に、図１０に示すように、レジスト層３１を除去する。
【００６１】
以上が第２実施例の第１工程である。
【００６２】
その後、第１実施例の第２工程〜第６工程と同様の工程を行うことにより、図１１に示すにように、穴３５ａ，３５ｂは、半導体基板１と電気的に接続する高アスペクト比のビアホール４０ａ，４０ｂとなる。
【００６３】
以降、所定の工程を行うことによって所望の半導体素子を得る。
上記所定の工程の一例として、第２のＡｌ層１７の表面に、例えばＴｉＮを主成分とする反射防止膜を形成する工程などがある。
【００６４】
上述した手順によれば、穴３５ａ，３５ｂの開口径Ｒ１３を第１実施例よりも広くすることができるので、穴３５ａ，３５ｂの内面への各膜６，９，１２，１５の付き回り性が向上するので、第１実施例よりもさらに高アスペクト比のビアホールを形成することができる。
【００６５】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【００６６】
例えば、第１実施例では、ビアホール（穴）のアスペクト比を２．７としたが、これに限定されるものではなく、特にアスペクト比が２以上の高アスペクト比のビアホールに対して好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る半導体素子の製造方法の第１実施例における第１工程を説明するための模式的断面図である。
【図２】本発明に係る半導体素子の製造方法の第１実施例における第２工程を説明するための模式的断面図である。
【図３】本発明に係る半導体素子の製造方法の第１実施例における第３工程を説明するための模式的断面図である。
【図４】本発明に係る半導体素子の製造方法の第１実施例における第４工程を説明するための模式的断面図である。
【図５】本発明に係る半導体素子の製造方法の第１実施例における第５工程を説明するための模式的断面図である。
【図６】本発明に係る半導体素子の製造方法の第１実施例における第６工程を説明するための模式的断面図である。
【図７】本発明に係る半導体素子の製造方法の第２実施例における第１工程を説明するための模式的断面図である。
【図８】本発明に係る半導体素子の製造方法の第２実施例における第１工程を説明するための模式的断面図である。
【図９】本発明に係る半導体素子の製造方法の第２実施例における第１工程を説明するための模式的断面図である。
【図１０】本発明に係る半導体素子の製造方法の第２実施例における第１工程を説明するための模式的断面図である。
【図１１】本発明に係る半導体素子の製造方法の第２実施例における第１工程以降の工程を説明するための模式的断面図である。
【図１２】通常のスパッタリングにより成膜した場合の課題を説明するための模式的断面図である。
【図１３】ロングスロースパッタ法により成膜した場合の課題を説明するための模式的断面図である。
【符号の説明】
【００６８】
１＿半導体基板、  ２＿絶縁層、  ３，３ａ，３ｂ＿穴、  ５，８，１１，１４＿ターゲット、  ５ａ，８ａ，１１ａ，１４ａ＿ターゲット材料、  ６，６ａ，６ｂ，９，９ａ，９ｂ，１２，１２ａ，１２ｂ＿バリア層、  １５，１５ａ，１５ｂ，１７＿Ａｌ層、  ２０ａ，２０ｂ＿ビアホール、  ｔ２＿厚さ、  Ｒ３＿直径、  Ｌ１〜Ｌ８＿距離、  Ｂ３ａ，Ｂ３ｂ＿側壁面、  Ｃ３ａ，Ｃ３ｂ＿底面
【図１】
2009224756.tif 000005
【図２】
2009224756.tif 000006
【図３】
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【図４】
2009224756.tif 000008
【図５】
2009224756.tif 000009
【図６】
2009224756.tif 000010
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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