(57)【要約】【課題】試験結果でフェイルと判定された個数のデータを少なくして効率的に検出することが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００は、フェイルメモリ１２０の各行毎で各アドレスを順々に参照していきフェイル情報が変化する変化点を検出し連続個数データを生成する。また、１つ前の行で生成した連続個数データを格納メモリ１８０に記憶させ、データＦＩＦＯ１４０ａから出力される連続個数データと、データＦＩＦＯ１４０ａに出力される連続個数データとが一致するか否かを判定する。一致するか否かを判定した結果、一致する場合には分布領域データを生成し格納メモリ１８０に記憶された連続個数データを上書きする処理を行う。最終行まで連続個数データを生成する処理を繰り返し実行する。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験対象についてパスまたはフェイルと判定された複数の情報を記憶するフェイルメモリと、
前記フェイルメモリを参照して、パスまたはフェイルの情報の分布が複数回繰り返し記憶されている領域を検出する領域検出手段と、
前記領域検出手段により検出された領域に対して、パスまたはフェイルの情報の分布が複数回繰り返されていることを示す分布領域データを生成するデータ生成手段とを備えていることを特徴とする半導体試験装置。
【請求項２】
被試験対象に対して行われた試験結果として、パスまたはフェイルと判定された複数の情報を記憶するフェイルメモリと、
前記フェイルメモリを参照して、パスまたはフェイルの情報が連続して記憶された個数を示す連続個数データを生成する変化点検出手段と、
前記変化点検出手段により生成された連続個数データを記憶する格納メモリと、
前記変化点検出手段により生成された連続個数データの分布が複数回繰り返されている領域を検出する領域検出手段と、
前記領域検出手段により検出された領域に対して、連続個数データの分布が複数回繰り返されていることを示す分布領域データを生成し、前記格納メモリに記憶された連続個数データを上書きするデータ生成手段とを備えていることを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記フェイルメモリは、前記被試験対象と同じ列及び行を含むアドレスを有し、
前記領域検出手段は、前記変化点検出手段により生成された連続個数データの分布が複数回繰り返されていることを、前記フェイルメモリの行毎に検出することを特徴とする半導体試験装置。
【請求項４】
請求項２または３に記載の半導体試験装置において、
前記連続個数データには、パスまたはフェイルを示すビット情報と、パスまたはフェイルの情報が連続して記憶された個数を示すビット情報が含まれており、
前記分布領域データには、連続個数データの分布が複数回繰り返されていることを示すビット情報と、複数回繰り返されている回数を示すビット情報が含まれていることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス等の被試験対象に試験信号を出力してパスまたはフェイルを判定する試験を行う半導体試験装置に係り、特に試験結果としてパスまたはフェイルを表すフェイル情報が記憶されたフェイルメモリから、効率よくフェイル情報を取得するための回路構成に関するものである。
【背景技術】
【０００２】
従来、複数のアドレスをもったメモリデバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して各アドレスにアクセスし読み出しや書き込み動作の確認等の試験を行う半導体試験装置では、ＤＵＴから出力された信号と期待値とを比較してパスまたはフェイルを判定する。半導体試験装置は、このパスまたはフェイルと判定された情報をＤＵＴと同じか、もしくは数分の１に圧縮したアドレスを有するフェイルメモリに記憶させている。
【０００３】
以下の特許文献１に記載されたメモリ試験装置では、パターン発生器が背面パターンを発生させているときに、フェイルビットカウンタにより前回の試験におけるフェイルメモリのフェイルビット数をカウントし、フェイルビット数のカウント後にパターン発生器にカウントエンド信号を与えている。パターン発生器は、カウントエンド信号を受けた後、被試験メモリにテストパターンを発生すると共にアドレスを発生して、ＤＵＴの試験時間を短縮している（例えば、特許文献１参照。）。
【０００４】
また、従来の半導体試験装置では、以下のようにしてフェイルと判定された個数を検出していた。図９は、従来の半導体試験装置２００の構成を示す説明図である。この半導体試験装置２００では、ＤＵＴと同じか、もしくは数分の１に圧縮したアドレスを有するフェイルメモリ２２０にフェイル情報を累積して記憶している。例えばフェイルメモリ２２０は、図１０に示すように、ＤＵＴと同じ列（Ｘ軸）、行（Ｙ軸）から成る２次元の記憶領域を有しており、フェイルと判定された同じアドレスにフェイルを示す「×」の情報を記憶している。
【０００５】
そして、アドレス発生回路２１０が発生させたアドレスに従ってフェイルメモリ２２０のアドレスから順々にフェイル情報が読み出されると、フェイル検出回路２３０によりこれらの試験結果からフェイルの情報が検出される。このフェイルの情報のアドレスはＦＩＦＯ２４０に書き込まれ、救済演算回路２５０がＦＩＦＯ２４０からアドレスを順次読み出して救済演算を行う。
【０００６】
そして、フェイルメモリ２２０からフェイル情報を読み出し、フェイルと判定された個数を検出する際には、アドレス発生回路２１０が（Ｘ，Ｙ）＝（０，０）→（０，１）→（０，２）・・・の様にして、フェイルメモリ２２０のアドレスを順々に指定するアドレスを発生させる。フェイルメモリ２２０がこれらのアドレスに従って、各アドレスから順々にフェイル情報を読み出して出力し、フェイル検出回路２３０がフェイル情報の中からフェイルの情報を検出する。
【０００７】
フェイル検出回路２３０は、この検出したフェイルの情報が記憶されたアドレスをＦＩＦＯ２４０に書込み、救済演算回路２５０がＦＩＦＯ２４０からこれらのアドレス等を読み出して演算を行う。すなわち、予め規定されたＸ軸およびＹ軸に沿ったライン上の予備セルを用いて、フェイルと判定されたアドレスのセルを置換するための演算が行われる。例えば、Ｘ軸、Ｙ軸に沿った予備セルが各２本ずつ用意されている場合には、図１０に示すように、Ｘ＝３、Ｙ＝２のライン上のセルを予備セルを用いて置換し、更に（Ｘ，Ｙ）＝（１，１）のセルを残りのＸ軸またはＹ軸に沿った予備セルで置換するための演算が行われる。
【０００８】
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来技術における半導体試験装置２００では、以下のような問題があった。即ち、フェイル検出回路２３０で検出されたフェイルの情報が多い場合には、ＦＩＦＯ２４０に書込まれる各フェイルの情報毎のアドレス等のデータが増えていき、それに伴って、ＦＩＦＯ２４０からこれらの各アドレス等を読み出すための時間が長くなるという問題があった。例えば図１０に示すように、フェイルメモリ２２０では、フェイルと判定されたアドレスのセルが１個ずつ点在するビットフェイルと、Ｘ軸またはＹ軸に沿ったライン上に存在するラインフェイルとがあるが、このうちラインフェイルが多くなると、ＦＩＦＯ２４０に書込まれるデータの量が大幅に増加することになる。
【００１０】
ここで、フェイルと判定されたアドレスのセルがライン上に３個以上並んでいると、これらは予備セルに置換されるため、同じライン上の４個目以降のセルのアドレス等のデータは不要である。しかしながら、従来はこのような４番目以降のデータもＦＩＦＯ２４０に書込まれているため、それだけ時間が長くなる原因となっている。
【００１１】
なお、救済演算回路２５０がＦＩＦＯ２４０から各アドレス等を読み出す処理を行いながら演算を並行して行い、予備セルで置換することが決定した時点で、アドレス発生回路２１０によりアドレスを発生させる処理を停止させ、４個目以降のセルも含めてアドレスのデータをクリアし、それ以上の読み出しをしないようにすることも可能である。ただし、この場合は演算を行うための時間やデータをクリアするための時間が必要となり、全体としての時間は長くなるという問題がある。
【００１２】
そこで本発明は、試験結果でフェイルと判定された個数のデータを少なくして効率的に検出することが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象に対してパスまたはフェイルと判定された複数のフェイル情報を記憶するフェイルメモリと、前記フェイルメモリを参照して、パスまたはフェイルの情報の分布が複数回繰り返し記憶されている領域を検出する領域検出手段と、前記領域検出手段により検出された領域に対して、パスまたはフェイルの情報の分布が複数回繰り返されていることを示す分布領域データを生成するデータ生成手段とを備えていることを特徴とする。
【００１４】
このような構成により、フェイルメモリ上でパスまたはフェイルの情報が同様の分布となっているものを複数回繰り返してフェイルメモリから読み出す必要がなくなり、それだけフェイルと判定されたデータの情報量（読み出すフェイルの数）を少なくすることができる。また、フェイル情報のサーチ後に少なくなったデータを用いて後の演算（救済演算）を行うことができ、それだけ演算の効率化を図ることができる。
【００１５】
本発明に係る他の半導体試験装置は、被試験対象に対してパスまたはフェイルと判定された複数のフェイル情報を記憶するフェイルメモリと、前記フェイルメモリを参照して、パスまたはフェイルの情報が連続して記憶された個数を示す連続個数データを生成する変化点検出手段と、前記変化点検出手段により生成された連続個数データを記憶する格納メモリと、前記変化点検出手段により生成された連続個数データの分布が複数回繰り返されている領域を検出する領域検出手段と、前記領域検出手段により検出された領域に対して、連続個数データの分布が複数回繰り返されていることを示す分布領域データを生成し、前記格納メモリに記憶された連続個数データを上書きするデータ生成手段とを備えていることを特徴とする。
【００１６】
このような構成によれば、フェイルメモリ上で同じフェイル情報が連続して記憶されていることを検出した場合、その連続した個数を表す連続個数データが格納メモリに記憶される。また、フェイルメモリ上で同じ連続個数データが連続して記憶された領域を検出すると、その都度、格納メモリの記憶が分布領域データで上書きされていくので、全ての連続個数データを記憶する必要がなく、それだけ格納メモリの容量を小さくすることができる。フェイルメモリを全てサーチした後も、格納メモリにはフェイル情報が容量の少ない情報（連続個数データ又は分布領域データ）として圧縮された状態で記憶されている。このためフェイルメモリのサーチ終了後は、より少ないデータを用いて演算（救済演算）を行うことができ、それだけ演算の効率化が図られる。
【００１７】
上述の半導体試験装置において、前記フェイルメモリは、前記被試験対象と同じ列及び行を含むアドレスを有し、前記領域検出手段は、前記変化点検出手段により生成された連続個数データの分布が複数回繰り返されていることを、前記フェイルメモリに含まれる行毎に検出することとしても良い。
【００１８】
被試験対象が２次元（列×行）のアドレスを有する場合、例えば同じ列（１列）に沿ってフェイルが連続して発生していると、フェイルメモリからは行毎に同じ連続個数データが繰り返して検出されることになる。この場合、領域検出手段が行毎に連続個数データの分布の繰り返しを検出することで、被試験対象の構成に即した動作が可能になる。
【００１９】
上述の半導体試験装置において、前記連続個数データには、パスまたはフェイルを示すビット情報と、パスまたはフェイルの情報が連続して記憶された個数を示すビット情報が含まれており、前記分布領域データには、連続個数データの分布が複数回繰り返されていることを示すビット情報と、複数回繰り返されている回数を示すビット情報が含まれていても良い。
【００２０】
上記のように、２次元のアドレスを持つ被試験対象の同じ列でフェイルが連続して発生していた場合を想定すると、フェイルメモリの全ての読み出しが完了したとき、格納メモリには連続したフェイル情報の繰り返し回数が分布領域データとして記憶されているので、最終的な格納メモリの情報を小さく圧縮することができる。したがって、その後の演算をより効率的に行うことができる。
【発明の効果】
【００２１】
本発明に係る半導体試験装置によれば、試験結果でフェイルと判定された個数のデータを少なくして、効率的にフェイル検出を行うことができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明の一実施形態である半導体試験装置１００の構成例を示した説明図である。以下、各構成要素について説明する。
【００２３】
フェイルメモリ１２０内には、複数の列（Ｘ軸）、行（Ｙ軸）から成る２次元の記憶領域が形成されている。フェイルメモリ１２０は、ＤＵＴと同じアドレスを有しており、このフェイルメモリ１２０には、ＤＵＴに対して複数回試験を行ってパスまたはフェイルと判定されたフェイル情報が累積して記憶される。例えば、図３に示すようにＤＵＴでフェイルと判定されたところと同じフェイルメモリ１２０のアドレスには、フェイルを示す「×」の情報が記憶される。
【００２４】
アドレス発生回路１１０は、フェイルメモリ１２０内の各行毎で配列された複数のアドレスを順々にインクリメントして指定するアドレスを発生させる。例えばアドレス発生回路１１０は、図３に示すように、「０」〜「Ｆ」のＹ軸に沿った各行毎で、「０」から「Ｆ」までＸ軸に沿って配列された各アドレスを順々にインクリメントして指定するアドレスを（Ｘ，Ｙ）＝（０，０）→（０，１）→（０，２）・・・の様にして発生させる。
【００２５】
変化点検出回路１３０は、アドレス発生回路１１０が発生させたアドレスに従ってフェイルメモリ１２０内の各行毎で各アドレスを順々に参照していく。このとき変化点検出回路１３０は、各アドレスでフェイル情報が変化する変化点を検出し、パスまたはフェイルの情報が連続して記憶された個数を示す連続個数データを生成する。この連続個数データは、例えば１Ｗｏｒｄ毎を１６ｂｉｔで示すデータであり、１６ｂｉｔ中の上位の４ｂｉｔにパス（０）、フェイル（１）等を示すビット情報、下位の１２ｂｉｔにパスまたはフェイルの情報が連続して記憶された個数等を示すビット情報が含まれている。このように変化点検出回路１３０は、変化点検出手段としての機能を有している。
【００２６】
例えば、図３に示すように、変化点検出回路１３０は、「０」の行で「０」から「Ｆ」までＸ軸に沿って配列された各アドレスを順々に参照していき、パスが３個、フェイルが１個、パスが１２個記憶されている連続個数を検出し、「０００３」、「１００１」、「０００Ｃ」の連続個数データを生成する。変化点検出回路１３０は、変化点を検出するアドレス単位を１個ずつに固定しなくても良い。例えば４個のアドレス単位を用いた場合には、「０」の行でＸ＝０〜３において「０，０，０，１」の配置が１回のみ、Ｘ＝４〜７において「０，０，０，０」の配置がＸ＝８〜Ｂ、Ｘ＝Ｃ〜Ｆにおいても繰り返されて３回となるため「８００１」、「０００３」の連続個数データの生成も可能である。以下の説明では簡単のためアドレス単位を1個として連続個数データを生成する。
【００２７】
データＦＩＦＯ１４０ａは、変化点検出回路１３０がフェイルメモリ１２０内の各行毎で生成した連続個数データを一時的に記憶していき、その後格納メモリ１８０に出力して記憶させる。またデータＦＩＦＯ１４０ａは、連続個数データを記憶するのと並行して、既に記憶されている１つ前の行についての連続個数データを格納メモリ１８０に出力して記憶させる。
【００２８】
行データ検出回路１４５は、データＦＩＦＯ１４０ａから格納メモリ１８０に出力される１つ前の行についての連続個数データと、変化点検出回路１３０からデータＦＩＦＯ１４０ａに出力される連続個数データとが相互に一致するか否かを判定し、その結果に基づいて連続個数データの分布が複数回繰り返されている領域（行）を検出することができる。このように行データ検出回路１４５は、領域検出手段としての機能を備えている。
【００２９】
また行データ検出回路１４５は、連続個数データが一致すると判定した場合、連続個数データの分布が複数回繰り返されていることを示す分布領域データを生成し、これを変化点検出回路１３０に出力する。この分布領域データは、例えば１Ｗｏｒｄを１６ｂｉｔで示すデータであり、１６ｂｉｔ中の上位の４ｂｉｔに分布の繰り返しを示すビット情報、下位の１２ｂｉｔに分布の繰り返し回数等を示すビット情報が含まれている。行データ検出回路１４５からデータＦＩＦＯ１４０ａに分布領域データが出力されると、これによって格納メモリ１８０が上書きされる。このように行データ検出回路１４５は、データ生成手段としての機能を備えている。
【００３０】
救済演算回路１５０は、変化点検出回路１３０が生成した連続個数データに基づいてフェイルと判定されたアドレスを把握し、予めＤＵＴ内に用意されたＸ軸、Ｙ軸に沿ったライン上の予備セルを用いてフェイルと判定されたアドレスのセルを置換するための演算を行う。例えば、Ｘ軸、Ｙ軸に沿った予備セルが各２本ずつ用意されている場合には、図３に示すように、Ｘ＝３、Ｙ＝２のライン上のセルを予備セルを用いて置換し、更に（Ｘ，Ｙ）＝（１，１）のセルを残りのＸ軸またはＹ軸に沿った予備セルで置換するための演算を行う。
【００３１】
変化点検出回路１３０が連続個数データを生成すると、その都度、アドレス変換回路１６０はアドレスをインクリメントして発生させる。例えば、図３に示すように、アドレス変換回路１６０は、変化点検出回路１３０が「０」の行で「０００３」、「１００１」、「０００Ｃ」の連続個数データを生成していくと、各連続個数データに対応したアドレスを順々にインクリメントして「０」、「１」、「２」の様にして発生させる。
【００３２】
なお格納メモリ１８０は、アドレスＦＩＦＯ１４０ｂに一時的に記憶された各アドレスをアドレス選択回路１７０を介して受け取り、これを連続個数データと対応付けて記憶する。
【００３３】
続いて、本実施の形態における半導体試験装置１００のフェイルサーチの動作について、図２に示すフローチャートを用いて説明する。まず、半導体試験装置１００は、テストヘッドに接続されたＤＵＴに対して、動作確認等の試験を複数回行い、ＤＵＴの各アドレス毎にパスまたはフェイルと判定されたフェイル情報をフェイルメモリ１２０に累積して記憶させる。そして、これに続いて以下の手順が実行される。
【００３４】
ステップＳ２０１：アドレス発生回路１１０は、フェイルメモリ１２０内の各行毎で順々にインクリメントして指定するアドレスを発生させる処理を行う。例えば図３〜図８に示すように、フェイルメモリ１２０内に含まれる「０」〜「Ｆ」の各行につき、「０」から「Ｆ」までＸ軸方向へアドレスを順々にインクリメントすることで、アドレス発生回路１１０が指定するアドレスを（Ｘ，Ｙ）＝（０，０）→（０，１）→（０，２）・・・の様にして発生させる。
【００３５】
ステップＳ２０２：先のステップＳ２０１でアドレス発生回路１１０が発生させたアドレスに従い、変化点検出回路１３０はフェイルメモリ１２０内の各行毎で各アドレスを順々に参照していき、各アドレスに記憶されたフェイル情報が変化する変化点を検出する。変化点検出回路１３０は、変化点を検出した時点で、この変化点まで連続していたパスまたはフェイルの情報に基づいて連続個数データを生成し、データＦＩＦＯ１４０ａに記憶させる。なお、この処理は各行毎の最後端まで繰り返し実行される。
【００３６】
また、このときアドレス変換回路１６０は、それぞれの連続個数データ毎に対応したアドレスを変化点検出回路１３０が生成する毎に順々にインクリメントして発生させ、これをアドレスＦＩＦＯ１４０ｂに記憶させる。例えば、図３〜図８に示すように、変化点検出回路１３０は、「０」の行で「０」から「Ｆ」までＸ軸に沿って配列された各アドレスを順々に参照していき、パスが３個、フェイルが１個、パスが１２個記憶されている連続個数を検出し、「０００３」、「１００１」、「０００Ｃ」の連続個数データを生成し、データＦＩＦＯ１４０ａに記憶させる。
【００３７】
上記の連続個数データを生成すると、アドレス変換回路１６０は、それぞれの連続個数データ毎に対応したアドレスを順々にインクリメントして「０」、「１」、「２」の様にして発生させ、アドレスＦＩＦＯ１４０ｂに記憶させる。
【００３８】
ステップＳ２０３：ここでは、ステップＳ２０２と並行して、既にデータＦＩＦＯ１４０ａに記憶されている１つ前の行で生成した連続個数データが出力される。また、アドレスＦＩＦＯ１４０ｂに記憶されているアドレスを出力させ、連続個数データとアドレスを対応付けて格納メモリ１８０に記憶させる。
【００３９】
ステップＳ２０４：行データ検出回路１４５は、ステップＳ２０２でデータＦＩＦＯ１４０ａに出力される連続個数データと、ステップＳ２０３でデータＦＩＦＯ１４０ａから出力される１つ前の行で生成した連続個数データとを参照して、これらの２つの行の連続個数データが一致するか否か、つまり、連続個数データの分布が２つの行で複数回繰り返されているか否かを判定する。その結果、一致しない場合には（ステップＳ２０４のＮＯ）、ステップＳ２０６の処理が実行される。
【００４０】
ステップＳ２０５：連続個数データが一致すると判定した場合（ステップＳ２０４のＹＥＳ）、行データ検出回路１４５は、分布の繰り返しを示すビット情報と、分布の繰り返し回数を示すビット情報とを含む分布領域データを生成し、これを連続個数データに続けてデータＦＩＦＯ１４０ａに記憶させる。
【００４１】
また、このときアドレス変換回路１６０は、ステップＳ２０２で変化点検出回路１３０が生成した連続個数データに対応するアドレスを再度発生させ、アドレスＦＩＦＯ１４０ｂに記憶させる。
【００４２】
そして行データ検出回路１４５は、１つ後の行で連続個数データを生成するのと並行して、ステップＳ２０２で生成した連続個数データとアドレスを格納メモリ１８０に記憶させ、連続個数データを上書きする。このように行データ検出回路１４５は、本発明のデータ生成手段としての機能を有している。また、データＦＩＦＯ１４０ａとアドレスＦＩＦＯ１４０ｂから分布領域データとアドレスがそれぞれ出力され、これらが格納メモリ１８０に記憶される。
【００４３】
例えば、図５〜図８に示すように、行データ検出回路１４５は、「３」の行で生成したアドレス「Ｂ」、「Ｃ」、「Ｄ」に対応する連続個数データと、「４」の行で生成したアドレス「Ｅ」、「Ｆ」、「１０」に対応する連続個数データとが一致すると判定した場合、先頭には繰り返しを意味する「３」という値と、その後に繰り返し回数を表す「１」を１ワードにした「３００１」という分布領域データを生成し、これをデータＦＩＦＯ１４０ａに書き込む。不一致の場合は特に処理が行われない。アドレス変換回路１６０は、「４」の行で生成した連続個数データに対応するアドレス「Ｅ」を再度発生させ、これをアドレスＦＩＦＯ１４０ｂに書き込む。
【００４４】
そして、「４」の行で生成した連続個数データとアドレスがそれぞれデータＦＩＦＯ１４０ａ、アドレスＦＩＦＯ１４０ｂから格納メモリ１８０に出力されると、格納メモリ１８０では連続個数データが上書きされて、「３００１」の分布領域データとアドレス「Ｅ」が格納メモリ１８０に記憶される。このときアドレス「Ｅ」には、「３００１」のデータが残っている。
【００４５】
ステップＳ２０６：変化点検出回路１３０は、ステップＳ２０２で生成した連続個数データが最終列、最終行か否かを判定する。この結果、最終列、最終行でない場合には（ステップＳ２０６のＮＯ）、ステップＳ２０１以降の処理を再度実行する。
【００４６】
図６は、「５」の行へ進んだ動作例を示している。「４」の行の動作と同じように、ここではアドレス「Ｆ」に「０００３」、アドレス「１０」に「１００１」、アドレス「１１」に「０００Ｃ」のデータが書き込まれる。同時に、ステップＳ２０４では行毎の連続個数データが一致すると判断されるため、アドレスＦＩＦＯ１４０ｂにはアドレス「Ｅ」、データＦＩＦＯ１４０ａにはデータ「３００２」がそれぞれ書き込まれる。
【００４７】
また、アドレスＦＩＦＯ１４０ｂ及びデータＦＩＦＯ１４０ａから格納メモリ１８０には、アドレス/データのペアで、「Ｅ」／「０００３」、「Ｆ」／「１００１」、「１０」／「０００Ｃ」が書き込まれた後、「Ｅ」／「３００１」が上書きされる。この結果、アドレス「Ｅ」には、「３００１」のデータが残る。
【００４８】
図７は、「６」〜「Ｆ」までの行についての動作例を示す。「Ｆ」の行まで検出を終えたところでは、１２行分の繰り返しを表す「３００Ｃ」の分布領域データが生成され、この「３００Ｃ」のデータとアドレス「Ｅ」がデータＦＩＦＯ１４０ａ、アドレスＦＩＦＯ１４０ｂにそれぞれ書き込まれる。
【００４９】
ステップＳ２０７：これに対し、変化点検出回路１３０による判定の結果、最終列、最終行であった場合には（ステップＳ２０６のＹＥＳ）、ステップＳ２０２で生成した連続個数データとアドレスをデータＦＩＦＯ１４０ａ、アドレスＦＩＦＯ１４０ｂからそれぞれ格納メモリ１８０に出力して記憶させ、これに続けてデータエンドの情報を記憶させる処理を行う。そして救済演算回路１５０は、予備セルを用いてフェイルと判定されたアドレスのセルを置換するための演算を行う。
【００５０】
例えば、図７〜図８に示すように、変化点検出回路１３０は、「Ｆ」の行で生成した連続個数データに続けてデータエンドの「００００」を生成し、データＦＩＦＯ１４０ａを介してこれを格納メモリ１８０に上書きする。「００００」をデータエンドとして予め規定しておけば、救済演算回路１５０はアドレス「１０」のデータを読み取ることはない。
【００５１】
以上のように本実施の形態では、連続個数データの分布が行方向で複数回繰り返されている領域（行）を検出して分布領域データを生成し、格納メモリ１８０に記憶された連続個数データを上書きするので、救済演算回路１５０は、同じ分布となっている連続個数データを繰り返し読み出す必要がない。また、演算回路１５０は、少なくなったデータを用いて効率的に演算を行うことができる。
【００５２】
更に、本実施の形態では分布の繰り返しや繰り返し回数を示すビット情報を用いてデータを圧縮しているので、それだけ格納メモリ１８０の容量を小さくすることができる。また、フェイルサーチの動作で１度も停止せずに１回だけフェイルメモリの各アドレスを順々に参照することで、フェイルと判定された個数を正確かつ効率的に検出することができる。このため、サーチの途中で停止して判断を行ったり、フェイルメモリをクリアするなどの戻り動作を行う必要がない。
【図面の簡単な説明】
【００５３】
【図１】本実施形態の半導体試験装置の構成を示す説明図である。
【図２】本実施形態の半導体試験装置の動作を示すフローチャートである。
【図３】本実施形態の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【図４】本実施形態の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【図５】本実施形態の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【図６】本実施形態の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【図７】本実施形態の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【図８】本実施形態の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【図９】従来技術の半導体試験装置の構成を示す説明図である。
【図１０】従来技術の半導体試験装置のフェイルメモリ、データＦＩＦＯ、アドレスＦＩＦＯでの動作を示す説明図である。
【符号の説明】
【００５４】
１００，２００    半導体試験装置
１１０，２１０    アドレス発生回路
１２０，２２０    フェイルメモリ
１３０    変化点検出回路
１４０ａ    データＦＩＦＯ
１４０ｂ    アドレスＦＩＦＯ
１４５    行データ検出回路
１５０，２５０    救済演算回路
１６０    アドレス変換回路
【図１】
2009020971.tif 000003
【図２】
2009020971.tif 000004
【図３】
2009020971.tif 000005
【図４】
2009020971.tif 000006
【図５】
2009020971.tif 000007
【図６】
2009020971.tif 000008
【図７】
2009020971.tif 000009
【図８】
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【図９】
2009020971.tif 000011
【図１０】
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