(57)【要約】【課題】本発明は、ＲＦデバイスの特性のばらつきを抑え、高耐圧化、高速化を実現することが可能な化合物半導体装置の製造方法を提供する。【解決手段】化合物半導体層11の素子領域上に、所定の幅の第１のマスクと、これを所定の間隙で挟むように第２、第３のマスクを形成して異方性エッチングを行い、化合物半導体層中に、凸部を有する所定の深さの第１のリセス14aを形成し、マスクを除去し、露出した化合物半導体層11表面を清浄化し、凸部の上面を露出させた第１のパシベーション膜(18)を形成し、これをマスクとしてエッチングを行い、化合物半導体層11中に所定の深さの第２のリセス14bを形成し、第２のパシベーション膜(18)を形成し、異方性エッチングにより、第２のリセス14bの底面の一部を露出させ壁面にセルフアラインで側壁18aを形成し、露出した第２のリセス底面上にゲート電極17を形成する。【選択図】図１
2009135399.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体層の素子領域上に、所定の幅の第１のマスクと、この第１のマスクを所定の間隙で挟むように配置された第２のマスクおよび第３のマスクを形成し、
前記第１のマスク、前記第２のマスク、前記第３のマスクを用いて異方性エッチングを行い、前記化合物半導体層中に、凸部を有する所定の深さの第１のリセスを形成し、
前記第１のマスク、前記第２のマスク、前記第３のマスクを除去し、露出した前記化合物半導体層表面を清浄化し、
前記凸部の上面を露出させた第１のパシベーション膜を形成し、
この第１のパシベーション膜をマスクとしてエッチングを行い、前記化合物半導体層中に、所定の深さの第２のリセスを形成し、
この第２のリセス内を含む領域に、第２のパシベーション膜を形成し、
この第２のパシベーション膜を異方性エッチングすることにより、前記第２のリセスの底面の一部を露出させるとともに、前記第２のリセスの壁面にセルフアラインで側壁を形成し、
前記化合物半導体層表面に第１のリセスを挟むようにソース電極、ドレイン電極を形成し、
露出した前記第２のリセス底面上にゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記第１のマスク、前記第２のマスク、前記第３のマスクは、それぞれ第１のフォトレジストマスク、第２のフォトレジストマスク、第３のフォトレジストマスクを用いて形成され、
前記第１のリセス、前記第２のリセス、前記ゲート電極、ソース領域、ドレイン領域は、前記第１のフォトレジストマスク、前記第２のフォトレジストマスク、前記第３のフォトレジストマスクの位置によりセルフアラインで形成されることを特徴とする請求項１に記載の化合物半導体装置の製造方法。
【請求項３】
前記第１のマスクの幅と、前記第２のリセスの壁面に形成された側壁の厚さを制御することにより、ゲート長を制御することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
【請求項４】
前記第２のリセスを形成した後、高温熱処理を施すことを特徴とする請求項１から請求項３のいずれか1項に記載の化合物半導体装置の製造方法。
【請求項５】
前記高温熱処理前に、隣接する前記素子領域の間に形成された前記第１のパシベーション膜の一部を除去することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項６】
前記第２のリセスを形成した後、前記第２のリセスに不純物を注入することを特徴とする請求項１から請求項５のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項７】
前記第１のマスクは、リソグラフィプロセスによりパターンを形成し、このパターンの一部を、前記パターン表面から等方的に除去することにより細幅化し、この細幅化されたパターンを用いて形成されることを特徴とする請求項１から請求項６のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項８】
前記ゲート電極は、露出した前記第２のリセス底面上を含む表面にメタル膜を形成し、
前記メタル膜をパターニングすることにより形成されることを特徴とする請求項１から請求項７のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項９】
前記ゲート電極は、リフトオフ法により形成されることを特徴とする請求項１から請求項７のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波パワーデバイス（以下ＲＦデバイスと記す）などとして用いられる化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（ＭｅｔａｌＦｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）といった、ＲＦデバイスとして用いられる電界効果型トランジスタにおいて、さらなる高耐圧化、高速化が要求されている。
【０００３】
高耐圧を実現するために、近年、リセス構造（埋め込みゲート構造）の最適化が種々検討されている（例えば非特許文献１、２参照）。これは、半導体層表面に存在する表面準位の影響を軽減し、ひずみ特性の改善を図るため、半導体層表面からチャネル層を遠ざけ、半導体層内部に電流を制御する構造である。そして、このような構造により、ゲート電極への電界集中が緩和され、負担が低減するため、高耐圧、高出力で高速動作が可能となる。
【０００４】
このようなリセス構造において、リセスを多段とすると、さらなる耐圧の向上、リーク電流の低減による高効率化が期待できる（例えば非特許文献３、４参照）。しかしながら、このような多段リセスを形成するためには、リセスを１段毎に露光・エッチング加工することが必要である。そして、一次リセスに対するゲート、ソース、ドレインの位置のみならず、各リセスの幅と深さも、特性を支配する重要なパラメータとなる。
【０００５】
また、ＧａＡｓやＧａＮなどの化合物半導体においては、Ｓｕｒｆａｃｅ  ｐｉｎｎｉｎｇ効果により、表面に電荷が集まるという特性を有している。そして、この集まった電荷の配置により、電気場、電流の流れなどが変化し、デバイスの特性が大きく変わる。このような特性は、化合物半導体の表面状態に大きく依存すると考えられる。
【０００６】
従って、化合物半導体においては、表面に大きなダメージを与えるドライプロセスの適用は困難であり、これまでウェットプロセスが適用されていた。しかしながら、ウェットプロセスでは、加工条件などを厳密に制御し、高精度に加工、位置合せを行うことは困難であり、特性にばらつきが生じるという問題がある。セルフアラインなどを用いた手法が検討されているものの（例えば特許文献１、２参照）、十分な加工、位置合せ精度を得るには至っていない。また、表面が露出したまま流品することになるため、表面に自然酸化膜が形成されるが、この自然酸化膜が表面状態に影響することも考えられる。
【０００７】
一方、高速化を実現するために、ゲート長（Ｌｇ）を小さくすることが要求されている。しかしながら、上述したように、表面状態への影響から、これまでドライプロセスの適用は困難であった。さらに、通常のリソグラフィにより、例えばＬｇを５０ｎｍ以下に制御することは困難であり、微細加工が可能な液浸法、電子描画法などは、装置コストが高く、スループットが低下するなどの問題がある。
【特許文献１】米国特許公報５５５６７９７
【特許文献２】米国特許公報６８３８３２５
【非特許文献１】Ｋ．Ｈｉｇｕｃｈｉ、Ｈ．Ｍａｔｓｕｍｏｔｏ、Ｔ．Ｍｉｓｈｉｍａ  ａｎｄ  Ｔ．Ｎａｋａｍｕｒａ、  ’Ｈｉｇｈ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ  ａｎｄ  ｈｉｇｈ  ｆｍａｘ  ＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴｓ  ｏｎ  ＧａＡｓ’、１０ｔｈ  Ｉｎｔｅｒｎ．Ｃｏｎｆ．ｏｎ  Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  １１−１５  Ｍａｙ  １９９８
【非特許文献２】Ｄ．Ｇｅｉｇｅｒ、Ｊ．Ｄｉｃｋｍａｎｎ、Ｃ．Ｗｏｌｋ  ａｎｄ  Ｅ．Ｋｏｈｎ、  ’Ｒｅｃｅｓｓ  Ｄｅｐｅｎｄｅｎｔ  Ｂｒｅａｋｄｏｗｎ  Ｂｅｈａｖｉｏｒ  ｏｆ  ＧａＡｓ−ＨＦＥＴ’ｓ’、ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．１、ＪＡＮＵＡＲＹ  １９９５
【非特許文献３】Ｋ．Ｙ．Ｈｕｒ、Ｒ．Ａ．ＭｃＴａｇｇａｒｔ、Ｂ．Ｗ．ＬｅＢｌａｎｃ、Ｗ．Ｅ．Ｈｏｋｅ、Ｐ．Ｊ．Ｌｅｍｏｎｉａｓ、Ａ．Ｂ．Ｍｉｌｌｅｒ、Ｔ．Ｅ．Ｋａｚｉｏｒ、ａｎｄ  Ｌ．Ｍ．Ａｕｃｏｉｎ  ’Ｄｏｕｂｌｅ  Ｒｅｃｅｓｓｅｄ  ＡｌＩｎＡｓ／ＧａＩｎＡｓ／ＩｎＰ  ＨＥＭＴｓ  ｗｉｔｈ  Ｈｉｇｈ  Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅｓ’、ＧａＡｓ  ＩＣ  Ｓｙｍｐｏｓｉｕｍ  １９９５
【非特許文献４】Ｓｈｅｙ−Ｓｈｉ  Ｌｕ、Ｃｈｉｎ−Ｃｈｕｎ  Ｍｅｎｇ、Ｙｏ−Ｓｈｅｎｇ  Ｌｉｎ、ａｎｄ  Ｈａｉ  Ｌａｎ、  ’Ｔｈｅ  Ｅｆｆｅｃｔ  ｏｆ  Ｇａｔｅ  Ｒｅｃｅｓｓ  Ｐｒｏｆｉｌｅ  ｏｎ  Ｄｅｖｉｃｅ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｇａ０．５１Ｉｎ０．４９Ｐ／Ｉｎ０．２Ｇａ０．８Ａｓ  Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ  ＦＥＴ’ｓ’、  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＶＯＬ．４６、ＮＯ．１、ＪＡＮＵＡＲＹ  １９９９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＲＦデバイスの特性のばらつきを抑え、高耐圧化、高速化を実現することが可能な化合物半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、化合物半導体層の素子領域上に、所定の幅の第１のマスクと、この第１のマスクを所定の間隙で挟むように配置された第２のマスクおよび第３のマスクを形成し、第１のマスク、第２のマスク、第３のマスクを用いて異方性エッチングを行い、化合物半導体層中に、凸部を有する所定の深さの第１のリセスを形成し、第１のマスク、第２のマスク、第３のマスクを除去し、露出した化合物半導体層表面を清浄化し、凸部の上面を露出させた第１のパシベーション膜を形成し、この第１のパシベーション膜をマスクとしてエッチングを行い、化合物半導体層中に、所定の深さの第２のリセスを形成し、この第２のリセス内を含む領域に、第２のパシベーション膜を形成し、この第２のパシベーション膜を異方性エッチングすることにより、前記第２のリセスの底面の一部を露出させるとともに、第２のリセスの壁面にセルフアラインで側壁を形成し、化合物半導体層表面に第１のリセスを挟むようにソース電極、ドレイン電極を形成し、露出した第２のリセス底面上にゲート電極を形成することを特徴とする化合物半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一態様の化合物半導体装置の製造方法によれば、ＲＦデバイスの特性のばらつきを抑え、高耐圧化、高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
（実施形態１）
図１に本実施形態により形成されるＦＥＴ素子の断面図を示す。図に示すように、ＧａＡｓなどの化合物半導体基板（図示せず）上に、ＧａＡｓなどからなる半導体層１１が形成されている。半導体層１１には、ソース領域１２、ドレイン領域１３と、これらの間に１ｓｔリセス１４ａと、２ｎｄリセス１４ｂが形成されている。ソース領域１２、ドレイン領域１３上には、それぞれソース電極１５、ドレイン電極１６が形成され、第２のリセス１４ｂ上に、ゲート電極１７が形成されている。ソース電極１５−ゲート電極１７間、ゲート電極１７−ドレイン電極１６間には、例えばＳｉＮ膜からなるパシベーション膜１８が形成されている。そして、２ｎｄリセス１４ｂの壁面には、ゲート電極を挟むように、セルフアラインにより側壁１８ａが形成されている。
【００１３】
このようなＦＥＴ素子は、以下のようにして形成される。先ず、図２に示すように、基板ｗ上に半導体層１１を形成し、素子分離領域１９によりの素子分離を行う。このとき、素子分離方法は特に限定されず、例えばインプランテーション、ＭＥＳＡアイソレーションなどを用いることができる。
【００１４】
次いで、図３に、図２に示した素子分離された領域を拡大して示すように、素子分離された半導体層１１表面に、必要に応じて不純物を注入した後、ＳｉＮ膜、ＳｉＯ２膜などからなるマスク層２０を形成する。さらに図４に示すように、フォトレジスト膜を形成し、例えばｉ−ｌｉｎｅステッパを用いた通常のフォトリソグラフィ法により、パターニングを行い、フォトレジストからなるマスク２１ａ、２１ｂ、２１ｃを形成する。ここで、ゲート用のパターンとなるマスク２１ｂは、例えば５００ｎｍ幅となるように、両側のマスク２１ａ、２１ｃは例えば１０００ｎｍ幅となるようにパターニングされる。このとき、図５に示すように、例えばＯ２アッシャーを用いて、Ｏ２プラズマによりパターンを表面から等方的に除去することにより細幅化（マスク２１ａ’、２１ｂ’、２１ｃ’）してもよい。尚、マスク２１ｂの幅は、そのまま２ｎｄリセス１４ｂの幅となり、マスク２１ａの幅は、ソース領域１２と１ｓｔリセス１４ａのエッジまでの距離、マスク２１ｃの幅は、ドレイン領域１３と１ｓｔリセス１４ａのエッジまでの距離となる。
【００１５】
そして、図６に示すように、マスク層２０をエッチングし、マスク２０ａ、２０ｂ、２０ｃを形成する。次いで、図７に示すように、マスク２０ａ−マスク２０ｃ間上に、フォトレジストなどからなる不純物注入用のマスク２２を形成する。そして、図８に示すように、不純物を注入し、セルフアラインでソース領域１２／ドレイン領域１３を形成する。
【００１６】
このとき、マスク２２は、その両端がそれぞれマスク２０ａ、マスク２０ｃ上にあればよいので、高い位置合せ精度を必要としない。例えば、マスク２０ａとマスク２０ｃの幅がそれぞれ１０００ｎｍであるなら、位置合せ精度は１０００ｎｍでよいことになる。
【００１７】
次いで、図９に示すように、不純物注入用のマスク２２を、公知のフォトレジストリムーバにより除去する。その後、ソース領域１２／ドレイン領域１３上に、ＳｉＯ２、フォトレジストなどからなるエッチング用のマスク２３を新たに形成する。そして、図１０に示すように、マスク２０ａ−マスク２０ｂ間、マスク２０ａ−マスク２０ｃ間をエッチングし、セルフアラインで例えば１００ｎｍ程度の深さの１ｓｔリセス１４ａおよび凸部２４を形成する。
【００１８】
このとき、マスク２３は、その一端がマスク２０ａ、マスク２０ｂ上にあればよいので、高い位置合せ精度を必要としない。例えば、マスク２０ａとマスク２０ｃの幅がそれぞれ１０００ｎｍであるなら、位置合せ精度は１０００ｎｍでよいことになる。
【００１９】
そして、必要に応じて、図１１に示すように、マスク２０ａ、２０ｂ、２０ｃを除去した後、必要に応じて、ＮＨ４Ｆなどを用いて表面を洗浄する。さらに、図１２に示すように、イオン注入を行い、ソース−ゲート間、ゲート−ドレイン間に不純物を注入し、ドーピングレベルをｎとする。このとき、注入深さや角度は、適宜設定される。
【００２０】
次いで、必要に応じて、ＮＨ４Ｆなどを用いて表面を洗浄する。このとき、洗浄は、少なくともマスク２０ａ、２０ｂ、２０ｃを除去した後、あるいは不純物注入後のいずれかに行うことが必要である。そして、図１３に示すように、清浄化された化合物半導体層１１上に、パシベーション膜１８を構成する例えば１００ｎｍ程度以下のＳｉＮ層１８ｂを堆積する。
【００２１】
そして、図１４に示すように、フォトレジスト膜２５を塗布し、図１５に示すように、凸部２４上を含む開口部２５ａを有するマスク２５’を形成する。さらに、図１６に示すように、マスク２５’を用いて、ＳｉＮ層１８ｂをＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングにより選択的にエッチングを行い、凸部２４の上面を露出させる。そして、図１７に示すように、今度はエッチングされたＳｉＮ層１８ｂ’をマスクとして、半導体層１１をＲＩＥなどの異方性エッチングにより選択的にエッチングを行い、セルフアラインでマスク２０ｂの位置に、マスク２０ｂの幅となる２ｎｄリセス１４ｂを形成する。さらに、必要に応じて２ｎｄリセス１４ｂの底面に不純物を注入し、ドーピングレベルをｎ’とする。
【００２２】
次いで、必要に応じてＮＨ４Ｆなどを用いて２ｎｄリセス１４ｂ内壁を洗浄し、図１８に示すように、パシベーション膜１８を構成するＳｉＮ層１８ｃを、例えば２ｎｄリセス１４ｂの幅が５００ｎｍの場合、例えば２００ｎｍ程度となるように形成する。このとき、そして、図１９に示すように、ＲＩＥなどの異方性エッチングにより選択的にエッチングを行い、２ｎｄリセス１４ｂの底面の一部を露出させるとともに、２ｎｄリセス１４ｂの壁面にセルフアラインで側壁１８ａを形成する。
【００２３】
図２０に２ｎｄリセス１４ｂの拡大図を示す。図に示すように、２ｎｄリセス１４ｂ底面が露出した時点をエッチング終点とすると、底面における側壁１８ａの膜厚が、形成されたＳｉＮ層１８ｃの膜厚（例えば２００ｎｍ）と等しくなる、もしくは一定な比率で小さくなる（この一定な比率は、ＳｉＮ層１８ｃの形成方法、厚さ、形成システムなどによって異なる）。
【００２４】
さらに、必要に応じて、図２１に示すように、２ｎｄリセス１４ｂ底面に不純物を注入し、ドーピングレベルをｎ”とする。そして、図２２に示すように、２ｎｄリセス１４ｂ底面を含む領域に、ＳｉＯ２膜などからなる熱処理用保護膜２６を形成する。
【００２５】
次いで、図２３に示すように、熱ストレスの緩和のため、隣接する素子領域の間２７に形成されたパシベーション膜（ＳｉＮ層）１８および熱処理用保護膜２６を除去し、例えば６５０℃で高温熱処理する。
【００２６】
そして、図２４に示すように、通常のリソグラフィ法を用いて、ソース領域１２およびドレイン領域１３上のパシベーション膜（ＳｉＮ層）１８および熱処理用保護膜２６を除去し、メタル膜を堆積して、ソース電極１５、ドレイン電極１６を形成する。
【００２７】
なお、このとき、ゲートの上に形成されている熱処理用保護膜２６をエッチング保護膜として利用し、メタル膜を堆積し、リソグラフィ法を用いてドライエッチングを行うという一般的に用いられるドライエッチング方法でソース・ドレイン電極を形成することも可能である。
【００２８】
次いで、図２５に示すように、通常のリソグラフィ法を用いて、フォトレジストによりソース電極１５、ドレイン電極１６上にマスク２８を形成し、図２６に示すように、例えばＮＨ４Ｆなどを用いて熱処理用保護膜（ＳｉＯ２膜）２６を選択的に除去するとともに、２ｎｄリセス１４ｂ底面を洗浄する。
【００２９】
さらに、図２７に示すように、清浄化された２ｎｄリセス１４ｂ底面を含む領域にメタル膜２９を形成し、通常のパターニング方法によりゲート電極１７を形成する。その後、マスク２８を除去することにより、図１に示すようなＦＥＴ素子が形成される。
【００３０】
このとき、セルフアラインで形成された２ｎｄリセス１４ｂおよび側壁１８ａの内部にゲート電極が形成されるため、ゲート電極もセルフアラインで形成されることになる。
【００３１】
本実施形態によれば、ＲＩＥなどの異方性エッチングを用いたセルフアラインを適用することができるため、高い寸法位置精度で１ｓｔリセス、２ｎｄリセスおよびソース、ゲート、ドレインを形成することができる。例えば、マスク２１ａ、マスク２１ｂ、マスク２１ｃの形成時に、これらの幅を適宜調節することにより、セルフアラインで、ソース領域１２と１ｓｔリセス１４ａのエッジまでの距離、２ｎｄリセス１４ｂの幅、ドレイン領域１３と１ｓｔリセス１４ａのエッジまでの距離を調整することができ、デバイス特性の制御が可能となる。
【００３２】
また、本実施形態によれば、清浄化された半導体層上にパシベーション膜を形成した状態で、流品させることができることから、汚染などを防ぐことが可能となる。また、その後の熱処理により表面に酸化膜が形成されるなどの変化がなく、良好な表面状態を得ることができ、素子特性を改善することが可能となる。
【００３３】
また、本実施形態によれば、例えばｉ−ｌｉｎｅステッパを用いた通常のフォトリソグラフィ法により形成されたパターンを用いて、２ｎｄリセスを形成し、さらに、その内部に側壁を形成し、側壁に挟まれるようにゲート電極を形成することから、ゲート長が例えば５０ｎｍ以下のゲート電極を形成することができる。また、これに通常用いられているＯ２アッシャーを組合せることにより、さらなる細幅化を図ることができ、液浸法、電子描画法などを用いる必要がないため、装置コストを抑え、スループットを向上させるとともに、高速化を図ることが可能となる。
【００３４】
さらに、本実施形態において、高温熱処理を施すことにより、ＲＩＥなどによる半導体層のダメージを回復させることができる。そして、パシベーション膜（ＳｉＮ層）を硬化、緻密化し、ＳｉＯ２などの除去、洗浄などに用いられるＮＨ４Ｆ、ＨＦといった薬液処理に際して、耐薬品性を向上させることができる。このとき、隣接する素子領域の間に形成されたパシベーション膜（ＳｉＮ層）および熱処理用保護膜（ＳｉＯ２膜）を除去しておくことにより、熱処理によるＳｉＯ２／ＳｉＮ／ＧａＡｓ間の熱特性の差異による熱ストレスを緩和し、デバイス特性の劣化を抑制することが可能となる。
【００３５】
さらに、これまで、通常チャネル領域のドーピングレベルは一定であり、高精度で分布を制御することは困難であったが、本実施形態によれば、ソース−ゲート間、ゲート−ドレイン間のドーピングレベルｎと、ゲート直下のドーピングレベルｎ’とｎ”を、別々に設定することができる。従って、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）構造を作るだけではなく、ゲート下部のドーピングレベルをコントロールすることで、相互コンダクタンス（ｇｍ）のコントロールが可能となる。
【００３６】
（実施形態２）
本実施形態においては、実施形態１と同様のプロセスであるが、現行のウェットプロセスを用いたリフトオフ法により電極を形成する点で異なっている。
【００３７】
すなわち、実施形態１と同様に、ソース電極１５、ドレイン電極１６を形成した後、図２８に示すように、通常のリソグラフィ法を用いて、フォトレジストによりソース電極１５、ドレイン電極１６上および熱処理用保護膜（ＳｉＯ２膜）２６上にマスク３０ａ、３０ｂ、３０ｃを形成する。このとき、マスク３０ｂの幅ＬＰＲは、例えばゲート幅の設計寸法＋（２μｍ＋α）程度とする。
【００３８】
そして、図２９に示すように、例えばＨＦ系のエッチャントなどを用いて、露出した熱処理用保護膜（ＳｉＯ２膜）２６を選択的に除去する。このとき、マスク３０ｂ直下の熱処理用保護膜（ＳｉＯ２膜）２６についても若干エッチバックされる。また、その下層のパシベーション膜（ＳｉＮ膜）１８についてもエッチングされるが、熱処理されているため、エッチング量は抑えられる。
【００３９】
次いで、図３０に示すように、新たにフォトレジストを塗布しなおして、パターニングし、２ｎｄリセス１４ｂ上に開口部を有するマスク３１を形成する。このとき、オーバーハング量ＬＯＨは、例えば1μｍ以下とする。そして、図３１に示すように、例えばＨＦ系のエッチャントなどを用いて、残った熱処理用保護膜（ＳｉＯ２膜）２６を除去するとともに、２ｎｄリセス１４ｂ底面を洗浄する。このとき、マスク３１はオーバーハング構造になっている。
【００４０】
さらに、図３２に示すように、マスク３１および２ｎｄリセス１４ｂ内に、スパッタなどによりメタル膜３２を形成する。そして、有機溶剤などを用いてウェット処理してマスク３１を除去する現行のリフトオフ法により、マスク３１上のメタル膜３２を除去してゲート電極１７’を形成する。
【００４１】
本実施形態によれば、実施形態１と同様の効果を得ることができる。さらに、現行プロセスであるリフトオフ法を用いることにより、よりプロセスコストを低減することが可能となる。
【００４２】
そして、本実施形態においてリフトオフ法により形成されたゲート電極は、パシベーション膜（ＳｉＮ膜）１８上に肩が形成されることなくリセス１４ｂ内にのみ形成することができる。従って、キャパシタンスの低減を図ることができ、化合物半導体装置の高周波特性を向上させることが可能となる。
【００４３】
また、図３３に示すように、熱処理用保護膜（ＳｉＯ２膜）２６を厚膜化することにより、ゲート電極１７”を厚くしてもリフトオフ方法が適用可能になり、パシベーション膜（ＳｉＮ膜）１８上に肩が形成されるため、耐圧の向上が可能となる。
【００４４】
尚、これら実施形態において、リセス構造を形成することが可能であるので、エピタキシャル構造だけではなく、バルク状の化合物半導体基板を用いて、同様の構造を形成することも可能である。また、ＨＥＭＴ構造にも適用可能である。
【００４５】
また、基板としては、ＧａＡｓやＳｉの他、最近ＲＦデバイスに用いられるようになったＧａＮや、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。
【００４６】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一態様により形成されるＦＥＴ素子を示す断面図。
【図２】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図３】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図４】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図５】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図６】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図７】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図８】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図９】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１０】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１１】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１２】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１３】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１４】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１５】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１６】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１７】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１８】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図１９】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２０】２ｎｄリセスの拡大図。
【図２１】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２２】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２３】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２４】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２５】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２６】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２７】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２８】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図２９】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図３０】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図３１】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図３２】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【図３３】本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。
【符号の説明】
【００４８】
ｗ…基板、１１…半導体層、１２…ソース領域、１３…ドレイン領域、１４ａ…１ｓｔリセス、１４ｂ…２ｎｄリセス、１５…ソース電極、１６…ドレイン電極、１７、１７’、１７”…ゲート電極、１８、１８ｂ、１８ｃ…パシベーション膜（ＳｉＮ膜）、１８ａ…側壁、１９…素子分離領域、２０…マスク層、２０ａ、２０ｂ、２０ｃ、２１ａ、２１ｂ、２１ｃ、２１ａ’、２１ｂ’、２１ｃ’、２２、２３、２５’、２８、３０ａ、３０ｂ、３０ｃ、３１…マスク、２４…凸部、２５…フォトレジスト膜、２５ａ…開口部、２６…熱処理用保護膜、２７…素子領域の間、２９、３２…メタル膜。
【図１】
2009135399.tif 000003
【図２】
2009135399.tif 000004
【図３】
2009135399.tif 000005
【図４】
2009135399.tif 000006
【図５】
2009135399.tif 000007
【図６】
2009135399.tif 000008
【図７】
2009135399.tif 000009
【図８】
2009135399.tif 000010
【図９】
2009135399.tif 000011
【図１０】
2009135399.tif 000012
【図１１】
2009135399.tif 000013
【図１２】
2009135399.tif 000014
【図１３】
2009135399.tif 000015
【図１４】
2009135399.tif 000016
【図１５】
2009135399.tif 000017
【図１６】
2009135399.tif 000018
【図１７】
2009135399.tif 000019
【図１８】
2009135399.tif 000020
【図１９】
2009135399.tif 000021
【図２０】
2009135399.tif 000022
【図２１】
2009135399.tif 000023
【図２２】
2009135399.tif 000024
【図２３】
2009135399.tif 000025
【図２４】
2009135399.tif 000026
【図２５】
2009135399.tif 000027
【図２６】
2009135399.tif 000028
【図２７】
2009135399.tif 000029
【図２８】
2009135399.tif 000030
【図２９】
2009135399.tif 000031
【図３０】
2009135399.tif 000032
【図３１】
2009135399.tif 000033
【図３２】
2009135399.tif 000034
【図３３】
2009135399.tif 000035