(57)【要約】      （修正有）【課題】ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供する。【解決手段】第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタ１０と、第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタ２０と、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜１８と、第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜２８と、を有する。【選択図】図１
2009182297.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記第１のゲート電極の側面に形成された第１のスペーサ、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記第１のチャネル領域の両側に形成され、前記第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記第２のゲート電極の側面に形成された第２のスペーサ、前記第２のスペーサの側面に形成されたゲート側壁、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記第２のチャネル領域の両側に形成され、前記第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタと、
前記ｎ型トランジスタ上に前記第１のスペーサの側面に接して形成され、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜と、
前記ｐ型トランジスタ上に前記ゲート側壁の側面に接して形成され、前記第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜と、
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記第１のゲート電極の側面に形成された第１のスペーサ、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記第１のチャネル領域の両側に形成され、前記第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記第２のゲート電極の側面に形成された第２のスペーサ、前記第２のスペーサの側面に形成されたゲート側壁、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記第２のチャネル領域の両側に形成されたエピタキシャル結晶層、前記第２のチャネル領域の両側に少なくとも一部が前記エピタキシャル結晶層と重なるように形成され、前記第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に、前記半導体基板２および前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタと、
を有することを特徴とする半導体装置。
【請求項３】
前記ｎ型トランジスタ上に前記第１のスペーサの側面に接して形成され、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜と、
前記ｐ型トランジスタ上に前記ゲート側壁の側面に接して形成され、前記第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜と、
をさらに含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上のｎ型トランジスタ領域およびｐ型トランジスタ領域に、第１および第２のゲート電極を、それぞれゲート絶縁膜を介して形成する工程と、
前記第１および第２のゲート電極の側面に、第１および第２のスペーサをそれぞれ形成する工程と、
前記第１および第２のスペーサ、および第１および第２のゲート電極をマスクとして用いて、前記半導体基板上の前記ｎ型トランジスタ領域、および前記ｐ型トランジスタ領域に不純物を注入して、第１および第２のソース・ドレインエクステンション領域をそれぞれ形成する工程と、
前記第２のスペーサの側面に、選択的にゲート側壁を形成する工程と、
前記半導体基板の前記ｎ型トランジスタ領域の前記第１のスペーサの両側の露出した領域、および前記ｐ型トランジスタ領域の前記ゲート側壁の両側の露出した領域に、それぞれ第１および第２のシリサイド層を形成する工程と、
伸張応力を内包する伸張応力膜を前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域上に、前記第１のスペーサの側面および前記ゲート側壁の側面に接するように形成する工程と、
前記伸張応力膜の前記ｐ型トランジスタ領域上に位置する部分を選択的に剥離する工程と、
前記伸張応力膜の前記ｐ型トランジスタ領域上に位置する部分を選択的に剥離した後、圧縮応力を内包する圧縮応力膜を前記ｐ型トランジスタ上に前記ゲート側壁の側面に接するように形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板のｐ型トランジスタ領域の前記ゲート電極の両側にトレンチを形成し、前記半導体基板を構成する結晶よりも大きい格子定数を有する結晶を前記トレンチ内にエピタキシャル成長させる工程を含み、
前記第２のシリサイド層は、前記半導体基板に接しないように前記結晶内に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ゲート電極の側面に通常のゲート側壁を形成せずに、オフセットスペーサ（幅の狭いゲート側壁）のみを形成し、ソース・ドレイン領域の上面にシリサイド層を形成したトランジスタが知られている（例えば、特許文献１参照）。
【０００３】
この特許文献１参照に記載の半導体装置によれば、シリサイド層がソース・ドレイン領域のエクステンション領域のチャネル領域側の端部に近い領域に形成される。そのため、エクステンション領域中の導電型不純物が、シリサイド層により、エクステンション領域と半導体基板との界面付近に押し出されて偏析する。これにより、界面付近のエクステンション領域の不純物プロファイルは非常に高濃度かつ急峻になり、界面寄生抵抗が減少するため、トランジスタオン電流が向上する。なお、この様な技術は偏析ショットキー技術等と呼ばれ、この様な構造は、ＤＳＳ（Dopant Segregated Schottky）構造等と呼ばれている。
【０００４】
また、このＤＳＳ構造をｎ型およびｐ型トランジスタに適用し、さらにエピタキシャル成長させたＳｉＧｅ結晶をソース・ドレイン領域として用いた歪みＳｉ構造をｐ型トランジスタに適用した半導体装置が報告されている（例えば、非特許文献１参照）。
【０００５】
この非特許文献１に記載の半導体装置によれば、ＤＳＳ構造を適用することによりｎ型およびｐ型トランジスタのオン電流を向上させ、歪みＳｉ構造を適用することによりｐ型トランジスタのチャネル領域にチャネル方向の圧縮歪みを発生させてチャネル領域中の電荷（正孔）の移動度を向上させることができる。
【非特許文献１】Hung-Wei Chen et al., Symposium on VLSI Technology Digest of Technical Papers, 2007, pp.118-119.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ｎ型トランジスタをＤＳＳ構造にすることによりオン電流を向上させ、かつｎ型およびｐ型トランジスタのそれぞれの表面に電荷移動度を向上させる伸張および圧縮応力膜を、ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記第１のゲート電極の側面に形成された第１のスペーサ、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記第１のチャネル領域の両側に形成され、前記第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記第２のゲート電極の側面に形成された第２のスペーサ、前記第２のスペーサの側面に形成されたゲート側壁、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記第２のチャネル領域の両側に形成され、前記第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタと、前記ｎ型トランジスタ上に前記第１のスペーサの側面に接して形成され、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜と、前記ｐ型トランジスタ上に前記ゲート側壁の側面に接して形成され、前記第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜と、を有することを特徴とする半導体装置を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記第１のゲート電極の側面に形成された第１のスペーサ、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記第１のチャネル領域の両側に形成され、前記第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記第２のゲート電極の側面に形成された第２のスペーサ、前記第２のスペーサの側面に形成されたゲート側壁、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記第２のチャネル領域の両側に形成されたエピタキシャル結晶層、前記第２のチャネル領域の両側に少なくとも一部が前記エピタキシャル結晶層と重なるように形成され、前記第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に、前記半導体基板２および前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタと、を有することを特徴とする半導体装置を提供する。
【０００９】
また、本発明の他の態様は、半導体基板上のｎ型トランジスタ領域およびｐ型トランジスタ領域に、第１および第２のゲート電極を、それぞれゲート絶縁膜を介して形成する工程と、前記第１および第２のゲート電極の側面に、第１および第２のスペーサをそれぞれ形成する工程と、前記第１および第２のスペーサ、および第１および第２のゲート電極をマスクとして用いて、前記半導体基板上の前記ｎ型トランジスタ領域、および前記ｐ型トランジスタ領域に不純物を注入して、第１および第２のソース・ドレインエクステンション領域をそれぞれ形成する工程と、前記第２のスペーサの側面に、選択的にゲート側壁を形成する工程と、前記半導体基板の前記ｎ型トランジスタ領域の前記第１のスペーサの両側の露出した領域、および前記ｐ型トランジスタ領域の前記ゲート側壁の両側の露出した領域に、それぞれ第１および第２のシリサイド層を形成する工程と、伸張応力を内包する伸張応力膜を前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域上に、前記第１のスペーサの側面および前記ゲート側壁の側面に接するように形成する工程と、前記伸張応力膜の前記ｐ型トランジスタ領域上に位置する部分を選択的に剥離する工程と、前記伸張応力膜の前記ｐ型トランジスタ領域上に位置する部分を選択的に剥離した後、圧縮応力を内包する圧縮応力膜を前記ｐ型トランジスタ上に前記ゲート側壁の側面に接するように形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、ｎ型トランジスタをＤＳＳ構造にすることによりオン電流を向上させ、かつｎ型およびｐ型トランジスタのそれぞれの表面に電荷移動度を向上させる伸張および圧縮応力膜を、ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２上に素子分離領域３により電気的に分離されたｎ型トランジスタ１０およびｐ型トランジスタ２０を有する。
【００１２】
半導体基板２は、バルクＳｉ基板、ＳＯＩ（Silicon on Insulator）基板等を用いることができる。
【００１３】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１４】
ｎ型トランジスタ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたオフセットスペーサ１３と、半導体基板２中のゲート絶縁膜１１下に形成されたチャネル領域１５と、半導体基板２内のチャネル領域１５を挟む領域に形成され、チャネル領域１５側に導電型不純物が偏析して形成されたエクステンション領域１４ａを有するソース・ドレイン領域１４と、ソース・ドレイン領域１４上にオフセットスペーサ１３に接して形成されたシリサイド層１６と、を有して概略構成される。
【００１５】
ｐ型トランジスタ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側にエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ２３と離間して形成されたシリサイド層２６と、を有して概略構成される。
【００１６】
ゲート絶縁膜１１、２１は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１７】
ゲート電極１２、２２は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極１２には、Ａｓ、Ｐ等のｎ型不純物、ゲート電極２２には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極１２、２２がＳｉ系多結晶からなる場合は、上部にシリサイド層が形成されてもよい。また、ゲート電極１２、２２は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００１８】
オフセットスペーサ１３、２３は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域１４のエクステンション領域１４ａ、２４ｂ、シリサイド層１６等の形成位置に影響を与えるものであり、約１２ｎｍであることが好ましい。
【００１９】
ゲート側壁２７は、それぞれ例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
【００２０】
ソース・ドレイン領域１４は、浅いエクステンション領域１４ａと深いディープ領域１４ｂを含み、Ａｓ、Ｐ等のｎ型不純物を半導体基板２のｎ型トランジスタ１０の領域に注入することにより形成される。また、ソース・ドレイン領域２４は、浅いエクステンション領域２４ａと深いディープ領域２４ｂを含み、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２のｐ型トランジスタ２０の領域に注入することにより形成される。
【００２１】
シリサイド層１６、２６は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなり、ソース・ドレイン領域１４、２４の上面の露出部分に形成される。シリサイド層１６は、オフセットスペーサ１６の両側に、これと接して形成される。また、シリサイド層２６は、ゲート側壁２７の両側に、これと接して形成される。
【００２２】
シリサイド層１６は、ソース・ドレイン領域１４のエクステンション領域１４ａのチャネル領域１５側の端部に近い領域に形成される（ＤＳＳ構造）。そのため、エクステンション領域１４ａ中のｎ型導電型不純物が、シリサイド層１６により、エクステンション領域１４ａと半導体基板２との界面付近に押し出されて偏析する。これにより、界面付近のエクステンション領域１４ａの不純物プロファイルは非常に高濃度かつ急峻になり、界面寄生抵抗が減少するため、ｎ型トランジスタ１０のオン電流を向上させることができる。
【００２３】
伸張応力膜１８は、ｎ型トランジスタ１０上にオフセットスペーサ１３の側面に接して形成される。また、伸張応力膜１８は、伸張応力を内包しており、チャネル領域１５にチャネル方向の伸張歪みを与える機能を有する。また、圧縮応力膜２８は、ｐ型トランジスタ２０上にゲート側壁２７の側面に接して形成される。また、圧縮応力膜２８は、圧縮応力を内包しており、チャネル領域２５にチャネル方向の圧縮歪みを与える機能を有する。
【００２４】
伸張応力膜１８および圧縮応力膜２８は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成した窒化シリコン膜からなる。この場合、プラズマＣＶＤ装置の運転条件を制御することにより、伸張応力膜１８および圧縮応力膜２８を作り分けることができる。例えば、プラズマＣＶＤ装置のＲＦ（Radio Frequency）電力等を適宜設定することで、窒化シリコン膜中の水素濃度を制御し、低い水素濃度を有する伸張応力膜１８と、高い水素濃度を有する圧縮応力膜２８を作り分けることができる。
【００２５】
伸張応力膜１８により、チャネル領域１５にチャネル方向の伸張歪みが発生すると、チャネル領域１５における電子の移動度が向上する。また、圧縮応力膜２８により、チャネル領域２５にチャネル方向の圧縮歪みが発生すると、チャネル領域２５における正孔の移動度が向上する。
【００２６】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２７】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２８】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してｎ型トランジスタ１０を形成するｎ型トランジスタ領域１００とｐ型トランジスタ２０を形成するｐ型トランジスタ領域２００を分離した後、ｎ型トランジスタ領域１００にゲート絶縁膜１１、ゲート電極１２、およびオフセットスペーサ１３を形成し、ｐ型トランジスタ領域２００にゲート絶縁膜２１、ゲート電極２２、およびオフセットスペーサ２３を形成する。
【００２９】
次に、図２Ａ（ｂ）に示すように、ゲート電極１２、２２およびオフセットスペーサ１３、２３をマスクとして用いて、イオン注入法により導電型不純物を半導体基板２に注入し、ｎ型トランジスタ領域１００にソース・ドレイン領域１４のエクステンション領域１４ａ、ｐ型トランジスタ領域２００にソース・ドレイン領域２４のエクステンション領域２４ａを形成する。ここで、ｎ型トランジスタ領域１００にはＡｓ、Ｐ等のｎ型不純物、ｐ型トランジスタ領域２００にはＢ、ＢＦ２、Ｉｎ等のｐ型不純物が注入される。
【００３０】
次に、図２Ａ（ｃ）に示すように、オフセットスペーサ１３、２３の側面にゲート側壁１７、２７をそれぞれ形成した後に、これをマスクとして用いてイオン注入法により導電型不純物を半導体基板２に注入し、ｎ型トランジスタ領域１００にソース・ドレイン領域１４のディープ領域１４ｂ、ｐ型トランジスタ領域２００にソース・ドレイン領域２４のディープ領域２４ｂを形成する。
【００３１】
ここで、ゲート側壁１７、２７は、例えば、ＳｉＯ２等のゲート側壁１７、２７の材料膜をオフセットスペーサ１３、２３の側面を覆うように堆積させた後、ＲＩＥ（Reactive Ion Etching）法により、この材料膜をエッチング加工することにより形成される。また、ディープ領域１４ｂは、ｎ型トランジスタ領域１００にＡｓ、Ｐ等のｎ型不純物を注入することにより形成され、ディープ領域２４ｂは、ｐ型トランジスタ領域２００にＢ、ＢＦ２、Ｉｎ等のｐ型不純物を注入することにより形成される。
【００３２】
次に、図２Ａ（ｄ）に示すように、ゲート側壁１７をエッチングにより剥離する。このとき、ｐ型トランジスタ領域２００にはマスクを形成し、ゲート電極２７にエッチングが及ばないようにする。なお、オフセットスペーサ１３を除去せずに残すため、ゲート側壁１７とオフセットスペーサ１３はある程度の大きさのエッチング選択比を有することが好ましい。
【００３３】
次に、図２Ｂ（ｅ）に示すように、シリサイド層１６、２６を形成する。シリサイド層１６、２６は、ソース・ドレイン領域１４、２４の上面の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、４００〜５００℃のＲＴＡを行って金属膜とゲート電極ならびにソース・ドレイン領域をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００３４】
このとき、ソース・ドレイン領域１４の上面は、オフセットスペーサ１３の両側において露出しているため、シリサイド層１６はオフセットスペーサ１３に接して形成される。また、ソース・ドレイン領域２４の上面は、ゲート側壁２７の両側において露出しているため、シリサイド層２６はゲート側壁２７に接して（オフセットスペーサ２３と離間して）形成される。
【００３５】
次に、図２Ｂ（ｆ）に示すように、プラズマＣＶＤ法等により、半導体基板２上の全面に伸張応力膜１８を形成する。
【００３６】
次に、図２Ｂ（ｇ）に示すように、リソグラフィ法、ＲＩＥ法等を用いて、伸張応力膜１８のｐ型トランジスタ領域２００に位置する部分を選択的に除去する。
【００３７】
この工程において、オフセットスペーサ２３の側面にゲート側壁２７が形成されていなかった場合、オフセットスペーサ２３の幅が薄い等の理由により、伸張応力膜１８と同時にオフセットスペーサ２３が除去されてしまうおそれがある。
【００３８】
オフセットスペーサ２３が除去されてしまった場合、ＲＩＥ、薬液等により、ゲート電極２２、ゲート絶縁膜２１がダメージを受けるおそれがある。特に、ゲート電極２２がメタルゲート電極であった場合、ダメージが大きくなる。さらに、ゲート電極２２がメタルゲート電極であった場合、メタルゲート電極を構成する金属による周辺部材への金属汚染が生じるおそれがある。
【００３９】
一方、本実施の形態においては、オフセットスペーサ２３はゲート側壁２７によって保護されているため、伸張応力膜１８と共に除去されない。そのため、上記のような問題を回避することができる。
【００４０】
次に、図２Ｂ（ｈ）に示すように、プラズマＣＶＤ法等により、ｐ型トランジスタ領域２００に圧縮応力膜２８を形成する。ここで、圧縮応力膜２８は、例えば、半導体基板２上の全面に形成された後、リソグラフィ法、ＲＩＥ法等を用いて、ｎ型トランジスタ領域１００に位置する部分を選択的に除去される。
【００４１】
この工程において、オフセットスペーサ２３の側面にゲート側壁２７が形成されていなかった場合、オフセットスペーサ２３の側面と半導体基板２の上面を覆うように圧縮応力膜２８を形成することになる。しかし、オフセットスペーサ２３の側面と半導体基板２の上面の成す角はほぼ直角であるため、伸張応力膜１８と比較して被覆性が悪い圧縮応力膜２８は、オフセットスペーサ２３の側面と半導体基板２の上面を適切に被覆することができない。このため、圧縮応力膜２８がチャネル領域２５に与える歪みが不十分になるおそれがある。
【００４２】
一方、本実施の形態においては、オフセットスペーサ２３の側面にゲート側壁２７が形成されている。ゲート側壁２７の側面と半導体基板２の上面の成す角は直角よりも大きく、また、ゲート側壁２７の側面は湾曲しているため、圧縮応力膜２８は、ゲート側壁２７の側面と半導体基板２の上面を適切に被覆することができる。このため、圧縮応力膜２８はチャネル領域２５に効果的に歪みを与えることができる。
【００４３】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ｐ型トランジスタ領域２００に圧縮応力膜２８を形成する工程において、オフセットスペーサ２３の側面にゲート側壁２７が位置することにより、圧縮応力膜２８をゲート側壁２７の側面と半導体基板２の上面に適切に被覆させ、チャネル領域２５に効果的に歪みを与えることができる。もし、ｐ型トランジスタ２０をＤＳＳ構造とした場合、ゲート側壁２７が形成されないため、圧縮応力膜２８がゲート側壁２７の側面と半導体基板２の上面に適切に被覆されないおそれがある。
【００４４】
また、ｐ型トランジスタ領域２００の伸張応力膜１８を除去する工程において、オフセットスペーサ２３がゲート側壁２７によって保護されているため、伸張応力膜１８と共に除去されない。これにより、ＲＩＥ、薬液等により、ゲート電極２２、ゲート絶縁膜２１に発生するダメージを抑制することができる。特に、ゲート電極２２がメタルゲート電極であった場合、発生するダメージが大いため、この効果がより重要になる。さらに、ゲート電極２２がメタルゲート電極であった場合、メタルゲート電極を構成する金属による周辺部材への金属汚染の発生をゲート側壁２７により抑えることができる。もし、ｐ型トランジスタ２０をＤＳＳ構造とした場合、ゲート側壁２７が形成されないため、オフセットスペーサ２３が伸張応力膜１８と共に除去されるおそれがある。
【００４５】
また、ｎ型トランジスタ１０にゲート側壁を設けずに、これをＤＳＳ構造とすることにより、動作性能を向上させることができる。ｎ型トランジスタは、ｐ型トランジスタと比較して、ＤＳＳ構造によるオン電流向上の効果が大きいことが知られている。
【００４６】
〔第２の実施の形態〕
本発明の第２の実施の形態に係る半導体装置１は、ｐ型トランジスタ２０のソース・ドレイン領域２４のディープ領域２４ｂがエピタキシャル結晶層２９中に形成される点において第１の実施の形態と異なる。なお、その他の第１の実施の形態と同様の点については説明を省略する。
【００４７】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００４８】
エピタキシャル結晶層２９は、半導体基板２のｐ型トランジスタ２０の領域に形成したトレンチ内に、半導体基板２を構成する結晶よりも大きい格子定数を有する結晶をエピタキシャル成長させることにより形成する。
【００４９】
エピタキシャル結晶層２９は、半導体基板２を構成する結晶よりも格子定数の大きい結晶からなるため、これらの格子定数の違いから発生する格子の歪みが半導体基板２に発生し、チャネル領域２５にはチャネル方向の圧縮歪みが発生する。このため、例えば、チャネル領域２５のチャネル方向が＜１１０＞、＜１００＞等の場合、チャネル領域２５中の正孔の移動度が向上し、それに伴ってｐ型トランジスタ２０の動作性能が向上する。
【００５０】
例えば、半導体基板２がＳｉ結晶により構成される場合は、エピタキシャル結晶層２９としてＳｉＧｅ結晶を用いることができる。なお、ＳｉＧｅ結晶を用いる場合、Ｇｅ濃度は、例えば１０〜３０原子％であることが好ましい。これは、１０原子％未満ではチャネル領域２５に与える歪みが不十分になり、３０原子％を超えるとＳｉＧｅ結晶中の結晶欠陥が増加する傾向があるためである。
【００５１】
ゲート側壁２７は、一部がエピタキシャル結晶層２９上に位置するような幅を有する。また、シリサイド層２６は、ゲート側壁２７の両側に、これと接して形成される。このため、シリサイド層２６は、エピタキシャル結晶層２９の上面に形成され、半導体基板２には接しない。
【００５２】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）、（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００５３】
まず、図４Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してｎ型トランジスタ１０を形成するｎ型トランジスタ領域１００とｐ型トランジスタ２０を形成するｐ型トランジスタ領域２００を分離した後、ｎ型トランジスタ領域１００にゲート絶縁膜１１、およびゲート電極１２を形成し、ｐ型トランジスタ領域２００にゲート絶縁膜２１、ゲート電極２２、およびダミー側壁３０を形成する。
【００５４】
ここで、ダミー側壁３０は、後の工程において形成するゲート側壁２７よりも小さい幅に形成される。これは、シリサイド層２６が半導体基板２内に形成されないようにするためである。
【００５５】
ここで、ダミー側壁３０は、ｐ型トランジスタ領域２００にのみ選択的に形成する。具体的には、例えば、ｎ型トランジスタ領域１００およびｐ型トランジスタ領域２００にダミー側壁を形成した後、リソグラフィ法等を用いて、ｎ型トランジスタ領域１００のダミー側壁のみを除去する。また、ダミー側壁３０は、ゲート電極２２を覆うようにＳｉＯ２等からなる絶縁膜を形成した後、エッチングを施してゲート電極２２の側面に絶縁膜を残すことにより形成される。
【００５６】
次に、図４Ａ（ｂ）に示すように、ゲート電極２２およびダミー側壁３０をマスクとして用いて半導体基板２のｐ型トランジスタ領域２００にエッチングを施してトレンチ３１を形成する。このとき、ｎ型トランジスタ領域１００にはエッチングが及ばないようにする。具体的には、例えば、リソグラフィ法等を用いて、半導体基板２のｎ型トランジスタ領域１００にレジストを形成した後にエッチングを行う。
【００５７】
次に、図４Ａ（ｃ）に示すように、トレンチ３１の内面に露出した半導体基板２の表面を下地としてＳｉＧｅ結晶等の結晶をエピタキシャル成長させ、ｐ型トランジスタ領域２００にエピタキシャル結晶層２９を形成する。エピタキシャル結晶層２９としてＳｉＧｅ結晶を形成する場合、エピタキシャル成長は化学蒸着チャンバー内で行い、例えば、モノシラン（ＳｉＨ４）、水素化ゲルマニウム（ＧｅＨ４）、水素ガス（Ｈ２）等の雰囲気中で７００〜７５０℃の温度条件で行う。
【００５８】
次に、図４Ａ（ｄ）に示すように、エッチングによりダミー側壁３０を剥離した後、ゲート電極１２、２２の側面にオフセットスペーサ１３、２３を形成する。
【００５９】
なお、上記の方法では、ダミー側壁３０を剥離した後にオフセットスペーサ２３を形成したが、オフセットスペーサ２３を形成した後に、その外側にダミー側壁３０を形成し、エピタキシャル結晶層２９を形成した後にオフセットスペーサ２３が剥離されないような条件の下でダミー側壁３０を剥離する方法を採ってもよい。
【００６０】
次に、図４Ｂ（ｅ）に示すように、図２Ａ（ｂ）に示したエクステンション領域１４ａ、２４ａを形成する工程から、図２Ａ（ｄ）に示したゲート側壁１７を剥離するまでの工程を第１の実施の形態と同様に行う。なお、ゲート側壁２７は、一部がエピタキシャル結晶層２９上に位置するような幅を有する。
【００６１】
次に、図４Ｂ（ｆ）に示すように、シリサイド層１６、２６を形成する。このとき、ソース・ドレイン領域１４の上面は、オフセットスペーサ１３の両側において露出しているため、シリサイド層１６はオフセットスペーサ１３に接して形成される。また、ソース・ドレイン領域２４の上面は、ゲート側壁２７の両側において露出しているため、シリサイド層２６はゲート側壁２７に接して（オフセットスペーサ２３と離間して）形成される。ゲート側壁２７は、一部がエピタキシャル結晶層２９上に位置するような幅を有するため、シリサイド層２６は、半導体基板２内には形成されない。
【００６２】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、チャネル領域２５に歪みを発生させるエピタキシャル結晶層２９を形成することにより、チャネル領域２５中の正孔の移動度を向上させ、ｐ型トランジスタ２０の動作速度を向上させることができる。
【００６３】
また、半導体基板２がＳｉ結晶、エピタキシャル結晶層２９がＳｉＧｅ結晶からなる場合、もしシリサイド層２６がよりゲート電極２２近くまで形成されて、半導体基板２に接触すると、シリサイド層２６を構成するＮｉ等の金属は、ＧｅよりもＳｉと反応しやすいため、半導体基板２内に異常拡散してリークを引き起こすおそれがある。本実施の形態によれば、ＤＳＳ構造によるオン電流向上の効果がｎ型トランジスタ１０よりも小さいｐ型トランジスタ２０にゲート側壁２７を形成し、敢えてＤＳＳ構造としないことにより、シリサイド層２６が半導体基板２内に形成されることを防ぐことができる。
【００６４】
一方、ＤＳＳ構造によるオン電流向上の効果が大きいｎ型トランジスタ１０にはゲート側壁を設けずに、これをＤＳＳ構造とすることにより、動作性能を向上させることができる。
【００６５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００６６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｂ】（ｅ）、（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６８】
１  半導体装置。２  半導体基板。１０  ｎ型トランジスタ。２０  ｐ型トランジスタ。１１、２１  ゲート絶縁膜。１２、２２  ゲート電極。１３、２３  オフセットスペーサ。１４、２４  ソース・ドレイン領域。１５、２５  チャネル領域。１６、２６  シリサイド層。２７  ゲート側壁。１８  伸張応力膜。２８  圧縮応力膜。２９  エピタキシャル結晶層。３１  トレンチ。１００  ｎ型トランジスタ領域。２００  ｐ型トランジスタ領域。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
2009182297.tif 000007
【図４Ｂ】
2009182297.tif 000008