(57)【要約】      （修正有）【課題】リーク電流の影響を考慮したＳＲＡＭセル検査方法を提供する。【解決手段】真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。この方法は、ＢＬＴの電位が書き込みドライバ回路によって電源電圧に引き寄せられることを抑制するステップと、ＢＬＴの電位がプリチャージ回路によって電源電圧に引き寄せられることを抑制するステップと、ＢＬＴの電位が第１のトランジスタによってそのＳＲＡＭセルに記憶された電圧に引き寄せられることを抑制するステップと、上述の条件の下で、ＢＬＴの電位をしきい値電位と比較するステップとを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの検査方法であって、
ＢＬＴの電位が書き込みドライバ回路によって電源電圧に引き寄せられることを抑制するステップと、
ＢＬＴの電位がプリチャージ回路によって電源電圧に引き寄せられることを抑制するステップと、
ＢＬＴの電位が第１のトランジスタによってそのＳＲＡＭセルに記憶された電圧に引き寄せられることを抑制するステップと、
上述の条件の下で、ＢＬＴの電位をしきい値電位と比較するステップとを備える方法。
【請求項２】
ＢＬＴの電位がしきい値電位未満であるときに、そのＳＲＡＭセルが有意なリーク電流を含むことを判定するステップをさらに備える請求項１に記載の方法。
【請求項３】
ＢＬＴの電位が、しきい値電位未満へと直線的にドロップするときに、そのＳＲＡＭセルが有意なリーク電流を含むものと判定するステップをさらに備える請求項１に記載の方法。
【請求項４】
真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの検査方法であって、
ＢＬＴの電位が第１のトランジスタによって、大きくそのＳＲＡＭセルに記憶された電圧に引き寄せられることを抑制するステップと、
少なくとも上記の条件の下で、ＢＬＴの電位をしきい値電位と比較するステップとを備える方法。
【請求項５】
ＢＬＴの電位が書き込みドライバ回路によって電源電圧に引き寄せられることを抑制するステップをさらに備える請求項４に記載の方法。
【請求項６】
ＢＬＴの電位がプリチャージ回路によって電源電圧に引き寄せられることを抑制するステップをさらに備える請求項４に記載の方法。
【請求項７】
ＢＬＴの電位がしきい値電位未満であるときに、そのＳＲＡＭセルが有意なリーク電流を含むことを判定するステップをさらに備える請求項４に記載の方法。
【請求項８】
ＢＬＴの電位が、しきい値電位未満へと直線的にドロップするときに、そのＳＲＡＭセルが有意なリーク電流を含むものと判定するステップをさらに備える請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）をスクリーニング（ｓｃｒｅｅｎｉｎｇ）する方法および装置に関し、特に、スクリーニングプロセスの質を向上させることにより、ＳＲＡＭのビット線から接地電位（グラウンド電位）へのリークパス検出率を向上させるための方法に関する。
【背景技術】
【０００２】
図１Ａ、図１Ｂを参照する。ＳＲＡＭメモリセルは、そのセルの両側に相補的な低電位と高電位を形成してデータを記憶する。ＳＲＡＭはダイナミックランダムアクセスメモリ（ＤＲＡＭ）と異なり、電力がセルに供給される限り、メモリセルの中のデータを保持する。これに対してＤＲＡＭのメモリセルは、セル内に記憶されたデータを用いて周期的にリフレッシュされる。
【０００３】
ＳＲＡＭセルは、ＳＲＡＭメモリのビット線（ＢＬＴ）に関連づけられた「真」ノードと、ＳＲＡＭメモリの相補ビット線（ＢＬＣ）に関連づけられた相補ノードとを含む。真ノードが高電位として読み出されたとき、そのＳＲＡＭメモリセルの値は、デジタルの１である。真ノードが低電位として読み出されたときには、そのＳＲＡＭメモリセルの値は、デジタルの０である。従来のＳＲＡＭメモリの各メモリセルは、ＢＬＴバスおよびＢＬＣバスの間に接続された逆平行インバータ・トランジスタ・ラッチ回路を採用している。直列に接続された一組のトランジスタが、そのセルをＢＬＴバスおよびＢＬＣバスと接続し、または接続を切る。その直列に接続されたトランジスタ回路は、ワード線（ＷＬ）を介してゲートで制御される。従来のＳＲＡＭメモリシステムにおいては、書き込み、読み出しサイクルの間、データがあるメモリセルに書き込まれる前にビット線ＢＬＴと相補ビット線ＢＬＣをＳＲＡＭメモリの電源電圧Ｖｄｄで駆動するために、プリチャージ回路を利用する。ＳＲＡＭメモリセルにデータが実際に書き込まれる間、ワード線ＷＬは真であり、書き込みバッファは、ビット線ＢＬＴと相補ビット線ＢＬＣとを駆動する。読み出し動作の間もまたワード線ＷＬは真であり、ＳＲＡＭメモリセル能動素子（アクティブコンポーネント）自体がビット線ＢＬＴを駆動し、センスされることで、そのセルの中に記憶されたデータビットの値が判定される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
センスアンプは、局所ＢＬＴのレベルを検知することにより、所与のセルの中に記憶されたデータを判定する。それぞれのメモリセルの中身をビット線ＢＬＴを介してセンスする従来の回路は、基本的なセンス回路を含む。この基本的なセンス回路は、所定の電位（しきい値電位）をＢＬＴの電位と比較する。
【０００５】
図１Ｂに示すように、リーク電流がない場合、記憶されている論理レベルＨがセンスされると、しきい値電位よりも高いこと、したがって検査に合格であることが正しく検知される。しかしながらリーク電流が存在するときには、プルアップ回路（例えば、ワード線ＷＬ、書き込みドライバなど）は、リーク電流のドロー（ｄｒａｗ）に対して逆に作用しがちである。そして、リーク電流が存在するにもかかわらず、記憶された論理レベルＨはしきい値以上であるとセンスされ、検査に合格したものとされる。これは理想的な状況であるとは言えない。この状態は不合格として検出された方がよいからである。残念ながら、従来のセンス回路およびプロトコルは、ＳＲＡＭを試験している間にＢＬＴからグラウンドへ過度のリーク電流があるか否かについては考慮していない。
【０００６】
誤って、セルが適切に動作しているものと判定してしまう（すなわち、偽陽性または偽合格）という問題は、クロック周波数が増加し、ＳＲＡＭサイズが大きくなるほど悪化する。より高いメモリパフォーマンスが設計の目標とされる現在、クロック周波数の増加およびＳＲＡＭサイズの大型化が進行しつつある状況にある。したがって、リーク電流特性が受け入れがたいほど高いＳＲＡＭメモリセルをスクリーニングする新たな技術的手段に対する需要がある。
【課題を解決するための手段】
【０００７】
本発明によると、リーク電流の存在を検出するための読み出し検査の間、ＳＲＡＭの回路は無効にされる。特に、ワード線ＷＬの接続はオフとされ、プリチャージ回路の接続もオフとされ、書き込みドライバ回路の接続もオフとされる。このような状況において過度のリーク電流が存在する場合、記憶されたＨレベルは、しきい値以下に引き下げられる。この状況は、正しく、不合格として検知される。
【０００８】
本発明の一またはそれ以上の実施形態によると、真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル（逆平行）記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの検査方法が提供される。この方法は、ＢＬＴの電位が書き込みドライバ回路によって電源電圧に引き寄せられることを抑制するステップと、ＢＬＴの電位がプリチャージ回路によって電源電圧に引き寄せられることを抑制するステップと、ＢＬＴの電位が第１のトランジスタによってそのＳＲＡＭセルに記憶された電圧に引き寄せられることを抑制するステップと、上述の条件の下で、ＢＬＴの電位をしきい値電位と比較するステップとを備える。
【０００９】
この方法はさらに、ＢＬＴの電位がしきい値電位未満であるときに、そのＳＲＡＭセルが有意なリーク電流を含むことを判定するステップを備えてもよい。これに代えて、またはこれに加えて、この方法はさらに、ＢＬＴの電位が、しきい値電位未満へと直線的にドロップするときに、そのＳＲＡＭセルが有意なリーク電流を含むものと判定するステップを備えてもよい。
【００１０】
本発明の他の側面、特徴、有利な点などは、添付図面と共に本発明の記述を参照することにより、当業者にとって明らかとなるであろう。
【実施例】
【００１１】
以下、図面を参照して説明する。各図面に示される同一または同等の構成には同一または同等の符号を付している。図２は、本発明の、１以上の特徴を実現するために利用されうるＳＲＡＭメモリシステム１００を示す。説明の簡潔化および明確化のため、図２のブロック図は装置１００として参照され、また説明される。しかしながら、本記述は同等の方法の様々な側面に容易に適用されうることは理解されるところである。
【００１２】
ＳＲＡＭメモリシステム１００は、複数の行および列のアレイに配置されたＳＲＡＭメモリセル１０２を含む。一般的に、アレイの各行は、１ワードのデータ（例えば、幅１２８ビット）を表し、アレイの各列は、各データのワード中でのあるビットポジションを表す。ＳＲＡＭメモリシステム１００上の各ワードへは、関連づけられたワード線（ＷＬ）と、ビット線（ＢＬＣとＢＬＴ）を作動（ａｃｔｉｖａｔｅ）させることにより、アクセスすることができる。ＳＲＡＭメモリ１００のある列、たとえば図に示したＣ３列において、ＢＬＴは「真」のビット線であり、ＢＬＣは相補的なビット線である。真ノード（または真のビット線）が高電位として読み出された場合、アクセスされたＳＲＡＭメモリセル１０２の値は１である。真ノードが低電位として読み込まれた場合、アクセスされたＳＲＡＭメモリセル１０２の値は０である。
【００１３】
図２には示されていないが、この他に多数のＳＲＡＭメモリシステム１００の構成要素が用いられうることは、当業者に理解されるであろう。さらなる構成要素としては例えば、読み出しおよび書き込みプリチャージ回路、書き込みバッファ（ドライバ）、フィードバック回路、そしてセンスアンプのさらなる構成要素などがある。（ただし、これらの回路のうちの一またはそれ以上についての実施形態が、以下に示され、記述される。）
【００１４】
図１Ａに示すように、各ＳＲＡＭメモリセル１０２は、逆平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）に構成され、配置された１組のインバータを含む。逆平行インバータは、複数のＦＥＴ（電解効果トランジスタ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を用いて実現される。これらＦＥＴは、各ストレージノードが真ビット線ＢＬＴと、相補ビット線ＢＬＣに関連づけられるように、相互に接続されている。真のストレージノード、相補的なストレージノードはそれぞれ、真のビット線ＢＬＴ、相補的なビット線ＢＬＣに、ＮＭＯＳトランジスタＴＲ２、ＴＲ３によって結合される。本発明の実施形態から逸脱することなく、他の手法が用いられてもよい。
【００１５】
ＮＭＯＳトランジスタＴＲ２とＴＲ３は、ワード線（ＷＬ）信号によって制御される。ワード線（ＷＬ）信号は、１ワードのデータを記憶するために用いられる複数のＳＲＡＭメモリセルを作動（ａｃｔｉｖａｔｅ）させる。当業者にはよく知られているため図示していないが、ＳＲＡＭメモリセル１０２は例えば、電源電圧ＶｄｄからＶｓｓ（またはグラウンド）へと直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含んでもよい。ノイズの問題を避けるために、そして／または安定性を高めるために、逆平行インバータ回路は、周辺回路（例えば、書き込みドライバ、プリチャージ回路等）から隔てられていてもよい。真ノードは、共通の接続線上において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置する。第２のＰＭＯＳトランジスタとＮＭＯＳトランジスタの組は相互に接続され、相補ノードを形成する。この特定の回路の接続形態（ｔｏｐｏｌｏｇｙ）および実装は、本発明の１以上の実施形態の実現に適しているが、他の実現手段も本発明の範囲内に含まれることは、本明細書に照らして当業者に理解されるであろう。
【００１６】
各ＮＭＯＳトランジスタをワード線ＷＬを介してオンとし、ビット線ＢＬＴとビット線ＢＬＣ間に印加することにより、１ビットのデータ（０または１）がＳＲＡＭメモリセル１０２に書き込まれる。ビット線ＢＬＴとビット線ＢＬＣ間の電位差は、後述の実施形態で述べる書き込みドライバ回路によって生成される。真のノードに高い電位（例えば、Ｖｄｄ）、相補ノードにそれよりも低い電位（例えば、グラウンド電位）が生じた状態は、論理ハイレベル、すなわちデジタルの１（Ｗｒｉｔｅ  １）であると解釈できる。反対に、真ノードに低い電位、相補ノードに高い電位が生じた状態は、論理ローレベル、すなわちデジタルの０（Ｗｒｉｔｅ  ０）と解釈できる。読み出しおよび書き込みプリチャージ回路（図示せず）は、ＳＲＡＭメモリセル１０２における読み出しまたは書き込み操作に先立って、ビット線ＢＬＴと相補ビット線ＢＬＣを所定の電位に駆動するように動作することに注意されたい。
【００１７】
論理ハイレベルがＳＲＡＭメモリセル１０２に書き込まれる書き込み操作（Ｗｒｉｔｅ  １）においては、ビット線ＢＬＴは電位Ｖｄｄに駆動（ｄｒｉｖｅ）され、相補ビット線ＢＬＣは、Ｖｓｓ（例えば、接地電位）に駆動される。これらの条件の下で、真ノードに関連づけられたＰＭＯＳトランジスタは、オンとなり、真ノードに関連づけられたＮＭＯＳトランジスタは、オフとなる。また、相補ノードに関連づけられたＰＭＯＳトランジスタは、オフとなり、相補ノードに関連づけられたＮＭＯＳトランジスタは、オンとなる。したがって、真のノードは実質的に電位Ｖｄｄとなり、相補ノードは実質的に電位Ｖｓｓ（または接地電位）となる。
【００１８】
論理ローレベルがＳＲＡＭメモリセル１０２に書き込まれる書き込み操作（Ｗｒｉｔｅ  ０）においては、上述とは反対の状況が実現されることは、当業者には理解されるであろう。Ｗｒｉｔｅ  ０操作においては（Ｗｒｉｔｅ  １と比べて）ビット線ＢＬＴとビット線ＢＬＣを駆動する電位が逆となる。ビット線ＢＬＴは電位Ｖｓｓ（例えば、接地電位）に駆動され、相補ビット線ＢＬＣは、Ｖｄｄに駆動される。これらの条件の下で、真ノードに関連づけられたＰＭＯＳトランジスタは、オフとなり、真ノードに関連づけられたＮＭＯＳトランジスタは、オンとなる。また、相補ノードに関連づけられたＰＭＯＳトランジスタは、オンとなり、相補ノードに関連づけられたＮＭＯＳトランジスタは、オフとなる。したがって、真ノードは実質的に電位Ｖｓｓとなり、相補ノードは実質的に電位Ｖｄｄとなる。
【００１９】
センスアンプ（またはセンス回路）は、局所ＢＬＴのレベルを検出し、所与のセルに記憶されたデータを決定する。センス回路は、各メモリセルの内容を、ビット線ＢＬＴを介してモニタする。センス回路は、所定の電位（しきい値電位）とＢＬＴの電位とを比較する。ＳＲＡＭ１００の理想的ではない特質として、ある状況下においては、著しいリークパスが生ずる。これは、グラウンドへのバルクインピーダンスとして、説明される。上で議論されているように、このリークパスにより、誤ってセルが適切に動作している（すなわち、偽陽性または偽合格）と判定する結果となりうる。クロック周波数が増加し、ＳＲＡＭのサイズが大きくなるほど、この問題は相当に悪化する。
【００２０】
ＳＲＡＭメモリセル１０２内の論理ハイレベルの値をセンスするための従来技術とは異なり、図３または図４に示すように、本発明の態様は、大きなリーク電流を見過ごすことはないことを保証する。図３に示される抵抗は、電源Ｖｄｄ（または隔離された電源Ｖｃｓ）から、ＢＬＴ線各部分へのインピーダンスをそれぞれ表す。これは例えば、書き込みドライバ回路によるもの、プリチャージ回路によるもの、接続しているトランジスタＴＲ２によるもの等である。本発明の１またはそれ以上の実施形態によると、ＢＬＴの電位がセンスされる際に、ＢＬＴの電位が電源電圧の少なくとも一に大きく引き寄せられることを防止するような方法で、ＳＲＡＭメモリセル１０２の内容がセンスされる。例えば、以下にの述べる項目の１以上が達成される。
（１）書き込みドライバ回路が、ＢＬＴの電位を供給電圧（ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）に大きく引き寄せることを防止する。
（２）プリチャージ回路が、ＢＬＴの電位を供給電圧に大きく引き寄せることを防止する。
（３）ＴＲ２トランジスタが、ＢＬＴの電位をＳＲＡＭメモリセル１０２に記憶された電位に大きく引き寄せることを防止する。
【００２１】
上記の条件のうちの１以上の条件下にある間に、ＢＬＴの電位は、しきい値電位と比較される。ＢＬＴの電位がしきい値電位よりも低い場合には、ＳＲＡＭメモリセル１０２は著しいリーク電流を含むものと判定される。これに代えて、またはこれに加えて、ＢＬＴの電位が図４に示すように、直線的にしきい値電位未満へと落ちる（ドロップする）ときに、ＳＲＡＭメモリセル１０２が著しいリーク電流を含むものと判定することとしてもよい。
【００２２】
上述の手法を採用するにあたっては、（図示されているように）シングルエンド（ｓｉｎｇｌｅ−ｅｎｄｅｄ）センス手法を用いてもよく、また当業者にとって本明細書の開示事項から明らかであるように、デュアル微分センス手法を用いてもよい。ＳＲＡＭをセンスするセンスアンプ回路は高速で動作することを要求されるため、デュアル微分センス手法の実装にあたっては、しばしば電流ミラー型微分アンプ回路が用いられる。特定のデュアル微分センス手法の実装にかかわらず、センス誤動作の主な原因が二つ残る。すなわち、（１）上で議論された、リーク電流による誤動作、および（２）入力電流そして入力されるしきい値のアンバランスである。
【００２３】
リーク電流の問題からしばらく離れる。デュアルセンス微分回路もまた、誤った値を出力するかもしれない。なぜならば、センスアンプ自身が、入力電流／入力しきい値のアンバランスを有するからである。例えば、特許文献１に開示されるように、当該分野におけるある熟練者は、センスアンプのトリミングを提案している。この手法は、本発明の１またはそれ以上の実施形態において用いられてもよい。
【特許文献１】米国特許第５，９９１，２１９号
【００２４】
本発明の１またはそれ以上の他の実施形態によると、センスアンプに一定の入力しきい値を適応することにより、センスアンプのアンバランスに対応可能である。入力しきい値は、略Ｖｄｄ−Ｖｔｈ未満であることを要する。（これに代えて、一定の入力しきい値電位を示すような付加的なアンプが用いられてもよい。）一例として、センスアンプのアンバランスを取り除くために、ＢＬＣを電位Ｖｔ＿ｉｎに接続する回路を用いて、ＢＬＴのリーク電流が検査されてもよい。ここで、Ｖｔ＿ｉｎは、略Ｖｄｄ−Ｖｔｈ（ＮチャンネルＦＥＴのＶｔｈ）未満である。リーク電流が存在する場合、ＢＬＴの値は、Ｖｔ＿ｉｎ以下になり、センスアンプは、反転（ｆｌｉｐ）されることを要する。これに代えて、またはこれに加えて、インバータを各のＢＬＴおよびＢＬＣについての第２のセンス回路として接続することにより、センスアンプのアンバランスに対応してもよい。
【００２５】
上述のＢＬＴの値をセンスする手法は、Ｐｏｗｅｒｓｐｉｃｅのｔ２ｈ００ａモデルを用いて試験した。このモデルのパラメータは、以下を含む。すなわち、Ｔｊ＝８５℃、規格Ｖｄｄ＝Ｖｃｓ＝０．９Ｖ、ＮＲＮ＝０．５、周波数＝３３３ＭＨｚ、１６メモリセルのローカルＢＬＴ、ローカル評価回路（ＢＬＴをグローバルビット線（ＧＢＴ）、ワード線ＷＬドライバ回路、グラウンド電位とＢＬＴとの間の抵抗（１００Ｋオーム）にインタフェイスするために用いられる。）
【００２６】
図５Ａには、従来技術にかかるＢＬＴセンス手法を用いた場合のシュムー（ｓｈｍｏｏ）プロット結果が示されている。Ｙ軸（縦軸）は、上に行くほど増加するＶｃｓを表し、Ｘ軸（横軸）は、右に行くほど増加するＶｄｄを表す。白で表されている領域は、合格条件の範囲を示し、黒で表されている領域は、不合格の範囲である。不合格の条件のシュムープロットは、指の形を形成する。図５Ａのシュムープロットの不合格のプロファイルの上側の境界は、プリチャージ回路のプルアップ特性による。このプルアップ特性は例えば、プリチャージ回路のトランジスタがセンシングの間、ＢＬＴを高い値に引き上げる傾向などである。これにより、リーク電流の効果に対抗する。図５Ａのシュムープロットの不合格のプロファイルの下側の境界は、ＳＲＡＭセル自身のプルアップ特性による。このプルアップ特性は例えば、トランジスタＴＲ２がセンシングの間、ＢＬＴを高い値に引き上げる傾向などである。これもまた、リーク電流の効果に対抗する。これらの上限および下限の境界は、（後述するように）誤って、ＳＲＡＭがスクリーニングプロセスに合格したものと判定する可能性を示す。
【００２７】
図５Ｂには、本発明の１またはそれ以上の態様を用いてＢＬＴをセンスする手法を用いた場合のシュムープロット結果が、示されている。特に、以下の条件が課されている。
（１）書き込みドライバ回路が、ＢＬＴの電位を供給電圧（ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）に大きく引き寄せることを防止する。
（２）プリチャージ回路が、ＢＬＴの電位を供給電位に大きく引き寄せることを防止する。
（３）ＴＲ２トランジスタが、ＢＬＴの電位をＳＲＡＭメモリセル１０２に記憶された電位に大きく引き寄せることを防止する。
ここに示されているように、シュムープロットの不合格条件は、（白線で示されるように）従来技術における指の形を超えて広がっている。
【００２８】
ＳＲＡＭ１００の動作周波数や接地電位とＢＬＴとの間のインピーダンスも、シュムープロットの形に影響を与えうることに、注意されたい。図６Ａには、従来技術のＢＬＴをセンスする手法を用いた場合の、合否を示すシュムー（ｓｈｍｏｏ）プロット結果が、異なる周波数（３ＭＨｚ、３３ＭＨｚ、３３３ＭＨｘ、３．３ＧＨｚ）および異なる抵抗値（１０ＫΩ、５０ＫΩ、１００ＫΩ、５００ＫΩ、１ＭΩ、５ＭΩ）に渡って示されている。Ｙ軸（縦軸）は、上に行くほど増加するＶｃｓを表し、Ｘ軸（横軸）は、右に行くほど増加するＶｄｄを表す。ここでもまた、白で表されている領域は、合格条件の範囲を示し、黒で表されている領域は、不合格の範囲である。図６Ａに示されるように、大きい値のＲおよび／または高い周波数の領域に関しては、誤って、ＳＲＡＭがスクリーニング試験に合格したと判断する可能性が大いにある。実際に、不合格の範囲についての上限と下限の境界間の幅は狭くなり、指の形は細くなっている。
【００２９】
これに対して図６Ｂは、本発明の１以上の側面を用いたＢＬＴをセンスする手法による結果を表すシュムープロットを示す。不合格状態を示す上側の境界が消えているため、指の形のプロファイルが広がっており、特に低周波数におけるリーク電流による不合格を検出する可能性が向上している。
【００３０】
ここでは、本発明を特定の実施形態に基づいて説明した。これらの実施形態は単に、本発明の原理、応用を説明するためのものにすぎないことを理解されたい。ゆえに、説明のために用いられた実施形態に、様々な変形が加えられうること、そして、添付する請求項により定義される本発明の思想を逸脱することなく、多くの変形例がなされうることを理解されたい。
【図面の簡単な説明】
【００３１】
【図１Ａ】関連技術によるＳＲＡＭメモリセルと評価回路を示すブロック図である。
【図１Ｂ】図１ＡのＳＲＡＭメモリセル内の多数の信号間のタイミングの関係を示すグラフである。
【図２】本発明の一以上の実施形態にかかるＳＲＡＭメモリシステムを示すブロック図である。
【図３】図２のシステムおよび他のここで示す実施形態と共に使用するのに適したＳＲＡＭメモリセルの一実施形態の等価回路を示す概略図である。
【図４】図３のＳＲＡＭメモリセル内の多数の信号間のタイミングの関係を示すグラフである。
【図５Ａ】図１Ａ−１Ｂの従来のスクリーニング技術を用いたシミュレーションにより得られた合否検査の結果を示すグラフである。
【図５Ｂ】本発明にかかる新たなスクリーニング技術を用いたシミュレーションにより得られた合否検査の結果を示すグラフである。
【図６Ａ】図１Ａ−１Ｂの従来のスクリーニング技術を用いたシミュレーションにより得られた合否検査の結果を、異なる供給電源、リーク電流、および周波数条件に渡って示すグラフである。
【図６Ｂ】本発明にかかる新たなスクリーニング技術を用いたシミュレーションにより得られた合否検査の結果を、異なる供給電源、リーク電流、および周波数条件に渡って示すグラフである。
【符号の説明】
【００３２】
ＢＬＴ  ビット線、ＢＬＣ  相補ビット線、ＴＲ２  トランジスタ、ＴＲ３  トランジスタ、１００  ＳＲＡＭメモリシステム、１０２  ＳＲＡＭメモリセル。
【図１Ａ】
2009117026.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
2009117026.tif 000008
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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