(57)【要約】【課題】  入力信号のパルス測定前に入力信号から適切なパラメータを算出し、そのパラメータを使用することによりフィルタ特性を向上させたパルス計測用デジタルフィルタを提供する。【解決手段】  指数関数で近似される入力信号からサンプリングした信号を保持する回路と、保持信号のピーク値を検出する回路と、そのピーク値を含むパルス値と当該パルス値の位置から入力信号の仮数部を計算する回路と、複数の入力信号の各々から計算した仮数部の平均値を取る回路とを有し、前記平均値を入力信号の仮数部とするパラメータ算出手段を備える。パラメータ算出手段は、入力信号の立ち上がり時間を計算する回路と、複数の入力信号の各々から計算した立ち上がり時間の平均値を取る回路とを有し、前記平均値を遅延量とするとともに、前記仮数部及び前記遅延量からデジタルフィルタ係数を算出する回路を有する。【選択図】      図１
2009229151.tif 000002
【特許請求の範囲】
【請求項１】
指数関数に近似される入力信号のパルスを計測するデジタルフィルタにおいて、
前記入力信号からサンプリングした信号を保持する回路と、保持したサンプリング信号のピーク値を検出する回路と、前記サンプリングした信号のピーク値を含むパルス値と当該パルス値の位置から前記入力パルス信号の仮数部を計算する回路と、複数の入力パルス信号の各々から計算した仮数部の平均値を取る回路とを有し、前記平均値を前記入力信号の仮数部とするパラメータ算出手段を備えることを特徴とするパルス計測用デジタルフィルタ。
【請求項２】
前記パラメータ算出手段は、前記入力パルス信号の立ち上がり時間を計算する回路と、複数の入力パルス信号の各々から計算した立ち上がり時間の平均値を取る回路とを有し、前記平均値を遅延量とすることを特徴とする請求項１記載のパルス計測用デジタルフィルタ。
【請求項３】
前記パラメータ算出手段は、前記仮数部及び前記遅延量からデジタルフィルタ係数を算出する回路を有することを特徴とする請求項２記載のパルス計測用デジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、分析装置全般に使用されるパルス計測用デジタルフィルタに関し、特に仮数部算出機能、遅延量算出機能、フィルタ係数算出機能を有するパラメータ算出手段を備えることを特徴とするデジタルフィルタに関する。
【背景技術】
【０００２】
指数関数ｙ＝ａｘ（０＜ａ＜１）で近似される入力信号の高さ（波高値）を求めるようなパルス計測用デジタルフィルタでは、ｎ回差分構成が有効である。このｎ回差分処理を行うデジタルフィルタは、出力が正負対称のバイポーラ波形となり、近接したパルスも綺麗に分離でき、また、ベースライン補正の必要もなく、回路規模が小さくできる、という特徴を有している。
【０００３】
そのようなｎ回差分処理を行うデジタルフィルタとしては、特許文献１記載のデジタルフィルタがある（例えば、特許文献１参照）。この特許文献１記載のデジタルフィルタは、入力信号がシリアル順次に格納される複数の記憶セルからなる第１のレジスタと、この第１のレジスタよりの前記入力信号に所定の係数を乗ずる第１の乗算手段と、前記入力信号と第１の乗算手段の出力とを入力に受け、減算処理を行う第１の減算手段とを備える第１の差分処理手段と、この第１の差分処理手段の出力を受けて、シリアル順次に格納される複数の記憶セルからなる第２のレジスタと、この第２のレジスタよりの出力に所定の係数を乗ずる第２の乗算手段と、第１の減算手段の出力と第２の乗算手段の出力とを入力に受け、減算処理を行う第２の減算手段とを備える第２の差分処理手段と、を少なくとも備えるものである。
【０００４】
このようなデジタルフィルタは、実用では次のような伝達関数（ｚ関数）のものが使用される場合が多い。
【０００５】
ｈ（ｚ）＝（１−ｚ−Ｌ）（１−ｋＭｚ−Ｍ）
｛Ｌ：遅延時間１、Ｍ：遅延時間２、ｋＭ：フィルタ係数（０＜ｋＭ≦１）｝
概ね、Ｌ，Ｍは信号の立ち上がり時間、ｋＭはａＭに合わせると、綺麗なバイポーラ波形が得られる。その場合の入力波形、出力波形を図６に、また２回差分処理を行う場合の差分フィルタの構成例を図７に示す。
【特許文献１】特開２００８−２９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、そのようなデジタルフィルタは、入力信号の仮数部（前記指数関数のａに相当）から算出されるフィルタ係数と遅延時間を適切に設定しておく必要がある。このため、検出器の切り替えや状態の変化等なんらかの影響により、入力信号の時定数が変わってしまう場合にフィルタ特性が大きく劣化するという問題が生じる。このため従来では、予め複数のパラメータを持ち、検出器の機種や入力信号等の状況に応じてパラメータを再設定する必要があった。
【０００７】
本発明は、上記問題点に着目してなされたもので、入力信号のパルス測定前に入力信号から適切なパラメータを算出し、そのパラメータを使用することによりフィルタ特性を向上させたパルス計測用デジタルフィルタを提供することを目的としている。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、この発明の請求項１記載のパルス計測用デジタルフィルタは、指数関数に近似される入力信号のパルスを計測するものにおいて、前記入力信号からサンプリングした信号を保持する回路と、保持したサンプリング信号のピーク値を検出する回路と、前記サンプリングした信号のピーク値を含むパルス値と当該パルス値の位置から前記入力パルス信号の仮数部を計算する回路と、複数の入力パルス信号の各々から計算した仮数部の平均値を取る回路とを有し、前記平均値を前記入力信号の仮数部とするパラメータ算出手段を備えることを特徴とする。
【０００９】
また、請求項２記載のパルス計測用デジタルフィルタは、パラメータ算出手段が、前記入力パルス信号の立ち上がり時間を計算する回路と、複数の入力パルス信号の各々から計算した立ち上がり時間の平均値を取る回路とを有し、前記平均値を遅延量とすることを特徴とする。
【００１０】
更に、請求項３記載のパルス計測用デジタルフィルタは、パラメータ算出手段が、前記仮数部及び前記遅延量からデジタルフィルタ係数を算出する回路を有することを特徴とする。
【００１１】
本発明のデジタルフィルタでは、パルス計測直前に信号を入力し、この入力信号から仮数部、遅延量を求め、更に仮数部と遅延量からフィルタ係数を求める。求まった遅延量、フィルタ係数をデジタルフィルタに設定した後に入力信号のパルス計測を行うことにより、フィルタ出力から正確なパルス高が得られる。
【発明の効果】
【００１２】
この発明によれば、測定前に自動的に最適なパラメータが設定されるので、入力信号のパルス測定前にデジタルフィルタにパラメータを設定する必要がない。また、入力信号の特性、すなわち検出器の切り替えや前段のアナログ特性に関わらず、常に適切なパラメータでデジタルフィルタを動作させることができるので、精度の高い測定結果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、実施の形態により、この発明を更に詳細に説明する。
【００１４】
実施形態に係るパルス計測用デジタルフィルタのパラメータ算出手段における仮数部と遅延量を算出する構成例のブロック図を図１に、入力信号の４パルス例を図２に、その４パルス（Ａ部、Ｂ部、Ｃ部、Ｄ部）の入力信号と遅延量計算、仮数部計算、及びフィルタ係数計算の具体例を説明するための図を図３、図４に示す。
【００１５】
図１のブロック図については次のとおりである。まず、指数関数｛ｙ＝ａｘ（０＜ａ＜１）｝で近似されるパルス信号（Ａ部、Ｂ部、Ｃ部、Ｄ部、……）が入力されると、そのデータ列がシフトレジスタ１（この例では３２段シフトレジスタ）に順に格納されていく。ピーク判定回路２により、シフトレジスタ１の中央位置（１６段目のシフトレジスタ）の値が或る閾値以上でかつ、前後の値と比較してピークと判定されるのであれば、シフトレジスタ１のシフト動作を停止する。
【００１６】
次いで、ピーク値から或る程度遅延した値（図３、図４の例ではピーク位置から８サンプル時間後のデータ）数点（図３、図４の例では４点）を、固定値３（２４〜２７段目のシフトレジスタ位置「中央のシフトレジスタ位置＋８〜＋１１」）とデータ選択回路４によって選択する。この４点のデータを正規化回路（÷ピーク値）５によってそれぞれピーク値で割って正規化し、出力ｙを得るとともに、４点のデータ位置とピーク位置との時間差を正規化回路（−シフトレジスタ中央）６によって正規化し、出力ｘを得る。
【００１７】
ここでピーク位置から或る程度遅延した値を使用する理由は、入力信号が真の指数関数ではなく、ローパスフィルタを経由して時定数を持った値になっているため、傾きが急峻な部分ほど真の関数値と乖離しているためである。
【００１８】
この後、対数計算回路７に出力ｙを受けて、出力ｙに対して対数ｌｏｇｙを求めるとともに、逆数計算回路８に出力ｘを受けて、出力ｘから逆数１／ｘを求め、その対数ｌｏｇｙと逆数１／ｘを乗算器９により掛け合わせて（ｌｏｇｙ）／ｘを求める。次いで、逆対数計算回路１０でその逆対数１０（ｌｏｇｙ）／ｘを求め、計算結果として出力ａを得る。そのような逆対数計算は、正規化により得た出力ｘ，ｙそれぞれについて行う。逆対数計算により求まるａは、ハードウェアで実現するときはｙ１／ｘより１０（ｌｏｇｙ）／ｘとした方が構成が容易なため、そのようにしている。
【００１９】
この後、求まったそれぞれの逆対数計算結果ａを格納回路１１に格納する。図３、図４の例では、“仮数部計算１〜４”に該当する４つの逆対数計算結果を格納する。この格納した４値に対し、値が最も大きいものと最も小さいものを除外して、２番目、３番目の値の平均値を取り、この平均値を平均化「１」回路１２で保持する。具体的に図３、図４の例では、例えばＡ部データでは、４点（仮数部計算１〜４）の逆対数計算値のうち、最大値０．９３００４と最小値０．９２０３９を除外し、０．９２５３５と０．９２１９３の平均値０．９２３６４を取る。同様にして、Ｂ部データの平均値は０．９２４５７、Ｃ部データの平均値は０．９４１２７、Ｄ部データの平均値は０．９３３７２となる。
【００２０】
上記平均化「１」回路１２までの処理を或る程度のピーク数（この例ではＡ部〜Ｄ部データの４ピーク数）に対して行い、平均化「２」回路１３で全４ピーク数に対する計算の平均値を取り、この平均値をフリップフロップ１４で記憶し、所望の指数関数の仮数部ａとして出力する。具体的に図３、図４の例では、Ａ部〜Ｄ部データの各平均値の加算値は、
０．９２３６４＋０．９２４５７＋０．９４１２７＋０．９３３７２＝３．７２３２
となるので、その加算値の平均値は、
３．７２３２／４＝０．９３０８（８ビット精度で表すと２３８）
となり、この平均値０．９３０８が仮数部となる。
【００２１】
パラメータ算出手段における遅延量（遅延時間）の算出については次の通りである。
【００２２】
上記シフトレジスタ１にて、ピーク検出後にシフト動作を停止した状態で、入力信号の立ち上がりを測定するため、立ち上がり開始位置を検出する。この検出は、シフトレジスタ１の出力を開始位置判定回路１５で前後の値と比較し、増加量が一定値を超えると立ち上がり開始位置と判断する。図３、図４の例では、立ち上がり開始位置は“開始位置から０”の位置となる。
【００２３】
次いで、加算器１６により立ち上がり開始位置とピーク位置との差を取り、この差を加算して平均化回路１８で平均値を求める。平均化回路１８では、その平均値算出を或る程度のピーク数（この例では４ピーク数）に対して行い、全４ピーク数に対する平均値を求め、この平均値をフリップフロップ１９で記憶し、所望の遅延量（遅延時間）ＤＬＹ２として出力する。この例では、ピーク位置は常に中央の１６段目のシフトレジスタの位置であるので、加算器１６では、立ち上がり開始位置と１６段目の固定値１７（中央のシフトレジスタ位置）の位置との差を取ることになる。
【００２４】
具体的に図３、図４の例では、入力信号の立ち上がり開始位置とピーク位置との差は、Ａ部データでは１０クロック、Ｂ部データでは１０クロック、Ｃ部データでは１１クロック、Ｄ部データでは１０クロックとなるため、合計４１クロックとなる。この合計値を４で割って平均値を出すと１０クロックとなる。この１０クロックが遅延量となる。
【００２５】
但し、デジタルフィルタが２段差分フィルタの形態であるため、遅延量の設定は２つ（ＤＬＹ１，ＤＬＹ２）必要になる。２つの遅延量は概ね同一の値でよいが、同一値ではノイズ成分が特異的に増加することが知られているため、ＤＬＹ１側の遅延量を遅延量調整回路２０によって若干（例えば−１〜＋１）調整する。具体的に、ＤＬＹ２が上記１０クロックであるなら、ＤＬＹ１は９クロック又は１１クロックとなり、このＤＬＹ１がフリップフロップ２１で記憶され出力される。
【００２６】
次に、パラメータ算出手段におけるフィルタ係数算出については次の通りである。なお、そのフィルタ係数を算出する構成例のブロック図を図５に示す。仮数部ａと禁止ゲート回路３１の出力が乗算器３０に入力されて乗算され、その積がフリップフロップ３２に記憶される。最初はフリップフロップ３２に「１」が記憶されており、禁止ゲート回路３１の禁止入力端子には、０値デコーダ３４より信号「０」が入力されているので、禁止ゲート回路３１は禁止されておらず、その出力は「１」であり、乗算器３０で仮数部ａと「１」の乗算によりａが出力され、フリップフロップ３２に「ａ」が記憶される。以後、ＤＬＹ回にわたり、仮数部ａとフリップフロップ３２の記憶内容との乗算が乗算器３０で行われ、最終的にａＤＬＹ（ａ：仮数部、ＤＬＹ：遅延時間）がフリップフロップ３２に記憶される。
【００２７】
一方、ＤＬＹカウンタ３３で遅延量ＤＬＹがカウントされるまでは、０値デコーダ３４は「０」を出力しているが、遅延量ＤＬＹ分がＤＬＹカウンタ３３でカウントされると、ＤＬＹ値デコーダ３５がこれをデコードし、その出力でフリップフロップ３６を付勢し、フリップフロップ３６が乗算器３０の出力ａＤＬＹを記憶し、フィルタ係数ｋとして出力する。
【００２８】
具体的に図３、図４の例では、上記遅延時間ＤＬＹ（１０）、仮数部ａ（０．９３０８）の計算結果から、
ａＤＬＹ＝０．９３０８１０＝０．４８８（８ビット精度で表すと１２５）
となり、この０．４８８がフィルタ係数となる。
【００２９】
以上より、求まった遅延量、フィルタ係数をデジタルフィルタにパラメータとして設定することによりフィルタ特性が向上するため、設定後に入力信号のパルス計測を行うことで、フィルタ出力から正確なパルス高が得られる。
【００３０】
また、測定前に自動的に最適なパラメータ（遅延量、フィルタ係数）が設定されるので、入力信号のパルス測定前にデジタルフィルタにパラメータを設定する必要がない。また、入力信号の特性、すなわち検出器の切り替えや前段のアナログ特性に関わらず、常に適切なパラメータでデジタルフィルタを動作させることができるので、精度の高い測定結果が得られる。
【図面の簡単な説明】
【００３１】
【図１】実施形態に係るパルス計測用デジタルフィルタのパラメータ算出手段における仮数部と遅延量を算出する構成例のブロック図である。
【図２】図１のブロック図において、入力信号の４パルス例を示す波形図である。
【図３】図１のブロック図において、４パルス（Ａ部、Ｂ部、Ｃ部、Ｄ部）の入力信号と遅延量計算、仮数部計算、及びフィルタ係数計算の一例を説明するための図であって、２パルス（Ａ部、Ｂ部）分のデータを示す図である。
【図４】図１のブロック図において、４パルス（Ａ部、Ｂ部、Ｃ部、Ｄ部）の入力信号と遅延量計算、仮数部計算、及びフィルタ係数計算の一例を説明するための図であって、２パルス（Ｃ部、Ｄ部）分のデータを示す図である。
【図５】実施形態に係るパルス計測用デジタルフィルタのパラメータ算出手段におけるフィルタ係数を算出する構成例のブロック図である。
【図６】従来例に係るデジタルフィルタに対する入力信号例の波形図、及び同デジタルフィルタで得られる出力信号例の波形図である。
【図７】従来例に係る２回差分デジタルフィルタの構成例を示すブロック図である。
【符号の説明】
【００３２】
１              シフトレジスタ
２              ピーク判定回路
３，１７        固定値
５，６          正規化回路
９，３０        乗算器
１０            逆対数計算回路
１２            平均化「１」回路
１３            平均化「２」回路
１５            開始位置判定回路
１６            加算器
１８            平均化回路
２０            遅延量調整回路
３１            禁止ゲート回路
３３            ＤＬＹカウンタ
３４            ０値デコーダ
３５            ＤＬＹ値デコーダ
【図１】
2009229151.tif 000003
【図２】
2009229151.tif 000004
【図３】
2009229151.tif 000005
【図４】
2009229151.tif 000006
【図５】
2009229151.tif 000007
【図６】
2009229151.tif 000008
【図７】
2009229151.tif 000009