(57)【要約】【課題】ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制した半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置は、シリコン基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜上に形成されたゲート電極１２と、ゲート電極上に形成された第１の層間絶縁膜５と、ゲート電極上のコンタクトホール８と、シリコン基板上に位置するダミーコンタクトホール８ａと、コンタクトホール内、ダミーコンタクトホール内及び第１の層間絶縁膜上に形成されたＡｌ配線７及びダミーＡｌ配線７ａと、第１の層間絶縁膜上、Ａｌ配線及びダミーＡｌ配線上に形成された第２の層間絶縁膜６と、ダミーＡｌ配線の上方に位置する凹部１６と、Ａｌ配線上のｖｉａホール９と、凹部下に位置し且つダミーＡｌ配線上に位置するダミーｖｉａホール９ａと、を具備することを特徴とする半導体装置。【選択図】      図２
2009224648.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に第１の層間絶縁膜を形成する工程と、
前記第１の層間膜絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第１の層間絶縁膜をエッチングするこ
とにより、前記第１の層間絶縁膜に前記ゲート電極上に位置する第１のコンタクトホール
及び前記半導体基板上に位置する第２のコンタクトホールを形成する工程と、
前記第１のレジストパターンを剥離する工程と、
前記第１のコンタクトホール内及び前記第１の層間絶縁膜上に第１の配線を形成すると
共に、前記第２のコンタクトホール内及び前記第１の層間絶縁膜上に第２の配線を形成す
る工程と、
前記第１の層間絶縁膜上、前記第１及び第２の配線上に第２の層間絶縁膜を形成する工
程と、
前記第２の層間絶縁膜上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第２の層間絶縁膜をエッチングするこ
とにより、前記第２の層間絶縁膜に前記第２の配線の上方に位置する凹部を形成する工程
と、
前記第２のレジストパターンを剥離する工程と、
前記第２の層間絶縁膜上及び前記凹部上に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチング
することにより、前記第２の層間絶縁膜に前記第１の配線上に位置する第１のｖｉａホー
ル及び前記凹部下に位置し且つ前記第２の配線上に位置する第２のｖｉａホールを形成す
る工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に第１の層間絶縁膜を形成する工程と、
前記第１の層間膜絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第１の層間絶縁膜をエッチングするこ
とにより、前記第１の層間絶縁膜に前記半導体基板の上方に位置する凹部を形成する工程
と、
前記第１のレジストパターンを剥離する工程と、
前記第１の層間膜絶縁膜上及び前記凹部上に第２のレジストパターンを形成する工程と
、
前記第２のレジストパターンをマスクとして前記第１の層間絶縁膜をドライエッチング
することにより、前記第１の層間絶縁膜に前記ゲート電極上に位置する第１のコンタクト
ホール及び前記凹部下に位置する第２のコンタクトホールを形成する工程と、
前記第２のレジストパターンを剥離する工程と、
を具備し、
前記第２のコンタクトホールの深さが前記第１のコンタクトホールの深さより浅いこと
を特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、前記第２のレジストパターンを剥離する工程の後に、前記第１のコ
ンタクトホール内及び前記第１の層間絶縁膜上に第１の配線を形成すると共に、前記第２
のコンタクトホール内、前記凹部内及び前記第１の層間絶縁膜上に第２の配線を形成する
工程と、
前記第１の層間絶縁膜上、前記第１及び第２の配線上に第２の層間絶縁膜を形成する工
程と、
前記第２の層間絶縁膜上に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとして前記第２の層間絶縁膜をエッチングするこ
とにより、前記第２の層間絶縁膜に前記第２の配線の上方に位置する第２の凹部を形成す
る工程と、
前記第３のレジストパターンを剥離する工程と、
前記第２の層間絶縁膜上及び前記第２の凹部上に第３のレジストパターンを形成する工
程と、
前記第３のレジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチング
することにより、前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホ
ールを形成すると共に、前記凹部以外の前記第１の層間絶縁膜上に位置し且つ前記第２の
配線上に位置し且つ前記第２の凹部下に位置する第２のｖｉａホールを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項において、前記半導体基板に形成され、前記第２のコン
タクトホールの下に位置する不純物拡散層をさらに具備することを特徴とする半導体装置
の製造方法。
【請求項５】
請求項４において、前記不純物拡散層は、ソース・ドレイン領域の拡散層又は抵抗素子
用の拡散層であることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された前記ゲート電極上に位置する第１のコンタクトホー
ルと、
前記第１の層間絶縁膜に形成された前記半導体基板上に位置する第２のコンタクトホー
ルと、
前記第１のコンタクトホール内及び前記第１の層間絶縁膜上に形成された第１の配線と
、
前記第２のコンタクトホール内及び前記第１の層間絶縁膜上に形成された第２の配線と
、
前記第１の層間絶縁膜上、前記第１及び第２の配線上に形成された第２の層間絶縁膜と
、
前記第２の層間絶縁膜に形成された前記第２の配線の上方に位置する凹部と、
前記第２の層間絶縁膜に形成された前記第１の配線上に位置する第１のｖｉａホールと
、
前記第２の層間絶縁膜に形成され、前記凹部下に位置し且つ前記第２の配線上に位置す
る第２のｖｉａホールと、
を具備することを特徴とする半導体装置。
【請求項７】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された前記半導体基板の上方に位置する凹部と、
前記第１の層間絶縁膜に形成された前記ゲート電極上に位置する第１のコンタクトホー
ルと、
前記第１の層間絶縁膜に形成された前記凹部下に位置する第２のコンタクトホールと、
を具備し、
前記第２のコンタクトホールの深さが前記第１のコンタクトホールの深さより浅いこと
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特にドライエッチング時のゲート絶
縁膜へのプラズマチャージを抑制できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路によって構成された半導体装置においては、高集積化が大きく進
展してきている。高集積化に対応するため、トランジスタ等の素子の微細化、高性能化が
図られており、更なる微細化及び高性能化も求められている。
【０００３】
このような、半導体装置の配線の形成工程においては、プラズマプロセスが利用されて
いるが、特にエッチング工程においては種々多様な加工性能の要求に応えるため、高寸法
加工精度及び微細加工が可能であるドライエッチングの利用が増加している。プラズマプ
ロセスの利用に伴い、プラズマプロセスでのチャージアップ現象によるゲート絶縁膜の破
壊及びダメージが重大な問題となっている。
【０００４】
このような問題を解決する為の第１の従来技術として、ゲート電極に接続された保護ダ
イオードを設けた半導体装置がある。プラズマチャージングダメージを生じさせるチャー
ジング電流を保護ダイオードに介して設置電位に逃がすことにより、チャージング電流が
ゲート絶縁膜に印加されるのを抑制する効果を狙ったものである。（例えば特許文献１参
照）
【０００５】
次に、図５（ａ）及び（ｂ）は、第２の従来技術である半導体装置の製造方法を説明す
る為の断面図である。図５（ａ）に示すように、第１の層間絶縁膜１０５に図示せぬゲー
ト電極に電気的に接続する為のゲート電極用のコンタクトホール１０８及び図示せぬ活性
層領域に電気的に接続されるダミーコンタクト１０８ａとを同時に設ける。その後、Ａｌ
配線１０７及びダミーＡｌ配線１０７ａが形成される。次に前記活性層領域にダミーＡｌ
配線１０７ａを電気的に接続した状態で第２の層間絶縁膜１０６を成膜する。
【０００６】
その後、図５（ｂ）に示すように、第２の層間絶縁膜１０６の成膜後、ｖｉａホール１
０９及びダミーｖｉａホール１０９ａが形成される。
【０００７】
また、第２の従来技術として、ダミーＡｌ配線１０７ａをシリコン基板上に形成された
活性層領域に電気的に接続することで、プラズマによるチャージング電流をゲート電極用
Ａｌ配線１０７ではなく、ダミーＡｌ配線１０７ａへと流れるようにする提案がなされて
いる。これは、チャージング電流がゲート電極用配線へとリークするのを抑制する効果を
狙ったものである。（例えば特許文献１参照）
【０００８】
【特許文献１】特開平１０−１７３１５７号公報（段落０００５〜００１０）
【特許文献２】特開２００４−３６３２５４号公報（段落００１９〜００３１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、上記第１の従来技術では、ゲート電極へ繋がる配線からプラズマチャージを
逃がす保護ダイオードを設けている。プラズマチャージングダメージを抑制する為、保護
ダイオードを設置することにより製品チップの面積が増大している。
【００１０】
また、上記第２の従来技術では、図５（ｂ）に示すように、ダミーｖｉａホール１０９
ａとその他のｖｉａホール１０９において第２の層間絶縁膜１０６の膜厚は同じである。
つまり、ｖｉａホールの加工深さが同じとなるため、第２の層間絶縁膜１０６にｖｉａホ
ールを形成するためのドライエッチングを行うと、ダミーｖｉａホール１０９ａがダミー
Ａｌ配線１０７ａに到達すると同時にｖｉａホール１０９がＡｌ配線１０７に到達するこ
とになる。その為、プラズマによるチャージング電流をダミーＡｌ配線１０７ａに集中さ
せることが困難となる。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ドライエッチ
ング時のゲート絶縁膜へのプラズマチャージを抑制し、さらに保護ダイオードを付ける必
要を無くすことによってチップサイズ縮小可能とした半導体装置及びその製造方法を提供
することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に第１の層間絶縁膜を形成する工程と、
前記第１の層間膜絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第１の層間絶縁膜をドライエッチング
することにより、前記第１の層間絶縁膜に前記ゲート電極上に位置する第１のコンタクト
ホール及び前記半導体基板上に位置する第２のコンタクトホールを形成する工程と、
前記第１のレジストパターンを剥離する工程と、
前記第１のコンタクトホール内及び前記第１の層間絶縁膜上に第１の配線を形成すると
共に、前記第２のコンタクトホール内及び前記第１の層間絶縁膜上に第２の配線を形成す
る工程と、
前記第１の層間絶縁膜上、前記第１及び第２の配線上に第２の層間絶縁膜を形成する工
程と、
前記第２の層間絶縁膜上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第２の層間絶縁膜をエッチングするこ
とにより、前記第２の層間絶縁膜に前記第２の配線の上方に位置する凹部を形成する工程
と、
前記第２のレジストパターンを剥離する工程と、
前記第２の層間絶縁膜上及び前記凹部上に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチング
することにより、前記第２の層間絶縁膜に前記第１の配線上に位置する第１のｖｉａホー
ル及び前記凹部下に位置し且つ前記第２の配線上に位置する第２のｖｉａホールを形成す
る工程と、
を具備することを特徴とする。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、第２の層間絶縁膜に第２の配線の上
方に位置する凹部を形成することにより、第２のｖｉａホールの深さを、第１のｖｉａホ
ールの深さより浅くすることができる。これにより、第２の層間絶縁膜のドライエッチン
グ時に第２のｖｉａホールが第１のｖｉａホールより先に開口される。その為、第１のｖ
ｉａホールより先に第２のｖｉａホールの下にある第２の配線が露出することとなる。そ
の結果、第２の層間絶縁膜のドライエッチング時に発生するチャージング電流は既に形成
している第２の配線へ集中され、半導体基板へ逃がされる。従って、ゲート電極に繋がる
第１のｖｉａホールへのプラズマチャージ集中を抑制することができ、ゲート絶縁膜への
プラズマチャージによるダメージを抑制することができる。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と
、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に第１の層間絶縁膜を形成する工程と、
前記第１の層間膜絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第１の層間絶縁膜をエッチングするこ
とにより、前記第１の層間絶縁膜に前記半導体基板の上方に位置する凹部を形成する工程
と、
前記第１のレジストパターンを剥離する工程と、
前記第１の層間膜絶縁膜上及び前記凹部上に第２のレジストパターンを形成する工程と
、
前記第２のレジストパターンをマスクとして前記第１の層間絶縁膜をドライエッチング
することにより、前記第１の層間絶縁膜に前記ゲート電極上に位置する第１のコンタクト
ホール及び前記凹部下に位置する第２のコンタクトホールを形成する工程と、
前記第２のレジストパターンを剥離する工程と、
を具備し、
前記第２のコンタクトホールの深さが前記第１のコンタクトホールの深さより浅いこと
を特徴とする。
【００１５】
上記本発明に係る半導体装置の製造方法によれば、第１の層間絶縁膜に半導体基板の上
方に位置する凹部を形成することにより、第２のコンタクトホールの深さを第１のコンタ
クトホールの深さよりも浅くすることができる。これにより、第１の層間絶縁膜のドライ
エッチング時に第２のコンタクトホールが第１のコンタクトホールより先に開口される。
その結果、第１の層間絶縁膜のドライエッチング時に発生するチャージング電流は既に形
成している第２のコンタクトホールより半導体基板へ逃がされる。従って、ゲート電極に
繋がる第１のコンタクトホールへのプラズマチャージ集中を抑制することができ、ゲート
絶縁膜へのプラズマチャージによるダメージを抑制することが可能である。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記第２のレジストパターンを剥
離する工程の後に、前記第１のコンタクトホール内及び前記第１の層間絶縁膜上に第１の
配線を形成すると共に、前記第２のコンタクトホール内、前記凹部内及び前記第１の層間
絶縁膜上に第２の配線を形成する工程と、
前記第１の層間絶縁膜上、前記第１及び第２の配線上に第２の層間絶縁膜を形成する工
程と、
前記第２の層間絶縁膜上に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとして前記第２の層間絶縁膜をエッチングするこ
とにより、前記第２の層間絶縁膜に前記第２の配線の上方に位置する第２の凹部を形成す
る工程と、
前記第３のレジストパターンを剥離する工程と、
前記第２の層間絶縁膜上及び前記第２の凹部上に第３のレジストパターンを形成する工
程と、
前記第３のレジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチング
することにより、前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホ
ールを形成すると共に、前記凹部以外の前記第１の層間絶縁膜上に位置し且つ前記第２の
配線上に位置し且つ前記第２の凹部下に位置する第２のｖｉａホールを形成する工程と、
を具備することを特徴とする。
【００１７】
上記本発明に係る半導体装置の製造方法によれば、第２の層間絶縁膜に第１の層間絶縁
膜上の凹部以外に位置し、且つ第２の配線の上方に位置する第２の凹部を形成することに
より、第２のｖｉａホールの深さを、第１のｖｉａホールの深さより浅くすることができ
る。これにより、第２の層間絶縁膜のドライエッチング時に第２のｖｉａホールが第１の
ｖｉａホールより先に第２のｖｉａホールの下にある第２の配線が露出することとなる。
その結果、第２の層間絶縁膜のドライエッチング時に発生するチャージング電流は既に形
成されている第２の配線へ集中され、半導体基板へ逃がされる。従って、ゲート電極に繋
がる第１のｖｉａホールへのプラズマチャージ集中を抑制することができ、ゲート絶縁膜
へのプラズマチャージによるダメージを抑制することが可能である。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記半導体基板に形成され、前記
第２のコンタクトホールの下に位置する不純物拡散層をさらに具備することも可能である
。
【００１９】
また、本発明に係る半導体装置の製造方法において、前記不純物拡散層は、ソース・ド
レイン領域の拡散層又は抵抗素子用の拡散層であることも可能である。
【００２０】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された前記ゲート電極上に位置する第１のコンタクトホー
ルと、
前記第１の層間絶縁膜に形成された前記半導体基板上に位置する第２のコンタクトホー
ルと、
前記第１のコンタクトホール内及び前記第１の層間絶縁膜上に形成された第１の配線と
、
前記第２のコンタクトホール内及び前記第１の層間絶縁膜上に形成された第２の配線と
、
前記第１の層間絶縁膜上、前記第１及び第２の配線上に形成された第２の層間絶縁膜と
、
前記第２の層間絶縁膜に形成された前記第２の配線の上方に位置する凹部と、
前記第２の層間絶縁膜に形成された前記第１の配線上に位置する第１のｖｉａホールと
、
前記第２の層間絶縁膜に形成され、前記凹部下に位置し且つ前記第２の配線上に位置す
る第２のｖｉａホールと、
を具備することを特徴とする。
【００２１】
また、本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された前記半導体基板の上方に位置する凹部と、
前記第１の層間絶縁膜に形成された前記ゲート電極上に位置する第１のコンタクトホー
ルと、
前記第１の層間絶縁膜に形成された前記凹部下に位置する第２のコンタクトホールと、
を具備し、
前記第２のコンタクトホールの深さが前記第１のコンタクトホールの深さより浅いこと
を特徴とする。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施形態について説明する。
図１及び図２は本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断
面図である。
【００２３】
まず、図１（ａ）に示すように、シリコン基板１の表面上に図示せぬ素子分離膜を形成
し、ゲート絶縁膜３となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜
３上にＣＶＤ（Chemical  Vapor  Deposition）法にて成膜されたＰｏｌｙ−Ｓｉ膜をフ
ォトリソグラフィー及びドライエッチング法を用いて加工することによりゲート電極１２
を形成する。
【００２４】
次に、ゲート電極１２及び素子分離膜をマスクとしてシリコン基板１に不純物イオンを
イオン注入することにより、シリコン基板１のＬＤＤ（Lightly  Doped  Drain）領域に
は低濃度不純物層１４が形成される。その後、ゲート電極３を含む基板の全面上に例えば
シリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバックにてシリコン窒化膜を
エッチングすることにより、ゲート電極の側壁にサイドウォール１１が形成される。
【００２５】
その後、ゲート電極１２及びサイドウォール１１をマスクとして不純物イオンをイオン
注入し、シリコン基板に熱処理を施す。これにより、シリコン基板１のソース・ドレイン
領域には自己整合的にソース・ドレイン領域の拡散層２が形成され、同時にダミー拡散層
１３が形成される。次に、ゲート電極１２、サイドウォール１１、ソース・ドレイン領域
の拡散層２及び素子分離膜を含む基板の全面上にスパッタリングによりＴｉ膜（図示せず
）を形成する。その後、Ｔｉ膜を例えば７００℃で３０秒加熱処理することによってゲー
ト電極１２及びソース・ドレイン領域の拡散層２中のシリコンとＴｉ膜が反応することに
より、ゲート電極１２及びソース・ドレイン領域の拡散層２それぞれの表面には厚さが５
０〜１００ｎｍ程度のＴｉシリサイド膜４が形成される。
【００２６】
その後、Ｔｉシリサイド膜４及びゲート電極１２を含む基板の全面上にＣＶＤ法にて第
１の層間絶縁膜５を成膜する。さらに、この第１の層間絶縁膜５上にフォトレジスト膜を
塗布、露光及び現像することによって、第１の層間絶縁膜５上にコンタクトホール形成す
る為のレジストパターン１０が形成される。
【００２７】
その後、図１（ｂ）に示すように、レジストパターン１０をマスクとして第１の層間絶
縁膜５をエッチングすることにより、ゲート電極１２上のＴｉシリサイド膜の上、ソース
・ドレイン領域の拡散層２上であるＴｉシリサイド膜の上及びダミー拡散層１３上のＴｉ
シリサイド膜の上に位置するコンタクトホール８及びダミーコンタクトホール８ａが形成
される。
【００２８】
その後、図１（ｃ）に示すように、フォトレジスト膜を剥離した後、コンタクトホール
８内、ダミーコンタクトホール８ａ内及び第１の層間絶縁膜５上にスパッタリングにより
Ａｌ合金膜を成膜する。それにより、コンタクトホール内にＡｌ合金膜が埋め込まれ、次
いで、フォトグラフィー法及びエッチングにて第１の層間絶縁膜５上にＡｌ配線７及びダ
ミーＡｌ配線７ａを形成する。
【００２９】
その後、図２（ａ）に示すように、第１の層間絶縁膜５上及びＡｌ配線７を含む基板の
全面上にＣＶＤ法にて第２の層間絶縁膜６を成膜する。その後、フォトレジスト膜を塗布
、露光及び現像することによって、ダミー拡散層１３の上方に位置して開口部１５を有す
るレジストパターン１０ｂが形成される。
【００３０】
次に、図２（ｂ）に示すように、レジストパターン１０ｂをマスクとしてフォトレジス
ト下の層間絶縁膜よりも膜厚が薄くなるようにドライエッチングにてダミーＡｌ配線７ａ
の上方に位置する凹部１６を形成する。この際に、凹部１６の深さは１５０ｎｍ程度であ
れば、次工程以降での膜の積層に影響は無いものと考えられる。次に、レジストパターン
１０ｂを剥離する。さらにフォトレジスト膜を塗布、露光及び現像することによって、第
２の層間絶縁膜６上及び凹部１６上にｖｉａホールを形成する為のレジストパターン１０
ｃが形成される。
【００３１】
その後、図２（ｃ）に示すように、レジストパターン１０ｃをマスクとして第２の層間
絶縁膜６をエッチングすることにより、ゲート電極１２の上方、ソース・ドレイン領域の
拡散層２の上方及びダミー拡散層１３の上方に位置するｖｉａホール９及びダミーｖｉａ
ホール９ａが形成される。
【００３２】
次に、レジストパターン１０ｃを剥離した後、ｖｉａホール９内、ダミーｖｉａホール
９ａ内及び第２の層間絶縁膜６上にスパッタリングによりＡｌ合金膜（図示せず）を成膜
する。それにより、ｖｉａホール９内、ダミーｖｉａホール９ａ内にＡｌ合金膜が埋め込
まれ、次いで、フォトグラフィー法及びエッチング法にて第２の層間絶縁膜６上にＡｌ配
線（図示せず）及びダミーＡｌ配線（図示せず）を形成する。その後、第２の層間絶縁膜
６上及びＡｌ配線を含む基板の全面上にＣＶＤ法にて第３の層間絶縁膜（図示せず）を成
膜する。この後は、公知の半導体プロセスによって半導体装置が製造される。
【００３３】
以上、本発明の第１の実施形態によれば、ダミーｖｉａホール９ａは保護ダイオードで
はなく、ダミー拡散層１３に電気的に接続されている。その為、保護ダイオードを設置す
る必要性はなくなり、チップサイズの縮小が可能となる。
【００３４】
また、第２の層間絶縁膜６に凹部１６を形成することにより、ダミーｖｉａホール９ａ
の深さ（即ちダミーｖｉａホール９ａが形成される部分の第２の層間絶縁膜６の厚さ）を
、他のｖｉａホール９の深さ（即ち他のｖｉａホール９が形成される部分の第２の層間絶
縁膜６の厚さ）より浅くすることができる。これにより、第２の層間絶縁膜６のドライエ
ッチング時にダミーｖｉａホール９ａがその他のｖｉａホール９より先に開口される。そ
の為、他のｖｉａホール９より先にダミーｖｉａホール９ａの下にあるダミーＡｌ配線７
ａが露出することとなる。その結果、ドライエッチング時に発生するチャージング電流は
既に形成しているダミーｖｉａホール下のダミーＡｌ配線７ａへ集中され、ダミー拡散層
１３を通してシリコン基板１へ逃がされる。従って、ゲート電極１２に繋がるｖｉａホー
ル９へのプラズマチャージ集中を抑制することができ、ゲート絶縁膜３へのプラズマチャ
ージによるダメージを抑制することができる。
【００３５】
次に、本発明の第２の実施形態に係る半導体装置の製造について図３及び図４を参照し
つつ説明する。
【００３６】
まず、本実施形態の図３（ａ）に示すゲート絶縁膜３、ゲート電極１２、サイドウォー
ル１１、Ｔｉシリサイド膜４、低濃度不純物槽１４、ソース・ドレイン領域の拡散層２、
第１の層間絶縁膜５を形成するまでの工程においては、第１の実施形態と同様の製造方法
が用いられる。その後、図３（ａ）に示すように、第１の層間絶縁膜５上にフォトレジス
ト膜を塗布、露光及び現像することによって、ソース・ドレイン領域の拡散層２の上方に
位置する開口部１５を有するレジストパターン１０が形成される。
【００３７】
次に、図３（ｂ）に示すように、レジストパターン１０をマスクとしてドライエッチン
グにてゲート電極１２上の層間絶縁膜よりも膜厚が薄くなるように凹部１６ａを形成する
。次に、レジストパターン１０を剥離する。さらにフォトレジスト膜を塗布、露光及び現
像することによって、第１の層間絶縁膜５上及び凹部１６上にコンタクトホール形成する
為のレジストパターン１０ａが形成される。
【００３８】
その後、図３（ｃ）に示すように、レジストパターン１０ａをマスクとして第１の層間
絶縁膜５をドライエッチングすることにより、ゲート電極１２の上方及びソース・ドレイ
ン領域の拡散層２の上方に位置するコンタクトホール８，８ａが形成される。この際に発
生するチャージング電流はコンタクトホール８ａ下の拡散層２を通してシリコン基板１へ
逃がされる。
【００３９】
その後、図３（ｄ）に示すように、レジストパターン１０ａを剥離した後、コンタクト
ホール８、８ａ内及び第１の層間絶縁膜５上にスパッタリングによりＡｌ合金膜を成膜す
る。それにより、コンタクトホール内にＡｌ合金膜が埋め込まれ、次いで、フォトグラフ
ィー法及びエッチングにて第１の層間絶縁膜５上にＡｌ配線７、７ａを形成する。
【００４０】
その後、図４（ａ）に示すように、Ａｌ配線７上及び第１の層間絶縁膜５上にＣＶＤ法
により第２の層間絶縁膜６を成膜する。さらに第２の層間絶縁膜６上にフォトレジスト膜
を塗布、露光及び現像することによって、第２の層間絶縁膜上に開口部１５ａを有するレ
ジストパターン１０ｂを形成する。開口部１５ａはＡｌ配線７ａの上方に位置し、且つ凹
部１６ａの直上を避けて形成する。凹部１６ａの直上を避ける理由は、凹部１６ａの直上
にｖｉａホールを形成すると、凹部１６ａの直上を避けてｖｉａホールを形成する場合に
比べて凹部１６ａ上の第２の層間絶縁膜６の膜厚が厚くなるからである。
【００４１】
その後、図４（ｂ）に示すように、レジストパターン１０ｂをマスクとしてドライエッ
チングにてレジストパターン下の層間絶縁膜よりも膜厚が薄くなるように凹部１６ｂを形
成する。次に、レジストパターン１０ｂを剥離する。さらにフォトレジスト膜を塗布、露
光及び現像することによって、第２の層間絶縁膜６上及び段差１６ｂ上にｖｉａホール形
成する為のレジストパターン１０ｃが形成される。
【００４２】
その後、図４（ｃ）に示すように、レジストパターン１０ｃをマスクとして第２の層間
絶縁膜６をエッチングすることにより、ゲート電極１２の上方及びソース・ドレイン領域
の拡散層２の上方に位置するｖｉａホール９及びダミーｖｉａホール９ａが形成される。
【００４３】
次に、レジストパターン１０ｃを剥離した後、ｖｉａホール９内、ダミーｖｉａホール
９ａ内及び第２の層間絶縁膜６上にスパッタリングによりＡｌ合金膜（図示せず）を成膜
する。それにより、ｖｉａホール９内、ダミーｖｉａホール９ａ内にＡｌ合金膜が埋め込
まれ、次いで、フォトグラフィー法及びエッチング法にて第２の層間絶縁膜６上にＡｌ配
線（図示せず）及びダミーＡｌ配線（図示せず）を形成する。その後、第２の層間絶縁膜
６上及びＡｌ配線を含む基板の全面上にＣＶＤ法にて第３の層間絶縁膜（図示せず）を成
膜する。この後は、公知の半導体プロセスによって半導体装置が製造される。
【００４４】
以上、本発明の第２の実施形態によれば、第１の実施形態と同様の効果を得ることがで
きる。さらに、第１の層間絶縁膜５に凹部１６ａを形成することにより、コンタクトホー
ル８ａの深さ（即ちコンタクトホール８ａが形成される部分の第１の層間絶縁膜５の厚さ
）を、他のコンタクトホール８の深さ（即ちゲート電極１２上の第１の層間絶縁膜５の厚
さ）より浅くすることができる。これにより、第１の層間絶縁膜５のドライエッチング時
にコンタクトホール８ａがその他のコンタクトホール８より先に開口される。その結果、
ドライエッチング時に発生するチャージング電流は、コンタクトホール８ａより直接ソー
ス・ドレイン領域の拡散層２へ排出される。従って、ゲート絶縁膜３へのプラズマチャー
ジによるダメージを抑制することができる。
【００４５】
また、第２の層間絶縁膜６のドライエッチング時に発生するチャージング電流は、ダミ
ーｖｉａホール９ａよりＡｌ配線７ａを介してソース・ドレイン領域の拡散層２へ排出さ
れる。その結果、ドライエッチング時のチャージング電流がゲート絶縁膜３へプラズマチ
ャージ集中するのを抑制することができる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない
範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、ドライ
エッチング時のチャージング電流をダミー拡散層又はソース・ドレイン領域の拡散層に逃
がすような構成としているが、ドライエッチング時のチャージング電流を、シリコン基板
に形成された抵抗素子用の拡散層又はシリコン基板に直接逃がすような構成とすることも
可能である。
【図面の簡単な説明】
【００４７】
【図１】各図は第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】各図は図１の次の工程を説明する為の断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００４８】
１・・・シリコン基板、２・・・ソース・ドレイン領域、３・・・ゲート絶縁膜、４・
・・Ｔｉシリサイド膜、５・・第１の層間絶縁膜、６・・・第２の層間絶縁膜、７・・・
Ａｌ配線、７ａ・・・ダミーＡｌ配線、８・・・コンタクトホール、８ａ・・・ダミーコ
ンタクトホール、９・・・ｖｉａホール、９ａ・・・ダミーｖｉａホール、１０・・・フ
ォトレジスト膜、１１・・・サイドウォール、１２・・・ゲート電極、１３・・・ダミー
拡散層、１４・・・低濃度不純物層、１５，１５ａ・・・開口部、１６，１６ａ，１６ｂ
・・・凹部
【図１】
2009224648.tif 000003
【図２】
2009224648.tif 000004
【図３】
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【図４】
2009224648.tif 000006
【図５】
2009224648.tif 000007