(57)【要約】      （修正有）【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。【選択図】図７
2009188204.tif 000002
【特許請求の範囲】
【請求項１】
基板に接続されたフィン構造で、２本ずつが対になり、最小加工寸法をＦとするとき４Ｆ周期で配置され、各々が独立に書き込み／消去可能なビットラインと、
前記２本ずつが対になったビットラインの上端に設けられたスペーサ絶縁膜と、
一対のフィン構造の上部を覆うように形成された記憶絶縁膜と、
前記ビットラインと交差する方向に配置されたワードラインとを具備し、
前記各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、前記ワードラインによって独立に書き込む
ことを特徴とするフラッシュメモリ。
【請求項２】
前記各々が独立に書き込み／消去可能なビットライン間に埋め込まれた絶縁膜と、前記ビットラインの外側に設けられた電荷記憶層とを更に具備することを特徴とする請求項１に記載のフラッシュメモリ。
【請求項３】
前記各々が独立に書き込み／消去可能なビットラインは、上部に一様にドーピングされた不純物層を備え、ゲート電極に電圧を印加することによって、空乏層を制御するデプリーション型トランジスタによって制御されることを特徴とする請求項１に記載のフラッシュメモリ。
【請求項４】
半導体基板上にスペーサ絶縁膜を形成する工程と、
リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と、前記マスクパターンの側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、２本が対になって４Ｆ周期に配置されたメモリセルのビットラインを形成する工程と、
前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、
少なくとも前記ビットライン対の外側を覆うように電荷記憶層を形成する工程と
を具備することを特徴とするフラッシュメモリの製造方法。
【請求項５】
前記ビットライン対のビットライン間を埋め込む絶縁膜は、ＴＥＯＳ／Ｏ３膜、またはＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜であることを特徴とする請求項４に記載のフラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン構造のＭＯＮＯＳ型フラッシュメモリ及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリの微細化は、高集積化による素子の性能向上（動作速度向上及び低消費電力化）と製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が５０ｎｍのＮＡＮＤ型フラッシュメモリが量産されるようになってきており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。既に研究段階では、ハーフピッチ（half pitch）を４０ｎｍ程度まで微細化したフラッシュメモリが試作されている。
【０００３】
このような急激なフラッシュメモリの微細化に伴い、微細なデバイスを動作させるために多くの課題が発生している。例えば、制御ゲート電極の微細化に伴うチャネル長の短縮は、強いショートチャネル効果を引き起こし、オフリーク電流の増大を引き起こす。また、アクティヴエリアの微細化は、チャネル幅の減少に伴うナローチャネル効果によるオン電流の低下、あるいはシャロートレンチアイソレーション（ＳＴＩ）の固定電荷の影響による逆ナローチャネル効果により、書き込み／読み出し電流制御を困難にする。
【０００４】
更に、隣接セル間の寄生容量によるセル間干渉は、非選択セルの誤書き込みや書き込み速度の遅延等を引き起こす。特にセル間干渉の抑制は、急激な微細化の進むＮＡＮＤ型フラッシュメモリでは特に重要な課題であり、従来は隣接セル間のＳＴＩを意図的に掘り下げて、コントロールゲート（ＣＧ）電極によって隣接するフローティングゲート（ＦＧ）電極間をシールドすることでセル間干渉を抑制してきた。
【０００５】
しかし、最小加工寸法（＝Ｆ）が４０ｎｍ以下になると、隣接セル間のスペースが狭くなりすぎて、隣接セル間に電極間絶縁膜（ＩＰＤ）とコントロールゲート電極を埋め込むことが物理的に困難になってしまうという問題があった。
【０００６】
このため、４０ｎｍ以下のフラッシュメモリは、従来のフローティングゲート型に代えてＭＯＮＯＳ型が本命になると考えられているが、実際にはＭＯＮＯＳ型においてもセル間干渉がやはり無視できなくなる。これは３０ｎｍ以下まで微細化を進めていくと、隣接セルとの距離が電荷蓄積層（ＣＴＬ）の膜厚と同等になってしまうために、選択されたセルのコントロールゲート電極に印加される電界が電荷蓄積層内をはみ出して、隣接セルの電荷蓄積層にも電荷を書き込んでしまうからである。
【０００７】
また、トランジスタのショートチャネル効果の対策としては、フィン構造のセルトランジスタの利用が効果的であり、例えば特許文献１にはフィン構造のＮＡＮＤ型フラッシュメモリが提案されている。しかし、フィン構造のセルの場合、フィン状のアクティヴエリア（ＡＡ）を記憶層で挟む必要があるため、スペースの制約から微細化が困難であるという問題があった。例えばフローティングゲート型のフィン構造フラッシュメモリの場合にはＡＡ（フィンの薄膜限界は８ｎｍ程度）をトンネル絶縁膜（薄膜限界は６ｎｍ程度）、フローティングゲート電極（薄膜限界は１０ｎｍ程度）、電極間絶縁膜（薄膜限界は１０ｎｍ程度）、及びコントロールゲート電極（薄膜限界は６ｎｍ程度）で挟む必要がある。
【０００８】
このため、微細化の限界となるＦは、Ｆ＝８＋２×（６＋１０＋１０）＋６となり、６６ｎｍ程度である。よって、特許文献２に示されるようにフィンの片側側面のみを利用する場合でも、Ｆ＝１０／２＋８＋（６＋１０＋１０）＋６／２、すなわち４２ｎｍ程度であった。
【０００９】
また、フィン構造のＭＯＮＯＳ型フラッシュメモリの場合にも、ＡＡ（フィンの薄膜限界は８ｎｍ程度）をトンネル絶縁膜／電荷蓄積膜／ブロック膜の三層膜（薄膜限界は１５ｎｍ程度）とコントロールゲート電極（薄膜限界は６ｎｍ程度）で挟む必要がある。このため、微細化の限界となるＦは、上記特許文献１に示されるフィンの両側を用いる場合で、Ｆ＝８＋１５×２＋６、すなわち４４ｎｍ程度である。従って、上記特許文献２に示されるようなフィンの片側側面のみを利用する場合でもＦ＝１０／２＋８＋１５＋６／２であり、３１ｎｍ程度が微細化限界になってしまい、Ｆ＝３０ｎｍ以下までの微細化には対応できないという問題があった。
【特許文献１】特開２００５−２４３７０９号公報
【特許文献２】特開２００７−３６２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、３０ｎｍ以下の微細化にも対応できるフラッシュメモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様によると、基板に接続されたフィン構造で、２本ずつが対になり、最小加工寸法をＦとするとき４Ｆ周期で配置され、各々が独立に書き込み／消去可能なビットラインと、前記２本ずつが対になったビットラインの上端に設けられたスペーサ絶縁膜と、一対のフィン構造の上部を覆うように形成された記憶絶縁膜と、前記ビットラインと交差する方向に配置されたワードラインとを具備し、前記各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、前記ワードラインによって独立に書き込むフラッシュメモリが提供される。
【００１２】
また、本発明の一態様によると、半導体基板上にスペーサ絶縁膜を形成する工程と、リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と、前記マスクパターンの側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、２本が対になって４Ｆ周期に配置されたメモリセルのビットラインを形成する工程と、前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、少なくとも前記ビットライン対の外側を覆うように電荷記憶層を形成する工程とを具備するフラッシュメモリの製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、３０ｎｍ以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。  
［第一の実施形態］
本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について、図１（ａ），（ｂ）乃至図４（ａ），（ｂ）、図５、図６及び図７（ａ），（ｂ）を用いて説明する。図１（ａ），（ｂ）乃至図４（ａ），（ｂ）及び図７（ａ），（ｂ）において、それぞれ（ａ）図はアクティヴエリアの延設（ビットライン）方向に沿った断面図、（ｂ）図はコントロールゲートの延設（ワードライン）方向に沿った断面図である。本実施形態は最小加工寸法が２５ｎｍ（Ｆ＝２５ｎｍ）のフローティングゲート型のフラッシュメモリへの適用例である。
【００１５】
まず、図１（ａ），（ｂ）に示すように、半導体基板（シリコン基板）１０１にイオン注入によりウェル及びチャネル領域（図示せず）を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術により約２５ｎｍリセスする。更に基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を３２ｎｍ程度の厚さに形成する。
【００１６】
次に公知のリソグラフィ技術及びウエットエッチング技術により、周辺回路部における高電圧回路領域以外の上記シリコン熱酸化膜を除去する。その後、周辺回路部における低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜１０２を６ｎｍ程度の厚さに形成する。この際、周辺回路部の高電圧回路領域のシリコン熱酸化膜の膜厚が厚くなり、厚さが３８ｎｍ程度のゲート絶縁膜１０３が形成されることになる。更に、トランジスタのゲート電極の一部となるＰドープ多結晶シリコン膜１０４を形成する。次に公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術により周辺回路部以外の上記Ｐドープ多結晶シリコン膜１０４を除去する。
【００１７】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜１０５、ＲＩＥ加工のハードマスクとなるシリコン酸化膜１０６を形成する。次に公知のリソグラフィ技術（例えばＮＡ＝１．２のＡｒＦ液浸リソグラフィ）及び反応性イオンエッチング（ＲＩＥ）技術により、周辺回路部のシリコン酸化膜１０６を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜１０６で幅が５０ｎｍ程度の縞状パターン（図示せず）を形成する。
【００１８】
次にウエットエッチングを行い、上記縞状パターンを約１５ｎｍまで細くする。次にアモルファスシリコン膜を１５ｎｍの厚さに形成し、反応性イオンエッチングで上記縞状パターンの側壁にのみ残存せしめる。次に公知のリソグラフィ技術及びＲＩＥ技術によりセル部の縞状パターン１０６のみを除去し、セル部に幅が９ｎｍのアモルファスシリコンでハードマスク１０７を形成する。このハードマスク１０７は２本が対になっており、１００ｎｍ周期で形成される。
【００１９】
次に、図２（ａ），（ｂ）に示すように、上記アモルファスシリコンのハードマスク１０７、及び周辺回路のハードマスク１０６を用いてＲＩＥでシリコン窒化膜／シリコン基板を順次加工して、シリコン基板に深さ２５０ｎｍのアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅が１５ｎｍのハードマスク１０６は完全に除去される。セル部ではフラッシュメモリのビットラインとなる一対の幅１５ｎｍのアクティヴエリアが形成される。これらのアクティヴエリアは１５ｎｍ離れている。
【００２０】
次に基板全面にＴＥＯＳ／Ｏ３膜１０８を１０ｎｍの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。次に８５０℃の窒素アニールを行い、ＴＥＯＳ／Ｏ３膜のシームを融合させる。次に基板全面にＳＯＧ膜１０９としてポリシラザン膜を形成する。ポリシラザン膜の形成は以下のように行う。
【００２１】
まず、平均分子量が３０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ２ＮＨ）ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。そして、その過水素化シラザン重合体溶液をスピンコーティング法により、上記半導体基板１０１表面に塗布する。本工程は、液体の塗布であるために、狭いアイソレーション溝内部にもボイド（未充填）やシーム（継ぎ目状の未充填）を生じることなく、過水素化シラザン重合体が埋め込まれる。上記スピンコーティング法の条件は、例えば半導体基板１０１の回転速度が１２００ｒｐｍ、回転時間が３０秒、過水素化シラザン重合体溶液の滴下量が２ｃｃで、狙い塗布膜厚はベーク直後で４５０ｎｍである。
【００２２】
次に塗膜を形成した半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では、塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存しており、過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００２３】
上記過水素化ポリシラザン膜に対して温度２５０℃から昇温して水蒸気酸化を行うことで、膜中に残存したＣ、Ｎを除去する。そして、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜１０８を緻密化する。
【００２４】
その後、ＣＭＰでＳＯＧ膜１０９及びＴＥＯＳ／Ｏ３膜１０８を平坦化してアイソレーション溝内部にのみ残存せしめる。
【００２５】
次に、図３（ａ），（ｂ）に示すように、公知のリソグラフィ技術及びウエットエッチング技術により周辺回路部のＳＴＩ及びシリコン窒化膜１０５を５０ｎｍ程度リセスする。次に熱燐酸により、全面でシリコン窒化膜１０５を３０ｎｍ程度エッチングする。
【００２６】
以上のようにして周辺回路部のシリコン窒化膜１０５が完全に除去される。続いて、セル部のアイソレーション溝内部のＳＯＧ膜１０９を選択的に１００ｎｍ程度リセスし、このリセス領域１０１Ｒ内に半導体基板１０１を露出させる。この時、ＴＥＯＳ／Ｏ３膜とＳＯＧ膜とのウエットエッチングレートの差により、ＴＥＯＳ／Ｏ３膜１０８はテーパー形状にエッチングされる。一対のビットライン間に埋め込まれたＴＥＯＳ／Ｏ３膜はＳＯＧ膜に比べてウエットエッチングレートが低いために３０ｎｍしかエッチングされない。このようにしてセル部のＳＴＩが形成される。セル部のチャネル領域の深さは３０ｎｍ程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたＴＥＯＳ／Ｏ３膜上にチャネルシリコンが形成され実質的なＳＯＩ構造となる。
【００２７】
次に、図４（ａ），（ｂ）に示すように、セル部のトンネル絶縁膜となるシリコン熱酸窒化膜１１０をリセス領域の側壁及びＰドープ多結晶シリコン膜１０４の表面に６ｎｍ程度の厚さに形成する。その後、全面にフローティングゲート電極となるＰドープ多結晶シリコン膜１１１を１０ｎｍ程度の厚さに形成し、反応性イオンエッチングにより側壁残し加工することでセル部ビットラインの側壁部にのみ残存せしめる。周辺回路部のＰドープ多結晶シリコン膜は側壁残しＲＩＥにより完全に除去される。以上で隣接するフローティングゲート電極間のスペース（space）は３５ｎｍとなる。
【００２８】
次にＩＰＤ膜としてＯＮＯ膜１１２を形成する。ＯＮＯ膜の全膜厚は１４ｎｍである。次にコントロールゲート電極及び周辺回路部を構成するトランジスタのゲート電極の一部となるＰドープ多結晶シリコン膜１１３を約６０ｎｍの厚さに形成する。そして、公知のリソグラフィ技術及びＲＩＥ技術によって、周辺回路部のＰドープ多結晶シリコン膜１１３、ＯＮＯ膜１１２及び周辺回路部のシリコン熱酸窒化膜１１０を開口する。次に基板全面にＰドープ多結晶シリコン膜１１４を形成し、この多結晶シリコン膜１１４上にシリコン窒化膜１１５を形成する。
【００２９】
次に公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜１１５、Ｐドープ多結晶シリコン膜１１４，１１３、ＯＮＯ膜１１２、Ｐドープ多結晶シリコン膜１１１を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路部を構成するトランジスタのゲート電極を形成する。
【００３０】
このようにしてセル部のトランジスタが形成される。既に述べたように、セル部には一様にチャネルドープが施されているが、ビットラインの幅は１５ｎｍしかないために、コントロールゲート電極に電圧を印加することによってチャネル領域を完全に空乏化することができる。このようなデプリーション（depletion）型トランジスタにすることでセル部のソース／ドレイン領域の形成が不要である。
【００３１】
次に、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのＬＤＤ領域（図示せず）を形成する。更に周辺回路部を構成するトランジスタのゲート電極にスペーサ絶縁膜１１６を形成し、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのソース／ドレイン領域１１７を形成する。
【００３２】
次に基板全面にシリコン窒化膜１１８を形成し、更にＰＭＤ膜としてＴＥＯＳ／Ｏ３膜１１９を全面に形成してシリコン窒化膜１１８，１１５をＣＭＰストッパーとして平坦化する。その後、上記シリコン窒化膜１１８，１１５を剥離し、ゲート電極のシリサイデーションを行い、ニッケルシリサイド電極１２０を形成する。引き続き、層間絶縁膜（ＩＬＤ）１２１を形成し、コンタクトプラグ１２２を形成する。ビットラインに接続するソース側及びドレイン側のコンタクトプラグでは、特にドレイン側のコンタクトプラグはそれぞれの一対をなすビットラインそれぞれに対して独立に形成する必要がある。ビットラインの形成方法としては、図５に示すようにダミーパターンを柄杓型に形成しておく、あるいは図６に示すように主にビットラインの側面において千鳥配置でコンタクトを取る等の方法がある。
【００３３】
以降の工程では、層間絶縁膜（ＩＬＤ）１２３，１２４，１２５を形成し、配線１２６，１２７，１２８、コンタクトプラグ１２９，１３０を形成する多層配線工程を行うことになるが詳細は省略し、デバイスの最終構造のみを示す（図７（ａ），（ｂ））。
【００３４】
本実施形態では、通常Ｆ＝２５ｎｍの場合、２Ｆ＝５０ｎｍ毎に１本形成するビットラインを２本対にして４Ｆ＝１００ｎｍ毎に形成する。２Ｆ＝５０ｎｍ毎にビットラインを形成する場合、隣接するビットラインとの間は最大で５０ｎｍしかとれないので、厚さ６ｎｍのゲート絶縁膜、厚さ１０ｎｍのフローティングゲート電極と厚さ１４ｎｍのＩＰＤ膜を２層ずつ形成するだけで全膜厚が６０ｎｍになってしまい、膜形成が物理的に不可能である。これに対して、本実施形態の構成並びに製造方法ではコントロールゲート電極を形成するスペースを確保することができる。
【００３５】
このようにビットライン１本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する製造方法によれば、ビットライン１本おきにスペースを変えることは容易である。
【００３６】
また、セル間干渉についても、対になったビットラインの側面に形成されたフローティングゲート電極は基板に接続された２本のビットラインでシールドされるので容量干渉は起こし得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも隣り合ったビットライン対の側面に形成されたフローティングゲート電極はコントロールゲート電極によってシールドされるので、結果としてフローティングゲート電極の容量干渉は完全に抑制することができる。
【００３７】
更に、本実施形態では、シリコン窒化膜の膜厚とＰドープ多結晶シリコン膜の側壁残しＲＩＥ時の削り量で、カップリング比（基板／フローティングゲート電極間の容量とフローティングゲート電極／コントロールゲート電極間の容量の比）を自由に設定することができる（通常のフィン構造のフローティングゲート型フラッシュメモリでは、図８に示すように基板／フローティングゲート電極で形成するキャパシタの面積とフローティングゲート電極／コントロールゲート電極で形成するキャパシタの面積比はほぼ等しくなるので、カップリング比はトンネル酸化膜のＥＯＴとＩＰＤのＥＯＴとの比で決定されてしまい、調整は非常に難しい）ので、書き込み消去特性の良好なフラッシュメモリを実現することが可能になるという利点もある。
【００３８】
なお、図８において、１１は半導体基板、１２はシャロートレンチアイソレーション（ＳＴＩ）、１３はゲート絶縁膜となるシリコン熱酸化膜、１４はフローティングゲート電極となる多結晶シリコン膜、１５はＩＰＤ膜としてＯＮＯ膜、及び１６はコントロールゲート電極である。
【００３９】
以上のように本実施形態によれば、３０ｎｍ以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【００４０】
なお、本実施形態ではポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ［Hydrogen Silises Quioxane：水素シルセスキオサン：（ＨＳｉＯ３／２）ｎ］膜を用いてＳＴＩ部を埋め込むことも可能である。また、本実施形態ではＩＰＤ膜としてＯＮＯ膜を用いたが、この代わりにｈｉｇｈ−ｋ膜を含む膜、例えばＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２、ＳｉＯ２／ＨｆＯ２／ＳｉＯ２、ＳｉＯ２／ＺｒＯ２／ＳｉＯ２、ＳｉＯ２／Ｌａ２Ｏ３／ＳｉＯ２、ＳｉＯ２／Ｐｒ２Ｏ３／ＳｉＯ２、ＳｉＮ／ＳｉＯ２／ＳｉＮ等の膜を用いても問題なく同様の効果が得られる。
【００４１】
［第二の実施形態］
本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について、図９（ａ），（ｂ）乃至図１３（ａ），（ｂ）、図１４及び図１５（ａ），（ｂ）を用いて説明する。図９（ａ），（ｂ）乃至図１３（ａ），（ｂ）及び図１５（ａ），（ｂ）において、それぞれ（ａ）図はアクティヴエリアの延設（ビットライン）方向に沿った断面図、（ｂ）図はコントロールゲートの延設（ワードライン）方向に沿った断面図である。本実施形態は最小加工寸法が２１ｎｍのＭＯＮＯＳ型のフラッシュメモリの場合の例である。
【００４２】
図９（ａ），（ｂ）に示すように、半導体基板（シリコン基板）２０１にイオン注入によりウェル及びチャネル領域（図示せず）を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術により約２５ｎｍリセスする。更に基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を３２ｎｍ程度の厚さに形成する。次に公知のリソグラフィ技術及びウエットエッチング技術により周辺回路部における高電圧回路領域以外の上記シリコン熱酸化膜を除去する。引き続き、周辺回路部における低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜２０２を約６ｎｍの厚さに形成する。これにより周辺回路部の高電圧回路領域では厚さが３８ｎｍ程度のゲート絶縁膜２０３が形成されることになる。その後、基板全面にＰドープ多結晶シリコン膜２０４を形成する。そして、公知のリソグラフィ技術及びエッチング技術によりセル部の上記Ｐドープ多結晶シリコン膜２０４を除去する。
【００４３】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜２０５、ＲＩＥ加工のハードマスクとなるシリコン酸化膜２０６を形成する。そして、公知のリソグラフィ技術（例えばＮＡ＝１．３のＡｒＦ液浸リソグラフィ）及び反応性イオンエッチング（ＲＩＥ）技術により、周辺回路部のシリコン酸化膜２０６を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜２０６に幅が４２ｎｍ程度の縞状パターンを形成する。続いて、ウエットエッチングを施して上記縞状パターンの幅を約１３ｎｍまで細くする。
【００４４】
次にアモルファスシリコン膜を１５ｎｍの厚さに形成し、反応性イオンエッチングで上記縞状パターンの側壁にのみ残存せしめる。次に公知のリソグラフィ技術及びＲＩＥ技術によりセル部の縞状パターンのみを除去し、アモルファスシリコンでセル部に幅が約１５ｎｍのハードマスク２０７を形成する。このハードマスクは２本が対になっており、８４ｎｍ周期で形成される。
【００４５】
次に、上記アモルファスシリコンのハードマスク２０７、及び周辺回路のシリコン酸化膜２０６のハードマスクを用いて、ＲＩＥでシリコン窒化膜２０５／ゲート絶縁膜２０３／シリコン基板２０１を順次加工して、シリコン基板２０１に深さが２５０ｎｍ程度のアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅１５ｎｍのハードマスク２０７は完全に除去される。セル部では、フラッシュメモリのビットラインとなる幅１５ｎｍの一対のアクティヴエリアが形成される。これらのアクティヴエリアは、約１３ｎｍ離れている。
【００４６】
次に、図１０（ａ），（ｂ）に示すように、基板全面にＴＥＯＳ／Ｏ３膜２０８を８ｎｍの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。その後、８５０℃の窒素アニールを行い、ＴＥＯＳ／Ｏ３膜のシームを融合させる。次に基板全面にＳＯＧ膜２０９として、ポリシラザン膜を形成する。ポリシラザン膜の形成は、上記第一の実施形態と同様である。次にシリコン窒化膜２０５をストッパーとして、ＳＯＧ膜２０９及びＴＥＯＳ／Ｏ３膜２０８を平坦化してアイソレーション溝内部にのみ残存せしめる。
【００４７】
その後、図１１（ａ），（ｂ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術とウエットエッチング技術により、周辺回路部のシリコン窒化膜２０５、ＳＯＧ膜２０９及びＴＥＯＳ／Ｏ３膜２０８をエッチバックして、周辺回路部のＰドープ多結晶シリコン膜表面を露出させると共に周辺回路部のＳＴＩの高さを調節する。次に公知のリソグラフィ技術及びウエットエッチング技術により、セル部のアイソレーション溝内部のＳＯＧ膜２０９を選択的に１００ｎｍ程度リセスする。この時、ＴＥＯＳ／Ｏ３膜２０８とＳＯＧ膜２０９とのウエットエッチングレートの差により、ＴＥＯＳ／Ｏ３膜２０８はテーパー形状にエッチングされる。以上のようにしてセル部のＳＴＩが形成される。ここでは、セル部のチャネル領域の深さは３０ｎｍ程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたＴＥＯＳ／Ｏ３膜上にチャネルシリコンが形成された実質的なＳＯＩ構造となる。
【００４８】
次に、図１２（ａ），（ｂ）に示すように、電荷蓄積層２１０として、セル部のトンネル絶縁膜となるシリコン酸窒化膜を約４ｎｍの厚さ、更に電荷蓄積膜となるシリコン窒化膜を約６ｎｍの厚さ、及びブロック膜としてアルミナ膜を約４ｎｍの厚さにそれぞれＬＰＣＶＤ、ＡＬＤで形成する。対を形成するビットライン間はＴＥＯＳ／Ｏ３膜で埋め込まれているので、電荷蓄積層２１０は主にビットライン対の外側の側面に形成される。以上のようにして、隣接する電荷蓄積層２１０の間には１３ｎｍ程度のスペースが残ることになる。
【００４９】
次に上記スペースにゲート電極の一部となるＰドープ多結晶シリコン膜２１１を４０ｎｍ埋め込む。そして、公知のリソグラフィ技術及びＲＩＥ技術によって、周辺回路部のＰドープ多結晶シリコン膜に連通する開口部を形成し、基板全面にゲート電極の一部となるＰドープ多結晶シリコン膜２１２を形成することによって、周辺回路部を構成するトランジスタのゲート電極が形成される。
【００５０】
次に、図１３（ａ），（ｂ）に示すように、上記Ｐドープ多結晶シリコン膜２１２上に、ＣＭＰのマスクとなるシリコン窒化膜２１３を形成し、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜２１３、Ｐドープ多結晶シリコン膜２１２、Ｐドープ多結晶シリコン膜２１１を順次加工して、図１４に示すようなコントロールゲート電極及び周辺回路部を構成するトランジスタのゲート電極を形成する。
【００５１】
次に、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのＬＤＤ領域を形成する。更に上記コントロールゲート電極及び周辺回路部のゲート電極の側面にＬＰＣＶＤ法でシリコン酸化膜を形成し、エッチバックすることによりスペーサ絶縁膜２１３を形成する。その後、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのソース／ドレイン領域２１４を形成する。
【００５２】
次に、基板全面にシリコン窒化膜２１５を形成し、更にＰＭＤ膜としてＢＰＳＧ膜２１６を全面に形成して平坦化した後に、シリコン窒化膜２１５，２１３を剥離し、ゲート電極のシリサイデーションを行い、ニッケル白金シリサイド電極２１７を形成する。続いて層間絶縁膜（ＩＬＤ）２１８を形成し、ビットラインに接続するソース側及びドレイン側のコンタクトプラグ２１９を形成する。ドレイン側コンタクトプラグの形成方法は第一の実施形態と同様である。以降の工程では層間絶縁膜（ＩＬＤ）２２０，２２１，２２２を形成し、配線２２３，２２４，２２５、コンタクトプラグ２２６，２２７を形成する多層配線工程を行うことになるが詳細は省略し、デバイスの最終構造のみを示す（図１５（ａ），（ｂ））。
【００５３】
上述したように、本実施形態では、通常Ｆ＝２１ｎｍの場合、２Ｆ＝４２ｎｍ毎に１本形成するビットラインを２本対にして４Ｆ＝８４ｎｍ毎に形成する。２Ｆ＝４２ｎｍ毎にビットラインを形成する場合、隣接するビットラインとの間は最大で４２ｎｍしかとれないので、ＡＡ幅を１５ｎｍとすると１４ｎｍの電荷蓄積層をＡＡの両側に形成すると全膜厚が４３ｎｍになってしまいコントロールゲート電極を形成するスペースがなくなってしまうのに対して、本実施形態の方法によればコントロールゲート電極を形成するスペースを確保することができる。このようにビットライン１本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する方法ではビットライン１本おきにスペースを変えることは容易である。
【００５４】
また、セル間干渉についても、対になったビットラインの側面に形成された電荷蓄積層は基板に接続された２本のビットラインでシールドされ、且つこの電荷蓄積層はビットライン対の上部を迂回する形で接続され距離が十分離れているので、容量干渉や電荷が横方向に移動して失われる電荷ロスは起こり得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも、隣り合ったビットライン対の側面に形成された電荷蓄積層は、コントロールゲートによってシールドされるので、結果として隣接ビットライン間の容量干渉は完全に抑制することができる。
【００５５】
更に、本実施形態も前述した第一の実施形態と同様に、セルは実質的な部分ＳＯＩ構造になっているために、ショートチャネルに強い良好なトランジスタ特性が実現可能である。よって、良好な書き込み特性が実現可能であると共に、消去時には基板バイアスを印加して電荷蓄積層に蓄積された電荷を引き抜くことができるので良好な消去特性も実現可能である。
【００５６】
従って、本実施形態によれば、３０ｎｍ以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【００５７】
なお、本実施形態では電荷蓄積層としては、電荷蓄積膜にシリコン窒化膜、ブロック膜としてＡｌ２Ｏ３膜を用いたが、電荷蓄積膜としてはＴｉＯ２膜、Ｔａ２Ｏ５膜、（Ｈｆ，Ａｌ）Ｏｘ膜、等のトラップの多い膜を用いることが可能であり、またブロック膜としてはＨｆＯ２膜、ＺｒＯ２膜、Ａｌ２Ｏ３／ＺｒＯ２積層膜、（Ｈｆ，Ｓｉ）Ｏｘ膜、Ｌａ２Ｏ３膜等の高誘電率で絶縁性の高い膜を用いることも可能である。
【００５８】
［第三の実施形態］
本発明の第三の実施形態について、図１６乃至図１８を用いて説明する。本実施形態は、最小加工寸法が１６ｎｍのＭＯＮＯＳ型のフラッシュメモリの場合を例にとっている。なお、説明が煩雑化するのを避け、セル部の製造方法をわかりやすく記述するために、ワードライン（ＷＬ）方向からのセル形状と周辺回路部の形状は第二の実施形態と同じなので図は省略し、以下ではビットライン（ＢＬ）方向から見たセル図のみ掲載し、詳細を説明する。
【００５９】
図１６に示すように、半導体基板（シリコン基板）３０１にイオン注入によりウェル及びチャネル領域（図示せず）を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術により約２５ｎｍリセスする。更に、基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を３２ｎｍ程度の厚さに形成する。続いて、公知のリソグラフィ技術及びウエットエッチング技術により、周辺回路部の高電圧回路領域以外の上記シリコン熱酸化膜を除去する。そして、周辺回路部の低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜３０２を約６ｎｍの厚さに形成する。これにより、周辺回路部における高電圧回路領域では、厚さが３８ｎｍ程度のゲート絶縁膜が形成されることになる。次に、基板全面にＰドープ多結晶シリコン膜を形成する。その後、公知のリソグラフィ技術及びエッチング技術によりセル部の上記Ｐドープ多結晶シリコン膜を除去する。
【００６０】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜３０３、及びＲＩＥ加工のハードマスクとなるシリコン酸化膜を形成する。引き続き、公知のリソグラフィ技術（例えばＮＡ＝０．９のＡｒＦドライリソグラフィ）及び反応性イオンエッチング（ＲＩＥ）技術により、周辺回路部のシリコン酸化膜を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜に幅が６４ｎｍ程度の縞状パターン３０４を形成する。続いて、ウエットエッチングで上記縞状パターン３０４の幅を３８ｎｍ程度まで細くする。
【００６１】
次に、アモルファスシリコン膜を８ｎｍの厚さに形成し、反応性イオンエッチングで上記縞状パターン３０５の側壁にのみアモルファスシリコンのハードマスク３０５を残存せしめる。次にＴＥＯＳ膜を約１０ｎｍの厚さに形成し、反応性イオンエッチングで上記ハードマスク３０５の側壁にのみ縞状パターン３０６を残存せしめる。次にアモルファスシリコン膜を約８ｎｍの厚さに形成し、反応性イオンエッチングで上記縞状パターン３０６の側壁にのみアモルファスシリコンのハードマスク３０７を残存せしめる。
【００６２】
その後、図１７に示すように、公知のリソグラフィ技術及びＲＩＥ技術によりハードマスク３０５，３０７の不要な部分を除去し、更に公知のリソグラフィ技術及びＲＩＥ技術により、縞状パターン３０４，３０６のみを除去し、セル部にアモルファスシリコンで幅が約８ｎｍのハードマスク３０５，３０７を形成する。このハードマスクは２本が対になっており、３２ｎｍ周期で形成される。
【００６３】
次に、アモルファスシリコンのハードマスク、及び周辺回路のハードマスクを用いてＲＩＥでシリコン窒化膜／シリコン基板を順次加工して、シリコン基板に深さが２００ｎｍ程度のアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅約８ｎｍのハードマスク３０５，３０７は完全に除去される。セル部ではフラッシュメモリのビットラインとなる一対の幅８ｎｍのアクティヴエリアが形成される。これらのアクティヴエリアは、約１０ｎｍ離れている。
【００６４】
次に、基板全面にＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜３０８を約６ｎｍの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。引き続き、８５０℃の窒素アニールを行い、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜３０８のシームを融合させる。次に基板全面にＳＯＧ膜３０９としてポリシラザン膜を形成する。ポリシラザン膜の形成方法は第一の実施形態と同様である。
【００６５】
その後、ＣＭＰでＳＯＧ膜３０９及びＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜３０８を平坦化して、アイソレーション溝内部にのみ残存せしめる。
【００６６】
次に、公知のリソグラフィ技術及びＲＩＥ技術とウエットエッチング技術により、セル部のアイソレーション溝内部のＳＯＧ膜３０９を選択的に１００ｎｍリセスする。この時、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜３０８とＳＯＧ膜３０９とのウエットエッチングレートの差により、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜はテーパー形状にエッチングされる。以上のようにしてセル部のＳＴＩが形成される。上記セル部のチャネル領域の深さは２０ｎｍ程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜上にチャネルシリコンが形成された実質的なＳＯＩ構造となる。
【００６７】
次に、電荷蓄積層３１０を形成する。この電荷蓄積層３１０の形成方法は、以下の通りである。セル部のトンネル絶縁膜となるシリコン酸窒化膜を４ｎｍの厚さに形成し、更に電荷蓄積膜となるシリコン窒化膜を約６ｎｍの厚さ、及びハフニウムオキサイド膜を約４ｎｍの厚さにそれぞれＬＰＣＶＤ、ＡＬＤで形成する。対を形成するビットライン間はＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜で埋め込まれているので、電荷蓄積層はビットラインの対の外側側面に主に形成される。以上のようにして、隣接する電荷蓄積層３１０の間には１０ｎｍ程度のスペースが残ることになる。続いて、このスペースに、ゲート電極の一部となるＰドープ多結晶シリコン膜３１１を４０ｎｍ程度埋め込み、メモリセルを完成させる（図１８）。
【００６８】
以後は第二の実施形態と同様に、周辺回路のＰドープ多結晶シリコン膜３０３への開口部を形成し、Ｐドープ多結晶シリコン膜／シリコン窒化膜を形成して、ゲート電極加工、トランジスタ形成、層間絶縁膜形成、多層配線形成を進めていくことになるが、第二の実施形態と同様であるので省略する。
【００６９】
本実施形態では、通常Ｆ＝１６ｎｍの場合、２Ｆ＝３２ｎｍ毎に１本形成するビットラインを２本対にして４Ｆ＝６４ｎｍ毎に形成する。２Ｆ＝３２ｎｍ毎にビットラインを形成する場合、隣接するビットラインとの間は最大で３２ｎｍしかとれない。よって、ＡＡ幅を８ｎｍとしても、１４ｎｍの電荷蓄積層をＡＡの両側に形成するスペースは存在しない。これに対して、本実施形態の製造方法では、コントロールゲートを形成するスペースを十分に確保することができる。このようにビットライン１本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する方法では、容易にビットライン１本おきにスペースを変えることができる。
【００７０】
また、セル間干渉についても、対になったビットラインの側面に形成された記憶絶縁膜層は基板に接続された２本のビットラインでシールドされ、且つ記憶絶縁膜はビットライン対の上部を迂回する形で接続され距離が十分離れているので、容量干渉や電荷が横方向に移動して失われる電荷ロスは起こり得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも、隣り合ったビットライン対の側面に形成された記憶絶縁膜層は、コントロールゲートによってシールドされるので、結果として隣接ビットライン間の容量干渉は完全に抑制することができる。
【００７１】
更に、本実施形態も第一、第二の実施形態と同様にセルは実質的な部分ＳＯＩ構造になっているために、ショートチャネルに強い良好なトランジスタ特性が実現可能である。これによって、良好な書き込み特性が実現可能であると共に、消去時には基板バイアスを印加して記憶蓄積層に蓄積された電荷を引き抜くことができるので良好な消去特性も実現可能である。
【００７２】
上述したように、本発明の第一の態様に係るフラッシュメモリは、基板に接続された上部に絶縁膜のスペーサを有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されて前記メモリセル部が形成されている。
【００７３】
更に、本発明の望ましい実施の態様としては、次のものがあげられる。
【００７４】
（ａ）前記独立に書き込み／消去可能なビットライン対の対になったビットライン間は絶縁膜が埋め込まれており、ビットライン対の外側にのみ電荷記憶層が存在する。
【００７５】
（ｂ）前記独立に書き込み／消去可能なビットライン対の対になったビットラインは、上部に均一に不純物がドーピングされており、ゲート電極に電圧を印加することによって、空乏層を制御するデプリーション型トランジスタによって制御される。
【００７６】
本発明の第二の態様に係るフラッシュメモリの製造方法は、半導体基板上に、スペーサ絶縁膜を形成する工程と、リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と前記マスクパターン側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、２本が対になって４Ｆ周期に配置されたメモリセルのビットラインを形成する工程と、前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、少なくとも前記ビットライン対の外側に電荷記憶層を形成する工程とを具備する。
【００７７】
更に、本発明の望ましい実施の態様としては、次のものがあげられる。
【００７８】
（ｃ）前記ビットライン対のビットライン間を埋め込む絶縁膜としてＴＥＯＳ／Ｏ３膜、またはＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜を用いる。
【００７９】
上記のような構成並びに製造方法によれば、下記のような効果が得られる。
【００８０】
（１）従来の２Ｆ毎にビットラインを１本形成する方法と異なり、ビットライン間のスペースを広くとることができるので、ビットライン側壁への電荷蓄積層／コントロールゲート電極形成が比較的容易である。
【００８１】
（２）上記（１）と同様にビットライン間のスペースを広くとることができるので、対向するビットラインの記憶膜層間にコントロールゲート電極を残すことができるのでセル間干渉を抑制することが可能になる。
【００８２】
（３）フィン構造を採用することで、書き込み特性向上、ショートチャネル効果抑制が容易である。
【００８３】
（４）基板に接続されたフィン構造とすることで、消去時に基板にバイアス電圧を印加して、記憶膜から電荷を引き抜くことが可能になる。
【００８４】
また、上記（ａ）の構成によれば、下記のような効果も得られる。
【００８５】
（５）ビットライン間に絶縁膜を埋め込み、ビットライン対の外側にのみ電荷蓄積層を形成することで対を形成するビットラインの記憶膜層間の干渉をビットライン２本でシールドすることで抑制することが可能になる。
【００８６】
（６）実質的に各ビットラインをＳＯＩ構造にできることで、ゲート電極の支配力を高め書き込み特性改善、ショートチャネル効果抑制が容易になる。また、セルトランジスタを微細化に有利なデプリーション型のトランジスタにすることが容易である。
【００８７】
上記（ｂ）の構成によれば、デプリーション型のトランジスタとすることで、ゲート電極形成後に微細なソースドレイン領域を形成することが不要になる。
【００８８】
上記（ｃ）の製造方法によれば、ＴＥＯＳ／Ｏ３、あるいはＴＥＯＳ／Ｏ３Ｈ２Ｏ膜８００℃程度の比較的低温でも継ぎ目（seam）を結合させることができるので、ビットライン間にウエット処理時にスペースやボイドが起きることを抑制することができる。
【００８９】
本発明の各実施形態によれば、従来２Ｆ周期で形成されていたフラッシュメモリのビットラインを４Ｆ周期で２本ずつ対になったフィン構造上に絶縁膜のスペーサを設けた構造として形成し、対になった各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、上記ビットラインに交差（直交）するワードラインによって独立に書き込む。本構造では隣接セル間のスペースを広く確保することができるので、２０ｎｍ以下のＦ（最小加工寸法）においてもフィン構造の形成が可能である。また、フラッシュメモリの記憶領域をコントロールゲート電極、及びビットラインによってシールドすることができるのでセル間干渉の抑制に有利である。更に、セルをフィン構造とすることができるので、コントロールゲート電極の制御性を向上させてショートチャネル効果を抑制できるという効果も得られる。本発明の各実施形態によって、フラッシュメモリの最小加工寸法２０ｎｍ以下までの微細化による集積度向上と性能劣化抑制が可能になる。
【００９０】
上述したように、本発明の実施形態に係るフラッシュメモリはＭＯＮＯＳ型であり、４Ｆ周期で形成された２本ずつ対になったフィン構造のビットラインを有し、対になった各ビットラインは上端に絶縁膜のスペーサを有し、外側の側面の上部をトランジスタのチャネルとして用い上記ビットラインに直交するワードラインによって独立に書き込みできる。また、本発明の実施形態に係るフラッシュメモリの製造方法は、側壁残しによって形成されたハードマスクを利用して上記フィン構造のビットラインを有するＭＯＮＯＳ型のフラッシュメモリを形成する。
【００９１】
従って、本発明の各実施形態によれば、３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法が得られる。
【００９２】
以上第一乃至第三の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９３】
【図１】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図２】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図３】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図４】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図５】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、ビットラインの形成方法としてダミーパターンを柄杓型に形成した例を示すパターン平面図。
【図６】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、ビットラインの側面において千鳥配置でコンタクトを取った例を示すパターン平面図。
【図７】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図８】通常のフィン構造のフローティングゲート型フラッシュメモリにおける、基板／フローティングゲート電極で形成するキャパシタの面積とフローティングゲート電極／コントロールゲート電極で形成するキャパシタの面積比について説明するための断面図。
【図９】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図１０】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図１１】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図１２】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図１３】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図１４】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、上記第五の製造工程におけるメモリセル部の斜視図。
【図１５】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第六の製造工程を示しており、（ａ）図はアクティヴエリアの延設方向に沿った断面図、（ｂ）図はコントロールゲートの延設方向に沿った断面図。
【図１６】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示す断面図。
【図１７】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示す断面図。
【図１８】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示す断面図。
【符号の説明】
【００９４】
１０１，２０１，３０１…半導体基板、１０２，２０２，３０２…シリコン熱酸化膜、１０３，２０３…ゲート絶縁膜、１０４，１１１，１１３，１１４，２０４，２１１，２１２，２１３，３０３，３１２…Ｐドープ多結晶シリコン膜、１０５，１１５，１１８，２０５，２１３，２１５，３０４…シリコン窒化膜、１０６，２０６…シリコン酸化膜、１１２…ＯＮＯ膜、２１０，３１１…電荷蓄積層、１０８，１１９…ＴＥＯＳ／Ｏ３膜、２０８，３０９…ＴＥＯＳ／Ｏ３／Ｈ２Ｏ膜、２１６…ＢＰＳＧ膜、１０９，２０９，３１０…ポリシラザン膜、１２０…ニッケルシリサイド膜、２１７…ニッケル白金シリサイド膜、１２１，１２３，１２４，１２５，２１８，２２０，２２１，２２２…層間絶縁膜（ＩＬＤ）、１２６，１２７，１２８，２２３，２２４，２２５…配線、１２２，１２９，１３０，２１９，２２６，２２７…コンタクトプラグ。
【図１】
2009188204.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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