(57)【要約】【課題】出力の最大振幅の幅が狭まることを軽減することができるインバータ回路を提供する。【解決手段】第１トランジスタの一方のソース／ドレイン領域は第２トランジスタの一方のソース／ドレイン領域に、第２トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に、ゲート電極は第３トランジスタの一方のソース／ドレイン領域に、第３トランジスタのゲート電極は他方のソース／ドレイン領域に、第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続され、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には第４トランジスタの一方のソース／ドレイン領域が、第１トランジスタ及び第４トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続され、第１トランジスタのゲート電極及び第４トランジスタのゲート電極には入力信号が印加される。【選択図】  図１
2009188749.tif 000002
【特許請求の範囲】
【請求項１】
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路であって、
更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には入力信号が印加されることを特徴とするインバータ回路。
【請求項２】
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路であって、
更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には入力信号が印加されることを特徴とするインバータ回路。
【請求項３】
同一導電型のトランジスタから構成されたシフトレジスタ回路であって、
シフトレジスタ回路は、トランスファゲート部とバッファ回路とから成り、
トランスファゲート部は同一導電型のトランジスタから構成されており、該トランジスタにあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号が印加され、
（ａ−２）ゲート電極にはクロック信号が印加され、
バッファ回路は、第１インバータ回路部と第２インバータ回路部とから構成されており、
（ｂ−１）第１インバータ回路部は、トランスファゲート部を構成するトランジスタの他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部の出力信号が第２インバータ回路部の入力信号として印加され、
（ｂ−３）第２インバータ回路部の出力部はバッファ回路の出力部を構成し、
第１インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第１インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には、クロック信号に応じて入力信号が印加されることを特徴とするシフトレジスタ回路。
【請求項４】
第２インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第２インバータ回路部を構成する第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２インバータ回路部を構成する第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２インバータ回路部を構成する第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第２インバータ回路部を構成する第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２インバータ回路部を構成する第２トランジスタのゲート電極と第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第２インバータ回路部を構成する第４トランジスタの一方のソース／ドレイン領域が接続されており、
第２インバータ回路部を構成する第１トランジスタの他方のソース／ドレイン領域及び第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタのゲート電極及び第２インバータ回路部を構成する第４トランジスタのゲート電極には、第１インバータ回路部の出力部からの出力信号が入力信号として印加されることを特徴とする請求項３に記載のシフトレジスタ回路。
【請求項５】
第２インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第２インバータ回路部を構成する第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２インバータ回路部を構成する第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２インバータ回路部を構成する第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第２インバータ回路部を構成する第３トランジスタの他方のソース／ドレイン領域は第２インバータ回路部を構成する第４トランジスタの一方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第４トランジスタのゲート電極は第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタのゲート電極には、第１インバータ回路部の出力部からの出力信号が入力信号として印加されることを特徴とする請求項３に記載のシフトレジスタ回路。
【請求項６】
同一導電型のトランジスタから構成されたシフトレジスタ回路であって、
シフトレジスタ回路は、トランスファゲート部とバッファ回路とから成り、
トランスファゲート部は同一導電型のトランジスタから構成されており、該トランジスタにあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号が印加され、
（ａ−２）ゲート電極にはクロック信号が印加され、
バッファ回路は、第１インバータ回路部と第２インバータ回路部とから構成されており、
（ｂ−１）第１インバータ回路部は、トランスファゲート部を構成するトランジスタの他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部の出力信号が第２インバータ回路部の入力信号として印加され、
（ｂ−３）第２インバータ回路部の出力部はバッファ回路の出力部を構成し、
第１インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には、クロック信号に応じて入力信号が印加されることを特徴とするシフトレジスタ回路。
【請求項７】
第２インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第２インバータ回路部を構成する第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２インバータ回路部を構成する第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２インバータ回路部を構成する第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第２インバータ回路部を構成する第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２インバータ回路部を構成する第２トランジスタのゲート電極と第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第２インバータ回路部を構成する第４トランジスタの一方のソース／ドレイン領域が接続されており、
第２インバータ回路部を構成する第１トランジスタの他方のソース／ドレイン領域及び第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタのゲート電極及び第２インバータ回路部を構成する第４トランジスタのゲート電極には、第１インバータ回路部の出力部からの出力信号が入力信号として印加されることを特徴とする請求項６に記載のシフトレジスタ回路。
【請求項８】
第２インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第２インバータ回路部を構成する第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２インバータ回路部を構成する第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２インバータ回路部を構成する第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第２インバータ回路部を構成する第３トランジスタの他方のソース／ドレイン領域は第２インバータ回路部を構成する第４トランジスタの一方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第４トランジスタのゲート電極は第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタのゲート電極には、第１インバータ回路部の出力部からの出力信号が入力信号として印加されることを特徴とする請求項６に記載のシフトレジスタ回路。
【請求項９】
同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理和回路であって、
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路部を備えており、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
否定論理和回路は、更に、同一導電型の第５トランジスタと第６トランジスタとを少なくとも備えており、
第５トランジスタの一方のソース／ドレイン領域はインバータ回路部の出力部に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第６トランジスタの一方のソース／ドレイン領域が接続されており、
第５トランジスタの他方のソース／ドレイン領域及び第６トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極及び第６トランジスタのゲート電極には第２入力信号が印加されることを特徴とする否定論理和回路。
【請求項１０】
同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理和回路であって、
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路部を備えており、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
否定論理和回路は、更に、同一導電型の第５トランジスタを少なくとも備えており、
第５トランジスタの一方のソース／ドレイン領域はインバータ回路部の出力部に接続されており、
第５トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極には第２入力信号が印加されることを特徴とする否定論理和回路。
【請求項１１】
同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理積回路であって、
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路部を備えており、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
否定論理積回路は、更に、同一導電型の第５トランジスタと第６トランジスタとを少なくとも備えており、
第１トランジスタの他方のソース／ドレイン領域は、第５トランジスタを介して他方の電圧供給線に接続されており、
第４トランジスタの他方のソース／ドレイン領域は、第６トランジスタを介して他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極及び第６トランジスタのゲート電極には第２入力信号が印加されることを特徴とする否定論理積回路。
【請求項１２】
同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理積回路であって、
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路部を備えており、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
否定論理積回路は、更に、同一導電型の第５トランジスタを少なくとも備えており、
第１トランジスタの他方のソース／ドレイン領域は、第５トランジスタを介して他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極には第２入力信号が印加されることを特徴とする否定論理積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインバータ回路、シフトレジスタ回路、否定論理和（ＮＯＲ）回路、否定論理積（ＮＡＮＤ）回路に関し、特に同一導電型のトランジスタから構成された回路に関する。
【背景技術】
【０００２】
ディスプレイ装置や半導体メモリ装置等における駆動回路等を構成する回路として、インバータ回路が広く用いられている。
【０００３】
インバータ回路は、例えばｎチャネル型のトランジスタとｐチャネル型のトランジスタとを組み合わせて構成することができる。しかしながら、異なる導電形のトランジスタを組み合わせて構成する場合には、ｐチャネル型トランジスタとｎチャネル型トランジスタの製造プロセスが必要である。従って、トランジスタとして同一導電型のトランジスタのみ（例えば、ｎチャネル型のトランジスタのみ）を用いてインバータ回路を構成すれば、製造プロセスを削減することができ、生産性や歩留まりの向上を図ることができる。従来より、同一導電型のトランジスタを用いて構成したインバータ回路が提案されている。
【０００４】
図２６の（Ａ）は、例えばｎチャネル型のトランジスタＱn_1と抵抗Ｒ1とから構成した周知のインバータ回路の回路図である。図２６の（Ｂ）及び（Ｃ）は、図２６の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。この回路においては、トランジスタＱn_1の一方のソース／ドレイン領域と抵抗Ｒ1との一端が接続され出力部を構成する。トランジスタＱn_1の一方のソース／ドレイン領域には電圧Ｖss（例えば０ボルト）が印加され、抵抗の他端には電圧Ｖdd（例えば１０ボルト）が印加される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。入力信号ＩＮのローレベルは電圧Ｖss、ハイレベルは電圧Ｖddである。
【０００５】
図２６の（Ｂ）に示す期間Ｔ1においては入力信号ＩＮはローレベルであり、トランジスタＱn_1はオフ状態である。期間Ｔ1におけるインバータ回路の出力ＶOUT1はハイレベル（Ｖdd）である。期間Ｔ2においては入力信号ＩＮはローレベルからハイレベルに変化するので、トランジスタＱn_1はオフ状態からオン状態となる。このため、インバータ回路の出力はハイレベルからローレベルへと向かう。しかしながら、ＶOUT2の値はトランジスタＱn_1のオン抵抗の値と抵抗Ｒ1の抵抗値との分圧比によって定まるので、出力ＶOUT2は完全なローレベルとはならない。期間Ｔ3においては入力信号ＩＮはローレベルであり、トランジスタＱn_1はオフ状態である。期間Ｔ3におけるインバータ回路の出力ＶOUT3はハイレベル（Ｖdd）である。
【０００６】
尚、図２６の（Ａ）に示す回路にあっては、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であっても、図２６の（Ａ）に示すインバータ回路は動作する。具体的には、図２６の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路の出力はハイレベルからローレベルへと向かう。従って、図２６の（Ａ）に示す回路はレベルシフタとしても動作する。
【０００７】
図２７の（Ａ）は、図２６の（Ａ）に示す抵抗Ｒ1を所謂ダイオード接続されたｎチャネル型のトランジスタＱn_2で置き換えた構成のインバータ回路の回路図である。図２７の（Ｂ）及び（Ｃ）は、図２７の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。このインバータ回路においても、ＶOUT2の値はトランジスタＱn_1のオン抵抗の値とトランジスタＱn_2の抵抗値との分圧比によって定まるので、出力ＶOUT2は完全なローレベルとはならない。期間Ｔ1，Ｔ3においてインバータ回路の出力は基本的にはハイレベルとなる。しかしながら、トランジスタＱn_2の閾値電圧Ｖth_2分だけ出力の値が変化するので、出力ＶOUT1，ＶOUT3は完全なハイレベルとはならない。尚、上述した図２６の（Ａ）に示す回路と同様に、図２７の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路の出力はハイレベルからローレベルへと向かう。従って、図２６の（Ａ）に示す回路と同様に、図２７の（Ａ）に示す回路はレベルシフタとしても動作する。
【０００８】
以上説明したように、図２７の（Ａ）に示すインバータ回路にあっては、出力ＶOUT1，ＶOUT3は完全なハイレベル（Ｖdd）にならない。この不具合を解消することを可能にしたインバータ回路として、いわゆるブートストラップ型インバータ回路も提案されている（例えば、非特許文献１参照）。
【０００９】
図２８の（Ａ）は、所謂ブートストラップ動作を利用したインバータ回路の回路図である。図２８の（Ｂ）及び（Ｃ）は、図２８の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。このインバータ回路においても、ＶOUT2の値はトランジスタＱn_1のオン抵抗の値とトランジスタＱn_2の抵抗値との分圧比によって定まるので、出力ＶOUT2は完全なローレベルとはならない。しかしながら、このインバータ回路は、３つのｎチャネル型トランジスタＱn_1，Ｑn_2，Ｑn_3から構成されており、期間Ｔ1，Ｔ3において出力を完全なハイレベル（Ｖdd）とすることができる。トランジスタＱn_1の一方のソース／ドレイン領域はトランジスタＱn_2の一方のソース／ドレイン領域と接続され、出力部を構成する。トランジスタＱn_2のゲート電極はトランジスタＱn_3の一方のソース／ドレイン領域に接続されており、ノード部Ａを構成する。トランジスタＱn_3がオン状態からオフ状態になると、ノード部Ａは浮遊状態となる。トランジスタＱn_3のゲート電極はトランジスタＱn_3の他方のソース／ドレイン領域に接続されている。トランジスタＱn_1の他方のソース／ドレイン領域には電圧Ｖssが印加される。トランジスタＱn_2の他方のソース／ドレイン領域には電圧Ｖddが印加され、トランジスタＱn_3の他方のソース／ドレイン領域にも電圧Ｖddが印加される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。
【００１０】
尚、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間、または、トランジスタＱn_2のゲート電極と他方のソース／ドレイン領域との間、あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図２８の（Ａ）に示す回路にあっては、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。容量部Ｃapは、例えば、絶縁層を挟んだ導電層から構成することもできるし、所謂ＭＯＳ容量部として構成することもできる。
【００１１】
入力信号ＩＮがローレベルからハイレベルになると、トランジスタＱn_1はオフ状態からオン状態となり出力ＶOUT2はローレベルに向かう。これに伴いノード部Ａの電位も低下する。そして、ノード部ＡとトランジスタＱn_3のゲート電極との電位差がトランジスタＱn_3の閾値電圧Ｖth_3に達すると、トランジスタＱn_3はオフ状態となる。従って、図２８の（Ｂ）に示すように、期間Ｔ2におけるノード部Ａの電位ＶA2は（Ｖdd−Ｖth_3）であり、ノード部Ａは浮遊状態にある。期間Ｔ3において入力信号ＩＮがハイレベルからローレベルになると、トランジスタＱn_1はオン状態からオフ状態となり、インバータ回路の出力はローレベルからハイレベルへと向かう。ノード部Ａは浮遊状態にあるので、ノード部Ａの電位はインバータ回路の出力に倣って上昇し、期間Ｔ3における電位ＶA3はハイレベル（Ｖdd）を越える。そして（ＶA3−Ｖdd）の値がトランジスタＱn_2の閾値電圧Ｖth_2の値を超えるように設定されていれば、期間Ｔ3においてインバータ回路の出力ＶOUT3は完全なハイレベル（Ｖdd）に達する。尚、図２８の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路の出力はハイレベルからローレベルへと向かう。従って、図２６の（Ａ）や図２７の（Ａ）に示す回路と同様に、図２８の（Ａ）に示す回路はレベルシフタとしても動作する。
【００１２】
【非特許文献１】原央著，「ＭＯＳ集積回路の基礎」，近代科学社，ｐ．９４−９６
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上説明したように、図２８の（Ａ）に示すブートストラップ動作を利用したインバータ回路においても、完全なローレベルと完全なハイレベルとを出力することはできない。このように、トランジスタとして同一導電型のトランジスタのみを用いたインバータ回路にあっては、出力の最大振幅の幅が狭まることが課題となっている。１つの方法として、発明者らは特開２００５−１４３０６８号公報において、リセット用のトランジスタとプリチャージ用のトランジスタを加えたブートストラップ回路を提案した。しかしながら、入力信号とは別に、入力信号に同期したリセット用／プリチャージ用のトランジスタの制御パルス信号が必要になる等、回路構造やその制御が複雑となることは否めない。
【００１４】
従って、本発明の目的は、ブートストラップ動作を利用したインバータ回路であって、入力信号とは別の制御パルス信号を必要とせず、出力の最大振幅の幅が狭まることを軽減することができるインバータ回路、並びに、係るインバータ回路を備えたシフトレジスタ回路、否定論理積回路、否定論理和回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係るシフトレジスタ回路は、同一導電型のトランジスタから構成されたシフトレジスタ回路であって、
シフトレジスタ回路は、トランスファゲート部とバッファ回路とから成り、
トランスファゲート部は同一導電型のトランジスタから構成されており、該トランジスタにあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号が印加され、
（ａ−２）ゲート電極にはクロック信号が印加され、
バッファ回路は、第１インバータ回路部と第２インバータ回路部とから構成されており、
（ｂ−１）第１インバータ回路部は、トランスファゲート部を構成するトランジスタの他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部の出力信号が第２インバータ回路部の入力信号として印加され、
（ｂ−３）第２インバータ回路部の出力部はバッファ回路の出力部を構成する、
シフトレジスタ回路に関する。
【００１６】
上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係る否定論理和（ＮＯＲ）回路は、同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理和回路であって、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路部を備えている否定論理和回路に関する。
【００１７】
上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係る否定論理積（ＮＡＮＤ）回路は、同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理積回路であって、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路部を備えている否定論理積回路に関する。
【００１８】
上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係るインバータ回路は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されたインバータ回路に関する。
【００１９】
上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係るインバータ回路、第１の態様あるいは第２の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路、第１の態様あるいは第２の態様に係る否定論理和回路を構成するインバータ回路部を構成するインバータ回路、第１の態様あるいは第２の態様に係る否定論理積回路を構成するインバータ回路部を構成するインバータ回路は、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路に関する。
【００２０】
そして、上記の目的を達成するための本発明の第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には入力信号が印加されることを特徴とする。
【００２１】
そして、上記の目的を達成するための本発明の第２の態様に係るインバータ回路、第２の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には入力信号が印加されることを特徴とする。
【００２２】
そして、上記の目的を達成するための本発明の第１の態様に係る否定論理和回路にあっては、インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
否定論理和回路は、更に、同一導電型の第５トランジスタと第６トランジスタとを少なくとも備えており、
第５トランジスタの一方のソース／ドレイン領域はインバータ回路部の出力部に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第６トランジスタの一方のソース／ドレイン領域が接続されており、
第５トランジスタの他方のソース／ドレイン領域及び第６トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極及び第６トランジスタのゲート電極には第２入力信号が印加されることを特徴とする。
【００２３】
そして、上記の目的を達成するための本発明の第２の態様に係る否定論理和回路にあっては、インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
否定論理和回路は、更に、同一導電型の第５トランジスタを少なくとも備えており、
第５トランジスタの一方のソース／ドレイン領域はインバータ回路部の出力部に接続されており、
第５トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極には第２入力信号が印加されることを特徴とする。
【００２４】
そして、上記の目的を達成するための本発明の第１の態様に係る否定論理積回路にあっては、インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されており、
否定論理積回路は、更に、同一導電型の第５トランジスタと第６トランジスタとを少なくとも備えており、
第１トランジスタの他方のソース／ドレイン領域は、第５トランジスタを介して他方の電圧供給線に接続されており、
第４トランジスタの他方のソース／ドレイン領域は、第６トランジスタを介して他方の電圧供給線に接続されており、
第１トランジスタのゲート電極及び第４トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極及び第６トランジスタのゲート電極には第２入力信号が印加されることを特徴とする。
【００２５】
そして、上記の目的を達成するための本発明の第２の態様に係る否定論理積回路にあっては、インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
否定論理積回路は、更に、同一導電型の第５トランジスタを少なくとも備えており、
第１トランジスタの他方のソース／ドレイン領域は、第５トランジスタを介して他方の電圧供給線に接続されており、
第１トランジスタのゲート電極には第１入力信号が印加され、
第５トランジスタのゲート電極には第２入力信号が印加されることを特徴とする。
【００２６】
第１の態様あるいは第２の態様に係るシフトレジスタ回路が備える第２インバータ回路部を構成するインバータ回路として、背景技術において説明した周知のインバータ回路を用いた構成とすることもできるが、シフトレジスタ回路の振幅を広くするという観点からは、本発明の第１の態様に係るインバータ回路、あるいは又、本発明の第２の態様に係るインバータ回路とすることが好ましい。
【００２７】
即ち、第１の態様あるいは第２の態様に係るシフトレジスタ回路が備える第２インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第２インバータ回路部を構成する第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２インバータ回路部を構成する第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２インバータ回路部を構成する第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第２インバータ回路部を構成する第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２インバータ回路部を構成する第２トランジスタのゲート電極と第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第２インバータ回路部を構成する第４トランジスタの一方のソース／ドレイン領域が接続されており、
第２インバータ回路部を構成する第１トランジスタの他方のソース／ドレイン領域及び第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタのゲート電極及び第２インバータ回路部を構成する第４トランジスタのゲート電極には、第１インバータ回路部の出力部からの出力信号が入力信号として印加される構成とすることができる。
【００２８】
あるいは又、第１の態様あるいは第２の態様に係るシフトレジスタ回路が備える第２インバータ回路部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第２インバータ回路部を構成する第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２インバータ回路部を構成する第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
第２インバータ回路部を構成する第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第２インバータ回路部を構成する第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
第２インバータ回路部は、更に、同一導電型の第４トランジスタを備えており、
第２インバータ回路部を構成する第３トランジスタの他方のソース／ドレイン領域は第２インバータ回路部を構成する第４トランジスタの一方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第４トランジスタのゲート電極は第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域に接続されており、
第２インバータ回路部を構成する第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、
第２インバータ回路部を構成する第１トランジスタのゲート電極には、第１インバータ回路部の出力部からの出力信号が入力信号として印加される構成とすることができる。
【００２９】
本発明の第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には、第４トランジスタの一方のソース／ドレイン領域が接続されている。第４トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されており、第４トランジスタのゲート電極には入力信号が印加される。この構成によれば、第１トランジスタをオン状態とする入力信号が印加された状態にあっては、第４トランジスタの作用によって、上記ノード部の電位をより他方の電圧供給線の電位側に近づけることができる。これにより、第１トランジスタをオン状態とする入力信号が印加された状態におけるインバータ回路の出力の振幅の狭まりが軽減される。尚、本発明の第１の態様に係る否定論理和回路は第４トランジスタと並列に第６トランジスタが追加され、本発明の第１の態様に係る否定論理積回路では第４トランジスタと直列に第６トランジスタが追加された構成となっている点が相違するが、基本的には上述したと同様の効果が得られる。
【００３０】
以下、具体的に説明するために、背景技術で説明したと同様に例えばインバータ回路がｎチャネル型トランジスタから構成され、他方の電圧供給線に電圧Ｖss（例えば０ボルト）が印加され、一方の電圧供給線に電圧Ｖdd（例えば1０ボルト）が印加され、入力信号のローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとして説明する。図２８に示すインバータ回路にあっては、期間Ｔ2においてノード部Ａの電位は（Ｖdd−Ｖth_3）であり、ローレベル側の出力ＶOUT2の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極に（Ｖdd−Ｖth_3）が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。これに対し、本発明の第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、ハイレベルの入力信号が印加された状態にあっては第４トランジスタもオン状態となり、上記ノード部Ａの電位がより他方の電圧供給線の電位Ｖss側に近づく。ローレベルの出力の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まるのでよりＶssに近づく。これにより、インバータ回路の出力の振幅の狭まりが軽減される。
【００３１】
本発明の第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、第１トランジスタと第２トランジスタはインバータ回路の出力段を構成するのに対し、第３トランジスタと第４トランジスタは、専ら第２トランジスタのゲート電極の電圧を制御するために用いられるに過ぎない。従って、消費電力を低減する観点からは、第３トランジスタと第４トランジスタは、第１トランジスタや第２トランジスタに対し相対的に小さいサイズとして設計することが好ましい。これにより、動作時に第３トランジスタや第４トランジスタに流れる電流の値を小さいものとすることができ、これらのトランジスタにより消費される電力を抑えることができる。尚、本発明の第１の態様に係る否定論理和回路は第４トランジスタと並列に第６トランジスタが追加され、本発明の第１の態様に係る否定論理積回路では第４トランジスタと直列に第６トランジスタが追加された構成となっているが、これらのトランジスタにおいても同様に、第１トランジスタや第２トランジスタに対し相対的に小さいサイズとして設計することが好ましい。
【００３２】
本発明の第２の態様に係るインバータ回路、第２の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されている。第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されている。この構成によれば、第１トランジスタをオン状態とする入力信号が印加された状態にあっては、第４トランジスタの作用によって、上記ノード部の電位をより他方の電圧供給線の電位側に近づけることができる。これにより、本発明の第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路と同様に、第１トランジスタをオン状態とする入力信号が印加された状態におけるインバータ回路の出力の振幅の狭まりが軽減される。尚、本発明の第２の態様に係る否定論理和回路は第１トランジスタと並列に第５トランジスタが追加され、本発明の第２の態様に係る否定論理積回路では第１トランジスタと直列に第５トランジスタが追加された構成となっている点が相違するが、基本的には上述したと同様の効果が得られる。
【００３３】
以下、具体的に説明するために、背景技術で説明したと同様に例えばインバータ回路がｎチャネル型トランジスタから構成され、他方の電圧供給線に電圧Ｖss（例えば０ボルト）が印加され、一方の電圧供給線に電圧Ｖdd（例えば1０ボルト）が印加され、入力信号のローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとして説明する。既に説明したように、図２８に示すインバータ回路にあっては、期間Ｔ2においてノード部Ａの電位は（Ｖdd−Ｖth_3）であり、ローレベル側の出力ＶOUT2の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極に（Ｖdd−Ｖth_3）が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。これに対し、本発明の第２の態様に係るインバータ回路、第２の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路にあっては、ダイオード接続された第４トランジスタが、第３トランジスタに直列に接続された構成となる。従って、第４トランジスタの閾値電圧をＶth_4と表せば、ハイレベルの入力信号が印加された状態にあっては、上記ノード部Ａの電位は(Ｖdd−Ｖth_3−Ｖth_4）となり、第４トランジスタの閾値電圧分だけ他方の電圧供給線の電位Ｖss側に近づく。従って、第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部を構成するインバータ回路について説明したと同様に、ローレベルの出力の値はよりＶssに近づく。これにより、インバータ回路の出力の振幅の狭まりが軽減される。ノード部Ａの電位を低下させる方法として、設計的に第３トランジスタの閾値電圧を大きくするという手段もとり得るが、トランジスタの製造上必ずしも容易であるとはいえない。上述した構成によれば、単にダイオード接続されたトランジスタを追加するといった簡便な手段により、ノード部Ａの電位を低下させることができる。尚、場合によっては、更にダイオード接続されたトランジスタを追加した構成とすることもできる。
【００３４】
本発明の第１の態様あるいは第２の態様に係るシフトレジスタ回路にあっては、トランスファゲート部も同一導電型のトランジスタから構成されている。このため、バッファ回路を構成する第１インバータ回路部の入力側の電位は、トランスファゲート部を構成するトランジスタの閾値電圧分だけ振れ幅が小さくなる。しかしながら、背景技術において説明したと同様の理由により、第１インバータ回路部を構成する第１の態様あるいは第２の態様に係るインバータ回路はレベルシフタとしても動作する。従って、極端にトランスファゲート部を構成するトランジスタの閾値電圧が大きいといった問題がない限り、動作に支障を生ずることはない。
【００３５】
本発明の第１の態様に係るインバータ回路、第１の態様に係るシフトレジスタ回路が備える第１インバータ回路部、第１の態様に係る否定論理和回路を構成するインバータ回路部、第１の態様に係る否定論理積回路を構成するインバータ回路部を、以下、単に、本発明の第１の態様のインバータ回路と呼ぶ場合がある。同様に、本発明の第２の態様に係るインバータ回路、第２の態様に係るシフトレジスタ回路が備える第１インバータ回路部、第２の態様に係る否定論理和回路を構成するインバータ回路部、第２の態様に係る否定論理積回路を構成するインバータ回路部を、以下、単に、本発明の第２の態様のインバータ回路と呼ぶ場合がある。更には、本発明の第１の態様に係るインバータ回路と本発明の第２の態様に係るインバータ回路とを、以下、単に、本発明のインバータ回路と呼ぶ場合がある。
【００３６】
本発明の第１の態様あるいは第２の態様に係るインバータ回路、第１の態様あるいは第２の態様に係るシフトレジスタ回路、第１の態様あるいは第２の態様に係る否定論理積回路、第１の態様あるいは第２の態様に係る否定論理和回路（以下、これらを総称して、単に、本発明の回路と呼ぶ場合がある）は、ｎチャネル型のトランジスタから構成されていてもよい。あるいは又、ｐチャネル型のトランジスタから構成されていてもよい。トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよいし、半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては、トランジスタはエンハンスメント型であるとして説明するが、これに限るものではない。動作上支障がなければ、デプレッション型のトランジスタを用いることもできる。また、トランジスタはシングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００３７】
例えば、アクティブマトリクス型の液晶表示装置を構成する基板上に、画素電極と画素電極に接続される駆動用トランジスタとを形成し、合わせて基板上にインバータ回路を用いた走査回路等を形成することができる。この場合には、インバータ回路は、駆動用トランジスタと同じ導電型のトランジスタから構成することが便宜である。基板上に形成されるトランジスタが同一の導電型であるので、駆動用トランジスタと走査回路を構成するトランジスタとを同じ工程で形成することができる。有機エレクトロルミネッセンス表示装置等においても同様である。
【００３８】
ブートストラップ動作を促すための容量部は、例えば、絶縁層を挟んだ導電層から構成されていてもよいし、所謂ＭＯＳ容量部として構成されていてもよい。本発明の回路を構成するトランジスタや容量部あるいは配線等は広く周知の材料や方法により形成することができる。トランジスタや容量部あるいは配線等の構成や形成方法は、回路を用いる装置の仕様等に応じて適宜選択すればよい。尚、本発明の回路においては、必要に応じてコンデンサや抵抗等が適宜用いられていてもよい。
【００３９】
トランジスタがオン状態にあるとは、ソース／ドレイン領域間にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタがオフ状態にあるとは、ソース／ドレイン領域間にチャネルが形成されていない状態を意味する。また、或るトランジスタのソース／ドレイン領域が他のトランジスタのソース／ドレイン領域に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。また、以下の説明で用いるタイミングチャートにおいて、縦軸の長さ（電圧や電位）、横軸の長さ（時間長）は模式的なものであり、電圧や電位、時間長の割合を示すものではない。
【発明の効果】
【００４０】
本発明の第１の態様に係るインバータ回路によれば、第１トランジスタをオン状態とする入力信号が印加された状態にあっては、第４トランジスタの作用によって、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部の電位をより他方の電圧供給線の電位側に近づけることができる。これにより、第１トランジスタをオン状態とする入力信号が印加された状態におけるインバータ回路の出力の振幅の狭まりが軽減される。
【００４１】
本発明の第２の態様に係るインバータ回路によれば、第３トランジスタに更に第４トランジスタがダイオード接続された構成となる。従って、第１トランジスタをオン状態とする入力信号が印加された状態にあっては、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部の電位を第４トランジスタの閾値電圧分だけ他方の電圧供給線の電位側に近づけることができる。これにより、第１トランジスタをオン状態とする入力信号が印加された状態におけるインバータ回路の出力の振幅の狭まりが軽減される。
【００４２】
本発明の第１の態様あるいは第２の態様に係るシフトレジスタ回路にあっては、トランスファゲート部も同一導電型のトランジスタから構成されている。このため、バッファ回路を構成する第１インバータ回路部の入力側の電位は、トランスファゲート部を構成するトランジスタの閾値電圧分だけ振れ幅が小さくなる。しかしながら、第１インバータ回路部を構成する第１の態様あるいは第２の態様に係るインバータ回路はレベルシフタとしても動作する。従って、極端にトランスファゲート部を構成するトランジスタの閾値電圧が大きいといった問題がない限り、動作に支障を生ずることはない。
【発明を実施するための最良の形態】
【００４３】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００４４】
実施例１は、本発明の第１の態様に係るインバータ回路に関する。図１の（Ａ）は、実施例１に係るインバータ回路１０の回路図である。図１の（Ｂ）及び（Ｃ）は、図１の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【００４５】
図１の（Ａ）を参照して、実施例１のインバータ回路１０の構成を説明する。実施例１のインバータ回路１０は、同一導電型（実施例１では後述するようにｎチャネル型）の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタＱn_1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＱn_2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴを構成し、
第２トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
第３トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路である。
【００４６】
実施例１のインバータ回路は、更に、同一導電型の第４トランジスタＱn_14を備えている。第３トランジスタＱn_3の他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されている。第２トランジスタＱn_2のゲート電極と第３トランジスタＱn_3の一方のソース／ドレイン領域とが接続されたノード部Ａには、第４トランジスタＱn_14の一方のソース／ドレイン領域が接続されている。第１トランジスタＱn_1の他方のソース／ドレイン領域及び第４トランジスタＱn_14の他方のソース／ドレイン領域は、他方の電圧供給線ＰＳに接続されている。第１トランジスタＱn_1のゲート電極及び第４トランジスタＱn_14のゲート電極には入力信号ＩＮが印加される。
【００４７】
実施例１のインバータ回路１０は、背景技術において参照した図２８の（Ａ）に示すブートストラップ動作を利用したインバータ回路に対し、ノード部Ａに接続された第４トランジスタＱn_14が追加された構成である。図１の（Ｂ）に示すタイミングチャートは、図２８の（Ｂ）に示すタイミングチャートと対応する。また、図１の（Ｃ）に示すタイミングチャートは、図２８の（Ｃ）に示すタイミングチャートと対応する。
【００４８】
インバータ回路１０を構成する第１トランジスタＱn_1、第２トランジスタＱn_2、第３トランジスタＱn_3、及び、第４トランジスタＱn_14は、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタは、図示せぬ基板上に形成されている。後述する他の実施例においても同様である。
【００４９】
尚、背景技術において説明したと同様に、第２トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。例えば絶縁層を挟んだ導電層から構成された容量部Ｃapも、上述した図示せぬ基板上に形成されている。後述する他の実施例においても同様である。
【００５０】
一方の電圧供給線ＰＤからは所定の電圧Ｖdd（例えば１０ボルト）が供給され、他方の電圧供給線ＰＳからは所定の電圧Ｖss（例えば０ボルト）が供給される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。入力信号ＩＮのローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとして、実施例１のインバータ回路１０の動作を説明する。尚、後述する他の実施例の説明においても同様である。
【００５１】
図２８に示すインバータ回路にあっては、期間Ｔ2においてノード部Ａの電位は（Ｖdd−Ｖth_3）であり、ローレベル側の出力ＶOUT2の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極に（Ｖdd−Ｖth_3）が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。これに対し、本発明の第１の態様に係るインバータ回路１０にあっては、第１トランジスタＱn_1をオン状態とする入力信号ＩＮ（実施例１においてはハイレベルの信号、後述する他の実施例においても同様）が印加された状態にあっては、第４トランジスタＱn_14もオン状態となる。従って、図１の（Ｂ）に示すように、期間Ｔ2において、上記ノード部Ａの電位ＶA2は、（Ｖdd−Ｖth_3）から他方の電圧供給線ＰＳの電位Ｖss側に近づく。ローレベルの出力の値は第１トランジスタＱn_1のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態の第２トランジスタＱn_2の抵抗値との分圧比によって定まる。従って、期間Ｔ2における出力ＶOUT2は、よりＶssに近づく。一方、期間Ｔ3にあっては背景技術において説明したと同様のブートストラップ動作が起こり、ノード部Ａの電位ＶA3はハイレベルであるＶddを越える。そして（ＶA3−Ｖdd）の値がトランジスタＱn_2の閾値電圧Ｖth_2の値を超えるように設定されていれば、期間Ｔ3においてインバータ回路１０の出力ＶOUT3は完全なハイレベル（Ｖdd）に達する。
【００５２】
尚、背景技術で説明したと同様に、インバータ回路１０にあっては、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であっても、インバータ回路１０は動作する。具体的には、図１の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１０はレベルシフタとしても動作する。
【００５３】
以上説明したように、実施例１のインバータ回路１０にあっては、ローレベル側の出力をより電圧Ｖss側に近づけることができる。また、ブートストラップ動作により、出力電圧として完全なハイレベルを出力することができる。また、インバータ回路１０に入力信号以外の信号を印加する必要もない。即ち、入力信号とは別の制御パルス信号を必要とせず、出力の最大振幅の幅が狭まることを軽減することができるインバータ回路を実現することができる。
【実施例２】
【００５４】
実施例２は、本発明の第２の態様に係るインバータ回路に関する。図２の（Ａ）は、実施例２に係るインバータ回路２０の回路図である。図２の（Ｂ）及び（Ｃ）は、図２の（Ａ）に示すインバータ回路２０の動作を説明するための模式的なタイミングチャートである。
【００５５】
図２の（Ａ）を参照して、実施例２のインバータ回路２０の構成を説明する。実施例１において説明したと同様に、実施例２のインバータ回路２０も同一導電型（ｎチャネル型）の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタＱn_1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＱn_2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴを構成し、
第２トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
第３トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路である。
【００５６】
実施例２のインバータ回路２０も、更に、同一導電型の第４トランジスタＱn_24を備えている。第３トランジスタＱn_3の他方のソース／ドレイン領域は第４トランジスタＱn_24の一方のソース／ドレイン領域に接続されており、第４トランジスタＱn_24のゲート電極は第４トランジスタＱn_24の他方のソース／ドレイン領域に接続されている。第４トランジスタＱn_24の他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されている。第１トランジスタＱn_1の他方のソース／ドレイン領域は他方の電圧供給線ＰＳに接続されている。第１トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。
【００５７】
実施例２のインバータ回路２０は、背景技術において参照した図２８の（Ａ）に示すブートストラップ動作を利用したインバータ回路に対し、第３トランジスタＱn_3に第４トランジスタＱn_24が直列に接続された構成である。図２の（Ｂ）に示すタイミングチャートは、図２８の（Ｂ）に示すタイミングチャートと対応する。また、図２の（Ｃ）に示すタイミングチャートは、図２８の（Ｃ）に示すタイミングチャートと対応する。
【００５８】
実施例１において説明したと同様に、第４トランジスタＱn_24も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。第４トランジスタＱn_24も、図示せぬ基板上に形成されている。尚、実施例１と同様に、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。
【００５９】
実施例１において説明したと同様に、一方の電圧供給線ＰＤからは所定の電圧Ｖdd（例えば１０ボルト）が供給され、他方の電圧供給線ＰＳからは所定の電圧Ｖss（例えば０ボルト）が供給される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。入力信号ＩＮのローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとして、実施例２のインバータ回路２０の動作を説明する。
【００６０】
既に説明したように、図２８に示すインバータ回路にあっては、期間Ｔ2においてノード部Ａの電位は（Ｖdd−Ｖth_3）であり、ローレベル側の出力ＶOUT2の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極に（Ｖdd−Ｖth_3）が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。これに対し、本発明の第２の態様に係るインバータ回路にあっては、ダイオード接続された第４トランジスタＱn_24が、第３トランジスタＱn_3に直列に接続された構成となる。従って、第４トランジスタＱn_24の閾値電圧をＶth_24と表せば、ハイレベルの入力信号ＩＮが印加された状態にあっては、上記ノード部Ａの電位は(Ｖdd−Ｖth_3−Ｖth_24）となり、第４トランジスタＱn_24の閾値電圧Ｖth_24分だけ他方の電圧供給線ＰＳの電位Ｖss側に近づく。従って、実施例１において説明したと同様の理由により、ローレベルの出力の値はよりＶssに近づく。ブートストラップ後の動作は、実施例１において説明したと同様であるので、説明を省略する。
【００６１】
実施例１において説明したと同様に、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。従って、図２の（Ｃ）に示すように、入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であっても、インバータ回路２０は動作し、レベルシフタとしても動作する。
【００６２】
尚、実施例２のインバータ回路２０にあっては、必要に応じて第４トランジスタを複数接続した構成とすることもできる。図３に示す例では、第４トランジスタＱn_24，Ｑn_24Bが直列に接続された構成であり、各トランジスタはダイオード接続されている。トランジスタＱn_24Bの閾値電圧をＶth_24Bと表せば、期間Ｔ2においてハイレベルの入力信号ＩＮが印加された状態にあっては、ノード部Ａの電位は(Ｖdd−Ｖth_3−Ｖth_24−Ｖth_24B）となる。即ち、トランジスタの数を増やすことで、容易にインバータ回路の特性を調整することができる。
【００６３】
実施例１と同様に、実施例２のインバータ回路２０においても、ローレベル側の出力をより電圧Ｖss側に近づけることができる。また、ブートストラップ動作により、出力電圧として完全なハイレベルを出力することができる。また、インバータ回路２０に入力信号以外の信号を印加する必要もない。即ち、入力信号とは別の制御パルス信号を必要とせず、出力の最大振幅の幅が狭まることを軽減することができるインバータ回路を実現することができる。
【実施例３】
【００６４】
実施例３は、本発明の第１の態様に係るシフトレジスタ回路に関する。図４は、実施例１に係るシフトレジスタ回路３０の模式的な回路図である。図５は、図４に示すシフトレジスタ回路３０の模式的なタイミングチャートである。
【００６５】
以下、シフトレジスタ回路３０の各段目を構成するシフトレジスタ回路３１の構成及び動作について説明する。先ず、発明の理解を助けるため、トランスファゲート部とバッファ回路を用いた回路の基本的な動作を説明する。図６の（Ａ）は、トランスファゲート部とバッファ回路とから構成した模式的な回路を示す。図６の（Ｂ）は、図６の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。尚、図６の（Ａ）のトランスファゲート部とバッファ回路とは、それぞれ理想的な動作をするものとして説明する。
【００６６】
図６の（Ｂ）に示す入力信号ＩＮをトランスファゲート部の一端に印加し、トランスファゲート部の他端をバッファ回路の入力側に接続する。そして、トランスファゲート部を図６の（Ｂ）に示すクロック信号ＣＫで制御すると、バッファ回路の出力として、図６の（Ｂ）のＯＵＴに示す波形が得られる。即ち、入力信号ＩＮがシフトした出力波形が得られる。尚、図６の（Ｃ）に示すように、インバータ回路から構成したラッチ部を付加した構成であってもよい。
【００６７】
実施例３のシフトレジスタ回路３１は、上述したトランスファゲート部をトランジスタから構成し、バッファ回路を２つのインバータ回路部から構成した。図７の（Ａ）は、実施例３のシフトレジスタ回路３１の模式的な回路図を示す。図７の（Ｂ）は、シフトレジスタ回路３１の動作を説明するための模式的なタイミングチャートである。以下、図を参照して説明する。
【００６８】
シフトレジスタ回路３１は、同一導電型（実施例３においてはｎチャネル型）のトランジスタから構成されたシフトレジスタ回路であって、トランスファゲート部３２とバッファ回路３３とから成る。トランスファゲート部３２は同一導電型（ｎチャネル型）のトランジスタＱn_30から構成されており、該トランジスタＱn_30にあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号ＩＮが印加され、
（ａ−２）ゲート電極にはクロック信号ＣＫが印加され、
バッファ回路３３は、第１インバータ回路部３３Ａと第２インバータ回路部３３Ｂとから構成されており、
（ｂ−１）第１インバータ回路部３３Ａは、トランスファゲート部３２を構成するトランジスタＱn_30の他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部３３Ａの出力信号が第２インバータ回路部３３Ｂの入力信号として印加され、
（ｂ−３）第２インバータ回路部３３Ｂの出力部はバッファ回路３３の出力部を構成し、
第１インバータ回路部３３Ａは、同一導電型の第１トランジスタ、第２トランジスタ、第３トランジスタ、及び、第４トランジスタから構成されている。
【００６９】
より具体的には、図７の（Ａ）に示すシフトレジスタ回路３１にあっては、第１インバータ回路部３３Ａは、実施例１において説明したインバータ回路１０から成る。また、第２インバータ回路部３３Ｂも実施例１において説明したインバータ回路１０から成る。符号Ｐ1は、トランスファゲート部３２を構成するトランジスタＱn_30の他方のソース／ドレイン領域と第１インバータ回路部３３Ａとの接続部を示す。符号Ｐ2は、第１インバータ回路部３３Ａと第２インバータ回路部３３Ｂとの接続部を示す。
【００７０】
第１インバータ回路部３３Ａの第１トランジスタＱn_1のゲート電極及び第４トランジスタＱn_14のゲート電極には、クロック信号ＣＫに応じて入力信号ＩＮが印加される。第２インバータ回路部３３Ｂを構成する第１トランジスタＱn_1のゲート電極及び第２インバータ回路部３３Ｂを構成する第４トランジスタＱn_14のゲート電極には、第１インバータ回路部３３Ａの出力部からの出力信号が入力信号として印加される。
【００７１】
図７の（Ｂ）を参照してシフトレジスタ回路３１の動作を説明する。トランスファゲート部３２を構成するトランジスタＱn_30の閾値電圧をＶth_30と表す。期間Ｔ3においては、入力信号ＩＮ及びクロック信号ＣＫが共にハイレベル（Ｖdd）であるので接続部Ｐ1の電位はハイレベルに向かって上昇するが、トランジスタＱn_30の閾値電圧Ｖth_30の影響を受ける。従って、期間Ｔ3においては、接続部Ｐ1の電位は完全なハイレベルには至らない。
【００７２】
しかしながら、実施例１において説明したように、入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であってもインバータ回路１０は動作する。従って、第１インバータ回路部３３Ａは支障なく動作しローレベル（Ｖss）に近い電圧を出力し、これが第２インバータ回路部３３Ｂの入力信号として印加される。これにより、何ら支障を生ずることなく、第２インバータ回路部３３Ｂから出力信号ＯＵＴが出力される。
【００７３】
図８の（Ａ）は、第２インバータ回路部３３Ｂを構成するインバータ回路を置き換えた構成のシフトレジスタ回路３１の模式的な回路図である。具体的には、第２インバータ回路部３３Ｂは実施例２のインバータ回路２０から成る。
【００７４】
上述したように、第１インバータ回路部３３Ａの第１トランジスタＱn_1のゲート電極及び第４トランジスタＱn_14のゲート電極には、クロック信号ＣＫに応じて入力信号ＩＮが印加される。第２インバータ回路部３３Ｂを構成する第１トランジスタＱn_1のゲート電極には、第１インバータ回路部３３Ａの出力部からの出力信号が入力信号として印加される。シフトレジスタ回路３１の動作は上述したと同様である。
【００７５】
尚、図６の（Ｂ）を参照して説明したが、ラッチ部を設けたシフトレジスタ回路とすることもできる。図８の（Ｂ）は、ラッチ部３４を設けた構成のシフトレジスタ回路３１の模式的な回路図である。図８の（Ｂ）においては、ラッチ部３４を実施例１のインバータ回路１０あるいは実施例２のインバータ回路２０を適宜組み合わせて構成した例を示した。尚、場合によっては、ラッチ部３４を背景技術において説明したインバータ回路から構成することもできる。
【実施例４】
【００７６】
実施例４は、本発明の第２の態様に係るシフトレジスタ回路に関する。実施例４に係るシフトレジスタ回路は、実施例３のシフトレジスタ回路３１を構成する第１インバータ回路部を、実施例２に係るインバータ回路で置き換えた構成である。図９は、実施例４に係るシフトレジスタ回路４１の模式的な回路図である。シフトレジスタ回路４１が複数接続されて成るシフトレジスタ回路の構成やタイミングチャートは、実施例３において図４及び図５を参照して説明したと同様である。
【００７７】
図９を参照して説明する。トランスファゲート部４２及びこれを構成するトランジスタＱn_40は、図７の（Ａ）におけるトランスファゲート部３２及びこれを構成するトランジスタＱn_30と同様の構成である。バッファ回路４３を構成する第１インバータ回路部４３Ａは、実施例２において説明したインバータ回路２０から成る。バッファ回路４３を構成する第２インバータ回路部４３Ｂは、図７の（Ａ）におけるバッファ回路３３を構成する第２インバータ回路部３３Ｂと同様の構成である。シフトレジスタ回路４１の動作は、実施例３におけるシフトレジスタ回路３１において説明したと同様であるので、説明を省略する。
【００７８】
図１０の（Ａ）は、第２インバータ回路部４３Ｂを構成するインバータ回路を置き換えた構成のシフトレジスタ回路４１の模式的な回路図である。具体的には、第２インバータ回路部４３Ｂは実施例２のインバータ回路２０から成る。
【００７９】
第１インバータ回路部４３Ａの第１トランジスタＱn_1のゲート電極には、クロック信号ＣＫに応じて入力信号ＩＮが印加される。第２インバータ回路部４３Ｂが実施例１のインバータ回路１０から成る場合には、第２インバータ回路部４３Ｂを構成する第１トランジスタＱn_1のゲート電極及び第２インバータ回路部４３Ｂを構成する第４トランジスタＱn_14のゲート電極には、第１インバータ回路部４３Ａの出力部からの出力信号が入力信号として印加される。第２インバータ回路部４３Ｂが実施例２のインバータ回路２０から成る場合には、第２インバータ回路部４３Ｂを構成する第１トランジスタＱn_1のゲート電極には、第１インバータ回路部４３Ａの出力部からの出力信号が入力信号として印加される。
【００８０】
実施例３において説明したと同様に、ラッチ部を設けたシフトレジスタ回路とすることもできる。図１０の（Ｂ）は、ラッチ部４４を設けた構成のシフトレジスタ回路４１の模式的な回路図である。ラッチ部４４は、実施例３におけるラッチ部３４と同様の構成であるので説明を省略する。
【実施例５】
【００８１】
実施例５は、本発明の第１の態様に係る否定論理和回路に関する。図１１は、実施例５に係る否定論理和回路５０の模式的な回路図である。
【００８２】
否定論理和回路５０は、同一導電型（実施例５においてはｎチャネル型）のトランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理和回路である。そして、第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成され、更に、第４トランジスタＱn_14を備えたインバータ回路部を備えている。これらのトランジスタから構成されるインバータ回路部の構成は、基本的に実施例１のインバータ回路１０において説明したと同様であるので、詳細な説明は省略する。
【００８３】
否定論理和回路５０は、更に、同一導電型の第５トランジスタＱn_55と第６トランジスタＱn_56とを少なくとも備えており、
第５トランジスタＱn_55の一方のソース／ドレイン領域はインバータ回路部の出力部ＯＵＴに接続されており、
第２トランジスタＱn_2のゲート電極と第３トランジスタＱn_3の一方のソース／ドレイン領域とが接続されたノード部Ａには、第６トランジスタＱn_56の一方のソース／ドレイン領域が接続されており、
第５トランジスタＱn_55の他方のソース／ドレイン領域及び第６トランジスタＱn_56の他方のソース／ドレイン領域は、他方の電圧供給線ＰＳに接続されており、
第１トランジスタＱn_1のゲート電極及び第４トランジスタＱn_4のゲート電極には第１入力信号ＩＮ1が印加され、
第５トランジスタＱn_55のゲート電極及び第６トランジスタＱn_56のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路５０の動作は回路構成から明らかであるので説明を省略する。
【実施例６】
【００８４】
実施例６は、本発明の第２の態様に係る否定論理和回路に関する。図１２は、実施例６に係る否定論理和回路６０の模式的な回路図である。
【００８５】
否定論理和回路６０は、同一導電型（実施例６においてはｎチャネル型）のトランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理和回路である。そして、第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成され、更に、第４トランジスタＱn_24を備えたインバータ回路部を備えている。これらのトランジスタから構成されるインバータ回路部の構成は、基本的に実施例２のインバータ回路２０において説明したと同様であるので、詳細な説明は省略する。
【００８６】
否定論理和回路６０は、更に、同一導電型の第５トランジスタＱn_65を少なくとも備えており、
第５トランジスタＱn_65の一方のソース／ドレイン領域はインバータ回路部の出力部ＯＵＴに接続されており、
第５トランジスタＱn_65の他方のソース／ドレイン領域は他方の電圧供給線ＰＳに接続されており、
第１トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、
第５トランジスタＱn_65のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路６０の動作は回路構成から明らかであるので説明を省略する。
【実施例７】
【００８７】
実施例７は、本発明の第１の態様に係る否定論理積回路に関する。図１３は、実施例７に係る否定論理積回路７０の模式的な回路図である。
【００８８】
否定論理積回路７０は、同一導電型（実施例７においてはｎチャネル型）のトランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理積回路である。そして、第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成され、更に、第４トランジスタＱn_14を備えたインバータ回路部を備えている。これらのトランジスタから構成されるインバータ回路部の構成は、基本的に実施例１のインバータ回路１０において説明したと同様であるので、詳細な説明は省略する。
【００８９】
否定論理積回路７０は、更に、同一導電型の第５トランジスタＱn_75と第６トランジスタＱn_76とを少なくとも備えており、
第１トランジスタＱn_1の他方のソース／ドレイン領域は、第５トランジスタＱn_75を介して他方の電圧供給線ＰＤに接続されており、
第４トランジスタＱn_4の他方のソース／ドレイン領域は、第６トランジスタＱn_76を介して他方の電圧供給線ＰＤに接続されており、
第１トランジスタＱn_1のゲート電極及び第４トランジスタＱn_14のゲート電極には第１入力信号ＩＮ1が印加され、
第５トランジスタＱn_75のゲート電極及び第６トランジスタＱn_76のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路７０の動作は回路構成から明らかであるので説明を省略する。
【実施例８】
【００９０】
実施例８は、本発明の第２の態様に係る否定論理積回路に関する。図１４は、実施例８に係る否定論理積回路８０の模式的な回路図である。
【００９１】
否定論理積回路８０は、同一導電型（実施例８においてはｎチャネル型）のトランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理積回路である。そして、第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成され、更に、第４トランジスタＱn_24を備えたインバータ回路部を備えている。これらのトランジスタから構成されるインバータ回路部の構成は、基本的に実施例２のインバータ回路２０において説明したと同様であるので、詳細な説明は省略する。
【００９２】
否定論理積回路８０は、更に、同一導電型の第５トランジスタＱn_85を少なくとも備えており、
第１トランジスタＱn_1の他方のソース／ドレイン領域は、第５トランジスタＱn_85を介して他方の電圧供給線ＰＤに接続されており、
第１トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、
第５トランジスタＱn_85のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路８０の動作は回路構成から明らかであるので説明を省略する。
【００９３】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明したインバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路の構成、構造は例示であり、適宜変更することができる。
【００９４】
尚、実施例１乃至実施例８においては、各トランジスタはｎチャネル型トランジスタとして説明したが、これに限るものではない。ｐチャネル型トランジスタから成る構成とすることもできる。この場合には、基本的には上述した実施例においてトランジスタをｐチャネル型トランジスタに置き換えると共に、電圧Ｖssと電圧Ｖddとを入れ替えた構成とすればよい。
【００９５】
図１５は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図１の（Ａ）に示す回路に対応する。図１６は、ｐチャネル型トランジスタを用いて構成した実施例２のインバータ回路の回路図であり、図２の（Ａ）に対応する回路図である。図１７に示すインバータ回路の回路図は、図３に対応する回路図である。
【００９６】
図１８は、ｐチャネル型トランジスタを用いて構成した実施例３のシフトレジスタ回路の回路図であり、図７の（Ａ）に対応する回路図である。図１９の（Ａ）は、図８の（Ａ）に対応する回路図である。図１９の（Ｂ）は、図８の（Ｂ）に対応する回路図である。
【００９７】
図２０は、ｐチャネル型トランジスタを用いて構成した実施例４のシフトレジスタ回路の回路図であり、図９に対応する回路図である。図２１は、図１０の（Ａ）に対応する回路図である。図２１は、図１０の（Ｂ）に対応する回路図である。
【００９８】
図２２は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１１に対応する回路図である。図２３は、ｐチャネル型トランジスタを用いて構成した実施例６の否定論理和回路の回路図であり、図１２に対応する回路図である。
【００９９】
図２４は、ｐチャネル型トランジスタを用いて構成した実施例７の否定論理積回路の回路図であり、図１３に対応する回路図である。図２５は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図１４に対応する回路図である。
【図面の簡単な説明】
【０１００】
【図１】図１の（Ａ）は、実施例１に係るインバータ回路の回路図である。図１の（Ｂ）及び（Ｃ）は、図１の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図２】図２の（Ａ）は、実施例２に係るインバータ回路の回路図である。図２の（Ｂ）及び（Ｃ）は、図２の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図３】図３は、第４トランジスタＱn_24，Ｑn_24Bが直列に接続された構成のインバータ回路の模式的な回路図である。
【図４】図４は、実施例１に係るシフトレジスタ回路の模式的な回路図である。
【図５】図５は、図４に示すシフトレジスタ回路の模式的なタイミングチャートである。
【図６】図６の（Ａ）は、トランスファゲート部とバッファ回路から構成した模式的な回路を示す。図６の（Ｂ）は、図６の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【図７】図７の（Ａ）は、実施例３のシフトレジスタ回路の模式的な回路図を示す。図７の（Ｂ）は、シフトレジスタ回路の動作を説明するための模式的なタイミングチャートである。
【図８】図８の（Ａ）は、第２インバータ回路部を構成するインバータ回路を置き換えた構成のシフトレジスタ回路の模式的な回路図である。図８の（Ｂ）は、ラッチ部を設けた構成のシフトレジスタ回路の模式的な回路図である。
【図９】図９は、実施例４に係るシフトレジスタ回路の模式的な回路図である。
【図１０】図１０の（Ａ）は、第２インバータ回路部を構成するインバータ回路を置き換えた構成のシフトレジスタ回路の模式的な回路図である。図１０の（Ｂ）は、ラッチ部を設けた構成のシフトレジスタ回路の模式的な回路図である。
【図１１】図１１は、実施例５に係る否定論理和回路の模式的な回路図である。
【図１２】図１２は、実施例６に係る否定論理和回路の模式的な回路図である。
【図１３】図１３は、実施例７に係る否定論理積回路の模式的な回路図である。
【図１４】図１４は、実施例８に係る否定論理積回路の模式的な回路図である。
【図１５】図１５は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図１の（Ａ）に示す回路に対応する。
【図１６】図１６は、ｐチャネル型トランジスタを用いて構成した実施例２のインバータ回路の回路図であり、図２の（Ａ）に対応する回路図である。
【図１７】図１７に示すインバータ回路の回路図は、図３に対応する回路図である。
【図１８】図１８は、ｐチャネル型トランジスタを用いて構成した実施例３のシフトレジスタ回路の回路図であり、図７の（Ａ）に対応する回路図である。
【図１９】図１９の（Ａ）は、図８の（Ａ）に対応する回路図である。図１９の（Ｂ）は、図８の（Ｂ）に対応する回路図である。
【図２０】図２０は、ｐチャネル型トランジスタを用いて構成した実施例４のシフトレジスタ回路の回路図であり、図９に対応する回路図である。
【図２１】図２１の（Ａ）は、図１０の（Ａ）に対応する回路図である。図２１の（Ｂ）は、図１０の（Ｂ）に対応する回路図である。
【図２２】図２２は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１１に対応する回路図である。
【図２３】図２３は、ｐチャネル型トランジスタを用いて構成した実施例６の否定論理和回路の回路図であり、図１２に対応する回路図である。
【図２４】図２４は、ｐチャネル型トランジスタを用いて構成した実施例７の否定論理積回路の回路図であり、図１３に対応する回路図である。
【図２５】図２５は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図１４に対応する回路図である。
【図２６】図２６の（Ａ）は、例えばｎチャネル型のトランジスタと抵抗Ｒ1とから構成した周知のインバータ回路の回路図である。図２６の（Ｂ）及び（Ｃ）は、図２６の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【図２７】図２７の（Ａ）は、図２６の（Ａ）に示す抵抗Ｒ1を所謂ダイオード接続されたｎチャネル型のトランジスタＱn_2で置き換えた構成のインバータ回路の回路図である。図２７の（Ｂ）及び（Ｃ）は、図２７の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【図２８】図２８の（Ａ）は、所謂ブートストラップ動作を利用したインバータ回路の回路図である。図２８の（Ｂ）及び（Ｃ）は、図２８の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【符号の説明】
【０１０１】
１０・・・インバータ回路、２０・・・インバータ回路、３０・・・シフトレジスタ回路、３１，４１・・・シフトレジスタ回路、３２，４２・・・トランスファゲート部、３３，４３・・・バッファ回路、３３Ａ，４３Ａ・・・第１インバータ回路部、３３Ｂ，４３Ｂ・・・第２インバータ回路部、３４，４４・・・ラッチ部、５０，６０・・・否定論理和回路、７０，８０・・・否定論理積回路、Ｑn_1・・・第１トランジスタ（トランジスタ）、Ｑn_2・・・第２トランジスタ（トランジスタ）、Ｑn_3・・・第３トランジスタ（トランジスタ）、Ｑn_14，Ｑn_24，Ｑn_24B・・・第４トランジスタ、Ｑn_30，Ｑn_40・・・トランジスタ、Ｑn_55，Ｑn_65，Ｑn_75，Ｑn_85・・・第５トランジスタ、Ｑn_56，Ｑn_76・・・第６トランジスタ、Ｒ1・・・抵抗、Ｃap・・・容量部、ＰＤ・・・一方の電圧供給線、ＰＳ・・・他方の電圧供給線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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