(57)【要約】【課題】選択ゲートトランジスタのゲート電極間のビット線コンタクトのコンタクトホール形成を確実にできるようにする。【解決手段】シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、金属シリサイド膜８を形成した後、上面にシリコン窒化膜１４を形成する。シリコン窒化膜１４は、ゲート電極ＭＧ、ＳＧの上面の膜厚に比して、ゲート電極ＳＧ−ＳＧ間の対向する側壁に厚い膜厚のスペーサ状の部分１４ｓを有する形状に形成する。ビット線コンタクトのコンタクトホール１６は、パターン幅Ａに対して、シリコン窒化膜１４の凹部１４ｅで自己整合的に幅Ｂに狭められホール下部１６ｂが形成され、確実にコンタクトプラグ１７を形成できる。【選択図】図３
2009049235.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置であって、
隣接する前記第２のゲート電極間の前記半導体基板の表層に形成された不純物拡散領域と、
前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に形成された第１のシリコン酸化膜と、
前記第２のゲート電極が対向する部分の側壁部および前記半導体基板の前記不純物拡散領域の上面に第２のシリコン酸化膜を介して形成された第１のシリコン窒化膜と、
隣接する前記第２のゲート電極間を埋めるように前記第１のシリコン窒化膜を介して形成された第３のシリコン酸化膜と、
前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜上面および前記第３のシリコン酸化膜の上面を覆うように形成され、前記第３のシリコン酸化膜の上面を覆う部分で前記第２のゲート電極の側壁面における膜厚が前記第２のゲート電極の上面の膜厚よりも大となるように形成された第２のシリコン窒化膜と、
前記第２のシリコン窒化膜の上部に形成された第４のシリコン酸化膜と、
隣接する前記第２のゲート電極の間にそれらの間隔よりも短い幅寸法で形成され、前記第４のシリコン酸化膜を貫通するとともに前記第２のシリコン窒化膜の間を通り、且つ前記第３のシリコン酸化膜、前記第１のシリコン窒化膜および前記第２のシリコン酸化膜を貫通して前記不純物拡散領域の表面に達するように形成されたコンタクトプラグとを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記コンタクトプラグは、前記不純物拡散領域に接触する部分の第１の幅寸法は対向する前記第２のシリコン窒化膜の間の寸法によって規定され、前記第４のシリコン酸化膜内の部分の第２の幅寸法は前記第１の幅寸法よりも大きく設定されていることを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置の製造方法であって、
隣接する前記第２のゲート電極間の前記半導体基板の表層に不純物拡散領域を形成する工程と、
前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に第１のシリコン酸化膜を充填するように形成する工程と、
前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜の上面、前記第２のゲート電極が対向する部分の側壁部および前記半導体基板の前記不純物拡散領域の上面に第２のシリコン酸化膜を介して第１のシリコン窒化膜を形成する工程と、
隣接する前記第２のゲート電極間を埋めるように前記第１のシリコン窒化膜を介して第３のシリコン酸化膜を形成する工程と、
前記第１および第２のゲート電極の上部と前記第１のシリコン酸化膜の上部とを露出させ、前記第１および第２のゲート電極の上部に金属シリサイド層を形成する工程と、
前記第１および第２のゲート電極の上部の前記金属シリサイド層の上面、前記第１のシリコン酸化膜の上面、前記第１のシリコン窒化膜および前記第３のシリコン酸化膜の上面を覆うように第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜をスペーサ加工して、隣接する前記第２のゲート電極が対向する側壁部にシリコン窒化膜スペーサを形成する工程と、
前記第１および第２のゲート電極の上部の前記金属シリサイド層の上面、前記第１のシリコン酸化膜の上面、前記第２のシリコン窒化膜からなる前記スペーサおよび前記第３のシリコン酸化膜の上面を覆うように第３のシリコン窒化膜を形成する工程と、
前記第３のシリコン窒化膜を覆うように第４のシリコン酸化膜を形成する工程と、
前記不純物拡散層上において、前記第２のゲート電極間の幅寸法よりも小さい幅寸法でかつ前記スペーサ間の幅寸法より大きな幅寸法で、前記第４のシリコン酸化膜を貫通すると共に前記スペーサ上面に形成された前記第３のシリコン窒化膜の間を通り、前記第３のシリコン酸化膜および前記第１のシリコン窒化膜を貫通して前記不純物拡散領域の表面に達するコンタクトホールを形成する工程と、
前記コンタクトホールに導体を埋め込んでコンタクトプラグを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記コンタクトホールを形成する工程では、隣接する前記第２のゲート電極の間にそれらの間隔よりも短い第１の幅寸法で前記第４のシリコン酸化膜を貫通するようにコンタクトホール上部を形成するとともに、前記第１の幅寸法に対して前記スペーサ上面に形成された前記第３のシリコン窒化膜の膜厚の分だけ狭められた第２の幅寸法で前記第３のシリコン窒化膜および前記第３のシリコン酸化膜ならびに前記第１のシリコン窒化膜を貫通して前記不純物拡散領域の表面に達するコンタクトホール下部を連続的に形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記第３のシリコン酸化膜を形成する工程では、当該第３のシリコン酸化膜としてＢＰＳＧ（boro-phospho-silicate glass）膜を形成し、前記金属シリサイド層を形成する工程では、前記第１および第２のゲート電極の上部と前記第１のシリコン酸化膜の上部とを露出させ、コバルト（Ｃｏ）膜を成膜してこれを前記第１および第２のゲート電極の上部とシリサイド化することでコバルトシリサイド（ＣｏＳｉ２）膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに隣接する選択ゲートトランジスタを構成するゲート電極間にコンタクトプラグが形成される構成の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性記憶装置としての半導体装置においては、メモリセルトランジスタのゲート電極の低抵抗化を図るために、ゲート電極の上にタングステンシリサイド（ＷＳｉ）を形成していた。
近年、設計ルールの微細化に伴い、ゲート電極の更なる低抵抗化を図るために、シリサイド層をコバルトシリサイド（ＣｏＳｉ２）で形成することが考えられるようになってきた（例えば、特許文献１参照）。
【０００３】
コバルトシリサイド層を備えた半導体装置においては、コバルトシリサイド層をゲート電極加工後に形成する方法があり、この形成方法を用いる際には、バリア膜（またはストッパ膜）として形成されるシリコン窒化膜が各ゲート電極の側壁を覆う第１の膜と、各ゲート電極の上面を覆う第２の膜の２層構造になる。
【０００４】
また、設計ルールの微細化に伴い、選択ゲートトランジスタのゲート電極間に形成するビット線コンタクトのコンタクト径の微細化も重要となっている。しかし世代が進むにつれ、リソグラフィ技術によるコンタクトの微細化は困難となりつつある。
このため、特許文献１に示す構造において、ビット線コンタクトの形成時に下層との合わせずれが生じると、ビット線コンタクトと選択ゲート電極との距離が短くなりすぎて、ビット線コンタクトからのリーク電流が発生するという問題点が生じていた。
【特許文献１】特開２００６−１００４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ビット線コンタクトからのリーク電流の発生を防止する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置であって、隣接する前記第２のゲート電極間の前記半導体基板の表層に形成された不純物拡散領域と、前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に形成された第１のシリコン酸化膜と、前記第２のゲート電極が対向する部分の側壁部および前記半導体基板の前記不純物拡散領域の上面に第２のシリコン酸化膜を介して形成された第１のシリコン窒化膜と、隣接する前記第２のゲート電極間を埋めるように前記第１のシリコン窒化膜を介して形成された第３のシリコン酸化膜と、前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜上面および前記第３のシリコン酸化膜の上面を覆うように形成され、前記第３のシリコン酸化膜の上面を覆う部分で前記第２のゲート電極の側壁面における膜厚が前記第２のゲート電極の上面の膜厚よりも大となるように形成された第２のシリコン窒化膜と、前記第２のシリコン窒化膜の上部に形成された第４のシリコン酸化膜と、隣接する前記第２のゲート電極の間にそれらの間隔よりも短い幅寸法で形成され、前記第４のシリコン酸化膜を貫通するとともに前記第２のシリコン窒化膜の間を通り、且つ前記第３のシリコン酸化膜、前記第１のシリコン窒化膜および前記第２のシリコン酸化膜を貫通して前記不純物拡散領域の表面に達するように形成されたコンタクトプラグとを備えた構成としたところに特徴を有する。
【０００７】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置の製造方法であって、隣接する前記第２のゲート電極間の前記半導体基板の表層に不純物拡散領域を形成する工程と、前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に第１のシリコン酸化膜を充填するように形成する工程と、前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜の上面、前記第２のゲート電極が対向する部分の側壁部および前記半導体基板の前記不純物拡散領域の上面に第２のシリコン酸化膜を介して第１のシリコン窒化膜を形成する工程と、隣接する前記第２のゲート電極間を埋めるように前記第１のシリコン窒化膜を介して第３のシリコン酸化膜を形成する工程と、前記第１および第２のゲート電極の上部と前記第１のシリコン酸化膜の上部とを露出させ、前記第１および第２のゲート電極の上部に金属シリサイド層を形成する工程と、前記第１および第２のゲート電極の上部の前記金属シリサイド層の上面、前記第１のシリコン酸化膜の上面、前記第１のシリコン窒化膜および前記第３のシリコン酸化膜の上面を覆うように第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜をスペーサ加工して、隣接する前記第２のゲート電極が対向する側壁部にシリコン窒化膜スペーサを形成する工程と、前記第１および第２のゲート電極の上部の前記金属シリサイド層の上面、前記第１のシリコン酸化膜の上面、前記第２のシリコン窒化膜からなる前記スペーサおよび前記第３のシリコン酸化膜の上面を覆うように第３のシリコン窒化膜を形成する工程と、前記第３のシリコン窒化膜を覆うように第４のシリコン酸化膜を形成する工程と、前記不純物拡散層上において、前記第２のゲート電極間の幅寸法よりも小さい幅寸法でかつ前記スペーサ間の幅寸法より大きな幅寸法で、前記第４のシリコン酸化膜を貫通すると共に前記スペーサ上面に形成された前記第３のシリコン窒化膜の間を通り、前記第３のシリコン酸化膜および前記第１のシリコン窒化膜を貫通して前記不純物拡散領域の表面に達するコンタクトホールを形成する工程と、前記コンタクトホールに導体を埋め込んでコンタクトプラグを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明により、ビット線コンタクトのリーク電流を防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）ＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＳＧ部分を中心として示したものである。この図３において、シリコン基板１上に形成されたゲート電極ＭＧおよびゲート電極ＳＧは、ゲート絶縁膜としてのトンネル絶縁膜４を介してフローティングゲート電極用の多結晶シリコン膜５、ＯＮＯ膜などからなる電極間絶縁膜６、コントロールゲート電極用の多結晶シリコン膜７および金属シリサイド層としてのコバルトシリサイド（ＣｏＳｉ２）膜８が順次積層された構成となっている。
【００１４】
ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には不純物拡散領域１ａと同じく不純物拡散領域１ｂが形成されている。不純物拡散領域１ｂの中央部には、ビット線コンタクトのコンタクト抵抗を下げるための不純物拡散領域１ｃが形成されている。この不純物拡散領域１ｃは、不純物拡散領域１ｂよりも幅寸法が狭く、拡散深さ（ｐｎ接合の深さ）が深く形成されている。
【００１５】
ゲート電極ＭＧ及びゲート電極ＳＧの側壁には、シリコン基板１の表面から所定高さまでＲＴＯ（rapid thermal oxidation）処理による例えば４ｎｍ程度の膜厚のシリコン酸化膜およびＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法による例えば５ｎｍ程度の膜厚のシリコン酸化膜が積層形成されシリコン酸化膜９として形成されている。ゲート電極ＭＧのシリコン酸化膜９とゲート電極ＳＧのシリコン酸化膜９の間およびゲート電極ＭＧのシリコン酸化膜９間には、ＬＰ−ＣＶＤ法によるシリコン酸化膜１０がシリコン酸化膜９とほぼ同じ高さに形成されている。
【００１６】
一対のゲート電極ＳＧの間においては、シリコン酸化膜９の形成高さは、シリコン酸化膜１０の上面よりも低く形成されており、コバルトシリサイド膜８の下面よりも下で多結晶シリコン膜７の上部が少し露出する高さに形成されている。シリコン酸化膜９の内側およびシリコン基板１の表面にわたってシリコン酸化膜１１がＬＰ−ＣＶＤ法により例えば１０ｎｍ程度の膜厚で形成され、その内側に例えば２０ｎｍ程度の膜厚のシリコン窒化膜１２が形成されている。このシリコン窒化膜１２は、後述するように製造工程上ではストッパとして機能するものである。
【００１７】
上記シリコン窒化膜１２の内側には、ゲート電極ＳＧ間をシリコン酸化膜９の高さ程度まで埋めるようにシリコン酸化膜１３が形成されている。このシリコン酸化膜１３はたとえばＢＰＳＧ（boro-phospho-silicate glass）膜などの流動性が良好で埋め込み性が優れた膜により形成されている。
【００１８】
各ゲート電極ＭＧ、ＳＧの上面およびシリコン酸化膜１０の上面、一対のゲート電極ＳＧの間のシリコン酸化膜１１、１３、シリコン窒化膜１２の上面には、これらを覆うようにバリア膜としてのシリコン窒化膜１４が形成されている。シリコン窒化膜１４は、全体として上面がほぼ同じ高さに形成され、ゲート電極ＭＧ、ＳＧ上およびシリコン酸化膜１１上の部分１４ｔでの膜厚に対して隣接するゲート電極ＳＧが対向している部分１４ｓの膜厚が厚くなるように形成されている。シリコン窒化膜１４の上面には、層間絶縁膜として機能する例えばＴＥＯＳ膜からなるシリコン酸化膜１５が所定膜厚で積層形成されている。
【００１９】
ゲート電極ＳＧ−ＳＧ間には、図示のようにシリコン酸化膜１５からシリコン基板１の表面に達するコンタクトホール１６が形成されている。このコンタクトホール１６は、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、およびシリコン酸化膜１１を貫通し、シリコン基板１の表面を露出するように形成されている。コンタクトホール１６の内部にはバリア膜１７ａを介して導体を埋め込み形成したコンタクトプラグ１７が形成され、シリコン基板１に電気的に接続されている。
【００２０】
上記構成においては、コンタクトホール１６は、シリコン酸化膜１５の部分に形成された貫通するホール上部１６ａとシリコン窒化膜１４間に形成されたホール下部１６ｂから構成される。ホール上部１６ａの開口幅Ａは隣接するゲート電極ＳＧ間の距離Ｄより狭く、ホール下部１６ｂの開口幅Ｂより広い。また、ホール下部１６ｂの開口幅Ｂは、シリコン窒化膜１４により自己整合的に制限された幅寸法である。
【００２１】
ここで、不純物拡散領域１ｂ、１ｃの構成について説明する。
不純物拡散領域１ｂは隣接するゲート電極ＳＧ間にわたり形成されている。コンタクト抵抗低減のために形成される不純物拡散領域１ｃは不純物拡散領域１ｂの中央付近に、コンタクトホール１６のホール下部１６ａの開口幅より広い幅で、コンタクトプラグ１７の底面全体を接触するよう形成されている。不純物拡散領域１ｃの端部はゲート電極ＳＧの側面下端からシリコン基板１の表面方向に所定距離をもって、シリコン窒化膜１２の下方に位置するよう形成されている。
【００２２】
不純物拡散領域１ｂの不純物濃度は不純物拡散領域１ａの不純物濃度と等しく、不純物拡散領域１ｃの不純物濃度は不純物拡散領域１ａ、１ｂの不純物濃度より高く形成されている。また、不純物拡散領域１ａと１ｂのシリコン基板１の表面からの深さは不純物拡散領域１ｃのシリコン基板１の表面からの深さより浅く形成されている。
【００２３】
メモリセルトランジスタＴｒｍは、ビット線方向に隣接するもの同士でソース／ドレインとして働く不純物拡散層１ａを共有している。さらに、メモリセルトランジスタは、選択ゲートトランジスタ間に電流経路が直列接続されるように設けられ、選択トランジスタにより選択される。ここではメモリセルトランジスタの電流経路に接続されるべき他方の選択ゲートトランジスタの図示を省略している。さらに、選択トランジスタの間に直列接続されるメモリセルトランジスタの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
【００２４】
次に、上記構成を製造する場合の製造工程について図４〜図１７も参照して説明する。
まず、図４に示すように、シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、フローティングゲートとなる多結晶シリコン膜５、ゲート間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７を積層形成する。さらに、多結晶シリコン膜７の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１８を積層形成する。この後、フォトリソグラフィ処理により、フォトレジスト１９を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜６を多結晶シリコン膜５上に形成した後、ゲート電極ＳＧ形成領域のゲート間絶縁膜６の一部を除去し、開口６ａを形成している。ゲート間絶縁膜６上に多結晶シリコン膜７を形成した際、この開口６ａ内に多結晶シリコン膜７が埋め込まれる。
【００２５】
次に、図５に示すように、ドライエッチング技術（例えばＲＩＥ（reactive ion etching）法）により、まずパターンニングしたフォトレジスト１９をマスクとしてシリコン窒化膜１８をエッチング加工し、続いてこれをハードマスクとして多結晶シリコン膜７、ゲート間絶縁膜６および多結晶シリコン膜５をエッチングする。この後、フォトレジスト１９を除去する。
【００２６】
次に、図６に示すように、ＲＴＯ処理を用いて酸化処理を施し、４ｎｍ程度の熱シリコン酸化膜を形成すると共に、ＬＰ−ＣＶＤ法により５ｎｍ程度のシリコン酸化膜を形成し、これにより、ゲート電極ＭＧおよびゲート電極ＳＧの側壁部にシリコン酸化膜９として形成される。
【００２７】
続いて、図７に示すように、メモリセルトランジスタおよび選択ゲートトランジスタのソース／ドレイン領域に相当する不純物拡散領域１ａ、１ｂを形成するためのイオン注入処理を実施し、この後、ＬＰ−ＣＶＤ法を用いて約５０ｎｍの膜厚のシリコン酸化膜１０を全面に渡って形成し、そのシリコン酸化膜１０をドライエッチング処理によりスペーサ１０ａを形成する加工を行う。シリコン酸化膜１０は、ゲート電極ＭＧ間およびゲート電極ＭＧとゲート電極ＳＧとの間の狭い部分にも形成される。ドライエッチング処理では、シリコン窒化膜１８の上面から少し下がった位置までエッチバックされるが、大部分は残った状態となる。この後、スペーサ１０ａをマスクとしてゲート電極ＳＧ間の部分にイオン注入処理を行って、不純物濃度が不純物拡散領域１ｂの不純物濃度より高く、シリコン基板１表面からの深さが不純物拡散領域１ｂのシリコン基板１表面からの深さより深い不純物拡散領域１ｃを形成しＬＤＤ構造とする。
【００２８】
次に、図８に示すように、リソグラフィ処理により、レジストをゲート電極ＳＧの間の領域のみを開口するパターンニングを行い、そのレジストをマスクとして弗酸系の薬液処理により上述したスペーサ１０ａを除去する。このとき、熱酸化によるシリコン酸化膜およびアニール処理を行っているシリコン酸化膜９はエッチングによる除去はされずに残った状態となる。
【００２９】
続いて、図９に示すように、ゲート電極ＭＧ、ＳＧの上部、ゲート電極ＭＧ−ＭＧ間のシリコン酸化膜１０の上面、ゲート電極ＳＧ−ＳＧ間のゲート電極ＳＧの側壁およびシリコン基板１の不純物拡散領域１ｂの表面を覆うように、ＬＰ−ＣＶＤ法により１０ｎｍ程度の膜厚のシリコン酸化膜１１を形成すると共に、シリコン酸化膜１１上に２０ｎｍ程度の膜厚のシリコン窒化膜１２を形成する。
【００３０】
この後、シリコン酸化膜１３として、ＣＶＤ法によりＢＰＳＧ膜をシリコン窒化膜１２の上から一対のゲート電極ＳＧ間を埋め込むことができる程度の膜厚で形成する。シリコン酸化膜１３の成膜後、ウェット酸化雰囲気で熱処理を行うことで、一対のゲート電極ＳＧ間の埋め込み性を高め、この後、ＣＭＰ(chemical mechanical polishing)法によりシリコン窒化膜１２をストッパ膜として平坦化処理を行うことで、一対のゲート電極ＳＧ間にシリコン酸化膜１３を埋め込んだ状態とする。
【００３１】
次に、図１０に示すように、シリコン窒化膜１２を上面からＲＩＥ法によりエッチング処理を行って、各ゲート電極ＭＧ、ＳＧの上面およびこれらに連なる部分のシリコン窒化膜１２を除去する。このとき、ゲート電極ＳＧが対向している部分の間に形成されているシリコン酸化膜１３およびゲート電極ＭＧ間やゲート電極ＭＧとＳＧとの間のシリコン酸化膜１０もエッチングされてそれらの上面の位置が多結晶シリコン膜７の上面よりも低い高さとなる。
【００３２】
この後、図１１に示すように、希弗酸処理等の酸化膜除去技術にて、制御ゲートとなる多結晶シリコン膜７の露出されている表面の自然酸化膜等を剥離して清浄化する。この状態では、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜９、１１およびＢＰＳＧ膜１３がさらにエッチングされて上面が低い位置となる。この後、プラズマスパッタ技術により金属シリサイド形成用のコバルト膜２０を形成する。
【００３３】
次に、図１２に示すように、金属シリサイド形成用に堆積したコバルト膜２０をアニール処理することでコバルトシリサイド膜８を形成する。アニール処理は、ＲＴＰ（rapid thermal processor）などのランプアニール技術を用いて行う。成膜したコバルト膜２０は、多結晶シリコン膜７と接触している部分だけがシリサイド化し、他の部分は無反応のまま残るので、これを剥離液により処理して除去する。この後、必要に応じて再びＲＴＰなどによるアニール処理を行って安定したコバルトシリサイド（ＣｏＳｉ２）膜８を形成する。
【００３４】
この後、図１３に示すように、ＬＰ−ＣＶＤ技術により８０ｎｍ程度の膜厚（ｄ１とする）のシリコン窒化膜１４ａを形成する。シリコン窒化膜１４ａは、ゲート電極ＭＧ、ＳＧの各コバルトシリサイド膜８を覆うと共に、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン酸化膜１０、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜９、１１、１３およびシリコン窒化膜１２を覆うように形成される。この場合、シリコン窒化膜１４ａの膜厚ｄ１が８０ｎｍであるから、ゲート電極ＳＧ−ＳＧ間のコバルトシリサイド膜８の側面部分での膜厚ｄ２つまりシリコン基板１の上面と平行な方向の膜厚ｄ２は、ほぼｄ１と等しい膜厚すなわち８０ｎｍ程度となっている。
【００３５】
次に、図１４に示すように、シリコン窒化膜１４ａにスペーサ加工を行ってスペーサ１４ｂを形成する。スペーサ加工は、ＲＩＥ処理によりゲート電極ＭＧ、ＳＧ上およびシリコン酸化膜１３上のシリコン窒化膜１４ａを除去する加工を行う。シリコン窒化膜１４ａは、一対のゲート電極ＳＧが対向する部分のコバルトシリサイド膜８の側面がエッチングされずに残り、これによってスペーサ１４ｂが形成される。このスペーサ１４ｂの幅寸法ｄ２は、前述のとおりシリコン窒化膜１４ａの成膜時の膜厚ｄ１にほぼ等しく、高さ寸法ｄ３はゲート電極ＳＧのコバルトシリサイド膜８の上面からシリコン酸化膜１３の上面までの高さにほぼ等しくなっている。
【００３６】
なお、上記したＲＩＥ処理では、シリコン酸化膜１３の上面部分がエッチングされて、スペーサ１４ｂで覆われていない面部にオーバーエッチングによる凹部が形成される。また、ゲート電極ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン酸化膜１０の上面には、シリコン窒化膜１４ａがエッチングされずに残るシリコン窒化膜１４ｃが存在している。
【００３７】
この後、図１５に示すように、ＬＰ−ＣＶＤ技術により３０ｎｍ程度の膜厚（ｄ４とする）のシリコン窒化膜１４ｄを積層形成して全体としてシリコン窒化膜１４とする。シリコン窒化膜１４ｄは、ゲート電極ＭＧ、ＳＧの各コバルトシリサイド膜８の上面を覆うと共に、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン窒化膜１４ｃ、ゲート電極ＳＧ−ＳＧ間のスペーサ１４ｂ、シリコン酸化膜９、１１、１３を覆うように形成される。
【００３８】
この場合、シリコン窒化膜１４ａの膜厚ｄ４が３０ｎｍであるから、ゲート電極ＳＧ−ＳＧ間のコバルトシリサイド膜８の側面部分での幅寸法ｄ５つまりシリコン基板１の上面と平行な方向の幅寸法ｄ５は、スペーサ１４ｂの幅寸法ｄ２とシリコン窒化膜１４ｄの膜厚ｄ４との和の寸法となるから、上記の膜厚の条件では１１０ｎｍ程度となっている。
【００３９】
つまり、シリコン窒化膜１４のゲート電極ＭＧ、ＳＧ上での膜厚ｄ４が３０ｎｍ程度であるのに対して、ゲート電極ＳＧ−ＳＧ間の部分では幅寸法ｄ５が１１０ｎｍ程度と大きい寸法に形成される。そして、上記の幅寸法ｄ５の部分は、一対のゲート電極ＳＧの双方に対向する位置に形成されるから、これによって、シリコン窒化膜１４がシリコン酸化膜１３の上面と接する部分に形成される凹部１４ｅの幅寸法Ｂは、ゲート電極ＳＧ間の間隔寸法Ｄに対して、それよりも幅寸法ｄ５の２倍の寸法を差し引いた値となる（Ｂ＝Ｄ−２×ｄ５）。
【００４０】
次に、図１６に示すように、プラズマＣＶＤ法により層間絶縁膜としてのシリコン酸化膜１５を膜厚４００ｎｍ程度で成膜し、その後ＣＭＰ処理を行って平坦化する。なお、ＣＭＰ処理は省略することができる。また、このシリコン酸化膜１５の形成では、次のように２回に分けて形成することもできる。すなわち、まず、シリコン窒化膜１４がシリコン酸化膜１３と接する部分に形成されている凹部１４ｅにシリコン酸化膜１５を埋め込む程度の膜厚で成膜し、シリコン窒化膜１４をストッパとしてＣＭＰ処理により平坦化を行って凹部に埋め込んだ状態とする。次に、層間絶縁膜として所定膜厚たとえば４００ｎｍ程度を有するシリコン酸化膜１５を成膜する。これによって、図示の状態の構成を得ることができる。
【００４１】
続いて、リソグラフィ処理により、フォトレジスト２１をパターンニングしてビット線コンタクトのコンタクトホール１６形成用の開口部２１ａを形成する。開口部２１ａの幅寸法Ａは、一対のゲート電極ＳＧ間の間隔寸法Ｄよりも小さく、且つシリコン窒化膜１４の凹部１４ｅの幅寸法Ｂよりも大きく設定されている。そして、開口部２１ａのパターンニングの際には、シリコン窒化膜１４の凹部１４ｅが含まれる範囲で位置合わせが行われていれば良く、この条件を満たせば、後述するように確実にコンタクトホール１６を形成することができる。
【００４２】
次に、図１７に示すように、フォトレジスト２１をマスクとしてＲＩＥ技術によりシリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１を貫通し、シリコン基板１の表面を露出するようにコンタクトホール１６の形成を行う。このとき、コンタクトホール１６は、シリコン酸化膜１５の部分であるホール上部１６ａでは開口部２１ａの幅寸法Ａに対応した幅寸法となっているが、シリコン窒化膜１４部分より下の部分であるホール下部１６ｂでは、シリコン窒化膜１４のエッチング速度の差に起因して、自己整合的に開口幅が狭くなり、凹部１４ｅの幅寸法で制限されるので幅寸法Ｂとなる。
【００４３】
この後、図３に示しているように、コンタクトホール１６内に導体を埋め込みコンタクトプラグ１７を形成する。コンタクトプラグ１７は、例えばＴｉＮなどのバリアメタル１７ａを成膜した後にタングステン（Ｗ）や銅（Ｃｕ）などの導体を成膜し、ＣＭＰ処理などによりコンタクトホール１６内に埋め込んだ状態に形成される。以後、図示はしないが、この上層への多層配線プロセスへ続く。
【００４４】
図１８は、上記した製造工程において、コンタクトホール１６の形成工程で、フォトリソグラフィ処理によるフォトレジストのパターンニングがずれた場合のコンタクトプラグ１７Ａの形状を示したものである。この場合には、位置ずれを起こしているコンタクトホール１６Ａは、フォトレジストのパターンずれに伴ってホール上部１６ｃが前述した標準的な位置に形成されたホール上部１６ａに対してずれた位置に形成されるが、ホール下部１６ｂは、シリコン窒化膜１４の凹部１４ｅの自己整合的な作用により位置ずれをおこしていないときと同じ位置に形成される。
【００４５】
このような本実施形態によれば、シリコン窒化膜１４を、ゲート電極ＭＧ、ＳＧ上では比較的薄い膜厚（ｄ４＝３０ｎｍ）で形成し、ゲート電極ＳＧ−ＳＧ間ではゲート電極ＳＧが対向する部分のコバルトシリサイド層８の部分の側壁に横方向に膜厚（ｄ５＝１１０ｎｍ）が厚く設定されたスペーサ状の部分１４ｓを有する形状としたので、コンタクトホール１６の形成を自己整合的に行うことができるようになる。
【００４６】
すなわち、コンタクトホール１６の形状は、ホール下部１６ｂのシリコン基板１の表面に達する部分での開口幅Ｂが、シリコン窒化膜１４のスペーサ状に厚く形成された部分１４ｓによって凹部１４ｅに規制するように常に決まった位置に自己整合的に形成できる。したがって、コンタクトホール１６の形成のためのフォトレジスト２１の開口部２１ａの位置が多少ずれていたとしても自己整合的に形成するホール下部１６ｂの位置からずれていなければ確実にコンタクトホール１６を形成することができる。
【００４７】
また、シリコン窒化膜１４を形成しているので、フォトレジスト２１の開口部２１ａの形成位置がゲート電極ＳＧ−ＳＧ間からずれない範囲であれば、ゲート電極ＳＧにダメージを与えることなくコンタクトホール１６を形成することができる。これにより、選択ゲートトランジスタのゲート電極ＳＧとコンタクトプラグ１７との距離が近づきすぎることを防止でき、ゲート電極ＳＧとコンタクトプラグ１７との間のリーク電流の発生を防止できる。
【００４８】
また、シリコン基板１表面からの深さが浅い不純物拡散領域１ｂの不純物拡散領域１ｃと重複していない領域がシリコン窒化膜１２およびシリコン酸化膜９、１１で覆われており、コンタクトホール１６のホール下部１６ｂは隣接するシリコン窒化膜１４の凹部１４ｅ間に自己整合的に形成されるため、コンタクトプラグ１７の下面が上記不純物拡散領域１ｂの不純物拡散領域１ｃと重複していない領域に接触することを防止でき、コンタクトプラグ１７から不純物拡散領域１ｂを介してシリコン基板１に流れるジャンクションリーク電流の発生を防止できる。
【００４９】
また、シリコン窒化膜１２の形成時に、下地としてシリコン酸化膜１１を形成するので、シリコン窒化膜１２が直接シリコン基板１に接触する状態を避けた構成とすることができ、これによってシリコン基板１に対する応力ひずみなどの悪影響が及ぶのを防止することができる。
【００５０】
さらに、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間に、シリコン酸化膜１０を埋め込み形成し、シリコン窒化膜１２、１４を設けない構成としているので、シリコン酸化膜１０よりも誘電率が大きいシリコン窒化膜１２が埋め込み形成されている場合に比べてメモリセルトランジスタにおける寄生容量の低減を図ることができ、メモリセル間での誤動作を防止し電気的に安定した動作を行わせることができる。
【００５１】
また、シリコン窒化膜１２、１４を設けることで、不純物や水分が下層側に進入するのを防止でき、また、コバルトシリサイド膜８とシリコン酸化膜１５などの絶縁膜との反応を抑制することができる。またシリコン窒化膜１４は、エッチング処理やＣＭＰ処理におけるストッパとしても機能するので、加工工程で有効に利用することができる。
【００５２】
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態では、メモリセルのゲート電極ＭＧの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、シリサイド膜を形成する金属は、Ｎｉ、Ｐｔ，Ｔｉ，Ｔａ，Ｗを用いる事でも同様の効果を得ることができる。また、電極上のシリコン窒化膜１４については、電極の耐熱性に応じて成膜方法を変えるべきであり、本実施例ではＬＰ−ＣＶＤ法を用いたが、より低温プロセスが必要ならば、プラズマＣＶＤによる成膜を用いても良い。
【００５３】
また、前記電極上のシリコン酸化膜の膜厚については、メモリセルにおいて隣接するワード線の電極上部の間口寸法の５０％以上の膜厚を必要とする。これは、間口寸法の５０％以上の膜厚があれば、原理的に必ず間口を閉じることができるためである。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【図１４】製造工程の一段階における模式的な縦断面図（その１１）
【図１５】製造工程の一段階における模式的な縦断面図（その１２）
【図１６】製造工程の一段階における模式的な縦断面図（その１３）
【図１７】製造工程の一段階における模式的な縦断面図（その１４）
【図１８】コンタクトホールの位置がずれた場合の図３相当図
【符号の説明】
【００５５】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、８はコバルトシリサイド膜（金属シリサイド層）、１０はシリコン酸化膜、１１はシリコン酸化膜、１２はシリコン窒化膜、１３はシリコン酸化膜、１４はシリコン窒化膜、１６はコンタクトホール、１７はコンタクトプラグ、ＭＧはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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