(57)【要約】【課題】ローパスフィルタの阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくする。【解決手段】積層型ローパスフィルタ１は、積層基板２０と、積層基板２０の外周部に配置された入力端子、出力端子およびグランド用端子２５と、直列に接続されて、入力端子と出力端子との間に設けられたインダクタ１１，１２と、積層基板２０内に形成された第１ないし第５のキャパシタと、積層基板２０内に設けられたグランド用導体層４４１と、積層基板２０内に形成された導電部とを備えている。導電部は、グランド用端子２５に接続された導体層３２３と、複数のスルーホールによって構成された導電路５４とによって構成され、グランド用導体層４４１とグランド用端子２５との間の最短距離よりも長い経路でグランド用導体層４４１とグランド用端子２５とを接続している。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層基板と、
前記積層基板の外周部に配置された入力端子、出力端子およびグランド用端子と、
それぞれ前記積層基板内に設けられた少なくとも１つの導体層を用いて構成され、直列に接続されて、回路構成上、前記入力端子と出力端子との間に設けられた第１のインダクタおよび第２のインダクタと、
前記積層基板内に設けられた第１ないし第５のキャパシタと、
前記積層基板内に設けられたグランド用導体層と、
前記積層基板内に設けられ、前記グランド用導体層と前記グランド用端子とを接続する導電部とを備え、
回路構成上、前記第１のインダクタと第２のインダクタのうち第１のインダクタの方が前記入力端子に近い位置に配置され、
前記第１および第２のインダクタは、それぞれ、信号が入力される入力端と信号を出力する出力端とを有し、
前記第１のインダクタの出力端は、前記第２のインダクタの入力端に接続され、
前記第１のキャパシタは、前記第１のインダクタに対して並列に接続され、
前記第２のキャパシタは、前記第２のインダクタに対して並列に接続され、
前記第３のキャパシタは、前記第１のインダクタの出力端および第２のインダクタの入力端と、前記グランド用導体層とを接続し、
前記第４のキャパシタは、前記第１のインダクタの入力端と前記グランド用導体層とを接続し、
前記第５のキャパシタは、前記第２のインダクタの出力端と前記グランド用導体層とを接続し、
前記導電部は、前記グランド用導体層と前記グランド用端子との間の最短距離よりも長い経路で前記グランド用導体層と前記グランド用端子とを接続することを特徴とする積層型ローパスフィルタ。
【請求項２】
前記積層基板は、前記外周部として、上面と底面と側面とを有し、
前記グランド用導体層は、前記上面と底面のうち底面により近い位置に配置され、
前記グランド用端子は側面に配置され、
前記導電部は、前記積層基板内に設けられ前記グランド用端子に接続された接続用導体層と、前記接続用導体層と前記グランド用導体層とを接続する導電路とを有し、
前記接続用導体層は、前記グランド用導体層と前記積層基板の上面との間に配置され、
前記導電路は、前記積層基板内に設けられた少なくとも１つのスルーホールを用いて構成され、前記積層基板における積層方向に延びていることを特徴とする請求項１記載の積層型ローパスフィルタ。
【請求項３】
前記導電路は、前記積層基板内における前記第１のインダクタと第２のインダクタの間の空間を通過していることを特徴とする請求項２記載の積層型ローパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板を用いて構成された積層型ローパスフィルタに関する。
【背景技術】
【０００２】
近年、携帯電話機やノート型パーソナルコンピュータに代表される携帯用の電子機器では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記電子機器における電子部品の一つに、ローパスフィルタがある。このローパスフィルタにおいても、小型化、薄型化が要求されている。そこで、例えば特許文献１ないし４に示されるように、積層基板を用いてローパスフィルタを構成することが提案されている。このように積層基板を用いて構成されたローパスフィルタを、本出願において積層型ローパスフィルタと呼ぶ。
【０００３】
ローパスフィルタにおいて急峻な減衰特性を得るためには、ローパスフィルタの次数は５次以上であることが好ましい。５次のローパスフィルタは、例えば、直列に接続された第１および第２のインダクタと、この２つのインダクタの接続点とグランドとの間に設けられたキャパシタと、第１のインダクタにおける上記接続点とは反対側の端部とグランドとの間に設けられたキャパシタと、第２のインダクタにおける上記接続点とは反対側の端部とグランドとの間に設けられたキャパシタとを含んでいる。
【０００４】
また、より急峻な減衰特性を得ることのできるローパスフィルタとしては逆チェビシェフ型のローパスフィルタやエリプティック（連立チェビシェフ）型のローパスフィルタが知られている。逆チェビシェフ型のローパスフィルタやエリプティック型のローパスフィルタでは、阻止帯域に少なくとも１つの減衰極が現れる。
【０００５】
【特許文献１】特開平５−２５９７０３号公報
【特許文献２】特開平５−２９９９６２号公報
【特許文献３】特開平６−９７７０１号公報
【特許文献４】特開２０００−１０１３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ローパスフィルタが使用される信号経路では、ローパスフィルタの阻止帯域に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合がある。このような場合の例としては、第１の周波数帯域を使用する第１の通信方式と、第１の周波数帯域よりも周波数の高い第２の周波数帯域を使用する第２の通信方式とに対応可能な通信装置において、第１の通信方式の受信信号の経路に、第１の周波数帯域の信号を通過させ、第２の周波数帯域の信号を遮断するローパスフィルタが使用される場合が挙げられる。このような場合には、ローパスフィルタが使用される受信信号の経路において、ローパスフィルタの阻止帯域中に存在する第２の周波数帯域における減衰量を特に大きくすることが要求される場合がある。
【０００７】
上述のように、ローパスフィルタが使用される信号経路において、ローパスフィルタの阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合、ローパスフィルタに対して直列に、特定の狭い周波数帯域における減衰量を大きくするためのノッチフィルタを設けることが考えられる。しかし、その場合には、ローパスフィルタの通過帯域における挿入損失が大きくなるという問題が生じる。
【０００８】
なお、特許文献１には、外部電極の長さを変えて、外部電極部分に生じるインダクタンスを調整することによって、通過帯域に最も近い減衰極の周波数を調整する技術が記載されている。しかし、ローパスフィルタが使用される信号経路において、ローパスフィルタの阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合、通常、その特定の狭い周波数帯域は、通過帯域に最も近い減衰極が現れる周波数から、遮断周波数の数倍程度の周波数までの範囲内に存在する。このような場合には、通過帯域に最も近い減衰極を利用して、阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることは困難である。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ローパスフィルタの阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることを可能にした積層型ローパスフィルタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の積層型ローパスフィルタは、積層された複数の誘電体層を含む積層基板と、積層基板の外周部に配置された入力端子、出力端子およびグランド用端子と、それぞれ積層基板内に設けられた少なくとも１つの導体層を用いて構成され、直列に接続されて、回路構成上、入力端子と出力端子との間に設けられた第１のインダクタおよび第２のインダクタと、積層基板内に設けられた第１ないし第５のキャパシタと、積層基板内に設けられたグランド用導体層と、積層基板内に設けられ、グランド用導体層とグランド用端子とを接続する導電部とを備えている。
【００１１】
本発明の積層型ローパスフィルタにおいて、回路構成上、第１のインダクタと第２のインダクタのうち第１のインダクタの方が入力端子に近い位置に配置されている。第１および第２のインダクタは、それぞれ、信号が入力される入力端と信号を出力する出力端とを有し、第１のインダクタの出力端は第２のインダクタの入力端に接続されている。第１のキャパシタは第１のインダクタに対して並列に接続され、第２のキャパシタは第２のインダクタに対して並列に接続されている。第３のキャパシタは、第１のインダクタの出力端および第２のインダクタの入力端と、グランド用導体層とを接続している。第４のキャパシタは、第１のインダクタの入力端とグランド用導体層とを接続している。第５のキャパシタは、第２のインダクタの出力端とグランド用導体層とを接続している。導電部は、グランド用導体層とグランド用端子との間の最短距離よりも長い経路でグランド用導体層とグランド用端子とを接続している。
【００１２】
本発明の積層型ローパスフィルタでは、阻止帯域に第１および第２の減衰極が現れる。第２の減衰極が現れる周波数は、第１の減衰極が現れる周波数よりも高い。第２の減衰極が現れる周波数は、導電部のインダクタンス成分に依存する。本発明では、導電部が、グランド用導体層とグランド用端子との間の最短距離よりも長い経路でグランド用導体層とグランド用端子とを接続している。そのため、導電部のインダクタンス成分は、グランド用導体層とグランド用端子とが最短距離の経路で接続される場合における、その最短距離の経路のインダクタンス成分に比べて大きくなる。その結果、本発明では、グランド用導体層とグランド用端子とが最短距離の経路で接続される場合に比べて、第２の減衰極が現れる周波数が低くなる。
【００１３】
本発明の積層型ローパスフィルタにおいて、積層基板は、外周部として、上面と底面と側面とを有し、グランド用導体層は、上面と底面のうち底面により近い位置に配置され、グランド用端子は側面に配置されていてもよい。この場合、導電部は、積層基板内に設けられグランド用端子に接続された接続用導体層と、接続用導体層とグランド用導体層とを接続する導電路とを有し、接続用導体層は、グランド用導体層と積層基板の上面との間に配置され、導電路は、積層基板内に設けられた少なくとも１つのスルーホールを用いて構成され、積層基板における積層方向に延びていてもよい。
【００１４】
また、本発明の積層型ローパスフィルタにおいて、導電路は、積層基板内における第１のインダクタと第２のインダクタの間の空間を通過していてもよい。
【発明の効果】
【００１５】
本発明の積層型ローパスフィルタでは、導電部が、グランド用導体層とグランド用端子との間の最短距離よりも長い経路でグランド用導体層とグランド用端子とを接続していることにより、グランド用導体層とグランド用端子とが最短距離の経路で接続される場合に比べて、第２の減衰極が現れる周波数が低くなる。これにより、本発明によれば、ローパスフィルタの阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図３を参照して、本発明の一実施の形態に係る積層型ローパスフィルタの回路構成について説明する。図３に示したように、本実施の形態に係る積層型ローパスフィルタ１は、信号が入力される入力端子２と、信号を出力する出力端子３と、２つのインダクタ１１，１２と、５つのキャパシタ１３〜１７と、導電部６とを備えている。
【００１７】
インダクタ１１，１２は、直列に接続されて、回路構成上、入力端子２と出力端子３との間に設けられている。回路構成上、インダクタ１１，１２のうちインダクタ１１の方が入力端子２に近い位置に配置されている。インダクタ１１は本発明における第１のインダクタに対応し、インダクタ１２は本発明における第２のインダクタに対応する。インダクタ１１，１２は、それぞれ、信号が入力される入力端と信号を出力する出力端とを有している。インダクタ１１の入力端は入力端子２に接続されている。インダクタ１１の出力端はインダクタ１２の入力端に接続されている。インダクタ１２の出力端は出力端子３に接続されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【００１８】
キャパシタ１６は、インダクタ１１に対して並列に接続されている。キャパシタ１７は、インダクタ１２に対して並列に接続されている。キャパシタ１６は本発明における第１のキャパシタに対応し、キャパシタ１７は本発明における第２のキャパシタに対応する。
【００１９】
回路構成上、キャパシタ１３は、インダクタ１１とインダクタ１２の接続点とグランドとの間に設けられている。キャパシタ１３は、互いに反対側の端である第１端と第２端とを有している。キャパシタ１３の第１端はインダクタ１１とインダクタ１２の接続点に接続され、キャパシタ１３の第２端は導電部６を介してグランドに接続されている。キャパシタ１３は本発明おける第３のキャパシタに対応する。
【００２０】
回路構成上、キャパシタ１４は、インダクタ１１の入力端とグランドとの間に設けられている。キャパシタ１４は、互いに反対側の端である第１端と第２端とを有している。キャパシタ１４の第１端はインダクタ１１の入力端に接続され、キャパシタ１４の第２端は導電部６を介してグランドに接続されている。キャパシタ１４は本発明おける第４のキャパシタに対応する。
【００２１】
回路構成上、キャパシタ１５は、インダクタ１２の出力端とグランドとの間に設けられている。キャパシタ１５は、互いに反対側の端である第１端と第２端とを有している。キャパシタ１５の第１端はインダクタ１２の出力端に接続され、キャパシタ１５の第２端は導電部６を介してグランドに接続されている。キャパシタ１５は本発明おける第５のキャパシタに対応する。
【００２２】
導電部６は、互いに反対側の端である第１端と第２端とを有している。導電部６の第１端はキャパシタ１３，１４，１５の各第２端に接続され、導電部６の第２端はグランドに接続されている。導電部６はインダクタンス成分を有している。そのため、図３では、導電部６を、インダクタを示す記号を用いて表している。
【００２３】
積層型ローパスフィルタ１は、５次の逆チェビシェフ型または５次のエリプティック型のローパスフィルタの回路構成を有している。この積層型ローパスフィルタ１では、入力端子２に信号が入力されると、そのうちの所定の遮断周波数以下の周波数の信号が選択的に積層型ローパスフィルタ１を通過し、出力端子３から出力される。この積層型ローパスフィルタ１では、阻止帯域に２つの減衰極が現れる。
【００２４】
次に、図１および図２を参照して、積層型ローパスフィルタ１の構造の概略について説明する。図１は、積層型ローパスフィルタ１の主要部分を示す斜視図である。図２は、積層型ローパスフィルタ１の外観を示す斜視図である。
【００２５】
積層型ローパスフィルタ１は、積層型ローパスフィルタ１の構成要素を一体化するための積層基板２０を備えている。後で詳しく説明するが、積層基板２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ１１，１２は、いずれも、積層基板２０内の少なくとも１つの導体層を用いて構成されて、積層基板２０内に設けられている。キャパシタ１３〜１７は、いずれも、積層基板２０内の少なくとも２つの導体層とそれらの間に配置された誘電体層とを用いて構成されて、積層基板２０内に設けられている。
【００２６】
図２に示したように、積層基板２０は、外周部として、上面２０ａと、底面２０ｂと、側面２０ｃ，２０ｄ，２０ｅ，２０ｆを有する直方体形状をなしている。積層型ローパスフィルタ１は、側面２０ｃに配置された入力端子２２と、側面２０ｃとは反対側の側面２０ｄに配置された出力端子２３と、側面２０ｅに配置された端子２４と、側面２０ｅとは反対側の側面２０ｆに配置されたグランド用端子２５と、底面２０ｂに配置された底面端子２６とを備えている。入力端子２２は図３における入力端子２に対応し、出力端子２３は図３における出力端子３に対応する。端子２４は図３に示した回路に接続されていない端子である。グランド用端子２５はグランドに接続される。底面端子２６は、端子２４，２５に接続されている。
【００２７】
次に、図４ないし図８を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。図４において（ａ）〜（ｃ）は、それぞれ、上から１層目ないし３層目の誘電体層の上面を示している。図５において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。図６において（ａ）〜（ｃ）は、それぞれ、上から７層目ないし９層目の誘電体層の上面を示している。図７において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。図８において（ａ）、（ｂ）は、それぞれ、上から１３層目、１４層目の誘電体層の上面を示している。
【００２８】
図４（ａ）に示した１層目の誘電体層３１の上面には導体層は形成されていない。図４（ｂ）に示した２層目の誘電体層３２の上面には、インダクタ用導体層３２１，３２２と、接続用導体層３２３とが形成されている。導体層３２１の一端部は入力端子２２に接続される。この導体層３２１の一端部は、インダクタ１１の入力端となる。導体層３２１は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３２２の一端部は出力端子２３に接続される。この導体層３２２の一端部は、インダクタ１２の出力端となる。導体層３２２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３２３は、上方から見たときに、導体層３２１と導体層３２２の間に配置されている。導体層３２３の一端部はグランド用端子２５に接続される。
【００２９】
また、誘電体層３２には、導体層３２１における他端部の近傍の部分に接続されたスルーホール３２４と、導体層３２２における他端部の近傍の部分に接続されたスルーホール３２５と、導体層３２３における他端部の近傍の部分に接続されたスルーホール３２６とが形成されている。
【００３０】
図４（ｃ）に示した３層目の誘電体層３３の上面には、インダクタ用導体層３３１，３３２と、導体層３３３とが形成されている。導体層３３１における一端部の近傍の部分にはスルーホール３２４が接続されている。導体層３３１は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３３２における一端部の近傍の部分にはスルーホール３２５が接続されている。導体層３３２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。
【００３１】
また、誘電体層３３には、導体層３３１における他端部の近傍の部分に接続されたスルーホール３３４と、導体層３３２における他端部の近傍の部分に接続されたスルーホール３３５と、導体層３３３に接続されたスルーホール３３６とが形成されている。スルーホール３３６は、スルーホール３２６に接続されている。
【００３２】
図５（ａ）に示した４層目の誘電体層３４の上面には、インダクタ用導体層３４１，３４２と、導体層３４３とが形成されている。導体層３４１における一端部の近傍の部分にはスルーホール３３４が接続されている。導体層３４１は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３４２における一端部の近傍の部分にはスルーホール３３５が接続されている。導体層３４２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。
【００３３】
また、誘電体層３４には、導体層３４１における他端部の近傍の部分に接続されたスルーホール３４４と、導体層３４２における他端部の近傍の部分に接続されたスルーホール３４５と、導体層３４３に接続されたスルーホール３４６とが形成されている。スルーホール３４６は、スルーホール３３６に接続されている。導体層３４１においてスルーホール３４４に接続された部分は、インダクタ１１の出力端となる。導体層３４２においてスルーホール３４５に接続された部分は、インダクタ１２の入力端となる。
【００３４】
インダクタ１１は、導体層３２１，３３１，３４１とスルーホール３２４，３３４とを用いて構成されている。このインダクタ１１は、上方から見たときに、入力端から出力端に向けて時計回り方向に回転するように延びている。インダクタ１２は、導体層３２２，３３２，３４２とスルーホール３２５，３３５とを用いて構成されている。このインダクタ１２は、上方から見たときに、入力端から出力端に向けて反時計回り方向に回転するように延びている。
【００３５】
図５（ｂ）に示した５層目の誘電体層３５の上面には、導体層３５１，３５２，３５３が形成されている。また、誘電体層３５には、導体層３５１に接続されたスルーホール３５４と、導体層３５２に接続されたスルーホール３５５と、導体層３５３に接続されたスルーホール３５６とが形成されている。スルーホール３５４，３５５，３５６は、それぞれスルーホール３４４，３４５，３４６に接続されている。
【００３６】
図５（ｃ）に示した６層目の誘電体層３６の上面には、導体層３６１，３６２，３６３が形成されている。また、誘電体層３６には、導体層３６１に接続されたスルーホール３６４と、導体層３６２に接続されたスルーホール３６５と、導体層３６３に接続されたスルーホール３６６とが形成されている。スルーホール３６４，３６５，３６６は、それぞれスルーホール３５４，３５５，３５６に接続されている。
【００３７】
図６（ａ）に示した７層目の誘電体層３７の上面には、導体層３７１，３７２，３７３が形成されている。また、誘電体層３７には、導体層３７１に接続されたスルーホール３７４と、導体層３７２に接続されたスルーホール３７５と、導体層３７３に接続されたスルーホール３７６とが形成されている。スルーホール３７４，３７５，３７６は、それぞれスルーホール３６４，３６５，３６６に接続されている。
【００３８】
図６（ｂ）に示した８層目の誘電体層３８の上面には、導体層３８１，３８２，３８３が形成されている。また、誘電体層３８には、導体層３８１に接続されたスルーホール３８４と、導体層３８２に接続されたスルーホール３８５と、導体層３８３に接続されたスルーホール３８６とが形成されている。スルーホール３８４，３８５，３８６は、それぞれスルーホール３７４，３７５，３７６に接続されている。
【００３９】
図６（ｃ）に示した９層目の誘電体層３９の上面には、キャパシタ用導体層３９１が形成されている。導体層３９１には、スルーホール３８４，３８５が接続されている。また、誘電体層３９には、スルーホール３８６に接続されたスルーホール３９６と、導体層３９１に接続されたスルーホール３９８とが形成されている。
【００４０】
図７（ａ）に示した１０層目の誘電体層４０の上面には、キャパシタ用導体層４０１，４０２と、導体層４０３，４０７とが形成されている。導体層４０１は入力端子２２に接続される。導体層４０２は出力端子２３に接続される。また、誘電体層４０には、導体層４０３に接続されたスルーホール４０６と、導体層４０７に接続されたスルーホール４０８とが形成されている。スルーホール４０６，４０８は、それぞれスルーホール３９６，３９８に接続されている。
【００４１】
図７（ｂ）に示した１１層目の誘電体層４１の上面には、キャパシタ用導体層４１１が形成されている。また、誘電体層４１には、スルーホール４０６に接続されたスルーホール４１６と、スルーホール４０８および導体層４１１に接続されたスルーホール４１８とが形成されている。
【００４２】
図７（ｃ）に示した１２層目の誘電体層４２の上面には、キャパシタ用導体層４２１，４２２と、導体層４２３，４２７とが形成されている。導体層４２１は入力端子２２に接続される。導体層４２２は出力端子２３に接続される。また、誘電体層４２には、導体層４２３に接続されたスルーホール４２６と、導体層４２７に接続されたスルーホール４２８とが形成されている。スルーホール４２６，４２８は、それぞれスルーホール４１６，４１８に接続されている。
【００４３】
図８（ａ）に示した１３層目の誘電体層４３の上面には、キャパシタ用導体層４３１，４３２，４３７と、導体層４３３とが形成されている。導体層４３１は入力端子２２に接続される。導体層４３２は出力端子２３に接続される。導体層４３７には、スルーホール４２８が接続されている。また、誘電体層４３には、導体層４３３に接続されたスルーホール４３６が形成されている。スルーホール４３６はスルーホール４２６に接続されている。
【００４４】
図８（ｂ）に示した１４層目の誘電体層４４の上面には、グランド用導体層４４１が形成されている。導体層４４１には、スルーホール４３６が接続されている。
【００４５】
上述の１層目ないし１４層目の誘電体層３１〜４４および導体層が積層されて、図１および図２に示した積層基板２０が形成される。図２に示した端子２２〜２６は、この積層基板２０の外周部に形成される。
【００４６】
なお、本実施の形態において、積層基板２０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
【００４７】
以下、図１も参照して、積層基板２０の内部の構成について更に説明する。前述のように、インダクタ１１は、導体層３２１，３３１，３４１とスルーホール３２４，３３４とを用いて構成されている。また、インダクタ１２は、導体層３２２，３３２，３４２とスルーホール３２５，３３５とを用いて構成されている。スルーホール３４４，３５４，３６４，３７４，３８４は、図１に示した導電路５１を構成している。この導電路５１は、インダクタ１１の出力端と導体層３９１とを接続している。また、スルーホール３４５，３５５，３６５，３７５，３８５は、図１に示した導電路５２を構成している。この導電路５２は、インダクタ１２の入力端と導体層３９１とを接続している。
【００４８】
導体層４０１は、誘電体層３９を介して導体層３９１に対向していると共に、誘電体層４０を介して導体層４１１に対向している。導体層４２１は、誘電体層４１を介して導体層４１１に対向している。導体層３９１，４０１，４１１，４２１と誘電体層３９，４０，４１によって、図３におけるキャパシタ１６が構成されている。
【００４９】
導体層４０２は、誘電体層３９を介して導体層３９１に対向していると共に、誘電体層４０を介して導体層４１１に対向している。導体層４２２は、誘電体層４１を介して導体層４１１に対向している。導体層３９１，４０２，４１１，４２２と誘電体層３９，４０，４１によって、図３におけるキャパシタ１７が構成されている。
【００５０】
スルーホール３９８，４０８，４１８，４２８は、図１に示した導電路５３を構成している。この導電路５３は、導体層３９１と導体層４３７とを接続している。導体層４３７は、誘電体層４３を介して導体層４４１に対向している。導体層４３７，４４１と誘電体層４３によって、図３におけるキャパシタ１３が構成されている。キャパシタ１３は、インダクタ１１の出力端およびインダクタ１２の入力端と、グランド用導体層４４１とを接続している。
【００５１】
導体層４３１，４３２は、誘電体層４３を介して導体層４４１に対向している。導体層４３１，４４１と誘電体層４３によって、図３におけるキャパシタ１４が構成されている。導体層４３１は、入力端子２２を介してインダクタ用導体層３２１の一端部に接続されている。従って、キャパシタ１４は、インダクタ１１の入力端とグランド用導体層４４１とを接続している。
【００５２】
また、導体層４３２，４４１と誘電体層４３によって、図３におけるキャパシタ１５が構成されている。導体層４３２は、出力端子２３を介してインダクタ用導体層３２２の一端部に接続されている。従って、キャパシタ１５は、インダクタ１２の出力端とグランド用導体層４４１とを接続している。
【００５３】
グランド用導体層４４１は、積層基板２０の上面２０ａと底面２０ｂのうち底面２０ｂにより近い位置に配置されている。グランド用端子２５に接続された接続用導体層３２３は、グランド用導体層４４１と積層基板２０の上面２０ａとの間に配置されている。導電部６は、積層基板２０内に設けられ、グランド用導体層４４１とグランド用端子２５とを接続している。導電部６は、導体層３２３と導電路５４とによって構成されている。導電路５４は、積層基板２０内に設けられた少なくとも１つのスルーホールを用いて構成され、積層基板２０における積層方向に延びている。本実施の形態では、導電路５４は、直列に接続されたスルーホール３２６，３３６，３４６，３５６，３６６，３７６，３８６，３９６，４０６，４１６，４２６，４３６によって構成されている。導電路５４は、接続用導体層３２３とグランド用導体層４４１とを接続している。
【００５４】
以下、比較例の積層型ローパスフィルタ１０１と比較しながら、本実施の形態に係る積層型ローパスフィルタ１の作用および効果について説明する。始めに、図９を参照して、比較例の積層型ローパスフィルタ１０１の回路構成について説明する。図９に示したように、比較例の積層型ローパスフィルタ１０１は、本実施の形態に係る積層型ローパスフィルタ１における導電部６の代わりに導電部１０６を備えている。この導電部１０６は、キャパシタ１３，１４，１５の各第２端とグランド用端子とを最短距離で接続するものである。
【００５５】
また、比較例の積層型ローパスフィルタ１０１は、積層型ローパスフィルタ１０１の構成要素を一体化するための積層基板２０を備えている。比較例の積層型ローパスフィルタ１０１の外観は、本実施の形態に係る積層型ローパスフィルタ１と同様に、図２に示したようになっている。ただし、比較例の積層型ローパスフィルタ１０１では、端子２５の他に端子２４も、グランドに接続されるグランド用端子になっている。
【００５６】
次に、図１０ないし図１４を参照して、比較例の積層型ローパスフィルタ１０１の積層基板２０における誘電体層と導体層について説明する。図１０において（ａ）〜（ｃ）は、それぞれ、上から１層目ないし３層目の誘電体層の上面を示している。図１１において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。図１２において（ａ）〜（ｃ）は、それぞれ、上から７層目ないし９層目の誘電体層の上面を示している。図１３において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。図１４において（ａ）、（ｂ）は、それぞれ、上から１３層目、１４層目の誘電体層の上面を示している。
【００５７】
図１０（ａ）に示した１層目の誘電体層６１の上面には導体層は形成されていない。図１０（ｂ）に示した２層目の誘電体層６２の上面には、本実施の形態におけるインダクタ用導体層３２１，３２２と同様のインダクタ用導体層６２１，６２２が形成されている。また、誘電体層６２には、本実施の形態におけるスルーホール３２４，３２５と同様のスルーホール６２４，６２５が形成されている。
【００５８】
図１０（ｃ）に示した３層目の誘電体層６３の上面には、本実施の形態におけるインダクタ用導体層３３１，３３２と同様のインダクタ用導体層６３１，６３２が形成されている。また、誘電体層６３には、本実施の形態におけるスルーホール３３４，３３５と同様のスルーホール６３４，６３５が形成されている。
【００５９】
図１１（ａ）に示した４層目の誘電体層６４の上面には、本実施の形態におけるインダクタ用導体層３４１，３４２と同様のインダクタ用導体層６４１，６４２が形成されている。また、誘電体層６４には、本実施の形態におけるスルーホール３４４，３４５と同様のスルーホール６４４，６４５が形成されている。
【００６０】
図１１（ｂ）に示した５層目の誘電体層６５の上面には、本実施の形態における導体層３５１，３５２と同様の導体層６５１，６５２が形成されている。また、誘電体層６５には、本実施の形態におけるスルーホール３５４，３５５と同様のスルーホール６５４，６５５が形成されている。
【００６１】
図１１（ｃ）に示した６層目の誘電体層６６の上面には、本実施の形態における導体層３６１，３６２と同様の導体層６６１，６６２が形成されている。また、誘電体層６６には、本実施の形態におけるスルーホール３６４，３６５と同様のスルーホール６６４，６６５が形成されている。
【００６２】
図１２（ａ）に示した７層目の誘電体層６７の上面には、本実施の形態における導体層３７１，３７２と同様の導体層６７１，６７２が形成されている。また、誘電体層６７には、本実施の形態におけるスルーホール３７４，３７５と同様のスルーホール６７４，６７５が形成されている。
【００６３】
図１２（ｂ）に示した８層目の誘電体層６８の上面には、本実施の形態における導体層３８１，３８２と同様の導体層６８１，６８２が形成されている。また、誘電体層６８には、本実施の形態におけるスルーホール３８４，３８５と同様のスルーホール６８４，６８５が形成されている。
【００６４】
図１２（ｃ）に示した９層目の誘電体層６９の上面には、キャパシタ用導体層６９１が形成されている。導体層６９１には、スルーホール６８４，６８５が接続されている。また、誘電体層６９には、導体層６９１に接続されたスルーホール６９８が形成されている。
【００６５】
図１３（ａ）に示した１０層目の誘電体層７０の上面には、本実施の形態におけるキャパシタ用導体層４０１，４０２および導体層４０７と同様のキャパシタ用導体層７０１，７０２および導体層７０７が形成されている。また、誘電体層７０には、スルーホール６９８および導体層７０７に接続されたスルーホール７０８が形成されている。
【００６６】
図１３（ｂ）に示した１１層目の誘電体層７１の上面には、キャパシタ用導体層７１１が形成されている。また、誘電体層７１には、スルーホール７０８および導体層７１１に接続されたスルーホール７１８が形成されている。
【００６７】
図１３（ｃ）に示した１２層目の誘電体層７２の上面には、本実施の形態におけるキャパシタ用導体層４２１，４２２および導体層４２７と同様のキャパシタ用導体層７２１，７２２および導体層７２７が形成されている。また、誘電体層７２には、スルーホール７１８および導体層７２７に接続されたスルーホール７２８が形成されている。
【００６８】
図１４（ａ）に示した１３層目の誘電体層７３の上面には、本実施の形態におけるキャパシタ用導体層４３１，４３２および導体層４３７と同様のキャパシタ用導体層７３１，７３２および導体層７３７が形成されている。導体層７３７には、スルーホール７２８が接続されている。
【００６９】
図１４（ｂ）に示した１４層目の誘電体層７４の上面には、グランド用導体層７４１が形成されている。導体層７４１は、平面形状が矩形のキャパシタ構成部７４１ａと、このキャパシタ構成部７４１ａから側方に突出した形状の突出部７４１ｂ，７４１ｃとを含んでいる。キャパシタ構成部７４１ａは、本実施の形態におけるグランド用導体層４４１に相当する。突出部７４１ｂは、キャパシタ構成部７４１ａとグランド用端子２４とを最短距離で接続する。突出部７４１ｃは、キャパシタ構成部７４１ａとグランド用端子２５とを最短距離で接続する。
【００７０】
上述の１層目ないし１４層目の誘電体層６１〜７４および導体層が積層されて、比較例における積層基板２０が形成される。図２に示した端子２２〜２６は、この積層基板２０の外周部に形成される。
【００７１】
比較例の積層型ローパスフィルタ１０１において、インダクタ１１は、導体層６２１，６３１，６４１とスルーホール６２４，６３４とを用いて構成されている。また、インダクタ１２は、導体層６２２，６３２，６４２とスルーホール６２５，６３５とを用いて構成されている。スルーホール６４４，６５４，６６４，６７４，６８４は、本実施の形態と同様に導電路５１を構成している。この導電路５１は、インダクタ１１の出力端と導体層６９１とを接続している。また、スルーホール６４５，６５５，６６５，６７５，６８５は、本実施の形態と同様に導電路５２を構成している。この導電路５２は、インダクタ１２の入力端と導体層６９１とを接続している。
【００７２】
導体層７０１は、誘電体層６９を介して導体層６９１に対向していると共に、誘電体層７０を介して導体層７１１に対向している。導体層７２１は、誘電体層７１を介して導体層７１１に対向している。導体層６９１，７０１，７１１，７２１と誘電体層６９，７０，７１によって、図９におけるキャパシタ１６が構成されている。
【００７３】
導体層７０２は、誘電体層６９を介して導体層６９１に対向していると共に、誘電体層７０を介して導体層７１１に対向している。導体層７２２は、誘電体層７１を介して導体層７１１に対向している。導体層６９１，７０２，７１１，７２２と誘電体層６９，７０，７１によって、図９におけるキャパシタ１７が構成されている。
【００７４】
スルーホール６９８，７０８，７１８，７２８は、本実施の形態と同様に導電路５３を構成している。この導電路５３は、導体層６９１と導体層７３７とを接続している。導体層７３７は、誘電体層７３を介して導体層７４１に対向している。導体層７３７，７４１と誘電体層７３によって、図９におけるキャパシタ１３が構成されている。
【００７５】
導体層７３１，７３２は、誘電体層７３を介して導体層７４１に対向している。導体層７３１，７４１と誘電体層７３によって、図９におけるキャパシタ１４が構成されている。また、導体層７３２，７４１と誘電体層７３によって、図９におけるキャパシタ１５が構成されている。
【００７６】
比較例の積層型ローパスフィルタ１０１は、本実施の形態における導電路５４を備えていない。比較例の積層型ローパスフィルタ１０１では、突出部７４１ｂ，７４１ｃが、図９における導電部１０６を構成している。比較例の積層型ローパスフィルタ１０１において、キャパシタ１３，１４，１５の各第２端は、導体層７４１のキャパシタ構成部７４１ａによって構成される。従って、突出部７４１ｂ，７４１ｃによって構成される導電部１０６は、キャパシタ１３，１４，１５の各第２端とグランド用端子２４，２５とを最短距離で接続するものである。導電部１０６のインダクタンス成分は、導体層３２３と導電路５４とによって構成される本実施の形態における導電部６のインダクタンス成分に比べると極めて小さい。
【００７７】
本実施の形態では、誘電体層４４の上面に平行な方向についてのグランド用導体層４４１の側方にグランド用端子２５が存在している。従って、グランド用導体層４４１とグランド用端子２５との間の最短距離は、誘電体層４４の上面に平行な方向についてのグランド用導体層４４１とグランド用端子２５の間隔と等しい。このようにグランド用導体層４４１とグランド用端子２５が配置されている場合、通常は、グランド用導体層４４１とグランド用端子２５は、図１４（ｂ）に示した比較例における突出部７４１ｃのような最短距離の経路で接続される。
【００７８】
しかし、本実施の形態では、導体層３２３と導電路５４とによって構成された導電部６によって、グランド用導体層４４１とグランド用端子２５との間の最短距離よりも長い経路でグランド用導体層４４１とグランド用端子２５とを接続している。導電部６のインダクタンス成分は、比較例における導電部１０６のインダクタンス成分に比べて顕著に大きい。
【００７９】
次に、シミュレーションによって、本実施の形態に係る積層型ローパスフィルタ１と比較例の積層型ローパスフィルタ１０１とで通過・減衰特性を比較した結果について説明する。図１５は、比較例の積層型ローパスフィルタ１０１の通過・減衰特性を示している。図１６は、本実施の形態に係る積層型ローパスフィルタ１の通過・減衰特性を示している。図１５および図１６において、横軸は周波数、縦軸は減衰量である。なお、図１５および図１６に示した通過・減衰特性は、シミュレーションによって求めたものである。
【００８０】
比較例の積層型ローパスフィルタ１０１の通過・減衰特性では、阻止帯域に第１および第２の減衰極が現れる。第２の減衰極が現れる周波数は、第１の減衰極が現れる周波数よりも高い。第２の減衰極が現れる周波数は、図１５に示した周波数範囲よりも高いため、図１５には第１の減衰極のみが示されている。第２の減衰極は、図９におけるキャパシタ１３，１４，１５と導電部１０６のインダクタンス成分とによってトラップ回路が構成されるために発生する。
【００８１】
図１６に示したように、本実施の形態に係る積層型ローパスフィルタ１の通過・減衰特性では、阻止帯域に第１の減衰極Ｐ１および第２の減衰極Ｐ２が現れる。第２の減衰極Ｐ２が現れる周波数は、第１の減衰極Ｐ１が現れる周波数よりも高い。本実施の形態における第２の減衰極Ｐ２は、図３におけるキャパシタ１３，１４，１５と導電部６のインダクタンス成分とによってトラップ回路が構成されるために発生する。前述のように、本実施の形態における導電部６のインダクタンス成分は、比較例における導電部１０６のインダクタンス成分に比べて大きい。そのため、本実施の形態において第２の減衰極Ｐ２が現れる周波数は、比較例において第２の減衰極が現れる周波数よりも低くなる。また、本実施の形態では、導電部６のインダクタンス成分の大きさを調整することによって、第２の減衰極Ｐ２が現れる周波数を調整することが可能である。なお、導電部６のインダクタンス成分の大きさは、複数のスルーホールによって構成された導電路５４の長さや径等を変えることによって容易に調整することができる。
【００８２】
ところで、通過・減衰特性に少なくとも第１の減衰極が現れるローパスフィルタが使用される信号経路において、ローパスフィルタの阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくしたいという要求がある場合、通常、その特定の狭い周波数帯域は、第１の減衰極が現れる周波数から、遮断周波数の数倍程度の周波数までの範囲内に存在する。比較例では、第２の減衰極が現れる周波数が、遮断周波数に比べてきわめて高くなる。そのため、比較例では、第２の減衰極を利用して、積層型ローパスフィルタ１０１の阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが困難である。
【００８３】
これに対し、本実施の形態によれば、比較例のようにキャパシタ１３，１４，１５の各第２端とグランド用端子とが最短距離の経路で接続される場合に比べて、第２の減衰極が現れる周波数が低くなる。これにより、本実施の形態によれば、第１の減衰極が現れる周波数から、遮断周波数の数倍程度の周波数までの範囲内において第２の減衰極を発生させることができる。従って、本実施の形態によれば、積層型ローパスフィルタ１に対して直列にノッチフィルタを設けることなく、第２の減衰極を利用して、積層型ローパスフィルタ１の阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが可能になる。
【００８４】
また、本実施の形態に係る積層型ローパスフィルタ１では、導電部６の一部である導電路５４は、インダクタ１１とインダクタ１２の間の空間を通過するように積層基板２０における積層方向に延びている。また、導電部６の一部である導体層３２３は、インダクタ用導体層３２１，３２２が配置された誘電体層３２の上面において、インダクタ用導体層３２１，３２２の間に配置されている。このように本実施の形態では、積層基板２０内の空間を有効に利用して、導電部６を形成している。そのため、本実施の形態によれば、積層型ローパスフィルタ１の小型化、薄型化の要求を満たしながら、第２の減衰極を利用して、積層型ローパスフィルタ１の阻止帯域中に存在する特定の狭い周波数帯域における減衰量を特に大きくすることが可能になる。
【００８５】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の積層型ローパスフィルタは、直列に接続された３つ以上のインダクタを備えていてもよい。この場合、３つ以上のインダクタのうち、少なくとも２つのインダクタが本発明における第１および第２のインダクタに相当するものであればよい。また、本発明において、各インダクタは、１つの導体層を用いて構成されていてもよいし、スルーホールによって接続された２つまたは４つ以上の導体層を用いて構成されていてもよい。また、本発明において、導電路５４は、少なくとも１つのスルーホールを用いて構成されていればよく、導電路５４を構成するスルーホールの数は任意である。
【００８６】
本発明の積層型ローパスフィルタは、例えば、１セグメント放送用の受信装置において用いられるローパスフィルタとして有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施の形態に係る積層型ローパスフィルタの主要部分を示す斜視図である。
【図２】本発明の一実施の形態に係る積層型ローパスフィルタの外観を示す斜視図である。
【図３】本発明の一実施の形態に係る積層型ローパスフィルタの回路構成を示す回路図である。
【図４】本発明の一実施の形態における積層基板の１層目ないし３層目の誘電体層の上面を示す説明図である。
【図５】本発明の一実施の形態における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図６】本発明の一実施の形態における積層基板の７層目ないし９層目の誘電体層の上面を示す説明図である。
【図７】本発明の一実施の形態における積層基板の１０層目ないし１２層目の誘電体層の上面を示す説明図である。
【図８】本発明の一実施の形態における積層基板の１３層目および１４層目の誘電体層の上面を示す説明図である。
【図９】比較例の積層型ローパスフィルタの回路構成を示す回路図である。
【図１０】比較例における積層基板の１層目ないし３層目の誘電体層の上面を示す説明図である。
【図１１】比較例における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図１２】比較例における積層基板の７層目ないし９層目の誘電体層の上面を示す説明図である。
【図１３】比較例における積層基板の１０層目ないし１２層目の誘電体層の上面を示す説明図である。
【図１４】比較例における積層基板の１３層目および１４層目の誘電体層の上面を示す説明図である。
【図１５】比較例の積層型ローパスフィルタの通過・減衰特性を示す特性図である。
【図１６】本発明の一実施の形態に係る積層型ローパスフィルタの通過・減衰特性を示す特性図である。
【符号の説明】
【００８８】
１…積層型ローパスフィルタ、２…入力端子、３…出力端子、６…導電部、１１，１２…インダクタ、１３〜１７…キャパシタ、２０…積層基板、２２…入力端子、２３…出力端子、２５…グランド用端子、３１〜４４…誘電体層、５４…導電路、３２３…導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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