(57)【要約】【課題】  位相比較器の位相差に対する検波電圧特性の非線形性によって、Ｆ−Ｎ方式ＰＬＬ周波数シンセサイザ出力に発生するスプリアスの抑圧を実現することを目的とする。【解決手段】  高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する２つの基準信号を生成する基準信号生成手段と、前記それぞれの基準信号と前記同期信号を入力とし、第１と第２の位相比較信号を出力する第１の位相比較器と、第３と第４の位相比較信号を出力する第２の位相比較器と、前記第１と第２の位相比較信号を差分した差分結果と、前記第３と第４の位相比較信号を差分した差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて電圧制御発振器を制御することにより前記高周波信号を生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する第１の基準信号と第２の基準信号を生成する基準信号生成手段と、前記第１の基準信号と前記同期信号を入力とし、第１の位相比較信号と第２の位相比較信号を出力する第１の位相比較器と、前記第２の基準信号と前記同期信号を入力とし、第３の位相比較信号と第４の位相比較信号を出力する第２の位相比較器と、前記第１の位相比較信号と前記第２の位相比較信号を差分した第１の差分結果と、前記第３の位相比較信号と前記第４の位相比較信号を差分した第２の差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて前記電圧制御発振器を制御することにより前記高周波信号を生成することを特徴とするフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【請求項２】
高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記同期信号より位相差を有する第１の同期信号と第２の同期信号を生成する同期信号生成手段と、前記第１の同期信号と前記基準信号を入力とし、第１の位相比較信号と第２の位相比較信号を出力する第１の位相比較器と、前記第２の同期信号と前記基準信号を入力とし、第３の位相比較信号と第４の位相比較信号を出力する第２の位相比較器と、前記第１の位相比較信号と前記第２の位相比較信号を差分した第１の差分結果と、前記第３の位相比較信号と前記第４の位相比較信号を差分した第２の差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて前記電圧制御発振器を制御することにより前記高周波信号を生成することを特徴とするフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【請求項３】
前記ループフィルタは、反転入力端子と非反転入力端子及び出力端子を有する演算増幅器と、前記第１の位相比較信号の入力端子と前記反転入力端子との間に接続された第１の抵抗と、前記第２の位相比較信号の入力端子と前記非反転入力端子との間に接続された第２の抵抗と、前記第３の位相比較信号の入力端子と前記反転入力端子との間に接続された第３の抵抗と、前記第４の位相比較信号の入力端子と前記非反転入力端子との間に接続された第４の抵抗と、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に直列に接続された第５の抵抗及び第１のコンデンサと、前記演算増幅器の非反転入力端子とグランドとの間に直列に接続された第６の抵抗及び第２のコンデンサとを備えて構成され、前記演算増幅器で前記第１の差分結果と前記第２の差分結果を合成してから平滑化した合成信号を出力することを特徴とする請求項１、又は２記載のフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【請求項４】
請求項１、又は２記載のフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザにおいて、前記ループフィルタに代えて、反転入力端子と非反転入力端子及び出力端子を有する第１の演算増幅器、第２の演算増幅器、第３の演算増幅器と、前記第２の位相比較信号の入力端子と前記第１の演算増幅器の反転入力端子との間に接続された第１の抵抗と、前記第１の位相比較信号の入力端子と前記第１の演算増幅器の非反転入力端子との間に接続された第２の抵抗と、前記第１の演算増幅器の反転入力端子と前記出力端子の間に接続された第３の抵抗と、前記第１の演算増幅器の非反転入力端子とグランドの間に接続された第４の抵抗と、前記第３の位相比較信号の入力端子と前記第２の演算増幅器の反転入力端子との間に接続された第５の抵抗と、前記第４の位相比較信号の入力端子と前記第２の演算増幅器の非反転入力端子との間に接続された第６の抵抗と、前記第２の演算増幅器の反転入力端子と前記出力端子の間に接続された第７の抵抗と、前記第２の演算増幅器の非反転入力端子とグランドの間に接続された第８の抵抗と、前記第１の演算増幅器の出力端子と前記第３の演算増幅器の反転入力端子との間に接続された第９の抵抗と、前記第２の演算増幅器の出力端子と前記第３の演算増幅器の非反転入力端子との間に接続された第１０の抵抗と、前記第３の演算増幅器の反転入力端子と前記第３の演算増幅器の出力端子との間に直列に接続された第１１の抵抗及び第１のコンデンサと、前記第３の演算増幅器の非反転入力端子とグランドとの間に直列に接続された第１２の抵抗及び第２のコンデンサとを有し、前記第１の演算増幅器で前記第１の差分結果に前記第１から第４の抵抗に基づく所定のオフセットを与えて出力し、前記第２の演算増幅器で前記第２の差分結果に前記第５から第８の抵抗に基づく所定のオフセットを与えて出力し、前記第３の演算増幅器で前記第１の演算増幅器の出力と前記第２の演算増幅器の出力の差分結果を合成してから平滑化した合成信号を出力するループフィルタを備えたことを特徴とするフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【請求項５】
請求項１、又は２記載のフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザにおいて、前記ループフィルタに代えて、反転入力端子と非反転入力端子及び出力端子を有する第１の演算増幅器、第２の演算増幅器、第３の演算増幅器と、前記第２の位相比較信号の入力端子と前記第１の演算増幅器の反転入力端子との間に接続された第１の抵抗と、前記第１の位相比較信号の入力端子と前記第１の演算増幅器の非反転入力端子との間に接続された第２の抵抗と、前記第１の演算増幅器の反転入力端子と前記出力端子の間に接続された第３の抵抗と、前記第１の演算増幅器の非反転入力端子とグランドの間に接続された第４の抵抗と、前記第４の位相比較信号の入力端子と前記第２の演算増幅器の反転入力端子との間に接続された第５の抵抗と、前記第３の位相比較信号の入力端子と前記第２の演算増幅器の非反転入力端子との間に接続された第６の抵抗と、前記第２の演算増幅器の反転入力端子と前記出力端子の間に接続された第７の抵抗と、前記第２の演算増幅器の非反転入力端子とグランドの間に接続された第８の抵抗と、前記第１の演算増幅器の出力端子と前記第３の演算増幅器の反転入力端子との間に接続された第９の抵抗と、前記第２の演算増幅器の出力端子と前記第３の演算増幅器の反転入力端子との間に接続された第１０の抵抗と、前記第３の演算増幅器の反転入力端子と前記第３の演算増幅器の出力端子との間に直列に接続された第１１の抵抗及び第１のコンデンサと、グランドに接続された前記第３の演算増幅器の非反転入力端子とを有し、前記第１の演算増幅器で前記第１の差分結果に前記第１から第４の抵抗に基づく所定のオフセットを与えて出力し、前記第２の演算増幅器で前記第２の差分結果に前記第５から第８の抵抗に基づく所定のオフセットを与えて出力し、前記第３の演算増幅器で前記第１の演算増幅器の出力と前記第２の演算増幅器の出力を合成してから平滑化した合成信号を出力するループフィルタを備えたことを特徴とするフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【請求項６】
前記同期信号に同期して前記可変分周器の制御信号を出力するフラクショナル制御回路を備えたことを特徴とする請求項１〜５のいずれか１項に記載のフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【請求項７】
前記基準信号に同期して前記可変分周器の制御信号を出力するフラクショナル制御回路を備えたことを特徴とする請求項１〜５のいずれか１項に記載のフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザに関するものである。
【背景技術】
【０００２】
図９に、従来のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ（以下、Ｆ−ＰＬＬシンセサイザと称す）の構成を示す。従来、基準信号Ｄｒ（ｔ）を生成する基準発振器（ＸＯ）１と、高周波信号Ｄｏ（ｔ）を発生する電圧制御発振器（ＶＣＯ）４と、前記高周波信号より同期信号Ｄｖ（ｔ）を生成する帰還回路と、前記基準信号と前記同期信号を入力とする位相比較器（ＰＤ）２と、前記位相比較器の出力である位相比較信号Ｄｎｕ（ｔ）およびＤｎｄ（ｔ）を入力とし、前記電圧制御発振器の制御信号Ｄｔ（ｔ）を出力するループフィルタ（ＬＦ）３とから構成されるＦ−ＰＬＬシンセサイザがある。帰還回路は、高周波信号を周波数分周し、同期信号を出力する可変分周器（ＦＤ）５と、同期信号に同期して外部からの設定データＮ、Ｋ、Ｍに応じた制御信号を可変分周器へ出力するフラクショナル制御回路６とから構成されている（例えば、特許文献１、非特許文献１参照）。
【０００３】
図１０に、図９に示す位相比較器２とループフィルタ３の回路構成の一例を示す。位相比較器２は、基準信号Ｄｒ（ｔ）およびＡＮＤ回路１２の出力信号を入力とし、基準信号Ｄｒ（ｔ）の立ち上がりエッジを検出する第１のフリップフロップ（ＦＦ）１１ａと、同期信号Ｄｖ（ｔ）およびＡＮＤ回路１２の出力信号を入力とし、同期信号Ｄｖ（ｔ）の立ち上がりエッジを検出する第２のフリップフロップ１１ｂと、第１のフリップフロップ１１ａと第２のフリップフロップ１１ｂの出力信号を入力とし、ＡＮＤ演算の結果を第１のフリップフロップ１１ａと第２のフリップフロップ１１ｂにそれぞれ出力するＡＮＤ回路１２と、第１のフリップフロップ１１ａの出力信号を入力とし、振幅の反転を行う第１のインバータ１３ａと、第２のフリップフロップ１１ｂの出力信号を入力とし、振幅の反転を行う第２のインバータ１３ｂとから構成されている（例えば、非特許文献２参照）。ループフィルタ３は、位相比較器の出力信号Ｄｎｕ（ｔ）およびＤｎｄ（ｔ）を入力とし、差分信号（Ｄｎｄ（ｔ）−Ｄｎｕ（ｔ））の高調波成分を抑圧し、電圧制御発振器の制御信号として出力する。
【０００４】
図１１に、位相比較器２の位相差に対する検波電圧特性の一例を示す。位相比較器２では位相差に応じて第１のフリップフロップ１１ａまたは第２のフリップフロップ１１ｂのいずれかが動作し、位相差に対する検波電圧を出力する。一般的に、ＰＬＬシンセサイザで用いるループフィルタのＤＣ利得は非常に高いため、電圧制御発振器の制御電圧によらず、位相比較器２の出力電圧は０Ｖ近傍となる。図１１の場合、第１のフリップフロップ１１ａと第２のフリップフロップ１１ｂの動作境界近傍（□で囲われた部分）が、位相比較器２の動作点となる（例えば、非特許文献２参照）。
【０００５】
【特許文献１】特表平０５−５００８９４
【非特許文献１】Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ、“Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｉｏｎ  ｉｎ  Ｆｒａｃｔｉｏｎａｌ−Ｎ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｓ、”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．２８、Ｎｏ．２８、ｐｐ．５５３〜５５９、１９９３．
【非特許文献２】Ｐ．Ｓｈｏｃｋｍａｎ、“Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ  Ｇｅｎｅｒａｌ  Ｏｐｅｒａｔｉｏｎｓ、”  ＯＮ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ａｐｐｌｉｃａｔｉｏｎ   ｎｏｔｅ  ＡＮＤ８０４０／Ｄ．
【非特許文献３】小沢利行、“ＰＬＬ周波数シンセサイザ・回路設計法、”  ｐｐ．１３２〜１３５、綜合電子出版社、１９９４．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来、Ｆ−ＰＬＬシンセサイザでは、分周数の制御信号は周期性を有し、かつ時間変動している。１周期内の制御信号の時間平均ｎａｖｅは（Ｎ＋Ｋ／Ｍ）で与えられる。従って、Ｆ−ＰＬＬシンセサイザの出力周波数ｆｏは次式となる。
【０００７】
ｆｏ＝ｆｒ・ｎａｖｅ＝ｆｒ・（Ｎ＋Ｋ／Ｍ）          （１）
ここで、ｆｒは基準信号の周波数、Ｎは可変分周器の分周数の整数部、Ｋ／Ｍは可変分周器の分周数の分数部である（例えば、非特許文献１参照）。
【０００８】
Ｆ−ＰＬＬシンセサイザの位相同期が確立すると、同期信号の周波数の平均値ｆｖ＿ａｖｅはｆｒと同じとなるため、式（１）より、ｆｖ＿ａｖｅ＝ｆｒ＝ｆｏ／（Ｎ＋Ｋ／Ｍ）となる。しかし、同期信号の周波数ｆｖは、ｆｏを整数分周するため、ｆｖ＿ａｖｅとは等しくならず、次式の条件式を満足する。ただし、Ｋ／Ｍは０から１までの値とする。
【０００９】
ｆｏ／（Ｎ＋１）＜ｆｖ＿ａｖｅ＜ｆｏ／Ｎ          （２）
【００１０】
同期信号の周波数ｆｖがｆｖ＿ａｖｅより低い場合、基準信号に対して同期信号の立ち上がりは遅れるため、位相差は正となる。同様に、ｆｖがｆｖ＿ａｖｅより高い場合、位相差は負となる。すなわち、Ｆ−ＰＬＬシンセサイザの位相比較器では、位相比較器の第１のフリップフロップと第２のフリップフロップのいずれかが、ｆｖに応じて動作していることになる。
【００１１】
図１２に、図１１に示した位相比較器の位相差に対する検波電圧特性の拡大図を示す。図１２（ａ）には理想的な線形動作時の検波電圧特性を示す。位相差が０度において、第１のフリップフロップと第２のフリップフロップが連続的に切り換わる。しかし実際には、位相比較器内の遅延によって、図１２（ｂ）に示すような不連続な切り換えが生じている（例えば、非特許文献３参照）。このような検波電圧特性の非線形性によって、シンセサイザ出力にスプリアスが発生する。本発明は上記のような課題を解決するためになされたもので、Ｆ−ＰＬＬシンセサイザにおいて、位相比較器のフリップフロップ間の誤差に起因するスプリアスの抑圧を実現することを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係わるフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザは、高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する第１の基準信号と第２の基準信号を生成する基準信号生成手段と、前記第１の基準信号と前記同期信号を入力とし、第１の位相比較信号と第２の位相比較信号を出力する第１の位相比較器と、前記第２の基準信号と前記同期信号を入力とし、第３の位相比較信号と第４の位相比較信号を出力する第２の位相比較器と、前記第１の位相比較信号と前記第２の位相比較信号を差分した第１の差分結果と、前記第３の位相比較信号と前記第４の位相比較信号を差分した第２の差分結果を合成して平滑化した合成信号を出力するループフィルタと、を備え、前記合成信号に応じて前記電圧制御発振器を制御することにより前記高周波信号を生成するものである。
【発明の効果】
【００１３】
この発明に係わるフラクショナル−Ｎ方式位相同期ループ形周波数シンセサイザにおいては、２つの位相比較器を有し、それぞれの位相比較器で２つの位相比較信号を生成し、それぞれの差分結果を合成して平滑化した合成信号をループフィルタから出力して電圧制御発振器を制御するので、位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧する効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下、この発明を各実施の形態に従って説明する。
【００１５】
実施の形態１．
図１は、この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザを示す構成説明図である。このＦ−ＰＬＬシンセサイザは、Ｆ−ＰＬＬシンセサイザの出力信号の周波数を制御するフラクショナル制御回路６と、基準信号Ｄｒ（ｔ）を生成する基準発振器（ＸＯ）１と、高周波高周波信号Ｄｏ（ｔ）を発生する電圧制御発振器（ＶＣＯ）４と、同期信号Ｄｖ（ｔ）を生成する可変分周器（ＦＤ）５と、基準信号生成手段として、前記基準信号を入力とし、位相差を有する２つの基準信号（第１の基準信号Ｄｒ１（ｔ）と第２の基準信号Ｄｒ２（ｔ））を出力する移相機能付き電力分配回路３１と、前記第１の基準信号と前記同期信号を入力とする第１の位相比較器（ＰＤ）２ａと、前記第２の基準信号と前記同期信号を入力とする第２の位相比較器（ＰＤ）２ｂと、第１の位相比較器２ａの出力である位相比較信号Ｄｎｕ１（ｔ）およびＤｎｄ１（ｔ）および第２の位相比較器２ｂの出力である位相比較信号Ｄｎｕ２（ｔ）およびＤｎｄ２（ｔ）を入力とし、前記位相比較信号の加算および平滑化を行ない、電圧制御発振器４の制御信号Ｄｔ（ｔ）を出力する加算機能付きループフィルタ３２とからなる。
【００１６】
図２は、この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザの加算機能付きループフィルタ３２の一例を示す構成説明図である。加算機能付きループフィルタ３２は、位相比較信号Ｄｎｕ１（ｔ）の入力端子と演算増幅器２３の反転入力端子との間に設ける抵抗４１ａ（抵抗値Ｒｘ１）と、位相比較信号Ｄｎｕ２（ｔ）の入力端子と演算増幅器２３の反転入力端子との間に設ける抵抗４１ｂ（抵抗値Ｒｘ２）と、位相比較信号Ｄｎｄ１（ｔ）の入力端子と演算増幅器２３の非反転入力端子との間に設ける抵抗４１ｃ（抵抗値Ｒｘ３）と、位相比較信号Ｄｎｄ２（ｔ）の入力端子と演算増幅器２３の非反転入力端子との間に設ける抵抗４１ｄ（抵抗値Ｒｘ４）と、演算増幅器２３の反転入力端子と演算増幅器２３の出力端子との間に設ける抵抗２１ｂ（抵抗値Ｒ２）およびコンデンサ２２ａ（容量値Ｃ１）の直列接続と、演算増幅器２３の非反転入力端子とグラウンドとの間に設ける抵抗２１ｄ（抵抗値Ｒ２）およびコンデンサ２２ｂ（容量値Ｃ１）の直列接続と、演算増幅器２３とからなる。
【００１７】
加算機能付きループフィルタ３２の出力信号Ｄｔ（ｔ）は次式で与えられる。式（３）において、ｆは周波数である。
【００１８】
Ｄｔ（ｔ）＝（α／β）・（Ｚｆ／Ｒｘ３）・Ｄｎｄ１（ｔ）
−（Ｚｆ／Ｒｘ１）・Ｄｎｕ１（ｔ）
＋（α／β）・（Ｚｆ／Ｒｘ４）・Ｄｎｄ２（ｔ）
−（Ｚｆ／Ｒｘ２）・Ｄｎｕ２（ｔ）                      （３）
ただし、
ｓ＝ｊ２πｆ                                      （４）
Ｚｆ＝Ｒ２＋１／（ｓＣ１）                        （５）
α＝１／Ｒｘ１＋１／Ｒｘ２＋１／Ｚｆ              （６）
β＝１／Ｒｘ３＋１／Ｒｘ４＋１／Ｚｆ              （７）
【００１９】
ここで、説明を簡略化して事象の理解を容易にするため、Ｒｘ１からＲｘ４を同じとして説明する。Ｒｘ＝Ｒｘ１＝Ｒｘ２＝Ｒｘ３＝Ｒｘ４の場合、式（３）は次式となる。
【００２０】
Ｄｔ（ｔ）＝（Ｄｎｄ１（ｔ）−Ｄｎｕ１（ｔ））・Ｚｆ／Ｒｘ
＋（Ｄｎｄ２（ｔ）−Ｄｎｕ２（ｔ））・Ｚｆ／Ｒｘ          （８）
【００２１】
式（８）より、図２に示す加算機能付きループフィルタ３２では、ループフィルタの伝達利得（Ｚｆ／Ｒｘ）を乗算した位相比較信号の差分結果を加算していることが分かる。このことより、本発明のＦ−ＰＬＬシンセサイザの検波特性は、第１の位相比較器２ａと第２の位相比較器２ｂの検波特性の加算結果となる。
【００２２】
図３に、本発明のＦ−ＰＬＬシンセサイザの検波特性の一例を示す。本説明では、移相機能付き電力分配回路３１により、第１の位相比較器２ａ出力での基準信号の位相を−π／２シフトし、第２の位相比較器２ｂ出力での基準信号の位相をπ／２シフトする。第１の位相比較器２ａと第２の位相比較器２ｂに対する同期信号の位相は同じとする。結果、第１の位相比較器２ａの検波特性は図３（ａ）に示す特性となり、第２の位相比較器２ｂの検波特性は図３（ｂ）に示す特性となる。図中、□はスプリアスが発生する動作点を示す。
【００２３】
図３（ｃ）に、図３（ａ）と図３（ｂ）に示す２つの検波特性を合成した結果を示す。図３（ｃ）に示すように、検波電圧が０Ｖ近傍である新しい動作点（図中、○印）はスプリアスが発生する不連続な動作点（図中、□印）と重ならない。すなわち、本発明のＦ−ＰＬＬシンセサイザでは、位相比較器に起因するスプリアスが発生しない。
【００２４】
本発明は、図４に示すように、基準信号に同期して動作するフラクショナル制御回路６でも同様の効果を奏する。
【００２５】
また、位相比較器は、基準信号と同期信号の位相差を検出するため、移相機能付き電力分配回路３１による位相制御は、基準信号と同期信号のいずれに対して行ってもよい。
従って、本発明は、図５に示すように、同期信号生成手段として、移相機能付き電力分配回路３１を可変分周器５と位相比較器２との間に設け、位相差を有する２つの同期信号を出力させた場合にも、前記説明と同様にして、同様の効果が得られる。
【００２６】
実施の形態２．
実施の形態１では、位相比較信号の差分結果を合成することで、スプリアスが発生する動作点を回避する手法について述べた。この実施の形態２では、検波電圧にオフセットがある場合について、検波電圧にオフセットがあってもスプリアスが発生しない手法について述べる。
【００２７】
図６に、検波電圧にオフセットがある場合の検波特性の一例を示す。ここでは、第１の位相比較器２ａの検波電圧にオフセットがあると仮定すると、第１の位相比較器２ａの検波特性は図６（ａ）に示す特性となり、第２の位相比較器２ｂの検波特性は図６（ｂ）に示す特性となる。図中、□はスプリアスが発生する動作点を示す。このようなオフセットがある場合、合成後の検波特性は図６（ｃ）のようになり、新しい動作点（図中、○印）とスプリアスが発生する不連続な動作点（図中、□印）とが近づく結果となる。オフセットによっては、動作点が重なり、スプリアスが発生する。
【００２８】
図７は、この発明の実施の形態２に係わるＦ−ＰＬＬシンセサイザの加算機能付きループフィルタを示す構成説明図である。加算機能付きループフィルタ３２は、位相比較信号Ｄｎｄ１（ｔ）の入力端子と第１の演算増幅器４３ａの反転入力端子との間に設ける抵抗４１ａ（抵抗値Ｒｘ１）と、位相比較信号Ｄｎｕ１（ｔ）の入力端子と第１の演算増幅器４３ａの非反転入力端子との間に設ける抵抗４１ｃ（抵抗値Ｒｘ３）と、第１の演算増幅器４３ａの反転入力端子と第１の演算増幅器４３ａの出力端子との間に設ける抵抗４２ａ（抵抗値Ｒｙ１）と、第１の演算増幅器４３ａの非反転入力端子とグラウンドとの間に設ける抵抗４２ｃ（抵抗値Ｒｙ３）と、位相比較信号Ｄｎｕ２（ｔ）の入力端子と第２の演算増幅器４３ｂの反転入力端子との間に設ける抵抗４１ｂ（抵抗値Ｒｘ２）と、位相比較信号Ｄｎｄ２（ｔ）の入力端子と第２の演算増幅器４３ｂの非反転入力端子との間に設ける抵抗４１ｄ（抵抗値Ｒｘ４）と、第２の演算増幅器４３ｂの反転入力端子と第２の演算増幅器４３ｂの出力端子との間に設ける抵抗４２ｂ（抵抗値Ｒｙ２）と、第２の演算増幅器４３ｂの非反転入力端子とグラウンドとの間に設ける抵抗４２ｄ（抵抗値Ｒｙ４）と、第１の演算増幅器４３ａの出力端子と第３の演算増幅器４３ｃの反転入力端子との間に設ける抵抗２１ａ（抵抗値Ｒ１）と、第２の演算増幅器４３ｂの出力端子と第３の演算増幅器４３ｃの非反転入力端子との間に設ける抵抗２１ｃ（抵抗値Ｒ１）と、第３の演算増幅器４３ｃの反転入力端子と第３の演算増幅器４３ｃの出力端子との間に設ける抵抗２１ｂ（抵抗値Ｒ２）およびコンデンサ２２ａ（容量値Ｃ１）と、第３の演算増幅器４３ｃの非反転入力端子とグラウンドとの間に設ける抵抗２１ｄ（抵抗値Ｒ２）およびコンデンサ２２ｂ（容量値Ｃ１）と、第１の演算増幅器４３ａ、第２の演算増幅器４３ｂ、第３の演算増幅器４３ｃとからなる。
【００２９】
加算機能付きループフィルタ３２は以上のように構成されているため、第１の演算増幅器４３ａの出力信号Ｄｓ１（ｔ）は次式で与えられる。
【００３０】
Ｄｓ１（ｔ）＝（α１／β１）・（Ｒｙ１／Ｒｘ３）・Ｄｎｕ１（ｔ）
−（Ｒｙ１／Ｒｘ１）・Ｄｎｄ１（ｔ）                    （９）
ただし、
α１＝１／Ｒｘ１＋１／Ｒｙ１                                      （１０）
β１＝１／Ｒｘ３＋１／Ｒｙ３                                      （１１）
【００３１】
同様に、第２の演算増幅器４３ｂの出力信号Ｄｓ２（ｔ）は次式で与えられる。
【００３２】
Ｄｓ２（ｔ）＝（α２／β２）・（Ｒｙ２／Ｒｘ４）・Ｄｎｄ２（ｔ）
−（Ｒｙ２／Ｒｘ２）・Ｄｎｕ２（ｔ）                  （１２）
ただし、
α２＝１／Ｒｘ２＋１／Ｒｙ２                                      （１３）
β２＝１／Ｒｘ４＋１／Ｒｙ４                                      （１４）
【００３３】
加算機能付きループフィルタ３２の出力信号Ｄｔ（ｔ）は次式で与えられる。
【００３４】
Ｄｔ（ｔ）＝（Ｚｆ／Ｒ１）・（Ｄｓ２（ｔ）−Ｄｓ１（ｔ））
＝（Ｚｆ／Ｒ１）・（γ３・Ｄｎｄ２（ｔ）−γ４・Ｄｎｕ２（ｔ））
＋（Ｚｆ／Ｒ１）・（γ１・Ｄｎｄ１（ｔ）−γ２・Ｄｎｕ１（ｔ））
（１６）
ただし、
γ１＝Ｒｙ１／Ｒｘ１                                  （１７）
γ２＝（α１／β１）・（Ｒｙ１／Ｒｘ３）              （１８）
γ３＝（α２／β２）・（Ｒｙ２／Ｒｘ４）              （１９）
γ４＝Ｒｙ２／Ｒｘ２                                  （２０）
【００３５】
式（１６）より、γ１＞γ２に設定することで第１の位相比較器２ａの検波電圧に正のオフセットを、γ２＞γ１に設定することで第１の位相比較器２ａの検波電圧に負のオフセットを与えることができる。同様に、γ３＞γ４に設定することで第２の位相比較器２ｂの検波電圧に正のオフセットを、γ４＞γ３に設定することで第２の位相比較器２ｂの検波電圧に負のオフセットを与えることができる。
【００３６】
このように加算機能付きループフィルタ３２によって検波電圧にオフセットを与えることで、位相比較器２でのオフセットを補正することができるため、検波電圧が０Ｖ近傍である新しい動作点はスプリアスが発生する不連続な動作点と重ならなくなる。
【００３７】
実施の形態３．
実施の形態２では、検波電圧のオフセットを補正する手法について述べた。ここでは、別構成のループフィルタによるオフセット補正について述べる。
【００３８】
図８は、この発明の実施の形態３に係わるＦ−ＰＬＬシンセサイザの加算機能付きループフィルタを示す構成説明図である。加算機能付きループフィルタ３２は、位相比較信号Ｄｎｄ１（ｔ）の入力端子と第１の演算増幅器４３ａの反転入力端子との間に設ける抵抗４１ａ（抵抗値Ｒｘ１）と、位相比較信号Ｄｎｕ１（ｔ）の入力端子と第１の演算増幅器４３ａの非反転入力端子との間に設ける抵抗４１ｃ（抵抗値Ｒｘ３）と、第１の演算増幅器４３ａの反転入力端子と第１の演算増幅器４３ａの出力端子との間に設ける抵抗４２ａ（抵抗値Ｒｙ１）と、第１の演算増幅器４３ａの非反転入力端子とグラウンドとの間に設ける抵抗４２ｃ（抵抗値Ｒｙ３）と、位相比較信号Ｄｎｄ２（ｔ）の入力端子と第２の演算増幅器４３ｂの反転入力端子との間に設ける抵抗４１ｂ（抵抗値Ｒｘ２）と、位相比較信号Ｄｎｕ２（ｔ）の入力端子と第２の演算増幅器４３ｂの非反転入力端子との間に設ける抵抗４１ｄ（抵抗値Ｒｘ４）と、第２の演算増幅器４３ｂの反転入力端子と第２の演算増幅器４３ｂの出力端子との間に設ける抵抗４２ｂ（抵抗値Ｒｙ２）と、第２の演算増幅器４３ｂの非反転入力端子とグラウンドとの間に設ける抵抗４２ｄ（抵抗値Ｒｙ４）と、第１の演算増幅器４３ａの出力端子と第３の演算増幅器４３ｃの反転入力端子との間に設ける抵抗２１ａ（抵抗値Ｒ１）と、第２の演算増幅器４３ｂの出力端子と第３の演算増幅器４３ｃの反転入力端子との間に設ける抵抗２１ｃ（抵抗値Ｒ１）と、第３の演算増幅器４３ｃの反転入力端子と第３の演算増幅器４３ｃの出力端子との間に設ける抵抗２１ｂ（抵抗値Ｒ２）およびコンデンサ２２ａ（容量値Ｃ１）と、第１の演算増幅器４３ａ、第２の演算増幅器４３ｂ、第３の演算増幅器４３ｃとからなる。なお、第３の演算増幅器４３ｃの非反転入力端子はグラウンドに接続する。
【００３９】
加算機能付きループフィルタ３２は以上のように構成されているため、第１の演算増幅器４３ａの出力信号Ｄｓ１（ｔ）は式（９）で与えられる。また、第２の演算増幅器４３ｂの出力信号Ｄｓ２（ｔ）は次式で与えられる。なお、式（２１）において、α２とβ２は式（１３）と（１４）でそれぞれ与えられる。
【００４０】
Ｄｓ２（ｔ）＝（α２／β２）・（Ｒｙ２／Ｒｘ４）・Ｄｎｕ２（ｔ）
−（Ｒｙ２／Ｒｘ２）・Ｄｎｄ２（ｔ）                      （２１）
【００４１】
従って、加算機能付きループフィルタ３２の出力信号Ｄｔ（ｔ）は次式で与えられる。式（２２）において、γ１、γ２、γ３とγ４は式（１７）から（２０）でそれぞれ与えられる。
【００４２】
Ｄｔ（ｔ）＝（Ｚｆ／Ｒ１）・（−Ｄｓ２（ｔ）−Ｄｓ１（ｔ））
＝（Ｚｆ／Ｒ１）・（γ３・Ｄｎｄ２（ｔ）−γ４・Ｄｎｕ２（ｔ））
＋（Ｚｆ／Ｒ１）・（γ１・Ｄｎｄ１（ｔ）−γ２・Ｄｎｕ１（ｔ））
（２２）
【００４３】
以上のように、式（２２）は式（１６）と同じであることから、図８に示す加算機能付きループフィルタ３２においても、前記実施の形態２での図７に示す加算機能付きループフィルタ３２についての説明と同様にして検波電圧のオフセット補正が可能であることが分かる。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザを示す構成説明図である。
【図２】この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザの加算機能付きループフィルタ３２の一例を示す構成説明図である。
【図３】この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザの検波特性の一例を示す特性図である。
【図４】この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザとして、基準信号に同期して動作するフラクショナル制御回路としたＦ−ＰＬＬシンセサイザを示す構成説明図である。
【図５】この発明の実施の形態１に係わるＦ−ＰＬＬシンセサイザとして、移相機能付き電力分配回路３１を可変分周器５と位相比較器２との間に設けたＦ−ＰＬＬシンセサイザを示す構成説明図である。
【図６】この発明の実施の形態２に係わるＦ−ＰＬＬシンセサイザの検波電圧にオフセットがある場合の検波特性の一例を示す特性図である。
【図７】この発明の実施の形態２に係わるＦ−ＰＬＬシンセサイザの加算機能付きループフィルタを示す構成説明図である。
【図８】この発明の実施の形態３に係わるＦ−ＰＬＬシンセサイザの加算機能付きループフィルタを示す構成説明図である。
【図９】従来のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの構成を示す構成説明図である。
【図１０】図９に示す位相比較器２とループフィルタ３の回路構成の一例を示す構成説明図である。
【図１１】位相比較器２の位相差に対する検波電圧特性の一例を示す特性図である。
【図１２】図１１に示した位相比較器の位相差に対する検波電圧特性の拡大図である。
【符号の説明】
【００４５】
１  基準発振器（ＸＯ）、２  位相比較器（ＰＤ）、３  ループフィルタ、４  電圧制御発振器（ＶＣＯ）、５  可変分周器（ＦＤ）、６  フラクショナル制御回路、１１  フリップフロップ、１２  ＡＮＤ回路、１３  インバータ、２１  抵抗、２２  コンデンサ、２３  演算増幅器、３１  移相機能付き電力分配回路、３２  ループフィルタ、４１  抵抗、４２  抵抗、４３  演算増幅器。
【図１】
2009188742.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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