(57)【要約】【課題】ビアホールの位置が大きくシフトした場合でも、層間絶縁膜に形成されるボイドとの接触を確実に防止して、高い信頼性および高い歩留まりを確保できる半導体装置を提供する。【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜の下側に配置された下側配線層と、層間絶縁膜の上側に配置された上側配線層と、層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続するためのビアホールとを備える。下側配線層において、所定の方向に沿って延びる複数の配線ラインと、少なくとも２つの配線ラインの部分的連結によって形成され、ビアホールと接触するためのコンタクト領域とが設けられる。互いに隣接した配線ライン間に位置する層間絶縁膜には、ボイドが存在しており、一方、コンタクト領域におけるビアホールの接触部分と、コンタクト領域に隣接する配線ラインとの間に位置する層間絶縁膜にはボイドが存在していない。【選択図】図１
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【特許請求の範囲】
【請求項１】
層間絶縁膜と、
該層間絶縁膜の下側に配置された下側配線層と、
該層間絶縁膜の上側に配置された上側配線層と、
該層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続するためのビアホールとを備えた半導体装置であって、
下側配線層において、所定の方向に沿って延びる複数の配線ラインと、
少なくとも２つの配線ラインの部分的連結によって形成され、前記ビアホールと接触するためのコンタクト領域とが設けられ、
前記複数の配線ラインにおいては互いに隣接した配線ライン間に位置する第一層間絶縁膜には、ボイドが存在しており、
前記コンタクト領域における前記ビアホールの接触部分と、前記コンタクト領域に隣接する配線ラインとの間に位置する第二層間絶縁膜には、ボイドが存在していないことを特徴とする半導体装置。
【請求項２】
層間絶縁膜と、
該層間絶縁膜の下側に配置された下側配線層と、
該層間絶縁膜の上側に配置された上側配線層と、
該層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続するためのビアホールとを備えた半導体装置であって、
下側配線層において、第１方向に沿って延びる複数の配線ラインと、
少なくとも２つの配線ラインの部分的連結によって形成され、前記ビアホールと接触するためのコンタクト領域とが設けられ、
互いに隣接した配線ライン間のスペース幅をＳ１とし、
前記コンタクト領域における前記ビアホールの接触部分を通過し、第１方向に垂直な第２方向に延びる直線に沿って計測した、前記コンタクト領域と前記コンタクト領域に隣接する配線ラインとの間のスペース幅をＳ２として、
Ｓ１＜Ｓ２
を満たすことを特徴とする半導体装置。
【請求項３】
前記コンタクト領域における前記ビアホールの接触部分を通過し、前記第２方向に延びる直線に沿って計測した前記コンタクト領域の幅をＤとして、
Ｓ１＜Ｄ
を満たすことを特徴とする請求項２記載の半導体装置。
【請求項４】
Ｓ１＜Ｓ２＜Ｄ
を満たすことを特徴とする請求項３記載の半導体装置。
【請求項５】
Ｓ１＜８０ｎｍ
Ｓ２＞８０ｎｍ
を満たすことを特徴とする請求項２記載の半導体装置。
【請求項６】
前記配線ラインは、タングステンまたはアルミニウムで形成され、
前記ビアホールは、タングステンまたはアルミニウムで形成され、
前記層間絶縁膜は、ＵＳＧ膜、ＦＳＧ膜またはＴＥＯＳ膜で形成されていることを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度の配線パターンを含む半導体集積回路、例えば、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)、ＲＯＭ(Read Only Memory)、フラッシュメモリ、ＳｏＣ(System-on-Chip)などの半導体装置に関する。
［従来技術］
【０００２】
【特許文献１】特開平１１−３０７５３１号公報
【０００３】
この特許文献１は、配線の微細化に伴って層間絶縁膜に発生するボイドに言及している。特に、ビアコンタクト部以外の配線幅を細く形成することよってボイドの発生を抑制しており、ＩＣ内全体のボイドの体積を低減させて、ＩＣ製造の熱処理の際にボイド膨張によるＩＣ破裂不良を防止している。
【０００４】
しかしながら、特許文献１では、ビアコンタクト部の側方にボイドが存在しているため、ビアホールの位置ずれが生ずると、簡単にボイドと接触してしまう。そのため、上述したようなボイド中へのメタル材の侵入やポリマー洗浄液の入り込み等の問題が避けられない。
【背景技術】
【０００５】
近年、半導体メモリ等の分野において配線の高密度化が進展しており、２００７年の現時点では、７０ｎｍの配線ピッチを有するフラッシュメモリの量産が始まりつつある。また将来においても、７０ｎｍピッチより狭い高密度配線が要望されている。
【０００６】
図７（ａ）は、本発明者が先に検討を行ったフラッシュメモリにおける配線パターンのレイアウトの一例を示す平面図であり、図７（ｂ）は、図７（ａ）の中央断面図である。フラッシュメモリは、一般に、複数の配線層を有し、半導体基板に最も近い配線層が最も高い配線密度を有する。
【０００７】
図７（ａ）は、最下層の配線パターンの一部を例示しており、ここでは、７０ｎｍ幅の配線Ｗと７０ｎｍ幅の配線間スペースからなる１４０ｎｍピッチ（Ｌ（ライン）／Ｓ（スペース）＝７０／７０ｎｍ）で配線パターンが設計されている。
【０００８】
図７（ｂ）に示すように、配線層と配線層の間は層間絶縁膜ＩＬが埋め込まれており、配線層同士を上下に電気接続するためにビアホールＨが形成される。ビアホールＨは、製造プロセスに起因して、一般に、下側（基板側）の直径より上側の直径が大きいテーパー形状を有する。こうした１４０ｎｍピッチの配線設計の場合、最も小さいビアホールＨに関して、例えば、下側直径は標準値１３０ｎｍ（最小値１１０ｎｍ、最大値１５０ｎｍ）を有し、上側直径は、標準値１８０ｎｍを有する。
【０００９】
そのため、図７（ａ）に示すように、隣接する２本の配線ラインを部分的に連結して、幅２１０ｎｍ×長さ２１０ｎｍの略正方形状のコンタクト領域を確保し、このコンタクト領域の中心と一致するように、上記のようなビアホールＨが配置される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
狭ピッチ（例えば、配線間スペースが８０ｎｍ以下）の配線を絶縁膜で埋め込む場合、図７（ｂ）に示すように、配線ライン間に微小なボイド（空洞）Ｖが発生することがある。こうしたボイドは、図７（ａ）に示すように、配線ライン間にある狭ピッチのスペースの各所に出現する。
【００１１】
一方、ビアホールＨは、リソグラフィプロセス時のマスクアライメント誤差等に起因して、コンタクト領域の中心に対してシフトすることがある。ビアホールＨの位置ずれがコンタクト領域の中心に関して等方性であると仮定した場合、ビアホールＨの最大シフト範囲ＲＡは、図７（ａ）に示すように、シフトしたビアホールＨの外接円として表現できる。
【００１２】
ビアホールＨの位置が大きくシフトして、図７（ｂ）に示すように、配線ライン間にあるボイドＶと接触してしまうと、ボイドＶ中に、ビアホールのメタル材（Ｗ（タングステン）プラグの場合、Ｔｉ，ＴｉＮ，Ｗなど）が侵入してしまい、線間ＴＤＤＢ(Time Dependence on Dielectric Breakdown)等の信頼性を低下させる懸念がある。
【００１３】
また、ホールのエッチング後のポリマー洗浄工程において、薬液がボイド内に入り込んでしまい、その後、ホール内面にメタル材を成膜してビアホールＨを作成する際、薬液のガス発生（デガス）に起因して、メタル材の成膜不良を引き起こす懸念もある。
【００１４】
こうした不良の原因となるボイドを抑制するためには、一般に、配線ピッチを大きくして、配線間のスペース幅を拡大するか、あるいはメタル層の厚さを薄くして、配線高さを小さくしする必要がある。しかしながら、前者においては、チップ面積の拡大、配線密度の低下をもたらし、後者においては、配線抵抗の増大という弊害がある。
【００１５】
本発明の目的は、ビアホールの位置が大きくシフトした場合でも、層間絶縁膜に形成されるボイドとの接触を確実に防止して、高い信頼性および高い歩留まりを確保できる半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一実施例によれば、配線の高密度化により、互いに隣接した配線ライン間に位置する層間絶縁膜にボイドが発生する場合であっても、少なくとも２つの配線ラインの部分的連結によってコンタクト領域を形成し、局所的な切り欠き形状を付与することにより、ボイドが発生しないスペース幅を確保することができる。
【００１７】
本発明の他の実施例によれば、互いに隣接した配線ライン間のスペース幅をＳ１とし、コンタクト領域におけるビアホールの接触部分を通過し、第１方向に垂直な第２方向に延びる直線に沿って計測した、コンタクト領域とこれに隣接する配線ラインとの間のスペース幅をＳ２として、Ｓ１＜Ｓ２を満たしている。
【００１８】
また、コンタクト領域におけるビアホールの接触部分を通過し、第２方向に延びる直線に沿って計測したコンタクト領域の幅をＬｃとして、Ｓ１＜Ｌｃを満たすことが好ましい。
【００１９】
また、Ｓ１＜Ｓ２＜Ｌｃを満たすことが好ましい。
【００２０】
また、Ｓ１＜８０ｎｍ（ナノメートル）およびＳ２＞８０ｎｍを満たすことが好ましい。
【発明の効果】
【００２１】
この実施例によれば、ビアホールの接触部分とこれに隣接する配線ラインとの間に位置する層間絶縁膜には、ボイドが存在していないため、製造誤差等に起因してビアホールの位置が大きくシフトしたり、大きく形成された場合でも、ビアホールとボイドの接触を確実に防止することができる。その結果、半導体装置の高い信頼性および高い歩留まりを確保できる。
【発明を実施するための最良の形態】
【００２２】
実施の形態１．
図１（ａ）は、比較例として従来の配線パターンのレイアウトの一例を示す平面図である。図１（ｂ）は、本発明の一実施形態に係る配線パターンのレイアウトの一例を示す平面図である。図１（ｃ）は、図１（ｂ）の拡大図である。
【００２３】
ここでは、フラッシュメモリにおける配線パターンのレイアウトを例として説明するが、本発明は、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＳｏＣなど各種の半導体集積回路に適用可能である。
【００２４】
半導体集積回路は、一般に、複数の配線層を有し、半導体基板に最も近い最下配線層が最も高い配線密度を有することから、この最下配線層において最も厳しい寸法精度や位置精度が要求される。下側配線層と上側配線層の間は層間絶縁膜が埋め込まれており、この層間絶縁膜を貫通するように、配線層同士を上下に電気接続するためにビアホールＨが形成される。
【００２５】
層間絶縁膜は、ＨＤＰ（高密度プラズマ）−ＣＶＤ（化学気相成長）法、プラズマＣＶＤ法、熱ＣＶＤ法などを用いた、ＵＳＧ（不純物無添加ケイ酸塩ガラス）膜、ＦＳＧ（フッ化ケイ酸塩ガラス）膜、またはＴＥＯＳ（テトラエチルオルソシリケート）膜で形成される。
【００２６】
図１（ａ）〜図１（ｃ）は、最下層の配線パターンの一部を例示しており、ここでは、７０ｎｍ幅の配線ラインＷと７０ｎｍ幅の配線間スペースからなる１４０ｎｍピッチ（Ｌ（ライン）／Ｓ（スペース）＝７０／７０ｎｍ）で配線パターンが設計され、所定の方向（図中のｙ方向）に沿って複数の配線ラインＷが延びている。
【００２７】
こうした１４０ｎｍピッチの配線設計の場合、最も小さいビアホールＨに関して、例えば、最下層と接触する部分の直径は標準値１３０ｎｍ（最小値１１０ｎｍ、最大値１５０ｎｍ）を有する。
【００２８】
そのため、隣接する２本の配線ラインを部分的に連結して、幅２１０ｎｍ×長さ２１０ｎｍの略正方形状のコンタクト領域を確保し、このコンタクト領域の中心と一致するように、上記のようなビアホールＨが配置される。
【００２９】
また、互いに隣接する配線ラインＷの間に位置するスペースの幅は７０ｎｍであるため、層間絶縁膜を埋め込むと、図１（ａ）に示すように、微小なボイド（空洞）Ｖが、狭ピッチのスペースの各所に出現する。こうしたボイドＶは、多数の実験結果から、スペース幅が８０ｎｍ以下になると発生する傾向があることが判明している。
【００３０】
本実施形態では、スペース幅が８０ｎｍ以下である場合でも、図１（ｂ）に示すように、少なくとも２つの配線ラインの部分的連結によって形成したコンタクト領域において、局所的な切り欠き形状を付与することにより、ボイドＶが発生しないスペース幅を確保している。即ち、コンタクト領域におけるビアホールＨの接触部分と、コンタクト領域に隣接する配線ラインＷとの間に位置する層間絶縁膜には、ボイドＶが存在していない。
【００３１】
従って、製造誤差等に起因して、最大シフト範囲ＲＡ内でビアホールの位置が大きくシフトしたり、大きく形成された場合でも、ビアホールＨとボイドＶの接触を確実に防止することができる。その結果、半導体装置の高い信頼性および高い歩留まりを確保できる。
【００３２】
切り欠き部の寸法は、次のような手順で決定できる。（１）最下配線層での層間絶縁膜の埋め込み可能な最小スペース幅（ここでは、７０ｎｍ）を実験にて確認する。（２）スペース幅の寸法ばらつきも考慮して、ボイドが発生しないようなスペース幅（図１（ｂ）に示すａ寸法）を決める。（３）最大シフト範囲ＲＡで表されるビアホールＨの位置ずれと、ビアホールＨの寸法ばらつき（特に、大きめの仕上がり）の両方を考慮して、切り欠き部の長さ（図１（ｂ）に示すｂ寸法）を決める。
【００３３】
図１（ｃ）では、上記（１）〜（３）の手順に従って決定した切り欠き部の寸法の一例を示している。互いに隣接した配線ラインＷ間のスペース幅をＳ１、コンタクト領域におけるビアホールＨの接触部分を通過し、図中のｘ方向に延びる直線に沿って計測した、コンタクト領域とこの領域に隣接する配線ラインＷとの間のスペース幅をＳ２とする。
【００３４】
また、配線ラインＷの幅をＬ１、切り欠かれたコンタクト領域の幅をＬ２、コンタクト領域におけるビアホールＨの接触部分の直径をＤとする。また、コンタクト領域の切り欠き部の長さをＢ１、コンタクト領域のｙ方向エッジからビアホールＨの接触部分までの長さをＢ２とする。
【００３５】
図１（ｃ）に示す例では、各寸法の標準値として、Ｓ１＝７０ｎｍ、Ｓ２＝１１０ｎｍ、Ｌ１＝７０ｎｍ、Ｌ２＝１３０ｎｍ、Ｄ＝１３０ｎｍ、Ｂ１＝２９０ｎｍ、Ｂ２＝１５０ｎｍのように設計している。なお、配線ラインＷの厚さは、９０ｎｍである。
【００３６】
本発明では、Ｓ１＜Ｓ２を満たすように配線パターンを設計することにより、ビアホールの接触部分とこれに隣接する配線ラインとの間に位置する層間絶縁膜には、ボイドが出現しなくなる。そのため、製造誤差等に起因してビアホールＨの位置が大きくシフトしたり、大きく形成された場合でも、ビアホールＨとボイドの接触を確実に防止できる。
【００３７】
また、Ｓ１＜Ｄを満たすように配線パターンを設計することが好ましく、これにより高密度化な配線パターンであっても、比較的大きな電流容量を持つビアホールＨを形成することができる。
【００３８】
また、Ｓ１＜Ｓ２＜Ｄを満たすように配線パターンを設計することが好ましく、これにより、ビアホールＨとボイドの接触を確実に防止しつつ、比較的大きな電流容量を持つビアホールＨを形成することができる。
【００３９】
また、Ｓ１＜８０ｎｍ、Ｓ２＞８０ｎｍを満たすように配線パターンを設計することが好ましく、これによりビアホールＨとボイドの接触を確実に防止しつつ、高密度な配線パターンを実現することができる。
【００４０】
又、隣接する２本の配線ラインを部分的に連結して、幅Ｌ２：１３０ｎｍ×長さＢ１：２９０ｎｍの略長方形状のコンタクト領域の両横に切り欠き部を設けている。このように隣接する２本の配線ラインを部分的に連結している場所であるため、例え切り欠き部が設けられていたとしても、Ｌ２はＬ１よりも十分に大きくでき、製造誤差等に起因してビアホールの位置が大きくシフトしたとしても配線パターンとビアが接触可能となる。
【００４１】
図２は、写真製版プロセス後のレジストパターン形状を示す写真である。この状態でエッチング処理を行うことによって、レジストパターンの無いエリアが除去されて、ライン間スペースが形成される。その後、レジストパターンを除去することによって、配線ラインＷおよびコンタクト領域が得られる。
【００４２】
配線パターン用のマスクには、図１（ｃ）に示すように、ｘ方向の線分とｙ方向の線分の組合せでパターンを形成しているが、露光光の回折等に起因してレジストパターンの角部が丸くなることが判る。こうした状態でもＳ１＜Ｓ２を満たしているため、後に層間絶縁膜を形成する際、コンタクト領域の側方（Ｓ２のエリア）にはボイドが出現しなくなり、ビアホールとボイドの接触を確実に防止できる。
【００４３】
次に、半導体基板に最も近い最下配線層において、Ｌ／Ｓ＝７０／７０ｎｍの最小設計ルールを用いたＮＡＮＤ型フラッシュメモリの例を説明する。
【００４４】
図３は、積層したビアホールにおける各配線層を示す部分断面図である。図４（ａ）は、フラッシュメモリのセル部の一部分を示す部分平面図である。図４（ｂ）は、フラッシュメモリのセル部の他の部分を示す部分平面図である。図４（ｃ）は、フラッシュメモリのページバッファ部の一部分を示す部分平面図である。図５は、ＮＡＮＤ型フラッシュメモリの一例を示す回路図である。
【００４５】
まず、図３を参照して、半導体基板ＳＢには、ＦＥＴ等のデバイスが形成されており、その上のコンタクト配線層１０において、ＦＥＴのゲート電極ＧＴや活性領域等と接続するためのコンタクトホールＣＨが層間絶縁膜ＩＬを貫通するように形成されている。
【００４６】
第１配線層１１は、最小設計ルールが適用される最下配線層であり、上述のような配線ラインＷ１、コンタクト領域、配線ライン間スペースが形成され、そして、層間絶縁膜ＩＬを貫通するようにビアホールＨ１が設けられる。第２配線層１２は、Ｌ／Ｓ＝１４０／１４０ｎｍの設計ルールが適用され、第１配線層１１でのビアホールＨ１と接続される配線ラインＷ２や他の配線が形成される。
【００４７】
第１配線層１１での配線ラインＷ１は、タングステンで形成されるが、代替として、ＡｌＳｉＣｕやＡｌＣｕ等のアルミニウム配線材料で形成することも可能である。第２配線層１２での配線ラインＷ２は、ＡｌＣｕ等のアルミニウム配線材料で形成される。
【００４８】
ビアホールＨ１およびコンタクトホールＣＨは、タングステンで形成されるが、代替として、ＡｌＳｉＣｕやＡｌＣｕ等のアルミニウム配線材料で形成することも可能である。ビアホールＨ１およびコンタクトホールＣＨの周囲には、一般に、薄いバリアメタル層（不図示）が配置される。層間絶縁膜ＩＬは、ＨＤＰ−ＣＶＤ法、プラズマＣＶＤ法、熱ＣＶＤ法などを用いたＵＳＧ膜、ＦＳＧ膜またはＴＥＯＳ膜で形成される。
【００４９】
次に、図５を参照して、３２個のメモリセルＭＣ１〜３２が直列接続され、その両端には選択トランジスタＱ１，Ｑ２がそれぞれ配置される。メモリセルＭＣ１は、選択トランジスタＱ１を介して、活性領域コンタクトホールＣＨ１によって、配線ラインＷ１からなるビット線ＢＬに接続される。
【００５０】
メモリセルＭＣ３２は、選択トランジスタＱ２を介して、ソース線コンタクトホールＣＨ２によって、配線ラインＷ１からなるソース線接続ラインＳＬに接続される（接続箇所ＺＡ）。さらに、ソース線接続ラインＳＬは、第１配線層１１でのビアホールＨ１によって、第２配線層１２での配線ラインＷ２に接続される（接続箇所ＺＢ）。
【００５１】
選択トランジスタＱ１のゲートに接続された選択線ＳＧ１は、選択線コンタクトホールＣＨ３によって配線ラインＷ１からなる他のビット線ＢＬに接続され、さらに、第１配線層１１でのビアホールＨ１によって、第２配線層１２での配線ラインＷ２に接続される（接続箇所ＺＣ）。
【００５２】
次に、図４を参照して、ここでは、各コンタクトホールＣＨまたは各ビアホールＨの接続箇所に、本発明に係る切り欠き部を有するコンタクト領域を適用している。図４（ａ）の接続箇所ＺＡでは、隣接する２本の配線ラインＷ１が部分的に連結してコンタクト領域が形成され、これとコンタクトホールＣＨが接続されている。図４（ａ）の接続箇所ＺＢでは、隣接する２本の配線ラインＷ１が部分的に連結してコンタクト領域が形成され、これとビアホールＨ１が接続されている。
【００５３】
図４（ｂ）の接続箇所ＺＣでは、隣接する２本の配線ラインＷ１が部分的に連結してコンタクト領域が形成され、このコンタクト領域が介在するように、コンタクトホールＣＨおよびビアホールＨ１が積層され接続されている。図４（ｃ）においても、コンタクトホールＣＨおよびビアホールＨ１が、コンタクト領域を介して積層され接続されている。
【００５４】
なお、以上の説明では、隣接する２本の配線ラインを部分的に連結してコンタクト領域を形成する例を示したが、隣接する３本以上の配線ラインを部分的に連結してコンタクト領域を形成しても構わない。
【００５５】
こうして高密度配線の設計ルールが適用される場合、少なくとも２つの配線ラインの部分的連結によってコンタクト領域を形成し、Ｓ１＜Ｓ２を満たすように配線パターンを設計することにより、ビアホールの接触部分とこれに隣接する配線ラインとの間に位置する層間絶縁膜には、ボイドが出現しなくなる。そのため、製造誤差等に起因してビアホールＨの位置が大きくシフトしたり、大きく形成された場合でも、ビアホールＨとボイドの接触を確実に防止できる。
【００５６】
実施の形態２．
図６（ａ）〜図６（ｆ）は、本発明に係るコンタクト領域およびこの周辺領域での配線パターンのレイアウトの各種例を示す平面図である。まず、図６（ａ）において、ビアホールＨが接続されるコンタクト領域での切り欠き部の形状は、図１（ｂ）と同様であるが、コンタクト領域を形成する２本の配線ラインＷの連結部分の長さが図１（ｂ）よりも長くなっている。
【００５７】
図６（ｂ）では、ビアホールＨが接続されるコンタクト領域での切り欠き部の形状は、図１（ｂ）と同様であるが、コンタクト領域に隣接する２本またはそれ以上の配線ラインＷが連結しており、さらに、コンタクト領域での切り欠き部に対向して別の切り欠き部をそれぞれ設けている。
【００５８】
図６（ｃ）では、ビアホールＨが接続されるコンタクト領域に隣接する２本またはそれ以上の配線ラインＷが連結しており、このコンタクト領域には切り欠き部を設けずに、隣接した配線ラインＷに切り欠き部をそれぞれ設けて、ライン間スペースを確保している。
【００５９】
図６（ｄ）では、ビアホールＨが接続されるコンタクト領域での切り欠き部の形状は、図６（ａ）と同様であり、さらに、隣接した配線ラインＷにも切り欠き部をそれぞれ設けて、ライン間スペースを確保している。
【００６０】
図６（ｅ）では、ビアホールＨが接続されるコンタクト領域に隣接する２本またはそれ以上の配線ラインＷが連結しており、この連結部分の長さが長くなっている。さらに、このコンタクト領域には切り欠き部を設けずに、隣接した配線ラインＷに切り欠き部をそれぞれ設けて、ライン間スペースを確保している。
【００６１】
図６（ｆ）では、ビアホールＨが接続されるコンタクト領域に隣接する２本またはそれ以上の配線ラインＷが連結しており、このコンタクト領域の右側にのみ切り欠き部を設け、そして、コンタクト領域の左側に対向して、隣接した配線ラインＷに切り欠き部を設け、ライン間スペースを確保している。
【００６２】
図６（ａ）〜図６（ｆ）に示すように、ビアホールＨが接続されるコンタクト領域の側方には、充分な間隔のスペースが確保され、層間絶縁膜にボイドＶが出現しなくなる。その結果、ビアホールＨとボイドＶとの接触を確実に防止することができる。
【産業上の利用可能性】
【００６３】
本発明は、微細かつ高精度な配線パターンを含む半導体装置を高い信頼性および高い歩留まりで製造できる点で、産業上極めて有用である。
【図面の簡単な説明】
【００６４】
【図１】図１（ａ）は比較例として従来の配線パターンのレイアウトの一例を示す平面図であり、図１（ｂ）は本発明の一実施形態に係る配線パターンのレイアウトの一例を示す平面図であり、図１（ｃ）は図１（ｂ）の拡大図である。
【図２】写真製版プロセス後のレジストパターン形状を示す写真である。
【図３】積層したビアホールにおける各配線層を示す部分断面図である。
【図４】図４（ａ）はフラッシュメモリのセル部の一部分を示す部分平面図であり、図４（ｂ）はフラッシュメモリのセル部の他の部分を示す部分平面図であり、図４（ｃ）はフラッシュメモリのページバッファ部の一部分を示す部分平面図である。
【図５】ＮＡＮＤ型フラッシュメモリの一例を示す回路図である。
【図６】本発明に係るコンタクト領域およびこの周辺領域での配線パターンのレイアウトの各種例を示す平面図である。
【図７】図７（ａ）は従来のフラッシュメモリにおける配線パターンのレイアウトの一例を示す平面図であり、図７（ｂ）は図７（ａ）の中央断面図である。
【符号の説明】
【００６５】
１０  コンタクト配線層、  １１  第１配線層、  １２  第２配線層、
ＣＨ  コンタクトホール、  Ｈ  ビアホール、  ＩＬ  層間絶縁膜、
ＲＡ  最大シフト範囲、  Ｖ  ボイド（空洞）、  Ｗ  配線ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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