(57)【要約】【課題】  外部に新たな素子を追加することなく、簡易な構成によってＥＭＩ対策を行うことが可能なスイッチングデバイス（ＭＯＳトランジスタ）を提供する。【解決手段】  領域Ｂ１〜Ｂ３に跨って連続して形成されたゲート電極４と、ゲート電極４に対して電圧を印加するためのゲート配線６と、ゲート配線６とゲート電極４とを電気的に接続するゲートコンタクト５と、ゲート電極４を介して対向するように形成されたソース拡散領域２２及びドレイン拡散領域１２と、を備えてなり、ゲート電極４が、導通時にソース／ドレイン拡散領域間を流れる電流が領域Ｂ１内よりも低い領域Ｂ３内の少なくとも一部において領域Ｂ１内よりも抵抗率の高い高抵抗材料で形成されており、ゲートコンタクト５との接触箇所から領域Ｂ１と領域Ｂ３との境界までの間に高抵抗材料で形成された領域を有する。【選択図】        図１
2009188103.tif 000002
【特許請求の範囲】
【請求項１】
一又は複数の第１領域、及び、一又は複数の第２領域を備えて構成されるＭＯＳトランジスタであって、
前記第１領域及び前記第２領域に跨って連続して形成されたゲート電極と、
前記ゲート電極に対して電圧を印加するためのゲート配線と、
前記ゲート配線と前記ゲート電極とを電気的に接続するゲートコンタクトと、
前記ゲート電極を介して対向するように形成されたソース／ドレイン拡散領域と、を備えてなり、
導通時に前記ソース／ドレイン拡散領域間を流れる電流が、前記第１領域内よりも前記第２領域内の方が小さく、
前記ゲートコンタクトが、前記第２領域内に形成されており、
前記ゲート電極が、
前記第２領域内の少なくとも一部において前記第１領域内よりも抵抗率の高い高抵抗材料で形成され、前記ゲートコンタクトとの接触箇所から前記第１領域と前記第２領域との境界までの間に前記高抵抗材料で形成された領域を有することを特徴とするＭＯＳトランジスタ。
【請求項２】
前記第１領域内において、前記ゲート電極が直線状に延伸すると共に、前記ソース／ドレイン拡散領域が前記ゲート電極の延伸方向に係る長さであるゲート幅と同幅で前記延伸方向に直交する方向に同ゲート電極を介して対向し、
前記第２領域内の一部の第３領域内において、前記ソース拡散領域及び前記第１領域内の前記ドレイン拡散領域に連絡するドリフト領域が形成されており、
前記第３領域内の前記ゲートが、前記高抵抗材料で形成されていることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記第２領域内において、少なくとも一部の前記ゲート電極が曲線状に延伸することを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項４】
前記ゲート電極が、ポリシリコン膜で構成されることを特徴とする請求項１〜３の何れか１項に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは、一般的にスイッチングデバイスとして利用されている。ＭＯＳトランジスタがスイッチング動作を実行する際、しばしばＥＭＩ（ElectroMagnetic Interference：電磁波障害）ノイズが発生する。このノイズは、当該ＭＯＳトランジスタを搭載した半導体装置自身や、他の機器に悪影響を及ぼすことがあり、しばしば問題となる。
【０００３】
従来のスイッチングデバイスは、デバイスそのものには特にＥＭＩ対策が施されておらず、制御端子に付加された抵抗とスイッチングデバイスの入力容量で形成されるＲＣフィルタ回路で入力信号の高調波成分を除去すると共に、スイッチングデバイスをゆっくりＯＮ／ＯＦＦさせることでＥＭＩ対策を行っている。
【０００４】
一般にスイッチングデバイスは、できるだけ高速動作を行うように設計されているため、スイッチング動作時に発生するＥＭＩノイズに対しては、スイッチングデバイス外で対策を講じなければならない（例えば、特許文献１参照）。即ち、制御端子にＲＣ回路を付加するために抵抗を外付けにするか、もしくはチップ上にスイッチングデバイスとは別に抵抗素子を形成しなければならない。
【０００５】
図５は、従来のＥＭＩ対策を施したスイッチングデバイスの構成を示す回路図である。スイッチングデバイスとしてのＭＯＳトランジスタ９１のゲートに、ゲートコンタクト９３を介して抵抗９２を外付けすることで、ＥＭＩ評価結果に応じて抵抗値を調整可能な構成としている。これにより、ＭＯＳトランジスタ９１のゲート・ソース間の寄生容量、及び外付けされた抵抗９２で構成されるＲＣ回路によって、所望の高調波成分の除去を行う。
【０００６】
【特許文献１】米国特許第６０８４２７７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図５のようにスイッチングデバイスの外部に抵抗９２を外付けすることで、半導体装置全体の装置規模が拡大するという別の問題が発生する。より具体的に言えば、抵抗９２を新たに備えることで当該抵抗９２の占有面積相当の装置規模が拡大することに加え、スイッチングデバイス並びに外付け抵抗を含めて１パッケージ化を行ったときに接続用のピン数が増加し、これによってパッケージサイズの拡大を余儀なくされるという問題がある。
【０００８】
又、抵抗をスイッチングデバイスのチップ上に形成する方法も考えられるが、この場合においてもチップサイズの増大を避けることができず、これに伴ってスイッチングデバイスチップの製造コストが増大してしまう。
【０００９】
本発明は、上記の問題点に鑑み、外部に新たな素子を追加することなく、簡易な構成によってＥＭＩ対策を行うことが可能なスイッチングデバイス（ＭＯＳトランジスタ）を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係るＭＯＳトランジスタは、一又は複数の第１領域、及び、一又は複数の第２領域を備えて構成されるＭＯＳトランジスタであって、前記第１領域及び前記第２領域に跨って連続して形成されたゲート電極と、前記ゲート電極に対して電圧を印加するためのゲート配線と、前記ゲート配線と前記ゲート電極とを電気的に接続するゲートコンタクトと、前記ゲートを介して対向するように形成されたソース／ドレイン拡散領域と、を備えてなり、導通時に前記ソース／ドレイン拡散領域間を流れる電流が、前記第１領域内よりも前記第２領域内の方が小さく、前記ゲートコンタクトが、前記第２領域内に形成されており、前記ゲート電極が、前記第２領域内の少なくとも一部において前記第１領域内よりも抵抗率の高い高抵抗材料で形成され、前記ゲートコンタクトとの接触箇所から前記第１領域と前記第２領域との境界までの間に前記高抵抗材料で形成された領域を有することを第１の特徴とする。
【００１１】
本発明に係るＭＯＳトランジスタの上記第１の特徴構成によれば、ゲート電極が有する抵抗成分と、ゲート電極とソース／ドレイン拡散領域との間の容量成分とでＲＣローパスフィルタを実現することができる。そして、一部を高抵抗材料でゲート電極を構成することで、当該高抵抗材料を用いるゲート電極の延伸方向に係る長さ、若しくは高抵抗材料の抵抗率を調整することで、前記ＲＣローパスフィルタを構成する抵抗成分の抵抗値を調整することができる。従って、目的とする対象周波数をＲＣローパスフィルタによって遮断できるように、前記ゲート電極の延伸方向に係る長さ、若しくは抵抗率を調整することで、外部抵抗を別途備えることなく高調波ノイズを低減することが可能となる。
【００１２】
又、高抵抗材料で構成する領域を、導通時の電流値が低い第２領域内とすることで、スイッチング動作時におけるトランジスタの電気的特性に殆ど影響を与えることなく、高調波ノイズの除去機構をトランジスタ内部に備えることが可能となる。
【００１３】
又、本発明に係るＭＯＳトランジスタは、上記第１の特徴構成に加えて、前記第１領域内において、前記ゲートが直線状に延伸すると共に、前記ソース／ドレイン拡散領域が前記ゲートの延伸方向に係る長さであるゲート幅と同幅で前記延伸方向に直交する方向に同ゲートを介して対向し、前記第２領域内の一部の第３領域内において、前記ソース拡散領域及び前記第１領域内の前記ドレイン拡散領域に連絡するドリフト領域が形成されており、前記第３領域内の前記ゲートが、前記高抵抗材料で形成されていることを第２の特徴とする。
【００１４】
又、本発明に係るＭＯＳトランジスタは、上記第２の特徴構成に加えて、前記第２領域内において、少なくとも一部の前記ゲートが曲線状に延伸することを第３の特徴とする。
【００１５】
又、本発明に係るＭＯＳトランジスタは、上記第１〜第３の何れか一の特徴構成に加えて、前記ゲートが、ポリシリコン膜で構成されることを第４の特徴とする。
【００１６】
本発明に係るＭＯＳトランジスタの上記第４の特徴構成によれば、ポリシリコン膜にドープする不純物濃度、若しくは不純物イオンをドープする領域（拡散場所）を調節することで、容易にゲート電極が有する内部抵抗の値を調節することができる。従って、目的とする遮断対象周波数のノイズがＲＣローパスフィルタによって遮断可能となるよう、第２領域内のポリシリコン膜にドープされる不純物濃度、若しくは拡散場所を調整して抵抗成分の値を調整することで、ＭＯＳトランジスタ（スイッチングデバイス）内部だけで容易に高調波ノイズ対策ができる。
【発明の効果】
【００１７】
本発明の構成によれば、外部に新たな素子を追加することなく、簡易な構成によってＥＭＩ対策を行うことが可能なスイッチングデバイスを実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下において、本発明に係るＭＯＳトランジスタ（以下、適宜「本発明素子」と称する）の実施形態について図面を参照して説明する。尚、以下の各図面は模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００１９】
図１は、本発明素子の概略構成を示す概念図である。図１に示すように、本発明素子１は、半導体基板１０上に、ドリフト領域としてのＮウェル１１、ボディ領域としてのＰウェル２１、素子分離用のフィールド酸化膜３が形成されている。
【００２０】
Ｎウェル１１上には、高濃度Ｎ型のドレイン拡散領域１２が形成されている。そして、このドレイン拡散領域１２からフィールド酸化膜３によって隔てられて、一部がＮウェル１１に重なるようにゲート酸化膜２を介してゲート電極４が形成されている。
【００２１】
Ｐウェル２１上には、Ｎ型のソース拡散領域２２、及び高濃度Ｐ型のボディコンタクト領域２３が形成されている。そして、ゲート電極４は、このソース拡散領域２２、Ｐウェル２１、並びに前記のＮウェル領域１１に重なるように、基板１０上にゲート酸化膜２を介して形成されている。
【００２２】
そして、ゲート電極４の上層にはゲートメタル配線６が形成されており、両者がゲートコンタクト５によって電気的に接続されている。
【００２３】
ゲート電極４は、ポリシリコン膜で構成されている。このゲート電極４は、それ自身で抵抗成分を有すると共に、ソース拡散領域２２との間で容量成分を有する。図１中の符号Ａに示すように、これらの抵抗成分及び容量成分は、ゲート電極４の長さ方向ｄ１に一様に分布する。
【００２４】
本発明素子１は、このゲート電極４が本来有する抵抗成分、並びにゲート電極４とソース拡散領域２２との間で形成される容量成分を用いて、ＥＭＩ対策を行うことが特徴である。
【００２５】
尚、図１上では明記していないが、本発明素子１は、Ｎウェル１１の周囲をＰウェル２１が取り囲む構成となっている。言い換えれば、ドレイン拡散領域１２並びにドリフト領域１１は、ソース拡散領域２２によって囲まれている。
【００２６】
図２は、図１に示す本発明素子１を上面から見た概略平面図である。図２に示すように、ゲート電極４がリング状に形成されており、その外側にはソース拡散領域２２が形成されている。そして、このゲート電極４の内側の領域には、ドレイン拡散領域１２が形成されている。
【００２７】
ゲート電極４は、略直線状に延伸する部分と、曲線状に湾曲して延伸する部分とで構成され、全体としてリング状を構成する。そして、直線状に延伸する一部の領域Ｂ１において、ソース拡散領域２２とドレイン拡散領域１２とがゲート電極４の延伸方向に係る長さであるゲート幅と同幅で前記延伸方向に直交する方向にゲート電極４を介して対向する。この領域Ｂ１内において、ソース拡散領域２２、ドレイン拡散領域１２、並びにゲート電極４及び両拡散領域間に位置するフィールド酸化膜３の下層に形成されるドリフト領域１１とでＭＯＳトランジスタが構成される。
【００２８】
又、ゲート電極５が曲線状に湾曲して延伸する一部の領域Ｂ２において、ソース拡散領域２２とドレイン拡散領域１２とが、湾曲するゲート電極５の接線方向に直交する方向にゲート電極５を介して対向する。この領域Ｂ２内においても、ソース拡散領域２２、ドレイン拡散領域１２、並びにゲート電極４及び両拡散領域間に位置するフィールド酸化膜３の下層に形成されるドリフト領域１１とでＭＯＳトランジスタが構成される。しかし、領域Ｂ２は、領域Ｂ１と比較して両拡散領域１２及び２２が対向する面積が小さいため、オン時のドレイン拡散領域１２−ソース拡散領域２２間の抵抗が大きい。このため、領域Ｂ１内に構成されるＭＯＳトランジスタと比較して、オン時にドレイン−ソース間に流れる電流が低電流となる。
【００２９】
更に、領域Ｂ３内では、ゲート電極４の外側にはソース拡散領域２２を有する一方、ゲート電極４の内側にはフィールド酸化膜３下層のドリフト領域１１のみを有する。即ち、領域Ｂ３内においては、ソース拡散領域２２と対向するドレイン拡散領域１２（高濃度領域）が存在しない。このため、領域Ｂ３内では、ソース拡散領域２２、ゲート電極４、領域Ｂ１内の領域Ｂ３側に位置するドレイン拡散領域１２、及び両拡散領域間に位置するフィールド酸化膜３の下層に形成されるドリフト領域１１とで形式的にはＭＯＳトランジスタが構成される。しかしながら実際は、領域Ｂ１と比較して両拡散領域１２及び２２が対向する面積が著しく小さいため、オン時のチャネル抵抗が著しく大きく、オン時にドレイン−ソース間に流れる電流が著しく低い電流値を示す。
【００３０】
即ち、図２に示す構成の場合、領域Ｂ１と比較して領域Ｂ２及びＢ３は、ＭＯＳトランジスタがオン状態の下で両拡散領域間を流れる電流値が低い。特に、領域Ｂ３においては、領域Ｂ１と比較して著しく電流値が低いか、場合によっては全く電流が流れない。このため、領域Ｂ３内のゲート電極４を高抵抗材料で構成したとしても、本発明素子１全体のＭＯＳトランジスタとしての電気的特性に影響を与えることがない。
【００３１】
本発明素子１は、上記の思想の下、ＭＯＳトランジスタの電気的特性に対する影響を考慮する必要がない領域内のゲート電極４を、ＭＯＳトランジスタの電気的特性を左右する領域内のゲート電極４よりも高抵抗で構成することで、ゲート電極４全体の抵抗値を制御することを特徴とする。例えば、図２内に示すように、領域Ｂ１及びＢ２内においては、ゲート電極４を低抵抗のポリシリコン膜４ａで形成し、領域Ｂ３内においては、ゲート電極４をポリシリコン膜４ａよりも高抵抗のポリシリコン膜４ｂで形成する。ポリシリコン膜の抵抗率の調整は、ドープする不純物イオンの不純物濃度を変化させることで容易に実現できる。
【００３２】
本発明素子１により、遮断したい対象の遮断対象周波数を認識しておき、この遮断対象周波数を含む高調波を遮断するような条件を満足するローパスフィルタ回路を、ゲート電極４が有する抵抗成分と、ゲート電極４とソース拡散領域２２との間の容量成分とで実現することが可能となる。これにより、従来構成のように、ＭＯＳトランジスタ外にＲＣローパスフィルタを構成するための外部抵抗を別途備える必要がない。
【００３３】
尚、ローパスフィルタによって遮断する対象周波数を調整する場合には、ドープする不純物濃度を変化させてポリシリコン膜４ｂの抵抗率を調整することで、容易にローパスフィルタの遮断対象周波数を調整することが可能となる。又、ポリシリコン膜４ｂによって構成されるゲート部分の延伸方向に係る長さであるゲート幅を調整することでも、遮断対象周波数の調整が可能である。具体的には、抵抗率を調整するために不純物イオンをドープする領域を調整することで、不純物濃度が低い領域に係るゲート部分のゲート幅を調整することができる。
【００３４】
又、図２では、ゲートコンタクト５を領域Ｂ３内のゲート電極４に接続させている。これにより、ゲートコンタクト５を介してゲート配線メタル６から与えられた電圧信号は、ポリシリコン膜４ｂ内で一定程度電圧降下した後、ＭＯＳトランジスタとして機能する領域Ｂ１内のゲート電極４（ポリシリコン膜４ａ）内に送られる。一般に、高調波ノイズは、ＭＯＳトランジスタがオフ状態からオン状態に、或いはオン状態からオフ状態に遷移する時点で大きく発生する。このため、予め高抵抗材料で構成されたポリシリコン膜４ｂ内である程度電圧を降下させておき、ポリシリコン膜４ｂを通過した電圧信号をポリシリコン膜４ａに送出する構成とすることで、急激なゲート電圧変化が抑制される。従って、このような構成とすることで、ローパスフィルタによって高調波成分を遮断する作用に加えて、更に高調波ノイズの出力レベルそのものを一定程度抑制する効果がある。
【００３５】
尚、より詳細には、領域Ｂ３内において、ゲート電極４をゲートコンタクト５と接触する箇所のみ低抵抗材料で構成し、それ以外の箇所を高抵抗材料で構成するものとしても良い。このように構成することで、領域Ｂ３内に係るゲート電極４の内、コンタクト抵抗のみを低減化してＭＯＳトランジスタの電気的特性に対する影響を抑えつつも、前述のような効果を実現することができる。
【００３６】
以下では、高調波ノイズを抑圧する対策を行う場合の一設計例について説明する。
【００３７】
図３は、本発明素子１の基本概念を図示した回路図である。図中Ｒ１，Ｒ２は、ゲート電極４の内、オン動作時に流れる電流量が領域Ｂ１よりも著しく低い領域Ｂ３内の内部抵抗、Ｃ１，Ｃ２はゲート電極４とソース拡散領域２２との間に生じる寄生容量を表している。又、ＭＯＳ１及びＭＯＳ２は、図２内における領域Ｂ１内のＭＯＳトランジスタを表している。ゲートパッド３０から出力された電圧信号が、ゲート配線メタル６を通ってゲートコンタクト５に与えられ、当該ゲートコンタクト５から抵抗Ｒ１，Ｒ２を介してＭＯＳ１及びＭＯＳ２のゲート電極４に入力される。
【００３８】
前記のとおり、ポリシリコン膜４ｂにドープする不純物濃度と、不純物イオンをドープする領域（拡散場所）を調節することにより、Ｒ１及びＲ２の抵抗値を調節することができる。尚、ＭＯＳ１及びＭＯＳ２の内部にも抵抗成分が存在するが、前記Ｒ１及びＲ２の抵抗値に比べて著しく小さい。このため、図３に示すように、ＭＯＳ１及びＭＯＳ２内の抵抗成分を無視し、高抵抗材料で構成されるポリシリコン膜４ｂ由来の抵抗成分Ｒ１及びＲ２のみによって抵抗成分を表すことができる。
【００３９】
ＥＭＩノイズに対する対策としては、例えば日本のＶＣＣＩ（Voluntary Control Council for Information Technology Equipment：情報処理装置等電波障害自主規制協議会）の規制に適合するよう、３０ＭＨｚ以上の周波数に対して抑圧するように設計することが有効である。又、そのように設計することでＦＭ放送帯域（７６〜９０ＭＨｚ）やテレビ放送帯域（９０〜２２２ＭＨｚ）のノイズ輻射も抑圧することができる。遮断対象周波数の調整方法は、前記のとおり、ポリシリコン膜４ｂの不純物濃度、ゲート長を調整することで抵抗成分（Ｒ１，Ｒ２）を調整し、これによって抵抗成分と容量成分で実現されるローパスフィルタによって遮断可能な周波数を調整する。
【００４０】
又、抑圧する周波数を低くし過ぎると、スイッチング動作の電力効率を低下させる場合がある。これは、スイッチング動作の際、オンとオフの中間状態の時に最もスイッチング素子での消費電力が大きくなり、これによってスイッチング動作の効率を落とす原因となるためである。スイッチングデバイスにおいては、オンとオフの中間状態をできるだけ早く通過させることによって電力効率を上げることができる一方、ＥＭＩノイズを抑圧するＲＣローパスフィルタ回路はオンとオフの中間状態の時間を長くさせるように作用する。
【００４１】
図４はスイッチング電源のスイッチング周波数として一般的に用いられる４０ｋＨｚのスイッチング動作において、スイッチングデバイス（ＭＯＳトランジスタ）の消費電力とＲＣローパスフィルタ回路のカットオフ周波数との関係をプロットしたグラフである。尚、図４では、ＭＯＳトランジスタに誘導性負荷が接続されている場合を想定している。これは、インダクタに流れる電流がオンオフされることで機能するスイッチング電源装置に搭載されるスイッチングデバイスとしてＭＯＳトランジスタが用いられることを想定したものである。ＭＯＳトランジスタに接続される負荷が抵抗性負荷の場合、ＭＯＳトランジスタをオンすると同時に電源電圧と抵抗値で決まる電流が流れる。これに対し、接続される負荷が誘導性負荷の場合、スイッチングデバイスをオンにした瞬間は電流が０で、その後時間に比例して電流が増加することとなる。即ち、誘導性負荷が接続される場合、抵抗性負荷と比べて電流波形が異なる。ＭＯＳトランジスタにおける消費電力を算出する場合、当該ＭＯＳトランジスタに流れる電流波形が大きく影響するため、図４では、誘導性負荷が接続されているＭＯＳトランジスタを想定している。
【００４２】
図４によれば、カットオフ周波数が１００ＭＨｚ付近で消費電力が最低になっている。一方で、カットオフ周波数が３０ＭＨｚ以下になるとＭＯＳトランジスタ内の消費電力が上昇することが分かる。尚、周波数が１００ＭＨｚを超えた場合にもＭＯＳトランジスタ内の消費電力が上昇しているが、これは誘導性負荷の影響でスイッチングデバイスがオフした後にリンギングが発生し、その時の消費電力が加わってくるからである。
【００４３】
以上よりノイズ輻射に対する規格の面、並びにＭＯＳトランジスタの効率の面の双方から、カットオフ周波数を３０ＭＨｚ付近に設定することが好ましいことが分かる。
【００４４】
ここで図２のような構造のＭＯＳトランジスタに対して、ゲート電極４に形成される抵抗成分並びに同ゲート電極４とソース拡散領域２２との間に生じる容量成分を求出する。ＭＯＳトランジスタのゲート長（ゲート酸化膜２上に成膜されているゲート電極４の延伸方向に直交する方向に係る長さの内、Ｐウェル２１に対向する部分の長さ）をＬｇ〔μｍ〕、真空の誘電率をε０、ゲート酸化膜２の比誘電率をεｏｘ、ゲート酸化膜２の膜厚をｔｏｘ〔μｍ〕とすると、ＭＯＳトランジスタのゲート幅（ゲート電極４の延伸方向に係る長さ）１００μｍ当たりの容量成分Ｃｐは、以下の（数１）によって表される。
【００４５】
（数１）
Ｃｐ＝ε０×εｏｘ×１００〔μｍ〕×Ｌｇ／ｔｏｘ
【００４６】
従って、εｏｘ＝３．９、Ｌｇ＝２〔μｍ〕、ｔｏｘ＝０．１〔μｍ〕とすれば、ゲート幅１００μｍ当たりの容量成分Ｃｐ＝０．０７〔ｐＦ〕と算出される。
【００４７】
又、一般にトランジスタに用いられるゲート電極（即ち低抵抗のポリシリコン膜４ａ）のシート抵抗値（一定膜厚の下での単位幅且つ単位長さ当たりの抵抗）は１００〔Ω／□〕である。ここで、領域Ｂ３内の高抵抗のポリシリコン膜４ｂのシート抵抗値を１０００〔Ω／□〕、ポリシリコン幅（延伸方向に直交する方向に係るゲート電極４全体の長さ）をＷｐｏｌｙ〔μｍ〕とすると、ポリシリコン膜４ｂのゲート幅１００μｍ当たりの抵抗成分Ｒｐは以下の（数２）によって求出される。
【００４８】
（数２）
Ｒｐ＝１０００〔Ω／□〕×１００〔μｍ〕／Ｗｐｏｌｙ
【００４９】
従って、ポリシリコン幅Ｗｐｏｌｙ＝１０〔μｍ〕とすれば、ポリシリコンの延伸方向に係る長さ１００μｍ当たりの抵抗成分ＲｐがＲｐ＝１０〔ｋΩ〕と算出される。この抵抗１個あたりに接続されるＭＯＳトランジスタのゲート幅を１〔ｍｍ〕とすると、ＭＯＳトランジスタのゲート電極４に含まれる容量成分Ｃｐ＝０．７〔ｐＦ〕（＝０．０７×１０）より、カットオフ周波数ｆｃは以下の（数３）によって求出される。
【００５０】
（数３）
ｆｃ＝１／（２π×Ｒｐ×Ｃｐ）
＝１／（２×３．１４×１０〔ｋΩ〕×０．７〔ｐＦ〕）＝２２．７〔ＭＨｚ〕
【００５１】
即ち、これにより、上述した目標とする３０ＭＨｚに近いカットオフ周波数を実現することができる。
【００５２】
尚、１００〔Ω／□〕のシート抵抗値を示す低抵抗ポリシリコン４ａは、Ｐ＋イオンをドーズ量３×１０１５／ｃｍ２程度で注入することで実現することができ、１０００〜１００００〔Ω／□〕程度のシート抵抗値を示す高抵抗ポリシリコン４ｂは、Ｐ＋イオンをドーズ量１×１０１３〜１×１０１４／ｃｍ２程度で注入することで実現できる。
【００５３】
尚、上述の実施形態では、図２に示すように、本発明素子１が環状のゲート電極４を備える場合を例に挙げて説明をしたが、ゲート電極４の形状が環状でない場合であっても、導通時にソース／ドレイン拡散領域間を流れる電流が低い領域内に係るゲート電極の材料を高抵抗材料で構成し、同領域内のゲート電極４が備える内部抵抗によってＲＣローパスフィルタの抵抗成分を実現する構成であれば、本発明の想定する範囲内である。即ち、かかる構成であっても、高抵抗材料で構成されるゲート電極の延伸方向に係る長さ（ゲート幅）、或いは抵抗率を調整することでＲＣローパスフィルタの遮断周波数を容易に調整することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るＭＯＳトランジスタの概略構成を示す概念図
【図２】本発明に係るＭＯＳトランジスタの概略構成を示す平面図
【図３】本発明に係るＭＯＳトランジスタの基本概念を図示した回路図
【図４】スイッチング素子の消費電力とＲＣローパスフィルタ回路のカットオフ周波数との関係を示すグラフ
【図５】従来のＥＭＩ対策を施したスイッチングデバイスの構成を示す回路図
【符号の説明】
【００５５】
１：    本発明に係るＭＯＳトランジスタ
２：    ゲート酸化膜
３：    フィールド酸化膜
４：    ゲート電極
４ａ：    低抵抗ゲート電極
４ｂ：    高抵抗ゲート電極
５：    ゲートコンタクト
６：    ゲートメタル配線
１１：    Ｎウェル
１２：    ドレイン拡散領域
２１：    Ｐウェル
２２：    ソース拡散領域
２３：    ボディコンタクト領域
３０：    ゲートパッド
９１：    ＭＯＳトランジスタ
９２：    外付け抵抗
９３：    ゲートコンタクト
Ａ：    ゲート電極由来の抵抗成分及び容量成分
Ｂ１〜Ｂ３：    領域
【図１】
2009188103.tif 000003
【図２】
2009188103.tif 000004
【図３】
2009188103.tif 000005
【図４】
2009188103.tif 000006
【図５】
2009188103.tif 000007