(57)【要約】【課題】Ｘ−Ｙアドレス型の固体撮像装置において、露光時間の同一性を担保し、読出処理時に生じ得る暗電流成分や光電変換の違いを抑制する。【解決手段】グローバルシャッタとなるように全行に同時に露光シャッタを掛ける。露光時間経過後の行順の信号読出しにより生じる露光時間の行ごとのズレの影響を排除するための信号を取得する読出し行に対して対となる間引きリセット行を設定する。露光時間の終点タイミングで、全ての間引きリセット行に対して同時に間引きシャッタを掛ける。その後、全ての読出し行と間引きリセット行から各信号を順番に読み出す。読出し行から読み出された読出し行信号と間引きリセット行から読み出された間引き行信号を使って、出力画像における各画素点の蓄積タイミングが同一となるように行間差分処理を行なう。【選択図】図５Ｂ
2009049870.tif 000002
【特許請求の範囲】
【請求項１】
電荷生成部および当該電荷生成部で生成された電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部と、
少なくとも出力画像における画素点となる全ての読出し行に対して露光時間の起点を規定するタイミングで同時に露光シャッタを掛け、その後、露光時間の終点を規定するタイミングで前記読出し行と対になる間引きリセット行の全てに対して同時に間引きシャッタを掛け、その後、前記画素アレイ部の全ての前記読出し行と間引きリセット行から各処理対象信号を順番に読み出すように制御する駆動制御部と、
前記画素アレイ部の前記読出し行から読み出された処理対象信号である読出し行信号と前記間引きリセット行から読み出された処理対象信号である間引き行信号を使って少なくとも差分処理を行なうことで、出力画像における各画素点の蓄積タイミングが同一となるようにする信号処理部と
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記駆動制御部は、前記露光時間の起点を規定するタイミングで、前記全ての読出し行に対してのみ前記露光シャッタを掛ける
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記駆動制御部は、前記露光時間の起点を規定するタイミングで、前記全ての間引きリセット行に対しても前記露光シャッタを掛ける
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記駆動制御部は、複数のフレームで前記読出し行を変更して、前記複数のフレームに対応する複数の出力画像がインタレース関係で出力されるように制御する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
さらに、露光時間を規定するメカニカルシャッタを備える
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記単位画素は、前記電荷生成部で生成された電荷を蓄積する電荷蓄積手段
を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記単位画素は、前記電荷生成部で生成された信号電荷量を検出する前記電荷蓄積手段としてのフローティングディフュージョンと、前記電荷生成部で生成された電荷を前記フローティングディフュージョンに転送する読出選択用トランジスタと、前記フローティングディフュージョンの電荷を排出するリセットトランジスタを有し、
前記駆動制御部は、前記シャッタ時には前記読出選択用トランジスタと前記リセットトランジスタをともにオンさせ、前記処理対象信号を読み出す際には、前記リセットトランジスタをオンさせて前記フローティングディフュージョンをリセットしてから前記読出選択用トランジスタをオンさせる、もしくは前記読出選択用トランジスタをオンさせて前記電荷生成部で生成された電荷を前記フローティングディフュージョンに転送させてから前記リセットトランジスタをオンさせて前記フローティングディフュージョンをリセットする
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記単位画素は、前記電荷生成部から溢れた電荷を蓄積する前記電荷蓄積手段の一部としての補助容量と、前記補助容量の電荷を排出する補助リセットトランジスタとを
さらに有することを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記単位画素は、前記電荷生成部で生成された信号電荷量を検出する前記電荷蓄積手段としてのフローティングディフュージョンと、前記電荷生成部で生成された電荷を前記フローティングディフュージョンに転送する読出選択用トランジスタと、前記フローティングディフュージョンの電荷を排出するリセットトランジスタと、前記電荷生成部の電荷を排出する排出トランジスタを有し、
前記駆動制御部は、前記露光シャッタ時には前記排出トランジスタをオンさせ、前記間引きシャッタ時には前記読出選択用トランジスタと前記リセットトランジスタをともにオンさせる
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項１０】
前記駆動制御部は、前記間引きシャッタ時には前記読出し行について、前記電荷生成部で生成された電荷を前記フローティングディフュージョンに転送させる
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記駆動制御部は、前記画素アレイ部の全ての前記読出し行と間引きリセット行から各処理対象信号を順番に読み出す期間において、並行して、露光時間の起点を規定するタイミングで前記排出トランジスタをオンさせて前記露光シャッタを掛けるように制御する
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記電荷生成部が前記電荷蓄積手段の機能を果たすものであり、
前記単位画素は、前記電荷生成部の電荷を排出するリセットトランジスタと、前記電荷生成部で生成された電荷の転送を行なうことなく処理対象信号を生成する前記出力トランジスタと、前記処理対象信号を選択的に読み出すための選択用トランジスタを有し、
前記駆動制御部は、前記シャッタ時には前記選択用トランジスタをオンさせた状態で前記リセットトランジスタをオンさせ、前記画素アレイ部の全ての前記読出し行と間引きリセット行から各処理対象信号を順番に読み出す期間においては、前記処理対象信号を読み出す行の前記選択用トランジスタを順番にオンさせる
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項１３】
前記画素アレイ部は、前記単位画素の内の一部の要素を複数の単位画素で共有した構成を持つ単位画素群が行列状に配列されている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１４】
前記信号処理部は、前記単位画素ごとに、リセットレベルと信号レベルの差分をとることで信号成分を取得する第１の差分処理部と、前記第１の差分処理部で取得された信号成分に基づき、前記画素アレイ部の前記読出し行の単位画素の信号成分と前記間引きリセット行の単位画素の信号成分との差分をとる第２の差分処理部と
を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項１５】
前記信号処理部は、前記単位画素ごとに、処理対象信号におけるリセットレベルと信号レベルの差分をとることで信号成分を取得する第１の差分処理部と、前記読出し行について前記第１の差分処理部で取得された信号成分と前記間引きリセット行について前記第１の差分処理部で取得された信号成分との差分をとる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１６】
前記信号処理部は、前記読出し行の単位画素から出力された処理対象信号における信号レベルと前記間引きリセット行の単位画素から出力された処理対象信号における信号レベルとの差分をとる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１７】
前記画素アレイ部の各単位画素には色分離用のカラーフィルタが設けられており、
そのカラーフィルタの色配列は、前記信号処理部により前記読出し行信号と前記間引き行信号との差分をとったときに混色が起きないような配列となっている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１８】
前記露光シャッタおよび間引きシャッタとその後の各処理対象信号の読出しを行なうグローバルシャッタモードと、前記グローバルシャッタモードとは異なる動作モードとをフレーム単位で切替可能に構成されており、
前記駆動制御部は、前記異なる動作モードから前記グローバルシャッタモードに切り替える際には、前記異なる動作モードでの最後のフレームの次のフレームで、前記グローバルシャッタモードにおける前記露光シャッタを掛けるように制御する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１９】
前記露光シャッタおよび間引きシャッタとその後の各処理対象信号の読出しを行なうグローバルシャッタモードと、前記グローバルシャッタモードとは異なる動作モードとをフレーム単位で切替可能に構成されており、
前記駆動制御部は、前記異なる動作モードである第１駆動方式から前記グローバルシャッタモードである第２駆動方式に切り替える際には、現フレームの読出し動作の駆動方式を前記第１駆動方式に１フレーム相当の期間だけ保持したまま、前記シャッタ動作の駆動方式を前記第２の駆動方式に切り替え、次のフレームで前記読出し動作の駆動方式を前記第２駆動方式に切り替えるように制御する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
電荷生成部および当該電荷生成部で生成された電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部と、
少なくとも出力画像における画素点となる全ての読出し行に対して露光時間の起点を規定するタイミングで同時に露光シャッタを掛け、その後、露光時間の終点を規定するタイミングで前記読出し行と対になる間引きリセット行の全てに対して同時に間引きシャッタを掛け、その後、前記画素アレイ部の全ての前記読出し行と間引きリセット行から各処理対象信号を順番に読み出すように制御する駆動制御部と、
前記画素アレイ部の前記読出し行から読み出された処理対象信号である読出し行信号と前記間引きリセット行から読み出された処理対象信号である間引き行信号を使って少なくとも差分処理を行なうことで、出力画像における各画素点の蓄積タイミングが同一となるようにする信号処理部と、
前記制御部を制御する主制御部と
を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置の一例である固体撮像装置と、この固体撮像装置と同様の仕組みを具備した撮像装置に関する。特に画素間やライン間での蓄積期間差が少ない露光制御（広義の電子シャッタ）機能に関する。
【背景技術】
【０００２】
たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の固体撮像装置が使われている。
【０００４】
また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００５】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像装置（ＡＰＳ；Active Pixel Sensor ／ゲインセル、画素内アンプともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。
【０００６】
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を決められたアドレスの順または任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００７】
アドレス型固体撮像装置は、たとえば画素を選択するスイッチング素子や、信号電荷を読み出すスイッチング素子にＭＯＳトランジスタが用いられている。また、水平走査回路や垂直走査回路にＭＯＳトランジスタが用いられ、スイッチング素子と画素部を一連の構成で製造を行なうことができる利点を有している。
【０００８】
そして、たとえばＭＯＳ型固体撮像装置では、各単位画素がＭＯＳトランジスタを有して構成され、光電変換により画素に蓄積された信号電荷を画素信号生成部に読み出して、信号電荷を電流信号や電圧信号に変換して出力する構成となっている。たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を画素信号生成部の前記能動素子で増幅し、画像情報として読み出す。
【０００９】
ところで、この種のＸ−Ｙアドレス型固体撮像装置では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、画素ごとあるいはライン（行）ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号をアドレス指定によって各画素から順に撮像部から読み出す電子的な露光時間の制御を行なっている。これを広義の電子シャッタ機能という。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式（以下行単位読出方式あるいはカラム読出方式ともいう）が多く用いられている。
【００１０】
なお、Ｘ−Ｙアドレス型の撮像装置においても、露光時間を通常の露光時間とは異なる時間に電子的に設定する狭義の電子シャッタ機能の実現のために、たとえば信号電荷の読み出しが行なわれない水平ブランキング期間に、１行分の画素から不要な信号電荷を信号線にリセット（排出）するものもある。
【００１１】
ここで、Ｘ−Ｙアドレス型の撮像装置においては、電子シャッタのシャッタ速度に対応する露光時間すなわち画素の蓄積時間に相当する時間は、信号電荷の排出時点から信号電荷の読み出し時点までで決まり、画素信号は各面素の露出時間（蓄積フレーム時間）ごとに読み出されるので、蓄積順次読出方式になる。
【００１２】
たとえば、ＣＭＯＳ固体撮像装置を用いた場合、一般的には、その基本的な動作方式から、信号を出力した画素はその時点から再び光電変換して得た信号電荷の蓄積を開始する。このため、撮像面の走査タイミングにしたがって蓄積の期間がずれ、つまり走査線ごとに走査する時間だけ蓄積期間がずれ、いわゆるライン露光（Line Exposure ）となる。ＣＣＤ（電荷結合）型とは異なり、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たすグローバル露光（Global Exposure ）とはならない。行単位で駆動パルスを供給するので、蓄積同時化読出方式すなわちグローバル露光となるＣＣＤ型とは大きく異なり、ライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となってしまう。
【００１３】
シャッタ速度が遅くて画素の蓄積時間が充分長く設定されている際には蓄積期間のずれは無視できるが、シャッタ速度が水平走査期間とさして変わらないほど速く設定されると、物体の水平方向の動きとスキャン時点（蓄積期間）の差に起因して、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪み（フォーカルプーン現象ともいう）となって、画像に動き歪みとして現れ問題となってくる。
【００１４】
この問題を解決するには、メカニカルシャッタを併用するか、あるいは電子シャッタ動作を行なったときの各画素の露光蓄積期間が一定となるようにする（同時刻露光する）グローバルシャッタという機能を実現する構成が提案されている（特許文献１〜３参照）。
【００１５】
【特許文献１】特開２００１−２３８１３２号公報
【特許文献２】特開２００４−１４０１４９号公報
【特許文献３】特開２００６−１９１２３６号公報
【００１６】
特許文献１に記載の仕組みでは、受光素子の出力部を一定電位にリセットするリセット用ＭＯＳトランジスタを受光素子の出力部に接続した画素回路としている。これにより、受光素子の信号蓄積期間の長さとその蓄積開始時間を全画素で同一にすることができるようにし、動く被写体を静止画として取り込むときにも、画像の歪みを生じることのないグローバルシャッタ機能を実現している。
【００１７】
特許文献２に記載の仕組みでは、光電変換素子（埋込み型フォトダイオード）で検知された信号電荷をフローティングディフュージョン部に転送する転送トランジスタとは別に、光電変換素子の信号電荷を排出するための排出トランジスタを設けた画素回路としている。排出トランジスタをオンしたときのチャネル電位と、転送トランジスタをオンしたときのチャネル電位の両方を光電変換素子の完全空乏化電位よりも高くなるように設定することにより、光電変換素子の信号電荷を転送トランジスタと排出トランジスタの両方から完全転送できるようにしている。
【００１８】
特許文献３に記載の仕組みでは、転送トランジスタとリセットトランジスタをオンにして、フォトダイオードの蓄積電荷とフローティングディフュージョンの電位とをリセットし、フォトダイオードへの露光を開始する。そして、所定の露光時間の経過後に、メカニカルシャッタを閉じて露光期間を終了させ、その状態で、フォトダイオードから転送された信号電荷に応じた電圧をフローティングディフュージョンから行ごとに順次読み出す。こうすることで、ＣＭＯＳセンサなどのＸＹ読出し方式の固体撮像装置における撮像画像のローリングシャッタ歪みを防止するとともに、画素回路内への光の漏込みに起因するノイズの発生量を抑制するよにしている。
【００１９】
すなわち特許文献１〜３に記載の仕組みでは、全画素同時シャッタ動作と転送動作を行なった後、フローティングディフュージョン部から信号電荷を画素行単位で順次読み出す動作において、その読み出し途中から光電変換素子の露光動作を開始することができるようにしている。その結果、迅速動作で十分な露光時間を確保しつつようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、特許文献１に記載の仕組みでは、フローティングフュージョンに蓄積した後、最大１フレーム間の電荷を保持するため、暗電流ノイズによる特性悪化の問題が生じる。特許文献２に記載の仕組みでは、信号電荷をフローティングディフュージョン部から画素行単位で順次読み出す動作の途中から光電変換素子の露光動作を開始することができるので、高速撮像が可能であり、ローリングシャッタによる画像動き歪みを無視できるようにできるが、暗電流ノイズの問題は解決できない。
【００２１】
本発明は、上記事情に鑑みてなされたものであり、ライン露光による蓄積期間差がライン方向の時間シェーディング歪み（フォーカルプーン現象）となって、画像に動き歪みとして現れる問題を改善するとともに、行単位での読出し処理に起因するノイズ成分を抑制する仕組みを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る固体撮像装置の一実施形態は、先ず、電荷生成部および当該電荷生成部で生成された電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部から信号を読み出すものとする。
【００２３】
ここで、行方向と列方向とは相対的なものであり、一般的に走査速度の低速な方向を列方向もしくは垂直方向と呼び、一般的に走査速度の高速な方向を行方向もしくは水平方向と呼ぶ。ただし、たとえば図面を９０度回転させると、上下左右の関係が変わり、行と列もしくは垂直と水平の関係が逆転すると同様に、絶対的なものではない。以下、列方向は垂直方向であるものとし、行方向は水平方向であるものとして代表記述する。
【００２４】
本発明に係る固体撮像装置の一実施形態は、さらに、少なくとも出力画像における画素点となる全ての読出し行に対して露光時間の起点を規定するタイミングで同時に露光シャッタを掛け、その後、露光時間の終点を規定するタイミングで読出し行と対になる間引きリセット行の全てに対して同時に間引きシャッタを掛け、その後、画素アレイ部の全ての読出し行と間引きリセット行から各処理対象信号を順番に読み出す。
【００２５】
そして、画素アレイ部の読出し行から読み出された処理対象信号である読出し行信号と間引きリセット行から読み出された処理対象信号である間引き行信号を使って、出力画像における各画素点の蓄積タイミングが同一となるように信号処理を行なう。
【００２６】
ここで、出力画像における各画素点の蓄積タイミングが同一となるような信号処理としては、ある行（読出し行近傍の行）を間引きリセット行（差分行）として取り扱い、その間引きリセット行との間で差分処理を行なう。読出し行近傍の間引きリセット行としては、隣接行が最も単純な典型例であり、この場合、補正処理としては、行間の差分処理を適用することになる。また、間引きリセット行を隣接行とする場合でも、読出し行と間引きリセット行との配置態様を如何様にするかで様々な処理態様が考えられるが、１つの読出し行に対して１つの間引きリセット行を配置する、すなわち読出し行と間引きリセット行とを交互に割り当てて、１つの読出し行信号と１つの間引き行信号との差分をとる１／２間引きでの差分処理が最も単純な典型例である。
【００２７】
読出し行の単位画素に対して、対となる間引きリセット行の単位画素を設定し、先ず、グローバル露光（グローバルシャッタ）となるように少なくとも読出し行の全てに対して同時に露光シャッタを掛ける。その後に、露光タイミングの終点に達してから、各読出し行の信号を順番に読み出していく。メカシャッタを設けない限り、この順番に読み出す処理時にも単位画素への露光が継続されるので、読出し行の全てに対して同時に露光シャッタを掛けていても、全体の露光時間が読出し行の別に異なってしまう。つまり、読出し行の別に露光時間にズレが生じる。露光時間が行別に異なれば暗電流などのノイズも行別に異なってくる。それらの異なり方は、読出しの順に依存する。
【００２８】
そこで、この読出し行の別に生じる露光時間のズレを相殺するべく、読出し行に対して対となる間引きリセット行に対して露光時間の終点を規定するタイミングでシャッタ（間引きシャッタ）を掛け、その後に、読出し行と間引きリセット行の各信号を順番に読み出す。間引きシャッタ後に信号が読み出されるまで、読出し行と間引きリセット行の各単位画素への露光は継続される。
【００２９】
信号が読み出されるまでの読出し行の全露光時間は、露光シャッタ後から間引きシャッタまでの期間である露光時間に、間引きシャッタから読出し処理が開始されるまでの電荷蓄積時間を加えたものであり、信号が読み出されるまでの間引きリセット行の全露光時間は、間引きシャッタから読出し処理が開始されるまでの電荷蓄積時間である。したがって、読出し行と間引きリセット行の各単位画素の信号を対にして読み出すようにすれば、間引きシャッタ後の電荷蓄積時間は概ね同一と見なすことができる。
【００３０】
両者の信号を使って、この特質に鑑みた信号処理とすることで、全読出し行の露光時間を、露光シャッタ後から間引きシャッタまでの期間である露光時間に揃えることができる。
【００３１】
固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【発明の効果】
【００３２】
本発明の一実施形態によれば、グローバルシャッタとなるように同時に露光シャッタを掛けて露光時間が経過した後の行順の信号読出しにより生じる露光時間の行ごとのズレの影響を、読出し行に対して対となる間引きリセット行の信号を利用して排除する。出力画像における各画素点の蓄積タイミングが同一となるようにする。全読出し行の露光時間を、露光シャッタ後から間引きシャッタまでの期間である露光時間に揃えることができる。
【００３３】
読出処理時の読出し行と間引きリセット行との間の露光時間差を相殺することで、完全に露光タイミングの同一性を担保できるし、読出処理時に生じ得る暗電流成分や光電変換の違いを抑制することもできる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００３５】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００３６】
＜固体撮像装置の全体概要：第１実施形態＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の第１実施形態の概略構成図である。
【００３７】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
【００３８】
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）が設けられていることを意味する。
【００３９】
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。参照信号比較型ＡＤ変換方式と前述の列並列出力型を組み合わせることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。
【００４０】
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
【００４１】
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やその他のアナログ信号処理部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す、垂直列とＣＤＳ処理機能部やデジタル変換部などが１対１に接続されるカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
【００４２】
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
【００４３】
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
【００４４】
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
【００４５】
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
【００４６】
図１に示すように、第１実施形態の固体撮像装置１は、単位画素３の内の一部の要素を複数の単位画素３で共有した構成を持つ画素共有構造の単位画素群２が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５０を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力回路２８を備えている。これらの各機能部は、同一の半導体基板上に設けられている。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
【００４７】
なお、必要に応じて、出力回路２８の前段に、デジタル演算部２９を設けてもよい。ここで、「必要に応じて」とは、カラムＡＤ回路２５０ではなくカラムＡＤ回路２５０の後段にてリセット成分と信号成分との間の差分処理や行単位での読出し処理に起因するノイズ成分を抑制するための差分処理を行なう場合などを意味する。
【００４８】
参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各画素列のカラムＡＤ回路２５０が共通に使用する構成にする。
【００４９】
本実施形態のカラムＡＤ回路２５０は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig を独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分Ｖsig のデジタルデータＤsig を取得する差分処理部の機能を備えている。
【００５０】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平アドレス設定部１２ａおよび水平駆動部１２ｂを有する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直アドレス設定部１４ａおよび垂直駆動部１４ｂを有する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０を備えている。
【００５１】
図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。
【００５２】
クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
【００５３】
クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。
【００５４】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３（事実上、単位画素群２）が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
【００５５】
固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
【００５６】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５０が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００５７】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。
【００５８】
固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【００５９】
水平走査部１２や垂直走査部１４は、たとえばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このためたとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、初期化制御電位を規定する画素リセットパルスRST 、転送制御電位を規定する転送パルスTRG 、垂直選択パルスVSELなど）が含まれる。
【００６０】
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
【００６１】
通信・タイミング制御部２０は、たとえば、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００６２】
この際、単位画素群２（事実上、単位画素３）を２次元マトリクス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
【００６３】
また、通信・タイミング制御部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。
【００６４】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂを有する。なお、垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【００６５】
ここで、本実施形態のＣＭＯＳ型の固体撮像装置１のように、Ｘ−Ｙアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスを供給するので、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たす蓄積同時化読出方式すなわちグローバル露光（Global Exposure ）となるＣＣＤ型とは大きく異なり、行単位での電荷蓄積処理と読出し処理を行なうライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となる。
【００６６】
このライン露光方式の電子シャッタ動作としては、ある読出し行がシャッタ動作の行（シャッタ動作行）に設定され単位画素３を構成する光電変換素子（検知部）に対するリセット処理がなされた時点から、その読出し行が読出し動作の行（読出し動作行）に設定され実際に信号電荷を垂直信号線１９側に読み出すまでの時間が露光時間となる。このライン露光方式の問題点とその対策については、後で詳しく説明する。
【００６７】
水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５０を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５０を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂを有する。
【００６８】
水平信号線１８は、たとえばカラムＡＤ回路２５０が取り扱うビット数ｎ（ｎは正の整数）分もしくはその２倍、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本もしくは２０本配置される。詳しくは、カラムＡＤ回路２５０にてリセット成分と信号成分との間の差分処理を行なう場合にはカラムＡＤ回路２５０が取り扱うビット数ｎとする。一方、カラムＡＤ回路２５０の後段（たとえばデジタル演算部２９）にてリセット成分と信号成分との間の差分処理を行なう場合にはリセット成分のＡＤ変換結果の伝達用にｎ本、信号成分のＡＤ変換結果の伝達用にｎ本の計２ｎ本が使用される。
【００６９】
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５０に供給される。
【００７０】
カラム処理部２６の各カラムＡＤ回路２５０は、対応する列の単位画素３のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５０は、アナログ信号Ｓｏを、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。
【００７１】
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号Ｓｏ（画素信号電圧Ｖｘ）を、列ごとに設けられたカラムＡＤ回路２５０を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、参照信号比較型ＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
【００７２】
参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間（その期間を示す信号をカウントイネーブル信号ENと称する）を決定し、カウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。
【００７３】
カウント動作有効期間としては、カラムＡＤ回路２５０にてリセット成分と信号成分との間の差分処理を行なう場合には、たとえば一般的には、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とする第１処理例を採り得る。この場合、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理において、カウンタ部２５４を、ダウンカウント動作とアップカウント動作を切り替えて動作させる。
【００７４】
あるいは、カラムＡＤ回路２５０にてリセット成分と信号成分との間の差分処理を行なう場合に、２回に亘る各回の処理の何れか一方は、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするが、他方はカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第２処理例を採ることもできる。この場合、カウンタ部２５４は、２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。
【００７５】
一方、カラムＡＤ回路２５０の後段（たとえばデジタル演算部２９）にてリセット成分と信号成分との間の差分処理を行なう場合には、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第３処理例を採ることもできる。この場合、カウンタ部２５４は、２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。
【００７６】
何れの処理例においても、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号SLP_ADC を供給するとともに、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較するとともに、カウント動作有効期間に入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間におけるクロック数をカウントすることでＡＤ変換を行なう。
【００７７】
＜参照信号生成部とカラムＡＤ回路の詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、階段状の鋸歯状波（ランプ波形；以下参照信号SLP_ADC とも称する）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５０に、この生成した階段状の鋸歯状波の参照信号SLP_ADC をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。なお、カウントクロックＣＫdac はカウンタ部２５４用のカウントクロックＣＫ１と同一にしてもよい。
【００７８】
参照信号SLP_ADC は、たとえば逓倍回路で生成される逓倍クロックを元に生成される高速クロックを基準とすることで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
【００７９】
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号SLP_ADC が基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。
【００８０】
カラムＡＤ回路２５０は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号SLP_ADC と、行制御線１５（単位画素群２に対するＶ１，Ｖ２，Ｖ３，…，Ｖｖ：詳細にはさらに単位画素３の行制御線）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４を備えて構成されｎビットＡＤ変換機能を有している。
【００８１】
また、電圧比較部２５２とカウンタ部２５４との間に、カウンタ部２５４におけるカウント処理の期間やカウントデータの保持動作を制御するカウント動作制御部２５３を有する。
【００８２】
カウント動作制御部２５３は、カウンタ部２５４におけるカウント処理の期間（カウント動作有効期間ＴEN）を制御するカウント位相切替部（PH SEL）２６０を有する。カウント位相切替部２６０には、通信・タイミング制御部２０からカウント期間を制御するカウント期間制御信号ＳＥＬが供給され、また、電圧比較部２５２から比較パルスCOMPが供給される。
【００８３】
カウント位相切替部２６０は、カウント期間制御信号ＳＥＬに基づき電圧比較部２５２からの比較パルスCOMPを論理反転して（逆相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡すか、もしくは比較パルスCOMPをそのまま（同相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡す。カウント位相切替部２６０は、電圧比較部２５２の比較結果である比較パルスCOMPとカウント期間制御信号ＳＥＬに基づき、カウント期間を決定するカウント期間制御部の一例である。
【００８４】
たとえば、カウント位相切替部２６０としてはＥＸ−ＯＲ（排他的論理和）ゲートを使用し、一方の入力端に比較パルスCOMPを入力し、他方の入力端にカウント期間制御信号ＳＥＬを入力する。この場合、ＥＸ−ＯＲゲートは、カウント期間制御信号ＳＥＬがＨレベルのときに比較パルスCOMPを論理反転してカウントイネーブル信号ENとし、カウント期間制御信号ＳＥＬがＬレベルのときに比較パルスCOMPをそのままカウントイネーブル信号ENとする。
【００８５】
この動作から理解されるように、カウント位相切替部２６０は、電圧比較部２５２とカウンタ部２５４との間において、比較パルスCOMPを論理反転するか否かの機能を有すればよく、カウンタ部２５４にアップダウンカウント機能を設ける際に必要となる各ビットに用いられるセレクタなどの構成要素よりも小面積にすることができる。
【００８６】
本実施形態のカラムＡＤ変換処理においては、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号SLP_ADC が共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号SLP_ADC を使用して比較処理を行なう。カウンタ部２５４は、カウント位相切替部２６０の出力をカウントイネーブル信号ＣENとして使用し、カウントイネーブル信号ENがＨレベルのときにカウントクロックＣＫ１を元にカウント処理を行ない、カウント処理終了時のカウント結果を保持する。
【００８７】
通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセットレベルＳrst と信号レベルＳsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のカウント期間をカウント位相切替部２６０に供給するカウント期間制御信号ＳＥＬを制御することで切り替える制御部の機能を持つ。
【００８８】
通信・タイミング制御部２０から各カラムＡＤ回路２５０のカウント位相切替部２６０やカウンタ部２５４には、カウント期間制御信号ＳＥＬの他にも、カウンタ部２５４が２回に亘るカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、１回目のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示するための制御信号ＣＮ５が入力されている。
【００８９】
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号SLP_ADC が入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号（比較パルスCOMP）はカウント位相切替部２６０に供給される。
【００９０】
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ１が入力されている。このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ１の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ１も、参照信号SLP_ADC と同様に、逓倍回路で生成される逓倍クロック（高速クロック）を使用することができ、この場合、端子５ａを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。
【００９１】
カウンタ部２５４は、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作を切り替えて動作させる第１処理例の場合には、好ましくは、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。
【００９２】
一方、２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい第２処理例や第３処理例の場合には、その動作に対応するアップカウンタもしくはダウンカウンタの何れかであれば十分である。ただし、原理的には、利用形態として、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作の何れか一方で動作させるようにしても差し支えない。しかしながら通常は、アップダウンカウンタは、そのモード切替用の回路構成が必要であり、アップカウンタやダウンカウンタと言った単一のカウントモードのみに対応した構成に比べると回路規模が大きくなるので、何れか一方のみで動作すればよい場合にはアップダウンカウンタを採用しないのがよい。
【００９３】
また、カウンタ部２５４としては、カウント出力値がカウントクロックＣＫ１に同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ１で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。
【００９４】
カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００９５】
個々のカラムＡＤ回路２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８を備える構成を採ることもできる。
【００９６】
データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。
【００９７】
なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６を直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。
【００９８】
データ記憶部２５６には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。
【００９９】
水平走査部１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。
【０１００】
データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５０のビット幅であるｎもしくは２ｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個もしくは２ｎ個のセンス回路を経由して出力回路２８に接続される。
【０１０１】
データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作を独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作を並行して行なうパイプライン動作が実現できる。
【０１０２】
このような構成において、カラムＡＤ回路２５０は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からの参照信号SLP_ADC と、垂直信号線１９を介して入力される画素信号電圧Ｖｘを比較する。双方の電圧が同じになると、電圧比較部２５２の比較パルスCOMP（コンパレート出力）が反転する。たとえば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧Ｖｘと参照信号SLP_ADC とが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。
【０１０３】
カウント位相切替部２６０は、電圧比較部２５２による比較結果である比較パルスCOMPと通信・タイミング制御部２０からのカウント期間制御信号ＳＥＬに基づきカウンタ部２５４におけるカウント処理期間を決定しカウンタ部２５４にカウントイネーブル信号ENで指示する。カウンタ部２５４は、カウント処理期間のカウント数を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
【０１０４】
なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。
【０１０５】
なお、ここで示した構成例は、カラム処理部２６にて列ごとにＣＤＳ処理とＡＤ変換処理を事実上同時に行なう例で示したが、カラム処理部２６の構成は、このようなものに限らない。たとえば、カラム処理部２６ではＡＤ変換を行なわずにアナログ処理でＣＤＳ処理を行なうようにしてもよい。この場合、アナログ処理のＣＤＳ処理後にＡＤ変換を行なう機能をたとえばデジタル演算部２９に設けることでデジタル処理にて行間ＣＤＳ処理を行なうことができる。もちろん、アナログ処理のＣＤＳ処理後にＡＤ変換を行なう機能をカラム処理部２６の列ごとに設けても、デジタル処理にて行間ＣＤＳ処理を行なうことができる。さらに、デジタル処理にて行間ＣＤＳ処理を行なうことに限らずアナログ処理にて行間ＣＤＳ処理を行なうこともできる。
【０１０６】
＜固体撮像装置の全体概要：第２実施形態＞
図１Ａは、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の第２実施形態の概略構成図である。
【０１０７】
図１に示した第１実施形態の固体撮像装置１では、画素共有構造の単位画素群２を行および列に配列して画素アレイ部１０を構成していたが、この第２実施形態の固体撮像装置１は、画素共有構造を採用せずに、単純に単位画素３を行および列に配列して画素アレイ部１０を構成する。図１と図１Ａの比較から判るように、画素アレイ部１０の構成を除くその他は同様である。
【０１０８】
＜単位画素群や単位画素の回路構成＞
図２は、図１に示した固体撮像装置１に使用される単位画素群２の回路構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。図２Ａは、単位画素群２や図１Ａに示した固体撮像装置１に使用される単位画素３の回路構成例（４ＴＲ構成）と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。図２Ｂは、図１Ａに示した固体撮像装置１に使用される単位画素３の他の回路構成例（３ＴＲ構成）と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。図２Ｃは、図１Ａに示した固体撮像装置１に使用される単位画素３のさらに他の回路構成例（補助容量付きの構成）と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。
【０１０９】
画素アレイ部１０内の単位画素群２を構成する単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様である。画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる４ＴＲ構成のものや、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。なお、ここでは、典型的な単位画素群２や単位画素３の構成例を示すものであり、後述するライン露光に起因する画像動き歪の改善手法の各実施形態においては、ここで示す単位画素群２や単位画素３の構成を変更して使用する場合もある。
【０１１０】
画素アレイ部１０内の単位画素群２の構成は、先ず、単位画素３の内の一部の要素を複数の単位画素３で共有した構成を持つ画素共有構造を有する点に特徴を有する。ここでは、画素共有構造の一例として、４つの単位画素３の組み合わせて単位画素群２が構成される４画素共有の場合で示す。なお、単位画素３やそれを組み合わせた単位画素群２の構成は一例であり、ここで示すものには限定されない。たとえば、図２に示した構成においては、４つの単位画素３で１つ単位画素群２を構成するが、これに限らず、たとえば、２つや８つの単位画素３で１つ単位画素群２を構成してもよい。
【０１１１】
回路構成的には、図２に示したように、単位画素群２は、４つの電荷生成部３２ａ，３２ｂ，３２ｃ，３２ｄを有し、フローティングディフュージョン３８や増幅用トランジスタ４２でなる１つの画素信号生成部５を共有する構成となっている。なお、共有対象の画素は、隣接しているものとし、隣接方向は、正方格子状に単位画素３が配列されている場合には、画面の垂直方向あるいは水平方向あるいはその両方（すなわち斜め）の何れであってもよい。本実施形態では、行方向（垂直方向）に４つの単位画素３が共有されて１つの単位画素群２が構成されるものとする。
【０１１２】
４画素間でＦＤＡ構成の電荷−電圧変換部（具体的には画素信号生成部５）を共有するように、４つの単位画素３で１つ単位画素群２を構成しているので、読出選択用トランジスタ３４が複数（本例では４つ）の電荷生成部３２に蓄積された信号電荷を共通の画素信号生成部５に移送する手段として機能するべく、読出選択用トランジスタ３４および転送駆動バッファＢＦ１も、独立して読出選択用トランジスタ３４ａ，３４ｂ，３４ｃ，３４ｄ、転送駆動バッファＢＦ１ａ，ＢＦ１ｂ，ＢＦ１ｃ，ＢＦ１ｄが設けられており、電荷生成部３２ａ，３２ｂ，３４ｃ，３４ｄからそれぞれ信号電荷Ｑａ，Ｑｂ，Ｑｃ，Ｑｄを独立にフローティングディフュージョン３８に移送（転送）させる。
【０１１３】
電荷生成部３２ａと読出選択用トランジスタ３４ａと画素信号生成部５とで第１の単位画素３ａが構成され、電荷生成部３２ｂと読出選択用トランジスタ３４ｂと画素信号生成部５とで第２の単位画素３ｂが構成され、電荷生成部３２ｃと読出選択用トランジスタ３４ｃと画素信号生成部５とで第３の単位画素３ｃが構成され、電荷生成部３２ｄと読出選択用トランジスタ３４ｄと画素信号生成部５とで第４の単位画素３ｄが構成されると見ることができる。
【０１１４】
つまり、このような構成では、全体としては、７つのトランジスタで単位画素群２が構成されているが、それぞれの電荷生成部３２ａ，３２ｂ，３４ｃ，３４ｄから見た場合には、４つのトランジスタで単位画素３が構成された４ＴＲ構成である。
【０１１５】
なお、カラー撮像用とする場合には、共有対象となる単位画素３は、同色画素だけに限らず複数色でＦＤＡ構成の電荷−電圧変換部（画素信号生成部５）を共有するように構成してもよいし、同色画素だけでＦＤＡ構成の電荷−電圧変換部（画素信号生成部５）を共有するように構成してもよい。
【０１１６】
＜単位画素の回路構成例：４ＴＲ構成（基本）＞
図２や図２Ａに示すように、４ＴＲ構成の場合、単位画素３の転送部を構成する読出選択用トランジスタ３４は、転送信号φTRG が供給される転送駆動バッファＢＦ１により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。初期化部を構成するリセットトランジスタ３６は、リセット信号φRST が供給されるリセット駆動バッファＢＦ２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φVSELが供給される選択駆動バッファＢＦ３により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。
【０１１７】
フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND とすることもある。
【０１１８】
電荷生成部３２の断面構造については図示を割愛するが、一例としては、ｎ型シリコン基板（第１導電型の半導体基板NSUB）上に、第２導電型の半導体層としてのｐ型不純物（Ｐウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（第１センサ領域）を具備したフォトダイオードPDをセンサ部（受光部）として形成するとよい。つまり、ｎ型の半導体基板NSUBを用い、電荷生成部３２として、Ｐウェル内にｎ型のフォトダイオードPDを形成するのがよい。光を受光し光電変換して得た信号電荷が、電荷蓄積層に蓄積される。
【０１１９】
また、さらに好ましくは、このようなセンサ部（フォトダイオードPD）において、Ｎ+ 型不純物領域からなるＮＰダイオードの表面側の電荷蓄積層上にさらに、Ｐ+ 型不純物領域からなる正孔蓄積層（第２センサ領域とも言う）が積層された、いわゆるＨＡＤ（Hole Accumulated Diode）構造とするとさらによい。ＨＡＤ構造にすれば暗電流などの不要電荷によるノイズを抑制できる。
【０１２０】
読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続され、制御入力端（ゲート）には転送駆動バッファＢＦ１から転送パルスTRG が供給される。
【０１２１】
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。
【０１２２】
垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。垂直選択線５２には、垂直選択信号ＳＥＬが印加される。
【０１２３】
増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。
【０１２４】
さらに垂直信号線１９は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４を備えている。
【０１２５】
各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線１９に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。
【０１２６】
電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線１９への信号出力をさせる。
【０１２７】
このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下FD電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９に出力する。
【０１２８】
リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。
【０１２９】
複数の単位画素３の一部を共有した構造の単位画素群２を用いる場合でも、全画素の情報を個別に読み出す通常の動作を行なうことができる。もちろん、画素信号の読出処理時間を短縮する高速化方式の他の例である間引き読出しも可能であるし、本実施形態特有のモードとして、グローバルシャッタ動作を実現しつつ暗電流などの行単位での読出し処理に起因するノイズ成分を抑制する動作（以下単に本実施形態のグローバルシャッタモードともいう）を行なうこともできる。
【０１３０】
＜単位画素の回路構成例：３ＴＲ構成（第１例）＞
一方、図２Ｂに示すように、３ＴＲ構成（ここではその第１例とする）の場合、前述の４ＴＲ構成における垂直選択用トランジスタ４０を取り外した状態の構成となっている。この３ＴＲ構成は、４ＴＲ構成に対して、単位画素３におけるトランジスタが占める面積を少なくすることで画素サイズを小さくすることを主たる目的として考えられたものである。図２Ｂ（１），（２）の何れにおいても、光電変換素子と３つのトランジスタで単位画素３を構成するものとなっている（たとえば特許第２７０８４５５号公報参照）。
【０１３１】
この３ＴＲ構成（第１例）の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直シフトレジスタより転送配線（ＴＲＦ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。
【０１３２】
図２Ｂ（１），（２）の何れにおいても、増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファＢＦ１により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファＢＦ２により駆動されるようになっている。
【０１３３】
図２Ｂ（１）に示す構成例では、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２の各ドレインを独立の配線としているもので、リセットトランジスタ３６のドレインをドレイン線５７に接続し、増幅用トランジスタ４２のドレインは電源Ｖddを供給する。この場合、リセットトランジスタ３６のドレインのみが、ドレイン線５７を介してドレイン駆動バッファＢＦ４によりＶddとローレベル電圧との間で駆動されるようになる。
【０１３４】
これに対して、図２Ｂ（２）に示す構成例では、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２の各ドレインを共通に、ドレイン線５７に接続しているものである。この場合、各ドレインが、ドレイン線５７を介してドレイン駆動バッファＢＦ４によりＶddとローレベル電圧との間で駆動されるようになる。
【０１３５】
転送駆動バッファＢＦ１、リセット駆動バッファＢＦ２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における従来例の読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
【０１３６】
このような３ＴＲ構成の単位画素３においては、４ＴＲ構成と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。
【０１３７】
リセットトランジスタ３６は、リセット配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）ＢＦ４により駆動される。リセットトランジスタ３６はリセット駆動バッファＢＦ２により駆動され、フローティングディフュージョン３８の電位を制御する。ここで、特許文献１に記載の技術では、ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。電荷生成部３２（光電変換素子）にて生成された信号電荷は読出選択用トランジスタ３４によりフローティングディフュージョン３８に転送される。
【０１３８】
この３ＴＲ構成の単位画素３には、４ＴＲ構成とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。通常は、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、選択画素のＦＤ電位をハイ（Ｈｉｇｈ：たとえば電源電圧Ｖdd）にすることで、選択画素の信号を垂直信号線５３に出す。その後、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。つまり、増幅用トランジスタ４２のゲートレベルをローとすることで垂直選択用トランジスタ４０の代わりをする構造と考えればよい。
【０１３９】
このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５７をハイにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５７をローにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローにする、という動作を行なう。そのために、ＤＲＮ駆動バッファＢＦ４にはドレイン駆動パルスφSELVDDが供給される。
【０１４０】
＜単位画素の回路構成例：補助容量付き＞
図２Ｃは、電荷生成部３２で生成される信号電荷を蓄積する電荷蓄積手段として、フローティングディフュージョン３８の他に補助容量を追加した単位画素３の構成例である。このような補助容量付きの構成は広いダイナミックレンジ特性を持たせるために考案されたものである（たとえば、参照文献１を参照）。
【０１４１】
参照文献１：赤羽奈々，須川成利，足立理，盛一也，石内敏之，溝渕孝一、“感度とリニアリティ特性を改善した横型オーバーフロー蓄積容量型広ダイナミックレンジＣＭＯＳイメージセンサ”、２００５年１０月２７日社団法人映像情報メディア学会技術報告、ITE Technical Report Vol.29，No.61，p21〜24，IST2005-79(Oct.2O05)
【０１４２】
端的には、横型オーバーフロー蓄積容量を用いることで、広ダイナミックレンジ対応のＣＭＯＳイメージセンサとなるようにしている。すなわち、完全空乏転送埋込み型フォトダイオードを電荷生成部３２に有する４ＴＲ構成の単位画素３のフローティングディフュージョン３８の領域に隣接して、飽和を超えた際に電荷生成部３２から溢れた光電荷を同一蓄積時間内に蓄積する横型オーバーフロー容量ＣＳを画素ごとに設けたものである。これにより、画素内素子の増加を極小に抑え、高感度・高Ｓ／Ｎ性能を維持し、動画板像特性にも優れた広ダイナミックレンジ対応を図るようにしている。
【０１４３】
図２Ｃ（１），（２）の何れの構成例においても、図２Ａに示した４ＴＲ構成をベースとして、フローティングディフュージョン３８と基準電位（Ｖss）間に、ＭＯＳ型のスイッチトランジスタ（以下ＭＯＳスイッチと称する）３９と補助容量ＣＳの直列回路を追加した構成となっている。補助容量ＣＳは、電荷生成部３２が飽和を超える光照射を受けた際に電荷生成部３２から溢れた光信号電荷を蓄積する。ＭＯＳスイッチ３９は、ＣＳリセット駆動バッファＢＦ５により駆動パルスφＳに基づき駆動される。
【０１４４】
ここで、図２Ｃ（１）に示す構成例は、ＦＤリセット型と称されるもので、フローティングディフュージョン３８に対するリセットトランジスタ３６の接続態様を図２Ａに示した４ＴＲ構成と同じに維持しながら、ＭＯＳスイッチ３９の一方の入出力端子（ソースもしくはドレイン）をフローティングディフュージョン３８に接続している。このため、ＦＤリセット型では、単位画素３内のフローティングディフュージョン３８に３つのトランジスタ３４，３６，３９のソースまたはドレインと１つのトランジスタ（増幅用トランジスタ４２）のゲートが接続されるので、フローティングディフュージョン３８の容量が大きくなり飽和前信号の感度が下がること、また、過飽和信号電荷のうち一部の電荷が捨てられることにより過飽和信号のリニアリティが悪化する難点がある。
【０１４５】
一方、図２Ｃ（２）に示す構成例は、ＣＳリセット型と称されるもので、リセットトランジスタ３６とフローティングディフュージョン３８との間にＭＯＳスイッチ３９を配置している。このため、ＣＳリセット型では、フローティングディフュージョン３８に接続されるソースまたはドレインは、従来の４ＴＲ構成と同等の、読出選択用トランジスタ３４とＭＯＳスイッチ３９の２つに減少して、フローティングディフュージョン３８の領域の寄生容量を減少させることで、高感度特性を得られるようになる。横型オーバーフロー蓄積容量である補助容量ＣＳを用いてリニアな信号でダイナミックレンジを拡大する仕組みを採りながら、飽和前信号の感度と過飽和信号のリニアリティを改善できる。
【０１４６】
以上のように、単位画素３として幾つかの構成例を示したが、４ＴＲ構成であるのか３ＴＲ構成であるのか、あるいは補助容量ＣＳを有するか否かに拘わらず、これらの各構成において画素信号の読出し動作を制御するべく、通信・タイミング生成部２０から、各単位画素３に与えるパルス信号のタイミングを変更することによって、通常撮像モードの一例である全画素読出モードと高速駆動モードの一例である間引き読出しモードと本実施形態のグローバルシャッタモードを切り替える。各モードでの単位画素３に対する制御やカラムＡＤ回路２５０の動作については後で説明する。
【０１４７】
＜固体撮像装置の動作；第１処理例の動作＞
図３は、カラムＡＤ変換処理の第１処理例の動作を説明するためのタイミングチャートである。
【０１４８】
画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタルデータに変換する仕組みとしては、たとえば、所定の傾きで下降する（階段状に下降する場合でもよい）ランプ波形状の参照信号SLP_ADC と単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号SLP_ADC の生成（変化開始）時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。
【０１４９】
つまり、垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、列ごとに配置されたカラムＡＤ回路２５０の電圧比較部２５２で参照信号SLP_ADC と比較する。このとき、電圧比較部２５２と同様に列ごとに配置されたカウンタ部２５４を動作させておき、参照信号SLP_ADC のある電位とカウンタ部２５４を１対１の対応をとりながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。
【０１５０】
垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。基準レベル（リセットレベルＳrst 、事実上リセットレベルＳrst と等価）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理（もしくはリセットカウンタ期間の処理）と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理（もしくはデータカウンタ期間の処理）と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。
【０１５１】
詳細な説明は割愛するが、基本的には、たとえば、特開２００５−３１１９３３号公報や特開２００６−３３４５２号公報などに記載の手法と同様の手法をとる。一般的な参照信号比較型と称するＡＤ変換処理においては、先ず、１回目の処理時、つまりリセットレベルＳrst についてのＡＤ変換期間であるＰ相の処理期間においては、カウンタ部２５４の各フリップフロップのカウント値を初期値“０”にリセットさせる。そして、カウンタ部２５４をダウンカウントモードに設定して、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＰ相レベルとの比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｐ相レベルのＡＤ変換を行なう。これにより、カウンタ部２５４には、リセットレベルＳrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値が保持される。
【０１５２】
続いての２回目の処理時、つまり信号レベルＳsig についてのＡＤ変換期間であるＤ相の処理期間には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。先ず、カウンタ部２５４をＰ相処理時とは逆のアップカウントモードに設定して、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＤ相レベルとの比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｄ相レベルのＡＤ変換を行なう。
【０１５３】
このとき、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントする。信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際にカウンタ部２５４に保持されるカウント値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”となる。
【０１５４】
つまり、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント数Ｄsig は信号成分Ｖsig に応じたデジタルデータを表すものとなる。
【０１５５】
上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＳrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。よって、カラムＡＤ回路２５０は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。
【０１５６】
また、カラムＡＤ回路２５０では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送することができる。つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５０は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査部１２により順に選択され、出力回路２８を用いて読み出すことができる。
【０１５７】
前述の第１処理例のＡＤ変換処理では、１画素分についての１回目のカウント処理と２回目のカウント処理において、Ｐ相はダウンカウント処理でＤ相はアップカウント処理で各カウント動作を行なうことで、事実上Ｐ相は補数のカウント処理を行ないＤ相は実数のカウント処理を行なうことが大きな特徴となっている。事実上、補数のカウント処理は負の方向のカウント処理であり減算要素と見なすことができ、実数のカウント処理は正の方向のカウント処理であり加算要素と見なすことができる。
【０１５８】
＜固体撮像装置の動作；第２処理例の動作：原理＞
図示を割愛するが、第２処理例では、参照信号比較型などと称されるＡＤ変換方式を採用する場合に、カウンタ部２５４の面積増大の問題を抑えながら、差分処理機能をＡＤ変換と同時に行なうことのできる仕組みにする。
【０１５９】
回路構成面では、カウントモードを切り替える仕組みを採らずに、１回目と２回目の各ＡＤ変換処理時に同一カウントモードでカウントするとともに、それぞれのカウント位相を異なるものとする仕組みを採る。２回目のカウント処理時には、１回目のカウント処理結果からカウント処理を開始する。この点は第１処理例と同様である。
【０１６０】
ここで、「カウント位相を異なるものとする」とは、１回目のＡＤ変換処理（たとえばＰ相の処理）時と２回目のＡＤ変換処理（たとえばＤ相の処理）時とで、カウント処理期間を異なるものとすることを意味する。より具体的には、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間でカウント処理を行なうか、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点（通常は参照信号SLP_ADC の変化を停止させる時点）までの期間でカウント処理を行なうかの違いがカウント位相の違いを意味する。
【０１６１】
本願明細書において、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間でカウント処理を行なうことを、実数のカウント処理とも称する。一方、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの期間でカウント処理を行なうことを、補数のカウント処理とも称する。
【０１６２】
一般的には、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間および参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの期間と、電圧比較部２５２から出力される比較パルスCOMPの出力レベルとが対応しているので、比較パルスCOMPがＬレベルの期間でカウント処理を開始するかＨレベルの期間でカウント処理を開始するかを切り替えればよい。
【０１６３】
加えて第２処理例では、２回に亘るカウント処理結果として差分処理結果が取得できるように、第１の手法としては、１回目のカウント処理を開始する際に、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点以降でカウント処理を行なう回の最大ＡＤ変換期間に相当するカウント値をカウントモードに応じた符号（正または負）を付して初期値Ｄini として初期設定し、その初期値Ｄini からカウント処理を開始する。あるいは、第２の手法としては、第１処理例と同様に“０”からカウント処理を開始しつつ、２回目のカウント処理が完了した後、カウンタ部２５４の後段で初期値Ｄini の分を補正する。第１の手法は、カウンタ部２５４の後段で初期値Ｄini の分を補正する必要がなく、１画素分のＡＤ変換処理結果が得られればよい場合に好適な手法である。一方、第２の手法は、複数画素の信号成分Ｖsig の積和演算のＡＤ変換処理結果を得る場合に好適な手法である。
【０１６４】
＜固体撮像装置の動作；第３処理例の動作＞
図示を割愛するが、第３処理例の場合には、ダウンカウント動作とアップカウント動作の何れか一方のみで動作しつつ、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするか、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする。
【０１６５】
そして、カラムＡＤ回路２５０は、各回のカウント結果をリセットレベルＳrst に関するＡＤ変換データＤrst_cnt と信号レベルＳsig に関するＡＤ変換データＤsig_cnt としてデジタル演算部２９へ出力する。デジタル演算部２９は、ＡＤ変換データＤrst_cnt ，Ｄsig_cnt を使って差分処理を行なうことで信号成分Ｖsig に関するＡＤ変換データＤsig を取得する。
【０１６６】
＜従来の露光時間制御機能について＞
図４〜図４Ｄは、Ｘ−Ｙアドレス型の撮像装置における従来の露光制御（電子シャッタ）機能を説明する図である。図４に示すように、垂直走査部４１４の垂直アドレス設定部４１４ｘは、通常の読出対象の行アドレスφＴＧを指定する機能の他に、シャッタ対象の単位画素４０３（シャッタ画素）の行アドレスすなわちシャッタ画素位置を指定するアドレス情報（具体的には駆動パルスとしての転送ゲートパルスＴＧｓ）を生成する機能も持っている。
【０１６７】
なお、Ｘ−Ｙアドレス型の撮像装置においても、露光時間を通常の露光時間とは異なる時間に電子的に設定する狭義の電子シャッタ機能の実現のために、たとえば信号電荷の読み出しが行なわれない水平ブランキング期間に、１行分の画素から不要な信号電荷を信号線にリセット（排出）するものもある。
【０１６８】
ここで、Ｘ−Ｙアドレス型の撮像装置においては、電子シャッタのシャッタ速度に対応する露光時間すなわち画素の蓄積時間に相当する時間は、信号電荷の排出時点から信号電荷の読み出し時点までで決まり、画素信号は各面素の露出時間（蓄積フレーム時間）ごとに読み出されるので、蓄積順次読出方式になる。このため、面内に配置された画素の露出に時間差が発生する。このような読出形式の場合、被写体に動きがあると、画素ごとの光を捉える時間にずれが生じ、１画面内で“動き歪み”が生じる。この点は、電荷結合型の撮像素子では、信号を保持し転送遅延して読み出すので、全画素の露出を同時化できる蓄積同時化読出方式となり、１画面内では“動き歪み”が発生しないのと大きく異なる。
【０１６９】
たとえば、カラム読出方式（行単位読出方式）のものでは、水平走査線ごとに走査する時間だけ蓄積期間がずれるため、水平方向の右と左で蓄積時間が行（水平走査線）によって異なってしまうという問題がある。これにより、動きの早い被写体が歪んで撮像される時間シェーディング歪みの問題が生じる。
【０１７０】
すなわち、垂直アドレス設定部４１４ｘのシャッタタイミング制御機能要素からはシャッタ対象の行アドレスを指定する駆動パルスφＴＧｓが同一行の全単位画素４０３に供給されるような配線構成を採用する。これにより、駆動パルスφＴＧｓで指定された行の単位画素４０３がシャッタ画素として指定される。
【０１７１】
固体撮像装置としてＣＭＯＳ型を用いた場合、一般的には、その基本的な動作方式から、信号を出力した画素はその時点から再び光電変換して得た信号電荷の蓄積を開始する。このため、撮像面の走査タイミングにしたがって蓄積の期間がずれ、つまり走査線ごとに走査する時間だけ蓄積期間がずれ、いわゆるライン露光（Line Exposure ）となる。ＣＣＤ（電荷結合）型とは異なり、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たすグローバル露光（Global Exposure ）とはなっていない。
【０１７２】
ここで、たとえば、図４に示すように、撮像領域において、読出行ｎとシャッタ行ｎｓをΔｓ行だけ離す場合を考える。電子シャッタの指示を受けた行ｎｓの対象列の画素がリセットされてから再び信号電荷の蓄積を開始するので、たとえば撮像面の走査方向が上から下になっている場合、行ｎと行ｎ＋Δｓの時間差はフレームレートと走査線数との間で所定の関係を持ち、読出行ｎとシャッタ行ｎｓの間隔を調整することで、ＣＭＯＳ固体撮像装置から読み出される信号の蓄積時間を、ライン周期（１水平走査期間）を調整単位として変えることができる。
【０１７３】
ここで、従来のＣＭＯＳセンサでは、１画面の撮像時には、読出行ｎやシャッタ行ｎｓを１つとすることで、電子シャッタ制御を行単位で行なうようにする。垂直アドレス設定部４１４ｘで設定されたある時点の読出行ｎに対して、垂直アドレス設定部４１４ｘのシャッタタイミング制御機能要素にて、全列（Ｈ１，Ｈ２，…，Ｈｈ）の画素に関して、読出行ｎを除く何れかの行位置、すなわちΔｓ行だけ離れた位置（時点）においてシャッタ行ｎｓを設定して画素をリセットする。このリセット動作は、シャッタタイミング以前に光電変換素子に蓄積された電荷を掃き捨てることで実現でき、ＣＭＯＳ固体撮像装置の場合、たとえば転送ゲートとリセットゲートをオンさせることで実現できる。
【０１７４】
シャッタ行ｎｓの画素が垂直アドレス設定部４１４ｘによって次に読出行ｎに設定されるまでの時間が蓄積時間となる、すなわち読出行ｎとシャッタ行ｎｓとの時間間隔が蓄積時間となる。こうすることで、結果的には、行単位で蓄積時間を制御できる。通常の蓄積時間（露光時間）設定に際しては、シャッタ行ｎｓに対するアクセスを行なわず、フレームレート分の時間だけ電荷の蓄積が行なわれる。
【０１７５】
このように、ＣＭＯＳ固体撮像装置が持つライン露光の特質を利用して、電子シャッタ用の駆動パルスφＴＧｓを行単位で、その行の各単位画素４０３に供給することで、読出行ｎとシャッタ行ｎ＋Δｓの時間差を、行単位で各単位画素４０３に設定することができ、簡単に、行ごとに蓄積時間を制御できる。
【０１７６】
ただし、前述のように、Ｘ−Ｙアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスφＴＧｓを供給するので、蓄積同時化読出方式すなわちグローバル露光となるＣＣＤ型とは大きく異なり（図４Ａ（１）参照）、ライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となってしまう（図４Ａ（２），（３）参照）。
【０１７７】
シャッタ速度が遅くて画素の蓄積時間が充分長く設定されている際には蓄積期間のずれは無視できるが、シャッタ速度が水平走査期間とさして変わらないほど速く設定されると、物体の水平方向の動きとスキャン時点（蓄積期間）の差（図４Ｂ（２）参照）に起因して、図４Ｂ（３）に示すように、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪み（フォーカルプーン現象ともいう）となって、画像に動き歪みとして現れ問題となってくる。
【０１７８】
この問題を解決するには、電子シャッタ動作を行なったときの各画素の露光蓄積期間が一定となるようにする（同時刻露光する）グローバルシャッタという機能を実現する構成が提案されている。たとえば、図４Ｃに示すように、画素ごとに、電荷生成部と画素信号生成部との間に電荷蓄積部を設け、全画素を同時に露光シャッタを掛けた後（全画素同時シャッタと称する）、電荷生成部にて生成された信号電荷を同時に電荷蓄積部に転送させる仕組み（グローバル露光対策１と称する）が考えられる。
【０１７９】
このグローバル露光対策１の仕組みでは、電荷生成部の光電変換素子に光が入射することで発生した信号電荷を全画素同時に一旦電荷蓄積部に転送して蓄積させておき、所定の読出タイミングで順次画素信号に変換する。また、この仕組みでは、転送後に光電変換素子に光が入射することで、電荷生成部に蓄積される電荷を、次の露光蓄積に先立って排出させる。
【０１８０】
これにより、電荷蓄積部に蓄積された信号電荷量に応じた画素信号が得られ、露光後の電荷蓄積部への転送タイミングを調整することで、露光蓄積期間の差を生じることのない露光時間制御機能を実現することができる。
【０１８１】
しかしながら、グローバル露光対策１の仕組みでは、蓄積期間の差を生じることのない露光時間制御機能であるグローバルシャッタ機能を実現するために、電荷生成部の光電変換素子に光が入射することで発生した信号電荷を全画素同時に一旦グローバルシャッタ用の電荷蓄積部に転送する必要がある。
【０１８２】
このため、図４Ｃに示すように、単位画素４０３ごとに、電荷生成部４３２の読出選択用トランジスタ４３４と画素信号生成部４３２との間に電荷蓄積部（図ではフローティングディフュージョン４３８）と、全画素についての電荷生成部（フォトダイオードＰＤ）４３２を露光した後その電荷生成部４３２にて生成された信号電荷を同時に電荷蓄積部（フローティングディフュージョン４３８）に転送させる転送ゲート部４４６を備えた構造とする必要がある。
【０１８３】
この場合、転送ゲート部４４６および電荷蓄積部（ストレージゲート部）４４４の部分の基板表面側には、たとえばポリシリコンによって単層もしくは２層構造で形成された転送電極（ゲート電極）を配設し、転送ゲート部４４６のゲート電極（特にフレームシフトゲートＦＳＧという）にはフレームシフトパルスを入力し、電荷蓄積部４４４のゲート電極（特にストレージゲートＳＴＧという）にはストレージパルスを入力してグローバルシャッタ機能を実現するので、駆動タイミングの制御が煩雑になる。
【０１８４】
加えて、電荷蓄積部４４４は、１Ｈ（Ｈ：水平走査期間）以上の期間電荷を蓄積する部分となるため、従来のライン露光の場合に比べて暗電流ノイズの問題が大きくなる。
【０１８５】
また、図４Ｄに示すように、全画素同時シャッタの仕組みにメカニカルシャッタを併用する仕組み（グローバル露光対策２と称する）も考えられる。しかしながら、この仕組みでは、従来のライン露光の場合に比べて、読み出しの時間差による暗電流によるノイズが残る問題がある。
【０１８６】
蓄積時間の破壊を解消するその他の仕組みとしては、たとえば、背景技術の項で述べたように、特許文献１のように、受光素子の出力部を一定電位にリセットするリセットＭＯＳを設けて蓄積開始時間を全画素で同一にする仕組みが知られているが、フローティングフュージョンに蓄積した後、最大１フレーム間の電荷を保持するため暗電流ノイズがあり、特性悪化の問題がある。特許文献２のように、高速撮像を行なってローリングシャッタによる画像動き歪みを無視できるようにしても、暗電流ノイズの問題は解決できない。
【０１８７】
そこで、本実施形態では、ライン露光による蓄積期間差がライン方向の時間シェーディング歪み（フォーカルプーン現象）となって、画像に動き歪みとして現れる問題を改善するとともに、暗電流などの行単位での読出し処理に起因するノイズ成分を抑制する仕組みを採る。その仕組みの基本は、着目する単位画素（着目画素と称する）に近接する画素領域の他の単位画素（近傍画素と称する）の画素信号を使って、着目画素から出力される画素信号に補正を加えることで、補正後の出力画像における各画素の蓄積時間の同一性と行単位での読出し処理に起因するノイズ成分の抑制を実現する。補正処理としては、典型的には行間の差分処理を適用することとする。
【０１８８】
以下、具体的に説明する。なお、説明を簡単にするため、特段の断りのない限り、着目画素に近接する近傍画素は近傍の（典型的には隣接する）行のものであるとする。後述する各実施形態の処理は、原理的には、近傍画素は近傍の行のものに限らず、近傍の（典型的には隣接する）列のものでもよい。
【０１８９】
なお、“１フィールド周期”は、撮像面上を２次元走査して画像を読み出す期間（具体的には１垂直走査周期）であり、“１フレーム周期”は、撮像面上の全画素で画像を形成するに要する期間である。全ての行を順に垂直方向に走査する順次走査（プログレッシブ走査）を行なう場合は、“１フィールド周期”が“１フレーム周期”になる。これに対して、一方の垂直走査時には行を間引いて順に垂直方向に走査するとともに、他方の垂直走査時には一方の垂直走査時に間引いた行を補完するように垂直方向に走査する飛越し走査（インタレース走査）を行なう場合は、“ｋフィールド”が“１フレーム”になる。“ｋ”は間引きの程度によるもので、通常は、ｋ＝２とする。なお、順次走査であるのか飛越し走査であるのかに拘わらず、撮像面上を２次元走査して画像を読み出す１垂直走査周期を、広義の“１フレーム”ということもある。特段の断りがない限り、本願明細書においても、以下の説明におけるフレームは広義のフレームの意味で使用する。
【０１９０】
＜ライン露光に起因する画像動き歪の改善手法：第１実施形態＞
図５〜図５Ｃは、ライン露光に起因する画像動き歪を改善する手法の第１実施形態を説明する図である。ここで、図５は、第１実施形態の改善手法の基本原理を説明する図である。図５Ａは第１実施形態で適用される単位画素群２を説明する回路図であり、図５Ｂは単位画素群２（詳しくは単位画素３）を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。図５Ｃは、図５Ｂに示す所定タイミングにおける単位画素群２（詳しくは単位画素３）の電圧ポテンシャル図である。
【０１９１】
なお、図５、図５Ａ、図５Ｂ、図５Ｃでは、リセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２を、４行分の電荷生成部３２および読出選択用トランジスタ３４が共通に使用する画素共有した単位画素群２への適用例で示しているが、画素共有していない複数行（ここでは２行）の単位画素３ごとに対しても同様に適用できる。画素共有していない複数行の単位画素３ごとに対して適用する場合、図２Ａに示した４ＴＲ構成や図２Ｂに示した３ＴＲ構成の第１例あるいは図２Ｃに示した補助容量ＣＳ付きの単位画素３を使用することができる。
【０１９２】
第１実施形態の改善手法においては、単位画素３ごとに、電荷生成部３２と画素信号生成部５の主要部となる増幅用トランジスタ４２との間に電荷蓄積部として機能するフローティングディフュージョン３８を設け、図５に示すように、蓄積時間（露光時間）設定用に全画素を同時にシャッタした後（全画素同時シャッタと称する）、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送させる仕組みを採る。この点は、グローバル露光対策１と共通する。
【０１９３】
加えて、蓄積時間を決める全画素を同時にシャッタ動作した後、ある露光時間後に行ごとに信号電荷に基づく情報を読み出していく。読み出しの対象となる行を読出し行と称する。この読み出し開始の前に近接の行をリセットする。このリセット動作を間引きシャッタと称し、リセットする行を間引きリセット行と称する。そして、読出し行の画素信号と間引きシャッタ動作がなされた間引きリセット行の画素信号との差分処理を行なう。つまり、１行おきに読出し行を配置する１／２間引き読出しモードとする場合に間の行を間引きリセット行に設定して行間ＣＤＳ処理を行なう。
【０１９４】
間引きシャッタされた間引きリセット行（差分処理用）は読み出し開始より新たに電荷蓄積を行なう。この間引きリセット行での画素信号と、間引きシャッタしていない読出し行（電荷検出用）の画素信号の差分をとることにより、１Ｖ（１フィールド）期間内での読出し時間による光電変換や暗電流の影響を極力なくしつつ、蓄積時間の同一性（いわゆるグローバルシャッタ機能）を実現できる。差分処理後の出力画像における各画素の蓄積時間の同一性を担保することにより、動き歪みのない静止画や動画を取得できるとともに、読み出し開始後の暗電流成分や光電変換の違いを相殺することで、低ノイズの画像を取得できる。
【０１９５】
図５Ａには第１実施形態の改善手法が適用される単位画素群２（詳しくは単位画素３）の回路構成が示され、図５Ｂにはその駆動タイミングが示されている。たとえば、図５Ａに示すように、奇数行を出力画像に関わる読出し行として割り当て、偶数行を出力画像に関わらない間引きリセット行として割り当てる。よって、１行目と３行目の電荷生成部３２_1，３２_3および読出選択用トランジスタ３４_1，３４_3が電荷検出用として使用され、２行目と４行目の電荷生成部３２_2，３２_4および読出選択用トランジスタ３４_2，３４_4が差分処理用として使用される。
【０１９６】
各単位画素群２の各単位画素３_1〜３_4を駆動するに当たっては、図５Ｂや図５Ｃに示すように、先ず、露光時間の起点を規定するタイミングで全画素を同時にシャッタする（Ｔ１〜Ｔ２）。この全画素同時シャッタの後、所望の蓄積時間（Ｔ２〜Ｔ３）が経過した時点で、つまり露光時間の終点を規定するタイミングに到達すると、１行飛ばし間引きシャッタを行なう（Ｔ３〜Ｔ４）。すなわち、差分処理用として使用される全ての間引きリセット行の単位画素３_2，３_4に対しては電荷排出用のシャッタ動作を行なうが、電荷検出用として使用される全ての読出し行の単位画素３_1，３_3に対してはリセットしないでそのまま読み出しを待つ状態にする。
【０１９７】
ここで、それぞれのシャッタ動作は何れも以下のようにしてなされる。ある行がシャッタ動作を行なう行（シャッタ動作行）に該当する水平期間のある時点では、転送パルスTRG をアクティブＨにして読出選択用トランジスタ３４をオンさせ、それ以前に電荷生成部３２に蓄積され読出しには不要となる電荷をフローティングディフュージョン３８に転送し、ほぼ同時にもしくはその後に画素リセットパルスRST がアクティブＨとされることでリセットトランジスタ３６がオンし、フローティングディフュージョン３８に転送した不要な電荷をリセット電源Ｖrdに掃き捨てる。
【０１９８】
ここで、シャッタ動作行の転送パルスTRG と画素リセットパルスRST の各アクティブとするタイミングは、シャッタ動作と並行して処理がなされる読出し動作行の動作や出力画像に悪影響を与えないようにすることを考慮すべきである。そのためには、シャッタ動作行の転送パルスTRG と画素リセットパルスRST のタイミングを、読出し動作行の他のパルス（本例では画素リセットパルスRST と転送パルスTRG ）のタイミングに合わせることが肝要である。
【０１９９】
この場合、シャッタ動作行では転送パルスTRG の後に画素リセットパルスRST を発生させる場合であれば、必然的に、シャッタ動作行の転送パルスTRG と読出し動作行の画素リセットパルスRST のタイミングを一致させるとともに、シャッタ動作行の画素リセットパルスRST と読出し動作行の転送パルスTRG のタイミングを一致させる。また、シャッタ動作行では転送パルスTRG と画素リセットパルスRST のタイミングを一致させる場合であれば、それらのタイミングを、読出し動作行の画素リセットパルスRST もしくは転送パルスTRG のタイミングに合わせる。
【０２００】
本実施形態では、シャッタ動作行では転送パルスTRG と画素リセットパルスRST のタイミングを一致させ、かつ、それらのタイミングを、読出し動作行の画素リセットパルスRST のタイミングに合わせる。なお、シャッタ動作行の画素リセットパルスRST と読出し動作行の転送パルスTRG のタイミングを一致させる場合、リセット動作を確実にするには、オフタイミングに関しては、厳密には、転送パルスTRG をインアクティブＬにした後に画素リセットパルスRST をインアクティブＬにするのがよい。
【０２０１】
シャッタ動作が行なわれた行（シャッタ動作行）が画素信号の読出対象の行（読出し動作行）に該当する水平期間のある時点では、垂直選択パルスVSELをアクティブＨにして垂直選択用トランジスタ４０をオンさせておき、先ず画素リセットパルスRST をアクティブＨとしてリセットトランジスタ３６をオンさせて、フローティングディフュージョン３８に滞留した不要な電荷をリセット電源Ｖrdに掃き捨てる。
【０２０２】
この後、転送パルスTRG をアクティブＨにして読出選択用トランジスタ３４をオンさせ、シャッタ動作後からこの時点までに電荷生成部３２に蓄積された電荷をフローティングディフュージョン３８に転送する。こうすることで、読出し行では、蓄積時間（Ｔ２〜Ｔ３）に電荷生成部３２にて生成された信号電荷に加えて、間引きリセット行での間引きシャッタ動作後からこの時点までに電荷生成部３２に蓄積された電荷（特にローリングシャッタ電荷と称する）もフローティングディフュージョン３８に転送する。一方、間引きリセット行は、間引きシャッタ動作後からこの時点までに電荷生成部３２に蓄積された電荷（特にローリングシャッタ電荷と称する）がフローティングディフュージョン３８に転送する。読出し行でのローリングシャッタ電荷量と間引きリセット行でのローリングシャッタ電荷量との間には、画素信号電圧Ｖｘを読み出すための１水平期間分の露光時間の差に基づく差が生じる。
【０２０３】
電荷がフローティングディフュージョン３８に転送されることで、フローティングディフュージョン３８の電圧が信号電荷量に応じて変化するので、その変化を増幅用トランジスタ４２は画素信号電圧に変換して垂直信号線１９（垂直信号線１９）を介してカラム処理部２６へと送る。このことからも分かるように、読出し行および間引きリセット行の双方に関して基本的には、蓄積時間（露光時間）を規定する行分ずれた状態でシャッタ動作行と読出し動作行を対にして、１水平期間ごとに、インクリメントされていく。
【０２０４】
ここで、第１実施形態の改善手法においては、読出し行として割り当てた奇数行の単位画素３_1，３_3と間引きリセット行として割り当てた偶数行の単位画素３_2，３_4の各画素信号の読出し方（リセットの仕方も含む）と、読み出された各画素信号の取り扱い方に特徴がある。
【０２０５】
すなわち、垂直選択パルスVSELをアクティブＨにして垂直選択用トランジスタ４０をオンさせ画素信号生成部５で得られる画素信号電圧Ｖｘを垂直信号線１９に出力可能にしておく。そして、先ず、画素リセットパルスRST をアクティブＨにしてフローティングディフュージョン３８をリセットし（Ｔ１１〜Ｔ１２）、この後、画素アレイ部１０の単位画素群２の読出し行の単位画素３_1，３_3に関して順番に、転送パルスTRG をアクティブＨにして電荷生成部３２_1，３２_3で検知されている信号電荷をフローティングディフュージョン３８に順番に読み出して行く（Ｔ１３〜Ｔ１４）。
【０２０６】
読出し行の単位画素３_1，３_3から画素信号電圧Ｖｘ（Ｐ相のリセットレベルＳrst およびＤ相の信号レベルＳsig ）を読み出したら、さらに列ごとに行内の差分処理（いわゆるＣＤＳ処理）を１水平期間内に行なう。この行内ＣＤＳ処理はカラムＡＤ回路２５０によるＡＤ変換処理と事実上同時にする実行する仕組みを採ることもできるし、アナログ処理のＣＤＳ処理とすることもできる（詳細は後述する）。
【０２０７】
次に、画素アレイ部１０の単位画素群２の間引きリセット行の単位画素３_2，３_4に関して順番に、画素リセットパルスRST をアクティブＨにしてフローティングディフュージョン３８をリセットし（Ｔ１５〜Ｔ１６）、この後転送パルスTRG をアクティブＨにして電荷生成部３２_2，３２_4で検知されている信号電荷をフローティングディフュージョン３８に読み出す（Ｔ１７〜Ｔ１８）。
【０２０８】
間引きリセット行の単位画素３_2，３_4から画素信号電圧Ｖｘ（Ｐ相のリセットレベルＳrst およびＤ相の信号レベルＳsig ）を読み出したら、読出し行に関してと同様に、さらに列ごとに行内の差分処理（いわゆるＣＤＳ処理）を１水平期間内に行なう。
【０２０９】
さらに列ごとに、読出し行と間引きリセット行との間で、行間の差分処理（以下行間ＣＤＳ処理とも称する）を行なう。この行間ＣＤＳ処理は、カラムＡＤ回路２５０によるＡＤ変換処理と事実上同時にする実行する仕組みを採ることもできるし、アナログ処理によるＣＤＳ処理結果を受けてアナログ処理もしくはデジタル処理にて実行することもできる（詳細は後述する）。
【０２１０】
全体としては、画素アレイ部１０の１番目（たとえば最もカラム処理部２６に近い側）の単位画素群２_1に関して、１行目の単位画素３_1の読出しおよび行内ＣＤＳ処理→２行目の単位画素３_2の読出しおよび行内ＣＤＳ処理→１行目と２行目の行間ＣＤＳ処理→３行目の単位画素３_3の読出しおよび行内ＣＤＳ処理→４行目の単位画素３_4の読出しおよび行内ＣＤＳ処理→３行目と４行目の行間ＣＤＳ処理の順に処理する。
【０２１１】
以下、同様にして、画素アレイ部１０の２番目の単位画素群２_2，３番目の単位画素群２_3，…に関しても、１行目の単位画素３_1の読出しおよび行内ＣＤＳ処理→２行目の単位画素３_2の読出しおよび行内ＣＤＳ処理→１行目と２行目の行間ＣＤＳ処理→３行目の単位画素３_3の読出しおよび行内ＣＤＳ処理→４行目の単位画素３_4の読出しおよび行内ＣＤＳ処理→３行目と４行目の行間ＣＤＳ処理の順に処理する。
【０２１２】
行間ＣＤＳ処理によって得られる情報は、“｛蓄積時間（Ｔ２〜Ｔ３）に基づく情報Ｓ１＋ｋＨ分のローリングシャッタ時間に基づく情報（ｋは読出しの順番行を示す）Ｓ２｝−（ｋ＋１）Ｈ分のローリングシャッタ時間に基づく情報Ｓ３”となる。言うまでもなく、情報Ｓ２は読出し行に関わる情報であり、情報Ｓ３は間引きリセット行に関わる情報である。
【０２１３】
この動作を画素アレイ部１０の全行に関して実行することで、最終的に得られる１画面分の差分情報は、“｛蓄積時間（Ｔ２〜Ｔ３）に基づく情報Ｓ１＋読出し行で得られる情報Ｓ２に基づく１フレームの情報Ｓ４−間引きリセット行で得られる情報Ｓ３に基づく１フレームの情報Ｓ５”となる。
【０２１４】
情報Ｓ２と情報Ｓ３との間には１Ｈ分の蓄積時間差がある。したがって、読出し行で得られる情報Ｓ２に基づく１フレームの情報Ｓ４と間引きリセット行で得られる情報Ｓ３に基づく１フレームの情報Ｓ５との間には１Ｈ期間のズレが生じる。しかしながら、その１Ｈ分の時間差は蓄積時間と比べると無視してもよく、事実上、同一の蓄積時間に基づく１フレーム分の画像が得られることになる。
【０２１５】
第１実施形態のような間引きリセット行の仕組みを適用せずに単純に隣接行間での差分処理（空間差分処理）を行なった場合には、水平行（走査線）ごとに走査する時間だけ蓄積期間がずれるという、ＣＭＯＳセンサ特有の事情が現われてしまい、差分処理結果にもローリングシャッタによる動き歪みが発生してしまう。
【０２１６】
これに対して、第１実施形態の改善手法では、全画素同時シャッタ（Ｔ１〜Ｔ２）を行ない、かつ、読出し行と間引きリセット行との間での行間差分処理を行なうことで、先ず、全ての読出し行の蓄積時間（露光タイミング）を揃えること、つまり全ての読出し行の情報がほぼ完全に同一時刻に取得されたものとすることができる。
【０２１７】
加えて、所望の電荷蓄積時間が経過後の読出し行と間引きリセット行との間での差分処理を行なうことで、ローリングシャッタ期間の電荷量に基づく情報を相殺することができ、読み出し開始後の暗電流成分や光電変換の違いを相殺することで、低ノイズの画像を取得できることが特徴となっている。
【０２１８】
たとえば、参考文献１には、１８０ｆｐｓで撮像する高速処理とすることで、ローリングシャッタによる画像動き歪みを無視できるようにする仕組みがあるが、この仕組みは、単に高速処理とすることで動き歪みを事実上無視できるようにするに過ぎず、原理的には、ローリングシャッタによる画像動き歪みが改善されてはいない。このため、高速で動いた被写体などは依然として画像動き歪みの問題を解消できない。
【０２１９】
参考文献１：Yoshikazu Nitta et.al.、“High-speed Digital Double sampling with Analog CDS on Column Paralell ADC architecture for low-noise active pixel sensor”、 ISSCC2006 p.500-501
これに対して、第１実施形態の仕組みでは、少なくとも出力画像における画素点となる（画像形成に関わる）読出し行に対して露光時間の起点を規定するタイミングで同時にシャッタを掛けるので、原理的に、ローリングシャッタによる画像動き歪みを改善できる利点がある。
【０２２０】
また、画像動き歪み対策のために、参考文献２，３には画素の領域に容量を追加する仕組みが提案され、参考文献４には画素内メモリを追加する仕組みが提案されているが、このような仕組みでは、容量や画素内メモリの領域が追加になるために、フォトダイオードなどの電荷生成部３２の開口率が低下し、画素特性が低下する問題がある。また、容量や画素内メモリの遮光が完全には困難であるため、読出し時間の違いによる漏れ光やリーク電流の影響が動き歪みを引き起こす可能性がある。
【０２２１】
参考文献２：国際公開ＷＯ２００５／０２２６３８号公報
参考文献３：国際公開ＷＯ２００６／０２３４２８号公報
参考文献４：Micron社、MT9M413（1.3-MEGAPIXEL CMOS ACTIVE-PIXEL DIGITAL IMAGE SENSOR ）の製品仕様書、［online］、掲載日は不明、［平成１９年０４月０６日検索］、インターネット＜ＵＲＬ：http://download.micron.com/pdf/datasheets/imaging/mt9m413c36stc.pdf＞
【０２２２】
これに対して、第１実施形態の仕組みでは、読出し行と間引きリセット行との間での行間差分処理を行なうようにしたので、これらの問題を引き起こす懸念がない。
【０２２３】
ただし、第１実施形態の仕組みでは、蓄積時間用として１フレーム（１垂直走査期間）、差分処理として１フレーム（１垂直走査期間）、計２フレーム（２垂直走査期間）で画像が生成されることになる。また、１フレームの画像は間引きされたものとなることが避けられない。加えて、その間引きされた１フレーム画像を取得する全体の処理時間は、読出し行と間引きリセット行の画素信号電圧Ｖｘ（Ｐ相レベルおよびＤ相レベル）の読出処理に要する１Ｖ（Ｖ：垂直走査期間）期間に加えて、全画素同時シャッタした後に最初の読出し行（もしくは間引きリセット行）の画素信号電圧Ｖｘを読み出すまでの露光時間分を要する（後述する図１０や図１１を参照）。
【０２２４】
なおここでは、１行おきに読出し行を配置する１／２間引き読出しモードとする場合に間の行を間引きリセット行に設定し、読出し行の画素信号電圧Ｖｘを読み出してから間引きリセット行の画素信号電圧Ｖｘを読み出して行間ＣＤＳ処理を行なう例で説明したが、逆に、間引きリセット行の画素信号電圧Ｖｘを読み出してから読出し行の画素信号電圧Ｖｘを読み出して行間ＣＤＳ処理を行なうようにしてもよい。
【０２２５】
また、１行おきに読出し行を配置する１／２間引き読出しモードとする場合に間の行を間引きリセット行に設定して行間ＣＤＳ処理を行なうことで、同一の蓄積時間に基づく１フレーム分の画像を取得する仕組みについて説明したが、１行おきに限らず、任意のＳ行おきに読出し行を配置する１／Ｓ間引き読出しモードとする場合にも同様の仕組みを適用することができる。“Ｓ≧２”の場合は、間引きリセット行を読出し行の隣りに配置して、読出し行で得られる１フレームの情報Ｓ４と間引きリセット行で得られる１フレームの情報Ｓ５との間の蓄積時間のズレを１Ｈ期間にするのが好ましい。その他の場合には、読出し行の情報Ｓ４と間引きリセット行の情報Ｓ５との間の蓄積時間のズレが２Ｈ期間以上となり、動き歪みの現象が視認され易くなるからである。
【０２２６】
また、読出し行と間引きリセット行の双方に対してタイミングＴ１〜Ｔ２で全画素同時シャッタを掛けていたが、タイミングＴ１〜Ｔ２では、少なくとも読出し行の全てに関して同時シャッタを掛ければよく間引きリセット行に対してはシャッタを掛けなくてもよい。ただし、タイミングＴ１〜Ｔ２で間引きリセット行の全てに対しても同時シャッタを掛けると、読出し行に対しての隣接行である間引きリセット行の画素からの漏れ込みによるブルーミング現象に対する防止効果を享受できる。逆に言えば、間引きリセット行の画素からの漏れ込みの危険性がない場合は間引きリセット行でのシャッタは必ずしも必要ではないということである。タイミングＴ１〜Ｔ２では間引きリセット行に対してはシャッタを掛けずに読出し行のみに同時シャッタを掛けることでシャッタ動作による負荷変動や消費電流を低減することができるという利点もある。
【０２２７】
また、本実施形態のグローバルシャッタ動作に切り替える前後でのフレーム間では、読出しの動作に違いがなくシャッタ動作のみを変更しただけなので、従前のローリングシャッタモードから本実施形態のグローバルシャッタモードへ切り替えても、連続した画像を出力することができる利点もある。画像動き歪みのない動画や静止画を取得でき、かつ、動作中の連続性を崩すこともない。また、画素信号生成部５用のフローティングディフュージョン３８を電荷検出メモリとして利用し得るので、駆動タイミングを既存の方式に対して変更するだけでよく、単位画素３内に電荷を保持する他の容量やメモリ素子が不要であり、既存の単位画素３の構造をそのまま使用することができ、画素特性の低下もない。
【０２２８】
＜カラーフィルタ配列＞
図５Ｄは、ライン露光に起因する画像動き歪の改善手法を適用する場合に使用するカラーフィルタ配列例を示す図である。本実施形態の改善手法は、行間差分処理を行なうので、白黒撮像や色別に画素アレイ部１０（事実上、固体撮像装置１）を使用する構成（たとえばＲ，Ｇ，Ｂ別の３板方式）の場合には問題とならないが、単板方式で色分離を行なうカラー撮像方式とする場合には、色フィルタの配列が問題となる。行間差分処理に伴う混色を考慮する必要があるからである。
【０２２９】
たとえば、図５Ｄ（１）に示すように、Ｒ（赤）、Ｇ（緑）、およびＢ（青）をそれぞれ１列に並べた原色縦ストライプとすれば、行間差分処理を行なっ場合、混色の問題は起きない。
【０２３０】
一方、図５Ｄ（２）に示すように、Ｒ（赤）、Ｇ（緑）、およびＢ（青）に関して、近傍４画素を同色とするフィルタ共有配列にしつつ、その４画素の色組をベイヤー配列にすることも考えられる。図示した例では、４行×４列でフィルタマトリクスの１単位を構成するようにしている。そして、“４Ｌ−３”（Ｌは正の整数）行かつ“４Ｌ−３”列、“４Ｌ−２”行かつ“４Ｌ−３”列、“４Ｌ−３”行かつ“４Ｌ−２”列、“４Ｌ−２”行かつ“４Ｌ−２”列を、Ｂ色にしている。“４Ｌ−１”行かつ“４Ｌ−１”列、“４Ｌ”行かつ“４Ｌ−３”列、“４Ｌ−３”行かつ“４Ｌ”列、“４Ｌ”行かつ“４Ｌ”列を、Ｒ色にしている。残りを、Ｇ色にしている。このようなフィルタ配列では、行間差分処理を行なった場合、混色の問題は起きない。
【０２３１】
また、画素共有構造とする場合には、図５Ｄ（３）に示すように、２行×２列でフィルタマトリクスの１単位を構成するようにし、１行１列のＢ色、２行１列のＧ色、２行１列のＧ色、２行２列のＲ色でなるベイヤー配列をベースにして、１行１列のＢ色および２行２列のＲ色をともにＭｇ（マゼンタ）に変更した配列を採用することも考えられる。このようなフィルタ配列では、色再現性が低下する問題が生じるが、行間差分処理を行なった場合でも、混色の問題は起きない。
【０２３２】
＜カラム内でのＡＤ変換＆行内ＣＤＳ＆行間ＣＤＳ＞
図５Ｅは、第１実施形態の改善手法において、カラムＡＤ回路にてＡＤ変換処理および行内ＣＤＳ処理とともに行間差分処理を行なう場合のタイミングチャートである。ここでは、第１処理例のＡＤ変換処理を適用する場合で示すが、第２処理例や第３処理例を適用してもよい。
【０２３３】
カウンタ部２５４は、ｎビットのデジタル値を読み出した後も、そのデジタル値をカウンタ部２５４内部に保持することができる。行間ＣＤＳ処理時には、カウンタ部２５４のデータ保持特性を利用して、読出し行と間引きリセット行の各画素信号についてのデジタル減算処理を行なう。以下具体的に説明する。
【０２３４】
図５Ｅに示すように、奇数行に割り当てた読出し行の画素信号電圧Ｖｘreadについて、１回目の読出し時にダウンカウント処理をし、２回目の読出し時にアップカウント処理を行なうことでカウンタ部２５４内での減算処理によって、読出し行の単位画素３の入射光量に応じた電気信号成分Ｖreadのみを取り出すことができる（ｔ１０〜ｔ２４）。このときのカウンタ部２５４に保持されるカウント値は、正の信号電圧Ｖreadを示すｎビットのデジタル値である。
【０２３５】
偶数行に割り当てた間引きリセット行の画素信号電圧Ｖｘreset については、１回目の読出し時にアップカウント処理をし２回目の読出し時にダウンカウント処理を行なう、すなわち１番目の処理対象の画素信号についてのＡＤ変換処理時のカウントモードの組合せとは逆の組合せでＡＤ変換処理を行なう（ｔ３０〜ｔ４４）。これにより、カウンタ部２５４内で自動的に、減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。
【０２３６】
ここで、間引きリセット行の画素信号電圧Ｖｘreset についてのＡＤ変換処理時は、読出し行の画素信号電圧ＶｘreadについてのＡＤ変換処理時のカウントモードの組合せとは逆の組合せでＡＤ変換処理を行なうので、カウンタ部２５４に保持されるカウント値は、信号成分Ｖreset に応じたものとなるとともに、負の信号電圧（−Ｖreset ）を示すｎビットのデジタル値である。
【０２３７】
よって、読出し行の画素信号電圧Ｖｘreadについての２回目のカウント処理が完了した後に、間引きリセット行の画素信号電圧Ｖｘreset （詳しくはＰ相レベル）について、１回目のアップカウント処理を開始する際に、カウンタ部２５４に保持されているカウント値をリセットしないで引き続きカウント処理を行なうと、画素信号電圧Ｖｘreadのデジタルデータに対して画素信号電圧Ｖｘreset のカウント値が加算される。よって、画素信号電圧Ｖｘreset についての２回目のカウント処理が完了した後にカウンタ部２５４に保持されるカウント値は、２つの画素信号電圧Ｖｘread，Ｖｘreset 間での差分（減算）演算の結果（Ｖread−Ｖreset ）を示すｎビットのデジタル値となる。
【０２３８】
なお、図示を割愛するが、図５Ｅに示した例とは逆に、読出し行の画素信号電圧Ｖｘreadについて、１回目の読出し時にアップカウント処理をし２回目の読出し時にダウンカウント処理を行なう一方で、間引きリセット行の画素信号電圧Ｖｘreset について、１回目のカウント処理を開始する際に、カウンタ部２５４に保持されているカウント値をリセットせずに、１回目の読出し時にダウンカウント処理をし２回目の読出し時にアップカウント処理を行なうようにすれば、間引きリセット行の画素信号電圧Ｖｘreset についての２回目のカウント処理が完了した後にカウンタ部２５４に保持されるカウント値は、２つの画素信号電圧Ｖｘread，Ｖｘreset 間での差分（減算）演算の結果（Ｖreset −Ｖread）となる。
【０２３９】
このように、読出し行のＡＤ変換処理が完了した後にカウンタ部２５４をリセットしないで、リセットレベルＳrst と信号レベルＳsig とについて、読出し行のＡＤ変換処理時のカウントモードの組合せと逆の組合せで間引きリセット行のＡＤ変換処理を行なうようにすることで、カラムＡＤ回路２５０のカウンタ部２５４には、同一垂直列における読出し行と間引きリセット行との減算結果が保持されることになり、２行についての差分処理（つまり行内ＣＤＳ処理と行間ＣＤＳ処理の双方）が実現できる。
【０２４０】
間引きリセット行の画素信号電圧Ｖｘreset について、２回目のカウント処理が完了した後の所定のタイミングで（ｔ４８）、通信・タイミング制御部２０は水平走査部１２に対して画素データの読出しを指示する。これを受けて、水平走査部１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。
【０２４１】
こうすることで、カウンタ部２５４に記憶・保持したカウント値、すなわち２つの画素信号電圧Ｖｘread，Ｖｘreset 間での差分（減算）演算の結果（Ｖreset −Ｖread）を示すｎビットのデジタルデータが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次２行ごとに同様の動作が繰り返されることで、隣接する２行の２つの画素信号電圧Ｖｘread，Ｖｘreset 間での差分（減算）演算の結果を示す２次元の差分画像を表す演算データが得られる。この差分演算結果の画像は、垂直方向（センサ面縦方向）には、解像度を１／２にした画像となり、画像データ量が１／２に圧縮されることとなる。
【０２４２】
このように、カラム処理部２６のカラムＡＤ回路２５０では、同一の単位画素３の画素信号における基準成分（リセット成分）と信号成分に対して、カウントモードの組合せを逆にしてカウント動作を繰り返し行なうことで、画素信号の基準成分と信号成分との差信号成分をデジタルデータに変換することができるとともに、相異なる複数（前例では隣接する読出し行と間引きリセット行）の各単位画素３の画素信号電圧Ｖｘread，Ｖｘreset に対して、カウントモードの組合せを逆にしてカウント動作を繰り返し行なうことで、行内ＣＤＳ処理だけでなく行間ＣＤＳ処理も行なう。これにより、同一の蓄積時間に基づく１フレーム分の画像を取得することができる。
【０２４３】
＜アナログＣＤＳ＋行間ＣＤＳ＞
図５Ｆは、第１実施形態の改善手法において、カラム処理部ではＡＤ変換を行なわずにアナログ処理でＣＤＳ処理を行ない、デジタル演算部にて行間差分処理を行なう場合の回路構成例である。先ず、図５Ｆ（１）に示すように、カラム処理部２６は、カラムＡＤ回路２５０に代えて、アナログ処理にてＣＤＳ処理を行なう行内ＣＤＳ処理部３１０を垂直列ごとに有する。行内ＣＤＳ処理部３１０は第１の差分処理部の一例である。
【０２４４】
行内ＣＤＳ処理部３１０は、垂直信号線１９から供給される画素信号電圧ＶｘのリセットレベルＳrst （つまりＰ相レベル）をサンプリングするスイッチトランジスタ３１２Ｐと、スイッチトランジスタ３１２ＰでサンプリングされたリセットレベルＳrst の電圧を保持するホールドコンデンサ３１４Ｐを有する。また、行内ＣＤＳ処理部３１０は、垂直信号線１９から供給される画素信号電圧Ｖｘの信号レベルＳsig （つまりＤ相レベル）をサンプリングするスイッチトランジスタ３１２Ｄと、スイッチトランジスタ３１２Ｄでサンプリングされた信号レベルＳsig の電圧を保持するホールドコンデンサ３１４Ｄを有する。さらに行内ＣＤＳ処理部３１０は、ホールドコンデンサ３１４Ｐに保持されているリセットレベルＳrst の電圧とホールドコンデンサ３１４Ｄに保持されている信号レベルＳsig の電圧との差をとる差動増幅部３１８を有する。
【０２４５】
スイッチトランジスタ３１２Ｐのゲート端には画素信号電圧ＶｘがリセットレベルＳrst にあるときにアクティブＨとなるサンプリングパルスＳＰが供給され、スイッチトランジスタ３１２Ｄのゲート端には画素信号電圧Ｖｘが信号レベルＳsig にあるときにアクティブＨとなるサンプリングパルスＳＤが供給される。
【０２４６】
ホールドコンデンサ３１４Ｐに保持されているリセットレベルＳrst の電圧は差動増幅部３１８の反転入力端（−）に供給され、ホールドコンデンサ３１４Ｄに保持されている信号レベルＳsig の電圧は差動増幅部３１８の非反転入力端（＋）に供給されることで、差動増幅部３１８は、“Ｓsig −Ｓrst ”の差分処理（つまり行内ＣＤＳ処理）を行なうことで、信号成分Ｖsig を抽出する。行内ＣＤＳ処理部３１０で抽出された信号成分Ｖsig は、水平走査部１２の制御の元でデジタル演算部２９に転送される。
【０２４７】
デジタル演算部２９は、図５Ｆ（２）に示すように、デジタル処理で行間ＣＤＳ処理を行なう行間ＣＤＳ処理部３２０を有する。行間ＣＤＳ処理部３２０は第２の差分処理部の一例である。行間ＣＤＳ処理部３２０は、アナログの信号成分Ｖsig をデジタルの画素データＤsig に変換するＡＤ変換部３２２と、ＡＤ変換部３２２から出力された読出し行の全画素データＤsig （ラインデータＤread）を保持するラインメモリ３２４と行間ＣＤＳ処理部３２０から出力された間引きリセット行の全画素データＤsig （ラインデータＤreset ）を保持するラインメモリ３２６と、ラインメモリ３２４に保持されている読出し行のラインデータＤreadとラインメモリ３２６に保持されている間引きリセット行のラインデータＤreset との差をとる減算回路３２８を有する。
【０２４８】
ラインメモリ３２４に保持されている読出し行のラインデータＤreadは減算回路３２８の非反転入力端（＋）に供給され、ラインメモリ３２６に保持されている間引きリセット行のラインデータＤreset は減算回路３２８の反転入力端（−）に供給されることで、減算回路３２８は、“Ｄread−Ｄreset ”の差分処理（つまり行間ＣＤＳ処理）を行なう。この動作を画素アレイ部１０の全行に関して実行することで、事実上、同一の蓄積時間に基づく１フレーム分の画像が得られる。
【０２４９】
ここでは行間ＣＤＳ処理を、デジタル演算部２９の行間ＣＤＳ処理部３２０にてデジタル処理で行なう例で示したが、図示を割愛するが、アナログ処理で行なうこともできる。
【０２５０】
＜ライン露光に起因する画像動き歪の改善手法：第２実施形態＞
図６および図６Ａは、ライン露光に起因する画像動き歪を改善する手法の第２実施形態を説明する図である。ここで、図６は単位画素群２（詳しくは単位画素３）を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。図６Ａは、図６に示す所定タイミングにおける単位画素群２（詳しくは単位画素３）の電圧ポテンシャル図である。
【０２５１】
なお、図６や図６Ａでは、画素共有した単位画素群２への適用例で示しているが、画素共有していない複数行（ここでは２行）の単位画素３ごとに対しても同様に適用できる。画素共有していない複数行の単位画素３ごとに対して適用する場合、図２Ａに示した４ＴＲ構成や図２Ｂに示した３ＴＲ構成の第１例あるいは図２Ｃに示した補助容量ＣＳ付きの単位画素３を使用することができる。
【０２５２】
第２実施形態の改善手法は、図５に示した第１実施形態の基本原理と同様に、読出し行および間引きリセット行に対して全画素同時シャッタを行ない、さらに、読出し行と間引きリセット行との間で行間ＣＤＳ処理を行なう。
【０２５３】
ここで、第１実施形態との相違は、行内ＣＤＳ処理を行なわずに、読出し行および間引きリセット行のそれぞれについて信号レベルＳsig （つまりＤ相レベル）のみに着目して行間差分処理を行なうことにある。
【０２５４】
具体的には、全画素同時リセットから読出し行と間引きリセット行の画素信号電圧Ｖｘを読み出すまで（Ｔ１〜Ｔ１３）は、第１実施形態と同じである。なお、第１実施形態と同様に、タイミングＴ１〜Ｔ２では、少なくとも読出し行の全てに関して同時シャッタを掛ければよく間引きリセット行に対してはシャッタを掛けなくてもよい。
【０２５５】
第２実施形態の改善手法においては、読出し行として割り当てた奇数行の単位画素３_1，３_3と間引きリセット行として割り当てた偶数行の単位画素３_2，３_4の各画素信号の読出し方（リセットの仕方も含む）と、読み出された各画素信号の取り扱い方が第１実施形態と異なる。
【０２５６】
すなわち、垂直選択パルスVSELをアクティブＨにして垂直選択用トランジスタ４０をオンさせ画素信号生成部５で得られる画素信号電圧Ｖｘを垂直信号線１９に出力可能にしておく。そして、画素アレイ部１０の単位画素群２の読出し行の単位画素３_1，３_3に関して順番に、画素リセットパルスRST をアクティブＨにすることなく直ちに転送パルスTRG をアクティブＨにして電荷生成部３２_1，３２_3で検知されている信号電荷をフローティングディフュージョン３８に順番に読み出して行く（Ｔ１３〜Ｔ１４）。これにより、読出し行の単位画素３_1，３_3から画素信号電圧Ｖｘ（詳しくはＤ相の信号レベルＳsig ）が読み出される。
【０２５７】
次に、画素アレイ部１０の単位画素群２の間引きリセット行の単位画素３_2，３_4に関して順番に、画素リセットパルスRST をアクティブＨにすることなく直ちに転送パルスTRG をアクティブＨにして電荷生成部３２_2，３２_4で検知されている信号電荷をフローティングディフュージョン３８に読み出す（Ｔ１７〜Ｔ１８）。これにより、間引きリセット行の単位画素３_2，３_4から画素信号電圧Ｖｘ（詳しくはＤ相の信号レベルＳsig ）が読み出される。
【０２５８】
さらに列ごとに、読出し行と間引きリセット行との間で、行間ＣＤＳ処理を行なう。この行間ＣＤＳ処理は、カラムＡＤ回路２５０によるＡＤ変換処理と事実上同時にする実行する仕組みを採ることもできるし、アナログ処理によるＣＤＳ処理結果を受けてアナログ処理もしくはデジタル処理にて実行することもできる（詳細は後述する）。
【０２５９】
全体としては、画素アレイ部１０の１番目（たとえば最もカラム処理部２６に近い側）の単位画素群２_1に関して、１行目の単位画素３_1のＤ相レベルの読出し→２行目の単位画素３_2のＤ相レベルの読出し→１行目と２行目の行間ＣＤＳ処理→３行目の単位画素３_3のＤ相レベルの読出し→４行目の単位画素３_4のＤ相レベルの読出し→３行目と４行目の行間ＣＤＳ処理の順に処理する。
【０２６０】
以下、同様にして、画素アレイ部１０の２番目の単位画素群２_2，３番目の単位画素群２_3，…に関しても、１行目の単位画素３_1のＤ相レベルの読出し→２行目の単位画素３_2のＤ相レベルの読出し→１行目と２行目の行間ＣＤＳ処理→３行目の単位画素３_3のＤ相レベルの読出し→４行目の単位画素３_4のＤ相レベルの読出し→３行目と４行目の行間ＣＤＳ処理の順に処理する。
【０２６１】
行間ＣＤＳ処理によって得られる情報は、“｛蓄積時間（Ｔ２〜Ｔ３）に基づく情報Ｓ１＋ｋＨ分のローリングシャッタ時間に基づくリセット成分を含む情報（ｋは読出しの順番行を示す）Ｓ２ａ｝−（ｋ＋１）Ｈ分のローリングシャッタ時間に基づくリセット成分を含む情報Ｓ３ａ”となる。言うまでもなく、情報Ｓ２ａは読出し行に関わる情報であり、情報Ｓ３ａは間引きリセット行に関わる情報である。
【０２６２】
この動作を画素アレイ部１０の全行に関して実行することで、最終的に得られる１画面分の差分情報は、“｛蓄積時間（Ｔ２〜Ｔ３）に基づく情報Ｓ１＋読出し行で得られる情報Ｓ２ａに基づく１フレームの情報Ｓ４ａ−間引きリセット行で得られる情報Ｓ３ａに基づく１フレームの情報Ｓ５ａ”となる。情報Ｓ４ａは読出し行のリセット成分Δreadを含み、情報Ｓ５ａは間引きリセット行のリセット成分Δreset を含む。
【０２６３】
情報Ｓ２ａと情報Ｓ３ａとの間には１Ｈ分の蓄積時間差がある。したがって、読出し行で得られる情報Ｓ２ａに基づく１フレームの情報Ｓ４ａと間引きリセット行で得られる情報Ｓ３ａに基づく１フレームの情報Ｓ５ａとの間には１Ｈ期間のズレが生じる。また、情報Ｓ４ａは読出し行のリセット成分Δreadと間引きリセット行のリセット成分Δreset とに差があればその差も出力画像に影響を及ぼす。しかしながら、その１Ｈ分の時間差は蓄積時間と比べると無視してもよく、また、リセット成分Δreadとリセット成分Δreset との差による影響も蓄積時間に基づく信号成分Ｖsig に比べると小さいと考えてよく、事実上、同一の蓄積時間に基づく１フレーム分の画像が得られることになる。
【０２６４】
第２実施形態処理では行内ＣＤＳ処理を割愛しているが、行間ＣＤＳ処理は、事実上第１実施形態と同様であり、全画素同時シャッタ（Ｔ１〜Ｔ２）を行ない、かつ、読出し行と間引きリセット行との間での行間差分処理を行なうことで、全ての読出し行の情報をほぼ完全に同一時刻に取得されたものとすることができるし、ローリングシャッタ期間の電荷量に基づく情報を相殺することができ、読み出し開始後の暗電流成分や光電変換の違いを相殺することで低ノイズの画像を取得できる。
【０２６５】
蓄積時間用として１フレーム（１垂直走査期間）、差分処理として１フレーム（１垂直走査期間）、計２フレーム（２垂直走査期間）で画像が生成されることになる。１フレームの画像は間引きされたものとなることは避けられない。
【０２６６】
読出し行と間引きリセット行の画素信号電圧Ｖｘ（それぞれＤ相レベルのみ）の読出処理に要する１Ｖ（Ｖ：垂直走査期間）期間に加えて、全画素同時シャッタした後に最初の読出し行（もしくは間引きリセット行）の画素信号電圧Ｖｘ（Ｄ相レベルのみ）を読み出すまでの露光時間分を要するが、行内ＣＤＳ処理を割愛するので、Ｐ相レベルの読出処理が不要であり１水平期間を短くすることができるため、第１実施形態と比べると、間引きされた１フレーム画像を取得する全体の処理時間を短縮できる（高速化処理にできる）利点がある。
【０２６７】
また、全体の処理時間を第１実施形態と同じにする場合、Ｐ相レベルの読出処理が不要となる分を露光時間に割り当てることで、第１実施形態よりも露光時間を延ばすことができる（後述する図１２を参照）。
【０２６８】
画素共有構造の画素回路を適用したときには、行内ＣＤＳ処理をしない仕組みを適用でき、また増幅用トランジスタ４２が共通であるので、読出し行と間引きリセット行がともに使用する共通の増幅用トランジスタ４２の閾値電圧Ｖthばらつきなどによる固定パターンノイズを除去することも可能である。
【０２６９】
第２実施形態においても、第１実施形態での変形例の説明と同様に、間引きリセット行の画素信号電圧Ｖｘを読み出してから読出し行の画素信号電圧Ｖｘを読み出して行間ＣＤＳ処理を行なうようにしてもよい。また、任意のＳ行おきに読出し行を配置する１／Ｓ間引き読出しモードとする場合にも同様の仕組みを適用することができる。
【０２７０】
＜カラム内でのＡＤ変換＆行間ＣＤＳ＞
図６Ｂは、第２実施形態の改善手法において、カラムＡＤ回路２５０にてＡＤ変換処理（行内ＣＤＳ処理は行なわない）とともに行間差分処理を行なう場合のタイミングチャートである。ここでは、第１処理例のＡＤ変換処理を適用する場合で示すが、第２処理例や第３処理例を適用してもよい。
【０２７１】
カウンタ部２５４は、ｎビットのデジタル値を読み出した後も、そのデジタル値をカウンタ部２５４内部に保持することができる。行間ＣＤＳ処理時には、カウンタ部２５４のデータ保持特性を利用して、読出し行と間引きリセット行の各画素信号についてのデジタル減算処理を行なう。このこと自体は第１実施形態と同様であるが、Ｄ相レベルのみに着目した処理とすることで、行内ＣＤＳ処理を行なわない点が異なる。以下具体的に説明する。
【０２７２】
図６Ｂに示すように、奇数行に割り当てた読出し行の画素信号電圧Ｖｘreadの信号レベルＳsig についての読出し時にアップカウント処理を行なうことでカウンタ部２５４には、読出し行の単位画素３の入射光量に応じた電気信号成分Ｖreadにリセット成分Δreadを加えた情報を取り出すことができる（ｔ２０〜ｔ２４）。このときのカウンタ部２５４に保持されるカウント値は、正の信号電圧“Ｖread＋Δread”を示すｎビットのデジタル値である。
【０２７３】
偶数行に割り当てた間引きリセット行の画素信号電圧Ｖｘreset については、読出し行とは逆のカウントモードにして、ダウンカウント処理を行なう。これにより、カウンタ部２５４は、間引きリセット行の単位画素３の入射光量に応じた電気信号成分Ｖreset にリセット成分Δreset を加えた情報を取り出すことができる（ｔ４０〜ｔ４４）。以下第１実施形態と同様である。カウンタ部２５４が計数するカウント値は、信号電圧“（Ｖreset ＋Δreset ）”を示すｎビットのデジタル値である。
【０２７４】
このときのカウンタ部２５４は、読出し行についての処理結果からダウンカウント処理を開始することで、カウンタ部２５４内で自動的に、読出し行と間引きリセット行との間での減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。間引きリセット行の画素信号電圧Ｖｘreset のＤ相レベルについてダウンカウント処理を開始する際に、カウンタ部２５４に保持されているカウント値をリセットしないで引き続きカウント処理を行なうと、画素信号電圧Ｖｘreadのデジタルデータに対して画素信号電圧Ｖｘreset のカウント値が加算される。
【０２７５】
カウンタ部２５４に保持されるカウント値は、２つの画素信号電圧Ｖｘread，Ｖｘreset 間での差分（減算）演算の結果（Ｖread−Ｖreset ＋Δread−Δreset ）を示すｎビットのデジタル値となる。セット成分Δreadとリセット成分Δreset との差が小さければ、第１実施形態と同様に、読出し行と間引きリセット行とによる差分（減算）演算の結果（Ｖread−Ｖreset ）を示すｎビットのデジタル値となる。
【０２７６】
なお、図示を割愛するが、図６Ｂに示した例とは逆に、読出し行の画素信号電圧Ｖｘread（Ｄ相レベル）についてダウンカウント処理を行なう一方で、間引きリセット行の画素信号電圧Ｖｘreset （Ｄ相レベル）について、カウンタ部２５４に保持されているカウント値をリセットせずにアップカウント処理を行なうようにすれば、間引きリセット行の画素信号電圧Ｖｘreset （Ｄ相レベル）についてのカウント処理が完了した後にカウンタ部２５４に保持されるカウント値は、２つの画素信号電圧Ｖｘread，Ｖｘreset 間での差分（減算）演算の結果（Ｖreset −Ｖread＋Δreset −Δread）となる。
【０２７７】
このように、読出し行の信号レベルＳsig についてのＡＤ変換処理が完了した後にカウンタ部２５４をリセットしないで、読出し行のＡＤ変換処理時のカウントモードの組合せと逆の組合せで間引きリセット行の信号レベルＳsig についてのＡＤ変換処理を行なうようにすることで、カラムＡＤ回路２５０のカウンタ部２５４は、行内ＣＤＳ処理を行なうことなく、同一垂直列における読出し行と間引きリセット行との減算結果が保持されることになり、２行についての差分処理（つまり行間ＣＤＳ処理のみ）が実現できる。このようなカウント動作を画素アレイ部１０の全体について繰り返し行なうことで、同一の蓄積時間に基づく１フレーム分の画像を取得することができる。
【０２７８】
＜アナログ処理による行間ＣＤＳ＞
図６Ｃは、第２実施形態の改善手法において、カラム処理部２６ではＡＤ変換処理および行内ＣＤＳ処理を行なわずにアナログ処理で行間差分処理を行なう場合の回路構成例である。先ず、図５Ｆ（１）に示すように、カラム処理部２６は、カラムＡＤ回路２５０に代えて、アナログ処理にて行間ＣＤＳ処理を行なう行間ＣＤＳ処理部３３０を垂直列ごとに有する。
【０２７９】
行間ＣＤＳ処理部３３０は、垂直信号線１９から供給される読出し行の信号レベルＳread（つまりＤ相レベル）をサンプリングするスイッチトランジスタ３３２readと、スイッチトランジスタ３３２readでサンプリングされた読出し行の信号レベルＳreadの電圧を保持するホールドコンデンサ３３４readを有する。また、行間ＣＤＳ処理部３３０は、垂直信号線１９から供給される間引きリセット行の信号レベルＳreset （つまりＤ相レベル）をサンプリングするスイッチトランジスタ３３２reset と、スイッチトランジスタ３３２reset でサンプリングされた信号レベルＳreset の電圧を保持するホールドコンデンサ３３４reset を有する。さらに行間ＣＤＳ処理部３３０は、ホールドコンデンサ３３４readに保持されている読出し行の信号レベルＳreadの電圧とホールドコンデンサ３３４reset に保持されている間引きリセット行の信号レベルＳreset の電圧との差をとる差動増幅部３３８を有する。
【０２８０】
スイッチトランジスタ３３２readのゲート端には読出し行の画素信号電圧Ｖｘが信号レベルＳreadにあるときにアクティブＨとなるサンプリングパルスＳreadが供給され、スイッチトランジスタ３３２reset のゲート端には間引きリセット行の画素信号電圧Ｖｘが信号レベルＳreset にあるときにアクティブＨとなるサンプリングパルスＳreset が供給される。
【０２８１】
ホールドコンデンサ３３４readに保持されている読出し行の信号レベルＳreadの電圧は差動増幅部３１８の非反転入力端（＋）に供給され、ホールドコンデンサ３３４reset に保持されている信号レベルＳreset の電圧は差動増幅部３３８の反転入力端（−）に供給されることで、差動増幅部３３８は、“Ｓread−Ｓreset ”の差分処理（つまり行間ＣＤＳ処理）を行なう。この動作を画素アレイ部１０の全行に関して実行することで、事実上、同一の蓄積時間に基づく１フレーム分の画像がアナログ処理にて得られる。
【０２８２】
この構成であれば、第１実施形態における“アナログＣＤＳ＋行間ＣＤＳ”の構成（図５Ｆ）と比べた場合、ラインメモリを持たずに容量（ホールドコンデンサ３３４read，３３４reset ）間で差分処理を行なうことが可能になり、Ｐ相レベルの読出処理が不要のため１水平期間を短くすることで高速化処理を実現できるだけでなく、全体の回路をコンパクトにできる利点もある。
【０２８３】
＜ライン露光に起因する画像動き歪の改善手法：第３実施形態＞
図７〜図７Ｄは、ライン露光に起因する画像動き歪を改善する手法の第３実施形態を説明する図である。ここで、図７は、第３実施形態の改善手法の基本原理を説明する図である。図７Ａは第３実施形態で適用される単位画素３を説明する回路図、図７Ｂは、第３実施形態で適用される単位画素３の構造模式図である。図７Ｃはその単位画素３を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。図７Ｄは、図７Ｃに示す所定タイミングにおける単位画素３の電圧ポテンシャル図である。
の回路構成例である。
【０２８４】
第３実施形態の改善手法においては、図７Ａや図７Ｂに示すように、単位画素３の構造を、４ＴＲ構成に対して電荷生成部３２に蓄積されている電荷を所定の電源（たとえばリセット電源Ｖrdと共通でよい）に直接に排出する排出トランジスタ３３を加えた５ＴＲ構成にするとともに、排出トランジスタ３３を利用して全画素を同時に露光シャッタを掛けた後（全画素同時排出リセットと称する）、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送させる仕組みを採る。全画素同時排出リセットは、第１実施形態における全画素同時シャッタと似通っている。事実上、少なくとも全ての読出し行に対する電荷生成部３２への同時排出リセットにより、同時に露光シャッタを掛ける仕組みとなる。
【０２８５】
加えて、蓄積時間を決める全画素の電荷生成部３２の信号電荷を排出トランジスタ３３で同時にリセット動作した後、ある露光時間後に行ごとに信号電荷に基づく情報を読み出していく。このとき、第１実施形態とは異なり、先ず全ての読出し行および間引きリセット行に対してリセットトランジスタ３６にてフローティングディフュージョン３８を同時にリセットし、その後、読出し行は電荷生成部３２の信号電荷をフローティングディフュージョン３８に転送するとともに、間引きリセット行はシャッタ動作を行なう。そして、さらに、読出し行と間引きリセット行とについて（順不同でよい）、信号レベルＳsig 、リセットレベルＳrst の順に画素信号電圧Ｖｘを読み出していく。信号レベルＳsig 、リセットレベルＳrst の順に画素信号電圧Ｖｘを読み出すのは、フローティングディフュージョン３８に信号電荷を保持し電荷検出メモリとして用いるためである。
【０２８６】
第１実施形態と同様に、間引きシャッタされた間引きリセット行（差分処理用）は読み出し開始より新たに電荷蓄積を行なう。この間引きリセット行での画素信号と、間引きシャッタしていない読出し行（電荷検出用）の画素信号の差分をとることにより、１Ｖ（１フィールド）期間内での読出し時間による光電変換や暗電流の影響を極力なくしつつ、蓄積時間の同一性（いわゆるグローバルシャッタ機能）を実現できる。第１実施形態と同様に、差分処理後の出力画像における各画素の蓄積時間の同一性を担保することにより、動き歪みのない静止画や動画を取得できるとともに、読み出し開始後の暗電流成分や光電変換の違いを相殺することで、低ノイズの画像を取得できる。
【０２８７】
図７、図７Ａ、図７Ｃ、図７Ｄでは、４ＴＲ構成に対して排出トランジスタ３３を追加した５ＴＲ構成の単位画素３への適用例で示している。
【０２８８】
一方、第３実施形態では、フローティングディフュージョン３８に信号電荷を保持し電荷検出メモリとして用いるため、共有画素構造では適用できない。また、同様の理由により、図７Ｂに示すように、少なくともフローティングディフュージョン３８をメタルなどの遮光部材で遮光する構造にするのが望ましい。
【０２８９】
図７Ａには第３実施形態の改善手法が適用される単位画素３の回路構成が示され、図７Ｃにはその駆動タイミングが示されている。たとえば、図７Ａに示すように、奇数行の単位画素３_1を出力画像に関わる電荷検出用の読出し行として割り当て、偶数行の単位画素３_2を出力画像に関わらない差分処理用の間引きリセット行として割り当てる。
【０２９０】
各単位画素３_1，３_2を駆動するに当たっては、図７Ｃや図７Ｄに示すように、先ず、全画素の排出トランジスタ３３を同時にオンさせて各電荷生成部３２に蓄積されている電荷を排出することで電荷生成部３２をリセットする（Ｔ１〜Ｔ２）。この全画素同時排出リセットの後、所望の蓄積時間（Ｔ２〜Ｔ３）が経過した時点で、１行飛ばし間引きシャッタを行なう（Ｔ３〜Ｔ６）。このときの１行飛ばし間引きシャッタ動作は第１実施形態とは異なり、先ず、先ず全ての読出し行および間引きリセット行に対してリセットパルスRST をアクティブＨにしてリセットトランジスタ３６をオンさせることでフローティングディフュージョン３８を同時にリセットする（Ｔ３〜Ｔ４）。
【０２９１】
本事例は、全画素一斉に信号電荷をフローティングディフュージョン３８に転送して順次読み出す構成例に対して、フローティングディフュージョン３８での暗電流成分の差分をとる構成である。このため、排出トランジスタ３３にて露光シャッタを掛けた後に（Ｔ１〜Ｔ２）、全行のフローティングディフュージョン３８への電荷転送を行なう際に、差分処理行として取り扱う間引きリセット行はリセットしておいてフローティングディフュージョン３８での暗電流成分を蓄積開始する。
【０２９２】
動作的には、間引きのタイミングで読出し転送という意味ではなく、読出し行も含めた全画素分の信号電荷をフローティングディフュージョン３８へ転送する（読出し転送動作と称する）際に、間引き行をシャッタするものとなる。全画素全行のフローティングディフュージョン３８をリセットするため、読出し行と間引きリセット行に対してのシャッタ動作（転送パルスTRG とリセットパルスRST をほぼ同時にアクティブＨにする）を行なう電荷転送（Ｔ５〜Ｔ６）の前に、転送パルスTRG とリセットパルスRST をほぼ同時にアクティブＨにしてフローティングディフュージョン３８をリセットして電荷をなくしておく（Ｔ３〜Ｔ４）のである。
【０２９３】
蓄積時間を決める全画素の電荷生成部３２の信号電荷を排出トランジスタ３３で同時にリセット動作した後には、ある露光時間後に、読出し行と間引きリセット行とについて、行ごとに電荷生成部３２の電荷をフローティングディフュージョン３８に転送して電荷に基づく情報を読み出していく。フローティングディフュージョン３８に電荷が転送されることでフローティングディフュージョン３８の電圧が信号電荷量に応じて変化するので、その変化を増幅用トランジスタ４２は画素信号電圧に変換して垂直信号線１９（垂直信号線１９）を介してカラム処理部２６へと送る。第１実施形態と同様に、蓄積時間（露光時間）を規定する行分ずれた状態でシャッタ動作行と読出し動作行を対にして、１水平期間ごとに、インクリメントされていく。
【０２９４】
ここで、第３実施形態の改善手法においては、読出し行として割り当てた奇数行の単位画素３_1と間引きリセット行として割り当てた偶数行の単位画素３_2の各画素信号の読出し方（リセットの仕方も含む）と、読み出された各画素信号の取り扱い方に特徴がある。
【０２９５】
すなわち、先ず、画素アレイ部１０の読出し行の単位画素３_1に関して、読出し転送動作が行なわれた行が画素信号の読出対象の行（読出し動作行）に該当する水平期間のある時点では、垂直選択パルスVSELをアクティブＨにして垂直選択用トランジスタ４０をオンさせておき（ＴＡ〜ＴＢ）、垂直信号線１９に画素信号電圧Ｖｘreadを出力可能にして画素信号電圧Ｖｘにおける信号レベルＳsig を読み出し、その後にリセットレベルＳrst を読み出す。
【０２９６】
読出し行の単位画素３_1から画素信号電圧Ｖｘread（Ｄ相の信号レベルＳsig およびＰ相のリセットレベルＳrst ）を読み出したら、さらに列ごとに行内の差分処理（いわゆるＣＤＳ処理）を１水平期間内に行なう。この行内ＣＤＳ処理はカラムＡＤ回路２５０によるＡＤ変換処理と事実上同時にする実行する仕組みを採ることもできるし、アナログ処理のＣＤＳ処理とすることもできる。この点は第１実施形態と同様である。
【０２９７】
図示した例ではアナログＣＤＳ処理に対応した例で示しており、画素リセットパルスRST をアクティブＨとしてリセットトランジスタ３６をオンさせて、フローティングディフュージョン３８の信号電荷をリセット電源Ｖrdに掃き捨てる前に（Ｔ１３〜Ｔ１４）、画素信号電圧Ｖｘreadが信号レベルＳsig にあるときにサンプリングパルスＳＤをアクティブＨにする（Ｔ１２）。
【０２９８】
こうすることで、蓄積時間（Ｔ２〜Ｔ３）に電荷生成部３２にて生成されフローティングディフュージョン３８に転送された信号電荷に、読出し転送動作（間引きリセット行での間引きシャッタ動作と同時）後からこの時点までにフローティングディフュージョン３８に蓄積された不要な電荷（暗電流成分）が重畳（加算）され、その画素信号電圧Ｖｘreadが読み出される。
【０２９９】
フローティングディフュージョン３８の電荷をリセット電源Ｖrdに掃き捨てた後には、サンプリングパルスＳＰをアクティブＨにする（Ｔ１５）。こうすることで、タイミングＴ１２時点の信号レベルＳsig とタイミングＴ１５時点のリセットレベルＳrst との差分処理がなされ、アナログ処理のＣＤＳ処理が完了する。
【０３００】
この後、画素アレイ部１０の間引きリセット行の単位画素３_2に関して、間引きシャッタ動作が行なわれた行が画素信号の読出対象の行（読出し動作行）に該当する水平期間のある時点では、垂直選択パルスVSELをアクティブＨにして垂直選択用トランジスタ４０をオンさせておき（ＴＢ〜ＴＣ）、垂直信号線１９に画素信号電圧Ｖｘreset を出力可能にして画素信号電圧Ｖｘにおける信号レベルＳsig を読み出し、その後にリセットレベルＳrst を読み出す。読出し行でのローリングシャッタ電荷量と間引きリセット行でのローリングシャッタ電荷量との間には、画素信号電圧Ｖｘを読み出すための１水平期間分の露光時間の差に基づく差が生じる。
【０３０１】
間引きリセット行の単位画素３_1から画素信号電圧Ｖｘreset （Ｄ相の信号レベルＳsig およびＰ相のリセットレベルＳrst ）を読み出したら、さらに列ごとに、読出し行と間引きリセット行との間で、行間ＣＤＳ処理を行なう。この行間ＣＤＳ処理は、カラムＡＤ回路２５０によるＡＤ変換処理と事実上同時にする実行する仕組みを採ることもできるし、アナログ処理によるＣＤＳ処理結果を受けてアナログ処理もしくはデジタル処理にて実行することもできる。この点は第１実施形態と同様である。
【０３０２】
図示した例ではアナログＣＤＳ処理に対応した例で示しており、画素リセットパルスRST をアクティブＨとしてリセットトランジスタ３６をオンさせて、フローティングディフュージョン３８の信号電荷をリセット電源Ｖrdに掃き捨てる前に（Ｔ１７〜Ｔ１８）、画素信号電圧Ｖｘreset が信号レベルＳsig にあるときにサンプリングパルスＳＤをアクティブＨにする（Ｔ１６）。
【０３０３】
こうすることで、間引きシャッタ動作後からこの時点までにフローティングディフュージョン３８に蓄積された不要な電荷（暗電流成分）が重畳（加算）され、その画素信号電圧Ｖｘreadが読み出される。
【０３０４】
フローティングディフュージョン３８の信号電荷をリセット電源Ｖrdに掃き捨てた後には、サンプリングパルスＳＰをアクティブＨにする（Ｔ１９）。こうすることで、タイミングＴ１６時点の信号レベルＳsig とタイミングＴ１９時点のリセットレベルＳrst との差分処理がなされ、アナログ処理のＣＤＳ処理が完了する。
【０３０５】
第３実施形態の改善手法においても、行間ＣＤＳ処理によって得られる情報は、“｛蓄積時間（Ｔ２〜Ｔ３）に基づく情報Ｓ１＋ｋＨ分のローリングシャッタ時間に基づく情報（ｋは読出しの順番行を示す）Ｓ２｝−（ｋ＋１）Ｈ分のローリングシャッタ時間に基づく情報Ｓ３”となる。この動作を画素アレイ部１０の全行に関して実行することで、最終的に得られる１画面分の差分情報は、“｛蓄積時間（Ｔ２〜Ｔ３）に基づく情報Ｓ１＋読出し行で得られる情報Ｓ２に基づく１フレームの情報Ｓ４−間引きリセット行で得られる情報Ｓ３に基づく１フレームの情報Ｓ５”となる。
【０３０６】
情報Ｓ２と情報Ｓ３との間には１Ｈ分の蓄積時間差がある。ここで、第１実施形態との相違点は、情報Ｓ２，Ｓ３は、間引きシャッタ動作後から画素信号電圧Ｖｘread，Ｖｘreset を読み出す時点までに電荷生成部３２に蓄積されたローリングシャッタ電荷の成分ではなく、間引きシャッタ動作後にフローティングディフュージョン３８に蓄積される不要電荷に基づく暗電流成分である。したがって、読出し行で得られる情報Ｓ２に基づく１フレームの情報Ｓ４と間引きリセット行で得られる情報Ｓ３に基づく１フレームの情報Ｓ５との間には１Ｈ期間のズレが生じる。しかしながら、その１Ｈ分の時間差は蓄積時間と比べると無視してもよく、事実上、同一の蓄積時間に基づく１フレーム分の画像が得られることになる。
【０３０７】
第３実施形態の改善手法でも、行間ＣＤＳ処理は、事実上第１実施形態と同様であり、全画素同時排出リセット（Ｔ１〜Ｔ２）を行ない、かつ、間引きリセット時に読出し転送動作を行なうことで、全ての読出し行の情報を完全に同一時刻に取得されたものとすることができる。加えて、ローリングシャッタ期間にフローティングディフュージョン３８に蓄積される不要な電荷量に基づく情報（暗電流成分）を相殺することができる。読み出し開始後の暗電流成分や光電変換の違いを相殺することで低ノイズの画像を取得でき画像劣化を防ぐことが可能になる。
【０３０８】
ただし、蓄積時間用として１フレーム（１垂直走査期間）、差分処理として１フレーム（１垂直走査期間）、計２フレーム（２垂直走査期間）で画像が生成されることになる。また、１フレームの画像は間引きされたものとなることが避けられない。
【０３０９】
ここで、第３実施形態の改善手法では、排出トランジスタ３３により各単位画素３の電荷生成部３２を単独でリセットできるため、フローティングディフュージョン３８からの読み出し中に全画素排出が同時に可能である。このため、第１あるいは第２実施形態と比べたとき、高速化が可能な構成になる。この点を利用した動画撮像モードについては後述する（図１４、図１５を参照）。
【０３１０】
第３実施形態においても、第１実施形態での変形例の説明と同様に、間引きリセット行の画素信号電圧Ｖｘを読み出してから読出し行の画素信号電圧Ｖｘを読み出して行間ＣＤＳ処理を行なうようにしてもよい。また、任意のＳ行おきに読出し行を配置する１／Ｓ間引き読出しモードとする場合にも同様の仕組みを適用することができる。
【０３１１】
＜ライン露光に起因する画像動き歪の改善手法：第４実施形態＞
図８〜図８Ｂは、ライン露光に起因する画像動き歪を改善する手法の第４実施形態を説明する図である。ここで、図８は、第４実施形態の改善手法の基本原理を説明する図である。図８Ａは第４実施形態で適用される単位画素３を説明する回路図である。図８Ｂはその単位画素３を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。
【０３１２】
第４実施形態の改善手法においては、図８Ａ（１）に示すように、単位画素３の構造を、４ＴＲ構成に対して読出選択用トランジスタ３４を取り外してリセットトランジスタ３６で電荷生成部３２の電荷を直接に排出する３ＴＲ構成（図２Ｂに示した３ＴＲ構成の第１例との対比で３ＴＲ構成の第２例と称する）にする。もちろん、フローティングディフュージョン３８の電荷もリセットされる。
【０３１３】
なお、電荷生成部３２の電荷蓄積機能を利用することでフローティングディフュージョン３８を設けない構造にすることもできる。このような構成にすることで、事実上、少なくとも全ての読出し行に対する電荷生成部３２への同時排出リセットにより、同時シャッタを掛ける仕組みとなる。
【０３１４】
３ＴＲ構成の第２例とする場合、図８Ａ（２）に示すように、増幅用トランジスタ４２は、フォトダイオードPDに直接コンタクトをとる。このため電荷生成部３２は、フォトダイオードPDをＨＡＤ構造にすることができず、単純なＮ／Ｐの接合構造となる。
【０３１５】
電荷生成部３２を電荷蓄積手段として用いられるため、電荷生成部３２をＨＡＤ構造としたときには暗電流などの成分がフローティングディフュージョン３８で蓄積するより少なくなり、差分する対象となる成分が減る効果も得られる。
【０３１６】
先ず、図８Ｂ（１）に示すように、奇数行と偶数行の何れか一方を処理対象行として（図では偶数行）、垂直選択パルスVSELをアクティブＨにして画素信号電圧Ｖｘ（Ｐ相レベル）を読出可能な状態にしたままで読出選択用トランジスタ３４を利用して、所望の蓄積時間が経過した後、各画素を同時にリセットする（同時排出リセットと称する）。同時排出リセットは、第３実施形態における全画素同時排出リセットと似通っている。
【０３１７】
さらに、ローリングシャッタに関係する差分用の蓄積時間Δ経過後に、同時排出リセット後の蓄積時間Δに基づく電荷生成部３２にて生成された信号電荷量に対応した画素信号電圧Ｖｘの信号レベルＳsig （つまりＤ相レベル）を、対となる奇数行と偶数行とについて垂直選択パルスVSELをアクティブＨにする行を切り替えて画素信号電圧Ｖｘ（Ｐ相レベル）を読出可能な状態にして読み出す（その順は不問である）。このとき、第１実施形態とは異なり、リセットトランジスタ３６によるリセットを掛けずに、Ｄ相レベルを読み出す非破壊読出方式とする。読出し時に電荷生成部３２内の電荷が破壊されないためそのまま蓄積していくことが可能である。
【０３１８】
この後、図８Ｂ（２）に示すように、露光シャッタ用の同時排出リセットを掛ける処理対象行を、奇数行と偶数行の他方に変更して（図では奇数行）、前述と同様の処理を行なう。こうすることで、同時排出リセットを掛けた行は先ず差分用の蓄積時間Δ経過後にＤ相レベルが読み出されることで間引き行としても機能するし、同時排出リセット後に所望の蓄積時間が経過した後にＤ相レベルが読み出されることで読出し行としても機能するようになる。事実上、１つの同時排出リセットが、露光シャッタとしても機能するし、間引きシャッタとしても機能することになる。
【０３１９】
奇数行と偶数行とについてそれぞれ出力されたＰ相レベルとＤ相レベルとの間で行内ＣＤＳ処理を行なう。この後、奇数行での情報と偶数行での情報の差分をとる行間ＣＤＳ処理を行なう。これにより、１Ｖ（１フィールド）期間内での読出し時間による光電変換や暗電流の影響を極力なくしつつ、蓄積時間の同一性を実現できる。第１実施形態と同様に、差分処理後の出力画像における各画素の蓄積時間の同一性を担保することにより、動き歪みのない静止画や動画を取得できるとともに、読み出し開始後の暗電流成分や光電変換の違いを相殺することで、低ノイズの画像を取得できる。
【０３２０】
実質的に間引きシャッタされた間引きリセット行（差分処理用）は読み出し開始より新たに電荷蓄積を行なう。この間引きリセット行での画素信号と、実質的に間引きシャッタしていない読出し行（電荷検出用）の画素信号の差分をとることにより、１Ｖ（１フィールド）期間内での読出し時間による光電変換や暗電流の影響を極力なくしつつ、蓄積時間の同一性（いわゆるグローバルシャッタ機能）を実現できる。差分処理後の出力画像における各画素の蓄積時間の同一性を担保することにより、動き歪みのない静止画や動画を取得できるとともに、読み出し開始後の暗電流成分や光電変換の違いを相殺することで、低ノイズの画像を取得できる。
【０３２１】
電荷生成部３２の電荷蓄積機能を電荷検出メモリとして利用し得るので、駆動タイミングを既存の方式に対して変更するだけでよく、単位画素３内に電荷を保持する他の容量やメモリ素子が不要であり、既存の４ＴＲ構成の単位画素３の構造を少し変更してトランジスタ数を削減できる利点があるし、画素特性の低下もない。
【０３２２】
ただし、第４実施形態の改善手法では、実際のところは、１Ｖ期間の蓄積のみしか対応できない難点がある。また、前述の説明から判るように、垂直選択パルスVSELをアクティブＨにして、たとえば、同時排出リセット時にＰ相レベルを読出し、その後の差分用の蓄積時間Δ経過後にＤ相レベルを読み出すので、１水平走査期間内でＡＤ変換と行内ＣＤＳ処理を行なうことができない。このため、実際の所は、同時排出リセット時のＰ相レベルをサンプリングして差分用の蓄積時間Δが経過するまで（１Ｈ期間以上：最大で１Ｖ期間）保持するサンプルホールド回路と、差分用の蓄積時間Δが経過するときにＤ相レベルレベルをサンプリングして保持するサンプルホールド回路と、各サンプルホールド回路で保持されたＰ相レベルとＤ相レベルの差をとる差動増幅回路が必要になる。この行内ＣＤＳ処理は、アナログ処理もしくはデジタル処理にて実行することができる（詳細は後述する）。
【０３２３】
そして、その後に読出し行と間引きリセット行との間で、行間ＣＤＳ処理を行なう差分処理回路も必要になる。この行間ＣＤＳ処理も、アナログ処理もしくはデジタル処理にて実行することができる（詳細は後述する）。
【０３２４】
＜デジタル行内ＣＤＳ＋デジタル行間ＣＤＳ＞
図８Ｃは、第４実施形態の改善手法において、カラム処理部２６ではＡＤ変換を行なわずにデジタル処理で行内ＣＤＳ処理を行ない、デジタル演算部２９にて行間差分処理を行なう場合の回路構成例である。
【０３２５】
先ず、図８Ｃ（１）に示すように、カラム処理部２６は、カラムＡＤ回路２５０に代えて、デジタル処理にてＣＤＳ処理を行なう行内ＣＤＳ処理部３５０を垂直列ごとに有する。行内ＣＤＳ処理部３５０は、アナログの画素信号電圧Ｖｘをデジタルの画素データＤｘに変換するＡＤ変換部３５２と、垂直信号線１９から供給される画素信号電圧ＶｘのリセットレベルＳrst （つまりＰ相レベル）のデータをサンプリングして保持するラッチ３５４Ｐと、垂直信号線１９から供給される画素信号電圧Ｖｘの信号レベルＳsig （つまりＤ相レベル）のデータをサンプリングして保持するラッチ３５４Ｄと、ラッチ３５４Ｐに保持されているＰ相レベルのデータＤrst とラッチ３５４Ｄに保持されているＤ相レベルのデータＤsig との差をとる減算回路３５８を有する。
【０３２６】
ラッチ３５４Ｐに保持されているＰ相レベルのデータＤrst は減算回路３５８の反転入力端（−）に供給され、ラッチ３５４Ｄに保持されているＤ相レベルのデータＤsig は減算回路３５８の非反転入力端（＋）に供給されることで、減算回路３５８は、“Ｄsig −Ｄrst ”の差分処理（つまり行内ＣＤＳ処理）を行なうことで、信号データＤsig を抽出する。行内ＣＤＳ処理部３５０で抽出された信号データＤsig は、水平走査部１２の制御の元でデジタル演算部２９に転送される。
【０３２７】
ここでは行内ＣＤＳ処理を、行内ＣＤＳ処理部３５０にてデジタル処理で行なう例で示したが、図示を割愛するが、アナログ処理で行なうこともできる。ただし、Ｐ相レベルの保持期間が最大で１Ｖ期間になる点を勘案すると、行内ＣＤＳ処理はホールドコンデンサに保持するアナログ処理ではなく、デジタル行内ＣＤＳの方が好ましい。
【０３２８】
デジタル演算部２９は、図８Ｃ（２）に示すように、デジタル処理で行間ＣＤＳ処理を行なう行間ＣＤＳ処理部３６０を有する。行間ＣＤＳ処理部３６０は、行内ＣＤＳ処理部３５０から出力された読出し行の全画素データＤsig （ラインデータＤread）を保持するラインメモリ３６４と行内ＣＤＳ処理部３５０から出力された間引きリセット行の全画素データＤsig （ラインデータＤreset ）を保持するラインメモリ３６６と、ラインメモリ３６４に保持されている読出し行のラインデータＤreadとラインメモリ３６６に保持されている間引きリセット行のラインデータＤreset との差をとる減算回路３６８を有する。
【０３２９】
ラインメモリ３６４に保持されている読出し行のラインデータＤreadは減算回路３５８の非反転入力端（＋）に供給され、ラインメモリ３６６に保持されている間引きリセット行のラインデータＤreset は減算回路３６８の反転入力端（−）に供給されることで、減算回路３６８は、“Ｄread−Ｄreset ”の差分処理（つまり行間ＣＤＳ処理）を行なう。この動作を画素アレイ部１０の全行に関して実行することで、事実上、同一の蓄積時間に基づく１フレーム分の画像が得られる。
【０３３０】
ここでは行間ＣＤＳ処理を、デジタル演算部２９の行間ＣＤＳ処理部３２０にてデジタル処理で行なう例で示したが、図示を割愛するが、アナログ処理で行なうこともできる。
【０３３１】
＜ライン露光に起因する画像動き歪の改善手法：第５実施形態＞
図９および図９Ａは、ライン露光に起因する画像動き歪を改善する手法の第５実施形態を説明する図である。ここで、図９は、第５実施形態の改善手法の基本原理を説明する図である。図９Ａは、第５実施形態を適用したときの出力データの関係を説明するイメージ図である。本例では、静止画読出しモードの状態を示している。
【０３３２】
第５実施形態の改善手法は、第１〜第４実施形態の改善手法にメカシャッタを併用することを特徴とする。この場合、図９に示すように、メカシャッタが動作しシャッタが閉じた後、光は入ってこない状態ではあるが暗電流成分により画像動き歪みなどが起こる。この際にも、読出し前に間引きシャッタを行なうことにより、読出し行と間引きリセット行との間での行間ＣＤＳ処理を行なうことが可能になり、動き歪みの低減されたグローバルシャッタを実現することが可能である。
【０３３３】
ここで、被写体の動かない静止画が対象であれば、図９Ａに示すように、フレーム間で読み出す行を変え、２フレームの画像を合成することによって、解像度を向上させることができる。もちろん、メカニカルシャッタを用いたときでも暗電流の影響を低減し、より同時性を高めた画像を実現できる。
【０３３４】
＜読出しイメージ：第１例＞
図１０は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第１例である。第１例では、通常の動画読出しモードから、１／２間引きでの第１実施形態や第２実施形態の改善手法を適用したグローバルシャッタの静止画読出しモードに切り替えたときの状態を示している。図１０Ａは、図１０に示す第１例の読出しイメージの処理手法とその比較例とを説明する図である。
【０３３５】
本事例では、通信・タイミング制御部２０は、垂直走査期間を単位として（図の第２フレームと第３フレームの境界で）、動画での通常の読出しをしている動作モード（通常の動画読出しモード）から第１もしくは第２実施形態のグローバルシャッタの改善手法を適用する動作モード（グローバルシャッタ読出モードと称する）に切り替える（Ｔ０）。これを受けて、垂直走査部１４は、図５Ａもしくは図６に示した駆動タイミングで単位画素３を駆動する。
【０３３６】
図１０の上側に示すように、タイミングＴ０で、グローバルシャッタ読出モードに切り替えられた後の１垂直走査期間（第３フレーム）内で、露光時間の起点を規定するタイミングになると（Ｔ１）、画素アレイ部１０の各単位画素３（あるいは単位画素群２）は、読出し行および間引きリセット行の全てについて、シャッタ動作（全画素同時シャッタ）が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３）。
【０３３７】
次の垂直走査期間（第４フレーム）に入ると、最初の読出し行（１行目）、対となる間引きリセット行（２行目）、…の順に、１水平走査期間ごとに画素信号電圧Ｖｘを単位画素３から読み出していく。カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、読出し行と間引きリセット行との間で、行間ＣＤＳ処理を行なう。
【０３３８】
ここで、図１０の下側に示すように、通常の動画読出しモード時（第２フレームまで）は、図４Ａ（２），（３）に示したのと同様に、ローリングシャッタによる動き歪みの現象が現われる。一方、グローバルシャッタ読出モードに切り替えられると、その垂直走査期間（第３フレーム）で所望時間（露光時間）の電荷蓄積がなされ、さらに次の垂直走査期間（第４フレーム）で１／２間引きの画像データが出力される。
【０３３９】
第１実施形態や第２実施形態の改善手法での説明から判るように、蓄積時間は、全画素同時シャッタ（Ｔ１）から間引きシャッタ（Ｔ３）までとなり、露光時間が一定の１／２間引きの画像が得られる。
【０３４０】
この動作では、画素アレイ部１０の各単位画素３に対する駆動方式が、タイミングＴ０前後で異なるが、切替後のグローバルシャッタ読出モードでの露光タイミングは、動画読出しモード直後のフレームになる。つまり、グローバルシャッタ読出モードに切り替えて出力された静止画は、動画読出しモードの直後のフレームでの全画素シャッタ動作による画像になり、動画と静止画が連続したフレームのものになる。
【０３４１】
また、従前のローリングシャッタモードでの動画撮像から本実施形態のグローバルシャッタモードでの静止画撮像へ切り替えても、無効フレームなしで画像を出力することができる。動画の後にシームレス（seamless）な静止画を出力できる。ここでは、従前の動画撮像モードから本実施形態のグローバルシャッタモードでの静止画撮像に切り替える場合を示したが、その後も引き続き本実施形態のグローバルシャッタモードでの画像出力を行なうことで、動画撮像が可能である。この場合にも、従前のローリングシャッタモードでの動画撮像から本実施形態のグローバルシャッタモードでの動画撮像へ切り替えても、無効フレームなしで画像を出力することができる。
【０３４２】
ここで、無効フレームなしで画像を出力することができる点についてもう少し詳しく説明する。第１例の読出しイメージの場合、単位画素３の駆動方式をフレーム単位で第１駆動方式（従前の動画撮像モード）から第２駆動方式（本実施形態のグローバルシャッタモード）に切り替える際に、現フレームの読出し動作の駆動方式を第１駆動方式に１フレーム相当の期間だけ保持したまま、シャッタ動作の駆動方式を第２の駆動方式に切り替え、次のフレームで読出し動作の駆動方式を第２駆動方式に切り替えるようにしている（第１の特徴点と称する）。
【０３４３】
また、第１駆動方式での各行の走査期間と第２駆動方式での各行の走査期間とを同じにしている（第２の特徴点と称する）。さらに、水平同期信号は、単位画素３の駆動方式のうち、最も遅いフレームレートに相当する駆動方式（本例では従前の動画撮像モード）に対応した周期の信号としている（第２の特徴点と称する）。
【０３４４】
このような仕組みを採ることで（特に少なくとも第１の特徴点を有することで）、駆動方式に変更した後には、無効データが出力されることなく、変更後の画像にスムーズに切り替るようにするシームレス動作が可能となる。このような「シームレス動作にする考え方」は、たとえば特開２００７−１０４２４１号公報に記載の仕組みと共通するものである。
【０３４５】
ただし、特開２００７−１０４２４１号公報に記載の仕組みは、たとえば図１０Ａ（１）に示す２行２列での加算処理のように、単純な加算読出しにおけるシームレス動作であり、切替え前後では、無効フレームを生じさせないことに加えて、画像が出力されない空きフレームを生じさせることなく連続して画像が出力される。
【０３４６】
これに対して、本例の場合は、図１０Ａ（２）に示す２行２列での差分処理のように、切替え後の動作モードでは２フレームを１単位として、１フレーム目で電荷蓄積（露光シャッタ）を行ない、２フレーム目で読み出し動作を行なうことで、２フレームに１回の割合いで１／２間引き画像を出力するモードである。このため、図１０にも示したように、動作モードの切替え直後には、電荷蓄積（露光シャッタ）用の１フレーム目に相当する第３フレームでは画像が出力されないのは言うまでもない。この場合でも、無効フレームを生じさせないシームレス動作が可能である。
【０３４７】
＜読出しイメージ：第２例＞
図１１は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第２例である。第２例では、１／２間引きでの第１実施形態や第２実施形態の改善手法を適用したグローバルシャッタの動画読出しモードの状態を示している。
【０３４８】
先にも述べたが、第１実施形態や第２実施形態の改善手法では、蓄積時間用として１フレーム（１垂直走査期間）、差分処理として１フレーム（１垂直走査期間）、計２フレーム（２垂直走査期間）の処理サイクルで１つの画像が生成されることになる。したがって、１／２間引きでの動画モードでは、２フレームに１回の割合いで、全読出し行の露光タイミングが揃っている１／２間引きの画像データが出力されることになる。因みに、蓄積時間（露光時間）は１フレーム以下である。つまり、露光時間の最長は１フレーム期間となる。
【０３４９】
＜読出しイメージ：第３例＞
図１２は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第３例である。第３例では、１／２間引きでの第２実施形態の改善手法を適用したグローバルシャッタの動画読出しモードの状態を示している。
【０３５０】
第２実施形態の改善手法を適用すれば、行内ＣＤＳ処理を割愛するので、Ｐ相レベルに関する処理が不要になる。このことを利用すれば、画素信号電圧Ｖｘの読出し時間を短縮でき、その短縮分を露光時間に割り当てることができ第１実施形態よりも露光時間を延ばすことができる。
【０３５１】
たとえば、説明を簡単にするため、第１実施形態において１水平走査期間中のＰ相レベルの処理期間とＤ相レベルの処理期間が同じであると仮定したとき、Ｐ相レベルの処理を割愛することで、第１実施形態に比べて画素信号電圧Ｖｘ（Ｄ相レベル）の読出処理時間を半分にできる。そして、Ｐ相レベルの処理を割愛する分を、露光時間に割り当てることで、露光時間を、図のように本例であれば、第１実施形態の１Ｖに対して最大で１／２Ｖ延ばせる。
【０３５２】
＜読出しイメージ：第４例＞
図１３は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第４例である。第４例では、第１実施形態の改善手法を適用して、１／４間引きインタレースでのグローバルシャッタの動画読出しモードの状態を示している。図１３Ａは、第４例を適用する場合の垂直走査部１４の構成例を示す図である。図１３Ｂは、第４例を適用する場合のカラーフィルタ配列例を示す。なお、インタレース方式である点を勘案して、１垂直走査期間を１フィールドとして記載する。
【０３５３】
前述の第２例では、２フレーム（２フィールド）に１回の割合いで、全読出し行の露光タイミングが揃っている画像データが出力されるのに対して、第４例では、１フィールドごとに、露光タイミングが揃っている画像データを出力可能にする点に特徴がある。
【０３５４】
第１実施形態の改善手法を適用しても１フィールドごとの画像出力を可能にするべく、１／２間引き読出方式ではなく、１／４間引き読出方式に変更している点と、１／４間引きとすることによる解像度低下を補間するべく、インタレース出力とする点が特徴となっている。
【０３５５】
１／４間引きとする際の読出し行と間引きリセット行との関係は、インタレース出力とする点を勘案して、“４Ｌ−３”（Ｌは正の整数）行目の読出し行に対しては“４Ｌ−１”行目を間引きリセット行に設定する、つまり、近傍の奇数行同士で読出し行と間引きリセット行の対を形成する。“４Ｌ−２”行目の読出し行に対しては“４Ｌ”行目を間引きリセット行に設定する、つまり、近傍の偶数行同士で読出し行と間引きリセット行の対を形成する。奇数行同士や偶数行同士で差分処理を行なう１／４間引きインタレース差分処理方式とするのである。
【０３５６】
“４Ｌ−３”行目の読出し行と“４Ｌ−１”行目の間引きリセット行の組（つまり奇数行）に対する蓄積時間（露光時間）設定用の同時シャッタ（１／２画素同時シャッタと称する）および露光時間経過後の間引きシャッタ並びに読出し行からの画素信号電圧Ｖｘの読出処理（これらを第１フィールド画像用処理と称する）と、“４Ｌ−２”行目の読出し行と“４Ｌ”行目の間引きリセット行の組（つまり偶数行）に対する蓄積時間（露光時間）設定用の同時シャッタ（１／２画素同時シャッタ）および露光時間経過後の間引きシャッタ並びに読出し行からの画素信号電圧Ｖｘの読出処理（これを第２フィールド画像用処理と称する）を、互いに補完する処理期間で行なう。
【０３５７】
互いに補完するとは、第１フィールド画像用処理の露光時間および間引きシャッタのフィールドに第２フィールド画像用処理の読出処理が割り当てられ、第２フィールド画像用処理の露光時間および間引きシャッタのフィールドに第１フィールド画像用処理の読出処理が割り当てられるようにすることを意味する。
【０３５８】
たとえば、図１３の上側に示すように、第１フィールド画像用処理に関しては、“４Ｌ−３”行目の読出し行と“４Ｌ−１”行目の間引きリセット行を対にして、第１フィールド内で、露光時間の起点を規定するタイミングになると（Ｔ１_1）、画素アレイ部１０の“４Ｌ−３”行目と“４Ｌ−１”行目の各単位画素３は同時にシャッタ動作（１／２画素同時シャッタ）が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、“４Ｌ−１”行目の間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３_1）。
【０３５９】
次の垂直走査期間（第２フィールド）に入ると、最初の読出し行（１行目）、対となる間引きリセット行（３行目）、…の順に、１水平走査期間ごとに画素信号電圧Ｖｘを単位画素３から読み出していく。カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、“４Ｌ−３”行目の読出し行と“４Ｌ−１”行目の間引きリセット行との間で、行間ＣＤＳ処理を行なう。
【０３６０】
第１フィールド画像用処理が画素信号電圧Ｖｘの読出処理を行なっている第２フィールドでは、並行して、第２フィールド画像用処理に関して、“４Ｌ−２”行目の読出し行と“４Ｌ”行目の間引きリセット行を対にして、第２フィールド内で、露光時間の起点を規定するタイミングになると（Ｔ１_2）、画素アレイ部１０の“４Ｌ−２”行目と“４Ｌ”行目の各単位画素３は同時にシャッタ動作（１／２画素同時シャッタ）が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、“４Ｌ”行目の間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３_2）。
【０３６１】
次の垂直走査期間（第３フィールド）に入ると、最初の読出し行（２行目）、対となる間引きリセット行（４行目）、…の順に、１水平走査期間ごとに画素信号電圧Ｖｘを単位画素３から読み出していく。カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、“４Ｌ−２”行目の読出し行と“４Ｌ”行目の間引きリセット行との間で、行間ＣＤＳ処理を行なう。
【０３６２】
第２フィールド画像用処理が画素信号電圧Ｖｘの読出処理を行なっている第３フィールドでは、並行して、第１フィールド画像用処理に関して、“４Ｌ−３”行目の読出し行と“４Ｌ−１”行目の間引きリセット行を対にして、第３フィールド内で、露光時間の起点を規定するタイミングになると（Ｔ１_3）、画素アレイ部１０の“４Ｌ−３”行目と“４Ｌ−１”行目の各単位画素３は同時にシャッタ動作（１／２画素同時シャッタ）が掛けられる。
【０３６３】
以下、前述の処理が、繰り返される。これにより、露光タイミングが揃っている１／４間引きの第１フィールド画像データと１／４間引きの第２フィールド画像データとがそれぞれ２フィールドに１回の割合いで出力されることになる。第１フィールド画像データと第２フィールド画像データは、インタレース走査により、相補（補完）関係にあるフィールドで出力されるので、１フィールドごとに、露光タイミングが揃っている１／４間引きの画像データを出力できる。また、第１フィールド画像データと第２フィールド画像データをインタレース出力することで、２つのフィールド画像を組み合わせて１枚のフレーム画像として認識させることで、実質的には第２例と同様に１／２間引画像として認識させることができる。１／４間引きとすることによる第１フィールド画像や第２フィールド画像における解像度低下の問題を解消することができる。たとえば、６０ｆｐｓ（Frame per Second ）の第１フィールド画像と第２フィールド画像を用いて３０ｆｐｓのフレーム画像を取得できる。因みに、蓄積時間（露光時間）は、１フレーム以下である。つまり、露光時間の最長は、第２例と同様に、１フレーム期間を確保できる。
【０３６４】
図１３Ａには、第４例を適用する場合の垂直走査部１４の構成例が示されている。垂直走査部１４は、第１フィールド画像用の奇数行の画素駆動パルスTRG ，RST ，VSELを出力する行選択回路１４odd と、第２フィールド画像用の偶数行の画素駆動パルスTRG ，RST ，VSELを出力する行選択回路１４evenを有する。
【０３６５】
ADDRESS_O は、第１フィールド画像用の奇数行のアドレス指定信号、ADDRESS_E は第２フィールド画像用の偶数行のアドレス指定信号である。ADDADD_OはADDRESS_O のインクリメントイネーブル信号、ADDADD_EはADDRESS_E のインクリメントイネーブル信号である。PHALFSHTＯ_1，_2，…，_nは第１フィールド画像用の奇数行のシャッタ制御信号である。PHALFSHTＥ_1，_2，…，_nは第２フィールド画像用の偶数行のシャッタ制御信号である。PRDSELは読出し行および間引きリセット行用の垂直選択パルスVSELを規定する基準パルス、PRDRSTは読出し行用の画素リセットパルスRST を規定する基準パルス、PRDTRGは読出し行用の転送パルスTRG を規定する基準パルスである。PSHRSTは間引きリセット行用の画素リセットパルスRST を規定する基準パルス、PSHTRGは間引きリセット行用の転送パルスTRG を規定する基準パルスである。
【０３６６】
行選択回路１４odd ，１４evenにおいて、アドレス指定信号ADDRESS_O  ，ADDRESS_E と、各行の画素駆動パルスTRG ，RST ，VSELに対する各基準パルスとの間で論理和をとることにより、各行の単位画素３の読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０のオン／オフを制御する。これらの信号がともにアクティブＨとなることで、複数行が同時に指定され、PSHRST，PSHTRGを同時にアクティブＨとすることによって、複数行に対して同時にシャッタを掛けることができる。
【０３６７】
たとえば、１／４間引きインタレース時にはｎ＝２として、
PHALFSHTＯ_1で“４Ｌ−３”行目：１，５，  ９，…行目
PHALFSHTＯ_2で“４Ｌ−１”行目：３，７，１１，…行目
PHALFSHTＥ_1で“４Ｌ−２”行目：２，６，１０，…行目
PHALFSHTＥ_2で“４Ｌ”行目    ：４，８，１２，…行目
が選択されるものとする。
【０３６８】
これにより、PHALFSHTＯ_1とPHALFSHTＯ_2を同時に、もしくはPHALFSHTＥ_1とPHALFSHTＥ_2を同時にアクティブＨにすることで図１３において１／２画素同時シャッタを実現できる。また、PHALFSHTＯ_2もしくはPHALFSHTＥ_2をアクティブＨにすることで図１３において間引きシャッタ動作を実現できる。
【０３６９】
また、たとえば、ADDADD_Oが非アクティブのときは、ADDRESS_O に従って行選択する。ADDADD_Oがアクティブのときは、ADDRESS_O の値をある特定のビットをインクリメント、もしくはデクリメントする。これによって、ADDRESS_O に対して実際に指定する行をずらすことができ、図１３のようなインタレース動作における行選択を、行選択回路１４odd ，１４evenで完結することが可能となる。
【０３７０】
図１３Ｂには、この第４例を適用するのに適したカラーフィルタ配列の一例が示されている。ここでは、原色ベイヤー配列での例を示している。図１３Ｂに示すように、２行×２列でフィルタマトリクスの１単位を構成するようにし、１行１列のＢ色、２行１列のＧ色、２行１列のＧ色、２行２列のＲ色でなるベイヤー配列とする。奇数行同士や偶数行同士あるいは奇数列同士や偶数列同士は同色が配列される。
【０３７１】
よって、このようなフィルタ配列では、１／４間引きインタレースでのグローバルシャッタでの読出し（動画に限らず静止画でもよい）時に、奇数行同士や偶数行同士で行間差分処理を行なった場合も、混色の問題は起きない。
また、プログレッシブ動作でもこのフィルタ配列で奇数行同士や偶数行同士で行間差分処理を行なうことで図１１のような２フレームに１回の１／２間引きのデータ出力が可能である。
【０３７２】
ここで、一般的な全画素駆動６０ｆｐｓの読出方式と比較する。解像度や蓄積時間の同一性において、１／４間引きで６０ｆｐｓを２４０ｆｐｓ相当のスピードにしてローリング読み出しを行なった場合に比べて、この第４例の１／４間引きインタレース差分処理方式では、インタレース走査を行なうことで１／４間引きによる解像度低下の問題を解消でいるし、蓄積時間の同一性のための行間の差分処理ができ、優位性があると言える。
【０３７３】
＜読出しイメージ：第５例＞
図１４は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第５例である。第５例では、１／２間引きでの第３実施形態の改善手法を適用したグローバルシャッタの動画読出しモードの状態を示している。
【０３７４】
第３実施形態の改善手法を適用すると、単位画素３には電荷生成部３２を単独でリセットする排出トランジスタ３３を設けているので、フローティングディフュージョン３８からの読み出し中に全画素排出が同時に可能である。第５例では、第３実施形態の改善手法を適用することで、１フィールドごとに、露光タイミングが揃っている１／２間引き画像データを出力可能にする点に特徴がある。
【０３７５】
たとえば、図１４の上側に示すように、１垂直走査期間（第１フレーム）内で、露光時間の起点を規定するタイミングになると（Ｔ１_1）、画素アレイ部１０の各単位画素３（あるいは単位画素群２）は、読出し行および間引きリセット行の全てについて、電荷生成部３２に対するリセット動作（全画素同時排出）が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３_1）。
【０３７６】
次の垂直走査期間（第２フレーム）に入ると、最初の読出し行（１行目）、対となる間引きリセット行（２行目）、…の順に、１水平走査期間ごとに画素信号電圧Ｖｘを単位画素３から読み出していく。カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、読出し行と間引きリセット行との間で、行間ＣＤＳ処理を行なう。
【０３７７】
また、画素信号電圧Ｖｘの読出処理を行なっている第２フレームでは、並行して、露光時間の起点を規定するタイミングになると（Ｔ１_2）、画素アレイ部１０の各単位画素３（あるいは単位画素群２）は、読出し行および間引きリセット行の全てについて、電荷生成部３２に対するリセット動作（全画素同時排出）が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３_2）。
【０３７８】
以下、前述の処理が、繰り返される。因みに、蓄積時間（露光時間）は、１フレーム以下である。つまり、露光時間の最長は、第２例と同様に、１フレーム期間を確保できる。
【０３７９】
これにより、図１１に示した第２例の１／２間引き動画撮像では２フィールドに１回の割合いで画像データが出力されるに対して、第５例では、１フィールドごとに、露光タイミングが揃っている１／２間引き画像データを出力でき、事実上、第２例よりも高速な動画撮像を実現できる。１／２間引きのデータで１フレーム蓄積可能な高速動画を実現することができる。また、図１３に示した第４例の１／４間引きインタレース動画撮像と比べた場合、インタレース走査特有の動き歪みの問題を解消できる。
【０３８０】
＜読出しイメージ：第６例＞
図１５は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第６例である。第６例では、１／２間引きインタレースモードとする際に、第３実施形態の改善手法を適用したグローバルシャッタの動画読出しモードの状態を示している。なお、インタレース方式である点を勘案して、１垂直走査期間を１フィールドとして記載する。
【０３８１】
この第６例は、図１３に示した第４例と同様に、インタレース出力とすることで、１／２間引きとすることによる解像度低下を補間する点に特徴がある。第４例との相違は、第１フィールド画像と第２フィールド画像を、１／４間引き画像ではなく１／２間引き画像とすることで、２つのフィールド画像を組み合わせて間引きのない１枚のフレーム画像として認識可能にする点に特徴がある。
【０３８２】
１／２間引きとする際の読出し行と間引きリセット行との関係は、インタレース出力とする点を勘案して、“２Ｌ−１”（Ｌは正の整数）行目の読出し行に対しては“２Ｌ”行目を間引きリセット行に設定する、つまり、奇数行の読出し行と次行の偶数行の間引きリセット行の対を形成する。また、“２Ｌ”（Ｌは正の整数）行目の読出し行に対しては“２Ｌ＋１”行目を間引きリセット行に設定する、つまり、偶数行の読出し行と次行の奇数行の間引きリセット行の対を形成する。隣り合う奇数行と次行（偶数行）もしくは偶数行と次行（奇数行）で差分処理を行なう１／２間引きインタレース差分処理方式とするのである。
【０３８３】
“２Ｌ−１”行目の読出し行と“２Ｌ”行目の間引きリセット行の組に対する蓄積時間（露光時間）設定用の排出トランジスタ３３による同時リセット（全画素同時排出リセット）および露光時間経過後の間引きシャッタ並びに読出し行からの画素信号電圧Ｖｘの読出処理（これらを第１フィールド画像用処理と称する）と、“２Ｌ”行目の読出し行と“２Ｌ＋１”行目の間引きリセット行の組に対する蓄積時間（露光時間）設定用の排出トランジスタ３３による同時リセット（全画素同時排出リセット）および露光時間経過後の間引きシャッタ並びに読出し行からの画素信号電圧Ｖｘの読出処理（これを第２フィールド画像用処理と称する）を、互いに補完する処理期間で行なう。
【０３８４】
互いに補完するとは、第１フィールド画像用処理の露光時間および間引きシャッタのフィールドに第２フィールド画像用処理の読出処理が割り当てられ、第２フィールド画像用処理の露光時間および間引きシャッタのフィールドに第１フィールド画像用処理の読出処理が割り当てられるようにすることを意味する。
【０３８５】
たとえば、図１５の上側に示すように、第１フィールド画像用処理に関しては、第１フィールド内で、露光時間の起点を規定するタイミングになると（Ｔ１_1）、画素アレイ部１０の各単位画素３は同時に排出トランジスタ３３による電荷生成部３２に対するリセット動作が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、“２Ｌ”行目の間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３_1）。
【０３８６】
次の垂直走査期間（第２フィールド）に入ると、最初の読出し行（１行目）、対となる間引きリセット行（２行目）、…の順に、１水平走査期間ごとに画素信号電圧Ｖｘを単位画素３から読み出していく。カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、“２Ｌ−１”行目の読出し行と“２Ｌ”行目の間引きリセット行との間で、行間ＣＤＳ処理を行なう。
【０３８７】
第１フィールド画像用処理が画素信号電圧Ｖｘの読出処理を行なっている第２フィールドでは、並行して、第２フィールド画像用処理に関して、第２フィールド内で、露光時間の起点を規定するタイミングになると（Ｔ１_2）、画素アレイ部１０の各単位画素３は同時に排出トランジスタ３３による電荷生成部３２に対するリセット動作が掛けられる。そして、その垂直走査期間の最後（の水平走査期間）で、“２Ｌ＋１”行目の間引きリセット行に対して間引きシャッタが掛けられる（Ｔ３_2）。なお、図では、１行目に対しても間引きシャッタを掛けているが、このことは必須ではない。
【０３８８】
さらに、次の垂直走査期間（第３フィールド）に入ると、最初の読出し行（２行目）、対となる間引きリセット行（３行目）、…の順に、１水平走査期間ごとに画素信号電圧Ｖｘを単位画素３から読み出していく。カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、“２Ｌ”行目の読出し行と“２Ｌ＋１”行目の間引きリセット行との間で、行間ＣＤＳ処理を行なう。なお、図では、１行目に対しても画素信号電圧Ｖｘを読み出すように示しているが、このことは必須ではない。
【０３８９】
第２フィールド画像用処理が画素信号電圧Ｖｘの読出処理を行なっている第３フィールドでは、並行して、第１フィールド画像用処理に関して、露光時間の起点を規定するタイミングになると（Ｔ１_3）、画素アレイ部１０の各単位画素３は同時に排出トランジスタ３３による電荷生成部３２に対するリセット動作が掛けられる。
【０３９０】
以下、前述の処理が、繰り返される。これにより、露光タイミングが揃っている１／２間引きの第１フィールド画像データと１／２間引きの第２フィールド画像データとがそれぞれ２フィールドに１回の割合いで出力されることになる。第１フィールド画像データと第２フィールド画像データは、インタレース走査により、相補（補完）関係にあるフィールドで出力されるので、１フィールドごとに、露光タイミングが揃っている１／２間引きの画像データを出力できる。また、第１フィールド画像データと第２フィールド画像データをインタレース出力することで、２つのフィールド画像を組み合わせて１枚のフレーム画像として認識させることで、実質的には間引きのない画像として認識させることができる。１／２間引きとすることによる第１フィールド画像や第２フィールド画像における解像度低下の問題を解消することができる。１／２間引きのデータで１フレーム蓄積可能な高速動画を実現できるだけでなく、解像度を高めたインタレース方式の読出しを実現できることになる。
【０３９１】
＜読出しイメージ：第７例＞
図１６は、本実施形態の改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図の第７例である。第７例では、１／２間引きでの第４実施形態の改善手法を適用したグローバルシャッタの動画読出しモードの状態を示している。
【０３９２】
第４実施形態の改善手法では、４ＴＲ構成の読出選択用トランジスタ３４を取り外してリセットトランジスタ３６で電荷生成部３２の電荷を直接に排出するので、基本的な処理サイクルは、第３実施形態と似通ったものとなり、事実上、１／２間引きインタレースモードでの動画撮像となる。インタレース方式である点を勘案して、１垂直走査期間を１フィールドとして記載する。
【０３９３】
この第７例は、図１５に示した第６例と同様に、インタレース出力とすることで、１／２間引きとすることによる解像度低下を補間できるが、露光時間が１Ｖ（フィールド）期間となる点と、奇数行と偶数行を交互に同時排出リセットの処理対象行に切り替える点で相違がある。
【０３９４】
たとえば、図１６の上側に示すように、第１フィールド画像用処理に関しては、第０フィールドの最後に（Ｔ３_0）、画素アレイ部１０の奇数行の各単位画素３は同時にリセットトランジスタ３６による電荷生成部３２に対するリセット動作が掛けられる。このとき、奇数行の画素信号電圧ＶｘのＰ相レベルを単位画素３から読み出しておく。さらに１Ｖ期間の露光時間が経過後に、第２フィールド画像用処理に関しては、第１フィールドの最後に（Ｔ３_1）、画素アレイ部１０の偶数行の各単位画素３は同時にリセットトランジスタ３６による電荷生成部３２に対するリセット動作が掛けられる。このとき、偶数行の画素信号電圧ＶｘのＰ相レベルを単位画素３から読み出しておく。
【０３９５】
全ての奇数行や全ての偶数行の各Ｐ相レベルを、行を区別して読み出すため、Ｐ相のデータのみをフレームメモリで予め記憶しておくなどの工夫をしておく。
【０３９６】
次の垂直走査期間（第２フィールド）に入ると、最初の読出し行（１行目）、対となる間引きリセット行（２行目）、…の順に、１水平走査期間ごとに画素信号電圧ＶｘのＤ相レベルを単位画素３からリセットトランジスタ３６によるリセットを掛けずに読み出していく。
【０３９７】
カラム処理部２６では、読み出した画素信号電圧Ｖｘに基づき、行内ＣＤＳ処理やＡＤ変換を行なう。また、奇数行と偶数行との間で、行間ＣＤＳ処理を行なう。このとき、インタレース走査を考慮して、第１フィールド画像用処理に関しては、“２Ｌ−１”行と“２Ｌ”行との間で行間ＣＤＳ処理を行ない、第２フィールド画像用処理に関しては、“２Ｌ”行と“２Ｌ＋１”行との間で行間ＣＤＳ処理を行なうのがよい。
【０３９８】
以下、前述の処理が、繰り返される。これにより、図での実線で示す間引きリセット行蓄積と点線で示す蓄積時間を非破壊読出しにより併用できる。露光タイミングが揃いかつ露光時間が１Ｖ期間の１／２間引きの第１フィールド画像データと１／２間引きの第２フィールド画像データとがそれぞれ２フィールドに１回の割合いで出力されることになる。露光時間が１Ｖ期間となる点を除いて、第６例と同様の効果を享受できる。
【０３９９】
一方、第６例との比較においては、単位画素３の構造を５ＴＲ構成ではなく３ＴＲ構成にして、非破壊読出しをすることで、間引きリセット行をそのまま蓄積開始として用いることにより、トランジスタ数を削減しつつ、蓄積時間が１Ｖ期間に制限される不利益を除き、第６例と同様の効果を享受できる利点がある。
【０４００】
＜撮像装置＞
図１７は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、少なくとも全ての読出し行に対する同時シャッタ動作と、行間差分処理を行なうことで、グローバルシャッタ動作を実現しつつ暗電流などの行単位での読出し処理に起因するノイズ成分を抑制することのできる仕組みを実現できるようになる。
【０４０１】
この際、たとえば少なくとも全ての読出し行に対する同時シャッタ動作や、行間差分処理を行なうなどの制御は、外部の主制御部において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。
【０４０２】
具体的には、撮像装置８は、蛍光灯や太陽光などの照明下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力される画素信号の動作電流を制御する読出電流制御部２４と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６に参照信号SLP_ADC を供給する参照信号生成部２７と、カラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。
【０４０３】
カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。
【０４０４】
撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０を有する。また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０を有する。
【０４０５】
色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。輝度信号処理部８４０は、図示を割愛するが、たとえば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部と、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部を有する。
【０４０６】
エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。
【０４０７】
本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
【０４０８】
“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。たとえば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。
【０４０９】
カメラ制御部９００は、システム全体を制御するものであり、特に少なくとも全ての読出し行に対するグローバルシャッタ動作用の同時シャッタ動作や行単位での読出し処理に起因するノイズ成分を抑制するための行間差分処理との関係においては、垂直走査部１４による単位画素３を駆動するための各種の制御パルスのオン／オフタイミングや設定値を調整する機能を有している。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
【０４１０】
また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
【０４１１】
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、参照信号SLP_SUN の生成の制御、並びにグローバルシャッタ動作用の同時シャッタ動作や行単位での読出し処理に起因するノイズ成分を抑制するための行間差分処理の制御のための各種の制御パルスのオン／オフタイミングの設定値などの様々なデータを登録するなどのために利用される。
【０４１２】
メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
【０４１３】
なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
【０４１４】
ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。
【０４１５】
または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【０４１６】
このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、少なくとも全ての読出し行に対するグローバルシャッタ動作用の同時シャッタ動作や行単位での読出し処理に起因するノイズ成分を抑制するための行間差分処理を行なう仕組みを実現できるようになる。
【０４１７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０４１８】
また、前記実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０４１９】
たとえば、前記実施形態では単位画素３を正方格子に配列したものを対象としたが、単位画素３の配列態様を斜め４５度にずらした斜行格子状であってもよい。また、単位画素３の形状は正方に限らず６角形であってもよく、この場合、単位画素３をハニカム状に配列して、そのハニカム配列において所定の配列の組合せで読出し画素と間引きリセット画素を設定して差分処理を行なうことも可能である。
【０４２０】
また、前記実施形態は、出力画像における各画素点の蓄積タイミングが同一となるような補正信号処理として、主に１つの読出し行に対して１つの間引きリセット行を配置する１／２間引きでの行間の１：１での差分処理について説明したが、補正信号処理は、読出し行信号と間引きリセット行信号との間で差分処理を少なくとも適用するものであればよく、その他の演算（たとえば係数設定や加算）を含んでいてもよい。
【０４２１】
たとえば、図１８および図１８Ａは、２行分の読出し行と１行分の間引きリセット行との間で、読出し行信号と間引き行信号との差分をとる１／３間引きでの行間の“１＋１：２”での差分処理の事例である。図１８は、１／３間引きで、ライン露光に起因する画像動き歪の改善手法を適用する場合に使用するカラーフィルタ配列例を示す図である。図１８Ａは、１／３間引きでの改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図である。
【０４２２】
図１８に示すように、考え方としては、１／３間引きでの加算処理の場合、同一色の３行分の画素信号を１：１：１で加算する、すなわち、３×３加算のときには、縦／横方向３画素の加算平均とするのに対して、本例では、３×３加算（縦／横方向３画素加算平均）において真ん中の行を間引きリセット行として用いる。この際、間引きリセット行信号は２倍して前後の読出し行信号の加算結果より引き算する。このような仕組みとすることで、間引き行数が減るので解像度が向上する利点が得られる。
【０４２３】
このような１／３間引きでの改善手法を適用したときの出力イメージとしては、図１８Ａに示すようになる。図１８Ａは、１／３間引きでの改善手法を適用したグローバルシャッタの動画読出しモードの状態を示している。本例においても、蓄積時間用として１フレーム（１垂直走査期間）、差分処理として１フレーム（１垂直走査期間）、計２フレーム（２垂直走査期間）の処理サイクルで１つの画像が生成されることになる。したがって、１／３間引きでの動画モードでは、２フレームに１回の割合いで、全読出し行の露光タイミングが揃っている１／３間引きの画像データが出力されることになる。水平方向１／３間引きと合わせると、１／９のデータ量になる。
【図面の簡単な説明】
【０４２４】
【図１】本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の第１実施形態の概略構成図である。
【図１Ａ】本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の第２実施形態の概略構成図である。
【図２】図１に示した固体撮像装置に使用される単位画素群の回路構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。
【図２Ａ】単位画素群や図１Ａに示した固体撮像装置に使用される単位画素の回路構成例（４ＴＲ構成）と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。
【図２Ｂ】単位画素群や図１Ａに示した固体撮像装置に使用される単位画素の回路構成例（３ＴＲ構成）と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。
【図２Ｃ】単位画素群や図１Ａに示した固体撮像装置に使用される単位画素の回路構成例（補助容量付きの構成）と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。
【図３】カラムＡＤ変換処理の第１処理例の動作を説明するためのタイミングチャートである。
【図４】Ｘ−Ｙアドレス型の撮像装置における従来の電子シャッタ機能を説明する図（その１）である。
【図４Ａ】Ｘ−Ｙアドレス型の撮像装置における従来の電子シャッタ機能を説明する図（その２）である。
【図４Ｂ】Ｘ−Ｙアドレス型の撮像装置における従来の電子シャッタ機能を説明する図（その３）である。
【図４Ｃ】Ｘ−Ｙアドレス型の撮像装置における従来の電子シャッタ機能を説明する図（その４）である。
【図４Ｄ】Ｘ−Ｙアドレス型の撮像装置における従来の電子シャッタ機能を説明する図（その５）である。
【図５】ライン露光に起因する画像動き歪を改善する手法の第１実施形態の基本原理を説明する図である。
【図５Ａ】第１実施形態で適用される単位画素群を説明する回路図である。
【図５Ｂ】は第１実施形態で単位画素群（詳しくは単位画素）を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。
【図５Ｃ】図５Ｂに示す所定タイミングにおける単位画素群（詳しくは単位画素）の電圧ポテンシャル図である。
【図５Ｄ】ライン露光に起因する画像動き歪の改善手法を適用する場合に使用するカラーフィルタ配列例を示す図である。
【図５Ｅ】カラムＡＤ回路にてＡＤ変換処理および行内ＣＤＳ処理とともに行間差分処理を行なう場合のタイミングチャートである。
【図５Ｆ】カラム処理部ではＡＤ変換を行なわずにアナログ処理でＣＤＳ処理を行ない、デジタル演算部にて行間差分処理を行なう場合の回路構成例である。
【図６】ライン露光に起因する画像動き歪を改善する手法の第２実施形態で、単位画素群（詳しくは単位画素）を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。
【図６Ａ】図６に示す所定タイミングにおける単位画素群（詳しくは単位画素）の電圧ポテンシャル図である。
【図６Ｂ】第２実施形態において、カラムＡＤ回路にてＡＤ変換処理（行内ＣＤＳ処理は行なわない）とともに行間差分処理を行なう場合のタイミングチャートである。
【図６Ｃ】第２実施形態において、カラム処理部ではＡＤ変換および行内ＣＤＳ処理を行なわずにアナログ処理で行間差分処理を行なう場合の回路構成例である。
【図７】ライン露光に起因する画像動き歪を改善する手法の第３実施形態の基本原理を説明する図である。
【図７Ａ】第３実施形態で適用される単位画素３を説明する回路図である。
【図７Ｂ】第３実施形態で適用される単位画素の構造模式図である。
【図７Ｃ】第３実施形態の単位画素を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。
【図７Ｄ】図７Ｃに示す所定タイミングにおける単位画素の電圧ポテンシャル図である。
【図８】ライン露光に起因する画像動き歪を改善する手法の第４実施形態の基本原理を説明する図である。
【図８Ａ】第４実施形態で適用される単位画素を説明する回路図である。
【図８Ｂ】第４実施形態の単位画素を駆動する各駆動パルスのタイミングを説明するタイミングチャートである。
【図８Ｃ】第４実施形態において、カラム処理部ではＡＤ変換を行なわずにデジタル処理で行内ＣＤＳ処理を行ない、デジタル演算部にて行間差分処理を行なう場合の回路構成例である。
【図９】ライン露光に起因する画像動き歪を改善する手法の第５実施形態の基本原理を説明する図である。
【図９Ａ】第５実施形態を適用したときの出力データの関係を説明するイメージ図である。
【図１０】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図（第１例）である。
【図１０Ａ】図１０に示す第１例の読出しイメージの処理手法とその比較例とを説明する図である。
【図１１】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図（第２例）である。
【図１２】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図（第３例）である。
【図１３】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図（第４例）である。
【図１３Ａ】第４例を適用する場合の垂直走査部の構成例を示す図である。
【図１３Ｂ】第４例を適用する場合のカラーフィルタ配列例である。
【図１４】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図（第５例）である。
【図１５】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図の（第６例）である。
【図１６】本実施形態の改善手法を適用したときの画素信号電圧の読出しタイミングと出力データとの関係を説明するイメージ図（第７例）である。
【図１７】固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。
【図１８】１／３間引きで、ライン露光に起因する画像動き歪の改善手法を適用する場合に使用するカラーフィルタ配列例を示す図である。
【図１８Ａ】１／３間引きでの改善手法を適用したときの画素信号電圧Ｖｘの読出しタイミングと出力データとの関係を説明するイメージ図である。
【符号の説明】
【０４２５】
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１５…行制御線、１８…水平信号線、１９…垂直信号線、２…単位画素群、２０…通信・タイミング制御部、２３…クロック変換部、２４…読出電流制御部、２５０…カラムＡＤ回路、２５２…電圧比較部、２５３…カウント動作制御部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２６０…カウント位相切替部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２９…デジタル演算部、３…単位画素、３１０…行内ＣＤＳ処理部、３２０…行間ＣＤＳ処理部、３３０…行間ＣＤＳ処理部、３５０…行内ＣＤＳ処理部、３６０…行間ＣＤＳ処理部、５…画素信号生成部、７…駆動制御部、８…撮像装置、９００…カメラ制御部
【図１】
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【図１Ａ】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図９Ａ】
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【図１０】
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【図１０Ａ】
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【図１１】
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【図１２】
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【図１３】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１８Ａ】
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