(57)【要約】【課題】サイリスタ構成の半導体装置において、第２ｐ型領域上に第１ｎ型領域、第１ｐ型領域を積層して形成しても、第１ｐ型領域と第２ｐ型領域とがショートを起こさないようにすることを可能とする。【解決手段】ｐ型の第１ｐ型領域ｐ１（第１領域）と、ｎ型の第１ｎ型領域ｎ１（第２領域）と、ｐ型の第２ｐ型領域ｐ２（第３領域）と、ｎ型の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が素子分離領域１３で分離された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上に形成されて、かつ、前記第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との界面の一端部が素子分離領域１１の側壁部に接合するように形成されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、
前記第３領域は、素子分離領域で分離された半導体基板に形成され、
前記第２領域は、前記第３領域の一部上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が前記素子分離領域の側壁部に接合するように形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第３領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成されたサイドウォールを有し、
前記第２領域は、前記ゲート電極の一方側の前記第３領域上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が前記素子分離領域の側壁部に接合され、前記素子分離領域に接合されていない前記第２領域の端部が前記ゲート電極の一方側のサイドウォールの側壁部に接合されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２領域は、前記第３領域の一部上にエピタキシャル成長させたエピタキシャル成長層の下層および該エピタキシャル成長層の下部の前記第３領域の一部に、前記素子分離領域の表面より深い位置の前記素子分離領域の側壁部に一端が接合するように形成され、
前記第１領域は、前記第２領域上の前記エピタキシャル成長層および前記第３領域の一部に形成され、少なくとも前記素子分離領域の側壁部に一端が接合するように形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２領域は、前記第３領域の一部上にエピタキシャル成長させたエピタキシャル成長層および該エピタキシャル成長層の下部の前記第３領域の一部に、前記素子分離領域の側壁部に一端が接合するように形成され、
前記第１領域は、前記第２領域上にエピタキシャル成長させた前記エピタキシャル成長層で形成され、かつ少なくとも前記素子分離領域の表面に一端が接合するように形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、
前記第３領域は、素子分離領域で分離された半導体基板に形成され、
前記第２領域は、前記第３領域の一部上に形成され、
前記第１領域は、前記第２領域上に形成され、かつ前記第１領域が形成される前記第２領域面において前記第１領域の側周囲に前記第２領域が存在するように形成されている
ことを特徴とする半導体装置。
【請求項６】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層および該エピタキシャル成長層の下部の前記第３領域に、前記エピタキシャル成長層の表面から所定の距離をおいてかつ前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、
前記エピタキシャル成長層およびその下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第１導電型の不純物をイオン注入して前記第２領域の上部に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、
前記ノンドープのエピタキシャル成長層および該ノンドープトのエピタキシャル成長層の下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、
選択エピタキシャル成長によって、前記第２領域上に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上に第２導電型の不純物をドーピングしたエピタキシャル成長層を前記素子分離領域と前記第３領域との境界を覆うように形成する工程と、
前記エピタキシャル成長層の表面側に第１導電型の不純物をイオン注入して前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有し、
前記イオン注入は、前記第１領域と前記第３領域との間に前記第２領域が存在し、かつ前記第３領域と前記素子分離領域の境界上を被覆する前記第２領域が維持されるように行う
ことを特徴とする半導体装置の製造方法。
【請求項９】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上に前記第２領域を形成する工程と、
前記第２領域上を被覆する絶縁膜を形成した後、前記第２領域上の前記絶縁膜に前記第２領域上の内側に収まるように開口部を形成する工程と、
選択エピタキシャル成長によって前記開口部の前記第２領域上に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的に第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。
以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１、２、３、特許文献１参照）。
【０００４】
サイリスタをプレーナ型でバルクシリコン基板を用いて作製する場合、イオン注入によってｐ１／ｎ１／ｐ２／ｎ２構造を作製すると、例えば図１６に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を２重拡散層で形成しなければならない。
しかしながら、２重拡散層を用いる構成では、素子分離の観点から第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のプロセスマージンが大きくとれず、デバイス特性も制限される。
【０００５】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
【０００６】
例えば、図１７に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のプロセスマージンを大きく確保するために、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を選択エピタキシャル成長によって形成する方法が提案されている。
選択エピタキシャル成長によって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を形成するには、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間のショートを抑制すること求められる。
【０００７】
しかしながら、図１８に示すように、第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１を選択エピタキシャル成長で形成するとき、下地のシリコン基板領域の外側、つまり素子分離領域１３へ成長が進まない場合がある。
【０００８】
その状態で、さらに第１ｐ型領域ｐ１を形成する選択エピタキシャル成長を行って、図１９に示すように、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成すると、第１ｎ型領域ｎ１のファセット領域の膜厚が薄くなるので、第１ｎ型領域ｎ１の裾部分において第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とが接触して、ショートが発生することになる。
第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間でショートが発生すると、ｐ１／ｎ１／ｐ２／ｎ２接合は単なるｐ−ｎ接合と同等となってしまうため、サイリスタ特性が得られずメモリとして動作させることが不可能となる。
したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２の距離を物理的に離してショートを防止する必要がある。
【０００９】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、エピタキシャル成長によって、第２ｐ型領域ｐ２上に第１ｎ型領域、第１ｐ型領域を形成した場合、第１ｎ型領域の裾部分において第１ｐ型領域と第２ｐ型領域とが接触して、ショートが発生する点である。
【００１１】
本発明は、第１ｐ型領域と第１ｎ型領域と第２ｐ型領域と第２ｎ型領域とが順に接合されたサイリスタを有する半導体装置において、第２ｐ型領域上に第１ｎ型領域、第１ｐ型領域を積層して形成しても、第１ｐ型領域と第２ｐ型領域とがショートを起こさないようにすることを可能にする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置（第１半導体装置）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、前記第３領域は、素子分離領域で分離された半導体基板に形成され、前記第２領域は、前記第３領域の一部上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が前記素子分離領域の側壁部に接合するように形成されていることを特徴とする。
【００１３】
本発明の第１半導体装置では、第２領域は前記第３領域の一部上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が素子分離領域の側壁部に接合するように形成されていることから、第１領域と第３領域とは第２領域および素子分離領域によって分離されることになる。
【００１４】
本発明の半導体装置（第２半導体装置）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、前記第３領域は、素子分離領域で分離された半導体基板に形成され、前記第２領域は、前記第３領域の一部上に形成され、前記第１領域は、前記第２領域上に形成され、かつ前記第１領域が形成される前記第２領域面において前記第１領域の側周囲に前記第２領域が存在するように形成されていることを特徴とする。
【００１５】
本発明の第２半導体装置では、第１領域は、第２領域上に形成され、かつ第１領域が形成される第２領域面において第１領域の側周囲に第２領域が存在するように形成されていることから、第１領域と第３領域とは第２領域によって分離されることになる。
【００１６】
本発明の半導体装置の製造方法（第１製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層および該エピタキシャル成長層の下部の前記第３領域に、前記エピタキシャル成長層の表面から所定の距離をおいてかつ前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、前記エピタキシャル成長層およびその下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第１導電型の不純物をイオン注入して前記第２領域の上部に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有することを特徴とする。
【００１７】
本発明の第１製造方法では、エピタキシャル成長層およびその下部の第３領域に、エピタキシャル成長層の表面から所定の距離をおいてかつ素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して第２領域を形成する工程と、エピタキシャル成長層および該エピタキシャル成長層の下部の第３領域に、素子分離領域の側壁部に一端が接合するように第１導電型の不純物をイオン注入して第２領域の上部に前記第１領域を形成する工程とを有することから、第１領域と第３領域とは第２領域および素子分離領域によって分離されるように形成される。
【００１８】
本発明の半導体装置の製造方法（第２製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、前記ノンドープのエピタキシャル成長層および該ノンドープトのエピタキシャル成長層の下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、選択エピタキシャル成長によって、前記第２領域上に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有することを特徴とする。
【００１９】
本発明の第２製造方法では、ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、ノンドープのエピタキシャル成長層および該ノンドープトのエピタキシャル成長層の下部の第３領域に、素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して第２領域を形成する工程と、選択エピタキシャル成長によって、第２領域上に前記第１領域を形成する工程とを有することから、第１領域と第３領域とは、第２領域、もしくは第２領域および素子分離領域によって分離されるように形成される。
【００２０】
本発明の半導体装置の製造方法（第３製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上に第２導電型の不純物をドーピングしたエピタキシャル成長層を前記素子分離領域と前記第３領域との境界を覆うように形成する工程と、前記エピタキシャル成長層の表面側に第１導電型の不純物をイオン注入して前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有し、前記イオン注入は、前記第１領域と前記第３領域との間に前記第２領域が存在し、かつ前記第３領域と前記素子分離領域の境界上を被覆する前記第２領域が維持されるように行うことを特徴とする。
【００２１】
本発明の第３製造方法では、ゲート電極の一方側の第３領域上に第２導電型の不純物をドーピングしたエピタキシャル成長層を素子分離領域と第３領域との境界を覆うように形成する工程と、エピタキシャル成長層の表面側に第１導電型の不純物をイオン注入して第１領域を形成する工程と、ゲート電極の他方側の第３領域に接合するように第４領域を形成する工程とを有し、イオン注入は、記第１領域と第３領域との間に第２領域が存在し、かつ第３領域と素子分離領域の境界上を被覆する第２領域が維持されるように行うことから、第１領域と第３領域とは第２領域および素子分離領域によって分離される。
【００２２】
本発明の半導体装置の製造方法（第４製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上に前記第２領域を形成する工程と、前記第２領域上を被覆する絶縁膜を形成した後、前記第２領域上の前記絶縁膜に前記第２領域上の内側に収まるように開口部を形成する工程と、選択エピタキシャル成長によって前記開口部の前記第２領域上に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有することを特徴とする。
【００２３】
本発明の第４製造方法では、ゲート電極の一方側の第３領域上に第２領域を形成する工程と、第２領域上を被覆する絶縁膜を形成した後、第２領域上の絶縁膜に第２領域上の内側に収まるように開口部を形成する工程と、選択エピタキシャル成長によって開口部の第２領域上に第１領域を形成する工程とを有することから、第１領域と第３領域とは第２領域によって分離される。
【発明の効果】
【００２４】
本発明の半導体装置は、第１領域と第３領域とは、第２領域および素子分離領域によって分離されていることから、もしくは第２領域によって分離されていることから、第１領域と第３領域とはショートすることはない。よって、第１領域と第２領域と第３領域と第４領域とが順に接合されたサイリスタにおける第１領域と第２領域との接合、第２領域と第３領域との接合が機能することができるので、正常なサイリスタ特性が得られる半導体装置を得ることができる。
【００２５】
本発明の半導体装置の製造方法は、第１領域と第３領域とは第２領域および素子分離領域によって、もしくは第２領域によって分離するように形成することから、第１領域と第３領域とはショートすることはない。よって、第１領域と第２領域と第３領域と第４領域とが順に接合されたサイリスタにおける第１領域と第２領域との接合、第２領域と第３領域との接合が機能することができるので、正常なサイリスタ特性が得られる半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置（第１半導体装置）に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２７】
図１に示すように、半導体基板１１に、サイリスタＴ１を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。
【００２８】
この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１で構成される半導体装置１が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。
【００２９】
以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００３０】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００３１】
上記ゲート絶縁膜２１上には、サイリスタゲート電極２２が形成されえている。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００３２】
また、上記サイリスタゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００３３】
サイリスタゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００３４】
上記サイリスタゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２（第３領域）の一部上およびその下部の上記第２ｐ型領域ｐ２の一部に、上記素子分離領域１３（１３−２）の表面より深い位置の上記素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されている。また、上記第２ｐ型領域ｐ２上部分の第１ｎ型領域ｎ１は例えばエピタキシャル成長させたエピタキシャル成長層で形成されている。
上記第１ｎ型領域ｎ１は、例えば上記第１ｐ型領域ｐ１とともにノンドープのエピタキシャル成長層で形成され、イオン注入により上記ノンドープのエピタキシャル成長層の下層部分および上記第２ｐ型領域ｐ２の一部を、その膜中のリン（Ｐ）濃度が例えば１．５×１０19ｃｍ-3となるようにしている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
また、上記第１ｎ型領域ｎ１（第２領域）は、上記サイドウォール２４の側壁に接合されている。具体的には、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２との界面の一端部が上記素子分離領域１３（１３−２）の側壁部に接合されていない第１ｎ型領域ｎ１の端部は、上記サイドウォール２４の側壁に接合されている。
さらに、上記第１ｎ型領域ｎ１の主要部（上記半導体基板１１の主面上に形成されている部分）は、上記半導体基板１１表面上に形成されている。もしくは、上記半導体基板１１表面上および上記半導体基板１１の表面よりも深い位置まで形成されていてもよい。
【００３５】
上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上および上記第２ｐ型領域ｐ２の一部に形成され、かつ少なくとも上記素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されている。すなわち、上記第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２の一部上に形成されて、かつ、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２との界面の一端部が上記素子分離領域１３（１３−２）の側壁部に接合するように形成されていればよい。
この第１ｐ型領域ｐ１は、例えば上記第１ｎ型領域ｎ１とともにノンドープのエピタキシャル成長層で形成され、イオン注入により上記ノンドープのエピタキシャル成長層の上層部分を、その膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となるようにしている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記第１ｐ型領域ｐ１は、上記サイドウォール２４の側壁に接合されている。
【００３６】
したがって、上記素子分離領域１３（１３−２）の側壁部分における上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１との接合位置は、例えば半導体基板１１表面から５０ｎｍから２００ｎｍの深さの位置、例えば１００ｎｍの深さの位置になるように形成されている。
【００３７】
上記サイリスタゲート電極２２の他方側の半導体基板１１上には、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第２ｎ型領域ｎ２は、上記半導体基板１１にイオン注入により形成されたものであってもよい。
【００３８】
また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記サイリスタゲート電極２２上に、低抵抗化のために、金属シリサイド層（図示せず）を形成してもよい。金属シリサイドには、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。
【００３９】
上記半導体装置１では、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上にエピタキシャル成長させたエピタキシャル成長層および該エピタキシャル成長層の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３（１３−２）によって分離されることになる。したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とはショートすることはない。
また、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間に十分な厚さの第１ｎ型領域ｎ１を有することで、例えば、第１ｎ型領域ｎ１がその表面側界面および裏面側界面に生じる空乏層の厚さよりも厚く形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間のパンチスルーの発生を無くすことができる。
よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【００４０】
次に、本発明の半導体装置（第１半導体装置）に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。
【００４１】
図２に示すように、半導体基板１１に、サイリスタＴ２を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。
【００４２】
この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ２で構成される半導体装置２が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。
【００４３】
以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００４４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００４５】
上記ゲート絶縁膜２１上には、サイリスタゲート電極２２が形成されえている。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４６】
また、上記サイリスタゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００４７】
サイリスタゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４８】
上記サイリスタゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２（第３領域）の一部上および上記第１ｎ型領域ｎ１の下部の上記第２ｐ型領域ｐ２の一部に、上記素子分離領域１３（１３−２）の表面より深い位置の上記素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されている。また、上記第２ｐ型領域ｐ２上部分の第１ｎ型領域ｎ１は例えばエピタキシャル成長させたエピタキシャル成長層で形成されている。このエピタキシャル成長層は、例えばノンドープトエピタキシャル成長層である。このノンドープトエピタキシャル成長層と上記第２ｐ型領域ｐ２の一部にイオン注入を行うことで、上記第１ｎ型領域ｎ１が形成されている。
上記第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
また、上記第１ｎ型領域ｎ１（第２領域）は、上記サイドウォール２４の側壁に接合されている。
【００４９】
上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、前記エピタキシャル成長層の前記第２領域上および前記エピタキシャル成長層の下部の前記第３領域の一部に形成され、かつ少なくとも上記素子分離領域１３（１３−２）の表面に一端が接合するように形成されている。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記第１ｐ型領域ｐ１は、上記サイドウォール２４の側壁に接合されている。
【００５０】
したがって、上記素子分離領域１３の側壁部分における上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１との接合位置は、例えば半導体基板１１表面から５０ｎｍから２００ｎｍの深さの位置、例えば１００ｎｍの深さの位置になるように形成されている。
【００５１】
上記サイリスタゲート電極２２の他方側の半導体基板１１上には、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第２ｎ型領域ｎ２は、上記半導体基板１１にイオン注入により形成されたものであってもよい。
【００５２】
また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記サイリスタゲート電極２２上に、低抵抗化のために、金属シリサイド層（図示せず）を形成してもよい。金属シリサイドには、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。
【００５３】
上記半導体装置２では、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上にエピタキシャル成長させたエピタキシャル成長層および該エピタキシャル成長層の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３（１３−２）によって分離されることになる。したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とはショートすることはない。
また、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間に十分な厚さの第１ｎ型領域ｎ１を有することで、例えば、第１ｎ型領域ｎ１がその表面側界面および裏面側界面に生じる空乏層の厚さよりも厚く形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間のパンチスルーの発生を無くすことができる。
よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【００５４】
次に、本発明の半導体装置（第２半導体装置）に係る一実施の形態（実施例）を、図３の概略構成断面図によって説明する。
【００５５】
図３に示すように、半導体基板１１に、サイリスタＴ３を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。
【００５６】
この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ４で構成される半導体装置３が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。
【００５７】
以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００５８】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００５９】
上記ゲート絶縁膜２１上には、サイリスタゲート電極２２が形成されえている。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００６０】
また、上記サイリスタゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００６１】
サイリスタゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００６２】
上記サイリスタゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２（第３領域）の一部上にエピタキシャル成長させたエピタキシャル成長層で形成されている。
上記第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
また、上記第１ｎ型領域ｎ１（第２領域）は、上記サイドウォール２４の側壁に接合されている。
【００６３】
上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上に形成され、かつ上記第１ｐ型領域ｐ１が形成される上記第１ｎ型領域ｎ１面において上記第１ｐ型領域ｐ１の側周囲に上記第１ｎ型領域ｎ１が存在するように形成されている。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
したがって、上記第１ｐ型領域ｐ１は上記サイドウォール２４の側壁に接合されていない。なお、上記第１ｎ型領域ｎ１が上記サイドウォール２４の側壁に接合されているならば、上記第１ｐ型領域ｐ１は上記サイドウォール２４の側壁に接合されていてもよい。
【００６４】
上記サイリスタゲート電極２２の他方側の半導体基板１１上には、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第２ｎ型領域ｎ２は、上記半導体基板１１にイオン注入により形成されたものであってもよい。
【００６５】
また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記サイリスタゲート電極２２上に、低抵抗化のために、金属シリサイド層（図示せず）を形成してもよい。金属シリサイドには、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。
【００６６】
上記半導体装置４では、上記第１ｐ型領域ｐ１は、第１ｎ型領域ｎ１上に形成され、かつ第１ｐ型領域ｐ１が形成される第１ｎ型領域ｎ１面において第１ｐ型領域ｐ１の側周囲に第１ｎ型領域ｎ１が存在するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１によって分離されることになる。したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とはショートすることはない。
また、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間に十分な厚さの第１ｎ型領域ｎ１を有することで、例えば、第１ｎ型領域ｎ１がその表面側界面および裏面側界面に生じる空乏層の厚さよりも厚く形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間のパンチスルーの発生を無くすことができる。
よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【００６７】
さらに上記半導体装置２では、エピタキシャル成長で欠陥の生じやすい第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のそれぞれのファセット領域が接触することがないため、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合リーク電流を減少させることができる。その結果、サイリスタ電気特性のバラつきやオフ（off）電流の増大を抑制することができる。
【００６８】
次に、本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を、図４〜図６の製造工程断面図によって説明する。この第１製造方法は、前記第１半導体装置の第１実施例の半導体装置１を製造する方法の一例である。
【００６９】
図４（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
【００７０】
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００７１】
次に、図４（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００７２】
次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００７３】
上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００７４】
次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。
【００７５】
次に、図４（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部３２を有する第１エピタキシャル成長マスク３１を形成する。
この第１エピタキシャル成長マスク３１を形成するには、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１エピタキシャル成長マスク３１を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク３１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００７６】
次に、図５（４）に示すように、上記第１エピタキシャル成長マスク３１を用いた選択エピタキシャル成長技術により、上記開口部３２の半導体基板１１（第２ｐ型領域ｐ２）上にノンドープのエピタキシャル成長層３３を形成する。
このエピタキシャル成長層３３は、これに形成される第１ｎ型領域ｎ１および第１ｐ型領域ｐ１を合わせた膜厚に形成される。例えば、第１ｐ型領域ｐ１の厚さを１００ｎｍ、第１ｎ型領域ｎ１の厚さを１００ｎｍとしたい場合、エピタキシャル成長層３３の膜厚は２００ｎｍとする。このエピタキシャル成長層３３の膜厚は１００ｎｍから６００ｎｍが望ましい。
また、後述する第１ｐ型領域ｐ１を形成するイオン注入のときに第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とがつながらないようにするため、この選択エピタキシャル成長はサイドウォール２４の側壁に沿って成長するように行う。
【００７７】
次に、図５（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２２と素子形成領域１３（１３−２）との間の第２ｐ型領域ｐ２（エピタキシャル成長層３３）上を開口したイオン注入マスク（図示せず）を形成する。
次いで、上記イオン注入マスクを用いたイオン注入技術により、上記エピタキシャル成長層３３の表面から所定の距離をおいてかつ上記素子分離領域１３（１３−２）の側壁部に一端が接合するように第２導電型（ｎ型）の不純物をイオン注入して上記第１ｎ型領域ｎ１（第２領域）を形成する。この第１ｎ型領域ｎ１の他端はサイドウォール２４の側壁に接合されている。
【００７８】
上記イオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度が例えば１．５×１０19ｃｍ-3になるように設定する。このような濃度にイオン注入するには、例えば、リンを用いる場合、注入エネルギーを１００ｋｅＶ、注入量を５×１０13ｃｍ-2に設定する。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、次に形成される第１ｐ型領域ｐ１のドーパント濃度より低いことが必要である。また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが好ましい。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００７９】
次に、図６（６）に示すように、上記イオン注入マスク（図示せず）を用いたイオン注入技術により、上記エピタキシャル成長層３３および該エピタキシャル成長層３３の下部の上記第２ｐ型領域ｐ２に、上記素子分離領域１３（１３−２）の側壁部に一端が接合するように第１導電型（ｐ型）の不純物をイオン注入して上記第１ｎ型領域ｎ１の上部に上記第１ｐ型領域ｐ１（第１領域）を形成する。
このイオン注入条件は、例えばドーパントにホウ素、インジウム等のｐ型不純物を用い、濃度は例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。例えば、ホウ素を用いたイオン注入の場合、例えば、注入エネルギーを５ｋｅＶ、注入量を１×１０15ｃｍ-2に設定する。
そして、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の接合は、例えばエピタキシャル成長層３３表面から１００ｎｍの位置に形成されるように、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のイオン注入エネルギーを調整する。接合深さは上記第１ｎ型領域ｎ１の空乏層幅よりも、半導体基板１１から接合位置の距離が大きくなるように設計し、半導体基板１１表面から５０ｎｍから２００ｎｍ程度の位置になることが望ましい。
その後、上記イオン注入マスクを除去する。
【００８０】
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
また、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のイオン注入の順序はどちらが先でもよい。
【００８１】
次に、図６（７）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部３５を有する第２エピタキシャル成長マスク３４を形成する。
この第２エピタキシャル成長マスク３４は、例えば、上記第１エピタキシャル成長マスク３１、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
【００８２】
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第２エピタキシャル成長マスク３４を形成する。なお、第２エピタキシャル成長マスク３４に形成される上記開口部３５は、その下層の上記第１エピタキシャル成長マスク３１にも形成される。これによって、第２ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第２エピタキシャル成長マスク３４には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００８３】
次に、上記第２エピタキシャル成長マスク３４を用いた選択エピタキシャル成長技術により、上記開口部３５の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。
【００８４】
上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク３４、第１エピタキシャル成長層３３を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク３４を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク３１、第１エピタキシャル成長層３３を形成し、イオン注入により第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とを形成すればよい。
また、上記第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とはどちらを先に形成してもよい。
【００８５】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００８６】
次に、図示はしないが、各サイリスタゲート電極２２、各第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク３１、第２エピタキシャル成長マスク３４を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００８７】
上記半導体装置の製造方法（第１製造方法）では、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上にエピタキシャル成長させた第１エピタキシャル成長層３３および該第１エピタキシャル成長層３３の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３の側壁部に一端が接合するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは、第１ｎ型領域ｎ１および素子分離領域１３によって分離されるように形成される。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【００８８】
次に、本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を、図７〜図９の製造工程断面図によって説明する。この第２製造方法は、前記第１半導体装置の第２実施例の半導体装置２を製造する方法の一例である。
【００８９】
図７（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
【００９０】
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００９１】
次に、図７（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００９２】
次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００９３】
上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００９４】
次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００９５】
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。
【００９６】
次に、図７（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部３７を有する第１エピタキシャル成長マスク３６を形成する。ここで、上記開口部３７の素子分離領域１３（１３−２）側は、第２ｐ型領域ｐ２と素子分離領域１３（１３−２）との境界を露出させるように形成される。
この第１エピタキシャル成長マスク３６を形成するには、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を例えば絶縁膜で形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部３７を有する第１エピタキシャル成長マスク３７を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク３６には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【００９７】
次に、図８（４）に示すように、上記第１エピタキシャル成長マスク３６を用いた選択エピタキシャル成長技術により、上記開口部３７の半導体基板１１（第２ｐ型領域ｐ２）上にノンドープのエピタキシャル成長層３８を形成する。
このエピタキシャル成長層３８は、これに形成される第１ｎ型領域の膜厚に形成される。例えば、第１ｐ型領域ｐ１の厚さを１００ｎｍとしたい場合、エピタキシャル成長層３８の膜厚は１００ｎｍとする。このエピタキシャル成長層３８の膜厚は５０ｎｍから３００ｎｍが望ましい。
また、後述する第１ｐ型領域を形成するときに第１ｐ型領域と第２ｐ型領域ｐ２とがつながらないようにするため、この選択エピタキシャル成長はサイドウォール２４の側壁に沿って成長するように行う。
【００９８】
次に、図８（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２２と素子分離領域１３（１３−２）との間の第２ｐ型領域ｐ２（エピタキシャル成長層３８）上を開口したイオン注入マスク（図示せず）を形成する。
次いで、上記イオン注入マスクを用いたイオン注入技術により、上記エピタキシャル成長層３８および該エピタキシャル成長層３８の下部の第２ｐ型領域ｐ２の一部に、上記素子分離領域１３（１３−２）の側壁部に一端が接合するように第２導電型（ｎ型）の不純物をイオン注入して上記第１ｎ型領域ｎ１（第２領域）を形成する。この第１ｎ型領域ｎ１の他端はサイドウォール２４の側壁に接合されている。
【００９９】
上記イオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度が例えば１．５×１０19ｃｍ-3になるように設定する。このような濃度にイオン注入するには、例えば、リンを用いる場合、注入エネルギーを２０ｋｅＶ、注入量を１×１０13ｃｍ-2に設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましく、次に形成される第１ｐ型領域ｐ１のドーパント濃度より低いことが必要である。また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが好ましい。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
このように、素子分離領域１３（１３−２）の側壁における第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合位置は、半導体基板１１とエピタキシャル成長層３８との境界よりも半導体基板１１側に入り込んだ位置に形成されるように、第１ｎ型領域ｎ１が形成されるイオン注入エネルギーを調整する。
その後、上記イオン注入マスクを除去する。
【０１００】
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０１】
次に、図９（６）に示すように、上記第１ｎ型領域ｎ１上の上記開口部３７に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１の一端が素子分離領域１３（１３−２）表面に接合されるように形成されてもよい。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
上記ドーパントに用いるガスは、ｐ型不純物を含むものであればよく、ｐ型不純物を含む有機ソースなどを用いることもできる。
また、このとき必要に応じて、エピタキシャル成長表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて、続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０２】
次に、図９（７）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部４０を有する第２エピタキシャル成長マスク３９を形成する。
この第２エピタキシャル成長マスク３９は、例えば、上記第１エピタキシャル成長マスク３６、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
【０１０３】
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部４０を有する第２エピタキシャル成長マスク３９を形成する。このエッチングでは、第１エピタキシャル成長マスク３６にも開口部４０が形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第２エピタキシャル成長マスク３９には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【０１０４】
次に、上記第２エピタキシャル成長マスク３９を用いた選択エピタキシャル成長技術により、上記開口部４０の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。
【０１０５】
上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク３６、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク３９を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク３６、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成すればよい。
【０１０６】
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１０７】
次に、図示はしないが、サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク３６、第２エピタキシャル成長マスク３９を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１０８】
上記半導体装置の製造方法（第２製造方法）では、サイリスタゲート電極２２の一方側の第２ｐ型領域ｐ２の一部上にノンドープの第１エピタキシャル成長層３８を形成して、このノンドープの第１エピタキシャル成長層３８および該第１エピタキシャル成長層３８の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３の側壁部に一端が接合するように、ｎ型の不純物をイオン注入して第１ｎ型領域ｎ１を形成する。さらに、選択エピタキシャル成長によって、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３によって分離されるように形成される。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【０１０９】
次に、本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を、図１０〜図１１の製造工程断面図によって説明する。
【０１１０】
図１０（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【０１１１】
次に、図１０（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１１２】
次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１１３】
上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０１１４】
次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１１５】
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。
【０１１６】
次に、図１０（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部４２を有する第１エピタキシャル成長マスク４１を形成する。
この第１エピタキシャル成長マスク４１を形成するには、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１エピタキシャル成長マスク４１を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク４１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【０１１７】
次に、図１１（４）に示すように、上記第１エピタキシャル成長マスク４１を用いた選択エピタキシャル成長技術により、上記開口部４２の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層４３を、上記素子分離領域１３と上記第２ｐ型領域ｐ２との境界を覆うように形成する。
このエピタキシャル成長層４３は、これに形成される第１ｎ型領域および第１ｐ型領域を合わせた膜厚に形成される。例えば、第１ｐ型領域の厚さを１００ｎｍ、第１ｎ型領域の厚さを１００ｎｍとしたい場合、エピタキシャル成長層４３の膜厚は２００ｎｍとする。このエピタキシャル成長層４３の膜厚は１００ｎｍから６００ｎｍが望ましい。
また、後述する第１ｐ型領域を形成するときに第１ｐ型領域と第２ｐ型領域ｐ２とがつながらないようにするため、この選択エピタキシャル成長はサイドウォール２４の側壁に沿って成長するように行う。
【０１１８】
このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【０１１９】
次に、図１１（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２２と素子形成領域１３（１３−２）との間の第２ｐ型領域ｐ２（エピタキシャル成長層４３）上を開口したイオン注入マスク（図示せず）を形成する。
次いで、上記イオン注入マスクを用いたイオン注入技術により、上記エピタキシャル成長層４３の表面側に、上記素子分離領域１３（１３−２）の表面に一端が接合するように第１導電型（ｐ型）の不純物をイオン注入して、上記第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１の他端はサイドウォール２４の側壁に接合されるようにイオン注入されている。また、上記第２ｐ型領域ｐ２と素子形成領域１３（１３−２）との境界上を上記第１ｎ型領域ｎ１で被覆するように、上記第１ｎ型領域ｎ１を残す。
したがって、上記イオン注入では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３によって分離されるように形成される。
【０１２０】
また、上記第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合深さは、第１ｎ型領域ｎ１の空乏層幅よりも、エピタキシャル成長層４３の表面から接合位置の距離が大きくなるように設計し、エピタキシャル成長層４３の膜厚によって、その表面から５０ｎｍから２００ｎｍ程度の位置になることが望ましい。
このときのドーパント濃度は例えばボロンを用い、その濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、例えば１×１０19ｃｍ-3とする。また、ドーパントはインジウム等のｐ型不純物であればよい。
上記イオン注入は、一例として、上記エピタキシャル成長層４３の膜厚が２００ｎｍの場合、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合位置がエピタキシャル成長層４３の表面から１００ｎｍの位置に形成されるようにイオン注入エネルギーを調整する。例えば、ホウ素を用いた場合、注入エネルギーを５ｋｅＶ、注入量を１×１０15ｃｍ-2に設定する。
【０１２１】
次に、図１１（６）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部４５を有する第２エピタキシャル成長マスク４４を形成する。
この第２エピタキシャル成長マスク４４を形成するには、例えば、上記第１エピタキシャル成長マスク４１、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
【０１２２】
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部４５を有する第２エピタキシャル成長マスク４４を形成する。この開口部４５は、上記第１エピタキシャル成長マスク４１にも形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第２エピタキシャル成長マスク４４には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【０１２３】
次に、上記第２エピタキシャル成長マスク４４を用いた選択エピタキシャル成長技術により、上記開口部４５の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。
【０１２４】
上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク４１、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク４４を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク４１、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成すればよい。
【０１２５】
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１２６】
次に、図示はしないが、サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク４１、第２エピタキシャル成長マスク４４を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１２７】
上記半導体装置の製造方法（第３製造方法）では、サイリスタゲート電極２２の一方側の第２ｐ型領域ｐ２上に第２導電型の不純物をドーピングしたエピタキシャル成長層４３を素子分離領域１３と第２ｐ型領域ｐ２との境界を覆うように形成し、エピタキシャル成長層４３の表面側にｐ型の不純物をイオン注入して第１ｐ型領域ｐ１を形成するときに、上記イオン注入は、上記第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間に第１ｎ型領域ｎ１が存在し、かつ第２ｐ型領域ｐ２と素子分離領域１３の境界上を被覆する第１ｎ型領域ｎ１が維持されるように行うことから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３によって分離されるよう形成される。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【０１２８】
次に、本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を、図１２〜図１４の製造工程断面図によって説明する。この第４製造方法は、前記第２半導体装置の実施例の半導体装置３を製造する方法の一例である。
【０１２９】
図１２（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【０１３０】
次に、図１２（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１３１】
次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１３２】
上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０１３３】
次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１３４】
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。
【０１３５】
次に、図１２（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部４７を有する第１エピタキシャル成長マスク４６を形成する。
この第１エピタキシャル成長マスク４６は、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部４７を有する第１エピタキシャル成長マスク４６を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク４６には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【０１３６】
次に、図１３（４）に示すように、上記第１エピタキシャル成長マスク４６を用いた選択エピタキシャル成長技術により、上記開口部４７の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第１ｎ型領域ｎ１を形成する。例えば、第１ｎ型領域ｎ１の厚さを１００ｎｍとした。このエピタキシャル成長層からなる第１ｎ型領域ｎ１の膜厚は５０ｎｍから３００ｎｍが望ましい。
【０１３７】
このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【０１３８】
次に、図１３（５）に示すように、上記第１ｎ型領域ｎ１上に開口部４９を有する第２エピタキシャル成長マスク４８を絶縁膜で形成する。
この第２エピタキシャル成長マスク４８は、例えば、上記第１エピタキシャル成長マスク４６、第１ｎ型領域ｎ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記第１ｎ型領域ｎ１上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１ｎ型領域ｎ１上の内側に収まるように開口部４９が形成された上記第２エピタキシャル成長マスク４８を形成する。これによって、第１ｎ型領域ｎ１上が露出される。
上記第２エピタキシャル成長マスク４８には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【０１３９】
次に、図１４（６）に示すように、上記第１ｎ型領域ｎ１上の上記開口部４９に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上に形成され、かつ第１ｐ型領域ｐ１が形成される上記第１ｎ型領域ｎ１面において第１ｐ型領域ｐ１の側周囲に上記第１ｎ型領域ｎ１が存在するように形成されている。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
上記ドーパントに用いるガスは、ｐ型不純物を含むものであればよく、ｐ型不純物を含む有機ソースなどを用いることもできる。
また、このとき必要に応じて、エピタキシャル成長表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて、続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１４０】
次に、図１４（７）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部５２を有する第３エピタキシャル成長マスク５１を形成する。
この第３エピタキシャル成長マスク５１を形成するには、例えば、上記第２エピタキシャル成長マスク４８、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
【０１４１】
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部５２を有する第３エピタキシャル成長マスク５１を形成する。この開口部５２は、上記第１エピタキシャル成長マスク４６、第２エピタキシャル成長マスク４８にも形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第５エピタキシャル成長マスク５１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。
【０１４２】
次に、上記第３エピタキシャル成長マスク５１を用いた選択エピタキシャル成長技術により、上記開口部５２の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。
【０１４３】
上記第２ｎ型領域ｎ２は、上記第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。
【０１４４】
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１４５】
次に、図示はしないが、サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク４６、第２エピタキシャル成長マスク４８、第３エピタキシャル成長マスク５１を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１４６】
上記半導体装置の製造方法（第４製造方法）では、サイリスタゲート電極２２の一方側の第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１を形成する工程と、第１ｎ型領域ｎ１上を被覆する第２エピタキシャル成長マスク４８を形成した後、第１ｎ型領域ｎ１上の第２エピタキシャル成長マスク４８に第１ｎ型領域ｎ１上の内側に収まるように開口部４９を形成する工程と、選択エピタキシャル成長によって開口部４９内の第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成する工程とを有することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１によって分離されるようになる。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。
【０１４７】
また、上記第４製造方法では、欠陥の生じやすい第１ｐ型領域ｐ１、第１ｎ型領域ｎ１それぞれのファセット領域が接触することがないため、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との間の接合リーク電流を減少させることができ、その結果、サイリスタ電気特性のバラつきやoff電流の増大を抑制することができる。
【０１４８】
次に、上記半導体装置に選択トランジスタを搭載した一例を、図１５の概略構成断面図によって説明する。図１５では、一例として、前記第１半導体装置に選択トランジスタを搭載した一例を示す。
【０１４９】
図１５に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１にサイリスタＴ１を形成する素子形成領域１２と、選択トランジスタＴｒを形成する素子形成領域１４を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。
【０１５０】
この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１で構成される上記半導体装置１が形成されている。この詳細は、前記図１によって説明したとおりである。
【０１５１】
一方、上記素子形成領域１４にはｐ型ウエル領域６０が形成されている。このｐ型ウエル領域６０は、既知のＭＯＳプロセスで形成されるｐ型ウエル領域と同様に形成することができる。
【０１５２】
上記素子形成領域１４上には、上記サイリスタＴ１が形成される素子形成領域１２上と同様なゲート絶縁膜６１が形成されている。このゲート絶縁膜６１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１５３】
上記ゲート絶縁膜６１上にはゲート電極６２が形成されている。このゲート電極６２は上記サイリスタゲート電極２２と同様に、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１５４】
上記ゲート電極６２の側壁にはサイドウォール６３、６４が形成されている。このサイドウォール６３、６４は、上記サイリスタゲート電極２２の側壁に形成されるサイドウォール２３、２４と同時に形成できる。上記サイドウォール２３、２４、サイドウォール６３、６４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成されていてもよい。
【０１５５】
上記ゲート電極６２の両側の素子形成領域１４にはソース・ドレイン領域７３、７４が形成されている。
なお、上記サイドウォール６３、６４を形成する前に、ゲート電極６２の両側の素子形成領域１４に、エクステンション領域（もしくはＬＤＤ領域）７１、７２が形成されていることが好ましい。
【０１５６】
また、上記サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２、ソース・ドレイン領域７３、７４等の表面に、サリサイド工程によってシリサイド層（図示せず）が、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成されていてもよい。
【０１５７】
そして、上記第１ｐ型領域ｐ１にアノードセンサＡが接続され、第２ｎ型領域ｎ２にカソード側が接続され、上記選択トランジスタＴｒの一方のソース・ドレイン領域７４に接続されている。また、上記選択トランジスタＴｒの他方のソース・ドレイン領域７３にはビット線Ｂが接続されている。
【０１５８】
このようなサイリスタＴ１と選択トランジスタＴｒからなるメモリ素子を配列することにより、サイリスタＲＡＭのメモリ部の主要部が構成されている。
上記例は一例であって、サイリスタＴ１には、上記半導体装置２、３、４等の構成のものを採用することもできる。
【図面の簡単な説明】
【０１５９】
【図１】本発明の半導体装置（第１半導体装置）に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置（第１半導体装置）に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置（第２半導体装置）に係る一実施の形態（実施例）を示した概略構成断面図である。
【図４】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置に選択トランジスタを搭載した一例を示した概略構成断面図である。
【図１６】従来技術およびその問題点を説明する概略構成断面図である。
【図１７】従来技術を説明する概略構成断面図である。
【図１８】従来技術を説明する概略構成断面図である。
【図１９】従来技術の問題点を説明する概略構成断面図である。
【符号の説明】
【０１６０】
１…半導体装置、１１…半導体基板、１３…素子分離領域、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第１ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ１…サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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