(57)【要約】【課題】  読み出し処理時の通電による劣化を軽減し、電気ヒューズ素子の信頼性をより長期間維持可能な電気ヒューズ回路を提供する。【解決手段】  電源端子ＶＤＤとノードＮＣ１に接続する電気ヒューズ素子Ｈ１、接地端子ＶＳＳとノードＮＣ２に接続する電気ヒューズ素子Ｈ２、ノードＮＣ１とノードＮＣ２に接続するスイッチ回路ＳＷＣ、ゲート端子がノードＮＤ１にソース端子が電源端子ＶＤＤにドレイン端子がノードＮＣ２に接続するＰＭＯＳトランジスタＴＰ１、ゲート端子がノードＮＤ２にソース端子が接地端子ＶＳＳにドレイン端子がノードＮＣ１に接続するＮＭＯＳトランジスタＴＮ１、ゲート端子がノードＮＣ１にソース端子が電源端子ＶＤＤにドレイン端子がノードＮＤ２に接続するＰＭＯＳトランジスタＴＰ２、ゲート端子がノードＮＣ２にソース端子が接地端子ＶＳＳにドレイン端子がノードＮＤ１に接続するＮＭＯＳトランジスタＴＮ２を備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
一端が電源電圧端子に、他端が第１検出ノードに夫々接続された第１電気ヒューズ素子と、
一端が接地電圧端子に、他端が第２検出ノードに夫々接続された第２電気ヒューズ素子と、
一端が前記第１検出ノードに、他端が前記第２検出ノードに夫々接続され、所定の抵抗値を有する制御用スイッチ回路と、
ゲート端子が第１正帰還ノードに、ソース端子が前記電源電圧端子に、ドレイン端子が前記第２検出ノードに夫々接続された第１Ｐ型ＭＯＳトランジスタを備えてなる第１スイッチ回路と、
ゲート端子が第２正帰還ノードに、ソース端子が前記接地電圧端子に、ドレイン端子が前記第１検出ノードに夫々接続された第１Ｎ型ＭＯＳトランジスタを備えてなる第２スイッチ回路と、
ゲート端子が前記第１検出ノードに、ソース端子が前記電源電圧端子に、ドレイン端子が前記第２正帰還ノードに夫々接続された第２Ｐ型ＭＯＳトランジスタを備えてなる第３スイッチ回路と、
ゲート端子が前記第２検出ノードに、ソース端子が前記接地電圧端子に、ドレイン端子が前記第１正帰還ノードに夫々接続された第２Ｎ型ＭＯＳトランジスタを備えてなる第４スイッチ回路と、を備え、
書き込み処理時に、前記制御用スイッチ回路をオフ状態にして、前記第１正帰還ノード及び前記第２正帰還ノードの夫々に対し、書き込みデータに応じて、前記第１電気ヒューズ素子をプログラムするための第１データ信号、または、前記第２電気ヒューズ素子をプログラムするための第２データ信号を入力し、
読み出し処理時に、前記制御用スイッチ回路をオン状態にすることを特徴とする電気ヒューズ回路。
【請求項２】
ゲート端子に第１制御信号が入力され、ソース端子が前記第１電気ヒューズ素子の一端に、ドレイン端子が前記第１電気ヒューズ素子の他端に夫々接続された第３Ｐ型ＭＯＳトランジスタと、
ゲート端子に第２制御信号が入力され、ソース端子が前記第２電気ヒューズ素子の一端に、ドレイン端子が前記第２電気ヒューズ素子の他端に夫々接続された第３Ｎ型ＭＯＳトランジスタと、を備え、
前記第１制御信号が、前記読み出し処理後または前記書き込み処理後の所定期間に前記第３Ｐ型ＭＯＳトランジスタをオン状態にするように構成され、
前記第２制御信号が、前記所定期間に前記第３Ｎ型ＭＯＳトランジスタをオン状態にするように構成されていることを特徴とする請求項１に記載の電気ヒューズ回路。
【請求項３】
前記第１正帰還ノードに第５スイッチ回路を介して接続され、前記第２正帰還ノードに第６スイッチ回路を介して接続され、前記書き込みデータまたは前記読み出し処理で読み出される読み出しデータの内の少なくとも何れか一方を記憶可能に構成されたラッチ回路を備えることを特徴とする請求項１または２に記載の電気ヒューズ回路。
【請求項４】
前記第１正帰還ノードの電圧値と前記第２正帰還ノードの電圧値の排他的論理和を演算する排他的論理和回路と、
前記排他的論理和回路の出力変化に応じて、前記第５スイッチ回路及び前記第６スイッチ回路をオフ状態にするラッチ制御回路と、を備えることを特徴とする請求項３に記載の電気ヒューズ回路。
【請求項５】
前記第１正帰還ノードの電圧値と前記第２正帰還ノードの電圧値の排他的論理和を演算する排他的論理和回路を備え、
判定処理時に、前記制御用スイッチ回路をオン状態にし、前記排他的論理和回路の論理値に基づいて、前記書き込みデータが書き込まれているか否かを判定することを特徴とする請求項１〜４の何れか１項に記載の電気ヒューズ回路。
【請求項６】
一端が前記第１正帰還ノードに、他端が前記電源電圧端子に夫々接続された第１抵抗素子と、
一端が前記第２正帰還ノードに、他端が前記接地電圧端子に夫々接続された第２抵抗素子と、を備えることを特徴とする請求項１〜５の何れか１項に記載の電気ヒューズ回路。
【請求項７】
ゲート端子に第３制御信号が入力され、ソース端子が前記第１抵抗素子の一端に、ドレイン端子が前記第１抵抗素子の他端に夫々接続された第４Ｐ型ＭＯＳトランジスタと、
ゲート端子に第４制御信号が入力され、ソース端子が前記第２抵抗素子の一端に、ドレイン端子が前記第２抵抗素子の他端に夫々接続された第４Ｎ型ＭＯＳトランジスタと、を備え、
前記第３制御信号が、前記読み出し処理後または前記書き込み処理後の所定期間に前記第４Ｐ型ＭＯＳトランジスタをオン状態にし、
前記第４制御信号が、前記所定期間に前記第４Ｎ型ＭＯＳトランジスタをオン状態にするように構成されていることを特徴とする請求項６に記載の電気ヒューズ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に切断することによりプログラム可能な電気ヒューズ素子を用いた電気ヒューズ回路に関する。
【背景技術】
【０００２】
従来、例えば、出力電圧を任意に設定可能な可変型電源供給装置では、出力電圧の電圧値調整の為に、数ビット程度の記憶容量を持つＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍ）メモリを搭載しているものがある。ＯＴＰメモリとしては、例えば、電気的に切断することによりプログラム可能な電気ヒューズ素子を用いてデータを記憶する電気ヒューズ回路がある（例えば、特許文献１参照）。ここで、図１１は、従来の電気ヒューズ回路の概略構成例を示している。
【０００３】
図１１に示すように、従来の電気ヒューズ回路１０００は、一端が電源電圧端子ＶＤＤに、他端が内部ノードＮに接続された電気ヒューズ素子１００１と、ゲート端子にプログラム制御信号Ｖｐｒｏが入力され、ドレイン端子が内部ノードＮに、ソース端子が接地電圧端子ＶＳＳに接続されたプログラム制御用のＮ型ＭＯＳトランジスタ１００３と、ゲート端子に読み出し制御信号Ｖｒが入力され、ドレイン端子が内部ノードＮに、ソース端子が接地電圧端子ＶＳＳに接続された読み出し制御用のＮ型ＭＯＳトランジスタ１００４と、内部ノードＮの電圧値を所定のしきい値電圧値と比較する比較回路１００２と、を備えて構成されている。
【０００４】
電気ヒューズ素子１００１は、所定の大きさ以上のプログラム用電流が流されると電気的に切断されて高抵抗化する。電気ヒューズ素子の抵抗値を読み出すことにより、電気ヒューズ素子がプログラムされているか否かを判定することができる。
【０００５】
より詳細には、図１１に示す従来の電気ヒューズ回路に対する書き込み処理は、Ｎ型ＭＯＳトランジスタ１００３をオン状態に、Ｎ型ＭＯＳトランジスタ１００４をオフ状態にして、電気ヒューズ素子１００１にプログラム用電流を流し、電気ヒューズ素子１００１を溶断させ高抵抗化して行われる。
【０００６】
また、図１１に示す従来の電気ヒューズ回路に対する読み出し処理は、Ｎ型ＭＯＳトランジスタ１００３をオフ状態に、Ｎ型ＭＯＳトランジスタ１００４をオン状態にして、電気ヒューズ素子１００１を通電し、比較回路１００２において、内部ノードＮの電圧値としきい値電圧値を比較することにより行われる。
【０００７】
【特許文献１】特開２００６−２５３３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献１に記載の電気ヒューズ回路１０００では、読み出し処理時に、電気ヒューズ素子１００１を通電するので、特に、電気ヒューズ素子１００１が溶断されていない電気ヒューズ回路１０００に対する読み出し処理の実行回数が非常に多くなると、読み出し処理の実行回数に応じて電気ヒューズ素子１００１が劣化して高抵抗化し、データ化けを起こす可能性があるという問題があった。
【０００９】
また、書き込み処理において溶断されるべき電気ヒューズ素子１００１の溶断が十分でなかった場合には、読み出し処理時に、電気ヒューズ素子１００１が正常に溶断された場合に比べ、内部ノードＮの電圧値が高くなり、これによって、読み出しデータにエラーが生じる可能性がある。
【００１０】
本発明は上記の問題に鑑みてなされたものであり、その目的は、読み出し処理時の通電による劣化を軽減し、電気ヒューズ素子の信頼性をより長期間にわたって維持可能な電気ヒューズ回路を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る電気ヒューズ回路は、一端が電源電圧端子に、他端が第１検出ノードに夫々接続された第１電気ヒューズ素子と、一端が接地電圧端子に、他端が第２検出ノードに夫々接続された第２電気ヒューズ素子と、一端が前記第１検出ノードに、他端が前記第２検出ノードに夫々接続され、所定の抵抗値を有する制御用スイッチ回路と、ゲート端子が第１正帰還ノードに、ソース端子が前記電源電圧端子に、ドレイン端子が前記第２検出ノードに夫々接続された第１Ｐ型ＭＯＳトランジスタを備えてなる第１スイッチ回路と、ゲート端子が第２正帰還ノードに、ソース端子が前記接地電圧端子に、ドレイン端子が前記第１検出ノードに夫々接続された第１Ｎ型ＭＯＳトランジスタを備えてなる第２スイッチ回路と、ゲート端子が前記第１検出ノードに、ソース端子が前記電源電圧端子に、ドレイン端子が前記第２正帰還ノードに夫々接続された第２Ｐ型ＭＯＳトランジスタを備えてなる第３スイッチ回路と、ゲート端子が前記第２検出ノードに、ソース端子が前記接地電圧端子に、ドレイン端子が前記第１正帰還ノードに夫々接続された第２Ｎ型ＭＯＳトランジスタを備えてなる第４スイッチ回路と、を備え、書き込み処理時に、前記制御用スイッチ回路をオフ状態にして、前記第１正帰還ノード及び前記第２正帰還ノードの夫々に対し、書き込みデータに応じて、前記第１電気ヒューズ素子をプログラムするための第１データ信号、または、前記第２電気ヒューズ素子をプログラムするための第２データ信号を入力し、読み出し処理時に、前記制御用スイッチ回路をオン状態にすることを第１の特徴とする。
【００１２】
上記特徴の本発明に係る電気ヒューズ回路は、ゲート端子に第１制御信号が入力され、ソース端子が前記第１電気ヒューズ素子の一端に、ドレイン端子が前記第１電気ヒューズ素子の他端に夫々接続された第３Ｐ型ＭＯＳトランジスタと、ゲート端子に第２制御信号が入力され、ソース端子が前記第２電気ヒューズ素子の一端に、ドレイン端子が前記第２電気ヒューズ素子の他端に夫々接続された第３Ｎ型ＭＯＳトランジスタと、を備え、前記第１制御信号が、前記読み出し処理後または前記書き込み処理後の所定期間に前記第３Ｐ型ＭＯＳトランジスタをオン状態にするように構成され、前記第２制御信号が、前記所定期間に前記第３Ｎ型ＭＯＳトランジスタをオン状態にするように構成されていることを第２の特徴とする。
【００１３】
上記何れかの特徴の本発明に係る電気ヒューズ回路は、前記第１正帰還ノードに第５スイッチ回路を介して接続され、前記第２正帰還ノードに第６スイッチ回路を介して接続され、前記書き込みデータまたは前記読み出し処理で読み出される読み出しデータの内の少なくとも何れか一方を記憶可能に構成されたラッチ回路を備えることを第３の特徴とする。
【００１４】
上記特徴の本発明に係る電気ヒューズ回路は、前記第１正帰還ノードの電圧値と前記第２正帰還ノードの電圧値の排他的論理和を演算する排他的論理和回路と、前記排他的論理和回路の出力変化に応じて、前記第５スイッチ回路及び前記第６スイッチ回路をオフ状態にするラッチ制御回路と、を備えることを第４の特徴とする。
【００１５】
上記何れかの特徴の本発明に係る電気ヒューズ回路は、前記第１正帰還ノードの電圧値と前記第２正帰還ノードの電圧値の排他的論理和を演算する排他的論理和回路を備え、判定処理時に、前記制御用スイッチ回路をオン状態にし、前記排他的論理和回路の論理値に基づいて、前記書き込みデータが書き込まれているか否かを判定することを第５の特徴とする。
【００１６】
上記何れかの特徴の本発明に係る電気ヒューズ回路は、一端が前記第１正帰還ノードに、他端が前記電源電圧端子に夫々接続された第１抵抗素子と、一端が前記第２正帰還ノードに、他端が前記接地電圧端子に夫々接続された第２抵抗素子と、を備えることを第６の特徴とする。
【００１７】
上記特徴の本発明に係る電気ヒューズ回路は、ゲート端子に第３制御信号が入力され、ソース端子が前記第１抵抗素子の一端に、ドレイン端子が前記第１抵抗素子の他端に夫々接続された第４Ｐ型ＭＯＳトランジスタと、ゲート端子に第４制御信号が入力され、ソース端子が前記第２抵抗素子の一端に、ドレイン端子が前記第２抵抗素子の他端に夫々接続された第４Ｎ型ＭＯＳトランジスタと、を備え、前記第３制御信号が、前記読み出し処理後または前記書き込み処理後の所定期間に前記第４Ｐ型ＭＯＳトランジスタをオン状態にし、前記第４制御信号が、前記所定期間に前記第４Ｎ型ＭＯＳトランジスタをオン状態にするように構成されていることを第７の特徴とする。
【発明の効果】
【００１８】
上記特徴の電気ヒューズ回路によれば、制御用スイッチ回路を介して直列接続された２つの電気ヒューズ素子を設け、電気ヒューズ素子の夫々について、正帰還により出力信号を入力信号に合成させるように構成したので、読み出し処理時に、溶断されていない電気ヒューズ素子への通電量を大幅に低減することができる。これにより、電気ヒューズ素子の信頼性をより長期間にわたって維持することが可能になる。
【００１９】
更に、上記特徴の電気ヒューズ回路によれば、制御用スイッチ回路を介して直列接続された２つの電気ヒューズ素子の夫々について、正帰還により出力信号を入力信号に合成させるように構成したので、読み出し処理時に、書き込み処理された（溶断された）電気ヒューズ素子に対して電圧を印加し、溶断されていない電気ヒューズ素子に対する電圧印加時間を大幅に低減することができる。このように構成することにより、結果的に、書き込み処理時に溶断が不十分であった電気ヒューズ素子に対し、再度書き込み処理が実行されることとなる。即ち、上記特徴の電気ヒューズ回路によれば、溶断が不十分な電気ヒューズ素子に対する読み出し処理をより正確に実行することが可能になり、且つ、読み出し処理時に、溶断されるべき電気ヒューズ素子に対する再書き込み処理を実行することができ、電気ヒューズ回路の信頼性を向上させることができる。
【００２０】
上記第２の特徴の電気ヒューズ回路によれば、第１電気ヒューズ素子の一端と他端を電気的にバイパスする第３Ｐ型ＭＯＳトランジスタと、第２電気ヒューズ素子の一端と他端を電気的にバイパスする第３Ｎ型ＭＯＳトランジスタを備えるので、書き込み処理及び読み出し処理の実行期間以外の定常時に、電気ヒューズ素子の夫々に対する通電を停止させることが可能になる。これにより、電気ヒューズ素子の定常時における経年劣化をより効果的に低減することが可能になる。
【００２１】
上記第３の特徴の電気ヒューズ回路によれば、第１正帰還ノード及び第２正帰還ノードにデータを出力或いは受け付け可能なラッチ回路を設けたので、電気ヒューズ素子への書き込みデータ及び読み出しデータの共通の一時記憶装置として利用することで、回路構成を簡素化且つ回路面積を低減することが可能になる。
【００２２】
更に、上記第４の特徴の電気ヒューズ回路の如く、第１正帰還ノード及び第２正帰還ノードの電圧値に基づいてラッチ回路と電気ヒューズ回路の接続状態を制御するように構成すれば、比較的簡単な構成で、書き込み処理時の電気ヒューズ回路へのデータの入力時間を最適化することが可能になり、電気ヒューズ回路への過剰な電圧印加等を防止できる。
【００２３】
上記第５の特徴の電気ヒューズ回路によれば、第１正帰還ノード及び第２正帰還ノードの電圧値、即ち、第１電気ヒューズ素子と第２電気ヒューズ素子の検出結果を比較する排他的論理和回路を設けたので、書き込みデータが正常に書き込まれるまでは、第１正帰還ノード及び第２正帰還ノードが異なる論理値を取り、書き込み処理により書き込みデータが正常に書き込まれた後は、第１正帰還ノード及び第２正帰還ノードが同じ論理値を取ることから、排他的論理和回路の出力信号の論理値により、書き込みデータが正常に書き込まれたか否かを判定することが可能になる。尚、図１１に示す従来技術に係る電気ヒューズ回路では、電気ヒューズ素子が溶断されていない場合、書き込み処理が正常に終了していない電気ヒューズ回路であるのか、電気ヒューズ素子を溶断しない電気ヒューズ回路であるかを判定することはできないが、上記第５の特徴の電気ヒューズ回路では、排他的論理和回路の論理値により、書き込み処理が正常に終了したか否かを判定できる。これにより、より正確に電気ヒューズ回路の検査を実行できる。
【００２４】
上記第６の特徴の電気ヒューズ回路によれば、第１正帰還ノードを第１抵抗素子を介して電源電圧端子に、第２正帰還ノードを第２抵抗素子を介して接地電圧端子に接続するように構成したので、定常時に、第１Ｐ型ＭＯＳトランジスタ及び第１Ｎ型ＭＯＳトランジスタをオフ状態にすることが可能になり、定常時における電気ヒューズ素子への通電を停止させることが可能になる。更に、上記第７の特徴の電気ヒューズ回路の如く、第１抵抗素子及び第２抵抗素子をバイパスする第４Ｐ型ＭＯＳトランジスタと第４Ｎ型ＭＯＳトランジスタを備える構成にすれば、定常時における電気ヒューズ素子への通電をより確実に停止させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る電気ヒューズ回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００２６】
〈第１実施形態〉
本発明回路の第１実施形態について、図１及び図２を基に説明する。
【００２７】
先ず、本発明回路の構成について、図１を基に説明する。ここで、図１は、本発明回路１Ａの概略構成例を示している。
【００２８】
本発明回路１Ａは、図１に示すように、一端が電源電圧端子ＶＤＤに、他端が第１検出ノードＮＣ１に夫々接続された第１電気ヒューズ素子Ｈ１と、一端が接地電圧端子ＶＳＳに、他端が第２検出ノードＮＣ２に夫々接続された第２電気ヒューズ素子Ｈ２と、一端が第１検出ノードＮＣ１に、他端が第２検出ノードＮＣ２に夫々接続され、所定の抵抗値を有する制御用スイッチ回路ＳＷＣと、ゲート端子が第１正帰還ノードＮＤ１に、ソース端子が電源電圧端子ＶＤＤに、ドレイン端子が第２検出ノードＮＣ２に夫々接続された第１Ｐ型ＭＯＳトランジスタＴＰ１を備えてなる第１スイッチ回路と、ゲート端子が第２正帰還ノードＮＤ２に、ソース端子が接地電圧端子ＶＳＳに、ドレイン端子が第１検出ノードＮＣ１に夫々接続された第１Ｎ型ＭＯＳトランジスタＴＮ１を備えてなる第２スイッチ回路と、ゲート端子が第１検出ノードＮＣ１に、ソース端子が電源電圧端子ＶＤＤに、ドレイン端子が第２正帰還ノードＮＤ２に夫々接続された第２Ｐ型ＭＯＳトランジスタＴＰ２を備えてなる第３スイッチ回路と、ゲート端子が第２検出ノードＮＣ２に、ソース端子が接地電圧端子ＶＳＳに、ドレイン端子が第１正帰還ノードＮＤ１に夫々接続された第２Ｎ型ＭＯＳトランジスタＴＮ２を備えてなる第４スイッチ回路と、を備えて構成されている。本実施形態の本発明回路１Ａは、更に、一端が第１正帰還ノードＮＤ１に、他端が電源電圧端子ＶＤＤに夫々接続された第１抵抗素子Ｒ１と、一端が第２正帰還ノードＮＤ２に、他端が接地電圧端子ＶＳＳに夫々接続された第２抵抗素子Ｒ２とを備えている。
【００２９】
より具体的には、本発明回路１Ａの制御用スイッチ回路ＳＷＣは、抵抗素子Ｒａ、スイッチ回路ＳＷ１及び抵抗素子Ｒｂをこの順に直列接続して構成されている。また、抵抗素子Ｒａ及び抵抗素子Ｒｂの抵抗値は同じである。また、第１電気ヒューズ素子Ｈ１及び第２電気ヒューズ素子Ｈ２の特性、即ち、溶断のための電流値は同じである。
【００３０】
以下、本発明回路１Ａの動作について図２を基に説明する。ここで、図２（ａ）は、書き込み処理における本発明回路１Ａの各ノードの状態を、図２（ｂ）は、読み出し処理における本発明回路１Ａの各ノードの状態を夫々示している。
【００３１】
先ず、本実施形態の本発明回路１Ａの書き込み処理について、図２（ａ）を基に説明する。
【００３２】
図２（ａ）に示すように、書き込み処理前の定常時、第１正帰還ノードＮＤ１は、第１抵抗素子Ｒ１を介して電源電圧端子ＶＤＤに接続されていることから、Ｈレベルとなる。第２正帰還ノードＮＤ２は、第２抵抗素子Ｒ２を介して接地電圧端子ＶＳＳに接続されていることから、Ｌレベルとなる。定常時、第１正帰還ノードＮＤ１がＨレベルであることから、第１Ｐ型ＭＯＳトランジスタＴＰ１がオフ状態となり、第２正帰還ノードＮＤ２がＬレベルであることから、第１Ｎ型ＭＯＳトランジスタＴＮ１がオフ状態となり、第１電気ヒューズ素子Ｈ１及び第２電気ヒューズ素子Ｈ２の何れにも電流は流れない。
【００３３】
書き込み処理の実行時は、図２（ａ）に示すように、制御用スイッチ回路ＳＷＣをオフ状態にして、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２の夫々に対し、書き込みデータに応じて、第１電気ヒューズ素子Ｈ１をプログラムするための第１データ信号、または、第２電気ヒューズ素子Ｈ２をプログラムするための第２データ信号を入力する。
【００３４】
より具体的には、例えば、書き込みデータがＨレベルの場合は、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２の夫々にＨレベルの第１データ信号が入力され、第１Ｐ型ＭＯＳトランジスタＴＰ１がオン状態になり、第１Ｎ型ＭＯＳトランジスタＴＮ１はオフ状態に維持される。第１Ｐ型ＭＯＳトランジスタＴＰ１がオン状態になると、制御用スイッチ回路ＳＷＣがオフ状態であることから、第２電気ヒューズ素子Ｈ２のみに電圧が印加され、溶断される。
【００３５】
また、書き込みデータがＬレベルの場合は、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２の夫々にＬレベルの第２データ信号が入力され、第１Ｎ型ＭＯＳトランジスタＴＮ１がオン状態になり、第１Ｐ型ＭＯＳトランジスタＴＰ１はオフ状態に維持される。第１Ｎ型ＭＯＳトランジスタＴＮ１がオン状態になると、制御用スイッチ回路ＳＷＣがオフ状態であることから、第１電気ヒューズ素子Ｈ１のみに電圧が印加され、溶断される。
【００３６】
次に、本実施形態の本発明回路１Ａの読み出し処理について、図２（ｂ）を基に説明する。
【００３７】
図２（ｂ）に示すように、読み出し処理前の定常時、第１正帰還ノードＮＤ１は、第１抵抗素子Ｒ１を介して電源電圧端子ＶＤＤに接続されていることから、Ｈレベルとなる。第２正帰還ノードＮＤ２は、第２抵抗素子Ｒ２を介して接地電圧端子ＶＳＳに接続されていることから、Ｌレベルとなる。定常時、第１正帰還ノードＮＤ１がＨレベルであることから、第１Ｐ型ＭＯＳトランジスタＴＰ１がオフ状態となり、第２正帰還ノードＮＤ２がＬレベルであることから、第１Ｎ型ＭＯＳトランジスタＴＮ１がオフ状態となり、第１電気ヒューズ素子Ｈ１及び第２電気ヒューズ素子Ｈ２の何れにも電流は流れない。
【００３８】
読み出し処理の実行時は、図２（ｂ）に示すように、制御用スイッチ回路ＳＷＣをオン状態にする。
【００３９】
ここで、例えば、第１電気ヒューズ素子Ｈ１が溶断されている場合（書き込みデータがＨレベルの場合）には、制御用スイッチ回路ＳＷＣがオン状態になると、第１検出ノードＮＣ１が、制御用スイッチ回路ＳＷＣ及び第２電気ヒューズ素子Ｈ２を介して接地電圧端子ＶＳＳに接続され、第１検出ノードＮＣ１の電圧値が接地電圧に向けて低下する。第１検出ノードＮＣ１の電圧値が低下すると、第２Ｐ型ＭＯＳトランジスタＴＰ２の制御ゲートの電圧値が接地電圧に向けて低下し、オン状態になる。第２Ｐ型ＭＯＳトランジスタＴＰ２のソース端子が電源電圧端子ＶＤＤに接続されていることから、第２正帰還ノードＮＤ２にＨレベルの電圧が印加されることとなる。第２正帰還ノードＮＤ２にＨレベルの電圧が印加されると、第１Ｎ型ＭＯＳトランジスタＴＮ１がオン状態となり、第１検出ノードＮＣ１の電圧値が接地電圧に向けて低下する。更に、制御用スイッチ回路ＳＷＣがオン状態になると、第２検出ノードＮＣ２が、第２電気ヒューズ素子Ｈ２を介して接地電圧端子ＶＳＳに接続され、第２Ｎ型ＭＯＳトランジスタＴＮ２がオフ状態となる。これにより、第１正帰還ノードＮＤ１が第１抵抗素子Ｒ１を介して電源電圧端子ＶＤＤに接続される。一連の正帰還動作により、最終的に、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２に、書き込みデータと同じレベルの電圧（ここでは、Ｈレベル）が出力される。
【００４０】
尚、これら一連の正帰還動作により、最終的に、第１電気ヒューズ素子Ｈ１は、一端が電源電圧端子ＶＤＤに接続され、他端が接続されている第１検出ノードＮＣ１の電圧値が接地電圧となることから、電源電圧が印加される状態となる。このため、仮に第１電気ヒューズ素子Ｈ１の溶断が不十分である場合にも、読み出し処理において電源電圧が印加されるので、結果的に、読み出し処理の実行と同時に再書き込み処理が実行されることとなり、書き込み処理の精度の向上が期待できる。また、第２電気ヒューズ素子Ｈ２は、一端が接地電圧端子ＶＳＳに接続され、他端が、制御用スイッチ回路ＳＷＣを介して接続されている第１検出ノードＮＣ１の電圧値が接地電圧値となることから、電圧が印加されず、電流は流れない。従って、第２電気ヒューズ素子Ｈ２の劣化をより効果的に防止できる。また、本発明回路１Ａは、溶断されている第１電気ヒューズ素子Ｈ１の抵抗値と、溶断されていない第２電気ヒューズ素子Ｈ２の抵抗値の差により動作するので、第１電気ヒューズ素子Ｈ１の溶断が不十分であっても、読み出し処理の精度向上を図ることができる。
【００４１】
また、例えば、第２電気ヒューズ素子Ｈ２が溶断されている場合（書き込みデータがＬレベルの場合）には、制御用スイッチ回路ＳＷＣがオン状態になると、第２検出ノードＮＣ２が、制御用スイッチ回路ＳＷＣ及び第１電気ヒューズ素子Ｈ１を介して電源電圧端子ＶＤＤに接続され、第２検出ノードＮＣ２の電圧値が電源電圧に向けて上昇する。第２検出ノードＮＣ２の電圧値が上昇すると、第２Ｎ型ＭＯＳトランジスタＴＮ２の制御ゲートの電圧値が電源電圧に向けて上昇し、オン状態になる。第２Ｎ型ＭＯＳトランジスタＴＮ２のソース端子が接地電圧端子ＶＳＳに接続されていることから、第１正帰還ノードＮＤ１にＬレベルの電圧が印加されることとなる。第１正帰還ノードＮＤ１にＬレベルの電圧が印加されると、第１Ｐ型ＭＯＳトランジスタＴＰ１がオン状態となり、第２検出ノードＮＣ２の電圧値が電源電圧に向けて上昇する。更に、制御用スイッチ回路ＳＷＣがオン状態になると、第１検出ノードＮＣ１が、第１電気ヒューズ素子Ｈ１を介して電源電圧端子ＶＤＤに接続され、第２Ｐ型ＭＯＳトランジスタＴＰ２がオフ状態となる。これにより、第２正帰還ノードＮＤ２が第２抵抗素子Ｒ２を介して接地電圧端子ＶＳＳに接続される。一連の正帰還動作により、最終的に、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２に、書き込みデータと同じレベルの電圧（ここでは、Ｈレベル）が出力される。
【００４２】
これら一連の正帰還動作により、最終的に、第２電気ヒューズ素子Ｈ２は、一端が接地電圧端子ＶＳＳに接続され、他端が接続されている第２検出ノードＮＣ２の電圧値が電源電圧となることから、電源電圧が印加される状態となる。このため、仮に第２電気ヒューズ素子Ｈ２の溶断が浮上分である場合にも、読み出し処理において電源電圧が印加されるので、結果的に、再書き込み処理が実行されることとなり、書き込み処理の精度の向上が期待できる。また、第１電気ヒューズ素子Ｈ１は、一端が電源電圧端子ＶＤＤに接続され、他端が、制御用スイッチ回路ＳＷＣを介して接続されている第２検出ノードＮＣ２の電圧値が電源電圧値となることから、電圧が印加されず、電流は流れない。従って、第１電気ヒューズ素子Ｈ１の劣化をより効果的に防止できる。また、本発明回路１Ａは、溶断されていない第１電気ヒューズ素子Ｈ１の抵抗値と、溶断されている第２電気ヒューズ素子Ｈ２の抵抗値の差により動作するので、第２電気ヒューズ素子Ｈ２の溶断が不十分であっても、読み出し処理の精度向上を図ることができる。
【００４３】
〈第２実施形態〉
本発明回路の第２実施形態について、図３及び図４を基に説明する。尚、本実施形態では、上記第１実施形態とは、回路構成が異なる場合について説明する。
【００４４】
先ず、本実施形態の本発明回路の構成について、図３を基に説明する。ここで、図３は、本実施形態の本発明回路１Ｂの概略構成例を示している。より詳細には、本実施形態の本発明回路１Ｂは、上記第１実施形態の各構成に加え、定常時に電気ヒューズ素子の通電を停止するための回路を備えて構成されている。
【００４５】
本発明回路１Ｂは、図３に示すように、上記第１実施形態の各回路、即ち、第１電気ヒューズ素子Ｈ１、第２電気ヒューズ素子Ｈ２、制御用スイッチ回路ＳＷＣ、第１Ｐ型ＭＯＳトランジスタＴＰ１（第１スイッチ回路）、第１Ｎ型ＭＯＳトランジスタＴＮ１（第２スイッチ回路）、第２Ｐ型ＭＯＳトランジスタＴＰ２（第３スイッチ回路）、第２Ｎ型ＭＯＳトランジスタＴＮ２（第４スイッチ回路）、第１抵抗素子Ｒ１、及び、第２抵抗素子Ｒ２を備えて構成されている。尚、これら各回路の構成は、上記第１実施形態と同じである。
【００４６】
本実施形態の本発明回路１Ｂは、更に、ゲート端子に第１制御信号ＳＣ１が入力され、ソース端子が第１電気ヒューズ素子Ｈ１の一端に、ドレイン端子が第１電気ヒューズ素子Ｈ１の他端に夫々接続された第３Ｐ型ＭＯＳトランジスタＴＰ３と、ゲート端子に第２制御信号ＳＣ２が入力され、ソース端子が第２電気ヒューズ素子Ｈ２の一端に、ドレイン端子が第２電気ヒューズ素子Ｈ２の他端に夫々接続された第３Ｎ型ＭＯＳトランジスタＴＮ３と、ゲート端子に第３制御信号ＳＣ３が入力され、ソース端子が第１抵抗素子Ｒ１の一端に、ドレイン端子が第１抵抗素子Ｒ１の他端に夫々接続された第４Ｐ型ＭＯＳトランジスタＴＰ４と、ゲート端子に第４制御信号ＳＣ４が入力され、ソース端子が第２抵抗素子Ｒ２の一端に、ドレイン端子が第２抵抗素子Ｒ２の他端に夫々接続された第４Ｎ型ＭＯＳトランジスタＴＮ４と、を備えて構成されている。
【００４７】
また、第１制御信号ＳＣ１は、読み出し処理後または書き込み処理後の所定期間に第３Ｐ型ＭＯＳトランジスタＴＰ３をオン状態にするように構成されている。第２制御信号ＳＣ２は、前記所定期間に第３Ｎ型ＭＯＳトランジスタＴＮ３をオン状態にするように構成されている。第３制御信号ＳＣ３は、前記所定期間に第４Ｐ型ＭＯＳトランジスタＴＰ４をオン状態にするように構成されている。第４制御信号ＳＣ４は、前記所定期間に前記第４Ｎ型ＭＯＳトランジスタＴＮ４をオン状態にするように構成されている。
【００４８】
以下、本実施形態の本発明回路１Ｂの動作について図４を基に説明する。ここで、図４（ａ）は、書き込み処理における本実施形態の本発明回路１Ｂの各ノードの状態を、図４（ｂ）は、読み出し処理における本実施形態の本発明回路１Ｂの各ノードの状態を夫々示している。
【００４９】
尚、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、及び、第４Ｎ型ＭＯＳトランジスタＴＮ４は、書き込み処理及び読み出し処理の実行中はオフ状態となるように構成されており、書き込み処理及び読み出し処理における本発明回路１Ｂの動作は、上記第１実施形態と同じである。以下、書き込み処理及び読み出し処理が実行されていない定常時の本実施形態の本発明回路１Ｂの動作について説明する。
【００５０】
定常時、図４（ａ）及び図４（ｂ）に示すように、第１制御信号ＳＣ１、第２制御信号ＳＣ２、第３制御信号ＳＣ３及び第４制御信号ＳＣ４により、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、及び、第４Ｎ型ＭＯＳトランジスタＴＮ４は、オン状態となるように構成されている。定常時に、第３Ｐ型ＭＯＳトランジスタＴＰ３をオン状態にすることにより、第１電気ヒューズ素子Ｈ１の電流をカットでき、第３Ｎ型ＭＯＳトランジスタＴＮ３をオン状態にすることにより、第２電気ヒューズ素子Ｈ２の電流をカットできる。また、第４Ｐ型ＭＯＳトランジスタＴＰ４をオン状態にすることにより、第１Ｐ型ＭＯＳトランジスタＴＰ１を確実にオフ状態にでき、第４Ｎ型ＭＯＳトランジスタＴＮ４をオン状態にすることにより、第１Ｎ型ＭＯＳトランジスタＴＮ１を確実にオフ状態にできる。
【００５１】
〈第３実施形態〉
本発明回路の第３実施形態について、図５及び図６を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、回路構成が異なる場合について説明する。
【００５２】
先ず、本実施形態の本発明回路の構成について、図５を基に説明する。ここで、図５は、本実施形態の本発明回路１Ｃの概略構成例を示している。より詳細には、本実施形態の本発明回路１Ｃは、上記第２実施形態の各構成に加え、書き込みデータ及び読み出し処理で読み出される読み出しデータを記憶可能に構成されたラッチ回路Ｌ１を備えて構成されている。
【００５３】
本発明回路１Ｃは、図５に示すように、上記第１実施形態の各回路、即ち、第１電気ヒューズ素子Ｈ１、第２電気ヒューズ素子Ｈ２、制御用スイッチ回路ＳＷＣ、第１Ｐ型ＭＯＳトランジスタＴＰ１（第１スイッチ回路）、第１Ｎ型ＭＯＳトランジスタＴＮ１（第２スイッチ回路）、第２Ｐ型ＭＯＳトランジスタＴＰ２（第３スイッチ回路）、第２Ｎ型ＭＯＳトランジスタＴＮ２（第４スイッチ回路）、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、及び、第４Ｎ型ＭＯＳトランジスタＴＮ４を備えて構成されている。尚、これら各回路の構成は、上記第２実施形態と同じである。
【００５４】
本実施形態の本発明回路１Ｃは、更に、第１正帰還ノードＮＤ１に第５スイッチ回路ＳＷ３を介して接続され、第２正帰還ノードＮＤ２に第６スイッチ回路ＳＷ２を介して接続され、書き込みデータ及び読み出しデータを記憶可能に構成されたラッチ回路Ｌ１を備えている。また、本実施形態の第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２は、ラッチ制御回路ＣＬの出力信号の電圧値がＨレベルでオン状態となり、Ｌレベルでオフ状態となるように構成されている。
【００５５】
以下、本実施形態の本発明回路１Ｃの動作について図６を基に説明する。ここで、図６（ａ）は、書き込み処理における本実施形態の本発明回路１Ｃの各ノードの状態を、図６（ｂ）は、読み出し処理における本実施形態の本発明回路１Ｃの各ノードの状態を夫々示している。
【００５６】
先ず、本実施形態の本発明回路１Ｃの書き込み処理について、図６（ａ）を基に説明する。尚、制御用スイッチ回路ＳＷＣ、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、及び、第４Ｎ型ＭＯＳトランジスタＴＮ４の動作は上記第１及び第２実施形態と同じであり、ここでは、特に、第５スイッチ回路ＳＷ３、第６スイッチ回路ＳＷ２、及び、ラッチ回路Ｌ１の動作について説明する。
【００５７】
図６（ａ）に示すように、書き込み処理前の定常時は、第１正帰還ノードＮＤ１はＨレベルに、第２正帰還ノードＮＤ２はＬレベルとなっている。また、制御用スイッチ回路ＳＷＣ、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２はオフ状態となっている。書き込み処理の開始時には、ラッチ回路Ｌ１のノードＮＬに外部から書き込みデータが入力され、ノードＮＥの電圧値が書き込みデータに応じた電圧値となる。書き込み処理が開始されると、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオン状態となり、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２に書き込みデータに応じた電圧が入力される。書き込み処理が終了すると、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオフ状態となる。
【００５８】
次に、本実施形態の本発明回路１Ｃの読み出し処理について、図６（ｂ）を基に説明する。尚、書き込み処理の場合と同様に、制御用スイッチ回路ＳＷＣ、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、及び、第４Ｎ型ＭＯＳトランジスタＴＮ４の動作は上記第１及び第２実施形態と同じであり、ここでは、特に、第５スイッチ回路ＳＷ３、第６スイッチ回路ＳＷ２、及び、ラッチ回路Ｌ１の動作について説明する。
【００５９】
図６（ｂ）に示すように、読み出し処理前の定常時、第１正帰還ノードＮＤ１はＨレベルに、第２正帰還ノードＮＤ２はＬレベルとなっている。また、制御用スイッチ回路ＳＷＣ、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２はオフ状態となっている。
【００６０】
読み出し処理が開始され、制御用スイッチ回路ＳＷＣがオン状態となると、第１実施形態で説明したように、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２の電圧値が、書き込み処理で書き込まれた値となる。このとき、図６（ｂ）に示すように、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２をオン状態にすることにより、ラッチ回路Ｌ１に読み出しデータを記憶する。
【００６１】
尚、上述したように、書き込み処理で用いる書き込みデータと読み出し処理で読み出す読み出しデータを同じラッチ回路Ｌ１に記憶するように構成すれば、同じラッチ回路Ｌ１を共有できることから、回路面積の増大を押さえることができる。
【００６２】
〈第４実施形態〉
本発明回路の第４実施形態について、図７及び図８を基に説明する。尚、本実施形態では、上記第１〜第３実施形態とは、回路構成が異なる場合について説明する。
【００６３】
先ず、本実施形態の本発明回路の構成について、図７を基に説明する。ここで、図７は、本実施形態の本発明回路１Ｄの概略構成例を示している。
【００６４】
より詳細には、本実施形態の本発明回路１Ｄは、上記第３実施形態の各構成、即ち、第１電気ヒューズ素子Ｈ１、第２電気ヒューズ素子Ｈ２、制御用スイッチ回路ＳＷＣ、第１Ｐ型ＭＯＳトランジスタＴＰ１（第１スイッチ回路）、第１Ｎ型ＭＯＳトランジスタＴＮ１（第２スイッチ回路）、第２Ｐ型ＭＯＳトランジスタＴＰ２（第３スイッチ回路）、第２Ｎ型ＭＯＳトランジスタＴＮ２（第４スイッチ回路）、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、第４Ｎ型ＭＯＳトランジスタＴＮ４、第５スイッチ回路ＳＷ３、第６スイッチ回路ＳＷ２、及び、ラッチ回路Ｌ１を備えて構成されている。尚、これら各回路の構成は、上記第３実施形態と同じである。本実施形態の本発明回路１Ｄは、更に、第１正帰還ノードＮＤ１の電圧値と第２正帰還ノードＮＤ２の電圧値の排他的論理和を演算し、判定信号ＳＤを出力する第１排他的論理和回路ＥＸＯＲ１を備えて構成されている。
【００６５】
以下、本実施形態の本発明回路１Ｄの動作について図８を基に説明する。ここで、図８（ａ）は、書き込み処理における本実施形態の本発明回路１Ｄの各ノードの状態を、図８（ｂ）は、読み出し処理における本実施形態の本発明回路１Ｄの各ノードの状態を夫々示している。
【００６６】
先ず、書き込み処理時の本発明回路１Ｄの動作について、図８（ａ）を基に説明する。尚、第１排他的論理和回路ＥＸＯＲ１以外の他の各回路の動作は、上記第３実施形態と同じであり、ここでは、特に、第１排他的論理和回路ＥＸＯＲ１の動作について説明する。
【００６７】
定常時は、第１正帰還ノードＮＤ１の電圧値がＨレベル、第２正帰還ノードＮＤ２の電圧値がＬレベルとなっており、第１排他的論理和回路ＥＸＯＲ１から出力される判定信号ＳＤの電圧値は、Ｈレベルとなっている。
【００６８】
書き込み処理が開始されると、上記第１〜第３実施形態で説明したように、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２の両方に書き込みデータが入力され、第１正帰還ノードＮＤ１の電圧値及び第２正帰還ノードＮＤ２の電圧値が、共に、書き込みデータの値に応じた電圧値となる。これにより、第１正帰還ノードＮＤ１の電圧値及び第２正帰還ノードＮＤ２の電圧値が同じになることから、第１排他的論理和回路ＥＸＯＲ１から出力される判定信号ＳＤの電圧値が、Ｌレベルとなる。
【００６９】
書き込み処理が終了すると、上記第１〜第３実施形態で説明したように、定常状態に移行し、第１正帰還ノードＮＤ１の電圧値がＨレベルに、第２正帰還ノードＮＤ２の電圧値がＬレベルになり、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値は、Ｈレベルとなる。
【００７０】
次に、読み出し処理時の本発明回路１Ｄの動作について、図８（ｂ）を基に説明する。尚、第１排他的論理和回路ＥＸＯＲ１以外の他の各回路の動作は、上記第３実施形態と同じであり、ここでは、特に、第１排他的論理和回路ＥＸＯＲ１の動作について説明する。
【００７１】
読み出し処理前の定常時は、第１正帰還ノードＮＤ１の電圧値がＨレベル、第２正帰還ノードＮＤ２の電圧値がＬレベルとなっており、第１排他的論理和回路ＥＸＯＲ１から出力される判定信号ＳＤの電圧値は、Ｈレベルとなっている。
【００７２】
読み出し処理において、書き込み処理が実行されていない場合、或いは、書き込み処理において書き込みデータが正常に書き込まれなかった場合、制御用スイッチ回路ＳＷＣがオン状態になると、第１検出ノードＮＣ１は、第１電気ヒューズ素子Ｈ１を介して電源電圧端子ＶＤＤに接続され、電圧値がＨレベルとなる。第１検出ノードＮＣ１がＨレベルとなることにより、第２Ｐ型ＭＯＳトランジスタＴＰ２は、オフ状態となる。従って、第２正帰還ノードＮＤ２は、第２抵抗素子Ｒ２を介して接地電圧端子ＶＳＳに接続され、電圧値がＬレベルとなる。また、第２検出ノードＮＣ２は、第２電気ヒューズ素子Ｈ２を介して接地電圧端子ＶＳＳに接続され、電圧値がＬレベルとなる。第２検出ノードＮＣ２がＬレベルとなることにより、第２Ｎ型ＭＯＳトランジスタＴＮ２は、オフ状態となる。従って、第１正帰還ノードＮＤ１は、第１抵抗素子Ｒ１を介して電源電圧端子ＶＤＤに接続され、電圧値がＨレベルとなる。以上より、書き込みデータが正常に書き込まれていない場合、第１正帰還ノードＮＤ１の電圧値がＨレベルに、第２正帰還ノードＮＤ２の電圧値がＬレベルとなるので、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値はＨレベルとなる。
【００７３】
読み出し処理において、書き込みデータが正常に書き込まれている場合、制御用スイッチ回路ＳＷＣがオン状態になると、第１実施形態で説明したように、第１正帰還ノードＮＤ１の電圧値及び第２正帰還ノードＮＤ２の電圧値は、共に、書き込みデータに応じた電圧値となる。第１正帰還ノードＮＤ１の電圧値と第２正帰還ノードＮＤ２の電圧値が同じ電圧値を取ることから、書き込みデータが正常に書き込まれている場合、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値はＬレベルとなる。
【００７４】
従って、読み出し処理時において、制御用スイッチ回路ＳＷＣをオン状態にしたとき、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値は、書き込みデータが正常に書き込まれている場合はＬレベルに、書き込みデータが正常に書き込まれていない場合はＨレベルとなる。これにより、制御用スイッチ回路ＳＷＣをオン状態にして第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤを検出することにより、本発明回路１Ｄに書き込みデータが正常に書き込まれているか否かを判定できる。本実施形態の本発明回路１Ｄでは、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤが、書き込みデータが書き込まれていることを示す場合、ここでは、Ｌレベルの場合に、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２をオン状態にして、ラッチ回路Ｌ１に読み出しデータを記憶する。
【００７５】
読み出し処理後の定常時は、第１正帰還ノードＮＤ１の電圧値がＨレベル、第２正帰還ノードＮＤ２の電圧値がＬレベルとなっており、第１排他的論理和回路ＥＸＯＲ１から出力される判定信号ＳＤの電圧値は、Ｈレベルとなっている。
【００７６】
上述したように、本実施形態では、第１正帰還ノードＮＤ１の電圧値と第２正帰還ノードＮＤ２の電圧値を比較する第１排他的論理和回路ＥＸＯＲ１を設けたので、書き込みデータが正常に書き込まれているか否かを判定することができる。これにより、本発明回路１Ｄの検査が容易になる。
【００７７】
〈第５実施形態〉
本発明回路の第５実施形態について、図９及び図１０を基に説明する。尚、本実施形態では、上記第１〜第４実施形態とは、回路構成が異なる場合について説明する。
【００７８】
先ず、本実施形態の本発明回路の構成について、図９を基に説明する。ここで、図９は、本実施形態の本発明回路１Ｅの概略構成例を示している。
【００７９】
より詳細には、本実施形態の本発明回路１Ｅは、上記第４実施形態の各構成、即ち、第１電気ヒューズ素子Ｈ１、第２電気ヒューズ素子Ｈ２、制御用スイッチ回路ＳＷＣ、第１Ｐ型ＭＯＳトランジスタＴＰ１（第１スイッチ回路）、第１Ｎ型ＭＯＳトランジスタＴＮ１（第２スイッチ回路）、第２Ｐ型ＭＯＳトランジスタＴＰ２（第３スイッチ回路）、第２Ｎ型ＭＯＳトランジスタＴＮ２（第４スイッチ回路）、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第３Ｐ型ＭＯＳトランジスタＴＰ３、第３Ｎ型ＭＯＳトランジスタＴＮ３、第４Ｐ型ＭＯＳトランジスタＴＰ４、第４Ｎ型ＭＯＳトランジスタＴＮ４、第５スイッチ回路ＳＷ３、第６スイッチ回路ＳＷ２、ラッチ回路Ｌ１、及び、第１排他的論理和回路ＥＸＯＲ１を備えて構成されている。尚、これら各回路の構成は、上記第４実施形態と同じである。
【００８０】
本実施形態の本発明回路１Ｅは、更に、第１排他的論理和回路ＥＸＯＲ１の出力変化に応じて、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２をオフ状態にするラッチ制御回路ＣＬを備えて構成されている。
【００８１】
より具体的には、ラッチ制御回路ＣＬは、第１排他的論理和回路ＥＸＯＲ１から出力される判定信号ＳＤの電圧値と読み出し処理時にＨレベルの信号を出力する読み出し制御信号ＲＥの電圧値の排他的論理和を求める第２排他的論理和回路ＥＸＯＲ２と、読み出し制御信号ＲＥの電圧値と書き込み処理時にＨレベルの信号を出力する書き込み制御信号ＷＥの電圧値の排他的論理和を求める第３排他的論理和回路ＥＸＯＲ３と、第２排他的論理和回路ＥＸＯＲ２から出力される出力信号の電圧値と第３排他的論理和回路ＥＸＯＲ３から出力される出力信号の電圧値の論理積を求める論理積回路ＡＮＤ１とを備えて構成されている。
【００８２】
以下、本実施形態の本発明回路１Ｅの動作について図１０を基に説明する。尚、本実施形態では、通常の書き込み処理時の本発明回路１Ｅの動作、及び、読み出し処理時の本発明回路１Ｅの動作に加え、書き込みデータが正常に書き込まれているか否かを判定する判定処理時の本発明回路１Ｅの動作、及び、書き込みデータが正常に書き込まれている場合において、再度、書き込み処理（重複書き込み処理）の実行要求があった場合の本発明回路１Ｅの動作の夫々について説明する。
【００８３】
先ず、書き込み処理時、及び、書き込み処理後の判定処理時における本発明回路１Ｅの動作について、図１０（ａ）及び図１０（ｂ）を基に説明する。ここで、図１０（ａ）は、書き込み処理における本実施形態の本発明回路１Ｅの各ノードの状態を、図１０（ｂ）は、判定処理における各制御信号及び判定信号ＳＤの電圧値を夫々示している。尚、書き込み処理において、ラッチ制御回路ＣＬ及びラッチ回路Ｌ１以外の他の各回路の動作は、上記第４実施形態と同じであり、ここでは、特に、ラッチ制御回路ＣＬ及びラッチ回路Ｌ１の動作について説明する。
【００８４】
書き込み処理前の定常時は、上述したように、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤがＨレベルに、読み出し制御信号ＲＥ及び書き込み制御信号ＷＥの電圧値がＬレベルとなっている。このとき、ラッチ制御回路ＣＬの出力信号は、Ｌレベルとなっており、ラッチ回路Ｌ１を第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２に電気的に接続する第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２はオフ状態となっている。
【００８５】
書き込み処理では、図１０（ａ）に示すように、書き込み制御信号ＷＥの電圧値がＬレベルからＨレベルに遷移したときに処理が開始される。書き込み制御信号ＷＥの電圧値がＨレベルになると、これに伴って、ラッチ制御回路ＣＬの出力信号の電圧値がＨレベルになり、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオフ状態からオン状態となり、ラッチ回路Ｌ１が第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２に電気的に接続される。
【００８６】
書き込み処理が終了すると、上述したように、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値がＨレベルからＬレベルに遷移し、これに伴って、ラッチ制御回路ＣＬの出力信号の電圧値がＨレベルからＬレベルに遷移する。ラッチ制御回路ＣＬの出力信号の電圧値がＨレベルからＬレベルに遷移すると、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオン状態からオフ状態になり、ラッチ回路Ｌ１と第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２の電気的接続が解除される。
【００８７】
書き込み処理後の判定処理では、読み出し制御信号ＲＥをＨレベルにし、第１排他的論理和回路ＥＸＯＲ１から出力される判定信号ＳＤに基づいて、書き込みデータが書き込まれているか否かを判定する。ここで、書き込みデータが正常に書き込まれている場合は、図１０（ｂ）に示すように、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値がＬレベルになる。これに対し、書き込みデータが正常に書き込まれていない場合は、図１０（ｂ）に示すように、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値がＨレベルになる。判定信号ＳＤの電圧値がＬレベルの場合は、書き込み処理を終了する。書き込み処理後の判定処理で、判定信号ＳＤの電圧値がＨレベルの場合は、書き込みデータが正常に書き込まれていないと判定して、再度、書き込み処理を行う。
【００８８】
次に、重複書き込み処理における本発明回路１Ｅの動作について、図１０（ｃ）を基に説明する。ここで、図１０（ｃ）は、重複書き込み処理が実行された場合における本発明回路１Ｅの各ノードの状態を示している。
【００８９】
重複書き込み処理では、重複書き込み処理の開始時に、通常の書き込み処理と同様に、書き込み制御信号ＷＥの電圧値がＬレベルからＨレベルになる。このとき、判定信号ＳＤは、書き込みデータが既に書き込まれていることから、電圧値がＬレベルとなる。また、読み出し制御信号ＲＥの電圧値はＬレベルに維持される。そうすると、ラッチ制御回路ＣＬの出力値はＬレベルとなり、図１０（ｃ）に示すように、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオフ状態に維持される。
【００９０】
従って、本実施形態の本発明回路１Ｅでは、重複書き込み処理が要求されても、ラッチ回路Ｌ１が第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２と電気的に接続されず、書き込みデータが第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２に入力されることが無く、重複して書き込み処理が実行されるのを防止できる。
【００９１】
続いて、読み出し処理時の本発明回路１Ｅの動作について、図１０（ｂ）及び図１０（ｄ）を基に説明する。尚、ラッチ制御回路ＣＬ及びラッチ回路Ｌ１以外の他の各回路の動作は、上記第４実施形態と同じであり、ここでは、特に、ラッチ制御回路ＣＬ及びラッチ回路Ｌ１の動作について説明する。
【００９２】
読み出し処理では、本実施形態の本発明回路１Ｅは、書き込みデータが正常に書き込まれている場合には、読み出しデータのラッチ回路Ｌ１への読み出しを実行し、書き込みデータが正常に書き込まれていない場合には、読み出しデータのラッチ回路Ｌ１への読み出しを禁止する。
【００９３】
より具体的には、読み出し処理が要求されると、図１０（ｂ）に示すように、読み出し制御信号ＲＥがＬレベルからＨレベルに遷移する。書き込み制御信号ＷＥはＬレベルに維持される。ここで、書き込みデータが正常に書き込まれている場合は、図１０（ｂ）及び図１０（ｃ）に示すように、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値がＬレベルになる。この場合、図１０（ｂ）に示すように、ラッチ制御回路ＣＬの出力信号がＨレベルとなり、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオン状態となる。これにより、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２とラッチ回路Ｌ１が接続され、ラッチ回路Ｌ１に読み出しデータが記憶される。
【００９４】
これに対し、書き込みデータが正常に書き込まれていない場合は、図１０（ｂ）及び図１０（ｃ）に示すように、第１排他的論理和回路ＥＸＯＲ１の判定信号ＳＤの電圧値がＨレベルになる。この場合、図１０（ｂ）に示すように、ラッチ制御回路ＣＬの出力信号がＬレベルとなり、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオフ状態に維持される。これにより、第１正帰還ノードＮＤ１及び第２正帰還ノードＮＤ２とラッチ回路Ｌ１の接続が禁止される。
【００９５】
尚、本実施形態では、ラッチ制御回路ＣＬを第２排他的論理和回路ＥＸＯＲ２、第３排他的論理和回路ＥＸＯＲ３及び論理積回路ＡＮＤ１で構成したが、これに限るものではない。重複書き込み処理を除く書き込み処理時、及び、読み出し処理において書き込みデータが正常に書き込まれている場合に、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２がオン状態となるように構成されていれば良い。また、本実施形態では、第５スイッチ回路ＳＷ３及び第６スイッチ回路ＳＷ２を、Ｈレベルでオン状態に、Ｌレベルでオフ状態となるように構成したが、ラッチ制御回路ＣＬの構成によっては、ラッチ制御回路ＣＬの出力信号の電圧値がＬレベルでオン状態に、Ｈレベルでオフ状態となるように構成しても良い。
【図面の簡単な説明】
【００９６】
【図１】本発明に係る電気ヒューズ回路の第１実施形態の概略構成例を示す概略回路図
【図２】本発明に係る電気ヒューズ回路の第１実施形態における書き込み処理及び読み出し処理の動作を示す表
【図３】本発明に係る電気ヒューズ回路の第２実施形態の概略構成例を示す概略回路図
【図４】本発明に係る電気ヒューズ回路の第２実施形態における書き込み処理及び読み出し処理の動作を示す表
【図５】本発明に係る電気ヒューズ回路の第３実施形態の概略構成例を示す概略回路図
【図６】本発明に係る電気ヒューズ回路の第３実施形態における書き込み処理及び読み出し処理の動作を示す表
【図７】本発明に係る電気ヒューズ回路の第４実施形態の概略構成例を示す概略回路図
【図８】本発明に係る電気ヒューズ回路の第４実施形態における書き込み処理及び読み出し処理の動作を示す表
【図９】本発明に係る電気ヒューズ回路の第５実施形態の概略構成例を示す概略回路図
【図１０】本発明に係る電気ヒューズ回路の第５実施形態における書き込み処理及び読み出し処理の動作を示す表
【図１１】従来技術に係る電気ヒューズ回路の概略構成例を示す概略回路図
【符号の説明】
【００９７】
１          本発明に係る電気ヒューズ回路
１Ａ        本発明に係る電気ヒューズ回路
１Ｂ        本発明に係る電気ヒューズ回路
１Ｃ        本発明に係る電気ヒューズ回路
１Ｄ        本発明に係る電気ヒューズ回路
１Ｅ        本発明に係る電気ヒューズ回路
１０００    従来技術に係る電気ヒューズ回路
１００１    電気ヒューズ素子
１００２    比較回路
１００３    Ｎ型ＭＯＳトランジスタ
１００４    Ｎ型ＭＯＳトランジスタ
ＡＮＤ１    論理積回路
ＣＬ        ラッチ制御回路
ＥＸＯＲ１  第１排他的論理和回路
ＥＸＯＲ２  第２排他的論理和回路
ＥＸＯＲ３  第３排他的論理和回路
Ｈ１        第１電気ヒューズ素子
Ｈ２        第２電気ヒューズ素子
Ｌ１        ラッチ回路
ＮＣ１      第１検出ノード
ＮＣ２      第２検出ノード
ＮＤ１      第１正帰還ノード
ＮＤ２      第２正帰還ノード
ＮＬ        ノード
ＮＥ        ノード
Ｒａ        抵抗素子
Ｒｂ        抵抗素子
Ｒ１        第１抵抗素子
Ｒ２        第２抵抗素子
ＲＥ        読み出し制御信号
ＳＣ１      第１制御信号
ＳＣ２      第２制御信号
ＳＣ３      第３制御信号
ＳＣ４      第４制御信号
ＳＤ        判定信号
ＳＷＣ      制御用スイッチ回路
ＳＷ１      スイッチ回路
ＳＷ２      第５スイッチ回路
ＳＷ３      第６スイッチ回路
ＴＰ１      第１Ｐ型ＭＯＳトランジスタ（第１スイッチ回路）
ＴＮ１      第１Ｎ型ＭＯＳトランジスタ（第２スイッチ回路）
ＴＰ２      第２Ｐ型ＭＯＳトランジスタ（第３スイッチ回路）
ＴＮ２      第２Ｎ型ＭＯＳトランジスタ（第４スイッチ回路）
ＴＰ３      第３Ｐ型ＭＯＳトランジスタ
ＴＮ３      第３Ｎ型ＭＯＳトランジスタ
ＴＰ４      第４Ｐ型ＭＯＳトランジスタ
ＴＮ４      第４Ｎ型ＭＯＳトランジスタ
ＶＤＤ      電源電圧端子
ＶＳＳ      接地電圧端子
ＷＥ        書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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