(57)【要約】【課題】表示部の額縁領域の平面積が大きくなるのを抑制しながら画像の表示品位が損なわれるのを抑制することが可能な表示装置を提供する。【解決手段】この液晶表示装置１００は、各々が画素１ａを有する複数の段部分を含む表示画面部１を備え、最終段ブロックの画素１ａに対する映像信号の書き込み期間を、最終段ブロック以外の画素１ａに対する映像信号の書き込み期間よりも短くするように構成されている。【選択図】図１
2009229821.tif 000002
【特許請求の範囲】
【請求項１】
各々が画素を有する複数の段部分を含む表示部を備え、
最終段部分の前記画素に対する映像信号の書き込み期間を、最終段部分以外の前記画素
に対する映像信号の書き込み期間よりも短くするように構成されている、表示装置。
【請求項２】
前記画素に対する映像信号の書き込みは、前記画素に接続された信号線を介して行われ
、
映像信号の書き込み時における前記最終段部分の信号線の到達電位と前記最終段部分以
外の信号線の到達電位とが略同じ大きさになるように、前記最終段部分の画素に対する映
像信号の書き込み期間を調整するように構成されている、請求項１に記載の表示装置。
【請求項３】
前記最終段部分の画素に映像信号を書き込むためのサンプリングパルスが、前記最終段
部分以外の画素に映像信号を書き込むためのサンプリングパルスよりも短くなるように制
御されることにより、前記最終段の画素に対する映像信号の書き込み期間が、前記最終段
部分以外の前記画素に対する映像信号の書き込み期間よりも短くなるように構成されてい
る、請求項１または２に記載の表示装置。
【請求項４】
サンプリングパルスを生成するためのクロック信号のタイミングを変更可能な第１制御
部をさらに備え、
前記第１制御部により、前記最終段部分の画素に映像信号を書き込む際のクロック信号
の周期を、前記最終段以外の部分の画素に映像信号を書き込む際のクロック信号の周期よ
りも短くするように変更することによって、前記最終段部分の画素に映像信号を書き込む
ためのサンプリングパルスを前記最終段部分以外の画素に映像信号を書き込むためのサン
プリングパルスよりも短くするように構成されている、請求項３に記載の表示装置。
【請求項５】
クロック信号に基づいて順次出力信号を生成するシフトレジスタ部と、
前記最終段部分の画素への映像信号の書き込みの再に作動する制御信号を出力する第２
制御部とをさらに備え、
前記シフトレジスタ部により供給される出力信号と前記第２制御部により供給される駆
動信号とに基づいて、前記最終段部分の画素に映像信号を書き込むためのサンプリングパ
ルスを前記最終段部分以外の画素に映像信号を書き込むためのサンプリングパルスよりも
短くするように構成されている、請求項３に記載の表示装置。
【請求項６】
前記シフトレジスタ部により供給される出力信号と前記第２制御部により供給される駆
動信号とが入力されるＡＮＤ回路をさらに備え、
前記最終段部分の画素に映像信号を書き込む際に、前記ＡＮＤ回路において、駆動信号
と出力信号との論理積をとることによってサンプリングパルスを生成するように構成され
、
前記最終段部分の画素に映像信号を書き込む際に前記ＡＮＤ回路に入力される駆動信号
を作動させることにより、前記最終段部分の画素に映像信号を書き込むためのサンプリン
グパルスを前記最終段部分以外の画素に映像信号を書き込むためのサンプリングパルスよ
りも短くするように構成されている、請求項５に記載の表示装置。
【請求項７】
複数の前記画素毎に１つの画素ブロックが構成されているとともに、前記画素ブロック
毎に映像信号の書き込みが行われるように構成され、
前記最終段部分の画素は、１水平期間における最後に書き込みが行われる画素ブロック
内の全ての画素であり、
最終段の前記画素ブロックに対する映像信号の書き込み期間を、最終段以外の前記画素
ブロックに対する映像信号の書き込み期間よりも短くするように構成されている、請求項
１〜６のいずれか１項に記載の表示装置。
【請求項８】
請求項１〜７のいずれか１項に記載の表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
従来、所定の画素に対して書き込みが行われている状態で次の画素に書き込みが行われ
る方式（オーバーラップ方式）により映像信号の書き込みが行われる表示装置が知られて
いる。
【０００３】
このような従来の表示装置では、オーバーラップ方式による書き込みを行う際、所定の
画素に書き込みが行われている状態で次段の画素がオン状態になるため、映像信号の書き
込み中の画素と映像信号の書き込まれていない次段の画素とが映像信号線を介して互いに
接続状態になる。そして、このとき、書き込み中の画素側の電位（画素電極に接続された
データ線の電位）が次段の画素側に引き寄せられることにより低下する。また、映像信号
をデータ線に供給する際に、データ線とＣＯＭ配線（共通電極の配線）との間に寄生容量
が発生してＣＯＭ電位が変動する場合がある。このとき、変動したＣＯＭ電位は徐々に変
動前の電位にまで戻っていく一方で、映像信号の書き込み中に次段の画素の書き込みが開
始されるため、この次段の画素の書き込みに起因して再度ＣＯＭ電位が変動する。また、
各画素毎に、それぞれ、映像信号の書き込み中に次段の画素の書き込みが開始されること
に起因したＣＯＭ電位の変動が発生する。このため、変動前の電位にまで戻りきらないう
ちに映像信号の書き込み期間が終了された場合、各々の画素において、それぞれ、ＣＯＭ
電位が戻りきらない分だけ映像信号の書き込みが十分に行われない状態となる。
【０００４】
その一方で、最終段の画素への書き込み時には次段の画素が存在しないことにより、最
終段の画素においては上記のような電位の低下は発生しない。また、最終段の画素におい
ては、書き込み期間内に次段の画素の書き込み動作によるＣＯＭ電位の変動も発生しない
。したがって、最終段の画素に限っては、変動したＣＯＭ電位は、映像信号の書き込み期
間内に十分に元の電位に戻る。以上により、これらの結果、最終段の画素のみ他の段の画
素に比べて映像信号がより十分に書き込まれることから、最終段の画素と他の画素との間
に輝度差が生じる場合がある。
【０００５】
そこで、従来、このような輝度差が発生するのを抑制するための表示装置が開示されて
いる（たとえば、特許文献１参照）。上記特許文献１に記載の表示装置では、最終段の画
素への映像信号の書き込みの度合いを最終段以外の画素への書き込みの度合いと同程度に
するために、最終段の画素に実際には表示されない１段のダミー画素、ダミーデータ線お
よびダミーＨスイッチが接続されている。これにより、最終段の画素に書き込みが行われ
る際には、最終段の画素とダミー画素とが接続された状態になるためにダミー画素と接続
された分だけ映像信号の書き込みの度合いが低下し、その結果、最終段の画素と他の段の
画素との間に輝度差が生じることが抑制されるように構成されている。
【０００６】
【特許文献１】特許第３２９７９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の表示装置では、上記のような輝度差が生じるの
を抑制するために、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設ける必
要がある。また、複数の画素により構成された画素ブロック毎に書き込みが行われるブロ
ック順次方式により構成された表示装置に対して上記特許文献１を適用した場合には、１
画素ブロック分に相当する複数のダミー画素、ダミーデータ線およびダミーＨスイッチか
らなるダミー画素ブロックを別途設けなければならない。したがって、最終段の画素に輝
度差が発生するのを抑制するためには、ダミー画素ブロックを設けた分、表示部の額縁領
域の平面積がより大きくなってしまうという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つ
の目的は、表示部の額縁領域の平面積が大きくなるのを抑制しながら画像の表示品位が損
なわれるのを抑制することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
この発明の第１の局面による表示装置は、各々が画素を有する複数の段部分を含む表示
部を備え、最終段部分の画素に対する映像信号の書き込み期間を、最終段部分以外の画素
に対する映像信号の書き込み期間よりも短くするように構成されている。
【００１０】
この第１の局面による表示装置では、上記のように、最終段部分の画素に対する映像信
号の書き込み期間を、最終段部分以外の画素に対する映像信号の書き込み期間よりも短く
するように構成することによって、最終段部分の画素への書き込み期間が最終段部分以外
の画素への書き込み期間よりも短くなった分、最終段部分の画素のみに書き込みが行われ
すぎることを抑制することができるので、最終段部分の画素に対する映像信号の書き込み
度合いと最終段部分以外の画素に対する映像信号の書き込み度合いとを同程度にすること
ができる。したがって、最終段の画素と最終段以外の画素との間に輝度差が生じることを
抑制することができるので、画像の表示品位が損なわれるのを抑制することができる。ま
た、映像信号の書き込み期間を制御することによって、別途ダミー画素、ダミーデータ線
およびダミーＨスイッチを設けることなく、最終段部分の画素と最終段以外の画素との間
に輝度差が生じるのを抑制することができるので、表示部の額縁領域の平面積を大きくす
ることなく最終段部分の画素と最終段部分以外の画素との間に輝度差が生じるのを抑制す
ることができる。
【００１１】
上記第１の局面による表示装置において、好ましくは、画素に対する映像信号の書き込
みは、画素に接続された信号線を介して行われ、映像信号の書き込み時における最終段部
分の信号線の到達電位と最終段部分以外の信号線の到達電位とが略同じ大きさになるよう
に、最終段部分の画素に対する映像信号の書き込み期間を調整するように構成されている
。このように構成すれば、映像信号の書き込み時に、最終段部分の画素に対する映像信号
の書き込みの度合いが最終段部分以外の画素に対する映像信号の書き込みの度合いと略同
程度となるので、最終段の画素と最終段部分以外の画素との間に輝度差が生じるのを確実
に抑制することができる。
【００１２】
上記第１の局面による表示装置において、好ましくは、最終段部分の画素に映像信号を
書き込むためのサンプリングパルスが、最終段部分以外の画素に映像信号を書き込むため
のサンプリングパルスよりも短くなるように制御されることにより、最終段の画素に対す
る映像信号の書き込み期間が、最終段部分以外の画素に対する映像信号の書き込み期間よ
りも短くなるように構成されている。このように構成すれば、映像信号を書き込むための
サンプリングパルスのパルス幅を制御することにより、容易に最終段部分の画素に対する
書き込み期間を最終段部分以外の画素に対する書き込み期間よりも短くすることができる
。
【００１３】
この場合、好ましくは、サンプリングパルスを生成するためのクロック信号のタイミン
グを変更可能な第１制御部をさらに備え、第１制御部により、最終段部分の画素に映像信
号を書き込む際のクロック信号の周期を、最終段以外の部分の画素に映像信号を書き込む
際のクロック信号の周期よりも短くするように変更することによって、最終段部分の画素
に映像信号を書き込むためのサンプリングパルスを最終段部分以外の画素に映像信号を書
き込むためのサンプリングパルスよりも短くするように構成されている。このように構成
すれば、クロック信号のタイミングを変更することのみによって最終段部分の画素に対す
る書き込み期間を最終段部分以外の画素に対する書き込み期間よりも短くすることができ
る。すなわち、表示部の額縁領域の平面積を大きくすることなく、最終段部分の画素と最
終段部分以外の画素との間に輝度差が生じるのを抑制することができる。
【００１４】
上記画素に映像信号を書き込むためのサンプリングパルスのパルス幅を制御する構成に
おいて、好ましくは、クロック信号に基づいて順次出力信号を生成するシフトレジスタ部
と、最終段部分の画素への映像信号の書き込みの再に作動する制御信号を出力する第２制
御部とをさらに備え、シフトレジスタ部により供給される出力信号と第２制御部により供
給される駆動信号とに基づいて、最終段部分の画素に映像信号を書き込むためのサンプリ
ングパルスを最終段部分以外の画素に映像信号を書き込むためのサンプリングパルスより
も短くするように構成されている。このように構成すれば、第２制御部から出力される駆
動信号に基づいて最終段部分の画素に対する書き込み期間を最終段部分以外の画素に対す
る書き込み期間よりも短くすることができるので、表示部の額縁領域の平面積を大きくす
ることなく、最終段部分の画素と最終段部分以外の画素との間に輝度差が生じるのを抑制
することができる。
【００１５】
この場合、好ましくは、シフトレジスタ部により供給される出力信号と第２制御部によ
り供給される駆動信号とが入力されるＡＮＤ回路をさらに備え、最終段部分の画素に映像
信号を書き込む際に、ＡＮＤ回路において、駆動信号と出力信号との論理積をとることに
よってサンプリングパルスを生成するように構成され、最終段部分の画素に映像信号を書
き込む際にＡＮＤ回路に入力される駆動信号を作動させることにより、最終段部分の画素
に映像信号を書き込むためのサンプリングパルスを最終段部分以外の画素に映像信号を書
き込むためのサンプリングパルスよりも短くするように構成されている。このように構成
すれば、出力信号を作動させた場合にのみ、ＡＮＤ回路による出力信号との論理積により
サンプリングパルスのパルス幅が変更されるので、容易に最終段部分の画素に対する書き
込み期間のみを短くする制御を行うことができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、複数の画素毎に１つの画素ブロ
ックが構成されているとともに、画素ブロック毎に映像信号の書き込みが行われるように
構成され、最終段部分の画素は、１水平期間における最後に書き込みが行われる画素ブロ
ック内の全ての画素であり、最終段の画素ブロックに対する映像信号の書き込み期間を、
最終段以外の画素ブロックに対する映像信号の書き込み期間よりも短くするように構成さ
れている。このように構成すれば、複数の画素毎に映像信号の書き込みを行うブロック順
次方式を採用した場合においても、最終段の画素ブロックに対する映像信号の書き込み期
間を最終段以外の画素ブロックに対する映像信号の書き込み期間よりも短くすることがで
きる。したがって、ブロック順次駆動により映像信号を書き込む構成であっても、最終段
ブロックに対応する領域に輝度差が発生するのを抑制することができる。また、この場合
、複数のダミー画素からなるダミー画素ブロックを設けなければならない従来の構成に比
べて、第１制御部または第２制御部の制御のみにより表示部に発生する輝度差を抑制する
ことができるので、その結果、表示部の額縁領域の平面積が大きくなるのをより効果的に
抑制することができる。
【００１７】
この発明の第２の局面による電子機器は、請求項１〜７のいずれか１項に記載の表示装
置を備える。このように構成すれば、表示部の額縁面積を大きくすることなく表示品位の
高い画像を表示することが可能な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である
。図２〜図６は、本発明の第１実施形態による液晶表示装置の詳細な構成を説明するため
の図である。図７は、本発明の第１実施形態による液晶表示装置の映像信号書き込み時に
おけるタイミングチャートである。まず、図１〜図７を参照して、本発明の第１実施形態
による液晶表示装置１００の構成について説明する。なお、第１実施形態では、表示装置
の一例である液晶表示装置に本発明を適用した場合について説明する。
【００２０】
第１実施形態による液晶表示装置１００は、図１に示すように、表示画面部１と、駆動
ＩＣ２と、Ｖドライバ３と、Ｈドライバ４と、バックライト５とを備えている。表示画面
部１には、複数の画素１ａがマトリックス状に配置されている。なお、図１は、図面の簡
略化のために３画素分の画素１ａを図示している。なお、表示画面部１および駆動ＩＣ２
は、本発明の「表示部」の一例である。
【００２１】
駆動ＩＣ２は、液晶表示装置１００全体を駆動するための機能を有する。Ｖドライバ３
およびＨドライバ４には、それぞれ、複数のゲート線３ａおよびデータ線４ａが接続され
ている。また、ゲート線３ａおよびデータ線４ａは、互いに直交するように配置されてい
る。Ｖドライバ３は、ゲート線３ａの駆動回路としての機能を有する。また、Ｈドライバ
４は、データ線４ａを介して、後述する画素電極１ｃに映像信号を順次供給する機能を有
する。また、バックライト５は、画素１ａの透過領域の光源として構成されている。また
、データ線４ａは、本発明の「信号線」の一例である。
【００２２】
また、各画素１ａは、画素トランジスタ１ｂ（ＴＦＴ）と、画素電極１ｃと、共通電極
１ｄと、保持容量１ｅとにより構成されている。画素トランジスタ１ｂのドレイン領域Ｄ
は、データ線４ａに接続されているとともに、画素トランジスタ１ｂのソース領域Ｓは、
画素電極１ｃと保持容量１ｅの一方の電極とに接続されている。また、画素トランジスタ
１ｂのゲートＧは、ゲート線３ａに接続されている。また、共通電極１ｄと保持容量１ｅ
の他方の電極とは、それぞれ、後述するＣＯＭ／ＤＳＤドライバ２ｃに接続されている。
【００２３】
また、図２に示すように、Ｈドライバ４は、スキャン方向制御部４ｂと複数のシフトレ
ジスタ部４ｃ（第１実施形態ではｎ個（ｎ＝１，２・・・））とを備えている。スキャン
方向制御部４ｂは、１つのインバータ４ｄと、複数のスイッチ部４ｅとを含んでいる。ま
た、スキャン方向制御部４ｂは、駆動ＩＣ２から供給される直流のＣＳＨ信号に基づいて
、サンプリングパルス（ＳＰ１、ＳＰ２、・・・ＳＰｎ）が出力する順（走査する方向）
を制御可能なように構成されている。
【００２４】
具体的には、たとえば、スキャン方向制御部４ｂにＨレベルのＣＳＨ信号が供給された
場合、スイッチ部４ｅのオンオフの状態は図２のようになる。つまり、ＳＴＨ信号は、初
段のシフトレジスタ部４ｃとして図中のシフトレジスタ部（１）に供給されるとともに、
シフトレジスタ部（１）からＳＲ１信号が出力される。そして、次段のシフトレジスタ部
４ｃ（シフトレジスタ部（２））にＳＲ１信号が入力されるとともに、ＳＲ２信号が出力
される。そして、ＳＲ２信号が次段のシフトレジスタ部４ｃに供給されるように構成され
ている。つまり、前段のシフトレジスタ部４ｃから出力された信号（ＳＲ１、ＳＲ２・・
・）が、順次次段のシフトレジスタ部４ｃに供給されていくように構成されている。そし
て、ＳＲ信号が供給されたシフトレジスタ部４ｃから、図中の矢印Ａ方向の順にサンプリ
ングパルス（ＳＰ１、ＳＰ２・・・ＳＰｎ）が順次出力されるように構成されている。
【００２５】
また、スキャン方向制御部４ｂにＬレベルのＣＳＨ信号が供給された場合、スイッチ部
４ｅのオンオフの状態は図２の反対の状態になる。つまり、ＳＴＨ信号は、初段のシフト
レジスタ部４ｃとして図中のシフトレジスタ部（ｎ）に供給されるとともに、シフトレジ
スタ部（ｎ）からＳＲｎ信号が出力される。そして、次段のシフトレジスタ部４ｃ（シフ
トレジスタ部（ｎ−１））（図示せず）にＳＲｎ信号が入力するとともに、シフトレジス
タ部（ｎ−１）からＳＲｎ−１信号が出力される。そして、ＳＲｎ−１信号が次段のシフ
トレジスタ部４ｃに供給されるように構成されている。これにより、上記の場合と同様に
、前段のシフトレジスタ部４ｃから出力されたＳＲ信号が次段のシフトレジスタ部４ｃに
供給され、ＳＲ信号が供給されたシフトレジスタ部４ｃから図中の矢印Ｂ方向の順にサン
プリングパルス（ＳＰｎ・・・ＳＰ２、ＳＰ１）が順次出力されるように構成されている
。
【００２６】
また、各シフトレジスタ部４ｃは、シフトレジスタ４ｆと、反転信号生成回路４ｇと、
整形回路４ｈとを備えている。反転信号生成回路４ｇは、駆動ＩＣ２から供給されるクロ
ック信号から互いに反転する２相のクロック信号（ＣＫＨ信号および／ＣＫＨ信号）を生
成するとともに、シフトレジスタ４ｆに供給するように構成されている。また、各段のシ
フトレジスタ４ｆは、全て同様の回路構成である一方で、奇数段のシフトレジスタ４ｆ（
図３参照）には、一方のクロック信号入力部にＣＫＨ信号が供給されるとともに、他方の
クロック信号入力部に／ＣＫＨ信号が供給されるように構成されている。また、偶数段の
シフトレジスタ４ｆ（図４参照）には、一方のクロック信号入力部に／ＣＫＨ信号が供給
されるとともに、他方のクロック信号入力部にＣＫＨ信号が供給されるように構成されて
いる。
【００２７】
また、図３および図４に示すように、反転信号生成回路４ｇは、７つのインバータ４ｉ
により構成されているとともに、このうち２つのインバータ４ｉによりラッチ回路４ｊが
構成されている。また、ラッチ回路４ｊの一方の入力側には、インバータ４ｉの出力側が
接続されているとともに、このインバータ４ｉの入力側には、もう１つのインバータ４ｉ
の出力側が接続されている。また、ラッチ回路４ｉの他方の入力側には、１つのインバー
タ４ｉの出力側が接続されている。また、ラッチ回路４ｊの２つの出力側に、それぞれ１
つずつインバータ４ｉの入力側が接続されている。
【００２８】
また、シフトレジスタ４ｆは、インバータ４ｋと、インバータ４ｌおよび４ｍにより構
成されたラッチ回路４ｎとにより構成されている。ここで、インバータ４ｋおよび４ｌは
、クロック信号に基づいて出力が制御されるクロックドインバータにより構成されている
。また、シフトレジスタ４ｆの入力側（インバータ４ｋの入力側（図中のｉｎ））には、
駆動ＩＣ２から出力されるＳＴＨ信号または前段のシフトレジスタ部４ｃから出力される
ＳＲ信号（図２のＳＲ１、ＳＲ２、・・・）のいずれかが供給されるように構成されてい
る。また、インバータ４ｋの出力側とラッチ回路４ｎの入力側とは接続されている。また
、反転信号生成回路４ｇにより生成された２相のクロック信号が、それぞれ、シフトレジ
スタ４ｆの各インバータ４ｋおよび４ｌ（クロックドインバータ）に入力されるように構
成されている。
【００２９】
また、整形回路４ｈは、シフトレジスタ４ｆからの出力信号（図２のＳＰ１ａ、ＳＰ２
ａ、・・・）を整形するとともに、サンプリングパルス（図２のＳＰ１、ＳＰ２、・・・
）として後述するスイッチ部７（図５参照）に出力されるように構成されている。また、
シフトレジスタ４ｆからの出力信号は、サンプリングパルスとして出力されるとともに、
ＳＲ信号（図２のＳＲ１、ＳＲ２、・・・）として次段のシフトレジスタ部４ｃにも出力
されるように構成されている。なお、サンプリングパルスとは、後述するスイッチ部７（
図５参照）のオンオフを制御するための信号である。
【００３０】
また、図５に示すように、表示画面部１内において、ｎ個の画素１ａ毎に１つの画素ブ
ロックが構成されている。具体的には、表示画面部１の縁部分に、ｎ本からなる映像信号
線６が配線されているとともに、各映像信号線６（ｎ本）と、１ブロック内の各画素１ａ
（ｎ個）に対応するデータ線４ａとがスイッチ部７（ＨＳＷ）を介して互いに接続されて
いる。そして、１ブロック内の各画素１ａに対応するｎ個のスイッチ部７は、Ｈドライバ
４から出力されたサンプリングパルス（ＳＰ１、ＳＰ２、・・・）によりオンオフ制御さ
れるように構成されている。つまり、１つのサンプリングパルスによりｎ個のスイッチ部
７が同時にオン状態になるとともに、ｎ本の映像信号線６から各スイッチ部７を介して画
素電極１ｃに映像信号が供給されるように構成されている。以上により、第１実施形態に
おける液晶表示装置１００は、各ブロック毎に書き込みを行うブロック順次書き込み方式
により映像信号の書き込みを行うように構成されている。
【００３１】
また、図６に示すように、駆動ＩＣ２は、ソースドライバ２ａと、タイミングコントロ
ーラ２ｂと、ＣＯＭ／ＤＳＤドライバ２ｃと、ＤＣ／ＤＣコンバータ２ｄと備えている。
ソースドライバ２ａは、外部モジュール（図示せず）側から供給されたシリアルのデータ
信号（図６のＤＡＴＡ）をパラレル信号に変換するとともに、各映像信号線６に出力する
機能を有する。タイミングコントローラ２ｂは、外部から基本クロック（Ｄｏｔ  Ｃｌｏ
ｃｋ）および制御信号が供給されるとともに、基本クロックを分周して各部に供給する機
能を有する。また、タイミングコントローラ２ｂは、基本クロックおよび制御信号に基づ
いて生成されたＶスキャナ駆動信号（ＣＫＶ，ＳＴＶ、ＥＮＢ、ＣＳＶ）をＶドライバ３
に供給するとともに、基本クロックおよび制御信号に基づいて生成されたＨスキャナ駆動
信号（ＣＫＨ、ＳＴＨ、ＣＳＨ）をＨドライバ４に供給するように構成されている。なお
、タイミングコントローラ２ｂは、本発明の「第１制御部」の一例である。
【００３２】
ここで、第１実施形態では、タイミングコントローラ２ｂは、Ｈドライバ４（図１参照
）に供給するクロック信号（ＣＫＨ）のタイミングを変更可能なように構成されている。
具体的には、図７に示すように、Ｈドライバ４内において、最終段の画素ブロックの書き
込みに対応するサンプリングパルス（ＳＰｎ信号）を生成する際にのみ、クロック信号（
ＣＫＨ）の周期を小さくするように構成されている。つまり、通常Ｈドライバ４に供給さ
れるクロック信号（ＣＫＨ）は、半周期が期間Ｔ１になるように構成されているのに対し
て、最終段の画素ブロックの書き込みに対応するＳＰｎ信号を生成する際にのみ、半周期
が期間Ｔ１よりも小さい期間Ｔ２になるように構成されている。これにより、最終段以外
の画素ブロックの書き込みに対応するサンプリングパルス（ＳＰ１、ＳＰ２、・・・、Ｓ
Ｐ（ｎ−１））は期間ｔ１になるように生成されるのに対して、最終段の画素ブロックの
書き込みに対応するサンプリングパルス（ＳＰｎ）は、期間ｔ１よりも短い期間ｔ２にな
るように生成されるように構成されている。以上により、最終段の画素ブロック内の画素
１ａに対する映像信号の書き込み期間（ｔ２）が、最終段以外の画素ブロック内の画素１
ａに対する映像信号の書き込み期間（ｔ１）よりも短くなるように構成されている。
【００３３】
また、図６に示すように、ＣＯＭ／ＤＳＤドライバ２ｃは、ＣＯＭ信号（共通電位信号
）を、共通電極１ｄおよび保持容量１ｅの他方側の電極（図１参照）に供給する機能を有
する。また、ＣＯＭ／ＤＳＤドライバ２ｃは、データ線４ａを基準の電位に保持するため
の信号（ＤＳＤ信号）を供給する機能を有する。また、ＤＣ／ＤＣコンバータ２ｄは、電
源電圧を増幅するとともに各部に供給する機能を有する。また、ＤＣ／ＤＣコンバータ２
ｄは、パネル電源を表示画面部１に供給する機能を有する。
【００３４】
図８は、本発明の第１実施形態による液晶表示装置に対する比較例について説明するた
めの図である。次に、図２、図５、図７および図８を参照して、本発明の第１実施形態に
よる液晶表示装置１００における動作について説明する。
【００３５】
まず、図７に示すように、ＳＴＨ信号（図２参照）が駆動ＩＣ２からスキャン方向制御
部４ｂを介して初段のシフトレジスタ部４ｃ（図２のシフトレジスタ部（１））に供給さ
れる。そして、ＳＴＨ信号が供給された状態でのクロック信号の最初の立ち下がりに同期
して、初段のシフトレジスタ部４ｃからＳＲ１信号およびＳＰ１ａ信号（出力信号）が出
力される。このとき、ＳＲ１信号はスキャン方向制御部４ｂを介して次段のシフトレジス
タ部４ｃ（図２のシフトレジスタ部（２））に入力される。また、ＳＰ１ａ信号は、整形
回路４ｈに入力されるとともに、整形回路４ｈにより整形されてサンプリングパルス（Ｓ
Ｐ１信号）として出力される。そして、ＳＰ１信号は、初段の画素ブロックに対応するｎ
個のスイッチ部７（図５参照）に供給されるとともに、ＳＰ１信号に対応するｎ個のスイ
ッチ部７が期間ｔ１の間オン状態となる。つまり、この期間ｔ１が初段の画素ブロック内
の画素１ａへの映像信号の書き込み期間となる。
【００３６】
また、初段の画素ブロックへの映像信号の書き込みが行われている状態で、クロック信
号の最初の立ち上がりに同期して、次段のシフトレジスタ部４ｃ（図２のシフトレジスタ
（２））からＳＲ２信号およびＳＰ２ａ信号が出力される。そして、ＳＰ２ａ信号が整形
回路４ｈを介してＳＰ２信号として出力されるとともに、次段の画素ブロックに対応する
ｎ個のスイッチ部７がオン状態となる。なお、このとき、ＳＰ１信号はまだ供給されてい
る状態であり、初段の画素ブロックと次段の画素ブロックは、互いに映像信号線６（図５
参照）を介して接続された状態となる。
【００３７】
そして、クロック信号の次の立ち下がりに同期して、ＳＰ１信号がオフ状態となるとと
もに、シフトレジスタ部４ｃ（３）（図示せず）からＳＰ３信号（期間ｔ１）が出力され
る。このように、画素ブロックは、それぞれ、期間ｔ１（クロック信号（ＣＫＨ）の１周
期分）の間オン状態になるとともに、各画素ブロックは、クロック信号の半周期分の間次
段の画素ブロックと接続状態となる。また、このとき、映像信号線６からは、クロック信
号の半周期分（ｔ１／２）の期間毎に、各画素ブロックに対応する映像信号（図のＶｉｄ
ｅｏ１、Ｖｉｄｅｏ２、・・・）が順次出力されるとともに、順次対応する画素ブロック
内の各画素１ａに供給される。
【００３８】
ここで、ＳＰ１信号の後半周期に対応する期間では次段の画素ブロックと接続状態とな
ることから、対応するデータ線４ａの電位（図７のＶＤ１）は、まだ映像信号が書き込ま
れていない次段の画素ブロックのデータ線４ａとの間に発生した電位差に引っ張られるよ
うにして一時的に低下（図７の矢印Ｃ方向に低下）する。そして、ＳＰ１信号がオフ状態
になるまでの期間にわたって再度上昇する。また、ＳＰ１信号が供給されてスイッチ部７
がオン状態に切り替わる際に、データ線４ａとＣＯＭ配線およびＳＣ配線（保持容量１ｅ
の他方側の電極の配線（図示せず））との間に寄生容量が発生して共通電極１ｄの電位が
変動（図７の矢印Ｄ方向に変動）するとともに、変動した共通電極１ｄの電位は、その後
、スイッチ部のオン期間中に元の電位に戻る方向（矢印Ｄと反対方向）に移行する。
【００３９】
以上のようなデータ線４ａの電位の低下（図７の矢印Ｃ）および共通電極１ｄの電位の
変動（図７の矢印Ｄ）に起因して、期間ｔ１の書き込み期間における初段の画素ブロック
に対する映像信号の書き込みの度合いは、目標到達電位に達しない程度となる。なお、２
段目の画素ブロックから（ｎ−１）段目の画素ブロックにおける映像信号の書き込みの度
合いにおいても、初段の画素ブロックと同様に、データ線４ａの電位の低下および共通電
極１ｄの電位の変動に起因して、目標到達電位に達しない程度（図７のＶＤ２〜ＶＤ（ｎ
−１））となる。
【００４０】
これに対して、最終段の画素ブロックのみは、映像信号の書き込み時に互いに接続状態
となる次段の画素ブロックが存在しないことにより、データ線４ａの電位の低下は存在し
ない（図７のＥ）。また、共通電極１ｄの電位の変動も存在しないので、共通電極１ｄの
電位が元の電位への戻る度合いも前段の画素ブロックに比べてより大きくなる（図７の幅
Ｆ分だけ戻る度合いが大きくなる）。したがって、最終段の画素ブロックのみ映像信号が
より十分に書き込める状態となる。
【００４１】
ここで、第１実施形態では、駆動ＩＣ２の制御により、映像信号の書き込み時における
最終段部分のデータ線４ａの到達電位（図７のＶＤ（ｎ））と最終段部分以外のデータ線
４ａの到達電位（図７のＶＤ１〜ＶＤ（ｎ−１））とが略同じ大きさになるように、最終
段部分の画素ブロックに対する映像信号の書き込み期間が調整される。具体的には、タイ
ミングコントローラ２ｂにより、最終段の画素ブロックの書き込みに対応するサンプリン
グパルス（ＳＰｎ信号）を生成する際にのみ、クロック信号（ＣＫＨ）の周期を、期間Ｔ
１よりも短い期間Ｔ２になるように調整される。そして、これに伴い、最終段の画素ブロ
ックに対応するサンプリングパルス（ＳＰｎ）も同様に期間（Ｔ１−Ｔ２）の分だけ短く
なる。これにより、最終段の画素ブロック内の画素１ａに対する映像信号の書き込み期間
（ｔ２）も、最終段以外の画素ブロック内の画素１ａに対する映像信号の書き込み期間（
ｔ１）より期間（Ｔ１−Ｔ２）分だけ短くなることにより、最終段の画素ブロックに対応
するデータ線４ａの到達電位（ＶＤｎ）と、最終段以外の画素ブロックに対応するデータ
線４ａの到達電位（ＶＤ１〜ＶＤ（ｎ−１））とが略同じ大きさになる。すなわち、最終
段の画素ブロックの到達電位も目標到達電位に達しない程度となる。
【００４２】
これに対して、図８に示す比較例では、データ線４ａの電位の低下が発生しない（図８
のＥ）とともに、共通電極１ｄの電位の変動が存在しない。そして、最終段の画素ブロッ
クも含めた全ての画素ブロックに対して同様の書き込み期間（ｔ１）が設けられているた
めに、最終段の画素ブロックに対して映像信号の書き込みがより十分に行われる。つまり
、最終段の画素ブロックにおけるデータ線４ａの電位は、最終段以外の画素ブロックにお
けるデータ線４ａ比べてより高電位にまで到達する（図８のＧ）ことになる。したがって
、その分最終段ブロックに対応する領域だけ輝度差が発生する。
【００４３】
図９および図１０は、それぞれ、本発明の第１実施形態による液晶表示装置を用いた電
子機器の一例および他の例を説明するための図である。次に、図９および図１０を参照し
て、本発明の第１実施形態による液晶表示装置１００を用いた電子機器について説明する
。
【００４４】
本発明の第１実施形態による液晶表示装置１００は、図９および図１０に示すように、
携帯電話５０およびＰＣ（パーソナルコンピュータ）６０などに用いることが可能である
。図９の携帯電話５０においては、表示画面５０ａに本発明の第１実施形態における液晶
表示装置１００が用いられる。また、図１０のＰＣ６０においては、キーボード６０ａな
どの入力部および表示画面６０ｂなどに用いることが可能である。また、周辺回路を液晶
パネル内の基板に内蔵することにより部品点数を大幅に減らすとともに、装置本体の軽量
化および小型化を行うことが可能になる。
【００４５】
第１実施形態では、上記のように、駆動ＩＣ２の制御により、最終段ブロックの画素１
ａに対する映像信号の書き込み期間を、最終段ブロック以外の画素１ａに対する映像信号
の書き込み期間よりも短くするように構成することによって、最終段ブロックの画素１ａ
への書き込み期間が最終段ブロック以外の画素１ａへの書き込み期間よりも短くなった分
、最終段ブロックの画素１ａのみに書き込みが行われすぎることを抑制することができる
ので、最終段ブロックの画素１ａに対する映像信号の書き込み度合いと最終段ブロック以
外の画素１ａに対する映像信号の書き込み度合いを同程度にすることができる。したがっ
て、最終段ブロックの画素１ａと最終段ブロック以外の画素１ａとの間に輝度差が生じる
ことを抑制することができるので、画像の表示品位が損なわれるのを抑制することができ
る。また、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設けることなく、
駆動ＩＣ２の制御のみによって最終段ブロックの画素１ａと最終段ブロック以外の画素１
ａとの間に輝度差が生じるのを抑制することができるので、表示画面部１の額縁領域の平
面積を大きくすることなく最終段ブロックの画素１ａと最終段ブロック以外の画素１ａと
の間に輝度差が生じるのを抑制することができる。
【００４６】
また、上記第１実施形態では、駆動ＩＣ２の制御により、映像信号の書き込み時におけ
る最終段ブロックのデータ線４ａの到達電位と最終段ブロック以外のデータ線４ａの到達
電位とが略同じ大きさになるように、最終段ブロックの画素１ａに対する映像信号の書き
込み期間を調整するように構成することによって、映像信号の書き込み時に、最終段ブロ
ックの画素１ａに対する映像信号の書き込みの度合いが最終段ブロック以外の画素１ａに
対する映像信号の書き込みの度合いと略同程度となるので、最終段ブロックの画素１ａと
最終段ブロック以外の画素１ａとの間に輝度差が生じるのを確実に抑制することができる
。
【００４７】
また、上記第１実施形態では、駆動ＩＣ２により、最終段ブロックの画素１ａに映像信
号を書き込むためのサンプリングパルス（ＳＰｎ）が、最終段ブロック以外の画素１ａに
映像信号を書き込むためのサンプリングパルス（ＳＰ１〜ＳＰ（ｎ−１））よりも短くな
るように制御されることにより、最終段ブロックの画素１ａに対する映像信号の書き込み
期間（ｔ２）が、最終段ブロック以外の画素１ａに対する映像信号の書き込み期間（ｔ１
）よりも短くなる。このように構成することによって、映像信号を書き込むためのサンプ
リングパルスのパルス幅を制御することにより、容易に最終段ブロックの画素１ａに対す
る書き込み期間を最終段ブロック以外の画素１ａに対する書き込み期間よりも短くするこ
とができる。
【００４８】
また、上記第１実施形態では、タイミングコントローラ２ｂにより、最終段ブロックの
画素１ａに映像信号を書き込む際のクロック信号の周期を、最終段ブロック以外の画素１
ａに映像信号を書き込む際のクロック信号の周期よりも短くするように変更することによ
って、最終段ブロックの画素１ａに対応するサンプリングパルス（ＳＰｎ）を最終段ブロ
ック以外の画素１ａに対応するサンプリングパルス（ＳＰ１〜ＳＰ（ｎ−１））よりも短
くする。このように構成することによって、クロック信号のタイミングを変更することの
みによって最終段ブロックの画素１ａに対する書き込み期間を最終段ブロック以外の画素
１ａに対する書き込み期間よりも短くすることができる。すなわち、表示画面部１の額縁
領域の平面積を大きくすることなく、最終段ブロックの画素１ａと最終段ブロック以外の
画素１ａとの間に輝度差が生じるのを抑制することができる。
【００４９】
また、上記第１実施形態では、ブロック順次駆動により映像信号を書き込む液晶表示装
置に本発明を適用することによって、複数のダミー画素からなるダミー画素ブロックを設
けなければならない従来の構成に比べて、駆動ＩＣ２の制御のみにより表示画面部１に発
生する輝度差を抑制することができるので、その結果、表示画面部１の額縁領域の平面積
が大きくなるのをより効果的に抑制することができる。
【００５０】
（第２実施形態）
図１１は、本発明の第２実施形態による液晶表示装置の構成を説明するための図である
。図１２は、本発明の第２実施形態による液晶表示装置の動作を説明するためのタイミン
グチャートである。図６、図１１および図１２を参照して、第２実施形態による液晶表示
装置２００では、クロック信号の周期を変更することによりＳＰｎ信号のパルス幅を短く
するように制御される第１実施形態とは異なり、ＳＰｎ信号と論理積を取ることによりＳ
Ｐｎ信号のパルス幅を短くするような駆動信号を供給する例について説明する。
【００５１】
本発明の第２実施形態による液晶表示装置２００では、図１１に示すように、Ｈドライ
バ４内において、各々のシフトレジスタ部４ｃの出力側（図中のｏｕｔ）と整形回路４ｈ
の入力側との間にＡＮＤ回路４ｑが配置されているとともに、シフトレジスタ部４ｃの出
力側とＡＮＤ回路４ｑの一方の入力側とが接続されている。
【００５２】
また、第２実施形態における液晶表示装置２００の駆動ＩＣ２０（図６参照）は、タイ
ミングコントローラ２０ｂを備えるとともに、タイミングコントローラ２０ｂにおいて駆
動信号（ＳＰＥＮＢ（図６参照））が生成されるように構成されている。なお、第２実施
形態における駆動ＩＣ２０のその他の構成は、第１実施形態の駆動ＩＣ２の構成と同様で
ある。なお、タイミングコントローラ２０ｂは、本発明の「第２制御部」の一例である。
【００５３】
ここで、第２実施形態では、ＡＮＤ回路４ｑの他方の入力側には、タイミングコントロ
ーラ２０ｂにより生成された駆動信号が供給されるように構成されている。これにより、
シフトレジスタ部４ｃからの出力信号（ＳＰ１ａ、ＳＰ２ａ、・・・ＳＰ（ｎ）ａ）とタ
イミングコントローラ２０ｂからのＳＰＥＮＢ信号との論理積をとることによってサンプ
リングパルス（ＳＰ１、ＳＰ２、・・・、ＳＰｎ）が生成されるように構成されている。
【００５４】
具体的には、図１２に示すように、映像信号の書き込み時において、初段から最終段の
前段までの各画素ブロックに対応するサンプリングパルス（ＳＰ１〜ＳＰ（ｎ−１））を
生成する際には、ＨレベルのＳＰＥＮＢ信号が供給され続ける。これにより、ＳＰ１信号
からＳＰ（ｎ−１）信号は、全てＳＰａ信号（ＳＰ１ａ〜ＳＰ（ｎ−１）ａ）と同じパル
ス幅（期間ｔ１）になるように生成される。
【００５５】
ここで、第２実施形態では、最終段の画素ブロックへの書き込みに対応するサンプリン
グパルス（ＳＰｎ）を生成する際には、タイミングコントローラ２０ｂ（図６参照）によ
り、ＳＰ（ｎ）信号が期間ｔ１よりも短い期間ｔ２の間出力された時点でオフ状態になる
タイミングでＳＰＥＮＢ信号がＬレベルに切り替えられる。これにより、最終段の画素ブ
ロック内の画素１ａに対する映像信号の書き込み期間（ｔ２）が、最終段以外の画素ブロ
ック内の画素１ａに対する映像信号の書き込み期間（ｔ１）よりも短くなる。そして、上
記第１実施形態と同様に、最終段の画素ブロックに対応するデータ線４ａの到達電位（Ｖ
Ｄｎ）と、最終段以外の画素ブロックに対応するデータ線４ａの到達電位（ＶＤ１〜ＶＤ
（ｎ−１））とが略同じ大きさになる。すなわち、最終段の画素ブロックの到達電位のみ
が大きくなることなく、目標到達電位に達しない程度となる。なお、第２実施形態のその
他の構成は第１実施形態の構成と同様である。
【００５６】
第２実施形態では、上記のように、駆動ＩＣ２の制御により、シフトレジスタ部４ｃに
より供給される出力信号（ＳＰａ信号）とタイミングコントローラ２０ｂにより供給され
る駆動信号（ＳＰＥＮＢ）とに基づいて、最終段ブロックの画素１ａに映像信号を書き込
むためのサンプリングパルス（ＳＰｎ）を最終段ブロック以外の画素１ａに映像信号を書
き込むためのサンプリングパルス（ＳＰ１〜ＳＰ（ｎ−１））よりも短くするように構成
することによって、タイミングコントローラ２０ｂから出力される駆動信号により最終段
ブロックの画素１ａに対する書き込み期間（ｔ２）を最終段ブロック以外の画素１ａに対
する書き込み期間（ｔ１）よりも短くすることができる。すなわち、表示画面部１の額縁
領域の平面積を大きくすることなく、最終段ブロックの画素１ａと最終段ブロック以外の
画素１ａとの間に輝度差が生じるのを抑制することができる。
【００５７】
また、第２実施形態では、駆動ＩＣ２の制御によって、最終段ブロックの画素１ａに映
像信号を書き込む際にＡＮＤ回路４ｑに入力される駆動信号（ＳＰＥＮＢ）をＨレベルか
らＬレベルに切り替えることにより、最終段ブロックの画素１ａに対応するサンプリング
パルス（ＳＰｎ）が最終段ブロック以外の画素１ａに対応するサンプリングパルス（ＳＰ
１〜ＳＰ（ｎ−１））よりも短くなるように制御される。このように構成することによっ
て、ＳＰＥＮＢ信号をＨレベルからＬレベルに切り替えた場合にのみ、ＡＮＤ回路４ｑに
よりＳＰａ信号との論理積によってサンプリングパルスのパルス幅を変更することができ
るので、容易に最終段ブロックの画素１ａに対する書き込み期間を短くする制御を行うこ
とができる。
【００５８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと
考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範
囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００５９】
たとえば、上記第１および第２実施形態では、複数の画素毎に書き込みを行うブロック
順次書き込み方式に本発明を適用する例を示したが、本発明はこれに限らず、各画素毎に
書き込みを行う点順次書き込み方式にも適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の第１実施形態による液晶表示装置のＨドライバについて説明するための回路図である。
【図３】本発明の第１実施形態による液晶表示装置のＨドライバについて説明するための回路図である。
【図４】本発明の第１実施形態による液晶表示装置のＨドライバについて説明するための回路図である。
【図５】本発明の第１実施形態による液晶表示装置のスイッチ部について説明するための回路図である。
【図６】本発明の第１実施形態による液晶表示装置の駆動ＩＣの構成について説明するためのブロック図である。
【図７】本発明の第１実施形態による液晶表示装置における書き込み動作を説明するためのタイミングチャートである。
【図８】本発明の第１実施形態による液晶表示装置における書き込み動作に対する比較例について説明するためのタイミングチャートである。
【図９】本発明の第１実施形態による液晶表示装置を備えた電子機器について説明する図である。
【図１０】本発明の第１実施形態による液晶表示装置を備えた電子機器について説明する図である。
【図１１】本発明の第２実施形態によるＨドライバについて説明するためのブロック図である。
【図１２】本発明の第２実施形態による液晶表示装置の書き込み動作を説明するためのタイミングチャートである。
【符号の説明】
【００６１】
１              表示画面部（表示部）
１ａ            画素
２              駆動ＩＣ（駆動制御部）
２ｂ            タイミングコントローラ（第１制御部）
４ａ            データ線（信号線）
４ｃ            シフトレジスタ部
４ｑ            ＡＮＤ回路
２０ｂ          タイミングコントローラ（第２制御部）
５０            携帯電話（電子機器）
６０            ＰＣ（電子機器）
１００、２００  液晶表示装置
【図１】
2009229821.tif 000003
【図２】
2009229821.tif 000004
【図３】
2009229821.tif 000005
【図４】
2009229821.tif 000006
【図５】
2009229821.tif 000007
【図６】
2009229821.tif 000008
【図７】
2009229821.tif 000009
【図８】
2009229821.tif 000010
【図９】
2009229821.tif 000011
【図１０】
2009229821.tif 000012
【図１１】
2009229821.tif 000013
【図１２】
2009229821.tif 000014