(57)【要約】【課題】    スイッチングノードにおいて接続された、ハイサイド制御用トランジスタ及びローサイド同期整流用トランジスタを備えてなる、スイッチングステージの同期整流回路におけるスイッチング損失を低減する回路を得る。【解決手段】    スイッチングステージは、入力電圧を受け取り、出力接点において制御された出力電圧を供給する。回路は、第１回路部及び第２回路部を備えている。第１回路部は、ローサイド同期整流用トランジスタのゲートにおける第１信号及び第１電圧の波形エッジを検知して、第１信号の波形エッジと第１電圧の波形エッジの間の遅延を決定する。第２回路部は、第１信号及び第１電圧を校正し、第１信号の波形エッジ及び第１電圧の波形エッジを、任意のオフセットと整合させ、電力損失を最小限に収める。【選択図】    図６
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【特許請求の範囲】
【請求項１】
スイッチングノードにおいて接続されたハイサイド制御用トランジスタ及びローサイド同期整流用トランジスタを備えてなる、スイッチングステージの同期整流回路におけるスイッチング損失を低減させ、このスイッチングステージは、入力電圧を受け取り、出力接点において制御された出力電圧を供給するようになっており、かつ、
ローサイド同期整流用トランジスタのゲートにおける第１信号、及び第１電圧の波形エッジを検知し、この第１信号の波形エッジと、この第１電圧の波形エッジの間の遅延を決定する第１回路部と、
前記第１信号及び前記第１電圧を校正し、前記第１信号の波形エッジ及び前記第１電圧の波形エッジを整合させる第２回路部とを備えてなる回路。
【請求項２】
スイッチングステージと並列接続された入力キャパシタと、スイッチングノードと出力接点の間に接続された出力インダクタと、出力電圧を有している出力接点に接続された出力キャパシタと、出力キャパシタと並列接続された負荷とを備えてなる、請求項１記載の回路。
【請求項３】
負荷、ライン、温度、パワーデバイスの変化に自己調整できるようになっている、請求項１記載の回路。
【請求項４】
前記第１電圧は、接地電圧よりも低圧になる必要のない、請求項１記載の回路。
【請求項５】
同期整流回路は、高速スイッチングする前記ローサイドトランジスタ、及び、このローサイドトランジスタのゲート信号が、前記第１電圧波形の立ち上がり及び立ち下がりエッジと整合される時に生じる最適なデッドタイムにおいて動作するようになっている、請求項１記載の回路。
【請求項６】
第１回路部は、前記ハイサイドトランジスタの第１制御信号と前記ローサイド同期整流用トランジスタの第２制御信号の間の遅延を最小化することにより、波形エッジを整合させ、それにより、前記デッドタイムを可及的にゼロに低減させるようになっている、請求項１記載の回路。
【請求項７】
前記第１電圧の立ち上がり及び立ち下がりエッジを検出するために、各エッジは、１組のエッジ検出回路を必要とする、請求項１記載の回路。
【請求項８】
前記第１信号の波形エッジと前記第１電圧の波形エッジの間にオーバーラップがない場合、第１信号、又は第１電圧の波形は調整されて、オーバーラップを導入し、オーバーラップがある場合、第１信号、又は第１電圧の波形は調整されて、オーバーラップを排除するようになっている、請求項１記載の回路。
【請求項９】
前記第１回路部は、前記第１信号及び第１電圧の波形エッジを検知する、少なくとも２つのエッジ検出回路と、
検知された波形エッジを処理する、少なくとも１つの遅延検知回路とを備えている、請求項１記載の回路。
【請求項１０】
前記少なくとも１つの遅延検知回路は、前記第１信号及び第１電圧の整合を最適化するために用いられる、請求項９記載の回路。
【請求項１１】
前記第２回路部は、処理された波形エッジを比較する、少なくとも１つのエッジ比較回路と、
波形エッジを調整するために、アップ・ダウンカウンタを有している、少なくとも１つのプリセッタブルカウンタ回路と、
立ち上がり及び立ち下がり波形エッジを調整するために、立ち上がり及び立ち下がりエッジ範囲選択制御回路とを備えている、請求項９記載の回路。
【請求項１２】
アップ・ダウンカウンタは、クロック／ＰＷＭサイクルごとに調整される、請求項１１記載の回路。
【請求項１３】
アップ・ダウンカウンタは、エッジ調整を最小化するためにプレロードが可能である、請求項１１記載の回路。
【請求項１４】
アップ・ダウンカウンタ値は、デコードされて、対応する遅延、又は対応する調整を選択するようになっている、請求項１１記載の回路。
【請求項１５】
波形エッジを設定するために、アップ・ダウンカウンタ値プレロード用の、立ち上がり及び立ち下がりエッジ範囲選択回路を備えている、請求項１１記載の回路。
【請求項１６】
前記第１電圧は、前記スイッチングノードにおける電圧及びハイサイドトランジスタのゲートにおける電圧から選択されている、請求項１記載の回路。
【請求項１７】
前記第１信号の波形エッジは、前記第１電圧の波形エッジと整合されるまで動作が続く、請求項１記載の回路。
【請求項１８】
速い動作の波形エッジを検知するために、検知接点において、第１接点及び第２接点の間に直列接続された２つのキャパシタを有する、分割キャパシタを備えている、請求項１記載の回路。
【請求項１９】
ＤＣ電圧値を維持するために、検知接点において、前記第１接点及び第２接点の間に直列接続された抵抗を有する、分割抵抗を備えている、請求項１８記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンバータ回路、より詳しくは、コンバータ回路における、ハイサイドＦＥＴとローサイドＦＥＴ間の導通を防止する、デッドタイムを低減する制御回路に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣ変換において、一般に、良いコンバータとは、変換効率に基づいて判断される。この効率は、コンバータにおいて、スイッチング損失やパワーデバイスのオン抵抗による損失等の電力損失が、いかに少ないかに応じて決定される。
【０００３】
同期整流回路は、制御が複雑であるにもかかわらず、スイッチング損失を低減させるために、広く普及している。同期整流回路においては、電力損失の主な原因の１つとして、ハイサイド／制御用トランジスタの制御と、ローサイド／同期整流用トランジスタの制御との間の遅延がある。
【０００４】
図１は、周知の、高速の同期整流降圧型（バック）コンバータ回路１０を示している。バックコンバータ回路１０は、スイッチングステージを備えており、スイッチングステージは、制御用パワーデバイスであるハイサイドトランジスタＱ1と、同期整流用パワーデバイスであるローサイドトランジスタＱ2とを備えており、このハイサイドトランジスタＱ1とローサイドトランジスタＱ2は、スイッチングノードで接続されている。スイッチングステージは、ＤＣ入力電圧ＶINを受け取り、出力接点において、良く制御されたＤＣ出力電圧ＶOを供給する。バックコンバータ回路１０は、スイッチングステージと並列接続されている入力キャパシタＣ1と、スイッチングノードと出力接点の間に接続されている出力インダクタＬと、ＤＣ出力電圧ＶOを有している出力接点に接続されている出力キャパシタＣ2とを備えている。負荷は、出力キャパシタＣ2と並列接続されている。
【０００５】
ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2は、従来どおり、パルス幅変調（ＰＷＭ）によってオンオフされるので、ハイサイドトランジスタＱ1がオンである時、ローサイドトランジスタＱ2はオフであり、ローサイドトランジスタＱ2がオンである時、ハイサイドトランジスタＱ1はオフである。パルス幅変調は制御され、たとえ、携帯型エレクトロニクスデバイスのバッテリーによって供給されるかもしれないＤＣ入力電圧ＶINが、経年、温度、パワーデマンド等によって変化しても、出力接点において所定のＤＣ出力電圧ＶOを維持する。
【０００６】
入力回路に短絡回路を発生させるおそれがあるので、ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2が同時にオンになる状態をなくすように気を付けなければいけない。従って、図２に示すように、ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2が両方オフである、一定のデッドタイムは常に供給される。このデッドタイムは、できる限り低減させることが望ましく、回路効率を増大させるためには、ゼロに近いほど好ましい。
【０００７】
図３に示す、デッドタイムを制御する従来の試みには、固定遅延の方法がある。この方法では、最適遅延は、ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2がオフである時、負荷、ライン、パワーデバイスによって変化させることができる。デッドタイムそのものを、与えられた条件ごとに、最適遅延を得るように調整することはできない。
【０００８】
図４に示すように、適応型制御方法は、固定遅延の方法よりもすぐれた制御方法であるが、負荷、ライン、温度に関する変化に対しては調整しない。
【０００９】
図５に示すように、予測型制御方法は、ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2を接続しているスイッチングノードにおける電圧ＶSWをモニタして、遅延が所定値に達するまで、遅延を継続して調整する。この方法において、電圧ＶSWは、接地電圧より低圧にならなくてはならず、固定電圧と比較される。電圧ＶSWは、最小電力損失で済むような最適遅延を生じるのに充分な負の電圧となる。電圧ＶSWコンパレータの遅延によって、この方法では、最適なデッドタイムを獲得しない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ローサイドゲートドライブ（ＬＧＤ）エッジ、及びスイッチングノード（ＶＳＷ）／ハイサイドゲートドライブ（ＨＧＤ）エッジを比較することによって、どのタイプの整流回路／パワーデバイスにも固定遅延を供給して、電力損失を低減させる最適なデッドタイムを獲得する、改善した解決法を提供することにある。
【００１１】
さらに、本発明の目的は、導通損失、逆回復損失、又は、貫通損失を低減、又は排除することである。
【課題を解決するための手段】
【００１２】
本発明によると、同期整流回路、又は、スイッチングノードにおいて接続されたハイサイド制御用トランジスタ、及びローサイド同期整流用トランジスタを備えているスイッチングステージにおけるスイッチング損失を低減する回路が提供される。スイッチングステージは、入力電圧を受け取り、出力接点において、制御された出力電圧を供給する。回路は、第１回路部及び第２回路部を備えている。第１回路部は、ローサイド同期整流用トランジスタのゲートにおける第１信号の波形エッジと、第１電圧の波形エッジとを検知し、第１信号の波形エッジと、第１電圧の波形エッジとの間の遅延を決定する。第２回路部は、第１信号及び第１電圧を校正し、第１信号の波形エッジ及び第１電圧の波形エッジを整合させる。
【００１３】
さらに最適化するために、回路は、固定遅延効果を発揮するべく、トリミングすることができる。このデッドタイム制御回路は、ハーフブリッジ、又は同期整流降圧型で用いる、全タイプのパワースイッチングデバイスに適用できる。
【００１４】
本発明の他の特徴及び利点については、添付の図面に基づいて、以下に説明するところにより、明らかになると思う。
【発明を実施するための最良の形態】
【００１５】
図１は、ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2のゲートに入力されるＰＷＭを示している。ハイサイドトランジスタＱ1への信号は、ＨＧＤで表され、ローサイドトランジスタＱ2への信号は、インバータ１２によって変換され、ＬＧＤで表され、図２では、ＬＧＤ波形として示されている。ハイサイドトランジスタＱ1及びローサイドトランジスタＱ2は、スイッチングノードで接続されている。
【００１６】
図２は、ＬＧＤ信号波形の立ち上がりエッジ及び立ち下がりエッジと、スイッチングノードにおける電圧ＶSW波形（ＶＳＷ）、及び／又は、ＨＧＤ信号波形の立ち上がりエッジ及び立ち下がりエッジの関係を示す図である。
【００１７】
図１に戻ると、本発明によれば、ローサイドトランジスタＱ2が例えば１ナノ秒以内のような高速でスイッチするために作られている、高速の同期整流降圧型（バック）コンバータにおいては、最適なデッドタイムは、ローサイドトランジスタＱ2のゲート信号が、電圧ＶSW波形（ＶＳＷ）、及び／又は、ＨＧＤ信号波形の立ち上がり／立ち下がりエッジと一致するときに起きる。
【００１８】
電圧ＶSW波形（ＶＳＷ）エッジ、及び／又は、ＨＧＤ信号波形エッジ、及び、ＬＧＤ信号波形エッジの同期化は、アナログ、又はデジタル位相同期回路（ＰＬＬ）を介して達成され、位相エラーを排除することができる。従って、図６に示すように、ＰＬＬ回路１５は、図１の回路に接続されており、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号の各エッジは、位相検出回路１組を必要とする。
【００１９】
電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号の立ち上がりエッジを用いると、例えば、図１及び図６における、ＬＧＤ信号波形、及び、電圧ＶSW波形（ＶＳＷ）、及び／又は、ＨＧＤ信号波形の間にオーバーラップがなければ、ＬＧＤ信号、及び、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号波形は、遅延回路１１及び１３によって調整され、オーバーラップを導入するだろう。オーバーラップがあるときは、ＬＧＤ信号、及び、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号波形は調整され、オーバーラップを排除するだろう。
【００２０】
同期整流回路の導通損失、又は逆回復損失は、２つの制御信号、すなわち、ＬＧＤ信号、及び、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号の同期整流回路制御信号をモニタすることにより処理される。図７に示すように、ＬＧＤ信号、及び、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号の両信号のエッジは、最初に回路２０の遅延検知部において検知され、次に校正部において校正される。最初に、遅延検知部において、遅延制御ループでのより良い調整を行うために、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号は、エッジ検出回路２２により検知され、オプションの遅延検知回路２６を介して処理され、ＬＧＤ信号は、エッジ検出回路２４により検知され、オプションの遅延検知回路２８を介して処理される。
【００２１】
校正部においては、エッジ比較回路３４及び３６が、遅延検知回路２６及び２８からの信号を相互に比較し、次に、エッジ比較回路３４はプリセッタブルアップ・ダウンカウンタ回路３８に、エッジ比較回路３６は、プリセッタブルアップ・ダウンカウンタ回路４０に、指令を出して、加算、又は減算のカウンタ処理を行う。カウンタ回路３８は、立ち上がり範囲選択回路４２から入力を受け取り、カウンタ回路４０は、立ち下がり範囲選択回路４４から入力を受け取る。
【００２２】
カウンタ回路３８及び４０は、エッジ調整動作を最小化するためにプレロードが可能であり、カウンタ回路３８のｎビットカウンタの出力は立ち上がりエッジｄｔ制御回路４６に、カウンタ回路４０のｎビットカウンタの出力は立ち下がりエッジｄｔ制御回路４８に転送される。このｎビットカウンタ値は、デコードされ、対応する遅延を選択する。回路２０の動作は、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号、及び、ＬＧＤ信号の両波形のエッジが整合されるまで続く。
【００２３】
回路２０は、２つの信号を比較して、タイミングの状況によって、遅延を低減、又は増大させる信号が発信される。遅延は、発信される信号によって調整される。この動作は、制御信号の立ち上がりエッジ及び立ち下がりエッジの両方で行われる。さらに、個々の遅延は、この自動校正に取り込まれ、検知される誤差を補正することとなる。
【００２４】
回路２０は、出力状況、つまり、負荷、ライン温度、及び／又は、パワーデバイスに関係しない、最適遅延を見つけ出す。遅延は、波形のエッジを検知する間、任意の遅延によって調整されることができる。回路２０が正確に動作するために、電圧ＶSW（ＶＳＷ）、及び／又は、ＨＧＤ信号がグランドレベルより下がる必要はない。
【００２５】
次に、同期整流コンバータの速い制御信号検知について述べる。
【００２６】
図８に示すように、直列接続されているキャパシタＣ０ａ及びＣ１ａを有し、ＬＧＤノードとＧＮＤノードの間に接続されている分割キャパシタ８０ａと、直列接続されているキャパシタＣ０ｂ及びＣ１ｂを有し、ＶＳＷ／ＨＧＤノードとＧＮＤノードの間に接続されている、分割キャパシタ８０ｂとは異なる電位で、速い動作のエッジを検知するために使用される。一方、分割キャパシタ８０ａ及び８０ｂは、様々な用途で使用されるものであるが、有名なのは、同期整流コンバータとの共同使用である。制御ループで検知する信号の遅延は、多くが時間依存性制御のために決定的である。同期整流コンバータの場合、ドライブ信号、及び／又は、スイッチングノードにおける電圧ＶSWの検知は、同期整流コンバータの効率と性能を最適化するために、きわめて有用な情報である。スイッチングノード信号の検知接点へのスイングを、分割抵抗、又はクランプ回路を使用して制限することができる。スイングを制限することにより、より多くの電力が消費され、検知工程は減速する。
【００２７】
分割キャパシタ８０ａ及び８０ｂを使用する利点は、速度及びＤＣ電力における損失にある。分割キャパシタ８０ａ及び８０ｂは、過渡期間に充電される必要がある。しかし、一度充電された分割キャパシタ８０ａ及び８０ｂは、電力を消費しない。一定のＤＣ電流を必要とする適用のために、並列の分割抵抗８２ａ及び８２ｂは、分割キャパシタ８０ａ及び８０ｂに付け加えることができ、ＤＣ電圧値を維持する。分割抵抗８２ａは、ＬＧＤノードとＧＮＤノードの間に接続され、直列接続された抵抗Ｒ０ａ及びＲ１ａを有し、分割抵抗８２ｂは、ＶＳＷ／ＨＧＤノードとＧＮＤノードの間に接続され、直列接続された抵抗Ｒ０ｂ及びＲ１ｂを有する。
【００２８】
以上本発明を、特定の実施例に基づき説明したが、本発明は、特許請求の範囲を逸脱しない限り、当業者にとって明白な他の変形例も含むものである。すなわち本発明は、明細書における実施例に限定されるものではなく、特許請求の範囲のみによって限定されるものである。
【図面の簡単な説明】
【００２９】
【図１】スイッチングステージを有する高速の同期整流降圧型（バック）コンバータ回路図である。
【００３０】
【図２】図１のスイッチングステージのトランジスタをオンオフした時の、ＰＷＭ信号及びＬＧＤ信号を示すタイムチャートである。
【００３１】
【図３】スイッチングステージを有する回路図と、周知の、デッドタイムを制御する固定遅延を示すタイムチャートである。
【００３２】
【図４】周知の、デッドタイムを制御する適応型制御方法を用いている、スイッチングステージ及びゲート駆動回路を有する回路図である。
【００３３】
【図５】周知の、デッドタイムを制御する予測型制御方法を用いている、スイッチングステージと、検知回路と、ゲート駆動回路とを有する回路及びブロック図である。
【００３４】
【図６】図１の回路の、電圧ＶSW（ＶＳＷ）、及び／又は、ハイサイドトランジスタのゲート電圧（ＨＧＤ）、及び、ＬＧＤ信号のエッジの遅延を検知し校正する概略回路及びブロック図である。
【００３５】
【図７】図１の回路の、電圧ＶSW（ＶＳＷ）、及び／又は、ハイサイドトランジスタのゲート電圧（ＨＧＤ）、及び、ＬＧＤ信号のエッジの遅延を検知し校正するブロック図である。
【００３６】
【図８】分割キャパシタを用い、異なる電位、及び／又は、高圧信号で、速い動作のエッジを検知する、図７の回路及びブロック図である。
【符号の説明】
【００３７】
１０：降圧型（バック）コンバータ回路
１１、１３：遅延回路
１２：インバータ
１５：ＰＬＬ回路
２０：回路
２２、２４：エッジ検出回路
２６、２８：遅延検知回路
３４、３６：エッジ比較回路
３８、４０：プリセッタブルアップ・ダウンカウンタ回路
４２：立ち上がり範囲選択回路
４４：立ち下がり範囲選択回路
４６：立ち上がりエッジｄｔ制御回路
４８：立ち下がりエッジｄｔ制御回路
８０ａ、８０ｂ：分割キャパシタ
８２ａ、８２ｂ：分割抵抗
Ｃ1：入力キャパシタ
Ｃ2：出力キャパシタ
Ｃ０ａ、Ｃ１ａ、Ｃ０ｂ、Ｃ１ｂ：キャパシタ
Ｌ：出力インダクタ
Ｒ０ａ、Ｒ１ａ、Ｒ０ｂ、Ｒ１ｂ：抵抗
Ｑ1：ハイサイドトランジスタ
Ｑ2：ローサイドトランジスタ
ＶIN：ＤＣ入力電圧
ＶO：ＤＣ出力電圧
ＶSW：電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009290812.tif 000009
【図８】
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【外国語明細書】
2009290812000001.pdf