(57)【要約】【課題】  本発明は、櫛型容量の下方にその他のアナログ回路素子を配置することで、より小型化されたアナログ回路を搭載できる半導体集積回路を提供することを目的とする。【解決手段】  本発明に係る半導体集積回路は、電極１及び電極２を有し、導線層５〜８から構成される櫛型容量３と、半導体基板１１と、櫛型容量３の下方に配置される導線層９、１０と、トランジスタ１２、１３と、抵抗素子１４、１５とを有し、導線層９、１０によって、トランジスタ１２、１３及び抵抗素子１４のいずれかの端子が、櫛型容量３の電極１又は電極２、櫛型容量３の下方に配置される他のアナログ回路素子、櫛型容量３の下方に配置されない抵抗素子１５、電源２３、グラウンド、または外部信号線２４に接続されるようにした。これにより、櫛型容量３の下方にトランジスタ１２、１３及び抵抗素子１４を配置することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
櫛型形状の第１の電極及び第２の電極を有し、前記第１の電極と前記第２の電極の導線部が交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成される櫛型容量と、
前記櫛型容量と、アナログ回路素子とからなるアナログ回路とを備え、
前記櫛型容量の下方に、１種類以上の前記アナログ回路素子が１つ以上配置され、
前記櫛型容量の下方に配置された前記アナログ回路素子のいずれかの端子が、前記櫛型容量の電極、前記櫛型容量の下方に配置される他のアナログ回路素子のいずれかの端子、前記櫛型容量の下方に配置されない他のアナログ回路素子のいずれかの端子、電源、グラウンド、若しくは外部の信号線と、前記櫛型容量の下方に配置される１層以上の導線層によって接続される、又は、前記櫛型容量の下方に配置された前記アナログ回路素子のいずれかの端子が、フローティングノードとして存在する、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記櫛型容量の下方に配置される前記アナログ回路素子は、抵抗素子、ダイオード素子、平行平板容量、ＭＯＳ容量、又はトランジスタである、
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記櫛型容量と、前記導線層のうち前記櫛型容量に最も近接する導線層との間に、電源又はグランドと接続する導線層をさらに備える、
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記櫛型容量の下方に配置される、１つ以上の前記アナログ回路素子、及び１層以上の前記導線層が、それぞれ前記櫛型容量の周縁によって規定される平面内を通る所定の線を対称軸として線対称に配置される、
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記櫛型容量の下方に配置される、１つ以上の前記アナログ回路素子及び１層以上の前記導線層が、それぞれ前記櫛型容量の周縁によって規定される平面内の所定の点を中心として点対称に配置される、
ことを特徴とする半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路において、
前記櫛型容量の所定の領域部分と、該所定の領域部分の下方に配置される１つ以上の前記アナログ回路素子と、該アナログ回路素子と他の素子との接続に用いられる１層以上の前記導線層とから形成されるパターンを１つの単位として、該パターンが所定回数繰り返し配置される、
ことを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路において、
予め決められた櫛型容量を基準とし、該基準となる櫛型容量と前記半導体集積回路に搭載される櫛型容量との容量比が１：Ｘ（Ｘ≧１）になるとき、前記基準となる櫛型容量の下方に配置される１つ以上の前記アナログ回路素子と、該アナログ回路素子と他の素子との接続に用いられる１層以上の前記導線層とから形成されるパターンを１つの単位として、該パターンをＸ個並べたものが配置される、  
ことを特徴とする半導体集積回路。
【請求項８】
請求項１に記載の半導体集積回路において、
前記アナログ回路は、
前記櫛型容量、前記櫛型容量の下方に配置されるアナログ回路素子、及び前記導線層をそれぞれ複数個備え、
前記複数の櫛型容量、前記櫛型容量の下方に配置される複数の前記アナログ回路素子、及び前記複数の導線層はそれぞれ、前記アナログ回路の所定の対称軸を中心として線対称に配置される、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、櫛型容量を有するアナログ回路を搭載する半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の櫛型容量について図９〜図１２を用いて説明する。
図９、図１０は従来の櫛型容量の一例である。
【０００３】
図９において、櫛型容量１１０は櫛型形状の電極１１１と電極１１２とを有する。櫛型容量１１０は、電極１１１と電極１１２の導線部（電極指）が交互に平行に並ぶように、電極１１１と電極１１２が噛み合うように配置されて構成される。
【０００４】
また、図１０に示すように、金属などの材料からなる導線層１１３、１１４、１１５、１１６を使用し、上下の電極が同じ電圧となるように接続することで、対向する面の面積を増大させて、大きな容量値を得るように構成される。
【０００５】
図１１は、従来の櫛型容量１２１を半導体基板１２８上に配置した半導体集積回路を側面から見た図である。図１１に示すように、櫛型容量１２１は導線層１２２〜１２７によって構成され、櫛型容量１２１は、その他のアナログ回路素子であるトランジスタ１２９、抵抗素子１３０等と並べられて半導体基板１２８上に配置される。トランジスタ１２９のソース・ドレインはコンタクト１３３によって導線層１３２に接続される。さらに、導線層１３２はコンタクト１３４によって導線層１３１に接続される。抵抗素子１３０はコンタクト１３５によって導線層１３２に接続される。トランジスタ１２９と抵抗素子１３０は導線層１３２によって接続される。なお、コンタクトは、電流を通す材料からなるもので、例えば、金属からなる。図１２は、以上のような配置の半導体集積回路を上から見た平面図である。
【特許文献１】米国特許第６５４２３５１号明細書(第１頁−第２頁、第１図−第３図)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体集積回路において、櫛型容量は、より多くの導線層を用いることで配置面積を小型化することができる。しかし、結果として櫛型容量を配置した場所では余剰導線がなくなってしまい、櫛型容量の下方に素子を配置しても、該素子は他の素子等と接続ができない。そのため、現状では櫛型容量とその他の素子は、図１１に示すように、半導体基板上に並べて配置されている。このような配置ではレイアウト面積が増大するため、半導体集積回路に搭載されるアナログ回路の面積の縮小化への障害となる。
【０００７】
よって、本発明は、上記問題を解決するために、櫛型容量の下方にその他の素子を配置することで、より小型化されたアナログ回路を搭載することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、櫛型形状の第１の電極及び第２の電極を有し、前記第１の電極と前記第２の電極の導線部が交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成される櫛型容量と、前記櫛型容量と、アナログ回路素子とからなるアナログ回路とを備え、前記櫛型容量の下方に、１種類以上の前記アナログ回路素子が１つ以上配置され、前記櫛型容量の下方に配置された前記アナログ回路素子のいずれかの端子が、前記櫛型容量の電極、前記櫛型容量の下方に配置される他のアナログ回路素子のいずれかの端子、前記櫛型容量の下方に配置されない他のアナログ回路素子のいずれかの端子、電源、グラウンド、若しくは外部の信号線と、前記櫛型容量の下方に配置される１層以上の導線層によって接続される、又は、前記櫛型容量の下方に配置された前記アナログ回路素子のいずれかの端子がフローティングノードとして存在することを特徴とする。
【０００９】
これにより、櫛型容量の下方でアナログ回路素子と他の素子との接続が可能になるので、櫛型容量の下方にアナログ回路素子を配置することができる。
【００１０】
また、本発明の半導体集積回路は、前記櫛型容量の下方に配置される前記アナログ回路素子が、抵抗素子、ダイオード素子、平行平板容量、ＭＯＳ容量、又はトランジスタであることを特徴とする。
【００１１】
また、本発明の半導体集積回路は、前記櫛型容量と、前記導線層のうち前記櫛型容量に最も近接する導線層との間に、電源又はグランドと接続する導線層をさらに備えることを特徴とする。
【００１２】
これにより、前記導線層がシールドの役割を果たして、不確定な負荷容量の発生を抑えることができる。
【００１３】
また、本発明の半導体集積回路は、前記櫛型容量の下方に配置される、１つ以上の前記アナログ回路素子及び１層以上の前記導線層が、それぞれ前記櫛型容量の周縁によって規定される平面内を通る所定の線を対称軸として線対称に配置されることを特徴とする。
【００１４】
これにより、前記櫛型容量の電極と各アナログ回路素子との間に発生する負荷容量・製造工程でのストレスがほぼ同じになるので、前記櫛型容量の性能劣化を抑えることができる。
【００１５】
また、本発明の半導体集積回路は、前記櫛型容量の下方に配置される、１つ以上の前記アナログ回路素子及び１層以上の前記導線層が、それぞれ前記櫛型容量の周縁によって規定される平面内の所定の点を中心として点対称に配置されることを特徴とする。
【００１６】
前記櫛型容量の電極と各アナログ回路素子との間で発生する負荷容量・製造工程でのストレスが理論的には均等になるので、前記櫛型容量の性能劣化を抑えることができる。
【００１７】
また、本発明の半導体集積回路は、前記櫛型容量の所定の領域部分と、該所定の領域部分の下方に配置される１つ以上の前記アナログ回路素子と、該アナログ回路素子と他の素子との接続に用いられる１層以上の前記導線層とから形成されるパターンを１つの単位として、該パターンが所定回数繰り返し配置されることを特徴とする。
【００１８】
これにより、前記パターンを前記櫛型容量への影響が既知である配置パターンにすることで、新規に配置を行う場合に発生しうるトラブルを回避することができる。
【００１９】
また、本発明の半導体集積回路は、予め決められた櫛型容量を基準とし、該基準となる櫛型容量と前記半導体集積回路に搭載される櫛型容量との容量比が１：Ｘ（Ｘ≧１）になるとき、前記基準となる櫛型容量の下方に配置される１つ以上の前記アナログ回路素子と、該アナログ回路素子と他の素子との接続に用いられる１層以上の前記導線層とから形成されるパターンを１つの単位として、該パターンをＸ個並べたものが配置されることを特徴とする。
【００２０】
これにより、前記基準となる櫛型容量に対する容量比を正確に保った櫛型容量を搭載することができる。
【００２１】
また、本発明の半導体集積回路は、前記アナログ回路が、前記櫛型容量、前記櫛型容量の下方に配置される前記アナログ回路素子、及び前記導線層をそれぞれ複数個備え、前記複数の櫛型容量、前記櫛型容量の下方に配置される複数の前記アナログ回路素子、及び前記複数の導線層はそれぞれ、前記アナログ回路の所定の対称軸を中心として線対称に配置されることを特徴とする。
【００２２】
これにより、前記櫛型容量を含む線対称性が必要なアナログ回路において、櫛型容量の下方に配置される、アナログ回路素子及び導線層の対称軸と、前記アナログ回路の対称軸とが一致するので、アナログ回路の性能劣化を抑えることができる。
【発明の効果】
【００２３】
本発明の半導体集積回路によれば、櫛型形状の第１の電極及び第２の電極を有し、前記第１の電極と前記第２の電極の導線部が交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成される櫛型容量と、前記櫛型容量と、アナログ回路素子とからなるアナログ回路とを備え、前記櫛型容量の下方に、１種類以上の前記アナログ回路素子が１つ以上配置され、前記櫛型容量の下方に配置された前記アナログ回路素子のいずれかの端子が、前記櫛型容量の電極、前記櫛型容量の下方に配置される他のアナログ回路素子のいずれかの端子、前記櫛型容量の下方に配置されない他のアナログ回路素子のいずれかの端子、電源、グラウンド、若しくは外部の信号線と、前記櫛型容量の下方に配置される１層以上の導線層によって接続されることから、櫛型容量の下方で、アナログ回路素子間の接続、又はアナログ素子回路と電源、グラウンド、若しくは外部信号線との接続が可能になり、櫛型容量の下方にアナログ回路素子を配置することができる。その結果、櫛型容量と他のアナログ回路素子を半導体基板上に並べて配置していた従来のアナログ回路より小型化されたアナログ回路を搭載することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を用いて説明する。
(実施の形態１)
本実施の形態１に係る半導体集積回路について図１、図２を用いて説明する。
【００２５】
図１、図２は、本実施の形態１に係る半導体集積回路の櫛型容量と、その下方のアナログ回路素子及び導線層との配置関係を示している。図１は、櫛型容量、アナログ回路素子及び導線層の配置を側面から見た図であり、図２は、櫛型容量、アナログ回路素子、及び導線層の配置を上から見た平面図である。
【００２６】
図１、図２において、半導体集積回路は、電極１及び電極２を有する櫛型容量３と、半導体基板１１と、半導体基板１１上に配置されるトランジスタ１２、１３及び抵抗素子１４、１５とを備える。櫛型容量３は導線層５〜８によって構成される。本実施の形態１では、従来の半導体集積回路において櫛型容量の構成に用いられていた複数の導線層のうち、半導体基板１１に近い数層の導線層（導線層９、１０）を、半導体基板１１上に配置されるアナログ回路素子間の接続などに用いることで、櫛型容量３の下方にアナログ回路素子を配置できるようにする。
【００２７】
図１において、櫛型容量３の下方には、トランジスタ１２、１３と抵抗素子１４とが配置される。トランジスタ１２のソース及びドレインはコンタクト１６によって導線層１０と接続する。導線層１０はコンタクト１７によって導線層９と接続する。抵抗素子１４はコンタクト１８によって導線層１０と接続する。トランジスタ１２の一方のソースと抵抗素子１４とは導線層１０によって接続されている。櫛型容量３の下方に配置されていない抵抗素子１５はコンタクト１９によって導線層１０と接続する。抵抗素子１５のいずれかの端子は導線層１０によってトランジスタ１２の他方のソースと接続する。トランジスタ１３の一方のソースはコンタクト２０によって導線層１０と接続し、導線層１０はコンタクト２１によって導線層９と接続する。トランジスタ１３の一方のソースは導線層９、１０を介して電源２３と接続する。ここで、トランジスタ１３の一方のソースは電源２３の代わりに、導線層９、１０を介してグラウンドと接続しても良い。また、トランジスタ１３のドレインは、コンタクト２２によって導線層１０と接続し、導線層１０を介して外部信号線２４と接続する。また、トランジスタ１２、トランジスタ１３、抵抗素子１４、又は抵抗素子１５のいずれかの端子は導線層９、１０によって、櫛型容量３の電極１又は電極２と接続する。また、トランジスタ１３の他方のソースはいずれの素子にも接続されないフローティングノードの状態にある。
【００２８】
図２は、以上のような配置の半導体集積回路を上から見た図である。図１２に示す従来の半導体集積回路と比較すると、アナログ回路素子が櫛型容量３の下方に配置されるので、全体的な配置面積が縮小される。
【００２９】
以上のように、本実施の形態１の半導体集積回路によれば、従来の半導体集積回路において櫛型容量の構成に用いられていた複数の導線層のうち、半導体基板に近い数層の導線層９、１０を、アナログ回路素子間の接続や、アナログ回路素子と電源２３、グラウンド、又は外部信号線２４との接続に使用することから、櫛型容量の下方にアナログ回路素子を配置して、櫛型容量の下方でのアナログ回路素子間の接続、又はアナログ回路素子と電源、グラウンド、若しくは外部信号線との接続が可能になり、櫛型容量の下方にアナログ回路素子を配置することができる。その結果、櫛型容量と他のアナログ回路素子を並べて配置していた従来のアナログ回路より小型化されたアナログ回路を搭載することができる。
【００３０】
なお、本実施の形態１では、半導体集積回路が、アナログ回路素子として、トランジスタと抵抗素子を備える場合について説明したが、本発明はこれに限るものではなく、アナログ回路素子として、ダイオード素子、平行平板容量、又はＭＯＳ容量を備えても良い。
【００３１】
(実施の形態２)
本実施の形態２に係る半導体集積回路について図３を用いて説明する。
【００３２】
図３は、本発明の実施の形態２に係る半導体集積回路の櫛型容量とその下方のアナログ回路素子及び導線層との配置関係を示している。
【００３３】
図３において、半導体集積回路は、電極２５及び電極２６を有する櫛型容量２７と、半導体基板３４と、トランジスタ３５と、抵抗素子３６とを備える。
【００３４】
櫛型容量２７は導線層２８〜３０によって構成される。櫛型容量２７の下方には、アナログ回路素子であるトランジスタ３５及び抵抗素子３６が配置される。トランジスタ３５のソース及びドレインはコンタクト３７によって導線層３３と接続する。導線層３３はコンタクト３９によって導線層３２と接続する。抵抗素子３６はコンタクト３８によって導線層３３と接続する。トランジスタ３５と抵抗素子３６とは導線層３３によって接続される。また、導線層３２、３３は、トランジスタ３５及び抵抗素子３６のいずれかの端子と、他のアナログ回路素子（図示せず）、電源、グラウンド、又は外部信号線との接続にも使用される。さらに、櫛型容量２７を構成する導線層のうちの最も半導体基板３４に近い導線層３０と、櫛形容量２７の下方に配置される導線層のうちの最も半導体基板３４から遠い導線層３２との間には、グラウンド４０に接続される導線層３１が配置される。この導線層３１は、櫛型容量２７と、トランジスタ３５、抵抗素子３６、及び導線層３２、３３との間でシールドの役割を果たす。
【００３５】
以上のように、本実施の形態２の半導体集積回路によれば、櫛型容量２７を構成する導線層のうちの最も半導体基板３４に近い導線層３０と、櫛形容量２７の下方に配置される導線層のうちの最も半導体基板３４から遠い導線層３２との間に、グラウンド４０に接続される導線層３１を配置することから、導線層３１がシールドの役割を果して、不確定な負荷容量の発生を抑えることができる。よって、より高い精度が要求される櫛型容量２７の下方にアナログ回路素子を配置する場合に有効である。
【００３６】
なお、本実施の形態２では、導線層３１がグラウンド４０に接続される場合について説明したが、本発明はこれに限るものではなく、導線層３１は電源に接続しても良い。
【００３７】
(実施の形態３)
本実施の形態３に係る半導体集積回路について図４を用いて説明する。
【００３８】
図４は、本実施の形態３に係る半導体集積回路の櫛型容量とその下方のアナログ回路素子及び導線層との配置関係を示している。
【００３９】
図４において、電極４１及び電極４２を有する櫛型容量４３を配置した平面４４は櫛型容量４３の周縁によって規定される。この平面４４内を通る所定の線を対称軸として、櫛型容量４３の下方に、アナログ回路素子４７ａ〜４７ｄ、及びそれらアナログ回路素子間の接続やアナログ回路素子と電源、グラウンド、又は外部信号線との接続に用いられる導線層４８ａ〜４８ｄが配置される。本実施の形態３では、平面４４の重心４５を通る線を対称軸４６とする。図４に示すように、電極４１に対する、電極４１の下方のアナログ回路素子４７ａ〜４７ｄ及び導線層４８ａ〜４８ｄの配置場所と、電極４２に対する、電極４２の下方のアナログ回路素子４７ａ〜４７ｄ及び導線層４８ａ〜４８ｄの配置場所とは異なるが、各電極とアナログ回路素子４７ａ〜４７ｄ及び導線層４８ａ〜４８ｄとが重なるパターンは同じになる。
【００４０】
以上のように、本実施の形態３の半導体集積回路によれば、櫛型容量４３を配置した平面４４の重心４５を通る線を対称軸４６として線対称になるように、アナログ回路素子４７ａ〜４７ｄ及び導線層４８ａ〜４８ｄが櫛型容量４３の下方に配置されることから、電極４１、４２と各アナログ回路素子との間に発生する負荷容量・製造工程でのストレスがほぼ同じになるので、櫛型容量４３の性能劣化を抑えることができる。
【００４１】
なお、本実施の形態３では、アナログ回路素子及び導線層を線対称に配置するための対称軸４６が１本の場合について説明したが、本発明はこれに限るものではなく、対称軸は２本以上でも良い。
【００４２】
(実施の形態４)
本実施の形態４に係る半導体集積回路について図５を用いて説明する。
【００４３】
図５は、本発明の実施の形態４に係る半導体集積回路の櫛型容量とその下方のアナログ回路素子及び導線層との配置関係を示している。
【００４４】
図５において、電極５１及び電極５２を有する櫛型容量５３を配置した平面５４は櫛型容量５３の周縁によって規定される。櫛型容量５３の下方に配置されるアナログ回路を構成するアナログ回路素子５６ａ〜５６ｆ及びそれらアナログ回路素子間の接続や各アナログ回路素子と電源、グラウンド、又は外部信号線との接続に用いられる導線層５７ａ〜５７ｄは、平面５４内の所定の点を中心として、点対称に配置される。ここでは、平面５４の重心５５を点対称の中心とする。図５に示すように、電極５１の下方のアナログ回路素子５６ａ〜５６ｆ及び導線層５７ａ〜５７ｄの配置と、電極５２の下方のアナログ回路素子５６ａ〜５６ｆ及び導線層５７ａ〜５７ｄの配置は全く同じになる。
【００４５】
以上のように、本実施の形態４の半導体集積回路によれば、櫛型容量５３を配置した平面５４の重心５５を中心として点対称になるように、アナログ回路素子５６ａ〜５６ｆ及び導線層５７ａ〜５７ｄを櫛型容量５３の下方に配置することで、電極５１及び電極５２と各アナログ回路素子との間で発生する負荷容量・製造工程でのストレスが理論的には均等になるので、櫛型容量５３の性能劣化を抑えることができる。
【００４６】
(実施の形態５)
本実施の形態５に係る半導体集積回路について図６を用いて説明する。
【００４７】
図６は、本実施の形態５に係る半導体集積回路の櫛型容量とその下方のアナログ回路素子との配置の関係を示している。
【００４８】
図６において、本実施の形態５に係る半導体集積回路は、電極６１及び電極６２を有する櫛型容量６３の所定の領域部分と、その下方に配置される１つ以上のアナログ回路素子と、該アナログ回路素子間の接続や前記アナログ回路素子と電源、グラウンド、又は外部信号線との接続に用いられる１つ以上の導線層とから形成されるパターンが、ある一定の配置パターン６４を示し、その配置パターン６４が繰り返し配置される構成となっている。図６では、櫛型容量６３の所定の領域部分、アナログ回路素子６５ａ、６５ｂ、及び導線層６６ａ、６６ｂからなる配置パターン６４が繰り返される構成である。これにより、例えば、配置パターン６４を、負荷容量・製造工程でのストレスによる櫛型容量６３への影響が既知であるパターンにすることで、新規に配置を行う場合と比較して、負荷容量・製造工程でのストレスによる櫛型容量６３への影響が原因となる回路誤動作などのリスクを抑えることができる。
【００４９】
以上のように、本実施の形態５に係る半導体集積回路によれば、櫛型容量６３の所定の領域部分、該所定の領域部分の下方に配置するアナログ回路素子６５ａ、６５ｂ、及び導線層６６ａ、６６ｂからなる一定の配置パターン６４が、繰り返し配置されて構成されることから、配置パターン６４を櫛型容量６３への影響が既知である配置パターンにすることで、新規に配置を行う場合に発生しうるトラブルを回避することができる。
【００５０】
(実施の形態６)
本実施の形態６に係る半導体集積回路について図７を用いて説明する。
【００５１】
図７は、本実施の形態６に係る半導体集積回路の櫛型容量とその下方のアナログ回路素子及び導線層との配置関係を示している。
【００５２】
本実施の形態６に係る半導体集積回路は、電極７１及び電極７２を有する予め決められた櫛型容量７３を基準として構成される櫛型容量７４を備える。実際に搭載する櫛型容量７４と、基準となる櫛型容量７３との容量比が１：Ｘ（Ｘ≧１）となるようにする場合、前記半導体集積回路には、櫛型容量７３と、櫛型容量７３の下方に配置される１つ以上のアナログ回路素子と、該アナログ回路素子間の接続や前記アナログ回路素子と電源、グラウンド、又は外部信号線との接続に用いられる導線層とから形成される配置パターンを１つの単位として、該配置パターンがＸ個並べたものが配置される。  
【００５３】
例えば、図７に示すように、基準となる櫛型容量７３の２倍の容量を持つ櫛型容量７４を半導体集積回路に搭載する場合、半導体集積回路には、櫛型容量７３と、櫛型容量７３の下方に配置されるアナログ回路素子７５と、該アナログ回路素子７５と他の素子（他のアナログ回路素子、電源、グラウンド、又は外部信号線など）との接続に用いられる導線層７６とから形成される配置パターン７７を２つ並べたものが配置される。これにより、櫛型容量７４と該櫛型容量７４の下方に配置される各アナログ回路素子との間で発生する負荷容量・製造工程でのストレスは、理論的に櫛型容量７３に発生するそれらの２倍になるので、櫛型容量７３と櫛型容量７４との容量比の関係は正確に１：２になる。
【００５４】
以上のように、本実施の形態６に係る半導体集積回路によれば、基準となる櫛型容量７３と、基準となる櫛型容量７３の下方に配置されるアナログ回路素子７５及び導線層７６とからなるパターンを一定にして並べたものが配置されることから、基準となる櫛型容量７３に対する容量比を正確に保った櫛型容量７４を搭載することができる。
【００５５】
なお、本実施の形態６では、櫛型容量７３と櫛型容量７４との容量比が１：２になる櫛型容量の組み合わせについて説明したが、実施にあたっては、１：１．５のような小数倍の櫛型容量の組み合わせでも良い。
【００５６】
(実施の形態７)
本実施の形態７に係る半導体集積回路について図８を用いて説明する。
【００５７】
図８は、本実施の形態７に係る半導体集積回路に搭載されるアナログ回路の構成図である。
【００５８】
本実施の形態７に係る半導体集積回路は、レイアウトに線対称性が必要なアナログ回路８１を搭載する。図８において、アナログ回路８１を構成するアナログ回路素子は、対称軸８２を中心として線対称に配置される。
【００５９】
アナログ回路８１は、櫛型容量８３ａ、８３ｂと、アナログ回路素子８４ａ〜８８ａ、８４ｂ〜８８ｂとを備える。それぞれのアナログ回路素子は、対称軸８２を中心として線対称に配置される。
【００６０】
さらに、櫛型容量８３ａの下方には、アナログ回路素子９１ａ〜９４ａ及びそれらアナログ回路素子間の接続やアナログ回路素子と電源、グラウンド、又は外部信号線との接続に用いられる導線層９５ａが配置され、櫛型容量８３ｂの下方には、アナログ回路素子９１ｂ〜９４ｂ及びそれらアナログ回路素子間の接続やアナログ回路素子と電源、グラウンド、又は外部信号線との接続に用いられる導線層９５ｂが配置される。ここでは、対称軸８２を中心として、アナログ回路素子９１ａ〜９４ａ及び導線層９５ａと、アナログ回路素子９１ｂ〜９４ｂ及び導線層９５ｂとが、線対称に配置される。このような構成により、櫛型容量８３ａ、８３ｂとそれらの下方の各アナログ回路素子との間で発生する負荷容量・製造工程でのストレスが理論的には均等になるので、櫛型容量８３ａ、８３ｂ間での性能のずれが生じにくく、アナログ回路８１の性能劣化を抑制できる。
【００６１】
以上のように、本実施の形態８の半導体集積回路によれば、アナログ回路８１に搭載される櫛型容量８３ａ、８３ｂ、それら櫛型容量の下方に配置されるアナログ回路素子９１ａ〜９４ａ、９１ｂ〜９４ｂ及び導線層９５ａ、９５ｂが、対称軸８２を中心として線対称に配置されることから、線対称性が必要なアナログ回路において、櫛型容量８３ａ、８３ｂの下方に配置されるアナログ回路素子、及び導線層の対称軸と、アナログ回路８１の対称軸８２とが一致するので、アナログ回路の性能劣化を抑制できる。
【００６２】
さらに、本実施の形態８の半導体集積回路によれば、櫛型容量８３ａ、８３ｂの下方に配置されないアナログ回路素子８４ａ〜８８ａ、８４ｂ〜８８ｂも、対称軸８２を中心として線対称に配置されることから、アナログ回路８１の線対称性を確保できる。
【産業上の利用可能性】
【００６３】
以上のように、本発明に係る複数のアナログ回路素子を搭載する半導体集積回路は、櫛型容量の下方にアナログ回路素子を配置することで、アナログ回路面積の削減及び高集積化が可能である。よって、例えば、カメラの画像信号処理、テレビやビデオの映像信号処理、又は無線ＬＡＮなどの通信信号処理を行うための、アナログ回路素子とデジタル回路素子とが混載する半導体集積回路の低コスト化、高性能化を実現できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の側面図である。
【図２】本発明の実施の形態１に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の平面図である。
【図３】本発明の実施の形態２に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の側面図である。
【図４】本発明の実施の形態３に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の平面図である。
【図５】本発明の実施の形態４に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の平面図である。
【図６】本発明の実施の形態５に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の平面図である。
【図７】本発明の実施の形態６に係る半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子及び導線層の平面図である。
【図８】本発明の実施の形態７に係る半導体集積回路のアナログ回路の平面図である。
【図９】従来の櫛型容量の配置平面図である。
【図１０】従来の櫛型容量の配置側面図である。
【図１１】従来の、半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子の側面図である。
【図１２】従来の、半導体集積回路の櫛型容量とその下方に配置されるアナログ回路素子の平面図である。
【符号の説明】
【００６５】
１、２、２５、２６、４１、４２、５１、５２、６１、６２、７１、７２  電極
３、２７、４３、５３、６３、７３、７４、８３ａ、８３ｂ  櫛型容量
５〜８、２８〜３０、櫛型容量を構成する導線層
９、１０、３２、３３  櫛型容量の下方に配置したアナログ回路素子間の接続などに用いられる導線層
１１、３４  半導体基板
１２、１３  櫛型容量の下方に配置されたトランジスタ
１４  櫛型容量の下方に配置された抵抗素子
１５  櫛型容量の下方に配置されていない抵抗素子
１６〜２２、３７〜３９  コンタクト
２３  電源
２４  外部信号線
３１  櫛型容量を構成する導線層と、櫛型容量の下方に配置されたアナログ回路素子間の接続などに用いられる導線層との間でシールドの役目をする導線層
３５  櫛型容量の下方に配置されたトランジスタ
３６  櫛型容量の下方に配置された抵抗素子
４０  グラウンド
４４、５４  櫛型容量を配置した平面
４５、５５  櫛型容量を配置した平面の重心
４６、８２  対称軸
４７ａ〜４７ｄ  櫛型容量の下方に配置されたアナログ回路素子
４８ａ〜４８ｄ  櫛型容量の下方に配置されたアナログ回路素子間の接続などに用いられる導線層
５６ａ〜５６ｆ  櫛型容量の下方に配置されたアナログ回路素子
５７ａ〜５７ｄ  櫛型容量の下方に配置されたアナログ回路素子間の接続などに用いられる導線層
６４  配置パターン
６５ａ、６５ｂ  櫛型容量の下方に配置されたアナログ回路素子
６６ａ、６６ｂ  櫛型容量の下方に配置されたアナログ回路素子間の接続などに用いられる導線層
７５  櫛型容量の下方に配置されたアナログ回路素子
７６  櫛型容量の下方に配置されたアナログ回路素子間の接続などに用いられる導線層
７７  配置パターン
８１  アナログ回路
８３ａ、８３ｂ  櫛型容量
８４ａ〜８８ａ、８４ｂ〜８８ｂ  櫛型容量の下方に配置されないアナログ回路素子
９１ａ〜９４ａ、９１ｂ〜９４ｂ  櫛型容量の下方に配置されたアナログ回路素子
９５ａ、９５ｂ  櫛型容量の下方に配置されたアナログ回路素子間の接続などに用いられる導線層
１１０、１２１  従来の櫛型容量
１１１、１１２  従来の櫛型容量の電極  
１１３〜１１６、１２２〜１２７  従来の櫛型容量を構成する導線層
１１７  従来の櫛型容量のグラウンド
１２８  従来の半導体集積回路に搭載される半導体基板
１２９  従来の半導体集積回路に搭載されるトランジスタ
１３０  従来の半導体集積回路に搭載される抵抗素子
１３１、１３２  従来の半導体集積回路においてアナログ素子間の接続などに用いられる導線層
１３３〜１３５  従来の半導体集積回路においてアナログ素子間の接続などに用いられるコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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