(57)【要約】【課題】相変化メモリとロジック回路とを搭載するメモリ混載ロジックチップにおいて、相変化素子を最下層配線よりも下に配設した構成においても、コストの増大をもたらさず、動作電流の増大も防止した構成を提供する。【解決手段】複数のコンタクトプラグＣＰ０のうちＭＯＳトランジスタＱ１のドレイン層となる拡散層３に達するものは、その端部が層間絶縁膜ＩＬ１上に選択的に配設された薄膜絶縁膜１９の下面に接している。この薄膜絶縁膜１９上には、カルコゲナイド化合物系の相変化材料であるＧＳＴで構成された相変化膜２０が配設され、その上には上部電極２１が配設されている。複数のコンタクトプラグＣＰ０のうちソース層となる拡散層３に達するものは、その端部が層間絶縁膜ＩＬ２を貫通するコンタクトプラグＣＰ１の端部にダイレクトに接続されている。【選択図】図１
2009135219.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配設された電界効果トランジスタと、
前記電界効果トランジスタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記電界効果トランジスタの主電流によって結晶状態および非晶質状態に相変化可能な相変化膜を有する相変化素子と、
前記半導体基板上に配設された多層配線層と、を備え、
前記多層配線層の最下層配線は、前記第２の層間絶縁膜上に配設され、
前記第１の層間絶縁膜は、
前記第１の層間絶縁膜を貫通して、前記電界効果トランジスタの第１および第２の拡散層に接する複数の第１層コンタクトプラグを有し、
前記第２の層間絶縁膜は、
前記第２の層間絶縁膜を貫通して、前記最下層配線に接する複数の第２層コンタクトプラグを有し、
前記相変化素子は、
前記第１の層間絶縁膜上に配設され、その下面が、前記複数の第１層コンタクトプラグのうち前記第１の拡散層に達する第１のプラグの端面に接し、
前記複数の第１層コンタクトプラグのうち、前記第２の拡散層に達する第２のプラグと、前記複数の第２層コンタクトプラグの１つである第３のプラグとがダイレクトに接続されて２連プラグを構成する、半導体装置。
【請求項２】
前記相変化素子は、前記相変化膜と前記第１の層間絶縁膜との間に配設された薄膜絶縁膜を有し、
前記薄膜絶縁膜は、前記電界効果トランジスタの主電流を透過電流として流すことが可能な厚さを有する、請求項１記載の半導体装置。
【請求項３】
前記薄膜絶縁膜の前記厚さは０．５ｎｍないし５ｎｍである、請求項２記載の半導体装置。
【請求項４】
前記薄膜絶縁膜は、Ｔａ酸化膜、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜およびＡｌ酸化膜の中から選択される、請求項３記載の半導体装置。
【請求項５】
前記第３のプラグの直径は、前記第２のプラグの直径よりも大きい、請求項１記載の半導体装置。
【請求項６】
前記第２のプラグの直径に対する前記第３のプラグの直径の比率は、１．１ないし１．５である、請求項５記載の半導体装置。
【請求項７】
前記相変化素子の上面に配設され、前記相変化素子のパターニングに使用されるハードマスクと、
前記ハードマスクを含む前記相変化素子上とともに、前記第１の層間絶縁膜上を覆うエッチングストッパー膜とをさらに備える、請求項１記載の半導体装置。
【請求項８】
前記エッチングストッパー膜と、前記第２の層間絶縁膜とは材質が異なり、
前記ハードマスクと前記エッチングストッパー膜とは材質が同一である、請求項７記載の半導体装置。
【請求項９】
前記エッチングストッパー膜の材質はシリコン窒化膜であって、前記第２の層間絶縁膜の材質はシリコン酸化膜である、請求項８記載の半導体装置。
【請求項１０】
前記複数の第２層コンタクトプラグのうち、前記相変化素子の上面と前記最下層配線とを接続する第４のプラグが、前記第１のプラグの上方からずれた位置で、前記相変化素子の前記上面に接する、請求項１記載の半導体装置。
【請求項１１】
半導体基板上に配設された電界効果トランジスタと、
前記電界効果トランジスタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記電界効果トランジスタの主電流によって結晶状態および非晶質状態に相変化可能な相変化膜を有する相変化素子と、
前記半導体基板上に配設された多層配線層とを備えた半導体装置の製造方法であって、
(ａ)前記第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜を貫通して、前記電界効果トランジスタの第１および第２の拡散層に接する複数の第１層コンタクトプラグを形成する工程と、
(ｂ)前記工程(ａ)の後、前記第１の層間絶縁膜上全面に前記相変化素子を構成する多層膜を形成する工程と、
(ｃ)前記多層膜上全面にハードマスク材を形成する工程と、
(ｄ)前記ハードマスク材をパターニングして、前記多層膜上の前記相変化素子の形成領域に対応する部分にハードマスクを形成する工程と、
(ｅ)前記ハードマスクを用いて前記多層膜をパターニングし、前記複数の第１層コンタクトプラグのうち、前記第１の拡散層に達する第１のプラグ上を含む領域に前記相変化素子を形成する工程と、
(ｆ)前記相変化素子上に前記ハードマスクが残った状態で、前記第１の層間絶縁膜上全面にエッチングストッパー膜を形成する工程と、
(ｇ)前記工程(ｆ)の後、前記第１の層間絶縁膜上に前記第２の層間絶縁膜を形成する工程と、
(ｈ)前記第２の層間絶縁膜を貫通して、前記相変化素子上および前記複数の第１層コンタクトプラグのうち、前記第２の拡散層に達する第２のプラグ上の前記エッチングストッパー膜に達する複数のコンタクトホールを形成する工程と、
(ｉ)前記複数のコンタクトホールの底部の前記エッチングストッパー膜を除去し、前記第２のプラグ上においては、その端面を露出させ、前記相変化素子上においては前記ハードマスクも併せて除去することで前記相変化素子の最上面を露出させる工程と、
(ｊ)前記複数のコンタクトホールを導体層で埋め埋め込んで、複数の第２層コンタクトプラグを形成する工程と、
(ｋ)前記工程(ｊ)の後、前記第２の層間絶縁膜上に、前記多層配線層の最下層配線をパターニングする工程と、を備える、半導体装置の製造方法。
【請求項１２】
前記工程(ｂ)は、前記第１の層間絶縁膜上に、前記電界効果トランジスタの主電流を透過電流として流すことが可能な厚さを有する薄膜絶縁膜を形成する工程を含む、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記工程(ｈ)は、前記複数の第２層コンタクトプラグのうち、前記第２のプラグにダイレクトに接続される第３のプラグの直径が、前記第２のプラグの直径よりも大きくなるように、前記複数のコンタクトホールを形成する工程を含む、請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、相変化に起因する抵抗値の変化によって情報を不揮発的に記憶する相変化メモリに関する。
【背景技術】
【０００２】
相変化メモリは、相変化材料で構成されるメモリセルに非晶質化を起こさせる電流（非晶質化電流）を通電することで抵抗加熱により相変化材料を融解させ、その後、冷却することで非晶質状態とし、また、相変化材料に結晶化を起こさせる電流（結晶化電流）を通電することで抵抗加熱により相変化材料をアニールして結晶状態とする。
【０００３】
この相変化材料の２つの状態によってメモリセルに２値情報を選択的に書き込むことができ、一旦、相変化した状態は、常温では変化することがないので、不揮発的に情報を保持することができる。
【０００４】
相変化メモリは、メモリ混載ロジックチップ、メモリ単独チップのいずれにも適用可能な不揮発性メモリであり、現行のＮＯＲ型フラッシュメモリ、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリを後継するメモリとして戦略的な位置付けで開発が進められている。なお、ＭＯＮＯＳはＳＯＮＯＳ（Silicon Oxide Nitride Oxide Semiconductor）と呼ばれることもある。
【０００５】
相変化材料に通電することにより記憶および読み出しをする相変化メモリの研究・開発は、すでに１９７０年ころより開始されている。一時期、衰退したが、新規に開発された相変化材料（ＧｅＳｂＴｅ）の光ディスクへの適用の成功を経て、再び活況を呈するに至った。機運復興のトリガーとなったのは、２００２年のインテル社による４Ｍｂｉｔ相変化メモリの発表であり、以来、多くの半導体メーカーが開発に参入した。
【０００６】
相変化素子をメモリアレイとして並べる場合、素子へのアクセスデバイスを持たないクロスポイントタイプ、ダイオードをアクセスデバイスとして用いるタイプ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）をアクセスデバイスとして用いるタイプ、あるいは、バイポーラ・トランジスタを用いるタイプが考案されている。
【０００７】
アクセスデバイスとしてＭＯＳＦＥＴを用いた相変化メモリの一例としては、非特許文献１に挙げられたものがある。
【０００８】
相変化膜には、通常、ＧｅＳｂＴｅ（ＧＳＴ）などのカルコゲナイド半導体膜が用いられ、アクセスデバイスとしてのＭＯＳＦＥＴおよび素子分離絶縁膜、配線層、層間絶縁膜などの成膜および加工プロセスには、通常の半導体材料およびプロセスが適用できる。
【０００９】
非特許文献１に記載されたＭＯＳＦＥＴタイプのメモリアレイを例に、従来の技術を説明する。
【００１０】
まず、非特許文献１の図１に開示されたメモリセルの断面構造を図２０に示す。
図２０に示すように、シリコン基板１上にアクセス用のＭＯＳトランジスタＱ１が配設され、ＭＯＳトランジスタＱ１を覆うように層間絶縁膜ＩＬ１が配設されている。そして、シリコン基板１の表面内に配設された複数の拡散層３に達するように、層間絶縁膜ＩＬ１を貫通する複数のコンタクトプラグＣＰ１が設けられている。なお、拡散層３上にはシリサイド層ＳＳが配設されており、各コンタクトプラグＣＰ１は実際にはシリサイド層ＳＳに接することになるが、便宜的に拡散層３に達するという表現を使用する。
【００１１】
ＭＯＳトランジスタＱ１は、素子分離絶縁膜２によって規定される活性領域上に選択的に配設されたゲート絶縁膜４と、ゲート絶縁膜４上に配設されたゲート電極５と、ゲート電極５のゲート長方向の両側面外方のシリコン基板１の表面内に選択的に配設され、ソース・ドレイン層となる拡散層３とを備えている。ゲート電極５は図面に対して奥行き方向に延在しワード線を兼用し、ゲート電極５上はシリサイド層ＳＳで覆われている。なお、ゲート絶縁膜４およびゲート電極５の側面は、サイドウォール絶縁膜で覆われているが図示は省略する。
【００１２】
複数のコンタクトプラグＣＰ１のうち、ＭＯＳトランジスタＱ１のソース層となる拡散層３に達するものは、その端部が層間絶縁膜ＩＬ１上に配設されたソース線ＳＬ（図面に対して奥行き方向に延在）に接続され、それ以外のコンタクトプラグＣＰ１は、その端部が層間絶縁膜ＩＬ１上に配設された接続パッドＰＤに接続される。なお、ソース線ＳＬおよび接続パッドＰＤは、第１金属配線（Ｍ１）で構成される。
【００１３】
ソース線ＳＬおよび接続パッドＰＤは、層間絶縁膜ＩＬ１上に配設された層間絶縁膜ＩＬ２内に配設されており、層間絶縁膜ＩＬ２上には層間絶縁膜ＩＬ３が配設されている。そして、層間絶縁膜ＩＬ３を貫通して接続パッドＰＤに達するようにコンタクトプラグＣＰ０が配設されており、コンタクトプラグＣＰ０の端部は、層間絶縁膜ＩＬ３上に配設された相変化膜２０の下主面に直接に接続されている。
【００１４】
相変化膜２０は、カルコゲナイド化合物系の相変化材料であるＧＳＴで構成され、相変化膜２０上には上部電極２１が配設され、相変化膜２０と上部電極２１とを合わせて、相変化素子ＰＥと呼称する。
【００１５】
相変化膜２０および上部電極２１を覆うように層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４が配設され、層間絶縁膜ＩＬ４を貫通して上部電極２１に達するようにコンタクトプラグＣＰ２が配設されており、コンタクトプラグＣＰ２は、その端部が、層間絶縁膜ＩＬ４上に配設されたビット線ＢＬに接続される。ビット線ＢＬは、第２金属配線で構成される。
【００１６】
上記のような構成において、図中の破線で囲んだ領域、すなわち、１つのＭＯＳトランジスタＱ１と、当該ＭＯＳトランジスタＱ１がオンすることによって通電される相変化素子ＰＥとを含む領域が１ビット分のメモリセルＭＣを構成し、近接する２つのメモリセルＭＣが、１つのソース線およびそれに繋るコンタクトプラグＣＰ０を共有するように構成されている。
【００１７】
図２０に示したようなメモリセルＭＣの構成を採用する場合、周辺回路領域においては、層間絶縁膜ＩＬ２内に形成される第１金属配線（Ｍ１）と層間絶縁膜ＩＬ４内に形成される第２金属配線（Ｍ２）との間は層間絶縁膜２層分の距離が開くことになる。この理由はメモリセル領域の構成と共通にすることで、製造プロセスの簡素化を図っているからである。
【００１８】
すなわち、メモリセルＭＣにおいては、接続パッドＰＤと第２金属配線Ｍ２との間に、コンタクトプラグＣＰ０、相変化素子ＰＥおよびコンタクトプラグＣＰ２の３段接続構造を形成するために、層間絶縁膜ＩＬ３およびＩＬ４を積層する必要があるので、周辺回路領域においてもそれに合わせている。
【００１９】
この結果、周辺回路領域においては、コンタクトプラグ（ＣＰ２）の深さが深くなるとともに、第１金属配線（Ｍ１）と第２金属配線（Ｍ２）との間の層間絶縁膜の厚さが厚くなり、線間容量が減少する。このことは、特に混載チップにおいて重大な問題になる。以下に、さらに詳しく説明する。
【００２０】
相変化メモリとロジック回路とを搭載するメモリ混載ロジックチップ（混載チップ）においては、製造プロセスの簡素化を図るためにメモリセルの構成に合わせてロジック回路（周辺回路）の設計を変更することになるが、通常、回路設計は、ＭＯＳトランジスタ特性、配線抵抗および寄生容量を数理モデル化したモデルセットを用い、コンピュータシミュレーションにより遂行される。上記のように、メモリセルの構成に合わせた結果、線間容量が既存のモデルセットと異なる場合、モデルセットの修正と回路設計のやり直しが必要になる。それは、特に、多種多様な製品を適用先として想定する混載チップにおいては、事業収益上のコスト増加要因として影響し、問題が大きい。
【００２１】
このような問題は、配線層間に相変化素子を配設したことに起因するものであり、これを解決するには、最下層配線よりも下に相変化素子を配設することが考えられる。
【００２２】
最下層配線よりも下に相変化素子を配設した構成の一例としては、特許文献１および２に開示される構成が挙げられる。
【００２３】
特許文献１および２は、上述したような線間容量の減少を解決すべき課題として認識したものではないが、特許文献１の図１および特許文献２の図１３には、最下層配線よりも下に相変化素子が配設された構成が開示されており、この構成を採るのであれば線間容量の減少という問題は生じないものと考えられる。
【００２４】
最下層配線よりも下に相変化素子が配設された場合、相変化素子は、最下層配線を上下２層に分けた下層層間絶縁膜と上層層間絶縁膜の間に挟まれる構成をとる。そして最下層配線は上層層間絶縁膜の上に形成され、上層絶縁膜内に形成されたコンタクトプラグにより相変化素子の上面と接続される。また、相変化素子の下面は、下層絶縁膜内に形成されたコンタクトプラグによりシリコン基板内に形成された拡散層と接続される。
【００２５】
一方、周辺回路領域においては、最下層配線は、下層層間絶縁膜と上層層間絶縁膜を貫通したコンタクトプラグにより、シリコン基板内に形成された拡散層に接続される。
【００２６】
しかし、この構成を採用すると以下に説明する幾つかの新たな問題を生じさせることになる。
【００２７】
すなわち、第１の問題としては、特許文献２においても議論されているように、最下層配線と半導体基板とを接続するコンタクトプラグが深くなり過ぎてしまうことである。この場合、高アスペクト比対応のプロセス技術およびプロセス装置が必要になり、コストの増大をもたらし事業収益にダメージを与えてしまう。
【００２８】
特許文献２の図１２においては、最下層配線と相変化素子とを“同層”すなわち同じ高さで形成する構成を開示しているが、代償としてプロセス難易度の上昇とプロセス工程数の増加という問題が生じることになる。
【００２９】
第２の問題としては、相変化素子の下面と半導体基板とを接続するコンタクトプラグ（下部プラグ）が深くなり、直径の微細化が難しくなることである。すなわち、相変化メモリでは、動作電流を低減するために、図２０のコンタクトプラグＣＰ０のように下部プラグの直径をコンタクトプラグの標準穴径よりも小さく（直径数十ｎｍ程度）して電流密度を高める方法が一般的である。そのためにはドライエッチングの特性からプラグ深さは浅い方が望ましい。
【００３０】
図２０に示したメモリセルＭＣでは、コンタクトプラグＣＰ０の深さは、相変化素子ＰＥと、その下方の第１金属配線とを絶縁分離する層間絶縁膜ＩＬ２の厚さだけで決まっているので、層間絶縁膜ＩＬ２の成膜プロセスとＣＭＰプロセスとを専用プロセスとして厳しく高精度化すれば、層間絶縁膜ＩＬ２を薄く形成して、コンタクトプラグＣＰ０の深さをある程度浅くすることができる。
【００３１】
ところが、相変化素子を第１金属配線より下方に配設する場合、その直下の層間絶縁膜は、ＭＯＳトランジスタを覆うため、少なくともゲート電極（ワード線）の高さよりは厚くしなければならず、コンタクトプラグの深さは、図２０に示したコンタクトプラグＣＰ０よりも深くなってしまう。
【００３２】
【特許文献１】特開２００６−２８７２２２号公報（図１）
【特許文献２】特開２００６−２９４９７０号公報（図１３）
【非特許文献１】Y.N. Hwang et. al.,「Writing Current Reduction for High-density Phase-change RAM」International Electron Devices Meeting 2003, pp.893-896.
【発明の開示】
【発明が解決しようとする課題】
【００３３】
以上説明したように、相変化メモリとロジック回路とを搭載する従来のメモリ混載ロジックチップにおいては、第１金属配線と第２金属配線との間の層間絶縁膜の厚さが厚くなって、線間容量が減少することを防止するために、相変化素子は最下層配線よりも下に配設したいという要求があった。しかし、その場合、最下層配線と半導体基板とを接続するコンタクトプラグが深くなり過ぎて、高アスペクト比対応のプロセス技術およびプロセス装置が必要になり、コストの増大をもたらす。また、相変化素子の下面と半導体基板とを接続するコンタクトプラグの深さをゲート電極（ワード線）の高さより浅くできず、当該コンタクトプラグの直径の微細化が困難で動作電流が大きくなるという問題があった。
【００３４】
本発明は、上記のような問題点を解決するためになされたものであり、相変化メモリとロジック回路とを搭載するメモリ混載ロジックチップにおいて、相変化素子を最下層配線よりも下に配設した構成においても、コストの増大をもたらさず、動作電流の増大も防止した構成を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明に係る１の実施の形態においては、複数の第１層コンタクトプラグのうちＭＯＳトランジスタのドレイン層となる拡散層に達するものは、その端部が第１の層間絶縁膜上に選択的に配設された薄膜絶縁膜の下面に接している。薄膜絶縁膜上には、カルコゲナイド化合物系の相変化材料であるＧＳＴで構成された相変化膜が配設され、その上には上部電極が配設されて、相変化素子を構成している。また、複数の第１層コンタクトプラグのうちソース層となる拡散層に達するものは、その端部が第１の層間絶縁膜を貫通する第２層コンタクトプラグの端部にダイレクトに接続され、当該コンタクトプラグのもう一方の端部は、第２の層間絶縁膜上に配設されたソース線ＳＬに接続されている。
【発明の効果】
【００３６】
上記実施の形態によれば、ＲＵＭＬ（Resistor Under Metal-Line）型のメモリセル構造を採ることで、第１金属配線と第２金属配線との間の層間絶縁膜の厚さが厚くなって、線間容量が減少することが防止される。また、ソース線と拡散層との接続を、第１層コンタクトプラグおよび第２層コンタクトプラグで構成される２連プラグを介して行うので、第１金属配線とシリコン基板との距離が広くなった場合でも、個々のプラグのアスペクト比は大きくならないので、高アスペクト比対応のプロセス技術やプロセス装置は不要で、コストの増加も抑制できる。
【発明を実施するための最良の形態】
【００３７】
＜実施の形態＞
＜Ａ．装置構成＞
本発明に係る実施の形態の半導体装置１００の構成について図１を用いて説明する。なお、図１においてメモリセル領域と周辺回路領域とを並べて示している。
【００３８】
図１に示すように、メモリセル領域においてはシリコン基板１上にアクセス用のＭＯＳトランジスタＱ１が配設され、ＭＯＳトランジスタＱ１を覆うように層間絶縁膜ＩＬ１が配設されている。
【００３９】
そして、ＭＯＳトランジスタＱ１のソースまたはドレイン層となる複数の拡散層３に達するように、層間絶縁膜ＩＬ１を貫通する複数のコンタクトプラグＣＰ０（第１層コンタクトプラグ）が設けられている。
【００４０】
なお、拡散層３上にはシリサイド層ＳＳが配設されており、各コンタクトプラグＣＰ０は実際にはシリサイド層ＳＳに達することになるが、便宜的に拡散層３に達するという表現を使用する。
【００４１】
ＭＯＳトランジスタＱ１は、素子分離絶縁膜２によって規定される活性領域上に選択的に配設されたゲート絶縁膜４と、ゲート絶縁膜４上に配設されたゲート電極５と、ゲート電極５のゲート長方向の両側面外方のシリコン基板１の表面内に選択的に配設され、ソースまたはドレイン層となる拡散層３とを備えている。ゲート電極５は図面に対して奥行き方向に延在しワード線を兼用し、ゲート電極５上はシリサイド層ＳＳで覆われている。なお、ゲート絶縁膜４およびゲート電極５の側面は、サイドウォール絶縁膜で覆われているが図示は省略する。
【００４２】
ここで「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタにおいては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されており、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００４３】
複数のコンタクトプラグＣＰ０のうちＭＯＳトランジスタＱ１のドレイン層となる拡散層３（第１のプラグ）に達するものは、その端部が層間絶縁膜ＩＬ１上に選択的に配設された薄膜絶縁膜１９の下面に接している。この薄膜絶縁膜１９上には、カルコゲナイド化合物系の相変化材料であるＧＳＴで構成された相変化膜２０が配設され、その上には上部電極２１が配設されている。薄膜絶縁膜１９、相変化膜２０および上部電極２１とを合わせて、相変化素子ＰＥ１と呼称する。そして、相変化素子ＰＥ１を覆うように、層間絶縁膜ＩＬ１上には層間絶縁膜ＩＬ２が配設されている。
【００４４】
また、複数のコンタクトプラグＣＰ０のうちソース層となる拡散層３に達するもの（第２のプラグ）は、その端部が層間絶縁膜ＩＬ２を貫通するコンタクトプラグＣＰ１（第２層コンタクトプラグ）のうち、層間絶縁膜ＩＬ２上に配設されたソース線ＳＬ（図面に対して奥行き方向に延在）に達するもの（第３のプラグ）にダイレクトに接続されている。また、相変化素子ＰＥ１の上部電極２１に達するように、層間絶縁膜ＩＬ２を貫通するコンタクトプラグＣＰ１（第４のプラグ）の端部は、層間絶縁膜ＩＬ２上に配設された接続パッドＰＤに接続される。なお、ソース線ＳＬおよび接続パッドＰＤは、第１金属配線で構成される。
【００４５】
ソース線ＳＬおよび接続パッドＰＤは、層間絶縁膜ＩＬ２上に配設された層間絶縁膜ＩＬ３内に配設されている。そして、層間絶縁膜ＩＬ３を貫通して接続パッドＰＤに達するようにコンタクトプラグＣＰ２（第３層コンタクトプラグ）が配設されており、コンタクトプラグＣＰ２の端部は、層間絶縁膜ＩＬ３上に配設されたビット線ＢＬ（第２金属配線）に接続される。
【００４６】
一方、周辺回路領域においては、シリコン基板１上にＭＯＳトランジスタＱ２が配設され、ＭＯＳトランジスタＱ２を覆うように層間絶縁膜ＩＬ１が配設されている。そして、ＭＯＳトランジスタＱ２のソースまたはドレイン層となる拡散層３１に達するように、層間絶縁膜ＩＬ１を貫通するコンタクトプラグＣＰ０が設けられている。
【００４７】
ＭＯＳトランジスタＱ２は、素子分離絶縁膜２によって規定される活性領域上に選択的に配設されたゲート絶縁膜４１と、ゲート絶縁膜４１上に配設されたゲート電極５１と、ゲート電極５１のゲート長方向の両側面外方のシリコン基板１の表面内に選択的に配設され、ソースまたはドレイン層となる拡散層３１とを備えている。ゲート電極５１上はシリサイド層ＳＳで覆われている。なお、ゲート絶縁膜４１およびゲート電極５１の側面は、サイドウォール絶縁膜で覆われているが図示は省略する。
【００４８】
層間絶縁膜ＩＬ１上には層間絶縁膜ＩＬ２が配設され、複数のコンタクトプラグＣＰ０は、その端部が層間絶縁膜ＩＬ２を貫通するコンタクトプラグＣＰ１の端部に接続され、当該コンタクトプラグＣＰ１のもう一方の端部は、層間絶縁膜ＩＬ２上に配設された第１金属配線Ｍ１に接続されている。
【００４９】
第１金属配線Ｍ１は、層間絶縁膜ＩＬ２上に配設された層間絶縁膜ＩＬ３内に配設されている。そして、層間絶縁膜ＩＬ３を貫通して金属配線Ｍ１に達するようにコンタクトプラグＣＰ２が配設されており、コンタクトプラグＣＰ２の端部は、層間絶縁膜ＩＬ３上に配設された第２金属配線Ｍ２に接続される。
【００５０】
上記のような構成において、図１中の破線で囲んだ領域、すなわち、１つのＭＯＳトランジスタＱ１と、当該ＭＯＳトランジスタＱ１がオンすることによって通電される相変化素子ＰＥ１とを含む領域が１ビット分のメモリセルＭＣ１を構成し、近接する２つのメモリセルＭＣ１が、１つのソース線およびそれに繋るコンタクトプラグＣＰ０およびＣＰ１の２連プラグ（スタックトプラグ）を共有するように構成されている。
【００５１】
＜Ｂ．効果＞
このように、相変化素子ＰＥ１を第１金属配線Ｍ１（ソース線ＳＬおよび接続パッドＰＤ）の下方に配置したＲＵＭＬ（Resistor Under Metal-Line）型のメモリセル構造を採ることで、第１金属配線と第２金属配線との間の層間絶縁膜の厚さを薄くすることができる。よって、線間容量が減少することが防止される。また、ソース線ＳＬと拡散層３との接続を、コンタクトプラグＣＰ０およびＣＰ１で構成される２連プラグを介して行うので、第１金属配線Ｍ１とシリコン基板１との距離が広くなった場合でも、個々のプラグのアスペクト比は大きくならないので、高アスペクト比対応のプロセス技術やプロセス装置は不要で、コストの増加も抑制できる。
【００５２】
また、第１金属配線Ｍ１の直下の層間絶縁膜ＩＬ１は、ＭＯＳトランジスタＱ１を覆うため、少なくともゲート電極５（ワード線）の高さよりは厚くしなければならないが、動作電流を増大させることなく相変化素子ＰＥ１に高い電流密度の電流を流す必要がある場合には、コンタクトプラグＣＰ０の直径を小さくしなければならず、高アスペクト比対応のプロセス技術およびプロセス装置が生じる。
【００５３】
しかし、相変化素子ＰＥ１は、相変化膜２０の上部電極２１が設けられた主面とは反対側の主面が薄膜絶縁膜１９で覆われているので、薄膜絶縁膜１９が熱抵抗体となってコンタクトプラグＣＰ０との接続領域付近でＧＳＴ内で発生した熱がコンタクトプラグＣＰ０へと流出するのを抑制することができる。よって、熱効率を著しく向上することができる。このため、コンタクトプラグＣＰ０の直径が大きく電流密度が小さくても（動作電流を増大させずとも）相変化膜２０に相変化を起こさせることが可能である。
【００５４】
従って、半導体装置１００においては、相変化素子ＰＥ１とシリコン基板１とを接続するコンタクトプラグＣＰ０の直径は、ソース線ＳＬと拡散層３との接続に使用されるコンタクトプラグＣＰ０と同じに設定することができ、高アスペクト比対応のプロセス技術やプロセス装置は不要となる。
【００５５】
ここで、薄膜絶縁膜１９は、０．５ｎｍ〜５ｎｍの厚さを有し、この程度の厚さであるならば透過電流（例えばトンネル電流またはプール・フレンケル電流）が支配的に流れ、相変化膜２０に１００μＡ〜１ｍＡ程度の電流を流す抵抗値３０ｋΩ程度の抵抗体として機能する。
【００５６】
なお、薄膜絶縁膜１９の材料としては、カルコゲナイドとの接着性が良く、コンタクトプラグの材料（例えばタングステン）よりも熱伝導率が小さい材料、例えばＴａ（タンタル）酸化膜などが望ましい。相変化素子に薄膜絶縁膜を用いる構成については、特開２００６−３５２０８２号公報に開示されている。
【００５７】
また、図１に示したように、メモリセル領域と周辺回路領域とでは、少なくとも第２金属配線Ｍ２以下の層構造は同じにできるので、製造プロセスの簡素化を図ることができ、メモリセルの構成に合わせてロジック回路の設計を変更する必要がないので、混載チップにおいて、コストの増加を招来することが防止される。
【００５８】
以上説明したように、相変化メモリとロジック回路とを共通のシリコン基板に搭載する半導体装置１００においては、相変化素子を最下層配線よりも下に配設した構成においても、コストの増大をもたらさず、動作電流の増大も防止することができる。
【００５９】
次に、ソース線ＳＬと拡散層３との接続を、コンタクトプラグＣＰ０およびＣＰ１で構成される２連プラグを介して行うことによるさらなる効果について、図２を用いて説明する。
【００６０】
図２には、ソース線ＳＬと拡散層３との接続を、コンタクトプラグＣＰ０とＣＰ１との間に配設した接続パッドＣＰＤを有する構成により行う例を示す。なお、図２においては、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６１】
図２に示すように、ＭＯＳトランジスタＱ１のソース層となる拡散層３に達するコンタクトプラグＣＰ０は、その端部が層間絶縁膜ＩＬ１上に配設された接続パッドＣＰＤの下面に接続され、接続パッドＣＰＤの上面には、層間絶縁膜ＩＬ２を貫通するコンタクトプラグＣＰ１の端部が接続されている。そして、当該コンタクトプラグＣＰ１のもう一方の端部は、層間絶縁膜ＩＬ２上に配設されたソース線ＳＬに接続されている。
【００６２】
このような構成において、図２中の破線で囲んだ領域、すなわち、１つのＭＯＳトランジスタＱ１と、当該ＭＯＳトランジスタＱ１がオンすることによって通電される相変化素子ＰＥ１とを含む領域が１ビット分のメモリセルＭＣ２を構成する。
【００６３】
通常の半導体技術では、下層のコンタクトプラグに対して上層のコンタクトプラグを接続する場合、間に金属配線層による接続パッドを介在させる。これは、上下のコンタクトプラグの位置ずれに対するマージンを持たせ、位置ずれが生じても接触抵抗の変動を抑制するための措置である。
【００６４】
ただし、ストライプパターンと違って、接続パッドのような矩形あるいは方形のパターンは微細寸法で作ることが難しいため、その影響で、図２に例示するように、接続パッドＣＰＤは、コンタクトプラグＣＰ１やＣＰ０の直径よりも大幅に大きくなり、セルサイズ（基板平面に平行な方向の寸法）が大きくなってしまう。メモリ単独チップでは、接続パッドＣＰＤを小さく作るための特殊なプロセスやレイアウトルールを使うことができるが、ロジックチップやメモリ混載ロジックチップでは、様々な回路レイアウトに対応する必要があるため、そうはいかない。
【００６５】
そこで採用されたのが、接続パッドを使わずに上下のプラグを直接接続する２連プラグ方式であり、プラグどうしを繋ぐ接続パッドが不要になる分だけ、セルサイズの増加を抑制できる。
【００６６】
また、図２に示した構成では、接続パッドＣＰＤと相変化素子ＰＥ１という異なる膜構成のパターンが同層にあることから、特許文献２と同様に複雑なプロセスが必要になるが、接続パッドＣＰＤを作る必要がなければこの問題も生じない。
【００６７】
次に、２連プラグを採用するにあたって、発明者達が工夫した点について図３および図４を用いて説明する。
【００６８】
図１に示したように、ソース線ＳＬと拡散層３とを接続するコンタクトプラグＣＰ０およびＣＰ１においては、コンタクトプラグＣＰ１とコンタクトプラグＣＰ２が少なくとも互いに接続する端部において、コンタクトプラグＣＰ１の直径をコンタクトプラグＣＰ０の直径よりも大きく設定している。このように設定することで、プラグの軸がずれた場合でも接触面積、ひいては接触抵抗の変化を抑制することができる。
【００６９】
図３には、コンタクトプラグＣＰ１の直径をコンタクトプラグＣＰ０の直径よりも大きく設定した場合の、軸ずれによる接触状態の変化を示す。
【００７０】
図３の（ａ）部には、コンタクトプラグＣＰ１の中心軸ＡＸ１とコンタクトプラグＣＰ０の中心軸ＡＸ０とが軸ずれなく重ね合わされた状態を示しており、それぞれの重ね合わされた端面を示す平面図では、コンタクトプラグＣＰ０の端面は、コンタクトプラグＣＰ１の端面内に収まっていることが示されている。この状態では、両プラグの接触面積に変化はない。
【００７１】
また、図３の（ｂ）部には、コンタクトプラグＣＰ１の中心軸ＡＸ１とコンタクトプラグＣＰ０の中心軸ＡＸ０とが、僅かにずれて重ね合わされた状態を示しており、それぞれの重ね合わされた端面を示す平面図では、コンタクトプラグＣＰ０の端面は、コンタクトプラグＣＰ１の端面内に辛うじて収まっていることが示されている。この状態では、両プラグの接触面積に変化はない。
【００７２】
一方、図３の（ｃ）部には、コンタクトプラグＣＰ１の中心軸ＡＸ１とコンタクトプラグＣＰ０の中心軸ＡＸ０とが、大幅にずれて重ね合わされた状態を示しており、それぞれの重ね合わされた端面を示す平面図では、コンタクトプラグＣＰ０の端面は、コンタクトプラグＣＰ１の端面から僅かにはみ出していることが示されている。このような状態でも、両プラグの接触面積は僅かに変化するに止まっている。
【００７３】
ここで比較のために、図４には、コンタクトプラグＣＰ１とコンタクトプラグＣＰ２が互いに接続する端部において、コンタクトプラグＣＰ１の直径をコンタクトプラグＣＰ０の直径と同じに設定した場合の、軸ずれによる接触状態の変化を示す。
【００７４】
図４の（ａ）部には、コンタクトプラグＣＰ１の中心軸ＡＸ１とコンタクトプラグＣＰ０の中心軸ＡＸ０とが軸ずれなく重ね合わされた状態を示しており、それぞれの重ね合わされた端面を示す平面図では、コンタクトプラグＣＰ０の端面は、コンタクトプラグＣＰ１の端面と完全に重なっていることが示されている。この状態では、両プラグの接触面積に変化はない。
【００７５】
また、図４の（ｂ）部には、コンタクトプラグＣＰ１の中心軸ＡＸ１とコンタクトプラグＣＰ０の中心軸ＡＸ０とが、僅かにずれて重ね合わされた状態を示しており、それぞれの重ね合わされた端面を示す平面図では、コンタクトプラグＣＰ０の端面は、コンタクトプラグＣＰ１の端面から軸ずれの分だけずれていることが示されている。このように中心軸が僅かにずれただけで、両プラグの接触面積に変化が起きる。
【００７６】
図４の（ｃ）部には、コンタクトプラグＣＰ１の中心軸ＡＸ１とコンタクトプラグＣＰ０の中心軸ＡＸ０とが、大幅にずれて重ね合わされた状態を示しており、それぞれの重ね合わされた端面を示す平面図では、コンタクトプラグＣＰ０の端面は、コンタクトプラグＣＰ１の端面から軸ずれの分だけずれていることが示されている。このように、コンタクトプラグＣＰ１の直径をコンタクトプラグＣＰ０の直径と同じに設定すると、僅かな軸ずれであっても両プラグの接触面積が変化することになる。接触面積は上下のプラグの軸ずれに伴って減少するので、重ね合わせのずれにより接触抵抗にばらつきが生じ、回路動作マージンの減少という問題に直面してしまう。
【００７７】
以上説明したように、コンタクトプラグＣＰ１とコンタクトプラグＣＰ２が少なくとも互いに接続する端部において、コンタクトプラグＣＰ１の直径を大きく設定することで、重ね合わせずれを吸収でき、接触面積の変化、ひいては接触抵抗の変化を抑制して、回路の安定動作が確保できる。
【００７８】
なお、上側に位置するコンタクトプラグＣＰ１の直径を大きくするのは、一般に半導体プロセスでは上層になるほど下地平坦性との兼ね合いで最小寸法が大きくなることから、これと整合させるという意図によっている。また、上下のコンタクトプラグの直径の比率は、直径比が大きいほど大きな重ね合わせずれも吸収できるが、マスクレイアウトが疎になってしまうので、マスクレイアウトの集積度との兼ね合いで設定することになるが、ＣＰ１／ＣＰ０＝１．１〜１．５程度となるように設定することで、適切な大きさとなる。
【００７９】
また、コンタクトプラグＣＰ１およびＣＰ０は、共に、それぞれ、メモリセル領域と周辺回路領域とで直径を同じに設定する。これにより、コンタクトプラグの形成に必要なマスク枚数を最小限に止めることができる。マスク枚数の多寡は製造コストの増減に直結するので、上記設定は製造コストの削減に有効である。
【００８０】
＜Ｃ．変形例１＞
図１を用いて説明した半導体装置１００においては、相変化素子ＰＥ１の上部電極２１に接するコンタクトプラグＣＰ１は、薄膜絶縁膜１９に接するコンタクトプラグＣＰ０の上方に配設される構成となっていたが、メモリセルの製造歩留りと信頼性の向上を考慮して図５に示す半導体装置１００Ａのような構成を採用しても良い。
【００８１】
すなわち、図５に示す半導体装置１００Ａにおいては、相変化素子ＰＥ１の上部電極２１に接するコンタクトプラグＣＰ１は、薄膜絶縁膜１９に接するコンタクトプラグＣＰ０の上方から外れた位置に配設され、そのために、相変化素子ＰＥ１の平面方向の寸法を半導体装置１００よりも大きく設定している。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８２】
コンタクトプラグＣＰ０の形成においては、層間絶縁膜ＩＬ１を貫通して拡散層３に達するコンタクトホールを形成した後、当該コンタクトホール内面を、例えばＴｉＮ膜で覆ってバリアメタルとし、その後、例えばタングステン膜を埋め込む。そして、層間絶縁膜ＩＬ１上に存在するタングステン膜およびＴｉＮ膜を、ＣＭＰ（Chemical Mechanical Polishing）で研磨して除去することで、コンタクトプラグＣＰ０の端面を平らに仕上げるが、研磨ばらつき等によりプラグ金属の上面が周囲の絶縁膜表面よりも若干高低して凹凸を呈することがあり得る。
【００８３】
その状態で、薄膜絶縁膜１９や相変化膜２０、上部電極２１を形成すると、それらの膜はコンタクトプラグＣＰ０端面の凹凸をその表面に反映することになる。特に、相変化膜２０や上部電極２１をスパッタリングにより成膜する場合は、下地の段差が強調されることになる。
【００８４】
このようにして形成された上部電極２１表面の凹部にコンタクトプラグＣＰ１が接触すると、接触位置によっては接触不良や信頼性の低下の可能性がある。また、薄膜絶縁膜１９がコンタクトプラグＣＰ０端面の凹凸上に形成されると抵抗体としての機能に問題が生じる場合がある。
【００８５】
これに対し、図５に示す半導体装置１００Ａにおいては、コンタクトプラグＣＰ１は、コンタクトプラグＣＰ０の上方から外れた位置に配設されるので、コンタクトプラグＣＰ１が上部電極２１表面の凹部に接触することを防止して、メモリセルの製造歩留と信頼性の向上を図ることができる。
【００８６】
＜Ｄ．変形例２＞
図１を用いて説明した半導体装置１００においては、相変化素子ＰＥ１の上部電極２１に接するコンタクトプラグＣＰ１と、ＭＯＳトランジスタＱ１のソース層となる拡散層３に達するコンタクトプラグＣＰ０に接続されるコンタクトプラグＣＰ１とでは、その深さに若干の違いがある。
【００８７】
深さの異なるコンタクトプラグを形成する場合、マスクを分けて別々に開口すれば、ドライエッチングの条件をそれぞれに最適化できるので、プロセス的には容易となる。しかし、マスク枚数の増加によりコストが増加するという問題を含んでいる。図６に示す半導体装置１００Ｂは、このような問題を解消するための構成を有している。
【００８８】
すなわち、図６に示す半導体装置１００Ｂにおいては、相変化素子ＰＥ１上および拡散層３に達するコンタクトプラグＣＰ０の端面上を含む層間絶縁膜ＩＬ１上を覆うように、層間絶縁膜ＩＬ２とは異なる材質の絶縁膜で構成されるエッチングストッパー膜２３を配設している。例えば、層間絶縁膜ＩＬ２にシリコン酸化膜を用いる場合は、エッチングストッパー膜２３にシリコン窒化膜を用いる。加えて、相変化素子ＰＥ１の上部電極２１上には相変化素子ＰＥ１のパターニングに用いるハードマスク２２を残し、また、当該ハードマスク２２の材質を、エッチングストッパー膜２３と同じものとしている。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８９】
相変化素子ＰＥ１の上部電極２１に接するコンタクトプラグＣＰ１と、コンタクトプラグＣＰ０に接続されるコンタクトプラグＣＰ１とで深さに違いがある場合でも、エッチングストッパー膜２３を設けることで、層間絶縁膜ＩＬ２を貫通するコンタクトホールを形成する際に、エッチングの進行がエッチングストッパー膜２３で止まるので、コンタクトホールの深さに違いがあっても、同一のマスクで開口エッチングをすることが可能となる。
【００９０】
エッチングストッパー膜２３で開口エッチングが止まった後は、エッチング条件をシリコン窒化膜のエッチングに切り替える。このような手順で、深さの違うコンタクトホールを同一のマスクで開口することができる。
【００９１】
なお、層間絶縁膜の材質はシリコン酸化膜が一般的であり、これとエッチング選択比がとり易く、またシリコンプロセスで扱い易い材質はシリコン窒化膜であるので、シリコン酸化膜とシリコン窒化膜との組合せは本目的のために好適な組合せである。
【００９２】
次に、ハードマスク２２を設ける理由について説明する。
相変化膜２０の材質によってはエッチングの際のマスクとしてレジスト材を使えないことがある。すなわち、ドライエッチングによる生成物が有機材料であるレジスト材と反応し、エッチング終了後のレジスト除去を困難にする場合があるからである。その場合、無機材料で構成されるハードマスク２２を用いることで、このような問題は生じない。
【００９３】
もっとも、ハードマスク２２は酸素プラズマアッシングなどで除去できないので、ドライエッチング後も相変化素子ＰＥ１上に残るが、レジスト材と違って、熱的に安定な材料であるので、その後の製造工程でも問題を起こさず、残すことを前提として使用することができる。
【００９４】
ここで留意すべきは、ハードマスク２２の材質の選定である。ハードマスク２２の材質がエッチングストッパー膜２３と異なると、エッチングストッパー膜２３を開口しても上部電極２１の上面を覆うハードマスク２２が開口できず、コンタクトプラグＣＰ１と導通できない可能性がある。そこで、ハードマスク２２とエッチングストッパー膜２３との材質を同じにすることで、エッチングストッパー膜２３の開口エッチングの工程でハードマスク２２もエッチングでき、導通を確実なものとしている。
【００９５】
なお、図６に示されるように、相変化素子ＰＥ１の上部電極２１上ではハードマスク２２とエッチングストッパー膜２３とが重なっているのに対し、拡散層３に達するコンタクトプラグＣＰ０の端面上ではエッチングストッパー膜２３だけが存在するので、シリコン窒化膜のトータルの膜厚に違いがある。しかし、ハードマスク２２もエッチングストッパー膜２３も、厚みはそれぞれ６０〜８０ｎｍで、薄く構成されているので、２枚重ねであっても１枚であっても、ドライエッチングにとっては問題にはならない。
【００９６】
また、層間絶縁膜ＩＬ１上のエッチングストッパー膜２３については、層間絶縁膜ＩＬ１をシリコン酸化膜で構成しているので、エッチング選択比が高くなり、エッチングストッパー膜２３が除去された後もエッチングを続けても、層間絶縁膜ＩＬに影響を及ぼすことがないということからも、厚みの違いは問題にはならない。
【００９７】
＜Ｅ．製造方法＞
次に、図６に示した半導体装置１００Ｂの製造方法について、製造工程を順に示す断面図である図７〜図１８を用いて説明する。
【００９８】
まず、図７に示す工程において、シリコン基板１を準備し、その表面内に、例えばシリコン酸化膜で素子分離絶縁膜２を選択的に形成して活性領域を規定する。
【００９９】
次に、活性領域上に従来的な方法でゲート絶縁膜４、ポリシリコンのゲート電極５およびサイドウォール絶縁膜（図示せず）を形成し、ゲート電極５およびサイドウォール絶縁膜をマスクとしてシリコン基板１中に不純物イオンを注入することによって、ソースまたはドレイン層として機能する拡散層３を形成してＭＯＳトランジスタＱ１を得る。拡散層３のプロファイルは微細寸法でのＭＯＳＦＥＴ動作に対応するよう調整してある。なお、ＭＯＳトランジスタＱ１の構成は、これに限定されるものではなく、相変化素子ＰＥ１に相変化を起こさせるに足る電流を供給できるのであれば良い。
【０１００】
ＭＯＳトランジスタＱ１を形成した後、シリコン基板１の全面に例えばコバルト層を形成し、熱処理を施してシリサイド化させる。その後、未反応のコバルト層を除去することで拡散層３上およびゲート電極５上に、シリサイド層ＳＳ（ＣｏＳｉ2）を形成する。
【０１０１】
次に、図８に示す工程において、ＭＯＳトランジスタＱ１を覆うようにシリコン基板１の全面に、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積し、ＣＭＰにより平坦化することで層間絶縁膜ＩＬ１を得る。なお、層間絶縁膜ＩＬ１の厚さは５００ｎｍ程度である。
【０１０２】
そして、従来的なホトリソグラフィ技術およびドライエッチング技術（ホトエッチ技術と呼称）を用いて、層間絶縁膜ＩＬ１を貫通して拡散層３上のシリサイド層ＳＳに達するコンタクトホールを形成する。その後、当該コンタクトホール内にＣＶＤ法によりＴｉＮ膜を被着してバリアメタルＢＭ０とし、さらにＣＶＤ法によりタングステンを充填してタングステンプラグＷ０とする。その後、層間絶縁膜ＩＬ１上に存在するタングステン膜およびＴｉＮ膜をＣＭＰで研磨して除去することで、直径約１６０ｎｍのコンタクトプラグＣＰ０を得る。
【０１０３】
次に、図９に示す工程において、スパッタリング法により相変化素子ＰＥ１の書き換え電流低減のための薄膜絶縁膜１９となる厚さ２ｎｍ程度のＴａＯ（タンタル酸化膜）薄膜１９０を堆積し、引き続き、スパッタリング法により、それぞれ相変化膜２０および上部電極２１となる厚さ５０ｎｍ程度のＧＳＴ膜２００およびＷ膜２１０を堆積する。
【０１０４】
薄膜絶縁膜１９は、ＴａＯに限らず、層間絶縁膜材料よりもＧＳＴ膜との接着性が高く、プラグ材料（ここではＷ）よりも熱伝導率が小さい材料であれば良く、例えば、Ｔｉ（チタン）酸化膜、Ｚｒ（ジルコニウム）酸化膜、Ｈｆ（ハフニウム）酸化膜、Ｎｂ（ニオブ）酸化膜、Ｃｒ（クロム）酸化膜、Ｍｏ（モリブデン）酸化膜、Ｗ（タングステン）酸化膜、Ａｌ（アルミニウム）酸化膜などでもＴａＯと同様の効果を奏する。
【０１０５】
また、相変化膜としてＧＳＴ（ＧｅＳｂＴｅ）を用いる例を示したが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料、あるいはＩｎ、Ｇａなど他の元素との合金、もしくは窒素または酸素を添加したＧＳＴを用いても良い。
【０１０６】
その後、ＣＶＤ法により、Ｗ膜２１０上にハードマスク材２２０となる厚さ２００ｎｍ程度のシリコン窒化膜（ＳｉＮｘ）を堆積し、その上にホトリソグラフィ技術によりレジストマスクＲＭ１をパターニングする。レジストマスクＲＭ１は、相変化素子ＰＥ１の形成領域（ＭＯＳトランジスタＱ１のドレイン層となる拡散層３に達するコンタクトプラグＣＰ０の上部を含む領域）に対応する部分を覆い、それ以外の部分が開口部となるようにパターニングされている。
【０１０７】
そして、レジストマスクＲＭ１を用いて、ドライエッチングによりシリコン窒化膜２２０をパターニングすることで、図１０に示すように、相変化素子ＰＥ１の形成領域に対応する部分にシリコン窒化膜を残してハードマスク２２とする。なお、レジストマスクＲＭ１は、酸素アッシングで除去する。
【０１０８】
次に、図１１に示す工程において、シリコン窒化膜２２０をハードマスクとしてＷ膜２１０、ＧＳＴ膜２００およびＴａＯ薄膜１９０に対するドライエッチングを順次行うことで、薄膜絶縁膜１９、相変化膜２０および上部電極２１で構成される相変化素子ＰＥ１を得る。なお、このドライエッチングによりハードマスク２２もエッチングされるので、パターニング完了時点で膜厚は８０ｎｍ程度に減少して上部電極２１上に残る。
【０１０９】
次に、図１２に示す工程において、ハードマスク２２が残る相変化素子ＰＥ１を含めて、シリコン基板１上全面に、ＣＶＤ法により厚さ６０ｎｍ程度のシリコン窒化膜（ＳｉＮｘ）を堆積し、エッチングストッパー膜２３とする。続いて、層間絶縁膜ＩＬ１上全面に、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰにより平坦化することで層間絶縁膜ＩＬ２を得る。なお、層間絶縁膜ＩＬ２の厚さは３００ｎｍ程度である。
【０１１０】
次に、図１３に示す工程において、層間絶縁膜ＩＬ２上にホトリソグラフィ技術によりレジストマスクＲＭ２をパターニングする。レジストマスクＲＭ２は、コンタクトプラグＣＰ１の形成領域（ＭＯＳトランジスタＱ１のソース層となる拡散層３に達するコンタクトプラグＣＰ０の上部、および相変化素子ＰＥ１上のハードマスク２２の上部）に対応する部分が開口部となるようにパターニングされている。
【０１１１】
そして、図１４に示す工程において、レジストマスクＲＭ２を用いて、ドライエッチングにより層間絶縁膜ＩＬ２を貫通する複数のコンタクトホールＣＨ１を形成する。このドライエッチングにおいては、シリコン酸化膜においてエッチング速度が速く、シリコン窒化膜において遅くなるようにエッチング条件が調整されており、いずれのコンタクトホールＣＨ１も、エッチングストッパー膜２３でエッチングが停止する。
【０１１２】
次に、図１５に示す工程において、シリコン窒化膜においてエッチング速度が速くなるようにエッチング条件を変更して、再度ドライエッチングを行うことで、コンタクトホールＣＨ１底部のエッチングストッパー膜２３を除去し、コンタクトプラグＣＰ０上のコンタクトホールＣＨ１では、コンタクトプラグＣＰ０の端面を露出させ、相変化素子ＰＥ１上のコンタクトホールＣＨ１ではハードマスク２２も除去することで上部電極２１の表面を露出させる。
【０１１３】
その後、図１６に示す工程において、酸素アッシングによりレジストマスクＲＭ２を除去する。
【０１１４】
次に、図１７に示す工程において、コンタクトホールＣＨ１内にスパッタ法によりＴｉＮ膜を被着してバリアメタルＢＭ１とし、さらにＣＶＤ法によりタングステンを充填してタングステンプラグＷ１とする。ここで、ＴｉＮ膜をスパッタ法により形成するのは、ＧＳＴ膜への熱的ダメージが懸念されるためである。また６００℃を超えない低温ＣＶＤ法で形成してもよい。その後、層間絶縁膜ＩＬ２上に存在するタングステン膜およびＴｉＮ膜をＣＭＰで研磨して除去することで、直径約２００ｎｍのコンタクトプラグＣＰ１を得る。この場合、コンタクトプラグＣＰ０とＣＰ１との直径の比率は、２００ｎｍ／１６０ｎｍ＝１．２５となる。
【０１１５】
以降は、通常の多層配線形成プロセスを用いて多層配線層を形成すれば良く、例えば図１８に示すように、層間絶縁膜ＩＬ２上に、例えばスパッタリング法によりアルミニウム層を形成した後パターニングすることで、ソース線ＳＬおよび接続パッドＰＤを形成する。その後、層間絶縁膜ＩＬ２上全面に、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰにより平坦化することで層間絶縁膜ＩＬ３を得る。
【０１１６】
そして、ホトエッチ技術を用いて、層間絶縁膜ＩＬ３を貫通して接続パッドＰＤに達するコンタクトホールを形成し、当該コンタクトホール内にスパッタ法によりＴｉＮ膜を被着してバリアメタルＢＭ２とし、さらにＣＶＤ法によりタングステンを充填してタングステンプラグＷ２とする。ここでも、ＴｉＮ膜をスパッタ法により形成するのは、ＧＳＴ膜への熱的ダメージが懸念されるためである。また６００℃を超えない低温ＣＶＤ法で形成してもよい。その後、層間絶縁膜ＩＬ３上に存在するタングステン膜およびＴｉＮ膜をＣＭＰで研磨して除去することで、直径約２００ｎｍ、深さ約３００ｎｍのコンタクトプラグＣＰ２を得る。さらに、層間絶縁膜ＩＬ３上に、例えばスパッタリング法によりアルミニウム層を形成した後、パターニングによりビット線ＢＬを形成することで図６に示した半導体装置１００Ｂを得る。
【０１１７】
なお、相変化メモリは、Ａｌ配線でもＣｕ配線でも適用可能である。特に、本発明のように多層配線層と相変化素子を別層に分けて形成する場合には、多層配線層はＣｕでもＡｌでも既存の構成をそのまま適用でき、互換性が高い。
【０１１８】
図１９には、１３０ｎｍ世代のＣｕ配線技術を適用した例を示す。
図１９に示すように、層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ３を堆積し、配線層を形成するための配線溝をした後、シングルダマシンにより、めっきで配線溝を銅層で埋め込むことで、銅配線によりソース線ＳＬおよび接続パッドＰＤを形成する。その後、層間絶縁膜ＩＬ３上全面に、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰにより平坦化することで層間絶縁膜ＩＬ４を得る。
【０１１９】
そして、層間絶縁膜ＩＬ４を貫通して接続パッドＰＤに達するコンタクトホールを形成し、さらに配線層を形成するための配線溝をした後、デュアルダマシンにより、メッキでコンタクトホールおよび配線溝を銅層で埋め込むことで、コンタクトプラグＣＰＸおよびビット線ＢＬを同時に形成する。以後は、層間絶縁膜の形成とデュアルダマシンを繰り返すことで、さらなる上層配線層を形成する。
【図面の簡単な説明】
【０１２０】
【図１】本発明に係る実施の形態の半導体装置の構成を示す断面図である。
【図２】本発明に係る実施の形態の半導体装置による効果を説明するための比較対象の構成を示す断面図である。
【図３】２連プラグの効果を説明する図である。
【図４】２連プラグの効果を説明する図である。
【図５】本発明に係る実施の形態の半導体装置の変形例１の構成を示す断面図である。
【図６】本発明に係る実施の形態の半導体装置の変形例２の構成を示す断面図である。
【図７】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図８】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図９】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１１】本発明に係る実施の形態の半導体装置の変形例２の構成を示す断面図である。
【図１２】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１３】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１５】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１６】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１７】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１８】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図１９】本発明に係る実施の形態の半導体装置の変形例２の製造工程を示す断面図である。
【図２０】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【０１２１】
３  拡散層、１９  薄膜絶縁膜、２０  相変化膜、２２  ハードマスク、２３  エッチングストッパー膜、ＣＰ０，ＣＰ１  コンタクトプラグ、ＩＬ１，ＩＬ２  層間絶縁膜、ＰＥ１  相変化素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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