(57)【要約】【課題】トランスを飽和させることなく、省電力で駆動させつつ、出力信号を正確に出力することが可能な信号伝達回路を提供することを目的とする。【解決手段】１次側コイル及び２次側コイルを備えるトランス５３と、入力信号の立上りタイミングにおいて１次側コイルに第１のパルス電圧を発生させるとともに、入力信号の立下りタイミングにおいて１次側コイルに第２のパルス電圧を発生させる駆動部５６と、２次側コイルに第１のパルス電圧に対応するパルス電圧が発生すると出力信号を立上らせ、２次側コイルに第２のパルス電圧に対応するパルス電圧が発生すると出力信号を立ち下がらせる２次側回路５２と、一定周期で１次側コイルに第３のパルス電圧を発生させる駆動回路３と、２次側回路５２の出力先に異常が発生すると、２次側コイルに流れる電流を変動させる抵抗６８及びＭＯＳＦＥＴ７３とを備えて信号伝達回路１を構成する。【選択図】図１
2009135660.tif 000002
【特許請求の範囲】
【請求項１】
１次側コイルと２次側コイルとを備えるトランスと、
入力信号の立上りタイミングにおいて前記１次側コイルに第１のパルス電圧を発生させるとともに、前記入力信号の立下りタイミングにおいて前記１次側コイルに第２のパルス電圧を発生させる第１の駆動回路と、
前記２次側コイルに前記第１のパルス電圧に対応するパルス電圧が発生すると出力信号を立上らせるとともに、前記２次側コイルに前記第２のパルス電圧に対応するパルス電圧が発生すると前記出力信号を立ち下がらせる２次側回路と、
前記２次側コイルに流れる電流を変動させる電流変動回路と、
前記２次側コイルに流れる電流が変動したことを前記２次側コイルから前記１次側コイルへ伝達するために、一定周期で前記１次側コイルに第３のパルス電圧を発生させる第２の駆動回路と、
を備えることを特徴とする信号伝達回路。
【請求項２】
請求項１に記載の信号伝達回路であって、
前記第１の駆動回路は、前記第１のパルス電圧又は前記第２のパルス電圧を２以上発生させる
ことを特徴とする信号伝達回路。
【請求項３】
請求項１又は請求項２に記載の信号伝達回路であって、
前記第２の駆動回路は、前記第１の駆動回路から前記第１のパルス電圧が発生した後、前記第３のパルス電圧を発生させ、
前記第２の駆動回路は、前記第１の駆動回路から前記第２のパルス電圧が発生した後、前記第３のパルス電圧を発生させる
ことを特徴とする信号伝達回路。
【請求項４】
請求項１〜３の何れか１項に記載の信号伝達回路であって、
前記第３のパルス電圧のパルス幅は、前記トランスのリーケージインダクタンスに基づいて調整されている
ことを特徴とする信号伝達回路。
【請求項５】
請求項１〜４の何れか１項に記載の信号伝達回路であって、
前記１次側コイルに流れる電流が変動したことを検出すると、前記２次側回路の出力先に異常が発生したと判断する異常判断回路を備える
ことを特徴とする信号伝達回路。
【請求項６】
請求項１〜５の何れか１項に記載の信号伝達回路であって、
前記２次側回路は、前記２次側コイルに第１の閾値以上の前記第１のパルス電圧に対応するパルス電圧が発生すると、前記出力信号を立ち上がらせ、前記２次側コイルに第２の閾値以上の前記第２のパルス電圧に対応するパルス電圧が発生すると、前記出力信号を立ち下がらせ、
前記第１の駆動回路は、前記１次側コイルに前記第１のパルス電圧を発生させた後、前記１次側コイルに前記２次側コイルに発生するパルス電圧が前記第２の閾値未満のパルス電圧を発生させ、前記１次側コイルに前記第２のパルス電圧を発生させた後、前記１次側コイルに前記２次側コイルに発生するパルス電圧が前記第１の閾値未満のパルス電圧を発生させる、
ことを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側と出力側とを電気的に絶縁した状態で、信号を入力側から出力側に伝達する信号伝達回路に関する。
【背景技術】
【０００２】
信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラを用いるものがある。
しかしながら、フォトカプラは入出力間の伝送遅延が大きいため、上述の信号伝達回路では、信号の伝送遅延が大きくなってしまうという問題がある。また、フォトカプラは、１００℃以上の環境下で使用できないため、上述の信号伝達回路では、１００℃以上の環境下で使用できないという問題もある。
【０００３】
これらの問題を解決するために、例えば、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラの代わりにトランスを用いることが考えられる。
図５は、入力側と出力側とを電気的に絶縁状態にする部分としてトランスを用いた信号伝達回路を示す図である。
【０００４】
図５に示す信号伝達回路５０は、信号（入力信号）が入力される１次側回路５１と、信号（出力信号）を出力する２次側回路５２と、１次側回路５１から２次側回路５２へ信号を電気的に絶縁して伝達するトランス５３とを備えて構成されている。
【０００５】
上記トランス５３は、１次側コイルと２次側コイルとを備えている。
上記１次側回路５１は、電源部５４、５５と、駆動部５６と、異常信号出力回路５７とを備えて構成されている。
【０００６】
上記電源部５４、５５は、それぞれ、ｎｐｎバイポーラトランジスタ５８と、ＮチャネルのＭＯＳＦＥＴ５９、６０と、ダイオード６１と、定電流源６２と、コンパレータ６３と、抵抗６４と、定電圧源６５とを備えて構成されている。
【０００７】
すなわち、ｎｐｎバイポーラトランジスタ５８のコレクタ端子は電圧ＶＤＤの電源及びダイオード６１のカソード端子に接続されているとともに定電流源６２を介してＭＯＳＦＥＴ６０のドレイン端子及びｎｐｎバイポーラトランジスタ５８のベース端子に接続され、ｎｐｎバイポーラトランジスタ５８のエミッタ端子はＭＯＳＦＥＴ５９のドレイン端子及びダイオード６１のアノード端子に接続されている。ＭＯＳＦＥＴ５９、６０のそれぞれのゲート端子は互いに接続され、ＭＯＳＦＥＴ５９のソース端子はコンパレータ６３のプラスの入力端子に接続されているとともに抵抗６４を介してグランドに接続されている。ＭＯＳＦＥＴ６０のソース端子及び定電圧源６５のマイナス端子はそれぞれグランドに接続されている。コンパレータ６３のマイナスの入力端子は定電圧源６５のプラス端子に接続されている。電源部５４においてｎｐｎバイポーラトランジスタ５８とＭＯＳＦＥＴ５９との接続点はトランス５３の１次側コイルの一方端に接続され、電源部５５においてｎｐｎバイポーラトランジスタ５８とＭＯＳＦＥＴ５９との接続点はトランス５３の１次側コイルの他方端に接続されている。
【０００８】
なお、トランス５３の１次側コイルの一方端（電源部５４に接続される点）をＡ点とし、トランス５３の１次側コイルの他方端（電源部５５に接続される点）をＢ点とする。また、電源部５４においてＭＯＳＦＥＴ５９のソース端子と抵抗６４との接続点をＣ点とし、電源部５５においてＭＯＳＦＥＴ５９のソース端子と抵抗６４との接続点をＤ点とする。
【０００９】
上記２次側回路５２は、抵抗６６〜６８と、ダイオード６９〜７２と、ＮチャネルのＭＯＳＦＥＴ７３と、コンパレータ（ヒステリシスコンパレータ）７４、７５と、ＲＳ型のフリップフロップ回路７６とを備えて構成されている。
【００１０】
すなわち、コンパレータ７４のプラスの入力端子はトランス５３の２次側コイルの一方端、抵抗６６の一方端、及びコンパレータ７５のマイナスの入力端子に接続され、コンパレータ７４の出力端子はフリップフロップ回路７６のセット端子（Ｓ）に接続されている。コンパレータ７５のプラスの入力端子はトランス５３の２次側コイルの他方端、抵抗６６の他方端、及びコンパレータ７４のマイナスの入力端子に接続され、コンパレータ７５の出力端子はフリップフロップ回路７６のリセット端子（Ｒ）に接続されている。ダイオード６９のアノード端子はコンパレータ７４のプラスの入力端子及びダイオード７０のカソード端子に接続され、ダイオード６９のカソード端子はダイオード７１のカソード端子及び抵抗６７の一方端に接続され、ダイオード７１のアノード端子はコンパレータ７５のプラスの入力端子及びダイオード７２のカソード端子に接続され、ダイオード７２のアノード端子はダイオード７０のアノード端子、抵抗６７の他方端、及びグランドに接続されている。抵抗６８の一方端は抵抗６７の一方端に接続され、抵抗６８の他方端はＭＯＳＦＥＴ７３のドレイン端子に接続されている。ＭＯＳＦＥＴ７３のソース端子は抵抗６７の他方端に接続されている。
【００１１】
なお、抵抗６７の抵抗値は、抵抗６８の抵抗値よりも大きいものとする。また、トランス５３の２次側コイルの一方端（コンパレータ７４のプラスの入力端子に接続される点）をＥ点とし、トランス５３の２次側コイルの他方端（コンパレータ７５のプラスの入力端子に接続される点）をＦ点とする。
【００１２】
上記駆動部５６は、駆動回路７７、７８と、インバータ７９とを備えて構成されている。
図６は、上記信号伝達回路５０内の各回路から出力される信号のタイミングチャートを示す図である。なお、図６において、入力信号のハイレベル期間やローレベル期間は、電源部５４のＭＯＳＦＥＴ５９、６０を駆動するための駆動信号Ｍ２及び電源部５５のＭＯＳＦＥＴ５９、６０を駆動するための駆動信号Ｍ１のそれぞれのハイレベルのパルス幅よりも十分に長いものとする。また、ｎｐｎバイポーラトランジスタ５８のベース−エミッタ間電圧をＶｂｅ、ダイオード６１が動作する際の閾値電圧をＶＦとする。
【００１３】
入力信号の立上りタイミングにおいて、駆動信号Ｍ１がローレベルからハイレベルになる。このとき、駆動信号Ｍ２はローレベルである。
すると、電源部５４のｎｐｎバイポーラトランジスタ５８と電源部５５のＭＯＳＦＥＴ５９とがオン、電源部５４のＭＯＳＦＥＴ５９と電源部５５のｎｐｎバイポーラトランジスタ５８とがオフとなり、１次側回路５１のＢ点がグランドに繋がり、１次側回路５１のＡ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路５１のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス５３を介して２次側回路５２のＥ点−Ｆ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧が発生する。このプラス極性の電圧は、コンパレータ７４で設定される閾値（第１の閾値）以上の電圧であり、コンパレータ７４に入力されるとコンパレータ７４からハイレベルの電圧が出力される。
【００１４】
そして、コンパレータ７４からフリップフロップ回路７６のセット端子（Ｓ）にハイレベルの電圧が出力されると、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００１５】
その後、駆動信号Ｍ１がハイレベルからローレベルになると（このとき、駆動信号Ｍ２もローレベルである）、電源部５４、５５のそれぞれのｎｐｎバイポーラトランジスタ５８がオン、電源部５４、５５のそれぞれのＭＯＳＦＥＴ５９がオフとなり、１次側回路５１のＡ点−Ｂ点間に発生していたプラス極性の電圧がマイナス極性の電圧（−（Ｖｂｅ＋ＶＦ））まで立下がり、２次側回路５２のＥ点−Ｆ点間に発生していた電圧も立下る。これにより、駆動信号Ｍ１の１つ目のパルス電圧が１次側回路５１から２次側回路５２へ伝達される。
【００１６】
さらに、再び、駆動信号Ｍ１がローレベルからハイレベルになると（このとき、駆動信号Ｍ２はローレベルである）、上述したように、電源部５４のｎｐｎバイポーラトランジスタ５８と電源部５５のＭＯＳＦＥＴ５９とがオン、電源部５４のＭＯＳＦＥＴ５９と電源部５５のｎｐｎバイポーラトランジスタ５８とがオフとなり、１次側回路５１のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス５３を介して２次側回路５２のＥ点−Ｆ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧が発生する。
【００１７】
その後、駆動信号Ｍ１がハイレベルからローレベルになると（このとき、駆動信号Ｍ２もローレベルである）、上述したように、電源部５４、５５のそれぞれのｎｐｎバイポーラトランジスタ５８がオン、電源部５４、５５のそれぞれのＭＯＳＦＥＴ５９がオフとなり、１次側回路５１のＡ点−Ｂ点間に発生していたプラス極性の電圧がマイナス極性の電圧（−（Ｖｂｅ＋ＶＦ））まで立下がり、２次側回路５２のＥ点−Ｆ点間に発生していた電圧も立下る。これにより、駆動信号Ｍ１の２つ目のパルス電圧が１次側回路５１から２次側回路５２へ伝達される。一方、入力信号の立下りタイミングにおいて、駆動信号Ｍ２がローレベルからハイレベルになる。このとき、駆動信号Ｍ１はローレベルである。
【００１８】
すると、電源部５４のＭＯＳＦＥＴ５９と電源部５５のｎｐｎバイポーラトランジスタ５８とがオン、電源部５４のｎｐｎバイポーラトランジスタ５８と電源部５５のＭＯＳＦＥＴ５９とがオフとなり、１次側回路５１のＡ点がグランドと繋がり、１次側回路５１のＢ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路５１のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生し、トランス５３を介してＥ点−Ｆ点間にマイナス極性の電圧が発生する。このマイナス極性の電圧は、コンパレータ７５で設定される閾値（第２の閾値）以上の電圧であり、コンパレータ７５に入力されるとコンパレータ７５からハイレベルの電圧が出力される。
【００１９】
そして、コンパレータ７５からフリップフロップ回路７６のリセット端子（Ｒ）にハイレベルの電圧が出力されると、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧が立ち下がる。
【００２０】
その後、駆動信号Ｍ２がハイレベルからローレベルになると（このとき、駆動信号Ｍ１もローレベルである）、電源部５４、５５のそれぞれのｎｐｎバイポーラトランジスタ５８がオン、電源部５４、５５のそれぞれのＭＯＳＦＥＴ５９がオフとなり、１次側回路５１のＡ点−Ｂ点間に発生していたマイナス極性の電圧がプラス極性の電圧（Ｖｂｅ＋ＶＦ）まで立上がり、２次側回路５２のＥ点−Ｆ点間に発生していた電圧も立上がる。これにより、駆動信号Ｍ２の１つ目のパルス電圧が１次側回路５１から２次側回路５２へ伝達される。
【００２１】
さらに、再び、駆動信号Ｍ２がローレベルからハイレベルになると（このとき、駆動信号Ｍ２はローレベルである）、上述したように、電源部５４のＭＯＳＦＥＴ５９と電源部５５のｎｐｎバイポーラトランジスタ５８とがオン、電源部５４のｎｐｎバイポーラトランジスタ５８と電源部５５のＭＯＳＦＥＴ５９とがオフとなり、１次側回路５１のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生し、トランス５３を介して２次側回路５２のＥ点−Ｆ点間電圧にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧が発生する。
【００２２】
その後、駆動信号Ｍ２がハイレベルからローレベルになると（このとき、駆動信号Ｍ１もローレベルである）、上述したように、電源部５４、５５のそれぞれのｎｐｎバイポーラトランジスタ５８がオン、電源部５４、５５のそれぞれのＭＯＳＦＥＴ５９がオフとなり、１次側回路５１のＡ点−Ｂ点間に発生していたマイナス極性の電圧がプラス極性の電圧（Ｖｂｅ＋ＶＦ）まで立上がり、２次側回路５２のＥ点−Ｆ点間に発生していた電圧も立上がる。これにより、駆動信号Ｍ２の２つ目のパルス電圧が１次側回路５１から２次側回路５２へ伝達される。なお、コンパレータ７４は、Ａ点−Ｂ点間電圧が（ＶＤＤ−Ｖｂｅ）の時にＥ点−Ｆ点間に発生する電圧と、Ａ点−Ｂ点間電圧が（Ｖｂｅ＋ＶＦ）の時にＥ点−Ｆ点間に発生する電圧との間に閾値を持つように設定されているものとする。また、コンパレータ７５は、Ａ点−Ｂ点間電圧が（−（ＶＤＤ−Ｖｂｅ））の時にＥ点−Ｆ点間に発生する電圧と、Ａ点−Ｂ点間電圧が（−（Ｖｂｅ＋ＶＦ））の時にＥ点−Ｆ点間に発生する電圧との間に閾値を持つように設定されているものとする。但し、（ＶＤＤ−Ｖｂｅ）＞（Ｖｂｅ＋ＶＦ）とする。
【００２３】
また、図５に示す信号伝達回路５０では、図６に示すように、入力信号の立上りタイミングおよび立下りタイミングで連続する２つのパルス電圧（駆動信号Ｍ１、Ｍ２）を入力しているが、連続する２つのパルス電圧のうち２つ目のパルス電圧は、１つ目のパルス電圧が何らかの原因により２次側回路５２に伝達されずに出力信号が立上らなかったり立下らなかったりした場合でも、２つ目のパルス電圧で確実に出力信号を立上らせたり、立下らせたりするために入力されるものである。
【００２４】
このように、図５に示す信号伝達回路５０は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号をトランス５３を介して出力する。
また、図５に示す信号伝達回路５０は、例えば、ＮチャネルのＭＯＳＦＥＴ８０のゲート端子に出力信号を出力するものとし、ＭＯＳＦＥＴ８０のソース端子とグランドとの間に設けられる抵抗８１にかかる電圧がプラスの入力端子に入力され、マイナスの入力端子に基準電圧Ｖ１が入力されるコンパレータ８２から出力される電圧がＭＯＳＦＥＴ７３のゲート端子に入力されるものとする。
【００２５】
上記異常信号出力回路５７は、ＯＲ回路８３、８４と、インバータ８５と、ＡＮＤ回路８６、８７と、ＲＳ型のフリップフロップ回路８８とを備えて構成されている。
図７は、異常信号出力回路５７内の各回路から出力される信号のタイミングチャートを示す図である。
【００２６】
例えば、何らかの原因によりＭＯＳＦＥＴ８０が破壊され抵抗８１に基準電圧Ｖ１よりも大きな電圧がかかり、コンパレータ８２から出力される電圧がハイレベルになると、ＭＯＳＦＥＴ７３がオンとなる。その後、入力信号が立下がり、Ａ点−Ｂ点間およびＥ点−Ｆ点間に電圧が発生すると、抵抗６８が有効になったことにより２次側回路５２に流れる電流が大きくなるのでトランス５３の１次側コイルに流れる電流も大きくなり、１次側回路５１のＣ点の電圧が正常時（コンパレータ８２からローレベルの電圧が出力されているとき）よりも大きくなる。そのため、電源部５４のコンパレータ６３からハイレベルのパルス電圧（出力信号Ｓ５）が出力され、ＡＮＤ回路８６からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路８８から出力される電圧（異常信号Ａ１）がローレベルからハイレベルになる。
【００２７】
そして、その後、抵抗８１に大きな電圧がかからなくなるなどして、コンパレータ８２から出力される電圧がローレベルになると、ＭＯＳＦＥＴ７３がオフし、抵抗６８が無効になる。その後、入力信号が一旦立上った後、さらに立ち下がると、１次側回路５１のＣ点の電圧は正常時に戻り、電源部５４のコンパレータ６３から出力される電圧（出力信号Ｓ５）がローレベル、インバータ８５から出力される電圧がハイレベルになり、ＡＮＤ回路８７からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路８８から出力される電圧（異常信号Ａ１）がハイレベルからローレベルになる。
【００２８】
このように、図５に示す信号伝達回路５０では、出力信号の出力先の回路において異常が発生してＭＯＳＦＥＴ７３がオンすると、異常信号出力回路５７からハイレベルの異常信号Ａ１が出力される。
【００２９】
しかしながら、上記信号伝達回路５０では、入力信号の立上りから一定時間の間もしくは入力信号の立下りから一定時間の間しか１次側コイルにパルス電圧を発生させないため、図８に示すように、入力信号の立上りから一定の時間経過後にコンパレータ８２の出力がハイレベルになった場合、２次側回路５２のＭＯＳＦＥＴ７３がオンとなっても１次側コイルおよび２次側コイルに電流が流れないため、入力信号が立下るまで２次側回路５２から１次側回路５１へＭＯＳＦＥＴ８０に異常が発生したことを伝達することができないという問題がある。
【００３０】
そこで、既存の信号伝達回路として、１次側回路において、トランスの１次側コイルに一定周期のパルス電圧をかけておき、入力信号のハイレベル期間、その１次側コイルにかかるパルス電圧を低下させ、２次側回路において、トランスの２次側コイルにかかるパルス電圧の低下期間、出力信号をハイレベルにする信号伝達回路がある（例えば、特許文献１参照）。この信号伝達回路では、上記信号伝達回路５０と同様に、２次側回路の出力先の異常時、２次側回路のインピーダンスを下げて、１次側回路及び２次側回路にそれぞれ流れる電流を増加させている。そして、その電流が増加したことを１次側回路で検出することにより、２次側回路の出力先の異常を２次側回路から１次側回路へ伝達している。この信号伝達回路によれば、トランスに常に一定周期のパルス電圧がかかっているため、入力信号のハイレベル期間のどのタイミングで２次側回路の出力先に異常が発生しても、入力信号のハイレベル期間においてトランスに一定周期でかかるパルス電圧により、その異常を２次側回路から１次側回路へ伝達することができる。
【特許文献１】特開２００６−２８０１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、上述したように、トランスに常に一定周期でパルス電圧をかける信号伝達回路では、省電力化のためにトランスにかかるパルス電圧の周期を長くすると、出力信号の立上り／立下りが入力信号に対して大幅に遅延してしまうという問題がある。
【００３２】
そこで、本発明では、２次側回路の出力先の異常をトランスを介して２次側回路から１次側回路に伝達する場合において、省電力で駆動させつつ、入力信号に同期した出力信号を出力することが可能な信号伝達回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の信号伝達回路は、１次側コイルと２次側コイルを備えるトランスと、入力信号の立上りタイミングにおいて前記１次側コイルに第１のパルス電圧を発生させるとともに、前記入力信号の立下りタイミングにおいて前記１次側コイルに第２のパルス電圧を発生させる第１の駆動回路と、前記２次側コイルに前記第１のパルス電圧に対応するパルス電圧が発生すると出力信号を立上らせるとともに、前記２次側コイルに前記第２のパルス電圧に対応するパルス電圧が発生すると前記出力信号を立ち下がらせる２次側回路と、前記２次側コイルに流れる電流を変動させる電流変動回路と、前記２次側コイルに流れる電流が変動したことを前記２次側コイルから前記１次側コイルへ伝達するために、一定周期で前記１次側コイルに第３のパルス電圧を発生させる第２の駆動回路とを備える。
【００３４】
本発明の信号伝達回路では、省電力で駆動させるために第３のパルス電圧の周期を長くしても、第１のパルス電圧が入力信号の立上りタイミングに発生し、第２のパルス電圧が入力信号の立下りタイミングに発生するため、入力信号に同期した出力信号を出力することができる。
【００３５】
また、前記第１の駆動回路は、前記第１のパルス電圧又は前記第２のパルス電圧を２以上発生させるように構成してもよい。
これにより、より確実に入力信号を１次側回路から２次側回路へ伝達することができる。
【００３６】
また、前記第２の駆動回路は、前記第１の駆動回路から前記第１のパルス電圧を発生させた後、前記第３のパルス電圧を発生させ、前記第１の駆動回路から前記第２のパルス電圧が発生したことを検出した後、前記第３のパルス電圧を発生させるように構成する。
【００３７】
また、前記第３のパルス電圧のパルス幅は、前記トランスのリーケージインダクタンスに基づいて調整されていてもよい。
これにより、トランスのリーケージインダクタンスによる第３のパルス電圧の伝達遅延のために２次側コイルに流れる電流が変動したことが２次側コイルから１次側コイルへ伝達し難くなることを抑えることができる。
【００３８】
また、上記信号伝達回路は、前記１次側回路に流れる電流が変動したことを検出すると、前記２次側回路の出力先に異常が発生したと判断する異常判断回路を備えるように構成してもよい。
【００３９】
これにより、２次側回路の出力先に異常が発生したとき、異常判断回路が第１の駆動回路や第２の駆動回路を停止させるように構成することができる。
また、前記２次側回路は、前記２次側コイルに第１の閾値以上の前記第１のパルス電圧に対応するパルス電圧が発生すると、前記出力信号を立ち上がらせ、前記２次側コイルに第２の閾値以上の前記第２のパルス電圧に対応するパルス電圧が発生すると、前記出力信号を立ち下がらせ、前記第１の駆動回路は、前記１次側コイルに前記第１のパルス電圧を発生させた後、前記１次側コイルに前記２次側コイルに発生するパルス電圧が前記第２の閾値未満のパルス電圧を発生させ、前記１次側コイルに前記第２のパルス電圧を発生させた後、前記１次側コイルに前記２次側コイルに発生するパルス電圧が前記第１の閾値未満のパルス電圧を発生させるように構成してもよい。
【００４０】
これにより、トランスの結合係数が悪くても、入力信号の立上りタイミング後や立下りタイミング後において、トランスのリーケージインダクタンスと回路の容量成分とによるＬＣ発振を抑え、回路の誤動作を防止することができ、また、トランスにパルスを挿入した後にトランスが自動的にリセットされ、トランスの飽和を防止することができる。
【発明の効果】
【００４１】
本発明によれば、入力側と出力側とを電気的に絶縁した状態で、デジタル信号を入力側から出力側に伝達する信号伝達回路において、省電力で駆動させつつ、入力信号に同期した出力信号を出力することができる。
【発明を実施するための最良の形態】
【００４２】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の信号伝達回路を示す図である。なお、図５に示す構成と同じ構成には同じ符号を付しその説明を省略する。
【００４３】
図１に示す信号伝達回路１は、１次側回路２と、２次側回路５２と、トランス５３とを備えて構成されている。
上記１次側回路２は、パルスカウント部３、４と、ＯＲ回路５〜７と、発振器８と、パルス発生回路９と、ＡＮＤ回路１０、１１と、電源部５４、５５と、駆動部５６と、異常信号出力回路５７とを備えて構成されている。
【００４４】
上記パルスカウント部３、４は、それぞれ、インバータ１２と、Ｔ型のフリップフロップ回路１３、１４とを備えて構成されている。なお、フリップフロップ回路１３、１４において、Ｔ端子に入力される信号は正論理で処理され、Ｔ＿端子及びＲ＿端子にそれぞれ入力される信号は負論理で処理されるものとする。
【００４５】
上記パルス発生回路９は、立上り遅延回路１５と、インバータ１６と、バッファ１７と、ＡＮＤ回路１８とを備えて構成されている。
なお、特許請求の範囲における第１の駆動回路は、例えば、１次側回路２内の駆動部５６などにより構成されるものとする。また、特許請求の範囲の第２の駆動回路は、例えば、１次側回路２内の発振器８及びパルス発生回路９などにより構成されるものとする。また、特許請求の範囲における電流変動回路は、例えば、２次側回路５２内の抵抗６８及びＭＯＳＦＥＴ７３などにより構成されるものとする。また、特許請求の範囲における異常判断回路は、例えば、電源部５４、５５内のコンパレータ６３、抵抗６４、及び定電圧源６５、並びに異常信号出力回路５７などにより構成されるものとする。
【００４６】
図２は、本実施形態の信号伝達回路１の各回路から出力される信号のタイミングチャートを示す図である。
まず、本実施形態の信号伝達回路１における１次側回路２から２次側回路５２への入力信号の伝達動作について説明する。
【００４７】
本実施形態の信号伝達回路１では、入力信号が立上ると、駆動信号Ｍ１として駆動回路７８から連続する２つのハイレベルのパルス電圧がＯＲ回路７を介して電源部５５へ出力される。このとき、駆動回路７７からローレベルの駆動信号Ｍ２がＯＲ回路６を介して電源部５４へ出力される。
【００４８】
そして、連続する２つのハイレベルのパルス電圧がＯＲ回路７を介して電源部５５へ出力されると、上述したように、１次側回路５１のＡ点−Ｂ点間に、連続する２つのプラス極性のパルス電圧が発生し、それらのパルス電圧にそれぞれ対応するプラス極性のパルス電圧が２次側回路５２のＥ点−Ｆ点間に連続して発生する。
【００４９】
また、入力信号が立下ると、駆動信号Ｍ２として駆動回路７７から連続する２つのハイレベルのパルス電圧がＯＲ回路６を介して電源部５４へ出力される。このとき、駆動回路７８からローレベルの駆動信号Ｍ１がＯＲ回路７を介して電源部５５へ出力される。
【００５０】
そして、連続する２つのハイレベルのパルス電圧がＯＲ回路６を介して電源部５４へ出力されると、上述したように、１次側回路５１のＡ点−Ｂ点間に、連続する２つのマイナス極性のパルス電圧が発生し、それらのパルス電圧にそれぞれ対応するマイナス極性のパルス電圧が２次側回路５２のＥ点−Ｆ点間に連続して発生する。
【００５１】
そのため、本実施形態の信号伝達回路１は、図５に示す信号伝達回路５０と同様に、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号を出力することができる。なお、本実施形態の信号伝達回路１における電源部５４、５５や２次側回路５２の動作は、図５に示す信号伝達回路５０における電源部５４、５５や２次側回路５２の動作と同様であるため説明を省略する。
【００５２】
次に、入力信号の立上りタイミング及び立下りタイミング以外における本実施形態の信号伝達回路１の動作について説明する。
なお、入力信号がハイレベルの期間、パルスカウント部３におけるフリップフロップ回路１３、１４のそれぞれのリセット解除端子Ｒ＿には、入力信号（ハイレベル）がインバータ７９により反転されたローレベルの信号が入力されるため、パルスカウント部３におけるフリップフロップ回路１３、１４のそれぞれの出力端子Ｑから出力される信号がローレベルとなり、入力信号がローレベルの期間、パルスカウント部４におけるフリップフロップ回路１３、１４のそれぞれのリセット解除端子Ｒ＿には、ローレベルの信号が入力されるため、パルスカウント部４におけるフリップフロップ回路１３、１４のそれぞれの出力端子Ｑから出力される信号がローレベルになるものとする。
【００５３】
また、発振器８から出力されるパルス信号の周期は調整可能とする。駆動信号Ｍ１や駆動信号Ｍ２の連続する２つのパルス電圧の間隔よりも長く設定する場合は、一定周期のパルス電圧がトランスにかかるものに比べて、省電力化を図ることができる。
【００５４】
また、パルス発生回路９から出力される一定周期のパルス電圧の各パルス幅は、トランス５３のリーケージインダクタンスに基づいて調整されていてもよい。図２に示す例では、駆動信号Ｍ１や駆動信号Ｍ２の各パルス電圧のハイレベル期間と同じに設定されている。
【００５５】
まず、入力信号が立上ると、そのタイミングで、駆動回路７８から１つ目のパルス電圧が出力され、パルスカウント部４におけるフリップフロップ回路１３の入力端子Ｔに入力される。すると、フリップフロップ回路１３の出力端子Ｑ＿からフリップフロップ回路１４の入力端子Ｔへ出力される信号がハイレベルからローレベルに変わり、フリップフロップ回路１４の出力端子Ｑから出力される信号はローレベルのままである。
【００５６】
次に、駆動回路７８から２つ目のパルス電圧が出力され、パルスカウント部４におけるフリップフロップ回路１３の入力端子Ｔに入力される。すると、フリップフロップ回路１３の出力端子Ｑ＿からフリップフロップ回路１４の入力端子Ｔへ入力される信号がローレベルからハイレベルに変わり、フリップフロップ回路１４の出力端子Ｑから出力される信号はローレベルからハイレベルに変わる。
【００５７】
パルスカウント部４において、フリップフロップ回路１４からＯＲ回路５を介して発振器８へハイレベルの信号が出力されると、発振器８からパルス発生回路９へ一定周期のパルス信号が出力される。
【００５８】
そして、パルス発生回路９に入力されるパルス信号は、立上り遅延回路１５により立上りタイミングが遅延された後、インバータ１６により反転されＡＮＤ回路１８の一方の入力端子に入力されるとともに、バッファ１７を介してＡＮＤ回路１８の他方の入力端子に入力される。ＡＮＤ回路１８は、発振器８から出力されるパルス信号と同じ周期で、かつ、立上り遅延回路１５の遅延時間と同じハイレベル期間のパルス信号をＡＮＤ回路１１の一方の入力端子へ入力する。このとき、ＡＮＤ回路１１の他方の入力端子には、ハイレベルの入力信号が入力されている。そのため、ＡＮＤ回路１１から出力される信号はパルス発生回路９から出力されるパルス信号と同じになり、そのパルス信号がＯＲ回路７を介して電源部５５へ出力される。
【００５９】
なお、このとき、ＡＮＤ回路１０から出力される信号はローレベルであるため、ＯＲ回路６から電源部５４に入力される信号はローレベルである。
これにより、入力信号のハイレベル期間において、１次側回路２のＡ点−Ｂ点間、すなわち、トランス５３に連続する２つのプラス極性のパルス電圧（第１のパルス電圧）が発生した後、一定周期のプラス極性のパルス電圧（第３のパルス電圧）が発生する。
【００６０】
一方、入力信号が立下ると、そのタイミングで、駆動回路７７から１つ目のパルス電圧が出力され、パルスカウント部３におけるフリップフロップ回路１３の入力端子Ｔに入力される。すると、フリップフロップ回路１３の出力端子Ｑ＿からフリップフロップ回路１４の入力端子Ｔへ出力される信号がハイレベルからローレベルに変わり、フリップフロップ回路１４の出力端子Ｑから出力される信号はローレベルのままである。
【００６１】
次に、駆動回路７８から２つ目のパルス電圧が出力され、パルスカウント部３におけるフリップフロップ回路１３の入力端子Ｔに入力される。すると、フリップフロップ回路１３の出力端子Ｑ＿からフリップフロップ回路１４の入力端子Ｔへ入力される信号がローレベルからハイレベルに変わり、フリップフロップ回路１４の出力端子Ｑから出力される信号はローレベルからハイレベルに変わる。
【００６２】
パルスカウント部３において、フリップフロップ回路１４からＯＲ回路５を介して発振器８へハイレベルの信号が出力されると、発振器８からパルス発生回路９へ一定周期のパルス信号が出力される。
【００６３】
そして、パルス発生回路９に入力されるパルス信号は、立上り遅延回路１５により立上りタイミングが遅延された後、インバータ１６により反転されＡＮＤ回路１８の一方の入力端子に入力されるとともに、バッファ１７を介してＡＮＤ回路１８の他方の入力端子に入力される。ＡＮＤ回路１８は、発振器８から出力されるパルス信号と同じ周期で、かつ、立上り遅延回路１５の遅延時間と同じハイレベル期間のパルス信号をＡＮＤ回路１０の一方の入力端子へ入力する。このとき、ＡＮＤ回路１０の他方の入力端子には、ハイレベルの入力信号が入力されている。そのため、ＡＮＤ回路１０から出力される信号はパルス発生回路９から出力されるパルス信号と同じになり、そのパルス信号がＯＲ回路６を介して電源部５４へ出力される。
【００６４】
なお、このとき、ＡＮＤ回路１１から出力される信号はローレベルであるため、ＯＲ回路７から電源部５５に入力される信号はローレベルである。
これにより、入力信号のローレベル期間において、１次側回路２のＡ点−Ｂ点間、すなわち、トランス５３に連続する２つのマイナス極性のパルス電圧（第２のパルス電圧）が発生した後、一定周期のマイナス極性のパルス電圧（第３のパルス電圧）が発生する。
【００６５】
このように、本実施形態の信号伝達回路１では、入力信号のハイレベル期間において、トランス５３に連続する２つのプラス極性のパルス電圧が発生した後、一定周期のプラス極性のパルス電圧が発生するとともに、入力信号のローレベル期間において、トランス５３に連続する２つのマイナス極性のパルス電圧が発生した後、一定周期のマイナス極性のパルス電圧が発生するため、２次側回路５２の出力先で異常が発生することでＭＯＳＦＥＴ７３がオンして２次側回路５２のインピーダンスが低下し２次側回路５２（トランス５３の２次側コイル）や１次側回路２（トランス５３の１次側コイル）に流れる電流が増加したことを１次側回路２のコンパレータ６３や抵抗６４などで検出することができる。
【００６６】
例えば、何らかの原因によりＭＯＳＦＥＴ８０が破壊され抵抗８１に基準電圧Ｖ１よりも大きな電圧がかかり、コンパレータ８２から出力される電圧がハイレベルになると、ＭＯＳＦＥＴ７３がオンとなる。その後、入力信号が立上る（または立下る）ことで、Ａ点−Ｂ点間およびＥ点−Ｆ点間に電圧が発生すると、抵抗６８が有効になったことにより２次側回路５２に流れる電流が大きくなるのでトランス５３の１次側コイルに流れる電流も大きくなり、１次側回路５１のＤ点の電圧（またはＣ点の電圧）が正常時（コンパレータ８２からローレベルの電圧が出力されているとき）よりも大きくなる。そのため、電源部５５のコンパレータ６３（または電源部５４のコンパレータ６３）からハイレベルのパルス電圧（出力信号Ｓ６（または出力信号Ｓ５））が出力され、ＡＮＤ回路８６からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路８８から出力される電圧（異常信号Ａ１）がローレベルからハイレベルになる。
【００６７】
そして、その後、抵抗８１に大きな電圧がかからなくなるなどして、コンパレータ８２から出力される電圧がローレベルになると、ＭＯＳＦＥＴ７３がオフし、抵抗６８が無効になる。その後、入力信号が立下がる（または立上る）と、１次側回路５１のＤ点の電圧（またはＣ点の電圧）は正常時に戻り、電源部５５のコンパレータ６３（または電源部５４のコンパレータ６３）から出力される電圧（出力信号Ｓ６（または出力信号Ｓ５））がローレベル、インバータ８５から出力される電圧がハイレベルになり、ＡＮＤ回路８７からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路８８から出力される電圧（異常信号Ａ１）がハイレベルからローレベルになる。
【００６８】
このように、本実施形態の信号伝達回路１では、出力信号の出力先の回路において異常が発生してＭＯＳＦＥＴ７３がオンすると、異常信号出力回路５７からハイレベルの異常信号Ａ１が出力される。
【００６９】
なお、例えば、異常信号出力回路５７から駆動部５６にハイレベルの異常信号Ａ１が出力されると、駆動部５６は電源部５４、５５のそれぞれのＭＯＳＦＥＴ５９、６０を停止させるように構成してもよい。
【００７０】
また、本実施形態の信号伝達回路１では、省電力で駆動するために発振器８から出力されるパル信号の周期を長くしても、入力信号の立上りタイミングに駆動回路７８からダブルパルスが発生し、入力信号の立下りタイミングに駆動回路７７からダブルパルスが発生するため、出力信号の立上りタイミング及び立下りタイミングが入力信号の立上りタイミング及び立下りタイミングに対して遅れることを防止することができ、入力信号に同期した出力信号を出力することができる。
【００７１】
また、本実施形態の信号伝達回路１では、パルス発生回路９の立上り遅延回路１５の遅延時間を調整することにより、入力信号のハイレベル期間又はローレベル期間においてトランス５３に発生する一定周期のパルス電圧の各パルス幅を可変することができる。例えば、トランス５３のリーケージインダクタンスが大きく電流の立上りが遅い場合、それに伴って上記一定周期のパルス電圧の各パルス幅を大きくすることにより、トランス５３の１次側コイル及び２次側コイルの電流を十分に増加させることができトランス５３の２次側コイルから１次側コイルへ異常信号を伝達しやすくできる。
【００７２】
次に、Ａ点−Ｂ点間に発生するプラス極性のパルス電圧（入力信号の立上りタイミング後に発生する連続する２つのプラス極性のパルス電圧のどちらか一方のパルス電圧、又は、その連続する２つのプラス極性のパルス電圧が発生した後に発生する一定周期のプラス極性のパルス電圧のうちの１つのパルス電圧）が立ち下がった後の信号伝達回路１の動作について説明する。
【００７３】
本実施形態の信号伝達回路１では、Ａ点−Ｂ点間に発生するプラス極性のパルス電圧が立ち下がると、トランス５３の１次側コイルの一端（Ａ点）が電源部５４のｎｐｎバイポーラトランジスタ５８を介して電源部５４の電源（ＶＤＤ）に接続され、１次側コイルの他方端（Ｂ点）が電源部５５のダイオード６１を介して電源部５５の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にマイナス極性の電圧（−（ＶＦ＋Ｖｂｅ））が発生するとともに、電源部５４の電源（ＶＤＤ）、電源部５４のｎｐｎバイポーラトランジスタ５８、トランス５３の１次側コイル、電源部５５のＭＯＳＦＥＴ５９、電源部５５のグランドの順に流れていた電流が、電源部５４の電源（ＶＤＤ）、電源部５４のｎｐｎバイポーラトランジスタ５８、トランス５３の１次側コイル、電源部５５のダイオード６１、電源部５５の電源（ＶＤＤ）の順に流れ、１次側コイルに蓄積されたエネルギーがリセットされる。そして、トランス５３に蓄積されたエネルギーがリセットされると、トランス５３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧はそれぞれ電源電圧ＶＤＤになる。
【００７４】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（ＶＦ＋Ｖｂｅ））に対応して２次側コイルに発生するパルス電圧はコンパレータ７５からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、上記２次側コイルに発生するパルス電圧の絶対値は上記第２の閾値未満の電圧とする。
【００７５】
次に、Ａ点−Ｂ点間に発生するマイナス極性のパルス電圧（入力信号の立下りタイミング後に発生する連続する２つのマイナス極性のパルス電圧のどちらか一方のパルス電圧、又は、その連続する２つのマイナス極性のパルス電圧が発生した後に発生する一定周期のマイナス極性のパルス電圧のうちの１つのパルス電圧）が立上った後の信号伝達回路１の動作について説明する。
【００７６】
本実施形態の信号伝達回路１では、Ａ点−Ｂ点間に発生するマイナス極性のパルス電圧が立上ると、トランス５３の１次側コイルの一端（Ａ点）が電源部５４のダイオード６１を介して電源部５４の電源（ＶＤＤ）に接続され、１次側コイルの他方端（Ｂ点）が電源部５５のｎｐｎバイポーラトランジスタ５８を介して電源部５５の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にプラス極性の電圧（ＶＦ＋Ｖｂｅ）が発生するとともに、電源部５５の電源（ＶＤＤ）、電源部５５のｎｐｎバイポーラトランジスタ５８、トランス５３の１次側コイル、電源部５４のＭＯＳＦＥＴ５９、電源部５４のグランドの順に流れていた電流が、電源部５５の電源（ＶＤＤ）、電源部５５のｎｐｎバイポーラトランジスタ５８、トランス５３の１次側コイル、電源部５４のダイオード６１、電源部５４の電源（ＶＤＤ）の順に流れ、トランス５３の１次側コイルに蓄積されたエネルギーがリセットされる。そして、トランス５３に蓄積されたエネルギーがリセットされると、トランス５３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧はそれぞれ電源電圧ＶＤＤになる。
【００７７】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（ＶＦ＋Ｖｂｅ）に対応して２次側コイルに発生するパルス電圧はコンパレータ７４からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、上記２次側コイルに発生するパルス電圧は上記第１の閾値未満の電圧とする。
【００７８】
従って、本実施形態の信号伝達回路１は、トランス５３の結合係数が悪くても、トランス５３の１次側コイルにパルスを発生させた後において、トランス５３のリーケージインダクタンスとＥ、Ｆ点の容量成分とによるＬＣ発振を抑えることができ、フリップフロップ回路７６が誤動作することを防止することができる。また、トランス５３へのパルス挿入時にトランスが自動的にリセットされるので、トランスの飽和を防止することができる。
【００７９】
次に、上記駆動回路７７、７８の構成について説明する。
図３（ａ）は、駆動回路７８を示す図であり、図３（ｂ）は、駆動回路７７を示す図である。
【００８０】
駆動回路７７、７８は、それぞれ、インバータ８９、９０と、立上り遅延回路９１〜９３と、バッファ９４、９５と、ＡＮＤ回路９６、９７と、ＯＲ回路９８とを備えて構成されている。
【００８１】
図４（ａ）は、駆動回路７８内の各回路から出力される信号のタイミングチャートを示す図であり、図４（ｂ）は、駆動回路７７内の各回路から出力される信号のタイミングチャートを示す図である。なお、駆動回路７７、７８の立上り遅延回路９１、９３及び駆動回路７８の立上り遅延回路９１、９３のそれぞれの遅延時間は同じものとし、駆動回路７７の立上り遅延回路９２及び駆動回路７８の立上り遅延回路９２のそれぞれの遅延時間は同じものとする。また、駆動回路７７、７８において、立上り遅延回路９１の遅延時間：立上り遅延回路９２の遅延時間＝（ＶＦ＋Ｖｂｅ）：（ＶＤＤ−Ｖｂｅ）を目安とする。
【００８２】
図４（ａ）に示すように、入力信号が立上ると、駆動回路７８には、ハイレベルの信号がバッファ９４を介してＡＮＤ回路９６の一方の入力端子および立上り遅延回路９１に入力される。立上り遅延回路９１に入力されたハイレベルの信号は所定時間遅延された後、インバータ８９により反転されてローレベル信号になり、ＡＮＤ回路９６の他方の入力端子に入力される。したがって、ＡＮＤ回路９６の他方の入力端子には、立上り遅延回路９１からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００８３】
よって、ＡＮＤ回路９６の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路９６からハイレベルのパルス電圧がＯＲ回路９８に入力され、ＯＲ回路９８からハイレベルの信号（駆動信号Ｍ１）が出力される。
【００８４】
その後、立上り遅延回路９１からハイレベルの信号が出力されると、ＡＮＤ回路９６の他方の入力端子には、ローレベルの信号が入力されるため、ＡＮＤ回路９６からはローレベルの信号が出力される。
【００８５】
また、入力信号が立上がると、駆動回路７８には、ハイレベルの信号が立上り遅延回路９１、９２により所定時間遅延され、バッファ９５を介してＡＮＤ回路９７の一方の入力端子および立上り遅延回路９３に入力される。立上り遅延回路９３に入力されたハイレベルの信号は所定時間遅延された後、インバータ９０により反転されてローレベルの信号になり、ＡＮＤ回路９７の他方の入力端子に入力される。したがって、ＡＮＤ回路９７の他方の入力端子には、立上り遅延回路９３からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００８６】
よって、ＡＮＤ回路９７の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路９７からハイレベルのパルス電圧がＯＲ回路９８に入力され、ＯＲ回路９８からハイレベルの信号（駆動信号Ｍ１）が出力される。
【００８７】
従って、駆動回路７８は、入力信号が立上ると、連続する２つのパルス電圧を出力する。
また、図４（ｂ）に示すように、入力信号が立下ると、駆動回路７７は、インバータ７９により反転されたハイレベルの信号がバッファ９４を介してＡＮＤ回路９６の一方の入力端子および立上り遅延回路９１に入力される。立上り遅延回路９１に入力されたハイレベルの信号は所定時間遅延された後、インバータ８９により反転されてローレベルになり、ＡＮＤ回路９６の他方の入力端子に入力される。したがって、ＡＮＤ回路９６の他方の入力端子には、立上り遅延回路９１からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００８８】
よって、ＡＮＤ回路９６の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路９６からハイレベルのパルス電圧がＯＲ回路９８に入力され、ＯＲ回路９８からハイレベルの信号（駆動信号Ｍ２）が出力される。
【００８９】
その後、立上り遅延回路９１からハイレベルの信号が出力されると、ＡＮＤ回路９６の他方の入力端子には、ローレベルの信号が入力されるため、ＡＮＤ回路９６からはローレベルの信号が出力される。
【００９０】
また、入力信号が立下がると、駆動回路７７は、インバータ７９により反転されたハイレベルの信号が立上り遅延回路９１、９２により所定時間遅延され、バッファ９５を介してＡＮＤ回路９７の一方の入力端子および立上り遅延回路９３に入力される。立上り遅延回路９３に入力されたハイレベルの信号は所定時間遅延された後、インバータ９０により反転されてローレベルの信号になり、ＡＮＤ回路９７の他方の入力端子に入力される。したがって、ＡＮＤ回路９７の他方の入力端子には、立上り遅延回路９３からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００９１】
よって、ＡＮＤ回路９７の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路９７からハイレベルのパルス電圧がＯＲ回路９８に入力され、ＯＲ回路９８からハイレベルの信号（駆動信号Ｍ２）が出力される。
【００９２】
従って、駆動回路７７は、入力信号が立下ると、連続する２つのパルス電圧を出力する。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施形態の信号伝達回路を示す図である。
【図２】本実施形態の信号伝達回路内の各回路から出力される信号のタイミングチャートを示す図である。
【図３】駆動回路を示す図である。
【図４】駆動部内の各回路から出力される信号のタイミングチャートを示す図である。
【図５】従来の信号伝達回路を示す図である。
【図６】従来の信号伝達回路内の各回路から出力される信号のタイミングチャートを示す図である。
【図７】異常信号出力回路内の各回路から出力される信号のタイミングチャートを示す図である。
【図８】２次側回路から１次側回路へ異常信号が伝達されない場合の信号伝達回路内の各回路から出力される信号のタイミングチャートを示す図である。
【符号の説明】
【００９４】
１  信号伝達回路
２  １次側回路
３、４  パルスカウント部
５〜７  ＯＲ回路
８  発振器
９  パルス発生回路
１０、１１  ＡＮＤ回路
１２  インバータ
１３、１４  フリップフロップ回路
１５  立上り遅延回路
１６  インバータ
１７  バッファ
１８  ＡＮＤ回路
５０  信号伝達回路
５１  １次側回路
５２  ２次側回路
５３  トランス
５４、５５  電源部
５６  駆動部
５７  異常信号出力回路
５８  ｎｐｎバイポーラトランジスタ
５９、６０  ＭＯＳＦＥＴ
６１  ダイオード
６２  定電流源
６３  コンパレータ
６４  抵抗
６５  定電圧源
６６〜６８  抵抗
６９〜７２  ダイオード
７３  ＭＯＳＦＥＴ
７４、７５  コンパレータ
７６  フリップフロップ回路
７７、７８  駆動回路
７９  インバータ
８０  ＭＯＳＦＥＴ
８１  抵抗
８２  コンパレータ
８３、８４  ＯＲ回路
８５  インバータ
８６、８７  ＡＮＤ回路
８８  フリップフロップ回路
８９、９０  インバータ
９１〜９３  立上り遅延回路
９４、９５  バッファ
９６、９７  ＡＮＤ回路
９８  ＯＲ回路
【図６】
2009135660.tif 000003
【図７】
2009135660.tif 000004
【図８】
2009135660.tif 000005
【図１】
2009135660.tif 000006
【図２】
2009135660.tif 000007
【図３】
2009135660.tif 000008
【図４】
2009135660.tif 000009
【図５】
2009135660.tif 000010