(57)【要約】【課題】大規模なコンタクトチェーン又は大規模な配線パターンにおける複数の素子の電気的な測定を行う際に、不具合箇所の検出をより容易に行える回路構成を有する半導体装置とその評価方法を得られるようにする。【解決手段】半導体装置は、直列に接続された複数の被測定単位素子１０１からなる被測定素子回路と、隣り合う被測定単位素子１０１間の各ノードにそれぞれ接続された複数の選択素子１０４と、複数の選択素子１０４と接続されるノード情報伝達回路１０７とを備えている。被測定素子回路の両端の第１のテストパッド１０２又は第２のテストパッド１０３に電圧を印加したときに各ノードに発生する電位が、ノード情報伝達回路１０７に入力され、入力された各ノードの電位を接続された順に出力する。【選択図】図１
2009188371.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の被測定単位素子を含む被測定素子回路と、
隣り合う前記被測定単位素子同士の間の各ノードにそれぞれ接続された複数の選択素子と、
前記複数の選択素子と接続されるノード情報伝達回路とを備え、
前記被測定素子回路の両端に電圧を印加したときに前記各ノードに発生する電位が、前記ノード情報伝達回路に入力され、
前記ノード情報伝達回路は、入力された前記各ノードの電位を外部へ順次出力することを特徴とする半導体装置。
【請求項２】
前記複数のノードのいずれか１つのノードの電位を固定する電位固定手段をさらに備え、
電位が固定された前記ノードと前記被測定素子回路の両端との間の前記各ノードに発生する電位が、前記ノード情報伝達回路に入力されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
それぞれが、直列に接続された複数の被測定単位素子を含み且つ互いに並列に接続された複数の被測定素子回路を有する被測定回路と、
前記被測定素子回路における隣り合う前記被測定単位素子同士の間の各ノードにそれぞれ接続され、互いに並列に接続された複数の選択回路と、
前記複数の選択回路と接続されるノード情報伝達回路とを備え、
前記複数の被測定素子回路のうちの一の被測定素子回路の両端に電圧を印加したときに前記各ノードに発生する電位が、前記一の被測定素子回路に対応する前記複数の選択回路を制御する信号により前記ノード情報伝達回路に入力され、
前記ノード情報伝達回路は、入力された前記各ノードの電位を外部へ順次出力することを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置の評価方法であって、
前記被測定素子回路の両端に電圧を印加する工程（ａ）と、
前記工程（ａ）によって前記各ノードに発生する電位を、前記複数の選択素子を制御する信号により前記ノード情報伝達回路に入力する工程（ｂ）と、
前記工程（ｂ）によって前記ノード情報伝達回路に入力された前記各ノードの電位を外部へ順次出力する工程（ｃ）と、
前記工程（ｃ）によって出力された前記各ノードの電位の変化点を検出することにより前記被測定単位素子における第１の不具合箇所を特定する工程（ｄ）とを備えていることを特徴とする半導体装置の評価方法。
【請求項５】
前記工程（ｄ）の後に、
前記被測定素子回路の両端に、前記工程（ａ）とは逆方向に電圧を印加する工程（ｅ）と、
前記工程（ｅ）によって前記各ノードに発生する電位を、前記複数の選択素子を制御する信号により前記ノード情報伝達回路に入力する工程（ｆ）と、
前記工程（ｆ）によって前記ノード情報伝達回路に入力された前記各ノードの電位を外部へ順次出力する工程（ｇ）と、
前記工程（ｇ）によって出力された前記各ノードの電位の変化点を検出することにより前記被測定端子素子における第２の不具合箇所を特定する工程（ｈ）とをさらに備えていることを特徴とする請求項４に記載の半導体装置の評価方法。
【請求項６】
前記工程（ｈ）の後に
前記複数のノードのいずれか１つのノードに電位を印加する工程（ｉ）と、
前記工程（ｉ）によって前記各ノードに発生する電位を、前記複数の選択素子を制御する信号により前記ノード情報伝達回路に入力する工程（ｊ）と、
前記工程（ｊ）によって前記ノード情報伝達回路に入力された前記各ノードの電位を外部へ順次出力する工程（ｋ）と、
前記工程（ｋ）によって出力された前記各ノードの電位の変化点を検出することにより前記被測定端子素子における第３の不具合箇所を特定する工程（ｌ）とを備えていることを特徴とする請求項５に記載の半導体装置の評価方法。
【請求項７】
請求項３に記載の半導体装置の評価方法であって、
前記複数の被測定素子回路のうちの第１の被測定素子回路の両端に電圧を印加する工程（ａ）と、
前記工程（ａ）によって前記第１の被測定素子回路の各ノードに発生する電位を、前記第１の被測定素子回路に対応する複数の選択回路を制御する信号により前記ノード情報伝達回路に入力する工程（ｂ）と、
前記工程（ｂ）によって前記ノード情報伝達回路に入力された前記第１の被測定素子回路の前記各ノードの電位を外部へ順次出力する工程（ｃ）と、
前記工程（ｃ）によって出力された前記各ノードの電位の変化点を検出することにより前記第１の被測定素子回路を構成する前記被測定単位素子のうちの不具合箇所を特定する工程（ｄ）と、
前記複数の被測定素子回路のうち前記第１の被測定素子回路を除く他の複数の被測定素子回路に対して、前記工程（ａ）〜（ｄ）を順次繰り返し実行し、前記複数の被測定素子回路の全てにおける不具合が発生した被測定単位素子を特定することを特徴とする半導体装置の評価方法。
【請求項８】
一の面内で蛇行するように形成され、複数の凹凸部を有するスネーク形状の第１配線パターンと、該第１配線パターンの各凹凸部に沿うように対向して配置された複数のコム形状の第２配線パターンとによって構成された被測定素子回路と、
隣り合う前記第２配線パターン同士の間の各ノードにそれぞれ接続された複数の選択素子と、
前記複数の選択素子と接続されるノード情報伝達回路と、
前記第１配線パターンと前記複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加した場合に、前記第１配線パターンと前記所定の第２配線パターンとの間に流れる電流値を外部測定器により測定するための端子とを備え、
前記ノード情報伝達回路は、選択素子を順次非選択化することにより、前記第２配線パターンを順次切り離すことを特徴とする半導体装置。
【請求項９】
一の面内で蛇行するように形成され、複数の凹凸部を有するスネーク形状の第１配線パターンと、該第１配線パターンの各凹凸部に沿うように対向して配置された複数のコム形状の第２配線パターンとによって構成された被測定素子回路と、
前記複数の第２配線パターンと接続されるノード情報伝達回路と、
前記第１配線パターンと前記複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加した場合に、前記第１配線パターンと前記所定の第２配線パターンとの間に流れる電流値を外部測定器により測定するための端子とを備え、
前記ノード情報伝達回路は、接続された前記第２配線パターンの電位を前記第１配線パターンの電位と同電位にすることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置の評価方法であって、
前記第１配線パターンと前記複数の第２配線パターンから選択された前記所定の第２配線パターンとの間に電圧を印加する工程（ａ）と、
前記ノード情報伝達回路により前記複数の選択素子を順次非選択化し、前記第２配線パターンを順次切り離す工程（ｂ）と、
前記工程（ｂ）によって切り離されなかった前記第１配線パターンと前記複数の第２配線パターン間に流れる電流を順次モニタする工程（ｃ）と、
前記工程（ｃ）によって出力された前記各ノードの電流値の変化点を検出することにより、前記複数の第２配線パターンにおける不具合箇所を特定する工程（ｄ）とを備えていることを特徴とする半導体装置の評価方法。
【請求項１１】
請求項９に記載の半導体装置の評価方法であって、
前記第１配線パターンと前記複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加する工程（ａ）と、
前記ノード情報伝達回路により前記第２配線パターンの電位を前記第１配線パターンの電位と同電位に設定する工程（ｂ）と、
前記工程（ｂ）によって順次変化する前記第１配線パターンと前記複数の第２配線パターンとの間に流れる電流を順次モニタする工程（ｃ）と、
前記工程（ｃ）によって前記各ノードの電流値の変化点を検出することにより前記複数の第２配線パターンにおける不具合箇所を特定する工程（ｄ）とを備えていることを特徴とする半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子の電気的測定を行うための半導体装置及びその評価方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造プロセスにおいて、製造ラインの状態の管理及び特性不良の原因の解析等をするために、半導体基板の上に半導体集積回路を構成する各素子の特性を簡便に測定するテスト素子が設けられている。これらのテスト素子は、ウェハの製造プロセスの実施中又は製造プロセスの終了時に測定され、各素子が所定の機能を満たしているか否かの試験を行うと共に、製造プロセスが正常に行われたか否かの試験を行うことにより、製造ラインの状態を確認することができる。また、これらのテスト素子は、各素子の特性に異常が認められた時には、さらに詳細なテスト素子の評価が行われ、異常の原因を特定するために用いられる。
【０００３】
一般に、テスト素子は、スクライブラインと呼ばれる半導体集積回路チップをウェハから切り出して１つのチップに分割するための切断用領域に形成されることが多い。スクライブラインはチップ同士を容易に分割できる十分な幅を必要とするが、それと同時に１枚のウェハからは可能な限り多くの半導体集積回路チップを得ることが望ましく、可能な限りスクライブラインの幅を小さくする必要がある。このため、前記のテスト素子に用いられる領域は面積が制限された領域とならざるを得ない。さらに、スクライブラインには、測定に用いるテストパッドも形成される。限られた面積にテスト素子とテストパッドとを形成するために、テストパッドの数が制限され、多数のテストパッドをスクライブラインの上に設けることが困難である。従って、限られた数のテストパッドを効率的に用いるように被測定素子を設けることが重要となる。
【０００４】
近年の半導体プロセスの微細化、高性能化及び高集積度化に伴い、ウェハの上に形成される半導体素子の規模は拡大の一途である。半導体素子の規模が拡大すると共に、プロセスの不具合を検出するためのテスト素子又は製造ラインの状態をモニタするためのテスト素子もその規模を拡大せざるを得ない。しかしながら、半導体素子の規模の拡大に伴ってテスト素子の数が増加すると、不具合が発生したときに膨大な数のテスト素子の中から不具合箇所を検出することは極めて困難であり、原因究明を行うことが難しい。
【０００５】
例えば、図１４は上層配線層１１と下層配線層１２とを接続するコンタクト孔１３（又はヴィア）の抵抗を評価及び検査する従来のテストパターンの一例であるコンタクトチェーンを示している。図１４（ａ）は平面構成を示し、図１４（ｂ）は断面構成を示している。従来のテストパターンは、多数個のコンタクト孔をチェーン状に接続し抵抗値を測定することにより、異常な高抵抗又はオープン不良を検出して、ウェハの良否の判定等を行う。コンタクトチェーンのコンタクト規模が小さいときには電子顕微鏡等の観察器具を用いて、ウェハを物理的に観察して不具合箇所を特定することが可能であるが、規模が数十万個から数百万個もの大規模になると物理的な解析によって場所を特定することは不可能である。
【０００６】
図１５（ａ）及び図１５（ｂ）はテストパターンを模式的に示している。図１５（ａ）は、一の抵抗記号が１個のコンタクト又は複数個のコンタクトチェーンを表している。図１５（ａ）に示すように、コンタクトを複数のチェーン状に接続して抵抗値を測定することにより、断線不良を発見することはできるが、その発生場所を特定することは困難である。
【０００７】
図１５（ｂ）はコンタクト同士の間又はコンタクトチェーン間のノードをテストパッドに引き出した回路を模式的に示している。図１５（ｂ）に示したノードによって分割されたコンタクト又はコンタクトチェーンを順次測定することができるため、不具合箇所をより容易に検出することが可能となる。しかしながら、前述したとおり、スクライブラインの面積は制限されており、該スクライブラインに形成されるテストパッドの数も制限されることから、図１５（ｂ）に示すような回路をスクライブラインに形成してウェハの不具合箇所を検出することは現実的には難しい。
【０００８】
また、不具合箇所を検出することが可能な小規模のテスト回路を複数設けて、それらを順次測定することにより、不具合箇所の特定を行うことも可能である。しかし、図１５（ｂ）と同様に、スクライブライン領域の面積の制限から、テスト回路及びテストパッドを複数設けることは現実的に困難である。
【０００９】
なお、不具合箇所を検出する対象として、図１４に示すコンタクトチェーンを例に説明したが、図１６に示すスネーク状の配線層からなるテストパターンにおいても同様の問題が発生する。また、図１７に示すようなスタックトコンタクトチェーンにおいても同様の問題が発生する。図１７（ａ）はスタックトコンタクトチェーンの平面図を示し、図１７（ｂ）はスタックトコンタクトチェーンの断面図を示している。スタックトコンタクトチェーンは図１７（ａ）及び図１７（ｂ）に示すように複数のコンタクト孔と配線層とが積層された構成である。
【００１０】
ところで、図１４から図１７に示した従来例は、コンタクト若しくはヴィアのオープン不良又は配線の断線不良を検出するためのテスト素子を示しており、短絡不良の検出を行う場合には、図１８に示すテスト素子を用いる。図１８に示すテスト素子は、一般にスネーク＆コム（ｓｎａｋｅ＆ｃｏｍｂ）等と呼ばれるテスト素子であり、第１配線パターン１のそれぞれの端子である“Ｏ１”端子と“Ｏ２”端子との間に所定の電圧を印加して両端子間に流れる電流値を測定してオープン不良の有無を検出すると共に、“Ｏ１”端子又は“Ｏ２”端子と第２配線パターン２の“Ｓ１”端子との間に所定の電圧を印加して短絡電流が流れるか否かによって短絡不良の有無を検出する。一般に、第１配線パターン１をスネークと呼び、第２配線パターン２をコムと呼ぶ。
【００１１】
図１８に示した短絡不良検出用のテスト素子においても、その規模の拡大と共に不良の物理的位置を特定することは困難である。
【００１２】
また、限られた領域に測定パッドを制限して形成したテスト回路をできるだけ多く設けてウェハを測定し、測定したウェハから不具合箇所を検出する方法が提案されている。ここで、その一例について説明する（例えば、特許文献１を参照。）。
【００１３】
図１９は従来のテスト回路の構成を示している。
【００１４】
図１９に示すように、従来のテスト回路は、半導体基板の上に複数の被測定素子２０１が行列状に設けられ、各被測定素子２０１の両端には選択用のスイッチ２０２が接続されている。各被測定素子２０１は列選択回路２０３及び行選択回路２０４と接続され、列選択回路２０３及び行選択回路２０４にはアドレス発生回路２０５が接続されている。アドレス発生回路２０５は、外部からの制御信号により行列状に設けられた複数の被選択素子２０１の中から１つの被選択素子２０１を選択する列アドレス及び行アドレスを発生させ、列選択回路２０３及び行選択回路２０４に出力することにより、列選択回路２０３及び行選択回路２０４によって特定の被選択素子２０１が選択される。また、各被測定素子２０１はスイッチ回路２０６を介して共通バス線２０７に接続されて、半導体素子の外部の測定器２０８に接続されている。なお、アドレス発生回路２０５は具体的にはシフトレジスタ回路により構成され、外部からのクロック信号によりアドレス信号を１番地ずつカウントアップしていく機能を有する。
【００１５】
図１９に示す従来のテスト回路においては、外部から入力されたアドレス制御信号により選択された特定の被測定素子が外部の測定端子へ順次接続され、外部の測定器により被測定素子の電気的特性を測定することが可能となる。このように従来のテスト回路の構成では外部から入力されるアドレス制御信号から１つの被測定素子を選択するアドレスを発生する発生回路と発生回路から出力される信号を受信する素子選択回路を設けることにより、多数の素子が形成されていても数少ない制御端子及び信号によって順次素子の測定を行って、不具合箇所を特定することが実現できる。
【特許文献１】特開２００３−７７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述の半導体製造プロセスが正常に行われたか否かを評価するための測定の多くは所定の設定電圧を被測定素子に印加して、その素子に流れる電流を測定する電気的な測定である。通常、このような半導体集積回路の評価に用いられる測定器では、精度の高い測定を行うために電圧を設定した後、電圧が安定するまでの待機時間が必要である。通常、半導体素子の電圧測定の待機時間は、１回の測定につき数十ｍｓから数百ｍｓの時間とされている。
【００１７】
従って、前述の特許文献１に記載された従来のテスト回路では外部制御信号でアドレスを１個進めて被測定素子の測定を行い、次の被測定素子の測定に移るまでに数十ｍｓから数百ｍｓの時間を要するため、たとえば１０００個の素子が設けられた場合にはすべての素子を１条件で測定するのにも数十ｓから数百ｓを要することになる。すなわち、このような電気的な測定を素子ごとに測定条件等を変えながらウェハ全面を測定するためには多大な検査時間を要することになる。このように多大な時間を検査に費やすことはコスト的にも非現実的である。また、現在の半導体製造における全製造費用に対する検査に要する費用の割合は非常に大きいものとなっている。
【００１８】
前記に鑑み、本発明は、前記従来の問題を解決するため、大規模なコンタクトチェーン又は大規模な配線パターンにおける複数の素子の電気的な測定を行う際に、不具合箇所の検出をより容易に行う回路構成を有する半導体装置とその評価方法が得られるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明は、半導体装置を、被測定単位素子の不具合箇所を測定単位素子間のノードの電位から同定する構成とする。
【００２０】
具体的に、本発明に係る第１の半導体装置は、直列に接続された複数の被測定単位素子を含む被測定素子回路と、隣り合う被測定単位素子同士の間の各ノードにそれぞれ接続された複数の選択素子と、複数の選択素子と接続されるノード情報伝達回路とを備え、被測定素子回路の両端に電圧を印加したときに各ノードに発生する電位が、ノード情報伝達回路に入力され、ノード情報伝達回路は、入力された各ノードの電位を外部へ順次出力することを特徴とする。
【００２１】
第１の半導体装置によると、ノード情報伝達回路に入力された各ノードの電位が順次出力されるため、電位が変化するまでのノードの個数を計数することにより、不具合箇所を容易に検出することができる。
【００２２】
第１の半導体装置において、複数のノードのいずれか１つのノードの電位を固定する電位固定手段をさらに備え、電位が固定されたノードと被測定素子回路の両端との間の各ノードに発生する電位が、ノード情報伝達回路に入力されることが好ましい。
【００２３】
このようにすると、被測定素子回路内の任意のノードから被測定素子回路の両端に向かって電位を印加することが可能であるため、被測定素子回路の両端から電位を印加しても検出不可能であった複数の不具合箇所を検出することができる。
【００２４】
本発明に係る第２の半導体装置は、それぞれが、直列に接続された複数の被測定単位素子を含み且つ互いに並列に接続された複数の被測定素子回路を有する被測定回路と、被測定素子回路における隣り合う被測定単位素子同士の間の各ノードにそれぞれ接続され、互いに並列に接続された複数の選択回路と、複数の選択回路と接続されるノード情報伝達回路とを備え、複数の被測定素子回路のうちの一の被測定素子回路の両端に電圧を印加したときに各ノードに発生する電位が、一の被測定素子回路に対応する複数の選択回路を制御する信号によりノード情報伝達回路に入力され、ノード情報伝達回路は、入力された各ノードの電位を外部へ順次出力することを特徴とする。
【００２５】
第２の半導体装置によると、被測定単位素子が直列に接続された被測定素子回路が複数並列に接続されていたとしても、各被測定単位素子間のノードの電位がノード情報伝達回路に入力され、順次出力されるため、複数の被測定素子回路における複数の不具合箇所を容易に検出することができる。
【００２６】
本発明に係る第１の半導体装置の評価方法は、被測定素子回路の両端に電圧を印加する工程（ａ）と、工程（ａ）によって各ノードに発生する電位を、複数の選択素子を制御する信号によりノード情報伝達回路に入力する工程（ｂ）と、工程（ｂ）によってノード情報伝達回路に入力された各ノードの電位を外部へ順次出力する工程（ｃ）と、工程（ｃ）によって出力された各ノードの電位の変化点を検出することにより被測定単位素子における第１の不具合箇所を特定する工程（ｄ）とを備えていることを特徴とする。
【００２７】
第１の半導体装置の評価方法によると、複数の被測定単位素子が直列に接続されてなる被測定素子回路における不具合箇所を容易に検出することができる。
【００２８】
また、第１の半導体装置の評価方法は、工程（ｄ）の後に、被測定素子回路の両端に、工程（ａ）とは逆方向に電圧を印加する工程（ｅ）と、工程（ｅ）によって各ノードに発生する電位を、複数の選択素子を制御する信号によりノード情報伝達回路に入力する工程（ｆ）と、工程（ｆ）によってノード情報伝達回路に入力された各ノードの電位を外部へ順次出力する工程（ｇ）と、工程（ｇ）によって出力された各ノードの電位の変化点を検出することにより被測定端子素子における第２の不具合箇所を特定する工程（ｈ）とをさらに備えていることが好ましい。
【００２９】
このようにすると、複数の被測定単位素子からなる被測定素子回路に複数の不具合箇所が存在する場合であっても、第２の不具合箇所を容易に検出することができる。
【００３０】
また、第１の半導体装置の評価方法は、工程（ｈ）の後に、複数のノードのいずれか１つのノードに電位を印加する工程（ｉ）と、工程（ｉ）によって各ノードに発生する電位を、複数の選択素子を制御する信号によりノード情報伝達回路に入力する工程（ｊ）と、工程（ｊ）によってノード情報伝達回路に入力された各ノードの電位を外部へ順次出力する工程（ｋ）と、工程（ｋ）によって出力された各ノードの電位の変化点を検出することにより被測定端子素子における第３の不具合箇所を特定する工程（ｌ）とを備えていることが好ましい。
【００３１】
このようにすると、複数の被測定単位素子からなる被測定素子回路に複数の不具合箇所が存在する場合であっても、複数の不具合箇所を容易に検出することができる。
【００３２】
本発明に係る第２の半導体装置の評価方法は、複数の被測定素子回路のうちの第１の被測定素子回路の両端に電圧を印加する工程（ａ）と、工程（ａ）によって第１の被測定素子回路の各ノードに発生する電位を、第１の被測定素子回路に対応する複数の選択回路を制御する信号によりノード情報伝達回路に入力する工程（ｂ）と、工程（ｂ）によってノード情報伝達回路に入力された第１の被測定素子回路の各ノードの電位を外部へ順次出力する工程（ｃ）と、工程（ｃ）によって出力された各ノードの電位の変化点を検出することにより第１の被測定素子回路を構成する被測定単位素子のうちの不具合箇所を特定する工程（ｄ）と、複数の被測定素子回路のうち第１の被測定素子回路を除く他の複数の被測定素子回路に対して、工程（ａ）〜（ｄ）を順次繰り返し実行し、複数の被測定素子回路の全てにおける不具合が発生した被測定単位素子を特定することを特徴とする。
【００３３】
第２の半導体装置の評価方法によると、複数の被測定単位素子が直列に接続されてなる被測定素子回路が複数並列に接続されていたとしても、複数の被測定単位素子のなかから不具合箇所を容易に検出することができる。
【００３４】
本発明に係る第３の半導体装置は、一の面内で蛇行するように形成され、複数の凹凸部を有するスネーク形状の第１配線パターンと、該第１配線パターンの各凹凸部に沿うように対向して配置された複数のコム形状の第２配線パターンとによって構成された被測定素子回路と、隣り合う第２配線パターン同士の間の各ノードにそれぞれ接続された複数の選択素子と、複数の選択素子と接続されるノード情報伝達回路と、第１配線パターンと複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加した場合に、第１配線パターンと所定の第２配線パターンとの間に流れる電流値を外部測定器により測定するための端子とを備え、ノード情報伝達回路は、選択素子を順次非選択化することにより、第２配線パターンを順次切り離すことを特徴とする。
【００３５】
第３の半導体装置によると、ノード情報伝達回路は、選択素子を順次非選択化することにより第２配線パターンを順次切り離すため、切り離された第２配線パターンにより短絡電流が流れなくなった場合に、短絡箇所が切り離された第２配線パターンに含まれていることが分かる。
【００３６】
本発明に係る第４の半導体装置は、一の面内で蛇行するように形成され、複数の凹凸部を有するスネーク形状の第１配線パターンと、該第１配線パターンの各凹凸部に沿うように対向して配置された複数のコム形状の第２配線パターンとによって構成された被測定素子回路と、複数の第２配線パターンと接続されるノード情報伝達回路と、第１配線パターンと複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加した場合に、第１配線パターンと所定の第２配線パターンとの間に流れる電流値を外部測定器により測定するための端子とを備え、ノード情報伝達回路は、接続された第２配線パターンの電位を第１配線パターンの電位と同電位にすることを特徴とする。
【００３７】
第４の半導体装置によると、ノード情報伝達回路は、接続された第２配線パターンの電位を第１配線パターンの電位と同電位にするため、短絡不調が生じている場合には、短絡電流が流れ込まなくなるので、所定の第２配線パターンに不良があったことが分かる。
【００３８】
本発明に係る第３の半導体装置の評価方法は、第１配線パターンと複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加する工程（ａ）と、ノード情報伝達回路により複数の選択素子を順次非選択化し、第２配線パターンを順次切り離す工程（ｂ）と、工程（ｂ）によって切り離されなかった第１配線パターンと複数の第２配線パターン間に流れる電流を順次モニタする工程（ｃ）と、工程（ｃ）によって出力された各ノードの電流値の変化点を検出することにより、複数の第２配線パターンにおける不具合箇所を特定する工程（ｄ）とを備えていることを特徴とする。
【００３９】
第３の半導体装置の評価方法によると、スネーク＆コム形状の被測定素子回路であっても、複数の第２配線パターンのなかから不具合箇所、特に短絡不良を容易に検出することができる。
【００４０】
本発明に係る第４の半導体装置の評価方法は、第１配線パターンと複数の第２配線パターンから選択された所定の第２配線パターンとの間に電圧を印加する工程（ａ）と、ノード情報伝達回路により第２配線パターンの電位を第１配線パターンの電位と同電位に設定する工程（ｂ）と、工程（ｂ）によって順次変化する第１配線パターンと複数の第２配線パターンとの間に流れる電流を順次モニタする工程（ｃ）と、工程（ｃ）によって各ノードの電流値の変化点を検出することにより複数の第２配線パターンにおける不具合箇所を特定する工程（ｄ）とを備えていることを特徴とする。
【００４１】
第４の半導体装置の評価方法によると、スネーク＆コム形状の被測定素子回路であっても、複数の第２配線パターンのなかから不具合箇所、特に短絡不良を容易に検出することができる。
【発明の効果】
【００４２】
本発明に係る半導体装置及びその評価方法によると、不具合箇所を検出することが困難な大規模なコンタクトチェーン又は大規模な配線パターンに対して、短時間の測定で不具合箇所の有無を容易に測定することが可能となり、半導体製造プロセスの不具合による歩留まりの低下に対して早期に対処することができる。
【発明を実施するための最良の形態】
【００４３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその評価方法について図面を参照しながら説明する。
【００４４】
図１は第１の実施形態に係る半導体装置の回路構成を示している。
【００４５】
図１に示すように、第１の実施形態に係る半導体装置は、２個以上の被測定単位素子１０１（図１においては符号１０１ａ、１０１ｂ、１０１ｃで示し、Ｍ＋１個（Ｍは正の整数）からなる。）が直列に接続された被測定素子回路と、該被測定素子回路の両端に接続された第１のテストパッド１０２及び第２のテストパッド１０３と、被測定単位素子同士の間の各ノードに接続された選択素子である転送スイッチ１０４と、各転送スイッチ１０４を開閉する第１の信号入力パッド１０５と、転送スイッチ１０４により転送された被測定素子間のノードの電位情報を順次伝播する機能を有するノード情報伝達回路１０７と、ノード情報を読み出す第３のテストパッド１０８と、ノード情報伝達回路１０７を制御する１個以上の第２の信号入力パッド１０９とを有する。ここで、図１に示すように、各被測定単位素子１０１と各被測定単位素子１０１に接続される転送スイッチ１０４とによってノード情報伝達回路単位（ユニット）１０６が構成されている。
【００４６】
被測定単位素子１０１は、例えば図１４に示したコンタクトチェーン、図１６に示した配線断線チェックパターン又は図１７に示した多層の配線層間をつなぐスタックトコンタクトチェーンであり、その規模は任意である。
【００４７】
次に、本実施形態の半導体装置の評価方法について、以下に説明する。
【００４８】
まず、第１の測定モードを実施する。第１の測定モードにより、被測定素子回路の不具合箇所の有無を測定する。
【００４９】
転送スイッチ１０４を第１の信号入力パッド１０５により非選択状態（ここではハイ（Ｈ）状態とする。）とし、被測定素子回路の一端である第１のテストパッド１０２をＨ状態、被測定端子回路の他端である第２のテストパッド１０３をロー（Ｌ）状態とし第１のテストパッド１０２から第２のテストパッド１０３へ流れる電流を測定する。この電流値が被測定素子回路の抵抗値を鑑みて適当な値であれば被測定素子回路に断線がないことが分かる。一方、断線があった場合には電流がほとんど流れないため不具合が生じていることが分かる。
【００５０】
次に、被測定素子回路に断線があった場合には、第２の測定モードを実施する。第２の測定モードにより、不具合箇所を特定する。
【００５１】
第２の測定モードは、まず、第１の測定モードと同様に第１のテストパッド１０２をＨ状態、第２のテストパッド１０３をＬ状態として、第１のテストパッド１０２から第２のテストパッド１０３に電流を流す。ここで、例えば被測定素子回路を構成する被測定単位素子１０１ｃに断線不良が生じた場合、第１のテストパッド１０２から不良箇所までの間のノードの電位情報はＨ電位となり、不良箇所から第２のテストパッド１０３までの間のノードの電位情報はＬ電位となる。すなわち、ノードＮ０１及びノードＮ０２の電位情報がＨ電位であり、ノードＮ０３からノードＮＭまでの電位情報がＬ電位である。
【００５２】
次に、この状態で第１の信号入力パッド１０５をＨ状態からＬ状態に切り替えることにより転送スイッチ１０４を導通状態とすると、ノードＮ０１からノードＮＭの間のノードの電位情報がノード情報伝達回路１０７に伝わる。外部から第２の信号入力パッド１０９に適切な制御信号を入力することにより、ノード情報伝達回路１０７が受け取ったノードの電位情報が第３のテストパッド１０８に転送される。第３のテストパッド１０８にはノードの電位情報が、ノードＮＭからノードＮ０１まで順次転送され、その順に出力される。ノードＮＭから断線箇所までは、Ｌ電位の電位情報が出力され、断線箇所からノードＮ０１までは、Ｈ電位の電位情報が出力されるため、Ｌ電位からＨ電位に変化するまでのＬ電位のノードの個数を数えることにより、断線箇所を含む被測定単位素子の数を計ることができる。これにより、被測定素子回路における不具合箇所を容易に検出することができる。
【００５３】
このように、第１の実施形態の半導体装置の評価方法によると、大規模なコンタクトチェーン等に発生した断線による不具合箇所を短時間で容易に検出することができるため、短時間で不具合の原因を特定することもできる。
【００５４】
次に、ノード情報伝達回路１０７の具体的な実施例について、図２及び図３を用いて説明する。
【００５５】
図２は第１の実施形態に係る半導体装置の一例として、ノード情報を逐次伝播する回路であるノード情報伝達回路１０７に代えて、各ユニット１０６毎にフリップフロップ回路（Ｆ／Ｆ）１１０が接続された構成を示している。転送スイッチ１０４は、第１の信号入力パッド１０５がＨ状態では前段のフリップフロップ回路１１０の出力信号が後段のフリップフロップ回路１１０の入力信号となるように接続される。また、転送スイッチ１０４は、第１の信号入力パッド１０５がＬ状態では被測定単位素子１０１ａ等の各ノードが後段のユニット１０６のフリップフロップ回路１１０の入力信号となるように接続される。
【００５６】
図３はフリップフロップ回路１１０の構成の一例を示している。図２には、結線を示していないが、各フリップフロップ回路１１０内のノードはリセット信号（ＲＳＴ）１１１により測定前に予めリセットされる。
【００５７】
図２に示す半導体装置の評価方法は、前述のように、第２の測定モードにおいて、第１の信号入力パッド１０５をＨ状態からＬ状態に切り替えることにより転送スイッチ１０４を導通状態とすると、ノードＮ０１からノードＮＭの間の各ノードの電位情報が対応するフリップフロップ回路１１０の入力信号となる。この状態で、クロック信号（ＣＬＫ）１１２にパルス信号を印加することにより、ノードの電位情報が各フリップフロップ回路１１０に伝えられる。
【００５８】
次に、第１の信号入力パッド１０５をＬ状態からＨ状態に切り替えることにより、各フリップフロップ回路１１０が直列に接続されて、クロック信号１１２により、フリップフロップ回路１１０が受け取った各ノードの電位情報がＮＭからＮ０１まで順次、ＯＵＴ端子である第３のテストパッド１０８に伝播される。ここで、Ｌ電位からＨ電位に変化するまでに入力したクロック信号１１２のパルス数を数えることにより、断線箇所を含む被測定単位素子の数を計ることができる。これにより、被測定素子回路における不具合箇所を容易に検出することができる。
【００５９】
このように、ノード情報を逐次伝播する回路にフリップフロップ回路を用いた例を示したが、通常用いられるシフトレジスタ回路を用いても同様な効果を持つ回路を構成することができる。
【００６０】
また、第１の実施形態は、テストパッドの数が制限されるスクライブラインにコンタクトチェーン等を設けることを想定しているが、通常のチップが形成される領域に設けられていても不具合箇所を容易に検出することができる。
【００６１】
第１の実施形態に係る半導体装置及びその評価方法によると、従来の半導体装置及びその評価方法では不具合箇所を検出することが困難であった大規模のコンタクトチェーン等においても、短時間で不具合箇所を特定することが可能となる。
【００６２】
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。
【００６３】
本発明の第１の実施形態の半導体装置及びその評価方法によると、大規模なコンタクトチェーン等に発生した断線による不具合箇所を容易に検出することができる。しかしながら、複数個の不具合箇所が発生した場合にはＨ電位を印加した第１のテストパッド１０２に近い不具合箇所のみが検出されることになり、第２の不具合箇所については検出することができない。本発明の第２の実施形態に係る半導体装置及びその評価方法は、大規模なコンタクトチェーン等に断線による不具合箇所が２箇所生じた場合の評価方法である。
【００６４】
図４は第２の実施形態に係る半導体装置の回路構成を示している。第１の実施形態と同一の構成要素については、同一の符号を付すことにより説明を省略する。
【００６５】
図４に示すように、第２の実施形態に係る半導体装置の回路構成は、第１の実施形態と同様である。ここで、第２の実施形態においては、断線による不具合箇所が被測定単位素子１０１ｂと被測定単位素子１０１ｃとに発生している。
【００６６】
第２の実施形態に係る半導体装置の評価方法は、第１の実施形態における第１の測定モードと同様にして、第１のテストパッド１０２をＨ状態、第２のテストパッド１０３をＬ状態とし第１のテストパッド１０２から第２のテストパッド１０３へ流れる電流を測定することによって、被測定素子回路の不具合箇所の有無を測定すると共に、第１の不具合箇所を検出する。すなわち、第１のテストパッド１０２から第１の不具合箇所までの間のノードの電位情報はＨ電位となり、第１の不具合箇所から第２の不具合箇所を含む第２のテストパッド１０３までの間のノードの電位情報はＬ電位となる。ここでは、第１のテストパッド１０２と第１の断線箇所との間にあるノードＮ０１がＨ電位となり、ノードＮ０２からノードＮＭがＬ電位となる。このノードの電位情報を第１の実施形態の第２の測定モードと同様にして、ノードの電位情報がノード情報伝達回路１０７を介して第３のテストパッド１０８に転送して、第３のテストパッド１０８からの出力がＬ電位からＨ電位に変化するまでに入力したクロック信号１１２のパルス数を数えることにより、被測定単位素子１０１ｂに第１の不具合が発生していることを検出できる。
【００６７】
次に、第１のテストパッド１０２をＬ状態、第２のテストパッド１０３をＨ状態とすることにより、第２のテストパッド１０３から第２の不具合箇所までの間のノードの電位情報がＨ電位となり、第２の不具合箇所から第１の不具合箇所を含む第１のテストパッド１０２までの間のノードの電位情報がＬ電位となる。ここでは、第２のテストパッド１０３から第２の断線箇所までの間であるノードＮＭからノードＮ０３がＨ電位となり、ノードＮ０２及びノードＮ０１がＬ電位となる。このノードの電位情報を前述と同様にして、ノード情報伝達回路１０７を介して第３のテストパッド１０８に転送して、第３のテストパッドからの出力がＨ電位からＬ電位に変化するまでに入力したクロック信号のパルス数を数えることにより、被測定単位素子１０１ｃに第２の不具合が発生していることを検出できる。
【００６８】
第２の実施形態に係る半導体装置及びその評価方法によると、大規模のコンタクトチェーン等に２箇所の不具合が発生している場合においても、それぞれの不具合箇所を短時間で特定することが可能である。
【００６９】
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。
【００７０】
本発明の第１の実施形態及び第２の実施形態の半導体装置及びその評価方法によると、大規模なコンタクトチェーン等に発生した２箇所以下の断線による不具合箇所を容易に検出することができる。しかしながら、第１及び第２の実施形態の半導体装置及びその評価方法では、不具合箇所のうちテストパッドに最も近い不具合箇所のみ検出可能であり、３箇所以上の不具合を検出することができない。本発明の第３の実施形態は、大規模なコンタクトチェーン等に複数の不具合箇所が生じた場合に不具合箇所が検出できる半導体装置及びその評価方法である。
【００７１】
図５は第３の実施形態に係る半導体装置の回路構成を示している。本実施形態においても第１の実施形態と同一の構成要素については、同一の符号を付すことにより説明を省略する。
【００７２】
図５に示すように、第３の実施形態に係る半導体装置は、被測定単位素子１０１が２個以上（図５ではＭ＋１個）直列に接続した被測定素子回路を有しており、被測定単位素子同士の間のノードに、転送スイッチ１０４と、被測定単位素子の電位をＶＤＤ電位にプルアップするＰＭＯＳトランジスタ１１３とが接続されている。被測定素子回路の両端には第１のテストパッド１０２及び第２のテストパッド１０３が接続されており、転送スイッチ１０４には、第１の信号入力パッド１０５が接続されている。各ＰＭＯＳトランジスタ１１３のゲート端子は、各被測定単位素子に対応したフリップフロップ回路１１０に接続され、フリップフロップ回路１１０の入力信号は第４のテストパッド１１４に引き出され、出力信号は第３のテストパッド１０８に引き出されている。ここで、被測定単位素子１０１ａ、１０１ｂ及び１０１ｍの３箇所に断線が発生しているとする。
【００７３】
第３の実施形態に係る半導体装置は、第１の信号入力パッド１０５をＨ状態として、フリップフロップ回路１１０が直列に接続されるようにする。第４のテストパッド１１４にフリップフロップ回路１１０の段数分の任意のＨ状態又はＬ状態の電位情報をクロック信号１１２に同期に入力することにより、全てのフリップフロップ回路１１０の電位状態を外部から任意に設定することができる。すなわち、任意のフリップフロップ回路１１０の電位状態をＬ状態とすることにより、電位状態がＬ状態のフリップフロップ回路１１０と接続しているＰＭＯＳトランジスタ１１３と電源ＶＤＤとが導通状態となり、ノードＮ０１からノードＮＭの中から任意のノードを強制的にＨ状態とすることが可能である。このようにしてノードの電位状態を設定した後に、第１の実施形態に示すようにノードの電位情報を出力パッド１０８から読み出すことにより、どの被測定単位素子に不具合が発生したかを検出することができる。
【００７４】
以下、具体的に被測定単位素子１０１ａ、１０１ｂ及び１０１ｍに断線による不具合が発生したことを評価する方法について説明する。
【００７５】
第１及び第２の実施形態に係る半導体装置の評価方法と同様の方法によって、第１のテストパッド１０２と第２のテストパッド１０３とをそれぞれＨ状態又はＬ状態とすることにより、Ｈ電位を印加したテストパッドに近い場所の不具合箇所が検出されるため、第１のテストパッド１０２に最も近い不具合箇所である被測定単位素子１０１ａ及び第２のテストパッド１０３に最も近い不具合箇所である被測定単位素子１０１ｍに断線が発生していることを検出することが可能である。
【００７６】
次に、例えばノードＮ０３を強制的にＨ状態に設定した後、各ノードの電位情報を読み出せば被測定単位素子１０１ｂに不具合が発生していることを検出できる。
【００７７】
このように、第１及び第２の実施形態に係る半導体装置の評価方法では、Ｌ状態からＨ状態に切り替わるノードを測定することにより断線箇所を検出しているため、直列に接続された被測定単位素子に複数箇所の断線が発生した場合、Ｈ状態に設定されたテストパッドから最も近い位置の断線のみが検出される。しかしながら、Ｌ状態のノードの中には複数の断線が含まれている可能性があるが、第１及び第２の実施形態による評価方法では検出することができない。第３の実施形態に係る半導体装置の評価方法は、Ｌ状態のノードを強制的にＨ状態に設定できるため、第３の不具合箇所を検出することが可能であり、さらに複数の断線が発生した場合にもその不具合箇所を特定することができる。
【００７８】
図６は複数の断線箇所を効率的に検出する作業手順を示す図である。図中の式は、各ノードの符号をそのまま位置情報として示している。例えばノードｎ０３を示す式のｎ０３＝ｎ０１＋（ｎ０２−ｎ０１）／２は、ノードｎ０１の位置にノードｎ０１からノードｎ０２の間の１／２を加えた場所であり、ノードｎ０１とノードｎ０２の中間点を示す。  
【００７９】
図６に示すように、第１の実施形態及び第２の実施形態に係る半導体装置の評価方法により、第１のテストパッド１０２とノードｎ０１との間及び第２のテストパッド１０３とノードｎ０２との間に断線による不具合箇所が検出された場合、ノードｎ０１とノードｎ０２との間に不具合箇所があるかどうか、また不具合箇所がある場合のその数は不明であるため、ノードｎ０１とノードｎ０２との間を評価する。まず、ノードｎ０１とノードｎ０２との中間点であるノードｎ０３を強制的にＨ状態とする。このようにして、Ｌ状態となるノードの位置から第３の不具合箇所を検出する。ここで、例えばノードｎ０４がＬ状態になったとすれば、ノードｎ０４から見てノードｎ０３側にある被測定単位素子に不具合が発生しており、ノードｎ０４とノードｎ０１との間には更なる不具合箇所があるかどうかは不明である。次に、ノードｎ０１とノードｎ０４との中間点であるノードｎ０５を強制的にＨ状態として、Ｌ状態となるノードを測定することにより不具合箇所を検出する。この操作を不具合箇所が検出されなくなるまで繰り返し行う。
【００８０】
なお、不具合箇所が含まれている可能性のある領域の中間点のノードを強制的にＨ状態としているが、不具合箇所が含まれている可能性のある領域に設けられた被測定単位素子は整数個であるから、正確な中間点に代えて中間点の近傍であってもよい。
【００８１】
また、図５に示した回路構成は、各ノードにＰＭＯＳトランジスタを接続して、ノードの電位をＶＤＤ電位にプルアップする回路例を示したが、この構成に代えて、図７に示すように、各ノードの電位をＶＳＳにプルダウンするようにしても同様の効果を得ることが可能である。
【００８２】
第３の実施形態に係る半導体装置及びその評価方法によると、大規模のコンタクトチェーン等に任意の数の不具合箇所が発生している場合においても、それらの複数個の不具合箇所を短時間で特定することが可能である。
【００８３】
（第４の実施形態）
以下、本発明の第４の実施形態について説明する。
【００８４】
第１〜第３の実施形態の半導体装置及びその評価方法では、第１のテストパッド１０２と第２のテストパッド１０３との間に複数の被測定単位素子が直列に接続した一被測定素子回路について、被測定素子回路に不具合箇所が複数発生しても容易に不具合箇所を検出することができる。本発明の第４の実施形態は、複数の被測定単位素子が直列に接続した被測定素子回路の両端がテストパッドに接続された構成が並列に複数設けられた半導体装置についてその不具合箇所を容易に検出する半導体装置及びその評価方法である。
【００８５】
図８は第４の実施形態に係る半導体装置の回路構成を示している。本実施形態においても第１の実施形態と同一の構成要素については、同一の符号を付すことにより説明を省略する。
【００８６】
図８に示すように、複数の被測定単位素子１０１が直列に接続した被測定素子回路１１５（１１５１，…，１１５Ｋ）の両端には第１のテストパッド１０２及び第２のテストパッド１０３が接続されている。同様に被測定素子回路の両端がテストパッドに接続された構成が並列に設けられて被測定回路を形成しており、Ｋ個目の構成は、被測定素子回路１１５Ｋの両端に第５のテストパッド１１６及び第６のテストパッド１１７が接続されている。それぞれの被測定素子回路における被測定単位素子同士の間の各ノードには、対応する選択回路１１８が接続され、一の選択回路１１８には各被測定素子回路のＫ個の被測定単位素子が接続されている。また、各選択回路１１８には、被測定素子回路に応じて複数の信号入力パッド（図８においてはＫ個）が接続され、信号入力パッドから入力される選択信号により被測定素子回路１１５１から被測定素子回路１１５Ｋの中の１つのノードの情報信号が選択されてノード情報伝達回路１０７に伝えられて、第３のテストパッド１０８から引き出される。このように、第４の実施形態に係る半導体装置は、ノード情報伝達回路１０７を複数の被測定素子回路で共有しているため、限られたスクライブライン領域を有効に活用したテストパターンが設けられている。
【００８７】
第４の実施形態に係る半導体装置の評価方法は、まず、第１の実施形態の半導体装置の評価方法と同様にして、それぞれの被測定素子回路の両端に接続されたテストパッドをＨ状態又はＬ状態とすることにより、各被測定素子回路内の断線の有無を順次測定して、断線による不具合が検出された場合には、ノードを測定することにより第１の断線箇所を特定している。また、さらに断線による不具合箇所が発生している場合には、第２及び第３の実施形態の半導体装置の評価方法と同様にして、不具合箇所の検出及び特定をすることができる。このようにして、複数の被測定素子回路が設けられた半導体装置においても不具合箇所を容易に検出することができる。
【００８８】
図９は第４の実施形態に係る半導体装置の一変形例を示している。
【００８９】
図９に示すように、各被測定素子回路の両端はパッド選択回路１１９に接続して、共通のテストパッドに接続される。このため、各被測定素子回路にそれぞれのテストパッドが接続される構成と比べてテストパッドの数を削減することができるため、限られたスクライブライン領域をさらに有効に活用することができる。
【００９０】
図１０はパッド選択回路１１９の詳細を示している。
【００９１】
図１０に示すように、第１のテストパッド１０２は、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタとが平行に接続されたＣＭＯＳ転送スイッチＳＴ１〜ＳＴＫを介して各被測定素子回路に接続されている。ＣＭＯＳ転送スイッチＳＴ１〜ＳＴＫがパッド選択回路であり、それぞれのＣＭＯＳ転送スイッチを構成するＮＭＯＳトランジスタのゲート電極は信号入力パッド１０５１〜１０５Ｋが接続された選択用信号に接続され、ＰＭＯＳトランジスタのゲート電極は選択用信号のインバータ回路を介した反転信号に接続されている。
【００９２】
なお、信号入力パッド１０５１〜１０５Ｋは、Ｈ状態とすることにより選択状態になり、通常は非選択状態のＬ状態である。例えば、被測定素子回路１１５１を選択する場合には、第１の信号入力パッド１０５１のみをＨ状態とし、他の信号入力パッドをＬ状態とすれば、ノード情報伝達回路１０７に被測定素子回路１１５１のみが接続されて、第３のテストパッド１０８から被測定素子回路１１５１の各ノードの情報が引き出されることになる。
【００９３】
このようにして、各被測定素子回路に発生した不具合箇所を検出することができ、第２の実施形態及び第３の実施形態に示した評価方法を用いることによって、各被測定素子回路に複数の不具合が発生した場合においてもその不具合箇所を容易に特定することが可能である。
【００９４】
なお、第４の実施形態においては、図示を簡略化するために被測定素子回路を２回路のみ図示しているが、並列させる被測定素子回路数は、任意に設定すれば良い。また、図示は省略しているが、被測定素子回路を複数設ける場合にはテストパッドの数を減少させるためにデコード方式を用いることも可能である。
【００９５】
第４の実施形態に係る半導体装置及びその評価方法によると、複数の大規模のコンタクトチェーン等が並列に設けられた被測定回路を有する半導体装置に不具合が発生した場合においても、その不具合箇所を短時間で容易に特定することが可能である。
【００９６】
（第５の実施形態）
以下、本発明の第５の実施形態について説明する。
【００９７】
第１〜第４の実施形態の半導体装置及びその評価方法においては、複数の被測定単位素子を直列に接続した一被測定素子回路について、被測定素子回路にオープン不良箇所が複数発生しても不具合箇所を容易に検出することができる。
【００９８】
本発明に係る第５の実施形態は、短絡不良検出パターンである被測定素子回路についてその不具合箇所を容易に検出できる半導体装置及びその評価方法である。
【００９９】
図１１は第５の実施形態に係る半導体装置を示している。図１１に示す半導体装置は、図１８に示したスネーク＆コムパターンを変形した構成を持ち、第１配線パターン１の両端部に“Ｏ１”端子と“Ｏ２”端子とを有する。図１８に示した短絡（ショート）を検出するコム側（短絡検査用）の第２配線パターン２は、所定の配線単位１０に分割されており、図１１においては、第２配線パターン２、第３配線パターン及び第４配線パターン４で示される。分割された短絡検査用の配線パターン２、３、４は、図１１に示すスイッチングトランジスタ５、６により順次接続されている。
【０１００】
スイッチングトランジスタ５、６の各ゲートは、該スイッチングトランジスタ５、６と対応して配置されたシフトレジスタ回路７、８の各出力ノードと接続されている。図１１に示した回路例においては、スイッチングトランジスタ５、６にＰ型ＭＯＳトランジスタを用いている。従って、シフトレジスタ回路７、８の各出力ノードは初期状態で“Ｌ”レベルであり、各スイッチングトランジスタ５、６は同通状態であるように設定されており、短絡検査用の各配線パターン２、３、４は、初期状態では互いに電気的に接続されて、端子“Ｓ１”と同電位となっている。
【０１０１】
オープン不良を検出する際には、第１配線パターン１の両端の“Ｏ１”端子と“Ｏ２”端子とに電圧を印加して端子間に流れる電流値を測定してオープン不良の有無を検出する。短絡不良を検出するには“Ｏ１”端子もしくは“Ｏ２”端子と短絡検査用配線パターンの“Ｓ１”端子間に電圧を印加して短絡電流が流れるか否かで短絡不良の有無を検出する。このとき、前述したように、短絡検査用の各配線パターンの２、３、４は“Ｓ１”端子と電気的に接続されて同電位になっている。
【０１０２】
以下に、“Ｏ１”端子とＳ１”端子との間又は“Ｏ２”端子とＳ１”端子との間に短絡不良が発生した場合に、不良箇所を同定する手段について説明する。ここでは、短絡検査用の第３配線パターン３と第１配線パターン１との間で短絡不良が発生したと仮定して説明する。
【０１０３】
前述したように、各シフトレジスタ回路７、８の出力値は、初期状態では“Ｌ”レベルに固定されている。従って、シフトレジスタ回路７の入力を“Ｈ”レベルに設定し、且つ“ＣＬＫ”端子にクロック信号を入力すると、初段のシフトレジスタ回路７の出力はクロック信号の入力に対応して“Ｌ”状態から“Ｈ”状態に切り替わる。これによりスイッチングトランジスタ５は導通状態から遮断状態に切り替わり、短絡検査用の第２のパターン２が“Ｓ１”端子から切り離される。パターン２には短絡不良は生じていないため、“Ｏ１”端子又は“Ｏ２” 端子と“Ｓ１”端子との間の短絡電流に変化はない。
【０１０４】
次に“ＣＬＫ”端子にクロック信号を入力すると２段目のシフトレジスタ回路８の出力値が“Ｈ”レベルに変化して、２段目のシフトレジスタ回路８と接続されるスイッチングトランジスタ６が遮断状態となって、２段目の短絡検査用の第３配線パターン３が“Ｓ１”端子から切り離される。
【０１０５】
このように、“Ｏ１”端子又は“Ｏ２”端子とＳ１”端子との間に短絡電流が流れているか否かを確認しながら、“ＣＬＫ”端子に順次クロック信号を入力することにより、短絡検査用の配線パターン２、３、４を順次切り離す。ここで、短絡不良の発生箇所を含む配線パターンが“Ｓ１”端子と接続されている間は短絡電流は流れる。しかしながら、クロック入力が進行して、短絡検査用の第３配線パターン３が切り離されると、“Ｏ１”端子又は“Ｏ２”端子とＳ１”端子との間に短絡電流が流れなくなるため、不良箇所が第３配線パターン３に含まれていることが判明する。従って、入力したクロックパルスの個数を数えれば、不良位置を容易に同定することができる。
【０１０６】
このように、第５の実施形態によると、大規模な短絡検査用配線パターンにおいても、短絡不良の発生箇所を容易に同定することが可能となる。
【０１０７】
なお、第５の実施形態においては、スイッチングトランジスタ５、６をＰ型ＭＯＳトランジスタで構成したが、Ｎ型ＭＯＳトランジスタ等の他のスイッチング手段でも同様の効果を持つ検査パターンを構成することができる。
【０１０８】
（第６の実施形態）
以下、本発明の第６の実施形態について図１２を参照しながら説明する。第５の実施形態と同一の構成要素については、同一の符号を付すことにより説明を省略する。
【０１０９】
第５の実施形態と同様に、短絡検査用の配線パターンは、第２の配線パターン２、第３の配線パターン３及び第４の配線パターン４のように所定数に分割されている。分割された各配線パターン２、３、４と対応して、シフトレジスタ回路７、８、９が直列に接続されており、シフトレジスタ回路７、８、９の間の各ノードは分割された短絡検査用の各配線パターン２、３、４とそれぞれ接続されている。シフトレジスタ回路７、８、９は、初期状態で“Ｌ”レベルに設定されている。ここでも、短絡検査用の第３配線パターン３と第１配線パターン１との間に短絡不良が発生していると仮定して説明する。
【０１１０】
“Ｏ１”端子又は“Ｏ２”端子に“Ｈ”電位を印加すると、短絡検査用の第３配線パターン３における短絡不良により、“Ｈ”電位を印加した“Ｏ１”端子又は“Ｏ２”端子から電流が回路に流れ込むことにより、短絡不良の発生が確認される。
【０１１１】
初段のシフトレジスタ回路７の入力値を“Ｈ”レベルに設定して“ＣＬＫ”端子にクロック信号を入力することにより、シフトレジスタ回路７の出力は“Ｈ”状態となる。このとき、もし第１配線パターン１と短絡検査用の第２配線パターン２との間に短絡不良が生じていれば、双方の電位が“Ｈ”状態なるため電流が流れ込まなくなり、短絡不良が第１配線パターン１と第２配線パターン２との間に生じていたことが分かる。しかし、短絡箇所は第１配線パターン１と第３配線パターン３との間であるため、短絡電流に変化は生じない。これにより、第１配線パターン１と第２配線パターン２との間には短絡不良がなかったことが分かる。
【０１１２】
さらに“ＣＬＫ”端子にクロック信号を順次入力することにより、シフトレジスタ回路７、８、９の出力値が順次“Ｈ”レベルに切り替わっていき、切り替わったシフトレジスタ回路７、８、９の出力端子と接続される短絡検査用の配線パターン２等に短絡不良が生じていない限りは短絡電流に変化は生じない。
【０１１３】
クロック信号を順次入力して、短絡検査用の第３配線パターン３と接続されるシフトレジスタ回路８の出力値が“Ｈ”レベルに切り替わると、“Ｏ１”端子又は“Ｏ２”端子と同電位となるため、短絡電流は流れ込まなくなる。これにより、第３配線パターン３に不良があったことが判明する。従って、入力したクロックパルスの個数を数えれば、不良位置を容易に同定することができる。
【０１１４】
このように、第６の実施形態においては、大規模な短絡検査用パターンにおける短絡不良の発生箇所を容易に同定することが可能となる。
【０１１５】
図１３に、第６の実施形態に係る半導体装置の詳細な回路の一例を示す。図２に示した第１の実施形態に係る回路構成と同等の構成であり、図２におけるノード情報伝達回路単位（ユニット）１０６と同等のノード情報伝達回路単位１０６を有している。
【０１１６】
図１３においては、短絡検査用の第２配線パターン２が追加され、ユニット１０６に含まれるフリップフロップ回路１１０の出力端子と接続されている。オープン不良を検出する際には、第１の実施形態で示したように、“Ｏ１”端子をＨ状態とし、他端の“Ｏ２”端子をＬ状態に設定して、両端子間に流れる電流を測定することにより、オープン不良の有無を検出する。オープン不良が発生していることが判明したときには、第１の実施形態で示した手法により、不良位置を同定することができる。
【０１１７】
これに対し、短絡不良を検出するには、“Ｃ１”端子をまずＨ状態として、複数のフリップフロップ回路１１０を直列に接続する。その後、“Ｏ１”端子又は“Ｏ２”端子をＨ状態に固定する。ここで、ＲＳＴ信号を印加することにより、各フリップフロップ回路１１０の出力値はＬ状態となるため、短絡検査用の第２配線パターン２に短絡不良が存在した場合には、Ｈ状態の“Ｏ１”端子又は“Ｏ２”端子から電流が流れ込むため、短絡不良が判明する。
【０１１８】
その後は、第５の実施形態に示した手法と同様に、ＣＬＫ端子にクロックパルスを順次入力して、短絡検査端子の電位を順次Ｈ状態とすることにより、“Ｏ１”端子又は“Ｏ２”端子から電流が流れ込まなくなる状態を発生させ、その状態に至るクロックのパルス数を数えることにより、短絡不良箇所を同定する。
【０１１９】
このように、第１〜第４の実施形態で用いたノード情報伝達回路単位１０６と同一の基本回路構成に短絡検査用パターンを追加することにより、短絡検査を実現することができる。
【産業上の利用可能性】
【０１２０】
本発明に係る半導体装置及びその評価方法は、大規模なコンタクトチェーン又は大規模な配線パターンで素子の電気的測定を行う際に、不具合箇所を短時間でより容易に検出することが可能であり、半導体装置の製造工程の安定管理等に有用である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１の実施形態に係る半導体装置の回路構成を示す回路図である。
【図２】本発明の第１の実施形態に係る半導体装置の回路構成の一例を示す回路図    である。
【図３】本発明の第１の実施形態に係る半導体装置におけるフリップフロップ回路  の一例を示す回路図である。
【図４】本発明の第２の実施形態に係る半導体装置の回路構成を示す回路図である。
【図５】本発明の第３の実施形態に係る半導体装置の回路構成を示す回路図である。
【図６】本発明の第３の実施形態に係る評価方法の手順を示す図である。
【図７】本発明の第３の実施形態の一変形例に係る半導体装置の回路構成を示す回路図である。
【図８】本発明の第４の実施形態に係る半導体装置の回路構成を示す回路図である。
【図９】本発明の第４の実施形態の一変形例に係る半導体装置の回路構成を示す回路図である。
【図１０】本発明の第４の実施形態に係るパッド選択回路を示す回路図である。
【図１１】本発明の第５の実施形態に係る半導体装置の回路構成を示す回路図である。
【図１２】本発明の第６の実施形態に係る半導体装置の回路構成を示す回路図である。
【図１３】本発明の第６の実施形態に係る半導体装置の回路構成の詳細を示す回路図である。
【図１４】（ａ）及び（ｂ）は従来のコンタクトチェーンを示す図であり、（ａ）は平面図であり、（ｂ）は断面図である。
【図１５】（ａ）及び（ｂ）は従来のテストパターンを模式的に示す回路図である。
【図１６】従来の配線層用の断線チェックパターンを示す平面図である。
【図１７】（ａ）及び（ｂ）は従来のスタックトコンタクトチェーンを示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図１８】従来の配線層用の短絡チェックパターン（スネーク＆コム）を示す平面図である。
【図１９】従来例に係る半導体装置（テスト回路）の回路構成を示す回路図である。
【符号の説明】
【０１２２】
１０１ａ  被測定単位素子
１０１ｂ  被測定単位素子
１０１ｃ  被測定単位素子
１０２    第１のテストパッド
１０３    第２のテストパッド
１０４    転送スイッチ
１０５    第１の信号入力パッド
１０６    ノード情報伝達回路単位（ユニット）
１０７    ノード情報伝達回路
１０８    第３のテストパッド
１０９    第２の信号入力パッド
１１０    フリップフロップ回路
１１１    リセット信号
１１２    クロック信号
１１３    ＰＭＯＳトランジスタ
１１４    第４のテストパッド
１１５    被測定素子回路
１１６    第５のテストパッド
１１７    第６のテストパッド
１１８    選択回路
１１９    パッド選択回路
１    第１配線パターン
２    第２配線パターン
３    第３配線パターン
４    第４配線パターン
５    スイッチングトランジスタ
６    スイッチングトランジスタ
７    シフトレジスタ回路
８    シフトレジスタ回路
９    シフトレジスタ回路
１０  配線単位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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