(57)【要約】【課題】積層して搭載する複数の半導体記憶素子のサイズの拡大や積層数の増大を可能にする半導体記憶装置を提供する。【解決手段】本発明の実施の形態に係る半導体記憶装置は、素子搭載部と、外形の一辺に沿って配列された接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、複数の半導体記憶素子は配線基板の素子搭載部上にパッド配列辺を同方向に向けるように積層された半導体記憶素子群と、半導体記憶素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、を具備し、複数の半導体記憶素子の電極パッドとコントローラ素子の電極パッドは、配線基板の接続パッドの配列位置に合わせて平行に配置する。【選択図】図１
2009205613.tif 000002
【特許請求の範囲】
【請求項１】
素子搭載部と、外形の一辺に沿って配列された接続パッドとを備える配線基板と、
外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層された半導体記憶素子群と、
前記半導体記憶素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと、を具備し、
前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは、前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする半導体記憶装置。
【請求項２】
前記積層される半導体記憶素子間には、前記半導体記憶素子の積層面上に積層され、前記半導体記憶素子の外形と同一形状の中空フィルムを積層したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶素子群は、前記複数の半導体記憶素子の前記電極パッドが配列された一辺と、該一辺以外の他の辺とを揃えて垂直方向に積層したことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
素子搭載部と、少なくとも外形の二辺に沿って配列された接続パッドとを備える配線基板と、
外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第１の素子群と、
外形の他の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第２の素子群と、
前記第２の素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
前記第１の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
前記第２の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、を具備し、
前記第１の素子群を構成する前記複数の半導体記憶素子と前記第２の素子群を構成する前記複数の半導体記憶素子を前記電極パッドが互いに露出するように交互に積層するとともに、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする半導体記憶装置。
【請求項５】
前記積層される半導体記憶素子間には、前記半導体記憶素子の積層面上に積層され、前記半導体記憶素子の外形と同一形状の接着フィルムを積層したことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に複数の半導体記憶素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカードは、小型化と大容量化が進められている。例えば、ＳＤ（登録商標）メモリカードのカードサイズは、通常のＳＤカードサイズ、ミニＳＤカードサイズ、マイクロＳＤカードサイズの三種類が存在し、マイクロＳＤカードにおいても大容量化が進められている。メモリカードの小型化を実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。半導体素子の電極パッドはワイヤボンディングを使用して配線基板の接続パッドと電気的に接続されている。さらに、メモリカードの大容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。
【０００３】
例えば、特許文献１に記載されたメモリカードでは、片側長辺に沿ってほぼ一列に形成された複数の電極パッドを備える複数のメモリ素子が積層され、複数の電極パッドと配線基板の接続パッドがボンディングワイヤにより接続される。積層されたメモリ素子上にはコントローラ素子が積層され、コントローラ素子の電極パッドはワイヤボンディングにより配線基板の接続パッドと接続される。コントローラ素子は、メモリ素子より小型でかつ細長形状であり、その長辺がボンディング時の超音波印加方向に対して平行になるように配置されている。
【特許文献１】特開２００７−１２８９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、積層して搭載する複数の半導体記憶素子のサイズの拡大や積層数の増大を可能にする半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る半導体記憶装置は、素子搭載部と、外形の一辺に沿って配列された接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層された半導体記憶素子群と、前記半導体記憶素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと、を具備し、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは、前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする。
【０００６】
本発明の実施の形態に係る半導体記憶装置は、素子搭載部と、少なくとも外形の二辺に沿って配列された接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第１の素子群と、外形の他の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第２の素子群と、前記第２の素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記第１の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記第２の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、を具備し、前記第１の素子群を構成する前記複数の半導体記憶素子と前記第２の素子群を構成する前記複数の半導体記憶素子を前記電極パッドが互いに露出するように交互に積層するとともに、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする。
【発明の効果】
【０００７】
本発明よれば、積層して搭載する複数の半導体記憶素子のサイズの拡大や積層数の増大を可能にする半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を図面を参照して説明する。実施の形態に係る半導体記憶装置はここではマイクロＳＤカードを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【０００９】
（第１の実施の形態）
図１は、第１の実施の形態に係るマイクロＳＤカード１の構成を示す平面図である。図２は、図１のＡ−Ａ線に沿った側面図である。図１において、マイクロＳＤカード１は、素子実装基板と端子形成基板とを兼ねる配線基板２を備える。配線基板２は、例えば、絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線基板が適用される。配線基板２は、素子実装面となる第１の主面２ａと、端子形成面となる第２の主面２ｂとを備える。
【００１０】
配線基板２は、概略矩形状の外形を有する。配線基板２の一方の短辺２Ａは、マイクロＳＤカード１を電子機器のカードスロットに挿入する際の先端部に相当する。他方の短辺２Ｂは、マイクロＳＤカード１の後方部に相当する。配線基板２の一方の長辺２Ｃは、直線形状である。配線基板２の他方の長辺２Ｄには、マイクロＳＤカード１の前後や表裏の向きを示す切り欠き部２Ｅやくびれ部２Ｆが形成されている。
【００１１】
配線基板２の第２の主面２ｂには、マイクロＳＤカード１の入出力端子となる外部接続端子３が形成されている。外部接続端子３は電解メッキ等により形成された金属層で構成される。なお、配線基板２の第２の主面２ｂはマイクロＳＤカード１の表面に相当する。
【００１２】
配線基板２の第１の主面２ａには、素子搭載部４と、ワイヤボンディング時のボンディング部となる接続パッド５が形成されている。なお、配線基板２の第１の主面２ａはマイクロＳＤカード１の裏面に相当する。接続パッド５は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子３と電気的に接続される。接続パッド５は、配線基板２の長辺２Ｄに沿ったパッド領域５Ａに配置されている。
【００１３】
配線基板２の第１の主面２ａの素子搭載部４には、複数のＮＡＮＤメモリチップ（半導体記憶素子）６Ａ〜６Ｈが積層されて搭載されている。ＮＡＮＤメモリチップ６Ｈ上にはコントローラチップ（コントローラ素子）７が積層されている。コントローラチップ７は、複数のＮＡＮＤメモリチップ６Ａ〜６Ｈからデータの書き込みや読み出しを行うＮＡＮＤメモリチップ６を選択し、選択したＮＡＮＤメモリチップ６へのデータを書き込み、また選択したＮＡＮＤメモリチップ６に記憶されたデータの読み出し等を行う。
【００１４】
図２に示すように、配線基板２の第１の主面２ａ上には、８段のＮＡＮＤメモリチップ６Ａ〜６Ｈが下から順に積層されている。ＮＡＮＤメモリチップ６Ａは、その下面側に設けられたダイアタッチフィルム８Ａにより配線基板２の素子搭載部４に接着されている。ＮＡＮＤメモリチップ６Ｂ〜６Ｈは、中空フィルム９Ａ〜９Ｇを介して、下層のＮＡＮＤメモリチップ６Ａ〜６Ｇの各上面（積層面）に接着されている。なお、第１の実施の形態では、ＮＡＮＤメモリチップ６の積層数を８段とした場合を示すが、その積層数を特に限定するものではない。
【００１５】
ダイアタッチフィルム８Ａは、ダイシングテープとボンディング剤としての機能を持ち合わせた接着フィルムである。その接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするものが用いられる。ダイアタッチフィルム８Ａは、ＮＡＮＤメモリチップ６Ａ〜６Ｈの外形と同一形状の矩形形状のものを用いている。
【００１６】
中空フィルム９Ａ〜９Ｇは、ＮＡＮＤメモリチップ６Ａ〜６Ｇの各上面に積層されている。中空フィルム９Ａ〜９Ｇは樹脂等を主成分とするものが用いられる。中空フィルム９Ａ〜９Ｇは、後述するＮＡＮＤメモリチップ６Ａ〜６Ｇの各上面（積層面）に備えられる電極パッド１０Ａ〜１０Ｇと、電極パッド１０Ａ〜１０Ｇに接続されるボンディングワイヤ１２Ａ〜１２Ｇとを樹脂内部に埋め込むように設けられている。中空フィルム９Ａ〜９Ｇは、ＮＡＮＤメモリチップ６Ａ〜６Ｈの外形と同一形状の矩形形状のものを用いている。
【００１７】
ＮＡＮＤメモリチップ６Ａ〜６Ｈは、矩形状の同一形状を有し、それぞれ上面に電極パッド１０Ａ〜１０Ｈを備えている。図１では、最上層に積層されたＮＡＮＤメモリチップ６Ｈの上面に備えられている電極パッド１０Ｈのみを示し、他の電極パッド１０Ａ〜１０Ｇの図示は省略している。電極パッド１０Ｈは、ＮＡＮＤメモリチップ６Ｈの外形の一辺（図１に示す長辺６ａ）に沿って一列に配列されている。同様に、他のＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇも各ＮＡＮＤメモリチップ６Ａ〜６Ｇの外形の一辺（図示せず）に沿って一列に配列されている。また、電極パッド１０Ａ〜１０Ｈは、配線基板２の第１の主面２ａに配列された接続パッド５の配列位置に合わせて平行に配置されている。なお、本第１の実施の形態では、ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈが配列された辺をパッド配列辺と呼ぶものとする。
【００１８】
コントローラチップ７は、ダイアタッチフィルム８ＢによりＮＡＮＤメモリチップ６Ｈの上面に接着されている。ダイアタッチフィルム８Ｂはコントローラチップ７の外形と同一形状の矩形形状のものを用いている。コントローラチップ７は、その上面に電極パッド１１を備えている。電極パッド１１は、コントローラチップ７の外形の一辺（図１に示す長辺）に沿って配列されている。また、電極パッド１１は、配線基板２の接続パッド５に直接接続されるものと、ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈを介して配線基板２の接続パッド５に接続されるものがある。さらに、コントローラチップ７の電極パッド１１は、ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈの配列位置と、配線基板２の接続パット５の配列位置に合わせて平行に配列されている。
【００１９】
配線基板２の接続パッド５は、その第１の主面２ａに外形の一辺（図１に示す長辺２Ｄ）に沿って配列されている。配線基板２は、ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈと直接接続される接続パッド５を切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置し、コントローラチップ７の電極パッド１１と直接接続される接続パッド５をくびれ部２Ｆに配置している。
【００２０】
ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈは、ボンディングワイヤ１２Ｈ（第１の金属ワイヤ）により配線基板２の接続パッド５と電気的に接続されている。同様に、ＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇは、ボンディングワイヤ１２Ａ〜１２Ｇ（第１の金属ワイヤ）により配線基板２の接続パッド５と電気的に接続されている。コントローラチップ７の電極パッド１１は、ボンディングワイヤ１３Ａ（第３の金属ワイヤ）によりＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈと電気的に接続されるとともに、ボンディングワイヤ１３Ｂ（第２の金属ワイヤ）により配線基板２の接続パッド５と電気的に接続されている。
【００２１】
以上のように、図１に示したマイクロＳＤカード１では、配線基板２の長辺２Ｄに沿って一列に配列された電極パッド１０Ａ〜１０Ｈを有する複数のＮＡＮＤメモリチップ６Ａ〜６Ｈを備える。また、複数のＮＡＮＤメモリチップ６Ａ〜６Ｈは、配線基板２の第１の主面２ａの素子搭載部４上に電極パッド１０Ａ〜１０Ｈの配列辺（パッド配列辺）が同方向に向くように積層した。ＮＡＮＤメモリチップ６Ｈの積層面上にはコントローラチップ７を積層した。コントローラチップ７は、少なくとも配線基板２の長辺２Ｄに沿って一列に配列された電極パッド１１を有する。また、ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈとコントローラチップ７の電極パッド１１は、配線基板２の第１の主面２ａの接続パッド５の配列位置に合わせて平行に配列した。
【００２２】
配線基板２の第１の主面２ａに備えた複数の接続パッド５は、長辺２Ｄに沿って配列した。ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈと直接接続する接続パッド５と、ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈを介してコントローラチップ７の電極パッド１１と接続する接続パッド５は、配線基板２の切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置した。コントローラチップ７の電極パッド１１と直接接続する接続パッド５は、配線基板２のくびれ部２Ｆに配置した。
【００２３】
さらに、ＮＡＮＤメモリチップ６Ａ〜６Ｈ間には、各ＮＡＮＤメモリチップ６Ａ〜６Ｇの積層面上に中空フィルム９Ａ〜９Ｇを積層した。ダイアタッチフィルム８Ａと中空フィルム９Ａ〜９Ｇは、ＮＡＮＤメモリチップ６Ａ〜６Ｈと同一の外形の矩形形状を有するものを用いた。このため、ＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇと、配線基板２の接続パッド５とを電気的に接続するボンディングワイヤ１２Ａ〜１２Ｇの接続端部を基板間に埋め込むことを可能にした。このため、ＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇを露出する段差を設けることなく、ＮＡＮＤメモリチップ６Ａ〜６Ｈの外形の各辺を揃えて垂直方向に積層することを可能にした。
【００２４】
以上のようにマイクロＳＤカード１を構成したため、図１に示す配線基板２の第１の主面２ａ上の部品配置限界位置１５内で最大の外形を有するＮＡＮＤメモリチップ６Ａ〜６Ｈを積層することが可能になった。その結果、マイクロＳＤカード１の外形寸法（Ｌ：１５．０ｍｍ，Ｗ：１１．０ｍｍ，Ｔ：１．０ｍｍ）内でＮＡＮＤメモリチップの容量を増大することが可能になった。
【００２５】
（第２の実施の形態）
本第２の実施の形態では、上記第１の実施の形態で用いた中空フィルム９Ａ〜９Ｇを不要として、ＮＡＮＤメモリチップの積層数を更に増やしたマイクロＳＤカードの構成例について説明する。
【００２６】
本第２の実施の形態に係るマイクロＳＤカードについて図３及び図４を参照して説明する。図３は、第２の実施の形態に係るマイクロＳＤカード２０の構成を示す平面図である。図４は、図３のＡ−Ａ´線に沿った側面図である。なお、図３及び図４において、図１及び図２に示したマイクロＳＤカード１と同一の構成部分には同一符号を付しており、その構成説明は省略する。
【００２７】
配線基板２の第１の主面２ａには、素子搭載部４と、ワイヤボンディング時のボンディング部となる接続パッド２３が形成されている。なお、配線基板２の第１の主面２ａはマイクロＳＤカード１の裏面に相当する。接続パッド２３は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子３と電気的に接続される。接続パッド２３は、配線基板２の外形の二つの長辺２Ｃ，２Ｄに沿ったパッド領域２３Ａ，２３Ｂに配置されている。
【００２８】
配線基板２の第１の主面２ａの素子搭載部４には、複数のＮＡＮＤメモリチップ（半導体記憶素子）２１Ａ〜２１Ｐが積層されて搭載されている。ＮＡＮＤメモリチップ２１Ｐ上にはコントローラチップ（コントローラ素子）７が積層されている。コントローラチップ７は、複数のＮＡＮＤメモリチップ２１Ａ〜２１Ｐからデータの書き込みや読み出しを行うＮＡＮＤメモリチップ２１を選択し、選択したＮＡＮＤメモリチップ２１へのデータを書き込み、また選択したＮＡＮＤメモリチップ２１に記憶されたデータの読み出し等を行う。
【００２９】
図４に示すように、配線基板２の第１の主面２ａ上には、１６段のＮＡＮＤメモリチップ２１Ａ〜２１Ｐが下から順に積層されている。ＮＡＮＤメモリチップ２１Ａは、その下面側に設けられたダイアタッチフィルム２２Ａにより配線基板２の素子搭載部４に接着されている。ＮＡＮＤメモリチップ２１Ｂ〜２１Ｐは、ダイアタッチフィルム２２Ｂ〜２２Ｐにより、下層のＮＡＮＤメモリチップ２１Ａ〜２１Ｏの各上面（積層面）に接着されている。なお、第２の実施の形態では、ＮＡＮＤメモリチップ２１の積層数を１６段とした場合を示すが、その積層数を特に限定するものではない。
【００３０】
ダイアタッチフィルム２２Ａ〜２２Ｐは、ダイシングテープとボンディング剤としての機能を持ち合わせた接着フィルムである。その接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするものが用いられる。ダイアタッチフィルム２２Ａ〜２２Ｐは、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの外形と同一形状の矩形形状のものを用いている。
【００３１】
ＮＡＮＤメモリチップ２１Ａ〜２１Ｐは、矩形状の同一形状を有し、それぞれ上面に電極パッド２４Ａ〜２４Ｐを備えている。図３では、最上層に積層されたＮＡＮＤメモリチップ２１Ｐの上面に備えられている電極パッド２４Ｐと、その下層に積層されたＮＡＮＤメモリチップ２１Ｍ〜２１Ｏの各上面に備えられている電極パッド２４Ｍ〜２４Ｏのみを示し、他の電極パッド２４Ａ〜２４Ｌの図示は省略している。図４に示すように、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐは、各電極パッド２４Ａ〜２４Ｐが互いに露出するように段差をつけて積層している。
【００３２】
ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎの電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎは、ＮＡＮＤメモリチップ２１Ｐの外形の一辺（図３に示す長辺２１ａ）に沿って一列に配列されている。ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐは、ＮＡＮＤメモリチップ２１Ｐの外形の一辺（図３に示す長辺２１ｂ）に沿って一列に配列されている。
【００３３】
また、電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐは、配線基板２の第１の主面２ａに配列された接続パッド２３のバッド領域２３Ａの配列位置に合わせて平行に配置されている。電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎは、配線基板２の第１の主面２ａに配列された接続パッド２３のバッド領域２３Ｂの配列位置に合わせて平行に配置されている。なお、本第２の実施の形態では、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの電極パッド２４Ａ〜２４Ｐが配列された各辺をパッド配列辺と呼ぶものとする。
【００３４】
コントローラチップ７は、ダイアタッチフィルム２２ＱによりＮＡＮＤメモリチップ２１Ｐの上面に接着されている。ダイアタッチフィルム２２Ｑはコントローラチップ７の外形と同一形状の矩形形状のものを用いている。コントローラチップ７は、その上面に電極パッド１１を備えている。電極パッド１１は、コントローラチップ７の外形の一辺（図３に示す長辺）に沿って配列されている。また、電極パッド１１は、配線基板２の接続パッド２３に直接接続されるものと、ＮＡＮＤメモリチップ２１Ｐの電極パッド２４Ｐを介して配線基板２の接続パッド２３に接続されるものがある。さらに、コントローラチップ７の電極パッド１１は、ＮＡＮＤメモリチップ２１Ｐの電極パッド１０２４Ｐの配列位置と、配線基板２の接続パット５の配列位置に合わせて平行に配列されている。
【００３５】
配線基板２の接続パッド２３は、その第１の主面２ａに外形の二辺（図３に示す長辺２Ｃ，２Ｄ）に沿って配列されている。配線基板２は、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐと直接接続される接続パッド２３を切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置し、コントローラチップ７の電極パッド１１と直接接続される接続パッド２３をくびれ部２Ｆに配置している。また、配線基板２は、ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎの電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎと直接接続される接続パッド２３を第１の主面２ａに外形の一辺（図３に示す長辺２Ｃ）に沿って配置している。
【００３６】
図３に示すように、ＮＡＮＤメモリチップ２１Ｏ，２２１Ｐの電極パッド２４Ｏ，２４Ｐは、ボンディングワイヤ２５Ｏ，２５Ｐ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。図４に示すように、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌは、ボンディングワイヤ２５Ｃ，２５Ｄ，２５Ｇ，２５Ｈ，２５Ｋ，２５Ｌ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。
【００３７】
また、図３に示すように、ＮＡＮＤメモリチップ２１Ｍ，２２１Ｎの電極パッド２４Ｍ，２４Ｎは、ボンディングワイヤ２５Ｍ，２５Ｎ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。図４に示すように、ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊの電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊは、ボンディングワイヤ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆ，２５Ｉ，２５Ｊ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。
【００３８】
コントローラチップ７の電極パッド１１は、ボンディングワイヤ２６Ａ（第３の金属ワイヤ）によりＮＡＮＤメモリチップ２１Ｐの電極パッド２４Ｐと電気的に接続されるとともに、ボンディングワイヤ２６Ｂ（第２の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。
【００３９】
以上のように、図３に示したマイクロＳＤカード２０では、配線基板２の長辺２Ｃ，２Ｄに沿って一列に配列された電極パッド２４Ａ〜２４Ｐを有する複数のＮＡＮＤメモリチップ２１Ａ〜２１Ｐを備える。また、複数のＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐ（第１の素子群）は、配線基板２の第１の主面２ａの素子搭載部４上に電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐの配列辺（パッド配列辺）が同方向に向くように積層した。ＮＡＮＤメモリチップ２４Ｐの積層面上にはコントローラチップ７を積層した。コントローラチップ７は、少なくとも配線基板２の長辺２Ｄに沿って一列に配列された電極パッド１１を有する。また、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐとコントローラチップ７の電極パッド１１は、配線基板２の第１の主面２ａの接続パッド２３の配列位置に合わせて平行に配列した。
【００４０】
また、複数のＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎ（第２の素子群）は、配線基板２の第１の主面２ａの素子搭載部４上に電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎの配列辺（パッド配列辺）が同方向に向くように積層した。さらに、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐ（第１の素子群）と、ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎ（第２の素子群）は、各電極パッド２４Ａ〜２４Ｐが互いに露出するように段差をつけて積層した。
【００４１】
配線基板２の接続パッド２３は、その第１の主面２ａに外形の二辺（図３に示す長辺２Ｃ，２Ｄ）に沿って配列されている。配線基板２は、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐと直接接続される接続パッド２３を切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置し、コントローラチップ７の電極パッド１１と直接接続される接続パッド２３をくびれ部２Ｆに配置した。
【００４２】
さらに、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐ間には、各ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの積層面上にダイアタッチフィルム２２Ａ〜２２Ｐを積層した。ダイアタッチフィルム２２Ａ〜２２Ｐは、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐと同一の外形の矩形形状を有するものを用いた。このため、マイクロＳＤカード２０では、第１の実施の形態に示したマイクロＳＤカード１のように中空フィルム９Ａ〜９Ｇを用いないため、電極パッド２４Ａ〜２４Ｐ部分に上層のＮＡＮＤメモリチップを重ねて積層することはできず、ＮＡＮＤメモリチップの積層位置を平面方向にずらして積層する必要がある。
【００４３】
また、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐは、電極パッド２４Ａ〜２４Ｐ部分を露出するように積層したため、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの各長辺２１ａ，２１ｂに沿って電極パッド２４Ａ〜２４Ｐを配置する必要がある。このため、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの大きさは、図３に示す部品配置限界位置２７より内側に配置した電極パッド２４Ａ〜２４Ｐの制約を受ける。すなわち、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの大きさは、第１の実施の形態に示したマイクロＳＤカード１に搭載したＮＡＮＤメモリチップ６Ａ〜６Ｈの大きさよりも小さくなる。
【００４４】
しかし、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの電極パッド２４Ａ〜２４Ｐは、ボンディングワイヤ２５Ｂ，２５Ｄ，２５Ｆ，２５Ｈ，２５Ｊ，２５Ｌ，２５Ｎ，２５Ｐにより隣接するＮＡＮＤメモリチップ２１Ａ〜２１Ｐ同士が接続され、ボンディングワイヤ２５Ａ，２５Ｃ，２５Ｅ，２５Ｇ，２５Ｉ，２５Ｋ，２５Ｍ，２５Ｏにより配線基板２上の接続パッド２３に接続される。このため、ＮＡＮＤメモリチップの積層数が多くなっても、配線基板２上のパッド領域２３Ａ，２３Ｂは拡大する必要がない。したがって、第２の実施の形態に示したマイクロＳＤカード２０では、搭載可能なＮＡＮＤメモリチップの大きさは第１の実施の形態に示したマイクロＳＤカード１よりも小さくなるが、ボンディング用のパッドの配置を工夫し、中空フィルムの積層を不要にしたため、ＮＡＮＤメモリチップの積層数を容易に増やすことができる。その結果、マイクロＳＤカード１の外形寸法（Ｌ：１５．０ｍｍ，Ｗ：１１．０ｍｍ，Ｔ：１．０ｍｍ）内でＮＡＮＤメモリチップの容量を更に増大することが可能になった。
【００４５】
なお、上記第１、第２の実施の形態では、本発明をマイクロＳＤカードに適用した場合を示したが、これに限定するものではない。本発明は配線基板上に複数の半導体記憶素子を積層して搭載する各種の半導体記憶装置等に適用可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係るマイクロＳＤカードの構成を示す平面図である。
【図２】第１の実施の形態に係るマイクロＳＤカードの図１のＡ−Ａ´線に沿った側面図である。
【図３】本発明の第２の実施の形態に係るマイクロＳＤカードの構成を示す平面図である。
【図４】第２の実施の形態に係るマイクロＳＤカードの図３のＡ−Ａ´線に沿った側面図である。
【符号の説明】
【００４７】
１，２０…マイクロＳＤカード、２…配線基板、２Ｄ…長辺、２Ｅ…切り欠き部、２Ｆ…くびれ部、４…素子搭載部、５，２３…接続パッド、５Ａ，２３Ａ，２３Ｂ…パッド領域、６Ａ〜６Ｈ，２１Ａ〜２１Ｐ…ＮＡＮＤメモリチップ、７…コントローラチップ、８Ａ，８Ｂ，２２Ａ〜２２Ｑ…ダイアタッチフィルム、９Ａ〜９Ｇ…中空フィルム、１０Ａ〜１０Ｈ，１１，２４Ａ〜２４Ｐ…電極パッド、１２Ａ〜１２Ｈ，１３Ａ，１３Ｂ，２５Ａ〜２５Ｐ，２６Ａ，２６Ｂ…ボンディングワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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