(57)【要約】【課題】本発明は、Ｐ.Ｖ.Ｔ変化及び伝送距離により、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止できる半導体メモリ装置のクロック生成回路を提供する。【解決手段】本発明は、クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、遅延クロック及び反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファを含む。【選択図】図３
2009049994.tif 000002
【特許請求の範囲】
【請求項１】
クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、
前記遅延クロック及び前記反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファと
を含むことを特徴とする半導体メモリ装置のクロック生成回路。
【請求項２】
前記クロックバッファは、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、第１の比較クロック及び第２の比較クロックを生成する比較部と、
前記第１の比較クロック及び前記第２の比較クロックをバッファリングして、前記立ち上りクロック及び前記立ち下りクロックとして出力するバッファリング部と
を含むことを特徴とする請求項１に記載の半導体メモリ装置のクロック生成回路。
【請求項３】
前記比較部は、
前記遅延クロックが前記反転クロックの電位レベルより高ければ、前記第１の比較クロックはハイに遷移し、前記第２の比較クロックはローに遷移し、
前記遅延クロックが前記反転クロックの電位レベルより低ければ、前記第１の比較クロックはローに遷移し、前記第２の比較クロックはハイに遷移するように構成される
ことを特徴とする請求項２に記載の半導体メモリ装置のクロック生成回路。
【請求項４】
前記比較部は、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、前記第１の比較クロックを生成する第１の比較器と、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、前記第２の比較クロックを生成する第２の比較器と
を含むことを特徴とする請求項３に記載の半導体メモリ装置のクロック生成回路。
【請求項５】
前記第１の比較器は、前記遅延クロックが前記反転クロックの電位レベルより高ければハイに遷移し、前記遅延クロックが前記反転クロックの電位レベルより低ければローに遷移する前記第１の比較クロックを生成するように構成されることを特徴とする請求項４に記載の半導体メモリ装置のクロック生成回路。
【請求項６】
前記第２の比較器は、前記遅延クロックが前記反転クロックの電位レベルより高ければローに遷移し、前記遅延クロックが前記反転クロックの電位レベルより低ければハイに遷移する前記第２の比較クロックを生成するように構成されることを特徴とする請求項４に記載の半導体メモリ装置のクロック生成回路。
【請求項７】
前記バッファリング部は、
前記第１の比較クロックをバッファリングして前記立ち上りクロックを生成する第１のバッファと、
前記第２の比較クロックをバッファリングして前記立ち下りクロックを生成する第２のバッファと
を含むことを特徴とする請求項２に記載の半導体メモリ装置のクロック生成回路。
【請求項８】
前記バッファリング部は、前記第１の比較クロック又は前記第２の比較クロックの一つのクロックが遷移すれば、前記立ち上りクロック及び前記立ち下りクロックを同時に遷移するための遷移部をさらに含むことを特徴とする請求項７に記載の半導体メモリ装置のクロック生成回路。
【請求項９】
前記第１のバッファは、
前記第１の比較クロックが入力される第１のインバータと、
前記第１のインバータの出力信号を入力として前記立ち上りクロックを生成する第２のインバータと
を含み、前記第２のバッファは、
前記第２の比較クロックが入力される第３のインバータと、
前記第３のインバータの出力信号を入力として前記立ち下りクロックを生成する第４のインバータとを
含むことを特徴とする請求項８に記載の半導体メモリ装置のクロック生成回路。
【請求項１０】
前記遷移部は、
第５のインバータ及び第６のインバータを含み、
前記第１のインバータ及び前記第２のインバータが連結しているノードに、前記第５のインバータの入力端と前記第６のインバータの出力端とが共通連結され、前記第３のインバータ及び前記第４のインバータが連結してるノードに、前記第５のインバータの出力端と前記第６のインバータの入力端とが共通連結される
ことを特徴とする請求項９に記載の半導体メモリ装置のクロック生成回路。
【請求項１１】
クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、
前記遅延クロック及び前記反転クロックをバッファリングして、第１の立ち上りクロック及び第１の立ち下りクロックを生成する第１のクロックバッファと、
前記遅延クロック及び前記反転クロックをバッファリングして、第２の立ち上りクロック及び第２の立ち下りクロックを生成する第２のクロックバッファと
を含むことを特徴とする半導体メモリ装置のクロック生成回路。
【請求項１２】
前記第１の立ち上りクロック及び前記第２の立ち上りクロックは同位相を有し、前記第１の立ち下りクロック及び前記第２の立ち下りクロックも同位相を有することを特徴とする請求項１１に記載の半導体メモリ装置のクロック生成回路。
【請求項１３】
前記第１のクロックバッファ及び前記第２のクロックバッファは、前記遅延クロックが遷移する時、前記第１の立ち上りクロック、前記第２の立ち上りクロック、前記第１の立ち下りクロック及び前記第２の立ち下りクロックが同時に遷移するように構成されることを特徴とする請求項１２に記載の半導体メモリ装置のクロック生成回路。
【請求項１４】
前記第１のクロックバッファは、前記遅延クロックを前記第１の立ち上りクロックとして出力し、前記遅延クロックの反対位相を有する前記第１の立ち下りクロックを出力するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置のクロック生成回路。
【請求項１５】
前記第１のクロックバッファは、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、第１の比較クロック及び第２の比較クロックを生成する比較部と、
前記第１の比較クロック及び前記第２の比較クロックをバッファリングして、前記第１の立ち上りクロック及び前記第１の立ち下りクロックとして出力するバッファリング部と
を含むことを特徴とする請求項１４に記載の半導体メモリ装置のクロック生成回路。
【請求項１６】
前記比較部は、
前記遅延クロックが前記反転クロックの電位レベルより高ければ、前記第１の比較クロックはハイに遷移し、前記第２の比較クロックはローに遷移し、
前記遅延クロックが前記反転クロックの電位レベルより低ければ、前記第１の比較クロックはローに遷移し、前記第２の比較クロックはハイに遷移するように構成される
ことを特徴とする請求項１５に記載の半導体メモリ装置のクロック生成回路。
【請求項１７】
前記バッファリング部は、
前記第１の比較クロックをバッファリングして、前記第１の立ち上りクロックとして出力する第１のバッファと、
前記第２の比較クロックをバッファリングして、前記第１の立ち下りクロックとして出力する第２のバッファと
を含むことを特徴とする請求項１５に記載の半導体メモリ装置のクロック生成回路。
【請求項１８】
前記バッファリング部は、前記第１の比較クロック又は前記第２の比較クロックの一つのクロックが遷移すれば、前記第１の立ち上りクロック及び前記第１の立ち下りクロックを同時に遷移する遷移部をさらに含むことを特徴とする請求項１７に記載の半導体メモリ装置のクロック生成回路。
【請求項１９】
前記第２のクロックバッファは、前記遅延クロックを前記第２の立ち上りクロックとして出力し、前記遅延クロックの反対位相を有する前記第２の立ち下りクロックを出力するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置のクロック生成回路。
【請求項２０】
前記第２のクロックバッファは、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、第１の比較クロック及び第２の比較クロックを生成する比較部と、
前記第１の比較クロック及び前記第２の比較クロックをバッファリングして、前記第２の立ち上りクロック及び前記第２の立ち下りクロックとして出力するバッファリング部と
を含むことを特徴とする請求項１９に記載の半導体メモリ装置のクロック生成回路。
【請求項２１】
前記比較部は、
前記遅延クロックが前記反転クロックの電位レベルより高ければ、前記第１の比較クロックはハイに遷移し、前記第２の比較クロックはローに遷移し、
前記遅延クロックが前記反転クロックの電位レベルより低ければ、前記第１の比較クロックはローに遷移し、前記第２の比較クロックはハイに遷移するように構成される
ことを特徴とする請求項２０に記載の半導体メモリ装置のクロック生成回路。
【請求項２２】
前記バッファリング部は、
前記第１の比較クロックをバッファリングして、前記第２の立ち上りクロックとして出力する第１のバッファと、
前記第２の比較クロックをバッファリングして、前記第２の立ち下りクロックとして出力する第２のバッファと
を含むことを特徴とする請求項２０に記載の半導体メモリ装置のクロック生成回路。
【請求項２３】
前記バッファリング部は、前記第１の比較クロック又は前記第２の比較クロックの一つのクロックが遷移すれば、前記第２の立ち上りクロック及び前記第２の立ち下りクロックが同時に遷移するように構成される遷移部をさらに含むことを特徴とする請求項２２に記載の半導体メモリ装置のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、クロックを生成する半導体メモリ装置のクロック生成回路に関する。
【背景技術】
【０００２】
一般に、ＤＤＲタイプのＤＲＡＭでは、立ち上りクロック及び立ち下りクロックを用いてデータの入出力を行う（例えば、特許文献１）。
通常、立ち上りクロック及び立ち下りクロックを生成するクロック生成回路１は、図１に示すように、第１〜第３のインバータ(ＩＶ１〜ＩＶ３)及び遅延器(ｄｅｌａｙ)を含む。
【０００３】
一般のクロック生成回路１は、クロック(ＣＬＫ)を第１のインバータ(ＩＶ１)及び第２のインバータ(ＩＶ２)を経由するようにして、立ち上りクロック(ＲＣＬＫ)を生成する。クロック生成回路１は、遅延器(ｄｅｌａｙ)及び第３のインバータ(ＩＶ３)を経由するようにして、立ち下りクロック(ＦＣＬＫ)を生成する。このとき、遅延器(ｄｅｌａｙ)は、立ち上りクロック(ＲＣＬＫ)及び立ち下りクロック(ＦＣＬＫ)の遷移タイミングを合わせるために存在する。
【０００４】
図１のように構成されたクロック生成回路は、Ｐ.Ｖ.Ｔ(process、voltage、temperature)変化に脆弱である。すなわち、 Ｐ.Ｖ.Ｔ変化により立ち上りクロック(ＲＣＬＫ)及び立ち下りクロック(ＦＣＬＫ)の位相差の変化が激しくなるため、高速動作を要するＤＲＡＭには適用し難い。
【０００５】
一般に、クロック生成回路は、図２に示すように、立ち上りクロック(ＲＣＬＫ)及び立ち下りクロック(ＦＣＬＫ)を複数の内部回路に出力する。
クロック生成回路１により生成された立ち上りクロック(ＦＣＬＫ)及び立ち下りクロック(ＦＣＬＫ)が内部回路２、３、４、５に到達する場合、その伝送ラインが長くなるほど、両クロック間の遷移タイミングがずれ易くなるという問題点が発生する。
【特許文献１】特開２００６−１７０８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、前記問題点を解決するために案出されたもので、その目的は、Ｐ.Ｖ.Ｔ変化及び伝送距離により、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止できる半導体メモリ装置のクロック生成回路を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の実施例による半導体メモリ装置のクロック生成回路は、クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタ、及び、前記遅延クロック及び前記反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファを含む。
【発明の効果】
【０００８】
本発明による半導体メモリ装置のクロック生成回路は、Ｐ.Ｖ.Ｔ変化及び伝送距離とは無関係に、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止することで、半導体メモリ装置の動作信頼度を向上できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施例による半導体メモリ装置のクロック生成回路は、図３に示すように、位相スプリッタ１００及びクロックバッファ２００を含む。
【００１０】
位相スプリッタ１００は、クロック(ＣＬＫ)が入力され、遅延クロック(ＣＬＫ＿ｄ)及び反転クロック(ＣＬＫ＿ｂ)を生成する。
位相スプリッタ１００は、クロック(ＣＬＫ)を遅延させて遅延クロック(ＣＬＫ＿ｄ)を生成し、クロック(ＣＬＫ)を反転させて反転クロック(ＣＬＫ＿ｂ)を生成する。
【００１１】
クロックバッファ２００は、遅延クロック(ＣＬＫ＿ｄ)及び反転クロック(ＣＬＫ＿ｂ)をバッファリングして、立ち上りクロック(ＲＣＬＫ)及び立ち下りクロック(ＦＣＬＫ)を生成する。例えば、クロックバッファ２００は、遅延クロック(ＣＬＫ＿ｄ)をバッファリングして立ち上りクロック(ＲＣＬＫ)を生成し、反転クロック(ＣＬＫ＿ｂ）をバッファリングして立ち下りクロック(ＦＣＬＫ)を生成する。
【００１２】
位相スプリッタ１００は、図４に示すように、第１〜第３のインバータ(ＩＶ１、ＩＶ２、ＩＶ３)を含む。第１のインバータ(ＩＶ１)は、クロック(ＣＬＫ)が入力される。第２のインバータ(ＩＶ２)は、第１のインバータ(ＩＶ１)の出力信号が入力されて、遅延クロック(ＣＬＫ＿ｄ)として出力する。第３のインバータ(ＩＶ３）は、クロック(ＣＬＫ)が入力されて、反転クロック(ＣＬＫ＿ｂ)として出力する。
【００１３】
クロックバッファ２００は、図５に示すように、比較部２１０及びバッファリング部２２０を含む。
【００１４】
比較部２１０は、遅延クロック(ＣＬＫ＿ｄ)及び反転クロック(ＣＬＫ＿ｂ)の電位レベルを比較して、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)及び第２の比較クロック(ＣＬＫ＿ｃｏｍ２)を生成する。
【００１５】
比較部２１０は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより高ければ、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をハイに遷移し、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をローに遷移する。また、比較部２１０は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより低ければ、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をローに遷移し、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をハイに遷移する。
比較部２１０は、差動増幅器の形態が好ましい。
【００１６】
差動増幅器の形態を有する比較部２１０は、第１〜第４のトランジスタ(Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２)及び第１の抵抗素子(Ｒ１１)を含む。第１のトランジスタ(Ｐ１１)は、電源電圧(ＶＤＤ)が印加されるソースを含む。第２のトランジスタ(Ｐ１２)は、電源電圧(ＶＤＤ)が印加されるソースを含む。第３のトランジスタ(Ｎ１１)は、ゲートに遅延クロック(ＣＬＫ＿ｄ)が入力され、ドレーンに第１のトランジスタ(Ｐ１１)のドレーン及び第２のトランジスタ(Ｐ１２)のゲートの連結しているノードが連結される。第４のトランジスタ(Ｎ１２)は、ゲートに反転クロック(ＣＬＫ＿ｂ)が入力され、ドレーンに第２のトランジスタ(Ｐ１２)のドレーン及び第１のトランジスタ(Ｐ１１)のゲートの連結しているノードが連結される。第１の抵抗素子(Ｒ１１)は、一端に第３のトランジスタ(Ｎ１１)のソース及び第４のトランジスタ(Ｎ１２)のソースの連結しているノードが連結され、他端に接地端(ＶＳＳ)が連結される。このとき、第１のトランジスタ(Ｐ１１)のゲート、第２のトランジスタ(Ｐ１２)のドレーン及び第４のトランジスタ(Ｎ１２)のドレーンが共通連結しているノードから、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)が出力される。また、第１のトランジスタ(Ｐ１１)のドレーン、第２のトランジスタ(Ｐ１２)のゲート及び第３のトランジスタ(Ｎ１１)のドレーンが共通連結しているノードから、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)が出力される。
【００１７】
比較部２１０は、図６に示すように、第１の比較器２１１及び第２の比較器２１２からなる。
第１の比較器２１１は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより高ければ、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をハイに遷移する。一方、第１の比較器２１１は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより低ければ、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をローに遷移する。
【００１８】
第１の比較器２１１は、第５〜第８のトランジスタ(Ｐ２１、Ｐ２２、Ｎ２１、Ｎ２２)及び第２の抵抗素子(Ｒ２１)を含む。第５のトランジスタ(Ｐ２１)は、ソースに電源電圧(ＶＤＤ)が印加される。第６のトランジスタ(Ｐ２２)は、ソースに電源電圧(ＶＤＤ)が印加され、ゲートに第５のトランジスタ(Ｐ２１)のゲートが連結される。第７のトランジスタ(Ｎ２１)は、ゲートに遅延クロック(ＣＬＫ＿ｄ)が入力され、ドレーンに第５のトランジスタ(Ｐ２１)のゲート、第６のトランジスタ(Ｐ２２)のゲート及び第５のトランジスタ(Ｐ２１)のドレーンの共通連結しているノードが連結される。第８のトランジスタ(Ｎ２２)は、ドレーンに第６のトランジスタ(Ｐ２２)のドレーンが連結され、ゲートに反転クロック(ＣＬＫ＿ｂ)が入力される。第２の抵抗素子(Ｒ２１)は、一端に第７のトランジスタ(Ｎ２１)のソース及び第８のトランジスタ(Ｎ２２)のソースの連結しているノードが連結され、他端に接地端(ＶＳＳ)が連結される。このとき、第６のトランジスタ(Ｐ２２)のドレーン及び第８のトランジスタ(Ｎ２２)のドレーンに連結しているノードから、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)が出力される。
【００１９】
第２の比較器２１２は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより高ければ、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をローに遷移する。一方、第２の比較器２１２は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより低ければ、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をハイに遷移する。
【００２０】
第２比較器２１２は、第９〜第１２のトランジスタ(Ｐ２３、Ｐ２４、Ｎ２３、Ｎ２４)及び第３の抵抗素子(Ｒ２２)を含む。第９のトランジスタ(Ｐ２３)は、ソースに電源電圧(ＶＤＤ)が印加される。第１０のトランジスタ(Ｐ２４)は、ソースに電源電圧(ＶＤＤ)が印加され、ゲートに第９のトランジスタ(Ｐ２３)のゲートが連結される。第１１のトランジスタ(Ｎ２３)は、ゲートに反転クロック(ＣＬＫ＿ｂ)が入力され、ドレーンに第９のトランジスタ(Ｐ２３)のゲート、第１０のトランジスタ(Ｐ２４)のゲート及び第９のトランジスタ(Ｐ２３)のドレーンの共通連結しているノードが連結される。第１２のトランジスタ(Ｎ２４)は、ドレーンに第１０のトランジスタ(Ｐ２４)のドレーンが連結され、ゲートに遅延クロック(ＣＬＫ＿ｄ)が入力される。第３の抵抗素子(Ｒ２２)は、一端に第１１のトランジスタ(Ｎ２３)のソース及び第１２のトランジスタ(Ｎ２４)のソースの連結しているノードが連結され、他端に接地端(ＶＳＳ)が連結される。このとき、第１０のトランジスタ(Ｐ２４)のドレーン及び第１２のトランジスタ(Ｎ２４)のドレーンに連結しているノードから、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)が出力される。
【００２１】
図５に示すように、バッファリング部２２０は、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をバッファリングして、立ち上りクロック(ＲＣＬＫ)として出力する。バッファリング部２２０は、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をバッファリングして、立ち下りクロック(ＦＣＬＫ)として出力する。
【００２２】
バッファリング部２２０は、第１のバッファ２２１及び第２のバッファ２２２を含み、遷移部２２３をさらに含むことができる。
【００２３】
第１のバッファ２２１は、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をバッファリングして、立ち上りクロック(ＲＣＬＫ)として出力する。
【００２４】
第１のバッファ２２１は、第４及び第５のインバータ(ＩＶ１４、ＩＶ１５)を含む。第４のインバータ(ＩＶ１４)は、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)が入力される。第５のインバータ(ＩＶ１５)は、第４のインバータ(ＩＶ１４)の出力信号が入力されて、立ち上りクロック(ＲＣＬＫ)として出力する。
【００２５】
第２のバッファ２２２は、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をバッファリングして、立ち下りクロック(ＦＣＬＫ)として出力する。
【００２６】
第２のバッファ２２２は、第６及び第７のインバータ(ＩＶ１６、ＩＶ１７)を含む。第６のインバータ(ＩＶ１６)は、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)が入力される。第７のインバータ(ＩＶ１７)は、第６のインバータ(ＩＶ１６)の出力信号が入力されて、立ち下りクロック(ＦＣＬＫ)として出力する。
【００２７】
遷移部２２３は、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)及び第２の比較クロック(ＣＬＫ＿ｃｏｍ２)の一つのクロックが遷移すれば、立ち上りクロック(ＲＣＬＫ及び立ち下りクロック(ＦＣＬＫ)が同時に遷移できるようにする。
【００２８】
遷移部２２３は、第８及び第９のインバータ(ＩＶ１８、ＩＶ１９)を含む。第８のインバータ(ＩＶ１８)の入力端及び第９のインバータ(ＩＶ１９)の出力端は、第１のバッファ２２１の第４のインバータ(ＩＶ１４)及び第５のインバータ(ＩＶ１５)が連結しているノードに共通連結される。第８のインバータ(ＩＶ１８)の出力端及び第９のインバータ(ＩＶ１９)の入力端は、第２のバッファ２２２の第６のインバータ(ＩＶ１６)及び第７のインバータ(ＩＶ１７)が連結しているノードに共通連結される。
【００２９】
このように構成された本発明の実施例による半導体メモリ装置のクロック生成回路の動作を説明する。
【００３０】
位相スプリッタ１００は、クロック(ＣＬＫ)を遅延させて遅延クロック(ＣＬＫ＿ｄ)を生成し、クロック(ＣＬＫ)を反転させて反転クロック(ＣＬＫ＿ｂ)を生成する。
【００３１】
クロックバッファ２００は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより高ければ、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をハイに遷移し、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をローに遷移する。一方、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより低ければ、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)をローに遷移し、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)をハイに遷移する。
【００３２】
図７を参照してより詳細に説明すれば、反転クロック(ＣＬＫ＿ｂ)がローレベルであり、遅延クロック(ＣＬＫ＿ｄ)がローレベルであるａ区間において、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)はローレベルであり、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)はハイレバルである。その理由は、ａ区間の前において、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより低いためである。
【００３３】
反転クロック(ＣＬＫ＿ｂ)がローレベルであり、遅延クロック(ＣＬＫ＿ｄ)がハイレバルであるｂ区間において、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)はハイレバルであり、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)はローレベルである。その理由は、ｂ区間において、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより高いためである。
【００３４】
反転クロック(ＣＬＫ＿ｂ)がハイレベルであり、遅延クロック(ＣＬＫ＿ｄ)がハイレバルであるｃ区間において、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)はハイレバルであり、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)はローレベルである。その理由は、ｂ区間において、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)がハイレバルであり、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)がローレベルであるためである。
【００３５】
反転クロック(ＣＬＫ＿ｂ)がハイレベルであり、遅延クロック(ＣＬＫ＿ｄ)がローレベルであるｄ区間において、第１の比較クロック(ＣＬＫ＿ｃｏｍ１)はローレベルであり、第２の比較クロック(ＣＬＫ＿ｃｏｍ２)はハイレバルである。その理由は、遅延クロック(ＣＬＫ＿ｄ)が反転クロック(ＣＬＫ＿ｂ)の電位レベルより低いためである。
【００３６】
ａ区間及びｃ区間、すなわち、反転クロック(ＣＬＫ＿ｂ)及び遅延クロック(ＣＬＫ＿ｄ)の電位レベルが同一である場合、比較部２１０は、反転クロック(ＣＬＫ＿ｂ)及び遅延クロック(ＣＬＫ＿ｄ)の電位レベルが同一である以前の状態の出力レベルを維持する。
【００３７】
本発明の実施例によるクロック生成回路を一つの位相スプリッタ及び一つのクロックバッファとして説明した。しかしながら、本発明は、他の実施例として、一つの位相スプリッタを共有する複数のクロックバッファを含むクロック生成回路の意味を含むことも勿論である。
【００３８】
すなわち、図８に示すように、一つの位相スプリッタが二つのクロックバッファを共有できる。
図８を参照すれば、第１のクロックバッファ２００−１が出力する第１の立ち上りクロック(ＲＣＬＫ１)と、第２のクロックバッファ２００−２が出力する第２の立ち上りクロック(ＲＣＬＫ２)とは、同位相を有する。第１のクロックバッファ２００−１が出力する第１の立ち下りクロック(ＦＣＬＫ１)と、第２のクロックバッファ２００−２が出力する第２の立ち下りクロック(ＦＣＬＫ２)とも、同位相を有する。これは、第１のクロックバッファ２００−１と第２のクロックバッファ２００−２とが、同じ内部構造を有するためである。図８に示す第１のクロックバッファ２００−１と、第２のクロックバッファ２００−２とも、図３に示すクロックバッファ２００と同じ内部構造を有する。
【００３９】
図２に示す一般の半導体メモリ装置は、クロック生成回路１から出力される立ち上りクロック(ＲＣＬＫ)及び立ち下りクロック(ＦＣＬＫ）を内部回路２、３、４、５に入力する。クロック生成回路１から遠い距離を有する内部回路であるほど、遷移タイミングがずれた立ち上りクロック(ＲＣＬＫ)及び立ち下りクロック(ＦＣＬＫ)が入力され得る。
【００４０】
しかしながら、本発明の実施例によるクロック生成回路は、図３に示すように、位相スプリッタ１００とクロックバッファ２００とを分離する。また、図８に示すように、一つの位相スプリッタ１００を二つのクロックバッファ２００−１、２００−２が共有し得る。よって、第１のクロックバッファ２００−１から出力される第１の立ち上りクロック(ＲＣＬＫ１)及び第１の立ち下りクロック(ＦＣＬＫ)を、第１の内部回路２及び第２の内部回路３に入力させることができる。また、第２のクロックバッファ２００−２から出力される第２の立ち上りクロック(ＲＣＬＫ２)及び第２の立ち下りクロック(ＦＣＬＫ２)を、第３の内部回路４及び第４の内部回路５に入力させることができる。これは、立ち上りクロック及び立ち下りクロックが必要な内部回路の前にクロックバッファを位置させることで、クロックの伝送距離に影響を受けず、遷移タイミングがずれない立ち上りクロック及び立ち下りクロックを内部回路に伝達できることを示す。
【００４１】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００４２】
【図１】一般の半導体メモリ装置のクロック生成回路の詳細構成図である。
【図２】一般のクロック生成回路を適用した半導体メモリ装置のブロック図である。
【図３】本発明の実施例による半導体メモリ装置のクロック生成回路のブロック図である。
【図４】図３に示す位相スプリッタの詳細構成図である。
【図５】図３に示すクロックバッファの詳細構成図である。
【図６】図５に示す比較部の他の実施例による詳細構成図である。
【図７】本発明の実施例によるクロック生成回路のタイミング図である。
【図８】本発明によるクロック生成回路を適用した半導体メモリ装置のブロック図である。
【符号の説明】
【００４３】
１００…位相スプリッタ
２００…クロックバッファ
【図１】
2009049994.tif 000003
【図２】
2009049994.tif 000004
【図３】
2009049994.tif 000005
【図４】
2009049994.tif 000006
【図５】
2009049994.tif 000007
【図６】
2009049994.tif 000008
【図７】
2009049994.tif 000009
【図８】
2009049994.tif 000010