(57)【要約】【課題】ｐＭＯＳ領域のストレッサー膜の除去と、ｐＭＯＳ領域とｎＭＯＳ領域との境界部のｎＭＯＳ側への後退の抑制とを両立できる半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、（ａ）半導体基板１の上面にストレッサー１３を形成する工程と、（ｂ）ストレッサー膜１３のｎＭＯＳ領域上にレジスト膜１５を選択的に形成する工程と、（ｃ）レジスト膜１５をマスクとして、ｐＭＯＳ領域のストレッサー膜１３を所定の厚さだけエッチング除去し、ｎＭＯＳ領域のストレッサー膜１３をｐＭＯＳ領域のストレッサー膜１３ａから分離するする工程と、（ｄ）前記エッチング除去によりｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出したストレッサー膜１３ｂを、保護膜１７ａにより被覆する工程と、（ｅ）ｐＭＯＳ領域に残存するストレッサー膜１３ａをエッチング除去する工程とを備える。【選択図】図４
2009290079.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の上面に被エッチング膜を形成する工程と、
（ｂ）前記被エッチング膜の所定の領域上にレジスト膜を選択的に形成する工程と、
（ｃ）前記レジスト膜をマスクとして、前記所定の領域以外の他の領域の前記被エッチング膜を所定の厚さだけエッチング除去し、前記所定の領域の前記被エッチング膜を前記他の領域の前記被エッチング膜から分離する工程と、
（ｄ）前記分離により前記所定の領域と前記他の領域との境界部から露出した前記ストレッサー膜を保護膜により被覆する工程と、
（ｅ）前記他の領域に残存する前記被エッチング膜をエッチング除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｄ）は、
（ｄ−１）前記半導体基板の上面の略全体に有機系材料を塗布する工程と、
（ｄ−２）エッチングにより前記有機系材料から前記保護膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、
前記レジスト膜を熱処理により変形させ、その変形した前記レジスト膜により前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、
フッ素化合物を含むデポジション性の高いエッチングガスを使用して前記半導体基板をエッチングし、そのエッチングにより堆積するフロロカーボンにより前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｄ）は、
（ｄ−１）フッ素化合物を含むデポジション性の高いエッチングガスを使用して前記半導体基板をエッチングし、そのエッチングにより堆積するフロロカーボンにより、前記半導体基板の上面の略全体にフロロカーボン膜を形成する工程と、
（ｄ−１）エッチングにより、前記フロロカーボン膜から前記保護膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または請求項５に記載の半導体装置の製造方法であって、
前記エッチングガスとして、ＣＨ2Ｆ2、Ｃ4Ｆ6、Ｃ5Ｆ8またはＣ4Ｆ8を含むガスを使用することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜請求項６の何れかに記載の半導体装置の製造方法であって、
前記被エッチング膜はストレッサー膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎＭＯＳおよびｐＭＯＳを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲートトランジスタの駆動能力向上（電流増加）を目的として、ゲートトランジスタのチャネル領域に応力を印加してキャリア移動度を向上させる種々の技術が近年各社で検討されている（例えば非特許文献１−４）。その一つに、ストレッサー膜（一般的には窒化膜）をｎＭＯＳゲートトランジスタを覆うように成膜した後に、そのストレッサー膜に熱処理（アニール）を行うことによってｎＭＯＳゲートトランジスタのチャネル領域に引張応力を印加し、キャリア移動度を向上させるＳＭＴ（Stress Memorization Technique）技術がある。
【０００３】
【非特許文献１】VLSI 2004, p.56: TSMC
【非特許文献２】IEDM 2004, p.425: Philips, STMicro, Freescale, LETI
【非特許文献３】IEDM 2005, p.511: IBM
【非特許文献４】IEDM 2006,      : Philips, STMicro, Freescale, LETI
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ｎＭＯＳゲートトランジスタのチャネル領域に引張応力を印加するためにＳＭＴ技術を適用する場合、ｐＭＯＳゲートトランジスタは引張応力が印加されると、逆に駆動能力が劣化するため、熱処理を行う前に、ｐＭＯＳゲートトランジスタ領域のストレッサー膜は、狭ピッチ（ゲート−ゲート間が狭い）間やゲートトランジスタ側壁のストレッサー膜も含めて全て除去する事が望ましい。
【０００５】
ｐＭＯＳゲートトランジスタ領域のストレッサー膜をドライエッチングで除去する場合、異方性エッチングを行った場合では、ｐＭＯＳゲート間のストレッサー膜を完全に除去しようとすると、処理時間を延ばす必要があり、ＯＰＥＮ部では過大なオーバーエッチとなり、下地膜が突き抜ける可能性が高い。よって、異方性エッチングよりも下地膜との選択比が確保しやすい等方性エッチングの方が有利である。
【０００６】
等方性エッチングを行った場合は、ｎＭＯＳ領域とｐＭＯＳ領域との境界部においてストレッサー膜が等方的にエッチングされると、設計上定められた境界部（ｎＭＯＳ領域とｐＭＯＳ領域との境界部）よりもｎＭＯＳ側に境界部が後退してしまい、境界部近傍のｎＭＯＳゲートトランジスタのチャネル領域に十分な引張応力が印加されない可能性が有るため、境界部のｎＭＯＳ側への後退を極力低減することが求められる。
【０００７】
しかしながら、我々が実際に検討した結果では、エッチング条件の調整により対レジスト膜選択比をできるだけ高くして境界部のｎＭＯＳ側への後退を極力抑制したにも関わらず、境界部は８０ｎｍ程度ｎＭＯＳ側に後退してしまっており、ｐＭＯＳ領域のストレッサー膜の除去と境界部のｎＭＯＳ側への後退の抑制とを両立する技術が必要である。
【０００８】
本発明は、上記のような問題点を解決するためになされたものであり、ｐＭＯＳ領域のストレッサー膜の除去と、ｐＭＯＳ領域とｎＭＯＳ領域との境界部のｎＭＯＳ側への後退の抑制とを両立できる半導体装置の製造方法を提供することである。またｎＭＯＳ領域のストレッサー膜の除去と、ｐＭＯＳ領域とｎＭＯＳ領域との境界部のｐＭＯＳ側への後退の抑制とを両立できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決する為に、本発明の第１の形態は、（ａ）半導体基板の上面に被エッチング膜を形成する工程と、（ｂ）前記被エッチング膜の所定の領域上にレジスト膜を選択的に形成する工程と、（ｃ）前記レジスト膜をマスクとして、前記所定の領域以外の他の領域の前記被エッチング膜を所定の厚さだけエッチング除去し、前記所定の領域の前記被エッチング膜を前記他の領域の前記被エッチング膜から分離する工程と、（ｄ）前記分離により前記所定の領域と前記他の領域との境界部から露出した前記ストレッサー膜を保護膜により被覆する工程と、（ｅ）前記他の領域に残存する前記被エッチング膜をエッチング除去する工程と、を備えるである。
【発明の効果】
【００１０】
本発明の第１の形態によれば、所定の領域（例えばｎＭＯＳ領域）と他の領域（例えばｐＭＯＳ領域）との境界部から露出する被エッチング膜（例えばストレッサー膜）を保護膜で保護するので、エッチングの際に、所定の領域と他の領域との境界部が所定の領域側に後退する事を抑制でき、且つ他の領域のストレッサー膜を確実に除去できる。
【発明を実施するための最良の形態】
【００１１】
＜発明の概要＞
まずこの発明の概要を説明する。この発明は、半導体装置の製造方法であって、例えばＳＭＴ技術において、除去したい領域のストレッサー膜（被エッチング膜）を除去する際に、除去したい領域（例えばｐＭＯＳ領域）と除去したくない領域（例えばｎＭＯＳ領域）との境界部が、除去したくない領域側に後退するのを抑制するために、下記（１）〜（４）の順に従ってストレッサー膜を除去するものである。
【００１２】
（１）除去したい領域において、ストレッサー膜を一度に除去するのではなく、第一段階として、ストレッサー膜の下層の保護膜（第１の保護膜）が露出し始めるまでストレッサー膜をエッチング除去する。この段階では、除去したい領域のゲート側壁部およびゲート−ゲート間スペース部のストレッサー膜は残っている。
【００１３】
（２）除去したい領域と除去したくない領域との境界部から上記の第一段階のエッチングによって露出したストレッサー膜を、下記（ａ）〜（ｄ）の何れかの方法で形成する保護膜（第２の保護膜）により被覆する。このとき、第一段階のエッチングで使用したレジスト膜は除去しない。
【００１４】
（ａ）レジスト膜を再塗布して、異方性ドライエッチにより、境界部の側面に、当該レジスト膜からなるサイドウォール（保護膜）を形成する。
【００１５】
（ｂ）上記の第１段階のエッチングで使用したレジスト膜を熱処理によって変形（熱垂れ）させ、その熱垂れしたレジスト膜（保護膜）により境界部の側面を被覆する。
【００１６】
（ｃ）上記の第一段階のエッチングを、デポジション性の強い異方性エッチングにより実施することで、境界部の側面に、そのエッチングによりフロロカーボン（保護膜）を堆積させ、そのフロロカーボンより境界部の側面を被覆する。
【００１７】
（ｄ）上記の第一段階のエッチングを行った後にデポジションの強いエッチングにより半導体基板全面にフロロカーボン膜を堆積させ、異方性エッチングにより、境界部の側面に、当該フロロカーボン膜からサイドウォール（保護膜）を選択的に形成する。
【００１８】
（４）境界部の側面から露出するストレッサー膜を保護する保護膜を形成した後、ｐＭＯＳ領域に残っているストレッサー膜を除去する。
【００１９】
実施の形態１．
この実施の形態に係る半導体装置の製造方法を図１〜図８に基づき説明する。この実施の形態は、上記の＜発明の概要＞の（ａ）に対応する。
【００２０】
まず図１の様に、半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域に周知の方法でゲート電極まで形成する。即ち半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域の表層にエクステンション領域２ｎ，２ｐおよびソースドレイン領域３ｎ，３ｐを形成すると共に、ｎＭＯＳ領域およびｐＭＯＳ領域上にゲート電極５ｎ，５ｐを形成する。ここでは更に、ゲート電極５ｎ，５ｐの両側面に、下層サイドウォール６ｄおよび上層サイドウォール６ｕを形成する。尚、図１中の符号７は酸化分離膜であり、符号Ｓは設計上のｎＭＯＳ領域とｐＭＯＳ領域との境界部である。
【００２１】
そして図１の様に、半導体基板１の上面の全体上に（即ちｎＭＯＳ領域およびｐＭＯＳ領域を被覆する様に）順に保護膜（例えばサリサイドプロテクション膜：第１の保護膜）１１およびストレッサー膜（被エッチング膜）１３を積層形成する。保護膜１１としては例えば酸化膜を用い、ストレッサー膜１３としては例えば窒化膜を用いる。尚、保護膜１１は、ストレッサー膜１３をエッチングする際、そのエッチングのストッパー膜としての役割を果たすと共にｐＭＯＳおよびｎＭＯＳを保護する役割を果たすものである。
【００２２】
そして図２の様に、ストレッサー膜１３上に、ストレッサー膜１３を除去したくない領域（例えばｎＭＯＳ領域：所定の領域）にのみ、周知の方法でレジスト膜１５を選択的に形成する。
【００２３】
そして図３の様に、レジスト膜１５をマスクとし且つ保護膜１１をストッパ膜として、除去したい領域（ｐＭＯＳ領域：所定の領域以外の他の領域）のストレッサー膜１３を所定の厚さだけエッチング除去する。このときのエッチング量は、除去したい領域のゲート電極５ｐ上のストレッサー膜１３の膜厚ｄ相当であり、各ゲート５ｐ間にはストレッサー膜１３ａが残存する。この状態では、ｎＭＯＳ領域のストレッサー膜１３とｐＭＯＳ領域のストレッサー膜１３ａとは境界部Ｓで分離されている。
【００２４】
そして図４の様に、半導体基板１の上面全体に有機系材料１７を塗布する。
【００２５】
そして図５の様に、有機系材料１７を、例えば酸素により、保護膜１１およびストレッサー膜１３に対して選択的にエッチング除去する。その際のエッチング時間ｔは、ｐＭＯＳ領域の有機系材料１７の除去に必要な時間をｔ１とし、ｎＭＯＳ領域とｐＭＯＳ領域との境界部からストレッサー膜１３の側面１３ｂが露出する時間をｔ２とすると、ｔ１＜ｔ＜ｔ２とする。このエッチングにより、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓに、その境界部Ｓから露出するストレッサー膜１３の側壁１３ｂを保護（被覆）する様に、有機系材料１７から保護膜（第２の保護膜）１７ａが選択的に形成される。
【００２６】
そして図６の様に、ｐＭＯＳ領域に残存するストレッサー膜１３ａをエッチング除去する。このとき、ｐＭＯＳ領域とＮＭＯＳ領域との境界部Ｓから露出するストレッサー膜側壁１３ｂは、保護膜１７ａにより被覆されているため、エッチングされない。これにより、ｎＭＯＳ領域とｐＭＯＳとの境界部ＳがｎＭＯＳ側に後退する事が抑制される。
【００２７】
そして図７の様に、周知のアッシングにより、保護膜１７ａおよびレジスト膜１５を除去する。その後、半導体基板１全体に熱処理を行うことで、ストレッサー膜１３により、ｎＭＯＳ領域のチャネル領域に引張応力ｆを印加する。そして図８の様に、熱燐酸によりストレッサー膜１３を除去する。
【００２８】
以上で説明した半導体装置の製造方法によれば、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を、有機系材料１５からなる保護膜１５ａで保護するので、エッチングの際に、ｐＭＯＳ領域とｎＭＯＳ領域との境界部ＳがｎＭＯＳ側に後退する事を抑制でき、且つｐＭＯＳ領域のストレッサー膜１３を確実に除去できる。
【００２９】
実施の形態２．
この実施の形態では、実施の形態１の変形例として、レジスト膜１５の熱垂れプロセスでｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を保護する方法を示す。尚、この実施の形態は、上記の＜発明の概要＞の（ｂ）に対応する。
【００３０】
まず図１の様に、半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域に周知の方法でゲート電極まで形成する。即ち半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域の表層にエクステンション領域２ｎ，２ｐおよびソースドレイン領域３ｎ，３ｐを形成すると共に、それらｎＭＯＳ領域およびｐＭＯＳ領域上にゲート電極５ｎ，５ｐを形成する。ここでは更に、ゲート電極５ｎ，５ｐの両側面に、下層サイドウォール６ｄおよび上層サイドウォール６ｕを形成する。尚、図１中の符号７は酸化分離膜であり、符号Ｓは設計上のｎＭＯＳ領域とｐＭＯＳ領域との境界部である。
【００３１】
そして図１の様に、半導体基板１の上面の全体上に（即ちｎＭＯＳ領域およびｐＭＯＳ領域を被覆する様に）順に保護膜（例えばサリサイドプロテクション膜：第１の保護膜）１１およびストレッサー膜（被エッチング膜）１３を積層形成する。保護膜１１としては例えば酸化膜を用い、ストレッサー膜１３としては例えば窒化膜を用いる。尚、保護膜１１は、ストレッサー膜１３をエッチングする際、そのエッチングのストッパー膜としての役割を果たすと共にｐＭＯＳおよびｎＭＯＳを保護する役割を果たすものである。
【００３２】
そして図２の様に、ストレッサー膜１３上に、ストレッサー膜１３を除去したくない領域（例えばｎＭＯＳ領域：所定の領域）にのみ、周知の方法でレジスト膜１５を形成する。
【００３３】
そして図３の様に、レジスト膜１５をマスクとし且つ保護膜１１をストッパー膜として、除去したい領域（ｐＭＯＳ領域：所定の領域以外の他の領域）のストレッサー膜１３を所定の厚さだけエッチング除去する。このときのエッチング量は、除去したい領域のゲート電極５ｐ上のストレッサー膜１３の膜厚ｄ相当であり、ゲート５ｐ間にはストレッサー膜１３ａが残存する。この状態では、ｎＭＯＳ領域のストレッサー膜１３とｐＭＯＳ領域のストレッサー膜１３ａとは境界部Ｓで分離されている。ここまでは実施の形態１と同じである。
【００３４】
そして図９の様に、半導体基板１全体に熱処理を行うことでレジスト膜１５を変形（熱垂れ）させて、その熱垂れしたレジスト膜（第２の保護膜）１５ｂにより、ｎＭＯＳ領域とｎＭＯＳ領域との境界部Ｓから露出するストレッサー膜側壁１３ｂを被覆（保護）する。
【００３５】
そして図１０の様に、ｐＭＯＳ領域に残存するストレッサー膜１３ａをエッチング除去する。このとき、ｎＭＯＳ領域とｐＭＯＳ領域の境界部Ｓから露出するストレッサー膜側壁１３ｂは、レジスト膜１５ｂにより被覆されているため、エッチンングされない。これにより、ｎＭＯＳ領域とｐＭＯＳとの境界部ＳがｎＭＯＳ側に後退する事が抑制される。
【００３６】
そして図７の様に、実施の形態１と同様に、周知のアッシングにより、レジスト膜１５，１５ｂを除去する。その後、半導体基板１全体に熱処理を行うことで、ストレッサー膜１３により、ｎＭＯＳ領域のチャネル領域に引張応力を印加する。そして図８の様に、熱燐酸によりストレッサー膜１３を除去する。
【００３７】
以上で説明した半導体装置の製造方法によれば、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を、熱垂れしたレジスト膜（第２の保護膜）１５ｂで保護するので、エッチングの際に、ｐＭＯＳ領域とｎＭＯＳ領域との境界部ＳがｎＭＯＳ側に後退する事を抑制でき、且つｐＭＯＳ領域のストレッサー膜１３を確実に除去できる。
【００３８】
実施の形態３．
この実施の形態では、実施の形態１の変形例として、デポジション性の高いエッチングプロセスでｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を保護する方法を示す。尚、この実施の形態は、上記の＜発明の概要＞の（ｃ）に対応する。
【００３９】
まず図１の様に、半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域に周知の方法でゲート電極まで形成する。即ち半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域の表層にエクステンション領域２ｎ，２ｐおよびソースドレイン領域３ｎ，３ｐを形成すると共に、それらｎＭＯＳ領域およびｐＭＯＳ領域上にゲート電極５ｎ，５ｐを形成する。ここでは更に、ゲート電極５ｎ，５ｐの両側面に、下層サイドウォール６ｄおよび上層サイドウォール６ｕを形成する。尚、図１中の符号７は酸化分離膜であり、符号Ｓは設計上のｎＭＯＳ領域とｐＭＯＳ領域との境界部である。
【００４０】
そして図１の様に、半導体基板１の上面の全体上に（即ちｎＭＯＳ領域およびｐＭＯＳ領域を被覆する様に）順に保護膜（例えばサリサイドプロテクション膜：第１の保護膜）１１およびストレッサー膜（被エッチング膜）１３を積層形成する。保護膜１１としては例えば酸化膜を用い、ストレッサー膜１３としては例えば窒化膜を用いる。尚、保護膜１１は、ストレッサー膜１３をエッチングする際、そのエッチングのストッパー膜としての役割を果たすと共にｐＭＯＳおよびｎＭＯＳを保護する役割を果たすものである。
【００４１】
そして図２の様に、ストレッサー膜１３上に、ストレッサー膜１３を除去したくない領域（例えばｎＭＯＳ領域：所定の領域）にのみ、周知の方法でレジスト膜１５を形成する。ここまでは実施の形態１と同じである。
【００４２】
そして図３の様に、レジスト膜１５をマスクとし且つ保護膜１１をストッパー膜として、除去したい領域（ｐＭＯＳ領域：所定の領域以外の他の領域）のストレッサー膜１３を所定の厚さだけエッチング除去する。このときのエッチング量は、除去したい領域のゲート電極５ｐ上のストレッサー膜１３の膜厚ｄ相当であり、ゲート５ｐ間にはストレッサー膜１３ａが残存する。この状態では、ｎＭＯＳ領域のストレッサー膜１３とｐＭＯＳ領域のストレッサー膜１３ａとは境界部Ｓで分離されている。
【００４３】
ここでは、そのエッチングの際、デポジション性（堆積性）の高いエッチングガスを使用する。その様なエッチングガスとしては、例えばＣＨ2Ｆ2、Ｃ4Ｆ6、Ｃ5Ｆ8またはＣ4Ｆ8を含むガス（例えばＣＨ2Ｆ2／Ｏ2／Ａｒ系またはＣＨ2Ｆ2／Ｏ2系など）のガスを使用する。これにより、図１１の様に、ｎＭＯＳ領域とｐＮＭＯＳ領域との境界部Ｓに、そのエッチングによりフロロカーボン膜（第２の保護膜）２１が堆積する。このフロロカーボン膜２１により、ｎＭＯＳ領域とｎＭＯＳ領域との境界部Ｓから露出するストレッサー膜側壁１３ｂが被覆（保護）される。
【００４４】
そして図１２の様に、ｐＭＯＳ領域に残存するストレッサー膜１３ａをエッチング除去する。このとき、ｎＭＯＳ領域とｐＭＯＳ領域の境界部Ｓから露出するストレッサー膜側壁１３ｂは、フロロカーボン膜２１により被覆されているため、エッチンングされない。これにより、ｎＭＯＳ領域とｐＭＯＳとの境界部ＳがｎＭＯＳ側に後退する事が抑制される。
【００４５】
そして図７の様に、実施の形態１と同様に、周知のアッシングにより、レジスト膜１５，１５ｂを除去する。その後、半導体基板１全体に熱処理を行うことで、ストレッサー膜１３により、ｎＭＯＳ領域のチャネル領域に引張応力を印加する。そして図８の様に、熱燐酸によりストレッサー膜１３を除去する。
【００４６】
以上で説明した半導体装置の製造方法によれば、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を、デポポジション性の高いエッチングにより堆積するフロロカーボン膜２１で保護するので、エッチングの際に、ｐＭＯＳ領域とｎＭＯＳ領域との境界部ＳがｎＭＯＳ側に後退する事を抑制でき、且つｐＭＯＳ領域のストレッサー膜１３を確実に除去できる。
【００４７】
また上記のデポポジション性の高いエッチングでは、例えばＣＨ2Ｆ2、Ｃ4Ｆ6、Ｃ5Ｆ8またはＣ4Ｆ8を含むガス（例えばＣＨ2Ｆ2／Ｏ2／Ａｒ系またはＣＨ2Ｆ2／Ｏ2系など）のガスを使用するので、フロロカーボン膜２１を堆積させる事が容易である。
【００４８】
実施の形態４．
この実施の形態では、実施の形態１の変形例として、デポジション性の高いエッチングプロセスでｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を保護する方法を示す。尚、この実施の形態は、＜発明の概要＞の（ｄ）に対応する。
【００４９】
まず図１の様に、半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域に周知の方法でゲート電極まで形成する。即ち半導体基板１のｎＭＯＳ領域およびｐＭＯＳ領域の表層にエクステンション領域２ｎ，２ｐおよびソースドレイン領域３ｎ，３ｐを形成すると共に、それらｎＭＯＳ領域およびｐＭＯＳ領域上にゲート電極５ｎ，５ｐを形成する。ここでは更に、ゲート電極５ｎ，５ｐの両側面に、下層サイドウォール６ｄおよび上層サイドウォール６ｕを形成する。尚、図１中の符号７は酸化分離膜であり、符号Ｓは設計上のｎＭＯＳ領域とｐＭＯＳ領域との境界部である。
【００５０】
そして図１の様に、半導体基板１の上面の全体上に（即ちｎＭＯＳ領域およびｐＭＯＳ領域を被覆する様に）順に保護膜（例えばサリサイドプロテクション膜：第１の保護膜）１１およびストレッサー膜（被エッチング膜）１３を積層形成する。保護膜１１としては例えば酸化膜を用い、ストレッサー膜１３としては例えば窒化膜を用いる。尚、保護膜１１は、ストレッサー膜１３をエッチングする際、そのエッチングのストッパー膜としての役割を果たすと共にｐＭＯＳおよびｎＭＯＳを保護する役割を果たすものである。
【００５１】
そして図２の様に、ストレッサー膜１３上に、ストレッサー膜１３を除去したくない領域（例えばｎＭＯＳ領域：所定の領域）にのみ、周知の方法でレジスト膜１５を形成する。
【００５２】
そして図３の様に、レジスト膜１５をマスクとし且つ保護膜１１をストッパー膜として、除去したい領域（ｐＭＯＳ領域：所定の領域以外の他の領域）のストレッサー膜１３を所定の厚さだけエッチング除去する。このときのエッチング量は、除去したい領域のゲート電極５ｐ上のストレッサー膜１３の膜厚ｄ相当であり、ゲート５ｐ間にはストレッサー膜１３ａが残存する。この状態では、ｎＭＯＳ領域のストレッサー膜１３とｐＭＯＳ領域のストレッサー膜１３ａとは境界部Ｓで分離されている。ここまでは実施の形態１と同じである。
【００５３】
そして図１３の様に、デポジション性の強いエッチングガスを使用して半導体基板１全体をエッチングすることで、半導体基板１の上面全体にフロロカーボン膜２３を堆積させる。尚、上記のエッチングガスとしては、例えばＣＨ2Ｆ2、Ｃ4Ｆ6、Ｃ5Ｆ8またはＣ4Ｆ8を含むガス（例えばＣＨ2Ｆ2／Ｏ2／Ａｒ系またはＣＨ2Ｆ2／Ｏ2系など）のガスを使用する。
【００５４】
そして図１４の様に、フロロカーボン膜２３を、例えば酸素により、保護膜１１およびストレッサー膜１３に対して選択的にエッチング除去する。その際のエッチング時間ｔは、ｐＭＯＳ領域のフロロカーボン膜２３の除去に必要な時間をｔ１とし、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓのストレッサー膜１３の側面１３ｂが露出する時間をｔ２とすると、ｔ１＜ｔ＜ｔ２とする。これにより、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓに、その境界部Ｓから露出するストレッサー膜１３の側壁１３ｂを保護（被覆）する様に、フロロカーボン膜２３から保護膜２３ａが選択的に形成される。
【００５５】
そして図１５の様に、ｐＭＯＳ領域に残存するストレッサー膜１３ａをエッチング除去する。このとき、ｐＭＯＳ領域とＮＭＯＳ領域との境界部Ｓから露出するストレッサー膜側壁１３ｂは、保護膜２３ａにより被覆されているため、エッチングされない。これにより、ｎＭＯＳ領域とｐＭＯＳとの境界部ＳがｎＭＯＳ側に後退する事が抑制される。
【００５６】
そして図７の様に、実施の形態１と同様に、周知のアッシングにより、保護膜２３ａおよびレジスト膜１５を除去する。その後、半導体基板１全体に熱処理を行うことで、ストレッサー膜１３により、ｎＭＯＳ領域のチャネル領域に引張応力を印加する。そして図８の様に、熱燐酸によりストレッサー膜１３を除去する。
【００５７】
以上で説明した半導体装置の製造方法によれば、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓから露出するストレッサー膜１３を、デポポジション性の高いエッチングにより堆積するフロロカーボン膜２３から形成される保護膜２３ａで保護するので、エッチングの際に、ｐＭＯＳ領域とｎＭＯＳ領域との境界部ＳがｎＭＯＳ側に後退する事を抑制でき、且つｐＭＯＳ領域のストレッサー膜１３を確実に除去できる。
【００５８】
また上記のデポポジション性の高いエッチングでは、例えばＣＨ2Ｆ2、Ｃ4Ｆ6、Ｃ5Ｆ8またはＣ4Ｆ8を含むガス（例えばＣＨ2Ｆ2／Ｏ2／Ａｒ系またはＣＨ2Ｆ2／Ｏ2系など）のガスを使用するので、フロロカーボン膜２３を堆積させる事が容易である。
【００５９】
尚、実施の形態１〜４では、被エッチング膜がストレッサー膜１３である場合で説明したが、そのように限定するのもではない。
【産業上の利用可能性】
【００６０】
本発明は、ＳＭＴおよびＤＳＬ（Dual Stress Liner）技術を適用する製品全般に利用可能である。ＤＳＬ技術も、ＳＭＴ技術と同様に、ストレッサー膜（窒化膜）の応力によってゲートトランジスタのチャネル領域に応力を印加してキャリア移動度を向上させるので、ｎＭＯＳ領域とｐＭＯＳ領域との境界部Ｓの後退が問題となる。
【図面の簡単な説明】
【００６１】
【図１】実施の形態１に係る半導体装置の製造方法における保護膜１１およびストレッサー膜１３の形成工程を説明する図である。
【図２】実施の形態１に係る半導体装置の製造方法におけるレジスト膜１５の形成工程を説明する図である。
【図３】実施の形態１に係る半導体装置の製造方法におけるストレッサー膜１３の第１段階のエッチング除去工程を説明する図である。
【図４】実施の形態１に係る半導体装置の製造方法における有機系材料１７の形成工程を説明する図である。
【図５】実施の形態１に係る半導体装置の製造方法における保護膜１７ａの形成工程を説明する図である。
【図６】実施の形態１に係る半導体装置の製造方法におけるストレッサー膜１７の第２段階のエッチング除去工程を説明する図である。
【図７】実施の形態１に係る半導体装置の製造方法におけるレジスト膜１５および保護膜１７ａの除去工程、および半導体基板１の加熱工程を説明する図である。
【図８】実施の形態１に係る半導体装置の製造方法におけるストレッサー膜１３の除去工程を説明する図である。
【図９】実施の形態２に係る半導体装置の製造方法における保護膜１５ｂの形成工程を説明する図である。
【図１０】実施の形態２に係る半導体装置の製造方法におけるストレッサー膜１７の第２段階のエッチング除去工程を説明する図である。
【図１１】実施の形態３に係る半導体装置の製造方法における保護膜２１の形成工程を説明する図である。
【図１２】実施の形態３に係る半導体装置の製造方法におけるストレッサー膜１７の第２段階のエッチング除去工程を説明する図である。
【図１３】実施の形態４に係る半導体装置の製造方法におけるフロロカーボン膜２１の形成工程を説明する図である。
【図１４】実施の形態３に係る半導体装置の製造方法における保護膜２１ａの形成工程を説明する図である。
【図１５】実施の形態４に係る半導体装置の製造方法におけるストレッサー膜１７の第２段階のエッチング除去工程を説明する図である。
【符号の説明】
【００６２】
１  半導体基板、３ｎ，３ｐ  ソースドレイン領域、５ｎ，５ｐ  ゲート電極、６ｄ  下層サイドウォール、６ｕ  上層サイドウォール、７  酸化分離膜、１１  保護膜、１３，１３ａ  ストレッサー膜、１３ｂ  ストレッサー膜側壁、１５  レジスト膜、１５ｂ  熱垂れしたレジスト膜、１７  有機系材料、１９  保護膜、２１，２３  フロロカーボン膜、ｆ  引張応力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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