(57)【要約】【課題】データ伝送や処理の速度（動作周波数）差を補償するバッファメモリ装置において、消費電力を削減する。【解決手段】スキャナ２と画像処理回路４との間に３列のラインメモリＭ１〜Ｍ３を介在し、そのラインメモリＭ１〜Ｍ３の書込み速度と読出し速度とを異ならせることで、動作周波数の差を補償するバッファメモリ装置１において、前後のラインで対応する（同じ）アドレス（画素）のデータ同士で変化を検出する比較器１３を設け、変化している場合にのみ、１段目のラインメモリへの書込みを許容し、或いは後段側へのシフト動作（次段のラインメモリの書込み動作）を許容する（ライトアクセスを行う）。したがって、データの変化が無い場合は、メモリセルへの書込み動作やシフト動作が行われないので、メモリセルによる消費電力を削減することができる。【選択図】図１
2009290274.tif 000002
【特許請求の範囲】
【請求項１】
データの伝送路や回路間に複数列のラインメモリを介在し、そのラインメモリの書込み速度と読出し速度とを異ならせることで、データ伝送や処理の速度差を補償するバッファメモリ装置において、
前記入力データおよび各列のラインメモリに格納されているデータ間で、相互に等しいアドレスのデータ同士を比較し、相違している場合に、そのデータの書込みを行わせる変化判定信号を、対応する列のラインメモリの対応するアドレスのメモリセルに与える比較器を備えることを特徴とするバッファメモリ装置。
【請求項２】
前記比較器の後段に、前記変化判定信号と、書込みを許容するイネーブル信号との論理積を求めるゲートを備えることを特徴とする請求項１記載のバッファメモリ装置。
【請求項３】
前記請求項１または２記載のバッファメモリ装置を用いることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模な画像処理を行うＡＳＩＣやＬＳＩ、およびそれらのチップを複数搭載したシステムに用いられ、データの伝送路や回路間に複数列のラインメモリを介在して、そのラインメモリの書込み速度と読出し速度とを異ならせることで、データ伝送や処理の速度差を補償するようにしたバッファメモリ装置およびそれを用いる画像形成装置に関する。
【背景技術】
【０００２】
前記画像形成装置では、前記ＡＳＩＣやＬＳＩなどにおいて、データ伝送速度（動作周波数）の異なる画像処理ブロック間で画像データを転送するにあたって、前記のようにそれらの間に複数列のラインメモリを介在して、書込み速度と読出し速度との差で、前記データ伝送や処理の速度（動作周波数）差を補償している。そのような従来技術は、たとえば特許文献１や特許文献２で示される。
【特許文献１】特許第２５１００１９号公報
【特許文献２】特開平６−２７６４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述の従来技術では、画像の高精細化（データ量の増大）に伴って、ラインメモリへのアクセス（書込み）回数が増大し、消費電力の増大が問題となってきている。
【０００４】
本発明の目的は、消費電力を削減することができるバッファメモリ装置およびそれを用いる画像形成装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明のバッファメモリ装置は、データの伝送路や回路間に複数列のラインメモリを介在し、そのラインメモリの書込み速度と読出し速度とを異ならせることで、データ伝送や処理の速度差を補償するバッファメモリ装置において、前記入力データおよび各列のラインメモリに格納されているデータ間で、相互に等しいアドレスのデータ同士を比較し、相違している場合に、そのデータの書込みを行わせる変化判定信号を、対応する列のラインメモリの対応するアドレスのメモリセルに与える比較器を備えることを特徴とする。
【０００６】
上記の構成によれば、データの伝送路や回路間に複数列のラインメモリを介在し、そのラインメモリの書込み速度と読出し速度とを異ならせることで、データ伝送や処理の速度（動作周波数）差を補償するバッファメモリ装置において、前後のラインで対応する（同じ）アドレス（画素）のデータ同士で変化を検出する比較器を設け、変化している場合にのみ、１段目のラインメモリへの書込みを許容し、或いは後段側へのシフト動作（次段のラインメモリの書込み動作）を許容するように、対応する列のラインメモリの対応するアドレスのメモリセルに与える変化判定信号をアクティブとする（ライトアクセスを行う）。これに対して、前後のラインで対応する（同じ）アドレス（画素）のデータ同士で変化の無い場合には、１段目のラインメモリへの書込みを禁止し、或いは後段側へのシフト動作を禁止するように、前記変化判定信号は非アクティブとする（ライトアクセスを省略する）。
【０００７】
したがって、データの変化が無い場合は、メモリセルへの書込み動作やシフト動作が行われないので、メモリセルによる消費電力を削減することができる。
【０００８】
また、本発明のバッファメモリ装置は、前記比較器の後段に、前記変化判定信号と、書込みを許容するイネーブル信号との論理積を求めるゲートを備えることを特徴とする。
【０００９】
上記の構成によれば、前後のライン間のデータの違いを反映させるか否かを選択することができる。すなわち、反映させない場合はラインメモリの内容をロックすることができる。
【００１０】
さらにまた、本発明の画像形成装置は、前記のバッファメモリ装置を、スキャナと画像処理回路との間や、画像処理回路同士の間に用いることを特徴とする。
【００１１】
上記の構成によれば、消費電力を削減することができる画像形成装置を実現することができる。
【発明の効果】
【００１２】
本発明のバッファメモリ装置およびそれを用いる画像形成装置は、以上のように、データの伝送路や回路間に複数列のラインメモリを介在し、そのラインメモリの書込み速度と読出し速度とを異ならせることで、データ伝送や処理の速度（動作周波数）差を補償するバッファメモリ装置において、前後のラインで対応する（同じ）アドレス（画素）のデータ同士で変化を検出する比較器を設け、変化している場合にのみ、１段目のラインメモリへの書込みを許容し、或いは後段側へのシフト動作（次段のラインメモリの書込み動作）を許容するように、対応する列のラインメモリの対応するアドレスのメモリセルに与える変化判定信号をアクティブとする（ライトアクセスを行う）。
【００１３】
それゆえ、データの変化が無い場合は、メモリセルへの書込み動作やシフト動作が行われないので、メモリセルによる消費電力を削減することができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施の一形態に係るバッファメモリ装置１の電気的構成を示すブロック図である。このバッファメモリ装置１は、スキャナ２からの信号を処理する画像処理ＡＳＩＣ３内に設けられ、前記スキャナ２と、画像処理回路４との間に介在され、両者のデータ伝送や処理の速度（動作周波数）の差を補償するものである。このバッファメモリ装置１は、大略的に、書込み側の入力ポートＡと読出し側の出力ポートＢとで、共にリードとライトとのポートを有する、いわゆる１ＲＷ＋１ＲＷのデュアルポートＲＡＭから成るバッファメモリ１１と、そのアドレスデコーダ１２と、後述する比較器１３およびゲート１４とを備えて構成される。
【００１５】
前記バッファメモリ１１は、たとえば図２で示すような、副走査に３つのラインメモリＭ１〜Ｍ３を備え、各ラインメモリＭ１〜Ｍ３は、主走査にアドレス０〜１５の１６個のメモリセル（画素）を備えて構成される。そして、入力ポートＡ側では、ゲート１４からイネーブル端子ＡＷＥに与えられる書込みイネーブル信号が、「１」のイネーブル状態で書込みが可能となり、「０」のディセーブル状態で書込みが禁止となる。前記書込み可能状態では、アドレスデコーダ１２からアドレス端子ＡＡＤＲに与えられるアドレス信号で指定された番地のメモリセルに、クロック端子ＡＷＣＬＫに与えられるクロック信号の立ち上がりタイミングで、前記スキャナ２からデータ入力端子ＡＤＩＮに与えられたデータが書込まれる。各ラインメモリＭ１〜Ｍ３のメモリセルの内容は、データ出力端子ＡＤＯＵＴから、比較器１３へ、順次読出し可能である。なお、このデータ出力端子ＡＤＯＵＴは、Ａポート側のメモリ出力で、ＲｅａｄＦｉｒｓｔモードであるので、前記書込みイネーブル信号が「１」の状態でも、クロック信号で書込まれる前の状態のＡＤＤＲ番地のデータが、前記クロック信号とは非同期で出力する。
【００１６】
一方、出力ポートＢ側では、画像処理回路４からイネーブル端子ＢＲＥに与えられる読出しイネーブル信号が、「１」のイネーブル状態で読出しが可能となり、「０」のディセーブル状態で読出しが禁止となる。前記読出し可能状態では、前記画像処理回路４からアドレス端子ＢＡＤＲに与えられるアドレス信号で指定された番地のメモリセルに、前記画像処理回路４からクロック端子ＢＲＣＬＫに与えられるクロック信号の立ち上がりタイミングで、前記画像処理回路４へデータ出力端子ＢＤＯＵＴからデータが読出される。
【００１７】
また、アドレスデコーダ１２は、スキャナ２からのアドレス信号をデコードして前記バッファメモリ１１のアドレス端子ＡＡＤＲに与える。
【００１８】
さらにまた、比較器１３は、前記スキャナ２からバッファメモリ１１のデータ入力端子ＡＤＩＮに与えられるデータと、前記データ出力端子ＡＤＯＵＴから得られる１ライン目のラインメモリＭ１の対応する（同じ）アドレス同士のデータを比較し、一致していれば「０」、不一致であれば「１」の変化判定信号を作成する。この変化判定信号は、バッファメモリ１１の各メモリセルに書込みを行うか否かを表し、ゲート１４において、図示しない制御回路などから与えられる書込みを許容するイネーブル信号ＡＷＥとの論理積が求められて前記バッファメモリ１１の前記イネーブル端子ＡＷＥに与えられる。このゲート１４を用いることで、前後のライン間のデータの違いを反映させるか否かを選択することができる。すなわち、反映させない場合はラインメモリＭ１〜Ｍ３の内容をロックすることができる。
【００１９】
また、比較器１３は、前記データ出力端子ＡＤＯＵＴから得られる１ライン目のラインメモリＭ１のデータと、２ライン目のラインメモリＭ２の対応する（同じ）アドレス同士のデータを比較し、一致していれば「０」、不一致であれば「１」の変化判定信号を作成し、書込み（シフト動作）を行わせる。同様に、２ライン目のデータと３ライン目のデータとの比較も行う。
【００２０】
図３および図４は、上述のように構成されるバッファメモリ装置１の動作を説明するためのタイミングチャートである。図３は１ライン目のラインメモリＭ１への書込み動作を示すものであり、図４は２ライン目のラインメモリＭ２から３ライン目のラインメモリＭ３への書込み動作を示すものである、各ラインメモリＭ１〜Ｍ３の記憶内容は、前述の図２で示すようになっているものとする。すなわち、ラインメモリＭ１の１６ビットのデータは、「０１１１０００１０１１０００１１」、ラインメモリＭ２のデータは、「０１０１００１１００１１００１１」、ラインメモリＭ３のデータは、「０１０１００００１０１１００１１」である。
【００２１】
そこに、図３で示すように、データ入力端子ＡＤＩＮに、「０１０１００１１００１１００１１」のデータが与えられると、前記比較器１３からの変化判定信号は、「００１０００１００１０１００００」となり、３ビットだけの書込みとなる。同様に、図４で示す２ライン目と３ライン目とでは、前記変化判定信号は、「００００００１１１０００００００」となり、こちらも３ビットだけの書込みとなる。
【００２２】
以上のように、本実施の形態のバッファメモリ装置１では、スキャナ２と画像処理回路４との間に３列のラインメモリＭ１〜Ｍ３を介在し、そのラインメモリＭ１〜Ｍ３の書込み速度と読出し速度とを異ならせることで、動作周波数の差を補償するバッファメモリ装置において、前後のラインで対応する（同じ）アドレス（画素）のデータ同士で変化を検出する比較器１３を設け、変化している場合にのみ、１段目のラインメモリへの書込みを許容し、或いは後段側へのシフト動作（次段のラインメモリの書込み動作）を許容するように、対応する列のラインメモリの対応するアドレスのメモリセルに与える変化判定信号をアクティブとし（ライトアクセスを行う）、これに対して前後のラインで変化の無い場合には、１段目のラインメモリへの書込みを禁止し、或いは後段側へのシフト動作を禁止するように、前記変化判定信号は非アクティブとする（ライトアクセスを省略する）。このように構成することで、データの変化が無い場合は、メモリセルへの書込み動作やシフト動作が行われないので、メモリセルによる消費電力を削減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の一形態に係るバッファメモリ装置の電気的構成を示すブロック図である。
【図２】バッファメモリの構成およびそのストア内容の一例を示す図である。
【図３】前記バッファメモリ装置の動作を説明するためのタイミングチャートである。
【図４】前記バッファメモリ装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００２４】
１    バッファメモリ装置
２    スキャナ
３    画像処理ＡＳＩＣ
４    画像処理回路
１１    バッファメモリ
１２    アドレスデコーダ
１３    比較器
１４    ゲート
Ｍ１〜Ｍ３    ラインメモリ
【図１】
2009290274.tif 000003
【図２】
2009290274.tif 000004
【図３】
2009290274.tif 000005
【図４】
2009290274.tif 000006