(57)【要約】【課題】アンテナ素子とキャパシタ素子を配置する面積を広く設定することができ、アンテナ素子とキャパシタ素子との間に静電容量を形成し難くすることができる半導体装置を提供する。【解決手段】半導体素子８が形成された半導体基板２を有する半導体装置１にかかわる。電磁波を受信または送信するアンテナ素子４と、アンテナ素子４と接続された第１キャパシタ素子２８及び第２キャパシタ素子３１とを備える。アンテナ素子４は半導体基板２の非能動面２ｂ側に形成され、第１キャパシタ素子２８及び第２キャパシタ素子３１は半導体基板２の能動面２ａ側に形成されている。【選択図】図２
2009290173.tif 000002
【特許請求の範囲】
【請求項１】
能動素子が形成された半導体基板を有する半導体装置であって、
電磁波を受信または送信するアンテナ素子と、
前記アンテナ素子と接続されたキャパシタ素子とを備え、
前記アンテナ素子は前記半導体基板の１面側に形成され、前記キャパシタ素子は前記半
導体基板の他面側に形成されたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記キャパシタ素子は複数形成され、
前記キャパシタ素子の少なくとも１つは前記アンテナ素子と並列接続して配置され、
前記キャパシタ素子の少なくとも１つは前記アンテナ素子と前記能動素子との間に直列
接続して配置されることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記キャパシタ素子は前記能動素子が形成された能動面側に形成されていることを特徴
とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記半導体装置は回路基板に実装して用いられ、
前記能動面側には前記回路基板と接続する端子が配置されていることを特徴とする半導
体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記アンテナ素子と前記半導体基板との間に容量形成防止膜が配置されていることを特
徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記アンテナ素子はループアンテナであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置にかかわり、特にアンテナ素子及びキャパシタ素子の配置に関す
るものである。
【背景技術】
【０００２】
近年、各種携帯型電子機器の携帯性向上と機能向上を実現するために、電子機器に搭載
する半導体装置にチップサイズパッケージ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が採
用されている。そして、電磁波を用いて電子機器間で信号の送受信を行う機能を備えた電
子機器に用いられる半導体装置が特許文献１に開示されている。それによると、半導体装
置は誘導素子（以下アンテナ素子と称す）と容量素子（以下キャパシタ素子と称す）とを
備え、適切なインピーダンスとなるようにアンテナ素子及びキャパシタ素子が選定されて
いた。そして、アンテナ素子とキャパシタ素子とを重ねて配置することにより、誘導素子
が使用できる面積と容量素子が使用できる面積を大きくしていた。
【０００３】
【特許文献１】特開２００６−２８６８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アンテナ素子とキャパシタ素子とを重ねて配置するとき、アンテナ素子とキャパシタ素
子との間に絶縁膜を配置することにより、アンテナ素子とキャパシタ素子とを分離してい
た。従って、アンテナ素子とキャパシタ素子とは絶縁膜を介して静電容量が形成される可
能性があった。この静電容量は設計した回路におけるアンテナ素子及びキャパシタ素子以
外の素子であり、この静電容量によりインピーダンスが適切な設定と異なってしまう可能
性があった。そこで、アンテナ素子とキャパシタ素子を配置する面積を広く設定すること
ができる構造であり、さらに、アンテナ素子とキャパシタ素子との間に静電容量が形成さ
れ難くすることができる構造が望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の
形態又は適用例として実現することが可能である。
【０００６】
［適用例１］
本適用例にかかる半導体装置は、能動素子が形成された半導体基板を有する半導体装置
であって、電磁波を受信または送信するアンテナ素子と、前記アンテナ素子と接続された
キャパシタ素子とを備え、前記アンテナ素子は前記半導体基板の１面側に形成され、前記
キャパシタ素子は前記半導体基板の他面側に形成されたことを特徴とする。
【０００７】
この半導体装置によれば、アンテナ素子とキャパシタ素子とを含む回路が形成され、能
動素子がこの回路を駆動するので、特定の周波数の電磁波を受信または送信することが可
能になる。そして、アンテナ素子とキャパシタ素子とは半導体基板の異なる面に配置して
いる為、アンテナ素子とキャパシタ素子とを同じ面に並べて形成する場合に比べて、アン
テナ素子及びキャパシタ素子を配置する面積を広く設定することができる。又、アンテナ
素子とキャパシタ素子との間には半導体基板が配置されている。従って、アンテナ素子と
キャパシタ素子とを半導体基板の同じ面側に重ねて形成する場合に比べて、アンテナ素子
とキャパシタ素子との間に静電容量が形成され難くすることができる。
【０００８】
［適用例２］
上記適用例にかかる半導体装置において、前記キャパシタ素子は複数形成され、前記キ
ャパシタ素子の少なくとも１つは前記アンテナ素子と並列接続して配置され、前記キャパ
シタ素子の少なくとも１つは前記アンテナ素子と前記能動素子との間に直列接続して配置
されることを特徴とする。
【０００９】
この半導体装置によれば、アンテナ素子とキャパシタ素子により所定の周波数に対して
共振する回路を構成することができる。そして、この半導体装置を受信装置もしくは送信
装置として配置するとき、各装置における回路のインピーダンスを選定して配置すること
により、２つの装置間における最適インピーダンスを設定することができる。従って、伝
送電力損失を小さくできる為、効率良く信号を送受信することができる。
【００１０】
［適用例３］
上記適用例にかかる半導体装置において、前記キャパシタ素子は前記能動素子が形成さ
れた能動面側に形成されていることを特徴とする。
【００１１】
この半導体装置によれば、能動面側にキャパシタ素子が形成されている。キャパシタ素
子のうち少なくとも１つは能動素子と接続されるので、キャパシタ素子と能動素子との間
の配線を短くすることができる。従って、この配線が半導体基板に占める面積を少なくす
ることができる為、半導体基板上の面積を効率良く用いて設計することができる。
【００１２】
［適用例４］
上記適用例にかかる半導体装置において、前記半導体装置は回路基板に実装して用いら
れ、前記能動面側には前記回路基板と接続する端子が配置されていることを特徴とする。
【００１３】
この半導体装置によれば、能動面側に端子が配置され、この端子が回路基板と接続して
実装される。このとき、能動面側にキャパシタ素子が形成され、能動面側に対する他面側
にアンテナ素子が配置される。従って、アンテナ素子は回路基板と反対側の面に形成され
るので、この半導体装置を２つ用いるとき、一方の半導体装置のアンテナ素子と他方の半
導体装置のアンテナ素子とを接近させて配置することができる。
【００１４】
［適用例５］
上記適用例にかかる半導体装置において、前記アンテナ素子と前記半導体基板との間に
容量形成防止膜が配置されていることを特徴とする。
【００１５】
この半導体装置によれば、容量形成防止膜によりアンテナ素子と半導体基板との間を離
すことができる為、静電容量が形成され難くすることができる。従って、設計通りに動作
する電気回路にすることができる。
【００１６】
［適用例６］
上記適用例にかかる半導体装置において、前記アンテナ素子はループアンテナであるこ
とを特徴とする。
【００１７】
この半導体装置によれば、アンテナ素子はループアンテナであることから、キャパシタ
素子と組み合わせることにより信号を効率良く伝達可能な回路を形成することができる。
アンテナ素子がスパイラルコイルの場合にはアンテナ素子の他に誘導素子が必要となり、
半導体基板上にスパイラルコイルとキャパシタ素子に加えて誘導素子を形成する必要があ
る。従って、スパイラルコイルの占める面積が小さくなる。その結果、所定の面積の半導
体基板に形成する場合にはループアンテナを形成する方が、スパイラルコイルを形成する
場合に比べて信号を効率良く伝達可能な回路を形成することができる。
【発明を実施するための最良の形態】
【００１８】
本実施形態では、本発明の特徴的な半導体装置と、この半導体装置を製造する例につい
て図１〜図６に従って説明する。尚、以下の説明に用いた各図においては、各層や各部材
を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある
。
【００１９】
（半導体装置）
以下、実施形態について図面に従って説明する。図１は半導体装置を示す概略斜視図で
ある。図１（ａ）は、アンテナ素子側から見た図であり、図１（ｂ）は基板に実装するパ
ンプ側から見た図である。図１に示すように、半導体装置１は１方向に長い板状に形成さ
れている。この長手方向をＸ方向とし、Ｘ方向と直行する方向をＹ方向とする。そして、
半導体装置１の厚さ方向をＺ方向とする。半導体装置１はシリコン等からなる半導体基板
２を備えている。半導体基板２の大きさは、形成する素子の大きさにより設計すれば良く
、本実施形態では、例えば、Ｘ方向の長さが６ｍｍ、Ｙ方向の長さが４ｍｍに設定されて
いる。半導体基板２のＺ方向側の上には容量形成防止膜３が配置され、容量形成防止膜３
の上には略四角形の一部が欠如した形状のアンテナ素子４が形成されている。そして、ア
ンテナ素子４に電磁波が到達するとき、アンテナ素子４はループアンテナとして機能する
ようになっている。容量形成防止膜３はアンテナ素子４と半導体基板２との間に配置され
ることにより、アンテナ素子４と半導体基板２との間を電気的に絶縁するとともに、アン
テナ素子４と半導体基板２との間隔を所定の間隔にしている。そして、アンテナ素子４と
半導体基板２とが静電容量として機能し難くすることにより、設計外のキャパシタが形成
されることを防止している。
【００２０】
半導体基板２のＺ方向と反対側の上には応力緩和層５が配置され、応力緩和層５の上の
四隅には略半球状の端子としてのバンプ６ａ，６ｂ，６ｃ，６ｄが配置されている。バン
プ６ａ，６ｂ，６ｃ，６ｄはそれぞれ同じバンプ６となっている。容量形成防止膜３及び
応力緩和層５の形成材料としては、絶縁性があり、所定の形状に形成し易い材料が好まし
い。この形成材料には、例えば、ポリイミド樹脂、シリコン変性ポリイミド樹脂、エポキ
シ樹脂、シリコン変性エポキシ樹脂、フェノール系樹脂、アクリル樹脂、ベンゾシクロブ
テン（ＢＣＢ；ＢｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ
；ＰｏｌｙＢｅｎｚＯｘａｚｏｌｅ）等の絶縁性樹脂材料を用いることができる。これら
の絶縁性樹脂材料のいずれかを単体、あるいは混合物にして用いることができる。本実施
形態においては、例えば、ポリイミド樹脂を採用している。容量形成防止膜３及び応力緩
和層５の厚みは数μｍ〜２０μｍ程度の範囲で設定することができる。
【００２１】
そして、応力緩和層５の上側においてバンプ６が配置された場所以外の場所にはソルダ
ーレジスト膜７が形成されている。半導体装置１を回路基板に実装して用いるとき、半導
体装置１はバンプ６を介して電流を回路基板に流動可能になっている。半導体基板２にお
いてバンプ６が配置されている面には、例えば、トランジスタやダイオード等の能動素子
（図示省略）が形成され、この面を能動面２ａと称す。そして、能動面２ａと反対側の面
は能動素子が形成されていない面であり、この面を非能動面２ｂと称す。
【００２２】
図２（ａ）及び図２（ｂ）は半導体装置の構成を示す模式平面図である。図２（ａ）は
アンテナ素子側から見た図であり、図２（ｂ）は回路基板に実装するパンプ側から見た図
である。図２（ｃ）は図２（ｂ）のＡ−Ａ’における模式断面図であり、図２（ｂ）及び
図２（ｃ）はソルダーレジスト膜７が配置されていない状態を示している。図２に示すよ
うに、半導体基板２の能動面２ａには能動素子としての半導体素子８が形成されている。
半導体素子８はアナログフロントエンド及び信号処理回路等の回路により構成されている
。アナログフロントエンドはコンデンサ、抵抗、トランジスタ等により構成され、アナロ
グフロントエンドには周波数フィルタ回路、整合回路等の回路が配置されている。そして
、信号処理回路はアナログフロントエンドが出力する信号を処理する回路となっている。
【００２３】
能動面２ａには酸化シリコンや窒化シリコン等からなるパッシベーション膜９が形成さ
れている。パッシベーション膜９により半導体基板２が保護されることにより、電流リー
クの発生や酸素及び水分等による半導体基板２の浸食等が防止される。そして、半導体素
子８のＸ方向にはパッシベーション膜９上に配線１０及び配線１１が形成され、配線１０
及び配線１１は半導体素子８と接続されている。半導体素子８のＸ方向と逆の側であって
、Ｙ方向にはパッシベーション膜９上に配線１２が形成され、配線１２は半導体素子８と
接続されている。同じく、半導体素子８のＸ方向と逆の側であって、Ｙ方向と逆の方向に
はパッシベーション膜９上に配線１３を介して第２下電極１４が形成されている。さらに
、第２下電極１４のＸ方向と逆の側であって、Ｙ方向の逆側には配線１５が形成され、Ｙ
方向側には配線１６が形成されている。従って、配線１３、第２下電極１４、配線１５、
配線１６は電気的に接続されている。
【００２４】
半導体素子８のＸ方向と逆の側であって、配線１２と配線１３との間にはパッシベーシ
ョン膜９上に配線１７を介して第１下電極１８が形成されている。さらに、第１下電極１
８のＸ方向と逆の側には配線１９が形成され、配線１９は配線１２、配線１６、第１下電
極１８と電気的に分離されている。
【００２５】
能動面２ａと能動面２ａに形成された配線１０，１１，１２，１３，１５，１６，１７
，１９、第２下電極１４、第１下電極１８のＺ方向と逆の側には応力緩和層５が配置され
ている。能動面２ａのＸ方向の両端と配線１０，１１，１２，１５，１９の一部が露出す
るように応力緩和層５が配置されている。応力緩和層５のＸ方向の端には斜面５ａが形成
され、Ｘ方向と逆の方向の端には斜面５ｂが形成されている。
【００２６】
配線１０から斜面５ａを経て応力緩和層５の下面５ｃまで配線２０が配置されている。
そして、下面５ｃにおいて配線２０にはバンプ６ａが配置されている。同様に、配線１１
から斜面５ａを経て応力緩和層５の下面５ｃまで配線２３が配置されている。そして、下
面５ｃにおいて配線２３にはバンプ６ｂが配置されている。さらに、配線１２及び配線１
５から斜面５ｂを経て応力緩和層５の下面５ｃまでそれぞれ配線２４及び配線２５が配置
されている。そして、下面５ｃにおいて配線２４にはバンプ６ｄが配置され、配線２５に
はバンプ６ｃが配置されている。
【００２７】
配線１９から斜面５ｂを経て応力緩和層５の下面５ｃまで配線２６が配置されている。
そして、下面５ｃには第１下電極１８と対向する場所に第１上電極２７が形成され、第１
上電極２７と配線２６とが電気的に接続されている。応力緩和層５を挟んで第１下電極１
８と第１上電極２７とを配置されることによりキャパシタ素子としての第１キャパシタ素
子２８が形成されている。
【００２８】
下面５ｃには第２下電極１４と対向する場所に第２上電極２９が形成され、第２上電極
２９と第１上電極２７とが配線３０により電気的に接続されている。応力緩和層５を挟ん
で第２下電極１４と第２上電極２９とを配置されることによりキャパシタ素子としての第
２キャパシタ素子３１が形成されている。
【００２９】
半導体基板２及び容量形成防止膜３において配線１６と対向する場所には貫通電極３２
が形成され、貫通電極３２は配線１６とアンテナ素子４の一端とに接続されている。同様
に、半導体基板２及び容量形成防止膜３において配線１９と対向する場所には貫通電極３
３が形成され、貫通電極３３は配線１９とアンテナ素子４の一端とに接続されている。
【００３０】
配線１０，１１，１２，１３，１５，１６，１７，１９，２０，２３，２４，２５，２
６、第１下電極１８、第１上電極２７、第２下電極１４、第２上電極２９、貫通電極３２
，３３の形成材料には導電性材料を単体または複合材料の形態にて用いることができる。
この形成材料としては、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タング
ステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ
）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウ
ム（Ｐｄ）等を用いることができる。また、配線１０，１１，１２，１３，１５，１６，
１７，１９，２０，２３，２４，２５，２６、第１下電極１８、第１上電極２７、第２下
電極１４、第２上電極２９は、これらの導電性材料からなる単層構造もしくは複層構造に
してもよい。本実施形態においては、例えば、配線１０，１１，１２，１３，１５，１６
，１７，１９の形成材料にはアルミニウム（Ａｌ）を採用している。そして、配線２０，
２３，２４，２５，２６、第１下電極１８、第１上電極２７、第２下電極１４、第２上電
極２９、貫通電極３２，３３の形成材料には窒化チタンまたはチタンタングステンと、銅
（Ｃｕ）とを採用している。
【００３１】
図３（ａ）は半導体装置の回路図である。図３（ａ）に示すように、半導体装置１は回
路基板としての駆動装置３４と接続して用いられる。駆動装置３４は半導体素子８と４つ
の経路により接続されている。経路の１つは駆動装置３４からバンプ６ａ、配線２０、配
線１０を介して半導体素子８と接続される経路である。他にも、駆動装置３４からバンプ
６ｂ、配線２３、配線１１を介して半導体素子８と接続される経路や、駆動装置３４から
バンプ６ｄ、配線２４、配線１２を介して半導体素子８と接続される経路が形成されてい
る。さらに、駆動装置３４からバンプ６ｃ、配線２５、配線１５，１３を介して半導体素
子８と接続される経路が形成されている。４つの経路のうち配線１０を通る経路は電源を
供給する経路とされ、配線１１及び配線１２を通る経路は信号を入出力する経路として用
いられる。配線１５を通る経路はアース線として用いられる経路である。
【００３２】
半導体素子８は配線１７を介して第１キャパシタ素子２８と接続されている。第１キャ
パシタ素子２８は第１下電極１８及び第１上電極２７等により構成されている。第１キャ
パシタ素子２８は配線２６、配線１９、貫通電極３３を介してアンテナ素子４と直列接続
されている。さらに、第１キャパシタ素子２８は配線３０を介して第２キャパシタ素子３
１と接続されている。第２キャパシタ素子３１は貫通電極３２及び配線１６を介してアン
テナ素子４と接続されている。従って、第２キャパシタ素子３１はアンテナ素子４と並列
接続されている。さらに、第２キャパシタ素子３１は配線１３及び配線１５のアース線と
接続されている。
【００３３】
半導体装置１は送信機もしくは受信機として用いられる。例えば、半導体装置１を送信
機３５として用いるとき、受信機３６には半導体装置１と同様の半導体装置３７と半導体
装置３７を駆動する回路基板としての駆動装置３８等が配置される。半導体装置３７はア
ンテナ素子３９、キャパシタ素子としての第１キャパシタ素子４０及び第２キャパシタ素
子４１、半導体素子４２を備え、これらの素子の回路構成は半導体装置１と同じになって
いる。そして、アンテナ素子４が送信した電磁波をアンテナ素子３９が受信可能になって
いる。逆に、アンテナ素子３９が送信した電磁波をアンテナ素子４が受信可能になってい
る。
【００３４】
図３（ｂ）は伝送電力損失の周波数特性を示すグラフである。図３（ｂ）において、横
軸は送受信する信号の周波数４５を示し、左側から右側に向かって周波数４５が高くなっ
ている。縦軸は伝送電力損失４６を示し、下側から上側に向かって伝送電力損失４６が小
さくなっている。伝送電力損失４６は、送信機が送信する信号の電力から受信機が受信す
る信号の電力の差を演算し、さらに、送信する信号の電力にて除算して演算した値であり
、送受信することにより損失する電力の割合を示している。そして、伝送電力損失曲線４
７は各周波数４５における伝送電力損失４６を示している。伝送電力損失曲線４７が示す
ように、周波数４５が低い低周波領域４５ａでは伝送電力損失４６が大きい状態で安定し
た領域となっている。そして、周波数４５を上げていくと伝送電力損失４６が小さくなる
方へ変化する第１損失変化領域４５ｂになる。第１損失変化領域４５ｂでは周波数４５が
高い程伝送電力損失４６が小さくなる領域である。そして、共振周波数４５ｃにおいて最
も伝送電力損失４６が小さくなる。さらに、共振周波数４５ｃより周波数４５を高くする
とき、周波数４５の上昇にしたがって伝送電力損失４６が大きくなる第２損失変化領域４
５ｄになる。第２損失変化領域４５ｄより周波数４５の高い高周波領域４５ｅでは伝送電
力損失４６が大きい状態で安定した領域となっている。
【００３５】
つまり、周波数４５を共振周波数４５ｃの近辺にて駆動することにより、伝送電力損失
４６を小さくすることができる。このとき、半導体装置１及び半導体装置３７の間におけ
るインピーダンスが最適化された状態とすることができる。半導体装置１のインピーダン
スはアンテナ素子４のインダクタンス値と第１キャパシタ素子２８及び第２キャパシタ素
子３１のキャパスタンス値とを調整することにより設定する。同様に、半導体装置３７の
インピーダンスはアンテナ素子３９のインダクタンス値と第１キャパシタ素子４０及び第
２キャパシタ素子４１のキャパスタンス値とを調整することにより設定する。そして、半
導体装置１のインピーダンスと半導体装置３７のインピーダンスとを調整することにより
、最も伝送電力損失４６の小さいインピーダンス条件を設定することができる。
【００３６】
図３（ｃ）は送信用の半導体装置と受信用の半導体装置との位置関係を説明するための
模式図である。図３（ｃ）に示すように、半導体装置１と半導体装置３７とが対向して配
置されている。そして、半導体装置１のアンテナ素子４が電磁波４８を送信して、半導体
装置３７のアンテナ素子３９が電磁波４８を受信している。アンテナ素子４は半導体基板
２に対して駆動装置３４の反対側の面に形成されており、半導体装置３７も同様の構造と
なっている。従って、アンテナ素子４とアンテナ素子３９とは近接した場所に位置するこ
とができる。そして、アンテナ素子４が送信する電磁波４８はアンテナ素子４に近い程磁
束密度が高いことから、アンテナ素子３９は磁束密度が高い場所で電磁波４８を受信する
ことができる。従って、半導体装置１と半導体装置３７とは効率良く電磁波４８による信
号を送受信することができる。
【００３７】
（半導体装置の製造方法）
次に、上述した半導体装置１を製造する製造方法について図４〜図６にて説明する。図
４は半導体装置の製造工程を示すフローチャートであり、図５及び図６は半導体装置の製
造方法を説明するための模式図である。本実施形態にかかる製造方法は、実際には同一の
シリコンウエハ（シリコン基板）上に半導体装置１を複数一括して形成しておき、その後
、ダイシング装置によりダイシング（切断）して個片化することにより、半導体装置１を
得る方法であるが、説明を解り易くするため、単純化して１つの半導体装置１の製造工程
のみを示している。
【００３８】
ステップＳ１は、キャパシタ形成工程に相当し、能動面に応力緩和層やキャパシタ素子
等を形成する工程である。次にステップＳ２に移行する。ステップＳ２は、貫通電極形成
工程に相当し、非能動面に容量形成防止膜を形成した後、半導体基板の能動面から非能動
面にかけて貫通電極を形成する工程である。次にステップＳ３に移行する。ステップＳ３
は、アンテナ形成工程に相当し、容量形成防止膜上にアンテナ素子を形成する工程である
。次にステップＳ４に移行する。ステップＳ４は、接続素子形成工程に相当し、応力緩和
層に形成された配線上にバンプを形成する工程である。以上で、半導体装置を製造する製
造工程を終了する。
【００３９】
次に、図５及び図６を用いて、図４に示したステップと対応させて、半導体装置の製造
方法を詳細に説明する。図５（ａ）〜図５（ｅ）はステップＳ１のキャパシタ形成工程に
対応する図である。図５（ａ）は能動面からみた半導体基板の模式平面図であり、図５（
ｂ）は半導体基板の模式側面図である。図５（ａ）及び図５（ｂ）に示すように、半導体
基板２は能動面２ａにパッシベーション膜９及び半導体素子８が形成され、さらに、配線
１０，１１，１２，１３，１５，１６，１７，１９、第２下電極１４、第１下電極１８が
形成されている。
【００４０】
パッシベーション膜９は酸化シリコンや窒化シリコン等の無機絶縁膜であり、ＣＶＤ法
（化学的気相成長法）、蒸着、スパッタ等を用いて形成する。半導体素子８及び配線１０
，１１，１２，１３，１５，１６，１７，１９は公知の半導体素子の製造プロセスにより
形成されており、説明を省略する。第２下電極１４、第１下電極１８の形成において、パ
ッシベーション膜９が形成された半導体基板２にスパッタ法を用いてチタンタングステン
膜、銅の膜をこの順で積層して形成する。次にレジスト膜の材料を含む溶液をスピンコー
ト法を用いて塗布した後、乾燥することにより固化する。そして、露光及び現像して一部
のレジスト膜を剥離して除去することより、レジスト膜のパターニングを行う。次に、露
出している銅の膜をエッチングして除去し、さらに、銅の膜を覆っているレジスト膜を剥
離して除去する。その結果、第２下電極１４、第１下電極１８が形成される。さらに、電
界メッキ法を用いて第２下電極１４、第１下電極１８を厚膜化しても良い。
【００４１】
半導体基板２は非能動面２ｂ側において、紫外光の照射により剥離可能な接着剤を用い
て、ガラス板からなる支持板４９に貼り付けられて支持されている。この支持板４９はＷ
ＳＳ（ＷａｆｅｒＳｕｐｐｏｒｔＳｙｓｔｅｍ）と呼ばれるものの一部であり、半導体基
板２を支持板４９に貼り付けた状態で、半導体基板２に対して研磨処理、ドライエッチン
グ処理、あるいはウェットエッチング処理等の所定の処理が施されるようになっている。
すでに薄板加工されているシリコン基板の流動プロセスに、このような低剥離力のサポー
トシステムを適用することにより、工程の安定性、確実性を確保することができる。
【００４２】
次に、図５（ｃ）に示すように、パッシベーション膜９が形成されている半導体基板２
に応力緩和層５の材料液をスピンコート法等により塗布する。続いて、乾燥及び焼成する
ことにより応力緩和層５の材料液を固化する。次に、露光及び現像することにより、応力
緩和層５に斜面５ａ、斜面５ｂを形成する。このとき、露光する露光条件を調整すること
により斜面５ａ，５ｂを形成することができる。
【００４３】
次に、図５（ｄ）に示すように、配線２０，２３，２４，２５，２６，３０、第１上電
極２７、第２上電極２９を形成する。応力緩和層５が形成された半導体基板２にスパッタ
法を用いてチタンタングステン膜、銅の膜をこの順で積層して形成する。次にレジスト膜
の材料を含む溶液をスピンコート法を用いて塗布した後、乾燥することによりレジスト膜
を固化する。そして、露光及び現像して一部のレジスト膜を剥離して除去することにより
、レジスト膜のパターニングを行う。次に、露出している銅の膜をエッチングして除去し
、さらに、銅の膜を覆っているレジスト膜を剥離して除去する。その結果、配線２０，２
３，２４，２５，２６，３０、第１上電極２７、第２上電極２９が形成される。さらに、
電界メッキ法を用いて配線２０，２３，２４，２５，２６，３０、第１上電極２７、第２
上電極２９を厚膜化しても良い。
【００４４】
次に、図５（ｅ）に示すように、ソルダーレジスト膜７を形成する。ソルダーレジスト
膜７の材料液をスピンコート法を用いて塗布する。そして、露光及び現像することにより
パターニングを行う。パターニングによりバンプ６を配置する予定の場所のソルダーレジ
スト膜７を除去し、配線２０，２３，２４，２５を露出させる。
【００４５】
図６（ａ）及び図６（ｂ）はステップＳ２の貫通電極形成工程に対応する図である。図
６（ａ）は非能動面側からみた半導体基板の模式平面図であり、図６（ｂ）は半導体基板
の模式側面図である。図６（ａ）及び図６（ｂ）に示すように、支持板４９を半導体基板
２の非能動面２ｂ側から剥離し、支持板４９をソルダーレジスト膜７が形成されている面
に貼り付ける。次に、容量形成防止膜３の材料を含む溶液をスピンコート法を用いて塗布
した後、乾燥することにより容量形成防止膜３を固化する。
【００４６】
次に、容量形成防止膜３上にレジスト膜からなる図示しないマスクを形成する。レジス
ト膜の材料を含む溶液をスピンコート法を用いて塗布した後、乾燥することにより固化す
る。そして、露光及び現像してパターニングを行うことにより、貫通電極３２，３３を形
成する場所のレジスト膜を除去する。続いて、ドライエッチング法を用いて、半導体基板
２及び容量形成防止膜３に孔５０，５１を形成する。孔５０は貫通電極３２を形成するた
めの孔であり、孔５１は貫通電極３３を形成するための孔である。孔５０，５１を形成す
る方法はドライエッチング法に限らず、ウェットエッチング法やレーザ光を照射して孔開
けする方法や、これらの方法を組み合わせて実施しても良い。孔５０，５１の大きさや深
さに合わせて選択しても良い。
【００４７】
次に、孔５０，５１の内壁に絶縁膜５２を形成する。絶縁膜５２により貫通電極３２，
３３から半導体基板２への電流リークの発生が防止される。絶縁膜５２は酸化シリコンや
窒化シリコン等の無機絶縁膜であり、ＣＶＤ法、蒸着、スパッタ等を用いて形成する。尚
、配線１６及び配線１９において孔５０，５１に臨む部分に設けられた絶縁膜５２をドラ
イエッチングあるいはレーザ加工により除去する。そして、孔５０，５１の内、側面の壁
にのみ絶縁膜５２が形成された状態とすることにより、貫通電極３２及び貫通電極３３を
形成したとき貫通電極３２と配線１６及び貫通電極３３と配線１９とがそれぞれ導通可能
になる。
【００４８】
次に、ＣＶＤ法、蒸着、スパッタ等を用いて容量形成防止膜３上及び絶縁膜５２の内壁
に金属膜を形成する。本実施形態では、例えば、窒化チタン膜もしくはチタンタングステ
ン合金の膜を形成する。その後、この膜に積層して銅の膜を形成して金属膜を形成する方
法を採用している。続いて、容量形成防止膜３上及び絶縁膜５２の内壁に電界メッキ処理
を施す。電界メッキ処理により、孔５０，５１の内側に貫通電極３２，３３を形成する導
電材料が配置される。そして、孔５０の底部に露出している配線１６と貫通電極３２とが
電気的に接続され、孔５１の底部に露出している配線１９と貫通電極３３とが電気的に接
続される。また、貫通電極３２，３３の形成方法としては、上述した電解メッキ法に限ら
れず、導電ペースト、溶融金属、金属ワイヤ等を埋め込んで形成する方法を用いてもよい
。また、本実施形態では、孔５０，５１の内部に導電材料を充填して貫通電極３２，３３
を形成したが、完全に充填しなくても、少なくとも孔５０，５１の内壁に沿って基板の厚
さ方向に貫通電極３２，３３が形成され、配線１６と貫通電極３２とが電気的に接続され
、孔５１の底部に露出している配線１９と貫通電極３３とが電気的に接続されればよい。
【００４９】
図６（ｃ）及び図６（ｄ）はステップＳ３のアンテナ形成工程に対応する図である。図
６（ｃ）は非能動面側からみた半導体基板の模式平面図であり、図６（ｄ）は半導体基板
の模式断面図である。図６（ｃ）及び図６（ｄ）に示すように、容量形成防止膜３上にア
ンテナ素子４を形成する。まず、容量形成防止膜３にスパッタ法を用いてチタンタングス
テン膜、銅の膜をこの順で積層して形成する。次にレジスト膜の材料を含む溶液をスピン
コート法を用いて塗布した後、乾燥することによりレジスト膜を固化する。そして、露光
及び現像して一部のレジスト膜を剥離して除去することより、レジスト膜のパターニング
を行う。次に、露出している銅の膜をエッチングして除去し、さらに、銅の膜を覆ってい
るレジスト膜を剥離して除去する。その結果、アンテナ素子４が形成される。さらに、電
界メッキ法を用いてアンテナ素子４を厚膜化しても良い。アンテナ素子４の一端は貫通電
極３２と接続して配置され、アンテナ素子４の他端は貫通電極３３と接続して配置される
。
【００５０】
図６（ｅ）はステップＳ４の接続端子形成工程に対応する図である。まず、支持板４９
を半導体基板２の非能動面２ｂから剥離する。そして、配線２０，２３，２４，２５上に
おいて、ソルダーレジスト膜７が除去されている場所に鉛フリー半田からなる半田ボール
を転写して、バンプ６を形成する。バンプ６は、鉛フリー半田からなるペーストを印刷す
る方法、半田めっきにより形成する方法等を施すことにより形成してもよい。以上の工程
により、半導体装置を製造する製造工程を終了する。
【００５１】
上述したように、本実施形態は、以下の効果を有する。
（１）本実施形態によれば、アンテナ素子４は非能動面２ｂ側に配置され、第１キャパ
シタ素子２８及び第２キャパシタ素子３１のキャパシタ素子は能動面２ａ側に配置されて
いる。従って、アンテナ素子４とキャパシタ素子とを同じ面に並べて形成する場合に比べ
て、アンテナ素子４及びキャパシタ素子を配置する面積を広く設定することができる。又
、アンテナ素子４とキャパシタ素子との間には半導体基板２が配置されている。従って、
アンテナ素子４とキャパシタ素子とを半導体基板２の同じ面側に重ねて形成する場合に比
べて、アンテナ素子４とキャパシタ素子との間に静電容量を形成し難くすることができる
。
【００５２】
（２）本実施形態によれば、アンテナ素子４と第１キャパシタ素子２８と第２キャパシ
タ素子３１により共振周波数４５ｃにて共振する回路を構成することができる。そして、
この半導体装置１を受信装置もしくは送信装置として配置するとき、各装置における回路
のインピーダンスを選定して配置することにより、２つの装置間における最適インピーダ
ンスを設定することができる。従って、効率良く信号を送受信することができる。
【００５３】
（３）本実施形態によれば、能動面２ａに第１キャパシタ素子２８及び第２キャパシタ
素子３１が形成されている。第１キャパシタ素子２８及び第２キャパシタ素子３１は半導
体素子８と接続されるので、第１キャパシタ素子２８及び第２キャパシタ素子３１が非能
動面２ｂに配置されるときに比べて、第１キャパシタ素子２８及び第２キャパシタ素子３
１は半導体素子８との間の配線を短くすることができる。従って、この配線が半導体基板
に占める面積を少なくすることができる為、半導体基板上の面積を効率良く用いて設計す
ることができる。
【００５４】
（４）本実施形態によれば、能動面２ａ側にバンプ６が配置され、このバンプ６が回路
基板と接続して実装される。そして、非能動面２ｂにアンテナ素子４が配置される。従っ
て、アンテナ素子４は回路基板と反対側の面に形成されるので、この半導体装置１を２つ
用いるとき、一方の半導体装置１のアンテナ素子４と他方の半導体装置３７のアンテナ素
子３９とを接近させて配置することができる。
【００５５】
（５）本実施形態によれば、容量形成防止膜３によりアンテナ素子４と半導体基板２と
の間に静電容量が形成されることを防止することができる。従って、設計通りに動作する
電気回路にすることができる。
【００５６】
（６）本実施形態によれば、アンテナ素子４はループアンテナであることから、第１キ
ャパシタ素子２８及び第２キャパシタ素子３１と組み合わせることにより信号を効率良く
伝達可能な回路を形成することができる。アンテナ素子４がスパイラルコイルの場合には
アンテナ素子４の他に誘導素子が必要となり、半導体基板上にスパイラルコイルとキャパ
シタ素子に加えて誘導素子を形成する必要がある。従って、スパイラルコイルの占める面
積が小さくなる。その結果、所定の面積の半導体基板２に形成する場合にはループアンテ
ナを形成する方が、スパイラルコイルを形成する場合に比べて信号を効率良く伝達可能な
回路を形成することができる。
【００５７】
（７）本実施形態によれば、アンテナ素子４は半導体基板２の外周に沿って配置されて
いる。従って、アンテナ素子４に囲まれる面積は広く設定することができる為、効率良く
電磁波４８を送受信することができる。
【００５８】
尚、本実施形態は上述した実施形態に限定されるものではなく、種々の変更や改良等を
加えることも可能である。変形例を以下に述べる。
（変形例１）
前記実施形態では、第１キャパシタ素子２８及び第２キャパシタ素子３１はアンテナ素
子４と対向する場所に配置されたが、アンテナ素子４を小さくして、第１キャパシタ素子
２８及び第２キャパシタ素子３１をアンテナ素子４と対向しない場所に配置しても良い。
図７（ａ）は半導体装置の変形例を示す模式平面図である。図７（ａ）に示すように、半
導体装置５４は半導体素子８が形成された半導体基板２を備え、半導体素子８と対向する
場所にアンテナ素子５５が配置されている。そして、半導体装置５４はキャパシタ素子と
しての第１キャパシタ素子５６及び第２キャパシタ素子５７を備え、第１キャパシタ素子
５６及び第２キャパシタ素子５７はアンテナ素子５５に囲まれた場所と対向する場所とは
異なる場所に配置されている。
【００５９】
アンテナ素子５５が電磁波を出力するとき、電磁波はアンテナ素子５５の近辺に形成さ
れ、アンテナ素子５５に囲まれた場所では磁束密度が高くなる。電磁波が第１キャパシタ
素子５６または第２キャパシタ素子５７を通過するとき、電磁波によりキャパシタ素子の
電極に渦電流が形成される。そして、電磁波のエネルギが小さくなり、伝送電力損失が大
きくなる。本変形例では磁束密度の高い場所にキャパシタ素子が配置されないので、出力
する電磁波のエネルギを低下し難くすることができる。
【００６０】
（変形例２）
前記実施形態では、半導体基板２の能動面２ａ側に第１キャパシタ素子２８及び第２キ
ャパシタ素子３１を配置して、非能動面２ｂ側にアンテナ素子４を配置した。これに限ら
ず、能動面２ａ側にアンテナ素子４を配置しても良い。図７（ｂ）は半導体装置の変形例
を示す模式断面図である。図７（ｂ）の半導体装置５８に示すように、半導体基板２の非
能動面２ｂ側に下電極５９、絶縁膜６０、上電極６１をこの順に積層して配置してキャパ
シタ素子６２を形成しても良い。そして、能動面２ａ側には絶縁膜６３、アンテナ素子６
４、応力緩和層６５をこの順に積層して配置する。さらに、応力緩和層６５の下面に配線
６６を配置し、配線６６の下面にバンプ６を配置しても良い。この場合にも、キャパシタ
素子６２とアンテナ素子６４とが異なる面に配置されることから、アンテナ素子６４が占
める面積を広く設定することができる。さらに、キャパシタ素子６２とアンテナ素子６４
との間に半導体基板２が配置される為、キャパシタ素子６２とアンテナ素子６４との間に
静電容量が形成され難くすることができる。
【００６１】
（変形例３）
前記実施形態では、半導体基板２の能動面２ａ側に第１キャパシタ素子２８、第２キャ
パシタ素子３１、バンプ６を配置して、非能動面２ｂ側にアンテナ素子４を配置した。こ
れに限らず、非能動面２ｂ側にアンテナ素子４とバンプ６とを配置しても良い。図７（ｃ
）は半導体装置の変形例を示す模式断面図である。図７（ｃ）の半導体装置６７に示すよ
うに、半導体基板２の能動面２ａ側に下電極５９、絶縁膜６０、上電極６１をこの順に積
層して配置してキャパシタ素子６２を形成しても良い。そして、非能動面２ｂ側には絶縁
膜６３、アンテナ素子６４、応力緩和層６５をこの順に積層して配置する。さらに、応力
緩和層６５の下面に配線６６を配置し、配線６６の下面にバンプ６を配置しても良い。こ
の場合にも、キャパシタ素子６２とアンテナ素子６４とが異なる面に配置されることから
、アンテナ素子６４が占める面積を広く設定することができる。さらに、キャパシタ素子
６２とアンテナ素子６４との間に半導体基板２が配置される為、キャパシタ素子６２とア
ンテナ素子６４との間に静電容量が形成され難くすることができる。
【００６２】
（変形例４）
前記実施形態では、容量形成防止膜３の上面にアンテナ素子４が配置され、アンテナ素
子４が露出して配置されていたが、アンテナ素子４を覆って保護膜を配置しても良い。保
護膜は容量形成防止膜３と同様な材料で良く、アンテナ素子４が酸素及び水分により変質
し難くすることができる。
【００６３】
（変形例５）
前記実施形態では、半導体装置１の回路と半導体装置３７の回路とは同様の回路にした
が、これに限らない。半導体装置１の回路と半導体装置３７の回路とが異なる回路の場合
にも半導体装置１の回路と半導体装置３７の回路との間で最適なインピーダンスが設定さ
れれば良い。この場合にも伝送電力損失を小さくすることができる。
【００６４】
（変形例６）
前記実施形態では、アンテナ素子４は略四角形の形状に形成されたが、円形や多角形に
形成されていても良い。ループアンテナとして機能する形状であれば良く、半導体装置の
形状に合わせて設計するのが好ましい。
【００６５】
（変形例７）
前記実施形態では、能動面２ａ上にパッシベーション膜９を形成した後、パッシベーシ
ョン膜９上に配線１０，１１，１２，１３，１５，１６，１７，１９、第２下電極１４、
第１下電極１８を形成した。これに限らず、能動面２ａ上に配線１０，１１，１２，１３
，１５，１６，１７，１９、第２下電極１４、第１下電極１８を形成した後、パッシベー
ション膜９を配置しても良い。このとき、パッシベーション膜９をパターニングすること
により、接続する配線間での電気的な接続が可能となる。
【図面の簡単な説明】
【００６６】
【図１】半導体装置を示す概略斜視図。
【図２】（ａ）及び（ｂ）は、半導体装置の構成を示す模式平面図、（ｃ）は、半導体装置の構成を示す模式断面図。
【図３】（ａ）は、半導体装置の回路図、（ｂ）は、伝送電力損失の周波数特性を示すグラフ、（ｃ）は送信用の半導体装置と受信用の半導体装置との位置関係を説明するための模式図。
【図４】半導体装置の製造工程を示すフローチャート。
【図５】半導体装置の製造方法を説明するための模式図。
【図６】半導体装置の製造方法を説明するための模式図。
【図７】変形例にかかわり、（ａ）は、半導体装置を示す模式平面図、（ｂ）及び（ｃ）は半導体装置を示す模式断面図。
【符号の説明】
【００６７】
１，３７，５４，５８，６７…半導体装置、２ａ…能動面、２…半導体基板、３…容量
形成防止膜、４，３９，５５，６４…アンテナ素子、６…端子としてのバンプ、８…能動
素子としての半導体素子、２８，４０，５６…キャパシタ素子としての第１キャパシタ素
子、３１，４１，５７…キャパシタ素子としての第２キャパシタ素子、３４，３８…回路
基板としての駆動装置、４８…電磁波、６２…キャパシタ素子。
【図１】
2009290173.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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