(57)【要約】【課題】安価に高集積化された不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板に対して垂直方向に延びるメモリ柱状半導体層３８と、半導体基板Ｂａに対して平行に形成され且つメモリ柱状半導体層３８の側壁との間に第４空隙Ａｇ４を有する第１〜第４ワード線導電層３６ａ〜３６ｄと、第４空隙Ａｇ４に面する第１〜第４ワード線導電層３６ａ〜３６ｄの側面に形成された電荷蓄積層３９ｂの側壁側に形成された電荷蓄積層３９ｂとを備える。第１〜第４ワード線導電層３６ａ〜３６ｄは、メモリ柱状半導体層３８に対して相対移動可能に構成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる柱状半導体層と、
前記基板に対して平行に形成され且つ前記柱状半導体層の側壁との間に空隙を有する複数の導電層と、
前記空隙に面する前記柱状半導体層の側面或いは前記空隙に面する前記導電層の側面側に形成された、印加電圧に伴い特性が変化する特性変化層と
を備え、
前記複数の導電層は、前記柱状半導体層に対して所定方向に相対移動可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記空隙に面する前記特性変化層の表面は、凹凸状に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記空隙は、前記複数の導電層に設けられ且つ上方からみてスリット状に形成されたホールから構成されていることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記特性変化層は、印加電圧に伴い抵抗を変化させる抵抗変化層、又は電荷を蓄積する電荷蓄積層から構成されていることを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記柱状半導体層は、可撓性を有し、
前記空隙を介して前記柱状半導体層に対して所定方向に静電気力を働かせて前記柱状半導体層を変形させる静電層を備える
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。
【０００３】
そこで、近年、メモリの集積度を高めるために、様々な施策が検討されている。例えば、その施策として、多値技術を採用する構成、メモリセルを３次元的に積層する構成（特許文献１乃至３参照）、ＭＥＭＳ（Micro Electro Mechanical Systems）を用いる構成が挙げられる。しかしながら、以上に挙げた施策であっても、その実現には多くの問題を有する。例えば、３次元的にメモリセルを積層した場合、従来の方法では積層数を１層追加する度に増加する工程数が多く、コスト増加の要因と成り得る。また、ＭＥＭＳを用いた所謂シーク・スキャン型のメモリについても、１ビットのデータを保持するために必要な記録媒体上の面積が、熱的安定性等から決まっており、記録密度には上限値がある。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、安価に高集積化された不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体層と、前記基板に対して平行に形成され且つ前記柱状半導体層の側壁との間に空隙を有する複数の導電層と、前記空隙に面する前記柱状半導体層の側面或いは前記空隙に面する前記導電層の側面側に形成された、印加電圧に伴い特性が変化する特性変化層とを備え、前記複数の導電層は、前記柱状半導体層に対して所定方向に相対移動可能に構成されていることを特徴とする。
【発明の効果】
【０００６】
本発明は、安価に高集積化された不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【０００８】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリセル領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリセル領域１２は、データを記憶するメモリセルを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリセルから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【０００９】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００においては、メモリセル領域１２を構成するメモリセルは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１０】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリセル領域１２の一部の概略構成図である。第１実施形態においては、メモリセル領域１２は、メモリセルＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１１】
各メモリストリングスＭＳのメモリセル（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリセルＭＴｒ１ｍｎは、トランジスタの構成を有し、そのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリセルＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリセルＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリセルＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１２】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。柱状半導体ＣＬｍｎと、ワード線ＷＬ１〜ＷＬ４との間には、絶縁層（図示せず）、及び空隙（第４空隙）Ａｇ４が形成されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１３】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に、２次元的に広がっており、板状の平面構造を有している。また、ソース側選択ゲート線ＳＧＳを貫通するように柱状半導体層ＣＬｍｎが設けられている。なお、上記構成においては、板状平面構造のソース側選択ゲート線ＳＧＳを用いたが、後述のドレイン側選択ゲート線ＳＧＤと同様に、ソース側選択ゲート線ＳＧＳは、ライン状に加工しても良い。
【００１４】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成するドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、カラム方向に所定ピッチの間隔を設けてロウ方向に延びるストライプ状に形成されている。また、ストライプ状に形成された各ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通するように柱状半導体層ＣＬｍｎが設けられている。なお、上記のロウ方向とは、半導体基板Ｂａに平行な方向（積層方向に直交する方向）である。また、カラム方向とは、積層方向及びロウ方向に直交する方向である。
【００１５】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１６】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリセルＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリセルＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。つまり、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００１７】
各メモリセルＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを空隙Ａｇ４（図２を参照）を介して取り囲むように形成された絶縁層及び電荷蓄積層（図２、図３では図示せず）、それら絶縁層及び電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリセルＭｔｒｍｎの制御ゲート電極として機能する。メモリセルＭＴｒｍｎのソース及びドレインは、柱状半導体ＣＬｍｎに形成される。
【００１８】
ソース側選択トランジスタＳＳＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された絶縁層、その絶縁層を取り囲むように形成されたソース側選択ゲート線ＳＧＳを有する。ソース側選択ゲート線ＳＧＳの絶縁層に接する端部は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００１９】
ドレイン側選択トランジスタＳＤＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された絶縁層、その絶縁層を取り囲むように形成されたドレイン側選択ゲート線ＳＧＤを有する。ドレイン側選択ゲート線ＳＧＤの絶縁層に接する端部は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００２０】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）、及びビット線駆動回路（図示略）によって制御される。すなわち、所定のメモリセルＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。つまり、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路、及びビット線駆動回路は、メモリストリングスＭＳを制御する制御回路としての機能を有する。
【００２１】
（第１実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図４及び図５を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置１００の断面構造図である。図４に示すように、不揮発性半導体記憶装置１００（メモリセルストリングスＭＳ）は、下層から上層へと、ソース側選択トランジスタ層２０、メモリ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリ層３０は、メモリセルＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２２】
ソース側選択トランジスタ層２０は、半導体基板Ｂａのソース線層（ソース線ＳＬとして機能）上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３とを有する。
【００２３】
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通して形成されたソース側ホール２４、及びソース側ホール２４内に形成されたソース側柱状半導体層２５を有する。ソース側柱状半導体層２５の側壁と、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３との間には、ソース側ゲート絶縁層２６が形成されている。ソース側柱状半導体層２５は、アモルファスシリコンにて形成されている。ソース側ゲート絶縁層２６は、酸化シリコン（ＳｉＯ２）にて形成されている。
【００２４】
図５は、メモリ層３０の上面図である。図５に示すように、メモリ層３０は、周辺領域からメモリセル領域１２へと向かって、上面からみてメモリセル領域１２を囲むように矩形枠状に形成された第１フレーム層３１、第２フレーム層３２、及び第３フレーム層３３を有する。第１フレーム層３１、第２フレーム層３２、及び第３フレーム層３３は、シリコン（Ｓｉ）にて形成されている。
【００２５】
第１フレーム層３１は、図４に示すように、ソース側第２絶縁層２３上の分離絶縁層３４の上面に形成されている。すなわち、第１フレーム層３１は、分離絶縁層３４に対して固定されている。また、メモリセル領域１２側の第１フレーム層３１の側壁及び分離絶縁層３４の上面には、第１保護絶縁層３１ａが形成されている。また、メモリセル領域１２と反対側の第１フレーム層３１の側壁及び分離絶縁層３４の上面には、第１フレーム層３１の上面まで堆積された周辺絶縁層３１ｂが形成されている。第１保護絶縁層３１ａ及び周辺絶縁層３１ｂは、酸化シリコン（ＳｉＯ２）にて形成されている。
【００２６】
第２フレーム層３２は、図５に示すように、ロウ方向の両端に形成されカラム方向に延びる２対の第１接続層３２ａを介して第１フレーム層３１に接続されている。２対の第１接続層３２ａにより、第２フレーム層３２は、図４に示すように、第１保護絶縁層３１ａとの間にロウ方向及びカラム方向に形成された第１空隙Ａｇ１を介して配置されている。また、第２フレーム層３２は、分離絶縁層３４から積層方向に第２空隙Ａｇ２を介して配置されている。すなわち、第２フレーム層３２は、第１フレーム層３１及び分離絶縁層３４に対しロウ方向へ相対移動可能に構成されている。第２フレーム層３２の側壁には、第２保護絶縁層３２ｂが形成されている。第２保護絶縁層３２ｂは、酸化シリコン（ＳｉＯ２）にて形成されている。
【００２７】
第３フレーム層３３は、図５に示すように、ロウ方向の両端に形成されロウ方向に延びる２対の第２接続層３３ａを介して第２フレーム層３２に接続されている。２対の第２接続層３３ａにより、第３フレーム層３３は、図４に示すように、第２フレーム層３２との間のロウ方向及びカラム方向に第３空隙Ａｇ３を介して配置されている。また、第３フレーム層３３は、分離絶縁層３４から積層方向に第２空隙Ａｇ２を介して配置されている。第３フレーム層３３の底部には、図４に示すように、第３フレーム層３３のロウ方向及びカラム方向の端部まで延びる第３フレーム底部層３３ｂが形成されている。すなわち、第３フレーム層３３は、第２フレーム層３２に対しカラム方向へ相対移動可能に構成されている。第３フレーム層３３の側壁及び第３フレーム底部層３３ｂの下面には、第３保護絶縁層３３ｃが形成されている。第３保護絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。
【００２８】
第３フレーム底部層３３ｂの上面には、層間絶縁層３５が形成され、この層間絶縁層３５の間に、第１〜第４ワード線導電層３６ａ〜３６ｄが形成されている。第１〜第４ワード線導電層層３６ａ〜３６ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。第１〜第４ワード線導電層３６ａ〜３６ｄは、２次元的に広がり、そのロウ方向の端部は、階段状に形成されている。第１〜第４ワード線導電層３６ａ〜３６ｄの上面のロウ方向端部には、メモリ層３０の上面まで延びるプラグ導電体３６１が形成されている。図示は省くが、プラグ導電体３６１の上面に接続された配線は、第１接続層３２ａ及び第２接続層３３ａ上を通して、周辺領域に取り出されている。層間絶縁層３５は、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３６ａ〜３６ｄは、ポリシリコンにて構成されている。
【００２９】
ここで、図５に示すように、第１フレーム層３１及び第２フレーム層３２の間には、第１アクチュエータＡｃ１が設けられている。また、第２フレーム層３２及び第３フレーム層３３の間には、第２アクチュエータＡｃ２が設けられている。第１アクチュエータＡｃ１は、第２フレーム層３２を第１フレーム層３１に対してロウ方向に変位させる。第２アクチュエータＡｃ２は、第３フレーム層３３を第２フレーム層３２に対してカラム方向に変位させる。第１アクチュエータＡｃ１及び第２アクチュエータＡｃ２は、櫛歯静電容量型に構成されている。また、第１アクチュエータＡｃ１及び第２アクチュエータＡｃ２は、ピエゾ素子、熱膨張型素子にて構成されたものであってもよい。
【００３０】
また、メモリ層３０は、ソース側柱状半導体２５と整合する位置に、層間絶縁層３５、第１〜第４ワード線導電層３６ａ〜３６ｄ、第３フレーム底部層３３ｂ、第３保護絶縁層３３ｃ、第１保護絶縁層３１ａ、及び分離絶縁層３４を貫通するようにメモリホール３７が形成されている。メモリホール３７内には、ソース側柱状半導体層２５と整合する位置にメモリ柱状半導体層３８が形成されている。メモリ柱状半導体層３８は、アモルファスシリコンにて形成されている。メモリ柱状半導体層３８と後述するブロック絶縁層３９ｃとの間には、第４空隙Ａｇ４が介在している。なお、メモリ柱状半導体層３８は、半導体基板Ｂａに対して固定されている。
【００３１】
また、図６は、図４の拡大図である。図６に示すように、メモリホール３７内の第１〜第４ワード線導電層３６ａ〜３６ｄの側壁には、順次、ブロック絶縁層３９ａ、電荷蓄積層３９ｂ、トンネル絶縁層３９ｃが形成されている。ブロック絶縁層３９ａは、酸化シリコンにて形成されている。電荷蓄積層３９ｂは、窒化シリコン（ＳｉＮ）にて形成されている。トンネル絶縁層３９ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。
【００３２】
図７は、図４に示したメモリ層３０の一部概略上面図である。図４及び図７に示すように、メモリホール３７の径は、メモリ柱状半導体層３８の径よりも大きく形成されており、メモリホール３７とメモリ柱状半導体層３８との間には、第４空隙Ａｇ４が形成されている。ここで、例えば、メモリホール３７の径が”Ｆ”であり、隣接するメモリホール３７の最短距離が”Ｆ”であるとする。このような条件において、単位面積当たりのメモリホール３７に面する電荷蓄積層の周の長さの割合Ｒは、Ｒ＝πＦ／４Ｆ２≒０．７９／Ｆとなる。
【００３３】
上記メモリ層３０の構成を換言すると、第１〜第４ワード線導電層３６ａ〜３６ｄは、半導体基板Ｂａに対して平行に形成され且つメモリ柱状半導体層３８との間に第４空隙Ａｇ４を有する。また、電荷蓄積層３９ｂは、第４空隙Ａｇ４に面する第１〜第４ワード線導電層３６ａ〜３６ｄの側面側に形成されている。
【００３４】
ドレイン側選択トランジスタ層４０は、周辺絶縁層３１ｂ上に形成されたドレイン側第１絶縁層４１と、ドレイン側第１絶縁層４１の上面に形成されたドレイン側導電層４２と、ドレイン側導電層４２の上面に形成されたドレイン側第２絶縁層４３とを有する。ここで、ドレイン側選択トランジスタ層４０（ドレイン側第１絶縁層４１）は、メモリ層３０の上面に設けられた第５空隙Ａｇ５を介して形成されている。ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、カラム方向に所定ピッチの間隔を設けてロウ方向に延びるストライプ状に形成されている。ストライプ状に形成されたドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３のカラム方向の間には、層間絶縁層が設けられている（図示略）。例えば、ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、ポリシリコンにて形成されている。なお、ドレイン側導電層４２の一端は、上述したドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００３５】
また、ドレイン側選択トランジスタ層４０は、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通してドレイン側ホール４４、及びドレイン側ホール４４内に形成されたドレイン側柱状半導体層４５を有する、ドレイン側柱状半導体層４５の側壁と、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３との間には、ドレイン側ゲート絶縁層４６が形成されている。ドレイン側柱状半導体層４５は、アモルファスシリコンにて形成されている。ドレイン側ゲート絶縁層４６は、酸化シリコンにて形成されている。
【００３６】
また、ドレイン側柱状半導体層４５の上部であって、ドレイン側柱状半導体層４５と整合する位置にビット線層４７が形成されている。ビット線層４７は、ビット線ＢＬ（図２参照）として機能する。
【００３７】
（第１実施形態に係る不揮発性半導体記憶装置１００の動作）
次に、図８及び図９を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の動作について説明する。図８（ａ）は、通常時における不揮発性半導体記憶装置１００のメモリストリングスＭＳの断面図を示し、図８（ｂ）は、その上面図を示す。図９（ａ）は、第２フレーム層３２の移動時における不揮発性半導体記憶装置１００のメモリストリングスＭＳの断面図を示し、図９（ｂ）は、その上面図を示す。
【００３８】
上記構成により、第１アクチュエータＡｃ１は、第２フレーム層３２及び第２フレーム層３２に形成された層、第３フレーム層３３及び第３フレーム層３３に形成された層をロウ方向に移動させる。第２アクチュエータＡｃ２は、第３フレーム層３３及び第３フレーム層３３に形成された層をカラム方向に移動させる。
【００３９】
通常時、第１アクチュエータＡｃ１及び第２アクチュエータＡｃ２により、図８に示すように、メモリストリングスＭＳにおいて、メモリ柱状半導体層３８の中心は、メモリホール３７の中心と一致するようにされている。
【００４０】
一方、データの書き込み時及び読み出し時、第１アクチュエータＡｃ１及び第２アクチュエータＡｃ２により、第３フレーム層３３は、カラム方向及びロウ方向（図９に示す矢印Ｍ１）に移動する。つまり、第１〜第４ワード線導電層３６ａ〜３６ｄは、メモリ柱状半導体層３８に対して相対的に移動する。この移動に伴い、図９に示すように、メモリストリングスＭＳにおいて、メモリ柱状半導体層３８の中心は、メモリホール３７の中心から偏心した位置となる。換言すると、メモリ柱状半導体層３８の側壁の一部が、電荷蓄積層３９ｂの一部に対し接近する。そして、図９に示す状態において、例えば、第４ワード線導電層３６ｄに電圧が印加されると、メモリ柱状半導体層３８が接近した電荷蓄積層３９ｂの一部へのデータの書き込み及び電荷蓄積層３９ｂの一部からのデータの読み出しが実行される。ここで、メモリ柱状半導体層３８に対する電荷蓄積層３９ｂの相対移動距離は、最大で１０ｎｍ程度である。上述した第１〜第４ワード線導電層３６ａ〜３６ｄの移動方向を変えることにより、メモリホール３７（第４空隙Ａｇ４）周りの一周の電荷蓄積層３９ｂの複数箇所（ロウ方向、及びカラム方向に亘る箇所）においてデータの書き込み及び読み出しを実行することができる。
【００４１】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図１０〜図２６を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。先ず、図１０に示すように、半導体基板Ｂａ上にソース側トランジスタ層２０を形成する。
【００４２】
続いて、図１１に示すように、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、シリコンゲルマニウム（ＳｉＧｅ）、酸化シリコン（ＳｉＯ２）、及びシリコン（Ｓｉ）を堆積させ、分離絶縁層３４、第１保護絶縁層３１ａ、第１犠牲層５１ａ、第２保護絶縁層３３ｃ、及び第３フレーム底部層３３ｂを形成する。
【００４３】
続いて、図１２に示すように、ソース側柱状半導体層２５と整合する位置に、第３フレーム底部層３３ｂ、第２保護絶縁層３３ｃ、第１犠牲層５１ａ、第１保護絶縁層３１ａ、及び分離絶縁層３４を貫通するように第１メモリホール３７ａを形成する。
【００４４】
次に、図１３に示すように、第１メモリホール３７ａの側壁から順次、シリコンゲルマニウム（ＳｉＧｅ）、及びアモルファスシリコンを堆積及び異方性エッチングすることで、第２犠牲層５１ｂ、及び第１メモリ柱状半導体層３８ａを形成する。
【００４５】
続いて、図１４に示すように、第１メモリ柱状半導体層３８ａの上面、第２犠牲層５１ｂの上面、及び第３フレーム底部層３３ｂの上面に、交互に、酸化シリコン（ＳｉＯ２）、ポリシリコンを積層させ、第１〜第４ワード線導電層３６ａ〜３６ｄ、及びそれらの上下に層間絶縁層３５を形成する。
【００４６】
次に、図１５に示すように、第１メモリホール３７ａと整合する位置に、第１〜第４ワード線導電層３６ａ〜３６ｄ、及びそれらの上下に形成された層間絶縁層３５を貫通するように第２メモリホール３７ｂを形成する。なお、第１メモリホール３７ａと第２メモリホール３７ｂとを合わせて、メモリホール３７を構成する。
【００４７】
続いて、図１６に示すように、第２メモリホール３７ｂの側壁から、順次、酸化シリコン（ＳｉＯ２），窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、シリコンゲルマニウム（ＳｉＧｅ）、及びアモルファスシリコンを積層させる。つまり、第２メモリホール３７ｂの側壁から、順次、ブロック絶縁層３９ａ、電化蓄積層３９ｂ、トンネル絶縁層３９ｃ、第３犠牲層５１ｃ、及び第２メモリ柱状半導体層３８ｂを形成する。なお、第１メモリ柱状半導体層３８ａと第２メモリ柱状半導体層３８ｂとを合わせて、メモリ柱状半導体層３８を構成する。
【００４８】
次に、図１７に示すように、第１保護絶縁層３１ａ、第１犠牲層５１ａ、第３フレーム底部層３３ｂ、第１〜第４ワード線導電層３６ａ〜３６ｄ、及び層間絶縁層３５を階段状に加工する。
【００４９】
続いて、図１８に示すように、メモリ柱状半導体層３８の上面まで酸化シリコンを堆積させ、層間絶縁層５２を形成する。
【００５０】
次に、図１９に示すように、分離絶縁層３４の上面に達するまで層間絶縁層５２を貫通するように第１溝５３ａを形成する。この第１溝５３ａは、上面からみてメモリセル領域１２を囲む矩形枠状とする。この第１溝５３ａには、シリコンを堆積させ、第１フレーム層３１を形成する。
【００５１】
また、第１犠牲層５１ａの上面に達するまで層間絶縁層５２を貫通するように第２溝５３ｂを形成する。この第２溝５３ｂは、第１溝５３ａよりもメモリセル領域１２側に形成され、その形状は、上面からみてメモリセル領域１２を囲う矩形形状とする。この第２溝５３ｂには、シリコンゲルマニウムを堆積させ、第４犠牲層５１ｄを形成する。
【００５２】
また、第１犠牲層５１ａの上面に達するまで層間絶縁層５２を貫通するように第３溝５３ｃを形成する。この第３溝５３ｃは、第２溝５３ｂよりもメモリセル領域１２側に形成され、その形状は、上面からみてメモリセル領域１２を囲む矩形枠状とする。この第３溝５３ｃには、シリコンを堆積させ、第２フレーム３２を形成する。
【００５３】
また、第１犠牲層５１ａの上面に達するまで層間絶縁層５２を貫通するように第４溝５３ｄを形成する。この第４溝５３ｄは、第３溝５３ｃよりもメモリセル領域１２側に形成され、その形状は、上面からみてメモリセル領域１２を囲む矩形枠状とする。この第４溝５３ｄには、シリコンゲルマニウムを堆積させ、第５の犠牲像５１ｅを形成する。
【００５４】
また、第３フレーム底部層３３ｂの上面に達するまで層間絶縁層５２を貫通するように第５溝５３ｅを形成する。この第５溝５３ｅは、第４溝５３ｄよりもメモリセル領域１２側に形成され、その形状は、上面からみてメモリセル領域１２を囲む矩形枠状とする。この第５溝５３ｅには、シリコンを堆積させ、第３フレーム３３を形成する。
【００５５】
また、各第１〜第４ワード線導電層３６ａ〜３６ｄのロウ方向端部の上面に達するまで層間絶縁層５２を貫通するように第１〜第４ホール５３ｆ〜５３ｉを形成する。これら第１〜第４ホール５３ｆ〜５３ｉには、ポリシリコンを堆積させ、プラグ導電体３６１を形成する。
【００５６】
続いて、図２０に示すように、メモリ柱状半導体層３８の上面であって、第１フレーム層３１の上面を覆うように、第６犠牲層５１ｆを形成する。その後、第６犠牲層５１ｆ上に酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側第１絶縁層４１を形成する。
【００５７】
次に、図２１に示すように、メモリホール３７に整合する位置に、ドレイン側第１絶縁層４１及び第６犠牲層５１ｆを貫通するように第１ドレイン側ホール４４ａを形成する。
【００５８】
続いて、図２２に示すように、第１ドレイン側ホール４４ａの側壁から、シリコンゲルマニウム、及びアモルファスシリコンを堆積及び異方性エッチングすることで、第７犠牲層５１ｇ、及びドレイン側第１柱状半導体層４５ａを形成する。
【００５９】
次に、図２３に示すように、ドレイン側第１絶縁層４１を更に堆積させた後、そのドレイン側第１絶縁層４１上に、ポリシリコン及び酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側導電層４２及びドレイン側第２絶縁層４３を形成する。
【００６０】
続いて、図２４に示すように、ドレイン側第１ホール４４ａに整合する位置に、ドレイン側第２絶縁層４３及びドレイン側導電層４２を貫通するようにドレイン側第２ホール４４ｂを形成する。なお、ドレイン側第１ホール４４ａとドレイン側第２ホール４４ｂとを合わせて、ドレイン側ホール４４を構成する。
【００６１】
次に、図２５に示すように、ドレイン側第２ホール４４ｂの側壁に、順次、酸化シリコン及びアモルファスシリコンを堆積させ、ドレインゲート絶縁層４６、及びドレイン側第２柱状半導体層４５ｂを形成する。なお、ドレイン側第１柱状半導体層４５ａとドレイン側第２柱状半導体層４５ｂとを合わせて、ドレイン側柱状半導体層４５を構成する。
【００６２】
続いて、図２６に示すように、ドレイン側第２絶縁層４３上に、酸化シリコン（ＳｉＯ２）を更に堆積させ、ドレイン側第２絶縁層４３を更に厚く形成する。
【００６３】
次に、図２７に示すように、ドレイン側ホール４４と整合する位置に、ドレイン側第２絶縁層４３を貫通するようにビット線配線溝４４ｃを形成する。また、第６犠牲層５１ｆに達する深さまで、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通するようにドレイン側第３ホール４４ｄを形成する。なお、ビット線配線溝４４ｃには、ポリシリコンを堆積させ、ビット線層４７を形成する。
【００６４】
そして、図２７に示す工程の後、例えばＣＩＦ３の蒸気雰囲気中で、ドレイン側第３ホール４４ｄから、第１〜第７犠牲層５１ａ〜５１ｇを除去し、図４に示す不揮発性半導体記憶装置１００の構成を形成する。ここで、第１犠牲層の５１ａの除去により、第２空隙Ａｇ２が形成される。また、第２犠牲層５１ｂ及び第３犠牲層５１ｃの除去により、第４空隙Ａｇ４が形成される。また、第４犠牲層５１ｄの除去により、第１空隙Ａｇ１が形成される。また、第５犠牲層５１ｅの除去により、第３空隙Ａｇ３が形成される。また、第６犠牲層５１ｆ及び第７犠牲層５１ｇの除去により、第５空隙Ａｇ５が形成される。
【００６５】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、メモリセルＭＴｒｍｎとなる各層、及びソース側選択トランジスタＳＳＴｒｍｎ，ドレイン側選択トランジスタＳＤＴｒｍｎとなる各層を、ワード線ＷＬ（ワード線導電層）の積層数に関係なく所定のリソグラフィ工程数で製造することができる。
【００６６】
また、第１実施形態に係る不揮発性半導体記憶装置１００は、第１〜第４ワード線導電層３６ａ〜３６ｄをメモリ柱状半導体層３８に対して、任意の２次元（ロウ方向及びカラム方向）方向に相対移動させた状態で、データの書き込み及び読み出しが実行されるように構成されている。これにより、第１実施形態に係る不揮発性半導体記憶装置１００は、電荷蓄積層３９ｂの複数箇所（ロウ方向及びカラム方向に亘る箇所）においてデータの書き込み及び読み出しを実行することができる。つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、上記相対移動により、円周上の電荷蓄積層３９ｂの一部を分割して使用することで、記憶密度を高めている。
【００６７】
また、メモリ柱状半導体層３８に対する電荷蓄積層３９ｂの相対移動距離は、最大で１０ｎｍ程度であるので、長距離に亘るアクチュエータのリニアリティ制御は不要である。したがって、第１アクチュエータＡｃ１及び第２アクチュエータＡｃ２は、単純な構造でよい。アクチュエータが占めるチップ面積を削減でき、不揮発性半導体記憶装置の低コスト化に寄与できる。
【００６８】
以上のように、第１実施形態に係る不揮発性半導体記憶装置１００は、安価に高集積化するという効果を奏する。
【００６９】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２８を参照して、第２実施形態に係る不揮発性半導体記憶装置について説明する。図２８は、第２実施形態に係る不揮発性半導体記憶装置における拡大断面構造図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、説明を省略する。
【００７０】
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、メモリ層３０ｂの構成が異なる。
【００７１】
メモリ層３０ｂは、第１実施形態と異なり、第４空隙Ａｇ４に面する第１〜第４ワード線導電層３６１ａ〜３６１ｄの側壁が、層間絶縁層３５１の側壁よりも窪んで形成されている。また、第４空隙Ａｇ４に面するブロック絶縁層３９１ａの表面、電荷蓄積層３９１ｂの表面、及びトンネル絶縁層３９１ｃの表面は、第１〜第４ワード線導電層３６１ａ〜３６１ｄの窪みに伴い、凹凸状に形成されている。
【００７２】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果を説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００７３】
また、第２実施形態に係る不揮発性半導体記憶装置は、ブロック絶縁層３９１ａの表面、電荷蓄積層３９１ｂの表面、トンネル絶縁層３９１ｃの表面が凹凸状に形成されている。これにより、第１実施形態と比較して、第１〜第４ワード線導電層３６１ａ〜３６１ｄとメモリ柱状半導体層３８との間の接触面積は低減する。したがって、第１実施形態と比較して、過度の静電気力によって、第１〜第４ワード線導電層３６１ａ〜３６１ｄとメモリ柱状半導体層３８とが密着したままの状態となることを抑制することができ、より安定な相対移動を実現する。
【００７４】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２９を参照して、第３実施形態に係る不揮発性半導体記憶装置について説明する。図２９は、メモリ層３０ｃを示す一部概略上面図である。なお、第３実施形態において、第１実施形態と同様の構成については、同一符号を付し、説明を省略する。
【００７５】
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、メモリ層３０ｃの構成が異なる。
【００７６】
メモリ層３０ｃは、第１実施形態と異なるメモリホール３７１を有する。メモリホール３７１は、第１実施形態と同様に、第１〜第４ワード線導電層３６ａ〜３６ｄに設けられている。メモリホール３７１は、上面からみてロウ方向を短手方向、カラム方向を長手方向とするスリット状に形成されている。メモリホール３７１のロウ方向（短手方向）の両端は、直線状に形成されている。メモリホール３７１のカラム方向（長手方向）の両端は、円弧状に形成されている。したがって、このメモリホール３７１の側壁とメモリ柱状半導体層３８の側壁との間には、第８空隙Ａｇ８が構成されている。ここで、例えば、メモリホール３７１のロウ方向（短手方向）の両端の長さが”Ｆ”であり、メモリホール３７１のカラム方向（長手方向）の両端の長さが”１０Ｆ”であり、隣接するメモリホール３７１の最短距離が”Ｆ”であるとする。また、メモリホール３７１の両端の円弧の直径が”Ｆ”であるとする。このような条件において、単位面積当たりのメモリホール３７１に面する電荷蓄積層３９ｂの周の長さの割合Ｒ１は、Ｒ１＝（１８＋π）Ｆ／２０Ｆ２≒１．０６／Ｆとなる。なお、上述したように第１実施形態の割合Ｒは、Ｒ＝０．７９／Ｆであり、第１実施形態の割合Ｒと比較して、第３実施形態に係る不揮発性半導体装置の割合Ｒ１は、高い値となる。
【００７７】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果を説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００７８】
また、第３実施形態のメモリホール３７１によって、第１実施形態のメモリホール３７よりも単位面積当たりのメモリホール３７１に面する電荷蓄積層３９ｂの周の長さを長くすることができる。データ１ビット分を安定して記憶するのに必要な電荷蓄積層の長さを一定とすると、周の長さを大きくできることで、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりもさらに高密度記憶化することができる。
【００７９】
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３０を参照して、第４実施形態に係る不揮発性半導体記憶装置について説明する。図３０は、第４実施形態に係る不揮発性半導体記憶装置における一部概略断面構造図である。なお、第４実施形態において、第１実施形態と同様の構成については、同一符号を付し、説明を省略する。
【００８０】
第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、メモリ層３０ｄの構成が異なる。
【００８１】
メモリ層３０ｄにおいては、メモリホール３７の側壁ではなく、メモリ柱状半導体層３８の側壁に、順次、トンネル絶縁層３９ｃ、電荷蓄積層３９ｂ、及びブロック絶縁層３９ａが形成されている。
【００８２】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果を説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。また、第４実施形態に係る不揮発性半導体記憶装置において、ブロック絶縁層３９ａは、第４空隙Ａｇ４に曝され、ブロック絶縁層３９ａと比較して膜厚の薄いトンネル絶縁層３９ｃは、メモリ柱状半導体層３８に接している。したがって、トンネル絶縁層３９ｃは、第３フレーム層３３の駆動に伴い、メモリ柱状半導体層３８と接触した場合であっても、損傷することはない。つまり、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも信頼性を高めることができる。
【００８３】
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３１を参照して、第５実施形態に係る不揮発性半導体記憶装置について説明する。図３１は、第５実施形態に係る不揮発性半導体記憶装置における一部概略断面構造図である。なお、第５実施形態において、第１実施形態と同様の構成については、同一符号を付し、説明を省略する。
【００８４】
第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、ソース側トランジスタ層２０ａ、及びメモリ層３０ｅの構成が異なる。
【００８５】
ソース側トランジスタ層２０ａは、第１実施形態と異なり、ソース側導電層２２を有しておらず、ソース側第４絶縁層２８に形成されたソース側ホール２４内にソース側柱状半導体層２５を堆積した構成を有する。つまり、ソース側トランジスタ層２０ａは、ソース側選択トランジスタＳＧＳを構成していない。
【００８６】
メモリ層３０ｅは、第１〜第４ワード線導電層３６ａ〜３６ｄの替わりに、第１〜第４ｐ型半導体層６１ａ〜６１ｄを有する。この第１〜第４ｐ型半導体層６１ａ〜６１ｄのメモリホール３７（第４空隙Ａｇ４）側の側壁には、第１〜第４ｎ型半導体層６２ａ〜６２ｄが設けられている。さらに、メモリホール３７の側壁に形成された第１〜第４ｎ型半導体層６２ａ〜６２ｄ及び層間絶縁層３４を覆うように抵抗変化層６３が設けられている。第１〜第４ｐ型半導体層６１ａ〜６１ｄ及び第１〜第４ｎ型半導体層６２ａ〜６２ｄは、ポリシリコンにプラズマ・ドーピング技術を施したものである。抵抗変化層６３は、酸化チタン（ＴｉＯ２）又は酸化ニッケル（ＮｉＯ）から構成されている。
【００８７】
また、抵抗変化層６３は、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）から構成してもよい。また、メモリ柱状半導体層３８をｎ型半導体とし、メモリホール３７（第４空隙Ａｇ４）に面する第１〜第４ｐ型半導体層６１ａ〜６１ｄを設け、第１〜第４ｎ型半導体層６２ａ〜６２ｄを省略した構成としてもよい。また、メモリ柱状半導体層３８をｐ型半導体とし、
メモリホール３７（第４空隙Ａｇ４）に面して且つ板状に形成された第１〜第４ｐ型半導体層６２ａ〜６２ｄを設け、第１〜第４ｎ型半導体層６１ａ〜６１ｄを省略した構成としてもよい。
【００８８】
ここで、図３２は、第５実施形態に係る不揮発性半導体記憶装置の一つのメモリストリングスの回路図である。図３２に示すように、第５実施形態に係る不揮発性半導体記憶装置において、第１〜第４ｐ型半導体層６１ａ〜６１ｄ及び第１〜第４ｎ型半導体層６２ａ〜６２ｄは、ダイオードＤＩ１〜ＤＩ４を構成する。そして、第１〜第４ｎ型半導体層６２ａ〜６２ｄに接する抵抗変化層６３は、ダイオードＤＩ１〜ＤＩ４に直列接続された抵抗変化素子Ｆｕ１〜Ｆｕ４として機能する。第５実施形態に係る不揮発性半導体記憶装置は、これら抵抗変化素子Ｆｕ１〜Ｆｕ４及びダイオードＤＩ１〜ＤＩ４により、直列接続されたメモリセルＭＳ１ｍｎ〜ＭＳ４ｍｎを構成している。メモリセルＭＳ４ｍｎの一端には、ドレイン側選択トランジスタＳＤＴｒｍｎの一端が接続されている。第５実施形態に係る不揮発性半導体記憶装置は、所定のメモリセルＭＳ１ｍｎ〜ＭＳ４ｍｎの抵抗変化素子Ｆｕ１〜Ｆｕ４を構成する抵抗変化層６３の抵抗を制御することによって、データの読み出し、書き込み、消去を実行する。
【００８９】
（第５実施形態に係る不揮発性半導体記憶装置の効果）
第５実施形態に係る不揮発性半導体記憶装置は、メモリ素子として抵抗変化素子Ｆｕ１〜Ｆｕ４を用いながら、第１実施形態と同様の効果を奏する。
【００９０】
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３３〜図３５を参照して、第６実施形態に係る不揮発性半導体記憶装置について説明する。図３３は、第６実施形態に係る不揮発性半導体記憶装置のメモリ層３０ｆの一部概略上面図である。図３４は、図３３のロウ方向断面図であり、図３５は、図３３のカラム方向断面図である。なお、第６実施形態において、第１実施形態と同様の構成については、同一符号を付し、説明を省略する。
【００９１】
図３３〜図３５に示すように、第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較してメモリ層３０ｆの構成が異なる。また、第６実施形態に係る不揮発性半導体装置は、メモリ層３０ｆの上部（ドレイン側トランジスタ層４０）に静電層７０を有する。
【００９２】
メモリ層３０ｆは、第１実施形態と比較して、第１空隙Ａｇ１〜第３空隙Ａｇ３、第５空隙Ａｇ５、第１〜第３フレーム層３１〜３３、及び第３フレーム底部層３３ｂが形成されておらず、それらの代わりに層間絶縁層が形成されている。つまり、第６実施形態に係る不揮発性半導体記憶装置においては、メモリ層３０ｆは、第１〜第５実施形態のように第１及び第２アクチュエータＡｃ１，Ａｃ２を有しておらず、ソース側トランジスタ層２０及びドレイン側トランジスタ層４０に対して固定されている。また、メモリ層３０ｆは、可撓性を有するメモリ柱状半導体層３８１を有する。第６実施形態に係るメモリ柱状半導体層３８１は、第１実施形態よりも小さい径を有する。また、メモリ柱状半導体層３８１は、エピタキシャル成長させたシリコン単結晶膜、又はシリコンゲルマニウム（ＳｉＧｅ）膜にて構成されている。このような構成により、メモリ柱状半導体層３８１は、可撓性を有する。メモリ柱状半導体層３８１は、この他の可撓性を有する半導体、例えば、半導体性カーボンナノチューブ等にて構成しても良い。
【００９３】
静電層７０は、メモリ層３０ｆ上に層間絶縁層７１を介して下部配線層７２（図３５参照），及び上部配線層７３（図３４参照）を有する。最上部の層間絶縁層７１の上面は、ドレイン側第１絶縁層４１に接するように形成されている。下部配線層７２は、図３３に示すように、ロウ方向に所定ピッチで配置されカラム方向に延びるストライプ状に形成されている。上部配線層７３は、図３４及び図３５から明らかなように、下部配線層７２よりも上層に位置し、カラム方向に所定ピッチで配置されロウ方向に延びるストライプ状に形成されている。静電層７０には、メモリホール３７と整合する位置に設けられた静電ホール７４を有する。静電ホール７４は、メモリホール３７よりも小さい径にて形成されている。静電ホール７４の側壁には、ポリシリコンにて構成された側壁導電層７５が形成されている。また、メモリ柱状半導体層３８１の上部には、静電柱状半導体層７６が形成されている。静電柱状半導体層７６は、側壁導電層７５との間に第９空隙Ａｇ９を設けて配置されている。静電柱状半導体層７６は、メモリ柱状半導体層３８１と略同一の径を有している。また、静電柱状半導体層７６の上面には、ドレイン側柱状半導体層４５が接続されている。また、静電柱状半導体層７６は、エピタキシャル成長させたシリコン単結晶膜、又はシリコンゲルマニウム（ＳｉＧｅ）膜にて構成されている。上記の静電層７０は、静電柱状半導体層７６及びメモリ柱状半導体層３８１に対して所定方向に静電気力を働かせて、メモリ柱状半導体層３８１を変形させる機能を有する。
【００９４】
（第６実施形態に係る不揮発性半導体記憶装置の動作）
次に、図３６を参照して、第６実施形態に係る不揮発性半導体記憶装置の動作を説明する。図３６に示すように、第６実施形態に係る不揮発性半導体記憶装置において、下部配線層７２及び上部配線層７３に電圧を印加し、側壁導電層７４に電界を生じさせる。この電界により、静電柱状半導体層７６の側壁と、対向する側壁導電層７４の側壁との間に静電気力が生じる。つまり、下部配線層７２及び上部配線層７３の印加電圧に伴う静電気力により、メモリ柱状半導体層３８１（静電柱状半導体層７６）は、所定のロウ方向及びカラム方向（図３６に示す矢印Ｍ２方向）に撓む。すなわち、所定のロウ方向及びカラム方向において静電柱状半導体層７６と側壁導電層７４との間及び、メモリ柱状半導体層３８１とトンネル絶縁層３９ｃとの間が、その他の位置と比較して最短の距離Ｌｍｉｎとなる。
【００９５】
静電層７０への電圧の印加に引き続き、読み出し又は書き込みを行おうとするメモリセルに接続されたワード線（ここでは、第４ワード線導電層３６ｄとする）に電圧を印加する。ここで、メモリ柱状半導体層３８１とトンネル絶縁層３９ｃとの間は最短の距離Ｌｍｉｎであるので、メモリ柱状半導体層３８１は、さらに最短の距離Ｌｍｉｎ’を構成する所定のロウ方向及びカラム方向に撓む。続いて、第４ワード線導電層３６ｄと同様に、順次、第３ワード線導電層３６ｃ、第２ワード線導電層３６ｂ、及び第１ワード線導電層３６ａに電圧を印加し、メモリ柱状半導体層３８１（静電柱状半導体層７６）を所定のロウ方向及びカラム方向に撓ませる。以上の動作により、メモリ柱状半導体層３８１の全体が、所定のロウ方向及びカラム方向に撓む（移動する）こととなる。上記図３６のようにメモリ柱状半導体層３８１を撓ませた状態で、電荷蓄積層３９ｂの電荷を制御し、データの書き込み、消去、及び読み出しを実行する。
【００９６】
（第６実施形態に係る不揮発性半導体記憶装置の効果）
次に、第６実施形態に係る不揮発性半導体記憶装置の効果を説明する。第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。また、第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態〜第５実施形態のように第１アクチュエータＡｃ１及び第２アクチュエータＡｃ２を必要としない、つまり、第６実施形態に係る不揮発性半導体記憶装置は、第１〜第３フレーム層３１〜３３を省略することができるので、第１実施形態〜第５実施形態と比較して、さらに高集積化することが可能である。
【００９７】
また、第６実施形態に係る不揮発性半導体記憶装置は、特定の下部配線層７２及び上部配線層７３を駆動させることにより、個々のメモリ柱状半導体層３８１をそれぞれ撓ませることができる。したがって、メモリ柱状半導体層３８１が十分に電荷蓄積層３９ｂに接近できない、或いはメモリ柱状半導体層３８１が過度の力で電荷蓄積層３９ｂに押圧される等のメモリ柱状半導体層３８１と電荷蓄積層３９ｂとの間における接触不良の問題を抑制することができる。また、第６実施形態に係る不揮発性半導体記憶装置は、第１〜第５実施形態と比較して、アクチュエータやフレーム層を形成する必要がなく、低コスト化を実現することができる。
【００９８】
また、第６実施形態に係る不揮発性半導体記憶装置において、メモリ柱状半導体層３８１及び静電柱状半導体層７６は、エピタキシャル成長させたシリコン単結晶膜、又はシリコンゲルマニウム（ＳｉＧｅ）膜にて構成されている。この構成により、メモリ柱状半導体層３８１及び静電柱状半導体層７６は、ポリシリコン等の多結晶体により構成した場合に比べて機械的特性を揃えて形成されている。したがって、静電層７０を低電圧で駆動でき且つ高い信頼性で、メモリ柱状半導体層３８１及び静電柱状半導体層７６を撓ませることができる。
【００９９】
［第７実施形態］
（第７実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３７を参照して、第７実施形態に係る不揮発性半導体記憶装置について説明する。図３７は、第７実施形態に係る不揮発性半導体記憶装置の一部断面拡大図である。なお、第７実施形態において、第１〜第６実施形態と同様の構成については、同一符号を付し、説明を省略する。
【０１００】
図３７に示すように、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と異なるメモリ層３０ｇを有する。また、第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態の構成に加えて、更に、下部駆動層８０ａ、及び上部駆動層８０ｂを有する。下部駆動層８０ａは、ソース側トランジスタ層２０とメモリ層３０ｇとの間に形成されている。上部駆動層８０ｂは、静電層７０とドレイン側トランジスタ層４０との間に形成されている。
【０１０１】
メモリ層３０ｇは、第６実施形態と比較して、メモリホール３７の側壁ではなく、メモリ柱状半導体層３８１の側壁に、順次、トンネル絶縁層３９ｃ、電荷蓄積層３９ｂ、及びブロック絶縁層３９ａが形成されている。
【０１０２】
下部駆動層８０ａは、ソース側第２絶縁層２３上に順次形成された下部第１絶縁層８１ａ、下部第１電極層８２ａ、ピエゾ素子膜８３ａ、下部第２電極層８４ａ、及び下部第２絶縁層８５ａを有する。下部第２絶縁層８５ａは、メモリ層３０ｆの最下層の層間絶縁層３５に接するように形成されている。下部第１電極層８２ａ、及び下部第２電極層８４ａは、例えば、ＡｌやＴｉＮ膜にて構成されている。ピエゾ素子膜８３ａは、例えば、（Ｐｂ，Ｚｒ）ＴｉＯ３やＡｌＮにて構成されている。
【０１０３】
また、下部駆動層８０ａにおいて、ソース側ホール２４と整合する位置で、下部第２絶縁層８５ａ、下部第２電極層８４ａ、ピエゾ素子膜８３ａ、及び下部第１電極層８２ａ、及び下部第１絶縁層８１ａを貫通するように下部駆動ホール８６ａが形成されている。下部駆動ホール８６ａ内には、下部柱状半導体層８７ａが形成されている。下部柱状半導体層８７ａは、メモリ柱状半導体層３８１と同じ径を有する。下部柱状半導体層８７ａの下面は、ソース側柱状半導体層２５の上面と接するように形成されている。下部柱状半導体層８７ａの上面は、メモリ柱状半導体層３８１の下面と接するように形成されている。なお、上記の下部駆動ホール８６ａの側壁と、下部柱状半導体層８７ａの側壁との間に、第１０空隙Ａｇ１０が形成されている。
【０１０４】
上部駆動層８０ｂは、静電層７０上に順次形成された上部第１絶縁層８１ｂ、上部第１電極層８２ｂ、ピエゾ素子膜８３ｂ、上部第２電極層８４ｂ、及び上部第２絶縁層８５ｂを有する。上部第２絶縁層８５ｂは、ドレイン側第１絶縁層４１の下部と接するように形成されている。上部第１電極層８２ｂ、及び上部第２電極層８４ｂは、例えば、ＡｌやＴｉＮ膜にて構成されている。ピエゾ素子膜８３ｂは、例えば、（Ｐｂ，Ｚｒ）ＴｉＯ３やＡｌＮにて構成されている。
【０１０５】
また、上部駆動層８０ｂにおいて、静電ホール７４と整合する位置で、上部第２絶縁層８５ｂ、上部第２電極層８４ｂ、ピエゾ素子膜８３ｂ、上部第１電極層８２ｂ、及び上部第１絶縁層８１ｂを貫通するように上部駆動ホール８６ｂが形成されている。上部駆動ホール８６ｂ内には、上部柱状半導体層８７ｂが形成されている。上部柱状半導体層８７ｂは、静電柱状半導体層７６と同じ径を有する。上部柱状半導体層８７ｂの下面は、静電柱状半導体層７６の上面と接し、上部柱状半導体層８７ｂの上面は、ドレイン柱状半導体層４５の下面と接するように形成されている。なお、上記の上部駆動ホール８６ｂの側壁、及び上部柱状半導体層８７ｂの側壁との間に、第１１空隙Ａｇ１１が形成されている。
【０１０６】
（第７実施形態に係る不揮発性半導体記憶装置の動作）
次に、図３８及び図３９を参照して、第７実施形態に係る不揮発性半導体記憶装置の動作を説明する。図３８に示すように、下部第１電極８２ａ、及び下部第２電極８４ａに所定電圧を印加し、ピエゾ素子膜８３ａを膨張させる。一方、図３８に示すように、上部第１電極８２ｂ、及び上部第２電極８４ｂに所定電圧を印加し、ピエゾ素子膜８３ｂを収縮させる。これにより、第１ワード線導電層３６ａ〜第４ワード線導電層３６ｄは、電荷蓄積層３９ｂ及びメモリ柱状半導体層３８１に対して上方に相対移動する。
【０１０７】
また、図３９に示すように、下部第１電極８２ａ、及び下部第２電極８４ａに所定電圧を印加し、ピエゾ素子膜８３ａを収縮させる。一方、図３９に示すように、上部第１電極８２ｂ、及び上部第２電極８４ｂに所定電圧を印加し、ピエゾ素子膜８３ｂを膨張させる。これにより、第１ワード線導電層３６ａ〜第４ワード線導電層３６ｄは、電荷蓄積層３９ｂ及びメモリ柱状半導体層３８１に対して下方に相対移動する。
【０１０８】
上記図３８又は図３９のように第１ワード線導電層３６ａ〜第４ワード線導電層３６ｄをメモリ柱状半導体層３８１に対して上下方向に相対移動させた状態から、引き続き、第６実施形態と同様にメモリ柱状半導体層３８１を撓ませる。つまり、第１ワード線導電層３６ａ〜第４ワード線導電層３６ｄは、電荷蓄積層３９ｂの一部に対して、ロウ方向、カラム方向、及び積層方向に相対的に移動する。そして、第１〜第４ワード線導電層３６ａ〜３６に電圧が印加されると、第１〜第４ワード線導電層３６ａ〜３６ｄに接近した電荷蓄積層３９ｂの一部へのデータの書き込み及び電荷蓄積層３９ｂの一部からのデータの読み出しが実行される。上述した第１〜第４ワード線導電層３６ａ〜３６ｄの移動方向、及びメモリ柱状半導体層３８１の撓ませる方向を変えることにより、メモリホール３７（第４空隙Ａｇ４）周りの一周の電荷蓄積層３９ｂの複数箇所（ロウ方向、カラム方向、及び積層方向に亘る箇所）においてデータの書き込み及び読み出しを実行することができる。
【０１０９】
（第７実施形態に係る不揮発性半導体記憶装置の効果）
次に、第７実施形態に係る不揮発性半導体記憶装置の効果を説明する。第７実施形態に係る不揮発性半導体記憶装置は、第６実施形態と同様の効果を奏する。また、第７実施形態に係る不揮発性半導体記憶装置は、電荷蓄積層３９ｂに対して、第１〜第４ワード線導電層３６ａ〜３６ｄをロウ方向及びカラム方向に加えて、上下方向に相対移動可能に構成されている。これにより、第７実施形態に係る不揮発性半導体記憶装置は、電荷蓄積層３９ｂの複数の箇所（ロウ方向、カラム方向、及び積層方向に亘る箇所）においてデータの書き込み及び読み出しを実行することができる。つまり、第７実施形態に係る不揮発性半導体記憶装置は、第１〜第４ワード線導電層３６ａ〜３６ｄの上下方向の相対移動により、第６実施形態よりも更に記憶密度を高めている。
【０１１０】
［その他の実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１１１】
例えば、第１〜第７実施形態においては、ワード線ＷＬ（第１〜第４ワード線導電層３６ａ〜３６ｄ）を板状構造として説明したが、ワード線ＷＬは、板状構造に限定されるものではない。ワード線ＷＬは、例えば、短冊状構造としてもよい。
【０１１２】
また、上記第１〜第７実施形態においては、メモリ層３０〜３０ｇにおいて、メモリ柱状半導体層側からトンネル絶縁層（Oxide）、電荷蓄積層（Nitride）、ブロック絶縁層（Oxide）を積層させた構成（ＯＮＯ構成）としたが、トンネル絶縁層（Oxide）を省略した構成（ＮＯ構成）であってもよい。
【０１１３】
また、上記第６及び第７実施形態において、メモリ層３０ｆ，３０ｇの代わりに、第５実施形態におけるメモリ層３０ｅの構成を適用することも可能である。
【０１１４】
また、上記第６及び第７実施形態において、第１〜第４ワード線導電層３６ａ〜３６ｄをロウ方向及びカラム方向に相対移動可能とする空隙、及びアクチュエータを設け、第１〜第４ワード線導電層３６ａ〜３６ｄをロウ方向及びカラム方向に移動可能な構成としてもよい。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置１００のメモリセル領域１２の一部概略斜視図である。
【図３】第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態における不揮発性半導体記憶装置１００の断面構造図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置１００のメモリ層３０の上面図である。
【図６】図４の拡大図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置１００のメモリホール３７の一部概略上面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の動作を説明する図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置１００の動作を説明する図である。
【図１０】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１２】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１３】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１４】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１５】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１６】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１７】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１８】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１９】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２０】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２２】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２３】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２４】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２５】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２６】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２７】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図２８】本発明の第２実施形態における不揮発性半導体記憶装置の拡大断面構造図である。
【図２９】本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリ層３０ｃの一部概略上面図である。
【図３０】本発明の第４実施形態に係る不揮発性半導体記憶装置の一部概略断面構造図である。
【図３１】本発明の第５実施形態に係る不揮発性半導体記憶装置の一部概略断面構造図である。
【図３２】第５実施形態における一つのメモリストリングスの回路図である。
【図３３】本発明の第６実施形態に係る不揮発性半導体記憶装置の一部概略上面図である。
【図３４】第６実施形態に係る不揮発性半導体記憶装置の一部概略断面構造図である。
【図３５】第６実施形態に係る不揮発性半導体記憶装置の一部概略断面構造図である。
【図３６】第６実施形態に係る不揮発性半導体記憶装置の動作を説明する図である。
【図３７】本発明の第７実施形態に係る不揮発性半導体記憶装置の一部概略断面構造図である。
【図３８】第７実施形態に係る不揮発性半導体記憶装置の動作を説明する図である。
【図３９】第７実施形態に係る不揮発性半導体記憶装置の動作を説明する図である。
【符号の説明】
【０１１６】
１００…不揮発性半導体記憶装置、１２…メモリセル領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０，２０ａ…ソース側選択トランジスタ層、３０，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｇ…メモリ層、４０…ドレイン側選択トランジスタ層、７０…静電層、８０ａ…下部駆動層、８０ｂ…上部駆動層。
【図１】
2009135328.tif 000003
【図２】
2009135328.tif 000004
【図３】
2009135328.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009135328.tif 000010
【図９】
2009135328.tif 000011
【図１０】
2009135328.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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