(57)【要約】【課題】短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０３と、前記トンネル絶縁膜上に形成された第１の部分１０４ａ、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分１０４ｂをそれぞれ有する複数の浮遊ゲート電極１０４と、前記浮遊ゲート電極を覆うように形成されたゲート間絶縁膜１０６と、前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部に前記ゲート間絶縁膜を介してそれぞれ形成された第１の制御ゲート電極１０７及び第２の制御ゲート電極１０７と、を備える。【選択図】図１
2009135373.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の部分、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分をそれぞれ有する複数の浮遊ゲート電極と、
前記浮遊ゲート電極上に形成されたゲート間絶縁膜と、
前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部に前記ゲート間絶縁膜を介してそれぞれ形成された第１の制御ゲート電極及び第２の制御ゲート電極と、
を備える不揮発性半導体記憶装置。
【請求項２】
前記第１の制御ゲート電極と前記第２の制御ゲート電極は電気的に分離されており、互いに異なる電圧を印加することができることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の制御ゲート電極、前記第２の制御ゲート電極、及び前記ゲート間絶縁膜を覆うように形成された絶縁膜をさらに備え、前記絶縁膜を介して対向する制御ゲート電極間の距離は、前記絶縁膜を介して対向する前記トンネル絶縁膜間の距離より短いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の部分、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分をそれぞれ有する複数の浮遊ゲート電極と、
前記浮遊ゲート電極上に形成されたゲート間絶縁膜と、
前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部及び上部に前記ゲート間絶縁膜を介し、前記第１の方向に直交する第２の方向に沿って帯状に形成された制御ゲート電極と、
を備える不揮発性半導体記憶装置。
【請求項５】
前記制御ゲート電極は前記ゲート間絶縁膜を介して前記第２の部分の前記第２の方向側壁部にも形成されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリセルでは微細化に伴い短チャネル効果が劣化する。短チャネル効果の劣化を抑制する方策として、基板の高濃度化や拡散層の低濃度化により実効的なチャネル長を長くすることが考えられる。
【０００３】
しかし、拡散層を低濃度化することでＮＡＮＤストリングの抵抗が高くなり、セル電流の飽和電流が劣化する。これはオン／オフ判別電流間の電圧差を増加させ、読み出しに要する時間を長くする。
【０００４】
このように、短チャネル効果の抑制と共に、オン／オフ判別電流間の電圧差を低減させることが困難であるという問題があった。
【０００５】
従来のＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）を開示した文献名を記載する。
【特許文献１】特開２００５−１０１０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、前記トンネル絶縁膜上に形成された第１の部分、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分をそれぞれ有する複数の浮遊ゲート電極と、前記浮遊ゲート電極を覆うように形成されたゲート間絶縁膜と、前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部に前記ゲート間絶縁膜を介してそれぞれ形成された第１の制御ゲート電極及び第２の制御ゲート電極と、を備えるものである。
【０００８】
また、本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、前記トンネル絶縁膜上に形成された第１の部分、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分をそれぞれ有する複数の浮遊ゲート電極と、前記浮遊ゲート電極を覆うように形成されたゲート間絶縁膜と、前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部及び上部に前記ゲート間絶縁膜を介し、前記第１の方向に直交する第２の方向に沿って帯状に形成された制御ゲート電極と、を備えるものである。
【発明の効果】
【０００９】
本発明によれば、短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態による不揮発性半導体記憶装置を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１（ａ）に本発明の第１の実施形態に係る不揮発性半導体記憶装置のビット線方向に沿った縦断面を示す。半導体基板１０１の表面部に所定間隔を空けて拡散層１０２が形成されている。拡散層１０２間の半導体基板１０１上にはトンネル絶縁膜１０３を介して逆Ｔ字型の浮遊ゲート電極１０４が形成されている。
【００１２】
浮遊ゲート電極１０４は第１の部分１０４ａと第２の部分１０４ｂを有する。ビット線方向の長さは、第１の部分１０４ａはトンネル絶縁膜１０３とほぼ同じであり、第２の部分１０４ｂはそれより短い。
【００１３】
浮遊ゲート電極１０４間（拡散層１０２上）には絶縁膜１０５が形成されており、絶縁膜１０５と、浮遊ゲート電極１０４の第２の部分１０４ｂ及び第１の部分１０４ａの上面とを覆うようにゲート間絶縁膜（インターポリ絶縁膜）１０６が形成されている。
【００１４】
制御ゲート電極１０７はインターポリ絶縁膜１０６を介して浮遊ゲート電極１０４の側壁部に形成されている。そして、絶縁膜１０８が制御ゲート電極１０７及びインターポリ絶縁膜１０６を覆うように形成されている。
【００１５】
図１（ａ）のＡ−Ａ′線での水平方向の断面を図１（ｂ）に示す。浮遊ゲート電極１０４の図中左右方向（ビット線方向）の側部にインターポリ絶縁膜１０６を介して制御ゲート電極１０７が形成されている。
【００１６】
浮遊ゲート電極１０４は図中上下方向（ワード線方向）に隣接する浮遊ゲート電極１０４とＳＴＩ構造の素子分離領域１０９により分離されている。なお、図１（ｂ）におけるＢ−Ｂ′線での縦断面が図１（ａ）に相当する。
【００１７】
この不揮発性半導体記憶装置の水平方向断面の全体を図２に示す。１つのセルは２本のワード線（制御ゲート電極）ＷＬ１、ＷＬ２によって電圧が印加される。２本のワード線ＷＬ１、ＷＬ２は端部が互いに接続されており、同じ電圧を印加する。
【００１８】
このような不揮発性半導体記憶装置の読み出し時の印加電圧の一例を図３に示す。読み出し対象セルＣ１の制御ゲート電極に０Ｖ、読み出し非対象セルＣ２、Ｃ３の制御ゲート電極に１０Ｖが印加される。
【００１９】
非対象セルＣ２、Ｃ３間の拡散層１０２ａは、非対象セルＣ２、Ｃ３の制御ゲート電極からの寄生電界成分により電位が持ち上げられる。従って不純物濃度の低い拡散層でも抵抗値が下げられ、オン／オフ判別電流間の電圧差を低減できる。
【００２０】
一方、対象セルＣ１と非対象セルＣ２の間の拡散層１０２ｂは、対象セルＣ１の制御ゲート電極からの寄生電界成分により電位が下げられる。従って、対象セルＣ１の実効的なチャネル長を長くすることができ、短チャネル効果を抑制することができる。
【００２１】
このように逆Ｔ字型の浮遊ゲート電極の両側部に制御ゲート電極を形成することで、制御ゲート電極の印加電圧による寄生電界成分の影響を拡散層電位に与えられ、短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる。
【００２２】
制御ゲート電極の印加電圧による寄生電界成分は、図１（ａ）に示すように、制御ゲート電極１０７の底面のうち浮遊ゲート電極１０４（第１の部分１０４ａ）の上方にない領域（拡散層１０２に対向する領域）の面積が大きい方が、拡散層１０２の電位への影響が大きい。
【００２３】
つまり、図中左右方向（ビット線方向）に隣接する浮遊ゲート電極１０４（又はトンネル絶縁膜１０３）間の距離ｄ１よりも、対向する制御ゲート電極（ワード線）１０７間の距離ｄ２が短い方が好適である。なお、制御ゲート電極１０７は浮遊ゲート電極１０４の第１の部分１０４ａより外側に出ていなくてもよい。
【００２４】
本実施形態による不揮発性半導体記憶装置の製造方法を図４及び図５に示す工程断面図を用いて説明する。各図にはビット線方向に沿った縦断面（ａ）、（ｃ）、（ｅ）、（ｇ）とワード線方向に沿った縦断面（ｂ）、（ｄ）、（ｆ）、（ｈ）を示す。
【００２５】
図４（ａ）、（ｂ）に示すように、シリコン基板１０１上に、例えば熱酸化により形成された膜厚８ｎｍのシリコン酸化膜からなるトンネル絶縁膜１０３を形成する。そして、トンネル絶縁膜１０３上に、例えばＣＶＤ（化学気相成長）法により堆積された膜厚１００ｎｍのポリシリコン膜からなる電荷蓄積膜（浮遊ゲート電極）１０４を形成する。
【００２６】
図４（ｃ）、（ｄ）に示すように、電荷蓄積膜１０４上に、例えばシリコン窒化膜からなる絶縁膜７０１を形成して、所定間隔を空けてビット線方向に沿った帯状にパターニングする。このパターニングした絶縁膜７０１をマスクに電荷蓄積膜１０４、トンネル絶縁膜１０３、及びシリコン基板１０１をＲＩＥ（反応性イオンエッチング）により除去し、溝を形成する。
【００２７】
そしてこの溝に例えばシリコン酸化膜を埋め込んでＳＴＩ構造の素子分離領域１０９を形成する。素子分離領域１０９の平坦化処理により、絶縁膜７０１は除去される。
【００２８】
図４（ｅ）、（ｆ）に示すように、電荷蓄積膜１０４及び素子分離領域１０９上に、例えばシリコン窒化膜からなる絶縁膜８０１を形成して所定間隔を空けてワード線方向に沿った帯状にパターニングする。このパターニングした絶縁膜８０１をマスクに電荷蓄積膜１０４、素子分離領域１０９、及びトンネル絶縁膜１０３をＲＩＥにより除去する。
【００２９】
図４（ｇ）、（ｈ）に示すように、シリコン基板１０１にイオン注入を行い、拡散層１０２を形成する。イオン注入は例えばヒ素をピーク濃度が１×１０１８ｃｍ−３程度となるように行う。
【００３０】
図５（ａ）、（ｂ）に示すように、例えばＴＥＯＳ膜からなる絶縁膜１０５を埋め込み、所定の高さまでエッチバックを行う。
【００３１】
図５（ｃ）、（ｄ）に示すように、電荷蓄積膜１０４のサイドエッチングを行い、電荷蓄積膜１０４を逆Ｔ字型に加工する。その後、絶縁膜８０１を除去する。
【００３２】
図５（ｅ）、（ｆ）に示すように、例えばＣＶＤ法により堆積された膜厚１０ｎｍのシリコン窒化膜からなるインターポリ絶縁膜１０６を形成する。
【００３３】
図５（ｇ）、（ｈ）に示すように、例えばポリシリコン膜を堆積し、エッチバックにより電荷蓄積膜１０４側部にのみ残るようにし、制御ゲート電極１０７を形成する。
【００３４】
このようにして、本実施形態のような逆Ｔ字型の浮遊ゲート電極の側壁部に制御ゲート電極を有する不揮発性半導体記憶装置を製造することができる。
【００３５】
（第２の実施形態）図６に本発明の第２の実施形態による不揮発性半導体記憶装置のビット線方向に沿った縦断面（ａ）及びワード線方向に沿った縦断面（ｂ）を示す。上記第１の実施形態と同様に拡散層２０２間の半導体基板２０１上にトンネル絶縁膜２０３を介して逆Ｔ字型の浮遊ゲート電極２０４が形成されている。インターポリ絶縁膜２０６は浮遊ゲート電極２０４及び絶縁膜２０５を覆うように形成されている。
【００３６】
浮遊ゲート電極２０４は第１の部分２０４ａと第２の部分２０４ｂを有する。ビット線方向の長さは、第１の部分２０４ａはトンネル絶縁膜２０３とほぼ同じであり、第２の部分２０４ｂはそれより短い。
【００３７】
上記第１の実施形態では図１（ａ）に示すように制御ゲート電極１０７がインターポリ絶縁膜１０６を介して浮遊ゲート電極１０４の側壁部に形成されていた。本実施形態では制御ゲート電極２０７はインターポリ絶縁膜２０６を介して浮遊ゲート電極２０４の側部及び上部を覆うように形成される。
【００３８】
これにより、上記第１の実施形態と同様に、制御ゲート電極２０７の印加電圧による寄生電界成分により拡散層電位を持ち上げる又は下げることができるため、短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる。
【００３９】
また、上記第１の実施形態と比較して制御ゲート電極（ワード線）の体積が増加するため、ワード線を低抵抗化できる。
【００４０】
このような不揮発性半導体記憶装置の製造方法を図７及び図８に示す工程断面図を用いて説明する。各図にはビット線方向に沿った縦断面（ａ）、（ｃ）とワード線方向に沿った縦断面（ｂ）、（ｄ）を示す。逆Ｔ字型に加工した電荷蓄積膜（浮遊ゲート電極）２０４の側壁部に制御ゲート電極２０７ａを形成するまでは上記第１の実施形態と同様のため（図４及び図５に相当）、説明を省略する。
【００４１】
図７（ａ）、（ｂ）に示すように、例えばシリコン酸化膜からなる絶縁膜２０８を堆積し、制御ゲート電極２０７ａの上部が露出するように、絶縁膜２０８を加工する。
【００４２】
図７（ｃ）、（ｄ）に示すように、例えばシランガスを用いたエピタキシャル成長により電荷蓄積膜２０４の側部に形成された制御ゲート電極２０７を結合させる。
【００４３】
制御ゲート電極の形成はエピタキシャル成長を用いたものでなくてもよい。例えば、図７（ａ）、（ｂ）に示す工程まで行った後、図８に示すように、例えば１×１０２０ｃｍ−３程度のリン濃度を有するポリシリコン膜２０７ｂ及び絶縁膜１７０１を堆積し、所定間隔を空けてワード線方向に沿った帯状になるように絶縁膜１７０１をパターニングし、これをマスクにしてポリシリコン膜２０７ｂをＲＩＥにより除去するようにしてもよい。
【００４４】
このようにして、本実施形態のような逆Ｔ字型の浮遊ゲート電極の側壁部及び上部を覆う制御ゲート電極を有する不揮発性半導体記憶装置を製造することができる。
【００４５】
（第３の実施形態）図９に本発明の第３の実施形態による不揮発性半導体記憶装置のビット線方向に沿った縦断面（ａ）及びワード線方向に沿った縦断面（ｂ）を示す。半導体基板３０１の表面部にビット線方向に沿って所定間隔を空けて拡散層３０２が形成されている。拡散層３０２間の半導体基板３０１上にはトンネル絶縁膜３０３を介して逆Ｔ字型の浮遊ゲート電極３０４が形成されている。
【００４６】
浮遊ゲート電極３０４は第１の部分３０４ａと第２の部分３０４ｂを有する。ビット線方向の長さは、第１の部分３０４ａはトンネル絶縁膜３０３とほぼ同じであり、第２の部分３０４ｂはそれより短い。
【００４７】
拡散層３０２上には絶縁膜３０５が形成されている。また、ワード線方向に沿って隣接した浮遊ゲート電極３０４間には、ビット線方向に沿って帯状に形成されたＳＴＩ構造の素子分離領域３０９が形成されている。絶縁膜３０５、浮遊ゲート電極３０４、及び素子分離領域３０９を覆うようにインターポリ絶縁膜３０６が形成されている。制御ゲート電極３０７はインターポリ絶縁膜３０６を介して浮遊ゲート電極３０４の側壁部を囲むように形成されている。絶縁膜３０８は制御ゲート電極３０７及びインターポリ絶縁膜３０６を覆うように形成されている。
【００４８】
図９（ｃ）は図９（ａ）、（ｂ）におけるＣ−Ｃ′線における水平方向の断面を示している。図９（ｃ）のＤ−Ｄ′線での縦断面が図９（ａ）に相当し、Ｅ−Ｅ′線での縦断面が図９（ｂ）に相当する。
【００４９】
上記第１の実施形態と同様に、制御ゲート電極３０７が浮遊ゲート電極３０４の側壁部に形成されていることで、制御ゲート電極３０７の印加電圧による寄生電界成分により拡散層電位を持ち上げる又は下げることができるため、短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる。
【００５０】
また、上記第１の実施形態では制御ゲート電極は浮遊ゲート電極のビット線方向の側壁部にのみ形成されているが、本実施形態では、ワード線方向の側壁部にも形成されているため、隣接するセルからの寄生ゲート効果を抑制することができる。また、制御ゲート電極と浮遊ゲート電極のカップリング面積を増やすことができるため、カップリング比を保ったまま浮遊ゲート電極の高さを低くすることができる。
【００５１】
本実施形態による不揮発性半導体記憶装置の製造方法を図１０に示す工程断面図を用いて説明する。各図にはビット線方向に沿った縦断面（ａ）、（ｃ）、（ｅ）、（ｇ）とワード線方向に沿った縦断面（ｂ）、（ｄ）、（ｆ）、（ｈ）を示す。電荷蓄積膜（浮遊ゲート電極）３０４のサイドエッチングを行い、逆Ｔ字型に加工するまでは上記第１の実施形態と同様（図４〜図５（ｃ）、（ｄ）に相当）のため、説明を省略する。
【００５２】
図１０（ａ）、（ｂ）に示すように、素子分離領域３０９のエッチバックを行い、素子分離領域３０９の上面、絶縁膜３０５の上面、電荷蓄積膜３０４の上面及び側面を覆うように、例えばＣＶＤ法により膜厚１０ｎｍで堆積されたシリコン窒化膜からなるインターポリ絶縁膜３０６を形成する。
【００５３】
図１０（ｃ）、（ｄ）に示すように、例えばポリシリコン膜を堆積し、エッチバックにより電荷蓄積膜３０４側部全体にのみ残るようにし、第１の制御ゲート電極３０７ａを形成する。
【００５４】
図１０（ｅ）、（ｆ）に示すように、例えばポリシリコン膜３０７ｂ及び絶縁膜２２０１を堆積し、絶縁膜２２０１を所定間隔を空けてワード線方向に沿った帯状にパターニングする。そして、絶縁膜２２０１をマスクとしてポリシリコン膜３０７ｂをＲＩＥ加工する。
【００５５】
図１０（ｇ）、（ｈ）に示すように、浮遊ゲート電極３０４上方のインターポリ絶縁膜３０６が露出するようにポリシリコン膜３０７ｂを加工し、制御ゲート電極３０７を形成する。その後、制御ゲート電極３０７及びインターポリ絶縁膜３０６を覆う絶縁膜３０８を形成する（図示せず）。
【００５６】
このようにして、本実施形態のような逆Ｔ字型の浮遊ゲート電極の側壁部全体に制御ゲート電極を有する不揮発性半導体記憶装置を形成することができる。
【００５７】
図１０（ｇ）、（ｈ）に示す浮遊ゲート電極３０４上方のインターポリ絶縁膜３０６を露出するＲＩＥ工程を省略してもよい。この場合、図１０（ｅ）、（ｆ）に示すように、制御ゲート電極は逆Ｔ字型の浮遊ゲート電極の側壁部全体及び上部に形成される。このような構造にすることで制御ゲート電極と浮遊ゲート電極のカップリング面積をさらに増やすことができ、カップリング比を保ったまま浮遊ゲート電極の高さをさらに低くすることができる。
【００５８】
（第４の実施形態）本発明の第４の実施形態による不揮発性半導体記憶装置の水平方向断面の全体を図１１に示す。本実施形態による不揮発性半導体記憶装置は、図２に示す上記第１の実施形態による不揮発性半導体記憶装置における２本のワード線ＷＬ１、ＷＬ２の端部を切断し、各々に異なる電圧を印加できるようになっている。つまり、各浮遊ゲート電極が、異なる電圧を印加可能な２つの制御ゲート電極を有する構成になっている。
【００５９】
このような不揮発性半導体記憶装置の読み出し時の印加電圧の一例を図１２（ａ）に示す。読み出し対象セルＣ１の制御ゲート電極４０７に０Ｖ、読み出し非対象セルＣ２の読み出し対象セルＣ１側の制御ゲート電極に３Ｖ、セルＣ３側の制御ゲート電極に９Ｖ、セルＣ３の制御ゲート電極に６Ｖが印加される。なお、読み出し電圧Ｖｒｅａｄ＝６Ｖである。
【００６０】
ここで、セルＣ１とセルＣ２の間の絶縁膜４０８ａにかかる電圧は３Ｖとなる。上記第１の実施形態のように各セルの２つの制御ゲート電極に同じ電圧が印加される場合、図１２（ｂ）に示すように、読み出し対象セルＣ１の制御ゲート電極と読み出し非対象セルＣ２の制御ゲート電極との間の絶縁膜１０８ａには６Ｖの電圧がかかる。
【００６１】
つまり、本実施形態による不揮発性半導体記憶装置は、読み出し対象セルの制御ゲート電極と読み出し非対象セルの制御ゲート電極との間に形成される絶縁膜にかかる電圧を低減することができ、絶縁膜破壊を防止することができる。
【００６２】
例えば、読み出し電圧Ｖｒｅａｄ＝６Ｖで、制御ゲート電極に０Ｖ〜１１Ｖまで１Ｖ刻みで電圧を印加できる場合、図１３に示すように、対向する制御ゲート電極間の電位差が小さく、かつ制御ゲート電極に印加される電圧が読み出し対象セル側から徐々にＶｒｅａｄに近づくように印加することが好適である。
【００６３】
このように、本実施形態による不揮発性半導体記憶装置は短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる。また、対向する制御ゲート電極間の絶縁膜破壊を防止し、信頼性をさらに向上することができる。
【００６４】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば、図１４に示すように逆Ｔ字型の浮遊ゲート電極上に絶縁膜２８０１を設けるような構成にしてもよい。浮遊ゲート電極のサイドエッチングを行う際にマスクとして用いた絶縁膜を剥離せず、残しておくことで、このような構造になる。
【００６５】
このような構造にすることで、浮遊ゲート電極の上端部において、制御ゲート電極からの電気力線の集中によるインターポリ絶縁膜のリークや破壊を防止することができる。
【００６６】
また、上記第２の実施形態では、図１５に示すように、浮遊ゲート電極上方の制御ゲート電極をＮｉ、Ｔｉ、ＮｉＰｔ等の金属を用いてシリサイド化してもよい。ワード線をさらに低抵抗化することができる。
【００６７】
また、上記実施形態では制御ゲート電極にポリシリコン膜を用いていたが、金属を用いてもよい。これにより、浮遊ゲート電極の側壁部に形成される制御ゲート電極が微細化しても空乏化しない。
【００６８】
インターポリ絶縁膜にはシリコン窒化膜でなく、多層膜やＨｉｇｈ−ｋ膜を用いてもよい。
【００６９】
図１６に示すように、拡散層の形成と共に、ｈａｌｏを形成するようにしてもよい。ソース・ドレイン間のリーク電流を効率的に抑制することができる。
【００７０】
また、半導体基板表面部に拡散層を形成しなくてもよい。
【００７１】
また、ＳＯＩ（Silicon On Insulator）基板や部分ＳＯＩ基板（部分的にＳＯＩとなっている基板）を用いてもよい。このような基板を用いることで短チャネル効果をさらに抑制することができる。従って、セル部の基板濃度を低濃度化することができ、結果として閾値電圧のばらつきを抑制することができる。
【００７２】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態による不揮発性半導体記憶装置の断面図。
【図２】同第１の実施形態による不揮発性半導体記憶装置の水平方向の断面図。
【図３】同第１の実施形態による不揮発性半導体記憶装置の読み出し時の印加電圧の一例を示す図。
【図４】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図。
【図５】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図。
【図６】第２の実施形態による不揮発性半導体記憶装置の縦断面図。
【図７】同第２の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図。
【図８】同第２の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図。
【図９】第３の実施形態による不揮発性半導体記憶装置の断面図。
【図１０】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図。
【図１１】第４の実施形態による不揮発性半導体記憶装置の水平方向の断面図。
【図１２】同第４の実施形態による不揮発性半導体記憶装置の読み出し時の印加電圧の一例を示す図。
【図１３】同第４の実施形態による不揮発性半導体記憶装置の読み出し時の印加電圧の一例を示す図。
【図１４】変形例による不揮発性半導体記憶装置の縦断面図。
【図１５】変形例による不揮発性半導体記憶装置の縦断面図。
【図１６】変形例による不揮発性半導体記憶装置の縦断面図。
【符号の説明】
【００７４】
１０１  半導体基板、１０２  拡散層、１０３  トンネル絶縁膜、１０４  浮遊ゲート電極、１０６  インターポリ絶縁膜、１０７  制御ゲート電極、１０５、１０８  絶縁膜
【図１】
2009135373.tif 000003
【図２】
2009135373.tif 000004
【図３】
2009135373.tif 000005
【図４】
2009135373.tif 000006
【図５】
2009135373.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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