(57)【要約】【課題】ゲート絶縁耐圧特性に優れ、高性能化、及び高信頼性化を実現する薄膜トランジスタ基板を提供すること。【解決手段】本発明に係る薄膜トランジスタ基板は、チャネル領域よりもソース領域側にある半導体層表面外周の内側に形成されたソース側凹部と、チャネル領域よりもドレイン領域側にある半導体層表面外周の内側に形成されたドレイン側凹部とを備える。そして、半導体層表面に段差構造が形成されないように、ソース側凹部、及びドレイン側凹部に導電薄膜が埋設されている。導電薄膜は、少なくともコンタクトホールの開口領域に配設されている。【選択図】図４
2009224396.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域を備える半導体層と、
前記チャネル領域よりも前記ソース領域側にある表面外周の内側に形成されたソース側凹部と、
前記チャネル領域よりも前記ドレイン領域側にある表面外周の内側に形成されたドレイン側凹部と、
前記半導体層表面に段差構造が形成されないように、前記ソース側凹部、及び前記ドレイン側凹部に埋設された導電薄膜と、
前記半導体層の上層に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、
前記ゲート電極より上層に、絶縁層を介して配設された電極層と、
前記電極層と前記導電薄膜とが電気的に接続されるように配設されたコンタクトホールと、を備え、
前記導電薄膜は、少なくとも前記コンタクトホールの開口領域に配設されている薄膜トランジスタ基板。
【請求項２】
前記半導体層の側壁は、テーパ形状であることを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記導電薄膜は、チャネル領域との離間距離が０．５μｍ以上であることを特徴とする請求項１又は２に記載の薄膜トランジスタ基板。
【請求項４】
前記半導体層は、前記ドレイン領域から延在されたドレイン延在領域を備え、
前記ドレイン側凹部は、前記ドレイン領域から前記ドレイン延在領域に亘って形成されていることを特徴とする請求項１，２、又は３に記載の薄膜トランジスタ基板。
【請求項５】
前記ドレイン延在領域に形成された前記ドレイン側凹部に埋設された前記導電薄膜は、前記ゲート電極より上層に形成された前記電極層と、コンタクトホールを介して接続されていることを特徴とする請求項４に記載の薄膜トランジスタ基板。
【請求項６】
前記ドレイン延在領域に形成された前記ドレイン側凹部に埋設された導電薄膜の少なくとも一部を保持容量の下部容量電極とすることを特徴とする請求項４に記載の薄膜トランジスタアレイ基板。
【請求項７】
基板上に半導体層を形成し、
前記半導体層表面のチャネル領域を除く領域であって、前記半導体層表面の外周の内側に相当する領域に凹部を形成し、
前記半導体層表面に段差構造が形成されないように、前記凹部に導電薄膜を埋設し、
前記半導体層、及び前記導電薄膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極より上層に絶縁層を形成し、
前記絶縁層から、前記導電薄膜が露出するようにコンタクトホールを形成し、
前記絶縁層の上層に、前記コンタクトホールを介して前記導電薄膜と電気的に接続される電極層を形成する薄膜トランジスタ基板の製造方法。
【請求項８】
請求項１〜６のいずれか1項に記載の薄膜トランジスタ基板が搭載された表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板、及び薄膜トランジスタ基板の製造方法に関する。さらに、この薄膜トランジスタ基板が搭載された液晶表示装置、ＥＬ表示装置等の表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型パネルの一つであり低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタ等において広く用いられている。また、ＴＶ用途としても広く用いられ、従来のブラウン管に取って代わろうとしている。
【０００３】
近年の液晶表示装置の主流は、複数の信号線と複数の走査線が格子状に配置され、信号線と走査線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）が形成されたアクティブマトリクス型のものである。アクティブマトリクス型は、一般にパッシブマトリクス型より画質が優れており、液晶表示装置の他、有機ＥＬ表示装置等の表示装置においても主流となっている。
【０００４】
表示装置の用途や要求性能に応じて、ＴＦＴの構造や材料が適宜選択されている。ＴＦＴの構造としては、ボトムゲート型（逆スタガ型）やトップゲート型（スタガ型）等のＭＯＳ（Metal Oxide Semiconductor）構造が多く採用されている。ＴＦＴを構成する半導体膜としては、非晶質シリコン薄膜や多結晶シリコン（ポリシリコン）薄膜等がある。
【０００５】
チャネル活性層として多結晶シリコン薄膜を用いたＴＦＴは、電子移動度が高い。多結晶シリコン薄膜を活用することにより、アクティブマトリクス型の表示装置の飛躍的な高性能化が進んでいる。多結晶シリコン薄膜を用いたＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。
【０００６】
液晶表示装置において、画素ごとのスイッチング素子として多結晶シリコン薄膜を用いた場合には、その容量を小さくすることができるだけでなく、ドレイン側に接続されるストレージキャパシタの面積も縮小することができる。このため、高解像度で高開口率の液晶表示装置を実現することができる。
【０００７】
有機ＥＬ表示装置は、ＥＬ層を挟持する一対の電極間に電流を流すことによってＥＬ層を発光させる、いわゆる自発光型の表示装置である。このため、有機ＥＬ表示装置は、液晶表示装置に比してコントラストや視野角依存性、応答速度等の点において優れており、高性能表示装置として適用が拡大されている。
【０００８】
アクティブ型有機ＥＬ表示装置の画素内に配設された画素処理信号回路には、非晶質シリコン薄膜や多結晶シリコン薄膜を用いた半導体膜が適用される。多結晶シリコン薄膜を用いたＴＦＴは、電子移動度が高く、長時間電流を流した際に発生するトランジスタの閾電圧シフトの発生も小さいので、広く適用されている。また、多結晶シリコン薄膜を用いたＴＦＴは、画素信号処理回路を制御する周辺回路部にも適用することができる。
【０００９】
図１０は、特許文献１に記載のＬＴＰＳ（Low Temperature Poly Silicon）−ＴＦＴの切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向に沿って切断した断面構造を示している。図１０に示すＴＦＴは、ガラス等の透明な絶縁基板からなる基板１０１上に、下地膜１０２が形成されている。下地膜１０２の上には、ポリシリコンから成る多結晶半導体層（以下、「半導体層」とも云う）１１０が島状に形成されている。この半導体層１１０は、ソース領域１１１及びドレイン領域１１３、及びこれらの領域間に配置されたチャネル領域１１２によって構成される。
【００１０】
ソース領域１１１及びドレイン領域１１３の上層には、金属導電層１２０が形成されている。そして、この金属導電層１２０を覆うようにゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４を介してチャネル領域１１２の対面にゲート電極１３１が形成されている。
【００１１】
ゲート電極１３１上には、このゲート電極１３１及びゲート絶縁膜１０４を覆うように、層間絶縁膜１０５が形成されている。そして、層間絶縁膜１０５及びゲート絶縁膜１０４を貫通して半導体層１１０のソース領域１１１の直上に設けられた金属導電層１２０、及びドレイン領域１１３の直上に設けられた金属導電層１２０表面が露出するコンタクトホール１５６が設けられている。そして、層間絶縁膜１０５の上層に信号配線（電極層）１４０が形成され、この信号配線１４０は、半導体層１１０のソース領域１１１及びドレイン領域１１３の直上層に形成された金属導電層１２０とコンタクトホール１５３を介して電気的に接続されている。
【特許文献１】特開２００７−１７３６５２号公報  第１図、第５−６頁
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１によれば、信号配線１４０がコンタクトホール１５３を介して金属導電層１２０と接続されているため、多結晶半導体層のソース、ドレイン領域との間で良好なコンタクト抵抗を得ることができる。その結果、表示特性を向上させることができる。しかしながら、近時においては、表示装置の周辺回路部にデータ処理回路やタイミングコントローラ、ＣＰＵを盛り込むなどの高集積化に対する要望が益々高まっている。このため、極めて高い回路密度が必要となってきている。そして、このような要求を満足させるためには、薄膜トランジスタのさらなる高性能化、及び高信頼性化が必要となってきている。そのため、ゲート絶縁耐圧を向上させることが望まれている。
【００１３】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、ゲート絶縁耐圧特性に優れ、高性能化、及び高信頼性化を実現する薄膜トランジスタ基板、及びこの薄膜トランジスタ基板を搭載した表示装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る薄膜トランジスタ基板は、チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域を備える半導体層と、前記チャネル領域よりも前記ソース領域側にある表面外周の内側に形成されたソース側凹部と、前記チャネル領域よりもドレイン領域側にある表面外周の内側に形成されたドレイン側凹部と、前記半導体層表面に段差構造が形成されないように、前記ソース側凹部、及び前記ドレイン側凹部に埋設された導電薄膜と、前記半導体層の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、前記ゲート電極より上層に、絶縁層を介して配設された電極層と、前記電極層と前記導電薄膜とが電気的に接続されるように配設されたコンタクトホールと、を備えるものである。そして、前記導電薄膜は、少なくとも前記コンタクトホールの開口領域に配設されているものである。
【００１５】
本発明に係る薄膜トランジスタ基板の製造方法は、基板上に半導体層を形成し、前記半導体層表面のチャネル領域を除く領域であって、前記半導体層表面の外周の内側に相当する領域に凹部を形成し、前記半導体層表面に段差構造が形成されないように、前記凹部に導電薄膜を埋設し、前記半導体層、及び前記導電薄膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極より上層に絶縁層を形成し、前記絶縁層から、前記導電薄膜が露出するようにコンタクトホールを形成し、前記絶縁層の上層に、前記コンタクトホールを介して前記導電薄膜と電気的に接続される電極層を形成するものである。
【発明の効果】
【００１６】
本発明によれば、ゲート絶縁耐圧特性に優れ、高性能化、及び高信頼性化を実現する薄膜トランジスタ基板、及びこの薄膜トランジスタ基板を搭載した表示装置を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１８】
［実施形態１］
本実施形態１に係る表示装置は、スイッチング素子としてトップゲート型のＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型の表示装置である。ここでは、表示装置の一例として透過型の液晶表示装置について説明する。図１は、本実施形態１に係る液晶表示装置６０の構成を示す断面図であり、図２は、ＴＦＴ基板の構成を示す平面図である。なお、説明の便宜上、図２においては対向基板等の図示を省略している。
【００１９】
液晶表示装置６０は、図１に示すように、液晶表示パネル６１とバックライト６２を備えている。液晶表示パネル６１は、入力される表示信号に基づいて画像表示を行うように構成されている。バックライト６２は、液晶表示パネル６１の反視認側に配置されており、液晶表示パネル６１を介して視認側へ光を照射するように構成されている。バックライト６２は、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
【００２０】
液晶表示パネル６１は、図１及び図２に示すように、薄膜トランジスタ基板（以下、「ＴＦＴ基板」という）６３、対向基板６４、シール材６５、液晶６６、スペーサ６７、ゲート配線（走査線）３３、ソース配線（信号線）４３、対向電極６８、配向膜６９、偏光板７０、ゲートドライバＩＣ７１、ソースドライバＩＣ７２等を備えている。
【００２１】
ＴＦＴ基板６３には、図２に示すように、矩形状に形成された表示領域８０と、この外側に枠状に形成された額縁領域８１を有する。表示領域８０には、複数のゲート配線３３と複数のソース配線４３が形成されている。ゲート配線３３は、図２中の横方向に延在し、縦方向に複数並設されている。ソース配線４３は、ゲート配線３３と絶縁層（不図示）を介して交差するように、図２中の縦方向に延在し、横方向に複数並設されている。
【００２２】
ゲート配線３３とソース配線４３の交差点付近には、マトリクス状に薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）９１が設けられている。そして、隣接するゲート配線３３とソース配線４３とで囲まれた領域に、画素電極（不図示）が形成され、この領域が画素９０として機能する。ＴＦＴ９１を構成するゲート、ソース、及びドレインは、それぞれゲート配線３３、ソース配線４３及び画素電極に接続されている。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。この複数の画素９０が形成されている領域が、表示領域８０である。
【００２３】
液晶表示パネル６１は、図１に示すように、互いに対向配置されるＴＦＴ基板６３及び対向基板６４と、両基板を接着するシール材６５とで囲まれる空間に、液晶６６が封入されている。両基板の間は、スペーサ６７によって、所定の間隔となるように維持されている。ＴＦＴ基板６３及び対向基板６４としては、例えば、光透過性のあるガラス、ポリカーボネート、アクリル樹脂などの絶縁基板が用いられる。
【００２４】
ＴＦＴ基板６３において、上述した各電極及び配線等の上には配向膜６９が形成されている。一方、対向基板６４のＴＦＴ基板６３に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極６８、配向膜６９等が形成されている。また、ＴＦＴ基板６３及び対向基板６４の外側の面にはそれぞれ、偏光板７０が貼着されている。
【００２５】
ＴＦＴ基板６３の額縁領域８１には、図２に示すように、ゲートドライバＩＣ７１及びソースドライバＩＣ７２が設けられている。ゲート配線３３は、表示領域８０から額縁領域８１まで延設されている。そして、ゲート配線３３は、ＴＦＴ基板６３の端部で、ゲートドライバＩＣ７１に接続される。ソース配線４３も同様に表示領域８０から額縁領域８１まで延設されている。そして、ソース配線４３は、ＴＦＴ基板６３の端部で、ソースドライバＩＣ７２と接続される。ゲートドライバＩＣ７１の近傍には、第１の外部配線７３が配設されている。また、ソースドライバＩＣ７２の近傍には、第２の外部配線７４が配設されている。第１の外部配線７３、第２の外部配線７４は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００２６】
外部からの各種信号は、第１の外部配線７３を介してゲートドライバＩＣ７１に、第２の外部配線７４を介してソースドライバＩＣ７２に供給される。ゲートドライバＩＣ７１は、外部からの制御信号に基づいてゲート信号（走査信号）をゲート配線３３に供給する。このゲート信号によって、ゲート配線３３が順次選択されることになる。ソースドライバＩＣ７２は、外部からの制御信号や表示データに基づいて、表示信号をソース配線４３に供給する。これにより、表示データに応じた表示電圧を各画素電極に供給することができる。
【００２７】
なお、ここでは、ゲートドライバＩＣ７１とソースドライバＩＣ７２は、ＣＯＧ（Chip On Glass）技術を用いて、ＴＦＴ基板６３上に直接実装したが、この構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）によりドライバＩＣをＴＦＴ基板６３に接続してもよい。
【００２８】
上記構成の液晶表示装置６０は、例えば以下のように駆動する。走査信号が、ゲートドライバＩＣ７１から各ゲート配線３３に供給される。各走査信号によって、１つのゲート配線３３に接続されているすべてのＴＦＴ９１が同時にオンとなる。一方、表示信号は、ソースドライバＩＣ７２から各ソース配線４３に供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極６８との電位差に応じて、画素電極と対向電極６８間の液晶の配列が変化する。これにより、液晶表示パネル６１を透過する光の透過量が変化する。このように、画素９０毎に表示電圧を変えることによって、所望の画像を表示することができる。
【００２９】
次に、ＴＦＴ基板６３の詳細な構成について詳細に説明する。図３は、ＴＦＴ基板６３に形成されたＴＦＴ９１近傍の構成を示す上面図である。また、図４は、図３のＩＶ−ＩＶ切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向（図３中のＸ方向）に沿って切断した断面構造を示している。ＴＦＴ９１のチャネル活性層としては、結晶性シリコンである低温ポリシリコンを用いている。
【００３０】
ＴＦＴ基板６３は、図３及び図４に示すように、絶縁性基板１、第1下地膜２、第２下地膜３、能動素子として機能する半導体層たる多結晶半導体層１０、導電薄膜２０、ゲート絶縁膜４、ゲート電極３１、絶縁層として機能する層間絶縁膜５、及び電極層として機能する第1電極層４０、ソース電極４１、ドレイン電極４２、接続電極４４、第1コンタクトホール５６、第２コンタクトホール５７、第３コンタクトホール５８等を有している。なお、説明の便宜上、図３においては、多結晶半導体層１０の形状を容易に観察することができるようにゲート絶縁膜４、層間絶縁膜５、ソース電極４１、ドレイン電極４２、接続電極４４等の図示を省略し、コンタクトホールの形成位置のみを示した。
【００３１】
絶縁性基板１は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。絶縁性基板１上には、第1下地膜２、第２下地膜３がこの順に形成されている。これらの下地膜としては、例えば、透過性絶縁膜であるシリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ２膜）を用いることができる。下地膜は２層構造に限られず、単層構造又は３層以上の多層構造であってもよい。
【００３２】
多結晶半導体層１０は、下地膜２の上層に島状に形成されている（図４参照）。多結晶半導体層１０は、端部がテーパ形状となっている。このため、多結晶半導体層１０上に成膜されたゲート絶縁膜４が良好に被覆されている。従って、絶縁破壊等の不良を十分抑制することができ、ＴＦＴ９１の信頼性の向上に寄与している。
【００３３】
本実施形態１においては、多結晶半導体層１０として非晶質シリコン（ａ−Ｓｉ）膜にレーザー光を照射することにより形成されたポリシリコン（ｐ−Ｓｉ）膜を用いる。多結晶半導体層１０には、ソース領域１１、チャネル領域１２、ドレイン領域１３、ドレイン延在領域１４がある。ソース領域１１及びドレイン領域１３は、チャネル領域１２を挟むように対向配置されている。ソース領域１１の上層には、第1コンタクトホール５６が形成され、ドレイン領域１３の上層には、第２コンタクトホール５７が形成されている。ドレイン延在領域１４の上層には、第３コンタクトホール５７が形成されている。
【００３４】
多結晶半導体層１０の表面には、図４に示すように、チャネル領域よりもソース領域側にある半導体層表面外周の内側、及びチャネル領域よりもドレイン領域側にある半導体層表面外周の内側に、それぞれ凹部が形成されている。ここで、ソース領域１１に形成されている凹部をソース側凹部５１とし、ドレイン領域１３からドレイン延在領域１４に亘って形成されている凹部をドレイン側凹部５２とする。凹部は、導電薄膜２０を埋設させるために形成されている。
【００３５】
ソース側凹部５１及びドレイン側凹部５２には、半導体層表面に段差構造が形成されないように導電薄膜２０が埋設されている。すなわち、多結晶半導体層１０の表面と、導電薄膜２０の表面とが略同一平面となるように、導電薄膜２０が埋設されている。ここで、ソース側凹部５１に埋設されている導電薄膜２０をソース側−導電薄膜２１、ドレイン側凹部５２に埋設されている導電薄膜２０をドレイン側−導電薄膜２２とする。
【００３６】
ソース側凹部５１は、凹部の側壁部がソース領域１１の端部より内側となるように設ける。すなわち、図３に示すように、平面視上、ソース領域１１の内側にソース側−導電薄膜２１が埋設されるようにする。これにより、多結晶半導体層１０の外周側面部のテーパ形状を良好に保持することができる。
【００３７】
ここで、チャネル領域１２と、ソース側凹部５１に埋設されるソース側−導電薄膜２１との離間距離をＬ１、チャネル領域１２の反対側にあるソース領域１１上面の端辺と、ソース側−導電薄膜２１との離間距離をＬ２とする。同様に、チャネル幅方向（図３中のＹ方向）のソース領域１１上面の端辺と、ソース側−導電薄膜２１との離間距離を、図３に示すようにＬ３，Ｌ４とする。
【００３８】
ソース側−導電薄膜２１とチャネル領域１２との離間距離Ｌ１は、０．５μｍ以上とすることが好ましい。ゲート電極３１の端部との位置を０．５μｍ以上とすることにより、リーク電流の発生を阻止して、ＴＦＴ特性が低下することを防止することができる。離間距離Ｌ１は、１μｍ以上とすることがより好ましい。
【００３９】
ソース領域１１上面の端辺と、ソース側−導電薄膜２１との離間距離Ｌ２、Ｌ３，及びＬ４は、特にその下限は限定されないが、ゲート絶縁耐圧をより効果的に向上させるために、多結晶半導体層１０の端部側壁がテーパ形状を良好に形成可能な範囲とすることが好ましい。なお、Ｌ２、Ｌ３及びＬ４を０とした場合、すなわち、導電薄膜２０が多結晶半導体層１０の側壁に露出する構造とした場合には、導電薄膜２０の側壁は絶縁性基板１に対して略直角なストレート形状となる。このため、ゲート絶縁膜４の被覆性が低下する恐れがある。
【００４０】
同様にして、ドレイン側凹部５２は、凹部の側壁部がドレイン領域１３の端部より内側になるように設ける。すなわち、図３に示すように、平面視上、ドレイン領域１３及びドレイン延在領域１４の内側にドレイン側−導電薄膜２１が埋設されるようにする。これにより、多結晶半導体層の側面部のテーパ形状を良好に保持することができる。ドレイン側−導電薄膜２２についても、ソース−導電薄膜２１にて説明した離間距離Ｌ１−Ｌ４を適用することが好ましい。なお、ドレイン側−導電薄膜２２とソース−導電薄膜２１とにおいて、離間距離Ｌ１−Ｌ４は、必ずしも同一に設定する必要はなく、独立に設定することができる。
【００４１】
ソース側−導電薄膜２１、ドレイン側−導電薄膜２２は、少なくともコンタクトホールの開口部から露出する位置に配設する。換言すると、少なくともコンタクトホールの開口領域から露出する領域には、ソース側凹部５１、ドレイン側凹部５２を設ける。ソース電極４１、ドレイン電極４２、及び接続電極４４とのコンタクトを、導電薄膜２０を介して行うことにより、コンタクト抵抗を良好に保つことができる。
【００４２】
ゲート絶縁膜４は、多結晶半導体層１０、導電薄膜２０、及び下地膜２を被覆するように形成されている。ゲート絶縁膜４は、単層構造としてもよいし、複数層からなる積層構造としてもよい。
【００４３】
ゲート電極３１は、ゲート絶縁膜４の上層であって、多結晶半導体層１０のうちのチャネル領域１２と対向配置する領域に形成される。ゲート電極３１と同一のレイヤに前述したゲート配線３３が形成されている。ゲート電極３１は、ゲート配線３３から多結晶半導体層１０の上部まで延設された領域であり、ゲート配線３３（図２、図３参照）を介して、ゲート電極３１にゲート信号が入力されるように構成されている。
【００４４】
層間絶縁膜５は、ゲート電極３１、及びゲート絶縁膜４を覆うように形成されている。層間絶縁膜５の表面からは、ソース側−導電薄膜２１表面まで貫通する第1コンタクトホール５６が形成されている。同様に、第２コンタクトホール５７、第３コンタクトホール５８が、層間絶縁膜５の表面から、ドレイン側−導電薄膜２２表面まで形成されている。
【００４５】
第1電極層４０は、層間絶縁膜５上に形成されている。ソース電極４１、ドレイン電極４２、接続電極４４は、この第1電極層４０により構成されている。また、ソース配線４３は、この第1電極層４０により構成されている。ソース配線４３から延在され、第1コンタクトホール５６を介してソース領域１１（ソース側−導電薄膜２１）と接続される第1電極層４０がソース電極４１として機能する。また、第２コンタクトホール５７を介してドレイン領域１３（ドレイン側−導電薄膜２２）と接続される第1電極層４０がドレイン電極４２として機能する。さらに、第３コンタクトホール５８を介して、ドレイン延在領域１４（ドレイン側−導電薄膜２２）と接続される第1電極層４０が、接続電極４４として機能する。以上の構成により、ＴＦＴ９１が構成されている。
【００４６】
ソース領域１１、ドレイン領域１２に一様に電圧を印加する観点からは、ソース側−導電薄膜２１及びドレイン側−導電薄膜２１は、チャネル幅方向（図３中のＹ方向）のエッジ近傍領域を除いた領域に亘って形成することが好ましい。また、ソース側−導電薄膜２１とドレイン側−導電薄膜２２との対向距離を略一定に保つことがより好ましい。これにより、チャネル幅方向に亘って均一な電圧をより効果的に印加することができる。
【００４７】
上記特許文献１に記載のＴＦＴにおいては、図１０に示すように、多結晶半導体層１１０に上記ドレイン延在領域１４が設けられていない。そして、導電薄膜１２０は、多結晶半導体層１１０のドレイン領域１１３の上層から、多結晶半導体層１１０の側壁部、さらには下地膜１０２の上層に亘る領域に被覆されている。すなわち、導電薄膜１２０は、段差構造を有している。また、第３コンタクトホール１５８の下層には、導電薄膜１２０が形成され、その下層には多結晶半導体層１１０が形成されていない。
【００４８】
一方、本実施形態１に係るＴＦＴにおいては、第３コンタクトホール５８の下層まで多結晶半導体層１０を延在させ、かつ、導電薄膜２０を多結晶半導体層１０に設けた凹部に埋設するように形成している。さらに、導電薄膜２０と多結晶半導体層との表面が略同一となるようにしている。これにより、多結晶半導体層１０と導電薄膜２０との段差構造をなくすことができる。このため、これらの上層に形成するゲート絶縁膜の被覆性を高めることができる。その結果、ゲート絶縁耐圧特性に優れ、高性能化及び高信頼性化を実現する薄膜トランジスタ基板を提供することができる。また、導電薄膜２０自体の段差構造もないので、導電薄膜２０の成膜をより信頼性高く行うことができる。
【００４９】
次に、上記のように構成された薄膜トランジスタの製造方法について説明する。図５及び図６は、ＴＦＴ９１の製造方法を説明するための製造工程図である。はじめに、図６（ａ）に示すように、絶縁性基板１上に第１下地膜２、第２下地膜３を形成する。本実施形態１においては、絶縁性基板１上にＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法により、第１下地膜２としてＳｉＮ膜を成膜し、その上に第２下地膜３としてＳｉＯ２膜を成膜する。ＳｉＮ膜の膜厚は、例えば、４０〜６０ｎｍ、ＳｉＯ２膜の膜厚は例えば、１８０〜２２０ｎｍとすることができる。なお、これらの下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではない。また、下地膜を設けなくてもよい。
【００５０】
次に、第２下地膜３の上層に非晶質半導体層９をプラズマＣＶＤ法により形成する。本実施形態１においては、非晶質半導体としてアモルファスシリコン（Ｓｉ）膜を用いた。アモルファスシリコン膜は、好ましくは３０〜１００ｎｍ、より好ましくは６０〜８０ｎｍの膜厚に成膜する（図５（ａ）参照）。これら下地膜及び非晶質半導体層９は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロン（Ｂ）などの汚染物質が各膜の界面に取り込まれることを防止することができる。
【００５１】
なお、非晶質半導体層９の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体層９の膜中に、多量に含有された水素を低減するためである。本実施形態１では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体層９を成膜した基板を４５分間保持した。このような処理により、非晶質半導体層９を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体層９表面の荒れを抑制することが可能となる。以上の工程により、図５（ａ）に示す構成となる。
【００５２】
続いて、非晶質半導体層９表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体層９に対して窒素などのガスを吹き付けながら、非晶質半導体層９の上からレーザー光を照射する。レーザー光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体層９に照射される。本実施形態１では、レーザー光としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザーの第２高調波の代わりに、エキシマレーザーを用いることもできる。非晶質半導体層９に窒素を吹き付けながらレーザー光照射を行うことにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態１においては、結晶表面の平均粗さＲａを３ｎｍ以下にまで小さくしている。非晶質半導体層９にレーザー光を照射することにより、アモルファスシリコン膜を溶融、冷却、固化し、多結晶半導体層１０が形成される。
【００５３】
次に、多結晶半導体層１０の表面であって、かつ、ソース領域１１となる領域の前述した所定の位置にソース側凹部５１を形成する。同様にして、多結晶半導体層１０の表面であって、かつ、ドレイン領域１３及びドレイン延在領域１４の前述した所定の位置にドレイン側凹部５２を形成する。具体的には、スピンコートによって感光性樹脂であるレジストの塗膜を形成し、公知の写真製版工程により凹部を形成したい位置以外の領域がレジストで被覆されるようにパターン形成を行う（不図示）。
【００５４】
その後、レジストパターンで被覆されていない領域の多結晶半導体層１０を、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層１０を２０ｎｍ削ることにより凹部を形成する。次いで、レジストパターンを除去することにより、図５（ｂ）に示すような凹部構造を有する多結晶半導体層１０を得る。多結晶半導体層１０の削り量（凹部深さ）は、３０ｎｍ以下とすることが好ましい。より好ましくは、２５ｎｍ以下である。その理由は、後述する。
【００５５】
次いで、導電薄膜２０をスパッタリング法等により成膜する。多結晶半導体層１０の削り量（凹部深さ）と、導電薄膜の膜厚は、図５（ｃ）に示すように、略同一とする必要がある。導電薄膜としては、Ｃｒ、Ｍｏ，Ｗ，Ｔａあるいはこれらを主成分とする合金膜等を好適に用いることができる。本実施形態１では、Ｍｏ膜をおよそ２０ｎｍの膜厚とし、ＤＣマグネトロンを用いたスパッタリング法により形成した。導電薄膜２０の膜厚は、上記凹部深さと同様に３０ｎｍ以下とすることが好ましい。より好ましくは２５ｎｍ以下である。導電薄膜２０の膜厚が３０ｎｍを超えると、後述する不純物イオンドーピングの際に、導電薄膜２０がマスクとして機能してしまう恐れがある。すなわち、導電薄膜の下層に位置する多結晶半導体層１０に不純物イオンが十分に到達できず、導電薄膜２０と多結晶半導体層１０とのオーミック性コンタクトが得られなくなってしまう恐れがある。
【００５６】
導電薄膜２０の膜厚の下限は、特に限定されない。導電薄膜２０のシート抵抗は、多結晶半導体層１０のシート抵抗（数ｋΩ／□）よりも二桁程度小さいので、導電薄膜２０が僅かにでも成膜されていればソース領域及びドレイン領域に所望の電圧を確実に印加することができる。但し、導電薄膜２０としてＭｏ、若しくはＷ等を用いた場合、コンタクトホール形成時に用いられるドライエッチングのガス（例えば、ＣＦ４／Ｏ２やＣＨＦ３／Ｏ２／Ａｒガス）により導電薄膜が少なからずエッチングされてしまう。コンタクトホール底部の導電薄膜２０が除去されてしまうと、ソース領域及びドレイン領域に所望の電圧を確実に印加することができなくなってしまう。このため、導電薄膜２０の膜厚は、上記オーバーエッチングによる削れ量を見越した膜厚とする必要がある。かかる観点からエッチング選択性を考慮して、導電薄膜２０の膜厚を１０ｎｍ以上とすることが好ましい。すなわち、多結晶半導体層１０の削り量（凹部深さ）を１０ｎｍ以上とすることが好ましい。
【００５７】
続いて、導電薄膜２０上に感光性樹脂であるレジストをスピンコート等により塗布し、塗布したレジストを露光・現像等の一連の写真製版法により所望の形状にパターニングする（不図示）。ここでは、多結晶半導体層の凹部領域のみにレジストパターンが被覆するようにパターニングを行う。続いて、導電薄膜２０をエッチングし、フォトレジストパターンを除去する。一連の工程により、導電薄膜２０がソース側凹部５１、ドレイン側凹部５２に埋設し、かつ、導電薄膜２０の表面と多結晶半導体層１０の表面が略一致するようにすることができる。本実施形態１においては、燐酸及び硝酸を混合した薬液を用いてウエットエッチング法により、不用部の導電薄膜２０を除去する。次いで、レジストパターンを除去する。これにより、多結晶半導体層１０表面と、導電薄膜２０の表面とが略同一平面にある図５（ｄ）に示すような構造が得られる。
【００５８】
次に、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層１０を島状に形成する。エッチングに用いられるガスにＯ２が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、多結晶半導体層１０は、端部にテーパ形状を有する構造とすることができる。以上の工程により、図６（ａ）に示す構成となる。
【００５９】
次に、洗浄処理を行い、多結晶半導体層１０及び導電薄膜２０の上の基板表面全体を覆うようにゲート絶縁膜４を成膜する。本実施形態１においては、バッファードフッ酸（ＢＨＦ）を用いて洗浄処理を行った。ゲート絶縁膜４としては、ＳｉＮ膜、ＳｉＯ２膜等を用いることができる。本実施形態１では、ゲート絶縁膜４として、ＳｉＯ２膜を用い、ＣＶＤ法によって７０〜１００ｎｍの膜厚に成膜した。本実施形態１によれば、多結晶半導体層１０の端部をテーパ形状としているので、ゲート絶縁膜４の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図６（ｂ）に示す構成となる。
【００６０】
次に、ゲート電極３１、ゲート配線（不図示）を形成するための導電膜を成膜する。この導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。本実施形態１では、Ｍｏを膜厚２００〜４００ｎｍとして、ＤＣマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極３１、ゲート配線等を形成する。本実施形態１では、ゲート電極３１等のエッチングは、燐酸と硝酸を混合した薬液を用いたウェットエッチング法により行った。以上の工程により、図６（ｃ）に示す構成となる。
【００６１】
次に、形成したゲート電極３１をマスクとして、多結晶半導体層１０のソース領域１１、ドレイン領域１３、ドレイン延在領域１４に不純物元素を導入する。ここで導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを得ることができ、Ｂを導入すればｐ型のＴＦＴを得ることができる。また、ゲート電極３１の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ＰやＢの不純物元素の導入は、イオンドーピング法を用いて行った。以上の工程により、ソース領域１１、ドレイン領域１３が形成され、図６（ｄ）に示す構成となる。なお、トランジスタの信頼性向上のために、ＬＤＤ(Lightly Doped Drain)構造としてもよい。また、イオンドーピング法に代えて、イオン注入法を用いてもよい。
【００６２】
次に、ゲート電極３１上に、基板表面全体を覆うように、層間絶縁膜５を成膜する。本実施形態１では、シリコン酸化（ＳｉＯ２）膜を膜厚５００〜１０００ｎｍとして、ＣＶＤ法により層間絶縁膜５を成膜した。シリコン酸化膜に代えてシリコン窒化膜を用いてもよい。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持した。これにより、多結晶半導体層１０のソース・ドレイン領域に導入した不純物元素がさらに活性化する。
【００６３】
次に、形成したゲート絶縁膜４及び層間絶縁膜５を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体層１０のソース領域１１及びドレイン領域１３の上層に埋設した導電薄膜２０に到達するコンタクトホールをそれぞれ形成する。本実施形態１では、コンタクトホールのエッチングは、ＣＨＦ３、Ｏ２とＡｒの混合ガスを用いたドライエッチング法により行った。
【００６４】
次に、ソース電極４１、ドレイン電極４２及びソース配線（不図示）等を形成するための第１電極層を成膜する。第１電極層としては、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。また、これらを積層させた多層構造としてもよい。本実施形態では、Ａｌ（下層）／Ｍｏ（上層）の２層構造とした。Ａｌ膜の膜厚は、２００〜４００ｎｍ、Ｍｏ膜の膜厚は、１００〜２００ｎｍとし、ＤＣマグネトロンを用いたスパッタリング法により形成した。
【００６５】
次いで、第１電極層を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極４１、ドレイン電極４２及び配線（不図示）を形成する。本実施形態１では、これらを形成する手段として、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法を用いた。以上の工程により、ソース領域１１上では、導電薄膜２０に接続されるソース電極４１が、ドレイン領域１３上では、導電薄膜２０に接続されるドレイン電極４２が形成される。これにより、図４に示す構造となる。
【００６６】
これらの一連の工程を経ることで、ＴＦＴ９１を製造することができる。続いて、ソース電極４１及びドレイン電極４２を覆うように、保護膜、画素電極等を公知の方法により形成することにより、ＴＦＴ基板６３を得ることができる。
【００６７】
本実施形態１によれば、ＴＦＴの多結晶半導体層１０のソース領域１１にソース側凹部５１を設け、当該凹部に導電薄膜２０を埋設している。同様に、ドレイン領域１３及びドレイン延在領域１４に、ドレイン側凹部５２を設け、当該凹部に導電薄膜２０を埋設している。低抵抗な導電薄膜２０をソース領域１１、ドレイン領域１３、及びドレイン延在領域１４となる多結晶半導体層１０に埋設する構造とし、かつ導電薄膜２０と多結晶半導体層１０の表面が略同一面内になるようにすることにより、ゲート絶縁膜の被覆性を高めることができるド。これにより、ゲート絶縁耐圧特性を向上させ、高信頼性化、及び高性能化を実現するＴＦＴ基板を提供することができる。
【００６８】
また、本実施形態１によれば、多結晶半導体層の端部をテーパ形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。また、本実施形態１に係る非晶質半導体層９は、前述したように３０〜１００ｎｍの膜厚に成膜している。このため、多結晶半導体層１０の膜厚は、非常に薄くてゲート絶縁膜／多結晶半導体層の選択比が小さいため、ゲート絶縁膜を除去する際に多結晶半導体層を安定的に残すことが難しかった。本実施形態１によれば、導電薄膜２０を積層しているので、この問題を改善することができる。
【００６９】
さらに、本実施形態１によれば、ソース領域１１及びドレイン領域１３のチャネル幅方向のエッジ部を除く領域に５〜５０Ω／□程度の低抵抗な導電薄膜２０を積層しているので、ソース領域１１及びドレイン領域１３に供給される電圧をチャネル幅方向に対してほぼ一様にすることが可能となる。従って、チャネル幅の広いＴＦＴにおいても、第１コンタクトホールをチャネル幅方向に均等に配置せずにＴＦＴの性能を維持しつつ、第１コンタクトホールの個数を低減することが可能となる。
【００７０】
なお、本実施形態１においては、ソース側−導電薄膜２１及びドレイン側−導電薄膜２２が、ソース領域１１、及びドレイン領域１３においてそれぞれ１つ形成されている例について述べたが、これに限定されるものではない。例えば、チャネル幅方向に複数のブロックに分割されたソース側−導電薄膜２１若しくはドレイン側−導電薄膜２２を配設してもよい。若しくは、ドレイン領域１３とドレイン延在領域１４とで異なるドレイン側凹部を形成し、ドレイン領域１３とドレイン延在領域１４とで導電薄膜２０が分断されるように構成することも可能である。また、ソース側−導電薄膜２１とドレイン側−導電薄膜２２との対向する辺の形状は略直線形状に限定されるものではない。さらに、ソース側−導電薄膜２１とドレイン側−導電薄膜２２との対向する辺の距離が略一定である例について述べたが、これに限定されるものではない。
【００７１】
また、上記実施形態１においては、多結晶半導体層１０における導電薄膜２０の形成領域が、ソース領域１１、ドレイン領域１３、及びドレイン延在領域１４から構成されている例について説明したが、これに限定されるものではない。例えば、ソース領域、ドレイン領域のみに導電薄膜２０を形成する態様であってもよい。また、ソース領域、ソース延在領域、及びドレイン領域に導電薄膜２０を形成する態様であってもよい。さらに、ソース領域、ソース延在領域、ドレイン領域、ドレイン延在領域に導電薄膜２０を形成する態様であってもよい。また、上記実施形態１においては、液晶表示装置を例にとり説明したが、有機ＥＬ表示装置等をはじめとする各種表示装置に本件発明を適用することができる。
【００７２】
[実施形態２]
次に、上記実施形態とは異なる構造のＴＦＴの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００７３】
本実施形態２に係るＴＦＴは、以下の点を除く基本的な構成、及び動作は、上記実施形態１と同様である。すなわち、上記実施形態１においては、接続電極４４が、多結晶半導体層１０のドレイン延在領域１４に埋設されたドレイン側−導電薄膜２２と第３コンタクトホール５８を介して接続されていたのに対し、本実施形態２においては、多結晶半導体層１０のドレイン延在領域１４に埋設されたドレイン側−導電薄膜２２を、保持容量の下部容量電極として用いている点において相違している。すなわち、保持容量の一部に、導電薄膜２０の一部領域を用いている点において相違する。
【００７４】
図７に、本実施形態２に係るＴＦＴ基板６３ａの模式的な切断部断面図を示す。同図に示すように、ＴＦＴ基板６３ａにおいては、多結晶半導体層１０に埋設されたドレイン側−導電薄膜２２の一部を、保持容量５５の下部容量電極２５として用いている。より具体的には、ゲート電極３１と同一のレイヤに形成された上部容量電極３５とゲート絶縁膜４を介して対向配置されるドレイン側−導電薄膜２２が下部容量電極２５として機能する。すなわち、挟持されたゲート絶縁膜４が誘電体絶縁膜として機能し、下部容量電極２５と上部容量電極３５とが蓄積容量コンデンサを形成する。これにより、画素電極（不図示）に印加される電圧を一定時間保持することができる。
【００７５】
なお、ゲート配線３３と上部容量電極３５とは並行して設けられ、隣接するゲート配線３３間に上部容量電極３５が配置される（図２参照）。そして、上部容量電極３５は、隣接画素の上部容量電極３５と接続され、共通電位が与えられている。
【００７６】
本実施形態２によれば、ゲート絶縁耐圧特性に優れ、高性能化及び高信頼性化を実現する、上記実施形態１と同様の効果が得られる薄膜トランジスタ基板を提供することができる。
【００７７】
[実施形態３]
本実施形態３に係るＴＦＴは、以下の点を除く基本的な構成は、上記実施形態１と同様である。すなわち、上記実施形態１においては、多結晶半導体層１０のドレイン延在領域１４に埋設されたドレイン側−導電薄膜２２と第３コンタクトホール５８を介して接続される電極が、ソース配線４３と同一のレイヤに形成された接続電極４４であったのに対し、本実施形態３においては、多結晶半導体層１０のドレイン延在領域１４に埋設されたドレイン側−導電薄膜２２と第３コンタクトホール５８ｂを介して接続される電極が、画素電極４６である点において相違する。
【００７８】
図８に、本実施形態３に係るＴＦＴ基板６３ｂの模式的な切断部断面図を示す。保護膜６は、絶縁層により構成され、ソース電極４１、ドレイン電極４２を覆うように形成されている。そして、図８に示すように、保護膜６の表面から、ドレイン側凹部５２に埋設されたドレイン側−導電薄膜２２まで貫通する第３コンタクトホール５８ｂが形成されている。
【００７９】
画素電極４６は、保護膜６上に形成されている。液晶表示装置の場合、１画素単位に画素電極４６が形成される。画素電極４６は、隣接するゲート配線３３と隣接するソース配線４３とで囲まれた領域の略全体に形成される。画素電極４６としては、ＩＴＯ、ＩＺＯ等の透明導電膜を用いることができる。
【００８０】
画素電極４６は、多結晶半導体層１０のドレイン延在領域１４に埋設されたドレイン側−導電薄膜２２と、第３コンタクトホール５８ｂを介して接続されている。ＴＦＴ９１がＯＮのとき、ソース配線４３に供給された表示信号が、多結晶半導体層１０のソース領域１１に出力される。そして、ドレイン領域１３、ドレイン延在領域１４の多結晶半導体層１０及びドレイン側−導電薄膜２２を介して画素電極４６に表示信号が供給される。
【００８１】
次に、本実施形態３に係るＴＦＴ基板６３ｂの製造方法について説明する。上記実施形態１と同様の方法により、ソース電極４１、ドレイン電極４２、ソース配線４３等を形成した後、これらを被覆するように、保護膜６を成膜する。そして、一連の写真製版工程によりパターニングした後、エッチング処理を行う。本実施形態３においては、ＳｉＮ膜をＣＶＤ法により、膜厚が２００〜３００ｎｍとなるように成膜した。また、保護膜６の表面からは、ドレイン側−導電薄膜２２に到達する第３コンタクトホール５８ｂを形成する。第３コンタクトホール５８ｂのエッチングは、ＣＦ４とＯ２の混合ガスを用いたドライエッチング法により行った。
【００８２】
次いで、画素電極等を形成するために、電極層として機能する第２電極層４５を成膜する。第２電極層４５としては、ＩＴＯやＩＺＯなどの透明性を有する導電性の薄膜を用いる。本実施形態３においては、ＩＴＯを、ＤＣマグネトロンを用いたスパッタリング法により、膜厚が８０〜１２０ｎｍとなるように形成した。スパッタリングには、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したものを用いた。これにより、加工性が容易である非晶質性の透明性導電薄膜を得る。
【００８３】
その後、形成した第２電極層４５を公知の写真製版法を用いて、所望の形状にパターニングし画素電極４６を形成した。エッチング工程は、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。そして、非晶質性透明導電薄膜を結晶化するためのアニールを実施することにより、図８に示すようなＴＦＴ基板６３ｂを得る。
【００８４】
本実施形態３によれば、ゲート絶縁耐圧特性に優れ、高性能化及び高信頼性化を実現する、上記実施形態１と同様の効果が得られる薄膜トランジスタ基板を提供することができる。
【００８５】
[実施形態４]
本実施形態４に係るＴＦＴは、以下の点を除く基本的な構成は、上記実施形態２と同様である。また、製造方法は、上記実施形態１及び３に準ずる方法により製造することができる。すなわち、上記実施形態２においては、ソース領域１１及び当該領域に埋設されたソース側−導電薄膜２１は、第１コンタクトホール５６を介してソース電極４１と接続されていたのに対し、本実施形態４においては、ソース領域１１及び当該領域に埋設されたソース側−導電薄膜２１は、画素電極４６と同一レイヤに配設されたコンタクト電極４７と接続されている点において相違する。同様に、ドレイン領域１３及び当該領域に埋設されたドレイン側−導電薄膜２２は、第２コンタクトホール５７を介してドレイン電極４２と接続されていたのに対し、本実施形態４においては、ドレイン領域１３及び当該領域に埋設されたドレイン側−導電薄膜２２は、第２コンタクトホール５７ｃを介して画素電極４６と接続されている点において相違する。また、本実施形態４においては、コンタクト電極４７及び第３コンタクトホール５８ｃを介して、ソース配線４３とソース領域１１が接続されている点において相違する。
【００８６】
図９に、本実施形態４に係るＴＦＴ基板６３ｃの模式的な切断部断面図を示す。同図に示すように、保護膜６の表面から、ソース側凹部５１に埋設されたソース側−導電薄膜２１まで貫通する第１コンタクトホール５６ｃが形成されている。同様にして、保護膜６の表面から、ドレイン側−導電薄膜２２まで貫通する第２コンタクトホール５７ｃが形成されている。また、保護膜６の表面から、ソース配線４３まで貫通する第３コンタクトホール５８ｃが形成されている。
【００８７】
画素電極４６の同一レイヤには、画素電極４６と離間した位置にコンタクト電極４７が形成されている。コンタクト電極４７は、第１コンタクトホール５６ｃ、第３コンタクトホール５８ｃをつなぐように形成されている。これにより、ソース配線４３と、多結晶半導体層１０のソース領域１１に埋設されたソース側−導電薄膜２１とがコンタクト電極４７を介して電気的に接続される。画素電極４６、コンタクト電極４７には、ＩＴＯ、ＩＺＯ等の透明導電膜を用いることができる。
【００８８】
画素電極４６は、第２コンタクトホール５７ｃによって多結晶半導体層１０のドレイン領域１３に埋設されたドレイン側−導電薄膜２２と電気的に接続される。これにより、ＴＦＴ９１がＯＮのとき、ソース配線４３に供給された表示信号が、コンタクト電極４７を介して多結晶半導体層１０のソース領域１１に出力される。そして、ドレイン領域１３及び当該領域に形成されたドレイン側−導電薄膜２２を介して画素電極４６に表示信号が供給される。また、多結晶半導体層１０及びドレイン側−導電薄膜２２には、下部容量電極２５が形成されるので、下部容量電極２５と、ドレイン側−導電薄膜２２に接続された画素電極４６とは同電位となる。本実施形態１に係るＴＦＴ基板６３ｃは、以上のように構成される。
【００８９】
本実施形態４によれば、ゲート絶縁耐圧特性に優れ、高性能化及び高信頼性化を実現する、上記実施形態１と同様の効果が得られる薄膜トランジスタ基板を提供することができる。
【図面の簡単な説明】
【００９０】
【図１】実施形態１に係る液晶表示装置の模式的な切断部断面図。
【図２】実施形態１に係るＴＦＴ基板の模式的な平面図。
【図３】実施形態１に係るＴＦＴ基板のＴＦＴ近傍の模式的平面図。
【図４】図３のＩＶ−ＩＶ切断部断面図。
【図５】（ａ）〜（ｄ）は、実施形態１に係るＴＦＴ基板の製造工程断面図。
【図６】（ａ）〜（ｄ）は、実施形態１に係るＴＦＴ基板の製造工程断面図。
【図７】実施形態２に係るＴＦＴ基板の模式的な切断部断面図。
【図８】実施形態３に係るＴＦＴ基板の模式的な切断部断面図。
【図９】実施形態４に係るＴＦＴ基板の模式的な切断部断面図。
【図１０】特許文献１に記載のＴＦＴ基板の模式的な切断部断面図。
【符号の説明】
【００９１】
１      絶縁性基板
２      第１下地膜
３      第２下地膜
４      ゲート絶縁膜
５      層間絶縁膜
６      保護膜
９      非晶質半導体層
１０    多結晶半導体層（ポリシリコン）
１１    ソース領域
１２    チャネル領域
１３    ドレイン領域
１４    ドレイン延在領域
２０    導電薄膜
２１    ソース側−導電薄膜
２２    ドレイン側−導電薄膜
２５    下部容量電極
３１    ゲート電極
３３    ゲート配線
３５    上部容量電極
４０    第1電極層
４１    ソース電極
４２    ドレイン電極
４３    ソース配線
４４    接続電極
４５    第２電極層
４６    画素電極
４７    コンタクト電極
５１    ソース側凹部
５２    ドレイン側凹部
５５    保持容量
５６    第１コンタクトホール
５７    第２コンタクトホール
５８    第３コンタクトホール
６０    液晶表示装置
６１    液晶表示パネル
６２    バックライト
６３    ＴＦＴ基板
６４    対向基板
９０    画素
９１    ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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