(57)【要約】【課題】制御信号用の端子を設ける必要がない信号保持回路を提供する。【解決手段】入力端子と第１及び第２の出力端子を有し、第1の電源に接続されているとき、前記入力端子に入力される入力信号と同じ論理の第１の信号と前記入力信号と逆の論理の第２の信号を、前記第１及び第２の出力端子からそれぞれ出力し、前記第１の電源が切り離されているとき、前記第１及び第２の出力端子は共にハイインピーダンスとなる、入力回路と、  第２の電源により動作し、前記第１及び前記第２の出力端子と接続され、前記第１及び第２の出力端子がハイインピーダンスでないとき、前記第１の信号又は前記第２の信号と同じ論理の信号を出力信号として出力し、前記第１及び第２の出力端子がハイインピーダンスであるとき、前記出力信号を保持する、記憶回路と、を備える。【選択図】図１
2009290453.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と第1及び第２の出力端子を有し、第1の電源に接続されているとき、前記入力端子に入力される入力信号と同じ論理の第１の信号と前記入力信号と逆の論理の第２の信号を、前記第１及び第２の出力端子からそれぞれ出力し、前記第１の電源が切り離されているとき、前記第１及び第２の出力端子は共にハイインピーダンスとなる、入力回路と、
第２の電源により動作し、前記第１及び前記第２の出力端子と接続され、前記第１及び第２の出力端子がハイインピーダンスでないとき、前記第１の信号又は前記第２の信号と同じ論理の信号を出力信号として出力し、前記第１及び第２の出力端子がハイインピーダンスであるとき、前記出力信号を保持する、記憶回路と、
を備えることを特徴とする信号保持回路。
【請求項２】
入力端子と第1及び第２の出力端子を有し、第1の電源に接続されているとき、前記入力端子に入力される入力信号と同じ論理の第１の信号と前記入力信号と逆の論理の第２の信号を、前記第１及び第２の出力端子からそれぞれ出力し、前記第１の電源が切り離されているとき、前記第１及び第２の出力端子は共にハイインピーダンスとなる、入力回路と、
第２の電源により動作し、前記第１及び前記第２の出力端子と接続され、前記第１及び第２の出力端子がハイインピーダンスでないとき、前記第１の信号又は前記第２の信号と同じ論理の信号を出力信号として出力し、前記第１及び第２の出力端子がハイインピーダンスであるとき、前記出力信号を保持する、記憶回路と、
一端が前記入力回路の前記第１の出力端子と接続され、他端が前記入力回路の前記第２の出力端子と接続された、コンデンサと、
前記第１の電源を前記入力回路から切り離したときに、前記コンデンサに蓄積された電荷がグランドに流出することを防止する回路と、
を備えることを特徴とする信号保持回路。
【請求項３】
入力端子と第1及び第２の出力端子を有し、第1の電源に接続されているとき、前記入力端子に入力される入力信号と同じ論理の第１の信号と前記入力信号と逆の論理の第２の信号を、前記第１及び第２の出力端子からそれぞれ出力し、前記第１の電源が切り離されているとき、前記第１及び第２の出力端子は共にハイインピーダンスとなる、入力回路と、
第２の電源により動作し、前記第１及び前記第２の出力端子と接続され、前記第１及び第２の出力端子がハイインピーダンスでないとき、前記第１の信号又は前記第２の信号と同じ論理の信号を出力信号として出力し、前記第１及び第２の出力端子がハイインピーダンスであるとき、前記出力信号を保持する、記憶回路と、
一端が前記入力回路の前記第１の出力端子と接続され、他端が前記入力回路の前記第２の出力端子と接続された、コンデンサと、
前記第１の電源を前記入力回路から切り離したときに、前記コンデンサに蓄積された電荷がグランドに流出することを防止する回路と、
前記記憶回路の前記出力信号に基づいて、前記コンデンサに電荷を充電する充電回路と、
を備えることを特徴とする信号保持回路。
【請求項４】
並列に接続された複数の抵抗、及び前記各抵抗とそれぞれ直列に接続されたスイッチング素子を有する可変抵抗と、
請求項１乃至請求項３のうち少なくともいずれか一つに記載の信号保持回路を有し、前記各スイッチング素子を個別に制御することにより前記可変抵抗の抵抗値を変化させるための制御信号を保持し、前記各スイッチング素子に前記制御信号を出力する、信号保持回路群と、
を備えることを特徴とする抵抗切替回路。
【請求項５】
クロック信号に同期してカウント値を増加させ、前記カウント値を出力する、カウンタ部と、
前記カウント値をデコードして、デコードされた複数の信号をチャンネル信号として出力する、デコーダ部と、
前記チャンネル信号を受信し、前記チャンネル信号に基づいて抵抗値を変化させる、請求項４に記載の抵抗切替回路を有する抵抗可変部と、
内部基準電源を有し、前記抵抗可変部の前記抵抗値に基づいて決定される増幅度により前記内部基準電源の電圧を増幅して、出力電圧として出力する、電圧出力部と、
前記出力電圧と外部基準電源の電圧を比較し、両者が異なる場合に第１のレベル信号を出力し、両者が同じ場合には第２のレベル信号を出力する、比較器を有する電圧比較部と、
前記比較器から出力される信号と前記クロック信号が入力され、前記第１のレベル信号を受信しているときにのみ前記クロック信号を前記カウンタ部に出力する、クロック制御部と、
を備えることを特徴とする定電圧源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号保持回路、並びにそれを利用した抵抗切替回路及び定電圧源に関する。
【背景技術】
【０００２】
従来の信号保持回路は、信号を記憶するための記憶回路と、記憶回路の入力部を信号保持回路の入力端子から接続／切断するための伝送回路（トランスファー回路）とから構成されている。このような信号保持回路の一例として、特許文献１の図２に記載された信号保持回路（スタティックラッチ）がある。この信号保持回路５０は、インバータ５２、５４、伝送回路６０及び記憶回路（インバータ５８，５８）からなる。また、端子として、データの入出力端子６２、６６及び伝送回路のイネーブル端子６４を有する。イネーブル端子６４にイネーブル信号Ｇが入力しない場合、伝送回路６０は入力データＤを記憶回路に伝送せず、出力データＱは現在の値に保持される。一方、イネーブル信号Ｇが入力する場合、伝送回路６０は入力データＤを記憶回路に伝送し、出力データＱは入力データＤに更新される。このように、イネーブル信号Ｇは、信号の保持／不保持を制御するための制御信号として使用されている。
【０００３】
上記の例のように、従来の信号保持回路は、イネーブル信号（及びイネーブル信号用の端子）を必要とし、また、これに伴って、イネーブル信号を生成するための回路が必要になる。このため、従来の信号保持回路を用いたシステムでは、回路規模やコストの点で問題があった。
【特許文献１】特表２００７−５０４７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、制御信号用の端子を設ける必要がない信号保持回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明によれば、入力端子と第1及び第２の出力端子を有し、第1の電源に接続されているとき、前記入力端子に入力される入力信号と同じ論理の第１の信号と前記入力信号と逆の論理の第２の信号を、前記第１及び第２の出力端子からそれぞれ出力し、前記第１の電源が切り離されているとき、前記第１及び第２の出力端子は共にハイインピーダンスとなる、入力回路と、第２の電源により動作し、前記第１及び前記第２の出力端子と接続され、前記第１及び第２の出力端子がハイインピーダンスでないとき、前記第１の信号又は前記第２の信号と同じ論理の信号を出力信号として出力し、前記第１及び第２の出力端子がハイインピーダンスであるとき、前記出力信号を保持する、記憶回路と、を備える信号保持回路が提供される。
【発明の効果】
【０００６】
本発明によれば、制御信号用の端子を設ける必要がない信号保持回路が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、本発明に係る６つの実施形態について図面を参照しながら説明する。第1乃至第４の実施形態は、いずれも信号保持回路であるが、第２乃至第４の実施形態では信号保持動作を安定かつ確実に行うための手段が付加されている。第５の実施形態は、第１乃至第４の実施形態の信号保持回路を利用した抵抗切替回路である。第６の実施形態は、第５の実施形態の抵抗切替回路を利用した定電圧源である。
【０００８】
なお、同一の機能を有する構成要素には同一の符号を付し、特に断る場合を除き同じ説明を繰り返さない。
【０００９】
（第１の実施形態）
図１に、本実施形態の信号保持回路１の回路図を示す。この図からわかるように、信号保持回路１は、３つのインバータ１１,１２,１７と、コンデンサ１３と、記憶回路１４とを備える。また、端子として、制御入力端子１０、制御出力端子１８、内部電源端子１９及び外部電源端子２０を有する。
【００１０】
インバータ１１及び１２は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列接続されたＣＭＯＳインバータであり、外部電源端子２０に接続された外部電源（図示せず）により動作する。外部電源端子２０と外部電源は電源スイッチ（図示せず）を介して接続されている。この電源スイッチをＯＦＦにすると、インバータ１１及び１２は外部電源から切り離される。このとき、外部電源端子２０はプルダウン抵抗を介して接地された状態になる。
【００１１】
コンデンサ１３は、図１からわかるように、両端がインバータ１１とインバータ１２の出力とそれぞれ接続されており、インバータ１１及び１２の出力信号に応じて電荷が蓄積される。このコンデンサ１３は、図中のＡ点およびＢ点の電位を安定させることで、記憶回路１４の動作を安定させるために設けられている。
【００１２】
記憶回路１４は、２入力のＮＡＮＤゲート１５及び１６からなるＲＳフリップフロップを有する。図１からわかるように、ＮＡＮＤゲート１５の入力の一方はインバータ１２の出力と接続され、もう一方の入力はＮＡＮＤゲート１６の出力と接続されている。また、ＮＡＮＤゲート１６の入力の一方はインバータ１１の出力と接続され、もう一方の入力はＮＡＮＤゲート１５の出力と接続されている。
【００１３】
インバータ１７は、入力信号と出力信号の論理（０又は１）を一致させるために設けられている。
【００１４】
記憶回路１４及びインバータ１７は、内部電源端子１９に接続された内部電源（図示せず）により動作する。
【００１５】
以下、この信号保持回路１の動作について説明する。
【００１６】
まず、内部電源端子１９に内部電源、外部電源端子２０に外部電源をそれぞれ接続して所定の電圧を印加する。この状態で、制御入力端子１０へ信号を入力すると、制御出力端子１８に入力信号と同じ論理の信号が出力される。即ち、入力信号が“０”（Ｌレベル）であれば、出力信号は“０”（Ｌレベル）であり、入力信号が“１”（Ｈレベル）であれば、出力信号は“１”（Ｈレベル）である。また、入力信号の論理に応じて、コンデンサ１３に電荷が蓄積される。即ち、入力信号が“１”のとき、コンデンサ１３の図中上側の電極には正の電荷が蓄積し、図中下側の電極には負の電荷が蓄積する。入力信号が“０”のときは、これとは逆に、コンデンサ１３の図中上側の電極には負の電荷が蓄積し、図中下側の電極には正の電荷が蓄積する。
【００１７】
その後、前述の電源スイッチをＯＦＦにし、外部電源を外部電源端子２０から切り離す。これにより、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがＯＦＦ状態になり、インバータ１１及び１２の出力はハイインピーダンスとなる。よって、記憶回路１４の入力状態は固定され、制御出力端子１８からの出力信号が保持される。
【００１８】
上記の説明からわかるように、本実施形態に係る信号保持回路は、内部電源用と外部電源用の２系統の電力供給線を有し、外部電源に接続される電力供給線に、従来のイネーブル信号線に相当する機能も持たせることで、従来のイネーブル端子を不要としている。
【００１９】
なお、上記の説明では、記憶回路１４としてＮＡＮＤゲート１５及び１６からなるフリップフロップを用いたが、ＮＯＲゲートからなるフリップフロップやその他の記憶回路を用いてもよい。また、電源は必ずしも２つ必要ではなく、一つの電源からの電力供給線を２つに分岐させ、インバータ１１及び１２への供給線のみを切断できるように構成してもよい。コンデンサ１３及びインバータ１７は必須の要素ではなく、信号保持回路の仕様に応じて、削除することも可能である。外部電源を外部電源端子２０から切り離す方法は前述の電源スイッチに限られず、手動で外部電源を取り外すようにしてもよい。
【００２０】
以上、本実施形態によれば、制御信号用の端子を設ける必要がない信号保持回路が得られる。
【００２１】
（第２の実施形態）
次に、第２の実施形態について説明する。図２は、本実施形態に係る信号保持回路２の回路図を示している。第１の実施形態との相違点の一つは、図２からわかるように、インバータ１１と外部電源端子２０との間にダイオード２１を、インバータ１２と外部電源端子２０との間にダイオード２２を、それぞれ設けたことである。外部電源を切り離すことにより、インバータ１１，１２はＯＦＦ状態となるが、実際には完全にＯＦＦ状態になる前の過渡状態が存在する。
【００２２】
ダイオード２１及び２２を設けることにより、この過渡状態において、コンデンサ１３に蓄積した電荷がグランドに流出することを防止することができる。このことについて、より詳しく説明する。入力信号が“１”（Ｈレベル）の場合、Ａ点の電位はＨレベルとなり、Ｂ点の電位はＬレベルとなる。この状態で電源スイッチをＯＦＦにして外部電源を切り離すと、Ａ点の電位は外部電源端子２０より高くなるため、前述の過渡状態においてコンデンサ１３に蓄積された電荷はインバータ１２のｐＭＯＳトランジスタ、外部電源端子２０及び前述のプルダウン抵抗を通ってグランドに流出してしまう。同様に、入力信号が“０”（Ｌレベル）の場合、Ｂ点の電位はＨレベルとなり、Ａ点の電位はＬレベルとなる。この状態で外部電源を切り離したとき、Ｂ点の電位は外部電源端子２０より高くなるため、前述の過渡状態においてコンデンサ１３に蓄積された電荷はインバータ１１のｐＭＯＳトランジスタ、外部電源端子２０及び前述のプルダウン抵抗を通ってグランドに流出してしまう。
【００２３】
ダイオード２１，２２を設けることにより、上記のようなコンデンサ１３に蓄積された電荷の流出を防止することができる。これにより、記憶回路１４の入力状態を安定させ、信号保持回路２の動作を安定かつ確実にすることができる。
【００２４】
以上、本実施形態によれば、制御信号用の端子を設ける必要のない信号保持回路が得られる。さらに、外部電源を切り離したとき、コンデンサ１３に蓄積された電荷の流出を防止することができ、これにより、信号保持動作を安定かつ確実にすることができる。
【００２５】
（第３の実施形態）
次に第３の実施形態について説明する。図３は、本実施形態に係る信号保持回路３の回路図を示している。第２の実施形態との相違点の一つは、図３からわかるように、記憶回路１４の出力の状態に基づいてコンデンサ１３に充電を行う充電回路を設けたことである。
【００２６】
前述のように、外部電源が切り離されインバータ１１（１２）を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが共にＯＦＦ状態になることにより、インバータ１１（１２）の出力はハイインピーダンスとなる。しかし、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの特性ばらつき等により、ハイインピーダンスになる過程において、ｐＭＯＳトランジスタがＯＦＦ状態になるタイミングと、ｎＭＯＳトランジスタがＯＦＦ状態になるタイミングがずれることがある。このような場合、制御入力端子１０から入力した信号の論理と異なる論理の信号が論理回路１４に入力してしまい、記憶回路１４が誤動作する虞がある。
【００２７】
この問題を克服するために、本実施形態に係る信号保持回路は、充電回路をさらに備え、コンデンサ１３の電荷の充電を、記憶回路１４の入力側、即ち、インバータ１１及び１２によるだけではなく、記憶回路１４の出力側からも行う。
【００２８】
図３を参照して、本実施形態に係る充電回路の構成について説明する。図３からわかるように、ＮＡＮＤゲート１５の出力にインバータ１７が接続され、ＮＡＮＤゲート１６の出力にインバータ２７が接続されている。インバータ１７の出力は制御出力端子１８と接続されている。また、インバータ１７の入力はｐＭＯＳトランジスタ２３のゲートに接続され、インバータ１７の出力はｐＭＯＳトランジスタ２５のゲートに接続されている。インバータ２７の入力はｎＭＯＳトランジスタ２４のゲートに接続され、インバータ２７の出力はｎＭＯＳトランジスタ２６のゲートに接続されている。ｐＭＯＳトランジスタ２３及びｐＭＯＳトランジスタ２５のソースは、内部電源端子１９と接続されている。ｎＭＯＳトランジスタ２４及びｎＭＯＳトランジスタ２６のソースは、グランド端子２８と接続されている。このグランド端子２８は接地されている。また、図３からわかるように、ｐＭＯＳトランジスタ２３のドレインは抵抗Ｒ１を介してインバータ１２の出力と接続され、ｎＭＯＳトランジスタ２４のドレインは抵抗Ｒ２を介してインバータ１１の出力と接続され、ｐＭＯＳトランジスタ２５のドレインは抵抗Ｒ３を介してインバータ１１の出力と接続され、ｎＭＯＳトランジスタ２６のドレインは抵抗Ｒ４を介してインバータ１２の出力と接続されている。なお、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は電流調整用であり、仕様に応じて削除することも可能である。
【００２９】
以下、本実施形態に係る信号保持回路３の動作について説明する。
【００３０】
まず、制御入力端子１０に信号“１”（Ｈレベル）が入力された場合を考える。第１の実施形態で説明したように、制御出力端子１８は信号“１”を出力し、Ａ部の電位はＨレベル、Ｂ部の電位はＬレベルとなる。このとき、インバータ１７の出力はＨレベル、インバータ２７の出力はＬレベルとなるから、充電回路を構成するＭＯＳＦＥＴの状態は次のようになる。即ち、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２４はＯＮ状態、ｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６はＯＦＦ状態である。よって、Ａ部は内部電源に接続され、Ｂ部は接地された状態になる。
【００３１】
次に、制御入力端子１０に信号“０”（Ｌレベル）が入力された場合を考える。この場合、制御出力端子１８は信号“０”を出力し、Ａ部の電位はＬレベル、Ｂ部の電位はＨレベルとなる。このとき、インバータ１７の出力はＬレベル、インバータ２７の出力はＨレベルとなるから、充電回路を構成するＭＯＳＦＥＴの状態は次のようになる。即ち、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２４はＯＦＦ状態、ｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６はＯＮ状態である。よって、Ａ部は接地され、Ｂ部は内部電源に接続された状態になる。
【００３２】
上記のように記憶回路１４の出力状態に基づいてコンデンサ１３を充電する充電回路を設けることで、外部電源を切り離してからインバータ１１,１２の出力がハイインピーダンスになるまでの過渡状態において起こりうる記憶回路１４の誤動作を防止することができる。
【００３３】
なお、本実施形態の構成を示す図３にはダイオード２１，２２が記載されているが、仕様に応じて、これらのダイオードを設けない構成にすることもできる。
【００３４】
以上、本実施形態によれば、制御信号用の端子を設ける必要がない信号保持回路が得られる。さらに、外部電源を切り離してからインバータ１１,１２の出力がハイインピーダンスになるまでの過渡状態において起こりうる記憶回路の誤動作を防止し、信号保持動作を安定かつ確実に行うことができる。
【００３５】
（第４の実施形態）
次に第４の実施形態について説明する。図４は、本実施形態に係る信号保持回路４の回路図を示している。第３の実施形態との相違点の一つは、図４からわかるように、記憶回路１４の２つの出力のうち、１つの出力の状態だけに基づいて充電回路を動作させる点である。
【００３６】
図４を参照して、本実施形態に係る充電回路の構成について説明する。図４からわかるように、インバータ１７の入力はＮＡＮＤゲート１５の出力と接続され、インバータ１７の出力は制御出力端子１８と接続されている。また、インバータ１７の入力は、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２６のゲートに接続され、インバータ１７の出力は、ｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２４のゲートに接続されている。ｐＭＯＳトランジスタ２３及びｐＭＯＳトランジスタ２５のソースは、内部電源端子１９と接続されている。ｎＭＯＳトランジスタ２４及びｎＭＯＳトランジスタ２６のソースはグランド端子２８と接続されている。また、図４からわかるように、ｐＭＯＳトランジスタ２３のドレインは抵抗Ｒ１を介してインバータ１２の出力と接続され、ｎＭＯＳトランジスタ２４のドレインは抵抗Ｒ２を介してインバータ１１の出力と接続され、ｐＭＯＳトランジスタ２５のドレインは抵抗Ｒ３を介してインバータ１１の出力と接続され、ｎＭＯＳトランジスタ２６のドレインは抵抗Ｒ４を介してインバータ１２の出力と接続されている。なお、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は電流調整用であり、仕様に応じて削除することも可能である。
【００３７】
以下、本実施形態に係る信号保持回路４の動作について説明する。
【００３８】
まず、制御入力端子１０に信号“１”（Ｈレベル）が入力された場合を考える。第１の実施形態で説明したように、制御出力端子１８は信号“１”を出力し、Ａ部の電位はＨレベル、Ｂ部の電位はＬレベルとなる。このとき、インバータ１７の出力はＨレベルとなるから、充電回路を構成するＭＯＳＦＥＴの状態は次のようになる。即ち、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２４はＯＮ状態、ｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６はＯＦＦ状態である。よって、Ａ部は内部電源に接続され、Ｂ部は接地された状態になる。
【００３９】
次に、制御入力端子１０に信号“０”（Ｌレベル）が入力された場合を考える。この場合、制御出力端子１８は信号“０”を出力し、Ａ部の電位はＬレベル、Ｂ部の電位はＨレベルとなる。このとき、インバータ１７の出力はＬレベルとなるから、充電回路を構成するＭＯＳＦＥＴの状態は次のようになる。即ち、ｐＭＯＳトランジスタ２３及びｎＭＯＳトランジスタ２４はＯＦＦ状態、ｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６はＯＮ状態である。よって、Ａ部は接地され、Ｂ部は内部電源に接続された状態になる。
【００４０】
上記の説明からわかるように、本実施形態は第３の実施形態と同様、外部電源を切り離してからインバータ１１,１２の出力がハイインピーダンスになるまでの過渡状態において起こりうる記憶回路１４の誤動作を防止することができる。さらに、ＮＡＮＤゲート１５の出力状態のみに基づいて充電回路を動作させるため、ＮＡＮＤゲート１５と１６の出力タイミングのずれに伴う、充電回路によるコンデンサ１３への充電タイミングのバラツキを防ぐことができる。
【００４１】
なお、本実施形態の構成を示す図４にはダイオード２１，２２が記載されているが、仕様に応じて、これらのダイオードを設けない構成にすることもできる。
【００４２】
以上、本実施形態によれば、制御信号用の端子を設ける必要がない信号保持回路が得られる。さらに、外部電源を切り離してからインバータ１１,１２の出力がハイインピーダンスになるまでの過渡状態において起こりうる記憶回路の誤動作を防止し、かつ、充電回路による充電のタイミングのバラツキを防止することによって、信号保持動作をより安定かつ確実に行うことができる。
【００４３】
（第５の実施形態）
次に、第５の実施形態について説明する。図５は、本実施形態に係る抵抗切替回路５０の構成を示している。この抵抗切替回路５０は、図５からわかるように、３つの信号保持回路５１ａ，５１ｂ，５１ｃと、可変抵抗５６とを備えている。この可変抵抗５６は、３つのｎＭＯＳトランジスタ５２ａ，５２ｂ，５２ｃと、３つの抵抗Ｒａ，Ｒｂ，Ｒｃとを有する。
【００４４】
信号保持回路５１ａ，５１ｂ，５１ｃは、前述の第１乃至第４の実施形態に係る信号保持回路が用いられている。各信号保持回路５１ａ，５１ｂ，５１ｃについて、どの実施形態の信号保持回路を用いるかについては任意である。
【００４５】
抵抗切替回路５０は、２つの電源端子、即ち、内部電源端子５４と外部電源端子５５を有する。図５からわかるように、内部電源端子５４は信号保持回路（５１ａ，５１ｂ，５１ｃ）の内部電源端子１９ａ、１９ｂ及び１９ｃと接続されており、外部電源端子５５は信号保持回路（５１ａ，５１ｂ，５１ｃ）の外部電源端子２０ａ、２０ｂ及び２０ｃと接続されている。
【００４６】
内部電源端子５４は内部電源（図示せず）に接続され、外部電源端子５５は外部電源（図示せず）に接続される。
【００４７】
図５からわかるように、ｎＭＯＳトランジスタ５２ａ，５２ｂ，５２ｃのゲートは、信号保持回路５１ａ，５１ｂ，５１ｃの制御出力端子１８ａ，１８ｂ，１８ｃとそれぞれ接続されている。ｎＭＯＳトランジスタ５２ａ，５２ｂ，５２ｃのソースは接地され、ドレインはそれぞれ抵抗Ｒａ，Ｒｂ，Ｒｃと接続されている。
【００４８】
抵抗切替回路５０の外部接続端子５３は、図５に示すように、抵抗Ｒａ，Ｒｂ，Ｒｃと接続されている。
【００４９】
この抵抗切替回路５０の動作について説明する。
【００５０】
まず、内部電源端子５４、外部電源端子５５をそれぞれ内部電源及び外部電源と接続し、信号保持回路５１ａ，５１ｂ，５１ｃに所定の電圧を与える。そして、制御入力端子１０ａ，１０ｂ，１０ｃに信号を与える。制御入力端子１０ａを第１のチャンネルＣ０、制御入力端子１０ｂを第２のチャンネルＣ１、制御入力端子１０ｃを第３のチャンネルＣ２といい、各チャンネルに与えられる信号を（Ｃ２，Ｃ１，Ｃ０）の形式で表わすことにする。
【００５１】
（Ｃ２，Ｃ１，Ｃ０）＝（０，０，１）の信号が与えられた場合を考える。このとき、制御出力端子の状態は、（１８ａ，１８ｂ，１８ｃ）＝（０，０，１）となる。よって、ｎＭＯＳトランジスタ５２ａ，５２ｂ，５２ｃの各状態は、ｎＭＯＳトランジスタ５２ａ及び５２ｂがＯＦＦの状態、ｎＭＯＳトランジスタ５２ｃがＯＮの状態となる。したがって、外部接続端子５３からみた抵抗切替回路５０の抵抗はＲａとなる。同様に、（Ｃ２，Ｃ１，Ｃ０）＝（０，１，０）の信号が与えられた場合、抵抗はＲｂとなり、（Ｃ２，Ｃ１，Ｃ０）＝（１，０，０）の信号が与えられた場合、抵抗はＲｃとなる。また、（Ｃ２，Ｃ１，Ｃ０）＝（０，１，１）の信号が与えられた場合、外部接続端子５３からみた抵抗切替回路５０の抵抗は、並列接続されたＲａとＲｂの合成抵抗となる。
【００５２】
このように、第１乃至第３のチャンネルに与える信号を変えることで、外部接続端子からみた抵抗値をいろいろな値に変化させることができる。また、入力信号（Ｃ２，Ｃ１，Ｃ０）を３ビットのカウンタからの入力とした場合、抵抗Ｒａ、Ｒｂ及びＲｃの値を適当に選択することにより、カウンタの値が上昇するにつれて可変抵抗５６の抵抗を増大（又は減少）させることができる。
【００５３】
所望の抵抗値が得られた後、外部電源端子５５から外部電源を切り離す。これにより、信号保持回路５１ａ，５１ｂ，５１ｃの信号保持動作により、可変抵抗５６の抵抗値は固定される。即ち、入力信号（Ｃ２，Ｃ１，Ｃ０）が変化しても可変抵抗５６の抵抗値は変化しない。
【００５４】
なお、上記の説明では、信号保持回路の数を３つとしたが、本実施形態はこれに限定されるものではない。所要の抵抗値の範囲やステップに応じて増減することが可能である。
【００５５】
以上、本実施形態によれば、第１乃至第４の実施形態に係る信号保持回路を利用することにより、制御端子が不要で、簡易な構成の抵抗切替回路が得られる。
【００５６】
（第６の実施形態）
次に第６の実施形態について説明する。図６は、本実施形態に係る定電圧源１００の構成を示している。
【００５７】
この定電圧源１００は、図６からわかるように、ＣＬＫ制御部１０３と、カウンタ部１０４と、デコーダ部１０５と、抵抗可変部１０６と、電圧出力部１０７と、電圧比較部１０８とを備えている。また、端子として、ＣＬＫ入力端子１０２、内部回路電源端子１０９、外部基準入力端子１１０及び電圧出力端子１１１を有する。
【００５８】
ＣＬＫ信号源１０１が出力したクロック信号は、ＣＬＫ入力端子１０２を通ってＣＬＫ制御部１０３に入力される。
【００５９】
ＣＬＫ制御部１０３は、２入力のＡＮＤゲートである。入力の一方にはクロック信号が入力され、入力の他方には電圧比較部１０８の比較器Ａ２の出力が入力される。このＣＬＫ制御部１０３は、比較器Ａ２の出力が“１”（Ｈレベル）のときにのみクロック信号を通過させる。
【００６０】
ＣＬＫ制御部１０３を通過したクロック信号は、カウンタ部１０４に入力される。このカウンタ部１０４はクロック信号に同期してカウントする３ビットのカウンタを有する。このカウンタの初期値は（０００）Ｂであり、（１１１）Ｂまで１ずつ増加する。カウント値はデコーダ部１０５に出力される。
【００６１】
デコーダ部１０５は、入力されたカウント値を所定の方法でデコードする。より具体的には、デコーダ部１０５はカウント値が上昇するにつれて、出力電圧Ｖｏｕｔが上昇するようにカウント値をデコードする。デコードされた信号は抵抗可変部１０６に出力される。つまり、デコーダ部１０５は、カウント値が上昇するにつれて後述の抵抗可変部１０６の可変抵抗Ｒ１の値が小さくなるように、抵抗可変部１０６に入力されるチャンネル信号を生成する。
【００６２】
抵抗可変部１０６は、第５の実施形態で説明した抵抗切替回路５０に相当するものであり、信号保持回路群および可変抵抗Ｒ１を有する。即ち、信号保持回路群は、第１乃至第４の実施形態のうちいずれかに係る信号保持回路を、抵抗可変部１０６のチャンネルの数だけ並べて構成されている。異なる実施形態の信号保持回路を並べて構成してもよい。可変抵抗Ｒ１は、第５の実施形態で説明した可変抵抗５６に相当する。デコーダ部１０５から入力されたチャンネル信号により、抵抗可変部１０６の抵抗値が選択される。
【００６３】
電圧出力部１０７は、増幅器Ａ１と、抵抗Ｒ２と、内部基準電源Ｖｒｅｆ１とを備える。図６に示すように、抵抗Ｒ２と増幅器Ａ１の非反転入力端子（−）は抵抗可変部１０６の可変抵抗Ｒ１の一端と接続され、増幅器Ａ１の反転入力端子（＋）は内部基準電源Ｖｒｅｆ１と接続されている。増幅器Ａ１の出力は、定電圧源１００の電圧出力端子１１１に接続されている。内部基準電源Ｖｒｅｆ１の電圧は、Ｒ１及びＲ２で決まる増幅度で増幅器Ａ１によって昇圧され、増幅器Ａ１から出力される。具体的には出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｒｅｆ１・（１＋Ｒ２／Ｒ１）となる。
【００６４】
電圧比較部１０８は、比較器Ａ２を備える。この比較器Ａ２の２つの入力端子のうち、一端は電圧出力部１０７の増幅器Ａ１の出力端子と接続されており、他端は外部基準入力端子１１０を介して外部基準電源Ｖｒｅｆ２と接続されている。比較器Ａ２の出力端子は、ＣＬＫ制御部１０３の入力端子の一つと接続されている。この比較器Ａ２は、２つの入力端子の信号が異なる場合、“１”を出力し、同じ場合、“０”を出力する。
【００６５】
内部回路電源端子１０９を介して内部回路電源（図示せず）が接続される。この内部回路電源の電力供給先は、図６からわかるように、抵抗可変部１０６、電圧出力部１０７及び電圧比較部１０８である。その他の電力を必要とする構成要素は、外部基準電源Ｖｒｅｆ２から電力を供給される。
【００６６】
以下、この定電圧源１００の動作について説明する。
【００６７】
まず、内部回路電源を内部回路電源端子１０９に接続し、抵抗可変部１０６、電圧出力部１０７および電圧比較部１０８に所定の電圧を印加する。これにより、前述のように抵抗Ｒ１、Ｒ２及びＶｒｅｆ１で決まる出力電圧Ｖｏｕｔが、電圧出力端子１１１から出力される。具体的には、このとき可変抵抗Ｒ１の抵抗は十分に大きいから、Ｖｏｕｔ≒Ｖｒｅｆ１となる。
【００６８】
次に、クロック信号源１０１をＣＬＫ入力端子１０２に接続し、外部基準電源Ｖｒｅｆ２を外部基準入力端子１１０に接続する。この外部基準電源Ｖｒｅｆ２の電圧が、定電圧源１００の出力電圧の目標値となる。
【００６９】
当初、出力電圧Ｖｏｕｔと外部基準電源の電圧Ｖｒｅｆ１は異なるため、比較器Ａ２の出力は“１”となる。よって、カウンタ部１０４にクロック信号が入力され、カウント値はクロック信号に同期して増加する。このカウント値はデコーダ部１０５によってデコードされ、このデコードされた信号は抵抗可変部１０６に入力されるチャンネル信号となる。
【００７０】
抵抗可変部１０６は、チャンネル信号に応じて可変抵抗Ｒ１の値を変化させる。Ｒ１の変化により、電圧出力部１０７の増幅器Ａ１の増幅度が変わるため、出力電圧Ｖｏｕｔが変化することになる。
【００７１】
出力電圧Ｖｏｕｔは、電圧比較部１０８において出力電圧Ｖｏｕｔと外部基準電源Ｖｒｅｆ２を比較することによって、調整される。より詳細には、Ｖｏｕｔ＜Ｖｒｅｆ２のとき、比較器Ａ２の出力はＨレベルになるため、ＣＬＫ制御部１０３はＣＬＫ信号を通過させる。それにより、前述の通り、カウンタ部のカウント値が上昇して、それに合わせて出力電圧Ｖｏｕｔが上昇する。このようなフィードバック制御の結果、Ｖｏｕｔ＝Ｖｒｅｆ２になる。すると、比較器Ａ２の出力は“０”（Ｌレベル）になるため、ＣＬＫ制御部１０３はＣＬＫ信号を通過させず、カウンタ部１０４はカウントアップを停止する。したがって、出力電圧Ｖｏｕｔの上昇は停止する。
【００７２】
このようにして、電源出力端子１１１から出力される出力電圧Ｖｏｕｔは、外部基準電圧Ｖｒｅｆ２と同じ電圧となる。
【００７３】
その後、外部基準入力端子１１０に接続された外部基準電源Ｖｒｅｆ２を切り離すことにより、抵抗可変部１０６は信号を保持し、抵抗Ｒ１が固定されるため、出力電圧ＶｏｕｔはＶｒｅｆ２に保たれる。
【００７４】
外部基準電源Ｖｒｅｆ２を切り離すタイミングについて説明する。このタイミングとして、カウンタ部１０４のカウント値が０からスタートして最大値になるまでの時間を用いることができる。例えば、カウンタ部１０４のカウンタが３ビットのカウンタであれば、外部基準電源Ｖｒｅｆ２を接続した時刻をｔ＝０として、ｔ＝７Ｔ（Ｔはクロック信号の周期）で切り離す。これにより、外部基準電源の電圧が定電圧源１００の調整可能な範囲内にある限り、外部基準電源の電圧に等しい出力電圧を得ることができる。
【００７５】
本実施形態の定電圧電源は、フィードバック動作により電圧を調整するため、高精度な出力を要求される電源に好適である。
【００７６】
なお、上記の説明では抵抗Ｒ１を変化させたが、図中の抵抗Ｒ２を変化させる構成としてもよい。また、カウンタ部１０４のカウンタは３ビットのものに限定されず、定電圧源１００の出力電圧の範囲や精度に応じて決めることができる。カウントの仕方は１ずつ増加させる方法に限られず、例えば、カウント値を（００１）Ｂ，（０１０）Ｂ，（１００）Ｂの順に増加させて、抵抗可変部１０６の特定のチャンネルのみが選択されるようにしてもよい。出力電圧の調整方法は、外部基準電源の電圧より大きい電圧から調整を開始して降圧しながら近づけていく方法でもよい。ＣＬＫ信号源１０１は定電圧源１００に含まれる構成としてもよい。内部回路電源は定電圧源１００に含まれる構成としてもよい。
【００７７】
以上、本実施形態によれば、第５の実施形態に係る抵抗切替回路を用いることで、制御信号端子及び制御信号の生成回路が不要となることにより、簡易な構成で低コストの定電圧源が得られる。また、本実施形態の定電圧源は、電圧調整後、動作させる必要のない回路への電力供給を停止するので消費電力も低減される。
【図面の簡単な説明】
【００７８】
【図１】第１の実施形態に係る信号保持回路の回路図を示す図である。
【図２】第２の実施形態に係る信号保持回路の回路図を示す図である。
【図３】第３の実施形態に係る信号保持回路の回路図を示す図である。
【図４】第４の実施形態に係る信号保持回路の回路図を示す図である。
【図５】第５の実施形態に係る抵抗切替回路の構成を示す図である。
【図６】第６の実施形態に係る定電圧源の構成を示す図である。
【符号の説明】
【００７９】
１，２，３，４，５１ａ，５１ｂ，５１ｃ・・・信号保持回路、１０，１０ａ，１０ｂ，１０ｃ・・・制御入力端子、１１，１２，１７，２７・・・インバータ、１３・・・コンデンサ、１４・・・記憶回路、１５，１６・・・ＮＡＮＤゲート、１８，１８ａ，１８ｂ，１８ｃ・・・制御出力端子、１９，１９ａ，１９ｂ，１９ｃ，５４・・・内部電源端子、２０，２０ａ，２０ｂ，２０ｃ，５５・・・外部電源端子、２１，２２・・・ダイオード、２３，２５・・・ｐ−ＭＯＳトランジスタ、２４，２６，５２ａ，５２ｂ，５２ｃ・・・ｎ−ＭＯＳトランジスタ、２８・・・グランド端子、５０・・・抵抗切替回路、５３・・・外部接続端子、５６・・・可変抵抗、１００・・・定電圧源、１０１・・・ＣＬＫ信号源、１０２・・・ＣＬＫ入力端子、１０３・・・ＣＬＫ制御部、１０４・・・カウンタ部、１０５・・・デコーダ部、１０６・・・抵抗可変部、１０７・・・電圧出力部、１０８・・・電圧比較部、１０９・・・内部回路電源端子、１１０・・・外部基準入力端子、１１１・・・電圧出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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