(57)【要約】【課題】ワード線間又はビット線等における不純物プロファイルが適正に制御され、さらなる微細化が可能な半導体装置及びその製造方法を実現できるようにする。【解決手段】半導体装置は、第１導電型の半導体基板１１にストライプ状に形成された、第２導電型の不純物の拡散層である複数のビット線１４と、半導体基板１１の上における複数のビット線１４同士の間の領域に形成された複数のゲート絶縁膜１２と、半導体基板１１の上に、各ゲート絶縁膜１２を介在して形成され、複数のビット線１４と交差する方向に延びる複数のワード線１６と、半導体基板１１における複数のワード線１６同士の間の領域に形成された、第１導電型の不純物の拡散層である複数のビット線分離拡散層１８とを備えている。各ビット線分離拡散層１８は、不純物の拡散を抑制する拡散抑制物１８Ｂを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板にストライプ状に形成され、第２導電型の不純物の拡散層である複数のビット線と、
前記半導体基板の上における前記複数のビット線同士の間の領域に形成された複数のゲート絶縁膜と、
前記半導体基板の上に前記各ゲート絶縁膜を介在して形成され、前記複数のビット線と交差する方向に延びる複数のワード線と、
前記半導体基板における前記複数のワード線同士の間の領域に形成され、第１導電型の不純物の拡散層である複数のビット線分離拡散層とを備え、
前記各ビット線分離拡散層は、不純物の拡散を抑制する拡散抑制物を含むことを特徴とする半導体装置。
【請求項２】
前記各ゲート絶縁膜における前記各ワード線の側端部と接する領域には、前記拡散抑制物が含まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板にストライプ状に形成され、第２導電型の不純物の拡散層である複数のビット線と、
前記半導体基板の上における前記複数のビット線同士の間の領域に形成された複数のゲート絶縁膜と、
前記半導体基板の上に前記各ゲート絶縁膜を介在して形成され、前記複数のビット線と交差する方向に延びる複数のワード線とを備え、
前記各ビット線は、不純物の拡散を抑制する拡散抑制物を含んでいることを特徴とする半導体装置。
【請求項４】
前記各ワード線は、
前記各ゲート絶縁膜の上に形成された複数の下層導電膜と、
前記複数の下層導電膜の上に形成され、前記複数の下層導電膜同士を電気的に接続する上層導電膜とを含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜における前記ビット線と隣接する領域には、前記拡散抑制物が含まれていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、下側から順次形成された下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜からなることを特徴とする請求項１〜５のいずれか記載の半導体装置
【請求項７】
前記ゲート絶縁膜は、下側から順次形成された下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜からなり、
前記上部酸化膜中には、前記拡散抑制物が偏析していることを特徴とする請求項１、２及び４のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は、下側から順次形成された下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜からなり、
前記窒化膜は、前記拡散抑制物を含むことを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記上部酸化膜中には、前記拡散抑制物が偏析していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記拡散抑制物は、窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの少なくとも１つを含むことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
第１導電型の半導体基板の上に第１の絶縁膜形成膜を形成した後、形成した第１の絶縁膜形成膜を選択的に除去することによりストライプ状の複数の第１の絶縁膜を形成する工程（ａ）と、
前記半導体基板における前記複数の第１の絶縁膜同士の間の領域に、第２導電型の不純物を導入して複数のビット線を形成する工程（ｂ）と、
前記各ビット線の上にビット線上絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に第１の導電膜を形成する工程（ｄ）と、
前記第１の導電膜を選択的に除去して、前記複数のビット線と交差する方向に延びる複数のワード線を形成する工程（ｅ）と、
前記半導体基板における前記複数のワード線同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第１導電型の不純物を導入することにより複数のビット線分離拡散層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）では、前記各第１の絶縁膜における前記各ワード線の側端部と接する領域に前記拡散抑制物を導入することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜であり、
前記工程（ｆ）では、前記拡散抑制物が前記ワード線に注入され、
前記工程（ｆ）よりも後に、前記工程（ｆ）において前記ワード線に注入された前記拡散抑制物を熱処理により前記上部酸化膜の近傍に偏析させる工程（ｇ）をさらに備えていることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
第１導電型の半導体基板の上に第１の絶縁膜形成膜を形成した後、形成した第１の絶縁膜形成膜を選択的に除去することによりストライプ状の複数の第１の絶縁膜を形成する工程（ａ）と、
前記半導体基板における前記複数の第１の絶縁膜同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第２導電型の不純物を導入して複数のビット線を形成する工程（ｂ）と、
前記各ビット線の上にビット線上絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に第１の導電膜を形成した後、形成した第１の導電膜を選択的に除去することにより、前記ビット線と交差する方向に延びる複数のワード線を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
第１導電型の半導体基板の上に、第１の絶縁膜形成膜及び第１の導電膜形成膜及びマスクパターンを順次形成した後、前記マスクパターンを用いて、前記第１の絶縁膜形成膜及び第１の導電膜形成膜を選択的に除去することにより、第１の絶縁膜、第１の導電膜及び前記マスクパターンが積層されたストライプ状の複数の積層膜を形成する工程（ａ）と、
前記半導体基板における前記複数の積層膜同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第２導電型の不純物を導入して複数のビット線を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記複数の積層膜同士の間の領域を埋めるようにビット線上絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に第２の導電膜を形成した後、形成した第２の導電膜及び前記第１の導電膜を選択的に除去することにより、それぞれが複数の下層導電膜と、該複数の下層導電膜を電気的に接続する上層導電膜とを有し、前記ビット線と交差する方向に延びる複数のワード線を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）では、前記各第１の絶縁膜における前記各ビット線と隣接する領域に、前記拡散抑制物を導入することを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜であり、
前記工程（ｂ）では、前記拡散抑制物が前記第１の導電膜に注入され、
前記工程（ｂ）よりも後に、前記工程（ｂ）において前記第１の導電膜に注入された前記拡散抑制物を熱処理により前記上部酸化膜の近傍に偏析させる工程（ｇ）をさらに備えていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第１の絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜であり、
前記工程（ｂ）では、前記拡散抑制物が前記第１の導電膜に注入され、前記第１の導電膜に注入された前記拡散抑制物が前記窒化膜に導入されることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）よりも後に、前記工程（ｂ）において前記第１の導電膜に注入された前記拡散抑制物を熱処理により前記上部酸化膜の近傍に偏析させる工程（ｇ）をさらに備えていることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記拡散抑制物は、窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの少なくとも１つを含むことを特徴とする請求項１１〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ビット線とそれに交差するワード線とを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ビット線とそれに直交するワード線とを有する半導体装置の構造は、メモリセル面積の低減において優れた構造であり、半導体装置の微細化を進めるために重要である。このような構造において所望の特性を得るためには、不純物プロファイルを適正化する必要がある。
【０００３】
ビット線とそれに直交するワード線とを有する半導体装置を形成する方法として、例えば以下のような方法がある（例えば、特許文献１を参照。）。
【０００４】
まず、第１導電型の半導体基板上に下部酸化膜、窒化膜、上部酸化膜が順次積層されたＯＮＯ膜を形成する。次に、マスクパターンを用いてＯＮＯ膜の一部をストライプ状に除去する。続いて、第１導電型半導体基板のＯＮＯ膜が除去された部分に第２導電型の不純物を注入し、ビット線を形成する。次に、マスクパターンを除去した後、ビット線上に絶縁膜を形成する。続いて、導電性材料を堆積した後、堆積した導電性材料を選択的に除去することによりビット線が延びる方向と直交する方向にワード線を形成する。
【特許文献１】特開２００１−０７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の半導体装置には、半導体装置の微細化が進行するに従い、狭チャネル効果及び短チャネル効果の影響が顕在化するという問題がある。
【０００６】
狭チャネル効果は、チャネル幅が狭くなることにより、ビット線を分離するための不純物が、チャネル領域に混入して閾値電圧が高くなる現象である。
【０００７】
隣接するビット線を分離する方法としては、ワード線を形成した後、ワード線間に第１導電型の不純物を注入する方法が一般的である。このようなＰＮ接合を用いた隣接ビット線の分離法は、セル面積低減において優れているため微細化が求められるメモリセルにおいて有用である。しかし、微細化を進めると、ワード線間に注入した第１導電型の不純物がワード線の下まで拡散してしまい、狭チャネル効果の影響が大きくなってしまう。
【０００８】
短チャネル効果は、パンチスルー電流が増えること等により閾値電圧が減少する現象でありビット線の不純物濃度を高くすること等により引き起こされる。
【０００９】
半導体装置を微細化するためには、ビット線裏打ち部のピッチを低減し、セル面積を低減する必要がある。このため、ビット線の不純物濃度を高くし、ビット線の抵抗を低減することが重要である。一般的にビット線の形成においては、1×１０15/ｃｍ2オーダーの不純物を注入する。しかし、このように高濃度の不純物注入を行うと、短チャネル効果の影響が大きくなる。
【００１０】
このように、ビット線とそれに直交するワード線とを有する半導体装置の微細化をさらに進めるためには、ワード線間又はビット線等における不純物プロファイルを適正に制御できるようにすることが必要である。
【００１１】
本発明は、前記従来の問題を解決し、ワード線間又はビット線等における不純物プロファイルが適正に制御され、さらなる微細化が可能な半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は半導体装置を、拡散層が拡散抑制物を含む構成とする。
【００１３】
具体的に、本発明に係る第１の半導体装置は、第１導電型の半導体基板にストライプ状に形成され、第２導電型の不純物の拡散層である複数のビット線と、半導体基板の上における複数のビット線同士の間の領域に形成された複数のゲート絶縁膜と、半導体基板の上に各ゲート絶縁膜を介在して形成され、複数のビット線と交差する方向に延びる複数のワード線と、半導体基板における複数のワード線同士の間の領域に形成され、第１導電型の不純物の拡散層である複数のビット線分離拡散層とを備え、各ビット線分離拡散層は、不純物の拡散を抑制する拡散抑制物を含むことを特徴とする。
【００１４】
第１の半導体装置は、ビット線分離拡散層が不純物の拡散を抑制する拡散抑制物を含む。このため、ビット線を分離するための第１導電型の不純物の拡散が抑えられる。従って、ビット線の分離特性を十分確保しつつ、狭チャネル効果を抑制することが可能となる。その結果、ビット線とそれに直交するワード線とを有する半導体装置の微細化をさらに進めることが可能となる。
【００１５】
第１の半導体装置において、各ゲート絶縁膜における各ワード線の側端部と接する領域には、拡散抑制物が含まれていてもよい。
【００１６】
本発明に係る第２の半導体装置は、第１導電型の半導体基板にストライプ状に形成され、第２導電型の不純物の拡散層である複数のビット線と、半導体基板の上における複数のビット線同士の間の領域に形成された複数のゲート絶縁膜と、半導体基板の上に各ゲート絶縁膜を介在して形成され、複数のビット線と交差する方向に延びる複数のワード線とを備え、各ビット線は、不純物の拡散を抑制する拡散抑制物を含んでいることを特徴とする。
【００１７】
第２の半導体装置は、ビット線が不純物の拡散を抑制する拡散抑制物を含んでいる。このため、ビット線の不純物注入量を高くした場合においても、不純物の拡散を抑えることができる。従って、短チャネル効果を抑えつつ、ビット線を低抵抗化することが可能となる。その結果、ビット線とそれに直交するワード線とを有する半導体装置の微細化をさらに進めることが可能となる。
【００１８】
第２の半導体装置において、各ワード線は、各ゲート絶縁膜の上に形成された複数の下層導電膜と、複数の下層導電膜の上に形成され、複数の下層導電膜同士を電気的に接続する上層導電膜とを含む構成としてもよい。
【００１９】
第２の半導体装置において、ゲート絶縁膜におけるビット線と隣接する領域には、拡散抑制物が含まれていてもよい。
【００２０】
第１及び第２の半導体装置においてゲート絶縁膜は、下側から順次形成された下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜からなる構成としてもよい。
【００２１】
第１及び第２の半導体装置においてゲート絶縁膜は、下側から順次形成された下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜からなり、上部酸化膜中には、拡散抑制物が偏析していてもよい。
【００２２】
第２の半導体装置においてゲート絶縁膜は、下側から順次形成された下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜からなり、窒化膜は、拡散抑制物を含む構成としてもよい。この場合において、上部酸化膜中には、拡散抑制物が偏析していてもよい。
【００２３】
第１及び第２の半導体装置において、拡散抑制物は、窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの少なくとも１つを含む構成としてもよい。
【００２４】
本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板の上に第１の絶縁膜形成膜を形成した後、形成した第１の絶縁膜形成膜を選択的に除去することによりストライプ状の複数の第１の絶縁膜を形成する工程（ａ）と、半導体基板における複数の第１の絶縁膜同士の間の領域に、第２導電型の不純物を導入して複数のビット線を形成する工程（ｂ）と、各ビット線の上にビット線上絶縁膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に第１の導電膜を形成する工程（ｄ）と、第１の導電膜を選択的に除去して、複数のビット線と交差する方向に延びる複数のワード線を形成する工程（ｅ）と、半導体基板における複数のワード線同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第１導電型の不純物を導入することにより複数のビット線分離拡散層を形成する工程（ｆ）とを備えていることを特徴とする。
【００２５】
第１の半導体装置の製造方法は、半導体基板における複数のワード線同士の間の領域に不純物の拡散を抑制する拡散抑制物を導入した後、第１導電型の不純物を導入することにより複数のビット線分離拡散層を形成する工程を備えている。このため、ビット線分離拡散層の不純物の拡散を抑えることができる。従って、ビット線の分離特性を十分確保しつつ、狭チャネル効果を抑制することが可能となる。その結果、ビット線とそれに直交するワード線とを有する半導体装置の微細化をさらに進めることが可能となる。
【００２６】
第１の半導体装置の製造方法において、工程（ｆ）では、各第１の絶縁膜における各ワード線の側端部と接する領域に拡散抑制物を導入してもよい。
【００２７】
第１の半導体装置の製造方法において、第１の絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜であり、工程（ｆ）では、拡散抑制物がワード線に注入され、工程（ｆ）よりも後に、工程（ｆ）においてワード線に注入された拡散抑制物を熱処理により上部酸化膜の近傍に偏析させる工程（ｇ）をさらに備えていてもよい。
【００２８】
本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体基板の上に第１の絶縁膜形成膜を形成した後、形成した第１の絶縁膜形成膜を選択的に除去することによりストライプ状の複数の第１の絶縁膜を形成する工程（ａ）と、半導体基板における複数の第１の絶縁膜同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第２導電型の不純物を導入して複数のビット線を形成する工程（ｂ）と、各ビット線の上にビット線上絶縁膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に第１の導電膜を形成した後、形成した第１の導電膜を選択的に除去することにより、ビット線と交差する方向に延びる複数のワード線を形成する工程（ｄ）とを備えていることを特徴とする。
【００２９】
第２の半導体装置の製造方法は、第１の絶縁膜同士の間の領域に不純物の拡散を抑制する拡散抑制物を導入した後、第２導電型の不純物を導入し、複数のビット線を形成する工程を備えている。このため、ビット線の不純物の拡散を抑えることができる。従って、短チャネル効果を抑えつつ、ビット線を低抵抗化することが可能となる。その結果、ビット線とそれに直交するワード線とを有する半導体装置の微細化をさらに進めることが可能となる。
【００３０】
本発明に係る第３の半導体装置の製造方法は、第１導電型の半導体基板の上に、第１の絶縁膜形成膜及び第１の導電膜形成膜及びマスクパターンを順次形成した後、マスクパターンを用いて、第１の絶縁膜形成膜及び第１の導電膜形成膜を選択的に除去することにより、第１の絶縁膜、第１の導電膜及びマスクパターンが積層されたストライプ状の複数の積層膜を形成する工程（ａ）と、半導体基板における複数の積層膜同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第２導電型の不純物を導入して複数のビット線を形成する工程（ｂ）と、工程（ｂ）よりも後に、複数の積層膜同士の間の領域を埋めるようにビット線上絶縁膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に第２の導電膜を形成した後、形成した第２の導電膜及び第１の導電膜を選択的に除去することにより、それぞれが複数の下層導電膜と、該複数の下層導電膜を電気的に接続する上層導電膜とを有し、ビット線と交差する方向に延びる複数のワード線を形成する工程（ｄ）とを備えていることを特徴とする。
【００３１】
第３の半導体装置の製造方法は、積層膜同士の間の領域に、不純物の拡散を抑制する拡散抑制物を導入した後、第２導電型の不純物を導入することにより、複数のビット線を形成する工程を備えている。このため、第１の絶縁膜に拡散抑制物を注入することが可能となる。従って、ビット線の不純物の拡散を抑えることができるだけでなく、第１の絶縁膜の膜質及びトラップ特性を向上することが可能となる。
【００３２】
第２及び第３の半導体装置の製造方法において、工程（ｂ）では、各第１の絶縁膜における各ビット線と隣接する領域に、拡散抑制物を導入してもよい。
【００３３】
第３の半導体装置の製造方法において、第１の絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜であり、工程（ｂ）では、拡散抑制物が第１の導電膜に注入され、工程（ｂ）よりも後に、工程（ｂ）において第１の導電膜に注入された拡散抑制物を熱処理により上部酸化膜の近傍に偏析させる工程（ｇ）をさらに備えていてもよい。
【００３４】
第３の半導体装置の製造方法において、第１の絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜を有するＯＮＯ膜であり、工程（ｂ）では、拡散抑制物が第１の導電膜に注入され、第１の導電膜に注入された拡散抑制物が窒化膜に導入される構成としてもよい。この場合において、工程（ｂ）よりも後に、工程（ｂ）において第１の導電膜に注入された拡散抑制物を熱処理により上部酸化膜の近傍に偏析させる工程（ｇ）をさらに備えていてもよい。
【００３５】
本発明の半導体装置の製造方法において、拡散抑制物は、窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの少なくとも１つを含む構成としてもよい。
【発明の効果】
【００３６】
本発明に係る半導体装置及びその製造方法によれば、ワード線間又はビット線等における不純物プロファイルが適正に制御され、さらなる微細化が可能な半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の断面構成であり、（ａ）はゲート長方向の断面を示し、（ｂ）はゲート幅方向の断面を示す。
【００３８】
図１に示すように、第１導電型の半導体基板１１には、第１方向（ゲート幅方向）に延びるビット線１４が形成されている。半導体基板１１の上には、第１方向と交差する第２方向（ゲート長方向）に延びるワード線１６が形成されている。ビット線１４は、第２導電型の不純物の拡散層である。第１方向と第２方向とは直交していることが好ましい。
【００３９】
半導体基板１１におけるビット線１４同士の間の領域の上には、第１方向に延びる第１の絶縁膜１２が形成されている。第１の絶縁膜１２は、順次積層された下部酸化膜１２Ａ、窒化膜１２Ｂ、上部酸化膜１２Ｃを有するＯＮＯ膜である。第１の絶縁膜１２における、ワード線１６の下側に形成された部分は、ゲート絶縁膜１２ａとして機能する。
【００４０】
半導体基板１１におけるビット線１４の上には、ビット線１４とワード線１６とを絶縁するビット線上絶縁膜１５が形成されている。
【００４１】
半導体基板１１における、ワード線１６同士の間の領域には、ビット線分離拡散層１８が形成されている。ビット線分離拡散層１８は、第１導電型の不純物１８Ａと拡散抑制物１８Ｂとを含んでいる。
【００４２】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。なお、図２〜５において（ａ）はゲート長方向の断面を示し、（ｂ）はゲート幅方向の断面を示す。まず、図２に示すように、半導体基板１１の上に下部酸化膜（下部ＳｉＯ2膜）１２Ａ、窒化膜（ＳｉＮ膜）１２Ｂ及び上部酸化膜（上部ＳｉＯ2膜）１２Ｃを順次積層して、ＯＮＯ膜を形成する。続いて、ＯＮＯ膜の上にマスクパターン２３を形成し、ＯＮＯ膜を選択的に除去する。これにより、第１方向にストライプ状に延びる第１の絶縁膜１２を形成する。次に、半導体基板１１における第１の絶縁膜１２同士の間の領域に第２導電型の不純物を注入し、ストライプ状に延びる複数のビット線１４を形成する。
【００４３】
下部酸化膜１２Ａ、窒化膜１２Ｂ及び上部酸化膜１２Ｃの膜厚は、例えば５ｎｍ、５ｎｍ及び１０ｎｍとすればよい。マスクパターン２３は、フォトレジスト等により形成すればよい。第２の不純物には、例えば砒素イオン（Ａｓ+）を用い、２×１０15／ｃｍ2程度の注入量とすればよい。
【００４４】
次に、図３に示すように、マスクパターン２３を除去した後、ビット線１４の上にビット線上絶縁膜１５を形成する。次に、例えば厚さが２００ｎｍのポリシリコン膜を成長した後、リンイオン（Ｐ+）を６×１０15／ｃｍ2程度の注入量で注入する。続いて、フォトレジストマスクを使用したフォトリソグラフィー法とドライエッチング法を用いてポリシリコン膜を選択的に除去する。これにより、ビット線１４と直交する方向に延びる複数のワード線１６を形成する。
【００４５】
次に、図４に示すように、半導体基板１１におけるワード線１６同士の間の領域に拡散抑制物１８Ｂを注入する。このとき拡散抑制物１８Ｂはワード線１６中にも同時に注入される。拡散抑制物１８Ｂは例えば窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの１つ又は２つ以上の組み合わせとすればよい。拡散抑制物１８Ｂとして窒素を用いる場合には、第１の絶縁膜１２におけるワード線１６の側端部と接する領域にも注入することが好ましい。また、後工程の熱処理を経ることによりワード線１６中に注入された窒素を第１の絶縁膜１２を構成する上部酸化膜１２Ｃの近傍に偏析させてもよい。このようにすれば、ＯＮＯ膜の膜質が改善するという効果を得ることができる。拡散抑制物１８Ｂの注入量は、例えば窒素を用いる場合には、１×１０15／ｃｍ2オーダーとすればよい。また、次に注入する第１導電型の不純物１８Ａの注入深さ（Ｒｐ）とほぼ一致するようにすることが好ましい。なお、イオン注入のチルト角度を２５度程度として角度注入を行えば、第１の絶縁膜１２のエッジ部分に窒素が入りやすくなる。
【００４６】
次に、図５に示すように、半導体基板１１におけるワード線１６の間に第１導電型の不純物１８Ａを注入する。これにより、ビット線分離拡散層１８が形成される。第１導電型の不純物１８Ａには、例えばホウ素イオン（Ｂ+）を用い、注入量は５×１０12／ｃｍ2程度とすればよい。なお、ワード線１６の側壁上にスペーサ膜を形成し、拡散抑制物１８Ｂの注入及び第１導電型の不純物１８Ａの注入のうちの少なくとも一方を、スペーサ膜越しに行ってもよい。
【００４７】
次に、図示はしないが、ビット線１４及びワード線１６の所定領域にコンタクトを形成し、上方にコンタクトと電気的に接続する配線を形成すればよい。
【００４８】
本実施形態の半導体装置の製造方法は、ワード線同士の間の領域に拡散抑制物を注入した後に、第１導電型の不純物を注入する。このため、ビット線を分離するための第１導電型の不純物の拡散を抑制することができる従って、ビット線の分離特性を確保しつつ狭チャネル効果を抑制することができる。その結果、従来と比べて狭チャネル効果が小さくなるため、従来よりも小さいセル面積で所望のビット線分離特性を得ることが可能となる。
【００４９】
また、拡散抑制物として窒素を用いれば、ワード線下のＯＮＯ膜においてゲート幅方向のエッジ部及び上部酸化膜の膜質を改善することも可能となり、メモリセル特性の改善ができる。
【００５０】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の断面構成であり、（ａ）はゲート長方向の断面を示し、（ｂ）はゲート幅方向の断面を示す。
【００５１】
図６に示すように、第１導電型の半導体基板３１には、第１方向に延びるビット線３４が形成されている。半導体基板３１の上には、第１方向と交差する第２方向に延びるワード線３６が形成されている。ビット線３４は、第２導電型の不純物３４Ａと、拡散抑制物３４Ｂとを含む拡散層である。
【００５２】
半導体基板３１におけるビット線３４同士の間の領域の上には、第１方向に延びる第１の絶縁膜３２が形成されている。第１の絶縁膜３２は、順次積層された下部酸化膜、窒化膜、上部酸化膜を有するＯＮＯ膜である。第１の絶縁膜３２における、ワード線３６の下側に形成された部分は、ゲート絶縁膜３２ａとして機能する。
【００５３】
半導体基板３１におけるビット線１４の上には、ビット線３４とワード線３６とを絶縁するビット線上絶縁膜３５が形成されている。
【００５４】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。なお、図７〜１０において（ａ）はゲート長方向の断面を示し、（ｂ）はゲート幅方向の断面を示す。まず、図７に示すように、半導体基板３１の上にＯＮＯ膜である下部酸化膜３２Ａ、窒化膜３２Ｂ及び上部酸化膜３２Ｃを順次形成する。続いて、ＯＮＯ膜の上に例えばフォトレジストを用いてマスクパターン４３を形成し、ＯＮＯ膜を選択的に除去する。これにより、第１方向にストライプ状に延びる第１の絶縁膜３２を形成する。
【００５５】
次に、図８に示すように、半導体基板３１における第１の絶縁膜３２同士の間の領域に拡散抑制物３４Ｂを注入する。拡散抑制物３４Ｂは例えば窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの１つ又は２つ以上の組み合わせとすればよい。拡散抑制物３４Ｂとして窒素を用いる場合には、第１の絶縁膜３２の側端部の近傍にも窒素を注入することが好ましい。拡散抑制物１８Ｂの注入量は、例えば窒素を用いる場合には、１×１０15／ｃｍ2オーダーとすればよい。また、次に注入する第２導電型の不純物３４Ａの注入深さ（Ｒｐ）とほぼ一致するようにすることが好ましい。なお、イオン注入のチルト角度を２５度程度として角度注入を行えば、第１の絶縁膜３２のエッジに窒素が入りやすくなる。
【００５６】
次に、図９に示すように、半導体基板３１における第１の絶縁膜３２同士の間の領域に第２導電型の不純物３４Ａを注入する。これにより、ビット線３４を形成する。第２導電型の不純物３４Ａには、例えばＡｓ+を用い、２×１０15／ｃｍ2程度の注入量とすればよい。
【００５７】
次に、図１０に示すように、マスクパターン４３を除去した後、ビット線３４の上にビット線上絶縁膜３５を形成する。次に、例えば厚さが２００ｎｍのポリシリコン膜を成長した後、Ｐ+を６×１０15／ｃｍ2程度の注入量で注入する。続いて、フォトレジストマスクを使用したフォトリソグラフィー法とドライエッチング法を用いてポリシリコン膜を選択的に除去する。これにより、ビット線１４と直交する方向に延びる複数のワード線１６を形成する。
【００５８】
次に、図示はしないが、ビット線３４及びワード線３６の所定領域にコンタクトを形成し、上方にコンタクトと電気的に接続する配線を形成する。
【００５９】
本実施形態の半導体装置の製造方法は、拡散抑制物を注入した後、第２導電型の不純物を注入することによりビット線を形成する。これにより、ビット線の拡散を抑制することができ、ビット線の抵抗低減と短チャネル効果抑制の両立を容易に達成できる。その結果、従来と比べ短チャネル効果が小さくなるため、従来よりも小さいセル面積で所望のビット線抵抗を得ることが可能となる。
【００６０】
また、拡散抑制物として窒素を用いれば、ワード線下のＯＮＯ膜においてゲート長方向のエッジ部の膜質を改善することが可能となり、メモリセル特性の改善ができるという効果も得られる。
【００６１】
なお、第１の実施形態に示したような、ビット線の分離を目的としたビット線分離拡散層をさらに設ける構成としてもよい。
【００６２】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１１（ａ）及び（ｂ）は第３の実施形態に係る半導体装置の断面構成であり、（ａ）はゲート長方向の断面を示し、（ｂ）はゲート幅方向の断面を示す。図１１において図６と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６３】
第３の実施形態の半導体装置は、図１１に示すように、ワード線３６がゲート絶縁膜３２ａの上にそれぞれ形成された複数の下層導電膜３６Ａと上、複数の下層導電膜３６Ａを電気的に接続する上層導電膜３６Ｂとにより形成されている。また、下層導電膜３６Ａの上面と、ビット線の上に形成されたビット線上絶縁膜４５の上面とは平坦化されている。
【００６４】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。なお、図１２〜１５において（ａ）はゲート長方向の断面を示し、（ｂ）はゲート幅方向の断面を示す。まず、図１２に示すように、半導体基板３１の上に半導体基板３１の上に下部酸化膜３２Ａ、窒化膜３２Ｂ及び上部酸化膜３２Ｃを有するＯＮＯ膜を形成する。続いて、厚さが５０ｎｍポリシリコンを形成した後、Ｐ+イオンを１．５×１０15／ｃｍ2の注入量で注入して、第１の導電膜を形成する。続いて、第１の導電膜の上に厚さが１００ｎｍのシリコン窒化膜を形成する。さらに、フォトレジストマスクを使用したフォトリソグラフィー法とドライエッチング法を用いて窒化膜を選択的に除去した後、窒化膜をマスクパターンとして第１の導電膜及びＯＮＯ膜を選択的に除去する。これにより、第１の絶縁膜３２、下層導電膜形成膜５３及び窒化膜５４が積層されたストライプ状の積層膜５５を形成する。
【００６５】
次に、図１３に示すように、半導体基板３１における積層膜５５同士の間の領域に拡散抑制物３４Ｂを注入する。このとき拡散抑制物３４Ｂは窒化膜５４中及びその下の下層導電膜形成膜５３中にも同時に注入される。拡散抑制物３４Ｂは例えば窒素、フッ素、カーボン、インジウム、ゲルマニウム及びシリコンのうちの１つ又は２つ以上の組み合わせとすればよい。拡散抑制物３４Ｂとして窒素を用いる場合には、第１の絶縁膜３２の側端部の近傍にも窒素を注入することが好ましい。また、後工程の熱処理を経ることにより下層導電膜形成膜５３中に注入された窒素を第１の絶縁膜３２を構成する上部酸化膜の近傍に偏析させてもよい。このようにすれば、ＯＮＯ膜の膜質が改善するという効果を得ることができる。拡散抑制物１８Ｂの注入量は、例えば窒素を用いる場合には、１×１０15／ｃｍ2オーダーとすればよい。また、次に注入する第２導電型の不純物３４Ａの注入深さ（Ｒｐ）とほぼ一致するようにすることが好ましい。なお、イオン注入のチルト角度を２５度程度として角度注入を行えば、第１の絶縁膜３２のエッジに窒素が入りやすくなる。
【００６６】
また、第１の絶縁膜３２及び下層導電膜形成膜５３をパターニングした後の窒化膜５４の膜厚を３０ｎｍ程度となるように調整すると、窒化膜５４及びその下の下層導電膜形成膜５３だけでなくＯＮＯ膜中にも拡散抑制物３４Ｂを直接注入することができる。このようにすれば、特に拡散抑制物に窒素を用いた場合に、トラップ特性を適正化することが可能となる。ワード線３６を単層とした場合には拡散抑制物３４Ｂを注入する際のワード線膜厚が厚いため、加算抑制物３４ＢがＯＮＯ膜まで届かない。しかし、本実施形態のようにワード線３６を下層導電膜３６Ａと上層導電膜３６Ｂとに分け、上層導電膜３６Ｂを形成する前に拡散抑制物を注入すれば、ＯＮＯ膜中にも窒素を容易に導入できる。
【００６７】
次に、図１４に示すように、半導体基板３１における積層膜５５同士の間の領域に第２導電型の不純物３４Ａを注入する。これにより、ビット線３４を形成する。第２導電型の不純物３４Ａには、例えばＡｓ+を用い、２×１０15／ｃｍ2程度の注入量とすればよい。
【００６８】
次に、図１５に示すように、半導体基板３１上の全面に第２の絶縁膜を化学気相堆積（ＣＶＤ）法等により形成した後、化学機械的研磨（ＣＭＰ）法を用いて、下層導電膜形成膜５６が露出するまで平坦化する。その後、残存する窒化膜５４をリン酸を用いたウェットエッチング等により除去し、積層膜５５同士の間を埋めるようにビット線上絶縁膜４５を形成する。
【００６９】
次に、半導体基板３１上の全面に、厚さが１５０ｎｍのポリシリコン膜を形成した後、Ｐ+イオンを４．５×１０15ｃｍ2の注入量で注入することにより、上部導電膜形成膜を形成する。続いて、フォトレジストマスクを用いたフォトリソグラフィー法とドライエッチング法とを用いて、上部導電膜形成膜及び下層導電膜形成膜を選択的に除去することにより、下層導電膜３６Ａと下層導電膜３６Ａ同士を電気的に接続する上層導電膜３６Ｂとを有するワード線３６を形成する。
【００７０】
次に、図示はしないが、ビット線３４及びワード線３６の所定領域にコンタクトを形成し、上方にコンタクトと電気的に接続する配線を形成する。
【００７１】
本実施形態の半導体装置の製造方法は、拡散抑制物を注入した後、第２導電型の不純物を注入することによりビット線を形成する。これにより、ビット線の拡散を抑制することができ、ビット線の抵抗低減と短チャネル効果抑制の両立を容易に達成できる。その結果、従来と比べ短チャネル効果が小さくなるため、従来よりも小さいセル面積で所望のビット線抵抗を得ることが可能となる。
【００７２】
また、拡散抑制物として窒素を用いれば、ワード線下のＯＮＯ膜においてゲート長方向のエッジ部の膜質を改善することが可能となり、メモリセル特性の改善ができるという効果も得られる。
【００７３】
なお、第１の実施形態に示したような、ビット線の分離を目的としたビット線分離拡散層をさらに設ける構成としてもよい。
【００７４】
また、拡散抑制物として窒素を用いれば、合わせてワード線下のＯＮＯ膜においてゲート長方向のエッジ部分及び上部酸化膜の膜質を改善することが可能となり、メモリセル特性の改善ができる。さらに、ＯＮＯ膜の窒化膜中に拡散抑制物を注入することにより窒素濃度を調整することができ、トラップ特性の適正化というさらなるメモリセル特性の改善効果が得られる。
【００７５】
以上に示した第１〜第３の実施形態において、ゲート絶縁膜としてはＯＮＯ膜を一例として説明した。しかし、ＯＮＯ膜に限定されるものではなく、電荷保持特性を備えた材料を含むゲート絶縁膜（例えば、窒化膜あるいは窒化膜と酸化膜との積層膜等）であればＯＮＯ膜と同様に実現可能である。
【産業上の利用可能性】
【００７６】
本発明に係る半導体装置及びその製造方法は、ワード線間又はビット線等における不純物プロファイルが適正に制御され、さらなる微細化が可能な半導体装置及びその製造方法を実現でき、特にビット線とそれに直交するワード線を有する半導体装置及びその製造方法等において有用である
【図面の簡単な説明】
【００７７】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図４】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図６】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図８】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図９】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図１０】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図１１】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図１２】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図１３】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図１４】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【図１５】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、（ａ）はゲート長方向の断面であり、（ｂ）はゲート幅方向の断面である。
【符号の説明】
【００７８】
１１      半導体基板
１２      第１の絶縁膜
１２Ａ    下部酸化膜
１２Ｂ    窒化膜
１２Ｃ    上部酸化膜
１２ａ    ゲート絶縁膜
１４      ビット線
１５      ビット線上絶縁膜
１６      ワード線
１８      ビット線分離拡散層
１８Ａ    不純物
１８Ｂ    拡散抑制物
２３      マスクパターン
３１      半導体基板
３２      第１の絶縁膜
３２Ａ    下部酸化膜
３２Ｂ    窒化膜
３２Ｃ    上部酸化膜
３２ａ    ゲート絶縁膜
３４      ビット線
３４Ａ    不純物
３４Ｂ    拡散抑制物
３５      ビット線上絶縁膜
３６      ワード線
３６Ａ    下層導電膜
３６Ｂ    上層導電膜
４３      マスクパターン
４５      ビット線上絶縁膜
５４      窒化膜
５５      下層導電膜形成膜
５６      積層膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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