(57)【要約】      （修正有）【課題】基準電圧を確定するための方法、回路及びシステムを提供する。【解決手段】不揮発性装置、及び装置を作動させる方法が開示されており、同方法は、異なるグループのメモリセルの閾値電圧分布の関数として、メモリセルのグループを読み取るための読み取り基準レベルを変更する段階を含んでいる。変更する段階は、不揮発性メモリセルアレイのメモリセルのグループに関係付けられた履歴セルの履歴読み取り基準レベルを確定する段階と、感知された論理状態分布を記憶されている論理状態分布と比較する段階と、を含んでいる。【選択図】図５
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【特許請求の範囲】
【請求項１】
一組の不揮発性メモリ（「ＮＶＭ」）セルのための所与の論理状態に関係付けられた読み取り基準レベルを選択するための方法において、
前記一組のＮＶＭセルに関係付けられた履歴セルから初期の読み取りレベルを導き出す段階と、
前記初期の読み取り基準レベルを用いて感知された前記一組のＮＶＭセルの論理状態分布を、前記一組のＮＶＭセルの記憶されている論理状態分布と比較する段階と、から成る方法。
【請求項２】
初期の読み取り基準レベルを導き出す前記段階は、前記履歴セル用の基準レベルを確定する段階を備えている、請求項１に記載の方法。
【請求項３】
一組のＮＶＭセルのための所与の論理状態に関係付けられた前記初期の読み取り基準レベルは、それが導き出された前記履歴セルの前記基準レベルと等しくないレベルにある、請求項２に記載の方法。
【請求項４】
一組のＮＶＭセルのための所与の論理状態に関係付けられた前記初期の読み取り基準レベルと、それが導き出された前記履歴セルのための前記基準レベルとの間の差異は、維持されるべき所定のマージンに基づいている、請求項３に記載の方法。
【請求項５】
一組のＮＶＭセルのための所与の論理状態に関係付けられた前記初期の読み取り基準レベルは、それが導き出された前記履歴セルの前記読み取り基準レベルと実質的に等しいレベルにある、請求項２に記載の方法。
【請求項６】
前記初期の読み取り基準レベルを、論理状態分布の前記比較の結果に基づいて調整する段階を更に備えている、請求項１に記載の方法。
【請求項７】
所与の論理状態で感知されたＮＶＭセルの数が、記憶されている値より高い場合、前記初期読み取り基準レベルは、上方に調整される、請求項２に記載の方法。
【請求項８】
所与の論理状態で感知されたセルの数が、記憶されている値より低い場合、前記初期読み取り基準レベルは、下方に調整される、請求項２に記載の方法。
【請求項９】
不揮発性メモリ（「ＮＶＭ」）装置において、
一組の不揮発性メモリ（「ＮＶＭ」）セルを含んでいるＮＶＭアレイと、
前記一組のＮＶＭセルに関係付けられた履歴セルから初期の基準レベルを導き出し、前記初期の読み取り基準レベルを用いて感知された前記一組のＮＶＭセルの論理状態分布を、前記一組のＮＶＭセルの記憶されている論理状態分布と比較するように改造されている制御論理と、を備えている装置。
【請求項１０】
前記制御論理は、前記履歴セルのための基準レベルを確定することによって、初期の読み取り基準レベルを導き出すように改造されている、請求項９に記載の装置。
【請求項１１】
一組のＮＶＭセルのための所与の論理状態に関係付けられた前記初期の読み取り基準レベルは、それが導き出される前記履歴セルの前記基準レベルと等しくないレベルにある、請求項１０に記載の装置。
【請求項１２】
一組のＮＶＭセルのための所与の論理状態に関係付けられた前記初期の読み取り基準レベルと、それが導き出された前記履歴セルのための前記基準レベルと、の間の差異は、維持されるべき所定のマージンに基づいている、請求項１１に記載の装置。
【請求項１３】
一組のＮＶＭセルのための所与の論理状態に関係付けられた前記初期の読み取り基準レベルは、それが導き出された前記履歴セルの前記基準レベルと実質的に等しいレベルにある、請求項１０に記載の装置。
【請求項１４】
前記制御論理は、論理状態分布の前記比較結果に基づいて前記初期の読み取り基準レベルを調節するように更に改造されている、請求項９に記載の装置。
【請求項１５】
所与の論理状態で感知されたＮＶＭセルの数が、記憶されている値より高い場合、前記初期の読み取り基準レベルは、上方に調整される、請求項１０に記載の装置。
【請求項１６】
所与の論理状態で感知されたセルの数が、記憶されている値より低い場合、前記初期の読み取り基準レベルは、下方に調整される、請求項１０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、不揮発性メモリ（「ＮＶＭ」）セルに関する。より厳密には、本出願は、ＮＶＭセルを読み取る方法及びそれらの方法を利用するＮＶＭ装置に関する。
【背景技術】
【０００２】
単一及び二重電荷保存領域ＮＶＭメモリセルは、当該技術では既知のものである。１つのその様なメモリセルは、図１に示すＮＲＯＭ（窒化物読み取り専用メモリ）セル１０であり、本図を参照すると、このＮＲＯＭは、導電層１８とチャネル２０の間に挟みこまれている窒化物ベースの層１６に２つのビット１２、１４を備えている。ＮＲＯＭセルは、多数の特許に、例えば、本発明の共有譲受人に譲渡されている米国特許第６，６４９，９７２号に記載されており、同開示をここに参考文献として援用する。
【０００３】
ビット１２と１４は、個別にアクセス可能であるため、別々にプログラムされ（従来的には「０」と記される）、消去され（従来的には「１」と記される）、又は読み取られる。ビット（１２又は１４）の読み取りは、特定のビットを読み取る時に見られるように、閾値電圧Ｖｔが、読み取り基準電圧レベルＲＤを上回っている（プログラムされている）か、又は下回っている（消去されている）か、を判定することを伴っている。
【０００４】
次に参照する図２Ａは、閾値電圧Ｖｔの関数として、（通常は、メモリアレイへと形成される膨大な数のＮＲＯＭセルを有する）メモリチップのプログラムされた又は消去された状態の分布を示している。消去されたビットは、その閾値電圧が消去閾値電圧ＥＶ以下に下がっているビットである。従って、消去分布３０は、通常、その最も右側の点が、消去閾値電圧ＥＶの近傍（及び、望ましくは消去閾値電圧又はそれ以下）にある。同様に、プログラムされたビットは、その閾値電圧が、プログラム閾値電圧ＰＶ以上に上がっているビットである。従って、プログラム分布３２は、通常、その最も左側の点が、プログラム閾値電圧の近傍（及び、望ましくはプログラム閾値電圧又はそれ以上）にある。
【０００５】
２つの閾値電圧ＰＶとＥＶの間の差は、オペレーションの窓Ｗ０である。読み取り基準電圧レベルＲＤは、通常、窓Ｗ０の中に置かれており、例えば、読み取り基準セルから生成することができる。読み取り基準セルは、本発明の共有譲受人に譲渡されている米国特許第６，４９０，２０４号に記載されているように、普通は、但し必ずしもというわけではないが、非固有状態にあり、同特許の開示内容をここに参考文献として援用する。その様な場合、読み取り基準セルの閾値電圧は、図２ＡのＲＤレベルにある。
【０００６】
次に、読み取り中のビットからの信号は、比較回路（例えば差分感知増幅器）を用いて、読み取り基準レベルによって生成される信号と比較され、その結果によって、アレイセルは、プログラムされた状態か又は消去された状態かが決まる。或いは、基準セルを使用する代わりに、独立して生成された電圧又は電流を、読み取り基準信号とすることもできる。読み取り基準信号を生成するこの他の方法も、当技術では既知である。
【０００７】
感知計画回路は、完全でなくてもよく、その特性は、作動及び環境条件の違いによって変化することもあるので、マージンＭ０、Ｍ１は、通常、それぞれ「０」及び「１」を正しく読み取るために必要とされている。プログラム及び消去分布が、これらのマージンを超えている限り、信頼性のある読み取りが実現される。しかしながら、適切なマージンを維持し、且つメモリセルを読み取るという課題は、多層セル（ＭＬＣ）を取り扱う時には、より複雑化したものになってしまう。
【０００８】
ＭＬＣでは、２つ又はそれ以上のプログラミングレベルが、図２Ｂに表すように、同じセル上に共存する場合がある。ＭＬＣセルが、多数の論理的状態の何処にセルが在るかを判定するために、読み取られる場合には、少なくとも２つの読み取り基準セルが使用されねばならない。読み取りオペレーション中に、ＭＬＣセルの閾値は、読み取り基準セルによって画定される２つ又はそれ以上の閾値電圧によって境界を定められる３つ又はそれ以上の領域の中の１つの中にあることが判定されなければならない。図２Ｂに示すように、ＭＬＣ内の所与の状態を画定する電圧閾値境界は、バイナリＮＶＭセル用の境界より、普通は相当小さい。今見ている図２Ｂは、ＭＬＣの４つの異なる閾値電圧領域を示しており、各領域は、ＭＬＣのプログラムされた状態のどれか１つ、又はＭＬＣの消去された状態のと関係付けられている。ＭＬＣでは、電位閾値電圧のどちらかというと固定された領域（例えば、３ボルトから９ボルト）は、幾つかのサブ範囲又はサブ領域に分割する必要があるので、ＭＬＣにおける各サブ範囲又はサブ領域は、普通はバイナリＮＶＭセルの領域より小さく、バイナリセルは、図２Ａに示すように、２つの電圧閾値領域を必要とするだけである。
【０００９】
ＮＶＭセルの電圧閾値は、一定に留まっていることは殆どない。閾値電圧ドリフトは、メモリセルの閾値電圧に大きな変動を生じる結果になる現象である。これらの変動は、セルの電荷保存領域からの電荷漏洩や温度変化によって生じ、また隣接するＮＶＭセルのオペレーションによる干渉によって発生することもある。次に参照する図２Ｃは、時間の関数として、１０サイクル及び１０００サイクルに対するドリフトに起因する、代表的なＭＬＣの２つのプログラム状態に関係付けられた閾値電圧（Ｖｔ）の変化を表すグラフを示している。グラフで分かるように、ドリフトは、非常に多数のセルに亘って生じており、それらのセルに亘る相関パターンで生じている。ドリフトの大きさ及び方向は、ＮＶＭがプログラム及び消去サイクルを通過した回数と、ＭＬＣのプログラミングのレベルによって決まることも知られている。更に、セルの（Ｖｔ）の偏差は、上方向又は下方向の何れかであることも知られている。
【００１０】
メモリセルの閾値電圧の変動は、状態についての誤った読み取りを引き起こし、更にはメモリアレイ内のデータの破壊を引き起こすこともある。電圧ドリフトは、各プログラムされた状態と関係付けられたＶｔ領域又はサブ範囲が代表的なバイナリセル用のものより比較的小さいＭＬＣセルにおいて特に問題である。
【００１１】
ＮＶＭアレイのセルの閾値電圧におけるドリフトに起因するデータ損失及びデータ破壊を削減するために、ＮＶＭアレイ内のセルの閾値電圧ドリフトは、補正されなければならない。所与のＮＶＭアレイでは、基準閾値電圧が、読み取られるＮＶＭセルによって経験された実際の電圧ドリフトに関係する或る値だけ、画定された検証閾値レベルからオフセットしている、１つ又は一組の基準セルを提供することが望まれている。本出願の共有譲受人に譲渡され、参考文献としてここに援用されている米国特許第６，９９２，９３２号は、上記課題に対するある種の解決策を教示している。しかしながら、一組の、ＮＶＭアレイのセルの閾値電圧の変動を許容する基準電圧レベルと、決められた基準電圧を備えている確立されたの基準セルと、を確定するより効率的且つ信頼性の高い方法に対し、広く理解されている継続的な必要性が存在する。
【特許文献１】米国特許第６，６４９，９７２号
【特許文献２】米国特許第６，４９０，２０４号
【特許文献３】米国特許第６，９９２，９３２号
【特許文献４】弁理士事件番号、第Ｐ−９０１４号
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明は、基準電圧を確定するための方法、回路及びシステムである。本発明の或る実施形態は、ＮＶＭブロック又はアレイ内のセルを作動させる（例えば、読み取る）のに使用される一組の作動基準セルを確立するためのシステム、方法、及び回路に関する。本発明の一部として、少なくともＮＶＭブロック又はアレイのセルのサブセットは、２つ又はそれ以上の組の試験基準セル又は構造に関係付けられた１つ又はそれ以上の基準電圧を使用して読み取られ、その際、試験基準セル又は構造の各組は、それぞれ他方の組の試験基準セル又は構造から少なくとも僅かにオフセットしている基準電圧を生成するか、又は他の方法で提供する。少なくともＮＶＭブロックのサブセットを読み取るために使用される試験基準セル／構造の各組毎に、読み取りエラー率が、計算され、又は他の方法で求められる。相対的に低い読み取りエラー率と関係付けられた１つ又は一組の試験基準セル／構造は、ＮＶＭブロック又はアレイ内の、セルのサブセットの外側の、他のセルを作動させる（例えば、読み取る）のに使用される一組の作動基準セルとして選択される。別の実施形態では、選択された試験基準セルの組は、選択された試験セットの基準電圧と実質的に等しい基準電圧を有する基準セル／構造の作動する組を選択又は確立するために使用される。
【００１３】
本発明の或る実施形態によれば、ＮＶＭアレイ内の一組のセルのプログラミング前又はプログラミングの間に、一組のセルに関係付けられた１つ又はそれ以上の論理及びプログラム状態のそれぞれにプログラムされることになるセルの数が計数され、論理状態分布は、例えば検査合計表に記憶される。本発明の或る実施形態の一部として、各論理又はプログラム状態に、その状態まで、及び／又はその状態以下にプログラムされることになるセルの数が、計数され、及び／又は、一組のＮＶＭセルと同じアレイ上、又はＮＶＭアレイと同じチップ上のメモリの中、の何れかにおいて表に記憶される。本発明の或る実施形態によれば、アレイのブロック又はセクタ、又はアレイ全体と関係付けられた履歴セルだけの論理状態分布が計数され、記憶される。
【００１４】
一組のプログラムされたセルを読み取る際に、本発明の或る実施形態によれば、所与の論理又はプログラム状態にあると分かったセルの数は、プログラミングの間に記憶される対応する値（例えば、所与の状態にプログラムされたセルの数）か、又はプログラミングの間に記憶された値から導き出された値（例えば、所与の状態に又はそれ以上にプログラムされたセルの数から、隣接するより高い論理状態に又はそれ以上にプログラムされたセルの数を引いた値）の何れかに対して比較される。所与の状態で読み取られたセルの数と、プログラミングの間に求められ／計数され／記憶された値を基に予測された数との間に不一致が生じた場合には、所与のプログラム状態に関係付けられた読み取り検証基準閾値は、検出されたエラーを補正するため上方又は下方に調整される。本発明の或る実施形態によれば、隣接する論理状態の読み取り検証レベルも、所与の状態での検出された読み取りエラーを補正するため、同様に上方又は下方に動かされる。
【００１５】
例えば、本発明の或る実施形態によれば、所与のプログラム状態で見つけられた（例えば、読み取られた）セルの数が、予測値を下回っている場合、所与の状態に関係付けられた読み取り検証基準電圧が下げられるか、或いは、所与の状態を上回っている読み取られたセルの数が予想値を超えている場合は、所与の状態に隣接するより高い論理状態に関係付けられた読み取り検証基準が上げられる、の何れかが行われる。逆に、所与のプログラム状態で見つけられた（例えば、読み取られた）セルの数が、予測値を上回っている場合、所与の状態に関係付けられた読み取り検証基準電圧が上げられるか、或いは、所与の状態を上回っている読み取られたセルの数が予想値より小さい場合は、所与の状態に隣接するより高い論理状態に関係付けられた読み取り検証基準が下げられる、の何れかが行われる。而して、一組のセルに対する読み取り検証基準電圧は、その組に関係付けられたそれぞれの状態で見つけられた／読み取られたセルの数が、その組のセルのプログラミングの間に計数され検査合計表に記憶されていた値から読み取られた数、又は導き出された数、の何れかの数と実質的に等しくなるように、選択される。
【００１６】
本発明の或る実施形態によれば、検査合計表は、ＮＶＭセルの組と同じチップ上に在り、更に本発明の別の実施形態によれば、制御器は、先に述べたエラー検出及び読み取り検証基準値の調節を行うように改造されている。検査合計表は、ＮＶＭセルの組と同じＮＶＭアレイ内に、又は、ＮＶＭアレイと同じチップ上に在る他のメモリセル上に、例えばプログラミング及び／又は読み取り時に制御器によって使用されるレジスタ又はバッファ内に、の何れかに記憶される。本発明の別の実施形態によれば、特殊化されたエラーコード及び検出回路は、作動される同じチップ及びＮＶＭアレイ上の制御器に含まれている。
【００１７】
上記段階の一部として選択された読み取り基準レベルは、１つ又はそれ以上の履歴セルの使用の様な他の方法と組み合わせて実行される。本発明の或る実施形態によれば、ＮＶＭ装置の制御論理は、感知された対記憶されている論理状態の分布を、１つ又はそれ以上の履歴セルから導き出された初期の１つ又は一組の基準レベル（即ち、試験基準レベル／セル／構造）を使用して、以下に説明するように、比較する。
【発明を実施するための最良の形態】
【００１８】
本発明と見なされる主題は、本明細書の結論の部分において厳密に指摘され、明確に請求されている。しかしながら、本発明は、構成及びオペレーションの方法の両方に関して、その目的、特徴、及び利点と共に、以下の詳細な説明を添付図面と併せて読みながら参照することにより明白となるであろう。
【００１９】
説明図を単純化し明瞭にするため、図に示す各要素は、縮尺が合っているわけではないものと理解されたい。例えば、幾つかの要素の寸法は、明瞭にするため他の要素と比較して強調されている場合がある。更に、適切と考えられる場合、参照番号は、対応するか又は類似の要素を示すため、各図に亘って繰り返し使用している場合もある。
【００２０】
以下の詳細な説明では、本発明をしっかりと理解して頂くために、多数の具体的な詳細事項を説明していく。しかしながら、当業者には理解頂けるように、本発明は、これらの具体的な詳細事項無しに実行することもできる。他の事例においては、本発明を曖昧にしないために、周知の方法、手順及び構成部品ついては、詳細に説明していない。
【００２１】
特に明記しない限り、以下の論議から明らかなように、明細書の論議を通して、「処理する」「導き出す」「算出する」「計算する」「確定する」等の様な用語の使用は、コンピュータ又はコンピュータシステム、又は同様の電子計算装置又は論理回路（例えば、制御器）の動作及び／又は処理を指すものであり、それらの機器は、計算システムのレジスタ及び／又はメモリ内の、電子的量の様な物理量として表されるデータを、計算システムのメモリ、レジスタ、又は他の情報記憶、伝送、又は表示装置内の物理量として同様に表される他のデータに、操作及び／又は変換する。
【００２２】
本発明の実施形態は、オペレーションを実行するための装置を含んでいる。この装置は、所望する目的のために特別に構成されていてもよいし、コンピュータに記憶されているコンピュータプログラムによって選択的に起動され、再構成される汎用コンピュータを備えていてもよい。その様なコンピュータプログラムは、限定するわけではないが、フロッピィディスク、光ディスク、ＣＤ−ＲＯＭ、磁気光ディスク、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、電気的にプログラム可能な読み取り専用メモリ（ＥＰＲＯＭ）、電気的に消去及びプログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）、磁気又は光カード、又は電子的命令を記憶するのに適し、コンピュータシステムバスに連結可能な、あらゆる他の型式の媒体を含め、あらゆる型式のディスクの様な、コンピュータ読み取り可能記憶媒体に記憶することができる。
【００２３】
ここに提示されるプロセス及び表示は、どの様な特定のコンピュータ又は他の装置にも生来的に関係するものではない。様々な汎用システムは、ここでの教示に従うプログラムを用いて使用することができ、又は所望の方法を実行するために更に特殊化された装置を構築するのに便利なことが判明するであろう。様々なそれらのシステムのための所望される構造は、以下の説明から明らかになるであろう。加えて、本発明の実施形態は、如何なる特定のプログラム言語にも関連付けること無く説明されている。様々なプログラミング言語が、ここで説明する本発明の教示を実施するために使用できるものと理解されたい。
【００２４】
出願人は、オペレーションの窓は、セルが何度も消去及びプログラミングサイクルを通過する際に時間の経過と共に変化することを理解している。オペレーションの窓は、縮小及び／又はドリフトすることがあり、それらは共に読み取りオペレーションの精度に悪影響を及ぼす場合がある。
【００２５】
本発明は、基準電圧を確定するための方法、回路及びシステムである。本発明の或る実施形態は、ＮＶＭブロック又はアレイ内のセルを作動させる（例えば、読み取る）のに使用される一組の作動基準セルを確立するためのシステム、方法、及び回路に関する。本発明の一部として、少なくともＮＶＭブロック又はアレイのセルのサブセットは、２つ又はそれ以上の組の試験基準セル又は構造に関係付けられた１つ又はそれ以上の基準電圧を使用して読み取られ、その際、試験基準セル又は構造の各組は、それぞれ他方の組の試験基準セル又は構造から少なくとも僅かにオフセットしている基準電圧を生成するか、又は他の方法で提供する。少なくともＮＶＭブロックのサブセットを読み取るために使用される試験基準セル／構造の各組毎に、読み取りエラー率が、計算され、又は他の方法で求められる。相対的に低い読み取りエラー率と関係付けられた１つ又は一組の試験基準セル／構造は、ＮＶＭブロック又はアレイ内の、セルのサブセットの外側の、他のセルを作動させる（例えば、読み取る）のに使用される一組の作動基準セルとして選択される。別の実施形態では、選択された試験基準セルの組は、選択された試験セットの基準電圧と実質的に等しい基準電圧を有する基準セル／構造の作動する組を選択又は確立するために使用される。
【００２６】
本発明の或る実施形態によれば、ＮＶＭアレイ内の一組のセルのプログラミング前又はプログラミングの間に、一組のセルに関係付けられた１つ又はそれ以上の論理及びプログラム状態のそれぞれにプログラムされることになるセルの数が計数され、論理状態分布は、例えば検査合計表に記憶される。本発明の或る実施形態の一部として、各論理又はプログラム状態に、その状態まで、及び／又はその状態以下にプログラムされることになるセルの数が、計数され、及び／又は、一組のＮＶＭセルと同じアレイ上、又はＮＶＭアレイと同じチップ上のメモリの中、の何れかにおいて表に記憶される。本発明の或る実施形態によれば、アレイのブロック又はセクタ、又はアレイ全体と関係付けられた履歴セルだけの論理状態分布が計数され、記憶される。
【００２７】
一組のプログラムされたセルを読み取る際に、本発明の或る実施形態によれば、所与の論理又はプログラム状態にあると分かったセルの数は、プログラミングの間に記憶される対応する値（例えば、所与の状態にプログラムされたセルの数）か、又はプログラミングの間に記憶された値から導き出された値（例えば、所与の状態に又はそれ以上にプログラムされたセルの数から、隣接するより高い論理状態に又はそれ以上にプログラムされたセルの数を引いた値）の何れかに対して比較される。所与の状態で読み取られたセルの数と、プログラミングの間に求められ／計数され／記憶された値を基に予測された数との間に不一致が生じた場合には、所与のプログラム状態に関係付けられた読み取り検証基準閾値は、検出されたエラーを補正するため上方又は下方に調整される。本発明の或る実施形態によれば、隣接する論理状態の読み取り検証レベルも、所与の状態での検出された読み取りエラーを補正するため、同様に上方又は下方に動かされる。
【００２８】
例えば、本発明の或る実施形態によれば、所与のプログラム状態で見つけられた（例えば、読み取られた）セルの数が、予測値を下回っている場合、所与の状態に関係付けられた読み取り検証基準電圧が下げられるか、或いは、所与の状態を上回っている読み取られたセルの数が予想値を超えている場合は、所与の状態に隣接するより高い論理状態に関係付けられた読み取り検証基準が上げられる、の何れかが行われる。逆に、所与のプログラム状態で見つけられた（例えば、読み取られた）セルの数が、予測値を上回っている場合、所与の状態に関係付けられた読み取り検証基準電圧が上げられるか、或いは、所与の状態を上回っている読み取られたセルの数が予想値より小さい場合は、所与の状態に隣接するより高い論理状態に関係付けられた読み取り検証基準が下げられる、の何れかが行われる。而して、一組のセルに対する読み取り検証基準電圧は、その組に関係付けられたそれぞれの状態で見つけられた／読み取られたセルの数が、その組のセルのプログラミングの間に計数され検査合計表に記憶されていた値から読み取られた数、又は導き出された数、の何れかの数と実質的に等しくなるように、選択される。
【００２９】
本発明の或る実施形態によれば、検査合計表は、ＮＶＭセルの組と同じチップ上に在り、更に本発明の別の実施形態によれば、制御器は、先に述べたエラー検出及び読み取り検証基準値の調節を行うように改造されている。検査合計表は、ＮＶＭセルの組と同じＮＶＭアレイ内に、又は、ＮＶＭアレイと同じチップ上に在る他のメモリセル上に、例えばプログラミング及び／又は読み取り時に制御器によって使用されるレジスタ又はバッファ内に、の何れかに記憶される。本発明の別の実施形態によれば、特殊化されたエラーコード及び検出回路は、作動される同じチップ及びＮＶＭアレイ上の制御器に含まれている。
【００３０】
上記段階の一部として選択された読み取り基準レベルは、１つ又はそれ以上の履歴セルの使用の様な他の方法と組み合わせて実行される。本発明の或る実施形態によれば、ＮＶＭ装置の制御論理は、感知された対記憶されている論理状態の分布を、１つ又はそれ以上の履歴セルから導き出された初期の１つ又は一組の基準レベル（即ち、試験基準レベル／セル／構造）を使用して、以下に説明するように、比較する。
【００３１】
次に図３を参照すると、この図は、代表的なメモリアレイのオペレーションを開始した後の或る点における消去及びプログラム分布４０及び４２それぞれを表している。
【００３２】
各ビットは、消去電圧ＥＶを下回る閾値電圧まで消去されるが、消去分布４０は、消去電圧ＥＶより僅かに上にシフトされているように思われる。出願人は、これはセルの２つのビットが互いに影響を及ぼしあっているという事実に起因していることを理解している。両方のビットが消去されると、各ビットの閾値電圧は、（消去分布４０内の小さな分布４４で示されるように）消去電圧ＥＶより低くなる。しかしながら、それらのビットの一方がプログラムされ、他方が消去される場合、消去されたビットの閾値電圧は、他方のビットのプログラムされた状態のため、より高くなるように思われる。これは、消去分布４０内の第２小分布４６によって示されており、それらのビットの幾つかは、消去電圧ＥＶの上に現れる閾値電圧を有している。これは、通常「第２ビット効果」と呼ばれている。加えて、消去されたビットは、捕捉層内の電荷再分配及び捕捉層への意図せぬ電荷注入に起因して、消去電圧ＥＶより僅かに上にシフトされるように思われる。
【００３３】
出願人は、更に、プログラム／消去サイクルが繰り返された後では、プログラム分布４２は、プログラミング電圧ＰＶより下にシフトすることも理解している。これは、消去／プログラムサイクルの後のセルの保持特性に因るものである。プログラム分布４２のこの下方シフトは、時間及び温度依存性があり、シフト率も、セルが過去に経験したプログラム／消去サイクルの数に影響される。
【００３４】
この様に分布がシフトすることで、オペレーションの窓が、異なるオペレーションの窓Ｗｍまで縮小する結果となる。出願人は、異なる窓Ｗｍは、元の窓Ｗ０と整列している場合もしていない場合もあることを理解している。図３は、窓Ｗｍの中心が、元の窓Ｗ０の中心からシフトしている例示的な窓Ｗｍを示している。出願人は、これらの変化の一方又は両方は、読み取りオペレーションの品質に影響を及ぼすことを理解している。これは、次に参照する図４に示されている。
【００３５】
図４は、図３に類似しているが、読み取り基準レベルＲＤとそれに付帯する設計マージンＭ１が追記されている。先行技術は、読み取り基準レベルＲＤが、予測されるプログラム及び消去マージン損失によって位置決めされることを必要としている。通常、プログラムマージン損失は大きく、そのため図４では、読み取り基準レベルＲＤは、保持損失が生じた後のプログラム状態ビットの正しい読み取りを保証するため、消去検証レベルＥＶにより接近して位置が定められている。読み取り基準レベルＲＤと消去検証レベルＥＶの間の距離は、消去状態ビットの正しい読み取りを保証するために提供されている合計消去マージンである。合計消去マージンの外に、回路の欠陥を補償し、消去されたビットを確実に正しく読み取るようにするため、マージンＭ１が必要とされる。消去されたビットの最初の配置が、（通常、消去オペレーションの後で）ＥＶレベルより下にあり、Ｍ１マージンより大きければ、「１」ビットの信頼性の高い読み取りが実現する。不運にも、図４に示すように、消去分布４０が消去閾値電圧ＥＶより上にドリフトしてしまうと、マージンＭ１は、もはや維持されなくなる。消去分布４６の中に濃いマーキングによって示されている幾つかのビットがあるが、これらのビットは、その閾値電圧がマージンＭ１より低くないため、誤って読み取られる（即ち、プログラムされていると読み取られる）ことになる。
【００３６】
次に、図５Ａ、５Ｂ、５Ｃを参照するが、これらの図は、一体となって、オペレーションの窓の変化の関数として移動する移動読み取り基準レベルＭＲＬを使用して、本発明に従って構築され、作動するメモリセルを読み取る方法を表している。
【００３７】
本発明の或る好適な実施形態によれば、消去及びプログラムオペレーション（図５Ａ）の直ぐ後に、移動読み取りレベルＭＲＬが、消去分布５０Ａとプログラム分布５２Ａの間の読み取りレベルＲＤ１に設置され、このとき、消去分布５０Ａは、消去閾値電圧ＥＶより（第２ビット効果によって）僅かに上にあり、プログラム分布５２Ａは、プログラミング閾値電圧ＰＶより完全に又は殆ど完全に上にある。適したマージンＭ１とＭ０は、読み取りレベルＲＤ１から定義され、回路及び感知計画の欠陥を克服して、ビット状態を確実に正しく検知できるようにしている。図５Ａでは、消去及びプログラム分布は、それぞれが、マージンＭ１とＭ０の先にある。従って、この時点では、読み取りレベルＲＤ１は、「１」と「０」の両方を成功裏に信頼性を保って読み取る。
【００３８】
セルが、既に複数回のプログラミングと消去のサイクルを経験している場合、或る期間の後、分布はシフトすることがある。図５Ｂでは、プログラム分布は、ここでは５２Ｂと表示されているが、下に移動し、その結果そのかなりの部分がプログラム閾値電圧ＰＶより下になっている。しかしながら、消去分布も、ここでは５０Ｂと表示されているが、通常は下に移動している。オペレーションの窓ＷＢが、（ＷＡと表示されている）図５Ａの窓と近い又は同じ幅を有している場合でも、その中心は変化している。その結果、マージンＭ０を有する読み取り基準レベルＲＤ１は、プログラム分布５２Ｂ内の全てのビットを、もはや「０」として正しく読取れない。
【００３９】
本発明の或る好適な実施形態によれば、図５Ｂの状況では、移動読み取りレベルＭＲＬは、第２読み取りレベルＲＤ２に移動する。この状況では、読み取りレベルＲＤ２を基準としてビットを読み取る場合、マージンＭ０とＭ１が、シフトされたＲＤ２読み取りレベルに対してではあるが、維持され、従って、両方の分布（５０Ｂと５２Ｂ）の全てのビットが、消去された（「１」）又はプログラムされた（「０」）と正しく読み取られる。
【００４０】
図５Ｃは、分布が更にシフトし、その結果、オペレーションの窓ＷＣが更に縮小し及び／又はシフトしている第３の事例を示している。本発明の或る好適な実施形態によれば、移動読み取りレベルＭＲＬは、（マージンＭ０とＭ１と共に）第３読み取りレベルＲＤ３に移動し、変化したオペレーションの窓に対応して、分布５０Ｃ及び５２Ｃ内の全てのビットを信頼性を保って確実に読み取れるようにしている。
【００４１】
読み取りレベルＲＤ１とＲＤ２は、図５Ｃの分布を成功裏に読み取ることができないであろうことを理解頂けるであろう。（プログラム分布５２Ｃの左側から読み取りレベルまでの距離が要求されているマージンＭ０より小さいため）読み取りレベルＲＤ１とＲＤ２であれば、両方共、「０」のうち少なくともいくつかを誤って読み取ることになる。同様に、第３読み取りレベルＲＤ３は、図５Ａと５Ｂの分布に使用されると、分布５０Ａと５０Ｂの右側は、読み取りレベルＲＤ３からの要求されているマージンＭ１を維持していないため、「１」の幾つかを誤って読み取ることになる。
【００４２】
任意の所与の時期に使用するレベルを読み取る選択は、どの様な適した方法で行ってもよく、その様な全ての方法が本発明に含まれる。次に参照する或る実施例は、図６Ａに示されている。この実施例では、６０と表示されているメモリアレイは、読み取られるメモリセル６２と、履歴セル６４を備えている。少なくとも１つの履歴セル６４は、メモリセル６２のサブセットと関係付けられ、対応するメモリセル６２のサブセットと同じ状態で、実質的に同じ事象を、望ましくは実質的に同時に通過する。
【００４３】
次に参照する特定の実施例は、図６Ｂに示されている。この実施例では、履歴セル６４Ａは、メモリセル６２の行Ａと関係付けられており、セル６２と同時にプログラムされて消去され、その既知の所定の状態に戻される。この所定の状態とは、例えば、セルの両方のビットが（すなわち両方の記憶領域が）プログラムされた状態であるか、又は別の事例では、一方のビットだけがプログラムされた状態で、他方のビットは消去された状態のままでである様な場合である。
【００４４】
次に参照する別の実施例が、図６Ｃに示されている。この実施例では、履歴セル６４の組Ｈ’は、アレイ６０内のメモリセル６２の区域Ｇ’と関係付けられている。履歴セル６４の組Ｈ’は、その中のセルが、関係付けられている区域Ｇ’のメモリセル６２と実質的に同じ状態で、実質的に同じ事象を通過する限り、メモリアレイの中の何処にあってもよい。履歴セル６４は、常に所定の状態に戻される。履歴セル６４の中には、両方のビット（即ち、両方の記憶領域）がプログラムされた状態にあるものもあれば、そのビットの内の１つだけがプログラムされた状態にあるものもある。
【００４５】
図６Ｄでは、履歴セル６４の組Ｈは、アレイ６０の区域Ｇの次のセルの行である。通常、その様な行それぞれは、５１２−１Ｋセルを有しており、一方、区域Ｇには２５６−５１２行が在る。
【００４６】
履歴セル６４は、それらが関係付けられているメモリセル６２のサブセットを読み取る際に使用するのに最も適切な基準読み取りレベルを確定するために使用される。基準読み取りレベル、又はより望ましくは、履歴セル６４の正しい読み出し（履歴セル６４は、通常プログラムされた状態にあるため、「０」読み出し）を作り出す、最も高い基準読み取りレベルは、その関係付けられたメモリセル６２のサブセットを読み取るためにマージンを追加して、又は追加しないで、使用される。
【００４７】
履歴セル６４を正しく読み取るために使用される基準読み取りレベルは、「履歴読み取り基準レベル」として知られている。関係付けられたメモリセル６２のサブセットは、履歴読み取り基準レベルと同じ「メモリ読み取り基準レベル」を用いて読み取られるか、或いはそれにはマージンが追加されている。
【００４８】
次に、２つのプログラム分布６１と６３及び消去分布６５を示している図７を参照する。プログラム分布６１は、図６Ｄに示す履歴セル６４に関するプログラム分布であり、プログラム分布６３は、履歴セル６４が関係付けられているアレイ６０内のアレイセル６２のグループＧに関するプログラム分布である。少ない数の履歴セル６４が多くの数のアレイセル６２を表しているので、分布６１は、図７では、分布６３より小さく示されている。従って、プログラム分布６１の端部ＥＰＨは、プログラム分布６３の端部ＥＰＧより高い電圧に位置している。
【００４９】
図７は、履歴読み取り基準レベル及び３つの関係付けられたメモリ読み取りレベルＲＤ１、ＲＤ２、ＲＤ３を画定するための２つの履歴読み取りレベルＲＤ１’とＲＤ２’を示しており、ここに、ＲＤ１’＞ＲＤ２’であり、ＲＤ１＞ＲＤ２＞ＲＤ３である。
【００５０】
履歴プログラム分布６１は、先ず履歴読み取りレベルＲＤ１’で検査される。図７に示すように、履歴セル６４の一部が、読み取りレベルＲＤ１’を使用する時に、消去されていると読取られた場合、次に履歴読み取りレベルＲＤ２’が、履歴セル６４を読み取るために使用される。この実施例では、履歴読み取りレベルＲＤ２’は、履歴セル６４をうまく読み取ることができ、従って、それらの関係付けられたメモリセル６２サブセットＧは、その関係付けられたメモリ読み取り基準レベルＲＤ２を使用して読み取られることになる。図７の実施形態では、この実施例ではＲＤ２’である最も低い履歴読み取り基準レベルは、（全ての履歴セルが、履歴読み取りレベルＲＤ２’で、プログラムされていると読み取られる時には）読み取りレベルＲＤ２、又は（履歴セルの一部が、ＲＤ２’で、消去されていると読み取られる時には、）読み取りレベルＲＤ３の何れかと関係付けられる。
【００５１】
図７は、各履歴読み取りレベルＲＤi’と、その関係付けられたメモリ読み取りレベルＲＤiの間のマージンＭＨＲＤｉを示している。図７の実施例では、マージンＭＨＲＤｉは、分布６１と６３内の異なる数のビットと関係付けられた投影差異ＥＰＨ−ＥＰＧとして定義される。マージンＭＨＲＤｉは、他のどの様な適したやり方で定義してもよいものと理解されたい。
【００５２】
従って、一般化すると、プログラムされた履歴セル６４の組Ｈの一部が、履歴読み取りレベルＲＤ（ｊ）’を用いると正しく読み取られない（即ち、それらが、消去されていると読み取られる）が、履歴読み取りレベルＲＤ（ｊ＋１）’を用いると正しく読み取られる場合は、メモリセル６２の関係付けられたサブセットＧは、ＲＤ（ｊ＋１）メモリ読み取り基準レベルを使用して読み取られるのが望ましい。このため、メモリ読み取り基準レベルと同じ数の履歴読み取り基準レベルが、存在する。
【００５３】
或いは、図７に関して先に説明したように、メモリ読み取り基準レベルより１つ少ない履歴読み取り基準レベルがある場合もある。この実施形態では、最も低いレベルのＲＤ（ｊ）’は、２つのレベルを提供する。最も低いレベルのＲＤ（ｊ）’の正しい読み取りは、ＲＤ（ｊ）レベルと関係付けられ、一方、正しくない読み取りは、ＲＤ（ｊ＋１）レベルと関係付けられる。
【００５４】
メモリセル６２のサブセットＧのそれぞれを読み取るのに使用すべき最も適切な基準読み取りレベルは、多くの方法の何れによっても確定することができるが、その中から４つの方法について、以下に説明する。
【００５５】
Ａ）履歴セル６４の全て又は一部、対、読み取り基準レベルＲＤ（ｊ）を有する既存の読み取り基準セルの全て又は一部、の読み取り。
【００５６】
Ｂ）履歴セル６４の全て又は一部、対、或るマージンＭＨを加えて読み取り基準レベルＲＤ（ｊ）に設置されている特定の基準セル（但しＭＨは投影差異ＥＰＨ−ＥＰＧ又は何らかの他の適したマージン）の読み取り。代わりに、各読み取りレベルＲＤ（ｊ）毎に別々のマージンＭＨ（ｊ）があってもよい。
【００５７】
Ｃ）履歴セル６４の全て又は一部、対、読み取り基準レベルＲＤ（ｊ）を有しているが、幾らかのマージンを導入するために読み取り基準セルのワードラインとは異なるレベルの履歴セル６４のワードラインを起動させる既存の読み取り基準セルの全て又は一部、の読み取り。
【００５８】
Ｄ）履歴セル６４の全て又は一部、対、読み取り基準レベルＲＤ（ｊ）を有しているが、例えば、履歴又は読み取り基準セルの少なくとも１つの信号に対し、電流又は電圧信号を加算又は減算することによって、これらの読み取りオペレーションそれぞれに或るマージンＭＨ（ｊ）を導入している既存の読み取り基準セルの全て又は一部、の読み取り。
【００５９】
これらのオペレーションは、履歴セル６４対異なる履歴読み取り基準レベルを読み取り、更にメモリセル６２の関係付けられたサブセットＧを読み取るのに最適なメモリ読み取り基準レベルを確定するのに十分な時間を許容するアプリケーションで、（関係付けられたメモリセル６２のサブセットＧを読み取る前に）「オンザフライ」で実行される。或いは、履歴セル６４は、所定の時間に読取られ、読み出されたものを分析し、適切な履歴読み取り基準レベルを選定した後、その結果は、メモリセル６２の読み取りが求められる時、後で使用するために記憶される。その様な所定の時間は、装置のパワーアップ時、長いオペレーション（例えば、プログラム又は消去）の前又は後、又はアイドル時である。履歴セル６４は、直列的に、並列的に及び直列並列混合形態で読み取られる。
【００６０】
履歴セル６４は、アレイメモリセル６２と同じ型式の多ビットＮＲＯＭセルである。それらは、セル当り１ビットモードで、セル当り２ビットモードで、又は多レベルモードで作動される。履歴セル６４のプログラムされた状態は、そのセルの中で１つのみ又は両方のビットをプログラムすることによって実現される。履歴セル６４は、その関係付けられたメモリセル６２に近接して、それと共に、又はそれを消去している間に消去される。履歴セルのプログラミングは、履歴セル及び関係付けられたメモリセル６２を消去した直後に、又はその関係付けられたメモリセル６２内のビットのサブセットをプログラミングするのに近接して実行される。
【００６１】
出願人は、本発明で説明している移動読み取りレベル法の有効性は、メモリ読み取り基準レベルを、読み取りレベルとプログラム及び消去閾値電圧の間のマージンが無くなったことに起因する正しくない読み取りが起こらないように、賢明に設置することに依存していることを理解している。これまで述べてきたように、メモリ読み取り基準レベルは、履歴セル６４の機能である履歴読み取り基準レベルに基づいて設置される。
【００６２】
出願人は、履歴セル６４のグループは、図８に示す統計的現象のため、その関係付けられたメモリセル６２のグループを忠実に表現するには能力が制限されていることを理解している。図８は、履歴セル６４のグループＨの様なサブグループの能力は、サブグループがその一部を成しているより大きいグループ、即ち、グループＧ又はＧ’を忠実に表現するには、本来的に不完全であることを示している。図８では、プログラム閾値分布６６、６７、６８、６９は、ＮＲＯＭアレイ内のメモリセルの様々なサイズのサブグループとして示されている。曲線６６は、８００メモリセルのグループに関するプログラム閾値分布を表しており、曲線６７、６８、６９で示されているグループ内のセルの数は、それぞれ、７０００、６００００、及び３００万メモリセルである。アレイ６０内のメモリセル６２のグループＧに関するプログラム閾値分布の様な正規分布を支配する統計的な法則によれば、メモリセルのサブグループが大きくなるほど、そのプログラム閾値の範囲も広くなる。これは、図８に、１．３Ｖの範囲に広がっているセルの最大のグループ（曲線６９）と、０．９Ｖの範囲に広がっているセルの最小グループ（曲線６６）で表されている。曲線６７と６８で表されている中間サイズのサブグループは、図８に示すように、それぞれ、１Ｖと１．１Ｖの範囲に広がっている。
【００６３】
従って、出願人は、本発明の好適な実施形態では、サブセットＨ内の履歴セル６４の数が、それらが表現しようとするアレイグループＧ内の数に近付くほど、サンプリングは、より正確な表現となり、そこから確定される読み取りレベルは、より有効なものとなることを理解している。
【００６４】
次に参照する図９は、履歴セル６４のグループＨに基づいてその位置が確定される移動読み取りレベルの有効性を改善するために取り組まれている、ＮＲＯＭアレイのセルサブグループ内の電圧分布の追加の統計的特性を示している。図９は、同一履歴の同じアレイからプログラムされたＮＲＯＭセルの２つのサブグループに関する２つの閾値電圧分布７０と７２を示している。分布７０は三角で表示され、分布７２は丸で表示されている。図９で分かるように、分布は、非常に高度の重複を示してはいるが、丸の分布７２は、端部に、丸の分布の一般的なパターンから外れている或る種の「ノイズ」即ち、誤ったデータ点を示している。５．４５Ｖの閾値電圧を有する、丸の分布７２のノイズの多い左端部には、１ビットを表す点ＤＥがある。しかしながら、左端部にノイズが見られない三角の分布７０では、ＴＥと表示されている左側の最も小さい点は、５．６５Ｖであり、３ビットを表している。
【００６５】
図９は、統計的な誤ったデータ点の現象において、履歴読み取りレベルを確立するために履歴セルの１つのグループの最も低い閾値電圧値Ｖｔｐを使用することは、同じアレイの２つのサブグループのプログラム分布上の類似する端部の点の間の２００ｍＶの不一致によって証明される様に、深刻な不確実性を導入するかもしれないことを、示している。従って、出願人は、統計的なノイズが発生するかもしれない、分布の端部を超えた点に履歴読み取り基準レベルを定めるのは好ましいと理解している。
【００６６】
丸の分布７２のノイズの多い端部を越えた適例の点ＤＲが図９に示されており、ＤＲは５．６５Ｖに位置して１０ビットを表している。ＤＲは、プログラム閾値電圧がこの点に設定された場合、８個又はそれ以上のプログラムされたセルが、消去されているとして正しく感知されないことになる、丸の分布７２における最初の点である。三角の分布７０内の類似の点ＴＲは、２４個のビットを表しており、５．７Ｖに位置している。非端部点ＤＲとＴＲの閾値電圧値の間の５０ｍＶの差異と、端部点ＤＥとＴＥの閾値電圧値の間の２００ｍＶの差異を比較することで、非端部点は、アレイグループＧに関係付けられた履歴グループＧの様な単一のより大きいグループに属するより多くのサブグループに、より意味のある基準点を提供することがわかる。
【００６７】
従って、本発明の好適な実施形態によれば、履歴読み取り基準レベルとメモリ読み取り基準レベルは、履歴セル６４の閾値電圧分布に基づいて、以下のように確定することができる。
【００６８】
ａ)履歴読み取り基準レベルは、分布内のＸ番目の最も低い閾値電圧であるプログラム閾値電圧に設定され、ここに、Ｘは、１とＮの間にあり、Ｎは、（単一ビットセルの場合は）セルの数、（複数ビットセルの場合は）分布内のビットの数である。Ｘの役割は、分布のノイズの多い端部を無効にすることで統計的な不確実性を下げることである。
【００６９】
ｂ）アレイ内の関係付けられたセルのグループを感知するためのメモリ読み取り基準レベルは、履歴読み取り基準レベルに追加のマージンを加えたものに基いて或る値に設定される。
【００７０】
更に、出願人は、履歴セル６４の履歴グループＨとその関係付けられたメモリセル６２のアレイグループＧとがプログラムされる方法と、その様な履歴セル６４とアレイセル６２が消去される方法は、本発明の好適な実施形態に従って、履歴グループＨとアレイグループＧが示すそれらの間の一致性が最高になるように実行されることを理解している。
【００７１】
本発明の別の好適な実施形態によれば、履歴グループＨは、消去に続いて導入される意図的な待機期間の後にプログラムされるため、履歴グループＨの消去とプログラミングの間の時間経過は、それらの関係付けられたアレイグループＧの消去とプログラミングの間の時間経過と合致し、従って、履歴グループＨがアレイセルＧの良好な代理サンプルになっている。
【００７２】
本発明の更に別の実施形態によれば、本出願と同日に出願され、参考文献としてここで援用されている、出願人の同時係属出願の「不揮発性メモリセルを消去する方法」（弁理士事件番号、第Ｐ−９０１４号―米国）に説明されているように、アレイグループＧの消去オペレーションは、サブグループに分割されている。出願人は、小グループ内のメモリセルを消去することは、セルの過消去を防止することによって、メモリセルのそれらの小グループの均一性と、関係付けられた履歴セルとの挙動の一意性と、を強化するであろうことを理解している。小グループ内のセルを消去することは、少数回の消去オペレーションの後その殆どが成功裏に消去され多くのメモリセルを、少数の頑固なセルだけを消去するために必要な反復的な消去オペレーションに曝すのを回避することで、セルの過消去を防ぐことになる。アレイの一行は、通常、非常に少ない消去パルスで消去されるため、この実施形態は、アレイ６０の行から小グループを形成することによって実施される。
【００７３】
移動読み取りレベル法の有効性は、アレイグループＧがプログラムされる方法に取り組むことによっても強化される。次に参照する図１０Ａと１０Ｂは、本発明の好適な実施形態によるアレイグループＧのプログラミングが、本発明の移動読み取りレベル法をどのようにサポートしているかを示している。
【００７４】
図１０Ａは、サイクル後の消去分布８０Ａとプログラム分布８２Ａを示しており、図１０Ｂは、サイクル後の保持焼き付け後の消去分布８０Ｂとプログラム分布８２Ｂを示している。
【００７５】
図１０Ａには、プログラム分布８２Ａは、プログラム分布８２Ａの最も左側の端部に位置するプログラム検証レベルＰＶ０より完全に上方に位置していることが示されている。一方、消去分布８０Ａは、消去検証レベルＥＶを超えて伸長している。出願人は、この重複は、一方のビットはプログラムされ、他方のビットは消去される時に、２ビットセル内の２つのビットの間に幾らか電気的なクロストークが存在する「第２ビット効果」によるものであることを理解している。その様なクロストークは、隣接するプログラムされたビットの影響によって、消去されたビットの閾値電圧が明らかに上昇する結果になる。プログラムされたビットに隣接する消去されたビットにおける累積された閾値電圧の上昇は、消去検証レベルＥＶを跨ぐ、消去された分布８０Ａの重複を発生させる。
【００７６】
図１０Ａでは、第２ビット効果に対応し、全ての消去されたビットの正確な読み取りを提供するために、移動読み取りレベルＲＤＯは、右に動かされ、分布８０Ａと読み取りレベルＲＤＯの間にマージンを確立している。
【００７７】
図１０Ｂは、「サイクル後の保持」オペレーション後の、プログラム及び消去分布８２Ｂ及び８０Ｂそれぞれの相対的な位置を示している。サイクル後の保持オペレーションは、多数回のプログラム及び消去サイクル後に、長期間に亘って正確なデータを記憶できるチップの能力をエミュレートするために実行される。これは、プログラミングと消去状態の間でビットを多数回（例えば１００，０００回）循環させる段階と、所定の期間チップを焼き付ける段階と、を伴っている。図１０Ｂには、プログラム分布８２Ｂと消去分布８０Ｂが、両方共、下方にシフトしており、プログラム分布８２Ｂのより大きなシフトによって、消去分布８０Ｂの最も右側の端部とプログラム分布８２Ｂの最も左側の端部との間の感知窓が激しく縮小されていることが、示されている。
【００７８】
本発明の好適な実施形態によれば、移動読み取りレベルが設置されるより広い感知窓を提供することによって移動読み取りレベルの有効性を強化するため、追加のプログラミングが（消去オペレーションが実行されずに）実行されるプログラム検証レベルＰＶ１は、第２ビット効果を下げ、追いつめられた感知窓上の消去分布８０Ｂの最も右側の端部の侵入を保つために、下げられる。これは、消去分布のＥＶレベルとの重複は、最も左側の端部８４Ｂが最も左側の端部８４Ａより小さくなるように、小さくなることを意味している。而して、移動読み取りレベルＲＤ１は、なお分布８０Ｂと８２Ｂの間に位置付けられ、セルの継続的な機能性を可能にする。
【００７９】
本発明の好適な実施形態によれば、プログラム検証レベルは、消去オペレーションが、アレイ上で、又はより低いプログラム検証レベルＰＶ１を使用するアレイのセクション上で実行された後、その初期のレベルＰＶ０に戻される。これは、消去後に、セルはその自然な状態に近い状態まで戻されるからである。
【００８０】
更に、履歴読み取り基準レベルとメモリ読み取り基準レベルも、消去オペレーション後に、その元のレベルに戻される。
【００８１】
以上、本発明の特定の特徴を、図示し説明してきたが、当業者には、多くの修正、置き換え、変更、及び等価物が想起されるであろう。従って、特許請求の範囲は、全てのその様な修正及び変更も、本発明の真の精神の範囲に含まれる様に意図されているものと理解されたい。  
【図面の簡単な説明】
【００８２】
【図１】先行技術によるＮＲＯＭセルの概略図である。
【図２Ａ】図２Ａは、閾値電圧Ｖｔの関数としての、ＮＲＯＭセルのメモリチップのプログラムされた状態と消去された状態の分布の概略図である。
【図２Ｂ】図２Ｂは、異なる閾値電圧のグラフであり、各閾値電圧は、多層セル（ＭＬＣ）の異なるプログラム状態の境界（線）に関係付けられている。
【図２Ｃ】図２Ｃは、時間の関数として、１０サイクル及び１０００サイクルに対するＶｔドリフトに起因する、代表的な多層セル（ＭＬＣ）の各プログラム状態に関係付けられた閾値電圧（Ｖｔ）の測定された変化を示すグラフである。
【図３】代表的なメモリアレイの作動開始後の或る点における消去及びプログラム分布の概略図である。
【図４】図３に示す消去分布のシフトの結果として生じる、設計されたマージンの縮小を示す概略図である。
【図５】図５Ａ、５Ｂ、５Ｃは、本発明によって構築され作動しているメモリセルを読み取る方法の概略図であり、オペレーションの窓における変化の関数として移動する、移動読み取り基準レベルを使用している。
【図６Ａ】図６Ａは、図５Ａ、５Ｂ、５Ｃの方法を実施する際に有用な履歴セル及びメモリセルの代替的な位置を示す概略図である。
【図６Ｂ】図６Ｂは、図５Ａ、５Ｂ、５Ｃの方法を実施する際に有用な履歴セル及びメモリセルの代替的な位置を示す概略図である。
【図６Ｃ】図６Ｃは、図５Ａ、５Ｂ、５Ｃの方法を実施する際に有用な履歴セル及びメモリセルの代替的な位置を示す概略図である。
【図６Ｄ】図６Ｄは、図５Ａ、５Ｂ、５Ｃの方法を実施する際に有用な履歴セル及びメモリセルの代替的な位置を示す概略図である。
【図７】図６Ａ、６Ｂ、６Ｃ、６Ｄの履歴セル及びメモリセルに関する履歴読み取り基準レベル及びメモリ読み取り基準レベルを確定する方法を示す概略図である。
【図８】ＮＲＯＭアレイ内のメモリセルの様々な大きさのサブグループのプログラム閾値分布を示す概略図である。
【図９】平滑なプログラム閾値分布と、統計的にギザギザのエッジを有する閾値分布との間の比較を概略的に示しており、本発明による読み取り基準レベルを確定する代替的な方法を説明するのに有用である。
【図１０】図１０Ａと１０Ｂは、本発明によるプログラム検証レベルを下げる方法を示している、プログラム及び消去閾値分布を示す概略図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
2009020996000001.pdf