(57)【要約】【課題】ＣＤＭＡ方式の時刻情報取得装置でチップ面積を縮小する。【解決手段】受信信号を直交検波し第１検波信号及び第２検波信号を出力する高周波受信部と、第１検波信号の信号対雑音比を最大にした第１信号を出力する第１マッチドフィルタ回路と、所定の第２コードに基づき第２検波信号の信号対雑音比を最大にした第２信号を出力する第２マッチドフィルタ回路と、第１信号及び第２信号から同期を判定した時点で逆拡散タイミング信号を出力する同期判定回路と、第１検波信号及び第２検波信号を逆拡散した逆拡散信号を出力する逆拡散回路と、逆拡散信号の位相を補正しデータ信号を出力する位相補正回路と、を含むベースバンド部と、を含み、ベースバンド部は、逆拡散タイミング信号が出力された時点からデータ信号を第１マッチドフィルタ回路及び第２マッチドフィルタ回路の少なくとも一方に入力し復号信号を出力する時刻情報取得装置。【選択図】図１
2009229366.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を直交検波し第１検波信号及び第２検波信号を出力する高周波受信部と、
前記第１検波信号の信号対雑音比を最大にした第１信号を出力する第１マッチドフィルタ回路と、
前記第２検波信号の信号対雑音比を最大にした第２信号を出力する第２マッチドフィルタ回路と、
前記第１信号及び前記第２信号から同期を判定した時点で逆拡散タイミング信号を出力する同期判定回路と、
前記第１検波信号及び前記第２検波信号を逆拡散した逆拡散信号を出力する逆拡散回路と、
前記逆拡散信号の位相を補正しデータ信号を出力する位相補正回路と、
を含むベースバンド部と、
を含み、
前記ベースバンド部は、前記逆拡散タイミング信号が出力された時点から前記データ信号を前記第１マッチドフィルタ回路及び前記第２マッチドフィルタ回路の少なくとも一方に入力し復号信号を出力する、
ことを特徴とする時刻情報取得装置。
【請求項２】
請求項１に記載の時刻情報取得装置において、前記第１マッチドフィルタ回路及び前記第２マッチドフィルタ回路は、ＩＳ９５規格のインターリーブの並べ替え順に基づき隣に来るビット同士を加算することを特徴とする時刻情報取得装置。
【請求項３】
請求項１または２に記載の時刻情報取得装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基地局から送信される信号を受信することにより時刻情報を得る機能を有する時刻情報取得装置及び時刻情報取得装置を備えた電子機器に関する。
【背景技術】
【０００２】
ＣＤＭＡ方式の携帯電話システムは米国クアルコム社が開発した方式が９３年に米国の標準方式の１つ「ＩＳ９５」に採用されたことから本格的な運用が開始されており、これ以降ＩＳ９５Ａ、ＩＳ９５Ｂ、ＣＤＭＡ２０００という改訂を経て現在に至っている。また、日本国ではＡＲＩＢ  ＳＴＤ−Ｔ５３に準じて携帯電話システムが運用されている。
【０００３】
上記ＣＤＭＡ方式は下り（基地局から移動局）は同期通信であり、基地局はＧＰＳ時刻データの偶数秒に同期して送信している。よって移動局が基地局の時刻データと同期する必要があり、電源ＯＮ時または初期化時にパイロットＰＮをサーチしてシンクチャネルのメッセージを受信するだけでＧＰＳ時刻、うるう秒、ローカルオフセット、サマータイムの状況などをデータとして得ることが可能である。
【０００４】
例えば特許文献１には、このＣＤＭＡ方式の携帯電話システムの電波を受信し時計装置の時刻を修正する方法が記載されている。また、例えば特許文献２には、インターリーブに対応するアドレスを生成する方法が記載されている。
【０００５】
【特許文献１】特開２０００−３２１３８３号公報
【特許文献２】特開平８−２４２２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の方法では、チップ面積の縮小化と消費電流の削減が行われているが、インターリーブのために多容量のメモリ領域を必要とするため、腕時計のような小型機器にＣＤＭＡ方式の受信回路を設けるためには不向きであるという課題がある。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］
受信信号を直交検波し第１検波信号及び第２検波信号を出力する高周波受信部と、前記第１検波信号の信号対雑音比を最大にした第１信号を出力する第１マッチドフィルタ回路と、前記第２検波信号の信号対雑音比を最大にした第２信号を出力する第２マッチドフィルタ回路と、前記第１信号及び前記第２信号から同期を判定した時点で逆拡散タイミング信号を出力する同期判定回路と、前記第１検波信号及び前記第２検波信号を逆拡散した逆拡散信号を出力する逆拡散回路と、前記逆拡散信号の位相を補正しデータ信号を出力する位相補正回路と、を含むベースバンド部と、を含み、前記ベースバンド部は、前記逆拡散タイミング信号が出力された時点から前記データ信号を前記第１マッチドフィルタ回路及び前記第２マッチドフィルタ回路の少なくとも一方に入力し復号信号を出力する、ことを特徴とする時刻情報取得装置。
【０００９】
この構成によれば、第１マッチドフィルタ回路及び第２マッチドフィルタ回路の少なくとも一方をデインターリーバ回路として共用することができるので、ベースバンド部の回路規模を縮小できる。
【００１０】
［適用例２］
上記に記載の時刻情報取得装置において、前記第１マッチドフィルタ回路及び前記第２マッチドフィルタ回路は、ＩＳ９５規格のインターリーブの並べ替え順に基づき隣に来るビット同士を加算することを特徴とする時刻情報取得装置。
【００１１】
この構成によれば、第１マッチドフィルタ回路及び第２マッチドフィルタ回路がデリピータ回路の役割を先に実行することができるので、ベースバンド部の回路規模を縮小できる。
【００１２】
［適用例３］
上記に記載の時刻情報取得装置を備えたことを特徴とする電子機器。
【００１３】
この構成によれば、第１マッチドフィルタ回路及び第２マッチドフィルタ回路の少なくとも一方をデインターリーバ回路として共用することができるので、ベースバンド部の回路規模を縮小でき、より小型の電子機器に利用できる。
【発明を実施するための最良の形態】
【００１４】
以下、時刻情報取得装置の実施形態について図面に従って説明する。
【００１５】
（第１実施形態）
＜時刻情報取得装置の構成＞
先ず、第１実施形態に係る時刻情報取得装置の構成について、図１を参照して説明する。図１は、第１実施形態に係る時刻情報取得装置の構成を示す回路図である。
【００１６】
図１に示すように、時刻情報取得装置１は、高周波受信部１００と、ベースバンド部１２０と、ＣＰＵ１３０と、から構成されている。
【００１７】
高周波受信部１００は、受信アンテナ１０１と、ＬＮＡ（Low Noise Amplifier）１０２と、ミキサ１０３，１０４と、ＬＰＦ（Low-Pass filter）１０５，１０６と、ＡＤＣ（Analog-to-Digital Converter）１０７，１０８と、ＰＬＬ（Phase-locked loop）１０９と、９０度位相変換器（π／２）１１０と、から構成されている。高周波受信部１００は、受信アンテナ１０１で受信しＬＮＡ１０２で低雑音増幅した受信信号をミキサ１０３，１０４により直交検波し、ＬＰＦ１０５，１０６により高調波を取り除き、ＡＤＣ１０７，１０８でデジタル信号に変換し、第１検波信号であるベースバンド信号Ｉと第２検波信号であるベースバンド信号Ｑとを出力する。
【００１８】
＜従来のベースバンド部の構成＞
ここで、従来のベースバンド部の構成について、図８，９，１０を参照して説明する。図８は、従来のベースバンド部の構成を示す回路図である。図９は、従来の同期回路の構成を示す回路図である。図１０は、ＩＳ９５のインターリーブの並べ替え順を示すテーブルである。
【００１９】
図８に示すように、従来のベースバンド部８００は、同期回路８１０と、逆拡散回路８２０と、位相補正回路８３０と、デインターリーバ回路８４０と、デリピータ回路８５０と、誤り訂正回路８６０と、から構成されている。
【００２０】
図９に示すように、同期回路８１０は、第１マッチドフィルタ回路９０１と、第２マッチドフィルタ回路９０２と、同期判定回路９０３と、から構成されている。第１マッチドフィルタ回路９０１は、ＣＤＭＡシステムのチップレートである１．２２８８ＭＨｚに設定されたクロック信号ＣＬＫ１とＳｈｏｒｔＰＮコードＩｃｏｄｅに基づき、ベースバンド信号Ｉから相関演算を行い相関出力信号ＩＣを出力する。第２マッチドフィルタ回路９０２は、クロック信号ＣＬＫ１とＳｈｏｒｔＰＮコードＱｃｏｄｅに基づき、ベースバンド信号Ｑから相関演算を行い相関出力信号ＱＣを出力する。同期判定回路９０３は、相関出力信号ＩＣ，ＱＣを２乗和演算した値ＣＯが所定の電位Ｖｒｅｆを越えた時点を判定し、逆拡散タイミング信号ＤＴを逆拡散回路８２０に出力する。
【００２１】
図８に戻り、逆拡散回路８２０は、逆拡散タイミング信号ＤＴが出力された時点から、ベースバンド信号Ｉ，Ｑに各々ＳｈｏｒｔＰＮコードＩｃｏｄｅ，Ｑｃｏｄｅを乗算し、さらにＷａｌｓｈコードのうち０番目を乗算して積分することでパイロットチャネルＰＣを復調し、Ｗａｌｓｈコードのうち３２番目を乗算して積分することでシンクチャネルＳＣを復調する。位相補正回路８３０は、パイロットチャネルＰＣに基づきシンクチャネルＳＣの位相回転を取り除き４．８ｋｂｐｓのデータ信号ＦＤを出力する。
【００２２】
デインターリーバ回路８４０は、データ信号ＦＤを１２８個のパラレルデータＰＤにシリアル／パラレル変換し、デリピータ回路８５０は、１２８個のパラレルデータＰＤの間引きを行ったデータ信号ＤＤを生成し、誤り訂正回路８６０は、データ信号ＤＤに対しビタビ復号などの誤り訂正を行い、最終的なシンクチャネルメッセージＭＳを出力する。デインターリーバ回路８４０は、一般的にメモリなどにより構成され、図１０のＩＳ９５の仕様にあるように図１０（Ａ）のインターリーブの書き込み順と図１０（Ｂ）のインターリーブの読み出し順にデータの並べ替えを行う。
【００２３】
ＣＤＭＡ方式を用いた通信では、上述したような同期タイミングを求めることが必須であるが、ＳｈｏｒｔＰＮコードＩｃｏｄｅ，Ｑｃｏｄｅの同期が取れた後は、第１マッチドフィルタ回路９０１及び第２マッチドフィルタ回路９０２は動作を停止しても通信には影響がない。
【００２４】
再び図１に戻り、時刻情報取得装置１のベースバンド部１２０の構成を説明する。ベースバンド部１２０は、同期／復号部１２１と、逆拡散回路１２２と、位相補正回路１２３と、誤り訂正回路１２４と、から構成されている。なお、同期／復号部１２１は、第１マッチドフィルタ回路及び第２マッチドフィルタ回路と同期判定回路とを含んで構成されている。
【００２５】
逆拡散回路１２２、位相補正回路１２３及び誤り訂正回路１２４は、従来の図８の逆拡散回路８２０、位相補正回路８３０及び誤り訂正回路８６０と同様の動作をする。
【００２６】
＜同期／復号部の構成＞
次に、同期／復号部の構成について図２を参照して説明する。図２は、同期／復号部の構成を示す回路図である。
【００２７】
図２に示すように、同期／復号部１２１は、２ビットシリアル／パラレル変換回路（２ｂｉｔ  Ｓ／Ｐ）２０１と、５個のスイッチ回路２０２〜２０６と、第１マッチドフィルタ回路（ＭＦ）２０７と、第２マッチドフィルタ回路（ＭＦ）２０８と、６４ビットパラレル／シリアル変換回路（６４ｂｉｔ  Ｐ／Ｓ）２０９と、同期判定回路２１０と、から構成されている。
【００２８】
２ビットシリアル／パラレル変換回路２０１は、位相補正回路１２３が出力する４．８ｋｂｐｓのデータ信号ＦＤを４．８ｋＨｚのクロック信号ＣＬＫ２に基づき２ビットのパラレル信号ｄａ，ｄｂに変換し出力する。また、２ビットシリアル／パラレル変換回路２０１は、４．８ｋＨｚのクロック信号ＣＬＫ２を半分の周期にした２．４ｋＨｚのクロック信号ＣＬＫ３を出力する。
【００２９】
５個のスイッチ回路２０２〜２０６は、入力側に端子ａ及び端子ｂを備え、出力側に端子ｃを備えており、同期判定回路２１０が出力するスイッチ選択信号ＳＳがＬレベルの期間は端子ａと端子ｃとが導通状態となり、同期判定回路２１０が出力するスイッチ選択信号ＳＳがＨレベルの期間は端子ｂと端子ｃとが導通状態となる。
【００３０】
スイッチ回路２０２は、端子ａにベースバンド信号Ｉが入力され、端子ｂに２ビットのパラレル信号ｄａが入力され、端子ｃから信号ＩＤを出力する。スイッチ回路２０３は、端子ａに６４ビットのＳｈｏｒｔＰＮコードＩｃｏｄｅが入力され、端子ｂに６４ビットの「１」が入力され、端子ｃから６４ビットの信号ＣＩを出力する。スイッチ回路２０４は、端子ａにベースバンド信号Ｑが入力され、端子ｂに２ビットのパラレル信号ｄｂが入力され、端子ｃから信号ＱＤを出力する。スイッチ回路２０５は、端子ａに６４ビットのＳｈｏｒｔＰＮコードＱｃｏｄｅが入力され、端子ｂに６４ビットの「１」が入力され、端子ｃから６４ビットの信号ＣＱを出力する。スイッチ回路２０６は、端子ａに１．２２８８ｋＨｚのクロック信号ＣＬＫ１が入力され、端子ｂに２．４ｋＨｚのクロック信号ＣＬＫ３が入力され、端子ｃからクロック信号ＣＬＫ０を出力する。
【００３１】
第１マッチドフィルタ回路２０７は、信号ＩＤと６４ビットの信号ＣＩとクロック信号ＣＬＫ０とを入力し、相関出力信号ＩＣと３２ビットのパラレル信号Ｐ１とを出力する。第２マッチドフィルタ回路２０８は、信号ＱＤと６４ビットの信号ＣＱとクロック信号ＣＬＫ０とを入力し、相関出力信号ＱＣと３２ビットのパラレル信号Ｐ２とを出力する。
【００３２】
６４ビットパラレル／シリアル変換回路２０９は、３２ビットのパラレル信号Ｐ１と３２ビットのパラレル信号Ｐ２とを入力し、同期判定回路２１０が出力するロード信号ＬＳがＨレベルの時に３２ビットのパラレル信号Ｐ１と３２ビットのパラレル信号Ｐ２とをシリアルデータＤＤに変換し出力する。
【００３３】
同期判定回路２１０は、相関出力信号ＩＣと相関出力信号ＱＣとを入力し、逆拡散タイミング信号ＤＴとスイッチ選択信号ＳＳとロード信号ＬＳとを出力する。
【００３４】
次に、第１マッチドフィルタ回路と第２マッチドフィルタ回路の構成について図３を参照して説明する。図３は、第１マッチドフィルタ回路と第２マッチドフィルタ回路の構成を示す回路図である。
【００３５】
図３に示すように、第１マッチドフィルタ回路２０７は、６４ビットシフトレジスタ（６４ｂｉｔ  Ｓ／Ｒ）３０１と、６４個のミキサ３０２と、３２個の加算器３０３と、３１個の加算器３０４と、から構成されている。第２マッチドフィルタ回路２０８は、６４ビットシフトレジスタ（６４ｂｉｔ  Ｓ／Ｒ）３１１と、６４個のミキサ３１２と、３２個の加算器３１３と、３１個の加算器３１４と、から構成されている。
【００３６】
６４ビットシフトレジスタ３０１は、クロック信号ＣＬＫ０に基づき信号ＩＤを順次６４ビットの記憶域に記憶する。６４個のミキサ３０２は、６４ビットシフトレジスタ３０１に記憶された各々の値と６４ビットの信号ＣＩの各々の値とを乗算し、６４個の信号ｄｉ（ｉは０〜１２６のすべての偶数）を出力する。３２個の加算器３０３は、６４個の信号ｄｉを図１０（Ｂ）のインターリーブの読み出し順に並べ替えて入力し、加算結果データｅｊ（ｊは０〜３１のすべての整数）を出力する。すなわち図３に示すように、加算結果データｅｊは、ｅ０＝ｄ０＋ｄ６４、ｅ１＝ｄ３２＋ｄ９６、・・・、ｅ３０＝ｄ３０＋ｄ９４、ｅ３１＝ｄ６２＋ｄ１２６となる。このように構成することにより、第１マッチドフィルタ回路２０７は、デリピータ回路８５０（図８）の機能を行っている。３１個の加算器３０４は、加算結果データｅｊの総和を求め、相関出力信号ＩＣとして出力する。加算結果データｅｊは、３２ビットのパラレル信号Ｐ１となる。
【００３７】
６４ビットシフトレジスタ３１１は、クロック信号ＣＬＫ０に基づき信号ＱＤを順次６４ビットの記憶域に記憶する。６４個のミキサ３１２は、６４ビットシフトレジスタ３１１に記憶された各々の値と６４ビットの信号ＣＱの各々の値とを乗算し、６４個の信号ｄｋ（ｋは１〜１２７のすべての奇数）を出力する。３２個の加算器３１３は、６４個の信号ｄｋを図１０（Ｂ）のインターリーブの読み出し順に並べ替えて入力し、加算結果データｅｌ（ｌは３２〜６３のすべての整数）を出力する。すなわち図３に示すように、加算結果データｅｌは、ｅ３２＝ｄ１＋ｄ６５、ｅ３３＝ｄ３３＋ｄ９７、・・・、ｅ６２＝ｄ３１＋ｄ９５、ｅ６３＝ｄ６３＋ｄ１２７となる。このように構成することにより、第２マッチドフィルタ回路２０８は、デリピータ回路８５０の機能を行っている。３１個の加算器３１４は、加算結果データｅｌの総和を求め、相関出力信号ＱＣとして出力する。加算結果データｅｌは、３２ビットのパラレル信号Ｐ２となる。
【００３８】
次に、同期判定回路の構成について図４，５を参照して説明する。図４は、同期判定回路の構成を示す回路図である。図５は、同期／復号部の動作を示すタイミング図である。
【００３９】
図４に示すように、同期判定回路２１０は、２個の２乗演算器４０１，４０２と、加算器４０３と、比較器４０４と、スイッチ選択信号生成部４０５と、カウンタ４０６と、から構成されている。相関出力信号ＩＣ，ＱＣは、各々２個の２乗演算器４０１，４０２により２乗され、加算器４０３により加算され、相関出力信号ＩＣ，ＱＣを２乗和演算した値ＣＯとなって出力される。比較器４０４は、値ＣＯと所定の電位Ｖｒｅｆとを比較し、図５に示すように、所定の電位Ｖｒｅｆを越えた時点ｔ０を判定し、逆拡散タイミング信号ＤＴを逆拡散回路１２２に出力する。このように同期判定回路２１０は、相関出力信号ＩＣ，ＱＣの２乗和演算した値ＣＯのピークが所定の電位Ｖｒｅｆを越えた時点ｔ０で相関出力信号ＩＣ，ＱＣの同期が取れたと判定する。
【００４０】
スイッチ選択信号生成部４０５は、逆拡散タイミング信号ＤＴが出力された時点ｔ０でスイッチ選択信号ＳＳをＬレベルからＨレベルに切り替える。
【００４１】
カウンタ４０６は、時点ｔ０から２．４ｋＨｚのクロック信号ＣＬＫ３の立ち上がりの回数Ｃｎｔをカウントし、回数Ｃｎｔが６３になった時点ｔ１でロード信号ＬＳをＬレベルからＨレベルに切り替え、次にクロック信号ＣＬＫ３が立ち上がった時点ｔ２で回数Ｃｎｔを０にリセットすると共にロード信号ＬＳをＨレベルからＬレベルに切り替える。
【００４２】
＜同期／復号部の動作＞
次に、同期／復号部の動作について図２，３，５を参照して説明する。
【００４３】
図５に示すように、相関出力信号ＩＣ，ＱＣの同期が取れる時点ｔ０までの期間ＴＡは、スイッチ選択信号ＳＳがＬレベルを保持するので、同期／復号部１２１の５個のスイッチ回路２０２〜２０６は、端子ａと端子ｃが導通状態となっている。
【００４４】
この期間ＴＡにおいて、第１マッチドフィルタ回路２０７には、信号ＩＤとしてベースバンド信号Ｉが入力され、信号ＣＩとして６４ビットのＳｈｏｒｔＰＮコードＩｃｏｄｅが入力され、クロック信号ＣＬＫ０として１．２２８８ｋＨｚのクロック信号ＣＬＫ１が入力される。また、第２マッチドフィルタ回路２０８には、信号ＱＤとしてベースバンド信号Ｑが入力され、信号ＣＱとして６４ビットのＳｈｏｒｔＰＮコードＱｃｏｄｅが入力され、クロック信号ＣＬＫ０として１．２２８８ｋＨｚのクロック信号ＣＬＫ１が入力される。
【００４５】
従って、第１マッチドフィルタ回路２０７は、１．２２８８ｋＨｚのクロック信号ＣＬＫ１に基づきベースバンド信号Ｉと６４ビットのＳｈｏｒｔＰＮコードＩｃｏｄｅとの相関出力信号ＩＣを出力する。また、第２マッチドフィルタ回路２０８は、１．２２８８ｋＨｚのクロック信号ＣＬＫ１に基づきベースバンド信号Ｑと６４ビットのＳｈｏｒｔＰＮコードＱｃｏｄｅとの相関出力信号ＱＣを出力する。つまり、この期間ＴＡにおいて、同期／復号部１２１は、従来の同期回路８１０（図８）の機能となる。
【００４６】
次に、相関出力信号ＩＣ，ＱＣの同期が取れた時点ｔ０から時点ｔ２までの期間ＴＢ及びＴＣは、スイッチ選択信号ＳＳがＨレベルを保持するので、同期／復号部１２１の５個のスイッチ回路２０２〜２０６は、端子ｂと端子ｃが導通状態となっている。
【００４７】
この期間ＴＢ及びＴＣにおいて、第１マッチドフィルタ回路２０７には、信号ＩＤとしてパラレル信号ｄａが入力され、信号ＣＩとして６４ビットの「１」が入力され、クロック信号ＣＬＫ０として２．４ｋＨｚのクロック信号ＣＬＫ３が入力される。また、第２マッチドフィルタ回路２０８には、信号ＩＤとしてパラレル信号ｄｂが入力され、信号ＣＩとして６４ビットの「１」が入力され、クロック信号ＣＬＫ０として２．４ｋＨｚのクロック信号ＣＬＫ３が入力される。
【００４８】
従って、第１マッチドフィルタ回路２０７は、２．４ｋＨｚのクロック信号ＣＬＫ３に基づきパラレル信号ｄａ（信号ｄｉ）から３２ビットのパラレル信号Ｐ１（加算結果データｅｊ）を出力する。また、第２マッチドフィルタ回路２０８は、２．４ｋＨｚのクロック信号ＣＬＫ３に基づきパラレル信号ｄｂ（信号ｄｋ）から３２ビットのパラレル信号Ｐ２（加算結果データｅｌ）を出力する。さらに、６４ビットパラレル／シリアル変換回路２０９は、ロード信号ＬＳがＨレベルの期間ＴＣにおいて、パラレル信号Ｐ１，Ｐ２をシリアルデータＤＤに変換し出力する。つまり、この期間ＴＢ，ＴＣにおいて、同期／復号部１２１は、従来のデインターリーバ回路８４０とデリピータ回路８５０（図８）の機能となる。
【００４９】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００５０】
本実施形態では、第１マッチドフィルタ回路２０７及び第２マッチドフィルタ回路２０８の両方をデインターリーバ回路及びデリピータ回路として共用することができるので、ベースバンド部１２０の回路規模を縮小できる。
【００５１】
（第２実施形態）
次に、時刻情報取得装置の第２実施形態について説明する。第１実施形態においては、ベースバンド部１２０は、第１マッチドフィルタ回路２０７及び第２マッチドフィルタ回路２０８の両方をデインターリーバ回路及びデリピータ回路として共用するように説明したが、どちらか一方でも構わない。
【００５２】
図６は、第２実施形態に係る同期／復号部の構成を示す回路図である。
【００５３】
図６に示すように、同期／復号部６００は、３個のスイッチ回路６０１〜６０３と、第１マッチドフィルタ回路（ＭＦ）６０４と、第２マッチドフィルタ回路（ＭＦ）６０５と、６４ビットパラレル／シリアル変換回路２０９と、同期判定回路２１０と、から構成されている。
【００５４】
３個のスイッチ回路６０１〜６０３は、入力側に端子ａ及び端子ｂを備え、出力側に端子ｃを備えており、同期判定回路２１０が出力するスイッチ選択信号ＳＳがＬレベルの期間は端子ａと端子ｃとが導通状態となり、同期判定回路２１０が出力するスイッチ選択信号ＳＳがＨレベルの期間は端子ｂと端子ｃとが導通状態となる。
【００５５】
スイッチ回路６０１は、端子ａにベースバンド信号Ｉが入力され、端子ｂに位相補正回路１２３が出力する４．８ｋｂｐｓのデータ信号ＦＤが入力され、端子ｃから信号ＩＤを出力する。スイッチ回路６０２は、端子ａに１２８ビットのＳｈｏｒｔＰＮコードＩｃｏｄｅが入力され、端子ｂに１２８ビットの「１」が入力され、端子ｃから１２８ビットの信号ＣＩを出力する。スイッチ回路６０３は、端子ａに１．２２８８ｋＨｚのクロック信号ＣＬＫ１が入力され、端子ｂに４．８ｋＨｚのクロック信号ＣＬＫ２が入力され、端子ｃからクロック信号ＣＬＫ０を出力する。
【００５６】
第１マッチドフィルタ回路６０４は、信号ＩＤと１２８ビットの信号ＣＩとクロック信号ＣＬＫ０とを入力し、相関出力信号ＩＣと１２８ビットのパラレル信号Ｐ３とを出力する。第２マッチドフィルタ回路６０５は、ベースバンド信号Ｑと１２８ビットのＳｈｏｒｔＰＮコードＱｃｏｄｅと１．２２８８ｋＨｚのクロック信号ＣＬＫ１とを入力し、相関出力信号ＱＣを出力する。
【００５７】
６４ビットパラレル／シリアル変換回路２０９は、６４ビットのパラレル信号Ｐ３を入力し、同期判定回路２１０が出力するロード信号ＬＳがＨレベルの時に６４ビットのパラレル信号Ｐ３をシリアルデータＤＤに変換し出力する。
【００５８】
次に、第２実施形態に係る第１マッチドフィルタ回路と第２マッチドフィルタ回路の構成について図７を参照して説明する。図７は、第１マッチドフィルタ回路と第２マッチドフィルタ回路の構成を示す回路図である。
【００５９】
図７に示すように、第１マッチドフィルタ回路６０４は、１２８ビットシフトレジスタ（１２８ｂｉｔ  Ｓ／Ｒ）７０１と、１２８個のミキサ７０２と、６４個の加算器７０３と、６３個の加算器７０４と、から構成されている。第２マッチドフィルタ回路６０５は、１２８ビットシフトレジスタ（１２８ｂｉｔ  Ｓ／Ｒ）７１１と、１２８個のミキサ７１２と、６４個の加算器７１３と、６３個の加算器７１４と、から構成されている。
【００６０】
１２８ビットシフトレジスタ７０１は、クロック信号ＣＬＫ０に基づき信号ＩＤを順次１２８ビットの記憶域に記憶する。１２８個のミキサ７０２は、１２８ビットシフトレジスタ７０１に記憶された各々の値と１２８ビットの信号ＣＩの各々の値とを乗算し、１２８個の信号ｄｍ（ｍは０〜１２７のすべての整数）を出力する。６４個の加算器７０３は、１２８個の信号ｄｍを図１０（Ｂ）のインターリーブの読み出し順に並べ替えて入力し、加算結果データｅｎ（ｎは０〜６３のすべての整数）を出力する。すなわち図７に示すように、加算結果データｅｎは、ｅ０＝ｄ０＋ｄ６４、ｅ１＝ｄ３２＋ｄ９６、・・・ｅ６２＝ｄ３１＋ｄ９５、ｅ６３＝ｄ６３＋ｄ１２７となる。このように構成することにより、第１マッチドフィルタ回路６０４は、デリピータ回路８５０（図８）の機能を行っている。６３個の加算器７０４は、加算結果データｅｎの総和を求め、相関出力信号ＩＣとして出力する。加算結果データｅｎは、６４ビットのパラレル信号Ｐ３となる。
【００６１】
１２８ビットシフトレジスタ７１１は、クロック信号ＣＬＫ１に基づきベースバンド信号Ｑを順次１２８ビットの記憶域に記憶する。１２８個のミキサ７１２は、１２８ビットシフトレジスタ７１１に記憶された各々の値と１２８ビットのＳｈｏｒｔＰＮコードＱｃｏｄｅの各々の値とを乗算し、１２８個の信号ｄｍ（ｍは０〜１２７のすべての整数）を出力する。６４個の加算器７１３は、１２８個の信号ｄｍを図１０（Ｂ）のインターリーブの読み出し順に並べ替えて入力し、加算結果データｅｎ（ｎは０〜６３のすべての整数）を出力する。
【００６２】
以上、時刻情報取得装置の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００６３】
（変形例１）時刻情報取得装置の変形例１について説明する。時刻情報取得装置は、電子腕時計、携帯電話、ＰＤＡなどの移動して使う電子機器の時刻情報取得機能に利用することができる。
【図面の簡単な説明】
【００６４】
【図１】第１実施形態に係る時刻情報取得装置の構成を示す回路図。
【図２】第１実施形態に係る同期／復号部の構成を示す回路図。
【図３】第１実施形態に係る第１マッチドフィルタ回路と第２マッチドフィルタ回路の構成を示す回路図。
【図４】同期判定回路の構成を示す回路図。
【図５】同期／復号部の動作を示すタイミング図。
【図６】第２実施形態に係る同期／復号部の構成を示す回路図。
【図７】第２実施形態に係る第１マッチドフィルタ回路と第２マッチドフィルタ回路の構成を示す回路図。
【図８】従来のベースバンド部の構成を示す回路図。
【図９】従来の同期回路の構成を示す回路図。
【図１０】ＩＳ９５のインターリーブの並べ替え順を示すテーブル。
【符号の説明】
【００６５】
１…時刻情報取得装置、１００…高周波受信部、１０１…受信アンテナ、１０２…ＬＮＡ、１０３，１０４…ミキサ、１０５，１０６…ＬＰＦ、１０７，１０８…ＡＤＣ、１１０…９０度位相変換器、１２０…ベースバンド部、１２１…同期／復号部、１２２…逆拡散回路、１２３…位相補正回路、１２４…誤り訂正回路、１３０…ＣＰＵ、２０１…２ビットシリアル／パラレル変換回路、２０２〜２０６…スイッチ回路、２０７…第１マッチドフィルタ回路、２０８…第２マッチドフィルタ回路、２０９…６４ビットパラレル／シリアル変換回路、２１０…同期判定回路、３０１…６４ビットシフトレジスタ、３０２…ミキサ、３０３…加算器、３０４…加算器、３１１…６４ビットシフトレジスタ、３１２…ミキサ、３１３…加算器、３１４…加算器、４０１，４０２…２乗演算器、４０３…加算器、４０４…比較器、４０５…スイッチ選択信号生成部、４０６…カウンタ、６００…同期／復号部、６０１〜６０３…スイッチ回路、６０４…第１マッチドフィルタ回路、６０５…第２マッチドフィルタ回路、７０１…１２８ビットシフトレジスタ、７０２…ミキサ、７０３…加算器、７０４…加算器、７１１…１２８ビットシフトレジスタ、７１２…ミキサ、７１３…加算器、７１４…加算器、８００…ベースバンド部、８１０…同期回路、８２０…逆拡散回路、８３０…位相補正回路、８４０…デインターリーバ回路、８５０…デリピータ回路、８６０…誤り訂正回路、９０１…第１マッチドフィルタ回路、９０２…第２マッチドフィルタ回路、９０３…同期判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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