(57)【要約】【課題】低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する薄膜トランジスタを製造する際に、その製造工程数を低減させるととともに、複雑な制御を行うことなく簡易かつ低コストに製造する。【解決方法】基板上に順次半導体層、ゲート絶縁膜及びゲート電極を形成し、前記ゲート電極のみをマスクとして前記ゲート絶縁膜を選択的にエッチングし、前記半導体層の表面を部分的に露出させる。その後、前記ゲート電極をマスクとして前記半導体層の前記露出した表面に対してイオン注入を行い、前記半導体層の厚さ方向において互いに隣接した低濃度不純物領域及び高濃度不純物領域を形成し、縦型ＬＤＤ構造の薄膜トランジスタを形成する。【選択図】図１３
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【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法であって、
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極のみをマスクとして前記ゲート絶縁膜を選択的にエッチングし、前記半導体層の表面を部分的に露出させる工程と、
前記ゲート電極をマスクとして前記半導体層の前記露出した表面に対してイオン注入を行い、前記半導体層の厚さ方向において互いに隣接した低濃度不純物領域及び高濃度不純物領域を形成する工程とを具え、
前記高濃度不純物領域はソース領域及びドレイン領域を構成し、前記薄膜トランジスタは縦型ＬＤＤ構造を呈することを特徴とする、薄膜トランジスタの製造方法。
【請求項２】
前記低濃度不純物領域は、前記高濃度不純物領域に対して前記半導体層の表層側に位置することを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記イオン注入は、スピンドーピング法で行うことを特徴とする、請求項1又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記半導体層はポリシリコンからなるとともに、前記ゲート絶縁膜はＳｉＯ２からなり、前記エッチングは、ＣＨＦ３ガス及びＣＦ４＋Ｈ２混合ガスの少なくとも一方を含むエッチングガスを用いて行うことを特徴とする、請求項１〜３のいずれか一に記載の薄膜トランジスタの製造方法。
【請求項５】
基板上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層内において厚さ方向において隣接するように形成された高濃度不純物領域及び低濃度不純物領域とを具え、
前記高濃度不純物領域はソース領域及びドレイン領域を構成し、縦型ＬＤＤ構造を呈することを特徴とする、薄膜トランジスタ。
【請求項６】
前記低濃度不純物領域は、前記高濃度不純物領域に対して前記半導体層の表層側に位置することを特徴とする、請求項５に記載の薄膜トランジスタ。
【請求項７】
前記ゲート電極の側方部においてサイドスペーサを有しないことを特徴とする、請求項５又は６に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法及び薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、基板上に形成された半導体層を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイス、及び画像表示装置などの半導体装置のスイッチング素子として開発が急がれている。特に、マトリクス上に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の薄膜トランジスタが盛んに開発されている。
【０００３】
アクティブマトリクス型の薄膜トランジスタなどにおいては、トランジスタ本来の機能を奏する領域、例えば表示装置や撮像装置などにおける有効画面領域を広げる開発が進められており、この結果、有効画面領域の面積を大きくするためにＴＦＴの占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。
【０００４】
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。画素ＴＦＴは一般にｎチャネル型ＴＦＴから成り、スイッチング素子として所定の画素領域に電圧を印加して駆動させるものである。
【０００５】
このような構成の半導体装置においては、画素ＴＦＴのオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。このようなオフ電流値を低減するためのＴＦＴの構造として、近年、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain−source）構造を形成し、ドレイン端での電界集中を緩和して、前記オフ電流を低減させる試みがなされている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる（特許文献１〜４参照）。
【０００６】
図１〜６に、上述したＬＤＤ領域を有する従来の薄膜トランジスタの製造方法の一例を示す。最初に、図1に示すように、例えば所定の基板１１上に例えばＳｉ半導体層１２を形成し、次いで、図２に示すように、半導体層１２上にゲート絶縁膜１３を形成する。次いで、例えばＡｌ金属層を形成し、ウエットエッチングなどを実施することにより、図３に示すようなゲート電極１４を形成する。なお、半導体層１２、ゲート絶縁膜１３及びＡｌ金属層などはスパッタリング法やＣＶＤ法などの公知の方法で形成することができる。
【０００７】
次いで、図４に示すように、ゲート電極１４をマスクとした第１のイオン注入(Ｉ／Ｉ１)を実施し、半導体層１２内にＬＤＤ領域１５を形成する。次いで、図５に示すように、ゲート電極１４の両側面にサイドスペーサ１６を形成し、次いで、図６に示すように、ゲート電極１４及びサイドスペーサ１６をマスクとして第２のイオン注入(Ｉ／Ｉ２)を実施し、ＬＤＤ領域１５の端部に、ソース領域１７及びドレイン領域１８を構成する高濃度不純物領域を形成する（特許文献１及び２参照）。
【０００８】
図７及び８は、上述したＬＤＤ領域を有する従来の薄膜トランジスタの製造方法の他の例を示す。最初に、上述した従来例と同様に、図1〜３に示す工程にしたがって、基板１１上に順次半導体層１２、ゲート絶縁膜１３及びゲート電極１４を形成する。次いで、図7に示すように、ゲート電極１４上において、このゲート電極１４よりも面積の大きな金属膜１９を形成する。その後、図８に示すように、ゲート電極１４をマスクとするとともに、金属膜１９を貫通するようにして半導体層１２に対してイオン注入（Ｉ／Ｉ）を行う。すると、金属膜１９の下方に位置する領域のイオン注入量が、金属膜１９の外方に位置する領域のイオン注入量よりも少なくなるので、金属膜１９の下方に位置する領域にLDD領域１５を形成し、金属膜１９の外方に位置する領域にソース領域１７及びドレイン領域１８を構成する高濃度不純物領域を形成する（特許文献３及び４参照）。
【０００９】
【特許文献１】特開２００４−３４２９３６号
【特許文献２】特開平２−９８１４３号
【特許文献３】特開２００１−３０８３３７号
【特許文献４】特許第３３７７１８４号
【００１０】
しかしながら、図１〜６に関連した従来の方法では、ＬＤＤ領域１５、ソース領域１７及びドレイン領域１８を構成する高濃度不純物領域を形成する際には、ゲート電極１４の側面においてサイドスペーサ１６を形成する必要がある。そして、このサイドスペーサ１６は一般にシリコン酸化膜などから構成するため、上述したようなマスクとして使用するためには、８００〜１０００℃程度の熱処理が必要となる。
【００１１】
したがって、上述した従来の方法では、基板１１としてある程度耐熱性のある基板、例えばガラス基板などを用いなければならず、プラスチック基板などの耐熱性の低い基板は用いることができなかった。さらに、上記従来の方法では、常にゲート電極１４の両側面にサイドスペーサ１６を形成する必要があり、その形成過程における熱処理などに伴って目的とする半導体装置を製造する際の製造工程数が増大し、製造工程が煩雑となるばかりでなく、製造コストが増大する原因ともなっていた。
【００１２】
また、上述したイオン注入はゲート絶縁膜１３を介して行うため、安定したイオン注入を行うためにはステップカバレッジに優れたゲート絶縁膜１３を形成しなければならず、このためＣＶＤ装置等の高価な装置の使用が必須の要件となっていた。したがって、かかる観点からも薄膜トランジスタの製造コストを増大させる原因となっていた。
【００１３】
また、図７及び８に関連した従来の方法では、図１〜６に関する上記従来例と比較して、１回のイオン注入で前記高濃度不純物領域及び前記ＬＤＤ領域を形成するが、イオン注入を金属膜１９を介して行うため、イオン注入に際しての加速電圧を大きくしなければならず、イオン注入装置が大型化さらには複雑化してしまい、製造コストが増大してしまうという問題がある。さらに、注入量の制御に際して、金属膜１９の厚さや加速電圧の制御を厳密に行わなければならず、前記注入量の制御が困難であるという問題もある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する薄膜トランジスタを製造する際に、その製造工程数を低減させるととともに、複雑な制御を行うことなく簡易かつ低コストに製造することを目的とする。
【００１５】
また、上述した製造方法に起因して、新規な構造のＬＤＤ構造の薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成すべく、本発明の一態様は、
薄膜トランジスタの製造方法であって、
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極のみをマスクとして前記ゲート絶縁膜を選択的にエッチングし、前記半導体層の表面を部分的に露出させる工程と、
前記ゲート電極をマスクとして前記半導体層の前記露出した表面に対してイオン注入を行い、前記半導体層の厚さ方向において互いに隣接した低濃度不純物領域及び高濃度不純物領域を形成する工程とを具え、
前記高濃度不純物領域はソース領域及びドレイン領域を構成し、前記薄膜トランジスタは縦型ＬＤＤ構造を呈することを特徴とする、薄膜トランジスタの製造方法に関する。
【００１７】
また、本発明の他の態様は、
基板上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層内において厚さ方向において隣接するように形成された高濃度不純物領域及び低濃度不純物領域とを具え、
前記高濃度不純物領域はソース領域及びドレイン領域を構成し、縦型ＬＤＤ構造を呈することを特徴とする、薄膜トランジスタに関する。
【００１８】
本発明者らは、上記目的を達成すべく鋭意検討を実施した。その結果、従来のように、例えばゲート絶縁膜を介した半導体層へのイオン注入ではなく、前記半導体層のイオン注入を行うべき領域を予め前記ゲート絶縁膜に対して露出させておき、前記半導体層の前記露出した表面に対してイオン注入を行うことにより、かかるイオン注入に関しての加速電圧等を制御するのみで、前記半導体層の厚さ方向において低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を形成できることを見出した。
【００１９】
これによって、前記低濃度不純物領域（ＬＤＤ領域）及び前記高濃度不純物領域が、半導体層の厚さ方向において隣接するようにして形成され、縦型ＬＤＤ構造の薄膜トランジスタを得ることができる。
【００２０】
この場合、前記高濃度不純物領域はソース領域及びドレイン領域を構成し、ＬＤＤ領域がこれらソース領域及びドレイン領域に隣接して存在するので、ドレイン端での電界集中を緩和して、上記薄膜トランジスタのオフ電流値を低減することが可能となる。すなわち、従来のＬＤＤ構造の薄膜トランジスタと同等の性能を呈することができる。
【００２１】
上述した本発明では、ＬＤＤ領域を形成する際にサイドスペーサを形成する必要がないので、その形成過程における熱処理などに伴う製造工程数の増大を抑制することができるとともに、製造工程を簡略化することができる。また、使用できる基板の種類も拡大することができる。さらに、上述したイオン注入はゲート絶縁膜を介さずに、直接半導体層に対して行うため、前記ゲート絶縁膜のステップカバレッジを向上させるためにＣＶＤ装置等の高価な装置の使用なども要求されない。また、１回のイオン注入のみで、目的とする上記高濃度不純物領域及びＬＤＤ領域を形成することができる。したがって、目的とする薄膜トランジスタを簡易かつ低コストに製造することができる。
【００２２】
また、上述したイオン注入は、ゲート電極上に形成した金属膜を介して行うものではなく、半導体層に対して直接行うため、前記イオン注入に際しての加速電圧を低減することができる。したがって、イオン注入装置の大型化や複雑化を避けることができ、かかる観点からも上記薄膜トランジスタの製造コストを低減することができる。
【００２３】
さらに、上記イオン注入は、上記半導体層に対して直接行うので、加速電圧等の制御が比較的容易になる。したがって、前記薄膜トランジスタの製造コストを低減できるともに、工程の煩雑化を抑制することができる。
【００２４】
注入量の制御に際して、金属膜１９の厚さや加速電圧の制御を厳密に行わなければならず、前記注入量の制御が困難であるという問題もある。
【００２５】
なお、本発明の一例において、前記低濃度不純物領域は、前記高濃度不純物領域に対して前記半導体層の表層側に位置することが好ましい。この場合、１回のイオン注入のみで、前記高濃度不純物領域において十分な量の不純物濃度を簡易に担保することができるとともに、前記低濃度不純物領域における不純物濃度も前記高濃度不純物領域の前記不純物濃度に対応したものとすることができる。さらに、このような濃度制御の簡易性に伴って、ドレイン端での電界集中を緩和をより効率的に行うことができ、上記薄膜トランジスタのオフ電流値をより効果的に低減することが可能となる。
【００２６】
さらに、本発明の一例では、前記イオン注入は、スピンドーピング法で行うことができる。これによって、前記高濃度不純物領域及び前記低濃度不純物領域における不純物濃度が均一となるようにして簡易に形成することができる。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する薄膜トランジスタを製造する際に、その製造工程数を低減させるととともに、複雑な制御を行うことなく簡易かつ低コストに製造することができる。
【００２８】
また、上述した製造方法に起因して、新規な構造のＬＤＤ構造の薄膜トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の特徴及びその他の利点について、発明を実施するための最良の形態に基づいて説明する。
【００３０】
図９〜図１３は、本発明の半導体装置の製造方法の一例を示す工程図である。なお、本例において、図１〜８に関して説明した従来技術と類似あるいは同じ構成要素に関しては、同じ参照数字を用いて表している。
【００３１】
最初に、図９に示すように、基板１１を準備するとともに、この基板１１上において半導体層１２を形成する。本発明においては、以下に説明するようにイオン注入などのイオンドーピング工程においてサイドスペーサを形成する必要がないので、基板１１を構成する材料を選択する際には、それに伴う熱処理の影響を考慮する必要がない。従って、基板１１は、従来のガラス基板の他に、プラスチック基板などを用いることもできる。
【００３２】
前記プラスチック基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基材、又はそれらの複合基材を挙げることができる。
【００３３】
また、基板１１は剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルなプラスチック基材の使用は、得ようとする半導体装置をフレキシブルなものとすることができるので、前記半導体装置をフィルムディスプレイ等として適用することができる。
【００３４】
また、半導体層１２は、例えば以下のようにして低抵抗のポリシリコン膜から形成することができる。最初に、ノンドープのアモルファスシリコン膜を、ＲＦマグネトロンスパッタリング法やＣＶＤ法等の各種の方法を用いて基板１１上に形成する。例えばＲＦマグネトロンスパッタリング法でアモルファスシリコン膜を成膜する場合には、例えば、成膜温度：室温、成膜圧力：０．２Ｐａ、ガス：アルゴンの成膜条件で例えば厚さ５０ｎｍの厚さで成膜できる。なお、ＣＶＤ法でアモルファスシリコン膜を成膜する場合も２５℃程度の成膜温度で成膜可能であるが、原料ガスとしてＳｉＨ４が使用されるので、成膜後に約４００℃の脱水素処理（真空中で１時間程度）が必要となる。
【００３５】
なお、アモルファスシリコン膜上には酸化シリコン膜（図示しない）を形成することが好ましい。この酸化シリコン膜は、例えばＲＦマグネトロンスパッタリング法で厚さ５０〜１５０ｎｍ程度で形成され、後述のレーザー照射、レジストプロセス、イオン注入、レジストアッシング、レーザー活性化等の工程においてアモルファスシリコン膜又はポリシリコン膜を保護するように作用する。なお、前記酸化シリコン膜（図示しない）は、少なくとも後述の半導体層１２の欠陥処理工程前に、例えば２％ＨＦ溶液を用いたウエットエッチングにより除去される。
【００３６】
次に、レーザー照射を行って上記アモルファスシリコン膜を結晶化して低抵抗のポリシリコン膜に変化させる。レーザー照射は、上記アモルファスシリコン膜を結晶化させてポリシリコン膜（多結晶シリコン膜）にする結晶化手段であり、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、ＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎseｃ（ＦＷＨＭ（半値幅）：full width at half-maximum）、エネルギー密度：４００ｍＪ／ｃｍ２、室温の条件下で行うことができる。
【００３７】
次に、図１０に示すように、上述のようにして形成した半導体層１２上にゲート絶縁膜１３を形成した後、全面に例えば、厚さ２００ｎｍのアルミニウム（Ａｌ）膜を蒸着した後、ウエットエッチングによりパターニングして、図１１に示すようにゲート電極１４を形成する。なお、電極材料は、Ｃｕ、その他の導電性材料であってもよく、スパッタリング等の他の成膜プロセスにより形成してもよい。また、上記ゲート絶縁膜１３についても、スパッタリングやＣＶＤ法、蒸着法など公知の方法によって形成することができる。
【００３８】
次に、ゲート電極１４をマスクとして、ゲート絶縁膜１３に対してエッチング処理を行う。この場合、前記エッチング処理は選択エッチング処理であって、ゲート絶縁膜１３のみをエッチングし、半導体層１２はエッチングせずに、その表面が露出するようにする。この際、ゲート絶縁膜１３のみを正確にエッチングすることが好ましいが、実際には高度なエッチング制御が要求されるため、例えば半導体層１２が約１０ｎｍの深さでエッチングされても良い。
【００３９】
なお、この選択エッチングはＲＩＥなどによって行うこともできるが、この場合は、前記選択エッチングの制御は、ＲＩＥの開始及び停止のタイミングのみによって行うことになるため、上述のようにゲート絶縁膜１３の正確なエッチングが極めて困難になる。
【００４０】
このような観点から、上記選択エッチングは、材料に対する腐食性が異なる腐食性のガスを用いて行うことが好ましい。すなわち、上記選択エッチングに際して、ゲート絶縁膜１３に対する腐食性が半導体層１２に対する腐食性が高い腐食性ガスを用いる。
【００４１】
例えば、半導体層１２を上述したようなポリシリコンとした場合において、ゲート絶縁膜１３をＳｉＯ２膜とすることにより、ＣＨＦ３ガス及び／又はＣＦ４＋Ｈ２の混合ガスを含む腐食性ガスを用いることができる。これらの腐食性ガスは、ゲート絶縁膜１３に対して高い腐食性を示すが、半導体層１２に対してはさほど高い腐食性を示さない。したがって、エッチングの開始及び停止に対する厳密な制御はさほど要求されない。
【００４２】
なお、上述の腐食性ガスは、ＣＨＦ３ガス及び／又はＣＦ４＋Ｈ２の混合ガス単独とすることもできるし、適宜希ガスや酸素ガス等と混合させて用いることもできる。例えば、酸素ガスを用いる場合、上記腐食性ガスの流量を１００ｍｌとすると、酸素ガスの流量を１０〜３０ｍｌとすることができる。
【００４３】
また、上記腐食性ガスを用いる場合、通常は高周波を印加することによりプラズマ化し、活性化して使用する。さらに、半導体層１２は適宜加熱し、加熱による活性化の効果を利用することもできる。
【００４４】
次いで、図１３に示すように、ゲート電極１４をマスクとして、半導体層１２に対し、その露出した表面からイオン注入（Ｉ／Ｉ）を行う。このイオン注入は、例えばリン（Ｐ）イオンを加速電圧：１０ｋｅＶ〜２０ｋｅＶの範囲で行う。これによって、半導体層１２の厚さ方向の略中心部までリン（Ｐ）イオンを注入することができる。
【００４５】
なお、上述のような条件でイオン注入を行うと、半導体層１２の略中心部でリン（Ｐ）イオンの濃度が最大となり、そこから表面に向けて濃度が減少するようになるが、この減少度合いは平均的ではなく、ある箇所において急激に減少するようになる。すなわち、リン（Ｐ）イオンの濃度は、半導体層１２の略中心部から表層部分に向けてステップ状に減少することになる。
【００４６】
したがって、上述した濃度減少の境界を基準として、その上側、すなわち半導体層１２の表層部分に低濃度不純物領域（ＬＤＤ領域）１５が形成され、その下側に、すなわち半導体層１２の内方に高濃度不純物領域が形成されるようになる。なお、前記高濃度不純物領域は、それぞれソース領域１７及びドレイン領域１８を構成する。したがって、上述のような工程を経ることによって、目的とする薄膜トランジスタを得ることができる。なお、前記薄膜トランジスタは、半導体層１２において、ＬＤＤ領域１５とソース領域１７及びドレイン領域１８とが厚さ方向に隣接してなる縦型ＬＤＤ構造を呈する。
【００４７】
また、図１３に示すように、得られた薄膜トランジスタは、ＬＤＤ領域１５とドレイン領域１８とが隣接しているので、ドレイン端での電界集中を緩和して、上記薄膜トランジスタのオフ電流値を低減することが可能となる。すなわち、従来のＬＤＤ構造の薄膜トランジスタと同等の性能を呈することができる。
【００４８】
なお、図１〜６に関連した従来技術においては、ゲート絶縁膜１３を貫通するようにしてイオン注入を行うので、その加速電圧は例えば７０ｋｅＶ〜１００ｋｅＶとすることができる。また、図７及び８に関連した従来技術においては、金属膜１９を貫通するようにしてイオン注入を行うので、その加速電圧は例えば１００ｋｅＶ以上とすることができる。
【００４９】
したがって、本発明の方法によれば、イオン注入の際の加速電圧を従来のイオン注入の加速電圧に比較して十分に低減することができる。このため、イオン注入装置の大型化や複雑化を避けることができ、かかる観点からも上記薄膜トランジスタの製造コストを低減することができる。さらに、上記イオン注入は、半導体層１２に対して直接行うので、加速電圧等の制御が比較的容易になる。したがって、前記薄膜トランジスタの製造コストを低減できるともに、工程の煩雑化を抑制することができる。
【００５０】
また、上述のように、本例では、ＬＤＤ領域１５を形成する際にサイドスペーサを形成する必要がないので、その形成過程における熱処理などに伴う製造工程数が増大を抑制することができるとともに、製造工程を簡略化することができる。また、使用できる基板の種類も、上述のようにガラス基板に限られずプラスチック基板にも適用することができる。
【００５１】
さらに、上述したイオン注入はゲート絶縁膜１３を介さずに、直接半導体層１２に対して行うため、ゲート絶縁膜１３のステップカバレッジを向上させるために特にＣＶＤ法を用いる必要がなく、ＣＶＤ装置等の高価な装置の使用なども要求されない。また、１回のイオン注入のみで、目的とする上記高濃度不純物領域及びＬＤＤ領域１５を形成することができるので、かかる点からも、目的とする薄膜トランジスタを簡易かつ低コストに製造することができる。
【００５２】
なお、上記例において、イオン注入の際の加速電圧を制御して、ＬＤＤ領域１５を半導体層１２の厚さ方向における内方に形成し、上記高濃度不純物領域を半導体層１２の表層側に形成するようにすることもできる。しかしながら、このような場合において、イオン注入を単一の条件で実施したのみでは、上述のようなＬＤＤ領域１５及び上記高濃度不純物領域１５を形成することは困難となる。すなわち、半導体層１２の表層に位置する高濃度不純物領域に対応したＬＤＤ領域１５を形成することが困難となる。したがって、このような場合は、例えばイオン注入の際に、加速電圧を経時的に変化させるなどの工夫が必要となる。
【００５３】
このため、本例に示すように、ＬＤＤ領域１５が半導体層１２の表層部分に存在し、上記高濃度不純物領域が半導体層１２の内方に存在するように形成することが、製造方法を簡易化するという観点からも好ましい。
【００５４】
また、このような濃度制御の簡易性に伴って、ＬＤＤ領域１５及び上記高濃度不純物領域を良好な状態で形成することができるので、ドレイン端での電界集中を緩和をより効率的に行うことができ、上記薄膜トランジスタのオフ電流値をより効果的に低減することが可能となる。
【００５５】
さらに、本例では、前記イオン注入は、スピンドーピング法で行うことができる。これによって、前記高濃度不純物領域及びＬＤＤ領域１５における不純物濃度が均一となるようにして簡易に形成することができる。
【００５６】
なお、実際の薄膜トランジスタは、図１３に示すようなアセンブリを形成した後、ＳｉＯ２保護膜を例えばＲＦマグネトロンスパッタリングにより、約２００ｎｍ程度の厚さで形成する。そして、高圧水蒸気による処理を行って半導体層１２内の欠陥をターミネートする。例えば、高圧水蒸気処理により、シリコン表面のダングリングボンドを終端し、半導体層１２を構成するポリシリコン膜とゲート絶縁膜１３との界面のリークパスをなくすようにする。
【００５７】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】ＬＤＤ領域を有する従来の薄膜トランジスタの製造方法の一例における最初の工程を示す図である。
【図２】図１に示す工程の次の工程を示す図である。
【図３】図２に示す工程の次の工程を示す図である。
【図４】図３に示す工程の次の工程を示す図である。
【図５】図４に示す工程の次の工程を示す図である。
【図６】図５に示す工程の次の工程を示す図である。
【図７】ＬＤＤ領域を有する従来の薄膜トランジスタの製造方法の他の例における一工程を示す図である。
【図８】図７に示す工程の次の工程を示す図である。
【図９】本発明の薄膜トランジスタの製造方法の一例における最初の工程を示す図である。
【図１０】図９に示す工程の次の工程を示す図である。
【図１１】図１０に示す工程の次の工程を示す図である。
【図１２】図１１に示す工程の次の工程を示す図である。
【図１３】図１２に示す工程の次の工程を示す図である。
【符号の説明】
【００５９】
１１  基板
１２  半導体層
１３  ゲート絶縁膜
１４  ゲート電極
１５  ＬＤＤ領域
１６  サイドスペーサ
１７  ソース領域
１８  ドレイン領域
１９  金属膜
Ｉ／Ｉ１  第１のイオン注入
Ｉ／Ｉ２  第２のイオン注入
Ｉ／Ｉ  イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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