(57)【要約】【課題】片側駆動時のパネルの輝度寿命を延ばす。【解決手段】複数の表示セルを含むプラズマディスプレイ装置であって、第１の維持電極と、この第１の維持電極との間で、放電空間を通じて維持放電を行う電極であって、基準電位に接続された第２の維持電極と、アドレス電極と、を備え、第２の維持電極と放電空間との間の電気容量を、第１の維持電極と放電空間との電気的容量よりも大きくした。【選択図】図１
2009020358.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示セルを含むプラズマディスプレイ装置であって、
第１の維持電極と、
前記第１の維持電極との間で、前記表示セルの放電空間を通じて維持放電を行う電極であって、基準電位に接続された第２の維持電極と、
アドレス電極と、
を備え、
前記第２の維持電極と放電空間との間の電気容量が、前記第１の維持電極と放電空間との電気的容量よりも大きいことを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１に記載のプラズマディスプレイ装置であって、
前記第１の維持電極と前記第２の維持電極と前記アドレス電極を備えたパネルを支持する金属シャシを有し、
前記第２の維持電極は、前記金属シャシに接続されていることを特徴とするプラズマディスプレイ装置。
【請求項３】
請求項１に記載のプラズマディスプレイ装置であって、
前記第２の維持電極は、出力電位が、前記基準電位に維持された電源またはキャパシタに接続されていることを特徴とするプラズマディスプレイ装置。
【請求項４】
請求項１に記載のプラズマディスプレイ装置であって、
前記第２の維持電極の幅が、前記第１の電極の幅よりも大きいことを特徴とするプラズマディスプレイ装置。
【請求項５】
請求項１に記載のプラズマディスプレイ装置であって、
前記第１の維持電極及び前記第２の維持電極と放電空間との間に誘電体層が設けられ、
前記誘電体層は、前記第１の維持電極と放電空間との間にある部分の厚さよりも、前記第２の維持電極と放電空間との間にある部分の厚さが薄く形成されていることを特徴とするプラズマディスプレイ装置。
【請求項６】
請求項１に記載のプラズマディスプレイ装置であって、
前記第１の維持電極及び前記第２の維持電極と放電空間との間に誘電体層が設けられ、
前記誘電体層は、前記第１の維持電極と放電空間との間にある部分の誘電率よりも、前記第２の維持電極と放電空間との間にある部分の誘電率が高くなるよう形成されていることを特徴とするプラズマディスプレイ装置。
【請求項７】
請求項１に記載のプラズマディスプレイ装置であって、
前記第１の維持電極に電圧を印加する駆動回路を有し、
当該駆動回路が、
出力電圧をハイレベルにクランプして発光電流を流すための第１のスイッチ素子と、
出力電圧をローレベルにクランプして発光電流を流すための第２のスイッチ素子と、
前記第１の維持電極と放電空間との間に形成される容量に、コイルを介して充電、放電するための第３のスイッチ素子と、を備え、
前記第１、２、３のスイッチ素子がＩＧＢＴであることを特徴とするプラズマディスプレイ装置。
【請求項８】
請求項７記載のプラズマディスプレイ装置であって、
前記第１、２、３のスイッチ素子であるＩＧＢＴがライフタイム制御されていることを特徴とするプラズマディスプレイ装置。
【請求項９】
第１の維持電極と、前記第１の維持電極との間で、放電空間を通じて維持放電を行う電極であって、基準電位に接続された第２の維持電極と、アドレス電極とを備え、前記第２の維持電極と放電空間との間の電気容量が、前記第１の維持電極と放電空間との電気的容量よりも大きいプラズマディスプレイ装置を駆動する半導体装置であって、
前記第１の維持電極に電圧を印加する駆動回路を有し、
当該駆動回路が、
出力電圧をハイレベルにクランプして発光電流を流すための第１のスイッチ素子と、
出力電圧をローレベルにクランプして発光電流を流すための第２のスイッチ素子と、
前記第１の維持電極と放電空間との間に形成される容量に、コイルを介して充電、放電するための第３のスイッチ素子と、を備え、
前記第１、第２、第３のスイッチング素子が、
第１導電型の第１半導体層と、
前記第１半導体層に積層された第２導電型の第２半導体層と、
前記第２半導体層に積層され、第２半導体層より低濃度の不純物を含有した第２導電型の第３半導体層と、
前記第３半導体層の少なくとも一部に積層され、前記第３半導体層より高濃度の不純物を含有した第１導電型の第４半導体層と、
前記第４半導体層内に設けられ、前記第４半導体層より高濃度の不純物を含有した第２導電型の第５半導体部と、
前記第１半導体層に接する第１主電極と、
前記第４半導体層及び、第５半導体部に接する第２主電極と、
前記第５半導体部に接し、前記第４半導体層を貫通して、前記第３半導体層に到達する絶縁ゲート部と、
を備えたＩＧＢＴを用いてなることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記絶縁ゲート部は、トレンチゲート構造をなすことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記トレンチゲート構造をなす絶縁ゲート部の間に、電位がフローティング電位となっているか、または、前記第２主電極に抵抗を介して接続された第１導電型の第６半導体層が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置であって、
前記駆動回路が基板の一方の面上に形成され、当該基板の他方の面側に放熱手段を設けたことを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置であって、
前記第１、第２、第３のスイッチ素子のゲートを駆動するゲート駆動素子を前記基板上にさらに備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＣ型プラズマディスプレイ装置及びそれに用いる半導体装置に関する。
【背景技術】
【０００２】
ＡＣ型プラズマディプレイ装置（以下、プラズマディスプレイ装置と呼ぶ）は、ブラウン管テレビ等に比べ大画面化が容易で、また薄型であることなどから、近年、急速に普及している。しかし一方で、大画面のためその消費電力が大きく、消費電力の低減が求められている。
【０００３】
プラズマディスプレイ装置の表示パネルは、図１２，図１３に示すように、前面ガラス１と背面ガラス２との間に挟まれた構造を有する。プラズマディスプレイ装置の表示パネルには、前面ガラス１の背後に誘電体層６ｘｙが形成されており、ここに維持電極であるＸ電極５ｘと、Ｙ電極５ｙとが交互に配列されている。
【０００４】
また誘電体層６ｘｙの背後には、リブ３によって区画されて放電空間４が形成される。リブ３の放電空間４側の面には、蛍光体層７が設けられており、放電空間４内にはキセノン（Ｘｅ）等のガスが封入されている。
【０００５】
背面ガラス２上には、アドレス電極５ａが形成されている。このアドレス電極５ａと、放電空間４との間には誘電体層６ａが介在している。
【０００６】
維持電極であるＸ電極５ｘとＹ電極５ｙとは、略平行かつ交互に配置され、これらＸ電極５ｘ、Ｙ電極５ｙに対してアドレス電極５ａが垂直方向に交差して、２次元マトリクスを構成している。
【０００７】
この表示パネルは模式的には、図１４に示すように、Ｘ電極５ｘとＹ電極５ｙとがそれぞれ、誘電体層６ｘｙを介して放電空間４に充填されたガスとの間にキャパシタＣｘ，Ｃｙを形成している。また、アドレス電極５ａは誘電体層６ａを介して放電空間４に充填されたガスとの間にキャパシタＣａを形成している。
【０００８】
すなわち、プラズマディスプレイ装置の表示パネルは模式的に、Ｘ電極５ｘ，Ｙ電極５ｙ，アドレス電極５ａの各電極に対応するコンデンサＣｘ，Ｃｙ，Ｃａと、これらの各電極に対応して設けられたスイッチＳｘ，Ｓｙ，Ｓａとを含む回路と等価なものとして評価できる。
【０００９】
表示パネルの駆動制御は、各放電空間４に蓄積された電荷をリセットするリセット期間、パネルの発光箇所を選択するアドレス期間、パネルを発光させて明るさを制御するサステイン期間に分けて行う。アドレス期間では、アドレス電極５ａとＹ電極５ｙとの間に電圧を印加して放電を行わせ、放電空間４内の壁面に電荷（壁電荷）を付与する。これにより、次のサステイン期間に発光させるセル（放電空間４）を選択する。
【００１０】
サステイン期間では、Ｙ電極５ｙとＸ電極５ｘに電圧を加える。これにより放電空間４に差電圧Ｖｗｘｙ（＞０）が印加されることとなる。そして、この差電圧が放電電圧以上になるとセル内部がプラズマ状態となって発光する。
【００１１】
このプラズマ状態となった状態は、図１４に示したスイッチＳｘ，Ｓｙ，Ｓａがオンした状態と等価である。このとき放電容量Ｃｘ，Ｃｙ，Ｃａの放電が行われる。そしてその後、放電が完了すると発光しなくなる。そこで発光を維持するためには、サステイン期間において、Ｘ電極５ｘと、Ｙ電極５ｙとに交互に電圧を印加することが行われる（以下、この方法を両側駆動と呼ぶ）。ここで模式的に、ＣｘとＣｙとの合成容量をＣｐと書けば、こうした駆動のための回路は、図１５に例示するようにＸ電極５ｘと、Ｙ電極５ｙとの双方をそれぞれ駆動する回路部分を含み、部品点数が多く、コストが大きい。また、発光時の電流がＸ、Ｙの各電極５ｘ、５ｙを駆動する駆動回路のスイッチ素子に流れるため、駆動回路の損失も大きい。
【００１２】
そこでこの駆動回路の低損失化、部品点数の削減の課題を解決するために、図１６に示すように、維持電極のいずれか（例えばＸ電極５ｘ）をグラウンドなどに固定してＶｘ＝０とし、もう一方の維持電極（例えばＹ電極５ｙ）の電位を図１７のＹに示すように変化させて発光させ、サスティン期間では、Ｙ電極５ｙに正負の電圧を交互に印加することで発光を維持する方式（以下、片側駆動と呼ぶ）が考えられている（特許文献１）。
【特許文献１】米国特許出願公開第２００６／００７０６３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、一方の維持電極をグラウンドに固定した状態で駆動する場合の発光セル内部の状態について説明する。
【００１４】
Ｖｘ＞Ｖｙ，Ｖｙ＞Ｖｘでの発光時のセルの内部状態を図１８，図１９にあるように、等価回路で示す。発光時には、スイッチＳｘ、Ｓｙ、Ｓａがオンし、放電容量Ｃｘ、Ｃｙ、Ｃａの電荷が移動し、外部電圧Ｖｘ、Ｖｙ、Ｖａで決定される平衡状態になる。平衡状態でのＶｄは、
Ｖｄ＝(Ｃｘ・Ｖｘ + Ｃｘ・Ｖｙ + Ｃａ・Ｖａ)／（Ｃｘ+Ｃｙ+Ｃａ）
と計算される。ここで従来の構造に基づき、近似的にＣｘ＝Ｃｙ＝Ｃａと見なして、両側駆動時の平衡状態での放電空間電位Ｖｄを計算すると、Ｖｘ＞Ｖｙでは、Ｖｄ＝５７Vとなる。アドレス電極側の放電容量Ｃａに印加される電圧Ｖｗａ（以降アドレス電極壁電圧と呼ぶ）はＶａ＝０Ｖであるので、Ｖｗａ＝５７Ｖとなる。Ｖｘ＜Ｖｙでも同様に、Ｖｄ＝５７Ｖ
、Ｖｗａ＝５７Ｖとなる。パネルの発光を維持する期間においては、Ｖｘ＞Ｖｙの状態と、Ｖｘ＜Ｖｙの状態とを交互に移行する。しかしながら、いずれの場合もＶｗａが実質的に等しく、蛍光体の表面の電荷量が変わらず、発光放電による蛍光体への影響は小さい。
【００１５】
一方、維持電極のいずれかを例えばグラウンドに固定し、もう一方の維持電極に正負の電圧を交互に印加することで発光を維持する片側駆動時の平衡状態での放電空間電位Ｖｄを計算すると、Ｖｘ＞Ｖｙ，Ｖｙ＞Ｖｘでの発光時のセルの内部状態を、図２０，図２１に示すように、アドレス電極壁電圧Ｖｗａが１０Ｖから−５７Ｖまで変化することとなる。また、この変化に応じて蛍光体表面の電荷量が変化し、発光放電による蛍光体へのダメージが両側駆動に対して大きくなり、パネルの輝度寿命が短くなることが考えられる。
【００１６】
本発明は上記実情に鑑みて為されたもので、片側駆動時のパネルの輝度寿命を延ばすことのできるプラズマディスプレイ装置を提供することを、その目的の一つとする。
【課題を解決するための手段】
【００１７】
本発明の一態様は、複数の表示セルを含むプラズマディスプレイ装置であって、第１の維持電極と、前記第１の維持電極との間で、前記表示セルの放電空間を通じて維持放電を行う電極であって、基準電位に接続された第２の維持電極と、アドレス電極と、を備え、前記第２の維持電極と放電空間との間の電気容量を、前記第１の維持電極と放電空間との電気的容量よりも大きくしたものである。
【発明の効果】
【００１８】
これによりアドレス電極壁電圧の変化を抑制する。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係るプラズマディスプレイ装置は、図１に例示するように、金属シャシＳに支持された表示パネル１０と、アドレスドライバ回路２０と、走査・維持ドライバ回路３０と、制御回路４０とを含んで構成されている。
【００２０】
表示パネル１０は、図２に示すように、前面ガラス１１と背面ガラス１２との間に挟まれた構造を有する。プラズマディスプレイ装置の表示パネルには、前面ガラス１１の背後に誘電体層１６ｘｙが形成されており、ここに維持電極であるＸ電極１５ｘと、Ｙ電極１５ｙとが交互に配列されている。ここで、Ｘ電極１５ｘの幅を、Ｙ電極１５ｙの幅に比べて大きくし、Ｘ電極１５ｘを予め定めた基準電位に固定する。例えば、このＸ電極１５ｘを、共通端子（ＧＮＤ）に接続する。また、Ｘ電極１５ｘは、金属シャシＳに接続されてもよい。
【００２１】
すなわち、表示パネル１０を、アドレス電極１５ａに沿って破断し、セルの断面を参照すると、図３に示すように、Ｘ電極１５ｘの幅がＹ電極１５ｙの幅に比べて大きく形成されている。
【００２２】
また誘電体層１６ｘｙの背後には、リブ１３によって区画されて放電空間１４が形成される。リブ１３の放電空間１４側の面には、蛍光体層１７が設けられており、放電空間１４内にはキセノン（Ｘｅ）等のガスが封入されている。
【００２３】
背面ガラス１２上には、アドレス電極１５ａが形成されている。このアドレス電極１５ａと、放電空間１４との間には誘電体層１６ａが介在している。
【００２４】
維持電極であるＸ電極１５ｘとＹ電極１５ｙとは、略平行かつ交互に配置され、これらＸ電極１５ｘ、Ｙ電極１５ｙに対してアドレス電極１５ａが垂直方向に交差して、２次元マトリクスを構成している。
【００２５】
この表示パネル１０は、Ｘ電極１５ｘとＹ電極１５ｙとが誘電体層１６ｘｙを介して放電空間１４に接している。このため模式的には図４に示すように、放電空間１４に充填されたガスがプラズマとなったときに（模式的なスイッチＳｘ，Ｓｙ，Ｓａがオンとなったときに）、Ｘ電極１５ｘとＹ電極１５ｙとが、放電空間１４に充填されたガスとの間にキャパシタＣｘ，Ｃｙを形成することとなる。ここで、基準電位に接続された側のキャパシタＣｘの容量は、Ｘ電極１５ｘがＹ電極１５ｙよりも幅広になっているので、Ｃｘ＞Ｃｙとなる。
【００２６】
また、アドレス電極１５ａは誘電体層１６ａを介して放電空間１４に充填されたガスとの間にキャパシタＣａを形成する。
【００２７】
アドレスドライバ回路２０は、アドレス期間においては、発光させるべきセルのＹ電極１５ｙに電圧が供給されているとき、アドレス電極１５ａに対して、所定のアドレス電圧を供給する。また、このアドレスドライバ回路２０は、維持期間においては、アドレス電極壁電圧の変化を抑制するべく、アドレス電極１５ａに印加する電圧ＶａをＹ電極１５ｙに印加する電圧Ｖｙに同期させて、Ｖｙ＝ＶｓのときＶａ＝Ｖａ＋、Ｖｙ＝−ＶｓのときＶａ＝Ｖａ−（ただし、Ｖａ＋＞Ｖａ−）と変化させることとしてもよい。
【００２８】
走査・維持ドライバ回路３０は、図１６に例示したような、従来の片側駆動回路でもよいが、図５に示す回路を用いてもよい。図５に示す回路は、図１６の駆動回路において用いられていたスイッチ素子としてのパワーＭＯＳを、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）としたものである。
【００２９】
図５に例示する駆動回路には、出力電圧をハイレベルにクランプして発光電流を流すための第１のスイッチ素子であるＩＧＢＴ３０１ａと、出力電圧をローレベルにクランプして発光電流を流すための第２のスイッチ素子であるＩＧＢＴ３０１ｂと、Ｙ電極１５ｙと放電空間１４との間に形成される容量Ｃｙに、コイルＬを介して充電、放電するための第３のスイッチ素子であるＩＧＢＴ３０２ａ、３０２ｂと、を備えて構成されている。
【００３０】
この図５に例示する駆動回路では、アドレス期間において、ＩＧＢＴ３０１ａをオンとする期間を設けて発光させるセルに対応するＹ電極１５ｙに所定電圧のパルスを印加する。またこのとき、発光させるセルに対応するアドレス電極１５ａを所定電位とする。これにより、発光させるセルのＹ電極１５ｙに正の壁電荷、アドレス電極１５ａとＸ電極１５ｘとに負の壁電荷が生じる。そして発行させるセル内でアドレス放電が行われる。
【００３１】
また図５に例示する駆動回路では、発光期間（サステイン期間）においてＩＧＢＴ３０１ａと、ＩＧＢＴ３０１ｂとを交互にオンとする。このようにすると、アドレス期間にアドレス放電が行われたセルにおいてＹ電極１５ｙの壁電圧が、Ｘ電極１５ｘの壁電圧より高い期間と低い期間とが交互に生じる。そして、Ｙ電極１５ｙとＸ電極１５ｘとの間に維持放電が発生して、発光が持続される。
【００３２】
制御回路４０は、入力される映像信号に基づいて、各セルの発光輝度を決定する。またこの制御回路４０は、決定した発光輝度に応じて、各セルを発光させるサブフィールドを決定する。そしてサブフィールドごとに、発光させるセルについてアドレス放電を起こすよう、アドレスドライバ回路２０と、走査・維持ドライバ回路３０とを制御する。また、この制御回路４０は、サステイン期間において維持放電を行わせるよう、走査・維持ドライバ回路３０等を制御する。
【００３３】
この表示パネルを片側駆動するときの動作について、Ｘ電極１５ｘの電位Ｖｘと、Ｙ電極１５ｙの電位Ｖｙとが、それぞれＶｘ＞Ｖｙ，Ｖｙ＞Ｖｘでの発光時のセルの内部状態を等価回路としての図４を参照しつつ説明する。発光時には、図４に示したスイッチＳｘ、Ｓｙ、Ｓａがオンし、放電容量Ｃｘ、Ｃｙ、Ｃａの電荷が移動し、各電極の電位Ｖｘ、Ｖｙ、Ｖａで決定される平衡状態になる。平衡状態でのＶｄは、
Ｖｄ＝(Ｃｘ・Ｖｘ + Ｃｘ・Ｖｙ + Ｃａ・Ｖａ)／（Ｃｘ+Ｃｙ+Ｃａ）
と計算される。なお、ここではアドレス電極１５ａに印加する電圧ＶａをＹ電極１５ｙに印加する電圧Ｖｙに同期させて、Ｖｙ＝ＶｓのときＶａ＝Ｖａ＋、Ｖｙ＝−ＶｓのときＶａ＝Ｖａ−（ただし、Ｖａ＋＞Ｖａ−）と変化させるとする。すると、Ｘ電極１５ｘの電位を０Ｖ（ＧＮＤ電位）として、
（１）Ｖｙ＝Ｖｓ、Ｖｘ＝０Ｖ、Ｖａ＝Ｖａ＋のときと、
（２）Ｖｙ＝−Ｖｓ、Ｖｘ＝０Ｖ、Ｖａ＝Ｖａ−のときとのそれぞれのアドレス電極壁電圧Ｖｗａ１，Ｖｗａ２は、次のようになる。
（１）のとき：
Ｖｗａ１＝（Ｃｙ・Ｖｓ＋Ｃａ・Ｖａ＋）/（Ｃｘ＋Ｃｙ＋Ｃａ））−Ｖａ＋
＝（Ｃｙ・Ｖｓ− （Ｃｘ＋Ｃｙ）・Ｖａ＋）/（Ｃｘ＋Ｃｙ＋Ｃａ））
（２）のとき：
Ｖｗａ２＝ （−Ｃｙ・Ｖｓ＋Ｃａ・Ｖａ−）/（Ｃｘ＋Ｃｙ＋Ｃａ））−Ｖａ−
＝（−Ｃｙ・Ｖｓ− （Ｃｘ＋Ｃｙ）・Ｖａ−）/（Ｃｘ＋Ｃｙ＋Ｃａ））
すなわち、アドレス壁電圧の変化は、
Ｖｗａ１− Ｖｗａ２＝
（２・Ｃｙ・Ｖｓ−（Ｃｘ＋Ｃｙ）・（Ｖａ−Ｖａ−）/（Ｃｘ＋Ｃｙ＋Ｃａ））
となる。
【００３４】
仮にＶｓ＝１７０Ｖ、Ｖａ＋＝７０Ｖ、Ｖａ−＝０Ｖととり、Ｃｘ、Ｃｙの比（Ｃｘ／Ｃｙ）を変化させたときのＶｗａ１− Ｖｗａ２の値を図示すると、図６に示すようになる。
【００３５】
この図６に示す通り、Ｘ電極１５ｘの放電容量をＹ電極１５ｙの放電容量に対して大きくするほどアドレス電極壁電圧の変化は小さくなり、蛍光体へのダメージが小さくなって、輝度寿命の低下が抑制できる。図６に示すようにアドレス壁電圧の変化は、Ｃｘ/Ｃｙ＜３までは実質的に直線的に漸減し、Ｃｘ／Ｃｙ＞３では、Ｃｘ/Ｃｙ＜３までの変化に比べて急峻に単調減少する。
【００３６】
これにより、入力された映像信号をもとに、制御回路４０が、表示パネル１０の各セルの発光輝度を決定し、アドレスドライバ回路２０及び走査・維持ドライバ回路３０を制御する。この結果、映像信号に応じた映像が表示パネル１０に表示される。このとき、本実施の形態のプラズマディスプレイ装置では、発光しているセルにおいて維持放電が発生するときにも、アドレス電極壁電圧の変化が従来のものに比べて抑制される。
【００３７】
ここまでの説明においては、Ｘ電極１５ｘの放電容量Ｃｘを、Ｙ電極１５ｙの放電容量Ｃｙよりも大きくするために、Ｘ電極１５ｘの幅をＹ電極１５ｙの幅よりも大きくする例について述べたが、放電容量ＣｘをＣｙより大きくする方法はこれに限られない。
【００３８】
例えば、Ｙ電極１５ｙと放電空間１４との間に介在する誘電体層１６ｘｙの厚みよりも、Ｘ電極１５ｘと放電空間１４との間に介在する誘電体層１６ｘｙの厚みを薄くしてもよい。すなわち、図７にセルの断面図を示すように、Ｘ電極１５ｘが形成されている部分の誘電体層１６ｘｙと、Ｙ電極１５ｙが形成されている部分の誘電体層１６ｘｙとで厚みを異ならせるのである。これによっても、放電容量ＣｘをＣｙより大きくすることができる。
【００３９】
さらに、図８に示すように、Ｘ電極１５ｘが形成されている部分の誘電体層１６ｘの誘電率を、Ｙ電極１５ｙが形成されている部分の誘電体層１６ｙの誘電率より高くしてもよい。これによっても、放電容量ＣｘをＣｙより大きくすることができる。
【００４０】
また、ここまでで述べたように、
（１）Ｘ電極１５ｘの幅をＹ電極１５ｙの幅よりも大きくする、
（２）Ｙ電極１５ｙと放電空間１４との間に介在する誘電体層１６ｘｙの厚みよりも、Ｘ電極１５ｘと放電空間１４との間に介在する誘電体層１６ｘｙの厚みを薄くする、
（３）Ｘ電極１５ｘが形成されている部分の誘電体層１６ｘの誘電率を、Ｙ電極１５ｙが形成されている部分の誘電体層１６ｙの誘電率より高くする
の各方法のうち、２以上の方法を組み合わせて用いてもよい。つまり、Ｃｘ＞Ｃｙとなるように設定できれば構わない。例えば、図９に示すように、Ｘ電極１５ｘの幅をＹ電極１５ｙの幅よりも大きくしつつ、Ｙ電極１５ｙと放電空間１４との間に介在する誘電体層１６ｘｙの厚みよりも、Ｘ電極１５ｘと放電空間１４との間に介在する誘電体層１６ｘｙの厚みを薄くしてもよい。
【００４１】
また、ここではＸ電極１５ｘは、共通電位（ＧＮＤ）に接続されることとしたが、これに限らず、基準電位に維持された電源またはキャパシタに接続されてもよい。
【００４２】
次に、図５に例示した駆動回路におけるＩＧＢＴの構造の例について述べる。ＩＧＢＴの構造は、プレーナゲート構造と、トレンチゲート構造とに大別される。図５に例示したプラズマディプレイ装置の制御回路においては、より飽和電流密度が大きい、つまり絶縁ゲートが単位面積当たりに稠密なトレンチゲート構造のＩＧＢＴを用い、容量負荷に急峻な電流を流すようにしても好適である。
【００４３】
例えば、このＩＧＢＴは、図１０に例示するように、第１導電型の第１半導体層４１と、この第１半導体層４１に積層された第２導電型の第２半導体層４２と、第２半導体層４２に積層され、第２半導体層より低濃度の不純物を含有した第２導電型の第３半導体層４３と、第３半導体層４３の少なくとも一部に積層され、第３半導体層４３より高濃度の不純物を含有した第１導電型の第４半導体層４４と、第４半導体層４４内に設けられ、第４半導体層より高濃度の不純物を含有した第２導電型の第５半導体部４５と、第１半導体層４１に接する第１主電極５１と、第４半導体層４４及び、第５半導体部４５に接する第２主電極５２と、第５半導体部４５に接し、第４半導体層４４を貫通して、第３半導体層４３に到達する絶縁ゲート部５３とを備える。
【００４４】
さらに図５に例示した駆動回路に用いることのできる、別のＩＧＢＴは、図１１に例示するように、図１０に例示したトレンチゲート型ＩＧＢＴのトレンチゲート間に、上記第４半導体層及び第５半導体層を含む領域と、第２主電極５２から絶縁された（フローティングの）、第１導電型の第６の半導体層４６を備えた領域とを交互に配置している。これにより、オン状態のときの伝導度を向上する、伝導度変調を促進でき、容量負荷であるプラズマディプレイ装置においても有効に作用する。
【００４５】
また、ここでは第２主電極５２から絶縁されている例について述べたが、第６半導体層４６は、必ずしも絶縁されていなくとも、抵抗を介して第２主電極５２に接していてもよい。
【００４６】
さらに、これらのＩＧＢＴはライフタイム制御されてもよい。プラズマディスプレイパネルは数１０ｋＨｚ〜数１００ｋＨｚの高速でスイッチングするため、充電、放電、発光電流を流し終わった後、オン時に蓄積されたスイッチ素子内部の電荷を速やかに消滅させる必要があるが、ライフタイム制御されたＩＧＢＴを用いることで、かかる要望を満足できる。
【００４７】
また、図５に示した駆動回路において、ＩＧＢＴ３０１ａ，３０１ｂ，３０２ａ，３０２ｂ、並びにダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を含むスイッチ素子を、一つのモジュールに実装することとしてもよい。この場合、これらの各素子を基板の一方の面上に配し、当該基板の他方の面側に放熱板を接続することとしてもよい。また、放熱板を用いなくとも、当該基板の他方の面側をシャシに固定して放熱を図ってもよい。
【００４８】
さらに、これらＩＧＢＴのゲートを駆動するゲートドライバＩＣも、当該モジュールに取り込むこととしてもよい。例えば、ゲートドライバＩＣもまた、ＩＧＢＴ等と同じ基板上に配してもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係るプラズマディスプレイ装置の構成例を表すブロック図である。
【図２】本発明の実施の形態に係るプラズマディスプレイ装置の表示パネルの構造例を表す透視図である。
【図３】本発明の実施の形態に係るプラズマディスプレイ装置の表示パネルの断面図である。
【図４】本発明の実施の形態に係るプラズマディスプレイ装置の表示パネルの構造を表す模式図である。
【図５】本発明の実施の形態に係るプラズマディスプレイ装置の駆動回路の例を表す概略回路図である。
【図６】各維持電極の放電容量比に対するアドレス電極壁電圧の変化の実験例を表す説明図である。
【図７】本発明の実施の形態に係るプラズマディスプレイ装置の表示パネルの別の例を表す断面図である。
【図８】本発明の実施の形態に係るプラズマディスプレイ装置の表示パネルのさらに別の例を表す断面図である。
【図９】本発明の実施の形態に係るプラズマディスプレイ装置の表示パネルのまた、さらに別の例を表す断面図である。
【図１０】本発明の実施の形態に係るプラズマディスプレイ装置の駆動回路に用いるＩＧＢＴの構造例を表す説明図である。
【図１１】本発明の実施の形態に係るプラズマディスプレイ装置の駆動回路に用いる別のＩＧＢＴの構造例を表す説明図である。
【図１２】一般的なプラズマディスプレイ装置の表示パネルの構造例を表す透視図である。
【図１３】一般的なプラズマディスプレイ装置の表示パネルの構造例を表す断面図である。
【図１４】一般的なプラズマディスプレイ装置の表示パネルを模式的に表す説明図である。
【図１５】一般的なプラズマディスプレイ装置の表示パネルの駆動回路の一例を表す概略回路図である。
【図１６】一般的なプラズマディスプレイ装置の表示パネルを片側駆動する駆動回路の例を表す概略回路図である。
【図１７】一般的なプラズマディスプレイ装置の表示パネルを片側駆動する際の制御信号の例を表すタイミングチャート図である。
【図１８】一般的なプラズマディスプレイ装置の表示パネルを両側駆動したときの壁電圧の変化を表す説明図である。
【図１９】一般的なプラズマディスプレイ装置の表示パネルを両側駆動したときの壁電圧の変化を表す説明図である。
【図２０】一般的なプラズマディスプレイ装置の表示パネルを片側駆動したときの壁電圧の変化を表す説明図である。
【図２１】一般的なプラズマディスプレイ装置の表示パネルを片側駆動したときの壁電圧の変化を表す説明図である。
【符号の説明】
【００５０】
１，１１  前面ガラス、２，１２  背面ガラス、３，１３  リブ、４，１４  放電空間、５ａ，１５ａ  アドレス電極、５ｘ，１５ｘ  Ｘ電極、５ｙ，１５ｙ  Ｙ電極、６，１６  誘電体層、７，１７  蛍光体層、１０  表示パネル、２０  アドレスドライバ回路、３０  走査・維持ドライバ回路、４０  制御回路、４１  第１半導体層、４２  第２半導体層、４３  第３半導体層、４４  第４半導体層、４５  第５半導体部、４６  第６半導体層、５１  第１主電極、５２  第２主電極、５３  絶縁ゲート部、３０１，３０２  ＩＧＢＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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