(57)【要約】【課題】自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供する。【解決手段】下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む光変調装置であって、上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいることを特徴とし、さらに強誘電体キャパシタを駆動するための制御回路を半導体基板１０上に有するとともに、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６として機能させる。【選択図】図１
2009290027.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に配置される強誘電体膜と、
前記強誘電体膜上に配置される上部電極とを備えた強誘電体キャパシタを含む半導体装置であって、
前記上部電極が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされた導電膜を含んでいることを特徴とする半導体装置。
【請求項２】
前記強誘電体膜は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜の少なくともいずれか１種を含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜が、透明導電膜のＩＴＯであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記下部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種を含んでいることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
基板と、
前記基板上に配置され、請求項１〜４のいずれか１項に記載の半導体装置の強誘電体キャパシタを駆動するための制御回路と
を備え、前記基板上に積層して前記強誘電体キャパシタを設けており、前記強誘電体キャパシタを、前記下部電極と前記上部電極間に印加する電界に応じて前記強誘電体膜の屈折率が変化するファブリーペロー型の共振器として機能させることを特徴とする光変調装置。
【請求項６】
前記上部電極上に、誘電体薄膜積層部を有していることを特徴とする請求項５に記載の光変調装置。
【請求項７】
下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、
前記導電膜をパターニングする工程と、
パターニングされた前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程と
を有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされることを特徴とする半導体装置の製造方法。
【請求項８】
前記強誘電体膜は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種を含んでいることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電膜が、透明導電膜のＩＴＯで形成されることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種で形成されることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記導電膜としてＩＴＯを使用し、前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程は、エッチングのガス系を切り替えて実施することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記強誘電体膜としてＰＬＺＴを使用し、前記強誘電体膜をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記下部電極としてＰｔを使用し、前記下部電極をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１４】
基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを駆動するための制御回路を前記基板上に形成する工程と
を有し、
前記強誘電体キャパシタを形成する工程は、
下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、
前記導電膜をパターニングする工程と、
前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程と、
前記上部電極上に誘電体薄膜積層部を形成する工程と
を有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされることを特徴とする光変調装置の製造方法。
【請求項１５】
前記強誘電体膜は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種を含んでいることを特徴とする請求項１４に記載の光変調装置の製造方法。
【請求項１６】
前記導電膜が、透明導電膜のＩＴＯで形成されることを特徴とする請求項１４または１５に記載の光変調装置の製造方法。
【請求項１７】
前記下部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種で形成されることを特徴とする請求項１４〜１６のいずれか１項に記載の光変調装置の製造方法。
【請求項１８】
前記導電膜としてＩＴＯを使用し、前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程は、エッチングのガス系を切り替えて実施することを特徴とする請求項１４に記載の光変調装置の製造方法。
【請求項１９】
前記強誘電体膜としてＰＬＺＴを使用し、前記強誘電体膜をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することを特徴とする請求項１４に記載の光変調装置の製造方法。
【請求項２０】
前記下部電極としてＰｔを使用し、前記下部電極をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することを特徴とする請求項１４に記載の光変調装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、および光変調装置およびその製造方法に関し、特に、強誘電体を用いる半導体装置およびその製造方法、および光変調装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、大容量の記録方式として、ホログラムの原理を利用したデジタル情報記録システムが知られている。ホログラム記録装置の空間光変調器の材料としては、たとえばランタンドープジルコン酸チタン酸鉛（以下、ＰＬＺＴという）等の電気光学効果を有する強誘電体を用いることができる。ＰＬＺＴは、（Ｐｂ1-yＬａy）（Ｚｒ1-xＴｉx）Ｏ3の組成を有する透明セラミックスである。電気光学効果とは、物質に電界を印加するとその物質に分極が生じ屈折率が変化する現象をいう。電気光学効果を利用すると、印加電圧をオン、オフすることにより光の位相を切り替えることができる。そのため、電気光学効果を有する光変調材料を空間光変調器等の光シャッターに適用することができる（例えば、非特許文献１参照。）。
【０００３】
基材上に形成した薄膜のＰＬＺＴを用いる光変調装置において、光の利用効率を改善した光変調装置の製造方法についても既に開示されている（例えば、特許文献１参照。）。
【０００４】
特許文献１に係る光変調装置の製造方法においては、基板上に、Ｐｔなどの金属材料を用いて第１反射層を形成した後、印可する電界に応じて屈折率が変化する電気光学材料を用いた光変調膜を形成する。その後、光変調膜の上面の凹凸が、光変調装置に入射する光の波長の１／１００以下となるように平坦化処理を行う。その後、ＩＴＯやＺｎＯなどを用いた透明電極を光変調膜上に形成し、誘電体多層膜からなる第２反射層を形成する。この光変調装置は、第１の反射層上に光変調膜が形成され、光変調膜上に第２の反射層が形成されたファブリーペロー型の共振器を備える。光変調膜に印加する電界によりその屈折率を変化させ、共振器の共振波長をシフトさせることによって、共振器からの反射光を制御するものである。
【特許文献１】特開２００６−２９３０２２号公報（第１図、第８図、第４−１１頁）
【非特許文献１】藤森(Y.Fujimori)、藤井(T.Fujii)、鈴木(T.Suzuki)、他著、「ノーベル・ソリッド−ステート・スペイシャル・ライト・モデュレータ・オン・インテグレイテッド・サーキット・フォー・ハイ−スピード・アプリケイション・ウィズ・エレクトロ−オプティック・シン・フィルム(Novel Solid-State Spatial Light Modulator on Integrated Circuits for High-Speed Application with Electro-Optic Thin Film) 」、米国電気電子協会（IEEE）、テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイセズ・ミーティング（Technical Digest of International Electron Devices meeting(IEDM）)、２００５年１２月、掲載番号３７．７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
強誘電体であるＰＬＺＴは難エッチング物質として知られ、レジストマスクを適用した場合、レジストの後退によるエッチング形状の劣化が発生する。このような場合のドライエッチング技術の際は、レジストマスクではなくハードマスクが用いられることがあった。
【０００６】
従来技術においては、ＰＬＺＴ厚膜とレジストマスクとの選択比が悪く、長時間のＰＬＺＴエッチングにレジストマスクが耐えることができない。また、ハードマスクを用いる工程では、例えばハードマスクの除去工程のような余分な工程が通常は必要になる。また、エッチング時には、選択比（エッチング対象物質のエッチング速度とマスク材料のエッチング）と、除去方法が重要となる。このため、従来は、強誘電体材料のエッチングにおいて、プロセス上適しているハードマスクは見出されていなかった。
【０００７】
本発明者は、難エッチング物質であるＰＬＺＴをエッチングするときに有用となるハードマスクとして、ＩＴＯの有効性を見出した。すなわち、本発明者は、ＩＴＯは、結晶化するとフッ素に不活性となるため、ＩＴＯを電極としてそのまま使用する際には、あえてＩＴＯを除去する必要がなく、セルフアラインでＰＬＺＴのエッチングが可能であることを見出した。
【０００８】
本発明の目的は、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な半導体装置およびその製造方法を提供することにある。
【０００９】
本発明の目的は、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な光変調装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の一態様によれば、下部電極と、前記下部電極上に配置される強誘電体膜と、前記強誘電体膜上に配置される上部電極とを備えた強誘電体キャパシタを含む半導体装置であって、前記上部電極が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされた導電膜を含んでいる半導体装置が提供される。
【００１１】
本発明の他の態様によれば、基板と、前記基板上に配置され、請求項１〜４のいずれか１項に記載の半導体装置の強誘電体キャパシタを駆動するための制御回路とを備え、前記基板上に積層して前記強誘電体キャパシタを設けており、前記強誘電体キャパシタを、前記下部電極と前記上部電極間に印加する電界に応じて前記強誘電体膜の屈折率が変化するファブリーペロー型の共振器として機能させる光変調装置が提供される。
【００１２】
本発明の他の態様によれば、下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、前記導電膜をパターニングする工程と、パターニングされた前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程とを有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされる半導体装置の製造方法が提供される。
【００１３】
本発明の他の態様によれば、基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを駆動するための制御回路を前記基板上に形成する工程とを有し、前記強誘電体キャパシタを形成する工程は、下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、前記導電膜をパターニングする工程と、前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程と、前記上部電極上に誘電体薄膜積層部を形成する工程とを有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされる光変調装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な半導体装置およびその製造方法を提供することができる。
【００１５】
本発明によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な光変調装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
[第１の実施の形態]
（半導体装置）
本発明の第１の実施の形態に係る半導体装置１００は、図１に示すように、下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む。上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいる。
【００１９】
強誘電体膜３は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜の少なくともいずれか１種を含んでいる。
【００２０】
また、導電膜は、透明導電膜のＩＴＯで形成されていてもよい。
【００２１】
下部電極２は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種を含んでいる。
【００２２】
（光変調装置）
本発明の第１の実施の形態に係る光変調装置１００の模式的平面パターン構造は、図１（ａ）に示すように表され、１つの画素２００部分の拡大された模式的断面構造は、図１（ｂ）に示すように表される。図１は、強誘電体キャパシタを光学利用し、反射光のＯＮ／ＯＦＦを制御する反射型空間光変調器に適用した例を示す。図１（ａ）は、強誘電体キャパシタをマトリックス状に配置し、１個の強誘電体キャパシタと１個のスイッチングトランジスタがそれぞれ一つの画素２００として機能する反射型光変調装置１００の上面図である。
【００２３】
図１は画素２００が８×８＝６４個である場合を例示的に示しているが、画素数が６４個に限らないのは勿論である。例えば、２５μｍ×２５μｍの面積の画素２００を１８０個×１８０個配列した反射型光変調装置等が形成可能である。
【００２４】
印加される電界に応じて屈折率が変化する電気光学効果を強誘電体膜３が有するため、図１に示した反射型光変調装置１００に上部電極４側から入射した光は、画素２００それぞれの強誘電体膜３の屈折率に応じて反射される。そして、強度や位相が変調された光が上部電極４から出力される。
【００２５】
図１に示した反射型光変調装置１００では、上部電極４の電位は同一のプレート線ＰＬに接続される各画素２００で共通である。そのため、画素２００それぞれの強誘電体膜３の屈折率は、下部電極２に印加する電圧により制御される。つまり、画素２００は下部電極２に印加する電圧によって独立に反射率を制御可能である。
【００２６】
第１の実施の形態に係る光変調装置１００は、図３に示すように、強誘電体キャパシタを駆動するための制御回路８を半導体基板上に有する。また、その基板上に積層して強誘電体キャパシタを設けている。
【００２７】
第１の実施の形態に係る光変調装置１００においては、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器として機能させている。
【００２８】
また、上部電極４上に、誘電体薄膜積層部を有している。誘電体薄膜積層部は、例えば、誘電体多層膜５で形成される。
【００２９】
第１の実施の形態に係る光変調装置１００は、詳細には、図１に示すように、半導体基板１０上に各画素２００がマトリックス状に配置され、各画素２００は、半導体基板１０上に形成されたＶＩＡ電極３４と、ＶＩＡ電極３４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された誘電体多層膜５とを備える。
【００３０】
上部電極４と強誘電体膜３は自己整合化形成されている。
【００３１】
強誘電体膜３の材料は、電界が印加されなくなった後も電界を加えた時に生じた分極状態が保持され、外部からの電界の方向により分極の向きが変わる材料である。
【００３２】
具体的には、ランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜、チタン酸ストロンチウムバリウム（ＢＳＴ）膜、ジルコン酸チタン酸鉛（ＰＺＴ）膜、チタン酸バリウムストロンチウム（ＢＳＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、ニオブ酸ストロンチウムバリウム（ＳＢＮ）膜、ニオブ酸リチウム（ＬｉＮｂＯ3）膜、チタン酸バリウム（ＴｉＢａＯ3）膜、ランタンストロンチウムカッパーオキサイド（ＬＳＣＯ）膜、リン酸二水素カリウム（ＫＤＰ）膜、ＫＴＮ（ニオブ酸タンタルカリウム）膜、マグネシウムニオブ酸チタン酸鉛（ＰＭＮ−ＰＴ）系セラミクス膜、ＰＺＮ−ＰＴ（亜鉛ニオブ酸チタン酸鉛）系セラミクス膜等が採用可能である。さらに、所謂高誘電体を採用することもできる。
【００３３】
上部電極４は、透明導電膜である酸化インジウムスズ（ＩＴＯ）を含んでおり、ＩＴＯの単層膜であってもよいし、さらに、十分な透過率が得られる薄膜に形成した白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯx）、ルテニウム酸ストロンチウム（ＳＲＯ）、酸化亜鉛（ＺｎＯ）などの透明電極との積層膜としてもよい。
【００３４】
下部電極２としては、白金（Ｐｔ）、Ｉｒ、ルテニウム酸ストロンチウム（ＳＲＯ）などが採用可能である。
【００３５】
下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６を備えている。
【００３６】
半導体基板１０には、例えばシリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、ガリウムナイトライド（ＧａＮ）、シリコンカーバイド（ＳｉＣ）などが採用可能である。なお、半導体基板１０の代わりにサファイア基板、石英基板、シリコンオンインスレータ（ＳＯＩ：Silicon On Insulator）基板などを適用することもできる。
【００３７】
半導体基板１０上には、金属−酸化物−半導体電界効果トランジスタ(ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor)からなるメモリセルトランジスタが形成される。
【００３８】
半導体基板１０はｐ型半導体で形成され、素子分離領域によって電気的に素子分離された活性領域が形成される。活性領域内には、図１（ｂ）に示すように、ｎ+拡散領域で形成されたソース領域またはドレイン領域（Ｓ／Ｄ領域）１２・１３が配置され、さらにＳ／Ｄ領域１２・１３が対向するｎ+（１２，１３）ｐ（１０）接合面にｎ-高抵抗領域１６が配置され、ｎ+（１２，１３）ｎ-(１６)ｐ（１０）接合が形成され、Ｓ／Ｄ領域１２・１３近傍のリーク電流の低減と耐圧を保持している。
【００３９】
Ｓ／Ｄ領域１２・１３間の半導体基板１０上にはゲート絶縁膜１８が配置され、ゲート絶縁膜１８上にはゲート電極２０が配置され、ゲート電極２０上にはキャップ絶縁膜２２が配置され、さらにゲート絶縁膜１８，ゲート電極２０およびキャップ絶縁膜２２の側壁部には側壁絶縁膜１９が配置される。
【００４０】
Ｓ／Ｄ領域１２・１３上には、それぞれプラグ電極１４・１５が配置される。
【００４１】
プラグ電極１４は、Ｍ１電極３２およびＶＩＡ電極３４を介して、下部電極２に接続されている。また、プラグ電極１５は、ビット線ＢＬに接続されるＭ１電極３０に接続されている。
【００４２】
結果として、ＭＯＳＦＥＴのＳ／Ｄ領域１２上には、プラグ電極１４，Ｍ１電極３２およびＶＩＡ電極３４を介して、下部電極２，強誘電体膜３，上部電極４および誘電体多層膜５からなる共振器６が配置される。
【００４３】
上部電極４には、強誘電体メモリのプレート線ＰＬに接続される電極配線６２が配置される。同様に、接地ラインに接続される電極配線６０が配置される。
【００４４】
領域４１，４２は層間絶縁膜を表し、各電極間を分離している。
【００４５】
図１において、ビット線ＢＬに接続されるＭ１電極３０上には層間絶縁膜４２が配置され、層間絶縁膜４２上には、Ｍ２電極として機能する下部電極２が配置されている。なお、本実施形態では、Ｍ１電極〜Ｍ２電極の２層メタルの構造を示すが、これに限るものではなく、例えば、３層〜５層メタルであってもよい。メタルの層数は、例えば配線規模によって適切なものを選べばよい。このような多層電極間は、所定のコンタクト部分において、例えば、メタルダマシン構造によって、ＶＩＡ電極を介して接続される。
【００４６】
図１に示した光変調装置では、各下部電極２と、強誘電体膜３を介して対向する上部電極４とが、それぞれ一つの強誘電体キャパシタを構成し、上部電極４上に誘電体多層膜５が配置されて、図１に示すように、共振器６が各画素２００毎に形成され、空間光変調装置を構成している。
【００４７】
図１に示した光変調装置１００では、同一平面に互いに離間して配置された下部電極２間が誘電体多層膜５および層間絶縁膜４２によって分離されている。強誘電体膜３の上面はテーパ状の段差を有する。なお、このテーパ状の段差をテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4   Tetraethoxysilane）などの絶縁膜で埋め込むことにより、平坦性を保って配置することも可能である。
【００４８】
図１に示した反射型光変調装置１００では、画素２００の反射率を制御するために下部電極２に電圧を印加する駆動用のＭＯＳＦＥＴを、層間絶縁膜４１，４２を介して、各画素２００の下方にそれぞれ配置可能である。そのため、駆動用のＭＯＳＦＥＴと画素２００を接続する配線は、各画素２００の下部電極２の直下に形成できる。
【００４９】
図１には、ＭＯＳＦＥＴからなるメモリセルトランジスタが配置されている。Ｓ／Ｄ領域１３はビット線ＢＬに接続されるＭ２電極３０に接続され、Ｓ／Ｄ領域１２は、強誘電体キャパシタを介してプレート線に接続されている。結果として、１Ｔ−１Ｃ方式の強誘電体メモリセルが形成されている。
【００５０】
図１に示す構成において、ＭＯＳＦＥＴ領域および各層間絶縁膜４１，４２を介するＭ１電極，Ｍ２電極などの形成は、微細化シリコンプロセスと同様であるため、製造方法の説明は省略する。共振器６は、本実施の形態に係る光変調装置の特徴的な構造であるため、その部分の詳細な製造方法については後述する。
【００５１】
（メモリマトリックスの回路構成例）
第１の実施の形態に係る光変調装置のメモリマトリックス構成の回路構成は、図２に示すように表される。図２の一本のビット線ＢＬに沿って配置される２個の画素２００が、図１の素子断面構造に対応する。
【００５２】
図２に示す光変調装置のメモリマトリックス構成は、列方向に配列された複数のビット線ＢＬ１、ＢＬ２、…と、このビット線ＢＬ１、ＢＬ２、，…と直交する行方向に配列された複数のワード線ＷＬ１、ＷＬ２、…を有する。ビット線ＢＬ１、ＢＬ２、…のいずれかとワード線ＷＬ１、ＷＬ２、…のいずれかによってそれぞれ制御される画素２００が、列方向と行方向にマトリックス状に配置される。
【００５３】
画素２００は、図２に示すように、直列に接続されたメモリセルトランジスタ（ＱM ）２０１と強誘電体キャパシタ(ＣF)２０２を備える。画素２００の書き込みや読み出しは、メモリセルトランジスタ２０１によって制御される。メモリセルトランジスタ２０１のゲート電極及びドレイン電極はそれぞれワード線ＷＬ１、ＷＬ２、…およびビット線ＢＬ１、ＢＬ２、…に接続され、ソース電極は強誘電体キャパシタ２０２の一方の電極に接続される。強誘電体キャパシタ２０２の他方の電極はプレート線に接続される。例えば、強誘電体キャパシタ２０２のプレート線に接続される電極を、各画素２００の上部電極４とすることができる。
【００５４】
画素２００では、強誘電体膜３の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても強誘電体膜３の分極状態は保持されるため、電源の供給が停止しても各画素２００に記憶されたデータが消失することがない。そのため、画素２００は、不揮発性メモリとして動作する。
【００５５】
なお、上記の説明では画素２００が１つのメモリセルトランジスタ２０１と１つの強誘電体キャパシタ２０２で構成される１Ｔ−１Ｃ方式の構成例を示したが、これ以外の構成であってもよい。例えば、強誘電体メモリセルが２つのメモリセルトランジスタＱMと２つの強誘電体キャパシタＣFで構成される２Ｔ−２Ｃ方式の構成例の場合であってもよい。また、メモリセルトランジスタＱMのゲートキャパシタとして強誘電体キャパシタＣFを有する１Ｔ方式の構成例を採用してもよい。
【００５６】
本実施の形態に係る光変調装置１００は、外部からの電圧印可によって反射率が変化する光変調装置である。この光変調装置１００は、ファブリーペロー型の共振器６の構造を有し、電界の印可に応じて屈折率の変化する光変調膜となる強誘電体膜３と、こ強誘電体膜３を挟むようにして形成される２層の反射層（下部電極２と誘電体多層膜５）を備える。光変調装置１００にレーザ光を入射した状態で、強誘電体膜３を挟む下部電極２および上部制御信号を与えると、光変調装置１００の反射率を変化させることができ、反射されるレーザ光の強度を制御することができる。光変調装置１００により反射されたレーザ光は、反射率に比例した強度を有するため、この反射光を記録媒体あるいは光検出素子等により記録、検出することによりさまざまなアプリケーションに利用することができる。
【００５７】
（共振器の構成）
共振器６は、図３に示すように、層間絶縁膜４２上に配置された下部電極２と、下部電極上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された誘電体多層膜５を備える。
【００５８】
共振器６は、下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４から形成される強誘電体キャパシタを備える。下部電極２と上部電極４間には、強誘電体キャパシタを駆動するための制御回路８が接続されている。
【００５９】
制御回路８は、例えば、半導体基板１０上に形成される。その半導体基板１０上に積層して強誘電体キャパシタが配置されている。
【００６０】
結果として、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器として機能させる光変調装置が構成されている。
【００６１】
半導体基板１０上にスイッチング素子を設け、その上に共振器６を形成している。半導体基板１０の代わりに、表面が平坦なガラスなどを好適に用いることもできる。この場合にも、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などをスイッチング素子として形成することが可能となる。
【００６２】
半導体基板１０上には、第１反射層となる下部電極２が形成される。下部電極２の厚みは、２００ｎｍ程度とする。本実施の形態において、下部電極２はＰｔで形成され、この下部電極２は、強誘電体膜３に電界を印加する電極としても機能する。下部電極２をＰｔで形成した場合、下部電極２の反射率は５０％から８０％程度となる。
【００６３】
下部電極２の上面には強誘電体膜３が設けられる。強誘電体膜３の膜厚ｔは、入射光の入射角および波長に応じて決定され、たとえば入射光を６５０ｎｍ付近の赤色光とした場合、５００ｎｍから１５００ｎｍの範囲で形成するのが望ましい。強誘電体膜３に印加される電界は、厚み方向に印加されるため、膜厚を１５００ｎｍ以下とすることで、十分な屈折率変化を得るための電界を印加することが容易となる。また、膜厚を５００ｎｍ以上とすることで、十分な光学膜厚変化を得ることができる。
【００６４】
強誘電体膜３の上面には、透明電極からなる上部電極４が設けられる。上部電極４をＩＴＯで形成した場合、その厚みは５０ｎｍ〜１５０ｎｍ程度とする。上部電極４は、透明導電膜であるＩＴＯの単層膜としてもよいが、他の導電材料と積層して多層膜としてもよい。例えば、ＩｒＯ２と積層する場合には、ＩｒＯ２の膜厚をより薄く、例えば数１０ｎｍ程度とすることが望ましい。この上部電極４は、抵抗値と透過率がトレードオフの関係となるため、その厚みは実験的に定めてもよい。
【００６５】
上部電極４の上面には、第２反射層となる誘電体多層膜５が形成される。この誘電体多層膜５は、図３に示すように、屈折率ｎの異なる第１誘電体膜５２、第２誘電体膜５４が交互に積層される。第１誘電体膜５２、第２誘電体膜５４の材料の組み合わせとしては、ＳｉＯ２（ｎ＝１．４６）、Ｓｉ３Ｎ４（ｎ＝２．０）を用いることができる。すなわち、第１誘電体膜５２の屈折率は低く、第２誘電体膜５４の屈折率は高いという組み合わせによって、誘電体多層膜５が形成されている。
【００６６】
第１誘電体膜５２、第２誘電体膜５４のそれぞれの膜厚ｔ１、ｔ２は、共振器６に入射する光の波長の１／４となるように設計する。すなわち、共振器６に入射する光の波長をλ、誘電体膜の屈折率をｎとすると、各誘電体膜１層分の膜厚ｔは、ｔ＝λ／（ｎ×４）となるように調節する。
【００６７】
たとえば、光変調装置１００に波長λ＝６３３ｎｍの赤色のレーザ光が用いられる場合には、第１誘電体膜５２の膜厚ｔ１は、その材料としてＳｉＯ２（ｎ＝１．４６）とした場合、ｔ１＝６３３／（４×１．４６）＝１０８ｎｍ程度とする。また、第２誘電体膜５４の膜厚ｔ２は、材料としてＳｉ３Ｎ４（ｎ＝２．０）を用いた場合、ｔ２＝６３３／（４×２）＝７９ｎｍ程度とする。第２反射層を構成する誘電体多層膜５の膜厚ｔ１、ｔ２は、必ずしも厳密にλ／（ｎ×４）に設計されている必要はない。
【００６８】
誘電体膜の材料としてはシリコン窒化膜に替えて、ＴｉＯ３（ｎ＝２．２）を用いてもよい。この場合、第２誘電体膜５４の膜厚ｔ２は、ｔ２＝６３３／（４×２．２）＝７２ｎｍ程度とする。
【００６９】
その他の誘電体多層膜５の材料としては、ＤＢＲ（Distributed Bragg Reflector）膜を備えていてもよい。ＤＢＲ膜は、ＺｒＯ2、Ａｌ2Ｏ3、ＳｉＯ2 、ＴｉＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、ＡｌＮ、ＳｉＮ、ＡｌＯＮ、ＳｉＯＮ、ＡｌＮx(０＜ｘ＜１)いずれかを含む多層膜によって形成されていてもよい。ここで、ＡｌＮx(０＜ｘ＜１)は、ＡｌＮのストイキオメトリ制御からずれている組成比の場合を示す。また、ＤＢＲ膜は、高光反射特性を有し、例えば、ＺｒＯ2膜とＳｉＯ2膜からなる積層構造を備えていてもよい。ＺｒＯ2膜の厚さｄ１およびＳｉＯ2膜の厚さｄ２は、ｄ１＝λ／４ｎ1、ｄ２＝λ／４ｎ2となるように形成する。ここで、ｎ1はＺｒＯ2膜の屈折率２．１２であり、ｎ2はＳｉＯ2膜の屈折率１．４６である。例えば、λ＝４０５ｎｍに対して、ｄ１は、約４８ｎｍ程度であり、ｄ２は、約６９ｎｍ程度である。
【００７０】
図１において、強誘電体膜３から誘電体多層膜５に入射する光の反射率Ｒ２は、強誘電体膜３から下部電極２に入射する光の反射率Ｒ１と等しくなるように設計する。反射率Ｒ１は、下部電極２に用いる金属材料によって定まり、Ｐｔを選択する場合、５０〜８０％となる。
【００７１】
従ってこのとき、反射率Ｒ２も５０〜８０％となるように設計する。誘電体多層膜５の反射率Ｒ２は、第１誘電体膜５２、第２誘電体膜５４の材料および膜厚によって調節することができる。本実施の形態においては、図３に示すように、誘電体多層膜５は、第１誘電体膜５２および第２誘電体膜５４をそれぞれ３層づつ交互に積層している。誘電体多層膜５において、第１誘電体膜５２、第２誘電体膜５４を積層する順番は逆であってもよい。また、反射率Ｒ２を微調節するために、第３の誘電体膜をさらに積層してもよい。
【００７２】
誘電体多層膜５は、金属薄膜で形成されるハーフミラーとしてもよい。
【００７３】
（共振器の動作）
以上のように構成された光変調装置１００の動作について説明する。
【００７４】
共振器６の上方から、強度Ｉｉｎのレーザ光が入射されると、ファブリーペロー型の共振器６内に入射された光の一部が閉じこめられ、その一部が反射される。入射するレーザ光の強度をＩｉｎとし、共振器６によって反射されるレーザ光の強度をＩｏｕｔとするとき、共振器６の反射率Ｒは、Ｒ＝Ｉｏｕｔ／Ｉｉｎで定義される。
【００７５】
ファブリーペロー型の共振器６の反射率Ｒは、次式で与えられる波長λｍにおいて最小値を取る。すなわち、
λｍ＝（２ｎｔｃｏｓθ）／ｍ                                       …（１）
で与えられる。
【００７６】
ここで、ｍは次数、ｎは強誘電体膜３の屈折率、ｔは強誘電体膜３の膜厚、θは、強誘電体膜３におけるレーザ光の入射角である。
【００７７】
上述のように、強誘電体膜３の屈折率ｎは、電極対に印加される電界Ｅに依存する。いま、下部電極２と上部電極４間に制御回路８から出力された制御電圧Ｖｃｎｔを印加すると、強誘電体膜３には、厚み方向に電界Ｅ＝Ｖｃｎｔ／ｔが印加される。強誘電体膜３としてＰＬＺＴを用いた場合、強誘電体膜３の屈折率ｎの変化量Δｎと、印加される電界Ｅとの間には、次式の関係が成立する。すなわち、
Δｎ＝１／２×（ｎ）３×Ｒ×Ｅ２                                    …（２）
ここで、Ｒは電気光学定数（カー定数）である。
【００７８】
共振器６に電圧を印加しない場合の反射特性のとき、共振器６の共振波長はλｍ１である。共振器６に電圧を印可すると、強誘電体膜３の屈折率が変化し、共振波長がλｍ１からλｍ２にシフトする。λｍ２はλｍ１より大きい値である。
【００７９】
共振器６に入射するレーザ光の波長をλｍ１とした場合、制御電圧Ｖｃｎｔを接地電位からある電圧値Ｖ１に変化させると、共振波長がシフトすることにより、共振器６の反射率ＲはＲｍ１からＲｍ２に変化する。
【００８０】
ここで、電圧を印加しない場合の反射率Ｒｏｆｆと、電圧を印加した場合の反射率Ｒｏｎの比Ｒｏｎ／Ｒｏｆｆをオンオフ比と定義する。入射光の強度Ｉｉｎが一定のとき、反射光の強度Ｉｏｕｔは、反射率に比例することになる。したがって、オンオフ比が大きい方が反射光の強度Ｉｏｕｔを精度よく制御でき、光の利用効率も高いことを意味する。
【００８１】
共振波長λｍにおける共振器６の反射率Ｒは、下部電極２での反射率Ｒ１および誘電体多層膜５での反射率Ｒ２が近い程低くなる。したがって、上述のように、誘電体多層膜５の層数、材料を調節し、下部電極２での反射率Ｒ１と誘電体多層膜５での反射率Ｒ２を等しく設計することにより、オフ時の反射率Ｒを低く設定し、オンオフ比を高くとることができる。
【００８２】
このように、本実施の形態に係る光変調装置１００においては、強誘電体膜３に印加する電界を変化させることにより、反射率を変化させ、反射光Ｉｏｕｔの強度を制御する光スイッチ素子を実現することができる。
【００８３】
（半導体装置の製造方法）
本実施の形態に係る半導体装置の製造方法は、図４〜図８に示すように、下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に導電膜を含む上部電極４を形成する工程と、導電膜をパターニングする工程と、パターニングされた導電膜をマスクとして強誘電体膜３および下部電極２をエッチングする工程とを有する。導電膜は、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされる。
【００８４】
導電膜としてＩＴＯを使用し、導電膜をマスクとして強誘電体膜３および下部電極２をエッチングする工程は、エッチングのガス系を切り替えて実施する。
【００８５】
強誘電体膜３としてＰＬＺＴを使用し、強誘電体膜３をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用する。
【００８６】
下部電極２としてＰｔを使用し、下部電極２をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用する。
【００８７】
（光変調装置の製造方法）
本実施の形態に係る光変調装置の製造方法は、図４〜図８に示すように、基板上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタを駆動するための制御回路を基板上に形成する工程とを有する。
【００８８】
本実施の形態に係る光変調装置の製造方法において、強誘電体キャパシタを形成する工程は、下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に導電膜を含む上部電極４を形成する工程と、導電膜をパターニングする工程と、導電膜をマスクとして強誘電体膜３および下部電極２をエッチングする工程と、上部電極４上に誘電体薄膜積層部を形成する工程とを有する。誘電体薄膜積層部は、例えば、誘電体多層膜５によって形成することができる。導電膜は、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされる。
【００８９】
下部電極２は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種で形成されていてもよい。
【００９０】
導電膜としてＩＴＯを使用し、導電膜をマスクとして強誘電体膜および下部電極をエッチングする工程は、エッチングのガス系を切り替えて実施する。
【００９１】
強誘電体膜としてＰＬＺＴを使用し、強誘電体膜をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用する。
【００９２】
下部電極としてＰｔを使用し、下部電極２をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用する。
【００９３】
本実施の形態に係る光変調装置の製造方法は、詳細には、図４〜図８に示すように、下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に上部電極４を形成する工程と、上部電極４をパターニングする工程と、パターニングされた上部電極４をマスクとして強誘電体膜３をエッチングする工程と、上部電極４上に誘電体多層膜５を形成する工程とを有する。
【００９４】
上部電極４と強誘電体膜３は、自己整合化形成される。
【００９５】
強誘電体膜３は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種で形成される。
【００９６】
上部電極４は、少なくともＩＴＯを含んでおり、さらにＰｔ、Ｉｒ、酸化イリジウム、ＺｎＯ、ＳＲＯの少なくともいずれか１種を含んだ多層膜としてもよい。
【００９７】
下部電極２は、Ｐｔ、Ｉｒ、ＳＲＯのいずれか１種で形成される。
【００９８】
本実施の形態に係る強誘電体光変調装置の製造方法を図４〜図８を用いて以下に詳細に説明する。
【００９９】
（ａ）まず、図４に示すように、半導体基板１０上にメモリセルトランジスタとなるＭＯＳＦＥＴを形成後、例えば、ＣＶＤ絶縁膜、ＴＥＯＳ膜などによって、層間絶縁膜４１を堆積し、プラグ電極１４・１５を形成する。プラグ電極１４・１５の材料としては、メモリセルトランジスタの微細化とともに、例えばＷなどが適用される。
【０１００】
ここで、プラグ電極１４・１５をＷプラグ（W-plug）で形成する工程について説明する。層間絶縁膜４１に対して高アスペクト比のコンタクトホールを形成後、このコンタクトホールをＷ電極で埋め込む際、原料ガスのＷＦ6をＨ2，ＳｉＨ4などで還元する。
【０１０１】
Ｈ2還元の場合の反応は、ＷＦ6＋Ｈ2→Ｗ＋６ＨＦで表される。また、ＳｉＨ4還元の場合の反応は、２ＷＦ6＋３ＳｉＨ4→２Ｗ＋３ＳｉＦ4＋６Ｈ2で表される。
【０１０２】
なお、ＭＯＳＦＥＴの形成工程については、通常のシリコン微細化プロセスを適用可能である。例えば素子分離領域は、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）技術によって形成される。ゲート絶縁膜１８は、熱酸化工程によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、および高抵抗領域１６は、砒素若しくはリンのイオン注入技術若しくは拡散工程によって形成される。ゲート電極２０は、例えば、ポリシリコン形成技術によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、およびゲート電極２０に対する電極形成工程においては、微細化コンタクトを形成するためのＷ，モリブデン（Ｍｏ），コバルト（Ｃｏ）などのシリサイド技術を適用することも可能である。側壁絶縁膜１９およびキャップ絶縁膜２２に対しては、ＣＶＤ酸化膜、ＣＶＤ窒化膜などの堆積技術を適用する。ＭＯＳＦＥＴの製造工程はここでは説明を省略する。
【０１０３】
（ｂ）次に、図４に示すように、層間絶縁膜４１およびプラグ電極１４の表面上に、Ｍ１電極３２を形成する。同様に、層間絶縁膜４１およびプラグ電極１５の表面上に、Ｍ１電極３０を形成する。Ｍ１電極３２はＶＩＡ電極３４を介して、下部電極２に接続され、Ｍ１電極３０は、ビット線ＢＬに接続される。Ｍ１電極は、強誘電体膜成膜時の熱に耐えられるような材料(例えばＷ，ＴｉＮ，Ｔｉやこれらの積層膜)を用いて形成する。
【０１０４】
（ｃ）次に、図４に示すように、層間絶縁膜４１およびＭ１電極３０、３２上に、例えば、ＣＶＤ絶縁膜、ＴＥＯＳ膜などによって、層間絶縁膜４２を形成後、ＶＩＡ電極３４を形成する。ＶＩＡ電極３４の材料としては、プラグ電極１４・１５と同様に、例えばＷなどが適用される。他の材料としては、Ｃｕ／ポリシリコンの積層構造をトレンチの内壁に沿って形成してもよい。ここで、ＶＩＡ電極３４をＷプラグで形成する工程については、プラグ電極１４・１５と同様に、Ｈ2還元反応、若しくはＳｉＨ4還元反応によるＷＣＶＤによって形成することができる。
【０１０５】
（ｄ）次に、図４に示すように、ＶＩＡ電極３４上および層間絶縁膜４２上に、下部電極２を形成する。下部電極２は、例えば、Ｐｔ、Ｉｒ、ＳＲＯなどを、約数１０ｎｍ〜約１００ｎｍ程度の膜厚でスパッタ法等により形成する。詳細には、下部電極２を２層構造で形成してもよい。例えば、ＩｒＴａ膜をスパッタ法で形成し、その後ＩｒＴａ膜上にＩｒ膜を同様にスパッタ法で形成する。各層の膜厚は、数１０ｎｍ〜１００ｎｍ程度である。
【０１０６】
（ｅ）次に、図４に示すように、下部電極２上に、強誘電体膜３を形成する。例えば、ＰＬＺＴ膜、ＰＺＴ、ＢＳＴ膜、ＳＢＴ膜、ＳＢＮ膜、ＬｉＮｂＯ3膜、ＴｉＢａＯ3膜、ＬＳＣＯ膜、ＫＤＰ膜、ＫＴＮ膜、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜などを、スパッタ法、ＭＯＣＶＤ法、ゾルゲル法などによって形成する。具体的には、例えばゾルゲル法等を用いて、ＰＬＺＴ膜を約１μｍ程度の膜厚で形成する。
【０１０７】
（ｅ）次に、図５に示すように、強誘電体膜３上に全面に、上部電極４を形成する。上部電極４としては、ＩＴＯ膜、Ｐｔ、Ｉｒ、酸化イリジウム（ＩｒＯy）、ＳＲＯ膜、或いはＺｎＯ膜などの透明電極を、約２００ｎｍ程度の膜厚でスパッタ法等により形成する。
【０１０８】
詳細には、上部電極４を２層構造で形成してもよい。例えば、強誘電体膜３に接して、ＩｒＯ2膜をスパッタ法で形成し、その後ＩｒＯ2膜上にＩＴＯ膜を同様にスパッタ法で形成する。各層の膜厚は、数１０ｎｍ〜１００ｎｍ程度である。
【０１０９】
（ｆ）次に、図５に示すように、上部電極４上にレジスト層７を形成し、フォトリソグラフィーとエッチングプロセスによって、パターニングする。フォトリソグラフィー技術により、強誘電体キャパシタの形成領域を画定し、上部電極４をドライエッチングにより選択的にエッチング後、レジスト層７を除去する。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン（Ａｒ）系のガスを用いることができる。ＩＴＯに対しては、例えばＡｒガス、Ｃｌ2ガス、ＨＢｒガスを適用することができる。
【０１１０】
（ｇ）次に、図５に示すように、上部電極４のＩＴＯをマスクとして、強誘電体膜３、下部電極２をドライエッチングにより除去する。各層のドライエッチングにおいては、エッチングのガス系を切り替えて実施することが有効である。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン（Ａｒ）系のガスを用いることができる。具体的には、ＰＬＺＴに対しては、例えばＣ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することができる。下部電極２を形成するＰｔに対しては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することができる。
【０１１１】
（ｈ）次に、図７に示すように、デバイス表面の全面に、誘電体多層膜５を形成する。誘電体多層膜５をシリコン酸化膜およびシリコン窒化膜で形成する場合、シリコン半導体集積回路の製造プロセスおよび製造装置を使用することができる。誘電体多層膜５は、プラズマＣＶＤ（ＰＣＶＤ：Plasma Chemical Vapor Deposition）法により形成することができる。ＳｉＯ２膜は、ＴＥＯＳ、Ｏ２雰囲気中で成長させ、Ｓｉ３Ｎ４膜は、ＳｉＨ４、ＮＨ３雰囲気中で好適に成長させることができる。また、誘電体多層膜５は、イオンビームスパッタ法により形成してもよい。
【０１１２】
なお、強誘電体膜３の上面はテーパ状の段差を有するため、このテーパ状の段差をＴＥＯＳなどの絶縁膜で埋め込むことにより、平坦化するための工程を組み合わせてもよい。
【０１１３】
（ｉ）次に、図８に示すように、誘電体多層膜５に対して、パターニングして、上部電極４に対するコンタクトホールを形成する。
【０１１４】
（ｊ）次に、図９に示すように、電極配線６２・６０を形成する。
【０１１５】
上述の製造方法によって形成された第１の実施の形態に係る光変調装置の１画素部分のＳＥＭ断面写真は、図１０に示すように表される。また、図１０のＡの部分の拡大ＳＥＭ写真は図１１に示すように表される。図１０および図１１の構造は、図１（ｂ）に対応していることがわかる。また、第１の実施の形態に係る光変調装置の製造方法において、ＩＴＯをマスクとして使用してＰＬＺＴをエッチングしたＳＥＭ写真は、図１２（ａ）に示すように表される。また、図１２（ａ）に対応する断面ＳＥＭ写真は、図１２（ｂ）に示すように表される。
【０１１６】
本発明によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な半導体装置およびその製造方法を提供することができる。
【０１１７】
本実施の形態によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供することができる。
【０１１８】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１９】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１２０】
本発明の半導体装置もしくは光変調装置は、ディスプレイデバイス、光通信用スイッチ、光変調器、レーザプリンタ、複写機、ホログラフィックメモリの光変調器、光演算装置、暗号化回路、不揮発性メモリ、圧電デバイス、ＬＳＩ混載（エンベデッド）メモリ、など幅広い分野に適用可能である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の構成であって、（ａ）模式的平面パターン構成図、（ｂ）（ａ）のＩ−Ｉ線に沿う１画素部分の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置のマトリックス構成の回路構成図。
【図３】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の共振器６の拡大された模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。
【図５】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。
【図６】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。
【図７】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。
【図８】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。
【図９】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。
【図１０】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の構造例であって、１画素部分のＳＥＭ断面写真。
【図１１】図１０のＡの部分の拡大ＳＥＭ写真。
【図１２】本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の構造例であって、ＩＴＯハードマスクを採用してＰＬＺＴをエッチングしたＳＥＭ写真、（ｂ）（ａ）に対応する断面ＳＥＭ写真。
【符号の説明】
【０１２２】
２…下部電極
３…強誘電体膜
４…上部電極
５…誘電体多層膜
６…共振器
７…レジスト層
８…制御回路
１０…半導体基板
１２，１３…ソース領域またはレイン領域（Ｓ／Ｄ領域）
１４，１５…プラグ電極
１６…高抵抗領域
１８…ゲート絶縁膜
１９…側壁絶縁膜
２０…ゲート電極
２２…キャップ絶縁膜
３０、３２…Ｍ１電極
３４…ＶＩＡ電極
４１，４２…層間絶縁膜
５２…第１誘電体膜
５４…第２誘電体膜
６０，６２…電極配線
１００…半導体装置もしくは光変調装置
２００…画素
２０１…メモリセルトランジスタ（ＱM）
２０２…強誘電体キャパシタ（ＣF）
ＢＬ，ＢＬ１，ＢＬ２，…ビット線
ＷＬ，ＷＬ１，ＷＬ２，…ワード線
【図１】
2009290027.tif 000003
【図２】
2009290027.tif 000004
【図３】
2009290027.tif 000005
【図４】
2009290027.tif 000006
【図５】
2009290027.tif 000007
【図６】
2009290027.tif 000008
【図７】
2009290027.tif 000009
【図８】
2009290027.tif 000010
【図９】
2009290027.tif 000011
【図１０】
2009290027.tif 000012
【図１１】
2009290027.tif 000013
【図１２】
2009290027.tif 000014