(57)【要約】【課題】ＬＳＩ設計において、精度の高いレイアウトデータの検証方法を提供する。【解決手段】マスク製作用最終データγを検証するためのＭＲＣ処理を行う。ＭＲＣ処理は、デバイスを形成するために必要な全てのレイヤーを表すα式と、そのデバイスを形成するために存在してはならないレイヤーを表すβ式を生成する。（ステップ１５１）次に、正しいレイヤー構成のデバイスを認識するルールファイル３が自動作成される。（ステップ１５２）次に、各デバイスの認知とその物理的位置の特定がなされる。（ステップ１５３）そして、特定された各デバイスについて、α式、β式に基づき、レイアウトデータの判定が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のレイヤーで構成されるレイアウトデータの検証方法において、
あるデバイスを形成するために必要な全てのレイヤーを表す第１の式と、そのデバイスを形成するために存在してはならない全てのレイヤーを表す第２の式を生成し、
レイアウトデータの中から前記デバイスを特定し、
特定されたデバイスに対して、第１の式に含まれるレイヤーが全て存在するか否かを判断すると共に、第２の式に含まれるレイヤーが存在するか否かを判断することを特徴とするレイアウトデータの検証方法。
【請求項２】
前記特定されたデバイスについて、第１の式に含まれるレイヤーが全て存在し、かつ第２の式に含まれるレイヤーが存在しないと判断したときに、特定されたデバイスのレイアウトデータは正しいと判定することを特徴とする請求項１に記載のレイアウトデータの検証方法。
【請求項３】
前記特定されたデバイスについて、第１の式に含まれるレイヤーが不足しているか、第２の式に含まれるレイヤーが１つ以上存在すると判断したときに、特定されたデバイスのレイアウトデータは正しくないと判定し、そのレイアウトデータを修正することを特徴とする請求項１又は請求項２に記載のレイアウトデータの検証方法。
【請求項４】
デバイス別レイヤー構成テーブルに基づいて、正しいレイヤー構成のデバイスを認識するルールファイルを自動作成するステップを含むことを特徴とする請求項１、２、３のいずれかに記載のレイアウトデータの検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模半導体集積回路（以下、ＬＳＩという）のレイアウトデータが適正に設計されたか否かを自動的に検証する方法に関する。
【背景技術】
【０００２】
図６に従来のＬＳＩの製造フローを示す。まず、ＬＳＩの回路図に基づいて、レイアウトデータ（設計データ、レイアウトパターンデータともいう）が作成される。そのレイアウトデータに対してマージ／リサイズ（Merge/Resize）処理がなされ、マスク作製データが作成される。マスク作製データは、複数のレイヤーに対応したデータである。
【０００３】
そのマスク作製データを用いて、半導体製造用のマスクが複数のレイヤーに対応した枚数だけ作製される。その半導体製造用のマスクを用いて半導体ウエハ試作が行われる。例えば、最初にＰウエル・マスクを用いて、半導体ウエハ上に塗布されたレジストの露光・現像が行われ、Ｐウエルの形成領域にレジスト開口部が形成される。そして、そのレジスト開口部にイオン注入が行われる。これに続いて、ＬＯＣＯＳ、ゲート等の形成がそれぞれのマスクを用いて行われる。
【０００４】
こうして、半導体ウエハの表面に多数のＬＳＩが形成される。そして、ＬＳＩをテスト評価し、その結果が不良の場合にはその原因が解析され、その原因としてレイアウトデータの欠陥が発見された場合には、レイアウトデータを修正し、再度、上記のフローに従って半導体ウエハの再試作・再評価を行っていた。
【０００５】
しかし、半導体ウエハの試作後にレイアウトデータの欠陥が発見されると、上記のフローを反復しなければならず、ＬＳＩの納期が遅れるという問題があった。そこで、設計されたレイアウトデータが正しいかどうかを事前に検証することが重要であるが、従来は、ＤＲＣ（デザインルールチェック）や、レイアウトデータが回路図通りに設計されたか否かを検証するＬＶＳ（Logic Vs Schematic）検証が行われていた。レイアウトデータの検証方法については、特許文献１に記載されている。
【特許文献１】特開２００５−２６５４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のレイアウトデータの検証方法では、ＬＳＩを構成しているあるデバイス（例えば、トランジスタ）を形成するためのレイヤーが全て存在するか否かの判断しか行っていなかったので、そのデバイスを形成するために存在してはならないレイヤーが存在した場合には、それを検出することができなかった。そのため、そのような欠陥があるマスクで半導体ウエハの試作を行うと、ＬＳＩが不良になるという問題を招いていた。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題に鑑みて為されたものであり、複数のレイヤーで構成されるレイアウトデータの検証方法において、あるデバイスを形成するために必要な全てのレイヤーを表す第１の式と、そのデバイスを形成するために存在してはならない全てのレイヤーを表す第２の式を生成し、レイアウトデータの中から前記デバイスを特定し、特定されたデバイスに対して、第１の式に含まれるレイヤーが全て存在するか否かを判断すると共に、第２の式に含まれるレイヤーが存在するか否かを判断することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、デバイスを形成するために存在してはならないレイヤーがあるか否かについても判断するようにしたので、レイアウトデータの検証をより確実に行うことができる。従って、レイアウトデータの欠陥を原因としたＬＳＩの不良を低減し、試作コストの低減、納期短縮等にも寄与することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について図面を参照しながら説明する。図１に、ＬＳＩの製造フローを示す。本発明の特徴は、レイアウトデータを検証するためのＭＲＣ処理というプログラム処理を加えたことである。以下、図２、図３のフローチャートを参照して説明する。
【００１０】
一般に、ＬＳＩは各種デバイス（Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタ等）を有しており、各種デバイスの中から選ばれた複数のデバイスが互いに接続されてＬＳＩの回路を形成している。
【００１１】
ＬＳＩのレイアウトパターン設計においては、まず、個々のデバイスを構成する最小限の図形データ（トランジスタの場合は、ウエル、拡散層、ゲートなど）が描画され、コンピュータのメモリに格納される。（ステップ１０）図形データは、そのデバイスを形成するために複数のレイヤーから構成されている。
【００１２】
次に、コンピュータのメモリに格納されたルールファイル１に基づいてＬＶＳ検証が行われる。（ステップ１１）
【００１３】
ＬＶＳ検証の結果、そのデバイスの図形データに間違いがあると判定されると、それ以後の処理はストップする。（ステップ１２）ＬＶＳ検証の結果、そのデバイスの図形データが正しいと判定されると、次のステップ１３に進む。
【００１４】
そのデバイスを構成する全ての図形データの不足分が、コンピュータのメモリに格納されたルールファイル２に基づいて生成される。（ステップ１３）不足の図形データというのは、例えばイオン注入マスクの対応したレイヤーのデータなどであって、前述の最小限の図形データを用いて、コンピュータによる論理演算で生成できるものである。
【００１５】
ルールファイル２には、デバイスを形成するための不足の図形データをどのような論理演算によって生成するかのルールがデータとして格納されている。ここで論理演算は、図形データ上の論理演算であって、加算、乗算、減算などが含まれ、その論理演算によって新しい図形データが生成される。例えば、図形Ａと図形Ｂを加算（Ａ＋Ｂ）すれば、図形Ａと図形Ｂとを単純に足した図形が生成される。また、図形Ａと図形Ｂを乗算（Ａ×Ｂ）すれば、その演算結果はそれらの図形の共通領域の図形ということになる。
【００１６】
そして、前述の最小限の図形データに、不足の図形データが加えられて、マスク製作用最終データγが作製され、コンピュータのメモリに記憶される。（ステップ１４）
【００１７】
次に、このマスク製作用最終データγを検証するためのＭＲＣ処理が行われる。（ステップ１５）このＭＲＣ処理が本発明の特徴である。図３はＭＲＣ処理のフローチャートである。まず、デバイス別レイヤー構成テーブルを参照して、デバイスを形成するために必要な全てのレイヤーを表すα式（本発明の第１の式の一例）と、そのデバイスを形成するために存在してはならない全てのレイヤーを表すβ式（本発明の第２の式の一例）を生成する。（ステップ１５１）
【００１８】
デバイス別レイヤー構成テーブルの一例を図４に示す。この図は、トリプルウエルプロセスにおける４種類のデバイスのレイヤー構成を示しており、それらのデバイスとは、３．３Ｖ系のＮチャネル型ＭＯＳトランジスタ（Ｎｃｈ）、３．３Ｖ系のＰチャネル型ＭＯＳトランジスタ（Ｐｃｈ）、５Ｖ系のＮチャネル型ＭＯＳトランジスタ（Ｎｃｈ）、５Ｖ系のＰチャネル型ＭＯＳトランジスタ（Ｐｃｈ）である。
【００１９】
図４中のＡはトランジスタ部分のレイヤー構成を示し、Ｂはトランジスタに隣接して配置される基板電位固定領域のレイヤー構成を示している。この例では、レイヤーは１６種類あり、「ＳＷ」は第２のＰウエル、「Ｆ」はデバイスが形成される活性化領域で、その周りは厚いフィールド酸化膜が形成されるフィールド領域となっている。「ＮＣＡ」はキャパシタ領域、「ＰＥ」、「ＳＰＥ」はチャネルドープ領域、「Ｗ」は第１のＰウエル、「ＮＷ」はＮウエル、「ＦＰ」は第１，第２のＰウエル上のフィールド領域のイオン注入領域、「ＦＮ」はＮウエル上のフィールド領域のイオン注入領域、「ＳＬＮ」はＮチャネル型高耐圧トランジスタの低濃度ソースドレイン領域形成用のイオン注入領域、「ＳＬＰ」はＰチャネル型高耐圧トランジスタの低濃度ソースドレイン領域形成用のイオン注入領域、「ＧＳ」はゲート酸化膜のエッチング領域、「ＧＣ」はゲートコンタクト領域、「ＧＰ」はゲート領域、「ＬＮ」はＮチャネル型ＭＯＳトランジスタの低濃度ソースドレイン領域形成用のイオン注入領域、「ＬＰ」はＰチャネル型ＭＯＳトランジスタの低濃度ソースドレイン領域形成用のイオン注入領域である。
【００２０】
図４中の「○」は、そのレイヤーが必要なことを示し、「×」はそのレイヤーが存在してはならないことを示している。例えば、３．３Ｖ系のＮチャネル型ＭＯＳトランジスタ（Ｎｃｈ）については、「Ｆ」、「Ｗ」、「ＧＳ」、「ＧＰ」、「ＬＮ」が必要な全てのレイヤーであって、その他のレイヤー「ＳＷ」、「ＮＣＡ」、「ＰＥ」、「ＳＰＥ」、「ＮＷ」、「ＦＰ」、「ＦＮ」、「ＳＬＮ」、「ＳＬＰ」、「ＧＣ」、「ＬＰ」は存在してはならないレイヤーである。従って、３．３Ｖ系のＮチャネル型ＭＯＳトランジスタ（Ｎｃｈ）については、α式、β式はそれぞれ以下の通りとなる。
α式＝Ｆ＋Ｗ＋ＧＳ＋ＧＰ＋ＬＮ
β式＝ＳＷ＋ＮＣＡ＋ＰＥ＋ＳＰＥ＋ＮＷ＋ＦＰ＋ＦＮ＋ＳＬＮ＋ＳＬＰ＋ＧＣ＋ＬＰ
尚、他のトランジスタについても、図４のデバイス別レイヤー構成テーブルを参照して同様にα式、β式が作成される。
【００２１】
次に、図４のデバイス別レイヤー構成テーブルから、正しいレイヤー構成のデバイスを認識するルールファイル３がコンピュータにより自動作成される。（ステップ１５２）尚、ルールファイル３は、以下のステップ１５４において参照される。
【００２２】
次に、各デバイスの認知とその物理的位置の特定がなされる。（ステップ１５３）
デバイスの物理的位置というのは、ＬＳＩ上の座標位置である。つまり、図５に示すように、ＬＳＩのレイアウトデータ（マスク製作用最終データγ）の中から、Ｎチャネル型ＭＯＳトランジスタと、Ｐチャネル型ＭＯＳトランジスタの認知とその物理的位置の特定がなされる。
【００２３】
次のステップ１５４では、特定した物理的位置の各デバイスに対して、
（１）α式に含まれるレイヤーが全て存在するか否かを自動判断する。
（２）β式に含まれるレイヤーが存在するか否かを自動判断する。
【００２４】
尚、各デバイスの認知とその物理的位置の特定、ステップ１５４の自動判断はマスク製作用最終データγの中に存在する全てのデバイスについて実行される。
【００２５】
そして、α式に含まれるレイヤーが全て存在し、かつβ式に含まれるレイヤーが１つも存在しないと判断された場合には、そのデバイスのレイアウトデータは正しいと判定する。そして、全てのデバイスのレイアウトデータが正しいと判定されると、マスク製作用最終データγは正しいことが検証され、次の工程のマスク作製に進む（ステップ１６）。
【００２６】
一方、α式に含まれるレイヤーの中で存在しないレイヤーがあるか、あるいはβ式に含まれるレイヤーが１つ以上存在すると判断された場合には、そのデバイスのレイアウトデータは正しくないと判定する。この場合には、ルールファイル２に誤りがあると判断し、不足の図形データを生成するための論理演算式を検証する。
【００２７】
特に、β式に含まれるレイヤーが１つ以上存在すると判断された場合には、ルールファイル２の論理演算式に誤りがある可能性が高い。論理演算式に誤りが発見された場合にはルールファイル２を修正して、マスク製作用最終データγを作り直す。そして、もう一度、ステップ１５のＭＲＣ処理を実行する。
【００２８】
上述のように本発明によれば、デバイスを形成するために存在してはならないレイヤーがあるか否かについても判断するようにしたので、レイアウトデータの検証をより確実に行うことができる。従って、レイアウトデータの欠陥を原因としたＬＳＩの不良を低減し、試作コストの低減、納期短縮等にも寄与することができる。
【００２９】
尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、実施例の図４のデバイス別レイヤー構成テーブルは一例であって、本発明はこれ以外のデバイス、例えばバイポーラトランジスタやダイオード等のすべてのデバイス、そのようなデバイスを含むＬＳＩのレイアウトデータの検証に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態によるＬＳＩの製造フローを示すフローチャートである。
【図２】本発明の実施形態によるレイアウトデータの検証を説明するフローチャートである。
【図３】本発明の実施形態によるレイアウトデータの検証を説明するフローチャートである。
【図４】本発明の実施形態によるデバイス別レイヤー構成テーブルである。
【図５】本発明の実施形態による各デバイスの認知とその物理的位置の特定を説明する図である。
【図６】従来のＬＳＩの製造フローを示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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