(57)【要約】【課題】本発明は、効果的な高速動作が可能な半導体装置およびその製造方法を提供することを目的とする。【解決手段】本発明の一実施形態による半導体装置は、ｎ型Ｓｉ基板２に埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、チャネル上に形成されたゲートとを備え、ソースおよびドレインは、ＳｉＣ３と、ＳｉＣ３の全面上に形成され、チャネルに応力を与えることが可能な半導体材料よりなるｐ型ＳｉＧｅとの積層からなることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、
前記チャネル上に形成されたゲートと、
を備え、
前記ソースおよび前記ドレインは、低比誘電率層と、前記低比誘電率層の全面上に形成され、前記チャネルに応力を与えることが可能な半導体材料よりなる第２導電型の半導体層との積層からなることを特徴とする、半導体装置。
【請求項２】
前記各低比誘電率層の間であって、前記チャネルの下層に形成した前記半導体材料よりなる第１導電型の半導体層をさらに備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体材料は、ＳｉＧｅからなることを特徴とする、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記低比誘電率層は、ＳｉＣまたはＣからなることを特徴とする、請求項１または請求項２に記載の半導体装置。
【請求項５】
（ａ）第１導電型の半導体基板のチャネルを挟んで離間するように第１のリセスを形成する工程と、
（ｂ）前記工程（ａ）の後、前記各第１のリセスに低比誘電率層を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記低比誘電率層が所定の膜厚となるように第２のリセスを形成する工程と、
（ｄ）前記工程（ｃ）の後、前記チャネルに応力を与えることが可能な半導体材料よりなる第２導電型の半導体層を前記低比誘電率層の全面上に形成する工程と、
（ｅ）前記工程（ｄ）の後、前記チャネル上にゲートを形成する工程と、
を備える、半導体装置の製造方法。
【請求項６】
前記各低比誘電率層の間であって、前記チャネルの下層に前記半導体材料よりなる第１導電型の半導体層を形成する工程をさらに備えることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体材料は、ＳｉＧｅからなることを特徴とする、請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記低比誘電率層は、ＳｉＣまたはＣからなることを特徴とする、請求項５または請求項６に記載の半導体装置に製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チャネルに対して応力を付与する半導体装置に関する。
【背景技術】
【０００２】
一般的なトランジスタとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が広く知られている。
【０００３】
従来におけるｐ型ＭＯＳＦＥＴでは、ソース・ドレイン領域にＳｉＧｅ（シリコン・ゲルマニウム）層を形成してチャネル領域に圧縮応力を与えることによって、キャリアの移動度を向上させていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１では、ソース・ドレイン領域に用いたｐ型ＳｉＧｅの比誘電率がｎ型基板であるＳｉ（シリコン）の比誘電率よりも大きいため、ｐ型ＳｉＧｅとｎ型Ｓｉとのｐｎ接合部において大きな接合容量が生じ、トランジスタの高速動作を妨げてしまうという問題がある。
【０００６】
本発明は、これらの問題を解決するためになされたもので、効果的に高速動作が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の一実施形態による半導体装置は、第１導電型の半導体基板に埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、チャネル上に形成されたゲートとを備え、ソースおよびドレインは、低比誘電率層と、低比誘電率層の全面上に形成され、チャネルに応力を与えることが可能な半導体材料よりなる第２導電型の半導体層との積層からなることを特徴とする。
【発明の効果】
【０００８】
本発明の一実施形態では、第１導電型の半導体基板に埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、チャネル上に形成されたゲートとを備え、ソースおよびドレインは、低比誘電率層と、低比誘電率層の全面上に形成され、チャネルに応力を与えることが可能な半導体材料よりなる第２導電型の半導体層との積層からなるため、効果的な高速動作が可能である。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、図面を用いて以下に説明する。
【００１０】
まず初めに、本発明の前提となる技術について説明する。
【００１１】
従来におけるｐ型のＭＯＳＦＥＴでは、ソース・ドレインであるＳｉＧｅでチャネルに圧縮応力を与えることによってキャリアの移動度を向上させていた。しかし、ソース・ドレインであるｐ型ＳｉＧｅと基板であるｎ型Ｓｉとのｐｎ接合部において大きな接合容量が生じ、トランジスタの高速動作を妨げるという問題があった。
【００１２】
この問題の対策として、ｐ型ＳｉＧｅとｎ型Ｓｉとの間に低比誘電率であるＳｉＣ（炭化シリコン）またはＣ（炭素）を形成することによって、接合容量を低減させるＭＯＳＦＥＴが提案されている。
【００１３】
図１３は、従来における半導体装置の構成図である。図１３に示すように、ｐ型ＭＯＳＦＥＴであるトランジスタ１０は、ｎ型Ｓｉ基板１１に埋め込まれ、チャネルを挟んで離間するようにソースとドレインとが形成されている。ソースおよびドレインの各々は、不純物が注入されていないＳｉＣ１２またはＣの上面にｐ型ＳｉＧｅ１４を形成し、ｐ型ＳｉＧｅ１４の側面を囲むようにｐ型ＳｉＣ１３が形成されている。すなわち、ｐ型ＳｉＧｅ１４とｎ型Ｓｉ基板１１との間にｐ型ＳｉＣ１３が介在している。ゲートは、チャネル上にゲート絶縁膜１５とゲート電極１６とを順に形成し、それらの側面にサイドウォール１７を形成することで構成される。
【００１４】
次に図１３に示すトランジスタ１０の形成方法について説明する。まず、Ｓｉ基板のチャネルを挟んで離間してリセスを形成する。形成したリセスの底面および側面にＳｉＣまたはＣをエピタキシャル成長させる。続いて、ＳｉＣの形成後に残ったリセス部分を埋めるようにＳｉＧｅをエピタキシャル成長させる。ＳｉＧｅの形成後、所定の条件下でｐ型不純物を注入する。このとき、リセスの底面に形成したＳｉＣまたはＣには不純物が注入されないようにしている。すなわち、不純物が注入されていないＳｉＣ１２またはＣ上の上面にｐ型ＳｉＧｅ１４が形成され、ｐ型ＳｉＧｅ１４の側面を囲むようにｐ型ＳｉＣ１３またはＣが形成される。その後、前述のゲートが形成される。
【００１５】
上記のＭＯＳＦＥＴでは、基板に用いたＳｉの格子定数は５．４３Åであり、ソースおよびドレインに用いたＳｉＧｅの格子定数は５．４３Åより大きく５．６４Å以下である（ＳｉＧｅの格子定数は、ＳｉとＧｅとの組成比に応じて前記範囲内で変化する）。従って、ＳｉＧｅはＳｉよりも格子定数が大きいため、ＳｉＧｅによってチャネルのＳｉが圧縮される。このように、圧縮されることによってチャネルに歪が生じ、チャネルを通過するキャリアの移動度を向上させることができる。
【００１６】
また、ソースおよびドレインに用いたｐ型ＳｉＧｅの比誘電率は１１．９より大きく１６．０以下であり、基板に用いたｎ型Ｓｉの比誘電率の１１．９より高い。従って、ｐ型ＳｉＧｅとｎ型Ｓｉとを接合させると、動作時にｐｎ接合部において大きな接合容量が発生してしまう。接合容量が大きくなると、トランジスタの高速動作を妨げる原因となる。この問題を解決するために、上記の構造のように、ｐ型ＳｉＧｅとｎ型Ｓｉとの間にＳｉＣまたはＣを形成している。ＳｉＣの比誘電率は１０．０、Ｃの比誘電率は５．７であるため、両者とも比誘電率がＳｉＧｅおよびＳｉより低い。このように、低比誘電率層を設けることによって、ｐｎ接合の接合容量を低減でき、トランジスタの動作速度を向上させることが可能である。
【００１７】
一方、上記の低比誘電率層は、ｐ型ＳｉＣまたはｐ型Ｃは、ｐ型ＳｉＧｅとチャネルとの間にも形成されている。ＳｉＣの格子定数は３．０８Å、Ｃの格子定数は３．５６Åであり、ＳｉＧｅおよびＳｉの格子定数よりも小さい。そのため、ｐ型ＳｉＧｅによってｎ型Ｓｉを圧縮する効果が低減し、チャネルにおけるキャリアの移動度を向上させる効果が不十分となる。このようなことから、ｐ型ＳｉＧｅとｎ型Ｓｉとの間に形成されたｐ型ＳｉＣまたはｐ型Ｃの膜厚を薄くするか、ｐ型ＳｉＣまたはｐ型Ｃを形成しないことが好ましい。
【００１８】
本発明は、上記の問題を解決するためのものであり、その構成および動作について以下に説明する。
【００１９】
〈実施形態１〉
図１〜図５は、本発明の実施形態１による半導体装置の製造工程を示す図である。本実施形態１によるトランジスタ１は、ｎ型（第１導電型）Ｓｉ基板２（半導体基板）に埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、チャネル上に形成されたゲートとを備え、ソースおよびドレインは、ＳｉＣ３（低比誘電率層）と、ＳｉＣ３の全面上に形成され、チャネルに応力を与えることが可能な半導体材料よりなるｐ型（第２導電型）ＳｉＧｅ４（半導体層）との積層からなることを特徴としている。以下に、本実施形態１によるトランジスタ１の形成方法について詳細に説明する。
【００２０】
図１に示すように、ｎ型Ｓｉ基板２のチャネルを挟んで離間するようにリセス（第１のリセス）を形成する。次に、図２に示すように、形成されたリセスにＳｉＣ３をエピタキシャル成長によって形成する。そして、図３に示すように、ＳｉＣ３が所定の膜厚となるように再度リセス（第２のリセス）を形成する。なお、ＳｉＣ３の膜厚は、ＳｉＣ３の空乏層によってソース・ドレインの接合容量が低減できる程度の厚さまでエッチングすることが望ましい。
【００２１】
その後、図４に示すように、チャネルに応力を与えることが可能な半導体材料よりなるｐ型ＳｉＧｅ４をＳｉＣ３の全面上にエピタキシャル成長によって形成する。なお、ｐ型不純物の注入は、ＳｉＧｅのエピタキシャル成長時に同時に注入してもよいし、ＳｉＧｅ形成後に所定の条件下でｐ型不純物を注入してもよい。また、このとき、ｐ型不純物はＳｉＣ３には注入されないようにする。
【００２２】
ｐ型ＳｉＧｅ４の形成後、図５に示すように、ｎ型Ｓｉ基板２のチャネル上にゲート絶縁膜５とゲート電極６とを積層し、それらの側面にサイドウォール７を設けてゲートを形成することによってトランジスタ１が完成する。
【００２３】
以上のことから、ｐ型ＳｉＧｅ４によってチャネルに圧縮応力を与えてキャリアの移動度を向上させ、ＳｉＣ３によって接合容量を低減させてトランジスタ１の動作速度を向上させている。また、ｐ型ＳｉＧｅ４とチャネルとの間にはＳｉＣが形成されていないため、より効果的にチャネルに対して圧縮応力を与えることができ、効果的に高速動作が可能となる。
【００２４】
〈実施形態２〉
図６〜図１２は、本発明の実施形態２による半導体装置の製造方法を示す図である。本実施形態２では、ＳｉＣ３の間であって、チャネルの下層に形成した半導体材料よりなるｎ型ＳｉＧｅ８をさらに備えることを特徴としている。その他の構成は、実施形態１と同様である。以下に、本実施形態２によるトランジスタ１の形成方法について詳細に説明する。
【００２５】
図６および図７に示すように、ｎ型Ｓｉ基板２上にｎ型ＳｉＧｅ８とｎ型Ｓｉ９とを順に形成する。このとき、ＳｉＧｅとＳｉとを順に形成した後にｎ型不純物を二層に対して注入してもよい。次に、図８に示すように、後にｎ型Ｓｉ９に形成されるチャネルを挟んで離間するようにリセスを形成する。リセスの形成後、図９に示すように、ＳｉＣをエピタキシャル成長によって形成する。そして、図１０に示すように、ＳｉＣ３が所定の膜厚となるように再度リセスを形成する。なお、ＳｉＣ３の膜厚は、ＳｉＣ３の空乏層によってソース・ドレインの接合容量が低減できる程度の厚さまでエッチングすることが望ましい。
【００２６】
その後、図１１に示すように、チャネルに応力を与えることが可能な半導体材料よりなるｐ型ＳｉＧｅ４をＳｉＣ３の全面上にエピタキシャル成長によって形成する。なお、ｐ型不純物の注入は、ＳｉＧｅのエピタキシャル成長時に同時に注入してもよいし、ＳｉＧｅ形成後に所定の条件下でｐ型不純物を注入してもよい。また、このとき、ｐ型不純物はＳｉＣ３には注入されないようにする。
【００２７】
ｐ型ＳｉＧｅ４の形成後、図１２に示すように、ｎ型Ｓｉ９のチャネル上にゲート絶縁膜５とゲート電極６とを積層し、それらの側面にサイドウォール７を設けてゲートを形成することによってトランジスタ１が完成する。
【００２８】
以上のことから、チャネルには、ソース・ドレインに形成されるｐ型ＳｉＧｅ４からの圧縮応力に加えて、ｎ型ＳｉＧｅからの圧縮応力がさらに与えられるため、実施形態１よりもチャネルにおけるキャリアの移動度がさらに向上される。従って、さらに効果的に高速動作が可能となる。
【００２９】
本発明の実施形態では、低比誘電率層としてＳｉＣ３を用いたが、Ｃなど比誘電率の低いものであればいかなるものであってもよい。また、チャネルに応力を与えることが可能な半導体材料としてｐ型ＳｉＧｅ４を用いたが、チャネルに圧縮効果を与えるものであればいかなるものであってもよい。
【００３０】
本実施形態では、ｐ型のＭＯＳＦＥＴについて説明したが、ｎ型のＭＯＳＦＥＴについても同様の効果を奏する。なお、ｎ型のＭＯＳＦＥＴの場合は、ｐ型Ｓｉ基板とし、本実施形態でのｐ型ＳｉＧｅをｎ型ＳｉＣとすればよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１による半導体装置の製造工程を示す図である。
【図２】本発明の実施形態１による半導体装置の製造工程を示す図である。
【図３】本発明の実施形態１による半導体装置の製造工程を示す図である。
【図４】本発明の実施形態１による半導体装置の製造工程を示す図である。
【図５】本発明の実施形態１による半導体装置の製造工程を示す図である。
【図６】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図７】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図８】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図９】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図１０】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図１１】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図１２】本発明の実施形態２による半導体装置の製造工程を示す図である。
【図１３】従来における半導体装置の構成図である。
【符号の説明】
【００３２】
１  トランジスタ、２  ｎ型Ｓｉ基板、３  ＳｉＣ、４  ｐ型ＳｉＧｅ、５  ゲート絶縁膜、６  ゲート電極、７  サイドウォール、８  ｎ型ＳｉＧｅ、９  ｎ型Ｓｉ、１０  トランジスタ、１１  ｎ型Ｓｉ基板、１２  ＳｉＣ、１３  ｐ型ＳｉＣ、１４  ｐ型ＳｉＧｅ、１５  ゲート絶縁膜、１６  ゲート電極、１７  サイドウォール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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