(57)【要約】【課題】列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。【解決手段】列側の駆動を制御する列側データ信号と行側の駆動を制御する行側データ信号との周波数比を整数倍にして出力し、列側を制御するクロック信号に同期したｎ倍周波数の第１のクロック信号とこの第１のクロック信号と同一周波数の第２のクロック信号とを出力し、列側データ信号と行側データ信号とを第２のクロック信号でラッチした並列信号を第１クロック信号で多重化した直列状態の差動データ信号に変換して送信する信号伝送方法。【選択図】図１
2009244601.tif 000002
【特許請求の範囲】
【請求項１】
パネルの列側の駆動を制御する第１の列側データ信号と前記パネルの行側の駆動を制御する第１の行側データ信号との周波数比を整数倍にして出力し、
列側を制御するクロック信号に同期したｎ倍周波数の第１のクロック信号と前記第１のクロック信号と同一周波数の第２のクロック信号とを出力し、
前記第１の列側データ信号と前記第１の行側データ信号とを第２のクロック信号でラッチしてラッチ列側データ信号とラッチ行側データ信号とし、
前記ラッチ列側データ信号と前記ラッチ行側データ信号とが同期する並列信号を前記第１クロック信号で多重化した直列状態の差動データ信号に変換し、
前記差動データ信号と前記第２のクロック信号に同期した差動クロック信号とを受信側に送信し、前記受信側では受信した前記差動クロック信号に同期したｎ倍周波数の第３のクロック信号と、第３のクロック信号と同一周波数の第４のクロック信号とを出力し、
列側と行側で受信した前記差動データ信号のそれぞれを前記第３のクロック信号と前記第４のクロック信号とで並列状態の第２の列側データ信号と第２の行側データ信号に変換することを特徴とする信号伝送方法。
【請求項２】
パネルの列側の駆動を制御する第１の列側データ信号と前記パネルの行側の駆動を制御する第１の行側データ信号との周波数比を整数倍にして出力する表示制御部と、
列側を制御するクロック信号に同期したｎ倍周波数の第１のクロック信号と前記第１のクロック信号と同一周波数の第２のクロック信号とを出力する送信側ＰＬＬ部と、
列側データ信号と周波数の異なる行側データ信号を前記第２のクロック信号でラッチするラッチ部と、
前記列側データ信号と前記行側データ信号が同期した並列信号を前記第１のクロック信号で多重化した直列状態の差動データ信号に変換する並列−直列変換部と、
前記差動データ信号と前記第２のクロック信号に同期した差動クロック信号を列側と行側に送信する送信部と、
送信された差動データ信号と差動クロック信号とを列側と行側で受信する受信部と、
受信した差動クロック信号に同期したｎ倍周波数の第３のクロック信号と、前記第３のクロック信号と同一周波数の第４のクロック信号とを出力する受信側ＰＬＬ部と、
前記差動データ信号を前記第３のクロック信号と前記第４のクロック信号とで並列状態の第２の列側データ信号と第２の行側データ信号に変換する直列−並列変換部と、
前記第４のクロック信号に同期した第２の列側データ信号と第２の行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御部と行側出力制御部を備えた信号伝送装置。
【請求項３】
直列状態の差動データ信号に含まれる色数や階調数を示す信号配列情報を送信部と受信部で共有して伝送することを特徴とする請求項１記載の信号伝送方法。
【請求項４】
直列状態の差動データ信号に含まれるオンオフ回数や周波数を示す信号配列情報を送信部と受信部で共有して伝送することを特徴とする請求項１記載の信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示パネル（ＬＣＤ）、プラズマディスプレイパネル（ＰＤＰ）及びエレクトロルミネッサンスパネル（ＥＬパネル）などのマトリクス方式の表示パネルを駆動するときの表示パネル駆動装置、駆動方法の信号伝送に関するものである。
【背景技術】
【０００２】
近年、表示装置の大型化や薄型化が要求され、ＬＣＤ（Liquid Crystal Display)やＰＤＰ（Plasma Display Panel）、有機ＥＬ（Organic Electro Luminescence display）等の各種表示装置が実用化され、普及しつつある。
【０００３】
このような状況下において、ＬＣＤやＰＤＰ、有機ＥＬなどのＦＰＤ（Flat Panel Display）パネルの表示装置では、製造コストを低減させるとともに、小型化及び軽量化を図るため、制御基板をはじめとする各種基板及び部品同士を接続する伝送方法やケーブルについて各種の開発が進んでいる。
【０００４】
またＦＰＤパネルを使用した映像機器では、一定周期においてより多くのデータを伝送する高速伝送や多くのデータを伝送しても電力を抑える低消費電力が要求されるため、各種基板及び部品同士を接続する伝送方式としてシリアル伝送方法が用いられている。
【０００５】
シリアル伝送方法の代表的なものとしてＬＶＤＳ（Low Voltage Differential Signaling）やＴＭＤＳ（Transmission Minimized Differential Signaling）という伝送方式が採用されている。
【０００６】
従来のＦＰＤ表示装置における伝送精度、性能向上を目的としたＬＶＤＳ回路としては特許文献１に記載されたものが知られている。
【０００７】
以下に従来のＬＶＤＳ回路について説明する。
【０００８】
図９はＦＰＤパネルとしてＰＤＰを使用した従来のＬＶＤＳ回路の各種機能ブロックを示すものである。図１０は図９のＰＤＰにおける信号伝送装置の信号のタイミングを記す図である。
【０００９】
図９において、表示制御回路１は入力される映像信号に応じてＰＤＰパネル１１の列側駆動のための列側駆動回路１０の各種手段のオンとオフを制御する列側データ信号２１と、ＰＤＰパネル１１の行側駆動のための行側駆動回路２０の各種手段のオンとオフを制御するラッチ行側データ信号３１と、列側データ信号のシリアル伝送に使用するクロック入力である列側クロック信号２２と、行側データ信号のシリアル伝送に使用するクロック入力である行側クロック信号３２と、そして列側データ信号の出力と停止を制御する列側ゲート信号２３と、行側データ信号の出力と停止を制御するラッチ行側ゲート信号３３とを出力する。
【００１０】
まず、列側のデータ信号を伝送するための主な構成について説明すると、ラッチ回路２ａ、ラッチ回路２ｂ、ラッチ回路２ｃ、ラッチ回路２ｄは、列側を通過する列側データ信号２１と列側ゲート信号２３とを各クロック信号でラッチするラッチ回路であり、ＰＬＬ回路３は列側クロック信号２２に同期したｎ倍周波数の第１クロック信号と、この第１クロック信号と同一周波数の第２クロック信号を出力するＰＬＬ回路である。
【００１１】
並列−直列変換回路（Ｐ／Ｓ変換回路）４は列側データ信号を含む並列信号を第１クロック信号で多重化した差動データ信号に変換する並列−直列変換回路であり、送信回路５は、差動クロック信号２４と多重化した差動データ信号２５を列側に送信する送信回路である。
【００１２】
受信回路６は送信回路５で送信された差動クロック信号２４と差動データ信号２５を列側で受信する受信回路であり、ＰＬＬ回路７は受信した差動クロック信号２４に同期したｎ倍周波数の第３クロック信号と、この第３クロック信号と同一周波数の第４クロック信号を出力するＰＬＬ回路である。
【００１３】
直列−並列変換回路（Ｓ／Ｐ変換回路）８は受信回路６で受信した差動データ信号２５を第３クロック信号で多重化前の列側データ信号に変換する直列−並列変換回路であり、ゲート回路９は列側ゲート信号２３によりＰＤＰパネル１１の列側電極に印加する駆動制御２６を制御するための信号の出力と停止を制御するゲート回路である。
【００１４】
行側の信号の伝送についても列側のものと同様に、ラッチ回路１２ａ、ラッチ回路１２ｂ、ラッチ回路１２ｃ、ラッチ回路１２ｄは、行側を通過するデータ信号を各クロック信号でラッチするラッチ回路で、ＰＬＬ回路１３は行側クロック信号３２に同期したｎ倍周波数の第１クロック信号と同一周波数の第２クロック信号を出力するＰＬＬ回路である。
【００１５】
並列−直列変換回路１４は行側データ信号を含む並列信号を第１クロック信号で多重化した差動データ信号に変換する並列−直列変換回路で、送信回路１５は差動クロック信号３４と多重化した差動データ信号３５を行側に送信するシリアル送信回路で、受信回路１６は送信回路１５で送信された差動クロック信号３４と差動データ信号３５を行側で受信するシリアル受信回路で、ＰＬＬ回路１７は受信した差動クロック信号に同期したｎ倍周波数の第３クロック信号と同一周波数の第４クロック信号を出力するＰＬＬ回路である。
【００１６】
直列−並列変換回路１８は受信回路１６で受信した差動データ信号３５を第３クロック信号で多重化前の行側データ信号に変換する直列−並列変換回路で、ゲート回路１９はラッチ行側ゲート信号３３により行側電極に印加する駆動制御３６の出力と停止を制御するゲート回路である。
【００１７】
以上のように構成された従来のＰＤＰ表示装置では、それぞれの伝送速度の違いのために（列側は行側の３〜４倍の伝送速度）、データ信号やクロック信号が、列側用のものと行側用のものがそれぞれ別々の伝送経路で送受信されている。図１０に示すタイミングで、行側のクロック信号は列側のクロック信号より周期が数倍長くなっており、行側も列側もそれぞれのクロック信号に基づいてそれぞれ伝送が行われている。
【００１８】
具体的には図９のように列側データ信号２１とラッチ行側データ信号３１が表示制御回路１から別々の経路で出力され、また表示制御回路１から列側・行側それぞれに同期した各クロック信号である列側クロック信号２２、行側クロック信号３２が出力されている。これらのクロック信号は共通クロックでラッチしているので、各データ信号間のスキューを排除できる。
【００１９】
また、共通クロックでラッチされた列側データ信号２１とラッチ行側データ信号３１に対し、さらに共通クロックでラッチされた列側ゲート信号２３とラッチ行側ゲート信号３３によるゲート制御を実行しているため、各データ信号間のタイミングをさらに正確に合わせ込むことができる。
【特許文献１】特開２００４−０３７９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら従来の構成では、列側データ信号２１と周波数の異なるラッチ行側データ信号３１を複数の異なる種類のＰＬＬ回路から作成した各クロック信号で各々シリアル送信し、複数の異種のＰＬＬ回路から作成したクロック信号で各々シリアル受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならないという問題点を有していた。
【００２１】
また従来の構成では、列側データ信号２１と周波数の異なるラッチ行側データ信号３１を複数の異種のＰＬＬ回路から作成したクロック信号で各々シリアル伝送していたために、直列信号の状態で列側データ信号と周波数の異なる行側データ信号を同時に波形解析することができないという問題点を有していた。
【００２２】
また従来の構成では、列側データ信号２１とラッチ行側データ信号３１を異なる伝送経路で送受信しているため、伝送経路の長さが違うことによるスキューの発生が起こると共に、一方の伝送経路を通過する信号の異常を検出しても、もう一方の伝送経路を通過する信号を制御するまでに多くの時間を要するという問題点を有していた。
【課題を解決するための手段】
【００２３】
この課題を解決するために、本発明は、
パネルの列側の駆動を制御する第１の列側データ信号と前記パネルの行側の駆動を制御する第１の行側データ信号との周波数比を整数倍にして出力し、
列側を制御するクロック信号に同期したｎ倍周波数の第１のクロック信号と前記第１のクロック信号と同一周波数の第２のクロック信号とを出力し、
前記第１の列側データ信号と前記第１の行側データ信号とを第２のクロック信号でラッチしてラッチ列側データ信号とラッチ行側データ信号とし、
前記ラッチ列側データ信号と前記ラッチ行側データ信号とが同期する並列信号を前記第１クロック信号で多重化した直列状態の差動データ信号に変換し、
前記差動データ信号と前記第２のクロック信号に同期した差動クロック信号とを受信側に送信し、前記受信側では受信した前記差動クロック信号に同期したｎ倍周波数の第３のクロック信号と、第３のクロック信号と同一周波数の第４のクロック信号とを出力し、
列側と行側で受信した前記差動データ信号のそれぞれを前記第３のクロック信号と前記第４のクロック信号とで並列状態の第２の列側データ信号と第２の行側データ信号に変換することを特徴とする信号伝送方法に関するものである。
【００２４】
また、本発明は、パネルの列側の駆動を制御する第１の列側データ信号と前記パネルの行側の駆動を制御する第１の行側データ信号との周波数比を整数倍にして出力する表示制御部と、列側を制御するクロック信号に同期したｎ倍周波数の第１のクロック信号と前記第１のクロック信号と同一周波数の第２のクロック信号とを出力する送信側ＰＬＬ部と、列側データ信号と周波数の異なる行側データ信号を前記第２のクロック信号でラッチするラッチ部と、前記列側データ信号と前記行側データ信号が同期した並列信号を前記第１のクロック信号で多重化した直列状態の差動データ信号に変換する並列−直列変換部と、前記差動データ信号と前記第２のクロック信号に同期した差動クロック信号を列側と行側に送信する送信部と、送信された差動データ信号と差動クロック信号とを列側と行側で受信する受信部と、受信した差動クロック信号に同期したｎ倍周波数の第３のクロック信号と、前記第３のクロック信号と同一周波数の第４のクロック信号とを出力する受信側ＰＬＬ部と、前記差動データ信号を前記第３のクロック信号と前記第４のクロック信号とで並列状態の第２の列側データ信号と第２の行側データ信号に変換する直列−並列変換部と、前記第４のクロック信号に同期した第２の列側データ信号と第２の行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御部と行側出力制御部を備えた信号伝送装置に関するものである。
【００２５】
また、この課題を解決するために、本発明は、直列状態の差動データ信号に含まれる色数や階調数、またはオンオフ回数や周波数を示す信号配列情報を送信部と受信部で共有して伝送する信号伝送装置に関するものである。
【００２６】
また、この課題を解決するために、本発明は、同一経路で送受信する差動クロック信号に同期したｎ倍周波数の第３クロック信号と同一周波数の第４クロック信号を同一箇所から集中して出力し、同一経路で送受信する差動データ信号を第３クロック信号と第４クロック信号により並列状態の列側データ信号と行側データ信号に同一箇所で変換し、第４クロック信号に同期した列側データ信号と行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する信号伝送装置に関するものである。
【００２７】
また、この課題を解決するために、本発明は、同一経路で送受信する差動クロック信号に同期したｎ倍周波数の第３クロック信号と同一周波数の第４クロック信号を同一箇所から集中して出力する受信側ＰＬＬ部と、同一経路で送受信する差動データ信号を第３クロック信号と第４クロック信号により並列状態の列側データ信号と行側データ信号に同一箇所で変換する直列−並列変換部と、第４クロック信号に同期した列側データ信号と行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御部と行側出力制御部を備えることにより、列側データ信号と周波数の異なる行側データ信号を同一のクロック信号及び同一の伝送経路で伝送する信号伝送装置に関するものである。
【発明の効果】
【００２８】
本発明の信号伝送装置は、列側データ信号に同期した１種類のクロック信号でシリアル送受信ができるため、行側データ信号のシリアル伝送に使用していた送信側ＰＬＬ回路を共通にすることが可能となり、信号経路を減らすと共にスキューを排除することを可能にするものである。
【００２９】
本発明の信号伝送装置は、列側データ信号と周波数の異なる行側データ信号を列側データ信号に同期した１種類のクロック信号に同期してシリアル伝送することで、列側データ信号の色数、階調数及び行側データ信号のオンオフ回数や周波数等を示す信号配列情報を送信部と受信部で共有して伝送できるため、直列状態の差動データ信号でも容易に波形解析をすることができる。
【００３０】
また、本発明の信号伝送装置は、同一経路で送受信する差動クロック信号に同期したｎ倍周波数の第３クロック信号と同一周波数の第４クロック信号を同一箇所から集中して出力する受信側ＰＬＬ回路と、同一経路で送受信する差動データ信号を第３クロック信号と第４クロック信号により並列状態の列側データ信号と行側データ信号に同一箇所で変換する直列−並列変換回路と、第４クロック信号に同期した列側データ信号と行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御回路と行側出力制御回路を設けることにより、列側と行側の駆動信号を統一して変換できるため、行側データ信号のシリアル伝送に使用していた送信側のＰＬＬ回路だけでなく配線経路及び受信側のＰＬＬ回路を削減しても確実に信号伝送ができるものである。
【発明を実施するための最良の形態】
【００３１】
（実施例１）
本発明の信号伝送方法と信号伝送装置について図面を用いながら具体的に説明する。図１は本発明の信号伝送装置の一つの実施の形態例を記すブロック図であり、図９で示した符号と同じものについては従来の技術で説明した各種機能ブロック及び各種信号と同じ機能を示すものである。
【００３２】
本発明は、ＦＰＤパネルであるＰＤＰパネル１１の列側データ信号２１と、３種類の列側ゲート信号２３、ラッチ行側データ信号３１およびラッチ行側ゲート信号３３のそれぞれの周波数比を整数倍にして出力する表示制御回路４１と、列側駆動を制御するクロック信号５１に同期したｎ倍周波数の第１クロック信号５２と、これと同一周波数の第２クロック信号５３とを出力する送信側ＰＬＬ回路４２と、列側データ信号２１、列側ゲート信号２３、ラッチ行側データ信号３１およびラッチ行側ゲート信号３３のそれぞれを第２クロック信号５３でラッチするラッチ回路４３（４３ａ、４３ｂ、４３ｃ、４３ｄ）と、ラッチ回路４３ａから出力されるラッチ列側データ信号５４と、ラッチ回路４３ｂから出力されるラッチ列側ゲート信号５５を含む並列信号を第１クロック信号５２で多重化した直列状態の列側差動データ信号５９に並列−直列変換すると共に、ラッチ回路４３ｃから出力されるラッチ行側データ信号５６と、ラッチ回路４３ｄから出力されるラッチ行側ゲート信号５７を含む並列信号を第１クロック信号５２で多重化した直列状態の行側差動データ信号６０に並列−直列変換する並列−直列変換回路４４と、第２クロック信号に同期した差動クロック信号５８、列側差動データ信号５９、行側差動データ信号６０を列側と行側に各々送信する送信回路４５（４５ａ、４５ｂ、４５ｃ、４５ｄ）と、送信された差動クロック信号５８、列側差動データ信号５９、行側差動データ信号６０を列側と行側で各々受信する受信回路４６（４６ａ、４６ｂ、４６ｃ、４６ｄ）と、受信した差動クロック信号５８に同期したｎ倍周波数の第３クロック信号６１（６１ａ、６１ｂ）と同一周波数の第４クロック信号６２（６２ａ、６２ｂ）とを列側と行側で出力する受信側ＰＬＬ回路４７（４７ａ、４７ｂ）と、受信回路４６の列側駆動のための列側差動データ信号５９と、行側駆動のための行側差動データ信号６０とを、第３クロック信号６１（６１ａ、６１ｂ）で並列状態の列側データ信号６３と列側ゲート信号６４、加えて行側データ信号６６と行側ゲート信号６７とにそれぞれ変換する直列−並列変換回路４８（４８ａ、４８ｂ）と、第４クロック信号６２ａに同期した列側出力制御信号６５が列電極に印加される列側駆動信号２７の出力と停止を制御する列側出力制御回路４９と、第４クロック信号６２ｂに同期した行側出力制御信号６８が行電極に印加される駆動信号３７の出力と停止を制御する行側出力制御回路５０とを備えている。
【００３３】
上記のように構成された本発明の第１の実施例について、ＦＰＤパネルとしてのＰＤＰパネルの動作を、図１〜図４を用いて説明する。
【００３４】
図２は本実施の形態の信号伝送装置の列側のデータ信号を示すための図であり、図３は本実施の形態の信号伝送装置の行側のデータ信号を示すための図であり、図４はＰＤＰパネルの背面側から見た信号伝送の概略を示す図である。図２において「Ｒ」は赤、「Ｇ」は緑、「Ｂ」は青を示し、「０」〜「５」の数値は信号の階調ｂｉｔ数を示している。例えば例として「Ｇ０」は緑の０ｂｉｔ目の映像データ信号を示している。また「ＤＲＶ」は駆動信号を示し、「Ａ」〜「Ｅ」の文字は行側を、「Ｘ」〜「Ｙ」は列側を示している。例えば、「ＤＲＶＹ」は列側駆動信号のことである。
【００３５】
図４に示す通り、ＰＤＰパネル１１の駆動において列側を制御する列側データ信号２１の動作周波数と、行側を制御するラッチ行側データ信号３１の動作周波数が異なる場合には、列側データ信号と周波数の異なる行側データ信号は伝送周波数や伝送経路を分けて伝送していた。
【００３６】
また、非同期で周波数の異なる列側データ信号２１とラッチ行側データ信号３１が、最終的に列側駆動信号２７と行側駆動信号３７で同期してＰＤＰパネル１１を駆動するために、表示制御回路４１は列側ゲート信号２３とラッチ行側データ信号３１とラッチ行側ゲート信号３３を同期して出力している。
【００３７】
そこで、列側駆動と行側駆動において同一周波数のシリアル伝送を実現するには、シリアル伝送前の並列信号状態で列データ信号２１、列側ゲート信号２３、ラッチ行側データ信号３１、ラッチ行側ゲート信号３３を同期させる必要がある。映像信号の特性上、垂直同期周波数は水平同期周波数よりも低いため、一般的にＰＤＰパネル１１に使用する列側ゲート信号２３、ラッチ行側データ信号３１そしてラッチ行側ゲート信号３３の動作周波数も列側データ信号２１の動作周波数よりも低い。そこで表示制御装置４１から出力する列側データ信号２１の動作周波数を列側ゲート信号２３、ラッチ行側データ信号３１そしてラッチ行側ゲート信号３３の動作周波数の整数倍にすることでラッチ回路４３で同期させる。本実施例では列側データ信号２１の動作周波数を列側ゲート信号２３、ラッチ行側データ信号３１そしてラッチ行側ゲート信号３３の３倍に設定した動作で説明する。
【００３８】
列側データ信号２１の動作周波数をｆ１、列側ゲート信号２３、ラッチ行側データ信号３１そしてラッチ行側ゲート信号３３の動作周波数をｆ２とすると
ｆ１＝３×ｆ２  ・・・・（１）
である。また、列側データ信号２１の１周期をＴ１、列側ゲート信号２３、ラッチ行側データ信号３１そしてラッチ行側ゲート信号３３の１周期をＴ２とすると、
ｆ１＝３×ｆ２の関係から
Ｔ２＝３×Ｔ１  ・・・・（２）
である。
【００３９】
図２は、表示制御回路４１から出力される列側データ信号２１と列側ゲート信号２３が、送信側ＰＬＬ回路４２が出力する第２クロック信号５３でラッチされて、列データ信号５４とラッチ列側ゲート信号５５とになっている。
【００４０】
６ｂｉｔの列側データ信号２１は、ラッチ回路４３ａで３クロック分ラッチされて第２クロック信号５３に同期した６ｂｉｔのラッチ列側データ信号５４となる。また、１ｂｉｔの列側ゲート信号２３は、ラッチ回路４３ｂで同一値のまま３クロック分ラッチされて、第２クロック信号５３に同期した１ｂｉｔのラッチ列側ゲート信号５５となる。これら６ｂｉｔのラッチ列側データ信号５４と１ｂｉｔのラッチ列側ゲート信号５５が７ｂｉｔの並列信号を構成する。
【００４１】
次にこの７ｂｉｔの並列信号は、並列−直列変換回路４４で第２クロック信号５３の７倍の周波数である第１クロック信号５２により１周期（Ｔ１）単位で並列−直列変換され、送信回路４５ａから受信回路４６ａへ１ｂｉｔの差動データ信号５９として送信される。また第１クロック信号５２は、送信回路４５ｂから受信回路４６ｂへ差動クロック信号５８として送信される。
【００４２】
次に、受信回路４６ａに入力する１ｂｉｔの差動データ信号５９は、直列−並列変換回路４８ａで差動クロック信号５８に同期した７倍周波数の第３クロック信号６１ａと同一周波数の第４クロック信号６２ａにより、１周期（Ｔ１）単位で６ｂｉｔの列側データ信号６３と列側ゲート信号６４を含む７ｂｉｔの並列信号に変換される。
【００４３】
図３においてラッチ行側データ信号３１とラッチ行側ゲート信号３３が送信側ＰＬＬ回路４２から出力する第２クロック信号５３でラッチする波形を示している。
【００４４】
６ｂｉｔのラッチ行側データ信号３１は、ラッチ回路４３ｃで３クロック分ラッチされ、第２クロック信号５３に同期した６ｂｉｔの行側データ信号５６となる。また１ｂｉｔのラッチ行側ゲート信号３３は、ラッチ回路４３ｄで同一値のまま３クロック分ラッチされ、第２クロック信号５３に同期した１ｂｉｔの行側ゲート信号５７となる。この６ｂｉｔの行側データ信号５６と１ｂｉｔの行側ゲート信号５７が、７ｂｉｔの並列信号を構成する。
【００４５】
次に７ｂｉｔの並列信号は、並列−直列変換回路４４で第２クロック信号の７倍の周波数である第１クロック信号５２により１周期（Ｔ１）単位で並列−直列変換され、送信回路４５ｃから受信回路４６ｃへ、１ｂｉｔの行側差動データ信号６０として送信される。      
【００４６】
また第１クロック信号５２は、送信回路４５ｄから受信回路４６ｄへ差動クロック信号５８として送信される。
【００４７】
次に、受信回路４６ｃへ入力する１ｂｉｔの行側差動データ信号６０は、直列−並列変換回路４８ｂで差動クロック信号５８に同期した７倍周波数の第３クロック信号６１ｂと同一周波数の第４クロック信号６２ｂにより、１周期（Ｔ１）単位で６ｂｉｔの行側データ信号６６と行側ゲート信号６７を含む７ｂｉｔの並列信号に変換される。
【００４８】
変換された列側データ信号６３と列側ゲート信号６４、行側データ信号６６と行側ゲート信号６７により、ＰＤＰパネル１１に印加する列側駆動信号２７と行側駆動信号３７とを制御することで、列側電極と行側電極の交点における電圧差が放電開始電圧以上であれば点灯、放電開始電圧未満であれば非点灯となり、その後、行側電極に印加するパルス数が多ければ高輝度、パルス数が少なければ低輝度となり、表示装置４１に入力する映像信号レベルに応じてＰＤＰの点灯位置や輝度レベルを制御する。
【００４９】
以上のように本発明の信号伝送装置では、列側データ信号２１と列側ゲート信号２３と行側データ信号３１と行側ゲート信号３３は、伝送経路は異なるが１種類の差動クロック信号５８を用いてシリアル伝送が可能となるため、送信側のＰＬＬ回路や並列−直列変換回路を共通にすることができる。また差動クロック信号５８が共通クロックであるために列側と行側の駆動信号のスキューの影響を小さくすることで、列側駆動回路１０や行側駆動回路２０の制御を正確に行うことで、ＰＤＰパネル１１に高画質な映像を表示することができる。
【００５０】
本実施の形態では列側ゲート信号２３とラッチ行側データ信号５６とラッチ行側ゲート信号５７に対する列側データ信号２１の動作周波数の倍率を３倍として説明したが、動作周波数の倍率を変えても同じ効果を得ることができる。
【００５１】
また、本実施の形態では並列−直列回路４４と直列−並列変換回路４８の変換比率を１：７として説明したが、変換比率を変えても同じ効果を得ることができる。
【００５２】
また、本実施の形態ではＰＬＬ回路４７の位相基準を差動クロック信号５８の立ち下がりエッジで説明したが、直列クロック信号５８の立ち上がりエッジを基準に作成しても同じ効果が得られるものである。
【００５３】
また、本実施の形態としてＰＤＰパネルの放電制御として説明したが、液晶パネルに適用した場合でも、本発明の伝送方法を用いて、行側と列側の各トランジスタに印加するパルス電圧を制御することで液晶分子の方向を変えることができ、液晶の点灯位置や輝度レベルを制御することが可能である。
【００５４】
また、本実施の形態としてＰＤＰパネルの放電制御として説明したが、有機ＥＬに適用した場合でも、本発明の伝送方法を用いて、行側と列側の各トランジスタに印加する電圧を制御することで有機材料の発光／非発光を変えることができ、有機ＥＬの点灯位置や輝度レベルを制御することが可能である。
【００５５】
（実施例２）
以下に本発明の第２の実施の形態を図面を用いて説明する。本実施例の信号伝送装置では、直列信号状態での列側データ信号に関する「色」や「階調」に関する信号配列を送信側と受信部で共有して伝送することで、シリアル伝送時の各ｂｉｔの信号仕様が決まることにより伝送信号の波形解析を容易にするものである。
【００５６】
また、本実施例では、直列信号状態で列側差動データ信号と行側差動データ信号の変化率の違いに関する情報を送信側と受信部で共有することで、シリアル伝送時の各ｂｉｔの信号仕様が決め、伝送信号の波形解析を容易にするものである。
【００５７】
上記のように構成された本発明の第２の実施の形態について、図面を用いて以下にその動作を説明する。
【００５８】
図１〜図４に示す通り、本発明の（実施例１）においてラッチ列側データ信号５４、ラッチ列側ゲート信号５５、ラッチ行側データ信号５６そしてラッチ行側ゲート信号５７を同一の差動クロック信号５８に同期してシリアル伝送し、同じ差動データ信号の中で列側と行側の区別なく混在した状態で伝送することが可能となる。
【００５９】
しかし、各差動データ信号（５９、６０）毎にラッチ列側データ信号と３種類の信号、すなわちラッチ列側ゲート信号、ラッチ行側データ信号およびラッチ行側ゲート信号の信号配列が異なると、受信側の直列−並列変換回路４８で並列状態の各種信号に変換した後の信号配列が複雑になるため、差動データ信号の状態でも各種信号を区別できる信号配列が必要となる。
【００６０】
本発明では図５に示す通り、直列状態の列側差動データ信号５９と並列状態の列側データ信号６３及び列側ゲート信号６４の変換比率と、直列状態の行側差動データ信号６０と並列状態の行側データ信号６６及び行側ゲート信号６７の変換比率を１：７として説明する。
【００６１】
表示制御回路４１は、「青、赤、緑、青、赤、緑」と光の３原色を示す６ｂｉｔの列側データ信号２１と、列側駆動回路１０から出力される列側駆動信号２７の出力と停止を制御する１ｂｉｔの列側ゲート信号２３とを１グループとして列側電極を駆動する列側駆動回路１０に向けて出力する。
【００６２】
また、表示制御回路４１は、行側駆動回路２０のオン／オフを制御する６ｂｉｔのラッチ行側データ信号５６と、行側駆動回路２０からの行側駆動信号３７の出力と停止を制御する１ｂｉｔのラッチ行側ゲート信号５７とを１グループとして行側電極を駆動する行側駆動回路２０に向けて出力する。
【００６３】
７ｂｉｔを１グループとする列側データ信号２１と列側ゲート信号２２はそれぞれのラッチ回路４３でラッチされてから並列−直列変換回路４４で、左から「ラッチ列側ゲート信号と６ｂｉｔ分の緑、赤、青、緑、赤、青信号で構成される」直列状態の信号に変換され、送信回路４５から図５に示す差動データ信号５９として列側の受信回路に送信される。
【００６４】
同じく７ｂｉｔを１グループとするラッチ行側データ信号５６とラッチ行側ゲート信号５７は、並列−直列変換回路４４で、左から「ラッチ行側ゲート信号と６ｂｉｔ分のラッチ行側データ信号で構成される」直列状態の信号に変換され、送信回路４５から図５に示す差動データ信号６０として行側の受信回路に送信される。図５では、「Ｒ」は赤、「Ｇ」は緑、「Ｂ」は青を示し、「０」〜「５」の数値は信号の階調ｂｉｔ数を示す。例えば、「Ｇ０」は緑の０ｂｉｔ目の映像データ信号である。また、「ＤＲＶ」は駆動信号を示し「Ａ」〜「Ｎ」の文字は行側を、「Ｐ」〜「Ｕ」の文字は列側での高変化率を、そして「Ｖ」〜「Ｚ」の文字は列側での低変化率を示す。例えば、「ＤＲＶＢ」は行側駆動信号Ｂを、そして「ＤＲＶＸ」は、低変化率の列側駆動信号Ｘを示している。
【００６５】
７ｂｉｔの列側差動データ信号の左端（順シフト時の最後尾）に列側データ信号２１と変化率の違う列側ゲート信号２３を配列し、また７ｂｉｔの行側差動データ信号の左端（順シフト時の最後尾）にラッチ行側データ信号３１と変化率の違うラッチ行側ゲート信号３３を配列することで、それぞれの差動ゲート信号において１周期（Ｔ１）の区切りを容易に判断できる。
【００６６】
また、列側データ信号２１と変化率の類似する列側ゲート信号２３が混在し、１周期（Ｔ１）の区切りが不明確になるときは、別の差動データ信号のグループとして配列する。
【００６７】
また、伝送経路が異なるラッチ行側データ信号３１やラッチ行側ゲート信号３３では、６ｂｉｔの列側データ信号２１や列側ゲート信号２３を含まない別の差動データ信号のグループとして配列する。
【００６８】
この結果、列側データ信号の色や階調及び駆動信号の変化率に関する信号配列情報を送信部と受信部で共有して伝送できるため、直列状態の差動信号でも容易に波形解析をすることが可能となる。
【００６９】
また、本発明では駆動信号に対する列側データ信号の動作周波数の倍率を３倍として説明したが、動作周波数の倍率を変えても同じ効果を得ることはいうまでもない。また、本発明ではシリアル信号とパラレル信号の変換比率を１：７として説明したが、シリアル信号とパラレル信号の変換比率を変えても同じ効果を得ることができる。
【００７０】
また、本発明ではＰＬＬ回路４７の位相基準を直列クロック信号５６の立ち下がりエッジで説明したが、直列クロック信号５８の立ち上がりエッジを基準に作成しても同じ効果を得ることができる。
【００７１】
また、本発明では７ｂｉｔの並列信号を多重化した差動データ信号に変換するとき、７ｂｉｔのうち１ｂｉｔの列や行の各ゲート信号の配列を差動信号の左端（順シフト時の最後尾）として説明したが、差動信号の右端（順シフト時の最前部）として説明しても同じ効果を得ることができる。
【００７２】
また、本発明では７ｂｉｔの並列信号を多重化した差動データ信号に変換するとき、列側データ信号２１の色の並びを「青、赤、緑、青、赤、緑」として説明したが、色の並びが変えても同じ効果を得ることができる。
【００７３】
（実施例３）
本発明の第３の実施の形態（実施例３）について、列側と行側データ信号の動作周波数比率を１：３、シリアル伝送の直列信号と並列信号の変換比率を１：７とし、図６〜図８を用いて以下その動作を説明する。
【００７４】
図６は本実施例の信号伝送装置の構成の１部分を記したものである。図７は本実施例の信号伝送装置において伝送される信号のタイミングを示した図である。図８は、ＰＤＰパネルの背面側から見た信号伝送の概略を示す図である。
【００７５】
本実施例は、上述した第１の実施例（実施例１）と比較すると、同一経路で送受信する差動クロック信号５８に同期したｎ倍周波数の第５クロック信号７５と、第５クロック信号７５と同一周波数の第６クロック信号７６とを出力する受信側ＰＬＬ回路７１と、同一経路で送受信する列側差動データ信号５９と行側差動データ信号６０を、第５クロック信号７５と第６クロック信号７６により、並列状態の列側データ信号７７、列側ゲート信号７８、行側データ信号７９、行側ゲート信号８０とに変換する直列−並列変換回路７２と、第６クロック信号７６に同期した列側出力制御信号６５が列電極に印加される列側駆動信号２７の出力と停止を制御する列側出力制御回路７３と、第６クロック信号７６に同期した行側出力制御信号６８が行電極に印加される駆動信号３７の出力と停止を制御する行側出力制御回路７４を備えているものであり、列側差動データ信号５９と行側差動データ信号６０を同じ直列−並列変換回路７２や受信側ＰＬＬ回路７１を使って列側データ信号７７、列側ゲート信号７８、行側データ信号７９、行側ゲート信号８０にすることが（実施例１）の回路構成とは異なっている点である。
【００７６】
実施例１の信号伝送装置において、映像信号の特性上、水平同期周波数は垂直同期周波数よりも高いため、ＦＰＤパネルの駆動においても列側を制御する列側データ信号の動作周波数は、行側を制御する行側データ信号の動作周波数よりも高くなる。また、図４に示す通りＦＰＤパネルの電極構成の関係上、表示制御回路４１はＰＤＰパネルの画面中央部に、列側駆動回路１０はＰＤＰパネル画面の上下方向に、行側駆動回路２０はＰＤＰパネルの左右方向に配置されるため、列側と行側の各種制御信号を伝送する方向もその伝送する距離も異なっている。とくにＰＤＰパネルが大型になっていくほど行側と列側とでは信号の伝送距離の差が大きくなる。
【００７７】
本実施例では、受信側ＰＬＬ回路７１と、直列−並列変換回路７２と、列側出力制御回路７３と行側出力制御回路７４が、伝送するデータ数の多い列側駆動回路１０側に配置した図８に示す構成を例にして説明する。
【００７８】
受信側ＰＬＬ回路７１は、受信回路４６から入力される差動クロック信号５８を７逓倍した第５クロック信号７５と、差動クロック信号５８と同一周波数の第６クロック信号７６を出力する。直列−並列変換回路７２は、７：１に並列−直列変換され直列に並ぶ差動データ信号５９を、第５クロック信号７５と第６クロック信号７６を用いて６ｂｉｔの列側データ信号７７と１ｂｉｔの列側ゲート信号７８を含む７ｂｉｔの並列信号に変換する。同様に、直列−並列変換回路７２は、７：１に並列−直列変換され直列に並ぶ差動データ信号６０を、第５クロック信号７５と第６クロック信号７６を用いて行側データ信号７９と行側ゲート信号８０からなる７ｂｉｔの並列信号に変換する。
【００７９】
列側出力制御回路７３は、映像情報を示す６ｂｉｔの列側データ信号７７の出力を１ｂｉｔの列側ゲート信号７８で制限することで、列側駆動回路１０における列側駆動信号２７の出力と停止を制御する。また行側出力制御回路７４は、列側駆動回路１０から行側駆動回路２０への最短経路を用いて行側駆動波形のオンオフを示す６ｂｉｔの行側データ信号７９と１ｂｉｔの行側出力制御信号８０を、列側から行側への最短経路で伝送して、行側駆動信号３７の出力と停止を制御する。
【００８０】
図４に示す（実施例１）の構成の時の列側の伝送ケーブル長をＬ１とし、列側の伝送ケーブル長をＬ２とすると、最近の１６：９のアスペクト比に準じるＦＰＤパネルの場合、Ｌ２＞Ｌ１となる傾向がある。
【００８１】
そこで図８に示す本実施例の時の列側の伝送ケーブル長をＬ１とし、列側電極に配置された行側出力制御回路７４から行側駆動回路２０までの伝送ケーブル長をＬ３とすると、Ｌ１≫Ｌ３とすることが可能となる。
【００８２】
この結果、本実施例の信号伝送装置では、各種制御信号を同一経路で送受信できるため、図９の従来使用していた行側差動データ信号３５を伝送する長距離伝送ケーブルが不要となり、短距離の伝送ケーブルで配線可能となるため性能向上とコスト削減を可能にする。
【００８３】
また、列側データ信号７７、列側ゲート信号７８、行側データ信号７９、行側ゲート信号８０の信号を送信する際、直列クロック信号５８に同期して同一経路でシリアル伝送が可能となるため、従来使用していた行側データ信号用のＰＬＬ回路１３と並列−直列変換回路１４だけでなく受信側のＰＬＬ回路１７と直列−並列変換回路１８も削減することができる。
【００８４】
また、本発明では駆動信号に対する列側データ信号の動作周波数の倍率を３倍として説明したが、動作周波数の倍率を変えても同じ効果を得ることができる。
【００８５】
また、本発明ではシリアル信号とパラレル信号の変換比率を１：７として説明したが、シリアル信号とパラレル信号の変換比率を変えても同じ効果を得ることができる。
【００８６】
また、本発明ではＰＬＬ回路７１の位相基準を差動クロック信号５８の立ち下がりエッジで説明したが、差動クロック信号５８の立ち上がりエッジを基準に作成しても同じ効果を得ることができる。
【産業上の利用可能性】
【００８７】
以上のように、本発明は、液晶、ＰＤＰ及び有機ＥＬなどのマトリクス方式の表示パネルを駆動するときに行側データ信号と列側データ信号とそれらを制御するためのクロック信号との伝送方法に関するものとして説明したが、これらの表示パネルの信号に限らず、複数の信号を伝送する際に利用することができるものである。特に高い周波数の信号と低い周波数の信号とを合わせて送信する機器においてはラッチを抑制することができて上述した実施例と同様の効果を奏することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施例におけるシリアル伝送回路の機能ブロック図
【図２】本発明の第１の実施例におけるシリアル伝送回路のタイミング図
【図３】本発明の第１の実施例におけるシリアル伝送回路のタイミング図
【図４】本発明の第１の実施例における列側と行側のデータ信号の信号流れ図
【図５】本発明の第２の実施例におけるシリアル伝送の信号配列図
【図６】本発明の第３の実施例におけるシリアル伝送回路の機能ブロック図
【図７】本発明の第３の実施例におけるシリアル伝送回路のタイミング図
【図８】本発明の第３の実施例における列側と行側のデータ信号の信号流れ図
【図９】従来例におけるシリアル伝送回路の機能ブロック図
【図１０】従来例におけるシリアル伝送回路のタイミング図
【符号の説明】
【００８９】
１  表示制御回路
２ａ、２ｂ、２ｃ、２ｄ  ラッチ回路
３  ＰＬＬ回路
４  並列−直列変換回路
５  送信回路
６  受信回路
７  ＰＬＬ回路
８  直列−並列変換回路
９  ゲート回路
１０  列側駆動回路
１１  ＰＤＰパネル
１２ａ、１２ｂ、１２ｃ、１２ｄ  ラッチ回路
１３  ＰＬＬ回路
１４  並列−直列変換回路
１５  送信回路
１６  受信回路
１７  ＰＬＬ回路
１８  直列−並列変換回路
１９  ゲート回路
２０  行側駆動回路
４１  表示制御回路
４２  送信側ＰＬＬ回路
４３ａ、４３ｂ、４３ｃ、４３ｄ  ラッチ回路
４４  並列−直列変換回路
４５ａ、４５ｂ、４５ｃ、４５ｄ  送信回路
４６ａ、４６ｂ、４６ｃ、４６ｄ  受信回路
４７ａ、４７ｂ  受信側ＰＬＬ回路
４８ａ、４８ｂ  直列−並列変換回路
４９  列側出力制御回路
５０  行側出力制御回路
７１  受信側ＰＬＬ回路
７２  直列−並列変換回路
７３  列側出力制御回路
７４  行側出力制御回路
【図１】
2009244601.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009244601.tif 000009
【図８】
2009244601.tif 000010
【図９】
2009244601.tif 000011
【図１０】
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