(57)【要約】【課題】  短い検出時間で正確且つ簡単に対象物までの距離を測定可能な測距装置を提供する。【解決手段】  転送時において、外光の強度が高いほど、転送電圧の大きさを小さくすると、障壁高さが高くなり、より多くの電荷量のキャリアが、第１及び第２ポテンシャル井戸φＣＤ１、φＣＤ２内に残留する。単位期間は、外光の強度に依存しないで設定される。外光の強度が高いほど、多くのキャリアが残留し、最終的に読み出されるキャリアから除去される。外光が強ければ、単位期間当りの転送回数が増加し、第１及び第２ポテンシャル井戸φＣＤ１、φＣＤ２内に蓄積されるキャリアが飽和する前に、転送が行われる。外光が弱ければ、単位期間当りの転送回数が減少し、余分な転送を行わないことで、単位時間当たりの蓄積電荷量を増加させ、短い検出時間において検出精度を向上させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
変調した光を対象物に向けて出射する光源と、
半導体基板に設けられた第１及び第２ゲート電極に交互に電圧を印加することで、入射光に応じて発生したキャリアを、交互に蓄積する第１及び第２ポテンシャル井戸と、
前記第１及び第２ポテンシャル井戸にそれぞれ隣接した第３及び第４ポテンシャル井戸と、
転送電圧が印加されることによって、前記第１ポテンシャル井戸と前記第３ポテンシャル井戸との間のキャリアに対する障壁高さを所定値に設定する第３ゲート電極と、
転送電圧が印加されることによって、前記第２ポテンシャル井戸と前記第４ポテンシャル井戸との間のキャリアに対する障壁高さを所定値に設定する第４ゲート電極と、
を備え、
単位期間の終期以降に前記第３及び第４ポテンシャル井戸内に累積的に蓄積された電荷をそれぞれ読み出す測距装置であって、
外光を検出する検出手段と、
前記転送電圧の印加を行う転送電圧印加手段と、
前記検出手段により検出された外光の強度が高いほど、前記転送電圧の大きさを小さくし、且つ、前記単位期間当りの転送電圧印加回数を多くするように前記転送電圧印加手段を制御する制御手段と、
を備えることを特徴とする測距装置。
【請求項２】
光の入射面とは逆側に前記第１、第２、第３及び第４ゲート電極を設けたことを特徴とする請求項１に記載の測距装置。
【請求項３】
それぞれ読み出された電荷の全体電荷量に対する比率に基づいて、前記対象物までの距離を演算する演算手段を更に備えることを特徴とする請求項１又は２に記載の測距装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測距装置に関する。
【背景技術】
【０００２】
従来の測距装置は、下記特許文献１、特許文献２及び特許文献３に記載されている。
【０００３】
特許文献１に記載の測距装置は、光源から出射された光を対象物に照射し、対象物からの反射光を光検出素子で測定しており、照射光と反射光の位相差に基づいて対象物までの距離を求めている。ここで、特許文献１に記載の測距装置では、光検出素子が飽和しないように、モニタされた光量に応じてその検出期間を設定している。光検出素子は、長期間と短期間の２つの期間で反射光を検出し、光検出素子が飽和していない期間の電荷量を選択し、他方の期間の電荷量を破棄している。
【０００４】
特許文献２に記載の測距装置も、特許文献１と同様に、光源から出射された光を対象物に照射し、対象物からの反射光を光検出素子で測定しており、照射光と反射光の位相差に基づいて対象物までの距離を求めている。ここで、特許文献２に記載の測距装置では、光検出素子の露光期間を、初期検出された光量レベルに応じて適切に設定し、光検出素子の飽和を抑制している。
【０００５】
特許文献３に記載の測距装置は、上記と同様の測距動作を、マイクロプロセッサを用いて実現している。
【特許文献１】特開２００６−８４４３０号公報
【特許文献２】米国特許出願公開２００６／０１７６４６７号明細書
【特許文献３】米国特許６，９１９，５４９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された測距装置では、検出に寄与しない電荷は破棄しているため、必要な電荷量を得るための検出時間が長くなり、検出時間を短くすると距離検出精度が劣化するという問題がある。特許文献２に記載された測距装置では、光検出素子の露光期間が異なるため、光検出素子からの電荷の読み出し時刻を、光量レベル毎に変更する制御が必要であり、後段回路において複雑な信号処理を要するという問題がある。特許文献３に記載の装置における問題も同様である。
【０００７】
本発明は、このような課題に鑑みてなされたものであり、短い検出時間で正確且つ簡単に対象物までの距離を測定可能な測距装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の課題を解決するため、本発明に係る測距装置は、変調した光を対象物に向けて出射する光源と、半導体基板に設けられた第１及び第２ゲート電極に交互に電圧を印加することで、入射光に応じて発生したキャリアを、交互に蓄積する第１及び第２ポテンシャル井戸と、第１及び第２ポテンシャル井戸にそれぞれ隣接した第３及び第４ポテンシャル井戸と、転送電圧が印加されることによって、第１ポテンシャル井戸と第３ポテンシャル井戸との間のキャリアに対する障壁高さを所定値に設定する第３ゲート電極と、転送電圧が印加されることによって、第２ポテンシャル井戸と第４ポテンシャル井戸との間のキャリアに対する障壁高さを所定値に設定する第４ゲート電極とを備え、単位期間の終期以降に第３及び第４ポテンシャル井戸内に累積的に蓄積された電荷をそれぞれ読み出す測距装置であって、外光を検出する検出手段と、転送電圧の印加を行う転送電圧印加手段と、検出手段により検出された外光の強度が高いほど、転送電圧の大きさを小さくし、且つ、単位期間当りの転送電圧印加回数を多くするように転送電圧印加手段を制御する制御手段と、を備えることを特徴とする。
【０００９】
光源から出射された変調光が対象物によって反射されると、この反射光が半導体基板に入射する。反射光と変調光との位相差に応じて、第１及び第２ポテンシャル井戸内に蓄積されるキャリアの電荷量が異なる。この位相差は、対象物までの距離に依存するため、蓄積された電荷量の比率から対象物までの距離を求めることができる。
【００１０】
第１及び第２ポテンシャル井戸に蓄積されたキャリアは、第３及び第４ポテンシャル井戸との間の障壁高さが小さくなると、第３及び第４ポテンシャル井戸内にそれぞれ流れ込む。この障壁高さは、第３及び第４ゲート電極に印加される転送電圧の大きさに依存する。大きな転送電圧を印加すれば、障壁高さは小さくなり、多くのキャリアが、第１及び第２ポテンシャル井戸内から、第３及び第４ポテンシャル井戸内に流れ込む。
【００１１】
外光の入射に応じて発生するキャリアの電荷量と等しい電荷量のキャリアが、第１及び第２ポテンシャル井戸内に残留するように、障壁高さを設定すれば、転送時において、外光成分が除去されたキャリアが、第１及び第２ポテンシャル井戸内から第３及び第４ポテンシャル井戸内に流入する。第１及び第２ゲート電極には、交互に電圧を印加することで、第１及び第２ポテンシャル井戸内にキャリアを蓄積している。これらのポテンシャル井戸の蓄積されたキャリアのうち、外光成分が除去された電荷量のキャリアが、第３及び第４ポテンシャル井戸内に流れ込み、読み出される。
【００１２】
転送時において、検出手段により検出された外光の強度が高いほど、転送電圧の大きさを小さくすると、障壁高さが高くなり、より多くの電荷量のキャリアが、第１及び第２ポテンシャル井戸内に残留する。すなわち、外光の強度が高いほど、多くのキャリアが残留し、最終的に読み出されるキャリアから除去される。
【００１３】
ここで、単位期間当りの転送電圧印加回数は、外光の強度が高いほど、多くなる。すなわち、外光が強ければ、単位期間当りの転送回数が増加し、第１及び第２ポテンシャル井戸内に蓄積されるキャリアが飽和する前に、転送が行われる。外光が弱ければ、単位期間当りの転送回数が減少し、余分な転送を行わないことで、単位時間当たりの蓄積電荷量を増加させ、短い検出時間において検出精度を向上させることができる。
【００１４】
この単位期間は、外光の強度に依存しないため、単位期間の終期以降に第３及び第４ポテンシャル井戸に蓄積されたキャリアを周期的に読み出せばよく、読み出しには格別の制御を必要としない。すなわち、本発明の測距装置によれば、簡単な構成で距離検出を行うことができる。
【００１５】
また、本発明に係る測距装置は、光の入射面とは逆側に第１、第２、第３及び第４ゲート電極を設けることが好ましい。この測距装置は、裏面入射型測距センサを構成することとなり、半導体基板の光入射面とは逆側の領域で発生したキャリアを効率的に収集することができるようになり、高精度の測距を行うことが可能となる。
【００１６】
このように、演算手段は、それぞれ読み出された電荷の全体電荷量に対する比率に基づいて、対象物までの距離を演算している。対象物までの距離は、このような比率に依存するため、演算手段は、かかる比率に基づいて距離を演算することができる。
【発明の効果】
【００１７】
本発明の測距装置によれば、短い検出時間で正確且つ簡単に対象物までの距離を測定することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、実施の形態に係る測距装置について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。
【００１９】
図１は測距装置の構成を示す説明図である。
【００２０】
本例の測距センサ１は、裏面入射型測距センサであるとするが、後述のように表面入射型測距センサとすることもできる。この測距装置は、測距センサ１と、近赤外光を出射する光源３と、光源３にパルス駆動信号ＳＰを与える駆動回路４と、裏面入射型測距センサ１の各画素に含まれる第１及び第２ゲート電極（ＴＸ１，ＴＸ２：図５参照）に、パルス駆動信号ＳＰに同期した検出用ゲート信号ＳＬ，ＳＲを与える制御回路２と、測距センサ１の第１及び第２半導体領域（ＦＤ１，ＦＤ２：図５参照）から読み出された距離情報を示す信号ｄ’（ｍ，ｎ）から、歩行者などの対象物Ｈまでの距離を演算する演算回路（演算手段）５を備えている。測距センサ１から対象物Ｈまでの水平方向Ｄの距離をｄとする。
【００２１】
制御回路２は、パルス駆動信号ＳＰを駆動回路４のスイッチ４ｂに入力している。ＬＥＤ又はレーザダイオードからなる投光用の光源３は、スイッチ４ｂを介して電源４ａに接続されている。したがって、スイッチ４ｂにパルス駆動信号ＳＰが入力されると、パルス駆動信号ＳＰと同じ波形の駆動電流が光源３に供給され、光源３からは測距用のプローブ光としてのパルス光ＬＰが出力される。
【００２２】
パルス光ＬＰが対象物Ｈに照射されると、対象物Ｈによってパルス光が反射され、パルス光ＬＤとして、裏面入射型測距センサ１に入射して、パルス検出信号ＳＤを出力する。パルス検出信号ＳＤはパルス光ＬＤの入射に応じて基板内部で発生した総電荷量を示し、立ち上がりと立ち下がりのタイミングはパルス光ＬＤに一致するが、距離ｄに応じた分だけパルス光ＬＰに対して位相が遅延している。
【００２３】
測距センサ１は、配線基板１０上に固定されており、配線基板１０上の配線を介して、距離情報を有する信号ｄ’（ｍ，ｎ）が各画素から出力される。
【００２４】
パルス駆動信号ＳＰの波形は、周期Ｔの方形波であり、ハイレベルを「１」、ローレベルを「０」とすると、その電圧Ｖ（ｔ）は以下の式で与えられる。
・パルス駆動信号ＳＰ：
・Ｖ（ｔ）＝１（但し、０＜ｔ＜（Ｔ／２）の場合）
・Ｖ（ｔ）＝０（但し、（Ｔ／２）＜ｔ＜Ｔの場合）
・Ｖ（ｔ＋Ｔ）＝Ｖ（ｔ）
【００２５】
検出用ゲート信号ＳＬ、ＳＲの波形は、周期Ｔの方形波であり、その電圧Ｖ（ｔ）は以下の式で与えられる。
・検出用ゲート信号ＳＬ：
・Ｖ（ｔ）＝１（但し、０＜ｔ＜（Ｔ／２）の場合）
・Ｖ（ｔ）＝０（但し、（Ｔ／２）＜ｔ＜Ｔの場合）
・Ｖ（ｔ＋Ｔ）＝Ｖ（ｔ）
・検出用ゲート信号ＳＲ（＝ＳＬの反転）：
・Ｖ（ｔ）＝０（但し、０＜ｔ＜（Ｔ／２）の場合）
・Ｖ（ｔ）＝１（但し、（Ｔ／２）＜ｔ＜Ｔの場合）
・Ｖ（ｔ＋Ｔ）＝Ｖ（ｔ）
【００２６】
上記パルス信号ＳＰ，ＳＬ、ＳＲ、ＳＤは、全てパルス周期２×ＴＰを有していることとする。検出用ゲート信号ＳＬ及びパルス検出信号ＳＤが共に「１」のときに測距センサ１内で発生する電荷量をＱ１、検出用ゲート信号ＳＲ及びパルス検出信号ＳＤが共に「１」のときに測距センサ１内で発生する電荷量をＱ２とする。
【００２７】
測距センサ１における一方の検出用ゲート信号ＳＬとパルス検出信号ＳＤの位相差は、他方の検出用ゲート信号ＳＲとパルス検出信号ＳＤが「１」の時の重複期間において、裏面入射型測距センサ１において発生した電荷量Ｑ２に比例する。すなわち、電荷量Ｑ２は、検出用ゲート信号ＳＲとパルス検出信号ＳＤの論理積が「１」である期間において発生した電荷量である。１画素内において発生する全電荷量をＱ１＋Ｑ２とし、駆動信号ＳＰの半周期のパルス幅をＴＰとすると、Δｔ＝ＴＰ×Ｑ２／（Ｑ１＋Ｑ２）の期間だけ、駆動信号ＳＰに対してパルス検出信号ＳＤが遅れていることになる。
【００２８】
１つのパルス光の飛行時間Δｔは、対象物までの距離をｄ、光速をｃとすると、Δｔ＝２ｄ／ｃで与えられるため、特定の画素からの距離情報を有する信号ｄ’として２つの電荷量（Ｑ１，Ｑ２）が出力されると、演算回路５は、入力された電荷量Ｑ１，Ｑ２と、予め判明している半周期パルス幅ＴＰに基づいて、対象物Ｈまでの距離ｄ＝（ｃ×Δｔ）／２＝ｃ×ＴＰ×Ｑ２／（２×（Ｑ１＋Ｑ２））を演算する。
【００２９】
上述のように、電荷量Ｑ１、Ｑ２を分離して読み出せば、演算回路５は、距離ｄを演算することができる。なお、上述のパルスは繰り返して出射され、その積分値を各電荷量Ｑ１，Ｑ２として出力することができる。
【００３０】
また、電荷量Ｑ１，Ｑ２の全体電荷量に対する比率は、上述の位相差、すなわち、対象物Ｈまでの距離に対応しており、演算回路５は、この位相差に応じて対象物Ｈまで距離を演算している。上述のように、位相差に対応する時間差をΔｔとすると、距離ｄは、好適にはｄ＝（ｃ×Δｔ）／２で与えられるが、適当な補正演算をこれに加えて行ってもよい。例えば、実際の距離と、演算された距離ｄとが異なる場合、後者を補正する係数βを予め求めておき、出荷後の製品では演算された距離ｄに係数βを乗じたものを最終的な演算距離ｄとしてもよい。また、外気温度を測定しておき、外気温度に応じて光速ｃが異なる場合には、光速ｃを補正する演算を行ってから、距離演算を行うこともできる。また、演算回路に入力された信号と、実際の距離との関係を予めメモリに記憶しておき、ルックアップテーブル方式によって、距離を演算してもよい。また、センサ構造によっても演算方法は変更することができ、これには従来から知られている演算方法を用いることができる。
【００３１】
このように、演算回路５は、それぞれ読み出された電荷Ｑ１（Ｑ２）の全体電荷量（Ｑ１＋Ｑ２）に対する比率に基づいて、対象物Ｈまでの距離を演算している。対象物Ｈまでの距離は、このような比率に依存するため、演算回路５は、かかる比率に基づいて距離を演算することができる。
【００３２】
図２は測距センサ１の平面図である。
【００３３】
測距センサ１は、二次元状に配列した複数の画素Ｐ（ｍ，ｎ）からなる撮像領域１Ｂを有する半導体基板１Ａを備えている。各画素Ｐ（ｍ，ｎ）からは、上述の距離情報を有する信号ｄ’（ｍ，ｎ）として２つの電荷量（Ｑ１，Ｑ２）が出力される。各画素Ｐ（ｍ，ｎ）は微小測距センサとして対象物Ｈまでの距離に応じた信号ｄ’（ｍ，ｎ）を出力するので、対象物Ｈからの反射光を、撮像領域１Ｂに結像すれば、対象物Ｈ上の各点までの距離情報の集合体としての対象物の距離画像を得ることができる。
【００３４】
図３は図２に示した測距センサのＩＩＩ−ＩＩＩ矢印断面図である。
【００３５】
測距センサ１には、光入射面１ＢＫからパルス光ＬＤが入射する。裏面入射型測距センサ１の光入射面１ＢＫとは逆側の表面１ＦＴは、接着領域ＡＤを介して配線基板１０に接続されている。接着領域ＡＤは、バンプなどの接着素子を含む領域であり、必要に応じて絶縁性の接着剤やフィラーを有している。裏面入射型測距センサ１を構成する半導体基板１Ａは、補強用のフレーム部Ｆと、フレーム部Ｆよりも薄い薄板部ＴＦを有しており、これらは一体化している。薄板部ＴＦの厚さは、１０μｍ以上１００μｍ以下である。本例のフレーム部Ｆの厚さは２００μｍ以上６００μｍ以下である。
【００３６】
図４は変形例に係る測距センサの断面図である。
【００３７】
この測距センサは、図３に示したものと半導体基板１Ａの形状のみが異なり、他の構成は同一である。半導体基板１Ａは、ストライプ状又は格子状に形成された補強部ＡＦを更に有しており、補強部ＡＦの間に薄板部ＴＦが形成され、これらは一体化している。本例の補強部ＡＦの厚みは、フレーム部ＡＦの厚さと同じであり、２００μｍ以上６００μｍ以下である。薄板部ＴＦには前述の各画素が形成されている。薄板部ＴＦはＫＯＨ等のアルカリ性エッチング液を用いたウエットエッチングによって形成する。エッチングによって形成された露出表面の粗さは１μｍ以下である。
【００３８】
図５は、図３又は図４に示した測距センサの領域Ｖの拡大図である。
【００３９】
裏面入射型測距センサ１は、光入射面１ＢＫ及び光入射面１ＢＫとは逆側の表面１ＦＴを有する半導体基板１Ａ，１Ａ’と、表面１ＦＴ上において絶縁層１Ｅを介して設けられたフォトゲート電極ＰＧと、表面１ＦＴ上において絶縁層１Ｅを介しフォトゲート電極ＰＧに隣接して設けられた第１及び第２ゲート電極ＴＸ１，ＴＸ２とを備えている。
【００４０】
更に、裏面入射型測距センサ１は、表面１ＦＴ上において絶縁層１Ｅを介し第１及び第２ゲート電極ＴＸ１，ＴＸ２の外側に隣接して設けられた第３及び第４ゲート電極ＴＸ１’，ＴＸ２’を備えている。
【００４１】
第１ゲート電極ＴＸ１と第３ゲート電極ＴＸ１’との間のエピタキシャル層１Ａ’内の領域には、表面１ＦＴ側から高濃度のＮ型不純物が添加されており、一時的キャリアの蓄積領域ＣＤ１が形成されている。また、第２ゲート電極ＴＸ２と第４ゲート電極ＴＸ２’との間のエピタキシャル層１Ａ’内の領域には、表面１ＦＴ側から高濃度のＮ型不純物が添加されており、一時的キャリアの蓄積領域ＣＤ２が形成されている。
【００４２】
第３ゲート電極ＴＸ１’の外側のエピタキシャル層１Ａ’内の領域には、表面１ＦＴ側から高濃度のＮ型不純物が添加されており、Ｎ型の半導体領域ＦＤ１からなるフローティング・ディフュージョン領域が形成されている。第４ゲート電極ＴＸ２’の外側のエピタキシャル層１Ａ’内の領域には、表面１ＦＴ側から高濃度のＮ型不純物が添加されており、Ｎ型の半導体領域ＦＤ２からなるフローティング・ディフュージョン領域が形成されている。半導体領域ＦＤ１，ＦＤ２は、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’をそれぞれ含む電界効果トランジスタのドレインを構成しており、蓄積領域ＣＤ１，ＣＤ２はソースを構成している。
【００４３】
フォトゲート電極ＰＧの直下の半導体領域内で発生したキャリア（電子ｅ）は、第１及び第２ゲート電極ＴＸ１，ＴＸ２直下の領域に流れ込み、それぞれ一時的に蓄積領域ＣＤ１，ＣＤ２内に蓄積される。しかる後、電界効果トランジスタのゲート電極ＴＸ１’，ＴＸ２’に転送電圧を印加することにより、半導体領域ＦＤ１，ＦＤ２内に転送される。半導体領域ＦＤ１，ＦＤ２内に蓄積されたキャリアは、それぞれ電荷量Ｑ１，Ｑ２として読み出される。
【００４４】
本例の半導体基板１Ａ，１Ａ’はＳｉからなり、絶縁層１ＥはＳｉＯ２からなる。絶縁層１Ｅを厚くすることで、半導体基板内にフリンジング電界を形成することができる。フリンジング電界を形成するための好適な絶縁層１Ｅの厚みは、５０〜５０００ｎｍである。
【００４５】
なお、本例の半導体基板は、光入射面を有する基板本体１Ａと、ゲート電極側のエピタキシャル層１Ａ’とからなるが、エピタキシャル層は省略することも可能である。
【００４６】
半導体基板１Ａ，１Ａ’は、低不純物濃度のＰ型半導体基板からなる。蓄積領域ＣＤ１，ＣＤ２、半導体領域ＦＤ１，ＦＤ２は、それぞれ高不純物濃度のＮ型半導体からなり、エピタキシャル層１Ａ’内に形成されている。
【００４７】
蓄積領域ＣＤ１，ＣＤ２のフォトゲート電極ＰＧ側の部分は、半導体基板のエピタキシャル層１Ａ’における各ゲート電極ＴＸ１，ＴＸ２の直下の領域に近接又は接触している。第１及び第２半導体領域ＦＤ１，ＦＤ２のフォトゲート電極ＰＧ側の部分は、半導体基板のエピタキシャル層１Ａ’における各ゲート電極ＴＸ１’，ＴＸ２’の直下の領域に近接又は接触している。半導体基板１Ａ，１Ａ’の光入射面１ＢＫの側には、反射防止膜１Ｄが設けられている。半導体基板１Ａの露出面の表面粗さ、すなわち、表面凹凸の最大値と最小値の高さの差は１μｍ以下である。反射防止膜１Ｄの材料は、ＳｉＯ２またはＳｉＮ（窒化シリコン）である。
【００４８】
なお、ゲート電極ＴＸ１，ＴＸ２間の領域の直下領域は、半導体基板１Ａ，１Ａ’と同一の導電型であるＰ型であって、半導体基板１Ａ，１Ａ’の不純物濃度よりも、低い不純物濃度又は高い不純物濃度を有することとしてもよい。このような領域は、エピタキシャル成長法を用いるか、或いは不純物拡散法又はイオン注入法を用いて形成することができる。
【００４９】
配線基板１０は、Ｓｉからなる半導体基板１０Ａと、半導体基板１０Ａ上に形成された電荷排出配線１１ｈ、１５ｈ、信号読み出し配線１８ｈ、２１ｈを備えており、配線１１ｈ、１５ｈは、それぞれ、蓄積領域ＣＤ１、ＣＤ２に電気的に接続され、配線１８ｈ、２１ｈは、それぞれ、半導体領域ＦＤ１、ＦＤ２に電気的に接続されている。
【００５０】
領域ＣＤ１，ＣＤ２，ＦＤ１，ＦＤ２と、配線１１ｈ，１５ｈ，１８ｈ，２１ｈとの間には、それぞれ、コンタクト電極１１ａ，１５ａ，１８ａ，２１ａ、パッド電極１１ｂ、１５ｂ，１８ｂ，２１ｂ、バンプ１１ｃ，１５ｃ，１８ｃ，２１ｃ、パッド電極１１ｄ、１５ｄ、１８ｄ、２１ｄ、コンタクト電極１１ｅ，１５ｅ，１８ｅ，２１ｅ、中間電極１１ｆ、１５ｆ，１８ｆ，２１ｆ、コンタクト電極１１ｇ，１５ｇ，１８ｇ，２１ｇが介在している。
【００５１】
半導体基板１０Ａ上には、第１ゲート配線１２ｇ、第２ゲート配線１４ｇ，主ゲート配線１３ｇ、第３ゲート配線１９ｇ，第４ゲート配線２０ｇが設けられており、これらはそれぞれ、第１ゲート電極ＴＸ１、第２ゲート電極ＴＸ２、フォトゲート電極ＰＧ、第３ゲート電極ＴＸ１’、第４ゲート電極ＴＸ２’に電気的に接続されている。
【００５２】
ゲート電極ＴＸ１、ＴＸ２，ＰＧ，ＴＸ１’、ＴＸ２’と、ゲート配線１２ｇ，１４ｇ，１３ｇ，１９ｇ，２０ｇとの間には、それぞれ、コンタクト電極１２ａ、１４ａ，１３ａ，１９ａ，２０ａ、パッド電極１２ｂ、１４ｂ，１３ｂ，１９ｂ，２０ｂ、バンプ１２ｃ、１４ｃ，１３ｃ，１９ｃ，２０ｃ、パッド電極１２ｄ，１４ｄ，１３ｄ，１９ｄ，２０ｄ、コンタクト電極１２ｅ、１４ｅ，１３ｅ，１９ｅ，２０ｅ、中間電極１２ｆ，１４ｆ，１３ｆ，１９ｆ，２０ｆ、が介在している。
【００５３】
各コンタクト電極は、図示の如く、絶縁層１Ｆ，１０Ｂ，１０Ｃに設けられたコンタクトホール内に埋設されている。
【００５４】
接着領域ＡＤは、樹脂からなる接着層ＡＤ１と、裏面入射型測距センサ１の各電極を配線基板１０上の各種配線に接続するためのバンプ１１ｃ，１２ｃ，１３ｃ，１４ｃ，１５ｃ，１８ｃ，１９ｃ，２０ｃ，２１ｃを備えている。
【００５５】
この測距装置では、裏面入射型の測距センサ１の表面１ＦＴを、絶縁層１Ｅ及び各種電極及び接着領域ＡＤを介して、配線基板１０のマウント面Ｍ上に固定し、第１ゲート電極ＴＸ１、第２ゲート電極ＴＸ２、フォトゲート電極ＰＧ、第３ゲート電極ＴＸ１’、第４ゲート電極ＴＸ２’、各Ｎ型の半導体領域ＣＤ１，ＣＤ２，ＦＤ１，ＦＤ２を、配線基板１０上の配線にバンプを介して接続している。この測距装置では、裏面入射型の測距センサ１を配線基板１０上にマウントすると、各配線を介して、上記信号をそれぞれの電極に与えることができ、装置が小型化されている。
【００５６】
なお、配線基板１０のマウント面Ｍ上には、黒色樹脂からなる光吸収層ＳＨが形成されており、裏面入射型測距センサ１を透過した光の配線基板１０への入射を抑制すると共に、配線基板１０上の配線によって反射された光が、裏面入射型測距センサ１に逆戻りしてクロストークを引き起こすのを防止している。また、上述の各種電極又は配線はアルミニウム又はポリシリコンからなる。裏面入射型測距センサ１におけるＳｉからなる半導体基板の厚みｔ１は１０〜１００μｍであり、好適には１５〜５０μｍであり、本例では２０μｍである。
【００５７】
この裏面入射型測距センサ１では、投光用の光の入射に応答して半導体深部で発生したキャリアを、光入射面１ＢＫとは逆側のキャリア発生位置近傍に設けられたポテンシャル井戸に引き込み、高速で正確な測距を可能としている。
【００５８】
半導体基板１Ａ，１Ａ’の光入射面（裏面）１ＢＫから入射した対象物からのパルス光ＬＤは、半導体基板１Ａ，１Ａ’の表面側のフォトゲート電極ＰＧの直下領域（光感応領域）まで至る。パルス光の入射に伴って半導体基板１Ａ，１Ａ’内で発生したキャリアは、この光感応領域から、これに隣接する第１及び第２ゲート電極ＴＸ１，ＴＸ２直下の領域に振り分けられる。すなわち、第１及び第２ゲート電極ＴＸ１，ＴＸ２に光源の駆動信号ＳＰに同期した検出用ゲート信号ＳＬ，ＳＲを、配線基板１０を介して、交互に与えると、光感応領域及びその近傍の半導体領域内で発生したキャリアが、それぞれ第１及び第２ゲート電極ＴＸ１，ＴＸ２直下の領域に流れ、これらから蓄積領域ＣＤ１，ＣＤ２に流れ込む。
【００５９】
蓄積領域ＣＤ１，ＣＤ２に蓄積されたキャリアは、第３及び第４ゲート電極に、転送電圧を印加することで、半導体領域ＦＤ１，ＦＤ２にそれぞれ転送される。
【００６０】
第１半導体領域ＦＤ１又は第２半導体領域ＦＤ２内に蓄積されるキャリアの電荷量Ｑ１，Ｑ２の全体電荷量（Ｑ１＋Ｑ２）に対する比率は、駆動信号ＳＰを光源に与えることによって出射された出射パルス光と、対象物Ｈによって出射パルス光が反射されることによって戻ってきた検出パルス光の位相差に対応する。
【００６１】
ゲート電極ＴＸ１，ＴＸ２への駆動信号（検出用ゲート信号ＳＬ，ＳＲ）の周波数を増加させることで、この電荷の振り分け速度を増加させても、近赤外光の入射に応じて発生したキャリアの発生領域は、半導体基板１Ａの光入射面１ＢＫよりも、逆側の表面１ＦＴに近いため、多くのキャリアは光感応領域から蓄積領域ＣＤ１，ＣＤ２に流れ込み、これらの領域から、半導体領域ＦＤ１，ＦＤ２にキャリアが転送され、配線基板１０の配線１８ｈ、２１ｈを介して、蓄積電荷Ｑ１，Ｑ２を読み出すことができる。また、近赤外よりも短い波長の光は、半導体基板１Ａ，１Ａ’の光入射面１ＢＫ側の領域において除去される傾向があるため、光入射面側に可視光カットフィルタを設けずとも、測距用の検出パルス光の検出精度を向上させることができる。
【００６２】
フローティング・ディフュージョン領域としてのＮ型の半導体領域ＦＤ１，ＦＤ２は、蓄積された電荷の読み出し後にリセットされる。半導体領域ＦＤ１，ＦＤ２に正電位を与えると、半導体領域ＦＤ１，ＦＤ２がリセットされる。また、蓄積領域ＣＤ１，ＣＤ２に残留したキャリアも、転送電圧の印加後に、配線１１ｈ、１５ｈを介して外部に排出される。
【００６３】
なお、各半導体領域の厚さ／不純物濃度は以下の通りである。
・基板本体１Ａ：厚さ１０〜１００μｍ／不純物濃度１×１０１２〜１０１９ｃｍ−３
・エピタキシャル層１Ａ’：厚さ１〜５μｍ／不純物濃度１×１０１２〜１０１５ｃｍ−３
・半導体領域ＦＤ１，ＦＤ２：厚さ０．１〜０．４μｍ／不純物濃度１×１０１８〜１０２０ｃｍ−３
・蓄積領域ＣＤ１，ＣＤ２：厚さ０．１〜０．４μｍ／不純物濃度１×１０１８〜１０２０ｃｍ−３
【００６４】
なお、本例の半導体基板の厚さは２０μｍ、不純物濃度は１×１０１２ｃｍ−３、領域ＦＤ１，ＦＤ２，ＣＤ１，ＣＤ２の不純物濃度は１×１０１９ｃｍ−３とする。
【００６５】
なお、半導体基板１Ａ、１Ａ’には、バックゲート又は貫通電極などを介してグランド電位などの基準電位が与えられる。
【００６６】
図６は、バックゲート近傍の断面図である。
【００６７】
すなわち、上述の裏面入射型測距センサ１の半導体基板１Ａ，１Ａ’の電位を基準電位に固定するため、本実施形態に係る測距センサは、Ｐ型のエピタキシャル層１Ａ’内に、高濃度不純物を含有するＰ型のバックゲート半導体領域ＢＧを備えている。信号読み出し回路の設けられた配線基板１０の半導体基板１０Ａ上にはグランド配線１６ｈが設けられている。バックゲート半導体領域ＢＧと、グランド配線１６ｈとの間には、コンタクト電極１６ａ、パッド電極１６ｂ、バンプ１６ｃ、パッド電極１６ｄ、コンタクト電極１６ｅ、中間電極１６ｆ、コンタクト電極１６ｇが介在しており、これらを電気的に接続している。
【００６８】
図７は貫通電極近傍の断面図である。
【００６９】
上述の裏面入射型測距センサ１の半導体基板１Ａの電位を基準電位に固定するため、バックゲート電極の代わりに、基板内に埋設されたＰ型の拡散領域Ｗ４などのＰ型半導体層を有し、これに電気的に接続された貫通電極１７ｘを備えることとしてもよい。配線基板１０の半導体基板１０Ａ上にはグランド配線１７ｈが設けられている。貫通電極１７ｘと、グランド配線１７ｈとの間には、コンタクト電極１７ａ、パッド電極１７ｂ、バンプ１７ｃ、パッド電極１７ｄ、コンタクト電極１７ｅ、中間電極１７ｆ、コンタクト電極１７ｇが介在しており、これらを電気的に接続している。
【００７０】
図８は、実施形態に係るキャリア蓄積動作を説明するための基板表面近傍のポテンシャル図である。
【００７１】
このポテンシャル図では、下向きがポテンシャルの正方向である。光入射時において、フォトゲート電極ＰＧの直下の領域（光感応領域）のポテンシャルφＰＧは、無バイアス時における隣接するゲート電極直下の領域のポテンシャル（φＴＸ２）を基準電位とすると、この基板電位よりも高く設定されている。この光感応領域のポテンシャルφＰＧはポテンシャルφＴＸ２よりも高くなり、この領域のポテンシャル図は図面の下向きに凹んだ形状となる。
【００７２】
蓄積領域ＣＤ１，ＣＤ２では、Ｎ型の不純物が添加されているため、正方向にポテンシャルが凹んでおり、ゲート電極ＴＸ１に高電位を与えると、光感応領域のポテンシャルφＰＧは一方の蓄積領域ＣＤ１の方向のみに傾斜する。
【００７３】
なお、同図には、ゲート電極ＴＸ１の直下の領域のポテンシャルφＴＸ１、ゲート電極ＴＸ２の直下の領域のポテンシャルφＴＸ２、フォトゲート電極ＰＧ直下の光感応領域のポテンシャルφＰＧ、蓄積領域ＣＤ１のポテンシャルφＣＤ１、蓄積領域ＣＤ２のポテンシャルφＣＤ２、半導体領域ＦＤ１のポテンシャルφＦＤ１、半導体領域ＦＤ２のポテンシャルφＦＤ２が示されている。
【００７４】
検出用ゲート信号ＳＬの高電位が、ゲート電極ＴＸ１に入力されると、光感応領域の近傍で発生したキャリア（電子ｅ）は、ポテンシャル勾配にしたがって、ゲート電極ＴＸ１の直下の領域を介して、蓄積領域ＣＤ１のポテンシャル井戸内に蓄積され、このポテンシャル井戸内には電荷量Ｑ１＋外光成分に対応した電荷量ΔＱが蓄積されることとなる。なお、便宜上、複数回のパルス照射によってそれぞれ発生したキャリアの電荷量もＱ１，Ｑ２で示すこととする。
【００７５】
図９はキャリア蓄積動作を説明するための基板表面近傍のポテンシャル図である。
【００７６】
光入射時において、光感応領域のポテンシャルφＰＧは、隣接するゲート電極ＴＸ１の直下の領域のポテンシャルφＴＸ１よりも若干高く設定される。
【００７７】
検出用ゲート信号ＳＬに続いて、検出用ゲート信号ＳＲの高電位が、ゲート電極ＴＸ２に入力されると、光感応領域内で発生したキャリア（電子ｅ）は、ポテンシャル勾配にしたがって、ゲート電極ＴＸ２の直下の領域を介して、蓄積領域ＣＤ２のポテンシャル井戸内に蓄積され、このポテンシャル井戸内には電荷量Ｑ２＋外光成分に対応した電荷量ΔＱが蓄積されることとなる。
【００７８】
検出用ゲート信号ＳＬ、検出用ゲート信号ＳＲの高電位をそれぞれゲート電極ＴＸ１，ＴＸ２に交互に複数回印加した後、外光に対応して発生したキャリアが、蓄積領域ＣＤ１，ＣＤ２内に残留するように、ポテンシャルφＴＸ１’，φＴＸ２’の電子に対する障壁高さを低下させる。すなわち、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’に高電位を与えると、蓄積領域ＣＤ１，ＣＤ２内に蓄積されたキャリアのうち、外光成分に対応した電荷量ΔＱがポテンシャル障壁（φＴＸ１’，φＴＸ２’）を超えられず、パルス光の入射に対応して発生した電荷量Ｑ１，Ｑ２のキャリアのみが、それぞれポテンシャルφＦＤ１，φＦＤ２内に転送される。
【００７９】
上述のように、第３ゲート電極ＴＸ１’、第４ゲート電極ＴＸ２’に、外光成分の電荷量がポテンシャルφＣＤ１，φＣＤ２内に残留する大きさの転送電圧を印加することにより、外光成分が除去された信号を半導体領域ＦＤ１、ＦＤ２から読み出すことができる。上述のように、各ポテンシャル井戸に蓄積された電荷Ｑ１，Ｑ２は、配線基板１０に設けられた読み出し配線１８ｈ、２１ｈ（図５参照）を介して外部に読み出される。
【００８０】
上述のように、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）に蓄積されたキャリアは、第３及び第４ポテンシャル井戸（φＦＤ１，φＦＤ２）との間の障壁（φＴＸ１’，φＴＸ２’）高さが小さくなると、第３及び第４ポテンシャル井戸（φＦＤ１，φＦＤ２）内にそれぞれ流れ込む。この障壁（φＴＸ１’，φＴＸ２’）の高さは、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’に印加される転送電圧の大きさに依存する。大きな転送電圧を印加すれば、障壁高さは小さくなり、多くのキャリアが、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）内から、第３及び第４ポテンシャル井戸（φＦＤ１，φＦＤ２）内に流れ込む。
【００８１】
外光の入射に応じて発生するキャリアの電荷量と等しい電荷量のキャリアが、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）内に残留するように、障壁（φＴＸ１’，φＴＸ２’）の高さを設定すれば、転送時において、外光成分が除去されたキャリアが、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）内から第３及び第４ポテンシャル井戸（φＦＤ１，φＦＤ２）内に流入する。第１及び第２ゲート電極ＴＸ１，ＴＸ２には、交互に電圧を印加することで、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）内にキャリアを蓄積している。これらのポテンシャル井戸の蓄積されたキャリアのうち、外光成分が除去された電荷量のキャリアが、第３及び第４ポテンシャル井戸（φＦＤ１，φＦＤ２）内に流れ込み、読み出される。
【００８２】
転送時において、図１２、図１３に示した検出手段（光検出素子ＰＤ）により検出された外光の強度が高いほど、転送電圧の大きさを小さくすると、障壁高さ（φＴＸ１’，φＴＸ２’）が高くなり、より多くの電荷量のキャリアが、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）内に残留する。すなわち、外光の強度が高いほど、多くのキャリアが残留し、最終的に読み出されるキャリアから除去される。
【００８３】
また、ゲート電極ＰＧ，ＴＸ１，ＴＸ２，ＴＸ１’，ＴＸ２’を金属とするか、又はポリシリコンとしてその光入射面側に金属膜を形成することとすると、この金属によって半導体基板を一度透過した光が反射されるため、光の利用効率を上げることができる。
【００８４】
また、半導体基板の光入射面側に可視帯域カットフィルタを蒸着してもよい。また、上述の測距センサは光源を含めてモジュール化することもできる。
【００８５】
図１０は、上述の実施形態に係る測距センサをゲート電極側からみた測距センサの平面図である。なお、絶縁層は省略して示す。
【００８６】
この測距センサでは、１つの画素Ｐ（ｍ，ｎ）内において、フォトゲート電極ＰＧに隣接してゲート電極ＴＸ１，ＴＸ２が配置されている。ゲート電極ＴＸ１，ＴＸ２と、ゲート電極ＴＸ１’，ＴＸ２’との間には、それぞれ蓄積領域ＣＤ１，ＣＤ２が位置している。蓄積領域ＣＤ１，ＣＤ２の外側には、半導体領域ＦＤ１，ＦＤ２が位置している。蓄積領域ＣＤ１,ＣＤ２は、電荷排出ゲート電極ＴＢＤ１，ＴＢＤ２をゲートとする電界効果トランジスタのソースを構成しており、排出領域ＣＤ１’，ＣＤ２’はドレインを構成している。電荷排出ゲート電極ＴＢＤ１，ＴＢＤ２に転送電圧を印加すると、蓄積領域ＣＤ１，ＣＤ２内に蓄積されたキャリアが、排出領域ＣＤ１’、ＣＤ２’にそれぞれ転送され、外部に排出される。なお、１つの画素内には、必要に応じて、ゲート電極（ＲＧ１，ＲＧ２）を有し、蓄積領域ＣＤ１，ＣＤ２に接続されたリセット用トランジスタを形成することとしてもよい。
【００８７】
図１１は、キャリアの読み出し回路を示す回路図である。
【００８８】
上述の裏面入射型測距センサでは、測距センサはバンプを介して配線基板にマウントしている。この場合、画素Ｐ（ｍ，ｎ）に接続されるキャリア読み出し用のトランジスタは、配線基板側に設けられており、測距センサ単体内に含まれる素子数が低減されている。なお、後述のように、測距センサを表面入射型とし、同一半導体基板上にキャリア読み出し用のトランジスタを配置することも可能であるが、この場合には、測距センサの半導体基板内にトランジスタを形成することになるので、単一の画素（Ｐ’（ｍ，ｎ）として点線で示す）内に含まれる素子数が多くなる。換言すれば、裏面入射型測距センサの方が、表面入射型測距センサよりも、画素面積が同一であれば、その光感応領域の面積を大きくすることができる。
【００８９】
なお、同図において、ゲート電極ＴＸ１，ＴＸ２，ＰＧ，ＴＸ１’，ＴＸ２’，ＴＢＤ１，ＴＢＤ２，ＲＧ１、ＲＧ２は、電界効果トランジスタのゲート電極を構成するものであり、説明の簡略化のため、これらの電界効果トランジスタは、対応するゲート電極（ＴＸ１，ＴＸ２，ＰＧ，ＴＸ１’，ＴＸ２’，ＴＢＤ１，ＴＢＤ２，ＲＧ１、ＲＧ２）と同一符号を用いて示すこととする。
【００９０】
フォトゲート電極ＰＧの直下の光感応領域において発生したキャリアは、ゲート電極ＴＸ１に高電位が印加されている場合には、電界効果トランジスタ（ＴＸ１）はＯＮしており（電界効果トランジスタ（ＴＸ２）はＯＦＦ）、この電界効果トランジスタ（ＴＸ１）を介して蓄積領域ＣＤ１によって構成されるポテンシャル井戸に流れ込む。
【００９１】
一方、フォトゲート電極ＰＧの直下の光感応領域において発生したキャリアは、ゲート電極ＴＸ２に高電位が印加されている場合には、電界効果トランジスタ（ＴＸ２）はＯＮしており（電界効果トランジスタ（ＴＸ１）はＯＦＦ）、この電界効果トランジスタ（ＴＸ２）を介して蓄積領域ＣＤ２によって構成されるポテンシャル井戸に流れ込む。
【００９２】
このような蓄積は交互に複数回行われる。
【００９３】
蓄積領域ＣＤ１，ＣＤ２に蓄積されたキャリア（電荷）は、転送用のトランジスタ（ＴＸ１’，ＴＸ２’）をＯＮさせることにより、半導体領域ＦＤ１，ＦＤ２に転送され、それぞれ、電界効果トランジスタＱＦＤ１のゲート電極（読み出し配線１８ｈ：図５参照）、電界効果トランジスタＱＦＤ２のゲート電極（読み出し配線２１ｈ：図５参照）、に入力される。
【００９４】
電界効果トランジスタＱＦＤ１，ＱＦＤ２のゲート電極に入力された電位に応じて、電源電位Ｖ＋と選択トランジスタＳＥＬ１、ＳＥＬ２のソースが接続され、選択トランジスタＳＥＬ１，ＳＥＬ２のゲート電極に、ハイレベルの読み出し電位が与えられると、垂直読み出し配線ＬＬ、ＲＬを介して、サンプルホールド回路Ｓ／Ｈ（１），Ｓ／Ｈ（２）に、半導体領域ＦＤ１，ＦＤ２に蓄積されたキャリアの電荷量に応じた電荷がホールドされる。サンプルホールド回路Ｓ／Ｈ（１），Ｓ／Ｈ（２）に蓄積された電荷は、水平シフトレジスタからの水平読み出し信号がスイッチＳＷ１，ＳＷ２に入力されることにより、水平読み出しラインＨ１、Ｈ２に出力される。
【００９５】
電荷の読み出しが終了すると、リセットゲート電極ＲＧ１，ＲＧ２に高電位が与えられ、電界効果トランジスタ（ＲＧ１，ＲＧ２）がＯＮし、電源電位Ｖ＋＋に接続されたリセットドレイン領域ＲＤ１、ＲＤ２と、蓄積領域ＣＤ１，ＣＤ２が接続され、蓄積領域ＣＤ１．ＣＤ２がリセットされる。このときトランジスタ（ＴＸ１’，ＴＸ２’）をＯＮしておけば、フローティング・ディフュージョン領域としての半導体領域ＦＤ１，ＦＤ２もリセットされる。なお、半導体領域内に電子が蓄積されると、負電荷の増加に伴ってその電位が低下する。
【００９６】
なお、サンプルホールド回路Ｓ／Ｈ（１），Ｓ／Ｈ（２）が、選択トランジスタＳＥＬ１、ＳＥＬ２のドレインからの電荷を、上記リセット時と、電荷蓄積終了時においてサンプリングする。すなわち、リセット時の半導体領域ＦＤ１，ＦＤ２の電位と、電荷蓄積後の半導体領域ＦＤ１．ＦＤ２の電位の双方をサンプルホールド回路Ｓ／Ｈ（１）、Ｓ／Ｈ（２）においてホールドすることで、これらの電位の差分を半導体領域ＦＤ１、ＦＤ２に蓄積された電荷量として検出し、その差分を蓄積電荷量Ｑ１，Ｑ２として、スイッチＳＷ１、ＳＷ２を介して水平読み出しラインＨ１、Ｈ２に出力することができる。なお、キャリア転送後に蓄積領域ＣＤ１，ＣＤ２内に残留したキャリアは、その後、トランジスタ（ＴＢＤ１，ＴＢＤ２）をＯＮすることで、外部に排出することができる。
【００９７】
以上のようにして、水平読み出しラインＨ１には電荷量Ｑ１が、水平読み出しラインＨ２には電荷量Ｑ２が入力され、外部に出力される。
【００９８】
図１２は、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’への転送電圧の印加回路の回路図である。
【００９９】
上述の測距センサは、フォトダイオードなどの光検出素子ＰＤを備えている。光検出素子ＰＤは、外光強度を検出するものであって、出力側に反転回路ＩＮＶ及びスイッチＳＷＸが設けられており、外光の強度が高いほど、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’に印加される転送電圧の大きさは小さくなり、すなわち、キャリア転送時のポテンシャル障壁が高く、外光に対応するキャリア分が、蓄積領域内に残留するようになっている。転送電圧はスイッチＳＷＸをＯＮすることで、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’に印加される。
【０１００】
制御回路ＣＯＮＴには、光検出素子ＰＤの出力が入力されている。光検出素子ＰＤによって検出された外光の強度が高いほど、制御回路ＣＯＮＴは、単位時間当りにスイッチＳＷＸがＯＮする回数を増加させる。
【０１０１】
図１３は、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’への転送電圧の印加回路の回路図である。
【０１０２】
光検出素子ＰＤの出力は、制御回路ＣＯＮＴに入力され、制御回路ＣＯＮＴは入力された光検出素子ＰＤの出力に応じて、転送電圧印加回路ＴＶＡから出力される上記転送電圧を制御する。転送電圧は、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’に入力される。制御回路ＣＯＮＴは、光検出素子ＰＤにおいて検出された外光強度が高いほど、第３及び第４ゲート電極ＴＸ１’，ＴＸ２’に印加される転送電圧の大きさが小さくなるように、転送電圧印加回路ＴＶＡを制御する。
【０１０３】
また、光検出素子ＰＤによって検出された外光の強度が高いほど、制御回路ＣＯＮＴは、単位時間当りに転送電圧を印加する回数を増加させる。
【０１０４】
以上のように、上記測距装置は、単位期間ＴＦの終期以降に第３及び第４ポテンシャルφＴＸ１’，φＴＸ２’の井戸内に累積的に蓄積された電荷をそれぞれ読み出すが、外光を検出する光検出素子（検出手段）ＰＤを備えている。この光検出素子ＰＤとして、自身の画素の出力、すなわち、上述の蓄積領域ＣＤ１，ＣＤ２から排出されたキャリアを用いることもできる。
【０１０５】
また、上記測距装置は、転送電圧の印加を行う転送電圧印加手段（ＴＶＡ，ＳＷＸ）と、検出手段により検出された外光の強度が高いほど、転送電圧の大きさを小さくし、且つ、単位期間ＴＦ当りの転送電圧印加回数Ｎを多くするように転送電圧印加手段（ＴＶＡ，ＳＷＸ）を制御する制御手段ＣＯＮＴを備えている。
【０１０６】
以上のように、上述の実施形態に係る測距装置は、変調した光を対象物Ｈに向けて出射する光源３と、半導体基板１Ａ，１Ａ’に設けられた第１及び第２ゲート電極ＴＸ１，ＴＸ２に交互に電圧を印加することで、入射光に応じて発生したキャリアを、交互に蓄積する第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）と、第１及び第２ポテンシャル井戸（φＣＤ１，φＣＤ２）にそれぞれ隣接した第３及び第４ポテンシャル井戸（φＣＤ３，φＣＤ４）と、転送電圧が印加されることによって、第１ポテンシャル井戸（φＣＤ１）と第３ポテンシャル井戸（φＦＤ１）との間のキャリアに対する障壁（φＴＸ１’）高さを所定値に設定する第３ゲート電極ＴＸ１’、転送電圧が印加されることによって、第２ポテンシャル井戸（φＣＤ２）と第４ポテンシャル井戸（φＦＤ２）との間のキャリアに対する障壁（φＴＸ２’）高さを所定値に設定する第４ゲート電極ＴＸ２’とを備え、単位期間（ＴＦ）の終期以降に第３及び第４ポテンシャル井戸（φＦＤ１，φＦＤ２）内に累積的に蓄積された電荷をそれぞれ読み出す測距装置であって、外光を検出する検出手段（ＰＤ）と、転送電圧の印加を行う転送電圧印加手段（ＴＶＡ，ＳＷＸ）と、検出手段（ＰＤ）により検出された外光の強度が高いほど、転送電圧の大きさを小さくし、且つ、単位期間（ＴＦ）当りの転送電圧印加回数を多くするように転送電圧印加手段（ＴＶＡ，ＳＷＸ）を制御する制御手段ＣＯＮＴ
とを備えている。
【０１０７】
単位期間ＴＦ当りの転送電圧印加回数Ｎは、外光の強度が高いほど、多くなる。すなわち、外光が強ければ、単位期間ＴＦ当りのキャリアの転送回数が増加し、第１及び第２ポテンシャルφＴＸ１，φＴＸ２の井戸内に蓄積されるキャリアが飽和する前に、転送が行われる。外光が弱ければ、単位期間ＴＦ当りのキャリアの転送回数が減少し、余分な転送を行わないことで、単位時間ＴＦ当たりの蓄積電荷量を増加させ、短い検出時間において検出精度を向上させることができる。
【０１０８】
この単位期間ＴＦは、外光の強度に依存しないため、単位期間ＴＦの終期以降に第３及び第４ポテンシャルφＴＸ１’，φＴＸ２’の井戸内に蓄積されたキャリアを、周期的に読み出せばよく、読み出しには格別の制御を必要としない。すなわち、実施形態に係る測距装置によれば、簡単な構成で距離検出を行うことができる。
【０１０９】
また、上述の測距装置は、図５に示したように、光の入射面１ＢＫとは逆側に第１、第２、第３及び第４ゲート電極ＴＸ１，ＴＸ２，ＴＸ１’，ＴＸ２’を設けており、この測距装置は、裏面入射型測距センサを構成することとなり、半導体基板の光入射面１ＢＫとは逆側の領域で発生したキャリアを効率的に収集することができるようになり、高精度の測距を行うことが可能となる。
【０１１０】
図１４〜図１６は、電荷読み出しのタイミングチャートである。
【０１１１】
単位期間ＴＦは、時刻ｔ１〜ｔ２４までの期間で与えられている。パルス駆動信号ＳＰと検出用ゲート信号ＳＬは同位相であり、パルス駆動信号ＳＰと検出用ゲート信号ＳＲは逆位相である。キャリアの振り分け開始前に、時刻ｔ１〜ｔ２まで、検出用ゲート信号ＳＬ、ＳＲ、外光蓄積信号ＴＮ、キャリア排出信号ＳＥＸはハイレベルであり、蓄積領域ＣＤ１，ＣＤ２内に蓄積されたキャリアは外部に排出され、光検出素子ＰＤの出力が外光として蓄積される。なお、蓄積領域ＣＤ１，ＣＤ２から排出されたキャリアを外光として用いることもできる。時刻ｔ１〜ｔ２までは、転送電圧（転送信号）ＳＴはローレベルであり、蓄積領域ＣＤ１，ＣＤ２から半導体領域ＦＤ１，ＦＤ２へのキャリア転送は行われない。
【０１１２】
単位期間ＴＦ内において、Ｎ＝４回のキャリア転送を行う場合（図１６）の、最初のキャリア転送が終了するまでの期間を所定期間ＴＦ’とする。単位期間ＴＦは、所定期間ＴＦ’のＸ（＝Ｎ）倍に相当する。なお、図１６では、キャリアの振り分け期間ＴＭの半分の期間（ＴＭ／２）を外光蓄積期間としている。これにより、キャリア振り分け期間ＴＭ内に一方の蓄積領域内に蓄積されたキャリアと同じ量のキャリアが光検出素子で発生することになるため、転送電圧のレベル調整を外光に比例して行うことが容易となる。
【０１１３】
なお、図１４におけるキャリア振り分け期間は時刻ｔ３〜ｔ２２までであり、外光蓄積期間は例えばこの期間の半分（ＴＭ／２）に設定される。また、図１５におけるキャリア振り分け期間は時刻ｔ３〜ｔ１０までであり、外光蓄積期間は例えばこの期間の半分（ＴＭ／２）に設定される。
【０１１４】
図１４のようにＮ＝１回のキャリア転送を行う場合、キャリア振り分け終了後の時刻ｔ２３〜ｔ２４において、転送信号ＳＴがハイレベルとなり、蓄積領域ＣＤ１，ＣＤ２内に蓄積されたキャリアが、半導体領域ＦＤ１，ＦＤ２内に転送され、その後、キャリア排出信号ＳＥＸが時刻ｔ２３〜ｔ２４においてハイレベルとなることにより、蓄積領域ＣＤ１，ＣＤ２内に残留したキャリアが外部に排出され、その後、蓄積領域ＣＤ１，ＣＤ２及び半導体領域ＦＤ１，ＦＤ２のリセットが行われる。キャリア転送直後の半導体領域ＦＤ１，ＦＤ２の電位と、リセット時の電位をサンプルホールドすれば、半導体領域ＦＤ１，ＦＤ２内に蓄積された電荷量を検出することができる。
【０１１５】
図１５のようにＮ＝２回のキャリア転送を行う場合、それぞれのキャリア振り分け終了後の時刻ｔ１１〜ｔ１２、ｔ２３〜ｔ２４において、転送信号ＳＴがハイレベルとなり、蓄積領域ＣＤ１，ＣＤ２内に蓄積されたキャリアが、半導体領域ＦＤ１，ＦＤ２内に転送され、その後、キャリア排出信号ＳＥＸが時刻ｔ１３〜ｔ１４、ｔ２５〜ｔ２６においてハイレベルとなることにより、蓄積領域ＣＤ１，ＣＤ２内に残留したキャリアが外部に排出され、単位期間直後のキャリア排出後、蓄積領域ＣＤ１，ＣＤ２及び半導体領域ＦＤ１，ＦＤ２のリセットが行われる。キャリア転送直後の半導体領域ＦＤ１，ＦＤ２の電位と、リセット時の電位をサンプルホールドすれば、半導体領域ＦＤ１，ＦＤ２内に蓄積された電荷量を検出することができる。
【０１１６】
図１６のようにＮ＝４回のキャリア転送を行う場合、それぞれのキャリア振り分け終了後の時刻ｔ５〜ｔ６、ｔ１１〜ｔ１２、ｔ１７〜ｔ１８、ｔ２３〜ｔ２４において、転送信号ＳＴがハイレベルとなり、蓄積領域ＣＤ１，ＣＤ２内に蓄積されたキャリアが、半導体領域ＦＤ１，ＦＤ２内に転送され、その後、キャリア排出信号ＳＥＸが時刻ｔ７〜ｔ８、ｔ１３〜ｔ１４、ｔ１９〜ｔ２０、ｔ２５〜ｔ２６においてハイレベルとなることにより、蓄積領域ＣＤ１，ＣＤ２内に残留したキャリアが外部に排出され、単位期間直後のキャリア排出後、蓄積領域ＣＤ１，ＣＤ２及び半導体領域ＦＤ１，ＦＤ２のリセットが行われる。単位期間最後のキャリア転送直後の半導体領域ＦＤ１，ＦＤ２の電位と、リセット時の電位をサンプルホールドすれば、半導体領域ＦＤ１，ＦＤ２内に蓄積された電荷量を検出することができる。
【０１１７】
上述の制御によれば、単位期間ＴＦ当りの転送電圧印加回数は、外光の強度が高いほど、多くなる。すなわち、外光が強ければ、単位期間ＴＦ当りの転送回数Ｎが増加し、第１及び第２ポテンシャルφＣＤ１，φＣＤ２の井戸内に蓄積されるキャリアが飽和する前に、転送が行われる。外光が弱ければ、単位期間ＴＦ当りの転送回数Ｎが減少し、余分な転送を行わないことで、単位時間ＴＦ当たりの蓄積電荷量を増加させ、短い検出時間において検出精度を向上させることができる。すなわち、図１４では、１回のキャリア転送しか行わないため、図１５及び図１６の制御よりも、単位期間ＴＦ当りに多くのキャリアを蓄積することができる。図１５は２回のキャリア転送しか行わないため、図１６の制御よりも、単位期間ＴＦ当りに多くのキャリアを蓄積することができる。また、転送回数を減らすことで、転送ノイズを低減することででき、また、ポテンシャルを飽和させずにキャリアの積分回数を増やすことで、光源のパワーを低減させることができる。
【０１１８】
以上、説明したように、上述の測距装置では、蓄積時間と転送期間（外光キャンセル期間）を１サイクルとして、蓄積電荷を読み出すまでの所定の期間（１フレーム）内の最初に照射光をモニタし、モニタした光量に応じて１フレーム内で１サイクルの繰り返し回数を決定し、１フレームの最後に蓄積した電荷を読み出すこととした。
【０１１９】
転送回数（外光キャンセル回数）が４回の場合、１０，０００回の電荷振り分けを実施したとする。また、外光蓄積期間はＴＭ／２期間、外光キャンセル期間をＴＭ／２期間と割り当てたとする。この場合、外光蓄積期間に相当する分だけ、電荷振り分け回数が少なくなる。例えば、外光キャンセル回数４回では４００００回、外光キャンセル回数２回では６００００回、外光キャンセル回数１回では７０，０００回、外光キャンセルしない場合には８００００回の電荷振り分けを行うことができる。
【０１２０】
外光が非常に少ない場合は、図１４のように、全蓄積時間を電荷振り分け期間に割り当て、外光が飽和を超える場合は、その光強度に応じて適応的に外光キャンセル回数を、図１５、図１６のように、変更することで飽和を避けながら外光をキャンセルすることができる。蓄積時間が異なると蓄積する信号量の絶対値が変化するが、上記の測距原理では変調信号の差分を距離測定に用いているため、信号量の絶対値の影響は少なくなる。
【０１２１】
また、外光が強い場合でも、外光キャンセル機能を用いながら、所定期間ＴＦ’内の信号分のみを画素内のポテンシャル井戸（メモリ）に蓄積させておき、単位期間（フレーム）の最後で信号を読み出すことができている。これにより、外光が強い（すなわち露光時間が短い）場合でも、高Ｓ／Ｎ信号を取得することができる。
【０１２２】
次に、上記構造の表面入射型の測距センサへの適用例について説明する。なお、回路構造は、裏面入射型測距センサにも適用することができる。
【０１２３】
図１７は、表面入射型の測距センサ１の平面図である。
【０１２４】
測距センサ１は、二次元状に配列した複数の画素Ｐ（ｍ，ｎ）からなる撮像領域１Ｂを有する半導体基板１Ａを備えている。なお、各画素Ｐ（ｍ，ｎ）は、図１１に示した画素Ｐ’（ｍ，ｎ）と同一の回路構造を有している。各画素Ｐ（ｍ，ｎ）からは、上述の距離情報を有する信号ｄ’（ｍ，ｎ）として２つの電荷量（Ｑ１，Ｑ２）が出力される。各画素Ｐ（ｍ，ｎ）は微小測距センサとして対象物Ｈまでの距離に応じた信号ｄ’（ｍ，ｎ）を出力するので、対象物Ｈからの反射光を、撮像領域１Ｂに結像すれば、対象物Ｈ上の各点までの距離情報の集合体としての対象物の距離画像を得ることができる。
【０１２５】
半導体基板１Ａ上には、図１１に示したサンプルホールド回路Ｓ／Ｈを各画素列毎に有してなるサンプルホールド回路群ＳＨＧを備えており、各サンプルホールド回路Ｓ／Ｈは図１１に示したスイッチＳＷ１，ＳＷ２を各画素列ごとに有する読み出しスイッチ群ＲＳを介して、水平読み出しラインＨ１，Ｈ２に接続されている。水平読み出しラインＨ１，Ｈ２はアンプＡＰに入力されている。読み出しスイッチ群ＲＳの各スイッチは、半導体基板１Ａ上（又はその近傍）に形成された水平シフトレジスタＨＳからの水平読み出し信号によってＯＮ／ＯＦＦする。
【０１２６】
半導体基板１Ａ上（又はその近傍）には、垂直シフトレジスタＶＳが形成されており、図１１のトランジスタＳＥＬ１（ＳＥＬ２）に与えられる選択信号ＳＳＥＬ（ｉ），ＳＳＥＬ（ｉ＋１）・・・を各画素行毎に、各画素行のトランジスタＳＥＬ１（ＳＥＬ２）（図１１参照）のゲート電極に順次与える。なお、図１１のリセットゲート電極ＲＧ１，ＲＧ２へ印加されるリセット信号も垂直シフトレジスタＶＳから与えられる。
【０１２７】
水平シフトレジスタＨＳ及び垂直シフトレジスタＶＳには、タイミング発生回路ＴＧからの基準クロック信号が入力されており、水平シフトレジスタＨＳ及び垂直シフトレジスタＶＳは、基準クロック信号に基づき、水平読み出し信号、選択信号、及びリセット信号を生成している。
【０１２８】
図１８は、表面入射型の測距センサ内の１画素の断面図である。
【０１２９】
フォトゲート電極ＰＧの上方が開口した遮光膜ＳＨＬが光入射面側に配置されている。この構造は、図５に示した裏面入射型の測距センサ１の構造と比較すると、半導体基板１Ａ、１Ａ’の厚さが裏面入射型測距センサよりも厚い点を除いて、同一である。半導体基板１Ａ、１Ａ’の厚さは２００μｍ以上であり、図５に示した基板裏面側の反射防止膜１Ｄは省略されている。
【０１３０】
なお、上述のフォトゲート電極ＰＧは測距センサ当り１つであってもよく、フォトゲート電極ＰＧを含む微小測距センサを画素として１次元又は２次元状に複数配列し、１次元又は２次元の距離画像を得ることができる測距センサとしてもよい。なお、光感応領域の上方のみが開口した遮光膜ＳＨＬを裏面入射型測距センサ１の光入射面側に設けることも可能であり、これにより半導体領域ＦＤ１，ＦＤ２への斜め入射によるクロストークを低減することもできる。
【０１３１】
次に、各画素Ｐ（ｍ，ｎ）が、フォトゲート電極ＰＧの周囲に４つの転送ゲート電極を有している場合について説明する。
【０１３２】
図１９は、このような画素の平面図である。
【０１３３】
横方向に配列した電極及び各半導体領域の構造は、図１０に示したものと同じであるが、キャリア排出用のゲート電極ＴＢＤ１，ＴＢＤ２の位置が、フォトゲート電極ＰＧの重心に対して点対称に配置されている点が上記と異なる。
【０１３４】
縦方向に配列した電極及び各半導体の構造は、横方向に配列した一群をフォトゲート電極ＰＧの重心を中心として９０度回転させたものであり、一端から順番に、半導体領域ＦＤ１ａ、ゲート電極ＴＸ１ａ’、蓄積領域ＣＤ１ａ、ゲート電極ＴＸ１ａ、フォトゲート電極ＰＧ、ゲート電極ＴＸ２ａ、蓄積領域ＣＤ２ａ、ゲート電極ＴＸ２ａ、フォトゲート電極ＦＤ２ａが並んでおり、それぞれの要素は、半導体領域ＦＤ１、ゲート電極ＴＸ１’、蓄積領域ＣＤ１、ゲート電極ＴＸ１、フォトゲート電極ＰＧ、ゲート電極ＴＸ２、蓄積領域ＣＤ２、ゲート電極ＴＸ２、フォトゲート電極ＦＤ２と同じである。
【０１３５】
なお、蓄積領域ＣＤ１ａ、ＣＤ２ａには、ゲート電極ＴＢＤ１ａ，ＴＢＤ２ａを介して排出領域ＣＤ１ａ’，ＣＤ２ａ’が接続されており、これらの関係は、蓄積領域ＣＤ１、ＣＤ２、ゲート電極ＴＢＤ１，ＴＢＤ２、排出領域ＣＤ１’，ＣＤ２ａ’の関係と同じである。
【０１３６】
横方向に両端に位置する半導体領域ＦＤ１，ＦＤ２から電荷量Ｑ１，Ｑ２が出力され、縦方向の両端に位置する半導体領域ＦＤ１ａ，ＦＤ２ａから電荷量Ｑ３，Ｑ４が出力されるとする。
【０１３７】
上述の実施形態では、１８０度の位相差で２つのゲート電極ＴＸ１，ＴＸ２を駆動した場合の例を説明したが、本例では９０度毎の位相差で４つのゲート電極ＴＸ１，ＴＸ１ａ，ＴＸ２，ＴＸ２ａを駆動している。この場合、距離ｄ＝Φ×ｃ／２×２πｆで与えられる。なお、駆動信号が正弦波状の場合には、ｆは駆動パルス信号ＳＰの繰り返し周波数であり、位相Φ＝−ａｒｃｔａｎ（（Ｑ２−Ｑ４）／（Ｑ１−Ｑ３））で与えられる。
【０１３８】
図２０は、図１９の画素を有する場合の測距センサ１の平面図である。
【０１３９】
この測距センサ１は、図１９に示したものに水平シフトレジスタＨＳ２，アンプＡＰ２，水平読み出しラインＨ１’，Ｈ２’、スイッチ群ＲＳ２、サンプルホールド回路群ＳＨＧ２を付加したものであり、それぞれの機能は、水平シフトレジスタＨＳ，アンプＡＰ，水平読み出しラインＨ１，Ｈ２、スイッチ群ＲＳ、サンプルホールド回路群ＳＨＧと同一でり、各画素から出力される電荷量をＱ１，Ｑ２に代えて、Ｑ３，Ｑ４としたものである。
【０１４０】
すなわち、アンプＡＰからは信号ｄ（Ｑ１，Ｑ２）が出力され、アンプＡＰ２からは信号ｄ（Ｑ３，Ｑ４）が出力される。
【０１４１】
以上、説明したように、上述の実施形態に係る測距装置では、短い検出時間で正確且つ簡単に対象物までの距離を測定可能となる。
【図面の簡単な説明】
【０１４２】
【図１】測距装置の構成を示す説明図である。
【図２】測距センサ１の平面図である。
【図３】図２に示した測距センサのＩＩＩ−ＩＩＩ矢印断面図である。
【図４】変形例に係る測距センサの断面図である。
【図５】図３又は図４に示した測距センサの領域Ｖの拡大図である。
【図６】バックゲート近傍の断面図である。
【図７】貫通電極近傍の断面図である。
【図８】キャリア蓄積動作を説明するための基板表面近傍のポテンシャル図である。
【図９】キャリア蓄積動作を説明するための基板表面近傍のポテンシャル図である。
【図１０】測距センサをゲート電極側からみた測距センサの画素の平面図である。
【図１１】キャリアの読み出し回路を示す回路図である。
【図１２】転送電圧の印加回路の回路図である。
【図１３】別の転送電圧の印加回路の回路図である。
【図１４】電荷読み出しのタイミングチャートである。
【図１５】電荷読み出しのタイミングチャートである。
【図１６】電荷読み出しのタイミングチャートである。
【図１７】測距センサ１の平面図である。
【図１８】表面入射型の測距センサ内の１画素の断面図である。
【図１９】測距センサをゲート電極側からみた測距センサの画素の平面図である。
【図２０】測距センサ１の平面図である。
【符号の説明】
【０１４３】
１Ａ（１Ａ’）・・・半導体基板、ＰＧ・・・フォトゲート電極、ＴＸ１，ＴＸ２・・・ゲート電極、ＣＤ１，ＣＤ２・・・蓄積領域、ＦＤ１，ＦＤ２・・・半導体領域（フローティング・ディフュージョン領域）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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