(57)【要約】【課題】複数のデバイス間のデータ転送処理に依存関係のある場合のデータ転送の順序保証とホストコンピュータの処理効率およびデータ転送効率を高めることができるバス制御装置を実現すること。【解決手段】バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、前記デバイスとして順序制御機能を有するものが接続され、前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とするもの。【選択図】                    図３
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【特許請求の範囲】
【請求項１】
バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、
前記デバイスとして順序制御機能を有するものが接続され、
前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とするバス制御装置。
【請求項２】
バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、
前記デバイスとして、
順序制御データをデコードする順序制御データデコーダと、セカンダリバスが順序制御を行う必要があるかおよびセカンダリバスの転送完了通知信号をプライマリバスの転送完了通知信号に転送する必要があるかを判断する判定回路と、順序制御が必要な場合に後続のセカンダリバスに転送すべきデータをセカンダリバスの転送完了通知信号がアサートされるまで格納するバスバッファとで構成されたブリッジデバイスと、
順序制御データをデコードする順序制御データデコーダと、ライト処理完了時に転送完了通知信号をアサートする必要があるかを判断する判定回路とで構成されたＩ／Ｏデバイスが接続され、
前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とするバス制御装置。
【請求項３】
バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、
前記デバイスとして、
ライト命令パケットのヘッダ部に含まれる順序制御データをデコードする順序制御データデコーダと、下流の転送先デバイスから受信した転送完了通知信号を上流に転送する必要があるかを判断する判定回路と、順序制御が必要な場合に下流の転送先デバイスに転送すべきデータを格納するバスバッファとで構成されたスイッチデバイスと、
順序制御データをデコードする順序制御データデコーダと、順序制御を行う必要があるかを判断する判定回路とで構成されたＩ／Ｏデバイスが接続され、
前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とするバス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス制御装置に関し、詳しくは、バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置に関するものである。
【０００２】
たとえば多数の測定モジュールで構成された半導体試験装置において、測定モジュールを構成するＩ／ＯデバイスＩＤ０〜ＩＤ３に着目すると、図７に示すように、複数のバスＢ１〜Ｂ３を介して複数層に階層化されてホストコンピュータＨＣに接続されたものがある。
【０００３】
図７において、ホストコンピュータＨＣにはバスＢ１が接続されている。このバスＢ１には、Ｉ／ＯデバイスＩＤ０とＩＤ３およびブリッジデバイスＢＤ１とＢＤ２が接続されている。
【０００４】
ブリッジデバイスＢＤ１にはバスＢ２１が接続され、ブリッジデバイスＢＤ２にはバスＢ２２が接続されている。バスＢ２１にはブリッジデバイスＢＤ１１とＢＤ１２が接続されている。バスＢ２２にはＩ／ＯデバイスＩＤ２１とブリッジデバイスＢＤ２２が接続されている。
【０００５】
ブリッジデバイスＢＤ１１にはバスＢ３１１が接続され、ブリッジデバイスＢＤ１２にはバスＢ３１２が接続され、ブリッジデバイスＢＤ２２にはバスＢ３２２が接続されている。そして、バスＢ３１１にはＩ／ＯデバイスＩＤ１１１〜ＩＤ１１ｎが接続され、バスＢ３１２にはＩ／ＯデバイスＩＤ１２１〜ＩＤ１２ｎが接続され、バスＢ３２２にはＩ／ＯデバイスＩＤ２２１〜ＩＤ２２ｎが接続されている。
【０００６】
図８は図７で用いられているブリッジデバイスＢＤの概念構成図である。ブリッジデバイスＢＤにはバスバッファＢＢが設けられている。バスバッファＢＢは、プライマリバスＰＢおよびセカンダリバスＳＢから入力されるアドレスおよびバス制御信号に基づいて、特定のアドレスに対するプライマリバスＰＢのデータ転送をセカンダリバスＳＢに伝える機能を有している。
【０００７】
このようなバスバッファＢＢを介してプライマリバスＰＢとセカンダリバスＳＢを接続することにより、あるセカンダリバスＳＢでのデータ転送中にも、他のセカンダリバスＳＢのＩ／ＯデバイスＩＤに対してデータ転送ができるように、複数のバスに区切ることができる。
【０００８】
図９は図７で用いられているＩ／ＯデバイスＩＤの概念構成図であり、レジスタまたはメモリとして機能する記憶素子Ｒ／Ｍが設けられている。Ｉ／ＯデバイスＩＤは、接続されているバスＢから入力されるアドレスおよびバス制御信号に基づいて、データのリードまたはライトを行う。
【０００９】
ところで、複数のＩ／ＯデバイスＩＤに対するデータ転送動作に依存関係がある（あるＩ／ＯデバイスＩＤの特定アドレスへのライトが完了していることを前提として別のあるＩ／ＯデバイスＩＤの特定アドレスに対してライトをする必要がある）場合に、ライトが完了する順序を常に保証するための確実な方法は、たとえばライトの完了をホストコンピュータＨＣに通知する専用制御線をデータ転送バスに割り当ててＩ／ＯデバイスＩＤがこれをアサートしたことをブリッジデバイスＢＤを介してホストコンピュータＨＣに認識させた後に次の転送を開始するというハンドシェークを行うことである。
【００１０】
ところがこのようなハンドシェークを採用すると、転送先でのライト処理が完了する前にホストコンピュータＨＣが後続のライト要求を発行するポステッドライト方式を採用することができないため、データ転送バスの転送効率が低くなってしまう。
【００１１】
そこで従来の技術では、たとえば図７のバス構造を持つデータ転送バスにおいて、図１０の動作説明図に示すように、Ｉ／ＯデバイスＩＤ１２１のあるアドレスへのデータ転送によるライト（転送１）が完了した後で、ブリッジデバイスＢＤ１のセカンダリバスＢ２１に接続される他のデバイス（Ｉ／ＯデバイスＩＤ１１１、Ｉ／ＯデバイスＩＤ１１ｎ、Ｉ／ＯデバイスＩＤ１２ｎ）へのライトが行われる必要があるとすると、転送１と同じアドレスに対するリードを行うことで、転送１の完了をホストコンピュータＨＣが認識し、その後にＩ／ＯデバイスＩＤ１１１に対する次のデータ転送（転送２）を開始する。
【００１２】
特許文献１にはポステッドライトによるバス制御の構成例が記載され、特許文献２にはポステッドライトと非ポステッドライトの比較例が記載されている。
【００１３】
【特許文献１】特開２００２−０８２９０１
【特許文献２】特開２００６−２９３９２７
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしこのような従来の方法によれば、ホストコンピュータＨＣはリード命令を発行して返って来たリードデータを認識して分岐処理を行わなければならず、また、転送先においてはライト完了後にリード命令により同じアドレスからデータを取り出してホストコンピュータＨＣに返す必要があるため、これらの処理に要する時間が増えてしまうという問題がある。
【００１５】
また、通常ホストコンピュータＨＣは、リード命令を発行した後は別の処理をせずにリードデータが返って来るまで待つことになるので、順序保証する必要のないＩ／ＯデバイスＩＤ２２１へのデータ転送（転送３）も転送２の後まで遅らせられることになり、処理効率が悪くなる。
【００１６】
本発明は、このような課題を解決するものであり、その目的は、複数のデバイス間のデータ転送処理に依存関係のある場合のデータ転送の順序保証とホストコンピュータの処理効率およびデータ転送効率を高めることができるバス制御装置を実現することにある。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、前記デバイスとして順序制御機能を有するものが接続され、前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とする。
【００１８】
請求項２記載の発明は、バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、前記デバイスとして、順序制御データをデコードする順序制御データデコーダと、セカンダリバスが順序制御を行う必要があるかおよびセカンダリバスの転送完了通知信号をプライマリバスの転送完了通知信号に転送する必要があるかを判断する判定回路と、順序制御が必要な場合に後続のセカンダリバスに転送すべきデータをセカンダリバスの転送完了通知信号がアサートされるまで格納するバスバッファとで構成されたブリッジデバイスと、順序制御データをデコードする順序制御データデコーダと、ライト処理完了時に転送完了通知信号をアサートする必要があるかを判断する判定回路とで構成されたＩ／Ｏデバイスが接続され、前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とする。
【００１９】
請求項３記載の発明は、バスを介して接続された多数のデバイスをホストコンピュータで制御するように構成されたバス制御装置において、前記デバイスとして、ライト命令パケットのヘッダ部に含まれる順序制御データをデコードする順序制御データデコーダと、下流の転送先デバイスから受信した転送完了通知信号を上流に転送する必要があるかを判断する判定回路と、順序制御が必要な場合に下流の転送先デバイスに転送すべきデータを格納するバスバッファとで構成されたスイッチデバイスと、順序制御データをデコードする順序制御データデコーダと、順序制御を行う必要があるかを判断する判定回路とで構成されたＩ／Ｏデバイスが接続され、前記ホストコンピュータは順序制御を意識することなくデータ転送を行うことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、複数のデバイス間のデータ転送処理に依存関係のある場合のデータ転送の順序を保証し、ホストコンピュータの処理効率およびデータ転送効率を高めることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明について、図面を用いて詳細に説明する。本発明を適用するバス構造は、従来の図７と同様であるが、各バスＢに接続されるブリッジデバイスＢＤおよびＩ／ＯデバイスＩＤの構成は従来とは異なっている。
【００２２】
ホストコンピュータＨＣの転送完了通知信号線を含むデータ転送バスＢには、順序制御データデコーダＤＤと判定回路ＪＧとバスバッファＢＢを備えた複数のブリッジデバイスＢＤを介して、順序制御データデコーダＤＤと判定回路ＪＧを備えた多数のＩ／ＯデバイスＩＤに接続される。
【００２３】
このような本発明に基づくバス構造において、ライト命令が出力されている状態のデータ転送バスＢには、アドレス、データとともに順序制御データが送出される。なお、アドレス、データ、順序制御データにはそれぞれ別々の信号線を割り当ててもよいし、同一信号線をマルチプレクスして使用して制御信号によりそれぞれの信号を識別するようにしてもよい。
【００２４】
図１は本発明で用いるブリッジデバイスＢＤの一実施例の主要部分を示すブロック図であり、図８と共通する部分には同一の符号を付けている。図１において、ブリッジデバイスＢＤには、バスバッファＢＢの他に、順序制御データデコーダＤＤと判定回路ＪＧが設けられている。
【００２５】
順序制御データデコーダＤＤには、プライマリバスＰＢからアドレス／順序制御データとバス制御信号が入力されている。順序制御データデコーダＤＤは、バス制御信号に基づき、アドレスと順序制御データのデコード出力Ｄａｍを判定回路ＪＧに入力する。
【００２６】
判定回路ＪＧは、順序制御データデコーダＤＤから入力されるアドレスと順序制御データのデコード出力Ｄａｍに基づき、順序制御を行う必要があるか否かを判断し、その結果をバスバッファＢＢに出力する。
【００２７】
バスバッファＢＢは、判定回路ＪＧから入力される順序制御を行う必要があるか否かの判定結果信号に基づき、プライマリバスＰＢおよびセカンダリバスＳＢとの間で、アドレス／順序制御データとバス制御信号とデータと転送完了通知信号の授受を行う。
【００２８】
このように構成されるブリッジデバイスＢＤは、プライマリバスＰＢに転送されたアドレスが自身のセカンダリバスＳＢに伝えるべきアドレスであるとき、順序制御データを順序制御データデコーダＤＤでデコードし、自身のセカンダリバスＳＢが順序制御を行う必要があるか否かを判定回路ＪＧにて判断する。
【００２９】
順序制御が必要であると判断された場合、セカンダリバスＳＢの転送完了通知信号がアサートされるまで後続のセカンダリバスＳＢに転送すべきデータをバスバッファＢＢに格納する。セカンダリバスＳＢの転送完了通知信号がアサートされると、バスバッファＢＢに格納されているデータを読み出して後続のセカンダリバスＳＢに転送する。
【００３０】
なお、セカンダリバスＳＢの転送完了通知信号をプライマリバスＰＢに転送する必要があるか否かは順序制御データにより判断される。順序制御が不要であると判断された場合には、転送完了通知信号を使用せずポステッドライトする。
【００３１】
図２は本発明で用いるＩ／ＯデバイスＩＤの一実施例の主要部分を示すブロック図であり、図９と共通する部分には同一の符号を付けている。図２において、Ｉ／ＯデバイスＩＤには、記憶素子Ｒ／Ｍの他に、ブリッジデバイスＢＤと同様な順序制御データデコーダＤＤと判定回路ＪＧが設けられている。
【００３２】
順序制御データデコーダＤＤには、プライマリバスＰＢからアドレス／順序制御データとバス制御信号が入力されている。順序制御データデコーダＤＤは、バス制御信号に基づき、アドレスと順序制御データのデコード出力Ｄａｍを判定回路ＪＧに入力する。
【００３３】
判定回路ＪＧは、順序制御データデコーダＤＤから入力されるアドレスと順序制御データのデコード出力Ｄａｍに基づき順序制御を行う必要があるか否かを判断し、その結果を転送完了通知信号としてバスＢに出力する。
【００３４】
記憶素子Ｒ／Ｍは、バスＢとの間で、アドレス／順序制御データとバス制御信号とデータの授受を行う。
【００３５】
このように構成されるＩ／ＯデバイスＩＤも、ブリッジデバイスＢＤと同様に、順序制御データを順序制御データデコーダＤＤでデコードし、順序制御を行う必要があるか判定回路ＪＧにて判断する。そして、順序制御が必要であると判断された場合、前述のようにライト処理が完了した時点で転送完了通知信号をアサートする。順序制御が不要であると判断された場合は、転送完了通知信号をアサートしない。
【００３６】
これらの構成により、ホストコンピュータＨＣは、順序制御の処理状況に拘わらず、データ転送をポステッドライトし続けることができる。
【００３７】
図３および図４は、図７のバス構造に本発明に基づく図１のブリッジデバイスＢＤおよび図２のＩ／ＯデバイスＩＤを用いた場合の動作説明図である。
【００３８】
バスＢ３１２に接続されているＩ／ＯデバイスＩＤ１２１のあるアドレスへのデータ転送によるライト（転送１）が完了した後に、ブリッジデバイスＢＤ１のセカンダリバスＢ２１に接続される他のＩ／ＯデバイスＩＤ１１１〜１１ｎ、ＩＤ１２１〜１２ｎへのデータ転送によるライトを行う必要があるとすると、ホストコンピュータＨＣは転送１の順序制御データによりこれをブリッジデバイスＢＤ１に通知する。
【００３９】
ブリッジデバイスＢＤ１は、転送１の順序制御データを順序制御データデコーダＤＤにてデコードし、後続の転送データ（転送２）はバスバッファＢＢに格納してセカンダリバスＢ２１に転送しないこと、セカンダリバスＢ２１の転送完了通知信号をプライマリバスＢ１の転送完了通知信号にとして転送しないことを判定回路ＪＧにて判断する。
【００４０】
ブリッジデバイスＢＤ１２は、転送１の順序制御データを順序制御データデコーダＤＤにてデコードし、セカンダリバスＢ３１２の転送完了通知信号をプライマリバスＢ２１の転送完了通知信号にとして転送する必要があることを判定回路ＪＧにて判断する。
【００４１】
Ｉ／ＯデバイスＩＤ１２１は、転送１の順序制御データを順序制御データデコーダＤＤにてデコードし、ライト処理が完了した時点で転送完了通知信号をアサートする必要があることを判定回路ＪＧにて判断する。
【００４２】
ブリッジデバイスＢＤ２は転送１が自身のセカンダリバスＢ２２に伝えるべきアドレスでないので転送１の順序制御データを判定回路ＪＧにて判断することがなく、転送１以降のＩ／ＯデバイスＩＤ２２１への転送データ（転送３）はバスバッファＢＢに格納せずセカンダリバスＢ２２に転送する。同様に、Ｉ／ＯデバイスＩＤ０やＩ／ＯデバイスＩＤ３へのデータ転送が行われれば順序制御に無関係に通常通り処理する。
【００４３】
Ｉ／ＯデバイスＩＤ１２１は、転送データのライト処理が完了すると転送完了通知信号をアサートする。ブリッジデバイスＢＤ１２はこれを認識すると、プライマリバスＢ２１の転送完了通知信号をアサートする。ブリッジデバイスＢＤ１はこれを認識すると、バスバッファＢＢに格納されているデータを読み出して、転送データ（転送２）をセカンダリバスＢ２１に転送する。
【００４４】
同様に、Ｉ／ＯデバイスＩＤ１１１のあるアドレスへの転送データのライト（転送４）が完了した後に、ブリッジデバイスＢＤ１１のセカンダリバスＢ３１１に接続されるＩ／ＯデバイスＩＤ１１ｎへのライトを行う必要があるとすると、ホストコンピュータＨＣは転送データ（転送４）の順序制御データによりこれを通知する。
【００４５】
ブリッジデバイスＢＤ１１は、順序制御データを順序制御データデコーダＤＤにてデコードし、後続のデータ転送（転送５）はバスバッファＢＢに格納してセカンダリバスＢ３１１に転送しないこと、セカンダリバスＢ３１１の転送完了通知信号をプライマリバスＢ２１の転送完了通知信号にとして転送する必要がないことを判定回路ＪＧにて判断する。
【００４６】
Ｉ／ＯデバイスＩＤ１１１は、転送４の順序制御データを順序制御データデコーダにてデコードし、ライト処理が完了した時点で転送完了通知信号をアサートする必要があることを判定回路にて判断する。
【００４７】
ブリッジデバイスＢＤ１２は、データ転送（転送４）が自身のセカンダリバスＢ３１２に伝えるべきアドレスではないので、転送４の順序制御データを判定回路ＪＧにて判断することはなく、転送４以降のデータ転送（転送６）はバスバッファＢＢに格納せずセカンダリバスＢ３１２に転送する。同様にその他のＩ／ＯデバイスＩＤやブリッジデバイスＢＤへのデータ転送が行われれば順序制御に無関係に通常通り処理する。
【００４８】
Ｉ／ＯデバイスＩＤ１１１は、ライト処理が完了すると転送完了通知信号をアサートする。ブリッジデバイスＢＤ１１はこれを認識すると、バスバッファＢＢに格納されているデータを読み出して、転送データ（転送５）をセカンダリバスＢ３１１に転送する。
【００４９】
前述のように、従来の構成において、ポステッドライトを行いつつ必要に応じて順序保証する場合には、ライトとライトの間にリードを実行しなければならなかった。
【００５０】
そして、これらを実行するためには、ホストコンピュータＨＣがリード命令を発行するのに要する時間、リード命令が転送先のＩ／ＯデバイスＩＤに届くのに要する時間、転送先にてリード命令の該当するアドレスからデータを取り出して返す処理に要する時間、転送先Ｉ／ＯデバイスＩＤが返す応答データがホストコンピュータＨＣに届くのに要する時間およびホストコンピュータＨＣが返って来たリードデータを認識して分岐処理を行うのに要する時間が必要となり、バスＢの階層が深くなるとともに経路が長い場合には長大になってしまう。
【００５１】
また、通常ホストコンピュータＨＣはリード結果が返るまでの間に別のデバイスや別のブリッジデバイスＢＤのセカンダリバスに対するライトを先に転送するといったことはできず、ただひたすら待たなければならなかった。
【００５２】
ところが本発明によれば、上記所要時間から転送完了通知信号が順序制御を行うブリッジデバイスＢＤまで返ってくるのに要する時間を減じた時間が短縮されることになる。
【００５３】
そして、ホストコンピュータＨＣは、順序制御を行っている間もそれを意識することなく必要なデータ転送を続けることができ、このブリッジデバイスＢＤと同じプライマリバスに接続される他のデバイスや別のブリッジデバイスＢＤのセカンダリバスに対してデータ転送を行うことができるため処理効率を損なうことがなく、ポステッドライトにより転送効率を向上させることができる。
【００５４】
図５は本発明の応用例を示すバス構造図であり、ホストコンピュータＨＣのデータ転送バスがパケット通信によるピアツーピアのシリアル転送バスである場合の構成を示している。図５では、ブリッジデバイスＢＤの代わりに、ブリッジデバイスＢＤとほぼ同様に順序制御データデコーダと判定回路とバスバッファとで構成された複数のスイッチデバイスＳＤを用い、多数のＩ／ＯデバイスＩＤを接続している。
【００５５】
図５のデータ転送バスにおけるライト命令は、アドレスとともに順序制御データをヘッダ部に含むパケットとして送出される。
【００５６】
スイッチデバイスＳＤは、受信したライト命令パケットを分解して順序制御データを順序制御データデコーダにてデコードし、順序制御を行う必要があるか否かを判定回路にて判断する。
【００５７】
順序制御が必要であると判断されると、下流の転送先Ｉ／ＯデバイスＩＤから転送完了通知情報を含む転送完了パケットが転送されるまで後続のデータ転送パケットをバスバッファに格納する。転送先Ｉ／ＯデバイスＩＤからの転送完了パケットを受信すると、バスバッファに格納されているデータ転送パケットを読み出して下流に転送する。受信した転送完了パケットを上流のスイッチデバイスＳＤやホストコンピュータＨＣに転送する必要があるか否かは、順序制御データに基づき判定回路にて判断される。順序制御が不要であると判断された場合は、転送完了パケットの受信を待たず、後続のデータ転送を下流に送出する。
【００５８】
Ｉ／ＯデバイスＩＤでもスイッチデバイスＳＤと同様に順序制御データを順序制御データデコーダにてデコードし、順序制御を行う必要があるか判定回路にて判断する。順序制御が必要であると判断されると、ライト処理が完了した時点で転送完了パケットを送出する。順序制御が不要であると判断された場合には、転送完了パケットを送出しない。ホストコンピュータＨＣは、順序制御の処理状況に拘わらず、データ転送をポステッドライトし続けることができる。
【００５９】
ホストコンピュータＨＣは、あるスイッチデバイスＳＤの下流で順序制御を行っている間も、それを意識することなく別のアドレスのＩ／ＯデバイスＩＤやスイッチデバイスＳＤに対して必要なデータ転送を続けることができるため、処理効率を損なうことがなく、ポステッドライトにより転送効率を向上させることができる。
【００６０】
図６は図５のバス構造におけるスイッチデバイスＳＤの動作説明図である。Ｉ／ＯデバイスＩＤ１２１のあるアドレスへのライト（転送１）が完了した後で、スイッチデバイスＳＤ１の下流に接続されるＩ／ＯデバイスＩＤ１１１〜１１ｎ、ＩＤ１２１〜１２ｎへのデータ転送によるライトを行う必要があるとすると、ホストコンピュータＨＣは転送１のライト命令パケットのヘッダ部に含まれる順序制御データによりこれを通知する。
【００６１】
スイッチデバイスＳＤ１は転送１のライト命令パケットのヘッダ部に含まれる順序制御データを順序制御データデコーダにてデコードし、後続のデータ転送（転送２）はバスバッファに格納し、下流のＩ／ＯデバイスＩＤ１１１に転送しないこと、下流のスイッチデバイスＳＤ１２からの転送完了通知情報を含む転送完了パケットを上流のホストコンピュータＨＣに転送しないことを判定回路にて判断する。
【００６２】
スイッチデバイスＳＤ１２は、転送１のライト命令パケットのヘッダ部に含まれる順序制御データを順序制御データデコーダにてデコードし、下流のＩ／ＯデバイスＩＤ１２１からの転送完了パケットを上流のスイッチデバイスＳＤ１）に転送する必要があることを判定回路にて判断する。
【００６３】
Ｉ／ＯデバイスＩＤ１２１は、転送１のライト命令パケットのヘッダ部に含まれる順序制御データを順序制御データデコーダにてデコードし、ライト処理が完了した時点で転送完了パケットを送出する必要があることを判定回路にて判断する。
【００６４】
転送１のライト命令パケットは、ホストコンピュータＨＣ→スイッチデバイスＳＤ１→スイッチデバイスＳＤ１２→Ｉ／ＯデバイスＩＤ１２１の経路で転送される。それ以外のデバイスを通過しないので、スイッチデバイスＳＤ２は順序制御が行われていることすら知らず、後続のデータ転送（転送３）を下流のＩ／ＯデバイスＩＤ２２１に送出する。
【００６５】
Ｉ／ＯデバイスＩＤ１２１は、ライト処理が完了すると転送完了パケットを送出する。これを受信したスイッチデバイスＳＤ１２は上流のスイッチデバイスＳＤ１に転送完了パケットを転送する。これを受信したスイッチデバイスＳＤ１は、バスバッファに格納されている転送データを読み出して、下流のＩ／ＯデバイスＩＤ１１１に対して送出する。
【００６６】
以上説明したように、本発明によれば、複数のデバイス間のデータ転送処理に依存関係のある場合のデータ転送の順序保証とホストコンピュータの処理効率およびデータ転送効率を高めることができるバス制御装置を実現することができ、たとえば多数の測定モジュールで構成される半導体試験装置のバス制御装置に好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明で用いるブリッジデバイスＢＤの一実施例の主要部分を示すブロック図である。
【図２】本発明で用いるＩ／ＯデバイスＩＤの一実施例の主要部分を示すブロック図である。
【図３】図１のブリッジデバイスＢＤおよび図２のＩ／ＯデバイスＩＤを用いた場合の動作説明図である。
【図４】図１のブリッジデバイスＢＤおよび図２のＩ／ＯデバイスＩＤを用いた場合の動作説明図である。
【図５】本発明の応用例を示すバス構造図である。
【図６】図５のバス構造におけるスイッチデバイスＳＤの動作説明図である。
【図７】従来のバス構成例図である。
【図８】図７で用いられているブリッジデバイスＢＤの概念構成図である。
【図９】図７で用いられているＩ／ＯデバイスＩＤの概念構成図である。
【図１０】図７の動作説明図である。
【符号の説明】
【００６８】
Ｂ  バス
ＢＤ  ブリッジデバイス
ＩＤ  Ｉ／Ｏデバイス
ＳＤ  スイッチデバイス
ＤＤ  順序制御データデコーダ
ＪＧ  判定回路
Ｒ／Ｍ  記憶素子
【図１】
2009251722.tif 000003
【図２】
2009251722.tif 000004
【図３】
2009251722.tif 000005
【図４】
2009251722.tif 000006
【図５】
2009251722.tif 000007
【図６】
2009251722.tif 000008
【図７】
2009251722.tif 000009
【図８】
2009251722.tif 000010
【図９】
2009251722.tif 000011
【図１０】
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