(57)【要約】【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に多層配線、及びシールリング構造を備える半導体チップであって、
前記シールリングより内側に区画される内部領域のみならず、前記内部領域より外側に区画される額縁領域に、チップ内部回路として動作可能な信頼性が確保された半導体素子が配設されている半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、
前記額縁領域に配設される前記半導体素子は、ＭＯＳ型トランジスタ、ＭＯＳ型キャパシタ、拡散層抵抗、ゲート電極抵抗、シリサイド抵抗、又はダイオードであることを特徴とする半導体チップ。
【請求項３】
請求項１又は２に記載の半導体チップにおいて、
前記額縁領域に配設される前記半導体素子は、前記半導体基板、及び／又は前記半導体基板の上層の素子保護膜に形成され、
前記素子保護膜より上層に形成され、前記多層配線構造を構成する層間絶縁膜の主たる層と、前記素子保護膜とを異なる材料により構成し、
前記層間絶縁膜の主たる層は、低誘電率膜により構成することを特徴とする半導体チップ。
【請求項４】
請求項３に記載の半導体チップにおいて、
前記素子保護膜が、ＳｉＯ、ＳｉＣ，ＳｉＣＮ，ＳｉＯＮ、ＳｉＮから選ばれる単一膜、又は積層膜により構成されていることを特徴とする半導体チップ。
【請求項５】
請求項３、又は４に記載の半導体チップにおいて、
前記シールリングは、導電層が前記内部領域を囲むように枠体状に、かつ膜厚方向に重畳的に形成された枠体エリアと、導電層が間欠的に形成された間引きエリアとを備え、
前記低誘電率膜が形成された層間絶縁膜を枠体エリアとし、前記素子保護膜を前記間引きエリアとすることを特徴とする半導体チップ。
【請求項６】
請求項５に記載の半導体チップにおいて、
前記枠体エリアの導電層と、前記半導体基板とが少なくとも一部の領域で電気的に接続されていることを特徴とする半導体チップ。
【請求項７】
請求項３，４、５又は６に記載の半導体チップにおいて、
前記額縁領域に形成された前記半導体素子と、前記内部領域とを接続するための配線は、前記低誘電率膜よりも下層に形成された配線を用いることを特徴とする半導体チップ。
【請求項８】
請求項７に記載の半導体チップにおいて、
前記配線は、前記半導体基板の活性領域に形成された拡散層、多結晶半導体、Ａｌ系配線、Ｃｕ系配線、又は、シリサイド配線であることを特徴とする半導体チップ。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体チップにおいて、
前記シールリングは、前記半導体基板の外周に沿って複数形成されていることを特徴とする半導体チップ。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体チップにおいて、
前記半導体素子は、前記額縁領域を構成する各辺に配置されていることを特徴とする半導体チップ。
【請求項１１】
請求項１〜１０のいずれか1項に記載の半導体チップを搭載した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体装置に関する。より詳しくは、多層配線構造、及びシールリングを含む半導体チップ、及び当該半導体チップが搭載された半導体装置に関する。
【背景技術】
【０００２】
半導体装置の代表として知られているマイクロプロセッサやメモリ等のＬＳＩ（大規模集積回路）は、集積度の向上につれて個々の素子の寸法が益々微細化されてきており、これに伴って各素子を構成する半導体領域の寸法も微細化されてきている。また、配線を半導体基板の平面方向に形成するだけでは高集積度に対応した高い配線密度が確保できないので、配線を半導体基板の厚さ方向に多層に亘って形成するようにした多層配線技術が採用されてきている。ＬＳＩにおいて典型的なマイクロプロセッサの例では、６〜９層にも及ぶ多層配線構造が実現されている。
【０００３】
多層配線構造を採用しているＬＳＩにおいては、配線の抵抗値が動作速度等の特性に大きな影響を与えるので、低い抵抗値の配線が望まれている。従来からＬＳＩを含めた半導体装置の配線材料として、電気的特性、加工性等の点で優れているアルミニウム（Ａｌ）又はアルミニウムを主成分とするアルミニウム系金属が一般に用いられている。しかしながら、このアルミニウム系金属は、エレクトロマイグレーション耐性、ストレスマイグレーション耐性等に弱いという欠点がある。このため、アルミニウム系金属に代ってこれよりも抵抗値が小さくて、エレクトロマイグレーション耐性、ストレスマイグレーション耐性等に優れている銅（Ｃｕ）又は銅を主成分とする銅系金属が用いられる傾向にある。
【０００４】
ところで、銅系金属を用いて配線を形成する場合、銅系化合物は蒸気圧が低いので、アルミニウム系金属のようにドライエッチング技術を利用して所望の形状にパターニングすることは困難である。このため、銅系金属を用いて配線を形成する場合は、半導体基板上に形成した層間絶縁膜に予め配線溝を形成した上で、この配線溝を含む全面に銅系金属膜を形成する。そして、層間絶縁膜上の不要な銅系金属膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法等により除去して、配線溝内のみに残した（埋設した）銅系金属膜を配線とするシングルダマシン（Single Damascene）配線技術が用いられている。また、多層配線における微細化配線に適した構造として、シングルダマシン配線技術を発展させたデュアルダマシン（Dual Damascene）配線技術が採用されている。
【０００５】
多層配線構造を有する半導体装置においては、下配線層と上配線層との間に形成されている層間絶縁膜による配線間容量の増加や、微細化に伴って平面方向の配線間隔が狭くなったことによる配線間容量の増加等により、信号遅延が生じて高速動作に影響を受ける。従って、層間絶縁膜による容量の減少を図るべく、層間絶縁膜として低誘電率膜（いわゆるｌｏｗ−ｋ膜）が用いられる傾向にある。
【０００６】
ところで、ＬＳＩの製造ではウエハ状態の半導体基板に必要な回路素子を集積した後、半導体基板をダイシングにより個々の半導体チップに分離する。この際、半導体チップのダイシング面である層間絶縁膜の側壁が露出されるので、ダイシング面から水分、湿気等（以下、水分等と称する）が浸入し、耐湿性が低下するという問題がある。特に、上述したような多層配線構造を採用しているＬＳＩにおいては、層間絶縁膜の層数が多いため、その傾向が大きくなる。従って、リーク電流が増加したり、低誘電率膜の誘電率が増加したりする等の問題が発生する。
【０００７】
ダイシング面からの水分等の浸入を防止して耐湿性の向上を図るために、半導体チップの回路形成部を取り囲むようにシールリングを設ける構造が開示されている（例えば、特許文献１）。特許文献２には、本番チップを取り囲むように第1ガードリング（シールリング）を設け、さらにその内側に第２ガードリング（シールリング）を設ける構造が開示されている。第1ガードリングと第２ガードリングを設けることにより、ガードリング近傍のコンタクトホールの変形を抑制して、品質の向上、信頼性の向上を図ることができる旨が記載されている。
【特許文献１】特開２００４−２９７０２２号公報
【特許文献２】特開２００２−１３４５０６号公報  図１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近時においては、半導体チップの高機能化が益々求められている。半導体チップのサイズを大きくすることにより高機能化を実現することは可能であるが、半導体チップの小型化への要望は極めて高い。このため、半導体チップのサイズを拡大せずに、高機能化を実現する技術が切望されている。
【課題を解決するための手段】
【０００９】
本発明に係る半導体チップは、半導体基板上に多層配線、及びシールリング構造を備える半導体チップであって、前記シールリングより内側に区画される内部領域のみならず、前記内部領域より外側に区画される額縁領域に、チップ内部回路として動作可能な信頼性が確保された半導体素子が配設されているものである。
【００１０】
本発明に係る半導体チップによれば、内部領域のみならず、内部領域より外側に区画される額縁領域にもチップ内部回路として動作可能な信頼性が確保された半導体素子を配設しているので、半導体チップのサイズを拡大させずに、高機能化を実現することができる。
【発明の効果】
【００１１】
本発明によれば、半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００１３】
［実施形態１］
図１（ａ）は、本実施形態１に係る半導体ウエハ１００の一部を示す上面図であり、図１（ｂ）は、半導体ウエハ１００をダイシングカットすることにより取り出した半導体チップ１０１の上面図である。半導体ウエハ１００には、図１（ａ）に示すように、スクライブ線領域４が升目状に形成されている。半導体チップ１０１は、半導体ウエハ１００のスクライブ線４ａに沿ってダイシングカットすることにより取り出される。
【００１４】
本実施形態１に係る半導体チップ１０１は、図１（ｂ）に示すように、シールリング１が外周部に枠体状に設けられている。本明細書においては、シールリング１の内側を内部領域２とし、内部領域２より外側に区画される領域を額縁領域３と称する。額縁領域３は、シールリング１及びスクライブ線領域４が形成されている領域である。シールリング１は、通常、前記スクライブ線領域４と間隙を隔てた内側に形成される。すなわち、スクライブ線領域４とシールリング１の間に略同一幅の間隙が形成されている。シールリング１は、半導体ウエハをダイシングカットする際に半導体チップ内部への水分等の侵入を防止する役割を担うと同時に、ダイシングに起因した層間絶縁膜のクラックの進行を防ぐ役割も担っている。
【００１５】
図２に、図１（ｂ）のＩＩ−ＩＩ切断部断面図、すなわち、内部領域２の切断部断面図を示す。本実施形態１に係る半導体チップ１０１は、図２に示すように、半導体基板５、ゲート部８、サイドウオール９、素子保護膜１０、コンタクト１１、ＮチャネルＭＯＳ（Metal Oxide Silicon）型トランジスタ（以下、「ＭＯＳトランジスタ」と略記する）１３、９層の層間絶縁膜（第１の層間絶縁膜１５、第２の層間絶縁膜２５、第３の層間絶縁膜３５、第４の層間絶縁膜４５、第５の層間絶縁膜５５、第６の層間絶縁膜６５、第７の層間絶縁膜７５、第８の層間絶縁膜８５、第９の層間絶縁膜９５）、９層のエッチングストッパー（第１エッチングストッパー膜１６、第２エッチングストッパー膜２６、第３エッチングストッパー膜３６、第４エッチングストッパー膜４６、第５エッチングストッパー膜５６、第６エッチングストッパー膜６６、第７エッチングストッパー膜７６、第８エッチングストッパー膜８６）、パッシベーション保護膜２０等を備える。
【００１６】
半導体基板５は、例えば、Ｐ型シリコンからなる。半導体基板５には、ＳＴＩ（Shallow Trench Isolation）等からなる素子分離領域６と、この素子分離領域６に囲まれた活性領域７がある。活性領域７には、ソース領域あるいはドレイン領域となる一対のＮ型拡散領域７ａ、及びゲート部８の少なくとも一部と対向配置される反転層形成領域７ｂが形成されている。
【００１７】
ゲート部８は、一対のＮ型拡散領域７ａの対向領域である反転層形成領域７ｂの上層に形成されている。ゲート部８は、シリコン酸化膜等のゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極とにより構成されている。ゲート電極は、例えば、多結晶Ｓｉ（ポリシリコン）、ニッケルシリサイド（ＮｉＳｉ），白金シリサイド（ＰｔＳｉ）等のシリサイド層により構成される。上記のような構成により、チップ内部回路として動作可能な信頼性が確保された半導体素子であるＭＯＳトランジスタ１３が構成されている。
【００１８】
素子保護膜１０は、ゲート部８を被覆するように形成されている。素子保護膜１０の好適な例としては、酸化シリコン膜（ＳｉＯ）、炭化シリコン膜（ＳｉＣ），炭化窒化シリコン膜（ＳｉＣＮ），窒化酸化シリコン膜（ＳｉＯＮ）、窒化シリコン膜（ＳｉＮ）から選ばれる単一膜、又は積層膜を挙げることができる。特に好ましくは、酸化シリコン膜である。素子保護膜１０には、その表面から一対のＮ型拡散領域７ａ、ゲート部８まで貫通するコンタクト１１（１１ａ〜１１ｃ）が形成されている。
【００１９】
素子保護膜１０に形成されたコンタクト１１（１１ａ〜１１ｃ）を形成するためのコンタクトホールは、周知のフォトリソグラフィー工程、エッチング工程等により形成する。形成されたコンタクトホールには、例えば、膜厚が５〜１５ｎｍのチタン膜（Ｔｉ）と、膜厚が１０〜２０ｎｍのチタン窒化膜（ＴｉＮ）との積層膜からなるバリアメタル（不図示）と、タングステン層とからなるコンタクト１１（１１ａ〜１１ｃ）を形成する。コンタクト１１ａにより、Ｎ型拡散領域７ａと、素子保護膜１０の上層に形成された第１の層間絶縁膜１５に形成された第１配線層１７ａとが電気的に接続される。同様にして、コンタクト１１ｂにより、ゲート部８と第１配線層１７ｂが、コンタクト１１ｃにより、Ｎ型拡散領域７ａと第１配線層層１７ｃが電気的に接続されている（図２参照）。
【００２０】
素子保護膜１０の上層には、９層のエッチングストッパー膜及び９層の層間絶縁膜が積層されている。具体的には、図２に示すように、素子保護膜１０の上に、第１の層間絶縁膜１５、第２の層間絶縁膜２５、第３の層間絶縁膜３５、第４の層間絶縁膜４５、第５の層間絶縁膜５５、第６の層間絶縁膜６５、第７の層間絶縁膜７５、第８の層間絶縁膜８５、第９の層間絶縁膜９５がこの順に積層されている。そして、各層間絶縁膜の下層にエッチングストッパー膜が形成されている。具体的には、第１の層間絶縁膜１５の下層に第１エッチングストッパー膜１６、第２の層間絶縁膜２５の下層に第１エッチングストッパー膜２６、第３の層間絶縁膜３５の下層に第３エッチングストッパー膜３６、第４の層間絶縁膜４５の下層に第４エッチングストッパー膜４６、第５の層間絶縁膜５５の下層に第５エッチングストッパー膜５６、第６の層間絶縁膜６５の下層に第６エッチングストッパー膜６６、第７の層間絶縁膜７５の下層に第７エッチングストッパー膜７６、第８の層間絶縁膜８５の下層に第８エッチングストッパー膜８６、第９の層間絶縁膜９５の下層に第９エッチングストッパー膜９６が形成されている。
【００２１】
各エッチングストッパー膜は、例えば、膜厚が１０〜５０ｎｍのＳｉＣＮ、窒化シリコン膜（ＳｉＮ）により構成され、各層間絶縁膜は、例えば、１５０〜３００ｎｍの低誘電率膜から構成される。第１の層間絶縁膜１５及び第１のエッチングストッパー膜内には、配線を配設するためのトレンチ（配線溝）が形成される。トレンチ内には、例えば、膜厚が１０〜３０ｎｍのタンタル膜（Ｔａ）とタンタル窒化膜（ＴａＮ）との積層膜からなるバリアメタル（不図示）と、銅層（不図示）とからなる第１配線層１７ａ，１７ｂ，１７ｃが形成されている。第２の層間絶縁膜２５には、ビアホール（ビア配線溝）が形成されている。このビアホール内には、例えば、膜厚が１０〜３０ｎｍのタンタル膜とタンタル窒化膜との積層膜からなるバリアメタルと銅層とからなる第１のビア配線層２８ａが形成されている。第１ビア配線層２８ａが、３つの第１配線層のうちの１つである第１配線層１７ｂと接続されるように形成されている。
【００２２】
同様にして、奇数層の層間絶縁膜及びエッチングストッパー膜には、配線を配設するためのトレンチが形成され、トレンチ内に配線層を形成する。そして、偶数層の層間絶縁膜及びエッチングストッパー膜には、ビアを形成するためのビアホールが形成され、ビアホール内にビア配線層を形成する。図２においては、第２配線層３７ａが第１ビア配線層２８ａと接続されるように、第１ビア配線層２８ａに対して膜厚方向に重畳的に形成されている。また、第４の層間絶縁膜４５に形成された第２ビア配線層４８ａが、第２配線層３７ａと接続されるように形成され、第５の層間絶縁膜５５に形成された第３配線層５７ａが第２ビア４８ａと接続されるように膜厚方向に重畳的に形成されている。パッシベーション膜２０は、第９の層間絶縁膜９５の上層に形成されている。パッシベーション保護膜２０としては、例えば、ＳｉＯ、ＳｉＯＮを好適に適用することができる。
【００２３】
上記層間絶縁膜は、主たる層として低誘電率膜を用いることが好ましい。低誘電率膜を用いることにより、配線間容量の増加を抑制することができる。低誘電率膜の例としては、例えば、ＳｉＬＫ（登録商標（Dow Chemical社））を用いることができる。ここで、「層間絶縁膜の主たる層」とは、層間絶縁膜を複数の積層膜から構成した場合に、厚み方向の大半を占め、主要な役割を担う層を云うものとする。
【００２４】
一方、素子保護膜１０は、層間絶縁膜の主たる層とは異なる材料により構成する。耐湿性が高く、信頼性を確保できる膜から選定する。上述したように、ＳｉＯ、ＳｉＣ，ＳｉＣＮ，ＳｉＯＮ、ＳｉＮから選ばれる単一膜、又は積層膜等を好適に用いることができる。
【００２５】
本実施形態１に係る半導体チップ１０１は、上記のように、第１配線層１７ａ、１７ｂ及び１７ｃ、第２配線層３７ａ、第３配線層５７ａ、第１ビア配線層２８ａ、第２ビア配線層４８ａ等からなる多層配線と、半導体素子であるＭＯＳトランジスタ１３とが電気的に接続されている。
【００２６】
次に、本件発明の特徴部分について説明する。本実施形態１においては、チップ内部回路として動作可能な信頼性が確保された半導体素子を配設する領域として、内部領域２のみならず、シールリング１を含む額縁領域３にも拡張している。以降の説明において、「チップ内部回路として動作可能な信頼性が確保された半導体素子」を単に「半導体素子」とも称する。そして、内部回路として動作しない特性確認用のいわゆるテストのための半導体素子は、「テスト用半導体素子」として区別して記載する。なお、本発明においては、テスト用半導体素子を配設することを排除するものではなく、「チップ内部回路として動作可能な信頼性が確保された半導体素子」と共に、額縁領域３若しくは内部領域２に動作確認用の半導体素子を配設してもよい。
【００２７】
額縁領域３に設ける半導体素子は、信頼性を確保するために、半導体チップの側壁、すなわち、ダイシング面に露出しないように設ける必要がある。
【００２８】
図３に、図１の点線Ａ１で示す額縁領域３近傍の模式的部分拡大平面図を示す。図４は、図３のＩＶ−ＩＶ切断部断面図であり、図５は、図３のＶ−Ｖ切断部断面図である。また、図６は、図３のＶＩ−ＶＩ切断部断面図である。
【００２９】
シールリング１を含む額縁領域３近傍においては、図３に示すように、Ｎ型拡散領域７ａ、ゲート部８、３つのコンタクト１１ｄ、１１ｅ、及び１１ｆ、ＭＯＳ型キャパシタ（以降、「ＭＯＳキャパシタ」と云う）１２等を備える。同図においては、説明の便宜上、半導体基板５、素子保護膜１０、第１の層間絶縁膜１５〜第９の層間絶縁膜９５、パッシベーション保護膜２０、配線層、エッチングストッパー層等の図示を省略している。また、シールリング１の形成位置を説明するために、図１と同様のテクスチャーにより図示した。
【００３０】
本実施形態１においては、半導体素子であるＭＯＳキャパシタ１２が、額縁領域３のうちのシールリング１より外側に区画される領域に形成されている（図３及び図４参照）。ＭＯＳキャパシタ１２は、アノード電極をゲート部８にあるゲート電極により、カソード電極をゲート電極下に位置するＳｉ基板の反転層形成領域７ｂにより構成している。ゲート電極下の反転層形成領域７ｂは、ゲート電極に電圧を印加することにより反転層が形成されて低抵抗となるため、カソード電極として機能する。キャパシタ絶縁膜は、ゲート電極部８におけるゲート電極と半導体基板５の間に形成されている。ゲート部８のサイドには、サイドウオール９が形成されている。
【００３１】
ＭＯＳキャパシタ１２は、内部領域２と電気的に接続可能なように構成されている。具体的には、ＭＯＳキャパシタ１２のアノード側においては、ゲート電極部８が内部領域２まで延設されている。そして、内部領域２に形成されたゲート電極部８に構成されたゲート電極は、素子保護膜１０に形成されたコンタクト１１ｄを介して第１配線層１７ｄと電気的に接続され（図３及び図４参照）、さらにＶＤＤ端子に接続されている。また、ＭＯＳキャパシタ１２のカソード側においては、半導体基板５上のＮ型拡散領域７ａが、図３及び図５に示すように、内部領域２まで延設されている。そして、内部領域２に形成された半導体基板５上のＮ型拡散領域７ａは、素子保護膜１０に形成されたコンタクト１１ｅを介して第１配線層１７ｅと電気的に接続され、さらにＧＮＤ端子に接続されている。
【００３２】
ＭＯＳキャパシタ１２は、前述のＭＯＳトランジスタ１３と同様に、半導体基板５の活性領域７及びこの半導体基板５の上層に形成された素子保護膜１０により形成されている。
【００３３】
額縁領域３に形成されたＭＯＳキャパシタ１２は、上記構成により、内部領域２に形成された半導体素子等と電気的に接続される。内部領域２と額縁領域３とを直接的に接続する配線は、素子保護膜１０、若しくは、半導体基板５に形成された導電層を用いる。配線の好ましい例としては、上記のようにゲート電極、半導体基板５に形成された拡散層の他、ＮｉＳｉ，ＰｔＳｉ等のシリサイド配線、Ａｌ系配線、Ｃｕ系配線等を好適に用いることができる。額縁領域３から、素子保護膜１０、若しくは、半導体基板５に形成された導電層により内部領域２まで電気的に接続した後、内部領域２に形成された半導体素子と、これらの導電層を介して直接接続してもよい。若しくは、上述したように、内部領域２に形成された第１の層間絶縁膜１５等の層間絶縁膜に形成された配線層、ビア配線層等を経由して、内部領域２に形成された半導体素子と接続させる構造としてもよい。内部領域２においては、コンタクトを介して、より電気抵抗が低いＣｕ配線に接続する構成とすることが好ましい。
【００３４】
額縁領域３に配設する半導体素子としては、特に限定されないが、ＭＯＳキャパシタの他、例えば、拡散層抵抗、ゲート電極抵抗（ポリ抵抗）、シリサイド抵抗、ダイオード、又はＭＯＳトランジスタを挙げることができる。前述したように、「内部回路として動作可能な信頼性の確保された半導体素子」の他、テスト用半導体素子を並設することも可能である。額縁領域３に形成する半導体素子は、矩形状に形成された半導体チップの一部の辺のみに形成してもよいし、矩形状の半導体チップのすべての辺に配置してもよい。
【００３５】
次に、シールリング１の構造について説明する。本実施形態１に係るシールリング１は、図１に示すように、内部領域２を囲むように半導体チップ１０１の外周に沿って、枠体状に設けられている。半導体基板５上に形成されたシールリング１は、本実施形態１においては、ゲート電極部８、素子保護膜１０、この素子保護膜１０に設けられたコンタクト、配線層、ビア配線層、及びパッシベーション保護膜２０等により構成されている。
【００３６】
シールリング１は、導電層が内部領域２を囲むように枠体状に、かつ膜厚方向に重畳的に形成された枠体エリアと、導電層が間欠的に形成された間引きエリアを備える。本実施形態１においては、第1の層間絶縁膜１５〜第９の層間絶縁膜９５までの領域が枠体エリア３１に相当し、素子保護膜１０が間引きエリア３０に相当する（図４〜６参照）。換言すると、本実施形態１に係る半導体チップ１０１は、半導体基板５の上層に、間引きエリア３０が形成され、さらにその上層に枠体エリア３１が形成され、枠体エリア３１がパッシベーション保護膜２０により被覆された構造となっている。なお、間引きエリア３０は、１層に限定されるものではなく、複数層備えていてもよい。また、枠体エリア３１の層間絶縁膜の層数は、特に限定されない。また、本件発明の趣旨を逸脱しない範囲において、上記の層以外のレイヤが含まれていてもよい。
【００３７】
図６は、シールリング１の切断部断面図である。枠体エリア３１におけるシールリング１は、前述したように半導体チップ１０１の外周に沿って、枠体状に、かつ膜厚方向に重畳的に導電層が形成されている。具体的には、図６に示すように、配線層とビア配線層が交互に積層されている。具体的には、第１配線層１７、第１ビア配線層２８、第２配線層３７、第２ビア配線層４８、第３配線層５７、第３ビア配線層６８、第４配線層７７、第４ビア配線層８６、第５配線層９７がこの順に積層されている。第５配線層９７の上層には、パッシベーション保護膜２０が配設されている。
【００３８】
枠体エリア３１のシールリング１を上述のように構成することにより、層間絶縁膜の主要部を構成している低誘電率膜内にダイシング時に水分が侵入した場合であっても、シールリング１の存在により、内部方向に水分が侵入するのを阻止することができる。また、本実施形態１においては、シールリング１に上述したようにバリアメタルを用いることにより、より効果的に内部方向に水分が侵入するのを阻止することができる。すなわち、バリアメタルは、一般に、層間絶縁膜に埋め込まれた銅配線から銅が周囲に拡散するのを防止するバリアとして作用させるために用いられているが、これに限らずバリアメタルは上述のように周囲から侵入してきた水分等に対してもバリアとして作用させることができる。
【００３９】
一方、間引きエリア３０のシールリング１には、図６に示すように、素子保護膜１０を貫通する導電層が間欠的に設けられている。具体的には、図６の例においては、素子保護膜１０の表面から半導体基板５まで貫通するコンタクト１１ｆが形成されている。また、間引きエリア３０には、ゲート電極部８が設けられている（図４〜図６参照）。
【００４０】
間引きエリア３０のシールリング１を、上述のような構成とすることにより、額縁領域３に形成したＭＯＳキャパシタ１２のゲート電極を、内部領域２まで電気的に接続させることができる。すなわち、導電層を枠体エリア３１のように枠体状に設けるのではなく、間欠的に設けることにより、間引きエリア３０において額縁領域３と内部領域２とを電気的に接続する配線を縦断させることが可能となる。
【００４１】
間引きエリア３０を構成する素子保護膜１０は、低誘電率膜に比して堅く、信頼性が確保できる膜により構成する。例えば、ＳｉＯ、ＳｉＣ，ＳｉＣＮ，ＳｉＯＮ、ＳｉＮから選ばれる単一膜、又は積層膜から構成される膜を用いる。素子保護膜１０を、このような膜により構成することにより、ダイシング時の水分の侵入による配線の信頼性低下を招かない。そして、上記間引き構造を採用することにより、半導体素子形成領域を、内部領域２のみならず額縁領域３にまで拡張させることが可能となる。
【００４２】
また、本実施形態１においては、シールリング１の間引きエリア３０に導電層を配置する構成とすることにより、半導体基板５の破壊を防止することができる。すなわち、エッチング工程やＣＶＤ工程等の半導体装置の製造工程において、プラズマに晒された場合、プラス電荷をもったイオンが半導体基板５に衝突するため、シールリング１中の電子がイオンに奪われて、配線層がプラスに帯電する現象が生ずる。この場合、シールリング１が電気的に浮いているときはその電荷がたまり続け、場合によっては放電が発生して基板５が破壊され得る。本実施形態１によれば、枠体エリア３１の導電層が、コンタクト１１ｆを介して半導体基板５上に形成されたＮ型拡散領域７ａに接続されているので、半導体基板５を通じて電荷を逃すことができる。その結果、半導体基板５の破壊を防止することができる。
【００４３】
また、内部領域２と額縁領域３を電気的に接続するための配線を、導電層が間引かれた領域に配設している。すなわち、内部領域２と額縁領域３の半導体素子との接続に枠体エリア３１に形成された層間絶縁膜中のＣｕ配線を用いず、水分の侵入による配線の信頼性低下を招かない間引きエリア３０に形成された素子保護膜１０、及び半導体基板５に構成されるゲート電極や拡散層を使用している。このため、信頼性が問題とならない。さらに、額縁領域３に形成された半導体素子であるＭＯＳキャパシタは、Ｓｉ基板の反転層形成領域、ゲート絶縁膜、ゲート電極から構成され、低誘電率膜を含まない層により構成されているので、半導体素子自体もダイシング時の水分の侵入による信頼性低下が生じない。
【００４４】
以上のように、本実施形態１によれば、額縁領域３にチップ内部回路として動作可能な半導体素子を、信頼性を確保した上で設置することができる。すなわち、本発明によれば、額縁領域３を、内部回路として動作する半導体素子設置領域として活用することが可能となる。これにより、半導体装置のサイズを拡大せずしてＬＳＩの高機能化、特性向上を図ることができる。若しくは、同一の機能を備えながら、半導体装置の小型化を図ることができる。また、チップサイズ縮小によるコスト削減等の効果が期待できる。
【００４５】
本件発明を例えば６５ｎｍプロセスの６ｍｍ×８ｍｍの製品に適用した場合、半導体素子を配置可能な領域として、額縁領域３を利用する場合、０．６４ｍｍ２程度の面積を新たに確保することができる。また、額縁領域３に、デカップリングキャパシタ（ＭＯＳキャパシタ）を配置した場合、搭載量を１９％程度増やす事ができる。デカップリングキャパシタ搭載量の増加により、電源ノイズが抑制され、信号の伝播遅延を改善する事が可能となる。その結果、高スピード（クロック）で動作するＬＳＩを製造する事ができる。
【００４６】
［実施形態２］
次に、上記実施形態１とは異なる半導体チップの一例について説明する。なお、以降の説明において、上記実施形態１と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００４７】
本実施形態２に係る半導体チップは、下記の点を除いて上記実施形態１と基本的な構造が同一である。すなわち、上記実施形態１においては、半導体チップ１０１の外周を取り囲むシールリング１を一重に設けていたのに対し、本実施形態２においては、シールリング１ａを三重に設けている点において相違する。また、上記実施形態１においては、ＭＯＳキャパシタ１２を額縁領域３のうちのシールリング１よりも外側の領域に配設していたのに対し、本実施形態２においては、ＭＯＳキャパシタ１２ａを、シールリング直下を含む額縁領域３から内部領域２に亘って配設している点において相違する。
【００４８】
図７に、本実施形態２に係る半導体チップ１０２の額縁領域３近傍の模式的部分拡大平面図を示す。図８は、図７のＶＩＩＩ−ＶＩＩＩ切断部断面図であり、図９は、図７のＩＸ−ＩＸ切断部断面図である。また、図１０は、図７のＸ−Ｘ切断部断面図である。
【００４９】
図７に示すように、本実施形態２に係る半導体チップ１０２は、３つのシールリング１ａ、ゲート部８ａ、９つのコンタクト１１（１１ｇ、１１ｈ、１１ｉ、１１ｊ、１１ｋ、１１ｍ、１１ｎ、１１ｐ、１１ｑ）、及びＭＯＳキャパシタ１２ａ等を備える。同図においては、説明の便宜上、半導体基板５、素子保護膜１０、第１の層間絶縁膜１５〜第９の層間絶縁膜９５、パッシベーション保護膜２０、配線層、エッチングストッパー層等の図示を省略している。また、シールリング１の形成位置を説明するために、図３と同様のテクスチャーにより図示した。
【００５０】
本実施形態２においては、半導体素子であるＭＯＳキャパシタ１２ａが、額縁領域３から内部領域２に亘って配設されている（図７及び図９参照）。具体的には、ＭＯＳキャパシタ１２ａのアノード側においては、ゲート電極部８ａが額縁領域３から内部領域２に亘って形成されている。そして、内部領域２に形成されたゲート電極部８に構成されたゲート電極は、素子保護膜１０に形成されたコンタクト１１ｈを介して第１配線層１７ｆと電気的に接続されている（図９参照）。また、ＭＯＳキャパシタ１２ａのカソード側においては、半導体基板５の反転層形成領域７ｂが、図９に示すように、額縁領域３から内部領域２に亘って形成されている。また、図７及び図８に示すように、Ｎ型拡散領域７ａが内部領域２から額縁領域３を縦断するように形成されている。そして、内部領域２に形成された半導体基板５に形成されたＮ型拡散領域７ａは、素子保護膜１０に形成されたコンタクト１１ｋを介して第１配線層１７ｇと電気的に接続され、さらにＧＮＤ端子に接続されている。
【００５１】
本実施形態２によれば、シールリング１ａを３重に配設しているので、ダイシング時のチッピング等に起因する半導体チップ内部への水分等の侵入をより効果的に抑制することができる。その結果、より高品質な信頼性の高い半導体チップ、及びこの半導体チップが搭載された半導体装置を提供することができる。しかも、シールリング１ａを３重に設けた場合であっても、シールリング１ａの直下の領域、及びシールリング１ａよりも外側に区画される領域にもチップ内部回路として動作可能な信頼性の確保された半導体素子を配設することが可能であるので、半導体チップのサイズを拡大することなく、上記効果が得られる。
【００５２】
なお、上記実施形態１及び２においては、間引きエリア３０として、素子保護膜１０からなる層、枠体エリア３１として、第1の層間絶縁膜１５から第９層間絶縁膜９５までの層により構成する例について説明したが、これに限定されるものではない。例えば、半導体素子が形成されている素子保護膜１０と第1の層間絶縁膜１５を間引きエリア３０とし、第２の層間絶縁膜２５〜第９の層間絶縁膜９５までの領域を枠体エリア３１としてもよい。この場合、第1の層間絶縁膜１５は、低誘電率膜ではなく、水分等によるダメージを受けない信頼性の確保された膜とする必要がある。また、層間絶縁膜は、全て同じ構成とする必要はなく、適宜変更することができる。
【００５３】
また、半導体基板５上に形成される半導体素子を形成する層として、上記実施形態においては素子保護膜１０一層により構成された例について説明したが、これに限定されず、半導体基板５上に形成される複数層に半導体素子を形成してもよい。その場合、これらの層を間引きエリア３０としてもよいし、１層のみを間引きエリア３０とし、当該層により額縁領域３に形成された半導体素子と内部領域２との電気的接続部を設けてもよい。
【００５４】
また、上記実施形態１においては、シールリングが１重に形成された例、上記実施形態２についてはシールリングが３重に形成された例について説明したが、これに限定されるものではなく、層間絶縁膜として用いる材料の特性、求められる耐湿性等に応じて適宜選定することができる。また、本実施形態においては、エッチングストッパー膜を配設した例を説明したが、適宜省略してもよい。
【図面の簡単な説明】
【００５５】
【図１】実施形態１に係る半導体装置の模式的平面図。
【図２】図１のＩＩ−ＩＩ切断部断面図。
【図３】実施形態１に係る半導体チップの外周部の部分拡大平面図。
【図４】図３のＩＶ−ＩＶ切断部断面図。
【図５】図３のＶ−Ｖ切断部断面図。
【図６】図３のＶＩ−ＶＩ切断部断面図。
【図７】実施形態２に係る半導体チップの外周部の部分拡大平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ切断部断面図。
【図９】図７のＩＸ−ＩＸ切断部断面図。
【図１０】図７のＸ−Ｘ切断部断面図。
【符号の説明】
【００５６】
１      シールリング
２      内部領域
３      額縁領域
４      スクライブ線領域
４ａ    スクライブ線
５      半導体基板
６      素子分離領域
７      活性領域
７ａ    Ｎ型拡散領域
７ｂ    反転層形成領域
８      ゲート部
９      サイドウオール
１０    素子保護膜
１１    コンタクト
１２    ＭＯＳキャパシタ
１３    ＭＯＳトランジスタ
１５    第１の層間絶縁膜
１６    第１のエッチングストッパー
１７    第１配線層
２０    パッシベーション保護膜
２５    第２の層間絶縁膜
２６    第２のエッチングストッパー
２８    第２ビア配線層
３０    間引きエリア
３１    枠体エリア
３５    第３の層間絶縁膜
３６    第３のエッチングストッパー
３７    第２配線層
４５    第４の層間絶縁膜
４６    第４のエッチングストッパー
４８    第２ビア配線層
５５    第５の層間絶縁膜
５６    第５のエッチングストッパー
５７    第３配線層
６５    第６の層間絶縁膜
６６    第６のエッチングストッパー
６８    第３ビア配線層
７５    第７の層間絶縁膜
７６    第７のエッチングストッパー
７７    第４配線層
８５    第８の層間絶縁膜
８６    第８のエッチングストッパー
８８    第４ビア配線層
９５    第９の層間絶縁膜
９６    第９のエッチングストッパー
９７    第５配線層
１００  半導体ウエハ
１０１  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009117710.tif 000008
【図７】
2009117710.tif 000009
【図８】
2009117710.tif 000010
【図９】
2009117710.tif 000011
【図１０】
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