(57)【要約】【課題】チップ面積の増大やパフォーマンスの低下を招くことなく、電磁輻射ノイズが伝播することを防止することが可能な配線等を提供する。【解決手段】集積回路装置の外部端子であるパッド５１とパッド５１を介して外部との間で信号、電流及び／又は電圧の入力及び／又は出力を行うためのＩ／Ｏセル５０とを電気的に接続するための配線５２ａ〜５２ｄには、配線５２ａ〜５２ｄの延在方向に沿って複数のスリットが形成されている。配線５２ａ〜５２ｄは、複数のスリットによって配線５２ａ〜５２ｄの延在方向に沿った複数の細配線部に分離されている。【選択図】図５
2009290175.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置の外部端子であるパッドと前記パッドを介して外部との間で信号、電流及
び／又は電圧の入力及び／又は出力を行うための入力及び／又は出力回路とを電気的に接
続するための少なくとも１層の配線であって、
前記少なくとも１層の配線には、前記少なくとも１層の配線の延在方向に沿って複数の
スリットが形成されており、
前記少なくとも１層の配線が、前記複数のスリットによって前記少なくとも１層の配線
の延在方向に沿った複数の細配線部に分離されている、配線。
【請求項２】
請求項１において、
前記複数の細配線部の各々の幅が、集積回路装置の最小加工寸法を下限とする、配線。
【請求項３】
請求項１又は２において、
前記複数のスリットの各々の幅が、集積回路装置の最小加工寸法を下限とする、配線。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記少なくとも１層の配線が、前記パッドと前記入力及び／又は出力回路との間で定常
信号を伝送する、配線。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記少なくとも１層の配線が、前記パッドと前記入力及び／又は出力回路との間で電源
電位を伝送する、配線。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記少なくとも１層の配線が複数層の配線であり、
前記複数層の配線の前記複数の細配線部が、
前記複数層の配線の延在方向と交差する断面において、上下方向に揃って形成されてい
る、配線。
【請求項７】
請求項１乃至５のいずれかにおいて、
前記少なくとも１層の配線が複数層の配線であり、
前記複数層の配線の前記複数の細配線部が、
前記複数層の配線の延在方向と交差する断面において、上下方向に千鳥状に形成されて
いる、配線。
【請求項８】
集積回路装置の外部端子であるパッドと、
前記パッドを介して外部との間で信号、電流及び／又は電圧の入力及び／又は出力を行
うための入力及び／又は出力回路と、
前記パッドと前記入力及び／又は出力回路とを電気的に接続するための少なくとも１層
の配線と、
を含み、
前記少なくとも１層の配線には、前記少なくとも１層の配線の延在方向に沿って形成さ
れた複数のスリットが形成されており、
前記少なくとも１層の配線が、前記複数のスリットによって前記少なくとも１層の配線
の延在方向に沿った複数の細配線部に分離されている、集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッドと入力及び／又は出力回路とを電気的に接続するための配線並びにそ
のような配線を含む集積回路装置に関する。
【背景技術】
【０００２】
近年、集積回路装置や電子機器の動作周波数が高速化しており、集積回路装置において
電磁輻射ノイズが伝播することを防止する対策を講ずることが非常に重要になっている。
【０００３】
そのような対策の例として、集積回路装置の内部にコンデンサを用意して、該コンデン
サによって電磁輻射ノイズが伝播することを防止することや、抵抗性素子を電源配線に挿
入することにより、電磁輻射ノイズが伝播することを防止することが行われている。
【０００４】
しかしながら、コンデンサを利用する対策では、コンデンサの面積が大きいため、チッ
プ面積の増大を招くことになる。また、抵抗性素子を電源配線に挿入する対策では、パフ
ォーマンスの低下（動作速度の低下、温度特性の低下、プロセス変動に対する特性の低下
等）を招くことになる。
【０００５】
関連する技術として、下記の特許文献１には、高周波特性を向上させて信号の伝搬損失
を低減する接点開閉器等が掲載されている。また、下記の特許文献２には、多層単結晶配
線の形成方法等が掲載されている。また、下記の特許文献３には、高周波回路の検査方法
等が掲載されている。
【０００６】
【特許文献１】特開２００４−２００１５１号公報
【特許文献２】特開平８−９７２１６号公報
【特許文献３】特開平７−２６０８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、チップ面積の増大や
パフォーマンスの低下を招くことなく、電磁輻射ノイズが伝播することを防止することが
可能な配線及び集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、集積回路装置の外部端子であるパッドと前記パッドを介して外部との間で信
号、電流及び／又は電圧の入力及び／又は出力を行うための入力及び／又は出力回路とを
電気的に接続するための少なくとも１層の配線であって、前記少なくとも１層の配線には
、前記少なくとも１層の配線の延在方向に沿って複数のスリットが形成されており、前記
少なくとも１層の配線が、前記複数のスリットによって前記少なくとも１層の配線の延在
方向に沿った複数の細配線部に分離されている、配線に関係する。
【０００９】
本発明によれば、コンデンサや抵抗性素子を用いることなく電磁輻射ノイズを減衰させ
ることができる。これにより、チップ面積の増大やパフォーマンスの低下を招くことなく
、電磁輻射ノイズが伝播することを防止することができるようになる。
【００１０】
また、本発明では、前記複数の細配線部の各々の幅が、集積回路装置の最小加工寸法を
下限とするようにしても良い。
【００１１】
このようにすれば、電磁輻射ノイズが伝播することをより防止することができるように
なる。
【００１２】
また、本発明では、前記複数のスリットの各々の幅が、集積回路装置の最小加工寸法を
下限とするようにしても良い。
【００１３】
このようにすれば、電磁輻射ノイズが伝播することをより防止することができるように
なる。
【００１４】
また、本発明では、前記少なくとも１層の配線が、前記パッドと前記入力及び／又は出
力回路との間で定常信号を伝送するようにしても良い。
【００１５】
このようにすれば、信号を減衰させることなく、電磁輻射ノイズが伝播することを防止
することができるようになる。
【００１６】
また、本発明では、前記少なくとも１層の配線が、前記パッドと前記入力及び／又は出
力回路との間で電源電位を伝送するようにしても良い。
【００１７】
このようにすれば、電源電位を減衰させることなく、電磁輻射ノイズが伝播することを
防止することができるようになる。
【００１８】
また、本発明では、前記少なくとも１層の配線が複数層の配線であり、前記複数層の配
線の前記複数の細配線部が、前記複数層の配線の延在方向と交差する断面において、上下
方向に揃って形成されているようにしても良い。
【００１９】
このようにすれば、電磁輻射ノイズが伝播することを防止することができるようになる
。
【００２０】
また、本発明では、前記少なくとも１層の配線が複数層の配線であり、前記複数層の配
線の前記複数の細配線部が、前記複数層の配線の延在方向と交差する断面において、上下
方向に千鳥状に形成されているようにしても良い。
【００２１】
このようにすれば、電磁輻射ノイズが伝播することを防止することができるようになる
。
【００２２】
また、本発明は、集積回路装置の外部端子であるパッドと、前記パッドを介して外部と
の間で信号、電流及び／又は電圧の入力及び／又は出力を行うための入力及び／又は出力
回路と、前記パッドと前記入力及び／又は出力回路とを電気的に接続するための少なくと
も１層の配線と、を含み、前記少なくとも１層の配線には、前記少なくとも１層の配線の
延在方向に沿って形成された複数のスリットが形成されており、前記少なくとも１層の配
線が、前記複数のスリットによって前記少なくとも１層の配線の延在方向に沿った複数の
細配線部に分離されている、集積回路装置に関係する。
【００２３】
本発明によれば、コンデンサや抵抗性素子を用いることなく電磁輻射ノイズを減衰させ
ることができる。これにより、チップ面積の増大やパフォーマンスの低下を招くことなく
、電磁輻射ノイズが伝播することを防止することができるようになる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は
、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施
形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同
一の構成要素には同一の参照番号を付して説明を省略する。
【００２５】
１．  比較例
図１は、比較例としての集積回路装置に含まれるＩ／Ｏセル、パッド及び配線のレイア
ウトの一例を示す図である。
【００２６】
図１に示すＩ／Ｏセル２０は、第１のスロット３０と、第２のスロット４０とを含んで
いる。第１のスロット３０は、チップ内部の信号をチップ外部に出力するための出力スロ
ットであり、第２のスロット４０は、チップ外部の信号を受け取ってチップ内部に供給す
るための入力スロットである。第１、第２のスロット３０、４０は、第１の耐圧（ここで
は、ＬＶＤＤ）を有する第１の耐圧素子を配置するための第１耐圧素子配置領域（ここで
は、低耐圧領域）と、第２の耐圧（ここでは、ＨＶＤＤ）を有する第２の耐圧素子を配置
するための第２耐圧素子配置領域（ここでは、高耐圧領域）とをそれぞれ有している。
【００２７】
第１のスロット３０は、第１耐圧素子配置領域内にファンクションプリドライバ配置領
域３１を有しており、第２耐圧素子配置領域内にプリドライバ配置領域３２と、Ｐチャネ
ルドライバ配置領域３３と、Ｎチャネルドライバ配置領域３４とを有している。ファンク
ションプリドライバ配置領域３１は、Ｎチャネルトランジスタ配置領域３１ａと、Ｐチャ
ネルトランジスタ配置領域３１ｂとを有している。プリドライバ配置領域３２は、Ｐチャ
ネルトランジスタ配置領域３２ａと、Ｎチャネルトランジスタ配置領域３２ｂと、プルダ
ウントランジスタ配置領域３２ｃと、プルアップトランジスタ配置領域３２ｄとを有して
いる。
【００２８】
プルダウントランジスタ配置領域３２ｃは、Ｎチャネルトランジスタ配置領域３２ｂ内
に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャ
ネルトランジスタが配置されている領域である。
【００２９】
プルアップトランジスタ配置領域３２ｄは、Ｐチャネルトランジスタ配置領域３２ａ内
に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャ
ネルトランジスタが配置されている領域である。
【００３０】
Ｐチャネルドライバ配置領域３３は、ドライバ用のＰチャネルトランジスタが配置され
ている領域であり、Ｎチャネルドライバ配置領域３４は、ドライバ用のＮチャネルトラン
ジスタが配置されている領域である。
【００３１】
第２のスロット４０は、第１耐圧素子配置領域内にＮチャネルトランジスタ配置領域４
１ａと、Ｐチャネルトランジスタ配置領域４１ｂとを有しており、第２耐圧素子配置領域
内に入力バッファ配置領域４２と、Ｐチャネルドライバ配置領域４３と、Ｎチャネルドラ
イバ配置領域４４とを有している。入力バッファ配置領域４２は、Ｐチャネルトランジス
タ配置領域４２ａと、Ｎチャネルトランジスタ配置領域４２ｂと、プルダウントランジス
タ配置領域４２ｃと、プルアップトランジスタ配置領域４２ｄとを有している。
【００３２】
プルダウントランジスタ配置領域４２ｃは、Ｎチャネルトランジスタ配置領域４２ｂ内
に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャ
ネルトランジスタが配置されている領域である。
【００３３】
プルアップトランジスタ配置領域４２ｄは、Ｐチャネルトランジスタ配置領域４２ａ内
に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャ
ネルトランジスタが配置されている領域である。
【００３４】
Ｐチャネルドライバ配置領域４３は、ドライバ用のＰチャネルトランジスタが配置され
ている領域であり、Ｎチャネルドライバ配置領域４４は、ドライバ用のＮチャネルトラン
ジスタが配置されている領域である。
【００３５】
パッド２１は、集積回路装置の外部端子であり、配線２２は、パッド２１とＩ／Ｏセル
２０とを電気的に接続する。
【００３６】
図２（ａ）は、図１の配線２２近傍の拡大図である。図２（ａ）において、パッド２１
と配線２２との接続部分及びＩ／Ｏセル２０と配線２２との接続部分には、複数のビア及
び／又はコンタクトがそれぞれ形成されている。
【００３７】
図２（ｂ）は、図２（ａ）中のＩＩ−ＩＩ'線における断面図である。本比較例では、
配線２２は、第１〜第４メタル層の配線２２ａ〜２２ｄを含んでいる。
【００３８】
例えば、Ｉ／Ｏセル２０及び／又はチップ内部において電磁輻射ノイズが発生すると、
発生した電磁輻射ノイズは、配線２２ａ〜２２ｄを経由してパッド２１から外部に出てし
まう。
【００３９】
なお、図２（ｂ）において、信号、電流及び／又は電圧のＤＣ成分（直流成分）は、配
線２２ａ〜２２ｄの断面全体を流れ、ＡＣ成分（交流成分）は、配線２２ａ〜２２ｄの表
面部分を流れる。このような現象は表皮効果と呼ばれる。
【００４０】
２．  実施形態
次に、本発明の実施形態について説明する。
図３は、本発明の実施形態としての集積回路装置の概要を示す図である。
【００４１】
図３に示すように、この集積回路装置は、内部領域（コア領域）、Ｉ／Ｏ領域、及び、
パッド領域を有する。ここで、Ｉ／Ｏ領域は、内部領域の外側に形成される。具体的には
、Ｉ／Ｏ領域は、内部領域の周囲（四辺）を囲むように形成される。また、パッド領域は
、Ｉ／Ｏ領域の外側に形成される。具体的には、パッド領域は、Ｉ／Ｏ領域の周囲（四辺
）を囲むように形成される。なお、パッド領域に配置されるパッドをＩ／Ｏ領域等に配置
するようにしてもよく、この場合にはパッド領域は不要になる。
【００４２】
内部領域には集積回路装置の内部回路（コア回路）が配置される。この内部回路は、Ｃ
ＰＵ、ＲＴＣ、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路な
どを含むことができる。
【００４３】
Ｉ／Ｏ領域には、複数のＩ／Ｏセル（入力セル、出力セル、入出力兼用セル、電源セル
等（広義には、入力及び／又は出力回路））が配置される。具体的には、例えば、内部回
路の外周（各辺）を囲むように、複数のＩ／Ｏセルが並んで配置される。そして、パッド
領域には、各Ｉ／Ｏセルに接続される各パッドが配置される。なお、内部領域、Ｉ／Ｏ領
域、パッド領域の配置や、Ｉ／Ｏセル、パッドの配置は、図３に限定されず、種々の変形
実施が可能である。
【００４４】
図４は、図３に示す集積回路装置に含まれるＩ／Ｏセル、パッド及び配線のレイアウト
の一例を示す図である。
【００４５】
図４に示すＩ／Ｏセル５０は、第１のスロット６０と、第２のスロット７０とを含んで
いる。第１のスロット６０は、チップ内部の信号をチップ外部に出力するための出力スロ
ットであり、第２のスロット７０は、チップ外部の信号を受け取ってチップ内部に供給す
るための入力スロットである。第１、第２のスロット６０、７０は、第１の耐圧（ここで
は、ＬＶＤＤ）を有する第１の耐圧素子を配置するための第１耐圧素子配置領域（ここで
は、低耐圧領域）と、第２の耐圧（ここでは、ＨＶＤＤ）を有する第２の耐圧素子を配置
するための第２耐圧素子配置領域（ここでは、高耐圧領域）とをそれぞれ有している。
【００４６】
第１のスロット６０は、第１耐圧素子配置領域内にファンクションプリドライバ配置領
域６１を有しており、第２耐圧素子配置領域内にプリドライバ配置領域６２と、Ｐチャネ
ルドライバ配置領域６３と、Ｎチャネルドライバ配置領域６４とを有している。ファンク
ションプリドライバ配置領域６１は、Ｎチャネルトランジスタ配置領域６１ａと、Ｐチャ
ネルトランジスタ配置領域６１ｂとを有している。プリドライバ配置領域６２は、Ｐチャ
ネルトランジスタ配置領域６２ａと、Ｎチャネルトランジスタ配置領域６２ｂと、プルダ
ウントランジスタ配置領域６２ｃと、プルアップトランジスタ配置領域６２ｄとを有して
いる。
【００４７】
プルダウントランジスタ配置領域６２ｃは、Ｎチャネルトランジスタ配置領域６２ｂ内
に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャ
ネルトランジスタが配置されている領域である。
【００４８】
プルアップトランジスタ配置領域６２ｄは、Ｐチャネルトランジスタ配置領域６２ａ内
に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャ
ネルトランジスタが配置されている領域である。
【００４９】
Ｐチャネルドライバ配置領域６３は、ドライバ用のＰチャネルトランジスタが配置され
ている領域であり、Ｎチャネルドライバ配置領域６４は、ドライバ用のＮチャネルトラン
ジスタが配置されている領域である。
【００５０】
第２のスロット７０は、第１耐圧素子配置領域内にＮチャネルトランジスタ配置領域７
１ａと、Ｐチャネルトランジスタ配置領域７１ｂとを有しており、第２耐圧素子配置領域
内に入力バッファ配置領域７２と、Ｐチャネルドライバ配置領域７３と、Ｎチャネルドラ
イバ配置領域７４とを有している。入力バッファ配置領域７２は、Ｐチャネルトランジス
タ配置領域７２ａと、Ｎチャネルトランジスタ配置領域７２ｂと、プルダウントランジス
タ配置領域７２ｃと、プルアップトランジスタ配置領域７２ｄとを有している。
【００５１】
プルダウントランジスタ配置領域７２ｃは、Ｎチャネルトランジスタ配置領域７２ｂ内
に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャ
ネルトランジスタが配置されている領域である。
【００５２】
プルアップトランジスタ配置領域７２ｄは、Ｐチャネルトランジスタ配置領域７２ａ内
に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャ
ネルトランジスタが配置されている領域である。
【００５３】
Ｐチャネルドライバ配置領域７３は、ドライバ用のＰチャネルトランジスタが配置され
ている領域であり、Ｎチャネルドライバ配置領域７４は、ドライバ用のＮチャネルトラン
ジスタが配置されている領域である。
【００５４】
パッド５１は、集積回路装置の外部端子であり、配線５２は、パッド５１とＩ／Ｏセル
５０とを電気的に接続する。
【００５５】
図５（ａ）は、図５の配線５２近傍の拡大図である。本実施形態では、配線５２は、第
１〜第４メタル層の配線を含んでいるものとする。
【００５６】
図５（ａ）に示すように、配線５２は、その延在方向に沿って形成された複数のスリッ
トを有する。
【００５７】
また、図５（ａ）において、パッド５１と配線５２との接続部分及びＩ／Ｏセル５０と
配線５２との接続部分には、複数のビア及び／又はコンタクトがそれぞれ形成されている
。
【００５８】
図５（ｂ）は、図５（ａ）中のＩＩＩ−ＩＩＩ'線における断面の一例を示す図である
。先に説明したように、本実施形態では、配線５２は、第１〜第４メタル層の配線５２ａ
〜５２ｄを含んでいる。
【００５９】
図５（ａ）及び（ｂ）に示すように、配線５２ａ〜５２ｄの各々の複数のスリットが形
成された部分は、これら複数のスリットによって、配線５２ａ〜５２ｄの延在方向（図５
（ａ）においては上下方向、図５（ｂ）においては紙面に交差する方向）に沿った複数の
細配線部に分離されている。
【００６０】
なお、図５（ｂ）に示すように、第１〜第４配線層の配線５２ａ〜５２ｄの複数のスリ
ット及び複数の細配線部が上下方向に揃って形成されるようにしても良い。また、図５（
ｃ）に示すように、第１〜第４配線層の配線５２ａ〜５２ｄの複数のスリット及び複数の
細配線部が上下方向に千鳥状に形成されるようにしても良い。また、第１〜第４配線層の
配線５２ａ〜５２ｄの複数のスリット及び複数の細配線部を、図５（ｂ）及び図５（ｃ）
以外の配置としても良い。配線５２ａ〜５２ｄの複数のスリット及び細配線部の配置をど
のようにするかは、製造プロセス等の種々の条件を考慮して決定すれば良い。
【００６１】
ところで、導体においては、表皮効果により、電流密度の大きさが表面からの距離によ
って指数的に減少する。電流密度がその表面の１／ｅ（ここで、ｅは自然対数の底）にな
る距離は、表皮深さと呼ばれる。
【００６２】
表皮深さは、
【数１】
2009290175.tif 000003
で表される。ここで、ｆは周波数、μは金属の透磁率、ρは金属の抵抗率であり、表皮深
さδＳの単位はμｍである。なお、μ＝４π、１／ρ＝σ、ｆ＝ｖと置き換えれば、この
（１）式は、先に説明した特許文献１の（１）式と同じである。
【００６３】
図６は、室温のアルミニウム（Ａｌ）について表皮深さを周波数の関数としてプロット
した図である。例えば、電流の周波数が１ＧＨｚの場合には、表皮深さは２．８μｍであ
る。
【００６４】
本発明者は、このような表皮効果に着目し、電磁輻射ノイズの伝播防止に利用できるこ
とを見出した。
【００６５】
すなわち、配線５２ａ〜５２ｄに流れる電流のＤＣ成分は、配線５２ａ〜５２ｄの断面
全体を流れる。従って、配線５２ａ〜５２ｄに流れる電流のＤＣ成分の許容電流量は、配
線５２ａ〜５２ｄの断面積の総和によって定まる。そのため、例えば、比較例の配線２２
ａ〜２２ｄ（図２（ａ）及び（ｂ）参照）の断面積の総和と本実施形態の配線５２ａ〜５
２ｄ（図５（ａ）及び（ｂ）参照）の断面積の総和とを同じにしておけば、配線２２ａ〜
２２ｄに流れる電流のＤＣ成分の許容電流量と配線５２ａ〜５２ｄに流れる電流のＤＣ成
分の許容電流量とは同じになる。
【００６６】
一方、配線５２ａ〜５２ｄに流れる電流のＡＣ成分は、配線５２ａ〜５２ｄの複数の細
配線部の各々の表面部分（図５（ｂ）及び（ｃ）においては外周に相当する部分）を流れ
る。従って、配線５２ａ〜５２ｄの複数の細配線部の両端部（図５（ａ）の領域８１及び
８２参照）には、インピーダンスの不連続点が存在することになる。そこで、本実施形態
においては、これらインピーダンスの不連続点を、電流のＤＣ成分を通過させてＡＣ成分
を減衰させる効果を有するローパスフィルタとして利用し、電流のＡＣ成分すなわち電磁
輻射ノイズを減衰させることとしている。
【００６７】
これにより、例えば、Ｉ／Ｏセル５０及び／又はチップ内部領域において電磁輻射ノイ
ズが発生しても、発生した電磁輻射ノイズは配線５２ａ〜５２ｄによって減衰されること
になる。
【００６８】
図７は、図５（ａ）及び（ｂ）に示す回路の回路シミュレーションの結果としての配線
５２ａ〜５２ｄの周波数特性を示す図である。図７に示すように、電流のＡＣ成分が、１
ＭＨｚ程度の周波数から減衰されており、周波数が高くなるほどより減衰されている。
【００６９】
なお、配線５２ａ〜５２ｄの周波数特性は、種々の条件によって変化する。具体的には
、細配線部の透磁率、抵抗率、厚さ及び幅や、スリットの幅（同一配線層において隣接す
る細配線部間の間隔）や、配線層間の間隔（層間絶縁膜の厚さ）等の条件によって変化す
る。
【００７０】
細配線部の厚さ及び幅に関しては、表皮効果に鑑みると、集積回路装置の製造プロセス
の加工下限である最小加工寸法とすると好適である。また、スリットの幅も、集積回路装
置の製造プロセスの加工下限である最小加工寸法とすると好適である。
【００７１】
図８は、製造プロセスの一例によって製造された、第１〜第４配線層を有する集積回路
装置の断面を模式的に示す図である。図８の例では、第１配線層の配線９１の下面と半導
体基板との間の距離ｅは、１０６００オングストローム（１０６００×１０−１０ｍ）程
度であり、第１配線層の配線９１の厚さは、７３５０オングストローム（７３５０×１０
−１０ｍ）程度である。また、第１配線層の配線９１の幅は、０．５μｍ程度であり、第
１配線層の隣接する配線の間隔は、０．６μｍ程度である。
【００７２】
また、図８の例では、第２配線層の配線９２の下面と第１配線層の配線９１の上面との
間の距離ｇは、９０００オングストローム（９０００×１０−１０ｍ）程度であり、第２
配線層の配線９２の厚さは、７６００オングストローム（７６００×１０−１０ｍ）程度
である。また、第２配線層の配線９２の幅は、０．６μｍ程度であり、第２配線層の隣接
する配線の間隔は、０．５μｍ程度である。
【００７３】
また、図８の例では、第３配線層の配線９３の下面と第２配線層の配線９２の上面との
間の距離ｈは、９０００オングストローム（９０００×１０−１０ｍ）程度であり、第３
配線層の配線９３の厚さは、７６００オングストローム（７６００×１０−１０ｍ）程度
である。また、第３配線層の配線９３の幅は、０．６μｍ程度であり、第３配線層の隣接
する配線の間隔は、０．５μｍ程度である。
【００７４】
また、図８の例では、第４配線層の配線９４の下面と第３配線層の配線９３の上面との
間の距離ｉは、９０００オングストローム（９０００×１０−１０ｍ）程度であり、第４
配線層の配線９４の厚さは、１０４００オングストローム（１０４００×１０−１０ｍ）
程度である。また、第４配線層の配線９４の幅は、０．６μｍ程度であり、第４配線層の
隣接する配線の間隔は、０．７μｍ程度である。
【００７５】
また、図８の例では、第１〜第４配線層の配線のシート抵抗は、３０〜６０ｍΩ／squa
re程度である。
【００７６】
なお、これらの数値は、製造プロセス等によって異なってくるものであり、ここで挙げ
た数値は一例である。
【００７７】
以上説明したように、本実施形態によれば、導体における表皮効果に着目し、Ｉ／Ｏセ
ル５０とパッド５１とを接続する配線５２ａ〜５２ｄに複数のスリットを形成して、配線
５２ａ〜５２ｄにローパスフィルタの機能を持たせ、電磁輻射ノイズを配線５２ａ〜５２
ｄによって減衰させることができる。これにより、チップ面積の増大やパフォーマンスの
低下（動作速度の低下、温度特性の低下、プロセス変動に対する特性の低下等）を招くこ
となく、電磁輻射ノイズが伝播することを防止することができる。
【００７８】
なお、一般に、集積回路装置は複数組のＩ／Ｏセル、配線及びパッドを有するが（図３
参照）、全ての配線にスリットを形成する必要はなく、電磁輻射ノイズの伝播を防止した
い配線に選択的にスリットを形成すれば良い。特に、本来伝送されるべき信号、電流及び
／又は電圧が定常信号又は低周波数（例えば、１００ＭＨｚ以下程度）である配線に本実
施形態を適用すると好適である。
【００７９】
また、本実施形態においては、４層の配線層を有することとしているが、１〜３層の配
線層を有することとしても良いし、５層以上の配線層を有することとしても良い。
【００８０】
また、Ｉ／Ｏセルを入力セル、出力セル、入出力兼用セル、電源セル等とすることもで
きる。また、電源電位（高電位側の電源電位（ＨＶＤＤ、ＬＶＤＤ等）や低電位側の電源
電位（ＶＳＳ等）等）が供給されるパッドに接続される配線に適用することもできる。ま
た、Ｉ／Ｏセルがレギュレータ回路を含んでいても良い。
【００８１】
図９は、レギュレータ回路を含むＩ／Ｏセルのレイアウト例を示す図である。このＩ／
Ｏセルには、静電気保護用ダイオードとして機能するツェナ・ダイオードが配置される。
またＩ／Ｏセルには、パッドに接続される信号線を駆動するためのＮ型ドライバやＰ型ド
ライバが配置される。これらのＮ型ドライバ、Ｐ型ドライバは、Ｉ／Ｏセル内の他のトラ
ンジスタに比べてトランジスタサイズが非常に大きなトランジスタになっている。またＩ
／Ｏセルには、入力バッファ、プリドライバが配置される。ここで入力バッファは、プル
アップ抵抗素子（プルアップ用トランジスタ）、プルダウン抵抗素子（プルダウン用トラ
ンジスタ）、静電気保護用抵抗素子などを含む。またプリドライバは、Ｎ型ドライバ、Ｐ
型ドライバを駆動するためのトランジスタなどを含む。またＩ／Ｏセルには、制御ロジッ
クが配置され、この制御ロジックは、プリドライバや入力バッファを制御するための各種
ロジック回路を含む。
【００８２】
また図９では、Ｉ／Ｏセルのツェナ・ダイオード、Ｎ型ドライバ用トランジスタ、Ｐ型
ドライバ用トランジスタ、Ｐ型入力バッファ用トランジスタ、Ｎ型入力バッファ用トラン
ジスタ、Ｐ型プリドライバ用トランジスタ、Ｎ型プリドライバ用トランジスタは、高耐圧
領域（ＨＶＤＤ領域）に形成される。一方、Ｎ型制御ロジック用トランジスタ、Ｐ型制御
ロジック用トランジスタは、低耐圧領域（ＬＶＤＤ領域）に形成される。
【００８３】
なお図１０に示すように、ツェナ・ダイオードを配置しない変形実施も可能である。
【００８４】
上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から
実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう
。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細
書又は図面において、少なくとも一度、より広義または同義な異なる用語（入力及び／又
は出力回路、高電位側の電源電位、低電位側の電源電位等）と共に記載された用語（Ｉ／
Ｏセル、ＨＶＤＤ、ＬＶＤＤ、ＶＳＳ等）は、明細書又は図面のいかなる箇所においても
、その異なる用語に置き換えることができる。また配線、集積回路装置の構成も本実施形
態で説明したものに限定に限定されず、種々の変形実施が可能である。例えば配線の複数
のスリットや細配線部の配置を変更する変形実施も可能である。また集積回路装置のレイ
アウトも本実施形態で説明したものに限定されない。
【００８５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一
部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部
を、他の独立請求項に従属させることもできる。
【産業上の利用可能性】
【００８６】
本発明は、パッドと入力及び／又は出力回路とを電気的に接続するための配線並びにそ
のような配線を含む集積回路装置において利用することが可能である。
【図面の簡単な説明】
【００８７】
【図１】比較例に係るＩ／Ｏセル、パッド及び配線のレイアウトの一例を示す図。
【図２】図１に示す配線２２近傍の拡大図。
【図３】本発明の一実施形態に係る半導体集積回路の概要を示す図。
【図４】実施形態に係るＩ／Ｏセル、パッド及び配線のレイアウトの一例を示す図。
【図５】図４に示す配線５２近傍の拡大図。
【図６】室温のアルミニウムの表皮深さを示す図。
【図７】図５に示す配線５２の回路シミュレーションの結果を示す図。
【図８】製造プロセスの一例によって製造された集積回路装置の断面模式図。
【図９】実施形態に係るＩ／Ｏセル、パッド及び配線のレイアウトの一例を示す図。
【図１０】実施形態に係るＩ／Ｏセル、パッド及び配線のレイアウトの一例を示す図。
【符号の説明】
【００８８】
２０、５０  Ｉ／Ｏセル、  ２１、５１  パッド、  ２２、２２ａ〜２２ｄ、５２、５
２ａ〜５２ｄ、９１〜９４  配線、  ３０、４０、６０、７０  スロット、  ３１、６１
ファンクションプリドライバ配置領域、  ３１ａ、４１ａ、６１ａ、７１ａ  Ｎチャネ
ルトランジスタ配置領域、  ３１ｂ、４１ｂ、６１ｂ、７１ｂ  Ｐチャネルトランジスタ
配置領域、  ３２、６２  プリドライバ配置領域、  ３２ａ、４２ａ、６２ａ、７２ａ  
Ｐチャネルトランジスタ配置領域、  ３２ｂ、４２ｂ、６２ｂ、７２ｂ  Ｎチャネルトラ
ンジスタ配置領域、  ３２ｃ、４２ｃ、６２ｃ、７２ｃ  プルダウントランジスタ配置領
域、  ３２ｄ、４２ｄ、６２ｄ、７２ｄ  プルアップトランジスタ配置領域、  ３３、４
３、６３、７３  Ｐチャネルドライバ配置領域、  ３４、４４、６４、７４  Ｎチャネル
ドライバ配置領域、  ４２、７２  入力バッファ配置領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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