(57)【要約】【課題】強誘電体記憶装置の読み出しマージンを向上させる。【解決手段】強誘電体記憶装置を、ビット線（ＢＬ）と第１ノード（ＶＭ）との間に接続された第１電荷転送ＭＩＳＦＥＴ（ＰＴＲ１）と、第１ノードと第２ノード（ＮＤＬＳ）との間に接続された第２電荷転送ＭＩＳＦＥＴ（ＰＴＲ４）と、第１ノードに接続された負電位発生回路（１０）と、第１ノードと第１信号線（ＩＮＢ）との間に接続された容量（ＰＴＲ３）と、を有するよう構成する。さらに、ビット線に接続されるメモリセルに第２データ（０データ）が記憶されている場合には、第１ノードを、第２電荷転送ＭＩＳＦＥＴ（ＰＴＲ４）の閾値電位から高電位レベルを引いた電位（ＶｔｈＰＴＲ４−Ｖｃｃ）以下の電位まで上昇させ、読み出しマージンの向上を図る。【選択図】図２
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【特許請求の範囲】
【請求項１】
ビット線と第１ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、
前記第１ノードと第２ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、
前記第１ノードに接続された負電位発生回路と、
前記第１ノードと第１信号線との間に接続された容量と、
を有することを特徴とする強誘電体記憶装置。
【請求項２】
前記容量は、前記第１ノードにゲート電極が接続され、前記第１信号線にソース領域、ドレイン領域およびバックゲートが接続されたｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
前記第２ノードには、センスアンプが接続されていることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項４】
前記第１電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置。
【請求項５】
前記第１電荷転送用ＭＩＳＦＥＴのゲート電極は、第３ノードに接続され、前記第３ノードと電源電位との間に接続された第３電荷転送用ＭＩＳＦＥＴを有することを特徴とする請求項４記載の強誘電体記憶装置。
【請求項６】
前記第２電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置。
【請求項７】
前記第２ノードと接地電位との間に接続された第４電荷転送用ＭＩＳＦＥＴを有することを特徴とする請求項６記載の強誘電体記憶装置。
【請求項８】
前記第１および第２電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、
前記第１および第２電荷転送ＭＩＳＦＥＴのバックゲートは、第２信号線に接続されていることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置。
【請求項９】
ビット線と第１ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、
前記第１ノードと第２ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、
前記第１ノードに接続された負電位発生回路と、
前記第１ノードと第１信号線との間に接続された容量と、
を有する強誘電体記憶装置の駆動方法であって、
第１時刻において、前記第１ノードを負電位とし、
前記ビット線を介しメモリセルから前記第１ノードへ電荷を転送した後、
第２時刻において、前記第１信号線を低電位レベルから高電位レベルに変化させることを特徴とする強誘電体記憶装置の駆動方法。
【請求項１０】
前記第１ノードは、前記第２時刻までに、
前記ビット線に接続されるメモリセルに第１データが記憶されている場合には、第１電位まで上昇し、
前記ビット線に接続されるメモリセルに第２データが記憶されている場合には、前記第２電荷転送ＭＩＳＦＥＴの閾値電位から前記高電位レベルを引いた電位以下である第２電位まで上昇することを特徴とする請求項９記載の強誘電体記憶装置の駆動方法。
【請求項１１】
前記第１および第２電荷転送ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、
前記第１および第２電荷転送ＭＩＳＦＥＴのバックゲートは、
前記第２時刻以前に、低電位レベルから高電位レベルに変化するよう制御されることを特徴とする請求項９または１０記載の強誘電体記憶装置の駆動方法。
【請求項１２】
請求項１乃至８のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の読み出しに関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）の読み出しには、ラッチ型のセンスアンプ回路を用いる方法がある（例えば、下記特許文献１参照）。
【０００３】
しかしながら、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量（Ｃｓ）とビット線容量（Ｃｂｌ）に分圧される。従って、ビット線容量（Ｃｂｌ）により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量（Ｃｂｌ）が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。
【０００４】
そこで、ビット線を仮想的に接地電位に固定する読み出し回路が検討されている（例えば、下記特許文献２参照）。
【特許文献１】特開２０００−１８７９９０号公報
【特許文献２】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、ビット線を仮想的に接地電位に固定する場合、データの読み出し時に、負電位を正電位に変換する必要がある。例えば、上記特許文献２の回路（図３）においては、電圧シフト回路（７）として、ゲート回路（２０）と、反転回路（２１）及びキャパシタ（Ｃ６）を有する回路が開示されている。なお、括弧内は、特許文献２中の符号および図番号である。
【０００６】
しかしながら、電位の変換効率が低いと読み出しマージンが低下し、誤動作の要因となるため、電位の変換効率の更なる向上が望まれる。
【０００７】
そこで、本発明に係る幾つかの態様は、強誘電体記憶装置の読み出しマージンを向上させることを目的とする。また、強誘電体記憶装置の読み出し特性を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明に係る強誘電体記憶装置は、ビット線と第１ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、前記第１ノードと第２ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、前記第１ノードに接続された負電位発生回路と、前記第１ノードと第１信号線との間に接続された容量と、を有する。
【０００９】
かかる構成によれば、容量により前記第１ノードの電位を効率よく正電位に変換することができる。よって、簡易な構成で正電位変換を行うことができる。
【００１０】
例えば、前記容量は、前記第１ノードにゲート電極が接続され、前記第１信号線にソース領域、ドレイン領域およびバックゲートが接続されたｐチャネル型ＭＩＳＦＥＴである。このように、容量としてゲート容量を用いてもよい。かかる構成によれば、回路設計が容易となる。
【００１１】
例えば、前記第２ノードには、センスアンプが接続されている。かかる構成によれば、容量により前記第１ノードの電位を効率よく正電位に変換することができるため、センスアンプを安定的に動作させることができる。
【００１２】
例えば、前記第１電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴである。このように、ｐチャネル型ＭＩＳＦＥＴを用いることができる。
【００１３】
例えば、前記第１電荷転送用ＭＩＳＦＥＴのゲート電極は、第３ノードに接続され、前記第３ノードと電源電位との間に接続された第３電荷転送用ＭＩＳＦＥＴを有する。かかる構成によれば、第３電荷転送用ＭＩＳＦＥＴをオンさせることにより、第１電荷転送ＭＩＳＦＥＴをオフさせることができる。
【００１４】
例えば、前記第２電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴである。このように、ｐチャネル型ＭＩＳＦＥＴを用いることができる。
【００１５】
例えば、前記第２ノードと接地電位との間に接続された第４電荷転送用ＭＩＳＦＥＴを有する。かかる構成によれば、前記第２電荷転送用ＭＩＳＦＥＴをオンさせる前に、第４電荷転送用ＭＩＳＦＥＴをオンさせることにより、第２ノードの電位を安定化する（ディスチャージする）ことができる。
【００１６】
例えば、前記第１および第２電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、前記第１および第２電荷転送ＭＩＳＦＥＴのバックゲートは、第２信号線に接続されている。かかる構成によれば、第１ノードの電位が正電位となっても、第１および第２電荷転送ＭＩＳＦＥＴのバックゲート電位（第２信号線の電位）を高電位レベルとすることができ、リーク電流を防止することができる。
【００１７】
（２）本発明に係る強誘電体記憶装置の駆動方法は、ビット線と第１ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、前記第１ノードと第２ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、前記第１ノードに接続された負電位発生回路と、前記第１ノードと第１信号線との間に接続された容量と、を有する強誘電体記憶装置の駆動方法であって、第１時刻において、前記第１ノードを負電位とし、前記ビット線を介しメモリセルから前記第１ノードへ電荷を転送した後、第２時刻において、前記第１信号線を低電位レベルから高電位レベルに変化させる。
【００１８】
かかる方法によれば、前記第１信号線を低電位レベルから高電位レベルに変化させことで、前記第１ノードの電位を効率よく正電位に変換することができる。よって、簡易な制御で正電位変換を行うことができる。
【００１９】
例えば、前記第１ノードは、前記第２時刻までに、前記ビット線に接続されるメモリセルに第１データが記憶されている場合には、第１電位まで上昇し、前記ビット線に接続されるメモリセルに第２データが記憶されている場合には、前記第２電荷転送ＭＩＳＦＥＴの閾値電位から前記高電位レベルを引いた電位以下である第２電位まで上昇する。かかる構成によれば、第２データ転送時に、前記第２電荷転送ＭＩＳＦＥＴをオフさせることができ、第２ノードの電位上昇を抑えることができる。その結果、第１データの場合と第２データの場合の第２ノードの電位差が大きくなり、読み出しマージンの向上を図ることができる。
【００２０】
例えば、前記第１および第２電荷転送ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、前記第１および第２電荷転送ＭＩＳＦＥＴのバックゲートは、前記第２時刻以前に、低電位レベルから高電位レベルに変化するよう制御される。このように、第１および第２電荷転送ＭＩＳＦＥＴのバックゲート電位（第２信号線の電位）を高電位レベルとすることで、第１ノードの電位が正電位となっても、リーク電流を防止することができる。
【００２１】
（３）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００２３】
図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルＭＣは、トランジスタと強誘電体キャパシタを有し、ワード線ＷＬおよびビット線ＢＬの交点に配置される。具体的に、トランジスタのゲート電極がワード線ＷＬと接続され、トランジスタの一端がビット線ＢＬに接続される。トランジスタの他端は、強誘電体キャパシタの一端と接続され、強誘電体キャパシタの他端は、プレート線ＰＬに接続される。
【００２４】
また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータをビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。
【００２５】
図２は、本実施の形態の読み出し回路の構成を示す回路図である。なお、以後、信号線と信号、ノードの電位とノードを同じ符号で示す場合がある。
【００２６】
図示するように、ビット線ＢＬは、ｐチャネル型ＭＩＳＦＥＴ（電荷転送ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）ＰＴＲ１を介してノードＶＭに接続されている。
【００２７】
このノードＶＭは、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４を介してノードＮＤＬＳに接続されている。このノードＮＤＬＳは、更に、センスアンプＳＡに接続されている。センスアンプは、信号線ＳＡｏｎ、Ｖｒｅｆと接続され、信号ＳＡｏｎによって、動作され、その入力（ノードＮＤＬＳ）を参照電位Ｖｒｅｆと比較しつつ増幅し、出力信号ｏｕｔを出力する。
【００２８】
ｐチャネル型ＭＩＳＦＥＴＰＴＲ１のバックゲートは、信号線ＩＮＡｂに接続され、ゲート電極は、ノードＮＤＶＴＨを介して閾値電位発生回路２０に接続されている。
【００２９】
また、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４のバックゲートは、信号線ＩＮＡｂに接続され、ゲート電極は、信号線ＳＡＣＯＮに接続されている。
【００３０】
また、ノードＶＭには負電位発生回路１０が接続されている。この負電位発生回路１０により、ビット線ＢＬに、メモリセルから電位が転送されても、ビット線を接地電位以下（負電位）とすることができる。
【００３１】
よって、プレート線ＰＬに印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。
【００３２】
ここで、本実施の形態の読み出し回路においては、ノードＶＭと信号線ＩＮＢとの間にゲート容量を接続した。即ち、ｐチャネル型ＭＩＳＦＥＴＰＴＲ３のソース領域、ドレイン領域およびバックゲートを、信号線ＩＮＢに接続し、ゲート電極を、ノードＶＭに接続する。
【００３３】
よって、負電位となったノードＶＭの電位を、信号線ＩＮＢの電位変化に対応させて、正電位まで上昇させることができる。
【００３４】
さらに、前述したように、ｐチャネル型ＭＩＳＦＥＴＰＴＲ１、ＰＴＲ４のバックゲートが、信号線ＩＮＡｂに接続されているため、ノードＶＭの電位が、正電位となっても、信号線ＩＮＡｂをＨレベル（高電位レベル、ハイレベル、Ｖｃｃ）とすることで、ｐチャネル型ＭＩＳＦＥＴＰＴＲ１、ＰＴＲ４から基板への放電（リーク電流）を防止することができる。
【００３５】
さらに、ノードＮＤＶＴＨは、ｐチャネル型ＭＩＳＦＥＴＰＴＲ２を介して電源電位（Ｖｃｃ）と接続されている。ｐチャネル型ＭＩＳＦＥＴＰＴＲ２のバックゲートは、電源電位（Ｖｃｃ）に接続され、ゲート電極は、信号線ＩＮＡに接続されている。この信号ＩＮＡの電位をインバータ３０によって反転させ、上記信号ＩＮＡｂを形成することができる。
【００３６】
かかる構成により、信号線ＩＮＡを低電位レベルとすることで、ｐチャネル型ＭＩＳＦＥＴＰＴＲ１のゲート電極に電源電位Ｖｃｃが供給され、ｐチャネル型ＭＩＳＦＥＴＰＴＲ１を完全にオフできる。また、ノードＶＭからｐチャネル型ＭＩＳＦＥＴＰＴＲ１を介してバックゲートへの放電を防止できる。即ち、信号線ＩＮＢを高電位にすることによりノードＶＭが正電位となるが、その際、信号線ＩＮＡが高電位のまま、つまりｐチャネル型ＭＩＳＦＥＴＰＴＲ１のバックゲート電位が低電位であるとＰＮ接合によりノードＶＭが０Ｖ以上にならない。従って、信号線ＩＮＡを低電位レベルとすることで、ノードＶＭを正電位まで昇圧できる。また、ノードＶＭが正電位になって以降は、ビット線ＢＬへの放電を防止することができる。
【００３７】
また、ノードＮＤＬＳは、ｎチャネル型ＭＩＳＦＥＴＮＴＲ１およびキャパシタを介して接地電位ＧＮＤ（０Ｖ）と接続されている。ｎチャネル型ＭＩＳＦＥＴＮＴＲ１のゲート電極は、信号線ＤＩＳと接続されている。
【００３８】
かかる構成により、ノードＮＤＬＳを接地電位ＧＮＤに固定できる。即ち、ｐチャネル型ＭＩＳＦＥＴＮＴＲ１のバックゲート（ｎウエル）とドレイン（ＰＴＲ４のノードＮＤＬＳ側端）との容量カップリングによるノードＮＤＬＳの電位の上昇を抑えることができる。特に、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４のバックゲートの、ＬレベルからＨレベルへの変化に対応して、ノードＮＤＬＳの電位が上昇することを防止できる。
【００３９】
図３は、本実施の形態の読み出し回路のタイミングチャートである。図３を参照しながら、本実施の形態の読み出し回路の動作（駆動方法）についてさらに詳細に説明する。
【００４０】
まず、時刻Ｔ０においてノードＶＭが、負電位発生回路１０により負電位に設定される。なお、この際、ノードＮＤＶＴＨは、閾値電位発生回路２０によりｐチャネル型ＭＳＩＦＥＴＰＴＲ１の閾値電位（ＶｔｈＰＴＲ１）に設定されている。よって、ｐチャネル型ＭＳＩＦＥＴＰＴＲ１はオン状態である。
【００４１】
次いで、プレート線ＰＬが選択され、メモリセルＭＣに記憶された１データもしくは０データに対応する電荷がビット線ＢＬに転送され、ノードＶＭの電位がメモリセルに記憶されたデータ（１データもしくは０データ）の電荷に応じて上昇する（図３（Ｆ）参照）。
【００４２】
次いで、時刻Ｔ１において、信号ＩＮＡをＨレベルからＬレベル（低電位レベル、ロウレベル、０Ｖ、Ｖｓｓ）に、信号ＩＮＡｂをＬレベルからＨレベルに変化させる。この際、信号ＩＮＡがＨレベルからＬレベルに変化しているため、ｐチャネル型ＭＳＩＦＥＴＰＴＲ２がオン状態となり、ノードＮＤＶＴＨの電位が電源電位（Ｖｃｃ）となるため、ｐチャネル型ＭＳＩＦＥＴＰＴＲ１を完全にオフ状態とすることができる。
【００４３】
次いで、時刻Ｔ２において、信号ＤＩＳをＨレベルからＬレベルに変化させ、ｎチャネル型ＭＳＩＦＥＴＮＴＲ１をオン状態とし、ノードＮＤＬＳをディスチャージする（接地電位（ＧＮＤ）に固定する）。なお、信号ＤＩＳの立ち下げのタイミングは、時刻Ｔ２から後述の時刻Ｔ４までの間であればよい。
【００４４】
次いで、時刻Ｔ３において、信号ＩＮＢをＬレベルからＨレベルに変化させる。その結果、１データもしくは０データに対応する電位（差）を保持したまま、ノードＶＭの電位を、正電位まで上昇させることができる（図３（Ｆ）参照）。
【００４５】
ここで、時刻Ｔ１において、信号ＩＮＡｂをＬレベルからＨレベルに変化させ、ｐチャネル型ＭＳＩＦＥＴＰＴＲ１、ＰＴＲ４のバックゲート（ｎウエル）をＨレベルとしたので、ノードＶＭの電位が正電位となっても、ｐチャネル型ＭＳＩＦＥＴＰＴＲ１、ＰＴＲ４から基板（ｎウエル）に電荷が抜ける（放電する）ことを防止できる。
【００４６】
さらに、時刻Ｔ３までに、ノードＶＭの電位が以下の式１に示す電位まで上昇するよう当該読み出し回路の種々のパラメータをセッティングする。例えば、ｐチャネル型ＭＩＳＦＥＴＰＴＲ３の容量を調整する。
【００４７】
即ち、ノードＶＭの電位であって、１データもしくは０データに対応し上昇する電位の内、高電位側の電位をＶＭ１（ＶＭ”１”）、低電位側の電位をＶＭ０（ＶＭ”０”）とした場合、ＶＭ１は、ほぼ０Ｖ、ＶＭ０は、ｐチャネル型ＭＳＩＦＥＴＰＴＲ４の閾値電位ＶｔｈＰＴＲ４から電源電位（Ｖｃｃ）を差し引いた電位以下（ＶＭ０＜ＶｔｈＰＴＲ４−Ｖｃｃ…（式１））となるようセッティングする。詳細は追って説明する。なお、ＶＭ１は、ＶＭ０以上であれば、０Ｖ以下でもよい。
【００４８】
よって、前述の通り時刻Ｔ３において、信号ＩＮＢをＬレベルからＨレベルに変化させると、１データもしくは０データに対応する電位からＶｃｃ上昇する。即ち、ＶＭ１は、Ｖｃｃ（＝０Ｖ＋Ｖｃｃ）まで、ＶＭ０は、ＶｔｈＰＴＲ４（＝ＶｔｈＰＴＲ４−Ｖｃｃ＋Ｖｃｃ）以下の電位まで上昇する。
【００４９】
次いで、時刻Ｔ４において、信号ＳＡＣＯＮを、ＨレベルからＬレベルに変化させ、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４をオンさせることで、ノードＶＭの電位（ＶＭ０またはＶＭ１）をノードＮＤＬＳに転送する。
【００５０】
ここで、ＶＭ１は、ノードＮＤＬＳを充電するため、その電位が若干下がるものの、ノードＮＤＬＳの電位は、ＶＭ１に対応して上昇する（図３（Ｈ）参照）。一方、ＶＭ０は、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４の閾値電位（ＶｔｈＰＴＲ４）以下の電位となるため、信号ＳＡＣＯＮを、ＨレベルからＬレベルに変化させても、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４はオンしない。よって、ノードＮＤＬＳは充電されず、０Ｖのままとなる（図３（Ｈ）参照）。
【００５１】
このように、１データの場合、ノードＮＤＬＳの電位は上がるが、０データの場合、ノードＮＤＬＳの電位が上がらず、０Ｖに固定されるため、これらの間の電位差が大きくなり、読み出しマージンが向上する。
【００５２】
図４に、本実施の形態の読み出し回路のΔＮＤＬＳ（Ｂ）と比較例のΔＮＡ（Ａ）とを示す。ΔＮＤＬＳは、１データの場合と０データの場合のノードＮＤＬＳの電位差を意味する。なお、比較例は、例えば、特許文献２の図３に示す回路と類似の回路である。ＮＡは、センスアンプの入力ノードを意味し、ΔＮＡは、１データの場合と０データの場合の当該ノードの電位差を意味する。
【００５３】
図示するようにΔＮＤＬＳ＞ΔＮＡとなり、本実施の形態の読み出し回路において、読み出しマージンが向上することが分かる。
【００５４】
次いで、ＶＭ０を上記式１（ＶＭ０＜ＶｔｈＰＴＲ４−Ｖｃｃ）を満たすようセッティングする理由について説明する。即ち、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４のオフ領域を利用する。
【００５５】
ｐチャネル型ＭＩＳＦＥＴＰＴＲ４をオンさせないためには、
Ｖｇｓ＜Ｖｔｈ…（式２）
とすればよい。Ｖｇｓは、ｐチャネル型ＭＩＳＦＥＴＰＴＲ４のゲート、ソース間電位である。
【００５６】
ここで、Ｖｇｓ＝Ｖｓ−Ｖｇ＝ＶＭ−ＳＡＣＯＮとすれば、
ＶＭ−ＳＡＣＯＮ＜ＶｔｈＰＴＲ４…（式３）となる。
【００５７】
さらに、時刻Ｔ３において、ノードＶＭをＶｃｃ分上昇させるため、
ＶＭ＋Ｖｃｃ−ＳＡＣＯＮ＜ＶｔｈＰＴＲ４…（式４）となる。
【００５８】
次いで、時刻Ｔ４においては、ＳＡＣＯＮ＝０Ｖ（接地電位）となるため、
ＶＭ＋Ｖｃｃ−０Ｖ＜ＶｔｈＰＴＲ４となり、
結果として、ＶＭ＜ＶｔｈＰＴＲ４−Ｖｃｃとなる。
【００５９】
よって、ＶＭ０＜ＶｔｈＰＴＲ４−Ｖｃｃ…（式１）とすることで、０データの場合にｐチャネル型ＭＩＳＦＥＴＰＴＲ４をオンさせず、ノードＮＤＬＳの電位上昇を抑え、読み出しマージンの向上を図ることができる。
【００６０】
次いで、時刻Ｔ５（図３）において、信号ＳＡｏｎをＬレベルからＨレベルとし、センスアンプＳＡを動作させ、ノードＮＤＬＳの電位を参照電位Ｖｒｅｆと比較しつつ増幅し、出力信号ｏｕｔを出力する。
【００６１】
図５に、本実施の形態の読み出し回路のΔＮＤＬＳ（ΔＶＮＤＬＳ）とＶＭ０の設定電位との関係を示す。（ａ）は、本実施の形態の読み出し回路のシュミュレーション結果であり、（ｂ）は上記比較例のシュミュレーション結果である。
【００６２】
グラフ（ａ）に示すように、今回のシュミュレーションにおいては、ＶｔｈＰＴＲ４−Ｖｃｃである約−２．０Ｖ近傍でΔＮＤＬＳが最大となり、ＶｔｈＰＴＲ４−Ｖｃｃを−２．０Ｖ以下とすることでΔＮＤＬＳを大きく維持できることが確認された。また、ＶｔｈＰＴＲ４−Ｖｃｃが約−１．７Ｖ以上で、ΔＮＤＬＳが上記比較例のΔＮＡを越えることが判明した。
【００６３】
このように、本実施の形態においては、簡易な構成および制御でノードＶＭの電位を負電位から正電位に変換することができる。さらに、ノードＶＭの電位を式１を満たすように調整することで、読み出しマージンの向上を図ることができる。よって、強誘電体記憶装置の読み出し特性を向上させることができる。
【００６４】
なお、上記実施の形態においては、ゲート容量を例に説明したが、他の容量素子（強誘電体キャパシタなど）を用いてもよい。
【００６５】
また、本発明は、１Ｔ１Ｃのメモリセル（強誘電体記憶装置）および２Ｔ２Ｃのメモリセル（強誘電体記憶装置）に適用可能である。
【００６６】
特に、各素子や信号の接続関係、信号の変化などは、上記回路構成およびタイミングチャートに限定されるものではなく、本発明の目的を達する範囲において、適宜変更可能である。
【００６７】
例えば、ｐチャネル型ＭＩＳＦＥＴＰＴＲ１、ＰＴＲ４のバックゲートには異なる信号線が接続されてもよい。また、これらのバックゲートに印加される電位の変化は同時である必要はなく、信号ＩＮＢの立ち上がり以前であれば、異なるタイミングで変化させてもよい。
【００６８】
このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６９】
【図１】強誘電体記憶装置の構成を示すブロック図である。
【図２】本実施の形態の読み出し回路の構成を示す回路図である。
【図３】本実施の形態の読み出し回路のタイミングチャートである。
【図４】本実施の形態の読み出し回路のΔＮＤＬＳ（Ｂ）と比較例のΔＮＡ（Ａ）とを示す図である。
【図５】本実施の形態の読み出し回路のΔＮＤＬＳとＶＭ０の設定電位との関係を示す図である。
【符号の説明】
【００７０】
１０…負電位変換回路、２０…閾値電位発生回路、３０…インバータ、１００…強誘電体記憶装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ…ビット線、ＤＩＳ…信号（線）、ＧＮＤ…接地電位、ＩＮＡ…信号（線）、ＩＮＡｂ…信号（線）、ＩＮＢ…信号（線）、ＭＣ…メモリセル、ＮＤＶＴＨ…ノード、ＮＤＬＳ…ノード、ＮＴＲ１…ｎチャネル型ＭＩＳＦＥＴ、ｏｕｔ…出力信号、ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４…ｐチャネル型ＭＩＳＦＥＴ、ＰＬ…プレート線、ＳＡ…センスアンプ、ＳＡｏｎ…信号（信号線）、ＳＡＣＯＮ…信号（線）、Ｔ１〜Ｔ５…時刻、Ｖｒｅｆ…参照電位、ＶＭ…ノード、Ｖｃｃ…電源電位、ＶＭ１、ＶＭ０…電位、Ｖｔｈ…閾値電位、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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