(57)【要約】【課題】半導体装置の特性を向上させる。特に、遮光膜を用いながら貼り合わせ精度の向上を図ることのできる半導体装置の製造方法を提供する。【解決手段】半導体装置を、支持基板（１０Ｓ）上の全面に遮光性膜（１３）を堆積する工程と、支持基板上の全面に堆積された遮光性膜上に絶縁膜（１５）を堆積する工程と、絶縁膜（１５）上に半導体基板を貼り合わせる工程と、半導体基板を薄膜化し、半導体膜（２０）を形成する工程と、遮光性膜、絶縁膜および半導体膜を、連続してパターニングする工程と、半導体膜（２０Ｐ）上に半導体素子を形成する工程と、により形成する。かかる方法によれば、遮光性膜を支持基板上の全面に堆積する（デポ膜とする）ことで、その表面が平坦な状態で半導体基板と貼り合わせることが可能となり、貼り合わせ精度の向上を図ることができる。【選択図】図２
2009117455.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上の全面に遮光性膜を堆積する工程と、
前記支持基板上の全面に堆積された前記遮光性膜上に絶縁膜を堆積する工程と、
前記絶縁膜上に半導体基板を貼り合わせる工程と、
前記半導体基板を薄膜化し、半導体膜を形成する工程と、
前記半導体膜上に半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記支持基板は、光透過性を有し、
前記遮光性膜は、金属膜であること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記遮光性膜、前記絶縁膜および前記半導体膜を、連続してパターニングする工程と、
パターニングされた半導体膜上に前記半導体素子を形成する工程と、
を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記遮光性膜および前記絶縁膜を、第１形状にパターニングする工程と、
前記半導体膜を、前記第１形状より小さい第２形状にパターニングする工程と、
前記第２形状にパターニングされた半導体膜上に前記半導体素子を形成する工程と、
を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
パターニングされた前記遮光性膜の側壁に、側壁膜を形成する工程、
を有することを特徴とする請求項３又は４記載の半導体装置の製造方法。
【請求項６】
前記半導体素子は薄膜トランジスタであり、
前記半導体素子を形成する工程は、
パターニングされた半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体膜中にソース、ドレイン領域を形成する工程と、
を有することを特徴とする請求項１乃至５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか一項記載の半導体装置の製造方法を有することを特徴とする電気光学装置の製造方法。
【請求項８】
請求項７記載の電気光学装置の製造方法を有することを特徴とする電子機器の製造方法。
【請求項９】
支持基板上に当該支持基板側から遮光性膜、絶縁膜および半導体膜が順次積層された積層膜であって、略同一形状にパターニングされた積層膜と、
前記積層膜の前記半導体膜上に形成された半導体素子と、
を有することを特徴とする半導体装置。
【請求項１０】
支持基板上に当該支持基板側から遮光性膜および絶縁膜が順次積層された積層膜であって、第１形状にパターニングされた積層膜と、
前記積層膜上に配置され、前記第１形状より小さい第２形状にパターニングされた半導体膜と、
前記半導体膜上に形成された半導体素子と、
を有することを特徴とする半導体装置。
【請求項１１】
前記半導体膜の側壁に、側壁膜を有することを特徴とする請求項９又は１０記載の半導体装置。
【請求項１２】
前記半導体素子は、薄膜トランジスタであることを特徴とする請求項９乃至１１のいずれか一項記載の半導体装置。
【請求項１３】
請求項９乃至１２のいずれか一項記載の半導体装置を有することを特徴とする電気光学装置。
【請求項１４】
請求項１３記載の電気光学装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、液晶パネルなどの電気光学装置に用いられる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
電気光学装置に用いられる液晶パネルは、例えば液晶パネルの一方の面から光の入射を受け、この光を空間的に変調する。そして空間的に変調された光を、当該液晶パネルの他方の面から出射させることで画像や文字のパターンを形成している。ここで、上記光が液晶パネルを駆動する薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）のチャネル領域に侵入すると光リーク電流が発生し、画質の低下の要因となる。そこで、薄膜トランジスタと上記光の光源との間に遮光層を設け、光リーク電流を低減する技術が採用されている。
【０００３】
しかし、上記遮光層によっては、戻り光による光リーク電流を低減することはできない。即ち、上記光源からの光が、液晶パネルを透過し、液晶パネルの他方の面に配置されている構成部位において反射すると戻り光が生じる。また、液晶パネルの他方の面から独自に光が入射する場合もある。このような液晶パネルの他方の面から入射する光をここでは「迷光」という。この迷光が、薄膜トランジスタのチャネル領域に侵入しても光リーク電流が発生する。よって、迷光の侵入を防ぐため、薄膜トランジスタと基板との間に別の遮光層を設ける技術が検討されている。
【０００４】
一方、近年では装置の多画素化、１画素あたりの書き込み時間の短縮化や、高コントラスト化などの高性能化の要請に伴い、ＳＯＩ（Silicon on Insulator）基板上にトランジスタを形成する技術が検討されている。ＳＯＩ基板を用いることで、従来の多結晶の薄膜トランジスタに代えて、移動度が高い単結晶の薄膜トランジスタを形成することができる。よって、高速スイッチングなどトランジスタ特性の向上が可能となる。
【０００５】
例えば、下記特許文献１には、ＳＯＩ作製プロセスにおいて単結晶シリコン層を支持基板と貼り合わせる前に支持基板側に予め遮光層（４）を形成しておく技術が開示されている。
【特許文献１】特開平１０−２９３３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、液晶パネルなどの電気光学装置に係る研究・開発を行っており、上記迷光対策を含む装置特性の向上を検討している。
【０００７】
特に、近年の装置の高性能化に伴い、装置を構成する光学部品やその他の部品点数が多くなっており、乱反射光（迷光）が生じやすくなっている。また、より明るい映像を得るために光源強度が上昇しており、戻り光の強度も増加する傾向にある。よって、迷光対策は益々重要となっている。
【０００８】
加えて、結晶性に優れた単結晶シリコン層を用いた場合、トランジスタ特性は格段に向上するものの、結晶欠陥によるキャリアの再結合は期待できない。即ち、迷光による励起によって発生したキャリア（電子、正孔）は結晶欠陥にトラップされず、光リーク電流となってしまう。よって、単結晶の薄膜トランジスタを用いる場合は、多結晶の薄膜トランジスタを用いる場合と比べ、より高い遮光性を必要とする。例えば、本発明者の調査によると、結晶欠陥の多い多結晶シリコン層を用いた場合に比べて、単結晶シリコン層の場合では同様の条件下で光リーク電流が約１０倍まで増加することが判明している。
【０００９】
この迷光対策としては、前述の通り、ガラス基板上に個々に遮光膜を予め形成しておき、その上部に単結晶シリコン基板（単結晶シリコン層）を貼り合わせる技術がある。しかしながら、遮光膜の凹凸によって貼り合わせ強度が悪くなるという問題がある。
【００１０】
さらに、上記特許文献１においては、ガラス基板上の個々の遮光膜上に、さらに絶縁層（５）を堆積し、ＣＭＰ（Chemical Mechanical Polishing、化学的機械研磨）法により、その表面を平坦化することにより、貼り合わせ強度を向上させている。
【００１１】
しかしながら、本発明者の検討によると、特許文献１に記載の技術を用いても、貼り合わせ精度は十分ではない。即ち、ＣＭＰ法によっても、その表面には、研磨ばらつきが生じ、特に、面内ばらつきが生じるため、基板表面の均一化には限界がある。
【００１２】
従って、結局のところ、ＣＭＰ法を行っても、遮光膜の厚さ以上の凹凸が生じる場合もあり、依然として、貼り合わせ不良が問題となる。その結果、安定した基板の製造が困難となり、基板製造コストが大きくなる。
【００１３】
そこで、本発明に係る具体的態様は、半導体装置の特性を向上させることができる半導体装置の製造方法、特に、遮光膜を用いながら貼り合わせ精度の向上を図ることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置の製造方法は、支持基板上の全面に遮光性膜を堆積する工程と、前記支持基板上の全面に堆積された前記遮光性膜上に絶縁膜を堆積する工程と、前記絶縁膜上に半導体基板を貼り合わせる工程と、前記半導体基板を薄膜化し、半導体膜を形成する工程と、前記半導体膜上に半導体素子を形成する工程と、を有する。
【００１５】
かかる方法によれば、遮光性膜を支持基板上の全面に堆積する（デポ膜とする）ことで、その表面が平坦な状態で半導体基板と貼り合わせることが可能となり、貼り合わせ精度の向上を図ることができる。
【００１６】
例えば、前記支持基板は、光透過性を有し、前記遮光性膜は、金属膜である。このように、光透過性の基板を用いても遮光性膜（金属膜）により半導体素子に対する光の影響を低減できる。
【００１７】
好ましくは、前記遮光性膜、前記絶縁膜および前記半導体膜を、連続してパターニングする工程と、パターニングされた半導体膜上に前記半導体素子を形成する工程と、を有する。このように、貼り合わせ工程の後に、遮光性膜をパターニングすればよい。言い換えれば、遮光性膜が全面に堆積されている状態で半導体基板と貼り合わせ、その後、遮光性膜をパターニングすることとで、貼り合わせ精度の向上を図ることができる。
【００１８】
好ましくは、前記遮光性膜および前記絶縁膜を、第１形状にパターニングする工程と、前記半導体膜を、前記第１形状より小さい第２形状にパターニングする工程と、前記第２形状にパターニングされた半導体膜上に前記半導体素子を形成する工程と、を有する。
【００１９】
このように、遮光性膜と半導体膜とを異なる工程でパターニングしてもよい。さらに、上層の半導体膜をより小さくパターニングすることで、遮光性膜の側壁と半導体膜の側壁との距離を確保でき、これらの間のショート（短絡）を低減することができる。
【００２０】
好ましくは、パターニングされた遮光性膜の側壁に、側壁膜を形成する工程を有する。
【００２１】
このように、遮光性膜の側壁に、側壁膜を形成することで、金属汚染を低減できる。特に、金属拡散を低減できるため、後の工程で、比較的高温の処理を行うことが可能となる。
【００２２】
例えば、前記半導体素子は薄膜トランジスタであり、前記半導体素子を形成する工程は、パターニングされた半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体膜中にソース、ドレイン領域を形成する工程と、を有する。
【００２３】
かかる方法によれば、貼り合わせ精度が良好であるため、薄膜トランジスタを歩留まりよく形成することができる。また、遮光性膜により、薄膜トランジスタのリーク電流を低減した、高性能の半導体装置を製造することができる。
【００２４】
本発明に係る電気光学装置の製造方法は、上記半導体装置の製造方法を有する。かかる方法によれば、高性能の電気光学装置を製造することができる。
【００２５】
本発明に係る電子機器の製造方法は、上記電気光学装置の製造方法を有する。かかる方法によれば、高性能の電子機器を製造することができる。
【００２６】
本発明に係る半導体装置は、支持基板上に当該支持基板側から遮光性膜、絶縁膜および半導体膜が順次積層された積層膜であって、略同一形状にパターニングされた積層膜と、前記積層膜の前記半導体膜上に形成された半導体素子と、を有する。
【００２７】
かかる構造によれば、各積層膜の平坦性により上記遮光性膜と上記半導体膜との貼り合せ精度が向上しており、半導体装置特性が良好となる。また、遮光性膜により半導体素子の光リーク電流を低減できる。
【００２８】
本発明に係る半導体装置は、支持基板上に当該支持基板側から遮光性膜および絶縁膜が順次積層された積層膜であって、第１形状にパターニングされた積層膜と、前記積層膜上に配置され、前記第１形状より小さい第２形状にパターニングされた半導体膜と、前記半導体膜上に形成された半導体素子と、を有する。
【００２９】
かかる構造によれば、遮光性膜の側壁と半導体膜の側壁との距離を確保でき、これらの間のショート（短絡）を低減することができる。
【００３０】
好ましくは、前記半導体膜の側壁に、側壁膜を有する。かかる構造によれば、遮光性膜の側壁に側壁膜を形成することで、金属汚染を低減できる。
【００３１】
例えば、前記半導体素子は、薄膜トランジスタである。かかる構造によれば、薄膜トランジスタのリーク電流を低減しつつその性能の向上を図ることができる。
【００３２】
本発明に係る電気光学装置は、上記半導体装置を有する。かかる構成によれば、電気光学装置特性を向上させることができる。
【００３３】
本発明に係る電子機器は、上記電気光学装置を有する。かかる構成によれば、電子機器特性を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
＜実施の形態１＞
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００３５】
図１〜図３は、本実施の形態の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。この図１〜図３を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。
【００３６】
図１（Ａ）に示すように、光透過性の基板（支持基板）１０Ｓとして、例えば、厚さ１．１ｍｍ程度の石英基板を準備する。この基板１０Ｓの全面上に、遮光膜（遮光性膜）１３として、例えば、モリブデン（Ｍｏ）膜をスパッタリング法で２００ｎｍ程度堆積する。Ｍｏ膜の膜厚は、例えば、１００〜４００ｎｍの範囲であればよい。遮光膜１３としては、Ｍｏの他、タングステン（Ｗ）やタンタル（Ｔａ）などの高融点金属を用いてもよい。また、多結晶シリコンやタングステンシリサイド、モリブデンシリサイドなどのシリコンやシリサイド膜を用いてもよい。また、成膜方法については、上記スパッタリング法の他、ＣＶＤ（化学気相成長、Chemical Vapor Deposition）法、電子ビーム加熱蒸着法などを用いてもよい。
【００３７】
次いで、図１（Ｂ）に示すように、遮光膜１３の全面上に、下地絶縁膜（絶縁膜）として例えば酸化シリコン膜１５ａをプラズマＣＶＤ法で堆積する。
【００３８】
上記スパッタリング法やＣＶＤ法等により形成された堆積膜（デポ膜）の表面は、その下層の段差に対応した凹凸が形成される。しかしながら、本実施の形態においては、その表面が平坦である基板（石英基板）１０Ｓ上に遮光膜１３を堆積したので、その表面も平坦となる。さらに、平坦な遮光膜１３上に酸化シリコン膜１５ａを堆積したので、その表面も平坦となる。
【００３９】
次いで、図１（Ｃ）に示すように、半導体基板２０Ｓとして単結晶シリコン基板を準備し、その表面を熱酸化することにより酸化シリコン膜１５ｂを形成する。なお、ＣＶＤ法により酸化シリコン膜１５ｂを全面に堆積してもよい。この半導体基板２０Ｓの表面も平坦であり、その上部の酸化シリコン膜１５ｂの表面も平坦となる。
【００４０】
次いで、半導体基板２０Ｓの酸化シリコン膜１５ｂ側を、基板１０Ｓ上の酸化シリコン膜１５ａと対向させ、これらの膜（１５ａ、１５ｂ）を例えば、熱処理により張り合わせる。その結果、基板１０Ｓの遮光膜１３と半導体基板２０Ｓとが酸化シリコン膜（絶縁膜）１５を介して接着される。このような基板（１０Ｓ）は、ＳＯＩ（Silicon on Insulator）基板と呼ばれる。
【００４１】
次いで、図１（Ｄ）に示すように、半導体基板２０Ｓを薄膜化し、半導体膜２０とする。この薄膜化工程は、例えば、半導体基板２０Ｓの所望の位置に水素イオンを打ち込み、当該位置から半導体基板２０Ｓを剥離する。次いで、残存する半導体膜２０の表面をＣＭＰ法等で研磨し、平坦化する。
【００４２】
次いで、図２（Ａ）に示すように、遮光膜１３、酸化シリコン膜１５および半導体膜２０の積層膜を所望の形状にパターニングする。即ち、半導体膜２０上に、フォトレジスト膜を形成し、露光・現像（フォトリソグラフィ）することにより所望の形状のフォトレジスト膜Ｒ１を形成する。次いで、フォトレジスト膜Ｒ１をマスクに、半導体膜２０、酸化シリコン膜１５および遮光膜１３を連続してエッチングする。次いで、残存するフォトレジスト膜Ｒ１を除去する（図２（Ｂ））。このフォトレジスト膜の形成から除去までの一連の工程をパターニングという。パターニング後の遮光膜、酸化シリコン膜および半導体膜（パターン）の符号をそれぞれ１３Ｐ、１５Ｐおよび２０Ｐとする。遮光膜１３Ｐ、酸化シリコン膜１５Ｐおよび半導体膜２０Ｐは、略同一形状である。
【００４３】
次いで、図２（Ｃ）に示すように、半導体膜２０Ｐ上にゲート絶縁膜２３として例えば酸化シリコン膜をプラズマＣＶＤ法などにより２０ｎｍ〜１２０ｎｍ程度堆積する。次いで、ゲート絶縁膜２３上に導電性膜を堆積し、パターニングすることによりゲート電極２５を形成する（図２（Ｄ））。導電性膜の材料としては、例えば、不純物をドープした多結晶シリコンやＴａなどの金属を用いることができ、これらの材料は例えばＣＶＤ法やスパッタリング法により成膜することができる。なお、このゲート電極２５のパターニング時に、当該ゲート電極２５と接続されるゲート配線（ＧＬ）もパターニングしてもよい（図１５参照）。
【００４４】
次いで、図３（Ａ）に示すように、ゲート電極２５をマスクとして、ゲート電極２５の両側の半導体膜２０Ｐ中に不純物を注入し、低濃度不純物領域２０ａを形成する。次いで、例えば、ゲート電極２５の側壁に形成したサイドウォール膜（図示せず）をマスクに、リン（Ｐ）などの不純物を注入し、高濃度不純物領域（ソース、ドレイン領域）２０ｂを形成する。なお、上記不純物は、所望の形状のフォトレジスト膜などをマスクに注入してもよい。また、ゲート電極２５をマスクに斜めインプラ法などを用いて、高濃度不純物領域２０ｂおよび低濃度不純物領域２０ａを形成してもよい。また、低濃度不純物領域２０ａ間が、チャネル領域２０ｃとなる。以上の工程により、ＬＤＤ（Lightly Doped Drain）型のＴＦＴが形成される。
【００４５】
次いで、図３（Ｂ）に示すように、ゲート電極２５上に層間絶縁膜２７として例えば酸化シリコン膜をＰＥＣＶＤ（Plasma-Enhanced ＣＶＤ）法で５００ｎｍ程度堆積する。この後、例えば、８５０℃程度の熱処理を施し、不純物領域（２０ａ、２０ｂ）中の不純物を活性化し、また、半導体膜２０Ｐ中の結晶性を向上させる。
【００４６】
次いで、高濃度不純物領域２０ｂ上の層間絶縁膜２７およびゲート絶縁膜２３をエッチングし、コンタクトホールを形成する。次いで、コンタクトホール内を含む層間絶縁膜２７上に導電性膜を堆積し、パターニングすることによって接続部Ｐ１およびソース、ドレイン電極（ソース、ドレイン引き出し電極、配線）２９を形成する。導電性膜としては、例えば、アルミニウム（Ａｌ）やＷなどの金属を用い、スパッタリング法などを用いて成膜することができる。
【００４７】
このように、本実施の形態によれば、あらかじめ基板１０Ｓ上の全面に遮光膜１３を堆積したので、その表面が平坦となり、基板１０Ｓと半導体基板基板（半導体膜）２０Ｓとの貼り合せ精度が向上する。具体的には、貼り合わせ強度の面内ばらつきを緩和できる。よって、強度不足による不良や欠陥を低減できる。その結果、半導体膜２０Ｐ上に形成される半導体素子（例えば、上記ＴＦＴ）の特性を向上させることができる。また、歩留まりを向上させることができる。
【００４８】
また、全面に形成された遮光膜１３は、半導体膜２０をパターニングする際に連続してパターニングすることにより、製造工程数の増加を抑えることができる。よって、短工程でＴＦＴを形成することができる。
【００４９】
さらに、半導体膜２０Ｐの下層には遮光膜１３Ｐが配置されるため、半導体膜２０Ｐにおける光リーク電流を低減できる。特に、戻り光による光リーク電流を低減することができ、ＴＦＴの特性を向上させることができる。
【００５０】
また、前述した特許文献１に記載のＣＭＰ法によりその表面を平坦化する場合には、研磨ばらつきを担保するため遮光膜１３上の絶縁膜を厚くせざるを得ない。その結果、残存する絶縁膜も厚くなる。また、研磨量も多くなり、研磨時間も長くなる。これに対し、本実施の形態においては、酸化シリコン膜１５ａ、１５ｂの薄膜化が可能である。例えば、遮光膜１３上の絶縁膜（１５）を３００ｎｍ程度とすることができる。その結果、遮光膜１３と半導体膜２０との距離が小さくなり、遮光性が向上する。また、研磨工程が不要となり、工程の短縮化を図ることができる。
＜実施の形態２＞
実施の形態１においては、遮光膜１３Ｐと半導体膜２０Ｐとを略同一形状にパターニングしたが、これらを異なる形状にパターニングしてもよい。
【００５１】
図４〜図６は、本実施の形態の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図又は平面図である。この図４〜図６を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。なお、実施の形態１と同一の機能を有する箇所には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００５２】
まず、図４（Ａ）に示すように、下側から、遮光膜１３、酸化シリコン膜１５および半導体膜２０が順次積層された基板１０Ｓを形成する。即ち、実施の形態１で詳細に説明したように、基板１０Ｓの全面上に、遮光膜１３を形成し、さらに、遮光膜１３の全面上に、酸化シリコン膜１５ａを形成する。次いで、半導体基板２０Ｓの表面の酸化シリコン膜１５ｂ側を、基板１０Ｓ上の酸化シリコン膜１５ａと対向させ、張り合わせる。次いで、半導体基板２０Ｓを薄膜化し、半導体膜２０とする。
【００５３】
次いで、図４（Ｂ）に示すように、半導体膜２０を所望の形状にパターニングする。パターニング後の半導体膜（パターン）の符号を２０Ｐとする。例えば、半導体膜２０Ｐのパターンは、縦ｙ１、横ｘ１の略矩形状のパターンである（図５（Ａ）参照）。
【００５４】
次いで、図４（Ｃ）に示すように、遮光膜１３および酸化シリコン膜１５の積層膜を上記半導体膜２０Ｐより大きい形状にパターニングする。即ち、半導体膜２０Ｐ上に、縦ｙ１＋２ｄ、横ｘ１＋２ｄの略矩形状のフォトレジスト膜Ｒ２を形成する。次いで、フォトレジスト膜Ｒ２をマスクに、遮光膜１３および酸化シリコン膜１５をエッチングする（図５（Ａ）参照）。エッチング後の遮光膜および酸化シリコン膜（パターン）の符号をそれぞれ１３Ｐおよび１５Ｐとする。
【００５５】
このように、遮光膜１３を半導体膜２０Ｐより大きい形状にパターニングすれば、遮光膜１３Ｐの側壁と半導体膜２０Ｐの側壁との距離（ここでは、ｄ）を確保でき、これらの間のショート（短絡）を低減することができる。また、遮光膜１３Ｐを半導体膜２０Ｐより大きくすることで、遮光効率が向上し、ＴＦＴの特性を向上できる。
【００５６】
ここでは、遮光膜１３Ｐおよび半導体膜２０Ｐをそれぞれ略矩形（島）状にパターニングしたが、遮光膜１３Ｐを例えば、複数の半導体膜２０Ｐの下層にライン状にパターニングしてもよい。即ち、半導体膜２０の積層膜を縦ｙ１、横ｘ１の略矩形状にパターニングする。次いで、図５（Ｂ）に示すように、遮光膜１３および酸化シリコン膜１５の積層膜を上記半導体膜２０Ｐより大きい形状、例えば、幅ｘ１＋２ｄで、Ｙ方向延在するライン状にパターニングする。かかる構成においても、遮光膜１３Ｐの側壁と半導体膜２０Ｐの側壁との距離を確保でき、これらの間のショート（短絡）を低減することができる。さらに、遮光膜１３Ｐを配線として利用することができる。例えば、ゲート配線（ゲート電極）と同電位の電位が印加される配線とすることがでる。その結果、ＴＦＴの特性を向上させることができ、また、配線のレイアウトが容易となる。なお、遮光膜１３Ｐを、例えば、幅ｙ１＋２ｄで、Ｘ方向延在するライン状にパターニングしてもよい。なお、より詳細な遮光膜（配線）のパターン例については後述する（図１４（Ｂ）、図１５（Ｂ）参照）。
【００５７】
次いで、図６に示すように、半導体膜２０Ｐ上にＬＤＤ型のＴＦＴを形成する。このＴＦＴは、例えば、実施の形態１と同様に形成する（図２および図３参照）。また、実施の形態１と同様に、接続部Ｐ１およびソース、ドレイン電極２９を形成する。
【００５８】
図７は、本実施の形態の薄膜トランジスタ（ＴＦＴ）の他の製造方法を示す断面図である。即ち、上記工程においては、半導体膜２０をパターニングした後、遮光膜１３をパターニングしたが、これらの工程を逆にしてもよい。即ち、図７に示すように、遮光膜１３、酸化シリコン膜１５および半導体膜２０の積層膜を一旦同じ形状、例えば縦ｙ１＋２ｄ、横ｘ１＋２ｄの略矩形状にパターニングした後、半導体膜２０上に、遮光膜１３Ｐより小さい形状、例えば、縦ｙ１、横ｘ１の略矩形状のフォトレジスト膜Ｒ３を形成し、半導体膜２０Ｐをエッチングしてもよい。
【００５９】
また、遮光膜１３Ｐを例えば幅ｘ１＋２ｄでＹ方向に延在するライン状にパターニングした後、半導体膜２０を遮光膜１３より小さい形状、例えば、縦ｙ１、横ｘ１の略矩形状にパターニングしてもよい。又は、遮光膜１３Ｐを例えば幅ｙ１＋２ｄでＸ方向に延在するライン状にパターニングした後、半導体膜２０を遮光膜１３より小さい形状、例えば、縦ｙ１、横ｘ１の略矩形状にパターニングしてもよい。
【００６０】
このように、本実施の形態によれば、実施の形態１で説明した効果に加え、遮光膜１３Ｐと半導体膜２０Ｐとのショート（短絡）を低減することができる。また、遮光効率を向上させることができる。
＜実施の形態３＞
実施の形態１においては、遮光膜１３Ｐと半導体膜２０Ｐとを略同一形状にパターニングしたが、これらの積層膜の側壁にサイドウォール膜を形成してもよい。
【００６１】
図８および図９は、本実施の形態の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。この図８および図９を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。なお、実施の形態１と同一の機能を有する箇所には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００６２】
まず、下側から、遮光膜１３、酸化シリコン膜１５および半導体膜２０が順次積層された基板１０Ｓを準備し、これらの膜を略同一形状にパターニングする（実施の形態１の図１（Ａ）〜図２（Ｂ）参照）。
【００６３】
次いで、図８（Ａ）に示すように、遮光膜１３Ｐ、酸化シリコン膜１５Ｐおよび半導体膜２０Ｐの積層膜を覆うように、基板１０Ｓの全面に、絶縁膜２２として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法で堆積する。
【００６４】
次いで、図８（Ｂ）に示すように、上記積層膜（半導体膜２０Ｐ）の表面が露出するまでエッチバックする。この際、反応性イオンエッチング等の異方性の強いエッチング法を用いることが望ましい。ここで、上記積層膜の側壁の絶縁膜２２の膜厚は大きいため、エッチング後も当該部位には、絶縁膜が残存する。この絶縁膜をサイドウォール膜２２ｓという。
【００６５】
このように、本実施の形態においては積層膜の側壁に絶縁膜よりなるサイドウォール膜２２ｓを形成したので、遮光膜１３Ｐを構成する金属原子による汚染を低減することができる。特に、熱処理時には、金属が拡散しやすく、半導体膜２０Ｐの表面や内部に金属原子が拡散することでＴＦＴ特性を劣化させる。また、炉などの処理室内に金属原子が拡散した場合には、以降の処理基板への汚染も懸念される。しかしながら、本実施の形態によれば、遮光膜１３Ｐ全体を、基板１０Ｓ、サイドウォール膜２２ｓ、および酸化シリコン膜１５Ｐで覆うこととなるため、金属汚染を低減できる。また、以降の工程において、高温処理が可能となる。
【００６６】
次いで、上記エッチング工程で露出した半導体膜２０Ｐの表面を僅かに熱酸化し、熱酸化膜をフッ酸などで除去することにより、半導体膜２０Ｐの表面の清浄化を行う。当該処理により、半導体膜２０Ｐの表面のエッチングダメージも回復する。なお、４５０℃以上のアニール（熱処理）により、エッチングダメージを回復してもよい。
【００６７】
次いで、半導体膜２０Ｐの表面を、９００℃〜１０００℃程度で熱酸化することによりゲート絶縁膜２３を形成する。なお、実施の形態１等と同様にゲート絶縁膜をＣＶＤ法により形成してもよい。但し、前述したように、本実施の形態においては、遮光膜１３Ｐの側壁をサイドウォール膜２２ｓで覆ったので、その後の高温処理が可能となり、ゲート絶縁膜２３を熱酸化で形成しても、金属汚染を低減できる。また、ゲート絶縁膜２３として熱酸化膜を用いることで、半導体膜２０Ｐとゲート絶縁膜２３との間の界面準位密度を低減でき、ＴＦＴの特性を向上させることができる。
【００６８】
次いで、半導体膜（ゲート絶縁膜２３）２０Ｐ上に、実施の形態１と同様に、ＬＤＤ型のＴＦＴを形成する（図９）。このＴＦＴは、例えば、実施の形態１と同様に形成する。また、実施の形態１と同様に、接続部Ｐ１およびソース、ドレイン電極２９を形成する（図２（Ｄ）〜図３（Ｂ）参照）。
【００６９】
このように、本実施の形態によれば、実施の形態１で説明した効果に加え、遮光膜１３Ｐを構成する金属による汚染を低減できる。また、サイドウォール膜２２ｓ形成後において、高温処理が可能となり、ＴＦＴ特性を向上させることができる。
＜実施の形態４＞
実施の形態２で説明したように、遮光膜１３Ｐと半導体膜２０Ｐとを異なる形状にパターニングした後、実施の形態３で説明したサイドウォール膜２２ｓを形成してもよい。
【００７０】
図１０および図１１は、本実施の形態の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。この図１０および図１１を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。なお、実施の形態１と同一の機能を有する箇所には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００７１】
まず、下側から、遮光膜１３、酸化シリコン膜１５および半導体膜２０が順次積層された基板１０Ｓを準備し（実施の形態１の図１参照）、半導体膜２０を、例えば縦ｙ１、横ｘ１の略矩形状にパターニングする。次いで、遮光膜１３および酸化シリコン膜１５を半導体膜２０Ｐより大きい形状、例えば、縦ｙ１＋２ｄ、横ｘ１＋２ｄの略矩形状にパターニングする（実施の形態２の図４、図５参照）。
【００７２】
次いで、図１０（Ａ）に示すように、遮光膜１３Ｐ、酸化シリコン膜１５Ｐおよび半導体膜２０Ｐの積層膜を覆うように、基板１０Ｓの全面に、絶縁膜２２として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法で堆積する。
【００７３】
次いで、図１０（Ｂ）に示すように、上記積層膜（半導体膜２０Ｐ）の表面が露出するまでエッチバックする。この際、反応性イオンエッチング等の異方性の強いエッチング法を用いることが望ましい。この際、遮光膜１３Ｐおよび酸化シリコン膜１５Ｐの側壁には、サイドウォール膜２２ｓａが残存し、半導体膜２０Ｐの側壁には、サイドウォール膜２２ｓｂが残存する。
【００７４】
このように、本実施の形態によれば、遮光膜１３Ｐを半導体膜２０Ｐより大きい形状にパターニングしたので、遮光膜１３Ｐの側壁と半導体膜２０Ｐの側壁との距離を確保でき、これらの間のショート（短絡）を低減することができる。また、遮光膜１３Ｐを半導体膜２０Ｐより大きくすることで、遮光効率が向上し、ＴＦＴの特性を向上できる（実施の形態２参照）。
【００７５】
また、本実施の形態においては遮光膜１３Ｐの側壁に絶縁膜よりなるサイドウォール膜２２ｓａを形成したので、遮光膜１３Ｐを構成する金属原子による汚染を低減することができる。また、サイドウォール膜形成後において、高温処理が可能となり、例えば、ゲート絶縁膜の形成に、高温の熱酸化法を用いることができる（実施の形態３参照）。
【００７６】
即ち、図１０（Ｃ）に示すように、半導体膜２０Ｐの表面を、９００℃〜１０００℃程度で熱酸化することによりゲート絶縁膜２３を形成する。このような高温処理を行っても、金属汚染を低減できる。また、ゲート絶縁膜２３として熱酸化膜を用いることで、半導体膜２０Ｐとゲート絶縁膜２３との間の界面準位密度を低減でき、ＴＦＴの特性を向上させることができる。
【００７７】
次いで、半導体膜（ゲート絶縁膜２３）２０Ｐ上に、実施の形態１と同様に、ＬＤＤ型のＴＦＴを形成する（図１１）。このＴＦＴは、例えば、実施の形態１と同様に形成する（図２（Ｄ）〜図３（Ｂ）参照）。
【００７８】
上記実施の形態においては、単結晶の薄膜トランジスタを例示したが、多結晶の薄膜トランジスタを用いてもよい。例えば、図１（Ｂ）に示す、平坦性の高い基板１０Ｓ上に多結晶シリコンを成膜することで、成膜性を向上させることができる。但し、単結晶の薄膜トランジスタを用いる場合は、遮光膜を形成し難く、また、より高い遮光性を必要とするため、上記実施の形態は、単結晶の薄膜トランジスタに適用して効果的である。
【００７９】
また、上記実施の形態においては、薄膜トランジスタを例に説明したが、他の半導体素子を形成してもよい。但し、薄膜トランジスタにおいては、光によるリーク電流が生じやすいため、上記実施の形態は、薄膜トランジスタに適用して効果的である。
＜電気光学装置および電子機器＞
図１２は、本実施形態の薄膜トランジスタを用いた電気光学装置（表示装置）の構成例を示す回路図および断面図である。
【００８０】
図１２（Ａ）に示すように、表示装置は、表示領域（１ａ）内にマトリクス状に配置された複数の画素を有する。この画素は、配線Ｌとゲート配線ＧＬとの交点に配置されている。また、各画素は、画素電極ＰＥおよび薄膜トランジスタＴを有している。例えば、配線Ｌは、Ｘドライバにより駆動され、また、ゲート配線ＧＬは、Ｙドライバにより駆動される。
【００８１】
図１２（Ｂ）に示すように、表示装置は、例えば、画素と駆動回路（例えば、上記ドライバなど）２３６を形成した基板２３１と、透明導電膜（対向電極）として、例えばＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜２３３を有する透明基板２３２とを、一定間隔をおいて配置し、周辺をシール材２３５で封止した隙間内に液晶２３４が充填されている。液晶には、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型液晶や、電圧無印加状態で液晶分子がほぼ垂直に配向されるＳＨ（Ｓｕｐｅｒ  Ｈｏｍｅｏｔｒｏｐｉｃ）型液晶などがある。なお、２２６は、パッド領域である。外部から信号を入力できるように、パッド領域２２６は上記シール材２３５の外側に配置されている。
【００８２】
図１３〜図１５は、本発明に係る薄膜トランジスタを用いた電気光学装置（表示装置）の構成例を示す部分平面図又は断面図である。断面図は、平面図のＡ−Ａ断面に対応する。
【００８３】
図１３（Ａ）に示すように、Ｙ方向に延在する半導体膜２０Ｐ上に薄膜トランジスタＴが形成され、その略中央部からＸ方向に延在するようゲート電極２５（ＧＬ）が配置されている。
【００８４】
この薄膜トランジスタＴは、例えば、実施の形態４で説明した構成を有する。即ち、遮光膜１３Ｐを半導体膜２０Ｐより大きい形状にパターニングし、さらに、遮光膜１３Ｐの側壁にサイドウォール膜２２ｓａを有する（図１３（Ｂ）参照）。
【００８５】
図１４（Ａ）に、遮光膜１３Ｐと半導体膜２０Ｐのパターン形状を示す。図示するように、遮光膜１３Ｐを半導体膜２０Ｐより一回り大きく形成する。なお、図１４（Ｂ）に示すように、遮光膜１３Ｐを半導体膜２０Ｐの下層の幅広部１３ＰａとこれらをＸ方向に接続するライン部１３Ｐｂとを有するように構成してもよい。かかる構成によれば、前述したように、遮光膜１３Ｐを配線として利用することができる。
【００８６】
また、図１３（Ｂ）に示すように、薄膜トランジスタＴのソース領域（２０ｂ）は、プラグＰ１を介してＹ方向に延在する配線２９（Ｌ）と接続され、ドレイン領域（２０ｂ）は、プラグＰ１および配線２９を介して画素電極ＰＥと接続される。この画素電極ＰＥは、例えば、ＩＴＯ膜のような透明導電性膜よりなる。
【００８７】
なお、図１３（Ｂ）においては、配線２９の下層にキャパシタＣが配置されている。このように、層間絶縁膜中には、必要に応じて他の電極、配線又はキャパシタなどの素子が配置される。また、層間絶縁膜２７ｃとして黒色ポリイミド膜を用いてもよい。この場合、黒色ポリイミド膜を配線２９（Ｌ）と同様にライン状にパターニングし、ライン間には、透過性のポリイミド膜を配置する。かかる構成とすることで、薄膜トランジスタＴの上側からの光の影響を低減することができる。
【００８８】
また、ドレイン領域（２０ｂ）と接続される配線２９を、少なくとも薄膜トランジスタＴのチャネル領域を覆うようパターニングし、上側からの光を遮光してもよい。
【００８９】
また、図１５に示すように、半導体膜２０ＰをＸ方向に延在させ、ゲート電極２５をＹ方向に延在させてもよい。この場合、各画素のゲート電極２５を接続するようにＸ方向に延在するゲート配線ＧＬを配置してもよい。
【００９０】
かかるレイアウトにおいて、遮光膜１３Ｐを半導体膜２０Ｐより一回り大きくし、その側壁にサイドウォール膜を形成してもよい（実施の形態４参照）。また、図１５（Ｂ）に示すように、遮光膜１３Ｐを半導体膜２０Ｐおよびゲート配線ＧＬの下部と重なるよう延在させてもよい。
【００９１】
なお、図１３（Ｂ）等の上記例においては、薄膜トランジスタＴ部に、実施の形態４で説明したＴＦＴを適用したが、実施の形態１〜３で説明したＴＦＴを適用してもよい。
【００９２】
図１６は、表示装置１を適用可能な電子機器の例を示す図である。上述した表示装置１は、種々の電子機器に適用可能である。
【００９３】
図１６（Ａ）は携帯電話への適用例であり、当該携帯電話１２０は、アンテナ部１２１、音声出力部１２２、音声入力部１２３、操作部１２４、及び本発明の表示装置１を備えている。このように本発明の表示装置１を携帯電話の表示部として組み込むことができる。
【００９４】
図１６（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ１３０は、受像部１３１、操作部１３２、音声入力部１３３、及び本発明の表示装置１を備えている。このように本発明の表示装置１は、ビデオカメラやデジタルカメラ等のファインダや表示部として組み込むことができる。
【００９５】
図１６（Ｃ）は携帯型パーソナルコンピュータ（いわゆるＰＤＡ）への適用例であり、当該コンピュータ１４０は、カメラ部１４１、操作部１４２、及び本発明の表示装置１を備えている。このように本発明の表示装置１は、コンピュータ装置の表示部として組み込むことができる。
【００９６】
図１６（Ｄ）はヘッドマウントディスプレイへの適用例であり、当該ヘッドマウントディスプレイ１５０は、バンド１５１、光学系収納部１５２及び本発明の表示装置１を備えている。このように本発明の表示装置１はヘッドマウントディスプレイ等の画像表示源として組み込むことができる。
【００９７】
図１６（Ｅ）はリア型プロジェクタへの適用例であり、当該プロジェクタ１６０は、筐体１６１に、光源１６２、合成光学系１６３、ミラー１６４、１６５、スクリーン１６６、及び本発明の表示装置１を備えている。このように本発明の表示装置１はリア型プロジェクタの画像表示源として組み込むことができる。
【００９８】
図１６（Ｆ）はフロント型プロジェクタへの適用例であり、当該プロジェクタ１７０は、筐体１７２に光学系１７１及び本発明の表示装置１を備え、画像をスクリーン１７３に表示可能になっている。このように本発明の表示装置１はフロント型プロジェクタの画像表示源として組み込むことができる。
【００９９】
特に、プロジェクタに用いられる液晶パネルに侵入する光強度は極めて高く、また、当該液晶パネルには、高画質が要求される。よって、迷光が生じやすいが、本発明を適用することで、迷光の影響を低減でき、出力画像の高画質化を実現することができる。
【０１００】
また、本発明に係る表示装置１は、上述した例に限らず表示装置を適用可能な各種電子機器に組み込むことができる。例えば、表示機能付きファックス装置、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも組み込むことができる。
【０１０１】
このように本発明に係る薄膜トランジスタ（半導体装置）を電気光学装置および電子機器に組み込むことにより、装置性能の向上（特に、画質の向上）や製造の簡略化を図ることができる。
【０１０２】
なお、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。
【図面の簡単な説明】
【０１０３】
【図１】実施の形態１の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図２】実施の形態１の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図３】実施の形態１の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図４】実施の形態２の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図５】実施の形態２の薄膜トランジスタ（ＴＦＴ）の製造方法を示す平面図である。
【図６】実施の形態２の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図７】実施の形態２の薄膜トランジスタ（ＴＦＴ）の他の製造方法を示す断面図である。
【図８】実施の形態３の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図９】実施の形態３の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図１０】実施の形態４の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図１１】実施の形態４の薄膜トランジスタ（ＴＦＴ）の製造方法を示す断面図である。
【図１２】薄膜トランジスタを用いた電気光学装置（表示装置）の構成例を示す回路図および断面図である。
【図１３】本発明に係る薄膜トランジスタを用いた電気光学装置（表示装置）の構成例を示す部分平面図又は断面図である。
【図１４】本発明に係る薄膜トランジスタを用いた電気光学装置（表示装置）の構成例を示す部分平面図である。
【図１５】本発明に係る薄膜トランジスタを用いた電気光学装置（表示装置）の構成例を示す部分平面図である。
【図１６】表示装置を適用可能な電子機器の例を示す図である。
【符号の説明】
【０１０４】
１…表示装置、１０Ｓ…基板、１３、１３Ｐ…遮光膜、１５、１５Ｐ…酸化シリコン膜、１５ａ、１５ｂ…酸化シリコン膜、２０Ｓ…半導体基板、２０、２０Ｐ…半導体膜、２０ａ…低濃度不純物領域、２０ｂ…高濃度不純物領域（ソース、ドレイン領域）、２０ｃ…チャネル領域、２２…絶縁膜、２２ｓ、２２ｓａ、２２ｓｂ…サイドウォール膜、２３…ゲート絶縁膜、２５…ゲート電極、２７、２７ａ、２７ｂ、２７ｃ…層間絶縁膜、２９…ソース、ドレイン電極（配線）、１２０…携帯電話、１２１…アンテナ部、１２２…音声出力部、１２３…音声入力部、１２４…操作部、１３０…ビデオカメラ、１３１…受像部、１３２…操作部、１３３…音声入力部、１４０…コンピュータ、１４１…カメラ部、１４２…操作部、１５０…ヘッドマウントディスプレイ、１５１…バンド、１５２…光学系収納部、１６０…プロジェクタ、１６１…筐体、１６２…光源、１６３…合成光学系、１６４、１６５…ミラー６４、６５、１６６…スクリーン、１７０…プロジェクタ、１７１…光学系、１７２…筐体、１７３…スクリーン、２２６…パッド領域、２３１…基板、２３２…透明基板、２３３…ＩＴＯ（対向電極）、２３４…液晶、２３５…シール材、２３６…駆動回路、Ｃ…キャパシタ、ＧＬ…ゲート配線、Ｌ…配線、Ｐ１、Ｐ２…接続部、ＰＥ…画素電極、Ｒ１、Ｒ２、Ｒ３…フォトレジスト膜、Ｔ…薄膜トランジスタ
【図１】
2009117455.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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