(57)【要約】【課題】不定信号の出力を防止する半導体装置を提供する。【解決手段】半導体装置は、第１電源電圧ＶＤＤＣで駆動され第１出力信号Ｓ１を出力する第１回路１０と、第２電源電圧ＶＤＤＦで駆動され第１出力信号Ｓ１の入力を受ける第２回路３０と、第１電源電圧ＶＤＤＣの立ち上がりを検知して第１パワーオン信号ＰＷＲＯＮ１を生成するパワーオン信号生成回路２０と、第１電源電圧ＶＤＤＣ及び第１パワーオン信号ＰＷＲＯＮ１の状態に従い第２パワーオン信号ＰＷＲＯＮ２の状態を変化させて前記第２回路へ出力するパワーオン信号制御回路３０Ａとを備える。【選択図】図１
2009049907.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧で駆動され第１出力信号を出力する第１回路と、
第２電源電圧で駆動され前記第１出力信号の入力を受ける第２回路と、
前記第１電源電圧の立ち上がりを検知して第１パワーオン信号を生成するパワーオン信号生成回路と、
前記第１電源電圧及び前記第１パワーオン信号の状態に従い第２パワーオン信号の状態を変化させて前記第２回路へ出力するパワーオン信号制御回路と
を備え、
前記パワーオン信号制御回路は、前記第１電源電圧が立ち下がっており前記第１パワーオン信号が不定状態にある場合において前記第２パワーオン信号を第１状態とし、
前記第１電源電圧が立ち上がり前記第１パワーオン信号が確定した場合、前記第１パワーオン信号の状態の変化に応じて前記第２パワーオン信号の状態を変化させて出力する
ことを特徴とする半導体装置。
【請求項２】
前記パワーオン信号制御回路は、
前記第１パワーオン信号を入力信号として第２出力信号を出力する第１ＣＭＯＳインバータ回路と、
前記第１インバータ回路を構成するトランジスタと同一サイズのトランジスタを同一のレイアウトで配置して構成され前記第１電源電圧を入力信号として第３出力信号を出力する第２ＣＭＯＳインバータ回路と、
前記第１電源電圧を入力信号とし前記第３出力信号を接地端子に供給されて第４出力信号を出力する第３ＣＭＯＳインバータ回路と、
前記第２出力信号と前記第４出力信号との論理演算の結果に基づいて前記第２パワーオン信号を出力する論理演算回路と
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１ＣＭＯＳインバータ回路及び前記第２ＣＭＯＳインバータ回路は前記第１電源電圧により駆動され、
前記第３ＣＭＯＳインバータ回路は前記第２電源電圧により駆動される
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記論理演算回路は、前記第２出力信号のレベルを変換するレベルシフタ回路を備えた
ことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記第３ＣＭＯＳインバータ回路は、シュミットトリガ回路を備えたことを特徴とする請求項２又は３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電源にて駆動される半導体装置に関するものである。
【背景技術】
【０００２】
複数の電源回路で制御される半導体装置において、一般に各電源の起動は、必ずしも同時とは限らない。例えば、半導体装置内の回路Ａにおいてこれを駆動する第１電源が起動された際に、この回路Ａへ入力信号を供給する回路Ｂへの電源が起動されていない場合を考える。この場合、回路Ｂの出力信号は、ハイレベル（”Ｈ”）でもローレベル（”Ｌ”）でもない不定状態となるため、これに従い回路Ａの入力信号も不定となる。このとき、回路Ａでは既に電源が起動されているため、回路Ａの動作は保証されない。これにより、回路Ａが予期しない動作をすることにより、問題が生じる可能性がある。このような問題に対し、例えば、特許文献１に記載の半導体装置が開示されている。また、その他にも、回路Ｂへの電源電圧の供給が開始されたことを知らせるパワーオン信号を予め別個の回路Ｃで生成し、そのパワーオン信号を回路Ａに入力する構成が知られている。回路Ａは、パワーオン信号を受け付けた時点で動作を開始することによって上記問題を解決していた。
【０００３】
ここで、このパワーオン信号を生成する回路Ｃは、必ず回路Ａの電源投入と同時、或いは、それ以前に起動する必要があり、回路Ｂに用いられる電源電圧と異なる電源電圧に基づき制御される必要があった。しかし、回路Ａ、回路Ｂ、及び回路Ｃの配置関係によっては、ノイズ等の影響のため、回路Ｂに用いられる電源電圧と異なる電源電圧を回路Ｃに印加することが困難となる場合もある。
【特許文献１】特開２００３−６９４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、不定信号の出力を防止する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明の一態様に係る半導体装置は、第１電源電圧で駆動され第１出力信号を出力する第１回路と、第２電源電圧で駆動され前記第１出力信号の入力を受ける第２回路と、前記第１電源電圧の立ち上がりを検知して第１パワーオン信号を生成するパワーオン信号生成回路と、前記第１電源電圧及び前記第１パワーオン信号の状態に従い第２パワーオン信号の状態を変化させて前記第２回路へ出力するパワーオン信号制御回路とを備え、前記パワーオン信号制御回路は、前記第１電源電圧が立ち下がっており前記第１パワーオン信号が不定状態にある場合において前記第２パワーオン信号を第１状態とし、前記第１電源電圧が立ち上がり前記第１パワーオン信号が確定した場合、前記第１パワーオン信号の状態の変化に応じて前記第２パワーオン信号の状態を変化させて出力することを特徴とする。
【発明の効果】
【０００６】
この発明によれば、不定信号の出力を防止する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の一実施形態を、図面を参照して詳細に説明する。
【０００８】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置のブロック構成図である。図１に示すように、第１実施形態に係る半導体装置は、第１回路１０、パワーオン信号生成回路２０、第２回路３０を有する。
【０００９】
第１回路１０は、第１電圧印加回路４０を介して第１電源電圧ＶＤＤＣを印加される。第１回路１０は、第１電源電圧ＶＤＤＣにより駆動され第１出力信号Ｓ１を出力する。なお、第１出力信号Ｓ１は、第１電源電圧ＶＤＤＣが第１回路１０に印加されて第１回路１０の動作が確定される前までは、ハイレベル（”Ｈ”）、ローレベル（”Ｌ”）が確定していない不定信号である。
【００１０】
パワーオン信号生成回路２０は、ここでは第２電圧印加回路５０を介して第１電源電圧ＶＤＤＣを印加されるものとする。パワーオン信号生成回路２０は、第１電源電圧ＶＤＤＣに基づき、第１電源電圧ＶＤＤＣの立ち上がりを知らせる第１パワーオン信号ＰＷＲＯＮ１を生成する。すなわち、パワーオン信号生成回路２０は、第１電源電圧ＶＤＤＣの立ち上がりを検知して第１パワーオン信号ＰＷＲＯＮ１の電位をローレベル（”Ｌ”）に確定させて出力する。なお、第１パワーオン信号ＰＷＲＯＮ１は、第１電源電圧ＶＤＤＣが立ち上がる前まで不定信号である。
【００１１】
第２回路３０は、第３電圧印加回路６０を介して第２電源電圧ＶＤＤＦを印加される。第２回路３０は、第２電源電圧ＶＤＤＦにより駆動され第１出力信号Ｓ１に基づき第２出力信号Ｓ２を出力する。なお、第２電源電圧ＶＤＤＦは、第１電源電圧ＶＤＤＣとは別の電源電圧である。以下では、第２電源電圧ＶＤＤＦの立ち上がりよりも第１電源電圧ＶＤＤＣの立ち上がりが遅れる場合を想定して説明する。第１電源電圧ＶＤＤＣの立ち上がりの遅れにより第１出力信号Ｓ１が不定信号となれば、第２出力信号Ｓ２も不定信号となる。また、第１電源電圧ＶＤＤＣの立ち上がりが遅れれば、第１パワーオン信号ＰＷＲＯＮ１もその間不定信号となる。
【００１２】
また、第２回路３０は、第１パワーオン信号ＰＷＲＯＮ１、第１電源電圧ＶＤＤＣ、及び第２電源電圧ＶＤＤＦに基づき、第２パワーオン信号ＰＷＲＯＮ２を生成するパワーオン信号制御回路３０Ａを有する。第２パワーオン信号ＰＷＲＯＮ２は第２回路３０に供給され、第２回路３０は、この第２パワーオン信号ＰＷＲＯＮ２がハイレベル（”Ｈ”）となった後動作を開始するように構成されている。
【００１３】
このパワーオン信号制御回路３０Ａは、第１電源電圧ＶＤＤＣの立ち上がりが遅れ、このため第１パワーオン信号ＰＷＲＯＮ１が不定信号にある場合においても、第２パワーオン信号を確定信号として出力することができるように構成されている。また、第１パワーオン信号ＰＷＲＯＮ１が確定した後は、第１パワーオン信号ＰＷＲＯＮ１の変化に応じて第２パワーオン信号ＰＷＲＯＮ２の状態を切り替えて出力させる。
【００１４】
図２は、パワーオン信号制御回路３０Ａの具体的な構成例を示す回路図であり、また、図３は、パワーオン信号制御回路３０Ａの更に詳細な構成例を示す回路図である。
【００１５】
図２に示すように、パワーオン信号制御回路３０Ａは、主に、第１乃至第３ＣＭＯＳインバータ回路３０Ａ１〜３０Ａ３、及び論理演算回路３０Ａ４から構成されている。
【００１６】
第１ＣＭＯＳインバータ回路３０Ａ１は、第１パワーオン信号ＰＷＲＯＮ１を入力信号として受け付け第１電源電圧ＶＤＤＣがハイレベル（”Ｈ”）になると第１パワーオン信号ＰＷＲＯＮ１に基づく第１内部制御信号ＰＷＲＯＮ＿ｉｎを出力する。
【００１７】
第１ＣＭＯＳインバータ回路３０Ａ１は、直列接続された２つのインバータ３０１、３０２から構成されている。インバータ３０１は、図３に示すように、ｐ型ＭＯＳトランジスタ３０１ａ、ｎ型ＭＯＳトランジスタ３０１ｂより構成されている。ｐ型ＭＯＳトランジスタ３０１ａのゲートと、ｎ型ＭＯＳトランジスタ３０１ｂのゲートとは、互いに接続されており、それらゲートに入力信号が入力される。また、ｐ型ＭＯＳトランジスタ３０１ａのソースは、第１電源電圧ＶＤＤＣに接続され、ドレインはｎ型ＭＯＳトランジスタ３０１ｂのドレインに接続されている。そして、ｐ型ＭＯＳトランジスタ３０１ａとｎ型ＭＯＳトランジスタ３０１ａとが接続されたノードから出力信号が出力される。インバータ３０２についても同様の構成（３０２ａ、３０２ｂ）を有している。
【００１８】
第１ＣＭＯＳインバータ回路３０Ａ１において、インバータ３０１の入力端子（トランジスタ３０１ａ、３０１ｂのゲート）は、第１パワーオン信号ＰＷＲＯＮ１を受け付ける。また、ｐ型ＭＯＳトランジスタ３０１ａ、３０２ａのソースには、第１電源電圧ＶＤＤＣが印加される。また、ｎ型ＭＯＳトランジスタ３０１ｂ、３０２ｂのソースは接地されている。
【００１９】
つまり、第１ＣＭＯＳインバータ回路３０Ａ１において、インバータ３０１、３０２は、第１電源電圧ＶＤＤＣがハイレベル（”Ｈ”）になった時点で動作を開始する。
【００２０】
続いて、第２ＣＭＯＳインバータ３０Ａ２について説明する。第２ＣＭＯＳインバータ３０Ａ２は、第１電源電圧ＶＤＤＣを印加されて駆動され、第１電源電圧ＶＤＤＣがハイレベル（”Ｈ”）に変化すると、この変化を反映した第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎを出力する。
【００２１】
第２ＣＭＯＳインバータ回路３０Ａ２は、直列接続された３つのインバータ３０３〜３０５から構成されている。インバータ３０３〜３０５は、上述したインバータ３０１と略同様の構成（３０３ａ、３０３ｂ〜３０５ａ、３０５ｂ）を有する。
【００２２】
第２ＣＭＯＳインバータ回路３０Ａ２において、インバータ３０３の入力端子は、第１電源電圧ＶＤＤＣを印加される。また、ｐ型ＭＯＳトランジスタ３０３ａ〜３０５ａのソースには、第１電源電圧ＶＤＤＣが印加される。また、ｎ型ＭＯＳトランジスタ３０３ｂ、３０４ｂ、３０５ｂのソースは、接地されている。
【００２３】
つまり、第２ＣＭＯＳインバータ回路３０Ａ２において、インバータ３０３〜３０５は、第１電源電圧ＶＤＤＣがハイレベル（”Ｈ”）になった時点で動作を開始する。
【００２４】
第３ＣＭＯＳインバータ回路３０Ａ３は、第１電源電圧ＶＤＤＣを入力信号として入力され、第２電源電圧ＶＤＤＦがハイレベル（”Ｈ”）になり且つ第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎがローレベル（”Ｌ”）になると、第１電源電圧ＶＤＤＣの変化に従って状態が変化する第３内部制御信号ｐｏｎ＿ｅｎを出力する。
【００２５】
第３ＣＭＯＳインバータ回路３０Ａ３は、直列接続された２つのインバータ３０６、３０７から構成されている。インバータ３０６、３０７は、上述したインバータ３０１と略同様の構成（３０６ａ、３０６ｂ、３０７ａ、３０７ｂ）を有する。
【００２６】
第３ＣＭＯＳインバータ回路３０Ａ３において、インバータ３０６の入力端子には、第１電源電圧ＶＤＤＣを印加される。また、ｐ型ＭＯＳトランジスタ３０６ａ、３０７ａのソースには、第２電源電圧ＶＤＤＦが印加される。また、ｎ型ＭＯＳトランジスタ３０６ｂのソースは、第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎを入力される。
【００２７】
つまり、第３ＣＭＯＳインバータ回路３０Ａ３において、インバータ３０６は、第２電源電圧ＶＤＤＦがハイレベル（”Ｈ”）になり、さらに、第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎがローレベル（”Ｌ”）になった時点で動作を開始する。インバータ３０７は、第２電源電圧ＶＤＤＦがハイレベル（”Ｈ”）になった時点で動作を開始する。
【００２８】
上述した第１ＣＭＯＳインバータ回路３０Ａ１に含まれるインバータ３０１、３０２、及び第２ＣＭＯＳインバータ回路３０Ａ２に含まれるインバータ３０３〜３０５は、同一サイズ及び同一レイアウトで形成されている。つまり、第１ＣＭＯＳインバータ回路３０Ａ１及び３０Ａ２は所謂レプリカ回路を構成しており、各インバータ３０１〜３０５は同一の特性を有する。。第１ＣＭＯＳインバータ回路３０Ａ１に含まれるインバータは、２つに限らず偶数個（２ｍ個（ｍは整数））であればよい。また、第２ＣＭＯＳインバータ回路３０Ａ２に含まれるインバータは、３つに限らず２ｍ＋１個であればよい。また、第３ＣＭＯＳインバータ回路３０Ａ３に含まれるインバータは、２つに限らず偶数個であればよい。
【００２９】
論理演算回路３０Ａ４は、第１内部制御信号ＰＷＲＯＮ＿ｉｎ及び第３内部制御信号ｐｏｎ＿ｅｎを受け付け第２電源電圧ＶＤＤＦがハイレベル（”Ｈ”）になると同時に第１内部制御信号ＰＷＲＯＮ＿ｉｎ及び第３内部制御信号ｐｏｎ＿ｅｎの論理積に基づき第２パワーオン信号ＰＷＲＯＮ２を出力する。
【００３０】
論理演算回路３０Ａ４は、直列接続されたＮＡＮＤゲート３０８、及びインバータ３０９から構成されている。
【００３１】
ＮＡＮＤゲート３０８は、２つのｐ型ＭＯＳトランジスタ３０８ａ、３０８ｂ、及び２つのｎ型ＭＯＳトランジスタ３０８ｃ、３０８ｄから構成されている。ｐ型ＭＯＳトランジスタ３０８ａ、３０８ｂのソースは、所定電位（第２電源電圧ＶＤＤＦ）に接続され、それらのドレインは、互いに接続されている。また、ｐ型ＭＯＳトランジスタ３０８ａ及び、ｐ型ＭＯＳトランジスタ３０８ｂのドレインは、ｎ型ＭＯＳトランジスタ３０８ｃのドレインと接続されている。ｎ型ＭＯＳトランジスタ３０８ｃのソースは、ｎ型ＭＯＳトランジスタ３０８ｄのドレインと接続され、ｎ型ＭＯＳトランジスタ３０８ｄのソースは、接地されている。
【００３２】
ｐ型ＭＯＳトランジスタ３０８ａのゲートは、ｎ型ＭＯＳトランジスタ３０８ｄのゲートに共通接続されており、ｎ型ＭＯＳトランジスタ３０８ｄのゲートと同一の入力信号（ｐｏｎ＿ｅｎ）を受け付ける。ｐ型ＭＯＳトランジスタ３０８ｂのゲートは、ｎ型ＭＯＳトランジスタ３０８ｃのゲートに共通接続されており、ｎ型ＭＯＳトランジスタ３０８ｃのゲートと同一の入力信号（ＰＷＲＯＮ＿ｉｎ）を受け付ける。そして、ｐ型ＭＯＳトランジスタ３０８ｂとｎ型ＭＯＳトランジスタ３０８ｃとが接続されたノードから出力信号が出力される。
【００３３】
インバータ３０９は、上述したインバータ３０１と略同様の構成（３０９ａ、３０９ｂ）を有する。インバータ３０９のゲートは、ＮＡＮＤゲート３０８からの出力信号を印加される。また、ｐ型ＭＯＳトランジスタ３０９ａのソースに印加される所定電位は、第２電源電圧ＶＤＤＦに設定されている。また、ｎ型ＭＯＳトランジスタ３０９ｂのソースは、接地されている。
【００３４】
次に、図１〜図４を参照して、パワーオン信号制御回路３０Ａの動作を説明する。図４は、パワーオン信号制御回路３０Ａの動作を説明するタイミングチャートである。前述のように、第２電源電圧ＶＤＤＦよりも第１電源電圧ＶＤＤＣの立ち上がりが遅れる場合を想定して説明する。
【００３５】
図４に示すように、先ず、時刻ｔ０において、第１電源電圧ＶＤＤＣ及び第２電源電圧ＶＤＤＦは、ローレベル（”Ｌ”）であり、このため、第１パワーオン信号ＰＷＲＯＮ１、及び第２パワーオン信号ＰＷＲＯＮ２は不定状態となっている。
【００３６】
続いて、時刻ｔ１にて、第３電圧印加回路６０を介して、第２電源電圧ＶＤＤＦがハイレベル（”Ｈ”）とされ、論理演算回路３０Ａ４に含まれるＮＡＮＤゲート３０８、インバータ３０９、及び第３ＣＭＯＳインバータ回路３０Ａ３に含まれるインバータ３０７が動作を開始する。このとき、第１電源電圧ＶＤＤＣは、未だローレベル（”Ｌ”）とされている。したがって、第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎは、不定状態であるものの、インバータ３０６にて第２電源電圧ＶＤＤＦによるハイレベル（”Ｈ”）の信号が出力され、第３内部制御信号ｐｏｎ＿ｅｎは、ローレベル（”Ｌ”）となる。つまり、時刻ｔ１において、第１パワーオン信号ＰＷＲＯＮ１が不定であっても、論理演算回路３０Ａ４（ＮＡＮＤゲート３０８、インバータ３０９）を介して出力される第２パワーオン信号ＰＷＲＯＮ２は、ローレベル（”Ｌ”）となる。なお、時刻ｔ１において、第１内部制御信号ＰＯＲＯＮ＿ｉｎは、不定状態となっている。
【００３７】
次に、時刻ｔ２にて、第２電源電圧ＶＤＤＣが第１電源電圧ＶＤＤＦよりも遅れてハイレベル（”Ｈ”）になり、第１ＣＭＯＳインバータ回路３０Ａ１（インバータ３０１、３０２）、及び第２ＣＭＯＳインバータ回路３０Ａ２（インバータ３０３〜３０５）がアクティブ状態となる。また時刻ｔ２にて、パワーオン信号生成回路２０は、第１パワーオン信号ＰＷＲＯＮ１を不定状態からローレベル（”Ｌ”）にする。
【００３８】
続いて、時刻ｔ２よりもインバータの所定時間遅れた時刻ｔ３において、第１内部制御信号ＰＷＲＯＮ＿ｉｎは、不定状態からローレベル（”Ｌ”）となる。すなわち、第１ＣＭＯＳインバータ回路３０Ａ１に含まれるｎ型ＭＯＳトランジスタ３０２ｂの閾値電圧よりも第１パワーオン信号ＰＷＲＯＮ１が大きくなることで、インバータ３０１、３０２により、時刻ｔ２から所定時間遅延した時刻ｔ３にて、第１内部制御信号ＰＷＲＯＮ＿ｉｎは、不定状態からローレベル（”Ｌ”）となる。
【００３９】
また、インバータ３０３、３０４、３０５により、時刻ｔ２（時刻ｔ１）より所定時間遅延した時刻ｔ３にて（すなわち第１内部制御信号ＰＷＲＯＮ＿ｉｎがローレベル（”Ｌ”）になるのと同じタイミングで）、第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎは、不定状態からローレベル（”Ｌ”）となる。すなわち、第２ＣＭＯＳインバータ回路３０Ａ２に含まれるｎ型ＭＯＳトランジスタ３０３ｂ、及びｎ型ＭＯＳトランジスタ３０５ｂの閾値電圧を第１電源電圧ＶＤＤＣが超えることで、第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎは、不定状態からローレベル（”Ｌ”）となる。
【００４０】
さらに、インバータ３０６、３０７により、第１電源電圧ＶＤＤＣが立ち上った時刻ｔ２より所定時間遅延した時刻ｔ４において、第３内部制御信号ｐｏｎ＿ｅｎは、ハイレベル（”Ｈ”）となる。すなわち、先ず、第３ＣＭＯＳインバータ回路３０Ａ３に含まれるｎ型ＭＯＳトランジスタ３０６ｂのソースに、ローレベル（”Ｌ”）となった第２内部制御信号Ｐｓｕｄｏ＿ｐｏｎが入力される。これにより、第３ＣＭＯＳインバータ回路３０Ａ３のインバータ３０６は、動作を開始する。第３ＣＭＯＳインバータ回路３０Ａ３に含まれるｎ型ＭＯＳトランジスタ３０６ｂの閾値電圧を第１電源電圧ＶＤＤＣが越えることで、第３内部制御信号ｐｏｎ＿ｅｎは、ローレベル（”Ｌ”）からハイレベル（”Ｈ”）となる。
【００４１】
論理演算回路３０Ａ４は、第１内部制御信号ＰＷＲＯＮ＿ｉｎ、及び第３内部制御信号ｐｏｎ＿ｅｎの論理積信号である第２パワーオン信号ＰＷＲＯＮ２を出力する。
【００４２】
そして、時刻ｔ５にて、第１パワーオン信号ＰＷＲＯＮ１がローレベル（”Ｌ”）からハイレベル（”Ｈ”）に立ち上げるに伴い、論理演算回路３０Ａ４は、第２パワーオン信号ＰＷＲＯＮ２をローレベル（”Ｌ”）からハイレベル（”Ｈ”）に立ち上げる。
【００４３】
以上のように、本実施形態に係る半導体装置においては、第１電源電圧ＶＤＤＣの立ち上がりが第２電源電圧ＶＤＤＦの立ち上がりに比べ遅れたとしても、第１パワーオン信号ＰＷＲＯＮ１の不定状態を伝播せず、代わりに確定信号である第２パワーオン信号ＰＷＲＯＮ２を出力することができる。この第２パワーオン信号ＰＷＲＯＮ２を第２回路３０のパワーオン信号として用いるため、第２回路３０を電圧、温度及び電源立ち上がり速度等に依存せず、誤動作なく動作させることができる。
【００４４】
［第２実施形態］
次に、図５及び図６を参照して、第２実施形態に係る半導体装置について説明する。図５は、本発明の第２実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの具体的構成を示す回路図であり、図６は、その更に具体的な構成を示す回路図である。第２実施形態に係る半導体装置は、パワーオン信号制御回路３０Ａの内部構成において第１実施形態と異なり、その他の第２実施形態の構成（全体構成）は、第１実施形態と同様（図１）である。なお、第２実施形態に係る半導体装置において、第１実施形態と同様の構成は、同一符号を付し、その説明を省略する。
【００４５】
図５及び図６に示すように、第２実施形態に係る半導体装置のパワーオン信号制御回路３０Ａは、第１実施形態の論理演算回路３０Ａ４の代わりに、論理演算回路３０Ａ５を有する。
【００４６】
この実施の形態では、第１電源電圧ＶＤＤＣのレベルが、第２電源電圧ＶＤＤＦのレベルよりも小さく、レベルシフトが必要な場合を想定している。このため、論理演算回路３０Ａ５は、インバータ３０９、及びレベルシフタ回路を含んだＮＡＮＤゲート３１０を備えている。また、パワーオン信号制御回路３０Ａは、更にリークカット回路３１１、及びインバータ３１２を備えている。
【００４７】
レベルシフタ回路を含んだＮＡＮＤゲート３１０は、図６に示すように、第１実施形態と同様のＮＡＮＤゲート３０８、２つのインバータ３１３、３１４、２つのｐ型ＭＯＳトランジスタ３１５、３１６、１つのｎ型ＭＯＳトランジスタ３１７から構成されている。
【００４８】
レベルシフタ回路を含んだＮＡＮＤゲート３１０において、第１実施形態と同様に、インバータ３０７からの出力信号は、ＮＡＮＤゲート３０８のｐ型ＭＯＳトランジスタ３０８ａのゲート及びｎ型ＭＯＳトランジスタ３０８ｄのゲートに入力される。インバータ３０２からの出力信号であるＰＷＲＯＮ＿ｉｎは、ＮＡＮＤゲート３０８のｐ型ＭＯＳトランジスタ３０８ｂのゲート及びｎ型ＭＯＳトランジスタ３０８ｃのゲートに入力される。また、ＮＡＮＤゲート３０８のｐ型ＭＯＳトランジスタ３０８ｂのソースは、ｐ型ＭＯＳトランジスタ３１５を介して第２電源電圧ＶＤＤＦに接続されている。一方、ＮＡＮＤゲート３０８の出力端子は、インバータ３０９に接続されている。また、ＮＡＮＤゲート３０８の出力端子は、ｐ型ＭＯＳトランジスタ３１６のゲート及びｎ型ＭＯＳトランジスタ３１７のゲートに接続されている。ｎ型ＭＯＳトランジスタ３１７のソースは、接地され、そのドレインは、ｐ型ＭＯＳトランジスタ３１５のゲートに接続されている。
【００４９】
レベルシフタ回路を含んだＮＡＮＤゲート３１０において、インバータ３１３の入力端子は、インバータ３０２の出力端子に接続され、第１内部制御信号ＰＷＲＯＮ＿ｉｎを入力されている。インバタータ３１３の出力端子は、インバータ３１４の入力端子に接続されている。インバータ３１４の出力端子は、ｎ型ＭＯＳトランジスタ３１７のドレインに接続されている。上述したｐ型ＭＯＳトランジスタ３１６のドレインは、インバータ３１４のｐ型ＭＯＳトランジスタ３１４ａのソースに接続されている。
【００５０】
インバータ３０９の出力端子は、第２パワーオン信号ＰＷＲＯＮ２を出力する出力端子の他、リークカット回路３１１のｐ型ＭＯＳトランジスタ３１１ｃのゲート、及びインバータ３１２の入力端子に接続されている。
【００５１】
リークカット回路３１１は、３つのｐ型ＭＯＳトランジスタ３１１ａ、３１１ｂ、３１１ｃから構成されている。ｐ型ＭＯＳトランジスタ３１１ａの一端は、ｐ型ＭＯＳトランジスタ３１１ｂの一端に接続され、ｐ型ＭＯＳトランジスタ３１１ｂの他端は、ｐ型ＭＯＳトランジスタ３１１ｃの一端に接続され、ｐ型ＭＯＳトランジスタ３１１ｃの他端は、ｐ型ＭＯＳトランジスタ３１１ａの他端に接続されている。ｐ型ＭＯＳトランジスタ３１１ａ及び３１１ｃの他端には、第２電源電圧ＶＤＤＦが印加されている。ｐ型ＭＯＳトランジスタ３１１ａ及び３１１ｂのゲートには、第１電源電圧ＶＤＤＣが入力されている。ｐ型ＭＯＳトランジスタ３１１ｂの他端、及びｐ型ＭＯＳトランジスタ３１１ａの一端は、インバータ３０６のｐ型ＭＯＳトランジスタ３０６ａの一端に接続されている。ｐ型ＭＯＳトランジスタ３１１ｃのゲートは、インバータ３０９の出力に接続されている。このリークカット回路３１１の出力端子とインバータ３０９の入力端子とを結ぶ配線にインバータ３１２の出力端子が接続されている。なお、上記リークカット回路３１１に含まれる３つのｐ型ＭＯＳトランジスタ３１１ａ、３１１ｂ、３１１ｃのベースは、第２電源電圧ＶＤＤＦに設定されている。
【００５２】
上記のような構成を有する第２実施形態に係る半導体装置によれば、第１実施形態と同様の効果を奏することができる。ここで、ハイレベル（”Ｈ”）の時点で、第１電源電圧ＶＤＤＣと第２電源電圧ＶＤＤＦが同電位でない場合について考える。特に、第１電源電圧ＶＤＤＣ＜第２電源電圧ＶＤＤＦの場合、第１実施形態のＮＡＮＤゲート３０８では、オン出来ない可能性がある。そのような場合であっても、レベルシフタ回路を含んだＮＡＮＤゲート３１０にて、第２電源電圧ＶＤＤＦと第１電源電圧ＶＤＤＣとの電位差を小さくすることにより、第１電源電圧ＶＤＤＣと第２電源電圧ＶＤＤＦとに電位差がある場合でも不具合なく、第２パワーオン信号ＰＷＲＯＮ２を生成させることができる。
【００５３】
また、リークカット回路３１１を有しているので、第１パワーオン信号ＰＷＲＯＮ１がハイレベル（”Ｈ”）となる動作時（第１電源電圧ＶＤＤＣがハイレベル（”Ｈ”）の時）では、ｐ型ＭＯＳトランジスタ３１１ａ、３１１ｂ、３１１ｃはオフ状態となるので、第１電源電圧ＶＤＤＣ＜第２電源電圧ＶＤＤＦとなる場合、第２電源電圧ＶＤＤＦからｐ型ＭＯＳトランジスタ３０６ａ（インバータ３０６）に係る電圧を小さく抑えることができる。
【００５４】
［第３実施形態］
次に、図７及び図８を参照して、第３実施形態に係る半導体装置について説明する。図７は、本発明の第３実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの具体的な構成を示す回路図であり、図８は、その更に具体的な構成を示す回路図である。第３実施形態に係る半導体装置は、パワーオン信号制御回路３０Ａの内部構成において第２実施形態と異なり、その他の第３実施形態の構成は、第２実施形態と同様である。なお、第３実施形態に係る半導体装置において、第１実施形態及び第２実施形態と同様の構成は、同一符号を付し、その説明を省略する。
【００５５】
図７及び図８に示すように、第３実施形態に係る半導体装置のパワーオン信号制御回路３０Ａは、第３ＣＭＯＳインバータ３０Ａ３に代わって、第４ＣＭＯＳインバータ３０Ａ６を有する。また、第４ＣＭＯＳインバータ３０Ａ６は、第１及び第２実施形態のインバータ３０７の代わりにシュミットトリガ回路３１８を備えている。また、第４第４ＣＭＯＳインバータ３０Ａ６は、更に遅延回路となるインバータ３１９、３２０を備えている。インバータ３１９、３２０は、シュミットトリガ回路３１８の出力側に直列に接続されており、インバータ３２０の出力側は、論理演算回路３０Ａ５（レベルシフタ回路を含んだＮＡＮＤゲート３１０）の入力側に接続されている。
【００５６】
シュミットトリガ回路３１８は、インバータ３２１と、更にｐ型ＭＯＳトランジスタ３２２とから構成される。ｐ型ＭＯＳトランジスタ３２２のドレインは、インバータ３２１の入力側に接続され、ｐ型ＭＯＳトランジスタ３２２のゲートは、インバータ３２１の出力側に接続されている。
【００５７】
上記のような構成を有する第３実施形態に係る半導体装置によれば、第１実施形態及び第２実施形態と同様の効果を奏することができる。ここで、第１電源電圧ＶＤＤＣの立ち上がりが十分遅い場合を考える。第１及び第２実施形態においては、第１電源電圧ＶＤＤＣが中間電圧の状態であれば、微小なノイズや電源揺らぎ等により、第３ＣＭＯＳインバータ３０Ａ３（インバータ３０７）の出力信号が、ハイレベル（”Ｈ”）になったり、ローレベル（”Ｌ”）になったりする可能性がある。このような状態を防ぐため、第３実施形態に係る半導体装置は、ヒステリシス特性を用いノイズを除去するシュミットトリガ回路３１８を有している。さらに、第３実施形態に係る半導体装置においては、遅延回路としてインバータ３１９、３２０を有しているので、第３内部制御信号ｐｏｎ＿ｅｎのレベルシフタ回路を含んだＮＡＮＤゲート３１０への到達を遅らせることで、第１電源電圧ＶＤＤＣがハイレベル（”Ｈ”）となるまでの期間の第２パワーオン信号ＰＷＲＯＮ２の制御を確実に実行することができる。
【００５８】
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係る半導体装置を示すブロック図である。
【図２】本発明の第１実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの具体的構成を示す回路図である。
【図３】本発明の第１実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの更なる具体的構成を示す回路図である。
【図４】本発明の第１実施形態に係る半導体装置のパワーオン信号制御回路３０Ａのタイミングチャートである。
【図５】本発明の第２実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの具体的な構成を示す回路図である。
【図６】本発明の第２実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの更なる具体的構成を示す回路図である。
【図７】本発明の第３実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの具体的な構成を示す回路図である。
【図８】本発明の第３実施形態に係る半導体装置のパワーオン信号制御回路３０Ａの更なる具体的な構成を示す回路図である。
【符号の説明】
【００６０】
１０…第１回路、２０…パワーオン信号生成回路、３０…第２回路、４０〜６０…第１〜第３電圧印加回路、３０…パワーオン信号制御回路、３０Ａ１〜３０Ａ３，３０Ａ６…第１〜第４ＣＭＯＳインバータ、３０Ａ４，３０Ａ５…論理演算回路、３０１〜３０７、３０９、３１２、３１９、３２０…インバータ、３０８…ＮＡＮＤゲート、３１０…レベルシフタ回路を含んだＮＡＮＤゲート、３１１…リークカット回路、３１８…シュミットトリガ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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