(57)【要約】【課題】小さい複雑度の技術回路を有するレシオメトリックデジタル／アナログ変換を可能にするデジタル／アナログ変換器回路レイアウトを提供する。【解決手段】本発明は、レシオメトリックデジタル／アナログ変換器（ＤＡＣ）を有するデジタル／アナログ変換器回路レイアウトに関する。この回路レイアウトは、入力されるデジタルデータ（ｎＤ）を制御可能な方法で変換器出力電圧（Ｖｏｕｔ）ヘ変換し、１つだけの基準電圧（Ｖｒｅｆ）、基準電流としての１つだけの調節可能電流（Ｉｒｅｆ）、及び１つだけの調節可能インピーダンス値（Ｃｒｅｆ）を有するように構成され、デジタル／アナログ変換器（ＤＡＣ）の制御される発振器（ＶＣＯ）は、調節可能インピーダンス値（Ｃｒｅｆ）と調節可能電流（Ｉｒｅｆ）との間の商によって基準電圧（Ｖｒｅｆ）を増倍し、増倍結果をデジタル／アナログ変換器（ＤＡＣ）のパルス幅変調モジュール（ＰＷＭ）へ印加する回路コンポーネントを有するように構成される。【選択図】  図１
2009290873.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデジタルデータ（ｎＤ）を制御可能な方法で変換器出力電圧（Ｖｏｕｔ）へ変換し、基準電圧（Ｖｒｅｆ）、基準電流としての調節可能電流（Ｉｒｅｆ）、及び調節可能インピーダンス値（Ｃｒｅｆ）を有するように構成されるレシオメトリックデジタル／アナログ変換器（ＤＡＣ）を有するデジタル／アナログ変換器回路レイアウトであって、
前記デジタル／アナログ変換器（ＤＡＣ）の電圧制御発振器（ＶＣＯ）が、前記調節可能インピーダンス値（Ｃｒｅｆ）と前記調節可能電流（Ｉｒｅｆ）との間の商（Ｃｒｅｆ／Ｉｒｅｆ）によって前記基準電圧（Ｖｒｅｆ）を増倍し、増倍結果を前記デジタル／アナログ変換器（ＤＡＣ）のパルス幅変調モジュール（ＰＷＭ）へ印加する回路コンポーネントを有するように構成されることを特徴とする、回路レイアウト。
【請求項２】
前記調節可能インピーダンス値（Ｃｒｅｆ）を第１の整数（Ｘ）で増倍し、前記調節可能電流（Ｉｒｅｆ）を第２の整数（Ｙ）で分割する前記回路コンポーネントを有するように構成され、増倍されて調節されたインピーダンス値（Ｘ・Ｃｒｅｆ）及び分割されて調節された電流（Ｉｒｅｆ／Ｙ）を用いて前記パルス幅変調モジュール（ＰＷＭ）によって受け取られたデータを処理するための、前記デジタル／アナログ変換器（ＤＡＣ）の中の積分器（ＩＮＴ）を有するように構成される、請求項１に記載の回路レイアウト。
【請求項３】
前記電圧制御発振器（ＶＣＯ）は、前記調節可能インピーダンス値（Ｃｒｅｆ）と前記調節可能電流（Ｉｒｅｆ）との間の商（Ｃｒｅｆ／Ｉｒｅｆ）によって増倍された前記基準電圧（Ｖｒｅｆ）を前記パルス幅変調モジュール（ＰＷＭ）へ印加して、前記基準電圧（Ｖｒｅｆ）がデジタルパルスに比例し、前記基準電圧（Ｖｒｅｆ）の持続時間が、変換されるべきデジタル値（ｎＤ）の１つに比例するように構成され、積分器（ＩＮＴ）は、このデジタルパルスを、積分器（ＩＮＴ）内のキャパシタ（Ｃ３、Ｃ４）への定電流の積分時間として使用するように構成される、請求項２に記載の回路レイアウト。
【請求項４】
２つの整数（Ｘ、Ｙ）を提供して、それらの積が（Ｘ・Ｙ）°＝°２ｎであり、ここでｎは、変換されるべき前記デジタルデータ（ｎＤ）のビット幅であるような回路コンポーネントを有するように構成される、請求項２又は３に記載の回路レイアウト。
【請求項５】
前記デジタル／アナログ変換器（ＤＡＣ）は、前記電圧制御発振器（ＤＡＣ）、前記パルス幅変調モジュール（ＰＷＭ）、及び前記積分器（ＩＮＴ）を１段デジタル／アナログ変換器（ＤＡＣ）として有するように構成される、請求項２から４のいずれか一項に記載の回路レイアウト。
【請求項６】
前記基準電圧（Ｖｒｅｆ）は、より高い電圧値を有する供給電圧（Ｖｅｖｄｄ）から、抵抗（ＨＶＲ）からなる電圧分割器ストリングを介して前記電圧制御発振器（ＶＣＯ）へ、レシオメトリック高インピーダンス基準値として提供される、請求項２から５のいずれか一項に記載の回路レイアウト。
【請求項７】
前記電圧制御発振器（ＶＣＯ）は演算増幅器（ＯＳ）を有し、前記基準電圧（Ｖｒｅｆ）又は基準電圧の正値成分（Ｖｒｅｆ＋）が前記演算増幅器（ＯＳ）の第１の入力へ印加され、前記調節可能インピーダンス値（Ｃｒｅｆ）と前記調節可能電流（Ｉｒｅｆ、Ｉ０）との間の商を印加する前記回路コンポーネントは、前記演算増幅器（ＯＳ）の第２の入力へ接続される、請求項２から６のいずれか一項に記載の回路レイアウト。
【請求項８】
前期デジタル／アナログ変換器（ＤＡＣ）は前記デジタルデータ（ｎＤ）を変換するように構成され、前記デジタルデータ（ｎＤ）は８以上のビット、特に８〜１２ビットのビット幅を有する、請求項１から７のいずれか１項に記載の回路レイアウト。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レシオメトリックデジタル／アナログ変換器を有するデジタル／アナログ変換器回路レイアウトに関する。
【背景技術】
【０００２】
レシオメトリック出力値を提供する一般的に公知のデジタル／アナログ変換器回路レイアウトは、抵抗分割器を要求する。「レシオメトリック」とは、出力電圧が、デジタル／アナログ変換器の入力電圧と比例関係にあるという意味に理解されるべきである。入力電圧が２倍になるとき、これは出力電圧が対応して２倍になる。デジタル／アナログ変換器を設計するための公知の回路レイアウトの場合、ｎ＞６のビット幅について、２つ又は３つの段を有する構造が絶対的に必要である。これはアナログ適応素子及び論理に必要な回路レイアウト上の表面積を低減するためである。抵抗分割器に基づくデジタル／アナログ変換器に関する様々な刊行物が存在するが、これらはレシオメトリック構成に特に適応してはいない。
【０００３】
公知の構造には、多くの欠点が存在する。正確なデジタル／アナログ変換には、抵抗に適応するために必要な表面積は、所望される精度と指数関係にある。加えて、区分された抵抗デジタル／アナログ変換器の場合、高精度、非常に小さいオフセット、及び電流補償を有することが必要である。これは、本来的に貧弱な動的雑音制限パフォーマンス（ＤＮＬパフォーマンス）を低減するためである。低インピーダンス抵抗ストリングは、基準が高インピーダンス出力を有するならば、基準値と干渉し得る。対照的に、高インピーダンス抵抗ストリングは、切り換え及び漏れ電流に対して、より敏感であり、加えて、より大きな表面積を要求する。高電圧レシオメトリック基準、例えば、供給電圧、及び導体と結合される全てのスイッチは、高い負荷又はストレスに対してロバストでなければならず、この理由によって、より大きい表面積が高電圧ＭＯＳ型について要求され、より多くの漏れ電圧が生起する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、小さい複雑度の技術回路を有するレシオメトリックデジタル／アナログ変換を可能にするデジタル／アナログ変換器回路レイアウトを提供することからなる。
【０００５】
この目的は、請求項１の特徴を有するデジタル／アナログ変換器回路レイアウトによって達成される。有利な実施形態は、従属請求項の主題である。
【０００６】
レシオメトリックデジタル／アナログ変換器を有するデジタル／アナログ変換器回路レイアウトは特に好ましい。これは到着するデジタルデータを変換器出力電圧へ制御可能に変換するように設計され、基準電圧、基準電流としての調節可能電流、及び調節可能インピーダンス値を有する。より多くの入力信号も使用されてもよい。
【０００７】
デジタル／アナログ変換器の電圧制御発振器は、好ましくは、調節可能インピーダンス値と調節可能電流との間で形成された商で基準電圧を増倍し、増倍結果をデジタル／アナログ変換器のパルス幅変調モジュールへ印加する回路コンポーネントを有するように設計される。
【０００８】
この場合、回路コンポーネントは、第１の整数によって調節可能インピーダンス値を増倍し、第２の整数によって調節可能電流を分割するように設計され、データを処理する積分器がデジタル／アナログ変換器の中に組み込まれ得る。データは、パルス幅変調モジュールから受け取られ、増倍されて調節されたインピーダンス値及び分割されて調節された電流を有する。この場合、変換されるべきデジタル値の１つに比例する持続時間を有するデジタルパルスに基準電圧が比例する方途で調節可能インピーダンス値と調節可能電流との間の商によって増倍された基準電圧をパルス幅変調モジュールへ印加するように電圧制御発振器が設計され、積分器におけるキャパシタ定電圧のための積分時間としてこのデジタルパルスを使用するように積分器が設計されることが好ましい。
【０００９】
積分器の出力電圧は、次いでレシオメトリック基準電圧及び変換されたデジタルデータへ比例する。レシオメトリック態様は、したがって電圧制御発振器内の適切な基準電圧の提供に基づく。基準電圧は、容量比と電流比との間の対応する商によって増倍され、これらの値の双方は逆算のために後で積分器内で考慮される。このようにして、単位パルス期間はレシオメトリック基準電圧に比例させることができる。
【００１０】
そのような回路レイアウトは、２つの整数Ｘ及びＹを提供して、それらの積を（Ｘ・Ｙ）°＝°２ｎにする回路コンポーネントを有するように構成され得る。ｎは、変換されるべきデジタルデータのビット幅である。
【００１１】
電圧制御発振器、パルス幅変調モジュール、及び積分器を有するデジタル／アナログ変換器は、１段デジタル／アナログ変換器として設計されることが好ましい。
【００１２】
基準電圧は、より高い電圧値を有する供給電圧から、抵抗の電圧分割器ストリングによって、レシオメトリック高インピーダンス基準値として電圧制御発振器へ提供され得る。これは、低電圧成分から、電圧制御発振器及び積分器を含むデジタル／アナログ変換器の実際のコンポーネントを設計することを可能にする。調節可能インピーダンス値と調節可能又は調節された電流の間の商によって分割されるか、それによって増倍されるそのような基準電圧は、回路レイアウト上の表面積を使い果たすこととインピーダンスとの間の妥協として有利に形成され得る。
【００１３】
電圧制御発振器は演算増幅器を有してもよい。この場合、基準電圧又は基準電圧の正値成分は、演算増幅器の第１の入力へ印加され、調節可能インピーダンス値と調節可能電流との間の商値を印加する回路コンポーネントが、演算増幅器の第２の入力へ接続される。
【００１４】
デジタル／アナログ変換器は、８以上のビット、特に８から１２ビットまでのビット幅を有するデジタルデータを変換するように、有利に構成されてもよい。
【００１５】
この態様及び他の態様の構成は、好ましくは、ハードウェアテクノロジを使用して、当業者により実現され得る。しかしながら、適切なプロセッサを使用し、レイアウトの中に記憶されるか印加され得るプログラムアルゴリズムによって、回路コンポーネントの独立又は組み合わせられた実現も可能である。
【００１６】
したがって、例えば、単一のレシオメトリック基準、特に基準電圧、例えば、単一の容量比、及び、例えば、単一の電流比のみを使用して、固有の良好な微分非直線性／動的雑音制限（ＤＮＬ）を有する１段レシオメトリックデジタル／アナログ変換器が提供される。
【００１７】
これは、特に、パルス幅変調手法として知られるように、変形又は変換されるデジタル値に比例する持続時間を有するデジタルパルスであって、レシオメトリック基準値に比例するデジタルパルスが、キャパシタへの定電流又はデジタル／アナログ変換の容量値についての積分時間として使用される事実によって、可能にされる。出力電圧は、次いでレシオメトリック基準及び変換によって変換されるデータに比例する。回路レイアウトのレシオメトリック態様は、この場合、特に電圧制御発振器を用いて実現される。そのようなレイアウトによって、単位パルス期間はレシオメトリック基準値へ有利に比例する。
【００１８】
そのような回路レイアウトによって、公知の解決法の様々な欠点が除去され得る。したがって、好ましいデジタル／アナログ変換器回路レイアウトのために値、例えば、容量、電流、及びオフセットを調節することは、微分非直線性（ＤＮＬ）に影響せず、デジタル／アナログ変換器の積分非直線性（ＩＮＬ）パフォーマンスに影響しない。この型の調節は増幅だけに影響し、そのような影響は適切な電流トリミングによって簡単に調節又は平衡され得る。本発明のデジタル／アナログ変換器は、次いで電圧制御発振器及び／又は積分器コンポーネントの電流基準として使用される。
【００１９】
単一段のみの使用は、区分化デジタル／アナログ変換器構造の要件を回避する。高いインピーダンスを有するレシオメトリック基準は、電圧制御発振器の比較器へ直接切り換えられ得る。比較器は、通常、非常に高いインピーダンス、例えば、ＭＯＳゲート入力を有する（ＭＯＳ：金属酸化膜半導体）。
【００２０】
レシオメトリック基準又は基準電圧が分割されるべきであれば、これは、それと比例関係を有する因子で増倍することによって遂行され得る。因子は、唯一の規準として、回路レイアウト構築における表面積要件とインピーダンスとの間の妥協値として選択され得る。転じて、この場合の調節誤差は増幅にのみ影響し、これは容易に平衡され得る。加えて、レシオメトリック基準を電圧制御発振器に接続するためのスイッチは必要でない。これは、漏れ電圧干渉を回避する。加えて、主デジタル／アナログ変換器部分では、少数のスイッチだけが必要である。これは干渉を低減し、より少ない複雑度の論理デコーディングが必要になるだけである。
【００２１】
特定の段階、例えば、デジタル／アナログ変換器が動作可能でない段階において、レシオメトリック基準値が高電圧である場合、単一の保護デバイスがあれば十分である。これは、低電圧コンポーネントのみを要求するデジタル／アナログ変換器の全体を保護するためである。デジタル／アナログ変換動作の間に印加されるレシオメトリック基準が高電圧であれば、高電圧は分割され、より低い電圧を取得することができる。これは、低電圧仕様を使用するデジタル／アナログ変換器の全体の作動を可能にする。ここで、本発明の現在の説明において、「高電圧」の語句は、デジタル／アナログ変換器又はそのコンポーネントの動作に使用される電圧よりも高い電圧を意味する。したがって、集積回路の場合、デジタル／アナログ変換器又はそのコンポーネントの低電圧は、特に、使用されるテクノロジに依存して５Ｖ、３．３Ｖ、又はより低い範囲にある。対照的に、この説明の範囲内で、例えば、１４Ｖ又は２８Ｖ又はより高い範囲にある電圧は、自動車エレクトロニクスに適用されるとき、「高電圧」と呼ばれる。
【００２２】
図面に基づく実施形態の例は、下記で詳細に解明されるであろう。
【図面の簡単な説明】
【００２３】
【図１】好ましいデジタル／アナログ変換器の回路コンポーネントを示す。
【図２】図１に従ったデジタル／アナログ変換器を集積された、高電圧動作に優先される回路レイアウトを示す。
【図３】デジタル／アナログ変換器の好ましい電圧制御発振器の回路コンポーネントを示す。
【図４】パルス周波数変調を有するデジタル／アナログ変換器の最も単純な論理制御の回路線図を示す。
【図５】パルス幅変調の場合における期間測定の線図を示す。
【図６】デジタル／アナログ変換器について回路コンポーネント及び切り換えシーケンスの時間的な信号の流れを示す。
【図７】代替のデジタル／アナログ変換器回路レイアウトのコンポーネントの代替の実現を示す。
【発明を実施するための形態】
【００２４】
図１から分かるように、特に好ましいデジタル／アナログ変換器ＤＡＣは、本質的に３つのコンポーネントからなる。これらは、電圧制御発振器ＶＣＯ、ＶＣＯの下流側に接続されるパルス幅変調モジュールＰＷＭ、及びＰＷＭの下流側に接続される積分器ＩＮＴである。
【００２５】
基準値、特に、基準電圧Ｖｒｅｆは、デジタル／アナログ変換器ＤＡＣの入力から電圧制御発振器ＶＣＯへの基準として印加される。この場合、電圧制御発振器ＶＣＯへ基準として印加される信号、即ち、基準電圧Ｖｒｅｆは、任意的に、基準電圧Ｖｒｅｆに比例関係を有する因子αによって増倍される。加えて、調節可能又は調節されたインピーダンス値Ｃｒｅｆ、故に特に容量、及び調節可能又は調節された電流Ｉｒｅｆが、電圧制御発振器ＶＣＯへ印加される。電圧制御発振器ＶＣＯの中で、調節されたインピーダンス値Ｃｒｅｆ及び調節された電流Ｉｒｅｆから、発振器内で使用されるインピーダンス対電流比ｋが形成され、ｋ＝Ｃｒｅｆ／Ｉｒｅｆが有効である。信号、特に、電圧制御発振器ＶＣＯの比例期間Ｔｒｅｆは、電圧制御発振器ＶＣＯから出力される。比例期間Ｔｒｅｆは、Ｔｒｅｆ＝ｋ・αＶｒｅｆに従って、電圧制御発振器ＶＣＯの中へ前に入力された値の積から形成される。
【００２６】
電圧制御発振器ＶＣＯの比例期間Ｔｒｅｆは、パルス幅変調モジュールＰＷＭの中へ入力され、アナログ信号へ変換されるべきデジタルデータｎＤと一緒に、このモジュールの中で処理される。データ、又はそれぞれデータ又は信号シーケンスは、続いてパルス幅変調モジュールＰＷＭからデータ期間Ｔｄとして対応的に出力され、積分器ＩＮＴへ印加される。
【００２７】
パルス幅変調モジュールＰＷＭの受け取られたデータ又はデータ期間Ｔｄは、積分器ＩＮＴの中で、積分のためにインピーダンス対電流比ｋ’と一緒に処理される。積分のためのインピーダンス対電流比ｋ’は、調節されたインピーダンス値Ｃｒｅｆ及び調節された電流Ｉｒｅｆに基づいて形成される。これらは、電圧制御発振器ＶＣＯへも印加された。第１の整数Ｘによる調節インピーダンス値Ｃｒｅｆの増倍及び第２の整数Ｙによる調節電流Ｉｒｅｆの分割は、しかしながら、この目的のために最初に実行される。この追加のインピーダンス対電流比ｋ’は、ｋ’＝Ｘ・Ｃｒｅｆ／（Ｉｒｅｆ／Ｙ）に従って形成される。
【００２８】
変換器出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｔｄ／ｋ’＝α・Ｖｒｅｆ・ｎＤ／Ｘ・Ｙ
に従ってデジタル／アナログ変換器ＤＡＣの積分器ＩＮＴから対応的に出力される。
【００２９】
このような回路レイアウトを用いて、基準電圧Ｖｒｅｆ、調節された電流Ｉｒｅｆ、及び調節されたインピーダンス値Ｃｒｅｆに基づいて調節され得るデジタル／アナログ変換器ＤＡＣが提供されることができ、出力信号又は変換器出力電圧Ｖｏｕｔが、アナログにされるべきデジタルデータｎＤについてレシオメトリックに出力される。
【００３０】
デジタル／アナログ変換器の入力値を形成するデジタルデータｎＤは、好ましくは８から１２ビットまでのビット幅ｎ又はビット分解能を有するという前の仮定は、このための基礎として役立つが、他のビット幅も変換されてもよい。この仮定によって、変換器出力電圧について次式が有効である。
【００３１】
Ｖｏｕｔ＝（α）・Ｖｒｅｆ・ｎＤ／２ｎ
【００３２】
図１によれば、この場合、αは分割因子であって、基準値、即ち、基準電圧Ｖｒｅｆ、調節されたインピーダンス値Ｃｒｅｆ、及び調節された電流Ｉｒｅｆへのレシオメトリック関係を有する。この場合、電圧制御発振器ＶＣＯの比例期間Ｔｒｅｆは、電圧制御発振器ＶＣＯのレシオメトリック期間としての積Ｔｒｅｆ  α・Ｖｒｅｆ・ｎＤに対応する。２つの整数Ｘ及びＹはリンクされ、条件Ｘ・Ｙ°＝°２ｎに従って形成される。
【００３３】
前記の公式は、基準電圧Ｖｒｅｆが、Ｖｅｖｄｄ＝１／α・Ｖｒｅｆに従って、示される回路レイアウトについて優先された供給電圧Ｖｅｖｄｄから引き出される値として形成される環境から既に由来している。
【００３４】
最後に形成された変換器出力電圧Ｖｏｕｔは、Ｖｏ＝Ｖｒｅｆ・ｎＤ／２ｎを取得するため、対応的に、αによって分割されるか、１／αによって増倍されなければならない。好ましくは、調節されたインピーダンス値Ｃｒｅｆを提供するキャパシタが十分な直線性を有するならば、そのようなレシオメトリック変換器出力電圧Ｖｏｕｔは、Ｘ・Ｙ°＝°２ｎ・αに従って２つの整数を適切に設定することにより積分器ＩＮＴの出力で取得され得る。
【００３５】
電圧制御発振器ＶＣＯ及び積分器ＩＮＴのために調節インピーダンス値Ｃｒｅｆ又は調節電流Ｉｒｅｆを提供するための、対応するキャパシタ及び／又は電流源の間の誤差調節は、増幅に影響するだけである。これは、調節電流Ｉｒｅｆの当て嵌められた調節及び／又は調節電流Ｉｒｅｆの商として使用される第２の整数Ｙによって、又は更に、対応する追加入力値に対するデジタル動作によって、対応的に補正され得る。
【００３６】
調節されたインピーダンス値Ｃｒｅｆを提供するキャパシタの電圧値の非直線性の場合、積分器の完全なスケーリング電圧範囲は、電圧制御発振器の入力と同じである。即ち、図３において、Ｖｒｅｆ＝Ｖｒｅｆ−−Ｖｒｅｆ＋が有効でなければならない。
【００３７】
有利には、デジタル／アナログ変換器仕様の供給範囲が低電圧値又は低電圧入力値へ制限されるならば、高電圧ユニットなしにデジタル／アナログ変換器を獲得することがほとんど可能である。これは、図２に従ってレベル検出回路により達成され得る。レベル検出回路は、基準電圧Ｖｒｅｆを、基準としての安定バンドギャップ電圧Ｖｂｇと比較し、最大入力電圧が超過されるならば、検出信号を出力端子ＯＴへ印加する。
【００３８】
図２は、第１に、図１に従ったデジタル／アナログ変換器ＤＡＣを有する回路レイアウトの回路コンポーネントを示す。パワーサプライについては、回路レイアウトは、ベース又はグラウンド端子ＧＮＤ及び供給電圧Ｖｅｖｄｄを印加するための他の端子を有する。２つの高電圧抵抗ＨＶＲ及びトランジスタＴ１は、グラウンド端子ＧＮＤと供給電圧Ｖｅｖｄｄを印加する端子との間で直列に接続される。トランジスタＴ１は、制御信号ｉｄｄｑ＿ｎを経由して制御され得る。供給電圧Ｖｅｖｄｄは、例えば、−１４Ｖから＋２６Ｖの電圧範囲の電圧を印加することができる。第１の高電圧抵抗ＨＶＲとの接続のほかに、端子は供給電圧Ｖｅｖｄｄを印加するため出力増幅器ＯＡへの接続も有する。
【００３９】
２つの高電圧抵抗ＨＶＲの間のノードから、線がトランジスタＴ２の負荷経路上をデジタル／アナログ変換器ＤＡＣの入力へ導かれ、このＤＡＣへ基準電圧Ｖｒｅｆを印加する。トランジスタＴ２は、制御信号ａｖｄｄを経由して制御される。制御信号ａｖｄｄは、例えば、３．４Ｖから３．６Ｖの電圧範囲を有する制御電圧として、デジタル／アナログ変換器によって提供される。したがって、デジタル／アナログ変換器ＤＡＣ自身は、あまりに高い基準電圧を下方調整することができる。追加入力として、デジタル／アナログ変換器ＤＡＣは、デジタルデータｎＤを導入するための入力を有する。変換器出力電圧Ｖｏｕｔを出力するためのデジタル／アナログ変換器ＤＡＣの出力は、出力増幅器ＯＡの入力へ印加され、変換器出力電圧をこのＯＡへ印加する。
【００４０】
第２のトランジスタＴ２からデジタル／アナログ変換器ＤＡＣへ印加される基準電圧Ｖｒｅｆは、更に、比較器ＣＯへ印加される。バンドギャップ電圧因子βによって増倍され、基準としての安定バンドギャップ電圧と一緒に印加される比較値は、比較器ＣＯの他の入力へ印加される。この比較値によって事前に与えられる最大許容基準電圧の形態であるデジタル／アナログ変換器ＤＡＣの最大入力電圧が超過されていれば、比較器ＣＯは対応する信号を出力増幅器ＯＡへ発射し、ＯＡは対応する出力電圧Ｖｏを出力端子ＯＴへ印加する。
【００４１】
図２の陰影によって示されるコンポーネント、並びに好ましくは、第１のトランジスタＴ１のようにＮＭＯＳとして設計される第２のトランジスタＴ２は、この場合、デジタル／アナログ変換器ＤＡＣ内の他のコンポーネントと比較して、相対的に高い動作電圧で作動される高電圧コンポーネントを含む。
【００４２】
図３は、図１で説明されるような、好ましい電圧制御発振器ＶＣＯの例示的構造を示す。いずれの場合にも、１つ又は２つの電流源によって基準電流Ｉ０が提供され、いずれの場合にも、第１のキャパシタＣ０又は第２のキャパシタＣ１が、電流源とグラウンド端子ＧＮＤとの間に接続される。キャパシタＣ０及びＣ１は、第１又は第２の容量Ｃｒｅｆ０及びＣｒｅｆ１を対応的に提供する。第１の電圧Ｖｃ０は、基準電流Ｉ０の第１の端子と第１のキャパシタＣ０との間のタップから、第１のスイッチＰ１を経由して演算増幅器ＯＳの第１の入力へ接続され得る。加えて、第２の電圧Ｖｃ１は、基準電流Ｉ０の第２の端子ＩＱと第２のキャパシタＣ１との間の接続点から、第２のスイッチＰ２を経由して切り換えられ得る。第１の電圧Ｖｃ０は、更に、第３のスイッチＰ３及びリセットスイッチＰＲを経由して演算増幅器ＯＳの第１の端子へ切り換えられ得る。第２の電圧Ｖｃ１は、更に、第４のスイッチＰ４及びリセットスイッチＰＲを経由して演算増幅器ＯＳの第１の端子へ切り換えられ得る。
【００４３】
２つの異なる切り換え信号ｐｈ０及びｐｈ１は、この回路レイアウトへ印加されるか、その最初の４つのスイッチＰ１〜Ｐ４へ印加され得る。この場合、第１のスイッチ及び第３のスイッチは、第１の切り換え信号ｐｈ０によって制御され、第２及び第４のスイッチｐ２及びｐ４は、第２の切り換え信号ｐｈ１によって制御される。リセットスイッチＰＲの閉鎖は、第１の基準電圧Ｖｒｅｆ−が演算増幅器ＯＳの第１の入力へ印加されることを引き起こす。加えて、第２の基準電圧Ｖｒｅｆ＋は、演算増幅器ＯＳの第２の入力へ印加される。電圧制御発振器ＶＣＯのクロック信号又はクロックパルスｃｋＤＡＣは、演算増幅器ＯＳによって出力される。
【００４４】
前述した公式及び図面を特に観察すると、個々の物理値に関して、総容量Ｃは、Ｃ＝Ｃｒｅｆ０＋Ｃｒｅｆ１に従って、２つのキャパシタＣ０及びＣ１の２つの容量Ｃｒｅｆ０及びＣｒｅｆ１の合計から、調節されたインピーダンス値Ｃｒｅｆの代表値として形成されることが有効である。加えて、基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｖｒｅｆ＋  −  Ｖｒｅｆ−＝α・Ｖｅｖｄｄに従って、２つの電圧成分の減算から形成される。電圧制御発振器ＤＡＣの信号の周波数ｆ（ｃｋＤＡＣ）は、ｆ（ｃｋＤＡＣ）＝１／（（Ｃ×Ｖｒｅｆ）／（Ｉ０）＋ｔｄ）に従って、その出力で形成される。この場合、ｔｄは、比較器ＣＯ及び対応する信号処理論理の時間遅延である。
【００４５】
したがって、下記の態様は、この型の電圧制御発振器ＶＣＯに適用される。基準電圧Ｖｒｅｆは、容量値の良好なキャパシタ直線性又は良好な直線的振る舞いを調節するため、レシオメトリック基準電圧として適切に選択され得る。
【００４６】
供給電流又は基準電流Ｉ０は、変動する温度に対して絶対的に安定である必要はない。
【００４７】
しかしながら、基準電流としての調節電流Ｉｒｅｆは、クロックパルス間の定数比を確保するため、主クロックパルス発振器源の供給電流Ｉ０として同じでなければならない。
【００４８】
有利には、スタートアップ又はランナップに関して制限は存在しない。というのは、リセットスイッチＰＲによるリセットは、デジタル／アナログ変換器ＤＡＣ又は電圧制御発振器ＶＣＯのクロックパルスｃｋＤＡＣに依存しないからである。したがって、デジタル態様に関して、ほとんど制限は存在しない。
【００４９】
ＰＷＭ生成器としてのパルス幅変調モジュールＰＷＭは、１からｎＤまでをカウントする簡単なカウンタに基づくことができる。負荷として入力されるべきデジタルデータｎＤは、次いで回路区分のシステムタイミングサイクル、即ち、クロックパルスｃｋＤＡＣと同期されなければならない。クロックパルスｃｋＤＡＣは、デジタル／アナログ変換器ＤＡＣ内の電圧制御発振器ＶＣＯによって提供される。
【００５０】
積分の回路コンポーネント及び方法ステップ、並びに積分器ＩＮＴの中に収納される標本化及び保持回路は、図４から図６に基づいて説明される。
【００５１】
積分のスタートは、図４の切り換え線図に従った先行パルス幅変調の終わりによって決定され得るか、新しい値の信号として出力される新しいデジタルデータｎＤが提供されるならば、図５及び図６に従ったコンポーネント及びステップによって決定され得る。そのような例について、積分ステップ及び標本化及び保持回路又は標本化及び保持ステップが組み合わせられる。このようにして、１つのコンポーネント、例えば、積分キャパシタ、例えば、Ｃｃｏｍ＋Ｃ３の第３のキャパシタＣ３が、保持キャパシタとして下記で使用され、他のキャパシタ、例えば、第４のキャパシタＣ４が、新しい積分キャパシタを形成するため共通キャパシタＣｃｏｍへ接続される。
【００５２】
この場合、２つのキャパシタＣ３及びＣ４は、等しい寸法であることが好ましい。
【００５３】
図６の上方部分において、図６は、積分器ＩＮＴの中で標本化及び保持回路として使用されるときの例示的な回路レイアウトを示す。調節された電流Ｉｒｅｆの商は、基準電流として入力される。基準電流は図３の供給電流Ｉ０に対応し、第２の整数Ｙによって分割される。これは、複数の追加のコンポーネントが接続される電流源によって変換される。分割された電流は、第５のスイッチＰ５を経由して、第４の電流Ｉｃ４としてノードに印加され得る。ノードは、第７のスイッチＰ７を経由して更に他の第２の演算増幅器ＯＳ２の第１の入力へ印加される。第２の演算増幅器ＯＳ２の出力は、その第１の入力へ反結合される。加えて、この第１の入力は、第１の抵抗Ｒ１を経由して演算増幅器ＯＳ２の他の入力へ接続される。演算増幅器ＯＳ２のこの追加の入力は、グラウンド端子ＧＮＤの上の他の第２の抵抗Ｒ２へ接続される。
【００５４】
総電流Ｒｃｏｍとしての電流は、いずれの場合でも、第６のスイッチＰ６を経由して第３及び第４のキャパシタＣ３及びＣ４の一般ワイヤードキャパシタ又は総キャパシタＣｃｏｍの第１の入力へ切り換えられ得る。総キャパシタＣｃｏｍは、その第２の端子によって第６のスイッチＰ６へ並列に接続され、次いで積分器ＩＮＴの分割された入力又は供給電流Ｉ０／Ｙへ接続される。
【００５５】
分割された供給電流Ｉ０／Ｙを印加する端子は、更に、第１１のスイッチＰ１１を経由して、第３のキャパシタＣ３の第２の入力へ接続されるノードへ切り換えられ得る。加えて、第１０のスイッチＰ１０は、第３のキャパシタＣ３へ並列に接続される。これは、その２つの端子のショートを可能にするためであり、したがってバイパス電流Ｒｃ３は、第３のキャパシタＣ３の２つの端子の間を流れることができる。第３のキャパシタＣ３の第２の端子は、第９のスイッチＰ９によって演算増幅器ＯＳ２の入力端子で切り換えられ得る。したがって、放電電流Ｏｃ３は第３のキャパシタＣ３から演算増幅器ＯＳ２へ流れることができる。
【００５６】
対応する方法で、分割された供給電流Ｉ０／Ｙは、第５のスイッチＰ５を経由して、第４のキャパシタＣ４の第２の端子へ第４の電流Ｉｃ４として切り換えられ得る。対応的に、放電電流Ｏｃ４は、第７のスイッチＰ７を経由して、第４のキャパシタＣ４の第２の端子から演算増幅器ＯＳ２の第１の入力へ切り換えられ得る。第８のスイッチＰ８は第４のキャパシタＣ４へ並列に接続され、したがって第４のキャパシタＣ４の入力又は端子は、第８のスイッチＰ８によってショートされることができ、したがってバイパス電流Ｒｃ４がこれらの端子間を流れる。
【００５７】
図６の下方部分において、個々の信号又は電流の対応する時間線図が示される。個々の信号又は電流又は状態が、スイッチの１つによって接続される限り、それらは高レベルと低レベルとの間を交番する。
【００５８】
最上行では、デジタル／アナログ変換器ＤＡＣのクロックパルスｃｋＤＡＣが図解される。このクロックパルスは継続的にターンオン又はターンオフにされるか、２つの切り換え状態の間を交番する。上から２番目の行では、新しいデジタル値ｎＤがデジタル／アナログ変換器ＤＡＣの中へ入力されるとき、高レベルが合図される。この場合、高レベルの持続時間はクロックパルスｃｋＤＡＣの２つのサイクルに対応する。第３のキャパシタＣ３の値の出力は、１サイクル遅れて生起する。
【００５９】
その下に示される行では、パルス幅変調モジュールＰＷＭの出力の信号状態が再生される。このＰＷＭは、新しく入力された値ｎＤの側面が降下してからクロックパルスｃｋＤＡＣの２サイクル後に、低レベルから高レベル状態へ交番する。高レベル状態において、パルス幅変調モジュールＰＷＭの出力値は、第３のキャパシタＣ３の値によって一積分時間に等しい持続時間を維持し、その後でこの信号は低レベル状態へ降下する。
【００６０】
その下の行には、総電流Ｒｃｏｍが示される。総電流Ｒｃｏｍは、最初は高レベル状態を有し、パルス幅変調モジュールの出力値の状態が変化すると、又はこの変化の後で直接に、他の低レベル又はターンオフ状態へ移る。このようにして、総電流Ｒｃｏｍの状態は、常に、パルス幅変調モジュールＰＷＭの出力値とは反対の状態である。
【００６１】
その下に示される行では、バイパス電流Ｒｃ３が示される。バイパス電流Ｒｃ３は、第３のキャパシタＣ３の２つの出力間で第１０のスイッチＰ１０が閉鎖されるときに流れる。このバイパス電流Ｒｃ３は、次の新しいデジタル値ｎＤが１及び１／２サイクルにわたって高レベル状態で入力された後、低レベル又はゼロ値からクロックパルスｃｋＤＡＣの１及び１／２サイクルにわたって交番する。そのとき第３のキャパシタＣ３の２つの端子がショートされ、バイパス電流が流れる。高レベル状態への変化は、次いでパルス幅変調モジュールＰＷＭの出力値が高レベル状態へ移る前に降下側面と同時に行われる。
【００６２】
その下の行には、第４のキャパシタＣ４のバイパス電流Ｒｃ４が示される。この電流は、第８のスイッチＰ８が閉鎖されるならば、高レベル状態へ移る。第８のスイッチＰ８は、一総期間の後、即ち、他の新しいｎＤ値が入力された後に閉鎖される。この時点では、第１０のスイッチＰ１０は切り換えられず、開放回路状態に留まる。第８のスイッチＰ８は、この例において、パルスクロックｃｋＤＡＣの１及び１／２サイクルにわたって導通状態へ切り換えられ、したがって容量Ｃ４は放電される。
【００６３】
その下の行では、第３の電流Ｉｃ３が図解される。この電流は、バイパス電流Ｒｃ３が第３のキャパシタＣ３のために低レベル又はターンオフ状態へ切り換えられるならば、流れる電流によってゼロ値から高レベル状態へ切り換えられる。第３の電流Ｉｃ３は、第３のキャパシタＣ３を経由する積分時間の終わりまで、第１１のスイッチＰ１１の高レベル又は導通状態に留まる。
【００６４】
第４の電流Ｉｃ４は、第４のキャパシタＣ４のバイパス電流Ｒｃ４の側面が降下するまで、第５のスイッチＰ５の低レベル又はターンオフ状態に留まる。次いで、第４の電流は、第４のキャパシタＣ４を経由する１積分時間の終わりまで高レベル状態へ交番する。
【００６５】
第７及び第９のスイッチＰ７及びＰ９が切り換えられ、放電電流Ｏｃ３及びＯｃ４が、各々の時間に、相互に反対の状態にあるようにされる。下方の２つの行で示されるように、第７のスイッチＰ７及び第９のスイッチＰ９は、各々の時間に、第８又は第１０のスイッチが、各々の場合に、高レベル又は閉鎖導通状態へ切り換えられる前に、クロックパルスｃｋＤＡＣの１／２サイクルにわたって切り換えられる。
【００６６】
この場合における段階としては、最初に第３のキャパシタＣ３の値が出力され、続いて第３のキャパシタＣ３を経由する積分時間があり、それに続いて第４のキャパシタＣ４が出力される。この出力は、切り換えプロセスの開始時に第３のキャパシタＣ３から値が出力される時点で始まるか、最初の新しいｎＤ値が入力された後の１サイクルで始まり、示される期間の終了時に終わる。第３のキャパシタＣ３の保持時間に対応する持続時間は、第３のキャパシタＣ３を経由する積分時間の終わりと期間の終わりとの間に見い出される。示される期間の終わりに他の新しいｎＤ値が入力された後、第４のキャパシタＣ４の出力時間が終わり、第３のキャパシタＣ３の新しい出力時間が始まる。
【００６７】
最初の新しいｎＤ値が入力された後、対応する信号の降下側面に起因して、パルス幅変調モジュールＰＷＭの出力値が高レベル状態へ切り換えられること、及び第９のスイッチＰ９が切り換えられること、の双方が起こる。Ｐ９に依存して、第７のスイッチＰ７が切り換えられ、その後の短い時間で、又は同時に、第１０のスイッチＰ１０も切り換えられる。パルス幅変調モジュールＰＷＭの出力信号が高レベル状態へ切り換えられることに依存して、総電流Ｒｃｏｍは、第６のスイッチＰ６をターンオフ又は開放することによって切り換えられる。第３のキャパシタＣ３のバイパス電流Ｒｃ３の降下側面に起因して、即ち、第１０のスイッチＰ１０の開放に起因して、第１１のスイッチＰ１１も閉鎖へ切り換えられ、したがって第３の電流Ｉｃ３が高レベル状態へ切り換えられる。積分時間の終わりに、それが遅れて低レベル状態へ交番することは、パルス幅変調モジュールＰＷＭの出力値を印加するスイッチをターンオフ又は開放することによって善処される。第１１のスイッチＰ１１の開放と共に、これに依存する第３のキャパシタＣ３の保持時間が活性化され、総電流Ｒｃｏｍを印加する第６のスイッチＰ６が閉鎖される。他の新しいｎＤ値が入力された後、対応するステップが起こるが、その場合、第１０のスイッチＰ１０の代わりに第８のスイッチＰ８が切り換えられ、第１１のスイッチＰ１１の代わりに第５のスイッチＰ５が対応的に切り換えられる。加えて、第７及び第９のスイッチＰ７及びＰ９が、いずれの場合でも反対状態へ切り換えられる。
【００６８】
個々の時点を図解するため、２つの調節されるキャパシタを有するデジタル／アナログ変換器ＤＡＣの論理制御、及び新しいデジタルｎＤ値が利用可能となったときの即時の導入の、特に簡単な場合の例として、図４に基づくそれぞれの切り換え状態が線図にされる。新しいデジタルｎＤ値の入力に対する出力遅延は、低値については短く、対照的に、高値については長い。総キャパシタＣｃｏｍ及び第３のキャパシタＣ３又は対応的に第４のキャパシタＣ４のリセットは、デジタル／アナログ変換器の低値について良好になるか長くなる。特に、パルス周波数変調の場合が図４に基づいて示される。
【００６９】
図５は、異なる切り換え状態のパルス幅変調の対応する状況を示す。
【００７０】
図７は、デジタル／アナログ変換器を設計するための対応する回路レイアウトの代替の実施形態を示す。このデジタル／アナログ変換器は、第１の実施形態に従ったレイアウトと同じ構築及び回路原理に基づく。
【００７１】
レシオメトリック基準又は基準電圧Ｖｒｅｆ０、Ｖｒｅｆ＋、Ｖｒｅｆ−を提供するため、グラウンド端子ＧＮＤに対抗して抵抗ストリングが高ボルト範囲で接続される。グラウンド端子ＧＮＤからスタートして、これらの抵抗の最初の２つの間で、負値の基準電圧Ｖｒｅｆ−がタップされる。更なる下流側に接続される２つの抵抗間で、正値の基準電圧Ｖｒｅｆ＋がタップされる。ゼロの基準電圧Ｖｒｅｆ０は、これら２つの抵抗群の間でタップされる。Ｖｒｅｆ０は第４の演算増幅器ＯＳ４の入力へ印加され、ＯＳ４の他の入力はその出力と一緒に接続される。
【００７２】
正値基準電圧Ｖｒｅｆ＋又は負値基準電圧Ｖｒｅｆ−は、スイッチによって他の第３の演算増幅器ＯＳ３の入力へ切り換えられ得る。その第２の入力は、キャパシタＣを経由してグラウンドへ接続される。この追加の演算増幅器ＯＳ３の出力値は、クロックパルスｃｋＤＡＣを出力する。このクロックパルスは、入力信号としてパルス幅変調モジュールＰＷＭへ印加される。加えて、この出力値又はタイミングサイクルは、この演算増幅器ＯＳ３の入力側のスイッチ及び他のスイッチを切り換えるために使用される。後者のスイッチは、供給電圧端子又はグラウンド端子ＧＮＤから、この演算増幅器ＯＳ３の第２の入力へ、基準電流又は供給電流Ｉ０を交番して切り換える。追加の演算増幅器ＯＳ３及びこの入力側のキャパシタ及び２つのスイッチを有するように説明されたレイアウトは、第１の実施形態の電圧制御発振器ＶＣＯへ実質的に対応する。
【００７３】
パルス幅変調モジュールＰＷＭは、デジタルデータｎＤを他の入力値として受け取る。加えて、その中で切り換えコマンドが生成され、対応する出力Ｒ＊、Ｉ＊、Ｏ＊を経由して出力される。ＰＷＭは、対応する個々の信号について幾つかの線を有することができる。特に、パルス幅変調モジュールの出力値のオン状態又はオフ状態であるＰＷＭ＝１又はＰＷＭ＝０が出力される。これは、供給端子又はグラウンド端子ＧＮＤから、標本化及び保持回路を含む積分器ＩＮＴを形成する他の回路へ、供給電圧Ｉ０、即ち、第２の整数Ｙによって分割されるＩ０／Ｙを対応的に印加するためである。
【００７４】
この標本化及び保持回路は、入力側で他の入力として第４の演算増幅器ＯＳ４の出力へも接続される。この演算増幅器は、ゼロ基準電圧Ｖｒｅｆ０を配線される。転じて、第６のスイッチＰ６及び追加的に第１２のスイッチＰ１２は、この第４の演算増幅器ＯＳ４の出力値と、パルス幅変調モジュールＰＷＭからの信号又は値の入力との間で、対応的に切り換えられる。上記の図６で示される回路レイアウトから離れて、しかしながら、第３のキャパシタＣ３及び第４のキャパシタＣ４の総キャパシタＣｃｏｍの第１の端子は、グラウンド端子ＧＮＤへ共通に接続される。第３のキャパシタＣ３又は第４のキャパシタＣ４へ並列に接続されるスイッチＰ１０＊又はＰ８＊の端子は、対照的に、キャパシタの対応する第１の端子へ接続されず、第４の演算増幅器ＯＳ４の出力へ接続される。加えて、演算増幅器ＯＳ２の第２の抵抗Ｒ２も、第４の演算増幅器ＯＳ４の出力へ接続される。他のコンポーネント及び回路は、図６に従った回路レイアウトに対応する。
【００７５】
２つの例示的実施形態に従ったこの型の回路レイアウトによって、レシオメトリックデジタル／アナログ変換器の以前の解決法と比較して表面積要件が劇的に低減されるデジタル／アナログ変換器回路レイアウトが設計され得る。この場合、導体として抵抗導体を使用することができ、この理由によって、実際のデジタル／アナログ変換器の中で、少数のコンポーネント、小さい適応要件又はチューニング要件、低い動作電圧、及び低い動作電圧での動作が最終的に可能となる。電流の参照記号の選択によっても示されるように、対応するスイッチＰ５〜Ｐ１２、Ｐ８＊、Ｐ１０＊も、したがって、特に積分器及び標本化及び保持回路の中で、切り換え可能抵抗、特に、ＭＯＳ−ＦＥＴとして実行され得る。
積分非直線性（ＩＮＬ）は、キャパシタ又は容量値及び電流基準の直線性にのみ依存する。８から１２ビットまでのデジタルデータの幅及びレシオメトリックアナログ出力を有する集積センサでの応用が特に有利であるが、これに限定されない。
【符号の説明】
【００７６】
ａｖｄｄ  Ｔ２の制御信号
ＨＶ  高い電圧
ｃｋＤＡＣ  クロックパルス又はＶＣＯのタイミングサイクル
ｆ（ｃｋＤＡＣ）  その周波数
ＣＯ  Ｖｒｅｆ−及びβＶｂｇの比較器
Ｃｒｅｆ  調節されたインピーダンス値
Ｃ０  ＶＣＯの中のキャパシタ
Ｃｃｏｍ  共通キャパシタ又は総キャパシタ
Ｃｒｅｆ０  Ｃ０の容量
Ｃ１  ＶＣＯの中のキャパシタ
Ｃｒｅｆ１  Ｃ１の容量
ＤＡＣ  デジタル／アナログ変換器
ＧＮＤ  グラウンド端子
ＨＶＲ  高電圧抵抗
Ｉ０  供給電流
Ｉｒｅｆ  基準電流としての調節された電流
ＩＮＴ  積分器
ＩＱ  ＶＣＯの中のＩｒｅｆ又はＩ０の端子
ｋ  発振器のインピーダンス対電流比Ｃｒｅｆ／Ｉｒｅｆ
ｋ’  積分のインピーダンス対電流比Ｘ・Ｃｒｅｆ／（Ｉｒｅｆ／Ｙ）
ｉｄｄｑ＿ｎ  Ｔ１の制御信号
ｎ  データのビット幅
ｎＤ  データ
ＮＭＯＳ  ＮＭＯＳトランジスタ
ＯＡ  出力増幅器
ＯＳ  演算増幅器
ＯＴ  出力端子
Ｐ１〜Ｐ４  ＶＣＯの中のスイッチ
ＰＲ  リセットスイッチ（リセット）
ｐｈ０、ｐｈ１  ＶＣＯの中のＰ１〜Ｐ４の切り換え信号
ＰＷＭ  パルス幅変調モジュール
Ｔｒｅｆ  ＶＣＯの比例期間
Ｔｄ  ＰＷＭのデータ期間
Ｖｂｇ  基準としての安定バンドギャップ電圧
ＶＣＯ  電圧制御発振器
Ｖｃ０、Ｖｃ１  ＶＣＯの中の電圧
Ｖｅｖｄｄ  供給電圧
Ｖｏ  出力電圧
Ｖｏｕｔ  変換器出力電圧
Ｖｒｅｆ  基準としての基準電圧
Ｘ、Ｙ  Ｘ・Ｙ°＝°２ｎを有する整数
α  Ｖｒｅｆへの比例関係を有する因子
β  バンドギャップ電圧因子
積分器において：
Ｃｃｏｍ  総キャパシタ
Ｃ３、Ｃ４  第３及び第４のキャパシタ
Ｐ５〜Ｐ１２、
Ｐ８＊、Ｐ１０＊  スイッチ
ＯＳ２  第２の演算増幅器
ＯＳ３  第３の演算増幅器
ＯＳ４  第４の演算増幅器
Ｒ１、Ｒ２  抵抗
Ｉｃ３  ＩＮＴの中の第３の電流又は入力電流
Ｉｃ４  ＩＮＴの中の第４の電流又は入力電流
Ｒｃｏｍ  総電流又は抵抗
Ｒｃ３  Ｃ３のバイパス電流
Ｒｃ４  Ｃ４のバイパス電流
Ｏｃ３  Ｃ３からの放電電流
Ｏｃ４  Ｃ４からの放電電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009290873.tif 000008
【図７】
2009290873.tif 000009
【外国語明細書】
2009290873000001.pdf