(57)【要約】【課題】ゲート酸化膜の耐圧劣化を抑制した半導体装置の製造方法を提供する。【解決手段】表面にエピタキシャル層１２が形成され、裏面に第１の絶縁膜１４が形成された半導体基板１０を準備する第１工程と、エピタキシャル層１２の半導体基板１０とは反対側の面に酸化膜１６を形成する第２工程と、第１の絶縁膜１４の半導体基板１０とは反対側の面に第２の絶縁膜１８を形成する第３工程と、酸化膜１６を除去する第４工程と、を有する。【選択図】なし【特許請求の範囲】
【請求項１】
表面にエピタキシャル層が形成され、裏面に第１の絶縁膜が形成された半導体基板を準備する第１工程と、
前記エピタキシャル層の、前記半導体基板とは反対側の面に酸化膜を形成する第２工程と、
前記第１の絶縁膜の、前記半導体基板とは反対側の面に第２の絶縁膜を形成する第３工程と、
前記酸化膜を除去する第４工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３工程において、前記第２の絶縁膜が窒化膜及びポリシリコン膜からなる群より選択される少なくとも１つであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３工程において、前記第２の絶縁膜が、ポリシリコン膜、窒化膜の順に積層されていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
表面にエピタキシャル層が形成され、裏面に第１の絶縁膜が形成された半導体基板を準備する第１工程と、
前記エピタキシャル層の、前記半導体基板とは反対側の面に酸化膜を形成する第２工程と、
前記第１の絶縁膜を除去する第３工程と、
前記半導体基板の裏面に第２の絶縁膜を形成する第４工程と、
前記酸化膜を除去する第５工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第４工程において、前記第２の絶縁膜が窒化膜及びポリシリコン膜からなる群より選択される少なくとも１つであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第４工程において、前記第２の絶縁膜が、ポリシリコン膜、窒化膜の順に積層されていることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、半導体基板の裏面がゲッタリング処理された半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板としてのシリコン基板上に、シリコンをエピタキシャル成長させて形成されるシリコンウェハ（例えば、特許文献１参照）は、急峻な接合濃度プロファイルが得られるなど、デバイス設計上のメリットが大きく、有望視されている。
【０００３】
ゲート酸化膜の耐圧を向上させる観点から、シリコン基板の表面にエピタキシャル層を形成し、当該シリコン基板の裏面に窒化膜やポリシリコン膜からなるゲッタリング層を形成する方法が提案されている（例えば、特許文献２〜４参照）。
【０００４】
【特許文献１】２００７−８０９５８号公報
【特許文献２】特開平５−１９８５７９号公報
【特許文献３】特開平８−３４０００６号公報
【特許文献４】特開平９−５１００１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置の製造方法では、その後の製造プロセスにおいて、ゲッタリング層が除去されシリコン基板の裏面が露出する場合があり、裏面が露出した状態でゲート酸化膜を形成すると、ゲッタリング効果が失われているためにゲート酸化膜に汚染物質が混入し、ゲート酸化膜の耐圧が劣化する。
【０００６】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、ゲート酸化膜の耐圧劣化を抑制した半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は鋭意検討した結果、以下の半導体装置の製造方法を発明するに至った。
即ち、本発明の半導体装置の製造方法は、表面にエピタキシャル層が形成され、裏面に第１の絶縁膜が形成された半導体基板を準備する第１工程と、前記エピタキシャル層の、前記半導体基板とは反対側の面に酸化膜を形成する第２工程と、前記第１の絶縁膜の、前記半導体基板とは反対側の面に第２の絶縁膜を形成する第３工程と、前記酸化膜を除去する第４工程と、を有することを特徴とする。
また、本発明の半導体装置の製造方法は、表面にエピタキシャル層が形成され、裏面に第１の絶縁膜が形成された半導体基板を準備する第１工程と、前記エピタキシャル層の、前記半導体基板とは反対側の面に酸化膜を形成する第２工程と、前記第１の絶縁膜を除去する第３工程と、前記半導体基板の裏面に第２の絶縁膜を形成する第４工程と、前記酸化膜を除去する第５工程と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ゲート酸化膜の耐圧劣化を抑制した半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の半導体装置の製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
【００１０】
本発明における半導体装置の製造方法は、エピタキシャル層を形成した後、エピタキシャル層を保護するために酸化膜を形成するものである。また、ゲート酸化膜を形成する際、ゲート酸化膜中に不純物が混入するのをより確実に防止するため、第２の絶縁膜を別途形成するものである。
以下、本発明の実施形態について詳述する。
【００１１】
＜第１の実施形態＞
まず、図１（Ａ）のように、半導体基板（シリコン基板）１０を用意し、公知のエピタキシャル成長装置により、半導体基板１０の表面にエピタキシャル層１２を形成する。この際、半導体基板１０の裏面にも、例えば膜厚が５００ｎｍ〜１０００ｎｍ程度の第１の絶縁膜１４（以下、適宜、「ゲッタリング膜」と称する）が形成されている。本実施形態では、８００ｎｍの第１の絶縁膜１４を形成した。
そして、エピタキシャル層１２上に、酸化膜１６を形成する。この酸化膜１６は、エピタキシャル層１２が形成された半導体基板１０を酸素雰囲気や水蒸気雰囲気による熱酸化にて形成してもよく、酸化膜を公知のＣＶＤ法にて別途形成してもよい。この酸化膜１６は、後述する第２の絶縁膜を成膜したのち、半導体基板１０の表面に形成された第２の絶縁膜を除去する際に、エピタキシャル層１２を保護するために設けられたものである。
酸化膜１６の膜厚としては、前述の効果を奏する膜厚であれば特に限定されない。本実施形態では、５０ｎｍの酸化膜１６を形成した。
【００１２】
次いで、図１（Ｂ）のように、前述の半導体基板１０をＬＰＣＶＤ（減圧ＣＶＤ）装置に投入し、ＬＰＣＶＤ法により、第２の絶縁膜１８を第１の絶縁膜の半導体基板１０とは反対側の面に形成する。本実施形態では、膜厚が１９０ｎｍの窒化膜１８を形成した。
【００１３】
そして、図１（Ｃ）のように、エピタキシャル層１６上の第２の絶縁膜１８を、例えば公知のドライエッチングにより除去することにより、第１の絶縁膜１４の半導体基板１０とは反対側の面に第２の絶縁膜１８が残されることになる。本発明では、前記ドライエッチングによりエッチング粕等が装置内に残存しても、酸化膜１６が形成されているため、エッチング粕等がエピタキシャル層１２に進入することを阻止する効果を奏する。また、第２の絶縁膜１８として窒化膜を用いると フッ酸等のエッチャントを用いたウェットエッチング耐性に極めて優れるため、前述の第１の絶縁膜１４の膜厚を薄くすることが可能となる。
【００１４】
最後に、図１（Ｄ）のように、例えばフッ酸等のエッチャントを用いたウエットエッチングにて酸化膜１６を除去して、裏面に第１と第２の絶縁膜が設けられ、表面にエピタキシャル層１２が設けられた半導体基板１０で構成される構造体１００を製造することができる。このような構造の基板に対してゲート酸化膜の形成等、種々の工程を経て半導体装置が製造される。
【００１５】
本実施形態では、半導体基板１０の裏面に８００ｎｍのＣＶＤ膜と１９０ｎｍの窒化膜を形成しているが、フッ酸等のエッチャントの組成・温度等によりＣＶＤ膜や窒化膜のエッチング速度が変わる。従って、本発明では、このような膜厚に限定されることはなく、ゲート酸化膜の形成時に半導体基板１０の裏面にＣＶＤ膜や窒化膜が残存するような膜厚に適宜調整すればよい。
【００１６】
なお、前述のように、半導体基板１０の裏面に、更にポリシリコン膜や窒化膜を形成してもよく、製造時間との兼ね合いや、ゲート酸化膜形成時におけるエッチャントとの関係で、膜厚や材質を適宜選択することができる。これは、後述する第２、第３の実施形態においても同様の態様をとることができる。
【００１７】
＜第２の実施形態＞
まず、図２（Ａ）のように、図１（Ａ）と同様にして、表面にエピタキシャル層２２、酸化膜２６、裏面に第１の絶縁膜２４が形成された半導体基板２０を準備する。
【００１８】
次いで、図２（Ｂ）のように、例えば、酸化膜２６の表面をレジストにてコーティングし、フッ酸等のエッチャントを用いたウェットエッチングにより半導体基板２０の裏面に形成された第１の絶縁膜２４を除去する。これは、エピタキシャル層の形成後に、ポリバックシール（ゲッタリング層）を追加形成可能にするためである。
【００１９】
次いで、図２（Ｃ）のように、前述の半導体基板２０をＬＰＣＶＤ（減圧ＣＶＤ）装置に投入し、ＬＰＣＶＤ法により、例えば膜厚が１０００ｎｍ〜２０００ｎｍ程度の第２の絶縁膜２８を半導体基板１０の周囲に形成する。本実施形態では、例えば、膜厚が１５００ｎｍのポリシリコン膜２８を半導体基板２０の周囲に形成する。
【００２０】
その後の工程は、図２（Ｄ）、（Ｅ）のように、図１（Ｃ）、（Ｄ）と同様にして半導体基板２０の裏面に絶縁膜２８を形成することにより、図２（Ｅ）に示すような構造体２００の基板を製造することができる。この基板を用いて、第１の実施形態同様に、ゲート酸化膜の形成等を行い、半導体装置を製造することができる。
【００２１】
また、本実施形態のように半導体基板を加工することにより、ポリバックシール（ゲッタリング層）を追加形成することができる。
【００２２】
＜第３の実施形態＞
まず、図３（Ａ）、（Ｂ）のように、図２（Ａ）、（Ｂ）と同様にして、エピタキシャル層３２の、半導体基板３０とは反対側の面に酸化膜３６を形成し、半導体基板３０の裏面に形成された第１の絶縁膜３４を除去する。
次いで、図３（Ｃ）のように、第２の絶縁膜の一層目（ポリシリコン膜）３７及び第２の絶縁膜の２層目（窒化膜）３８をＬＰＣＶＤにて順次積層する。
そして、図３（Ｄ）のように、半導体基板３０の表面側に形成されたポリシリコン膜３７、及び窒化膜３８を公知のドライエッチングにて除去する。
最後に、図３（Ｅ）のように、半導体基板３０の裏面に残されたポリシリコン膜３７、及び窒化膜３８をマスクとし、酸化膜３６を除去して、半導体基板３０の裏面にポリシリコン膜３７と窒化膜３８とが設けられた構造体３００を製造することができる。この基板を用いて、第１、２の実施形態同様に、ゲート酸化膜の形成等を行い、半導体装置を製造することができる。
【００２３】
また、本実施形態では、第２の実施形態のように１５００ｎｍ程度の厚い絶縁膜を形成することができない場合や、ドライエッチングで厚い絶縁膜を除去することができない場合には、本実施形態のように半導体基板を加工することにより、ポリバックシール（ゲッタリング層）を追加形成することができる。
【００２４】
＜第３の実施形態の変形例＞
第３の実施形態の変形例は、第３の実施形態において、半導体基板の表面に形成されたポリシリコン膜や窒化膜を除去する工程順を変えた製造方法である。
具体的には、図４（Ｃ）のように、第２の絶縁膜の１層目（ポリシリコン膜）４７を形成した後、公知のドライエッチングにて半導体基板４０の表面側の第２の絶縁膜の１層目（ポリシリコン膜）を除去する。そして、図４（Ｄ）のように、第２の絶縁膜の２層目（窒化膜）４８をＬＰＣＶＤにて更に積層した後、公知のドライエッチングにて半導体基板４０の表面側の第２の絶縁膜の２層目（窒化膜）を除去する。
このようにして製造された構造体４００は、構造体３００と同じ構成である。
【実施例】
【００２５】
前述の方法にて製造した各構造体１００，２００，３００において、膜厚が１００ｎｍのゲート酸化膜を形成し、ゲート酸化膜の絶縁耐圧を評価した。なお、第３の実施形態の変形例については、得られた構成が同一であるため、第３の実施形態と同一の結果が得られたので、実験結果を省略する。
また、比較例として、図５のように、半導体基板５０の裏面に第１の絶縁膜５４（ＣＶＤ膜）を８００ｎｍ形成した後、半導体基板５０の表面にエピタキシャル層５２を形成した構造体５００において、エピタキシャル層５２上に１００ｎｍのゲート酸化膜を形成してゲート酸化膜の絶縁耐圧を評価した。結果を図６、７、８に示す。
評価方法としては、カーブトレーサを用い、各実施形態にて製造した半導体基板（ＷＡＦ．）を４ロット用い、各ロットにつき図６（Ａ）のように１３点の耐圧を測定した。
【００２６】
図６〜８より、本実施形態では、４枚のウエハのいずれの箇所においても高い耐圧を示すことが明らかになった。
以上より、本発明の半導体装置の製造方法により製造した構造体である基板は、従来の製造方法にて製造した基板を用いた場合と比べてゲート酸化膜の耐圧の劣化を抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態における、製造工程概略断面図である。
【図２】本発明の第２の実施形態における、製造工程概略断面図である。
【図３】本発明の第３の実施形態における、製造工程概略断面図である。
【図４】本発明の第３の実施形態の変形例における、製造工程概略断面図である。
【図５】従来の半導体装置の概略断面図である。
【図６】本発明の製造方法にて製造した半導体装置と従来の製造方法にて製造した半導体装置における、（Ａ）耐圧試験の測定位置、（Ｂ）その測定位置における耐圧のデータである。
【図７】本発明の製造方法にて製造した半導体装置と従来の製造方法にて製造した半導体装置における、ゲート酸化膜の耐圧の耐圧測定位置依存性を示すグラフである。
【図８】本発明の製造方法にて製造した半導体装置と従来の製造方法にて製造した半導体装置における、ゲート酸化膜の耐圧の頻度を示すグラフである。
【符号の説明】
【００２８】
１０、２０、３０、４０  半導体基板
１２、２２、３２、４２  エピタキシャル層
１４、２４、３４、４４、  第１の絶縁膜
１６、２６、３６、４６  酸化膜
１８、２８、３７、３８、４７、４８  第２の絶縁膜
１００、２００、３００、４００  構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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