(57)【要約】【課題】電子部品の高密度実装や半導体モジュールの構造設計、検査および故障解析などが容易である半導体モジュールとその検査装置を提供し、さらには、高周波回路を有する小型の半導体モジュールにおいて、内部配線の影響による高周波特性の劣化が防止あるいはより低減され且つ検査の利便性に優れた半導体モジュールを提供すること。【解決手段】半導体モジュール１は、４つの層からなる多層構造を有する多層基板１１と、ビア１２ａおよび配線パターン１２ｂから構成される内部配線１２と、それぞれ異なる層に設けられた配線パターン１２ｂ上に設けられた内部電極１６と、多層基板１１に実装された電子部品１３，１４と、多層基板１１の上面に形成されたスルーホール１７とを備える。また、半導体モジュール１の検査の際には、スルーホール１７を通じて、検査装置３０のプローブ２２が内部電極１６と電気的に接続される。【選択図】図１
2009188074.tif 000002
【特許請求の範囲】
【請求項１】
複数の層から構成される多層基板と、
前記層を厚さ方向に貫通して導電通路として働くビアと、
互いに対接する前記層の少なくとも一方の対接面に形成されるとともに前記ビアと電気的に接続された配線パターンと、
前記多層基板の上面及び下面のうちの少なくともいずれか一方の面に実装され、前記ビアと電気的に接続された電子部品と、
前記多層基板の下面に設けられ、前記ビアと電気的に接続された突起電極と、
前記配線パターン上に設けられ、前記配線パターンと電気的に接続された内部電極と、
前記多層基板の上面及び下面のうちの少なくともいずれか一方の面から前記内部電極に向かって前記層を貫通し、前記内部電極に繋がるスルーホールとを備えることを特徴とする半導体モジュール。
【請求項２】
前記スルーホールが、前記多層基板の上面および下面に形成されることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
平面視において、前記多層基板の平面図形は、一辺が１０ｍｍである正方形よりも小さいことを特徴とする請求項１または請求項２に記載の半導体モジュール。
【請求項４】
平面視において、それぞれ異なる前記層の前記配線パターン上に設けられた複数の前記内部電極の一部が、それぞれ互いに重複していることを特徴とする請求項１〜請求項３のいずれかに記載の半導体モジュール。
【請求項５】
前記電子部品の少なくとも一部を封止する樹脂封止部を更に備え、
前記樹脂封止部は、前記スルーホールおよびその垂直上方を除いて、前記多層基板の上面及び下面のうちの少なくともいずれか一方の面上に形成されることを特徴とする請求項１〜請求項４のいずれかに記載の半導体モジュール。
【請求項６】
前記電子部品の少なくとも一部を包み込むように、前記多層基板の上面及び下面のうちの少なくともいずれか一方の面上に設けられて、電磁波を遮断或いは低減するシールド体を更に備え、
前記シールド体は、前記スルーホールの上方に開口を少なくとも一つ備えることを特徴とする請求項１〜請求項５のいずれかに記載の半導体モジュール。
【請求項７】
前記スルーホールは、電気絶縁性材料の充填によって閉塞されることを特徴とする請求項１〜請求項６のいずれかに記載の半導体モジュール。
【請求項８】
請求項１〜請求項６のいずれかに記載の前記半導体モジュールを固定する検査用治具と、前記検査用治具を支持する支持体と、前記スルーホールに挿入されるとともに前記内部電極と電気的に接続される複数のプローブと、前記半導体モジュールの特性を測定する測定装置とを備える検査装置であって、
前記複数のプローブのうちの少なくとも２つは、それぞれ異なる前記層の上面或いは下面に形成された前記配線パターンの上に設けられた前記内部電極と、各々電気的に接続されることを特徴とする検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールおよびその検査装置に関し、特に内部電極とスルーホールとを備える半導体モジュールとその検査装置に関する。
【背景技術】
【０００２】
基板に多くの半導体チップや電子部品を実装した半導体モジュールではさらなる小型化が望まれており、そのために電子部品の実装密度を増加させた、より小型の半導体モジュールの開発が進められている。しかし、半導体モジュールの小型化が進むと同時に、半導体モジュールの構造はますます緻密になり、半導体モジュールの品質検査および故障解析もより困難になってきている。そのため、半導体モジュールの品質検査および故障解析などに備えて、基板の上面および下面上に検査専用の電極パットを設けるなどの工夫がなされている。たとえば、半導体モジュールのＤＣ特性や高周波特性などの電気的特性の検査については、特許文献１に示すように、基板の上面あるいは下面に内部配線と電気的に接続された電極パットを外部端子として設け、電極パットにプローブ（検査用探針）を接触させて検査している。
【０００３】
図１４は、従来の半導体モジュールの構造を説明するための断面図である。また、図１５は、従来の半導体モジュールの構成を説明するための斜視図である。図１４および図１５より、半導体モジュール１００は、立体的な配線構造の内部配線１１２を内部に有する基板１１１と、基板１１１の上面に実装された半導体チップ１１３および素子１１４と、接続用電極１１０ａを介して基板１１１の下面に設けられた突起電極である半田ボール１１５と、内部配線１１２の外部端子として基板１１１の上面および下面に設けられた電極パット１１６とを備えている。
【０００４】
基板１１１の上面には内部配線１１２と電気的に接続された導電パターン１１０が形成されており、導電パターン１１０を介して、基板１１１の上面に実装された半導体チップ１１３および素子１１４と内部配線１１２とが電気的に接続されている。また、基板１１１の下面には内部配線１１２と電気的に接続された接続用電極１１０ａが形成されており、接続用電極１１０ａを介して、半田ボール１１５と内部配線１１２とが電気的に接続されている。内部配線１１２は基板１１１の厚さ方向の導電通路として働くビア１１２ａと基板１１１の上面と平行に形成された平面的な導電通路である配線パターン１１２ｂとからなり、内部配線１１２と電極パット１１６とは電気的に接続されている。
【０００５】
【特許文献１】特開平１０−１０４３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体モジュール１００では、プローブを用いた電気的特性の検査を行うためには内部配線１１２の外部端子として多くの電極パット１１６を、基板１１１の上面あるいは下面に設ける必要があった。検査に必要な数の電極パット１１６を基板１１１の上面あるいは下面上に設けると、基板１１１の上面および下面上でそれら電極パット１１６の占有する面積が増加して、半導体チップ１１３および素子１１４の実装面積が低下するので、基板１１１への半導体チップ１１３および素子１１４の高密度実装が困難となる。
【０００７】
電極パット１１６を多層基板１１１の上面および下面に配設することによる半導体チップ１１３および素子１１４の実装面積の低下を軽減する方法としては、隣接する複数の電極パット１１６において、隣接する電極パット１１６同士を近接させて配置する方法が考えられる。図１６は、隣接する電極パットにそれぞれプローブを接触させて、半導体モジュールの検査を行っている様子を説明するための図である。図１６ａは、従来の半導体モジュールの上面に隣接して設けられている複数の電極パットの位置関係を説明するための平面図である。図１６ｂは、従来の半導体モジュールの上面に隣接して設けられている複数の電極パットおよび内部配線の位置関係を説明するための断面図である。
【０００８】
図１６ａより、電極パット１１６はそれぞれ一点鎖線Ｘに沿って並ぶように設けられている。また、図１６ｂより、各電極パット１１６に電気的に接続されている内部配線１１２はそれぞれ独立しており、基板１１１の厚さ方向において、配線パターン１１２ｂの位置は異なっている。各電極パット１１６の間隔をより近接させた場合、各電極パット１１６と電気的に接続されている内部配線１１２はそれぞれ独立した状態を保つことも可能であるが、各電極パット１１６はそれぞれ短絡しない程度の間隔を隔てて設ける必要がある。そのため、隣接する複数の電極パット１１６を近接させることによって半導体チップ１１３および素子１１４の実装面積を増加させる効果は乏しい。
【０００９】
このように複数の電極パット１１６を互いに近接させて配置する方法も難しいため、半導体モジュール１００への半導体チップ１１３および素子１１４の高密度実装は更に困難となっており、半導体チップ１１３および素子１１４の実装や電極パット１１６の配設，内部配線１１２の配線構造などの半導体モジュール１００の構造設計は非常に難しいものとなっていた。
【００１０】
さらに、半導体モジュール１００が高周波回路を有する場合、基板の上面あるいは下面上に外部端子である電極パット１１６を設ける際に、内部配線１１２と電極パット１１６とを電気的に接続するために、更なるビア１１２ａおよび配線パターン１１２ｂを内部配線１１２に新設する必要がある。しかし、高周波回路では、ビア１１２ａは寄生のインダクタ成分として働き、配線パターン１１２ｂは寄生の容量成分として働くために、ビア１１２ａおよび配線パターン１１２ｂによって高周波回路内で高周波信号へのノイズの付加あるいは高周波信号の予想外の変調などが生じることがある。そのため、半導体モジュール１００の検査に必要な電極パット１１６を基板１１１に配設することによって、新設されたビア１１２ａおよび配線パターン１１２ｂが高周波回路内の高周波信号に悪影響を及ぼし、高周波回路を有する半導体モジュール１００の性能が劣化するおそれがあった。
【００１１】
本発明は、上記の課題を解決するためになされたものであり、半導体モジュールへの電子部品の実装密度が低下することや内部配線の外部端子として働く電極の数を削減することがなく、より小型であるとともに、半導体チップや様々な素子を含む電子部品の高密度実装や半導体モジュールの構造設計、検査および故障解析などが容易である半導体モジュールとその検査装置を提供することを目的とする。
【００１２】
さらに、本発明の他の目的は、高周波回路を有する小型の半導体モジュールにおいて、内部配線の影響による半導体モジュールの高周波特性の劣化を防止あるいはより低減することができる半導体モジュールを提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明の半導体モジュールは、複数の層(11a,11b,11c,11d)から構成される多層基板(11)と、層(11a,11b,11c,11d)を厚さ方向に貫通して導電通路として働くビア(12a)と、互いに対接する層(11a,11b,11c,11d)の少なくとも一方の対接面に形成されるとともにビア(12a)と電気的に接続された配線パターン(12b)と、多層基板(11)の上面および下面のうちの少なくともいずれか一方の面に実装されてビア(12a)と電気的に接続された電子部品(13,14)と、多層基板(11)の下面に設けられてビア(12a)と電気的に接続された突起電極(15)と、配線パターン(12b)上に設けられて配線パターン(12b)と電気的に接続された内部電極(16)と、多層基板(11)の上面および下面のうちの少なくともいずれか一方の面から内部電極(16)に向かって層(11a,11b,11c,11d)を貫通して内部電極(16)に繋がるスルーホール(17)とを備えている。
【００１４】
この構成によって、多層基板(11)の上面および下面上に電極を形成するための領域を設ける必要がないので、ビア(12a)および配線パターン(12b)から構成される立体的構造を有する内部配線(12)の外部端子を削減することなく、多層基板(11)の上面および下面への電子部品(13,14)の実装密度を更に高くすることができる。よって、より小型化された半導体モジュールの設計を容易に行うことができる。このため、半導体モジュールの検査や故障解析が容易となり、高品質で信頼性が高い小型の半導体モジュールを得ることができる。
【００１５】
上記目的を達成するために本発明の半導体モジュールは、スルーホール(17)が多層基板(11)の上面および下面に設けられている構成であっても良い。この構成によって、プローブを挿入することができるスルーホール(17)を多層基板(11)の上面および下面に形成することができるため、小型化された半導体モジュールの設計がさらに容易となり、多層基板(11)への電子部品の実装密度を更に高くすることができる。
【００１６】
上記目的を達成するために本発明は、多層基板(11)の平面視において、多層基板(11)の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対して非常に有効である。見かけのチップサイズが１０ｍｍ以下である小型の半導体モジュールにおいては、多層基板(11)の上面および下面に設けられる電極の数や電極が配設される間隔（検査時には、それぞれの電極の数と接続されるプローブの間隔に相当）などといった構造上の制限が非常に多くなる。半導体モジュールのチップサイズが小さくなるほど、この構造の制限は増大し、半導体モジュールの構造の設計がより難しくなる。しかし、本発明の半導体モジュールの構成によって、内部配線(12)の外部端子である内部電極(16)および実装される電子部品(13,14)の数や実装密度などの構造上の制限を緩和することができる。
【００１７】
上記目的を達成するために本発明の半導体モジュールは、多層基板(11)の平面視において、それぞれ異なる層(11a,11b,11c,11d)の配線パターン(12b)上に設けられた複数の内部電極(16)の一部が、それぞれ互いに重複している構成であっても良い。この構成により、それぞれ異なる層の配線パターン(12b)上に設けられた内部電極(16)に繋がっているスルーホール(17)は、多層基板(11)を平面視したとき、第１のスルーホールと第１のスルーホールが繋がっている第１の内部電極に隣接する第２の内部電極とが重複しない範囲内、あるいは第１のスルーホールが繋がっている第１の内部電極と第１の内部電極に隣接する第２の内部電極に繋がっている第２のスルーホールとが重複しない範囲内で、第１のスルーホールと第２のスルーホールとが互いに近接した位置に形成することができる。すなわち、複数のスルーホール(17)を多層基板(11)の上面および下面にまとめて形成することによって、複数のスルーホール(17)の形成に要する多層基板(11)の上面および下面上の面積を低減することができ、電子部品(13,14)の実装面積を更に増やすことができる。
【００１８】
上記目的を達成するために本発明の半導体モジュールは、電子部品(13,14)の少なくとも一部が封止された樹脂封止部(18)を更に備え、樹脂封止部(18)は、スルーホール(17)およびその垂直上方を除いて、多層基板(11)の上面および下面のうちの少なくともいずれか一方の面上に形成される構成であっても良い。この構成によって、本発明の半導体モジュールの構成は、樹脂封止材(18)によるパッケージ構造を有する半導体モジュールの構成に利用することができる。
【００１９】
上記目的を達成するために本発明の半導体モジュールは、電子部品(13,14)の少なくとも一部を包み込むように多層基板(11)の上面および下面のうちの少なくともいずれか一方の面上に設けられて、電磁波を遮断するシールド体(19)を更に備え、シールド体(19)はスルーホール(17)の上方に開口(20)を少なくとも一つ備えている構成であっても良い。この構成によって、本発明の半導体モジュールの構成は、高周波回路を有する半導体モジュールの構成に利用することができる。
【００２０】
上記目的を達成するために本発明の半導体モジュールは、半導体モジュールの性能あるいは特性を確認する検査などが全て終了した後に、スルーホール(17)を電気絶縁性材料(21)の充填によって閉塞する構成であっても良い。この構成によって、検査後の半導体モジュールの内部でのスルーホールを通じた塵埃などの異物の混入および内部電極(16)などの劣化の発生を防止することができる。
【００２１】
上記目的を達成するために本発明の検査装置(30)は、半導体モジュール(9)を固定する検査用治具(23)と、検査用治具(23)を支持する支持体と、半導体モジュール(9)が備えるスルーホール(17)に挿入されるとともに内部電極(16)と電気的に接続される複数のプローブ(22)と、半導体モジュール(8)の特性を測定する測定装置とを備え、複数のプローブ(22)のうちの少なくとも２つをそれぞれ異なる層(11a,11b,11c,11d)の上面あるいは下面に形成された配線パターン(12b)の上に設けられている内部電極(16)と各々電気的に接続することによって、半導体モジュールのＤＣ特性や高周波特性などの電気的特性の検査を行う。
【発明の効果】
【００２２】
本発明の半導体モジュールでは、多層基板の上面あるいは下面に形成されたスルーホールを通じて、多層基板内部の配線パターンの上に設けられた内部電極に、検査装置のプローブを電気的に接続させることによって、半導体モジュールのＤＣ特性や高周波特性などの電気的特性の検査を行うことができる。また、複数の内部電極を互いに異なる層に形成された配線パターン上に設けることによって、内部電極につながっているスルーホールをそれぞれ密集した位置に形成することができるので、電子部品の更なる高密度実装が可能となり、より小型化され且つ構造設計や検査および故障解析などが容易な半導体モジュールとその検査装置を提供することができる。
【００２３】
また、本発明の半導体モジュールでは、内部配線と内部電極とを電気的に接続するためだけの配線の新設が不要であるので、半導体モジュールの内部配線の構成を必要最小限の構成にすることができる。よって、高周波回路を有する小型の半導体モジュールにおいては、内部配線の影響による高周波特性の劣化を防止あるいはより低減させた高品質で信頼性が高い小型の半導体モジュールを提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明における実施形態について、図面を参照して詳細に説明する。
【第１実施形態】
【００２５】
図１は、本発明の第１実施形態における半導体モジュールの断面図である。また、図２は、本発明の第１実施形態における半導体モジュールの斜視図である。本発明の第１実施形態における半導体モジュール１は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられた突起電極である半田ボール１５と、配線パターン１２ｂ上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７とを備えている。また、半導体モジュール１において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００２６】
多層基板１１は、内部にビア１２ａおよび配線パターン１２ｂからなる内部配線１２を備え、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄが積層された多層構造を有している。本実施形態では多層基板１１として、アルミナ多層基板が利用されている。多層基板１１の上面には、導電パターン１０が形成されており、導電パターン１０の上に半導体チップ１３および素子１４が実装されている。多層基板１１の下面には、接続用電極１０ａが形成されており、接続用電極１０ａを介して半田ボール１５が設けられている。また、多層基板１１の上面には、スルーホール１７が形成されている。
【００２７】
図３は、多層基板の層構造を説明するための分解図である。層１１ａの上面は多層基板１１の上面に相当し、層１１ｄの下面は多層基板１１の下面に相当する。層１１ａの上面には導電パターン１０が形成されており、他の層１１ｂ，１１ｃ，１１ｄの上面には配線パターン１２ｂがそれぞれ形成されている。層１１ｄの下面には、接続用電極１０ａが形成されている。また、層１１ａ，１１ｂ，１１ｃ，１１ｄには、層の厚さ方向に貫通しているビア１２ａが形成されており、層１１ａ，１１ｂ，１１ｃには貫通孔１７ａが形成されている。各層１１ａ，１１ｂ，１１ｃに形成された貫通孔１７ａが連続的に繋がることにより、スルーホール１７が形成される。
【００２８】
層１１ｂ，１１ｃ，１１ｄの上面に形成された配線パターン１２ｂはビア１２ａと電気的に接続されており、ビア１２ａおよび配線パターン１２ｂによって、多層基板１１の内部に立体的な配線構造を有する内部配線１２が構成されている。また、内部配線１２は、多層基板１１の上面に形成された導電パターン１０および多層基板１１の下面に形成された接続用電極１０ａと電気的に接続されている。本実施形態では、導電パターン１０および接続用電極１０ａの材料には、Ｃｕ（銅）が利用されている。また、銅の酸化や腐食などを防止するために、導電パターン１０および接続用電極１０ａの表面はＡｕ（金）によって被覆されている。
【００２９】
ビア１２ａは、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通する孔であり、ビア１２ａの内部へのＣｕ等の導電性材料の充填あるいはビア１２ａの内側面をＣｕ等の導電性材料で被覆することによって、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通する導電通路として働いている。
【００３０】
配線パターン１２ｂは、層１１ｂ，１１ｃ，１１ｄの上面に形成され、本実施形態では
Ｃｕからなる。多層基板１１の異なる各層１１ｂ，１１ｃ，１１ｄの上面に形成されている複数の配線パターン１２ｂは、それぞれビア１２ａを介して互いに電気的に接続されており、ビア１２ａおよび配線パターン１２ｂによって多層基板１１の内部に立体的な配線構造を有する内部配線１２を構成している。また、配線パターン１２ｂの上には、内部電極１６が設けられ、内部電極１６と配線パターン１２ｂとが電気的に接続されている。
【００３１】
半導体チップ１３は、ＩＣチップなどの半導体集積回路であり、導電パターン１０を介して、内部配線１２と電気的に接続されている。本実施形態では、半導体チップ１３の外部端子を半導体チップ１３の下面に配置し、突起電極として球形の半田を取り付けたフリップチップ構造のＩＣチップが実装されている。
【００３２】
素子１４は、半導体集積回路以外の電子部品であり、トランジスタや圧電素子などの能動素子やコイルやコンデンサなどの受動素子などの電子部品である。素子１４は、導電パターン１０を介して、内部配線１２と電気的に接続されている。
【００３３】
半田ボール１５は、多層基板１１の下面に設けられた球形の半田からなる突起電極であり、接続用電極１０ａを介して、内部配線１２と電気的に接続されている。
【００３４】
内部電極１６は、配線パターン１２ｂの上に形成された電極であり、配線パターン１２ｂと電気的に接続されている。本実施形態では、内部電極１６の材料には、Ｃｕが利用されている。さらに内部電極１６は、多層基板１１の上面に設けられたスルーホール１７とつながっており、スルーホール１７を介して、多層基板１１の内部から外部に通じている。プローブを用いて半導体モジュール１を検査する場合は、スルーホール１７を通じてプローブと内部電極１６とが電気的に接続されて、検査が行われる。
【００３５】
スルーホール１７は、多層基板１１の上面から内部電極１６へ向かって層を貫通して内部電極１６に繋がる貫通孔である。半導体モジュール１の電気的特性の検査などの内部電極１６を利用する検査の際には、スルーホール１７を通じて検査装置からプローブが挿入され、プローブと内部電極１６とが電気的に接続される。スルーホール１７の内径は内部電極１６の径のサイズよりも小さい方が好適であるが、最適なスルーホール１７の内径は内部電極１６と接続される検査装置のプローブの径に応じて適宜決定される。
【００３６】
図１および図２に示す構成によって、多層基板１１の上面での半導体チップ１３および素子１４の実装面積が増大し、より高密度な実装を行うことができる。
【００３７】
なお、本発明の第１実施形態による半導体モジュール１では、多層基板１１として４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されるアルミナ多層基板が利用され、導電パターン１０および接続用電極１０ａはＣｕによって形成されるとともにＡｕによる被覆がなされており、ビア１２ａに利用される導電性材料および配線パターン１２ｂの材料としてＣｕを利用し、半導体チップ１３としてフリップチップ構造を有するＩＣチップを使用し、突起電極として半田ボール１５を利用し、内部電極１６の材料としてＣｕを利用したが、本発明の半導体モジュールでは、本実施形態の例に限定されず、種々の構成の変化が可能である。たとえば、多層基板１１として、複数の層からなるセラミック多層基板やガラス／エポキシ多層基板のような有機樹脂多層基板、有機フィルム多層基板などが利用できる。また、導電パターン１０および接続用電極１０ａは必要に応じてＡｕやＰｔなどの耐蝕性あるいは耐酸化性を有する導電性材料による被覆がなされる構成であっても良く、導電パターン１０および接続用電極１０ａの材料や導電パターン１０および接続用電極１０ａを被覆する材料として、Ａｕ（金）などの電気伝導度の高い導電性材料を利用することもできる。さらに、ビア１２ａに利用される導電性材料および配線パターン１２ｂの材料，内部電極１６の材料としてＡｕ（金）などの電気伝導度の高い導電性材料を利用することができ、必要に応じてＡｕやＰｔなどの耐蝕性あるいは耐酸化性を有する導電性材料による被覆がなされる構成であっても良い。
【００３８】
また、本発明の第１実施形態の構成では、多層基板１１の下面にも導電パターン１０が形成される構成であっても良く、半導体チップ１３および素子１４が多層基板１１の下面にも実装される構成であっても良い。さらに、本実施形態での半導体モジュール１の構成は、多層基板１１の平面視において、多層基板１１の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対しても非常に有効であり、半導体モジュールへの半導体チップ１３および素子１４の実装密度の低下や内部配線１２の外部端子の数あるいは検査専用の電極の数を削減する必要がなく、より小型の半導体モジュールの設計を行うことができる。
【００３９】
また、本発明の半導体モジュールでは、スルーホール１７が多層基板１１の下面にのみ形成されている構成であってもよい。
【第２実施形態】
【００４０】
図４は、本発明の第２実施形態における半導体モジュールの断面図である。本発明の第２実施形態における半導体モジュール２は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、多層基板１１の各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられた突起電極である半田ボール１５と、配線パターン１２ｂの表面上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の下面から内部電極１６に向かって層を貫通して内部電極１６に繋がっているスルーホール１７とを備えている。また、半導体モジュール２において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的に配線構造を有する内部配線１２を構成している。
【００４１】
本発明の第２実施形態は、第１実施形態の構成の変形例であり、スルーホール１７は多層基板１１の下面に形成されている。そのほかの構成は、第１実施形態の構成と同じである。図４に示す構成によって、多層基板１１の上面での半導体チップ１３および素子１４の実装面積が増大し、より高密度な実装を行うことができる。また、プローブを備えた検査装置により半導体モジュール２の電気的特性を検査する際には、多層基板１１の下面側にのみプローブを接続すれば良いので、比較的簡単な構成の検査装置が利用でき、半導体モジュールの検査コストを低減することができる。
【００４２】
また、第２実施形態の構成は、多層基板１１の下面にも導電パターン１０が形成される構成であっても良く、半導体チップ１３および素子１４が多層基板１１の下面にも実装される構成であっても良い。また、本実施形態での半導体モジュール２の構成は、多層基板１１の平面視において、多層基板１１の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対しても有効であり、半導体モジュールへの半導体チップ１３および素子１４の実装密度の低下や内部配線１２の外部端子の数あるいは検査専用の電極の数を削減する必要がなく、より小型の半導体モジュールの設計を行うことができる。
【００４３】
さらに、本発明の半導体モジュールでは、スルーホール１７が多層基板１１の上面および下面に形成される構成であってもよい。
【第３実施形態】
【００４４】
図５は、本発明の第３実施形態による半導体モジュールの構造を説明するための断面図である。本発明の第３実施形態による半導体モジュール３は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、多層基板１１の各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられる突起電極である半田ボール１５と、配線パターン１２ｂの表面上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面および下面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７とを備えている。また、半導体モジュール３において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００４５】
本発明の第３実施形態は、第１実施形態の他の変形例であり、多層基板１１の下面から内部電極１６に向かうスルーホール１７の構成が更に採用されている。そのほかの構成は、第１実施形態と同じ構成である。
【００４６】
図５に示す構成において、多層基板１１の上面と下面とにスルーホール１７を形成した構成によって、半導体モジュール３の設計の自由度が高まるとともに、多層基板１１の上面での半導体チップ１３および素子１４の実装面積を増加させることができ、より小型の半導体モジュール３の設計がさらに容易となる。
【００４７】
なお、本発明の第３実施形態による半導体モジュール３においても、種々の構成の変化が可能である。たとえば、多層基板１１の下面にも導電パターン１０が形成される構成であっても良く、半導体チップ１３および素子１４が多層基板１１の上面あるいは下面のうちのどちらか一方の面に実装される構成であれば良い。
【００４８】
また、本実施形態での半導体モジュール３の構成は、多層基板１１の平面視において、多層基板１１の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対しても非常に有効であり、半導体モジュールへの半導体チップ１３および素子１４の実装密度の低下や内部配線１２の外部端子の数あるいは検査専用の電極の数を削減する必要がなく、より小型の半導体モジュールの設計を行うことができる。
【００４９】
次に、本発明の半導体モジュールでは、それぞれ異なる層の配線パターン１２ｂ上に設けられた内部電極１６に繋がっているスルーホール１７を、多層基板１１の上面あるいは下面の一部に密に集合するように、まとめて形成することによって、半導体モジュールへの半導体チップ１３および素子１４の実装面積を増加させることができる。第１実施形態の構成を例として、以下に説明する。
【００５０】
図６は、隣接するスルーホールを互いに近接させたときの各スルーホールおよび内部電極の位置関係を説明するための図である。図６ａは、一点鎖線Ｙに沿って並ぶようにスルーホールが設けられた時の内部電極およびスルーホールの位置関係を説明するための平面図である。図６ｂは、一点鎖線Ｙに沿って設けられた内部電極およびスルーホールの位置関係について説明するための断面図である。
【００５１】
図６ａおよび図６ｂより、各スルーホール１７に繋がる各内部電極１６がそれぞれ異なる層の配線パターン１２ｂの上に形成されている場合は、多層基板１１の平面視において、それぞれの内部電極１６の一部が重なり合う位置に、各スルーホール１７同士が近接して形成されている構成でもよい。すなわち、図６ａに示すように、平面視において、各スルーホール１７は、スルーホール１７と繋がっている内部電極１６が他のスルーホール１７と重ならない範囲において、互いに近接させて形成することができる。
【００５２】
この構成により、多層基板１１の上面でスルーホール１７の形成に要する面積を減少させることができるので、半導体モジュール１に実装される半導体チップ１３および素子１４の実装面積を拡大することができる。このため、半導体モジュール１への半導体チップ１３および素子１４の実装密度を増加させることができ、より小型の半導体モジュールの設計がさらに容易となる。
【００５３】
なお、図６を参照して説明した半導体モジュールの構成では、第１実施形態の構成を例として説明したが、第２実施形態の構成および第３実施形態の構成においても有効であることは言うまでもない。
【００５４】
次に、本発明の半導体モジュールの構成は、多層基板１１の上面を樹脂封止材によってパッケージした半導体モジュールの構成に採用することができる。
【第４実施形態】
【００５５】
図７は、本発明の第４実施形態による半導体モジュールの構造を説明するための断面図である。本発明の第４実施形態による半導体モジュール４は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられる突起電極である半田ボール１５と、配線パターン１２ｂ上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７と、多層基板１１の上面上に形成されて半導体チップ１３および素子１４を封止している樹脂封止部１８とを備えている。また、半導体モジュール４において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００５６】
本発明の第４実施形態は、第１実施形態の構成に加え、樹脂封止部１８の構成が更に採用されている。そのほかの構成は、第１実施形態の構成と同じである。樹脂封止部１８は、半導体チップ１３および素子１４を封止すべく、スルーホール１７およびスルーホール１７の上方を除く多層基板１１の上面上に形成されている。本実施形態では、樹脂封止部１８の材料として、エポキシとアルミナとの複合材料を利用している。
【００５７】
図７に示す構成によって、検査の際の利便性を損なうことなく、本発明の半導体モジュール４の構成を、多層基板１１の上面に実装されている半導体チップ１３および素子１４を樹脂封止部１８により封止したパッケージ構造を有する半導体モジュールに採用することができる。
【００５８】
なお、本発明の第４実施形態による半導体モジュール４では、樹脂封止部１８の材料としてセラミックとエポキシの複合材料を用いたが、本発明の半導体モジュールでは、本実施形態の例に限定されず、種々の構成の変化が可能である。例えば、樹脂封止部１８の材料として、電気絶縁性を有する他の樹脂とセラミック材料との複合材料や、アルミナなどのセラミック材料を利用することも可能である。また、樹脂封止部１８は、半導体チップ１３および素子１４の少なくとも一部を封止する構成であれば良い。
【００５９】
また、第４実施形態の構成は、多層基板１１の下面にも導電パターン１０が形成される構成であってもよく、半導体チップ１３および素子１４が多層基板１１の上面あるいは下面のうちの少なくともいずれか一方の面に実装され、且つ樹脂封止部１８が多層基板１１の上面あるいは下面に実装された半導体チップ１３および素子１４の少なくとも一部を封止する構成であればよい。また、本実施形態での半導体モジュール４の構成は、多層基板１１の平面視において、多層基板１１の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対して非常に有効であり、半導体モジュールへの半導体チップ１３および素子１４の実装密度の低下や内部配線１２の外部端子の数あるいは検査専用の電極の数を削減する必要がなく、より小型の半導体モジュールの設計を行うことができる。
【００６０】
また、多層基板１１の下面から内部電極１６に向かうスルーホール１７が多層基板１１の下面に形成されている構成を更に採用してもよい。さらに、各スルーホール１７に繋がる各内部電極１６がそれぞれ異なる層の配線パターン１２ｂの上に形成されている場合は、平面視において、各スルーホール１７はスルーホール１７と繋がっている内部電極１６が他のスルーホール１７と重ならない範囲において、互いに近接させて形成する構成も採用できる。
【００６１】
次に、本発明の半導体モジュールの構成は、高周波回路を有する半導体モジュールの構成に採用することができる。
【第５実施形態】
【００６２】
図８は、本発明の第５実施形態による半導体モジュールの構造を説明するための断面図である。本発明の第５実施形態による半導体モジュール５は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、多層基板１１の各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられる突起電極である半田ボール１５と、配線パターン１２ｂ上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７と、多層基板１１の上面に実装されている半導体チップ１３および素子１４を包み込むように多層基板１１の上面上に設けられて外部からの電磁波や内部の不要輻射を遮断あるいは低減するシールド体１９とを備えている。また、半導体モジュール５において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００６３】
本発明の第５実施形態は、第１実施形態の構成に加え、シールド体１９の構成が更に採用されている。そのほかの構成は、第１実施形態と同じ構成である。シールド体１９は、半導体モジュール５の外部から内部へ通じる電磁波や半導体モジュール５の内部から発生した不要輻射を遮断あるいは低減する特性を具え、少なくとも一つの開口２０を有している。開口２０はスルーホール１７の上方に設けられ、半導体モジュール４の検査の際には、検査装置のプローブ２２が開口２０を経由してスルーホール１７に挿入される。本実施形態では、シールド体１９の材料はＡｌ（アルミニウム）や洋白（Ｃｕ−Ｚｎ−Ｎｉ合金）を利用しており、半田付けによって半導体モジュール５に取り付けられている。
【００６４】
図８に示す構成において、多層基板１１の上面に検査専用の電極を設ける必要がないので、内部配線１２を新設する必要がなく、ビア１２ａや配線パターン１２ｂを最低限必要な構成とすることができる。よって、ビア１２ａおよび配線パターン１２ｂによって生じる寄生の容量成分や寄生のインダクタ成分による、高周波信号成分へのノイズの混入や高周波信号の予期しない変調などの半導体モジュール５の高周波特性の劣化がより低減され、且つ検査の利便性に優れた半導体モジュール５を提供することができる。
【００６５】
なお、本発明の第５実施形態による半導体モジュール５では、シールド体１９の材料としてＡｌや洋白を利用しているが、本発明の半導体モジュールでは、本実施形態の例に限定されず、種々の構成の変化が可能である。例えば、シールド体１９は、材料としてＦｅなどの他の金属材料や電波吸収能を具えたセラミック材料およびそれらを含有する複合材料を利用することも可能であり、電磁波を遮蔽あるいは低減する特性を有し、シールド体１９が包み込んでいる半導体チップ１３および素子１４を保護する構造体であればよい。また、シールド体１９は接着剤などによって取り付けられる構成であってもよい。
【００６６】
また、第５実施形態の構成は多層基板１１の下面にも導電パターン１０が形成される構成であっても良く、多層基板１１の下面に半導体チップ１３および素子１４が実装され、多層基板１１の下面から内部電極１６に向かうスルーホール１７が形成される構成を第５実施形態の構成にさらに採用してもよい。
【第６実施形態】
【００６７】
図９は、本発明の第６実施形態による半導体モジュールの構造を説明するための断面図である。本発明の第６実施形態による半導体モジュール６は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、多層基板１１の各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面および下面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられる突起電極である半田ボール１５と、配線パターン１２ｂの表面上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面および下面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７と、多層基板１１の上面に実装されている半導体チップ１３および素子１４を包み込むように多層基板１１の上面上に設けられて外部からの電磁波や内部の不要輻射を遮断あるいは低減するシールド体１９とを備えている。また、半導体モジュール６において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００６８】
本発明の第６実施形態は、第５実施形態の構成に加え、多層基板１１の下面にも導電パターン１０を有し、多層基板１１の下面にも半導体チップ１３および素子１４が実装されるとともにスルーホール１７が形成された構成が更に採用されている。そのほかの構成は、第５実施形態と同じ構成である。
【００６９】
図９に示す構成において、多層基板１１の上面および下面に検査専用の電極を設ける必要がないので、内部配線１２を新設する必要がなく、ビア１２ａや配線パターン１２ｂを最低限必要な構成とすることができる。よって、ビア１２ａおよび配線パターン１２ｂによって生じる寄生の容量成分や寄生のインダクタ成分による、高周波信号成分へのノイズの混入や高周波信号の予期しない変調などの半導体モジュール６の高周波特性の劣化がより低減され、且つ検査の利便性に優れた半導体モジュール６を提供することができる。さらに、多層基板１１の下面にも、半導体チップ１３および素子１４の実装およびスルーホール１７を形成することにより、多層基板１１への半導体チップ１３および素子１４の実装面積をさらに増加させることができ、より小型の半導体モジュール６の設計がさらに容易となる。
【００７０】
なお、本発明の第６実施形態による半導体モジュール６では、シールド体１９の材料としてＡｌや洋白を利用しているが、本発明の半導体モジュールでは、本実施形態の例に限定されず、種々の構成の変化が可能である。例えば、シールド体１９は、材料としてＦｅなどの他の金属材料や電波吸収能を具えたセラミック材料およびそれらを含有する複合材料を利用することも可能であり、電磁波を遮蔽あるいは低減する特性を有する材料であればよい。また、シールド体１９は、多層基板１１の上面および下面に実装されている半導体チップ１３および素子１４の少なくとも一部を覆い被するように多層基板１１の上面や下面上に設けられる構成であれば良い。
【００７１】
また、第６実施形態の構成は、多層基板１１の平面視において、多層基板１１の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対しても非常に有効であり、半導体モジュールへの半導体チップ１３および素子１４の実装密度の低下や内部配線１２の外部端子の数あるいは検査専用の電極の数を削減する必要がなく、より小型の半導体モジュールの設計を行うことができる。
【００７２】
さらに、各スルーホール１７に繋がる各内部電極１６が異なる層の配線パターン１２ｂの上に形成されている場合は、平面視において、各スルーホール１７は、スルーホール１７と繋がっている内部電極１６が他のスルーホール１７と重ならない範囲において、互いに近接させて形成する構成も採用できる。
【００７３】
次に、本発明の半導体モジュールでは、内部電極１６およびスルーホール１７は半導体モジュールの検査専用に利用されるものを含んでおり、半導体モジュールの性能や特性を確認する検査が全て終了した後などで、スルーホール１７の内部に電気絶縁性を有する充填材２１を充填して、スルーホール１７を閉塞する構成であってもよい。
【第７実施形態】
【００７４】
図１０は、本発明の第７実施形態による半導体モジュールの構造を説明するための断面図である。本発明の第７実施形態による半導体モジュール７は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、多層基板１１の各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられる突起電極である半田ボール１５と、配線パターン１２ｂの上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７と、スルーホール１７の内部に充填されるとともにスルーホール１７を閉塞する電気絶縁性材料からなる充填材２１とを備えている。また、半導体モジュール７において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００７５】
本発明の第７実施形態は、第１実施形態の構成に加え、スルーホール１７の内部が電気絶縁性の材料である充填材２１によって閉塞されている構成が更に採用されている。そのほかの構成は、第１実施形態と同じ構成である。充填材２１は、電気絶縁性材料からなり、本実施形態ではシリコン樹脂が利用されている。また、充填材２１は、品質検査や故障解析などの検査が全て終了した後に、スルーホール１７の内部に充填されて、スルーホール１７を閉塞している。
【００７６】
図１０に示す構成において、スルーホール１７は電気絶縁性材料である充填材２１により閉塞されているので、スルーホール１７を通じて外部からの異物の混入や外気との接触による内部電極１６などの劣化の発生などを防止することができ、半導体モジュール７の耐久性と性能の信頼性をより向上することができる。
【００７７】
本発明の第７実施形態による半導体モジュール７では、充填材２１の材料としてシリコン樹脂を利用したが、本発明の半導体モジュールでは、本実施形態の例に限定されず、種々の構成の変化が可能である。例えば、充填材２１の材料として、エポキシ樹脂などの電気絶縁性を有する他の樹脂や、アルミナなどのセラミック材料を利用することも可能である。なお、本実施の形態では、第１実施形態の構成を例として説明したが、第２実施形態〜第６実施形態など他の構成においても有効であることは言うまでもない。
【００７８】
また、第７実施形態の構成は多層基板１１の下面にも導電パターン１０が形成される構成であっても良く、多層基板１１の下面に半導体チップ１３および素子１４が実装され、多層基板１１の下面から内部電極１６に向かうスルーホール１７が形成される構成を第７実施形態の構成にさらに採用してもよい。
【第８実施形態】
【００７９】
図１１は、本発明の第８実施形態による半導体モジュールの構造を説明するための断面図である。本発明の第８実施形態による半導体モジュール８は、４つの層１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている多層基板１１と、層１１ａ，１１ｂ，１１ｃ，１１ｄを厚さ方向に貫通して導電通路として働くビア１２ａと、多層基板１１の各層１１ｂ，１１ｃ，１１ｄの上面に形成されている配線パターン１２ｂと、多層基板１１の上面および下面に実装されている半導体チップ１３および素子１４と、接続用電極１０ａを介して多層基板１１の下面に設けられる突起電極である半田ボール１５と、配線パターン１２ｂの表面上に形成されるとともに配線パターン１２ｂと電気的に接続されている内部電極１６と、多層基板１１の上面および下面から内部電極１６に向かって層を貫通して内部電極１６に繋がるスルーホール１７と、スルーホール１７の内部に充填されるとともにスルーホール１７を閉塞する電気絶縁性材料からなる充填材２１とを備えている。また、半導体モジュール８において、ビア１２ａおよび配線パターン１２ｂは、多層基板１１の内部で立体的な配線構造を有する内部配線１２を構成している。
【００８０】
本発明の第８実施形態は、第７実施形態の構成に加え、多層基板１１の下面に導電パターン１０を有し、多層基板１１の下面にも半導体チップ１３および素子１４が実装されるとともにスルーホール１７が設けられている構成が更に採用されている。そのほかの構成は、第７実施形態と同じ構成である。充填材２１は、電気絶縁性材料からなり、本実施形態ではシリコン樹脂が利用されている。また、充填材２１は、品質検査や故障解析などの検査が全て終了した後に、スルーホール１７の内部に充填されて、スルーホール１７を閉塞している。
【００８１】
図１１に示す構成においても、スルーホール１７は電気絶縁性材料である充填材２１により閉塞されているので、スルーホール１７を通じて外部からの異物の混入や外気との接触による内部電極１６などの劣化の発生などを防止することができ、半導体モジュール７の耐久性と性能の信頼性をより向上することができる。
【００８２】
なお、本発明の第８実施形態による半導体モジュール８では、充填材２１の材料としてシリコン樹脂を利用したが、本発明の半導体モジュールでは、本実施形態の例に限定されず、種々の構成の変化が可能である。例えば、充填材２１の材料として、エポキシ樹脂などの電気絶縁性を有する他の樹脂や、アルミナなどのセラミック材料を利用することも可能である。
【００８３】
また、第８実施形態の構成は、多層基板１１の上面および下面のうちの少なくとも一方の面に導電パターン１０および多層基板１１の下面から内部電極１６に向かうスルーホール１７が形成されるとともに半導体チップ１３および素子１４が実装される構成であればよい。
【００８４】
また、本実施形態での半導体モジュール８の構成は、多層基板１１の平面視において、多層基板１１の平面図形は一辺の長さが１０ｍｍである正方形よりも小さい半導体モジュールに対しても非常に有効であり、半導体モジュールへの半導体チップ１３および素子１４の実装密度の低下や内部配線１２の外部端子の数あるいは検査専用の電極の数を削減する必要がなく、より小型の半導体モジュールの設計を行うことができる。
【００８５】
また、各スルーホール１７に繋がる各内部電極１６が異なる層の配線パターン１２ｂの上に形成されている場合は、平面視において、各スルーホール１７は、スルーホール１７と繋がっている内部電極１６が他のスルーホール１７と重ならない範囲において、互いに近接させて形成する構成も採用できる。
【００８６】
さらに、本実施形態での半導体モジュール８の構成は、半導体モジュール８がパッケージ構造を有する構成や高周波回路を有する構成においても有効であり、半導体モジュール８への半導体チップ１３および素子１４の実装密度の低下や出力端子あるいは検査専用の電極の削減の必要がない小型の半導体モジュールの設計を行うことができる。
【００８７】
次に、本発明の半導体モジュールは、検査用治具に装着された後、本発明の検査装置によってＤＣ特性や高周波特性などの電気的特性などの検査が行われる。ここで、検査用治具とは、半導体モジュールの検査を行う際に、装着する半導体モジュールの治具である。
【第９実施形態】
【００８８】
本発明の半導体モジュールの検査では、半導体モジュールを検査用治具に取り付けた後に、本発明の検査装置が利用される。図１２は、本発明の半導体モジュールを本発明の検査装置にて検査している状態を説明するための断面図である。本発明の検査装置３０は、半導体モジュール９が備えるスルーホール１７に挿入されるとともに内部電極１６と電気的に接続される複数のプローブ２２と、半導体モジュール９を固定する検査用治具２３と、検査用治具２３を支持する支持体（図示せず）と、半導体モジュールの特性を測定する測定装置（図示せず）とを備えている。検査用治具２３は、上部治具２３ａおよび下部治具２３ｂから成る。また、半導体モジュール９はシールド体１９を備えており、上部治具２３ａが半導体モジュール９のシールド体１９の上面を押さえ且つ下部治具から突き出たプローブ２２が半導体モジュール９の半田ボールを押えることによって、半導体モジュール９は検査用治具２３の内部で固定される。
【００８９】
図１２に示す構成において、プローブ２２は検査用治具２３に設けられた開口を通じてスルーホール１７に挿入され、内部電極１６と電気的に接続された後、半導体モジュール９の電気的特性などの検査を行う。この際、プローブ２２と半導体モジュール９の内部電極１６とが接続される位置情報を予め検査装置３０に入力しておくことによって、多層基板１１の異なる層の配線パターン１２ｂの表面上に形成されている内部電極１６のそれぞれにプローブ２２を電気的に接続させることができる。
【００９０】
この構成によって、複数の内部電極１６が半導体モジュール９の内部のそれぞれ異なる層の配線パターン１２ｂの表面上に設けられている場合であっても、検査装置３０のプローブ２２を内部電極１６に接続して検査することができる。
【００９１】
なお、本発明の検査装置３０では、半導体モジュール９の内部電極１６とプローブ２２とが接続する位置の情報を予め入力する構成であったが、検査装置３０に内部電極１６とプローブ２２との接触を感知するセンサなどを更に備え、自動で内部電極１６とプローブ２２とが接触する位置を検知する構成であっても良い。
【００９２】
また、本発明の検査装置３０では、半導体モジュール９の多層基板１１の上面および下面のスルーホール１７にプローブ２２を挿入して、内部電極１６と電気的に接続し、半導体モジュール９の検査を行う構成であったが、半導体モジュール９の多層基板１１の上面あるいは下面のうちのどちらか一方の面に形成されているスルーホール１７にプローブ２２を挿入して、半導体モジュール９の検査を行う構成であっても良い。
【００９３】
さらに、半導体モジュール９は、プローブ２２を挿入するためのスルーホール１７と、スルーホール１７に繋がり且つ異なる層に設けられた配線パターン１２ｂ上に形成された内部電極１６とが備える構成であっても、検査が可能である。よって、シールド体１９を備えた半導体モジュール以外の半導体モジュールにおいても、本発明の検査装置３０によって検査することが可能である。この場合、検査用治具２３の構成が半導体モジュールを内部に固定できる構成であればよい。例えば、上面がパッケージされている半導体モジュールでは、上部治具２３ａがパッケージ部材を押える構成などが考えられる。
【００９４】
本発明の半導体モジュールは、本発明の検査装置３０によって、自動的にも検査することができる。説明を簡単にするために、スルーホール１７が多層基板１１の下面にのみ形成され、多層基板の上面および下面上に導電パターン１０が形成されるとともに半導体チップ１３および素子１４が実装され、シールド体１９を備える半導体モジュール４１を例として説明する。
【００９５】
図１３は、本発明の半導体モジュールが本発明の検査装置にて自動的に検査される過程を説明するための図である。図１３ａは、本発明の半導体モジュールが移送用アームによって保持される状態を説明するための図である。図１３ｂは、本発明の半導体モジュールが、移送用アームによって検査用治具の下部治具内に取り付けられる様子を説明するための図である。図１３ｃは、検査用治具に取り付けられた本発明の半導体モジュールが、本発明の検査装置にて検査される様子を説明するための図である。
【００９６】
図１３ａにおいて、移送用アーム３１はその下部に図示しない吸着機能を備えており、半導体モジュール４１のシールド体１９の上面を吸着することによって、移送用アーム３１は半導体モジュール４１を保持し、半導体モジュール４１を検査用治具２３の下部治具２３ｂの直上まで移送する。
【００９７】
次に、図１３ｂのように、移送用アーム３１によって保持された半導体モジュール４１は、下部治具２３ｂの内部へと運ばれる。このとき、半導体モジュール４１の下方より下部治具２３ｂの開口を通じて伸びる複数のプローブ２２が、半導体モジュール４１の半田ボール１５および内部電極１６に接触する。そして、移送用アーム３１は半導体モジュール４１の保持を解除し、半導体モジュール４１は複数のプローブ２２によって、下部治具２３ｂの内部で支持される。
【００９８】
次に、図１３ｃのように、下部治具２３ｂに上部治具２３ａが取り付けられる。このとき、上部治具２３ａは半導体モジュール４１のシールド体１９の上面を押さえ込んでおり、直上からの上部治具２３ａの押さえ込みと直下からのプローブ２２の支持によって、半導体モジュール４１は検査用治具２３の内部に固定され、半導体モジュール４１の半田ボール１５および内部電極１６とプローブ２２とはそれぞれ電気的に接続される。そして、検査装置３０が、プローブ２２を介して、検査用治具２３の内部に固定された半導体モジュール４１のＤＣ特性や高周波特性などを検査する。
【００９９】
移送用アーム３１が半導体モジュール４１を保持する手段は、吸着手段以外であってもよく、把持機能を有するアームなどを利用することもできる。また、半導体モジュールはシールド体１９を備えるものに限らず、樹脂封止部１８によるパッケージ構造を有するものや、多層基板１１に実装された電子部品（１３および１４）が剥き出しになっている構成の半導体モジュールであってもよい。本実施形態では、多層基板１１の下面に形成されたスルーホール１７を通じてプローブ２２が内部電極１６と接続されて検査を行う構成について説明したが、本発明の検査装置３０ではこれに限定されず、種々の変形が可能である。例えば、多層基板１１の上部にもスルーホール１７が形成されていてもよく、多層基板１１の上面および下面のうちの少なくとも１つの面のスルーホール１７をプローブ２２が通じて検査を行う構成であればよい。
【０１００】
なお、本発明は上記の実施形態に限定されず、種々の変形が可能である。
【０１０１】
本発明の半導体モジュールによれば、スルーホールを介して、多層基板の内部配線と電気的に接続された内部電極に検査装置のプローブを接触させることによって、半導体モジュールの電気的特性の検査を行うことができる。また、半導体モジュールの外部基板の上面および下面上への電極の配設が不必要であるので、多層基板への半導体チップや素子の電子部品の高密度実装が可能となり、より小型且つ半導体モジュールの構造設計や検査および故障解析などが容易な半導体モジュールとその検査装置を提供することができる。また、パッケージ構造や高周波回路を有する半導体モジュールに対しても有効に作用し、高品質で信頼性が高い小型の半導体モジュールを得ることができる。
【０１０２】
さらに、半導体モジュールの内部配線の構成を必要最小限の構成にすることができるため、高周波回路を有する小型の半導体モジュールにおいては、内部配線の影響による高周波特性の劣化が防止あるいはより低減され且つ検査の利便性に優れた半導体モジュールを提供することができる
【図面の簡単な説明】
【０１０３】
【図１】は、本発明の第１実施形態における半導体モジュールの断面図である。
【図２】は、本発明の第１実施形態における半導体モジュールの斜視図である。
【図３】は、多層基板の層構造を説明するための分解図である。
【図４】は、本発明の第２実施形態における半導体モジュールの断面図である。
【図５】は、隣接するスルーホールを互いに近接させたときの各スルーホールおよび内部電極の位置関係を説明するための図である。
【図６】は、本発明の第３実施形態による半導体モジュールの構造を説明するための断面図である。
【図７】は、本発明の第４実施形態による半導体モジュールの構造を説明するための断面図である。
【図８】は、本発明の第５実施形態による半導体モジュールの構造を説明するための断面図である。
【図９】は、本発明の第６実施形態による半導体モジュールの構造を説明するための断面図である。
【図１０】は、本発明の第７実施形態による半導体モジュールの構造を説明するための断面図である。
【図１１】は、本発明の第８実施形態による半導体モジュールの構造を説明するための断面図である。
【図１２】は、本発明の半導体モジュールを本発明の検査装置にて検査している状態を説明するための断面図である。
【図１３】は、本発明の半導体モジュールが本発明の検査装置にて自動的に検査される過程を説明するための図である。
【図１４】は、従来の半導体モジュールの構造を説明するための断面図である。
【図１５】は、従来の半導体モジュールの構成を説明するための斜視図である。
【図１６】は、隣接する電極パットにそれぞれプローブを接触させて、半導体モジュールの検査を行っている様子を説明するための図である。
【符号の説明】
【０１０４】
１，２，３，４，５，              半導体モジュール
６，７，８，９，４１
１０                                導電パターン
１０ａ                              接続用電極
１１                                多層基板
１１ａ，１１ｂ，１１ｃ，１１ｄ      層
１２                                内部配線
１２ａ                              ビア
１２ｂ                              配線パターン
１３                                半導体チップ（電子部品）
１４                                素子（電子部品）
１５                                半田ボール（突起電極）
１６                                内部電極
１７                                スルーホール
１７ａ                              貫通孔
１８                                樹脂封止部
１９                                シールド体
２０                                開口
２１                                充填材（電気絶縁性材料）
２２                                プローブ
２３                                検査用治具
２３ａ                              上部治具
２３ｂ                              下部治具
３０                                検査装置
３１                                移送用アーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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