(57)【要約】【課題】垂直型及び水平型ゲートを有する半導体素子及び製造方法を提供する。【解決手段】本発明のある態様の半導体素子は、高濃度第１導電型の半導体基板と、前記半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、前記エピタキシャル層の所定領域に互いに隔たって形成された複数個の第２導電型のベース領域と、一方の側の端部または両側端部の前記ベース領域を除く前記各ベース領域内に形成された複数個の高濃度第１導電型のソース領域と、前記各ベース領域間の前記エピタキシャル層に形成された複数個の高濃度第１導電型のドレイン領域と、前記各ソース領域とベース領域を貫通して形成される複数個のトレンチと、前記各トレンチ内に形成された第１ゲート電極と、前記各ドレイン領域と前記ベース領域間に形成されるフィールド酸化膜と、前記各ソースと前記ドレイン領域間の前記ベース領域上に形成される複数個の第２ゲート電極と、を含む。【選択図】図４
2009117828.tif 000002
【特許請求の範囲】
【請求項１】
高濃度第１導電型の半導体基板と、
前記半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、
前記エピタキシャル層の所定領域に互いに隔たって形成された複数個の第２導電型のベース領域と、
一方の側の端部または両側端部の前記ベース領域を除く前記各ベース領域内に形成された複数個の高濃度第１導電型のソース領域と、
前記各ベース領域間の前記エピタキシャル層に形成された複数個の高濃度第１導電型のドレイン領域と、
前記各ソース領域とベース領域を貫通して形成される複数個のトレンチと、
前記各トレンチ内に形成された第１ゲート電極と、
前記各ドレイン領域と前記ベース領域間に形成されるフィールド酸化膜と、
前記各ソースと前記ドレイン領域間の前記ベース領域上に形成される複数個の第２ゲート電極と、
を含むことを特徴とする、垂直型及び水平型ゲート電極を有する半導体素子。
【請求項２】
前記一方の側の端部または両側端部の前記ベース領域内に保護ダイオードを構成するために形成される高濃度第２導電型の不純物領域をさらに含むことを特徴とする、請求項１に記載の垂直型及び水平型ゲート電極を有する半導体素子。
【請求項３】
前記一方の側の端部または両側端部の前記ベース領域は、その中央部分に前記トレンチが形成され、該トレンチ内に前記第１ゲート電極が形成され、前記第１ゲート電極の一方の側の前記ベース領域内に前記ソース領域が形成され、他側のベース領域内に保護ダイオードを構成するために形成された高濃度第２導電型の不純物領域が形成されることを特徴とする、請求項１に記載の垂直型及び水平型ゲート電極を有する半導体素子。
【請求項４】
前記一方の側の端部または両側端部の前記ベース領域は、その中央部分に前記トレンチが形成され、前記トレンチ内に前記第１ゲート電極が形成され、前記第１ゲート電極の一方の側の前記ベース領域内に前記ソース領域が形成され、他側のベース領域内と前記ソース領域内に保護ダイオードを構成するために形成された高濃度第２導電型の不純物領域が形成されることを特徴とする、請求項１に記載の垂直型及び水平型ゲート電極を有する半導体素子。
【請求項５】
前記ドレイン領域は、前記高濃度第１導電型の基板と電気的に連結されることを特徴とする、請求項１に記載の垂直型及び水平型ゲート電極を有する半導体素子。
【請求項６】
前記各ソース領域を電気的に連結するソース配線と、前記各ドレイン領域を電気的に連結するドレイン配線と、をさらに含み、
前記第１ゲート電極と前記第２ゲート電極は、前記半導体素子の前記一方の側の端部で互いに連結されることを特徴とする、請求項１に記載の垂直型及び水平型ゲート電極を有する半導体素子。
【請求項７】
高濃度第１導電型の半導体基板に低濃度第１導電型のエピタキシャル層を形成する段階と、
前記エピタキシャル層に複数個の第２導電型のベース領域を互いに隔てて形成する段階と、
一方の側の端部または両側端部のベース領域を除く各ベース領域内に複数個の高濃度第１導電型のソース領域を、前記ベース領域外部の前記エピタキシャル層に複数個の高濃度第１導電型のドレイン領域を形成する段階と、
前記一方の側の端部または両側端部の前記ベース領域内に高濃度第２導電型の不純物領域を形成する段階と、
前記各ソース領域とベース領域の中央部分を貫通する複数個のトレンチを形成する段階と、
前記各トレンチ内に第１ゲート電極を形成する段階と、
前記ベース領域と前記ドレイン領域間の前記エピタキシャル層上にフィールド酸化膜を形成する段階と、
前記ソース領域と前記ドレイン領域間のベース領域上に第２ゲート電極を形成する段階と、
を含むことを特徴とする、垂直型及び水平型ゲートを有する半導体素子の製造方法。
【請求項８】
前記一方の側の端部または両側端部の前記ベース領域内の前記第１ゲート電極の一方の側に前記高濃度第２導電型の不純物領域を形成し、前記第１ゲート電極の他側の前記ベース領域内に前記高濃度第１導電型のソース領域を形成することを特徴とする、請求項７に記載の垂直型及び水平型ゲート電極を有する半導体素子の製造方法。
【請求項９】
前記一方の側の端部または両側端部の前記ベース領域の前記第１ゲート電極の他側に形成される前記ソース領域内に、前記高濃度第２導電型の不純物領域をさらに形成することを特徴とする、請求項８に記載の垂直型及び水平型ゲート電極を有する半導体素子の製造方法。
【請求項１０】
前記ドレイン領域は、前記高濃度第１導電型の基板と連結されるように形成することを特徴とする、請求項７に記載の垂直型及び水平型ゲート電極を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、垂直型及び水平型ゲートを有するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【背景技術】
【０００２】
一般に、電力用ＭＯＳＦＥＴは、バイポーラトランジスタに比べて高い入力インピーダンスを有するのでゲート駆動回路が非常に簡単であり、ユニポーラ（ｕｎｉｐｏｌａｒ）素子であるから、素子のターンオン時に少数キャリアによる蓄積または再結合に起因する時間遅延がないなどのメリットがある。
【０００３】
したがって、電力用ＭＯＳＦＥＴは、スイッチングモードパワーサプライ（ｓｗｉｔｃｈｉｎｇ  ｍｏｄｅ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）、ランプバラスト（ｌａｍｐ  ｂａｌｌａｓｔ）及びモーター駆動回路へとその使用範囲が益々広がっている。
【０００４】
かかる電力用ＭＯＳＦＥＴには、通常、プラナー拡散（ｐｌａｎａｒ  ｄｉｆｆｕｓｉｏｎ）技術を用いたＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｉｏｎ  ＭＯＳＦＥＴ）構造が使用されてきたが、最近では、半導体基板を所定深さでエッチングしてトレンチ（ｔｒｅｎｃｈ）を形成し、該トレンチの内部にゲート電極を形成するトレンチゲート型（または、垂直型ゲート）のＭＯＳＦＥＴ構造が研究されている。
【０００５】
このようなトレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのセル密度を増加させ、素子間の接合電界効果トランジスタ（ＪＦＥＴ）抵抗を減少させるので、高集積化とともに低いソース−ドレインオン抵抗（Ｒｄｓ（ｏｎ））を実現できるという利点がある。
【０００６】
次に、上記のような従来のトレンチゲート型ＭＯＳＦＥＴを、添付の図面を参照しつつ説明する。
【０００７】
図１は、従来のトレンチゲート型ＭＯＳＦＥＴの構造を示す断面図である。
【０００８】
従来のトレンチゲート型ＭＯＳＦＥＴは、図１に示すように、高濃度ｎ型の基板１に低濃度ｎ型のエピタキシャル層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）２が形成され、この低濃度ｎ型のエピタキシャル層２上にｐ型エピタキシャル層３が形成される。
【０００９】
なお、ｐ型エピタキシャル層３及び低濃度ｎ型のエピタキシャル層２に所定深さでエッチングされてトレンチ４が形成され、このトレンチ４の内壁にゲート絶縁膜５が形成され、ゲート絶縁膜５上のトレンチ４内にゲート電極６が形成される。
【００１０】
続いて、ゲート電極６の形成されたトレンチ周辺部のｐ型エピタキシャル層３に、高濃度ｎ型の不純物領域７が形成される。
【００１１】
したがって、高濃度ｎ型の不純物領域７がＭＯＳＦＥＴのソース端となり、高濃度ｎ型の基板１がドレイン端となる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、かかる従来のトレンチゲート型ＭＯＳＦＥＴには、下記のような問題点があった。
【００１３】
すなわち、ドレイン端に信号を印加するためには基板下部（ｂｏｔｔｏｍ）を電気的に連結しなければならないので単一素子としてしか使用できず、水平型素子とは集積できないという不具合があった。
【００１４】
また、水平型高電圧素子であるＤＥＭＯＳ（Ｄｒａｉｎ  Ｅｘｔｅｎｄｅｄ  ＭＯＳＦＥＴ）素子は、チャンネルが水平方向に形成されるので、大きい電圧と電流容量を持たせるにはチップの面積を大きく占めなければならないという問題点があった。
【００１５】
本発明は上記の問題点を解決するためのもので、その目的は、トレンチゲート型ＭＯＳ素子の長所である垂直型チャンネル構造を維持しながら、同時に水平方向のチャンネルとドレインを備えることによって高集積化はもとより、他の素子との集積も可能にする他、半導体素子の降伏電圧を向上させることができる垂直型及び水平型ゲートを有する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するための本発明に係る垂直型及び水平型ゲートを有する半導体素子は、高濃度第１導電型の半導体基板と、前記半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、前記エピタキシャル層の所定領域に互いに隔たって形成された複数個の第２導電型のベース領域と、一方の側の端部または両側端部の前記ベース領域を除く前記各ベース領域内に形成された複数個の高濃度第１導電型のソース領域と、前記各ベース領域間の前記エピタキシャル層に形成された複数個の高濃度第１導電型のドレイン領域と、前記各ソース領域とベース領域を貫通して形成される複数個のトレンチと、前記各トレンチ内に形成された第１ゲート電極と、前記各ドレイン領域と前記ベース領域間に形成されるフィールド酸化膜と、前記各ソースと前記ドレイン領域間の前記ベース領域上に形成される複数個の第２ゲート電極と、を含むことを特徴とする。
【００１７】
上記素子は、前記一方の側の端部または両側端部の前記ベース領域内に保護ダイオードを構成するために形成される高濃度第２導電型の不純物領域をさらに含むことを特徴とする。
【００１８】
上記の目的を達成するための本発明に係る垂直型及び水平型ゲートを有する半導体素子の製造方法は、高濃度第１導電型の半導体基板に低濃度第１導電型のエピタキシャル層を形成する段階と、前記エピタキシャル層に複数個の第２導電型のベース領域を互いに隔てて形成する段階と、一方の側の端部または両側端部のベース領域を除く各ベース領域内に複数個の高濃度第１導電型のソース領域を、前記ベース領域外部の前記エピタキシャル層に複数個の高濃度第１導電型のドレイン領域を形成する段階と、前記一方の側の端部または両側端部の前記ベース領域内に高濃度第２導電型の不純物領域を形成する段階と、前記各ソース領域とベース領域の中央部分を貫通する複数個のトレンチを形成する段階と、前記各トレンチ内に第１ゲート電極を形成する段階と、前記ベース領域と前記ドレイン領域間の前記エピタキシャル層上にフィールド酸化膜を形成する段階と、前記ソース領域と前記ドレイン領域間のベース領域上に第２ゲート電極を形成する段階と、を含むことを特徴とする。
【発明の効果】
【００１９】
本発明による垂直型及び水平型ゲートを有する半導体素子及びその製造方法によれば、下記の効果が得られる。
【００２０】
まず、トレンチゲート型ＭＯＳ素子の長所である垂直型チャンネル構造を維持しながら、同時に水平方向のチャンネルとドレインを備えるので、高集積化はもとより、他の素子と集積可能になるとともに、ベース領域とドレイン領域間のエピタキシャル層上にＬＯＣＯＳ酸化膜を形成するので半導体素子の降伏電圧を向上させることが可能になる。
【００２１】
なお、一方の側の端部または両側端部におけるベース領域内にはソース領域を形成せずに高濃度ｐ型の不純物領域を形成し、保護ダイオードを形成するので、高電圧による半導体素子の破損を防止し、かつ、半導体素子の動作速度を向上させることが可能になる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による垂直型及び水平型ゲートを有する半導体素子及びその製造方法の好適な実施例を、添付の図面を参照しつつより詳細に説明する。
【００２３】
まず、本出願人は、上記の目的を達成するための垂直型及び水平型ゲートを有する半導体素子及びその製造方法について既に出願したことがある（大韓民国特許出願第１０−２００６−１３４６４０号、発明の名称：トレンチゲートＭＯＳ素子及びその製造方法）。
【００２４】
本出願人によって既に出願された発明について簡略に説明すると、下記の通りである。
図２は、本出願人により既に出願された発明を説明するための垂直型及び水平型ゲートを有する半導体素子の構造断面図である。
【００２５】
すなわち、高濃度第１導電型、例えば、Ｎ型の基板５０上に、低濃度Ｎ型のエピタキシャル層５２が形成され、エピタキシャル層５２内に低濃度第２導電型、例えば、Ｐ型ベース領域５４が形成される。ここで、ベース領域５４は、従来のトレンチゲートＭＯＳ素子とは違い、エピタキシャル層５２において互いに隔たって所定領域に形成される。
【００２６】
なお、ベース領域５４内に高濃度Ｎ型のソース領域５６が形成され、ベース領域５４の外部のエピタキシャル層５２に高濃度Ｎ型のドレイン領域５７が形成される。
ソース領域５６とベース領域５４を貫通してエピタキシャル層５２に所定深さでトレンチＴが形成される。トレンチＴの内壁に第１ゲート酸化膜５８が形成され、第１ゲート酸化膜５８上のトレンチＴの内部に第１ゲート電極６０が形成される。
【００２７】
そして、前記ソース領域５６とドレイン領域５７間の低濃度第２導電型のベース領域５４上に第２ゲート酸化膜５９及び第２ゲート電極６１が形成される。
【００２８】
ソース領域５６及びドレイン領域５７にそれぞれソースコンタクトホール、ゲートコンタクトホールが形成されるように前記第１ゲート電極６０及び第２ゲート電極６１の上部及び側面に層間絶縁層７０が形成される。そして、各コンタクトホールを通じてソース領域５６及びドレイン領域５７に連結されるように層間絶縁層７０上にソース配線層８１及びドレイン配線層８２が形成される。図示してはいないが、第１ゲート電極６０及び第２ゲート電極６１にもコンタクトホールが形成され、ゲート配線層が形成される。
【００２９】
したがって、垂直型チャンネル構造を維持しながらも、同時に水平方向のチャンネルとドレインを備えることができ、よって、小さい面積を占めながら他の素子と集積可能になる。
【００３０】
しかし、図２に示すような構造では、半導体素子のサイズを減らすためにベース領域５４とドレイン領域５７間の距離を縮めると、逆方向降伏電圧が低くなることにつながる恐れがある。
【００３１】
したがって、本発明は、垂直型チャンネル構造を維持しながら、同時に水平方向のチャンネルとドレインを備えることによって、高集積化はもとより、他の素子と集積可能になるとともに、半導体素子の降伏電圧を向上させることができる垂直型及び水平型ゲートを有する半導体素子及びその製造方法を提示する。
【００３２】
図３は、本発明による垂直型及び水平型ゲートを有する半導体素子の平面図であり、図４は、図３のＩ−Ｉ’線に沿った本発明による垂直型及び水平型ゲートを有する半導体素子の構造断面図であり、図５は、図３のＩＩ−ＩＩ’線に沿った本発明による垂直型及び水平型ゲートを有する半導体素子の構造断面図である。
【００３３】
本発明による垂直型及び水平型ゲートを有する半導体素子は、図３乃至図５に示すように、高濃度第１導電型、例えば、Ｎ型の埋め込み層（ｂｕｒｉｅｄ  ｌａｙｅｒ）または基板１０上に、低濃度Ｎ型のエピタキシャル層１２が形成され、このエピタキシャル層１２内に低濃度第２導電型、例えば、Ｐ型ベース（Ｂａｓｅ）領域１４が形成される。
【００３４】
ここで、ベース領域１４は、エピタキシャル層１２の所定領域にＰ型の不純物イオンを注入することによって形成されるもので、半円形状（半球または半円柱）または四角形状に形成されることができる。また、ベース領域１４は複数個が互いに隔たって配置される。
【００３５】
なお、ベース領域１４内に高濃度Ｎ型のソース領域１６が形成され、ベース領域１４外部のエピタキシャル層１２には高濃度Ｎ型のドレイン領域１７が形成される。ここで、ドレイン領域１７は、高濃度Ｎ型の埋め込み層または基板１０と連結されるように形成することができる。
【００３６】
ベース領域１４とドレイン領域１７間のエピタキシャル層１２上にＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）フィールド酸化膜１１が形成される。このフィールド酸化膜１１は、後述される水平型ゲート電極２１とドレイン領域１７間の降伏電圧を増加させる役割を果たす。
【００３７】
ソース領域１６とベース領域１４を貫通しつつエピタキシャル層１２に所定深さでトレンチＴが形成される。このトレンチＴの内壁に第１ゲート酸化膜１８が形成され、該第１ゲート酸化膜１８上のトレンチＴの内部に第１ゲート電極２０が形成される。
【００３８】
そして、ソース領域１６とドレイン領域１７間の低濃度第２導電型のベース領域１４上に第２ゲート酸化膜１９及び第２ゲート電極２１が形成される。
【００３９】
ソース領域１６及びドレイン領域１７にそれぞれソースコンタクトホール、ゲートコンタクトホールが形成されるように第１ゲート電極２０及び第２ゲート電極２１上部及び側面に層間絶縁層３０が形成される。なお、各コンタクトホールを通じてソース領域１６及びドレイン領域１７に連結されるように層間絶縁層３０上にソース配線層４１及びドレイン配線層４２が形成される。図示してはいないが、第１ゲート電極２０及び第２ゲート電極２１にもコンタクトホールが形成され、ゲート配線層が形成される。すなわち、第１ゲート電極２０と第２ゲート電極２１は半導体素子の端部で互いに連結される。
【００４０】
したがって、上記のように構成される本発明による垂直型及び水平型ゲートを有する半導体素子において、該半導体素子の端部は上述した構造とは異なる構造を有する。
【００４１】
一般に、高電圧半導体素子は、オフ状態でドレイン−ソース間の高い電圧に耐えなければならなく、オン状態ではドレイン−ソース間に多くの電流を速い速度で流さなければならない。
【００４２】
ところが、ｐ型ベース領域１４とｎ型エピタキシャル層１２とのＰＮ接合によってボディーダイオード（ｂｏｄｙ  ｄｉｏｄｅ）が形成される。また、ＭＯＳ素子を備えた半導体素子は、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）またはブリッジ（ｂｒｉｄｇｅ）構造を通じてインダクタ（Ｉｎｄｕｃｔｏｒ）負荷を駆動する場合、ボディーダイオードの逆方向コンダクタとボディーダイオードの順方向コンダクタ動作領域が存在することとなる。この時、ボディーダイオードの電流が大きいと、少数キャリア（ｍｉｎｏｒｉｔｙ  ｃａｒｒｉｅｒ）が蓄積され、ダイオードオフ（ｄｉｏｄｅ  ｏｆｆ）が遅延され、寄生バイポーラジャンクショントランジスタ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）動作を招くことができる。
【００４３】
したがって、本発明では、半導体素子の一方の側の端部または両側端部にベース領域内のソース領域の代わりに高濃度ｐ型不純物領域２２を形成することで保護ダイオードを形成し、高電圧による半導体素子の破損を防止するとともに、半導体素子の動作速度を向上させうるようにする。
【００４４】
すなわち、本発明による垂直型及び水平型ゲートを有する半導体素子の一方の側の端部または両側端部に保護ダイオードを形成する（図面では一方の側の端部にのみ形成されているが、同じ構造を両側に形成しても良い）。
【００４５】
まず、図４に示すように、端部における垂直型第１ゲート電極２０の左側のベース領域１４ａ内にはソース領域を形成せずに高濃度ｐ型の不純物領域２２を形成することによって保護ダイオードを形成する。
【００４６】
また、図５に示すように、端部における垂直型第１ゲート電極２０の左側のベース領域１４ａ内にはソース領域を形成せずに高濃度ｐ型不純物領域２２を形成することによって保護ダイオードを形成する。一方、端部の垂直型第１ゲート電極２０の右側のベース領域１４ａ内にはソース領域１６ａを形成し、この端部の垂直型第１ゲート電極２０の右側のソース領域１６ａ内に高濃度ｐ型の不純物領域２３を形成する。
【００４７】
ここで、高濃度ｐ型の不純物領域２３とソース領域１６ａとの面積比は１：１０〜１：５とすることができる。
【００４８】
このように、端部に保護ダイオードを形成し、ベース領域１４のバイアスは高濃度のｐ型不純物領域２３を通じて印加されるので、高電圧による半導体素子の破損を防止し、半導体素子の動作速度を向上させることができる。
【００４９】
次に、このように構成される本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法について説明する。
【００５０】
図６Ａ乃至図６Ｅは、本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法を説明するための工程断面図であり、図３のＩ−Ｉ’線に沿った断面図である。
【００５１】
図６Ａに示すように、高濃度第１導電型、例えばＮ型の埋め込み層を備えた基板、または、高濃度第１導電型、例えばＮ型の基板１０上に、低濃度Ｎ型のエピタキシャル層１２を成長させる。
【００５２】
続いて、エピタキシャル層１２内に複数個の低濃度第２導電型（Ｐ型）のベース領域１４，１４ａを形成する。ここで、各ベース領域１４，１４ａは、一定の距離で互いに隔てて形成し、半円形状（半球または半円柱）（図示せず）または四角形状に形成することができる。
【００５３】
ベース領域１４，１４ａは、ボロン（Ｂ）を１Ｅ１３〜７Ｅ１５ｉｏｎｓ／ｃｍ２の濃度、４０〜１００ＫｅＶのイオン注入エネルギーでイオン注入して形成する。
【００５４】
すなわち、エピタキシャル層１２の全面に第１感光膜２３を蒸着したのち露光及び現像し、ベース領域１４，１４ａが露出されるように第１感光膜２３をパターニングし、このパターニングされた第１感光膜２３をマスクとしてＰ型不純物イオンをエピタキシャル層１２に注入し、複数個のベース領域１４，１４ａに形成する。
【００５５】
図６Ｂに示すように、ベース領域１４の内部及びベース領域１４とベース領域１４ａ間のエピタキシャル層１２に高濃度第１導電型（Ｎ型）の不純物イオンを注入し、高濃度Ｎ型のソース領域１６，１６ａとドレイン領域１７を形成する。
【００５６】
すなわち、第１感光膜２３を除去した後、基板全面に第２感光膜２４を蒸着したのち露光及び現像し、ソース領域１６，１６ａ及びドレイン領域１７が露出されるように第２感光膜２４をパターニングし、このパターニングされた第２感光膜２４をマスクとしてＮ型不純物イオンを高濃度で注入し、複数個のソース領域１６，１６ａ及びドレイン領域１７を形成する。
【００５７】
ヒ素（Ａｓ）を５Ｅ１４〜１Ｅ１６ｉｏｎｓ／ｃｍ２の濃度、２０〜１００ＫｅＶのイオン注入エネルギーでイオン注入する。このドレイン領域１７を高濃度Ｎ型の埋め込み層または基板１０と連結されるように形成する場合には、イオン注入エネルギーをより高くする。
【００５８】
ここで、一方の側の端部または両側端部におけるベース領域１４ａ内にはソース領域を全く形成しないか、ベース領域１４ａ内の右側部分（図５参照）にのみソース領域１６ａを形成する。
【００５９】
以降、第２感光膜２４を除去し、別途のフォトリソグラフィーを用いて上記の端部のベース領域１４ａ内に高濃度ｐ型の不純物領域２２を形成する（図４及び図５参照）。
【００６０】
図６Ｃに示すように、ソース領域１６及びベース領域１４を貫通するように各ベース領域１４，１４ａの中心部に複数個のトレンチＴを形成する。
【００６１】
すなわち、基板全面に第３感光膜２５を蒸着したのち露光及び現像し、トレンチＴの形成部分が露出されるように第３感光膜２５をパターニングし、このパターニングされた第３感光膜２５をマスクとして選択的にエッチングすることによって複数個のトレンチＴを形成する。以降、トレンチＴの内壁に第１ゲート酸化膜１８を形成し、第１ゲート酸化膜１８の形成されたトレンチＴ内に導電層（例えば、不純物のドープされたポリシリコン層）を形成することによって、第１ゲート電極２０を形成する。例えば、ポリシリコン層は、第３感光膜２５のほぼ中間高さまで形成される。その後、図６Ｄに示すように、第３感光膜２５を除去する。
【００６２】
図６Ｅに示すように、ベース領域１４，１４ａとドレイン領域１７間のエピタキシャル層１２上にＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）フィールド酸化膜１１を形成する。このフィールド酸化膜１１は、後述される水平型ゲート電極２１とドレイン領域１７間の降伏電圧を増加させる役割を果たす。この時、感光膜（図示せず）を用いて高濃度ｐ型の不純物領域２２を形成する。
【００６３】
また、ソース領域１６とドレイン領域１７間の低濃度第２導電型のベース領域１４，１４ａ上に第２ゲート酸化膜１９及び第２ゲート電極２１を形成し、ソース領域１６，１６ａ及びドレイン領域１７にそれぞれソースコンタクトホール、ゲートコンタクトホールが形成されるように第１ゲート電極２０及び第２ゲート電極２１の上部及び側面に層間絶縁層３０を形成する。
【００６４】
続いて、各コンタクトホールを通じてソース領域１６，１６ａ及びドレイン領域１７に連結されるように、層間絶縁層３０上にソース配線層４１及びドレイン配線層４２を形成する。図示してはいないが、第１ゲート電極２０及び第２ゲート電極２１にもコンタクトホールが形成され、ゲート配線層が形成される。すなわち、第１ゲート電極２０と第２ゲート電極２１は、半導体素子の端部で互いに連結される。
【００６５】
上記のように構成される本発明による垂直型及び水平型ゲートを有する半導体素子及びその製造方法は、下記の効果を有する。
【００６６】
すなわち、トレンチゲート型ＭＯＳ素子の長所である垂直型チャンネル構造を維持しながら、同時に水平方向のチャンネルとドレインを備えることによって、高集積化はもとより、他の素子と集積可能にするとともに、ベース領域とドレイン領域間のエピタキシャル層上にＬＯＣＯＳ酸化膜を形成するので半導体素子の降伏電圧を向上させることができる。
【００６７】
また、端部の垂直型第１ゲート電極２０左側のベース領域１４ａ内にはソース領域を形成せずに高濃度ｐ型の不純物領域２２を形成し、保護ダイオードを形成する。
【００６８】
また、一方の側の端部または両側端部のベース領域内にはソース領域を形成せずに高濃度ｐ型の不純物領域を形成し、保護ダイオードを形成するので、高電圧による半導体素子の破損を防止し、かつ、半導体素子の動作速度を向上させることができる。
【００６９】
以上では図面及びこれを参照した具体的な実施例に挙げて本発明を説明してきたが、本発明は、具体的な図面及び実施例に限定されず、本発明の技術思想の範囲内で様々な改変が可能であるということが当業者にとっては明らかである。
【図面の簡単な説明】
【００７０】
【図１】従来のトレンチゲート型ＭＯＳＦＥＴの構造断面図である。
【図２】本出願人によって既に出願された発明を説明するための垂直型及び水平型ゲートを有する半導体素子の構造断面図である。
【図３】本発明による垂直型及び水平型ゲートを有する半導体素子の平面図である。
【図４】図３のＩ−Ｉ’線に沿った、本発明による垂直型及び水平型ゲートを有する半導体素子の構造断面図である。
【図５】図３のＩＩ−ＩＩ’線に沿った、本発明による垂直型及び水平型ゲートを有する半導体素子の構造断面図である。
【図６Ａ】本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法を説明するための工程断面図で、図３のＩ−Ｉ’線断面図である。
【図６Ｂ】本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法を説明するための工程断面図で、図３のＩ−Ｉ’線断面図である。
【図６Ｃ】本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法を説明するための工程断面図で、図３のＩ−Ｉ’線断面図である。
【図６Ｄ】本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法を説明するための工程断面図で、図３のＩ−Ｉ’線断面図である。
【図６Ｅ】本発明による垂直型及び水平型ゲート電極を有する半導体素子の製造方法を説明するための工程断面図で、図３のＩ−Ｉ’線断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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