(57)【要約】【課題】基板に与える損傷を抑制できる導電部材の形成方法を提供する。アンダーカットの発生を抑制できる導電部材の形成方法を提供する。【解決手段】基板を準備する段階と、基板の少なくとも一部を覆うリフトオフ層を形成する段階と、リフトオフ層に、基板の表面の一部を露出させる第１開口部を形成する段階と、リフトオフ層と第１開口部に露出した基板の表面とを覆うシード層を形成する段階と、シード層の表面に、レジスト層を形成する段階と、レジスト層に、少なくとも一部が第１開口部と重なり、かつ、シード層の一部を露出させる第２開口部を形成する段階と、第２開口部の内部に、導電部材を形成する段階と、レジスト層の少なくとも一部を除去する段階と、リフトオフ層をリフトオフ法により除去して、レジスト層とリフトオフ層との間のシード層を除去する段階とを備える。【選択図】図７
2009290145.tif 000002
【特許請求の範囲】
【請求項１】
基板を準備する段階と、
前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、
前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、
前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、
前記シード層の表面に、レジスト層を形成する段階と、
前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、
前記第２開口部の内部に、導電部材を形成する段階と、
前記レジスト層の少なくとも一部を除去する段階と、
前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階と、
を備える、導電部材の形成方法。
【請求項２】
前記シード層に、前記シード層の電気的接続を遮断することなく、前記シード層を貫通するリフトオフ剤浸透部を形成する段階、
をさらに備える、
請求項１に記載の導電部材の形成方法。
【請求項３】
前記リフトオフ剤浸透部を形成する段階は、前記シード層の少なくとも一部をライン状またはメッシュ状に形成して、前記リフトオフ剤浸透部を形成する段階である、
請求項２に記載の導電部材の形成方法。
【請求項４】
前記リフトオフ剤浸透部を形成する段階は、前記シード層を貫通する第３開口部を形成して、前記リフトオフ剤浸透部を形成する段階である、
請求項２に記載の導電部材の形成方法。
【請求項５】
前記リフトオフ層を形成する前に、前記基板の表面に絶縁層を形成する段階、
をさらに備える、請求項１から請求項４のいずれか１項に記載の導電部材の形成方法。
【請求項６】
前記絶縁層を形成する段階は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含む絶縁層を形成する段階である、
請求項５に記載の導電部材の形成方法。
【請求項７】
前記リフトオフ層を形成する前に、前記基板の表面に配線層を形成する段階、
をさらに備える、請求項１から請求項６のいずれか１項に記載の導電部材の形成方法。
【請求項８】
前記導電部材を形成する段階は、前記シード層に電圧を印加して、電解めっきにより前記導電部材を形成する段階である、
請求項１から請求項７のいずれか１項に記載の導電部材の形成方法。
【請求項９】
前記導電部材を形成する段階は、無電解めっきにより、前記シード層の表面から前記導電部材を形成する段階である、
請求項１から請求項７のいずれか１項に記載の導電部材の形成方法。
【請求項１０】
機能素子を有する基板を準備する段階と、
前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、
前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、
前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、
前記シード層の表面に、レジスト層を形成する段階と、
前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、
前記第２開口部の内部に、導電部材を形成する段階と、
前記レジスト層の少なくとも一部を除去する段階と、
前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階と、
を備える、電子デバイスの製造方法。
【請求項１１】
機能素子を有する基板と、
前記基板の表面に形成された下地層と、
前記下地層の表面に形成された導電部材と、
を備える電子デバイスであって、
前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層の少なくとも一部を除去し、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、
前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層に少なくとも一部が前記第１開口部と重なりかつ前記シード層の一部を露出させる第２開口部を形成し、前記第２開口部の内部に導電性材料を埋め込んで形成された、
電子デバイス。
【請求項１２】
前記シード層のウエット法によるエッチングレートは、前記導電部材のウエット法によるエッチングレートより大きい、
請求項１１に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電部材の形成方法、電子デバイスの製造方法、および、電子デバイスに関する。本発明は、特に、基板への損傷を抑制できる導電部材の形成方法、基板への損傷が抑制された電子デバイスの製造方法、および、基板への損傷が抑制された電子デバイスに関する。
【背景技術】
【０００２】
半導体装置、電子回路等の電子デバイスには、配線抵抗を下げるオーバーレイ配線、基板への実装に用いられるバンプ電極等が形成される。これらのオーバーレイ配線、バンプ電極等は、例えば、電解めっき法により形成される。特許文献１には、電解めっき法による配線構体形成法が開示されている。特許文献１に記載された配線構体形成法によれば、まず、絶縁性基板上に、窓を有するマスク層を形成する。次に、上記窓の内面を含んだ表面上に、めっき用電極となる導電性層を形成する。そして、上記導電性層をめっき電極として、上記窓を埋めるように配線構体の主要部分となる導電性層を形成する。その後、めっき用電極となる導電性層の不要部分と、配線構体の主要部分となる導電性層の不要部分とをイオンミリングにより除去した後、上記マスク層を溶去処理して、配線構体を形成する。
【特許文献１】特開平４−２６２５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載された配線構体形成法では、めっき電極となる導電性層をイオンミリングにより除去しているので、上記導電性層の下に存在する層が損傷を受ける場合がある。上記導電性層の下に存在する層が絶縁層である場合には、当該絶縁層の表面がイオンミリングされて絶縁不良を招く。上記導電性層の下に存在する層が半導体層である場合には、当該半導体層の表面がイオンミリングされて半導体層中に欠陥が発生する。また、電解めっき法により形成された電極自身も、イオンミリングにより損傷を受けて、電極に表面荒れが発生する。さらに、オーバーレイ配線、バンプ電極等が比較的狭いピッチで隣接して配された基板をイオンミリングにより処理する場合には、オーバーレイ配線、バンプ電極等の陰になる部分の導電性層が十分に除去されず、短絡の原因となる場合がある。そこで、基板に与える損傷を抑制できる導電部材の形成方法が求められている。
【０００４】
上記導電性層をウエットエッチングにより除去することで、上記基板への損傷を抑制できる。しかし、本発明者は、スパッタリング法、真空蒸着法等により形成された導電性材料は、めっき法により形成された導電性材料と比較して、ウエットエッチングにおけるエッチングレートが大きいことを見出した。即ち、複数の導電性材料を含む導電部材、または、異なる製造方法により形成された複数の導電性材料を含む導電部材の製造工程において、上記導電性材料の一部をウエットエッチングにより除去した場合には、上記導電部材にアンダーカットが発生することを見出した。例えば、めっき法以外の方法により形成した導電性層をめっき用電極として用いて、電解めっきによりオーバーレイ配線、バンプ電極等を形成した後、上記導電性層の不要部分をウエットエッチングにより除去すると、オーバーレイ配線等にアンダーカットが発生する場合がある。オーバーレイ配線等にアンダーカットが発生すると、剥離による断線等が生じて、電子デバイスの信頼性が低下する。そこで、アンダーカットの発生を抑制できる導電部材の形成方法が求められている。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明者は、鋭意検討を重ね、本発明を完成するに至った。すなわち、本発明の第１の形態においては、基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、前記第２開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える導電部材の形成方法が提供される。
【０００６】
上記導電部材の形成方法において、前記シード層に、前記シード層の電気的接続を遮断することなく、前記シード層を貫通するリフトオフ剤浸透部を形成する段階をさらに備えてよい。また、前記リフトオフ剤浸透部を形成する段階は、前記シード層の少なくとも一部をライン状またはメッシュ状に形成して、前記リフトオフ剤浸透部を形成する段階であってよい。前記リフトオフ剤浸透部を形成する段階は、前記シード層を貫通する第３開口部を形成して、前記リフトオフ剤浸透部を形成する段階であってよい。
【０００７】
上記導電部材の形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に絶縁層を形成する段階をさらに備えてよい。前記絶縁層を形成する段階は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含む絶縁層を形成する段階であってよい。
【０００８】
上記導電部材の形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に配線層を形成する段階をさらに備えてよい。また、上記導電部材の形成方法において、前記導電部材を形成する段階は、前記シード層に電圧を印加して、電解めっきにより前記導電部材を形成する段階であってよい。前記導電部材を形成する段階は、無電解めっきにより、前記シード層の表面から前記導電部材を形成する段階であってよい。
【０００９】
本発明の第２の形態においては、機能素子を有する基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、前記第２開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える電子デバイスの製造方法が提供される。
【００１０】
本発明の第３の形態においては、機能素子を有する基板と、前記基板の表面に形成された下地層と、前記下地層の表面に形成された導電部材とを備える電子デバイスであって、前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層の少なくとも一部を除去し、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層に少なくとも一部が前記第１開口部と重なりかつ前記シード層の一部を露出させる第２開口部を形成し、前記第２開口部の内部に導電性材料を埋め込んで形成された電子デバイスが提供される。
【００１１】
上記電子デバイスにおいて、前記シード層のウエット法によるエッチングレートは、前記導電部材のウエット法によるエッチングレートよりも大きくてよい。
【００１２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。以下、図面を参照して、実施形態について説明するが、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。なお、図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。また、説明の都合上、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。
【００１４】
図１は、半導体装置１００の断面を概略的に表す。半導体装置１００は、電子デバイスの一例であってよい。以下の説明において、半導体装置１００として１つのＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を含む電子デバイスを例示するが、電子デバイスは、多数のトランジスタ素子を備えてよい。本実施形態における半導体装置１００は、基板１１０と、バンプ電極１４０と、保護層１７０とを備える。基板１１０は、シリコン基板１１２と、多層配線層１１４と、絶縁層１１６と、配線１１８とを有する。また、基板１１０は、機能素子の一例であるＭＯＳ型トランジスタ１２０と、層間配線１３０とを有する。バンプ電極１４０は、導電部材の一例であってよい。バンプ電極１４０は、下地層１５０と、導電部材１６０とを有する。
【００１５】
同図に示す通り、半導体装置１００は、一対の主面を有するシリコン基板１１２の一方の主面の側に形成された保護層１７０と、保護層１７０とシリコン基板１１２との間に形成された絶縁層１１６と、絶縁層１１６とシリコン基板１１２との間に形成された多層配線層１１４とを備えてよい。また、半導体装置１００は、多層配線層１１４のシリコン基板１１２に対向する面と反対側の面の側に形成された配線１１８と、配線１１８の上に形成された導電部材１６０と、導電部材１６０と配線１１８との間に形成された下地層１５０とを備えてよい。
【００１６】
シリコン基板１１２は、市販のシリコンウェハであってよい。シリコン基板１１２は、機能素子を有してよい。機能素子は、シリコン基板１１２の表面に形成されてよい。本実施形態では、シリコン基板１１２を用いるので、コストパフォーマンスに優れた半導体装置１００を提供できる。また、半導体装置１００の放熱管理が容易になる。ここで、本明細書において「機能素子」とは、半導体素子、電子機能を有する電子素子、光機能を有する光機能素子を意味する。機能素子としては、例えば、結晶成長により形成された半導体動作層、フォトダイオード等の受光素子、レーザダイオード等の発光素子、回路として形成された回路素子等を例示できる。
【００１７】
なお、本実施形態において、シリコン基板１１２は基板１１０の一部を構成するが、シリコン基板１１２は、基板１１０の一例であってもよい。また、本実施形態において、基板１１０の一部としてシリコン基板１１２が使用されているが、サファイア、シリコンカーバイド、ガリウムナイトライド等の半導体を含む基板、ガラス等の絶縁性材料を含む基板、プラスチック等の有機材料を含む基板、または樹脂材料の薄膜フィルム等を用いてもよい。
【００１８】
多層配線層１１４は、シリコン基板１１２の上に形成される。多層配線層１１４として、フェノール樹脂、ポリエステル樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂等の有機系の絶縁性材料を用いてよい。上記有機系の絶縁性材料は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、多層配線層１１４として、酸化アルミニウム、酸化シリコン、窒化シリコン等の無機系の絶縁性材料を用いてもよい。上記無機系の絶縁性材料は、例えば、ＣＶＤ法により形成できる。ここで、本明細書において「上に形成される」とは、積層方向に形成されることを意味する。また、接して形成される場合だけでなく、別の層を介して形成される場合をも含む。
【００１９】
絶縁層１１６は、多層配線層１１４の上に形成される。絶縁層１１６は、開口部を有してもよい。絶縁層１１６として、感光性ポリイミド、ベンゾシクロブテン、またはフッ素樹脂等の有機系の絶縁性材料を用いてよい。フッ素樹脂として、フッ素化ポリイミド、熱硬化型フッ素ポリマー等を用いてよい。上記有機系の絶縁性材料は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、絶縁層１１６として、ＳＯＧ、ＳｉＯ２、ＳｉＮ等の無機系の絶縁性材料を用いてもよい。上記無機系の絶縁性材料は、例えば、酸化、ＣＶＤ法により形成できる。
【００２０】
配線１１８は、多層配線層１１４の上に形成される。配線１１８は、絶縁層１１６の上記開口部の内部に配されてよい。配線１１８として、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料を用いてよい。配線１１８は、例えば、スパッタリング法、真空蒸着法、めっき法により形成できる。
【００２１】
ＭＯＳ型トランジスタ１２０は、ウエル１２２と、ソース領域１２４と、ドレイン領域１２６と、ゲート電極１２８とを含んでもよい。ウエル１２２、ソース領域１２４およびドレイン領域１２６は、シリコン基板１１２の内部に形成されてよい。ゲート電極１２８は、多層配線層１１４の内部に形成されてよい。ＭＯＳ型トランジスタ１２０は、半導体製造プロセスにより形成できる。層間配線１３０は、多層配線層１１４の内部に形成され、配線１１８とＭＯＳ型トランジスタ１２０とを電気的に接続する。層間配線１３０として、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料を用いてよい。層間配線１３０は、例えば、スパッタリング法、真空蒸着法、めっき法により形成できる。
【００２２】
下地層１５０は、基板１１０の表面に形成される。下地層１５０としては、導電性およびエッチング性を有する材料が好ましい。下地層１５０として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、ニオブ（Ｎｂ）を用いてよい。下地層１５０は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）パラジウム（Ｐｄ）等の鉄族元素の金属、または、白金族元素の金属を、さらに含んでもよい。下地層１５０は、５００Å〜１５００Åの厚みを有することが好ましい。５００Åより薄くなると電気抵抗が大きくなる。また、１５００Åより厚くなると加工性が低下する。ここで、本明細書において「表面に形成される」とは、厳密に接することまでは要求されない。例えば、導電部材１６０と下地層１５０との間に、導電性の薄膜、製造過程で混入する不純物等が含まれてよい。また、導電部材１６０と下地層１５０との一部が、物理的または電気的に隔離されてよい。
【００２３】
また、基板１１０と下地層１５０との間に、Ｔｉ、Ｎｉ等の導電性材料を含む接着層を設けてもよい。これにより、基板１１０と下地層１５０との接着性を向上させることができる。上記接着層は、５０Å〜５００Åの厚みを有することが好ましい。５０Åより薄くなると電気抵抗が大きくなる。また、５００Åより厚くなると加工性が低下する。下地層１５０および上記薄膜は、例えば、スパッタリング法、真空蒸着法、無電解めっき等のめっき法、塗布法、ＣＶＤ法により形成できる。ここで、本明細書において「厚み」とは、積層方向（図中、上下方向）の距離を意味する。
【００２４】
導電部材１６０は、下地層１５０の表面に形成される。導電部材１６０として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）を用いてよい。導電部材１６０は、下地層１５０と同じ材料で形成されてよい。例えば、導電部材１６０はめっきにより形成された金（Ａｕ）であってよく、下地層１５０はスパッタリング法または真空蒸着法により形成された金（Ａｕ）であってよい。導電部材１６０は、１μｍ〜１５μｍの厚みを有してもよい。１μｍより薄くなると導電部材１６０の電気抵抗が大きくなる。１５μｍより厚くなると加工性が低下する。導電部材１６０は、１μｍ〜数十μｍの幅を有してもよい。導電部材１６０は、例えば、めっき法、塗布法、ＣＶＤ法により形成できる。ここで、本明細書において「幅」とは、積層方向に垂直な方向の距離（図中、左右方向の距離）を意味する。
【００２５】
保護層１７０は、半導体装置１００の表面を外的な損傷から保護する目的で、基板１１０の上に形成される。保護層１７０として、ポリイミド、ベンゾシクロブテン、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）、ＳｉＮを用いてよい。保護層１７０は、例えば、塗布法、ＣＶＤにより形成できる。絶縁層１１６の材質によっては、絶縁層１１６を保護層１７０として利用できる。
【００２６】
以下、図２から図９を用いて、半導体装置１００の製造方法の一例について説明する。図２から図９は、半導体装置１００の製造過程における断面の一例を表す。図２に示す工程では、基板１１０が準備される。基板１１０は、シリコン基板１１２と、多層配線層１１４とを有してよい。基板１１０は、機能素子の一例であるＭＯＳ型トランジスタ１２０と、多層配線層１１４の内部に形成される層間配線１３０とを有してよい。基板１１０の表面２９０に、絶縁層１１６が形成されてもよい。絶縁層１１６は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含んでよい。絶縁層１１６は、絶縁層１１６を貫通して多層配線層１１４を露出させる開口部２８０を有してよい。基板１１０の表面２９０に、配線１１８が形成されてよい。配線１１８は、開口部２８０の内部に形成されてよい。
【００２７】
図３に示す工程では、基板１１０の少なくとも一部を覆うリフトオフ層３１０が形成される。リフトオフ層３１０として、ポリイミド等の感光性フォトレジストが好適に用いられる。リフトオフ層３１０として、感光性フォトレジストの他に、樹脂等の有機材料、導電部材１６０よりイオン化傾向の大きな金属等を用いてよい。リフトオフ層３１０は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、リフトオフ層３１０に、基板１１０の表面２９０の一部を露出させる第１開口部３８０が形成される。本実施形態において、第１開口部３８０は、基板１１０の表面２９０の一部を構成する配線１１８を露出させる。第１開口部３８０は、例えば、フォトリソグラフィ、エッチング、イオンミリングにより形成できる。
【００２８】
図４に示す工程では、リフトオフ層３１０と第１開口部３８０に露出した基板１１０の表面２９０とを覆うシード層４５０が形成された。シード層４５０は、凹部４５２を有してもよい。凹部４５２は、開口部２８０の内側、または、開口部２８０および第１開口部３８０の内側が、シード層４５０に覆われて形成された。シード層４５０は、導電部材１６０を電解めっきによって形成する場合に、外部から電圧を印加する給電層であってよい。また、シード層４５０は、導電部材１６０を無電解めっき法によって形成する場合に、めっき堆積反応を活性化するシード層であってよい。
【００２９】
シード層４５０として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、ニオブ（Ｎｂ）を用いてよい。導電部材１６０を無電解めっき法によって形成する場合には、シード層４５０は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）パラジウム（Ｐｄ）等の鉄族元素の金属、または、白金族元素の金属を、さらに含んでもよい。シード層４５０は、５００Å〜１５００Åの厚みを有することが好ましい。
【００３０】
シード層４５０が形成される前に、リフトオフ層３１０と、第１開口部３８０に露出した基板１１０の表面２９０とを覆う、接着層が形成されてよい。接着層として、Ｔｉ、Ｎｉ等を用いてよい。これにより、リフトオフ層３１０または表面２９０と、シード層４５０との接着性を向上させることができる。接着層は、５０Å〜５００Åの厚みを有することが好ましい。シード層４５０および接着層は、スパッタリング法、真空蒸着法、めっき法、塗布法、ＣＶＤ法等により形成できる。
【００３１】
図５に示す工程では、シード層４５０に、シード層４５０の電気的接続を遮断することなく、シード層４５０を貫通する第３開口部５８０が形成される。第３開口部５８０は、リフトオフ層３１０を露出させる。第３開口部５８０の形状は特に限定されるものでなく、円形、楕円形、正方形、長方形であってよい。第３開口部５８０は、リフトオフ剤浸透部の一例であってよい。
【００３２】
第３開口部５８０は、複数形成されてよい。複数の第３開口部５８０は、同一の形状であってもよく、異なる形状であってもよい。例えば、凹部４５２の近傍に配された第３開口部５８０は、凹部４５２から離れた位置に配された第３開口部５８０より大きな面積を有してよい。複数の第３開口部５８０は、シード層４５０に略均等に配されてよいが、これに限定されない。例えば、凹部４５２の近傍には、凹部４５２から離れた位置と比較して多数の第３開口部５８０が配されてもよい。本実施形態において、シード層４５０を貫通する第３開口部５８０を形成して、リフトオフ剤浸透部を形成したが、シード層４５０の少なくとも一部をライン状またはメッシュ状に形成して、リフトオフ剤浸透部を形成してもよい。リフトオフ剤浸透部は、例えば、エッチング、イオンミリングにより形成できる。
【００３３】
図６に示す工程では、シード層４５０の表面に、レジスト層６１０が形成される。また、レジスト層６１０に、少なくとも一部が第１開口部３８０と重なり、かつ、シード層４５０の一部６５０を露出させる第２開口部６８０が形成される。これにより、シード層４５０のうち、後のリフトオフ工程で除去される部分、即ち、シード層４５０のうち、第２開口部６８０に露出したシード層４５０の一部６５０以外の部分が、レジスト層６１０とリフトオフ層３１０との間に挟まれるように配される。レジスト層６１０は、第１開口部３８０の内部を充填するように形成されてよい。レジスト層６１０は、リフトオフ層３１０と同様の材料で形成されてよく、リフトオフ層３１０と同様の方法で形成できる。レジスト層６１０は、シード層４５０の表面に形成された後、ポストベークされてもよい。これにより、レジスト層６１０の強度を向上させることができる。
【００３４】
図７に示す工程では、少なくとも、第２開口部６８０の内部に、導電部材１６０が形成される。即ち、導電部材１６０は、第２開口部６８０の内部、または、凹部４５２および第２開口部６８０の内部に、導電性材料を埋め込んで形成される。これにより、シード層４５０の一部６５０が、配線１１８と導電部材１６０との間に挟まれるように配される。上記導電性材料として、金属、多結晶シリコン、導電性ポリマーを用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）を用いてよい。導電部材１６０は、シード層４５０に電圧を印加して、電解めっきにより形成されてよい。これにより、膜厚の厚い導電部材１６０を形成できる。また、導電部材１６０は、無電解めっきにより、シード層４５０の表面から形成されてよく、塗布法、ＣＶＤ法により形成されてもよい。
【００３５】
図８および図９は、半導体装置１００の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図８および図９に示す工程では、リフトオフ層３１０がリフトオフ法により除去され、レジスト層６１０とリフトオフ層３１０との間のシード層４５０が除去される。即ち、図８に示す通り、レジスト層６１０がリフトオフ剤に曝され、レジスト層６１０の少なくとも一部が除去される。これにより、シード層４５０がリフトオフ剤に曝される。シード層４５０には、シード層４５０を貫通する第３開口部５８０が設けられているので、第３開口部５８０が設けられていない場合と比較して、リフトオフ層３１０とリフトオフ剤との接触面積が大きい。その結果、リフトオフ層３１０を溶去するのに要する時間を短縮できる。
【００３６】
図９に示す通り、レジスト層６１０およびリフトオフ層３１０が溶去されるとともに、レジスト層６１０とリフトオフ層３１０との間に配されていたシード層４５０が除去される。これにより、配線１１８と導電部材１６０との間に挟まれるように配された下地層１５０が形成される。その後、保護層１７０が形成され、半導体装置１００が得られた。リフトオフ剤として、レジスト剥離液等の有機溶剤を用いてよい。有機溶剤は、例えば、アルキルベンゼンスルホン酸等の有機酸、エタノールアミン類を代表とした有機アミンを含んでよい。なお、図８と図９とに分けて、上記リフトオフ工程を説明したが、上記リフトオフ工程は、レジスト層６１０が溶去された後、リフトオフ層３１０およびシード層４５０がリフトオフされる場合に限定されない。
【００３７】
シード層４５０と、絶縁層１１６に例示される基板１１０の表面２９０との選択比が小さい場合、即ち、シード層４５０のミリングレートと基板１１０の表面２９０のミリングレートとが同程度である場合には、シード層４５０をイオンミリングにより除去すると、絶縁層１１６の表面がイオンミリングにより損傷を受けて絶縁不良を招く場合がある。しかし、本実施形態によれば、シード層４５０がリフトオフにより除去されるので、上記選択比が小さい場合であっても、絶縁層１１６の表面が損傷を受けることが抑制される。
【００３８】
また、シード層４５０がスパッタリング法または真空蒸着法により形成されており、導電部材１６０が電解めっきにより形成されている場合には、シード層４５０および下地層１５０のウエット法によるエッチングレートは、導電部材１６０のウエット法によるエッチングレートよりも大きい。このような場合に、ウエット法によりシード層４５０をエッチングして除去すると、下地層１５０の一部もエッチングされて、バンプ電極１４０にアンダーカットが発生する場合がある。しかし、そのような場合であっても、本実施形態によれば、シード層４５０がリフトオフにより除去されるので、アンダーカットの発生が抑制される。
【００３９】
以上の記載によれば、機能素子を有する基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、前記第２開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える、導電部材または電子デバイスの形成方法が開示される。また、上記電子デバイスの形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に絶縁層または配線層を形成する段階をさらに備える、導電部材または電子デバイスの形成方法が開示される。
【００４０】
また、以上の記載によれば、下記の電子デバイスが開示される。即ち、機能素子を有する基板と、前記基板の表面に形成された下地層と、前記下地層の表面に形成された導電部材とを備える半導体装置であって、前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成して、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成して、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成して、前記シード層の表面にレジスト層を形成して、前記レジスト層の少なくとも一部を除去して、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成して、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成して、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成して、前記シード層の表面にレジスト層を形成して、前記レジスト層に少なくとも一部が前記第１開口部と重なりかつ前記シード層の一部を露出させる第２開口部を形成して、前記第２開口部の内部に導電性材料を埋め込んで形成された、電子デバイスが開示される。
【００４１】
図１０は、別の実施形態に係る半導体装置１０００の断面を概略的に表す。本実施形態における半導体装置１０００は、基板１０１０と、層間配線１０４０と、保護層１０７０とを備える。基板１０１０は、シリコン基板１０１２と、配線１０１８と、絶縁層１０１６とを有する。層間配線１０４０は、下地層１０５０と、導電部材１０６０とを有する。層間配線１０４０は、導電部材の一例であってよい。同図に示す通り、半導体装置１０００は、一対の主面を有するシリコン基板１０１２の一方の主面の側に形成された保護層１０７０と、保護層１０７０とシリコン基板１０１２との間に形成された導電部材１０６０と、導電部材１０６０とシリコン基板１０１２との間に形成された下地層１０５０と、下地層１０５０とシリコン基板１０１２との間に形成された絶縁層１０１６と、絶縁層１０１６とシリコン基板１０１２との間に形成された配線１０１８とを備えてよい。
【００４２】
シリコン基板１０１２は、基板の一部を構成してよく、シリコン基板１１２と同様の構成であってよい。配線１０１８は、一部がシリコン基板１０１２の上に形成され、配線１１８と同様の構成であってよい。絶縁層１０１６は、配線１０１８の上に形成され、絶縁層１１６と同様の構成であってよい。下地層１０５０は、基板１０１０の上に形成され、下地層１５０と同様の構成であってよい。導電部材１０６０は、下地層１０５０の表面に形成され、導電部材１６０と同様の構成であってよい。保護層１０７０は、半導体装置１０００の表面を外的な損傷から保護する目的で、基板１０１０および層間配線１０４０の上に形成され、保護層１７０と同様の構成であってよい。
【００４３】
以下、図１１から図１８を用いて、半導体装置１０００の製造方法の一例について説明する。図１１から図１８は、半導体装置１０００の製造過程における断面の一例を表す。図１１に示す工程では、基板１０１０が準備される。基板１０１０は、シリコン基板１０１２を有してよい。シリコン基板１０１２の表面に、配線１０１８が形成されてよい。シリコン基板１０１２および配線１０１８の上に絶縁層１０１６が形成されてよい。即ち、基板１０１０の表面１１９０に、絶縁層１０１６が形成されてもよい。絶縁層１０１６は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含んでよい。絶縁層１０１６は、絶縁層１０１６を貫通して配線１０１８を基板１０１０の表面１１９０に露出させる開口１１８０を有してよい。
【００４４】
図１２に示す工程では、基板１０１０の少なくとも一部を覆うリフトオフ層１２１０が形成される。リフトオフ層１２１０は、基板１０１０の層間配線１０４０を形成しない領域を覆うように形成されてよい。図１２に示す通り、本実施形態において、リフトオフ層１２１０は、基板１０１０の表面１１９０のうち層間配線１０４０が形成される領域１２８０には形成されない。リフトオフ層１２１０は、リフトオフ層３１０と同様の材料が使用でき、同様の方法で形成できる。領域１２８０は、第１開口部の一例であってよい。第１開口部は、基板１０１０の上にライン状に形成されてもよい。
【００４５】
図１３に示す工程では、シード層１３５０が形成される。シード層１３５０は、リフトオフ層１２１０と、領域１２８０に露出した基板１０１０の表面１１９０とを覆うように形成されてよい。シード層１３５０は、凹部１３５２を有してもよい。凹部１３５２は、開口１１８０の内側がシード層１３５０に覆われて形成される。シード層１３５０は、シード層４５０と同様の機能と構成とを有してよい。また、シード層４５０の場合と同様に、シード層１３５０が形成される前に、リフトオフ層１２１０と領域１２８０に露出した基板１０１０の表面１１９０とを覆う、接着層が形成されてよい。
【００４６】
図１４に示す工程では、シード層１３５０に、シード層１３５０の電気的接続を遮断することなく、シード層１３５０を貫通する第３開口部１４８０が形成される。第３開口部１４８０は、リフトオフ剤浸透部の一例であってよい。第３開口部１４８０は、第３開口部５８０と同様の機能および構成を有してよい。
【００４７】
図１５に示す工程では、シード層１３５０の表面に、レジスト層１５１０が形成される。レジスト層１５１０は、シード層１３５０を介してリフトオフ層１２１０の上に形成されてよい。これにより、レジスト層１５１０に、少なくとも一部が領域１２８０と重なり、かつ、シード層１３５０の一部を露出させる領域１５８０が形成される。領域１５８０は、第２開口部の一例であってよい。レジスト層１５１０は、レジスト層６１０と同様の機能および構成を有してよい。
【００４８】
図１６に示す工程では、少なくとも、領域１２８０の内部に、導電部材１０６０が形成される。即ち、図１６に示されるように、領域１２８０の内部に存在するシード層１３５０の上に導電部材１０６０が形成される。これにより、シード層１３５０の一部が、基板１０１０と導電部材１０６０との間に挟まれるように配される。導電部材１０６０は、導電部材１６０と同様の材料が使用でき、同様の方法で形成できる。
【００４９】
図１７および図１８は、半導体装置１０００の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図１７および図１８に示す工程では、リフトオフ層１２１０がリフトオフ法により除去され、レジスト層１５１０とリフトオフ層１２１０との間に配されていたシード層１３５０が除去される。これにより、基板１０１０と導電部材１０６０との間に挟まれるように配された下地層１０５０が形成される。その後、保護層１０７０が形成され、半導体装置１０００が得られる。上記リフトオフ工程において、半導体装置１００を製造する場合と同様のリストオフ剤を使用できる。
【００５０】
図１９は、別の実施形態に係る半導体装置１９００の断面を概略的に表す。半導体装置１９００は、電子デバイスの一例であってよく、例えば、高電子移動度トランジスタ（ＨＥＭＴ）であってよい。本実施形態における半導体装置１９００は、基板１９１０と、ソース／ドレイン電極１９４０と、ゲート電極１９４２と、保護層１９７０とを備える。基板１９１０は、サファイア基板１９１１と、電子走行層１９１２と、電子供給層１９１３とを有する。ソース／ドレイン電極１９４０は、下地層１９５０と、導電部材１９６０とを有する。ゲート電極１９４２は、下地層１９５２と、導電部材１９６２とを有してよい。
【００５１】
ソース／ドレイン電極１９４０は、基板１９１０とオーミック接合する導電部材の一例であってよい。ゲート電極１９４２は、基板１９１０とショットキー接合する導電部材の一例であってよい。保護層１９７０は、コンタクトホール１９７２を有してよい。また、図１０に示す通り、半導体装置１９００は、一対の主面を有するサファイア基板１９１１の一方の主面の側に形成された保護層１９７０と、保護層１９７０とサファイア基板１９１１との間に形成された導電部材１９６０と、導電部材１９６０とサファイア基板１９１１との間に形成された下地層１９５０と、下地層１９５０とサファイア基板１９１１との間に形成された電子供給層１９１３と、電子供給層１９１３とサファイア基板１９１１との間に形成された電子走行層１９１２とを備えてよい。
【００５２】
サファイア基板１９１１は、エピタキシャル成長用の下地基板であってよく、例えば、単結晶のサファイアを含んでよい。サファイア基板１９１１は、市販されている基板を使用できる。本実施形態において、下地基板としてサファイア基板１９１１が使用されているが、砒化ガリウム（ＧａＡｓ）、シリコンカーバイト（ＳｉＣ）、シリコン（Ｓｉ）、ガリウムナイトライド（ＧａＮ）を含む基板を用いてよい。電子走行層１９１２は、サファイア基板１９１１の上に形成される。電子走行層１９１２は、サファイア基板１９１１の上に、３−５族化合物半導体を含むバッファ層を介して形成されてよい。
【００５３】
電子走行層１９１２は、アンドープのＧａＡｓ層、または、ＧａＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層等の窒素を含む３−５族化合物半導体であってよい。電子供給層１９１３は、電子走行層１９１２の上に形成される。電子供給層１９１３は、電子走行層１９１２に電子を供給する。電子供給層１９１３と電子走行層１９１２との界面の電子走行層１９１２側には、２次元電子ガス（２ＤＥＧ）が形成される。電子供給層１９１３は、ＡｌＧａＡｓ層、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層であってよい。電子走行層１９１２および電子供給層１９１３は、例えば、有機金属気相成長法（ＭＯＶＰＥ）、ハライドＶＰＥ法または分子線エピタキシ法（ＭＢＥ）により形成できる。
【００５４】
下地層１９５０および下地層１９５２は、基板１９１０の表面に形成され、下地層１５０と同様の構成であってよい。導電部材１９６０および導電部材１９６２は、下地層１９５０および下地層１９５２の表面に形成され、導電部材１６０と同様の構成であってよい。保護層１９７０は、半導体装置１９００の表面を外的な損傷から保護する目的で、基板１９１０、ソース／ドレイン電極１９４０およびゲート電極１９４２の上に形成され、保護層１７０と同様の構成であってよい。ソース／ドレイン電極１９４０と、基板１９１０との間に、化合物半導体を含むオーミック層が形成されてよい。
【００５５】
以下、図２０から図２７を用いて、半導体装置１９００の製造方法の一例について説明する。図２０から図２７は、半導体装置１９００の製造過程における断面の一例を表す。図２０に示す工程では、まず、基板１９１０が準備される。基板１９１０は、サファイア基板１９１１と、電子走行層１９１２と、電子供給層１９１３とを有してよい。図２１に示す工程では、基板１９１０の少なくとも一部を覆うリフトオフ層２１１０が形成される。また、リフトオフ層２１１０に、基板１９１０の表面２１９０の一部を露出させる第１開口部２１８０が、複数、形成される。リフトオフ層２１１０は、リフトオフ層３１０と同様の材料が使用でき、同様の方法で形成できる。
【００５６】
図２２に示す工程では、シード層２２５０が形成される。シード層２２５０は、リフトオフ層２１１０と、複数の第１開口部２１８０に露出した基板１９１０の表面２１９０とを覆うように形成されてよい。シード層２２５０は、複数の凹部２２５２を有してもよい。凹部２２５２は、第１開口部２１８０の内側がシード層２２５０に覆われて形成される。シード層２２５０は、シード層４５０と同様の機能と構成とを有してよい。また、シード層４５０の場合と同様に、シード層２２５０が形成される前に、リフトオフ層２１１０と第１開口部２１８０に露出した基板１９１０の表面２１９０とを覆う、接着層が形成されてよい。図２３に示す工程では、シード層２２５０に、シード層２２５０の電気的接続を遮断することなく、シード層２２５０を貫通する第３開口部２３８０が形成される。第３開口部２３８０は、リフトオフ剤浸透部の一例であってよい。第３開口部２３８０は、第３開口部５８０と同様の機能および構成を有してよい。
【００５７】
図２４に示す工程では、シード層２２５０の表面に、レジスト層２４１０が形成される。また、レジスト層２４１０に、少なくとも一部が第１開口部２１８０と重なり、かつ、シード層２２５０の一部２４５０を露出させる第２開口部２４８０が、複数、形成される。これにより、シード層２２５０の一部２４５０を除いて、シード層２２５０は、レジスト層２４１０とリフトオフ層２１１０との間に挟まれるように配される。レジスト層２４１０は、レジスト層６１０と同様の機能および構成を有してよい。図２５に示す工程では、少なくとも、第２開口部２４８０の内部に、導電部材１９６０が形成される。即ち、導電部材１９６０は、第２開口部２４８０の内部、または、凹部２２５２および第２開口部２４８０の内部に、導電性材料を埋め込んで形成される。これにより、シード層２２５０の一部２４５０が、基板１９１０と導電部材１９６０との間に挟まれるように配される。導電部材１９６０は、導電部材１６０と同様の材料が使用でき、同様の方法で形成できる。
【００５８】
図２６および図２７は、半導体装置１９００の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図２６および図２７に示す工程では、リフトオフ層２１１０がリフトオフ法により除去され、レジスト層２４１０とリフトオフ層２１１０との間に配されていたシード層２２５０が除去される。これにより、基板１９１０と導電部材１９６０との間に挟まれるように配された下地層１９５０が形成される。その後、ゲート電極１９４２および保護層１９７０が形成され、半導体装置１９００が得られる。ゲート電極１９４２は、ソース／ドレイン電極１９４０と同様の方法により形成されてもよく、ショットキー接続の導電部材を形成する他の方法により形成されてもよい。上記リフトオフ工程において、半導体装置１００を製造する場合と同様のリストオフ剤を使用できる。本実施形態によれば、シード層２２５０がリフトオフ法により除去されるので、基板１９１０の活性領域が損傷を受けることを抑制できる。
【実施例】
【００５９】
図１に示される半導体装置１００を、図２から図９に示された工程に従って製作した。ＭＯＳ型トランジスタおよび多層配線層を有するシリコン基板の表面に、ポリイミドの絶縁層と、絶縁層の開口部に形成されたアルミニウムの配線層とを有する基板を準備した。スピン塗布法により、感光性ポリイミド層を形成した後、フォトリソグラフィにより、上記感光性ポリイミド層に第１開口部を形成することで、リフトオフ層を形成した。リフトオフ層の上に、スパッタリング法により、Ｔｉの接着層と、Ａｕの給電層とを形成した。接着層および給電層の膜厚は、それぞれ、２００Åと１０００Åであった。接着層および給電層には、エッチングにより第３開口部を形成した。給電層のエッチングには、金エッチング液（関東化学株式会社製：ＡＵＲＵＭシリーズ）を用いた。
【００６０】
リフトオフ層と同様の方法で、膜厚が１０μｍのレジスト層を形成した後、上記レジスト層に第２開口部を形成した。第２開口部の内部に金（Ａｕ）を埋めこんで、Ａｕの導電部材を形成した。導電部材は、Ａｕメッキ液（田中貴金属工業株式会社製：ミクロファブシリーズ）を用いて、温度＝６５℃、ｐＨ＝８．０、電流密度＝０．５Ａ／ｄｍ２の条件で、電解めっきにより形成した。陽極には白金電極を用いた。有機アルカリ系のレジスト剥離液を用いて、レジスト層およびリフトオフ層とともに、不要な給電層をリフトオフ法により除去した。以上により、上記シリコン基板の上にバンプ電極を形成した。その後、ポリイミドの保護層を形成して、半導体装置１００を得た。以上の通り、不要な給電層がリフトオフ法により除去されたので、半導体装置１００の絶縁不良が抑制された。また、バンプ電極のアンダーカットが抑制された。
【００６１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６２】
【図１】半導体装置１００の断面を概略的に表す。
【図２】半導体装置１００の製造工程における断面を概略的に表す。
【図３】半導体装置１００の製造工程における断面を概略的に表す。
【図４】半導体装置１００の製造工程における断面を概略的に表す。
【図５】半導体装置１００の製造工程における断面を概略的に表す。
【図６】半導体装置１００の製造工程における断面を概略的に表す。
【図７】半導体装置１００の製造工程における断面を概略的に表す。
【図８】半導体装置１００の製造工程における断面を概略的に表す。
【図９】半導体装置１００の製造工程における断面を概略的に表す。
【図１０】半導体装置１０００の断面を概略的に表す。
【図１１】半導体装置１０００の製造工程における断面を概略的に表す。
【図１２】半導体装置１０００の製造工程における断面を概略的に表す。
【図１３】半導体装置１０００の製造工程における断面を概略的に表す。
【図１４】半導体装置１０００の製造工程における断面を概略的に表す。
【図１５】半導体装置１０００の製造工程における断面を概略的に表す。
【図１６】半導体装置１０００の製造工程における断面を概略的に表す。
【図１７】半導体装置１０００の製造工程における断面を概略的に表す。
【図１８】半導体装置１０００の製造工程における断面を概略的に表す。
【図１９】半導体装置１９００の断面を概略的に表す。
【図２０】半導体装置１９００の製造工程における断面を概略的に表す。
【図２１】半導体装置１９００の製造工程における断面を概略的に表す。
【図２２】半導体装置１９００の製造工程における断面を概略的に表す。
【図２３】半導体装置１９００の製造工程における断面を概略的に表す。
【図２４】半導体装置１９００の製造工程における断面を概略的に表す。
【図２５】半導体装置１９００の製造工程における断面を概略的に表す。
【図２６】半導体装置１９００の製造工程における断面を概略的に表す。
【図２７】半導体装置１９００の製造工程における断面を概略的に表す。
【符号の説明】
【００６３】
１００  半導体装置
１１０  基板
１１２  シリコン基板
１１４  多層配線層
１１６  絶縁層
１１８  配線
１２０  ＭＯＳ型トランジスタ
１２２  ウエル
１２４  ソース領域
１２６  ドレイン領域
１２８  ゲート電極
１３０  層間配線
１４０  バンプ電極
１５０  下地層
１６０  導電部材
１７０  保護層
２８０  開口部
２９０  表面
３１０  リフトオフ層
３８０  第１開口部
４５０  シード層
４５２  凹部
５８０  第３開口部
６１０  レジスト層
６５０  一部
６８０  第２開口部
１０００  半導体装置
１０１０  基板
１０１２  シリコン基板
１０１８  配線
１０１６  絶縁層
１０４０  層間配線
１０５０  下地層
１０６０  導電部材
１０７０  保護層
１１８０  開口
１１９０  表面
１２１０  リフトオフ層
１２８０  領域
１３５０  シード層
１３５２  凹部
１４８０  第３開口部
１５１０  レジスト層
１５８０  領域
１９００  半導体装置
１９１０  基板
１９１１  サファイア基板
１９１２  電子走行層
１９１３  電子供給層
１９４０  ソース／ドレイン電極
１９４２  ゲート電極
１９５０  下地層
１９５２  下地層
１９６０  導電部材
１９６２  導電部材
１９７０  保護層
１９７２  コンタクトホール
２１１０  リフトオフ層
２１８０  第１開口部
２１９０  表面
２２５０  シード層
２２５２  凹部
２３８０  第３開口部
２４１０  レジスト層
２４５０  一部
２４８０  第２開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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