(57)【要約】      （修正有）【課題】検出回路の規模を増大させず、外部要因のノイズの影響がなく、画素の状態を信頼性よく検出することができる表示装置の提供。【解決手段】外部からの表示データは、ドライバ１の表示制御部３に入力し、表示制御部３は、表示データのタイミング制御や信号制御を行う。ドライバ１内での信号の流れは、表示データが、表示制御部３、検出スイッチ４を介して表示部２に入り、表画素制御部９を介して表示用電源７で表示素子８を駆動する表示経路、表示素子８からスイッチ１０、検出スイッチ４を介し検出部５に行く検出経路、検出部５から表示制御部３に行き表示データを補正する補正経路がある。検出スイッチ４は、表示時と検出時でのデータ方向を切り替える。画素制御部９は、表示時に表示データによって表示用電源７の制御を行い、検出時に検出用電源６を用いて表示素子８の状態データを検出部５へ伝達する。【選択図】図１
2009251024.tif 000002
【特許請求の範囲】
【請求項１】
電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号を供給する信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態信号を前記信号線の切り替えによって取り出すスイッチ回路と、
前記画素の画素状態信号を前記表示部の隣接する画素に沿って検出するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からの検出値に基づいて当該画素への前記表示信号を補正する補正回路を備え、
前記Ａ／Ｄ変換器は、同一の画素に対して画素状態信号を検出する第１のＡ／Ｄ回路と第２のＡ／Ｄ回路を備え、第２のＡ／Ｄ回路は、第１のＡ／Ｄ回路よりも検出電圧のしきい値の半分だけレベルシフトされて、該第１のＡ／Ｄ回路と２段構成され、
前記補正回路は、前記第１のＡ／Ｄ回路からの各画素からの検出値から隣接する画素同士の差分値を求めるとともに、前記第２のＡ／Ｄ回路からの対応する各画素からの検出値から隣接する画素同士の差分値を求める第１の回路と、  前記第１のＡ／Ｄ回路から順次得られる差分値と前記第２のＡ／Ｄ回路から順次得られる差分値から対応する各差分値の一方を選択する第２の回路と、第２の回路から得られる各差分値を順次累積させて前記画素ごとの累積値を求める第３の回路とから構成され、前記画素ごとの累積値によって前記表示信号を補正することを特徴とする表示装置。
【請求項２】
前記第２の回路は、対応する各差分値の絶対値が、同じ値、あるいは一つずれた値の場合に、小さい値を有する差分値を選択することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２の回路は、対応する各差分値が、いずれも負の値の場合、選択された差分値を負とすることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第３の回路によって得られる画素ごとの累積値に負の値のものがある場合、全体の画素の累積値をシフトさせることによって全体の累積値を正の値にすることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記スイッチ回路によって画素の画素状態信号を取り出しは帰線期間になされることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記Ａ／Ｄ変換器は、リファレンス電圧生成回路、加算回路、および減算回路を備え、リファレンス電圧を中心に、加算回路と減算回路からそれぞれ基準電圧を生成し、これら基準電圧を前記第１のＡ／Ｄ回路および第２のＡ／Ｄ回路に供給することを特徴とする請求項１に記載の表示装置。
【請求項７】
画素の発光は前記検出用電源と別個の表示用電源の供給によってなされることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記画素は有機ＥＬ素子を備えることを特徴とする請求項１に記載の表示装置。
【請求項９】
前記画素は有機発光ダイオードを備えることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
様々な情報処理装置の普及により、役割に応じた表示装置が種々存在する。その中で、表示素子が自発光素子で構成されたいわゆる自発光型と称される表示装置が注目されてきている。このような表示装置において、その表示素子は、たとえば、有機ＥＬ（Electro Luminescence）素子、あるいは有機発光ダイオード（Organic Light Emitting Diode）等が用いられたものが知られている。このような表示装置は、バックライトが不要で低消費電力に向いており、また、従来の液晶ディスプレイに比べて画素の視認性が高く、応答速度が速い等の利点を有する。さらに、このような発光素子はダイオードに似た特性を持っており、素子に流す電流量によって輝度を制御することができる。
【０００２】
しかし、このように構成された表示装置において、その発光素子の特性として、使用期間や周囲環境により素子の内部抵抗値が変化することを免れない。特に使用期間が増大すると経時的に内部抵抗が高くなり、素子に流れる電流が減少する性質がある。そのため、例えばメニュー表示などを行う場合において、画面内の同一箇所の画素を点灯続けていると、その部分について焼付きの現象が生じる。
【０００３】
この状態を補正するためには画素の状態を検出する必要があり、たとえば、下記特許文献１に開示された技術が知られている。すなわち、発光素子に電流を供給している配線上に接続された検出回路（電流計）によって、該発光素子に流れる電流値を測定するようになっている。そして、画素毎の測定値から補間関数を求め、それを記憶媒体に記憶するようになっている。画像の表示の際には、前記記憶媒体に記憶された補間関数から各画素の駆動用トランジスタの特性に応じた信号を演算して求め、該信号を当該画素に供給するようになっている。
【特許文献１】特開２００３−１９５８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に示した技術は、画素ごとの発光素子に流れる電流は微少（数μＡ程度）であるため、検出器によって検出される電流は微少となることを免れない。この場合、たとえば温度等の外部要因であるノイズの影響がある場合、前記電流は精度よい値として検出することができなくなる。たとえば焼き付きが生じた画素における検出電流は数十ｍＶの変動であるのに対し、温度特性などの外部要因の電圧は数百ｍＶの変動が生じるからである。このため、画素の状態の信頼性ある検出を行うためには、回路規模の増大を回避できないことになる。
【０００５】
本発明の目的は、検出回路の規模を増大させず、外部要因のノイズの影響がなく、画素の状態を信頼性よく検出することができる表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、従来の上述した画素の状態の検出は絶対値で行っており、検出器は、その測定範囲を、外因による電圧変動分をも含めなくてはならないという観点に鑑みてなされたものである。すなわち、本発明は、検出回路による各画素の状態の順次検出は、隣接画素の相対値を用いて検出することで、該検出回路の規模の縮小、および検出精度の信頼性を向上させたものである。
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００８】
（１）本発明による表示装置は、たとえば、電流量に応じて発光量が変化する複数の画素により構成された表示部と、前記画素に表示信号を供給する信号線を有する表示装置であって、
前記画素への検出用電源の供給によって得られる前記画素の画素状態信号を前記信号線の切り替えによって取り出すスイッチ回路と、
前記画素の画素状態信号を前記表示部の隣接する画素に沿って検出するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からの検出値に基づいて当該画素への前記表示信号を補正する補正回路を備え、
前記Ａ／Ｄ変換器は、同一の画素に対して画素状態信号を検出する第１のＡ／Ｄ回路と第２のＡ／Ｄ回路を備え、第２のＡ／Ｄ回路は、第１のＡ／Ｄ回路よりも検出電圧のしきい値の半分だけレベルシフトされて、該第１のＡ／Ｄ回路と２段構成され、
前記補正回路は、前記第１のＡ／Ｄ回路からの各画素からの検出値から隣接する画素同士の差分値を求めるとともに、前記第２のＡ／Ｄ回路からの対応する各画素からの検出値から隣接する画素同士の差分値を求める第１の回路と、  前記第１のＡ／Ｄ回路から順次得られる差分値と前記第２のＡ／Ｄ回路から順次得られる差分値から対応する各差分値の一方を選択する第２の回路と、第２の回路から得られる各差分値を順次累積させて前記画素ごとの累積値を求める第３の回路とから構成され、前記画素ごとの累積値によって前記表示信号を補正することを特徴とする。
【０００９】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記第２の回路は、対応する各差分値の絶対値が、同じ値、あるいは一つずれた値の場合に、小さい値を有する差分値を選択することを特徴とする。
【００１０】
（３）本発明による表示装置は、たとえば、（２）の構成を前提とし、前記第２の回路は、対応する各差分値が、いずれも負の値の場合、選択された差分値を負とすることを特徴とする。
【００１１】
（４）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記第３の回路によって得られる画素ごとの累積値に負の値のものがある場合、全体の画素の累積値をシフトさせることによって全体の累積値を正の値にすることを特徴とする。
【００１２】
（５）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記スイッチ回路によって画素の画素状態信号を取り出しは帰線期間になされることを特徴とする。
【００１３】
（６）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記Ａ／Ｄ変換器は、リファレンス電圧生成回路、加算回路、および減算回路を備え、リファレンス電圧を中心に、加算回路と減算回路からそれぞれ基準電圧を生成し、これら基準電圧を前記第１のＡ／Ｄ回路および第２のＡ／Ｄ回路に供給することを特徴とする。
【００１４】
（７）本発明による表示装置は、たとえば、（１）の構成を前提とし、画素の発光は前記検出用電源と別個の表示用電源の供給によってなされることを特徴とする。
【００１５】
（８）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記画素は有機ＥＬ素子を備えることを特徴とする。
【００１６】
（９）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記画素は有機発光ダイオードを備えることを特徴とする。
【００１７】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００１８】
このような表示装置によれば、検出回路の規模を増大させず、外部要因のノイズの影響がなく、画素の状態を信頼性よく検出することができる。
【００１９】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【００２１】
図１は、本発明による表示装置における概略を示す構成図である。表示装置はドライバ１と表示部２で構成される。ドライバ１には、表示制御部３、検出スイッチ４、検出部５、検出用電源６を備える。表示部２には、表示用電源７、たとえば有機ＥＬ素子あるいは有機発光ダイオードからなる表示素子８、画素制御部９、スイッチ１０を備える。外部からの表示データは、ドライバ１の表示制御部３に入力する。表示制御部３は、前記表示データのタイミング制御や信号制御を行う。ドライバ１内での信号の流れは大きく３種類あり、表示経路、検出経路、補正経路として把握できる。前記表示経路は、前記表示データが、表示制御部３、検出スイッチ４を介して表示部２に入り、表画素制御部９を介して表示用電源７で表示素子８を駆動する流れとなっている。前記検出経路は、表示素子８からスイッチ１０、検出スイッチ４を介し検出部５に行く流れとなっている。補正経路は、検出部５から表示制御部３に行き前記表示データを補正する流れとなっている。前記検出スイッチ４は、表示時と検出時でのデータ方向を切り替えるようになっている。表示時には表示用電源７を利用し表示部２の電源にし、検出時には検出用電源６を利用し表示部２の電源にする。本実施例では、電源の個数は２個として示したが、構成によっては増減し、電源の種類も電流源や電圧源によって構成される場合がある。画素制御部９は、表示時に前記表示データによって表示用電源７の制御を行い、検出時に検出用電源６を用いて表示素子８の状態データ（この明細書において、画素状態信号と称する場合がある）を検出部５へ伝達するようになっている。
【００２２】
図２は、図１に示した構成図をさらに詳細に説明する図である。そして、表示装置としてたとえば有機ＥＬ素子を表示素子（図中符号８で示す）とした表示装置を示している。表示素子８の駆動電源は、出時と表示時とで独立した形態をもつ。すなわち、検出時には、検出用電源６として検出用電流源１１を用い、表示時には、表示用電源７として表示用電圧源１２を用いる。表示用電圧源１２は、表示に寄与する表示素子に共通であるのが好ましい。スイッチ１４は信号線１８で表示演算部１６に接続し、表示時にオンになる。検出用電流源１１は、検出線１３でスイッチ１５と接続される。ここで、スイッチ１４とスイッチ１５は同時にオンになることはない。表示演算部１６は、各スイッチや電源の制御及び検出と補正を行う。シフトレジスタ１７は、表示演算部１６の中に組み込まれても、独立した制御部として配置されてもよく、制御は表示演算部１６が行う。信号線２１は、表示時と検出時の両方で用いる共用線である。信号線２１に接続されているスイッチ１４は、表示演算部１６が制御する制御信号２０で制御され、スイッチ１５は、シフトレジスタ１７が制御する制御信号１９で制御される。表示用電圧源１２と表示素子８とは画素制御部９で接続されている。また、検出用電流源１１と表示用電圧源１２は別個の電源となっているが、検出構成によっては、電流源又は電圧源のどちらかの電源にまとめて構成してもよい。信号線２１と表示素子８とは、スイッチ１０で接続される。スイッチ１０は、表示演算部１６が制御するモード選択信号２２で制御する。画素状態信号の検出結果は、検出線１３を介して検出部５で得るようになっている。検出部５は、バッファ２４、Ａ／Ｄ変換部２５、検出演算部２６によって構成されている。バッファ２４は、検出線１３の値を増幅して信号２７に出力する。Ａ／Ｄ変換部２５は、信号２７のアナログ値を信号２８のデジタル値に変換する。検出演算部２６は、信号２８のデジタル値から、補正量を算出し、信号２３によって前記表示演算部１６に出力する。また、検出演算部２６からの制御信号２９によってＡ／Ｄ変換部２５を制御するようになっている。検出演算部２６には、設定レジスタや設定メモリを含んでよく、この設定値によって検出方法や各種設定を変更することが可能である。
【００２３】
図３は、前記Ａ／Ｄ変換部２５の一実施例を示す内部構成図である。図３に示すように、Ａ／Ｄ変換部２５は、検出結果を示す信号２７を入力し、Ａ／Ｄ回路３０によってＡ／Ｄ変換された信号２８を出力として取り出すようになっている。また、Ａ／Ｄ変換部２５に、リファレンス電圧生成回路３１と、加算回路３２、減算回路３５を備える。Ａ／Ｄ変換部２５には前記検出演算部２６（図２参照）から制御信号２９が取り入れられ、該制御信号２９は前記リファレンス電圧生成回路３１に入力され、該リファレンス電圧生成回路３１からは信号３３および信号３６を出力させるようになっている。信号３３の値と信号３６の値は同じでも異なってもよい。信号３３は加算回路３２に入力され、該加算回路３２は基準電圧Ａが出力されて前記Ａ／Ｄ回路３０に供給されるようになっている。信号３６は減算回路３５に入力され、該減算回路３５は基準電圧Ｂが出力されて前記Ａ／Ｄ回路３０に供給されるようになっている。基準電圧Ａ３４と基準電圧Ｂ３７は前記Ａ／Ｄ回路３０の基準電圧として用いられるようになっている。
【００２４】
図４は、Ａ／Ｄ回路の一般的な構成を示した図である（前記Ａ／Ｄ回路３０の構成の詳細は図５に示す）。図４において、前記Ａ／Ｄ回路３０は基準電圧Ａ３４及び基準電圧Ｂ３７によって生成された基準値４１と、入力される信号２７の検出結果を複数の比較器４２によって比較するようになっている。基準電圧Ａ３４と基準電圧Ｂ３７は一方を基準線の値とし、リファレンス電圧値にオフセット値を加算または減算して求めた値とする。比較に用いる基準値４１は基準電圧Ａ３４と基準電圧Ｂ３７の間を抵抗ラダー４０で分割した値となっている。これにより、各比較器４２は検出結果２７と基準値４１を比較する。図４に示す比較器４２はたとえば７個から構成されている。しかし、この比較器４２の個数、及び、抵抗ラダー４０の個数は要望される比較精度に応じて増減され得る。
【００２５】
図５は前記Ａ／Ｄ回路３０の内部構成の実施例を示す図である。図４では抵抗ラダーを１系統としているものであるが、図５では、Ａ／Ｄの１レンジを広めに取った２系統のＡ／Ｄ変換部を用いた構成とし、ラダーの精度を緩和したものとなっている。ラダーの精度を向上するためには回路規模が大きくなってしまうことから、ラダーを２系統として回路規模の縮小を図っている。また、この実施例では各系統のＡ／Ｄ回路は基準を中心にたとえば±３段階のレンジを持つ構成となっている。図５に示すように、リファレンス電圧から生成した基準電圧Ａ３４及び基準電圧Ｂ３７によって範囲を決定した２系統の抵抗ラダー５０及び抵抗ラダー５１を具備する。そして、抵抗ラダー５０によって生成される各基準値５３、抵抗ラダー５１によって生成される各基準値５３はレンジの半分のずれを有するように設定されている。前記各基準値５２はそれぞれ対応する比較器５４に入力され、各比較器５４において、該比較器５４に入力される検出結果と基準値５２が比較されるようになっている。前記各比較器５４からの比較結果は変換回路Ａ５７に入力され、該変換回路Ａ５７における演算によって、その結果、すなわち、画素の焼きつき具合を示す値（電圧値）をＡ／Ｄ値２８として出力するようになっている。同様に、前記各基準値５３はそれぞれ対応する比較器５５に入力され、各比較器５５において、該比較器５５に入力される前記検出結果５７と基準値５３が比較されるようになっている。前記各比較器５３からの比較結果は変換回路Ｂ５８に入力され、該変換回路Ｂ５８の演算によって、その結果、すなわち、画素の焼きつき具合を示す値（電圧値）をＡ／Ｄ値２８として出力するようになっている。なお、図５において、符号５９は、変換回路Ａ５７（変換回路Ｂ５８も同様）の１レンジ幅を示している。また、前記変換回路Ａ５７および変換回路Ｂ５８は図５において纏めて変換回路５６として示している。
【００２６】
図６は前記変換回路５６からの出力であるＡ／Ｄ値２８の処理方法を示す説明図である。なお、図６では、その右側において、図５の場合と同様に、変換回路Ａ５７、変換回路Ｂ５８を示しているが、図中左側において、前記変換回路Ａ５７からの出力であるＡ／Ｄ値２８の処理方法のみを示している。前記変換回路Ｂ５７の処理方法も前記変換回路Ａ５７の場合と同様だからである。図６において、変換回路Ａ５７からのＡ／Ｄ値２８は、基準を中心に±３段階の７レンジを有する結果６０として構成している。しかし、実際には、前記Ａ／Ｄ値２８は、前記７レンジの中からたとえば４レンジを選択するようになっている。すなわち、基準電圧を定めた素子の劣化の程度によって適用電圧がシフトすることで選択するようになっている。たとえば、図６に示すように、初めの画素の検出結果が"０"であれば、使用する範囲は図中６１に示す範囲となり、この範囲の選択は基準画素が正常時の場合となる。また、初めの画素の検出結果が"−１"であれば、使用する範囲は図中６２に示す範囲となり、この範囲の選択は基準画素が第一段階劣化した場合となる。また、初めの画素の検出結果が"−２"であれば、使用する範囲は図中６３に示す範囲となり、この範囲の選択は基準画素が第二段階劣化した場合となる。さらに、初めの画素の検出結果が"−３"であれば、使用する範囲は図中６４に示す範囲となり、この範囲の選択は基準画素が第三段階劣化した場合となる。また、図示していないが、前記変換回路Ｂ５８からの出力であるＡ／Ｄ値２８の処理も上述したと同様となっている。このように、前記７レンジの中からたとえば４レンジを選択するようにして、Ａ／Ｄ値２８を得る手法は、画素の劣化において面内ばらつきがあり、表示部の水平ラインに沿って画素の検出を行う際に、複数のブロックに分け、該ブロックを移動させながら検出する場合において有効となる。
【００２７】
図７は、表示部のたとえば１水平ラインに沿って配列されている複数（図ではたとえば９個示している）の画素に対し前記変換回路Ａ５７に基づく検出結果と前記変換回路Ｂ５８に基づく検出結果を示している。なお、各画素の検出にあっては、前記図６において説明したように、変換回路Ａ５７および変換回路Ｂ５８において、たとえば、図中左側から１番目の画素〜４番目の画素、４番目の画素〜８番目の画素、８番目の画素〜１１番目の画素、……というようにブロック毎に検出するようになっている。ブロックの最後の画素の値と次のブロックの最初の画素を共通としているのはブロックの移動に連続性をもたせるためである。図７において、９個の画素列７１において焼き付きが生じている画素はたとえば図中左側から４〜７番目の画素としている。焼き付けが生じる画素は、その画素より得られる検出電圧が仮に"２"以上とした場合、図中左側から４〜７番目の画素がそれに該当している。この図中左側から４〜７番目の画素のうち７番目の画素は検出電圧が"３"以上となっている。これにより、検出電圧が"２"以下の場合に焼き付けが生じていないと判断されるが、１番目の画素と９番目の画素においては"１"より若干大きくなっており、それ以外の画素は"０（基準電圧）"となっている。この場合、前記変換回路Ａ５７に基づく検出結果は図中符号７２に示しており、１〜９番目の各画素に対して、順次"１"、"０"、"０"、"２"、"２"、"３"、"０"、"０"、"１"の検出値が得られている。また、前記変換回路Ｂ５７に基づく検出結果は図中符号７３に示しており、１〜９番目の各画素に対して、順次"０"、"０"、"０"、"２"、"２"、"２"、"０"、"０"、"０"の検出値が得られている。ここで、前記変換回路Ａ５７に基づく検出結果７２と前記変換回路Ｂ５７に基づく検出結果７３を、対応する画素ごとに比較して判るように、ある画素において検出値に相異を有する。上述したように、前記変換回路Ａ５７および前記変換回路Ｂ５８はレンジの半分のずれを有して検出がなされるようになっており、前記変換回路Ａ５７の検出値は前記変換回路Ｂ５８の検出値以上を出力することから、結果７２は結果７３よりも同等か大きい値となる。
【００２８】
図８は、図７によって検出された前記変換回路Ａ５７に基づく検出結果７２の処理方法、および前記変換回路Ｂ５８に基づく検出結果７３の処理方法を示した図である。図８は、図７に対応した図で、図７において、新たに、前記検出結果７２に対する処理結果８０、および前記検出結果７３に対する処理結果８１を付加した図となっている。すなわち、前記変換回路Ａ５７に基づく検出結果７２に対しては、図中左側から２番目の画素の検出値"０"から１番目の画素の検出値"１"の差分、３番目の画素の検出値"０"から２番目の画素の検出値"０"の差分、４番目の画素の検出値"２"から３番目の画素の検出値"０"の差分、……、９番目の画素の検出値"１"から８番目の画素の検出値"０"の差分と言うように順次算出し、その算出値を順次図中左側から配列させることにより、図８に示すように、"−１"、"０"、"２"、"０"、"１"、"−３"、"０"、"１"の処理結果８０を得ることになる。同様に、前記変換回路Ｂ５８に基づく検出結果７３に対しても、図中左側から２番目の画素の検出値"０"から１番目の画素の検出値"０"の差分、３番目の画素の検出値"０"から２番目の画素の検出値"０"の差分、４番目の画素の検出値"２"から３番目の画素の検出値"０"の差分、……、９番目の画素の検出値"０"から８番目の画素の検出値"０"の差分と言うように順次算出し、その算出値を順次図中左側から配列させることにより、図８に示すように、"０"、"０"、"２"、"０"、"０"、"−２"、"０"、"０"の処理結果８０を得ることになる。
【００２９】
図９は、図８によって算出された前記変換回路Ａ５７に基づく処理結果８０の処理方法、および前記変換回路Ｂ５８に基づく処理結果８１の処理方法を示した図である。図９は、図８に対応した図で、図８において、新たに、前記処理結果８０と処理結果８１の対応する処理値を判定するための判定表９１、この判定表９１に基づいて差分値を得る差分処理結果９２、この差分処理結果９２から累積値を算出した累積処理結果９３を付加した図となっている。図９において、まず、前記処理結果８０の図中左側から１番目の処理結果"−１"と前記処理結果８１の図中左側から１番目の処理結果"０"を比較する。この場合、判定表９１において"それ以外"に該当することから差分処理結果９２においてその図中左側から１番目に差分値"０"を格納する。次に、前記処理結果８０の２番目の処理結果"０"と前記処理結果８１の２番目の処理結果"０"を比較する。この場合、判定表９１において"それ以外"に該当することから差分処理結果９２において２番目に差分値"０"を格納する。次に、前記処理結果８０の３番目の処理結果"２"と前記処理結果８１の３番目の処理結果"２"を比較する。この場合、判定表９１において"２２"に該当することから差分処理結果９２において３番目に差分値"２"を格納する。次に、前記処理結果８０の４番目の処理結果"０"と前記処理結果８１の４番目の処理結果"０"を比較する。この場合、判定表９１において"それ以外"に該当することから差分処理結果９２において４番目に差分値"０"を格納する。次に、前記処理結果８０の５番目の処理結果"１"と前記処理結果８１の５番目の処理結果"０"を比較する。この場合、判定表９１において"それ以外"に該当することから差分処理結果９２において５番目に差分値"０"を格納する。そして、前記処理結果８０の６番目の処理結果"−３"と前記処理結果８１の６番目の処理結果"−２"を比較する。この場合、判定表９１において"２３"に該当し差分処理結果９２において５番目に差分値"−２"を格納する。以下、この操作を繰り返し、差分処理結果９２において、その１番目から、順次、"０"、"０"、"２"、"０"、"０"、"−２"、"０"、"０"の値を得る。ここで、判定表９１においては絶対値のみを示しており、比較する対象がいずれも負である場合、差分処理結果９２には−を付して格納するようにしている。そして、判定表９１に示すルールは、「比較する２つの値が、同じ値あるいは一つずれた値の場合に、小さい値を採用する。」ことに基づいている。以下、この操作を繰り返し、差分処理結果９２において、その１番目から、順次、"０"、"０"、"２"、"０"、"０"、"−２"、"０"、"０"の値を得る。次に、この差分処理結果９２から累積値を算出する。ここで、該累積値を求めるのに、最初の値を０とし、この０に前記差分処理結果９２の図中左側から１番目の差分値"０"を加算する。この加算結果である"０"の値を累積処理結果９３の図中左側から１番目に格納する。次に、加算結果である前記"０"に前記差分処理結果９２の２番目の差分値"０"を加算する。この加算結果である"０"の値を累積処理結果９３の２番目に格納する。次に、加算結果である前記"０"に前記差分処理結果９２の３番目の差分値"２"を加算する。この加算結果である"２"の値を累積処理結果９３の３番目に格納する。さらに、加算結果である前記"２"に前記差分処理結果９２の４番目の差分値"０"を加算する。この加算結果である"２"の値を累積処理結果９３の４番目に格納する。以下、これを繰り返すことにより、前記累積処理結果９３は、図中左側から、"０"、"０"、"２"、"２"、"２"、"０"、"０"、"０"となる。この累積処理結果９３の各累積値は、図９の画素列７１において、図中左側から１番目の画素を除いた２番目以降の各画素に対する補正データとなる。なお、１番目の画素を除いているのは、該画素が基準としているからである。このように補正データとなる前記累積処理結果９３の値は、前記画素列７１の図中左側から２番目の画素に、"０"の電流を、３番目の画素に"０"の電流を、４番目の画素に"２"の電流を、５番目の画素に"２"の電流を、６番目の画素に"２"、……電流を流すようにして使用される。すなわち、焼き付けが生じた画素は抵抗が大きくなってしまうことから、それに応じて電流を多く流すようにするようにしている。
【００３０】
なお、図９に示す実施例において、前記変換回路Ａ５７に基づく処理結果（差分値）８０、および前記変換回路Ｂ５８に基づく処理結果（差分値）８１から、前記判定表９１に基づいて、すなわち、対応する２つの値を比較し、それらが同じ値あるいは一つずれた値の場合に小さい値を採用することによって前記差分処理結果９２を算出している。これにより、前記変換回路Ａ５７および前記変換回路Ｂ５８の各レンジの境界の値におけるゆらぎをなくし、信頼性ある補正データを得ることができる効果を図っている。
【００３１】
図９に示した累積処理結果９３は、その累積値から明らかとなるよう全て正の値となっており、負を含まない値となっている。しかし、演算上において負の値を含む場合もある。補正データとしての前記累積値は全て正となっていることが補正処理において好ましい。図１０は、回路規模の増大をともなうことのない２ビット処理で補正データを全て正にするための処理を示したものである。図１０において、符号１００は画素の検出アドレスを示し、図中たとえば１６個の隣接する画素を対象としている。また、符号１０１は補正メモリアドレスを示し、前記画素の検出アドレスに対応して１６個のアドレスを示している。図１６個の画素の検出において、上述したように、前記変換回路Ａ５７および前記変換回路Ｂ５８を必要とすることは上述した通りであるが、図１０においては、説明の便宜上、前記変換回路Ａ５７によって得られる検出結果１０２を示している。この検出結果１０２は、たとえば、５画素をブロック毎に順次検出し、その連続性を保つために、ブロックの最後の画素と次のブロックの最初の画素を共通にして、検出した結果を示している。なお、この検出結果１０２は、図７に示した検出結果７２と対応するものである。また、符号１０４は差分処理結果を示し、図９に示した差分処理結果９２に対応するものとなっている。そして、符号１０５は累積処理結果を示し、図９に示した累積処理結果９３に対応するものである。ここで、前記累積処理結果１０５は、補正データとして使用することができるが、その累積値の中には負の値が含まれていることが明らかとなる。このため、前記累積処理結果１０５から算出される最小値結果１０６からの最小値を算出する。この最小値は−１であるから、前記累積処理結果１０５の図中左側からの"０"、"１"、"０"、"−１"、"０"、"０"、……、"１"、"２"、"１"の各累積値を１だけシフトさせるようにする。これにより、前記補正メモリアドレス１０１に、図中左側から、"１"、"２"、"１"、"０"、"１"、"１"、……、"２"、"３"、"２"からなる補正値１０７が格納される。上述したように、このようすることにより、２ビット処理で、補正データを全て正の値にすることができるようになる。
【００３２】
図１１は、本発明の適用にあって、表示装置における各画素の表示期間と検出期間のタイミングを示す図である。この図では、便宜上画素数やブロック数を記載しているが、これらは一例である。図１１において、表示１フレーム１１０の期間において、表示期間１１１と検出期間１１２を有する。通常の表示装置では、表示期間と帰線期間からなるが、帰線期間に検出期間を割り当てている。表示期間は映像を表示する期間であり、検出期間は画素情報を読み出す期間である。別の方法として、表示を行わず、全て検出に用いることも可能である。表示期間１１１では、補正表示１１３を行う。これは検出結果から得られた補正データ（図９の累積処理結果９３、あるいは図１０の補正値１０７に相当する）を用い、表示データを補正して表示する。検出期間１１２では、リファレンス電圧を検出するための温度特性検出１１４、Ａ／Ｄ変換器（ＡＤＣ）のリファレンス電圧範囲を設定するＡＤＣ電圧範囲設定１１５、ブロック検出１１６を行う。１色の１検出ラインを終了するには、１表示フレームがブロック分割数分だけ必要である。この例では、１ラインを１０ブロックに分割しているため、１色検出ライン１１７の期間は、１０表示フレームになる。また、この例では、総ライン数を４８０ラインとしているため、１検出フレーム１１８の期間は、１０×３×４８０表示フレームになる。
【００３３】
図１２は図１１に示した処理をフローチャートで示した図である。本システムが起動すると処理１２０において表示制御部が制御を開始する。処理１２１において、各インターフェース等の初期化を行う。処理１２２において表示処理を開始し、処理１２３において表示処理を終了する。処理１２２から処理１２３までが表示期間である。処理１２４において検出処理を開始し、処理１２５において温度特性検出を行う。処理１２６においてＡＤＣ電圧範囲を設定し、処理１２７においてブロック検出を行う。処理１２８において補正値を算出し、処理１２９において検出処理を終了する。処理１２４から処理１２９までが検出期間である。システムは、表示期間と検出期間で処理を繰り返す。
【００３４】
図１３は図１２に示した処理１２５の内部処理をフローチャートで示した図である。処理１３０において温度特性検出制御を開始すると、処理１３１においてメモリや各種スイッチの初期化処理を行う。その後、処理１３２において電流源の設定を行い、処理１３３においてシフトレジスタの設定を行う。処理１３４において画素カウンタの設定を行い、処理１３５において温度特性を検出する画素を選択する。処理１３６においてＡＤＣの電圧範囲を設定し、処理１３７において温度特性を検出し、処理１３８において温度特性検出制御を終了する。
【００３５】
図１４は図１２に示す処理１２６の内部処理をフローチャートで示した図である。処理１４０においてＡＤＣ電圧範囲設定制御を開始すると、処理１４１においてメモリや各種スイッチの初期化処理を行う。その後、処理１４２においてＡＤＣ基準電圧を設定し、処理１４３においてＡＤＣの電圧範囲を設定する。処理１４４においてプリチャージの出力を設定し、処理１４５においてＡＤＣ電圧範囲設定制御を終了する。
【００３６】
図１５は図１２に示す処理１２７の内部処理のフローチャートを示す図である。処理１５０においてブロック検出制御を開始すると、処理１５１においてシフトレジスタを設定する。処理１５２においてリファレンスを設定し、処理１５３において画素の状態を検出する。処理１５４において１ブロック内の設定個数か否か判定し、設定個数に達していない場合、処理１５５でシフトレジスタをシフトし、処理１５３から繰り返す。処理１５４において設定個数になった場合、処理１５６においてブロック分割数か判定し、ブロック分割数に達していない場合は処理１５２から繰り返す。処理１５６においてブロック分割数になった場合、処理１５７においてブロック検出制御を終了する。本実施例では、１ラインのブロック分割検出動作を１検出期間に行うものとしたが、複数の検出期間に分割してもよい。
【００３７】
図１６は図１２に示す処理１２８の内部処理のフローチャートを示す図である。処理１６０において補正値算出制御を開始すると、処理１６１において１色分のライン検出が終了したか判定する。処理１６１において１色分のライン検出が終了した場合、処理１６２において補正値を算出し、処理１６３において補正メモリへ結果を格納する。処理１６１において１色分のライン検出が終了していない場合、もしくは、処理１６３の処理が終了すると、処理１６４において補正値算出制御を終了する。
【００３８】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明による表示装置における概略を示す構成図である。
【図２】図１に示した構成図をさらに詳細に説明する図である。
【図３】図３は、図２に示したＡ／Ｄ変換部の一実施例を示す内部構成図である。
【図４】Ａ／Ｄ回路の一般的な構成を示した図である。
【図５】図３に示したＡ／Ｄ回路の内部構成の実施例を示す図である。
【図６】図４に示した変換回路からの出力であるＡ／Ｄ値の処理方法を示す説明図である。
【図７】表示部の１水平ラインに沿って配列されている複数の画素に対し変換回路Ａ５７に基づく検出結果と変換回路Ｂ５８に基づく検出結果を示した図である。
【図８】変換回路Ａ５７に基づく検出結果の処理方法、および変換回路Ｂ５８に基づく検出結果の処理方法を示した図である。
【図９】変換回路Ａ５７に基づく処理結果の処理方法、および前記変換回路Ｂ５８に基づく処理結果の処理方法を示した図である。
【図１０】回路規模の増大をともなうことのない２ビット処理で補正データを全て正にするための処理を示した図である。
【図１１】本発明の適用にあって、表示装置における各画素の表示期間と検出期間のタイミングを示す図である。
【図１２】図１１に示した処理をフローチャートで示した図である。
【図１３】図１２に示した処理１２５の内部処理をフローチャートで示した図である。
【図１４】図１２に示す処理１２６の内部処理をフローチャートで示した図である。
【図１５】図１２に示す処理１２７の内部処理のフローチャートを示す図である。
【図１６】図１２に示す処理１２８の内部処理のフローチャートを示す図である。
【符号の説明】
【００４０】
１……ドライバ、２……表示部、３……表示制御部、４……検出スイッチ、５……検出部、６、７……電源、８……表示素子、９……画素制御部、１０……スイッチ、１１……検出用電流源、１２……表示用電圧源、２４……バッファ、２５……Ａ／Ｄ変換部、２６……検出演算部、３０……Ａ／Ｄ回路、３１……リファレンス電圧生成部、３２……加算回路、３５……減算回路、４０、５０、５１……抵抗ラダー、４２、５４、５５、……比較器、４３……変換回路、５７……変換回路Ａ、５８……変換回路Ｂ、７１……画素列、７２、７３……検出結果、８０、８１……処理結果、９２、１０４……差分処理結果、９３、１０５……累積演算結果、１０７……補正データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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