(57)【要約】【課題】強誘電体膜を薄膜し、これによって低電圧動作を可能にした強誘電体キャパシタの製造方法を提供する。【解決手段】基板上方に第１電極層１２ａを形成する工程と、第１電極層１２ａ上に、第１強誘電体層を形成する工程と、第１強誘電体層上に、アモルファス層１６ａを形成する工程と、アモルファス層１６ａ上に、第２電極層１４ａを形成する工程と、アモルファス層１６ａを結晶化して第２強誘電体層とする工程と、を含む強誘電体メモリ装置の製造方法。【選択図】図４
2009182309.tif 000002
【特許請求の範囲】
【請求項１】
基板上方に第１電極層を形成する工程と、
前記第１電極層上に、第１強誘電体層を形成する工程と、
前記第１強誘電体層上に、アモルファス層を形成する工程と、
前記アモルファス層上に、第２電極層を形成する工程と、
前記アモルファス層を結晶化して第２強誘電体層とする工程と、を含むことを特徴とする強誘電体メモリ装置の製造方法。
【請求項２】
前記アモルファス層を形成する工程と、前記第２電極層を形成する工程との間に、前記アモルファス層の表面に対してアンモニアプラズマ処理を施す工程を含むことを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。
【請求項３】
前記第２電極層は、前記アンモニアプラズマ処理が施されたアモルファス層に接して形成されることを特徴とする請求項２に記載の強誘電体メモリ装置の製造方法。
【請求項４】
前記第２電極層は、（１１１）配向を有することを特徴とする請求項３に記載の強誘電体メモリ装置の製造方法。
【請求項５】
前記第１電極層は、（１１１）配向を有することを特徴とする請求項４記載の強誘電体メモリ装置の製造方法。
【請求項６】
前記第１電極層及び前記第２電極層は白金であることを特徴とする請求項５記載の強誘電体メモリ装置の製造方法。
【請求項７】
前記アモルファス層は、スパッタ法を用いて形成されることを特徴とする請求項１〜６のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項８】
前記アモルファス層を結晶化して前記第２強誘電体層とする工程は、前記第２電極層を形成する工程の後に行われることを特徴とする請求項１〜７のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項９】
前記アモルファス層の膜厚は、前記第２強誘電体層の膜厚よりも小さいことを特徴とする請求項１〜８のいずれか一項に記載の強誘電体メモリの製造方法。
【請求項１０】
前記アモルファス層の膜厚は、５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１〜９のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項１１】
前記第１強誘電体層及び前記第２強誘電体層は、チタン酸ジルコン酸鉛であることを特徴とする請求項１〜１０のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項１２】
前記アモルファス層を結晶化して前記第２強誘電体層とする工程は、前記第２電極層の上から光を照射することによって行われることを特徴とする請求項１〜１１のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項１３】
前記第１電極層、前記第１強誘電体層、前記第２強誘電体層及び前記第２電極層をパターニングすることにより、強誘電体キャパシタを形成する工程を含むことを特徴とする請求項１〜１２のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体材料の自発分極を利用した低電圧及び高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できる。そのため、ＤＲＡＭ並の集積化が可能であることから、大容量の不揮発性メモリとして期待されている。
【０００３】
強誘電体キャパシタを構成する強誘電体膜の形成材料、すなわち強誘電体材料としては、従来より種々のものが提供されているが、中でも、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３：ＰＺＴ）をはじめてとするペロブスカイト型酸化物や、タンタル酸ビスマスストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）等のビスマス層状化合物が、極めて優れた強電体特性を有するため有望視されている。このような強誘電体材料からなる強誘電体膜に、分極特性などの強誘電体特性を十分に発揮させるためには、その結晶配向を所定の配向に形成する必要がある。例えばＰＺＴを用いた場合では、その結晶配向を（１１１）配向にする必要がある。
【０００４】
ところで、強誘電体メモリをより高速動作、低電圧駆動させるためには、キャパシタに用いる強誘電体材料（強誘電体膜）の分極をより低電圧側で飽和させる必要がある。そのための手法の一つとして、強誘電体膜を薄膜化する手法がある。しかし、現状においては、単に薄膜化させただけでは低電圧側で飽和する分極特性が十分に得られない。その原因の一つとして、例えば強誘電体材料としてＰＺＴを用いた場合、強誘電体膜の表層部、すなわち上部電極側に、（１１１）配向以外の（１００）配向などの不要界面層が形成されてしまうことが考えられる。これは、強誘電体膜上に上部電極を形成した際、プラズマダメージなどによって強誘電体膜の表層部の結晶配向性が変化させられることにより、形成されるものと考えられる。そして、このような不要界面層は、（１１１）配向した層と上部電極との間に直列に挿入されることで強誘電体膜の分極反転性を損ない、これによって強誘電体膜は、所望の強誘電体特性が得られなくなっている。
【０００５】
なお、従来では、強誘電体膜を薄膜化するとともに、その表面の二次相を除去するため、強誘電体膜を形成し結晶化させた後、その表面をウエットエッチングで除去する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−１４４０６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記のウエットエッチングで除去する方法では、薬液としてフッ酸（ＨＦ）などの劇薬を用いることにより、工程上の安全管理が大変であり、これによって生産性が損なわれるといった課題がある。
また、低電圧動作のためには強誘電体膜のさらなる薄膜化が必要であるが、前記したようにウエットエッチングやドライエッエチング、さらにはＣＭＰ法等の機械的手法によって薄膜化され、得られる強誘電体膜では、その表面モフォロジー荒れが危惧される。
【０００７】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、ウエットエッチング等を用いることなく、したがって工程上の安全管理や表面モフォロジー荒れについての問題が無く、強誘電体膜を薄膜し、これによって低電圧動作を可能にした強誘電体キャパシタの製造方法を提供することある。
【課題を解決するための手段】
【０００８】
本発明の強誘電体メモリ装置の製造方法は、基板上方に第１電極層を形成する工程と、
前記第１電極層上に、第１強誘電体層を形成する工程と、
前記第１強誘電体層上に、アモルファス層を形成する工程と、
前記アモルファス層上に、第２電極層を形成する工程と、
前記アモルファス層を結晶化して第２強誘電体層とする工程と、を含むことを特徴としている。
この強誘電体メモリ装置の製造方法によれば、アモルファス層上に第２電極層を形成するため、第２電極層を形成した時のプラズマダメージによって、アモルファス層の結晶配向性が変化させられるといったことはない。したがって不要界面層が形成されない。よって、従来のようにウエットエッチングを用いることなく、不要界面層を有しない強誘電体層を形成することができるので、その分、強誘電体層の薄膜化が可能になる。
【０００９】
また、前記強誘電体メモリ装置の製造方法においては、前記アモルファス層を形成する工程と、前記第２電極層を形成する工程との間に、前記アモルファス層の表面に対してアンモニアプラズマ処理を施す工程を含むことが好ましい。
また、前記強誘電体メモリ装置の製造方法においては、前記第２電極層は、前記アンモニアプラズマ処理が施されたアモルファス層に接して形成されることが好ましい。
このようにすれば、アンモニアプラズマ処理によってアモルファス層の表面が窒素で良好に修飾され、したがってこの上に形成される第２電極の酸化が防止され、その自己配向性が良好に発揮されるようになる。
【００１０】
また、前記強誘電体メモリ装置の製造方法においては、前記第２電極層は、（１１１）配向を有することが好ましい。
また、前記強誘電体メモリ装置の製造方法においては、前記１電極層は、（１１１）配向を有することが好ましい。
このようにすれば、第１電極及び２電極を同じ配向の結晶構造にすることができ、強誘電体特性をより良好にすることができる。
【００１１】
また、前記強誘電体メモリ装置の製造方法においては、前記第１電極層及び前記第２電極層は白金であることが好ましい。
白金は優れた自己配向性を有するので、前記アモルファス層上においても良好に自己配向し、（１１１）配向の結晶構造を有するものとなる。
【００１２】
また、前記強誘電体メモリ装置の製造方法においては、前記アモルファス層は、スパッタ法を用いて形成されることが好ましい。
また、前記強誘電体メモリ装置の製造方法においては、前記アモルファス層を結晶化して前記第２強誘電体層とする工程は、前記第２電極層を形成する工程の後に行われることが好ましい。
また、前記強誘電体メモリ装置の製造方法においては、前記アモルファス層の膜厚は、前記第２強誘電体層の膜厚よりも小さいことが好ましい。
また、前記強誘電体メモリ装置の製造方法においては、前記アモルファス層の膜厚は、５ｎｍ以上２０ｎｍ以下であることが好ましい。
前記の第２電極層を形成する際のダメージを吸収するためには、アモルファス層の厚さを５ｎｍ以上にすればよい。また、アモルファス層の厚さが２０ｎｍを超えると、前述したようにアモルファス層の結晶化の際の負担が大きくなるため、生産性を良好にするには２０ｎｍ以下にするのが好ましい。
【００１３】
また、前記強誘電体メモリ装置の製造方法においては、前記第１強誘電体層及び前記第２強誘電体層は、チタン酸ジルコン酸鉛であることが好ましい。
チタン酸ジルコン酸鉛は優れた強電体特性を有するので、形成する強誘電体キャパシタの強誘電体特性をより良好にすることができる。
【００１４】
また、前記強誘電体メモリ装置の製造方法においては、前記アモルファス層を結晶化して前記第２強誘電体層とする工程は、前記第２電極層の上から光を照射することによって行われることが好ましい。
第２電極層の上から光を照射して加熱を行うので、光の強度等を調整することで前記アモルファス層とその近傍を選択的に加熱することができ、したがって、基板に対する熱的なダメージを抑えることができる。
【００１５】
また、前記強誘電体メモリ装置の製造方法においては、前記第１電極層、前記第１強誘電体層、前記第２強誘電体層及び前記第２電極層をパターニングすることにより、強誘電体キャパシタを形成する工程を含むことが好ましい。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を詳しく説明する。
まず、本発明の強誘電体メモリ装置の製造方法によって得られる強誘電体メモリ装置の一例について、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。
【００１７】
図１は、強誘電体キャパシタを備えたスタック構造の強誘電体メモリ装置の一例を模式的に示す拡大断面図であり、図１において符号１は強誘電体メモリ装置、３は強誘電体キャパシタである。
強誘電体メモリ装置１は、図１に示すように、半導体基板（基板）２と、半導体基板２上に形成された強誘電体キャパシタ３と、この強誘電体キャパシタ３の駆動素子となるスイッチングトランジスタ（以下、トランジスタと記す）４とを備えて構成されたものである。
【００１８】
半導体基板２は、例えばシリコン（Ｓｉ）からなるもので、その上面側には二酸化ケイ素（ＳｉＯ２）等からなる層間絶縁膜５が形成されている。そして、層間絶縁膜５のうち後述する第２不純物領域層２４と対応する領域には、層間絶縁膜５を貫通するコンタクトホール５Ａが形成されており、このコンタクトホール５Ａ内には、プラグ６が埋設されている。
プラグ６は、コンタクトホール５Ａ内に充填された導電材料によって形成されたもので、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等からなり、本例ではＷによって形成されている。
【００１９】
強誘電体キャパシタ３は、層間絶縁膜５及びプラグ６上に形成されたバリア膜１１と、バリア膜１１上に積層された下部電極１２と、下部電極１２上に積層された強誘電体膜１３と、強誘電体膜１３上に積層された上部電極１４とを備えて構成されたものである。
バリア膜１１は、結晶質を含んで導電性を有するとともに、酸素バリア性を有する材料からなっている。例えば、ＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮなどからなっており、本例ではＴｉＡｌＮによって形成されている。
【００２０】
下部電極１２は、例えばＩｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つまたはこれらの合金あるいはこれらの酸化物からなっている。ここで、下部電極１２は、ＩｒまたはＰｔからなっているのが好ましく、Ｐｔからなっているのがより好ましい。また、この下部電極１２は、単層膜であっても、積層した多層膜であってもよく、多層膜で形成する場合には、例えばＩｒ、ＩｒＯｘ、Ｐｔをこの順に積層したものが好適とされる。
【００２１】
そして、下部電極１２が結晶質である場合には、下部電極の結晶配向とバリア膜１１の結晶配向が互いに接触する界面においてエピタキシャルの方位関係となることが好ましい。このとき、下部電極１２の結晶配向と強誘電体膜１３の結晶配向とも、互いに接触する界面においてエピタキシャルの方位関係となっているのが好ましい。
例えば、バリア膜１１が立法晶系に属してその結晶配向が（１１１）配向である場合、またはバリア膜１１が六方方晶系に属してその結晶配向が（００１）配向である場合、下部電極１２の結晶配向が（１１１）配向であるのが好ましい。このようにすれば、下部電極１２上に強誘電体膜１３を形成する際、強誘電体膜１３の結晶配向を（１１１）配向にするのが容易になる。
【００２２】
強誘電体膜１３は、本例では第１の強誘電体膜１５と第２の強誘電体膜１６とが、前記下部電極１２側からこの順に積層されて構成されたものとなっている。ただし、これら第１の強誘電体膜１５と第２の強誘電体膜１６とは、製造方法が互いに異なることから、説明を容易にするため二層に分けているものの、後述するように製造後においては、その境界がなく、したがって単一層からなる強誘電体膜１３を構成するものとなっている。
【００２３】
第１の強誘電体膜１５は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料からなるもので、後述するようにスパッタ法やＭＯＣＶＤ法（有機金属化学気相堆積法）、ゾルゲル法等の化学溶液堆積法（ＣＳＤ法）などによって成膜され、形成されたものである。具体的には、この第１の強誘電体膜１５を構成する強誘電体材料としては、前記一般式中のＡがＰｂからなり、ＢがＺｒ及びＴｉからなるＰＺＴ（チタン酸ジルコン酸鉛）によって形成されているのが好ましく、したがって本例において第１の強誘電体膜１５は、ＰＺＴからなっているものとする。ただし、前記一般式中のＡは、Ｐｂの一部がＢｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａ、Ｓｉ、Ｇｅの元素のうちの少なくとも一種に置換されていてもよい。また、Ｂは、Ｚｒ又はＴｉの一部が、Ｎｂに置換されていてもよい。このように、前記一般式中のＡやＢが一部他の元素に置換されているものも、本発明においてはＰＺＴとしている。
【００２４】
ここで、このようなＰＺＴにおいては、より大きな自発分極量を獲得するため、Ｔｉの含有量をＺｒの含有量より多くするのが好ましい。このようにＴｉの含有量をＺｒの含有量より多くすることにより、ヒステリシス特性を良好にすることができる。
また、このように第１の強誘電体膜１５をＰＺＴとする場合、前記下部電極１２としては、（１１１）配向の結晶構造を有しているのが好ましい。下部電極１２がこのような配向を有していることにより、第１の強誘電体膜１５はこの下部電極１２の（１１１）配向を反映し、良好に（１１１）配向するようになる。
【００２５】
第２の強誘電体膜１６も、前記第１の強誘電体膜１５と同様に、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料からなり、したがって本実施形態ではＰＺＴからなっている。ただし、この第２の強誘電体膜１６は、前記第１の強誘電体膜１５とは異なり、後述するようにスパッタ法等によって一旦アモルファス相からなるアモルファス層として形成され、その後、光照射による加熱処理によって結晶化されたものである。
このように、これら第１の強誘電体膜１５と第２の強誘電体膜１６とからなる強誘電体膜１３は、本例ではいずれもＰＺＴによって形成されているので、前述したように層間の界面（境界）が明確に形成されておらず、したがって実質的には全体が一つの膜構造となっている。
【００２６】
また、このような強誘電体膜１３は、本発明では低電圧駆動（低電圧動作）を可能にするべく、その薄膜化が図られており、本例では全体の厚さが５０ｎｍ〜１００ｎｍ程度の薄膜になっている。そして、特に第２の強誘電体膜１６の厚さは、５ｎｍ〜２０ｎｍ程度となっている。これは、後述するようにこの第２の強誘電体膜１６の成膜時の状態であるアモルファス層が、５ｎｍ〜２０ｎｍ程度の厚さに形成されるからである。
【００２７】
上部電極１４は、少なくとも下層側が、自己配向性を有する導電材料によって形成されたもので、具体的には、前記導電材料として白金（Ｐｔ）が用いられている。したがって、この上部電極１４は、下層側がＰｔからなる多層膜、あるいはＰｔの単層膜となっており、本実施形態ではＰｔの単層膜となっている。なお、上部電極１４を多層膜で形成する場合には、前記下部電極１２の場合と同様に、ＩｒやＩｒＯｘをＰｔとともに用いることができる。
【００２８】
トランジスタ４は、半導体基板２の表面に部分的に形成されたゲート絶縁層２１と、ゲート絶縁層２１上に形成されたゲート導電層２２と、半導体基板２の表層に形成されたソース／ドレイン領域である第１及び第２不純物領域層２３、２４とを備えて形成されたものである。そして、このトランジスタ４は、第２不純物領域層２４上に形成されたプラグ６を介して前記強誘電体キャパシタ３の下部電極１２側に導通している。
また、トランジスタ４は、半導体基板２に間隔をおいて複数形成されており、隣接する他のトランジスタ４との間に素子分離領域２５が設けられたことにより、互いに絶縁され分離されている。
【００２９】
次に、前記した強誘電体メモリ装置１の製造方法に基づき、本発明の強誘電体メモリ装置の製造方法の一実施形態について、図２、図３、図４を参照して説明する。ここで、図２、図４は、強誘電体メモリ装置の製造工程を説明するための要部側断面図であり、図３は模式図である。なお、図２、図４においては、トランジスタ４等の下部構造を省略し、要部のみを示している。
【００３０】
まず、従来と同様にして、半導体基板２の表層に第１及び第２不純物領域層２３、２４を形成するとともに半導体基板２上にトランジスタ４や層間絶縁膜５を形成する（図１参照）。そして、図２（ａ）に示すように層間絶縁膜５にコンタクトホール５Ａを形成し、このコンタクトホール５Ａ内に導電材料として例えばＷを充填することにより、プラグ６を形成する。
次に、層間絶縁膜５及びプラグ６上に、スパッタ法等によってＴｉＡｌＮを成膜し、バリア層１１ａを形成する。その際、結晶質を有するＴｉＡｌＮによってバリア層１１ａを形成することで、このバリア層１１ａを（１１１）配向させる。
【００３１】
次に、図２（ｂ）に示すようにバリア層１１ａ上に下部電極層１２ａを形成する。本実施形態では、この下部電極１２をＰｔからなる単層膜とし、したがってスパッタ法等でＰｔを成膜し、下部電極１２を形成する。このようにＰｔによって下部電極層１２ａを形成すると、Ｐｔ（白金）は優れた自己配向性を有するので、前記バリア層１１ａ上でより良好に自己配向し、（１１１）配向の結晶構造となる。なお、下部電極１２を多層膜で形成した場合にも、例えばＩｒ、ＩｒＯｘ、Ｐｔの順に積層することで、最表層のＰｔをその自己配向性によって（１１１）配向の結晶構造にすることができる。
【００３２】
次いで、下部電極層１２ａ上に強誘電体層１３ａを形成する。本実施形態では、この強誘電体層１３ａの形成を、その下層となる結晶層（第１強誘電体層）１５ａの形成と、上層となるアモルファス層１６ａの形成との２工程で行う。
まず、下部電極層１２ａ上に前記強誘電体の形成材料、すなわちＰＺＴの形成材料を配し、さらに加熱アニールによる結晶化処理を行い、図２（ｃ）に示すように結晶層１５ａを形成する。
【００３３】
具体的には、スパッタ法やＭＯＣＶＤ法（有機金属化学気相堆積法）、ゾルゲル法等の化学溶液堆積法（ＣＳＤ法）などによって成膜し、その後、ランプ照射加熱などによって結晶化アニール（加熱処理）を行うことにより、所定配向、すなわち（１１１）配向の結晶構造を有するＰＺＴからなる結晶層１５ａを形成する。なお、この結晶層１５ａの厚さについては、本発明では低電圧駆動を可能にするべく強誘電体膜１３を薄膜化するため、この結晶層１５ａについても、厚さを３０ｎｍ〜８０ｎｍ程度に形成する。
【００３４】
次に、前記結晶層１５ａ上に、強誘電体材料であるＰＺＴのターゲットをスパッタリングすること、つまりスパッタ法によってＰＺＴの形成材料を配し、アモルファス相のＰＺＴを厚さ５ｎｍ〜２０ｎｍ程度に成膜することにより、図２（ｄ）に示すようにアモルファス層１６ａを形成する。すなわち、前記結晶層１５ａの形成工程における結晶化アニール（加熱処理）を行わないことで、アモルファス相のＰＺＴを結晶化させることなく、そのままにしておく。これにより、結晶層１５ａとアモルファス層１６ａとが積層されてなる強誘電体層１３ａを得る。
【００３５】
ここで、アモルファス層１６ａの厚さを５ｎｍ以上に形成するのは、後述するように上部電極層を形成する際の、強誘電体層１３ａに与えられるプラズマによるダメージなどを確実に吸収するためである。すなわち、このようなダメージを吸収するためには、２〜３ｎｍ程度の厚さのアモルファス層で十分であるが、膜厚のバラツキ等を考慮して５ｎｍ以上にすることで、前記ダメージを確実に吸収することができる。
また、アモルファス層１６ａの厚さが２０ｎｍを超えると、後述するようにアモルファス層１６ａを結晶化する工程での負担が大きくなるため、生産性を良好にするには２０ｎｍ以下にするのが好ましいからである。
なお、このアモルファス層１６ａの形成については、前記したように薄膜で形成することから、スパッタ法に代えてゾルゲル法を採用することもできる。
【００３６】
続いて、本実施形態では、前記アモルファス層１６ａの表面に対し、アンモニアプラズマ処理を施す。具体的には、アンモニアガスのプラズマを励起して、これをアモルファス層１６ａの表面に照射する。このようなアンモニアプラズマ処理の条件としては、例えばチャンバ内の圧力を１から５Ｔｏｒｒ、基板温度を３００から５００℃、プラズマパワーを２００から２０００Ｗの間に設定し、プラズマ照射時間を３０から１８０秒に設定して行う。以上のアンモニアプラズマ処理により、図３（ａ）に示すようにアモルファス層１６ａの表面をＮＨ基で良好に修飾する（終端させる）ことができる。
【００３７】
次いで、図４（ａ）に示すように、強誘電体層１３ａ上に上部電極層１４ａを形成する。本実施形態では、スパッタ法により、プラズマ雰囲気にて図３（ｂ）に示すようにＰｔ（白金）を成膜する。すると、アモルファス層１６ａの表面はＮＨ基で良好に修飾（終端）されていることから、Ｐｔの酸化が起こらず、したがって、Ｐｔはその優れた自己配向性を十分に発揮する。これにより、図３（ｃ）に示すように良好な（１１１）配向の結晶構造を有するＰｔ膜が形成される。なお、上部電極層１４ａを多層膜で形成する場合には、その最下層をＰｔによって形成することにより、この最下層を良好な（１１１）配向の結晶構造に形成する。
【００３８】
次いで、図４（ｂ）に示すように、前記上部電極層１４ａの上方から光を照射して前記強誘電体層１３ａの前記アモルファス層１６ａを加熱し、該アモルファス層１６ａを結晶化して第２強誘電体層（図示せず）とする。例えば、エキシマレーザを照射することにより、アモルファス層１６ａを５５０℃〜７００℃程度の温度範囲で１〜５分程度加熱処理（ＲＴＡ処理）する。その際、エキシマレーザの照射強度等を調整することにより、前記アモルファス層１６ａとその近傍を選択的に加熱するようにする。これにより、半導体基板２側に形成されたトランジスタ（駆動素子）４への熱的なダメージを抑えることができる。
【００３９】
このようにして結晶化を行うと、アモルファス層１６ａは、上部電極層１４ａの上方から光を受けることで該上部電極層１４ａ側から結晶化する。その際、このアモルファス層１６ａに接する上部電極層１４ａが良好な（１１１）配向の結晶構造となっているので、結晶化する際にこの（１１１）配向を反映して結晶化し、良好に（１１１）配向する。よって、このアモルファス層１６ａは、プラズマなどによるダメージを受けることなく、したがって（１１１）配向以外の不要界面層を形成することなく、良好に結晶化し、（１１１）配向したものとなる。また、アモルファス層１６ａはこのように良好な（１１１）配向の結晶構造となるので、その下層である前記結晶層１５ａと同一の結晶構造を有したものとなり、したがってこれらの間の境界がなくなり、図４（ｃ）に示すように強誘電体層１３ａは実質的に一つの結晶層となる。
【００４０】
その後、上部電極層１４上にレジスト層（図示せず）を形成し、さらにこれを露光・現像して所定形状にパターニングし、得られたレジストパターンをマスクにして前記上部電極層１４ａ、強誘電体層１３ａ、下部電極層１２ａ、バリア層１１ａをエッチングすることにより、図１に示したようにバリア膜１１、下部電極１２、強誘電体膜１３、上部電極１４をこの順に積層してなる強誘電体キャパシタ３を得る。そして、この強誘電体キャパシタ３を覆って層間絶縁膜（図示せず）を形成し、さらにコンタクトや配線等（図示せず）を形成することにより、強誘電体メモリ装置１を得る。
【００４１】
このような強誘電体メモリ装置１の製造方法にあっては、強誘電体層１３ａの上に上部電極層１４ａを形成した際、プラズマダメージなどの製造上のダメージが強誘電体層１３ａに与えられても、強誘電体層１３ａはその表層部がアモルファス層１６ａとなっているので、その結晶配向性が変化させられるといったことはなく、したがって不要界面層を形成することもない。そして、上部電極層１４ａを形成した後、該上部電極層１４ａの上方からエキシマレーザを照射してアモルファス層１６ａを加熱し、該アモルファス層１６ａを結晶化するので、該アモルファス層１６ａを、ダメージによる不要界面層が無い、（１１１）配向の良好な結晶構造を有するＰＺＴ膜に形成することができる。
また、上部電極層１４ａの上から光を照射して加熱を行うので、エキシマレーザの光強度等を調整することで選択的に加熱を行い、半導体基板２側に形成されたトランジスタ（駆動素子）４への熱的なダメージを抑えることができる。
よって、従来のようにウエットエッチング等を用いることなく、上部電極層１４ａを形成した際のダメージによる不要界面層が無い、強誘電体層１３ａを形成することができる。したがって、その分、強誘電体膜１３を薄膜化することができ、これによって強誘電体キャパシ３の低電圧動作を可能にすることができる。
【００４２】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲において種々の変更を加えることができる。
例えば、前記実施形態では、強誘電体層１３ａの形成を、結晶層１５ａの形成とアモルファス層１６ａの形成との２工程で行ったが、アモルファス層１６ａの形成のみとしてもよい。すなわち、強誘電体層１３ａ全体を結晶化することなくアモルファス相の状態にしておき、上部電極層（第２電極層）１４ａを形成した後、光照射によってこれを結晶化してもよい。このようにしても、上部電極層１４ａの結晶構造を反映させることにより、アモルファス層（強誘電体層１３ａ）を所定配向で良好に結晶化することができる。
【００４３】
また、前記の強誘電体キャパシタ３については、その側面や上面を覆ってアルミナ（Ａｌ２Ｏ３）等の絶縁性水素バリアを設けるのが好ましい。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る強誘電体メモリ装置の概略構成図である。
【図２】（ａ）〜（ｄ）は図１の強誘電体メモリ装置の製造工程説明図である。
【図３】（ａ）〜（ｃ）は製造工程を説明するための模式図である。
【図４】（ａ）〜（ｃ）は図１の強誘電体メモリ装置の製造工程説明図である。
【符号の説明】
【００４５】
１…強誘電体メモリ装置、２…半導体基板（基板）、３…強誘電体キャパシタ、４…スイッチングトランジスタ（駆動素子）、１２…下部電極（第１電極）、１２ａ…下部電極層（第１電極層）、１３…強誘電体膜、１３ａ…強誘電体層、１４…上部電極（第２電極）、１４ａ…上部電極層（第２電極層）、１５…第１の強誘電体膜、１５ａ…結晶層、１６…第２の強誘電体膜、１６ａ…アモルファス層
【図１】
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【図２】
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【図３】
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【図４】
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