(57)【要約】【課題】オンオフ動作時に出力端子間に発生する過渡電圧を低減する。【解決手段】一対の入力端子ＩＮ１、ＩＮ２と、一対の出力端子ＯＵＴ１、ＯＵＴ２と、出力端子間に接続されたＭＯＳＦＥＴＮ１、Ｎ２と、入力端子ＩＮ１、ＩＮ２とＭＯＳＦＥＴＮ１、Ｎ２との間に接続された駆動回路１０とを備える。入力端子ＩＮ１、ＩＮ２間には、発光素子Ｄ１が接続される。ＭＯＳＦＥＴＮ１、Ｎ２は、それぞれのソース電極同士を相互に電気的に接続し、それぞれのドレインを出力端子ＯＵＴ１、ＯＵＴ２に接続する。駆動回路１０は、ＭＯＳＦＥＴＮ１、Ｎ２のゲートに駆動電圧を与えるフォトダイオードアレイＦＤ１と、ＭＯＳＦＥＴＮ１、Ｎ２のゲート・ソース電極間に接続され、それぞれのゲート電極に蓄積される電荷を放電するための放電回路１１と、を含む。【選択図】図１
2009117528.tif 000002
【特許請求の範囲】
【請求項１】
一対の入力端子と、一対の出力端子と、前記出力端子間に接続された複数のＦＥＴと、前記複数のＦＥＴを駆動するための駆動回路とを備え、前記一対の入力端子には、単一の制御信号が与えられ、且つ、前記一対の出力端子には、単一の出力信号が出力される構成を有し、
前記複数のＦＥＴは同種類で、且つ、前記ＦＥＴの夫々のソース電極同士が相互に電気的に接続され、前記駆動回路は、前記ＦＥＴの各ゲート電極を互いに電気的に短絡しないような回路構成を備えていると共に、前記各ＦＥＴは前記単一の制御信号によって、オンオフされる光半導体リレー装置であって、
前記駆動回路は、
前記複数のＦＥＴのゲートに駆動電圧を与える光電気変換素子と、
前記複数のＦＥＴのゲート・ソース電極間に接続され、それぞれのゲート電極に蓄積される電荷を放電するための放電回路と、
を含むことを特徴とする光半導体リレー装置。
【請求項２】
前記光電気変換素子は、フォトダイオードアレイであって、
前記放電回路は、
前記フォトダイオードアレイのアノードにコレクタを接続し、前記フォトダイオードアレイのカソードにベースを接続し、前記複数のＦＥＴのソース電極にエミッタを接続するｎｐｎトランジスタと、
前記複数のＦＥＴの一方のゲート電極にエミッタを接続し、前記フォトダイオードアレイのアノードにベースを接続し、前記フォトダイオードアレイのカソードにコレクタを接続する第１のｐｎｐトランジスタと、
前記複数のＦＥＴの他方のゲート電極にエミッタを接続し、前記フォトダイオードアレイのアノードにベースを接続し、前記フォトダイオードアレイのカソードにコレクタを接続する第２のｐｎｐトランジスタと、
前記ｎｐｎトランジスタのエミッタにアノードを接続し、前記ｎｐｎトランジスタのベースにカソードを接続する第１のダイオード群と、
前記第１のｐｎｐトランジスタのベースにアノードを接続し、前記第１のｐｎｐトランジスタのエミッタにカソードを接続する第２のダイオード群と、
前記第２のｐｎｐトランジスタのベースにアノードを接続し、前記第２のｐｎｐトランジスタのエミッタにカソードを接続する第３のダイオード群と、
を備えることを特徴とする請求項１記載の光半導体リレー装置。
【請求項３】
前記第１、第２および第３のダイオード群は、１または複数の直列接続されるダイオードで構成されることを特徴とする請求項２記載の光半導体リレー装置。
【請求項４】
前記第１のダイオード群に替えて第１の抵抗素子を備えることを特徴とする請求項２または３記載の光半導体リレー装置。
【請求項５】
前記フォトダイオードアレイに並列接続される第２の抵抗素子をさらに備えることを特徴とする請求項２乃至４のいずれか一に記載の光半導体リレー装置。
【請求項６】
前記フォトダイオードアレイのアノードにカソードを接続し、前記フォトダイオードアレイのカソードにアノードを接続するリーク用ダイオードをさらに備えることを特徴とする請求項２乃至４のいずれか一に記載の光半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体リレー装置に関し、特に出力端子間に複数のＭＯＳＦＥＴを備えた光半導体リレー装置に関する。
【背景技術】
【０００２】
半導体デバイスの大容量化、高速化が進む中、それらを検査する半導体テスタにおいても測定時間短縮が求められており、またテスタに搭載される光半導体リレーにおいては低容量特性ならびに高速動作特性が非常に重要となってきている。このような光半導体リレーの低容量特性ならびに高速動作特性を実現するための手段として、各種光半導体リレー装置が提案されている（特許文献１、２、３参照）。
【０００３】
図３は、特許文献１に記載のソリッドステートリレーあるいは特許文献２に従来例として記載されている光結合リレー装置の回路図である。図３において、光半導体リレー装置は、一対の入力端子ＩＮ１およびＩＮ２、一対の出力端子ＯＵＴ１およびＯＵＴ２を備え、一対の入力端子ＩＮ１およびＩＮ２の間には制御信号として与えられる入力電気信号を光信号に変換するための発光素子Ｄ１０１が接続され、一対の出力端子ＯＵＴ１およびＯＵＴ２の間には外部接続される負荷回路をオンオフするための２つのＭＯＳＦＥＴＮ１０１およびＮ１０２が接続された構成を有する。ここで、ＭＯＳＦＥＴＮ１０１およびＮ１０２は、互いのソース電極が短絡されるように、ソース電極およびドレイン電極が互いに逆方向に直列接続された構造となっている。これは、光半導体リレー装置の場合、出力端子ＯＵＴ１およびＯＵＴ２間に交流信号を通す状態が多く、このような場合にも出力端子ＯＵＴ１およびＯＵＴ２間のオフ状態を保つために、双方向に逆阻止状態を保つ事が可能な構造とする必要が有るためである。
【０００４】
また、発光素子Ｄ１０１とＭＯＳＦＥＴＮ１０１およびＮ１０２との間には、ＭＯＳＦＥＴを駆動させるための駆動回路１００を有する。駆動回路１００は、発光素子Ｄ１０１からの光を受け電気信号に変換するフォトダイオードアレイＦＤ１０１と、ＭＯＳＦＥＴＮ１０１およびＮ１０２のオフ動作を行う際にゲート電極に蓄積されたキャリアを迅速に放電するために設けられた放電回路１０１とで構成される。フォトダイオードアレイＦＤ１０１は、複数のフォトダイオード素子を直列に接続した構成を有し、アレイ両端のフォトダイオードのアノードとカソードによって特徴付けられている。
【０００５】
さらに、放電回路１０１は、ｐｎｐトランジスタＱ１０１およびｎｐｎトランジスタＱ１０２を備えたサイリスタ構造を有し、ｐｎｐトランジスタＱ１０１のベース電極とフォトダイオートアレイＦＤ１０１のアノードとが接続され、かつｎｐｎトランジスタＱ１０２のベース電極とフォトダイオードアレイＦＤ１０１のカソードとが接続されている。また、ｐｎｐトランジスタＱ１０１およびｎｐｎトランジスタＱ１０２のそれぞれのベース電極とエミッタ電極の間には、各トランジスタを駆動させるためのダイオードＤ１０２およびダイオードＤ１０３がそれぞれ接続されている。ｐｎｐトランジスタＱ１０１のエミッタ電極およびダイオードＤ１０２のカソードは、ＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート電極に接続され、ｎｐｎトランジスタＱ１０２のエミッタ電極およびダイオードＤ１０３のアノードは、ＭＯＳＦＥＴＮ１０１およびＮ１０２のソース電極に接続された構造となっている。
【０００６】
次に、図３の光半導体リレー装置の動作について説明する。入力回路を構成する発光素子Ｄ１０１のアノードおよびカソード間に制御信号として電流が流される。この結果、発光素子Ｄ１０１は発光し、この光はフォトダイオードアレイＦＤ１０１によって受光される。フォトダイオードアレイＦＤ１０１は発光素子Ｄ１０１からの光を受光することにより電圧を発生し、この電圧によってＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート電極とソース電極の間に閾値電圧を超える電圧が印可される。したがって、ＭＯＳＦＥＴＮ１０１およびＮ１０２はオン状態となり、これにより出力端子ＯＵＴ１およびＯＵＴ２の間がオン状態となる。この時、ＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート電極とソース電極の間に設けられた放電回路１０１すなわちサイリスタはオフ状態を維持している。
【０００７】
一方、発光素子Ｄ１０１に電流が供給されなくなると、フォトダイオードアレイＦＤ１０１は電圧を発生しなくなる。この時、ＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート電極に蓄積されたキャリアが放電されようとするが、ダイオードＤ１０２が逆方向に接続されているため、ダイオードＤ１０２およびサイリスタ（ｐｎｐトランジスタＱ１０１、ｎｐｎトランジスタＱ１０２）のリーク電流のみが放電される。一方、光を失ったフォトダイオードアレイＦＤ１０１は、内部でキャリアの再結合が進行し、フォトダイオードアレイＦＤ１０１のアノード電位は、ＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート電極におけるゲート電位が低下する速度よりも速く低下する。したがって、フォトダイオードアレイＦＤ１０１のアノードの電位とＭＯＦＥＴＮ１０１およびＮ１０２のゲート電極におけるゲート電位との電位差がサイリスタの閾値電圧を超えると、サイリスタがオン状態となり、ＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート電極に蓄積された電荷がサイリスタを介して急速に放電される。そして、ＭＯＳＦＥＴＮ１０１およびＮ１０２のゲート・ソース間電圧が閾値電圧を下回ると、ＭＯＳＦＥＴＮ１０１およびＮ１０２はオフ状態となる。これにより出力端子ＯＵＴ１およびＯＵＴ２間がオフ状態となる。
【０００８】
図３で示される従来の光半導体装置では、駆動回路が１回路で構成される（１回路構成タイプ）。これに対し、図４で示される特許文献３の光半導体リレー装置は、より高速な動作特性ならびに低容量特性を実現するために、ＭＯＳＦＥＴＮ１０１およびＮ１０２が夫々の駆動回路を有し、各ゲート電極は短絡されていない構造を有する２回路構成タイプとなっている。すなわち、図４において、駆動回路１００ａは、ＭＯＳＦＥＴＮ１０１に対して、フォトダイオードアレイＦＤ１０１、ｐｎｐトランジスタＱ１０１、ｎｐｎトランジスタＱ１０２、ダイオードＤ１０２、Ｄ１０３からなる駆動回路を備え、ＭＯＳＦＥＴＮ１０２に対して、フォトダイオードアレイＦＤ１０２、ｐｎｐトランジスタＱ１０３、ｎｐｎトランジスタＱ１０４、ダイオードＤ１０５、Ｄ１０６からなる駆動回路を備える。これら２つの駆動回路は、図３で説明した駆動回路と同様の回路であり同様に動作する。
【０００９】
ところで、光半導体リレー装置においては、高速動作特性ならびに低容量特性が重要となっている。図４で示された従来の光半導体リレー装置においてはこれらを実現するために、フォトダイオードアレイおよび放電回路を２回路で構成し、ＭＯＳＦＥＴＮ１０１およびＮ１０２を夫々のフォトダイオードＦＤ１０１およびＦＤ１０２で駆動することで高速動作特性が実現できる。
【００１０】
すなわち、図３で示される光半導体リレー装置における出力端子間オフ容量Ｃｏｕｔ１は、以下の式で表される。
Ｃｏｕｔ１＝（ＣＤＳ＋ＣＧＤ）／２＋ＣＰＫＧ
ここで、ＣＤＳはＭＯＳＦＥＴのドレイン電極−ソース電極の間に介在する容量を示し、ＣＧＤはＭＯＳＦＥＴのゲート電極−ドレイン電極の間に介在する容量を示す。さらに、ＣＰＫＧはパッケージ等の持つ容量を示す。
【００１１】
これに対し、図４で示される２回路方式の光半導体リレー装置は、ＭＯＳＦＥＴＮ１０１のゲート電極とＭＯＳＦＥＴＮ１０２のゲート電極の間に、フォトダイオードアレイおよびサイリスタで構成される駆動回路が逆方向に直列に配置されている。したがって、出力端子間オフ容量Ｃｏｕｔ２は、以下の式で示すことができ、Ｃｏｕｔ１に比べて小さくなる。
Ｃｏｕｔ２＝｛ＣＤＳ＋（ＣＧＤ×ＣＰＶＤ）／（ＣＧＤ＋ＣＰＶＤ）｝／２＋ＣＰＫＧ
ここで、ＣＰＶＤは駆動回路の端子間容量を示す。
【００１２】
上記の２つの式から、駆動回路を２回路化し、それぞれの駆動回路を各ＭＯＳＦＥＴのゲート・ソース電極間に並列に配置することで、出力容量を低減できることが分かる。
【００１３】
【特許文献１】特開平５−２６８０４２号公報
【特許文献２】特開２００４−２６００４７号公報
【特許文献３】特許第３０１３８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以下の分析は本発明において与えられる。
【００１５】
図４で示されるような２回路構成タイプの光半導体リレー装置は、その回路構成から、高速動作化および低出力容量化を実現可能で有るという利点を有する。しかしながら、本発明者は、このような２回路構成タイプの光半導体リレー装置のリレーのオンオフ動作時に、出力端子間に過渡電圧が発生し易いという現象を見出した。
【００１６】
この過渡電圧の発生について説明する。２回路構成タイプの従来光半導体リレー装置において観測されるオンオフ動作時の入力端子間波形および出力端子間波形を図５に示す。出力端子間無負荷状態において、図５のＰ１〜Ｐ３に示すように、ＭＯＳＦＥＴのオフ→オン動作時ならびにオン→オフ動作時に過渡電圧が発生していることが分かる。このような過渡電圧は、主に各ＭＯＳＦＥＴにおける負荷状態の変化の差、すなわち各ＭＯＳＦＥＴのターンオン時間およびターンオフ時間の差に起因して発生する。２回路構成タイプにおいては、各フォトダイオードアレイにおける受光光量の差や応答特性の差等に起因した出力特性の差、ならびに各放電回路（サイリスタ）における閾値電圧の差やフォトダイオードアレイにおけるキャリアの再結合速度の差等に起因した放電回路におけるターンオン時間の差が生じる可能性がある。このため、各ＭＯＳＦＥＴがオン状態ならびにオフ状態に至るまでの時間に差が生じ易い。したがって、この時間の差によって出力端子間に過渡電圧が発生し、他の機器や回路に対するノイズ源となる虞がある。
【００１７】
一方、図３で示されるような１回路構成タイプの従来光半導体リレー装置においては、各ＭＯＳＦＥＴのオンオフ動作を同一のフォトダイオードアレイおよび放電回路を用いて行う。したがって、各ＭＯＳＦＥＴにおけるターンオン時間およびターンオフ時間の差は、ほとんどなく、出力端子間の過渡電圧がほとんど発生しない。しかし、２回路構成タイプと比較して出力容量特性ならびにターンオン時間で劣ってしまう。
【課題を解決するための手段】
【００１８】
本発明の１つのアスペクト（側面）に係る光半導体リレー装置は、一対の入力端子と、一対の出力端子と、出力端子間に接続された複数のＦＥＴと、複数のＦＥＴを駆動するための駆動回路とを備え、一対の入力端子には、単一の制御信号が与えられ、且つ、一対の出力端子には、単一の出力信号が出力される構成を有し、複数のＦＥＴは同種類で、且つ、ＦＥＴの夫々のソース電極同士が相互に電気的に接続され、駆動回路は、ＦＥＴの各ゲート電極を互いに電気的に短絡しないような回路構成を備えていると共に、各ＦＥＴは単一の制御信号によって、オンオフされる光半導体リレー装置であって、駆動回路は、複数のＦＥＴのゲートに駆動電圧を与える光電気変換素子と、複数のＦＥＴのゲート・ソース電極間に接続され、それぞれのゲート電極に蓄積される電荷を放電するための放電回路と、を含む。
【発明の効果】
【００１９】
本発明によれば、高速動作特性ならびに低容量特性を維持しつつ、リレーのオンオフ動作時に出力端子間に発生する過渡電圧を大幅に低減することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態に係る光半導体リレー装置は、一対の入力端子と、一対の出力端子と、出力端子間に接続された一対のＭＯＳＦＥＴと、一対の入力端子と一対のＭＯＳＦＥＴとの間に接続された駆動回路とを備える。一対の入力端子間には、発光素子が接続される。一対のＭＯＳＦＥＴは、それぞれのソース電極同士を相互に電気的に接続し、それぞれのドレインを一対の出力端子に接続する。駆動回路は、発光素子からの光を受光して一対のＭＯＳＦＥＴのゲートに駆動電圧を与えるフォトダイオードアレイと、一対のＭＯＳＦＥＴのゲート・ソース電極間に接続され、それぞれのゲート電極に蓄積される電荷を放電するための放電回路と、を含む。
【００２１】
ここで、放電回路は、フォトダイオードアレイのアノードにコレクタを接続し、フォトダイオードアレイのカソードにベースを接続し、複数のＦＥＴのソース電極にエミッタを接続するｎｐｎトランジスタと、複数のＦＥＴの一方のゲート電極にエミッタを接続し、フォトダイオードアレイのアノードにベースを接続し、フォトダイオードアレイのカソードにコレクタを接続する第１のｐｎｐトランジスタと、複数のＦＥＴの他方のゲート電極にエミッタを接続し、フォトダイオードアレイのアノードにベースを接続し、フォトダイオードアレイのカソードにコレクタを接続する第２のｐｎｐトランジスタと、ｎｐｎトランジスタのエミッタにアノードを接続し、ｎｐｎトランジスタのベースにカソードを接続する第１のダイオード群と、第１のｐｎｐトランジスタのベースにアノードを接続し、第１のｐｎｐトランジスタのエミッタにカソードを接続する第２のダイオード群と、第２のｐｎｐトランジスタのベースにアノードを接続し、第２のｐｎｐトランジスタのエミッタにカソードを接続する第３のダイオード群と、を備えるようにしてもよい。
【００２２】
また、光半導体リレー装置において、第１、第２および第３のダイオード群は、１または複数の直列接続されるダイオードで構成されるようにしてもよい。
【００２３】
さらに、光半導体リレー装置において、第１のダイオード群に替えて第１の抵抗素子を備えるようにしてもよい。
【００２４】
また、光半導体リレー装置において、フォトダイオードアレイに並列接続される第２の抵抗素子をさらに備えるようにしてもよい。
【００２５】
さらに、光半導体リレー装置において、フォトダイオードアレイのアノードにカソードを接続し、フォトダイオードアレイのカソードにアノードを接続するリーク用ダイオードをさらに備えるようにしてもよい。
【００２６】
以上のような光半導体リレー装置によれば、フォトダイオードアレイおよび放電回路を複数のＦＥＴに対して一つだけ備えるので、複数のＦＥＴをほぼ同時にオンオフさせることができる。したがって、リレーオン・オフ動作時に出力端子間に過渡電圧をほとんど発生させること無く、高速動作特性ならびに低出力容量特性を実現することができる。また、従来の２回路構成タイプの光半導体リレー装置に比べて回路が簡単になる。
【００２７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２８】
図１は、本発明の第１の実施例に係る光半導体リレー装置の回路図である。図１において、光半導体リレー装置は、一対の入力端子ＩＮ１、ＩＮ２と、一対の出力端子ＯＵＴ１、ＯＵＴ２と、出力端子間に接続されたＭＯＳＦＥＴＮ１、Ｎ２と、入力端子ＩＮ１、ＩＮ２とＭＯＳＦＥＴＮ１、Ｎ２との間に接続された駆動回路１０とを備える。入力端子ＩＮ１、ＩＮ２間には、発光素子Ｄ１が接続される。ＭＯＳＦＥＴＮ１、Ｎ２は、それぞれのソース電極同士を相互に電気的に接続し、それぞれのドレインを出力端子ＯＵＴ１、ＯＵＴ２に接続する。なお、ダイオードＤ５、Ｄ６は、それぞれＭＯＳＦＥＴＮ１、Ｎ２における寄生ダイオードを明示しているものである。
【００２９】
駆動回路１０は、ＭＯＳＦＥＴＮ１、Ｎ２の各ゲート電極を互いに電気的に短絡しないような回路構成を備えていると共に、ＭＯＳＦＥＴＮ１、Ｎ２は、単一の制御信号によってオンオフされる。また、駆動回路１０は、ＭＯＳＦＥＴＮ１、Ｎ２のゲートに駆動電圧を与えるフォトダイオードアレイＦＤ１と、ＭＯＳＦＥＴＮ１、Ｎ２のゲート・ソース電極間に接続され、それぞれのゲート電極を放電する放電回路１１と、を含む。
【００３０】
放電回路１１は、ｎｐｎトランジスタＱ２、ｐｎｐトランジスタＱ１、Ｑ３、ダイオードＤ２〜Ｄ４を備える。ｎｐｎトランジスタＱ２は、フォトダイオードアレイＦＤ１のアノードにコレクタを接続し、フォトダイオードアレイＦＤ１のカソードにベースを接続し、ＭＯＳＦＥＴＮ１、Ｎ２のソース電極にエミッタを接続する。ｐｎｐトランジスタＱ１は、ＭＯＳＦＥＴＮ１のゲート電極にエミッタを接続し、フォトダイオードアレイＦＤ１のアノードにベースを接続し、フォトダイオードアレイＦＤ１のカソードにコレクタを接続する。ｐｎｐトランジスタＱ３は、ＭＯＳＦＥＴＮ２のゲート電極にエミッタを接続し、フォトダイオードアレイＦＤ１のアノードにベースを接続し、フォトダイオードアレイＦＤ１のカソードにコレクタを接続する。ｎｐｎトランジスタＱ２とｐｎｐトランジスタＱ１とで放電回路として機能するサイリスタが構成され、ｎｐｎトランジスタＱ２とｐｎｐトランジスタＱ３とで放電回路として機能するサイリスタが構成される。
【００３１】
ダイオードＤ３は、ｎｐｎトランジスタＱ２のエミッタにアノードを接続し、ｎｐｎトランジスタＱ２のベースにカソードを接続する。ダイオードＤ２は、ｐｎｐトランジスタＱ１のベースにアノードを接続し、ｐｎｐトランジスタＱ１のエミッタにカソードを接続する。ダイオードＤ４は、ｐｎｐトランジスタＱ３のベースにアノードを接続し、ｐｎｐトランジスタＱ３のエミッタにカソードを接続する。
【００３２】
次に、このような構成の光半導体リレー装置の動作について説明する。入力回路を構成する発光素子Ｄ１のアノードおよびカソード間に制御信号としての入力電流が流れると、発光素子Ｄ１は発光し、この光はフォトダイオードアレイＦＤ１によって受光される。フォトダイオードアレイＦＤ１は、発光素子Ｄ１からの光を受光することにより電圧を発生し、この電圧によってＭＯＳＦＥＴＮ１およびＮ２のゲート電極にキャリアが蓄積される。この時、ＭＯＳＦＥＴＮ１およびＮ２のゲート電極・ソース電極間にほぼ同時に電圧が印可され、各ＭＯＳＦＥＴの閾値電圧を超える電圧が印可された時点で、ＭＯＳＦＥＴＮ１およびＮ２は、ほぼ同時にオン状態となる。これにより出力端子ＯＵＴ１およびＯＵＴ２間がオン状態となる。この時、ＭＯＳＦＥＴＮ１およびＮ２のゲート電極とソース電極の間に設けられた放電回路１１は、オフ状態を維持している。
【００３３】
また、発光素子Ｄ１に電流が供給されなくなると、フォトダイオードアレイＦＤ１は、発電を止める。これにより、光を失ったフォトダイオードアレイＦＤ１において、内部でキャリアの再結合が進行し、フォトダイオードアレイＦＤ１のアノード電位は、ＭＯＳＦＥＴＮ１およびＮ２のゲート電極におけるゲート電位が低下する速度よりも速く低下する。そして、フォトダイオードアレイＦＤ１のアノード電位とＭＯＦＥＴＮ１およびＮ２のゲート電極におけるゲート電位との電位差がサイリスタの閾値電圧を超えると、サイリスタがオン状態となる。
【００３４】
この時、各サイリスタのｎｐｎトランジスタＱ２は共通とされる。したがって、一方のサイリスタがオン状態となるとほぼ同時にもう一方のサイリスタもオン状態となり、ＭＯＳＦＥＴＮ１およびＮ２のゲート電極に蓄積された電荷は２つのサイリスタを介してほぼ同時に急速に放電される。すなわち、ｐｎｐトランジスタＱ１が先にオン状態となった場合には、ＭＯＳＦＥＴＮ１のゲート電極に蓄積された電荷が放電され、ｐｎｐトランジスタＱ１のエミッタ−コレクタ間を経由してｎｐｎトランジスタＱ２のベース−エミッタ間に電流が流れる。したがって、ｎｐｎトランジスタＱ２がオン状態となる。これによりオフ状態であったｐｎｐトランジスタＱ３もほぼ同時にオン状態となる。また、ｐｎｐトランジスタＱ３が先にオン状態となった場合にも同様にｐｎｐトランジスタＱ１がほぼ同時にオン状態となる。その後、ＭＯＳＦＥＴＮ１およびＮ２のゲート・ソース間電圧がＭＯＳＦＥＴＮ１およびＮ２の閾値電圧を下回ると、ＭＯＳＦＥＴＮ１およびＮ２はオフ状態となる。
【００３５】
従来の光半導体リレー装置において、各ＭＯＳＦＥＴターンオン時間の時間差を引き起こす要因となっていた各フォトダイオードアレイの出力特性の差による影響を排除するため、本実施例では、フォトダイオードアレイを一つとすることで、ほぼ同時に各ＭＯＳＦＥＴのゲート電極に電荷を蓄積することを可能にした。このため、各ＭＯＳＦＥＴのターンオン時間の差は、各ＭＯＳＦＥＴの閾値電圧の差によるものだけとなる。一方、光半導体リレー装置に用いるＭＯＳＦＥＴチップは、多くの場合、ウェーハ上の隣接するチップを使用するため、光半導体リレー装置に搭載されるＭＯＳＦＥＴチップ間の閾値電圧差は、ほとんど無いことから、出力端子間に発生する過渡電圧は大幅に低減される。
【００３６】
また、同時に各ＭＯＳＦＥＴにおけるターンオフ時間の時間差を引き起こす要因となっていた、フォトダイオードアレイにおけるキャリア再結合速度の差に関しても、フォトダイオードアレイを一つとすることで改善可能となる。さらに、各ＭＯＳＦＥＴターンオフ時間の時間差を引き起こすもう一つの要因となっていた各放電回路のオン時間の差による影響を排除するために、ｎｐｎトランジスタを共通に一つとすることで、いずれかのサイリスタが先に閾値電圧に達してオンした際には、必ずもう一方のサイリスタがほぼ同時にオン状態となる。このため、急激にそれぞれのＭＯＳＦＥＴのゲート電荷を放電し、それぞれのＭＯＳＦＥＴの閾値電圧を下回った時点で出力端子間はオフ状態となる。
【００３７】
以上のように、各ＭＯＳＦＥＴのターンオフ時間の差は、各ＭＯＳＦＥＴの閾値電圧の差によるものだけとなる。したがって、同一の光半導体リレー装置に使用される各ＭＯＳＦＥＴにおける閾値電圧の差はほとんど無いため、出力端子間に発生する過渡電圧が大幅に低減される。
【実施例２】
【００３８】
図２は、本発明の第２実施例による光半導体リレー装置の回路図である。図２において、図１と同一の符号は、同一物を表し、その説明を省略する。図２の光半導体リレー装置は、図１のダイオードＤ２〜Ｄ４を、それぞれダイオードを直列接続したダイオードアレイＤＡ２〜ＤＡ４に置き換える構成となっている。
【００３９】
このような構成の光半導体リレー装置によれば、放電回路であるサイリスタにおいて、各トランジスタのベース・エミッタ電極間に接続されるダイオードを複数個直列に接続されたダイオードアレイＤＡ２〜ＤＡ４としているため、第１の実施例と比較してフォトダイオードアレイならびに放電回路で構成される駆動回路におけるオフ容量（ＣＰＶＤ）がより低減される。したがって、出力端子間オフ容量（Ｃｏｕｔ２）のさらなる低減が可能となる。
【００４０】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施例による光半導体リレー装置の回路図である。
【図２】本発明の第２実施例による光半導体リレー装置の回路図である。
【図３】従来の第１の光半導体リレー装置の回路図である。
【図４】従来の第２の光半導体リレー装置の回路図である。
【図５】従来の第２の光半導体リレー装置におけるオンオフ動作時の各端子間電圧のタイミングチャートである。
【符号の説明】
【００４２】
１０  駆動回路
１１  放電回路
Ｄ１  発光素子
Ｄ２〜Ｄ４  ダイオード
Ｄ５、Ｄ６  寄生ダイオード
ＤＡ２〜ＤＡ４  ダイオードアレイ
ＦＤ１  フォトダイオードアレイ
ＩＮ１、ＩＮ２  入力端子
Ｎ１、Ｎ２  ＭＯＳＦＥＴ
ＯＵＴ１、ＯＵＴ２  出力端子
Ｑ１、Ｑ３  ｐｎｐトランジスタ
Ｑ２  ｎｐｎトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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