(57)【要約】【課題】不揮発性半導体記憶装置の性能を向上させる。【解決手段】同一のシリコン基板１上に、制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓを有するスプリットゲート型メモリセルＭ１Ａと、シングルメモリゲート電極ＭＧｕを有するシングルゲート型メモリセルＭ２とを備える不揮発性半導体記憶装置において、第１領域Ｒ１に制御ゲート絶縁膜ＩＣｓを介して制御ゲート電極ＣＧｓを形成し、第１領域Ｒ１には電荷蓄積膜ＩＭｓを介して側壁メモリゲート電極ＭＧｓを形成し、同時に、第２領域Ｒ２には電荷蓄積膜ＩＭｕを介してシングルメモリゲート電極ＭＧｕを形成する。その際、側壁メモリゲート電極ＭＧｓとシングルメモリゲート電極ＭＧｕとは同一の工程で形成し、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとは、互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成する。【選択図】図１
2009224425.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面に第１領域および第２領域を有する、第１導電型の半導体基板を準備する工程と、
（ｂ）前記第１領域における前記半導体基板の主面上に、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第１領域および前記第２領域における前記半導体基板の主面を覆うようにして、電荷蓄積絶縁膜と第１導体膜とを順に形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１導体膜を加工することで、前記第１領域には第２ゲート電極を形成し、前記第２領域には第３ゲート電極を形成する工程とを有し、
前記（ｃ）および（ｄ）工程は、前記（ｂ）工程の前または後に行い、
前記第１領域において、前記第１ゲート電極と前記第２ゲート電極とは、互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成し、
前記第１ゲート電極および前記第２ゲート電極は、前記第１領域において第１記憶素子を構成する要素の一部であり、
前記第３ゲート電極は、前記第２領域において第２記憶素子を構成する要素の一部であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記（ｃ）工程に至る前に、更に、
（ｅ）前記第２領域に、前記第１導電型とは逆導電型の第２導電型である第１半導体領域を形成する工程と、
（ｆ）前記第１半導体領域内に、第１導電型の第２半導体領域を形成する工程とを有し、
前記（ｄ）工程において、前記第３ゲート電極は、平面的に前記第２半導体領域内に配置されるようにして、前記第１導体膜を加工し、
前記第２記憶素子は、平面的に前記第２半導体領域内に配置されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項２記載の不揮発性半導体記憶装置の製造方法において、
前記電荷蓄積絶縁膜として、第１絶縁膜、第２絶縁膜、および、第３絶縁膜を順に形成し、
前記第２絶縁膜は電荷を蓄積する絶縁膜であり、
前記第２絶縁膜を挟む前記第１絶縁膜および前記第３絶縁膜は、前記第２絶縁膜に蓄積された電荷の外部への漏出を防ぐ絶縁膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項３記載の不揮発性半導体記憶装置の製造方法において、
前記第１絶縁膜は厚さ４〜６ｎｍの酸化シリコンを主体とする絶縁膜であり、
前記第２絶縁膜は厚さ５〜１０ｎｍの窒化シリコンを主体とする絶縁膜、または、厚さ８〜１２ｎｍの酸化金属を主体とする絶縁膜であり、
前記第３絶縁膜は厚さ５〜９ｎｍの前記酸化シリコンを主体とする絶縁膜、または、厚さ５〜９ｎｍの酸化アルミニウムを主体とする絶縁膜であり、
前記酸化金属は、前記酸化シリコンよりも高い比誘電率を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４記載の不揮発性半導体記憶装置の製造方法において、
前記酸化金属は、酸化ハフニウムであることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記（ｃ）および（ｄ）工程を前記（ｂ）工程の後に行うことで、前記半導体基板と前記第２ゲート電極との間に形成される前記電荷蓄積絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間にも一体的に形成され、
前記第１ゲート電極と前記第２ゲート電極とは、前記電荷蓄積絶縁膜によって互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項６記載の不揮発性半導体記憶装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程に至る前に、更に、
（ｇ）前記第１領域および前記第２領域の前記第１導体膜を覆うようにして、第１保護膜を形成する工程と、
（ｈ）前記第１領域の前記第１保護膜を等方的なエッチングにより除去する工程とを有し、
前記（ｄ）工程では、前記第１導体膜の加工に加え、前記第３ゲート電極上に前記第１保護膜が残るようにして前記第１保護膜を加工し、
前記第１保護膜と前記第１導体膜とでは、前記等方的なエッチングに対しての速度が異なることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記（ｃ）および（ｄ）工程は、前記（ｂ）工程の前に行い、
（ｉ）前記（ｄ）工程後、前記第２ゲート電極を覆うようにして保護絶縁膜を形成する工程を有し、
前記（ｉ）工程の後に、前記（ｂ）工程において前記第１ゲート電極を形成することで、前記第１ゲート電極と前記第２ゲート電極との間には前記保護絶縁膜が形成され、
前記第１ゲート電極と前記第２ゲート電極とは、前記保護絶縁膜によって互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
（ａ）主面に第１領域および第２領域を有する第１導電型の半導体基板と、
（ｂ）前記第１領域に配置された第１記憶素子と、
（ｃ）前記第２領域に配置された第２記憶素子とを有し、
前記第１記憶素子は、
（ｂ１）前記半導体基板の主面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
（ｂ２）前記半導体基板の主面上に、電荷蓄積絶縁膜を介して形成された第２ゲート電極とを有し、
前記第１ゲート電極と前記第２ゲート電極とは、互いに電気的に絶縁された状態で、互いに隣り合って配置され、
前記第２記憶素子は、
（ｃ１）前記半導体基板の主面上に、前記電荷蓄積絶縁膜を介して形成された第３ゲート電極を有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、更に、
（ｄ）前記半導体基板の主面上に配置された電源回路を有し、
前記第１記憶素子および前記第２記憶素子は、前記電源回路に電気的に接続され、
前記第１記憶素子および前記第２記憶素子には、一つの前記電源回路によって電圧が供給されることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置において、更に、
（ｅ）前記第１記憶素子と前記電源回路との電気的な接続間、および、前記第２記憶素子と前記電源回路との電気的な接続間にそれぞれ配置された、切り替えスイッチを有し、
前記電源回路は、更に、
（ｄ１）正電圧を供給する正電圧発生回路と、
（ｄ２）負電圧を供給する負電圧発生回路とを有し、
前記切り替えスイッチは、前記第１記憶素子または前記第２記憶素子に対して、前記電源回路から供給される正電圧または負電圧を切り換える機能を有することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１記載の不揮発性半導体記憶装置において、
前記第１領域は、第１情報を記憶するための第１メモリ領域として割り当てられ、
前記第２領域は、第２情報を記憶するために第２メモリ領域として割り当てられ、
前記第１情報は、前記第２情報と比較して高速で読み出す情報であり、
前記第２情報は、前記第１情報と比較して高頻度で書き換える情報であることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置において、
前記第１記憶素子は、前記第１領域においてＮＯＲ型に複数配列し、
前記第２記憶素子は、前記第２領域においてＮＯＲ型、または、ＮＡＮＤ型に複数配列していることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項９記載の不揮発性半導体記憶装置において、更に、
（ｆ）前記第２領域に形成された、前記第１導電型とは逆導電型の第２導電型である第１半導体領域と、
（ｇ）前記第１半導体領域内に形成された、第１導電型の第２半導体領域とを有し、
前記第２記憶素子は、平面的に前記第２半導体領域内に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４記載の不揮発性半導体記憶装置において、
前記電荷蓄積絶縁膜は、
第１絶縁膜、第２絶縁膜、および、第３絶縁膜を有し、
前記第２絶縁膜は、前記第１絶縁膜と前記第３絶縁膜との間に挟まれるようにして配置され、
前記半導体基板に近い方から順に、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜となるように配置され、
前記第２絶縁膜は電荷を蓄積する絶縁膜であり、
前記第２絶縁膜を挟む前記第１絶縁膜および前記第３絶縁膜は、前記第２絶縁膜に蓄積された電荷の外部への漏出を防ぐ絶縁膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１５記載の不揮発性半導体記憶装置において、
前記第１絶縁膜は厚さ４〜６ｎｍの酸化シリコンを主体とする絶縁膜であり、
前記第２絶縁膜は厚さ５〜１０ｎｍの窒化シリコンを主体とする絶縁膜、または、厚さ８〜１２ｎｍの酸化金属を主体とする絶縁膜であり、
前記第３絶縁膜は厚さ５〜９ｎｍの前記酸化シリコンを主体とする絶縁膜、または、厚さ５〜９ｎｍの酸化アルミニウムを主体とする絶縁膜であり、
前記酸化金属は、前記酸化シリコンよりも高い比誘電率を有することを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１６記載の不揮発性半導体記憶装置において、
前記酸化金属は、酸化ハフニウムであることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項９記載の不揮発性半導体記憶装置において、
前記半導体基板と前記第２ゲート電極との間に形成されている前記電荷蓄積絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間にも一体的に形成され、
前記第１ゲート電極と前記第２ゲート電極とは、前記電荷蓄積絶縁膜によって互いに電気的に絶縁された状態で、互いに隣り合って配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１８記載の不揮発性半導体記憶装置において、
前記第２記憶素子は、更に、
（ｃ２）前記第３ゲート電極上に形成された第１保護膜を有し、
前記第１保護膜は、前記第３ゲート電極が有する第１導体膜に対して、等方的なエッチングに対する速度が異なる膜であることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項９記載の不揮発性半導体記憶装置において、
前記第１ゲート電極と前記第２ゲート電極との間には、保護絶縁膜が形成され、
前記第１ゲート電極と前記第２ゲート電極とは、前記保護絶縁膜によって互いに電気的に絶縁された状態で、互いに隣り合って配置されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものであり、特に、集積回路に混載される不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した論理演算用集積回路（ロジック回路、又は、単にロジック）、不揮発性半導体記憶素子（不揮発性メモリ、フラッシュメモリ、または、単にメモリ）などからなる半導体装置には、更なる高性能化の要求とともに、生産性向上の要求がなされている。
【０００３】
特に、種々の製品への搭載を目的としたマイクロコンピュータ（又は、マイコン）では、ロジック回路に演算を行わせるためのプログラムや、動作に必要なデータなどを格納するための不揮発性メモリを搭載していることが必要である。
【０００４】
また、組み込み機器の開発段階では、その開発期間の短縮のために、機器の仕様と同時にソフトウェアを開発することが望まれる。このことから、仕様変更のたびにソフトウェアが変わり、ソフトウェアの欠陥（バグまたはエラー）を削除するときにも、プログラムの一部を書き換える必要がある。
【０００５】
以上のような要求から、ロジック回路や書き換え可能な不揮発性メモリなどを同一の半導体基板上に混載させた、所謂システムオンチップ（System on Chip：ＳｏＣ）の開発、実用化が進められている。
【０００６】
半導体基板上にロジック回路などと混載される不揮発性メモリ素子として、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果型トランジスタの絶縁膜（Insulator）を、酸化シリコン膜（Oxide）／窒化シリコン膜（Nitride）／酸化シリコン膜（Oxide）の積層膜に置き換えた、所謂ＭＯＮＯＳ型の不揮発性メモリ素子がある。
【０００７】
例えば、不揮発性メモリを内蔵したマイクロコンピュータに関して、プログラム格納用とデータ格納用とで、不揮発性メモリを使い分ける技術などが、特開２００６−６６００９号公報（特許文献１）などに開示されている。
【０００８】
また、例えば、ＭＯＮＯＳ型の不揮発性メモリ素子において、窒化シリコン膜を、化学量論的組成よりもシリコンの含有量が多い膜とすることで、書き換え耐性を向上させる技術などが、特開２００７−１９４５１１号公報（特許文献２）などに開示されている。
【特許文献１】特開２００６−６６００９号公報
【特許文献２】特開２００７−１９４５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のように、マイクロコンピュータに混載される不揮発性メモリには、プログラム格納用途およびデータ格納用途の少なくとも２種類の用途がある。そして、本発明者らの検討によれば、これらの用途によって、不揮発性メモリに要求される特性は異なる。即ち、プログラム格納用の不揮発性メモリでは高速での動作（高速性）が必要となり、データ格納用の不揮発性メモリでは書き換えに対する高い耐性（高書き換え耐性）が必要となる。
【００１０】
不揮発性メモリを用途によって使い分ける方法として、本発明者らが検討した上記特許文献１に開示されている技術について説明する。図２８に、本発明者らが検討したマイクロコンピュータＡｘの説明図を示す。
【００１１】
本発明者らが検討したマイクロコンピュータＡｘは、中央処理装置（Central Processing Unit：ＣＰＵ）Ｂｘ、ランダムアクセスメモリ（Random Access Memory：ＲＡＭ）Ｃｘ、および、プログラム格納用の不揮発性メモリ領域（以下、単にプログラム用メモリ領域）ＦＬｐｘを有する。ランダムアクセスメモリＣｘは、中央処理装置Ｂｘのワーク領域となる揮発性メモリである。上記の要素間では高速のデータ処理を要するため、配線抵抗の少ない通路である高速バスＤｘを介して、バスコントローラ（Bus State Controller：ＢＳＣ）Ｅｘと接続している。
【００１２】
また、本発明者らが検討したマイクロコンピュータＡｘは、タイマー（ＴＭＲ）Ｆｘ、アナログデジタルコンバータ（Ａ／Ｄ）Ｇｘ、入出力ポート（Ｉ／Ｏ）Ｈｘ、および、シリアルインターフェースコントローラ（ＳＣＩ）Ｉｘを有する。これらの要素間では、あまり高速な動作は要求されないため、高速バスＤｘとは異なる低速バスＪｘに接続されている。そして、データ格納用の不揮発性メモリ領域（以下、単にデータ用メモリ領域）ＦＬｄｘは低速バスＪｘを介して、バスコントローラＥｘと接続している。
【００１３】
以上のようにして、高速動作が要求される領域と、それほど要求されない領域とに導通するデータ通信路を、それぞれ高速バスＤｘと低速バスＪｘとに分け、前者にプログラム用メモリ領域ＦＬｐｘを、後者にデータ用メモリ領域ＦＬｄｘを接続し、別に制御する。これにより、データ用メモリ領域ＦＬｄｘの書き換え耐性を損なうことなく、プログラム用メモリ領域ＦＬｐｘの高速化を実現することができる。その理由を以下に示す。
【００１４】
不揮発性メモリの高速性とは、読み出しの際に、最小単位であるメモリセルに、より多くの電流を流せることを意味する。これを実現するためには、何らかの方法で予め決められているメモリセルの閾値電圧を下げる必要がある。例えば、本発明者らが検討したメモリセルでは、浮遊ゲート電極またはゲート電極下の電荷蓄積絶縁膜にキャリア（電荷担体）を注入し、電荷を蓄える。これによって、電界効果型トランジスタの閾値電圧を低下させ、読み出し電圧を印加したときの電流値を上昇させる。
【００１５】
ここで、メモリセルの閾値電圧を下げることは、メモリセルに電気的なストレスを印加することと等価であり、これは、書き換えに対する耐性の劣化を招く。このように、不揮発性メモリの閾値電圧の高さを変化させるという観点では、高速化と高耐性化とはトレードオフの関係にある。
【００１６】
これに対し、上記で説明した前述の特許文献１の技術では、高い書き換え耐性が要求されるデータ格納用の不揮発性メモリには高速性がそれほど要求されないことに着目し、メモリセルの閾値電圧を下げないようにしている。これによって、メモリセルに加えられるストレスを低減し、データ用メモリの書き換え耐性を損なわずに、プログラム用メモリの高速化を可能としている。
【００１７】
一方、本発明者らの更なる検討によれば、不揮発性半導体記憶装置の更なる高性能化が望まれる動向にあっては、プログラム用メモリの更なる高速化に加え、データ用メモリにおける書き換え耐性も向上させる必要がある。しかしながら、上記のようなトレードオフの関係によって、高耐性化を実現し得る不揮発性メモリを適用すれば、高速化が妨げられてしまうということが分かっている。即ち、上記の技術によって、高速動作の不揮発性メモリを、書き換え耐性が要求されない用途と分けることは可能であるが、高速化を実現し得る不揮発性メモリと、高耐性化を実現し得る不揮発性メモリとを同一基板上に形成することは困難であることが、本発明者らの更なる検討により明らかになった。結果として、不揮発性半導体記憶装置の性能を向上させることが困難となる。
【００１８】
そこで、本発明の目的は、不揮発性半導体記憶装置の性能を向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２１】
同一の半導体基板上において、第１ゲート電極および第２ゲート電極を有する第１記憶素子と、第３ゲート電極を有する第２記憶素子とを備える不揮発性半導体記憶装置の製造方法であって、半導体基板の主面上の第１領域に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、半導体基板の主面上の第１領域には電荷蓄積絶縁膜を介して第２ゲート電極を形成し、それと同時に、第２領域には電荷蓄積絶縁膜を介して第３ゲート電極を形成する工程とを有する。その際、第２ゲート電極と第３ゲート電極とは同一の工程で形成し、かつ、第１ゲート電極と第２ゲート電極とは、互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成する。
【発明の効果】
【００２２】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２３】
即ち、不揮発性半導体記憶装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１では、まず、本発明者らが検討した不揮発性メモリの構成、および、そのメモリ動作に見られる課題について、詳細に説明する。
【００２６】
高速動作の可能な不揮発性メモリの候補のひとつとして、スプリットゲート型のメモリセルがある。図２９に、本発明者らが検討した構造のスプリットゲート型メモリセルＫａｘの要部断面図を示す。このスプリットゲート型メモリセルＫａｘは、半導体基板Ｌｘに形成される。半導体基板Ｌｘの主面上に形成された制御ゲート電極Ｍｘの側壁に、電荷蓄積膜Ｎｘが形成され、更に、制御ゲート電極Ｍｘの側壁膜として側壁メモリゲート電極Ｐｘが形成されている。制御ゲート電極Ｍｘと半導体基板Ｌｘとの間には制御ゲート絶縁膜Ｒｘが形成されている。また、側壁メモリゲート電極Ｐｘと半導体基板Ｌｘとの間には、電荷蓄積膜Ｎｘが形成されている。即ち、電荷蓄積膜Ｎｘは、制御ゲート電極Ｍｘの側壁から側壁メモリゲート電極Ｐｘの直下にわたって、一体的に形成されている。電荷蓄積膜Ｎｘは、１層の窒化シリコン膜Ｎａｘを２層の酸化シリコン膜Ｎｂｘで挟んだ３層構造である。
【００２７】
制御ゲート電極Ｍｘの側方下部に位置する半導体基板Ｌｘの主面には、半導体基板Ｌｘと逆導電型の拡散層であるソース領域Ｓｓｘが形成されている。また、側壁メモリゲート電極Ｐｘの側方下部に位置する半導体基板Ｌｘの主面には、半導体基板Ｌｘと逆導電型の拡散層であるドレイン領域Ｓｄｘが形成されている。
【００２８】
図３０に示すように、ソース領域Ｓｓｘに印加するソース電圧Ｖｓを例えば０Ｖとし、ドレイン領域Ｓｄｘにドレイン電圧Ｖｄとして５Ｖ程度の正電圧を印加し、側壁メモリゲート電極Ｐｘにメモリゲート電圧Ｖｇｍとして１０Ｖ程度を印加する。更に、制御ゲート電極Ｍｘには、制御ゲートのＭＩＳ型トランジスタがオンして電流が流れる程度の制御ゲート電圧Ｖｇｃとして、例えば１．５〜２Ｖ程度の電圧を印加する。これにより、制御ゲート電極Ｍｘ直下を流れてきた電子ｅが、ドレイン電圧Ｖｄが作る高電界領域で加速され、かつ、メモリゲート電圧Ｖｇｍによる縦方向電界に加速されて、高エネルギー状態で電荷蓄積膜Ｎｘに注入され、捕獲される。このメカニズムによって電子ｅが蓄積され、半導体基板Ｌｘがｐ型の場合は、側壁メモリゲート電極Ｐｘが作るＭＩＳ型半導体の閾値電圧が上昇し、制御ゲートをオンさせても電流が流れないという状態が実現できる。これが書き込み状態であり、論理レベルでは０に相当する。
【００２９】
この書き込み動作は、制御ゲート電極Ｍｘで制御された僅かな電流によって起こるために、書き込み時に流れる電流が少ないという特徴がある。しかも、書き込み速度は高速であり、１ビットの書き込みに要する時間は数マイクロ秒である。
【００３０】
一方、図３１に示すように、消去動作は、ソース電圧Ｖｓを０Ｖとし、ドレイン電圧Ｖｄとして５Ｖ程度の正電圧を印加し、メモリゲート電圧Ｖｇｍとして−５Ｖ程度の負電圧を印加する。制御ゲート電圧Ｖｇｃは、制御ゲートのＭＩＳ型半導体がオフ状態となるように、例えば０Ｖとする。このような電圧条件にすると、ドレイン領域Ｓｄｘと半導体基板Ｌｘとの間でバンド間トンネル現象が起こり、多量の電子ｅと正孔ｈとが発生する。発生した電子ｅは、ドレイン領域Ｓｄｘに印加された正電圧に引かれて、ドレイン領域Ｓｄｘに流れ込む。正孔ｈは接地状態にある半導体基板Ｌｘに向かって流れるが、その一部は、ドレイン領域Ｓｄｘに印加した正電圧によって制御ゲート電極Ｍｘ側に移動する。このとき、正孔ｈは、側壁メモリゲート電極Ｐｘに印加した負電圧に引かれて、側壁メモリゲート電極Ｐｘ下の電荷蓄積膜Ｎｘに注入される。
【００３１】
この電荷蓄積膜Ｎｘには、既に書き込み状態で電子ｅが蓄積されていたので、正孔ｈが注入されると電子ｅは消滅し、余分な正孔ｈが残る。この結果、半導体基板Ｌｘがｐ型の場合は、側壁メモリゲート電極Ｐｘが作るＭＩＳ型半導体の閾値電圧が低下し、制御ゲートをオンさせると電流が流れるという状態が実現できる。これが消去状態であり、論理レベルでは１に相当する。
【００３２】
このバンド間トンネル現象を利用した消去メカニズムは、閾値電圧を大きく下げることができ、高速にかつ深く消去できるという特徴を持っている。
【００３３】
上記のようなスプリットゲート型メモリセルＫａｘを用いた不揮発性メモリの特徴は、書き込み消去動作が高速という点だけではない。消去動作の説明でも述べたように、注入する正孔ｈの数を制御することによって、閾値電圧を大きく低下させることができる。閾値電圧が低下することは、読み出し時にメモリセルに流れる電流が増えることを意味しており、これは、動作が高速になることと等価である。しかも、メモリゲートに印加する電圧をそれほど上げずに、大きな電流を得ることができ、低電力動作が可能である。
【００３４】
しかし、本発明者らの更なる検討によって、スプリットゲート型メモリセルＫａｘに以下のような課題が存在することが見出された。それは、書き込み時に電子ｅが注入される位置と、消去時に正孔ｈが注入される位置とが異なることに起因している。
【００３５】
上記図３０を用いて説明したように、書き込み時には、制御ゲート電極Ｍｘ直下を流れてきた電子ｅが、制御ゲート電極Ｍｘと側壁メモリゲートＰｘとの境界付近に存在する高電界領域によって加速される。そして、高いエネルギーを持った状態で電荷蓄積膜Ｎｘに注入される。このとき、電子ｅの注入位置は、電荷蓄積膜Ｎｘの中でも制御ゲート電極Ｍｘに近い領域に分布が偏る。
【００３６】
一方、上記図３１を用いて説明したように、消去時には、バンド間トンネル現象により発生した正孔ｈの、電荷蓄積膜Ｎｘへの注入を利用する。このとき、正孔ｈの電荷蓄積膜Ｎｘへの注入に関しては、半導体基板Ｌｘの横方向への電界による移動が起こるが、その注入位置は、ドレイン領域Ｓｄｘと半導体基板Ｌｘとの界面近傍に分布が偏る。
【００３７】
このように、電子ｅと正孔ｈとの注入位置が異なっており。更に、一般的に、電荷蓄積膜Ｎｘを用いるメモリセルでは、注入された電荷は基本的にその位置に留まる。従って、上記のような注入位置の違いは、電荷蓄積膜Ｎｘ中での電荷分布のミスマッチを起こす。このミスマッチは、一方の電荷が残ることを意味し、書き換え回数が増えるに従って、電荷の残りが蓄積されることを示している。そして、この電荷の残りが、書き換え回数の劣化や、書き込み、消去特性の劣化を招くことが分かった。
【００３８】
上記のミスマッチに起因した特性の劣化は、どの程度の電子ｅや正孔ｈを注入するかに依存している。即ち、書き込み状態と消去状態の動作範囲を広くして、メモリセルの性能向上を狙う場合には、電子ｅも正孔ｈも多量に入れなければならない。その結果、書き換え回数の増加に伴って、ミスマッチが顕著になり、書き換え回数は制限される。一方、動作範囲が狭くて良い場合には、注入される電子ｅや正孔ｈの数を減らすことができる。即ち、あまりストレスをかける必要はない。その結果、書き換え回数を増加させることができる。本発明者らの検討によれば、高性能用途での書き換え回数はほぼ数千回程度、高速動作が要求されない用途での書き換え回数は数万回程度である。
【００３９】
しかし、本発明者の更なる検討によれば、上記図２８を用いて説明したような、高い書き換え耐性が要求されるデータ用メモリ領域ＦＬｄｘには、５０万回、１００万回以上の書き換え回数が求められている。即ち、不揮発性半導体記憶装置の更なる高性能化が望まれる動向にあっては、データ用メモリ領域ＦＬｄｘとして数万回の書き換え回数であるスプリットゲート型メモリセルＫａｘを適用するのは困難であることが分かった。更に、スプリットゲート型メモリセルＫａｘのメモリセル自体の潜在能力を考慮すると、１００万回以上のデータの書き換えの実現が困難であることが、本発明者らの更なる検討によって分かった。
【００４０】
上記の課題を解決するためには、本発明者が検討したスプリットゲート型メモリセルＫａｘのみによらず、書き換え回数を増やすことができるメモリセル構造を使う必要がある。このような高い書き換え耐性のメモリセル構造として、図３２に示すような浮遊ゲート型メモリセルＫｂｘが知られている。浮遊ゲート型メモリセルＫｂｘの基本的な構成要素は、ＭＩＳ型トランジスタと同様である。即ち、半導体基板Ｌｘ上に、ゲート絶縁膜Ｔｘを介して形成された制御ゲート電極Ｕｘと浮遊ゲート電極Ｗｘとをゲート電極として備え、その側方下部の半導体基板Ｌｘに形成されたソース／ドレイン領域Ｙｘを備えている。
【００４１】
ここで、浮遊ゲート電極Ｗｘは、制御ゲート電極Ｕｘと半導体基板Ｌｘとの間に形成されている。この浮遊ゲート電極Ｗｘは、例えばゲート絶縁膜Ｔｘによって一体的に覆われており、いずれの電極とも電気的に接続しておらず、所謂浮遊（フローティング）状態となっている。
【００４２】
情報の書き込みと消去は、制御ゲート電極Ｕｘに電圧を印加して行う。制御ゲート電極Ｕｘに２０Ｖ程度の正電圧を印加すると、半導体基板Ｌｘにおけるゲート絶縁膜Ｔｘとの界面付近に電子の反転層が形成される。そして、この電子が高電界によってゲート絶縁膜Ｔｘをトンネルして浮遊ゲート電極Ｗｘに注入される。浮遊状態にある浮遊ゲート電極Ｗｘに注入された電子は外部に抜け出ることができず、閉じ込められる。その結果、浮遊ゲート電極Ｗｘと制御ゲート電極Ｕｘとをゲート電極とするＭＩＳ型トランジスタの閾値電圧が増加して、論理レベルの０状態が実現する。
【００４３】
一方、消去に関しては、制御ゲート電極Ｕｘに−２０Ｖ程度の負電圧を印加する。このとき、半導体基板Ｌｘにおけるゲート絶縁膜Ｔｘとの界面付近には半導体基板Ｌｘ中の正孔が集まり、蓄積層が形成される。そして、この正孔が高電界によってゲート絶縁膜Ｔｘをトンネルして、浮遊ゲート電極Ｗｘに注入される。浮遊状態にある浮遊ゲート電極Ｗｘに注入された正孔は外部に抜け出ることができず、閉じ込められる。
【００４４】
この浮遊ゲート電極Ｗｘには、既に書き込み状態で電子が蓄積されていたので、正孔が注入されると電子は消滅し、余分な正孔が残る。その結果、浮遊ゲート電極Ｗｘと制御ゲート電極Ｕｘとをゲート電極とするＭＩＳ型トランジスタの閾値電圧が低下して、論理レベルの１状態が実現する。
【００４５】
上記では、制御ゲート電極Ｕｘに＋２０Ｖや−２０Ｖの高電圧を印加する場合を示した。一方、半導体基板Ｌｘにも電圧を印加することで、制御ゲート電極Ｕｘに印加する電圧の絶対値を小さくすることも可能である。即ち、書き込みに際しては、制御ゲート電極Ｕｘに例えば１０Ｖを印加し、半導体基板Ｌｘに例えば−１０Ｖを印加すれば、相対的に、制御ゲート電極Ｕｘに２０Ｖを印加したのと同じ状態にすることができる。
【００４６】
このような電圧の印加によって実現される電荷の注入のメカニズムは、ＦＮ（Fowler-Nordheim）トンネル現象と呼ばれるものであり、注入される電子や正孔のエネルギーが低いために、ゲート絶縁膜Ｔｘへの損傷が抑制される。その結果、書き換え回数の増加が実現できる。
【００４７】
本発明者らは、上記のＦＮトンネル現象による動作メカニズムを有するメモリセルとして、電荷蓄積膜を用いたメモリセルの適用を検討した。即ち、メモリ動作のために電荷を蓄積する領域として、上記図３２を用いて説明した浮遊ゲート型メモリセルＫｂｘのような浮遊ゲート電極Ｕｘではなく、上記図２９〜図３１を用いて説明したスプリットゲート型メモリセルＫａｘのような電荷蓄積膜Ｎｘを用いるものである。
【００４８】
図３３に、本発明者らが導入を検討した構造のシングルゲート型メモリセルＫｃｘの要部断面図を示す。シングルゲート型メモリセルＫｃｘは、上記図３２の浮遊ゲート型メモリセルＫｂｘと同様の、半導体基板Ｌｘに形成されたソース／ドレイン領域Ｙｘを有し、ゲート電極の構造が以下のように異なる。即ち、シングルゲート型メモリセルＫｃｘは、ゲート電極として、半導体基板Ｌｘ上に電荷蓄積膜Ｎｘを介して形成されたシングルメモリゲート電極Ｚｘを有する。
【００４９】
ここで、電荷蓄積膜Ｎｘは、図２９を用いて説明したスプリットゲート型メモリセルＫａｘが有する電荷蓄積膜Ｎｘと同様、１層の窒化シリコン膜Ｎａｘを２層の酸化シリコン膜Ｎｂｘで挟んだ３層構造を有している。本発明者らが検討した構造では、半導体基板Ｌｘの主面上に形成した１層目の酸化シリコン膜Ｎｂｘの厚さは４ｎｍ程度、２層目の窒化シリコン膜Ｎａｘの厚さは８ｎｍ程度、窒化シリコン膜Ｎａｘ上に形成した３層目の酸化シリコン膜Ｎｂｘの厚さは６ｎｍ程度である。
【００５０】
上記で説明した通り、このシングルゲート型メモリセルＫｃｘにおいては、書き換え回数を増やす目的から、書き込みや消去動作には、ＦＮトンネル現象を利用する。
【００５１】
図３４に示すように、書き込みに際しては、シングルメモリゲート電極Ｚｘに印加するメモリゲート電圧Ｖｇｍとして１４Ｖ程度の正電圧を印加する。これによって、半導体基板Ｌｘにおける電荷蓄積膜Ｎｘとの界面付近に誘起された反転層の電子ｅが電荷蓄積膜Ｎｘに注入される。注入された電子ｅは、電荷蓄積膜Ｎｘのうち、主に、窒化シリコン膜Ｎａｘと酸化シリコン膜Ｎｂｘとの界面に捕獲される。この結果、シングルメモリゲート電極Ｚｘ、電荷蓄積膜Ｎｘ、および、半導体基板ＬｘのＭＩＳ構造における閾値電圧が上昇する。従って、シングルメモリゲート電極Ｚｘに読み出し電圧を印加し、２箇所のソース／ドレイン領域Ｙｘ間に電圧のバイアスをかけたとしても電流が流れず、論理レベルの０状態が実現する。
【００５２】
ここで、上記図３２を用いて説明した浮遊ゲート型メモリセルＫｂｘに比べ、シングルゲート型メモリセルＫｃｘでは印加電圧が低いのは、電荷蓄積膜Ｎｘのうち、窒化シリコン膜Ｎａｘと半導体基板Ｌｘとの間に配置される酸化シリコン膜Ｎｂｘの膜厚が、４ｎｍと薄いことに起因する。浮遊ゲート型メモリセルＫｂｘでは、浮遊ゲート電極Ｗｘに閉じ込めた電子が外部に漏出するのを防ぐために、ゲート絶縁膜Ｔｘと一体的に周囲を取り囲む絶縁膜が９ｎｍとなっている。そのため、ＦＮトンネル現象によって電子を浮遊ゲート電極Ｗｘに注入するためには、２０Ｖ程度を制御ゲート電極Ｕｘに印加しなければならない。これに対し、電荷蓄積膜Ｎｘを用いたシングルゲート型メモリセルＫｃｘでは、上記の用に書き込み電圧の低電圧化が可能であり、メモリ面積の縮小や信頼性の向上などの観点から、利点が多い。
【００５３】
一方、消去動作においても、印加電圧の値を除いて、上記の浮遊ゲート型メモリセルＫｂｘとほぼ同様である。即ち、図３５に示すように、シングルメモリゲート電極Ｚｘにメモリゲート電圧Ｖｇｍとして−１４Ｖ程度の負電圧を印加する。これにより、電荷蓄積膜Ｎｘに蓄積されている電子ｅが半導体基板Ｌｘに押し出されるか、もしくは、半導体基板Ｌｘから電荷蓄積膜Ｎｘに正孔ｈが注入される。この結果、ＭＩＳ構造における閾値電圧が低下し、シングルメモリゲート電極Ｚｘに読み出し電圧を印加したときに、バイアスされた２箇所のソース／ドレイン領域Ｙｘに電流が流れ、論理レベルの１状態が実現する。
【００５４】
なお、上記のようなシングルゲート型メモリセルＫｃｘの消去状態において、シングルメモリゲート電極Ｚｘ読み出し電圧が印加されていない状態では、電流は流れてはならない。これは、シングルゲート型メモリセルＫｃｘのような単一のＭＩＳ型トランジスタからなる不揮発性メモリをマトリックス状に配置するためには必須の要件である。なぜなら、読み出し電圧を印加しない状態で、メモリに電流が流れるようでは、正確な読み出しができないからである。そのため、消去においては、閾値電圧が下がり過ぎないように、即ち、過消去状態にならないように、判定（ベリファイ）動作が行われる。もちろん、書き込み動作においても、ベリファイ動作は必要である。
【００５５】
以上のようなＦＮトンネル現象を利用したシングルゲート型メモリセルＫｃｘでは、書き込み消去動作において、高エネルギーの電子や正孔を必要としないために、メモリに与える損傷が少ない。その結果、書き換え回数を増やすことができる。本発明者らの検証によれば、１００万回を越える書き換え回数が実証されている。即ち、シングルゲート型メモリセルＫｃｘは、高書き換え耐性を有し、頻繁に書き換える必要のあるデータ格納用不揮発セメモリとして適している。
【００５６】
一方、本発明者らの更なる検討によれば、このシングルゲート型メモリセルＫｃｘは、読み出し時の高速性に課題を有することが分かっている。シングルゲート型メモリセルＫｃｘは、シングルメモリゲート電極Ｚｘの下に、電荷蓄積膜Ｎｘとして、１層の窒化シリコン膜Ｎｘａと２層の酸化シリコン膜Ｎｂｘとからなる３層の絶縁膜を備えている。この３層からなる電荷蓄積膜Ｎｘは、ＭＩＳ型トランジスタのゲート絶縁膜の役割を担う。
【００５７】
ここで、電荷蓄積膜Ｎｘの膜厚はそれぞれ上述した通りである。これを酸化シリコン膜厚に換算すると約１４ｎｍとなる。本発明者らが検討した一般的なロジック回路用ＭＩＳ型トランジスタにおいて、ゲート絶縁膜が２ｎｍ程度であるのに比べ、シングルゲート型メモリセルＫｃｘのゲート絶縁膜（電荷蓄積膜Ｎｘ）が非常に厚いことが分かる。即ち、ＭＩＳ型トランジスタとして見た場合のシングルゲート型トランジスタＫｃｘは、ロジック回路やＳＲＡＭ（Static Random Access Memory）に使われるＭＩＳ型トランジスタに比べ、はるかに厚いゲート絶縁膜を有し、電流駆動能力が劣っていることが、本発明者らの更なる検討により分かった。
【００５８】
そのため、シングルゲート型メモリセルＫｃｘに、上記図２８に示す中央処理装置Ｂｘとの高速なデータ通信を要求されるようなプログラム用メモリ領域ＦＬｐｘを担わせることは困難であることが分かった。
【００５９】
以上のように、本発明者らの検討によって、上記図２９のスプリットゲート型メモリセルＫａｘは高速性を有するものの書き換え耐性は低いことが分かり、また、上記図３３のシングルゲート型メモリセルＫｃｘは高書き換え耐性を有するものの動作速度は遅いことが分かった。そして、このような本発明者らの検討により、高速性を有するスプリットゲート型メモリセルＫａｘをプログラム用メモリ領域ＦＬｐｘとして適用し、高書き換え耐性を有するシングルゲート型メモリセルＫｃｘをデータ用メモリ領域ＦＬｄｘとして適用するという発想に至った。
【００６０】
しかし、ＳｏＣでは、同一基板上に上記のメモリを混載する必要がある。一般的に、構造や動作メカニズムの異なる素子を混載することは、構造上の不適合性や、製造工程上の不利が生じ易い。結果として、完成した不揮発性半導体記憶装置の信頼性を低下させたり、製造歩留まりの低下や工程数の増加によるコスト増など生産性を低下させたりする原因となる。そこで、本実施の形態１では、上記の２種の構造の不揮発性メモリセルを同一基板上に形成した構造と、その製造工程を示す。
【００６１】
まず、図１を用いて、本実施の形態１で示す不揮発性半導体記憶装置の構造を説明する。図１に示したのは、本実施の形態１の不揮発性半導体記憶装置の要部であり、２種類のメモリセルが混載された様子を示す断面図である。
【００６２】
不揮発性半導体記憶装置は単結晶シリコン（Ｓｉ）からなるシリコン基板（半導体基板）１を有し、以下で詳しく説明する種々の不揮発性メモリセルは、このシリコン基板１に形成される。本実施の形態１では、シリコン基板１の導電型はｐ型（第１導電型）であるとする。ｐ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素を、Ｖ族の元素よりも多く含有した状態であり、多数キャリアが正孔であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては、半導体領域を含め同様であるとする。
【００６３】
シリコン基板１の主面Ｓ１には、分離部２によって規定された第１領域Ｒ１および第２領域Ｒ２を有する。分離部２は、シリコン基板１の主面Ｓ１に形成された浅い溝の中に、例えば酸化シリコン膜などの絶縁膜を埋め込んだ、所謂ＳＴＩ（Shallow Trench Isolation）構造であるとする。そして、第１領域Ｒ１にスプリットゲート型メモリセル（第１記憶素子）Ｍ１Ａが配置され、また、第２領域Ｒ２にシングルゲート型メモリセル（第２記憶素子）Ｍ２が配置されている。それぞれの詳しい構造を以下で説明する。
【００６４】
第１に、シリコン基板１の主面Ｓ１上の第１領域Ｒ１に配置された、スプリットゲート型メモリセルＭ１Ａの構造を説明する。スプリットゲート型メモリセルＭ１Ａは、シリコン基板１の主面Ｓ１のうち、第１領域Ｒ１に形成されたｐ型の半導体領域である第１ｐウェルｐｗ１内に配置される。この第１ｐウェルｐｗ１のｐ型不純物濃度は、シリコン基板１のｐ型不純物濃度よりも高い。
【００６５】
スプリットゲート型メモリセルＭ１Ａは、シリコン基板１の主面Ｓ１上に形成された２つのゲート電極である、制御ゲート電極（第１ゲート電極）ＣＧｓと側壁メモリゲート電極（第２ゲート電極）ＭＧｓとを有する。これらは、例えば多結晶シリコン（ポリシリコン）を主体とする導体膜である。
【００６６】
制御ゲート電極ＣＧｓは、シリコン基板１の主面Ｓ１上に、制御ゲート絶縁膜（第１ゲート絶縁膜）ＧＩｓを介して形成されている。制御ゲート絶縁膜ＩＣｓは、例えば酸化シリコンを主体とする絶縁膜である。
【００６７】
また、側壁メモリゲート電極ＭＧｓは、シリコン基板１の主面Ｓ１上に、電荷蓄積膜（電荷蓄積絶縁膜）ＩＭｓを介して形成されている。この電荷蓄積膜ＩＭｓは、第１絶縁膜ＩＭ１、第２絶縁膜ＩＭ２、および、第３絶縁膜ＩＭ３を有している。ここで、第２絶縁膜ＩＭ２は、第１絶縁膜ＩＭ１と第３絶縁膜ＩＭ３との間に挟まれるようにして配置され、シリコン基板１の主面Ｓ１に近い方から順に、第１絶縁膜ＩＭ１、第２絶縁膜ＩＭ２、第３絶縁膜ＩＭ３となるように配置されている。
【００６８】
更に、第２絶縁膜ＩＭ２とは、電荷を蓄積する機能を有する絶縁膜であり、例えば、厚さ５〜１０ｎｍの窒化シリコンを主体とする絶縁膜である。また、第２絶縁膜ＩＭ２を挟む第１絶縁膜ＩＭ１および第３絶縁膜ＩＭ３は、第２絶縁膜ＩＭ２に蓄積された電荷の外部への漏出を防ぐ機能を有する絶縁膜である。第１絶縁膜ＩＭ１は、例えば厚さ４〜６ｎｍの酸化シリコンを主体とする絶縁膜であり、第３絶縁膜ＩＭ３は、例えば厚さ５〜９ｎｍの酸化シリコンを主体とする絶縁膜である。
【００６９】
また、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとは、互いに電気的に絶縁された状態で、互いに隣り合って配置されている。本実施の形態１のスプリットゲート型メモリセルＭ１Ａでは、側壁メモリゲート電極ＭＧｓが、制御ゲート電極ＣＧｓの側壁を覆うようにして形成されている。そして、シリコン基板１の主面Ｓ１と側壁メモリゲート電極ＭＧｓとの間に形成されている電荷蓄積膜ＩＭｓは、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとの間にも一体的に形成されている。従って、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとは、電荷蓄積膜ＩＭｓによって互いに電気的に絶縁された状態で、互いに隣り合って配置されていることになる。
【００７０】
制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓの側壁には、サイドウォールスペーサｓｗｓが形成されている。サイドウォールスペーサｓｗｓは、例えば酸化シリコン膜からなり、両電極が他の配線などと接しないように、絶縁するために形成されている。
【００７１】
サイドウォールスペーサｓｗｓ直下のシリコン基板１には、ｎ型エクステンション領域ｎｅ１が形成されている。ｎ型エクステンション領域ｎｅ１は、導電型がｎ型（第２導電型）の半導体領域である。ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族の元素を、ＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様であるとする。ｎ型エクステンション領域ｎｅ１は、スプリットゲート型メモリセルＭ１Ａのメモリ動作時に、制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓ下のシリコン基板１に形成される反転層に対し、電子の授受を行うために形成されている。従って、そのｎ型不純物濃度や拡散深さなどは、スプリットゲート型メモリセルＭ１Ａに要求される動作特性によって決められる。
【００７２】
サイドウォールスペーサｓｗｓの側方下部に位置するシリコン基板１の主面Ｓ１のうち、第１ｐウェルｐｗ１に平面的に内包される領域に、ｎ型ソース／ドレイン領域ｎｓｄ１が形成されている。ｎ型ソース／ドレイン領域ｎｓｄ１は、導電型がｎ型の半導体領域である。そして、ｎ型エクステンション領域ｎｅ１に電気的に接続するようにして形成されており、当該領域と外部導電部との潤滑な電子の授受を実現するために形成されている。従って、ｎ型ソース／ドレイン領域ｎｓｄ１のｎ型不純物濃度は、ｎ型エクステンション領域ｎｅ１のｎ型不純物濃度よりも高い。
【００７３】
上記のような、ｎ型エクステンション領域ｎｅ１とｎ型ソース／ドレイン領域ｎｓｄ１との２重構造は、ＭＩＳ型トランジスタで一般的に採用される構造であり、ＬＤＤ（Lightly Doped Drain）構造と呼称される。これは、ＭＩＳ型トランジスタの微細化に伴う信頼性の低下を抑える構造である。以下、ＬＤＤ構造においては同様であるとする。
【００７４】
本実施の形態１のスプリットゲート型メモリセルＭ１Ａにおいて、外部から電気的な導通をとる必要がある端子は、制御ゲート電極ＳＧｓ、側壁メモリゲート電極ＭＧｓ、および、ｎ型ソース／ドレイン領域ｎｓｄ１である。従って、これらの表面には、抵抗値の低いシリサイド層ｓｃが形成されており、後に説明する外部配線とのオーミック接続を実現している。シリサイド層ｓｃは、金属とシリコンとの化合物であり、例えばコバルトシリサイド、ニッケルシリサイドなどを用いる。
【００７５】
以上が、本実施の形態１の不揮発性半導体記憶装置が有するスプリットゲート型メモリセルＭ１Ａの基本的な構造である。これは、本発明者らが検討した図２９のスプリットゲート型メモリＫａｘと同様の構造となっている。従って、本実施の形態１のスプリットゲート型メモリセルＭ１Ａも、高速でのメモリ動作が可能である。用途については後に詳細を説明する。
【００７６】
第２に、シリコン基板１の主面Ｓ１上の第２領域Ｒ２に配置された、シングルゲート型メモリセルＭ２の構造を説明する。シングルゲート型メモリセルＭ２は、シリコン基板１の主面Ｓ１のうち、第２領域Ｒ２に形成されたｐ型の半導体領域である第２ｐウェル（第２半導体領域）ｐｗ２内に配置される。この第２ｐウェルｐｗ２のｐ型不純物濃度は、シリコン基板１のｐ型不純物濃度よりも高い。
【００７７】
シングルゲート型メモリセルＭ２は、シリコン基板１の主面Ｓ１上に、電荷蓄積膜（電荷蓄積絶縁膜）ＩＭｕを介して形成された、シングルメモリゲート電極（第３ゲート電極）ＭＧｕを有する。シングルメモリゲート電極ＭＧｕは、例えば多結晶シリコンを主体とする導体膜である。
【００７８】
本実施の形態１のシングルゲート型メモリセルＭ２において、電荷蓄積膜ＩＭｕを構成する材料は、スプリットゲート型メモリセルＭ１Ａが有する電荷蓄積膜ＩＭｓと同様であって良い。即ち、電荷蓄積膜ＩＭｕは、シリコン基板１の主面Ｓ１に近い方から順に形成された、第１絶縁膜ＩＭ１、第２絶縁膜ＩＭ２、および、第３絶縁膜ＩＭ３を有する。これら３層の絶縁膜のそれぞれの機能または特性においても、上記スプリットゲート型メモリセルＭ１Ａの電荷蓄積膜ＩＭｓと同様であり、ここでの詳細な説明は省略する。
【００７９】
シングルメモリゲート電極ＭＧｕの側壁には、上記スプリットゲート型メモリセルＭ１Ａと同様のサイドウォールスペーサｓｗｓが形成されている。
【００８０】
シングルゲート型メモリセルＭ２において、サイドウォールスペーサｓｗｓ直下のシリコン基板１には、ｎ型エクステンション領域ｎｅ２が形成されている。ｎ型エクステンション領域ｎｅ２は、導電型がｎ型の半導体領域である。そして、ｎ型エクステンション領域ｎｅ２は、シングルゲート型メモリセルＭ２のメモリ動作時に、シングルメモリゲート電極ＭＧｕ下のシリコン基板１に形成される反転層に対し、電子の授受を行うために形成されている。従って、そのｎ型不純物濃度や拡散深さなどは、シングルゲート型メモリセルＭ２に要求される特性によって決められる。
【００８１】
サイドウォールスペーサｓｗｓの側方下部に位置するシリコン基板１の主面Ｓ１のうち、第２ｐウェルｐｗ２に平面的に内包される領域に、ｎ型ソース／ドレイン領域ｎｓｄ２が形成されている。ｎ型ソース／ドレイン領域ｎｓｄ２は、導電型がｎ型の半導体領域である。そして、ｎ型ソース／ドレイン領域ｎｓｄ２は、ｎ型エクステンション領域ｎｅ２に電気的に接続するようにして形成されており、当該領域と外部導電部との潤滑な電子の授受を実現するために形成されている。従って、ｎ型ソース／ドレイン領域ｎｓｄ２のｎ型不純物濃度は、ｎ型エクステンション領域ｎｅ２のｎ型不純物濃度よりも高い。
【００８２】
本実施の形態１のシングルゲート型メモリセルＭ２において、外部から電気的な導通をとる必要がある端子は、シングルメモリゲート電極ＭＧｕ、および、ｎ型ソース／ドレイン領域ｎｓｄ２である。これらの表面には、シリサイド層ｓｃが形成されている。シングルゲート型メモリセルＭ２のシリサイド層ｓｃは、上記スプリットゲート型メモリセルＭ１Ａと同様の目的、構成によって形成されている。
【００８３】
以上が、本実施の形態１の不揮発性半導体記憶装置が有するシングルゲート型メモリセルＭ２の基本的な構造である。これは、本発明者らが検討した図３３のシングルゲート型メモリセルＫｃｘと同様の構造となっている。従って、本実施の形態１のシングルゲート型メモリセルＭ２も、書き換えに対する耐性が高い。用途については後に詳細を説明する。
【００８４】
また、本実施の形態１の不揮発性半導体記憶装置では、シリコン基板１の主面Ｓ１上に、上記の２つのメモリセルＭ１ＡおよびＭ２を覆うようにして、順に、エッチストップ絶縁膜ＩＳおよび層間絶縁膜ＩＬが形成されている。また、エッチストップ絶縁膜ＩＳおよび層間絶縁膜ＩＬを貫通するようにして、コンタクトプラグＣＰが形成されている。また、層間絶縁膜ＩＬ上において、コンタクトプラグＣＰと電気的に接続するようにして、配線層ＭＬが形成されている。
【００８５】
層間絶縁膜ＩＬは、コンタクトプラグＣＰや配線層ＭＬなどの絶縁のために形成されており、例えば酸化シリコンを主体とする絶縁膜である。また、エッチストップ絶縁膜ＩＳは、コンタクトプラグＣＰを形成する際の異方性エッチングにおいて、層間絶縁膜ＩＬに対する選択性の高い絶縁膜であり、所謂ＳＡＣ（Self Align Contact）技術の適用を目的として形成されている。エッチストップ絶縁膜ＩＳは、例えば窒化シリコンを主体とする絶縁膜である。
【００８６】
コンタクトプラグＣＰは、例えばタングステン（Ｗ）を主体とする導体膜である。また、タングステンとシリコン基板１との化学反応を防ぐためのバリア膜として、シリコン基板１とタングステンとの界面、および、層間絶縁膜ＩＬとタングステンとの界面に窒化チタンを主体とする導体膜を形成しても良い。コンタクトプラグＣＰは、スプリットゲート型メモリセルＭ１Ａ、および、シングルゲート型メモリセルＭ２の端子となる各要素に形成したシリサイド層ｓｃと電気的に接続している。これにより両メモリセルＭ１Ａ，Ｍ２に対して種々のメモリ動作を行わせるための電気的な導通をとることができる。
【００８７】
配線層ＭＬは、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を主体とする導体膜である。ここでは、簡略化のために配線層ＭＬは１層しか示していないが、更に上層には、同様のプラグ（ビアプラグ）と配線による多層配線を有している。この配線層ＭＬは、層間絶縁膜ＩＬ上で所望の回路パターンを有しており、不揮発性半導体記憶装置に要求される回路構成を実現している。
【００８８】
以上のように、本実施の形態１の不揮発性半導体記憶装置は、同一のシリコン基板１上に、２つの異なる構造のメモリセルを有する。即ち、第１領域Ｒ１に高速動作が可能であるスプリットゲート型メモリセルＭ１Ａを有し、第２領域Ｒ２に書き換え耐性の高いシングルゲート型メモリセルＭ２を有する。
【００８９】
上記のように、同一のシリコン基板１上に２種類のメモリセルを混載することで、トレードオフの関係にある高速性と高書き換え耐性とを両立させ得る不揮発性半導体記憶装置を構成することができる。例えば、比較して高速で書き換えられる第１情報と、比較して高頻度で書き換えられる第２情報とを、不揮発性メモリに記憶させながら同時に情報を処理する場合などがある。このとき、同一のメカニズムにより動作するメモリセルだけを用いていては、高速性と高書き換え耐性とはトレードオフの関係にあり、両立することが困難であった。
【００９０】
そこで、本実施の形態１の不揮発性半導体記憶装置によれば、高速性を要する第１情報を記憶するためのメモリセルとして、スプリットゲート型メモリセルＭ１Ａを適用する。そして、高書き換え耐性を要する第２情報を記憶するためのメモリセルとして、シングルゲート型メモリセルＭ２を適用する。第１情報としては、例えばロジック回路に演算を行わせるためのプログラム情報などがある。また、第２情報としては、動作に必要なデータ情報などがある。
【００９１】
このように、スプリットゲート型メモリセルＭ１Ａとシングルゲート型メモリセルＭ２とを混載することによって、より高速に読み出す必要がある情報と、より高頻度に書き換える必要がある情報とを記憶することができる不揮発性メモリを実現することができる。結果として、不揮発性半導体記憶装置の性能を向上させることができる。
【００９２】
また、前述のように、シングルゲート型メモリセルＭ２は、シリコン基板１の第２領域Ｒ２において、第２ｐウェルｐｗ２内に配置されている。本実施の形態１の不揮発性半導体記憶装置では、この第２ｐウェルは、ｎ型の半導体領域である第１ｎウェル（第１半導体領域）ｎｗ１内に形成されている。即ち、シリコン基板１と同じ導電型である第２ｐウェルｐｗ２は、第１ｎウェルｎｗ１によって、シリコン基板１とは電気的に絶縁されている。なお、第１ｎウェルｎｗ１に対しても、シリサイド層ｓｃ、コンタクトプラグＣＰ、および、配線層ＭＬが形成されており、電気的な導通をとることができる。
【００９３】
上記のような構造の第２ｐウェルｐｗ２の中にシングルゲート型メモリセルＭ２を形成することで、シングルゲート型メモリセルＭ２に対しては、シリコン基板１に印加する電圧が直接的には印加されないようにすることができる。これにより、本実施の形態１のように、異なるメカニズムで動作する２種類のメモリセルや周辺回路などを同一基板上に混載する場合であっても、互いに独立して基板電圧を印加することができる。即ち、周辺回路などに印加する基板電圧と独立して、メモリ特性を最適化することができる。結果として、不揮発性半導体記憶装置の性能を向上させることができる。上記のようなウェルの構造を３重ウェル構造と呼称することがある。
【００９４】
また、上記では、両メモリセルＭ１Ａ，Ｍ２において電荷を蓄積するための電荷蓄積膜ＩＭｓ，ＩＭｕとして、窒化シリコンを主体とする絶縁膜（第２絶縁膜ＩＭ２）を、酸化シリコンを主体とする絶縁膜（第１絶縁膜ＩＭ１、第３絶縁膜ＩＭ３）で挟んだ３層構造のみを例示した。
【００９５】
本実施の形態１では、電荷を蓄積する機能を有する第２絶縁膜ＩＭ２は、酸化金属を主体とする絶縁膜としても良い。ここで対象となる酸化金属は、以下に示す理由から、酸化シリコンよりも比誘電率の高い材料（Ｈｉｇｈ−ｋ材料）であることが望ましい。
【００９６】
両メモリセルＭ１Ａ，Ｍ２は、例えば読み出し動作時などは、ＭＩＳ型トランジスタとして機能させる。このとき、電荷蓄積膜ＩＭｓ，ＩＭｕは、ゲート絶縁膜となるから、読み出し速度を考慮すると、電荷蓄積膜ＩＭｓ，ＩＭｕはあまり厚くしないほうが良い。一方、電荷の保持特性の観点からは、空間的な容量を考え、電荷を蓄積する第２絶縁膜ＩＭ２は厚くしたほうが良い。
【００９７】
このようなトレードオフの関係にあって、ゲート絶縁膜として、酸化シリコンよりも比誘電率の高い酸化金属を主体とする絶縁膜を用いれば、酸化シリコン換算膜厚を下げることができる。また、本実施の形態１の両メモリセルＭ１Ａ，Ｍ２のように、電荷蓄積膜ＩＭｓ，ＩＭｕの中で、電荷を保持する機能を有するのは第２絶縁膜ＩＭ２である。そして、第２絶縁膜ＩＭ２としては、窒化シリコンを用いる場合を示した。そこで、この第２絶縁膜ＩＭ２を、酸化シリコンよりも比誘電率の高い材料の中でも、特に、窒化シリコンよりも比誘電率の高い材料とすることが、より好ましい。なぜなら、保持特性の向上を期待して、窒化シリコン膜よりも厚い第２絶縁膜ＩＭ２とすることができるからである。従って、本実施の形態１の両メモリセルＭ１Ａ，Ｍ２において、高速動作がより要求される場合や、電荷の保持特性の更なる向上が要求される場合には、第２絶縁膜ＩＭ２として、窒化シリコン膜よりも高い比誘電率の酸化金属を主体とする絶縁膜を用いることがより好ましい。結果として、不揮発性半導体記憶装置の性能を、より向上させることができる。
【００９８】
より定量的な本発明者らの検証によれば、酸化金属を主体とする絶縁膜を用いた場合、第２絶縁膜ＩＭ２の厚さは８〜１２ｎｍとすることができる。即ち、第２絶縁膜ＩＭ２として窒化シリコン膜を用いた場合の５〜１０ｎｍよりも厚くすることができる。また、酸化シリコンよりも高い比誘電率の酸化金属としては、酸化ハフニウム（ハフニア）を用いることがより好ましい。なぜなら、本発明者らの検討によれば、酸化ハフニウムは、例えばＭＩＳ型トランジスタのゲート絶縁膜などへの適用が実用段階にあり、半導体基板状での絶縁膜として十分な実績を有するからである。結果として、不揮発性半導体記憶装置の性能を、より向上させることができる。
【００９９】
また、本実施の形態１では、第２絶縁膜ＩＭ２に蓄積された電荷が外部に漏出するのを防止する機能を有する絶縁膜として、特に、両メモリゲート電極ＭＧｓ，ＭＧｕに近い側に形成する第３絶縁膜ＩＭ３は、酸化アルミニウム（アルミナ）を主体とする絶縁膜としても良い。上述のように、例えば書き込み動作時には、電荷蓄積膜ＩＭｓ，ＩＭｕには電子が蓄積される。この電子を蓄積するために、両メモリゲート電極ＭＧｓ，ＭＧｕには比較的高い正電圧が印加される。このとき、両メモリゲート電極ＭＧｓ，ＭＧｕから正孔が注入されることが考えられる。書き込み時、電荷蓄積膜ＩＭｓ，ＩＭｕに正孔が注入されると、シリコン基板１から注入される電子と再結合してしまい、所望の電荷の蓄積が実現できない。
【０１００】
ここで、酸化アルミニウムの価電子帯端は、酸化シリコンの価電子帯端に比べ、シリコンの価電子帯端とのエネルギー差が大きい。従って、両メモリゲート電極ＭＧｓ，ＭＧｕと電荷蓄積膜ＩＭｓ，ＩＭｕとの界面に、酸化アルミニウムを主体とする絶縁膜を配置させることで、正孔をより注入させ難くすることができる。即ち、第３絶縁膜ＩＭ３としては、酸化アルミニウムを主体とする絶縁膜を用いる方がより好ましい。結果として、不揮発性半導体記憶装置の性能を、より向上させることができる。
【０１０１】
次に、本実施の形態１の不揮発性半導体記憶装置の製造工程について詳細に説明する。特に、本実施の形態１の不揮発性半導体記憶装置では、上記のように、同一基板上に異なる構造のメモリセルを形成する必要がある。これを、全く別の工程で形成するのであっては、工程数が著しく増加してしまい、製造歩留まりの低下または製造コストの増加など、生産性の低下という新たな課題をもたらす原因となる。そこで、本実施の形態１では、異なる構造のメモリセルを、同一の工程により、かつ、工程数を増加させることなく形成する製造技術を示す。
【０１０２】
なお、以下では、メモリセルのほかに周辺回路も混載されることを想定し、一般的な構造のＭＩＳ型トランジスタも同時に形成する工程を説明する。また、各工程で形成される、本実施の形態１の不揮発性半導体記憶装置の構成要素に関して、その構造上の効果は上記で説明した通りであるので、ここでの詳細な説明は省略する。即ち、以下では、製造技術に関する効果のみを詳細に説明している。
【０１０３】
図２に示すように、シリコン基板１を準備する。このシリコン基板１は単結晶シリコンを主体とする半導体であり、ホウ素を１０１６／ｃｍ３程度含むことでｐ型の導電型をしめす、ウェハ状の半導体基板である。図では、その要部を拡大して記述している。また、シリコン基板１の主面Ｓ１には、第１領域Ｒ１、第２領域Ｒ２、および、第３領域Ｒ３を有する。本実施の形態１では、第１領域Ｒ１に上記図１のスプリットゲート型メモリセルＭ１Ａを形成し、第２領域Ｒ２に上記図１のシングルゲート型メモリセルＭ２を形成し、第３領域Ｒ３にＭＩＳ型トランジスタを形成する。
【０１０４】
シリコン基板１の第２領域Ｒ２に、選択的にｎ型第１拡散層ｎｗａを形成する。これには、例えばイオン注入法を用いて、シリコン基板１の主面Ｓ１側から、第２領域Ｒ２にリンイオンを注入し、その後熱処理を施すことで形成することができる。また、ｎ型第１拡散層ｎｗａのｎ型不純物濃度は１０１７／ｃｍ３程度となるように上記工程を施す。ここで、ｎ型第１拡散層ｎｗａを第２領域Ｒ２に選択的に形成するためには、他の領域のシリコン基板１にイオン注入マスクを形成する必要がある。これには、例えば、一連のフォトリソグラフィ法によってパターニングしたフォトレジスト膜を用いる（図示しない）。以後、選択的にイオン注入を施す工程は、特筆しない限り同様であるとする。
【０１０５】
次に、図３に示すように、シリコン基板１の主面Ｓ１の所望の領域に、ｐ型の半導体領域である第１ｐウェルｐｗ１、第２ｐウェルｐｗ２、および、第３ｐウェルｐｗ３を、例えばイオン注入法によって選択的に形成する。ここでのシリコン基板１の主面Ｓ１の所望の領域とは、具体的に以下の通りである。
【０１０６】
まず、第１領域Ｒ１においては、第１ｐウェルｐｗ１を形成する。また、第２領域Ｒ２においては、主面Ｓ１を平面的に見て、ｎ型第１拡散層ｎｗａに内包されるように、かつ、シリコン基板１の深さ方向に見て、ｎ型第１拡散層ｎｗａよりも浅く、第２ｐウェルｐｗ２を形成する。また、第３領域Ｒ３の一部に、第３ｐウェルｐｗ３を形成する。後の工程で、第１ｐウェルｐｗ１内に図１のスプリットゲート型メモリセルＭ１Ａを形成し、第２ｐウェルｐｗ２内に図１のシングルゲート型メモリセルＭ２を形成し、第３ｐウェルｐｗ３内にｎチャネル型のＭＩＳ型トランジスタを形成する。
【０１０７】
また、第１〜第３ｐウェルｐｗ１，ｐｗ２，ｐｗ３のｐ型不純物濃度は、シリコン基板のｐ型不純物濃度よりも高い。ここで、第１〜第３ｐウェルｐｗ１，ｐｗ２，ｐｗ３を形成するために注入する不純物イオン種、供給量（ドーズ量）、および、注入エネルギーが同様である場合、第１〜第３ｐウェルｐｗ１，ｐｗ２，ｐｗ３を形成する際のイオン注入工程を、同一工程として良い。また、イオン注入後の熱処理条件が同様であるものは、同一の熱処理工程として良い。製造工程数を低減させられることから、なるべく同一工程とする方が望ましい。以下、複数の半導体領域を形成する工程において同様であるとする。
【０１０８】
続いて、シリコン基板１の主面Ｓ１の所望の領域に、ｎ型の半導体領域であるｎ型第２拡散層ｎｗｂ、および、第２ｎ型拡散層ｎｗ２を、例えばイオン注入法によって選択的に形成する。ここでのシリコン基板１の主面Ｓ１の所望の領域とは、具体的に以下の通りである。
【０１０９】
まず、第２領域Ｒ１においては、主面Ｓ１を平面的に見て、第２ｐウェルｐｗ２の周囲を囲むように、また、ｎ型第１拡散層ｎｗａと同程度のｎ型不純物濃度となるように、ｎ型第２拡散層ｎｗｂを形成する。これにより、第２ｐウェルｐｗ２とシリコン基板１との間には、ｎ型第２拡散層ｎｗｂおよび先に形成したｎ型第１拡散層ｎｗａが配置する構造となる。従って、第２ｐウェルｐｗ２は、ｎ型第１拡散層ｎｗａおよびｎ型第２拡散層ｎｗｂによって、シリコン基板１に対して電気的に絶縁される。即ち、ｎ型第１拡散層ｎｗａおよびｎ型第２拡散層ｎｗｂは、図１を用いて説明した第１ｎウェルｎｗ１を構成していることになる。
【０１１０】
また、第３領域Ｒ３の一部には、先に形成した第３ｐウェルｐｗ３に平面的に重ならないようにして第２ｎウェルｎｗ２を形成する。この第２ｎウェルｎｗ２には、後の工程で、ｐチャネル型のＭＩＳ型トランジスタを形成する。
【０１１１】
次に、図４に示すように、シリコン基板１の主面Ｓ１に分離部２を形成する。まず、シリコン基板１の主面Ｓ１に例えば絶縁膜を形成し、分離部２を形成する箇所の絶縁膜を除去（開口）する（図示しない）。これには、例えばフォトリソグラフィ法と異方性エッチングとを用いる。その後、絶縁膜をエッチングマスクとして、シリコン基板１の主面Ｓ１に異方性エッチングを施すことによって、主面Ｓ１から３００ｎｍ程度の深さの溝を形成する。そして、例えば、ドライ熱酸化法と、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）およびオゾン（Ｏ３）を原材料とした化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを組み合わせることにより、溝を含む主面Ｓ１上に酸化シリコン膜を形成する。その後、例えば化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法などによって、余分な酸化シリコン膜を除去する。これにより、シリコン基板１の主面Ｓ１とほぼ一致した表面を有する酸化シリコン膜が埋め込まれた、ＳＴＩ構造の分離部２を形成することができる。
【０１１２】
本実施の形態１では、例えば、第１領域Ｒ１と第２領域Ｒ２との境界など、前工程で形成したウェルとの境界部に、分離部２を形成する。分離部２は、浅溝内に絶縁体を埋め込んだＳＴＩ構造であるとし、上記の各ウェルを絶縁分離し、活性領域を規定するために形成する。
【０１１３】
次に、図５に示すように、第１領域Ｒ１におけるシリコン基板１の主面Ｓ１上に、制御ゲート絶縁膜ＩＣｓを介して制御ゲート電極ＣＧｓを形成する。また、第３領域Ｒ３の第３ｐウェルｐｗ３および第２ｎウェルｎｗ２上のそれぞれにおいて、シリコン基板１の主面Ｓ１上に、ゲート絶縁膜ＩＧを介してゲート電極ＧＥを形成する。制御ゲート絶縁膜ＩＣｓおよびゲート絶縁膜ＩＧは、例えば酸化シリコンを主体とする絶縁膜であり、制御ゲート電極ＣＧｓおよびゲート電極ＧＥは、例えば多結晶シリコンを主体とする導体膜である。
【０１１４】
本実施の形態１では、制御ゲート電極ＣＧｓとゲート電極ＧＥとを同一工程で形成する。また、制御ゲート絶縁膜ＩＣｓとゲート絶縁膜ＩＧとを同一工程で形成する。その方法を以下で詳しく説明する。
【０１１５】
まず、シリコン基板１の主面Ｓ１上に、例えば熱酸化法などによって、厚さ２ｎｍ程度の酸化シリコン膜を形成する。その上に、例えばＣＶＤ法などによって、厚さ１５０ｎｍ程度の多結晶シリコン膜を形成する。そして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜をエッチングマスクとして、多結晶シリコン膜に対して異方性エッチングを施すことで、第１領域Ｒ１の所望の箇所に制御ゲート電極ＣＧｓを、また、第３領域Ｒ３の所望の箇所にゲート電極ＧＥを、それぞれ一括して形成する。その後、同フォトレジスト膜をエッチングマスクとして、酸化シリコン膜に対して異方性エッチングを施すことで、制御ゲート電極ＣＧｓ下に制御ゲート絶縁膜ＩＣｓを、また、ゲート電極ＧＥ下にゲート絶縁膜ＩＧを、それぞれ一括して形成する。
【０１１６】
なお、制御ゲート電極ＣＧｓおよびゲート電極ＧＥには、所望の特性を有するように不純物を導入する。具体的には、ｎチャネル型のＭＩＳ型トランジスタのゲート電極であれば、リンなどＶ族の不純物元素を導入し、ｐチャネル型のＭＩＳ型トランジスタのゲート電極であれば、ホウ素などＩＩＩ族の不純物元素を導入する。ゲート電極への不純物の導入は、上記の工程において多結晶シリコン膜を形成した後に、選択的にイオン注入を施すことで行う。以下、特筆しない限り、ゲート電極（メモリセルの制御ゲート電極、メモリゲート電極も含む）を形成する工程では、同様の工程によって不純物を導入する工程を含むものとする。
【０１１７】
次に、図６に示すように、第１領域Ｒ１、第２領域Ｒ２、および、第３領域Ｒ３におけるシリコン基板１の主面Ｓ１を覆うようにして、電荷蓄積膜ＩＭを形成する。ここでは、電荷蓄積膜ＩＭとして、第１絶縁膜ＩＭ１、第２絶縁膜ＩＭ２、および、第３絶縁膜ＩＭ３を順に形成する。各絶縁膜が有する機能は、上記図１を用いて説明した通りである。
【０１１８】
本実施の形態１では、まず、例えば熱酸化法などによりシリコン基板１の主面Ｓ１を酸化する。その際、制御ゲート電極ＣＧｓやゲート電極ＧＥの側面や上面も酸化される。これにより、厚さ４〜６ｎｍ程度の酸化シリコンを主体とする第１絶縁膜ＩＭ１を形成する。次に、第２絶縁膜ＩＭ２として、例えばＣＶＤ法などにより、厚さ５〜１０ｎｍ程度の窒化シリコンを主体とする絶縁膜を形成する。この窒化シリコン膜も、シリコン基板１の主面Ｓ１の全面に形成される。次に、例えば熱酸化法などにより、上記の窒化シリコン膜の表面を酸化する。これにより、厚さ５〜９ｎｍ程度の酸化シリコンを主体とする第３絶縁膜ＩＭ３を形成する。
【０１１９】
また、上記図１を用いて説明したように、第２絶縁膜ＩＭ２として、例えば酸化ハフニウムのような、酸化シリコンよりも比誘電率が高い酸化金属を主体とする絶縁膜を形成する場合がある。これには、例えば蒸着法などによって、厚さ８〜１２ｎｍ程度の酸化金属膜を形成する。また、上記図１を用いて説明したように、第３絶縁膜ＩＭ３として、例えば酸化アルミニウムを主体とする絶縁膜を形成する場合がある。これには、例えば蒸着法、特に、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法などによって、厚さ５〜９ｎｍ程度の酸化アルミニウムを形成する。
【０１２０】
以下、本実施の形態１では、上記３層の絶縁膜ＩＭ１，ＩＭ２，ＩＭ３からなる電荷蓄積膜ＩＭを、一括して記述および図示する。
【０１２１】
続いて、電荷蓄積膜ＩＭ上に、第１導体膜３を形成する。第１導体膜３としては、例えばＣＶＤ法などにより、多結晶シリコン膜を形成する。この多結晶シリコン膜からなる第１導体膜３は、後に詳細を説明するように、異方性エッチングにより加工され、メモリセルにおけるメモリゲート電極となる。そこで、本実施の形態１では、第１導体膜３には、不純物として、例えばリンが導入される。
【０１２２】
次の工程では、図７に示すように、第１導体膜３に対して異方性エッチングを施す。ここでは、シリコン基板１の主面Ｓ１に交差する方向のエッチングが主体となるような異方性エッチングを施す。上記のような異方性を有するエッチングを施した場合、第１領域Ｒ１においてシリコン基板１の主面Ｓ１上に突出していた制御ゲート電極ＣＧｓでは、その側壁を覆うような形状に、自己整合的に第１導体膜３を残すことができる。これは、後の工程によって、上記図１のスプリットゲート型メモリセルＭ１Ａが有する側壁メモリゲート電極ＭＧｓになる。なお、第３領域Ｒ３におけるゲート絶縁膜の側壁にも、同様に自己整合的に、第１導体膜３が残る。
【０１２３】
更に、本実施の形態１では、第２領域Ｒ２においても、一部に第１導体膜３を残す。この部分は、後に、上記図１のシングルゲート型メモリセルＭ２が有するシングルメモリゲート電極ＭＧｕになる。従って、第１導体膜３は、第２領域Ｒ２において、主面Ｓ１を平面的に見て、第２ｐウェルｐｗ２内の一部に残るように、異方性エッチングによって加工する。ただし、上記のような形状を自己整合的に形成することはできないので、第２領域Ｒ２においては、第１導体膜３への異方性エッチングに曝さないためのエッチングマスクを形成する必要がある。
【０１２４】
本実施の形態１では、第２領域Ｒ２の一部にフォトレジスト膜４を形成する。フォトレジスト膜４は、例えば一連のフォトリソグラフィ法などによって形成する。このフォトレジスト膜４をエッチングマスクとして、第１導体膜３に上記の異方性エッチングを施すことで、第１領域Ｒ１における制御ゲート電極ＣＧｓの側壁と、第２領域Ｒ２におけるフォトレジスト膜４の下部とに、第１導体膜３を残すことができる。
【０１２５】
ここで、上記のようにして第２領域Ｒ２に第１導体膜３を残すためのエッチングマスクとして形成したフォトレジスト膜４は、他の用途で形成するフォトレジスト膜と同一の工程で形成することが望ましい。なぜなら、第２領域Ｒ２に第１導体膜３を残すことに特化した工程とすると、全体の工程数が増え、結果として、歩留まりの低下、製造コストの増加など、生産性の低下を招く原因となるからである。本実施の形態１の製造方法では、下記のような工程とすることで、上記の課題を克服する。
【０１２６】
例えば、第１領域Ｒ１に形成する上記図１のスプリットゲート型メモリセルＭ１Ａでは、その側壁メモリゲート電極ＭＧｓに電気的に接続するためのコンタクトプラグＣＰを形成する必要がある。しかし、第１領域Ｒ１において、第１導体膜３は制御ゲート電極ＣＧｓの側壁に自己整合的に形成されるだけであり、ここに直接コンタクトプラグＣＰを形成することはできない。このような場合、一般的に、側壁メモリゲート電極ＭＧｓに電気的に接続する部分であり、かつ、メモリ素子の構成に関与しない部分の第１導体膜３に引き出し部を形成する。即ち、上記のような部分の第１導体膜３を意図的に広く残し、そこにコンタクトプラグＣＰを落とす。
【０１２７】
図８には、シリコン基板１上の第４領域Ｒ４として、制御ゲート電極ＣＧｓの延在方向のいずれかにおける要部断面図を示している。ここでは、図７と同じ工程中における断面図を示す。異方性エッチングによって除去する第１導体膜３において、第４領域Ｒ４では、後の側壁メモリゲート電極ＭＧｓ（図１参照）と電気的に接続する部分の第１導体膜３を、上記の引き出し部として意図的に残す必要がある。具体的には、第１導体膜３のうち、後に側壁メモリゲート電極ＭＧｓを配置する側の制御ゲート電極ＣＧｓの側壁に形成された第１導体膜３を、制御ゲート電極ＣＧｓの側方に渡って平面的に延在するようにして残す。そして、上記の部分に、異方性エッチングに対するエッチングマスクとしてフォトレジスト膜４を形成する必要がある。
【０１２８】
このように、たとえ、シリコン基板１の上に形成する素子が、上記図１のスプリットゲート型メモリセルＭ１Ａだけであったとしても、側壁メモリゲート電極ＭＧｓの引き出し部を形成するためのエッチングマスクは必要となる。そこで、本実施の形態１では、第４領域Ｒ４に引き出し部を形成するためのエッチングマスクと同一のフォトマスクを用いて、図７の第２領域Ｒ２に第１導体膜３を残すためのフォトレジスト膜４を形成する。これにより、工程数を増やすことなく、第２領域Ｒ２に第１導体膜３を残すためのフォトレジスト膜４を形成することができる。結果として、不揮発性半導体記憶装置の生産性を損なうことなく、高性能なメモリセルを形成することができる。上記所望のエッチングを施した後、フォトレジスト膜４を除去する。
【０１２９】
以上の工程により、図９に示すように、第２領域Ｒ２において、主面Ｓ１を平面的に見て、前記第２ｐウェルｐｗ２内に配置されるようにして、シングルメモリゲート電極ＭＧｕが形成される。
【０１３０】
その後、上記の異方性エッチングの際に、自己整合的に残された第１導体膜３のうち、余分な箇所をエッチングにより除去する。本実施の形態１では、上記図１の不揮発性半導体記憶装置のように、第１領域Ｒ１においては、制御ゲート電極ＣＧｓの側壁に残された第１導体膜３のうち、片方は不要である。更に、第３領域Ｒ３におけるゲート電極ＧＥの側壁に残された第１導体膜３は、いずれも不要である。
【０１３１】
そこで、第１領域Ｒ１における制御ゲート電極ＣＧｓの片方の側壁に残された第１導体膜３と、第２領域におけるシングルメモリゲート電極ＭＧｕとを覆うようにして、例えばフォトレジスト膜５を形成する。そして、フォトレジスト膜５をエッチングマスクとして、多結晶シリコンからなる第１導体膜３に対し、選択的なエッチングを施すことで、フォトレジスト膜５に覆われていない第１導体膜３は、エッチングに曝されて除去される。その後、フォトレジスト膜５を除去する。
【０１３２】
以上の工程により、第１領域Ｒ１には、制御ゲート電極ＣＧｓの片方の側壁を覆うように、側壁メモリゲート電極ＭＧｓが形成される。また、第２領域Ｒ２には、シングルメモリゲート電極ＭＧｕが残される。
【０１３３】
次に、図１０に示すように、シリコン基板１の主面Ｓ１に対して、電荷蓄積膜ＩＭを選択的に除去するようなエッチングを施すことで、シリコン基板１に露出した部分の電荷蓄積膜ＩＭが除去される。ここで、シリコンに対する選択性の高いエッチング条件とすれば、電荷蓄積膜ＩＭが除去されて、単結晶シリコンからなるシリコン基板１が露出した時点で、エッチングは停止する。同様に、多結晶シリコンからなる制御ゲート電極ＣＧｓ、または、シングルメモリゲート電極ＭＧｕが露出した時点で、エッチングは停止する。
【０１３４】
また、上記のようにシリコンに対して選択性の高いエッチング条件によって、電荷蓄積膜ＩＭを除去する場合、側壁メモリゲート電極ＭＧｓおよびシングルメモリゲート電極ＭＧｕは、エッチングマスクとなる。従って、側壁メモリゲート電極ＭＧｓおよびシングルメモリゲート電極ＭＧｕの下部に、電荷蓄積膜ＩＭが残るようにしてエッチングされる。
【０１３５】
以上のようにして電荷蓄積膜ＩＭにエッチングを施すことで、図１１に示すように、第１領域Ｒ１においては、側壁メモリゲート電極ＭＧｓとシリコン基板１との間に電荷蓄積膜ＩＭｓが形成される形状となる。また、この電荷蓄積膜ＩＭｓは、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとの間にも一体的に形成された形状となる。また、第２領域Ｒ２においては、シングルメモリゲート電極ＭＧｕとシリコン基板１との間に電荷蓄積膜ＩＭｕが形成された形状となる。
【０１３６】
続いて、シリコン基板１の主面Ｓ１に対して、例えばイオン注入法などにより、所望の不純物イオンを注入し、その後、熱処理を施す。このとき、第１領域Ｒ１における制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓ、第２領域Ｒ２におけるシングルメモリゲート電極ＭＧｕ、および、第３領域Ｒ３におけるゲート電極ＧＥはイオン注入マスクとなる。
【０１３７】
本実施の形態１では、この工程により、第１領域Ｒ１において、制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓの側方下部の第１ｐウェルｐｗ１には、ｎ型エクステンション領域ｎｅ１を形成する。また、第２領域Ｒ２において、シングルメモリゲート電極ＭＧｓの側方下部の第２ｐウェルｐｗ２には、ｎ型エクステンション領域ｎｅ２を形成する。また、第３領域Ｒ３において、ゲート電極ＧＥの側方下部のうち、第３ｐウェルｐｗ３にはｎ型エクステンション領域ｎｅ３を形成し、第２ｎウェルｎｗ２にはｐ型エクステンション領域ｐｅ１を形成する。
【０１３８】
ここで、一般的に、不揮発性メモリセルを構成するＭＩＳ型トランジスタと、周辺回路を構成するＭＩＳ型トランジスタとでは、そのエクステンション領域に求められる役割および性能が異なる。例えば、上記図３１などを用いて説明したように、不揮発性メモリセルを構成するＭＩＳ型トランジスタでは、情報の書き込みや消去に際して、５Ｖ程度と比較的高い電圧が印加される。従って、エクステンション領域はこの高電圧に耐える仕様でなければならない。一般的に、半導体領域の耐圧は、不純物の濃度と分布とに依存し、低濃度で分布幅が広いほど耐圧は向上する。しかし、このように低濃度、広分布では、周辺回路を構成するＭＩＳ型トランジスタの性能を確保できないのである。
【０１３９】
従って、本実施の形態１の不揮発性半導体記憶装置では、不揮発性メモリセルを形成する第１領域Ｒ１および第２領域Ｒ２のｎ型エクステンション領域ｎｅ１，ｎｅ２と、周辺回路用のＭＩＳ型トランジスタを形成する第３領域Ｒ３のｎ型エクステンション領域ｎｅ３とでは、要求される特性が異なるため、別々の工程で形成される。ただし、シリコン基板１上には、種々の不純物濃度、分布を有する半導体領域を形成する必要があり、これらのいずれかと、上記のエクステンション領域ｎｅ１〜ｎｅ３，ｐｅ１などを形成する工程を共有させれば良く、工程数が増加することにはならない。
【０１４０】
次に、図１２に示すように、シリコン基板１の主面Ｓ１上の各ゲート電極ＣＧｓ，ＭＧｓ，ＭＧｕ，ＧＥの側壁を覆うようにして、サイドウォールスペーサｓｗｓを形成する。これには、まず、シリコン基板１の主面Ｓ１上に、例えば、ＴＥＯＳとオゾンとを原材料としたＣＶＤ法などにより、酸化シリコン膜を形成する（図示しない）。その後、酸化シリコン膜に対して、シリコン基板Ｓ１の主面に交差する方向が主体となるような異方性エッチングを施す。これにより、自己整合的に、上記の各ゲート電極ＣＧｓ，ＭＧｓ，ＭＧｕ，ＧＥの側壁に覆うようにして、酸化シリコン膜からなるサイドウォールスペーサｓｗｓが残される。
【０１４１】
続いて、上記の工程で形成したサイドウォールスペーサｓｗｓの側方下部のシリコン基板１のうち、第１領域Ｒ１の第１ｐウェルｐｗ１にはｎ型ソース／ドレイン領域ｎｓｄ１を形成し、第２領域Ｒ２の第２ｐウェルｐｗ２にはｎ型ソース／ドレイン領域ｎｓｄ２を形成する。同様に、第３領域Ｒ３のうち、第３ｐウェルｐｗ３にはｎ型ソース／ドレイン領域ｎｓｄ３を形成し、第２ｎウェルｎｗ２にはｐ型ソース／ドレイン領域ｐｓｄ２を形成する。
【０１４２】
これには、例えばイオン注入法などによって、シリコン基板１の主面Ｓ１に所望の不純物イオンを注入し、その後、熱処理を施すことで形成される。このとき、シリコン基板１の主面Ｓ１上に形成された各ゲート電極ＣＧｓ，ＭＧｓ，ＭＧｕ，ＧＥ、および、サイドウォールスペーサｓｗｓがイオン注入マスクとなり、各ソース／ドレイン領域ｎｓｄ１〜ｎｓｄ３，ｐｓｄ１は、上記の領域に自己整合的に形成される。
【０１４３】
更に、上記のイオン注入マスクが形成されていない領域のシリコン基板１の主面Ｓ１には、各エクステンション領域ｎｅ１〜ｎｅ３，ｐｅ１が形成されていた。そして、上記のイオン注入工程は、ここに重畳的に同導電型の不純物イオンを注入することになる。従って、同一領域に形成されたソース／ドレイン領域とエクステンション領域（例えば、ｎ型ソース／ドレイン領域ｎｓｄ１とｎ型エクステンション領域ｎｅ１）とは電気的に接続した状態となる。
【０１４４】
その後、各ゲート電極ＣＧｓ，ＭＧｓ，ＭＧｕ，ＧＥ、および、各ソース／ドレイン領域ｎｓｄ１〜ｎｓｄ３，ｐｓｄ１の表面に、シリサイド層ｓｃを形成する。これには、まず、シリコン基板１の主面Ｓ１上に、例えばスパッタリング法などによって、コバルト膜を堆積する（図示しない）。その後、コバルト膜とシリコンとが化合反応（シリサイド化反応）する程度の温度で熱処理を施す。これにより、コバルト膜とシリコンとが接していた領域に、コバルトシリサイドが形成される。なお、コバルトシリサイドの膜厚は、熱処理の温度および時間で制御する。最後に、シリサイド化反応に寄与せずに残ったコバルト膜を除去することで、コバルトシリサイドを主体とする導体膜からなるシリサイド層ｓｃを形成する。
【０１４５】
ここで、上記のシリサイド化反応が起こるのは、コバルト膜とシリコンとが接した領域であり、コバルト膜と酸化シリコンとが接した領域では、シリサイド化反応はほとんど起こらない。従って、主に酸化シリコン膜からなるサイドウォールスペーサｓｗｓや、分離部２の表面にはシリサイド層ｓｃは形成されない。そして、単結晶シリコンである各ソース／ドレイン領域ｎｓｄ１〜ｎｓｄ３，ｐｓｄ１の表面と、多結晶シリコンである各ゲート電極ＣＧｓ，ＭＧｓ，ＭＧｕ，ＧＥの表面とに、自己整合的に、シリサイド層ｓｃが形成される。
【０１４６】
以上の工程により、シリコン基板１の主面Ｓ１に、各素子の基本構成が形成されたことになる。即ち、本実施の形態１の製造工程によって、第１領域Ｒ１の第１ｐウェルｐｗ１内にスプリットゲート型メモリセルＭ１Ａが配置され、第２領域Ｒ２の第２ｐウェルｐｗ２内にシングルゲート型メモリセルＭ２が配置された構造を有する、不揮発性半導体記憶装置を形成した。更に、第３領域Ｒ３においては、第３ｐウェルｐｗ３内にｎチャネル型のＭＩＳ型トランジスタ（以下、単にｎ型トランジスタ）Ｑｎが配置され、第２ｎウェルｎｗ２内にｐチャネル型のＭＩＳ型トランジスタ（以下、単にｐ型トランジスタ）Ｑｐが配置された構造を形成した。以後は、各素子への配線を形成する工程となる。
【０１４７】
図１３に示すように、以上の工程で形成されたスプリットゲート型メモリセルＭ１Ａ、シングルゲート型メモリセルＭ２、ｎ型トランジスタＱｎ、および、ｐ型トランジスタＱｐを覆うようにして、シリコン基板１の主面Ｓ１上にエッチストップ絶縁膜ＩＳを形成する。その後、エッチストップ絶縁膜ＩＳを覆うようにして、層間絶縁膜ＩＬを形成する。ここでは、例えばＣＶＤ法などによって、エッチストップ層ＩＳとして窒化シリコン膜を形成し、層間絶縁膜ＩＬとして酸化シリコン膜を形成する。層間絶縁膜ＩＬに対しては、形成後に、例えばＣＭＰ法などによって研磨を施すことで、表面を平坦化する。
【０１４８】
その後、図１４に示すように、層間絶縁膜ＩＬおよびエッチストップ絶縁膜ＩＳを貫通してシリサイド層ｓｃに達するように、コンタクトホールＣＨを形成する。このコンタクトホールＣＨは、シリコン基板１の表面に形成した全てのソース／ドレイン領域と、全てのゲート電極とに対して形成する。
【０１４９】
ここでは、まず、フォトリソグラフィ法などによりパターニングしたフォトレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬに対して異方性エッチングを施す。このとき、窒化シリコン膜と比較して、酸化シリコン膜に対する選択比が十分大きいエッチング条件によって加工する。これにより、酸化シリコン膜からなる層間絶縁膜ＩＬをエッチングし、窒化シリコン膜からなるエッチストップ絶縁膜ＩＳに達した時点で、エッチングを実質的に停止させることができる。従って、オーバーエッチングによるシリコン基板１などへの損傷を懸念することなく、高レートで層間絶縁膜ＩＬをエッチングすることができる。
【０１５０】
その後、酸化シリコン膜と比較して、窒化シリコン膜に対する選択比が十分大きいエッチング条件によって加工することで、エッチストップ絶縁膜ＩＳをエッチングして、コンタクトホールＣＨを形成する。以上のように、本実施の形態１の製造方法では、自己整合的にコンタクトホールＣＨを形成するような、所謂ＳＡＣ（Self Align Contact）技術を適用する。
【０１５１】
続いて、コンタクトホールＣＨの中を導体膜で埋めることで、コンタクトプラグＣＰを形成する。ここでは、シリコン基板１の主面Ｓ１全体に、例えばスパッタリング法などによってタングステン膜を形成する（図示しない）。その後、タングステン膜に対して、例えばＣＭＰ法などによって研磨を施すことで、層間絶縁膜ＩＬの表面と同じレベルまでタングステン膜を除去する。これにより、コンタクトホールＣＨ内にタングステン膜が埋め込まれたコンタクトプラグＣＰを形成することができる。
【０１５２】
次に、コンタクトプラグＣＰの上に配線層ＭＬを形成する。配線層ＭＬは、例えばアルミニウムや銅などの導体膜であり、各素子に導通するコンタクトプラグＣＰ間を結線するために形成される。ここでは、簡略化のために配線層ＭＬを１層しか示していないが、更に上層には、一般的な多層配線技術により、同様のプラグ（ビアプラグ）形成および配線形成を繰り返して所望の回路構成を形成する。
【０１５３】
以上のように、本実施の形態１の技術によって、構造の異なる２種類のメモリセル（スプリットゲート型メモリセルＭ１Ａ、シングルゲート型メモリセルＭ２）を同一基板上に形成することができる。更に、本実施の形態１の技術によれば、新たな工程の導入、または、工程数の増加をもたらすことなく、上記の構造を形成することができる。結果として、歩留まりの低下や製造コストの増加などの生産性の低下をもたらすことなく、不揮発性半導体記憶装置の性能を向上させることができる。
【０１５４】
また、本発明者らの更なる検討によれば、メモリセル自体の性能向上や周辺回路のスケーリングに伴い、上記図１のスプリットゲート型メモリセルＭ１Ａにおいて、側壁メモリゲート電極ＭＧｓに対して、主面Ｓ１と水平な方向への微細化が要求されることが考えられる。ここで、上記図６〜図９を用いて説明したように、側壁メモリゲート電極ＭＧｓは、第１導体膜３に対して異方性エッチングを施す際に、制御ゲート電極ＣＧｓの側壁に自己整合的に形成される。
【０１５５】
このとき、本発明者らの検討によれば、制御ゲート電極ＣＧｓの高さによって、その側壁に自己整合的に形成される側壁メモリゲート電極ＭＧｓのサイズが決まる。つまり、同じ厚さの第１導体膜３を形成した場合でも、制御ゲート電極ＣＧｓの高さが異なると、その側壁を覆う第１導体膜３の平面方向の幅は変化する。従って、上記のような側壁メモリゲート電極ＭＧｓのサイズ縮小の要求に対しても、制御ゲート電極ＣＧｓの高さを調整することで、対処することができる。
【０１５６】
一方、制御ゲート電極ＣＧｓの高さ調整に制限がある場合、または、高さの調整により制御できる範囲を超えて、側壁メモリゲート電極ＭＧｓのサイズを縮小する必要がある場合なども考えられる。この場合、上記図６を用いて説明した工程において、第１導体膜３を予め薄く形成しておけば良い。
【０１５７】
しかしながら、第１導体膜３を薄く形成することで、以下のような課題がもたらされることが、本発明者らの更なる検討で明らかになった。
【０１５８】
第１導体膜３は、後の加工で側壁メモリゲート電極ＭＧｓとなるが、同様に、シングルメモリゲート電極ＭＧｕとなる導体膜でもある。従って、第１導体膜３を薄く形成することは、シングルメモリゲート電極ＭＧｕが薄膜化されることを意味する。一方、上記図１１を用いて説明したように、シングルメモリゲート電極ＭＧｕは、第２領域Ｒ２にｎ型エクステンション領域ｎｅ２を形成する際の、イオン注入マスクとして用いられる。従って、このシングルメモリゲート電極ＭＧｕが薄膜化されると、イオン注入マスクとしての機能を十分果たせず、所望の領域以外にまで拡散層が生じてしまう。
【０１５９】
上記の課題に対処する方法を、以下で説明する。図１５は、上記図６に続く製造工程中を示す要部断面図である。ここでは、上記図６で説明した工程の場合に比べ、第１導体膜３を薄く形成している。その厚さは、後の異方性エッチングによって形成される側壁メモリゲート電極ＭＧｓのサイズによって決まる。そして、第１導体膜３を覆うようにして、第１保護膜６を形成する。このように、第１導体膜３上に第１保護膜６を積み増すことによって、後のイオン注入マスクとしての十分な厚さを確保する。
【０１６０】
続く工程では、余分な第１保護膜６をエッチングにより除去する。このとき、第２領域Ｒ２において、後にシングルメモリゲート電極ＭＧｕとなる領域には第１保護膜６を残す必要がある。従って、当該領域の第１保護膜６をエッチングに曝さないように、エッチングマスクとして、例えばフォトリソグラフィ法などにより形成したフォトレジスト膜７を形成する。ここで、第１保護膜６は、第２領域Ｒ２以外では全て除去し、例えば段差部などに残留しないようにする必要がある。従って、この工程では等方的なエッチングを施すことで、第１保護膜６を除去する。
【０１６１】
更に、この等方性エッチングにより第１保護膜６を除去することで露出する第１導体膜３に対しては、当該等方性エッチングの影響が及ばないようにする必要がある。なぜなら、第１導体膜３は、後の異方性エッチングによって、第１領域Ｒ１の制御ゲート電極ＣＧｓの側壁に自己整合的に残すことで、側壁メモリゲート電極ＭＧｓを形成しなければならないからである。従って、第１保護膜６は、当該等方性エッチングにおいて、下地の第１導体膜３に対しての選択性が高い材料、即ち、エッチング速度が大きく異なる材料を用いる。本実施の形態１では、第１導体膜３は多結晶シリコンであり、第１保護膜は、例えば酸化シリコン膜などであるとする。
【０１６２】
また、第１保護膜６は、多結晶シリコンとの選択性が高い材料であれば良く、多結晶シリコンとは異なる導体膜としても良い。第１保護膜６は、後にシングルメモリゲート電極ＭＧｕの上面を覆うようにして形成されることから、電気的な導電性を有する導体膜である方が、より好ましい。
【０１６３】
その後、図１６に示すように、第２領域Ｒ２において、シングルメモリゲート電極ＭＧｕとして残したい領域の第１導体膜３、および、その上部の第１保護膜６を覆うようにしてフォトレジスト膜８を形成する。フォトレジスト膜８は、シングルメモリゲート電極ＭＧｕのゲート幅と同等となるように、フォトリソグラフィ法によって加工される。従って、フォトレジスト膜８の幅は、先の第１保護膜６の等方性エッチングに対するエッチングマスクとして形成したフォトレジスト膜７（図１５）の幅に比べて小さい。そして、上記図７を用いて説明した方法と同様にして、このフォトレジスト膜８をエッチングマスクとして、第１導体膜３に異方性エッチングを施す。
【０１６４】
その後、上記図９〜図１４を用いて説明したものと同様の工程を施すことによって、図１７に示すように、不揮発性半導体記憶装置が形成される。ここでは、第２領域Ｒ２に形成したシングルゲート型メモリセルＭ２のシングルメモリゲート電極ＭＧｕが、その上面を覆うように形成された第１保護膜６を有している。このように、途中の工程でシングルゲート電極ＭＧｕ上に第１保護膜６を積み増す。これにより、シングルメモリゲート電極ＭＧｕは、例えばｎ型エクステンション領域ｎｅ２を形成する際のイオン注入マスクとして、十分機能する程度の膜厚を持たせることができる。
【０１６５】
以上のように、第１保護膜６を用いてシングルメモリゲート電極ＭＧｕを積み増す事によって、他の工程に影響を及ぼすことなく、側壁メモリゲート電極ＭＧｓのサイズを縮小することができる。結果として、不揮発性半導体記憶装置の性能を更に向上させることができる。
【０１６６】
（実施の形態２）
本実施の形態２では、上記実施の形態１で示した製造方法とは別の方法で、２種類の構造のメモリセルを同一基板上に形成する技術を例示する。別の方法で製造される結果として、上記実施の形態１とは異なる構造を有する不揮発性半導体記憶装置が形成される。ここでは、まず、図１８を用いて本実施の形態２で例示する不揮発性半導体記憶装置の構造を説明する。
【０１６７】
図１８に示した本実施の形態２の不揮発性半導体記憶装置は、上記実施の形態１の構造と比較し、下記に示す点を除いて同様の構造である。ここでは、相違点のみを説明し、それ以外は上記図１を用いて説明した構造と同様であるとする。
【０１６８】
本実施の形態２の不揮発性半導体記憶装置は、シリコン基板１上の第１領域Ｒ１に形成された、スプリットゲート型メモリセル（第１記憶素子）Ｍ１Ｂの構造が、下記の点で、上記実施の形態１と異なる。
【０１６９】
即ち、制御ゲート電極ＣＧｓと、側壁メモリゲート電極ＭＧｓとの間には、保護絶縁膜ＩＰが形成されている。保護絶縁膜ＩＰは、隣接して配置された制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとの絶縁を目的として形成された、酸化シリコンを主体とする絶縁膜である。従って、両者の正常な絶縁のために、例えば制御ゲート絶縁膜ＩＧｓなどと比べて、保護絶縁膜ＩＰは厚い。また、制御ゲート電極ＣＧｓは、その一部が側壁メモリゲート電極ＭＧｓの上面の一部に乗り上がった形状となっていても良い。この場合でも、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとの間には保護絶縁膜ＩＰが形成され、両者を絶縁している。
【０１７０】
このような形状のスプリットゲート型メモリセルＭ１Ｂにおいても、上記実施の形態１のスプリットゲート型メモリセルＭ１Ａとほぼ同様の動作原理に基づいて動作する。即ち、高速性に優れたメモリ動作が可能である。そして、本実施の形態２において、高速性を有するスプリットゲート型メモリセルＭ１Ｂと、高書き換え耐性を有するシングルゲート型メモリセルＭ２とを、同一シリコン基板１上に混載した不揮発性メモリを実現している。結果として、不揮発性半導体記憶装置の性能を向上させることができる。
【０１７１】
以下では、本実施の形態２で例示する、上記の構造を有する不揮発性半導体記憶装置の製造方法を説明する。ここでも、上記実施の形態１の製造工程と異なる部分を中心に、詳しく説明する。即ち、本実施の形態２において詳しい説明を省略している工程、または、材料の特徴などは、上記実施の形態１と同様であるとする。
【０１７２】
初期の工程は、上記図２〜図４を用いて説明した方法と同様である。なお、上記実施の形態１では、上記図４の工程の直後、第１領域Ｒ１に制御ゲート絶縁膜ＩＧｓと制御ゲート電極ＣＧｓとを形成した。
【０１７３】
これに対し本実施の形態２では、図１９に示すように、第１領域Ｒ１には、電荷蓄積膜ＩＭｓを介して側壁メモリゲート電極ＭＧｓを形成する。そして、第２領域Ｒ２には、電荷蓄積膜ＩＭｕを介してシングルメモリゲート電極ＭＧｕを形成する。特に、第１領域Ｒ１と第２領域Ｒ２との間で、側壁メモリゲート電極ＭＧｓおよびシングルメモリゲートＭＧｕは同一の工程で形成し、また、電荷蓄積膜ＩＭｓおよび電荷蓄積膜ＩＭｕは同一の工程で形成する。
【０１７４】
より具体的には、上記図４の工程を終えた後、シリコン基板１の主面Ｓ１に、第１絶縁膜ＩＭ１、第２絶縁膜ＩＭ２、および、第３絶縁膜ＩＭ３を、順に形成する。各絶縁膜の種類や要求される機能、および、形成方法は、上記実施の形態１と同様である。その後、シリコン基板１の主面Ｓ１を覆うようにして、例えばＣＶＤ法などにより多結晶シリコン膜を形成する。
【０１７５】
続いて、例えばフォトリソグラフィ法などによって形成したフォトレジスト膜（図示しない）をエッチングマスクとして、多結晶シリコン膜に異方性エッチングを施す。これにより、第１領域Ｒ１には側壁メモリゲート電極ＭＧｓを形成し、第２領域Ｒ２にはシングルメモリゲート電極ＭＧｕを形成する。
【０１７６】
続いて、上記のフォトレジスト膜を更にエッチングマスクとして、第１〜第３絶縁膜ＩＭ１〜ＩＭ３に対して異方性エッチングを施す。これにより、第１領域Ｒ１の側壁メモリゲート電極ＭＧｓ下には、電荷蓄積膜ＩＭｓを形成し、第２領域Ｒ２のシングルメモリゲート電極ＭＧｕ下には、電荷蓄積膜ＩＭｕを形成する。このようにして、図１９の構造が得られる。
【０１７７】
次に、図２０に示すように、シリコン基板１の主面Ｓ１上において、第１領域Ｒ１の側壁メモリゲート電極ＭＧｓおよび第２領域Ｒ２のシングルメモリゲート電極ＭＧｕを覆うようにして、保護絶縁膜ＩＰを形成する。以下にその手順を示す。
【０１７８】
まず、シリコン基板１の主面Ｓ１上に、例えば熱酸化法などにより、酸化シリコンを主体とする絶縁膜である保護絶縁膜ＩＰを形成する。続いて、余分な領域の保護絶縁膜ＩＰをエッチングにより除去する。このとき、保護絶縁膜ＩＰを除去せずに残す領域には、エッチングに曝さないように、例えばフォトレジスト膜などによるエッチングマスクを形成しておく。本実施の形態２において、保護絶縁膜ＩＰを残す領域と、除去する領域とは以下に示す通りである。
【０１７９】
上記図１８を用いて説明したように、保護絶縁膜ＩＰとは、後に第１領域Ｒ１に形成される制御ゲート電極ＣＧｓと、側壁メモリゲート電極ＭＧｓとの絶縁を目的として形成される。従って、第１領域Ｒ１の側壁メモリゲート電極ＭＧｓを覆う部分において、保護絶縁膜ＩＰを残す必要がある。
【０１８０】
一方、上記図１８を用いて説明したように、側壁メモリゲート電極ＭＧｓの片側には、制御ゲート電極ＣＧｓが配置される。ここで、制御ゲート電極ＣＧｓとシリコン基板１との間には、制御ゲート絶縁膜ＩＣｓを形成する必要がある。ここで、この制御ゲート絶縁膜ＩＣｓは、スプリットゲート型メモリセルＭ１ＢのＭＩＳ型トランジスタとしての性能に関わるため、単に厚い保護絶縁膜ＩＰで代用することはできない。従って、側壁メモリゲート電極ＭＧｓにおいて、後に制御ゲート電極ＣＧｓを形成する側のシリコン基板１の主面Ｓ１上では、保護絶縁膜ＩＰを除去する必要がある。
【０１８１】
同様の理由から、周辺回路を形成するための第３領域Ｒ３の保護絶縁膜ＩＰも除去する必要がある。即ち、第３領域Ｒ３においては、特性によって決まる厚さのゲート絶縁膜を有するＭＩＳ型トランジスタが形成され、保護絶縁膜ＩＰは不要となる。
【０１８２】
また、本実施の形態２では、シングルメモリゲート電極ＭＧｕを、後の異方性エッチング工程に曝さないように、第２領域Ｒ２にも保護絶縁膜ＩＰを残す。
【０１８３】
上記に示したような、保護絶縁膜ＩＰを残すべき領域に、例えばフォトリソグラフィ法などにより、フォトレジスト膜を形成する（図示しない）。そして、フォトレジスト膜をエッチングマスクとして、保護絶縁膜ＩＰにエッチングを施すことで、余分な保護絶縁膜ＩＰを除去する。
【０１８４】
次に、図２１に示すように、シリコン基板１の主面上において、上記の保護絶縁膜ＩＰが形成されていない領域のうち、第１領域Ｒ１には制御ゲート絶縁膜ＩＣｓを形成し、第３領域Ｒ３にはゲート絶縁膜ＩＧを形成する。
【０１８５】
ここで、本実施の形態２において、第１領域Ｒ１の制御ゲート絶縁膜ＩＣｓと第３領域Ｒ３のゲート絶縁膜ＩＧとは、同一の工程で形成する。例えば、熱酸化法などにより、シリコン基板１の主面Ｓ１を酸化し、酸化シリコンを主体とする絶縁膜を形成することで、両者を形成する。
【０１８６】
その後、シリコン基板１の主面Ｓ１を覆うようにして、第２導体膜９を形成する。第２導体膜９は多結晶シリコンを主体とする導体膜であり、例えばＣＶＤ法などにより形成する。
【０１８７】
次の工程では、図２２に示すように、第２導体膜９を加工することで、第１領域Ｒ１に制御ゲート電極ＣＧｓ（上記図１８参照）を、また、第３領域Ｒ３にゲート電極ＧＥ（例えば、上記図５参照）を、一括して形成する。ここでは、上記各電極として残す部分以外の第２導体膜９を、異方性エッチングにより除去する。そのためのエッチングマスクとして、例えばフォトリソグラフィ法などにより、フォトレジスト膜１０を形成する。上記のフォトレジスト膜１０に覆われていない第２導体膜９に対し、異方性エッチングを施すことで除去する。その後、余分な保護絶縁膜ＩＰ、制御ゲート絶縁膜ＩＣｓ、および、ゲート絶縁膜ＩＧを同様のエッチングにより除去する。
【０１８８】
以上の工程により、図２３に示すように、シリコン基板１の主面Ｓ１上において、第１領域Ｒ１には制御ゲート絶縁膜ＩＣｓを介して制御ゲート電極ＣＧｓを形成し、第３領域Ｒ３にはゲート絶縁膜ＩＧを介してゲート電極ＧＥを形成することができる。特に、第１領域Ｒ１の制御ゲート絶縁膜ＩＣｓおよび制御ゲート電極ＣＧｓの仕様は、上記図１８を用いて説明したものと同様となる。
【０１８９】
続く工程では、上記実施の形態１において図１１〜図１４を用いて説明した工程と同様の工程を施すことで、図２３に示す構造の、本実施の形態２の不揮発性半導体記憶装置を形成する。
【０１９０】
以上の工程によって、同一のシリコン基板１上において、第１領域Ｒ１には上記図１８のスプリットゲート型メモリセルＭ１Ｂを形成し、第２領域Ｒ２には同図のシングルゲート型メモリセルＭ２を形成することができる。従って、構造は異なるものの、高速性を有するメモリセルと、高書き換え耐性を有するメモリセルとを、同一基板上に形成することが可能となる。更に、本実施の形態２の技術によれば、上記の２種のメモリセルを構成するほとんどの要素は、その形成工程を共有することができる。即ち、製造工程の顕著な増加をもたらすことなく、２種のメモリセルを混載することができる。結果として、不揮発性半導体記憶装置の性能を向上させることができる。
【０１９１】
また、上記実施の形態１では、スプリットゲート型メモリセルＭ１Ａの制御ゲート電極ＣＧｓを形成した後に、両メモリゲート電極ＭＧｓ，ＭＧｕを形成した。これに対し、本実施の形態２では、両メモリゲート電極ＭＧｓ，ＭＧｕを形成した後に、制御ゲート電極ＣＧｓを形成した。本発明者らの検討によれば、情報を保持する電荷蓄積膜ＩＭの品質は、不揮発性半導体記憶装置のメモリ特性に影響を及ぼし易い。従って、この観点においては、電荷蓄積膜ＩＭを有する両メモリゲート電極ＭＧｓ，ＭＧｕを、なるべく早い段階で形成する製造方法の方が、より好ましい。
【０１９２】
また、本実施の形態２では、制御ゲート絶縁膜ＩＣｓや第１絶縁膜ＩＭ１とは別工程で、保護絶縁膜ＩＰを形成する必要があり、これを加工するための工程を有する。これに対し、この工程を含まない上記実施の形態１の手法では、更に工程数を削減することができる。そして、製造工程を削減できることは、歩留まりの向上や、製造コストの低下など、生産性の向上をもたらすことを意味する。従って、この観点においては、工程数を更に削減できる製造方法の方が、より好ましい。
【０１９３】
（実施の形態３）
本実施の形態３では、高速性を有するスプリットゲート型メモリセルと、高書き換え耐性を有するシングルゲート型メモリセルとを同一チップ上に備える不揮発性半導体記憶装置において、実用に適した各メモリセルの配置技術などを例示する。
【０１９４】
図２４は、本実施の形態３の不揮発性半導体記憶装置を構成する要素のうち、メモリブロックＭｅｍを抜き出した説明図である。本実施の形態３の不揮発性半導体記憶装置において、その全ての構成は、上記実施の形態１，２と同様、同一のシリコン基板１上に形成されている。
【０１９５】
メモリブロックＭｅｍは、ロジック回路のプログラム情報（第１情報）を格納するための不揮発性メモリ（またはＦＬＡＳＨ）が配置された領域である、プログラム用メモリ領域（第１メモリ領域）ＦＬｐを有する。また、メモリブロックＭｅｍは、動作に必要なデータ情報（第２情報）を格納するための不揮発性メモリが配置された領域である、データ用メモリ領域（第２メモリ領域）ＦＬｄを有する。
【０１９６】
プログラム情報とは、ロジック回路に演算を行わせ、処理動作をさせるための情報であり、通常、製品出荷時に１回だけ書き込まれる。従って、再書き込みされることはほとんど無いが、集積回路の処理動作に関わるため、高速に読み出す必要がある。一方、データ情報とは、動作中の状態や異常情報を記憶し、データとして保持しておく。従って、プログラム情報と比較して、高速性は要求されないものの、頻度の高い書き換えに対する耐性が要求される。そこで、本実施の形態３では、上記のように異なる特性が要求されるプログラム用メモリ領域ＦＬｐと、データ用メモリ領域ＦＬＰとを分けて構成している。
【０１９７】
そして、上記実施の形態１，２において、スプリットゲート型メモリセルＫａｘ，Ｍ１Ａ，Ｍ１Ｂ（以下、単にスプリットゲート型メモリセルＭｓと記述）を配置した第１領域Ｒ１を、上記のプログラム用メモリ領域ＦＬｐとして割り当てる。更に、本実施の形態３では、上記実施の形態１，２において、シングルゲート型メモリセルＫｃｘ，Ｍ２（以下単にシングルゲート型メモリセルＭｕと記述）を配置した第２領域Ｒ２を、上記のデータ用メモリ領域ＦＬｄとして割り当てる。こうすることで、読み出し動作の高速性に優れたスプリットゲート型メモリセルＭ１と、書き換え耐性に優れたシングルゲート型メモリセルＭ２とを、それぞれに適した用途として活用することができる。
【０１９８】
なお、本発明者らが検討した不揮発性半導体記憶装置は、プログラム用メモリ領域ＦＬｐには数メガバイト（ＭＢ）の記憶容量が要求され、データ用メモリ領域ＦＬｄには数百キロバイト（ＫＢ）の記憶容量が要求される。従って、メモリブロックＭｅｍにおいて、プログラム用メモリ領域ＦＬｐの方が、データ用メモリ領域ＦＬｄよりも広い面積を占めることになる。
【０１９９】
上記実施の形態１において図３０〜図３５を用いて説明したように、不揮発性メモリの動作には、通常の素子に比べて高い電圧の供給が必要となる。この様な高電圧は、外部電源から与えられる場合もあるが、本実施の形態３の不揮発性半導体記憶装置では、メモリブロックＭｅｍが電源回路ｐｗｒを備えた構造とし、内部から電圧を供給する。
【０２００】
ここで、本実施の形態３の不揮発性半導体記憶装置では、プログラム用メモリ領域ＦＬｐおよびデータ用メモリ領域ＦＬｄは、個々に電源を有するのではなく、同一の電源回路ｐｗｒを共有している。即ち、プログラム用メモリ領域ＦＬｐに配置されたスプリットゲート型メモリセルＭｓ、および、データ用メモリ領域ＦＬｄに配置されたシングルゲート型メモリセルＭｕは、電源回路ｐｗｒに電気的に接続され、一つの電源回路ｐｗｒによって電圧が供給される。これにより、同一チップ上に２種類のメモリセルを備え、内部電源を含む不揮発性半導体記憶装置において、チップを省面積化することができる。
【０２０１】
一方、上記実施の形態１で説明したように、スプリットゲート型メモリセルＭｓとシングルゲート型メモリセルＭｕとでは、動作原理が異なるため、電圧供給の仕様も異なる。例えば、スプリットゲート型メモリセルＭｓにおいては、上記図３０，図３１を用いて説明したように、書き込み動作時にメモリゲート電圧Ｖｇｍとして１０Ｖ程度、消去時にメモリゲート電圧Ｖｇｍとして−５Ｖ程度を印加する。これに対し、シングルゲート型メモリセルＭｕにおいては、上記図３４，図３５を用いて説明したように、書き込み動作時にメモリゲート電圧Ｖｇｍとして１４Ｖ程度、消去時にメモリゲート電圧Ｖｇｍとして−１４Ｖ程度を印加する。
【０２０２】
上記の電圧印加条件を実現するために、本実施の形態３の電源回路ｐｗｒは、正電源発生回路ｐｖと負電圧発生回路ｎｖとを有する。更に、プログラム用メモリ領域ＦＬｐに配置されたスプリットゲート型メモリセルＭｓと電源回路ｐｗｒとの電気的な接続間には、切り換えスイッチｓｓが配置されている。同様に、データ用メモリ領域ＦＬｄに配置されたシングルゲート型メモリセルＭｕと電源回路ｐｗｒとの電気的な接続間にも、切り換えスイッチｓｓが配置されている。これらの切り換えスイッチｓｓは、電源回路ｐｗｒから供給される正電圧または負電圧を、プログラム用メモリ領域ＦＬｐまたはデータ用メモリ領域ＦＬｄに振り分けるために備えられている。
【０２０３】
また、上記の電圧の振り分けや、切り替えのタイミングの制御は、制御回路ｃｃにより行われる。制御回路ｃｃは、切り換えスイッチｓｓに電気的に接続するようにして、メモリブロックＭｅｍに備えられている。切り換えスイッチｓｓは、例えば電界効果型トランジスタなどである。
【０２０４】
ここで、データ用メモリ領域ＦＬｄに配置されたシングルゲート型メモリセルＭｕは、その動作時において、メモリゲート電圧Ｖｇｍとして１４Ｖ程度の正負電圧を要する。これは、他の素子と比較して高い電圧である。このような高電圧を要する素子では、構成要素の物理的な損傷や、他の素子への電界の影響による動作不良（所謂ディスターブ現象）などを引き起こしやすい。これらは、不揮発性半導体記憶装置の信頼性を低下させる原因となる。そこで、本実施の形態３では、当該シングルゲート型メモリセルＭｕの動作時には、メモリゲート電圧Ｖｇｍの印加方法を以下のようにする。
【０２０５】
即ち、上記図１で説明したシングルメモリゲート電極ＭＧｕへの電圧印加だけでなく、それとは極性が逆の電圧を第２ｐウェルｐｗ２に印加する。例えば、シングルメモリゲート電極ＭＧｕに７Ｖ、第２ｐウェルｐｗ２に−７Ｖを印加する。これにより、それぞれの要素に印加する電圧は絶対的に１４Ｖより低い電圧としつつ、メモリゲート電圧Ｖｇｍとしては相対的に１４Ｖのバイアスをかけることができる。結果として、不揮発性半導体記憶装置の信頼性を向上させることができる。
【０２０６】
更に、本実施の形態３においてデータ用メモリ領域ＦＬｄに配置されているシングルゲート型メモリセルＭｕは、上記実施の形態１において図１を用いて説明したように、第１ｎウェルｎｗ１を用いた３重ウェル構造により、シリコン基板１と電気的に絶縁されている。これにより、上記のように、シングルゲート型メモリセルＭｕを形成した第２ｐウェルｐｗ２に特化した電圧を印加する必要があっても、同一のシリコン基板１上に形成された他の素子に当該電界の影響を及ぼす可能性は低い。従って、各メモリ素子の安定した動作、および、データ保持が可能となる。結果として、不揮発性半導体記憶装置の性能を更に向上させることができる。
【０２０７】
次に、本実施の形態３のメモリブロックＭｅｍにおいて、各メモリ領域ＦＬｐ，ＦＬｄへの各メモリセルＭｓ，Ｍｕの配列方法を例示する。
【０２０８】
図２５は、プログラム用メモリ領域ＦＬｐにおける、スプリットゲート型メモリセルＭｓの配列（アレイ構成）を示した回路図である。スプリットゲート型メモリセルＭｓは、例えば上記実施の形態１の図１で説明したように、互いに絶縁された形で隣接する制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとを有している。そして、メモリ動作時には、それぞれに独立した制御ゲート電圧Ｖｇｃ、または、メモリゲート電圧Ｖｇｍを印加する。従って、回路図では、一つのスプリットゲート型メモリセルＭｓが、制御ゲート電極ＣＧｓで動作する制御ゲートトランジスタＱＭｃと、側壁メモリゲート電極ＭＧｓで動作するメモリゲートトランジスタＱＭｍ１とにより構成されるように記述している。
【０２０９】
本実施の形態３のプログラム用メモリ領域ＦＬｐには、複数のスプリットゲート型メモリセルＭｓを、否定論理和（ＮＯＲ）型に配列する。一般的に、ＮＯＲ型のメモリセル配列は、ワード線、データ線、ソース線の３本の配線を用いる方法で、１セル単位での書き込み、読み出しが可能である。更に、ランダム・アクセスが高速であるという特徴を有する。このような理由から、ＮＯＲ型のメモリセル配列はプログラムを格納するためのメモリ配列として適している。従って、本実施の形態３においても、プログラム用メモリ領域ＦＬｐにおいて、高速動作が可能なスプリットゲート型メモリセルＭｓをＮＯＲ型に配列することで、不揮発性半導体記憶装置の性能をより向上させることができる。以下では、具体的な結線方法を説明する。
【０２１０】
スプリットゲート型メモリセルＭｓを構成する制御ゲートトランジスタＱＭｃのゲート（上記図１の制御ゲート電極ＣＧｓに対応）は、制御ワード線ＷＬｃによって給電される。また、メモリゲートトランジスタＱＭｍ１のゲート（上記図１の側壁メモリゲート電極ＭＧｓに対応）は、メモリワード線ＷＬｍによって給電される。
【０２１１】
また、ビット線ＢＬに対しては、隣り合う２つのスプリットゲート型メモリセルＭｓで、同一のビットコンタクト１１を共有させる。例えば、互いに隣り合うセルＭｓ１とセルＭｓ２とは、ビット線ＢＬに対してのビットコンタクト１１Ａを共有している。同様に、ソース線ＳＬに対しては、隣り合う２つのスプリットゲート型メモリセルＭｓで、同一のソースコンタクト１２を共有させる。例えば、互いに隣り合うセルＭｓ２とセルＭｓ３とは、ソース線ＳＬに対してのソースコンタクト１２Ａを共有している。
【０２１２】
上記のようにして共有させているコンタクト１１，１２は、実際のスプリットゲート型メモリセルＭｓにおいて、上記図１のコンタクトプラグＣＰのうち、第１ｐウェルｐｗ１に形成されたｎ型ソース／ドレイン領域ｎｓｄ１に給電するものに対応している。
【０２１３】
以上のように、本実施の形態３のプログラム用メモリ領域ＦＬｐでは、スプリットゲート型メモリセルＭｓをＮＯＲ型配列として高速化を実現し、更に、一部のコンタクト１１，１２を複数のセルで共有させることで、省スペース化を実現している。結果として、不揮発性半導体記憶装置の性能をより向上させることができる。
【０２１４】
上記のＮＯＲ型配列は、データ用メモリ領域ＦＬｄへの、シングルゲート型メモリセルＭｕの配列方法にも適用することができる。図２６に、データ用メモリ領域ＦＬｄにおいて、シングルゲート型メモリセルＭｕをＮＯＲ型に配列した場合の回路図を示す。シングルゲート型メモリセルＭｕは、上記実施の形態１で図１を用いて説明したように、単一のシングルメモリゲート電極からなるトランジスタである。従って、回路図においても、一つのシングルゲート型メモリセルＭｕは一つのメモリゲートトランジスタＱＭｍ２で構成されるように記述した。
【０２１５】
本実施の形態３のデータ用メモリ領域ＦＬｄにおける、シングルゲート型メモリセルＭｕのＮＯＲ型配列の結線方法は、上記図２５を用いて説明した方法とほぼ同様である。
【０２１６】
即ち、メモリゲートトランジスタＱＭｍ２のゲート（上記図１のシングルメモリゲート電極ＭＧｕに対応）は、ワード線ＷＬによって給電される。また、ビット線ＢＬに対しては、隣り合う２つのシングルゲート型メモリセルＭｕで、同一のビットコンタクト１３を共有させる。同様に、ソース線ＳＬに対しては、隣り合う２つのシングルゲート型メモリセルＭｕで、同一のソースコンタクト１４を共有させる。上記のようにして共有させているコンタクト１３，１４は、実際のシングルゲート型メモリセルＭｕにおいて、上記図１のコンタクトプラグＣＰのうち、第２ｐウェルｐｗ２に形成されたｎ型ソース／ドレイン領域ｎｓｄ２に給電するものに対応している。
【０２１７】
上記のように、本実施の形態３のデータ用メモリ領域ＦＬｄでは、シングルゲート型メモリセルＭｓをＮＯＲ型配列とし、一部のコンタクト１３，１４を複数のセルで共有させることで省スペース化を実現している。以上のように、プログラム用メモリ領域ＦＬｐだけでなく、データ用メモリ領域ＦＬｄにおけるメモリセルの配置をＮＯＲ型とすることで、不揮発性半導体記憶装置の性能をより向上させることができる。
【０２１８】
なお、シングルゲート型メモリセルＭｕは、上述のように単一のメモリゲートトランジスタＱＭｍ２で構成されているため、常に導通状態になってしまうと、メモリとして機能できなくなる。そのため、読み出しに際して、決められた電圧がワード線ＷＬに印加されない状況においては、確実に該当セルが導通状態とならないように、閾値電圧を制御する必要がある。
【０２１９】
また、データ用メモリ領域ＦＬｄへのシングルゲート型メモリセルＭｕの配列は、否定論理積（ＮＡＮＤ）型であっても良い。図２７に、データ用メモリ領域ＦＬｄにおいて、シングルゲート型メモリセルＭｕをＮＡＮＤ型に配列した場合の回路図を示す。
【０２２０】
シングルゲート型メモリセルＭｕを構成するメモリゲートトランジスタＱＭｍ２のゲートへの給電は、上記図２６のＮＯＲ型と同様、ワード線ＷＬによって施される。また、隣接するシングルゲート型メモリセルＭｕ間には、ビット線ＢＬやソース線ＳＬに接続するコンタクトが存在しない。即ち、隣接するシングルゲート型メモリセルＭｕは、電気的に直列に接続している。そのため、上記図２６のＮＯＲ型と比較して、シングルゲート型メモリセルＭｕを、より密に配置することができる。
【０２２１】
このとき、メモリ動作としては、同一のビット線ＢＬに接続した複数のシングルゲート型メモリセルＭｕに対して、一括して、書き込み、消去、読み出し動作を施すことになる。これは、大容量のデータを頻繁に書き換えながら用いる、データ用メモリ領域ＦＬｄにおいては問題とならない動作原理である。また、ワード線ＷＬに電圧が印加されない状況で、シングルゲート型メモリセルＭｕが導通状態であっても、メモリ動作上の問題とはならない。なぜなら、直列接続した複数のシングルゲート型メモリセルＭｕの両端において、制御用のＭＩＳ型トランジスタＱｃを介して、ビット線ＢＬおよびワード線ＷＬに接続しているからである。このように、データ用メモリ領域ＦＬｄへのシングルゲート型メモリセルＭｕの配列方法としては、動作上の問題を生じることなく、より高密度に配置することができるＮＡＮＤ型配列とする方が、より好ましい。
【０２２２】
以上のように、上記実施の形態１〜３によれば、構造および動作原理が異なる２種類のメモリセルを同一基板上に混載することで、高速性、高書き換え耐性の要求に独立して対応し得る不揮発性メモリを構成することができる。また、上記の混載に際して、新たな製造工程の導入や、既存の製造工程の極端な増加が不要であることから、歩留まりの低下や製造コストの増加などといった、生産性の低下を生じることが無い。また、同一チップ上に集積する際にも、電源回路やセルアレイなどの面積が増大することも無く、チップの小型化を妨げることも無い。このように、不揮発性半導体記憶装置の性能を向上させることができる。
【０２２３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２２４】
例えば、上記実施の形態１〜３では、スプリットゲート型メモリセルとシングルゲート型メモリセルとを、ｎチャネル型のＭＩＳ型トランジスタとして、ｐ型ウェルの中に形成される構造を例示した。ここでは、これらの極性または位置関係は逆であっても良い。その場合、表記の極性を反転させることで、所望の構造を形成できる。
【０２２５】
また、例えば、上記実施の形態１〜３で例示した不揮発性半導体記憶装置では、同一基板上に形成される複数の素子を形成する領域を規定する分離部として、ＳＴＩ構造のものを示した。ここでは、分離部としては、所謂ＬＯＣＯＳ（Local Oxidation of Silicon）構造であっても良い。
【産業上の利用可能性】
【０２２６】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０２２７】
【図１】本発明の実施の形態１である不揮発性半導体記憶装置の要部断面図である。
【図２】本発明の実施の形態１である不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図３】図２に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図４】図３に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図５】図４に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図６】図５に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図７】図６に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図８】本発明の実施の形態１である不揮発性半導体記憶装置の製造工程中において、図７と同じ製造工程中における他の要部断面図である。
【図９】図７に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１２】図１１に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１５】図６に続く不揮発性半導体記憶装置の他の製造工程中における要部断面図である。
【図１６】図１５に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１７】図１６に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図１８】本発明の実施の形態２である不揮発性半導体記憶装置の要部断面図である。
【図１９】図４に続く、本発明の実施の形態２である不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図２０】図１９に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図２１】図２０に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図２２】図２１に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図２３】図２２に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。
【図２４】本発明の実施の形態３である不揮発性半導体記憶装置の説明図である。
【図２５】本発明の実施の形態３である不揮発性半導体記憶装置の回路図である。
【図２６】本発明の実施の形態３である不揮発性半導体記憶装置の他の回路図である。
【図２７】本発明の実施の形態３である不揮発性半導体記憶装置の他の回路図である。
【図２８】本発明者らが検討した不揮発性半導体記憶装置の説明図である。
【図２９】本発明者らが検討した不揮発性半導体記憶装置の要部断面図である。
【図３０】本発明者らが検討した不揮発性半導体記憶装置の動作を示す説明図である。
【図３１】本発明者らが検討した不揮発性半導体記憶装置の他の動作を示す説明図である。
【図３２】本発明者らが検討した他の不揮発性半導体記憶装置の要部断面図である。
【図３３】本発明者らが検討した他の不揮発性半導体記憶装置の要部断面図である。
【図３４】本発明者らが検討した他の不揮発性半導体記憶装置の動作を示す説明図である。
【図３５】本発明者らが検討した他の不揮発性半導体記憶装置の他の動作を示す説明図である。
【符号の説明】
【０２２８】
１  シリコン基板（半導体基板）
２  分離部
３  第１導体膜
４，５，７，８，１０  フォトレジスト膜
６  第１保護膜
９  第２導体膜
１１，１１Ａ，１３  ビットコンタクト
１２，１２Ａ，１４  ソースコンタクト
ＢＬ  ビット線
ｃｃ  制御回路
ＣＧｓ  制御ゲート電極（第１ゲート電極）
ＣＨ  コンタクトホール
ＣＰ  コンタクトプラグ
ＦＬｄ  データ用メモリ領域
ＦＬｐ  プログラム用メモリ領域
ＧＥ  ゲート電極
ＩＣｓ  制御ゲート絶縁膜（第１ゲート絶縁膜）
ＩＧ  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＩＭ１  第１絶縁膜
ＩＭ２  第２絶縁膜
ＩＭ３  第３絶縁膜
ＩＭｓ，ＩＭｕ  電荷蓄積膜（電荷蓄積絶縁膜）
ＩＰ  保護絶縁膜
ＩＳ  エッチストップ絶縁膜
Ｍ１Ａ，Ｍ１Ｂ，Ｍｓ  スプリットゲート型メモリセル（第１記憶素子）
Ｍｓ１〜Ｍｓ３  セル
Ｍ２，Ｍｕ  シングルゲート型メモリセル（第２記憶素子）
Ｍｅｍ  メモリブロック
ＭＧｓ  側壁メモリゲート電極（第２ゲート電極）
ＭＧｕ  シングルメモリゲート電極（第３ゲート電極）
ＭＬ  配線層  
ｎｅ１，ｎｅ２，ｎｅ３  ｎ型エクステンション領域
ｎｓｄ１，ｎｓｄ２，ｎｓｄ３  ｎ型ソース／ドレイン領域
ｎｖ  負電圧発生回路
ｎｗ１  第１ｎウェル（第１半導体領域）
ｎｗ２  第２ｎウェル
ｎｗａ  ｎ型第１拡散層
ｎｗｂ  ｎ型第２拡散層
ｐｅ１  ｐ型エクステンション領域
ｐｓｄ１，ｐｓｄ２  ｐ型ソース／ドレイン領域
ｐｖ  正電圧発生回路
ｐｗ１  第１ｐウェル
ｐｗ２  第２ｐウェル（第２半導体領域）
ｐｗ３  第３ｐウェル
ｐｗｒ  電源回路
Ｑｃ  ＭＩＳトランジスタ
ＱＭｃ  制御ゲートトランジスタ
ＱＭｍ１，ＱＭｍ２  メモリゲートトランジスタ
Ｑｎ  ｎ型トランジスタ
Ｑｐ  ｐ型トランジスタ
Ｒ１  第１領域
Ｒ２  第２領域
Ｒ３  第３領域
Ｒ４  第４領域
Ｓ１  主面
ｓｃ  シリサイド層
ＳＬ  ソース線
ｓｓ  切り換えスイッチ
ｓｗｓ  サイドウォールスペーサ
Ｖｄ  ドレイン電圧
Ｖｇｃ  制御ゲート電圧
Ｖｇｍ  メモリゲート電圧
Ｖｓ  ソース電圧
ＷＬ  ワード線
ＷＬｃ  制御ワード線
ＷＬｍ  メモリワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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