(57)【要約】【課題】選択セルの書き込み不足を防止する。【解決手段】本発明のＮＡＮＤ型不揮発性半導体メモリは、互いに直列接続されるｎ（ｎは４以上の整数）個のメモリセルと、プログラミング時に、ｎ個のメモリセルのうち、プログラミングの対象となる第１メモリセルのコントロールゲート電極に第１電圧を印加し、第１メモリセルのソース線側に隣接する第２メモリセルのコントロールゲート電極及び第１メモリセルのビット線側に隣接する第３メモリセルのコントロールゲート電極にそれぞれ第１電圧よりも低い第２電圧を印加し、ｎ個のメモリセルのうち、第１、第２及び第３メモリセル以外の残りのメモリセルのコントロールゲート電極に第２電圧よりも低い第３電圧を印加するドライバとを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
電荷蓄積層及びコントロールゲート電極を有し、互いに直列接続されるｎ（ｎは４以上の整数）個のメモリセルと、前記ｎ個のメモリセルの一端とソース線との間に接続される第１セレクトゲートトランジスタと、前記ｎ個のメモリセルの他端とビット線との間に接続される第２セレクトゲートトランジスタと、プログラミング時に、前記ｎ個のメモリセルのうち、前記プログラミングの対象となる第１メモリセルのコントロールゲート電極に第１電圧を印加し、前記第１メモリセルの前記ソース線側に隣接する第２メモリセルのコントロールゲート電極及び前記第１メモリセルの前記ビット線側に隣接する第３メモリセルのコントロールゲート電極にそれぞれ前記第１電圧よりも低い第２電圧を印加し、前記ｎ個のメモリセルのうち、前記第１、第２及び第３メモリセル以外の残りのメモリセルのコントロールゲート電極に前記第２電圧よりも低い第３電圧を印加するドライバとを具備し、前記第１、第２及び第３電圧は、前記ｎ個のメモリセルをそれらの閾値によらずオンにする値以上であることを特徴とするＮＡＮＤ型不揮発性半導体メモリ。
【請求項２】
前記ドライバは、前記プログラミング時に、前記第２メモリセルの前記ソース線側又は前記第３メモリセルの前記ビット線側に隣接する第４メモリセルのコントロールゲート電極に、前記第２電圧よりも低く、前記第３電圧よりも高い第４電圧を印加することを特徴とする請求項１に記載のＮＡＮＤ型不揮発性半導体メモリ。
【請求項３】
前記ｎ個のメモリセルのうち、前記第１及び第２セレクトゲートトランジスタに隣接する最も端の２つのメモリセルは、前記プログラミングの対象とならないダミーセルであることを特徴とする請求項１又は２に記載のＮＡＮＤ型不揮発性半導体メモリ。
【請求項４】
前記プログラミング時に、前記第１電圧は、複数のステップを経て最大値になり、前記第２及び第３電圧は、前記最大値よりも低く、前記第２電圧は、前記第１電圧が前記最大値になった後に最大値になることを特徴とする請求項１乃至３のいずれか１項に記載のＮＡＮＤ型不揮発性半導体メモリ。
【請求項５】
前記第１メモリセルに対するプログラミングは、前記第１メモリセルに記憶される３値以上のデータのうち最も高い閾値電圧を有するデータのプログラミングであることを特徴とする請求項１乃至４のいずれか１項に記載のＮＡＮＤ型不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型不揮発性半導体メモリのプログラミング方式に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型不揮発性半導体メモリの用途は拡大し、そのメモリ容量も増大の一途を辿っている（例えば、特許文献１を参照）。しかし、メモリ容量の増大によりメモリセルが微細化すると、プログラミングの対象となる選択セルとそれに隣接する非選択セルとの間（以下、隣接セル間）に発生する容量が増加し、選択セルに対して書き込み不足の問題が発生する。
【０００３】
特に、メモリ容量の増大に貢献する技術として注目されている多値技術(multi-level technology)では、１つのメモリセルに３値以上のデータを記憶させるため、２値メモリに比べてメモリセルの閾値を高くしなければならない場合がある。
【０００４】
この場合、例えば、コントロールゲート電極にプログラム電圧を印加して、基板からメモリセルの電荷蓄積層に多くの電子を注入しなければならないが、電荷蓄積層内にある程度の電子が注入されると、コントロールゲートと電荷蓄積層との間に高電界が生じ、両者の間にリーク電流が発生する。
【０００５】
このため、それ以降は、基板からメモリセルの電荷蓄積層に電子を注入しても、その分だけ、メモリセルの電荷蓄積層からコントロールゲート電極に電子が放出され、電荷蓄積層内に一向に電子が蓄積できない、即ち、メモリセルの閾値を上昇できない、という書き込み不足の問題が発生している。
【特許文献１】特開２００５−１００５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、選択セルの書き込み不足を防止する技術について提案する。
【課題を解決するための手段】
【０００７】
本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及びコントロールゲート電極を有し、互いに直列接続されるｎ（ｎは４以上の整数）個のメモリセルと、ｎ個のメモリセルの一端とソース線との間に接続される第１セレクトゲートトランジスタと、ｎ個のメモリセルの他端とビット線との間に接続される第２セレクトゲートトランジスタと、プログラミング時に、ｎ個のメモリセルのうち、プログラミングの対象となる第１メモリセルのコントロールゲート電極に第１電圧を印加し、第１メモリセルのソース線側に隣接する第２メモリセルのコントロールゲート電極及び第１メモリセルのビット線側に隣接する第３メモリセルのコントロールゲート電極にそれぞれ第１電圧よりも低い第２電圧を印加し、ｎ個のメモリセルのうち、第１、第２及び第３メモリセル以外の残りのメモリセルのコントロールゲート電極に第２電圧よりも低い第３電圧を印加するドライバとを備える。第１、第２及び第３電圧は、ｎ個のメモリセルをそれらの閾値によらずオンにする値以上である。
【発明の効果】
【０００８】
本発明によれば、選択セルの書き込み不足を防止できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１０】
１．  概要  
ＮＡＮＤ型不揮発性半導体メモリでは、プログラミング時に、ＮＡＮＤセルユニット内の選択セルのコントロールゲート電極にプログラム電圧Vpgmを印加し、非選択セルのコントロールゲート電極にプログラム電圧Vpgmよりも低い転送電圧Vpassを印加する。
【００１１】
本発明では、この転送電圧Vpassを少なくとも２つ用意する。
【００１２】
１つは、選択セルの両側に隣接する２つの隣接セル（非選択セル）のコントロールゲート電極に印加する転送電圧Vpass.h1であり、他の１つは、選択セル及び隣接セル以外の残りの非選択セルのコントロールゲート電極に印加する、転送電圧Vpass.h1よりも低い転送電圧Vpassである。
【００１３】
即ち、Vpass < Vpass.h1 < Vpgmである。
【００１４】
ここで、これら３つの電圧Vpass, Vpass.h1, Vpgmは、ＮＡＮＤストリング内のメモリセルをその閾値によらずオンにする値以上である。
【００１５】
この場合、選択セルの電荷蓄積層（例えば、フローティングゲート電極）の電位Vfgは、選択セルのコントロールゲート電極に印加されるプログラム電圧Vpgmと、隣接セルのコントロールゲート電極に印加される、転送電圧Vpassよりも高い転送電圧Vpass.h1とにより主に決定される。
【００１６】
即ち、選択セルの電荷蓄積層の電位Vfgは、隣接セルのコントロールゲート電極に転送電圧Vpassを与える場合よりも転送電圧Vpass.h1を与える場合のほうが高くなるため、結果として、コントロールゲートと電荷蓄積層との間の高電界が緩和され、両者の間に生じるリーク電流が抑制される。
【００１７】
従って、選択セルに対する書き込み不足が防止される。
【００１８】
ところで、書き込み不足の問題は、背景技術でも述べたように、メモリセルの閾値がある程度高くなったときに発生する。即ち、電荷蓄積層内に電子があまり蓄えられていない書き込みの初期段階では、隣接セルに転送電圧Vpass.h1を与えなくても、選択セルに与えるプログラム電圧Vpgmのみで電荷蓄積層内に電子を蓄積することが可能である。
【００１９】
また、隣接セルのコントロールゲート電極に与える転送電圧をVpassからVpass.h1にすることは、隣接セルに対する誤書き込み（閾値上昇）の懸念を生じさせる。
【００２０】
そこで、隣接セルに転送電圧Vpass.h1を与える期間を短くし、誤書き込みの懸念をなくすため、転送電圧Vpass.h1を与えるタイミングは、選択セルの電荷蓄積層内にある程度の電子が蓄積され、電荷蓄積層とコントロールゲートとの間にリーク電流が発生する状態になった後とする。
【００２１】
具体的には、プログラム電圧Vpgmを与えた後に転送電圧Vpass.h1を与える。また、プログラム電圧Vpgmが複数のステップを経て最大値になる場合には、転送電圧Vpass.h1は、プログラム電圧Vpgmが最大値になった後に最大値になるようにする。
【００２２】
これにより、選択セルに対する書き込み不足の問題を、隣接セルの誤書き込みの懸念を残すことなく解消できる。
【００２３】
本発明では、Vpass < Vpass.h1 < Vpgmの範囲内で効果を奏するが、転送電圧Vpass.h1の具体的な値は、選択セルの書き込み不足の防止と隣接セルの誤書き込みの防止とを両立するため、上述の範囲内で最適値に設定される。
【００２４】
本発明は、多値技術のようにメモリセルの閾値を非常に高くしなければならない場合に非常に有効である。
【００２５】
２．  実施形態  
(1)   ＮＡＮＤ型不揮発性半導体メモリ  
まず、ＮＡＮＤ型不揮発性半導体メモリの概要について説明する。
【００２６】
以下の説明に当たっては、簡単のため、２値を前提とする。
【００２７】
メモリセルの閾値が低い状態を消去状態（“１”−状態）とし、高い状態を書き込み状態（“０”−状態）とする。メモリセルの初期状態は、消去状態とする。
【００２８】
プログラミングは、“１”−プログラミング及び“０”−プログラミングの２つとし、前者は、書き込み禁止（消去状態の維持）、後者は、書き込み実行（閾値上昇）を意味するものとする。
【００２９】
図１は、ＮＡＮＤ型不揮発性半導体メモリの全体図を示している。
【００３０】
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊを有する。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、ＮＡＮＤセルユニットを有する。
【００３１】
データラッチ回路１２は、リード／プログラム時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
【００３２】
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
【００３３】
ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。ワード線ドライバ１７は、選択されたブロック内の複数のワード線を駆動する。
【００３４】
カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。
【００３５】
基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
【００３６】
例えば、基板電圧制御回路１８は、リード／プログラム時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
【００３７】
電圧発生回路１９は、ワード線ドライバ１７を制御する電圧を発生する。
【００３８】
また、本発明では、電圧発生回路１９は、選択されたブロック内の複数のワード線に供給する電圧、即ち、プログラム電圧Vpgm及び２つの転送電圧Vpash, Vpassを発生する。
【００３９】
セレクタ２４は、動作モードや、選択されたワード線の位置などの情報に基づいて、選択されたブロック内の複数のワード線供給する電圧の値を選択する。
【００４０】
制御回路２０は、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。
【００４１】
図２は、メモリセルアレイ及びワード線ドライバの回路例を示している。
【００４２】
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・を有する。複数のブロックＢＫ１，ＢＫ２，・・・の各々は、ロウ方向に配置される複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとを有する。
【００４３】
ＮＡＮＤセルユニットは、例えば、図３に示すようなレイアウトを有する。ＮＡＮＤセルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。
【００４４】
ＮＡＮＤセルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。
【００４５】
メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎ，・・・と複数のセレクトゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。
【００４６】
例えば、ブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１（ＢＫ１）を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ１，ＳＧＤＶ１に接続される。
【００４７】
信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１は、それぞれロウ方向に交差するカラム方向に延び、セレクタ２４に接続される。
【００４８】
転送トランジスタユニット２１（ＢＫ１）は、電源電圧Ｖｃｃよりも高い電圧を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。
【００４９】
ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２１（ＢＫ１）をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１（ＢＫ１）をオフにする。
【００５０】
(2)   プログラミング動作  
A.  第１実施形態  
第１実施形態では、選択セルのソース線側に隣接する隣接セルのコントロールゲート電極及び選択セルのビット線側に隣接する隣接セルのコントロールゲート電極にそれぞれ転送電圧Vpass.h1を与える。
【００５１】
図５は、プログラミング時のＮＡＮＤセルユニット内の電圧関係を示している。  
選択セルは、ＮＡＮＤストリング内の中央に存在するメモリセルＭＣ（ｋ）とする。
【００５２】
メモリセルＭＣ（ｋ）のコントロールゲート電極ＣＧには、プログラム電圧Vpgmが印加される。また、メモリセルＭＣ（ｋ）のソース線ＳＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ−１）のコントロールゲート電極ＣＧ及びメモリセルＭＣ（ｋ）のビット線ＢＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧには、それぞれ、転送電圧Vpass.h1が印加される。
【００５３】
メモリセルＭＣ（ｋ），ＭＣ（ｋ−１），ＭＣ（ｋ＋１）以外の残りのメモリセル（非選択セル）ＭＣ（ｋ−２），ＭＣ（ｋ＋２），ＭＣ（ｋ−３），ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧには、転送電圧Vpass.h1よりも低い転送電圧Vpassが印加される。
【００５４】
これら３つの電圧の大小関係は、Vpass < Vpass.h1 < Vpgmである。
【００５５】
Vpass, Vpass.h1, Vpgmは、ＮＡＮＤストリング内のメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）をその閾値によらずオンにする値以上を有する。
【００５６】
図６は、図５のデバイスに対する電圧印加タイミングの第１例を示している。  
ここでは、本発明に係わるVpass, Vpass.h1, Vpgmの３つについてのみ示す。
【００５７】
まず、時刻ｔ１に、選択ブロックのＮＡＮＤストリング内の全てのメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧに転送電圧Vpassを与える。即ち、転送電圧Vpass.h1及びプログラム電圧Vpgmについては、最大値になる前に、中間値としてVpassに設定する。
【００５８】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧とメモリセルＭＣ（ｋ）の両側に隣接する２つのメモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧とを、Vpassからさらに上昇させる。
【００５９】
そして、時刻ｔ３に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にし、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をVpass.h1（最大値）にする。
【００６０】
この時、メモリセルＭＣ（ｋ）のフローティングゲート電極ＦＧの電位Vfg(k)Inv.は、  
Vfg(k)Inv.= (Crn x Vpass.h1) + Cr1 x (Vpgm - Vpass.h1)  …(1)  
となる。
【００６１】
但し、Crnは、３つのメモリセルＭＣ（ｋ−１），ＭＣ（ｋ），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧を上昇させたときの容量結合によるメモリセルＭＣ（ｋ）のカップリング比であり、Cr1は、１つのメモリセルＭＣ（ｋ）のみのコントロールゲート電極ＣＧの電圧を上昇させたときのメモリセルＭＣ（ｋ）のカップリング比である。
【００６２】
一方、メモリセル（選択セル）ＭＣ（ｋ）以外の残りの全てのメモリセル（非選択セル）ＭＣ（ｋ−３），…ＭＣ（ｋ−１），ＭＣ（ｋ＋１），…ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧをVpassにして書き込みを行う従来の場合、
メモリセルＭＣ（ｋ）のフローティングゲート電極ＦＧの電位Vfg(k)Con.は、  
Vfg(k)Con. = (Crn x Vpass) + Cr1 x (Vpgm - Vpass)  …(2)  
となる。
【００６３】
ここで、Crn = 0.73, Cr1 = 0.6, Vpass = 9 V, Vpass.h1 = 12.5 V, Vpgm = 24 Vとすると、Vfg(k)Inv.= 16.025 Vとなり、Vfg(k)Con. = 15.57 Vとなる。
【００６４】
即ち、本発明によれば、メモリセル（選択セル）ＭＣ（ｋ）のフローティングゲート電極ＦＧの電位Vfg(k)を、従来に比べて、Vfg(k)Inv. -Vfg(k)Con. = 0.455 V上昇させることができる。
【００６５】
従って、メモリセル（選択セル）ＭＣ（ｋ）の閾値を従来よりも上昇させ、書き込み不足が発生することを防止できる。
【００６６】
この効果は、観点を変えると、メモリセル（選択セル）ＭＣ（ｋ）のフローティングゲート電極ＦＧ内に一定量の電子を注入するために必要なプログラム電圧Vpgmを小さくできる、ということを意味する。
【００６７】
この場合、メモリセルＭＣ（ｋ）のコントロールゲート電極ＣＧは、Vpgm - ΔVpgmとなる。ΔVpgmは、従来よりも小さくできるプログラム電圧の値である。
【００６８】
この時、メモリセルＭＣ（ｋ）のフローティングゲート電極ＦＧの電位Vfg(k)Inv.は、  
Vfg(k)Inv.= (Crn x Vpass.h1) + Cr1 x (Vpgm - ΔVpgm - Vpass.h1)  …(3)  
となる。
【００６９】
本発明と従来とで、メモリセルＭＣ（ｋ）のフローティングゲート電極ＦＧ内に注入する電子量が同じであるとすると、
式(2)のVfg(k)Con.と式(3)のVfg(k)Inv.とが等しいことになる。
【００７０】
従って、  
ΔVpgm = ((Crn/Cr1) - 1) x (Vpass.h1 - Vpass)  …(4)  
となる。
【００７１】
ここで、Crn = 0.73, Cr1 = 0.6, Vpass = 9 V, Vpass.h1 = 12.5 V, Vpgm = 24 Vとすると、  
ΔVpgm = 約0.76 V  
となる。
【００７２】
このように、本発明によれば、従来のプログラム電圧Vpgm (= 24 V)に比べて、プログラム電圧をΔVpgm (= 約0.76 V)だけ低くした状態で、フローティングゲート電極ＦＧ内に同じ電子量を注入することが可能になる。
【００７３】
結果として、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間の電界は、約6 %低下し、これにより、両者間に生じるリーク電流は、約24 %低下する。また、プログラム電圧Vpgmを低くできるため、隣接セル間の干渉を緩和できる。
【００７４】
図５のデバイスに対する電圧印加タイミングの他の例について説明する。
【００７５】
図７は、図５のデバイスに対する電圧印加タイミングの第２例を示している。  
第２例の特徴は、プログラム電圧Vpgmを最大値にした後に転送電圧Vpass.h1を最大値にする点にある。
【００７６】
まず、時刻ｔ１に、選択ブロックのＮＡＮＤストリング内の全てのメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧに転送電圧Vpassを与える。即ち、転送電圧Vpass.h1及びプログラム電圧Vpgmについては、最大値になる前に、中間値としてVpassに設定する。
【００７７】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧とメモリセルＭＣ（ｋ）の両側に隣接する２つのメモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧とを、Vpassからさらに上昇させる。
【００７８】
そして、時刻ｔ３に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にし、時刻ｔ４に、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をVpass.h1（最大値）にする。
【００７９】
第２例では、Vpass.h1が最大値になるタイミングを遅らせることで、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）に対する誤書き込みの可能性をなくすことができる。また、書き込み不足の問題は、メモリセルの閾値がある程度高くなったときに発生するため、Vpass.h1が最大値になるタイミングの遅れは、書き込み不足の解消という本発明の効果に何ら影響を及ぼさない。
【００８０】
図８は、Vpass及びVpass.h1を用いた場合のフローティングゲート電極ＦＧの電位(Vfg with Vpass.h1)の変化と、Vpassのみを用いた場合のフローティングゲート電極ＦＧの電位(Vfg without Vpass.h1)の変化とを示している。
【００８１】
両者のフローティングゲート電極ＦＧの電位Vfgの差は、特に、書き込みの最終段階において顕著に生じており、この差がメモリセルの閾値をどこまで高くできるかに影響を及ぼしている。
【００８２】
Vpass及びVpass.h1を用いた場合のフローティングゲート電極ＦＧの電位(Vfg with Vpass.h1)は、Vpassのみを用いた場合のフローティングゲート電極ＦＧの電位(Vfg without Vpass.h1)よりも高い状態を維持するため、書き込み不足の問題を解消できる。
【００８３】
図９は、図５のデバイスに対する電圧印加タイミングの第３例を示している。  
第３例は、第２例の変形例である。  
第３例の特徴は、転送電圧Vpass.h1を、Vpassから２ステップで最大値にすると共に、プログラム電圧Vpgmを最大値にした後に転送電圧Vpass.h1を最大値にする点にある。
【００８４】
まず、時刻ｔ１に、選択ブロックのＮＡＮＤストリング内の全てのメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧに転送電圧Vpassを与える。即ち、転送電圧Vpass.h1及びプログラム電圧Vpgmについては、最大値になる前に、中間値としてVpassに設定する。
【００８５】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧とメモリセルＭＣ（ｋ）の両側に隣接する２つのメモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧とを、Vpassからさらに上昇させる。
【００８６】
また、時刻ｔ３に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にし、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧を、Vpassよりも高く、Vpass.h1よりも低い値にする。
【００８７】
そして、時刻ｔ４に、メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をさらに上昇させ、時刻ｔ５に、メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をVpass.h1（最大値）にする。
【００８８】
第３例では、第２例と同様に、Vpass.h1が最大値になるタイミングを遅らせることで、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）に対する誤書き込みの可能性をなくすことができる。また、書き込み不足の問題も、Vpass.h1を与えることで解消することができる。
【００８９】
図１０は、図５のデバイスに対する電圧印加タイミングの第４例を示している。  
第４例の特徴は、転送電圧Vpass.h1を最大値にした後にプログラム電圧Vpgmを最大値にする点にある。
【００９０】
まず、時刻ｔ１に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧と、メモリセルＭＣ（ｋ）の両側に隣接する２つのメモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）以外のメモリセルＭＣ（ｋ−３），ＭＣ（ｋ−２），ＭＣ（ｋ＋２），ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧの電圧とに転送電圧Vpassを与える。
【００９１】
また、メモリセルＭＣ（ｋ）の両側に隣接する２つのメモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧに、転送電圧Vpassよりも高い転送電圧Vpass.h1を与える。
【００９２】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpassからさらに上昇させる。
【００９３】
そして、時刻ｔ３に、メモリセルＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にする。
【００９４】
第４例では、Vpass.h1が最大値になるタイミングを早めているが、転送電圧Vpass.h1の値を調整することで、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）に対する誤書き込みの可能性をなくすことができる。また、書き込み不足の問題も、Vpass.h1を与えることで解消することができる。
【００９５】
次に、選択ブロック内のＮＡＮＤストリングに対する具体的なプログラミング方法について、図１１乃至図１６を参照しつつ説明する。
【００９６】
以下の説明を簡単にするため、ＮＡＮＤストリングは、本発明を実施するための最小値である４つのメモリセルから構成されるものとする。また、ビット線ＢＬ１に接続されるメモリセルに対しては“０”をプログラミングし、ビット線ＢＬ２に接続されるメモリセルに対しては“１”をプログラミングする場合を考える。
【００９７】
ＮＡＮＤストリング内のメモリセルの初期状態は、消去状態（“１”状態）とする。
【００９８】
この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1(例えば、0V)に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2(例えば、1.2V - 4.0V)に設定される。
【００９９】
ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。Vsgdの値は、  
Vth_sgd(0)<Vsgd<Vbl2+Vth_sgd(Vbl2)  
を満たすものとする。
【０１００】
但し、Vth_sgdは、ビット線側セレクトゲートトランジスタの閾値電圧、()内は、ビット線側セレクトゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。
【０１０１】
通常、Vsgdは、Vbl2と同じ値に設定される。
【０１０２】
また、ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタをカットオフさせる電圧Vsgs(例えば0V)を印加する。
【０１０３】
ソース線ＳＬは、Vs、例えば、0Vに設定される。
【０１０４】
これにより、ビット線ＢＬ１に接続されるビット線側セレクトゲートトランジスタは、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内のメモリセルのチャネルに転送される。
【０１０５】
従って、選択されたワード線にVpgmが印加されると、選択セルでは、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。
【０１０６】
一方、ビット線ＢＬ２に接続されるビット線側セレクトゲートトランジスタは、例えば、ワード線にVpass.h1及びVpassが印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。
【０１０７】
また、選択されたワード線にVpgmが印加されると、選択セルのチャネル電圧は、さらに上昇する。従って、選択セルでは、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。
【０１０８】
このようなプログラミング動作において、選択セルの両側に隣接する２つの隣接セルのコントロールゲート電極、即ち、ワード線には、転送電圧Vpassよりも高い転送電圧Vpass.h1が印加される。
【０１０９】
図１１及び図１２は、ＮＡＮＤストリングを構成する４つのメモリセルのうち、ソース線側／ビット線側セレクトゲートトランジスタに隣接する最も端の２つのメモリセルを、プログラミングの対象とならないダミーセルＤＵＭＭＹとした例である。
【０１１０】
プログラミングは、例えば、ソース線側のメモリセルからドレイン側にメモリセルに向かって１つずつ順次行う。
【０１１１】
まず、図１１に示すように、ワード線ＷＬ２にプログラム電圧Vpgmを与え、ワード線ＷＬ１，ＷＬ３に転送電圧Vpass.h1を与え、ワード線ＷＬ４に転送電圧Vpassを与える。そして、ワード線ＷＬ２に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１１２】
次に、図１２に示すように、ワード線ＷＬ３にプログラム電圧Vpgmを与え、ワード線ＷＬ２，ＷＬ４に転送電圧Vpass.h1を与え、ワード線ＷＬ１に転送電圧Vpassを与える。そして、ワード線ＷＬ３に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１１３】
図１３乃至図１６は、ＮＡＮＤストリングを構成する４つのメモリセルの全てをプログラミングの対象とした例である。
【０１１４】
プログラミングは、例えば、ソース線側のメモリセルからドレイン側にメモリセルに向かって１つずつ順次行う。
【０１１５】
まず、図１３に示すように、ワード線ＷＬ１にプログラム電圧Vpgmを与え、ワード線ＷＬ２に転送電圧Vpass.h1を与え、ワード線ＷＬ３，ＷＬ４に転送電圧Vpassを与える。そして、ワード線ＷＬ１に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１１６】
ここで、ワード線ＷＬ１に接続されるメモリセル（選択セル）に対してプログラミングを行うときは、選択セルに隣接する隣接セルは、ビット線側に１つしか存在しないため、この場合には、その１つの隣接セルにVpass.h1を与えればよい。
【０１１７】
次に、図１４に示すように、ワード線ＷＬ２にプログラム電圧Vpgmを与え、ワード線ＷＬ１，ＷＬ３に転送電圧Vpass.h1を与え、ワード線ＷＬ４に転送電圧Vpassを与える。そして、ワード線ＷＬ２に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１１８】
次に、図１５に示すように、ワード線ＷＬ３にプログラム電圧Vpgmを与え、ワード線ＷＬ２，ＷＬ４に転送電圧Vpass.h1を与え、ワード線ＷＬ１に転送電圧Vpassを与える。そして、ワード線ＷＬ３に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１１９】
最後に、図１６に示すように、ワード線ＷＬ４にプログラム電圧Vpgmを与え、ワード線ＷＬ３に転送電圧Vpass.h1を与え、ワード線ＷＬ１，ＷＬ２に転送電圧Vpassを与える。そして、ワード線ＷＬ４に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１２０】
ここで、ワード線ＷＬ４に接続されるメモリセル（選択セル）に対してプログラミングを行うときは、選択セルに隣接する隣接セルは、ソース線側に１つしか存在しないため、この場合には、その１つの隣接セルにVpass.h1を与えればよい。
【０１２１】
以上、第１実施形態によれば、選択セルの両側に存在する２つの隣接セルに、Vpassよりも高いVpass.h1を与えることで、選択セルに対する書き込み不足を解消できる。
【０１２２】
B.  第２実施形態  
第２実施形態は、第１実施形態の特徴を含む第１実施形態の応用例である。
【０１２３】
第２実施形態では、選択セルのソース線側に隣接する隣接セルのさらにソース線側に隣接するメモリセルのコントロールゲート電極、及び、選択セルのビット線側に隣接する隣接セルのさらにビット線側に隣接するメモリセルのコントロールゲート電極の少なくとも１つに転送電圧Vpass.h2を与える。
【０１２４】
転送電圧Vpass.h2は、非選択セルのコントロールゲート電極に与える転送電圧Vpassよりも高く、隣接セルのコントロールゲート電極に与える転送電圧Vpass.h1よりも低い値とする。即ち、Vpass < Vpass.h2 < Vpass.h1 である。
【０１２５】
隣接セルのソース線側／ビット線側に隣接するメモリセルのコントロールゲート電極にVpass.h2を与えることにより、容量結合によるメモリセルＭＣ（ｋ）のカップリング比をさらに増加し、また非選択セルの誤書き込みを防止する。
【０１２６】
図１７は、プログラミング時のＮＡＮＤセルユニット内の電圧関係を示している。  
選択セルは、ＮＡＮＤストリング内の中央に存在するメモリセルＭＣ（ｋ）とする。
【０１２７】
メモリセルＭＣ（ｋ）のコントロールゲート電極ＣＧには、プログラム電圧Vpgmが印加される。また、メモリセルＭＣ（ｋ）のソース線ＳＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ−１）のコントロールゲート電極ＣＧ及びメモリセルＭＣ（ｋ）のビット線ＢＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧには、それぞれ、転送電圧Vpass.h1が印加される。
【０１２８】
さらに、メモリセルＭＣ（ｋ）のソース線ＳＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ−１）のさらにソース線ＳＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ−２）のコントロールゲート電極、及び、メモリセルＭＣ（ｋ）のビット線ＢＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ＋１）のさらにビット線ＢＬ側に隣接するメモリセル（非選択セル）ＭＣ（ｋ＋２）のコントロールゲート電極の少なくとも１つには、転送電圧Vpass.h2が印加される。
【０１２９】
メモリセルＭＣ（ｋ），ＭＣ（ｋ−１），ＭＣ（ｋ＋１），ＭＣ（ｋ−２），ＭＣ（ｋ＋２）以外の残りのメモリセル（非選択セル）ＭＣ（ｋ−３），ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧには、転送電圧Vpass.h2よりも低い転送電圧Vpassが印加される。
【０１３０】
これら４つの電圧の大小関係は、Vpass < Vpass.h2 < Vpass.h1 < Vpgmである。
【０１３１】
Vpass, Vpass.h2, Vpass.h1, Vpgmは、ＮＡＮＤストリング内のメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）をその閾値によらずオンにする値以上を有する。
【０１３２】
図１８は、図１７のデバイスに対する電圧印加タイミングの第１例を示している。  
ここでは、本発明に係わるVpass, Vpass.h2, Vpass.h1, Vpgmの４つについてのみ示す。
【０１３３】
まず、時刻ｔ１に、選択ブロックのＮＡＮＤストリング内の全てのメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧに転送電圧Vpassを与える。即ち、転送電圧Vpass.h1, Vpass.h2及びプログラム電圧Vpgmについては、最大値になる前に、中間値としてVpassに設定する。
【０１３４】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧と、メモリセルＭＣ（ｋ）の両側に隣接する４つのメモリセル（非選択セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１），ＭＣ（ｋ−２），ＭＣ（ｋ＋２）のコントロールゲート電極ＣＧの電圧とを、Vpassからさらに上昇させる。
【０１３５】
そして、時刻ｔ３に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にし、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をVpass.h1（最大値）にし、メモリセル（非選択セル）ＭＣ（ｋ−２），ＭＣ（ｋ＋２）のコントロールゲート電極ＣＧの電圧をVpass.h2（最大値）にする。
【０１３６】
この時、メモリセルＭＣ（ｋ）のフローティングゲート電極ＦＧの電位Vfg(k)Inv.は、第１実施形態の式(1)で示される値となり、第１実施形態と同様に、メモリセル（選択セル）ＭＣ（ｋ）の書き込み不足を防止できる。
【０１３７】
また、第１実施形態の式(4)で示されるように、フローティングゲート電極に注入する電子量を一定とした場合に、プログラム電圧を従来よりもΔVpgm だけ低くできる。これにより、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間に生じるリーク電流を抑制できる。
【０１３８】
図１７のデバイスに対する電圧印加タイミングの他の例について説明する。
【０１３９】
図１９は、図１７のデバイスに対する電圧印加タイミングの第２例を示している。  
第２例の特徴は、プログラム電圧Vpgmを最大値にした後に転送電圧Vpass.h1を最大値にする点にある。
【０１４０】
転送電圧Vpass.h2については、プログラム電圧Vpgmと同時に最大値にする。  
但し、転送電圧Vpass.h1と同様に、プログラム電圧Vpgmを最大値にした後に転送電圧Vpass.h2を最大値にしてもよい。
【０１４１】
まず、時刻ｔ１に、選択ブロックのＮＡＮＤストリング内の全てのメモリセルＭＣ（ｋ−３），…ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧに転送電圧Vpassを与える。即ち、転送電圧Vpass.h1, Vpass.h2及びプログラム電圧Vpgmについては、最大値になる前に、中間値としてVpassに設定する。
【０１４２】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧と、メモリセルＭＣ（ｋ）の両側に隣接する４つのメモリセル（非選択セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１），ＭＣ（ｋ−２），ＭＣ（ｋ＋２）のコントロールゲート電極ＣＧの電圧とを、Vpassからさらに上昇させる。
【０１４３】
そして、時刻ｔ３に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にし、メモリセル（非選択セル）ＭＣ（ｋ−２），ＭＣ（ｋ＋２）のコントロールゲート電極ＣＧの電圧をVpass.h2（最大値）にし、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をVpass.h2（中間値）にする。
【０１４４】
また、時刻ｔ４に、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧を、Vpass.h2からさらに上昇させ、時刻ｔ５に、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧの電圧をVpass.h1（最大値）にする。
【０１４５】
第２例では、Vpass.h1が最大値になるタイミングを遅らせることで、メモリセル（隣接セル）ＭＣ（ｋ−１），ＭＣ（ｋ＋１）に対する誤書き込みの可能性をなくすことができる。また、書き込み不足の問題は、メモリセルの閾値がある程度高くなったときに発生するため、Vpass.h1が最大値になるタイミングの遅れは、書き込み不足の解消という本発明の効果に何ら影響を及ぼさない。
【０１４６】
また、メモリセル（非選択セル）ＭＣ（ｋ−２），ＭＣ（ｋ＋２）にVpass.h2を与えることにより、メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１），ＭＣ（ｋ−２），ＭＣ（ｋ＋２）に生じる容量干渉を抑制できる。
【０１４７】
図２０は、図１７のデバイスに対する電圧印加タイミングの第３例を示している。  
第３例の特徴は、転送電圧Vpass.h1, Vpassh2を最大値にした後にプログラム電圧Vpgmを最大値にする点にある。
【０１４８】
まず、時刻ｔ１に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧と、メモリセルＭＣ（ｋ）の両側に隣接する４つのメモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１），（ｋ−２），ＭＣ（ｋ＋２）以外のメモリセルＭＣ（ｋ−３），ＭＣ（ｋ＋３）のコントロールゲート電極ＣＧの電圧とに転送電圧Vpassを与える。
【０１４９】
また、メモリセルＭＣ（ｋ）の両側に隣接する２つのメモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）のコントロールゲート電極ＣＧに、転送電圧Vpassよりも高い転送電圧Vpass.h1を与える。
【０１５０】
さらに、メモリセルＭＣ（ｋ−１）のソース線側に隣接するメモリセルＭＣ（ｋ−２）のコントロールゲート電極ＣＧ、及び、メモリセルＭＣ（ｋ＋１）のビット線側に隣接するメモリセルＭＣ（ｋ＋２）のコントロールゲート電極ＣＧに、それぞれ、転送電圧Vpassよりも高く、転送電圧Vpass.h1よりも低い転送電圧Vpass.h2を与える。
【０１５１】
この後、時刻ｔ２に、メモリセル（選択セル）ＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpassからさらに上昇させる。
【０１５２】
そして、時刻ｔ３に、メモリセルＭＣ（ｋ）のコントロールゲート電極ＣＧの電圧をVpgm（最大値）にする。
【０１５３】
第３例では、Vpass.h1, Vpass.h2が最大値になるタイミングを早めているが、転送電圧Vpass.h1, Vpass.h2の値を調整することで、メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１），ＭＣ（ｋ−２），ＭＣ（ｋ＋２）に対する誤書き込みの可能性をなくすことができる。また、書き込み不足の問題も、Vpass.h1を与えることで解消することができる。
【０１５４】
次に、選択ブロック内のＮＡＮＤストリングに対する具体的なプログラミング方法について、図２１乃至図２６を参照しつつ説明する。
【０１５５】
以下の説明を簡単にするため、ＮＡＮＤストリングは、本発明を実施するための最小値である４つのメモリセルから構成されるものとする。また、ビット線ＢＬ１に接続されるメモリセルに対しては“０”をプログラミングし、ビット線ＢＬ２に接続されるメモリセルに対しては“１”をプログラミングする場合を考える。
【０１５６】
ＮＡＮＤストリング内のメモリセルの初期状態は、消去状態（“１”状態）とする。
【０１５７】
この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1(例えば、0V)に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2(例えば、1.2V - 4.0V)に設定される。
【０１５８】
ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。Vsgdの値は、  
Vth_sgd(0)<Vsgd<Vbl2+Vth_sgd(Vbl2)  
を満たすものとする。
【０１５９】
但し、Vth_sgdは、ビット線側セレクトゲートトランジスタの閾値電圧、()内は、ビット線側セレクトゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。
【０１６０】
通常、Vsgdは、Vbl2と同じ値に設定される。
【０１６１】
また、ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタをカットオフさせる電圧Vsgs(例えば0V)を印加する。
【０１６２】
ソース線ＳＬは、Vs、例えば、0Vに設定される。
【０１６３】
これにより、ビット線ＢＬ１に接続されるビット線側セレクトゲートトランジスタは、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内のメモリセルのチャネルに転送される。
【０１６４】
従って、選択されたワード線にVpgmが印加されると、選択セルでは、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。
【０１６５】
一方、ビット線ＢＬ２に接続されるビット線側セレクトゲートトランジスタは、例えば、ワード線に転送電圧Vpass, Vpass.h1, Vpass.h2が印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。
【０１６６】
また、選択されたワード線にVpgmが印加されると、選択セルのチャネル電圧は、さらに上昇する。従って、選択セルでは、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。
【０１６７】
このようなプログラミング動作において、選択セルの両側に隣接する２つの隣接セルのコントロールゲート電極、即ち、ワード線には、転送電圧Vpassよりも高い転送電圧Vpass.h1が印加され、さらに、隣接セルのソース線側／ビット線側に隣接するメモリセルのコントロールゲート電極、即ち、ワード線には、転送電圧Vpassよりも高く、転送電圧Vpass.h1よりも低い転送電圧Vpass.h2が印加される。
【０１６８】
図２１及び図２２は、ＮＡＮＤストリングを構成する４つのメモリセルのうち、ソース線側／ビット線側セレクトゲートトランジスタに隣接する最も端の２つのメモリセルを、プログラミングの対象とならないダミーセルＤＵＭＭＹとした例である。
【０１６９】
プログラミングは、例えば、ソース線側のメモリセルからドレイン側にメモリセルに向かって１つずつ順次行う。
【０１７０】
まず、図２１に示すように、ワード線ＷＬ２にプログラム電圧Vpgmを与え、ワード線ＷＬ１，ＷＬ３に転送電圧Vpass.h1を与え、ワード線ＷＬ４に転送電圧Vpass.h2を与える。そして、ワード線ＷＬ２に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１７１】
次に、図２２に示すように、ワード線ＷＬ３にプログラム電圧Vpgmを与え、ワード線ＷＬ２，ＷＬ４に転送電圧Vpass.h1を与え、ワード線ＷＬ１に転送電圧Vpass.h2を与える。そして、ワード線ＷＬ３に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１７２】
図２３乃至図２６は、ＮＡＮＤストリングを構成する４つのメモリセルの全てをプログラミングの対象とした例である。
【０１７３】
プログラミングは、例えば、ソース線側のメモリセルからドレイン側にメモリセルに向かって１つずつ順次行う。
【０１７４】
まず、図２３に示すように、ワード線ＷＬ１にプログラム電圧Vpgmを与え、ワード線ＷＬ２に転送電圧Vpass.h1を与え、ワード線ＷＬ３に転送電圧Vpass.h2を与え、ワード線ＷＬ４に転送電圧Vpassを与える。そして、ワード線ＷＬ１に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１７５】
ここで、ワード線ＷＬ１に接続されるメモリセル（選択セル）に対してプログラミングを行うときは、選択セルに隣接する隣接セルは、ビット線側に１つしか存在しないため、この場合には、その１つの隣接セルにVpass.h1を与えればよい。
【０１７６】
次に、図２４に示すように、ワード線ＷＬ２にプログラム電圧Vpgmを与え、ワード線ＷＬ１，ＷＬ３に転送電圧Vpass.h1を与え、ワード線ＷＬ４に転送電圧Vpass.h2を与える。そして、ワード線ＷＬ２に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１７７】
次に、図２５に示すように、ワード線ＷＬ３にプログラム電圧Vpgmを与え、ワード線ＷＬ２，ＷＬ４に転送電圧Vpass.h1を与え、ワード線ＷＬ１に転送電圧Vpass.h2を与える。そして、ワード線ＷＬ３に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１７８】
最後に、図２６に示すように、ワード線ＷＬ４にプログラム電圧Vpgmを与え、ワード線ＷＬ３に転送電圧Vpass.h1を与え、ワード線ＷＬ１に転送電圧Vpass.h2を与え、ワード線ＷＬ２に転送電圧Vpassを与える。そして、ワード線ＷＬ４に接続されるメモリセル（選択セル）についてプログラミングを実行する。
【０１７９】
ここで、ワード線ＷＬ４に接続されるメモリセル（選択セル）に対してプログラミングを行うときは、選択セルに隣接する隣接セルは、ソース線側に１つしか存在しないため、この場合には、その１つの隣接セルにVpass.h1を与えればよい。
【０１８０】
以上、第２実施形態によれば、選択セルの両側に存在する２つの隣接セルに、Vpassよりも高いVpass.h1を与えることで、選択セルに対する書き込み不足を解消できる。
【０１８１】
また、２つの隣接セルのソース線側／ビット線側に存在する２つのメモリセルに、Vpassよりも高く、転送電圧Vpass.h1よりも低い転送電圧Vpass.h2を与えることで、非選択セルに対する誤書き込みを防止できる。
【０１８２】
(3)   まとめ  
以上、説明したように、本発明によれば、選択セルの両側に隣接する２つの隣接セル（非選択セル）のコントロールゲート電極に転送電圧Vpass.h1を印加することにより、選択セルに対する書き込み不足を解消できる。
【０１８３】
３．  変形例  
本発明の変形例のいくつかについて説明する。
【０１８４】
(1)   多値ＮＡＮＤ型不揮発性半導体メモリ  
本発明は、１つのメモリセルに記憶させる値の数に制限されない。
【０１８５】
上述の実施形態では、２値を前提としたが、本発明のＮＡＮＤ型不揮発性半導体メモリは、１つのメモリセルに３値以上を記憶させる多値メモリであってもよい。
【０１８６】
既に説明したように、多値技術が適用されたＮＡＮＤ型不揮発性半導体メモリでは、所定の電圧範囲内に３つ以上の閾値分布を設定しなければならない。この場合、所定の電圧範囲内の高い位置に閾値分布を設けなければならない。
【０１８７】
このような状況を鑑みれば、本発明のプログラミング技術は、例えば、プログラミングの対象となるメモリセルに３値以上のデータを記憶させる場合に、最も高い閾値電圧を有するデータのプログラミングに有効である。
【０１８８】
具体的には、４値メモリを例にとると、メモリセルに記憶させる４つのデータ “0”, “1”, “2”, “3” のうち、”3”-書き込みに対して本発明を適用し、”1”-書き込み及び”2”-書き込みについては、従来の方法を使用する。
【０１８９】
但し、“0”が消去状態（初期状態)で最も閾値電圧が低い状態、”3”が最も閾値電圧が高い状態、即ち、“0” < “1” < “2” < “3”の関係を有するものとする。
【０１９０】
尚、当然に、”1”-書き込み及び”2”-書き込みに本発明を適用しても何ら問題はない。
【０１９１】
本発明によれば、書き込み不足の解消により、所定の電圧範囲内の高い位置にも閾値分布を設けることができるため、本発明は、多値メモリを実現するに当って非常に有効な技術といえる。
【０１９２】
(2)   プログラミング順序  
上述の実施形態では、ＮＡＮＤセルユニット内の複数のメモリセルのうち、最もソース線側のメモリセルから最もビット線側のメモリセルに向かって１つずつ順次プログラミングを実行するシーケンシャルプログラム方式について説明したが、本発明は、当然に、ランダムプログラム方式にも適用可能である。
【０１９３】
(3)   センス方式  
メモリセルのデータを読み出すためのセンス方式として、全ビット線を偶数ビット線と奇数ビット線とに分けて読み出しを行うシールドビット線センス方式と、全てのビット線のデータを同時に読み出すＡＢＬ(All Bit Line)センス方式とがある。
【０１９４】
本発明のプログラミング方式は、これらの双方にそれぞれ組み合わせて、ＮＡＮＤ型不揮発性半導体メモリを実現することが可能である。
【０１９５】
(4)   ページ設定  
１つのワード線に接続される複数のメモリセルからなるグループは、通常、１ページと定義される。
【０１９６】
しかし、近年では、１つのワード線に接続される複数のメモリセルからなるグループに複数のページを割り当てる場合もある。本発明のプログラミング方式は、このような場合においても、何ら変更なく、適用することができる。
【０１９７】
(5)   チャネル昇圧方式  
本発明は、選択セルの閾値を変化させるときは、選択セルのチャネルを固定電位(例えば、0V)に固定し、選択セルの閾値を変化させないときは、選択セルのチャネルを固定電位よりも高い電位にブーストする。
【０１９８】
このような方式としては、セルフブースト方式、ローカルセルフブースト方式、消去エリアセルフブースト(ESB: Erased area Self-Boost)方式、又は、それらの変形方式などが知られているが、本発明は、そのような方式にも、もちろん適用可能である。
【０１９９】
(6)   ステップアップ書き込み  
プログラミング時に、選択セルの閾値を上昇させる書き込みを行う場合、プログラム電圧は、複数のステップを経て最大値になるように設定してもよい。この場合、隣接セルに与える転送電圧の値は、プログラム電圧の最大値よりも低ければよい。
【０２００】
また、プログラム電圧は、最大値に達する前に、転送電圧の値と同じ値を有する期間があってもよい。
【０２０１】
(7)   メモリセル構造  
上述の実施形態では、メモリセルは、フローティングゲート電極及びコントロールゲート電極を有するスタックゲート構造を前提としたが、メモリセル構造は、これに限られない。
【０２０２】
図２７は、ＭＯＮＯＳ型メモリセルを示している。  
ＭＯＮＯＳ型とは、電荷蓄積層が絶縁膜から構成される不揮発性半導体メモリセルをいうものとする。
【０２０３】
半導体基板（アクティブエリア）２５内には、ソース／ドレイン拡散層２６が配置される。ソース／ドレイン拡散層２６間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）２７、電荷蓄積層２８、ブロック絶縁膜２９及びコントロールゲート電極（ワード線）３０が配置される。
【０２０４】
ブロック絶縁膜２９は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電率(high-k)材料などから構成される。
【０２０５】
４．  適用例  
本発明のＮＡＮＤ型不揮発性半導体メモリが適用されるシステムの例を説明する。
【０２０６】
図２８は、メモリシステムの一例を示している。  
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。
【０２０７】
パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わるＮＡＮＤ型不揮発性半導体メモリである。
【０２０８】
図２９は、チップレイアウトを示している。  
半導体チップ４０上には、メモリセルアレイ４１Ａ，４１Ｂが配置される。メモリセルアレイ４１Ａ，４１Ｂは、それぞれ、第２方向に配置されるブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に配置される複数のセルユニットＣＵを有する。
【０２０９】
セルユニットＣＵは、図３０に示すように、第２方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成されるＮＡＮＤストリングである。
【０２１０】
メモリセルアレイ４１Ａ，４１Ｂ上には、それぞれ、第２方向に延びるビット線ＢＬが配置される。メモリセルアレイ４１Ａ，４１Ｂの第２方向の両端には、ページバッファ（ＰＢ）４３が配置される。ページバッファ４３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ４３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。
【０２１１】
メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端（半導体チップ４０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）４４が配置される。また、メモリセルアレイ４１Ａ，４１Ｂの第２方向の一端側には、半導体チップ４０の縁に沿ってパッドエリア４２が配置される。ページバッファ４３とパッドエリア４２との間には、周辺回路４５が配置される。
【０２１２】
５．  むすび  
本発明によれば、選択セルの書き込み不足を防止できる。
【０２１３】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２１４】
【図１】ＮＡＮＤ型不揮発性半導体メモリを示すブロック図。
【図２】メモリセルアレイ及びワード線ドライバの回路例を示す図。
【図３】ＮＡＮＤセルユニットの平面図。
【図４】ＮＡＮＤセルユニットの断面図。
【図５】第１実施形態のプログラミング方式の電圧関係を示す図。
【図６】ワード線に与える電圧のタイミングの第１例を示す図。
【図７】ワード線に与える電圧のタイミングの第２例を示す図。
【図８】フローティングゲート電極の電位の変化を示す図。
【図９】ワード線に与える電圧のタイミングの第３例を示す図。
【図１０】ワード線に与える電圧のタイミングの第４例を示す図。
【図１１】プログラミング方法の第１例を示す図。
【図１２】プログラミング方法の第１例を示す図。
【図１３】プログラミング方法の第２例を示す図。
【図１４】プログラミング方法の第２例を示す図。
【図１５】プログラミング方法の第２例を示す図。
【図１６】プログラミング方法の第２例を示す図。
【図１７】第２実施形態のプログラミング方式の電圧関係を示す図。
【図１８】ワード線に与える電圧のタイミングの第１例を示す図。
【図１９】ワード線に与える電圧のタイミングの第２例を示す図。
【図２０】ワード線に与える電圧のタイミングの第３例を示す図。
【図２１】プログラミング方法の第１例を示す図。
【図２２】プログラミング方法の第１例を示す図。
【図２３】プログラミング方法の第２例を示す図。
【図２４】プログラミング方法の第２例を示す図。
【図２５】プログラミング方法の第２例を示す図。
【図２６】プログラミング方法の第２例を示す図。
【図２７】ＭＯＮＯＳ型メモリセルを示す図。
【図２８】適用例としてのシステムを示す図。
【図２９】適用例としてのチップレイアウトを示す図。
【図３０】ＮＡＮＤセルユニットを示す図。
【符号の説明】
【０２１５】
１１：  メモリセルアレイ、  １２：  データラッチ回路、  １３：  Ｉ／Ｏバッファ、  １４：  アドレスバッファ、  １５：  ロウデコーダ、  １６：  カラムデコーダ、  １７：  ワード線ドライバ、  １８：  基板電圧制御回路、  １９：  電圧発生回路、  ２０：  制御回路、  ２１：  転送トランジスタユニット、  ２２：  ブースタ、  ２４：  セレクタ、  ２５：  半導体基板、  ２６：  ソース／ドレイン拡散層、  ２７：  ゲート絶縁膜、  ２８：  電荷蓄積層、  ２９：  ブロック絶縁膜、  ３０：  コントロールゲート電極、  ３１：  パッケージ、  ３２：  回路基板、  ３３，３４，３５，４０：  半導体チップ、  ３６：  ボンディングワイヤ、  ４１Ａ，４１Ｂ：  メモリセルアレイ、  ４２：  パッドエリア、  ４３：  ページバッファ、  ４４：  ロウデコーダ、  ４５：  周辺回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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