(57)【要約】【課題】安価に高集積化された不揮発性半導体記憶装置、及び製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４と絶縁層を挟み形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の上面に接して形成されたドレイン側柱状半導体層４７と、ドレイン側柱状半導体層４７からゲート絶縁層４６を介して形成されてロウ方向に延びるドレイン側導電層４２とを備える。第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層４２の全体は、第４ワード線導電層３２ｄの直上の領域９０に形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄ及びドレイン側導電層４２は、それらに亘って連続して形成された保護絶縁層３５にて覆われている。【選択図】図５
2009224612.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第１の柱状半導体層と、
当該第１の柱状半導体層と共に絶縁層を挟むように形成され且つ電荷を蓄積する電荷蓄積層と、
当該電荷蓄積層と共に絶縁層を挟むように形成され且つ２次元的に広がって形成された複数の第１の導電層と、
前記第１の柱状半導体層の上面に接して形成され且つ前記基板に対して垂直方向に延びる第２の柱状半導体層と、
当該第２の柱状半導体層と共に絶縁層を挟むように形成され且つ前記垂直方向と直交する第１方向に延びるストライプ状に形成された第２の導電層とを備え、
複数の前記第１の導電層の前記第１方向の端部は、階段状に形成され、
前記第２の導電層の全体は、最上層の前記第１の導電層の直上の領域内に形成され、
複数の前記第１の導電層、及び前記第２の導電層は、当該複数の前記第１の導電層及び前記第２の導電層に亘って連続して形成された保護絶縁層にて覆われている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記保護絶縁層は、複数の前記第１の導電層の上方、前記第２の導電層の上方にて同一の厚みで形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記保護絶縁層は、窒化シリコンにて構成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングスの下層に設けられ且つ前記メモリストリングスの制御を行う制御回路層
を備えることを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
第１層間絶縁層と第１の導電層とを交互に複数積層する工程と、
前記第１層間絶縁層と前記第１の導電層とを貫通させてホールを形成する工程と、
前記ホール内に第１の柱状半導体層を形成する工程と、
前記第１層間絶縁層上に第２層間絶縁層と第２の導電層とを交互に積層する工程と、
前記第２層間絶縁層及び前記第２の導電層を積層方向と直交する第１方向に延びるストライプ状に成形する工程と、
前記第２層間絶縁層の端部及び前記第２の導電層の端部を階段状に成形する工程と、
前記第１層間絶縁層、前記第１の導電層、前記第２層間絶縁層、及び前記第２の導電層を保護絶縁層にて覆う工程と
を備え、
前記階段状に成形する工程にて、
前記第２層間絶縁層の全体及び前記第２の導電層の全体が最上層の前記第１の導電層の直上の領域内に設けられるように、前記第２層間絶縁層及び前記第２の導電層を成形する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積する電荷蓄積層が設けられている。これら導電層、柱状半導体、及び電荷蓄積層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記メモリストリングスの製造工程においては、多層の導電層、及び絶縁層を積層した後、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）にて表面を平坦化する製造工程がなされる。しかしながら、その製造工程数は多く、半導体記憶装置の製造コストは、安価ではない。
【特許文献１】特開２００７−２６６１４３号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第１の柱状半導体層と、当該第１の柱状半導体層と共に絶縁層を挟むように形成され且つ電荷を蓄積する電荷蓄積層と、当該電荷蓄積層と共に絶縁層を挟むように形成され且つ２次元的に広がって形成された複数の第１の導電層と、前記第１の柱状半導体層の上面に接して形成され且つ前記基板に対して垂直方向に延びる第２の柱状半導体層と、当該第２の柱状半導体層と共に絶縁層を挟むように形成され且つ前記垂直方向と直交する第１方向に延びるストライプ状に形成された第２の導電層とを備え、複数の前記第１の導電層の前記第１方向の端部は、階段状に形成され、前記第２の導電層の全体は、最上層の前記第１の導電層の直上の領域内に形成され、複数の前記第１の導電層、及び前記第２の導電層は、当該複数の前記第１の導電層及び前記第２の導電層に亘って連続して形成された保護絶縁層にて覆われていることを特徴とする。
【０００８】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、第１層間絶縁層と第１の導電層とを交互に複数積層する工程と、前記第１層間絶縁層と前記第１の導電層とを貫通させてホールを形成する工程と、前記ホール内に第１の柱状半導体層を形成する工程と、前記第１層間絶縁層上に第２層間絶縁層と第２の導電層とを交互に積層する工程と、前記第２層間絶縁層及び前記第２の導電層を積層方向と直交する第１方向に延びるストライプ状に成形する工程と、前記第２層間絶縁層の端部及び前記第２の導電層の端部を階段状に成形する工程と、前記第１層間絶縁層、前記第１の導電層、前記第２層間絶縁層、及び前記第２の導電層を保護絶縁層にて覆う工程とを備え、前記階段状に成形する工程にて、前記第２層間絶縁層の全体及び前記第２の導電層の全体が最上層の前記第１の導電層の直上の領域内に設けられるように、前記第２層間絶縁層及び前記第２の導電層を成形することを特徴とする。
【発明の効果】
【０００９】
本発明は、安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤにかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１２】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１３】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図であり、図３は、一部の概略上面図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１４】
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１〜図３に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向（第１方向）の端部及びカラム方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
【００１５】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線ＷＬ１〜ＷＬ４の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳは、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１６】
また、図２及び図３に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びるストライプ状（カラム方向に繰り返し設けられたライン状）に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。ここで、上述したワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、ドレイン側選択ゲート線ＳＧＤのロウ方向の端部よりも突出して形成されている。換言すると、ドレイン側選択ゲート線ＳＧＤの全体は、最上層のワード線ＷＬ４の直上の領域Ａｒ内に形成されている。より詳しくは、ドレイン側選択ゲート線ＳＧＤの全体は、最上層のワード線ＷＬ４の上面を底面とする直方体状の領域Ａｒ内に形成されている。
【００１７】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に２次元的に広がる平面板状の構造を有している。
【００１８】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図４は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１９】
図２〜図４に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図４参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２０】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２１】
各メモリトランジスタＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭｔｒｍｎの制御ゲート電極として機能する。メモリトランジスタＭＴｒｍｎのソース及びドレインは、柱状半導体ＣＬｍｎに形成される。
【００２２】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２３】
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図５及び図６を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図５は、第１実施形態における不揮発性半導体記憶装置のカラム方向断面構造図であり、図６は、第１実施形態に係る不揮発性半導体記憶装置のロウ方向の断面図である。図５及び図６に示すように、メモリストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２４】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次形成されたソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。、ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。これらソース側第１絶縁層２１、ソース側導電層２２、ソース側金属層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断されている。また、これらソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４のロウ方向及びカラム方向の端部側面には、側壁絶縁層２５が形成されている。そして、半導体基板Ｂａからソース側分離絶縁層２４の上面まで、層間絶縁層２６が形成されている。
【００２５】
また、ソース側選択トランジスタ層２０は、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通してソース側ホール２７が形成されている。ソース側ホール２７内には、ソース側ゲート絶縁層２８を介してソース側柱状半導体層２９が設けられている。ソース側柱状半導体層２９は、半導体基板Ｂａに対して略垂直方向に延びるように形成されている。ソース側ゲート絶縁層２８は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２９は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００２６】
ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２７】
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方及び層間絶縁層２６の上方に設けられた第１〜第５ワード線間絶縁層（第１層間絶縁層）３１ａ〜３１ｅと、それら第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層（第１の導電層）３２ａ〜３２ｄと、第５ワード線間絶縁層３１ｅ上に設けられたメモリ分離絶縁層３３を有する。第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、メモリ分離絶縁層３３は、窒化シリコン（ＳｉＮ）にて構成されている。
【００２８】
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３１ａ〜３１ｄのロウ方向の端部は、階段状に形成されている。詳しくは、この階段状の構成において、第１ワード線導電層３２ａと第２ワード線間絶縁層３１ｂとの端部が、揃って形成されている。また、第２ワード線導電層３２ｂと第３ワード線間絶縁層３１ｃとの端部が、揃って形成されている。また、第３ワード線導電層３２ｃと第４ワード線間絶縁層３１ｄとの端部が、揃って形成されている。また、第４ワード線導電層３２ｄと第５ワード線間絶縁層３１ｅと、メモリ分離絶縁層３３との端部が、揃って形成されている。
【００２９】
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの側面は、それら第１〜第４ワード線導電層３２ａ〜３２ｄ及び後述するドレイン側導電層４２に亘って連続して形成された保護絶縁層５１にて覆われている。また、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅの側面、及びメモリ分離絶縁層３３の側面が、保護絶縁層５１にて覆われている。また、第１〜第４ワード線間絶縁層３１ａ〜３１ｄのロウ及びカラム方向端部近傍（階段状に形成された箇所）の上面、及びメモリ分離絶縁層３３のロウ及びカラム方向端部近傍（階段状に形成された箇所）の上面が、保護絶縁層５１にて覆われている。また、メモリトランジスタ層３０において、保護絶縁層５１上には、層間絶縁層５２が形成されている。
【００３０】
また、メモリトランジスタ層３０は、メモリ分離絶縁層３３、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール（ホール）３４、及びメモリホール３４内に形成されたメモリ柱状半導体層（第１の柱状半導体層）３５を有する。メモリ柱状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。メモリ柱状半導体層３５は、ソース側柱状半導体層２９の上部に接して、半導体基板Ｂａに対して略垂直方向に延びるように形成されている。
【００３１】
更に、メモリトランジスタ層３０は、図７（図５の拡大図）に示すように、メモリ柱状半導体層３５に接して形成されたトンネル絶縁層３６ａと、トンネル絶縁層３６ａに接して形成された電荷蓄積層３６ｂと、電荷蓄積層３６ｂに接して形成されたブロック絶縁層３６ｃとを有する。なお、ブロック絶縁層３６ｃは、第１〜第４ワード線導電層３２ａ〜３２ｄと接する。トンネル絶縁層３６ａは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６ｂは、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３６ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。
【００３２】
メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒ１ｍｎ〜Ｍｔｒ４ｍｎの制御ゲートとして機能する。
【００３３】
メモリトランジスタ層３０における構成を換言すると、電荷蓄積層３６ｂは、メモリ柱状半導体層３５と共にトンネル絶縁層３６ａを挟むように形成されている。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、電荷蓄積層３６ｂと共にブロック絶縁層３６ｃを挟むように形成されている。
【００３４】
ドレイン側選択トランジスタ層４０は、メモリ柱状半導体層３５の上面に設けられ且つロウ方向に延びるストライプ状（カラム方向に繰り返し設けられたライン状）に形成されたドレイン側第１絶縁層（第２層間絶縁層）４１と、各ドレイン側第１絶縁層４１の上面に順次設けられたドレイン側導電層（第２の導電層）４２、及びドレイン側第２絶縁層（第２層間絶縁層）４３とを有する。なお、ドレイン側導電層４２及びドレイン側第２絶縁層４３は、ドレイン側第１絶縁層４１と同様にメモリ柱状半導体層３５の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成されている。ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００３５】
また、ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２の側面は、そのドレイン側導電層４２及び第１〜第４ワード線導電層３２ａ〜３２ｄに亘って連続して形成された保護絶縁層５１にて覆われている。また、ドレイン側第１絶縁層４１の側面、及びドレイン側第２絶縁層４３の側面は、保護絶縁層５１にて覆われている。また、ドレイン側第２絶縁層４３の上面が、保護絶縁層５１にて覆われている。ここで、上記第１〜第４ワード線導電層３２ａ〜３２ｄの端部は、ドレイン側導電層４２のロウ方向の端部よりも突出して形成されている。換言すると、ドレイン側導電層４２の全体は、最上層の第４ワード線導電層３２ｄの直上の領域９０内に形成されている。より詳しくは、ドレイン側導電層４２の全体は、最上層の第４ワード線導電層３２ｄの上面を底面とする直方体状の領域９０内に形成されている。
【００３６】
また、ドレイン側選択トランジスタ層４０において、ドレイン側第２絶縁層４３の上部に位置する保護絶縁層５１の上面と一致する高さまで、層間絶縁層５２が形成されている。層間絶縁層５２及び保護絶縁層５１の上部には、ドレイン側第３絶縁層４４が形成されている。
【００３７】
また、ドレイン側選択トランジスタ層４０は、ドレイン側第３絶縁層４４、保護絶縁層５１、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通してドレイン側ホール４５が形成されている。ドレイン側ホール４５内には、ドレイン側ゲート絶縁層４６を介してドレイン側柱状半導体層（第２の柱状半導体層）４７が設けられている。ドレイン側柱状半導体層４７は、メモリ柱状半導体層３５の上部に接して、半導体基板Ｂａに対して略垂直方向に延びるように形成されている。ドレイン側ゲート絶縁層４６は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４７は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００３８】
ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００３９】
ドレイン側選択トランジスタ層４０における構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４７と共にドレイン側ゲート絶縁層４６を挟むように形成されている。
【００４０】
また、メモリトランジスタ層３０及びドレイン側選択トランジスタ層４０において、各第１〜第４ワード線導電層３２ａ〜３２ｄの上面が露出するように、ドレイン側第３絶縁層４４、層間絶縁層５２、及び保護絶縁層５１、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ（メモリ分離絶縁層３３）を貫通させて、プラグホール５３が形成されている。プラグホール５３内には、プラグ導電層５４が形成されている。プラグ導電層５４は、Ｔｉ，ＴｉＮ／Ｗにて形成されている。保護絶縁層５１は、第１〜第４ワード線導電層３２ａ〜３２ｄの上方、ドレイン側導電層４２の上方にて同一の厚みで形成されている。
【００４１】
プラグ導電層５４の上面には、第１プラグ絶縁層５５、及び第２プラグ絶縁層５６が積載されている。第１プラグ絶縁層５５は、窒化シリコン（ＳｉＮ）にて形成され、第２プラグ絶縁層５６は、酸化シリコン（ＳｉＯ２）にて形成されている。また、これら第１プラグ絶縁層５５、及び第２プラグ絶縁層５６は、プラグ導電層５４に整合する位置にて貫通して形成された第１配線溝５７ａを有する。また、これら第１プラグ絶縁層５５、及び第２プラグ絶縁層５６は、ドレイン側柱状半導体層４７と整合する位置であって且つカラム方向に延びるストライプ状に貫通して形成された第２配線溝５７ｂを有する。第１配線溝５７ａ内、及び第２配線溝５７ｂ内には、第１配線層５８ａ、及び第２配線層５８ｂが形成されている。第１配線層５８ａ、及び第２配線層５８ｂは、Ｔｉ，ＴｉＮ／Ｗにて形成されている。
【００４２】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図８〜図１９を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程について説明する。
【００４３】
先ず、図８に示すように、半導体基板Ｂａ上にソース側選択トランジスタ層２０を形成する。
【００４４】
続いて、図９に示すように、そのソース側選択トランジスタ層２０の上部に、ポリシリコン（ｐ−Ｓｉ）と、酸化シリコン（ＳｉＯ２）とを交互に順次積層させ、その後、窒化シリコン（ＳｉＮ）を堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３とを形成する。
【００４５】
次に、図１０に示すように、メモリ分離絶縁層３３、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３４を形成する。メモリホール３４は、ソース側ホール２７に整合する位置に形成する。
【００４６】
続いて、図１１に示すように、メモリホール３４内に、順次、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を積層させ、トンネル絶縁層３６ａ、電荷蓄積層３６ｂ、ブロック絶縁層３６ｃを形成する。そして、メモリホール３４の底部、及びメモリ分離絶縁層３３上部に形成されたトンネル絶縁層３６ａ、電荷蓄積層３６ｂ、ブロック絶縁層３６ｃ及び自然酸化膜を除去した後、メモリホール３４内に、アモルファスシリコン（ａ−Ｓｉ）を堆積させ、熱処理を施し、メモリ柱状半導体層３５を形成する。
【００４７】
次に、図１２に示すように、メモリ分離絶縁層３３の上部に、順次、酸化シリコン（ＳｉＯ２）（例えば、２０ｎｍ）、ポリシリコン（ｐ−Ｓｉ）（例えば、２００ｎｍ）、酸化シリコン（ＳｉＯ２）（例えば、１５ｎｍ）を低圧化学気相成長法(ＬＰＣＶＤ: Low Pressure Chemical Vapor Deposition )にて積層させ、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を形成する。
【００４８】
続いて、図１３に示すように、レジストをマスク材として、反応性イオンエッチング法(ＲＩＥ : Reactive Ion Etching)による処理を行う。この図１３に示す工程にて、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、メモリ柱状半導体層３５の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成される。なお、以下において図１３に示した工程を、ドレイン側選択ゲート加工工程と呼ぶ。
【００４９】
次に、図１４に示すように、リソグラフィー及びエッチングを行い、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅのロウ方向の端部、及び第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向の端部、及びメモリ分離絶縁層３３のロウ方向の端部を階段状に成形する。ここで、第１ワード線導電層３２ａと第２ワード線間絶縁層３１ｂとの端部が、揃うように成形する。また、第２ワード線導電層３２ｂと第３ワード線間絶縁層３１ｃとの端部が、揃うように成形する。また、第３ワード線導電層３２ｃと第４ワード線間絶縁層３１ｄとの端部が、揃うように成形する。また、第４ワード線導電層３２ｄと第５ワード線間絶縁層３１ｅと、メモリ分離絶縁層３３との端部が、揃うように成形する。
【００５０】
また、図１４に示す工程において、ドレイン側第１絶縁層４１の全体、ドレイン側導電層４２の全体、及びドレイン側第２絶縁層４３の全体が最上層の第４ワード線導電層３２ｄの直上の領域９０内に設けられるように、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３を成形する。なお、領域９０は、最上層の第４ワード線導電層３２ｄの上面を底面とする直方体状の領域である。
【００５１】
続いて、図１５に示すように、窒化シリコン（ＳｉＮ）（例えば、１５０ｎｍ）をＬＰＣＶＤにて成膜し、保護絶縁層５１を形成する。保護絶縁層５１は、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅの側面、第１〜第４ワード線導電層３２ａ〜３２ｄの側面、ドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、及びドレイン側第２絶縁層４３の側面を覆うように形成される。また、保護絶縁層５１は、第１〜第４ワード線間絶縁層３１ａ〜３１ｄの露出された上面、メモリ分離絶縁層３３の露出された上面、及びドレイン側第２絶縁層４３の上面を覆うように形成される。
【００５２】
次に、図１６に示すように、最上部の保護絶縁層５１の上面まで、層間絶縁層５２（例えば、ＢＰＳＧ）を堆積させ、ＣＭＰにて表面を平坦化する。ここで、保護絶縁層５１は、ＣＭＰの工程におけるストッパーとしての役割を果たす。
【００５３】
続いて、図１７に示すように、保護絶縁層５１の上面及び層間絶縁層５２の上面に、酸化シリコン（ＳｉＯ２）（例えば、３００ｎｍ）を堆積させ、ドレイン側第３絶縁層４４を形成する。続いて、メモリ柱状半導体層３５と整合する位置で、リソグラフィー及びエッチングにて、ドレイン側第３絶縁層４４、保護絶縁層５１、ドレイン側第２絶縁層４３、ドレイン側導電層４２，及びドレイン側第１絶縁層４１を貫通するようにドレイン側ホール４５を形成する。
【００５４】
次に、図１８に示すように、ドレイン側ホール４５内に酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側ゲート絶縁層４６形成する。続いて、ドレイン側ホール４５の底面、及びドレイン側第３絶縁層４４の上部に形成されたドレイン側ゲート絶縁層４６及び自然酸化膜を除去した後、ドレイン側ホール４５内にアモルファスシリコン（ａ−Ｓｉ）を堆積させ、熱処理を施し、ドレイン側柱状半導体層４７を形成する。
【００５５】
次に、図１９に示すように、各第１〜第４ワード線導電層３２ａ〜３２ｄの上面へと達するように、ドレイン側第３絶縁層４４、層間絶縁層５２、保護絶縁層５１、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅ（及びメモリ分離絶縁層３３）を貫通させ、プラグホール５３を形成する。そして、図１９に示す工程の後、プラグホール５３内にＴｉ，ＴｉＮ／Ｗを堆積させ、ＣＭＰ処理を施し、プラグ導電層５４を形成する。続いて、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、第１プラグ絶縁層５５、及び第２プラグ絶縁層５６を形成する。次に、プラグ導電層５４に整合する位置にて、第１プラグ絶縁層５５，及び第２プラグ絶縁層５６を貫通させ、第１配線溝５７ａを形成する。また、ドレイン側柱状半導体層４７と整合する位置であって且つカラム方向に延びるストライプ状に貫通させ、第２配線溝５７ｂを形成する。そして、第１配線溝５７ａ、及び第２配線溝５７ｂに、Ｔｉ，ＴｉＮ／Ｗを堆積させ、ＣＭＰ処理を施し、第１配線層５８ａ、及び第２配線層５８ｂを形成する。以上の工程を経て、図５及び図６に示す不揮発性半導体記憶装置１００が製造される。
【００５６】
図１９に示す製造工程において、保護絶縁層５１は、深さの異なる複数のプラグホール５３を同時に開口するためのストッパーとしての役割を果たす。
【００５７】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、及びソース側選択トランジスタＳＳＴｒｍｎ，ドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００５８】
ここで、本発明の第１実施形態とは異なる他の製造方法にて、不揮発性半導体記憶装置を形成する場合を考える。例えば、その製造方法においては、本発明の第１実施形態の図１１に示す工程の後、第１〜第４ワード線導電層等の端部を階段状に加工し、その上に保護絶縁層、及び層間絶縁層を形成する。続いて、保護絶縁層及び層間絶縁層の表面にＣＭＰ処理を施す。次に、最上部の保護絶縁層上にドレイン側第１絶縁層、ドレイン側導電層、ドレイン側第２絶縁層、さらにドレイン側保護絶縁層（シリコン窒化層）を形成し、層間絶縁層を形成する。さらに、ドレイン側第１絶縁層、ドレイン側導電層、ドレイン側第２絶縁層、及びドレイン側保護絶縁層を、メモリ柱状半導体層の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成する。続いて、ドレイン側保護絶縁層及び層間絶縁層の表面にＣＭＰ処理を施す。次に、ドレイン側第３絶縁層を形成した後、ドレイン側第３絶縁層、ドレイン側保護絶縁層、ドレイン側第２絶縁層、ドレイン側導電層、ドレイン側第１絶縁層、及び保護絶縁層を貫通させ、ドレイン側ホールを形成する。
【００５９】
しかしながら、上記他の製造方法であれば、ソース側選択トランジスタ層を形成した後からドレイン側ホールを形成するまでに、ＣＭＰ処理の回数が少なくとも２回必要であり、その製造工程は、煩雑である。また、上記他の製造方法であれば、ドレイン側ホールを形成する際、ドレイン側第３絶縁層、ドレイン側保護絶縁層、ドレイン側第２絶縁層、ドレイン側導電層、ドレイン側第１絶縁層、及び保護絶縁層の６層を貫通させなければならないため、その加工は困難である。また、上記他の製造方法であれば、ドレイン側選択ゲート加工工程にて、既に第１〜第４ワード線導電層等が階段状に加工されて形成されているので、そのドレイン側選択ゲート加工工程は困難である。
【００６０】
これに対し、本発明の第１実施形態に係る不揮発性半導体記憶装置１００は、ソース側選択トランジスタ層２０を形成した後からドレイン側ホール４５を形成するまでに、ＣＭＰ処理を１回行うだけで良く、他の製造方法と比較して製造工程を簡略化することができる。また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００にてドレイン側ホール４５を形成する際、ドレイン側第３絶縁層４４、保護絶縁層５１、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１の５層を貫通させれば良いので、他の製造方法と比較してドレイン側ホール４５の加工を容易に行うことができる。また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００においては、ドレイン側選択ゲート加工工程にて、第１〜第４ワード線導電層３２ａ〜３２ｄ等が階段状に加工されていないので、他の製造方法と比較してドレイン側選択ゲート加工工程を容易に行うことができる。
【００６１】
つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、上記のように製造工程が簡略化され、容易に加工が行えるので、歩留まりを向上させ、安価に製造することが可能となる。
【００６２】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２０を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６３】
図２０に示すように、第２実施形態に係る不揮発性半導体記憶装置は、基板６０上に形成された制御回路層７０を有する。第２実施形態に係る不揮発性半導体記憶装置においては、制御回路層７０上にソース導電層８０を介して、第１実施形態と同様の、ソース側トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側トランジスタ層４０が順次積層されている。換言すると、制御回路層７０は、メモリストリングスＭＳの下層に設けられている。
【００６４】
基板６０は、その表面の所定位置に素子分離絶縁層６１を有する。また、基板６０は、その表面であって、素子分離絶縁層６１間に位置するウェル層６２と、そのウェル層６２内に位置する拡散層６３とを有する。素子分離絶縁層６１、ウェル層６２、及び拡散層６３は、メモリトランジスタ領域１２の直下に形成されている。
【００６５】
制御回路層７０は、メモリストリングスＭＳ（ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０）を制御する制御回路として機能する。制御回路層７０は、例えば、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５，センスアンプ１６等の機能を有する。
【００６６】
制御回路層７０は、基板６０上に順次積層された層間絶縁層７１ａ〜７１ｄを有する。また、制御回路層７０は、トランジスタとして機能するトランジスタ部７２を有する。トランジスタ部７２は、メモリトランジスタ領域１２の直下に形成されている。
【００６７】
トランジスタ部７２は、層間絶縁層７１ａと同層において、基板６０の２つの拡散層６３を跨いで形成されたゲート絶縁層７２１、ゲート絶縁層７２１の上部に形成されたゲート導電層７２２、及びゲート導電層７２２の上部に形成された下部第１プラグ導電層７２３ａを有する。また、トランジスタ部７２は、層間絶縁層７１ａと同層において、基板６０の拡散層６３の上面に下部第２プラグ導電層７２３ｂを有する。ここで、下部第１プラグ導電層７２３ａ及び下部第２プラグ導電層７２３ｂの上面の高さは、等しく形成されている。
【００６８】
トランジスタ部７２は、層間絶縁層７１ｂと同層において、下部第１プラグ導電層７２３ａの上面に形成された第１下部配線層７２４ａ、及び下部第２プラグ導電層７２３ｂの上面に形成された第２下部配線層７２４ｂを有する。また、トランジスタ部７２は、層間絶縁層７１ｂと同層において、第２下部配線層７２４ｂの上面に形成された上部プラグ導電層７２５を有する。
【００６９】
トランジスタ部７２は、層間絶縁層７１ｃと同層において、上部プラグ導電層７２５の上面に形成された上部配線層７２６を有する。
【００７０】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
上記第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。また、制御回路層７０をメモリストリングスＭＳの下方に設けているので、不揮発性半導体記憶装置の専有面積を縮小することができる。
【００７１】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２１を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７２】
図２１に示すように、第３実施形態に係る不揮発性半導体記憶装置は、基板６０ａ上に形成された制御回路層７０ａを有する。第３実施形態に係る不揮発性半導体記憶装置においては、制御回路層７０ａ上にソース導電層８０を介して、第１実施形態と同様の、ソース側トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側トランジスタ層４０が順次積層されている。
【００７３】
基板６０ａにおいては、第２実施形態の構成と異なり、素子分離絶縁層６１、ウェル層６２、及び拡散層６３が、メモリトランジスタ領域１２の周辺に位置する周辺領域Ｐｈの直下に形成されている。
【００７４】
制御回路層７０ａにおいては、第２実施形態と異なり、トランジスタ部７２が、周辺領域Ｐｈの直下に形成されている。
【００７５】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
上記第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。
【００７６】
［その他実施形態]
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略上面図である。
【図４】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図５】第１実施形態における不揮発性半導体記憶装置のカラム方向断面構造図である。
【図６】第１実施形態における不揮発性半導体記憶装置のロウ方向断面構造図である。
【図７】図５の拡大図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１５】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１６】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１７】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１８】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１９】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２０】第２実施形態における不揮発性半導体記憶装置のカラム方向断面構造図である。
【図２１】第３実施形態における不揮発性半導体記憶装置のカラム方向断面構造図である。
【符号の説明】
【００７８】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側分離絶縁層、２５…側壁絶縁層、２６…層間絶縁層、２７…ソース側ホール、２８…ソース側ゲート絶縁層、２９…ソース側柱状半導体層、３１ａ〜３１ｅ…第１〜第５ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリ分離絶縁層、３４…メモリホール、３５…メモリ柱状半導体層、３６ａ…トンネル絶縁層、３６ｂ…電荷蓄積層、３６ｃ…ブロック絶縁層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４４…ドレイン側第３絶縁層、４５…ドレイン側ホール（ゲートホール）、４６…ドレイン側ゲート絶縁層、４７…ドレイン側柱状半導体層、５１…保護絶縁層、５２…層間絶縁層、５３…プラグホール、５４…プラグ導電層、５５…プラグ第１絶縁層、５６…プラグ第２絶縁層、５７ａ…第１配線溝、５７ｂ…第２配線溝、５８ａ…第１配線層、５８ｂ…第２配線層、６０…基板、６１…素子分離絶縁層、６２…ウェル層、６３…拡散層、７０…制御回路層、７１ａ〜７１ｄ…層間絶縁層、７２…トランジスタ部、８０…ソース導電層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
2009224612.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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