(57)【要約】【課題】バイポーラトランジスタの所望の特性が出なくなるのを抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置は、バイポーラトランジスタ１と、素子分離絶縁膜１７および素子分離絶縁膜１６と、ベース・コレクタ間分離絶縁膜１８とを備えている。また、ベース・コレクタ間分離絶縁膜１８と素子分離絶縁膜１６との間に埋込コレクタ領域１２のリーチスルー領域１２ａが配置されており、ベース電極２０および２１は、それぞれ、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７に乗り上げるように配置されており、素子分離絶縁膜１７のベース電極２０が乗り上げている部分およびベース・コレクタ間分離絶縁膜１８のベース電極２１が乗り上げている部分の厚みは、バイポーラトランジスタ１が形成される領域以外の領域に形成される素子分離絶縁膜１６の厚みよりも大きい。  【選択図】図１
2009135313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたエミッタ部と、前記半導体基板の内部に埋め込まれたコレクタ部と、前記エミッタ部と前記コレクタ部との間に配置される真性ベース部および前記真性ベース部を挟むように配置される第１ベース電極部および第２ベース電極部を有するベース部とを含むバイポーラトランジスタと、
前記半導体基板の前記バイポーラトランジスタが形成される領域の表面に配置された第１素子分離絶縁膜と、
前記半導体基板の表面の前記ベース部と前記コレクタ部の引出領域との間に配置されたベース・コレクタ間分離絶縁膜と、
前記バイポーラトランジスタが形成される領域以外の領域に形成される第２素子分離絶縁膜とを備え、
前記第１ベース電極部および前記第２ベース電極部は、それぞれ、前記第１素子分離絶縁膜の第１部分および前記ベース・コレクタ間分離絶縁膜の第２部分に乗り上げるように形成されており、
前記ベース・コレクタ間分離絶縁膜に隣接するように前記コレクタ部の引出領域が配置されており、
前記第１ベース電極部および前記第２ベース電極部がそれぞれ乗り上げている前記第１部分および前記第２部分の厚みは、前記第２素子分離絶縁膜の厚みよりも大きいことを特徴とする、半導体装置。
【請求項２】
前記第１素子分離絶縁膜は、
前記第１部分と、
前記第１部分よりも前記バイポーラトランジスタの外側方向に配置され、前記第１部分よりも小さい厚みを有する第３部分とを含み、
前記第３部分は、前記第３部分の上面の高さが前記第１部分の上面の高さよりも小さいことによって、厚みが小さくなるように構成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１ベース電極部の前記第１素子分離絶縁膜に乗り上げた部分の上面には、前記第１部分と前記第３部分との間の段差部の近傍において、配線が接続されていることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記ベース・コレクタ間分離絶縁膜は、
前記第２部分と、
前記第２部分よりも前記コレクタ部の引出領域側に配置され、前記第２部分よりも小さい厚みを有する第４部分とを含み、
前記第４部分は、前記第４部分の上面の高さが前記第２部分の上面の高さよりも小さいことによって、厚みが小さくなるように構成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体基板に形成される電界効果型トランジスタをさらに備え、
前記第２素子分離絶縁膜は、前記電界効果型トランジスタと前記電界効果型トランジスタに隣接する素子とを分離するための素子分離絶縁膜を含むことを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板に形成されたバイポーラトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体基板に形成されたバイポーラトランジスタを備えた半導体装置が知られている（たとえば、特許文献１および２参照）。
【０００３】
上記特許文献１には、半導体基板の表面に形成されるエミッタ部およびベース部と半導体基板に埋め込まれたコレクタ部とを含むバイポーラトランジスタと、バイポーラトランジスタを他の素子から分離するための素子分離絶縁膜と、半導体基板の表面において、ベース部とコレクタ部の引出領域とを分離するためのベース・コレクタ間分離絶縁膜と、電界効果型トランジスタと、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜とを備えた半導体装置が開示されている。また、バイポーラトランジスタを他の素子から分離するための素子分離絶縁膜は、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜よりも大きい厚みを有している。また、ベース・コレクタ間分離絶縁膜は、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜と同じ厚みを有している。この特許文献１では、ベース部と半導体基板に埋め込まれたコレクタ部との間に、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜の厚みよりも大きい厚みを有する素子分離絶縁膜が配置されているので、素子分離絶縁膜が薄い場合と比較して、ベース部と半導体基板に埋め込まれたコレクタ部との間に発生する寄生容量を小さくすることが可能である。
【０００４】
また、上記特許文献２には、半導体基板の表面に形成されるエミッタ部と、半導体基板に埋め込まれたベース部およびコレクタ部とを含むバイポーラトランジスタと、バイポーラトランジスタを他の素子から分離するための素子分離絶縁膜と、半導体基板の表面において、ベース部とコレクタ部の引出領域とを分離するためのベース・コレクタ間分離絶縁膜と、電界効果型トランジスタと、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜とを備えた半導体装置が開示されている。また、バイポーラトランジスタを他の素子から分離するための素子分離絶縁膜は、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜よりも大きい厚みを有している。
【０００５】
【特許文献１】特開平７−７４２７５号公報
【特許文献２】特許第３１３２４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の半導体装置では、ベース・コレクタ間分離絶縁膜の厚みは、電界効果型トランジスタを他の素子から分離するための素子分離絶縁膜と同じであるので、ベース・コレクタ間分離絶縁膜を挟んだベース部とコレクタ部との間の寄生容量が大きくなるという不都合がある。この場合、寄生容量が大きくなることに起因して、バイポーラトランジスタの所望の特性が得られないという問題点がある。
【０００７】
また、上記特許文献２に記載の半導体装置では、ベース部とコレクタ部とが絶縁膜を介さずに境界部の全ての領域でＰＮ接合を形成しているので、接合部分においてＰＮ接合に起因する寄生容量が増大する。このため、バイポーラトランジスタの所望の特性が得られないという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、バイポーラトランジスタの所望の特性が得られなくなるのを抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の半導体装置は、半導体基板に形成されたエミッタ部と、半導体基板の内部に埋め込まれたコレクタ部と、エミッタ部とコレクタ部との間に配置される真性ベース部および真性ベース部を挟むように配置される第１ベース電極部および第２ベース電極部を有するベース部とを含むバイポーラトランジスタと、半導体基板のバイポーラトランジスタが形成される領域の表面に配置され、その第１部分に第１ベース電極部が乗り上げるように形成された第１素子分離絶縁膜と、半導体基板の表面のベース部とコレクタ部の引出領域との間に配置され、その第２部分に第２ベース電極部が乗り上げるように形成されたベース・コレクタ間分離絶縁膜と、バイポーラトランジスタが形成される領域以外の領域に形成される第２素子分離絶縁膜とを備え、ベース・コレクタ間分離絶縁膜に隣接するようにコレクタ部の引出領域が配置されており、第１ベース電極部および第２ベース電極部がそれぞれ乗り上げている第１部分および第２部分の厚みは、第２素子分離絶縁膜の厚みよりも大きい。
【発明の効果】
【００１０】
本発明では、上記のように、半導体基板に形成されたエミッタ部およびベース部と、半導体基板の内部に埋め込まれたコレクタ部とを含むバイポーラトランジスタを設けるとともに、第１ベース電極部および第２ベース電極部を、それぞれ、第１素子分離絶縁膜の第１部分およびベース・コレクタ間分離絶縁膜の第２部分に乗り上げるように配置することによって、第１素子分離絶縁膜およびベース・コレクタ間分離絶縁膜が第１ベース電極部および第２ベース電極部とコレクタ部との間に配置される分、ベース部とコレクタ部とがＰＮ接合を形成する領域を小さくすることができる。これにより、ＰＮ接合に起因する寄生容量を小さくすることができる。また、第１ベース電極部および第２ベース電極部がそれぞれ乗り上げている第１部分および第２部分の両方の厚みを、バイポーラトランジスタが形成される領域以外の領域に形成される第２素子分離絶縁膜の厚みよりも大きくすることによって、第１素子分離絶縁膜の第１部分のみならず、ベース・コレクタ間分離絶縁膜の第２部分においても、ベース部とコレクタ部との間隔を大きくすることができる。これにより、第１部分のみの厚みを大きくする場合に比べて、ベース部とコレクタ部との間隔を大きくする領域が増加するので、その分、ベース部とコレクタ部との間に発生する寄生容量をより小さくすることができる。このように、ベース部とコレクタ部との間に発生する寄生容量をより小さくすることによって、バイポーラトランジスタの所望の特性が得られなくなるのを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
図１は、本発明の一実施形態による半導体装置の断面図である。なお、本実施形態では、シリコン基板１１の表面にｎｐｎ型のバイポーラトランジスタ１とｐ型の電界効果型トランジスタ２とｎｐｎ型のバイポーラトランジスタ３とが形成される半導体装置について説明する。
【００１３】
図１に示すように、本実施形態による半導体装置は、バイポーラトランジスタ１が形成される領域Ａと電界効果型トランジスタ２が形成される領域Ｂとバイポーラトランジスタ３が形成される領域Ｃとから構成されている。また、領域ＡおよびＣのシリコン基板１１の表面には、リーチスルー領域１２ａを含むｎ＋型の埋込コレクタ領域１２が形成されている。なお、リーチスルー領域１２ａは、本発明の「引出領域」の一例である。また、埋込コレクタ領域１２に対応する領域の表面には、ｎ型のコレクタ領域１３が形成されている。また、埋込コレクタ領域１２に対応する領域の表面のうち、コレクタ領域１３を除く領域は、寄生領域として機能する。ここでは、この寄生領域はコレクタ近傍にあることから、この寄生領域を便宜上「コレクタ寄生領域」と呼ぶ。また、領域Ａと領域Ｂとの間の領域および領域Ａと領域Ｃとの間の領域のシリコン基板１１の表面には、素子分離用のｐ型ウェル１４が形成されている。また、領域Ｂのシリコン基板１１の表面には、ｎ型ウェル１５が形成されている。
【００１４】
また、ｐ型ウェル１４の表面には、バイポーラトランジスタ１と電界効果型トランジスタ２とを分離するための素子分離絶縁膜１６と、バイポーラトランジスタ１とバイポーラトランジスタ３とを分離するための素子分離絶縁膜１７とが形成されている。この素子分離絶縁膜１７は、素子分離絶縁膜１７の下方のコレクタと、後述するベース電極２０とを分離している。また、領域Ａの素子分離絶縁膜１６と素子分離絶縁膜１７との間の表面には、ベース・コレクタ間分離絶縁膜１８が形成されている。このベース・コレクタ間分離絶縁膜１８は、ベース・コレクタ間分離絶縁膜１８の下方のコレクタと、後述するベース電極２１とを分離している。また、バイポーラトランジスタ３が形成される領域Ｃにも、ベース・コレクタ間分離絶縁膜１８が形成されている。なお、素子分離絶縁膜１６および素子分離絶縁膜１７は、それぞれ、本発明の「第２素子分離絶縁膜」および「第１素子分離絶縁膜」の一例である。
【００１５】
また、コレクタ領域１３の表面上には、エミッタ層２２とコレクタ領域１３との間に配置されている厚みの小さいｐ型の真性ベース層１９と、サイドウォール絶縁膜２４とコレクタ領域１３との間に配置されている厚みの大きいｐ型の外部ベース層１９ａと、真性ベース層１９に対して素子分離絶縁膜１７側に配置されるｐ＋型のベース電極２０と、真性ベース層１９に対してベース・コレクタ間分離絶縁膜１８側に配置されるｐ＋型のベース電極２１が形成されている。ベース電極２０および２１は、それぞれ、素子分離絶縁膜１７およびベース・コレクタ間分離絶縁膜１８に乗り上げるように形成されている。また、真性ベース層１９と、外部ベース層１９ａと、ベース電極２０および２１のコレクタ寄生領域と接している領域とは、単結晶ＳｉＧｅ（Ｓｉ／ＳｉＧｅ／Ｓｉ構造）からなる。また、ベース電極２０の素子分離絶縁膜１７に乗り上げた部分およびベース電極２１のベース・コレクタ間分離絶縁膜１８に乗り上げた部分は、多結晶ＳｉＧｅ（Ｓｉ／ＳｉＧｅ／Ｓｉ構造）からなる。なお、ベース電極２０および２１は、それぞれ、本発明の「第１ベース電極部」および「第２ベース電極部」の一例である。また、真性ベース層１９上には、ｎ型拡散層からなるエミッタ層２２が形成されている。また、エミッタ層２２の表面には、ｎ＋型のエミッタ電極２３が形成されている。また、エミッタ電極２３の側面を覆うように、サイドウォール絶縁膜２４が形成されている。
【００１６】
ここで、本実施形態では、素子分離絶縁膜１７は、バイポーラトランジスタ１側に配置されるとともにｔ１（本実施形態では、約２００ｎｍ〜約４００ｎｍ）の厚みを有する厚膜部分１７ａと、厚膜部分１７ａよりバイポーラトランジスタ１の外側方向に配置されるとともにｔ１よりも小さいｔ２（本実施形態では、約１５０ｎｍ〜約３５０ｎｍ）の厚みを有する薄膜部分１７ｂとを含んでいる。また、厚膜部分１７ａの下面の深さと薄膜部分１７ｂの下面の深さとは同じで、かつ、厚膜部分１７ａの上面の高さが薄膜部分１７ｂの上面の高さよりも低いことによって、厚膜部分１７ａの厚みｔ１は薄膜部分１７ｂの厚みｔ２よりも大きくなるように構成されている。また、厚膜部分１７ａと薄膜部分１７ｂとの間には段差部１７ｃが形成されている。この段差部１７ｃは、素子分離絶縁膜１７上に乗り上げたベース電極２０の端部よりもバイポーラトランジスタ１の外側方向に形成されている。また、ベース・コレクタ間分離絶縁膜１８は、素子分離絶縁膜１７と同様に、バイポーラトランジスタ１の内側方向に位置するとともにｔ１の厚みを有する厚膜部分１８ａと、厚膜部分１８ａよりバイポーラトランジスタ１の外側方向に位置するとともにｔ２の厚みを有する薄膜部分１８ｂとを含んでいる。また、厚膜部分１８ａと薄膜部分１８ｂとの間には段差部１８ｃが形成されている。この段差部１８ｃは、ベース・コレクタ間分離絶縁膜１８上に乗り上げた外部ベース２１の端部よりもバイポーラトランジスタ１の外側方向に形成されている。また、素子分離絶縁膜１６は、素子分離絶縁膜１７の薄膜部分１７ｂおよび分離絶縁膜１８の薄膜部分１８ｂの厚みと同様に、ｔ２の厚みを有する。なお、厚膜部分１７ａ、薄膜部分１７ｂ、厚膜部分１８ａおよび薄膜部分１８ｂは、それぞれ、本発明の「第１部分」、「第３部分」、「第２部分」および「第４部分」の一例である。
【００１７】
また、ｎ型ウェル１５の表面には、チャネル領域２９を挟むように所定の間隔を隔てて、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域２９ａおよびｐ−型の低濃度の不純物領域３０ａと、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域２９ｂおよびｐ−型の低濃度の不純物領域３０ｂとが形成されている。
【００１８】
また、電界効果型トランジスタ２が形成される領域Ｂのシリコン基板１１のチャネル領域２９の表面上にはゲート絶縁膜２５を介してゲート電極２６が形成されている。また、ゲート電極２６の側面を覆うように絶縁膜２７が形成されている。また、絶縁膜２７の側面を覆うように、サイドウォール絶縁膜２８が形成されている。このサイドウォール絶縁膜２８は、絶縁膜（外側サイドウォール部分）５６ａおよび絶縁膜（内側サイドウォール部分）４９ａからなる。
【００１９】
また、ベース電極２０および２１と、エミッタ電極２３と、リーチスルー領域１２ａとの表面には、シリサイド膜３１が形成されている。電界効果型トランジスタ２の不純物領域２９ａおよび２９ｂと、ゲート電極２６との表面にもシリサイド膜３１が形成されている。素子分離絶縁膜１６、素子分離絶縁膜１７、ベース・コレクタ間分離絶縁膜１８、シリサイド膜３１、サイドウォール絶縁膜２４、サイドウォール絶縁膜２８を覆うように、窒化シリコン膜３２が形成されている。
【００２０】
また、窒化シリコン膜３２の表面を覆うようにＳＯＧ膜３４が形成されている。また、ＳＯＧ膜３４を覆うようにＳｉＯ２からなる絶縁膜３５が形成されている。また、窒化シリコン膜３２、ＳＯＧ膜３４および絶縁膜３５におけるバイポーラトランジスタ１のリーチスルー領域１２ａ、エミッタ電極２３およびベース電極２０に対応する領域には、それぞれ、コンタクトホール３６、３７および３８が形成されている。また、コンタクトホール３８は、ベース電極２０のバイポーラトランジスタ１の外側方向の端部近傍に形成されている。また、コンタクトホール３６内には、リーチスルー領域１２ａに電気的に接続されたプラグ３９が埋め込まれている。また、コンタクトホール３７内には、エミッタ電極２３に電気的に接続されたプラグ４０が埋め込まれている。また、コンタクトホール３８内には、外部ベース２０に電気的に接続されたプラグ４１が埋め込まれている。なお、プラグ４１は、本発明の「配線」の一例である。また、バイポーラトランジスタ３のリーチスルー領域１２ａに対応する領域にも、窒化シリコン膜３２、ＳＯＧ膜３４および絶縁膜３５を貫通するコンタクトホール３６が形成されているとともに、リーチスルー領域１２ａに電気的に接続されたプラグ３９がコンタクトホール３６内に埋め込まれている。
【００２１】
また、窒化シリコン膜３２、ＳＯＧ膜３４および絶縁膜３５における不純物領域２９ａ、ゲート電極２６および不純物領域２９ｂに対応する領域には、それぞれ、コンタクトホール４２、４３および４４が形成されている。コンタクトホール４２内には、不純物領域２９ａに電気的に接続されたプラグ４５が埋め込まれている。また、コンタクトホール４３内には、ゲート電極２６に電気的に接続されたプラグ４６が埋め込まれている。また、コンタクトホール４４内には、不純物領域２９ｂに電気的に接続されたプラグ４７が埋め込まれている。また、絶縁膜３５の上面は研磨されることにより平坦化されている。プラグ３９〜４１およびプラグ４５〜４７の上端部には、それぞれ、配線３３が接続されている。
【００２２】
図２〜図１６は、それぞれ、本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００２３】
まず、図２に示すように、シリコン基板１１上にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて素子分離絶縁膜１６および１７と、ゲート・コレクタ間分離絶縁膜１８とを形成する。その後、熱酸化法を用いてＳｉＯ２からなる酸化膜４８を形成する。
【００２４】
次に、酸化膜４８の表面と、素子分離絶縁膜１６、素子分離絶縁膜１７およびゲート・コレクタ間分離絶縁膜１８の表面との所定領域に図示しないレジスト膜を形成した後、領域Ａの素子分離絶縁膜１６とゲート・コレクタ間分離絶縁膜１８との間の領域、および、領域Ｃの素子分離絶縁膜１７とゲート・コレクタ間分離絶縁膜１８との間の領域にリン（Ｐ）をイオン注入することにより、リーチスルー領域１２ａを形成する。この後、レジスト膜を除去する。
【００２５】
また、酸化膜４８の表面と、素子分離絶縁膜１６、素子分離絶縁膜１７およびゲート・コレクタ間分離絶縁膜１８の表面との所定領域に図示しないレジスト膜を形成した後、領域Ｂにリン（Ｐ）をイオン注入することにより、ｎ型ウェル１５を形成する。この後、レジスト膜を除去する。
【００２６】
この後、酸化膜４８の表面と、素子分離絶縁膜１６、素子分離絶縁膜１７およびゲート・コレクタ間分離絶縁膜１８の表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、素子分離絶縁膜１６および素子分離絶縁膜１７の下部に素子同士を分離するためのｐ型ウェル１４を形成する。この後、レジスト膜を除去する。なお、酸化膜４８は、これら一連のイオン注入のプロセスにおいては、イオン注入のマスクとして機能する。
【００２７】
そして、酸化膜４８の表面と、素子分離絶縁膜１６、素子分離絶縁膜１７およびゲート・コレクタ間分離絶縁膜１８の表面との全面に多結晶シリコン膜（図示せず）を形成し、フォトリソグラフィ法を用いて図示しないレジスト膜を形成した後、そのレジスト膜をマスクとして多結晶シリコン膜をエッチングすることにより多結晶シリコン膜２６ａを形成する。なお、ここで多結晶シリコン膜２６ａの下に位置する酸化膜４８は、ゲート絶縁膜２５として機能する。この後、熱酸化法により、多結晶シリコン膜２６ａの表面にＳｉＯ２からなる絶縁膜２７を形成する。
【００２８】
この後、酸化膜４８の表面と、素子分離絶縁膜１６、素子分離絶縁膜１７およびゲート・コレクタ間分離絶縁膜１８の表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、ｎ型ウェル１５の多結晶シリコン膜２６ａが形成されない表面にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる低濃度の不純物領域３０ａおよび３０ｂを形成する。この後、レジスト膜を除去する。
【００２９】
そして、図３に示すように、酸化膜４８の表面と、素子分離絶縁膜１６、素子分離絶縁膜１７およびゲート・コレクタ間分離絶縁膜１８の表面と、絶縁膜２７の表面の全面にＳｉＯ２からなる保護膜４９を形成する。なお、保護膜４９のサイドウォール絶縁膜２８が形成される領域以外の領域に位置する部分は後述する工程において除去されるとともに、除去された残りの部分がサイドウォール絶縁膜２８の一部（絶縁膜４９ａ）となる。
【００３０】
次に、図４に示すように、保護膜４９の所定領域に図示しないレジスト膜を形成した後、バイポーラトランジスタ１が形成される領域Ａの所定領域にリン（Ｐ）をイオン注入するとともに電気的に活性化することにより、埋込コレクタ領域１２を形成する。このとき、リーチスルー領域１２ａと埋込コレクタ領域１２とが接続される。この後、レジスト膜を除去する。
【００３１】
この後、保護膜４９の所定領域に図示しないレジスト膜を形成した後、埋込コレクタ領域１２が形成されるシリコン基板１１の表面の所定領域にリン（Ｐ）をイオン注入することにより、コレクタ領域１３を形成する。この後、レジスト膜を除去する。また、保護膜４９の表面に多結晶シリコン膜５０を形成する。
【００３２】
次に、図５に示すように、フォトリソグラフィ法を用いてレジスト膜５１を形成した後、バイポーラトランジスタ１が形成されるシリコン基板１１の表面の多結晶シリコン膜５０をドライエッチング法により除去するとともに、保護膜４９をウェットエッチング法により除去する。さらに、酸化膜４８を除去する。この後、レジスト膜５１を除去する。その結果、領域Ａの所定の領域のシリコン基板１１の表面が露出した状態となるとともに、領域Ｂには、保護膜４９が残された状態となる。
【００３３】
次に、図６に示すように、領域Ａ、領域Ｂおよび領域Ｃの表面に、ホウ素（Ｂ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させたエピタキシャル層１９ａを形成する。
【００３４】
次に、図７に示すように、フォトリソグラフィ法を用いてレジスト膜５２を形成した後、そのレジスト膜５２をマスクとしてエピタキシャル層１９ａをエッチングすることにより不要な部分を除去する。この時、絶縁膜２７を覆う保護膜４９の側面を覆うように、エピタキシャル層１９ａのエッチング残渣１９ｂおよび多結晶シリコン膜５０のエッチング残渣５０ａが形成される。この後、レジスト膜５２を除去する。
【００３５】
次に、図８に示すように、減圧ＣＶＤ法により、素子分離絶縁膜１６、素子分離絶縁膜１７、ゲート・コレクタ間分離絶縁膜１８、エピタキシャル層１９ａ、保護膜４９、エッチング残渣１９ｂおよびエッチング残渣５０ａの表面に多結晶シリコン膜５３を形成した後、ｎ型の不純物である砒素（Ａｓ）またはリン（Ｐ）を多結晶シリコン膜５３にイオン注入する。これにより、多結晶シリコン膜５３は、ｎ＋型の多結晶シリコン膜５３となる。
【００３６】
次に、図９に示すように、多結晶シリコン膜５３の表面に、シリコン窒化膜５４を形成する。
【００３７】
次に、図１０に示すように、フォトリソグラフィ法を用いてシリコン窒化膜５４の表面にレジスト膜５５を形成した後、ドライエッチング法によりシリコン窒化膜５４および多結晶シリコン膜５３を除去する。これにより、エピタキシャル層１９ａ上に、エミッタ電極２３およびシリコン窒化膜５４ａを形成する。この後、レジスト膜５５を除去する。その後、エッチング残渣１９ｂおよび５０ａを、エッチングにより除去する。
【００３８】
次に、図１１に示すように、減圧ＣＶＤ法により、素子分離絶縁膜１７、ベース・コレクタ間分離絶縁膜１８、酸化膜４８、エミッタ電極２３、シリコン窒化膜５４ａおよび保護膜４９の表面にシリコン酸化膜５６を形成する。
【００３９】
次に、図１２に示すように、ドライエッチング法により、シリコン酸化膜５６（図１１参照）をエッチバックすることにより、エミッタ電極２３およびシリコン窒化膜５４ａの側面にサイドウォール絶縁膜２４を形成するとともに、保護膜４９の多結晶シリコン膜２６ａの側部に位置する内側サイドウォール部分４９ａの側面に外側サイドウォール部分となる絶縁膜５６ａを形成する。この絶縁膜（外側サイドウォール部分）３０ａと、保護膜４９の多結晶シリコン膜２６ａの側部に位置する内側サイドウォール部分４２ａとによりサイドウォール絶縁膜２８が形成される。
【００４０】
次に、図１３に示すように、サイドウォール絶縁膜２４、シリコン窒化膜５４ａおよび保護膜４９をマスクとしてホウ素（Ｂ）をイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、エピタキシャル層１９ａにベース電極２０および２１を形成する。なお、エピタキシャル層１９ａのベース電極２０および２１が形成されない領域には、後述するように、外部ベース層１９ａおよび真性ベース層１９が形成される。
【００４１】
次に、図１４に示すように、領域Ａにレジスト膜５７を形成する。この際、レジスト膜５７は、ベース電極２０の外側近傍からベース電極２１の外側近傍までを覆うように形成される。この後、エッチングを行うことにより、酸化膜４８および保護膜４９の所定の領域を除去する。これにより、領域Ｂにゲート絶縁膜２５が形成されるとともに、絶縁膜２７の側面に内側サイドウォール部分４９ａおよび外側サイドウォール部分５６ａからなるサイドウォール絶縁膜２８が形成される。
【００４２】
この際、本実施形態では、エッチングを多めに行うことにより、素子分離絶縁膜１７およびベース・コレクタ間分離絶縁膜１８のレジスト膜５７により覆われていない部分の上面と、素子分離絶縁膜１６の上面の全面とをエッチングする。この結果、図１４に示すように、素子分離絶縁膜１７には、厚膜部分１７ａと薄膜部分１７ｂと段差部１７ｃとが形成される。また、ベース・コレクタ間分離絶縁膜１８には、厚膜部分１８ａと薄膜部分１８ｂと段差部１８ｃとが形成される。なお、段差部１７ｃは、ベース電極２０に対してバイポーラトランジスタ１の外側方向の近傍に形成される。また、段差部１８ｃは、ベース電極２１に対してバイポーラトランジスタ１の外側方向の近傍に形成される。また、素子分離絶縁膜１６の厚みは、素子分離絶縁膜１７の薄膜部分１７ｂおよびベース・コレクタ間分離絶縁膜１８の薄膜部分１８ｂの厚みと等しくなる。この後、レジスト膜５７を除去する。
【００４３】
次に、図１５に示すように、シリコン窒化膜５９を、リーチスルー領域１２ａ、素子分離絶縁膜１６、素子分離絶縁膜１７、ベース・コレクタ間分離絶縁膜１８、不純物領域２９ａ、不純物領域２９ｂ、ベース電極２０、ベース電極２１、シリコン窒化膜５４ａ、サイドウォール絶縁膜２４、絶縁膜２７およびサイドウォール絶縁膜２８の表面に形成する。次に、シリコン窒化膜５９の表面の所定領域にレジスト膜５８を形成した後、ホウ素（Ｂ）をイオン注入することにより、不純物領域３０ａおよび３０ｂとともに電界効果型トランジスタ２のソース／ドレインとして機能する不純物領域２９ａおよび不純物領域２９ｂを形成する。また、電界効果型トランジスタ２のゲート電極２６を形成する。この後、レジスト膜５８を除去する。
【００４４】
次に、熱処理を行って、エミッタ電極２３のｎ型の不純物をベース電極２０と２１との間に拡散させることにより、エミッタ層２２を形成する。また、エミッタ層２２とコレクタ領域１３との間が真性ベース層１９となる。また、サイドウォール絶縁膜２４とコレクタ領域１３との間が外部ベース層１９ａとなる。これにより、エミッタ−ベース接合が、エミッタ層２２と真性ベース層１９との間に形成される。
【００４５】
次に、図１６に示すように、シリコン窒化膜５９を除去すると同時に、シリコン窒化膜５４ａ（図１５参照）を除去する。そして、コバルト（Ｃｏ）またはチタン（Ｔｉ）からなるシリサイド膜３１を、ベース電極２０、ベース電極２１、エミッタ電極２３、リーチスルー領域１２ａ、不純物領域２９ａ、不純物領域２９ｂおよびゲート電極２６の表面に形成する。
【００４６】
この後、素子分離絶縁膜１６、素子分離絶縁膜１７、ベース・コレクタ間分離絶縁膜１８、シリサイド膜３１およびサイドウォール絶縁膜２８の表面を覆うように、窒化シリコン膜３２を形成する。その後、窒化シリコン膜３２の表面上にＳＯＧ膜３４を塗布する。なお、ＳＯＧ膜３４は、シラノール化合物の溶液を塗布した後に加熱処理することによって形成する。この後、ＳＯＧ膜３４の表面上に、ＳｉＯ２からなる絶縁膜３５を形成する。そして、ＳＯＧ膜３４および絶縁膜３５のリーチスルー領域１２ａ、エミッタ電極２３およびベース電極２０にそれぞれ対応する位置にコンタクトホール３６、３７および３８を形成する。また、ＳＯＧ膜３４および絶縁膜３５の不純物領域２９ａ、ゲート電極２６および不純物領域２９ｂにそれぞれ対応する位置にコンタクトホール４２、４３および４４を形成する。そして、図１に示したように、コンタクトホール３６、３７，３８、４２、４３および４４に、それぞれ、プラグ３９、４０、４１、４５，４６および４７を形成する。この後、絶縁膜３５の上面を研磨することにより平坦化する。そして、最後に、プラグ３９〜４１およびプラグ４５〜４７の上端部に配線３３を接続する。このようにして、本実施形態による半導体装置が形成される。
【００４７】
本実施形態では、上記のように、ベース電極２０および２１を、それぞれ、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７に乗り上げるように配置することによって、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７がベース電極２０および２１とコレクタ領域１３および埋込コレクタ領域１２との間に配置される分、ベース電極２０および２１とコレクタ領域１３および埋込コレクタ領域１２とがＰＮ接合を形成する領域を小さくすることができる。これにより、ＰＮ接合に起因する寄生容量を小さくすることができる。また、ベース電極２０および２１を、それぞれ、素子分離絶縁膜１７の厚膜部分１７ａおよびベース・コレクタ間分離絶縁膜１８の厚膜部分１８ａに乗り上げるように配置することによって、素子分離絶縁膜１７の厚膜部分１７ａのみならず、ベース・コレクタ間分離絶縁膜１８の厚膜部分１８ａにおいても、ベース電極２１とコレクタ領域１３および埋込コレクタ領域１２との間隔を大きくすることができる。これにより、ベースとコレクタとの間隔を大きくする領域が増加するので、その分、ベース電極２１とコレクタ領域１３および埋込コレクタ領域１２との間に発生する寄生容量をより小さくすることができる。このように、ベース電極２０および２１とコレクタ領域１３および埋込コレクタ領域１２との間に発生する寄生容量をより小さくすることによって、バイポーラトランジスタ１の特性が悪化するのを抑制することができる。
【００４８】
また、本実施形態では、上記のように、素子分離絶縁膜１７に、厚膜部分１７ａよりもバイポーラトランジスタ１の外側方向に配置され、厚膜部分１７ａよりも小さい厚みを有する薄膜部分１７ｂを設け、薄膜部分１７ｂを、薄膜部分１７ｂの上面の高さが厚膜部分１７ａの上面の高さよりも小さくすることにより厚みが小さくなるように構成することによって、図１７に示すように、薄膜部分１７ｂに隣接する半導体基板１１の表面（本実施形態では、バイポーラトランジスタ３のリーチスルー領域１２ａの表面）と、薄膜部分１７ｂの上面との段差を、素子分離絶縁膜１７の厚みが大きい場合（図１８参照）と比較して小さくすることができる。これにより、ＳＯＧ膜３４を塗布した場合に、図１８に示したリーチスルー領域１２ａの表面と素子分離絶縁膜１７との段差が大きい場合のリーチスルー領域１２ａの表面を覆うＳＯＧ膜３４の厚みｔ４と比較して、リーチスルー領域１２ａの表面を覆うＳＯＧ膜３４の厚みｔ３（図１７参照）を小さくすることができる。ＳＯＧ膜３４は一般的に加工が困難であるので、リーチスルー領域１２ａの表面を覆うＳＯＧ膜３４の厚みを小さくすることによって、リーチスルー領域１２ａにプラグ３９を接続するためのコンタクトホール３６を形成するコンタクト加工を容易に行うことができる。
【００４９】
また、本実施形態では、上記のように、厚膜部分１７ａと薄膜部分１７ｂとの間の段差部１７ｃの近傍において、ベース電極２０の素子分離絶縁膜１７に乗り上げた部分の上面にプラグ４１を接続することによって、プラグ４１を接続するためのコンタクトホール３８を形成するコンタクト加工を容易に行うことができる。すなわち、段差部１７ｃが設けられている分、ベース電極２０の段差部１７ｃ近傍のＳＯＧ膜３４を段差部１７ｃ側（下側）に流すことができる。これにより、ベース電極２０の段差部１７ｃ近傍に形成されたＳＯＧ膜３４の厚みを、段差部１７ｃがない場合と比較して小さくすることができる。このＳＯＧ膜３４の厚みが小さい部分にコンタクト加工を行うので、プラグ４１を接続するためのコンタクトホール３８を形成するコンタクト加工を容易に行うことができる。
【００５０】
また、本実施形態では、上記のように、ベース・コレクタ間分離絶縁膜１８に、厚膜部分１８ａよりもバイポーラトランジスタ１の外側方向に配置され、厚膜部分１８ａよりも小さい厚みを有する薄膜部分１８ｂを設け、薄膜部分１８ｂを、薄膜部分１８ｂの上面の高さが厚膜部分１８ａの上面の高さよりも小さくすることにより厚みが小さくなるように構成することによって、上記バイポーラトランジスタ３のリーチスルー領域１２ａの場合（図１７および図１８参照）と同様に、バイポーラトランジスタ１のリーチスルー領域１２ａにプラグ３９を接続するためのコンタクトホール３６を形成するコンタクト加工を容易に行うことができる。
【００５１】
また、本実施形態では、上記のように、バイポーラトランジスタ１と電界効果型トランジスタ２とを分離するための素子分離絶縁膜１６の厚みをベース・コレクタ間分離絶縁膜１８の薄膜部分１８ｂの厚みと同じにすることによって、素子分離絶縁膜１６とベース・コレクタ間分離絶縁膜１８とに囲まれるリーチスルー領域１２ａを覆うＳＯＧ膜３４の厚みをさらに小さくすることができる。これにより、バイポーラトランジスタ１のリーチスルー領域１２ａにプラグ３９を接続するためのコンタクトホール３６を形成するコンタクト加工をさらに容易に行うことができる。
【００５２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５３】
たとえば、上記実施形態では、ｎｐｎ型のバイポーラトランジスタを形成する例を示したが、本発明はこれに限らず、ｐｎｐ型のバイポーラトランジスタを形成してもよい。
【００５４】
また、上記実施形態では、ｐ型の電界効果型トランジスタを形成する例を示したが、本発明はこれに限らず、ｎ型の電界効果型トランジスタを形成してもよい。
【００５５】
また、上記実施形態では、バイポーラトランジスタ１に電界効果型トランジスタ２およびバイポーラトランジスタ３が隣接するように構成された例を示したが、本発明はこれに限らず、抵抗素子または容量素子などの他の素子が隣接するように構成してもよい。
【００５６】
また、上記実施形態では、絶縁膜３５の上面を研磨することにより平坦化した例を示したが、本発明はこれに限らず、図１９に示す変形例のように絶縁膜３５の上面を平坦化しなくともよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１７】素子分離絶縁膜およびベース・コレクタ間分離絶縁膜の厚みが小さい場合のバイポーラトランジスタのリーチスルー領域の拡大断面図である。
【図１８】素子分離絶縁膜およびベース・コレクタ間分離絶縁膜の厚みが大きい場合のバイポーラトランジスタのリーチスルー領域の拡大断面図である。
【図１９】本発明の一実施形態の変形例による半導体装置の断面図である。
【符号の説明】
【００５８】
１  バイポーラトランジスタ
２  電界効果型トランジスタ
１１  半導体基板
１２  埋込コレクタ領域（コレクタ部）
１２ａ  リーチスルー領域（引出領域）
１３  コレクタ領域（コレクタ部）
１６  素子分離絶縁膜（第２素子分離絶縁膜）
１７  素子分離絶縁膜（第１素子分離絶縁膜）
１７ａ  厚膜部分（第１部分）
１７ｂ  薄膜部分（第３部分）
１７ｃ  段差部
１８  ベース・コレクタ間分離絶縁膜
１８ａ  厚膜部分（第２部分）
１８ｂ  薄膜部分（第４部分）
１８ｃ  段差部
１９  真性ベース層（真性ベース部）
２０  ベース電極（第１ベース電極部）
２１  ベース電極（第２ベース電極部）
２３  エミッタ電極（エミッタ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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