(57)【要約】【課題】  半導体装置及びその製造方法に関し、シリコンプロセスとのプロセス整合性を確保するとともに、高残留分極量、低リーク電流、及び、低疲労劣化性を実現する。【解決手段】  ＢｉＣｒＯ3 の全体に対するモル濃度が４０〜６０モル％の組成を有するＢｉＦｅＯ3 とＢｉＣｒＯ3 とからなる強誘電体材料を、キャパシタを構成する誘電体膜として用いる。【選択図】          図２
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【特許請求の範囲】
【請求項１】
ＢｉＣｒＯ3 の全体に対するモル濃度が４０〜６０モル％の組成を有するＢｉＦｅＯ3 とＢｉＣｒＯ3 とからなる強誘電体材料を、キャパシタを構成する誘電体膜として用いた半導体装置。
【請求項２】
前記キャパシタが、強誘電体メモリセルを構成する請求項１記載の半導体装置。
【請求項３】
ＢｉＣｒＯ3 を全体に対するモル濃度で４０〜６０モル％添加するＢｉＦｅＯ3 とＢｉＣｒＯ3 を成分とする強誘電体材料層を塗布する工程と、前記強誘電体材料層を酸素成分２０％以上の雰囲気中で、５００℃以上６００℃未満の温度で焼成する工程とを少なくとも有する半導体装置の製造方法。
【請求項４】
前記塗布工程がソルゲル液を出発原料とした塗布工程であり、前記焼成工程が乾燥温度１５０℃〜２５０℃で大気中で１分〜１０分乾燥させ、仮焼成温度３００℃〜４００℃で大気中で５分〜２０分仮焼成する一連の工程を２回〜３０回繰り返した後、本焼成温度４５０℃〜６００℃で酸素成分２０％以上の雰囲気で５分〜３０分本焼成を行い結晶化する工程である請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、例えば、強誘電体メモリを構成する強誘電体キャパシタのリーク電流の低減、劣化の低減、成膜温度の低減を可能にするための構成に関するものである。
【背景技術】
【０００２】
電源を切っても直前の記憶が保持され、かつランダムアクセスが可能な不揮発性ランダムアクセスメモリはユビキタス社会の基盤を形成するデバイスとして、個人認証やセキュリティ分野で有望なデバイスである。
【０００３】
種々の不揮発性ランダムアクセスメモリのなかで、自発分極を持つ強誘電体をキャパシタの誘電体層として用いた不揮発性ランダムアクセスメモリ（ＦＲＡＭ）は、消費電力が小さいことから、モバイル分野の次世代メモリとして特に期待されている。
【０００４】
現在実用化されているＦＲＡＭは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のＦＲＡＭである。このタイプのＦＲＡＭは、電源をＯＦＦにしても強誘電体キャパシタに電荷が残留することを利用して、不揮発性のメモリ素子として利用するものである。
【０００５】
このような１Ｔ１Ｃ型ＦＲＡＭは、一つのメモリセルにトランジスタ１個と強誘電体キャパシタ１個が必要となるため、ある程度の大きさが必要となる。さらに強誘電体キャパシタに蓄積できる電荷量は面積に比例するので、微細化を進めてゆくと記憶保持に必要な電荷量が維持できなくなる。即ち、大容量のメモリを作るのは困難になる。
【０００６】
微細化の問題を解決するためには、１Ｔ１Ｃ型ＦＲＡＭの強誘電体キャパシタに用いる強誘電体の残留分極Ｐr の値を増大させることによって微細化された小さなキャパシタであっても所定の電荷量を保持することが可能となり、メモリ素子としての機能を有することができる。
例えば、１５０ｎｍルールのプロセスでメモリセル面積０．２７μｍ2 、強誘電体キャパシタ面積０．１１μｍ2 で１Ｔ１Ｃ型ＦＲＡＭが作製可能なことが示されている（例えば、非特許文献１参照）。
【０００７】
現在のＣＭＯＳプロセスで作製されるセンスアンプの読み取り能力から計算すると強誘電体キャパシタ面積０．１１μｍ2 世代で必要となる最小限の分極電荷量は３０．１μＣ／ｃｍ2 である。また、チップ面積から商業性を判断するとこの世代の１チップ当りの最大メモリ容量は６４Ｍｂｉｔとなる。
【０００８】
現在実用化されている強誘電体材料では、残留分極量は微細化の限界に近い。現在実用化されている材料、及び、非特許文献１のＦＲＡＭで用いられている材料は、ＰｂＺｒＴｉＯ3 （ＰＺＴ）或いはＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）という強誘電体材料である。
【０００９】
前者のＰＺＴの残留分極量は比較的大きい。しかし現在半導体メモリセルに使用できる薄膜で得られている最大値は３０μＣ／ｃｍ2 前後である。一方、後者のＳＢＴの残留分極量は小さく最大値は１０μＣ／ｃｍ2 前後である。
したがって、これらの材料では、最大限見積もっても１５０ｎｍルールのプロセスで最大メモリ容量は６４Ｍｂｉｔが微細化の限界となる。
【００１０】
また、半導体記憶装置はメモリ部と論理回路部とを有するが、製造プロセスにおいては、メモリ部と論理回路部とのプロセス温度を整合させる必要がある。しかし、強誘電体メモリの場合には、強誘電体膜の成膜温度或いは焼成温度が問題となる。
【００１１】
例えば、上述のＳＢＴは８００℃前後の成膜温度が必要になるので、プロセス温度の整合性に問題がある。
一方、ＰＺＴの場合には、６５０℃以下での成膜が可能であるが、疲労劣化が大きいので信頼性が問題になる。
さらに、ＳＢＴ及びＰＺＴはキュリー温度が比較的低いので、メモリ動作における耐環境信頼性も問題になる。
【００１２】
そこで、近年、ＢｉＦｅＯ3 にＢａ、Ｓｒ、Ｃｒ等の元素を添加して、高キュリー温度と低温成膜とを両立することが提案されている（例えば、特許文献１参照）。
なお、このＢｉＦｅＯ3 系材料は、作製条件により強誘電性を示さない場合があるので、最近まであまり研究されてこなかった。
そのため、特許文献１においては、下地層による格子整合を用いてＢｉＦｅＯ3 材料の応力を制御して強誘電性を発現させている。
【００１３】
また、残留分極量が３０μＣ／ｃｍ2 の４倍の１２０μＣ／ｃｍ2 であるならば、強誘電体キャパシタ面積を１／４の０．０２８μｍ2 でもメモリ特性を有するのに必要な分極電荷量が得られることになり、９０ｎｍルールのプロセスで最大メモリ容量２５６Ｍｂｉｔまで微細化を進めることができる。
この計算は強誘電体キャパシタが平行平板の平面構造であることを前提に計算しているので、３次元構造の強誘電体キャパシタを形成すれば、さらに微細化を進めることができる。
【００１４】
近年、そのような高残留分極量の強誘電体膜として、ＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 エピタキシャル薄膜において、６０±１μＣ／ｃｍ2 の残留分極量が得られたことが報告されている（例えば、非特許文献２参照）。
【特許文献１】特開２００１−２１０７９４号公報
【非特許文献１】２００５  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ    Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔ，ｐｐ．１０２６−１０２７，２００５
【非特許文献２】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．９１，ｐｐ．０４２９０６−１〜０４２９０６−３，２００７
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、上記の特許文献１の提案においては、高キュリー温度と低温成膜とを両立することはできるものの、残留分極量は充分ではなく、ＦＲＡＭの微細化が困難であるという問題は解消されない。
また、エピタキシャル薄膜であることを前提としている。
【００１６】
一方、上述の非特許文献２は、レーザデポジッション法を用いているので、大口径のウェハに均一な成膜が困難であるとともに、成膜方法が特殊であるため、シリコンプロセスとのプロセス整合性が悪いという問題がある。
また、エピタキシャル薄膜であることを前提としている。
この文献に示された膜は、７７Ｋでは、良好な強誘電体特性を示すが、室温では、リーク電流が大きく、強誘電体特性を示していないため、このままでは、ＦＲＡＭでの使用は不可能である。
【００１７】
そこで、本発明者等はこれらの課題を解決するために、強誘電体材料としてＣｒ組成比ｘが０〜０．０８のＢｉＦｅ1-x Ｃｒx Ｏ3 を用いることを提案している（必要ならば、特願２００６−２５３５６９参照）。
【００１８】
この材料は、温度１０℃〜３０℃の条件で、電界強度０ＭＶ／ｃｍの時の分極量が３０〜６０μＣ／ｃｍ2 で、且つ、電界強度が−２ＭＶ／ｃｍの時の分極量が−７０〜−９０μＣ／ｃｍ2 で、電界強度が＋２ＭＶ／ｃｍの時の分極量が７０〜９０μＣ／ｃｍ2 であることが確認された。
また、電界強度−９００ｋＶ／ｃｍから＋９００ｋＶ／ｃｍの全域でリーク電流が１×１０-3Ａ／ｃｍ2 以下を示す。
【００１９】
しかし、この提案においては、残留分極量Ｐｒは大きい値を得ることができたが、抗電界Ｅｃ及びリーク電流Ｉleakはデバイスが余裕を持って動作する値と比較すると大きく、必ずしも満足できる値ではないという問題がある。
また、この提案における製造方法では、Ｃｒ比が０．１を超えると異相が現れ特性も劣化する。
【００２０】
したがって、本発明は、シリコンプロセスとのプロセス整合性を確保するとともに、高残留分極量、低リーク電流、及び、低疲労劣化性を実現することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一観点によれば、ＢｉＣｒＯ3 の全体に対するモル濃度が４０〜６０モル％の組成を有するＢｉＦｅＯ3 とＢｉＣｒＯ3 とからなる強誘電体膜を、キャパシタを構成する誘電体膜として用いた半導体装置が提供される。
【００２２】
また、本発明の別の観点からは、ＢｉＣｒＯ3 を全体に対するモル濃度で４０〜６０モル％添加するＢｉＦｅＯ3 とＢｉＣｒＯ3 を成分とする強誘電体材料層を塗布する工程と、前記強誘電体材料層を酸素成分２０％以上の雰囲気中で、５００℃以上６００℃未満の温度で焼成して強誘電体層とする焼成工程とを少なくとも有する半導体装置の製造方法が提供される。
【発明の効果】
【００２３】
本発明によれば、特定の組成の強誘電体材料を、特定の製造方法で成膜しているので、高残留分極を保ったままで、リーク電流の低減、劣化の低減、成膜温度の低減が可能になる。それによって、シリコンプロセスとのプロセス整合性を確保することができるとともに、強誘電体メモリのさらなる微細化、例えば、６５ｎｍルールのプロセスによる最大メモリ容量２５６Ｍｂｉｔの実現が可能になる。
【発明を実施するための最良の形態】
【００２４】
ここで、図１乃至図５を参照して、本発明の実施の形態を説明する。
まず、図１（ａ）に示すように、下地層１１上に下部電極１２を設ける。
この場合の、電極材料としては、Ｐｔ、Ｉｒ、或いは、Ｒｕ等の貴金属材料、或いは、ＩｒＯ2 、ＳｒＲｕＯ3 、ＹＢＣＯ、或いはＬＳＣＯ等の導電性酸化物材料を用いる。
なお、下部電極１２の配向包囲は自己配向により（１１１）になることが多いが、他の面方位が形成される場合はその方位を確認しておく。
【００２５】
次いで、図１（ｂ）に示すように、下部電極１２上に、ゾルゲル法を用いて例えば１０ｎｍ程度の厚さのＣｒ組成比ｘがｘ＝０．４〜０．６のＢｉＦｅ1-x Ｃｒx Ｏ3 塗布層１３を形成する。
この場合、ＢＦＣＯ膜（ＢｉＦｅＯ3 とＢｉＣｒＯ3 とからなる膜、以下、ＢｉＦｅ1-x Ｃｒx Ｏ3 とも記載する）の原料であるゾルゲル液を出発原料として、スピンコートを、例えば、スピナー回転数２０００ｒｐｍ〜３５００ｒｐｍで１０〜６０秒間行う。
【００２６】
次いで、図１（ｃ）に示すように、ＢｉＦｅ1-x Ｃｒx Ｏ3 塗布層１３を乾燥温度１５０℃〜２５０℃で大気中で１分〜１０分乾燥させたのち、仮焼成温度３００℃〜４００℃で大気中で５分〜２０分仮焼成して仮焼成膜１４とする。
次いで、図１（ｄ）に示すように、塗布−乾燥−仮焼成の一連の工程を２〜３０回繰り返して２０〜３００ｎｍの膜厚の仮焼成膜１５を形成する。
【００２７】
次いで、図２（ｅ）に示すように、本焼成温度５００℃〜６００℃で酸素ガスの組成が２０％以上１００％以下の雰囲気中で５分〜３０分本焼成をおこないペロブスカイトに結晶化することによって強誘電体膜１６を形成する。
【００２８】
次いで、図２（ｆ）に示すように、強誘電体膜１６上に上部電極１７を堆積させる。
この場合の、電極材料としても、Ｐｔ、Ｉｒ、或いは、Ｒｕ等の貴金属材料、或いは、ＩｒＯ2 、ＳｒＲｕＯ3 、ＹＢＣＯ、或いはＬＳＣＯ等の導電性酸化物材料を用いる。
【００２９】
次いで、図２（ｇ）に示すように、上部電極１７乃至下部電極１２を所定の形状・サイズになるようにエッチングすることによって強誘電体キャパシタ１８の基本構造が完成する。
以降は、所定の電気的接続を行うことによって強誘電体キャパシタとして動作する。
【００３０】
図３は、このようにして作成した強誘電体キャパシタのＰ−Ｅヒステリシス図であり、残留分極量Ｐｒは３０μＣ／ｃｍ2 を超えており、且つ、抗電界Ｅｃは６００ｋＶ／ｃｍ以下、具体的は３５０ｋＶ／ｃｍ程度であった。
【００３１】
図４は、リーク電流の印加電圧依存性の説明図であり、６００ｋＶ／ｃｍ以内の電界領域において、実線で示すリーク電流Ｉleakは１×１０-5Ａ／ｃｍ2 以下の値を示している。
なお、比較のために破線で示した従来のＢｉＦｅＯ3 のリーク電流は高電界領域で１×１０-1〜１×１０-4Ａ／ｃｍ2 の値を示しており、大幅にリーク電流が低減したことが確認された。
【００３２】
図５は、疲労特性の説明図であり、周波数１ＭＨｚ、１ＭＶ／ｃｍの高周波パルスを印加した場合の疲労特性を示しており、１０8 サイクルまで残留分極の劣化が３０％程度であり、従来のＢｉＦｅＯ3 に比べて大幅な改善が見られた。
なお、１０8 サイクルまで残留分極の劣化が３０％程度であれば、充分実用に耐えうるものである。
【００３３】
次に、上述の特性が得られた因果関係を究明するために、Ｘ線回折とリーク電流を調べたので、図６乃至図１２を参照して説明する。
図６は、ＢｉＦｅ0.7 Ｃｒ0.3 Ｏ3 の各結晶ピークの説明図であり、Ｎ2 ：Ｏ2 ＝４：１（容量比）の酸化性の結晶化雰囲気における本焼成の場合には、５２５℃〜６００℃の焼成温度において、菱面体晶ＢｉＦｅＯ3 のピークは若干見られるが正方晶ＢｉＣｒＯ3 のピークは見られなかった。
【００３４】
図７は、ＢｉＦｅ0.6 Ｃｒ0.4 Ｏ3 の各結晶ピークの説明図であり、Ｎ2 ：Ｏ2 ＝４：１（容量比）の酸化性の結晶化雰囲気における本焼成の場合には、５２５℃〜６００℃の焼成温度において、ＢｉＦｅＯ3 のピークも見られるがＢｉＣｒＯ3 のピークが明瞭に見られた。
なお、６００℃においては、異相のピークも見られた。
【００３５】
図８は、ＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 の各結晶ピークの説明図であり、Ｎ2 ：Ｏ2 ＝４：１（容量比）の酸化性の結晶化雰囲気における本焼成の場合には、５２５℃〜５７５℃の焼成温度において、ＢｉＦｅＯ3 のピークも見られるがＢｉＣｒＯ3 のピークが明瞭に見られた。
【００３６】
図９は、ＢｉＦｅ0.4 Ｃｒ0.6 Ｏ3 の各結晶ピークの説明図であり、Ｎ2 ：Ｏ2 ＝４：１（容量比）の酸化性の結晶化雰囲気における本焼成の場合には、５２５℃〜５５０℃の焼成温度において、ＢｉＣｒＯ3 のピークが明瞭に見られたが他の組成の場合よりピーク強度が低下している。
また、５５０℃においてＢｉＦｅＯ3 のピークが他の条件より強く見られた。
【００３７】
図１０は、ＢｉＦｅ0.7 Ｃｒ0.3 Ｏ3 の５５０℃の本焼成温度におけるリーク電流特性の説明図であり、高電界領域においてはリーク電流が非常に大きくなっている。
【００３８】
図１１は、ＢｉＦｅ0.6 Ｃｒ0.4 Ｏ3 のリーク電流特性の本焼成温度依存性の説明図であり、５５０℃〜５７５℃においては低リーク電流特性が見られ、特に、５７５℃の場合には、広い電界領域においてリーク電流電流が１×１０-7Ａ／ｃｍ2 であった。
【００３９】
図１２は、ＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 のリーク電流特性の本焼成温度依存性の説明図であり、５２５℃〜６００℃の広い範囲においては低リーク電流特性が見られ、特に、５５５℃〜５７５℃においては、広い電界領域においてリーク電流電流が１×１０-7〜２×１０-7Ａ／ｃｍ2 であった。
【００４０】
図６乃至図９の結果と図１０乃至図１２の結果を対比すると、低リーク電流化のためには、ＢｉＣｒＯ3 のピークが明瞭に見られることが必要であり、そのためには、Ｃｒ組成比ｘとしては、ｘ＝０．４〜０．６の範囲が好適であり、また、本焼成温度としては、５００〜６００℃で良好な結果が得られることが推測される。
【００４１】
このように、本発明においては、Ｃｒ組成比ｘがｘ＝０．４〜０．６のＢｉＦｅ1-x Ｃｒx Ｏ3 を用いることによって、低温成膜性及び低リーク電流特性が得られる。
このことによって、シリコンプロセスとのプロセス整合性が保たれるとともに、低リーク電流特性、したがって、高耐疲労劣化特性が得られる。
【００４２】
また、上述の非特許文献に示された残留分極量から見て、本発明のゾルゲル法によって形成したＣｒ組成比ｘがｘ＝０．４〜０．６のＢｉＦｅ1-x Ｃｒx Ｏ3 膜においても、製造条件を改善することによって６０μＣ／ｃｍ2 程度の高残留分極量が期待できる。
したがって、従来より更なる微細化が可能になる。
【実施例１】
【００４３】
以上を前提として、次に、図１３を参照して、本発明の実施例１のプレーナ型ＦＲＡＭを説明する。
図１３（ａ）は本発明の実施例１のプレーナ型ＦＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板２１の所定領域にｐ型ウエル領域２２を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２３を形成する。
次いで、素子形成領域にゲート絶縁膜２４を介してＷＳｉからなるゲート電極２５を形成し、このゲート電極２５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２６を形成する。
【００４４】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域２８及びｎ+ 型ソース領域２９を形成する。
次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ2 膜等からなる第１層間絶縁膜３０を形成する。
次いで、ｎ+ 型ドレイン領域２８及びｎ+ 型ソース領域２９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３１，３２を形成する。
【００４５】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜３３及びＳｉＯ2 膜３４を堆積させたのち、スパッタ法によってＴｉ膜及びＰｔ膜を順次堆積させて下部電極３５を形成する。
次いで、下部電極３５上に、上述のようにゾルゲル法を用いて例えば１０ｎｍ程度の厚さのＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 塗布層を形成する。
【００４６】
次いで、ＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 塗布層を乾燥温度１５０℃〜２５０℃で大気中で１分〜１０分乾燥させたのち、仮焼成温度３００℃〜４００℃で大気中で５分〜２０分仮焼成して仮焼成膜とする。
【００４７】
次いで、塗布−乾燥−仮焼成の一連の工程を２０回繰り返して２００ｎｍの膜厚の仮焼成膜を形成したのち、本焼成温度５００℃〜６００℃で酸素ガスの組成が２０％以上１００％以下の雰囲気中で５分〜３０分本焼成をおこないペロブスカイトに結晶化することによってＢＦＣＯ膜３６を形成する。
【００４８】
次いで、再び、スパッタ法を用いてＢＦＣＯ膜３６上にＰｔを堆積させて上部電極３７を形成したのち、大気圧酸素雰囲気中において５００〜６００℃で３０分間程度の熱処理を行なってＢＦＣＯ膜３６が受けた損傷を回復する。
上部電極３７乃至下部電極３５をパターニングすることによって強誘電体キャパシタを形成する。
【００４９】
次いで、全面に薄いＳｉＯ2 膜等からなる第２層間絶縁膜３８を設けたのち、Ｗプラグ３２に達するコンタクトホールを形成するとともに、上部電極３７に対するコンタクトホールを形成する。
次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）３９を形成する。
【００５０】
次いで、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜４０を形成したのち、Ｗプラグ３１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ+ 型ドレイン領域２８に接続するビット線４１を形成する。
以降は、回路構成に応じて必要になる配線構造を多層配線構造として形成することによってプレーナ型のＦＲＡＭの１メモリセルの基本構造が完成する。
【００５１】
図１３（ｂ）は、図１３（ａ）に示したメモリセルの等価回路図であり、ゲート電極２５はワード線３２に連なり、一方、強誘電体キャパシタは、ｎ+ 型ソース領域２８と下部電極３５との間に接続され、下部電極３５は下部電極３５を構成するＰｔ配線層を介してプレート線（接地線）４３に接続されている。
【００５２】
本発明の実施例１においては、強誘電体キャパシタを構成する誘電体層として、ゾルゲル法で形成したＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 膜を用いているので、シリコンプロセスとのプロセス整合性を保った状態で高残留分極量を有する強誘電体キャパシタを備えたＦＲＡＭを実現することができる。
また、強誘電体膜は下地の配向に沿ったエピタキシャル膜である必要はないので、上述の従来例に比べて成膜工程の管理が緩和される。
【実施例２】
【００５３】
次に、図１４を参照して、本発明の実施例２のスタック型ＦＲＡＭの一例を説明するが、この場合には、ｎ+ 型ソース領域に接続するＷプラグに直接接するように強誘電体キャパシタを積層させたものであり、その他の構成は上述のプレーナ型のＦＲＡＭと同様であるので、素子構造のみ説明する。
【００５４】
図１４は、本発明の実施例２のスタック型ＦＲＡＭの概略的要部断面図であり、上述のように、第１層間絶縁膜３０を形成いたのち、ｎ+ 型ドレイン領域２８及びｎ+ 型ソース領域２９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３１，３２を形成する。
【００５５】
次いで、スパッタ法によってＴｉ膜及びＰｔ膜を順次堆積させて下部電極４４を形成する。
次いで、下部電極４４上に、上述のようにゾルゲル法を用いて例えば１０ｎｍ程度の厚さのＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 塗布層を形成する。
【００５６】
次いで、上述の塗布−乾燥−仮焼成の一連の工程を２０回繰り返して２００ｎｍの膜厚の仮焼成膜を形成したのち、本焼成温度５００℃〜６００℃で酸素ガスの組成が２０％以上１００％以下の雰囲気中で５分〜３０分本焼成をおこないペロブスカイトに結晶化することによってＢＦＣＯ膜３６を形成する。
【００５７】
次いで、再び、スパッタ法を用いてＢＦＣＯ膜３６上にＰｔを堆積させて上部電極４５を形成したのち、大気圧酸素雰囲気中において５００〜６００℃で３０分間程度の熱処理を行なってＢＦＣＯ膜３６が受けた損傷を回復する。
上部電極４５乃至下部電極４４をパターニングすることによって強誘電体キャパシタを形成する。
【００５８】
次いで、全面にＳｉＯ2 膜等からなる第２層間絶縁膜４６を設けたのち、上部電極４５に対するコンタクトホールを形成する。
次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングして上部電極４５に接続するプレート線４７を形成する。
【００５９】
次いで、全面にＳｉＯ2 膜等からなる第３層間絶縁膜４８を設けたのち、Ｗプラグ３１に達するコンタクトホールを形成する。
次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ+ 型ドレイン領域２８に接続するビット線４９を形成する。
以降は、回路構成に応じて必要になる配線構造を多層配線構造として形成することによってスタック型のＦＲＡＭの１メモリセルの基本構造が完成する。
【００６０】
以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、強誘電体膜は下地の配向に沿ったエピタキシャル膜としても良いものである。
【００６１】
例えば、強誘電体膜が、下部電極の結晶格子を引き継ぐ（１１１）、（０１２）、（１１０）、（０２４）、（１１６）、または、（３００）配向性を有する薄膜とすることによって、ＢＦＣＯ膜の強誘電体特性がでやすくなる。
【００６２】
また、本発明はＦＲＡＭに限られるものではなく、通常の半導体集積回路装置に組み込まれるキャパシタとして用いても良い
その場合には、半導体基板の表面に設けた配線層と接続する拡散層の表面に強誘電体膜を直接成膜して、導体基板の結晶格子を引き継ぐエピタキシャル薄膜としても良い。
【００６３】
上記の実施例１及び実施例２を含む本発明の実施の形態に関し、下記の付記を開示する。
（付記１）  ＢｉＣｒＯ3 の全体に対するモル濃度が４０〜６０モル％の組成を有するＢｉＦｅＯ3 とＢｉＣｒＯ3 とからなる強誘電体膜をキャパシタを構成する誘電体膜として用いた半導体装置。
（付記２）  前記キャパシタが、強誘電体メモリセルを構成する付記１記載の半導体装置。
（付記３）  ＢｉＣｒＯ3 を全体に対するモル濃度で４０〜６０モル％添加するＢｉＦｅＯ3 とＢｉＣｒＯ3 を成分とする強誘電体材料層を塗布する工程と、前記強誘電体材料層を酸素成分１５％以上の雰囲気中で、５００℃以上６００℃未満の温度で焼成して強誘電体層とする焼成工程とを少なくとも有する半導体装置の製造方法。
（付記４）  前記塗布工程がソルゲル液を出発原料とした塗布工程であり、前記焼成工程が乾燥温度１５０℃〜２５０℃で大気中で１分〜１０分乾燥させ、仮焼成温度３００℃〜４００℃で大気中で５分〜２０分仮焼成する一連の工程を２回〜３０回繰り返した後、本焼成温度５００℃〜６００℃で酸素成分２０％以上の雰囲気で５分〜３０分本焼成をおこない結晶化する工程である付記３記載の半導体装置の製造方法。
（付記５）  前記強誘電体層の下地層として、前記強誘電体層の配向が特定の面方位に優先的に配向せず、ランダムな配向の多結晶となる下地層を用いた付記３または４に記載の半導体装置の製造方法。
（付記６）  前記強誘電体層が、下部電極の結晶格子を引き継ぐ（１１１）、（０１２）、（１１０）、（０２４）、（１１６）、または、（３００）配向性を有する薄膜である付記３または４に記載の半導体装置の製造方法。
（付記７）  前記強誘電体層が、半導体基板の表面に直接成膜されて前記半導体基板の結晶格子を引き継ぐエピタキシャル薄膜である付記３または４に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態の途中までの製造工程の説明図である。
【図２】本発明の実施の形態の図１以降の製造工程の説明図である。
【図３】本発明の実施の形態の強誘電体キャパシタのＰ−Ｅヒステリシス図である。
【図４】本発明の実施の形態の強誘電体キャパシタのリーク電流の印加電圧依存性の説明図である。
【図５】本発明の実施の形態の強誘電体キャパシタの疲労特性の説明図である。
【図６】ＢｉＦｅ0.7 Ｃｒ0.3 Ｏ3 の各結晶ピークの説明図である。
【図７】ＢｉＦｅ0.6 Ｃｒ0.4 Ｏ3 の各結晶ピークの説明図である。
【図８】ＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 の各結晶ピークの説明図である。
【図９】ＢｉＦｅ0.4 Ｃｒ0.6 Ｏ3 の各結晶ピークの説明図である。
【図１０】ＢｉＦｅ0.7 Ｃｒ0.3 Ｏ3 の５５０℃の本焼成温度におけるリーク電流特性の説明図である。
【図１１】ＢｉＦｅ0.6 Ｃｒ0.4 Ｏ3 のリーク電流特性の本焼成温度依存性の説明図である。
【図１２】ＢｉＦｅ0.5 Ｃｒ0.5 Ｏ3 のリーク電流特性の本焼成温度依存性の説明図である。
【図１３】本発明の実施例１のプレーナ型ＦＲＡＭの構成説明図である。
【図１４】本発明の実施例２のスタック型ＦＲＡＭの概略的要部断面図である。
【符号の説明】
【００６５】
１１  下地層
１２  下部電極
１３  ＢｉＦｅ1-x Ｃｒx Ｏ3 塗布層
１４  仮焼成膜
１５  仮焼成膜
１６  強誘電体膜
１７  上部電極
１８  強誘電体キャパシタ
２１  ｎ型シリコン基板
２２  ｐ型ウエル領域
２３  素子分離酸化膜
２４  ゲート絶縁膜
２５  ゲート電極
２６  ｎ- 型ＬＤＤ領域
２７  サイドウォール
２８  ｎ+ 型ドレイン領域
２９  ｎ+ 型ソース領域
３０  第１層間絶縁膜
３１，３２  Ｗプラグ
３３  ＳｉＮ膜
３４  ＳｉＯ2 膜
３５  下部電極
３６  ＢＦＣＯ膜
３７  上部電極
３８  第２層間絶縁膜
３９  局所内部配線
４０  第３層間絶縁膜
４１  ビット線
４２  ワード線
４３  プレート線
４４  下部電極
４５  上部電極
４６  第２層間絶縁膜
４７  プレート線
４８  第３層間絶縁膜
４９  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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