(57)【要約】【課題】  電圧ゲインを得ることができ、かつ、低消費電力で高速動作が可能なスイッチトキャパシタ回路を提供すること。【解決手段】サンプリングを行うキャパシタと、キャパシタと入力端との間に設けられる第１のスイッチと、キャパシタと出力端との間に設けられる第２のスイッチと、を含むスイッチトキャパシタ回路であって、第１のスイッチと第２のスイッチとは、クロック信号の入力を受けてオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路が提供される。【選択図】図１
2009135595.tif 000002
【特許請求の範囲】
【請求項１】
サンプリングを行うキャパシタと、前記キャパシタと入力端との間に設けられる第１のスイッチと、前記キャパシタと出力端との間に設けられる第２のスイッチと、を含むスイッチトキャパシタ回路であって、
前記第１のスイッチと前記第２のスイッチとは、クロック信号の入力を受けて互いに重複しないタイミングでオン・オフし、
前記キャパシタは、容量値が前記クロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路。
【請求項２】
前記可変容量素子の容量は、前記第１のスイッチがオンである場合の容量が、前記第２のスイッチがオンである場合の容量に比べて大きいことを特徴とする、請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記可変容量素子は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量による可変容量素子であることを特徴とする、請求項１に記載のスイッチトキャパシタ回路。
【請求項４】
請求項１に記載のスイッチトキャパシタ回路を少なくとも１つ備えることを特徴とする、スイッチトキャパシタフィルタ。
【請求項５】
請求項１に記載のスイッチトキャパシタ回路およびキャパシタをそれぞれ３つ備え、
第１のスイッチトキャパシタ回路は、入力端子と第１のキャパシタとの間に、前記第１のキャパシタと並列に設けられ、
第２のスイッチトキャパシタ回路は、前記第１のキャパシタと第２のキャパシタおよび出力端子との間に、前記第２のキャパシタと並列に設けられ、
第３のスイッチトキャパシタ回路は、第３のキャパシタと前記第２のキャパシタおよび前記出力端子との間に、前記第２のキャパシタと並列に設けられることを特徴とする、スイッチトキャパシタフィルタ。
【請求項６】
伝達関数が、
【数１】
2009135595.tif 000008
で表されることを特徴とする、請求項５に記載のスイッチトキャパシタフィルタ。
（ただし、ＣＲ１、ＣＲ２、ＣＲ３は第１〜第３のスイッチトキャパシタ回路においてを容量が大きい場合の容量値、Ｃｒ１、Ｃｒ２、Ｃｒ３は第１〜第３のスイッチトキャパシタ回路においてを容量が小さい場合の容量値、Ｃ１、Ｃ２、Ｃ３は第１〜第３のキャパシタの容量値を示す）
【請求項７】
アナログ入力信号とアナログ帰還信号との差を積分するループフィルタとして、請求項４に記載のスイッチトキャパシタフィルタを用いることを特徴とする、シグマデルタＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタＡＤ変換器に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路を用いたパッシブ型スイッチトキャパシタフィルタは、離散時間アナログフィルタを低消費電力で実現することが出来る。そして、パッシブ型スイッチトキャパシタフィルタをシグマデルタ型のＡＤ変換器におけるループフィルタに応用することで、低消費電力でありながら高速に動作することが報告されている（非特許文献１、非特許文献２参照）。
【０００３】
図１５は、非特許文献１に記載された、従来のパッシブ型スイッチトキャパシタフィルタを用いたシグマデルタ型ＡＤ変換器におけるループフィルタを、フィルタとしての機能だけに着目して等価な回路に変換したループフィルタ回路１０ａについて説明する説明図であり、図１６は、図１５に示したループフィルタに入力するクロック信号の波形を示す説明図である。図１５に示したループフィルタ回路１０ａの各スイッチの近傍に付した記号φ１およびφ２は、それぞれ図１６に示したクロック信号φ１またはφ２がＨＩＧＨとなったときにオンとなるスイッチであることを示している。
【０００４】
図１５に示したように、従来のループフィルタ回路１０ａはキャパシタＣ１、Ｃ２、Ｃ３、ＣＲ１、ＣＲ２、ＣＲ３と、キャパシタへの電荷の蓄積および放出を制御するスイッチとで構成されている。図１５に示したループフィルタ回路１０ａの符号１１ａ、１１ｂ、１１ｃで囲まれた部分は、サンプリングキャパシタＣＲ１、ＣＲ２、ＣＲ３を介して電荷を双方向に移動する動作を行う。例えば、符号１１ａで囲まれた部分に着目すれば、クロック信号φ２がＨＩＧＨとなった場合に入力端子ＩＮから電流がキャパシタＣＲ１に流れ込み、キャパシタＣＲ１に電荷が蓄積される。そして、クロック信号φ１がＨＩＧＨとなった場合に、キャパシタＣＲ１に蓄積されていた電荷が放出される。このように、クロック信号φ１およびφ２の状態によって、電荷の蓄積と放出が行われる。従って、図１５に示したループフィルタ回路１０ａは、図１７に示した連続時間のＲＣフィルタ回路１０ｂと同様のフィルタであることが分かる。
【０００５】
図１５のループフィルタ回路１０ａのサンプリング周波数は１０ＭＨｚであり、フィルタの極は８ｋＨｚと３４ｋＨｚ、零点は７５０ｋＨｚにあることが、非特許文献１に示されている。この条件から図１５のループフィルタ回路１０ａの各キャパシタの容量値を算出した結果、ＣＲ１＝０．２ｐＦ、Ｃ１＝２３ｐＦ、ＣＲ２＝２．５ｐＦ、Ｃ２＝０．５ｐＦ、ＣＲ３＝２．５ｐＦ、Ｃ３＝４．１５ｐＦとなった。このときの入出力電圧の周波数特性を図１８に、極零点配置を図１９に、それぞれ示す。図１８に示したループフィルタ回路１０ａの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図１９では、横軸を実数軸（Ｒｅ）、縦軸を虚数軸（Ｉｍ）として示しており、極（Ｐｏｌｅ）の位置を“×”で、零点（Ｚｅｒｏ）の位置を“○”で、それぞれ示している。
【０００６】
【非特許文献１】Feng Chen, Bosco Leung, "A 0.25mW 13b Passive ΣΔ Modulator fora 10MHz IF Input," in IEEE Int. Solid State Circuits Conf. Dig. Tech.Papers, Feb. 1996, pp. 58-59.
【非特許文献２】Feng Chen, Srinath Ramaswamy, Bertan Bakkaloglu, "A 1.5V 1mA80dB Passive ΣΔ ADC in 0.13μm Digital CMOS Process," in IEEE Int. SolidState Circuits Conf. Dig. Tech. Papers, Feb. 2003, pp. 54-55.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
パッシブ型スイッチトキャパシタフィルタは、受動素子であるスイッチとキャパシタから構成されるパッシブ型のフィルタである。従って、図１８に示したように、フィルタの伝達特性に電圧ゲインが得られず、シグマデルタ型ＡＤ変換器におけるループフィルタにパッシブ型スイッチトキャパシタフィルタを適用すると、コンパレータのノイズが支配的になり、ダイナミックレンジが制限されてしまうという問題があった。また、ダイナミックレンジを拡大するためには、チャージポンプ等の付加回路を追加しなければならないという問題もあった。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、電圧ゲインを得ることができ、かつ、低消費電力で高速動作が可能な、新規かつ改良されたスイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタＡＤ変換器を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、サンプリングを行うキャパシタと、キャパシタと入力端との間に設けられる第１のスイッチと、キャパシタと出力端との間に設けられる第２のスイッチと、を含むスイッチトキャパシタ回路であって、第１のスイッチと第２のスイッチとは、クロック信号の入力を受けて互いに重複しないタイミングでオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路が提供される。
【００１０】
かかる構成によれば、キャパシタはサンプリングを行い、第１のスイッチはキャパシタと入力端との間に設けられ、第２のスイッチはキャパシタと出力端との間に設けられる。そして、第１のスイッチと第２のスイッチとは、クロック信号の入力を受けてオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子である。その結果、サンプリングを行うキャパシタに、容量値がクロック信号に同期して変化する可変容量素子を用いることで、低消費電力で高速動作を行うことができる。
【００１１】
上記可変容量素子の容量は、第１のスイッチがオンである場合の容量が、第２のスイッチがオンである場合の容量に比べて大きくてもよい。その結果、入力端に近い第１のスイッチがオンとなった場合に大きな容量を有する可変容量素子を用いることで、周波数特性に電圧ゲインを得ることができる。
【００１２】
可変容量素子は、ＭＯＳ容量による可変容量素子であってもよい。可変容量素子にＭＯＳ容量による可変容量素子を用いることで、クロック信号のＨＩＧＨ・ＬＯＷによって容量を可変にすることができ、その結果として簡易な構成で周波数特性に電圧ゲインを得ることができ、かつ消費電力を抑えながら高速動作を行うことができる。
【００１３】
また、上記課題を解決するために、本発明の別の観点によれば、上記スイッチトキャパシタ回路を少なくとも１つ備えることを特徴とする、スイッチトキャパシタフィルタが提供される。その結果、周波数特性に電圧ゲインを得ることができ、かつ、低消費電力で高速動作を行うことができる。
【００１４】
また、上記課題を解決するために、本発明の別の観点によれば、上記スイッチトキャパシタ回路およびキャパシタをそれぞれ３つ備え、第１のスイッチトキャパシタ回路は、入力端子と第１のキャパシタとの間に設けられ、第２のスイッチトキャパシタ回路は、第１のキャパシタと第２のキャパシタおよび出力端子との間に設けられ、第３のスイッチトキャパシタ回路は、第３のキャパシタと第２のキャパシタおよび出力端子との間に設けられることを特徴とする、スイッチトキャパシタフィルタが提供される。
【００１５】
上記スイッチトキャパシタフィルタは、伝達関数が、
【数１】
2009135595.tif 000003
で表されていてもよい。ただし、ＣＲ１、ＣＲ２、ＣＲ３は第１〜第３のスイッチトキャパシタ回路においてを容量が大きい場合の容量値、Ｃｒ１、Ｃｒ２、Ｃｒ３は第１〜第３のスイッチトキャパシタ回路においてを容量が小さい場合の容量値、Ｃ１、Ｃ２、Ｃ３は第１〜第３のキャパシタの容量値を示す。
【００１６】
また、上記課題を解決するために、本発明の別の観点によれば、アナログ入力信号とアナログ帰還信号との差を積分するループフィルタとして、上記スイッチトキャパシタフィルタを用いることを特徴とする、シグマデルタＡＤ変換器が提供される。
【発明の効果】
【００１７】
以上説明したように本発明によれば、容量値がサンプリングクロック信号に同期して変化する可変容量素子をサンプリングキャパシタに用いることによって、電圧ゲインを得ることができ、かつ、低消費電力で高速動作が可能な、新規かつ改良されたスイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタＡＤ変換器を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
（第１の実施形態）
まず、本発明の第１の実施形態にかかるスイッチトキャパシタ回路、およびスイッチトキャパシタ回路を用いたスイッチトキャパシタフィルタについて説明する。図１は、本発明の第１の実施形態にかかるスイッチトキャパシタフィルタ１００について説明する説明図であり、図２は図１に示したスイッチトキャパシタフィルタ１００に入力されるクロック信号について示す説明図である。以下、図１を用いて本発明の第１の実施形態にかかるスイッチトキャパシタフィルタ１００について説明する。
【００２０】
図１に示したように、本発明の第１の実施形態にかかるスイッチトキャパシタフィルタ１００は、スイッチトキャパシタ回路１１０ａ、１１０ｂ、および１１０ｃと、キャパシタＣ１、Ｃ２、Ｃ３と、を含んで構成される。
【００２１】
スイッチトキャパシタ回路１１０ａは、スイッチ１２１ａ、１２２ａと、サンプリング用のキャパシタＣＲ１と、を含んで構成される。同様に、スイッチトキャパシタ回路１１０ｂはスイッチ１２１ｂ、１２２ｂと、サンプリング用のキャパシタＣＲ２と、を含んで構成され、スイッチトキャパシタ回路１１０ｃはスイッチ１２１ｃ、１２２ｃと、サンプリング用のキャパシタＣＲ３と、を含んで構成される。
【００２２】
サンプリング用のキャパシタＣＲ１、ＣＲ２、およびＣＲ３は、いずれも容量を可変にできる可変容量素子である。本実施形態においては、スイッチトキャパシタフィルタ１００に入力されるクロック信号に応じてキャパシタＣＲ１、ＣＲ２、およびＣＲ３の容量を変化させることを特徴としている。図１の各スイッチの近傍に付した記号φ１、φ２は、図２に示したクロック信号φ１およびφ２に対応しており、それぞれのクロック信号がＨＩＧＨである場合にそれぞれのスイッチがオンとなることを示している。また、キャパシタＣＲ１、ＣＲ２、およびＣＲ３の近傍に付した記号φ１、φ２も、同じく図２に示したクロック信号φ１およびφ２に対応しており、それぞれのクロック信号がＨＩＧＨである場合に、他方のクロック信号はＨＩＧＨである場合に比べて大きい容量を有することを示している。例えば、キャパシタＣＲ１はクロック信号φ１がＨＩＧＨの場合に比べ、クロック信号φ２がＨＩＧＨの場合の方が大きい容量を有することになる。
【００２３】
図３および図４は、本発明で用いる可変容量素子の一例であるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量による可変容量素子の構成を示す説明図である。以下、図３および図４を用いて、可変容量素子の一例であるＭＯＳ容量による可変容量素子の構成および動作について説明する。
【００２４】
まず図３を用いて説明すると、ＭＯＳ容量による可変容量素子は、ｐ型のＭＯＳＦＥＴ（ｐ−ＭＯＳＦＥＴ；Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｐ１、Ｐ２と、ｎ型のＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ）Ｎ１、Ｎ２と、スイッチＳＷ１、ＳＷ２と、を含んで構成される。図３に示した可変容量素子には、例えば図２に示したようなクロック信号φ１およびφ２が入力される。
【００２５】
スイッチＳＷ１、ＳＷ２の近傍に付した記号φ１およびφ２は、図２のクロック信号φ１、φ２のどちらがＨＩＧＨの場合にどちらの端子に接続されるかを示しているものである。例えば、クロック信号φ１がＨＩＧＨの場合には、スイッチＳＷ１はＧＮＤ（グランド）側に接続され、スイッチＳＷ２はＶＤＤ側に接続される。一方、クロック信号φ２がＨＩＧＨの場合には、スイッチＳＷ１はＶＤＤ側に接続され、スイッチＳＷ２はＧＮＤ側に接続される。
【００２６】
図３に示した可変容量素子において、クロック信号φ２がＨＩＧＨの場合に、スイッチＳＷ３がオンとなることで入力端子ＩＮと可変容量素子とが接続される。また、クロック信号φ２がＨＩＧＨの場合にスイッチＳＷ１はＶＤＤに接続され、スイッチＳＷ２はＧＮＤに接続される。この状態で、ｎ−ＭＯＳＦＥＴ  Ｎ１のゲート電極はＶＤＤに接続され、ｎ−ＭＯＳＦＥＴ  Ｎ２のソース電極及びドレイン電極はＧＮＤに接続されている。また、ｐ−ＭＯＳＦＥＴ  Ｐ１のソース電極およびドレイン電極はＶＤＤに接続され、ｐ−ＭＯＳＦＥＴ  Ｐ２のゲート電極はＧＮＤに接続されている。この状態は、ｎ−ＭＯＳＦＥＴ  Ｎ１、Ｎ２およびｐ−ＭＯＳＦＥＴ  Ｐ１、Ｐ２に電荷を蓄えている状態であり、この状態のことをＴｒａｃｋ状態と称する。
【００２７】
Ｔｒａｃｋ状態においては、ｎ−ＭＯＳＦＥＴ  Ｎ１、Ｎ２およびｐ−ＭＯＳＦＥＴ  Ｐ１、Ｐ２のゲート電極直下の半導体界面には反転層が生じており、容量が大きくなっている。
【００２８】
クロック信号φ２がＨＩＧＨからＬＯＷに変わると、図２に示したようにクロック信号φ１とφ２とが共にＬＯＷとなっている。この期間ではスイッチＳＷ３がオフとなることで入力端子ＩＮと可変容量素子との間の接続が遮断され、ｎ−ＭＯＳＦＥＴ  Ｎ１、Ｎ２およびｐ−ＭＯＳＦＥＴ  Ｐ１、Ｐ２に蓄えられた電荷が保持されている状態である。この状態のことをＨｏｌｄ状態と称する。
【００２９】
そして、クロック信号φ１がＬＯＷからＨＩＧＨに変わると、スイッチＳＷ４がオンとなることで可変容量素子と出力端子ＯＵＴとが接続される。また、クロック信号φ１がＨＩＧＨの場合にスイッチＳＷ１はＧＮＤに接続され、スイッチＳＷ２はＶＤＤに接続される。この状態で、ｎ−ＭＯＳＦＥＴ  Ｎ１のゲート電極はＧＮＤに接続され、ｎ−ＭＯＳＦＥＴ  Ｎ２のソース電極及びドレイン電極はＶＤＤに接続されている。また、ｐ−ＭＯＳＦＥＴ  Ｐ１のソース電極およびドレイン電極はＧＮＤに接続され、ｐ−ＭＯＳＦＥＴ  Ｐ２のゲート電極はＶＤＤに接続されている。この状態は、各ＭＯＳＦＥＴにおけるＭＯＳ容量が減少し、出力される信号の電圧が増大する状態であり、この状態のことをＢｏｏｓｔ状態と称する。
【００３０】
Ｂｏｏｓｔ状態においては、ｎ−ＭＯＳＦＥＴ  Ｎ１、Ｎ２およびｐ−ＭＯＳＦＥＴ  Ｐ１、Ｐ２のゲート電極直下の半導体界面に生じていた反転層が消滅し、容量が小さくなっている。
【００３１】
これにより、入力端子ＩＮ側から出力端子ＯＵＴ側の方向に転送する電荷の量は増大し、その逆の方向に転送する電荷の量は少なくなるので、回路に方向性を持たせることができる。
【００３２】
回路の方向性を逆にしたい場合には、図４に示すような可変容量素子を用いてもよい。図４に示した可変容量素子では、図３に示した可変容量素子と異なり、クロック信号φ１がＨＩＧＨの場合に、スイッチＳＷ４がオンとなることで出力端子ＯＵＴと可変容量素子とが接続される。また、クロック信号φ１がＨＩＧＨの場合にスイッチＳＷ１はＶＤＤに接続され、スイッチＳＷ２はＧＮＤに接続されることで、図４に示した可変容量素子はＴｒａｃｋ状態となる。
【００３３】
そして、クロック信号φ１とφ２とが共にＬＯＷとなってＨｏｌｄ状態を経た後に、クロック信号φ２がＬＯＷからＨＩＧＨに変わると、スイッチＳＷ３がオンとなることで可変容量素子と入力端子ＯＵＴとが接続される。また、クロック信号φ２がＨＩＧＨの場合にスイッチＳＷ１はＧＮＤに接続され、スイッチＳＷ２はＶＤＤに接続されることで、図４に示した可変容量素子はＢｏｏｓｔ状態となる。これにより、出力端子ＯＵＴ側から入力端子ＩＮ側の方向に転送する電荷の量は増大し、その逆の方向に転送する電荷の量は少なくなるので、回路に方向性を持たせることができる。
【００３４】
上述したように、図１に示したスイッチトキャパシタフィルタ１００では、キャパシタＣＲ１はクロック信号φ２がＨＩＧＨの場合の方が大きい容量を有している。同様に、キャパシタＣＲ２はクロック信号φ１がＨＩＧＨの場合の方が大きい容量を有し、キャパシタＣＲ３はクロック信号φ２がＨＩＧＨの場合の方が大きい容量を有している。
【００３５】
キャパシタＣＲ１、ＣＲ２、およびＣＲ３に、それぞれ異なる方向性を持たせることができるため、図１に示したスイッチトキャパシタフィルタ１００において、左側のスイッチ（スイッチ１２１ａ、１２１ｂ、１２１ｃ）が閉じた時の容量に大文字のインデックス（ＣＲ１、ＣＲ２、ＣＲ３）を付けて、右側のスイッチ（スイッチ１２２ａ、１２２ｂ、１２２ｃ）が閉じた時の容量に小文字のインデックス（Ｃｒ１、Ｃｒ２、Ｃｒ３）を付けることにして求めた入出力電圧の伝達関数を以下に示す。
【数２】
2009135595.tif 000004
【００３６】
なお、本発明においては、図１に示したキャパシタＣＲ１、ＣＲ２、ＣＲ３の全てがクロック信号に応じて容量変化をする必要は無く、任意のキャパシタに可変容量素子を用いてもよい。また、キャパシタＣＲ１、ＣＲ２、ＣＲ３に可変容量素子を用いた場合における電荷の移動の方向性も、図１に示した方向以外にも任意に設定することが可能である。
【００３７】
図１に示したスイッチトキャパシタ回路１１０ａ、１１０ｂ、および１１０ｃは、サンプリング用のキャパシタＣＲ１、ＣＲ２、ＣＲ３を介して電荷を双方向に移動する動作を行うので、抵抗と類似する働きを行う。しかし、スイッチトキャパシタ回路１１０ａ、１１０ｂ、および１１０ｃは、電荷の移動に方向性を有しているため、スイッチトキャパシタ回路１１０ａ、１１０ｂ、および１１０ｃは方向性を有する抵抗と同じ働きを行うこととなる。もし、完全な一方通行であるならば、電荷は完全積分されるので、受動素子のみで構成されるパッシブ回路でありながら積分器を構成できることになる。従って、本発明の原理を用いることにより、従来の回路とは異なるスイッチトキャパシタフィルタを構成することが出来る。さらには、従来の回路とは異なるスイッチトキャパシタフィルタを用いることで様々なデバイス、例えばシグマデルタＡＤ変換器に適用することで、優れた性質を有することができる。
【００３８】
以下、本発明の第１の実施形態にかかるスイッチトキャパシタ回路の実施例について説明する。
【００３９】
（第１の実施例）
図５は、本発明の第１の実施形態にかかるスイッチトキャパシタ回路の第１の実施例であるスイッチトキャパシタフィルタ１００ａについて説明する説明図である。以下、図５を用いてスイッチトキャパシタフィルタ１００ａの構成及び動作について説明する。
【００４０】
図５に示したスイッチトキャパシタフィルタ１００ａは、図１に示した本発明の第１の実施形態にかかるスイッチトキャパシタ１００において、キャパシタＣＲ３についてのみ可変容量素子を適用したものであり、その他の構成は図１に示したスイッチトキャパシタ１００の構成と同一である。キャパシタＣＲ３は、スイッチ１２１ｃが閉じたときに容量が大きくなり、スイッチ１２２ｃが閉じたときに容量が小さくなる方向性を持たせている可変容量素子である。
【００４１】
図１５に示した従来のループフィルタ回路１０ａのサンプリング周波数は１０ＭＨｚであり、フィルタの極は８ｋＨｚと３４ｋＨｚ、零点は７５０ｋＨｚであり、各キャパシタの容量値は、ＣＲ１＝０．２ｐＦ、Ｃ１＝２３ｐＦ、ＣＲ２＝２．５ｐＦ、Ｃ２＝０．５ｐＦ、ＣＲ３＝２．５ｐＦ、Ｃ３＝４．１５ｐＦであった。スイッチトキャパシタフィルタ１００ａの周波数特性をループフィルタ回路１０ａの周波数特性を同じ特性にするには、キャパシタＣ３の容量値を小さくし、零点を同じ位置にすればよい。ここで、キャパシタＣＲ３の容量変化比をｋとすると、キャパシタＣ３の容量値を、
Ｃ３＝４．１５／ｋ［ｐＦ］
とすればよい。この条件で求めたスイッチトキャパシタフィルタ１００ａの周波数特性を図６に、極零点配置を図７に、それぞれ示す。図６に示したスイッチトキャパシタフィルタ１００ａの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図７では、横軸を実数軸（Ｒｅ）、縦軸を虚数軸（Ｉｍ）として示しており、極（Ｐｏｌｅ）の位置を“×”で、零点（Ｚｅｒｏ）の位置を“○”で、それぞれ示している。当然ながら、図１５に示した従来のループフィルタ回路１０ａの周波数特性や極零点配置と一致する。しかし、ループフィルタ回路１０ａに比べてスイッチトキャパシタフィルタ１００ａではキャパシタＣ３の容量値を小さくすることが出来る。従って、スイッチトキャパシタフィルタ１００ａはループフィルタ回路１０ａに比べて回路の実装面積を小さくすることが出来るという効果が得られる。
【００４２】
（第２の実施例）
図８は、本発明の第１の実施形態にかかるスイッチトキャパシタ回路の第２の実施例であるスイッチトキャパシタフィルタ１００ｂについて説明する説明図である。以下、図８を用いてスイッチトキャパシタフィルタ１００ｂの構成及び動作について説明する。
【００４３】
図８に示したスイッチトキャパシタフィルタ１００ｂは、図１に示した本発明の第１の実施形態にかかるスイッチトキャパシタ１００において、キャパシタＣＲ２およびＣＲ３について可変容量素子を適用したものであり、その他の構成は図１に示したスイッチトキャパシタ１００の構成と同一である。キャパシタＣＲ２は、スイッチ１２１ｂが閉じたときに容量が大きくなり、スイッチ１２２ｂが閉じたときに容量が小さくなる方向性を持たせている可変容量素子である。一方キャパシタＣＲ３は、スイッチ１２２ｃが閉じたときに容量が大きくなり、スイッチ１２１ｃが閉じたときに容量が小さくなる方向性を持たせている可変容量素子である。
【００４４】
図１５に示した従来のループフィルタ回路１０ａのサンプリング周波数は１０ＭＨｚであり、フィルタの極は８ｋＨｚと３４ｋＨｚ、零点は７５０ｋＨｚであり、各キャパシタの容量値は、ＣＲ１＝０．２ｐＦ、Ｃ１＝２３ｐＦ、ＣＲ２＝２．５ｐＦ、Ｃ２＝０．５ｐＦ、ＣＲ３＝２．５ｐＦ、Ｃ３＝４．１５ｐＦであった。ここで、第１の実施例と同様に、スイッチトキャパシタフィルタ１００ａの周波数特性をループフィルタ回路１０ａの周波数特性を同じ特性にするには、キャパシタＣ２およびＣ３の容量値を変化させて、零点を同じ位置にすればよい。しかし、キャパシタＣ２の容量値はＣ２＝０．５ｐＦと小さいので、極の移動は軽微であり許容することが出来る。従って、同等の周波数特性にするにはキャパシタＣＲ３の値を小さくすればよい。ここで、キャパシタＣＲ３の容量変化比をｋとすると、キャパシタＣＲ３の容量値を、
ＣＲ３＝２．５／ｋ［ｐＦ］
とすればよい。ここで、ｋ＝４とした場合の、スイッチトキャパシタフィルタ１００ｂの周波数特性を図９に、極零点配置を図１０に、それぞれ示す。図９に示したスイッチトキャパシタフィルタ１００ｂの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図１０では、横軸を実数軸（Ｒｅ）、縦軸を虚数軸（Ｉｍ）として示しており、極（Ｐｏｌｅ）の位置を“×”で、零点（Ｚｅｒｏ）の位置を“○”で、それぞれ示している。
【００４５】
図１０に示したスイッチトキャパシタフィルタ１００ｂの極零点配置を見ると、従来のループフィルタ回路１０ａの極零点配置と比較して極の位置が異なっている。しかし、周波数特性を比較すると、周波数特性はほぼ同じ形の特性となっているが、スイッチトキャパシタフィルタ１００ｂの周波数特性は、低周波領域においてゲインが１２ｄＢ程度得られていることが分かる。この１２ｄＢは、キャパシタＣＲ３の容量変化比ｋ（ここではｋ＝４）に相当するものであり、ｋの値を変化させることでゲインの値を変化させることが可能となる。
【００４６】
以上説明したように、本発明の第１の実施形態では、受動素子のみで構成されるパッシブ型のスイッチトキャパシタ回路でありながら、従来のスイッチトキャパシタフィルタでは得られなかった電圧ゲインを得ることができる。また、従来のスイッチトキャパシタフィルタよりキャパシタの容量を小さくすることができるので、回路の実装面積を小さく抑えることができる。さらに、従来のスイッチトキャパシタフィルタと同じ周波数特性に合わせることが可能で、従来のフィルタと同じ設計手法を用いることができる。
【００４７】
（第２の実施形態）
本発明の第２の実施形態では、本発明のスイッチトキャパシタ回路を用いて構成されるスイッチトキャパシタフィルタを、シグマデルタ型のＡＤ変換器に適用する場合について説明する。
【００４８】
ここで、本発明の第２の実施形態の説明に入る前に、一般的なパッシブ型シグマデルタＡＤ変換器の構成について説明する。図２０は、一般的なパッシブ型シグマデルタＡＤ変換器２０の機能ブロックを示す説明図である。図２０に示したように、パッシブ型シグマデルタＡＤ変換器２０は、減算器２１と、ループフィルタ２２と、加算器２３、２５と、コンパレータ２４と、遅延素子２６と、を含んで構成される。図２０において、Ｘはアナログ入力信号を、Ｙがデジタル出力信号を表す。また、Ｈはループフィルタ２２の伝達関数、Ｇはコンパレータ２４のゲイン、Ｅｃｏｍはコンパレータ２４のノイズ、ＥＱは量子化ノイズを表す。なお、遅延素子２６における遅延は、実質的には量子化してＡＤ変換を行う際の遅延となる。
【００４９】
図２０に示したパッシブ型シグマデルタＡＤ変換器２０の伝達関数は、以下の数式１の通りである。
【数３】
2009135595.tif 000005
【００５０】
ここで、コンパレータ２４のゲインＧが十分大きい場合には、数式１は数式２のように表すことができる。
【数４】
2009135595.tif 000006
【００５１】
この数式２から、量子化ノイズＥＱはコンパレータゲインＧ分の１に抑圧され、さらにループフィルタ２２の逆伝達関数１／Ｈによってノイズシェーピングされることがわかる。例えば、ループフィルタ２２が低域通過特性であれば、量子化ノイズＥＱは逆の高域通過特性となり、量子化ノイズＥＱは低域では減衰する。一方、コンパレータノイズＥｃｏｍはループフィルタの逆伝達関数でノイズシェーピングされるだけであることが数式２から分かる。
【００５２】
図２１は、非特許文献１に記載されている、従来のパッシブ型シグマデルタＡＤ変換器の構成を示す説明図である。図２１に示したパッシブ型シグマデルタＡＤ変換器には、図１６に示したクロック信号が入力される。そして、図２１に示したパッシブ型シグマデルタＡＤ変換器からループフィルタ部分のみを抽出して、図２１の回路と等価な回路に変換したものを図２２に示す。図２２は、パッシブ型スイッチトキャパシタフィルタであり、スイッチおよびキャパシタのみで構成されている。また図２２のスイッチトキャパシタフィルタに入力されるクロック信号は、図１６のクロック信号φ１、φ２と同じものである。
【００５３】
図２２のループフィルタ回路のサンプリング周波数は１０ＭＨｚであり、フィルタの極は８ｋＨｚと３４ｋＨｚ、零点は７５０ｋＨｚにあることが、非特許文献１に示されている。この条件から図２２のループフィルタ回路１０ａの各キャパシタの容量値を算出した結果、ＣＲ１＝０．２ｐＦ、Ｃ１＝２３ｐＦ、ＣＲ２＝０．１２５ｐＦ、Ｃｃｏｍ＝０．５ｐＦ、ＣＲ０＝２．５ｐＦ、Ｃ３＝４．１５ｐＦとなった。このときの入出力電圧の周波数特性は、図１８に示したものと同じ特性となる。
【００５４】
図２２の周波数特性を用いて、さらに数式１におけるコンパレータゲインＧを９０ｄＢと仮定して求めたコンパレータノイズの伝達特性を図２３に示す。図１８および図２３に示したように、従来のパッシブ型シグマデルタＡＤ変換器は、ループフィルタにゲインが無いので、低域ではコンパレータノイズがそのまま出力され、さらに高域になるにつれてコンパレータノイズが増幅されることが分かる。その結果、従来のパッシブ型シグマデルタＡＤ変換器では、Ｓ／Ｎダイナミックレンジが制限されるという問題があった。
【００５５】
しかし、本発明のスイッチトキャパシタフィルタは低域部分にゲインを有するので、低域部分ではコンパレータノイズを抑圧することができる。以下、本発明の第２の実施形態にかかるシグマデルタ型ＡＤ変換器について説明する。
【００５６】
図１１は、本発明の第２の実施形態にかかるシグマデルタ型ＡＤ変換器２００について説明する説明図である。図１１に示したシグマデルタ型ＡＤ変換器２００は、図２１に示した従来のシグマデルタ型ＡＤ変換器と比較して、キャパシタＣＲ０、ＣＲ２に可変容量素子を用いている点が異なっている。
【００５７】
上述した従来のシグマデルタ型ＡＤ変換器の説明と同様に、ループフィルタ部分を抜き出して等価な回路に変換したものを図１２に示す。図１２は、本発明の第２の実施形態にかかるシグマデルタ型ＡＤ変換器２００に用いられるスイッチトキャパシタフィルタ２１０について示す説明図である。図１２に示したように、スイッチトキャパシタフィルタ２１０は、キャパシタＣＲ０、ＣＲ２に可変容量素子を用いている点で図２１に示したループフィルタと異なっている。なお、スイッチトキャパシタフィルタ２１０に入力されるクロック信号は、図１６に示したクロック信号φ１、φ２と同じものである。
【００５８】
そして、キャパシタＣＲ０、ＣＲ２に用いる可変容量素子としては、例えば図４に示したようなＭＯＳ容量による可変容量素子を用いることができる。図４に示した可変容量素子は、クロック信号φ１がＨＩＧＨの場合の容量が、クロック信号φ２がＨＩＧＨの場合の容量に比べて大きくなるように構成されている。従って図１２に示したスイッチトキャパシタフィルタ２１０においては、クロック信号φ１がＨＩＧＨの場合にスイッチ２２１ｂ、２２２ｃが閉じて、キャパシタＣＲ０、ＣＲ２ともに容量が大きくなり、クロック信号φ２がＨＩＧＨの場合にスイッチ２２２ｂ、２２１ｃが閉じて、キャパシタＣＲ０、ＣＲ２ともに容量が小さくなる。
【００５９】
図２１に示したループフィルタと、図１２に示したスイッチトキャパシタフィルタ２１０とで、キャパシタＣｃｏｍ、ＣＲ０、ＣＲ２に蓄えられている電荷の合計が等しいものとすると、スイッチトキャパシタフィルタ２１０では、クロック信号φ２がＨＩＧＨの場合にスイッチ２２２ｂ、２２１ｃが閉じてキャパシタＣＲ０、ＣＲ２の容量が小さくなることで、出力電圧が増幅されることになる。従って、本発明の第２の実施形態によれば、ゲインのあるパッシブ型スイッチトキャパシタフィルタであるスイッチトキャパシタフィルタ２１０を構成することができる。
【００６０】
以下に、図１２に示したスイッチトキャパシタフィルタ２１０の入出力電圧の伝達関数を示す。
【数５】
2009135595.tif 000007
なお、ＣＲ０、ＣＲ２はキャパシタＣＲ０、ＣＲ２の容量が大きい状態での容量値を表し、Ｃｒ０、Ｃｒ２はキャパシタＣＲ０、ＣＲ２の容量が小さい状態での容量値を表している。従来のシグマデルタＡＤ変換器におけるループフィルタと同様に、各キャパシタの容量値をＣＲ１＝０．２ｐＦ、Ｃ１＝２３ｐＦ、ＣＲ２＝０．１２５ｐＦ、Ｃｃｏｍ＝０．５ｐＦ、ＣＲ０＝２．５ｐＦ、Ｃ３＝４．１５ｐＦとし、また、本実施形態ではキャパシタＣＲ０、ＣＲ２の容量の変化比を４と仮定すると、Ｃｒ０＝０．６２５ｐＦ、Ｃｒ２＝０．０３１２５ｐＦとなる。これらの容量値を上記の数式に代入すると、図１３に示したような周波数特性が得られる。図１３に示したスイッチトキャパシタフィルタ２１０の周波数特性は、図１８に示した従来のループフィルタの周波数特性と同様の特性を有しているが、低周波領域においてゲインが１２ｄＢ得られていることが分かる。この１２ｄＢは、キャパシタＣＲ３の容量変化比ｋ（ここではｋ＝４）に相当するものであり、ｋの値を変えることでゲインの値を変えることが可能となる。
【００６１】
そして、本発明の第２の実施形態にかかるパッシブ型シグマデルタＡＤ変換器２００において、上記数式１を用いて、図２３と同様にコンパレータゲインＧを９０ｄＢとして求めたコンパレータノイズの伝達特性を図１４に示す。図１４に示したように、本発明の第２の実施形態にかかるパッシブ型シグマデルタＡＤ変換器２００では、図２３に示した従来のパッシブ型シグマデルタＡＤ変換器のコンパレータノイズの伝達特性とは異なり、低周波領域においてコンパレータノイズが抑圧されていることが分かる。従って、本発明の第２の実施形態にかかるパッシブ型シグマデルタＡＤ変換器２００は、従来のパッシブ型シグマデルタＡＤ変換器に比べてＳ／Ｎダイナミックレンジが拡大することになる。
【００６２】
以上説明したように、本発明の第２の実施形態によれば、ループフィルタのキャパシタに可変容量素子を用いることで、従来のパッシブ型シグマデルタＡＤ変換器の課題であったコンパレータノイズを抑圧することができ、結果として従来のパッシブ型シグマデルタＡＤ変換器に比べてＳ／Ｎダイナミックレンジを拡大することができる。また、従来のパッシブ型シグマデルタＡＤ変換器と同様に、スイッチとキャパシタのみでフィルタを構成しているので、消費電力が少なく済み、なおかつ高速動作が可能となる。
【００６３】
なお、上述した各実施形態におけるそれぞれのスイッチとしては、クロック信号のＨＩＧＨ・ＬＯＷの状態の変化によってオン・オフを行うＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＣＭＯＳＦＥＴを用いてもよい。
【００６４】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００６５】
本発明は、スイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタＡＤ変換器に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態にかかるスイッチトキャパシタフィルタ１００について説明する説明図である。
【図２】図１に示したスイッチトキャパシタフィルタ１００に入力されるクロック信号について示す説明図である。
【図３】可変容量素子の一例であるＭＯＳ容量による可変容量素子の構成を示す説明図である。
【図４】可変容量素子の一例であるＭＯＳ容量による可変容量素子の構成を示す説明図である。
【図５】本発明の第１の実施形態にかかるスイッチトキャパシタ回路の第１の実施例について説明する説明図である。
【図６】図５に示したスイッチトキャパシタフィルタの入出力電圧の周波数特性を示す説明図である。
【図７】図５に示したスイッチトキャパシタフィルタの入出力電圧の極零点配置を示す説明図である。
【図８】本発明の第１の実施形態にかかるスイッチトキャパシタ回路の第２の実施例について説明する説明図である。
【図９】図８に示したスイッチトキャパシタフィルタの入出力電圧の周波数特性を示す説明図である。
【図１０】図８に示したスイッチトキャパシタフィルタの入出力電圧の極零点配置を示す説明図である。
【図１１】本発明の第２の実施形態にかかるシグマデルタ型ＡＤ変換器について説明する説明図である。
【図１２】図１１に示した回路からループフィルタ部分を抜き出して等価な回路に変換したものを示す説明図である。
【図１３】スイッチトキャパシタフィルタ２１０の周波数特性を示す説明図である。
【図１４】図１２におけるコンパレータのコンパレータノイズの伝達特性を示す説明図である。
【図１５】従来のパッシブ型スイッチトキャパシタフィルタを用いたシグマデルタ型ＡＤ変換器におけるループフィルタ回路１０ａについて説明する説明図である。
【図１６】図１５に示したループフィルタに入力するクロック信号の波形を示す説明図である。
【図１７】図１５に示したループフィルタ回路を連続時間のＲＣフィルタ回路に置き換えて説明する説明図である。
【図１８】図１５に示したループフィルタの入出力電圧の周波数特性を示す説明図である。
【図１９】図１５に示したループフィルタの入出力電圧の極零点配置を示す説明図である。
【図２０】一般的なパッシブ型シグマデルタＡＤ変換器２０の機能ブロックを示す説明図である。
【図２１】従来のパッシブ型シグマデルタＡＤ変換器の構成を示す説明図である。
【図２２】図２１に示した回路と等価な回路に変換したものを示す説明図である。
【図２３】図２２におけるコンパレータのコンパレータノイズの伝達特性を示す説明図である。
【符号の説明】
【００６７】
１００、１００ａ、１００ｂ、１００ｃ、２１０    スイッチトキャパシタフィルタ
１１０ａ、１１０ｂ、１１０ｃ    スイッチトキャパシタ回路
２００    シグマデルタ型ＡＤ変換器
【図１】
2009135595.tif 000009
【図２】
2009135595.tif 000010
【図３】
2009135595.tif 000011
【図４】
2009135595.tif 000012
【図５】
2009135595.tif 000013
【図６】
2009135595.tif 000014
【図７】
2009135595.tif 000015
【図８】
2009135595.tif 000016
【図９】
2009135595.tif 000017
【図１０】
2009135595.tif 000018
【図１１】
2009135595.tif 000019
【図１２】
2009135595.tif 000020
【図１３】
2009135595.tif 000021
【図１４】
2009135595.tif 000022
【図１５】
2009135595.tif 000023
【図１６】
2009135595.tif 000024
【図１７】
2009135595.tif 000025
【図１８】
2009135595.tif 000026
【図１９】
2009135595.tif 000027
【図２０】
2009135595.tif 000028
【図２１】
2009135595.tif 000029
【図２２】
2009135595.tif 000030
【図２３】
2009135595.tif 000031