(57)【要約】【課題】  入力データの系列数の多寡に影響されず、特に入力データの系列数が少ない場合にはそれに応じて動作周波数も低くできるようにした時分割多重化装置を提供する。【解決手段】  複数系統のシリアル入力データをパラレルデータに変換する複数のデシリアライザ回路（１−０〜１−３）と、これら複数のデシリアライザ回路からのパラレルデータを時分割多重化する多重化回路（６）と多重化信号演算回路（７）とを含む時分割多重化装置において、前記複数系統のシリアル入力データにおけるそれぞれの同期状態の有無に応じて前記多重化回路の時分割多重数や前記多重化信号演算回路の動作クロックを最適化する手段を備えた。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数系統のシリアル入力データをパラレルデータに変換する複数の変換手段と、該複数の変換手段からのパラレルデータを時分割多重化する多重化手段とを含む時分割多重化装置において、
前記複数系統のシリアル入力データにおけるそれぞれの同期状態の有無に応じて前記多重化手段の時分割多重数と動作クロックとを最適化する手段を備えたことを特徴とする時分割多重化装置。
【請求項２】
前記複数の変換手段にそれぞれ、前記パラレルデータ出力の同期ビット検出を行い同期の有無を示す同期状態信号を出力すると共に、検出した同期ビット位置に従ってビットの入れ替えを行なって同期後データとして出力する同期検出手段が接続され、
前記最適化する手段は、前記複数の同期検出手段からの同期有りを示す前記同期状態信号に基づいて前記時分割多重数を規定する多重数切換え信号を出力する判定手段を含むことを特徴とする請求項１に記載の時分割多重化装置。
【請求項３】
前記最適化する手段は、更に、前記多重数切換え信号で規定された時分割多重数に応じて前記動作クロックを切換えるクロック切換え手段を含み、
前記多重化手段は、前記クロック切換え手段からの動作クロックに基づいて前記多重数切換え信号で規定された時分割多重数の多重化を行なうことを特徴とする請求項２に記載の時分割多重化装置。
【請求項４】
前記クロック切換え手段は、入力クロックを複数の分周クロックに分周する分周手段と、前記多重数切換え信号で規定された時分割多重数に基づいて前記入力クロック、前記複数の分周クロックのうちのいずれか１つを選択するクロック切換え回路からなることを特徴とする請求項３に記載の時分割多重化装置。
【請求項５】
前記多重化手段は、前記複数の同期検出手段からの前記同期後データについて前記クロック切換え手段からの動作クロックに基づいて前記多重数切換え信号で規定された時分割多重数の多重化を行なう多重化回路と、前記クロック切換え手段からの動作クロックに基づいて前記多重化回路出力の演算処理を行なう多重化信号演算回路とからなることを特徴とする請求項３又は４に記載の時分割多重化装置。
【請求項６】
複数系列のシリアル入力データに対して系列毎にシリアル−パラレル変換を行なう変換手段と同期検出手段と多重化手段とを含む時分割多重化装置に適用される時分割多重化方法であって、前記同期検出手段から出力され同期状態の有無を示す複数系列の同期状態信号を判定し、前記同期検出手段から出力される同期後データを前記多重化手段で時分割多重化する際に、前記判定結果に基づいて時分割多重数と動作クロックを最適化することを特徴とする時分割多重化方法。
【請求項７】
前記複数の同期検出手段からの同期有りを示す前記同期状態信号に基づいて前記時分割多重数を規定することを特徴とする請求項６に記載の時分割多重化方法。
【請求項８】
前記規定された時分割多重数に応じて前記動作クロックを切換え、
前記多重化手段は、前記切換えられた動作クロックに基づいて前記規定された時分割多重数の多重化を行なうことを特徴とする請求項７に記載の時分割多重化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は時分割多重化装置及び多重化方法に関する。
【背景技術】
【０００２】
複数のデータ系列を並列処理する大規模演算回路においては、通常、データ処理を時分割多重することにより回路規模の削減を図るようにしている。
【０００３】
【特許文献１】特開平１０−３２８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記のような大規模演算回路においては、多重化数の増加により動作周波数が高くなり、消費電力が増大するという問題がある。
【０００５】
また、時分割多重演算回路を搭載したＬＳＩ開発においては、開発費の削減のための共有設計により、入力データの系列数が少ないシステム、つまり動作周波数が低くても良いシステムにも搭載される場合があり、この場合、必要とされる処理能力よりも高い周波数での動作となってしまう。
【０００６】
より多チャンネルの高速シリアル通信を用いて大量のデータを入力し、高速クロックで動作する大規模な時分割演算回路をＬＳＩに実装した場合、そのＬＳＩの演算能力の全てを使用するシステムで使用する場合は良いが、低コスト、低消費電力でＬＳＩの演算能力以下の能力を要求するシステムで使用した場合、本来必要としない演算能力分の消費電力を消費することになる。
【０００７】
この種の多重化に関連する技術として、例えば特許文献１には、回線インタフェース部と時分割スイッチとの間の時分割多重ハイウェイにおいて、多重度変更手段を備えることにより、時分割スイッチにおいては交換処理可能であるにもかかわらず未使用状態になる通話チャネルの発生を抑えることができるようにする技術が開示されているが、ディジタル交換機に適用されるものである。
【０００８】
本発明の課題は、入力データの系列数の多寡に影響されず、特に入力データの系列数が少ない場合にはそれに応じて動作周波数も低くできるようにした時分割多重化装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、複数系統のシリアル入力データをパラレルデータに変換する複数の変換手段と、該複数の変換手段からのパラレルデータを時分割多重化する多重化手段とを含む時分割多重化装置において、前記複数系統のシリアル入力データにおけるそれぞれの同期状態の有無に応じて前記多重化手段の時分割多重数と動作クロックとを最適化する手段を備えたことを特徴とする。
【００１０】
なお、本時分割多重化装置においては、前記複数の変換手段にそれぞれ、前記パラレルデータ出力の同期ビット検出を行い同期の有無を示す同期状態信号を出力すると共に、検出した同期ビット位置に従ってビットの入れ替えを行なって同期後データとして出力する同期検出手段が接続される。この場合、前記最適化する手段は、前記複数の同期検出手段からの同期有りを示す前記同期状態信号に基づいて前記時分割多重数を規定する多重数切換え信号を出力する判定手段を含むことが望ましい。
【００１１】
本時分割多重化装置においてはまた、前記最適化する手段が、更に、前記多重数切換え信号で規定された時分割多重数に応じて前記動作クロックを切換えるクロック切換え手段を含むことが望ましい。この場合、前記多重化手段は、前記クロック切換え手段からの動作クロックに基づいて前記多重数切換え信号で規定された時分割多重数の多重化を行なう。
【００１２】
本発明によればまた、複数系列のシリアル入力データに対して系列毎にシリアル−パラレル変換を行なう変換手段と同期検出手段と多重化手段とを含む時分割多重化装置に適用される時分割多重化方法であって、前記同期検出手段から出力され同期状態の有無を示す複数系列の同期状態信号を判定し、前記同期検出手段から出力される同期後データを前記多重化手段で時分割多重化する際に、前記判定結果に基づいて時分割多重数と動作クロックを最適化することを特徴とする時分割多重化方法が提供される。
【００１３】
本時分割多重化方法においても、前記複数の同期検出手段からの同期有りを示す前記同期状態信号に基づいて前記時分割多重数を規定することが望ましい。また、前記規定された時分割多重数に応じて前記動作クロックを切換え、前記多重化手段が、前記切換えられた動作クロックに基づいて前記規定された時分割多重数の多重化を行なうことが望ましい。
【００１４】
以上のように、本発明による時分割多重化装置は、複数系列のシリアル入力データに対して、系列毎にパラレルデータへの変換を行なう変換手段と同期検出手段を有し、同期検出手段から出力される複数系列の同期状態信号を判定手段で判定し、前記同期検出手段から出力される同期後データを多重化回路で時分割多重化する時に、判定手段の判定結果に応じて多重化手段の時分割多重数と与えるべき動作クロックを最適化し、入力データの系列数が少ない低負荷時に消費電力低減を実現できるようにしたことを特徴としている。
【発明の効果】
【００１５】
本発明によれば、特に入力データの系列数が少ない場合に、それに応じて動作周波数を最適化、つまり低くできるようにしたことにより、低負荷時に消費電力の低減を実現することができる。
【発明を実施するための最良の形態】
【００１６】
図１に、本発明による時分割多重化装置を示す。複数系列のシリアル入力データはそれぞれ、複数のデシリアライザ回路（変換手段）（ここでは１−０〜１−３）でパラレルデータに変換され、続いてワード同期検出回路（同期検出手段）（ここでは２−０〜２−３）でワード同期ビット検出と検出した同期ビット位置に従ってビットの入れ替え処理が行われる。次に、ワード同期数判定回路（判定手段）３で各ワード同期検出回路からの複数のワード同期状態信号（同期状態信号）のワード同期確立数の計数を行って時分割多重数の判定を行い、時分割多重数を示す多重数切換え信号を出力する。クロック分周回路（分周手段）４は入力クロックから複数の分周クロックを生成し、クロック切換え回路５でワード同期数判定回路３の多重数切換え信号に従ってクロック選択を行い、多重化回路６と多重化信号演算回路７にクロックを供給する。多重化回路６は、ワード同期検出回路２からのワード同期後データ（同期後データ）とワード同期状態信号及びワード同期数判定回路３からの多重数切換え信号に従って時分割多重処理を行い、多重化信号演算回路７に時分割多重したデータを出力する。
【００１７】
なお、クロック分周回路４、クロック切換え回路５はまとめてクロック切換え手段と呼ばれても良く、このクロック切換え手段とワード同期数判定回路３はまとめて最適化手段と呼ばれても良い。また、多重化回路６と多重化信号演算回路７はまとめて多重化手段と呼ばれても良い。
【００１８】
本発明による時分割多重化装置は、複数系列のシリアルデータ入力に対して、ワード同期検出回路が出力するシリアルデータ系列数分のワード同期状態信号をワード同期数判定回路３で計数し、ワード同期が確立しているシリアルデータ系列数に従って多重化回路６における時分割多重数を最適化する一方、多重化信号演算回路７に入力される時分割多重データの時分割多重数に併せて動作クロックを選択することにより、特に時分割多重数が少ない低負荷時に低消費電力化を実現することができる。
【００１９】
［実施例］
図１を参照して、本発明による時分割多重化装置の実施例を、シリアル入力データが４系統の場合について説明する。
【００２０】
本実施例による時分割多重化装置を構成する要素の機能は以下の通りである。図１において、デシリアライザ回路１−０〜１−３は、シリアル入力データ♯０〜♯３について１対多のシリアル−パラレル変換を行う。ワード同期検出回路２−０〜２−３は、デシリアライザ回路１−０〜１−３のパラレルデータ出力のワード同期ビット検出を行なってワード同期確立の有無を示すワード同期状態信号ＳＹ０〜ＳＹ３を出力すると共に、検出された同期ビット位置に従ってビットの入れ替え処理を行いワード同期後データＡ〜Ｄを出力する。ワード同期数判定回路３は、ワード同期検出回路２−０〜２−３の４系統のワード同期状態信号ＳＹ０〜ＳＹ３についてワード同期状態数を計数する。ワード同期数判定回路３は、計数値が３または４の時は時分割多重数４、計数値が２の時は時分割多重数２、計数値が１の時は時分割多重数１、計数値が０の時は時分割多重数０をそれぞれ示す多重数切換え信号Ｓｃｈを出力する。多重化回路６は、ワード同期検出回路２−０〜２−３から出力される４系統のワード同期後データＡ〜Ｄを、ワード同期状態信号ＳＹ０〜ＳＹ３とワード同期数判定回路３から出力される多重数切換え信号Ｓｃｈに従って多重処理を行う。多重化信号演算回路７は、多重化回路６の時分割多重データ出力の演算処理を行う。クロック分周回路４は、入力クロックの２分周クロックと４分周クロックを生成する。クロック切換え回路５は、入力クロックとクロック分周回路４から出力される２分周クロック及び４分周クロックとに対し、ワード同期数判定回路３から出力される多重数切換え信号Ｓｃｈに従ってクロック選択を行い、選択したクロックＣｓｅを出力する。
【００２１】
［実施例の動作の説明］
次に、図１の時分割多重化装置の動作について、図２〜図６のタイミングチャートを参照して説明する。
【００２２】
図２は、４系統のシリアル入力データ♯０〜♯３が全系統ともワード同期確立状態の時のタイミングチャートである。ワード同期検出回路２−０〜２−３の４系統のワード同期状態信号ＳＹ０〜ＳＹ３の全てがワード同期状態「Ｈ」を示す時、ワード同期数判定回路３は時分割多重数４を示す多重数切換え信号Ｓｃｈを出力する。多重数切換え信号Ｓｃｈが時分割多重数４を示す時、クロック切換え回路５は入力クロックを選択しクロックＣｓｅとして出力し、多重化回路６は４系統のワード同期後データＡ、Ｂ、Ｃ、Ｄをクロック切換え回路５の出力クロックＣｓｅで時分割多重出力する。多重化信号演算回路７は入力クロックと同じ周波数のクロックで、シリアル入力データ４系統分の演算を行う。
【００２３】
図３は、４系統のシリアル入力データ♯０〜♯３の内、＃３系のみがワード同期非確立状態の時のタイミングチャートである。ワード同期検出回路２−０〜２−２の３系統のワード同期状態信号ＳＹ０〜ＳＹ２がワード同期状態「Ｈ」、ワード同期検出回路２−３のワード同期状態信号ＳＹ３が非ワード同期状態「Ｌ」を示す時、ワード同期数判定回路３は時分割多重数３を示す多重数切換え信号Ｓｃｈを出力する。多重数選択信号Ｓｃｈが時分割多重数４を示す時、クロック切換え回路５は入力クロックを選択しクロックＣｓｅとして出力し、多重化回路６はワード同期状態にある３系統のワード同期後データＡ、Ｂ、Ｃと１クロック分のブランクデータをクロック切換え回路５の出力クロックＣｓｅで時分割多重出力する。多重化信号演算回路７は入力クロックと同じ周波数のクロックで、シリアル入力データ３系統分の演算を行う。
【００２４】
図４は、４系統のシリアル入力データ♯０〜♯３の内、２系統がワード同期確立状態、残りの２系統がワード同期非確立状態の時のタイミングチャートである。ここでは、ワード同期検出回路２−１、２−２の２系統のワード同期状態信号ＳＹ１、ＳＹ２がワード同期状態「Ｈ」、ワード同期検出回路２−０、２−３の２系統のワード同期状態信号ＳＹ０、ＳＹ３が非ワード同期状態「Ｌ」を示す。この場合、ワード同期数判定回路３は時分割多重数２を示す多重数切換え信号Ｓｃｈを出力する。多重数切換え信号Ｓｃｈが時分割多重数２を示す時、クロック切換え回路５は入力クロックの２分周クロックを選択しクロックＣｓｅとして出力し、多重化回路６はワード同期状態にある２系統のワード同期後データＢ、Ｃをクロック切換え回路５の出力クロックＣｓｅで時分割多重出力する。多重化信号演算回路７は入力クロックの２分周クロックで、シリアル入力データ２系統分の演算を行う。
【００２５】
図５は、４系統のシリアル入力データ♯０〜♯３の内、＃２系のみがワード同期確立状態の時のタイミングチャートである。ここでは、ワード同期検出回路２−２のワード同期状態信号ＳＹ２がワード同期状態「Ｈ」、ワード同期検出回路２−０、２−１、２−３の３系統のワード同期状態信号ＳＹ０、ＳＹ１、ＳＹ３が非ワード同期状態「Ｌ」を示す時、ワード同期数判定回路３は時分割多重数１を示す多重数切換え信号Ｓｃｈを出力する。多重数切換え信号Ｓｃｈが時分割多重数１を示す時、クロック切換え回路５は入力クロックの４分周クロックを選択しクロックＣｓｅとして出力し、多重化回路６はワード同期後データＣを出力する。多重化信号演算回路７は入力クロックの４分周クロックで、シリアル入力データ１系統分の演算を行う。
【００２６】
図６は、４系統のシリアル入力データ♯０〜♯３が全系統ともワード同期非確立状態の時のタイミングチャートである。ワード同期検出回路２−０〜２−３の４系統のワード同期状態信号ＳＹ０〜ＳＹ３の全てが非ワード同期状態「Ｌ」を示す時、ワード同期数判定回路３は時分割多重数０を示す多重数切換え信号Ｓｃｈを出力する。多重数切換え信号Ｓｃｈが時分割多重数０を示す時、クロック切換え回路５は出力クロックを停止し、多重化回路６および多重化信号演算回路７は動作しない。
【００２７】
以上説明した本発明の実施例によれば、以下の効果が得られる。
【００２８】
ワード同期が確立しているシリアル入力データ分の演算を最適な周波数で行うことにより、無駄な消費電力を消費しない。
【００２９】
また、シリアル入力データのワード同期状態をリアルタイムで監視し、後段演算回路の動作クロック選択に使用することにより、電源投入時からワード同期が確立するまでや、何らかの原因でシリアルデータのワード同期がはずれた場合に、演算回路の消費電力を削減することが出来る。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明による時分割多重化装置の実施例の構成を入力データ系列が４の場合について示したブロック図である。
【図２】図２は、４系統のシリアル入力データが全系統ともワード同期確立状態の時の動作を説明するためのタイミングチャートである。
【図３】図３は、４系統のシリアル入力データの内、１つの系のみがワード同期非確立状態の時の動作を説明するためのタイミングチャートである。
【図４】図４は、４系統のシリアル入力データの内、２系統がワード同期確立状態、残りの２系統がワード同期非確立状態の時の動作を説明するためのタイミングチャートである。
【図５】図５は、４系統のシリアル入力データの内、１つの系のみがワード同期確立状態の時の動作を説明するためのタイミングチャートである。
【図６】図６は、４系統のシリアル入力データが全系統ともワード同期非確立状態の時の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３１】
Ａ〜Ｄ    ワード同期後データ
ＳＹ０〜ＳＹ３    ワード同期状態信号
Ｓｃｈ    多重数切換え信号
Ｃｓｅ    クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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