(57)【要約】【課題】回路規模及び制御配線の増大を回避し、走査線駆動の一斉動作時の雑音やそれに伴う電磁輻射妨害を低減する。【解決手段】容量性負荷駆動回路は、複数の駆動信号を一斉に動作させる入力制御信号を遅延させる少なくとも１つの遅延素子と、入力制御信号を受けるものと、遅延信号を受けるものとからなる複数のタイミング回路と、複数のタイミング回路からの対応する出力信号を受け、駆動信号を出力する複数の高電圧出力回路とを備える。複数の高電圧出力回路は、入力される出力信号に応じて分類分けされており、分類毎に異なる複数の位相で変化する複数の駆動信号を出力する。【選択図】図１
2009188531.tif 000002
【特許請求の範囲】
【請求項１】
走査電極に与える複数の駆動信号を出力する走査電極用容量性負荷駆動回路であって、
前記複数の駆動信号を一斉に動作させる入力制御信号を遅延させる少なくとも１つの遅延素子と、
前記入力制御信号を受けるものと、前記入力制御信号が前記遅延素子を介して遅延した遅延信号を受けるものとからなる複数のタイミング回路と、
前記複数のタイミング回路の各々に対応して設けられ、前記複数のタイミング回路からの対応する出力信号を受け、各々が前記駆動信号を出力する複数の高電圧出力回路とを備え、
前記複数の高電圧出力回路は、
入力される前記出力信号に応じて分類分けされており、
前記分類毎に異なる複数の位相で変化する前記複数の駆動信号を出力する、走査電極用容量性負荷駆動回路。
【請求項２】
請求項１に記載の走査電極用容量性負荷駆動回路において、
前記遅延素子は複数設けられており、
前記複数の遅延素子は、互いに異なる遅延量を持つように構成されている、走査電極用容量性負荷駆動回路。
【請求項３】
請求項１に記載の走査電極用容量性負荷駆動回路において、
前記遅延素子は列方向に一直線上に複数配置されており、
前記複数のタイミング回路に対して前記制御信号を与えるものと、前記遅延信号を与えるものとからなる複数の制御信号配線が、行方向に平行に配置されている、走査電極用容量性負荷駆動回路。
【請求項４】
データ電極と、
前記データ電極を駆動するデータ電極駆動回路部と、
消去・維持電極と、
前記消去・維持電極を駆動する消去・維持電極駆動回路部と、
走査電極と、
前記走査電極を駆動する、請求項１に記載された走査電極用容量性負荷駆動回路を含む走査電極駆動回路部とを備える、プラズマディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、プラズマディスプレイなどの容量性負荷を駆動させる多チャンネル半導体集積回路の走査電極用の容量性負荷駆動回路に関するものである。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、ＰＤＰと呼ぶ）の走査電極を駆動する容量性負荷回路の一般的な構成及び動作について図面を参照しながら説明する。
【０００３】
図１１（ａ）は、走査電極用の容量性負荷駆動回路の一般的な回路構成図である。
【０００４】
図１１（ａ）に示すように、半導体集積回路で構成される走査電極用の容量性負荷駆動回路１００には、一斉動作を制御できる制御入力端子２と、高電圧電源入力端子４と、基準電圧入力端子５と、制御入力端子２からの入力を受け、後段の高電圧出力回路８ａ〜８ｄを構成するスイッチング素子のＯＮ、ＯＦＦを制御するタイミング回路７ａ〜７ｄと、タイミング回路７ａ〜７ｄからの出力をそれぞれの入力として、端子の一方の側が高電圧電源入力端子に接続されたスイッチング素子及び端子の一方の側が基準電位出力端子５に接続されたスイッチング素子から構成され、端子のそれぞれの他方の側が共通の出力端子となる高電圧出力回路８ａ〜８ｄと、高電圧出力回路８ａ〜８ｄの出力端子がそれぞれ接続される走査電極用駆動信号出力端子３ａ〜３ｄとが設けられている。
【０００５】
図１１（ｂ）は、図１１（ａ）に示した走査電極用の容量性負荷駆動回路１００の動作を示すタイミングチャートである。
【０００６】
図１１（ｂ）に示すように、制御入力端子２に制御信号Ｃｏｎｔが入力されると、走査電極用駆動信号出力端子３ａ〜３ｄから出力される信号ＯＵＴｇ１、ＯＵＴｇ２、ＯＵＴｇ３、及びＯＵＴｇ４は、ターンオン、ターンオフをそれぞれ同時に行い、駆動信号を発生することになる。
【０００７】
このように、走査電極用の容量性負荷駆動回路１００が動作する場合、該容量性負荷駆動回路１００の出力に容量性負荷が接続されていると、容量性負荷に対して駆動電流が一斉に流れるので、出力電流×出力数だけの集中した電源電流ＩＶＤＤＨが流れる。このため、電源及び基準電位に一点で極大化された雑音電流が流れるので、電源負荷や、電源、基準電位の配線に影響を与え、不要な雑音や高速動作時に伴う輻射妨害を招くことが知られている。
【０００８】
図１２は、走査電極用の容量性負荷駆動回路１００を用いたＡＣ型ＰＤＰの一般的な回路構成図である。
【０００９】
図１２に示すＡＣ型ＰＤＰにおいて、ＰＤＰのパネル１７には、データ電極１４と、該データ電極１４を駆動するデータ電極駆動回路部１１と、消去・維持電極１６と、該消去・維持電極１６を駆動する消去・維持電極駆動回路部１３と、走査電極１５と、該走査電極１５を駆動する走査電極用の駆動回路部２００とが接続されている。
【００１０】
また、走査電極用の駆動回路部２００は、図１１（ａ）に示した複数の走査電極用の容量性負荷駆動回路１００を備え、高電圧電源Ｖｓｃａｎ−Ｈ、Ｖｓｃａｎ−Ｌ、Ｖｓと、理想接地である基準電位ＧＮＤとが、同時に制御したい走査電極用の容量性負荷駆動回路１００毎にスイッチング素子で切り替えられるように、この例では、容量からなる電源平滑容量１８ｂ、スイッチＳＷ１ａ、スイッチＳＷ１ｂ、スイッチＳＷ１ｃ、及びスイッチＳＷ１ｄの組み合わせと、電源平滑容量１８ｃ、スイッチＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、及びＳＷ２ｄの組み合わせとに分けて設けられている。また、走査電極用の容量性負荷駆動回路１００毎に別々の制御信号Ｃｏｎｔ１、Ｃｏｎｔ２が入力される。
【００１１】
図１３は、図１２に示したＡＣ型ＰＤＰの駆動波形図である。なお、一般的に、ＡＣ型ＰＤＰ回路では容量性負荷であるパネルにパルス電流を加えることで放電現象を制御しており、この図では発光放電前の初期化状態の駆動波形を示している。また、説明の便宜上、一つの走査電極用の容量性負荷駆動回路１００毎にＧｒｏｕｐＡとＧｒｏｕｐＢとの二つに分けて制御波形を示しているが、それ以上の数のグループであっても同様である。
【００１２】
図１３に示すように、制御信号Ｃｏｎｔ１で制御される容量性負荷駆動回路１００の出力、該容量性負荷駆動回路１００の外部のスイッチング素子ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄの制御により、ＧｒｏｕｐＡの駆動波形を形成される。また、ＧｒｏｕｐＡの駆動波形に対して立ち上がり及び立下り変化時の位相を少しずらした駆動波形を、制御信号Ｃｏｎｔ２で制御される容量性負荷駆動回路１００の出力、該容量性負荷駆動回路１００の外部のスイッチング素子ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、及びＳＷ２ｄの制御により、ＧｒｏｕｐＢの駆動波形を形成する。このように、容量性負荷駆動回路１００毎にグループに分け、グループ毎に位相をずらしたて駆動波形を形成することにより、走査電極用の容量性負荷駆動回路１００が一斉に動作しても、一斉に流れる電流が拡散されて、不要な雑音や高速動作時に伴う輻射妨害などを低減することができる。
【特許文献１】特開２００７−１７１９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、ＰＤＰの高精細化、大画面化、及びデジタル伝送処理技術の進展に伴い、走査線数及び画素数が増大することにより、雑音のリスクが更に増える上に、上述の図１１（ａ）に示した回路構成では、電流を拡散させるためのグループ毎に個別スイッチング素子などを用いた制御回路が必要となり、駆動回路の回路規模が増大すると共に制御配線が増大することになる。
【００１４】
前記に鑑み、本発明の目的は、回路規模及び制御配線の増大を回避し、走査線駆動の一斉動作時の雑音やそれに伴う電磁輻射妨害（以下、ＥＭＩ：Electromagnetic Interference と呼ぶ）を低減する走査電極用の容量性負荷駆動回路を提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本発明の一形態に係る容量性負荷駆動回路は、走査電極に与える複数の駆動信号を出力する走査電極用容量性負荷駆動回路であって、複数の駆動信号を一斉に動作させる入力制御信号を遅延させる少なくとも１つの遅延素子と、入力制御信号を受けるものと、入力制御信号が遅延素子を介して遅延した遅延信号を受けるものとからなる複数のタイミング回路と、複数のタイミング回路の各々に対応して設けられ、複数のタイミング回路からの対応する出力信号を受け、各々が駆動信号を出力する複数の高電圧出力回路とを備え、複数の高電圧出力回路は、入力される出力信号に応じて分類分けされており、分類毎に異なる複数の位相で変化する複数の駆動信号を出力する。
【００１６】
本発明の一形態に係る走査電極用容量性負荷駆動回路において、遅延素子は複数設けられており、複数の遅延素子は、互いに異なる遅延量を持つように構成されている。
【００１７】
本発明の一形態に係る走査電極用容量性負荷駆動回路において、遅延素子は列方向に一直線上に複数配置されており、複数のタイミング回路に対して制御信号を与えるものと、遅延信号を与えるものとからなる複数の制御信号配線が、行方向に平行に配置されている。
【００１８】
本発明の一形態に係るプラズマディスプレイパネルは、データ電極と、データ電極を駆動するデータ電極駆動回路部と、消去・維持電極と、消去・維持電極を駆動する消去・維持電極駆動回路部と、走査電極と、走査電極を駆動する、上記一形態に係る走査電極用容量性負荷駆動回路を含む走査電極駆動回路部とを備える。
【発明の効果】
【００１９】
本発明によると、回路規模及び制御配線の増大を回避し、走査線駆動の一斉動作時の雑音やそれに伴うＥＭＩを低減できる。また、本発明は、半導体集積回路で構成されるので、遅延素子のばらつきが基板の設計要因や、個別スイッチング素子のばらつきを受けることなく、安定に制御できる。また、スイッチング素子、電源、接地を共通にすることができ、駆動回路全体の部品点数も削減しながら、一斉動作時の雑音やＥＭＩを低減できる。また、遅延素子の遅延量を均一にしないことで、雑音レベルや周波数を変化させることができる。また、半導体レイアウト上で制御配線を平行して配置することで、配線変更によって各出力の遅延量を容易に変更できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２１】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る走査電極用の容量性負荷駆動回路の回路構成図である。
【００２２】
図１（ａ）に示すように、半導体集積回路で構成される走査電極用の容量性負荷駆動回路１には、一斉動作を制御できる制御入力端子２と、高電圧電源入力端子４と、基準電圧入力端子５と、制御入力端子２からの入力を順番に遅延させていく構成であって、各々が同じ遅延量（ＤＬ１）を持つ同一構成を有する遅延素子６ａ〜６ｃと、制御入力端子２からの入力、及び遅延素子６ａ〜６ｃからの入力をそれぞれ受け、後段の高電圧出力回路８ａ〜８ｄを構成するスイッチング素子のＯＮ、ＯＦＦを制御するタイミング回路７ａ〜７ｄと、タイミング回路７ａ〜７ｄからの出力をそれぞれの入力として、端子の一方の側が高電圧電源入力端子４に接続されたスイッチング素子及び端子の一方の側が基準電位出力端子５に接続されたスイッチング素子から構成され、端子のそれぞれの他方の側が共通の出力端子となる高電圧出力回路８ａ〜８ｄと、高電圧出力回路８ａ〜８ｄの出力端子がそれぞれ接続される走査電極用駆動信号出力端子３ａ〜３ｄとが設けられている。
【００２３】
図１（ｂ）は、図１（ａ）に示した走査電極用の容量性負荷駆動回路１の動作を示すタイミングチャートである。
【００２４】
図１（ｂ）に示すように、制御入力端子２に制御信号Ｃｏｎｔが入力されると、走査電極用駆動信号出力端子３ａから出力される信号ＯＵＴｇ１に対して、走査電極用駆動信号出力端子３ｂ〜３ｄから出力される信号ＯＵＴｇ２、ＯＵＴｇ３、及びＯＵＴｇ４は、そのターンオン、ターンオフを遅延素子６ａの１個分（ＤＬ１）、遅延素子６ａ及び６ｂの２個分（ＤＬ１×２）、遅延素子６ａ〜６ｃの３個分（ＤＬ１×３）の遅延を持って行い、駆動信号を発生することになる。
【００２５】
このように、走査電極用の容量性負荷駆動回路１が動作する場合、該容量性負荷駆動回路１の出力に容量性負荷が接続されていると、駆動電流が各遅延量だけ遅れて流れるので、電源電流ＩＶＤＤＨが一点で極大化されることなく、分散されて流れる。このため、不要な雑音や高速動作時に伴うＥＭＩなどを低減することができる。また、この動作は集積回路上の全高電圧出力を一斉に動作させる場合であり、一列ごとに動作させる場合は別の経路で制御されるものであるから、このような分散は必要ではない。
【００２６】
図２は、走査電極用の容量性負荷駆動回路１を用いたＡＣ型ＰＤＰの一般的な回路構成図である。
【００２７】
図２に示すＡＣ型ＰＤＰにおいて、ＰＤＰのパネル１７には、データ電極１４と、該データ電極１４を駆動するデータ電極駆動回路部１１と、消去・維持電極１６と、該消去・維持電極１６を駆動する消去・維持電極駆動回路部１３と、走査電極１５と、該走査電極１５を駆動する走査電極用の駆動回路部１２とが接続されている。
【００２８】
また、走査電極用の駆動回路部１２は、図１（ａ）に示した複数の容量性負荷駆動回路１を備え、高電圧電源Ｖｓｃａｎ−Ｈ、Ｖｓｃａｎ−Ｌ、Ｖｓと、理想接地である基準電位ＧＮＤとが、複数の容量性負荷駆動回路１に共通化されるように、設けられている。この例では、電源平滑容量１８ａ、スイッチＳＷ１ａ、スイッチＳＷ１ｂ、スイッチＳＷ１ｃ、及びスイッチＳＷ１ｄの組み合わせのみが設けられている。また、複数の容量性負荷駆動回路１に共通して制御信号Ｃｏｎｔ１が同時に入力される。
【００２９】
図３は、図２に示したＡＣ型ＰＤＰの駆動波形図である。なお、一般的に、ＡＣ型ＰＤＰ回路では容量性負荷であるパネルにパルス電流を加えることで放電現象を制御しており、この図では発光放電前の初期化状態の駆動波形を示している。また、説明の便宜上、Ｇｒｏｕｐ１〜Ｇｒｏｕｐ４の四つに分けて制御波形を示しているが、それ以外の任意の整数のグループであってもよいが、これは容量性負荷駆動回路１でのＧｒｏｕｐの数、すなわち遅延素子の数＋１で決定する。
【００３０】
図３に示すように、ここでは、制御信号Ｃｏｎｔ１で制御される容量性負荷駆動回路１の出力は、遅延素子６ａ〜６ｃによりそれぞれ違う動作を行っているので、容量性負荷駆動回路１の外部のスイッチング素子ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、及びＳＷ１ｄの制御のみでＧｒｏｕｐ１〜４の波形を形成できる。このようにして容量性負荷駆動回路１を一斉動作させても、容量性負荷駆動回路１の出力が一定の遅延量をもって遅れて動作するので、一斉に流れる電流が拡散されて、不要な雑音や高速動作時に伴う輻射妨害などを低減することができる。
【００３１】
なお、本実施形態において、図１〜図３に示した例は単なる一例であって、上述した期待値及び効果が得られるのであれば、これらの図に示した例に限定されるものではない。
【００３２】
（第２の実施形態）
図４（ａ）は、本発明の第２の実施形態に係る走査電極用の容量性負荷駆動回路の回路構成図である。
【００３３】
図４（ａ）に示すように、本実施形態の走査電極用の容量性負荷駆動回路１Ａは、上述した第１の実施形態の容量性負荷駆動回路１と比較すると、遅延素子６ｄ〜６ｆの構成が異なっており、その他の部分は同様である。
【００３４】
すなわち、本実施形態に係る遅延素子６ｄは第１の遅延量（ＤＬ１）を持つ遅延素子であり、遅延素子６ｅは第２の遅延量（ＤＬ２）を持つ遅延素子であり、遅延素子６ｆは第３の遅延量（ＤＬ３）を持つ遅延素子である。また、遅延素子６ｄ〜６ｆは、互いに遅延量が異なるか、少なくとも１つの遅延量が異なる構成である。
【００３５】
図４（ｂ）は、図４（ａ）に示した走査電極用の容量性負荷駆動回路１Ａの動作を示すタイミングチャートである。
【００３６】
図４（ｂ）に示すように、制御入力端子２に制御信号Ｃｏｎｔが入力されると、走査電極用駆動信号出力端子３ａから出力される信号ＯＵＴｇ１に対して、走査電極用駆動信号出力端子３ｂ〜３ｄから出力される信号ＯＵＴｇ２、ＯＵＴｇ３、及びＯＵＴｇ４は、そのターンオン、ターンオフを遅延量ＤＬ２、遅延量ＤＬ２＋ＤＬ３、遅延量ＤＬ２＋ＤＬ３＋ＤＬ４だけの遅延を持って行い、駆動信号を発生する。
【００３７】
このように、走査電極用の容量性負荷駆動回路１Ａが動作する場合、該容量性負荷駆動回路１Ａの出力に容量性負荷が接続されていると、駆動電流が各遅延量だけ遅れて流れるので、電源電流ＩＶＤＤＨが一点で極大化されることなく、分散されて流れる。このため、不要な雑音や高速動作時に伴うＥＭＩなどを低減することができる。また、本実施形態では、第１の実施形態と異なり、一定の遅延量ではなく遅延量を変化させることにより、雑音電流の極大化及び雑音周波数を分散させることができるため、遅延量の設定次第では一定の遅延量で順番に遅延させるよりも、ＥＭＩの影響を少なくできる可能性がある。また、この動作は集積回路上の全高電圧出力を一斉に動作させる場合であり、一列ごとに動作させる場合は別の経路で制御されるものであるから、このような分散は必要ではない。
また、第１の実施形態における図２に示したＡＣ型ＰＤＰの構成において、容量性負荷駆動回路１の代わりに本実施形態の容量性負荷駆動回路１Ａを適用することは当然に可能であって、その場合、上述の第１の実施形態による効果と同等又はそれ以上の効果を得ることができることは言うまでもない。
【００３８】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る走査電極用の容量性負荷駆動回路であって、半導体集積回路で構成した場合の配置図である。また、本実施形態では、上述の第１の実施形態に係る走査電極用の容量性負荷駆動回路１を半導体集積回路で構成した例を用いて説明するが、上述の第２の実施形態に係る走査電極用の容量性負荷駆動回路１Ａを半導体集積回路で構成する場合であっても遅延素子の遅延量が異なるだけでその他は同様である。
【００３９】
図５に示す半導体集積回路で構成された容量性負荷駆動回路には、半導体集積回路の入力端子２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈ、２１ｉ、２１ｊ、２１ｋ、２１ｌ、２１ｍ、２１ｎ、２１ｏ、２１ｐ、２１ｑと、半導体集積回路で構成された高電圧出力回路２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ、２２ｇ、２２ｈ、２２ｉ、２２ｊ、２２ｋ、２２ｌ、２２ｍ、２２ｎ、２２ｏ、２２ｐ（第１の実施形態の高電圧出力回路８ａ〜８ｄと同じ構成を有する）と、半導体集積回路で構成されたタイミング回路２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈ、２３ｉ、２３ｊ、２３ｋ、２３ｌ、２３ｍ、２３ｎ、２３ｏ、２３ｐ（第１の実施形態のタイミング回路７ａ〜７ｄと同じ構成を有する）とが設けられている。また、半導体集積回路上には、一斉動作時の制御信号配線２４ａ〜２４ｄが設けられており、該制御信号配線２４ａ〜２４ｄには、第１の実施形態と同様の各々が同一の遅延量（ＤＬ１）を持つ同一構成の遅延素子６ａ〜６ｃが接続されている。
【００４０】
また、図５に示す容量性負荷駆動回路では、タイミング回路２３ａ〜２３ｄが制御信号配線２４ａに接続されており、タイミング回路２３ｅ〜２３ｈが制御信号配線２４ｂに接続されており、タイミング回路２３ｉ〜２３ｌが制御信号配線２４ｃに接続されており、タイミング回路２３ｍ〜２３ｐが制御信号配線２４ｄに接続されている。なお、同図においては、各要素間を接続する配線Ｌが示されている。
【００４１】
図６は、図５に示す半導体集積回路で構成された走査電極用の容量性負荷駆動回路の動作を示すタイミングチャートである。
【００４２】
図６に示すように、半導体集積回路の入力端子２１ｑに入力された信号が、遅延素子６ａ〜６ｃを通過した３つの制御配線２４ｂ〜２４ｄと遅延素子６ａ〜６ｃを通過しない制御配線２４ａとにより、例えば上述の図２に示したような出力のＧｒｏｕｐ１〜４に分類することができるため、一斉動作のタイミングをすらずことができる。これにより、第１の実施形態と同様の効果が得られることは言うまでもない。
【００４３】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る走査電極用の容量性負荷駆動回路であって、半導体集積回路で構成した場合の配置図である。また、本実施形態では、上述の第１の実施形態に係る走査電極用の容量性負荷駆動回路１を半導体集積回路で構成した例を用いて説明するが、上述の第２の実施形態に係る走査電極用の容量性負荷駆動回路１Ａを半導体集積回路で構成する場合であっても遅延素子の遅延量が異なるだけでその他は同様である。
【００４４】
図７に示す半導体集積回路で構成された容量性負荷駆動回路は、上述の図５に示した半導体集積回路で構成された容量性負荷駆動回路と比較すると、半導体集積回路で構成されたタイミング回路２３ａ〜２３ｐと制御信号配線２４ａ〜２４ｄとの接続状態が異なるだけでその他は同様である。
【００４５】
すなわち、図７に示した半導体集積回路で構成された容量性負荷駆動回路では、タイミング回路２３ａ、２３ｅ、２３ｉ、２３ｍが制御信号配線２４ａに接続されており、タイミング回路２３ｂ、２３ｆ、２３ｊ、２３ｎが制御信号配線２４ｂに接続されており、タイミング回路２３ｃ、２３ｇ、２３ｋ、２３ｏが制御信号配線２４ｃに接続されており、タイミング回路２３ｄ、２３ｈ、２３ｌ、２３ｐが制御信号配線２４ｄに接続されている。なお、同図においては、各要素間を接続する配線Ｌが示されている。
【００４６】
図８は、図７に示す半導体集積回路で構成された走査電極用の容量性負荷駆動回路の動作を示すタイミングチャートである。
【００４７】
図８に示すように、半導体集積回路の入力端子２１ｑに入力された信号が、遅延素子６ａ〜６ｃを通過した３つの制御信号配線２４ｂ〜２４ｄと遅延素子６ａ〜６ｃを通過しない制御信号配線２４ａとにより、例えば上述の図２に示したような出力のＧｒｏｕｐ１〜４に分類することができるため、一斉動作のタイミングをすらずことができる。これにより、第３の実施形態と同様の効果が得られることは言うまでもない。
【００４８】
また、上述の第３の実施形態及び第４の実施形態のように、遅延素子を例えば列方向に一直線上に直列に配置して、遅延素子の個数＋１個の制御信号配線を全ての入力端子に直行する又はそれに近い形で（例えば行方向に平行に）配置することにより、配線Ｌを変更するだけで遅延させる出力を容易に決定することができる。
【００４９】
ここで、図９は、従来に係る走査電極用の容量性負荷駆動回路を半導体集積回路で構成した配置図である。図９に示す容量性負荷駆動回路は、遅延素子が設けられておらず、制御信号配線２４が一つ設けられ、タイミング回路２３ａ〜２３ｐの全てが制御信号配線２４に接続している構成であり、その動作は図１０のタイミングチャートに示す通りである。このように、上述の第３及び第４の実施形態に係る図５及び図７に示した容量性負荷駆動回路の構成とは大きく異なると共に、図６及び図８に示した容量性負荷駆動回路の動作とも大きく異なることになる。
【産業上の利用可能性】
【００５０】
本発明は、ＰＤＰ等の容量性負荷を駆動する多チャンネル半導体集積回路の走査電極用の容量性負荷駆動回路にとって有用である。
【図面の簡単な説明】
【００５１】
【図１】（ａ）は、本発明の第１の実施形態に係る走査電極用の容量性負荷駆動回路の一斉動作時の回路構成図であり、（ｂ）は、本発明の第１の実施形態に係る走査電極用の容量性負荷駆動回路の一斉動作時の駆動波形を示すタイミングチャートである。
【図２】本発明の第１の実施形態に係るＡＣ型ＰＤＰの回路構成図である。
【図３】本発明の第１の実施形態に係るＡＣ型ＰＤＰの駆動波形を示すタイミングチャートである。
【図４】（ａ）は、本発明の第２の実施形態に係る走査電極用の容量性負荷駆動回路の一斉動作時の回路構成図であり、（ｂ）は、本発明の第２の実施形態に係る走査電極用の容量性負荷駆動回路の一斉動作時の駆動波形を示すタイミングチャートである。
【図５】本発明の第３の実施形態に係る半導体集積回路で構成された走査電極用の容量性負荷駆動回路の配置図である。
【図６】本発明の第３の実施形態に係る半導体集積回路で構成された走査電極用の容量性負荷駆動回路の駆動波形を示すタイミングチャートである。
【図７】本発明の第４の実施形態に係る半導体集積回路で構成された走査電極用の容量性負荷駆動回路の配置図である。
【図８】本発明の第４の実施形態に係る半導体集積回路で構成された走査電極用の容量性負荷駆動回路の駆動波形を示すタイミングチャートである。
【図９】従来に係る半導体集積回路で構成された走査電極用の容量性負荷駆動回路の配置図である。
【図１０】従来に係る半導体集積回路で構成された走査電極用の容量性負荷駆動回路の駆動波形を示すタイミングチャートである。
【図１１】（ａ）は、従来に係る走査電極用の容量性負荷駆動回路の一斉動作時の回路構成図であり、（ｂ）は、従来に係る走査電極用の容量性負荷駆動回路の一斉動作時の駆動波形を示すタイミングチャートである。
【図１２】従来に係るＡＣ型ＰＤＰの回路構成図である。
【図１３】従来に係るＡＣ型ＰＤＰの駆動波形を示すタイミングチャートである。
【符号の説明】
【００５２】
１、１Ａ  走査電極用の容量性負荷駆動回路
２  一斉動作制御用の制御入力端子
３ａ、３ｂ、３ｃ、３ｄ  走査電極用駆動信号出力端子
４  高電圧電源入力端子
５  基準電圧入力端子
６ａ、６ｂ、６ｃ  ＤＬ１の遅延量を持つ同一構成の遅延素子
７ａ、７ｂ、７ｃ、７ｄ  タイミング回路、
８a、８ｂ、８ｃ、ｄ  高電圧出力回路
１１  データ電極駆動回路部
１２  走査電極駆動回路部
１３  消去・維持電極駆動回路部
１４  データ電極
１５  走査電極
１６  消去・維持電極
１７  ＰＤＰパネル
１８ａ、１８ｂ、１８ｃ  電源平滑容量
６ｄ  ＤＬ２の遅延量を持つ遅延素子
６ｅ  ＤＬ３の遅延量を持つ遅延素子
６ｆ  ＤＬ４の遅延量を持つ遅延素子
ＶＤＤＨ  高電圧電源
ＧＮＤ    基準電位
ＩＶＤＤＨ  高電圧電源電流
Ｖｓｃａｎ−Ｈ、Ｖｓｃａｎ−Ｌ、Ｖｓ  高電圧電源
ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄ  スイッチング素子
Ｃｏｎｔ、Ｃｏｎｔ１  一斉動作時の制御信号
２１ａ〜２１ｑ  半導体集積回路の入出力端子
２２ａ〜２２ｐ  半導体集積回路で構成された高電圧出力回路
２３ａ〜２３ｐ  半導体集積回路で構成されたタイミング回路
２４ａ〜２４ｄ  半導体集積回路上での制御信号配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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