(57)【要約】【課題】半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させること。【解決手段】ＳＯＩ基板２２の表面層に素子構造を形成し、その表面にマスク酸化膜を形成し、マスクの開口幅を変えることにより、埋め込み絶縁層２４に達する素子分離用トレンチ３１と、埋め込み絶縁層２４に達しない活性部トレンチ３５を同時に形成する。ＣＶＤ法により素子分離用トレンチ３１の内周面に第１酸化膜３２を堆積するとともに、活性部トレンチ３５を第１酸化膜３２で埋める。ポリシリコン膜３３で素子分離用トレンチ３１を埋める。ポリシリコン膜３３の、基板表面上の部分をエッチバックにより除去する。ＢＰＳＧ膜３６を堆積し、素子分離用トレンチ３１の上部を塞ぐ。層間絶縁膜５０にコンタクトホールを形成し、埋め込みプラグ５１，５２，５６を介して金属配線５３，５４，５５と半導体とのコンタクトを取る。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体活性層に第１トレンチおよび第２トレンチを同時に形成するトレンチ形成工程と、
前記第１トレンチの側壁および底部を第１絶縁膜で被覆するとともに、前記第２トレンチを前記第１絶縁膜で埋める第２トレンチ埋め込み工程と、
前記第１トレンチ内の前記第１絶縁膜の内側に残る溝を半導体膜で埋める第１トレンチ埋め込み工程と、
前記第１トレンチの外側に堆積した前記半導体膜をエッチングにより除去して、前記第１トレンチ内にのみ前記半導体膜を残すエッチング工程と、
前記第１トレンチ内の前記半導体膜の上を第２絶縁膜で塞ぐ第１トレンチ被覆工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ形成工程では、前記第２トレンチの幅を前記第１トレンチの幅よりも狭くして、前記第２トレンチを前記第１トレンチよりも浅く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ形成工程では、前記第１トレンチを、前記半導体活性層の下に設けられた埋め込み絶縁層に達するように形成し、前記第２トレンチを前記埋め込み絶縁層に達しないように形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２トレンチ埋め込み工程では、前記第１絶縁膜を、前記第２トレンチが完全に埋まり、かつ前記第１トレンチが埋まらない厚さに堆積することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記トレンチ形成工程の前に、前記半導体活性層にゲート絶縁膜を形成するゲート形成工程、をさらに含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記トレンチ形成工程の前に、前記半導体活性層に不純物拡散領域を形成する拡散領域形成工程、をさらに含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記第２トレンチ埋め込み工程では、ＣＶＤ法により前記第１絶縁膜を堆積することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
図９は、従来の半導体装置の構成を示す断面図である。図９に示すように、従来の高耐圧横型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）１では、素子分離領域に第１トレンチ２が形成され、ドリフト電流が流れる素子活性領域に第２トレンチ３が形成されている。第１トレンチ２は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板４の埋め込み絶縁層５に達している。第２トレンチ３は、埋め込み絶縁層５に達せずに、半導体活性層６の途中までの深さとなっている。第１トレンチ２および第２トレンチ３は、ともに絶縁膜７，８で埋められている。この構成によれば、コレクタ領域とベース領域の間にある絶縁膜８によって、ＩＧＢＴの耐圧が垂直方向に保持されるので、デバイスピッチを縮小することができる。
【０００３】
図９に示す半導体装置は、次のようにして作製される。まず、埋め込み絶縁層５の厚さが１μｍであり、半導体活性層６の厚さが１４μｍであるＳＯＩ基板４を用意する。半導体活性層６の表面に拡散領域、選択酸化膜、ゲート絶縁膜およびゲート電極などを形成する。その後、基板表面にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化膜を０．４μｍ程度の厚さに堆積する。この酸化膜に１．２μｍ幅の開口部を形成し、それをマスクとしてトレンチエッチングを行い、第１トレンチ２を形成する。第１トレンチ２の底部の幅は、０．７μｍ程度になる。基板表面には、０．２μｍ程度の厚さのマスク酸化膜が残る。
【０００４】
次いで、ＣＶＤ法により第１トレンチ２に酸化膜を充填する。第１トレンチ２をＣＶＤ酸化膜で完全に埋めるには、酸化膜を１．０μｍ程度の厚さに堆積する必要がある。従って、基板表面には、合計で１．２μｍ程度の厚さの酸化膜が残ることになる。次いで、この酸化膜に０．８μｍ幅の開口部を形成し、それをマスクとしてトレンチエッチングを行い、第２トレンチ３を形成する。この第２トレンチ３の深さは、１０μｍ程度である。トレンチエッチングにより、基板表面の酸化膜が０．１５μｍ程度エッチングされてなくなるので、基板表面には、１．０５μｍ程度の厚さの酸化膜が残る。さらに、ＣＶＤ法により第２トレンチ３に酸化膜を充填する。第２トレンチ３をＣＶＤ酸化膜で完全に埋めるには、酸化膜を０．８μｍ程度の厚さに堆積する必要がある。
【０００５】
次いで、基板表面にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を堆積し、リフローにより表面を平坦化する。そして、基板表面のＣＶＤ酸化膜およびＢＰＳＧ膜にエッチングによりコンタクトホールを形成し、ＣＶＤ法によりコンタクトホールに金属の埋め込みプラグ９を形成し、金属配線１０を形成し、パッシベーション膜（図示省略）を形成することによって、図９に示す構成の高耐圧横型ＩＧＢＴ１が得られる。
【０００６】
ところで、半導体基体の表面に絶縁膜を形成し、その絶縁膜に幅の異なる複数の開口部を設け、半導体基体をエッチングして開口部の幅に応じて異なる深さを有する複数の溝を形成し、さらに複数の溝に誘電体を埋め込んで絶縁分離領域を形成する方法が公知である（例えば、特許文献１参照。）。また、マイクロローディング効果によって、１回のフォトリソグラフィ法とエッチング法で浅いトレンチと深いトレンチを同時に形成できることが公知である（例えば、特許文献２参照。）。また、ＳＯＩ基板の埋め込み絶縁層に達するトレンチの側壁に絶縁膜を形成し、さらにトレンチにポリシリコンを埋め込む方法が公知である（例えば、特許文献３参照。）。また、ＳＯＩ基板に形成したトレンチを絶縁膜で埋めることによって、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くした横型ＩＧＢＴが提案されている（例えば、特許文献４参照。）。
【０００７】
【特許文献１】特開平６−２９１１７８号公報（［要約］の［構成］）
【特許文献２】特開２００４−２４１５８６号公報（段落番号［０００９］）
【特許文献３】特開２０００−３１５７３６号公報（段落番号［００３０］〜［００３２］）
【特許文献４】特開２００６−５１７５号公報（［要約］の［解決手段］）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来の製造方法では、半導体領域と金属配線の間の層間絶縁膜が、第１トレンチ形成時のマスク酸化膜の残り、第１トレンチを埋める酸化膜の残り、第２トレンチを埋める酸化膜およびＢＰＳＧ膜によって構成される。そのため、層間絶縁膜が２．５〜３μｍと厚くなり、その分、層間絶縁膜の厚さのばらつきが大きくなる。また、コンタクトホールを開口する際、被エッチング面積が小さいため、エッチングの終点時点を正確に検出するのが困難である。
【０００９】
このような原因によって、コンタクトホールが十分な深さまで形成されず、半導体領域が露出しないことがある。この場合、埋め込みプラグが半導体領域に接触しないので、コンタクト不良となってしまう。あるいは、コンタクトホールが必要以上に深くまで形成されてしまい、浅いＰＮ接合部を貫通してしまうことがある。この場合、埋め込みプラグを介してＰ型領域とＮ型領域が短絡してしまうため、リーク不良となってしまう。このように、コンタクト不良やリーク不良によって歩留まりが低下するという問題点がある。
【００１０】
これを回避する方法として、エッチバックやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって層間絶縁膜を薄くすることが考えられる。しかし、エッチバックやＣＭＰを行う際のばらつきによって、トレンチの上部の酸化膜がなくなると、シームと呼ばれるトレンチを埋める酸化膜の継ぎ目が出現し、不具合が生じるという問題点がある。
【００１１】
この発明は、上述した従来技術による問題点を解消するため、半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、半導体活性層に第１トレンチおよび第２トレンチを同時に形成するトレンチ形成工程と、前記第１トレンチの側壁および底部を第１絶縁膜で被覆するとともに、前記第２トレンチを前記第１絶縁膜で埋める第２トレンチ埋め込み工程と、前記第１トレンチ内の前記第１絶縁膜の内側に残る溝を半導体膜で埋める第１トレンチ埋め込み工程と、前記第１トレンチの外側に堆積した前記半導体膜をエッチングにより除去して、前記第１トレンチ内にのみ前記半導体膜を残すエッチング工程と、前記第１トレンチ内の前記半導体膜の上を第２絶縁膜で塞ぐ第１トレンチ被覆工程と、を含むことを特徴とする。
【００１３】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記トレンチ形成工程では、前記第２トレンチの幅を前記第１トレンチの幅よりも狭くして、前記第２トレンチを前記第１トレンチよりも浅く形成することを特徴とする。
【００１４】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記トレンチ形成工程では、前記第１トレンチを、前記半導体活性層の下に設けられた埋め込み絶縁層に達するように形成し、前記第２トレンチを前記埋め込み絶縁層に達しないように形成することを特徴とする。
【００１５】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項２または３に記載の発明において、前記第２トレンチ埋め込み工程では、前記第１絶縁膜を、前記第２トレンチが完全に埋まり、かつ前記第１トレンチが埋まらない厚さに堆積することを特徴とする。
【００１６】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記トレンチ形成工程の前に、前記半導体活性層にゲート絶縁膜を形成するゲート形成工程、をさらに含むことを特徴とする。
【００１７】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記トレンチ形成工程の前に、前記半導体活性層に不純物拡散領域を形成する拡散領域形成工程、をさらに含むことを特徴とする。
【００１８】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記第２トレンチ埋め込み工程では、ＣＶＤ法により前記第１絶縁膜を堆積することを特徴とする。
【００１９】
この発明によれば、第１トレンチと第２トレンチを同時に形成し、第１トレンチを、絶縁膜を介して半導体膜で埋め、その半導体膜の、基板表面に積層された部分を除去することによって、層間絶縁膜が薄くなる。従って、層間絶縁膜の厚さのばらつきと、コンタクトホールを形成する際のエッチングのばらつきが小さくなり、過不足のない深さのコンタクトホールを形成することができる。また、第１トレンチを第２絶縁膜で塞ぐことによって、シームの出現を回避することができる。
【発明の効果】
【００２０】
本発明にかかる半導体装置の製造方法によれば、半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。
【００２２】
図１は、実施の形態にかかる半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる高耐圧横型ＩＧＢＴ２１は、ＳＯＩ基板２２に形成されている。ＳＯＩ基板２２は、支持基板２３上に埋め込み絶縁層２４を有し、さらにその上に半導体活性層（以下、単に活性層とする）２５を有する。活性層２５は、トレンチアイソレーション構造を構成する第１トレンチ（以下、素子分離用トレンチとする）３１により分割されている。素子分離用トレンチ３１は、選択酸化膜４８および活性層２５を貫通して埋め込み絶縁層２４に達している。素子分離用トレンチ３１は、第１絶縁膜、例えば第１酸化膜３２を介して半導体膜、例えばポリシリコン膜３３により埋められている。
【００２３】
このトレンチアイソレーション部と埋め込み絶縁層２４により囲まれる領域は、素子形成領域３４となる。素子形成領域３４の活性層２５の表面層においてエミッタ部には、ベース領域４１、ベースコンタクト領域４２およびエミッタ領域４３が設けられている。ベース領域４１の、エミッタ領域４３と活性層２５の間の表面には、ゲート酸化膜４４を介してゲートポリシリコン電極４５が設けられている。また、活性層２５の表面層において前記エミッタ部から離れた所には、コレクタ部が設けられている。コレクタ部には、バッファ領域４６およびコレクタ領域４７が設けられている。
【００２４】
エミッタ部とコレクタ部の間には、活性層２５を折り曲げて、実効的なドリフト長を長くするための第２トレンチ（以下、活性部トレンチとする）３５がある。この活性部トレンチ３５は、選択酸化膜４９を貫通して活性層２５に達するが、埋め込み絶縁層２４には達していない。活性部トレンチ３５は、前記第１酸化膜３２により埋められている。ゲートポリシリコン電極４５上には、層間絶縁膜５０が設けられている。層間絶縁膜５０は、トレンチ形成時のマスク膜の残り（図示省略）と、その上に堆積された前記第１酸化膜３２と、さらにその上に堆積された第２絶縁膜、例えばＢＰＳＧ膜３６とから構成されている。
【００２５】
ゲート配線（Ｇ）となる金属配線５５は、層間絶縁膜５０を貫通する埋め込みプラグ５６を介してゲートポリシリコン電極４５に電気的に接続されている。エミッタ配線（Ｅ）となる金属配線５３は、層間絶縁膜５０を貫通する埋め込みプラグ５１を介してエミッタ領域４３およびベース領域４１に電気的に接続されている。コレクタ配線（Ｃ）となる金属配線５４は、層間絶縁膜５０を貫通する埋め込みプラグ５２を介してコレクタ領域４７に電気的に接続されている。層間絶縁膜５０および金属配線５３，５４，５５は、図示しないパッシベーション膜により被覆されている。
【００２６】
図２〜図７は、実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。まず、図２に示すように、支持基板２３上に例えば厚さ１μｍの埋め込み絶縁層２４があり、さらにその上に例えば厚さ１４μｍの活性層２５を有するＳＯＩ基板２２を用意する。このＳＯＩ基板２２の活性層２５の表面層に周知の方法によりベース領域４１、ベースコンタクト領域４２、エミッタ領域４３、バッファ領域４６、コレクタ領域４７、選択酸化膜４８，４９、ゲート酸化膜４４およびゲートポリシリコン電極４５等の素子構造を形成する。
【００２７】
次いで、基板表面にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により例えば第２酸化膜６１を例えば０．４μｍの厚さに堆積する。さらに、この第２酸化膜６１の表面にフォトレジスト６２を塗布し、フォトリソグラフィ技術により、素子分離領域に例えば２．５μｍ幅の第１開口部６３を有し、かつ、素子活性領域に例えば０．８μｍ幅の第２開口部６４を有するレジストマスクを形成する。
【００２８】
次いで、図３に示すように、レジストマスクをマスクとして第２酸化膜６１および選択酸化膜４８，４９に開口部を形成し、活性層２５を露出させる。そして、レジストマスクを除去した後、第２酸化膜６１をマスクとしてトレンチエッチングを行い、素子分離用トレンチ３１および活性部トレンチ３５を同時に形成する。その際、マスクの開口幅に応じた深さのトレンチが形成される。従って、開口幅の広い素子分離用トレンチ３１が、開口幅の狭い活性部トレンチ３５よりも深くなる。
【００２９】
前記寸法例によれば、第２酸化膜６１において、素子分離用トレンチ３１を形成するための開口幅は２．５μｍであり、活性部トレンチ３５を形成するための開口幅は０．８μｍである。この場合、活性部トレンチ３５の深さが例えば１０μｍとなるようにエッチングを行うと、素子分離用トレンチ３１の深さは１６μｍとなる。ただし、これは、１６μｍよりも厚い半導体層に素子分離用トレンチ３１を形成すると仮定した場合の寸法である。前記寸法例では、活性層２５の厚さが１４μｍであるので、素子分離用トレンチ３１は、活性層２５を貫通して埋め込み絶縁層２４に達する。
【００３０】
そして、活性層２５をさらに２μｍエッチングするのに対応する深さ分だけ、埋め込み絶縁層２４がオーバーエッチングされる。このようにオーバーエッチングを行うことによって、活性層２５に厚さばらつきがあっても素子分離用トレンチ３１を確実に埋め込み絶縁層２４に到達させることができるので、十分な素子分離特性を有する分離構造を設けることができる。また、素子形成領域３４に十分な深さの活性部トレンチ３５を設けることができる。
【００３１】
次いで、希フッ酸を用いて基板を洗浄し、トレンチ内のポリマーを除去する。さらに、等方性のドライエッチャでトレンチ内壁をエッチングし、トレンチエッチングの際にトレンチ内壁に生じたエッチングダメージを除去する。前記寸法例の場合、これらの処理によって、素子分離用トレンチ３１の開口幅は例えば２．７μｍに広がり、活性部トレンチ３５の開口幅は例えば１．０μｍに広がる。
【００３２】
次いで、図４に示すように、基板全面に例えば減圧ＣＶＤ法により例えば第１酸化膜３２を堆積する。その際、活性部トレンチ３５は、第１酸化膜３２で完全に埋まるが、素子分離用トレンチ３１は、第１酸化膜３２で完全に埋まらずに、その側壁および底部が被覆される程度であり、素子分離用トレンチ３１の内側にさらに溝が残るようにする。
【００３３】
前記寸法例の場合、第１酸化膜３２として、例えばＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜を１μｍの厚さに堆積すれば、活性部トレンチ３５がＨＴＯ膜で埋まり、かつ、その上部が完全にＨＴＯ膜で塞がった状態となる。一方、素子分離用トレンチ３１では、その底部にＨＴＯ膜が０．６μｍ程度の厚さに堆積するとともに、トレンチ側壁にＨＴＯ膜が０．６μｍ〜０．８μｍ程度の厚さに堆積した状態となる。なお、図４では、トレンチエッチング後に基板表面に残る第２酸化膜は、第１酸化膜３２と一体化されており、特に明示はされていない（図５〜図７においても同様）。
【００３４】
次いで、図５に示すように、基板全面に例えば減圧ＣＶＤ法により例えばポリシリコン膜３３を堆積し、素子分離用トレンチ３１内の第１酸化膜３２の内側に残る溝を完全に埋める。前記寸法例の場合、素子分離用トレンチ３１内に残る溝の底部の幅は約１．５μｍとなる。従って、ポリシリコン膜３３を例えば１μｍの厚さに堆積すれば、素子分離用トレンチ３１がポリシリコン膜３３で埋まる。その際、ポリシリコン膜３３は、基板表面の第１酸化膜３２の上にも堆積する。
【００３５】
次いで、図６に示すように、例えばドライエッチングによるエッチバックによりポリシリコン膜３３の、第１酸化膜３２の上の部分を除去する。その際、素子分離用トレンチ３１内にはポリシリコン膜３３を残す。
【００３６】
次いで、図７に示すように、周知の方法により基板全面にＢＰＳＧ膜３６を例えば０．４μｍの厚さに堆積する。そして、リフローを行って、素子分離用トレンチ３１の上部をＢＰＳＧ膜３６で完全に覆う。前記寸法例の場合、図示省略するトレンチ形成時のマスク膜の残り、第１酸化膜３２およびＢＰＳＧ膜３６からなる層間絶縁膜５０の厚さは、１．５μｍ程度である。
【００３７】
次いで、図１に示すように、周知の方法により層間絶縁膜５０にコンタクトホールを形成し、例えばＣＶＤ法によりタングステンの埋め込みプラグ５１，５２，５６でそのコンタクトホールを埋め、金属配線５３，５４，５５を形成する。最後に、周知の方法により基板全面にパッシベーション膜を成膜し、ＩＧＢＴが完成する。
【００３８】
図８は、実施の形態にかかる半導体装置の素子分離耐圧を説明する要部断面図であり、素子分離用トレンチの底部の拡大図である。図８に示すように、第１領域７１に形成されたＩＧＢＴ（図には現れていない）と第２領域７２に形成されたＩＧＢＴ（図には現れていない）は、両領域７１，７２の間の素子分離用トレンチ３１、第１酸化膜３２およびポリシリコン膜３３からなる素子分離領域によって分離される。第１酸化膜３２の、第１領域７１または第２領域７２に接する部分の厚さは、最も薄い素子分離用トレンチ３１の底部付近で０．６μｍ程度である。第１酸化膜３２の破壊電界が８ＭＶ／ｃｍであるので、素子分離耐圧は４８０Ｖ程度となり、十分な素子分離耐圧が得られる。
【００３９】
上述した製造方法においては、ゲート酸化膜４４およびゲートポリシリコン電極４５のＭＯＳゲート構造を形成した後に、素子分離用トレンチ３１および活性部トレンチ３５を形成するとしているが、その理由は、この順で形成すれば、ゲート酸化膜が重金属で汚染されてその品質が低下する懸念がなくなり、高品質なゲート酸化膜を形成することができるからである。従って、ゲート酸化膜が重金属によって汚染されるのを防ぐことができれば、先にトレンチを形成し、その後にゲート構造を形成してもよい。
【００４０】
ただし、先にトレンチを形成する場合、基板全面に、トレンチを形成するためのマスク酸化膜を熱酸化法またはＣＶＤ法により形成するため、ＭＯＳゲート構造を形成する前にそのマスク酸化膜をフッ酸やドレイエッチングにより除去する必要がある。マスク酸化膜を除去する際には、トレンチ内の酸化膜やポリシリコン膜が除去されないようにマスクを形成する必要があるので、全体として工程数が増えてしまう。
【００４１】
また、第１酸化膜３２をＣＶＤ法により堆積するとしているが、その理由は、熱酸化法のように１０００℃以上の高温で長時間の熱処理を行うと、それ以前に形成された拡散領域の濃度プロファイルが変化するおそれがあるからである。なお、第１酸化膜３２を熱酸化法で形成する場合には、この熱酸化による拡散領域の濃度プロファイルの変化を考慮して予め拡散領域を形成しておけばよい。
【００４２】
以上説明したように、実施の形態によれば、層間絶縁膜５０が薄くなり、例えば前記寸法例によれば層間絶縁膜５０の厚さが従来の半分程度になるので、層間絶縁膜５０の厚さのばらつきが小さくなる。また、コンタクトホールを形成する際のエッチングのばらつきが小さくなる。従って、層間絶縁膜５０に過不足のない深さのコンタクトホールを形成することができる。その結果、コンタクトホールが浅すぎてコンタクト不良となったり、コンタクトホールが深すぎてリーク不良となるのを防ぐことができるので、素子の歩留まりが向上するという効果が得られる。
【００４３】
また、ＢＰＳＧ膜３６が素子分離用トレンチ３１の上部を塞ぐことによって、素子分離用トレンチ３１内の第１酸化膜３２やポリシリコン膜３３によるシームが出現するのを回避することができる。また、開口幅を変えることによって深さの異なる素子分離用トレンチ３１と活性部トレンチ３５を同時に形成するので、トレンチ形成工程が１回で済み、製造コストを下げることができる。
【００４４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、絶縁膜（絶縁層）は、酸化膜に限らず、窒化膜などの他の絶縁膜でもよい。また、半導体は、シリコンに限らず、化合物半導体などでもよい。また、実施の形態中に記載した寸法は一例であり、本発明はそれらの値に限定されるものではない。また、本発明は、図１のコレクタ領域４７の代わりに、活性層２５と同じ導電型の領域を形成した高耐圧横型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などの製造にも適用できる。
【産業上の利用可能性】
【００４５】
以上のように、本発明にかかる半導体装置の製造方法は、高耐圧半導体装置の製造に有用であり、特に、高耐圧横型ＩＧＢＴや高耐圧横型ＭＯＳＦＥＴの製造に適している。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。
【図７】本発明の実施の形態にかかる半導体装置の製造段階の構成を示す断面図である。
【図８】本発明の実施の形態にかかる半導体装置の素子分離耐圧を説明する要部断面図である。
【図９】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００４７】
２１  半導体装置
２４  埋め込み絶縁層
２５  半導体活性層
３１  第１トレンチ
３２  第１絶縁膜
３３  半導体膜
３５  第２トレンチ
３６  第２絶縁膜
【図１】
2009224660.tif 000003
【図２】
2009224660.tif 000004
【図３】
2009224660.tif 000005
【図４】
2009224660.tif 000006
【図５】
2009224660.tif 000007
【図６】
2009224660.tif 000008
【図７】
2009224660.tif 000009
【図８】
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【図９】
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