(57)【要約】【課題】単位セルの面積が小さく、高集積化の可能な強誘電体記憶装置を提供する。【解決手段】強誘電体記憶装置は、複数の強誘電体キャパシタと、強誘電体キャパシタに対応して設けられたセルトランジスタと、セルトランジスタとビット線との間を接続するビット線コンタクトとを備え、強誘電体キャパシタおよびセルトランジスタは単位セルを成し、複数の単位セルは複数の単位セルのセルトランジスタが直列に接続されることによってセルストリングを成し、複数のワード線は複数のセルトランジスタのゲートに接続され、あるいは、ゲートとして機能し、複数のプレート線は複数の強誘電体キャパシタの第２の電極に接続され、複数のビット線のうち或るビット線は、セルストリングのうち一端のセルトランジスタのみとビット線コンタクトを介して接続されている。【選択図】図１
2009205752.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
複数のプレート線と、
第１の電極と第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、
複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタと、
前記セルトランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
前記強誘電体キャパシタおよび前記セルトランジスタは、前記第１の電極と前記セルトランジスタのソースまたはドレインの一方とが第１のノードで接続されることによって単位セルを成し、
前記単位セルのセルトランジスタのソースまたはドレインの他方が他の単位セルの前記第１のノードに接続されることによって複数の前記単位セルのセルトランジスタが直列に接続され、これにより複数の前記単位セルがセルストリングを成し、
複数の前記ワード線は複数の前記セルトランジスタのゲートに接続され、あるいは、ゲートとして機能し、
複数の前記プレート線は複数の前記強誘電体キャパシタの前記第２の電極に接続され、
前記ビット線は、前記ビット線コンタクトを介して前記セルストリングのうち一端のセルトランジスタのみと接続されていることを特徴とする強誘電体記憶装置。
【請求項２】
複数のワード線と、
複数のビット線と、
コモンプレートとして互いに共通に接続された複数のプレート線と、
第１の電極と第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、
複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタと、
前記セルトランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
前記強誘電体キャパシタおよび前記セルトランジスタは、前記第１の電極と前記セルトランジスタのソースまたはドレインの一方とが第１のノードで接続されることによって単位セルを成し、
前記単位セルのセルトランジスタのソースまたはドレインの他方が他の単位セルの前記第１のノードに接続されることによって複数の前記単位セルのセルトランジスタが直列に接続され、これにより複数の前記単位セルがセルストリングを成し、
複数の前記ワード線は複数の前記セルトランジスタのゲートに接続され、あるいは、ゲートとして機能し、
前記コモンプレートは複数の前記強誘電体キャパシタの前記第２の電極に接続され、
前記ビット線は、前記ビット線コンタクトを介して前記セルストリングのうち一端のセルトランジスタのみと接続されていることを特徴とする強誘電体記憶装置。
【請求項３】
データ書込み動作において、書込み対象の第１の単位セルの前記セルトランジスタ、並びに、前記セルストリングのうち前記第１の単位セルと前記ビット線との間に介在する前記単位セルの前記セルトランジスタがオン状態になることを特徴とする請求項１または請求項２に記載の強誘電体記憶装置。
【請求項４】
データ読出し動作において、読出し対象の第２の単位セルの前記セルトランジスタ、並びに、前記セルストリングのうち前記第２の単位セルと前記ビット線との間に介在する前記単位セルの前記セルトランジスタがオン状態になることを特徴とする請求項１から請求項３のいずれかに記載の強誘電体記憶装置。
【請求項５】
データ読出し動作において、前記セルストリングのうち前記第２の単位セルと前記ビット線との間に介在する前記単位セルの個数に応じて、データの検出に用いられる基準データを変更することを特徴とする請求項４に記載の強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置に関する。
【背景技術】
【０００２】
従来の強誘電体メモリは、強誘電体キャパシタと選択トランジスタとからなる複数の単位セルから構成されている。各単位セルの強誘電体キャパシタは、選択トランジスタを介してビット線に接続されている。つまり、従来、各単位セルに対してビット線コンタクトが設けられており、ビット線コンタクトがビット線と各メモリセルの選択トランジスタとの間を接続していた。
【０００３】
このように各単位セルごとにビット線コンタクトが設けられている場合、単位セルのサイズ（面積）は、最小で８Ｆ２までしか小さくならない。ここで、Ｆは、デバイス製造技術における最小の加工寸法である。
【特許文献１】特開２０００−９０６７４号公報
【特許文献２】特開２０００−３６５６８号公報
【特許文献３】特開平９−１３９０９０号公報
【非特許文献１】International Solid State Circuit Conference 1988, THAM 10.6, “A Ferroelectric Nonvolatile Memory” S.S Eaton et al., Ramtron corp.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
単位セルの面積が小さく、高集積化の可能な強誘電体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った強誘電体記憶装置は、複数のワード線と、複数のビット線と、複数のプレート線と、第１の電極と第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタと、前記セルトランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
前記強誘電体キャパシタおよび前記セルトランジスタは、前記第１の電極と前記セルトランジスタのソースまたはドレインの一方とが第１のノードで接続されることによって単位セルを成し、
前記単位セルのセルトランジスタのソースまたはドレインの他方が他の単位セルの前記第１のノードに接続されることによって複数の前記単位セルのセルトランジスタが直列に接続され、これにより複数の前記単位セルがセルストリングを成し、
複数の前記ワード線は複数の前記セルトランジスタのゲートに接続され、あるいは、ゲートとして機能し、
複数の前記プレート線は複数の前記強誘電体キャパシタの前記第２の電極に接続され、
前記ビット線は、前記ビット線コンタクトを介して前記セルストリングのうち一端のセルトランジスタのみと接続されていることを特徴とする。
【０００６】
本発明に係る他の実施形態に従った強誘電体記憶装置は、複数のワード線と、複数のビット線と、コモンプレートとして互いに共通に接続された複数のプレート線と、第１の電極と第２の電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、複数の前記強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタと、前記セルトランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
前記強誘電体キャパシタおよび前記セルトランジスタは、前記第１の電極と前記セルトランジスタのソースまたはドレインの一方とが第１のノードで接続されることによって単位セルを成し、
前記単位セルのセルトランジスタのソースまたはドレインの他方が他の単位セルの前記第１のノードに接続されることによって複数の前記単位セルのセルトランジスタが直列に接続され、これにより複数の前記単位セルがセルストリングを成し、
複数の前記ワード線は複数の前記セルトランジスタのゲートに接続され、あるいは、ゲートとして機能し、
前記コモンプレートは複数の前記強誘電体キャパシタの前記第２の電極に接続され、
前記ビット線は、前記ビット線コンタクトを介して前記セルストリングのうち一端のセルトランジスタのみと接続されていることを特徴とする。
【発明の効果】
【０００７】
本発明による強誘電体記憶装置は、単位セルの面積が小さく、高集積化に適している。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図である。本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬとを備える。尚、図１では、プレート線ＰＬは、ワード線ＷＬと区別するために破線で示されている。
【００１０】
１つの強誘電体キャパシタおよび１つのセルトランジスタ（選択トランジスタ）が１つの単位セルを成している。４つの単位セルが直列に接続されることによって１つのセルストリングＣＳが形成されている。単位セルは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶するメモリセルであり、半導体基板上にマトリクス状に二次元配置されている。単位セルは、ワード線とビット線との交点に対応して設けられている。各ワード線ＷＬは、ロウ方向に配列する単位セルに対応して設けられている。各ビット線ＢＬは、カラム方向に配列する単位セルに対応して設けられている。各プレート線ＰＬは、ロウ方向に配列する単位セルに対応して設けられている。
【００１１】
ワード線駆動回路ＷＬＤがワード線ＷＬに接続されている。ワード線駆動回路ＷＬＤは、ロウデコーダＲＤから受けらアドレスに従って、一部の（単数または複数の）ワード線ＷＬを選択し、選択されたワード線ＷＬに電圧を印加する。センスアンプＳ／Ａがビット線ＢＬに接続されている。センスアンプＳ／Ａは、データ読出し時に、ビット線に伝播する単位セルからのデータを検出する。また、センスアンプＳ／Ａは、データ書込み時に、一部の（単数または複数の）ビット線ＢＬを選択し、選択されたビット線ＢＬに電圧を印加する。これによって、センスアンプＳ／Ａは、選択ワード線に接続された単位セルにビット線ＢＬを介してデータを書き込むことができる。このように、ワード線ＷＬとビット線ＢＬとに電圧を印加することによって、それらの交点に位置する単位セルにデータを書込み、あるいは、該単位セルからデータを読み出すことができる。ただし、本実施形態では、ビット線ＢＬは、セルストリングＣＳの一端にある単位セルのみに接続されているので、後述のように読出し動作および書込み動作は、従来のそれらの動作と異なる。本実施形態による読出し動作および書込み動作は後述する。
【００１２】
図１は、１６×４のマトリクス状に配置された単位セル（４×４のマトリクス状に配置されたセルストリング）を示している。しかし、単位セル（セルストリング）の個数はこれに限定しない。
【００１３】
図２は、本実施形態に従ったセルストリングＣＳの構成を示す断面図である。図３は、図２に示すセルストリングＣＳの等価回路図である。図２はビット線ＢＬに沿った断面であるので、図２には、ビット線ＢＬは、１本のみ示されている。
【００１４】
強誘電体メモリは、複数の強誘電体キャパシタＦＣ１〜ＦＣ４と、複数のセルトランジスタＣＴ１〜ＣＴ４とを備えている。強誘電体キャパシタＦＣは、第１の電極Ｅ１、第２の電極Ｅ２、ならびに、第１の電極Ｅ１と第２の電極Ｅ２との間に設けられた強誘電体膜ＦＥを含む。セルトランジスタＣＴ１〜ＣＴ４は、それぞれ強誘電体キャパシタＦＣ１〜ＦＣ４に対応して設けられている。
【００１５】
強誘電体キャパシタＦＣ１のそれぞれの第１の電極Ｅ１は、セルトランジスタＣＴ１〜ＣＴ４のソースまたはドレインの一方（例えば、ソース）と第１のノードＮにおいて接続されている。これにより、強誘電体キャパシタＦＣ１〜ＦＣ４は、それぞれセルトランジスタＣＴ１〜ＣＴ４と直列に接続され、単位セルＵＣ１〜ＵＣ４を成している。即ち、強誘電体キャパシタＦＣ１およびセルトランジスタＣＴ１が単位セルＵＣ１を成し、強誘電体キャパシタＦＣ２およびセルトランジスタＣＴ２が単位セルＵＣ２を成し、強誘電体キャパシタＦＣ３およびセルトランジスタＣＴ３が単位セルＵＣ３を成し、強誘電体キャパシタＦＣ４およびセルトランジスタＣＴ４が単位セルＵＣ４を成す。
【００１６】
さらに、セルトランジスタＣＴ１〜ＣＴ４のソースまたはドレインの他方（例えば、ドレイン）が隣接する単位セルの第１のノードＮに接続される。これによって、セルトランジスタＣＴ１〜ＣＴ４は直列に接続され、単位セルＵＣ１〜ＵＣ４は１つのセルストリングＣＳを成す。本実施形態では、１つのセルストリングＣＳは、４つの単位セルＵＣ１〜ＵＣ４を含む。しかし、セルストリングＣＳは、３つ以下、あるいは、５つ以上の単位セルを含んでいてもよい。
【００１７】
ワード線ＷＬ１〜ＷＬ４は、セルトランジスタＣＴ１〜ＣＴ４のゲートとしての機能をも兼ね備えている。代替的に、セルトランジスタＣＴ１〜ＣＴ４のゲートとは別にワード線を形成し、コンタクトを用いてこのワード線をセルトランジスタＣＴ１〜ＣＴ４のゲートに接続してもよい。
【００１８】
プレート線ＰＬ１〜ＰＬ４は、強誘電体キャパシタＦＣ１〜ＦＣ４の第２の電極Ｅ２にそれぞれ接続されている。さらに、ビット線ＢＬは、セルストリングＣＳの一端にあるセルトランジスタＣＴ１のみのソースまたはドレインの他方（例えば、ドレイン）に、ビット線コンタクトＢＬＣを介して接続されている。従って、層間絶縁膜ＩＬＤを貫通してセルトランジスタＣＴ１とビット線ＢＬとの間を接続するビット線コンタクトＢＬＣは、セルストリングＣＳの一端（単位セルＵＣ１側）のみに設けられており、各単位セルに対応して設けられてはいない。図１を参照すれば、ビット線コンタクトＢＬＣが各セルストリングＣＳの一端のみに設けられている様子が明確に分かる。
【００１９】
このように、本実施形態では、複数の単位セルに対して（１つのセルストリングに対して）１つのビット線コンタクトＢＬＣしか設けられていない。従って、１単位セルあたりの占有面積を従来の強誘電体メモリのそれに比較して小さくすることができる。従って、本実施形態による強誘電体メモリは、高集積化に適している。
【００２０】
（書込み動作）
図４および図５は、本実施形態による強誘電体メモリへデータを書き込むときの動作を示す概念図である。図４および図５には、１つのセルストリングＣＳのみを示す。図４は、単位セルＵＣ４へデータを書き込むときのセルストリングＣＳを示し、図５は、単位セルＵＣ３へデータを書き込むときのセルストリングＣＳを示す。
【００２１】
データの書込みは、セルストリングＣＳ内に含まれる単位セルＵＣ１〜ＵＣ４のうちビット線ＢＬから最も遠い単位セルＵＣ４から実行される。
【００２２】
単位セルＵＣ４にデータを書き込むとき、図４に示すように、ワード線ＷＬ１〜ＷＬ４は全てオン状態である。例えば、セルトランジスタがｎ型ＦＥＴである場合、ワード線ＷＬ１〜ＷＬ４は、全て高レベル電位（Ｖｐｐ）となる。これにより、ワード線駆動回路ＷＬＤは、書込み対象である単位セルＵＣ４のセルトランジスタＣＴ４、並びに、単位セルＵＣ４とビット線ＢＬとの間に介在するセルトランジスタＣＴ１〜ＣＴ３をオン状態にする。セルトランジスタＣＴ１〜ＣＴ４が全てオン状態であるので、ビット線ＢＬは、単位セルＵＣ４と電気的に接続される。ビット線ＢＬには、図６に示すように、書込みデータに応じて、低レベル電位（接地電位ＧＮＤ）または高レベル電位（Ｖｃｃ）が印加される。例えば、データ“１”を書き込むときには、ビット線ＢＬに高レベル電位Ｖｃｃを印加し、データ“０”を書き込むときには、ビット線ＢＬに低レベル電位を印加する。図６に示すＢＬ（０）は、データ“０”を書き込むときのビット線電位を示し、ＢＬ（１）は、データ“１”を書き込むときのビット線電位を示す。この状態のもとで、プレート線ＰＬ１〜ＰＬ４の全てを、図６に示すように、ＧＮＤ→Ｖｃｃ→ＧＮＤと変化させる。これにより、単位セルＵＣ４へデータを書き込むことができる。
【００２３】
図６は、単位セルＵＣ４にデータを書き込むときのワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬの電位を示すタイミング図である。ｔ１において、ワード線駆動回路ＷＬＤがワード線ＷＬ１〜ＷＬ４の電位を高レベル電位Ｖｐｐに立ち上げる。これにより、図４に示すセルトランジスタＣＴ１〜ＣＴ４がオン状態になる。ｔ２において、センスアンプＳ／Ａが、ビット線ＢＬに書込みデータに応じた電位（ＶｃｃまたはＧＮＤ）を印加する。
【００２４】
ｔ３において、プレート線駆動回路ＰＬＤがプレート線ＰＬ１〜ＰＬ４を高レベル電位Ｖｃｃに立ち上げ、ｔ４において接地電位へ立ち下げる。このとき、ビット線とプレート線との電位差によって、強誘電体キャパシタＦＣ１〜ＦＣ４にデータが書き込まれる。
【００２５】
より詳細には、データ“０”を書き込む場合、ｔ３〜ｔ４において、強誘電体キャパシタＦＣ１〜ＦＣ４の第１の電極Ｅ１と第２の電極Ｅ２との間には、電位差（−Ｖｃｃ）が印加される。これにより、強誘電体キャパシタＦＣ１〜ＦＣ４の分極状態が決定され、データ“０”が書き込まれる。強誘電体キャパシタに印加される電位差は、プレート線側の第２の電極Ｅ２を基準としたビット線側の第１の電極Ｅ１の電位を示す。従って、この電位差が負値であることは、ビット線電位がプレート線電位よりも低いことを意味する。ｔ４〜ｔ５において、強誘電体キャパシタＦＣ１〜ＦＣ４の第１の電極Ｅ１と第２の電極Ｅ２との間に印加される電位差は、ほぼゼロである。このとき強誘電体キャパシタＦＣ１〜ＦＣ４の分極状態は変わらず、強誘電体キャパシタＦＣ１〜ＦＣ４はデータ“０”を保持する。
【００２６】
データ“１”を書き込む場合、ｔ３〜ｔ４において、強誘電体キャパシタＦＣ１〜ＦＣ４の第１の電極Ｅ１と第２の電極Ｅ２との間に印加される電位差はほぼゼロである。従って、強誘電体キャパシタＦＣ１〜ＦＣ４の分極状態は変わらない。ｔ４〜ｔ５において、強誘電体キャパシタＦＣ１〜ＦＣ４の第１の電極Ｅ１と第２の電極Ｅ２との間には、電位差（＋Ｖｃｃ）が印加される。これにより、強誘電体キャパシタＦＣ１〜ＦＣ４の分極状態が決定され、データ“１”が書き込まれる。
【００２７】
その後、ｔ５において、センスアンプＳ／Ａがビット線ＢＬ（１）を立ち下げる。ｔ６において、ワード線駆動回路ＷＬＤがワード線ＷＬ１〜ＷＬ４を立ち下げる。
【００２８】
次に、図５を参照して、単位セルＵＣ３へのデータを書き込むときの動作を説明する。単位セルＵＣ３にデータを書き込むときには、既に単位セルＵＣ４はデータを格納している。よって、ワード線ＷＬ４を低レベル電位とし、セルトランジスタＣＴ４をオフ状態にする。一方、単位セルＵＣ３をビット線ＢＬに接続するために、ワード線駆動回路ＷＬＤは、ワード線ＷＬ１〜ＷＬ３に高レベル電位（Ｖｐｐ）を印加する。これにより、書込み対象である単位セルＵＣ３のセルトランジスタＣＴ３、並びに、単位セルＵＣ３とビット線ＢＬとの間に介在するセルトランジスタＣＴ１〜ＣＴ２が全てオン状態となる。その結果、強誘電体キャパシタＦＣ４がビット線ＢＬから絶縁されたまま、強誘電体キャパシタＦＣ１〜ＦＣ３はビット線ＢＬに接続される。
【００２９】
図６を参照して説明したように、ビット線ＢＬには書込みデータに応じて低レベル電位（接地電位）または高レベル電位（Ｖｃｃ）を与える。この状態のもとで、プレート線ＰＬ１〜ＰＬ３を、図６に示すように、ＧＮＤ→Ｖｃｃ→ＧＮＤと変化させる。これにより、単位セルＵＣ３へデータを書き込むことができる。一方、プレート線ＰＬ４は、接地電位に維持されているので、単位セルＵＣ４に既に書き込まれたデータはそのまま保持される。
【００３０】
次に、単位セルＵＣ２へデータを書き込むときには、既に単位セルＵＣ３およびＵＣ４はデータを格納している。よって、ワード線ＷＬ３およびＷＬ４を低レベル電位とし、セルトランジスタＣＴ３およびＣＴ４をオフ状態にする。一方、単位セルＵＣ２をビット線ＢＬに接続するために、ワード線駆動回路ＷＬＤは、ワード線ＷＬ１およびＷＬ２に高レベル電位（Ｖｐｐ）を印加する。これにより、書込み対象である単位セルＵＣ２のセルトランジスタＣＴ２、並びに、単位セルＵＣ２とビット線ＢＬとの間に介在するセルトランジスタＣＴ１がオン状態となる。その結果、強誘電体キャパシタＦＣ３およびＦＣ４がビット線ＢＬから絶縁されたまま、強誘電体キャパシタＦＣ１およびＦＣ２はビット線ＢＬに接続される。
【００３１】
図６を参照して説明したように、ビット線ＢＬには書込みデータに応じて低レベル電位（接地電位）または高レベル電位（Ｖｃｃ）を与える。この状態のもとで、プレート線ＰＬ１およびＰＬ２を、図６に示すように、ＧＮＤ→Ｖｃｃ→ＧＮＤと変化させる。これにより、単位セルＵＣ２へデータを書き込むことができる。一方、プレート線ＰＬ３およびＰＬ４は、接地電位に維持されているので、単位セルＵＣ３およびＵＣ４に既に書き込まれたデータはそのまま保持される。尚、図４から図６を参照することによって、単位セルＵＣ２へのデータ書込み動作は容易に推測できるので、その図示を省略する。
【００３２】
さらに、単位セルＵＣ１へデータを書き込むときには、既に単位セルＵＣ２〜ＵＣ４はデータを格納している。よって、ワード線ＷＬ２〜ＷＬ４を低レベル電位とし、セルトランジスタＣＴ２〜ＣＴ４をオフ状態にする。一方、単位セルＵＣ１をビット線ＢＬに接続するために、ワード線駆動回路ＷＬＤは、ワード線ＷＬ１に高レベル電位（Ｖｐｐ）を印加する。これにより、書込み対象である単位セルＵＣ１のセルトランジスタＣＴ１のみがオン状態となる。その結果、強誘電体キャパシタＦＣ２〜ＦＣ４がビット線ＢＬから絶縁されたまま、強誘電体キャパシタＦＣ１はビット線ＢＬに接続される。
【００３３】
図６を参照して説明したように、ビット線ＢＬには書込みデータに応じて低レベル電位（接地電位）または高レベル電位（Ｖｃｃ）を与える。この状態のもとで、プレート線ＰＬ１のみを、図６に示すように、ＧＮＤ→Ｖｃｃ→ＧＮＤと変化させる。これにより、単位セルＵＣ１へデータを書き込むことができる。一方、プレート線ＰＬ２〜ＰＬ４は、接地電位に維持されているので、単位セルＵＣ２〜ＵＣ４に既に書き込まれたデータはそのまま保持される。尚、図４から図６を参照することによって、単位セルＵＣ１へのデータ書込み動作は容易に推測できるので、その図示を省略する。
【００３４】
以上のように、書込みは、セルストリングＣＳに含まれる単位セルのうち、ビット線ＢＬから遠い単位セルからビット線ＢＬに近い単位セルへ順に実行される。ビット線ＢＬから最も遠い単位セルＵＣ４にデータが書き込まれる際、それと同一データがビット線ＢＬと単位セルＵＣ４との間に介在する単位セルＵＣ１〜ＵＣ３にも書き込まれる。しかし、その後、単位セルＵＣ３、ＵＣ２、ＵＣ１の順にデータが書き込まれる（更新される）ので、単位セルＵＣ４の書込みにおいて、同一データが単位セルＵＣ１〜ＵＣ３に書き込まれても問題はない。単位セルＵＣ３にデータが書き込まれる際、それと同一データが単位セルＵＣ１およびＵＣ２にも書き込まれる。しかし、その後、単位セルＵＣ２、ＵＣ１の順にデータが更新されるので、問題はない。さらに、単位セルＵＣ２にデータが書き込まれる際、それと同一データが単位セルＵＣ１にも書き込まれる。しかし、その後、単位セルＵＣ１にデータが更新されるので、問題はない。
【００３５】
（読出し動作）
読出し動作は、書込み動作とは逆に、ビット線ＢＬに近い単位セルＵＣ１からビット線ＢＬから遠い単位セルＵＣ４へ順に実行される。
【００３６】
図７〜図９は、本実施形態による強誘電体メモリからデータを読み出すときの動作を示す概念図である。まず、ビット線ＢＬを接地電位ＧＮＤにプリチャージする。その後、ビット線ＢＬをセンスアンプＳ／Ａから切断し、ビット線ＢＬをハイインピーダンス状態にする。
【００３７】
次に、ワード線駆動回路ＷＬＤがワード線ＷＬ１の電位を高レベル電位（Ｖｐｐ）立ち上げ、図７に示すように、セルトランジスタＣＴ１をオン状態にする。一方、ワード線駆動回路ＷＬＤは、ワード線ＷＬ２〜ＷＬ４を低レベル電位（ＧＮＤ）に保持し、セルトランジスタＣＴ２〜ＣＴ４をオフ状態にする。これにより、強誘電体キャパシタＦＣ１のみがビット線ＢＬに接続される。
【００３８】
この状態のもとで、プレート線駆動回路ＰＬＤがプレート線ＰＬ１のみを低レベル電位（ＧＮＤ）から高レベル電位（Ｖｃｃ）へ変化させる。これにより、強誘電体キャパシタＦＣ１の分極状態に応じて蓄えられていた電荷がビット線ＢＬへ流れ、ビット線ＢＬの電位が変化する。センスアンプＳ／Ａは、このビット線ＢＬの電位の変化を検出する。これにより、単位セルＵＣ１に格納されていたデータが読み出される。
【００３９】
次に、プレート線ＰＬ１の電位を一旦低電位レベルに戻した後、単位セルＵＣ１にダミーデータとしてデータ“０”を書き込む。データ“０”を書き込むために、読出し動作後、ワード線ＷＬの電位を高レベル電位（Ｖｐｐ）に維持した状態で、ビット線ＢＬの電位を低レベル電位（ＧＮＤ）にし、プレート線ＰＬの電位をＶｃｃに立ち上げる。これにより、データ“０”が強誘電体キャパシタＦＣ１へ書き込まれる。
【００４０】
図１０は、単位セルＵＣ１にデータを書き込むときのワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬの電位を示すタイミング図である。図１０を参照して、単位セルＵＣ１のデータの読出し動作を詳細に説明する。
【００４１】
ｔ１１において、ワード線駆動回路ＷＬＤがワード線ＷＬ１の電位を高レベル電位Ｖｐｐに立ち上げる。これにより、図７に示すセルトランジスタＣＴ１がオン状態になる。ワード線ＷＬ２〜ＷＬ４は、低レベル電位ＧＮＤを維持し、セルトランジスタＣＴ２〜ＣＴ４はオフ状態である。これにより、強誘電体キャパシタＣＦ１のみがビット線ＢＬに接続される。
【００４２】
ｔ１２において、プレート線駆動回路ＰＬＤがプレート線ＰＬ１の電位を高レベル電位Ｖｃｃに立ち上げる。これにより、強誘電体キャパシタＦＣ１の分極状態に応じた電荷がビット線ＢＬへ流れる。例えば、強誘電体キャパシタＦＣ１がデータ“０”を格納していた場合、強誘電体キャパシタＦＣ１からビット線ＢＬへ流れる電流は比較的少ない。一方、強誘電体キャパシタＦＣ１がデータ“１”を格納していた場合、強誘電体キャパシタＦＣ１からビット線ＢＬへ流れる電流は比較的多い。
【００４３】
ｔ１３において、センスアンプＳ／Ａが、基準データと読み出されたデータとを比較し、このデータを増幅する。基準データは、データ“０”とデータ“１”との間の電位または電流である。データ“０”が読み出された場合は、ビット線ＢＬの電位または電流は、基準データよりも小さくなる。従って、ビット線ＢＬの電位は、図１０のＢＬ（０）で示すように、低レベル電位ＧＮＤになる。データ“１”が読み出された場合は、ビット線ＢＬの電位または電流は、基準データよりも大きくなる。従って、ビット線ＢＬの電位は、図１０のＢＬ（１）で示すように、高レベル電位Ｖｃｃに増幅される。
【００４４】
その後、ｔ１４において、プレート線ＰＬ１が低レベル電位ＧＮＤに戻される。これにより、読み出されたデータと同一論理のデータが強誘電体キャパシタＦＣ１へ書き戻される。
【００４５】
ｔ１５において、センスアンプＳ／Ａがビット線ＢＬの電位を低レベル電位ＧＮＤへ立ち下げる。ｔ１６において、プレート線行動回路ＰＬＤがプレート線ＰＬ１を高レベル電位Ｖｃｃへ立ち上げる。これにより、強誘電体キャパシタＦＣ１にデータ“０”が書き込まれる。ｔ１７において、プレート線ＰＬ１の電位を低レベル電位ＧＮＤに戻し、ｔ１８において、ワード線ＷＬ１の電位を低レベル電位ＧＮＤへ立ち下げる。これにより、単位セルＵＣ１のデータ読出し動作が完了する。以下、ｔ１５〜ｔ１７におけるデータ“０”書込み動作をダミー“０”書込みという。ダミー“０”書込みを実行する理由は以下の通りである。
【００４６】
本実施形態においてビット線ＢＬの出力信号量は、ビット線ＢＬ自体の容量と強誘電体キャパシタとの容量カップリングで決まる。本実施形態では、読出し対象の単位セルとビット線との間のセルトランジスタが全てオン状態になる。このため、例えば、単位セルＵＣ２のデータを読み出す場合、強誘電体キャパシタＦＣ２から見たビット線ＢＬの見かけ上の容量は、強誘電体キャパシタＦＣ１の容量を寄生容量としてビット線ＢＬの容量に加算した容量である。従って、強誘電体キャパシタＦＣ１に格納されているデータが“０”または“１”のいずれか定まっていない場合、単位セルＵＣ２のデータの読出し時にビット線ＢＬの見かけ上の容量（ビット線ＢＬ自体の容量＋強誘電体キャパシタＦＣ１の容量）が一意に決定され得ない。これは、単位セルＵＣ２のデータが単位セルＵＣ１のデータによって変化することを意味する。基準データは一定であるので、このような場合、センスアンプＳ／Ａはデータを誤って検出してしまう。これに対処するために、単位セルＵＣ１には、ダミー“０”書込みを行う。これにより、単位セルＵＣ２のデータの読出し時にビット線ＢＬの見かけ上の容量を一定とし、データの誤検出を防止することができる。
【００４７】
次に、図８を参照して、単位セルＵＣ２のデータの読出し動作を説明する。ビット線ＢＬを接地電位ＧＮＤにプリチャージする。その後、ビット線ＢＬをセンスアンプＳ／Ａから切断し、ビット線ＢＬをハイインピーダンス状態にする。
【００４８】
ワード線駆動回路ＷＬＤがワード線ＷＬ１およびＷＬ２の電位を高レベル電位（Ｖｐｐ）立ち上げ、図８に示すように、セルトランジスタＣＴ１およびＣＴ２をオン状態にする。一方、ワード線駆動回路ＷＬＤは、ワード線ＷＬ３およびＷＬ４を低レベル電位（ＧＮＤ）に保持し、セルトランジスタＣＴ３およびＣＴ４をオフ状態にする。これにより、強誘電体キャパシタＦＣ１およびＦＣ２のみがビット線ＢＬに接続される。
【００４９】
この状態のもとで、プレート線駆動回路ＰＬＤがプレート線ＰＬ２のみを低レベル電位（ＧＮＤ）から高レベル電位（Ｖｃｃ）へ変化させる。これにより、強誘電体キャパシタＦＣ２の分極状態に応じて蓄えられていた電荷がビット線ＢＬへ流れ、ビット線ＢＬの電位が変化する。このとき、プレート線ＰＬ１はフローティング状態とする。センスアンプＳ／Ａは、このビット線ＢＬの電位の変化を検出する。これにより、単位セルＵＣ２に格納されていたデータが読み出される。
【００５０】
尚、ビット線ＢＬの見かけ上の容量は、上述の通り、単位セルＵＣ１のデータを読み出すときのビット線ＢＬの容量よりも強誘電体キャパシタＦＣ１の容量分だけ大きい。従って、単位セルＵＣ２のデータを読み出すときに用いられる基準データは、単位セルＵＣ１のデータを読み出すときに用いられる基準データよりも低い電位、あるいは、小さい電流にする必要がある。
【００５１】
その後、プレート線ＰＬ２の電位を低レベル電位ＧＮＤへ一旦戻す。次に、ダミー“０”書込みを実行する。このとき、図１０で示したように、センスアンプＳ／Ａは、ビット線ＢＬの電位を低レベル電位ＧＮＤへ立ち下げる。プレート線駆動回路ＰＬＤは、図９に示すように、プレート線ＰＬ１およびＰＬ２を高レベル電位Ｖｃｃに立ち上げる。これにより、データ“０”が強誘電体キャパシタＦＣ１およびＦＣ２の両方に書き込まれる。
【００５２】
次に、単位セルＵＣ３のデータの読出し動作を説明する。ビット線ＢＬを接地電位ＧＮＤにプリチャージする。その後、ビット線ＢＬをセンスアンプＳ／Ａから切断し、ビット線ＢＬをハイインピーダンス状態にする。
【００５３】
ワード線駆動回路ＷＬＤがワード線ＷＬ１〜ＷＬ３の電位を高レベル電位（Ｖｐｐ）立ち上げ、セルトランジスタＣＴ１〜ＣＴ３をオン状態にする。一方、ワード線駆動回路ＷＬＤは、ワード線ＷＬ４を低レベル電位（ＧＮＤ）に保持し、セルトランジスタＣＴ４のみをオフ状態にする。これにより、強誘電体キャパシタＦＣ１〜ＦＣ３がビット線ＢＬに接続される。
【００５４】
この状態のもとで、プレート線駆動回路ＰＬＤがプレート線ＰＬ３のみを低レベル電位（ＧＮＤ）から高レベル電位（Ｖｃｃ）へ変化させる。これにより、強誘電体キャパシタＦＣ３の分極状態に応じて蓄えられていた電荷がビット線ＢＬへ流れ、ビット線ＢＬの電位が変化する。このとき、プレート線ＰＬ１およびＰＬ２はフローティング状態とする。センスアンプＳ／Ａは、このビット線ＢＬの電位の変化を検出する。これにより、単位セルＵＣ３に格納されていたデータが読み出される。
【００５５】
尚、ビット線ＢＬの見かけ上の容量（ビット線ＢＬ自体の容量＋ＦＣ１の容量＋ＦＣ２の容量）は、単位セルＵＣ２のデータを読み出すときのビット線ＢＬの容量よりも強誘電体キャパシタＦＣ２の容量分だけ大きい。従って、単位セルＵＣ３のデータを読み出すときに用いられる基準データは、単位セルＵＣ２のデータを読み出すときに用いられる基準データよりもさらに低い電位、あるいは、小さい電流にする。
【００５６】
その後、プレート線ＰＬ３の電位を低レベル電位ＧＮＤへ一旦戻す。次に、ダミー“０”書込みを実行する。このとき、図１０で示したように、センスアンプＳ／Ａは、ビット線ＢＬの電位を低レベル電位ＧＮＤへ立ち下げる。プレート線駆動回路ＰＬＤは、プレート線ＰＬ１〜ＰＬ３を高レベル電位Ｖｃｃに立ち上げる。これにより、データ“０”が強誘電体キャパシタＦＣ１〜ＦＣ３に書き込まれる。
【００５７】
次に、単位セルＵＣ４のデータの読出し動作を説明する。ビット線ＢＬを接地電位ＧＮＤにプリチャージする。その後、ビット線ＢＬをセンスアンプＳ／Ａから切断し、ビット線ＢＬをハイインピーダンス状態にする。
【００５８】
ワード線駆動回路ＷＬＤがワード線ＷＬ１〜ＷＬ４の電位を高レベル電位（Ｖｐｐ）立ち上げ、セルトランジスタＣＴ１〜ＣＴ４を全てオン状態にする。これにより、強誘電体キャパシタＦＣ１〜ＦＣ４がビット線ＢＬに接続される。
【００５９】
この状態のもとで、プレート線駆動回路ＰＬＤがプレート線ＰＬ４のみを低レベル電位（ＧＮＤ）から高レベル電位（Ｖｃｃ）へ変化させる。これにより、強誘電体キャパシタＦＣ４の分極状態に応じて蓄えられていた電荷がビット線ＢＬへ流れ、ビット線ＢＬの電位が変化する。このとき、プレート線ＰＬ１〜ＰＬ３はフローティング状態とする。センスアンプＳ／Ａは、このビット線ＢＬの電位の変化を検出する。これにより、単位セルＵＣ４に格納されていたデータが読み出される。
【００６０】
尚、ビット線ＢＬの見かけ上の容量（ビット線ＢＬ自体の容量＋ＦＣ１の容量＋ＦＣ２の容量＋ＦＣ３の容量）は、単位セルＵＣ３のデータを読み出すときのビット線ＢＬの容量よりも強誘電体キャパシタＦＣ３の容量分だけ大きい。従って、単位セルＵＣ４のデータを読み出すときに用いられる基準データは、単位セルＵＣ３のデータを読み出すときに用いられる基準データよりもさらに低い電位、あるいは、小さい電流にする。
【００６１】
その後、プレート線ＰＬ４の電位を低レベル電位ＧＮＤへ一旦戻す。次に、ダミー“０”書込みを実行する。このとき、図１０で示したように、センスアンプＳ／Ａは、ビット線ＢＬの電位を低レベル電位ＧＮＤへ立ち下げる。プレート線駆動回路ＰＬＤは、プレート線ＰＬ１〜ＰＬ４を高レベル電位Ｖｃｃに立ち上げる。これにより、データ“０”が強誘電体キャパシタＦＣ１〜ＦＣ４のすべてに書き込まれる。
【００６２】
このように、データ読出し動作では、ビット線ＢＬに近い単位セルＵＣ１から、ビット線ＢＬから遠い単位セルＵＣ４へ向かう順番で、データが読み出される。このとき、読出し対象の単位セルのセルトランジスタ、並びに、単位セルとビット線ＢＬとの間に介在するセルトランジスタがオン状態になる。
【００６３】
本実施形態では、読出し対象の単位セルとビット線ＢＬとの間に介在する単位セルの個数に応じて、データの検出に用いられる基準データを変更する。これにより、センスアンプＳ／Ａが正確にデータを検出することができる。尚、１つの強誘電体キャパシタの容量がビット線ＢＬの容量に対して無視できるほどに小さい場合、ダミー“０”書込みの動作および基準データの変更は必要ない。
【００６４】
本実施形態では、強誘電体キャパシタＦＣ１〜ＦＣ４の各容量は同じでよい。しかし、強誘電体キャパシタＦＣ１〜ＦＣ４の各容量は、ビット線ＢＬに近い単位セルから、ビット線ＢＬから遠い単位セルへ向かう順番で次第に大きくしてもよい。これにより、強誘電体キャパシタＦＣ１〜ＦＣ３の容量がビット線ＢＬの見かけ上の容量に与える影響を軽減させることができる。
【００６５】
好ましくは、強誘電体キャパシタＦＣ１〜ＦＣ４の各容量は、ビット線ＢＬの見かけ上の容量（Ｃｂｌ＋Ｃｆｃ＿０）とビット線ＢＬの容量Ｃｂｌとの比（（Ｃｂｌ＋Ｃｆｃ＿０）／Ｃｂｌ）に基づいて決定される。これにより、基準データを一定にすることができる。Ｃｂｌはビット線ＢＬ自体の容量を示し、Ｃｆｃｉ＿０は、データ“０”を書き込んだ強誘電体キャパシタの容量を示す。ｉは、１〜４の整数である。
【００６６】
例えば、データ“０”を書き込んだ強誘電体キャパシタＦＣ１の容量をＣｆｃ１＿０とした場合、データ“１”を書き込んだ強誘電体キャパシタＦＣ２の容量を（（Ｃｂｌ＋Ｃｆｃ１＿０）／Ｃｂｌ）＊Ｃｆｃ１とする。Ｃｆｃ１はデータ“１”を書き込んだ強誘電体キャパシタＦＣ１の容量である。ここで、データ“１”を書き込んだ強誘電体キャパシタの容量は、単純に強誘電体キャパシタの有効面積に依存するものと考えてよい。
【００６７】
強誘電体キャパシタＦＣ２の有効面積は、強誘電体キャパシタＦＣ１の有効面積の（（Ｃｂｌ＋Ｃｆｃ１＿０）／Ｃｂｌ）倍にする。同様に、強誘電体キャパシタＦＣ３の有効面積は、強誘電体キャパシタＦＣ１の有効面積の（（Ｃｂｌ＋Ｃｆｃ１＋Ｃｆｃ２＿０）／Ｃｂｌ）倍にする。強誘電体キャパシタＦＣ４の有効面積は、強誘電体キャパシタＦＣ１の有効面積の（（Ｃｂｌ＋Ｃｆｃ１＋Ｃｆｃ２＋Ｃｆｃ３＿０）／Ｃｂｌ）倍にする。これにより、基準データを一定にすることができる。
【００６８】
本実施形態は、上述のような書込みおよび読出し動作を用いることによって、単位セルごとにビット線コンタクトを設ける必要が無くなる。ビット線コンタクトＢＬＣは、複数の単位セルを含むセルストリングＣＳごとに設ければ足りるので、強誘電体メモリ全体の占有面積が小さくなる。従って、本実施形態は、高集積化された強誘電体メモリを安価に製造することを可能とする。
【００６９】
（第２の実施形態）
図１１は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す図である。第２の実施形態では、プレート線ＰＬがコモンプレートとして共通化されている。プレート線駆動回路ＰＬＤは、全プレート線ＰＬに対して同じ電位を印加する。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００７０】
図１２は、第２の実施形態に従ったセルストリングＣＳの構成を示す断面図である。図１３は、図１２に示すセルストリングＣＳの等価回路図である。第２の実施形態では、プレート線駆動回路ＰＬＤは、一部のプレート線ＰＬの電位を選択的に駆動することなく、全プレート線ＰＬの電位を一括で駆動させる。よって、書込み動作では、図６に示すＰＬ１〜ＰＬ４の動作が、全プレート線ＰＬに対して実行される。読出し動作では、図１０に示すＰＬ１の動作が、全プレート線ＰＬに対して実行される。第２の実施形態によるその他の書込みおよびその他の読出し動作は、第１の実施形態の書込み動作および読出し動作と同様である。
【００７１】
この場合、既にデータが書き込まれた単位セルへのディスターブ、あるいは、まだ読出しが済んでいない単位セルへのディスターブが懸念される。しかし、既にデータが書き込まれた単位セルの第２の端子Ｅ２は、ビット線ＢＬと切断されているため、フローティング状態となっている。また、まだ読出しが済んでいない単位セルの第２の端子Ｅ２も、ビット線ＢＬと切断されているため、フローティング状態となっている。従って、既にデータが書き込まれた強誘電体キャパシタに印加される電位差は、書込み対象の強誘電体キャパシタに印加される電位差よりも小さい。
【００７２】
同様に、まだ読出しが済んでいない強誘電体キャパシタに印加される電位差は、読出し対象の強誘電体キャパシタに印加される電位差よりも小さい。つまり、既にデータが書き込まれた強誘電体キャパシタおよびまだ読出しが済んでいない強誘電体キャパシタには、プレート線ＰＬに印加される高レベル電位Ｖｃｃよりも十分に小さな電圧差が印加される。このような場合には、データの破壊が生じにくいため、プレート線ＰＬを共通にしても問題がない場合がある。例えば、強誘電体キャパシタのヒステリシスループの角型比が十分に良く、キャパシタに印加される電圧が抗電圧よりも小さい場合、プレート線ＰＬを共通にしても問題はない。  
【００７３】
図１２に示すようにプレート線ＰＬを第１メタル層（Ｍ１）で形成する場合、プレート線ＰＬを共通にすれば、プレート線ＰＬは、ライン／スペース（Ｌ／Ｓ）の制限を受けずに形成することができる。従って、隣接する単位セル間の間隔は、プレート線ＰＬのライン／スペース（Ｌ／Ｓ）に制限されない。このため、隣接する単位セル間の間隔を狭めることができ、強誘電体メモリの占有面積をさらに小さくすることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図。
【図２】本実施形態に従ったセルストリングＣＳの構成を示す断面図。
【図３】図２に示すセルストリングＣＳの等価回路図。
【図４】本実施形態による強誘電体メモリへデータを書き込むときの動作を示す概念図。
【図５】本実施形態による強誘電体メモリへデータを書き込むときの動作を示す概念図。
【図６】単位セルＵＣ４にデータを書き込むときのワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬの電位を示すタイミング図。
【図７】本実施形態による強誘電体メモリからデータを読み出すときの動作を示す概念図。
【図８】本実施形態による強誘電体メモリからデータを読み出すときの動作を示す概念図。
【図９】本実施形態による強誘電体メモリからデータを読み出すときの動作を示す概念図。
【図１０】単位セルＵＣ１にデータを書き込むときのワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬの電位を示すタイミング図。
【図１１】本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す図。
【図１２】第２の実施形態に従ったセルストリングＣＳの構成を示す断面図。
【図１３】図１２に示すセルストリングＣＳの等価回路図。
【符号の説明】
【００７５】
ＷＬ…ワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＣＳ…セルストリング
ＣＴｉ…セルトランジスタ
タＦＣｉ…強誘電体キャパシ
ＵＣｉ…単位セル
ＰＬｉ…プレート線
【図１】
2009205752.tif 000003
【図２】
2009205752.tif 000004
【図３】
2009205752.tif 000005
【図４】
2009205752.tif 000006
【図５】
2009205752.tif 000007
【図６】
2009205752.tif 000008
【図７】
2009205752.tif 000009
【図８】
2009205752.tif 000010
【図９】
2009205752.tif 000011
【図１０】
2009205752.tif 000012
【図１１】
2009205752.tif 000013
【図１２】
2009205752.tif 000014
【図１３】
2009205752.tif 000015