(57)【要約】【課題】フラッシュメモリ素子の製造方法を提供する。【解決手段】実施の形態によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜及び第１ポリシリコンパターンを形成するステップと、前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成するステップと、前記第１、第２、第３ポリシリコンパターン上に誘電体膜及びポリシリコン膜を形成するステップと、エッチング工程を行って、前記半導体基板上にトンネル酸化膜パターン、前記第２、第３ポリシリコンパターン、誘電体膜パターン及び第４ポリシリコンパターンを形成するステップと、を含む。【選択図】図１１Ｂ
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜及び第１ポリシリコンパターンを形成するステップと、
前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成するステップと、
前記第１、第２、第３ポリシリコンパターン上に誘電体膜及びポリシリコン膜を形成するステップと、
エッチング工程を行って、前記半導体基板上にトンネル酸化膜パターン、前記第２、第３ポリシリコンパターン、誘電体膜パターン及び第４ポリシリコンパターンを形成するステップと、を含むフラッシュメモリ素子の製造方法。
【請求項２】
前記誘電体膜パターン、トンネル酸化膜パターン、第２、第３及び第４ポリシリコンパターンの側壁にスペーサを形成するステップをさらに含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記半導体基板にソース及びドレイン領域を形成するステップをさらに含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成するステップは、
前記第１ポリシリコンパターンが形成された前記トンネル酸化膜上に第２ポリシリコン膜を形成した後、異方性エッチングを行って第２ポリシリコンパターン及び第３ポリシリコンパターンを形成することを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第２ポリシリコンパターン及び第３ポリシリコンパターンは、同時に形成されることを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成する時、
前記第２ポリシリコンパターン及び第３ポリシリコンパターンの間に前記トンネル酸化膜が露出することを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記エッチング工程を行った後、前記第４ポリシリコンパターンと前記第２及び第３ポリシリコンパターンが形成されたトンネル酸化膜パターンの整列が一致することを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記第１、第２、第３ポリシリコンパターン上に誘電体膜及びポリシリコン膜を形成する時、
前記誘電体膜は、前記第２ポリシリコンパターンと第３ポリシリコンパターンとの間に露出した前記トンネル酸化膜と接することを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記トンネル酸化膜は、熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）工程によって形成されることを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記第４ポリシリコンパターンにバイアス（ｂｉａｓ）を印加する時、下部の前記第２ポリシリコンパターンと第３ポリシリコンパターンに同一なバイアスが印加されることを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記誘電体膜パターンは、前記第２ポリシリコンパターンと第３ポリシリコンパターンとの間に配置され、前記第２ポリシリコンパターンと第３ポリシリコンパターンが前記誘電体膜パターンによって分離されることを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記誘電体膜は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜またはＯＮ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ）膜として形成されることを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施の形態は、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源が遮断されても保存されたデータが損傷されない非揮発性記憶媒体でありながらも、データの記録、読み出し、削除などの処理速度が比較的に速いという長所がある。
【０００３】
これによって、前記フラッシュメモリ素子は、ＰＣのＢｉｏｓ用、セットトップボックス、プリンター及びネットワークサーバーなどのデータ保存用に広く使われており、最近にはデジタルカメラと携帯電話などにも広く利用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
実施の形態の目的は、フラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施の形態によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜及び第１ポリシリコンパターンを形成するステップと、前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成するステップと、前記第１、第２、第３ポリシリコンパターン上に誘電体膜及びポリシリコン膜を形成するステップと、エッチング工程を行って、前記半導体基板上にトンネル酸化膜パターン、前記第２、第３ポリシリコンパターン、誘電体膜パターン及び第４ポリシリコンパターンを形成するステップと、を含む。
【発明の効果】
【０００６】
実施の形態によるフラッシュメモリ素子の製造方法は、制御ゲート形成のためのポリシリコンをパターニングする時、上部に形成された制御ゲートと下部に形成されたフローティングゲートとを整列して、下部に形成されたフローティングゲートに同一なバイアスが印加されるように制御ゲートを形成することができる。
【０００７】
したがって、制御ゲート形成のためのエッチング工程の時、誤整列による素子の不良を減少させることができ、素子の信頼性も向上することができる。
【発明を実施するための最良の形態】
【０００８】
以下、好ましい実施の形態を、添付図面に基づき詳細に説明する。
【０００９】
実施の形態の説明において、各層の「上／上（ｏｎ／ｏｖｅｒ）」に形成されると記載される場合に上／上(ｏｎ／ｏｖｅｒ)は、直接（ｄｉｒｅｃｔｌｙ）形成されることとまたは他の層を介在して（ｉｎｄｉｒｅｃｔｌｙ）形成されることの両方を含む。
【００１０】
図面で各層の厚さや大きさは、説明の便宜及び明確性のために誇張及び省略されるかまたは概略的に図示された。また、各構成要素の大きさは、実際大きさを全面的に反映するのではない。
【００１１】
図１乃至図１１は、実施の形態によるフラッシュメモリ素子の平面図及び断面図である。
【００１２】
図１に示すように、半導体基板１０に活性領域３を形成する。
【００１３】
前記活性領域３は、素子分離膜２によって前記半導体基板１０に形成され、前記素子分離膜２は、前記半導体基板１０にトレンチを形成した後、絶縁物質を詰めることによって形成され得る。
【００１４】
そして、図２に示すように、前記半導体基板１０上にトンネル酸化膜１３及び第１ポリシリコン膜７を形成する。
【００１５】
前記トンネル酸化膜１３は、熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）工程を行って形成され得る。
【００１６】
次に、図に３Ａに示すように、前記半導体基板１０上に第１ポリシリコンパターン１２を形成する。
【００１７】
前記第１ポリシリコンパターン１２は、前記第１ポリシリコン膜７にパターニング工程を行い、ゲートが形成される領域を除去してトレンチ５を形成することによって形成され得る。
【００１８】
ここで、Ａ−Ａ’の側断面図は図３Ｂに図示されており、Ｂ−Ｂ’の側断面図は図３Ｃに図示されている。
【００１９】
次に、図４Ａ及び図４Ｂに示すように、前記第１ポリシリコンパターン１２が形成された前記トンネル酸化膜１３上に第２ポリシリコン膜２０を形成する。
【００２０】
この時、前記第２ポリシリコン膜２０は、前記第１ポリシリコンパターン１２を全部覆うように形成され得る。
【００２１】
そして、前記第２ポリシリコン膜２０に異方性エッチングを行って、図５Ａ及び図５Ｂに示すように、第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４を形成する。
【００２２】
前記異方性エッチングによって前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４は同時に形成される。
【００２３】
前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４は、前記第１ポリシリコンパターン１２の側壁に形成されることができ、前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４の間には、前記トンネル酸化膜１３の一部が露出することができる。
【００２４】
前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４は、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）である。
【００２５】
次に、図６に示すように、各セル間の分離（ｉｓｏｌａｔｉｏｎ）のためにフローティングゲートをパターニングする。
【００２６】
これは、前記第１ポリシリコンパターン１２をパターニングして形成されることができ、パターニングされた前記第１ポリシリコンパターン１２は、前記活性領域３上に形成され得る。
【００２７】
次に、図７Ａ及び図７Ｂに示すように、前記第１ポリシリコンパターン１２、前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４上に誘電体膜２６及び第３ポリシリコン膜３０を形成する。
【００２８】
前記誘電体膜２６は、第１酸化物、第１窒化物及び第２酸化物を順次に形成したＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜として形成されることができ、上部と下部を絶縁させる役目をする。
【００２９】
この時、前記誘電体膜２６は、前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４の間に露出した前記トンネル酸化膜１３と接することができる。
【００３０】
実施の形態では、前記誘電体膜２６がＯＮＯ膜として形成される構造を有すると説明しているが、これに限定されず、前記誘電体膜２６は、第１酸化物及び第１窒化物のＯＮ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ）構造を有することもできる。
【００３１】
前記第３ポリシリコン膜３０は、制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を形成するために形成される。
【００３２】
次に、図８Ａ及び図８Ｂに示すように、前記第３ポリシリコン膜３０、誘電体膜２６、第１ポリシリコンパターン１２及びトンネル酸化膜１３をパターニングして、第４ポリシリコンパターン３５、誘電体膜パターン２８及びトンネル酸化膜パターン１４を形成する。
【００３３】
前記第４ポリシリコンパターン３５、誘電体膜パターン２８及びトンネル酸化膜パターン１４は、前記第３ポリシリコン膜３０上にフォトレジストパターンを形成した後、エッチング工程を行って形成することができる。
【００３４】
この時、前記第４ポリシリコンパターン３５を形成するためにパターニングをする時、誤整列（ｍｉｓａｌｉｇｎ）が発生しても、下部に形成された前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４の側面に第１ポリシリコンパターン１２が存在するので、前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４と前記第４ポリシリコンパターン３５の整列は一致するようになる。
【００３５】
したがって、下部に形成された前記第２ポリシリコンパターン２２及び第３ポリシリコンパターン２４に同一なバイアス（ｂｉａｓ）を印加することができるので、素子の不良（ｆａｉｌ）が発生しない。
【００３６】
次に、図９に示すように、前記半導体基板１０にＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域１１を形成する。
【００３７】
前記ＬＤＤ領域１１は、前記半導体基板１０全面にイオン注入工程を行って形成することができる。
【００３８】
次に、図１０Ａ及び図１０Ｂに示すように、前記第２ポリシリコンパターン２２、第３ポリシリコンパターン２４、第４ポリシリコンパターン３５、トンネル酸化膜パターン１４及び誘電体膜パターン２８の側壁にスペーサ１９を形成し、ソース及びドレイン領域２１を形成する。
【００３９】
前記スペーサ１９は、第３酸化物１７及び第２窒化物１８のＯＮ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ）構造として形成され得る。
【００４０】
次に、図１１Ａ及び図１１Ｂに示すように、前記半導体基板１０上に層間絶縁膜４０を形成し、前記層間絶縁膜４０にソース及びドレイン領域２１と連結されるコンタクト４５を形成することができる。
【００４１】
そして、図示してはいないが、前記コンタクト４５を形成する前、サリサイド工程を行って前記コンタクト４５が形成される領域にサリサイド層を形成することができる。
【００４２】
図１２及び図１３は、前記の方法で製造されたフラッシュメモリ素子の動作方法を説明するための断面図である。
【００４３】
各セルは、ホットキャリア注入（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）方法によってプログラム（ｐｒｏｇｒａｍ）される。
【００４４】
ここで、前記第３ポリシリコンパターン２４を第１セル（ｃｅｌｌ）と称し、前記第２ポリシリコンパターン２２を第２セルと称する。
【００４５】
ゲートＧにバイアスが印加されると、チャンネル領域に空乏（ｄｅｐｌｅｔｉｏｎ）が始まって、図１２に示すように、第１反転（ｉｎｖｅｒｓｉｏｎ）領域５１が形成される。
【００４６】
前記第１反転領域５１が形成された後、前記第２ソース／ドレインコンタクトＳ／Ｄ２のバイアスによってピンチオフ（ｐｉｎｃｈ  ｏｆｆ）が発生して、熱電子（ｈｏｔ  ｅｌｅｃｔｒｏｎ）が前記トンネル酸化膜パターン１４を越えて第１セル２４に注入されプログラムされる。
【００４７】
そして、ゲートＧにバイアスが印加されると、チャンネル領域に空乏が始まって、図１３に示すように、第２反転領域５２が形成される。
【００４８】
前記第２反転領域５２が形成された後、前記第１ソース／ドレインコンタクトＳ／Ｄ１のバイアスによってピンチオフが発生して、熱電子が前記トンネル酸化膜パターン１４を越えて第２セル２２に注入されプログラムされる。
【００４９】
この時、前記第１セル２４及び第２セル２２による４ビット（ｂｉｔ）具現は次の通りである。
【００５０】
【表１】
2009135491.tif 000003
そして、ホットキャリア注入方法によってプログラムされた後、Ｆ−Ｎトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）によって消去（ｅｒａｓｅ）される。
【００５１】
プログラム及び消去の条件（ｃｏｎｄｉｔｉｏｎ）は次の通りである。
【００５２】
【表２】
2009135491.tif 000004
すなわち、前記条件によって制御ゲートである第４ポリシリコンパターン３５下部に形成された前記第１セル２４及び第２セル２２に、電子または正孔を励起させるか放出させることによって、前記第１セル２４及び第２セル２２下部の半導体基板１０表面にポテンシャル障壁を可変させる。
【００５３】
半導体基板表面にポテンシャル障壁を可変させて電子の流れを調節することによって、一つのセルに総４ビット（００、０１、１０または１１）のメモリ素子を具現することができる。
【図面の簡単な説明】
【００５４】
【図１】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図２】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図３Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図３Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図３Ｃ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図４Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図４Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図５Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図５Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図６】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図７Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図７Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図８Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図８Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図９】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図１０Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図１０Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図１１Ａ】実施の形態によるフラッシュメモリ素子の工程を示す平面図である。
【図１１Ｂ】実施の形態によるフラッシュメモリ素子の工程を示す断面図である。
【図１２】実施の形態によるフラッシュメモリ素子の動作方法を説明するための断面図である。
【図１３】実施の形態によるフラッシュメモリ素子の動作方法を説明するための断面図である。
【符号の説明】
【００５５】
２ 素子分離膜
３ 活性領域
５ トレンチ
７ 第１ポリシリコン膜
１０ 半導体基板
１１ ＬＤＤ領域
１２ 第１ポリシリコンパターン
１３ トンネル酸化膜 
１４ トンネル酸化膜パターン
１７ 第３酸化物
１８ 第２窒化物
１９ スペーサ
２０ 第２ポリシリコン膜
２１ ソース及びドレイン領域
２２ 第２ポリシリコンパターン
２４ 第３ポリシリコンパターン
２６ 誘電体膜
２８ 誘電体膜パターン
３０ 第３ポリシリコン膜
３５ 第４ポリシリコンパターン
４０ 層間絶縁膜
４５ コンタクト
５１ 第１反転領域
５２ 第２反転領域  
【図１】
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【図２】
2009135491.tif 000006
【図３Ａ】
2009135491.tif 000007
【図３Ｂ】
2009135491.tif 000008
【図３Ｃ】
2009135491.tif 000009
【図４Ａ】
2009135491.tif 000010
【図４Ｂ】
2009135491.tif 000011
【図５Ａ】
2009135491.tif 000012
【図５Ｂ】
2009135491.tif 000013
【図６】
2009135491.tif 000014
【図７Ａ】
2009135491.tif 000015
【図７Ｂ】
2009135491.tif 000016
【図８Ａ】
2009135491.tif 000017
【図８Ｂ】
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【図９】
2009135491.tif 000019
【図１０Ａ】
2009135491.tif 000020
【図１０Ｂ】
2009135491.tif 000021
【図１１Ａ】
2009135491.tif 000022
【図１１Ｂ】
2009135491.tif 000023
【図１２】
2009135491.tif 000024
【図１３】
2009135491.tif 000025