(57)【要約】【課題】  テストプログラムのロード時間を短くすることができる半導体試験装置を提供する。【解決手段】      パターンを記憶する少なくとも２以上のパターンメモリを備え、被試験対象を試験する半導体試験装置において、  テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、  前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、  一方のパターンメモリでパターンの実行中に、他方のパターンメモリに関するハードウェア制御を切り離すパターンメモリ独立制御部と  を備える。【選択図】                    図１
2009092380.tif 000002
【特許請求の範囲】
【請求項１】
パターンを記憶する少なくとも２以上のパターンメモリを備え、被試験対象を試験する半導体試験装置において、
テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、
前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、
一方のパターンメモリでパターンの実行中に、所定のプログラムをロードするよう他方のパターンメモリのハードウェア制御を切り離すパターンメモリ独立制御部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
パターンを記憶するパターンメモリを備え、被試験対象を試験する半導体試験装置において、
テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、
前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、
前記パターンメモリの一部の領域でパターンを実行している最中に、前記パターンメモリの他の一部の領域に所定のプログラムをロードするよう前記パターンメモリのハードウェア制御を切り離すパターンメモリ独立制御部と
を備えたことを特徴とする半導体試験装置。
【請求項３】
ストレートパターンを記憶するストレートパターン用メモリとランダム用パターンを記憶するランダム用パターンメモリを備え、被試験対象を試験する半導体試験装置において、
テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、
前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、
前記ランダム用パターンメモリに記憶されたパターンが実行中であっても、前記ストレート用パターンメモリに所定のプログラムをロードするように前記ストレートパターンメモリに関するハードウェア制御を切り離すパターンメモリ独立制御部と
を備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストプログラムを利用して被試験対象の試験を行う半導体試験装置に関し、特に、テストプログラムのロード時間を短くすることができる半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置は、被試験対象（以下、「ＤＵＴ」ともいう。）を試験する際に入出力用のパターンを発生させる。また、このパターンを発生させるための元データとなるテストパターンファイルは、試験前に半導体試験装置のパターンメモリにロードされるが、このパターンのロードには数分から数十分の時間が必要となるため、従来から効率よくテストパターンをロードすることが求められている。次の先行技術文献には、テストパターンを効率よくロードすることができる半導体試験装置が記載されている。
【０００３】
【特許文献１】特開２００２−１３１３９６号公報
【０００４】
以下、図４を参照して従来の半導体試験装置を説明する。図４は、従来の半導体試験装置の構成図である。テストプログラム管理部１０は、テストプログラムロード制御部１１、テストプログラム制御部１２、パターンロード制御部１３で構成され、テストプログラムとパターンデータのロード制御、および、テストプログラムの実行を行う。
【０００５】
テストプログラムロード制御部１１は、外部記憶装置３０からＣＰＵ５０のメモリ５１に、テストプログラムをロードする機能を持つ。テストプログラム制御部１２は、ロードされたテストプログラムの内容に従って、テストプログラムの実行を行う。
【０００６】
また、テストプログラム制御部１２は、パターンを実行する場合、テストプログラムに記述されたパターン名のパターンアドレスをパターンロード制御部１３から取得する。
【０００７】
さらに、テストプログラム制御部１２は、テストプログラムに記述されたパターンのスタートとストップ条件データをパターンメモリアドレス制御部２１に設定し、パターンを実行する。すなわち、テストプログラム制御部１２は、テストプログラムを実行させることによって所定のパターンを取得してパターンを発生させる。
【０００８】
パターンロード制御部１３は、後述するパターンメモリ（２２ａ、２３ａ）のアドレス管理、外部記憶装置３０からのパターンデータの読み出しの他、パターンメモリ（２２ａ、２３ａ）へパターンを転送する機能を持つ。
【０００９】
また、テストプログラムは、ＤＵＴを検査するためのテストプログラム本体のデータであり、ＤＵＴをテストするためのテストシーケンス、各種テスト処理、テスト後のデータ処理等が記述されている。さらに、パターンデータは、ＤＵＴに印加して検査するためのパターンデータであり、ランダム用パターンとストレート用パターンが存在する。
【００１０】
ここで、ランダム用パターンは、図５に示すように、ＤＵＴに印加するパターンデータや、インストラクションデータ等から構成されている。また、このインストラクションデータには、図５に示すように、ランダム用パターンメモリ内の任意のアドレスへの分岐を記述することができるサブルーチンコールやループが含まれる。
【００１１】
ストレート用パターンも、図５に示しように、ＤＵＴに印加するパターンデータや、インストラクションデータ等から構成されている。ただし、ストレート用パターンメモリ２３ａ内での分岐機能はなく、シーケンシャルなパターン実行、同一アドレスでのリピート、ランダム用パターンの呼び出し等の機能しか持たない。また、これらパターンデータは、通常、テストプログラムと共に使用される。
【００１２】
パターン制御部２０は、パターンメモリ（符号２２ａ、２３ａ）の制御やパターンの実行といった機能を持つ。パターンメモリアドレス制御部２１は、指定されたパターンのスタートアドレスから、ストップ条件が成立するまで、パターンを実行する機能を持つ。
【００１３】
ランダム用パターンメモリ制御部２２は、ランダム用パターンメモリ２２ａへのアクセスを制御し、指定されたアドレスに対応すると共に、メモリ内容の読み書きを行う機能を持つ。ここで、ランダム用パターンメモリ２２ａは、ランダム用のパターンデータを保持するパターンメモリであり、ＤＵＴに印加するパターンデータや、インストラクションデータ等が記憶される。ただし、ランダム用パターンメモリ２２ａのメモリサイズは小さく、例えば数千アドレス分の容量からなる。
【００１４】
ストレート用パターンメモリ制御部２３は、ストレート用パターンメモリ２３ａへのアクセスを制御し、指定されたアドレスに対応すると共に、メモリ内容の読み書きを行う機能を持つ。ストレート用パターンメモリ２３ａは、ストレート用のパターンデータを保持するパターンメモリであり、ＤＵＴに印加するパターンデータや、インストラクションデータ等が記憶される。ただし、メモリサイズは大きく、例えば、数百万アドレス分の容量からなる。
【００１５】
なお、ランダム用パターンメモリ２２ａとストレート用パターンメモリ２３ａは、パターンの実行中に、リアルタイムで切り替えを行うことができる機能を持つ。
【００１６】
テスターコマンド制御部４０には、テストプログラムとは独立してパターンの実行を行うプログラムが組み込まれている。例えば、校正プログラムでは、校正用のパターンを外部記憶装置３０から読み込んで、ランダム用パターンメモリ２２ａ、またはストレート用パターンメモリ２３ａにパターンを直接転送してパターンを実行する。ＣＰＵ５０のメモリ５１には、テストプログラムロード制御部１１によって外部記憶装置３０からテストプログラムがロードされる。
【００１７】
次に、図６を参照して図４の動作を説明する。ここで、図６は、図４のテストプログラムのロード処理のフローチャートである。パターンのロードは、テストプログラムをロードする過程で行われる。すなわち、テストプログラム管理部１０は、テストプログラムのロード要求を受けると、まずテストプログラムがロード可能かどうか判断する。
【００１８】
例えば以前ロードしたテストプログラムが実行中である場合やテスターコマンドを実行している場合には、ロードが不可能と判断し、それ以外の場合はロードが可能と判断する（ＳＡ１）。
【００１９】
そして、もしロードが可能であれば、テストプログラムロード制御部１１を呼び出し、テストプログラムをＣＰＵ５０のメモリ５１にロードする（ＳＡ２）。次に、テストプログラム管理部１０は、テストプログラムがパターンを使用しているかどうか調べ、使用していたらパターンロード制御部１３を呼び出す。
【００２０】
パターンロード制御部１３は、パターンの種類に従ってロード可能な空き領域を調べ（ＳＡ５）、ロードすべきパターンアドレスを決定する。パターンロード制御部１３は、パターンデータを外部記憶装置３０から読み出し、パターンメモリ（２２ａ、２３ａ）の種類に従ってランダム用パターンメモリ制御部２２、またはストレート用パターンメモリ制御部２３を選択すると共に、選択した方のパターンアドレスを指定してパターンデータとインストラクションデータを転送する（ＳＡ６）。
【００２１】
そして、ランダム用パターンメモリ制御部２２、またはストレート用パターンメモリ制御部２３は、転送されたデータを指定されたパターンアドレスに書き込む。このようにして全てのパターンのロードが終了したらロードを終了する（ＳＡ３）。
【００２２】
続いて、パターンの実行動作を説明する。テストプログラム制御部１２は、テストプログラムに記述されたパターンのパターンアドレスをパターンロード制御部１３から取得する。そして、テストプログラムに記述されたパターンのスタートとストップ条件データを、パターンメモリアドレス制御部２１に設定しパターンをスタートさせる。
【００２３】
パターンメモリアドレス制御部２１は、パターンの種類に従ってランダム用パターンメモリ制御部２２、またはストレート用パターンメモリ制御部２３を選択すると共に、選択した方のパターンアドレスを指定して、パターンデータとインストラクションを読み出す。パターンメモリ（２２ａ、２３ａ）から読み出されたパターンデータは、図示しないＤＵＴに印加され、インストラクションデータが解析され、次のパターンアドレスを決定する。そして、これらの動作をパターンの停止条件が成立するまで繰り返す。
【００２４】
パターン制御部２０は、パターンの実行中に、インストラクションによってランダム用パターンメモリ２２ａとストレート用パターンメモリ２３ａをリアルタイムで切り替えられるように、ランダム用パターンメモリ制御部２２、およびストレート用パターンメモリ制御部２３を常に更新している。そのため、パターンの実行中は、半導体試験装置の図示しない構成要素からこれらへのアクセスが禁止されている。
【００２５】
次に、図７を参照して図４のテスターコマンド処理のフローチャートを説明する。テスターコマンド制御部４０は、テストプログラムとは独立して動作するものであり、テスターコマンドの実行要求を受けると実行可能かどうか判断する。例えば、テストプログラムが実行中であるか、または別のテスターコマンドを実行している場合は不可能と判断し、それ以外の場合は可能と判断する（ＳＢ１）。
【００２６】
そして、もしテスターコマンドが実行可能であれば実行する（ＳＢ２）。例えば、校正プログラムの場合には、校正用のパターンを外部記憶装置３０から読み込んで特定のパターンアドレスにパターンを直接転送し、パターンメモリアドレス制御部２１にそのアドレスを設定してパターンを実行する。
【００２７】
このように、従来の半導体試験装置では、ランダム用パターンメモリ２２ａ若しくはストレート用パターンメモリ２３ａにパターンを読み込むことが行われている。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかし、従来の半導体試験装置には以下のような問題点があった。すなわち、従来の半導体試験装置は、周囲の温度変化やボードの交換といった測定条件の変化が生じても、測定性能を保証することが必要となるため、校正プログラムを実行して測定条件の変化に対応することが必要となる。しかし、この校正プログラムを実行するには、数十分以上の時間が必要となる。
【００２９】
また、この校正プログラムの中には、パターンを実行して行うものも存在する。しかし、校正プログラムで使用されるパターンは、通常、ランダム用パターンメモリ２２ａで実行することができるほどサイズが小さいため、ストレート用パターンは使用する必要がない。
【００３０】
一方、テストプログラムは、通常、テストプログラム本体と、少数のランダム用パターン、および多数のストレート用パターンにより構成されている。これらのテストプログラムは、通常、数分から数十分のロード時間が必要となるが、その比率を見ると、ロード時間の多くは、ストレート用パターンのロードに費やされている。
【００３１】
そこで、テストプログラムのロード時間のほとんどを占めるストレートパターンのロード時間を短縮するため、校正用のパターンをランダム用パターンメモリ２２ａで実行している最中に、ストレート用パターンのテストプログラムをストレート用パターンメモリ２３ａに転送することができれば課題が解決できる。ところが、このような動作は、従来の半導体試験装置ではハードウェアの制約により不可能である。
【００３２】
このように、従来の半導体試験装置では、ランダム用パターンを実行している状態で、ストレート用パターンメモリ２３ａへアクセスすることがハードウェアの制約によりできないため、テストプログラムのストレート用パターンを予めロードしておくことができなかった。
【００３３】
そのため、テストプログラムのロードは、テストプログラムが停止しているときや、テスターコマンドが実行されていない状態のときに行わざるを得なかった。
【００３４】
本発明は、これらの問題点に鑑みてなされたものであり、テストプログラムのロード時間を短くすることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００３５】
このような課題を達成するために請求項１記載の半導体試験装置は、
パターンを記憶する少なくとも２以上のパターンメモリを備え、被試験対象を試験する半導体試験装置において、
テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、
前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、
一方のパターンメモリでパターンの実行中に、所定のプログラムをロードするよう他方のパターンメモリのハードウェア制御を切り離すパターンメモリ独立制御部と
を備える。
【００３６】
また、請求項２記載の半導体試験装置は、
パターンを記憶するパターンメモリを備え、被試験対象を試験する半導体試験装置において、
テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、
前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、
前記パターンメモリの一部の領域でパターンを実行している最中に、前記パターンメモリの他の一部の領域に所定のプログラムをロードするよう前記パターンメモリのハードウェア制御を切り離すパターンメモリ独立制御部と
を備える。
【００３７】
さらに、請求項３記載の半導体試験装置は、
ストレートパターンを記憶するストレートパターン用メモリとランダム用パターンを記憶するランダム用パターンメモリを備え、被試験対象を試験する半導体試験装置において、
テストプログラムとパターンデータのロード制御、並びにテストプログラムの実行を行うテストプログラム管理部と、
前記パターンメモリの制御とこのパターンメモリに記憶されたパターンの実行を行うパターン制御部と、
前記ランダム用パターンメモリに記憶されたパターンが実行中であっても、前記ストレート用パターンメモリに所定のプログラムをロードするように前記ストレートパターンメモリに関するハードウェア制御を切り離すパターンメモリ独立制御部と
を備える。
【発明の効果】
【００３８】
本発明では、次のような効果がある。本発明は、パターンの実行中にストレート用パターンメモリに関するハードウェア制御を切り離すパターンメモリ独立制御部を設けたので、ランダム用パターンが実行中であっても、ストレート用パターンをロードすることが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の半導体試験装置の構成例について図１を参照して説明するが、図４と同一の構成については同一の符号を付して説明を省略する。図１は、本発明による半導体試験装置の構成図である。
【００４０】
図１において、テストプログラム管理部１００、パターンロード制御部１０１、パターン制御部１２０、およびテスターコマンド制御部１１０は、それぞれ図４の構成要素と異なるが、詳しくは後述する動作の説明で併せて行う。
【００４１】
また、本発明で新たに追加されたパターンメモリ独立制御部１２１は、パターン制御部１２０でパターン実行中に、ストレート用パターンメモリ２３ａに関連するパターンを実行するためのハードウェア制御を切り離す装置である。この機能を有効にすると、半導体試験装置は、ランダム用のパターンが実行中であっても、ストレート用パターンメモリ２３の読み書きをすることができるものとなる。ただし、その間はストレート用のパターンは実行できなくなる。なお、この機能を無効にすると図１は図４と同様の動作をする。
【００４２】
次に、図１の動作について図２を参照して説明する。図２は、図１のテストプログラムのロード処理のフローチャートである。テストプログラム管理部１００は、テストプログラムのロード要求を受けると、ロード可能かどうか判断する。例えば、以前ロードしたテストプログラムが実行中であるか、またはテスターコマンドを実行している場合は不可能と判断し、それ以外の場合は可能と判断する（ＳＣ１）。
【００４３】
判断の結果実行可能であれば、通常のテストプログラムのロード処理を行う（ＳＣ２）。不可能である場合、テスターコマンドが実行中で、かつ、ストレート用パターンメモリ２３ａが使用されているかどうかを判断する（ＳＣ１０）。
【００４４】
ストレート用パターンメモリ２３ａが使用されているかどうかは、例えばパターンメモリ独立制御部１２１を参照し有効かどうかで判断する。その結果、ストレート用パターンメモリが使用されていなければ、テストプログラム管理部１００はパターンロード制御部１０１を呼び出し、ストレートパターンのみをロードさせる（ＳＣ１２〜ＳＣ１４）。
【００４５】
パターンロード制御部１０１が全てのストレートパターンのロードか終わったら（ＳＣ１１）、テストプログラム管理部１００は、実行中のテスターコマンドが終了するまで待機する（ＳＣ１５）。
【００４６】
テスターコマンドが終了した後、テストプログラム管理部１００は、テストプログラムロード制御部１１を呼び出して、テストプログラムをロードし（ＳＣ２）、さらにパターンロード制御部１０１を呼び出し、残りの全てのパターンをロードする（ＳＣ３〜ＳＣ６）。
【００４７】
次に、図３を参照して本発明のテスターコマンド処理のフローチャートを説明する。テスターコマンド制御部１１０は、実行要求を受けるとコマンドが実行可能かどうか判断する。例えば、テストプログラムが実行中であるか、または別のテスターコマンドを実行している場合は不可能と判断し、それ以外の場合は可能と判断する（ＳＤ１）。
【００４８】
テスターコマンドが実行可能と判断された場合には、実行予定のテスターコマンドがストレート用パターンを使用するかどうかの判断となる（ＳＤ２）。
【００４９】
そして、ストレート用パターンを使用する場合はパターンメモリ独立制御部１２１を無効とし（ＳＤ４）、使用しない場合は有効とする（ＳＤ３）。テスターコマンド制御部１１０は、これらの動作を経てから通常のコマンド処理を行う（ＳＤ５）。
【００５０】
このように、パターンの実行中にストレート用パターンメモリ２３ａに関するハードウェア制御を切り離すパターンメモリ独立制御部１２１を設けたので、ランダム用パターンが実行中であっても、ストレート用パターンをロードすることが可能となる。
【００５１】
このため、実行に数十分以上かかる校正プログラムを実行している間に、ロードに数分から数十分かかるストレート用パターンを平行してロードすることが可能となる。つまり、図４の従来技術と比べてテストプログラムのロード時間が最大でストレート用パターンのロード時間分だけ短縮することが可能となる。これにより、テストプログラムのロード時間を短縮させることが可能となる。
【００５２】
なお、パターンメモリ独立制御部１２１は、ストレートパターンの実行中に、ランダム用パターンメモリ２２ａにアクセス可能とする機能を備えていてもよい。また、ストレート用パターンメモリ２３ａを使用領域と未使用領域に分割すると共に、パターンメモリ独立制御部１２１が使用領域のパターンを実行中に未使用領域へのアクセスを有効とし、または無効とする機能を備えていてもよい。
【００５３】
さらに、パターンメモリ（２２ａ、２３ａ）へのアクセス以外に次の機能を備えてもよい。すなわち、たとえばパターンの実行中に、未使用のレジスタやメモリ領域といったハードウェアリソースを使用領域と未使用領域に分割すると共に、パターンメモリ独立制御部１２１が、パターンを実行中でも未使用領域へのアクセスを有効とし、または無効とする機能を備えていてもよい。
【００５４】
また、ストレート用パターンを先行してロードさせるのは、校正プログラム以外のプログラムでも差し支えない。さらに、ロードされているテストプログラムの実行中に、先行して、別のテストプログラムやパターンの一部、または全てをロードする機能を備えていてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明による半導体試験装置の構成図である。
【図２】図１のテストプログラムのロード処理のフローチャートである。
【図３】図１のテスターコマンド処理のフローチャートである。
【図４】従来の半導体試験装置の構成図である。
【図５】ランダム用パターンとストレート用パターンの機能を説明した表である。
【図６】図４のテストプログラムのロード処理のフローチャートである。
【図７】図４のテスターコマンド処理のフローチャートである。
【符号の説明】
【００５６】
１１      テストプログラムロード制御部
１２      テストプログラム制御部
２１      パターン制御部
２２      ランダム用パターンメモリ制御部
２２ａ    ランダム用パターンメモリ
２３      ストレート用パターンメモリ制御部
２３ａ    ストレート用パターンメモリ
３０      外部記憶装置
４０      ＣＰＵ
４１      メモリ
１００    テストプログラム管理部
１１０    テスターコマンド制御部
１２０    パターン制御部
１２１    パターンメモリ独立制御部
【図１】
2009092380.tif 000003
【図２】
2009092380.tif 000004
【図３】
2009092380.tif 000005
【図４】
2009092380.tif 000006
【図５】
2009092380.tif 000007
【図６】
2009092380.tif 000008
【図７】
2009092380.tif 000009