(57)【要約】【課題】本発明は転送元のデータを不連続な記憶領域を有する転送先にデータ転送を行うデータ転送装置に関し、特に転送データ量を削減し、効率よくデータ転送を行うデータ転送装置を提供するものである。【解決手段】不連続な記憶領域を有する転送先回路に対して転送データを転送する際、転送元の記憶手段に更新が必要な転送データのみを記憶し、転送制御手段によって転送データの転送を行い、転送先回路に設けられたレジスタに上記転送データを一旦格納し、マップレジスタのマップ情報に基づいてレジスタに格納した転送データを前記転送先回路の不連続な記憶領域に転送し、更新が必要なデータのみを転送先回路に転送するデータ転送装置を提供する。【選択図】図１
2009205521.tif 000002
【特許請求の範囲】
【請求項１】
不連続な記憶領域への転送データが記憶された記憶手段と、
該記憶手段から転送先回路に前記転送データを転送する転送制御手段と、
前記転送データを一旦格納するレジスタと、
前記転送データを、前記不連続な記憶領域を有する転送先回路に転送する際のマップ情報を記憶するマップレジスタと、
前記マップ情報に基づいて、前記レジスタに格納された転送データを前記転送先回路の不連続な記憶領域に転送するアクセス制御部と、
を有することを特徴とするデータ転送装置。
【請求項２】
前記レジスタと、前記マップレジスタと、前記アクセス制御部は、前記転送先回路に配設されていることを特徴とする請求項１記載のデータ転送装置。
【請求項３】
前記転送先回路の不連続な記憶領域には、更新データが転送されることを特徴とする請求項１、又は２記載のデータ転送装置。
【請求項４】
前記マップレジスタに記憶されたマップ情報は、前記転送先回路の不連続な記憶領域のアドレス情報であることを特徴とする請求項１、２、又は３記載のデータ転送装置。
【請求項５】
前記マップレジスタに記憶されたマップ情報は、前記転送先回路の不連続な記憶領域に転送データを転送することを指示するフラグ情報であることを特徴とする請求項１、２、又は３記載のデータ転送装置。
【請求項６】
前記アクセス制御部は、比較回路と選択回路を含むことを特徴とする請求項１、２、３、又は４記載のデータ転送装置。
【請求項７】
前記比較回路は、前記マップレジスタからのマップ情報に基づいて、前記レジスタに転送されたデータを前記不連続な記憶領域へ転送するための判定信号を生成することを特徴とする請求項６記載のデータ転送装置。
【請求項８】
前記選択回路は、前記比較回路からの判定信号に基づいて、前記レジスタに転送されたデータを前記不連続な記憶領域に転送することを特徴とする請求項７記載のデータ転送装置。
【請求項９】
前記不連続な記憶領域は、転送先回路に設けられたレジスタであることを特徴とする請求項１、２、３、４、又は５記載のデータ転送装置。
【請求項１０】
不連続な記憶領域への転送データが記憶された記憶手段から転送先回路に前記転送データを転送する処理と、
前記転送データをレジスタに一旦格納する処理と、
前記転送データを、前記不連続な記憶領域を有する転送先回路に転送する際のマップ情報に基づいて、前記レジスタに格納された転送データを前記転送先回路の不連続な記憶領域に転送する制御処理と、
を行うことを特徴とするデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不連続な記憶領域へのデータ転送を行うデータ転送装置に関する。
【背景技術】
【０００２】
今日、メモリのある領域から別の領域にデータ転送を行う際、ＣＰＵによるアクセス制御、又はＤＭＡ転送（direct memory access転送）が行われている。ＣＰＵによるアクセス制御は、ＣＰＵがメモリ内のデータを読み出し、転送先のアドレスを指定してデータ転送を行う方法であり、ＣＰＵの負担が大きい。このため、メモリの連続領域内へのデータ転送である場合、ＣＰＵを占有することなく、高速にデータ転送が可能なＤＭＡ転送が行われている。
【０００３】
一般に、ＤＭＡ転送は、転送元であるメモリから所定の転送サイズ単位でデータを読み出し、転送先に当該データを書き込む動作を連続することによって、データ転送を効率よく行う方法である。
【０００４】
しかし、転送先のハード構成は一様ではなく、例えば個別の制御レジスタを持つ装置もあり、また転送先アドレスが不連続である場合もあり、転送先のハードウェアに依存する。また、初期設定後にレジスタの一部を周期的に更新して動作する装置の場合にも、更新位置が不連続な記憶領域となる。
【０００５】
従来、不連続な記憶領域へのデータ転送の場合でも、更新が不必要な領域に対しても現在のデータを転送する必要があった。このため、転送元の領域を更新不要なデータに対して確保する必要があり、更に更新不要なデータも転送するため、アクセスサイクルが余計に必要であった。
【０００６】
尚、連続領域から不連続領域へのデータ転送に関する技術として、特許文献１に開示された発明があり、この発明は転送先のアドレス情報を転送元の領域のデータとペアで記憶させ、データ転送を行うものである。
【特許文献１】特開平０７−２６２１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の発明においては、転送元のメモリに転送するデータのみならず、転送先のアドレスデータも記憶しておく必要があり、大きなメモリ容量を必要とする。また、アドレスデータも転送する必要があり、多くのデータを転送する必要もあった。
【０００８】
そこで、本発明は不連続な記憶領域にデータ転送を行う際、転送データを削減し、効率よくデータ転送を行うデータ転送装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題は本発明によれば、不連続な記憶領域を有する転送先回路に対して転送データを転送する際、転送元の記憶手段に更新が必要な転送データのみを記憶し、転送制御手段によって転送データの転送を行い、前記転送先回路に設けられたレジスタに上記転送データを一旦格納し、マップレジスタに記憶したマップ情報に基づいて前記レジスタに格納した転送データを前記転送先回路の不連続な記憶領域に転送する。
【００１０】
このように構成することによって、更新が必要なデータのみを転送先回路に転送し、転送回数を減らし、効率のよい転送処理を行うことができるデータ転送装置を提供するものである。
【００１１】
また、前記マップレジスタに記憶されたマップ情報は、前記転送先回路の不連続な記憶領域のアドレス情報であり、このアドレス情報によって指示された位置に転送データを正確に転送することができる。
【００１２】
さらに、前記マップレジスタに記憶されたマップ情報は、前記転送先回路の不連続な記憶領域に転送データを転送することを指示するフラグ情報であり、このフラグ情報に基づいて転送データを転送先回路に転送することができる。
【発明の効果】
【００１３】
本発明によれば、更新が必要なデータのみを転送元から転送先回路に転送し、転送するデータ量を削減し、転送回数を減らし、効率のよい転送処理を行うと共に、転送データを記憶する転送元の記憶容量を小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
（実施形態１）
図２は、本実施形態のデータ転送装置を説明するシステム構成図である。
【００１５】
同図において、データ転送装置１は、ＣＰＵ２、ＤＭＡコントローラ（ＤＭＡＣ）３、メモリ（ＭＥＭＯＲＹ）４、ハード回路（ＨＡＲＤ）５で構成され、ＣＰＵバスを介して接続されている。ＣＰＵ２はＤＭＡコントローラ３に対してＤＭＡ転送の指示を行い、ＤＭＡコントローラ３は転送元であるメモリ４に記憶されたデータを所定の転送サイズ単位で転送先であるハード回路５に転送する。
【００１６】
図３は基本的なＤＭＡ転送１回分の処理手順を示す図であり、ＣＰＵ２は、先ずＤＭＡコントローラ３に対して、ＤＭＡ転送設定を行い、ＤＭＡ転送を起動する（図３に示すａ）。次に、ＤＭＡコントローラ３は転送元であるメモリ４をアクセスし（図３に示すｂ）、メモリ４から所定の転送サイズ（例えば、３２ビット（１ワード））のデータを読み出し、ＤＭＡコントローラ３経由又は直接、転送先であるハード回路５に転送する（図３に示すｃ）。
【００１７】
次に、転送先であるハード回路５は、次の転送データの転送要求をＤＭＡコントローラ３に対して行い（図３に示すｄ）、上記処理を繰り返す。その後、メモリ４からのデータ転送が全て完了すると、ＤＭＡコントローラ３からＣＰＵ２に対して転送処理の完了通知が送信される（図３に示すｅ）。
【００１８】
また、図４は本例のＤＭＡ転送装置の特徴を示す図であり、基本的に前述の図３と同じ構成であるが、ハード回路５にアシスト回路６が含まれる構成である。
図１は上記ハード回路５の構成を示す図であり、アシスト回路６とレジスタＡ、Ｂ、及び不図示の内部ハードウェアで構成されている。また、アシスト回路６は、レジスタ８、マップレジスタ９、及びアクセス制御部１０で構成されている。レジスタＡ及びＢは、ハード回路５に従来から設けられているレジスタであり、ハード回路５に転送されたデータを内部ハードウェアに転送する。
【００１９】
図５は上記レジスタＡ及びＢにデータがＤＭＡ転送される状態を示す模式図であり、３２ビット（１ワード）構成のデータ（ＤＡＴＡ_Ａ、ＤＡＴＡ_Ｂ）が１回の転送処理によ
って、レジスタＡ及びＢに転送されることを示す。また、図６は上記レジスタＡ及びＢのエリアを１バイト毎に分け、３２ビット（１ワード）のデータ（ＤＡＴＡ_Ａ）がレジスタＡのＡ１〜Ａ３領域に格納され、データ（ＤＡＴＡ_Ｂ）がレジスタＢのＢ１〜Ｂ３領域に格納されることを示す。尚、上記Ａ１とＢ２のエリアは２バイト領域である。
【００２０】
図７は、更に図６に対して本例のアシスト回路６を含む構成であり、メモリ４からＤＭＡ転送される３２ビット（１ワード）のデータ（ＤＡＴＡ_Ａ、ＤＡＴＡ_Ｂ）は、アシスト回路６によって処理され、レジスタＡ及びＢに転送されることを示す。すなわち、データ（ＤＡＴＡ_Ａ、ＤＡＴＡ_Ｂ）は一旦レジスタ８に格納され、アクセス制御部１０に送出され、マップレジスタ９のマップ情報に基づくアクセス制御部１０の処理によって対応するレジスタＡ及びＢのＡ１〜Ａ３のエリア、又はＢ１〜Ｂ３のエリアに転送される。
【００２１】
図８は、アクセス制御部１０の具体的な回路構成を示す。アクセス制御部１０は比較器１１及び選択回路１２で構成され、レジスタ８に転送されたデータをマップレジスタ９の情報に基づいて転送先であるレジスタＡ及びＢに転送する制御を行う。
【００２２】
比較器１１は、レジスタ８のＩ１〜Ｉ４に対応して、比較器１１−Ｉ１〜１１−Ｉ４で構成され、レジスタ８に転送されるデータが何れのレジスタ宛であるか判定する。例えば、比較器１１−Ｉ１にはアドレスバスが接続され、ライトイネーブル信号が入力し、マップレジスタ９のＩ１からマップ情報が入力する。上記入力により、比較器１１−Ｉ１はレジスタ８のＩ１にデータが転送されることを認識し、マップ情報に基づいて、転送先のどのレジスタにデータを転送するか判定する。
【００２３】
また、比較器１１−Ｉ２についても、アドレスバスが接続され、ライトイネーブル信号が入力し、レジスタ８のＩ２にデータが転送されることを認識し、マップレジスタ９のＩ２からのマップ情報に基づいて、転送先のどのレジスタにデータを転送するか判定する。同様に、比較器１１−Ｉ３、及び１１−Ｉ４についても、アドレスバスが接続され、ライトイネーブル信号が入力し、レジスタ８のＩ３、又はＩ４にデータが転送されることを認識し、対応するマップレジスタ９のＩ３又はＩ４からのマップ情報に基づいて、転送先のどのレジスタにデータを転送するか判定する。
【００２４】
選択回路１２はレジスタＡ（Ａ１１、Ａ１２、Ａ２、Ａ３）、レジスタＢ（Ｂ１、Ｂ２１、Ｂ２２、Ｂ３）毎に設けられ、レジスタ８から転送されるデータの選択を行う。すなわち、８個の選択回路１２−ａ１１、１２−ａ１２、１２−ａ２、１２−ａ３、１２−ｂ１、１２−ｂ２１、１２−ｂ２２、１２−ｂ３で構成され、前述の比較器１１−Ｉ１〜Ｉ４から出力される判定信号に従って、レジスタ８から転送されるデータを対応するレジスタＡ（Ａ１１、Ａ１２、Ａ２、Ａ３）、レジスタＢ（Ｂ１、Ｂ２１、Ｂ２２、Ｂ３）に転送する。ここで、前述の比較器１１１〜Ｉ４から出力される判定信号は、選択する転送先のレジスタ毎に、“Ｉ１(〜Ｉ４)_is_Ａ１１(Ａ１２〜Ｂ３)”として出力される。
【００２５】
尚、比較器１１−Ｉ１〜Ｉ４を介して出力されるライトイネーブル信号は、オア（ＯＲ）ゲート１４を介して対応するレジスタＡ（Ａ１１、Ａ１２、Ａ２、Ａ３）、レジスタＢ（Ｂ１、Ｂ２１、Ｂ２２、Ｂ３）に供給され、当該レジスタへのデータ書き込みを指示する。
【００２６】
図９及び図１０は、本例のデータ転送処理を、従来の場合と比較して説明する図であり、図９は従来のデータ転送処理を示し、図１０は本例のデータ転送処理を示す。
図９に示す従来のデータ転送処理の場合、メモリ４には１ワード（３２ビット）データＡ（＃１）〜Ｄ（＃１）、Ｅ（＃１）〜Ｈ（＃１）が、２ｎ（＃１_１〜＃１_ｎ、＃２_１〜＃２_ｎ）記憶されており、転送先のレジスタＡ及びＢに１ワード毎に転送される。
したがって、従来の場合、１ワード毎にデータＡ〜Ｄ、及びデータＥ〜Ｈが転送され、メモリ４に記憶された全てのデータ（３２ビット（１ワード）×２ｎ）を転送するためには、２ｎ回の転送処理を行う必要がある。
【００２７】
一方、本例の場合、図１０に示すように、連続転送が必要なデータはＡ、Ｃ、Ｆ、Ｇであり、他のデータＢ、Ｄ、Ｅ、Ｈは更新不要なデータである。本例においては、更新が必要なデータＡ、Ｃ、Ｆ、Ｇのみを転送する構成である。尚、本例のデータ転送装置を適用する場合として、サウンドジェネレータの例を説明すると、更新が必要なデータＡ、Ｃ、Ｆ、Ｇとして、トーンパルスの周波数や振幅データが対応し、更新が不要なデータＢ、Ｄ、Ｅ、Ｈとして、サイクル数や増減量のデータが対応する。
【００２８】
尚、図１０には、レジスタ８の構成のみを示しているが、具体的には図１に示すアシスト回路６の構成を含んでおり、３２ビット構成のレジスタ８には、順次メモリ４から更新が必要のデータがＡ、Ｃ、Ｆ、Ｇが転送される。したがって、１回のデータ転送によって、更新が必要なデータＡ、Ｃ、Ｆ、Ｇが全て転送され、本例の場合には、従来に比べてデータ転送回数を半分に減らすことができる。また、メモリ４の記憶容量も従来より小さくて済む。
【００２９】
以下、具体的な転送処理を前述の図７及び図８を使用して説明する。両図の例の場合、データＡ１〜Ａ３、Ｂ１〜Ｂ３をハード回路５に転送するものであり、このデータの中でデータＡ２、Ｂ１、Ｂ２は更新の必要のないデータであり、転送するデータ（更新が必要なデータ）はＡ１、Ａ３、Ｂ３のデータである（但し、Ａ１は１６ビット（２バイト）のデータである）。したがって、本例において実際に転送を必要とするデータは、Ａ１（２バイト）、Ａ３（１バイト）、Ｂ３（１バイト）のデータである。
【００３０】
前述のように、ＤＭＡコントローラ３はＣＰＵ２からの指示に基づいて、メモリ４からのＤＭＡ転送を開始する。そして、上記のように更新が必要な４バイトのデータＡ１、Ａ３、Ｂ３がレジスタ８に転送される。この時、レジスタ８のＩ１にはデータＡ１の上位８ビットのデータが転送され、Ｉ２には同じデータＡ１の下位８ビットのデータが転送される。また、レジスタ８のＩ３にはデータＡ３が転送され、レジスタ８のＩ４にはデータＢ３が転送される。
【００３１】
次に、比較器１１−Ｉ１には、前述のようにアドレスバスが接続され、対応するレジスタマップ９−Ｉ１からマップ情報が出力されており、比較器１１−Ｉ１はレジスタ８のＩ１にデータが転送されていることを認識し、何れの転送先のレジスタにデータを転送するか判定する。この場合、比較器１１−Ｉ１は、レジスタ８のＩ１に転送されたデータをレジスタＡ（Ａ１１）に転送すべきであると判定し、“Ｉ１_is_Ａ１１” の判定信号を出力する。
【００３２】
一方、比較器１１−Ｉ２には、アドレスバスが接続され、対応するレジスタマップ９−Ｉ２からマップ情報が出力されており、比較器１１−Ｉ２はレジスタ８のＩ２にデータが転送されていることを認識し、レジスタ８のＩ２に転送されたデータをレジスタＡ（Ａ１２）に転送すべきであると判定し、“Ｉ２_is_Ａ１２” の判定信号を出力する。
【００３３】
さらに、比較器１１−Ｉ３、及び１１−Ｉ３においても、同様に対応するレジスタマップ９−Ｉ３、又は９−Ｉ４からマップ情報を受信し、レジスタ８のＩ３に転送されたデータをレジスタＡ（Ａ３）に転送すべきであると判定し、“Ｉ３_is_Ａ３” の判定信号を出力すると共に、レジスタ８のＩ４に転送されたデータをレジスタＢ（Ｂ３）に転送すべきであると判定し、“Ｉ４_is_Ｂ３” の判定信号を出力する。
【００３４】
上記判定信号が供給された選択回路１２−ａ１１は、レジスタ８のＩ１から転送されたＡ１の上位８ビットのデータを選択し、転送先のレジスタＡ（Ａ１１）に出力する。また、選択回路１２−ａ１２は、レジスタ８のＩ２から転送されたＡ１の下位８ビットのデータを選択し、転送先のレジスタＡ（Ａ１２）に出力する。
【００３５】
また、選択回路１２−ａ３は、レジスタ８のＩ３から転送されたデータＡ３の８ビットのデータを選択し、転送先のレジスタＡ（Ａ３）に出力する。さらに、選択回路１２−ｂ３は、レジスタ８のＩ４から転送されたデータＢ３の８ビットのデータを選択し、転送先のレジスタＢ（Ｂ３）に出力する。
【００３６】
一方、選択回路１２−ａ２、１２−ｂ１、１２−ｂ２１、１２−ｂ２２は、比較器１１によって選択されないため、転送データの出力は行わない。したがって、対応するレジスタＡ（Ａ２）、レジスタＢ（Ｂ１、Ｂ２１、Ｂ２２）のデータは更新されることなく、例えば元のデータが転送先の内部ハードウェアで使用される。
【００３７】
以上のように処理することによって、転送回数を減らすことができ、更に転送元のメモリ４に記憶するデータも更新が必要なデータのみを確保すればよく、メモリ容量を小さくすることができる。
【００３８】
図１１は本例の変形例であり、前述と同様Ａ１、Ａ３、Ｂ３の更新データを転送元のメモリ４から転送先のハード回路５に転送する構成であり、本例のレジスタ８、マップレジスタ９、アクセス制御部１０を使用してＤＭＡ転送を行う例である。
【００３９】
但し、この場合、転送先のハード回路５はレジスタＡ、Ｂではなく、メモリ構成のハード回路であり、更新データＡ１、Ａ３、Ｂ３を転送するアドレスもメモリ内に散在している。このような場合でも、本例によれば、マップレジスタ９によって転送先メモリのアドレス情報をマップ情報として予め取得させておくことによって、レジスタ８に転送されたＡ１、Ａ３、Ｂ３のデータを、アクセス制御部１０の回路処理によって対応するメモリ位置に転送することができる。
【００４０】
（実施形態２）
次に、本発明の実施形態２について説明する。
前述の実施形態１では、アドレス情報に基づいて転送先のレジスタ、又はメモリにデータを転送する処理を行ったが、本例ではマップレジスタ１３にフラグ設定を行うことによって不連続な転送領域へのＤＭＡ転送を可能にする構成である。
【００４１】
図１２は本例のデータ転送装置のアクセス制御部１０の構成を示す図である。尚、データ転送装置全体のシステム構成は前述の図４と同様である。
本例においても、ハード回路５はアシスト回路６を有し、レジスタ８、マップレジスタ１３、アクセス制御部１０で構成されている。但し、本例においては、マップレジスタ１３の構成が前述の実施形態1と異なり、２つのマップレジスタ１３ａ、１３ｂで構成されている。このマップレジスタ１３ａ、１３ｂは、図１３に示す構成であり、それぞれフラグアリアで構成されている。
【００４２】
本例では、例えばレジスタマップ１３ａにレジスタＡ（Ａ１１、Ａ１２、Ａ２、Ａ３）に転送されるデータの更新、非更新を指定するフラグを設定し、レジスタマップ１３ｂにレジスタＢ（Ｂ１、Ｂ２１、Ｂ２２、Ｂ３）に転送されるデータの更新、非更新を指定するフラグを設定する。この場合、前述の例では、同図に示すようにレジスタマップ１３ａには“１１０１”のフラグが設定され、レジスタマップ１３ｂには“０００１”のフラグが設定される。
【００４３】
上記のように構成することによって、更新するデータの判定はレジスタマップ１３ａ、１３ｂに設定されたフラグ情報によって行われ、またレジスタ８へのデータ転送の回数は、上記レジスタ８に設定された更新するフラグ数によって判定することができる。
【００４４】
例えば、上記フラグ設定の例では、更新するデータはレジスタマップ１３ａ、１３ｂにフラグ“１”が設定されたデータであり、レジスタ８へのデータ転送回数は、フラグ“１”の設定数が１〜４であればｎ回であり、フラグ“１”の設定数が５〜８であれば２ｎ回となる。
【００４５】
したがって、更新するデータが４バイト以内であれば、従来２ｎ回のデータ転送回数を半分のｎ回に減らすことができる。上記例の場合、フラグ“１”の設定数が４であり、更新するデータは４バイト以内となり、従来２ｎ回のデータ転送を半分のｎ回に減らすことができる。
【００４６】
尚、レジスタ８への転送位置は、レジスタマップ９にフラグ“１”が設定されたものを順にマッピングすればよい。例えば、上記例では、フラグ“１”が設定されたデータＡ１１をレジスタ８の最初のＩ１にマッピングし、次にフラグ“１”が設定されたデータＡ１２をレジスタ８の次のＩ２にマッピングし、更に次にフラグ“１”が設定されたデータＡ３をレジスタ８の次のＩ３にマッピングし、最後にフラグ“１”が設定されたデータＢ３をレジスタ８の最後のＩ４にマッピングする。
【００４７】
尚、上記構成以外の場合でも、レジスタ８への転送位置は、マップレジスタ１３ａ、１３ｂのフラグ設定が図１３の場合と異なる場合にも、“１”が設定されたものを、例えば左詰めで順にマッピングすることによって、上記と同様、更新が必要なデータを指定されたハード回路５の領域に転送することができる。
【００４８】
このように構成することにより、それぞれにマッピングされたレジスタ８の各位置には、メモリ４から読み出されたＡ１１、Ａ１２、Ａ３、Ｂ３のデータが転送され、転送回数についても上記設定に基づいて指定されており、更新するデータが４バイト以内であれば、従来のデータ転送回数に対して半分の転送回数とすることができる。
【００４９】
また、前述の実施形態1と同様、転送元のメモリ４に記憶するデータも更新が必要なデータのみを記憶すればよく、メモリ容量を小さくすることができる。
尚、本実施形態1、及び２において、１ワード（３２ビット）構成のデータ転送の例について説明したが、転送データは上記構成に限定される訳ではない。
【００５０】
また、上記説明では、連続転送が必要なデータとしてデータＡ１１、Ａ１２、Ａ３、Ｂ３の例で説明したが、他のデータを転送する構成としてもよい。
また、本実施形態の説明において、不連続な記憶領域へのデータ転送について、ＤＭＡコントローラ（ＤＭＡＣ）３を使用したＤＭＡ転送について説明したが、ＣＰＵのアクセス制御に基づくデータ転送に適用してもよい。
【００５１】
さらに、本実施形態の説明においては、レジスタ８について、転送データを一旦格納する処理を行う構成としたが、データを保持する機能を持たないアドレス領域としてもよい。
【００５２】
（付記１）
不連続な記憶領域への転送データが記憶された記憶手段と、
該記憶手段から転送先回路に前記転送データを転送する転送制御手段と、
前記転送データを一旦格納するレジスタと、
前記転送データを、前記不連続な記憶領域を有する転送先回路に転送する際のマップ情報を記憶するマップレジスタと、
前記マップ情報に基づいて、前記レジスタに格納された転送データを前記転送先回路の不連続な記憶領域に転送するアクセス制御部と、
を有することを特徴とするデータ転送装置。
（付記２）
前記レジスタと、前記マップレジスタと、前記アクセス制御部は、前記転送先回路に配設されていることを特徴とする付記１記載のデータ転送装置。
（付記３）
前記転送先回路の不連続な記憶領域には、更新データが転送されることを特徴とする付記１、又は２記載のデータ転送装置。
（付記４）
前記マップレジスタに記憶されたマップ情報は、前記転送先回路の不連続な記憶領域のアドレス情報であることを特徴とする付記１、２、又は３記載のデータ転送装置。
（付記５）
前記マップレジスタに記憶されたマップ情報は、前記転送先回路の不連続な記憶領域に転送データを転送することを指示するフラグ情報であることを特徴とする付記１、２、又は３記載のデータ転送装置。
（付記６）
前記フラグ情報には、前記不連続な記憶領域以外の記憶領域に転送データを転送させないことを指示するフラグ情報も含まれることを特徴とする付記５記載のデータ転送装置。（付記７）
前記アクセス制御部は、比較回路と選択回路を含むことを特徴とする付記１、２、３、又は４記載のデータ転送装置。
（付記８）
前記比較回路は、前記マップレジスタからのマップ情報に基づいて、前記レジスタに転送されたデータを前記不連続な記憶領域へ転送するための判定信号を生成することを特徴とする付記７記載のデータ転送装置。
（付記９）
前記選択回路は、前記比較回路からの判定信号に基づいて、前記レジスタに転送されたデータを前記不連続な記憶領域に転送することを特徴とする付記８記載のデータ転送装置。
（付記１０）
前記不連続な記憶領域は、転送先回路に設けられたレジスタであることを特徴とする付記１、２、３、４、又は５記載のデータ転送装置。
（付記１１）
前記マップレジスタは、前記転送先回路のレジスタに対応して設けられ、前記マップレジスタにはフラグ情報が記憶されていることを特徴とする付記１０記載のデータ転送装置。
（付記１２）
前記記憶手段から転送先回路に転送される転送データは、前記転送制御回路を介して転送されることを特徴とする付記１、２、３、４、又は５記載のデータ転送装置。
（付記１３）
不連続な記憶領域への転送データが記憶された記憶手段から転送先回路に前記転送データを転送する処理と、
前記転送データをレジスタに一旦格納する処理と、
前記転送データを、前記不連続な記憶領域を有する転送先回路に転送する際のマップ情報に基づいて、前記レジスタに格納された転送データを前記転送先回路の不連続な記憶領域に転送する制御処理と、
を行うことを特徴とするデータ転送方法。
【図面の簡単な説明】
【００５３】
【図１】ハード回路の構成を具体的に示す回路図である。
【図２】本実施形態のデータ転送装置を説明するシステム構成図である。
【図３】基本的なＤＭＡ転送１回分の転送処理の手順を示す図である。
【図４】ＤＭＡ転送装置の特徴を示す図である。
【図５】レジスタＡ及びＢにデータがＤＭＡ転送される状態を示す模式図である。
【図６】レジスタＡ及びＢのエリアを１バイト毎に分け、３２ビット（１ワード）のデータ（ＤＡＴＡ_Ａ）がレジスタＡのＡ１〜Ａ３領域に格納され、データ（ＤＡＴＡ_Ｂ）がレジスタＢのＢ１〜Ｂ３領域に格納されることを示す図である。
【図７】アシスト回路を使用した場合の構成を示し、ＤＭＡ転送された３２ビット（１ワード）のデータ（ＤＡＴＡ_Ａ、ＤＡＴＡ_Ｂ）は、アシスト回路６によって処理され、レジスタＡ及びＢに転送されることを示す図である。
【図８】アクセス制御回路の具体的な回路図である。
【図９】本例のデータ転送処理との比較を説明する図である。
【図１０】図９との比較において、本例のデータ転送処理を説明する図である。
【図１１】実施形態１の変形例を説明する図である。
【図１２】実施形態２のＤＭＡ転送装置の構成を説明する図である。
【図１３】実施形態２におけるマップレジスタの構成を説明する図である。
【符号の説明】
【００５４】
１      データ転送装置
２      ＣＰＵ
３      ＤＭＡコントローラ（ＤＭＡＣ）
４      メモリ
５      ハード回路（ＨＡＲＤ）
６      アシスト回路
８      レジスタ
９      マップレジスタ
１０      アクセス制御回路
１１      比較器
１２、１２−ａ２、１２−ｂ１、１２−ｂ２１、１２−ｂ２２      選択回路
１３、１３ａ、１３ｂ      マップレジスタ
１４      オア回路
【図１】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図２】
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【図３】
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【図４】
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【図１１】
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