(57)【要約】      （修正有）【課題】製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、シリコン基板１１の電界効果型トランジスタが形成される領域Ｂ上にゲート電極を形成する工程と、シリコン基板１１のバイポーラトランジスタが形成される領域Ａ上にバイポーラトランジスタを構成するＳｉＧｅからなるエピタキシャル層１９ａを形成する工程と、エピタキシャル層１９ａの形成時にゲート電極の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程と、その後、ゲート電極の側方を覆うサイドウォール絶縁膜と、エミッタ電極２５の側方を覆うサイドウォール絶縁膜とを形成する工程とを備える。【選択図】図１１
2009182166.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１素子が形成される第１領域上に電極を形成する工程と、
前記半導体基板の第２素子が形成される第２領域上に前記第２素子を構成する半導体からなる素子層を形成する工程と、
前記第２素子の素子層の形成時に前記第１素子の電極の側方に形成される半導体からなる残渣を除去する工程と、
その後、前記第１素子の電極の側方を覆う第１サイドウォール絶縁膜と、前記第２素子の素子層の側方を覆う第２サイドウォール絶縁膜とを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２素子の素子層は、第１素子層を含み、
前記残渣は、前記第２素子の第１素子層の形成時に前記第１素子の電極の側方に形成されるシリコンを含む半導体からなる第１残渣を含み、
前記第２素子の素子層の形成時に前記第１素子の電極の側方に形成される半導体からなる残渣を除去する工程は、前記第２素子の第１素子層の形成時に前記第１素子の電極の側方に形成される前記第１残渣を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２素子の素子層は、第２素子層をさらに含み、
前記残渣は、前記第２素子の第２素子層の形成時に前記第１素子の電極の側方に形成されるシリコンを含む半導体からなる第２残渣をさらに含み、
前記第２素子の素子層の形成時に前記第１素子の電極の側方に形成される半導体からなる残渣を除去する工程は、前記第２素子の第１素子層および第２素子層の形成時に前記第１素子の電極の側方に形成される前記シリコンを含む半導体からなる第１残渣および第２残渣を同時に除去する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１素子の電極を覆うように保護膜を形成する工程をさらに備え、
前記残渣は、前記第２素子の素子層の形成時に前記第１素子の電極の側方に形成されるシリコンを含む半導体からなる第３残渣をさらに含み、
前記第２素子の素子層の形成時に前記第１素子の電極の側方に形成される半導体からなる残渣を除去する工程は、前記第２素子の素子層の形成時に前記第１素子の電極の側方に形成される前記第１残渣、前記第２残渣および前記第３残渣を同時に除去する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１素子の電極および前記第２素子の素子層を覆うように絶縁膜を形成する工程をさらに備え、
前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜とを形成する工程は、前記第１素子の電極の側方に形成される前記残渣が除去された後に、前記絶縁膜をエッチングすることにより、前記第１素子の電極の側方を覆う前記第１サイドウォール絶縁膜と、前記第２素子の素子層の側方を覆う前記第２サイドウォール絶縁膜とを同時に形成する工程を含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１素子は、電界効果型トランジスタであり、
前記第２素子は、バイポーラトランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、第１素子と第２素子とを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板の表面にバイポーラトランジスタやＣＭＯＳトランジスタなどの複数の素子が形成された半導体装置の製造方法が知られている（たとえば、特許文献１参照）。この特許文献１において開示された半導体装置の製造方法では、シリコン基板の表面に、予めＣＭＯＳトランジスタのゲート電極に対応する半導体層の形成を行った後に、バイポーラトランジスタの形成を行う。このとき、バイポーラトランジスタを形成する領域に半導体からなる電極や絶縁膜を形成した際に、予め形成されたＣＭＯＳトランジスタのゲート電極に対応する半導体層の凸部の側方に半導体膜や絶縁膜からなる残渣が発生する。
【０００３】
【特許文献１】特開平１０−２３３４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような従来の半導体装置の製造方法では、ＣＭＯＳトランジスタのゲート電極のそれぞれの側方に半導体と絶縁膜との全く異種の材料からなる複合膜が残渣として堆積されるため、このような残渣を１回のエッチングにより除去するのは困難である。このため、製造工程数が増加するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
この発明の半導体装置の製造方法は、半導体基板の第１素子が形成される第１領域上に電極を形成する工程と、半導体基板の第２素子が形成される第２領域上に第２素子を構成する半導体からなる素子層を形成する工程と、第２素子の素子層の形成時に第１素子の電極の側方に形成される半導体からなる残渣を除去する工程と、その後、第１素子の電極の側方を覆う第１サイドウォール絶縁膜と、第２素子の素子層の側方を覆う第２サイドウォール絶縁膜とを形成する工程とを備える。
【発明の効果】
【０００７】
本発明では、上記のように、第２素子の素子層の形成時に第１素子の電極の側方に形成される半導体からなる残渣を除去する工程を備えることによって、半導体からなる同種の材料の複合膜の残渣を除去するだけなので、１回のエッチングにより容易に残渣を除去することができる。これにより、製造工程数の増加を抑制しながら、第１素子の電極の側方に形成された複合膜の残渣の除去を行うことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
【０００９】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置１００の断面図である。なお、第１実施形態では、シリコン基板１１の表面にｎｐｎ型のバイポーラトランジスタ１とｐ型の電界効果型トランジスタ２とが形成される半導体装置１００について説明する。なお、シリコン基板１１、バイポーラトランジスタ１および電界効果型トランジスタ２は、それぞれ、本発明の「半導体基板」、「第２素子」および「第１素子」の一例である。
【００１０】
第１実施形態による半導体装置１００は、図１に示すように、バイポーラトランジスタ１が形成される領域Ａと、電界効果型トランジスタ２が形成される領域Ｂとから構成されている。ｐ型のシリコン基板１１の表面には、リーチスルー領域１２ａを含むｎ＋型のサブコレクタ領域１２、素子分離用のｐウェル１３およびｎウェル１４が形成されている。また、サブコレクタ領域１２の表面には、ｎ-型のコレクタ領域１５が形成されている。また、ｐウェル１３の表面と、ｎウェル１４およびシリコン基板１１の表面とには、素子分離絶縁膜１６が形成されている。
【００１１】
また、バイポーラトランジスタ１が形成される領域Ａに位置するコレクタ領域１５の表面上には、ｐ型の真性ベース層１９と、ｐ＋型の外部ベース層２０および２１が形成されている。また、真性ベース層１９の表面には、ｎ型拡散層からなるエミッタ層２２が形成されている。また、エミッタ層２２の表面には、ｎ＋型のエミッタ電極２５が形成されている。また、エミッタ電極２５の側方を覆うように、サイドウォール絶縁膜２６が形成されている。なお、エミッタ電極２５およびサイドウォール絶縁膜２６は、それぞれ、本発明の「第２素子層」および「第２サイドウォール絶縁膜」の一例である。また、外部ベース層２０および２１と、エミッタ電極２５と、リーチスルー領域１２ａとの表面には、シリサイド膜３１が形成されている。
【００１２】
また、電界効果型トランジスタ２が形成される領域Ｂに位置するｎウェル１４の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域１７ａおよびｐ−型の低濃度の不純物領域１８ａと、ｐ＋型の高濃度の不純物領域１７ｂおよびｐ−型の低濃度の不純物領域１８ｂとが形成されている。また、電界効果型トランジスタ２が形成される領域Ｂのシリコン基板１１の表面にはゲート絶縁膜２７を介してゲート電極２８が形成されている。また、ゲート電極２８の側方を覆うように絶縁膜２９が形成されている。また、絶縁膜２９の側方を覆うように、サイドウォール絶縁膜６０が形成されている。このサイドウォール絶縁膜６０は、絶縁膜からなる外側サイドウォール部分３０ａおよび絶縁膜からなる内側サイドウォール部分４２ａからなる。なお、外側サイドウォール部分３０ａおよびゲート電極２８は、それぞれ、本発明の「第１サイドウォール絶縁膜」および「電極」の一例である。また、電界効果型トランジスタ２の不純物領域１７ａおよび１７ｂと、ゲート電極２８との表面にもシリサイド膜３１が形成されている。
【００１３】
次に、図２〜図１６は、それぞれ、本発明の第１実施形態による半導体装置１００の製造プロセスを説明するための断面図である。
【００１４】
まず、図２に示すように、シリコン基板１１上にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて素子分離絶縁膜１６を形成する。その後、熱酸化法を用いてＳｉＯ２からなる酸化膜４１を形成する。
【００１５】
次に、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域にレジスト膜（図示せず）を形成した後、領域Ａの所定領域にリン（Ｐ）をイオン注入することにより、リーチスルー領域１２ａを形成する。この後、レジスト膜を除去する。
【００１６】
また、酸化膜４１の表面および素子分離絶縁膜１６の表面のうちの領域Ｂ以外の領域にレジスト膜（図示せず）を形成した後、領域Ｂにリン（Ｐ）をイオン注入することにより、ｎウェル１４を形成する。この後、レジスト膜を除去する。
【００１７】
この後、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域にレジスト膜（図示せず）を形成した後、ホウ素（Ｂ）イオンを注入することにより、素子分離絶縁膜１６の下部に素子分離のためのｐウェル１３を形成する。この後、レジスト膜を除去する。そして、酸化膜４１をエッチングにより除去する。
【００１８】
そして、図３に示すように、酸化膜４１が形成されていた領域（図２参照）に、酸化膜４１ａを形成する。この後、酸化膜４１ａの表面と素子分離絶縁膜１６の表面との全面に図示しない多結晶シリコン膜を形成した後、その多結晶シリコン膜をエッチングによりパターニングすることにより多結晶シリコン膜２８ａを形成する。この後、熱酸化法により、多結晶シリコン膜２８ａの上面上および側面上にＳｉＯ２からなる絶縁膜２９を形成する。
【００１９】
この後、酸化膜４１ａの表面および素子分離絶縁膜１６の表面のうちの領域Ｂ以外の領域にレジスト膜（図示せず）を形成した後、シリコン基板１１の領域Ｂの所定領域の表面にホウ素（Ｂ）をイオン注入する。これにより、ｎウェル１４の多結晶シリコン膜２８ａが形成されない表面にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる低濃度の不純物領域１８ａおよび１８ｂが形成される。この後、レジスト膜を除去する。
【００２０】
そして、図４に示すように、酸化膜４１ａ、素子分離絶縁膜１６および絶縁膜２９の表面の全面に約３０ｎｍ〜約７０ｎｍの厚みを有するＳｉＯ２からなる保護絶縁膜４２を形成する。なお、保護絶縁膜４２のうち、図１に示したように、除去された残りの部分がサイドウォール絶縁膜６０の一部（内側サイドウォール部分４２ａ）となるとともに、サイドウォール絶縁膜６０となる領域以外の領域に位置する部分は後述する工程において除去される。
【００２１】
次に、図５に示すように、保護絶縁膜４２の所定領域にレジスト膜（図示せず）を形成した後、バイポーラトランジスタ１が形成される領域Ａの所定領域にリン（Ｐ）をイオン注入するとともに電気的に活性化することにより、サブコレクタ領域１２が形成される。このとき、リーチスルー領域１２ａとサブコレクタ領域１２とが電気的に接続される。リン（Ｐ）がイオン注入される際、バイポーラトランジスタ１が形成される領域Ａに残っている保護絶縁膜４２は、チャネリングの発生の防止および洗浄時の金属汚染抑制のための膜として機能する。この後、レジスト膜を除去する。
【００２２】
この後、保護絶縁膜４２の所定領域にレジスト膜（図示せず）を形成した後、サブコレクタ領域１２が形成されるシリコン基板１１の表面の所定領域にリン（Ｐ）をイオン注入することにより、コレクタ領域１５が形成される。この後、レジスト膜を除去する。また、保護絶縁膜４２の表面を覆うように多結晶シリコン膜４３を形成する。なお、多結晶シリコン膜４３は、本発明の「保護膜」の一例である。
【００２３】
次に、図６に示すように、フォトリソグラフィ法を用いてレジスト膜４４を形成した後、レジスト膜４４をマスクとして、バイポーラトランジスタ１が形成されるシリコン基板１１の表面の多結晶シリコン膜４３をドライエッチング法により除去するとともに、保護絶縁膜４２および酸化膜４１ａをウェットエッチング法により除去する。この後、レジスト膜４４を除去する。その結果、領域Ａの所定の領域のシリコン基板１１の表面が露出した状態となるとともに、領域Ｂには、多結晶シリコン膜４３および保護絶縁膜４２が残された状態となる。
【００２４】
次に、図７に示すように、領域Ａおよび領域Ｂの表面に、ホウ素（Ｂ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）層１９を形成する。シリコンゲルマニウム（ＳｉＧｅ）層１９は、シリコン基板１１上に形成されているエピタキシャル層１９ａと、エピタキシャル層１９ａ以外の領域に形成されている多結晶のシリコンゲルマニウム（ＳｉＧｅ）層１９ｂとを含んでいる。なお、シリコンゲルマニウム（ＳｉＧｅ）層１９ａ、１９ｂは、本発明の「第１素子層」の一例である。
【００２５】
ここで、第１実施形態では、図８に示すように、フォトリソグラフィ法を用いてレジスト膜４５を形成した後、そのレジスト膜４５をマスクとしてエピタキシャル層１９ａをエッチングすることにより不要な部分を除去する。このとき、領域Ｂの絶縁膜２９を覆う保護絶縁膜４２の側方を覆うように、シリコンゲルマニウム（ＳｉＧｅ）層１９ｂのＳｉＧｅからなるエッチング残渣１９ｃおよび多結晶シリコン膜４３の多結晶シリコン（Ｓｉ）からなるエッチング残渣４３ａが形成される。この後、レジスト膜４５を除去する。なお、エッチング残渣１９ｃおよびエッチング残渣４３ａは、それぞれ、本発明の「第１残渣」および「第３残渣」の一例である。
【００２６】
次に、図９に示すように、減圧ＣＶＤ法により、素子分離絶縁膜１６、シリコンゲルマニウム（ＳｉＧｅ）層１９、保護絶縁膜４２、エッチング残渣１９ｃおよび４３ａの表面上に多結晶シリコン膜２５ａを形成した後、ｎ型の不純物である砒素（Ａｓ）またはリン（Ｐ）を多結晶シリコン膜２５ａにイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、多結晶シリコン膜２５ａは、ｎ＋型の多結晶シリコン膜２５ａとなる。
【００２７】
次に、図１０に示すように、多結晶シリコン膜２５ａの表面上に、シリコン窒化膜４７を形成する。そして、第１実施形態では、フォトリソグラフィ法を用いてシリコン窒化膜４７の表面上にレジスト膜４８（図１１参照）を形成した後、ドライエッチング法によりシリコン窒化膜４７および多結晶シリコン膜２５ａを除去する。これにより、エピタキシャル層１９ａ上の所定領域に、シリコン窒化膜４７ａおよびエミッタ電極２５が形成されるとともに、エッチング残渣１９ｃおよび４３ａの側方に多結晶シリコン膜２５ａのエッチング残渣２５ｂが形成される。なお、多結晶シリコン（Ｓｉ）からなるエッチング残渣２５ｂは、本発明の「第２残渣」の一例である。その後、レジスト膜４８を除去する。
【００２８】
次に、第１実施形態では、図１２に示すように、フォトリソグラフィ法を用いてレジスト膜５２を形成した後、塩素ガスまたはＨＢｒガスを使用したドライエッチング法により、領域Ｂの保護絶縁膜４２の側面に形成されたＳｉおよびＳｉＧｅからなるエッチング残渣１９ｃ、２５ｂおよび４３ａ（図１１参照）を同時に除去する。なお、Ｓｉ系の材料とその下地であるＳｉＯ２との選択比が大きいため容易に除去できる。このため、塩素ガスまたはＨＢｒガスによるドライエッチングにより、容易に同時にエッチングにより除去可能である。この後、レジスト膜５２を除去する。
【００２９】
その後、図１３に示すように、減圧ＣＶＤ法により、領域Ａのエピタキシャル層１９ａおよびシリコン窒化膜４７ａの表面と、領域Ｂの保護絶縁膜４２の表面とを覆うようにシリコン酸化膜４９を形成する。なお、シリコン酸化膜４９は、本発明の「絶縁膜」の一例である。
【００３０】
そして、第１実施形態では、ドライエッチング法により、シリコン酸化膜４９をエッチバックすることにより領域Ａのエミッタ電極２５およびシリコン窒化膜４７ａの側方にサイドウォール絶縁膜２６が形成されるとともに、領域Ｂに外側サイドウォール部分となる外側サイドウォール部分３０ａが形成される。さらに酸化膜４１ａおよび保護絶縁膜４２をオーバエッチングすることにより、領域Ｂの酸化膜４１ａおよび保護絶縁膜４２の所定の領域が除去されることによって、ゲート絶縁膜２７が形成されるとともに保護絶縁膜４２の多結晶シリコン膜２８ａの側部に位置する内側サイドウォール部分４２ａが形成される。なお、外側サイドウォール部分３０ａと、内側サイドウォール部分４２ａとによりサイドウォール絶縁膜６０が形成される。
【００３１】
次に、図１５に示すように、領域Ｂおよび領域Ａのリーチスルー領域１２ａ上にレジスト膜５３を形成した後、サイドウォール絶縁膜２６、レジスト膜５３、シリコン窒化膜４７ａおよび素子分離絶縁膜１６をマスクとしてホウ素（Ｂ）をイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、エピタキシャル層１９ａ（図１４参照）に外部ベース層２０および２１が形成される。この後、レジスト膜５３を除去する。
【００３２】
次に、図１６に示すように、シリコン窒化膜３２ａを全面に形成した後、シリコン窒化膜３２ａの表面の所定領域にレジスト膜５１を形成する。この後、ホウ素（Ｂ）をシリコン基板１１および多結晶シリコン膜２８ａ（図１５参照）にイオン注入することにより、電界効果型トランジスタ２のソース／ドレインとして機能する不純物領域１７ａおよび１７ｂを形成する。また、多結晶シリコン膜２８ａ（図１５参照）へのホウ素（Ｂ）のイオン注入により、電界効果型トランジスタ２のゲート電極２８を形成する。この後、レジスト膜５１を除去する。
【００３３】
そして、熱処理を行うことによって、エミッタ電極２５のｎ型の不純物をエピタキシャル層１９ａ（図１５参照）に拡散させることにより、エミッタ層２２および真性ベース層１９を形成する。これにより、エミッタ−ベース接合が、真性ベース層１９の中に形成される。この後、シリコン窒化膜３２ａおよび４７ａを除去する。
【００３４】
最後に、図１に示したように、コバルト（Ｃｏ）またはチタン（Ｔｉ）からなるシリサイド膜３１を、リーチスルー領域１２ａ、不純物領域１７ａおよび１７ｂ、外部ベース層２０および２１、エミッタ電極２５およびゲート電極２８の表面に形成することにより、第１実施形態による半導体装置１００が形成される。
【００３５】
第１実施形態では、上記のように、バイポーラトランジスタ１のＳｉＧｅからなるエピタキシャル層１９および多結晶シリコンからなるエミッタ電極２５のパターニング時に、電界効果型トランジスタ２のゲート電極２８の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程を備える。これにより、ＳｉＧｅおよび多結晶シリコン（Ｓｉ）からなる同種の材料の複合膜のエッチング残渣１９ｃ、２５ｂおよび４３ａを除去するだけなので、１回のエッチングにより容易にエッチング残渣１９ｃ、２５ｂおよび４３ａを除去することができる。これにより、製造工程数の増加を抑制しながら、電界効果型トランジスタ２のゲート電極２８の側方に形成された複合膜のエッチング残渣１９ｃ、２５ｂおよび４３ａの除去を行うことができる。この結果、エッチング残渣１９ｃ、２５ｂおよび４３ａを除去する際の条件設定が複雑化するのを抑制することができる。
【００３６】
また、第１実施形態では、上記のように、電界効果型トランジスタ２のゲート電極２８の側方に形成されるエッチング残渣１９ｃ、２５ｂおよび４３ａが除去された後に、シリコン酸化膜４９をエッチングすることにより、電界効果型トランジスタ２のゲート電極２８の側方を覆うサイドウォール絶縁膜６０と、バイポーラトランジスタ１のエミッタ電極２５の側方を覆うサイドウォール絶縁膜２６とを同時に形成することによって、電界効果型トランジスタ２およびバイポーラトランジスタ１のサイドウォールを別個に形成する場合に比べて、製造工程数を少なくすることができる。
【００３７】
（第２実施形態）
図１７〜図１９は、本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。図１７〜図１９を参照して、この第２実施形態では、上記した第１実施形態と異なり、シリコン基板１１の表面上の酸化膜４１ａおよび保護絶縁膜４２をオーバエッチングせずにサイドウォール絶縁膜を形成する例について説明する。
【００３８】
この第２実施形態による半導体装置の製造プロセスでは、まず、第１実施形態の図１３に示した製造プロセスを行った後、図１７に示すように、ドライエッチング法により、シリコン酸化膜４９（図１３参照）をエッチバックすることにより、エミッタ電極２５およびシリコン窒化膜４７ａの側方にサイドウォール絶縁膜２６が形成される。この際、領域Ｂのゲート電極２８の側方に、サイドウォール絶縁膜６０の外側サイドウォール部分３０ａが形成される。また、この際、第２実施形態では、上記第１実施形態とは異なり、シリコン基板１１の表面上の酸化膜４１ａおよび保護絶縁膜４２は、オーバエッチングされない。また、保護絶縁膜４２の厚みは、外部ベース層２０および２１に不純物を導入する際の注入マスク（保護膜）として機能する厚みである。
【００３９】
次に、図１８に示すように、サイドウォール絶縁膜２６、シリコン窒化膜４７ａ、素子分離絶縁膜１６および保護絶縁膜４２をマスクとして領域Ａにホウ素（Ｂ）をイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、エピタキシャル層１９ａ（図１７参照）に外部ベース層２０および２１が形成される。
【００４０】
次に、図１９に示すように、領域Ａの所定の領域にレジスト膜５４を形成した後、エッチングにより、酸化膜４１ａおよび保護絶縁膜４２の所定の領域を除去する。これにより、領域Ｂにおいて、酸化膜４１ａがエッチングされることによりゲート絶縁膜２７が形成されるとともに、絶縁膜２９の側方に内側サイドウォール部分４２ａおよび外側サイドウォール部分３０ａからなるサイドウォール絶縁膜６０が形成される。この後、レジスト膜５４を除去する。この後、第１実施形態の図１６に示す製造プロセスと同様のプロセスを経ることで、図１に示したような半導体装置１００が形成される。
【００４１】
第２実施形態では、上記のように、電界効果型トランジスタ２のゲート電極２８の側方を覆うサイドウォール絶縁膜６０を構成する外側サイドウォール部分３０ａと、バイポーラトランジスタ１のエミッタ電極２５およびシリコン窒化膜４７ａの側方を覆うサイドウォール絶縁膜２６とを形成する工程とを備える。これにより、電界効果型トランジスタ２のゲート電極２８の側方を覆うサイドウォール絶縁膜６０を構成する外側サイドウォール部分３０ａと、バイポーラトランジスタ１のエミッタ電極２５の側方を覆うサイドウォール絶縁膜２６との形成を同時に行うことができるので、製造工程数を少なくすることができる。
【００４２】
また、第２実施形態のその他の効果は、上記第１実施形態と同様に、ＳｉＧｅおよび多結晶シリコンからなる同種の材料の複合膜のエッチング残渣１９ｃ、２５ｂおよび４３ａを除去するだけなので、１回のエッチングにより容易にエッチング残渣１９ｃ、２５ｂおよび４３ａを除去することができる。
【００４３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４４】
たとえば、上記実施形態では、本発明の第１素子および第２素子の一例として、電界効果型トランジスタおよびバイポーラトランジスタを示したが、本発明はこれに限らず、第１素子および第２素子として、電界効果型トランジスタおよびバイポーラトランジスタ以外の素子にも適用可能である。
【００４５】
また、上記実施形態では、本発明のエッチング残渣の一例としてＳｉＧｅおよび多結晶シリコンなどのＳｉを含むエッチング残渣を示したが、本発明はこれに限らず、半導体であればＳｉを含まない半導体からなるエッチング残渣の場合にも適用可能である。
【００４６】
また、上記実施形態では、塩素ガスまたはＨＢｒガスを使用したドライエッチング法によりエッチング残渣を除去する例を示したが、本発明はこれに限らず、塩素ガスまたはＨＢｒガス以外のガスを使用してエッチング残渣を除去してもよいし、ドライエッチング法以外の方法によりエッチング残渣を除去してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態による半導体装置の断面図である。
【図２】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１７】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１８】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１９】本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【００４８】
１      バイポーラトランジスタ（第２素子）
２      電界効果型トランジスタ（第１素子）
１１    シリコン基板（半導体基板）
１９    シリコンゲルマニウム（ＳｉＧｅ）層（素子層、第１素子層）
１９ａ  エピタキシャル層、シリコンゲルマニウム（ＳｉＧｅ）層（素子層、第１素子層）
１９ｂ  シリコンゲルマニウム（ＳｉＧｅ）層（素子層、第１素子層）
１９ｃ  エッチング残渣（第１残渣、残渣）
２５    エミッタ電極（素子層、第２素子層）
２５ｂ  エッチング残渣（第２残渣、残渣）
２６    サイドウォール絶縁膜（第２サイドウォール絶縁膜）
２８    ゲート電極（電極）
３０ａ  外側サイドウォール部分（第１サイドウォール絶縁膜）
４３    多結晶シリコン膜（保護膜）
４３ａ  エッチング残渣（第３残渣、残渣）
４９    シリコン酸化膜（絶縁膜）
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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