(57)【要約】【課題】必要に応じて、分解能の向上と、消費電力の上昇抑制とを選択できるＡ／Ｄ変換回路を提供する。【解決手段】反転ゲートＦ，Ｒを正方行列状に配列し、列方向の反転ゲートＲをそれぞれリング状に連結して各列毎にパルス周回回路ＯＣ１〜ＯＣ７を構成し、反転ゲートＲの各端子を行方向の反転ゲートＦにより行方向に接続し、各行の最終段に位置する反転ゲートＦ１１〜Ｆ７１の出力端子を、対応する列の次段に位置する反転ゲートＲ７２〜Ｒ７７の入力端子に接続してパルス周回回路２を構成する。電圧信号入力端子にアナログ電圧信号Ｖinを印加してＡ／Ｄ変換する場合に、パルス周回回路２においてパルス信号を周回させる反転ゲートを７個の一列分とするか、４９個の全てとするかを切り換え、エンコーダ部６によって得られるデータの分解能を変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログの電圧信号を二進数のデジタルデータに変換するＡ／Ｄ変換回路であって、
入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転ゲートがｎ次（ｎは３以上の奇数）の正方行列状に配列され、列方向の反転ゲートが各列毎にリング状に連結されると共に前記反転ゲートの各端子が行方向の反転ゲートにより行方向に接続され、各行の最終段に位置する反転ゲートの出力端子が、対応する列の次段に位置する反転ゲートの入力端子に接続されて構成されるパルス周回回路と、
前記各反転ゲートの電源端子に接続され、前記電圧信号が印加される電圧信号入力端子と、
前記パルス周回回路をパルス信号が周回した回数をカウントし、そのカウント結果をデジタルデータとして出力するカウンタと、
前記反転ゲートからの出力信号に基づいて前記パルス周回回路内での前記パルス信号の周回位置を検出し、その周回位置に応じたデジタルデータを発生する周回位置検出手段と、
前記パルス周回回路のパルス周回動作を起動させた時点から所定のＡ／Ｄ変換時間が経過した時点で、前記カウンタによりカウントされたデジタルデータを上位ビット，前記周回位置検出手段により発生されるデジタルデータを下位ビットとするＡ／Ｄ変換結果を出力させる制御手段とを備え、
前記制御手段は、前記パルス周回回路においてパルス信号を周回させる反転ゲートを、ｎ個の一列分のみとするか、（ｎ×ｎ）個の全てとするかを切り換えて、前記周回位置検出手段によって得られるデータの分解能を変更することを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記パルス周回回路における正方行列配置の次数を、奇数単位で切換える次数切換え手段を備え、
前記制御手段は、前記次数切換え手段に対して切り換え制御信号を与えることで、Ａ／Ｄ変換解能を変更することを特徴とする請求項１記載のＡ／Ｄ変換回路。
【請求項３】
前記次数切換え手段は、複数のＮＡＮＤゲートとＮＯＲゲートとの組合せで構成され、
前記制御手段は、前記ＮＡＮＤゲートに対して切り換え制御信号を与えることで、前記Ａ／Ｄ変換分解能を変更することを特徴とする請求項２記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログの電圧信号を二進数のデジタルデータに変換するＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
特許文献１には、インバータゲートのような論理反転ゲートを奇数個リング状に接続することでパルス周回回路（リングディレイライン，またはリングオシレータ）を構成し、それら論理反転ゲートの電源電圧をＡ／Ｄ変換対象のアナログ電圧として、所定のＡ／Ｄ変換時間に前記パルス周回回路をパルス信号が周回する回数をカウントすると共に、前記パルス周回回路の内部においてパルス信号のエッジが到達していた位置をエンコードすることで、入力されたアナログ電圧のＡ／Ｄ変換データを得る構成のＡ／Ｄ変換回路が開示されている。
【０００３】
上記のように構成されるＡ／Ｄ変換回路の分解能は、パルス周回回路の内部で発生する位相差で決まるため、その位相差が小さいほど分解能が高くなり、位相差は、パルス周回回路を構成する論理反転ゲート１段分の遅延時間で決まる。論理反転ゲートの遅延時間は、半導体集積回路の製造プロセスで決まり、一般的にはプロセスが微細になるほど短くなる。したがって、Ａ／Ｄ変換分解能の向上限界は、製造プロセスによって規定されることになる。
【０００４】
また、特許文献２には、上記のパルス周回回路を構成する論理反転ゲートを行列状に配置することで行列型に展開した発振装置が開示されている。したがって、特許文献２の発振装置を特許文献１のＡ／Ｄ変換回路に適用すれば、製造プロセスに規定される限界を超えて、Ａ／Ｄ変換分解能を更に向上できると想定される。
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００６−１１４９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２のように構成されるパルス周回回路は、多数の論理反転ゲートが同時に動作して発振出力を行うため消費電力が大きく、そのパルス周回回路を用いてＡ／Ｄ変換回路を構成すれば、やはり消費電力が大きくなることが問題となる。
本発明は上記事情に鑑みてなされたものであり、その目的は、必要に応じて、分解能の向上と、消費電力の上昇抑制とを選択できるＡ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のＡ／Ｄ変換回路によれば、反転ゲートをｎ次（ｎは３以上の奇数）の正方行列状に配列し、列方向の反転ゲートをそれぞれリング状に連結すると共に、前記反転ゲートの各端子を行方向の反転ゲートにより行方向に接続し、各行の最終段に位置する反転ゲートの出力端子を、対応する列の次段に位置する反転ゲートの入力端子に接続してパルス周回回路を構成する。すると、行方向の反転ゲートも全体としてリング状に接続されることになる。そして、各反転ゲートの電源端子に接続される電圧信号入力端子にアナログ電圧信号を印加し、所定のＡ／Ｄ変換時間に対し、パルス周回回路の列方向についてパルス信号の周回数をカウントしたデータと、パルス周回回路内でのパルス信号の周回位置に応じたデータとを、前記アナログ電圧信号のＡ／Ｄ変換結果とする。
【０００７】
この場合、列方向に配置される反転ゲートの遅延時間（反転動作時間）を、行方向に配置される反転ゲートの遅延時間のｎ倍とするように設定する。そして、制御手段は、パルス周回回路において、パルス信号を周回させる反転ゲートを、ｎ個の一列分のみとするか（ｎ×ｎ）個の全てとするかを切り換えることで、周回位置検出手段によって得られるデータの分解能を変更する。したがって、Ａ／Ｄ変換分解能を向上させたい場合には、パルス周回回路を全て動作させ、高い分解能が不要である場合は、パルス周回回路を一列分のみ動作させて消費電力を抑制するように選択することができる。
【０００８】
請求項２記載のＡ／Ｄ変換回路によれば、制御手段は、次数切換え手段を介してパルス周回回路における正方行列配置の次数を奇数単位で切り換える。したがって、例えば次数ｎを３，５，７，９…等に切り替えることで、動作させる反転ゲートの段数を切り換えてＡ／Ｄ変換分解能をより詳細に変更することができる。但し、この場合、カウンタによりカウントされるパルス周回数データ並びに周回位置検出手段により得られるデータについては、重み付けを変更する必要がある。
【０００９】
請求項３記載のＡ／Ｄ変換回路によれば、次数切換え手段を、複数のＮＡＮＤゲートとＮＯＲゲートとの組合せで構成し、制御手段は、ＮＡＮＤゲートに対して切り換え制御信号を与えてＡ／Ｄ変換分解能を変更する。すなわち、パルス周回回路における途中段に、ＮＡＮＤゲートの入力端子の一方を接続すれば、入力端子の他方によりパルス信号の出力可否を制御できる。そして、複数のＮＡＮＤゲートからの出力信号を、ＮＯＲゲートを介してパルス周回回路の初段に与えるようにすれば、パルス周回回路の次数を変更できる。この場合、次数切換え手段を構成するＮＡＮＤゲート，ＮＯＲゲートの２段分は、パルス周回回路の一部を構成することになる。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。パルス位相差符号化回路１は、パルス周回回路２、カウンタ３、ラッチ回路４、パルスセレクタ部（周回位置検出手段）５、エンコーダ部（周回位置検出手段）６、データセレクタ７，信号処理回路８で構成されている。
【００１１】
パルス周回回路２は、特許文献２に開示されている発振装置をベースにしたｎ（＝７）次の正方行列型で構成され、７×７＝４９個の反転ゲートＲ１１〜Ｒ１７，Ｒ２１〜Ｒ２７，Ｒ３１〜Ｒ３７，Ｒ４１〜Ｒ４７，Ｒ５１〜Ｒ５７，Ｒ６１〜Ｒ６７，Ｒ７１〜Ｒ７７，Ｆ１１〜Ｆ１７，Ｆ２１〜Ｆ２７，Ｆ３１〜Ｆ３７，Ｆ４１〜Ｆ４７，Ｆ５１〜Ｆ５７，Ｆ６１〜Ｆ６７，Ｆ７１〜Ｆ７７から構成されている。尚、図１では、図示が煩雑となるのを回避するため、中間部に配置されているゲートについては符号を省略している（詳細は、特許文献１の図１参照）。
【００１２】
但し本実施例では、特許文献１の図１とは異なり、ゲートＲ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１と、ゲートＦ１１，Ｆ２１，Ｆ３１，Ｆ４１，Ｆ５１，Ｆ６１，Ｆ７１とがＮＡＮＤゲートで構成されている。その他のゲートは全てインバータゲートである。各反転ゲートＲ，Ｆは、行方向および列方向に７個ずつ行列状に配列され、行方向に配列された各ゲートＦ１１〜Ｆ７７と、列方向に配列された各ゲートＲ１１〜Ｒ７７とは、それぞれ同一構造のＣＭＯＳゲートで構成されている。すなわち、列方向に並ぶ反転ゲートＲの遅延時間Ｔｒは、行方向に並ぶ反転ゲートＦの遅延時間Ｔｆの７倍となるように設定されている（Ｔｒ＝７×Ｔｆ）。
【００１３】
列方向に配列されたゲートＲ１１〜Ｒ７７は、７個ずつリング状に連結（直列接続）されて７段パルス周回回路ＯＣ１〜ＯＣ７を構成しており、各パルス周回回路ＯＣ１〜ＯＣ７の各ゲートの端子は、各ゲートＦ１２〜Ｆ１７，Ｆ２２〜Ｆ２７，Ｆ３２〜Ｆ３７，Ｆ４２〜Ｆ４７，Ｆ５２〜Ｆ５７，Ｆ６２〜Ｆ６７，Ｆ７２〜Ｆ７７によって接続されている。
そして、パルス周回回路ＯＣ１の各段のゲートＲ１１〜Ｒ１７の入力端子と、パルス周回回路ＯＣ７における前記各段の次段のゲートＲ７２〜Ｒ７７，Ｒ７１の入力端子とは、各ゲートＦ１１，Ｆ２１，Ｆ３１，Ｆ４１，Ｆ５１，Ｆ６１，Ｆ７１によって接続されている。
【００１４】
例えば、パルス周回回路ＯＣ１における１段目：ゲートＲ１１の入力端子と、パルス周回回路ＯＣ７における２段目（１段目の次段）：ゲートＲ７２の入力端子とは、ＮＡＮＤゲートＦ１１により接続され、パルス周回回路ＯＣ１における７段目：ゲートＲ１７の入力端子と、パルス周回回路ＯＣ７における１段目（７段目の次段）：ゲートＲ７１の入力端子とは、ＮＡＮＤゲートＦ７１により接続されている。そして、ゲートＦ７１の出力端子は、パルス周回回路ＯＣ７の各ゲートＲ７７，Ｒ７１間の端子を介して、ゲートＦ１７の入力端子に接続されており、各ゲートＦ１１〜Ｆ７７は、全てが１つのリング状に連結（直列接続）されている。
【００１５】
すなわち、パルス周回回路２は、行方向および列方向に７個ずつ行列状に配列された反転ゲートＦ，Ｒを備え、列方向に配列されたゲートＲ１１〜Ｒ７７がそれぞれリング状に連結されて各列毎に７段パルス周回回路ＯＣ１〜ＯＣ７を構成している。また、各パルス周回回路ＯＣ１〜ＯＣ７の各段のゲートＲ間の端子は行方向に配列されたゲートＦによって接続され、行方向に配列されたゲートＦ１１〜Ｆ７７がリング状に連結されることで、それらの全体としてパルス周回回路２が構成されている。
また、図面が煩雑となるため図示を省略しているが、これら４９個のゲートの電源端子は一括して、Ａ／Ｄ変換対象となるアナログ電圧Ｖinが印加される電圧信号入力端子に接続されており、アナログ電圧Ｖinが各ゲートの動作電源として供給される。
【００１６】
そして、パルス周回回路２のＮＡＮＤゲートＲ７１と、その他のＮＡＮＤゲートＲ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｆ１１，Ｆ２１，Ｆ３１，Ｆ４１，Ｆ５１，Ｆ６１，Ｆ７１の一方の入力端子には、制御回路（制御手段）９より信号ＰＡＬ，ＰＡＨがそれぞれ出力されて発振動作（パルス信号の周回動作）を開始する。すなわち、信号ＰＡＬだけが出力されるとパルス周回回路ＯＣ７のみが発振動作し、信号ＰＡＬ，ＰＡＨが共に出力されるとパルス周回回路２の全体が発振動作する。
【００１７】
カウンタ３は、パルス周回回路２内でリング状に伝送されるパルス信号の周回数をカウントし、そのカウントデータは、制御回路９により信号ＰＢが出力されるとラッチ回路４によりラッチされる。すなわち、信号ＰＡが出力された時点から、信号ＰＢが出力されるまでの時間がＡ／Ｄ変換時間となる。
【００１８】
パルスセレクタ部５は、パルス周回回路２内を周回しているパルス信号の位置を示す信号を発生する。そのため、パルスセレクタ部５の入力端子には、パルス周回回路２を構成する４９個のゲートの各格子点がそれぞれ接続されている。エンコーダ部６は、パルスセレクタ部５からの出力信号に対応したデジタルデータを発生する。尚、パルスセレクタ部５並びにエンコーダ部６は、Ａ／Ｄ変換分解能の切換えに対応するため、後述するように、内部にそれぞれ２個のセレクタ，２個のエンコーダを備えている。そして、データセレクタ７は、制御回路９が出力する信号ＰＡＨによって、エンコーダ部６が出力する２系統のデータの一方を選択して、信号処理回路８に出力する。
【００１９】
信号処理回路８は、ラッチ回路４からのデジタルデータとエンコーダ部６からのデジタルデータとを合成することで、制御回路９より出力されるパルス信号ＰＡ，ＰＢの位相差（Ａ／Ｄ変換時間）に応じて変換された電圧信号Ｖinの二進数デジタルデータを生成出力する。この場合、信号処理回路８は、ラッチ回路４からのデータを上位ビット側とし、エンコーダ６からのデータを下位ビット側として連結したデータに対し、ラッチ回路４の出力データをＬＳＢ詰めで桁合わせして減算を行う。そして、パルス位相差符号化回路１と制御回路９とがＡ／Ｄ変換回路１０を構成している。
【００２０】
図２は、パルスセレクタ部５並びにエンコーダ部６の内部構成を示すものである。パルスセレクタ５Ｈの入力端子には、パルス周回回路２を構成する４９個の格子点が全て接続されている。エンコーダ６Ｈは、パルス位置（パルス信号のエッジ）が、それら４９個の格子点の何れに到達しているかを示すデータをエンコードする。一方、パルスセレクタ５Ｌの入力端子には、パルス周回回路ＯＣ７を構成する各ゲートＲ７１〜Ｒ７７の端子間を接続する７点だけが接続されており、エンコーダ６Ｌは、パルス位置が、それら７点の何れに到達しているかを示すデータをエンコードする。そして、データセレクタ７は、信号ＰＡＨがアクティブであればエンコーダ６Ｈ側を選択し、信号ＰＡＨがインアクティブであればエンコーダ６Ｌ側を選択するようになっている。
【００２１】
次に、本実施例の作用について説明する。制御回路９は、Ａ／Ｄ変換を高分解能で行う場合には、信号ＰＡＨ，ＰＡＬを同時にアクティブ（ハイ）とし、所定のＡ／Ｄ変換時間の経過後に信号ＰＢをアクティブにして、電圧信号入力端子に与えられるアナログ電圧ＶinをＡ／Ｄ変換する。この場合、パルス周回回路２はその全体が動作するため、Ａ／Ｄ変換分解能は、パルス周回の１周期をＴとすると、Ｔ／４９に対応したものとなる。即ち、ゲートＲ７１の入力端子に与えられた信号が、反転されてその出力端子に伝達される間に、行方向においては前記信号がゲートＦ１７〜Ｆ１１に伝達されて、同時にゲートＲ７１の出力端子，ゲートＲ７２の入力端子，ゲートＦ２７の入力端子に到達する。
【００２２】
また、制御回路９は、Ａ／Ｄ変換に高い分解能が不要な場合は信号ＰＡＬだけをアクティブとし、Ａ／Ｄ変換時間の経過後に信号ＰＢをアクティブにしてアナログ電圧ＶinをＡ／Ｄ変換する。この場合、パルス周回回路２では１つのパルス周回回路ＯＣ７だけが動作するので、Ａ／Ｄ変換分解能はＴ／７に対応したものとなる。
【００２３】
以上のように本実施例によれば、反転ゲートＦ，Ｒを正方行列状に配列し、列方向の反転ゲートＲをそれぞれリング状に連結して各列毎にパルス周回回路ＯＣ１〜ＯＣ７を構成し、反転ゲートＲの各端子を行方向の反転ゲートＦにより行方向に接続し、各行の最終段に位置する反転ゲートＦ１１〜Ｆ７１の出力端子を、対応する列の次段に位置する反転ゲートＲ７２〜Ｒ７７の入力端子に接続してパルス周回回路２を構成する。
そして、電圧信号入力端子にアナログ電圧信号Ｖinを印加してＡ／Ｄ変換する場合に、パルス周回回路２においてパルス信号を周回させる反転ゲートを、７個の一列分のみ、すなわちパルス周回回路ＯＣ７のみとするか、４９個の全て、すなわちパルス周回回路２の全体とするかを切り換えることで、パルスセレクタ部５及びエンコーダ部６によって得られるデータの分解能を変更するようにした。したがって、Ａ／Ｄ変換分解能を向上させたい場合には、パルス周回回路２を全て動作させ、高い分解能が不要である場合は、パルス周回回路２を１列分のみ動作させて消費電力を抑制するように選択することができる。
【００２４】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図３は、図１の一部相当図である。第２実施例のＡ／Ｄ変換回路１１は、パルス周回回路１２において、反転ゲートをリング状に接続する数（正方行列の次数ｎに対応）を、奇数単位でダイナミックに変更可能となるように構成している。
【００２５】
図３は、パルス周回回路１２の一列分であるＯＣ７についてのみ示すが、パルス周回回路ＯＣ７には、３個のＮＡＮＤゲートＲ７Ａ，Ｒ７Ｂ，Ｒ７Ｃと、１個のＮＯＲゲートＲ７Ｄとで構成される次数切換え回路（次数切換え手段）１３（Ｒ７）が付加されている。そして、ＮＡＮＤゲートＲ７Ａ，Ｒ７Ｂ，Ｒ７Ｃの一方の入力端子は、ＮＡＮＤゲートＲ７１，インバータゲートＲ７３，Ｒ７５の出力端子にそれぞれ接続されている。また、インバータゲートＲ７６，Ｒ７７は削除されている。
【００２６】
ＮＡＮＤゲートＲ７Ａ，Ｒ７Ｂ，Ｒ７Ｃの各出力端子は、３入力ＮＯＲゲートＲ７Ｄの入力端子にそれぞれ接続されており、ＮＯＲゲートＲ７Ｄの出力端子は、ＮＡＮＤゲートＲ７１及びインバータゲートＦ１７の入力端子に接続されている。ＮＡＮＤゲートＲ７Ａ，Ｒ７Ｂ，Ｒ７Ｃの他方の入力端子には、制御回路９（図３では図示せず）により次数切換え信号ＥＮＢ＿×３，ＥＮＢ＿×５，ＥＮＢ＿×７が与えられている。そして、具体的には図示しないが、同様に構成される次数切換え回路１３（Ｒ１〜Ｒ６，Ｆ１〜Ｆ７）は、各列，各行のパルス周回回路毎に付加されている。
【００２７】
また、上記の次数切換えに対応して、パルスセレクタ部及びエンコーダ部も個別のパルスセレクタ及びエンコーダが用意されており、それらの選択切り替えは、次数切換え信号ＥＮＢによりデータセレクタにおいて行われるようになっている。尚、この場合、次数切換え回路１３のＮＡＮＤゲート７ＲＡ〜７ＲＣ，ＮＯＲゲート７ＲＤの２段分は、パルス周回回路１２の一部を構成することになる。
【００２８】
次に、第２実施例の作用について説明する。制御回路９は、Ａ／Ｄ変換を行うためのパルス周回回路１３の段数を、３，５，７の何れにするかに応じて、次数切換え信号ＥＮＢ＿×３，ＥＮＢ＿×５，ＥＮＢ＿×７の何れか１つだけをアクティブ（ハイ）にする。そして、第１実施例と同様に、要求されるＡ／Ｄ変換分解能に応じて、信号ＰＡＨ，ＰＡＬをアクティブにしてＡ／Ｄ変換を行う。
例えば、パルス周回回路１２の段数を「３」とする場合は、次数切換え信号ＥＮＢ＿×３をアクティブにする。すると、パルス周回回路ＯＣ７では、ゲートＲ７１，Ｒ７Ａ，Ｒ７Ｄの経路でパルス信号が周回するので、分解能の切換えによって３×３の行列型で動作させるか、３個の一列分のみで動作させるかを選択できる。
【００２９】
また、上記段数を「７」とする場合は、次数切換え信号ＥＮＢ＿×７をアクティブにすれば、パルス周回回路ＯＣ７では、ゲートＲ７１〜Ｒ７５，Ｒ７Ｃ，Ｒ７Ｄの経路でパルス信号が周回する。したがって、第１実施例と同様に、分解能の切換えに応じて７×７の行列型で動作させるか、７個の一列分のみで動作させるかを選択できる。但し、この場合、カウンタ３によりカウントされるパルス周回数のデータ並びにエンコーダ部により得られるパルス位置データについて重み付けを変更する必要がある。
【００３０】
以上のように第２実施例によれば、制御回路９は、次数切換え回路１３を介してパルス周回回路１２における正方行列配置の次数を奇数単位で切り換えるので、Ａ／Ｄ変換分解能をより詳細に変更することができる。そして、次数切換え回路１３を、ＮＡＮＤゲート７ＲＡ〜７ＲＣとＮＯＲゲート７ＲＤとの組合せで構成し、制御回路９は、ＮＡＮＤゲート７ＲＡ〜７ＲＣに対して次数切り換え信号を与えてＡ／Ｄ変換分解能を変更するので、ＮＡＮＤゲート７ＲＡ〜７ＲＣからの出力信号を、ＮＯＲゲート７ＲＤを介してパルス周回回路ＯＣ７の初段に与えて、パルス周回回路１２の次数を変更できる。
【００３１】
本発明は前記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
パルス周回回路のゲート段数ｎは一例であり、３以上の奇数であれば適宜変更して実施すれば良い。
データセレクタ７を設ける代わりに、パルスセレクタ部及びエンコーダ部に信号ＰＡＨを与えることで、それらの信号選択ロジックやエンコードロジック自体を変更するように構成しても良い。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施例であり、Ａ／Ｄ変換回路の構成を示す図
【図２】パルスセレクタ部並びにエンコーダ部の内部構成を示す図
【図３】本発明の第２実施例を示す図１の一部相当図
【符号の説明】
【００３３】
図面中、１はパルス位相差符号化回路、２はパルス周回回路、３はカウンタ、４はラッチ回路、５はパルスセレクタ部（周回位置検出手段）、６はエンコーダ部（周回位置検出手段）、９は制御回路（制御手段）、１０，１１はＡ／Ｄ変換回路、１２はパルス周回回路、１３は次数切換え回路（次数切換え手段）、Ｒ７Ａ，Ｒ７Ｂ，Ｒ７ＣはＮＡＮＤゲートと、Ｒ７ＤはＮＯＲゲートを示す。
【図１】
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【図２】
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【図３】
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