(57)【要約】【課題】従来のワイヤをもって各外部接続端子間を一個一個接続する手間と時間を不要とし、作業能率の大幅な向上を図る。【解決手段】先ず、半導体ウエハ３をダイシングし、半導体２、２、２・・・を個片化する。次に、半導体ウエハ３の上面全体に、印刷により絶縁層６を形成する。次に、絶縁層６の半導体２の外部接続端子２Ａの部分を開口する。次に、隣接する半導体２、２の外部接続端子２Ａ、２Ａ間に跨がるように、印刷により導電性ペーストによる導電線８を形成する。次に、半導体ウエハ３を、前記ダイシングにおいて用いたブレードよりも薄いブレードをもって再びダイシングラインの中央においてダイシングし、各半導体２、２、２・・・を半導体ウエハ３の裏面に貼付した粘着フィルムから剥離する。次に、複数の半導体２、２、２を上下に積み重ねて接着し、各半導体２、２、２の側面に露出する、導電線８の切断面に跨がるように、印刷により導電性ペーストによる配線９を形成する。【選択図】図１４
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【特許請求の範囲】
【請求項１】
以下の工程からなることを特徴とする半導体のスタック方法。
ａ．ウエハ上に外縁部上面に整列する多数の外部接続端子を形成してなる半導体を多数整列して形成した半導体ウエハを、裏面に補強板を貼着した粘着フィルムに貼り付けた状態でダイシングラインにおいてダイシングし、各半導体をチップ状に個片化する。
ｂ．半導体ウエハの上面全体に、印刷によりポリイミド等の絶縁層を形成する。
ｃ．フォトリソグラフィにより前記絶縁層の前記半導体の外部接続端子の部分を開口する。
ｄ．隣接する半導体の外部接続端子間に跨がるように、印刷又はメッキにより導電線を形成する。
ｅ．半導体ウエハを、前記ダイシングにおいて用いたブレードよりも薄いブレードをもって再びダイシングラインの中央においてダイシングする。
ｆ．各半導体を粘着フィルムから剥離する。
ｇ．複数の半導体を上下に積み重ねて接着し、各半導体の側面に露出する、前記外部接続端子に繋がる導電線の切断面に跨がるように、印刷により導電性ペーストによる配線を形成する。
【請求項２】
裏面中央部にメモリコントローラＩＣを形成してなるシリコンインターポーザーの左右の側壁に夫々所要数の半円状の切欠部を設けると共に、該シリコンインターポーザーの表裏両面に再配線回路を形成し、該シリコンインターポーザーの表裏両面の再配線回路を前記切欠部内にメッキ等により施した導体により電気的に接続し、前記メモリコントローラＩＣを前記シリコンインターポーザーの裏面に形成した再配線回路に接続する一方、前記インターポーザーの表面に、請求項１記載の方法によりスタックしたメモリＩＣとなる半導体を、その外部接続端子が下側になるようにして載せ、一番下側の半導体の外部接続端子に繋がる導電線を前記シリコンインターポーザーの表面に形成した再配線回路に接続してなる半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体のスタック方法及びその方法によりスタックした半導体を用いる半導体パッケージに関するものである。
【背景技術】
【０００２】
半導体技術の発展に伴い半導体素子の高集積化、高性能化が進んでおり、半導体素子の容量を高める手段の一つとして複数の半導体をスタックする方法がある（例えば、特許文献１参照。）
【０００３】
【特許文献１】特開２００１−１８９４１５号公報
【０００４】
図１８は複数の半導体をインターポーザーに積み重ねて搭載し、半導体パッケージとする場合の従来例の一つを示すものであり、上下に位置する複数の半導体１００、１０１、１０２の夫々の外部接続端子１００Ａ、１０１Ａ、１０２Ａをワイヤ１０３、１０３、１０３・・・をもってワイヤボンディングし、その後上下の半導体１００、１０１、１０２を接着剤をもって接続一体化した後インターポーザー１０４上に接着し、一番下の半導体１０２の外部接続端子１０２Ａをワイヤ１０３をもってインターポーザー１０４の電極パッドにワイヤボンディングするものである。尚、図においてその後の樹脂封止は省略している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の半導体のスタック方法及びその方法によりスタックした半導体を用いる半導体パッケージは、上記の如く、上下に位置する複数の半導体１００、１０１、１０２の夫々の端子１００Ａ、１０１Ａ、１０２Ａをワイヤ１０３、１０３、１０３・・・をもってワイヤボンディングするものであるが、このワイヤボンディング作業に多大な手間と時間を要することが作業能率の低下の原因となっていた。
【０００６】
本発明は上記の点に鑑みなされたものであって、印刷手段によって形成した導電性ペーストによる配線をもって上下に位置する複数の半導体の夫々の外部接続端子間の電気的導通を図るようになし、もって従来のワイヤボンディングによる作業に比してはるかに作業能率を向上させることができるようになした半導体のスタック方法及びその方法によりスタックした半導体を用いる半導体パッケージを提供しようとするものである。
【課題を解決するための手段】
【０００７】
而して、本発明の要旨とするところは、次の工程からなることを特徴とする半導体のスタック方法にある。
ａ．ウエハ上に外縁部上面に整列する多数の外部接続端子を形成してなる半導体を多数整列して形成した半導体ウエハを、裏面に補強板を貼着した粘着フィルムに貼り付けた状態でダイシングラインにおいてダイシングし、各半導体をチップ状に個片化する。
ｂ．半導体ウエハの上面全体に、印刷によりポリイミド等の絶縁層を形成する。
ｃ．フォトリソグラフィにより前記絶縁層の前記半導体の外部接続端子の部分を開口する。
ｄ．隣接する半導体の外部接続端子間に跨がるように、印刷又はメッキにより導電線を形成する。
ｅ．半導体ウエハを、前記ダイシングにおいて用いたブレードよりも薄いブレードをもって再びダイシングラインの中央においてダイシングする。
ｆ．各半導体を粘着フィルムから剥離する。
ｇ．複数の半導体を上下に積み重ねて接着し、各半導体の側面に露出する、前記外部接続端子に繋がる導電線の切断面に跨がるように、印刷により導電性ペーストによる配線を形成する。
【０００８】
また、本発明は、裏面中央部にメモリコントローラＩＣを形成してなるシリコンインターポーザーの左右の側壁に夫々所要数の半円状の切欠部を設けると共に、該シリコンインターポーザーの表裏両面に再配線回路を形成し、該シリコンインターポーザーの表裏両面の再配線回路を前記切欠部内にメッキ等により施した導体により電気的に接続し、前記メモリコントローラＩＣを前記シリコンインターポーザーの裏面に形成した再配線回路に接続する一方、前記インターポーザーの表面に、請求項１記載の方法によりスタックしたメモリＩＣとなる半導体を、その外部接続端子が下側になるようにして載せ、一番下側の半導体の外部接続端子に繋がる導電線を前記シリコンインターポーザーの表面に形成した再配線回路に接続してなる半導体パッケージをもその要旨とするものである。
【発明の効果】
【０００９】
本発明は、印刷手段によって形成した導電性ペーストによる配線をもって上下に位置する複数の半導体の夫々の外部接続端子間の電気的導通を図るようになしたものであるから、従来のワイヤをもって各外部接続端子間を一個一個接続する手間と時間が不要となり、作業能率の大幅な向上を図ることができるものである。また、斯かるスタック方法によってスタックした半導体を用い、これをシリコンインターポーザーの表面に載せることにより、ワイヤボンディングする場合に比して作業能率を大幅に向上させることができると共に小型化することができる半導体パッケージを得ることができるものである。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る半導体のスタック方法を実施するための最良の形態について、図面を参照して説明する。
【００１１】
図１乃至図１５は本発明に係る半導体のスタック方法の工程説明図である。
【００１２】
本発明に係る半導体のスタック方法は、以下のａ．〜ｇ．の工程からなるものである。
ａ．ウエハ１上に外縁部上面に整列する多数の外部接続端子２Ａ、２Ａ、２Ａ・・・を形成してなる半導体２、２、２・・・を多数整列して形成した半導体ウエハ３を、裏面に補強板４Ａを貼着した粘着フィルム４に貼り付けた状態でダイシングライン５においてダイシングし、各半導体２、２、２・・・をチップ状に個片化する。尚、このダイシングにおいて用いるブレード（図示せず。）の厚味は７０〜１００μｍであり、Ｗ１はダイシングによってできた隙間の幅である。また、半導体２の厚味は約２５μｍである。
【００１３】
図１乃至図３は斯かる工程を示すものであり、これらの図においては各半導体２、２、２・・・における再配線回路等は図示を省略し、外部接続端子のみを符号２Ａとして示している。尚、図１はダイシング前の半導体ウエハ３の平面図、図２はダイシングした後の半導体ウエハ３の部分拡大断面図、図３は図２中Ａ部分の拡大図である。
【００１４】
ｂ．半導体ウエハ３の上面全体に、印刷によりポリイミド等の絶縁層６を形成する。図４及び図５は斯かる工程を示すものであり、ポリイミド等はダイシングによってできた隙間にも充填されている。尚、該ポリイミドは感光性ポリイミドである。
【００１５】
ｃ．フォトリソグラフィにより前記絶縁層６の前記半導体２、２、２・・・の外部接続端子２Ａの部分を開口７する。図６及び図７は斯かる工程を示すものである。
【００１６】
ｄ．隣接する半導体２、２の外部接続端子２Ａ、２Ａ間に跨がるように、印刷により導電性ペーストによる導電線８を形成する。図８乃至図１０は斯かる工程を示すものであり、図１０はウエハ３の平面図である。また、図示はしないがメッキにより該導電線８を形成するようにしてもよい。
【００１７】
ｅ．半導体ウエハ３を、再びダイシングライン５の中央においてダイシングする。図１１及び図１２は斯かる工程を示すものである。また、このダイシングは前記工程ａにおけるダイシングに用いたブレードよりも薄いブレード（図示せず。）を用いて行い、該ブレードの厚味は３０〜４０μｍである。尚、Ｗ２はダイシングによってできた隙間である。これにより前記半導体２、２、２・・・の側面にポリイミド等の絶縁層６の被覆が残ることになるものである。
【００１８】
ｆ．各半導体２、２、２・・・を粘着フィルム４から剥離する。図１３は粘着フィルム４から剥離した半導体２の斜視図である。
【００１９】
ｇ．複数の半導体２、２、２・・・を上下に積み重ねて接着し、各半導体２、２、２・・・の側面に露出する、前記外部接続端子２Ａに繋がる導電線８の切断面に跨がるように、印刷により導電性ペーストによる配線９を形成する。図１４及び図１５は斯かる工程を示すものであり、図１４は完成した状態の斜視図、図１５は図１４中Ｉ−Ｉ線拡大断面図である。また、１０は接着剤である。
【００２０】
本発明は、上記の如く、上下に位置する複数の半導体２、２、２の夫々の外部接続端子２Ａ、２Ａ、２Ａの電気的導通を、印刷によって形成する導電性ペーストによる配線９をもって行うものであるから、従来ワイヤをもって各外部接続端子間を一個一個接続する手間と時間が不要となり、作業能率の大幅な向上を図ることができるものである。
【００２１】
図１６及び図１７は上記方法によりスタックした半導体を用いる半導体パッケージを示すものである。また、該半導体パッケージは、メモリＩＣと該メモリＩＣを制御するメモリコントローラＩＣとを一体化し、パーソナルコンピュータやデジタルスチルカメラ等に着脱自在に装着して使用するシリコンディスク或いはメモリーカードと称される外部記憶装置の部品として用いられる半導体パッケージである。
【００２２】
而して、該半導体パッケージ１１は、裏面中央部にメモリコントローラＩＣ１２を形成してなるシリコンインターポーザー１３の左右の側壁に夫々所要数の半円状の切欠部１４、１４、１４・・・を設けると共に、該シリコンインターポーザー１３の表裏両面に再配線回路１５、１６を形成し、該シリコンインターポーザー１３の表裏両面の再配線回路１５、１６を前記切欠部１４、１４、１４・・・内に施した導体、本実施形態では銅メッキ１７、１７により電気的に接続し、前記メモリコントローラＩＣ１２を前記シリコンインターポーザー１３の裏面に形成した再配線回路１６に接続する一方、前記インターポーザー１３の表面に、前記記載の方法によりスタックしたメモリＩＣとなる半導体２、２、２・・・を、その外部接続端子２Ａが下側になるようにして載せ、一番下側の半導体２の外部接続端子２Ａに繋がる導電線８を前記シリコンインターポーザー１３の表面に形成した再配線回路１５に接続してなるものである。
【００２３】
本実施形態に係る半導体パッケージ１１は、前記記載のスタック方法によってスタックした半導体２、２、２・・・を用い、これをシリコンインターポーザー１３の表面に載せたものであるから、ワイヤボンディングする場合に比して作業能率を大幅に向上させることができると共に小型化することができるものである。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る半導体のスタック方法の工程説明図であり、半導体ウエハの平面図である。
【図２】半導体ウエハをダイシングした状態の部分拡大断面図である。
【図３】図２中Ａ部分の拡大図である。
【図４】半導体ウエハの上面全体に絶縁層を形成した状態の部分拡大断面図である。
【図５】図３中Ｂ部分の拡大図である。
【図６】絶縁層に開口した状態の部分拡大断面図である。
【図７】図６中Ｃ部分の拡大図である。
【図８】導電性ペーストによる導電線を形成した状態の部分拡大断面図である。
【図９】図８中Ｄ部分の拡大図である。
【図１０】導電性ペーストによる導電線を形成した状態の部分拡大断面図である。
【図１１】半導体ウエハを再びダイシングした状態の部分拡大断面図である。
【図１２】図１１中Ｅ部分の拡大図である。
【図１３】粘着フィルムから剥離した半導体の斜視図である。
【図１４】複数の半導体を積み重ねて側面に導電性ペーストによる配線を形成した状態の斜視図である。
【図１５】図１４中Ｉ−Ｉ線断面図である。
【図１６】図１乃至図１５の工程によってスタックした半導体を用いた半導体パッケージの平面図である。
【図１７】図６中ＩＩ−ＩＩ線断面図である。
【図１８】従来の半導体のスタック方法及び半導体パッケージの説明図である。
【符号の説明】
【００２５】
１  ウエハ
２、２、２・・・  半導体
２Ａ、２Ａ、２Ａ  外部接続端子
３  半導体ウエハ
４  粘着フィルム
４Ａ  補強板
５  ダイシングライン
６  絶縁層
７  絶縁層の開口
８  導電線
９  導電性ペーストによる配線
１０  接着剤
１１  半導体パッケージ
１２  メモリコントローラＩＣ
１３  シリコンインターポーザー
１４、１４  半円状の切欠部
１５、１６  再配線回路
１７、１７  銅メッキ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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