(57)【要約】【課題】メモリセルの蓄積電荷量の不足による不良を効率よく検出することができる半導体記憶装置及びその不良検出方法を提供する。【解決手段】不良検出試験の際に検査対象メモリセルが接続されたワード線を駆動している間に、検査対象メモリセルに書き込まれたデータの逆のデータが書き込まれたアクティブノイズ印加用メモリセルが接続されたワード線を駆動できるようにした。これにより、検査対象メモリセルからのデータが読み出されたデータ線に直接ノイズを印加する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体記憶装置において、不良検出試験の際に検査対象メモリセルが接続されたデータ線に直接ノイズを印加するアクティブノイズ印加手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記アクティブノイズ印加手段が、前記検査対象メモリセルに接続された第１のワード線を駆動している期間内に、前記検査対象メモリセルが接続されたデータ線に接続された他のメモリセルに接続された第２のワード線を駆動する駆動手段を備えたことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記駆動手段が、
共通の入力信号に応じて前記第１のワード線及び前記第２のワード線の各々にハイレベル又はローレベルを供給するレベル供給手段と、
前記検査対象メモリセルを選択するワード線選択信号に応じて、前記第１のワード線のレベルを維持又は強制的にローレベルにする第１のレベル維持手段と、
前記ワード線選択信号と多重選択信号とに応じて、前記第２のワード線のレベルを維持又は強制的にローレベルにする第２のレベル維持手段と、
を含むことを特徴とする請求項２の半導体記憶装置。
【請求項４】
前記他のメモリセルが前記検査対象メモリセルの静電容量と等しいか又は大きい静電容量を備え、
前記ワード線選択信号の変化に対する前記第２のレベル維持手段の応答を、前記ワード線選択信号の変化に対する第１のレベル維持手段の応答より遅らせるように、前記第２のレベル維持手段が遅延手段を含むことを特徴とする請求項３の半導体記憶装置。
【請求項５】
前記他のメモリセルの静電容量が前記検査対象メモリセルの静電容量よりも小さいことを特徴とする請求項２又は３の半導体記憶装置。
【請求項６】
前記レベル供給手段がＣＭＯＳインバーターを含むことを特徴とする請求項３，４又は５の半導体記憶装置。
【請求項７】
前記第１のレベル維持手段が、前記第１のワード線と接地との間に接続された第１のスイッチを含み、前記第２のレベル維持手段が、前記第２のワード線と設置との間に接続された第２のスイッチを含むことを特徴とする請求項３，４又は５の半導体記憶装置。
【請求項８】
前記第２のレベル維持手段が、前記ワード線選択信号と前記多重選択信号との否定論理積を求めるＮＡＮＤ回路を含むことを特徴とする請求項７の半導体記憶装置。
【請求項９】
半導体記憶装置の不良検出方法において、
検査対象メモリセルからデータ読出し動作を行うとともに、当該検査対象メモリセルが接続されているデータ線に直接ノイズを印加することを特徴とする半導体記憶装置の不良検出方法。
【請求項１０】
検査対象メモリセルが接続されたデータ線に接続された他のメモリセルに、前記検査対象メモリに書き込まれたデータとは逆のデータを予め書き込んでおき、前記検査対象メモリセルからのデータ読出し動作を行う際に、前記他のメモリセルからもデータ読出し動作を行うことにより、前記データ線に前記ノイズを印加することを特徴とする請求項９の半導体記憶装置の不良検出方法。
【請求項１１】
前記他のメモリセルとして、前記検査対象メモリセルの静電容量と等しい静電容量のメモリセルを用い、
前記検査対象メモリセルに接続された第１のワード線を駆動し、
センスアンプを起動すると同時にまたはセンスアンプを起動する前後に調整したタイミングで前記他のメモリセルに接続された第２のワード線を駆動することを特徴とする請求項１０に記載の半導体記憶装置の不良検出方法。
【請求項１２】
前記他のメモリセルとして、前記検査対象メモリセルの静電容量より小さい静電容量のメモリセルを用い、
前記検査対象メモリセルに接続された第１のワード線を駆動すると同時に前記他のメモリセルに接続された第２のワード線を駆動することを特徴とする請求項１０に記載の半導体記憶装置の不良検出方法。
【請求項１３】
前記他のメモリセルとして、前記検査対象メモリセルの静電容量より大きい静電容量のメモリセルを用い、
前記検査対象メモリセルに接続された第１のワード線を駆動し、
センスアンプを起動し、
その後、前記他のメモリセルに接続された第２のワード線を駆動することを特徴とする請求項１０に記載の半導体記憶装置の不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、不良検出精度を向上させた半導体記憶装置及びその不良検出方法に関する。
【背景技術】
【０００２】
ダイナミックラム（ＤＲＡＭ）やスタティックラム（ＳＲＡＭ）に代表される高集積度半導体メモリの不良検出試験には、従来、パッシブノイズ印加方法が用いられるのが一般的である。以下、パッシブノイズ印加方法について説明する。
【０００３】
半導体記憶装置の不良検出試験では、各メモリセルに対してデータの書き込み読み出しを行い、正しくデータが読み出せる否かの検査が行われる。このとき、検査対象メモリセルから読み出されたデータ（検査対象メモリセルが接続されたデータ線の電位、以下、データ電位という）をセンスアンプで増幅し、増幅後の電位が正しいデータを表しているか否かにより良否判定が行われる。ここで、データ電位が正しく増幅されるか否かの境界付近の値である場合、良品と判定されたり不良品と判定されたりする虞がある。そこで、そのようなメモリセルを確実に不良品と判定し、検査精度を向上させるために、パッシブノイズ印加方法が用いられる。
【０００４】
パッシブノイズ印加方法では、検査対象メモリセルが接続されたデータ線（以下、着目データ線という）に隣接するデータ線についても、書き込み読み出し動作を行う。互いに隣接するデータ線間には配線の配置に固有な浮遊容量が存在するため、着目データ線の電位は、隣接するデータ線の電位の変化に応じて（カップリングノイズの影響により）変化する。このように、隣接するデータ線の電位を変化させて着目データ線の電位変化を誘起することをパッシブノイズ印加という。また、このパッシブノイズの印加をより効果的に行うために、着目データ線に接続されたセンスアンプのオンタイミングと、隣接するデータ線に接続されてセンスアンプのオンタイミングとをずらすことも行われる。
【０００５】
図９に、パッシブノイズ印加方法による不良検出試験が可能な半導体記憶装置の概略構成図を示す。
【０００６】
図９の装置は、多数のメモリセルが行列配置された複数のメモリバンク９１と、これらメモリバンク９１間に配列されたセンスアンプ列９２とを有している。センスアンプ列９２の各センスアンプは、両隣に位置するメモリバンク内に設けられるデータ線それぞれに接続されている。
【０００７】
上記構成において、メモリバンク内の各データ線と隣接するデータ線との間には浮遊容量が形成される。着目データ線に接続されたメモリセルの不良検出試験を行う場合、その両隣のデータ線に対しても書き込み読み出しを行う。このとき、各メモリバンクの両隣に位置するセンスアンプ列９２のオンタイミングをずらすことで、隣接するデータ線のセンスアンプのオンタイミングをずらすことができる。
【０００８】
図１０（ａ）及び（ｂ）に、不良検出試験時の着目データ線とその両隣のデータ線の電位変化を示す。図１０（ａ）は、データ“Ｈｉｇｈ”を書き込み読み出しした場合、図１０（ｂ）は、データ“Ｌｏｗ”を書き込み読み出しした場合を夫々示している。
【０００９】
図１０（ａ）及び（ｂ）に示すように、着目データ線の書き込み読み出しを開始する以前に、両隣のデータ線の書き込み読み出しが開始される。次に、着目データ線の書き込み読み出しが開始され、着目データ線の電位が上昇又は下降する。このとき、両隣のデータ線との間に形成される浮遊容量の影響により、着目データ線の電位変化は抑制される。次に、両隣のデータ線に接続されたセンスアンプがオンし、両隣のデータ線の電位が増幅されると、浮遊容量の影響により、着目データ線の電位は増幅されるべき方向とは逆方向に変化（減少又は上昇）する。この後、着目データ線に接続されたセンスアンプがオンし、着目データ線の電位が増幅される。
【００１０】
以上のように、従来のパッシブノイズ印加方法による不良検出試験では、着目データ線の電位変化を抑え、さらに、増幅方向と逆方向へ変化させることにより、良品と判定される虞のある不良品を確実に検出することができ、不良検出率を向上させることができる。
【００１１】
また、他の従来の不良検出方法として、複数のワード線を同時に選択し、試験時間を短縮する技術が知られている（例えば、特許文献１参照）。
【００１２】
【特許文献１】特開２００２−３０４８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来のパッシブノイズ印加方式による不良検出試験は、着目データ線に接続されたセンスアンプのみならず、その両隣のデータ線に接続されたセンスアンプをも必要とする。このため、従来の不良検出方法は、制御が複雑で、不良検出に時間を要し、効率が悪いという問題点がある。
【００１４】
また、特許文献１に記載の方法は、パッシブノイズ印加方式により検出可能となるメモリセルの蓄積電荷量の不足による不良について全く考慮されていないという問題点がある。
【００１５】
そこで、本発明は、メモリセルの蓄積電荷量の不足による不良を効率よく検出することができる半導体記憶装置及びその不良検出方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、半導体記憶装置において、不良検出試験の際に検査対象メモリセルが接続されたデータ線に直接ノイズを印加するアクティブノイズ印加手段を備えたことを特徴とする。
【００１７】
具体的には、前記アクティブノイズ印加手段が、前記検査対象メモリセルに接続された第１のワード線を駆動している期間内に、前記検査対象メモリセルが接続されたデータ線に接続された他のメモリセルに接続された第２のワード線を駆動する駆動手段を備えている。
【００１８】
また、本発明は、半導体記憶装置の不良検出方法において、検査対象メモリセルからデータ読出し動作を行うとともに、当該検査対象メモリセルが接続されているデータ線に直接ノイズを印加することを特徴とする。
【００１９】
具体的には、上記半導体記憶装置の不良検出方法は、検査対象メモリセルが接続されたデータ線に接続された他のメモリセルに、前記検査対象メモリに書き込まれたデータとは逆のデータを予め書き込んでおき、前記検査対象メモリセルからのデータ読出し動作を行う際に、前記他のメモリセルからもデータ読出し動作を行うことにより、前記データ線に前記ノイズを印加する。
【発明の効果】
【００２０】
本発明によれば、検査対象メモリセルが接続されたデータ線に直接ノイズを印加するようにしたことで、不良検出効率を向上させ、試験時間を短縮し、もってコストを削減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の一実施の形態に係る半導体記憶装置及びその不良検出方法について詳細に説明する。
【００２２】
図１に本発明の一実施の形態に係る半導体記憶装置の概略構成図を示す。
【００２３】
図示の半導体記憶装置は、メモリセルアレイ１１、センスアンプ群１２、コラムデコーダ１３、ロウデコーダ１４、クロック発生器１５、コマンドデコーダ１６、モードレジスタ１７、制御回路１８、カラムアドレスバッファ及びバーストカウンタ１９、ロウアドレスバッファ及びリフレッシュカウンタ２０、データ制御回路２１、ラッチ回路２２、ＤＬＬ２３、及び入出力バッファ２４を備えている。
【００２４】
図２に、メモリセルアレイ１１を中心とする周辺回路構成図を示す。ここでは、メモリセルアレイ１１が４つのメモリセル１１１〜１１４を有する例について示している。
【００２５】
メモリセル１１１は、データ線メモリセルレベル伝達線２０１とＸアドレス０用サブワード線２０２とに接続されている。メモリセル１１２は、データ線メモリセルレベル伝達線２０１とＸアドレス１用サブワード線２０３とに接続されている。メモリセル１１３は、データ線メモリセルレベル伝達線２０４とＸアドレス０用サブワード線２０２とに接続されている。メモリセル１１４は、データ線メモリセルレベル伝達線２０４とＸアドレス１用サブワード線２０３とに接続されている。
【００２６】
データメモリセルレベル伝達線２０１及び２０４には、夫々センスアンプ１２１及び１２２が接続されている。これらセンスアンプ１２１及び１２２には、さらにデータ線メモリセルレベル対側伝送線２０５及び２０６がそれぞれ接続されるとともに、データ線ハイレベル増幅用信号レベル入力線２０７とデータ線ローレベル増幅用信号レベル入力線２０８が共通に接続されている。
【００２７】
データ線メモリセルレベル伝達線２０１及び２０４と、データ線メモリセルレベル対側伝達線２０５及び２０６は、スイッチ２０９及び２１０を介してデータ線プリチャージレベル入力線２１１に接続されている。スイッチ２０９及び２１０は、データ線プリチャージ信号線２１２に接続されている。
【００２８】
データ線メモリセルレベル伝達線２０１及び２０４は、さらに、スイッチ２１３及び２１４を介してメインＩ／Ｏセンスアンプ増幅レベル伝達線対の一方２１７に接続されている。また、データ線メモリセルレベル対側伝達線２０５及び２０６は、スイッチ２１５及び２１６を介してメインＩ／Ｏセンスアンプ増幅レベル伝達線対の他方２１８に接続されている。スイッチ２１３及び２１５は、Ｙアドレス０用列選択スイッチ信号線２１９に、スイッチ２１４及び２１６は、Ｙアドレス１用列選択スイッチ信号線２２０にそれぞれ接続されている。
【００２９】
メモリセル１１１〜１１４からのデータ読み出しは以下のように行われる。
【００３０】
まず、データ線プリチャージ信号によりスイッチ２０９及び２１０をオンし、データ線メモリセルレベル伝達線２０１及び２０４とデータ線メモリセルレベル対側伝達線２０５及び２０６との電位をデータ線プリチャージレベルにする。その後、スイッチ２０９及び２１０をオフさせ、いずれか一方のサブワード線２０２又は２０３を駆動すると、そのサブワード線２０２又は２０３に接続されたメモリセル１１１及び１１３、又は１１２及び１１４に蓄積された電荷（“Ｈｉｇｈ”又は“Ｌｏｗ”）に応じてデータ線メモリセルレベル伝達線２０１及び２０４の電位がプリチャージレベルから変化する。センスアンプ１２１，１２２は、この電位変化をレベル増幅用信号レベルにまで増幅する。Ｙアドレス０用又はＹアドレス１用の列選択スイッチ信号線２１７又は２１８を駆動し、スイッチ２１３及び２１５、又は２１４及び２１６をオンさせることで、増幅されたレベル（読み出されたデータ）がメインＩ／Ｏ線センスアンプ増幅レベル伝達線２１７，２１８へと出力される。
【００３１】
次に、サブワード線を駆動するロウデコーダ１４について、図３を参照して説明する。ここでは、Ｘアドレス１用サブワード線がデータ本信号用のものであり、Ｘアドレス０用サブワード線がデータディスターブ用（アクティブノイズ印加用）のものであるとする。
【００３２】
図３のロウデコーダ１４は、Ｘアドレス１用サブワード線２０３に接続されたドライバー（インバーター）３１とスイッチ３２、Ｘアドレス０用サブワード線２００に接続されたドライバー（インバーター）３３とスイッチ３４を備えている。また、スイッチ３２を駆動するためのＸアドレス１用サブワード線選択用信号線３０１と、ワード線多重選択制御信号入力線３０２とに接続されたＮＡＮＤ回路３５と、ＮＡＮＤ回路３５の出力を遅延させる多重選択ワード線選択時間遅延回路３６を備えている。さらに、必要に応じて信号を論理反転させるＮＯＴ回路を有している。
【００３３】
ドライバー３１，３３は、ＰＭＯＳ３１ａ，３３ａとＮＭＯＳ３１ｂ，３３ｂとからなり、ワード線電圧供給線３０３と接地との間に接続される。ドライバー３１，３３は、メインワード線からの信号入力線３０４，３０５の電位に応じて、ＰＭＯＳ３１ａ，３３ａ又はＮＭＯＳ３１ｂ，３３ｂをオンさせ、ワード線電圧供給線３０３の電位又は接地電位をサブワード線選択用信号線３０１，３０２に供給する。このようにドライバー３１，３３は、レベル供給手段として働く。
【００３４】
通常の動作では、ＰＭＯＳ３１ａと３３ａとが同時にオンすることはない。しかしながら、本実施の形態では、不良検出モードにおいてＰＭＯＳ３１ａと３３ａを同時にオンさせるようにする。ＰＭＯＳ３１ａと３３ａを同時にオンさせるためのメインワード線からの入力信号の生成は、複数のワード線を同時駆動する公知技術が利用できる。
【００３５】
本実施の形態では、サブワード線２０３，２００の電位は、ドライバー３１，３３の状態のみならず、スイッチ３２，３４の状態に依存する。
【００３６】
Ｘアドレス１用サブワード線選択用信号線３０１が“Ｌｏｗ”のとき、スイッチ３２はオンしており、ドライバー３１の動作に関係なく、サブワード線２０３の電位は接地電位（ＧＮＤレベル）となる。また、Ｘアドレス１用サブワード線選択用信号線３０１が“Ｈｉｇｈ”のとき、スイッチ３２はオフしており、ドライバー３１の動作に応じて、サブワード線２０３の電位はワード線電圧供給レベル又はＧＮＤレベルとなる。このように、スイッチ３２は、ドライバー３１から供給される電圧レベルを維持し又は強制的にＧＮＤレベルに引き下げる第１のレベル維持手段として働く。
【００３７】
一方、スイッチ３４は、Ｘアドレス１用サブワード線選択用信号線３０１及びワード線多重選択制御信号入力線３０２の電位に依存する。即ち、これらの信号がともに“Ｈｉｇｈ”のとき、スイッチ３４はオフし、それ以外のときオンする。ただし、スイッチ３４のオン・オフ変化は、多重選択ワード線選択時間遅延回路３６の影響を受け、Ｘアドレス１用サブワード線選択用信号線３０１及びワード線多重選択制御信号入力線３０２の電位変化から遅れる。遅延回路３６の遅延段数を変更することにより、遅延時間は任意に変更可能である。このように、スイッチ３４は、ドライバー３３から供給される電圧レベルを維持し又は強制的にＧＮＤレベルに引き下げる第２のレベル維持手段として働く。
【００３８】
以上の構成により、ロウデコーダ１４は、Ｘアドレス１用サブワード２０３を駆動している期間内にＸアドレス０用サブワード２００を駆動することができる駆動手段として働く。そしてロウデコーダ１４は、複数のワード線を同時に選択する公知技術との組み合わせにより、アクティブノイズ印加手段として働く。
【００３９】
以下、図３の回路の動作を図４及び図５をも参照して説明する。
【００４０】
まず、通常動作時の動作について図３及び図４を参照して説明する。
【００４１】
通常動作時では、ワード線多重選択制御信号入力線３０２の信号Ｅは、“Ｌｏｗ”に固定される。これにより、スイッチ３４はオン状態となり、Ｘアドレス０用サブワード線２００はドライバー３３の状態に関係なくＧＮＤレベルに維持される。
【００４２】
この状態で、メインワード線からの信号入力線３０４，３０５の信号Ａが“Ｈｉｇｈ”に変わると、ドライバー３１，３３のＰＭＯＳ３１ａ，３３ａがオンし、サブワード線２０３，２００にワード線電圧供給３０３から電圧供給がなされる。このとき、Ｘアドレス１用サブワード線選択用信号線の信号Ｃをも“Ｈｉｇｈ”にすることで、Ｘアドレス１用サブワード線２０３が駆動される。Ｘアドレス０用サブワード線２００については前述のとおりＧＮＤレベルに維持される。
【００４３】
Ｘアドレス１用サブワード線２０３の電位Ｇが所定の電位に達すれば、Ｘアドレス１用サブワード線２０３に接続されたメモリセルの書き込み読み出しが可能になる。
【００４４】
次に、不良検出モードにおける動作について図３及び図５を参照して説明する。不良検出モードでは、ワード線多重選択制御信号入力線３０２の信号Ｅは、“Ｈｉｇｈ”に固定される。
【００４５】
この状態で、メインワード線からの信号入力線３０４，３０５の信号Ａが“Ｈｉｇｈ”に変わると、ドライバー３１，３３のＰＭＯＳ３１ａ，３３ａがオンし、サブワード線２０３，２００にワード線電圧供給３０３から電圧供給がなされる。このとき、Ｘアドレス１用サブワード線選択用信号線の信号Ｃをも“Ｈｉｇｈ”にすることで、Ｘアドレス１用サブワード線２０３が駆動される。
【００４６】
Ｘアドレス１用サブワード線選択用信号線の信号Ｃが“Ｈｉｇｈ”に変化したことで、ＮＡＮＤ回路３０２の出力も“Ｈｉｇｈ”に変わる。この変化は多重選択ワード選択時間遅延回路３６により遅延されて信号Ｆの変化として現れる。これにより、Ｘアドレス１用サブワード線２０３が駆動された後、所定時間経過後にＸアドレス０用サブワード線２００も駆動される。
【００４７】
こうして、Ｘアドレス１用サブワード線２０３に接続されたメモリセルから読み出されたデータに、Ｘアドレス０用サブワード線２００に接続されたメモリセルから読み出されたデータをノイズとして直接印加することができる。
【００４８】
このように本実施の形態では、一の検査対象メモリセルの検査を行うために、複数のセンスアンプをオンさせる必要がない、このため、制御が容易で、検査時間を短縮することができる。
【００４９】
なお、上記実施の形態では、４ビットメモリを例にとり、２本のサブワード線の一方をデータ本信号用、他方をデータディスターブ用とした場合について説明したが、実際のメモリでは、多数のワード線のうちの一つ、例えば、複数の欠陥救済用ワード線のうちの一つをデータディスターブ用とすることができる。
【実施例１】
【００５０】
図６（ａ）及び（ｂ）を参照して、本発明の実施例１について説明する。
【００５１】
図６（ａ）において、メモリセル６１〜６４はすべて同一構成である。即ち、アクティブノイズ印加用セルとして特別なメモリセルは用意していない。アクティブノイズ印加用セルとしては、例えば欠陥救済用セルが利用できる。
【００５２】
この構成においては、不良検出検査対象セルのキャパシタとアクティブノイズ印加用セルのキャパシタは略同一の静電容量を有している。アクティブノイズ印加用セルには、検査対象メモリセルに書き込まれるデータとは逆の（論理反転させた）データが書き込まれる。
【００５３】
不良検出試験は以下のように行われる。ここでは、メモリセル６２を検査対象メモリセルとし、メモリセル６４をアクティブノイズ印加用セルとする。
【００５４】
まず、検査対象メモリセル６２が接続されたワード線（選択ワード線）６５を立ち上げる（駆動する）。次に、センスアンプ６６をオンすると同時にアクティブノイズ印加用セル６４に接続されたワード線（テストモード使用ワード線）を立ち上げる（多重センス）。このときのデータ線６８の電位の時間変化を図６（ｂ）の左下図及び右図に示す。
【００５５】
図６（ｂ）の左下図及び右図は、検査対象メモリセル６２にデータとして“Ｈｉｇｈ”を書き込んだ場合のものである。この場合、アクティブノイズ印加用セル６４には“Ｌｏｗ”が書き込まれている。
【００５６】
図６（ｂ）の左上図は、通常の読み出し動作におけるデータ線６８の電位変化である。この図と図６（ｂ）の左下図及び右図との比較から明らかなように、検査対象メモリセル６２が接続された選択ワード線６５の駆動により上昇したデータ線６８の電位は、センスアンプ６６がオンするタイミングで、即ち、テストモード使用ワード線６７が駆動されることにより低下する。この電位低下の影響によっても、図６（ｂ）の左下図に示すように、センスアンプ６６が正しく作動増幅することができたならば、検査対象メモリセル６２は正常であると判定される。一方、この電位低下の影響によって、図６（ｂ）の右図に示すように、センスアンプ６６が正しく作動増幅することができなければ、検査対象メモリセル６２は以上である正常であると判定される。
【００５７】
こうして、本実施例では、主にキャパシタの容量不足等のメモリセル自体の不良を検出することができる。
【００５８】
なお、アクティブノイズ印加用セル６４に関しても、別のメモリセルがアクティブノイズ印加用セルとしての役割を果たすようにしておくことで、同様の不良検出試験を行うことが可能である。
【００５９】
また、上記説明ではセンスアンプ６６をオンすると同時に多重センスを行うとしたが、必要に応じて、センスアンプを起動する前後に調整したタイミングで行うようにしてもよい。
【実施例２】
【００６０】
次に、図７（ａ），（ｂ）及び（ｃ）を参照して、本発明の実施例２について説明する。
【００６１】
本実施例では、アクティブノイズ印加用セルとして専用セル７１を用意する。専用セル７１は通常のメモリセルよりも大きい静電容量のキャパシタを有している。あるいは、キャパシタに代えて抵抗器を用いてもよい。また、専用セル７１が接続されたテストモード使用ワード線７２の駆動タイミングをセンスアンプ７３のオンタイミングよりも遅くする。
【００６２】
本実施例によるデータ線７４の電位の時間変化を図７（ｂ）の左下図及び右図に示す。図７（ｂ）の左上図は、通常の読み出し動作におけるデータ線７４の電位変化である。
【００６３】
本実施例では、センスアンプ７３によるデータ線７４の電位の差動増幅が開始された後に、データ線７４にノイズが印加される。センスアンプ７３が所定の増幅能力を有していれば、ノイズが印加される以前に十分な増幅がなされるため、ノイズ印加後でも正しく増幅することができる。これに対して、センスアンプ７３が所定の増幅能力を有していなければ、ノイズが印加されことにより、正しい増幅ができなくなる。
【００６４】
こうして、本実施例では、図７（ｃ）に示すセンスアンプ７３に含まれるトランジスタの不良を検出することできる。
【実施例３】
【００６５】
次に、図８（ａ）及び（ｂ）を参照して、本発明の実施例３について説明する。
【００６６】
本実施例では、アクティブノイズ印加用セルとして専用セル８１を用意する。専用セル８１は通常のメモリセルよりも小さい静電容量のキャパシタを有している。あるいは、キャパシタに代えて抵抗器（実施例２の場合より大きい抵抗値を持つ）を用いてもよい。
【００６７】
本実施例によるデータ線８２の電位の時間変化を図８（ｂ）の左下図及び右図に示す。図８（ｂ）の左上図は、通常の読み出し動作におけるデータ線８２の電位変化である。
【００６８】
本実施例では、アクティブノイズ印加用セルのキャパシタの容量を小さくしたことにより、ノイズの印加タイミングをセンスアンプのオンタイミングと無関係に設定することができる。図８（ｂ）は、検査対象メモリセル８３が接続された選択ワード線８４の駆動と同時にテストモード使用ワード線８５を駆動した場合のデータ線８２の電位変化を示している。
【００６９】
こうして、本実施例では、センスアンプの起動タイミングに依存する不良を安定して検出することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図１の半導体記憶装置におけるメモリセルアレイの周辺回路構成を示す回路図である。
【図３】図１の半導体記憶装置に用いられるロウデコーダの構成を示す回路図である。
【図４】図３の回路の通常の読み出し動作を説明するための波形図である。
【図５】図３の回路の不良検出試験を行う場合の動作を説明するための波形図である。
【図６】本発明の実施例１を説明するための図であって、（ａ）は概略構成を示す回路図、（ｂ）は（ａ）の回路に含まれるデータ線の電位変化を示す波形図である。
【図７】本発明の実施例２を説明するための図であって、（ａ）は概略構成を示す回路図、（ｂ）は（ａ）の回路に含まれるデータ線の電位変化を示す波形図、（ｃ）はセンスアンプの内部構成を示す回路図である。
【図８】本発明の実施例３を説明するための図であって、（ａ）は概略構成を示す回路図、（ｂ）は（ａ）の回路に含まれるデータ線の電位変化を示す波形図である。
【図９】従来の半導体記憶装置の概略構成図である。
【図１０】従来のパッシブノイズ印加方法による不良検出試験におけるデータ線の電位変化を示す波形図である。
【符号の説明】
【００７１】
１１    メモリセルアレイ
１２    センスアンプ郡
１３    コラムデコーダ
１４    ロウデコーダ
１５    クロック発生器
１６    コマンドデコーダ
１７    モードレジスタ
１８    制御回路
１９    カラムアドレスバッファ及びバーストカウンタ
２０    ロウアドレスバッファ及びリフレッシュカウンタ
２１    データ制御回路
２２    ラッチ回路
２３    ＤＬＬ
２４    入出力バッファ
３１，３３    ドライバー
３１ａ，３３ａ    ＰＭＯＳ
３１ｂ，３３ｂ    ＮＭＯＳ
３２，３４    スイッチ
３５    ＮＡＮＤ回路
３６    多重選択ワード線選択時間遅延回路３６
６１〜６４    メモリセル
６５，８４    選択ワード線
６６，７３    センスアンプ
６７，８５    テストモード使用ワード線
７１，８１    アクティブノイズ印加用セル
７２    テストモード使用ワード線
７４，８２    データ線
８３    検査対象セル
１１１〜１１４    メモリセル
１２１，１２２    センスアンプ
２０１    データ線メモリセルレベル伝達線
２０２    Ｘアドレス０用サブワード線
２０３    Ｘアドレス１用サブワード線
２０４    データ線メモリセルレベル伝達線
２０５，２０６    データ線メモリセルレベル対側伝達線
２０７    データ線ハイレベル増幅用信号レベル入力線
２０８    データ線ローレベル増幅用信号レベル入力線
２０９，２１０，２１３，２１４    スイッチ
２１１    データ線プリチャージレベル入力線
２１２    データ線プリチャージ信号線
２１７，２１８    メインＩ／Ｏセンスアンプ増幅レベル伝達線対
２１９    Ｙアドレス０用列選択スイッチ信号線
２２０    Ｙアドレス１用列選択スイッチ信号線
３０１    Ｘアドレス１用サブワード線選択信号用信号線
３０２    ワード線多重選択制御信号入力線
３０３    ワード線電圧供給線
３０４，３０５    メインワード線からの信号入力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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