(57)【要約】【課題】信号配線のパターンインピーダンスの影響を低減し、簡易な構成でゲートの突発電圧を低減可能な電界効果型トランジスタ等とする。【解決手段】ゲート１１５とソース１１３との間に、クランプ信号１１６に基づいてゲート１１５とソース１１３との間を短絡するスイッチング部１１２を備え、スイッチング部１１２は、エミッタとゲート１１５とが接続され、コレクタとソース１１３とが接続されるＰＮＰ型トランジスタであり、クランプ信号１１６は、ＰＮＰ型トランジスタのベースに入力される電界効果型トランジスタとする。【選択図】図１
2009224667.tif 000002
【特許請求の範囲】
【請求項１】
ゲートとソースとの間に、クランプ信号に基づいて前記ゲートと前記ソースとの間を短絡するスイッチング部を備える
ことを特徴とする電界効果型トランジスタ。
【請求項２】
請求項１に記載の電界効果型トランジスタにおいて、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記クランプ信号は、前記ＰＮＰ型トランジスタのベースに入力される
ことを特徴とする電界効果型トランジスタ。
【請求項３】
電界効果型トランジスタと、前記電界効果型トランジスタのゲートとソースとの間をクランプ信号に基づいて短絡するスイッチング部と、を近接して備える
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記クランプ信号は、前記ＰＮＰ型トランジスタのベースに入力される
ことを特徴とする半導体装置。
【請求項５】
請求項１又は請求項２に記載の電界効果型トランジスタを備える制御回路において、
ドレインが高電圧側に接続される第一の前記電界効果型トランジスタと、ソースが低電圧側に接続される第二の前記電界効果型トランジスタと、を備え、
前記第一の電界効果型トランジスタのソースは前記第二の電界効果型トランジスタのドレインと接続され、
前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第一の電界効果型トランジスタがオンした場合に、
前記第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第二の電界効果型トランジスタのスイッチング部が、前記第二の電界効果型トランジスタに入力される前記クランプ信号に基づいて、前記第二の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡し、
または、前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第二の電界効果型トランジスタがオンした場合に、
前記第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第一の電界効果型トランジスタのスイッチング部が、前記第一の電界効果型トランジスタに入力される前記クランプ信号に基づいて、前記第一の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡する
ことを特徴とする制御回路。
【請求項６】
請求項５に記載の制御回路において、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記クランプ信号は、対応する前記電界効果型トランジスタの前記ゲートへのゲート信号を前記ＰＮＰ型トランジスタのベースに入力する信号である
ことを特徴とする制御回路。
【請求項７】
請求項３又は請求項４に記載の半導体装置を備える制御回路において、
高圧側に接続される第一の前記半導体装置と低圧側に接続される第二の前記半導体装置とを備え、
前記第一の半導体装置は、ドレインが高電圧側に接続される第一の前記電界効果型トランジスタを備え、
前記第二の半導体装置は、ソースが低電圧側に接続される第二の前記電界効果型トランジスタを備え、
前記第一の電界効果型トランジスタのソースは前記第二の電界効果型トランジスタのドレインと接続され、
前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第一の電界効果型トランジスタがオンした場合に、
前記第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第二の半導体装置のスイッチング部が、前記第二の半導体装置に入力される前記クランプ信号に基づいて、前記第二の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡し、
または、前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第二の電界効果型トランジスタがオンした場合に、
前記第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第一の半導体装置のスイッチング部が、前記第一の半導体装置に入力される前記クランプ信号に基づいて、前記第一の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡する
ことを特徴とする制御回路。
【請求項８】
請求項７に記載の制御回路において、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記クランプ信号は、対応する前記電界効果型トランジスタの前記ゲートへのゲート信号を前記ＰＮＰ型トランジスタのベースに入力する信号である
ことを特徴とする制御回路。
【請求項９】
電界効果型トランジスタの制御方法において、
前記電界効果型トランジスタは、ゲートとソースとの間に、クランプ信号に基づいて前記ゲートと前記ソースとの間を短絡するスイッチング部を備え、
前記スイッチング部が、前記ゲートに生じる前記突発電圧を緩和するように、前記クランプ信号に基づいて前記ゲートと前記ソースとを短絡する工程
を有することを特徴とする電界効果型トランジスタの制御方法。
【請求項１０】
請求項９に記載の電界効果型トランジスタの制御方法において、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記スイッチング部が、前記ゲートに生じる前記突発電圧を緩和するように、前記ゲートへのゲート信号入力ラインから前記ＰＮＰ型トランジスタのベースに入力される前記クランプ信号に基づいて、前記ゲートと前記ソースとを短絡する工程
を有することを特徴とする電界効果型トランジスタの制御方法。
【請求項１１】
半導体装置の制御方法において、
前記半導体装置は、電界効果型トランジスタと、前記電界効果型トランジスタのゲートとソースとの間をクランプ信号に基づいて短絡するスイッチング部と、を近接して備え、
前記スイッチング部が、前記ゲートに生じる前記突発電圧を緩和するように、前記クランプ信号に基づいて前記ゲートと前記ソースとを短絡する工程
を有することを特徴とする半導体装置の制御方法。
【請求項１２】
請求項１１に記載の半導体装置の制御方法において、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記クランプ信号は、前記ゲートへのゲート信号入力ラインから前記ＰＮＰ型トランジスタのベースに入力され、
前記スイッチング部が、前記ゲートに生じる前記突発電圧を緩和するように、前記クランプ信号に基づいて前記ゲートと前記ソースとを短絡する工程
を有することを特徴とする半導体装置の制御方法。
【請求項１３】
請求項１又は請求項２に記載の電界効果型トランジスタを備える制御回路の制御方法において、
前記制御回路は、ドレインが高電圧側に接続される第一の前記電界効果型トランジスタと、ソースが低電圧側に接続される第二の前記電界効果型トランジスタと、を備え、
前記第一の電界効果型トランジスタのソースは前記第二の電界効果型トランジスタのドレインと接続され、
前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第一の電界効果型トランジスタがオンした場合に、
前記第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第二の電界効果型トランジスタのスイッチング部が、前記第二の電界効果型トランジスタに入力される前記クランプ信号に基づいて、前記第二の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡する工程を有し、
または、前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第二の電界効果型トランジスタがオンした場合に、
前記第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第一の電界効果型トランジスタのスイッチング部が、前記第一の電界効果型トランジスタに入力される前記クランプ信号に基づいて、前記第一の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡する工程を有する
ことを特徴とする制御回路の制御方法。
【請求項１４】
請求項３又は請求項４に記載の半導体装置を備える制御回路の制御方法において、
前記制御回路は、高圧側に接続される第一の前記半導体装置と低圧側に接続される第二の前記半導体装置とを備え、
前記第一の半導体装置は、ドレインが高電圧側に接続される第一の前記電界効果型トランジスタを備え、
前記第二の半導体装置は、ソースが低電圧側に接続される第二の前記電界効果型トランジスタを備え、
前記第一の電界効果型トランジスタのソースは前記第二の電界効果型トランジスタのドレインと接続され、
前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第一の電界効果型トランジスタがオンした場合に、
前記第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第二の半導体装置のスイッチング部が、前記第二の半導体装置の前記クランプ信号に基づいて、前記第二の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡する工程を有し、
または、前記第一の電界効果型トランジスタと前記第二の電界効果型トランジスタとが共にオフしかつ前記第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、前記第二の電界効果型トランジスタがオンした場合に、
前記第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、前記第一の半導体装置のスイッチング部が、前記第一の半導体装置の前記クランプ信号に基づいて、前記第一の電界効果型トランジスタの前記ゲートと前記ソースとの間を短絡する工程を有する
ことを特徴とする制御回路の制御方法。
【請求項１５】
請求項１３又は請求項１４に記載の制御回路の制御方法において、
前記スイッチング部は、エミッタと前記ゲートとが接続され、コレクタと前記ソースとが接続されるＰＮＰ型トランジスタであり、
前記クランプ信号は、前記スイッチング部に対応する前記電界効果型トランジスタの前記ゲートへのゲート信号を、各々前記ＰＮＰ型トランジスタのベースに入力する信号である
ことを特徴とする制御回路の制御方法。
【請求項１６】
ゲートとエミッタとの間に、クランプ信号に基づいて前記ゲートと前記エミッタとの間を短絡するスイッチング部を備える
ことを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項１７】
請求項１６に記載の絶縁ゲート型バイポーラトランジスタにおいて、
前記スイッチング部はＰＮＰ型トランジスタであり、前記ＰＮＰ型トランジスタのエミッタと前記絶縁ゲート型バイポーラトランジスタの前記ゲートとが接続され、前記ＰＮＰ型トランジスタのコレクタと前記絶縁ゲート型バイポーラトランジスタの前記エミッタとが接続される
ことを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項１８】
請求項３又は請求項４に記載の半導体装置において、
前記電界効果型トランジスタは絶縁ゲート型バイポーラトランジスタであり、
前記ソースは前記絶縁ゲート型バイポーラトランジスタのエミッタであり、前記ドレインは前記絶縁ゲート型バイポーラトランジスタのコレクタである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタと半導体装置と制御回路とそれらの制御方法及び絶縁ゲート型バイポーラトランジスタに関する。
【背景技術】
【０００２】
ハーフブリッジ回路やフルブリッジ回路又は三相ブリッジ回路等で用いられる電源回路においては、一つのアーム部の中で二つの電界効果型トランジスタ（ＦＥＴ）のうち一方の電界効果型トランジスタがオンする事により、他方のオフとされた電界効果型トランジスタのドレインとソースとの間の電圧が急激に増加する場合がある。
【０００３】
また、オフとされた電界効果型トランジスタのドレインとソースとの間の電圧が急激に増加すると、電界効果型トランジスタ自体のドレインとゲートとの間及びゲートとソースとの間に各々有する寄生容量の影響により、電界効果型トランジスタのゲート電圧が一時的に上昇し、電界効果型トランジスタがオンに至る場合がある。
【０００４】
また、オフとされるべき電界効果型トランジスタがオンされると、高電圧側（ハイサイド）に接続される電界効果型トランジスタと、低電圧側（ローサイド）に接続される電界効果型トランジスタとが、共にオン状態となる。このように高電圧側に接続される電界効果型トランジスタと低電圧側に接続される電界効果型トランジスタとが、共にオン状態になると、過電流が流れて場合によっては回路系統が破損する懸念が生じる。
【０００５】
図９は、電界効果型トランジスタを用いた従来の制御回路の動作を順次示す図である。図９において、高電圧側（ハイサイド）の電界効果型トランジスタ８１１は、ゲートドライバ８１３から抵抗８１４を介して伝達されるゲート信号により制御される。また、低電圧側（ローサイド）の電界効果型トランジスタ８２１は、ゲートドライバ８２３から抵抗８２４を介して伝達されるゲート信号により制御される。
【０００６】
また図８は、図９に示す従来の制御回路のゲート信号を示すシーケンス図である。図８に示すゲート信号のシーケンス図において、期間Ｔ１は図９（ａ）の動作に、期間Ｔ２は図９（ｂ）の動作に、期間Ｔ３は図９（ｃ）の動作に、期間Ｔ４は図９（ｄ）の動作に各々対応する。
【０００７】
ここで、期間Ｔ１においては、電界効果型トランジスタ８１１がオンとなり電界効果型トランジスタ８２１がオフとなる。これにより、チョークコイル８３０に対して電流８３１が流れる。また、期間Ｔ２においては、電界効果型トランジスタ８１１がオフとなり電界効果型トランジスタ８２１がオフとなる。このため、チョークコイル８３０に対して電流８３２が流れる。
【０００８】
また、期間Ｔ３においては、電界効果型トランジスタ８１１がオフとなり電界効果型トランジスタ８２１がオンとなる。このため、チョークコイル８３０に対して電流８３３が流れる。期間Ｔ４においては、電界効果型トランジスタ８１１がオフとなり電界効果型トランジスタ８２１がオフとなる。このため、チョークコイル８３０に対して電流８３４が流れる。
【０００９】
また、図８において、ゲートドライバ８１３から電界効果型トランジスタ８１１に矩形状のゲート信号７０４が与えられると、電界効果型トランジスタ８１１のゲートとソースとの間の電圧は、実線の電圧信号７０２となる。また、ゲートドライバ８２３から電界効果型トランジスタ８２１に矩形状のゲート信号７０５が与えられると、電界効果型トランジスタ８２１のゲートとソースとの間の電圧は実線の電圧信号７０３となる。
【００１０】
ここで、突発電圧７０１は期間Ｔ１において、低電圧側の電界効果型トランジスタ８２１と高電圧側の電界効果型トランジスタ８１１とが共にオフであり、かつ低電圧側の電界効果型トランジスタ８２１の寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、高電圧側の電界効果型トランジスタ８１１がオンした時に、オフされている低電圧側の電界効果型トランジスタ８２１のゲートとソースとの間に、寄生容量等によって一時的に生じる電圧である。突発電圧７０１が生じると、エネルギー損失が生じるだけでなく、予期せぬ過電流による素子の障害が発生することが懸念される。
【００１１】
また、チョークコイル８３０に流す電流が、図９に示す電流８３１，８３２，８３３，８３４と逆向きの場合には、突発電圧７０１が高電圧側の電界効果型トランジスタ８１１に生じる。すなわちこの場合には、図８に示す信号波形を、高電圧側（ハイサイド）と低電圧側（ローサイド）とで差し替えた状態となる。
【００１２】
従って突発電圧７０１は、低電圧側の電界効果型トランジスタ８２１と高電圧側の電界効果型トランジスタ８１１とが共にオフであり、かつ高電圧側の電界効果型トランジスタ８１１の寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、低電圧側の電界効果型トランジスタ８２１がオンした時に、オフされている高電圧側の電界効果型トランジスタ８１１のゲートとソースとの間に、寄生容量等によって生じることとなる。
【００１３】
上述のような問題点に対処する為、従来、図７に示す種々の駆動方法が提案されている。図７は、突発電圧７０１への従来対処方法を例示する制御回路図である。図７（ａ）は、ゲートドライバ６１３，６２３をプラス１０ボルト電圧とマイナス５ボルト電圧との間の駆動電源を用いて駆動する制御回路図である。
【００１４】
また、図７（ｂ）は、ゲートとソースとの間にコンデンサ６１５，６２５を追加した制御回路図である。また、図７（ｃ）は、クランプ機能付きのゲートドライバ６１６，６２６を用いる制御回路図である。図７に示す種々の制御回路については、詳細な説明を省略する。
【００１５】
このような制御回路は、例えば下記特許文献１等に開示されている。
【特許文献１】特開２００２−１１２５４４号公報
【特許文献２】特開２０００−２１７３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の制御回路では、スイッチング部との信号配線ラインが長くなる等により、配線パターンのインピーダンスが大きくなり、電界効果型トランジスタのスイッチング特性が悪くなる傾向があった。
【００１７】
本発明は、上述の問題点に鑑み為されたものであり、信号配線のパターンインピーダンスの影響を低減し、簡易な構成でゲートの突発電圧を低減可能な電界効果型トランジスタ等を提供する事を目的とする。
【課題を解決するための手段】
【００１８】
この発明にかかる電界効果型トランジスタは、ゲートとソースとの間に、クランプ信号に基づいてゲートとソースとの間を短絡するスイッチング部を備えることを特徴とする。
【００１９】
また、この発明にかかる電界効果型トランジスタは、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、クランプ信号は、ＰＮＰ型トランジスタのベースに入力されることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、電界効果型トランジスタと、電界効果型トランジスタのゲートとソースとの間をクランプ信号に基づいて短絡するスイッチング部と、を近接して備えることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、クランプ信号は、ＰＮＰ型トランジスタのベースに入力されることを特徴とする。
【００２２】
また、この発明にかかる制御回路は、上述の電界効果型トランジスタを備える制御回路であって、ドレインが高電圧側に接続される第一の電界効果型トランジスタと、ソースが低電圧側に接続される第二の電界効果型トランジスタとを備え、第一の電界効果型トランジスタのソースは第二の電界効果型トランジスタのドレインと接続され、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第一の電界効果型トランジスタがオンした場合に、第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第二の電界効果型トランジスタのスイッチング部が、第二の電界効果型トランジスタに入力されるクランプ信号に基づいて、第二の電界効果型トランジスタのゲートとソースとの間を短絡し、または、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第二の電界効果型トランジスタがオンした場合に、第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第一の電界効果型トランジスタのスイッチング部が、第一の電界効果型トランジスタに入力されるクランプ信号に基づいて、第一の電界効果型トランジスタのゲートとソースとの間を短絡することを特徴とする。
【００２３】
また、この発明にかかる制御回路は、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、クランプ信号は、対応する電界効果型トランジスタのゲートへのゲート信号をＰＮＰ型トランジスタのベースに入力する信号であることを特徴とする。
【００２４】
また、この発明にかかる他の制御回路は、上述の半導体装置を備える制御回路であって、高圧側に接続される第一の半導体装置と低圧側に接続される第二の半導体装置とを備え、第一の半導体装置は、ドレインが高電圧側に接続される第一の電界効果型トランジスタを備え、第二の半導体装置は、ソースが低電圧側に接続される第二の電界効果型トランジスタを備え、第一の電界効果型トランジスタのソースは第二の電界効果型トランジスタのドレインと接続され、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第一の電界効果型トランジスタがオンした場合に、第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第二の半導体装置のスイッチング部が、第二の半導体装置に入力されるクランプ信号に基づいて、第二の電界効果型トランジスタのゲートとソースとの間を短絡し、または、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第二の電界効果型トランジスタがオンした場合に、第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第一の半導体装置のスイッチング部が、第一の半導体装置に入力されるクランプ信号に基づいて、第一の電界効果型トランジスタのゲートとソースとの間を短絡することを特徴とする。
【００２５】
また、この発明にかかる他の制御回路は、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、クランプ信号は、対応する電界効果型トランジスタのゲートへのゲート信号をＰＮＰ型トランジスタのベースに入力する信号であることを特徴とする。
【００２６】
また、この発明にかかる電界効果型トランジスタの制御方法は、電界効果型トランジスタが、ゲートとソースとの間に、クランプ信号に基づいてゲートとソースとの間を短絡するスイッチング部を備え、スイッチング部が、ゲートに生じる突発電圧を緩和するように、クランプ信号に基づいてゲートとソースとを短絡する工程を有することを特徴とする。
【００２７】
また、この発明にかかる電界効果型トランジスタの制御方法は、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、スイッチング部が、ゲートに生じる突発電圧を緩和するように、ゲートへのゲート信号入力ラインからＰＮＰ型トランジスタのベースに入力されるクランプ信号に基づいて、ゲートとソースとを短絡する工程を有することを特徴とする。
【００２８】
また、この発明にかかる半導体装置の制御方法は、半導体装置が、電界効果型トランジスタと、電界効果型トランジスタのゲートとソースとの間をクランプ信号に基づいて短絡するスイッチング部と、を近接して備え、スイッチング部が、ゲートに生じる突発電圧を緩和するように、クランプ信号に基づいてゲートとソースとを短絡する工程を有することを特徴とする。
【００２９】
また、この発明にかかる半導体装置の制御方法は、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、クランプ信号は、ゲートへのゲート信号入力ラインからＰＮＰ型トランジスタのベースに入力され、スイッチング部が、ゲートに生じる突発電圧を緩和するように、クランプ信号に基づいてゲートとソースとを短絡する工程を有することを特徴とする。
【００３０】
また、この発明にかかる制御回路の制御方法は、上述の電界効果型トランジスタを備える制御回路の制御方法であって、制御回路が、ドレインが高電圧側に接続される第一の電界効果型トランジスタと、ソースが低電圧側に接続される第二の電界効果型トランジスタとを備え、第一の電界効果型トランジスタのソースは第二の電界効果型トランジスタのドレインと接続され、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第一の電界効果型トランジスタがオンした場合に、第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第二の電界効果型トランジスタのスイッチング部が、第二の電界効果型トランジスタに入力されるクランプ信号に基づいて、第二の電界効果型トランジスタのゲートとソースとの間を短絡する工程を有し、または、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第二の電界効果型トランジスタがオンした場合に、第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第一の電界効果型トランジスタのスイッチング部が、第一の電界効果型トランジスタに入力されるクランプ信号に基づいて、第一の電界効果型トランジスタのゲートとソースとの間を短絡する工程を有することを特徴とする。
【００３１】
また、この発明にかかる他の制御回路の制御方法は、上述の半導体装置を備える制御回路の制御方法であって、制御回路が、高圧側に接続される第一の半導体装置と低圧側に接続される第二の半導体装置とを備え、第一の半導体装置は、ドレインが高電圧側に接続される第一の電界効果型トランジスタを備え、第二の半導体装置は、ソースが低電圧側に接続される第二の電界効果型トランジスタを備え、第一の電界効果型トランジスタのソースは第二の電界効果型トランジスタのドレインと接続され、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第二の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第一の電界効果型トランジスタがオンした場合に、第二の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第二の半導体装置のスイッチング部が、第二の半導体装置のクランプ信号に基づいて、第二の電界効果型トランジスタのゲートとソースとの間を短絡する工程を有し、または、第一の電界効果型トランジスタと第二の電界効果型トランジスタとが共にオフしかつ第一の電界効果型トランジスタの寄生ダイオードを通してソースからドレインの方向に電流が流れている状態で、第二の電界効果型トランジスタがオンした場合に、第一の電界効果型トランジスタのゲートに生じる突発電圧を緩和するように、第一の半導体装置のスイッチング部が、第一の半導体装置のクランプ信号に基づいて、第一の電界効果型トランジスタのゲートとソースとの間を短絡する工程を有することを特徴とする。
【００３２】
また、この発明にかかる他の制御回路の制御方法は、好ましくはスイッチング部が、エミッタとゲートとが接続され、コレクタとソースとが接続されるＰＮＰ型トランジスタであり、クランプ信号は、スイッチング部に対応する電界効果型トランジスタのゲートへのゲート信号を、各々ＰＮＰ型トランジスタのベースに入力する信号であることを特徴とする。
【００３３】
また、この発明にかかる絶縁ゲート型バイポーラトランジスタは、ゲートとエミッタとの間に、クランプ信号に基づいてゲートとエミッタとの間を短絡するスイッチング部を備えることを特徴とする。
【００３４】
また、この発明にかかる絶縁ゲート型バイポーラトランジスタは、好ましくはスイッチング部がＰＮＰ型トランジスタであり、ＰＮＰ型トランジスタのエミッタと絶縁ゲート型バイポーラトランジスタのゲートとが接続され、ＰＮＰ型トランジスタのコレクタと絶縁ゲート型バイポーラトランジスタのエミッタとが接続されることを特徴とする。
【００３５】
また、この発明にかかる半導体装置は、好ましくは電界効果型トランジスタが絶縁ゲート型バイポーラトランジスタであり、ソースは絶縁ゲート型バイポーラトランジスタのエミッタであり、ドレインは絶縁ゲート型バイポーラトランジスタのコレクタであることを特徴とする。
【発明の効果】
【００３６】
信号配線のパターンインピーダンスの影響を低減し、簡易な構成でゲートの突発電圧を低減可能な電界効果型トランジスタ等を提供できる。
【発明を実施するための最良の形態】
【００３７】
本実施形態で例示する電界効果型トランジスタは、ゲートクランプ機能を有するスイッチング部を一体として備えるワンチップ電界効果型トランジスタである。また、本実施形態で例示する半導体装置は、電界効果型トランジスタのゲートとソースとの間に、ゲートクランプ機能を有するスイッチング部を、電界効果型トランジスタに近接して備える。また、この半導体装置は、電界効果型トランジスタとスイッチング部とが、ワンパッケージングとされ、互いに近接して設けられるハイブリッドＩＣである。
【００３８】
このため、本実施形態で例示する半導体装置等においては、電界効果型トランジスタとスイッチング部との間の距離を短くできる。また、本実施形態で例示する電界効果型トランジスタと半導体装置とは、配線パターンインピーダンスの影響による遅延等を低減した動作処理を実現できる。
【００３９】
また、本実施形態で例示する電界効果型トランジスタと半導体装置とは、スイッチング部が、所望のタイミングで電界効果型トランジスタのゲートとソースとの間を短絡できる。このため、電界効果型トランジスタの寄生容量等により生じる、予期しない又は望まないゲート電圧の一時的な上昇（以下突発電圧という）を緩和し、また、ゲート電圧の一時的な上昇（以下突発電圧という）を低減することができる。
【００４０】
また、本実施形態で例示する電界効果型トランジスタと半導体装置とにおいて、スイッチング部をＰＮＰ型トランジスタで構成する場合には、スイッチング部を動作させるクランプ信号を、電界効果型トランジスタのゲート信号と共用とすることができる。このため、クランプ信号を生成するための回路を別途設ける必要がなく、制御回路の構成を簡易な構成とできる。このため、制御回路を小型・軽量とすることができると共に安価な制御回路を実現できる。
【００４１】
そこで、以下図面に基づいて各実施形態について詳細に説明する。
【００４２】
（第一の実施形態）
図１は、本実施形態のＮチャネル電界効果型トランジスタを例示する図である。図１（ａ）に示すように、Ｎチャネル電界効果型トランジスタ１１１は、ゲート１１５とソース１１３との間を短絡可能なスイッチング部１１２を一体的に備える。スイッチング部１１２は、クランプ信号１１６によりゲート１１５とソース１１３との間を、Ｎチャネル電界効果型トランジスタ１１１素子内で短絡可能である。
【００４３】
また、クランプ信号１１６は、ドレイン１１４とゲート１１５との間の寄生容量等及びゲート１１５とソース１１３との間の寄生容量等により、ゲート１１５にオフ信号を入力しているにも拘わらず、ゲート１１５とソース１１３との間等に生じる突発電圧を緩和するように付与される。
【００４４】
すなわち、ゲート１１５とソース１１３との間等に生じた突発電圧は、クランプ信号１１６に基づいてスイッチング部１１２がゲート１１５とソース１１３との間を短絡動作することにより、低減され緩和される。これにより、Ｎチャネル電界効果型トランジスタ１１１は、Ｎチャネル電界効果型トランジスタ１１１を含めた制御回路の過電流等による破壊や損傷を抑止することができる。
【００４５】
Ｎチャネル電界効果型トランジスタ１１１は、ワンチップ上でゲート１１５とソース１１３との間をショート可能であるので、配線パターンによるインピーダンスの影響による特性劣化を低減できる。また、スイッチング部１１２は、ＦＥＴ、トランジスタ、フォトカプラ等を用いることができる。また、ＦＥＴ、トランジスタ、フォトカプラ等は、ｐ型半導体とｎ型半導体との組み合わせであるので、ワンチップ化とできる。
【００４６】
また、図１（ｂ）は、スイッチング部１５２をＮチャネル電界効果型トランジスタ１５１に近接して備える半導体装置１５７を例示する図である。この半導体装置１５７は、典型的にはＮチャネル電界効果型トランジスタ１５１とスイッチング部１５２とをワンパッケージ内に、一体として封止して設ける半導体装置１５７である。
【００４７】
図１（ｂ）に示すように、半導体装置１５７は、Ｎチャネル電界効果型トランジスタ１５１と、ゲート１５５とソース１５３との間を短絡可能なスイッチング部１５２とを近接してワンパッケージ内に封止して備える。また、スイッチング部１５２は、クランプ信号１５６によりゲート１５５とソース１５３との間を短絡する。
【００４８】
クランプ信号１５６は、ドレイン１５４とゲート１５５との間の寄生容量等及びゲート１５５とソース１５３との間の寄生容量等により、ゲート１５５にオフ信号を入力しているにも拘わらず、ゲート１５５とソース１５３との間等に生じる突発電圧を緩和するように付与される。
【００４９】
すなわち、ゲート１５５とソース１５３との間等に生じた突発電圧は、クランプ信号１５６に基づいてスイッチング部１５２がゲート１５５とソース１５３との間を短絡動作することにより、低減され緩和される。これにより、半導体装置１５７は、半導体装置１５７を含めた制御回路の過電流等による破壊や損傷を抑止することができる。
【００５０】
次に、図２を用いて半導体装置１５７を用いた制御回路２００について説明する。図２は、半導体装置１５７を用いた制御回路を例示する図である。なお、以下の説明において、図１（ｂ）と同じ部位については、対応する符号を付して説明するものとする。また、図１（ａ）に示す電界効果型トランジスタ１１１を用いた場合においても、同様の回路構成と動作処理であるのでここでは説明を省略することとする。また、各信号線を経由する各信号は、説明の便宜上、その信号線の符号を援用して説明するものとする。
【００５１】
図２に示すように、制御回路２００は、半導体装置１５７１と半導体装置１５７２とを備える。また、半導体装置１５７１と半導体装置１５７２とは、共に図１（ｂ）に示す半導体装置１５７と同じ構成を備える。また、半導体装置１５７１と半導体装置１５７２とは高電圧側から順に接続され、半導体装置１５７１が高電圧側（ハイサイド）となり半導体装置１５７２が低電圧側（ローサイド）に接続される。
【００５２】
また、制御回路２００の半導体装置１５７１は、Ｎチャネル電界効果型トランジスタ１５１１を備える。そして、Ｎチャネル電界効果型トランジスタ１５１１のドレイン１５４１は、高電圧側（Ｖｄｄ）に接続されている。また、半導体装置１５７１は、Ｎチャネル電界効果型トランジスタ１５１１のゲート１５５１とソース１５３１との間を短絡可能なスイッチング部１５２１を備える。
【００５３】
また、制御回路２００は、Ｎチャネル電界効果型トランジスタ１５１１のゲート１５５１に、抵抗２１４を介してゲート信号１５８１を付与するゲートドライバ２１３を備える。ゲートドライバ２１３は、ソース１５３１の電位を０ボルトとしたプラス１０ボルトの駆動とする。また、制御回路２００は、スイッチング部１５２１に付与する、ゲート１５５１とソース１５３１との間を短絡するトリガーをなる、クランプ信号１５６１を生成する信号生成回路２１５を備える。
【００５４】
また、制御回路２００の半導体装置１５７２は、Ｎチャネル電界効果型トランジスタ１５１２を備える。そして、Ｎチャネル電界効果型トランジスタ１５１２のソース１５３２は、低電圧側（Ｖｓｓ）に接続されている。また、Ｎチャネル電界効果型トランジスタ１５１２のドレイン１５４２は、Ｎチャネル電界効果型トランジスタ１５１１のソース１５３１と接続されている。また、半導体装置１５７２は、Ｎチャネル電界効果型トランジスタ１５１２のゲート１５５２とソース１５３２との間を短絡可能なスイッチング部１５２２を備える。
【００５５】
また、制御回路２００は、Ｎチャネル電界効果型トランジスタ１５１２のゲート１５５２に、抵抗２２４を介してゲート信号１５８２を付与するゲートドライバ２２３を備える。ゲートドライバ２２３は、ソース１５３２の電位を０ボルトとしたプラス１０ボルトの駆動とする。また、制御回路２００は、スイッチング部１５２２に付与する、ゲート１５５２とソース１５３２との間を短絡するトリガーとなる、クランプ信号１５６２を生成する信号生成回路２２５を備える。
【００５６】
制御回路２００は、Ｎチャネル電界効果型トランジスタ１５１１とＮチャネル電界効果型トランジスタ１５１２とを各々オンオフ制御することにより、チョークコイル２３０に適宜電流が流れるように制御する制御回路である。制御回路２００のスイッチ動作処理とチョークコイル２３０を流れる電流との関係は、図９等を用いて既に説明している内容と重複するので、ここでは説明を省略する。
【００５７】
また、制御回路２００の信号生成回路２２５は、図８に示す突発電圧７０１が生成されるタイミングで、クランプ信号１５６２を生成する。スイッチング部１５２２は、クランプ信号１５６２が入力されると、短絡動作を行なう。スイッチング部１５２２の短絡動作により、Ｎチャネル電界効果型トランジスタ１５１２のゲート１５５２とソース１５３２とは短絡される。
【００５８】
また、Ｎチャネル電界効果型トランジスタ１５１２のゲート１５５２とソース１５３２とが短絡されると、図８に示す突発電圧７０１は緩和され低減される。従って、制御回路２００は、突発電圧７０１に起因する過電流等を抑制し、素子破壊や回路損傷のリスクを低減することが可能となる。
【００５９】
また、信号生成回路２２５は、好ましくは高圧側のゲート信号１５８１がオンとなった後、突発電圧７０１が生じるタイミングに対応させて、所定の期間が経過するとクランプ信号１５６２を出力する。ゲート信号１５８１がオンとなる時は、図８に示す矩形状のゲート信号７０４の出力に対応する。
【００６０】
このため、信号生成回路２２５は、ゲートドライバ２１３からのゲート信号１５８１出力後、すなわち矩形状のゲート信号７０４の出力後、突発電圧７０１が生じるまでの所定の期間を予め測定し、又はシミュレーション等により予め計算して不図示の記憶部に記憶しておいてもよい。また、信号生成回路２２５は、ゲートドライバ２１３からのゲート信号１５８１出力後、すなわち矩形状のゲート信号７０４の出力後、突発電圧７０１が生じるまでの所定の期間をリアルタイムで演算する演算部を備えてもよい。
【００６１】
そして、信号生成回路２２５は、ゲートドライバ２１３からのゲート信号１５８１出力後、すなわち矩形状のゲート信号７０４の出力後、記憶部から読み出した所定の期間、または演算部で演算する所定の期間が経過するタイミングでクランプ信号１５６２を出力することが好ましい。これにより、制御回路２００は、遅滞なく的確に、かつ効率よく突発電圧７０１を緩和することが可能となる。
【００６２】
また、信号生成回路２２５は、ゲートドライバ２２３からのゲート信号１５８２のオフ後、突発電圧７０１が生じるまでの所定の期間を予め測定し、又はシミュレーション等により予め計算して不図示の記憶部に記憶しておいてもよい。また、信号生成回路２２５は、ゲートドライバ２２３からのゲート信号１５８２のオフ後、すなわち矩形状のゲート信号７０５のオフ後、突発電圧７０１が生じるまでの所定の期間をリアルタイムで演算する演算部を備えてもよい。
【００６３】
そして、信号生成回路２２５は、ゲートドライバ２２３からのゲート信号１５８２のオフ後、記憶部から読み出した所定の期間、または演算部が演算する所定の期間が経過するタイミングで、クランプ信号１５６２を出力することが好ましい。これにより、制御回路２００は、遅滞なく的確に、かつ効率よく突発電圧７０１を緩和することが可能となる。
【００６４】
なお、信号生成回路２２５は、ゲートドライバ２２３からのゲート信号１５８２のオフ信号を検出する方が、ゲート信号１５８２のオフ検出配線距離を短くできるので好ましい。
【００６５】
また、制御回路２００は、ゲート１５５２に不図示の突発電圧検出部を備えてもよい。信号生成回路２２５は、突発電圧検出部がゲート１５５２に生じた突発電圧をリアルタイムに検出すると、クランプ信号１５６２をリアルタイムに出力してもよい。これにより、制御回路２００は、ランダム又は予想不可能なタイミングで突発電圧７０１が生じた場合においても、リアルタイムで速やかに突発電圧７０１を緩和し、かつ突発電圧７０１に起因する過電流による影響を極力低減する電源制御回路等を実現できる。
【００６６】
また、制御回路２００の信号生成回路２１５は、突発電圧が生成されるタイミングで、クランプ信号１５６１を生成する。スイッチング部１５２１は、クランプ信号１５６１が入力されると、短絡動作を行なう。スイッチング部１５２１の短絡動作により、Ｎチャネル電界効果型トランジスタ１５１１のゲート１５５１とソース１５３１とは短絡される。
【００６７】
また、Ｎチャネル電界効果型トランジスタ１５１１のゲート１５５１とソース１５３１とが短絡されると、ゲート１５５１に生じる突発電圧は緩和され低減される。従って、制御回路２００は、ゲート１５５１に生じる突発電圧に起因する過電流等を抑制し、素子破壊や回路損傷のリスクを低減することが可能となる。
【００６８】
また、信号生成回路２１５は、好ましくは低圧側のゲート信号１５８２がオンとなった後、突発電圧が生じるタイミングに対応させて、所定の期間が経過するとクランプ信号１５６１を出力する。ゲート信号１５８２がオンとなる時は、図８に示す矩形状のゲート信号７０５の出力に対応する。
【００６９】
このため、信号生成回路２１５は、ゲートドライバ２２３からゲート信号１５８２の出力後、すなわち矩形状のゲート信号７０５の出力後、突発電圧が生じるまでの所定の期間を予め測定し、又はシミュレーション等により予め計算し、不図示の記憶部に記憶しておいてもよい。
【００７０】
また、信号生成回路２１５は、ゲートドライバ２２３からのゲート信号１５８２の出力後、すなわち矩形状のゲート信号７０５の出力後、突発電圧が生じるまでの所定の期間をリアルタイムで演算する演算部を備えてもよい。
【００７１】
そして、信号生成回路２１５は、ゲートドライバ２２３からのゲート信号１５８２の出力後、記憶部から読み出した所定の期間、又は演算部で算出した所定の期間が経過するタイミングで、クランプ信号１５６１を出力することが好ましい。これにより、制御回路２００は、遅滞なく的確に、かつ効率よく突発電圧を緩和することが可能となる。
【００７２】
また、信号生成回路２１５は、好ましくは高圧側のゲート信号１５５１がオフとなった後、突発電圧が生じるタイミングに対応させて、所定の期間が経過するとクランプ信号１５６１を出力する。高圧側のゲート信号がオフとなる時は、図８に示す矩形状の低圧側のゲート信号７０５の出力に対応する。
【００７３】
このため、信号生成回路２１５は、ゲートドライバ２１３からゲート信号１５８１がオフされた後、突発電圧が生じるまでの所定の期間を予め測定し、又はシミュレーション等により予め計算し、不図示の記憶部に記憶しておいてもよい。また、信号生成回路２１５は、ゲートドライバ２１３からのゲート信号１５８１のオフ後、すなわち矩形状のゲート信号７０４のオフ後、突発電圧が生じるまでの所定の期間をリアルタイムで演算する演算部を備えてもよい。
【００７４】
また、信号生成回路２１５は、ゲートドライバ２１３からのゲート信号１５８１のオフ後、記憶部から読み出した所定の期間、又は演算部で演算する所定の期間が経過するタイミングでクランプ信号１５６１を出力することが好ましい。信号生成回路２１５は、ゲートドライバ２１３からのゲート信号１５８１のオフ信号を検出する方が、ゲート信号１５８１のオフ検出配線距離を短くできるので好ましい。
【００７５】
また、制御回路２００は、ゲート１５５１に不図示の突発電圧検出部を備えてもよい。信号生成回路２１５は、突発電圧検出部がゲート１５５１に生じた突発電圧をリアルタイムに検出すると、クランプ信号１５６１をリアルタイムに出力してもよい。これにより、制御回路２００は、ランダム又は予想不可能なタイミングで突発電圧が生じた場合においても、リアルタイムで速やかに突発電圧を緩和し、突発電圧による過電流の影響を極力低減する電源制御回路等を実現できる。
【００７６】
次に、図３を用いて図１（ａ）に示すＮチャネル電界効果型トランジスタ１１１の具体的構成の典型例について説明する。図３は、Ｎチャネル電界効果型トランジスタ１１１の具体的構造の典型例を示す図である。
【００７７】
図３に示すように、ワンチップＮチャネル電界効果型トランジスタ３１１は、縦型ＭＯＳＦＥＴのゲート３１５とソース３１３との間に、ＰＮＰ型トランジスタ３１２を備える。ＰＮＰ型トランジスタ３１２は、図１（ａ）に示すスイッチング部１１２に対応する。
【００７８】
また、クランプ３１６には、図１（ａ）に示すクランプ信号１１６が入力される。また、ドレイン３１４は、図１（ａ）に示すドレイン１１４に対応する。
【００７９】
図３に例示するように、ワンチップＮチャネル電界効果型トランジスタ３１１（Ｎチャネル電界効果型トランジスタ１１１に対応）は、ｎ型基板上に適宜ｐ型半導体とｎ型半導体とを積層して構成される。また、ワンチップＮチャネル電界効果型トランジスタ３１１は、ソース３１３のｐ型半導体部に続けて横方向に順次ｐ型半導体、ｎ型半導体、ｐ型半導体を設ける構成とすることで、ＰＮＰ型トランジスタ３１２を備える。
【００８０】
また、ＰＮＰ型トランジスタ３１２のｎ型半導体を中心として、ソース３１３のｐ型半導体層と連続的に設けられるｐ型半導体の反対方向に設けられるｐ型半導体層には、ゲート３１５の付属電極３１５ｅが設けられる。
【００８１】
このため、ワンチップＮチャネル電界効果型トランジスタ３１１は、クランプ３１６にクランプ信号１１６が入力されることで、ソース３１３のｐ型半導体層と、ゲート３１５の付属電極３１５ｅが設けられているｐ型半導体層と、の間でｐチャネルが形成され電気的に接続される。これにより、ワンチップＮチャネル電界効果型トランジスタ３１１は、ゲート３１５の突発電圧を遅滞なくソース３１３に逃がすことができる。
【００８２】
なお、図３に示すワンチップＮチャネル電界効果型トランジスタ３１１は、Ｎチャネル電界効果型トランジスタ１１１の典型的構成を例示するものである。従って、Ｎチャネル電界効果型トランジスタ１１１の構造は図３に示す構造に限定されることはなく、ｐ型半導体とｎ型半導体と絶縁膜と電極と適宜を組み合わせ、構造設計することができる。
【００８３】
また、図４は、絶縁ゲート型バイポーラトランジスタを用いる図１（ａ）に対応するスイッチング素子の具体的構造の典型例を示す図である。
【００８４】
図４に示すように、絶縁ゲート型バイポーラトランジスタ４１１は、縦型ＩＧＢＴのゲート４１５とエミッタ４１３との間に、ＰＮＰ型トランジスタ４１２を備える。ＰＮＰ型トランジスタ４１２は、図１（ａ）に示すスイッチング部１１２に対応する。
【００８５】
また、クランプ４１６には、図１（ａ）に示すクランプ信号１１６が入力される。また、コレクタ４１４は、図１（ａ）に示すドレイン１１４に対応する。
【００８６】
図４に例示するように、絶縁ゲート型バイポーラトランジスタ４１１は、ｎ型基板上に適宜ｐ型半導体とｎ型半導体とを積層して構成される。また、絶縁ゲート型バイポーラトランジスタ４１１は、エミッタ４１３のｐ型半導体部に続けて横方向に順次ｐ型半導体、ｎ型半導体、ｐ型半導体を設ける構成とすることで、スイッチング部１１２に対応するＰＮＰ型トランジスタ４１２を備える。
【００８７】
また、ＰＮＰ型トランジスタ４１２のｎ型半導体を中心として、エミッタ４１３のｐ型半導体層と連続的に設けられるｐ型半導体の反対方向に設けられるｐ型半導体層には、ゲート４１５の付属電極４１５ｅが設けられる。
【００８８】
このため、絶縁ゲート型バイポーラトランジスタ４１１は、クランプ４１６にクランプ信号１１６が入力されることで、エミッタ４１３のｐ型半導体層と、ゲート４１５の付属電極４１５ｅが設けられているｐ型半導体層と、の間でｐチャネルが形成され電気的に接続される。これにより、絶縁ゲート型バイポーラトランジスタ４１１は、ゲート４１５の突発電圧を遅滞なくエミッタ４１３に逃がすことができる。
【００８９】
なお、図４に示す絶縁ゲート型バイポーラトランジスタ４１１は、本発明の典型的構成の一つを例示するものである。従って、絶縁ゲート型バイポーラトランジスタ４１１の構造は図４に示す構造に限定されることはなく、ｐ型半導体とｎ型半導体と絶縁膜と電極と適宜を組み合わせ、構造設計することができる。
【００９０】
（第二の実施形態）
図５は、図１（ｂ）に示す半導体装置１５７のスイッチング部１５２をＰＮＰ型トランジスタ４５２で構成した半導体装置４５７を例示する図である。
【００９１】
図５に示すように、半導体装置４５７は、ＰＮＰ型トランジスタ４５２とＮチャネル電界効果型トランジスタ４５１とを互いに近接して備える。また、半導体装置４５７は、典型的にはＮチャネル電界効果型トランジスタ４５１とＰＮＰ型トランジスタ４５２とをワンパッケージ内に封止して設けられた半導体装置４５７である。
【００９２】
また、半導体装置４５７のＰＮＰ型トランジスタ４５２は、Ｎチャネル電界効果型トランジスタ４５１のゲート４５５とソース４５３との間を短絡可能である。また、ＰＮＰ型トランジスタ４５２は、クランプ信号４５６によりゲート４５５とソース４５３との間を短絡する。
【００９３】
クランプ信号４５６は、ドレイン４５４とゲート４５５との間の寄生容量等及びゲート４５５とソース４５３との間の寄生容量等により、ゲート４５５にオフ信号を入力しているにも拘わらず、ゲート４５５とソース４５３との間等に生じる突発電圧を緩和するようなタイミングで付与される。
【００９４】
ゲート４５５とソース４５３との間等に生じた突発電圧は、クランプ信号４５６に基づいてＰＮＰ型トランジスタ４５２がゲート４５５とソース４５３との間を短絡動作することにより、低減され緩和される。これにより、Ｎチャネル電界効果型トランジスタ４５１は、Ｎチャネル電界効果型トランジスタ４５１を含めた制御回路の過電流等による破壊や損傷を抑止することができる。また、半導体装置４５７は、既存回路への追加が容易であるなど、フレキシブルな回路設計に応用可能である。
【００９５】
また、半導体装置４５７は、クランプ信号４５６とゲート４５５に入力されるゲート信号とを共用とできる。次に、図６を用いてクランプ信号４５６とゲート４５５に入力されるゲート信号とを共用する制御回路５００について説明する。図６は、クランプ信号とゲート信号とを共用する制御回路５００を例示する図である。
【００９６】
図６に示すように、制御回路５００は、半導体装置５５７１と半導体装置５５７２とを備える。また、制御回路５００が備える半導体装置５５７１と半導体装置５５７２とは、各々半導体装置４５７と同一の構成を備える。
【００９７】
また、半導体装置５５７１と半導体装置５５７２とは高電圧側から順に接続され、半導体装置５５７１が高電圧側（ハイサイド）となり半導体装置５５７２が低電圧側（ローサイド）となる。
【００９８】
また、制御回路５００の半導体装置５５７１は、Ｎチャネル電界効果型トランジスタ５５１１を備える。そして、Ｎチャネル電界効果型トランジスタ５５１１のドレイン５５４１は、高電圧側（Ｖｄｄ）に接続されている。また、半導体装置５５７１は、Ｎチャネル電界効果型トランジスタ５５１１のゲート５５５１とソース５５３１との間を短絡可能なＰＮＰ型トランジスタ５５２１を備える。
【００９９】
また、制御回路５００は、Ｎチャネル電界効果型トランジスタ５５１１のゲート５５５１に、抵抗５１４を介してゲート信号５５８１を付与するゲートドライバ５１３を備える。ゲートドライバ５１３は、ソース５５３１の電位を０ボルトとしたプラス１０ボルトでの駆動とする。また、制御回路５００は、ＰＮＰ型トランジスタ５５２１に付与する、ゲート５５５１とソース５５３１との間を短絡させるトリガーとなる、クランプ信号５５６１を生成する信号生成回路を別途に備える必要はない。
【０１００】
また、クランプ信号５５６１は、ゲートドライバ５１３から出力されるゲート信号５５８１から抵抗５１５を介して入力される。すなわち、制御回路５００は、クランプ信号５５６１とゲート信号５５５１とを、ゲートドライバ５１３からの同一信号５５８１で共用とできる。
【０１０１】
また、制御回路５００の半導体装置５５７２は、Ｎチャネル電界効果型トランジスタ５５１２を備える。そして、Ｎチャネル電界効果型トランジスタ５５１２のソース５５３２は、低電圧側（Ｖｓｓ）に接続されている。また、Ｎチャネル電界効果型トランジスタ５５１２のドレイン５５４２は、Ｎチャネル電界効果型トランジスタ５５１１のソース５５３１と接続されている。また、半導体装置５５７２は、Ｎチャネル電界効果型トランジスタ５５１２のゲート５５５２とソース５５３２との間を短絡可能なＰＮＰ型トランジスタ５５２２を備える。
【０１０２】
また、制御回路５００は、Ｎチャネル電界効果型トランジスタ５５１２のゲート５５５２に、抵抗５２４を介してゲート信号５５８２を付与するゲートドライバ５２３を備える。ゲートドライバ５２３は、ソース５５３２の電位を０ボルトとしたプラス１０ボルトでの駆動とする。また、制御回路５００は、ＰＮＰ型トランジスタ５５２２に付与する、ゲート５５５２とソース５５３２との間を短絡させるトリガーとなる、クランプ信号５５６２を生成する信号生成回路を別途に備える必要はない。
【０１０３】
また、クランプ信号５５６２は、ゲートドライバ５２３から出力されるゲート信号５５８２から抵抗５２５を介して入力される。すなわち、制御回路５００は、クランプ信号５５６２とゲート信号５５５２とを、ゲートドライバ５２３からの同一信号５５８２で共用とできる。上述するように、制御回路５００は、高電圧側も低電圧側も共に各半導体装置において、クランプ信号を各々のゲート信号と共用とすることが可能なので、クランプ信号を別途生成する回路を要することなく、簡易な回路構成とできる。
【０１０４】
制御回路５００は、Ｎチャネル電界効果型トランジスタ５５１１とＮチャネル電界効果型トランジスタ５５１２とを各々オンオフ制御することにより、チョークコイル５３０に適宜電流が流れるように制御する。制御回路５００のスイッチ動作処理とチョークコイル５３０を流れる電流との関係は、図９等を用いて既に説明している内容と重複するので、ここでは説明を省略する。また、突発電圧が生じる原理は、図８等を用いて既に説明した内容と重複するので、適宜図８と図９とを援用して説明を続けることとする。
【０１０５】
また、制御回路５００は、電界効果型トランジスタ５５１２をオンオフさせるゲート信号だけを生成する。そして、ゲートドライバ５２３が、Ｎチャネル電界効果型トランジスタ５５１２をオフするゲート信号５５８２をゲート５５５２に出力すると、クランプ信号が抵抗５２５を介してＰＮＰ型トランジスタ５５２２のベース５５６２に入力される。すなわち、制御回路５００においては、Ｎチャネル電界効果型トランジスタ５５１２へのゲート信号５５５２とＰＮＰ型トランジスタ５５２２へのクランプ信号５５６２とが、ほぼ同時に入力されることとなる。
【０１０６】
また、ＰＮＰ型トランジスタ５５２２は、クランプ信号５５６２が入力されると、ゲート信号５５８２の電圧よりゲート５５５２の電圧の方が高くなった時だけ、短絡動作を行なう。ＰＮＰ型トランジスタ５５２２の短絡動作により、Ｎチャネル電界効果型トランジスタ５５１２のゲート５５５２とソース５５３２とは短絡される。
【０１０７】
また、Ｎチャネル電界効果型トランジスタ５５１２のゲート５５５２とソース５５３２とが短絡されると、図８に示す突発電圧７０１は緩和され低減される。従って、制御回路５００は、突発電圧７０１に起因する過電流等を抑制し、素子破壊や回路損傷のリスクを低減することが可能となる。
【０１０８】
また、チョークコイル５３０を流れる電流が上述と逆向きの場合には、高電圧側に突発電圧が生成されるタイミングで、高電圧側の半導体装置５５７１のゲート信号５５８１の電圧よりゲート５５５１の電圧の方が高くなり、ＰＮＰ型トランジスタ５５２１は、短絡動作を行なう。ＰＮＰ型トランジスタ５５２１の短絡動作により、Ｎチャネル電界効果型トランジスタ５５１１のゲート５５５１とソース５５３１とは短絡される。
【０１０９】
また、Ｎチャネル電界効果型トランジスタ５５１１のゲート５５５１とソース５５３１とが短絡されると、ゲート５５５１に生じる突発電圧は緩和され低減される。従って、制御回路５００は、ゲート５５５１に生じる突発電圧に起因する過電流等を抑制し、素子破壊や回路損傷のリスクを低減することが可能となる。
【０１１０】
また、本実施形態においては、主として電界効果型トランジスタを半導体スイッチング素子として用いる制御回路等を例示した。しかし、半導体スイッチング素子は電界効果型トランジスタに限定されることはなく、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を用いることができる。
【０１１１】
また、半導体スイッチング素子は実施形態で例示する構造の電界効果型トランジスタに限定されることはなく、他の構造を有するＦＥＴや他のトランジスタ及びフォトカプラ、フォトモススイッチ等の半導体デバイスを用いてもよい。フォトモススイッチを用いると回路内素子間等の絶縁性がさらに良好となるので好ましい。
【０１１２】
また、絶縁ゲート型バイポーラトランジスタを用いると、条件によっては、抵抗の少ないオン動作を行なうことが可能である。また、絶縁ゲート型バイポーラトランジスタでは、ｎ型ＭＯＳ電界効果型トランジスタの出力をＰＮＰ型バイポーラトランジスタの入力とする。また、縦型のｎ型ＭＯＳ電界効果型トランジスタのドレイン側にｐ＋のコレクタを設ける構造とできる。また、絶縁ゲート型バイポーラトランジスタは、いわゆるプレーナ型としてもよく、またトレンチ型としてもよい。
【０１１３】
また、本実施形態で例示する制御回路等においては、プラスマイナス電圧でのゲート駆動用の電源回路を別途必要とすることなく簡易な回路構成とできる。また、本実施形態で例示する制御回路等においては、いわゆるブートストラップ方式を用いるフレキシブルな回路構成とすることができる。また、本実施形態で例示する制御回路等においては、ＦＥＴのスイッチング特性を悪化させることがなく、またパターンインピーダンスやパターンインダクタンスによる障害も排除できる。
【０１１４】
また、本実施形態で例示する電界効果型トランジスタと半導体装置と制御回路等は、自明な範囲でその構造及び動作と処理を適宜変更して用いることができる。例えば、本発明にかかる制御回路等は、実施形態で例示するブリッジ回路等に限定されることはなく、電界効果型トランジスタや絶縁ゲート型バイポーラトランジスタ等にかかる電圧が、予期せぬ急変をするような他の制御回路等に適用してもよい。また、本発明にかかる制御回路等は、ハーフブリッジ回路やフルブリッジ回路又は三相ブリッジ回路等で用いられる電源回路に適用することができる。
【図面の簡単な説明】
【０１１５】
【図１】本実施形態のＮチャネル電界効果型トランジスタを例示する図である。
【図２】半導体装置を用いた制御回路を例示する図である。
【図３】本発明のＮチャネル電界効果型トランジスタ構造の典型例を示す図である。
【図４】本発明の絶縁ゲート型バイポーラトランジスタの典型的構造を示す図である。
【図５】半導体装置のスイッチング部をＰＮＰ型トランジスタで構成した図である。
【図６】クランプ信号とゲート信号とを共用する制御回路図である。
【図７】突発電流への従来対処方法を例示する図である。
【図８】従来の制御回路のゲート信号を示すシーケンス図である。
【図９】従来の制御回路の動作を順次示す図である。
【符号の説明】
【０１１６】
１１１・・電界効果型トランジスタ、１１２・・スイッチング部、１１３・・ソース、１１４・・ドレイン、１１５・・ゲート、１１６・・クランプ信号、１５１・・Ｎチャネル電界効果型トランジスタ、１５２・・スイッチング部、１５３・・ソース、１５４・・ドレイン、１５５・・ゲート、１５６・・クランプ信号、１５７・・半導体装置、２００・・制御回路、２１３・・ゲートドライバ、２１４・・抵抗、２１５・・信号生成回路、２２３・・ゲートドライバ、２２４・・抵抗、２２５・・信号生成回路、２３０・・チョークコイル、３１１・・ワンチップＮチャネル電界効果型トランジスタ、３１２・・ＰＮＰ型トランジスタ、３１３・・ソース、３１４・・ドレイン、３１５・・ゲート、３１５ｅ・・付属電極、３１６・・クランプ、４１１・・絶縁ゲート型バイポーラトランジスタ、４１２・・ＰＮＰ型トランジスタ、４１３・・エミッタ、４１４・・コレクタ、４１５・・ゲート、４１５ｅ・・付属電極、４１６・・クランプ、４５１・・Ｎチャネル電界効果型トランジスタ、４５２・・ＰＮＰ型トランジスタ、４５３・・ソース、４５４・・ドレイン、４５５・・ゲート、４５６・・クランプ信号、４５７・・半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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