(57)【要約】      （修正有）【課題】グラフェントランジスタ及び電子機器に関し、グラフェン膜を用いたチャネル層の特性を各場所で最適化することにより、グラフェントランジスタの性能を向上する。【解決手段】一層以上のグラフェンからなる炭素膜１２をキャリアが走行する能動領域とするとともに、前記能動領域を構成する前記炭素膜のキャリアの走行方向に垂直な方向の幅を場所によって変化させる。【選択図】図１
2009182173.tif 000002
【特許請求の範囲】
【請求項１】
一層以上のグラフェンからなる炭素膜をキャリアが走行する能動領域とするとともに、前記能動領域を構成する前記炭素膜のキャリアの走行方向に垂直な方向の幅が場所によって変化することを特徴とするグラフェントランジスタ。
【請求項２】
前記能動領域が電界効果トランジスタのチャネル領域、ソース領域及びドレイン領域を構成するとともに、前記チャネル領域のうちのソース電極に近い側の前記炭素膜の幅が、前記チャネル領域のうちのドレイン電極に近い側の前記炭素膜の幅よりも広いことを特徴とする請求項１記載のグラフェントランジスタ。
【請求項３】
前記チャネル領域を構成する炭素膜の幅が連続的に変化していることを特徴とする請求項２記載のグラフェントランジスタ。
【請求項４】
前記能動領域がラテラルバイポーラトランジスタのベース領域、エミッタ領域及びコレクタ領域を構成するとともに、前記エミッタ領域となる部分の前記炭素膜の幅が、前記ベース領域となる部分の炭素膜の幅よりも狭いことを特徴とする請求項１記載のグラフェントランジスタ。
【請求項５】
請求項１乃至４のいずれか１項に記載のグラフェントランジスタを搭載したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はグラフェントランジスタ及び電子機器に関するものであり、高移動度と高耐圧特性とを両立するための構成に関するものである。
【背景技術】
【０００２】
シリコン半導体は微細化により高性能化を果たしてきたが、加工技術の限界および発熱のため、その進歩に上限が見えてきた。
そこで、シリコンにかわる電子材料としてカーボン、特にグラフェン膜が提案されている。グラフェンはそのバンド構造からキャリア（電子、正孔）の移動度が大きく、シリコンに代わる将来の高速情報処理システムの構成要素として期待されている。
【０００３】
グラフェンは、上述のようにキャリア速度が大きいという特長を持つが、それ自体はバンドギャップがゼロの半導体であり、そのままトランジスタの材料とすると耐圧の低下、オフ電流の増大を招くという問題がある。
【０００４】
そのため、グラフェン膜にバンドギャップを持たせる方法が各種提案されている。
例えば、グラフェン膜の電流に垂直な方向の幅を微細化し、横方向に量子化するという方法が知られている（例えば、非特許文献１参照）。
【０００５】
図１１は、グラフェン膜におけるエネルギーギャップのリボン幅依存性の説明図であり、図から明らかなように、グラフェン膜の幅を細くするほどバンドギャップは増えていく。
近年、このようなグラフェン膜を用いて電界効果型トランジスタを構成することが提案されている（例えば、非特許文献２参照）。
【０００６】
ここで、図１２を参照して、グラフェン・リボンＦＥＴの一例を説明する。
図１２は、従来のグラフェン・リボンＦＥＴの概略的平面図であり、幅が５ｎｍのグラフェン・リボン８１に、ゲート電極８２を挟んでソース電極８３及びドレイン電極８４を設けたものである。
【０００７】
なお、グラフェンの成膜方法としては、基板上に直接化学気相成長法などを用い成長する方法が知られている（例えば、特許文献１或いは特許文献２参照）。
【非特許文献１】Ｂ．Ｏｂｒａｄｏｖｉｃ，ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，Ｖｏ１．８８，１４２１０２，２００６
【非特許文献２】ｈｔｔｐ：／／ｗｗｗ．ｅｄｎｊａｐａｎ．ｃｏｍ／ｃｏｎｔｅｎｔ／Ｉ＿ｎｅｗｓ／２００６／０４／１９＿０１．．ｈｔｍｌ
【特許文献１】特開平０７−００２５０８号公報
【特許文献２】特開平０８−２６０１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＦＥＴを構成するために要求される半導体材料の性質は、ＦＥＴの各パートで必ずしも同一ではない。
例えば、大きな電界がかかるのはゲート端からゲート・ドレイン間にかけてであり、この部分の耐圧がデバイス全体の耐圧を決める（必要ならば、Ｍ．Ｓｚｅ，“Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ”，Ｎｅｗ  Ｙｏｒｋ：Ｗｉｌｅｙ，１９８１  参照）。
それ故、ゲート・ドレイン間にはバンドギャップの大きな材料が好ましい。
【０００９】
一方、ソース・ゲート間にはドレイン電圧が到達しないため通常、低電界であり、この間でキャリアを加速するには移動度が高い、すなわち有効質量が小さな材料が好ましい。
また、低電界ゆえに耐圧は要求されないので、バンドギャップは小さくてもかまわない。
このように、チャネルのソース側とドレイン側では材料に求められる特性が異なる。
【００１０】
しかしながら、一般に、半導体ではバンドギャップとキャリアの有効質量は比例する関係にあり、バンドギャップを増やすほど有効質量が増大し、移動度の低下を招くというトレードオフがある。
例えば、ｋｐ摂動を用いたバンド計算から、ｍをキャリアの有効質量、Ｅg をバンドギャップ、ｈをプランク定数とすると、
ｍ＝（ｈ／２π）2 ・Ｅg ／（２Ｐ2 ）
の関係が導かれることが知られている。ここで、Ｐは波動関数から求められる運動量の期待値に比例した定数である（必要ならば、御子柴宣夫，「半導体の物理」，培風館，１９８２  参照）。
【００１１】
しかし、従来のグラフェントランジスタにおいては、グラフェン・リボンの幅を一定にしているので、幅を狭くしてバンドギャップを大きくすることにより耐圧を高めた場合には、キャリアの有効質量が大きくなって動作速度が低下することになる。
一方、幅を広くしてバンドギャップを小さくすることによりキャリアの有効質量を大きくして動作速度を速くした場合には、耐圧が低下するという問題がある。
【００１２】
したがって、本発明は、グラフェン膜を用いたチャネル層の特性を各場所で最適化することにより、グラフェントランジスタの性能を向上することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一観点からは、一層以上のグラフェンからなる炭素膜をキャリアが走行する能動領域とするとともに、前記能動領域を構成する前記炭素膜のキャリアの走行方向に垂直な方向の幅が場所によって変化するグラフェントランジスタが提供される。
【発明の効果】
【００１４】
開示のグラフェントランジスタによれば、チャネル層の特性を各場所で最適化することにより、高性能の電界効果型トランジスタ或いはラテラルヘテロ接合バイポーラトランジスタを構成することができ、ひいてはグラフェントランジスタを用いた電子機器の性能向上に寄与するところ大である。
【発明を実施するための最良の形態】
【００１５】
ここで、図１及び図２を参照して、本発明の実施の形態を説明する。
本発明は、グラフェン膜の幅を場所により変調することにより、バンドギャップを発生させ、かつ有効質量の増大を抑止したトランジスタを提供するものである。
具体的に言うと、ソース・ゲート間或いはベース領域でリボンの幅を大きくして有効質量を小さくして移動度を大きく、ゲート・ドレイン間或いはエミッタ領域でリボンの幅を小さくしてバンドギャップを大きくすることにより、有効質量とバンドギャップのトレードオフを回避し、より積極的にＦＥＴ或いはラテラルヘテロ接合バイポーラトランジスタの特性を改善することができる。
【００１６】
グラフェンの成膜方法としては、基板上に直接化学気相成長法などを用い成長する方法（上述の特許文献１或いは特許文献２参照）や、カーボンナノチューブの先端部に成長したグラフェンシートを絶縁基板に転写する方法、或いは、絶縁基板上に成長させたＳｉＣ膜を熱処理によるグラフェン化する方法を用いる。
【００１７】
図１は、本発明をグラフェンＦＥＴに適用した場合の構成説明図であり、図１（ａ）は概念的平面図、図１（ｂ）は概略的断面図、及び、図１（ｃ）は、バンドダイヤグラムである。
図においては、絶縁基板１１上に形成したグラフェン膜１２の内、ソース領域を構成するグラフェン膜１２の幅を２５ｎｍとし、ドレイン領域を構成するグラフェン膜１２の幅を５ｎｍとし、ゲート電極１４直下のチャネル領域を構成するグラフェン膜１２の幅を２５ｎｍから５ｎｍに連続的に変化させる。
【００１８】
また、チャネル領域上にはゲート絶縁膜１３を介してゲート電極１４を設け、ソース領域にはソース電極１５を設け、一方、ドレイン領域上にはドレイン電極１６を設ける。
【００１９】
この時、図１（ｃ）に示すように、上述の図１１のバンドダイヤグラムのグラフェンリボン幅依存性から明らかなように、ソース側のバンドダイヤグラムは約０．０４ｅＶとなり、ドレイン側のバンドダイヤグラムは約０．２ｅＶとなる。
【００２０】
ここで、図２を参照して本発明のグラフェンＦＥＴと従来のグラフェンＦＥＴの性能を、簡単なモデルにより比較してみる。
比較の対象は、ソース側を２５ｎｍ幅、ドレイン側を５ｎｍ幅とした本発明のグラフェンＦＥＴと、全体を２５ｎｍ幅とした従来のグラフェンＦＥＴ、全体を５ｎｍとした従来のグラフェンＦＥＴである。
【００２１】
図２は、各グラフェンＦＥＴの性能比較図であり、μmax ，Ｅgmaxは移動度及びバンドギャップの最大値、Ｒs はソース抵抗、ｇm は相互コンダクタンス、ＩONは最大ＯＮ電流、ＢＶはブレークダウン電圧である。
なお、ここではいくつかのパラメータを仮定しており、
ゲート容量：６４０ｎＦ／ｃｍ2 、
電子濃度：１０12ｃｍ-2，
ゲート−ソース間距離：０．１μｍ、
電子速度：５×１０7 ｃｍ／ｓ
とした。
なお、全体を５ｎｍとしたグラフェンの性能を３倍しているのは、同じ２５ｎｍ幅の中には５ｎｍのチャネルを３本配置できるからである。
【００２２】
まず、ソース抵抗Ｒs が図の左の２つで低いのは、上述のように、ソース側のリボン幅が広くバンドギャップが小さいためキャリアの有効質量が小さいので移動度が高く、またチャネル幅が広いためである。
また、ソース抵抗Ｒs が低い結果、相互コンダクタンスｇm が向上する。
【００２３】
一方、最大ＯＮ電流ＩONは相互コンダクタンスｇm と最大動作電圧、即ち、ＢＶに関連し、両者の積で表される。
ＢＶはバンドギャップに比例し、したがって、リボン幅に反比例することになるので、図における右側の２つが高耐圧となる。
【００２４】
これから、全ての項目で本発明のグラフェンＦＥＴが優れた値を示すことがわかる。
このように、グラフェンＦＥＴのチャネル幅を変化させることにより、チャネルの各部分で材料を最適化し、ギャップと移動度のトレードオフを回避し、さらにはＦＥＴの特性を改善することが可能になる。
【００２５】
また、グラフェンリボンの幅を連続的に変化させることによりバンドギャップを連続的に変化させ、トランジスタ内に電界を発生させ、ドリフト電界を形成することによりキャリアを加速することが可能となる。
【００２６】
また、ｎ型、ｐ型の選択ドーピングと組み合わせることにより、基板表面に沿った方向にキャリアが走行するラテラルヘテロ接合バイポーラトランジスタを形成することが可能となる。
なお、グラフェンに対するドーピング手段としては、ｎ型にドープするためには、グラフェン膜にＫ（カリウム）原子を吸着すれば良く、また、ｐ型にドープするためには、グラフェン膜にＯ（酸素）原子をドープすれば良い。
【００２７】
また、グラフェン膜の幅の選択について、まず、ドレイン側の狭い部分の幅の上限は１０ｎｍ程度であると考えられる。なんとなれば、上記の図１１より、幅が１０ｎｍにグラフェンリボンのバンドギャップは約０．１ｅＶであるが、室温の熱エネルギーが２５ｍｅＶ（＝０．０２５ｅＶ）であることを考えると、これ以下では熱によるキャリアの発生が無視できなくなるからである。
【００２８】
次にソース側であるが、幅の下限は５ｎｍ程度と考えられる。
このときの移動度は２０００ｃｍ2 ／Ｖｓ程度と考えられ、シリコンとの差別化を考えるとこの程度の移動度が必要となるからである。
【００２９】
また、ソース側の幅を十分に大きくすることによりバンドギャップを実質的にゼロとし、金属或いは半金属の特性を持たせることにより、ソース・ゲート間の寄生抵抗をよりいっそう下げることが可能である。
【実施例１】
【００３０】
以上を前提として、次に、図３乃至図５を参照して本発明の実施例１のグラフェンＦＥＴの形成工程を説明する。
まず、図３（ａ）に示すように、シリコン基板２１上に例えば、原料ガスにＴＥＯＳ（テトラエチルオルソシリケート）を用いたプラズマＣＶＤ法により厚さが、例えば、２００ｎｍのＳｉＯ2 膜２２を堆積する。
なお、ＳｉＯ2 膜２２の厚さは、電気的に絶縁性が保障されていれば良く、特に制限はない。
【００３１】
次いで、ＳｉＯ2 膜２２上に原料ガスとしてＳｉＨ4 を用いたプラズマＣＶＤ法により、厚さが、例えば、５ｎｍのＳｉ活性層２３を堆積する。
【００３２】
次いで、図３（ｂ）に示すように、Ｓｉ活性層２３上に、フラーレン２４を堆積させる。
フラーレン２４は、例えば、市販のものを用いる。
フラーレンの種類はＣ６０以外としてはＣ７０、Ｃ８２などが存在するが特に制限はない。
【００３３】
この時、フラーレンを堆積させる手法としては、例えば、ＭＢＥ法（モレキュラー・ビームエピタキシャル成長法）を用いる。
フラーレンを堆積する真空槽内において、フラーレンが詰め込まれたルツボを抵抗加熱により温度を上げることで、フラーレンを分子線としてＳｉ活性層２３上に一様に堆積させる。
ルツボの温度は５００−６００℃（１×１０-9Ｔｏｒｒ以下）の範囲内であり、温度によりフラーレンの堆積レートの調整は可能である。
真空槽の真空度によりフラーレンの昇華温度は異なるため、フラーレンを昇華中に水晶振動子膜厚計によりレート調整を行う。
典型的な堆積レートは、１ＭＬ（ｍｏｎｏｌａｙｅｒ；分子層）／分以下である。
特に、１ＭＬ以下の低い堆積量を必要とする場合は、レートは遅い方が好ましい。
【００３４】
次いで、図３（ｃ）に示すように、フラーレンの堆積後に８５０℃以上、例えば、１１００℃で、１０-2Ｔｏｒｒ以下の高真空下、例えば、１０-3Ｔｏｒｒで基板への抵抗加熱或いはヒーター加熱により加熱処理を行う。
この時、Ｓｉ活性層２３の最表面と直接接触するフラーレン２４は強い化学結合（化学吸着）を有するため、加熱によっても脱離せず更なる高温によりシリコンカーバイド膜２５に変化する。
この際、表面に接触していないフラーレンは互いに物理吸着しているため加熱により表面から容易に脱離し、Ｓｉ活性層２３の表面に直接接合した一層のフラーレン層のみが残り、シリコンカーバイド（ＳｉＣ）の原料となる。
これにより、シリコンの表面積に対して常に一定量のカーボン原子を供給することが可能となる。
【００３５】
次いで、図３（ｄ）に示すように、作製したシリコンカーバイド膜２５を、１０-2Ｔｏｒｒ以下の高真空下、例えば、１０-3Ｔｏｒｒにおいて、ヒーター加熱により１１００〜２０００℃、例えば、１３５０℃で加熱処理することによりシリコン原子を昇華させ、ＳｉＯ2 膜２２上にグラフェン膜２６を得る（必要ならば、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．７７，ｐ．５３１，２０００  参照）。
この時、プロセスに用いるフラーレンは全て脱離ないしはシリコンカーバイドの原料となり、シリコンカーバイドも昇華によりグラフェンとなるため、グラフェン膜２６は触媒フリーでＳｉＯ2 膜２２上に作製することが可能となる。
【００３６】
次いで、図４（ｅ）に示すように、イオン注入法或いは表面吸着法により、グラフェン膜２６にＫをドーバントとして導入することによって、ｎ型グラフェン膜２７とする。
【００３７】
次いで、図４（ｆ）に示すように、ＥＢ露光を用いたフォトリソグラフィー技術と、酸素プラズマエッチングによりｎ型グラフェン膜２７をパターニングする。
この時、図４（ｆ）の上図の平面図に示すように、ソース側の幅を、例えば、２５ｎｍとし、ドレイン側の幅を例えば、５ｎｍとし、その間の長さが４０ｎｍのチャネル領域の幅を２５ｎｍから５ｎｍに連続的に変化させる。
なお、ドレイン側の端部のドレイン電極を形成する部分の幅は、バンドギャップを小さくして接触抵抗を低減するために、例えば、２５ｎｍの幅とする。
【００３８】
次いで、図４（ｇ）に示すように、Ｔｉ膜及びＡｕ膜を順次堆積させたＴｉ／Ａｕからなるソース電極２８及びドレイン電極２９を、フォトリソグラフィー及び蒸着・リフトオフ技術により形成する。
なお、ソース電極２８及びドレイン電極２９がｎ型グラフェン膜２７から外に出ているが、これはｎ型グラフェン膜２７の側面からもコンタクトをとり、コンタクト抵抗を下げるためである。
【００３９】
次いで、図５（ｈ）に示すように、ＣＶＤ法によりゲート絶縁膜となるＳｉＯ2 膜３０を全面に例えば、１０ｎｍの厚さに成膜する。
次いで、図５（ｉ）に示すように、Ｔｉ膜及びＡｕ膜を順次堆積させたＴｉ／Ａｕからなるゲート電極３１をフォトリソグラフィー及び蒸着・リフトオフ技術により形成する。
【００４０】
次いで、図５（ｊ）に示すように、ＣＶＤ法により、厚さが、例えば、５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜３２とする。
以降は、配線工程に移るが、通常のグラフェンＦＥＴと変わるところ無く、またシリコン・プロセスに準じた工程でもあり、ここでは省略する。
【００４１】
このように、本発明の実施例１においては、ソース−ゲート側のグラフェン膜のリボン幅を２５ｎｍとしてバンドギャップを小さくしているので、ソース抵抗が低くなるとともに、キャリアの有効質量を小さくしているので、移動度が大きくなるとともに相互コンダクタンスを大きくすることができる。
一方、ゲート−ドレイン側のグラフェン膜のリボン幅を５ｎｍとしてバンドギャップを広くしているので、耐圧を高めることができ、高耐圧と高移動度を両立することができる。
【実施例２】
【００４２】
次に、図６を参照して、本発明の実施例２のグラフェンＦＥＴを説明するが、基本的な形成工程は、上記の実施例１のグラフェンＦＥＴの形成工程と全く同様であるので、形状のみ説明図する。
図６は、本発明の実施例２のグラフェンＦＥＴの概念的平面図であり、チャネル領域となるｎ型グラフェン膜３３の幅を、例えば、２５ｎｍから５ｎｍへと階段的に変化させる。
【００４３】
この実施例２においても、グラフェン膜のリボン幅を高移動度と高耐圧とが両立できるように場所的に変化させているので、高性能のグラフェントランジスタを実現することができる。
なお、ソース側とドレイン側のリボン幅の差があまりに大きくなると、全てのキャリアがドレイン側に流れ込まなくなる虞がある。
【実施例３】
【００４４】
次に、図７を参照して、本発明の実施例３のグラフェンＦＥＴを説明するが、基本的な形成工程は、上記の実施例１のグラフェンＦＥＴの形成工程と全く同様であるので、形状のみ説明図する。
図７は、本発明の実施例３のグラフェンＦＥＴの概念的平面図であり、幅が２５ｎｍのソース領域及びチャネル領域に対してリボン幅が５ｎｍの３本のドレイン領域３４1 〜３４3 を設ける。
【００４５】
ソース側とドレイン側のリボン幅の差があまりに大きくなると、ドレイン側の電流容量が足りなくなり、ドレイン側の抵抗で電流が律速されることが予想される。
しかし、本発明の実施例３においては、ドレイン側に３本のチャネルを設けているので、全てのキャリアをドレイン側に流すことが可能になる。
【実施例４】
【００４６】
次に、図８を参照して、本発明の実施例４のグラフェンＦＥＴを説明するが、基本的な形成工程は、上記の実施例１のグラフェンＦＥＴの形成工程と全く同様であるので、形状のみ説明図する。
図８（ａ）は、本発明の実施例４のグラフェンＦＥＴの概念的平面図であり、幅が１０ｎｍから２５ｎｍへと連続的に変化するのソース領域及びチャネル領域に対してリボン幅が５ｎｍのドレイン領域３４を設ける。
【００４７】
図８（ｂ）は、本発明の実施例４のグラフェンＦＥＴのバンドダイヤグラムであり、ソース領域からドレイン領域にかけてリボン幅を連続的に変化させることによってバンドギャップも０．１ｅＶから０．０４ｅＶへと連続的に変化し、電子を加速するドリフト電界Ｅが形成され。
【００４８】
本発明の実施例４においては、ソース領域からドレイン領域にかけてドリフト電界が形成されるので、動作速度をより高速にすることが可能になる。
【００４９】
なお、上述の実施例１乃至実施例４のグラフェンＦＥＴにおいては、チャネル幅が２５ｎｍ程度であり、絶対的な電流容量は１０μＡのオーダーで非常に小さい。
したがって、実際の集積回路中では、複数のチャネルを並列に接続してひとつのトランジスタを形成することになる。
【実施例５】
【００５０】
次に、図９を参照して、本発明の実施例５のグラフェンラテラルヘテロ接合バイポーラトランジスタ（グラフェンラテラルＨＢＴ）を説明するが、基本的な形成工程は、上記の実施例１のグラフェンＦＥＴの形成工程と全く同様であるので、形状のみ説明図する。
図９（ａ）は、本発明の実施例５のグラフェンラテラルＨＢＴの概念的平面図であり、図９（ｂ）は概略的断面図であり、図９（ｃ）はバンドダイヤグラムである。
【００５１】
この本発明の実施例５のグラフェンラテラルＨＢＴにおいては、ＳｉＯ2 膜４２を介してシリコン基板４１上に設けたグラフェン膜をｎ，ｐ、ｎに選択的にドーブし、エミッタのリボン幅を狭く、ベース・コレクタの幅をこれより広くすることにより、図９（ｃ）に示すように、エミッタ／ベース界面にヘテロ接合が形成される。
【００５２】
この場合、エミッタを形成するｎ型グラフェン膜４３のリボン幅を例えば、１０ｎｍとし、ベースを形成するｐ型グラフェン膜４４の幅を２５ｎｍ、長さを４０ｎｍとし、コレクタを形成するｎ型グラフェン膜４５の幅を２５ｎｍとする。
また、エミッタ電極４６及びコレクタ電極４８としてはＴｉ／Ａｕ電極を用い、ベース電極４７としては、同じくＴｉ／Ａｕ電極を用いる。
なお、上述のように、ｎ型ドープのためには、グラフェン膜にＫを吸着させ、ｐ型ドープのためにはグラフェン膜にＯを吸着させる。
【００５３】
従来のＨＢＴでは縦型のＨＢＴしが実現できなかったのに対して、本発明の実施例５においては、グラフェン膜のリボン幅を制御することによって、横型ＨＢＴ、即ち、ラテラルＨＢＴを実現することができる。
【実施例６】
【００５４】
次に、図１０を参照して、本発明の実施例６のグラフェンラテラルＨＢＴを説明するが、基本的な形成工程は、上記の実施例１のグラフェンＦＥＴの形成工程と全く同様であるので、形状のみ説明図する。
図１０（ａ）は、本発明の実施例６のグラフェンラテラルＨＢＴの概念的平面図であり、図１０（ｂ）は概略的断面図であり、図１０（ｃ）はバンドダイヤグラムである。
【００５５】
この本発明の実施例６のグラフェンラテラルＨＢＴにおいては、エミッタを形成するｎ型グラフェン膜５１のリボン幅を例えば、１０ｎｍとし、ベースを形成する長さが４０ｎｍのｐ型グラフェン膜５２の幅を２０ｎｍから２５ｎｍへ連続的に変化させるとともに、コレクタを形成するｎ型グラフェン膜５３の幅を２５ｎｍとする。
また、この場合も、エミッタ電極５４及びコレクタ電極５６としてはＴｉ／Ａｕ電極を用い、ベース電極５５としては、同じくＴｉ／Ａｕ電極を用いる。
【００５６】
この実施例６のグラフェンＨＢＴにおいては、ベース部分で連続的にチャネル幅を広くしているので、図１０（ｂ）に示すように、バンドギャップはエミッタ端からコレクタ端にかけて狭まり、電子を加速するドリフト電界Ｅが形成される。
したがって、実施例５のグラフェンＨＢＴに比べて動作速度の向上が可能になる。
【００５７】
なお、本発明の実施例５及び実施例６のグラフェンＨＢＴの場合も、絶対的な電流容量は１０μＡのオーダーで非常に小さいので、実際の集積回路中では、複数の能動領域を並列に接続してひとつのトランジスタを形成することになる。
【００５８】
以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能である。
例えば、上記の各実施例においては、Ｓｉ活性層の表面にフラーレンを用いてＳｉＣ膜を形成したのち、Ｓｉを昇華させることによってグラフェン膜を形成しているが、グラフェン膜の形成方法は任意である。
【００５９】
例えば、上述のように、基板上に直接化学気相成長法などを用い成長する方法や、カーボンナノチューブの先端部に成長したグラフェンシートを絶縁基板に転写する方法を用いても良いものである。
【００６０】
また、上記の各実施例においては、グラフェン膜の成長基板として、ＳｉＯ2 膜を形成したシリコン基板を用いているが、絶縁膜はＳｉＯ2 膜に限られるものではなく、ＳｉＮ膜を用いても良い。
なお、ＳｉＮ膜を用いる場合には、原料ガスとしてＳｉＨ4 とＮＨ3 を用いたプラズマＣＶＤ法や熱ＣＶＤ法を用いれば良い。
【００６１】
さらには、成長基板は、表面に絶縁膜を形成したシリコン基板に限られるものではなく、サファイヤ基板等の高耐熱性の絶縁基板を用いても良い。
また、上記の実施例１等においては、接触抵抗を低減するために各電極をグラフェン膜の端部を覆うように形成しているが、上面からだけで良好なコンタクトがとれるのであれば、実施例６のベース電極或いはコレクタ電極のように、電極をグラフェン膜の上のみに配置しても良い。
【００６２】
また、上記の各実施例においては、ｎチャネル型ＦＥＴ或いはｎｐｎ型ＨＢＴとして説明しているが、導電型を反対にしてｐチャネル型ＦＥＴ或いはｐｎｐ型ＨＢＴとしても良いことはいうまでもない。
【図面の簡単な説明】
【００６３】
【図１】本発明をグラフェンＦＥＴに適用した場合の構成説明図である。
【図２】各グラフェンＦＥＴの性能比較図である。
【図３】本発明の実施例１のグラフェンＦＥＴの途中までの形成工程の説明図である。
【図４】本発明の実施例１のグラフェンＦＥＴの図３以降の途中までの形成工程の説明図である。
【図５】本発明の実施例１のグラフェンＦＥＴの図４以降の形成工程の説明図である。
【図６】本発明の実施例２のグラフェンＦＥＴの概念的平面図である。
【図７】本発明の実施例３のグラフェンＦＥＴの概念的平面図である。
【図８】本発明の実施例４のグラフェンＦＥＴの構成説明図である。
【図９】本発明の実施例５のグラフェンラテラルＨＢＴの構成説明図である。
【図１０】本発明の実施例６のグラフェンラテラルＨＢＴの構成説明図である。
【図１１】グラフェン膜におけるエネルギーギャップのリボン幅依存性の説明図である。
【図１２】従来のグラフェン・リボンＦＥＴの概略的平面図である。
【符号の説明】
【００６４】
１１  絶縁基板
１２  グラフェン膜
１３  ゲート絶縁膜
１４  ゲート電極
１５  ソース電極
１６  ドレイン電極
２１  シリコン基板
２２  ＳｉＯ2 膜
２３  Ｓｉ活性層
２４  フラーレン
２５  シリコンカーバイド膜
２６  グラフェン膜
２７  ｎ型グラフェン膜
２８  ソース電極
２９  ドレイン電極
３０  ＳｉＯ2 膜
３１  ゲート電極
３２  層間絶縁膜
３３  ｎ型グラフェン膜
３４，３４1 〜３４3   ドレイン領域
４１  シリコン基板
４２  ＳｉＯ2 膜
４３  ｎ型グラフェン膜
４４  ｐ型グラフェン膜
４５  ｎ型グラフェン膜
４６  エミッタ電極
４７  ベース電極
４８  コレクタ電極
５１  ｎ型グラフェン膜
５２  ｐ型グラフェン膜
５３  ｎ型グラフェン膜
５４  エミッタ電極
５５  ベース電極
５６  コレクタ電極
８１  グラフェン・リボン
８２  ゲート電極
８３  ソース電極
８４  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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