(57)【要約】【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供する。【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、トレンチ１００に埋設され、ゲート絶縁膜１９１を介してフィン型チャネル１８５と接するゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内においてゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１と、を具備してなり、ソース／ドレイン拡散領域２４１と半導体基板１０１の接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａより深い位置にあることを特徴とする。【選択図】図１
2009224520.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチゲート型ＭＯＳトランジスタを有する半導体装置であって、
前記半導体基板には、ＳＴＩ構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、
前記トレンチゲート型ＭＯＳトランジスタが、前記活性領域内に設けられたトレンチと、
前記トレンチと前記素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、
前記トレンチに埋設され、ゲート絶縁膜を介して前記フィン型チャネルと接するゲート電極と、
前記フィン型チャネルと接続され、前記活性領域内において前記ゲート電極を挟んで前記トレンチの両側に位置するソース／ドレイン拡散領域と、を具備してなり、
前記ソース／ドレイン拡散領域と前記半導体基板の接合部は、前記フィン型チャネル領域の最下端部より深い位置にあることを特徴とする半導体装置。
【請求項２】
前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第１トレンチ部と連通する第２トレンチ部とから構成され、
前記フィン型チャネル領域は、前記第１トレンチ部と前記第２トレンチ部とにより区画形成されるとともに、前記最下端部が前記第２トレンチ部によって前記半導体基板から分断されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィン型チャネルは、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
請求項１乃至請求項３の何れか一項に記載の半導体装置の製造方法であって、
半導体基板上に絶縁膜を埋め込むことによって素子分離領域を形成するとともに、前記素子分離領域に囲まれた活性領域を形成する素子分離領域形成工程と、
前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、
前記トレンチの内部にゲート絶縁膜を形成するとともに前記トレンチを埋めるゲート電極を形成するゲート形成工程と、
前記ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース／ドレイン拡散領域を形成するソース／ドレイン形成工程と、を具備してなり、
前記ソース／ドレイン拡散領域と前記半導体基板の接合部を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることを特徴とする半導体装置の製造方法。
【請求項５】
前記トレンチ形成工程が、
前記活性領域内に、略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有し前記第１トレンチ部と連通する前記第２トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第１トレンチ部と前記第２トレンチ部とによって区画形成されるとともに、前記最下端部を前記第２トレンチ部によって前記半導体基板から分断させることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、トレンチゲートトランジスタを備えた半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、トランジスタの微細化に伴い、所謂ショートチャネル効果による、閾値電圧の低下やサブスレッショルド特性の悪化が問題となっている。これを抑制する高性能トランジスタとして、ＳＯＩ(Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ)基板を用いた空乏型トランジスタや、さらにチャネル部をひれ(フィン)状に加工したフィン型電界効果トランジスタ（以下、Ｆｉｎ型ＦＥＴという）が注目されている。また、下記特許文献１、２には、改良されたＦｉｎ型ＦＥＴとして、活性領域内に形成するトレンチ内部にフィン状のＳＯＩ構造を形成し、これをチャネルに用いるトランジスタ構造が記載されている。
【０００３】
しかし、このような従来技術において使用されるＳＯＩ基板は、通常の単結晶シリコン基板よりも高価であり、汎用ＤＲＡＭのような低コストでの製造が望まれるような製品に対しては適用が困難である問題があった。
一方、空乏型トランジスタのＦｉｎ型ＦＥＴは、チャネル領域となるシリコン層が薄く、チャネル領域の不純物濃度によってトランジスタの閾値電圧を調整することが難しいという問題があった。そのため、薄いシリコン層をチャネル領域とするＦｉｎ型ＦＥＴであっても、閾値の制御が容易なトランジスタが望まれている。
【０００４】
ところで、これらＳＯＩ構造のトランジスタが基板浮遊効果をもつことを利用した１トランジスタＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)の検討も行われている。例えば、特許文献２には、ＳＴＩ側壁をチャネルとしたＦｉｎ型ＦＥＴとその製法について開示されている。
【特許文献１】特開２００７−１５８２６９号公報
【特許文献２】特開２００７−２５８６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＯＩ構造には自己発熱効果によるドレイン電流の低下という特性上の問題の他、シリコン層が薄いために、酸化、エッチング、コンタクトのシリサイド形成等に特別のプロセス開発が必要という加工上の問題がある。さらに、Ｆｉｎ型ＦＥＴにおいては、チャネル領域を活性領域上にフィン状に形成するため、その後のゲート電極の形成が難しい等の問題がある。
また、特許文献２に記載されたＦｉｎ型ＦＥＴは、チャネル領域がゲート領域の長手方向のＳＴＩ側壁に形成されるＳＯＩチャネルを含み、ＳＯＩチャネルはチャネル領域の部分で基板と接しているため、ＳＯＩチャネルに発生する電荷はチャネル領域の部分を通じて基板に放出され、基板浮遊効果を発現させることはできない。
【０００６】
本発明は、上記事情に鑑みてなされたものであって、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするＦｉｎ型ＦＥＴであっても、動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に形成されたトレンチゲート型ＭＯＳトランジスタを有する半導体装置であって、前記半導体基板には、ＳＴＩ構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記トレンチゲート型ＭＯＳトランジスタが、前記活性領域内に設けられたトレンチと、前記トレンチと前記素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、前記トレンチに埋設され、ゲート絶縁膜を介して前記フィン型チャネルと接するゲート電極と、前記フィン型チャネルと接続され、前記活性領域内において前記ゲート電極を挟んで前記トレンチの両側に位置するソース／ドレイン拡散領域と、を具備してなり、前記ソース／ドレイン拡散領域と前記半導体基板の接合部は、前記フィン型チャネル領域の最下端部より深い位置にあることを特徴とする。
【０００８】
また、本発明の半導体装置においては、前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第１トレンチ部と連通する第２トレンチ部とから構成され、前記フィン型チャネル領域は、前記第１トレンチ部と前記第２トレンチ部とにより区画形成されるとともに、前記最下端部が前記第２トレンチ部によって前記半導体基板から分断されていることが好ましい。
【０００９】
また、本発明の半導体装置においては、前記フィン型チャネルは、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることが好ましい。
【００１０】
上記の半導体装置によれば、チャネル領域が素子分離酸化膜、ゲート酸化膜およびソース・ドレイン拡散領域の一部によって基板と電気的に分離されているため、効果的に基板浮遊効果を発生させることができる。これにより、1トランジスタＤＲＡＭの形成が可能となり、メモリ混載ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）等の用にＤＲＡＭセルを搭載したデバイスに好適となる。
また、ＳＯＩ構造のようにシリコン活性領域と支持基板が酸化膜で完全に分離されていないため、自己発熱効果が抑制された半導体装置を実現できる。
さらに、通常のバルク基板プロセスによるトランジスタよりも、サブスレッショルド特性が向上し、オン電流も増加するため、モバイル製品等へ対応した低消費電力ＤＲＡＭのメモリセルトランジスタのように、低電圧動作のデバイスに好適な半導体装置を実現できる。
【００１１】
次に、本発明の半導体装置の製造方法は、先の何れか一項に記載の半導体装置の製造方法であって、半導体基板上に絶縁膜を埋め込むことにより素子分離領域を形成するとともに、前記素子分離領域に囲まれた活性領域を形成する素子分離領域形成工程と、前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、前記トレンチの内部にゲート絶縁膜を形成するとともに前記トレンチを埋めるゲート電極を形成するゲート形成工程と、前記ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース／ドレイン拡散領域を形成するソース／ドレイン形成工程と、を具備してなり、前記ソース／ドレイン拡散領域と前記半導体基板の接合部を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法においては、前記トレンチ形成工程が、前記活性領域内に、略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有し前記第１トレンチ部と連通する前記第２トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第１トレンチ部と前記第２トレンチ部とによって区画形成されるとともに、前記最下端部を前記第２トレンチ部によって前記半導体基板から分断させることが好ましい。
【００１３】
上記の半導体装置の製造方法によれば、トレンチゲート型ＭＯＳＦＥＴのゲート電極とＳＴＩ側壁の間に、基板と電気的に分離されたチャネル領域を形成することにより、通常のバルク基板プロセスを用いて高集積が可能なＦｉｎ型ＦＥＴを形成することが可能となる。この構造は、ＳＯＩ構造のようにシリコン活性領域と支持基板が酸化膜で完全に分離されていないため、自己発熱効果が抑制された半導体装置を製造することができる。
さらに、通常のバルク基板プロセスによるトランジスタよりも、サブスレッショルド特性が向上し、オン電流も増加するため、モバイル製品等へ対応した低消費電力ＤＲＡＭのメモリセルトランジスタのように、低電圧動作のデバイスに好適な半導体装置を製造することができる。
【発明の効果】
【００１４】
本発明によれば、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするＦｉｎ型ＦＥＴであっても、動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を提供できる。
【００１５】
ＳＴＩ側壁にチャネル領域を形成し、トレンチゲート底部を球状にエッチングする。ソース・ドレイン拡散層をチャネル領域よりも深く形成することで、チャネル領域と基板が電気的に分離されている。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施形態である半導体装置を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＡ−Ａ’線に対応する断面模式図であり、（ｃ）は（ａ）のＢ−Ｂ’線に対応する断面模式図である。また、図２〜図１７は、本発明の実施形態である半導体装置の製造方法を説明する工程図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１７】
本発明をｎ型ＭＯＳＦＥＴ構造で構成されるＤＲＡＭのメモリセルトランジスタに適用した場合の実施例について、図面を参照して説明する。
図1は本発明を用いて作製したＤＲＡＭのメモリセル領域の一部を表している。通常のゲート電極２（ワード配線を構成する）に平行なＦｉｎ型ＦＥＴの断面をＡ‐Ａ‘、活性領域１に平行なＦｉｎ型ＦＥＴの断面をＢ‐Ｂ’として説明を行う。
【００１８】
（半導体装置）
図１に示す半導体装置１は、半導体基板１０１に形成されたトレンチゲート型ＭＯＳトランジスタＴｒを具備して概略構成されている。図１は、本発明の半導体装置１をｎ型ＭＯＳＦＥＴ構造で構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルトランジスタに適用した場合のレイアウトの１例を示している。
【００１９】
図１（ａ）に示すように、半導体基板１０１には、ＳＴＩ構造の素子分離領域Ｓと、素子分離領域Ｓに囲まれた複数の活性領域Ｋとが形成されている。図１（ａ）に示す活性領域Ｋは、平面視長方形状に区画形成されており、活性領域Ｋ同士がその長手方向に沿って規則的に配列されている。各活性領域Ｋは、絶縁膜が埋め込まれて形成された素子分離領域Ｓによって囲まれている。
また、活性領域Ｋには、各々２本のワード線２が交差するように配設される。ワード線２と交差する活性領域Ｋにはトレンチ１００が設けられており、トレンチ１００はワード線２によって埋設されている。ワード線２は、トレンチゲートとなるゲート電極２２５を構成している。
【００２０】
図１（ｂ）は、図１（ａ）に示した平面図の、ワード線２に平行で活性領域Ｋの短辺方向のＡ−Ａ’線に対応する断面模式図である。また、図１（ｃ）は、ワード線２に交差し活性領域Ｋの長辺方向のＢ−Ｂ’線に対応する断面模式図である。なお、図２以降についても、同じ構成で示している。
【００２１】
まずＡ−Ａ’断面となる図１（ｂ）に示すように、半導体基板１０１には、活性領域Ｋと素子分離領域Ｓとが形成されている。素子分離領域Ｓは、半導体基板１０１に設けられた素子分離溝１１ａに、素子分離絶縁膜１７１が埋め込まれたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域である。一方、活性領域Ｋは、素子分離溝１１ａを設けることによって半導体基板１０１上に形成された半導体からなる凸部Ｔである。
【００２２】
次に、活性領域Ｋには、トレンチ１００が設けられている。トレンチ１００は、半導体基板１０１に対して略垂直な壁面１００ａを有する第１トレンチ部１００ｂと、断面形状が略円弧状な壁面１００ｃを有するとともに第１トレンチ部１００ｂと連通する第２トレンチ部１００ｄとから構成されている。トレンチ１００の壁面１００ａ及び１００ｃには、ゲート絶縁膜１９１が形成されている。
【００２３】
また、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋには、一対のフィン型チャネル領域１８５が形成されている。一対のフィン型チャネル領域１８５は、トレンチ１００を挟んで相互に対向している。各フィン型チャネル領域１８５は、第１トレンチ部１００ｂと第２トレンチ部１００ｄとによって区画形成されており、その最下端部１８５ａが第２トレンチ部１００ｄによって半導体基板１０１から分断されている。
一方、フィン型チャネル領域１８５は、後述するソース／ドレイン拡散領域２４１と接続されている。また、フィン型チャネル領域１８５は、第１トレンチ部１００ｂと素子分離絶縁膜１７１との間に配置されている。
【００２４】
一方、トレンチ１００の内部はポリシリコン層２０１が埋設され、ポリシリコン層２０１の上には低抵抗膜２１１およびキャップ絶縁膜２２１が積層されている。ポリシリコン層２０１と低抵抗膜２１１とによってゲート電極２２５が構成されている。フィン型チャネル領域１８５は、ゲート絶縁膜１９１を介してゲート電極２２５と接している。
【００２５】
一方、Ｂ−Ｂ’断面となる図１（ｃ）に示すように、シリコン酸化膜からなる素子分離絶縁膜１７１の間に、活性領域Ｋが形成されている。また、Ｂ−Ｂ’断面に示すように、活性領域Ｋには二つのトレンチ１００が設けられている。また、活性領域Ｋには、不純物を拡散させたソース／ドレイン拡散領域２４１が形成されている。各トレンチ１００は、ゲート絶縁膜１９１を介してソース／ドレイン拡散領域２４１と接している。
【００２６】
ソース／ドレイン拡散領域２４１は、フィン型チャネル領域１８５に接続された状態で、ゲート電極２２５を挟んでトレンチ１００の両側に位置している。
また、ソース／ドレイン拡散領域２４１と半導体基板１０１との接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａよりも深い部分に形成されている。そのため、フィン型チャネル領域１８５は、素子分離絶縁膜１７１、ゲート絶縁膜１９１およびソース／ドレイン拡散領域２４１の一部(Ｄ１及びＤ２)によって完全に囲まれた状態となる。その結果、フィン型チャネル領域１８５はシリコン基板１０１から電気的に分離された状態となっている。
【００２７】
また、ソース／ドレイン拡散領域２４１にはコンタクトプラグ２５１が接続されている。更に、ゲート電極２２５およびキャップ絶縁膜２２１の側壁には、シリコン窒化膜からなるサイドウォール２３１が設けられており、サイドウォール２３１によってコンタクトプラグ２５１とゲート電極２２５とを絶縁している。
【００２８】
以上説明したように、本実施形態の半導体装置１には、トレンチゲート型ＭＯＳトランジスタＴｒが備えられている。このトレンチゲート型ＭＯＳトランジスタＴｒは、活性領域Ｋ内に設けられたトレンチ１００と、フィン型チャネル領域１８５と、ゲート絶縁膜１９１を介してフィン型チャネル領域１８５と接するゲート電極２２５と、ソース／ドレイン拡散領域２４１によって構成されている。このトレンチゲート型ＭＯＳトランジスタＴｒにおいては、トレンチ１００に一部が埋め込まれたゲート電極２２５がトレンチゲートとして機能するように構成され、ゲート電極２２５によってトランジスタＴｒを駆動できるようになっている。また、このトランジスタＴｒにおいては、素子分離領域Ｓと対向する活性領域Ｋにフィン型チャネル領域１８５が形成されている。ソース／ドレイン拡散領域２４１と半導体基板１０１との接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａよりも深い部分に形成され、第２トレンチ部１００ｄが略球状にエッチングされて形成されることで、フィン型チャネル領域１８５と半導体基板１０１とが電気的に分離されている。
【００２９】
（半導体装置の製造方法）
次に、本実施形態の半導体装置１の製造方法について、図面を参照して説明する。本実施形態の半導体装置の製造方法は、素子分離領域形成工程と、トレンチ形成工程と、ゲート形成工程と、ソース／ドレイン形成工程と、から概略構成されている。以下、各工程について順次説明する。
【００３０】
（素子分離領域形成工程）
素子分離領域形成工程では、半導体基板１０１の活性領域Ｋとなる位置の周囲を囲むように素子分離領域Ｓを形成するとともに、素子分離領域Ｓ２に囲まれた活性領域Ｋを形成する。
【００３１】
具体的には、まず図２に示すように、ｐ型のシリコンからなる半導体基板１０１の表面に、通常の熱酸化法によって例えば厚さ１０ｎｍのシリコン酸化膜１１１を成長させる。次いで、ＬＰ-ＣＶＤ法により例えば厚さ１５０ｎｍのシリコン窒化膜１１２を堆積する。
【００３２】
次に図３に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜１１２及びシリコン酸化膜１１１をパターニングする。
【００３３】
次に図４に示すように、シリコン窒化膜１１２をマスクとして、半導体基板１０１を例えば２００ｎｍの深さまでエッチングして素子分離溝１１ａを形成する。この素子分離溝１１ａが素子分離領域Ｓとなる。また、素子分離溝１１ａの形成によって、半導体基板１０１に活性領域Ｋとなる凸部Ｔが設けられる。
【００３４】
次に図５に示すように、公知のＨＤＰ‐ＣＶＤ(Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ‐ＣＶＤ)法により半導体基板１全面に４００ｎｍの酸化膜を堆積し、その後、堆積した酸化膜をＣＭＰ法によりシリコン窒化膜１１２をストッパとして研磨除去する。この段階で、素子分離領域Ｓとなる素子分離溝１１ａが、シリコン酸化膜からなる素子分離絶縁膜１７１で充填される。
【００３５】
（トレンチ形成工程）
次に、トレンチ形成工程では、活性領域Ｋ内にトレンチ１００を形成すると同時に、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋにフィン型チャネル領域１８５を区画形成する。
【００３６】
具体的には、まず図６に示すように、熱リン酸によりシリコン窒化膜１１２を除去した後、半導体基板１０１の全面に再度ＬＰ−ＣＶＤ法によって厚さ１００ｎｍのシリコン窒化膜１７５を堆積する。次に、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜１７５をパターニングすることにより、シリコン窒化膜１７５にゲートトレンチパターン１３を設ける。ゲートトレンチパターン１３からは、活性領域Ｋ上のシリコン酸化膜１１１が露出した状態になる。
【００３７】
次に図７に示すように、シリコン窒化膜１７５をマスクとして、例えばエッチングガスとしてＣＦ４とＡｒの混合ガスを用いて、シリコン酸化膜１１１を１０ｎｍ程度エッチングして活性領域Ｋの半導体基板１０１の表面を露出させる。た後、例えばＣｌ２（塩素）、ＨＢｒ（臭化水素）、Ｏ２（酸素）の混合ガスを用いてシリコン酸化膜１１１に対して高い選択比を持たせたシリコンエッチングを行うことにより、で壁面１００ａが略垂直な第１のトレンチ部１００ｂを設ける。
【００３８】
次に図８に示すように、熱リン酸を用いてシリコン窒化膜１７５を除去した後、通常の熱酸化を行い、第１トレンチ部１００ｂの壁面１００ａを含む内壁全体に厚さ１０ｎｍのシリコン酸化膜１８１を成長させる。
【００３９】
次に図９に示すように、例えばエッチングガスとしてＣＦ４とＡｒの混合ガスを用い、異方性ドライエッチングを行うことにより、第１トレンチ部１００ｂの底部に形成されたシリコン酸化膜１８１を除去する。
【００４０】
次に図１０に示すように、例えばアンモニアを含む水溶液を用いた等方性エッチングにより半導体基板１０１をエッチングする。これにより、第１トレンチ部１００ｂの底部に露出されたシリコン（半導体基板１０１）がエッチングされて、Ａ−Ａ’断面に示すように、断面形状が略円弧状な壁面１００ｃを有する第２トレンチ部１００ｄが第１トレンチ部１００ｂと連通するように設けられる。活性領域Ｋの第１トレンチ部１００ｂの両側に、半導体基板１０１から分離されたフィン型チャネル領域１８５が形成される。このように、フィン型チャネル領域１８５は、第１トレンチ部１００ｂと第２トレンチ部１００ｄとによって区画形成される。また、フィン型チャネル領域１８５は、その最下端部１８５ａが第２トレンチ部１００ｄによって半導体基板１０１から分断された状態になる。第２トレンチ部１００ｄの形成工程は、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）のような等方性ドライエッチングで行ってもよい。
【００４１】
（ゲート形成工程）
ゲート形成工程では、トレンチ１００の内部にゲート絶縁膜１９１を形成するとともにトレンチ１００を埋めるゲート電極２２５を形成する。
【００４２】
具体的には、まず図１１に示すように、ＨＦ溶液を用いてシリコン酸化膜１１１、１８１を除去した後、例えば厚さ６ｎｍのシリコン酸化膜からなるゲート絶縁膜１９１をトレンチ１００の内面に形成する。ゲート絶縁膜１９１の形成には通常の熱酸化法を用いることができるが、角部の丸め効果が大きい特徴のあるＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法を用いることが望ましい。
【００４３】
次に図１２に示すように、リンが１×１０２０／ｃｍ３の濃度でドープされた厚さ８０ｎｍのポリシリコン層２０１を半導体基板１０１の全面に形成する。ポリシリコン層２０１は、トレンチ１００の内部を完全に埋めるように形成する。その後、ポリシリコン層２０１上に、例えば厚さ５ｎｍの窒化タングステン（ＷＮ）と例えば厚さ７０ｎｍのタングステン（Ｗ）を順次積層して低抵抗膜２１１を形成する。次いで、通常のＬＰ−ＣＶＤ法によって例えば厚さ１４０ｎｍのシリコン窒化膜からなるキャップ絶縁膜２２１を堆積する。
【００４４】
次に図１３に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜２２１をパターニングすることにより、ゲートトレンチパターン１４を形成する。
【００４５】
次に図１４に示すように、キャップ絶縁膜２２１をマスクとしてドライエッチングを行い、低抵抗膜２１１およびポリシリコン層２０１をエッチング加工する。この段階で、キャップ絶縁膜２２１を有し、第１および第２トレンチ部１００ｂ、１００ｄを充填するゲート電極２２５が形成される。ゲート電極２２５は、ＤＲＡＭのワード配線となるワード線２を兼ねている。
この結果、以下の構成が得られる。半導体基板１０１に、素子分離領域Ｓが活性領域Ｋの周囲に配設されている。活性領域Ｋには、側壁が略垂直な第１トレンチ部１００ｂと、下方に連続する外周が円形状の第２トレンチ部１００ｄが形成されている。また、活性領域Ｋには、第１トレンチ部１００ｂと素子分離絶縁膜１７１との間に位置して相互に対向する一対のフィン型チャネル領域１８５が形成されている。トレンチ１００の内部はポリシリコン層２０１で埋設され、その上には低抵抗膜２１１およびキャップ絶縁膜２２１が積層されている。ポリシリコン層２０１と低抵抗膜２１１とによってゲート電極２２５が構成されている。フィン型チャネル領域１８５は、ゲート絶縁膜１９１を介してゲート電極２２５と接している。
【００４６】
（ソース／ドレイン形成工程）
次に、ソース／ドレイン形成工程では、ゲート電極２２５を挟むトレンチ１００の両側の活性領域Ｋに、フィン型チャネル領域１８５と接続されるソース／ドレイン拡散領域２４１を形成する。
【００４７】
具体的には、まず図１５に示すように、ＬＰ−ＣＶＤ法によって例えば厚さ２５ｎｍのシリコン窒化膜２３１ａを半導体基板１０１の全面に堆積する。
【００４８】
次に図１６に示すように、周知のＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法によりサイドウォール２３１を形成すると共にコンタクトホール２３５を形成する。コンタクトホール２３５は、ゲート電極２２５を挟んでトレンチ１００の両側に形成する。
【００４９】
次に図１７に示すように、コンタクトホール２３５を介して活性領域Ｋに、ドーズ量１．０×１０１３／ｃｍ２、加速エネルギー６０ｋｅＶの条件でリンをイオン注入し、さらに、ドーズ量１．０×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶの条件で砒素をイオン注入する。次いで、例えば窒素等の不活性ガス雰囲気中において９００℃で１０秒の熱処理を行ない、活性領域Ｋにソース／ドレイン拡散領域２４１を形成する。
【００５０】
次に、ＬＰ−ＣＶＤ法を用いて、リンが１×１０２０／ｃｍ３の濃度でドープされたポリシリコン層を厚さ８０ｎｍで堆積し、堆積したポリシリコン層を、キャップ絶縁膜２２１をストッパとするＣＭＰ法によって研磨除去することにより、コンタクトプラグ２５１を形成する。このようにして、本実施形態のゲートトレンチ型のＭＯＳトランジスタＴｒが製造される。
【００５１】
この後、各種成膜技術、リソグラフィ技術、ドライエッチング技術を用いて層間絶縁膜の形成、ビット配線その他の配線の形成を経てＤＲＡＭを構成することができる。
【００５２】
本実施形態では、ソース／ドレイン拡散領域２４１とシリコン基板１０１との接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａよりも深い部分に形成されている。そのため、フィン型チャネル領域１８５は、素子分離絶縁膜１７１、ゲート絶縁膜１９１およびソース／ドレイン拡散領域２４１の一部(Ｄ１及びＤ２)によって完全に囲まれた状態となる。その結果、フィン型チャネル領域１８５はシリコン基板１０１から電気的に分離された状態となっている。
この構成とすることにより、ＳＯＩチャネルであるフィン型チャネル領域１８５に効果的に基板浮遊効果を発生させることができ、1トランジスタＤＲＡＭの形成が可能となる。なお、ソース／ドレイン拡散領域２４１と半導体基板１０１との物理的接続は確保されているので、効果的な熱放散が可能であり、従来の完全ＳＯＩ基板を用いる場合に問題となる自己発熱効果を抑制することができる。
【実施例】
【００５３】
（実施例１）
図１８は、本発明を適用した半導体装置と、従来のバルク基板プロセスによって作製された従来例の半導体装置において、ドレイン電流(ＩＤ)のゲート電圧(ＶＧ)依存性を示している。本発明の半導体装置は従来例の半導体装置よりも、良好なサブスレッショルド特性を示し、オン電流も増加していることが示された。
【００５４】
（実施例２）
また、図１９は、本発明を適用した半導体装置である部分空乏型デバイスの、基板浮遊効果の過渡特性をシミュレーションした結果を示したものである。グラフの横軸は“０”データまたは“１”データの書き込み動作を行ってからの時間で、縦軸はチャネル部の静電ポテンシャルを示している。“０”データの書き込みの場合は、チャネルとドレインを順バイアスにすればよく、例えばドレインに−１Ｖを印加し、ゲート電極に−２Ｖを印加する。
また、“１”データ書き込みの場合は、インパクトイオン化が発生する状態にすればよく、例えばドレインに＋２Ｖを印加し、ゲート電極に＋１．５Ｖを印加する条件を選択できる。このように、本発明の半導体装置は、１トランジスタＤＲＡＭとしての動作が可能であることが示されているとなっている。
【産業上の利用可能性】
【００５５】
本発明の活用例として、各種メモリを搭載した半導体装置等が挙げられる。ＤＲＡＭを一つの適用例として挙げられるが、ＲＡＭやＲＯＭ等のメモリ素子以外にも種々の半導体装置に広く適用できるのは勿論である。
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明の実施形態である半導体装置を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＡ−Ａ’線に対応する断面模式図であり、（ｃ）は（ａ）のＢ−Ｂ’線に対応する断面模式図である。
【図２】図２は、本発明の実施形態である半導体装置の製造方法を示す図であって、素子分離領域形成工程を説明する模式図である。
【図３】図３は、本発明の実施形態である半導体装置の製造方法を示す図であって、素子分離領域形成工程を説明する模式図である。
【図４】図４は、本発明の実施形態である半導体装置の製造方法を示す図であって、素子分離領域形成工程を説明する模式図である。
【図５】図５は、本発明の実施形態である半導体装置の製造方法を示す図であって、素子分離領域形成工程を説明する模式図である。
【図６】図６は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図７】図７は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図８】図８は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図９】図９は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図１０】図１０は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図１１】図１１は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１２】図１２は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１３】図１３は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１４】図１４は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１５】図１５は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１６】図１６は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１７】図１７は、本発明の実施形態である半導体装置の製造方法を示す図であって、ゲート形成工程を説明する模式図である。
【図１８】図１８は、本発明を適用した半導体装置と、従来のバルク基板プロセスによって作製された半導体装置において、フィン型チャネル領域を流れる電流ＩＤのトレンチゲート電圧ＶＧ（ゲート電圧）の依存性を示すグラフである。
【図１９】図１９は、本発明を適用した半導体装置である部分空乏型デバイスの、基板浮遊効果の過渡特性をシミュレーションした結果を示すグラフである。
【符号の説明】
【００５７】
１…半導体装置、１００…トレンチ、１００ａ…垂直な壁面、１００ｂ…第１トレンチ部、１００ｃ…略円弧状な壁面、１００ｄ…第２トレンチ部、１０１…半導体基板、１１１…シリコン酸化膜、１１２…シリコン窒化膜、１７１…素子分離絶縁膜、１７５…シリコン窒化膜、１８５…フィン型チャネル領域、１８５ａ…フィン型チャネル領域の最下端部、１９１…ゲート絶縁膜、２０１…ポリシリコン層、２１１…低抵抗膜、２２１…キャップ絶縁膜、２２５…ゲート電極、２３１…サイドウォール、２３５…コンタクトホール、２４１…ソース／ドレイン拡散領域、２５１…コンタクトプラグ、Ｋ…活性領域、Ｓ…素子分離領域、Ｔ…凸部、Ｔｒ…トレンチゲート型ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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