(57)【要約】【課題】本発明は、面積マージンを増加させる半導体メモリ装置を提供する。【解決手段】本発明の半導体メモリ装置は、複数のメモリセルを含む第１のメモリセル領域及び複数のメモリセルを含み、第１のメモリセル領域に隣接して配置される第２のメモリセル領域と、第１のメモリセル領域及び第２のメモリセル領域とデータ入出力動作を行うサブ−ローカルデータバスと、及び、第１のメモリセル領域と第２のメモリセル領域との間に配置され、サブ−ローカルデータバスとデータ入出力動作を行い、それぞれ第１のデータ入出力センスアンプと第２のデータ入出力センスアンプとに接続される第１のローカルデータバス及び第２のローカルデータバスを含む。【選択図】図３
2009020997.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む第１のメモリセル領域と、
前記複数のメモリセルを含み、前記第１のメモリセル領域に隣接して配置される第２のメモリセル領域と、
前記第１のメモリセル領域及び前記第２のメモリセル領域とデータ入出力動作を行うサブ−ローカルデータバスと、
前記第１のメモリセル領域と前記第２のメモリセル領域との間に配置され、前記サブ−ローカルデータバスとデータ入出力動作を行い、それぞれ第１のデータ入出力センスアンプと第２のデータ入出力センスアンプとに接続される第１のローカルデータバス及び第２のローカルデータバスと
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記サブ−ローカルデータバス、前記第１のローカルデータバス及び前記第２のローカルデータバスは、それぞれライン対からなり、前記第１のローカルデータバスのライン対及び前記第２のローカルデータバスのライン対は交互に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記メモリセル領域は、複数のビットラインを共有するビットラインセンスアンプブロック、及び複数のワードラインを共有するサブワードラインドライバーに接続されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
Ｍ及びＮを正の整数とし、Ｍ×Ｎ個のメモリセルを含むメモリセル領域と、
前記メモリセル領域のＭ×Ｎ個のメモリセルを駆動するＭ個のサブワードラインドライバーと、
前記メモリセル領域のＭ×Ｎ個のメモリセルのデータを増幅するＮ個のビットラインセンスアンプと、
前記Ｎ個のビットラインセンスアンプの一部のビットラインセンスアンプとデータ入出力動作を行う第１のサブ−ローカルデータバスと、
前記Ｎ個のビットラインセンスアンプブロックのうち、前記第１のサブ−ローカルデータバスに接続されないビットラインセンスアンプとデータ入出力動作を行う第２のサブ−ローカルデータバスと、
前記第１のサブ−ローカルデータバスと前記第２のサブ−ローカルデータバスとの間に形成される絶縁部と
を含むことを特徴とする半導体メモリ装置。
【請求項５】
前記第１のサブ−ローカルデータバス及び前記第２のサブ−ローカルデータバスは、それぞれライン対からなり、それぞれ他のローカルデータバスに接続されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記メモリセル領域は、前記Ｍ個のサブワードラインドライバーとワードラインを共有し、前記Ｎ個のビットラインセンスアンプとビットラインを共有することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
Ｍ及びＮを正の整数とし、Ｍ×Ｎ個のメモリセルを含むメモリセル領域と、
前記メモリセル領域のＭ×Ｎ個のメモリセルのデータを増幅するＮ個のビットラインセンスアンプと、
第１のサブ−ローカルデータバス及び第１のローカルデータバスを介して、前記Ｎ個のビットラインセンスアンプの一部のビットラインセンスアンプに連結している第１のデータ入出力センスアンプと、
第２のサブ−ローカルデータバス及び第２のローカルデータバスを介して、前記Ｎ個のビットラインセンスアンプのうち、前記第１のデータ入出力センスアンプに連結していないビットラインセンスアンプに連結している第２のデータ入出力センスアンプと
を含むことを特徴とする半導体メモリ装置。
【請求項８】
前記メモリセル領域のＭ×Ｎ個のメモリセルのデータを増幅するＮ個のビットラインセンスアンプをさらに含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１のサブ−ローカルデータバスと前記第２のサブ−ローカルデータバスとの間に形成される絶縁部をさらに含むことを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳しくは、面積マージンを増加させる半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、一つのトランジスタ及び一つのキャパシタからなる複数のメモリセルを備えてデータを保存する。それぞれのメモリセルは、ワードライン及びビットラインに連結している（例えば、特許文献１参照）。ワードラインはサブワードラインドライバーに連結しており、ビットラインはビットラインセンスアンプに連結している。ビットラインは各々対からなるが、各ビットライン対には互いに反対の位相を有するデータが載置される。それぞれのビットライン対はサブ−ローカルデータバス対に連結しており、それぞれのサブ−ローカルデータバス対はローカルデータバス対に連結している。サブ−ローカルデータバス対及びローカルデータバス対間にはデータバススイッチが備えられる。それぞれのローカルデータバス対は、データ入出力センスアンプを介してグローバルデータバスとデータのやりとりを行う。
【０００３】
ここで、前記サブ−ローカルデータバス対に連結しているメモリセルの集合の単位として、複数のメモリセルからなるメモリブロックにおいて、サブ−ローカルデータバス対とローカルデータバス対とが区画する一つの最小単位領域をメモリセル領域とする。このようなサブ−ローカルデータバス、ローカルデータバス及びメモリセル領域は、複数個が具備されて一つのメモリバンクを構成する。
【０００４】
以下、添付図面を参照して従来の技術による半導体メモリ装置を説明する。
図１は、従来の半導体メモリ装置のメモリブロックの構成を示すブロック図であって、メモリブロックに具備されるメモリセル領域のうち、１６個だけを例示したものである。
【０００５】
同図に示すように、従来の半導体メモリ装置のメモリブロックは、メモリセル領域１０、サブ−ローカルデータバス１、ローカルデータバス２ａ〜２ｄ、データバススイッチ３及びデータ入出力センスアンプ２０ａ〜２０ｄを含む。
【０００６】
サブ−ローカルデータバス１は、メモリセル領域１０とデータ入出力動作を行う。ローカルデータバス２ａ〜２ｄは、サブ−ローカルデータバス１とデータ入出力動作を行う。データバススイッチ３は、サブ−ローカルデータバス１とローカルデータバス２ａ〜２ｄとの間に具備され、これらを選択的にスイッチングする。データ入出力センスアンプ２０ａ〜２０ｄは、ローカルデータバス２ａ〜２ｄから伝達されるデータを増幅する。
【０００７】
図１を参照すれば、サブ−ローカルデータバス１及びローカルデータバス２ａ〜２ｄは、各々ライン対からなり、例えば、互いに交差するように配列される。
【０００８】
サブ−ローカルデータバス１は、二つのメモリセル領域１０とデータ入出力動作を行う。一つのサブ−ローカルデータバス１と他のサブ−ローカルデータバス１との間には絶縁部が具備され、これによりデータ伝送領域が区画される。一方、一つのローカルデータバス２ａ〜２ｄは、一つのデータ入出力センスアンプ２０ａ〜２０ｄに連結している。一つのローカルデータバス２ａ〜２ｄと、ローカルデータバス２ａ〜２ｄに連結している一つのデータ入出力センスアンプ２０ａ〜２０ｄとは、四つのメモリセル領域１０とデータ入出力動作を行う。データバススイッチ３は、アドレスの制御により選択的にサブ−ローカルデータバス１及びローカルデータバス２ａ〜２ｄを接続する動作を行う。
【０００９】
図２を参照すれば、メモリセル領域１０の外周に、ビットラインセンスアンプブロック３０及びサブワードラインドライバーブロック４０が具備される。サブワードラインドライバーブロック４０内に具備されるサブワードラインドライバー（図示せず）は、メモリセル領域１０内の複数のワードラインの駆動力を強化させる機能を果たす。各ビットラインセンスアンプブロック３０も、メモリセル領域１０に接続され、メモリセル領域１０とサブ−ローカルデータバス１との間に具備されるビットラインの入出力データを増幅する機能を果たす。サブ−ローカルデータバス１は、一つのローカルデータバス対２ａに接続される。
【００１０】
従来の半導体メモリ装置は、前述したようにメモリブロックを備えた。ところで、半導体集積回路の高集積化に伴い、効率的なメモリブロックの空間配置の必要性が大きくなることで、新技術の導入が要求される。しかしながら、従来の技術では、メモリブロックの空間配置の変形による面積マージンの増加が困難である。
【特許文献１】特開２００７−０８１４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、面積マージンを増加させる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記課題を達成するために、本発明の一実施例による半導体メモリ装置は、複数のメモリセルを含む第１のメモリセル領域；前記複数のメモリセルを含み、前記第１のメモリセル領域に隣接して配置される第２のメモリセル領域；前記第１のメモリセル領域及び前記第２のメモリセル領域とデータ入出力動作を行うサブ−ローカルデータバス；及び、前記第１のメモリセル領域と前記第２のメモリセル領域との間に配置され、前記サブ−ローカルデータバスとデータ入出力動作を行い、それぞれ第１のデータ入出力センスアンプと第２のデータ入出力センスアンプとに接続される第１のローカルデータバス及び第２のローカルデータバスを含む。
【００１３】
また、本発明の他の実施例による半導体メモリ装置は、Ｍ×Ｎ個のメモリセルを含むメモリセル領域；前記メモリセル領域のＭ×Ｎ個のメモリセルを駆動するＭ個のサブワードラインドライバー；前記メモリセル領域のＭ×Ｎ個のメモリセルのデータを増幅するＮ個のビットラインセンスアンプ；前記Ｎ個のビットラインセンスアンプの一部のビットラインセンスアンプとデータ入出力動作を行う第１のサブ−ローカルデータバス；前記Ｎ個のビットラインセンスアンプブロックのうち、前記第１のサブ−ローカルデータバスに接続されないビットラインセンスアンプとデータ入出力動作を行う第２のサブ−ローカルデータバス；及び、前記第１のサブ−ローカルデータバスと前記第２のサブ−ローカルデータバスとの間に形成される絶縁部を含む（Ｍ、Ｎは正の整数）。
【００１４】
また、本発明のさらに他の実施例による半導体メモリ装置は、Ｍ×Ｎ個のメモリセルを含むメモリセル領域；前記メモリセル領域のＭ×Ｎ個のメモリセルのデータを増幅するＮ個のビットラインセンスアンプ；第１のサブ−ローカルデータバス及び第１のローカルデータバスを介して、前記Ｎ個のビットラインセンスアンプの一部のビットラインセンスアンプに連結している第１のデータ入出力センスアンプ；及び、第２のサブ−ローカルデータバス及び第２のローカルデータバスを介して、前記Ｎ個のビットラインセンスアンプのうち、前記第１のデータ入出力センスアンプに連結していないビットラインセンスアンプに連結している第２のデータ入出力センスアンプを含む（Ｍ、Ｎは正の整数）。
【発明の効果】
【００１５】
本発明の半導体メモリ装置によれば、メモリブロックのメモリセル領域及びデータバスを再配置することにより、面積マージンを増加できる。
【００１６】
また、本発明の半導体メモリ装置では、メモリセルを緻密に配置してサブワードラインドライバーの個数を減少させることにより、高集積化の具現が可能である。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図３は、本発明の一実施例による半導体メモリ装置のメモリブロックの構成を示すブロック図であって、従来の技術を開示した図１のメモリブロックと同数のメモリセルを含むメモリブロックを示すものである。
【００１８】
同図に示すように、本発明の一実施例による半導体メモリ装置のメモリブロックは、１２個のメモリセル領域１０を含む。それぞれのメモリセル領域１０は、互いに交差するように配列されるサブ−ローカルデータバス１及びローカルデータバス２ａ〜２ｄにより区画される。
【００１９】
ライン対からなるローカルデータバス２ａ〜２ｄは、二対のローカルデータバス対（２ａ、２ｂ）、（２ｃ、２ｄ）が、それぞれのメモリセル領域１０間に共に具備される形態で配置される。それぞれのラインは交互に配置される。例えば、データ入出力センスアンプ２０ｂに連結しているローカルデータバス２ｂのライン対の一つはデータ入出力センスアンプ２０ａに連結しているローカルデータバス２ａのライン対間に配置され、もう一つのラインはローカルデータバス２ａのライン対の外部に配置される。これにより、データ入出力センスアンプ２０ａ〜２０ｄは、２個ずつ近接した距離に重畳して配置されなければならない。
【００２０】
同図に示す１２個のメモリセル領域１０のうち、中央に位置した四つのメモリセル領域１０に接続されるサブ−ローカルデータバス１は、その連結が断絶されており、その間には絶縁部４が配置される。これにより、中央に位置した四つのメモリセル領域１０に具備される一部のメモリセルは、残りのメモリセルがデータ入出力動作を行うデータ入出力センスアンプ２０ａ〜２０ｄとは異なるデータ入出力センスアンプ２０ａ〜２０ｄとデータ入出力動作を行う。
【００２１】
このような配置により、メモリブロックの面積マージンは増加する。これは、メモリセル領域１０間におけるローカルデータバス２ａ〜２ｄの専有面積が著しく減少するためである。示したメモリブロック内に具備されるメモリセルの総数には変化ないが、一つのメモリセル領域１０が多くの数のメモリセルを備えることになるので、複数のメモリセルがより緻密に配置される。よって、各メモリセル領域１０内に具備されるサブワードラインドライバーの数を減少させる利点がある。
【００２２】
図４は、図３に示すメモリセル領域の詳細配置図であって、図３の１２個のメモリセル領域１０のうち、中央に位置した四つのメモリセル領域１０の何れか一つを示すものである。
【００２３】
図４を参照すれば、本発明のメモリセル領域１０は、従来技術と同様に、ビットラインセンスアンプブロック３０と、サブワードラインドライバーブロック４０との間に配置される。メモリセル領域１０がＭ×Ｎ個のメモリセルからなるとすれば、サブワードラインドライバーブロック４０にはＭ個のサブワードラインドライバーが具備され、ビットラインセンスアンプブロック３０にはＮ個のビットラインセンスアンプが具備される（Ｍ、Ｎは正の整数）。本発明の具現により、メモリセル領域１０内のメモリセルは、緻密に配置されることにより、メモリセル領域１０の一つに具備されるメモリセルの数が従来より多くなる。すなわち、Ｍ×Ｎ個のメモリセルからなる一つのメモリセル領域１０において、Ｍの数が従来に比べて増加することになる。
【００２４】
したがって、サブワードラインドライバーブロック４０内のそれぞれのサブワードラインドライバーは、従来より多いメモリセルのワードラインを駆動する。ビットラインセンスアンプブロック３０の専有面積にはあまり変化ないが、サブワードラインドライバーブロック４０の専有面積が減少するため、全体的なメモリブロックの専有面積は減少する。
【００２５】
メモリセル領域１０は、二つのサブ−ローカルデータバス１とデータ入出力動作を行う。二つのサブ−ローカルデータバス１間には絶縁部４が形成される。すなわち、一つのメモリセル領域１０が二対のサブ−ローカルデータバス１及び二対のローカルデータバス２ａ、２ｃとデータ入出力動作を行うことで、より柔軟にメモリセルを配置できる。半導体メモリ装置は、全体的に著しく面積マージンを増加させることができる。
【００２６】
前述したように、本発明の半導体メモリ装置は、２対のローカルデータバスを同一の領域に交互に配置することにより、メモリブロックの専有面積を減少させる。メモリセル領域のサイズの増加により、メモリセル領域が具備するメモリセルはより緻密に配置されることにより、サブワードラインドライバーの数を減少させる。このように、半導体メモリ装置のメモリブロックの面積マージンの増加は、半導体メモリ装置の高集積化のための技術的な土台を提供する。
【００２７】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００２８】
【図１】従来の半導体メモリ装置のメモリブロックの構成を示すブロック図である。
【図２】図１に示すメモリセル領域の詳細配置図である。
【図３】本発明の一実施例による半導体メモリ装置のメモリブロックの構成を示すブロック図である。
【図４】図１に示すメモリセル領域の詳細配置図である。
【符号の説明】
【００２９】
１…サブ−ローカルデータバス
２…ローカルデータバス
３…データバススイッチ
１０…メモリセル領域
２０…データ入出力センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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