(57)【要約】      （修正有）【課題】ビデオディスプレイドライバ用のパーシャルメモリ制御回路を提供する。【解決手段】ディスプレイドライバ３６は、又、タイミング及び制御ブロック７２を包含しており、それはディスプレイドライバ３６において使用されるタイミング信号を発生し、且つレジスタ７４におけるレジスタ設定及びディスプレイドライバ３６が動作しているモードに依存して、ディスプレイドライバ３６の残部へ必要な制御信号を供給する。レジスタ７４はＥＥＰＲＯＭ７６へ結合されており、それは、ディスプレイドライバ３６が最初にパワーアップされた時及びリセットされた後の種々のレジスタ７４に対する設定等のある非揮発性データを保持する。【選択図】図２
2009020498.tif 000002
【特許請求の範囲】
【請求項１】
複数個の相互に別個のディメンジョンを有している複数個のビデオディスプレイによって表示されるべき複数個のピクセル色深さの選択可能なものを有している複数個のビデオピクセルデータを格納し且つ供給するデータ格納回路を包含する装置において、
複数個の行及び列のメモリ要素のうちの対応するものによって定義される複数個のメモリアスペクト比のうちの選択可能なもの及び複数個のピクセル色深さのうちの選択可能なものを可能とするアドレス可能な格納容量を具備しており、且つ所定の時間間隔内に複数個のピクセルデータを格納することによりピクセルクロックに応答し、その際に、
前記ピクセルクロックがより高い周波数を有している場合には前記複数個のピクセル色深さのうちのより高いものを具備する前記複数個のピクセルデータを格納し、且つ
前記ピクセルクロックがより低い周波数を有している場合には前記複数個のピクセル色深さのうちのより低いものを具備する前記複数個のピクセルデータを格納することによって応答するメモリ回路、
前記メモリ回路へ結合されており且つ前記メモリ回路から前記複数個のピクセルデータを読取り且つ格納することにより前記ピクセルクロックに応答するデータレジスタ回路、及び
前記データレジスタ回路に結合されており且つ別の複数個の行及び列のピクセルによって定義されるディスプレイアスペクト比を有しているディスプレイ区域を具備するビデオディスプレイへ転送するために前記データレジスタ回路から前記複数個のピクセルデータをアドレスすることにより複数個のアドレス制御信号に応答し、前記ディスプレイアスペクト比が前記複数個のメモリアスペクト比の少なくとも一部の各１つと異なるものであるアドレス回路、
を有している装置。
【請求項２】
請求項１において、前記複数個のピクセル色深さのうちの前記より高い及びより低いものの比が前記より高い及びより低いピクセルクロック周波数の比に等しい装置。
【請求項３】
請求項１において、前記メモリ回路が１個又はそれ以上のランダムアクセスメモリ（ＲＡＭ）回路を有している装置。
【請求項４】
請求項１において、前記データレジスタ回路が１個又はそれ以上のラッチ回路を有している装置。
【請求項５】
複数個の相互に別個のディメンジョンを有している複数個のビデオディスプレイによって表示されるべき複数個のピクセル色深さのうちの選択可能なものを有している複数個のビデオピクセルデータを格納し且つ供給するデータ格納回路を包含している装置において、
ピクセルクロックを受取り且つそれに応答して所定の時間間隔内において複数個の行及び列のメモリ要素のうちの対応するものによって定義される複数個のメモリアスペクト比のうちの選択可能なもの及び複数個のピクセル色深さのうちの選択可能なものを可能とするアドレス可能な格納容量内に複数個のピクセルデータを格納し、その際に、
前記ピクセルクロックがより高い周波数を有している場合には前記複数個のピクセル色深さのうちのより高いものを有している前記複数個のピクセルデータを格納し、且つ
前記ピクセルクロックがより低い周波数を有している場合には前記複数個のピクセル色深さのうちのより低いものを有している前記複数個のピクセルデータを格納する、
メモリ手段、
前記ピクセルクロックを受取り且つそれに応答して前記メモリ手段から前記複数個のピクセルデータを読取り且つ格納するデータレジスタ手段、及び
複数個のアドレス制御信号を受取り且つそれに応答して別の複数個の行及び列のピクセルによって定義されるディスプレイアスペクト比を有しているディスプレイ区域を具備するビデオディスプレイへ転送するために前記データレジスタ手段から前記複数個のピクセルデータをアドレスし、前記ディスプレイアスペクト比が前記複数個のメモリアスペクト比のうちの少なくとも一部の各１つとは異なっているアドレス手段、
を有している装置。
【請求項６】
請求項５において、前記複数個のピクセル色深さのうちの前記より高いもの及びより低いものの比は前記より高い及びより低いピクセルクロック周波数の比と等しい装置。
【請求項７】
複数個の相互に別個のディメンジョンを有している複数個のビデオディスプレイにより表示されるべき複数個のピクセル色深さのうちの選択可能なものを有している複数個のビデオピクセルデータを格納し且つ供給する方法において、
ピクセルクロックを受取り且つそれに応答して所定の時間間隔内において複数個の行及び列のメモリ要素のうちの対応するものにより定義される複数個のメモリアスペクト比のうちの選択可能なもの及び格納されている複数個のピクセルデータを供給するために複数個のピクセル色深さのうちの選択可能なものを可能とするアドレス可能な格納容量内に複数個のピクセルデータを格納し、その際に、
前記ピクセルクロックがより高い周波数を有している場合には前記複数個のピクセル色深さのうちのより高いものを有している前記複数個のピクセルデータを格納し、且つ
前記ピクセルクロックがより低い周波数を有している場合には前記複数個のピクセル色深さのうちのより低いものを有している前記複数個のピクセルデータを格納し、
前記ピクセルクロックを受取り且つそれに応答して再格納された複数個のピクセルデータを供給するために前記格納されている複数個のピクセルデータを再格納し、且つ
複数個のアドレス制御信号を受取り且つそれに応答して別の複数個の行及び列のピクセルにより定義されるディスプレイアスペクト比を有しているディスプレイ区域を具備するビデオディスプレイへ転送するために前記再格納した複数個のピクセルデータをアドレスし、前記ディスプレイアスペクト比が前記複数個のメモリアスペクト比の少なくとも１部の各１つとは異なっているアドレス手段、
を有している方法。
【請求項８】
請求項７において、前記複数個のピクセル色深さのうちの前記より高いもの及びより低いものの比は前記より高い及びより低いピクセルクロック周波数の比と等しい方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００７年６月１日付で出願した米国仮特許出願第６０／９３２，９１０号の優先権を主張するものであり、その内容を引用によりここに取込む。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）は、携帯電話、デジタルミュージックプレイヤー、パーソナルデジタルアシスタント、ウエブブラウザー装置、及び前述したもののうちの１つ又はそれ以上を単一のハンドヘルド装置に結合させる発表されたアップルＩフォン等のスマート電話を包含する多様な製品において使用されている。その他の使用は、ハンドヘルドゲーム、ハンドヘルドコンピュータ、及びラップトップ／ノートブックコンピュータにおけるものである。これらのディスプレイはグレイスケール（単色）及びカラーの両方の形態で使用可能であり、且つ、典型的に、交差する行及び列からなるマトリクスから構成されている。各行と列との交差はピクセル即ちドットを形成しており、その密度及び／又はカラーは、液晶ディスプレイのグレイシェードを定義するために該ピクセルへ印加される電圧に従って変化させることが可能である。これらの種々の電圧はディスプレイ上にカラーの異なるシェードを発生し、且つ、通常、カラーディスプレイについて話している場合であっても「グレイのシェード」と呼ばれる。
【０００３】
スクリーン上に表示される画像は、一度にディスプレイの１つの行を個別的に選択し、且つ選択した行の各列に対して制御電圧を印加することによって制御することが可能である。各このような行が選択される間の期間は、「行駆動期間」と呼ばれる場合がある。このプロセスは、スクリーンの各個別的な行に対して実施され、例えば、アレイ内に４８０個の行が存在している場合には、典型的に、１個のディスプレイサイクルにおいて４８０個の行駆動期間が存在している。その期間中にアレイ内の各行が選択される１つのディスプレイサイクルの完了後に、新たなディスプレイサイクルが開始し、且つ表示された画像をリフレッシュ及び／又はアップデートするためにそのプロセスが繰り返される。ディスプレイの各ピクセルは、時間にわたってのこのようなピクセルによって表示されるべきシェードにおける何等かの変化を反映させるため及び該ピクセルに格納されている電圧をリフレッシュさせる両方のために、毎秒当たり多数回周期的にリフレッシュ又はアップデートされる。
【０００４】
コンピュータスクリーンにおいて使用されている液晶ディスプレイは、比較的多数のこのようなチャンネルドライバ出力を必要とする。チャンネルドライバはＬＣＤのガラス上に製造されている薄膜抵抗のソース端子へ接続されている。カメラ、携帯電話及びパーソナルデジタルアシスタンスを包含する多くのより多くの小さなディスプレイ装置は、ディスプレイのオリエンテーションを検知するセンサーを有している。このような装置は、該装置のオリエンテーションに依存して、ポートレート形式からランドスケープ形式へビュー即ち画面を変化させる場合がある。ランドスケープオリエンテーション期間中に、垂直である列は水平となる。然しながら、例え行のオリエンテーションをとる場合であっても、同一の構造（列）が尚且つ駆動される構造である。混乱を避けるために、この特許では、「チャンネルドライバ」と言うこととし、それは薄膜パストランジスタのソース端子を駆動するための構造を意味するものとする。
【０００５】
カラーディスプレイは、典型的に、従来の「単色」ＬＣＤディスプレイの３倍のチャンネルドライバを必要とし、このようなカラーディスプレイは、通常、表示されるべき３つの原色の各々に対して１つづつピクセル当たり３個の列を必要とする。チャンネルドライバ回路は、典型的に、モノリシック集積回路上に形成される。集積回路はアクティブマトリクスＬＣＤディスプレイ用のチャンネルドライバとして作用し且つ液晶ディスプレイ上に種々の「グレイシェード」を画定するために異なる出力電圧を発生する。これらの変化するアナログ出力電圧はディスプレイ上の特定の点即ちピクセルにおいて表示されるカラーのシェードを変化させる。チャンネルドライバ集積回路は、正しいタイミングシーケンスでディスプレイマトリクスの列上にアナログ電圧を駆動せねばならない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＬＣＤは画像を表示することが可能であり、何故ならば、液晶物質の光透過特性が印加電圧の大きさに従って変化するからである。然しながら、液晶への定常ＤＣ電圧の印加は、時間の経過と共に、その物理的特性を永久的に変化させ且つ劣化させることとなる。そのために、共通の中間電圧値に対して交番する極性の電圧で各液晶を充電させる駆動技術を使用してＬＣＤを駆動することが一般的である。注意すべきことであるが、この文脈において、「交番する極性の電圧」とは接地電位より大きい、且つより小さい駆動電圧の使用を必ずしも必要とするものではなく、単に、所定の中間ディスプレイバイアス電圧より高く且つより低い電圧のことである。ディスプレイのピクセスに対して交番する極性の電圧を印加することは、通常、インバージョンとして知られている。
【課題を解決するための手段】
【０００７】
従って、液晶物質のピクセルを特定のグレイシェードへ駆動することは、中間のディスプレイバイアス電圧に対して大きさが等しいが極性が反対の２個の電圧パルスが関与する。１つのディスプレイサイクルの行駆動期間の間にいずれかの与えられたピクセルへ印加される駆動電圧は、典型的に、次に続くディスプレイサイクルで行駆動期間の間に極性が反転される。ピクセルはその電圧のＲＭＳ値に応答し、従って該ピクセルの最終的な「明るさ」は極性ではなく電圧の大きさにのみ依存する。交番する極性は不純物に起因するＬＣ物質の「分極」を防止するために使用される。
【発明を実施するための最良の形態】
【０００８】
本発明の種々の実施例を図面を参照して詳細に説明するが、同様の参照番号は幾つかの図を介して同様の部品及び組立体を表わしている。種々の実施例に対する参照は本発明の範囲を制限するものではなく、それは特許請求の範囲によってのみ制限されるものである。更に、本明細書において記載する全ての例は制限的なものであることを意図したものではなく且つ特許請求の範囲に記載した発明に対する多くの可能な実施例の幾つかを記載するに過ぎない。
【０００９】
本明細書及び特許請求の範囲を介して、以下の用語は、文脈が明確にそうでないことを支配するものでない限り、少なくとも明示的にここにおいて関連する意味をとるものである。以下に識別する意味は該用語を制限することを意図したものではなく、該用語に対する例示的な例を与えるに過ぎない。「１つ（ａ）」、「１個（ａｎ）」及び「該」の意味は複数参照を包含しており、「内」の意味は「内」及び「上」を包含している。「接続されている」という用語は、何等中間的な装置なしで接続されている品目間の直接的な電気的接続を意味している。「結合されている」という用語は、接続されている品目間の直接的な電気的接続であるか、又は１個又はそれ以上の受動的又は能動的な中間装置を介しての間接的な接続のいずれかを意味している。「回路」という用語は、単一のコンポーネントか、又は能動的であるか及び／又は受動的であるかに拘わらず所望の機能を与えるために結合されている複数のコンポーネントかのいずれかを意味している。「信号」という用語は、少なくとも１個の電流、電圧、電荷、温度、データ又はその他の信号を意味している。
【００１０】
「チャンネル」という用語は、デジタルデータを受取り且つ受取ったデジタルデータをガラス基板上のパッド位置へ印加されるアナログ電圧へ変換させる回路要素を同定するものである。該パッドは、薄膜トランジスタのソース端子へ接続されている。「ライン」という用語は、共通のゲート信号へ接続される１組の隣接したチャンネルピクセルを意味している。１本のライン内の隣接する薄膜トランジスタの全てのゲートは共通のゲート信号へ接続されている。該ライン内のトランジスタをそのゲート信号がターンオンさせる場合に、データを受取るための１本のラインが選択される。ディスプレイの第一オリエンテーションにおいて、出力チャンネルは列であり且つラインは行である。ディスプレイが第二オリエンテーションへ９０度回転されると、該列は行となり且つ該ラインは列となる。以下のテキストにおいては、ディスプレイは常に第一オリエンテーションにあることを仮定しており且つライン及び行の用語がそうであるように列及びチャンネルの用語も交換可能である。当業者が理解するように、第二オリエンテーションにおいては、「ライン」は未だに出力チャンネルであり且つ「列」がゲートドライバにより選択される。
【００１１】
又、以下の説明では多数の用語を使用するが、それに対する定義は以下の如くである。
【００１２】
ノーマルモード：これは、ストリーミングビデオデータがディスプレイへ送られるディスプレイモードである。このモードにおいては、タイミングは、ビデオインターフェースを介して受取られたＰＣＬＫ及びＤＥ信号から派生される。パーシャルディスプレイメモリはこのモードにおいては使用されない。
【００１３】
パーシャルモード：これは、データが内部パーシャルディスプレイメモリから読取られ且つディスプレイへ送られるディスプレイモードである。ディスプレイへのタイミングは、レジスタ設定によって特定され且つ内部オシレータから派生される。
【００１４】
アルファモード：これは、パーシャルディスプレイメモリ内に格納されている画像データが入って来るビデオデータとブレンド（又はその上に重畳）されるディスプレイモードである。タイミングは、ビデオインターフェースを介して受取られるＰＣＬＫ及びＤＥ信号から派生される。
【００１５】
パーシャルディスプレイメモリ：パーシャルディスプレイウインドウ用のディスプレイデータを格納するために使用されるオンチップメモリである。
【００１６】
パーシャルディスプレイウインドウ：装置がパーシャルモードで動作している場合にパーシャルディスプレイモード内に格納されている画像データで自己リフレッシュされるディスプレイ上のユーザ定義領域である。
【００１７】
カラーモード：カラーモードは、ディスプレイへ送られるデータのビット深さを決定し、且つ与えられたカラーモードに対して幾つかの異なる「パッキングスキーム」を使用することが可能なパッキングモードと区別可能である。例えば、パーシャルモードにおいては、ＢＩＴＳ ＰＥＲ ＰＩＸＥＬレジスタは以下のカラーモードのうちの１つを選択するために使用することが可能である。
【００１８】
１ビットモード：各ピクセルは１ビット（２レベル）を使用してレンダリングされる。赤、緑及び青サブピクセルに対して同一のデータ値が使用される。ソースドライバ駆動電圧は、ｄａｔａ＝１条件に対するフォアグラウンドカラー及びｄａｔａ＝０条件に対するバックグラウンドカラーを画定するために調節することが可能である。該フォアグラウンド及びバックグラウンドカラーは黒／白値に制限されるものではない。
【００１９】
３ビットモード：各ピクセルは赤、緑及び青サブピクセルの各々に対し１ビットのデータ（２レベル）を使用してレンダリングされる。ソースドライバ駆動電圧は、従来のＢ，Ｗ，Ｒ，Ｇ，Ｂ，Ｃ，Ｙ，Ｎカラーに制限されるものではない８色パレットを画定するために調節することが可能である。
【００２０】
３ビットモードＬＰ：より低いシステム電力で且つ減少されたＬｏＳＳＩ書込速度である。その他は、３ビットモードと同一である。
【００２１】
１２ビットモード：各ピクセルは、赤、緑及び青サブピクセルの各々に対し４ビット（１６レベル）を使用してレンダリングされる。
【００２２】
１８ビットモード：各ピクセルは、赤、緑及び青サブピクセルの各々に対し６ビット（６４レベル）を使用してレンダリングされる。
【００２３】
ノーマルモードにおいては、ＢＩＴＳ ＰＥＲ ＰＩＸＥＬレジスタ又はＰＭ  Ｃｏｌｏｒ  Ｓｅｔコマンド状態の値に拘わらず、出力カラーモードは２４−１８ビットである。
【００２４】
パッキングモード：シリアルインターフェースを介してデータがパーシャルディスプレイモードへ書き込まれると、パーシャルディスプレイメモリデータ（ＢＩＴＳ ＰＥＲ ＰＩＸＥＬレジスタ）を表示する場合に使用されるビット深さに従ってそれはパッキングされる。５個のパッキングモードが提供される（見よエラー！参照ソース見つからず、５）：
１ビットパッキング：シリアルインターフェースを介して送られる各バイトは６個のピクセルを包含している。
【００２５】
３ビットパッキング：シリアルインターフェースを介して送られる各バイトは２個のピクセルを包含している。
【００２６】
３ビット効率的パッキング：シリアルインターフェースを介して送られる３バイト毎に８個のピクセルを包含している。
【００２７】
１２ビットパッキング：シリアルインターフェースを介して送られる２バイト毎に１個のピクセルを包含している。
【００２８】
１８ビットパッキング：シリアルインターフェースを介して送られる３バイト毎に１個のピクセルを包含している。
【００２９】
コンフィギュレーションレジスタ：ドライバの挙動に影響を与える動作モード及び設定を制御するレジスタである。
【００３０】
レジスタアクセスモード：このモードは、シリアルインターフェースがコンフィギュレーションレジスタ設定に直接的にアクセスすることを可能とさせる。ホストＣＰＵはこのモードにおいてコンフィギュレーションレジスタの設定を直接的に制御する。代替的に、該装置はコマンドモードを介して制御することが可能である。Ｅｎｔｅｒ  Ｒｅｇｉｓｔｅｒ  Ａｃｃｅｓｓ  Ｍｏｄｅモードを送ることによりレジスタアクセスモードへエンターする。
【００３１】
コマンドモード：このモードは、ハイレベルＯｐＣｏｄｅを使用してディスプレイ動作を制御する方法を提供する。各ＯｐＣｏｄｅは内部ＥＥＰＲＯＭから関連する組のコンフィギュレーションレジスタ値をロードする。従って、ホストＣＰＵはコンフィギュレーションレジスタの知識を有することは必要ではない。代替的に、該装置はレジスタアクセスモードを介して制御することが可能である。コマンドモードは、Ｅｎｔｅｒ  Ｃｏｍｍａｎｄ  Ｍｏｄｅコマンドを送ることにより、又はレジスタアドレス５Ｆｈへ何等かのデータを書込むことによりエンターすることが可能である。リセットの後に、ＦＰＤ９５１２０はコマンドモードにある。
【００３２】
低速シリアルインターフェース（ＬｏＳＳＩ）プロトコル：
ＳＰＩプロトコル：伝統的なＳＰＩのようなシリアルインターフェースプロトコルであり、それは読取／書込ビット、７ビットアドレスフィールド、８ビットデータフィールドを包含している。コマンドモードトランズアクションにおいて使用される場合には、Ｒ／Ｗビット＋アドレスフィールドが８ビットコマンドにより置換され且つデータフィールドはオプションである。
【００３３】
ＰＳＩプロトコル：Ｃｍｄ／Ｄａｔａビット、８ビットコマンド（又はアドレス）フィールド、及びオプションの８ビットデータフィールドを包含しているシリアルインターフェースプロトコルである。
【００３４】
図面に関しては、図１Ａは、ホストプロセッサ３０からＬＣＤディスプレイ等のマトリクスタイプのディスプレイ３４、及び本発明の１実施例に従ってホストプロセッサ３０からの画像データをディスプレイドライバ３６へ通過させるディスプレイドライバ３６を具備しているディスプレイボード３２への直接的ビデオデータ接続を示したブロック図である。２つの電源電圧及び接地がホストプロセッサ３０によってバス３８の３本の線を介してディスプレイドライバ３６へ供給される。ビデオ又はＲＧＢ（赤、緑及び青）データがバス４０上の２４本の線上に供給され、最大で２４ビットのピクセルデータ（サブピクセル当たり８ビット）の並列転送を可能とする。又、バス４２上で２個の信号Ｐｃｌｋ及びＤＥが転送され、それらはホストコンピュータ３０によってビデオデータに対して同期される。バス４４上の３本又は４本の線がホストプロセッサ３０とディスプレイアダプタ３６との間の低速シリアルインターフェース（ＬｏＳＳＩ）を提供しており、それは、１実施例においては、シリアルペリフェラルインターフェース（ＳＰＩ）又はスリーワイヤシリアルインターフェース（ＰＳＩ）のいずれかに従ってエンコードされる。ホストプロセッサ３０によってディスプレイドライバ３６をリセットさせるリセット線４６及びディスプレイドライバからホストプロセッサ３０への線４８上のビデオ転送タイミング信号も図１Ａに示されている。ビデオ転送タイミング信号は、ディスプレイ３４上で同時に２つの画像の部分を表示させること無しに、ホストプロセッサがパーシャルメモリＲＡＭ８２をアップデートさせるために、選択されたラインがディスプレイ３４内へ書込まれる時に高と低との間で遷移する。
【００３５】
図１Ｂは、本発明の別の実施例に従って、ホストプロセッサからパラレルビデオデータを受取り、それを高速シリアルデータへ変換し、且つ線５６上のＭＰＬパワーダウン信号と共にそれを３線ＭＰＬデータバス５４上に配置させるモバイルピクセルリンク（ＭＰＬ）インターフェース回路５０を介してもホストプロセッサ３０からディスプレイドライバ３６への直列的にエンコードされたビデオデータ接続を示したブロック図である。３線ＭＰＬデータバス５４は、２つの差動信号対及び１つのクロック線から構成されている。その他の配線及びバス３８，４４，４６及び４８も図１Ｂに示されている。ＭＰＬインターフェース回路５０は、又、３又は４ワイヤ（配線）低速シリアルインターフェース４４及びリセット線４６へ接続されている。
【００３６】
図２は本発明の１実施例に基づくディスプレイドライバ３６のブロック図である。ディスプレイドライバ３６は、電源７０を包含しており、それは２つの電源電圧及び接地をバス３８上で受取り且つディスプレイドライバ３６の残部及びディスプレイ３４へ種々の供給電圧を供給する。電源７０によって発生される電圧の幾つかは、ディスプレイ３４の特性及び図１Ａ及び１Ｂに示したホストプロセッサ３０によって設定されるその他の動作条件に依存する。ディスプレイドライバ３６は、又、タイミング及び制御ブロック７２を包含しており、それはディスプレイドライバ３６において使用されるタイミング信号を発生し、且つレジスタ７４におけるレジスタ設定及びディスプレイドライバ３６が動作しているモードに依存して、ディスプレイドライバ３６の残部へ必要な制御信号を供給する。レジスタ７４はＥＥＰＲＯＭ７６へ結合されており、それは、ディスプレイドライバ３６が最初にパワーアップされた時及びリセットされた後の種々のレジスタ７４に対する設定等のある非揮発性データを保持する。ＥＥＰＲＯＭ７６は、又、レジスタ設定の複数個のユーザ設定組合わせを保持しており、従ってディスプレイドライバ３６は、所望の登録されている設定の各々を直接的にエンターする必要性なしに、単一のコマンドでレジスタ設定のこれらの格納されている組合わせのうちの１つへスイッチさせることが可能である。ディスプレイドライバ３６がレジスタ設定の格納されている組合わせのうちの１つへスイッチするコマンドを受取ると、ＥＥＰＲＯＭ７６内に格納されている設定は適宜のレジスタ７４へ転送される。
【００３７】
ディスプレイドライバ３６は低速シリアルインターフェース（ＬｏＳＳＩ）７８を有しており、それはバス４４上のデータとインターフェースし且つ以下に説明するように該データを処理する。線４６上のリセットコマンドを除いて、ディスプレイドライバ３６はその動作コマンドの全てを受取り、且つＬｏＳＳＩインターフェース７８を介してホストプロセッサ３０へデータを送り返す。以下により詳細に説明するように、ディスプレイドライバ３６は２つの基本的な動作形態、即ちコマンドモード及びレジスタモードを有している。コマンドモードにおいて動作している場合には、ＬｏＳＳＩインターフェース７８において受取られるコマンドはタイミング及び制御ブロック７２へパスされ、且つレジスタモードにおいて動作している場合には、選択されたレジスタ７４に対してレジスタ書込が行われる。
【００３８】
ＬｏＳＳＩインターフェース７８は、ディスプレイドライバ３６がパーシャルモード又はアルファモードにある場合に使用するために画像データをパスするために使用され、それら両方のモードについては以下により詳細に説明する。ＰＭデータパッカー８０がＬｏＳＳＩインターフェース７８からパーシャルメモリデータを受取り、使用されていないビットのデータを剥離し、且つ以下により詳細に説明するように残りのデータをＲＡＭ８２へパスする。該ＲＡＭ内に格納されている画像が表示されるべき場合には、パーシャルメモリ（ＰＭ）データフォーマッター８４が該ＲＡＭ内に格納されているデータのフォーマット及び以下に詳細に説明するディスプレイドライバ３６の動作モードに依存して該データをフォーマットする。
【００３９】
通常のビデオデータは、バス４２上のクロックタイミング信号Ｐｃｌｋ及びデータイネーブル信号ＤＥと共に、バス４０上のピクセルデータ当たり２４ビットとしてディスプレイドライバ３６により受取ることが可能である。代替的に、ディスプレイドライバ３６は線５６のＭＰＬリンクパワーダウン信号と共に、３配線高速シリアルデータバス５４上のＭＰＬ標準に従ってエンコードされた通常のビデオデータを受取ることが可能である。ディスプレイドライバ３６が通常のビデオデータを受取るためにどのモードに設定されるかは、図２における線８６によって示されるように、ディスプレイボード３２上のジャンパーワイヤーによって決定される。
【００４０】
ビデオインターフェース９０は通常のビデオデータを受取り、そのビデオデータがＭＰＬリンクを介して送信される場合にはＭＰＬデータをデコードし、且つ入って来るビデオデータが当業者に既知のアルゴリズムに従った１８又は１６ビットピクセルデータである場合には、ピクセル当たり２４ビットへピクセルデータを変換させる。次いで、該２４ビットピクセルデータはＤＥラーニング（学習）ブロック９２へパスされ、それはディスプレイドライバ３６の残部に対し置換ＤＥ信号を発生し且つそうする場合に、基本的に、ＤＥ入力信号をデジタル的にフィルタし、従ってＤＥ入力信号における事実上全ての誤った遷移は以下により詳細に説明するように補正される。ＤＥラーニングブロック９２は、又、垂直ブランキング時間を検知し、それはビデオ供給源から水平同期又は垂直同期信号を受取ることなしにディスプレイドライバ３６が動作することを可能とし、何故ならば、ＤＥラーニングブロック９２がＤＥ及びＰｃｌｋ信号のみに基づいて置換ＤＥ信号を発生するからである。
【００４１】
ビデオデータは、ブロック９２におけるＤＥラーニング（学習）プロセスの後に、４８ビット幅の出力バスを必要とするビデオマルチプレクサブロック９４によって並列的に処理される２個のピクセルの組（２ピクセル組）に多重化される。このことは、入力ビデオのデータレートの半分でピクセルデータを処理することを可能とし、そのことは設計レイアウト条件を容易化し且つディスプレイドライバ３６によって消費される電力を低下させるが、何故ならば１つの論理状態から他方の論理状態への遷移は基本的に２倍の長さとすることが可能だからである。
【００４２】
入力データがビデオマルチプレクサ９４によって２ピクセル組に整理された後に、各ピクセルの２４ビットデータは１８ビットデータへ変換される。入力ビデオデータがピクセル当たり２４ビットである場合には、該２４ビットデータは、アップスケール、ディザリング及び／又は切り捨てブロック９６によるディザリング又は各カラーチャンネル又はサブピクセル（赤、緑及び青）の２個の最小桁ビットの切り捨てのいずれかにより１８ビットへ変換させることが可能である。
【００４３】
ディスプレイドライバ３６は、ビデオデータをアルファブレンドブロック９８内のＲＡＭ８２内に格納されているデータと結合させる能力を有しており、その詳細については以下に詳細に説明する。ビデオデータをＲＡＭ８２データとブレンドする能力を有することに加えて、アルファブレンドブロック９８は、又、各入力ピクセルを４個の出力ピクセルへマッピングすることにより入力ビデオの寸法を２倍とさせるビデオアップスケールモードにおいてディスプレイドライバ３６が使用される場合に使用される。
【００４４】
アルファブレンドブロック９８からの出力は列ドライバ又は出力チャンネル１００へ結合され、それは、ガンマー参照（基準）１０２と結合して、アナロググレイレベル電圧を発生し、それは以下に詳細に説明するようにバス１０４上をディスプレイ３４内のサブピクセルへパスされる。非常に一般的なタイプのマトリクスディスプレイはＬＣＤタイプのディスプレイであるので、以下の説明は、説明を不当に複雑化することがないようにＬＣＤタイプのディスプレイについて説明するが、ディスプレイドライバ３６はその他のタイプのマトリクスディスプレイと共に使用することが可能であることが理解される。
【００４５】
業界において良く知られているように、ＬＣＤディスプレイ３４はポリシリコントランジスタ（不図示）からなるマトリクスであり、それはそれらのソースにおいてアナロググレイレベル電圧を受取り（従って、「ソースドライバ」という用語で呼ばれる）及び逐次的な順番でライン毎にゲートオン及びオフされる。これらの信号は、バス１０６上をタイミング及び制御ブロック７２からディスプレイ３４へパスされる。業界において良く知られているように、Ｖｃｏｍ電圧は、ドット毎に、ライン毎に、又はフレーム毎に液晶ディスプレイ要素（不図示）を横断しての電圧レベルを調節するために使用され、且つＶｃｏｍドライバブロック１０８内において発生され且つバス１１０上をディスプレイ３４へパスされる。Ｖｃｏｍ電圧の現在の極性がガンマー参照１０２へパスされて、Ｖｃｏｍ電圧及びガンマー参照電圧の極性スイッチングを同期させる。ディスプレイ３４によって必要とされる電源電圧はバス１１２上をディスプレイ３４へパスされる。
【００４６】
ディスプレイドライバ３６及びＭＰＬエンコーダ５０における低速シリアルインターフェースプロトコル
一般的には、ディスプレイドライバ３６は直接的なコマンドとして又はレジスタ７４への書込みとしてのいずれかによりＬｏＳＳＩインターフェース７８によりデコードされる低速シリアル接続４４を介して送られるトランズアクションによって制御することが可能であるが、ディスプレイドライバ３６はレジスタ７４の内容によって制御される。レジスタ７４の状態に依存して、又は直接コマンドに応答して、ディスプレイドライバ３６は、パーシャルモードデータをＲＡＭ８２内に格納するか、幾つかの動作モードのうちの１つにエンターするか、又は低速シリアル接続４４を介してホストプロセッサへステータスデータを供給する等のその他の雑多なアクションを実施するかのいずれかを行う。
【００４７】
図３を参照すると、ＬｏＳＳＩインターフェースブロック７８内へのデータの流れがフローチャート１２０において示されている。図３に示されるように、ＬｏＳＳＩインターフェースブロック７８はステップ１２２において入力シリアルデータをモニタする（「チップセレクトがイネーブルされた状態で低速シリアルインターフェース上でデータが受取られているか？」）。シリアルデータバスが３本のワイヤである場合には（チップセレクト線無し）、シリアルデータは常にステップ１２４においてデコードされる（「シリアルデータデコーダ」）。シリアルデータ接続が４本のワイヤである場合には（チップセレクト線有り）、ＬｏＳＳＩインターフェースブロックは、該シリアルデータがＬｏＳＳＩインターフェースブロック７８によって受取られる場合にチップセレクト線がディスプレイドライバ３６に対してイネーブルされている場合にのみ、該シリアルデータをシリアルデコーダステップ１２４へパスする。
【００４８】
ディスプレイドライバ３６は、２つの異なるプロトコル、即ちシリアルペリフェラルインターフェース（ＳＰＩ）及び基本的にはＳＰＩプロトコルと同じプロトコルであるが単一の読取り又は書込みの開始において付加的な同期ビットが有り且つマルチ書込み動作における相次ぐ８ビットデータブロック間に付加的な「１」ビットが有る３ワイヤシリアルインターフェース（ＴＳＩ）のうちの１つに従ってシリアルデータを受取ることが可能である。
【００４９】
ＬｏＳＳＩインターフェースは、チップセレクト信号を有している同一のシリアルバス４４を使用して別のペリフェラル装置へ送ることが可能なシリアルデータをディスプレイドライバ３６が受取るシステムにおいて使用することが可能である。この動作モードにおいては、ディスプレイドライバ３６はＬｏＳＳＩロック／アンロックレジスタを有しており、それはＬｏＳＳＩインターフェース７８をディスエーブル（ロック）するか又はＬｏＳＳＩインターフェース７８をイネーブル（アンロック）させるデータを保持する。ホストプロセッサ３８は、それがディスプレイドライバ３６へシリアルデータを送るべき場合には、ＬｏＳＳＩインターフェースを、必要である場合には、レジスタブロック７４内のＬｏＳＳＩロック／アンロックレジスタへ所定のレジスタ書込コマンドを送ることにより、ロックされた状態からアンロックされた状態へスイッチさせる。逆に、ホストプロセッサがシリアルバス４４を共有する別のペリフェラル装置へシリアルデータを送ることを望む場合には、該ホストプロセッサは、必要である場合には、該その他のペリフェラル装置と通信する前に、ＬｏＳＳＩインターフェース７８をロックせねばならない。
【００５０】
図１Ｂに示されるように、ＭＰＬエンコーダ５０は同一のシリアルバス４４をディスプレイドライバ３６と共有している。図４はＭＰＬエンコーダ５０のブロック図であり、それは、バス１３２上で２４ＲＧＢ線と、バス１３４上でＰｃｌｋ及びＤＥイネーブルと、線１３６上でＭＰＬパワーダウン信号とを受取るＭＰＬエンコーダ回路１３０を包含しており、ＭＰＬエンコーダ５０を制御するための種々のその他の制御及びタイミング信号はバス１３８上であり、且つパワー及び接地はバス１４０上である。図１Ｂに示されるように、ＭＰＬエンコーダ５０は、３ワイヤバス５４及び複数個のラインドライバ及びレシーバ１４２によってディスプレイドライバ３６への及びそれからの信号を結合させるＭＰＬパワーダウン線５６によってディスプレイドライバ３６へ接続されている。ＭＰＬエンコーダ５０は、又、エンコーダコンフィギュレーションシリアルインターフェース１４４を包含しており、それは３又は４線低速シリアルバス４４へ接続されている。４番目の線１４６は点線で示されており、それがオプションの線であることを表わしている。４番目の線１４６がある場合には、双方向データフローのための単一のデータ線を使用するのではなく、別個のデータイン及びデータアウトの線が使用可能である。エンコーダコンフィギュレーションシリアルインターフェース１４４はレジスタ１４８へ結合されており、該レジスタはＭＰＬエンコーダ５０の動作パラメータを選択するためにＭＰＬエンコーダ回路１３０によって使用される。
【００５１】
ホストプロセッサ３０とディスプレイドライバ３６との間の信号はフリップ電話における蝶番接続を介して通過せねばならないので、別個の導体の数を最小に維持することが望ましい。ＭＰＬエンコーダデータと３ワイヤ低速シリアルインターフェースの使用は、別個の導体の数を最小に減少させることに貢献する。
【００５２】
ＬｏＳＳＩインターフェース７８のように、エンコーダコンフィギュレーションインターフェース１４４は、レジスタ１４８に対してアンロックコードを書込むためのコマンドを除いて全てのシリアルデータが無視されることを意味するロック状態にあるか、又はチップセレクト線１４６が存在する場合にそれがイネーブルされている場合には全ての入力シリアルデータがデコードされ、且つチップセレクト線１４６が存在しない場合には全ての入力シリアルデータが常にデコードされ且つ処理されるアンロック状態にあるかのいずれかである。簡単化のために、ディスプレイドライバ３６及びＭＰＬエンコーダ５０に対するロック及びアンロック制御レジスタは同一のアドレスを有しており、且つ該ロック／アンロックコードはディスプレイドライバ３６又はＭＰＬエンコーダ５０のうちの一方をアンロックし且つ他方のシリアルインターフェースをロックする第一ロック／アンロックコードをホストプロセッサが書込むことを可能とするレジスタ内のデータであり、又は本発明の１実施例において両方のシリアルインターフェースをロックするロック／アンロックコードを送ることが可能である。リセット線４６が活性化された後に、本発明の１実施例においては、ディスプレイドライバ３６はアンロック状態にあり且つＭＰＬエンコーダ５０はロック状態にある。従って、ディスプレイドライバ３６がＭＰＬ接続無しで使用される場合には、ＬｏＳＳＩインターフェース７８がアンロックされ且つ低速シリアルデータバス４４上でシリアルデータを処理する準備がなされ、且つホストプロセッサ３０は該ロック／アンロックレジスタに対してアンロックデータを書込むことは必要ではない。
【００５３】
図３に戻ると、ステップ１６０（「ＬｏＳＳＩブロックはロックされているか？」）は、ＬｏＳＳＩインターフェース７８がロックされているか否かを決定し、且つロックされている場合には、該データがステップ１６２において検査され（「データはアンロックレジスタ書込みであるか？」）、それがアンロックコードであるか否かを判別する。該データがアンロックコードでない場合には、ＬｏＳＳＩインターフェース７８は該シリアルデータを無視し且つ次のセグメントのシリアルデータを待機する。該データがアンロックコードである場合には、適宜のデータが該ロック／アンロックレジスタ内に書込まれてステップ１６４においてＬｏＳＳＩインターフェース７８をアンロックし（「ＬｏＳＳＩブロックをアンロック」）、且つシリアルインターフェース７８は次のセグメントのシリアルデータを待機する。
【００５４】
ＬｏＳＳＩインターフェースがアンロックされると、該シリアルデータが検査されて、ステップ１６６においてＲＡＭ８２に対する書込みであるか否かを判別する（「シリアルデータはＲＡＭデータであるか？」）。該シリアルデータがＲＡＭ８２に対する書込みコマンドではない場合には、該データは、ディスプレイドライバ３６がコマンドモードにあるか又はレジスタモードにあるかに依存して、コマンド又はレジスタ書込として処理される。ステップ１６８（「ディスプレイドライバはコマンドモードにあるか？」）は、２つのモードのうちのどちらにディスプレイドライバ３６があるかを決定し、且つそれがレジスタモードである場合には、該データはブロック１７０において示されるように（「該シリアルデータをアドレスされたレジスタ内へ配置させる」）、アドレスされたレジスタへ書込まれる。アドレスされたレジスタは、ディスプレイドライバ３６に対するコマンドモード又はレジスタモードコンフィギュレーションデータを格納するレジスタである場合があり、その場合には、該シリアルデータがディスプレイドライバ３６をコマンドモードの形態とさせることを仮定すると、ディスプレイドライバ３６はコマンドモードへスイッチし、且つＬｏＳＳＩインターフェース７８はシリアルデータの次のセグメントを待機する。ディスプレイドライバ３６がコマンドモードにある場合には、コマンドはステップ１７２において実行される（「コマンドを実行」）。ディスプレイドライバ３６をコマンドモードへスイッチさせるレジスタ書込と同様に、ブロック１７２において実行されるコマンドは、ディスプレイドライバ３６をレジスタモードへスイッチさせるコマンドである場合がある。
【００５５】
ＲＡＭ８２内へのパーシャルメモリ画像データ転送
ＬｏＳＳＩインターフェース７８内へのシリアルデータがＲＡＭ８２内へ書き込まれるべき場合には、該データはＰＭデータパッカーへ転送されそこで該シリアルデータは構文解析され且つ図３におけるステップ１７４において（「ＬＯＳＳＩデータのフォーマットに従って入力データを構文解析し且つ構文解析したデータをＲＡＭ内に格納」）シリアルデータにおけるＲＡＭデータのフォーマットに依存して、ＲＡＭ８２へ送られる。図５は該シリアルデータの各ワードにおけるＲＡＭデータの５個の異なるコンフィギュレーション即ち形態の模式図である。図５において、左側のビットはＬｏＳＳＩインターフェース７８に到着する最初のシリアルビットである。これら５個のコンフィギュレーション即ち形態は、ピクセル当たり１ビットのコンフィギュレーション１８０、ピクセル当たり３ビットの標準のコンフィギュレーション１８２、ピクセル当たり３ビットの効率的パッキングコンフィギュレーション１８４、ピクセル当たり１２ビットのコンフィギュレーション１８６、及びピクセル当たり１８ビットのコンフィギュレーション１８８である。ＲＡＭ８２がコンフィギュレーション１８０に示したピクセル当たりビットのデータで充填される場合には、最初の２個のビットは無視され、且つ次の６個のビットが６個のピクセルに対するデータである。ＲＡＭ８２がピクセル当たり３ビットのデータでロードされるべき場合には、該ピクセルデータは２個のコンフィギュレーション、即ち各シリアルデータワードが２個のピクセルに対するデータを保持するコンフィギュレーション１８２、及び３個のシリアルデータワードが８個のピクセルに対するピクセルデータを供給する効率的パッキングコンフィギュレーション１８４のうちの１つにおいてディスプレイドライバ３６へ送ることが可能である。従って、効率的パッキングコンフィギュレーションは、３個のシリアルデータワードの各々において８乃至６の係数だけコンフィギュレーション１８２よりもＲＡＭ８２内へピクセル当たり３ビットのデータのより速い転送を提供する。このデータのより速い転送は、パーシャルメモリ画像をより速くアップデートさせることを可能とし、そのことは、３ビットピクセルをＲＡＭ８２内へ配置させるためにコンフィギュレーション１８２が使用された場合よりも一層アニメーションされたものとしてパーシャルメモリ画像を知覚させることを可能とする。ピクセル当たり１２ビットのコンフィギュレーション１８６は、１２ビットのピクセルをＲＡＭ８２内へロードさせるために２個のシリアルワードを使用し、且つピクセル当たり１８ビットのコンフィギュレーション１８８は、ＲＡＭ８２内に１８ビットのピクセルをロードするために３個のシリアルワードを使用する。
【００５６】
ＲＡＭ８２からの読取レート
図６はＲＡＭ８２から出力チャンネル１００へのパーシャルメモリデータの転送及びビデオ入力線４０，４２，５４，５６から出力チャンネル１００へのビデオ又は通常のＲＧＢデータの転送のフローチャート２００である。ＲＡＭ８２から出力チャンネル１００へのピクセルデータの流れは図６の左側にあり、それは、ステップ２０２において示されているように（「ディスプレイドライバはパーシャルモードにあるか又はアルファモードにあるか？」）、ディスプレイドライバ３６が、ＲＡＭ８２内の画像が表示されるべきであることを意味するパーシャルモードにあるか、又はＲＡＭ８２内の画像が通常のビデオデータと結合されるべきであることを意味するアルファモードにあるかのいずれかであることの決定によって開始する。ディスプレイドライバ３６がパーシャルモード又はアルファモードにある場合には、パーシャル画像データはステップ２０４において示されているように（「ＲＡＭ内に格納されているデータのフォーマットによって決定されるレートにおいて且つディスプレイドライバが通常のパワーにあるか又は低いパワーにあるかによってＲＡＭからデータを読取る」）、パーシャル画像データはパーシャルモードコンフィギュレーションに依存する一定のレートでＲＡＭ８２から読取られる。パーシャルモードコンフィギュレーションは、ディスプレイドライバ３６がアルファモードにあり、その場合にはＲＡＭ８２からのデータの読取りのタイミングがＰｃｌｋによって設定され、又はアルファモードにはなく、その場合にはディスプレイドライバ３６のタイミングは約１３．０ＭＨｚの周波数を有している場合がある内部オシレータによって設定されるかのいずれかを包含している。ＲＡＭ読取レートに影響を与えるその他のパーシャルモードコンフィギュレーションは、パーシャルモード動作が通常のパワー又は低いパワーにあるか否か、且つ画像が画像寸法において２×増加に対しアップスケールされるべきであるか否かである。これらのその他のパーシャルモードコンフィギュレーションについては以下により詳細に説明する。
【００５７】
低電力パーシャルモード
図６のフローチャートにおいて、パーシャルモードが通常電力モードにあるか又はパーシャルモードにあるかがステップ２０６（「低電力モードにあるか？」）において決定がなされる。通常電力モードにある場合には、ＲＡＭ８２データはステップ２０８（「必要である場合には、２ピクセルグループを形成するために２個の１８ビットピクセルの組にデータをフォーマット」）において、必要である場合には、最小桁ビット位置にゼロを配置させることにより１８ビットピクセルにフォーマットさせる。ＲＡＭ８２内のデータがピクセル当たり１ビット又はピクセル当たり３ビットである場合にのみホストプロセッサ３０によって選択することが可能な低電力モードにある場合には、出力チャンネル１００へ送られるデータの各１８ビットは４個のピクセルに対するデータを有しており、そのことはパーシャルモードオシレータクロック（不図示）を４で割算することを可能とし、従ってディスプレイドライバ３６によって消費される電力を基本的に通常の電力の４分の１に減少させる。ディスプレイドライバ３６が低電力モードにある場合には、１８ビットピクセルの２個の組が一度に出力チャンネル１００へ転送され、８個のピクセルに対するデータがステップ２１０（「アドレス線を第一線ラッチへ設定し、従って同一の３６ビットを使用して４個の２ピクセルグループを一度にロードさせる」）において示されているように、一度に出力チャンネル１００の４個のラッチへ転送され、尚用語「ラッチの最初の行」とは本願に対する添付資料Ｂにおいて示され且つ記載されているラッチ１１０の行のことを意味している。
【００５８】
パーシャルアップスケールモード
図６に示されているように、パーシャルモードが通常電力モードにある場合には、パーシャルメモリＲＡＭ８２データはステップ２１２（「ＰＭデータをアップスケール？」）において、アップスケールさせることが可能である。アップスケールモードにおいては、各ピクセルは隣接する列において及び隣接するラインにおいて複製されるので、列ラッチ内へのデータのローディングが修正され、従って２ピクセルデータの組、即ち３６個のピクセルビットは、ステップ２１４（「両方のピクセルが同一のデータ値を有するように最初のラインラッチをロード」）において示されているように、両方のピクセル位置を充填するために複製された１個のピクセルに対するデータから構成されている。更に、同一のピクセルデータでディスプレイの２個の隣接するラインを与えるために、ステップ２１６（「２本のライン出力毎に対し最初のラインラッチを一度ロード」）において、ディスプレイの１本おきのラインが書込まれた後に最初のラインラッチをロードさせる。パーシャルモードが低電力モード又はアップスケールモードにあるか否かに拘わらず、結果的に得られるパーシャルデータはアルファブレンドブロック２１８（「アルファブレンド」）へパスされ、該ブロックは通常電力パーシャルデータを通常のビデオデータとブレンドさせるか又はブレンドさせない場合があり且つ結果的に得られるデータはステップ２２０（「ピクセルデータをソースドライバへ送る」）において示されているように、ソースドライバ１００へパスされる。２ピクセルデータが出力チャンネル１００へ書込まれた後に、ディスプレイドライバ３６は、図６におけるステップ２２２（「パーシャルモードであるか？」）において決定されるように、ディスプレイドライバ３６がパーシャルモードにあるか又は通常モードにあるかに依存して、再度該サイクルを開始させる。
【００５９】
通常のビデオモード
通常のビデオモードにおいては、データは、夫々、ステップ２３０（「ディスプレイドライバはＲＧＢビデオモードにあるか？」）及び２３２（「ディスプレイドライバはＭＰＬモードにあるか？」）において、ＲＧＢ２４ビットビデオ又はＭＰＬビデオとしてディスプレイドライバ３６へ入力される。受取られた通常のビデオデータがＲＧＢ２４ビットデータである場合には、該データは直接的にビデオインターフェース９０へ送られ、そこで、それは、必要である場合には、２４ビットピクセルへフォーマットされ、ＤＥパルスが遅延され、且つＤＥパルスにおける遷移はステップ２３４（「全ての非２４ビット入力データを２４ビット／ピクセルへ変換し、遅延させ且つＤＥと同期させる」）において、Ｐｃｌｋと同期させる。受取られた通常のビデオデータがＭＰＬデータである場合には、それはステップ２３６（「ＭＰＬデータをデコード」）において並列データへデコードされる。通常のビデオデータがステップ２３４におけるプロセスによって正規化された後に、通常のビデオデータはＤＥラーニング９２へパスされ且つステップ２３８（「ＤＥ入力における余分な遷移を除去」）において示されるようにデジタル的にフィルタされる。ＤＥラーニングブロックの動作について以下のＤＥラーニングセクションにおいて説明する。
【００６０】
通常のビデオデータがＤＥラーニングブロック９２を介して通過された後に、２個の通常のビデオピクセルが図６におけるステップ２４０（「２個のピクセルのグループを形成するためにバス幅を２倍化」）において図２におけるビデオ多重化ブロック９４におけるパーシャルデータの３６ビットとして構成させる。その結果得られるビデオデータはアップスケール、ディザリング及び／又は切り捨てブロック９６へパスされ、そこでステップ２４２（「ビデオデータをアップスケールさせるか？」）において、ビデオデータがアップスケールされるかべきであるか否かの決定がなされる。該通常のビデオがアップスケールされるべきでない場合には、Ｐｃｌｋ周波数は、ステップ２４４（「通常モード動作の残部において使用するためにＰＣＬＫ期間を２だけ拡張」）において、通常モード処理の残部において使用するために２で割算される。通常のビデオデータがアップスケールされるべき場合には、各２４ビットピクセルが複製され、従って並列的に処理されるピクセルの２組の各々はステップ２４６（「同一の３６ビットを使用して一度に２個の２ピクセルグループがロードされるように最初のラインラッチに対しアドレスラインを設定」）において同一である。次いで、ステップ２４８（「各１入力ビデオライン毎に２出力ラインが書き込まれるようにディスプレイラインタイミングを設定」）において、ビデオの各１本のラインに対し２本の出力ラインが書き込まれるようにラインタイミングを調節させる。
【００６１】
ピクセル当たり２４個のビットがピクセル当たり１８ビットへディザリングされるべきであるか否か又は各サブピクセルの最後の２個のビットが切り捨てられるべきであるか否かの決定がステップ２５０（「ディザモードがイネーブルされているか？」）においてなされる。適用可能である場合には、２４ビットデータのディザリングがステップ２５２（「２４ビットデータを１８ビットデータへディザする」）において実施され、そうでない場合には、２４ビットデータはステップ２５４（「各サブピクセルの最後の２個のビットを切り捨てる」）において切捨てが行われる。その結果得られるピクセルデータ当たり１８ビットがステップ２１８において図２におけるアルファブレンドブロック９８へパスされる。
【００６２】
ＤＥラーニング
ＤＥラーニング（Ｌｅａｒｎｉｎｇ）ブロック９２において、ＤＥ信号が低であるＰｃｌｋ期間の数が各ＤＥパルス期間中にカウントされ、且つ２つの相次ぐカウントが同じである場合には、そのカウントは学習された（Ｌｅａｒｎｅｄ）ＤＥ低カウントのラベルが付けられる。このカウントは、前の学習済ＤＥ低カウントと異なるものであるが同じものであるその後の２つの相次ぐＤＥ低カウントまで変化することはない。同じ原理がＤＥ期間に適用され、即ち、ＤＥ信号の相次ぐ下降端間のＰｃｌｋ期間の数がカウントされ、且つ２つの相次ぐＤＥ期間カウントが同じである場合には、そのカウントは学習済ＤＥ期間カウントとなる。学習済ＤＥ低カウント及び学習済ＤＥ期間カウントを発生させることにより、ＤＥ低時間又はＤＥ期間における１回の変動は、夫々、学習済ＤＥ低カウント又は学習済ＤＥ期間カウントを変化させることはない。ＤＥパルスは、ディスプレイの垂直ブランキング期間の間に存在するものではなく、且つ垂直ブランキング期間の開始においてＤＥパルスの不存在及びＤＣパルスが再度表われるまでそれらが存在及び不存在である全時間を検知することにより、有効なラインの数及び全体的なラインの数を学習することが可能である。
【００６３】
図７はデジタル的にフィルタされたＤＥ信号を供給するために図７における円Ａと円Ｂとの間のＤＥラーニングプロセスのフローチャート２４０である。図８に示したように、学習済ＤＥ低カウント及び学習済ＤＥ期間カウントは、最初のＤＥパルスが図２におけるＤＥラーニングブロック９２へ入力される場合に開始し、一方学習済有効ライン及び学習済全ラインのラーニング即ち学習は、学習済ＤＥ低カウント及び学習済ＤＥ期間カウントが非ゼロである後にのみ開始する。図７において、ＤＥ信号の低パルス期間中のＰｃｌｋ期間の数がステップ２４２（「ＤＥ下降後の１個のｐｃｌｋ期間で開始し且つＤＥ上昇後の１個のｐｃｌｋ期間で終了するＤＥ低パルスにおけるｐｃｌｋ期間をカウント」）及び２４４（「ＤＥ下降後の１個のｐｃｌｋ期間で開始し且つＤＥ上昇後の１個のｐｃｌｋ期間で終了する次のＤＥ低パルスにおけるｐｃｌｋ期間をカウント」）の夫々において二度カウントされ、且つその２つのカウントはステップ２４６（「これら２つのカウントは同じであるか？」）において比較される。これら２つのカウントが同じである場合には、学習済ＤＥ低カウントがステップ２４８（「ＤＥ学習済低カウントを最後のカウントに設定」）において最後のカウントに設定する。これら２つのカウントが異なる場合には、付加的なカウントがステップ２４４において行われ且つ最後のカウントに対して比較される。このプロセスは、２つの相次ぐカウントが同じであり且つ学習済ＤＥ低カウントが設定されるまで継続する。そのカウントが設定された後に、次のＤＥパルス期間中に、ＤＥパルスの低状態期間中のＰｃｌｋ期間の数がステップ２５０（「ＤＥ下降後の１個のｐｃｌｋ期間で開始し且つＤＥ上昇後の１個のｐｃｌｋ期間で終了する次のＤＥ低パルスにおけるｐｃｌｋ期間をカウント」）においてカウントされ、且つ該最後の２つのカウントが同じである場合には、最後の学習済ＤＥ低カウントがステップ２５２（「最後の２つのカウントは同じであるか？」）において最後のカウントに設定される。該２つのカウントが同じでない場合には、次のＤＥ信号の低状態期間中におけるＰｃｌｋ期間の数がブロック２５０において示されているようにカウントされ、次いで、ステップ２５２における最後のカウントに対して比較される。従って、学習済ＤＥ低カウントは、現在の学習済ＤＥ低カウントと異なるものであるが同じである２つの相次ぐカウントが存在するまで変化することはない。このプロセスはＤＥ低パルス時間をデジタル的にフィルタするばかりでなく、ディスプレイドライバ３６が異なる低パルス時間を有する新たなＤＥ信号に対して調節することを可能とする。逆に、２つの相次ぐＤＥ低パルス時間期間中に同じである２つのグリッチが存在する場合には、学習済ＤＥ低カウントが誤って変化するが、２つのグリッチがないＤＥ低パルスが続いて発生する場合に補正される。１実施例におけるディスプレイドライバ３６は毎秒６０回ディスプレイをリフレッシュさせるので、１回のグリッチは事実上表示されている画像において知覚不可能な変化となる。
【００６４】
学習済ＤＥ低カウントが計算されるのと同じ態様で、学習済ＤＣ期間カウントが計算される。従って、ステップ２５４（「ＤＥ下降後の１個のｐｃｌｋ期間で開始し且つ再度ＤＥ下降後の１個のｐｃｌｋ期間で終了するＤＥ期間におけるｐｃｌｋ期間をカウント」）、２５６（「ＤＥ下降後の１個のｐｃｌｋ期間で開始し且つ再度ＤＥ下降後の１個のｐｃｌｋ期間で終了する次のＤＥ期間におけるｐｃｌｋ期間をカウント」）、２５８（「これら２つのカウントは同じであるか？」）、２６０（「ＤＥ学習済期間カウントを最後のカウントに設定」）及び２６２（「最後の２つのカウントは同じであるか？」）におけるプロセスは、夫々、ステップ２４２，２４４，２４６，２４８，２５２におけるプロセスのＤＥ期間に対応するものである。ステップ２６４（「ＤＥ下降後の１個のＰｃｌｋ期間で開始し且つ再度ＤＥ下降後の１個のｐｃｌｋ期間で終了する次のＤＥ期間におけるＰｃｌｋ期間をカウントし且つ該カウント期間中のｐｃｌｋ期間の現行カウントである学習済Ｘカウント数を供給」）において記載されるプロセスは、ステップ２５０におけるプロセスのＤＥ期間に対応するものを実施するが、更に、該期間カウント期間中のＰｃｌｋ期間の現行カウントを発生する。この現行カウントは、ＤＥパルスが欠けており、垂直ブランキング期間の開始を表わしている時を決定するために使用される。
【００６５】
図８は学習済ＤＥ低カウント、学習済ＤＥ期間カウント、学習済有効ラインカウント、学習済全ラインカウントを決定するために使用される関連する信号のタイミング線図である。図８の一番上に示したものはＰｃｌｋであり、それは、この実施例においては、対称的である。このＰｃｌｋの下側はリセット信号であり、図１Ａにおけるライン４６からｒｅｓｅｔ ｎのラベルが付けられている。該リセット信号の下側はバス４２上のＤＥ信号であり、それはｄｅ ｄ２のラベルによって表わされるように２個のＤＥ信号期間だけ遅延されている。ＤＥ信号の低パルス及び高パルスの相対的な長さは、本発明をより良く例示するために図８においては歪められている。典型的に、水平ブランキング期間である低パルスの幅は高パルスの幅の５％未満である。ｄｅ ｄ２の下降端は、下降端信号ｄｅ ｆｅを発生するために使用され、それはｄｅ ｄ２の下降端で開始し且つ１個のＰｃｌｋ期間の幅である。同様に、ｄｅ ｄ２の上昇端は、上昇端信号ｄｅ ｒｅを発生するために使用され、それはｄｅ ｄ２の上昇端で開始し且つ１個のＰｃｌｋ期間の幅である。このｄｅ ｒｅパルス信号の下側はｄｅ ｃｎｔのラベルを付したカウンタであり、それは該リセットが高へ移行することにより不活性化された後にｄｅ ｆｅの次の下降端後に開始し且つそのカウントはｄｅ ｆｅの次の下降端まで各Ｐｃｌｋ期間に対してインクリメントし、その時点において、それは「１」カウントにリセットして再度そのカウントを開始する。
【００６６】
ｌａｓｔ ｄｅ ｌｏｗのラベルを付したライン内においては、ｄｅ ｆｅの下降端からディスプレイドライバ３６がリセットから抜け出した後に開始するｄｅ ｒｅの次の下降端へカウントされるＰｃｌｋ期間の数である。図７に示したように、ｌａｓｔ ｄｅ ｌｏｗの最初のカウントは２であり、且つ次のＤＥ低パルスに対しても同じである。その結果、ｌｅａｒｎｅｄ ｄｅ ｌｏｗは、２番目のｌａｓｔ ｄｅ ｌｏｗカウントの後に０から２へ変化する。同様に、ｌａｓｔ ｄｅ ｐｅｒは、ディスプレイドライバ３６がリセットから抜け出した後のｄｅ ｆｅの最初の下降端においてカウント動作を開始し、且つｄｅ ｆｅの次の下降端においてカウント動作を停止させ、その時点において、ｌａｓｔ ｄｅ ｐｅｒカウントが再度開始する。同一である２つの連続したカウントの後に、ｌｅａｒｎｅｄ ｄｅ ｐｅｒはｌａｓｔ ｄｅ ｐｅｒの最後のカウントに設定される。学習済ＤＥ低カウントが０以外のものであり、且つ学習済ＤＥ期間カウントが０以外のものである後に、ｌｅａｒｎｅｄ ｘ ｃｎｔカウンタがｄｅ ｆｅの次の下降端においてカウント動作を開始し且つｌｅａｒｎｅｄ ｄｅ ｃｎｔが学習済ＤＥ期間カウントと同一のカウントに到達した後にｄｅ ｆｅの次の下降端上で再カウント動作を開始する。
【００６７】
図８に示したものは参照番号２７０，２７２，２７４におけるＤＥ信号における３つのエラーである。点線は、正しいＤＥ信号があるべきものを示している。これらエラーの各々は、図８に示したように、ｄｅ ｃｎｔ、ＤＥ低カウント、及びＤＥ期間カウントを変化させる。然しながら、これらのエラーのいずれもが同一のカウントを有する２つの連続した誤ったｄｅ ｃｎｔを発生するものではないので、同一のカウントを有する２つの連続する誤ったＤＥ低カウント、又は同一のカウントを有する２つの連続する誤ったＤＥ期間カウント、ｌｅａｒｎｅｄ ｘ ｃｎｔ、学習済ＤＥ低カウント、及び学習済ＤＥ期間カウントは不変であり、且つこれら３個のエラーはディスプレイドライバ３６の残部により使用される発生されたＤＥ信号からフィルタされる。
【００６８】
図９は全体的なフレームのタイミング線図であり且つ本発明の例示を容易化させるために８個のＤＥ期間に対して継続して示されている。実際には、各ＤＥ期間はディスプレイ３４内に書き込まれる１つの行に対応しているので、各フレーム内のＤＥ期間の数は一層より高いものであり、通常数百である。点線として示してあるＤＥパルス２７６は各フレームにおける垂直ブランキング期間を表わしている。
【００６９】
図７に戻り且つ図９を参照すると、ステップ２８０（「学習済ＤＥ低パルスカウント及び学習済ＤＥ期間カウントの両方が０より大きいか？」）は、学習済有効ライン及び学習済全ラインを決定するプロセスは、学習済ＤＥ低カウント及び学習済ＤＥ期間カウントの両方が非ゼロであるまで開始することはないことを示している。学習済ＤＥ低カウント及び学習済ＤＥ期間カウントは、ディスプレイドライバがリセットされる時にゼロに設定される。その条件が満足された後に、垂直ブランキングラインの数がステップ２８２（「垂直ブランキングラインの数をカウント」）及び２８４（「次のＤＥ期間における２個のｐｃｌｋに対しＤＥは高であるか？」）においてカウントされ、それは、又、最初の有効ラインを見つけ出す。ラインカウンタがステップ２８６（「ラインカウンタを次の１に設定」）において１に設定され、且つステップ２８８（「次のＤＥ期間における２個のｐｃｌｋに対しＤＥが高であるか？」）及び２９０（「ラインカウンタをインクリメント」）においてテストが行われて垂直ブランキングの最初のＤＥ期間を見つけ出す。次いで、ステップ２９２（「有効なラインが二度カウントされたか？」）は現在のラインカウントが最初の有効なラインカウントであるか否かを決定する。そうでない場合には、学習済有効ラインカウントがステップ２９４（「学習済有効ラインを巨大有効ラインカウントに設定」）において現在のラインカウントへ設定し、且つステップ２９６（「学習済全ラインを学習済有効ラインカウント＋垂直ブランキングラインの数に設定」）において、学習済全ラインカウントが現在のラインカウント＋ステップ２８２及び２８４において決定された垂直ブランキングラインの数に設定される。次いで、最初のラインがステップ２９８（「カウントをインクリメント」）及び３００（「次のＤＥ期間における２個のｐｃｌｋに対しＤＥは高であるか？」）において最初のラインが見つけられる。ステップ３０２（「全ラインが二度カウントされたか？」）は、全ラインが二度カウントされたか否かを決定し、且つそうでない場合には、動作はステップ２８６へ移行する。全ラインが二度カウントされている場合には、その２つのカウントが比較されてそれらが同じであるか否かがステップ３０４（「最後の２つの全ラインカウントは同じであるか？」）において決定され、且つそうでない場合には、本動作はステップ２８６へ再度移行する。これら２つのカウントが同じである場合には、学習済全ラインカウントがステップ３０６（「学習済全ラインを最後の全ラインカウントに設定」）において最後のラインカウントに設定され且つ本動作はステップ２８６へ復帰する。ステップ２９２におけるテストが、有効なラインが二度カウントされたことを決定する場合には、それら２つのカウントが比較されてそれらが同じであるか否かがステップ３０８（「最後の２つの有効ラインカウントとは同じであるか？」）において決定され、且つそうでない場合には、本動作は再度ステップ２９８へ移行する。これら２つのカウントが同じである場合には、学習済有効ラインカウントはステップ３１０（「学習済有効ラインを最後の有効ラインカウントへ設定」）において最後のラインカウントに設定され且つ本動作はステップ２８６へ復帰する。動作なし（ＮＯＯＰ）ステップ３１２，３１４，３１６は、ＤＥラーニング手順の処理の流れを正しく示すために使用されるフローチャートのツールである。
【００７０】
学習済ＤＥ低カウント又は学習済ＤＥ期間カウントが、ディスプレイドライバ３６がリセット状態にあるか又はスリープ状態にあるものでない限り継続的に動作するＤＥラーニングプロセス期間中に変化すると、ＤＥラーニングプロセスは再開始される。
【００７１】
アルファブレンディング
図１０は図２におけるアルファブレンドブロック９８の動作を示した処理フローチャート３２０である。図１０に示したように、円Ｃにおけるパーシャルモードデータは、ディスプレイドライバ３６がステップ３２２（「低電力モードにあるか？」）において低電力モードにある場合には、アルファブレンドブロック９８の円Ｅにおける出力へパスされ、というのは、低電力モードはブレンド用ＲＡＭ８２データ及び通常のビデオデータと互換性がないからである。次に、ディスプレイドライバ３６がステップ３２４（「アルファブレンドモードにあるか？」）においてアルファブレンドモードにあるか否かの判別がなされ、そうでない場合には、パーシャルモードデータが円Ｅにおける出力へパスされる。次に、通常の２ピクセル組がステップ３２６（「通常のビデオ２ピクセルが定義されたパーシャルウインドウの外側に設定されているか？」）において定義されたパーシャルウインドウの外側にあるか否かの判別がなされる。そうである場合には、該パーシャルモードデータは、定義されたパーシャルウインドウ内側の通常の２ピクセル組が現在処理中であるまで保持され、該定義されたパーシャルウインドウは、ホストプロセッサ３０がパーシャルメモリウインドウをディスプレイ３４上の所望の位置に配置させるために変化させることが可能なレジスタ内に設定されているパーシャルメモリ開始及び終了行及びパーシャルメモリ開始及び終了列によって定義される。表示される通常のピクセルデータが少なくとも部分的に定義されたパーシャルウインドウ内にある場合には、該２ピクセル組の各ピクセルは別々に且つ並列に処理され且つ後にアルファブレンドブロック９８の出力円Ｅを介して出力チャンネル１００へパスされる前に再結合される。
【００７２】
通常のビデオデータは、存在する場合には、円Ｄにおいてアルファブレンドフローチャート３２０へエンターし、且つステップ３２８（「アルファブレンドモードにあるか？」）において、ディスプレイドライバ３６がアルファモードにあるか否かの決定がなされる。そうでない場合には、該通常のビデオデータは円Ｅにおける出力へ直接的にパスされる。ディスプレイドライバ３６がアルファブレンドモードにある場合には、ステップ３４０（「通常のビデオ２ピクセル組が定義されたパーシャルウインドウの外側にあるか？」）において、通常のビデオ２ピクセル組が定義されたパーシャルウインドウの外側にあるか否かの決定がなされる。そうである場合には、該通常のビデオ２ピクセル組は円Ｅにおける出力へパスされる。
【００７３】
該２ピクセル組における２個のピクセルの各々は別々に且つ同時に且つ同一の態様でブレンドされる。該パーシャルメモリピクセルはステップ３４２（「ディスプレイドライバはトランスペアレントモードにあるか且つＰＮ２ピクセル組の最初のピクセル＝０であるか？」）において検査されて、ディスプレイドライバ３６がトランスペアレントモードにあるか否かが決定され、且つそうである場合には、該パーシャルメモリピクセルデータが全てゼロであるか否かが決定される（即ち、３個のサブピクセルデータの各々が全てゼロである）。両方の条件が満足される場合には、該パーシャルメモリピクセルはステップ３４４（「最初のＰＭピクセルを無視」）において無視される。これらの条件のうちの１つが満足されない場合には、該パーシャルメモリピクセルの個々のサブピクセルが、必要である場合には、ステップ３４６（「ブレンドレベルに従って２ピクセル組の最初のピクセルのサブピクセルデータを演算的に割算」）において、当該技術において良く知られている方法によってそれらの数値の７５％、５０％、２５％又は０％（全てゼロに設定）へスケールダウンされる。このプロセスの通常のビデオに対応するものにおいては、パーシャルメモリピクセルもステップ３４８（「ディスプレイドライバはトランスペアレントモードにあるか及びＰＭ２ピクセル組の最初のピクセル＝０であるか？」）において検査されて、ディスプレイドライバ３６がトランスペアレントモードにあるか否かが決定され、且つそうである場合には、該パーシャルメモリピクセルデータは全てゼロである（即ち、３個のサブピクセルデータの各々が全てゼロである）。両方の条件が満足される場合には、通常のビデオの最初のピクセルがステップ３５０（「最初のビデオピクセルを再生された２ピクセルグループの最初のピクセル位置に配置」）において形成されるべき修正された２ピクセル組の最初のピクセル位置に配置される。これらの条件のうちの１つが満足されない場合には、該通常のビデオピクセルの個々のサブピクセルが、必要である場合には、ステップ３５２（「ブレンドレベルに従って２ピクセル組の最初のピクセルのサブピクセルを演算的に割算」）においてそれらの数値の０％、２５％、５０％又は７５％へスケールダウンされ、且つ該スケールされたパーシャルメモリサブピクセル及び該スケールされた通常のビデオサブピクセルがステップ３５４（「該サブピクセルデータを演算的に加算」）において一緒に加算される。該ブレンドされたピクセルは、ステップ３５６（「再生された２ピクセルグループの最初のピクセル位置に最初のブレンドしたピクセルを配置」）において形成されるべき修正された２ピクセル組の最初のピクセル位置に配置される。
【００７４】
該パーシャルメモリデータ及び該通常のビデオデータの入力してくる２ピクセル組の２番目のピクセルはステップ３６２（「ディスプレイドライバはトランスペアレントモードにあるか且つＰＭ２ピクセル組の２番目のピクセル＝０であるか？」）、３６４（「２番目のＰＭピクセルを無視」）、３６６（「ブレンドレベルに従って２ピクセル組の最初のピクセルのサブピクセルデータを演算的に割算」）、３６８（「ディスプレイドライバはトランスペアレントモードに有り且つＰＭ２ピクセル組の２番目のピクセル＝０であるか？」）、３７０（「２番面のビデオデータを再生された２ピクセルグループの２番目のピクセル位置に配置」）、３７２（「ブレンドレベルに従って２ピクセル組の最初のピクセルのサブピクセルを演算的に割算」）、３７４（「サブピクセルデータを演算的に加算」）、及び３７６（「再生された２ピクセルグループの２番目のピクセル位置に２番目のブレンドしたピクセルを配置」）において２ピクセル組の最初のピクセルと同じ態様で処理され、これらのステップは、夫々、ステップ３４２，３４４，３４６，３４８，３５０，３５２，３５４，３５６に対応している。
【００７５】
ディスプレイ上の画像の位置の制御
図１１を参照すると、通常のビデオ画像又はディスプレイドライバ３６がパーシャルモードにある場合に発生される画像とすることが可能なウインドウ６４０内のディスプレイ画像（ＤＩ）６０２を担持するディスプレイ６００が示されている。このＤＩ６０２はディスプレイ上の１組の座標により提示されている。これらの座標は開始列６０６、終了列６０８、開始行６１０及び終了行６１２である。ＤＩ６０２を取囲むディスプレイ６００の残部はボーダー６１４である。ＤＩ６０２は、例えば、該装置自身、又は該装置によって提供されるサービスと関連している商標又はロゴ領域６１８を取囲むバックグラウンドカラー領域６１６を包含することが可能である。画像６０２は、該装置がパーシャル動作モードにエンターする場合に自動的に表示される。該装置は、何等ユーザの入力無しで予め設定した時間の後に低電力にエンターすることが可能である。低電力モード及び減少されたディスプレイへの遷移は、又、バッテリ充電状態に制限することが可能である。
【００７６】
上述したＲＡＭ８２は、ディスプレイの局所的リフレッシュ用の画像データを格納するために使用される。それは、パーシャルモードにおける唯一のビデオ供給源として使用することが可能であり、又はその内容はアルファブレンドモードにおいて入力してくるビデオデータとブレンド（又は重畳）させることが可能である。パーシャルモードにおいて動作している間は、システムパワーは著しく減少されるが、何故ならば、本システムにおけるビデオ制御器をシャットダウンさせることが可能だからである。このモードにおいては、画像データはＲＡＭ８２から読取られ且つ表示をリフレッシュするために使用される。全ての表示リフレッシュタイミングは内部オシレータ（不図示）から派生され、従って何等外部的なビデオ信号は必要とされない。
【００７７】
好適実施例においては、ＲＡＭ８２は２３０，４００ビットのメモリを有している。この寸法は、３ビットデータの８０×３２０ウインドウ、又は各ピクセルの色深さによって掛算されるディスプレイウインドウ（ＤＷ）内に包含されるピクセル総数による等価寸法を表示するのに充分である。
【００７８】
システムプロセッサは、本装置がパワーダウンモードにエンターする時、ビデオモードも終了及び／又はビデオモードを表示するための時間が経過した時を検知する。メモリ内に格納されている命令は、ＲＡＭ８２からのデータでディスプレイをロードするためにディスプレイを操作することが可能である。この動作を実施するためのステップは図１２に示してある。
【００７９】
第一ステップ６２０（「ラッチのＳＤ上部行内にボーダーピクセルを配置」）として、ディスプレイドライバ３６はボーダーデータを該ディスプレイ内に読込む。ボーダーデータは全てのボーダーピクセルに対して同一である限り、本願に対する添付資料Ｂにおいて参照番号１１０で識別したラッチの最初の行の全ての中に格納することが可能である。
【００８０】
次のステップ６２２（「ガラスへ送られるべき次のラインはパーシャルディスプレイウインドウ開始ライン未満であるか又は特定したパーシャルディスプレイウインドウ終了ラインを超えるものであるか？」）において、ディスプレイドライバ３６はＲＡＭ８２及びＤＩ６０２に対するレジスタ７２におけるデータを読取る。この特許における他の箇所において説明しているようにＲＡＭ８２の出力は一対のバスを介して出力チャンネル１００へ供給される。該データのアドレスが検査され且つ該ピクセルがＤＩの座標の外側にある場合には、該ピクセルはボーダーピクセルであり且つ不変のまま留まり、その応答は「ｙｅｓ」であり且つ該ラッチ内のピクセルは同一のまま留まり且つ該ラッチ内のピクセルはステップ６２４（「ＳＤ第一ラインラッチ内にエンコードされているピクセルを表示」）においてディスプレイ３４へ送られる。然しながら、該ピクセルがＤＷ内にある場合には、ディスプレイドライバ３６は次のステップ６２６へ進行する（「パーシャルディスプレイウインドウ開始列に対応するラッチにおいて開始し且つパーシャルディスプレイウインドウ終了列に対応するラッチにおいて終了するラッチのＳＤ上部行内に該画像の次のラインを配置」）。
【００８１】
そのステップにおいて、非ボーダーピクセルが一度に複数の列で該上部ラッチ内にロードされてＤＷの１つの行を形成する。他の箇所において説明されているように、ディスプレイドライバ３６は効率的なデータパッキングを与え、従って複数の列が同時に充填される。出力チャンネル１００は一度に３６ビットのデータを受取り、且つデータパッキングに起因して、最大で８個の列を１つのクロックサイクルで充填することが可能である。その後に、完全なラインのピクセルが本願に対する添付資料Ｂにおける最小番号１１０で識別される第一行のラッチ内に存在するまで、ソースドライバは上述した如くに出力チャンネルをロードする。ローディングが完了すると、該ピクセルはステップ６２８（「ＳＤ第一ラインラッチにおいてエンコードされているピクセルを表示」）において供給されるように表示される。
【００８２】
表示された最後のラインがＤＷ終了行６１２であった場合には、ディスプレイドライバ３６は上述したステップを繰り返す。ステップ６３０（「表示された最後のラインはパーシャルディスプレイウインドウ終了ラインであったか？」）を参照すると良い。そうでない場合には、ディスプレイが垂直ブランキングとなったか否かを判別するためにプロセッサがチェックする（ステップ６３２：「ディスプレイは垂直ブランキングに入ったか？」）。そうである場合には、プロセッサはステップ６２２へジャンプし且つその後のステップを繰り返す。
【００８３】
従って、ホストプロセッサ３０は、適宜のレジスタ７８をディスプレイウインドウ開始ライン、ディスプレイウインドウ終了ライン、ディスプレイウインドウ開始列及びディスプレイウインドウ終了列でローディングすることによりディスプレイ３４上に画像を位置決めさせることが可能である。この方法により、該画像は新たな開始及び終了ライン番号をロードするための２つのレジスタ書込みで上方又は下方へ移動させることが可能であり、新たな開始及び終了ライン番号をロードするための２つのレジスタ書込みで右側又は左側へ移動させることが可能であり、又はディスプレイドライバ３６に対する４つのレジスタ書込みで新たな垂直及び水平位置へ移動させることが可能である。従って、該画像はスクリーンセーバーとして動作するために容易に位置決めさせることが可能である。
【００８４】
ガンマ補償
図１３を参照すると、ソースドライバ回路（ＳＤＣ）１００がデジタル画像データをパストランジスタのソースへ結合されている出力チャンネル２００へ供給する。ガンマ発生器回路（ＧＧＣ）ブロック３００は入力デジタル画像データをガラス上のソース線を駆動するのに必要なアナログ電圧へ変換する。該デジタル画像データは、ストリーミングビデオインターフェース又はレジスタ、フルフレームメモリ又はパーシャルディスプレイメモリ等の別の供給源から来ることが可能である。ＳＤＣは所定数の出力チャンネル２００を有している。好適実施例においては、３２０個の出力チャンネルが存在している。各出力チャンネルは１個のピクセルに対しＲＧＢデータを受取り且つガラスデマルチプレクサセレクト信号（ＣＫＨ１−３）に対して同期されている時間多重シーケンスにおいて赤、緑及び青データのデジタル・アナログ変換を実施する。各ライン時間内のＲＧＢデータの変換シーケンスは第一レジスタに対する設定によって決定される。
【００８５】
第一レジスタ内のレジスタビットが出力チャンネルのデータローディング方向を制御する。ガラスのピクセル／ラインが３２０未満のチャンネルであるディスプレイ適用例の場合には、どの出力がアクティブであり且つどの出力がアプリケーションによって使用されないかを特定するために第二レジスタを使用することが可能である。このことは、ドライバ及びガラスアクティブ領域の間のソースラインファンアウト領域を最適化することを助ける。該第二レジスタは、第一レジスタ設定と関連して特定される。ロード方向がＳ０→Ｓ３１９の方向に設定されている場合には、第二レジスタはＳ０出力に対して参照される。ロード方向がＳ３１９→Ｓ０方向に設定されている場合には、第二レジスタはＳ３１９出力に関して参照される。
【００８６】
チャンネルドライバＤＡＣの電圧転送特性はガンマ参照回路（ＧＧＣ）によって発生される６４個のガンマ参照電圧によって決定される。チャンネルドライバ出力に対する駆動強度も種々の寸法及び寄生容量負荷のパネルに対するセトリング及び電力性能を最適化するためにプログラムすることが可能である。
【００８７】
ガンマ発生ブロック３００の好適実施例において使用可能な４個の異なる本質的なガンマ曲線が存在している。それは各ガンマ曲線に対し６４個の参照電圧を発生する。該本質的な曲線はモジュールユーザに対し種々の目標を達成することが可能である。１つの目標は、種々のモジュールサプライヤーからマッチングする最適性能を得ることである場合がある。与えられたサプライヤーの異なるカラーチャンネルに対し個々の曲線形状を最適化することが可能でさえある。これらの場合においては、該４つの曲線オプションは、モジュールサプライヤーのガラス特性の各々に対し最適化することが可能であり、且つ適切な曲線及び設定の選択が可能である。
【００８８】
複数の本質的な曲線設定を使用する別の理由は、種々のビューイング条件及び適用例に対し性能を最適化するために与えられたモジュールに対し複数のガンマ特性（例えば、γ＝１．０，１．８，２．２，２．５）を提供することである場合がある。この場合には、種々の曲線は、Ｇａｍｍａ Ｓｅｔコマンドを介して、又はガンマレジスタ設定への直接的なレジスタアクセスを介して選択することが可能である。
【００８９】
所望の特性に最も密接にマッチする本質的曲線を選択した後に、その曲線形状をこの特許において後に説明するように更に最適化させることが可能である。好適実施例においては４個の形状が使用されるが、当業者が理解するように、本発明は１つ又は任意の数のガンマ選択曲線形状で実施することが可能である。ユーザは全てのカラーに対し１つの形状を選択することが可能であり又は各カラーチャンネルに対し別個の曲線又は調節設定を選択することが可能である。この同一の本質的形状は、異なる最適化設定で緑及び青の曲線に対して使用することが可能であり、又は異なる本質的形状及び最適化設定を各カラーチャンネルに対して選択することが可能である。与えられたカラーチャンネルに対して、同一の本質的曲線形状を両方の駆動極性に対して使用することが可能である。その他のカスタム化されたガンマ曲線を、例えば、４対１を超える選択を具備する出力マルチプレクサを付加することにより開示したガンマ発生ブロックから発生させることが可能である。
【００９０】
ソースドライバ回路：出力チャンネルブロック
ソースドライバ回路（ＳＤＣ）１００は２個の主要な回路ブロックを有している。１つは各ピクセルに対するデジタル画像データを担持する出力チャンネルブロック２００である。各列は１つのチャンネルである。他方はガンマ発生器回路ブロック３００である。
【００９１】
ＳＤＣ１００は２つのモード、ビデオデータがＬＣＤ内にストリームする通常モード、及びパーシャルＲＡＭ又はその他のメモリからのデータがディスプレイを駆動する低電力モード（３ビット又は１ビット）において動作する。図１４を参照すると、ＳＤＣ１００は、通常モードにおいて、一度に２個のチャンネル（列）毎に１つの行内の各チャンネル４００．ｎをロードする。データは奇数及び偶数バス２０２，２０４を介して担持される。８ビットアドレスバス２０５がアドレスデコーダ２０８．ｎへ走行している。各対の偶数及び奇数チャンネルに対して１個のデコーダ２０８が存在している。最初のラッチ行１１０が完全にロードされた後に、そのデータは第二ラッチ行１２０へ転送される。各チャンネル（列）４００．ｎはデコーダ６０を有しており、それは入力デジタルデータ信号をサブピクセルを駆動するための出力アナログ電圧へ変換する。該アナログ電圧は列パッド２０ｎへ印加される。行と列との交差点におけるガラスデマルチプレクサ３０ＲＧＢ及びパストランジスタ４０がパッド２０ｎ上のアナログ電圧をディスプレイ内の液晶サブピクセルへスイッチさせる。
【００９２】
通常モードにおいて、ビデオデータはシステムプロセッサからＳＤＣ１００へストリームする。画像データは出力チャンネル４００内へロードされ且つ各データ値は液晶ディスプレイ内のカラーピクセルを駆動するためにガンマ発生ブロック３００から供給されるアナログ電圧へ変換される。通常モードは各ピクセルに対して１８ビットのデータを使用する。各ピクセルは３個のサブピクセル、即ち赤に対して１個と、青に対して２番目と、緑に対して３番目とを有している。各サブピクセルは６ビットワードである。従って、各サブピクセルに対して１個づつ３個の６ビットワードを含む各ピクセルに対して１８ビットのデータが存在している。出力チャンネル２００は、各サブピクセルに対するデジタルデータ値をサブピクセルを駆動するためのアナログ電圧へ変換する。変換は一度に１つのカラーについて行われ且つ各カラー変換は各カラーに対して別個のガンマで行うことが可能である。駆動用アナログ電圧がディスプレイ内のサブピクセル位置において液晶へ印加される。印加された駆動アナログ電圧の大きさが当業者にとって良く知られた態様で液晶の透過性を制御する。
【００９３】
ソースドライバ回路：第一及び第二ラッチ
図１４に示したように、ＳＤＣ１００は出力チャンネル２００に対して一度に３６ビットのデータを出力する。該データは２個のバス２０２，２０４を介して供給される。通常モードにおいて、各バスは１個のピクセルに対し１８ビットのデータを担持し且つ一緒になってバス２０２，２０４は２個の隣接する（偶数及び奇数）列に対するデータを担持する。ピクセルアドレスブロック２０８は１つのバスからのデータを行１１０内の偶数ラッチへ指向させ、且つ他の列に対するデータは行１１０内の奇数ラッチへ指向される。各ピクセルに対して１個のラッチが存在している。各ラッチ内には３個の６ビットレジスタが存在しており、それらは各ピクセルに対して１８ビットのＲＧＢデータを保持する。第一行１１０が完全にロードされた後に、そのイネーブル信号１０１は高となり且つその内容は第二行１２０へ転送する。その結果、行１１０内の列４００は、将来のピクセルに対するデータでロードさせることが可能である。ローディングが完了すると、全体の行のピクセルに対するデータが第二ラッチ１２０内へロードされる。
【００９４】
ＳＤＣ１００は、本装置が通常モード、３ビットモード又は１ビットモードで動作するか否かに拘わらず、常にラッチ１１０内にデータをロードする。３ビットモード期間中、各サブピクセルに対して８個の可能な状態が存在しており、即ち白、黒、赤、青、緑、及びイエロー、シアン、マジェンタを発生するための該カラーの組み合わせである。次の１ビットモードにおいては、サブピクセルは全て同一であり且つ各ピクセルは白又は黒のみである。
【００９５】
３ビットモードにおいてパワー即ち電力を節約するために、内部オシレータ（不図示）は４によって分割される。この分割されたオシレータは全てのデジタルブロックをクロックさせる。１つ又はそれ以上の不必要な回路ブロック（例えば、バックライト、不図示）は電力を節約するためにゲートオフされる。８個の３ビットピクセルが一度に出力され、且つアドレス及びアドレス反転）出力がその２個の最小桁ビット（ｌｓｂ）が１に設定され、一度に８個の３ビットピクセルをアドレッシングする。ｐｉｘ０及びｐｉｘ１出力は、図４に示したように、該８個の３ビットピクセルをパックさせる。
【００９６】
ピクセルブロックは、常に、１８ビットのデータを有している。３ビットモードの場合には、ブロックｐｉｘ０及びｐｉｘ１のピクセルのデータが図示したように偶数／奇数（左／右）列内にロードされる。このローディングは冗長的であり且つ４回繰り返される。然しながら、４個のロードの後に、各ラッチは少なくとも各サブピクセルに対して４ビットを有している。該データバスの各サブピクセルラッチにおける２個の最小桁ビットは使用されない。１ビットモードにおいては、１つのカラーの全ての３ビットに対するデータは同じである。
【００９７】
ソースドライバ回路：デコーダ
行１２０に対するデータは、ディスプレイ上の薄膜トランジスタのソース線を駆動するために、一度に１つのカラーづつデジタルからアナログへ変換される。行１２０の出力はトライステートバッファ５０によって列デコーダ６０に対して多重化される。任意の１つの時間において、赤、又は青又は緑を表わす単一カラーの６ビットワードがイネーブルされ且つデコーダ６０へパスされる。換言すると、各ラッチにおけるレジスタ１３．１、１３．２及び１３．３におけるデータは逐次的にデジタルからアナログ電圧へ変換される。変換は各ラッチにおける各レジスタ１３１（赤）に関して同時的に行われ且つ最初に赤、次いで青及び最後に緑を変換させるために繰り返される。
【００９８】
デコーダ６０はデジタル信号をアナログ電圧へ変換する。各１つが６４対１アナログマルチプレクサである。レジスタ１３．１、１３．２又は１３．３からのデジタル入力に対して、デコーダ６０は６４個の入力アナログ電圧のうちの１つを選択する。これらの電圧は該カラーピクセルを駆動する。各デコーダ６０はガンマ発生器回路（ＧＧＣ）３００の６４線出力バス２５０へ結合されている。以下に明らかになるように、ＧＧＣ３００における各カラーはそれ自身のガンマを有している。デジタルアナログ変換は一度に１つのカラーづつ直列的に実施される。例えば、赤選択を設定すると、レジスタ１３１からの６ビット赤ワードがデコーダ６０へ入力される。デコーダ６０は６４個の赤参照電圧信号を受取り、それから、それは該６ビット赤ワードに対応する電圧レベルを選択する。デコーダ６０はツリーデコーダの形態における６４対１アナログマルチプレクサである。このようなデコーダは当該技術において良く知られている。任意の与えられた６ビットデジタルワードに対し、該デコーダツリーを介してただ１つの有効な経路が存在している。各潜在的に有効な経路の入力端は該６４個の参照電圧のうちの１つへ接続されており且つレジスタ１３．１，１３．２又は１３．３からのデジタル信号が該デジタル信号に対応するアナログ電圧を接続するために有効な経路を設定する。
【００９９】
トライステートバッファ５０の出力とデコーダ６０の間にレベルシフター７０が存在している。該レベルシフターは電力を節約するためにデジタルドメイン内において走行されている。該デジタル電圧は約１．８Ｖであり且つアナログ電圧は最大で５．５Ｖである。この特徴は、電力を保存することに貢献するが、何故ならば、電力は電圧の平行に比例するからである。そうであるから、本発明の可及的に大きな一部がデジタルドメインにおいて動作する。
【０１００】
デコーダ６０のアナログ出力が３対１アナログマルチプレクサ６１へ接続されている。それは３個のアナログ入力を有しており、通常モードに対する６ビットデータ入力を表わす第一アナログ入力と１ビット及び３ビットモードに対する１ビットデータ入力を表わす第二及び第三アナログ入力を包含している。それは２個の制御信号を有している。１つは第一アナログ信号をデコードするための通常モードを選択し且つ他方は第二又は第三アナログ信号を選択する。通常モード期間中、マルチプレクサ６１はカラー（第一）アナログ電圧を受取り且つそれをディスプレイパッド２０へパスする。然しながら、３ビットモード期間中、マルチプレクサ６１は第二及び第三アナログ入力からゼロ又は１データを取りそれらをパッド２０へ印加する。
【０１０１】
マルチプレクサ６１の出力は、パッド２０からの１８ビットモード期間中アナログ電圧をバッファする増幅器６２へ接続されている。通常モード期間中、マルチプレクサ６１はデコードされたアナログ電圧出力をオペアンプ６２へパスする。それはカラー電圧信号をバッファし且つそれを該列のパッド２０へ印加する。然しながら、３ビット動作期間中、オペアンプ６２はパワーダウンされ且つオペアンプ６２における並列スイッチがその入力を出力へシャントさせる。そうであるから、３ビットモード期間中、マルチプレクサ６１の出力はパッド２０へ接続される。マルチプレクサ６１はＧＧＣ３００から直接的に基準電圧を受取り且つ該基準電圧をオペアンプ６２のバイパス接続を介してパッド２０へ直接的に印加する。
【０１０２】
ＬＣＤガラスディスプレイは各ピクセルに対して３個の薄膜パストランジスタ４０Ｒ，４０Ｇ，４０Ｂ（各カラーに対して１個）有している。該チャンネルドライバは表示されるべき赤、緑又は青サブピクセルに対するデータを選択するための別個のセレクト信号Ｒｓ，Ｇｓ，Ｂｓを有している。ガラスパネルは３本のクロック線、ＣＫＨ１（赤）、ＣＫＨ２（緑）、ＣＫＨ３（青）を有しており、それらは、夫々、赤、緑及び青サブピクセルの動作を制御する。１実施例においては、セレクト信号Ｒｓ，Ｇｓ，Ｂｓ及びクロック信号ＣＫＨ１−３は同一のものとすることが可能であり又は同一であるようにスイッチさせることが可能である。全ての場合において、ＣＫＨ１が高へ移行すると、列の各々に対する赤電圧が選択された行に対する赤サブピクセル内にクロック入力される。カラー選択及びクロック動作は、全ての行がそのカラー電圧を有するまで、青、緑に対して繰り返される。タイミング制御器（不図示）がカラーセレクト信号及びクロック線ＣＫＨ１−３のクロック動作を制御する。該タイミング制御器は、ＳＤＣとは別個のブロックとすることが可能であり、又はＳＤＣ内の一体的なブロックとすることが可能である。このようなタイミング制御器及びチャンネルドライバ回路の形態は当業者に知られている。該タイミング制御器（不図示）はディスプレイが充填されるまで行から行へ移動する。
【０１０３】
薄膜トランジスタ４０Ｒは、赤が選択される場合にターンオンする。パッド２０上の出力アナログ電圧がディスプレイの第一列における赤サブピクセルへ印加される。全ての赤サブピクセルは同時的にイネーブルされる。このプロセスは、その行が完全に付勢されるまで、他の２つのカラーに対して繰り返される。ディスプレイは容量性であり且つその特徴はサブピクセルが６ビットカラーワードによって決定されるそれらのカラーレベルへ迅速にセットさせることを可能とする。該容量性特徴は、該ディスプレイがリフレッシュされるまで、サブピクセル上の電圧を保持する。そうであるから、各サブピクセルは３つのカラーの混合を与えるために迅速に付勢され、且つ該ディスプレイにおける行は画像のフレームを表示するために迅速にロードされる。赤、緑及び青のサブピクセルの照明のシーケンス動作は人間の目によって気付かれない程短い時間で発生し、且つ該ディスプレイの容量は連続的なカラーの出現を維持するのに充分である。
【０１０４】
本発明の利点の中で、各カラーピクセルによるデコーダ６０、マルチプレクサ６１及びオペアンプ６２の共通的な使用がある。各カラーに対して別個のデコーダ及び増幅器を使用する代わりに（３×３２０＝９６０）、好適実施例は３つの全てのカラーに対し単に１個のデコーダ及び１個のオペアンプを有している。
【０１０５】
当業者が理解するように、ディスプレイに対する各書込期間中に行を選択するために行セレクト信号（不図示）が使用される。該行セレクト信号は上部又は底部行で開始し且つ全てのディスプレイが書き込まれるまで行毎に作用する。次いで、該プロセスはビデオの次のフレームに対して再度開始する。行の数は任意である。好適実施例においては、４８０個の行が存在している。然しながら、当業者が理解するように、ディスプレイはより多くの又はより少ない数の行を有することが可能であり且つＳＤＣは選択されたディスプレイにおける全ての行を駆動する形態とされている。
【０１０６】
ソースドライバ回路：ガンマ発生器回路（ＧＧＣ）
ＧＧＣブロック３００が図１５に示されている。それは８０個のレンジ抵抗３９０、５個のレンジデコーダ３７０、５個のレンジ増幅器３５０、６４個の基準（参照）電圧出力３１０．００−３１０．６３を具備する基準抵抗ストリング３３０及び６４個の４対１アナログマルチプレクサ３２０からなるネットワークである。ヒューリスティックな目的のために、図１５は単に４個の出力マルチプレクサを示しているに過ぎない。６４個のマルチプレクサ３２０の出力は６４ビット出力バス２５０上に配置され、出力チャンネルのＤＡＣ６０に対する６４個の基準電圧の選択を与える。ＧＧＣは、正及び負の両方の電圧で各カラーに対する別個のガンマ値を発生することが可能である。ＧＧＣはルックアップテーブルの問題を解消しており且つその代わりにＬＣＤディスプレイに対する実時間アナログ電圧発生器である。ＧＧＣは、又、ディスプレイが各カラーに対して異なるガンマを有することを可能とするために１つのガンマ曲線から別のガンマ曲線へオンザフライでスイッチングすることが可能である。ＧＧＣは異なるディスプレイに対するガンマと互換性があるように調節可能である。各ガンマ値は異なるディスプレイを収容するために変更することが可能である。
【０１０７】
当業者が理解するように、液晶へ印加される極性は周期的に逆にすべきである。単一極性電圧が継続的に液晶に印加されると、結晶は永久的に配向状態となり、その変化する能力を失う場合がある。その結果、ディスプレイ上にゴーストイメージが発生される。この問題を回避するために、ガンマ基準ネットワーク上の電圧３０１，３０２が周期的に逆にされてディスプレイのライン／行に対して反対極性の電圧を供給する。典型的な技術はラインインバージョンであり、その場合に、各ラインは第一極性電圧を１つのフレームに印加させ且つ反対極性の電圧を次のフレームに印加させる。別の技術はピクセルインバージョンであり、その場合、最初のフレームの隣接するピクセルが反対極性を有しており且つ該ピクセル上の極性が次のフレーム上で逆にされる。
【０１０８】
インバージョンは図１５Ａにおける極性信号の逆転により達成される。このことは、実際上、低電圧を上端へ印加し且つ高電圧を下端へ印加し又はその逆とすることによりレンジ抵抗ストリングを「フリップ」させる。これらの電圧が変化されると、該電圧はガンマ基準を介して伝搬し且つガンマ曲線は何等付加的な回路変化無しで反転される。
【０１０９】
ＧＧＣ３００の動作は基準抵抗ストリング３３０から入力レンジ抵抗ストリング３９０へ戻って最も良く説明される。ＧＧＣはゼロ（ＶＲＥＦＭＩＮ）から最大（ＶＲＥＦＭＡＸ）の範囲にわたる６４個の基準（参照）電圧を出力する。然しながら、これら６４個の出力は線形的なものではない。当業者が理解するように、ＬＣＤ用の駆動電圧は非線形的に変化すべきである。人間のカラーに対する知覚は線形的なものではなく、従ってＬＣＤによるカラー画像の再生は見る者にとって許容可能なものとして表われるために非線形的なものとせねばならない。更に、ＬＣＤの透過性応答は非線形的であり且つそれもガンマ曲線内に組込まれねばならない。
【０１１０】
好適実施例においては、デコーダ６０は６４個の基準即ち参照電圧を有している。これらの基準電圧は基準抵抗ストリング３３０上のタップ３１０．００−３１０．６３において見出される。非線形性は幾つかの態様で基準抵抗ストリング３３０内にプログラムされる。最初に、タップ間の間隔は等しいものではない。そうであるから、逐次的なタップ間の電圧降下は異なっている。第二に、ストリング３３０上の５個のタップ（０，７，２４，５６，６３）における基準電圧は５個のオペアンプ３５０によって駆動される。これらの増幅器はレンジＤＡＣ３７０へ接続されており、それはレンジ抵抗ストリング３９０から基準電圧を選択する。このことはガンマ曲線の粗調節を与え且つ赤、緑又は青の正及び負に対しオンザフライでユーザが異なるガンマ曲線を有することを可能とする。実際上、これは６組の電圧である。
【０１１１】
入力レンジ抵抗ストリング３９０は互いに等間隔である８０個のタップを有している。ストリング３９０は等しい電圧分割の線形的分圧器を与えている。５個のレンジＤＡＣ３７０が存在している。各レンジＤＡＣはレンジ抵抗ストリング３９０上で使用可能な３２個の可能な基準電圧のうちの１つを選択する。例えば、ＤＡＣ３７１は０と３２との間の任意のタップへ接続することが可能であり、ＤＡＣ３７２はレンジ１２−４４内の任意のタップへ接続することが可能であり、ＤＡＣ３７３はタップ２４−５６へ接続し、ＤＡＣ３７４はタップ３６−６８へ接続し且つＤＡＣ３７５はタップ４８−８０へ接続する。レンジＤＡＣ３７０は、抵抗ストリング３３０への入力電圧を修正することにより出力基準抵抗ストリング３３０のガンマ出力電圧をユーザが修正することを可能とする。例えば、基準抵抗ストリング３３０上の位置２４における基準電圧は、レンジＤＡＣ３７３へのタップ入力を変更することにより調節することが可能である。勿論、それは位置７と５６との電圧に影響を与える。電圧は５個の位置０，７，２４，５６，６３においてのみ駆動される。位置の間の電圧は２つの駆動される位置の間の選択された位置によって決定される。例えば、位置２４と７との間の電圧は、位置２４と７との間の非一様なステップを有する分圧器の結果である。この結果を達成するために、位置７における４対１マルチプレクサ３２２、位置２４における３２３及び位置５６における３２５の出力はそれらの夫々のレンジ増幅器３５２，３５３，３５４の出力へ接続されている。
【０１１２】
レンジ抵抗ストリング３３０を横断しての電圧降下は典型的に３−５Ｖである高基準電圧ＶＨＲから典型的に接地即ちゼロである低基準電圧ＶＬＲへ変化する。８０個の抵抗値が存在するに過ぎないが、各ＤＡＣ３７０はレンジ抵抗ストリング３９０から３２個の基準電圧を受取る。そうであるから、ＤＡＣ３７０間において比較的大きな基準電圧のオーバーラップが存在している。ＤＡＣ３７０の出力は４セグメント非線形曲線のブレークポイントである。これらのセグメントは４つの調節可能な領域、即ち６３−５６，５６−２４，２４−７，７−０に対応している。各レンジＤＡＣは、該レンジの端部のうちの１つにおける基準電圧を確立するために個別的に選択可能である。ＤＡＣ３７５はレベル６３における電圧を設定し、ＤＡＣ３７４はレベル５６における電圧を設定し、ＤＡＣ３７３はレベル２４における電圧を設定し、ＤＡＣ３７２はレベル７における電圧を設定し、且つＤＡＣ３７１はレベル０における電圧を設定する。１つの領域から次の領域への電圧降下は異なっており且つ個々のステップは非線形的である。
【０１１３】
例えば、図５は１つのカラー即ち色に対する典型的なガンマ曲線を表示している。それは６４個の公称的なレベルを有している。レベル６３とレベル５６との間において、出力電圧は１Ｖだけ変化することが可能である。然しながら、レベル５６とレベル２４との間においては、電圧変化は約０．４Ｖである。レベル２４とレベル７との間においては、電圧は約０．７Ｖだけ変化する。レベル７と０との間においては、その変化は殆ど２Ｖである。別の言い方をすれば、タップ６３と６２との間の抵抗値はタップ６２と６１との間の抵抗値と同じではない。異なっており且つ等しくない位置において基準抵抗ストリングにタップを設定することは非線形的なガンマ出力を発生する。
【０１１４】
好適実施例のＧＧＣはガンマ曲線を４つの調節可能な曲線領域、６３−５６、５６−２４、２４−７、７−０に分割する。レンジＤＡＣは各領域の１つの端部を決定し且つ出力タップが該曲線領域の他方の端部を決定する。約４Ｖである最大出力電圧はレベル６３におけるものであり且つゼロである最小電圧はレベル０におけるものである。レベル６３，５６，２４，７，０における電圧は仕様を表示するための形態とすることが可能である。
【０１１５】
ソースドライバ回路：低電力モード
低電力モードは１ビット又は３ビットを使用することが可能である。１ビットモードにおいては、ユーザは、しばしば、黒及び白を使用することを好む。然しながら、図１５ＡにおけるＤＡＣ３７５及び３７１によって供給することが可能な電圧のレンジ即ち範囲を使用して形成することが可能な任意のカラーを使用することが可能である。１つのカラーは、バックグラウンドカラーとすることが可能であり、且つ他方のカラーはフォアグラウンドカラーとすることが可能である。１つのフォアグラウンドカラーから別のフォアグラウンドカラーへスイッチすることも可能である。例えば、バッテリ電力が低い場合には、製造業者は、フォアグラウンドカラーを白から赤へスイッチさせ従ってテキストメッセージ又は低電力画像に加えて低電力であることを警告するカラーを使用するためにガンマ発生器回路を設定することが可能である。３ビットモードにおいては、サブピクセルがカラーを供給するために異なってスイッチする。１ビットモードにおいては、サブピクセルが典型的に黒及び白である単に２つのカラーを供給するために同じにスイッチする（即ち、同一の値を有する）。
【０１１６】
典型的な低電力モードにおいては、カラーはそれらの最大値にあり且つ赤、緑、青、シアン、マジェンタ、イエロー、黒及び白を発生する場合がある。３ビットモードは原色（赤、緑又は青）又はこれらのカラーの組合わせを使用する。各カラーは高又は低とすることが可能である。然しながら、本発明の特徴は、カラーをそれらの最大又は最小未満に設定することを可能とすることである。そうであるから、より明るいシェードの赤（可及的に最も高い電圧未満の電圧）を選択可能である。選択はレンジマルチプレクサ３２０，３２１によって行われる。赤をその最大値未満に設定し且つその他のカラーをそれらの最大に設定することにより、赤の貢献分が減少される。このように、各カラーからの貢献分を変化させることにより、ガンマ回路は赤、緑及び青の基本的な組合わせに制限されるものではなく、８個（３ビットモードにおいて）又は２個（１ビットモードにおいて）のカスタムカラーの組に制限される。
【０１１７】
本発明の特徴のうちの１つは、通常モードにおいて最適な電力を供給し且つ低電力モードにおいて電力を節約することの柔軟性である。通常モードにおいて、各チャンネル（列）はバッファ増幅器６２によって個別的に駆動される。然しながら、低電力モードにおいては、バッファ６２はシャットダウンされ且つディスプレイはレンジ増幅器のうちの単に２個によって中心的に駆動される。低電力モード期間中、出力チャンネル内のオペアンプ６２及びＧＧＣ３００内のレンジ増幅器３５３−３５５はパワーダウンされ且つガンママルチプレクサ３２０の全ては切断される。バイアス回路が、中心ガンマ基準からディスプレイを駆動するのに充分なだけレンジ増幅器３５１及び３５２に対するパワーをブーストする。
【０１１８】
低電力モードにおいては、チャンネルドライバは高及び低電圧を必要とするに過ぎない。高及び低電圧が使用されるに過ぎないので、基準抵抗ストリング３３０は必要とされず且つそれは実効的に電力を節約するために切断される。該低電力電圧はデコードされることはない。その代わりに、低電力モード信号に対応するアナログ電圧は直接的に出力チャンネル内のマルチプレクサ６１へ接続される。そうであるから、バイアスブロック及び２個のレンジ増幅器３５１，３５２がディスプレイに電力を供給する。カラーモードマルチプレクサ３４０が高基準電圧６３及びＤＡＣ３７２の出力へ結合されている。カラーモードが選択され且つ本装置が低電力モードにエンターすると、位置６３における高基準電圧が第二レンジ増幅器３５２へ直接的に接続される。単に２つの有効基準電圧が表われるに過ぎず且つそれらは位置０及び７におけるものであり且つバス２５０へ印加される。その他の回路トレースと比較して、ゼロ及び７位置からチャンネルマルチプレクサ６１へ電圧及び電流を担持する回路トレースは残部よりも一層大きい。このより大きな寸法は抵抗を減少させ、そのことは、ディスプレイが中央位置から駆動されることを可能とする。
【０１１９】
低電力３ビットモードにおいては、チャンネルドライバは図１６に関連して上述したようにデータパッキングを実施する。図１４を参照すると、トライステートスイッチ５０は３ビットデータを受取る。各カラーは、実際上、デマルチプレクスされ且つ点線接続５１を介して該マルチプレクサを制御するＬＳＤを介してマルチプレクサ６１へパスされる。ガンママルチプレクサ３２０がパワーダウンされ且つこのことは３ビットモード期間中の競合の可能性を取除く。
【０１２０】
ソースドライバ回路：製造業者調節
６４個のガンママルチプレクサ３２０は、製造業者が基準抵抗ストリング３３０の個々のタップ点を調節することを可能とする。各マルチプレクサは４個又はそれ以上の入力タップ点を有している。該マルチプレクサ上のセレクト信号が、ユーザが所望のタップ点を選択することを可能とする。各ガンマ基準電圧に対して１つづつ６４個のＤＡＣが存在していない理由は、基準電圧０及び６３は、常に、該曲線の端点であり且つ、常に、基準抵抗ストリングの端部に接続されているからである。
【０１２１】
該６４個のガンマ出力マルチプレクサ３２０は更なる調節を許容する。例えば、好適実施例においては、各ガンママルチプレクサ３２０は、４個の別個のガンマ曲線を発生するための４対１アナログマルチプレクサである。然しながら、該マルチプレクサは好適実施例よりもより大きいか又はより小さい任意の寸法のものとすることが可能であり、これに制限するものではないが、例えば８対１又は３対１を包含している。
【０１２２】
代替的な低電力カラーパレットを具備するガンマ発生器回路３００Ｄが図１５Ｄに示されている。ＧＧＣ３００Ｄは２個の６４対１のＤＡＣ３７６，３７７をレンジ抵抗ストリング３９０に接続している。ブロック３９４におけるカラーレジスタが基準抵抗ストリング３９０上の位置のうちの１つを選択するためＤＡＣ３７６，３７７を設定する。各ＤＡＣ２７６，２７７はレンジ抵抗ストリング３９０のフルレンジから８０Ｖのうちの１つを選択することが可能である。該ＤＡＣのうちの１つは一層高い電圧に設定され且つ１つはより低い電圧に設定される。カラーレジスタ設定は、製造業者が低電力モードに対してより多くのカラーを提供するために赤、青、緑のカラーの各々のオン及びオフ強度を個別的に調節させる。動作において、マルチプレクサ３４０，３４１における制御信号がＤＡＣ３７６，３７７の出力を選択し且つその他の制御はＤＡＣ３７１−３７５及びレンジ増幅器３５３，３５４，３５５をシャットダウンさせる。レンジ増幅器３５１，３５２は、それらの入力をセレクトマルチプレクサ３４０，３４１の出力へ接続している。該増幅器出力はディスプレイを直接的に駆動するためにライン２５２，２５３へ接続されている。上述したように、ライン２５２，２５３はガンマ出力バス２５０のより大きなトレース線である。従って、単に２本の出力線が低電力モードにおいて駆動されるに過ぎない。
【０１２３】
別の方法は、基準抵抗ストリング３３０の出力において６４対１マルチプレクサを付加し且つ３ビットモード期間中レンジ増幅器３５０をパワーアップした状態に維持することによりより多くのカラー分解能を提供する。それは、６４個の出力基準電圧を供給し、それは直接的にパッド２０へ印加することが可能である。例えば、当業者は、全てのガンママルチプレクサをパワーアップした状態とさせ、与えられたカラーに対して高及び低電圧を選択するために該マルチプレクサを使用し、次いで該カラーを直接的に該ガンママルチプレクサからチャンネルドライバへ印加することが可能である。２個の付加的な６４対１マルチプレクサ及び２個のバッファが該ガンマ基準ブロックから直接的に列を駆動するために必要である。このことは、通常モードにおける能力と類似した態様でユーザが低電力モードにおいてカラーを選択することを可能とする。実際上、１個の独立したカラーに依存して、１個の独立したカラーと７個のその他のカラーを有することが可能である。
【０１２４】
ガンマ発生器回路３００Ｃはこのアプローチを模式化しており且つ図１５Ｃに示してある。そこでは６４対１デコーダ３７８，３７９が６４ビット出力バス２５０へ接続されている。増幅器３５８，３５９への入力は、夫々、デコーダ３７８，３７９の出力へ接続されており、且つ該増幅器出力はディスプレイを駆動するためにバス２５０内の通常より大きな出力線へ接続されている。カラーレジスタ３９１，３９２はデコーダ３７８，３７９におけるカラーレベルを設定する。動作において、全体的なガンマ回路３００Ｃは完全にオンに留まる。この実施例はより多くの電力を消費するが、それはＧＧＣ３００Ｃの６４ビット出力からカラー選択がなされるのでより広範なカラーの選択を行うという付加された利点を有している。
【０１２５】
図１５Ｄの実施例においては、デコーダ３７６，３７７の各々は５ビットを取扱うために３２個のタップを有している。然しながら、それらは、６４個のタップを有していた場合には、６ビットを取扱うことが可能である。レジスタ３９４は赤、緑及び青のカラーの各々に対し高及び低の設定を選択する。
【０１２６】
ＧＧＣ３００Ｃにおいて、ＤＡＣ３７８，３７９は、ＧＧＣ３００Ａにおいて使用可能な制限されたレンジと対比してそれに対して使用可能なフルレンジのカラーを有している。同様に、ＧＧＣ３００Ｃにおいては、そのデコーダ３７８，３７９もフルレンジのカラーを有している。
【０１２７】
図１８を参照すると、本特許請求の範囲に記載されている発明の１実施例によれば、本願譲受人であるナショナルセミコンダクタコーポレイションの市販製品は、コマンド及びコンフィギュレーションステージ、低速シリアルインターフェース（ＬｏＳＳＩ）、パーシャルディスプレイメモリ、ビデオインターフェース、ＭＰＬレシーバ、ＥＥＰＲＯＭ、タイミング制御器、レベルシフタ、オシレータ、ＤＣ−ＤＣコンバータ、ソースドライバ、ガンマ基準及びＶＣＯＭドライバを包含しており、それらは実質的に図示した如くに相互接続されている。
【０１２８】
該コマンド及びコンフィギュレーションブロックは、コマンドインタプリタ及びコンフィギュレーションレジスタを包含しており、それらは本装置の機能、設定及び動作モードを制御する。本装置を制御し且つコンフィギュレーションレジスタを修正するために２つの方法を使用することが可能である。コマンドモードにおいては、ＬｏＳＳＩインターフェースから受取られたＯｐＣｏｄｅが、受取ったＯｐＣｏｄｅ及びＥＥＰＲＯＭ内に格納されている「コマンドプロファイル」に基づいてモード変化又はコンフィギュレーションレジスタに対する変化を行わせる。コマンドモードを使用する装置制御は、ホストプロセッサディスプレイドライバソフトウエアをディスプレイ独立性とさせることを可能とする点において有益的である。レジスタアクセスモードにおいては、ＬｏＳＳＩインターフェースは直接的にコンフィギュレーションレジスタへアクセスする。ハードウエアリセット（ＲＥＳＥＴ Ｎピン）がアサートされると、本装置はコマンドモードとされる。レジスタアクセスモードは、Ｅｎｔｅｒ  Ｒｅｇｉｓｔｅｒ  Ａｃｃｅｓｓ  Ｍｏｄｅコマンドを発行することによりＬｏＳＳＩインターフェースから選択することが可能である。コマンドモードは、Ｅｎｔｅｒ  Ｃｏｍｍａｎｄ  Ｍｏｄｅ  ＯｐＣｏｄｅを発行することによりＬｏＳＳＩインターフェースから選択することが可能である。
【０１２９】
ＬｏＳＳＩインターフェースは、幾つかの機能、即ちコマンドを送る、コンフィギュレーションレジスタへアクセス、パーシャルディスプレイメモリへデータを送る、のために使用される。ＬｏＳＳＩインターフェースはＳＰＩ ＣＦＧピンの状態によって決定されるようにＳＰＩ又はＴＩＳプロトコルのいずれかを使用する。ＬｏＳＳＩインターフェース信号はＣＭＯＳ論理レベル（ＧＮＤ，ＶＤＤＤ）を使用する。ＬｏＳＳＩインターフェースは４個の信号を包含しており、即ちＳＰ ＣＳＸ（チップセレクト入力）は低アクティブであり、ＳＰ ＣＬＫ（シリアルクロック入力）はデータ転送同期信号でありレジスタ書込み又はコマンド動作期間中に最大で１０ＭＨｚの速度で動作することが可能であり、又はレジスタ読取り動作期間中は最大で６．６ＭＨｚで動作することが可能であり、且つアイドルにある場合には高に設定されるべきであり、ＳＰ ＤＩ（シリアルデータ入力）はシリアルデータ入力ピンであり且つＳＰ ＣＬＫの上昇端においてサンプルされ、且つＳＰ ＤＯ（シリアルデータ出力）はシリアルデータ出力ピンであり且つデータが読取り動作期間中に駆動出力される場合を除いて高インピーダンス状態に保持される。ＳＰ ＤＩ及びＳＰ ＤＯ信号は、ホストプロセッサが双方向データ転送をサポートする場合には、一体的に接続することが可能である。ＬｏＳＳＩインターフェースにおいて２つのプロトコルがサポートされており、即ち８ビットプロトコル（ＳＰＩプロトコル）及び各トランズアクションの開始においてエキストラなビットを包含している９ビットプロトコル（ＴＳＩプロトコル）である。ＳＰＩプロトコルはＳＰＩ ＣＦＧピンをＶＤＤへ接続することにより選択される。
【０１３０】
ＰＳＩプロトコルにおけるエキストラなビット（データ／コマンド即ちＤ／ＣＸ）は爾後の８ビットがコマンドであるか又はデータフィールドであるかのいずれかとして識別するためにコマンドモードにおいて有用である。このことは、部分的に完了したコマンド引き数転送から回復するために手助けとなる場合がある。例えば、この条件は、パーシャルディスプレイメモリへ画像データを転送して間にホストインタラプトが発生した場合に発生する場合がある。ＴＳＩプロトコルが使用される場合には、処理中トランズアクションを終了させ且つ残りのデータの転送をアボートさせることが可能である。次いで、該インタラプトを処理した後に、そのトランズアクションをコマンドではなくデータ転送として識別することにより、該コマンド及び前に送ったデータを再発行すること無しにパーシャルディスプレイメモリへ残りのデータを送ることが可能である。代替的に、ＳＰＩプロトコルが使用される場合には、データ転送を再開することが可能となるまでＬｏＳＳＩチップセレクト（ＳＰ ＣＳＸ）及びクロック信号（ＳＰ ＣＬＫ）をそれらの現在の状態に保持される限り、インタラプトをサービスし且つデータ転送を中止することが可能である。
【０１３１】
パーシャルディスプレイメモリブロックは、ディスプレイの局所的リフレッシュのために画像データを格納するために使用される。それは、パーシャルモードにおける唯一のビデオ供給源として使用することが可能であり、又はその内容はアルファモードにおいて入力して来るビデオデータとブレンド（又は重畳）することが可能である。パーシャルモードにおいて動作している間に、システムパワーは著しく減少される、というのは、システムにおけるビデオ制御器をシャットダウンすることが可能だからである。このモードにおいては、画像データはパーシャルディスプレイメモリから読取られ且つディスプレイをリフレッシュさせるために使用される。全てのディスプレイリフレッシュタイミングは内部オシレータから派生され、従って外部的なビデオ信号が必要とされることはない。アルファモードにおいては、パーシャルディスプレイメモリの内容は入力して来るビデオデータに関してトランスペアレントテキスト又はボーダーオーバーレイとして使用することが可能である。それは、又、ビデオデータに対してフルカラーのロゴ及びその他の効果を付加するためにパーシャルディスプレイメモリの内容をブレンドさせることが可能である。パーシャルディスプレイメモリは２３０，４００ビットのメモリを包含している。この寸法は３ビットデータの８０×３２０ウインドウ、又は各ピクセルの色深さによって乗算されるパーシャルディスプレイウインドウ内に包含される全ピクセルによる等価寸法をディスプレイするのに充分である。レジスタアクセスモードにおいては、次のセクションにおいて説明するように、ＲＡＭ ＰＯＲＴレジスタへデータを書込むことによりパーシャルディスプレイメモリ内に画像データをラスター順でストリームさせるべきである。コマンドモードにおいては、Ｍｅｍｏｒｙ Ｗｒｉｔｅコマンドが、パーシャルディスプレイメモリへ画像データを送るために使用される。
【０１３２】
パーシャルモード期間中、ピクセルデータはパーシャルディスプレイメモリから読取られ且つ、エラー！参照ソースが見当たりません、において示されるように矩形状のパーシャルディスプレイウインドウ内に表示される。このウインドウの外側の領域は電力を最小とするためにブランクされる。ブランクされた領域のカラーはパーシャルモードボーダーカラーレジスタにおいて特定される。該ラスターは、常に、開始行及び開始列において開始する。該列は最初にインクリメントされ、該ラスターは左から右、次いで上から下へ充填される。
【０１３３】
パーシャルディスプレイウインドウ用のサポートされている色深さは１ビット、３ビット、１２ビット及び１８ビットを包含している。コマンドモードにおいては、該色深さはＰＭ  Ｃｏｌｏｒ  Ｓｅｔコマンド（ＥＥＨ  ＯｐＣｏｄｅ）を介して設定される。レジスタアクセスモードにおいては、パーシャルディスプレイウインドウ色深さはＢＩＴＳ ＰＥＲ ＰＩＸＥＬレジスタによって制御される。パーシャルディスプレイウインドウの最大寸法はパーシャルディスプレイメモリにおけるビット数及びカラー深さ設定に関係している。パーシャルディスプレイメモリは、１ビット色深さ操作に対する完全な３２０×５６０スクリーン、７６，８００個の３ビットピクセル（例えば、２４０×３２０×３ビットウインドウ）、１９，２００個の１２ビットピクセル（１２０×１６０×１２ビットウインドウ）及び１８ビット色深さ操作（１２８×１００×１８ビットウインドウ）における１２，８００個のピクセルを充填することが可能である。パーシャルディスプレイウインドウに対するウインドウ寸法は、アップスケール特徴を使用することにより両方の次元において倍化することが可能である。各色深さに対する使用可能なメモリを最大化させるために、画像データが色深さ設定に基づいてパーシャルディスプレイメモリ内にパックされる。それは、次いで、パーシャルディスプレイリフレッシュのために読み出される場合に現在の色深さ設定へアンパックされる。従って、パーシャルディスプレイウインドウの寸法又は色深さが変化されると、パーシャルディスプレイメモリは新たなウインドウ設定に対応するアップデータされた画像データで再ロードされる。パーシャルモード色深さ設定とＬｏＳＳＩインターフェースに関するピクセルデータパッキングとの間において、図５に例示したような、関係が存在している。
【０１３４】
ピクセルスケーリング機能は、入力して来るビデオ又はパーシャルディスプレイメモリ内に格納されている画像データをｘ次元及びｙ次元の両方において２の係数だけアップスケールさせることを可能とする。このように、単一のピクセルが２×２クラスターのピクセル内にマップされる。
【０１３５】
送られるピクセルの数はバイトの総数に対応する。従って、送信されるピクセルの総数がメモリの能力を超えるものでない限り、ダミーピクセルを送ることが可能である。好適には、パーシャルディスプレイメモリのワード寸法は固定されている。パーシャルディスプレイメモリにおける使用可能なビットを効率的に使用するために、ピクセルデータを固定したメモリワード寸法にパックさせる。メモリワードの全てのビットが充填されるまで、入力して来るピクセルデータが該メモリ内に書き込まれることはない。従って、データストリームが３６ビットの整数倍を包含するように、データストリームの終りにエキストラなビットをパッドさせることが必要な場合がある。
【０１３６】
タイミング制御器ブロックは、ソースドライバ内にデータをロードするのに必要なタイミング信号を発生し且つディスプレイのスキャニングを制御する。ディスプレイは３つのモード、即ち通常モード、パーシャルモード又はアルファモードのうちの１つで動作させることが可能である。通常モードにおいては、ディスプレイスキャンタイミングがＤＥ及びＰＣＬＫ信号及びビデオデータストリームから展開される。表示されるデータはビデオデータストリームから得られる。パーシャルモードにおいては、ディスプレイはクロック供給源としてオンチップのオシレータブロックを使用してタイミング制御器ブロックによって自己リフレッシュされる。ディスプレイへ送られるデータは内部のパーシャルディスプレイメモリから読取られる。アルファモードにおいては、ディスプレイスキャンタイミングはＤＥ及びＰＣＬＫ信号から展開され、且つビデオストリームから得られたデータがバックグラウンドにおいて表示される。更に、データが内部のパーシャルディスプレイメモリから読取られ且つフォアグラウンドにおけるパーシャルディスプレイウインドウ内に表示される。このウインドウ内において、フォアグラウンドとバックグラウンドとが４つの比のうちの１つにおいてブレンドさせることが可能であり、即ち、２５％フォアグラウンド＋７５％バックグラウンド、５０％フォアグラウンド＋５０％バックグラウンド、１００％フォアグラウンド、又はトランスペアレントフォアグラウンド（ＯＳＤ機能）である。
【０１３７】
タイミング制御器ブロックは、ＬＴＰＳ／ＣＧＳガラスの多くの形態とインターフェースすべく構成されており、即ち、単相又は２相垂直クロッキング、水平スキャニング用のＲＧＢ又はＢＧＲサブピクセル順番付け、ディスプレイセトリング性能を最適化させるためにレジスタ調節可能なタイミングパルス幅及び非オーバーラップ時間、レジスタ設定を介して制御されるガラス信号の極性及び位相、及びレジスタ設定によって制御されるガラス上のダミー線の種々の形態と関連している垂直タイミング関係である。
【０１３８】
タイミング制御器ブロックはディスプレイリフレッシュ及びスキャニングを制御する構成とされている１０個の出力を有している。レベルシフターブロックはこれらの信号に対する論理レベル変換を実施し、従ってそれらはガラス制御入力に対して適切にインターフェースすることが可能である。レベルシフター信号用の出力電圧はＶＳＳＧ乃至ＶＤＤＧである。ＧＰＯレジスタの設定に依存してその信号機能が変化する３個の出力（ＧＰＯ ０，ＧＰＯ １，ＧＰＯ ２）が存在している。全てのレベルシフター出力は、スリープ状態にある場合に、ＧＮＤへ駆動される。
【０１３９】
付加的なレベルシフトされた出力ＸＤＯＮがＤＣ−ＤＣコンバータブロックによって与えられている。通常、ＸＤＯＮは、ＶＤＤＤＣが存在する場合にはいつでもＶＳＳＧレベルにある。ＶＤＤＤＣが急激にインタラプトされる場合には、ＸＤＯＮはすぐさまＶＤＤＧレベルへ移行する。ＶＤＤＧ及びＶＳＳＧノード上には外部容量が存在しているので、ＶＤＤＤＣがインタラプトされた後の短い時間期間の間ＸＤＯＮはＶＤＤＧレベルに留まる。従って、急激な電力の中断の場合にガラス上の全てのノードを放電させるためにＸＤＯＮは制御信号としてガラスにより信頼性を持って使用することが可能である。
【０１４０】
オンチップオシレータは１３．５ＭＨｚの内部クロック信号（ＯＳＣ）を発生する。このＯＳＣ信号はパーシャルモード期間中及びパワーダウンシーケンス等のあるコマンドシーケンス期間中にタイミング制御器ブロックに対するクロック供給源として使用される。
【０１４１】
ソースドライバブロックは、ＭＰＬインターフェース又はパーシャルディスプレイメモリから受取られたデジタル画像データをガラス上のソースライン（線）を駆動するのに必要なアナログ電圧へ変換させる。該ソースドライバブロックは３２０個の駆動チャンネルから構成されている。各駆動チャンネルは１個のピクセルに対しＲＧＢデータを受取り且つガラス多重セレクト信号（ＣＫＨ１−３）に対して同期されている時間多重型シーケンスにおいて赤、緑及び青データのＤ／Ａ変換を実施する。各ライン時間内のＲＧＢデータの変換シーケンスはＳＣＡＮレジスタ設定によって決定される。ＳＣＡＮ［１］レジスタビットはソースドライバブロックのデータローディング方向、即ちＳ０→Ｓ３１９又はＳ３１９→Ｓ０方向を制御する。ガラス上のピクセル／ラインが３２０個未満のチャンネルであるディスプレイ適用例の場合には、ＣＯＬ ＯＦＦＳＥＴレジスタを、どの出力がアクティブであり且つどの出力が該アプリケーションにより使用されるものでないかを特定するために使用することが可能である。このことはドライバとガラスアクティブ領域との間のソースラインファンアウト領域を最適化することに貢献する場合がある。ＣＯＬ ＯＦＦＳＥＴはＳＣＡＮ［１］設定に関連して特定される。該ロード方向がＳ０→Ｓ３１９方向に設定されている場合には、ＣＯＬ ＯＦＦＳＥＴはＳ０出力を参照する。ロード方向がＳ３１９→Ｓ０方向に設定されている場合には、ＣＯＬ ＯＦＦＳＥＴはＳ３１９出力に関して参照される。ソースドライバＤＡＣの電圧転送特性はガンマ基準（参照）ブロックによって発生される６４個のガンマ基準（参照）電圧により決定される。該ソースドライバ出力に対する駆動強度も、ＧＡＭＭＡ ＣＦＧ１［４：０］レジスタビットを介して最適なセトリング及びパワー性能に対してプログラムすることが可能である。
【０１４２】
４個の本質的即ち固有のガンマ曲線が該６４個の基準電圧に対して使用可能である。該本質的な曲線はモジュールユーザに対し種々の目標を達成するために使用することが可能である。１つの目標は、種々のモジュールサプライヤーから光学的性能のマッチングを得ることである場合がある。与えられたサプライヤーの異なるカラーチャンネルに対して個別的な曲線の形状を最適化することも可能である。これらの場合において、４本の曲線のオプションは、モジュールサプライヤーのガラス特性の各々に対して最適化させることが可能であり、且つ適切な曲線及び設定の選択はＳｌｅｅｐ ＯＵＴコマンド内に包含されている。Ｇａｍｍａ ＳＥＴコマンドは、その他の選択事項が異なるモジュールサプライヤーに対して最適化されるので、この場合には使用されることはない。複数の本質的な曲線設定を使用する別の理由は、種々のビューイング条件および適用例に対し性能を最適化するために与えられたモジュールに対して複数のガンマ特性（例えば、γ＝１．０、１．８、２．２、２．５）を与えるためのものである場合がある。この場合には、種々の曲線は、Ｇａｍｍａ Ｓｅｔコマンドを介して、又はガンマレジスタ設定への直接的なレジスタアクセスを介して選択することが可能である。
【０１４３】
図１９Ａ及び１９Ｂを参照すると、それらは所望の特性に最も近く一致する本質的曲線を選択した後に夫々有り得る負及び正の本質的曲線形状を例示しており、従って、曲線形状はガンマレジスタ設定の使用を介して所望の特性により良く一致させるために最適化させることが可能である。これらの図における形状及びガンマのラベルは単に例示的な目的のために過ぎない。ＧＡＭＭＡ ＣＦＧ１［７］レジスタビットは、３つのカラーチャンネル全てと共にこれら４つの形状のうちの１つが使用されるか否か、又は別の曲線又は調節設定が各カラーチャンネルに対して選択されるか否かを決定する。この同じ本質的形状は異なる最適化設定でもって緑及び青の曲線に対して使用することが可能であり（最適化設定の以下の説明を参照）、又は異なる本質的形状及び最適化設定を各カラーチャンネルに対して選択することが可能である。与えられたカラーチャンネルに対して、同一の本質的曲線形状が両方の駆動極性に対して使用される。
【０１４４】
図２０を参照すると、図示したように４本の本質的ガンマ曲線に対する式に従って値を発生することが可能である。図２１を参照すると、選択された本質的曲線形状は、レンジ調節ＤＡＣ（レンジＤＡＣと呼称される）を介して端点（Ｖ０及びＶ６３）及び３個のタップ（Ｖ７，Ｖ２４，Ｖ５６）の電圧値を設定することにより最適化させることが可能である。例示的実施例によれば、正極性ガンマ曲線に対する設定は負極性ガンマ曲線に対するものと独立的であるが、同一の本質的曲線形状が両方の駆動極性に対して使用される。Ｖ０，Ｖ７，Ｖ２４，Ｖ５６，Ｖ６３に対する電圧が、ＶＤＤ ＡＤＪ［７：５］レジスタビット及びガンマ基準レジスタによって曲線ダイナミックランレンジをマッチさせるために調節可能なＶＧＲ基準電圧により決定される。ＶＤＤ ＡＤＪレジスタにおけるＶＤＤ及びＶＧＲに対する設定は、以下の如くに決定されるべきであり、即ち、所定の関係を使用してＶｃｏｍＨ，ＶｃｏｍＡ，Ｖ０＋又はＶ６４−のうちの最も正の値に基づいて必要とされるＶＧＲ設定を計算し、且つＶＧＲ，ＶＤＤＧＲ，ＶＳＳＧＲ＋動作電圧ヘッドルームに対する最大値からＶＤＤＡの値を計算する。
【０１４５】
図２２を参照すると、ガンマ基準ブロックのアーキテクチャは図示した如くに実現することが可能である（簡単化のために、赤チャンネルに対するレンジＤＡＣ最適化レジスタのみが示されている）。ＤＲＩＶＥ  ＰＯＬＡＲＩＴＹ信号がタイミング制御器により供給され且つ２つのことを行い、即ちカラーの各々に対し、負又は正のいずれかの駆動極性に対する調節値を選択し（緑及び青レジスタは示されていない）、且つＤ／Ａ変換器用の正しい出力レンジを選択する。負駆動極性の場合には、Ｖ０に対するＤ／Ａは接地に近い電圧を発生し、且つＶ６３に対するＤ／ＡはＶＧＲに近い電圧を発生する（図１９Ａ）。正駆動極性の場合には、Ｖ０に対するＤ／ＡはＶＧＲに近い電圧を発生し、且つＶ６３に対するＤ／Ａは接地に近い電圧を発生する（図１９Ｂ）。ＧＡＭＭＡ ＣＦＧ１［７］＝０である場合には、ＲＧＢセレクト信号は、常に、赤チャンネルに対応する値を選択する。ＧＡＭＭＡ ＣＦＧ１［７］＝１である場合には、タイミング制御器からのＲＧＢセレクト信号はＣＫＨ１，ＣＫＨ２，ＣＫＨ３クロック及びＲＧＢ／ＢＧＲセレクトビット（ＳＣＡＮ［７］及びＳＣＡＮ［０］）に従って赤、緑又は青のガンマ値を選択する。
【０１４６】
図２３を参照すると、ＤＣ ＶＣＯＭ又はＡＣ  ＶＣＯＭ駆動は、ＶＣＯＭ ＡＤＪ［７］レジスタビットによって選択することが可能である。ＡＣ  ＶＣＯＭ駆動スキームは２個の装置ピン及び外部のカップリングコンデンサを使用する。このモードにおいては、ＶＣＯＭＡ ＶＣＳピン（パッド１）はＶＣＯＭＡ信号を該カップリングコンデンサへ出力すべく機能する。第二装置ピン、ＶＣＯＭＨ ＶＣＯＭ（パッド２）、は、波形の高時間期間中にＶＣＯＭノードのｄｃ値を確立すべく機能する。ＡＣ ＶＣＯＭモードはＶＣＯＭ ＡＤＪ［７］＝１の設定により選択される。ＶＣＯＭＡＣ信号はＶＣＯＭＡ ＶＣＳパッドに供給される。この信号の振幅はＶＣＳ ＡＤＪレジスタによって設定される。
【０１４７】
ＶＣＯＭＨ ＶＣＯＭ出力は、ＶＣＯＭを高レベルへクランプするために使用され、且つガラスへのＶＣＯＭ線に対して直接的に接続されるべきである。ＶＣＯＭ ＡＤＪ［６］＝０である場合には、この高レベルはＶＣＯＭ ＡＤＪ［５：０］によって決定される。ＶＣＯＭ ＡＤＪ［６］＝１である場合には、この高レベルはＶＣＯＭ ＡＤＪピンへ接続されている外部電圧によって調節される。ＶＣＯＭＨ ＶＣＯＭパッドはガラスのＶＣＯＭ入力へ直接的に接続されるべきであり、且つＶＣＯＭＡ ＶＣＳパッドは大きなコンデンサを介してガラスへのＶＣＯＭ入力へ接続されるべきである。
【０１４８】
時間ｔ１期間中、パッド１（ＶＣＯＭ ＶＣＳ信号）は電圧ＶＣＯＭＡへ駆動され且つパッド２（ＶＣＯＭＨ ＶＣＯＭ信号）は電圧ＶＣＯＭＨへ駆動される。その結果、ガラスに対するＶＣＯＭ電圧はＶＣＯＭＨと等しく且つ該外部コンデンサは（ＶＣＯＭＨ−ＶＣＯＭＡ）の電圧へ充電される。時間ｔ２期間中、パッド１は接地へ駆動され且つパッド２はフローティングである。該外部コンデンサは（ＶＣＯＭＨ−ＶＣＯＭＡ）の電圧に充電されたままであるので、パッド２上の電圧（ガラスに対するＶＣＯＭ信号）も（ＶＣＯＭＨ−ＶＣＯＭＡ）に等しい。従って、ガラスに印加されるＶＣＯＭ電圧はＶＣＯＭＨと（ＶＣＯＭＨ−ＶＣＯＭＡ）との間でスイングする。
【０１４９】
ＤＣ  ＶＣＯＭモードはＶＣＯＭ ＡＤＪ［７］＝０の設定により選択される。この場合には、ガラスに対するＤＣ  ＶＣＯＭ電圧はＶＣＯＭＨ ＶＣＯＭ出力によって与えられる。ガラスに対するＣＳＴＯＲＥ電圧（ＶＣＳ）はＶＣＯＭＡ ＶＣＳ出力により与えられる。ＶＣＯＭＡ ＶＣＳのＤＣレベルはＶＣＳ ＡＤＪレジスタによって設定される。
【０１５０】
ＶＣＯＭ ＡＤＪ［５：０］レジスタを変化させることによって又はＶＣＯＭ ＡＤＪピンへ接続されている外部電圧を調節することによってのいずれかによりＶＣＯＭＨ ＶＣＯＭレベルを設定することによりフリッカーが最小とされる。レジスタ方法が使用される場合には、レジスタが常にパワーアップシーケンス期間中に最適化された値に設定されるように、ＶＣＯＭ ＡＤＪレジスタに対する最適化された値はＥＥＰＲＯＭにおけるスリープアウト（Ｓｌｅｅｐ  Ｏｕｔ）初期化プロファイル内に包含されるべきである。代替的に、複数のガンマ曲線及びＶｃｏｍ設定が本装置の動作において使用される場合には、最適化されたＶＣＯＭ ＡＤＪ設定は適宜のガンマ設定（Ｇａｍｍａ  Ｓｅｔ）コマンドプロファイル内に包含することが可能である。このように、各ガンマ曲線選択に対し独立的フリッカーを最適化させることが可能である。
【０１５１】
本発明を特定の実施例を参照して設定したが、当業者により理解されるように、本発明の範囲を逸脱すること無しに種々の変更を行うことが可能であり且つ要素に対し均等物で置換することが可能である。更に、本発明の範囲から逸脱すること無しに本発明の教示に対し特定の状況又は物質を適合させるために多くの修正を行うことが可能である。
【０１５２】
従って、本発明を実施するために目論まれている最善の態様として開示されている特定の実施例に対して本発明が制限されることを意図しているものではなく、本発明は特許請求の範囲の精神及び範囲内に含まれる全ての実施例を包含するものである。
【図面の簡単な説明】
【０１５３】
【図１Ａ】本発明の１実施例に基づくホストプロセッサからマトリクスタイプのディスプレイへの直接的なビデオデータ接続を示したブロック図。
【図１Ｂ】本発明の別の実施例に基づくモバイルピクセルリンク（ＭＰＬ）インターフェースを介してのホストプロセッサからディスプレイへの直列的にエンコードされたビデオデータ接続を示したブロック図。
【図２】本発明の１実施例に基づくディスプレイドライバのブロック図。
【図３】図２のＬｏＳＳＩインターフェースの動作を示した概略図。
【図４】図１ＢのＭＰＬインターフェースのブロック図。
【図５】本発明の１実施例に基づくＲＡＭデータの５つのコンフィギュレーションを示した概略図。
【図６】本発明の１実施例に基づく図２のＲＡＭが関与する動作を示したフローチャート。
【図７】本発明の１実施例に基づく図２のＤＥラーニング（学習）要素に対する動作を示したフローチャート。
【図８】本発明の１実施例に基づく図２のＤＥラーニング要素に対する動作において関与する信号のタイミング線図。
【図９】本発明の１実施例に基づく図２のＤＥラーニング要素に対する動作において関与する更なる信号のタイミング線図。
【図１０】本発明の１実施例に基づく図２のアルファブレンド要素が関与する動作を示したフローチャート。
【図１１】本発明の１実施例に基づくパーシャルモードにおいてディスプレイドライバが動作される場合のウインドウ内の画像を有するディスプレイを例示した概略図。
【図１２】本発明の１実施例に基づくビデオを表示するための時間の経過及びビデオモードの終了パワーダウンモードに対する動作を示したフローチャート。
【図１３】ソースドライバブロックの部分的ブロック図。
【図１４】ソースドライバブロックにおける出力チャンネルの概略図。
【図１５Ａ】ソースドライバブロックにおけるガンマ発生回路の概略図。
【図１５Ｂ】ガンマ発生回路の別の実施例を示した概略図。
【図１５Ｃ】ガンマ発生回路の更に別の実施例を示した概略図。
【図１６】３ビットモードにおいてどのようにしてピクセルがパックされるかを示した概略図。
【図１７】例示的なガンマ曲線を示したグラフ図。
【図１８】本発明の１実施例に基づいてビデオを表示するためのビデオディスプレイドライバシステムの市販されている実施例のブロック図。
【図１９Ａ】有り得る負のガンマ極性曲線を示したグラフ図。
【図１９Ｂ】有り得る正のガンマ極性曲線を示したグラフ図。
【図２０】本発明の１実施例に基づくガンマ曲線に対する値を示した表。
【図２１】本発明の１実施例に基づくガンマ曲線調節を示したグラフ図。
【図２２】本発明の１実施例に基づくガンマ基準アーキテクチャのブロック図。
【図２３】本発明の１実施例に基づくＡＣ  ＶＣＯＭ回路のブロック図。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【外国語明細書】
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