(57)【要約】【課題】スキャンパターンを圧縮する技術として、複数本のスキャンチェーンを排他的論理和でまとめて、スキャンパス長を短くする技術がある。しかし、スキャンフリップフロップに対する期待値が不定値Ｘである場合、Ｘが排他的論理和に入力されないようにマスクする方法で対処しているが、スキャンステップ数が増大し、スキャンチェーンを排他的論理和でまとめてスキャンパス長を短くした効果が薄れてしまう。【解決手段】ＬＳＩテストを行うための複数のスキャンパスＳＰと、複数のスキャンパスからの出力応答を圧縮する出力応答圧縮器２０と、複数のスキャンパスそれぞれの初段のスキャンフリップフロップＳＦの入力側と、テストパターンの生成において不定値を発生する不定値発生源１との間に挿入され、不定値発生源からの不定値の伝播の遮断を制御する不定値伝播防止回路２とを備える。これにより、期待値Ｘの発生を防止でき、圧縮率の低下を回避する。【選択図】図１
2009092531.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩテストを行うための複数に分割されたスキャンパスと、
前記複数のスキャンパスからの出力応答を圧縮する出力応答圧縮器と、
前記複数のスキャンパスそれぞれの初段のスキャンフリップフロップの入力側と、テストパターンの生成において不定値を発生する不定値発生源との間に挿入され、前記不定値発生源からの不定値の伝播の遮断を制御する不定値伝播防止回路とを備えた半導体集積回路。
【請求項２】
前記不定値伝播防止回路は論理積回路で構成され、前記論理積回路の１つの入力端子は前記不定値発生源の出力側に接続され、他の入力端子は通常動作時には導通としテスト動作時に非導通とするための制御信号が入力されるように構成されている請求項１に記載の半導体集積回路。
【請求項３】
前記不定値伝播防止回路は、前記複数のスキャンパスの前段側の論理回路のデータ伝搬経路において、前記不定値発生源からの伝播経路の分岐点の手前の任意箇所に挿入されている請求項１または請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテストを行うための複数に分割されたスキャンパスと、複数のスキャンパスからの出力応答を圧縮し格納する出力応答圧縮器とを備えた半導体集積回路にかかわる。ＬＳＩテストにおいて、論理部を検査するためにスキャンパターンが用いられる。この場合、記憶部またはアナログ部の動作が規定されないと、不定値が発生する。本発明は、不定値の影響のためにスキャンステップ数が増加することを簡易な構成によって回避する技術に関する。
【背景技術】
【０００２】
大規模なＬＳＩのテストは困難であることから、スキャンパスを利用したテスト手法が広く用いられている。スキャンパスは、ＬＳＩ内部のフリップフロップをテスト動作時にシフトレジスタとして動作させるようにあらかじめ設計したものである。スキャンパスを用いてＬＳＩの内部状態を設定し、テストを行う。
【０００３】
図４にスキャンフリップフロップＳＦの構成を示す。これは、Ｄフリップフロップ１１とセレクタ１２から構成されている。ＣＬＫはクロック信号、Ｄは通常動作時のデータ入力端子、ＳＩはテスト動作時のデータ入力端子、ＳＥはテストモード信号である。
【０００４】
図４のスキャンフリップフロップＳＦを複数、チェーン状に接続したものがスキャンパスＳＰである。その一例が図５であり、６個のスキャンフリップフロップＳＦのチェーン接続により構成されている。初段のスキャンフリップフロップＳＦのデータ入力端子ＳＩと最終段のスキャンフリップフロップＳＦのデータ出力端子ＳＯが外部ピンに接続されている。通常動作時には、テストモード信号ＳＥを“０”に設定し、データ入力端子Ｄからデータを取り込む。テスト動作時には、テストモード信号ＳＥを“１”に設定し、データ入力端子ＳＩからデータを取り込む。テストモード信号ＳＥ＝１のとき、データ出力端子ＳＯに別のスキャンフリップフロップＳＦのデータ入力端子ＳＩがチェーン接続されることによりシフトレジスタが構成される。これがスキャンパスＳＰである。スキャンパスＳＰを通じて、データ入力端子ＳＩから自由に回路内部状態を入力し、データ出力端子ＳＯへテスト後の回路内部状態を出力する。図５のスキャンパスＳＰの場合、各スキャンフリップフロップＳＦの内部状態（“０”や“１”）がテスト結果であるとすると、データ出力端子ＳＯの出力応答は、（１，０，１，０，１，０）となる。この場合、スキャンステップ数は、ステップ数６×スキャンパス数１＝６ステップとなる。このような手法により、比較的容易にＬＳＩテストを行うことができる。
【０００５】
近年、ＬＳＩのさらなる大規模化により、テストデータ量も膨大になっている。それに対応するため、スキャンパスＳＰからの出力応答を出力応答圧縮器で圧縮する手法が採用されている（例えば特許文献１参照）。図６は、スキャンパスＳＰからの出力応答を圧縮し格納する出力応答圧縮器２０を備えた回路を示す。スキャンパスＳＰについてスキャンパターンを短くするために、図５の６個のスキャンフリップフロップＳＦを２個ずつに分割し、３本のスキャンパスＳＰ１，ＳＰ２，ＳＰ３としている。この３本のスキャンパスＳＰ１，ＳＰ２，ＳＰ３の出力がそれぞれ出力応答圧縮器２０に接続されている。２１はＡＮＤゲート、２２はマスク信号生成回路、２３は排他的論理和回路（ＸＯＲ）である。図６の場合、スキャンパスＳＰ１，ＳＰ２，ＳＰ３の値はそれぞれ（１，０），（１，０），（１，０）となっている。この場合、出力応答圧縮器２０の出力は（１，０）となり、出力応答のデータ量は１／３に圧縮されることになる。また、スキャンステップ数は、ステップ数２×スキャンパス数１＝２ステップとなり、テスト実行時間も削減されることになる。
【特許文献１】米国特許和文抄録６３２７６８７号
【特許文献２】特開２００１−２４９１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の出力応答圧縮器の場合、テストパターンの生成において不定値発生源があると、圧縮率が低下する。例えば、ＲＡＭ、ＲＯＭ、ＡＤコンバータ等の場合には、テストパターン生成中のシミュレーションにおいて、その動作についての規定がないため、出力は常に不定値（Ｘ）となる。例えば、図７に示すように、スキャンパスＳＰ３の初段のスキャンフリップフロップＳＦに不定値発生源１が接続されているとする。この場合、スキャンパスＳＰ１，ＳＰ２，ＳＰ３の値はそれぞれ（１，０）（１，０）（１，Ｘ）となる。そのため、出力応答圧縮器２０の出力は（１，Ｘ）となり、スキャンパスＳＰ１，ＳＰ２を構成するスキャンフリップフロップの期待値（０）で観測対象となる故障については、このスキャンパターンでは観測することができない。
【０００７】
この不都合を解消し、観測できるようにする従来手法は、マスク信号生成回路２２でＡＮＤゲート２１に対する制御信号Ｍ１，Ｍ２，Ｍ３を図８のように分けて設定し、スキャンパターンを分割して生成するようにしている。しかし、そうすると、スキャンステップ数は、ステップ数２×スキャンパス数３＝６ステップであり、スキャンステップ数が増大し、圧縮率が低下してしまう。
【０００８】
また、特許文献２の手法では、出力応答圧縮器に存在するＸＯＲツリー毎にマスクレジスタ用のスキャンパスが必要となっている。このため、スキャンパス数が増加したり、スキャンパス長が増大するという問題がある。
【０００９】
本発明は、このような事情に鑑みて創作したものであり、スキャンパスを複数に分割し、それぞれの出力を出力応答圧縮器に入力するパターン圧縮技術において、不定値発生の場合の圧縮率低下という問題を、回路規模の増大を招くことなく解決することを目的としている。
【課題を解決するための手段】
【００１０】
本発明による半導体集積回路は、
ＬＳＩテストを行うための複数に分割されたスキャンパスと、
前記複数のスキャンパスからの出力応答を圧縮する出力応答圧縮器と、
前記複数のスキャンパスそれぞれの初段のスキャンフリップフロップの入力側と、テストパターンの生成において不定値を発生する不定値発生源との間に挿入され、前記不定値発生源からの不定値の伝播の遮断を制御する不定値伝播防止回路とを備えたものである。
【００１１】
この構成において、テスト動作時には不定値伝播防止回路を活性化しておくことにより、不定値発生源が不定値を発生しても、これが後段のスキャンパスの初段のスキャンフリップフロップに伝播することを遮断することが可能となる。結果、不定値がスキャンフリップフロップでキャプチャされることを回避することが可能となり、回路規模の増大を招くことなく、スキャンパターン圧縮技術における圧縮率低下という問題が解消される。
【００１２】
上記の構成の半導体集積回路において、前記不定値伝播防止回路は論理積回路で構成され、前記論理積回路の１つの入力端子は前記不定値発生源の出力側に接続され、他の入力端子は通常動作時には導通としテスト動作時に非導通とするための制御信号が入力されるように構成されているという態様がある。
【００１３】
また上記構成の半導体集積回路において、前記不定値伝播防止回路は、前記複数のスキャンパスの前段側の論理回路のデータ伝搬経路において、前記不定値発生源からの伝播経路の分岐点の手前の任意箇所に挿入されているという態様がある。
【発明の効果】
【００１４】
本発明によれば、スキャンパスを複数に分割し、それぞれの出力を出力応答圧縮器に入力するパターン圧縮技術において、不定値伝播防止回路を挿入することにより、圧縮率低下の要因となる不定値がスキャンフリップフロップでキャプチャされることを、回路規模の増大を招くことなく回避することができ、高い圧縮率を確保できる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の実施の形態における半導体集積回路の構成を示すブロック回路図である。図１において、ＳＰは図６と同様の複数に分割されたスキャンパスＳＰ１，ＳＰ２，ＳＰ３からなるスキャンパス、２０は図６と同様の出力応答圧縮器、３，４，５，６はスキャンパスＳＰの入力側に配置された２入力１出力のＡＮＤゲート、１はＲＡＭ、ＲＯＭ、ＡＤコンバータ等のテストパターンの生成時に動作を規定しない不定値発生源、２は不定値発生源１の出力側とゲート群との間に挿入されて、不定値発生源１からの不定値の伝播の遮断を制御する不定値伝播防止回路である。不定値伝播防止回路２の制御信号は、不定値伝播防止回路２の活性状態と非活性状態を切り替えるものである。ＡＮＤゲート３〜６はスキャンパスＳＰの入力側の論理回路（ユーザファンクション）を構成するが、これは一例であって、他の構成の論理回路もあり得る。
【００１６】
図２は不定値伝播防止回路２の構成例である。この不定値伝播防止回路２は論理積回路２ａで構成され、論理積回路２ａの入力端子の一方は不定値発生源１に接続され、他方の入力端子はテスト動作時に制御値の“Ｌ”レベルになるように、テストモードレジスタまたは外部入力端子（図示せず）に接続されている。
【００１７】
図３は比較対照のための回路図であり、不定値伝播防止回路２はない（従来技術相当）。図３のＡＮＤゲート３，４，５の下側の各信号線が“Ｈ”レベルである場合、テストパターン生成で不定値発生源１の出力が不定値（Ｘ）になると、スキャンパスＳＰ３の初段のスキャンフリップフロップＳＦが不定値をキャプチャすることになる。上述したように、キャプチャされた不定値（Ｘ）をマスク信号生成回路２２によってマスクする場合には、テストパターン圧縮率が低下する。
【００１８】
そこで、本実施の形態では、図１、図２に示すように、不定値発生源１の出力側とスキャンパスＳＰの入力側との間に不定値伝播防止回路２を挿入している。この挿入の条件は、不定値発生源１からスキャンパスＳＰ側にトレースし、分岐が発生するまで（ＡＮＤゲート４の出力まで）において、いずれかのノードに挿入するものとする。図示例では、ＡＮＤゲート３の入力側に挿入している。ＡＮＤゲート４の入力側に挿入してもよいし、ＡＮＤゲート４の出力側で分岐点の手前に挿入するのでもよい。分岐点の手前に挿入すれば、複数のパスで共通に不定値伝播が回避される。
【００１９】
本実施の形態によれば、テスト動作時において、不定値伝播防止回路２の制御信号は“Ｌ”レベルに固定され、不定値伝播防止回路２からの出力は常に“０”となるので、不定値の伝播を遮断できる。その結果、スキャンフリップフロップＳＦは、不定値ではなく“０”をキャプチャすることになり、マスク信号生成回路２２によるスキャンパターンのマスキングは必要ないので、圧縮率の低下を回避することができる。
【００２０】
また、通常動作時は、不定値伝播防止回路２の制御信号は通常動作の妨げにならないように“Ｈ”レベルに固定される。結果、図１の回路構成は、見かけ上、図３の回路構成と等価になる。
【産業上の利用可能性】
【００２１】
本発明の半導体集積回路は、不定値発生源からの不定値の影響を遮断する不定値伝播防止回路を有し、検査用のスキャンパターンを削減するとともに、回路規模の増大を招くことなく不定値の影響に起因する圧縮率低下を回避することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態における半導体集積回路の構成を示すブロック回路図
【図２】本発明の実施の形態における不定値伝播防止回路の構成図
【図３】本発明の実施の形態に対する比較対照のための従来技術相当の半導体集積回路の回路図
【図４】スキャンパスに利用するフリップフロップの構成例示図
【図５】従来技術におけるスキャンパスの構成図
【図６】従来技術における出力応答圧縮器を含む半導体集積回路の構成図
【図７】従来技術における不定値対応の出力応答圧縮器を含む半導体集積回路の構成図
【図８】従来技術における出力応答圧縮器を用いたマスク回路部の真理値表
【符号の説明】
【００２３】
１  不定値発生源
２  不定値伝播防止回路
２ａ  論理積回路
３〜６  ＡＮＤゲート
１１  Ｄフリップフロップ
１２  セレクタ
２０  出力応答圧縮器
２１  ＡＮＤゲート
２２  マスク信号生成回路
２３  排他的論理和回路
ＳＦ  スキャンフリップフロップ
ＳＰ  スキャンパス
ＳＰ１，ＳＰ２，ＳＰ３  分割されたスキャンパス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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