(57)【要約】【課題】浮遊インダクタンスを低減することができ、これによりフィルタ特性を改善できる電子部品内蔵基板を提供する。【解決手段】本発明による電子部品内蔵基板１０は、複数の絶縁層の積層体を有する基体と、その基体に内蔵された電子部品１と、電子部品の信号端子１１ａに接続されたフィルタ回路部２とを有するものである。フィルタ回路部２は、インダクタＬ１の両端に２つのキャパシタＣ１，Ｃ２のそれぞれの一端が接続されたものである。電子部品１の接地端子１１ｂは第１接地層３１に接続されており、キャパシタＣ２の他端が、第１接地層３１とは別体に形成された第２接地層３２に接続されている。このように、電子部品内蔵基板１０においては、第１接地層３１と第２接地層３２とが互いに区分けされている。【選択図】図１
2009049242.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁層を含む積層体を有する基体と、
前記基体に内蔵された電子部品と、
前記電子部品の信号端子に一端が接続されたフィルタ回路部と、
前記電子部品の接地端子に接続された第１接地層と、
前記第１接地層と別体に形成された第２接地層と、
を備え、
前記フィルタ回路部は、
前記電子部品の信号端子に一端が接続され、かつ、前記複数の絶縁層のうち前記電子部品が収容された絶縁層を貫通する少なくとも１つ以上のビアによって形成されたインダクタと、
前記電子部品の接地端子に接続された第１電極と、
前記インダクタの他端に接続され、かつ、前記複数の絶縁層のうち少なくとも１層の絶縁層を介して前記第２接地層に対向配置された第２電極と、
を有するものである、
電子部品内蔵基板。
【請求項２】
前記電子部品の信号端子および前記フィルタ回路部の一端を接続するように形成されており、かつ、前記複数の絶縁層のうち前記電子部品が収容された絶縁層を介して前記第２電極に対向配置された導体パターンを備える、
請求項１記載の電子部品内蔵基板。
【請求項３】
前記インダクタは、前記複数の絶縁層のうち前記電子部品が収容された絶縁層を貫通する複数のビアと、前記複数のビアを接続する接続導体とを含んでおり、かつ、前記複数の絶縁層の積層方向と交差する方向を軸とするスパイラルパターンを有するものである、
請求項１記載の電子部品内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品およびフィルタ回路部を内蔵する電子部品内蔵基板に関する。
【背景技術】
【０００２】
近年、携帯電話や移動体通信に用いられる電子機器などの小型化に対する要求が高まる中、これらに搭載される電子部品の小型化のみならず、実装基板自体の小型化も切望されている。このような状況下、実装基板内部に導体パターンによって形成されたインダクタやキャパシタでフィルタを構成することにより、部品点数を減少させ、これにより小型化および高密度実装を実現することを企図した配線基板が提案されている（特許文献１参照）。また、半導体装置のような能動部品を基板内に内蔵する技術（特許文献２参照）や、半導体装置の内部にインダクタを形成する技術（特許文献３）なども提案されている。
【特許文献１】特開２００４−２５４２５７号公報
【特許文献２】特開２００１−０２４３３３号公報
【特許文献３】特開２００２−１４１４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
かかる技術を用いて、例えば、１つのインダクタと２つのキャパシタを備えるπ型フィルタを形成する場合、一般に、インダクタの一端および他端に２つのキャパシタのそれぞれの一端を接続し、両キャパシタの他端を共通のグランド層に接続し、インダクタの一端を、半導体ＩＣなどの電子部品の信号電極に接続する構造が考えられる。
【０００４】
しかしながら、このような構造では、共通のグランド層に２つのキャパシタのそれぞれの他端を接続したとしても、配線スペースの制約などによって細い配線の引き回しが不可避的に生じてしまい、それに起因して２つのキャパシタの他端が高周波的には同電位とならず、その間に浮遊インダクタンスが発生してしまう。この浮遊インダクタンスは、本来のフィルタを構成するインダクタに対して並列に現れ、その結果、フィルタ特性を劣化させるという問題がある。特に、半導体装置やインダクタを基板内に内蔵した場合には、配線の引き回しが不可避的に発生しやすく、この問題が顕著に起こる。またこの浮遊インダクタンスを予め予測して設計に反映させることも考えられるが、実際上、製品製造においては無視し得ない程度のばらつきが生じてしまい、この浮遊インダクタンス自体がばらついてしまって設計による対処は困難である。
【０００５】
そこで、本発明は上記の事情に鑑みてなされたものであり、その目的は、浮遊インダクタンスを低減することができ、これにより特性が改善されたフィルタ、および電子部品が内蔵された電子部品内蔵基板を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明による電子部品内蔵基板は、複数の絶縁層を含む積層体を有する基体と、その基体に内蔵された電子部品と、電子部品の信号端子に一端が接続されたフィルタ回路部と、電子部品の接地端子に接続された第１接地層と、その第１接地層と別体に形成された第２接地層とを備えており、フィルタ回路部が、電子部品の信号端子に一端が接続され、かつ、複数の絶縁層のうち電子部品が収容された絶縁層を貫通する少なくとも１つ以上のビアによって形成されたインダクタと、電子部品の接地端子に接続された第１電極と、インダクタの他端に接続され、かつ、複数の絶縁層のうち少なくとも１層の絶縁層を介して第２接地層に対向配置された第２電極とを有するものである。
【０００７】
上記構成では、第１接地層と第２接地層とが別体に設けられており、換言すれば、電子部品内蔵基板に設けられた接地（手段）が、電子部品用の接地として機能する第１接地層と基板用の接地である第２接地層とに区分けされており、第１電極が電子部品の接地端子を通じて第１接地層に接続されている。この第１電極は、例えば、キャパシタに接続されるか、或いは、それ自身が電子部品の信号端子とフィルタ回路部の一端とを接続する導体パターンとの間でキャパシタンスを形成するキャパシタ電極を構成する。このように、第１電極、電子部品の接地端子および第１接地層が、細長く引き回された導体パターンを介在させることなく接続されているので、それら第１電極、電子部品の接地端子および第１接地層が一定電位に保持され、これにより、浮遊インダクタンスの発生が抑制される。またフィルタ回路部のインダクタを、電子部品が収容された絶縁層を貫通するビアによって形成したことにより、例えば電子部品内に誘電体の積層方向に磁束を発生し得る他のインダクタが内蔵されていたとしても、互いの磁束方向が異なるので、両者の磁気結合の発生が抑制され、フィルタ特性の劣化や電子部品の動作特性の劣化を抑制できる。さらに、電子部品が収容された絶縁層は、通常、他の絶縁層よりも厚くされているおり、そのような比較的厚い絶縁層を貫通するビアによってインダクタを形成することにより、他の絶縁層を貫通するビアを形成した場合に比してビア長を比較的長くすることができ、これにより、比較的大きなインダクタンスを得ることができる。なお、比較的薄い複数の絶縁層を貫通するようにビアを形成してビア長を長くすることも考えられるが、その場合には、ビア接続用のビアキャップ同士が容量性の結合を生じてしまい、フィルタ特性を悪化させるおそれがあり、また、ビア・オン・ビアの形成のために工数が余計に必要となってしまい、生産性の観点からも好ましくないのに対し、本発明の場合には、電子部品が収容された厚い絶縁層を利用しているので、そのような問題が生起されることを防止できる。
【０００８】
具体的には、電子部品の信号端子およびフィルタ回路部の一端を接続するように形成されており、かつ、複数の絶縁層のうち電子部品が収容された絶縁層を介して第２電極に対向配置された導体パターンを備えるものであると、インダクタと、これに並列接続されたキャパシタからなる並列共振回路が構成される。この場合、第１電極、電子部品の接地端子および第１接地層が一定電位に保持され、浮遊インダクタンスの発生が抑制されることに加え、キャパシタが追設されることにより、並列共振回路の特定の周波数においてより大きな減衰量を得ることができる。
【０００９】
また、インダクタが、複数の絶縁層のうち電子部品が収容された絶縁層を貫通する複数のビアと、それらの複数のビアを接続する接続導体とを含んでおり、かつ、複数の絶縁層の積層方向と交差する方向を軸とするスパイラルパターン（らせん構造）を有するものであると、十分なインダクタンスが得られるのでより好適である。かかる構成においては、インダクタに電流が流れると、絶縁層の積層方向と交差する方向に磁束が発生する。このとき、例えば電子部品内に誘電体の積層方向に磁束を発生し得るインダクタが内蔵されていたとしても、互いの磁束方向が異なるので、両者の磁気結合の発生が抑制され、フィルタ特性の劣化や電子部品の動作特性の劣化を抑制できる。
【発明の効果】
【００１０】
本発明によれば、フィルタ回路部において、細長い導体パターンを介在させることなく、第１電極、電子部品の接地端子および第１接地層が接続されており、浮遊インダクタンスの発生を抑制・低減できることから、基体の内部に電子部品および優れた特性を有するフィルタが内蔵された電子部品内蔵基板を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右などの位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１２】
＜第１実施形態＞
図１は、本発明による電子部品内蔵基板の第１実施形態の構成を示す等価回路図である。
【００１３】
電子部品内蔵基板１０は、電子部品１と、電子部品１の信号端子１１ａに接続されたフィルタ回路部２とを有する。フィルタ回路部２は、インダクタＬ１の両端に２つのキャパシタＣ１，Ｃ２のそれぞれの一端が接続されたものであり、インダクタＬ１に並列に接続されたキャパシタＣ３をさらに有している。このように、フィルタ回路部２は、インダクタＬ１、キャパシタＣ１、およびキャパシタＣ２を備えるπ型のローパスフィルタの一例であり、キャパシタＣ１，Ｃ２のキャパシタンスおよびインダクタＬ１のインダクタンスを調整することにより、所望のローパス特性を有するローパスフィルタが得られる。なお、図１において、Ｌｓ１、Ｌｓ２、Ｌｇ１、Ｌｇ２は、配線に起因してそれぞれの部位において生起され得る浮遊インダクタンスを示す。
【００１４】
電子部品１の信号端子１１ａは、インダクタＬ１の一端に接続されている。一方、電子部品１の接地端子１１ｂは、キャパシタＣ１の他端に接続されるとともに、さらに第１接地層３１に接続されている。
【００１５】
また、フィルタ回路部２とは異なる他の回路部４が、インダクタＬ１の他端に接続されてもよい。回路部４は、電子部品内蔵基板１０に内蔵される電子部品であってもよいし、外部の回路（部品）であってもよい。図示においては、回路部４は、電子部品内蔵基板１０に内蔵されたものではなく、電子部品内蔵基板１０の外部端子４０ｃに、外付けで接続された形態のものを示す。
【００１６】
さらに、キャパシタＣ２の他端は、第１接地層３１とは別体に形成された基板用の第２接地層３２に接続されている。このように、電子部品内蔵基板１０においては、第１接地層３１と第２接地層３２とが互いに区分けされている。
【００１７】
図２〜図８は、図１に示す等価回路を構成する電子部品内蔵基板１０の各レイヤ（層）のパターンを示す平面図であり、図２が最上層のパターンを示し、図８が最下層のパターンを示す。すなわち、上層から順に、図２〜図８に示す各レイヤパターンが積層されている。
【００１８】
本実施形態に係る電子部品内蔵基板は、複数の絶縁層の積層体を有する基体を備えており、当該基体の内部に、図１に示す電子部品１およびフィルタ回路部２が内蔵されている。基本的には、図２〜図８に示すレイヤに示すパターンは、絶縁層上に形成される。
【００１９】
図５に示すように、例えば半導体ＩＣなどの電子部品１の外縁には、電子部品１に内蔵されているメモリや周辺回路などに接続された複数の端子１１が形成されている。端子１１は、信号端子１１ａおよび接地端子１１ｂ，１１ｂを含む。接地端子１１ｂ，１１ｂは、この例示では、信号端子１１ａの両側に配置されている。
【００２０】
さらに、電子部品１がＲＦ回路を備える場合には、発振回路や整合回路に使用するインダクタ１２が電子部品１上に形成される。この場合、インダクタ１２は、電子部品１の端子面に垂直な軸を中心としたスパイラル状のコイルパターンを有し、電子部品１の端子面に垂直な方向、すなわち図２〜図８に示す各レイヤの積層方向に磁束を発生する。
【００２１】
電子部品１の接地端子１１ｂ，１１ｂには、電極パターン２４を介して第１電極２１が接続されている。電極パターン２４は、ビアＶ１を介して、下層の第１接地層３１に接続されている。第１接地層３１は、外部端子４０ａに接続されている。また、上述の如く、第１接地層３１とは別体に構成された基板用の第２接地層３２が形成されており、第２接地層３２は、外部端子４０ｂに接続されている。
【００２２】
インダクタＬ１は、接続導体２５ａ，２５ｂ，２５ｃとビアＶ２〜Ｖ５とから構成されている。ビアＶ２はインダクタの一端を構成し、ビアＶ５はインダクタの他端を構成する。インダクタの他端は、ビアＶ５を介して外部端子４０ｃに接続されている。インダクタＬ１は、レイヤの積層方向と交差する（図示においてはレイヤの積層方向と実質的に直交する）軸Ａを中心としたスパイラル状のコイルパターンを構成しており、軸Ａの方向に磁束を発生する。
【００２３】
電子部品１の信号端子１１ａとインダクタＬ１の一端（ビアＶ２）は、導体パターン２３により接続されている。導体パターン２３は、その途中にキャパシタ電極を構成する幅広な部位を有する。また、インダクタの他端には、ビアＶ４を介して第２電極２２が接続されている。
【００２４】
第１電極２１とその下層の導体パターン２３は、絶縁層を介して対向しており、これらからキャパシタＣ１が構成されている。また、導体パターン２３とその下層の第２電極２２は、絶縁層を介して対向しており、これらからキャパシタＣ３が構成されている。さらに、第２電極２２とその下層の第２接地層３２は、絶縁層を介して対向しており、これらからキャパシタＣ２が構成されている。
【００２５】
電子部品内蔵基板１０の最上層（図２）には、例えば受動素子などの電子部品３が複数配置されており、電子部品内蔵基板１０の最下層（図８）には、複数の外部端子４０が配置されている。
【００２６】
このように構成された電子部品内蔵基板１０によれば、電子部品用の第１接地層３１と基板用の第２接地層３２とが別体に設けられて区分け（分離）されており、第１電極２１が電子部品１の接地端子１１ｂ，１１ｂとともに第１接地層３１に接続されている。よって、細長く引き回された導体パターンを用いることなく、第１電極２１、電子部品１の接地端子１１ｂ，１１ｂおよび第１接地層３１を互いに接続できるので、第１電極２１、電子部品１の接地端子１１ｂ，１１ｂおよび第１接地層３１を一定電位に接続・保持することができる。したがって、フィルタ回路部２において、浮遊インダクタンスの発生を抑制でき、フィルタ特性の劣化を防止することが可能となる。
【００２７】
ここで、上記の本実施形態の電子部品内蔵基板１０によって奏される効果の優位性の理解を更に容易にするために、以下に比較例の形態について説明する。図９〜図１４は、当該比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。図２〜図８に図示したのと同様に、上層から順に、図９〜図１４に示す各レイヤが積層される。
【００２８】
この電子部品内蔵基板では、基板用の第２接地層３２に第１電極２１が接続されており、その第１電極２１は、ビアＶ１１を介して電子部品１の接地端子１１ｂ，１１ｂに接続されている。各レイヤにおいて、電子部品１の周囲には多くのビアおよび導体パターンが存在するため、配置上の制約から、電子部品１から離れた場所に位置するビアＶ１２，Ｖ１３と第１電極２１とは、細長く引き回された導体パターン２６により接続されている。かかる構成により、第１電極２１は、導体パターン２６およびビアＶ１２，Ｖ１３を介して第２接地層３２に接続されている。
【００２９】
このように、第１電極２１と第２接地層３２との間に、細長い導体パターン２６が介在しているので、図１の等価回路図に表れている浮遊インダクタンスＬｓ３の発生量のさらなる増大を招いてしまう。
【００３０】
図１５は、第１実施形態に係る電子部品内蔵基板１０におけるローパスフィルタの周波数特性Ｄ１と、比較例の形態に係る電子部品内蔵基板におけるローパスフィルタの周波数特性Ｄ２とを示すグラフである。
【００３１】
図１５において、横軸は周波数（単位：ＧＨｚ）を示し、縦軸は信号通過量（単位：ｄＢ）を示している。図１５に示す結果より、本実施形態に係る電子部品内蔵基板１０によれば、ローパスフィルタの通過帯域よりも高周波側（特に１１ＧＨｚ以上の領域）において、比較例の形態に係る電子部品内蔵基板に比して十分に大きな減衰量が得られることが判明した。
【００３２】
＜第２実施形態＞
第１実施形態とは異なるパターン例を用い、かつ斜視図および断面図を参照して、本発明の他の実施形態について以下に説明する。
【００３３】
図１６は、第２実施形態に係る電子部品内蔵基板１０の要部斜視図である。図１７は、第２実施形態に係る電子部品内蔵基板１０の要部断面図である。図１８〜図２１は、第２実施形態に係る電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。なお、図１６〜図２１では、理解を容易にするために、キャパシタＣ１，Ｃ２，Ｃ３およびインダクタＬ１を構成するパターンのみを図解し、それ以外の他の導体パターンの図示を省略した。
【００３４】
より具体的に、図１８〜図２１は、それぞれ、図１７におけるＥ−Ｅ線、Ｆ−Ｆ線、Ｇ−Ｇ線、および、Ｈ−Ｈ線に沿う断面図である。
【００３５】
電子部品内蔵基板１０の基体５は、複数の絶縁層６の積層体により構成されており、その基体５中には、電子部品１が内蔵されている。図１７に示すように、上層から順に第１電極２１、導体パターン２３、第２電極２２、および第２接地層３２が配置されている。これらの第１電極２１、導体パターン２３、第２電極２２、および第２接地層３２を含むパターンは、絶縁層６上に形成されており、パターン同士は、絶縁層６を貫通するビアにより接続されている。
【００３６】
また、図１７に示すように、電子部品１の接地端子１１ｂ，１１ｂに接続された第１電極２１と、電子部品１の信号端子１１ａおよびインダクタＬ１の一端を繋ぐ導体パターン２３とは、１層の絶縁層６を介して対向配置されており、これらからキャパシタＣ１が構成されている。
【００３７】
さらに、電子部品１は、絶縁層６ａ中に収容（埋設）されている。導体パターン２３と、インダクタＬ１の他端に接続された第２電極２２とは、絶縁層６ａを介して対向配置されており、これらからキャパシタＣ３が構成されている。またさらに、第２電極２２と、第２接地層３２とは、１層の絶縁層６を介して対向配置されており、これらから、キャパシタＣ２が構成されている。インダクタＬ１の他端は、第２接地層３２に接続されている。
【００３８】
インダクタＬ１は、接続導体２５ｄ〜２５ｆとビアＶ２ａ〜Ｖ５ａとから構成されている。ビアＶ２ａはインダクタの一端を構成し、ビアＶ５ａはインダクタの他端を構成する。インダクタの他端は、ビアＶ５ａを介して外部端子４０ｃに接続されている。また、インダクタＬ１は、レイヤの積層方向と直交する軸Ａを中心としたスパイラル状のコイルパターンを有しており、軸Ａの方向に磁束を発生する。
【００３９】
かかる構成を有する電子部品内蔵基板１０を製造するための方法としては、特に制限されず、例えば絶縁層６がセラミックスからなる場合であれば、キャビティ及びビア用の孔が形成された誘電体セラミックグリーンシートに導体ペーストを塗布して電極、導体パターン及びビアを形成して焼成した後、そのキャビティ内に電子部品を実装し、別工程にて電極、導体パターン及びビアが形成されて焼成されたセラミック基板をそのキャビティを覆うように張り合わせ、最後に基板表面に他の電子部品を実装することにより製作することができる。あるいは、絶縁層６がフッ素樹脂やガラスエポキシ樹脂、ポリイミド樹脂のような樹脂からなる場合であれば、樹脂基板を用い、その表面に被着させた銅箔をエッチングして各電極パターンの形成を行い、ビア導体を形成して積層プレスすることによって製作してもよい。
【００４０】
また、絶縁層６には、アルミナセラミックス、ムライトセラミックスなどのセラミック材料やガラスセラミックスなどの無機系材料、あるいは四フッ化エチレン樹脂（ポリテトラフルオロエチレン：ＰＴＦＥ）、四フッ化エチレン−エチレン共重合樹脂（テトラフルオロエチレン−エチレン共重合樹脂：ＥＴＦＥ）、四フッ化エチレン−パーフルオロアルコキシエチレン共重合樹脂（テトラフルオロエチレン−パーフルオロアルキルビニルエーテル共重合樹脂：ＰＦＡ）などのフッ素樹脂やガラスエポキシ樹脂、ポリイミドなどの樹脂系材料が用いられる。
【００４１】
また、導体パターン、電極材料には、例えば、Ｃｕ層、Ｍｏ−Ｍｎのメタライズ層上にＮｉメッキ層およびＡｕメッキ層を被着させたもの、Ｗのメタライズ層上にＮｉメッキ層およびＡｕメッキ層を被着させたもの、Ｃｒ−Ｃｕ合金層、Ｃｒ−Ｃｕ合金層上にＮｉメッキ層およびＡｕメッキ層を被着させたもの、Ｔａ2Ｎ層上にＮｉ−Ｃｒ合金層およびＡｕメッキ層を被着させたもの、Ｔｉ層上にＰｔ層およびＡｕメッキ層を被着させたもの、またはＮｉ−Ｃｒ合金層上にＰｔ層およびＡｕメッキ層を被着させたものなどが用いられ、厚膜印刷法あるいは各種の薄膜形成方法やメッキ法などにより形成される。
【００４２】
本実施形態に係る電子部品内蔵基板１０によれば、電子部品１の信号端子１１ａおよびインダクタＬ１の一端を接続する導体パターン２３と、第２電極２２とが、電子部品１が収容された絶縁層６ａを介して対向配置されているので、インダクタＬ１と、これに並列接続されたキャパシタＣ３からなる並列共振回路が構成される。このようにキャパシタＣ３が追設されているので、並列共振回路の特定の周波数における減衰量をより一層増大させることができる。
【００４３】
また、本実施形態では、複数のビアＶ２ａ〜Ｖ５ａと、接続導体２５ｄ〜２５ｆとにより、複数の絶縁層６の積層方向と交差する軸Ａを中心としたスパイラルパターンからなるインダクタＬ１が形成されている。これにより、インダクタＬ１に電流が流れると、絶縁層６の積層方向と交差する方向に磁束が発生する。このため、例えば電子部品１内に誘電体の積層方向に磁束を発生し得るインダクタ１２が内蔵されている場合であっても、電子部品１内のインダクタ１２と、インダクタＬ１との磁気結合を抑制できる。
【００４４】
さらに、電子部品１が収容されている絶縁層６ａは他の絶縁層６に比べて厚いことから、絶縁層６ａを貫通する複数のビアＶ２ａ〜Ｖ５ａを利用することにより、スパイラルの半径を大きくすることができ、より大きなインダクタンスを有するインダクタＬ１を形成することが可能となる。
【００４５】
なお、上述したとおり、本発明は、上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、上述した本実施形態では、フィルタ回路部２としてπ型のローパスフィルタの例について説明したが、π型以外のローパスフィルタや、ハイパスフィルタ、バンドパスフィルタを採用してもよい。また、第１電極２１が絶縁層６を介して導体パターン２３と対向することにより、キャパシタＣ１を構成する例に代えて、第１電極２１に接続された別のキャパシタを設けてもよい。
【００４６】
さらに、電子部品内蔵基板１０の上層に設けられる電子部品３や、電子部品１の種類にも制限はなく、例えばインダクタ１２を設けなくてもよい。またさらに、電子部品内蔵基板１０は、電子部品１以外にも他の電子部品や回路を内蔵していてもよい。さらに、絶縁層６の厚さを変えたり、これらに高誘電率材料を用いたり、磁性体を混合しても構わない。
【産業上の利用可能性】
【００４７】
以上説明した通り、本発明の電子部品内蔵基板によれば、浮遊インダクタンスを低減することができ、これによりフィルタ特性を改善することができるので、電子部品およびフィルタ回路部を内蔵する電子部品内蔵基板、および、それらを備える携帯電話や移動体通信に用いられる電子機器、装置、システム、各種デバイス等、特に小型化および高性能化が要求されるものに広くかつ有効に利用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明による電子部品内蔵基板の第１実施形態の構成を示す等価回路図である。
【図２】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図３】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図４】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図５】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図６】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図７】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図８】電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図９】比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。
【図１０】比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。
【図１１】比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。
【図１２】比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。
【図１３】比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。
【図１４】比較例の形態に係る電子部品内蔵基板の各レイヤのパターンを示す平面図である。
【図１５】第１実施形態に係る電子部品内蔵基板と比較例の形態に係る電子部品内蔵基板におけるローパスフィルタの周波数特性を示すグラフである。
【図１６】第２実施形態に係る電子部品内蔵基板１０の要部斜視図である。
【図１７】第２実施形態に係る電子部品内蔵基板１０の要部断面図である。
【図１８】第２実施形態に係る電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図１９】第２実施形態に係る電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図２０】第２実施形態に係る電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【図２１】第２実施形態に係る電子部品内蔵基板１０の各レイヤのパターンを示す平面図である。
【符号の説明】
【００４９】
１…電子部品、２…フィルタ回路部、３…電子部品、４…回路部、５…基体、６…絶縁層、６ａ…絶縁層、１０…電子部品内蔵基板、１１…端子、１１ａ…信号端子、１１ｂ…接地端子、１２…インダクタ、２１…第１電極、２２…第２電極、２３…導体パターン、２４…電極パターン、２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ…接続導体、２６…導体パターン、３０…接地層、３１…第１接地層、３２…第２接地層、４０，４０ａ，４０ｂ，４０ｃ…外部端子、Ａ…軸、Ｃ１…キャパシタ、Ｃ２…キャパシタ、Ｃ３…キャパシタ、Ｌ１…インダクタ、Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｇ１，Ｌｇ２…浮遊インダクタンス、Ｖ１，Ｖ２，Ｖ２ａ，Ｖ３，Ｖ３ａ，Ｖ４，Ｖ４ａ，Ｖ５，Ｖ５ａ，Ｖ１１，Ｖ１２，Ｖ１３…ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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