(57)【要約】【課題】電荷転送トランジスタのゲート電極の抵抗を低減することにより、電源回路の効率を向上させる。【解決手段】Ｔ１〜Ｔ４のゲート電極に補助ゲート電極を設けて二重配線構造にして、ゲート電極の全体としての抵抗値を低くした。Ｔ１について説明すると、ゲート電極１０４にオーバーラップした補助ゲート電極１０８が形成されている。補助ゲート電極１０８は、Ｔ１の一方の側でゲート電極１０４に接続されている。即ち、ポリシリコン層１０２の外のガラス基板１００上に延びたゲート電極１０４上の層間絶縁膜１０７にコンタクトホールＣＨ１が形成され、このコンタクトホールＣＨ１を通して、補助ゲート電極１０８がゲート電極１０４に電気的に接続されている。補助ゲート電極１０８は、例えば、アルミニウムまたはアルミニウム合金からなり、ゲート電極１０４より低いシート抵抗を有していることが好ましい。【選択図】図１
2009201174.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極と、該第１のゲート電極に接続されると共に、該第１のゲート電極に絶
縁層を介してオーバーラップした第１の補助ゲート電極とを有する第１の電荷転送トラン
ジスタと、
前記第１の電荷転送トランジスタと直列に接続され、第２のゲート電極と、該第２のゲ
ート電極に接続されると共に、該第２のゲート電極に絶縁層を介してオーバーラップした
第２の補助ゲート電極とを有する第２の電荷転送トランジスタと、
前記第１の電荷転送トランジスタと前記第２の電荷転送トランジスタとの接続点に第１
の端子が結合され、第２の端子に第１のクロックが供給されるフライングコンデンサと、
を備え、
前記第１のクロックに応じて、前記第１及び第２のゲート電極に第２のクロックを供給
することにより、前記第１及び第２の電荷転送トランジスタを相補的にスイッチングさせ
るようにしたことを特徴とする電源回路。
【請求項２】
前記第１及び第２の補助ゲート電極のシート抵抗は、前記第１及び第２のゲート電極のシ
ート抵抗より小さいことを特徴とする請求項１に記載の電源回路。
【請求項３】
前記第１のゲート電極と前記第１の補助ゲート電極は、第１の電荷転送トランジスタの一
方の側で接続されていることを特徴とする請求項１に記載の電源回路。
【請求項４】
前記第１のゲート電極と前記第１の補助ゲート電極は、第１の電荷転送トランジスタの両
側で接続されていることを特徴とする請求項１に記載の電源回路。
【請求項５】
前記第１の電荷転送トランジスタは、互いに並列接続された複数のサブトランジスタから
なり、前記第１のゲート電極と前記第１の補助ゲート電極は、各サブトランジスタの両側
で接続されていることを特徴とする請求項１に記載の電源回路。
【請求項６】
請求項１乃至５のいずれかに記載の電源回路を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路及びその電源回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）プロセスにより製造され
るアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、
液晶パネルのガラス基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成
する電源回路が形成されていた。
【０００３】
この電源回路には、入力電位である正の電源電位ＶＤＤを２倍して２ＶＤＤを発生する
チャージポンプ方式の正電源発生回路と、正の電源電位ＶＤＤを−１倍した負の電源電位
−ＶＤＤを発生するチャージポンプ方式の負電源発生回路がある。
【０００４】
この正電源発生回路、負電源発生回路は、直列接続された複数の電荷転送トランジスタ
と、電荷転送トランジスタの接続ノードに結合されたフライングコンデンサを備える。そ
して、フライングコンデンサに印加される第１のクロックに応じて、電荷転送トランジス
タをスイッチングさせることで、電荷転送トランジスタを介して入力側から出力側へ電荷
を転送する。電荷転送トランジスタのゲート電極には、電荷転送トランジスタをスイッチ
ングさせるための第２のクロックが印加される。
【０００５】
この種の電源回路をガラス基板上に内蔵したアクティブマトリクス型液晶表示装置は特
許文献１に記載されている。
【特許文献１】特開２００４−１４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の電源回路においては電荷転送トランジスタのサイズが大きくなる
と、電荷転送トランジスタのゲート電極の抵抗が大きくなり、電荷転送トランジスタのス
イッチングに遅れが生じることから電源回路の効率が悪くなるという問題があった。
【課題を解決するための手段】
【０００７】
そこで、本発明の電源回路は、第１のゲート電極と、該第１のゲート電極に接続される
と共に、該第１のゲート電極に絶縁層を介してオーバーラップした第１の補助ゲート電極
とを有する第１の電荷転送トランジスタと、前記第１の電荷転送トランジスタと直列に接
続され、第２のゲート電極と、該第２のゲート電極に接続されると共に、該第２のゲート
電極に絶縁層を介してオーバーラップした第２の補助ゲート電極とを有する第２の電荷転
送トランジスタと、前記第１の電荷転送トランジスタと前記第１の電荷転送トランジスタ
との接続点に第１の端子が結合され、第２の端子に第１のクロックが供給されるフライン
グコンデンサと、を備え、前記第１のクロックに応じて、前記第１及び第２のゲート電極
に第２のクロックを供給することにより、前記第１及び第２の電荷転送トランジスタを相
補的にスイッチングさせるようにしたことを特徴とする。
【発明の効果】
【０００８】
本発明の電源回路によれば、電荷転送トランジスタのゲート電極の抵抗を低減すること
により、電源回路の効率を向上させることができる。特に、表示装置（例えば、液晶表示
装置）においては、電源回路の出力電流を大きくするために、電荷転送トランジスタのサ
イズを大きくする必要があることから、その効果は大きい。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。図１は、本実施形態の
電源回路の構成を示す図である。この電源回路は、正の入力電位ＶＤＤに基づいて、正の
出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１と、負の出力電位ＶＢＢ＝−ＶＤ
Ｄを発生する負電源発生回路２とで構成されている。
【００１０】
ドライバーＩＣ３は、これらの回路に電源電位ＶＤＤ、接地電位ＶＳＳ、及び専用のク
ロックを作成して供給する。発生された出力電位ＶＰＰ＝２ＶＤＤ、ＶＢＢ＝−ＶＤＤは
画素領域の各画素に配置された画素ＴＦＴのオン・オフを制御する垂直走査信号を作成す
る垂直駆動回路にその電源電位として供給される。電源電位ＶＤＤ、接地電位ＶＳＳの値
は、特に限定されないが、例えば、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖである。
【００１１】
また、この電源回路は、低温ポリシリコンＴＦＴプロセス技術と液晶駆動に必要な回路
機能を集積するシステム・オン・グラス（ＳＯＧ）技術により、アクティブマトリクス型
液晶表示装置のガラス基板１００（液晶パネル）上に形成される。ガラス基板１００上に
は、電源回路とドライバーＩＣ３の他に、垂直駆動回路、水平駆動回路、これらの駆動回
路からの水平走査信号、垂直走査信号が供給される画素領域が形成されるが、図１におい
ては、電源回路とドライバーＩＣ３のみを示している。
【００１２】
［正電源発生回路の構成］
まず、正電源発生回路１の構成について図１を参照して説明する。Ｎチャネル型の電荷
転送トランジスタＴ１（本発明の「第１の電荷転送トランジスタ」の一例、以下、「Ｔ１
」と略称する）とＰチャネル型の電荷転送トランジスタＴ２（本発明の「第２の電荷転送
トランジスタ」の一例、以下、「Ｔ２」と略称する）が直列に接続されている。それらの
トランジスタの接続ノードには、フライングコンデンサＣ１（本発明の「フライングコン
デンサ」の一例）の一方の端子が配線１１を介して接続されている。フライングコンデン
サＣ１はガラス基板１００の外に設けられた外付けコンデンサである。この配線１１は、
前記接続ノードからガラス基板１００上に設けられた端子Ｐ１を介してフライングコンデ
ンサＣ１の一方の端子に接続する配線である。
【００１３】
また、Ｎチャネル型の電荷転送トランジスタＴ３（以下、「Ｔ３」と略称する）とＰチ
ャネル型の電荷転送トランジスタＴ４（以下、「Ｔ４」と略称する）が直列に接続されて
いる。それらのトランジスタの接続ノードには、フライングコンデンサＣ２の一方の端子
が配線１２を介して接続されている。フライングコンデンサＣ２もガラス基板１００の外
に設けられた外付けコンデンサである。配線１２は、前記接続ノードからガラス基板１０
０上に設けられた端子Ｐ２を介してフライングコンデンサＣ２の一方の端子に接続する配
線である。
【００１４】
また、Ｔ１及びＴ２のゲート電極は、Ｔ３とＴ４の接続ノードに接続されている。Ｔ３
及びＴ４のゲート電極は、Ｔ１とＴ２の接続ノードに接続されている。
【００１５】
Ｔ１とＴ３のソースは互いに接続されて、共通ソースを形成している。この共通ソース
には、配線１４を介してドライバーＩＣ３から入力電位として正の電源電位ＶＤＤが印加
されている。Ｔ２とＴ４のドレインは互いに接続されて共通ドレイン（出力端）を形成し
ている。この共通ドレインは配線１３を介して出力コンデンサＣvppの一方の端子に接続
されている。出力コンデンサＣvppの他方の端子は接地されている。配線１３は、共通ド
レインからガラス基板１００上に設けられた端子Ｐ３を介して出力コンデンサＣvppの一
方の端子に接続する配線である。
【００１６】
また、フライングコンデンサＣ２の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第２のクロック」の一例）が端子Ｐ４を介して印加される。フラ
イングコンデンサＣ１の他方の端子には、ドライバーＩＣ３からの反転クロックＢＤＤＣ
ＬＫ（本発明の「第１のクロック」の一例）（ＤＤＣＬＫの反転クロック）が端子Ｐ５を
介して印加される。
【００１７】
［負電源発生回路の構成］
次に、負電源発生回路２の構成について図１を参照して説明する。Ｐチャネル型の電荷
転送トランジスタＴ７（本発明の「第１の電荷転送トランジスタ」の一例、以下、「Ｔ７
」と略称する）とＮチャネル型の電荷転送トランジスタＴ８（本発明の「第２の電荷転送
トランジスタ」の一例、以下、「Ｔ８」と略称するが直列に接続されている。それらのト
ランジスタの接続ノードには、フライングコンデンサＣ３の一方の端子が配線２１を介し
て接続されている。フライングコンデンサＣ３は外付けコンデンサである。配線２１は、
前記接続ノードからガラス基板１００上に設けられた端子Ｐ６を介してフライングコンデ
ンサＣ３の一方の端子に接続する配線である。
【００１８】
また、Ｐチャネル型の電荷転送トランジスタＴ５（以下、「Ｔ５」と略称する）とＮチ
ャネル型の電荷転送トランジスタＴ６（以下、「Ｔ６」と略称する）が直列に接続され、
それらのトランジスタの接続ノードには、フライングコンデンサＣ４の一方の端子が配線
２２を介して接続されている。
【００１９】
フライングコンデンサＣ４もガラス基板１００の外に設けられた外付けコンデンサであ
る。配線２２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ７を介して
フライングコンデンサＣ４の一方の端子に接続する配線である。
【００２０】
また、Ｔ７及びＴ８のゲート電極は、Ｔ５とＴ６の接続ノードに接続され、Ｔ５及びＴ
６のゲート電極は、Ｔ７とＴ８の接続ノードに接続されている。
【００２１】
Ｔ５とＴ７のソースは互いに接続されて、共通ソースを形成している。この共通ソース
には、配線２４を介してドライバーＩＣ３から接地電位ＶＳＳが印加されている。
【００２２】
Ｔ６とＴ８のドレインは互いに接続されて共通ドレイン（出力端）を形成している。こ
の共通ドレインは配線２３を介して出力コンデンサＣvbbの一方の端子に接続されている
。出力コンデンサＣvbbの他方の端子は接地されている。配線２３は、共通ドレインから
ガラス基板１００上に設けられた端子Ｐ８を介して出力コンデンサＣvbbの一方の端子に
接続する配線である。
【００２３】
また、フライングコンデンサＣ４の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第２のクロック」の一例）が端子Ｐ４を介して印加される。フラ
イングコンデンサＣ３の他方の端子には、ドライバーＩＣ３からの反転クロックＢＤＤＣ
ＬＫ（本発明の「第１のクロック」の一例）（ＤＤＣＬＫの反転クロック）が端子Ｐ５を
介して印加される。
【００２４】
［正電源発生回路の動作］
上述の正電源発生回路１の動作について、図２を参照して説明する。クロックＤＤＣＬ
ＫがＬレベル（ＶＳＳ）のとき、反転クロックＢＤＤＣＬＫはＨレベル（ＶＤＤ）であり
、Ｔ１，Ｔ４はオフ状態、Ｔ２，Ｔ３はオン状態である。Ｔ１とＴ２の接続ノードの電位
ＶＤＣＬＫはフライングコンデンサＣ１の容量結合により２ＶＤＤに昇圧され、そのレベ
ルがＴ２を通して出力される。Ｔ３とＴ４の接続ノード（電位ＸＶＤＣＬＫ）はＶＤＤに
充電される。
【００２５】
次に、クロックＤＤＣＬＫがＨレベル（ＶＤＤ）のとき、Ｔ１，Ｔ４はオン状態、Ｔ２
，Ｔ３はオフ状態である。Ｔ３とＴ４の接続ノードの電位ＸＶＤＣＬＫはフライングコン
デンサＣ２の容量結合により２ＶＤＤに昇圧され、そのレベルがＴ４を通して出力される
。
【００２６】
Ｔ１とＴ２の接続ノード（電位ＶＤＣＬＫ）は、ＶＤＤに充電される。つまり、正電源
発生回路１の左右の直列トランジスタ回路から電荷転送により２ＶＤＤという出力電位Ｖ
ＰＰが交互に出力される。
【００２７】
［負電源発生回路の動作］
上述の負電源発生回路２の動作について、図２を参照して説明する。クロックＤＤＣＬ
ＫがＬレベル（ＶＳＳ）のとき、反転クロックＢＤＤＣＬＫはＨレベル（ＶＤＤ）であり
、Ｔ５，Ｔ８はオフ状態、Ｔ６，Ｔ７はオン状態である。
【００２８】
Ｔ７とＴ８の接続ノードの電位ＶＢＣＬＫはＶＳＳに充電され、Ｔ５とＴ６の接続ノー
ドの電位ＸＶＢＣＬＫはフライングコンデンサＣ４の容量結合により−ＶＤＤの電位に下
がり、その電位がＴ６を通して出力される。
【００２９】
クロックＤＣＣＬＫがＨレベル（ＶＤＤ）になると、Ｔ５，Ｔ８はオン状態、Ｔ６，Ｔ
７はオフ状態であり、Ｔ７とＴ８の接続ノードの電位ＶＢＣＬＫはフライングコンデンサ
Ｃ３の容量結合により、−ＶＤＤに下がり、そのレベルがＴ８を通して出力される。Ｔ５
とＴ６の接続ノード（電位ＸＶＢＣＬＫ）はＶＳＳに充電される。つまり、負電源発生回
路２の左右の直列トランジスタ回路から電荷転送により−ＶＤＤという電位が出力電位Ｖ
ＢＢとして交互に出力される。
【００３０】
上述のように、正電源発生回路１において、Ｔ１とＴ２はクロックＤＤＣＬＫに応じて
スイッチングし、Ｔ３とＴ４は反転クロックＢＤＤＣＬＫに応じてスイッチングする。こ
こで、Ｔ１〜Ｔ４のゲート電極の抵抗の影響でＴ１〜Ｔ４のスイッチングに遅れが生じて
、電源回路の効率が悪くなる。そこで、本実施形態では、Ｔ１〜Ｔ４のゲート電極に補助
ゲート電極を設けて二重配線構造にして、ゲート電極の全体としての抵抗値を低くしたも
のである。負電源発生回路２においても、同様の問題があるので、Ｔ５〜Ｔ８のゲート電
極を二重配線構造にしてゲート電極の全体としての抵抗値を低くした。
【００３１】
［電荷転送トランジスタの構成］
以下、電荷転送トランジスタＴ１〜Ｔ８の構成について詳しく説明する。図３にＴ１（
Ｎチャネル型）とＴ２（Ｐチャネル型）の構造を示す。図３（Ａ）は平面図であり、図３
（Ｂ）は図３（Ａ）のＸ−Ｘ線に沿った断面図である。Ｔ３、Ｔ６、Ｔ８はＴ１と同じＴ
ＦＴ構造を有しており、Ｔ４、Ｔ５、Ｔ７はＴ２と同じＴＦＴ構造を有していることが各
ゲート電極の抵抗値を下げる上で好ましい。
【００３２】
まず、Ｔ１の構造について説明する。ガラス基板１００上に、例えばシリコン酸化膜（
SiO2）とシリコン窒化膜(SiNx)からなるバッファ膜１０１が形成され、このバッファ膜１
０１上にポリシリコン層１０２が島状に形成されている。ポリシリコン層１０２を覆って
、例えばシリコン窒化膜(SiNx)からなるゲート絶縁膜１０３が形成され、ゲート絶縁膜１
０３上に例えば、モリブデン(Mo)からなるゲート電極１０４が形成されている。ゲート電
極１０４の下方のポリシリコン層１０２の領域がチャネル領域になっている。また、ポリ
シリコン層１０２の中に、チャネル領域の左側に隣接してＮ−型のソース層１０５ＡとＮ
＋型のソース層１０５Ｂが形成されている。また、ポリシリコン層１０２の中に、チャネ
ル領域の右側に隣接してＮ−型のドレイン層１０６ＡとＮ＋型のドレイン層１０６Ｂが形
成されている。
【００３３】
また、ゲート電極１０４とポリシリコン層１０２を覆って、例えば、シリコン酸化膜（
SiO2）からなる層間絶縁膜１０７が形成されている。そして、ガラス基板１００に垂直な
方向から見たとき、ゲート電極１０４にオーバーラップした補助ゲート電極１０８が形成
されている。補助ゲート電極１０８は、Ｔ１の一方の側でゲート電極１０４に接続されて
いる。即ち、ポリシリコン層１０２の外のガラス基板１００上に延びたゲート電極１０４
上の層間絶縁膜１０７にコンタクトホールＣＨ１が形成され、このコンタクトホールＣＨ
１を通して、補助ゲート電極１０８がゲート電極１０４に電気的に接続されている。補助
ゲート電極１０８は、例えば、アルミニウムまたはアルミニウム合金からなり、ゲート電
極１０４より低いシート抵抗を有していることが好ましい。
【００３４】
また、Ｎ＋型のソース層１０５Ｂ上の層間絶縁膜１０７にはコンタクトホールＣＨ２が
形成され、このコンタクトホールＣＨ２を通して、Ｎ＋型のソース層１０５Ｂに接続され
たソース電極１０９が形成されている。Ｎ＋型のドレイン層１０６Ｂ上の層間絶縁膜１０
７にはコンタクトホールＣＨ３が形成され、このコンタクトホールＣＨ３を通して、Ｎ＋
型のドレイン層１０６Ｂに接続されたドレイン電極１１０が形成されている。
【００３５】
補助ゲート電極１０８は、ソース電極１０９及びドレイン電極１１０と同じプロセスで
形成することで、工程を増やすことなく、補助ゲート電極１０８を形成することができる
。また、アルミニウムまたはアルミニウム合金などの低抵抗材料で形成されるソース電極
１０９とドレイン電極１１０と同じ材料で形成されるので低抵抗化を実現できる。
【００３６】
次に、Ｔ２の構造について説明する。ガラス基板１００上のバッファ膜１０１上にポリ
シリコン層１１１が島状に形成されている。ポリシリコン層１１１を覆って、ゲート絶縁
膜１０３が形成され、ゲート絶縁膜１０３上に例えば、ゲート電極１０４と同じ材料から
なるゲート電極１１２が形成されている。ゲート電極１１２の下方のポリシリコン層１１
１の領域がチャネル領域になっている。また、ポリシリコン層１１１の中に、チャネル領
域の左側に隣接してＰ＋型のソース層１１３が形成されている。また、ポリシリコン層１
０２の中に、チャネル領域の右側に隣接してＰ＋型のドレイン層１１４が形成されている
。
【００３７】
また、ゲート電極１１２とポリシリコン層１１１を覆って、例えば、シリコン酸化膜（
SiO2）からなる層間絶縁膜１０７が形成されている。そして、ガラス基板１００に垂直な
方向から見たとき、ゲート電極１１２にオーバーラップした補助ゲート電極１１５が形成
されている。補助ゲート電極１１５は、Ｔ２の一方の側でゲート電極１１２に接続されて
いる。即ち、ポリシリコン層１１１の外のガラス基板１００上に延びたゲート電極１１２
上の層間絶縁膜１０７にコンタクトホールＣＨ４が形成され、このコンタクトホールＣＨ
４を通して、補助ゲート電極１１５がゲート電極１１２に電気的に接続されている。補助
ゲート電極１１５は、例えば、アルミニウムまたはアルミニウム合金からなり、ゲート電
極１１２より低いシート抵抗を有していることが好ましい。
【００３８】
また、Ｐ＋型のソース層１１３上の層間絶縁膜１０７にはコンタクトホールＣＨ５が形
成され、このコンタクトホールＣＨ５を通して、Ｐ＋型のソース層１１３に接続されたソ
ース電極１１６が形成されている。Ｐ＋型のドレイン層１１４上の層間絶縁膜１０７には
コンタクトホールＣＨ６が形成され、このコンタクトホールＣＨ６を通して、Ｐ＋型のド
レイン層１１４に接続されたドレイン電極１１７が形成されている。
【００３９】
上述のＴ１のＴＦＴ構造では、補助ゲート電極１０８は、Ｔ１の一方の側でゲート電極
１０４に接続されているが、図４に示すように、補助ゲート電極１０８をＴ１の両側でゲ
ート電極１０４に接続して更にゲート電極の低抵抗化を図ることができる。即ち、ポリシ
リコン層１０２の両側のガラス基板１００上に延びたゲート電極１０４上の層間絶縁膜１
０７に、コンタクトホールＣＨ１、Ｃ７が形成され、これらのコンタクトホールＣＨ１、
Ｃ７を通して、補助ゲート電極１０８がゲート電極１０４に電気的に接続される。
【００４０】
同様に、Ｔ２についても、補助ゲート電極１１５をＴ２の両側でゲート電極１１２に接
続して更にゲート電極の低抵抗化を図ることができる。即ち、ポリシリコン層１１１の両
側のガラス基板１００上に延びたゲート電極１１２上の層間絶縁膜１０７に、コンタクト
ホールＣＨ４、Ｃ８が形成され、これらのコンタクトホールＣＨ４、Ｃ８を通して、補助
ゲート電極１１５がゲート電極１１２に電気的に接続される。
【００４１】
実際の電荷転送トランジスタＴ１〜Ｔ８のゲート電極は平面的に見ると、細長い配線の
形状を呈している。そこで、Ｔ１〜Ｔ８は、それぞれを並列接続された複数のサブトラン
ジスタに分割し、ゲート電極と補助ゲート電極は、各サブトランジスタの両側で接続する
ことがゲート電極の抵抗を下げる上で好ましい。
【００４２】
図５は、そのような電荷転送トランジスタＴ１〜Ｔ４で形成された正電源発生回路１の
平面図である。Ｔ１について説明すると、ｎ個（ｎは２以上の自然数）のサブトランジス
タＴ１−１〜Ｔ１−ｎに分割されており、それぞれのサブトランジスタＴ１−１〜Ｔ１−
ｎの各ソースは共通に接続され、各ドレインは共通に接続されている。ゲート電極１０４
と補助ゲート電極１０８は、直線上に各サブトランジスタＴ１−１〜Ｔ１−ｎ上に延びて
いる。そして、ゲート電極１０４と補助ゲート電極１０８は、各サブサブトランジスタＴ
１−１〜Ｔ１−ｎの両側で、それぞれコンタクトホールＣＨ１、Ｃ７を通して接続されて
いる。Ｔ２〜Ｔ４はＴ１と平行に隣接して配置されており、同様のゲート電極構造を有し
ている。
【００４３】
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によ
って示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれ
る。例えば、実施形態の電源回路においては、正電源発生回路１と負電源発生回路２とが
併設されているが、どちらか１つの回路のみを設けてもよい。また、実施形態の電源回路
は、クロックの極性の反転に応じて左右の直列トランジスタ回路から出力電位が交互に出
力される、双極クランプ方式の電源回路であるが、本発明は１つの直列トランジスタ回路
を用いた単極クランプ方式の電源回路にも同様に適用することができる。
【００４４】
また、電源発生回路は、フライングコンデンサ、フライングコンデンサにクロックを供
給するクロック発生回路、電荷転送トランジスタを利用して入力電位を変換出力する回路
であれば、実施形態の回路に限らず、他のタイプの回路でもよい。
【００４５】
また、実施形態の電源回路は、ＴＮモード、垂直配向モード（ＶＡモード）、横電界を
利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用
しても構わない。また、全透過型のみならず全反射型、反射透過兼用型の液晶表示装置に
利用しても構わない。また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールド
エミッション型ディスプレイに用いても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態による電源回路の構成を示す図である。
【図２】本発明の実施形態による電源回路の動作を説明する図である。
【図３】本発明の実施形態による電源回路を構成する電荷転送トランジスタの構成を示す図である。
【図４】本発明の実施形態による電源回路を構成する電荷転送トランジスタの構成を示す図である。
【図５】本発明の実施形態による電源回路を構成する電荷転送トランジスタの構成を示す図である。
【符号の説明】
【００４７】
１  正電源発生回路    ２  負電源発生回路
３  ドライバーＩＣ    １１〜１４  配線    ２１〜２４  配線
Ｐ１〜Ｐ８  端子    Ｃ１〜Ｃ４  フライングコンデンサ
Ｃvpp  出力コンデンサ    Ｃvbb  出力コンデンサ
Ｔ１〜Ｔ８  電荷転送トランジスタ    １００  ガラス基板
１０１  バッファ膜    １０２  ポリシリコン層    １０３  ゲート絶縁膜
１０４  ゲート電極    １０５Ａ  Ｎ−型のソース層
１０５Ｂ  Ｎ＋型のソース層    １０６Ａ  Ｎ−型のドレイン層
１０６Ｂ  Ｎ＋型のドレイン層    １０７  層間絶縁膜
１０８  補助ゲート電極    １０９  ソース電極    １１０  ドレイン電極
１１１  ポリシリコン層    １１２  ゲート電極    １１３  ソース層
１１４  ドレイン層    １１５  補助ゲート電極
１１６  ソース電極    １１７  ドレイン電極
ＣＨ１〜ＣＨ８  コンタクトホール    Ｔ１―１〜Ｔ１−ｎ  サブトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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