(57)【要約】【課題】ベーク処理を行うことなく、メモリの特性をテストすることのできる強誘電体メモリ及びそのテスト方法を提供する。【解決手段】駆動回路及びプリチャージ回路は、テストモードを実行する際、ビット線に固定電位を与えつつプレート線に第２のプレート線電圧を印加する。その後、ビット線を第１のビット線プリチャージ電位を与えられた状態からフローティング状態に切り替えた後、プレート線の電圧を第２のプレート線電圧からプレート線電圧に立ち上げる。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列してなるメモリセルアレイと、
データの書き込み又は読み出しのためのプレート線電圧を前記強誘電体キャパシタに供給するプレート線と、
前記メモリセルからの信号電荷を読み出すためのビット線対と、
前記ビット線対の電圧を検知・比較増幅するセンスアンプ回路と、
前記ビット線対及び前記プレート線を駆動するビット線駆動回路及びプレート線駆動回路と、
前記ビット線対を構成するビット線を第１のビット線プリチャージ電位に、又は前記プレート線を第１のプレート線プリチャージ電位にプリチャージした状態と前記第１のビット線プリチャージ電位又は前記第１のプレート線プリチャージ電位から切り離したフローティング状態との間で切り替えるビット線プリチャージ回路及びプレート線プリチャージ回路と
を備え、
前記ビット線駆動回路、前記プレート線駆動回路、前記ビット線プリチャージ回路、及び前記プレート線プリチャージ回路は、
通常の読み出し・書き込み動作時においては、前記プレート線に前記第１のプレート線電圧を印加する一方、
テストモード実行時には、前記ビット線対を構成するビット線に前記第１のビット線プリチャージ電位を与えつつ前記プレート線に第２のプレート線電圧を印加し、
その後、
前記ビット線を前記第１のビット線プリチャージ電位を与えられた状態からフローティング状態に切り替えた後前記プレート線の電圧を前記第２のプレート線電圧から前記第１のプレート線電圧に立ち上げ、これによりメモリセルからのデータの読み出しを行うように構成された
ことを特徴とする強誘電体メモリ。
【請求項２】
強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列してなるメモリセルアレイと、
データの書き込み又は読み出しのためのプレート線電圧を前記強誘電体キャパシタに供給するプレート線と、
前記メモリセルからの信号電荷を読み出すためのビット線対と、
前記ビット線対の電圧を検知・比較増幅するセンスアンプ回路と、
前記ビット線対及び前記プレート線を駆動するビット線駆動回路及びプレート線駆動回路と、
前記ビット線対を構成するビット線を第１のビット線プリチャージ電位に、又は前記プレート線を第１のプレート線プリチャージ電位にプリチャージした状態と前記第１のビット線プリチャージ電位又は前記第１のプレート線プリチャージ電位から切り離したフローティング状態との間で切り替えるビット線プリチャージ回路及びプレート線プリチャージ回路と
を備え、
前記ビット線駆動回路、前記プレート線駆動回路、前記ビット線プリチャージ回路、及び前記プレート線プリチャージ回路は、
通常の読み出し・書き込み動作時においては、前記センスアンプ回路を通じて前記ビット線に第１のアレイ電圧を印加すると共に前記プレート線に前記第１のプレート線電圧を印加する一方、
テストモード実行時には、前記プレート線に前記第１のプレート線プリチャージ電位を与えつつ前記ビット線に第２のアレイ電圧を印加し、
その後、
前記ビット線をフローティング状態に切り替えた後前記プレート線の電圧を前記第１のプレート線電圧に立ち上げ、これによりメモリセルからのセルデータの読み出しを行うるように構成された
ことを特徴とする強誘電体メモリ。
【請求項３】
強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列するとともに、
強誘電体キャパシタの両電極間には、プレート線を通じて第１のプレート線電圧が印加され、
これによりビット線を通じて前記メモリセルからセルデータが読み出されると共に、センスアンプ回路を通じて第１のアレイ電圧が印加されるように構成された強誘電体メモリのテスト方法であって、
前記強誘電体キャパシタの両電極間に前記第１のプレート線電圧を印加して前記メモリセルに第１分極データを書き込むステップと、
前記ビット線に第１のビット線プリチャージ電位を与えつつ前記プレート線に第２のプレート線電圧を印加するステップと、
前記ビット線を前記第１のビット線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第２のプレート線電圧から前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップと、
前記強誘電体キャパシタの両電極間に第１のプレート線電圧とは逆極性の第３のプレート線電圧を印加して前記メモリセルに第２分極データを書き込むステップと、
前記ビット線に前記第１のビット線プリチャージ電位を与えつつ前記プレート線に前記第２のプレート線電圧を印加するステップと、
前記ビット線を前記第１のビット線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第２のプレート線電圧から前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップと
を備えたことを特徴とする強誘電体メモリのテスト方法。
【請求項４】
強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列するとともに、
強誘電体キャパシタの両電極間には、プレート線を通じて第１のプレート線電圧が印加され、
これによりビット線を通じて前記メモリセルからセルデータが読み出されると共に、センスアンプ回路を通じて第１のアレイ電圧が印加される
ように構成された強誘電体メモリのテスト方法であって、
前記強誘電体キャパシタの両電極間に前記第１のプレート線電圧を印加して前記メモリセルに第１分極データを書き込むステップと、
前記プレート線に前記第１のプレート線プリチャージ電位を与えつつ前記ビット線に第２のアレイ電圧を印加するステップと、
前記ビット線に前記第２のアレイ電圧を印加し、続いて前記プレート線を前記第１のプレート線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップと、
前記強誘電体キャパシタの両電極間に前記第１のプレート線電圧とは逆極性の第３のプレート線電圧を印加して前記メモリセルに第２分極データを書き込むステップと、
前記プレート線に前記第１のプレート線プリチャージ電位を与えつつ前記ビット線に前記第２のアレイ電圧を印加するステップと、
前記ビット線に前記第２のアレイを印加し、続いて前記プレート線を前記第１のプレート線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップと
を備えたことを特徴とする強誘電体メモリのテスト方法。
【請求項５】
前記第２のプレート線電圧又は前記第２のアレイ電圧は、
第１の絶対値から、所定期間だけこの第１の絶対値よりも大きい第２の絶対値まで増加した後、再び前記第１の絶対値に戻る電圧である
ことを特徴とする請求項３又は４記載の強誘電体メモリのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ及びそのテスト方法に関するもので、例えば強誘電体メモリのメモリセルに含まれる強誘電体キャパシタのヒステリシス特性をテストする方法に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体キャパシタを含むメモリセルを配列してなるメモリセルアレイを備え、この強誘電体キャパシタが有するヒステリシス特性を利用して不揮発にデータを記憶するものである。
【０００３】
従来、このような強誘電体メモリのメモリセルにおけるヒステリシス特性のテストに関し、例えば特許文献１乃至３に開示のような技術が知られている。これら従来技術によるテスト方法の実行手順は、たとえば以下（１）〜（７）のような工程を含む。
（１）ファンクション試験を行い、歩留まりを算出する。
（２）初期パターンデータを書き込む。
（３）ベーク処理（Bake：メモリを加熱する処理）を行う。
（４）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。すなわち、書いた初期パターンデータをそのまま読み出して、書き込みを行った当初の初期パターンとの違いを判定する。
（５）逆データパターンを書き込む。
（６）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。すなわち、書きこんだ逆データパターンと、読み出したデータパターンとの違いを判定する。
（７）次のパターンデータを書き込む。
【０００４】
上記の（３）〜（７）の手順が複数回繰り返される。
【０００５】
このテストにおいては、（３）のベーク処理を行うことにより、いわゆるインプリント（Imprint：ヒステリシス特性曲線がたとえば水平方向にシフトする）が発生する。このインプリントによるセル信号量の劣化が生じているか否かが（４）〜（６）の工程により判定される。
【０００６】
しかし、この（３）ベーク処理を行うことは、インプリントが生じたメモリを製品として客先に出荷してしまう虞があり、好ましくない。
【０００７】
また、ベーク処理は長時間を要するので、テストコストを押し上げるという問題もある。従って、ベーク処理を行うことなく、短時間にメモリセルのデータ保持特性等を検査することができるテスト方法が望まれている。
【特許文献１】米国特許第５６６１７３０号公報
【特許文献２】米国特許第５９９１１８９号公報
【特許文献３】米国特許第５８２２２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ベーク処理を行うことなく、短時間にメモリの特性をテストすることのできる強誘電体メモリ及びそのテスト方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様に係る強誘電体メモリは、強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列してなるメモリセルアレイと、データの書き込み又は読み出しのためのプレート線電圧を前記強誘電体キャパシタに供給するプレート線と、前記メモリセルからの信号電荷を読み出すためのビット線対と、  前記ビット線対の電圧を検知・比較増幅するセンスアンプ回路と、前記ビット線対及び前記プレート線を駆動するビット線駆動回路及びプレート線駆動回路と、  前記ビット線対を構成するビット線を第１のビット線プリチャージ電位に、又は前記プレート線を第１のプレート線プリチャージ電位にプリチャージした状態と前記第１のビット線プリチャージ電位又は前記第１のプレート線プリチャージ電位から切り離したフローティング状態との間で切り替えるビット線プリチャージ回路及びプレート線プリチャージ回路とを備え、前記ビット線駆動回路、前記プレート線駆動回路、前記ビット線プリチャージ回路、及び前記プレート線プリチャージ回路は、通常の読み出し・書き込み動作時においては、前記プレート線に前記第１のプレート線電圧を印加する一方、テストモード実行時には、前記ビット線対を構成するビット線に前記第１のビット線プリチャージ電位を与えつつ前記プレート線に第２のプレート線電圧を印加し、その後、前記ビット線を前記第１のビット線プリチャージ電位を与えられた状態からフローティング状態に切り替えた後前記プレート線の電圧を前記第２のプレート線電圧から前記第１のプレート線電圧に立ち上げ、これによりメモリセルからのデータの読み出しを行うように構成されたことを特徴とする。
【００１０】
この発明の別の一態様に係る強誘電体メモリは、強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列してなるメモリセルアレイと、データの書き込み又は読み出しのためのプレート線電圧を前記強誘電体キャパシタに供給するプレート線と、前記メモリセルからの信号電荷を読み出すためのビット線対と、前記ビット線対の電圧を検知・比較増幅するセンスアンプ回路と、前記ビット線対及び前記プレート線を駆動するビット線駆動回路及びプレート線駆動回路と、前記ビット線対を構成するビット線を第１のビット線プリチャージ電位に、又は前記プレート線を第１のプレート線プリチャージ電位にプリチャージした状態と前記第１のビット線プリチャージ電位又は前記第１のプレート線プリチャージ電位から切り離したフローティング状態との間で切り替えるビット線プリチャージ回路及びプレート線プリチャージ回路とを備え、前記ビット線駆動回路、前記プレート線駆動回路、前記ビット線プリチャージ回路、及び前記プレート線プリチャージ回路は、  通常の読み出し・書き込み動作時においては、前記センスアンプ回路を通じて前記ビット線に第１のアレイ電圧を印加すると共に前記プレート線に前記第１のプレート線電圧を印加する一方、テストモード実行時には、前記プレート線に前記第１のプレート線プリチャージ電位を与えつつ前記ビット線に第２のアレイ電圧を印加し、その後、前記ビット線対をフローティング状態に切り替えた後前記プレート線の電圧を前記第１のプレート線電圧に立ち上げ、これによりメモリセルからのセルデータの読み出しを行うるように構成されたことを特徴とする。
【００１１】
この発明の一態様に係る強誘電体メモリのテスト方法は、強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列するとともに、強誘電体キャパシタの両電極間には、プレート線を通じて第１のプレート線電圧が印加され、これによりビット線を通じて前記メモリセルからセルデータが読み出されると共に、センスアンプ回路を通じて第１のアレイ電圧が印加されるように構成された強誘電体メモリのテスト方法であって、前記強誘電体キャパシタの両電極間に前記第１のプレート線電圧を印加して前記メモリセルに第１分極データを書き込むステップと、前記ビット線に第１のビット線プリチャージ電位を与えつつ前記プレート線に第２のプレート線電圧を印加するステップと、前記ビット線を前記第１のビット線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第２のプレート線電圧から前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップと、前記強誘電体キャパシタの両電極間に第１のプレート線電圧とは逆極性の第３のプレート線電圧を印加して前記メモリセルに第２分極データを書き込むステップと、前記ビット線に前記第１のビット線プリチャージ電位を与えつつ前記プレート線に前記第２のプレート線電圧を印加するステップと、前記ビット線を前記第１のビット線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第２のプレート線電圧から前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップとを備えたことを特徴とする。
【００１２】
この発明の一態様に係る強誘電体メモリのテスト方法は、強誘電体キャパシタ及びトランジスタからなるメモリセルを複数配列するとともに、強誘電体キャパシタの両電極間には、プレート線を通じて第１のプレート線電圧が印加され、これによりビット線を通じて前記メモリセルからセルデータが読み出されると共に、センスアンプ回路を通じて第１のアレイ電圧が印加されるように構成された強誘電体メモリのテスト方法であって、前記強誘電体キャパシタの両電極間に前記第１のプレート線電圧を印加して前記メモリセルに第１分極データを書き込むステップと、前記プレート線に前記第１のプレート線プリチャージ電位を与えつつ前記ビット線に第２のアレイ電圧を印加するステップと、前記ビット線に前記第２のアレイ電圧を印加し、続いて前記プレート線を前記第１のプレート線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップと、前記強誘電体キャパシタの両電極間に前記第１のプレート線電圧とは逆極性の第３のプレート線電圧を印加して前記メモリセルに第２分極データを書き込むステップと、前記プレート線に前記第１のプレート線プリチャージ電位を与えつつ前記ビット線に前記第２のアレイ電圧を印加するステップと、前記ビット線に前記第２のアレイを印加し、続いて前記プレート線を前記第１のプレート線プリチャージ電位からフローティング状態に切り替えた後前記プレート線の電圧を前記第１のプレート線電圧に立ち上げることにより前記メモリセルからセルデータを読み出すステップとを備えたことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、ベーク処理を行うことなく、短時間にメモリの特性をテストすることのできる強誘電体メモリ及びそのテスト方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
［第１の実施形態］
まず、本発明の第１の実施の形態に係る強誘電体メモリ及びそのテスト方法を図面を参照して説明する。
【００１５】
まず、この第１の実施の形態のテスト方法は、図１のフローチャートに示すように、以下の手順で行われる。
（１−１）ファンクション試験を行い、歩留まりを算出する。
（１−２）通常のデータ書き込み動作に従い、強誘電体キャパシタの両電極に書き込み電圧を印加して、初期パターンデータを書き込む。
（１−３）強誘電体キャパシタの両電極間にある一定の電圧を印加する。
【００１６】
具体的には、プレート線にある一定の電圧ΔＶを印加する一方、ビット線は０Ｖ（接地電位ＶＳＳ）に固定する。
（１−４）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（１−５）プレート線電位をΔＶから通常動作時のプレート線電位ＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（１−６）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。
（１−７）初期パターンデータを反転させた逆データパターンを書き込む。
（１−８）強誘電体キャパシタの両電極間にある一定の電圧を印加する。
具体的には、プレート線にある一定の電圧ΔＶを印加する一方、ビット線は０Ｖにする。
（１−９）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（１−１０）プレート線電位をΔＶから通常動作時のＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（１−１１）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。
（１−１２）次のパターンデータを書き込む。
【００１７】
この（１−３）〜（１−５）の工程により、ベーク処理を行うことなく、短時間で強誘電体キャパシタがインプリント状態になったのと等しい分極量を強誘電体キャパシタに持たせることが出来、実効的にインプリントした後の分極データを得ることができる。この点を、図２〜図４を参照して詳しく説明する。
【００１８】
図２は、図１のテストの手順において、上記（１−２）の工程の終了後、すなわち初期パターンが書き込まれた直後における強誘電体キャパシタのヒステリシス特性曲線を示している。
【００１９】
データ”０”の初期パターンデータを与えられたメモリセル（”０”セル）は、印加電圧Ｖ（プレート線電位−ビット線電位）が０の状態において、分極量＋Ｐｒを与えられている（図２の黒丸）。
【００２０】
一方、データ”１”の初期パターンデータを与えられたメモリセル（”１”セル）は、印加電圧Ｖ（プレート線電位−ビット線電位）が０の状態において、分極量−Ｐｒを与えられている（図２の黒三角）。
【００２１】
続いて、図３に示すように、上記（１−３）の工程（強誘電体キャパシタの両電極間にある一定の電圧を印加：プレート線の電圧ΔＶ、ビット線の電圧は０Ｖ）により、”０”セル、”１”セルのそれぞれの分極量は、ヒステリシス特性曲線上の図３に示す位置（黒丸、黒三角）に移動する。
【００２２】
すなわち、後で詳しく説明するように、この段階において、インプリント（グラフ横軸の負の方向へのヒステリシス特性曲線の移動）が生じたときと略同様の分極の状態が再現されている。
【００２３】
続いて（１−４）の工程を実行した後、（１−５）の工程のうち、プレート線の電位をΔＶからＶＰＬまで上昇させる工程の実行により、”０”セル、”１”セルのそれぞれの分極量は、図４に示すようなヒステリシス特性曲線上の位置に移動する。この状態で、（１−５）の工程のうち、ビット線対の電位差をセンスアンプで比較増幅する工程の実行により、”０”セル、”１”セルのそれぞれの分極量は、図５に示すようなヒステリシス特性曲線上の位置に移動する。
【００２４】
図３の状態において、ビット線がフローティング状態とされ、その後プレート線の電位がΔＶからＶＰＬまで引き上げられることで、インプリントが実際に生じた場合と略同様のヒステリシス特性曲線を辿らせることが出来るから、略同電位の信号を得ることができる。すなわち、ベーク処理を行うことなく、メモリセルのインプリント発生時のデータ保持特性を検査することができる。
【００２５】
熱の影響等により実際にインプリントが生じたメモリセルにおける読み出し動作を図６〜図８に示すヒステリシス特性曲線を用いて説明する。インプリントが生じると、図６に示すように、ヒステリシス特性曲線は、全体としてグラフ中心から左右いずれかの方向にシフトした形状となる。本実施の形態では、ヒステリシス特性曲線が全体として左にシフトした場合が示されている。”１”セル、”０”セルの、プレート線への印加電圧が０［Ｖ］のときの分極量は図示のようになり、両者の分極量の差は、インプリント発生前に比べて小さくなっていることがわかる。
【００２６】
この状態において、ビット線の電位をフローティングとして、プレート線の電位を０からＶＰＬに上げると、”１”セル、”０”セルの分極量のヒステリシス特性曲線上の位置はそれぞれ図７に示すようになる。その後、センスアンプを活性化させて（アクティブにして）比較増幅を行うと、図８の状態となる。
【００２７】
本実施の形態のテストの場合(図３〜図５）と、実際にインプリントが生じた場合（図６〜８）を比較してみると、図３の状態から図４の状態に移行する場合と、図６の状態から図７の状態に移行する場合とでは、ビット線に読み出される信号量は完全には同一でない。これは強誘電体キャパシタは常誘電体成分を持っているため、実際にインプリントした場合のヒステリシス特性曲線（図６及び図７）では、この常誘電体成分（図７のＬの部分）も読み出されるためである。
【００２８】
従って、実際のインプリント後の再現は完全に同一とは言い切れない。すなわち、再現を完全に同一に行おうとするならば、本実施の形態においても、プレート線の電位をΔＶからΔＶ＋ＶＰＬに変化させる必要があるとも考えられる。しかし、本実施の形態のテストの場合(図３〜図５）のヒステリシス特性曲線上の経路と、実際にインプリントが生じた場合（図６〜８）のヒステリシス特性曲線上の経路とを比較した場合、図７の符号”Ｌ”において示した常誘電体成分は小さく、ビット線に生じる信号電荷量としては大差はなく、従って、本実施形態のテスト方法により、実施のインプリント動作は略再現されているものと考えてよい。
【００２９】
従って、本実施の形態により、テストモードだけのために新たにΔＶ＋ＶＰＬの電位を生成しなくても、インプリント及びデポラリゼーションによる効果を通常動作において用いる電圧ＶＰＬの範囲内で評価することができる。
【００３０】
また、上記（１−８）〜（１−１０）の工程も、逆パターンデータ（（１−７）の工程）に対する効果として、上記（１−３）〜（１−５）の工程と同様の効果を与えるものであり内容は同一であるので、詳しい説明は省略する。
【００３１】
図９は、本実施の形態の強誘電体メモリの要部構成の概略を示すブロック図である。この強誘電体メモリは、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、制御回路１４を備えている。ロウデコーダ１２は、ワード線ＷＬを駆動するワード線ドライバ１５、及びプレート線ＰＬを駆動するプレート線ドライバ１６を含む。
【００３２】
メモリセルアレイ１１中には複数のメモリセルがマトリクス状に配列されており、各々のメモリセルはワード線ＷＬ、ビット線ＢＬ及びプレート線ＰＬに接続されている。
【００３３】
ビット線ＢＬはカラムデコーダ１３によって選択され、メモリセルＭＣからビット線ＢＬ上に読み出されたデータがデータ線ＤＱに転送される。また、データ線ＤＱに供給された書き込みデータがビット線ＢＬを介してメモリセルＭＣに転送される。データ線ＤＱは、ワード線ＷＬ及びプレート線ＰＬと同一方向に沿って延設されている。
【００３４】
制御回路１４は、プレート線ＰＬとビット線ＢＬの駆動回路を制御する。
【００３５】
図１０Ａに、メモリセルアレイ１１の構成例を示す。図１０Ａに示すメモリセルアレイ１１は、所謂ＴＣ並列ユニット直列接続型強誘電体メモリとして構成されている。すなわち、セルトランジスタＴのソース・ドレイン間にキャパシタＣの両端をそれぞれ接続し（すなわち１つのセルトランジスタＴと１つの強誘電体キャパシタＣを並列接続し）、これを１つのメモリセルＭＣｉ（ｉ＝０〜７）とする。
【００３６】
そして、これら複数のメモリセルＭＣｉを複数個（たとえば８個）直列接続して１つのメモリセルブロックＭＣＢｊが構成される（図１０Ａではｊ＝０〜３）。これらメモリセルブロックＭＣＢｊの一端はそれぞれ、ブロック選択用トランジスタＢＳｊを介してビット線ＢＬｊに接続され、他端はプレート線ＰＬ０又はＰＬ１に接続される。各セルトランジスタＴのゲートは、ワード線ＷＬｉに接続される。このＴＣ並列ユニット直列接続型強誘電体メモリの詳細は、たとえば出願人の先の出願である特開２００５−４８１１号公報等にも記載されているので、ここでは詳しい説明は省略する。
【００３７】
なお、この図１０Ａのメモリセルアレイ１１の構成は一例であって、これを例えば図１０Ｂに示すようなＤＲＡＭのＭＯＳキャパシタで構成されたセルキャパシタを強誘電体キャパシタで置き換えた構造も考えられる。この例では、セルトランジスタＴと強誘電体キャパシタＣがプレート線ＰＬとビット線ＢＬとの間に直列接続されて１つのメモリセルＭＣが形成されている。  図１１は、１つのビット線対ＢＬ０及びＢＬ１、このビット線対に接続されるセンスアンプＳ／Ａ、及びその他のその周辺回路の構成を代表的に示している。
【００３８】
まず、一つのビット線対ＢＬ０、ＢＬ１の間には、イコライズ回路２１が接続されている。イコライズ回路２１は、ＭＯＳトランジスタＱ１、Ｑ２及びＱ３を備えている。これらトランジスタＱ１〜Ｑ３はいずれもイコライズ信号ＥＱＬをゲートに入力されて導通する。トランジスタＱ１は、ビット線対ＢＬ０、ＢＬ１の間に接続されている。一方、トランジスタＱ２とＱ３は、ビット線対ＢＬ０、ＢＬ１の間に直列接続されており、その接続ノードはイコライズ電圧ＶＥＱ（接地電圧ＶＳＳ）を供給されている。
【００３９】
また、ビット線対ＢＬ０、ＢＬ１及びカラム選択線ＣＳＬ０の間には、ビット線電位供給回路２２が接続されている。ビット線電位供給回路２２は、ｎ型ＭＯＳトランジスタＱ４、Ｑ５を備えている。トランジスタＱ４、Ｑ５は、ビット線対ＢＬ０、ＢＬ１の間に直列接続され、その接続ノードには、テストモード時にテスト用のビット線電位ＶＴｅｓｔＢＬが供給される。また、トランジスタＱ４、Ｑ５のゲートには、テストモード時にアクティブとされるテスト用ワード線ＴｅｓｔＷＬ０、及びＴｅｓｔＷＬ１がそれぞれ接続されている。
【００４０】
また、ビット線対ＢＬ０、ＢＬ１間には、センスアンプＳ／Ａが設けられている。センスアンプＳ／Ａはアクティブ信号ＳＡ、／ＳＡがそれぞれ”Ｈ””Ｌ”に切り替わることによりアクティブとなり、ビット線対ＢＬ０、ＢＬ１間の電位差を比較増幅する。
【００４１】
また、データ線対ＤＱ、／ＤＱは、ビット線対ＢＬ０、ＢＬ１と交差する方向に延設される。これらデータ線対とビット線対同士の接続を切り替えるため、カラムスイッチ２３が設けられている。カラムスイッチ２３は、ＭＯＳトランジスタＱ６及びＱ７を備えている。トランジスタＱ６は、ビット線ＢＬ０とデータ線ＤＱの間に接続され、そのゲートはカラム選択線ＣＳＬ０に接続される。同様に、ＭＯＳトランジスタＱ７は、ビット線ＢＬ１とデータ線／ＤＱ線の間に接続され、そのゲートはカラム選択線ＣＳＬ０が接続される。
【００４２】
データ線ＤＱと／ＤＱの間には、データ線用センスアンプ２５が設けられており、データ線対ＤＱ、／ＤＱ間の電位差を比較増幅するように構成されている。
【００４３】
また、ビット線対ＢＬ０、ＢＬ１に対し、書き込みデータに対応した電位を外部から与えるため、信号線ＥｘｔＶＢＬ０、ＥｘｔＶＢＬ１が設けられている。ビット線ＢＬ０と信号線ＥｘｔＶＢＬ０との間、及びビット線ＢＬ１と信号線ＥｘｔＶＢＬ１との間にはそれぞれ、トランスファゲートＴＧ０及びＴＧ１が設けられている。
【００４４】
トランスファゲートＴＧ０は、Ｐチャネル型ＭＯＳトランジスタＱ８とＮチャネル型ＭＯＳトランジスタＱ９を抱き合わせて構成されている。Ｐチャネル型ＭＯＳトランジスタＱ８のゲートには信号／ＥｘｔＯＮ０が供給され、Ｎチャネル型ＭＯＳトランジスタＱ９のゲートには信号ＥｘｔＯＮ０が供給される。
【００４５】
同様に、トランスファゲートＴＧ１は、Ｐチャネル型ＭＯＳトランジスタＱ１０とＮチャネル型ＭＯＳトランジスタＱ１１を抱き合わせて構成されている。Ｐチャネル型ＭＯＳトランジスタＱ１０のゲートには信号／ＥｘｔＯＮ１が供給され、Ｎチャネル型ＭＯＳトランジスタＱ１１のゲートには信号ＥｘｔＯＮ１が供給される。
【００４６】
制御回路１４内は、通常の動作時に供給されるプレート線電位ＶＰＬを生成するための電圧生成回路３０が含まれている。この電圧生成回路３０の構成例を図１２に示す。
【００４７】
電圧生成回路３０は、定電圧出力回路３１、ｐ型ＭＯＳトランジスタ３２、ｎ型ＭＯＳトランジスタ３３、ｐ型ＭＯＳトランジスタ３４、ｎ型ＭＯＳトランジスタ３５を備えている。
【００４８】
定電圧出力回路３１は、公知のバンドギャップ型基準電圧生成回路（図示せず）で生成される温度によらず一定な基準電圧ＶＢＧＲに基づいて、一定電圧をノードＮ１から出力する。
【００４９】
トランジスタ３２及び３３は、外部電源電圧端子（ＶＤＤ）と出力端子（ＶＰＬ）との間に直列接続されており、ノードＮ１はトランジスタ３３のゲートに接続されている。ｐ型ＭＯＳトランジスタ３２のゲートには信号／ＳＴＡＮＢＹが入力される。  また、ｐ型ＭＯＳトランジスタ３４とｎ型ＭＯＳトランジスタ３５とは、外部電源電圧端子（ＶＤＤ）と出力端子（ＶＰＬ）との間に直列接続されている。ｐ型ＭＯＳトランジスタ３４のゲートには前述の信号／ＡＣＴＩＶＥが入力される。また、ｎ型ＭＯＳトランジスタ３５のゲートには、前述のノードＮ１が接続されている。
【００５０】
ここで、ｎ型ＭＯＳトランジスタ３３のゲート長をＬ３３、ゲート幅をＷ３３と定義し、ｎ型ＭＯＳトランジスタ３５のゲート長をＬ３５、ゲート幅をＷ３５と定義する。また、アクティブ時の負荷電流をＩａｃｔ、スタンバイ時の負荷電流をＩｓｔａｎｂｙと定義する。
【００５１】
この場合、
Ｌ３３＝Ｌ３５
Ｗ３５／Ｗ３３＝Ｉａｃｔ／Ｉｓｔａｎｂｙ

となるよう、ｎＭＯＳトランジスタ３３及び３５が形成される。
【００５２】
スタンバイ状態、及びアクティブ状態の両方、すなわちメモリセルでデータの書き込みまたは読み出しが行わる時か否かに拘わらず、スタンバイ制御信号／ＳＴＡＮＤＢＹは“Ｌ”となっている。このとき、ｐ型ＭＯＳトランジスタ３２が導通し、ｎ型ＭＯＳトランジスタ３３を介してアクティブ状態のときと比べて小さな電流が流れることで、プレート線電位ＶＰＬが生成される。
【００５３】
一方、強誘電体メモリがアクティブ状態のとき、すなわちメモリセルでデータの書き込みまたは読み出しが行われるときは、アクティブ信号／ＡＣＴＩＶＥが“Ｌ”となる。このとき、ｐ型ＭＯＳトランジスタ３４が導通し、ｎ型ＭＯＳトランジスタ３５を介してスタンバイ状態のときと比べて大きな電流が流れることで、プレート線電位ＶＰＬが生成される。このとき、スタンバイ制御信号／ＳＴＡＮＤＢＹは“Ｌ”のままで、ｐ型ＭＯＳトランジスタ３２は導通状態のままとなり電流が流れ続けている。
【００５４】
また、制御回路１４内には、テストモード実行時において上記のΔＶに相当する電圧ＶＴｅｓｔＰＬを発生させる電圧生成回路４０が含まれている。この電圧生成回路４０の構成例を図１３に示す。この電圧生成回路４０は、ｐ型ＭＯＳトランジスタ４１、４２、４６、及びｎ型ＭＯＳトランジスタ４３、４４、４５を備え、これらが１つの差動増幅回路を構成している。
【００５５】
ｐ型ＭＯＳトランジスタ４１、４２は、互いのソース及びゲートが共通接続され（ソースにはアレイ電源電圧ＶＡＡが与えられている）、ｐ型ＭＯＳトランジスタ４２のゲートはそのドレインと接続されている。
【００５６】
また、ｎ型ＭＯＳトランジスタ４３と４４のドレインは、ｐ型ＭＯＳトランジスタ４１及び４２のドレインにそれぞれ接続されている一方、ソースはｎ型ＭＯＳトランジスタ４５のドレインに接続されている。ｎ型ＭＯＳトランジスタ４５のソースは接地されている。また、ｎ型ＭＯＳトランジスタ４５のゲートには、この電圧生成回路４０に垂れ流す電流を制御する制御用電位ＣＭＮＧＡＴＥが与えられている。
【００５７】
また、ｎ型ＭＯＳトランジスタ４３のゲートは、バンドギャップリファレンス回路（図示せず）等を用いて発生された電圧ＶＢＧＲを抵抗分割して得られた電圧ΔＶと同電位の電圧が参照電圧ＶＲＥＦとして入力される。
【００５８】
また、ｐ型ＭＯＳトランジスタ４６のゲートは、ｐ型ＭＯＳトランジスタ４１とｎ型ＭＯＳトランジスタ４３の接続ノードに接続されている。ｐ型ＭＯＳトランジスタ４６は、ソースにアレイ電源電圧ＶＡＡを与えられている、またｐ型ＭＯＳトランジスタ４６のドレインはｎ型ＭＯＳトランジスタ４４のゲートに接続されると共に、出力電圧ＶＴｅｓｔＰＬの出力端子とされている。
【００５９】
この構成において、出力電圧ＶＴｅｓｔＰＬがＶＲＥＦに比べて小さくなると、ｎ型ＭＯＳトランジスタ４４がＯＦＦ状態に近付き、ｐ型ＭＯＳトランジスタ４１及び４２のゲート電圧が高くなる。これにより、ｐ型ＭＯＳトランジスタ４１もＯＦＦ状態に近付き、ｐ型ＭＯＳトランジスタ４１のドレインの電圧ＶＰ１Ｇが低下する。これにより、ｐ型ＭＯＳトランジスタ４６のドレイン電流が増加し、ＶＴｅｓｔＰＬは大きくなる。
【００６０】
逆に、出力電圧ＶＴｅｓｔＰＬがΔＶに比べて大きくなると、ｐ型ＭＯＳトランジスタ４１及び４２のゲート電圧が低くなり、電圧ＶＰ１Ｇが高くなる。これにより、ｐ型ＭＯＳトランジスタ４６のドレイン電流が減少し、ＶＴｅｓｔＰＬは小さくなる。従って、この回路によれば、出力電圧ＶＴｅｓｔＰＬを一定の電圧ΔＶに維持することができる。
【００６１】
また、制御回路１４内には、テストモード実行時において、プレート線ＰＬの電位を、通常の読み出し・書き込み動作において使用される電圧ＶＰＬからテストモード実行時において使用されるＶＴｅｓｔＰＬに切り替える動作を行うための電圧出力回路５０が含まれている。この電圧出力回路５０の構成例を図１４に示す。電圧出力回路５０はプレート線ＰＬ＜ｘ＞の本数に対応した数だけ設けられている。
【００６２】
電圧出力回路５０は、ＮＡＮＤゲート５１、５５、５８、インバータ５２、５３、５６、ｐ型ＭＯＳトランジスタ５４、及びｎ型ＭＯＳトランジスタ５７，５９を備えている。
【００６３】
ＮＡＮＤゲート５１は、ロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞、制御信号ＰＬＥＮＡＢＬＥ及び制御信号／ＴｅｓｔＰＬを入力端子に供給されている。このＮＡＮＤゲート５１の出力端子には、２個のインバータ５２、５３が直列接続されており、後段のインバータ５３の出力端子は、ｐ型ＭＯＳトランジスタ５４のゲートが接続されている。ｐ型ＭＯＳトランジスタ５４のソースは前述のプレート線電位ＶＰＬを与えられ、ドレインはプレート線ＰＬ＜ｘ＞に接続されている。
【００６４】
また、ＮＡＮＤゲート５５の入力端子にはロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞、制御信号ＴｅｓｔＰＬが入力される。このＮＡＮＤゲート５５の出力端子は、インバータ５６の入力端子に接続され、インバータ５６の出力端子は、ｎ型ＭＯＳトランジスタ５７のゲートに接続されている。ｎ型ＭＯＳトランジスタ５７のソースはプレート線ＰＬ＜ｘ＞に接続されており、ドレインには、前述の電圧生成回路４０の出力端子より、ＶＴｅｓｔＰＬ（＝ΔＶ）が与えられている。
【００６５】
また、プレート線ＰＬ＜ｘ＞と接地端子との間には、ｎ型ＭＯＳトランジスタ５９が接続され、そのゲートには、ＮＡＮＤゲート５８の出力端子が接続されている。ＮＡＮＤゲート５８には、ロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞、制御信号ＰＬＯＮが入力される。
【００６６】
図１４の電圧出力回路５０において、通常動作時には制御信号ＰＬＥＮＡＢＬＥ、制御信号ＰＬＯＮ、制御信号／ＴｅｓｔＰＬ（制御信号ＴｅｓｔＰＬの反転信号）が共に“Ｈ”となり、ロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞が選択されることで、ＮＡＮＤゲート回路５１の出力が“Ｌ”となり、トランジスタ５４が導通し、プレート線電位ＶＰＬがプレート線ＰＬ＜ｘ＞に出力される。すなわち、電圧出力回路５０は、通常動作時においては、プレート線ＰＬ＜ｘ＞にロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞に応じて通常のプレート線電位ＶＰＬを出力する。
【００６７】
一方、テストモード時には、制御信号ＴｅｓｔＰＬが“Ｈ”となり、ロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞が選択されることで、ＮＡＮＤゲート回路５５の出力が“Ｌ”となり、ｎ型ＭＯＳトランジスタ５７が導通し、電圧ＶＴｅｓｔＰＬ（＝ΔＶ）がプレート線ＰＬ＜ｘ＞に出力される。ｐ型ＭＯＳトランジスタ５４は、制御信号／ＴｅｓｔＰＬが”Ｌ”であるためＯＦＦし、従ってプレート線電位ＶＰＬは供給されない。すなわち、電圧出力回路５０は、テストモード時に、プレート線ＰＬ＜ｘ＞にロウアドレスＲｏｗ Ａｄｄ．＜ｘ＞に応じてテスト用の電圧ＶＴｅｓｔＰＬ（＝ΔＶ）を出力する機能を有する。
【００６８】
さらに、ＮＡＮＤゲート回路５８及びｎ型ＭＯＳトランジスタ５９は、通常動作時及びテストモード時の両方において制御信号ＰＬＯＮが”Ｌ”とされることにより、プレート線ＰＬ＜ｘ＞の電位を一端０Ｖにリセットするように機能する。
【００６９】
次に、この強誘電体メモリにおいて、図１で示したテストモードを実行する場合における、センス動作が行われる前までの具体的な動作を、図１５のタイミングチャートを参照して説明する。ここでは、図１０Ｂに示すメモリセルアレイにおいて、メモリセルＭＣ０が選択され、図１に示すテストモードが実行される場合を例にとって説明する。
【００７０】
通常のデータ書き込み動作により、上記（１−２）の「初期パターンデータの書き込み」工程が実行された後、ビット線ＢＬ０は、プリチャージ回路２１においてイコライズ信号ＥＱＬが時刻ｔ１において”Ｈ”となることにより接地電位（ＶＳＳ（０Ｖ））に固定される。また、制御信号ＰＬＥＮＡＢＬＥは“Ｌ”（ＧＮＤ）にされ、これにより通常動作としてのプレート線ＰＬ０の駆動は行われなくなる。また、イコライズ信号ＥＱＬが”Ｈ”となった後、制御信号／ＰＬＯＮが“Ｌ”に下降する。
【００７１】
この状態において、時刻ｔ２においてワード線ＷＬ０に対応したロウアドレスＲｏｗ Ａｄｄ．＜０＞が選択されると、ワード線ＷＬ０が昇圧電圧ＶＰＰに昇圧されてメモリセルＭＣ０内のトランジスタＴが導通し、メモリセルＭＣ０が選択される。次に時刻ｔ３において制御信号／ＴｅｓｔＰＬが”Ｌ”になることにより、電圧出力回路５０のＮＡＮＤゲート５５の出力信号が”Ｌ”となり、ｎ型ＭＯＳトランジスタ５７が導通することで、プレート線ＰＬ０が電圧ΔＶまで充電される。これにより、上記の（１−３）の工程が実行される。
【００７２】
その後、時刻ｔ４において制御信号／ＴｅｓｔＰＬが“Ｌ”から”Ｈ”に復帰し、続く時刻ｔ５においてイコライズ信号ＥＱＬが”Ｌ”になり、ビット線ＢＬ０が接地電位へのイコライズ状態が解除されフローティング状態となり、上記（１−４）の工程が実行される。次に、時刻ｔ６において制御信号ＰＬＥＡＢＬＥが”Ｈ”になると、ＮＡＮＤゲート５１の出力信号は”Ｌ”となり、これによりｐ型ＭＯＳトランジスタ５４が導通して、プレート線ＰＬ０の電圧は、ΔＶからＶＰＬまで上昇する。
【００７３】
すなわち、通常のデータ読み出しと同様の状態となって、上記（１−５）のうち、センス増幅前までの工程が実行される。これにより、ビット線ＢＬの電圧は、メモリセルＭＣ０の保持データに応じた電圧（インプリントが発生した場合における電圧と略同一の電圧）まで上昇する。これをセンスアンプ回路Ｓ／Ａで検知・増幅して、初期パターンデータを読み出す。上記（１−８）〜（１−１２）の工程も同様に行われ得る。
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る強誘電体メモリ及びそのテスト方法を図面を参照して説明する。
【００７４】
この実施の形態のテスト方法は、図１６のフローチャートに示すように、以下の手順で行われる。
（２−１）ファンクション試験を行い、歩留まりを算出する。
（２−２）通常のデータ書き込み動作に従い、強誘電体キャパシタの両電極に書き込み電圧を印加して、初期パターンデータを書き込む。
（２−３）強誘電体キャパシタの両電極間に絶対値がある一定の負の電圧を印加する。
具体的には、プレート線に絶対値がある一定の負の電圧−ΔＶを印加する一方、ビット線は０Ｖ（接地電位）に固定する。
（２−４）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（２−５）プレート線電位を−ΔＶから通常動作時のプレート線電位ＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（２−６）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。
（２−７）初期パターンデータを反転させた逆データパターンを書き込む。
（２−８）強誘電体キャパシタの両電極間に絶対値がある一定の負の電圧を印加する。
【００７５】
具体的には、プレート線にある一定の負の電圧−ΔＶを印加する一方、ビット線は０Ｖにする。
（２−９）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（２−１０）プレート線電位を−ΔＶから通常動作時のＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（２−１１）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。
（２−１２）次のパターンデータを書き込む。
【００７６】
第１の実施の形態と異なる点は、（２−３）の工程、及び（２−８）の工程においてプレート線に印加される電圧が、正の電圧ΔＶでなく負の電圧−ΔＶである点である。インプリントは、同様の条件の下で、ヒステリシス特性曲線がグラフ横軸正方向に移動する現象として発生することもあるが、逆に負の方向に移動することもある。本実施の形態では、後者の場合を想定して、上記のような方法を実行している。
【００７７】
この（２−３）〜（２−５）の工程により、第１の実施の形態と同様に、ベーク処理を行うことなく、短時間で強誘電体キャパシタがインプリント状態になったのと等しい分極量を強誘電体キャパシタに持たせることが出来、実効的にインプリントした後の分極データを得ることができる。この点を図１７〜図２０を参照して詳しく説明する。
【００７８】
図１７は、図１６に示す本実施の形態のテストの手順において、上記（２−２）の工程の終了後、すなわち初期パターンが書き込まれた直後における強誘電体キャパシタのヒステリシス特性曲線を示している。これは、第１の実施の形態（図２）と同様である。
【００７９】
続いて、上記（２−３）の工程（強誘電体キャパシタの両電極間に絶対値がある一定の負の電圧を印加：プレート線の電圧−ΔＶ、ビット線の電圧は０Ｖ）により、”０”セル、”１”セルのそれぞれの分極量は、図１８に示すようなヒステリシス特性曲線上の黒丸、黒三角の位置に移動する。第１の実施の形態とは移動方向が逆の方向（負の方向）である。ヒステリシス特性曲線自体の正の方向への移動という形で実際にインプリントが生じたときと略同様の分極の状態が再現されている。
【００８０】
続いて（２−４）の工程を実行した後、（２−５）の工程を実行することにより、インプリントが実際に生じたときと同様のビット線電圧の変化が得られる。
【００８１】
（２−５）の工程のうちプレート線の電位を電圧ＶＰＬに駆動する工程の実行により、”０”セル、”１”セルのそれぞれの分極量は、図１９に示すようなヒステリシス特性曲線上の黒丸、黒三角の位置に移動する。この状態で、ビット線対の電位差をセンスアンプで比較増幅すると（（２−５）の工程の前半部分）、”０”セル、”１”セルのそれぞれの分極量は、ヒステリシス特性曲線上の図２０に示す位置に移動する。図１８の状態において、ビット線がフローティング状態とされ、その後プレート線の電位が−ΔＶからＶＰＬまで引き上げられることで、インプリントが実際に生じた場合と略同様のビット線の信号を得ることができる。すなわち、ベーク処理を行うことなく、メモリセルのインプリント発生時におけるデータ保持特性を検査することができる。
【００８２】
熱の影響等により実際にインプリントが生じたメモリセルにおける読み出し動作を図２１〜図２３に示すヒステリシス特性曲線を用いて説明する。図２１に示すように、ヒステリシス特性曲線の横軸正方向への移動という形でインプリントが生じている状態において、ビット線の電位をフローティングとしたまま、プレート線の電位を０からＶＰＬに上げると、”１”セル、”０”セルの分極量はそれぞれ図２２に示すようになる。すなわち、ヒステリシス特性曲線が横軸正方向に移動しているため、インプリントが発生していない場合と同電位の電圧ＶＰＬをプレート線に印加しても、両セルの分極は、飽和分極まで達せず、図２２の位置に止まる。その後、ビット線をフローティング状態とした後、センスアンプをアクティブにさせると、図２３の状態となる。
【００８３】
本実施の形態のテストの場合(図１７〜図２０）と、実際にインプリントが生じた場合（図２１〜図２３）を比較してみると、図１８の状態から図１９の状態に移行する場合と、図２１の状態から図２２の状態に移行する場合とでは、ヒステリシス特性曲線上を移動する軌跡が略等しいと考えられる。
【００８４】
従って、本実施の形態によって十分にインプリント状態は再現されていると考えてよい。また、上記（２−８）〜（２−１０）の工程も、逆パターンデータ（（２−７）の工程）に対する効果として、上記（２−３）〜（２−５）の工程と同様の効果を与えるものであるので、詳しい説明は省略する。
【００８５】
この第２の実施の形態のテスト方法を実行するための強誘電体メモリの構成は、第１の実施の形態のものと同じでよい。ただし、電圧出力回路５０に代えて、図２４の電圧出力回路５０ａを採用する。この電圧出力回路５０ａは、ｎ型ＭＯＳトランジスタ５７のドレインに印加される電圧ＶＴｅｓｔＰＬが電圧−ΔＶである点を除き、図１４に示す電圧出力回路５０と同様である（図１４と同一の構成要素に関しては、同一の符号を付している）。
【００８６】
動作としても、図２５に示す通り、プレート線ＰＬの電位が−ΔＶになる点を除き第１の実施の形態と同様である。上記（２−８）〜（２−１２）の工程も同様に行われ得る。
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る強誘電体メモリ及びそのテスト方法を図面を参照して説明する。
【００８７】
この実施の形態のテスト方法は、図２６のフローチャートに示すように、以下の手順で行われる。
（３−１）ファンクション試験を行い、歩留まりを算出する。
（３−２）通常のデータ書き込み動作に従い、強誘電体キャパシタの両電極に書き込み電圧を印加して、初期パターンデータを書き込む。
（３−３）強誘電体キャパシタの両電極間にある一定の電圧を印加する。具体的には、ビット線にある一定の電圧ΔＶを印加する一方、プレート線は０Ｖ（接地電位）に固定する。
（３−４）ビット線をフローティング状態にする。
（３−５）プレート線電位を通常動作時のプレート線電位ＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（３−６）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。
（３−７）初期パターンデータを反転させた逆データパターンを書き込む。
（３−８）強誘電体キャパシタの両電極間にある一定の電圧を印加する。具体的には、ビット線にある一定の電圧ΔＶを印加する一方、プレート線は０Ｖ（接地電位）に固定する。
（３−９）ビット線をフローティング状態にする。
（３−１０）プレート線電位を通常動作時のＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（３−１１）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。
（３−１２）次のパターンデータを書き込む。
【００８８】
第３の実施の形態の特徴は、上記の（３−３）、（３−８）の工程において、プレート線でなく、ビット線にある一定の電圧ΔＶを印加し、プレート線は０Ｖに固定する点である。この点、プレート線に負電圧−ΔＶを印加し、ビット線を０Ｖに固定する第２の実施の形態と異なる。効果としては両実施形態とも同様である。しかし、強誘電体メモリは通常動作において負電圧を必要とせず、テストモードだけのために負電圧を生成させるのは回路上の負担が大きいという問題がある。
【００８９】
第３の実施の形態では、負電圧を発生させて回路上の負担を大きくすることなく、インプリントの効果を試験することができるメリットがある。
【００９０】
この（３−３）〜（３−５）の工程により、上記の実施の形態と同様に、ベーク処理を行うことなく、短時間で強誘電体キャパシタがインプリント状態になったのと等しい分極量を強誘電体キャパシタに持たせることが出来、実効的にインプリントした後の分極データを得ることができる。この点を図２７〜図３０を参照して詳しく説明する。
【００９１】
図２７は、図２６に示す本実施の形態のテストの手順において、上記（３−２）の工程の終了後、すなわち初期パターンが書き込まれた直後における強誘電体キャパシタのヒステリシス特性曲線を示している。これは、第１の実施の形態（図２）と同様である。
【００９２】
続いて、図２８に示すように、上記（３−３）の工程（強誘電体キャパシタの両電極間にある一定の電圧を印加：プレート線の電圧０Ｖ、ビット線の電圧はΔＶ）により、”０”セル、”１”セルのそれぞれの分極量は、ヒステリシス特性曲線上の図２８の位置（黒丸、黒三角）に移動する。
【００９３】
この移動の方向は、第１の実施の形態の場合（図３）とは移動方向が逆の方向（正の方向）であり、第２の実施の形態の場合（図１８）と同様である、すなわち、正の方向へのヒステリシス特性曲線の移動という形でインプリントが生じたときと略同様の分極の状態が再現されている。
【００９４】
続いて（３−４）の工程を実行した後、（３−５）の工程のうち、プレート線の電位を０［Ｖ］からＶＰＬまで上昇させる工程の実行により、インプリントが実際に生じたときと同様のビット線電圧の変化が得られる。
【００９５】
（３−５）の工程の実行により、”０”セル、”１”セルのそれぞれの分極量は、図２９に示すようなヒステリシス特性曲線上の位置に移動する。この状態で、（３−５）の工程のうちビット線対の電位差をセンスアンプで比較増幅する工程により、”０”セル、”１”セルのそれぞれの分極量は、図３０に示すようなヒステリシス特性曲線上の位置に移動する。
【００９６】
図２８の状態において、ビット線がフローティング状態とされ、その後プレート線の電位がＶＰＬまで引き上げられることで、インプリントが実際に生じた場合と略同様のビット線の信号を得ることができる。すなわち、ベーク処理を行うことなく、メモリセルのデータ保持特性を検査することができる。
【００９７】
熱の影響等により実際にインプリントが生じたメモリセルにおける読み出し動作を図３１〜図３３に示すヒステリシス特性曲線を用いて説明する。図３１に示すように、ヒステリシス特性曲線の横軸正方向への移動という形でインプリントが生じている状態において、ビット線の電位をフローティングとしたまま、プレート線の電位を０からＶＰＬに上げると、”１”セル、”０”セルの分極量はそれぞれ図３２に示すようになる。
【００９８】
すなわち、ヒステリシス特性曲線が横軸正方向に移動しているため、インプリントが発生していない場合と同電位の電圧ＶＰＬをプレート線に印加しても、両セルの分極は、飽和分極まで達せず、図３２の位置に止まる。その後、ビット線をフローティング状態とした後、センスアンプをアクティブとすると、図３３の状態となる。
【００９９】
本実施の形態のテストの場合(図２７〜図３０）と、実際にインプリントが生じた場合（図３１〜図３３）を比較してみると、図２８の状態から図２９の状態に移行する場合と、図３１の状態から図３２の状態に移行する場合とでは、ヒステリシス特性曲線上を移動する軌跡が略等しいと考えられる。従って、本実施の形態によって十分にインプリント状態は再現されていると考えてよい。
また、上記（３−８）〜（３−１０）の工程も、逆パターンデータ（（３−７）の工程）に対する効果として、上記（３−３）〜（３−５）の工程と同様の効果を与えるものであるので、詳しい説明は省略する。
【０１００】
この第３の実施の形態のテスト方法を実行するための強誘電体メモリの構成は、全体構成としては第１の実施の形態（図９等）と同様であるが、ビット線に電圧ΔＶを与えるための回路、及びテスト用ワード線ＴｅｓｔＷＬ０及びＴｅｓｔＷＬ１を選択するための回路が追加されている点で、第１の実施の形態と異なっている。ビット線に選択的に電圧ΔＶを与える回路の構成例を、図３４及び図３５に示す。
【０１０１】
図３４は、テスト用ワード線ＴｅｓｔＷＬ０又はＴｅｓｔＷＬ１を選択するための回路の構成例を示す回路図である。この電圧出力回路６０は、ＮＡＮＤゲート６１、インバータ列回路６２、６４、ｎ型ＭＯＳトランジスタ６３、６５を備えている。ＮＡＮＤゲート６１には、イコライズ信号／ＥＱＬ、制御信号ＴｅｓｔＢＬ、ロウアドレス選択信号Ｒｏｗ．Ａｄｄ．＜ｘ＞が入力される。一方、インバータ列回路６４には、イコライズ信号ＥＱＬが入力される。インバータ列回路６２の入力端子はＮＡＮＤゲート６１の出力端子に接続されると共に、インバータ列回路６２の出力端子はｎ型ＭＯＳトランジスタ６３のゲートに接続されている。
【０１０２】
ｐ型ＭＯＳトランジスタ６３のソースには、昇圧電圧ＶＰＰが与えられ、ドレインはテスト用ワード線ＴｅｓｔＷＬｘ（ｘ＝０または１）に接続されている。また、テスト用ワード線ＴｅｓｔＷＬと接地端子との間には、ｎ型ＭＯＳトランジスタ６５が接続されている。ｎ型ＭＯＳトランジスタ６５のゲートは、インバータ列回路６４の出力端子に接続されている。
【０１０３】
また、電圧ΔＶを発生させる電圧生成回路４０ａの構成を図３５に示す。
構造は第１の実施の形態の電圧生成回路４０（図１３）と同様であるので、詳細な説明は省略する。
【０１０４】
次に、この第３の実施の形態に係る強誘電体メモリにおいて、図２６で示したテストモードを実行する場合の具体的な動作を、図３６のタイミングチャートを参照して説明する。ここでは、図１０Ｂに示すようなメモリセルアレイにおいて、メモリセルＭＣ０が選択され、図２６に示すテストモードが実行される場合を例にとって説明する。
【０１０５】
通常のデータ書き込み動作により、上記（３−２）の「初期パターンデータの書き込み」工程が実行された後、制御信号ＰＬＥＮＡＢＬＥは“Ｌ”（ＶＳＳ）にされ、これによりプレート線ＰＬ０は接地電位（ＶＳＳ（０Ｖ））に固定される。
【０１０６】
一方、ビット線ＢＬのイコライズ動作の終了により時刻ｔ１でイコライズ信号ＥＱＬが”Ｌ”になり、ワード線ＷＬ０の電圧が上昇することでロウ方向の選択がなされる。続いて／ＴｅｓｔＢＬが”Ｌ”に下降した後、時刻ｔ２にて例えばテスト用ワード線ＴｅｓｔＷＬ０が選択されると、Ｎチャネル型トランジスタＱ４（図１１）が導通して、ビット線ＢＬ０に電圧ΔＶが供給される。
【０１０７】
その後、制御信号／ＴｅｓｔＢＬが時刻ｔ３において”Ｈ”に戻ることで、電圧ΔＶの供給は止まり、ビット線ＢＬ０はフローティングとなるが、その電位はそのままΔＶに維持される。
【０１０８】
その後、制御信号ＰＬＥＮＡＢＬＥが”Ｌ”から”Ｈ”となり、これに対応して、プレート線ＰＬ０の電圧がＶＰＬまで充電される。すなわち、上記（３−５）の工程が実行される。これにより、ビット線ＢＬの電圧は、メモリセルＭＣ０の保持データに応じた電圧まで上昇する。これをセンスアンプ回路Ｓ／Ａで検知・増幅して、初期パターンデータを読み出す（（上記（３−６）の工程）。上記（３−８）〜（３−１２）の工程も同様に行われ得る。
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る強誘電体メモリ及びそのテスト方法を図面を参照して説明する。上記の第１〜第３の実施の形態はインプリントのみが起こった場合のテストについて述べてきたが、本実施の形態は、インプリントに加え、デポラリゼーションが起こった状態と同様の状態を再現してテストを行う方法及びそのメモリ構成に関する。
【０１０９】
この第４の実施の形態のテスト方法は、図３７のフローチャートに示すように、以下の手順で行われる。
（４−１）ファンクション試験を行い、歩留まりを算出する。
（４−２）通常のデータ書き込み動作に従い、強誘電体キャパシタの両電極に書き込み電圧を印加して、初期パターンデータを書き込む。
（４−３）強誘電体キャパシタの両電極間にある一定の電圧を印加する。具体的には、プレート線にある一定の電圧ΔＶを印加し、短時間ΔＶ＋ΔＶ´（ΔＶ´＜ΔＶ）に上げて、再びΔＶに復帰させる一方、その間ビット線は０Ｖ（接地電位）に固定する。
（４−４）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（４−５）プレート線電位をΔＶから通常動作時のプレート線電位ＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（４−６）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。
（４−７）初期パターンデータを反転させた逆データパターンを書き込む。
（４−８）強誘電体キャパシタの両電極間にある一定の電圧を印加する。具体的には、プレート線にある一定の電圧ΔＶを印加し、短時間ΔＶ＋ΔＶ´（ΔＶ´＜ΔＶ）に上げて、再びΔＶに復帰させる一方、ビット線は０Ｖにする。
（４−９）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（４−１０）プレート線電位をΔＶから通常動作時のＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（４−１１）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。
（４−１２）次のパターンデータを書き込む。
【０１１０】
この（４−３）〜（４−５）の工程により、ベーク処理を行うことなく、短時間で強誘電体キャパシタがインプリント状態になり、更に、デポラリゼーションが生じた状態も再現することができる。
【０１１１】
従って、インプリント・デポラリゼーションした後と等しい分極量を持たせることが出来、実効的にインプリント及びデポラリゼーションした後の分極データを、実際にインプリントやデポラリゼーションを生じさせることなくテストすることができる。
【０１１２】
この点を図３８〜図４６を参照して詳しく説明する。なお、一般にデポラリゼーションはヒステリシス特性曲線の勾配が急峻なところで顕著に発生する。このため、ここでは、”１”セルに関しデポラリゼーションが発生するものとして説明する。
【０１１３】
図３８は、図３７に示す本実施の形態のテストの手順において、上記（４−２）の工程の終了後、すなわち初期パターンが書き込まれた直後における強誘電体キャパシタのヒステリシス特性曲線を示している。これは、第１の実施の形態（図２）と同様である。
【０１１４】
続いて、図３９に示すように、上記（４−３）の工程（強誘電体キャパシタの両電極間にある一定の電圧を印加：プレート線の電圧ΔＶ、ビット線の電圧は０Ｖ）により、”０”セル、”１”セルのそれぞれの分極量は、ヒステリシス特性曲線上の図３９に示す位置に移動する。これにより、インプリントが生じたときと略同様の分極の状態が再現される。
【０１１５】
次に、デポラリゼーションの効果をもたらすため、プレート線の電圧をΔＶから、短時間ΔＶ＋ΔＶ´に上げ、その後ΔＶに復帰させる。これにより、”１”セル、”０”セルの分極量は図４０の位置に来る。この間ビット線の電位は０Ｖに維持される。
【０１１６】
続いて(４−４)の工程により、ビット線の０Ｖへの固定を解除しフローティング状態に移行した後、(４−５)の工程によりプレート線電位をΔＶからＶＰＬまで上昇させることにより、分極量はヒステリシス特性曲線上の、図４１の位置に移動する。最後にセンスアンプで比較増幅することにより分極量はヒステリシス特性曲線上図４２の位置に移動する。
【０１１７】
ここで実際にインプリントによりヒステリシス特性曲線のシフトが起こり、更にデポラリゼーションにより信号量が減衰した場合における読み出し動作を図４３から図４６に示すヒステリシス特性曲線を用いて説明する。なお、前述したように、一般にデポラリゼーションはヒステリシス特性曲線の勾配が急峻なところで顕著に発生するため、ここでも”１”セルに関しデポラリゼーションが発生するものとして説明する。
【０１１８】
図４３は図３７のテスト方法での（４−２)の工程と同様に、初期データパターンが書き込まれた直後のヒステリシス特性曲線を示す。 ヒステリシス特性曲線の横軸負の方向への移動というインプリントが起こってしまっているので、セルの両電極間に電位差を印加しなくても残留分極量は減少している。またデータ書き込み後暫く待つと、デポラリゼーションにより分極量は図４４に示すように更に減少する。続いて、ビット線はフローティング状態にしたまま、プレート線電位をＶＰＬまで上昇させ、ビット線に信号電荷を読み出す(図４５)。  最後にセンスアンプにより検知・増幅を行うことにより、ビット線対の”Ｈ”と”Ｌ”を確定させる(図４６)。
【０１１９】
本実施の形態のテストの場合(図３８〜図４２）と、実際にインプリント及びデポラリゼーションが生じた場合（図４３〜図４６）を比較してみると、図４０の状態から図４１の状態に移行する場合と、図４４の状態から図４５の状態に移行する場合とでは、強誘電体キャパシタの両電極間に印加する電圧が完全に同一ではない。従って、実際のインプリント後の再現が完全ではないとも考えられる。
【０１２０】
しかし、図４１の位置は既に飽和領域に近い位置なので、（４−５）の工程においてΔＶからＶＰＬに電圧を変化させた場合と、０から電圧ＶＰＬに変化させた場合とを比較すると、両者の場合においてビット線に出てくる信号電荷量には大差ない。よって、上記のテスト方法により、実際のインプリント動作は略再現されていると考えて良い。
【０１２１】
よって、本実施の形態により、テストモードだけのために新たにΔＶ＋ＶＰＬの電位を生成するという回路上の負担をかけなくても、インプリント及びデポラリゼーションによる効果を評価することができる。なお、(４−８)〜(４−１０)の工程であるが、これは逆パターンデータ（（４−７）の工程）に対する効果として、上記（４−３）〜（４−５）の工程と同様の効果を与えるものであり、内容は同一であるので、詳しい説明は省略する。
【０１２２】
この第４の実施の形態のテスト方法を実行するための強誘電体メモリの構成は、第１の実施の形態のものと同じでよい。ただし、電圧出力回路５０に代えて、図４７の電圧出力回路５０ｂを採用する。この電圧出力回路５０ｂは、ｎ型ＭＯＳトランジスタ５７のドレインに印加される電圧ＶＴｅｓｔＰＬの値が異なる点を除き、電圧出力回路５０と同様である（同一の構成要素に関しては、同一の符号を付している）。
【０１２３】
電圧出力回路５０ｂに与える電圧ＶＴｅｓｔＰＬを発生させるための電圧生成回路７０の回路構成を、図４８を参照して説明する。
【０１２４】
この図４８に示される電圧生成回路７０は、ｐ型ＭＯＳトランジスタ８０１、８０２、８０３、及びｎ型ＭＯＳトランジスタ８０４、８０５を備えている。これらのトランジスタ８０１〜８０５は、１つの差動増幅回路を構成している。
【０１２５】
ｐ型ＭＯＳトランジスタ８０１のソースにはアレイ電源電圧ＶＡＡが与えられ、ゲートにはこの差動増幅回路に垂れ流す電流値を制御する制御用電位ＣＭＰＧＡＴＥが与えられている。また、ｐ型ＭＯＳトランジスタ８０２及び８０３のソースは、ｐ型ＭＯＳトランジスタ８０１のドレインに共通接続されている。ｐ型ＭＯＳトランジスタ８０２のゲートには、一定の電圧ΔＶ＋δＶ／２が供給され、一方ｐ型ＭＯＳトランジスタ８０３のゲートは、出力電圧ＶＴｅｓｔＰＬの出力端子とされている。
【０１２６】
また、ｎ型ＭＯＳトランジスタ８０４、８０５のドレインはそれぞれｐ型ＭＯＳトランジスタ８０２及び８０３のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ８０４、８０５のゲートが共通接続されると共に、ｎ型ＭＯＳトランジスタ８０５のドレインとゲートは短絡されている。また、ｎ型ＭＯＳトランジスタ８０４、８０５のソースは接地電位ＶＳＳに接続されている。トランジスタ８０２と８０４の接続ノードＮ１の電位ＶＮは、後述するｎ型トランジスタ８１４のゲートに供給されている。
【０１２７】
また、この電圧生成回路７０は、もう１つの差動増幅回路を構成するｐ型ＭＯＳトランジスタ８０６、８０７、及びｎ型ＭＯＳトランジスタ８０８、８０９、８１０を備えている。ｐ型ＭＯＳトランジスタ８０６、８０７は、互いのソース及びゲートが共通接続され（ソースはアレイ電源電圧ＶＡＡを与えられている）、ｐ型ＭＯＳトランジスタ８０７のゲートはそのドレインと短絡されている。
【０１２８】
また、ｎ型ＭＯＳトランジスタ８０８と８０９のドレインは、ｐ型ＭＯＳトランジスタ８０６及び８０７のドレインに接続されている一方、ソースはｎ型ＭＯＳトランジスタ８１０のドレインに接続されている。ｎ型ＭＯＳトランジスタ８１０のソースは接地電位ＶＳＳを与えられている。また、ｎ型ＭＯＳトランジスタ８１０のゲートには、この差動増幅回路に垂れ流す電流値を制御する制御用電位ＣＭＮＧＡＴＥが与えられる。
【０１２９】
また、ｎ型ＭＯＳトランジスタ８０８のゲートは、一定の電圧ΔＶ−δＶ／２を入力されている。また、ｎ型ＭＯＳトランジスタ８０９のゲートは、出力電圧ＶＴｅｓｔＰＬの出力端子とされている。また、トランジスタ８０６と８０８の接続ノードＮ２の電位ＶＰは、後述するｐ型トランジスタ８１３のゲートに供給されている。
【０１３０】
ノードＮ２には、ｐ型ＭＯＳトランジスタ８１１のドレインが接続され、そのソースはアレイ電源電圧ＶＡＡに接続されている。また、そのゲートには、ＮＡＮＤゲート７１とインバータ７２からなるＡＮＤロジック回路の出力端子が接続されている。ＮＡＮＤゲート７１の入力端子には、テスト制御信号Ｔｅｓｔ１とテスト制御信号／Ｔｅｓｔ２が入力される。
【０１３１】
また、ノードＮ１には、ｎ型ＭＯＳトランジスタ８１２のドレインが接続され、そのソースは接地電位ＶＳＳに接続されている。またそのゲートには、ＮＡＮＤゲート７３の出力端子が接続されている。ＮＡＮＤゲート７３の入力端子には、テスト制御信号Ｔｅｓｔ１とテスト制御信号／Ｔｅｓｔ２が入力される。
【０１３２】
また、前述したｐ型ＭＯＳトランジスタ８１３及びｎ型ＭＯＳトランジスタ８１４は、アレイ電源電圧ＶＡＡと接地電位ＶＳＳとの間に直列接続されており、その接続ノードから出力電圧ＶＴｅｓｔＰＬを出力するようにされている。
【０１３３】
なお、上述した電圧ΔＶ＋δＶ／２、ΔＶ＋−δＶ／２は、たとえば図４８の左側に示すように、アレイ電源電圧ＶＡＡを分割抵抗８１５により分圧して生成することができる。
【０１３４】
この構成において、テスト制御信号ＴＥＳＴ１を”Ｈ”に、／Ｔｅｓｔ２を”Ｈ”に設定すると、この電圧生成回路７０は次のように動作する。出力電圧ＶＴｅｓｔＰＬがΔＶ＋δＶ／２より大きくなると、トランジスタ８０１〜８０５からなる差動増幅回路によりトランジスタ８１４がＯＮとされ、これにより出力電圧ＶＴｅｓｔＰＬは低下する。
【０１３５】
一方、出力電圧ＶＴｅｓｔＰＬがΔＶ−δＶ／２より小さくなると、逆にトランジスタ８０６〜８１０からなる差動増幅回路によりトランジスタ８１３がＯＮとされ、出力電圧ＶＴｅｓｔＰＬが上昇する。従って、この回路７０によれば、出力電圧ＶＴｅｓｔＰＬはΔＶ−δＶ／２とΔＶ＋δＶ／２との間の大きさになり、δＶを十分小さくすれば、実質的に出力電圧ＶＴｅｓｔＰＬをΔＶ付近に安定させることができる。
【０１３６】
次に、出力電圧ＶＴｅｓｔＰＬとして電圧ΔＶ＋ΔＶ´を生成する電圧生成回路を、図４９を参照して説明する。この図４９に示される電圧生成回路７０Ａは、ｐ型ＭＯＳトランジスタ８０１、８０２、８０３、及びｎ型ＭＯＳトランジスタ８０４、８０５を備えている。これらのトランジスタ８０１〜８０５は、１つの差動増幅回路を構成している。
【０１３７】
ｐ型ＭＯＳトランジスタ８０１のソースにはアレイ電源電圧ＶＡＡが与えられ、ゲートにはこの差動増幅回路に垂れ流す電流値を制御する制御用電位ＣＭＰＧＡＴＥが与えられている。また、ｐ型ＭＯＳトランジスタ８０２及び８０３のソースは、ｐ型ＭＯＳトランジスタ８０１のドレインに共通接続されている。
【０１３８】
ｐ型ＭＯＳトランジスタ８０２のゲートには、一定の電圧ΔＶ＋ΔＶ´＋δＶ／２が供給され、一方ｐ型ＭＯＳトランジスタ８０３のゲートは、出力電圧ＶＴｅｓｔＰＬの出力端子とされている。
【０１３９】
また、ｎ型ＭＯＳトランジスタ８０４、８０５のドレインはそれぞれｐ型ＭＯＳトランジスタ８０２及び８０３のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ８０４、８０５のゲートが共通接続されると共に、ｎ型ＭＯＳトランジスタ８０５のドレインとゲートは短絡されている。
【０１４０】
また、ｎ型ＭＯＳトランジスタ８０４、８０５のソースは接地電位ＶＳＳに接続されている。トランジスタ８０２と８０４の接続ノードＮ１の電位ＶＮは、後述するｎ型トランジスタ８１４のゲートに供給されている。
【０１４１】
また、この電圧生成回路７０Ａは、もう１つの差動増幅回路を構成するｐ型ＭＯＳトランジスタ８０６、８０７、及びｎ型ＭＯＳトランジスタ８０８、８０９、８１０を備えている。ｐ型ＭＯＳトランジスタ８０６、８０７は、互いのソース及びゲートが共通接続され（ソースはアレイ電源電圧ＶＡＡを与えられている）、ｐ型ＭＯＳトランジスタ８０７のゲートはそのドレインと短絡されている。
【０１４２】
また、ｎ型ＭＯＳトランジスタ８０８と８０９のドレインは、ｐ型ＭＯＳトランジスタ８０６及び８０７のドレインに接続されている一方、ソースはｎ型ＭＯＳトランジスタ８１０のドレインに接続されている。ｎ型ＭＯＳトランジスタ８１０のソースは接地電位ＶＳＳを与えられている。また、ｎ型ＭＯＳトランジスタ８１０のゲートには、この差動増幅回路に垂れ流す電流値を制御する制御用電位ＣＭＮＧＡＴＥが与えられる。
【０１４３】
また、ｎ型ＭＯＳトランジスタ８０８のゲートは、一定の電圧ΔＶ＋ΔＶ´−δＶ／２を入力されている。また、ｎ型ＭＯＳトランジスタ８０９のゲートは、出力電圧ＶＴｅｓｔＰＬの出力端子とされている。また、トランジスタ８０６と８０８の接続ノードＮ２の電位ＶＰは、後述するｐ型トランジスタ８１３のゲートに供給されている。
【０１４４】
ノードＮ２には、ｐ型ＭＯＳトランジスタ８１１のドレインが接続され、そのソースはアレイ電源電圧ＶＡＡに接続されている。また、そのゲートには、テスト制御信号Ｔｅｓｔ２が与えられている。
【０１４５】
また、ノードＮ１には、ｎ型ＭＯＳトランジスタ８１２のドレインが接続され、そのソースは接地電位ＶＳＳに接続されている。またそのゲートには、テスト制御信号／Ｔｅｓｔ２が入力されている。
【０１４６】
また、前述したｐ型ＭＯＳトランジスタ８１３及びｎ型ＭＯＳトランジスタ８１４は、アレイ電源電圧ＶＡＡと接地電位ＶＳＳとの間に直列接続されており、その接続ノードから出力電圧ＶＴｅｓｔＰＬを出力するようにされている。
【０１４７】
なお、上述した電圧ΔＶ＋ΔＶ´＋δＶ／２、ΔＶ＋ΔＶ´−δＶ／２は、たとえば図４９の左側に示すように、アレイ電源電圧ＶＡＡを分割抵抗８１５により分圧して生成することができる。
【０１４８】
この構成において、テスト制御信号Ｔｅｓｔ２を”Ｈ”に設定すると、この電圧生成回路７０Ａは次のように動作する。出力電圧ＶＴｅｓｔＰＬがΔＶ＋ΔＶ´＋δＶ／２より大きくなると、トランジスタ８０１〜８０５からなる差動増幅回路によりトランジスタ８１４がＯＮとされ、これにより出力電圧ＶＴｅｓｔＰＬは低下する。
【０１４９】
一方、出力電圧ＶＴｅｓｔＰＬがΔＶ＋ΔＶ´−δＶ／２より小さくなると、逆にトランジスタ８０６〜８１０からなる差動増幅回路によりトランジスタ８１３がＯＮとされ、出力電圧ＶＴｅｓｔＰＬが上昇する。従って、この回路７０Ａによれば、出力電圧ＶＴｅｓｔＰＬはΔＶ＋ΔＶ´−δＶ／２とΔＶ＋ΔＶ´＋δＶ／２との間の大きさになり、δＶを十分小さくすれば、実質的に出力電圧ＶＴｅｓｔＰＬをΔＶ＋ΔＶ´付近に安定させることができる。
【０１５０】
次に、この強誘電体メモリにおいて、図３７で示したテストモードを実行する場合の具体的な動作を、図５０のタイミングチャートを参照して説明する。ここでは、図１０Ｂに示すメモリセルアレイにおいて、メモリセルＭＣ０が選択され、図３７に示すテストモードが実行される場合を例にとって説明する。
【０１５１】
通常のデータ書き込み動作により、上記（４−２）の「初期パターンデータの書き込み」工程が実行された後、ビット線ＢＬ０は、プリチャージ回路２１においてイコライズ信号ＥＱＬが時刻ｔ１において”Ｈ”となることにより接地電位（ＶＳＳ（０Ｖ））に固定される。
【０１５２】
また、制御信号ＰＬＥＮＡＢＬＥは“Ｌ”（ＧＮＤ）にされ、これによりプレート線ＰＬ０は通常動作としては駆動されなくなる。次に、制御信号／ＰＬＯＮが時刻ｔ２において“Ｌ”に下降し、続いて制御信号／ＴｅｓｔＰＬが“Ｌ”に下降する。
【０１５３】
この状態において、時刻ｔ３においてワード線ＷＬ０に対応したロウアドレスＲｏｗ Ａｄｄ．＜０＞が選択されると、ワード線ＷＬ０が昇圧電圧ＶＰＰに昇圧されてメモリセルＭＣ０内のトランジスタＴが導通し、メモリセルＭＣ０が選択される。続いて、時刻ｔ４においてテスト制御信号Ｔｅｓｔ１のみが立ち上がると、プレート線ＰＬ０が電圧ΔＶまで充電される。
【０１５４】
更に、時刻ｔ５においてテスト制御信号ＴＥＳＴ２が短時間立ち上がると、この間プレート線ＰＬ０はΔＶからΔＶ＋ΔＶ´に上昇し、再びΔＶに戻る。これにより、上記の（４−３）の工程が実行される。
【０１５５】
その後、時刻ｔ６において制御信号／ＴｅｓｔＰＬが“Ｌ”から”Ｈ”に復帰し、続く時刻ｔ７においてイコライズ信号ＥＱＬが”Ｌ”とされることにより、ビット線ＢＬ０はフローティング状態に移行する。すなわち、上記の（４−４）の工程が実行される。
【０１５６】
次に時刻ｔ８で制御信号ＰＲＥＮＡＢＬＥが”Ｈ”となって、プレート線ＰＬ０の電圧は、ΔＶからＶＰＬまで上昇する。すなわち、通常のデータ読み出しと同様の状態となって、上記（４−５）の工程が実行される。
【０１５７】
これにより、ビット線ＢＬの電圧は、メモリセルＭＣ０の保持データに応じた電圧（インプリントが発生した場合における電圧と略同一の電圧）まで上昇する。これをセンスアンプ回路Ｓ／Ａで検知・増幅して、初期パターンデータを読み出す。上記（４−８）〜（４−１２）の工程も同様に行われ得る。
［第５の実施の形態］
次に、本発明の第５の実施の形態に係る強誘電体メモリ及びそのテスト方法を図面を参照して説明する。
【０１５８】
この実施の形態のテスト方法は、第４の実施の形態と同様に、インプリントに加え、デポラリゼーションが起こった状態と同様の状態を再現してテストを行う方法及びそのメモリ構成に関する。ただし、第４の実施の形態と異なり、正の電圧ΔＶ〜ΔＶ＋ΔＶ´を印加するのではなく、負の電圧−ΔＶ〜−ΔＶ−ΔＶ´をプレート線に印加している（この点、第２の実施の形態と共通している）。
【０１５９】
この第５の実施の形態のテスト方法は、図５１のフローチャートに示すように、以下の手順で行われる。
（５−１）ファンクション試験を行い、歩留まりを算出する。
（５−２）通常のデータ書き込み動作に従い、強誘電体キャパシタの両電極に書き込み電圧を印加して、初期パターンデータを書き込む。
（５−３）強誘電体キャパシタの両電極間にある一定の電圧を印加する。具体的には、プレート線に絶対値がある一定の電圧−ΔＶを印加し、短時間−ΔＶ−ΔＶ´（ΔＶ´＜ΔＶ）とし、再び−ΔＶに復帰させる一方、ビット線は０Ｖ（接地電位）に固定する。
（５−４）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（５−５）プレート線電位を−ΔＶから通常動作時のプレート線電位ＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（５−６）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。
（５−７）初期パターンデータを反転させた逆データパターンを書き込む。
（５−８）強誘電体キャパシタの両電極間に絶対値がある一定の電圧を印加する。具体的には、プレート線に絶対値がある一定の電圧−ΔＶを印加し、短時間−ΔＶ−ΔＶ´（ΔＶ´＜ΔＶ）にし、再び−ΔＶに復帰させる一方、ビット線は０Ｖにする。
（５−９）ビット線の０Ｖへの固定を解除して、フローティング状態にする。
（５−１０）プレート線電位を−ΔＶから通常動作時のＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（５−１１）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。
（５−１２）次のパターンデータを書き込む。
【０１６０】
この（５−３）〜（５−５）の工程により、ベーク処理を行うことなく、短時間で強誘電体キャパシタがインプリント状態になったのと等しい分極量を強誘電体キャパシタに持たせることができるとともに、デポラリゼーションが生じた状態も再現することができる。従って、インプリント・デポラリゼーションした後と等しい分極量を持たせることが出来、実効的にインプリント及びデポラリゼーションした後の分極データを、実際にインプリントやデポラリゼーションを生じさせることなくテストすることができる。
【０１６１】
この点を図５２〜図６０を参照して詳しく説明する。なお、前述したように、一般にデポラリゼーションはヒステリシス特性曲線の勾配が急峻なところで顕著に発生するため、ここでは”０”セルに関しデポラリゼーションが発生するものとして説明する。
【０１６２】
図５２は、図５１に示す本実施の形態のテストの手順において、上記（５−２）の工程の終了後、すなわち初期パターンが書き込まれた直後における強誘電体キャパシタのヒステリシス特性曲線を示している。これは、第１の実施の形態（図２）と同様である。
【０１６３】
続いて、図５３に示すように、上記（５−３）の工程（強誘電体キャパシタの両電極間に絶対値がある一定の電圧を印加（プレート線の電圧−ΔＶ、ビット線の電圧は０Ｖ）することにより、”０”セル、”１”セルのそれぞれの分極量は、ヒステリシス特性曲線上の図５３の位置に移動する。これにより、ヒステリシス特性曲線が横軸の正の方向に移動してインプリントが生じたときと略同様の分極の状態が再現される。
【０１６４】
次に、デポラリゼーションの効果をもたらすため、プレート線の電圧を−ΔＶから、短時間−ΔＶ−ΔＶ´にし、その後−ΔＶに復帰させる。これにより、”１”セル、”０”セルの分極量は図５４の位置に来る。  この間ビット線の電位は０Ｖに維持される。
【０１６５】
続いて(５−４)の工程により、ビット線の０Ｖへの固定を解除しフローティング状態に移行した後、(５−５)の工程によりプレート線電位を−ΔＶからＶＰＬまで上昇させることにより、分極量はヒステリシス特性曲線上の、図５５の位置に移動する。最後にセンスアンプで比較増幅することにより分極量はヒステリシス特性曲線上の図５６の位置に移動する。
【０１６６】
ここで実際にインプリントによりヒステリシス特性曲線の横軸正方向へのシフトが起こり、更にデポラリゼーションにより信号量が減衰した場合における読み出し動作を図５７から図６０に示すヒステリシス特性曲線を用いて説明する。なお、前述したように、一般にデポラリゼーションはヒステリシス特性曲線の勾配が急峻なところで顕著に発生するため、ここでは”０”セルに関しデポラリゼーションが発生するものとして説明する。
【０１６７】
図５７は図５１のテスト方法での（５−２)の工程と同様に、初期データパターンが書き込まれた直後のヒステリシス特性曲線を示す。 ヒステリシス特性曲線の横軸負の方向への移動によりインプリントが起こってしまっているので、セルの両電極間に電位差を印加しなくても残留分極量は減少している。またデータ書き込み後暫く待つと、デポラリゼーションにより分極量は図５８に示すように更に減少する。
【０１６８】
続いて、ビット線はフローティング状態にしたまま、プレート線電位をＶＰＬまで上昇させ、ビット線に信号電荷を読み出す(図５９)。  最後にセンスアンプにより検知・増幅を行うことにより、ビット線対の”Ｈ”と”Ｌ”を確定させる(図６０)。
【０１６９】
本実施の形態のテストの場合(図５２〜図５６）と、実際にインプリント及びデポラリゼーションが生じた場合（図５７〜図６０）を比較してみると、両者間においては、ヒステリシス特性曲線上を移動する軌跡が略等しいと考えられる。よって、上記のテスト方法により、実際のインプリント動作は略再現されていると考えて良い。なお、(５−８)〜(５−１０)の工程であるが、これは逆パターンデータ（（５−７）の工程）に対する効果として、上記（５−３）〜（５−５）の工程と同様の効果を与えるものであり、内容は同一であるので、詳しい説明は省略する。
【０１７０】
図６１は、この実施の形態の強誘電体メモリにおいて、図５１で示したテストモードを実行する場合の具体的な動作示すタイミングチャートである（図１０Ｂに示すメモリセルアレイにおいて、メモリセルＭＣ０が選択された場合を想定）。プレート線ＰＬ０の電位が−ΔＶと−ΔＶ−ΔＶ´の間で変動する点を除き、第４の実施の形態と同一であるので、ここでは説明を省略する。
［第６の実施の形態］
次に、本発明の第６の実施の形態に係る強誘電体メモリ及びそのテスト方法を図面を参照して説明する。
【０１７１】
この実施の形態は、第４、第５の実施の形態と同様に、インプリントに加え、デポラリゼーションが起こった状態と同様の状態を再現してテストを行う方法及びそのメモリ構成に関する。
【０１７２】
ただし、第４、第５の実施の形態と異なり、プレート線の電位は０Ｖに固定しつつ、ビット線に前述の電圧ΔＶ及びΔＶ＋ΔＶ´を印加している（この点、第３の実施の形態と共通している）。
【０１７３】
この実施の形態のテスト方法は、図６２のフローチャートに示すように、以下の手順で行われる。
（６−１）ファンクション試験を行い、歩留まりを算出する。
（６−２）通常のデータ書き込み動作に従い、強誘電体キャパシタの両電極に書き込み電圧を印加して、初期パターンデータを書き込む。
（６−３）ビット線にある一定の電圧ΔＶを印加し、短時間ΔＶ＋ΔＶ´（ΔＶ´＜ΔＶ）にし、再びΔＶに復帰させる一方プレート線は０Ｖ（接地電位）に固定する。
（６−４）ビット線をフローティング状態にする。
（６−５）プレート線電位を通常動作時のプレート線電位ＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（６−６）初期パターンデータを読んでのＳＳ歩留まり(Same State Yield)を算出する。
（６−７）初期パターンデータを反転させた逆データパターンを書き込む。
（６−８）ビット線にある一定の電圧ΔＶを印加し、短時間ΔＶ＋ΔＶ´（ΔＶ´＜ΔＶ）にし、再びΔＶに復帰させる一方プレート線は０Ｖ（接地電位）に固定する。
（６−９）ビット線をフローティング状態にする。
（６−１０）プレート線電位を通常動作時のＶＰＬまで上昇させる。この時のビット線対の電位差を、センスアンプで比較増幅する。
（６−１１）逆データパターンを読み、ＯＳ歩留まり(Opposite State Yield)を算出する。
（６−１２）次のパターンデータを書き込む。
【０１７４】
この（６−３）〜（６−５）の工程により、ベーク処理を行うことなく、短時間で強誘電体キャパシタがインプリント及びデポラリゼーションが生じた状態を再現することができる。従って、インプリント・デポラリゼーションした後と等しい分極量を持たせることが出来、実効的にインプリント及びデポラリゼーションした後の分極データ、実際にインプリントやデポラリゼーションを生じさせることなくテストすることができる。
【０１７５】
また、第３の実施の形態と同様に、ビット線側に正の、ある一定の電圧ΔＶ、ΔＶ＋ΔＶ´を印加し、プレート線を０Ｖに固定する方法を採用していて、負電圧を発生させる必要が無いので、回路上の負担は小さくすることができる。
【０１７６】
このテスト方法を、図６３〜図７１を参照して詳しく説明する。なお、前述したように、一般にデポラリゼーションはヒステリシス特性曲線の勾配が急峻なところで顕著に発生するため、ここでは”０”セルに関しデポラリゼーションが発生するものとして説明する。
【０１７７】
図６３は、図６２に示す本実施の形態のテストの手順において、上記（６−２）の工程の終了後、すなわち初期パターンが書き込まれた直後における強誘電体キャパシタのヒステリシス特性曲線を示している。これは、第１の実施の形態（図２）と同様である。
【０１７８】
続いて、図６４に示すように、上記（６−３）の工程（強誘電体キャパシタの両電極間に絶対値がある一定の電圧を印加（ビット線の電圧ΔＶ、プレート線の電圧は０Ｖ）により、”０”セル、”１”セルのそれぞれの分極量は、ヒステリシス特性曲線上の図６４の位置に移動する。これにより、ヒステリシス特性曲線が横軸の正の方向に移動してインプリントが生じたときと略同様の分極の状態が再現される。
【０１７９】
次に、デポラリゼーションの効果をもたらすため、ビット線の電圧をΔＶから、短時間ΔＶ＋ΔＶ´にし、その後ΔＶに復帰させる。これにより、”１”セル、”０”セルの分極量は図６５の位置に来る。この間プレート線の電位は０Ｖに維持される。
【０１８０】
続いて(６−４)の工程により、プレート線の０Ｖへの固定を解除しフローティング状態に移行した後、(６−５)の工程によりプレート線電位をＶＰＬまで上昇させることにより、分極量はヒステリシス特性曲線上の、図６６の位置に移動する。最後にセンスアンプで比較増幅することにより分極量はヒステリシス特性曲線上の図６７に示す位置に移動する(図６７)。
【０１８１】
ここで実際にインプリントによりヒステリシス特性曲線の横軸正方向へのシフトが起こり、更にデポラリゼーションにより信号量が減衰した場合における読み出し動作を図６８から図７１に示すヒステリシス特性曲線を用いて説明する。なお、前述したように、一般にデポラリゼーションはヒステリシス特性曲線の勾配が急峻なところで顕著に発生するため、ここでは”０”セルに関しデポラリゼーションが発生するものとして説明する。
【０１８２】
図６８は図６２のテスト方法での（６−２)の工程と同様に、初期データパターンが書き込まれた直後のヒステリシス特性曲線を示す。 ヒステリシス特性曲線の横軸正の方向への移動によりインプリントが起こってしまっているので、残留分極量の差は減少している。またデータ書き込み後暫く待つと、デポラリゼーションにより分極量は図６９に示すように更に減少する。
【０１８３】
続いて、ビット線はフローティング状態にしたまま、プレート線電位をＶＰＬまで上昇させ、ビット線に信号電荷を読み出す(図７０)。最後にセンスアンプにより検知・増幅を行うことにより、ビット線対の”Ｈ”と”Ｌ”を確定させる(図７１)。
【０１８４】
本実施の形態のテストの場合(図６３〜図６７）と、実際にインプリント及びデポラリゼーションが生じた場合（図６８〜図７１）を比較してみると、両者間においては、ヒステリシス特性曲線上を移動する軌跡が略等しいと考えられる。よって、上記のテスト方法により、実際のインプリント及びデポラリゼーション動作は略再現されていると考えて良い。なお、(６−８)〜(６−１０)の工程であるが、これは逆パターンデータ（（６−７）の工程）に対する効果として、上記（６−３）〜（６−５）の工程と同様の効果を与えるものであり、内容は同一であるので、詳しい説明は省略する。
【０１８５】
この第６の実施の形態のテスト方法を実行するための回路の構成例を、図７２〜図７４に示す。
【０１８６】
図７２は、テスト用ワード線ＴｅｓｔＷＬ０及びＴｅｓｔＷＬ１を選択するための回路６０ａの構成例を示す回路図である。この構成は、図３４に示した電圧出力回路６０と略同一である。
【０１８７】
この電圧ＶＴｅｓｔＢＬを発生させるための電圧生成回路９０の構成例を図７３及び図７４に示す。この回路９０の構成は、図４８に示した電圧生成回路７０と同一である。なお、図中の電圧ΔＶ＋δＶ／２、ΔＶ−δＶ、ΔＶ＋ΔＶ´＋δＶ／２、ΔＶ＋ΔＶ´−δＶ／２は、たとえば図７３、図７４の左側に示すように、アレイ電源電圧ＶＡＡを分割抵抗１１１５により分圧して生成することができる。
【０１８８】
次に、この第６の実施の形態に係る強誘電体メモリにおいて、図６２で示したテストモードを実行する場合の具体的な動作を、図７５のタイミングチャートを参照して説明する。ここでは、図１０Ｂに示すようなメモリセルアレイにおいて、メモリセルＭＣ０が選択され、図６２に示すテストモードが実行される場合を例にとって説明する。
【０１８９】
通常のデータ書き込み動作により、上記（６−２）の「初期パターンデータの書き込み」工程が実行された後、制御信号ＰＬＥＮＡＢＬＥは“Ｌ”（ＶＳＳ）にされ、これによりプレート線ＰＬ０は接地電位（ＶＳＳ（０Ｖ））に固定される。
【０１９０】
一方、ビット線ＢＬのイコライズ動作の終了により時刻ｔ１にてイコライズ信号ＥＱＬが”Ｌ”になる、次に時刻ｔ２にて制御信号／ＴｅｓｔＢＬが“Ｌ”に下降した後、ワード線ＷＬ０が立ち上がってロウ方向の選択がなされる。その後時刻ｔ３でテスト制御信号Ｔｅｓｔ１が立ち上がる。これによりｎ型ＭＯＳトランジスタＱ４（図１１）が導通してビット線ＢＬ０に電圧ＶＴｅｓｔＢＬ（＝ΔＶ）が供給される。
【０１９１】
その後、時刻ｔ４において、テスト制御信号ＴＥＳＴ２が立ち上がることにより、ビット線ＢＬ０の電位が、（６−４）の工程のように変化する。その後、時刻ｔ５で制御信号／ＴｅｓｔＢＬが”Ｈ”に戻ることで、電圧ΔＶの供給は止まるが、ビット線ＢＬ０の電位はそのままΔＶに維持される。次に時刻ｔ６で制御信号ＰＬＥＮＡＢＬＥが”Ｈ”となることにより、プレート線ＰＬ０が”Ｈ”に立ち上がり、ビット線ＢＬ０に信号が読み出される。
【０１９２】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、追加、置換、削除等が可能である。たとえば、上記実施の形態では、例えば（１−３）の工程、その他同様の工程において、インプリントと同様の状態を得るためにある一定の電圧ΔＶを印加したが、印加する電圧は抗電圧以上の電圧、抗電圧以下の電圧、抗電圧と略等しい電圧等、様々な場合が考えられ、、インプリントが生じたのと同様の状態を再現するような電圧であればよい。
【図面の簡単な説明】
【０１９３】
【図１】本発明の第１の実施の形態に係るテスト方法の手順を示すフローチャートである。
【図２】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図７】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図８】第１の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図９】第１の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成を示すブロック図である。
【図１０Ａ】第１の実施の形態に係るテスト方法を実行可能な強誘電体メモリの、メモリセルアレイの構成の一例を示す回路図である。
【図１０Ｂ】第１の実施の形態に係るテスト方法を実行可能な強誘電体メモリの、メモリセルアレイの構成の一例を示す回路図である。
【図１１】第１の実施の形態に係るテスト方法を実行可能な強誘電体メモリの、１つのビット線対ＢＬ０及びＢＬ１、このビット線対に接続されるセンスアンプＳ／Ａ、及びその他のその周辺回路の構成を代表的に示している。
【図１２】図９中の制御回路１４内に含まれる電圧生成回路３０の構成例を示す回路図である。
【図１３】図９中の制御回路１４内に含まれる電圧生成回路４０の構成例を示す回路図である。
【図１４】図９中の制御回路１４内に含まれる電圧出力回路５０の構成例を示す回路図である。
【図１５】図９の強誘電体メモリにおける、テストモード実行時における動作を示すタイミングチャートである。
【図１６】本発明の第２の実施の形態に係るテスト方法の手順を示すフローチャートである。
【図１７】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図１８】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図１９】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２０】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２１】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２２】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２３】第２の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２４】第２の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部（電圧出力回路５０ａ）を示す回路図である。
【図２５】第２の実施の形態に係る強誘電体メモリにおける、テストモード実行時における動作を示すタイミングチャートである。
【図２６】本発明の第３の実施の形態に係るテスト方法の手順を示すフローチャートである。
【図２７】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２８】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図２９】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３０】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３１】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３２】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３３】第３の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３４】第３の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図３５】第３の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図３６】第３の実施の形態に係る強誘電体メモリにおける、テストモード実行時における動作を示すタイミングチャートである。
【図３７】本発明の第４の実施の形態に係るテスト方法の手順を示すフローチャートである。
【図３８】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図３９】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４０】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４１】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４２】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４３】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４４】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４５】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４６】第４の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図４７】第４の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図４８】第４の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図４９】第４の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図５０】第４の実施の形態に係る強誘電体メモリにおける、テストモード実行時における動作を示すタイミングチャートである。
【図５１】本発明の第５の実施の形態に係るテスト方法の手順を示すフローチャートである。
【図５２】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５３】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５４】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５５】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５６】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５７】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５８】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図５９】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６０】第５の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６１】第５の実施の形態に係る強誘電体メモリにおける、テストモード実行時における動作を示すタイミングチャートである。
【図６２】本発明の第６の実施の形態に係るテスト方法の手順を示すフローチャートである。
【図６３】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６４】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６５】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６６】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６７】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６８】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図６９】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図７０】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図７１】第６の実施の形態に係るテスト方法の動作を説明するための、強誘電体キャパシタのヒステリシス特性曲線である。
【図７２】第６の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図７３】第６の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図７４】第６の実施の形態に係るテスト方法を実行可能な強誘電体メモリの構成の一部を示す回路図である。
【図７５】第６の実施の形態に係る強誘電体メモリにおける、テストモード実行時における動作を示すタイミングチャートである。
【符号の説明】
【０１９４】
１１・・・メモリセルアレイ、  １２・・・ロウデコーダ、  １３・・・カラムデコーダ、  １４・・・制御回路、  １５・・・ワード線ドライバ、  １６・・・プレート線ドライバ、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＤＱ・・・データ線、  ＭＣｉ・・・メモリセル、  ＭＣＢｉ・・・メモリセルブロック、  ２１・・・イコライズ回路、  ２２・・・ビット線電位設定回路、  ２３・・・カラムスイッチ、  Ｓ／Ａ・・・センスアンプ、  ２５・・・データ線センスアンプ
３０、４０、４０Ａ、７０、７０Ａ・・・電圧生成回路、  ＴＧ０、ＴＧ１・・・トランスファゲート、  ＣＳＬ０・・・カラム選択線、  ５０・・・電圧出力回路。    
【図１】
2009223935.tif 000003
【図２】
2009223935.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2009223935.tif 000008
【図７】
2009223935.tif 000009
【図８】
2009223935.tif 000010
【図９】
2009223935.tif 000011
【図１０Ａ】
2009223935.tif 000012
【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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