(57)【要約】【課題】低消費電力駆動が可能なパーシャル駆動モードを備えた表示装置を実現する。【解決手段】通常表示モードと、表示領域を部分的に表示するパーシャル表示モードを有し、アクティブマトリクス基板１０１上には、複数の走査線２０１と複数のデータ線２０２との交差に対応して設けられた画素スイッチング素子４０１と、画素スイッチング素子に対応して設けられた画素電極４０２と、通常表示モードにおいて画像信号をデータ線を出力するデータ線駆動回路３０２と、パーシャル表示モードにおいて表示される画像信号を格納するメモリ回路４５０と、パーシャル表示モードにおいて、メモリ回路に書き込まれた信号に基づいてデータ線を駆動するパーシャル表示モード駆動回路３０３と、が形成され、メモリ回路４５０を構成する素子を構成する半導体層と前記複数のアクティブ素子を構成する半導体層は同一の組成で構成された半導体層を含むものである。【選択図】図２
2009047823.tif 000002
【特許請求の範囲】
【請求項１】
通常表示モードと、表示領域を部分的に表示するパーシャル表示モードを有したアクティブマトリクス基板を用いた表示装置であって、
前記アクティブマトリクス基板上には、
複数の走査線と、
複数のデータ線と、
前記走査線とデータ線の交差に対応して設けられたアクティブ素子と、前記アクティブ素子に対応して設けられた画素電極と、
前記通常表示モードにおいて画像信号を前記データ線に出力する通常表示モード駆動回路と、
前記パーシャル表示モードにおいて表示される画像信号を格納するメモリ回路と、
前記パーシャル表示モードにおいて、前記メモリ回路に書き込まれた信号に基づいて前記データ線を駆動するパーシャル表示モード駆動回路と、が形成され、
前記メモリ回路を構成する素子を構成する半導体層と前記複数のアクティブ素子を構成する半導体層は同一の組成で構成された半導体層を含むこと特徴とする表示装置。
【請求項２】
前記パーシャル表示モード駆動回路は、前記データ線より少ない本数のメモリデータ線と、前記走査線より少ない本数のメモリ選択線と、前記メモリデータ線とメモリ選択線の交差に対応して設けられた前記メモリ回路と、前記メモリ回路に書き込まれた画像信号を、前記メモリデータ線を介して複数の前記データ線に出力する出力回路を備え、前記パーシャル表示モードにおいて、隣接した複数の前記画素電極に対して同一の出力電圧を書き込むように動作することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記パーシャル表示モードにおける表示は二階調表示であって、前記パーシャル表示モードにおけるリフレッシュレートもしくは極性反転モードは前記通常表示モードと異なることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記パーシャル表示モード駆動回路は、前記データ線から前記メモリデータ線に画像信号を供給するためのスイッチ素子を備え、前記データ線を介して前記メモリ回路に画像信号の書き込みを行なうシーケンスを有することを特徴とする請求項２または請求項３に記載の表示装置。
【請求項５】
請求項１から請求項４のいずれか一項に記載の表示装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば、表示装置およびこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、モバイル電子機器に搭載される液晶表示装置は急速に高精細・高画質化している。高精細・高画質化と消費電力は一般的にトレードオフの関係にあるため、携帯電子機器のバッテリー駆動時間を長時間化するために様々な手法が提案されているが、そのうちの一つとして、携帯電話などの待機（待ち受け）時には表示エリアを通常時よりも狭くして、表示画面の一部の表示領域のみを部分的に表示するパーシャル表示モード（低消費電力モード）に移行することでバッテリー駆動時間を延ばすという方法がある。例えば、特許文献１に記載されている。
【０００３】
【特許文献１】特開２００３−５８１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のパーシャル表示モード（低消費電力モード）では駆動ＩＣ側に画像データメモリを持たせ、駆動ＩＣ側から駆動していた。このため、駆動ＩＣのコストが高くなり、また十分な低消費電力化が難しかった。
【課題を解決するための手段】
【０００５】
本発明は、通常表示モードと、表示領域を部分的に表示するパーシャル表示モードを有したアクティブマトリクス基板（アクティブマトリクス基板１０１）を用いた表示装置（液晶表示装置９１０）であって、前記アクティブマトリクス基板上には、複数の走査線（走査線２０１）と、複数のデータ線（データ線２０２）と、前記走査線とデータ線の交差に対応して設けられたアクティブ素子（画素スイッチング素子４０１）と、前記アクティブ素子に対応して設けられた画素電極（画素電極４０２）と、前記通常表示モードにおいて画像信号を前記データ線に出力する通常表示モード駆動回路（データ線駆動回路３０２）と、前記パーシャル表示モードにおいて表示される画像信号を格納するメモリ回路（メモリ回路４５０）と、前記パーシャル表示モードにおいて、前記メモリ回路に書き込まれた信号に基づいて前記データ線を駆動するパーシャル表示モード駆動回路（パーシャル表示モード駆動回路３０３，３０４）と、が形成され、前記メモリ回路（メモリ回路４５０）を構成する素子を構成する半導体層と前記複数のアクティブ素子を構成する半導体層は同一の組成で構成された半導体層を含むこと特徴とする表示装置である。
【０００６】
このような構成によれば、通常駆動モードで使用する駆動ＩＣ上の出力アンプを、パーシャル表示モード（低消費電力モード）時において停止させることができるため、パーシャル表示モードではより低消費電力を実現できる。また、駆動ＩＣ上にＲＡＭ（Random Access Memory）を必要としないので、駆動ＩＣをより小型／低コストで製造できる一方、アクティブ素子とメモリ回路は同一製造工程で製造できるのでコストを上昇させることはない。尚、アクティブマトリクス基板上に配置されたアクティブマトリクス駆動を行なうアクティブ素子には、ＴＦＴ（アモルファスＳｉ−ＴＦＴ（Thin Film Transistor）、高温多結晶Ｓｉ−ＴＦＴ、低温多結晶Ｓｉ−ＴＦＴ）に代表される３端子素子と、ＭＩＭ（Metal Insulator Metal）に代表される２端子素子がある。また本発明は、前記パーシャル表示モード駆動回路は、前記データ線より少ない本数のメモリデータ線（メモリデータ線４０７）と、前記走査線より少ない本数のメモリ選択線（メモリ選択線４０８）と、前記メモリデータ線とメモリ選択線の交差に対応して設けられた前記メモリ回路と、前記メモリ回路に書き込まれた画像信号を、前記メモリデータ線を介して複数の前記データ線に出力する出力回路（出力回路４２０）を備え、前記パーシャル表示モードにおいて、隣接した複数の前記画素電極に対して常に同一の出力電圧を書き込むように動作することを特徴とする。
【０００７】
このような構成によれば、パーシャル表示モードにおける画像メモリの容量を少なくでき、表示装置を大型化することなくメモリ回路の内蔵を実現できる一方、通常表示中は高精細な表示が可能であるから従来技術に比べ画質の低下はない。
【０００８】
また本発明は前記パーシャル表示モードにおける表示は二階調表示であって、望ましくは前記パーシャル表示モードにおけるリフレッシュレートもしくは極性反転モードは前記通常表示モードと異なることを特徴とする。二階調表示とすることで画像メモリの容量を最小限とできる上に、二階調表示では多階調表示に比べフリッカーやムラが視認しにくいため、パーシャル表示モード（低消費電力モード）では通常表示モードよりリフレッシュレートを落としたり、あるいは極性反転モードをより低消費電力なモードにすることができる。例えば通常表示モードでは６０Ｈｚでライン反転駆動しているところをパーシャル表示モードでは３０Ｈｚでフレーム反転で駆動するなどである。これにより、通常表示モードでの画質低下をさけつつ、パーシャル表示モードでは一層の消費電力低減を実現できる。また、駆動を通常表示時には外部の駆動回路から行ない、パーシャル表示モードではアクティブマトリクス基板内の回路で行なう構成にすれば、このような駆動の切替えも容易である。
【０００９】
また本発明は、前記パーシャル表示モード駆動回路は、前記データ線から前記メモリデータ線に画像信号を供給するためのスイッチ素子（ＣＭＯＳ伝送ゲート６３８）を備え、前記データ線を介して前記メモリ回路に画像信号の書き込みを行なうシーケンスを有することを特徴とする本発明の構成によれば、前記メモリ回路へデータの書き込みを行なう際、別の配線を必要としない。また、駆動ＩＣのデータ線駆動回路をそのままメモリ回路への書き込みに使えるため、駆動ＩＣに余分な回路を増やす必要が無く、小型化・低コスト化に寄与する。
【００１０】
また、本発明はこれらの表示装置を用いた電子機器である。このような電子機器はより低消費電力を実現したパーシャル表示モード（低消費電力モード）を備えているため、待機状態での消費電力を大幅に低減でき、バッテリー駆動時間を大幅に低減できる一方、通常表示中の画質を犠牲にすることはなく、装置が大型化することもない。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を具体化した実施形態について図面に基づいて説明する。
【００１２】
［第１の実施の形態］
図１は本実施例に係る液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１と対向基板９１２とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるための低反射・低透過率樹脂よりなるブラックマトリクス９４０と、アクティブマトリクス基板１０１上の対向導通部３３０と短絡されるＩＴＯ膜でなる対向電極９３０が形成される。ネマティック相液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜ラビング処理方向と直交する方向にラビング処理されている。
【００１３】
さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、バックライトユニット９２６と導光板９２７が配置され、バックライトユニット９２６から導光板９２７に向かって光が照射され、導光板９２７はバックライトユニット９２６からの光をアクティブマトリクス基板１０１に向かって垂直かつ均一な面光源となるように光を反射屈折させることで液晶表示装置９１０の光源として機能する。バックライトユニット９２６は、本実施例ではＬＥＤユニットであるが、冷陰極間（ＣＣＦＬ）であってもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体の外部電源回路７８４（図１では図示していない）に接続され、電源を供給される。
【００１４】
図示しないが、さらに必要に応じて、液晶表示装置９１０の周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００１５】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２０が設けられ、その張り出し部９２０にある信号入力端子３２０には、ＦＰＣ（可撓性基板）９２８及び駆動ＩＣ９２１が実装され電気的に接続されている。また駆動ＩＣ９２１はアクティブマトリクス基板１０１の駆動に必要な信号と電源を供給し、ＦＰＣ（可撓性基板）９２８は電子機器本体に接続され、外部電源回路７８４及び映像処理回路７８０（いずれも図１では図示していない）から必要なら信号と電源を駆動ＩＣ９２１及びアクティブマトリクス基板１０１に供給する。
【００１６】
図２はアクティブマトリクス基板１０１のブロック図である。アクティブマトリクス基板１０１上には、４８０本の走査線２０１（２０１−１〜２０１−４８０）と１９２０本のデータ線２０２（２０２−１〜２０２−１９２０）が直交して形成されており、４８０本の容量線２０３（２０３−１〜２０３−４８０）は走査線２０１−１〜２０１−４８０と並行に配置されている。容量線２０３−１〜２０３−４８０は相互に短絡され、共通電位配線３３５と接続され、さらに対向導通部３３０と接続されて信号入力端子３２０より共通電位（ＣＯＭ）を与えられる。走査線２０１−１〜２０１−４８０は走査線駆動回路３０１に接続され、またデータ線２０２−１〜２０２−１９２０はデータ線駆動回路３０２及びパーシャル表示モード駆動回路３０３に接続され、それぞれ適切に駆動される。また走査線駆動回路３０１、データ線駆動回路３０２、パーシャル表示モード駆動回路３０３は信号入力端子３２０を介して駆動ＩＣ９２１、外部電源回路７８４、映像処理回路７８０いずれかから駆動に必要な信号と電源を供給される。信号入力端子３２０は張り出し部９２０上に配置される。
【００１７】
走査線駆動回路３０１、データ線駆動回路３０２、パーシャル表示モード駆動回路３０３はアクティブマトリクス基板１０１上にＳＯＧ（システム・オン・グラス）技術によりポリシリコン薄膜トランジスターを集積することで形成されており、所謂、駆動回路内蔵型の液晶表示装置となっている。前記走査線駆動回路３０１、データ線駆動回路３０２、パーシャル表示モード駆動回路３０３は、後述する画素スイッチング素子４０１−ｎ−ｍと同一の製造工程で製造されている。従って、パーシャル表示モード駆動回路３０３の後述するメモリ回路４５０を構成する素子と前記画素スイッチング素子４０１−ｎ−ｍは、同一の組成で構成された半導体層となっている。
【００１８】
図３は表示領域３１０におけるｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサー４０３（４０３−ｎ−ｍ）を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向電極９３０とやはりコンデンサーを形成する。
【００１９】
図４は本実施例での電子機器の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８およびコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行ない、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。また、中央演算回路７８１は一定の条件、例えば外部Ｉ／Ｆ回路７８２から入力される入出力機器７８３の状態を示す信号が一定期間、変化しなかった場合に映像処理回路７８０へパーシャル表示モード（低消費電力モード）に移行するようにコマンドを送信する。映像処理回路はそれによって液晶表示装置９１０に対して送るコマンドシーケンスを変更し、液晶表示装置９１０はパーシャル表示モード（低消費電力モード）に移行する。このとき、液晶表示装置９１０上には通常表示より限られた表示エリア（後述するが本実施例では６４０×ＲＧＢ×４８画素のエリア）に白黒の映像を表示することで消費電力を低減する。外部Ｉ／Ｆ回路７８２から入力される入出力機器７８３の状態を示す信号が変化したことを中央演算回路７８１が検出したときには映像処理回路７８０へ通常表示モードに復帰するようにコマンドを送信することで液晶表示装置９１０は通常表示に戻る。ここで電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００２０】
図５は走査線駆動回路３０１の回路図である。２４１個のＤ−ＦＦ回路３０７（３０７−１〜３０７−２４１）が直列に接続され、第１番目のＤ−ＦＦ回路３０７−１の入力端子ＤにはＶＳＰ信号が接続され、２４１個のＤ−ＦＦ回路３０７−１〜３０７−２４１のクロック信号端子ＣＬＫにはＶＣＬＫ信号が接続される。第１番目のＤ−ＦＦ回路３０７−１の中間出力端子Ｑｉと出力端子ＱとＶＥＮＢ信号はＮＡＮＤ回路３０８が備える第１のＮＡＮＤ回路３０８−１に入力され、第１番目のＤ−ＦＦ回路３０７−１の出力端子Ｑと第２番目のＤ−ＦＦ回路３０７−２の中間出力端子ＱｉとＶＥＮＢ信号は第２のＮＡＮＤ回路３０８−２に入力され、以下同様に、第ｎ番目のＤ−ＦＦ回路３０７−ｎの中間出力端子Ｑｉと出力端子ＱとＶＥＮＢ信号は第（２×ｎ−１）のＮＡＮＤ回路３０８−２×ｎ−１に入力され、第ｎ番目のＤ−ＦＦ回路３０７−ｎの出力端子Ｑと第ｎ＋１番目のＤ−ＦＦ回路３０７−ｎ＋１の中間出力端子ＱｉとＶＥＮＢ信号は第２×ｎのＮＡＮＤ回路３０８−２×ｎに入力される。また第１のＮＡＮＤ回路３０８−１から第４８０のＮＡＮＤ回路３０８−４８０の出力端子はそれぞれインバーター回路３０９（３０９−１〜３０９−４８０）の入力端子に接続され、インバーター回路３０９−１〜インバーター回路３０９−４８０の出力端子は走査線２０１−１〜走査線２０１−４８０にそれぞれ接続される。ＶＳＰ信号、ＶＣＬＫ信号、ＶＥＮＢ信号は信号入力端子３２０を介して外部から供給される信号である。
【００２１】
図６は第１番目のＤ−ＦＦ回路３０７−１の回路図である。４個のクロックドインバーターと、３個のインバーター回路によって構成される一般的なＤ−ＦＦ回路（Delay Flip Flop回路）である。なお、本実施例の構成にかぎらず、既知のあらゆるＤ−ＦＦ回路で構成して差し支えない。また、Ｄ−ＦＦ回路３０７−２〜３０７−２４１は第１番目のＤ−ＦＦ回路３０７−１と同一の回路構成であるので説明は省略する。
【００２２】
図７はデータ線駆動回路３０２の回路図である。ＶＩＤＥＯ１信号をＲＥＮＢ信号がＯＮしているタイミングではデータ線２０２−１に接続し、ＧＥＮＢ信号がＯＮしているタイミングではデータ線２０２−２に接続し、ＢＥＮＢ信号がＯＮしているタイミングではデータ線２０２−３に接続する、１：３のデマルチプレクサ構成となっており、６４０本のＶＩＤＥＯ１〜６４０信号を、適宜、ＲＥＮＢ信号とＧＥＮＢ信号とＢＥＮＢ信号とによって接続先をスイッチすることで１９２０本のデータ線２０２−１〜２０２−１９２０に書き込むように構成されてなる。ここで、ＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号、ＶＩＤＥＯ１〜６４０信号は信号入力端子３２０を介して駆動ＩＣ９２１から供給される信号である。
【００２３】
図８は通常駆動（全面表示）時の液晶表示装置９１０を駆動するタイミングチャートである。ＶＳＰ信号は１６．６ｍ秒（１フレーム＝１Ｖ期間）に一度選択される信号であり、ＶＣＬＫ信号は３４．６μ秒毎に反転する５０％デューティーのクロック信号であり、ＶＥＮＢ信号は３４．６μ秒周期で３０μ秒間選択される信号であり、ＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号は３４．６μ秒周期で８μ秒毎に選択される信号である。これらの信号はいずれもＨｉｇｈ時のレベルは＋９Ｖであり、Ｌｏｗ時のレベルは−４．５Ｖである。また、通常駆動（全面表示）中は後述するＰ＿ＯＮ信号はＯＦＦされる。
【００２４】
このように信号が供給されると、各走査線２０１−ｎは３０μ秒ずつ、３４．６μ秒の間隔でｎ＝１，２，３，…，４８０の順に一本ずつ順次選択される。このとき、ＶＩＤＥＯ１〜６４０信号より与えられ、ＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号でデマルチプレクスされたビデオ信号はデータ線２０２−１〜２０２−１９２０に供給されて、走査線選択タイミングと同期して画素電極へ書き込みが行なわれる。この際、大半の消費電力はデータ線２０２−１〜２０２−１９２０の書き込み充放電で消費される。
【００２５】
図９はパーシャル表示モード駆動回路３０３のブロック図である。８０本のメモリデータ線４０７−ｎと、１６本のメモリ選択線４０８−ｍが互いに直行して配置され、その各交点にマトリクス状に１２８０個のメモリ回路４５０−（ｎ，ｍ）が配置される。ここでｎは１〜８０の整数であり、ｍは１〜１６の整数である。また、１６本のメモリ選択線４０８−ｍはそれぞれインバーター回路４１３（４１３−ｍ）の入力端子に接続され、インバーター回路４１３−ｍの出力端子は反転メモリ選択線４０９（４０９−ｍ）に接続される。１２８０個のメモリ回路４５０−（ｎ，ｍ）はメモリデータ線４０７−ｎ、メモリ選択線４０８−ｍ、反転メモリ選択線４０９−ｍに接続される。メモリデータ線４０７−ｎは第１のスキャナー回路４１１に、メモリ選択線４０８−ｎは第２のスキャナー回路４１２にそれぞれ接続されて駆動され、さらにメモリデータ線４０７−ｎは出力回路４２０−ｎにも入力される。出力回路４２０−ｎは２４本のデータ線２０２−ｉ〜２０２−ｉ＋２３に接続される。ここでｉ＝（ｎ−１）×２４＋１である。
【００２６】
図１０は第１のスキャナー回路４１１を示す回路図である。８０個のＤ−ＦＦ回路６１１（６１１−ｎ）（ｎ＝１〜８０）が直列に接続され、８０Ｂｉｔのシフトレジスタを形成している。Ｄ−ＦＦ回路６１１−ｎのＣＬＫ端子はＰＣＬＫ１信号に接続される。初段のＤ−ＦＦ回路６１１−１の入力端子Ｄは信号ＰＳＰ１に接続され、各Ｄ−ＦＦ回路６１１−ｎの出力端子Ｑは選択信号配線６１４（６１４−ｎ）と次段のＤ−ＦＦ回路６１１−ｎ＋１の入力端子Ｄに接続される。選択信号配線６１４−ｎはＣＭＯＳゲート６１３−ｎのｎチャネルゲートとインバーター回路６１２（６１２−１）の入力端子にも接続される。インバーター回路６１２−１の出力端子はＣＭＯＳゲート６１３−ｎのｐチャネルゲートに接続される。ＣＭＯＳゲート６１３−ｎの入力端子はＰＤＡＴＡ信号に接続され、出力端子はメモリデータ線４０７−ｎに接続される。ここで、ＰＣＬＫ１信号、ＰＳＰ１信号、ＰＤＡＴＡ信号は信号入力端子３２０を介して駆動ＩＣ９２１から与えられる信号である。Ｄ−ＦＦ回路６１１−ｎの回路構成は図６に示す第ｎ番目のＤ−ＦＦ回路３０７−ｎと同様であるので、説明は省略する。なお、Ｄ−ＦＦ回路６１１−ｎでは中間出力端子Ｑｉは使用しない。
【００２７】
図１１は第２のスキャナー回路４１２を示す回路図である。１６個のＤ−ＦＦ回路６２１（６２１−ｍ）（ｍ＝１〜１６）が直列に接続され、１６Ｂｉｔのシフトレジスタを形成している。Ｄ−ＦＦ回路６２１−ｍのＣＬＫ端子はＰＣＬＫ２信号に接続される。初段のＤ−ＦＦ回路６２１−１の入力端子Ｄは信号ＰＳＰ２に接続され、各Ｄ−ＦＦ回路６２１−ｍの出力端子Ｑはメモリ選択線４０８−ｍと次段のＤ−ＦＦ回路６２１−ｍ＋１の入力端子Ｄに接続される。ここで、ＰＣＬＫ２信号、ＰＳＰ２信号は信号入力端子３２０を介して外部から与えられる信号である。なお、Ｄ−ＦＦ回路６２１−ｍの回路構成は図６に示す第ｎ番目のＤ−ＦＦ回路３０７−ｎと同様であるので、説明は省略する。なお、Ｄ−ＦＦ回路６２１−ｍでは中間出力端子Ｑｉは使用しない。
【００２８】
図１２は出力回路４２０−１を示す回路図である。メモリデータ線４０７−１とＢＬＡＮＫ信号がＮＯＲ回路６３１に入力され、ＮＯＲ回路６３１の出力端子はインバーター回路６３２の入力端子とクロックドインバーター回路６３４の入力端子に接続される。インバーター回路６３２の出力端子はクロックドインバーター回路６３３に接続される。クロックドインバーター回路６３３の正制御端子とクロックドインバーター回路６３４の負制御端子は信号ＰＯＬに接続され、クロックドインバーター回路６３３の負制御端子とクロックドインバーター回路６３４の正制御端子はインバーター回路６３５の出力端子に接続され、インバーター回路６３５の入力端子はＰＯＬ信号に接続されることで信号ＰＯＬの負論理信号が与えられる。クロックドインバーター回路６３３とクロックドインバーター回路６３４の出力端子はともに２４個のクロックドインバーター回路６３７（６３７−ｊ）（ｊ＝１〜２４）の入力端子に接続される。２４個のクロックドインバーター回路６３７−ｊの正制御端子はＰ＿ＯＮ信号に接続され負制御端子はインバーター回路６３５の出力端子に接続されてインバーター回路６３５の入力端子はＰＯＬ信号に接続されることでＰＯＬ信号の負論理信号が与えられる。２４個のクロックドインバーター回路６３７−ｊの出力端子はデータ線２０２−ｊに接続される。ここで、ＢＬＡＮＫ信号、ＰＯＬ信号、Ｐ＿ＯＮ信号は信号入力端子３２０を介して駆動ＩＣ９２１から与えられる信号である。なお、出力回路４２０−２〜４２０−８０も同様の回路構成であるので説明は省略する。
【００２９】
図１３はメモリ回路４５０−（ｎ，ｍ）の回路図である。ここでｎは１〜８０の整数であり、ｍは１〜１６の整数である。ＣＭＯＳ回路６５１のｎチャネルゲートはメモリ選択線４０８−ｍに、ｐチャネルゲートは反転メモリ選択線４０９−ｍにそれぞれ接続される。ＣＭＯＳ回路６５１の一端はメモリデータ線４０７−ｎに接続され、他端はインバーター回路６５２の入力端子とインバーター回路６５３の出力端子に接続される。インバーター回路６５３の入力端子とインバーター回路６５２の出力端子は互いに接続される。すなわち、インバーター回路６５２とインバーター回路６５３はＣＭＯＳ型のＳ−ＲＡＭ（Static Random Access Memory）を構成してなり、メモリ選択線４０８−ｍが選択される（Ｈｉｇｈになる）とメモリデータ線４０７−ｎを介して情報の読み出しと書き込みが可能になるように構成されている。なお、メモリ回路の構成は本実施例の構成に限定されるものではなく、既知のあらゆるダイナミック型を含むＲＡＭ回路、不揮発メモリ回路、フリップフロップ回路と置き換え可能である。
【００３０】
図１４はメモリ回路４５０−（ｎ，ｍ）にパーシャル表示画像データを転送する際のタイミングチャートである。ＰＣＬＫ２信号は１０ＫＨｚ、５０％デューティーのクロック信号であって、ＰＳＰ２信号はパーシャル駆動中の画像データを転送開始する際に出力される長さ５０μ秒のパルス信号である。このような信号を第２のスキャナー回路４１２に入力することで、メモリ選択線４０８−１〜４０８−１６は図に示すように、１００μ秒ずつ順次選択され、特定行ｍのメモリ回路４５０−（ｎ，ｍ）が８０個（ｎ＝１〜８０）同時に選択されてメモリデータ線４０７−ｎを介して読み出し・書き込み可能になる。図示しないが、反転メモリ選択信号４０９−１〜４０９−１６はメモリ選択線４０８−１〜４０８−１６の極性反転信号になる。このとき、Ｐ＿ＯＮ信号は常にＬｏｗ（非選択）を保持しつづける。
【００３１】
図１５は図１４の期間Ａ部分の拡大タイミングチャートである。期間Ａではメモリ選択線４０８−１が選択されており、ＰＣＬＫ１信号は１ＭＨｚ、５０％デューティーのクロック信号であって、ＰＳＰ１はメモリ選択線４０８−ｎがＯＮになると同時にＨｉｇｈになる、長さ０．７５μ秒、周期１００μ秒のパルス信号である。このような信号を第１のスキャナー回路４１１に入力することで、選択信号配線６１４−１〜６１４−８０は図１５に示すように、１μ秒ずつ順次選択される。選択信号配線６１４−ｎが選択されているとき、配線ＰＤＡＴＡはメモリデータ線４０７−ｎと接続され、メモリデータ線４０７−ｎと接続される選択されているメモリ回路４５０−（ｎ，１）のデータはＰＤＡＴＡ信号のデータに書き換えられる。これを８０回繰り返すことでメモリ回路４５０−（ｎ，１）の内容は全て書き換えられる。
【００３２】
その後、次の１００μ秒間で同様にしてメモリ回路４５０−（ｎ，２）の内容が書き換えられ、これを１６回繰り返すことでメモリ回路４５０−（ｎ，ｍ）のデータは１．６ｍ秒間かけてすべて書き換えられ、パーシャル駆動中の画像データの転送は完了する。
【００３３】
図１６はパーシャル表示中のタイミングチャートである。ＶＳＰ信号、ＶＣＬＫ信号、ＶＥＮＢ信号は図８で説明した通常駆動（全面表示）中のタイミングと比較すると、それぞれ周期、パルス長が倍になり、リフレッシュレートが３０Ｈｚになっているが、それらの点以外は同一の信号が入力される。従って、各走査線２０１−ｎも選択期間、選択周期が倍になった以外は同一であって、６０μ秒ずつ、６９．２μ秒の間隔で順次選択されることとなる。この間、ＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号、ＰＣＬＫ１信号、ＰＳＰ１信号は非選択（Ｌｏｗ）であり、Ｐ＿ＯＮ信号は選択（Ｈｉｇｈ）である。
【００３４】
ＰＳＰ２信号はＶＳＰ信号が選択（Ｈｉｇｈ）されてから６．８８５ｍ秒後に選択される、長さ２０７．６μ秒のパルス信号である。ＰＣＬＫ２信号は１３８．４μ秒毎に反転するデューティー５０％のクロック信号であって、その位相はちょうどＶＣＬＫ信号を２倍分周した波形と一致する。ＢＬＡＮＫ信号はＰＳＰ２信号が選択されてから１３８．４μ後に４．４２９ｍ秒間非選択（Ｌｏｗ）となり、その間は選択（Ｈｉｇｈ）される信号である。ＰＯＬ信号は１５Ｈｚ、５０％デューティーのクロック信号であって、共通電位配線３３５に印加される信号（ＣＯＭ）信号はＰＯＬ信号と全く同一の位相であって、電位振幅は表示特性に応じて決まり、例えば０Ｖ／４Ｖ反転信号である。このような信号を入力すると、メモリ選択線４０８−１は９９番目の走査線２０１−９９が選択⇒非選択となり、ＢＬＡＮＫ信号が選択された直後に２７６．８μ秒間選択される。この間に走査線２０１−１００、走査線２０１−１０１、走査線２０１−１０２、走査線２０１−１０３が選択され、その後にメモリ選択線４０８−１が非選択になると、次にメモリ選択線４０８−２が２７６．８μ秒間選択される。このように順次メモリ選択線４０８−ｎは順次選択されていき、各メモリ選択線４０８−ｎが選択されている間に走査線２０１−ｎ×４＋９６から走査線２０１−ｎ×４＋９９の４本の走査線が各々順に選択される。最後にメモリ選択線４０８−１６が選択されて２７６．８μ秒後に非選択になった後、ＢＬＡＮＫ信号は再び選択状態に戻り、次に走査線２０１−１６４が選択される。
【００３５】
このように、走査線２０１−１〜走査線２０１−９９、及び走査線２０１−１６４〜走査線２０１−４８０の選択期間中にはＢＬＡＮＫ信号がＯＮしており、出力回路４２０−１〜出力回路４２０−８０の出力は全てＰＯＬ信号と同極性になる。ここで、出力回路４２０−１〜出力回路４２０−８０内のクロックドインバーター回路６３７−１〜６３７−２４の電源はＣＯＭ信号の電位の振幅上下電位と同一とする。例えば本実施例ではＣＯＭ信号が０Ｖ／４Ｖの反転信号であるなら、全てのクロックドインバーター回路６３７−ｊの電源も０Ｖ／４Ｖとする。すると、画素電極４０２−ｎ−ｍ（ｎ＝１〜９９、１６４〜４８０、ｍ＝１〜１９２０）にはＣＯＭ信号と同一の電位が書き込まれる。本実施例の液晶表示装置９１０はノーマリーホワイトであるから、すなわち白表示である。なお、クロックドインバーター回路６３７−ｊ以外のパーシャル表示モード駆動回路３０３を構成する回路の電源電圧はＣＯＭ信号の電位の振幅差より大きければ一致している必要は無く、例えば＋９Ｖ・−４．５Ｖ電源に接続されているものとする。
【００３６】
走査線２０１−１００〜走査線２０１−１６３の選択期間中にはＢＬＡＮＫ信号はＯＦＦである。このとき、走査線２０１−１００〜走査線２０１−１０３の選択期間中にはメモリ選択線４０８−１が選択されているから、メモリデータ線４０７−ｎに印加される電位はメモリ回路４５０−（ｎ，１）に図１４、図１５を用いて説明したようなシーケンスであらかじめ書き込まれたデータに対応している。例えばメモリ回路４５０−（ｎ，１）にＨｉｇｈが書き込まれていればメモリデータ線４０７−ｎに印加される電位もＨｉｇｈであって、データ線２０２−ｎに印加される電位は共通電位配線の電位（ＣＯＭ）と同一の電位となって複数の画素電極４０２−ｘ−ｙにもＣＯＭと同一の電位、すなわち白表示に対応する電位が書き込まれる。ここでｘ＝１００〜１０３、ｙ＝ｎ×２４−２３〜ｎ×２４であり、すなわちメモリ回路４５０−（ｎ，１）のデータ（白）に対応する電位は８×ＲＧＢ×４画素全てに書き込まれることになる。同様に、メモリ回路４５０−（ｎ，１）にＬｏｗ電位が書き込まれていれば、複数（８×ＲＧＢ×４）の画素電極４０２−ｘ−ｙにはＣＯＭとは逆の極性、つまり黒表示に対応する電位が書き込まれるのである。
【００３７】
これを繰り返すことで、画素電極４０２−ｎ−ｍ（ｎ＝１００〜１６３、ｍ＝１〜１９２０）に対応する矩形領域にはメモリ回路４５０−（１〜８０，１〜１６）にあらかじめ書き込まれた画像データが書き込まれる。このようにして、パーシャル表示中には表示領域３１０のうち、上１００ライン及び下３１６ラインは常に白表示であり、その間の６４ラインの領域、すなわち６４０×ＲＧＢ×６４画素分の領域に事前にメモリ回路４５０−（１〜８０，１〜１６）に書き込まれた画像を表示できる。本実施例では１Ｂｉｔメモリのデータを８×ＲＧＢ×４画素分の領域へ書き込む。このため、解像度は低下し、白黒表示となるが、時計表示やバッテリー状態表示などの用途には十分である。
【００３８】
パーシャル表示領域の上下位置はＢＬＡＮＫ信号、ＰＳＰ２信号のタイミングを変更することで容易に変更可能である。すなわち、ＢＬＡＮＫ信号及びＰＳＰ２信号のタイミングを図１６から６９．２μ秒前へずらすごとに表示エリアは１走査線分上へシフトし、６９．２μ秒後へずらすごとに表示エリアは１走査線分下へシフトする。すなわち、表示領域を縦へスクロールしたり、焼き付き防止のために言って時間間隔で表示領域を変更するなどの処理も容易に駆動ＩＣ９２１から可能である。
【００３９】
なお、図１４及び図１５で示したパーシャル表示画像データ転送のシーケンスは図８で示した通常画像表示シーケンス中に並行して行なっても差し支えないし、図１６で示したパーシャル画像表示シーケンス中に割り込んで実行しても差し支えない。パーシャル画像表示シーケンス中に割り込んで実行する場合、Ｐ＿ＯＮ信号を画像データを転送するシーケンス中のみＬｏｗにしておけばよい。この間、表示のリフレッシュは行なわれないが、その期間は１．６ｍ秒とパーシャル画像表示のフレームレート３０Ｈｚ（１フレーム＝３３．３ｍ秒）に比べ十分短いので差し支えない。
【００４０】
本実施例では通常、駆動ＩＣ９２１内に配置するパーシャル表示用のＲＡＭをガラス基板上のパーシャル表示モード駆動回路３０３に組み込むことで、パーシャル表示中の低消費電力化を実現している。すなわち、パーシャル表示シーケンスの実施中、駆動ＩＣ９２１はＢＬＡＮＫ信号、ＰＯＬ信号、ＣＯＭ信号、ＶＳＰ信号、ＶＣＬＫ信号、ＶＥＮＢ信号、ＰＳＰ２信号、ＰＣＬＫ２信号などを供給するだけで、その他の機能、すなわちＶＩＤＥＯ１〜６４０配線への出力などは必要が無く、これらの出力回路の電源を切ることで、著しい低消費電力化を実現できる。また、通常駆動中よりフレームレートを半分に落とし、かつフレーム反転駆動にすることでデータ線２０２−ｍの充放電を極力抑えることでさらなる低消費電力化を実現している。またさらに、パーシャル表示領域に対応する画像メモリとして、１Ｂｉｔに複数の画素電極を対応させることで、デザインルールの劣るガラス基板上にメモリを実装しても液晶表示装置の外形が大きくならない上に複数の走査線選択期間で同一の電位を書き込みつづけるため、データ線の充放電が抑制され、消費電力がさらに低減できる。さらに、本実施例の別メリットとして、駆動ＩＣ９２１の回路構成が簡易になるため、より安価な液晶表示装置を構成できる点も上げられる。
【００４１】
本実施例ではＰＳＰ１信号、ＰＣＬＫ１信号、ＰＳＰ２信号、ＰＣＬＫ２信号などのパーシャル表示モード駆動回路３０３を駆動ＩＣ９２１から供給したが、これらの信号をＶＣＬＫ信号やＶＳＰ信号などから生成するための信号生成回路をアクティブマトリクス基板１０１上に形成してもよい。この場合、信号入力端子３２０の数を減らすことができ、駆動ＩＣ９２１を安価に形成できるが、一方で信号生成回路のための面積が必要な分、液晶表示装置９１０のサイズが大きくなってしまうので、これらのバランスを勘案してどちらの方式を採用するか決めればよい。
【００４２】
［第２の実施の形態］
図１７は第２の実施例でのパーシャル表示モード駆動回路３０４である。第１の実施例における図９で説明したパーシャル表示モード駆動回路３０３との差異を説明する。本構成では第１のスキャナー回路４１１は除かれ、出力回路４２０−１〜４２０−８０に変わって入出力回路４２２（４２２−１〜４２２−８０）が配置される。その他の点においては第１の実施例のパーシャル表示モード駆動回路３０３と同様であるので、同じ記号を付与することで詳細説明は省略する。
【００４３】
本実施例におけるアクティブマトリクス基板及び液晶表示装置の構成は第１の実施例と比較してパーシャル表示モード駆動回路３０３がパーシャル表示モード駆動回路３０４に置き換わる点を除いて図１で説明した液晶表示装置９１０及び図２で説明したアクティブマトリクス基板１０１と相違なく、電子機器としての構成にも差異はないので説明は省略する。
【００４４】
図１８は入出力回路４２２−１の回路図である。第１の実施例の図１２で説明した出力回路４２１−１と比較すると、ＣＭＯＳ伝送ゲート６３８及びインバーター回路６３９が追加されている。ＣＭＯＳ伝送ゲート６３８のｎチャネルゲート端子はＰＷＲＴ信号に接続され、ｐチャネルゲート端子はインバーター回路６３９の出力端子に接続され、インバーター回路６３９の入力端子はＰＷＲＴ信号に接続される。また、ＣＭＯＳ伝送ゲート６３８の入力端子はメモリデータ線４０７−１に接続され、ＣＭＯＳ伝送ゲート６３８の出力端子はデータ線２０２−１に接続される。その他の点においては第１の実施例の図１２を用いて説明した出力回路４２１−１と同様であるので、同じ記号を付与することで詳細の説明は省略する。また、入出力回路４２２−２〜４２２−８０については接続されるデータ線およびメモリデータ線が異なるだけであって他は入出力回路４２２−１と回路構成は同様であるので説明は省略する。
【００４５】
このように構成すると、ＰＷＲＴ信号及びＲＥＮＢ信号が選択される（＝Ｈｉｇｈになる）タイミングでは、ＶＩＤＥＯ１，９，１７，…，６３３信号配線はそれぞれメモリデータ線４０７−１，４０７−２，４０７−３，…，４０７−８０と短絡されることになる。従って、Ｐ＿ＯＮ信号を非選択（＝Ｌｏｗ電位）にしておき、ＰＣＬＫ２信号とＰＳＰ２信号を適切に制御すれば、ＶＩＤＥＯ１，９，１７，…，６３３信号配線からメモリ回路４５０−（１〜８０，１〜１６）にデータの書き込みが可能である。この具体的な書き込みシーケンスについて次に述べる。
【００４６】
図１９は第２の実施例におけるメモリ回路４５０−（ｎ，ｍ）にパーシャル表示画像データを転送する際のタイミングチャートである。ＰＷＲＴ信号とＲＥＮＢ信号は３３マイクロ秒間選択され、この間、ＰＣＬＫ２信号には５００ＫＨｚ・デューティー５０％のクロック信号が入力される。また、ＰＳＰ２信号はＰＷＲＴ信号とＲＥＮＢ信号が選択されてから０．５μ秒後に１μ秒間選択される。このような信号を第２のスキャナー回路４１２に入力すると、メモリ選択線４０８−１〜４０８−１６は図に示すように、メモリ選択線４０８−１から順に各２μ秒ずつ順次選択され、最後にメモリ選択線４０８−１６が選択期間を終えると同時にＰＷＲＴ信号とＲＥＮＢ信号の選択期間が終了する。
【００４７】
ＰＷＲＴ信号とＲＥＮＢ信号が選択されている期間では、ＶＩＤＥＯ１信号はデータ線２０２−１を介してメモリデータ線４０７−１に接続され、駆動ＩＣ９２１から電位を書き込み可能となる。同様にＶＩＤＥＯ９信号がメモリデータ線４０７−２に、ＶＩＤＥＯ１７信号がメモリデータ線４０７−３に、というように全てのメモリデータ線４０７−１〜４０７−１６が駆動ＩＣ９２１から電位を書き込み可能となる。
【００４８】
ここで例えばメモリ選択線４０８−１が選択されているタイミングでは、メモリデータ線４０７−１〜４０７−１６に書き込まれた信号はメモリ回路４５０−（１，１〜１６）に書き込まれ、メモリされる。このとき、ＶＩＤＥＯｎ信号に印加される電位は二値のデジタル信号であり、そのＨｉｇｈ／Ｌｏｗ電位はメモリ回路４５０−（ｎ，ｍ）の電源電圧とほぼ等しく、例えば＋５Ｖと０Ｖである。
【００４９】
このように、メモリ回路４５０−（１〜８０，ｎ）にｎ＝１，２，３，…，１６の順に２μ秒毎にデータが書き込まれ、３３マイクロ秒で全てのメモリ回路４５０−（１〜８０，１〜１６）へデータの書き込みが完了する。図１９で示したシーケンスは通常表示モードにおける垂直帰線期間中に行なわれるため、表示には影響はない。
【００５０】
このようにして通常表示モードの帰線期間中にメモリ回路へ画像の書き込みをした後、第１の実施例と同じように適当な条件（例えば一定時間、外部からの入力がないなど）でパーシャル表示モード（低消費電力モード）に移行し、書き込んだメモリ内容に対応した画像を部分表示する。本実施例におけるパーシャル表示モード（低消費電力モード）中のタイミングチャートはＰＷＲＴ信号をＬｏｗ電位に固定しておくことを除き、第１の実施例と同じであるので詳細なシーケンス説明は省略する。
【００５１】
本実施例では通常駆動で用いるＶＩＤＥＯ信号端子からパーシャル駆動メモリへの書き込みを行なうため、第１の実施例のＰＤＡＴＡ、ＰＣＬＫ１、ＰＳＰ１のような端子を必要とせず、より外形サイズを小さくできる。このため、通常駆動にのみ対応した汎用の駆動ＩＣからほとんど変更せずにパーシャル駆動が実現できるため、コスト的にもメリットがある。また、書き込みが複数のメモリでパラレルに行なわれるため、メモリ回路の書き込み周波数が低減でき、動作マージンが向上する。
【産業上の利用可能性】
【００５２】
本発明は実施例の形態に限定されるものではなく、液晶表示装置ではなく、有機ＥＬディスプレイ等、他の表示装置に適用しても構わないし、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例に係る液晶表示装置９１０の斜視図。
【図２】本発明の実施例に係るアクティブマトリクス基板１０１の構成図。
【図３】本発明の実施例に係るアクティブマトリクス基板１０１の画素回路図。
【図４】本発明の電子機器の実施例を示すブロック図。
【図５】本発明の走査線駆動回路の実施例を示すブロック図。
【図６】本発明のＤ−ＦＦ回路の実施例を示すブロック図。
【図７】本発明のデータ線駆動回路の実施例を示すブロック図。
【図８】本発明の通常表示モードの表示シーケンスを説明するタイミングチャート。
【図９】本発明の第１の実施例に係るパーシャル表示モード駆動回路を示す回路図。
【図１０】本発明の第１の実施例に係る第１のスキャナー回路を示す回路図。
【図１１】本発明の実施例に係る第２のスキャナー回路を示す回路図。
【図１２】本発明の第１の実施例に係る出力回路を示す回路図。
【図１３】本発明の実施例に係るメモリ回路を示す回路図。
【図１４】本発明の第１の実施例に係るメモリ回路への書き込みシーケンスを説明するタイミングチャート。
【図１５】図１４の期間Ａのシーケンスを説明する拡大タイミングチャート。
【図１６】本発明の実施例に係るパーシャル表示モードの表示シーケンスを説明するタイミングチャート。
【図１７】本発明の第２の実施例に係るパーシャル表示モード駆動回路を示す回路図。
【図１８】本発明の第２の実施例に係る入出力回路を示す回路図。
【図１９】本発明の第２の実施例に係るメモリ回路への書き込みシーケンスを説明するタイミングチャート。
【符号の説明】
【００５４】
１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、２０３…容量線、３０１…走査線駆動回路、３０２…データ線駆動回路、３０３，３０４…パーシャル表示モード駆動回路、３０７…Ｄ−ＦＦ回路、３０８…ＮＡＮＤ回路、３０９…インバーター回路、３１０…表示領域、３３０…対向導通部、３３５…共通電位配線、４０１…画素スイッチング素子、４０２…画素電極、４０３…補助容量コンデンサー、４０７…メモリデータ線、４０８…メモリ選択線、４０９…反転メモリ選択線、４１１…第１のスキャナー回路、４１２…第２のスキャナー回路、４１３…インバーター回路、４２０…出力回路、４２２…入出力回路、４５０…メモリ回路、６１１…Ｄ−ＦＦ回路、６１２…インバーター回路、６１４…選択信号配線、６２１…Ｄ−ＦＦ回路、６３１…ＮＯＲ回路、６３２…インバーター回路、６３３…クロックドインバーター回路、６３４…クロックドインバーター回路、６３５…インバーター回路、６３７…クロックドインバーター回路、６３８…ＣＭＯＳ伝送ゲート、６３９…インバーター回路、６５１…ＣＭＯＳ回路、６５２…インバーター回路、６５３…インバーター回路、７８０…映像処理回路、７８１…中央演算回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８４…外部電源回路、９１０…液晶表示装置、９１２…対向基板、９２０…張り出し部、９２１…駆動ＩＣ、９２２…ネマティック相液晶材料、９２３…シール材、９２４…上偏光板、９２５…下偏光板、９２６…バックライトユニット、９２７…導光板、９２８…ＦＰＣ、９２９…コネクタ、９３０…対向電極、９４０…ブラックマトリクス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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