(57)【要約】【課題】回路規模及び制御配線の増大を回避し、ＰＤＰ駆動回路の一斉動作時の雑音やそれに伴うＥＭＩを低減する。【解決手段】ＰＤＰ駆動用半導体集積回路は、入力信号を入力信号の振幅よりも大きい振幅を有する高電圧パルスに変換して出力するＰＤＰ駆動回路を複数備える。複数のＰＤＰ駆動回路の各々が、互いに異なるタイミングで動作して高電圧パルスを順次出力する順次動作機能と、複数のＰＤＰ駆動回路の各々が全て同じタイミングで動作して高電圧パルスを一斉に出力する一斉動作機能とを有する。順次動作時及び一斉動作時の双方において、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度のうちの少なくとも１つを制御する。【選択図】図２
2009188534.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を前記入力信号の振幅よりも大きい振幅を有する高電圧パルスに変換して出力するＰＤＰ駆動回路を複数備え、
前記複数のＰＤＰ駆動回路の各々が、互いに異なるタイミングで動作して前記高電圧パルスを順次出力する順次動作機能と、前記複数のＰＤＰ駆動回路の各々が全て同じタイミングで動作して前記高電圧パルスを一斉に出力する一斉動作機能とを有するＰＤＰ駆動用半導体集積回路であって、
前記順次動作時及び前記一斉動作時の双方において、前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度のうちの少なくとも１つを制御する、ＰＤＰ駆動用半導体集積回路。
【請求項２】
請求項１に記載のＰＤＰ駆動回路において、
前記一斉動作時において制御される、前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度は、前記順次動作時において制御される、前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度よりも遅いものであり、
前記一斉動作時において制御される、前記高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度は、前記順次動作時において制御される、前記高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度よりも遅いものである、
ＰＤＰ駆動用半導体集積回路。
【請求項３】
低電圧電源に接続されており、入力信号に基づいて低電圧信号及び前記低電圧信号の逆位相信号を出力する低電圧制御回路と、
ソースが高電圧電源に接続され、ドレインが第１のノードに接続され、ゲートが第２のノードに接続された第１のＰ型ＭＯＳトランジスタと、ソースが前記高電圧電源に接続され、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続された第２のＰ型ＭＯＳトランジスタと、ゲートが前記低電圧信号を受け、ドレインが前記第１のノードに接続され、ソースが接地電位に接続された第１のＮ型ＭＯＳトランジスタと、ゲートが前記低電圧信号の逆位相信号を受け、ドレインが前記第２のノードに接続され、ソースが前記接地電位に接続された第２のＮ型ＭＯＳトランジスタとを備えたレベルシフト回路と、
ソースが前記高電圧電源に接続され、ゲートが前記第２のノードに接続されたハイサイドトランジスタと、ソースが前記接地電位に接続され、ゲートが前記低電圧信号を受けるローサイドトランジスタとを備え、前記ハイサイドトランジスタと前記ローサイドトランジスタとの共通接続ノードを出力ノードとする出力回路とを備え、
前記入力信号を前記入力信号の振幅よりも大きい振幅を有する高電圧パルスに変換して出力するＰＤＰ駆動回路であって、
前記低電圧制御回路は、前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度のうちの少なくとも１つを制御するように構成されている、ＰＤＰ駆動回路。
【請求項４】
請求項３に記載のＰＤＰ駆動回路において、
前記低電圧制御回路は、スルーレート制御回路を有し、
前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度の制御の各々は、前記スルーレート制御回路の外部から入力される制御信号に基づいて行われるものである、ＰＤＰ駆動回路。
【請求項５】
請求項４に記載のＰＤＰ駆動回路において、
前記スルーレート制御回路は、前記第２のＮ型ＭＯＳトランジスタのゲートを駆動する第１のプリバッファ、及び、前記ローサイドトランジスタのゲートを駆動する第２のプリバッファのうちの少なくとも１つを有し、
前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度の制御は、前記第１のプリバッファを構成するトランジスタのうちの負荷用トランジスタのオン抵抗を前記制御信号に基づいて変化させることによって行われるものであり、
前記高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度の制御は、前記第２のプリバッファを構成するトランジスタのうちの負荷用トランジスタのオン抵抗を前記制御信号に基づいて変化させることによって行われるものである、ＰＤＰ駆動回路。
【請求項６】
請求項５に記載のＰＤＰ駆動回路において、
前記第１のプリバッファの負荷用トランジスタは、並列接続された２個の第１負荷用トランジスタで構成されるものであり、
前記第２のプリバッファの負荷用トランジスタは、並列接続された２個の第２負荷用トランジスタで構成されるものであり、
前記高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度の制御は、前記２個の第１負荷用トランジスタのうちのオンするトランジスタの数を前記制御信号に基づいて制御することによって行われるものであり、
前記高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度の制御は、前記２個の第２負荷用トランジスタのうちのオンするトランジスタの数を前記制御信号に基づいて制御することによって行われるものである、ＰＤＰ駆動回路。
【請求項７】
請求項６に記載のＰＤＰ駆動回路において、
前記第１負荷用トランジスタ又は前記第２負荷用トランジスタの各々は、対応する前記速度の制御を行う際に、前記入力信号と前記制御信号との論理積の信号によって制御されるものである、ＰＤＰ駆動回路。
【請求項８】
請求項７に記載のＰＤＰ駆動回路において、
前記第１負荷用トランジスタ及び前記第２負荷用トランジスタは、互いにトランジスタサイズが異なっている、ＰＤＰ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置のＰＤＰ駆動回路及びＰＤＰ駆動用半導体集積回路に関するものである。
【背景技術】
【０００２】
まず、従来のＰＤＰ駆動回路の回路構成について説明する。
【０００３】
図１１は、従来のＰＤＰ駆動回路の回路構成を示している。
【０００４】
図１１に示すように、従来のＰＤＰ駆動回路１３は、レベルシフト回路２と、出力回路３と、低電圧電源端子ＶＤＤに接続される低電圧制御回路７とを有している。なお、出力負荷ＣＬはプラズマディスプレイパネルを示している。
【０００５】
具体的に、レベルシフト回路２は、ソースが共に高電圧電源端子ＶＤＤＨに接続され、ドレインがそれぞれノードＩＮ５、ＩＮ４に接続されると共に互いのゲートと交差して接続されたＰ型ＭＯＳトランジスタＰ１、Ｐ２と、ゲートがそれぞれ低電圧制御回路７のノードＩＮ１又はＩＮ２に接続され、ドレインがそれぞれノードＩＮ５、ＩＮ４に対応して接続され、ソースが共に接地されたＮ型ＭＯＳトランジスタＮ１、Ｎ２とを有している。また、出力回路３は、ゲートが低電圧制御回路７のノードＩＮ３と接続され、ドレインが出力端子ＯＵＴに接続され、ソースが接地されたＮ型ＭＯＳトランジスタＮ３（ローサイドトランジスタ）と、ソースが高電圧電源端子ＶＤＤＨに接続され、ゲートがノードＩＮ５に接続され、ドレインが出力端子ＯＵＴに接続されたＰ型ＭＯＳトランジスタＰ３（ハイサイドトランジスタ）とを有している。
【０００６】
次に、従来のＰＤＰ駆動回路の動作について説明する。
【０００７】
図１２は、従来のＰＤＰ駆動回路１３における低電圧制御回路７の入出力信号、ノードＩＮ１〜ＩＮ５、及び出力端子ＯＵＴの電圧波形を示している。
【０００８】
図１２に示すように、ノードＩＮの電圧レベルがロウレベル（この場合ＧＮＤレベル）からハイレベル（この場合ＶＤＤレベル）に切り替わるときは、低電圧制御回路７から出力されるノードＩＮ１の信号によりＮ型ＭＯＳトランジスタＮ１がオンし、ノードＩＮ４の電圧レベルは接地電位（ＧＮＤ）まで下がるのでＰ型ＭＯＳトランジスタＰ２がオンする。これにより、ノードＩＮ５の電圧レベルが高電圧電源（ＶＤＤＨ）まで引き上げられるのでＰ型ＭＯＳトランジスタＰ３がオフする。これと同時に、低電圧制御回路７から出力されるノードＩＮ２の信号によりＮ型ＭＯＳトランジスタＮ２はオフし、低電圧出力回路７から出力されるノードＩＮ３の信号によりＮ型ＭＯＳトランジスタＮ３はオンする。これにより、出力端子ＯＵＴの出力電圧波形ＶＯＵＴが接地電位（ＧＮＤ）となる。
【０００９】
一方で、ノードＩＮの電圧レベルがハイレベルからロウレベルに切り替わるときは、低電圧制御回路７から出力されるノードＩＮ２の信号によりＮ型ＭＯＳトランジスタＮ２がオンし、ノードＩＮ５の電圧レベルは接地電位（ＧＮＤ）まで下がりＰ型ＭＯＳトランジスタＰ３がオンする。これと同時に、低電圧制御回路７から出力されるノードＩＮ１の信号によりＮ型ＭＯＳトランジスタＮ１がオフ、低電圧制御回路７から出力されるノードＩＮ３の信号によりＮ型ＭＯＳトランジスタＮ３がオフしノードＩＮの信号が伝わり、出力端子ＯＵＴの出力電圧波形ＶＯＵＴが高電圧電源（ＶＤＤＨ）まで引き上げられる。また、図１１におけるＩＯＵＴはＶＯＵＴ波形の変化によって生じる出力端子電流を示している。
【００１０】
以上のように、従来のＰＤＰ駆動回路１３は、上述のような動作で低電圧制御回路７に入力された信号を入力信号よりも振幅の大きい所定の高電圧パルスに変換している。
【００１１】
図１３は、上記ＰＤＰ駆動回路１３を複数含んだ従来のＰＤＰ駆動用半導体集積回路２００の構成を示している。
【００１２】
図１３に示すように、従来のＰＤＰ駆動用半導体集積回路２００は、単位駆動回路として上記図１１に示したＰＤＰ駆動回路１３を複数有しており、さらに、該複数のＰＤＰ駆動回路１３を制御する制御ロジック５を有している。なお、ＰＤＰ駆動回路１３の各々は、上述したように、レベルシフト回路２、出力回路３、及び低電圧制御回路７から構成されている。
【００１３】
ここで、制御ロジック５は、プラズマディスプレイ装置の電極を駆動する際に必要とされる、複数のＰＤＰ駆動回路１３から出力信号を順次出力させる順次動作機能、及び複数のＰＤＰ駆動回路１３から出力信号を一斉に出力させる一斉動作機能等を有しており、順次動作及び一斉動作等を実行するために、制御配線Ｌを介して、各ＰＤＰ駆動回路１３の低電圧制御回路７に制御信号を送る。
【００１４】
上記図１３に示したＰＤＰ駆動用半導体集積回路２００において、一斉動作を実行する際、複数のＰＤＰ駆動回路１３の出力ＯＵＴ１〜ＯＵＴｎに容量性負荷ＣＬが接続されていると、上記図１２に示した出力端子電流ＩＯＵＴが流れるので、出力電流×ＰＤＰ駆動回路の数だけの集中した電源電流ＩＶＤＤＨが流れることになる。その結果、この集中した電源電流がＰＤＰ駆動用半導体集積回路の消費電力の増大をもたらしたり、その信頼性に影響を及ぼす可能性がある。また、電源及び基準電位に一点に極大化された雑音電流が流れることにより、電源負荷や、電源及び基準電位の配線に影響を与え、不要な雑音や高速動作時に伴う輻射妨害を招くことが知られている。
【００１５】
これに対し、上述の消費電力の増大及び輻射妨害を防ぐ方法として、低電圧制御回路７内のプリバッファのトランジスタのオン抵抗を変化させることにより、ＰＤＰ駆動回路１３から出力される出力電圧波形のハイレベルからロウレベル及びロウレベルからハイレベルに変化する速度を可変する方法が提案されている。
【特許文献１】特公平６−９１４４２号公報（図１）
【特許文献２】特開２００６−７８９３５号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来のＰＤＰ駆動用半導体集積回路２００によると、出力電圧波形の変化速度を制御するための制御信号をロジック回路６から低電圧制御回路７へ出力するためには、出力回路３のハイサイドトランジスタを制御するための制御信号配線２本と、出力回路３のロウサイドトランジスタを制御するための制御信号配線２本との合計４本が制御配線Ｌとして必要となる。このため、複数のＰＤＰ駆動回路１３を有するＰＤＰ駆動用半導体集積回路２００においては、制御配線Ｌの部分のチップ面積の増大が避けられない。
【００１７】
また、出力電圧波形の変化速度を制御する方法は、隣り合うＰＤＰ駆動回路２００の出力信号の変化を検出し、該出力信号に応じて各ＰＤＰ駆動回路からの出力電圧の遷移時間を一定にさせるという方法である。したがって、上述の順次動作を実行する時には、出力電圧波形の変化速度を制御することは可能であるが、上述の一斉動作を実行する時には、出力電圧波形の変化速度を制御することは不可能である。
【００１８】
本発明の目的は、回路規模及び制御配線の増大を回避し、ＰＤＰ駆動回路の一斉動作時の雑音やそれに伴う電磁輻射妨害（以下、ＥＭＩ：Electromagnetic Interference と呼ぶ）を低減することである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、本発明の一形態のＰＤＰ駆動用半導体集積回路は、入力信号を入力信号の振幅よりも大きい振幅を有する高電圧パルスに変換して出力するＰＤＰ駆動回路を複数備え、複数のＰＤＰ駆動回路の各々が、互いに異なるタイミングで動作して高電圧パルスを順次出力する順次動作機能と、複数のＰＤＰ駆動回路の各々が全て同じタイミングで動作して高電圧パルスを一斉に出力する一斉動作機能とを有するＰＤＰ駆動用半導体集積回路であって、順次動作時及び一斉動作時の双方において、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度のうちの少なくとも１つを制御する。
【００２０】
ＰＤＰ駆動用半導体集積回路において、一斉動作時において制御される、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度は、順次動作時において制御される、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度よりも遅いものであり、一斉動作時において制御される、高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度は、順次動作時において制御される、高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度よりも遅いものである。
【００２１】
本発明の一形態のＰＤＰ駆動回路は、低電圧電源に接続されており、入力信号に基づいて低電圧信号及び低電圧信号の逆位相信号を出力する低電圧制御回路と、ソースが高電圧電源に接続され、ドレインが第１のノードに接続され、ゲートが第２のノードに接続された第１のＰ型ＭＯＳトランジスタと、ソースが高電圧電源に接続され、ドレインが第２のノードに接続され、ゲートが第１のノードに接続された第２のＰ型ＭＯＳトランジスタと、ゲートが低電圧信号を受け、ドレインが第１のノードに接続され、ソースが接地電位に接続された第１のＮ型ＭＯＳトランジスタと、ゲートが低電圧信号の逆位相信号を受け、ドレインが第２のノードに接続され、ソースが接地電位に接続された第２のＮ型ＭＯＳトランジスタとを備えたレベルシフト回路と、ソースが高電圧電源に接続され、ゲートが第２のノードに接続されたハイサイドトランジスタと、ソースが接地電位に接続され、ゲートが低電圧信号を受けるローサイドトランジスタとを備え、ハイサイドトランジスタとローサイドトランジスタとの共通接続ノードを出力ノードとする出力回路とを備え、入力信号を入力信号の振幅よりも大きい振幅を有する高電圧パルスに変換して出力するＰＤＰ駆動回路であって、低電圧制御回路は、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度のうちの少なくとも１つを制御するように構成されている。
【００２２】
本発明の一形態のＰＤＰ駆動回路において、低電圧制御回路は、スルーレート制御回路を有し、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度の制御の各々は、スルーレート制御回路の外部から入力される制御信号に基づいて行われるものである。
【００２３】
本発明の一形態のＰＤＰ駆動回路において、スルーレート制御回路は、第２のＮ型ＭＯＳトランジスタのゲートを駆動する第１のプリバッファ、及び、ローサイドトランジスタのゲートを駆動する第２のプリバッファのうちの少なくとも１つを有し、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度の制御は、第１のプリバッファを構成するトランジスタのうちの負荷用トランジスタのオン抵抗を制御信号に基づいて変化させることによって行われるものであり、高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度の制御は、第２のプリバッファを構成するトランジスタのうちの負荷用トランジスタのオン抵抗を制御信号に基づいて変化させることによって行われるものである。
【００２４】
本発明の一形態のＰＤＰ駆動回路において、第１のプリバッファの負荷用トランジスタは、並列接続された２個の第１負荷用トランジスタで構成されるものであり、第２のプリバッファの負荷用トランジスタは、並列接続された２個の第２負荷用トランジスタで構成されるものであり、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度の制御は、２個の第１負荷用トランジスタのうちのオンするトランジスタの数を制御信号に基づいて制御することによって行われるものであり、高電圧パルスの電圧レベルがハイレベルからロウレベルに変化する速度の制御は、２個の第２負荷用トランジスタのうちのオンするトランジスタの数を制御信号に基づいて制御することによって行われるものである。
【００２５】
本発明の一形態のＰＤＰ駆動回路において、第１負荷用トランジスタ又は第２負荷用トランジスタの各々は、対応する速度の制御を行う際に、入力信号と制御信号との論理積の信号によって制御されるものである。
【００２６】
本発明の一形態のＰＤＰ駆動回路において、第１負荷用トランジスタ及び第２負荷用トランジスタは、互いにトランジスタサイズが異なっている。
【発明の効果】
【００２７】
本発明のＰＤＰ駆動用半導体集積回路によると、一斉動作と順次動作とを検出し、一斉動作時の出力波形の変化速度を順次動作時の変化速度に比べ遅くさせるため、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。また、本発明のＰＤＰ駆動回路によると、出力波形の変化速度の制御のために必要な制御信号が１本となり、ＰＤＰ駆動回路を複数配置した場合におけるＰＤＰ駆動用半導体集積回路の回路規模の増大を防ぐことができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＤＰ駆動用半導体集積回路の構成を示している。
【００３０】
図１に示すように、第１の実施形態に係るＰＤＰ駆動用半導体集積回路は、後述の図２で詳説する複数のＰＤＰ駆動回路１０と、ロジック回路５とを備えている。複数のＰＤＰ駆動回路１０の各々は、単位駆動回路であって、低電圧制御回路１と、レベルシフト回路２と、出力回路３とを備えている。また、制御ロジック５は、プラズマディスプレイ装置の電極を駆動する際に必要とされる、複数のＰＤＰ駆動回路１０から出力信号を順次出力させる順次動作機能、及び複数のＰＤＰ駆動回路１０から出力信号を一斉に出力させる一斉動作機能等を有しており、順次動作及び一斉動作等を実行するために、制御配線Ｌを介して、各ＰＤＰ駆動回路１０の低電圧制御回路１に制御信号を送る。
【００３１】
図２は、図１に示したＰＤＰ駆動回路１０の具体的な回路構成を示している。
【００３２】
図２に示すように、第１の実施形態に係るＰＤＰ駆動回路１０は、スルーレート制御回路４を有する低電圧制御回路１と、レベルシフト回路２と、出力回路３とを備えている。低電圧制御回路１には、図示するように、Ｐ型ＭＯＳトランジスタＰ４〜Ｐ７、Ｎ型ＭＯＳトランジスタＮ４及びＮ５、ＮＡＮＤゲートＧ１及びＧ２、インバータＩＮＶ１及びＩＮＶ３が設けられている。なお、レベルシフト回路２及び出力回路３の回路構成、並びに、高電圧電源端子ＶＤＤＨ、低電圧電源端子ＶＤＤ、接地電位端子ＧＮＤ、出力端子ＯＵＴ、及び出力負荷ＣＬは、背景技術での説明と同様であるため、ここではその説明は省略する。
【００３３】
具体的には、低電圧制御回路１を構成するスルーレート制御回路４は、レベルシフト回路２及び出力回路３を制御するための入力信号ＩＮ、及び、順次動作又は一斉動作を選択するための制御信号Ｓｕｂが制御配線Ｌ（図１参照）を介して入力され、Ｐ型ＭＯＳトランジスタＰ４及びＰ５並びにＮ型ＭＯＳトランジスタＮ４で構成されるプリバッファ５０がレベルシフト回路２内のＮ型ＭＯＳトランジスタＮ２のゲートを駆動し、Ｐ型ＭＯＳトランジスタＰ６及びＰ７並びにＮ型ＭＯＳトランジスタＮ５で構成されるプリバッファ５１が出力回路３内のＮ型ＭＯＳトランジスタＮ３のゲートを駆動する。また、プリバッファ５０におけるＰ型ＭＯＳトランジスタＰ４のゲートには、制御信号ＳｕｂとインバータＩＮＶ３を介しての入力信号ＩＮとが入力されるＮＡＮＤゲートＧ１が接続されており、Ｐ型ＭＯＳトランジスタＰ５のゲート及びＮ型ＭＯＳトランジスタＮ４のゲートには、入力信号ＩＮが入力される。一方、プリバッファ５１におけるＰ型ＭＯＳトランジスタＰ６のゲートには、制御信号Ｓｕｂと入力信号ＩＮとが入力されるＮＡＮＤゲートＧ２が接続されており、Ｐ型ＭＯＳトランジスタＰ７のゲート及びＮ型ＭＯＳトランジスタＮ５のゲートには、インバータＩＮＶ１を介して入力信号ＩＮが入力される。
【００３４】
次に、本実施形態に係るＰＤＰ駆動回路１の動作における順次動作及び一斉動作における出力信号の変化速度を制御する方法について説明する。
【００３５】
図３は、入力信号ＩＮ、制御信号Ｓｕｂ、Ｐ型ＭＯＳトランジスタＰ４〜Ｐ７のオン／オフ状態、出力端子ＯＵＴから出力される信号の変化速度が示されている。図中“Ｈ”は信号の電圧レベルがハイレベルであること、“Ｌ”は信号の電圧レベルがロウレベルであること、“Ｌ→Ｈ”は信号の電圧レベルがハイレベルからロウレベルに変化すること、“Ｈ→Ｌ”は信号の電圧レベルがロウレベルからハイレベルに変化することを表している。
【００３６】
図４は、図１で示したＰＤＰ駆動回路１０の入力、出力及び各ノードの信号の変化を示している。
【００３７】
図４に示すように、本実施形態では、ＰＤＰ駆動用半導体集積回路１００に対して、順次動作時には“Ｈ”レベルの制御信号Ｓｕｂが入力される一方で、一斉動作時には“Ｌ”レベルの制御信号Ｓｕｂが入力される。
【００３８】
“Ｈ”レベルの制御信号Ｓｕｂが入力される順次動作の場合、入力信号ＩＮが“Ｌ→Ｈ”に変化すると、各プリバッファ５０及び５１を制御するＮＡＮＤゲートＧ１及びＧ２により、プリバッファ５０の負荷用のＰ型ＭＯＳトランジスタＰ４、Ｐ５はＯＦＦし、プリバッファ５１の負荷用のＰ型ＭＯＳトランジスタＰ６、Ｐ７はＯＮとなり、出力信号は“Ｈ→Ｌ”に変化する。
【００３９】
逆に、入力信号ＩＮが“Ｈ→Ｌ”に変化すると、各プリバッファ５０及び５１を制御するＮＡＮＤゲートＧ１及びＧ２により、プリバッファ５０の負荷用のＰ型ＭＯＳトランジスタＰ４、Ｐ５はＯＮし、プリバッファ５１の負荷用のＰ型ＭＯＳトランジスタＰ６、Ｐ７はＯＦＦとなり、出力信号は“Ｌ→Ｈ”に素早く変化する。
【００４０】
一方、“Ｌ”レベルの制御信号Ｓｕｂが入力される一斉動作の場合、入力信号ＩＮが“Ｌ→Ｈ”に変化すると、各プリバッファ５０及び５１を制御するＮＡＮＤゲートＧ１及びＧ２により、プリバッファ５０の負荷用のＰ型ＭＯＳトランジスタＰ４、Ｐ５はＯＦＦするが、プリバッファ５１の負荷用のＰ型ＭＯＳトランジスタＰ６はＯＦＦし、Ｐ型ＭＯＳトランジスタＰ７はＯＮとなる。このため、上述した順次動作時に比べて、プリバッファ５１の負荷用のトランジスタのＯＮ抵抗が大きくなり、出力信号が“Ｈ→Ｌ”に切り替わる際に緩やかに変化する。
【００４１】
同様に、入力信号ＩＮが“Ｈ→Ｌ”に変化すると、各プリバッファ５０及び５１を制御するＮＡＮＤゲートＧ１及びＧ２により、プリバッファ５０の負荷用のＰ型ＭＯＳトランジスタＰ４はＯＦＦ、Ｐ型ＭＯＳトランジスタＰ５はＯＮし、プリバッファ５１の負荷用のＰ型ＭＯＳトランジスタＰ６、Ｐ７はＯＦＦとなる。このため、順次動作時に比べて、プリバッファ５０の負荷のトランジスタのＯＮ抵抗が大きくなり、出力信号が“Ｌ→Ｈ”に切り替わる際に緩やかに変化する。
【００４２】
以上説明したように、本実施形態に係るＰＤＰ駆動回路は、一斉動作時の出力波形の変化速度を順次動作時に比べて遅くしているため、図４に示すように、出力端子からの出力電流ＩＯＵＴがピークを持たない、緩やかな電流波形となり、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。さらに効果を得るためには、プリバッファ５０及び５１内の負荷用のＰ型ＭＯＳトランジスタＰ５、Ｐ７のトランジスタサイズをＰ型ＭＯＳトランジスタＰ４、Ｐ６のトランジスタサイズに比べて小さくすることが望ましい。
【００４３】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＰＤＰ駆動回路１０ａの具体的な回路構成を示している。なお、図５に示すＰＤＰ駆動回路１０ａは、第１の実施形態と同様に、図１に示したＰＤＰ駆動用半導体集積回路１００に搭載されるものである。
【００４４】
図５に示す本実施形態に係るＰＤＰ駆動回路１０ａは、図２に示した第１の実施形態に係るＰＤＰ駆動回路１０と比較すると、本実施形態のＰＤＰ駆動回路１０ａの低電圧制御回路１ａにおけるスルーレート制御回路４ａの構成が、第１の実施形態に係るＰＤＰ駆動回路１０の低電圧制御回路１におけるスルーレート制御回路４の構成と異なり、その他の構成は第１の実施形態と同様である。
【００４５】
具体的には、本実施形態に係る低電圧制御回路１ａにおけるスルーレート制御回路４ａは、プリバッファ５０を備える一方でプリバッファ５１を備えない点で、プリバッファ５０とプリバッファ５１とを備えた第１の実施形態に係るスルーレート制御回路４と異なっている。
【００４６】
すなわち、スルーレート制御回路４ａは、レベルシフト回路２及び出力回路３を制御するための入力信号ＩＮ、及び、順次動作又は一斉動作を選択するための制御信号Ｓｕｂが制御配線Ｌ（図１参照）を介して入力され、Ｐ型ＭＯＳトランジスタＰ４及びＰ５並びにＮ型ＭＯＳトランジスタＮ４で構成されるプリバッファ５０がレベルシフト回路２内のＮ型ＭＯＳトランジスタＮ２のゲートを駆動する。また、プリバッファ５０におけるＰ型ＭＯＳトランジスタＰ４のゲートには、制御信号ＳｕｂとインバータＩＮＶ３を介しての入力信号ＩＮとが入力されるＮＡＮＤゲートＧ１が接続されており、Ｐ型ＭＯＳトランジスタＰ５のゲート及びＮ型ＭＯＳトランジスタＮ４のゲートには、入力信号ＩＮが入力される。
【００４７】
以上の構成を有することにより、本実施形態に係るＰＤＰ駆動回路１ａの動作は、順次動作及び一斉動作時におけるＰＤＰ駆動回路１ａの内部動作は、上述の第１の実施形態に係るＰＤＰ駆動回路１０の上述した動作と同一であるが、スルーレート制御回路４ａがプリバッファ５０を有するがプリバッファ５１を有さないため、出力信号の変化速度の制御はロウレベルからハイレベルに立ち上がる際にのみ適用されることになる。この点、ＰＤＰ駆動用半導体集積回路１００が使用されるプラズマディスプレイ装置において、雑音及びＥＭＩの発生原因は異なり、その発生原因がＰＤＰ駆動回路の出力信号の立ち上がり波形の急峻さが原因と特定できている場合であれば、ＰＤＰ駆動回路の構成素子数が少ない本実施形態のＰＤＰ駆動回路１０ａであっても、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。
【００４８】
（第３の実施形態）
図６は、本発明の第３の実施形態に係るＰＤＰ駆動回路１０ｂの具体的な回路構成を示している。なお、図６に示すＰＤＰ駆動回路１０ｂは、第１の実施形態と同様に、図１に示したＰＤＰ駆動用半導体集積回路１００に搭載されるものである。
【００４９】
図６に示す本実施形態に係るＰＤＰ駆動回路１０ｂは、図２に示した第１の実施形態に係るＰＤＰ駆動回路１０と比較すると、本実施形態のＰＤＰ駆動回路１０ｂの低電圧制御回路１ｂにおけるスルーレート制御回路４ｂの構成が、第１の実施形態に係るＰＤＰ駆動回路１０の低電圧制御回路１におけるスルーレート制御回路４の構成と異なり、その他の構成は第１の実施形態と同様である。
【００５０】
具体的には、本実施形態に係る低電圧制御回路１ｂにおけるスルーレート制御回路４ｂは、プリバッファ５１を備える一方でプリバッファ５０を備えない点で、プリバッファ５０とプリバッファ５１とを備えた第１の実施形態に係るスルーレート制御回路４と異なっている。
【００５１】
すなわち、スルーレート制御回路４ｂは、レベルシフト回路２及び出力回路３を制御するための入力信号ＩＮ、及び、順次動作又は一斉動作を選択するための制御信号Ｓｕｂが制御配線Ｌ（図１参照）を介して入力され、Ｐ型ＭＯＳトランジスタＰ６及びＰ７並びにＮ型ＭＯＳトランジスタＮ５で構成されるプリバッファ５１が出力回路３内のＮ型ＭＯＳトランジスタＮ３のゲートを駆動する。プリバッファ５１におけるＰ型ＭＯＳトランジスタＰ６のゲートには、制御信号ｓｕｂと入力信号ＩＮとが入力されるＮＡＮＤゲートＧ２が接続されており、Ｐ型ＭＯＳトランジスタＰ７のゲート及びＮ型ＭＯＳトランジスタＮ５のゲートには、インバータＩＮＶ１を介して入力信号ＩＮが入力される。また、入力信号ＩＮがインバータＩＮＶ２を介してレベルシフト回路２のＮ型ＭＯＳトランジスタＮ２に入力される。
【００５２】
以上の構成を有することにより、本実施形態に係るＰＤＰ駆動回路１ｂの動作は、順次動作及び一斉動作時におけるＰＤＰ駆動回路１ｂの内部動作は、上述の第１の実施形態に係るＰＤＰ駆動回路１０の上述した動作と同一であるが、スルーレート制御回路４ｂがプリバッファ５１を有するがプリバッファ５０を有さないため、出力信号の変化速度の制御はハイレベルからロウレベルに立ち下がる際にのみ適用されることになる。この点、ＰＤＰ駆動用半導体集積回路１００が使用されるプラズマディスプレイ装置において、雑音及びＥＭＩの発生原因は異なり、その発生原因がＰＤＰ駆動回路の出力信号の立ち下がり波形の急峻さが原因と特定できている場合であれば、ＰＤＰ駆動回路の構成素子数が少ない本実施形態のＰＤＰ駆動回路１０ｂであっても、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。
【００５３】
（第４の実施形態）
図７は、本発明の第４の実施形態に係るＰＤＰ駆動回路１０ｃの具体的な回路構成を示している。なお、図７に示すＰＤＰ駆動回路１０ｃは、第１の実施形態と同様に、図１に示したＰＤＰ駆動用半導体集積回路１００に搭載されるものである。
【００５４】
図７に示す本実施形態に係るＰＤＰ駆動回路１０ｃは、図２に示した第１の実施形態に係るＰＤＰ駆動回路１０と比較すると、本実施形態のＰＤＰ駆動回路１０ａの低電圧制御回路１ａにおけるスルーレート制御回路４ｃの構成が、第１の実施形態に係るＰＤＰ駆動回路１０の低電圧制御回路１におけるスルーレート制御回路４の構成と異なり、その他の構成は第１の実施形態と同様である。
【００５５】
具体的には、本実施形態に係る低電圧制御回路１ｃにおけるスルーレート制御回路４ｃは、プリバッファ５２と５３とを備える点で、プリバッファ５０とプリバッファ５１とを備えた第１の実施形態に係るスルーレート制御回路４と異なっている。すなわち、プリバッファ５２の負荷用のトランジスタがＰ型ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジスタＮ６及びインバータＩＮＶ４で構成されていると共に、プリバッファ５３の負荷用のトランジスタがＰ型ＭＯＳトランジスタＰ６とＮ型ＭＯＳトランジスタＮ７及びインバータＩＮＶ５で構成されている点で、第１の実施形態におけるプリバッファ５０及びプリバッファ５１の構成と異なっている。
【００５６】
なお、順次動作及び一斉動作時における出力電圧波形の変化速度を制御する方法については、上述した第１の実施形態に係るＰＤＰ駆動回路１０の場合と同一であるため、その説明は省略する。
【００５７】
以上の構成を有する本実施形態に係るＰＤＰ駆動回路１０ｃにおいて、低電圧電源端子ＶＤＤには通常５Ｖの電圧が印加されている。上述したように、“Ｌ”レベルの制御信号Ｓｕｂが入力される一斉動作の場合、Ｎ型ＭＯＳトランジスタＮ６又はＮ７のみがＯＮした場合、Ｎ型ＭＯＳトランジスタＮ６、Ｎ７ゆえに閾値Ｖｔが存在することにより、Ｎ型ＭＯＳトランジスタＮ２及びＮ３に印加されるノードＩＮ２及びＩＮ３の電圧は、ＶＤＤ電位（通常５Ｖ）までは上がらず、約４．３Ｖ程度となる。このため、Ｎ型ＭＯＳトランジスタＮ２及びＮ３は、ゲートに５Ｖが印加された場合よりも駆動能力が下がるため、出力電圧波形の変化速度を緩やかにすることが可能となる。
【００５８】
以上説明したように、本実施形態に係るＰＤＰ駆動回路１０ｃは、一斉動作時の出力波形の変化速度を順次動作時に比べて遅くしているため、図４と同様に、出力端子からの出力電流ＩＯＵＴがピークを持たない、緩やかな電流波形となり、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。さらに効果を得るためには、プリバッファ５２及び５３内の負荷用のＮ型ＭＯＳトランジスタＮ６、Ｎ７のトランジスタサイズをＰ型ＭＯＳトランジスタＰ４、Ｐ６のトランジスタサイズに比べて小さくすることが望ましい。
【００５９】
（第５の実施形態）
図８は、本発明の第５の実施形態に係るＰＤＰ駆動回路１０ｄの具体的な回路構成を示している。なお、図８に示すＰＤＰ駆動回路１０ｄは、第１の実施形態と同様に、図１に示したＰＤＰ駆動用半導体集積回路１００に搭載されるものである。
【００６０】
図８に示す本実施形態に係るＰＤＰ駆動回路１０ｄは、図７に示した第４の実施形態に係るＰＤＰ駆動回路１０ｃと比較すると、本実施形態のＰＤＰ駆動回路１０ｄの低電圧制御回路１ｄにおけるスルーレート制御回路４ｄの構成が、第４の実施形態に係るＰＤＰ駆動回路１０ｃの低電圧制御回路１ｃにおけるスルーレート制御回路４ｃの構成と異なり、その他の構成は第４の実施形態と同様である。
【００６１】
具体的には、本実施形態に係る低電圧制御回路１ｄにおけるスルーレート制御回路４ｄは、プリバッファ５２を備える一方でプリバッファ５３を備えない点で、プリバッファ５２とプリバッファ５３とを備えた第３の実施形態に係るスルーレート制御回路４ｃと異なっている。
【００６２】
すなわち、スルーレート制御回路４ｄは、レベルシフト回路２及び出力回路３を制御するための入力信号ＩＮ、及び、順次動作又は一斉動作を選択するための制御信号Ｓｕｂが制御配線Ｌ（図１参照）を介して入力され、Ｐ型ＭＯＳトランジスタＰ４並びにＮ型ＭＯＳトランジスタＮ４及びＮ５で構成されるプリバッファ５２がレベルシフト回路２内のＮ型ＭＯＳトランジスタＮ２のゲートを駆動する。また、プリバッファ５２におけるＰ型ＭＯＳトランジスタＰ４のゲートには、制御信号ＳｕｂとインバータＩＮＶ３を介しての入力信号ＩＮとが入力されるＮＡＮＤゲートＧ１が接続されており、Ｎ型ＭＯＳトランジスタＮ６のゲートには、ＩＮＶ４を介して入力信号ＩＮが入力され、Ｎ型ＭＯＳトランジスタＮ４のゲートには、入力信号ＩＮが入力される。
【００６３】
以上の構成を有することにより、本実施形態に係るＰＤＰ駆動回路１ｄの動作は、順次動作及び一斉動作時におけるＰＤＰ駆動回路１ｄの内部動作は、上述の第４の実施形態に係るＰＤＰ駆動回路１０の上述した動作と同一であるが、スルーレート制御回路４ｄがプリバッファ５２を有するがプリバッファ５３を有さないため、出力信号の変化速度の制御はロウレベルからハイレベルに立ち上がる際にのみ適用されることになる。この点、ＰＤＰ駆動用半導体集積回路１００が使用されるプラズマディスプレイ装置において、雑音及びＥＭＩの発生原因は異なり、その発生原因がＰＤＰ駆動回路の出力信号の立ち上がり波形の急峻さが原因と特定できている場合であれば、ＰＤＰ駆動回路の構成素子数が少ない本実施形態のＰＤＰ駆動回路１０ｄであっても、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。
【００６４】
（第６の実施形態）
図９は、本発明の第６の実施形態に係るＰＤＰ駆動回路１０ｅの具体的な回路構成を示している。なお、図９に示すＰＤＰ駆動回路１０ｅは、第１の実施形態と同様に、図１に示したＰＤＰ駆動用半導体集積回路１００に搭載されるものである。
【００６５】
図９に示す本実施形態に係るＰＤＰ駆動回路１０ｅは、図７に示した第１の実施形態に係るＰＤＰ駆動回路１０ｃと比較すると、本実施形態のＰＤＰ駆動回路１０ｅの低電圧制御回路１ｅにおけるスルーレート制御回路４ｅの構成が、第４の実施形態に係るＰＤＰ駆動回路１０ｃの低電圧制御回路１ｃにおけるスルーレート制御回路４ｃの構成と異なり、その他の構成は第１の実施形態と同様である。
【００６６】
具体的には、本実施形態に係る低電圧制御回路１ｅにおけるスルーレート制御回路４ｅは、プリバッファ５３を備える一方でプリバッファ５２を備えない点で、プリバッファ５２とプリバッファ５３とを備えた第４の実施形態に係るスルーレート制御回路４ｃと異なっている。
【００６７】
すなわち、スルーレート制御回路４ｅは、レベルシフト回路２及び出力回路３を制御するための入力信号ＩＮ、及び、順次動作又は一斉動作を選択するための制御信号Ｓｕｂが制御配線Ｌ（図１参照）を介して入力され、Ｐ型ＭＯＳトランジスタＰ６並びにＮ型ＭＯＳトランジスタＮ６及びＮ７で構成されるプリバッファ５３が出力回路３内のＮ型ＭＯＳトランジスタＮ３のゲートを駆動する。プリバッファ５３におけるＰ型ＭＯＳトランジスタＰ６のゲートには、制御信号Ｓｕｂと入力信号ＩＮとが入力されるＮＡＮＤゲートＧ２が接続されており、Ｎ型ＭＯＳトランジスタＮ７のゲートには、ＩＮＶ１及びＩＮＶ５を介して入力信号ＩＮが入力され、Ｎ型ＭＯＳトランジスタＮ５のゲートには、インバータＩＮＶ１を介して入力信号ＩＮが入力される。また、入力信号ＩＮがインバータＩＮＶ２を介してレベルシフト回路２のＮ型ＭＯＳトランジスタＮ２に入力される。
【００６８】
以上の構成を有することにより、本実施形態に係るＰＤＰ駆動回路１ｅの動作は、順次動作及び一斉動作時におけるＰＤＰ駆動回路１ｅの内部動作は、上述の第４の実施形態に係るＰＤＰ駆動回路１０ｃの上述した動作と同一であるが、スルーレート制御回路４ｅがプリバッファ５３を有するがプリバッファ５２を有さないため、出力信号の変化速度の制御はハイレベルからロウレベルに立ち下がる際にのみ適用されることになる。この点、ＰＤＰ駆動用半導体集積回路１００が使用されるプラズマディスプレイ装置において、雑音及びＥＭＩの発生原因は異なり、その発生原因がＰＤＰ駆動回路の出力信号の立ち下がり波形の急峻さが原因と特定できている場合であれば、ＰＤＰ駆動回路の構成素子数が少ない本実施形態のＰＤＰ駆動回路１０ｅであっても、一斉動作時の消費電力の増大を抑制して信頼性の向上を図ると共に、雑音及びＥＭＩを低減することができる。
【００６９】
（第７の実施形態）
図１０は、図１に示したＰＤＰ駆動用半導体集積回路１００のレイアウト３００の構成を示す平面図であって、上述した第１〜第６の実施形態に係るＰＤＰ駆動回路１０、１０ａ〜１０ｅのいずれを搭載した場合においても適用されるレイアウトである。
【００７０】
図１０に示すように、ＰＤＰ駆動用半導体集積回路１００のレイアウト３００では、低電圧制御回路１が中央に配置されており、レベルシフト回路２、出力回路３及びパッド６１を有する複数の回路セル６７が低電圧制御回路１を挟んで互いに対抗するように配置されている。さらに、ロジック回６６が低電圧制御回路１の一端に配置されている。高圧電源パッド６２、基準電圧パッド６３、及び入力制御パッド６５がＰＤＰ駆動用半導体集積回路１００の周縁部に配置されている。また、入力信号ＩＮ及び制御信号Ｓｕｂを伝達する配線領域６４が低電圧制御回路１上に配置されている。
【００７１】
本実施形態に係るＤＰ駆動用半導体集積回路１００によると、第１〜第６の実施形態で説明したように、出力波形の変化速度を制御するために必要な制御信号配線が１本であるため、ＰＤＰ駆動回路１０、１０ａ〜１０ｅのいずれの場合であっても、その駆動回路を複数配置したＰＤＰ駆動用半導体集積回路１００における入力信号ＩＮ及び制御信号Ｓｕｂ用の配線領域６４を最小限に抑えることができる。
【００７２】
以上の第１〜第７の各実施形態では、出力回路３のロウ側出力トランジスタがＮ型ＭＯＳトランジスタである場合について説明したが、ＩＧＢＴ又はＭＯＳＦＥＴなどの絶縁ゲートを有する素子である場合であっても同様に本発明を適用することができる。
【００７３】
また、上述で説明した電圧値などの数値はあくまで一例であり、本発明は、この数値に限定されるものではない。
【産業上の利用可能性】
【００７４】
本発明は、プラズマディスプレイ装置のＰＤＰ駆動回路及びＰＤＰ駆動用半導体集積回路にとって有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係るＰＤＰ駆動用半導体集積回路の概略構成図である。
【図２】本発明の第１の実施形態に係るＰＤＰ駆動回路の回路構成図である。
【図３】本発明の第１の実施形態に係る入力信号、制御信号、Ｐ型ＭＯＳトランジスタのオン／オフ状態、出力端子から出力される信号の変化速度が示す図である。
【図４】本発明の第１の実施形態に係るＰＤＰ駆動回路の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係るＰＤＰ駆動回路の回路構成図である。
【図６】本発明の第３の実施形態に係るＰＤＰ駆動回路の回路構成図である。
【図７】本発明の第４の実施形態に係るＰＤＰ駆動回路の回路構成図である。
【図８】本発明の第５の実施形態に係るＰＤＰ駆動回路の回路構成図である。
【図９】本発明の第６の実施形態に係るＰＤＰ駆動回路の回路構成図である。
【図１０】本発明の第７の実施形態に係るＰＤＰ駆動用半導体集積回路のレイアウトを示す平面図である。
【図１１】従来のＰＤＰ駆動回路の回路構成図である。
【図１２】従来のＰＤＰ駆動回路の動作を示すタイミングチャートである。
【図１３】従来のＰＤＰ駆動用半導体集積回路の概略構成図である。
【符号の説明】
【００７６】
Ｐ１〜Ｐ７  Ｐ型ＭＯＳトランジスタ
Ｎ１〜Ｎ７  Ｎ型ＭＯＳトランジスタ
ＩＮＶ１〜５  インバータ
Ｇ１、Ｇ２  ＮＡＮＤゲート
１、１ａ〜１ｅ  本発明の低電圧制御回路
２  レベルシフト回路
３  出力回路
４、４ａ〜４ｅ  スルーレート制御回路
５  ロジック回路
１０、１０ａ〜１０ｅ  ＰＤＰ駆動回路
５０、５１、５２、５３  プリバッファ
１００  ＰＤＰ駆動用半導体集積回路
３００  ＰＤＰ駆動用半導体集積回路のレイアウト
６１  パッド
６２  高圧電源パッド
６３  基準電圧パッド
６４  配線領域
６５  入力制御パッド
６６  ロジック回路
６７  回路セル
【図１】
2009188534.tif 000003
【図２】
2009188534.tif 000004
【図３】
2009188534.tif 000005
【図４】
2009188534.tif 000006
【図５】
2009188534.tif 000007
【図６】
2009188534.tif 000008
【図７】
2009188534.tif 000009
【図８】
2009188534.tif 000010
【図９】
2009188534.tif 000011
【図１０】
2009188534.tif 000012
【図１１】
2009188534.tif 000013
【図１２】
2009188534.tif 000014
【図１３】
2009188534.tif 000015