(57)【要約】【課題】基板上の所定位置に少なくとも１つの量子ドットを形成するための良好な方法、リソグラフマスクのための良好な設計、およびこうした設計を作成するための良好な方法を提供する。【解決手段】半導体材料層を基板（１）上の絶縁層の上に設けることと、半導体材料層をパターニングして、幅（ｗＬ）を有する少なくとも１つの半導体材料ライン（２）を基板（１）上に設けることと、水素アニールによって少なくとも１つの半導体材料ライン（２）をパターニングして、基板（１）上の少なくとも１つの所定位置に、少なくとも１つの量子ドット（４）を形成することとを含み、少なくとも１つの半導体材料ライン（２）は、少なくとも１つの量子ドット（４）が形成される少なくとも１つの所定位置において、少なくとも１つのライン（２）の幅（ｗＬ）より大きい、２０ｎｍ〜３５ｎｍの振幅（Ａ）を有する局所的な幅変動（３）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板（１）上の少なくとも１つの所定位置に、少なくとも１つの量子ドット（４）を形成するための方法であって、
・半導体材料層を、基板（１）上の絶縁層の上に設けることと、
・半導体材料層をパターニングして、幅（ｗＬ）を有する少なくとも１つの半導体材料ライン（２）を基板（１）上に設けることと、
・少なくとも１つの半導体材料ライン（２）をパターニングして、基板（１）上の少なくとも１つの所定位置に、少なくとも１つの量子ドット（４）を形成することとを含み、
半導体材料層のパターニングは、少なくとも１つの半導体材料ライン（２）が、少なくとも１つの量子ドット（４）が形成される少なくとも１つの所定位置において、少なくとも１つのライン（２）の幅（ｗＬ）より大きい、２０ｎｍ〜３５ｎｍの振幅（Ａ）を有する局所的な幅変動（３）を有するように実施し、
少なくとも１つの半導体材料ライン（２）をパターニングして、基板（１）上の少なくとも１つの所定位置に少なくとも１つの量子ドット（４）を形成することは、水素アニールによって実施するようにした方法。
【請求項２】
形成される量子ドットは、自立した量子ドットである請求項１記載の方法。
【請求項３】
水素アニールは、５００℃〜９５０℃の温度、１Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力で実施するようにした請求項１〜２のいずれかに記載の方法。
【請求項４】
局所的な幅変動（３）は、少なくとも１つのライン（２）の幅（ｗＬ）より大きい、２５ｎｍ〜３０ｎｍの振幅（Ａ）を有する請求項１〜３のいずれかに記載の方法。
【請求項５】
水素アニールは、７０秒〜２００秒の時間で実施するようにした請求項１〜４のいずれかに記載の方法。
【請求項６】
水素アニールは、８４０℃の温度で実施するようにした請求項１〜５のいずれかに記載の方法。
【請求項７】
水素アニールは、４０Ｔｏｒｒの圧力で実施するようにした請求項１〜６のいずれかに記載の方法。
【請求項８】
水素アニールは、８５秒の時間で実施るようにした請求項１〜７のいずれかに記載の方法。
【請求項９】
半導体材料層のパターニング後に、基板（１）をクリーニングすることをさらに含む請求項１〜８のいずれかに記載の方法。
【請求項１０】
半導体材料層のパターニング前に、半導体材料層の上に反射防止コーティングを設けることをさらに含む請求項１〜９のいずれかに記載の方法。
【請求項１１】
単一電子トランジスタの製造プロセスにおいて、請求項２に従属する場合を除く請求項１〜１０のいずれかに記載の方法の使用。
【請求項１２】
レーザの製造プロセスにおいて、請求項２〜１０のいずれかに記載の方法の使用。
【請求項１３】
ナノワイヤの形成において、請求項２〜１０のいずれかに記載の方法の使用。
【請求項１４】
設計を作成するための方法であって、
該設計は、基板（１）上に所定パターンを生成するように適合しており、該パターンは少なくとも１つのライン（２）を有し、該少なくとも１つのライン（２）は、幅（ｗＬ）および少なくとも１つの所定位置での局所的な幅変動（３）を有し、該局所的な幅変動（３）は、少なくとも１つのライン（２）の幅（ｗＬ）より大きい、２０ｎｍ〜３５ｎｍの振幅（Ａ）を有するものであり、
ａ）設計を用意することと、
ｂ）請求項１〜９のいずれかに記載の、基板（１）上の少なくとも１つの所定位置に少なくとも１つの量子ドット（４）を形成するための方法のシミュレーションを行なうことと、
ｃ）基板（１）上に所定パターンを得るために設計を適合化させることとを含む方法。
【請求項１５】
ステップｂ，ｃを少なくとも１回繰り返すことをさらに含む請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子ドットに関し、特に、基板上の所定位置に少なくとも１つの量子ドットを形成するための方法、本発明の実施形態に係るこの方法で使用するためのリソグラフマスク用の設計、こうした設計を作成するための方法、そして、少なくとも１つの量子ドットを備えた半導体デバイスに関する。
【背景技術】
【０００２】
量子ドットは、伝導帯電子、価電子帯ホールまたはエキシトン（伝導帯電子および価電子帯ホールの結合ペア）の運動を全３つの空間方向に閉じ込める半導体ナノ構造である。閉じ込めは、静電ポテンシャル（外部電極、ドーピング、歪み(strain)、不純物によって生成される）、異なる半導体材料の間の界面の存在、半導体表面（例えば、半導体ナノ結晶）の存在、またはこれらの組合せに起因させることができる。
【０００３】
量子ドットは、離散した量子化エネルギースペクトルを有する。対応する波動関数は、量子ドット内で空間的に局所化されているが、結晶格子の多くの周期に渡って延びている。量子ドットは、１〜１００の電気素量のオーダーの小さい有限な数、即ち、有限な数の伝導帯電子、価電子帯ホールまたはエキシトンを有する。量子ドットの有用性は、ドットサイズおよび組成に対して、これらのピーク発光周波数の極端な感度に由来している。この著しい感度は、本来、量子力学的なものである。量子ドットは、バンドギャップ、そして発光波長を調整(tune)できる不思議な能力を提供する。
【０００４】
量子ドットでの電子は、ある範囲のエネルギーを有する。バルク半導体に適用されるエネルギー準位、バンドギャップ、伝導帯および価電子帯の概念は、量子ドットにも適用される。しかしながら、大きな相違点がある。エキシトンは、電子とホールとの間に、エキシトン・ボーア半径と称される平均的な物理的距離を有する。これは、材料ごとに異なる物理的距離である。
【０００５】
半導体結晶の寸法は、バルク半導体においてエキシトン・ボーア半径よりかなり大きく、エキシトンは本来の限界まで延びることができる。半導体結晶のサイズが、エキシトン・ボーア半径の材料サイズに接近する程度に小さくなると、電子のエネルギー準位は連続したものとして取り扱えない。この場合、電子のエネルギー準位は離散的なものとして取り扱う必要がある。これは、エネルギー準位の間に小さな有限の間隔が存在することを意味する。離散エネルギー準位のこの状況は、量子閉じ込めと呼ばれる。これらの状況では、半導体材料は、バルクと似なくなり、量子ドットと呼ばれる。これは、半導体材料の吸収および発光の挙動、および量子ドットが用いられる応用に対して大きな影響を有する。
【０００６】
量子ドットの場合、材料のバンドギャップのサイズは、ドットのサイズを調整することによって簡単に制御できる。ドットの発光周波数はバンドギャップに依存しているため、ドットの出力波長を極めて精度よく制御することが可能である。
【０００７】
量子ドットは、多くの有望な応用、例えば、レーザ、単一電子トランジスタなどでの使用などを有するが、量子ドットのサイズ及び／又は基板上での正確な位置を制御することは必ずしも容易ではない。今のところ、量子ドットは、電子ビーム(e-beam)リソグラフ技術を用いることによって形成されている。これらのリソグラフ技術は、集束した電子ビームを使用してレジストを露光している。
【０００８】
これらの技術では、電子ビームの極めて高速な走査により、パターンをレジストに直接に「書き込む」ことから、マスクは使用しない。この技術では、１００ｎｍ未満のパターン転写解像度が得られる。
【０００９】
しかしながら、解像度は、近接効果(proximity effect)、即ち、照射されたレジストでの電子の散乱によって制限される。この近接効果は、入射する電子ビームの直径より大きな露光レジストエリアのサイズを原因しており、電子ビームリソグラフの解像度を制限する。これは、量子ドットのサイズがその性質を決定することから、量子ドットを形成するための電子ビームリソグラフを使用する場合に不具合となるかもしれない。
【００１０】
量子ドットを形成するための電子ビームリソグラフを使用する他の不具合は、この近接効果のため、量子ドットを含むデバイスの大量生産に使用するのに適していない点である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
（発明の概要）
本発明の実施形態の目的は、基板上の所定位置に少なくとも１つの量子ドットを形成するための良好な方法、本発明の実施形態に係る方法を用いた使用のためのリソグラフマスクのための良好な設計、および、こうした設計を作成するための良好な方法を提供することである。
【００１２】
本発明の実施形態に係る方法では、量子ドットの形成は、サイズおよび位置に関して良好に制御される。これは、例えば、半導体デバイスの製造プロセスの点で極めて重要となる。
【００１３】
本発明の実施形態に係る方法は、ＣＭＯＳ互換性があり、大量生産に使用可能である。
【００１４】
本発明の実施形態に係る方法は、例えば、単一電子トランジスタやレーザなどの製造プロセスにおいて、あるいはナノワイヤやナノチューブなどナノ構造を成長させるために使用可能である。
【課題を解決するための手段】
【００１５】
上記目的は、本発明に係る方法およびデバイスによって達成される。
【００１６】
第１態様において、本発明は、基板上の所定位置に少なくとも１つの量子ドットを形成するための方法を提供する。該方法は、下記ステップを含む。
【００１７】
・半導体材料層を、基板上の絶縁層の上に設けること、
・半導体材料層をパターニングして、ある幅を有する少なくとも１つの半導体材料ラインを基板上に設けること、
・少なくとも１つの半導体材料ラインをパターニングして、少なくとも１つの量子ドットを形成すること、
【００１８】
半導体材料層のパターニングは、少なくとも１つの半導体材料ラインが、少なくとも１つの量子ドットが形成される少なくとも１つの所定位置において、局所的な幅変動を有するように実施される。局所的な幅変動は、少なくとも１つのラインの幅より大きい、２０ｎｍ〜３５ｎｍの振幅(amplitude)を有する。
【００１９】
本発明の実施形態に係る方法の利点は、量子ドットが基板上において適切に決定した所定位置に形成することができる点である。本発明の実施形態に係る方法で形成された量子ドットは、１０ｎｍ〜７５ｎｍ、あるいは２５ｎｍ〜５０ｎｍの直径を有することができ、これは、先行技術、例えば、電子ビームによって形成される量子ドットに関して得られる直径より２倍から４倍小さい。
【００２０】
本発明の実施形態によれば、局所的な幅変動は、少なくとも１つのラインの幅より大きい、２５ｎｍ〜３０ｎｍの振幅を有してもよい。
【００２１】
少なくとも１つの半導体材料ラインをパターニングして、少なくとも１つの量子ドットを形成することは、本発明の実施形態によれば、６００℃〜９５０℃の温度、１Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力で、水素アニールによって実施してもよい。
【００２２】
例えば、水素アニールは、８４０℃の温度で実施してもよい。
【００２３】
例えば、水素アニールは、４０Ｔｏｒｒの圧力で実施してもよい。
【００２４】
本発明の実施形態によれば、水素アニールは、７０秒〜６００秒の時間で実施してもよい。
【００２５】
例えば、水素アニールは、８５秒の時間で実施してもよい。
【００２６】
本発明の実施形態によれば、該方法は、半導体材料層のパターニング後に、基板をクリーニングすることをさらに含んでもよい。これは、自然酸化物などの汚染がない疎水性基板表面を得るために行ってもよい。疎水性基板は、量子ドットを形成するための半導体材料のリフロー効率を増加させることができる。
【００２７】
該方法は、半導体材料層のパターニング前に、半導体材料層の上に反射防止コーティングを設けることをさらに含んでもよい。
【００２８】
更なる態様において、本発明は、単一電子トランジスタの製造プロセスにおいて本発明の実施形態に係る方法の使用をも提供する。
【００２９】
更なる態様において、本発明は、レーザの製造プロセスにおいて本発明の実施形態に係る方法の使用をも提供する。
【００３０】
更なる態様において、本発明は、ナノワイヤの形成において本発明の実施形態に係る方法の使用をも提供する。
【００３１】
本発明は、本発明の実施形態に係る方法によって形成された少なくとも量子ドットを備えた半導体デバイスをも提供する。半導体デバイスは、例えば、単一電子トランジスタまたはレーザでもよい。
【００３２】
他の態様において、本発明は、リソグラフマスクのための設計を提供する。該設計は、基板上にパターンを生成するように適合しており、該パターンは少なくとも１つのラインを有し、該少なくとも１つのラインは、ある幅、および少なくとも１つの所定位置での局所的な幅変動を有し、該局所的な幅変動は、少なくとも１つのラインの幅より大きい、２０ｎｍ〜３５ｎｍの振幅を有する。
【００３３】
本発明の実施形態によれば、該設計は、基板上に生成されるパターンと同じでもよい。
【００３４】
他の実施形態によれば、該設計は、基板上に生成されるパターンの反対(inverse)でもよい。
【００３５】
本発明はまた、リソグラフマスクを製造するための方法を提供し、該リソグラフマスクは、本発明の実施形態に係る設計に従って基板上に印刷されるパターンを含む。
【００３６】
本発明はまた、本発明の実施形態に従って基板上に印刷されるパターンを含むリソグラフマスクを提供する。
【００３７】
更なる態様において、本発明は、設計を作成するための方法を提供する。該設計は、基板上に所定パターンを生成するように適合しており、該パターンは少なくとも１つのラインを有し、該少なくとも１つのラインは、ある幅、および少なくとも１つの所定位置での局所的な幅変動を有し、該局所的な幅変動は、少なくとも１つのラインの幅より大きい、２０ｎｍ〜３５ｎｍの振幅を有する。該方法は、下記ステップを含む。
【００３８】
ａ）設計を用意すること、
ｂ）本発明の実施形態に係る、基板上の所定位置に少なくとも１つの量子ドットを形成するための方法のシミュレーションを行なうこと、
ｃ）基板上に所定パターンを得るために設計を適合化させること、
【００３９】
該方法は、ステップｂ，ｃを少なくとも１回繰り返すことをさらに含んでもよい。
【００４０】
本発明はまた、コンピュータ手段上で実行した場合、本発明の実施形態に係る、設計を作成するための方法を実施するためのコンピュータプログラム製品を提供する。
【００４１】
本発明はまた、本発明の実施形態に係るコンピュータプログラム製品を保存するための機械読み取り可能なデータストレージデバイスを提供する。
【００４２】
本発明はまた、ローカルエリアまたはワイドエリア電気通信ネックワーク上での本発明の実施形態に係るコンピュータプログラム製品の伝送を提供する。
【００４３】
本発明の特定および好ましい態様は、添付の独立請求項および従属請求項に記述されている。従属請求項からの特徴は、請求項において適切で明記されたものだけに限らず、独立請求項の特徴および他の従属請求項の特徴と組み合わせてもよい。
【００４４】
この分野においてデバイスの一定の改善、変更および進化があるが、本概念は、先の実用からの発展を含む、実質的に新しく新規な改善を表すと考えられ、より効率的で安定し信頼性のあるこの種のデバイスの提供をもたらす。
【００４５】
本発明の上記および他の特性、特徴、利点は、本発明の原理を例として図示した添付図面と関連した下記の詳細な説明から明らかとなろう。この説明は、例示の目的だけであり、本発明の範囲を限定するものでない。下記に示した参照図面は、添付図面を参照している。
【００４６】
異なる図面において、同じ参照符号は同じまたは類似の要素を参照している。
【発明を実施するための最良の形態】
【００４７】
本発明の実施形態は、特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に対応していない。
【００４８】
請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すきべきでなく、他の要素またはステップを除外していないことに留意すべきである。参照したように、記述した特徴、整数、ステップまたは構成要素の存在を特定するものと解釈され、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在や追加を排除するものでない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
【００４９】
本明細書を通じて「一実施形態」または「実施形態」の言及とは、該実施形態に関連して説明した特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。
【００５０】
こうして本明細書を通じて種々の箇所での「一実施形態では」または「実施形態では」の文言の出現は、必ずしも全て同じ実施形態を参照していないが、そうであってもよい。さらに、特定の特徴、構造または特性は、１つ又はそれ以上の実施形態でのこの開示から当業者にとって明らかなように、何れか適切な方法で組み合わせてもよい。
【００５１】
同様に、本発明の例示の実施形態の説明において、本発明の種々の特徴は、種々の発明態様の１つ又はそれ以上の開示を簡素化し、その理解を支援する目的で、単一の実施形態、図面または説明においてときどき一緒にグループ化されていると理解すべきである。しかしながら、この開示方法は、請求項の発明が、各請求項で明白に記載されたものより多くの特徴を必要とするという意図を反映するものと解釈するものでない。むしろ下記請求項を見た場合、発明態様は、単一の先に開示した実施形態の全ての特徴より少ない。こうして詳細な説明に続く請求項は、この詳細な説明に明白に組み込まれており、各請求項は、本発明の別々の実施形態としてそれ自体を基礎としている。
【００５２】
さらに、ここで説明した幾つかの実施形態は、他の実施形態に含まれる幾つかの他の特徴を含むとともに、異なる実施形態の特徴の組合せは、本発明の範囲内にあり、当業者によって理解されるものとして異なる実施形態を形成することを意味する。例えば、下記の請求項において、請求項の実施形態の何れかは何れの組合せで使用できる。
【００５３】
さらに、幾つかの実施形態は、コンピュータシステムのプロセッサ、またはその機能を実行する他の手段によって実施可能な方法または方法の要素の組合せとして説明している。こうした方法または方法の要素を実行するための必要な指令を備えたプロセッサは、方法または方法の要素を実行するための手段を形成する。さらに、装置の実施形態のここで説明した要素は、本発明を実行する目的で要素によって実施される機能を実行するための手段の例である。
【００５４】
ここで用意した説明では、多くの特定の詳細が記述されている。しかしながら、本発明の実施形態は、これらの特定の詳細なしで実践してもよいと理解される。例えば、周知の方法、構造および技術は、この説明の理解を曖昧にしないために、詳細に示していない。
【００５５】
本発明について、本発明の幾つかの実施形態の詳細な説明によって説明する。本発明の他の実施形態は、本発明の精神または技術的教示から逸脱することなく、当業者の知識に従って構成できることは明らかであり、本発明は、添付の請求項の用語によってのみ限定される。
【００５６】
本発明は、基板上の少なくとも所定の位置に、少なくとも１つの量子ドットを形成するための方法を提供する。該方法は、下記ステップを含む。
【００５７】
・半導体材料層を、基板上の絶縁層の上に設けること、
・半導体材料層をパターニングして、ある幅ｗＬを有する少なくとも１つの半導体材料ラインを基板上に設けること、
・少なくとも１つの半導体材料ラインをパターニングして、少なくとも１つの量子ドットを形成すること、
【００５８】
半導体材料層のパターニングは、少なくとも１つの半導体材料ラインが、少なくとも１つの量子ドットが形成される少なくとも１つの所定位置において、局所的な幅変動を有するように実施される。局所的な幅変動は、少なくとも１つのラインの幅ｗＬより大きい、２０ｎｍ〜３５ｎｍの振幅Ａを有する。振幅Ａは、局所的な幅変動におけるラインの最大幅として定義される。本発明の実施形態によれば、振幅Ａは、少なくとも１つのラインの幅ｗＬより大きい、２５ｎｍ〜３０ｎｍの範囲でもよい。
【００５９】
本発明の実施形態に係る方法の場合、量子ドットが基板上の所定位置に、１０ｎｍ〜７５ｎｍ、または２５ｎｍ〜５０ｎｍの直径で形成することができる。これは、先行技術の方法、例えば、電子ビームリソグラフを用いて得られる量子ドットより２倍から４倍小さい。
【００６０】
本発明の実施形態に係る方法では、量子ドットの形成は、サイズおよび位置に関して良好に制御される。これは、例えば、半導体デバイスの製造プロセスの点で極めて重要となる。本発明の実施形態に係る方法は、例えば、単一電子トランジスタやレーザなどの製造プロセスにおいて、あるいはナノワイヤやナノチューブなどナノ構造を成長させるために使用可能である。
【００６１】
以下、明確化のために、該方法を１つの量子ドットを用いて説明する。これは本発明を何らかの方法で限定することは意図しておらず、本発明の実施形態に係る方法は、一定の応用に要求される多くの量子ドットを形成するためにも使用できると理解すべきである。
【００６２】
本発明の実施形態に係る方法の第１ステップにおいて、基板１が用意される。本発明の実施形態において、用語「基板」は、使用可能な何らかの下地材料を含んでもよく、あるいは、その上にデバイス、回路またはエピタキシャル層を形成してもよい。
【００６３】
他の代替の実施形態において、この「基板」は、例えば、ドープしたシリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）基板などの半導体基板を含んでもよい。「基板」は、半導体基板部分に加えて、例えば、ＳｉＯ２層またはＳｉ３Ｎ４層などの絶縁層を含んでもよい。用語「基板」は、シリコン・オン・ガラス基板、シリコン・オン・サファイア基板をも含む。用語「基板」は、対象となる層または部分の下地になる層のための要素を一般に定義するものとして使用している。また、「基板」は、例えば、ガラスまたは金属層などの層が形成される、何れか他のベースであってもよい。
【００６４】
基板１の上に、絶縁層、例えば、酸化物層が設けられる（不図示）。酸化物層などの絶縁層は、１００ｎｍ〜２００ｎｍの厚さを有してもよく、例えば、１５０ｎｍの厚さを有してもよい。しかしながら、他の実施形態によれば、絶縁層は、何れか他の適切な厚さを有してもよい。
【００６５】
本発明の実施形態によれば、基板１は、半導体・オン・インシュレータ基板、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板でもよい。酸化物層などの絶縁層の上には、半導体材料の層が設けられる。半導体材料は、量子ドットを形成するための何れか適切な半導体材料でもよい。好ましくは、半導体材料はシリコンでもよい。本発明の他の実施形態によれば、半導体材料は、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、またはＧｅＣでもよい。
【００６６】
本発明の実施形態によれば、半導体材料は結晶性のものでもよい。半導体材料層は、５０ｎｍ〜２００ｎｍの厚さ、５０ｎｍ〜１００ｎｍの厚さ、例えば、７０ｎｍの厚さを有してもよい。
【００６７】
次に、半導体材料層は、パターニングされ、少なくとも１つの半導体材料ライン２を形成する。これは、図１に示しており、上部に少なくとも１つのライン２を有する基板１の平面図を示す。少なくとも１つの半導体材料ライン２は、５ｎｍ〜５０ｎｍ、５ｎｍ〜２５ｎｍ、または１０ｎｍ〜２５ｎｍの幅ｗＬ（図２参照）を有してもよい。半導体材料層は、少なくとも１つの半導体材料ライン２が少なくとも１つの所定の位置で少なくとも１つの局所的な幅変動３を含むようにパターニングされる。
【００６８】
所定の位置は、少なくとも１つの量子ドットが形成される位置である。少なくとも１つの局所的な幅変動は、２０ｎｍ〜３５ｎｍの振幅Ａ（図２参照）を有する。例えば、少なくとも１つの局所的な幅変動は、２５ｎｍ〜３５ｎｍの振幅、あるいは、少なくとも１つのライン２の幅ｗＬより大きい２５ｎｍ〜３０ｎｍの振幅を有してもよい。局所的な幅変動３は、ライン２の局所的な幅広化(broadening)、揺れ(wobble)、または膨張(bulge)と称してもよい。局所的な幅変動の振幅Ａは、図２に示すように、揺れ(wobble)の最大厚さ、換言すると、局所的な幅変動３でのライン２の最大幅として定義される。
【００６９】
本発明の実施形態によれば、半導体材料層をパターニングして、局所的な幅変動３を有する少なくとも１つのライン２を形成することは、リソグラフマスクを用いて実施してもよい。リソグラフマスクの設計は、基板１の上にパターンを生成すめように適合してもよい。該パターンは、少なくとも１つのライン２を有し、該少なくとも１つのライン２は、幅ｗＬ、および少なくとも１つの所定位置での局所的な幅変動３を有し、該局所的な幅変動３は、２０ｎｍ〜３５ｎｍの振幅、あるいは２５ｎｍ〜３５ｎｍの振幅、あるいは少なくとも１つのライン２の幅ｗＬより大きい２５ｎｍ〜３０ｎｍの振幅を有する。
【００７０】
本発明の実施形態によれば、該設計は、基板２の上に印刷されるパターンと同じになるようにしてもよい。この場合、当業者に知られているような正(positive)のフォトレジストを使用してもよい。
【００７１】
本発明の他の実施形態によれば、該設計は、基板２の上に印刷されるパターンの反対(inverse)になるようにしてもよい。この場合、当業者に知られているような負(negative)のフォトレジストを使用してもよい。
【００７２】
設計は、シミュレーションした値に基づいて作成してもよい。シミュレーションは、光学シミュレーション、エッチングシミュレーション、または半導体材料リフローのシミュレーション（後述）を含んでもよい。設計は、シミュレーション後、予め定めた所望の形状を有し、基板１上の所定位置に少なくとも１つの量子ドットを設けるために使用するのに適するように、反復した方法で適合化してもよい。
【００７３】
半導体材料層をパターニングすることによって、酸化物層などの絶縁層の一部が露出することになる。
【００７４】
半導体材料層のパターニング後、図１に示すような構造を得るために、基板１は、好ましくは、クリーニングしてもよい。これは、最初に、塩基性溶液、例えば、ＮＨ４ＯＨとＨ２Ｏ２の混合物の中で５０秒〜１００秒間、クリーニングステップを実施し、続いて、酸性溶液、例えば、ＨＦ溶液中で５０秒〜１００秒間、クリーニングステップを実施することによって行ってもよい。クリーニングステップの持続時間は、酸性溶液、例えば、ＨＦ溶液の濃度に依存してもよい。例えば、０．７％のＨＦ溶液では、クリーニングステップは７５秒でもよい。
【００７５】
クリーニングステップの時間は、好ましくは、例えば、自然酸化物や残留物などの汚染の除去後に基板１の表面に露出した反応性ダングリングボンドが、酸性溶液、例えば、ＨＦ溶液の水素によって不動態化し、これにより疎水性表面を形成して、少なくとも１つの量子ドットの形成が行われるツールへの基板１の搬送中に表面に再酸化が生ずるのを防止するようにしてもよい。汚染の無い疎水性の基板表面を得ることは、半導体材料、例えば、Ｓｉの制御したリフローを確保して、良好な量子ドットを形成するために重要であろう。
【００７６】
基板１のクリーニング後、好ましくは、Ｓｉ表面、例えば、酸化物層における全ての汚染物、例えば、自然酸化物や残留物が、基板１およびパターン化した半導体材料から除去される。基板１の表面上に残る何れかの自然酸化物は、少なくとも１つの量子ドットを形成するステップにおいて、半導体材料のリフローを阻止または妨害するかもしれない。例えば、基板１の表面上に存在する自然酸化物の島々(islands)は、パターン化したＳｉの均一なリフローを妨げるかもしれない。
【００７７】
次のステップでは、量子ドットが、少なくとも１つのパターン化したライン２を更にパターニングすることによって形成される。これは、６００℃〜９５０℃の温度、例えば、８００℃〜８５０℃の温度、例えば、８４０℃の温度で、１Ｔｏｒｒ〜７６０Ｔｏｒｒ（＝１気圧）の圧力、例えば、３５Ｔｏｒｒ〜４５Ｔｏｒｒの圧力、例えば、４０Ｔｏｒｒの圧力で、Ｈ２（水素）アニールを実施することによって行ってもよい。
【００７８】
Ｈ２アニールは、７０秒〜６００秒の時間で実施してもよく、例えば、８５秒間、実施してもよい。Ｈ２アニールは、純粋のＨ２中で行ってもよい。純粋のＨ２とは、Ｈ２ガスが、１気圧または７６０Ｔｏｒｒにおいて、１００ｐｐｂ未満のＨ２Ｏ及び／又はＯ２バックグラウンドを含むことを意味する。Ｈ２は、基板１の表面上を層流状に、フローおよびツールサイズに依存して数ｃｍ／ｓｅｃ、例えば、５ｃｍ／ｓｅｃで流れてもよい。基板の表面に対するＨ２フローの方向は重要でない。
【００７９】
Ｈ２環境での低いＨ２Ｏ及びＯ２バックグラウンドは、利用できる。例えば、７００℃で、ツール内の水蒸気分圧は、好ましくは１×１０−８Ｔｏｒｒ未満でもよく、そうでなければ、Ｈ２環境でのＨ２Ｏ及びＯ２バックグラウンドが高くなりすぎると、基板１の表面酸化が環境から生ずることがある。酸化レートは、水蒸気および酸素圧力に比例する。酸化レートは、酸化除去レートを超えるべきでなく、そうでなければ、正味の表面酸化が生ずることになる。例えば、８５０℃では１×１０−６Ｔｏｒｒの水蒸気分圧が許容される。
【００８０】
上述したように、酸化した基板表面は、半導体材料のリフローが生ずるのを妨害したり、あるいは、もし半導体材料のリフローが生じても、攪乱する役割を果たすことがある。基板１の表面の部分的な再酸化も、上述したように、半導体材料の均一なリフローを妨害したり、あるいは半導体材料のリフローを攪乱することがある。
【００８１】
半導体材料のリフローを背景とした基本的な物理的機構は、基板の表面エネルギーの最小化であり、換言すると、絶縁層、例えば、酸化物層の上の半導体構造が、これらの表面積を最小化するように形状を変化させる。半導体材料の表面移動性は、本発明の実施形態に係る方法において、下記のような主な効果をもたらす。
【００８２】
・第１の効果は、半導体材料の温度主導による表面移動性である。半導体材料の表面拡散は、初期の表面粗さおよび、Ｈカバレッジ(H-coverage)とも称される、基板表面でのＨ不動態化を行うダングリングボンドの量などの要因に依存する。７００℃を超えた温度では、このＨカバレッジは極めて低くすべきである。しかしながら、これより低い温度では、このＨカバレッジは著しく、半導体材料の移動性を減少させる。ある温度でのＨカバレッジはＨ２環境の全体圧力に依存し、圧力が高くなるほど、移動性は低くなる。
【００８３】
・第２の効果として、半導体材料の移動性は、環境との相互作用からも由来している。Ｈ２は、半導体材料と反応して不安定な半導体−Ｈ種を形成し得る。これらの化学種の幾つかは主要なストリーム中に運び去られ、その他は直ちに再堆積する。このエッチングおよび再堆積のプロセスは、表面拡散より長い距離に渡って半導体材料の移動性を生成する。これは、より高い温度で観測された半導体材料リフローの強い圧力依存性をある程度は説明できる。より低い圧力は、干渉する原子が少ないため、より長い平均自由行程を意味する。基板表面からの脱着後、半導体−Ｈ種は、より長い平均自由行程に起因して、低い温度でキャリアストリームによって永久に除去されるチャンスが、高い圧力と比べてより高くなる。
【００８４】
半導体材料のマイグレーション(migration)またはリフローが生ずる他の理由は、下記反応のためでもある。ＳｉおよびＳｉＯ２がＳｉと基板１の間にある場合、次のようになる。
【００８５】
【化１】
2009117829.tif 000003
【００８６】
Ｓｉ／ＳｉＯ２界面で生ずる上記反応のため、自由Ｓｉ＊がマイグレーションまたはリフローを行える。この反応のため、半導体材料の近傍に存在する酸素、即ち、基板表面に存在する自然酸化物、または絶縁層の残留物は、上述したように、可能限り低く維持されて、この反応をＳｉ／ＳｉＯ２界面で生じさせることが判る。酸化物濃度の増加は、反応を元に戻したり、この反応を妨害することがある。アニールを実施する時間は、量子ドットの完全な放出を防止するように制御する必要がある。
【００８７】
上記から、量子ドット形成が最適化されるように、温度、圧力、時間などのプロセスパラメータは慎重に選ぶ必要があることは明らかである。最適化とは、良好な量子ドットが形成されることを意味する。従って、Ｈ２アニールを実施するときの温度、圧力、時間は、相互に調整してもよい。適切な例は、これに限定されないが、温度８４０℃で圧力４０ＴｏｒｒのＨ２アニール、または温度７５０℃で圧力１０ＴｏｒｒのＨ２アニールである。
【００８８】
圧力の減少及び／又は、温度及び／又は時間の増加は、２倍の効果を有するであろう。
１．上述した反応の加速を引き起こし得る。
２．この反応が生ずる距離に影響を与え得る。Ｓｉ／ＳｉＯ２界面での反応は、Ｓｉマイグレーションが生ずる距離とともに、形成される量子ドット４のサイズを決定し得る。
【００８９】
量子ドット４を形成するために実施される上述のＨ２アニールは、ほんの一例であることは理解する必要がある。当業者に知られ、量子ドット４を形成するのに必要な半導体材料のリフローを生じさせる何れの適切な技術は、使用してもよい。例えば、Ｈ２環境の他に、少なくとも１つのライン２をさらにパターン化して量子ドット４を形成するために、何れか他の無酸素環境、例えば、Ｎ２環境を用いてもよい。
【００９０】
Ｈ２アニール後、少なくとも１つのライン２はより幅狭になるため、半導体材料のライン２が局所的な幅変動３を示した位置に量子ドット４が形成される（図３参照）。そして、角の丸み付けのため、局所的な幅変動３を伴う位置で半導体材料は滑らかになる。角の丸み付けは、Ｈ２アニールの結果でもある。角の丸み付けを背景とした機構は、半導体材料の表面エネルギーの最小化でもある。表面エネルギーの最小化は、基板１上の半導体材料構造の角の丸み付けを導いて、上述したような半導体材料のリフローとともに、量子ドットが形成されて、ライン２が消失するようにする。形成される量子ドット４のサイズは、半導体材料の少なくとも１つのライン２の局所的な幅変動３の振幅Ａに依存する。
【００９１】
量子ドット４は、ほぼ球形状を有してもよい。角での曲率変化の大きな傾斜に起因して、パターン化した半導体材料の原子は、パターンの角から側壁へ素早くマイグレーションし得る。パターン化した半導体材料、即ち、局所的な幅変動３の幅および長さが角の半径より小さいか、これと等しい限り、パターン化した半導体材料は、量子ドット４へ変形し得る。
【００９２】
しかしながら、本発明の他の実施形態によれば、量子ドット４は、異なる形状、例えば、ほぼ楕円形状などを有してもよい。図４と図５は、ほぼ球形状およびほぼ楕円形状の量子ドットをそれぞれ示す。符号４で示した量子ドットは、本発明の実施形態に係る方法によって形成したものである。符号１４で示した量子ドットは、予測したもの、即ち、シミュレーションしたものである。図４と図５から判るように、本発明の実施形態に係る方法によって形成した量子ドットは、予測またはシミュレーションしたものとほぼ一致しており、そして所望の位置にある。
【００９３】
Ｈ２アニールのプロセスパラメータ、半導体材料の少なくとも１つのライン２の幅ｗＬ、および少なくとも１つの局所的な幅変動３の振幅Ａに依存して、自立した量子ドット４（図３、図４、図５参照）が得られたり、あるいは半導体材料のライン２に接続したままの量子ドット４が得られる。後者の場合、半導体材料のライン２は極めて小さくなり、即ち、数ｎｍのみの厚さを有してもよい。少なくとも１つの量子ドット４が半導体材料のライン２に接続したままであるこうした構造は、単一電子トランジスタ（後述）を形成するのに適しているであろう。
【００９４】
よって、半導体材料層をパターン化するために使用するリソグラフマスクの設計を調整することよって、そしてＨ２アニールのプロセスパラメータを調整することよって、異なる量子ドット構造が得られる。よって、本発明の実施形態に係る方法は、単一電子トランジスタの製造プロセス、レーザの製造プロセス、あるいは、例えば、ナノワイヤまたはナノチューブなどのナノ構造の成長において使用できる。
【００９５】
本発明の実施形態に係る方法の利点は、局所的な幅変動３を基板１上の適切に決定した位置に設けることができ、よって量子ドット４を基板１上の適切に決定した位置に設けることができる点である。
【００９６】
局所的な幅変動３の振幅Ａは、上述したような量子ドット形成のためのパターニングステップ、例えば、Ｈ２アニールなどのプロセスパラメータとともに、慎重に選ぶべきである。局所的な幅変動３のこの振幅Ａが小さすぎる場合、局所的な幅変動３を備えた所定の位置での半導体材料ライン２が、続くパターニングの際に消耗してしまう。よって、この場合、量子ドット４は形成されず、全ての半導体材料はパターニング後に消失してしまう。
【００９７】
他方、局所的な幅変動３の振幅Ａが大きすぎる場合、あるいは、少なくとも１つの半導体材料ライン２の幅ｗＬよりかなり大きい場合、半導体材料のフローが、局所的な幅変動３を備えた位置からライン２の他の部分へ向けて生じて、ここでも量子ドット４は形成されず、分離が生じない。単一電子トランジスタに使用した場合でも、ライン２が厚くなり過ぎるからである。分離とは、少なくとも１つの半導体材料ライン２のパターニングの際、ライン２が小さくなって、ライン２と局所的な幅変動３を備えた位置との間の接続が中断されることを意味する。例えば、単一電子トランジスタでの使用に適切であるためには、実験により、ライン２が２５８１３オームの抵抗を有し、電子トンネル現象が可能なようなライン２の寸法にすることを示した。
【００９８】
本発明の実施形態に係る方法を用いることによって、図４と図５に関連して説明したように、量子ドット４は、基板１の上に予め定めた位置またはシミュレーションした位置とほぼ等しい位置に形成できる。
【００９９】
本発明の実施形態に係る方法は、任意の数の量子ドット４を基板１の上に形成するために使用できる。例えば、この方法は、任意の数の量子ドット４を含む１つの行(row)を形成するために使用してもよく、あるいは任意の数の量子ドット４を含む複数の行を形成するために使用してもよい。
【０１００】
複数行の量子ドット４を形成する場合、何れかの行は、同じ数の量子ドット４を含んでもよく（図６参照）、あるいは他の行とは異なる数の量子ドット４を含んでもよい（図７参照）。図６と図７において、半導体材料ライン２は、サイド部分５の間に配置される。ここで、これらの図面において、符号１４で示した量子ドットは、予測したもの、即ち、シミュレーションしたものであり、符号４で示した量子ドットは、本発明の実施形態に係る方法によって形成した量子ドットである。図６と図７から判るように、本発明の実施形態に係る方法によって形成した量子ドットは、予測またはシミュレーションしたものとほぼ一致しており、そして所望の位置にある。
【０１０１】
本発明の実施形態に係る方法は、ＣＭＯＳ互換性があり、大量生産に使用可能である。この方法は、半導体層をパターニングする特別の手法に依拠しているからである。一度パターンが決定されると、標準のＣＭＯＳプロセスを用いて処理を続行できる。さらに、本発明の実施形態に係る方法は、単一電子トランジスタを形成するために使用できる（後述）。
【０１０２】
以下、本発明の実施形態に係る方法の幾つかの応用について説明する。これは、説明の目的だけに過ぎず、本発明を何らか方法で限定することは意図していない。
【０１０３】
第１の応用において、本発明の実施形態に係る方法は、単一電子トランジスタの製造プロセスで使用できる。これは、図８と図９に概略的に示している。この応用では、半導体材料層をパターン化した後、図８に示すような構造が形成される。
【０１０４】
この構造は、ソース／ドレイン電極とも称される２つのサイド部分５を備え、その間に、量子ドット４が形成される所定の位置に局所的な幅変動３を有するライン２を備える。量子ドット４を形成するために実施するＨ２アニールの際、プロセスパラメータは、形成される量子ドット４がライン２と接続したままになるように調整される（図９（概略）を参照）。
【０１０５】
本発明によれば、残るライン２の幅は、ソース／ドレイン電極５の各々と量子ドット４の間にトンネル接合を形成するようにする必要がある。ライン２の幅は、量子ドット４の容量と関連している。単一電子トランジスタとして使用するのに適切であるために、ライン２は極めて薄くする必要があり、即ち、ライン２は、数ｎｍだけの厚さを有してもよい。ライン２のトンネル抵抗は、下記の値（エイチバーはプランク定数、ｅは電子の電荷）より大きくてもよい。
【０１０６】
【数１】
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【０１０７】
このため、図９に示すような構造は、ダブルトンネル接合デバイスとして機能する。量子ドット４の上部にゲート（不図示）を追加すると、単一電子トランジスタを形成できる。ゲートは、当業者に知られているような何れか適切な技術を用いることによって形成できる。ライン２の厚さはとても小さいため、ソースとして機能する左サイド部分５から量子ドット４へ電子が伝送される場合、電子が第２の右サイド部分５へ伝送される前に、他の電子は量子ドット４へ伝送されることがない。１個の電子のソースから量子ドット４への伝送は、ｅ２／２Ｃと等しい帯電エネルギーを誘起する。ここで、Ｃは量子ドット４の全体容量である。その結果、トンネル現象は、組み合わせたソース／ドレインおよびゲートのバイアスが帯電エネルギーに打ち勝つまで抑制される。
【０１０８】
他の応用において、自立した量子ドット４が形成される。これは、既に上述したように、少なくとも１つの半導体材料ライン２の幅ｗＬを調整したり、局所的な幅変動３の振幅Ａを調整したり、及び／又は、量子ドット形成のためのパターニングステップ、例えば、Ｈ２アニールステップなどのプロセスパラメータを調整することによって行うことができる。この場合、これらの自立した量子ドット４は、当業者に知られているように、シリコンで形成してもよく、そしてシリサイド化してもよい。シリサイド化した量子ドット４は、例えば、ナノワイヤまたはナノチューブなどのナノ構造を成長させるために使用できる。そして、ナノワイヤまたはナノチューブは、量子ドット４とコンタクトをとるために使用できる。
【０１０９】
上述した応用において、量子ドット４は、量子ドットとして現実に使用するために、即ち、量子ドットの性質を使用するために形成される。従って、これらの場合、量子ドット４は、ほぼ球形状を有してもよい。その場合、３つの方向に均等に閉じ込め(confinement)が生ずる。
【０１１０】
これに対して楕円形状の量子ドットの場合、他の方向よりも１つの方向に閉じ込めがより大きくなる。これは特定の応用について好都合でないかもしれない。しかしながら、楕円形状の量子ドットは、例えば、レーザにおいて使用してもよい。
【０１１１】
本発明に係るデバイスについて、ここでは、好ましい実施形態、特定の構成および構造や材料について説明したが、請求項によって定義される本発明の範囲を逸脱することなく、形態や詳細での種々の変化や変更が可能であると理解すべきである。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施形態に係る方法におけるステップを示す。
【図２】本発明の実施形態に係る方法におけるステップを示す。
【図３】本発明の実施形態に係る方法におけるステップを示す。
【図４】本発明の実施形態に係る方法によって形成され、異なる形状を持つ量子ドットの例を示す。
【図５】本発明の実施形態に係る方法によって形成され、異なる形状を持つ量子ドットの例を示す。
【図６】本発明の実施形態に係る方法によって得られる構造の例を示す。
【図７】本発明の実施形態に係る方法によって得られる構造の例を示す。
【図８】本発明の実施形態に係る方法を用いた、単一電子トランジスタの製造における製造ステップを概略的に示す。
【図９】本発明の実施形態に係る方法を用いた、単一電子トランジスタの製造における製造ステップを概略的に示す。
【図１】
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【図２】
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【図３】
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【図８】
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【図９】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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