(57)【要約】【課題】本発明の基礎となる課題は、ドライバ回路を可能な限り改善することである。【解決手段】スイッチング可能なカレントミラーを構成するために出力トランジスタの制御入力端と基準トランジスタの制御入力端とに接続されてスイッチング装置を有し、電流源と基準トランジスタとが基準電流路に配置されており、負荷端子と該出力トランジスタとが負荷電流路に配置されており、少なくとも１つの減衰回路網の素子の接続と該基準回路網の素子の接続とは実質的に同じであることを特徴とする、ドライバ回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドライバ回路（１０）において、
・少なくとも１つの出力トランジスタ（１００）と、
・少なくとも１つの基準トランジスタ（２１０）を有する基準回路網（２００）と、
・スイッチング可能なカレントミラーを構成するために該出力トランジスタ（１００）の制御入力端（Ｇ１００）と該基準トランジスタ（２１０）の制御入力端（Ｇ２１０）とに接続されてスイッチング装置（３００）と、
・基準電流路（２８０）に対して基準電流（Ｉｒｅｆ）を供給するための電流源（２９０）と、
・負荷端子（１１０）と、
・該基準電流路（２９０）に接続されたかまたは接続可能である少なくとも１つの減衰回路網（４００，５００）
とを有し、
該電流源（２９０）と該基準トランジスタ（２１０）とは該基準電流路（２８０）に配置されており、
該負荷端子（１１０）と該出力トランジスタ（１００）とは負荷電流路（１８０）に配置されており、
該少なくとも１つの減衰回路網（４００，５００）の素子の接続と該基準回路網（２００）の素子の接続とは実質的に同じであることを特徴とする、ドライバ回路。
【請求項２】
前記少なくとも１つの減衰回路網（４００，５００）の素子のジオメトリと前記基準回路網（２００）の素子のジオメトリとは、該減衰回路網（４００，５００）における電流密度と該基準回路網（２００）における電流密度とが実質的に等しくなるように構成されている、請求項１記載のドライバ回路。
【請求項３】
前記少なくとも１つの減衰回路網（４００，５００）による減衰量を調整するために該減衰回路網（４００，５００）と前記基準回路網（２００）とに接続された制御エレメント（４５０，４６０，５５０）を有する、請求項１または２記載のドライバ回路。
【請求項４】
少なくとも１つの別の電流源（４９０，５９０）が前記減衰回路網に接続されている、請求項１から３までのいずれか１項記載のドライバ回路。
【請求項５】
前記基準回路網（２００）は、ソースフォロワまたはエミッタフォロワとして接続された第１のトランジスタ（２２０）を有し、
該第１のトランジスタ（２２０）の制御入力端（Ｇ２２０）は前記基準電流路（２８０）に接続されており、該第１のトランジスタ（２２０）のソース（Ｓ２２０）またはエミッタは前記基準トランジスタ（２１０）の制御入力端（Ｇ２１０）に接続されている、請求項１から４までのいずれか１項記載のドライバ回路。
【請求項６】
前記基準回路網（２００）の前記第１のトランジスタ（２２０）の制御入力端（Ｇ２２０）は前記電流源（２９０）に接続されている、請求項５記載のドライバ回路。
【請求項７】
前記スイッチング装置（３００）は第１のスイッチングトランジスタ（３１０）を有し、
該第１のスイッチングトランジスタ（３１０）は前記出力トランジスタ（１００）の制御入力端（Ｇ１００）と前記基準トランジスタ（２１０）の制御入力端（Ｇ２１０）とに接続されている、請求項１から６までのいずれか１項記載のドライバ回路。
【請求項８】
前記スイッチング装置（３００）は第２のスイッチングトランジスタ（３２１）を有し、
該第２のスイッチングトランジスタ（３２１）は前記出力トランジスタ（１００）の制御入力端（Ｇ１００）と給電電圧（Ｖ＋）とに接続されている、請求項７記載のドライバ回路。
【請求項９】
・前記第１のスイッチングトランジスタ（３１０）に対する第１の制御信号および／または第２のスイッチングトランジスタ（３２１）に対する前記第２の制御信号を成形するための信号波形成形装置（３３０）が設けられており、
・該信号波形成形装置（３３０）は該第１のスイッチングトランジスタ（３１０）の制御入力端および／または該第２のスイッチングトランジスタ（３２１）の制御入力端に接続されている、請求項８記載のドライバ回路。
【請求項１０】
前記基準回路網（２００）は第１の抵抗素子（２１２）を有し、
該第１の抵抗素子（２１２）は前記基準電流路（２８０）に配置されており、前記基準トランジスタ（２１０）と前記第１のトランジスタ（２２０）の制御入力端とに接続されている、請求項５から９までのいずれか１項記載のドライバ回路。
【請求項１１】
前記基準回路網（２００）は第２の抵抗素子（２１１）を有し、
該第２の抵抗素子（２１１）は前記基準電流路（２８０）に配置されており、前記基準トランジスタ（２１０）と給電電圧（Ｖ＋）とに接続されている、請求項１から１０までのいずれか１項記載のドライバ回路。
【請求項１２】
前記スイッチング装置（３００）は容量性素子（３３６）を有し、
該容量性素子（３３６）は前記出力トランジスタ（１００）の制御入力端（Ｇ１００）に接続されており、前記第１のスイッチングトランジスタ（３１０）を流れる変位電流を補償するために、該第１のスイッチングトランジスタ（３１０）の制御信号に対して反転された信号を印加される、請求項１から１１までのいずれか１項記載のドライバ回路。
【請求項１３】
・前記基準電流路（２８０）に別のトランジスタ（２７０）が配置され、該別のトランジスタ（２７０）は前記基準トランジスタ（２１０）に直列接続されてカスコード回路を構成し、
・前記負荷電流路（１８０）に別の出力トランジスタ（１７０）が配置され、該別の出力トランジスタは前記出力トランジスタ（１００）に直列接続されて出力カスコード回路を構成し、
・該別のトランジスタおよび該別の出力トランジスタ（２７０，１７０）の制御入力端は電圧源（７０）に接続され、該別のトランジスタおよび該別の出力トランジスタ（２７０，１７０）がゲート接地またはベース接地で動作する、請求項１から１２までのいずれか１項記載のドライバ回路。
【請求項１４】
ドライバ回路（１０）の動作方法において、
駆動すべき負荷電流（ＩＬＤ）の所定の信号波形を得るために、少なくとも１つの接続エレメント（４５０，４６０，５５０）を使用してスイッチング可能なカレントミラーの基準電流路（２８０）を、該駆動すべき負荷電流（ＩＬＤ）のそれぞれの信号波形に対する少なくとも１つの減衰回路網（４００，５００）に接続することによって減衰量を調整することを特徴とする、動作方法。
【請求項１５】
前記負荷電流路（１８０）を流れる負荷電流（ＩＬＤ）の信号波形を調整するために、
・電流源（２９０）を有する基準電流路（２８０）と負荷電流路（１８０）とを備えた、スイッチングトランジスタ（３１０）によってスイッチング可能なカレントミラーであって、該スイッチングトランジスタ（３１０）は該基準電流路（２８０）と該負荷電流路（１８０）との間の接続をスイッチングするカレントミラーと、
・該基準電流路（２８０）と該電流源（２９０）とに接続されたかまたは接続可能である少なくとも１つの減衰回路網（４００，５００）
とを使用する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路と、ドライバ回路の動作方法と、カレントミラーの使用とに関する。
【背景技術】
【０００２】
ＪＰ２００１０３６１８７Ａから、レーザダイオード用のドライバ回路が公知である。駆動すべき負荷電流は、トランジスタの差動対とカレントミラーを有する後続の増幅器とによって生成される。
【０００３】
ＥＰ１４７８０６３Ｄ１から、エレクトロニクス部品を動作させるためのドライバ回路が公知である。このドライバ回路は、制御されて少なくとも２つの離散的な電流強度に切替制御される電流を駆動する。ドライバ回路は、基準トランジスタと、出力端に接続された別のトランジスタとを含むカレントミラー回路を有する。このようなドライバ回路は、周波数依存性のミラー係数を実現するように構成されている。このことによって、ドライバ回路の有効なコレクタベース容量が低減される。このために、出力端に接続された別のトランジスタが、抵抗とインダクタンスとに直列接続されている。
【０００４】
ＤＥ１０２００５０２２６１２Ａ１から、エレクトロニクス部品用のドライバ回路が公知である。このドライバ回路では、基準信号から制御信号を生成する増幅器が設けられている。さらにドライバカレントミラーが設けられ、また、増幅器とドライバカレントミラーとの間に配置された制御信号スイッチも設けられている。この制御信号スイッチは増幅器を選択的にドライバカレントミラーに接続するか、またはこれらを遮断する。増幅器は補償回路に接続されており、該補償回路は該増幅器とともに、制御される電流源を構成する。
【０００５】
ＵＳ２００７−０２５３３１３Ａ１から、レーザドライバとレーザの駆動手法と、収容部とレーザデバイスとが公知である。ＥＰ０８１０７００Ａ２からもレーザダイオード用のドライバ回路が公知である。直列接続された減衰回路により、レーザダイオードを通る電流のオーバーシュートが低減される。このオーバーシュートは、相互に結合された異なる３つの共振によって引き起こされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＪＰ２００１０３６１８７Ａ
【特許文献２】ＥＰ１４７８０６３Ｄ１
【特許文献３】ＤＥ１０２００５０２２６１２Ａ１
【特許文献４】ＵＳ２００７−０２５３３１３Ａ１
【特許文献５】ＥＰ０８１０７００Ａ２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の基礎となる課題は、ドライバ回路を可能な限り改善することである。
【課題を解決するための手段】
【０００８】
前記課題は、
スイッチング可能なカレントミラーを構成するために出力トランジスタの制御入力端と基準トランジスタの制御入力端とに接続されてスイッチング装置を有し、
電流源と基準トランジスタとが基準電流路に配置されており、負荷端子と該出力トランジスタとが負荷電流路に配置されており、
少なくとも１つの減衰回路網の素子の接続と該基準回路網の素子の接続とは実質的に同じであることを特徴とする、ドライバ回路
によって解決される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例のドライバ回路を示す。
【図２】第２の実施例のドライバ回路を示す。
【図３】第３の実施例のドライバ回路を示す。
【図４】第４の実施例のドライバ回路を示す。
【図５】第５の実施例のドライバ回路を示す。
【発明を実施するための形態】
【００１０】
ドライバ回路は少なくとも１つの出力トランジスタを有するように設けられる。さらにドライバ回路は、少なくとも１つの基準トランジスタを有する基準回路網も有する。この出力トランジスタと基準トランジスタとは、接続された状態でカレントミラーを構成する。有利には、カレントミラーの伝達比、すなわち、出力トランジスタを流れる負荷電流と基準トランジスタを流れる基準電流との比は１を上回り、負荷電流は基準電流を上回る。ここで有利なのは、基準トランジスタも出力トランジスタも電界効果トランジスタであることだ。基準回路網は、接続されて１つの回路網を構成する複数の素子を有する。これらの素子のうちの１つが基準トランジスタである。とりわけ、基準トランジスタがカレントミラーの構成素子として動作する際には、有利には、該基準トランジスタの入力端に基準電圧を有する。この基準電圧は基準電流によって設定することができ、その際には、出力トランジスタを流れる駆動すべき負荷電流はこの基準電圧に依存する。
【００１１】
さらにドライバ回路は、出力トランジスタの制御入力端と基準トランジスタの制御入力端とに接続されたスイッチング装置を有し、これによって、スイッチング可能なカレントミラーが構成される。有利にはスイッチング装置は、基準トランジスタと出力トランジスタの制御入力端とに接続されている。出力トランジスタの制御入力端は有利には、電界効果トランジスタである出力トランジスタのゲートである。基準トランジスタの制御入力端も有利には、電界効果トランジスタである基準トランジスタのゲートである。スイッチング装置はスイッチオンされた状態では、出力トランジスタの制御入力端と基準トランジスタの制御入力端とを相互に導通接続する。出力トランジスタおよび基準トランジスタはこのようなスイッチオンされた状態では、両トランジスタのジオメトリによって規定されたカレントミラーの伝達比を有するカレントミラーとして作用する。スイッチオフされた状態ではスイッチング装置は、出力トランジスタの制御入力端と基準トランジスタの制御入力端とを分離する。このことにより、出力トランジスタを流れる負荷電流は遮断される。１つの実施例において出力トランジスタがＭＯＳ電界効果トランジスタとして構成されている場合、該出力トランジスタの制御入力端（ゲート電極）を付加的に‐たとえば抵抗を介して‐放電させるのが有利である。
【００１２】
ドライバ回路はさらに、基準電流路に基準電流を供給するための電流源も有する。この電流源と基準回路網の基準トランジスタとは、基準電流路に配置されている。この電流源とはここでは、電子ないしは正孔が流れる方向に応じて、ソースまたはシンクを指す。有利には電流源は、設定可能に構成される。その際には、アナログまたはデジタルの設定信号によって基準電流は設定される。有利には電流源は、基準電流がドライバ回路の温度と給電電圧変動とに対して可能な限り小さい感度で供給されるように構成される。たとえば、電流源はスイッチング可能に、たとえば別のカレントミラーを介して‐たとえばスイッチング可能なカレントミラーを介して‐外部またはドライバ回路内部の電流源に結合される。
【００１３】
定常状態では、基準電流の大部分は基準電流路を流れ、ひいては基準トランジスタを流れる。出力トランジスタを流れる負荷電流が有意に変化する動的な場合にはさらに、変位電流が基準電流路に、接続ノードで流出入する。基準電流路は、基準電流の大部分が流れる配置された素子および接続部によって定義される。基準電流路は、基準トランジスタおよび電流源等の上記の素子の他に付加的に、たとえば給電線のインダクタンス等の寄生素子も有することがある。
【００１４】
さらに、ドライバ回路は負荷端子を有する。負荷端子および出力トランジスタは負荷電流路に配置されている。負荷端子はたとえば、ドライバ回路が組み込まれた集積回路のピンまたはパッドである。このピンまたはパッドに、‐たとえばレーザダイオードまたは発光ダイオードである‐負荷を接続することができる。負荷電流路は、負荷電流の大部分が流れる素子および接続部によって定義される。
【００１５】
基準電流路にはさらに、ドライバ回路の少なくとも１つの減衰回路網が接続されているかまたは接続可能に構成されている。この接続を行うために、減衰回路網は有利には、基準路にある少なくとも１つのノードに接続されている。択一的に減衰回路網はスイッチング素子に接続され、該スイッチング素子もまた、基準路の少なくとも１つのノードに接続されている。減衰回路網は基準回路網と同一ではないが、有利には同じように構成される。減衰回路網はドライバ回路自体の振動傾向ないしはオーバーシュート傾向を減衰する。有利には、異なる減衰または異なる負荷振幅または負荷電流の異なるエッジ勾配に対して、１つまたは複数の減衰回路網が設けられる。有利には減衰回路網は、ドライバ回路の少なくとも１つの給電電圧端子に接続されている。
【００１６】
特に有利には、減衰回路網は基準電流路のちょうど１つのノードに接続されている。特に有利には、このノードには、基準電流を供給するための電流源も接続されている。減衰回路網と基準電流路との間で固定的な導電接続を行い、とりわけ金属性の導電路を設けることにより、減衰回路網は基準電流路に接続されている。択一的に、たとえば電界効果トランジスタまたはバイポーラトランジスタ等のスイッチング素子、調整可能な抵抗または保護部を減衰回路網と基準電流路との間に設けることにより、該減衰回路網と基準電流路とが接続可能に構成される。
【００１７】
本発明の基礎となる課題はさらに、ドライバ回路を動作させるための可能な限り改善された方法を提供することである。
【００１８】
前記課題は、独立請求項である請求項１４の特徴を備えた方法により解決される。従属請求項および発明の詳細な説明に有利な実施形態が記載されている。
【００１９】
同請求項では、ドライバ回路の動作方法が提供される。有利には、ドライバ回路は上記の実施形態にしたがって構成されている。本動作方法では、駆動すべき負荷電流の所定の信号波形に対する減衰が調整される。所定の信号波形には有利には、信号振幅の設定および／または信号のエッジ勾配の設定および／または信号のオーバーシュートの程度および／または信号の遅延時間が含まれる。駆動すべき負荷電流は、ドライバ回路の出力端で供給される。その際には前記減衰によって、ドライバ回路と負荷とから成る全体回路の振動傾向ないしはオーバーシュート傾向が低減される。
【００２０】
この減衰は、駆動すべき負荷電流のそのつどの信号波形に対する少なくとも１つの減衰回路網に基準電流路を接続することによって調整される。その際には、基準電流路はスイッチング可能なカレントミラーの一部である。この接続は、基準電流路と減衰回路網とに接続された少なくとも１つの接続エレメントによって行われる。この接続を行うために、前記少なくとも１つの接続エレメントをたとえば２つのスイッチング状態に切り換えることができる。また、この接続を行うために前記少なくとも１つの接続エレメントを制御信号によって、あるインピーダンスに調整することもでき、とりわけ所望の抵抗値に調整することができる。少なくとも１つの接続エレメントは有利には調整可能な抵抗として形成され、とりわけ電界効果トランジスタとして形成される。有利にはカレントミラーはスイッチング装置によってスイッチング可能である。その際には、スイッチング装置に対するスイッチング信号は、基準電流路と減衰回路網との間の接続に依存して形成される。
【００２１】
本発明の基礎となる課題はさらに、カレントミラーの使用を提供することである。この課題は、独立請求項である請求項１５の特徴を備えた使用により解決される。従属請求項および発明の詳細な説明に有利な実施形態が記載されている。
【００２２】
それによれば、スイッチング可能なカレントミラーと少なくとも１つの減衰回路網とを使用して、該スイッチング可能なカレントミラーの負荷電流路を流れる負荷電流の信号波形を調整する。カレントミラーは、スイッチングトランジスタによってスイッチング可能に構成されている。スイッチング可能なカレントミラーは、基準電流路および負荷電流路の一部である。さらに、基準電流路は電流源を有する。それに対して、負荷電流路は負荷に接続されている。スイッチングトランジスタは基準電流路と負荷電流路との間の接続を切り換える。スイッチングトランジスタはスイッチオンされた状態では、カレントミラーの２つのトランジスタを相互に導通接続し、該カレントミラーはスイッチオンされた状態では、伝達比を有するカレントミラーとして作用する。スイッチオフされた状態では、スイッチングトランジスタはカレントミラーのトランジスタを分離し、負荷電流が遮断される。
【００２３】
減衰回路網は基準電流路と電流源とに接続されているかまたは接続可能に設けられていることにより、負荷電流の信号波形が調整される。有利には減衰回路網は、たとえば制御可能な抵抗または半導体スイッチ等の能動素子によって基準電流路に接続可能に設けられる。
【００２４】
以下で説明される実施形態は、ドライバ回路にも動作方法にも使用にも関する。
【００２５】
有利には、ドライバ回路のすべてのトランジスタが電界効果トランジスタであり、とりわけＭＯＳ電界効果トランジスタである。
【００２６】
有利には、すべてのトランジスタがＣＭＯＳ技術の構成部分である。有利には、ドライバ回路のすべての素子が半導体チップ上にモノリシック集積されている。
【００２７】
１つの有利な実施形態では、前記少なくとも１つの減衰回路網と基準回路網とがそれぞれ次のような素子、すなわち、減衰回路網内の素子の接続が基準回路網内の接続と同様である素子を有する。有利には、基準回路網と減衰回路網とは同一種類の素子を有する。有利には、減衰回路網の素子の接続は基準回路網の素子の接続に相応する。こうするために、減衰回路網が有する素子の数と基準回路網が有する素子の数とは等しく、該減衰回路網と該基準回路網とが素子間に有する端子の数は等しい。このような構成において有利には、基準回路網および減衰回路網の相互に相応する素子を流れる電流密度は等しくなるように構成されている。有利には、基準回路網の素子と減衰回路網の素子とが揃えられる（英語：matching）。その際に有利には、減衰回路網は基準回路網の各トランジスタごとに対して、対となるトランジスタを有する。
【００２８】
特に有利な実施形態では、ドライバ回路は制御エレメントを有する。この制御エレメントは、少なくとも１つの減衰回路網による減衰を調整するために該減衰回路網と基準回路網とに接続されている。有利には制御エレメントは減衰回路網基準回路網とに接続されている。制御エレメントは、デジタル制御入力端またはアナログ制御入力端を有する。この制御エレメントはたとえばスイッチであるかまたは制御可能な抵抗である。
【００２９】
１つの有利な実施形態では、前記少なくとも１つの減衰回路網に少なくとも１つの別の電流源が接続されている。
【００３０】
有利には、この別の電流源によって供給される電流は減衰回路網における電流密度に適合されている。
【００３１】
１つの有利な実施形態では基準回路網は、ソースフォロワまたはエミッタフォロワとして接続された第１のトランジスタを有する。この第１のトランジスタの制御入力端は基準電流路に接続されており、該第１のトランジスタのソースまたはエミッタは基準トランジスタの制御入力端に接続されている。有利には、第１のトランジスタは基準トランジスタと同じ種類である。有利には、第１のトランジスタのエミッタまたはソースに抵抗装置が接続されており、さらに該抵抗装置は給電電圧に接続されている。１つの有利な実施形態では、基準回路網の第１のトランジスタの制御入力端が電流源に接続されている。
【００３２】
１つの有利な実施形態では、スイッチング装置は第１のスイッチングトランジスタを有するように構成されている。第１のスイッチングトランジスタは出力トランジスタの制御入力端と基準トランジスタの制御入力端とに接続されている。有利には第１のスイッチングトランジスタは、基準トランジスタの制御入力端を出力トランジスタの制御入力端とを接続できるスイッチング区間を有する。有利には第１のスイッチングトランジスタは電界効果トランジスタであり、該電界効果トランジスタのソースまたはドレインは出力トランジスタの制御入力端に接続されており、該電界効果トランジスタのソースまたはドレインは基準トランジスタの制御入力端に接続されている。
【００３３】
有利には、スイッチング装置は第２のスイッチングトランジスタを有する。この第２のスイッチングトランジスタは出力トランジスタの制御入力端と給電電圧とに接続されている。第２のスイッチングトランジスタは有利には、該スイッチングトランジスタのスイッチング区間が出力トランジスタの制御入力端と給電電圧とを接続できるように接続されている。有利には、第２のトランジスタも電界効果トランジスタとして構成され、その際には、該第２のトランジスタのソースまたはドレインが出力トランジスタの制御入力端に接続されており、該第２のトランジスタのソースまたはドレインが給電電圧に直接接続されているか、または別の素子を介して間接的に接続されている。この別の素子はたとえばインダクタンスである。
【００３４】
１つの特に有利な実施形態では、ドライバ回路が信号波形成形装置を有するように構成されている。この信号波形成形装置は、第１のスイッチングトランジスタに対する第１の制御信号および／または第２のスイッチングトランジスタに対する第２の制御信号を成形するように構成されている。この成形された第１の制御信号ないしは成形された第２の制御信号により、負荷電流の信号波形が相応に変化する。たとえば、第１のスイッチングトランジスタに対する第１の制御信号の制御信号のエッジ勾配がより平坦になると、負荷電流のスイッチオン過程でのエッジ勾配は相応により小さくなる。
【００３５】
こうするために信号波形成形装置は、第１のスイッチングトランジスタの制御入力端および／または第２のスイッチングトランジスタの制御入力端とに接続されている。有利には、信号波形成形装置はエッジ勾配を調整するように構成されている。このような信号波形成形装置によって、第１の制御信号の波形および／または第２の制御信号の波形および／または第１の制御信号と第２の制御信号との間の位相シフトまたは遅延を調整することができる。
【００３６】
１つの有利な実施形態では、基準回路網は第１の抵抗素子を有する。この抵抗素子は基準電流路に配置されており、基準トランジスタと第１のトランジスタの制御入力端とに接続されている。独立しても上記の実施形態と組み合わせても実施可能である別の実施形態では、第２の抵抗素子が基準回路網内に設けられている。基準電流路に配置されたこの第２の抵抗素子は基準トランジスタと給電電圧とに接続されている。
【００３７】
有利には第２の抵抗素子の抵抗は、負荷電流路において給電線で発生する電圧降下を、基準電流路において第２の抵抗素子における相応の電圧降下によって補償するように選択される。
【００３８】
有利な実施形態では、スイッチング装置は容量性素子を有する。このような容量性素子は、たとえばＭＩＭコンデンサ、ＭＯＳダイオード、またはＭＯＳダイオードとして接続されるトランジスタである。容量性素子は出力トランジスタの制御入力端に接続され、第１のスイッチングトランジスタを流れる変位電流を補償するために、該容量性素子に、該第１のスイッチングトランジスタの制御信号に対して反転された信号が印加される。理想的には、第１のスイッチングトランジスタを流れる変位電流と容量性素子を流れる変位電流とは直線に上昇する。
【００３９】
別の有利な実施形態では、カレントミラーはカスコードカレントミラーとして構成されている。基準電流路に別のトランジスタが配置され、該別のトランジスタは基準トランジスタに直列接続されて、カスコード回路が構成される。負荷電流路に別の出力トランジスタが配置され、該出力トランジスタは前記出力トランジスタに直列接続されて、出力カスコード回路が構成される。これら別のトランジスタの制御入力端、すなわち前記別の出力トランジスタの制御入力端および前記別の基準トランジスタの制御入力端は有利には、これら別のトランジスタがゲート接地ないしはベース接地で動作するように、電圧源に接続される。
【００４０】
既述の実施形態は、個別に使用しても組み合わせて使用しても有利であり、既述の実施形態すべてを互いに組み合わせることができる。図面の実施例の説明において、いくつかの実施可能な組み合わせについて述べられている。ただし、実施形態の図中の組み合わせが本発明を限定することはない。
【実施例】
【００４１】
以下で、本発明を実施例によって、図面の内容にしたがって詳細に説明する。
【００４２】
図１にドライバ回路１０が示されている。このような出力段１０はパルス発生器とともに、有利にはレーザダイオード１９０の駆動制御のために使用される。光学的記憶媒体（ＣＤ‐Compact Disc／ＤＶＤ‐Digital Versatile Disk）から情報を読み出し／光学的記憶媒体上に情報を書き込むためには、異なる波長の光出力を放出するレーザダイオードが必要である。媒体の有利な高い記憶密度と、高い書き込み速度および読み出し速度とを同時に実現するためには、レーザダイオードに対して精確な電流パルスを生成する必要がある。ここで精確であるということは、時間的な精確さにも、たとえばオーバーシュート（overshoot）、リンギング（ringing）や振幅精度等のパルスの曲線波形にも関する。レーザダイオード１９０に対する電流パルスの信号波形はここでは、ドライバ回路１０の構成に決定的に依存する。
【００４３】
ＣＭＯＳ技術によるカレントミラーを使用して、パルスの上昇時間および下降時間ならびに立ち上がり振動時間を、パルスの特定の信号振幅に対して最適化することができる。ＣＭＯＳ技術によるカレントミラーを使用することによる上昇時間および下降時間ならびに立ち上がり振動時間は、電流に大きく依存する。したがって、トランジスタのジオメトリと伝達係数Ｎとを使用して、ＣＭＯＳ技術によるカレントミラーをたとえば２００ｍＡの特定の電流強度に最適化することができる。しかし、現在使用されているＣＭＯＳ技術による図１のドライバ回路１０をベースとして初めて、たとえばＣＤ、ＤＶＤ、ＢｌｕＲａｙまたはＨＤ‐ＤＶＤ等の異なるドライブの要件に対して異なるレーザ電流を使用するための要件を満たす、十分な解決手段を得ることができる。これらの用途のうち幾つかでは、数百ｍＡの強度とナノ秒未満の上昇時間および下降時間とを有する電流パルスが必要とされる。
【００４４】
図１の実施例によるドライバ回路１０は、レーザ電流ＩＬＤの上昇時間および下降時間が非常に短いという利点を有する。さらに、レーザ電流ＩＬＤの異なる信号振幅ごとに電流パルスのスイッチオン時間およびスイッチオフ時間を別個に調整することもできる。図１の実施例では、出力電流の上昇速度および下降速度に実質的な影響を及ぼすことなく、カレントミラーの増幅率を高く調整することができる。このことにより、出力電流と基準電流との比を大きくし、驚くべき効果として、効率を上昇することができる。
【００４５】
図１には、出力トランジスタ１００と基準トランジスタ２１０とをカレントミラートランジスタとして有するカレントミラーが示されている。ここでは、１：Ｎは両カレントミラートランジスタ１００および２１０間の幾何学的倍率である。たとえば、幾何学的倍率はＮ＝１０である。出力トランジスタ１００はスイッチング装置３００を介して基準トランジスタ２１０に接続されている。スイッチオンされた状態では、スイッチング装置３００は出力トランジスタ１００のゲートＧ１００を基準トランジスタのゲートＧ２１０に接続する。それに対して、スイッチング装置３００はスイッチオフされた状態では、両ゲートＧ１００およびＧ２１０を分離する。
【００４６】
このスイッチオンされた状態とスイッチオフされた状態とは、デジタルデータ入力端ＢＩＮに加えられるデジタルデータに依存して制御される。レーザダイオード１９０を流れる負荷電流ＩＬＤはここでは、比例関係で基準電流Ｉｒｅｆに依存する。図１の実施例では、出力トランジスタ１００および基準トランジスタ２１０はＰＭＯＳ電界効果トランジスタとして構成されている。それゆえ、伝達比１：Ｎひいては負荷電流ＩＬＤと基準電流Ｉｒｅｆとの比例関係は、出力トランジスタ１００のチャネル幅と基準トランジスタ２１０のチャネル幅との比に等しい。
【００４７】
負荷電流ＩＬＤを駆動するために、出力トランジスタ１００は負荷１９０と一緒に負荷電流路１８０に配置されている。ドライバ回路１０は有利には半導体チップ上にモノリシック集積されるのに対し、負荷１９０は通常はオフチップである。負荷１９０は、金属性のピンまたはパッドの形態の負荷端子１１０を介してドライバ回路１０ひいては出力トランジスタ１００に接続されている。
【００４８】
基準トランジスタ２１０は電流源２９０とともに基準電流路２８０に配置され、該電流源２９０は基準電流Ｉｒｅｆを供給する。ここでは、デジタル入力端ＢＩＮに印加されるデジタル信号に依存せずに、基準電流Ｉｒｅｆは正の給電電圧Ｖ＋から基準トランジスタ２１０のドレイン‐ソース区間と電流源２９０とを介して、該正の給電電圧Ｖ＋に対して負の給電電圧Ｖ−まで流れる。この負の給電電圧Ｖ−は、たとえばグラウンドである。
【００４９】
基準トランジスタ２１０は基準回路網２００の構成要素であり、該基準回路網２００内には別の素子２２０，２３０が設けられている。基準回路網２００の構成要素としてＰＭＯＳ電界効果トランジスタ２２０が設けられており、該ＰＭＯＳ電界効果トランジスタ２２０のゲートＧ２２０は図１の実施例では、基準電流路２８０と基準トランジスタ２１０のドレイン端子と電流源２９０とに直接接続されている。ＰＭＯＳ電界効果トランジスタ２２０のソース端子Ｓ２２０は基準トランジスタ２１０のゲートＧ２１０に接続されている。ＰＭＯＳ電界効果トランジスタ２２０のドレイン端子Ｄ２２０は負の給電電圧Ｖ−に接続されている。
【００５０】
したがって、ＰＭＯＳ電界効果トランジスタ２２０はソースフォロワとして接続され、低い出力抵抗を有する。このことにより、基準トランジスタ２１０のゲートＧ２１０における負荷変動によって発生する基準トランジスタ２１０のゲート端子Ｇ２１０の電位の変動が比較的小さくなるという利点が得られる。ソースフォロワとして接続されたＰＭＯＳ電界効果トランジスタ２２０にはさらに抵抗装置２３０が設けられている。この抵抗装置２３０はＰＭＯＳ電界効果トランジスタ２２０のソースＳ２２０と正の給電電圧Ｖ＋とに接続されている。このような接続により、抵抗装置２３０において、基準電流Ｉｒｅｆによって調整可能な基準電圧Ｕｒｅｆが降下する。したがって、この基準電圧Ｕｒｅｆに負荷電流ＩＬＤも依存する。
【００５１】
図１の実施例ではスイッチング装置３００は、ゲート端子Ｇ３１０とドレイン端子Ｄ３１０とソース端子Ｓ３１０とを有するスイッチングトランジスタ３１０を備えている。スイッチングトランジスタ３１０は図１の実施例ではＰＭＯＳ電界効果トランジスタとして構成されている。スイッチングトランジスタ３１０の制御端子Ｇ３１０は信号波形成形装置３３０に接続されており、該信号波形成形装置３３０は、ゲートＧ３１０に印加される信号を出力し、とりわけパルス波形を出力する。この信号波形成形装置３３０によって、スイッチングトランジスタ３１０の制御入力端Ｇ３１０に対する制御信号を、異なるレーザの異なる要件ごとに、異なるドライバの用途に対して制御することができる。
【００５２】
さらにスイッチング装置３００は、出力トランジスタ１００の制御入力端Ｇ１００と給電電圧Ｖ＋とに接続された素子３２０を有する。この素子３２０はたとえば抵抗であり、この抵抗はプルアップ抵抗とも称することができる。択一的に素子３２０は、たとえばトランジスタ等の制御可能な素子である。
【００５３】
スイッチオフされた状態では、スイッチングトランジスタ３３０は開放されている。このような状態では、基準電流Ｉｒｅｆに依存して基準電圧Ｖｒｅｆが形成される。基準回路網２００はトランジスタ２２０と２１０とを有する制御回路を成し、該制御回路の開ループの（減衰回路網４００が欠落している場合の）増幅率は基本的に、基準電流源２９０の内部抵抗によって決定される。スイッチングトランジスタ３１０を介して出力トランジスタ１００をスイッチオンすることにより、制御回路は強い妨害を受け、該妨害によって立ち上がり振動過程が発生する。この立ち上がり振動過程は通常、出力電流／負荷電流ＩＬＤと基準電流Ｉｒｅｆとに‐不所望の‐強いオーバーシュートを発生させ、その後にリンギング（減衰された振動）を発生させる。
【００５４】
制御回路のこのような立ち上がり振動の特性は、該制御回路の増幅特性と位相特性とによって決定される。オーバーシュートを伴わない立ち上がり振動が発生するようにするためには、いわゆる位相反転は少なくとも９０°でなければならない。それゆえ、基準電流源２９０のインピーダンスの変化が立ち上がり振動特性に影響する。図１の実施例では、制御ループの増幅応答および位相応答は負荷電流ＩＬＤ／基準電流Ｉｒｅｆの大きさに依存し、ひいてはレーザダイオードに対する電流パルスの大きさに強く依存するので、減衰は驚くべきことに、‐たとえばキャパシタンスと抵抗との直列回路である‐固定的に定義された減衰エレメントを介して行われるのではなく、基準電流路２８０と別の電流源４９０とに接続された減衰回路網４００によって行われる。
【００５５】
有利にはこの減衰回路網は、基準回路網の複製として構成される。減衰回路網４００は有利には、基準回路網２００と同様に構成される。両回路網２００および４００においてトランジスタは、等しい電流密度で動作する。減衰回路網４００は（基準回路網２００と対照的に）大きな出力トランジスタを駆動する必要がないので、該減衰回路網４００の立ち上がり振動特性は迅速であるか、ないしは、該減衰回路網４００と基準電流源２９０との並列接続によって基準電流源２９０の有効な内部抵抗を低減する等価的な減衰抵抗を形成する。基準回路網２００の制御回路のループ増幅率の低減により、ドライバ回路１０の安定性は上昇し、オーバーシュートが低減される。
【００５６】
このことにより、ドライバ回路１０自体によって発生する不所望の負荷電流ＩＬＤのオーバーシュートは低減されるかないしは完全に抑圧される。ここで、受動的な減衰素子である抵抗とキャパシタンスとから成る回路構成と比較して減衰回路網４００の方がより効率的であるという驚くべき効果が判明している。というのも、減衰回路網４００の特性も同様に基準電流Ｉｒｅｆによって影響されるからである。
【００５７】
有利には、基準回路網２００の素子と減衰回路網４００の素子とは幾何学的な関連性を有するが、このことは必須ではない。このような構成において有利には、基準回路網２００における電流密度と減衰回路網における電流密度とが等しくなるように、素子が形成される。幾何学的比率はＸ倍と表現される。
【００５８】
図１の実施例のドライバ回路１０は、「オン」状態および「オフ」状態の定常状態と、スイッチオン時およびスイッチオフ時の振舞いとによって表すことができる。「オン」定常状態では、スイッチングトランジスタ３１０がスイッチオンされることにより、スイッチング装置３００は低抵抗である。したがって基準電圧Ｖｒｅｆは、基準トランジスタ２１０のゲートＧ２１０にのみ印加されるのではなく、出力トランジスタ１００のゲートＧ１００にも印加される。基準トランジスタ２１０を有する基準回路網２００は、出力トランジスタ３００とともにカレントミラーを構成する。ＰＭＯＳ電界効果トランジスタ１００および２１０に現れる電流密度は等しい。
【００５９】
出力トランジスタ１００と基準トランジスタ２１０との間のチャネル幅の幾何学的な比に起因して、負荷電流ＩＬＤは基準電流Ｉｒｅｆに比例する。「オフ」状態では、スイッチングトランジスタ３１０がスイッチオフされることにより、スイッチング装置３００は高抵抗である。このことによって、出力トランジスタ１００の制御入力端Ｇ１００に正の給電電圧Ｖ＋の電位が印加され、出力トランジスタ１００は阻止する。このことにより、ゲート容量が抵抗３２０を介して放電されると、負荷電流ＩＬＤも遮断される。
【００６０】
図２にドライバ回路１０の別の実施例が示されている。スイッチング装置３００は、第１のスイッチングトランジスタ３１０の他に付加的に第２のスイッチングトランジスタ３２１を有する。信号波形成形装置３３０は第１のインバータ３３１と第２のインバータ３３２とを有し、これらのインバータはたとえばデジタルＣＭＯＳインバータとして構成され、デジタルデータ入力端ＢＩＮに印加されたデジタルデータを反転する。信号波形成形装置３３０は２つの出力端を有し、第１の出力端は第１のスイッチングトランジスタ３１０に接続されており、第２の出力端は第２のスイッチングトランジスタ３２１に接続されている。
【００６１】
第２のスイッチングトランジスタ３２１の制御入力端には、スイッチングトランジスタ３１０に対して反転された制御信号が供給され、第２のスイッチングトランジスタ３２１が阻止する場合に第１のスイッチングトランジスタは導通し、第１のスイッチングトランジスタ３１０が阻止する場合に第２のスイッチングトランジスタ３２１は導通する。ＰＭＯＳ電界効果トランジスタ２２０のソースに作用する抵抗装置２３０は、図２の実施例では、抵抗２３１と、とりわけＭＯＳダイオードとして接続されたＰＭＯＳ電界効果トランジスタ２３２とを有し、これらは並列接続されている。
【００６２】
第１の減衰回路網４００の他に付加的に第２の減衰回路網５００が設けられている。各減衰回路網４００，５００はそれぞれ電流源４９０ないしは５９０に接続されている。さらに、第１の減衰回路網４００はスイッチ４５０を介して基準電流路に接続されている。さらに、第２の減衰回路網５００は第２のスイッチ５５０を介して、同様に基準電流路に接続されている。スイッチ４５０および５５０はたとえばＰＭＯＳ電界効果トランジスタとすることができる。図２の実施例はここではたとえば、スイッチ４５０および５５０を介して要求に応じて閉成することができる２つの減衰回路網４００および５００を使用する。
【００６３】
もちろん、より多くの減衰回路網を使用することもできる。有利には両減衰回路網４００および５００は、基準回路網２００に相応する素子接続を有する。有利には基準回路網２００と両減衰回路網４００および５００とにおいて等しい電流密度を実現するために、回路網２００，４００および５００の素子のジオメトリは相互に一定の比率を有する。こうするために、第１の減衰回路網４００はＸの倍率を有し、第２の減衰回路網はＹの倍率を有する。
【００６４】
両減衰回路網はいずれも、基準トランジスタ２１０に相応するトランジスタ４１０ないしは５１０を有する。また、両減衰回路網４００，５００は、ＰＭＯＳ電界効果トランジスタ２２０に相応するＰＭＯＳ電界効果トランジスタ４２０ないしは５２０を有する。両減衰回路網では、抵抗２３１およびＰＭＯＳ電界効果トランジスタ２３２を有する抵抗装置２３０も、抵抗４３１および５３１とＰＭＯＳ電界効果トランジスタ４３２および５３２をそれぞれ備えた抵抗装置４３０および５３０と相補関係にある。
【００６５】
各減衰回路網４００ないしは５００に接続された電流源４９０ないしは５９０は倍率ＸないしはＹに適合され、電流源４９０から電流ｘＩｒｅｆが供給され、電流源５９０から別の電流ｙＩｒｅｆが供給される。倍率がＸ＝Ｙと等しい場合、これらの電流ｘＩｒｅｆおよびｙＩｒｅｆも等しくすることができ、また、倍率がＸ≠Ｙと異なる場合には、相応に相互に偏差することができる。
【００６６】
スイッチオン過程を図２の実施例に基づいて以下で説明する。スイッチングトランジスタ３２１はまず、デジタルデータ入力端ＢＩＮに入力された論理信号によって阻止される。その後、第１のスイッチングトランジスタ３１０は導通され、出力トランジスタ１００のゲート‐ソース電圧は基準電圧Ｖｒｅｆになる。出力トランジスタ１００の幾何的サイズと、この幾何的サイズに関連するゲート容量が基準トランジスタ２１０より大きいこととに起因して、出力トランジスタ１００のゲートＧ１００に対する負荷電流は、迅速なスイッチオンを行うために高くなければならない。
【００６７】
この負荷電流は変位電流とも称される。というのも、この電流によって出力トランジスタ１００のゲート容量が充電されるからである。この負荷電流によってゲート電位が降下し、基準電圧Ｕｒｅｆは給電電圧Ｖ＋に対して降下する。このことにより、基準トランジスタ２１０を流れるドレイン電流も小さくなり、ＰＭＯＳ電界効果トランジスタ２２０は開放制御される。したがって、トランジスタ２１０および２２０は制御回路を構成する。
【００６８】
出力トランジスタ１００のゲート容量は大きいので、オーバーシュート（overshoot）後に初めて、定常値に制御する制御回路の立ち上がり振動に達する。それゆえ、図２の実施例の回路には付加的な手段として、レーザダイオードのタイプに応じて、制御振動を減衰する前記減衰回路網４００または５００のうち少なくともいずれか１つが必要である。
【００６９】
スイッチオフ時には、第１のスイッチングトランジスタ３１０が阻止され、第２のスイッチングトランジスタ３２１がスイッチオンされる。その際には、まず第１のスイッチングトランジスタ３１０を阻止し、その後に第２のスイッチングトランジスタ３２１をスイッチオンするのが目的に適っている。このことにより、基準電圧Ｖｒｅｆを生成するために基準回路網２００と電流源２９０とから構成された部分回路にかかる負荷が可能な限り小さくなる。こうするために図２の実施例では、信号波形成形装置３３０の第１のインバータ３３１が第２のスイッチングトランジスタに対する制御信号を、第１のトランジスタ３１０に対する制御信号に対して遅延する。
【００７０】
図２の実施例では、基準回路網２００の素子と各減衰回路網４００ないしは５００の素子とは幾何学的な関連性を有する。素子の幾何学的な関係は、回路網２００，４００および５００における電流密度がそれぞれ等しくなるようにされる。Ｘ＝０．５の比率はたとえば、トランジスタ４１０のチャネル幅が基準トランジスタ２１０のチャネル幅の０．５倍のみであることを意味する。このことは、抵抗２３１の抵抗値の半分を有する抵抗４３１にも相応に当てはまる。
【００７１】
図３にドライバ回路１０の別の実施例が示されている。ＰＭＯＳ電界効果トランジスタ４６０はここでは制御可能な（能動）抵抗として使用される。このような抵抗では、アナログ制御電圧ＶＣがＰＭＯＳ電界効果トランジスタ４６０に印加される。このアナログ制御電圧ＶＣにより、ＰＭＯＳ電界効果トランジスタ４６０のドレイン‐ソース区間の可変抵抗によって減衰度を連続的に調整することにより、減衰回路網４００による減衰量を変化することができる。
【００７２】
図２の実施例と図３の実施例とを組み合わせることも考えられる。その際には、連続的な制御エレメント４６０も離散的な制御エレメント４５０，５５０も使用する。スイッチングトランジスタ３１０および３２１のスイッチオンおよびスイッチオフの時間的順序は、出力電流ＩＬＤの立ち上がり振動特性も大きく影響する。それゆえ図３の実施例において、パルス成形器３３３および３３４が設けられており、これらのパルス成形器３３３および３３４によってスイッチングトランジスタ３１０および３２１に対する制御信号を最適化することができる。有利にはパルス成形器３３３および３３４は、立ち上がり振動状態において両出力端に、相補的な信号を出力するように構成されている。
【００７３】
図中のパルス成形器３３３，３３４は、必要とされる用途に応じて、固定的な信号遅延を発生するか、または調整によって異なる信号遅延を発生することができる。たとえば有利には、下降エッジが３３４から現れる前に上昇エッジが３３３から現れ、下降エッジが３３３から現れる前に上昇エッジが３３４から現れる。有利にはパルス成形器３３３と３３４とは、上昇エッジおよび下降エッジを異なって遅延するように構成される。
【００７４】
図４にドライバ回路１０の別の実施例が示されている。負荷電流路２８０に第１の抵抗２１２が配置され、基準電流Ｉｒｅｆは基準トランジスタ２１０と第１の抵抗２１２と電流源２９０とを流れる。ここでは、トランジスタ１００および２１０のドレイン‐ソース電圧が可能な限り等しい場合にのみ、基準電流Ｉｒｅｆと負荷電流ＩＬＤとの電流伝達比は最適であることを考慮する。しかしこのことは、電流に依存して負荷要素で発生する電圧降下に起因して‐図４の実施例ではレーザダイオード１９０で発生する電圧降下に起因して‐近似的にしか実現することができない。
【００７５】
基準回路網２００内で基準トランジスタ２１０のドレイン線路にある第１の抵抗２１２により、基準トランジスタ２１０のドレイン‐ソース電圧は電流に依存して低減される。このことにより、基準トランジスタ２１０のドレイン‐ソース電圧は電流の上昇とともに低減し、電流伝達比１：Ｎを近似的に一定に維持することができる。
【００７６】
負荷電流ＩＬＤに対する伝達比Ｎの依存性は、集積回路の接続線路で発生する不可避の電圧降下に起因する。図４の実施例において基準電流路２８０に付加的に挿入された抵抗２１１により、ここで生成される電圧降下によって出力トランジスタ１００のゲート‐ソース電圧が電流に依存して上昇し、ひいては該電圧降下が負荷電流ＩＬＤの降下に抗することによって、このような作用は補償される。有利には、抵抗２１２および２１１に相応する抵抗が減衰回路網４００，５００にも設けられ、相応の倍率ＸないしはＹでスケーリングされる。
【００７７】
図４にはＭＯＳキャパシタンス３３６が設けられている。これはたとえば、ソースとドレインとが接続されたＰＭＯＳ電界効果トランジスタによって実現される。ＭＯＳキャパシタンス３３６は、容量値が有利には第１のスイッチングトランジスタ３１０の容量値に等しい容量性素子を形成する。スイッチングトランジスタ３１０のスイッチオン時には、該スイッチングトランジスタ３１０の容量を介して駆動制御回路３３０からの電荷が出力トランジスタ１００のゲートにも伝達される。このことによって、とりわけ小さい負荷電流ＩＬＤで、該負荷電流ＩＬＤがさらに過剰上昇する。この作用は、第１のスイッチングトランジスタに対して逆相に駆動制御されるＭＯＳキャパシタンス３３６によって、少なくとも部分的に補償される。理想的な寸法決めの場合、スイッチオンフェーズ中にスイッチングトランジスタ３１０から伝達される電荷はＭＯＳキャパシタンス３３６によって消失される。
【００７８】
図５にドライバ回路１０の別の実施例が示されている。たとえば青色レーザダイオード等である高抵抗の負荷を駆動制御する場合、いわゆるカスコード接続を使用するのが有利である。カスコード接続により、とりわけ出力トランジスタ１００のドレイン‐ゲート容量によって発生するいわゆるミラー効果が低減される。カスコード接続によって回路の帯域幅はより大きくなり、スイッチング過程がより高速になる。付加的に、出力トランジスタ１００によってドレイン電流の電圧依存性も低減される。
【００７９】
カスコード回路を構成するために図５の実施例では、制御入力端が１つの電圧源７０に共通に接続されたＰＭＯＳ電界効果トランジスタ１７０，２７０および４７０が設けられている。択一的に、各トランジスタ１７０，２７０，４７０のゲート電位を供給するために別の接続を行うこともできる。たとえば、ゲート電位を基準電流Ｉｒｅｆから導出することができる。
【００８０】
トランジスタ１７０，２７０および４７０はゲート接地で動作する。ＰＭＯＳ電界効果トランジスタ２７０は出力トランジスタ１００に直列接続されている。両トランジスタ１００，１７０は負荷電流路１８０に配置されている。ＰＭＯＳ電界効果トランジスタ１７０は基準トランジスタ２１０に直列接続されており、両トランジスタは基準電流路２８０に配置されている。有利にはトランジスタ１７０，２７０および４７０はトランジスタ１００，２１０および４１０に相応して、チャネル幅の相応の比率Ｘ：１：Ｎを有する。
【００８１】
有利にはボンディングワイヤによってインダクタンス１４０および２４０が生成される。ボンディングワイヤのインダクタンスと磁気的結合とは、負荷電流ＩＬＤのパルス波形に影響する。出力トランジスタ１００および基準トランジスタ２１０は別個のボンディングワイヤ１４０ないしは２４０を介して給電電圧Ｖ＋に接続される。出力トランジスタ１００における高速の電流パルスでボンディングワイヤインダクタンス１４０に発生する電圧降下により、オーバーシュートおよびリンギングの減衰が行われる。この方法は、減衰回路網４００ないしは５００による減衰とともに付加的に使用することができる。減衰回路網４００および５００によって実施される減衰手段とインダクタンス１４０および２４０による減衰素子によって実施される減衰手段との双方を組み合わせることにより、ドライバ回路１０自体によって発生するオーバーシュートも、給電線の寄生振動回路によって発生するオーバーシュートも、別個に補償できるという驚くべき効果が得られる。このことにより、幅広い境界で減衰度を変化することができる。
【００８２】
本発明は、図１〜５に示された実施形態に限定されない。たとえば、別の減衰回路網５００とスイッチ４５０および５５０とを、図１，３，４または５の実施例に設けることができる。さらに、能動抵抗４６０および／またはパルス成形段３３３ないしは３３４を図１，２，４または５の実施例に設けることもできる。また、抵抗２１１ないしは２１２のうち少なくとも１つの抵抗を図１，２，３または５の実施例に設けることもできる。また、容量性素子３３６を実施例１，２，３または５のうちいずれかの実施例において設けることもできる。さらに、トランジスタ１２０，２７０および４７０を有する図５のカスケード回路を図１〜４の実施例のうちいずれかの実施例において設けることもできる。さらに、インダクタンス１４０および２４０を図１〜４に示された実施例のうちいずれかの実施例において設けることもできる。図１〜５に示されたＰＭＯＳ電界効果トランジスタの代わりに、択一的または組み合わせで、ＮＭＯＳ電界効果トランジスタを有する相補的な回路または回路部分を使用するかまたは接続することができる。
【符号の説明】
【００８３】
１０    ドライバ回路
７０    電圧源
１００  出力トランジスタ、ＭＯＳ電界効果トランジスタ
１００  負荷端子
１４０，２４０  インダクタンス
１７０  別の出力トランジスタ
１８０  負荷電流路
１９０  負荷、レーザダイオード、発光ダイオード
２００  基準回路網
２１０  基準トランジスタ、ＭＯＳ電界効果トランジスタ
２１１，２１２，２３０，４３０，５３０  抵抗素子、抵抗
２２０，２３２，２７０，４１０，４２０，４３２，４７０，５１０，５２０，５３２  トランジスタ、ＭＯＳ電界効果トランジスタ
２３０，３２０，４３０，５３０  抵抗装置
２８０  基準電流路
２９０，４９０，５９０  電流源、定電流源
３００  スイッチング装置
３１０，３２１，４５０，５５０  スイッチングトランジスタ
３３０  信号波形成形装置
３３１，３３２  アナログ／デジタルインバータ
３３３，３３４  パルス成形段
３３６  容量性素子、ＭＯＳダイオード
４００，５００  減衰回路網
４６０  調整可能な抵抗、ＭＯＳ電界効果トランジスタ
Ｄ２２０，Ｄ３１０  ドレイン
Ｇ１００，Ｇ２１０，Ｇ２２０，Ｇ３１０  ゲート
Ｓ２２０，Ｓ３１０  ソース
Ｖ＋，Ｖ−  給電電圧
Ｕｒｅｆ，Ｖｒｅｆ  基準電圧
ＩＬＤ  負荷電流
Ｉｒｅｆ  基準電流
ｘＩｒｅｆ，ｙＩｒｅｆ  減衰電流
ＢＩＮ  デジタルデータ入力端
Ｎ，Ｘ  伝達比、ミラー係数、倍率
【図１】
2009224780.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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