(57)【要約】【課題】インダクタンスを外部から簡単に調整することができる差動アンプ回路を得る。【解決手段】差動対を構成する第１及び第２のトランジスタと、第１のトランジスタの出力端子と電源との間に接続された第１のインダクタと、第２のトランジスタの出力端子と電源との間に接続された第２のインダクタと、第１のインダクタにシリアル接続された第１のトランスミッションゲートと、第２のインダクタにシリアル接続された第２のトランスミッションゲートとを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動対を構成する第１及び第２のトランジスタと、
前記第１のトランジスタの出力端子と電源との間に接続された第１のインダクタと、
前記第２のトランジスタの出力端子と前記電源との間に接続された第２のインダクタと、
前記第１のインダクタにシリアル接続された第１のトランスミッションゲートと、
前記第２のインダクタにシリアル接続された第２のトランスミッションゲートとを有することを特徴とする差動アンプ回路。
【請求項２】
差動対を構成する第１及び第２のトランジスタと、
前記第１のトランジスタの出力端子と電源との間に接続された第１のインダクタと、
前記第２のトランジスタの出力端子と前記電源との間に接続された第２のインダクタと、
前記第１のインダクタにパラレル接続された第１のトランスミッションゲートと、
前記第２のインダクタにパラレル接続された第２のトランスミッションゲートとを有することを特徴とする差動アンプ回路。
【請求項３】
前記第１のインダクタにパラレル接続され、前記第１のトランスミッションゲートにシリアル接続された第１の抵抗と、
前記第２のインダクタにパラレル接続され、前記第２のトランスミッションゲートにシリアル接続された第２の抵抗とを更に有することを特徴とする請求項２に記載の差動アンプ回路。
【請求項４】
差動対を構成する第１及び第２のトランジスタと、
前記第１のトランジスタの出力端子と電源との間に接続された第１のインダクタと、
前記第２のトランジスタの出力端子と前記電源との間に接続された第２のインダクタと、
前記第１のインダクタと前記第２のインダクタとの間に接続されたトランスミッションゲートとを有することを特徴とする差動アンプ回路。
【請求項５】
前記第１のインダクタと前記第２のインダクタとの間に接続され、前記トランスミッションゲートにシリアル接続された抵抗を更に有することを特徴とする請求項４に記載の差動アンプ回路。
【請求項６】
前記第１及び第２のトランスミッションゲートは、それぞれ、パラレル接続された複数のトランスミッションゲートを有することを特徴とする請求項１〜３の何れか１項に記載の差動アンプ回路。
【請求項７】
前記トランスミッションゲートは、パラレル接続された複数のトランスミッションゲートを有することを特徴とする請求項４又は５に記載の差動アンプ回路。
【請求項８】
前記複数のトランスミッションゲートのゲート長及びゲート幅は互いに異なることを特徴とする請求項６又は７に記載の差動アンプ回路。
【請求項９】
前記第１及び第２のインダクタは、それぞれ、パラレル接続された複数のインダクタを有することを特徴とする請求項１〜３の何れか１項に記載の差動アンプ回路。
【請求項１０】
前記第１及び第２のトランスミッションゲートのゲート電圧はアナログ制御されることを特徴とする請求項１〜３の何れか１項に記載の差動アンプ回路。
【請求項１１】
前記トランスミッションゲートのゲート電圧はアナログ制御されることを特徴とする請求項４又は５に記載の差動アンプ回路。
【請求項１２】
前記第１及び第２のトランスミッションゲートのゲート電圧はデジタル制御されることを特徴とする請求項１〜３の何れか１項に記載の差動アンプ回路。
【請求項１３】
前記トランスミッションゲートのゲート電圧はデジタル制御されることを特徴とする請求項４又は５に記載の差動アンプ回路。
【請求項１４】
前記第１及び第２のトランスミッションゲートは、パラレル接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを有するか、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方を有することを特徴とする請求項１〜３の何れか１項に記載の差動アンプ回路。
【請求項１５】
前記トランスミッションゲートは、パラレル接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを有するか、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方を有することを特徴とする請求項４又は５に記載の差動アンプ回路。
【請求項１６】
前記第１及び第２のトランジスタと前記第１及び第２のトランスミッションゲートはＩＣチップ上に形成され、
前記第１及び第２のインダクタは、前記ＩＣチップとリードフレームの電源端子を接続するワイヤのインダクタ成分であることを特徴とする請求項１〜３の何れか１項に記載の差動アンプ回路。
【請求項１７】
前記第１及び第２のトランジスタと前記トランスミッションゲートはＩＣチップ上に形成され、
前記第１及び第２のインダクタは、前記ＩＣチップとリードフレームの電源端子を接続するワイヤのインダクタ成分であることを特徴とする請求項４又は５に記載の差動アンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタンスを外部から簡単に調整することができる差動アンプ回路に関するものである。
【背景技術】
【０００２】
差動アンプ回路において、インダクタンスは動作帯域に大きな影響を与える。そこで、動作帯域を向上するためにインダクタピーキングが用いられる。インダクタピーキングにより、高周波領域でピークゲインを発生させ、結果として帯域向上を目指している。
【０００３】
また、インダクタンスは、差動アンプ回路の出力アイパターンにも大きな影響を与える。インダクタンスが所定の値より大きければアイパターンのオーバーシュートやアンダーシュートが発生し、ジッタの増加を発生する危険性もある。一方、インダクタンスが所定の値より小さければ、差動アンプ回路の帯域不足が生じ、アイパターンにおいてＴｒ／Ｔｆ不足等を発生させる。従って、特に１０Ｇｂｐｓクラスの高周波アンプでは、インダクタンスの最適化が重要である。
【０００４】
ここで、インダクタピーキングの効果について説明する。図２２は、一般的な差動アンプ回路の周波数特性を示す図である。差動アンプ回路の抵抗成分が負荷抵抗のみの場合は、差動アンプ回路のゲインＳ２１は実線のようになる。即ち、低周波領域ではＳ２１は負荷抵抗によって決まり、高周波領域ではアンプの帯域劣化によりＳ２１が劣化する。
【０００５】
この高周波領域での劣化を補正するためにインダクタのピーキング効果を用いる。差動アンプ回路の抵抗成分が負荷抵抗とインダクタの場合は、Ｓ２１は破線のようになり、高周波領域での周波数特性が改善される。
【０００６】
抵抗成分が負荷抵抗のみの場合、Ｓ２１はＲとなる。一方、抵抗成分が負荷抵抗とインダクタの場合、Ｓ２１はＲ＋ｊωＬとなる。ここで、Ｒは実抵抗成分、ｊは虚数、ωは伝送波の角周波数、Ｌはインダクタンスを表す。このように、インダクタを設けることで、高周波領域での周波数特性を改善することができる。
【０００７】
なお、特許文献１には、半導体レーザ駆動回路においてピーキング特性を調整可能に構成することが記載されているが、具体的にどのような構成にするのかは記載されていない。また、特許文献２には、負荷抵抗値を調整してゲインを調整することが記載されているが、ピークゲインやピーク周波数を調整することは記載されていない。
【０００８】
【特許文献１】特開２０００−１３８４１５号公報
【特許文献２】特開平１０−１６３８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
インダクタンスのシミュレーションモデルは、電磁界解析等により高精度なレイアウト抽出を行っている。しかし、１０Ｇｂｐｓクラスの高周波では、インダクタンスの実測値とシミュレーション結果が一致しにくい。そこで、インダクタンスを実測で合わせ込む必要がある。
【００１０】
また、同一の回路であっても、使用される環境、システム、アプリケーション、環境温度、動作周波数、電源電圧、入力波形や望まれる出力波形、入出力の伝送線路の仕上がり具合などによって、最適なインダクタンスが異なる。しかし、従来の差動アンプ回路はインダクタンスを外部から簡単に調整することができなかったため、試作や作振り（調整のため同じ目的の回路を複数作成すること）を何度も行わなければならなかった。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は、インダクタンスを外部から簡単に調整することができる差動アンプ回路を得るものである。
【課題を解決するための手段】
【００１２】
本発明に係る差動アンプ回路は、差動対を構成する第１及び第２のトランジスタと、第１のトランジスタの出力端子と電源との間に接続された第１のインダクタと、第２のトランジスタの出力端子と電源との間に接続された第２のインダクタと、第１のインダクタにシリアル接続された第１のトランスミッションゲートと、第２のインダクタにシリアル接続された第２のトランスミッションゲートとを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１３】
本発明により、インダクタンスを外部から簡単に調整することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る差動アンプ回路を示す回路図である。トランジスタ１０（第１のトランジスタ）とトランジスタ１１（第２のトランジスタ）は差動対を構成するカレントスイッチトランジスタである。トランジスタ１０，１１はバイポーラトランジスタでも、ＣＭＯＳトランジスタでも構わない。トランジスタ１０，１１のゲートにそれぞれ差動入力ＩＮ＿Ｐ，ＩＮ＿Ｎが入力され、トランジスタ１０，１１のドレイン（出力端子）からそれぞれ差動出力ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎが出力される。
【００１５】
トランジスタ１０，１１のソースは共通接続され、このソースと接地点との間に定電流源１２が接続されている。トランジスタ１０のドレインと電源との間に、負荷抵抗１３（第１の負荷抵抗）とインダクタ１４（第１のインダクタ）がシリアル接続されている。トランジスタ１１のドレインと電源との間に、負荷抵抗１５（第２の負荷抵抗）とインダクタ１６（第２のインダクタ）がシリアル接続されている。
【００１６】
本実施の形態では、上記のようなインダクタピーキングを用いた一般的な差動アンプ回路に、インダクタンスを調整するためのトランスミッションゲート（Transmission Gate）１７，１８（第１及び第２のトランスミッションゲート）を付加している。トランスミッションゲート１７はインダクタ１４にシリアル接続され、トランスミッションゲート１８はインダクタ１６にシリアル接続されている。また、トランスミッションゲート１７，１８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにより構成されている。そして、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートには互いに相補な信号が入力される。
【００１７】
上記の差動アンプ回路の動作について説明する。動作帯域を向上させるインダクタ１４，１６にシリアル接続されたトランスミッションゲート１７，１８のゲート電圧をそれぞれ調整する。具体的には、トランスミッションゲート１７，１８を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電圧をそれぞれ調整する。これにより、トランスミッションゲート１７，１８のインピーダンス（インダクタ１４，１６と負荷抵抗１３，１５との間のインピーダンス）を変化させ、差動アンプ回路のインダクタンスを変化させる。
【００１８】
ここで、トランスミッションゲート１７，１８のインピーダンスをＲＴＧとすると、差動アンプ回路のゲインＳ２１はＲ＋ｊωＬ＋ＲＴＧとなる。ＲやＲＴＧが大きくなると、インダクタのＱ値（Quality Factor）が劣化してＬ成分が小さく見える傾向がある。そこで、本実施の形態では、可変の実抵抗成分ＲＴＧを増減させて、差動アンプ回路のインダクタンスを変化させ、ピーキング量（図２２の破線）を調整する。
【００１９】
図２は、図１の差動アンプ回路の周波数特性を示す図である。実線はトランスミッションゲート１７，１８のインピーダンスＲＴＧが大きい場合、破線はＲＴＧが小さい場合である。
【００２０】
ＲＴＧを大きくすると、インダクタンスＬ（ピーク値）が小さくなる。この場合、Ｓ２１はＲ＋ｊωＬ（小）＋ＲＴＧ（大）となる。従って、ｊωＬが小さいため、高周波領域ではＳ２１が小さくなる。しかし、低周波領域ではｊωＬが０Ωに見え、Ｓ２１はＲ＋ＲＴＧ（大）となるため、Ｓ２１は大きくなる。
【００２１】
一方、ＲＴＧを小さくすると、インダクタンスＬが大きくなる。この場合、Ｓ２１はＲ＋ｊωＬ（大）＋ＲＴＧ（小）となる。従って、ｊωＬが大きいため、高周波領域ではＳ２１が大きくなる。しかし、低周波領域ではｊωＬが０Ωに見え、Ｓ２１はＲ＋ＲＴＧ（小）となるため、ＲＴＧが大きい場合に比べてＳ２１は劣化する。
【００２２】
以上説明したように、本実施の形態に係る差動アンプ回路は、トランスミッションゲート１７，１８のゲート電圧を調整するだけで、インダクタンスを外部から簡単に調整することができる。このため、インダクタンスの最適化の試作回数や作振り数が削減される。また、細かいインダクタンスの調整も可能となるため、最適値の合わせ込み精度が高くなる。
【００２３】
実施の形態２．
図３は、本発明の実施の形態２に係る差動アンプ回路を示す回路図である。トランスミッションゲート１７がインダクタ１４にパラレル接続され、トランスミッションゲート１８がインダクタ１６にパラレル接続されている。その他の構成は実施の形態１と同様である。
【００２４】
本実施の形態２に係る差動アンプ回路の動作について説明する。実施の形態１と同様に、トランスミッションゲート１７，１８のゲート電圧を変化させることにより、トランスミッションゲート１７，１８のインピーダンスを調整して、インダクタンスを調整する。これにより、実施の形態１と同様の効果を得ることができる。ただし、トランスミッションゲート１７，１８のインピーダンスと差動アンプ回路のインダクタンスの関係性が実施の形態１と異なる。これについて以下に説明する。
【００２５】
図４は、図３の差動アンプ回路の周波数特性を示す図である。トランスミッションゲート１７，１８のインピーダンスＲＴＧを大きくするとインダクタンスＬが大きくなるため、Ｓ２１はＲ＋ｊωＬ（大）となる。一方、ＲＴＧを小さくするとインダクタンスＬが小さくなるため、Ｓ２１はＲ＋ｊωＬ（小）となる。従って、高周波領域では、ＲＴＧが大きいほどＳ２１が大きくなるため、ＲＴＧとインダクタンスＬの関係が実施の形態１に対して反転する。また、低周波領域ではｊωＬが０Ωに見え、Ｓ２１はＲとなるため、Ｓ２１はＲＴＧによらずほぼ一定となる。
【００２６】
実施の形態３．
図５は、本発明の実施の形態３に係る差動アンプ回路を示す回路図である。この回路は、実施の形態３の回路にダンピング抵抗として抵抗１９，２０（第１及び第２の抵抗）を挿入したものである。抵抗１９は、インダクタ１４にパラレル接続され、トランスミッションゲート１７にシリアル接続されている。抵抗２０は、インダクタ１６にパラレル接続され、トランスミッションゲート１８にシリアル接続されている。
【００２７】
図６は、図５の差動アンプ回路の周波数特性を示す図である。実線は抵抗１９，２０のインピーダンスＲｄが小さい場合、破線はＲｄが大きい場合である。なお、ここではトランスミッションゲート１７，１８のインピーダンスＲＴＧを変化させないものとする。
【００２８】
抵抗１９，２０のインピーダンスＲｄを大きくするとインダクタンスＬが大きくなるため、Ｓ２１はＲ＋ｊωＬ（大）となる。一方、Ｒｄを小さくするとインダクタンスＬが小さくなるため、Ｓ２１はＲ＋ｊωＬ（小）となる。従って、高周波領域では、抵抗１９，２０のインピーダンスＲｄが大きいほど、Ｓ２１は大きくなる。また、低周波領域ではｊωＬが０Ωに見え、Ｓ２１はＲとなるため、Ｓ２１はＲｄによらずほぼ一定となる。
【００２９】
以上説明したように、抵抗１９，２０を挿入することにより、低周波領域ではインダクタ成分を変化させず、高周波領域でのみインダクタ成分を変化させることができる。
【００３０】
実施の形態４．
図７は、本発明の実施の形態４に係る差動アンプ回路を示す回路図である。トランスミッションゲート１７，１８の代わりに、トランスミッションゲート２１がインダクタ１４とインダクタ１６との間に接続されている。即ち、差動アンプ回路の差動対に対してトランスミッションゲート２１をクロス接続させている。その他の構成は実施の形態１と同様である。
【００３１】
本実施の形態４に係る差動アンプ回路の特性は、実施の形態２の特性（図４）と同様である。即ち、高周波領域では、トランスミッションゲート２１のインピーダンスＲＴＧが大きいほどＳ２１が大きくなり、低周波領域ではＳ２１はＲＴＧによらずほぼ一定となる。
【００３２】
実施の形態５．
図８は、本発明の実施の形態５に係る差動アンプ回路を示す回路図である。この回路は、実施の形態４の回路にダンピング抵抗として抵抗２２，２３を挿入したものである。抵抗２２，２３は、トランスミッションゲート２１にシリアル接続されている。
【００３３】
本実施の形態５に係る差動アンプ回路の特性は、実施の形態３の特性（図６）と同様である。即ち、抵抗１９，２０を挿入することにより、低周波領域ではインダクタ成分を変化させず、高周波領域でのみインダクタ成分を変化させることができる。
【００３４】
実施の形態６．
図９は、本発明の実施の形態６に係る差動アンプ回路を示す回路図である。インダクタ１４にシリアル接続された第１のトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲート１７a，１７ｂを有する。また、インダクタ１６にシリアル接続された第２のトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲート１８a，１８ｂを有する。その他の構成は実施の形態１と同様である。
【００３５】
図１０は、図９の回路のインダクタンス特性を示す図である。トランスミッションゲート１７a，１８aと１７ｂ，１８ｂを両方ともＯＮした場合は、トランスミッションゲート全体のインピーダンスが最小となり、差動アンプ回路のインダクタンスが最大となる。ただし、トランスミッションゲート１７a，１８aと１７ｂ，１８ｂを全てにＯＮしても、実質インピーダンスは０Ωにはならない。また、トランスミッションゲート１７a，１８aと１７ｂ，１８ｂを全てＯＦＦすると、トランスミッションゲート全体のインピーダンスが最大となり、差動アンプ回路のインダクタンスが最小となる。また、トランスミッションゲート１７a，１８aと１７ｂ，１８ｂの一方をＯＮとし、他方をＯＦＦとした場合は、トランスミッションゲート全体のインピーダンスは中間となり、差動アンプ回路のインダクタンスも中間となる。従って、差動アンプ回路のインダクタンスの調整ビットが２ビット（３段階）となる。
【００３６】
以上説明したように、第１及び第２のトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲートを用いることで、差動アンプ回路の調整ビットを増やすことができ、制御レンジを細かくすることができる。
【００３７】
実施の形態７．
図１１は、本発明の実施の形態７に係る差動アンプ回路を示す回路図である。インダクタ１４にパラレル接続された第１のトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲート１７a，１７ｂを有する。また、インダクタ１６にパラレル接続された第２のトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲート１８a，１８ｂを有する。その他の構成は実施の形態２と同様である。
【００３８】
図１２は、図１１の回路のインダクタンス特性を示す図である。インダクタンス特性は、図９の回路のインダクタンス特性（図１０）を反転したものとなる。このように第１及び第２のトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲートを用いることで、差動アンプ回路の調整ビットを増やすことができ、制御レンジを細かくすることができる。
【００３９】
また、複数のトランスミッションゲート１７a，１８aと１７ｂ，１８ｂのゲート長及びゲート幅が互いに異なることが好ましい。これにより、トランスミッションゲート１７a，１８aと１７ｂ，１８ｂがＯＮ又はＯＦＦしたときのインピーダンスを変えることができる。図１３は、図１１の回路において、複数のトランスミッションゲートのゲート長及びゲート幅が互いに異なる場合のインダクタンス特性を示す図である。図示のように、差動アンプ回路のインダクタンスを４段階に調整することができる。従って、差動アンプ回路の調整ビットを更に増やすことができ、制御レンジを更に細かくすることができる。
【００４０】
実施の形態８．
図１４は、本発明の実施の形態８に係る差動アンプ回路を示す回路図である。差動アンプ回路の差動対に対してクロス接続されたトランスミッションゲートとして、パラレル接続された複数のトランスミッションゲート２１ａ，２１ｂを有する。その他の構成は実施の形態４と同様である。
【００４１】
本実施の形態８に係る差動アンプ回路の特性は、実施の形態７の特性（図１２）と同様である。このように、トランスミッションゲートとして、パラレル接続された複数のトランスミッションゲートを用いることで、差動アンプ回路の調整ビットを増やすことができ、制御レンジを細かくすることができる。
【００４２】
実施の形態９．
図１５は、本発明の実施の形態９に係る差動アンプ回路を示す回路図である。実施の形態１の回路において、第１のインダクタとして、パラレル接続された複数のインダクタ１４ａ，１４ｂを有する。また、第２のインダクタとして、パラレル接続された複数のインダクタ１６ａ，１６ｂを有する。そして、インダクタ１４ａ，１４ｂ，１６ａ，１６ｂに、それぞれトランスミッションゲート１７ａ，１７ｂ，１８ａ，１８ｂがシリアル接続されている。また、調整レンジを広げるため、インダクタ１４ａ，１６ａとインダクタ１４ｂ，１６ｂが異なるインダクタンスとなるようにレイアウトする。
【００４３】
図１６は、図１５の回路のインダクタンス特性を示す図である。図示のように、差動アンプ回路のインダクタンスを４段階に調整することができる。従って、差動アンプ回路の調整ビットを更に増やすことができ、制御レンジを更に細かくすることができる。
【００４４】
実施の形態１０．
図１７は、本発明の実施の形態１０に係る差動アンプ回路を示す回路図である。実施の形態２の回路において、第１のインダクタとして、パラレル接続された複数のインダクタ１４ａ，１４ｂを有する。また、第２のインダクタとして、パラレル接続された複数のインダクタ１６ａ，１６ｂを有する。そして、インダクタ１４ａ，１４ｂ，１６ａ，１６ｂに、それぞれトランスミッションゲート１７ａ，１７ｂ，１８ａ，１８ｂがパラレル接続されている。また、調整レンジを広げるため、インダクタ１４ａ，１６ａとインダクタ１４ｂ，１６ｂが異なるインダクタンスとなるようにレイアウトする。
【００４５】
本実施の形態１０に係る差動アンプ回路の特性は、実施の形態９の特性（図１６）と同様である。従って、差動アンプ回路の調整ビットを更に増やすことができ、制御レンジを更に細かくすることができる。
【００４６】
上記の実施の形態１〜１０の差動アンプ回路において、トランスミッションゲート（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ）のゲート電圧はアナログ制御又はデジタル制御される。
【００４７】
図１８は、図３の回路をアナログ制御したときの特性を示す図である。ＮＭＯＳトランジスタのゲート電圧を上げるとトランスミッションゲートＴＧのインピーダンスは下がるため、差動アンプ回路のインダクタンスは下がる。一方、ＰＭＯＳトランジスタの電圧を上げるとトランスミッションゲートＴＧのインピーダンスは上がるため、差動アンプ回路のインダクタンスは上がる。このようにトランスミッションゲートのゲート電圧をアナログ制御することにより、差動アンプ回路のインダクタンスの最適点を調整することができる。ただし、実質的に調整できる領域は、急激に変化している狭い領域のみである。
【００４８】
図１９は、図３の回路をデジタル制御したときの特性を示す図である。ＮＭＯＳトランジスタのゲート電圧をＨｉｇｈレベルにしてＮＭＯＳトランジスタをＯｎにするとトランスミッションゲートのインピーダンスが下がるため、差動アンプ回路のインダクタンスは下がる。一方、ＰＭＯＳトランジスタのゲート電圧をＬｏｗレベルにしてＰＭＯＳトランジスタをＯｎにするとトランスミッションゲートのインピーダンスは下がるため、差動アンプ回路のインダクタンスは下がる。このようにトランスミッションゲートのゲート電圧をデジタル制御することにより、差動アンプ回路のインダクタンスをデジタル的に調整することができる。なお、図７の回路をアナログ制御又はデジタル制御したときの特性は、図３の回路の特性と同じである。
【００４９】
図２０は、図１の回路をアナログ制御したときの特性を示す図である。図２１は、図１の回路をデジタル制御したときの特性を示す図である。図１の回路の特性は、図３の回路の特性に対して反転している。これは、図１の回路の特性（図２）が、図３の回路の特性（図４）に対して反転しているからである。
【００５０】
また、上記の実施の形態では、トランスミッションゲートは、パラレル接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有する。しかし、これに限らず、トランスミッションゲートがＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方を有する構成としてもよい。これにより、トランスミッションゲートのゲート電圧をアナログ制御する場合に、特性がリニアになりやすく、制御レンジが若干広がる。
【００５１】
また、上記の実施の形態では、インダクタピーキングを発生する構成としてインダクタレイアウトを用いていた。しかし、これに限らず、インダクタとしてワイヤのインダクタ成分を用いてもよい。即ち、トランジスタ１０，１１とトランスミッションゲートをＩＣチップ上に形成し、このＩＣチップとリードフレームの電源端子を接続するワイヤのインダクタ成分をインダクタとして用いてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１に係る差動アンプ回路を示す回路図である。
【図２】図１の差動アンプ回路の周波数特性を示す図である。
【図３】本発明の実施の形態２に係る差動アンプ回路を示す回路図である。
【図４】図３の差動アンプ回路の周波数特性を示す図である。
【図５】本発明の実施の形態３に係る差動アンプ回路を示す回路図である。
【図６】図５の差動アンプ回路の周波数特性を示す図である。
【図７】本発明の実施の形態４に係る差動アンプ回路を示す回路図である。
【図８】本発明の実施の形態５に係る差動アンプ回路を示す回路図である。
【図９】本発明の実施の形態６に係る差動アンプ回路を示す回路図である。
【図１０】図９の回路のインダクタンス特性を示す図である。
【図１１】本発明の実施の形態７に係る差動アンプ回路を示す回路図である。
【図１２】図１１の回路のインダクタンス特性を示す図である。
【図１３】図１１の回路において、複数のトランスミッションゲートのゲート長及びゲート幅が互いに異なる場合のインダクタンス特性を示す図である。
【図１４】本発明の実施の形態８に係る差動アンプ回路を示す回路図である。
【図１５】本発明の実施の形態９に係る差動アンプ回路を示す回路図である。
【図１６】図１５の回路のインダクタンス特性を示す図である。
【図１７】本発明の実施の形態１０に係る差動アンプ回路を示す回路図である。
【図１８】図３の回路をアナログ制御したときの特性を示す図である。
【図１９】図３の回路をデジタル制御したときの特性を示す図である。
【図２０】図１の回路をアナログ制御したときの特性を示す図である。
【図２１】図１の回路をデジタル制御したときの特性を示す図である。
【図２２】一般的な差動アンプ回路の周波数特性を示す図である。
【符号の説明】
【００５３】
１０  トランジスタ（第１のトランジスタ）
１１  トランジスタ（第２のトランジスタ）
１４，１４ａ，１４ｂ  インダクタ（第１のインダクタ）
１６，１６ａ，１６ｂ  インダクタ（第２のインダクタ）
１７，１７ａ，１７ｂ  トランスミッションゲート（第１のトランスミッションゲート）
１８，１８ａ，１８ｂ  トランスミッションゲート（第２のトランスミッションゲート）
１９  抵抗（第１の抵抗）
２０  抵抗（第２の抵抗）
２１，２１ａ，２１ｂ  トランスミッションゲート
２２，２３  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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