(57)【要約】【課題】本発明は、回路規模を縮小した電気フューズ回路を提供することを目的とする。【解決手段】電気フューズ回路は、第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、複数のセル回路の複数の第１端が共通に結合される１つのノードと、１つのノードと１つのデータ出力端との間に結合される１つの第２のスイッチ回路と、１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路とを含み、複数のセル回路の複数の第１のスイッチ回路のうちの１つを選択的に導通可能に構成される。【選択図】図４
2009135329.tif 000002
【特許請求の範囲】
【請求項１】
第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、
該複数のセル回路の複数の該第１端が共通に結合される１つのノードと、
該１つのノードと１つのデータ出力端との間に結合される１つの第２のスイッチ回路と、
該１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路と、
を含み、該複数のセル回路の複数の該第１のスイッチ回路のうちの１つを選択的に導通可能に構成されることを特徴とする電気フューズ回路。
【請求項２】
該複数のセル回路の複数の該第２端に第２の電源電圧を印加し、該第２のスイッチ回路を非導通にし、該第３のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズを切断するよう構成されることを特徴とする請求項１記載の電気フューズ回路。
【請求項３】
該複数のセル回路の複数の該第２端に第１の電源電圧を印加し、該第３のスイッチ回路を非導通にし、該第２のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズの切断／非切断に応じたデータを該データ出力端から読み出すよう構成されることを特徴とする請求項１記載の電気フューズ回路。
【請求項４】
該複数の第１のスイッチ回路の導通／非導通を制御する制御端に出力側が結合されるとともにアドレス信号線に入力側が結合されるアドレスデコード回路を更に含むことを特徴とする請求項１記載の電気フューズ回路。
【請求項５】
電気フューズ回路と、
指定アドレスに応じて該電気フューズ回路のデータ出力端から出力されたデータを受け取るロジック回路
を含み、該電気フューズ回路は、
第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、
該複数のセル回路の複数の該第１端が共通に結合される１つのノードと、
該１つのノードと１つの該データ出力端との間に結合される１つの第２のスイッチ回路と、
該１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路と、
を含み、該複数のセル回路の複数の該第１のスイッチ回路のうちの１つを該指定アドレスに応じて選択的に導通可能に構成されることを特徴とする半導体チップ。
【請求項６】
該複数のセル回路の複数の該第２端に第２の電源電圧を印加し、該第２のスイッチ回路を非導通にし、該第３のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズを切断するよう構成されることを特徴とする請求項５記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気回路に関し、詳しくは半導体チップに設けられる電気フューズ回路に関する。
【背景技術】
【０００２】
半導体記憶装置等の半導体装置においては、装置内部にフューズ回路を設け、このフューズ回路のフューズを工場出荷時に選択的に切断することにより、チップＩＤ、メモリの冗長対象アドレス、入出力インターフェース構成の指定等を設定する。動作時には、半導体装置がこのフューズ情報を参照することにより、設定されたチップＩＤ、冗長アドレス、入出力インターフェース構成等に従った動作を行う。
【０００３】
フューズを切断する方法としては、レーザービームにより溶断する方法や高電圧を印加して大電流を流すことにより切断する方法がある。図１は、高電圧印加により大きな電流を流してフューズを切断する従来の電気フューズ回路の概略構成を示す図である。
【０００４】
図１の電気フューズ回路１０は、ｎ個のセル回路１１−１乃至１１−ｎ、パッド１２、ＰＭＯＳトランジスタ１３、及びラッチ１４を含む。セル回路１１−１乃至１１−ｎの各々は、フューズ切断／非切断により１ビットの情報を記憶する機能を有し、ＮＭＯＳトランジスタ２０、ＮＭＯＳトランジスタ２１、及びフューズ２３を含む。なお太線で示されるＮＭＯＳトランジスタ２０及び２１は、例えば耐圧電圧３．３Ｖの高耐圧トランジスタであり、細線で示されるＰＭＯＳトランジスタ１３は、例えば耐圧電圧１．２Ｖの低耐圧トランジスタである。
【０００５】
情報書き込み時には、パッド１２に高電圧を印加しておく。高電圧を印加した状態において、外部からアドレス信号を入力してアドレスを指定すると、指定されたアドレスに対応する１つのセル回路においてＮＭＯＳトランジスタ２１が導通する。これにより、指定したアドレスに対応する１つのセル回路においてフューズ２３に大電流を流し、フューズ２３を切断することができる。所望のアドレスを順次指定していくことにより、所望のアドレスにおいてフューズ２３を切断してよい。
【０００６】
フューズ情報読み出し時には、パッド１２をグランド電圧ＶＳＳに接続しておく。この状態においてアドレスを指定すると、アドレス指定に応じて信号ＡＤＲ［０］乃至ＡＤＲ［ｎ］の何れか１つがＨＩＧＨとなることにより、指定アドレスに対応する１つのセル回路においてＮＭＯＳトランジスタ２０が導通する。フューズ２３が切断されていない場合には、ラッチ１４の入力側がグランド電圧ＶＳＳに引き下げられ、ラッチ１４にはＬＯＷデータがラッチされる。フューズ２３が切断されている場合には、ラッチ１４の入力側が電源電圧ＶＤＤ（ＨＩＧＨ）に維持され、ラッチ１４にはＨＩＧＨデータがラッチされる。このようにして指定アドレスに格納された１ビットの情報を読み出すことができる。
【０００７】
図２は、従来の電気フューズ回路のより具体的な構成の一例を示す図である。図２の電気フューズ回路３０は、複数（例えば６４個）のアドレスに対して第１ビットの情報を記憶するための複数（例えば６４個）のセル回路３１−１、複数のアドレスに対して第２ビットの情報を記憶するための複数のセル回路３１−２、第１ビットに対応するＰＭＯＳトランジスタ３２−１、第２ビットに対応するＰＭＯＳトランジスタ３２−２、パッド３３、入力データの第１ビットに対応するラッチ３４−１、入力データの第２ビットに対応するラッチ３４−２、出力データの第１ビットに対応するラッチ３５−１、出力データの第２ビットに対応するラッチ３５−２、入力データの第１ビットに対応するレベルシフタ回路（ＬＳ）３６−１、入力データの第２ビットに対応するレベルシフタ回路（ＬＳ）３６−２、複数（例えば６４個）のアドレスに対してそれぞれ設けられる複数（例えば６４個）のアドレスデコーダ３７、及びアドレス信号線３８を含む。図２には第１ビットに対応する回路部分と第２ビットに対応する回路部分のみを示すが、各アドレスに格納する記憶データがｎビット長ならば、第１ビットに対応する回路部分と同様の回路部分が第１ビットから第ｎビットに対応してｎセット設けられることになる。
【０００８】
セル回路３１−１及び３１−２の各々は、フューズ切断／非切断により１ビットの情報を記憶する機能を有し、ＮＭＯＳトランジスタ４０、ＮＭＯＳトランジスタ４１、ＮＯＲ回路４２、及びフューズ４３を含む。なお太線で示されるＮＭＯＳトランジスタ４０及び４１は、例えば耐圧電圧３．３Ｖの高耐圧トランジスタであり、細線で示されるＰＭＯＳトランジスタ３２−１及び３２−２は、例えば耐圧電圧１．２Ｖの低耐圧トランジスタである。
【０００９】
アドレスデコーダ３７の各々は、ＮＡＮＤ回路５０乃至５２、インバータ５３及び５４、及びレベルシフタ回路（ＬＳ）５５を含む。ＮＡＮＤ回路５０の入力をアドレス信号線３８の所定の信号線に選択的に接続しておくことにより、アドレス信号線３８上で所定のアドレスが指定されたときにのみＮＡＮＤ回路５０の出力がＬＯＷとなるように構成することができる。アドレスデコーダ３７毎にＮＡＮＤ回路５０の入力とアドレス信号線３８との接続を異ならせることにより、複数（例えば６４個）の異なるアドレスのうちの１つが指定されたときに、指定アドレスに対応する１つのアドレスデコーダ３７においてＮＡＮＤ回路５０の出力がＬＯＷとなるように構成する。
【００１０】
情報書き込み時には、パッド３３に高電圧を印加しておく。また書き込みイネーブル信号ＷＥはＨＩＧＨとし、読み出しセンス信号ＳＥＮＳＥはＬＯＷとしておく。読み出しセンス信号ＳＥＮＳＥがＬＯＷであるので、アドレスに関わらず、アドレスデコーダ３７のインバータ５４の出力はＬＯＷ固定である。従って、全てのセル回路においてＮＭＯＳトランジスタ４０は非導通状態となっている。
【００１１】
この状態において、外部からアドレス信号を入力してアドレスを指定すると、この指定アドレスに対応する１つのアドレスデコーダ３７のレベルシフタ回路５５がＬＯＷ（０Ｖ）を出力する。指定アドレス以外のアドレスに対応する他のアドレスデコーダ３７のレベルシフタ回路５５はＨＩＧＨ（例えば３．３Ｖ）を出力する。
【００１２】
これに応じて、指定アドレスに対応するセル回路においては、ＮＯＲ回路４２の一方の入力がＬＯＷとなる。入力データの第１ビットに対応するラッチ３４−１に“１”が格納されていると、レベルシフタ回路３６−１の出力がＬＯＷとなる。この場合、指定アドレスに対応するセル回路３１−１においては、ＮＯＲ回路４２の両方の入力がＬＯＷとなり、ＮＭＯＳトランジスタ４１が導通する。他のアドレスに対応するセル回路３１−１においては、アドレスデコーダ３７からのＮＯＲ回路４２への入力がＨＩＧＨであるので、ＮＭＯＳトランジスタ４１は非導通状態である。以上により、第１ビットに対応する複数のセル回路３１−１のうち、指定アドレスに対応するセル回路においてのみ、フューズ４３に大電流を流し、フューズ４３を切断することができる。また入力データの第１ビットに対応するラッチ３４−１に“０”が格納されている場合には、レベルシフタ回路３６−１の出力がＨＩＧＨとなり、指定アドレスに対応するセル回路においてもフューズ４３は切断されない。
【００１３】
以上のようにして、第１ビットに対応するラッチ３４−１に格納するデータに応じて、指定アドレスにおけるセル回路３１−１のフューズ４３の切断／非切断を決定することができる。同様に、第２ビットに対応するラッチ３４−２に格納するデータに応じて、指定アドレスにおけるセル回路３１−２のフューズ４３の切断／非切断を決定することができる。ｎビット長のデータに対応してｎ個のラッチ３４−１乃至３４−ｎが設けられているとすると、これらのラッチにｎビットデータを格納して、所望のアドレスを指定することにより、当該アドレスにｎビットデータを格納することができる。また別のｎビットデータをラッチに格納して別のアドレスを指定することにより、異なるアドレスに異なるデータを格納することができる。
【００１４】
フューズ情報読み出し時には、パッド３３をグランド電圧ＶＳＳに接続しておく。また書き込みイネーブル信号ＷＥはＬＯＷとし、読み出しセンス信号ＳＥＮＳＥはＨＩＧＨとしておく。書き込みイネーブル信号ＷＥがＬＯＷであるので、アドレスに関わらず、アドレスデコーダ３７のレベルシフタ回路５５の出力はＨＩＧＨ固定である。従って、全てのセル回路においてＮＭＯＳトランジスタ４１は非導通状態となっている。
【００１５】
この状態においてアドレスを指定すると、この指定アドレスに対応する１つのアドレスデコーダ３７のインバータ５４がＨＩＧＨ（例えば１．２Ｖ）を出力する。指定アドレス以外のアドレスに対応する他のアドレスデコーダ３７のインバータ５４はＬＯＷ（０Ｖ）を出力する。
【００１６】
これに応じて、指定アドレスに対応するセル回路においては、ＮＭＯＳトランジスタ４０が導通状態となる。指定アドレスの第１ビットに対応するセル回路３１−１のフューズ４３が切断されていない場合には、ビット線ＢＬ１がグランド電圧ＶＳＳに引き下げられ、ラッチ３５−１にはＬＯＷデータ（“０”）がラッチされる。指定アドレスの第１ビットに対応するセル回路３１−１のフューズ４３が切断されている場合には、ビット線ＢＬ１が電源電圧ＶＤＤ（ＨＩＧＨ）に維持され、ラッチ３５−１にはＨＩＧＨデータ（“１”）がラッチされる。このようにして指定アドレスに格納されたデータの第１ビットの情報を読み出すことができる。
【００１７】
同様に、指定アドレスの第２ビットに対応するセル回路３１−２のフューズ４３が切断されていない場合には、ビット線ＢＬ２がグランド電圧ＶＳＳに引き下げられ、ラッチ３５−２にはＬＯＷデータ（“０”）がラッチされる。指定アドレスの第２ビットに対応するセル回路３１−２のフューズ４３が切断されている場合には、ビット線ＢＬ２が電源電圧ＶＤＤ（ＨＩＧＨ）に維持され、ラッチ３５−２にはＨＩＧＨデータ（“１”）がラッチされる。このようにして、指定アドレスに格納されたデータの第２ビットの情報を読み出すことができる。
【００１８】
ｎビット長のデータに対応してｎ個のラッチ３５−１乃至３５−ｎが設けられているとすると、所望のアドレスを指定することによりｎビットデータをセル回路から読み出して、ラッチ３５−１乃至３５−ｎに読み出しデータを格納することができる。また別のアドレスを指定することにより、異なるアドレスから異なるデータを読み出すことができる。
【００１９】
近年、暗号化通信を実現するためにチップ内にチップＩＤやパスワードを埋め込むことが必要になっている。上記のような構成の電気フューズ回路は、これらのチップＩＤやパスワードを格納する用途にも使用されるようになっている。このために、より大容量のフューズ回路のマクロが必要となり、電気フューズ回路の面積の増大が問題になっている。
【特許文献１】特開昭６０−０８０２００号公報
【特許文献２】特開平５−１４４２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
以上を鑑みて本発明は、回路規模を縮小した電気フューズ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
電気フューズ回路は、第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、該複数のセル回路の複数の該第１端が共通に結合される１つのノードと、該１つのノードと１つのデータ出力端との間に結合される１つの第２のスイッチ回路と、該１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路とを含み、該複数のセル回路の複数の該第１のスイッチ回路のうちの１つを選択的に導通可能に構成されることを特徴とする。
【００２２】
半導体チップは、電気フューズ回路と、指定アドレスに応じて該電気フューズ回路のデータ出力端から出力されたデータを受け取るロジック回路を含み、該電気フューズ回路は、第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、該複数のセル回路の複数の該第１端が共通に結合される１つのノードと、該１つのノードと１つの該データ出力端との間に結合される１つの第２のスイッチ回路と、該１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路とを含み、該複数のセル回路の複数の該第１のスイッチ回路のうちの１つを該指定アドレスに応じて選択的に導通可能に構成されることを特徴とする。
【発明の効果】
【００２３】
本発明の少なくとも１つの実施例によれば、電気フューズ回路において、アドレス指定に応じて選択的に導通するＮＭＯＳトランジスタが各セル回路毎に１つのみ設けられている。その１つのトランジスタが読み出し時及び書き込み時の両方においてアドレス選択用のトランジスタとして機能する。また複数のアドレスに対応する複数のセルに対して共通に、１つの切断用トランジスタ及び１つの読み出し用トランジスタを設けている。書き込み時には切断用トランジスタを導通させることにより、フューズ溶断のための電流を流す経路を形成する。読み出し時には読み出し用トランジスタを導通させることにより、セル回路を読み出し用の出力端子側に接続して、出力端子からのデータ読み出しを可能にする。このような構成にすることにより、各セル回路に必要なトランジスタの数を少なくして、電気フューズ回路の回路規模を削減することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２５】
図３は、本発明による半導体チップの概略構成を示す図である。図３の半導体チップ６０は、電気フューズ回路６１、ロジック回路６２、セレクタ６３、ラッチ６４、及びパッド６５を含む。
【００２６】
電気フューズ回路６１にデータを書き込む場合、半導体チップ６０外部から入力データＤＩＮをラッチ６４に書き込むとともに、セレクタ６３により外部からのアドレス信号ＡＤＲを選択して電気フューズ回路６１に供給する。更に、パッド６５にフューズ溶断用の高電圧を印加するとともに外部から書き込みイネーブル信号ＷＥをアサート状態に設定すると、アドレス信号ＡＤＲにより指定されたアドレスに入力データＤＩＮが書き込まれる。即ち、データ幅がｎビットであるとすると、アドレス信号ＡＤＲにより指定されたｎ個のフューズについて、入力データＤＩＮのｎビットの“１”／“０”に応じて切断又は非切断が決定される。フューズの切断は、パッド６５に印加した高電圧により、フューズを溶断することにより行われる。
【００２７】
電気フューズ回路６１からデータを読み出す場合、半導体チップ６０外部から書き込みイネーブル信号ＷＥをネゲート状態に設定するとともに、ロジック回路６２により読み出しセンス信号ＳＥＮＳＥをアサート状態に設定する。またセレクタ６３によりロジック回路６２からのアドレス信号ＡＤＲを選択して電気フューズ回路６１に供給する。なおパッド６５にはグランド電圧を印加しておく。これにより、アドレス信号ＡＤＲにより指定されたアドレスから出力データＤＯＵＴが読み出される。読み出された出力データＤＯＵＴはロジック回路６２に供給される。例えばデータ幅がｎビットであるとすると、アドレス信号ＡＤＲにより指定されたｎ個のフューズの切断／非切断に応じて、出力データＤＯＵＴのｎビットの“１”／“０”が決定される。
【００２８】
図４は、本発明による電気フューズ回路の概略構成を示す図である。図４の電気フューズ回路７０は、ｎ個のセル回路７１−１乃至７１−ｎ、パッド７２、ＰＭＯＳトランジスタ７３、ラッチ７４、ＮＭＯＳトランジスタ７５、及びＮＭＯＳトランジスタ７６を含む。セル回路７１−１乃至７１−ｎの各々は、フューズ切断／非切断により１ビットの情報を記憶する機能を有し、ＮＭＯＳトランジスタ８０及びフューズ８１を含む。なお太線で示されるＮＭＯＳトランジスタ７５、７６、８０は、例えば耐圧電圧３．３Ｖの高耐圧トランジスタであり、細線で示されるＰＭＯＳトランジスタ７３は、例えば耐圧電圧１．２Ｖの低耐圧トランジスタである。ＮＭＯＳトランジスタ７５、７６、８０は、スイッチ回路として導通／遮断を制御する機能を備えていればよく、ＮＭＯＳトランジスタに限定されるものではない。
【００２９】
このように電気フューズ回路７０は、第１端と第２端との間に直列接続された第１のスイッチ回路（ＮＭＯＳトランジスタ８０）及びフューズ８１を各々が含む複数のセル回路７１−１乃至７１−ｎと、複数のセル回路７１−１乃至７１−ｎの複数の第１端が共通に結合される１つのノードＡと、ノードＡとデータ出力端Ｂとの間に結合される１つの第２のスイッチ回路（ＮＭＯＳトランジスタ７６）と、ノードＡと第１の電源電圧（グランド電圧）との間に結合される１つの第３のスイッチ回路（ＮＭＯＳトランジスタ７５）とを含む。また電気フューズ回路７０は、セル回路７１−１乃至７１−ｎの複数の第１のスイッチ回路（ＮＭＯＳトランジスタ８０）のうちの１つを選択的に導通可能に構成される。
【００３０】
情報書き込み時には、パッド７２に高電圧を印加しておく。また書き込みイネーブル信号ＷＥをアサート状態（ＨＩＧＨ）に設定することにより、ＮＭＯＳトランジスタ７５を導通状態とする。また読み出しセンス信号ＳＥＮＳＥをネゲート状態（ＬＯＷ）に設定することにより、ＮＭＯＳトランジスタ７６を非導通状態とする。外部からアドレス信号を入力してアドレスを指定すると、アドレス指定に応じて信号ＡＤＲ［０］乃至ＡＤＲ［ｎ］の何れか１つがＨＩＧＨとなることにより、指定されたアドレスに対応する１つのセル回路においてＮＭＯＳトランジスタ８０が導通する。これにより、指定したアドレスに対応する１つのセル回路においてフューズ８１に大電流を流し、フューズ８１を切断することができる。なお所望のアドレスを順次指定していくことにより、所望のアドレスにおいてフューズ８１を切断してよい。
【００３１】
上記の情報書き込み時において、ＮＭＯＳトランジスタ７５が切断用トランジスタ（書き込みイネーブル信号により制御されるトランジスタ）として機能する。このＮＭＯＳトランジスタ７５での電圧降下をなるべく小さくするために、ゲート幅が大きいトランジスタをＮＭＯＳトランジスタ７５として使用する。例えば、従来例のＮＭＯＳトランジスタ２１はゲート幅Ｗ＝３５ｕｍである、それに対して本発明のＮＭＯＳトランジスタ７５はゲート幅Ｗ＝１００ｕｍとする。
【００３２】
フューズ情報読み出し時には、パッド７２をグランド電圧ＶＳＳに接続しておく。また書き込みイネーブル信号ＷＥをネゲート状態（ＬＯＷ）に設定することにより、ＮＭＯＳトランジスタ７５を非導通状態とする。また読み出しセンス信号ＳＥＮＳＥをアサート状態（ＨＩＧＨ）に設定することにより、ＮＭＯＳトランジスタ７６を導通状態とする。アドレスを指定すると、アドレス指定に応じて信号ＡＤＲ［０］乃至ＡＤＲ［ｎ］の何れか１つがＨＩＧＨとなることにより、指定アドレスに対応する１つのセル回路においてＮＭＯＳトランジスタ８０が導通する。フューズ８１が切断されていない場合には、ラッチ７４の入力側がグランド電圧ＶＳＳに引き下げられ、ラッチ７４にはＬＯＷデータがラッチされる。フューズ８１が切断されている場合には、ラッチ７４の入力側が電源電圧ＶＤＤ（ＨＩＧＨ）に維持され、ラッチ７４にはＨＩＧＨデータがラッチされる。このようにして指定アドレスに格納された１ビットの情報を読み出すことができる。
【００３３】
図５は、本発明による電気フューズ回路のより具体的な構成の一例を示す図である。図５の電気フューズ回路８０は、複数（例えば６４個）のアドレスに対して第１ビットの情報を記憶するための複数（例えば６４個）のセル回路８１−１、複数のアドレスに対して第２ビットの情報を記憶するための複数のセル回路８１−２、第１ビットに対応するＰＭＯＳトランジスタ８２−１、第２ビットに対応するＰＭＯＳトランジスタ８２−２、パッド８３、入力データの第１ビットに対応するラッチ８４−１、入力データの第２ビットに対応するラッチ８４−２、出力データの第１ビットに対応するラッチ８５−１、出力データの第２ビットに対応するラッチ８５−２、入力データの第１ビットに対応するレベルシフタ回路（ＬＳ）８６−１、入力データの第２ビットに対応するレベルシフタ回路（ＬＳ）８６−２、複数（例えば６４個）のアドレスに対してそれぞれ設けられる複数（例えば６４個）のアドレスデコーダ８７、アドレス信号線３８、第１ビットに対応する読み出し用ＮＭＯＳトランジスタ８９−１、第２ビットに対応する読み出し用ＮＭＯＳトランジスタ８９−２、第１ビットに対応する切断用ＮＭＯＳトランジスタ９０−１、第２ビットに対応する切断用ＮＭＯＳトランジスタ９０−２を含む。図５には第１ビットに対応する回路部分と第２ビットに対応する回路部分のみを示すが、各アドレスに格納する記憶データがｎビット長ならば、第１ビットに対応する回路部分と同様の回路部分が第１ビットから第ｎビットに対応してｎセット設けられることになる。
【００３４】
セル回路８１−１及び８１−２の各々は、フューズ切断／非切断により１ビットの情報を記憶する機能を有し、ＮＭＯＳトランジスタ９１、ＮＯＲ回路９２、及びフューズ９３を含む。なお太線で示されるＮＭＯＳトランジスタ８９−１、８９−２、９０−１、９０−２、及び９１は、例えば耐圧電圧３．３Ｖの高耐圧トランジスタであり、細線で示されるＰＭＯＳトランジスタ８２−１及び８２−２は、例えば耐圧電圧１．２Ｖの低耐圧トランジスタである。
【００３５】
アドレスデコーダ８７の各々は、ＮＡＮＤ回路９５及びレベルシフタ回路（ＬＳ）９６を含む。ＮＡＮＤ回路９５の入力をアドレス信号線８８の所定の信号線に選択的に接続しておくことにより、アドレス信号線８８上で所定のアドレスが指定されたときにのみＮＡＮＤ回路９５の出力がＬＯＷとなるように構成することができる。アドレスデコーダ８７毎にＮＡＮＤ回路９５の入力とアドレス信号線８８との接続を異ならせることにより、複数（例えば６４個）の異なるアドレスのうちの１つが指定されたときに、指定アドレスに対応する１つのアドレスデコーダ８７においてＮＡＮＤ回路９５の出力がＬＯＷとなるように構成する。
【００３６】
情報書き込み時には、パッド８３に高電圧を印加しておく。また書き込みイネーブル信号ＷＥはＨＩＧＨとし、読み出しセンス信号ＳＥＮＳＥはＬＯＷとしておく。書き込みイネーブル信号ＷＥがＨＩＧＨであるので、ＮＭＯＳトランジスタ９０−１及び９０−２は導通状態となっている。また読み出しセンス信号ＳＥＮＳＥがＬＯＷであるので、ＮＭＯＳトランジスタ８９−１及び８９−２は非導通状態となっている。
【００３７】
この状態において、外部からアドレス信号を入力してアドレスを指定すると、この指定アドレスに対応する１つのアドレスデコーダ８７のレベルシフタ回路９６がＬＯＷ（０Ｖ）を出力する。指定アドレス以外のアドレスに対応する他のアドレスデコーダ８７のレベルシフタ回路９６はＨＩＧＨ（例えば３．３Ｖ）を出力する。
【００３８】
これに応じて、指定アドレスに対応するセル回路においては、ＮＯＲ回路９２の一方の入力がＬＯＷとなる。入力データの第１ビットに対応するラッチ８４−１に“１”が格納されていると、レベルシフタ回路８６−１の出力がＬＯＷとなる。この場合、指定アドレスに対応するセル回路８１−１においては、ＮＯＲ回路９２の両方の入力がＬＯＷとなり、ＮＭＯＳトランジスタ９１が導通する。他のアドレスに対応するセル回路８１−１においては、アドレスデコーダ８７からのＮＯＲ回路９２への入力がＨＩＧＨであるので、ＮＭＯＳトランジスタ９１は非導通状態である。以上により、第１ビットに対応する複数のセル回路８１−１のうち、指定アドレスに対応するセル回路においてのみ、フューズ９３に大電流を流し、フューズ９３を切断することができる。また入力データの第１ビットに対応するラッチ８４−１に“０”が格納されている場合には、レベルシフタ回路８６−１の出力がＨＩＧＨとなり、指定アドレスに対応するセル回路においてもフューズ９３は切断されない。
【００３９】
以上のようにして、第１ビットに対応するラッチ８４−１に格納するデータに応じて、指定アドレスにおけるセル回路８１−１のフューズ９３の切断／非切断を決定することができる。同様に、第２ビットに対応するラッチ８４−２に格納するデータに応じて、指定アドレスにおけるセル回路８１−２のフューズ９３の切断／非切断を決定することができる。ｎビット長のデータに対応してｎ個のラッチ８４−１乃至８４−ｎが設けられているとすると、これらのラッチにｎビットデータを格納して、所望のアドレスを指定することにより、当該アドレスにｎビットデータを格納することができる。また別のｎビットデータをラッチに格納して別のアドレスを指定することにより、異なるアドレスに異なるデータを格納することができる。
【００４０】
フューズ情報読み出し時には、パッド８３をグランド電圧ＶＳＳに接続しておく。また書き込みイネーブル信号ＷＥはＬＯＷとし、読み出しセンス信号ＳＥＮＳＥはＨＩＧＨとしておく。書き込みイネーブル信号ＷＥがＬＯＷであるので、ＮＭＯＳトランジスタ９０−１及び９０−２は非導通状態となっている。また読み出しセンス信号ＳＥＮＳＥがＨＩＧＨであるので、ＮＭＯＳトランジスタ８９−１及び８９−２は導通状態となっている。
【００４１】
この状態において、アドレス信号を入力してアドレスを指定すると、この指定アドレスに対応する１つのアドレスデコーダ８７のレベルシフタ回路９６がＬＯＷ（０Ｖ）を出力する。指定アドレス以外のアドレスに対応する他のアドレスデコーダ８７のレベルシフタ回路９６はＨＩＧＨ（例えば３．３Ｖ）を出力する。なお入力データの第１ビット乃至第ｎビットに対応するラッチ８４−１乃至８４−ｎには“１”を格納しておくことにより、レベルシフタ回路８６−１乃至８６−ｎの出力はＬＯＷに設定しておく。
【００４２】
これに応じて、指定アドレスに対応するセル回路においては、ＮＭＯＳトランジスタ９１が導通状態となる。指定アドレスの第１ビットに対応するセル回路８１−１のフューズ９３が切断されていない場合には、ビット線ＢＬ１がグランド電圧ＶＳＳに引き下げられ、ラッチ８５−１にはＬＯＷデータ（“０”）がラッチされる。指定アドレスの第１ビットに対応するセル回路８１−１のフューズ９３が切断されている場合には、ビット線ＢＬ１が電源電圧ＶＤＤ（ＨＩＧＨ）に維持され、ラッチ８５−１にはＨＩＧＨデータ（“１”）がラッチされる。このようにして指定アドレスに格納されたデータの第１ビットの情報を読み出すことができる。
【００４３】
同様に、指定アドレスの第２ビットに対応するセル回路８１−２のフューズ９３が切断されていない場合には、ビット線ＢＬ２がグランド電圧ＶＳＳに引き下げられ、ラッチ８５−２にはＬＯＷデータ（“０”）がラッチされる。指定アドレスの第２ビットに対応するセル回路８１−２のフューズ９３が切断されている場合には、ビット線ＢＬ２が電源電圧ＶＤＤ（ＨＩＧＨ）に維持され、ラッチ８５−２にはＨＩＧＨデータ（“１”）がラッチされる。このようにして、指定アドレスに格納されたデータの第２ビットの情報を読み出すことができる。
【００４４】
ｎビット長のデータに対応してｎ個のラッチ８５−１乃至８５−ｎが設けられている場合、所望のアドレスを指定することによりｎビットデータをセル回路から読み出して、ラッチ８５−１乃至８５−ｎに読み出しデータを格納することができる。また別のアドレスを指定することにより、異なるアドレスから異なるデータを読み出すことができる。
【００４５】
図１及び図２に示すような従来の電気フューズ回路の構成では、アドレス指定に応じて選択的に導通するＮＭＯＳトランジスタが各セル回路毎に２つ設けられている。１つは書き込み時のアドレス選択のためのトランジスタであり、他の１つは読み出し時のアドレス選択のためのトランジスタである。それに対して、図４及び図５に示す本願発明による電気フューズ回路の構成では、アドレス指定に応じて選択的に導通するＮＭＯＳトランジスタが各セル回路毎に１つのみ設けられている。その１つのトランジスタが読み出し時及び書き込み時の両方においてアドレス選択用のトランジスタとして機能する。また複数のアドレスに対応する複数のセルに対して共通に、１つの切断用トランジスタ及び１つの読み出し用トランジスタを設けている。書き込み時には切断用トランジスタを導通させることにより、フューズ溶断のための電流を流す経路を形成する。このとき読み出し用トランジスタは非導通とし、出力側の回路を高電圧から保護する。読み出し時には読み出し用トランジスタを導通させることにより、セル回路を読み出し用の出力端子側に接続して、出力端子からのデータ読み出しを可能にする。このとき切断用トランジスタは非導通状態としておく。このような構成にすることにより、各セル回路に必要なトランジスタの数を少なくして、電気フューズ回路の回路規模を削減することが可能となる。
【００４６】
説明を簡単にするために素子の幅Ｗのみに着目すると、本願発明による面積削減の効果は以下のようになる。まず図２に示す従来例の構成では、
ＮＭＯＳトランジスタ４０のゲート幅：W=20 um
ＮＭＯＳトランジスタ４１のゲート幅：W=35 um
ＮＯＲ回路４２の幅：W=4 um
フューズ４３の幅：W=3 um
である。従って、アドレス選択可能な数（異なるアドレスの数）をＭとすると、Ｍ×（２０＋３５＋４＋３）＝６２Ｍが１ビットあたりの回路規模となる。また図５に示す本願発明の構成では、
ＮＭＯＳトランジスタ９１のゲート幅：W=35 um
ＮＭＯＳトランジスタ９０−１のゲート幅：W=100 um
ＮＭＯＳトランジスタ８９−１のゲート幅：W= 40 um
ＮＯＲ回路９２の幅：W=4 um
フューズ９３の幅：W=3 um
である。従って、アドレス選択可能な数（異なるアドレスの数）をＭとすると、Ｍ×（３５＋４＋３）＋１００＋４０＝４２Ｍ＋１４０が１ビットあたりの回路規模となる。従来の構成の回路規模と本願発明の構成の回路規模とを比較すると、異なるアドレスの数Ｍが大きくなるほど、本願発明による面積削減の効果が顕著に現れることになる。また図２の構成と図５の構成とを比較すれば分かるように、本願発明においてはアドレスデコーダの回路構成も単純になるので、この部分についても面積削減効果が得られる。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４８】
以下、本発明の諸態様を付記としてまとめる。
（付記１）
第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、
該複数のセル回路の複数の該第１端が共通に結合される１つのノードと、
該１つのノードと１つのデータ出力端との間に結合される１つの第２のスイッチ回路と、
該１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路と、
を含み、該複数のセル回路の複数の該第１のスイッチ回路のうちの１つを選択的に導通可能に構成されることを特徴とする電気フューズ回路。
（付記２）
該複数のセル回路の複数の該第２端に第２の電源電圧を印加し、該第２のスイッチ回路を非導通にし、該第３のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズを切断するよう構成されることを特徴とする付記１記載の電気フューズ回路。
（付記３）
該複数のセル回路の複数の該第２端に第１の電源電圧を印加し、該第３のスイッチ回路を非導通にし、該第２のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズの切断／非切断に応じたデータを該データ出力端から読み出すよう構成されることを特徴とする付記１記載の電気フューズ回路。
（付記４）
該複数の第１のスイッチ回路の導通／非導通を制御する制御端に出力側が結合されるとともにアドレス信号線に入力側が結合されるアドレスデコード回路を更に含むことを特徴とする付記１記載の電気フューズ回路。
（付記５）
入力データと該アドレスデコード回路の出力との論理積に基づいて該複数の第１のスイッチ回路の導通／非導通を制御する論理回路を更に含むことを特徴とする付記４記載の電気フューズ回路。
（付記６）
電気フューズ回路と、
指定アドレスに応じて該電気フューズ回路のデータ出力端から出力されたデータを受け取るロジック回路
を含み、該電気フューズ回路は、
第１端と第２端との間に直列接続された第１のスイッチ回路及びフューズを各々が含む複数のセル回路と、
該複数のセル回路の複数の該第１端が共通に結合される１つのノードと、
該１つのノードと１つの該データ出力端との間に結合される１つの第２のスイッチ回路と、
該１つのノードと第１の電源電圧との間に結合される１つの第３のスイッチ回路と、
を含み、該複数のセル回路の複数の該第１のスイッチ回路のうちの１つを該指定アドレスに応じて選択的に導通可能に構成されることを特徴とする半導体チップ。
（付記７）
該複数のセル回路の複数の該第２端に第２の電源電圧を印加し、該第２のスイッチ回路を非導通にし、該第３のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズを切断するよう構成されることを特徴とする付記６記載の半導体チップ。
（付記８）
該複数のセル回路の複数の該第２端に第１の電源電圧を印加し、該第３のスイッチ回路を非導通にし、該第２のスイッチ回路を導通させた状態において、該複数の第１のスイッチ回路のうちの１つを選択的に導通させることにより、該導通した第１のスイッチ回路に直列に接続される該フューズの切断／非切断に応じたデータを該データ出力端から読み出すよう構成されることを特徴とする付記６記載の半導体チップ。
（付記９）
該電気フューズ回路は、該複数の第１のスイッチ回路の導通／非導通を制御する制御端に出力側が結合されるとともにアドレス信号線に入力側が結合されるアドレスデコード回路を更に含むことを特徴とする付記６記載の半導体チップ。
（付記１０）
該電気フューズ回路は、入力データと該アドレスデコード回路の出力との論理積に基づいて該複数の第１のスイッチ回路の導通／非導通を制御する論理回路を更に含むことを特徴とする付記９記載の半導体チップ。
【図面の簡単な説明】
【００４９】
【図１】従来の電気フューズ回路の概略構成を示す図である。
【図２】従来の電気フューズ回路の具体的な構成の一例を示す図である。
【図３】本発明による半導体チップの概略構成を示す図である。
【図４】本発明による電気フューズ回路の概略構成を示す図である。
【図５】本発明による電気フューズ回路のより具体的な構成の一例を示す図である。
【符号の説明】
【００５０】
６０  半導体チップ
６１  電気フューズ回路
６２  ロジック回路
６３  セレクタ
６４  ラッチ
６５  パッド
７０  電気フューズ回路
７１−１乃至７１−ｎ  セル回路
７２  パッド
７３  ＰＭＯＳトランジスタ
７４  ラッチ
７５  ＮＭＯＳトランジスタ
７６  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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