(57)【要約】【課題】半導体装置のリセスＬＯＣＯＳ構造の面積縮小及びリーク電流の抑制を図る。【解決手段】ＬＯＣＯＳ膜を形成する領域のシリコン基板５０表面を異方性エッチングにより掘り下げて凹部を形成する。異方性エッチングにより形成された凹部に等方性エッチングを施し、凹部５８ｂの側面と底面とに挟まれるコーナー６０ｂを丸める。その後に、凹部５８ｂのシリコン基板５０を選択酸化して凹部５８ｂを埋めるＬＯＣＯＳ膜を形成する。凹部５８ｂのコーナー６０ｂを丸めることで、当該コーナー６０ｂの外側のシリコン基板５０におけるＬＯＣＯＳ膜によるストレスの集中が緩和され、シリコン基板５０の欠陥の発生が抑制される。【選択図】図４
2009224363.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板表面に局所酸化膜を有する半導体装置の製造方法において、
前記局所酸化膜を形成する領域の前記シリコン基板表面を異方性エッチングにより掘り下げて凹部を形成する異方性エッチング工程と、
前記異方性エッチング工程により形成された前記凹部に等方性エッチングを施し、前記凹部の側面と底面とに挟まれる隅を丸める等方性エッチング工程と、
前記等方性エッチング工程後に、前記凹部の前記シリコン基板を選択酸化して前記凹部を埋める前記局所酸化膜を形成する局所酸化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
さらに、前記局所酸化膜が形成された前記シリコン基板表面に、サリサイド技術によりシリサイドを形成するサリサイド工程を有すること、を特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記等方性エッチング工程は、前記凹部の底面を凹面に形成すること、を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、局所酸化（ＬＯＣＯＳ：LoCal Oxidation of Silicon）膜の形成に関する。
【背景技術】
【０００２】
シリコン基板表面に集積回路において、シリコン基板表面に形成される素子間の分離などを目的としてＬＯＣＯＳ構造が用いられる。基本的なＬＯＣＯＳは、シリコン基板表面をシリコン窒化膜（Ｓi３Ｎ４膜）などの耐酸化性マスクで覆い、当該マスクの開口部におけるシリコン基板表面を選択的に熱酸化する。これにより形成される酸化膜であるＬＯＣＯＳ膜は、酸化による体積膨張により厚く成長し、その厚さの約半分が基板表面より下に成長し素子分離に寄与する一方、約半分は基板表面より上に成長し、基板表面に段差を形成する。この段差は、この後の工程にて露光むらや段切れの原因となるという問題がある。また、ＬＯＣＯＳ膜は横方向にも成長してマスク下にまで広がり、バーズ・ビークを形成する。バーズ・ビークによるストレスはシリコン基板の欠陥を生じる原因となるという問題があった。バーズ・ビークが横方向に広がることは、素子の集積度向上に対する障害ともなる。
【０００３】
これらの問題点に対して改良を図る技術としてリセスＬＯＣＯＳ法が知られている。リセスＬＯＣＯＳ法では、ＬＯＣＯＳ膜の形成予定領域のシリコン基板をエッチングで掘り下げて凹部を形成し、この凹部にＬＯＣＯＳ膜を形成する。これにより、シリコン基板表面上の段差を低くすることができ、その分、シリコン基板内に埋設される厚みが増える。その結果、上述の基本的なＬＯＣＯＳ法と同じ素子分離の効果をより少ない酸化量で実現可能であり、その分、バーズ・ビークの縮小が図られる。
【０００４】
なお、一層の高集積化が必要な半導体装置では、ＬＯＣＯＳ法に代えて、シリコン基板表面に形成したトレンチに絶縁物を埋め込むトレンチ素子分離（ＳＴＩ：Shallow Trench Isolation）法が用いられる。高集積化は、素子分離構造の微細化だけでなく、各種の構造の微細化を要求し、その要求に応えるために新たな技術が開発されている。例えば、コンタクトホールの微細化に対応して、タングステンプラグ構造や、コンタクトと拡散層との間にシリサイドを形成してコンタクト抵抗を低減する構造などが用いられる。ここで、コンタクトの下地膜となるシリサイドは、サリサイド(ＳＡＬＩＣＩＤＥ：self-aligned-silicide)技術を用いて、ＳＴＩで囲まれたシリコン基板表面に自己整合的に形成することができる。
【特許文献１】特開昭５８−１１２３４２号公報
【特許文献２】特開２０００−１５６３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
リセスＬＯＣＯＳを形成するシリコン基板の凹部を異方性エッチングを用いて形成することにより、ＬＯＣＯＳの水平方向のサイズを縮小することが可能である。図１０は、異方性エッチングにより形成したリセスＬＯＣＯＳの凹部２の垂直断面図である。凹部２は、シリコン基板４に積層したシリコン窒化膜６及びフォトレジスト膜８をエッチングマスクとして、シリコン基板４に異方性エッチングを施すことにより形成される。異方性エッチングとして例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が用いられる。異方性エッチングを用いることで、凹部２の開口は、ほぼエッチングマスクの開口１０に応じた形状・大きさとなり、横方向への拡大が抑制される。また、凹部２の側面１２と底面１４とは鋭い隅（コーナー１６）を形成する。例えば、エッチングにて照射されるイオンがフォトレジスト膜８に引き寄せられるといった効果により、凹部２の中央部よりも縁でのイオンの照射密度が高くなり、コーナー１６が鋭角に形成される場合もある。
【０００６】
上述のように異方性エッチングで形成した凹部２は、等方性エッチングで形成した場合よりも横方向の広がりを抑制できるので、それに応じて凹部２に形成するＬＯＣＯＳの面積も抑制できる。しかし、異方性エッチングによる凹部２にＬＯＣＯＳ膜を成長させると、その近傍の拡散層と基板との間のリーク電流が増加しやすいという問題があった。図１１は、凹部２にＬＯＣＯＳ膜２０を形成した状態の垂直断面図である。異方性エッチングによる凹部２にＬＯＣＯＳ膜２０を成長すると、そのストレスによって、コーナー１６に対応する部分からＬＯＣＯＳ膜２０の外側下方に斜めに伸びる領域２２にシリコン基板４の欠陥が生じやすいことが観察された。上述のリーク電流はこの欠陥に起因するものであると理解される。
【０００７】
本発明は上記問題点を解決するためになされたものであり、リーク電流を抑制しつつ面積が小さなリセスＬＯＣＯＳ構造を形成可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、シリコン基板表面に局所酸化膜を有する半導体装置を製造する方法であって、前記局所酸化膜を形成する領域の前記シリコン基板表面を異方性エッチングにより掘り下げて凹部を形成する異方性エッチング工程と、前記異方性エッチング工程により形成された前記凹部に等方性エッチングを施し、前記凹部の側面と底面とに挟まれる隅を丸める等方性エッチング工程と、前記等方性エッチング工程後に、前記凹部の前記シリコン基板を選択酸化して前記凹部を埋める前記局所酸化膜を形成する局所酸化工程と、を有する。
【発明の効果】
【０００９】
本発明によれば、凹部の掘り下げは基本的に異方性エッチングで行われるので、等方性エッチングで掘り下げる場合より、開口の大きさを小さくできる。これにより、開口に成長されるＬＯＣＯＳ膜の面積も抑制される。また、凹部を掘り下げた後、等方性エッチングを施して、凹部の側面と底面とに挟まれる隅を丸めることで、当該隅でのＬＯＣＯＳ膜の成長によるストレスの集中が緩和される。これにより、シリコン基板内の欠陥の発生が抑制され、リーク電流の低減が図られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。図１から図８は、実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。本半導体装置はシリコン基板５０の表面にトランジスタ等の素子を形成され、その素子分離としてリセスＬＯＣＯＳ構造を用いている。図１から図８は、本半導体装置のうちリセスＬＯＣＯＳ構造に係る部分を示しており、各種素子等の構造は基本的に図示を省略している。
【００１１】
工程１（図１参照）：シリコン基板５０の表面にＣＶＤ（Chemical Vapor Deposition）法（減圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法又は常圧ＣＶＤ法）を用いて、シリコン窒化膜５２を形成する。このシリコン窒化膜５２は後述のＬＯＣＯＳ膜成長のための熱酸化処理に対するマスクとして機能し得る厚さに形成される。
【００１２】
なお、シリコン窒化膜５２を堆積する前に、シリコン窒化膜５２とシリコン基板５０の表面との応力を緩和するためのパッド酸化膜を、シリコン基板５０の表面を薄く熱酸化して形成してもよい。
【００１３】
工程２（図２参照）：シリコン窒化膜５２の上にフォトレジストをスピンコート法により塗布し、フォトレジスト膜５４を成膜する。このフォトレジスト膜５４を露光・現像処理によりパターニングして、ＬＯＣＯＳを形成する領域に開口５６を形成する。
【００１４】
工程３（図３参照）：フォトレジスト膜５４をマスクとして、ＲＩＥ等の異方性エッチングを行い、シリコン窒化膜５２（パッド酸化膜を形成した場合は、シリコン窒化膜５２及びパッド酸化膜）を除去し、さらにシリコン基板５０を、形成予定のＬＯＣＯＳ膜の膜厚の半分程度の深さに掘り下げ、シリコン基板５０に凹部５８ａを形成する。凹部５８ａの深さは例えば、３００Å程度とすることができる。ここで、異方性エッチングで形成された凹部５８ａは、その側面と底面とが鋭いコーナー６０ａを形成する。
【００１５】
工程４（図４参照）：次に、フォトレジスト膜５４をマスクとするウェットエッチング等の等方性エッチング法により、シリコン基板５０の凹部５８ａの内側面をエッチングする。この等方性エッチングにより、側面と底面とに挟まれるコーナー６０ｂが丸められた凹部５８ｂが形成される。この等方性エッチングは、凹部５８ｂのコーナー６０ｂを丸めることを主眼とし、凹部５８ｂと凹部５８ａとの深さの差は、凹部５８ａの深さと比較して基本的に小さく設定される。
【００１６】
工程５（図５参照）：フォトレジスト膜５４を剥離した後、水蒸気雰囲気中にて１１００℃程度の温度で熱酸化を行って、凹部５８ｂが埋まる程度の厚さのＬＯＣＯＳ膜６２を形成する。
【００１７】
工程６（図６参照）：シリコン窒化膜５２をウェットエッチングにより除去した後（パッド酸化膜を形成した場合は、シリコン窒化膜５２下に残存していたパッド酸化膜も除去する）、ＬＯＣＯＳ膜６２の表面も含むシリコン基板５０の表面に、スパッタリングによりチタン（Ｔi）膜６４を蒸着する。
【００１８】
工程７（図７参照）：Ｔi膜６４を用いてサリサイドプロセスにより、ＬＯＣＯＳ膜６２の表面を除いたシリコン基板５０の表面に自己整合的にＴiシリサイド膜６６を形成する。このＴiシリサイド膜６６の形成は、窒素雰囲気中でのアニール処理により実現される。このアニール処理においてシリサイド化されなかった部分のＴi膜６４は、例えば、アンモニア過水を用いた洗浄処理で除去される。ちなみにアンモニア過水は、アンモニア（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）及び水（Ｈ２Ｏ）の混合液である。
【００１９】
工程８（図８参照）：シリコン基板５０上に層間絶縁膜６８を堆積し、フォトリソグラフィ技術により、これをパターニングして、ＬＯＣＯＳ膜６２が形成されていない領域、すなわち活性領域にコンタクトホール７０を形成する。コンタクトホール７０の底面にはＴiシリサイド膜６６が露出する。コンタクトホール７０の内側面にはバリアメタルとしてＴi膜７２が形成され、そのコンタクトホール７０内にタングステンプラグ７４が埋め込まれる。層間絶縁膜６８の上にはアルミニウム（Ａl）膜を堆積しパターニングして、配線７６が形成される。配線７６はタングステンプラグ７４、Ｔiシリサイド膜６６を介して、シリコン基板５０の活性領域に形成される拡散層（図示せず）と電気的に接続される。
【００２０】
本半導体装置では、異方性エッチングで凹部５８ａを掘り下げた後、等方性エッチングでその底部のコーナーを、鋭い角を有した形状（コーナー６０ａ）から角が丸められた形状（コーナー６０ｂ）にする。これにより、凹部５８ｂの開口の大きさは、同じ深さを全て等方性エッチングで掘り下げる場合よりも小さくなり、ＬＯＣＯＳ膜６２の面積も小さくできる。
【００２１】
また、コーナー６０ｂを丸くしたことで、コーナー６０ｂの外側のシリコン基板５０におけるＬＯＣＯＳ膜６２の成長時のストレスの集中が緩和される。これにより、シリコン基板５０内の欠陥の発生が抑制され、リーク電流の低減が図られる。
【００２２】
特に、本実施形態の半導体装置のようにシリコン基板５０の表面にサリサイドプロセスでシリサイド膜（Ｔiシリサイド膜６６）を形成した場合、当該シリサイド膜はＬＯＣＯＳ膜６２のすぐ外側まで配置される。そのため、図１１に示す欠陥が生じやすい領域２２が存在するシリコン基板上に図８に示すＴiシリサイド膜６６を用いる構造を適用すると、領域２２とＴiシリサイド膜６６との距離が近い部分が存在し、配線７６とシリコン基板との間でのリーク電流が一層発生しやすくなる問題があった。この点、本発明によれば、領域２２でのシリコン基板５０の欠陥の発生を抑制することで、サリサイドプロセスでシリコン基板５０表面にシリサイドを形成する半導体装置においてもリーク電流を好適に抑制できる。すなわち、ＬＯＣＯＳを素子分離に用いた半導体装置において、シリサイドを用いたコンタクト抵抗の低減が容易となることにより、コンタクトの微細化を図ることができ、半導体装置の集積度向上に資する。
【００２３】
なお、コーナー６０ｂを丸めるほどその外側のシリコン基板５０でのストレスは緩和され欠陥は生じにくくなり得るが、一方、等方性エッチングによる凹部５８ｂの開口の拡大が大きくなり、ＬＯＣＯＳ膜６２の面積縮小の効果が低減し得る。よって、工程４の等方性エッチングの程度は、丸めの程度と開口の拡大との両方を考慮しつつ設定される。
【００２４】
図９は、異方性エッチングで形成される凹部５８ａの形状８０及び、それに対する等方性エッチング後の凹部５８ｂの形状８２，８４を模式的に示す垂直断面図である。例えば、工程３の異方性エッチングにて、照射イオンとフォトレジスト膜５４等との電気的な相互作用によりイオンが凹部５８の縁の方に引き寄せられ、凹部５８の中央部より縁にてエッチングが速く進み得る。この場合、凹部５８は形状８０のように底面が凸面（上に凸）となり、コーナー６０の鋭さが増す。この形状８０の凹部５８に対して等方性エッチングを行うと、凹部５８はエッチング時間（エッチング量）に応じて形状８２、形状８４の順に変化する。形状８２では、コーナー６０は丸まっているが、凹部５８の底部はまだ凸面である。一方、形状８４では、コーナー６０の丸みはさらに増し、凹部５８の底部は凹面（下に凸）になっている。この形状８４のように凹部５８の底面が凹面となる形状は、凹部５８の側面と底面との間にて面の向きが広い範囲にわたって緩やかに変わるものであり、シリコン基板５０内のストレスが好適に抑制される。よって、工程４の等方性エッチングの程度は、この底面が凹面に形成されることを目安として好適に設定することが可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図２】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図３】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図４】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図５】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図６】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図７】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図８】本発明の実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。
【図９】異方性エッチングで形成される凹部の形状及び、それに対する等方性エッチング後の凹部の形状を模式的に示す垂直断面図である。
【図１０】リセスＬＯＣＯＳを形成するために異方性エッチングで形成した従来の凹部の垂直断面図である。
【図１１】図１０の凹部にＬＯＣＯＳ膜を形成した従来のリセスＬＯＣＯＳ構造の垂直断面図である。
【符号の説明】
【００２６】
５０  シリコン基板、５２  シリコン窒化膜、５４  フォトレジスト膜、５６  開口、５８ａ，５８ｂ  凹部、６０ａ，６０ｂ  コーナー、６２  ＬＯＣＯＳ膜、６４，７２  Ｔi膜、６６  Ｔiシリサイド膜、６８  層間絶縁膜、７０  コンタクトホール、７４  タングステンプラグ、７６  配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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