(57)【要約】【課題】本発明は、ハードマスクを使用した作り分けプロセスによるｎＭＯＳ側とｐＭＯＳ側とでのハードマスク材料の堆積、リソグラフィ、加工というプロセスを不要とすることを特徴とする。【解決手段】シリサイド工程後に、ｎＭＯＳ１５のポリシリコンゲート電極１７上とソース、ドレイン拡散層１９上とに酸化膜２３が選択的に析出される。この酸化膜２３は次のシリサイド工程後にマスクとして使用され、ｐＭＯＳ１６のポリシリコンゲート電極１７及びソース、ドレイン拡散層２０に対して選択的にシリサイド化処理が行われる。【選択図】    図５
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【特許請求の範囲】
【請求項１】
ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極、またはソース、ドレイン拡散層、またはポリシリコンゲート電極及びソース、ドレイン拡散層に対して砒素を選択的に導入し、
前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層とｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層をシリサイド化し、
酸化雰囲気中に晒して前記砒素が導入された前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極上、またはソース、ドレイン拡散層上、またはポリシリコンゲート電極層上及びソース、ドレイン拡散層上に酸化膜を選択的に析出させ、
前記酸化膜をマスクとして用いて前記ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを選択的にシリサイド化する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜を析出させる部分が前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極上及びソース、ドレイン拡散層上であり、
前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層にはＮｉＳｉがそれぞれ形成され、
前記ｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層にはＮｉ3 Ｓｉがそれぞれ形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記酸化膜を析出させる部分が前記ｎチャネルＭＯＳＦＥＴのソース、ドレイン拡散層上であり、
前記ｎチャネルＭＯＳＦＥＴのソース、ドレイン拡散層にはＮｉＳｉがそれぞれ形成され、
前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極、前記ｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層にはＮｉ3 Ｓｉがそれぞれ形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記酸化膜を析出させる部分が前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極上であり、
前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極にはＮｉＳｉが形成され、
前記ｎチャネルＭＯＳＦＥＴのソース、ドレイン拡散層、前記ｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層にはＮｉ3 Ｓｉがそれぞれ形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極及び前記ｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極がそれぞれフルシリサイド化されることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体装置の製造方法に係り、特にゲート電極及びソース、ドレイン拡散層にシリサイド層を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体装置、例えばＣＭＯＳ半導体装置のゲート電極として、通常、不純物が高濃度に導入されたポリシリコンゲートが使用されている。最近の世代では、ゲート絶縁膜の実効酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）が減少してきているため、ポリシリコンゲートが空乏化する影響が顕著に現れてきており、大きな性能劣化要因となってきている。この問題を解決するための技術として、空乏化を起こさない金属ゲートが注目を集めている。金属ゲートのなかでもＦＵＳＩ（フルシリサイド）ゲートは、従来のプロセスとの互換性の面から優位である。しかし、ＮｉＳｉはシリコンのバンドギャップの中間の仕事関数を持ち、また不純物注入で調整できるしきい幅が少ないため、狙いのしきい値で使用することが難しい。
【０００３】
この問題を解決する方法として、仕事関数の観点からｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと称する）ではＮｉＳｉを、ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと称する）ではＮｉ3 Ｓｉを使用することで、しきい値を調整する方法が非特許文献１により報告されている。ところが、実際の大規模集積回路への適用を考慮すると、通常のＳｉＯ2 やＳｉＮからなるハードマスクを使用した作り分けプロセスでは、ｎＭＯＳ側とｐＭＯＳ側とでそれぞれハードマスク材料の堆積、リソグラフィ、加工というプロセスが必要になり、製造工程が複雑になるという問題が生じる。
【０００４】
また、ＭＯＳＦＥＴの抵抗のうち、ソース／ドレイン拡散層、特にソース拡散層側におけるＮｉＳｉ／Ｓｉ界面のショットキー接合の抵抗も、素子の微細化と共に無視できない程大きくなってきている。ＮｉＳｉ／Ｓｉ界面の抵抗は仕事関数差とＳｉ側の不純物濃度の関数となっており、伝導帯側、及び価電子帯側との仕事関数差を縮めてＮｉＳｉ／Ｓｉ界面の抵抗を下げるという観点でもｎＭＯＳにＮｉＳｉを、ｐＭＯＳにＮｉ3 Ｓｉを適用することは有効な手段となっている。
【０００５】
しかし、ゲート電極と同様、ＳｉＯ2 やＳｉＮのハードマスクを使用した作り分けプロセスでは、ｎＭＯＳ側とｐＭＯＳ側とでそれぞれハードマスク材料の堆積、リソグラフィ、加工というプロセスが必要になり、製造工程が複雑になるという問題が生じる。
【０００６】
なお、特許文献１には、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることが開示されている。
【特許文献１】特開２００５−２２８８６８号公報
【非特許文献１】Kensuke Takahashi etc., “Dual Workfunction Ni-Siliside/ HfSiON Gate Stacks by Phase-Controlled Full-Silisidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices”, IEDM 2004,pp.91-94
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、簡単な工程により組成の異なるシリサイド層を選択的に形成できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極、またはソース、ドレイン拡散層、またはポリシリコンゲート電極及びソース、ドレイン拡散層に対して砒素を選択的に導入し、前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層とｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極及びソース、ドレイン拡散層をシリサイド化し、酸化雰囲気中に晒して前記砒素が導入された前記ｎチャネルＭＯＳＦＥＴのポリシリコンゲート電極上、またはソース、ドレイン拡散層上、またはポリシリコンゲート電極層上及びソース、ドレイン拡散層上に酸化膜を選択的に析出させ、前記酸化膜をマスクとして用いて前記ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを選択的にシリサイド化することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、簡単な工程により組成の異なるシリサイド層を選択的に形成できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明を実施の形態により説明する。
【００１１】
（第１の実施形態）
図１乃至図６は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１２】
まず、周知の方法により、図１に示すように、Ｓｉ半導体基板１１上にＳＴＩ（素子分離絶縁膜）１２が形成され、基板１１上にＳＴＩ１２によって素子分離されたｐウェル領域（ｐ−ｗｅｌｌ）１３及びｎウェル領域（ｎ−ｗｅｌｌ）１４が形成され、さらにｐウェル領域１３及びｎウェル領域１４にｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）１５及びｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）１６がそれぞれ形成される。
【００１３】
ｎＭＯＳ１５はポリシリコンゲート電極１７を有し、ポリシリコンゲート電極１７の側壁上にはＳｉＯ2 やＳｉＮ等からなるオフセットスペーサ、及びＳｉＯ2 やＳｉＮ等からなるサイドウォール絶縁膜１８が設けられている。また、ｎＭＯＳ１５は、浅いエクステンション領域が設けられ、不純物として例えば砒素（Ａｓ）やリン（Ｐ）が導入されたｎ型のソース、ドレイン拡散層１９を有する。同様に、ｐＭＯＳ１６はポリシリコンゲート電極１７を有し、ポリシリコンゲート電極１７の側壁上にはＳｉＯ2 やＳｉＮ等からなるオフセットスペーサ、及びＳｉＯ2 やＳｉＮ等からなるサイドウォール絶縁膜１８が設けられている。ｐＭＯＳ１６は、浅いエクステンション領域が設けられ、不純物として例えば硼素（Ｂ）等が導入されたｐ型のソース、ドレイン拡散層２０を有する。
【００１４】
続いて、図２に示すように、ｐＭＯＳ１６が例えばレジスト等からなるマスク２１で覆われた状態で、砒素（Ａｓ）が例えば３×１０15ｃｍ-2程度の高濃度のドーズ量でイオン注入される。このイオン注入により、ｎＭＯＳ１５のポリシリコンゲート電極１７とソース、ドレイン拡散層１９に対して砒素が導入される。
【００１５】
次に、上記イオン注入工程で用いられたマスク２１が除去され、さらにスパッタリング法により全面にＮｉが堆積された後、シリサイド反応が行われて、図３に示すように、ｎＭＯＳ１５及びｐＭＯＳ１６のポリシリコンゲート電極１７がそれぞれフルシリサイド化されたＮｉＳｉとなり、かつｎＭＯＳ１５のソース、ドレイン拡散層１９上及びｐＭＯＳ１６のソース、ドレイン拡散層２０上にそれぞれＮｉＳｉからなるシリサイド層２２が形成される。このシリサイド工程は、具体的には、Ｎｉが例えば１０ｎｍ程度堆積された後、約２５０〜３５０℃で１回目のアニールが行われ、フッ酸を用いたウェット処理により未反応のＮｉが除去され、その後、約５００℃で２回目のアニールが行われる。
【００１６】
続いて、Ｈ2 ＯとＯ2 からなる酸化雰囲気に晒すことにより、図４に示すように、先の図２の工程で砒素が高濃度に導入されているｎＭＯＳ１５のポリシリコンゲート電極１７上とソース、ドレイン拡散層１９上とに、酸化膜２３が選択的に析出される。
【００１７】
次に、スパッタリング法により全面にＮｉが堆積された後、シリサイド反応が行われる。このシリサイド反応の際に、先の図４の工程で析出された酸化膜２３がマスクとなり、ｐＭＯＳ１６のポリシリコンゲート電極１７及びソース、ドレイン拡散層２０に対してのみ選択的にシリサイド化処理が行われる。このシリサイド工程は、具体的には先の場合と同様に、Ｎｉが例えば１０ｎｍ程度堆積された後、約２５０〜３５０℃で１回目のアニールが行われ、フッ酸を用いたウェット処理により未反応のＮｉが除去され、その後、約５００℃で２回目のアニールが行われる。この工程により、図５に示すように、ｐＭＯＳ１６のポリシリコンゲート電極１７がフルシリサイド化されたＮｉ3 Ｓｉとなり、かつｐＭＯＳ１６のソース、ドレイン拡散層２０上のシリサイド層２２がＮｉ3 Ｓｉとなる。
【００１８】
続いて、図６に示すように酸化膜２３が除去され、この後は、周知の方法により、全面にＢＰＳＧやＰＳＧ等の層間絶縁膜が堆積され、ゲート電極及びソース、ドレイン拡散層に対するコンタクトホールの開口、コンタクトプラグ用金属の埋め込み、ＣＭＰによる平坦化処理、配線用金属の堆積及びパターニング工程を経て半導体装置が完成する。
【００１９】
本実施形態の方法によれば、組成の異なるシリサイド層をｎＭＯＳ側とｐＭＯＳ側とで選択的に形成することができる。しかも、追加のシリサイド工程（図５の工程）を行なう際に、析出された酸化膜２３をマスクとして用いるようにしているので、従来のようなｎＭＯＳ側とｐＭＯＳ側とでそれぞれハードマスク材料の堆積、リソグラフィ、加工というプロセスが不要になり、製造工程が簡略化することができる。
【００２０】
また、フルシリサイド層として、ｎＭＯＳ側ではＮｉＳｉが、ｐＭＯＳ側ではＮｉ3 Ｓｉがそれぞれ形成されるので、ＦＵＳＩゲートのしきい値調整が容易になる。さらに、ｎＭＯＳ側ではＮｉＳｉが、ｐＭＯＳ側ではＮｉ3 Ｓｉがそれぞれ形成されるので、伝導帯側、及び価電子帯側との仕事関数差が縮まり、ＮｉＳｉ／Ｓｉ界面の抵抗を下げることが可能になり、ＭＯＳＦＥＴの寄生抵抗を低く抑えることができる。
【００２１】
（第２の実施形態）
図７乃至図１１は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２２】
通常、ｎＭＯＳ側のポリシリコンゲートには、ゲート加工前に不純物が導入される。その際、後の工程で酸化膜が析出しない程度の量で不純物が導入される。例えば、２×１０15ｃｍ-2程度以下のドーズ量で砒素がイオン注入される。その後、図１の場合と同様に、Ｓｉ半導体基板１１上にＳＴＩ（素子分離絶縁膜）１２が形成され、基板１１上にＳＴＩ１２によって素子分離されたｐウェル領域（ｐ−ｗｅｌｌ）１３及びｎウェル領域（ｎ−ｗｅｌｌ）１４が形成され、さらにｐウェル領域１３及びｎウェル領域１４にｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）１５及びｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）１６がそれぞれ形成される。
【００２３】
次に、図７に示すように、ｐＭＯＳ１６全体及びｎＭＯＳ１５のポリシリコンゲート電極１７が例えばレジスト等からなるマスク２４で覆われた状態で、砒素（Ａｓ）が例えば３×１０15ｃｍ-2程度の高濃度のドーズ量でイオン注入される。このイオン注入により、ｎＭＯＳ１５のソース、ドレイン拡散層１９に対して砒素が導入される。
【００２４】
次に、上記イオン注入工程で用いられたマスク２４が除去され、さらにスパッタリング法により全面にＮｉが堆積された後、シリサイド反応が行われて、図８に示すように、ｎＭＯＳ１５及びｐＭＯＳ１６のポリシリコンゲート電極１７がそれぞれフルシリサイド化されたＮｉＳｉとなり、かつｎＭＯＳ１５のソース、ドレイン拡散層１９上及びｐＭＯＳ１６のソース、ドレイン拡散層２０上にそれぞれＮｉＳｉからなるシリサイド層２２が形成される。このシリサイド工程は、具体的には、Ｎｉが例えば１０ｎｍ程度堆積された後、約２５０〜３５０℃で１回目のアニールが行われ、フッ酸を用いたウェット処理により未反応のＮｉが除去され、その後、約５００℃で２回目のアニールが行われる。
【００２５】
続いて、Ｈ2 ＯとＯ2 からなる酸化雰囲気に晒すことにより、図９に示すように、先の図７の工程で砒素が高濃度に導入されているｎＭＯＳ１５のソース、ドレイン拡散層１９上にのみ酸化膜２３が選択的に析出される。
【００２６】
次に、スパッタリング法により全面にＮｉが堆積された後、シリサイド反応が行われる。このシリサイド反応の際に、先の図９の工程で析出された酸化膜２３がマスクとなり、ｎＭＯＳ１５のポリシリコンゲート電極１７、ｐＭＯＳ１６のポリシリコンゲート電極１７及びソース、ドレイン拡散層２０に対して選択的にシリサイド化処理が行われる。このシリサイド工程は、具体的には先の場合と同様に、Ｎｉが例えば１０ｎｍ程度堆積された後、約２５０〜３５０℃で１回目のアニールが行われ、フッ酸を用いたウェット処理により未反応のＮｉが除去され、その後、約５００℃で２回目のアニールが行われる。この工程により、図１０に示すように、ｎＭＯＳ１５及びｐＭＯＳ１６のポリシリコンゲート電極１７がフルシリサイド化されたＮｉ3 Ｓｉとなり、かつｐＭＯＳ１６のソース、ドレイン拡散層２０上のシリサイド層２２がＮｉ3 Ｓｉとなる。
【００２７】
続いて、図１１に示すように酸化膜２３が除去され、この後は、周知の方法により、全面にＢＰＳＧやＰＳＧ等の層間絶縁膜が堆積され、ゲート電極及びソース、ドレイン拡散層に対するコンタクトホールの開口、コンタクトプラグ用金属の埋め込み、ＣＭＰによる平坦化処理、配線用金属の堆積及びパターニング工程を経て半導体装置が完成する。
【００２８】
本実施形態の方法によれば、組成の異なるシリサイド層をｎＭＯＳ側とｐＭＯＳ側とで選択的に形成することができる。しかも、追加のシリサイド工程（図１０の工程）を行なう際に、析出された酸化膜２３をマスクとして用いるようにしているので、従来のようなｎＭＯＳ側とｐＭＯＳ側とでそれぞれハードマスク材料の堆積、リソグラフィ、加工というプロセスが不要になり、製造工程が簡略化することができる。
【００２９】
また、ｎＭＯＳ側ではＮｉＳｉが、ｐＭＯＳ側ではＮｉ3 Ｓｉがそれぞれ形成されるので、伝導帯側、及び価電子帯側との仕事関数差が縮まり、ＮｉＳｉ／Ｓｉ界面の抵抗を下げることが可能になり、ＭＯＳＦＥＴの寄生抵抗を低く抑えることができる。
【００３０】
（第３の実施形態）
図１２乃至図１５は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３１】
通常、ｎＭＯＳ側のポリシリコンゲートには、ゲート加工前に不純物が導入される。その際、後の工程で酸化膜が十分に析出する程度の量で不純物が導入される。例えば、３×１０15ｃｍ-2程度以上のドーズ量で砒素がイオン注入される。その後、図１の場合と同様に、Ｓｉ半導体基板１１上にＳＴＩ（素子分離絶縁膜）１２が形成され、基板１１上にＳＴＩ１２によって素子分離されたｐウェル領域（ｐ−ｗｅｌｌ）１３及びｎウェル領域（ｎ−ｗｅｌｌ）１４が形成され、さらにｐウェル領域１３及びｎウェル領域１４にｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）１５及びｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）１６がそれぞれ形成される。
【００３２】
次に、スパッタリング法により全面にＮｉが堆積された後、シリサイド反応が行われて、図１２に示すように、ｎＭＯＳ１５及びｐＭＯＳ１６のポリシリコンゲート電極１７がそれぞれフルシリサイド化されたＮｉＳｉとなり、かつｎＭＯＳ１５のソース、ドレイン拡散層１９上及びｐＭＯＳ１６のソース、ドレイン拡散層２０上にそれぞれＮｉＳｉからなるシリサイド層２２が形成される。このシリサイド工程は、具体的には、Ｎｉが例えば１０ｎｍ程度堆積された後、約２５０〜３５０℃で１回目のアニールが行われ、フッ酸を用いたウェット処理により未反応のＮｉが除去され、その後、約５００℃で２回目のアニールが行われる。
【００３３】
続いて、Ｈ2 ＯとＯ2 からなる酸化雰囲気に晒すことにより、図１３に示すように、先の工程で砒素が高濃度に導入されているｎＭＯＳ１５のポリシリコンゲート電極１７上にのみ酸化膜２３が選択的に析出される。
【００３４】
次に、スパッタリング法により全面にＮｉが堆積された後、シリサイド反応が行われる。このシリサイド反応の際に、先の図１３の工程で析出された酸化膜２３がマスクとなり、ｎＭＯＳ１５のソース、ドレイン拡散層１９、ｐＭＯＳ１６のポリシリコンゲート電極１７及びソース、ドレイン拡散層２０に対して選択的にシリサイド化処理が行われる。このシリサイド工程は、具体的には先の場合と同様に、Ｎｉが例えば１０ｎｍ程度堆積された後、約２５０〜３５０℃で１回目のアニールが行われ、フッ酸を用いたウェット処理により未反応のＮｉが除去され、その後、約５００℃で２回目のアニールが行われる。この工程により、図１４に示すように、ｐＭＯＳ１６のポリシリコンゲート電極１７がフルシリサイド化されたＮｉ3 Ｓｉとなり、かつｎＭＯＳ１５のソース、ドレイン拡散層１９上のシリサイド層２２及びｐＭＯＳ１６のソース、ドレイン拡散層２０上のシリサイド層２２がＮｉ3 Ｓｉとなる。
【００３５】
続いて、図１５に示すように酸化膜２３が除去され、この後は、周知の方法により、全面にＢＰＳＧやＰＳＧ等の層間絶縁膜が堆積され、ゲート電極及びソース、ドレイン拡散層に対するコンタクトホールの開口、コンタクトプラグ用金属の埋め込み、ＣＭＰによる平坦化処理、配線用金属の堆積及びパターニング工程を経て半導体装置が完成する。
【００３６】
本実施形態の方法によれば、組成の異なるシリサイド層をｎＭＯＳ側とｐＭＯＳ側とで選択的に形成することができる。しかも、追加のシリサイド工程（図１４の工程）を行なう際に、析出された酸化膜２３をマスクとして用いるようにしているので、従来のようなｎＭＯＳ側とｐＭＯＳ側とでそれぞれハードマスク材料の堆積、リソグラフィ、加工というプロセスが不要になり、製造工程が簡略化することができる。
【００３７】
また、フルシリサイド層として、ｎＭＯＳ側ではＮｉＳｉが、ｐＭＯＳ側ではＮｉ3 Ｓｉがそれぞれ形成されるので、ＦＵＳＩゲートのしきい値調整が容易になる。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態に係る半導体装置の製造方法の最初の工程を示す断面図。
【図２】図１に続く工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】第２の実施形態に係る半導体装置の製造方法の最初の工程を示す断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】第３の実施形態に係る半導体装置の製造方法の最初の工程を示す断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【符号の説明】
【００３９】
１１…Ｓｉ半導体基板、１２…ＳＴＩ、１３…ｐウェル領域、１４…ｎウェル領域、１５…ｎＭＯＳ、１６…ｐＭＯＳ、１７…ポリシリコンゲート電極、１８…サイドウォール絶縁膜、１９…ｎ型のソース、ドレイン拡散層、２０…ｐ型のソース、ドレイン拡散層、２１、２４…マスク、２２…シリサイド層、２３…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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