(57)【要約】【課題】良好な特性を有する磁気抵抗効果素子を有する磁気記憶装置及びその製造方法を提供する。【解決手段】半導体基板１０上に形成された磁化固定層５８と、磁化固定層上に形成された非磁性スペーサ層６０と、非磁性スペーサ層上に形成された磁化自由層６２とを含む磁気抵抗効果素子７０を有する半導体記憶装置であって、磁化固定層の周縁部を除く素子領域においては、磁化固定層と磁化自由層とが非磁性スペーサ層を挟んで近接しており、磁化固定層の周縁部上においては、磁化固定層と磁化自由層とが離間している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された磁化固定層と、前記磁化固定層上に形成された非磁性スペーサ層と、前記非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子を有する半導体記憶装置であって、
前記磁化固定層の周縁部を除く素子領域においては、前記磁化固定層と前記磁化自由層とが前記非磁性スペーサ層を挟んで近接しており、
前記磁化固定層の前記周縁部上においては、前記磁化固定層と前記磁化自由層とが離間している
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記磁化固定層を覆うように前記半導体基板上に形成された第１の絶縁層を更に有し、
前記第１の絶縁層には、前記素子領域に達する開口部が形成されており、
前記非磁性スペーサ層及び前記磁化自由層は、前記開口部内における前記磁化固定層上及び前記開口部の内壁に形成されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記非磁性スペーサ層の周縁部及び前記磁化自由層の周縁部は、前記第１の絶縁層上に位置している
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記非磁性スペーサ層を覆うように前記半導体基板上に形成された第１の絶縁層を更に有し、
前記第１の絶縁層には、前記素子領域に達する開口部が形成されており、
前記磁化自由層は、前記開口部内における前記非磁性スペーサ層上及び前記開口部の内壁に形成されている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板上及び前記トランジスタ上に形成された第２の絶縁層と、
前記第２の絶縁層に埋め込まれ、前記トランジスタに電気的に接続された第２の導体プラグとを更に有し、
前記磁化固定層は、前記第２の絶縁層上及び前記第２の導体プラグ上に形成されており、
前記第２の導体プラグは、前記素子領域と異なる領域に位置している
ことを特徴とする半導体記憶装置。
【請求項６】
半導体基板上に形成された磁化固定層と、前記磁化固定層上に形成された非磁性スペーサ層と、前記非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子を有する半導体記憶装置の製造方法であって、
前記半導体基板上に前記磁化固定層を形成する工程と、
前記磁化固定層をパターニングする工程と、
前記半導体基板上及び前記磁化固定層上に絶縁層を形成する工程と、
前記磁化固定層に達する開口部を前記絶縁層に形成する工程と、
前記開口部内及び前記絶縁層上に前記非磁性スペーサ層を形成する工程と、
前記非磁性スペーサ層上に前記磁化自由層を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
半導体基板上に形成された磁化固定層と、前記磁化固定層上に形成された非磁性スペーサ層と、前記非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子を有する半導体記憶装置の製造方法であって、
前記半導体基板上に前記磁化固定層を形成する工程と、
前記磁化固定層上に前記非磁性スペーサ層を形成する工程と、
前記非磁性スペーサ層及び前記磁化固定層をパターニングする工程と、
前記半導体基板上及び前記非磁性スペーサ層上に絶縁層を形成する工程と、
前記非磁性スペーサ層に達する開口部を前記絶縁層に形成する工程と、
前記開口部内及び前記絶縁層上に前記磁化自由層を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係り、特に磁気抵抗効果素子を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
【０００３】
かかるＭＲＡＭとして、スピン注入磁化反転（Spin Torque Transfer Magnetization Switching）方式のＭＲＡＭが注目されている（非特許文献１）。スピン注入磁化反転方式のＭＲＡＭでは、磁気抵抗効果素子として、例えばＴＭＲ（Tunnel Magneto Resistive、トンネル磁気抵抗）素子や、ＧＭＲ（Giant Magneto Resistive、巨大磁気抵抗）素子が用いられる。
【０００４】
ＴＭＲ素子は、磁化自由層と磁化固定層との間にトンネルバリア層（絶縁バリア層）を挟んで構成された磁気抵抗効果素子である。また、ＧＭＲ素子は、磁化自由層と磁化固定層との間に非磁性導電体層を挟んで構成された磁気抵抗効果素子である。
【０００５】
スピン注入磁化反転方式のＭＲＡＭにおいて、磁化自由層側から磁化固定層側に電流を流すと、磁化固定層のスピンと同じ向きのスピンを有する電子が、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが同じになり、磁化自由層の磁気モーメントが平行となり、電気抵抗が比較的小さくなる。磁気抵抗効果素子の電気抵抗が比較的小さい状態は、例えばデータ“０”に関連付けられる。
【０００６】
一方、スピン注入磁化反転方式のＭＲＡＭにおいて、磁化固定層側から磁化自由層側に電流を流すと、磁化固定層のスピンと反対の向きのスピンを有する電子が、磁化固定層により反射され、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが反対になり、磁化自由層の磁気モーメントが反平行となり、磁気抵抗効果素子の電気抵抗が比較的大きくなる。磁気抵抗効果素子の電気抵抗が比較的大きい状態は、例えばデータ“１”に関連付けられる。
【０００７】
スピン注入磁化反転方式のＭＲＡＭにおいては、磁気抵抗効果素子に流す電流の向きを変えることにより、磁気抵抗効果素子に情報が書き込まれる。スピン注入磁化反転方式のＭＲＡＭでは、一般的なＭＲＡＭと比較して、磁気抵抗効果素子に情報を書き込むための書き込み用ワード線が不要であるため、デバイス構造を単純化することができる。また、スピン注入磁化反転方式のＭＲＡＭでは、磁気抵抗効果素子のサイズが小さくなるほど書き込み電流が小さくことができ、消費電力を極めて低くすることができる。
【特許文献１】特開２００３−１７７８２号公報
【非特許文献１】「第２部，ＭＲＡＭ，いよいよ製品化，２００４年，２５６Ｍビット」、日経エレクトロニクス、２００１年２月１２日、no.789、p.164-171
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、提案されているスピン注入磁化反転方式のＭＲＡＭにおいては、磁化固定層、非磁性スペーサ層、磁化自由層等より成る積層膜を形成し、この後、かかる積層膜をパターニングすることにより磁気抵抗効果素子が形成される。かかる積層膜をパターニングする際には、イオンミリングや反応性イオンエッチング等のプラズマを用いたドライエッチングが用いられる。このため、かかる積層膜をパターニングする際に、エッチングされた物質が積層膜の側壁部分に再付着してしまう場合がある。エッチングされた物質が積層膜の側壁部分に再付着すると、磁化固定層と磁化自由層との間で再付着物を介して電流が流れてしまい、良好な特性を有する磁気抵抗効果素子が得られない。
【０００９】
本発明の目的は、良好な特性を有する磁気抵抗効果素子を有する磁気記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板上に形成された磁化固定層と、前記磁化固定層上に形成された非磁性スペーサ層と、前記非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子を有する半導体記憶装置であって、前記磁化固定層の周縁部を除く素子領域においては、前記磁化固定層と前記磁化自由層とが前記非磁性スペーサ層を挟んで近接しており、前記磁化固定層の前記周縁部上においては、前記磁化固定層と前記磁化自由層とが離間していることを特徴とする半導体記憶装置が提供される。
【００１１】
また、本発明の他の観点によれば、半導体基板上に形成された磁化固定層と、前記磁化固定層上に形成された非磁性スペーサ層と、前記非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子を有する半導体記憶装置の製造方法であって、前記半導体基板上に前記磁化固定層を形成する工程と、前記磁化固定層をパターニングする工程と、前記半導体基板上及び前記磁化固定層上に絶縁層を形成する工程と、前記磁化固定層に達する開口部を前記絶縁層に形成する工程と、前記開口部内及び前記絶縁層上に前記非磁性スペーサ層を形成する工程と、前記非磁性スペーサ層上に前記磁化自由層を形成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。
【００１２】
また、本発明の更に他の観点によれば、半導体基板上に形成された磁化固定層と、前記磁化固定層上に形成された非磁性スペーサ層と、前記非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子を有する半導体記憶装置の製造方法であって、前記半導体基板上に前記磁化固定層を形成する工程と、前記磁化固定層上に前記非磁性スペーサ層を形成する工程と、前記非磁性スペーサ層及び前記磁化固定層をパターニングする工程と、前記半導体基板上及び前記非磁性スペーサ層上に絶縁層を形成する工程と、前記非磁性スペーサ層に達する開口部を前記絶縁層に形成する工程と、前記開口部内及び前記絶縁層上に前記磁化自由層を形成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、素子領域においては磁化固定層と磁化自由層とが互いに近接する一方、磁化固定層の周縁部上においては磁化固定層と磁化自由層とが離間している。このため、本発明によれば、磁化固定層の周縁部と磁化自由層の周縁部とが短絡してしまうことがなく、特性の良好な磁気抵抗効果素子を有する半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法を図１乃至図１４を用いて説明する。
【００１５】
（半導体記憶装置）
まず、本実施形態による半導体記憶装置を図１を用いて説明する。
【００１６】
図１に示すように、例えばＰ型のシリコンより成る半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２が形成された半導体基板１０内には、Ｐ型のウェル１４が形成されている。
【００１７】
ウェル１４が形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ワード線）１８が形成されている。ゲート電極１８の側壁部分には、サイドウォール絶縁膜２０が形成されている。
【００１８】
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン拡散層２２が形成されている。
【００１９】
ゲート電極１８の上部及びソース／ドレイン拡散層２２上には、それぞれシリサイド層２４ａ、２４ｂが形成されている。ソース／ドレイン拡散層２２上のシリサイド層２４ｂは、ソース／ドレイン電極として機能する。
【００２０】
こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２６が構成されている。
【００２１】
トランジスタ２６が形成された半導体基板１０上には、例えば膜厚２００ｎｍのＳｉＯＮより成る絶縁膜（カバー膜）２８が形成されている。
【００２２】
絶縁膜２８が形成された半導体基板１０上には、例えば膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜３０が形成されている。層間絶縁膜３０の表面は平坦化されている。
【００２３】
層間絶縁膜３０及び絶縁膜２８には、ソース／ドレイン電極２４ｂに達するコンタクトホール３２が形成されている。
【００２４】
コンタクトホール３２内には、例えば膜厚３０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール３２内には、例えば膜厚２０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とにより密着層３４が構成されている。
【００２５】
密着層３４が形成されたコンタクトホール３２内には、タングステン（Ｗ）より成る導体プラグ３６が埋め込まれている。
【００２６】
導体プラグ３６が埋め込まれた層間絶縁膜３０上には、例えば膜厚１３０ｎｍのＳｉＯＮより成る酸化防止膜３８が形成されている。酸化防止膜３８は、層間絶縁膜３６に導体プラグ３６を埋め込んだ後に、導体プラグ３６の上面が酸化されるのを防止するためのものである。
【００２７】
なお、ここでは酸化防止膜３８として、ＳｉＯＮ膜を形成する場合を例に説明したが、かかる酸化防止膜３８はＳｉＯＮ膜に限定されるものではない。例えば、酸化防止膜３８として、シリコン窒化膜や酸化アルミニウム膜を形成してもよい。
【００２８】
酸化防止膜３８上には、例えば膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜４０が形成されている。
【００２９】
層間絶縁膜４０及び酸化防止膜３８には、導体プラグ３６に達するコンタクトホール４２が形成されている。
【００３０】
コンタクトホール４２内には、例えば膜厚３０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール４２内には、例えば膜厚２０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とにより密着層４４が構成されている。
【００３１】
密着層４４が形成されたコンタクトホール４２内には、タングステンより成る導体プラグ４６が埋め込まれている。
【００３２】
導体プラグ３８が埋め込まれた層間絶縁膜３４上には、磁気抵抗効果素子（記憶素子）７０が形成されている。磁気抵抗効果素子７０は、導体プラグ４６及び導体プラグ３６を介して、ソース／ドレイン電極２４ｂに電気的に接続されている。
【００３３】
かかる磁気抵抗効果素子７０は、例えば、層間絶縁膜４０上に形成された密着層５４と、密着層５４上に形成された反強磁性層５６と、反強磁性層５６上に形成され、磁化方向が固定された磁化固定層（ピンド層）５８と、磁化固定層５８上に形成された非磁性スペーサ層６０と、非磁性スペーサ層６０上に形成され、磁化方向が変化し得る磁化自由層（フリー層）６２と、磁化自由層６２上に形成された導電性のキャップ層６４とを有している。
【００３４】
密着層５４は、例えば、Ｔａ膜４８、Ｒｕ膜５０及びのＴａ膜５２と順次積層して成る積層膜により構成されている。Ｔａ膜４８の膜厚は、例えば５ｎｍとする。Ｒｕ膜の膜厚は、例えば膜厚２０ｎｍとする。Ｔａ膜５２の膜厚は、例えば５ｎｍとする。
【００３５】
反強磁性層５６としては、例えばＰｔＭｎ層が用いられている。反強磁性層５６の厚さは、例えば１５ｎｍ程度とする。なお、反強磁性層５６の材料はＰｔＭｎ層に限定されるものではない。例えば、反強磁性層５６として、ＩｒＭｎ層を用いてもよい。
【００３６】
磁化固定層５８は、例えば、ＣｏＦｅ膜、Ｒｕ膜及びＣｏＦｅＢ膜を順次積層して成る積層膜により構成されている。磁化固定層５８を構成する積層膜の総膜厚は、例えば７ｎｍ程度とする。
【００３７】
密着層５４、反強磁性層５６及び磁化固定層５８は、所定の形状にパターニングされている。
【００３８】
層間絶縁膜４０上には、密着層５４、反強磁性層５６及び磁化固定層５８より成る積層体５９を覆うように、シリコン酸化膜より成る層間絶縁膜７２が形成されている。層間絶縁膜７２の膜厚は、例えば１００ｎｍ程度とする。
【００３９】
層間絶縁膜７２には、磁化固定層５８に達する開口部７４が形成されている。開口部７４の径は、開口部７４の下部から上部に向かって徐々に大きくなっている。本実施形態において開口部７４の径を、開口部７４の下部から上部に向かって徐々に大きく設定しているのは、開口部７４の下部のみならず開口部７４の内壁にも非磁性スペーサ層６０や磁化自由層６２等を形成するためである。
【００４０】
なお、ここでは、開口部７４の径を開口部７４の下部から上部に向かって徐々に大きくなっている場合を例に説明したが、開口部７４の内壁にも非磁性スペーサ層６０や磁化自由層６２等を形成し得るのであれば、開口部７４の径が開口部７４の下部と上部とで等しくなっていてもよい。
【００４１】
層間絶縁膜７２に形成された開口部７４内には、非磁性スペーサ層６０が形成されている。磁気抵抗効果素子７０として、トンネル磁気抵抗（ＴＭＲ）素子を形成する場合には、非磁性スペーサ層６０としてトンネルバリア層（絶縁バリア層）を用いる。かかるトンネルバリア層６０の材料としては、例えばＭｇＯ層、Ａｌ２Ｏ３層等を用いることができる。トンネルバリア層６０の膜厚は、例えば１〜２ｎｍ程度とする。
【００４２】
非磁性スペーサ層６０が形成された開口部７４内には、磁化自由層６２が形成されている。磁化自由層６２としては、例えばＣｏＦｅＢ層が用いられている。磁化自由層６２の厚さは、例えば１〜３ｎｍ程度とする。
【００４３】
磁化自由層６２が形成された開口部７４内には、導電性のキャップ層６４が形成されている。キャップ層６４としては、例えばＲｕ膜とＴａ膜とを順次積層して成る積層膜が用いられている。キャップ層６４の膜厚は、例えば２０ｎｍ程度とする。
【００４４】
こうして、密着層５４と、密着層５４上に形成された反強磁性層５６と、反強磁性層５６上に形成された磁化固定層５８と、磁化固定層５８上に形成された非磁性スペーサ層６０と、非磁性スペーサ層６０上に形成された磁化自由層６２と、磁化自由層６２上に形成された導電性のキャップ層６４とを有する磁気抵抗効果素子７０が構成されている。
【００４５】
図２は、本実施形態による磁気抵抗効果素子を拡大して示した断面図である。
【００４６】
磁気抵抗効果素子７０のうち、磁化固定層５８と磁化自由層６２とが非磁性スペーサ層６０のみを介して近接している領域（接合領域）８４が、磁気抵抗効果素子７０の電気抵抗の変化に寄与する領域である素子領域（抵抗変化領域）８４である。
【００４７】
本実施形態では、磁化固定層５８は層間絶縁膜７２に埋め込まれている一方、磁化自由層６２の周縁部は層間絶縁膜７２に形成された開口部７４の上端部に位置している。即ち、本実施形態では、磁化固定層５８の周縁部と磁化自由層６２の周縁部との間に層間絶縁膜７２が存在している。より具体的には、本実施形態では、磁化固定層５８の周縁部と非磁性スペーサ層６０の周縁部との間に層間絶縁膜７２が存在している。このため、本実施形態によれば、磁化固定層５８の周縁部と磁化自由層６２の周縁部とが短絡してしまうことがなく、特性の良好な磁気抵抗効果素子７０が得られる。
【００４８】
キャップ層６４が形成された開口部７４内には、例えばＴｉＮより成るバリア層（バリアメタル）６６が形成されている。
【００４９】
バリア層６６が形成された開口部７４内には、例えばタングステンより成る導体プラグ６８ａが埋め込まれている。
【００５０】
層間絶縁膜４０，７２には、導体プラグ３６に達するコンタクトホール７６が形成されている。
【００５１】
コンタクトホール７６内には、例えばＴｉＮより成るバリア層６６が形成されている。
【００５２】
バリア層６６が形成されたコンタクトホール７６内には、例えばタングステンより成る導体プラグ６８ｂが埋め込まれている。
【００５３】
導体プラグ６８ａ、６８ｂが埋め込まれた層間絶縁膜７２上には、配線（ビット線）８２ａ及び配線（ソース線）８２ｂが形成されている。配線８２ａ、８２ｂは、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜により構成されている。
【００５４】
ビット線８２ａは、導電性プラグ６８ａを介して磁気抵抗効果素子７０に接続されている。ソース線８２ｂは、導電性プラグ６８ｂ等を介してトランジスタ２６のソース拡散層２２に電気的に接続されている。
【００５５】
こうして本実施形態による半導体記憶装置が構成されている。
【００５６】
本実施形態によれば、磁化固定層５８の周縁部を除く素子領域（接合領域）８４においては、磁化固定層５８と磁化自由層６２とが非磁性スペーサ層６０を挟んで近接している一方、磁化固定層５８の周縁部上においては、磁化固定層５８と磁化自由層６２とが離間している。このため、本実施形態によれば、磁化固定層５８の周縁部と磁化自由層６２の周縁部とが短絡してしまうのを防止することができ、ひいては、特性の良好な磁気抵抗効果素子７０を有する半導体記憶装置を提供することができる。
【００５７】
（半導体記憶装置の動作）
次に、本実施形態による半導体記憶装置の動作を図１乃至図５を用いて説明する。
【００５８】
まず、磁気抵抗効果素子７０に“０”のデータを書き込む方法を図３を用いて説明する。図３は、磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その１）である。
【００５９】
磁気抵抗効果素子７０に“０”のデータを書き込む際には、図３（ｂ）に示すように、トランジスタ２６のゲート電極（ワード線、ＷＬ）１８に電圧を印加する。これにより、トランジスタ２６がオン状態となる。
【００６０】
次に、図３（ｂ）に示すように、磁気抵抗効果素子７０に接続されたビット線（ＢＬ）８２ａに所定の書き込み電圧Ｖｗｒｉｔｅを印加する。一方、ソース線（ＳＬ）８２ｂの電位は、０Ｖのままとする。これにより、図３（ａ）に示すように、磁化自由層６２側から磁化固定層５８側に電流が流れる。磁化自由層６２側から磁化固定層５８側に電流が流れると、磁化固定層５８のスピンと同じ向きのスピンを有する電子が、磁化自由層６２に注入される。そうすると、磁化自由層６２のスピンの向きと磁化固定層５８のスピンの向きとが同じになり、磁化自由層６２の磁気モーメントが平行となり、磁気抵抗効果素子７０の抵抗値が比較的小さくなる。磁気抵抗効果素子７０の抵抗値が比較的小さい状態は、例えばデータ“０”に関連付けられている。こうして、磁気抵抗効果素子７０に“０”のデータが書き込まれる。
【００６１】
次に、磁気抵抗効果素子に“１”のデータを書き込む方法を図４を用いて説明する。図４は、磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その２）である。
【００６２】
磁気抵抗効果素子７０に“１”のデータを書き込む際には、図４（ｂ）に示すように、トランジスタ２６のゲート電極（ワード線、ＷＬ）１８に電圧を印加する。これにより、トランジスタ２６がオン状態となる。
【００６３】
次に、図４（ｂ）に示すように、磁気抵抗効果素子７０に接続されたソース線（ＳＬ）８２ｂに所定の書き込み電圧Ｖｗｒｉｔｅを印加する。ここでは、例えばソース線（ＳＬ）８２ｂに所定の大きさの正の電圧を印加する。一方、ビット線（ＢＬ）８２ａの電位は、０Ｖのままとする。これにより、図４（ａ）に示すように、磁化固定層５８側から磁化自由層６２側に電流が流れる。磁化固定層５８側から磁化自由層６２側に電流が流れると、磁化固定層５８のスピンと反対の向きのスピンを有する電子が、磁化固定層５８により反射され、磁化自由層６２に注入される。そうすると、磁化自由層６２のスピンの向きと磁化固定層５８のスピンの向きとが反対になり、磁化自由層６２の磁気モーメントが反平行となり、磁気抵抗効果素子７０の抵抗値が比較的大きくなる。磁気抵抗効果素子７０の抵抗値が比較的大きい状態は、例えばデータ“１”に関連付けられている。こうして、磁気抵抗効果素子７０に“１”のデータが書き込まれる。
【００６４】
次に、磁気抵抗効果素子に書き込まれたデータの読み出し方法を図５を用いて説明する。図５は、磁気抵抗効果素子に書き込まれたデータを読み出す方法を示す概念図及びタイムチャートである。
【００６５】
磁気抵抗効果素子７０に書き込まれたデータを読み出す際には、図５（ｂ）に示すように、トランジスタ１８のゲート電極（ワード線、ＷＬ）１８に電圧を印加する。これにより、トランジスタ２４６がオン状態となる。
【００６６】
次に、図５（ｂ）に示すように、磁気抵抗効果素子７０に接続されたビット線（ＢＬ）８２ａに所定の読み出し電圧Ｖｒｅａｄを印加する。読み出し電圧Ｖｒｅａｄの大きさは、磁気抵抗効果素子７０にデータを書き込むための書き込み電圧Ｖｗｒｉｔｅより低い電圧とする。一方、ソース線（ＳＬ）８２ｂの電位は、０Ｖのまま維持される。そうすると、磁気抵抗効果素子７０の抵抗値に応じた信号がセンスアンプ（図示せず）から出力される。磁気抵抗効果素子７０に“０”のデータが書き込まれている場合には、例えば比較的大きいレベルの信号がセンスアンプから出力される。一方、磁気抵抗効果素子７０に“１”のデータのデータが書き込まれている場合には、例えば比較的小さいレベルの信号がセンスアンプから出力される。こうして、磁気抵抗効果素子７０に書き込まれているデータが読み出される。
【００６７】
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図６乃至図１４を用いて説明する。図６乃至図１４は、本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【００６８】
まず、図６（ａ）に示すように、例えばＰ型のシリコンより成る半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離領域１２を形成する。なお、素子分離領域１２の形成方法はＳＴＩ法に限定されるものではない。例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により素子分離領域１２を形成してもよい。
【００６９】
次に、イオン注入法により、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル１４を形成する。
【００７０】
次に、例えば熱酸化法により、素子領域上に膜厚１０ｎｍのゲート絶縁膜１６を形成する。
【００７１】
次に、例えばＣＶＤ法により、膜厚１８０ｎｍのポリシリコン膜１８を形成する。ポリシリコン膜１８は、ゲート電極等となるものである。
【００７２】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜１８をパターニングする。こうして、ポリシリコン膜より成るゲート電極（ゲート配線）１８が形成される。ゲート電極１８は、ワード線（ＷＬ）の一部を構成するものである。
【００７３】
次に、ゲート電極１８をマスクとし、イオン注入法により、ゲート電極１８の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、エクステンションソース／ドレインの浅い領域を構成するエクステンション領域（図示せず）が形成される。
【００７４】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのシリコン酸化膜を形成する。
【００７５】
次に、シリコン酸化膜を異方性エッチングする。こうして、ゲート電極１８の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２０が形成される。
【００７６】
次に、サイドウォール絶縁膜２０が形成されたゲート電極１８をマスクとし、イオン注入法により、ゲート電極１８の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、エクステンションソース／ドレインの深い領域を構成する不純物拡散層（図示せず）が形成される。エクステンション領域と深い不純物拡散層とによりソース／ドレイン拡散層２２が構成される。
【００７７】
次に、全面に、例えばスパッタリング法により、コバルト等より成る高融点金属層（図示せず）を形成する。
【００７８】
次に、熱処理を行うことにより、半導体基板１０の表層部と高融点金属層とを反応させるとともに、ゲート電極１８の上部と高融点金属層とを反応させる。
【００７９】
次に、未反応の高融点金属層を例えばウエットエッチングにより除去する。
【００８０】
こうして、ソース／ドレイン拡散層２２上にコバルトシリサイドより成るソース／ドレイン電極２４ｂが形成される。また、ゲート電極１８の上部にコバルトシリサイドより成るシリサイド層２４ａが形成される。
【００８１】
こうして、図６（ａ）に示すように、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２６が形成される。
【００８２】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのＳｉＯＮより成る絶縁膜（カバー膜）２８を形成する。
【００８３】
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜より成る層間絶縁膜３０を形成する。
【００８４】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜３０の表面を平坦化する。こうして、例えば膜厚７００ｎｍの層間絶縁膜３０が形成される（図６（ｂ）参照）。
【００８５】
次に、図６（ｃ）に示すように、フォトリソグラフィ技術を用い、ソース／ドレイン電極２４ｂに達するコンタクトホール３２を形成する。コンタクトホール３２の径は、例えば０．２５μｍとする。
【００８６】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴｉ膜を形成する。
【００８７】
次に、全面に、例えばスパッタリング法により、例えば膜厚２０ｎｍのＴｉＮ膜を形成する。これらＴｉ膜とＴｉＮ膜とにより密着層３４が構成される。
【００８８】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜３６を形成する。
【００８９】
次に、例えばＣＭＰ法により、層間絶縁膜３０の表面が露出するまでタングステン膜３６及び密着層３４を研磨する。こうして、コンタクトホール３２内に、タングステン膜より成る導体プラグ３６が埋め込まれる（図７（ａ）参照）。
【００９０】
次に、図７（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１３０ｎｍのＳｉＯＮより成る酸化防止膜３８を形成する。酸化防止膜３８は、層間絶縁膜３０に埋め込まれた導体プラグ３６の表面が酸化されるのを防止するためのものである。
【００９１】
なお、ここでは、酸化防止膜３８の材料としてＳｉＯＮを用いる場合を例に説明したが、酸化防止膜３８の材料はＳｉＯＮに限定されるものではない。例えばＳｉＮや酸化アルミニウムを酸化防止膜３８の材料として用いてもよい。
【００９２】
次に、図７（ｃ）に示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜４０を形成する。
【００９３】
次に、図８（ａ）に示すように、フォトリソグラフィ技術を用い、導体プラグ３６に達するコンタクトホール４２を、層間絶縁膜４０及び酸化防止膜３８に形成する。
【００９４】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴｉ膜を形成する。
【００９５】
次に、全面に、例えばスパッタリング法により、例えば膜厚２０ｎｍのＴｉＮ膜を順次積層する。これらＴｉ膜とＴｉＮ膜とにより密着層４４が構成される。
【００９６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜４６を形成する。
【００９７】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４６及び密着層４４を研磨する。こうして、コンタクトホール４２内に、タングステン膜より成る導体プラグ４６が埋め込まれる（図８（ｂ）参照）。
【００９８】
次に、図８（ｃ）に示すように、全面に、例えばスパッタリング法により、膜厚５ｎｍの非晶質のＴａ膜４８を形成する。
【００９９】
次に、全面に、例えばスパッタリング法により、膜厚２０ｎｍのＲｕ膜５０を形成する。
【０１００】
次に、全面に、例えばスパッタリング法により、膜厚５ｎｍのＴａ膜５２を形成する。こうして、Ｔａ膜４８、Ｒｕ膜５０及びＴａ膜５２を順次積層して成る積層膜５４が形成される。かかる積層膜５４は、磁気抵抗効果素子７０の下地に対する密着性を確保するための密着層として機能するものである。
【０１０１】
次に、図９（ａ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚１５ｎｍのＰｔＭｎ膜より成る反強磁性層５６を形成する。
【０１０２】
なお、ここでは、反強磁性層５６としてＰｔＭｎ膜を用いる場合を例に説明したが、反強磁性層５６の材料はＰｔＭｎに限定されるものではない。例えば、ＩｒＭｎ膜を反強磁性層５６として用いてもよい。
【０１０３】
次に、全面に、例えばスパッタリング法により、例えばＣｏＦｅ膜、Ｒｕ膜及びＣｏＦｅＢ膜を順次形成することにより、積層膜を形成する。こうして、積層膜より成る磁化固定層（ピンド層）５８が形成される。磁化固定層５８の総膜厚は、例えば７ｎｍ程度とする（図９（ｂ）参照）。
【０１０４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。かかるフォトレジスト膜は、磁化固定層５８等をエッチングするためのものである。フォトレジスト膜の平面形状は、例えば１５０ｎｍ×２００ｎｍの長方形状とする。
【０１０６】
次に、フォトレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、磁化固定層５８、反強磁性層５６及び密着層５４をエッチングする。この後、フォトレジスト膜を剥離する（図９（ｃ）参照）。
【０１０７】
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜７２を形成する。
【０１０８】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面を平坦化する。こうして、例えば膜厚１００ｎｍの層間絶縁膜７２が形成される（図１０（ａ）参照）。
【０１０９】
次に、全面に、スピンコート法により、フォトレジスト膜８６を形成する。
【０１１０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８６に開口部８８を形成する。かかる開口部８８は、層間絶縁膜７２に開口部７４を形成するためのものである。開口部８８の平面形状は、例えば６０ｎｍ×１００ｎｍの長方形状とする。
【０１１１】
次に、フォトレジスト膜８６をマスクとして、層間絶縁膜７２をエッチングする。これにより、層間絶縁膜７２に磁化固定層５８に達する開口部７４が形成される（図１０（ｂ）参照）。この後、フォトレジスト膜８６を剥離する。
【０１１２】
次に、図１１（ａ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚１〜２ｎｍの非磁性スペーサ層６０を形成する。かかる非磁性スペーサ層６０としては、例えばＭｇＯ膜を形成する。
【０１１３】
なお、ここでは、非磁性スペーサ層６０としてＭｇＯ膜を形成する場合を例に説明したが、非磁性スペーサ層６０の材料はＭｇＯに限定されるものではない。例えば、Ａｌ２Ｏ３膜を非磁性スペーサ層６０として用いてもよい。
【０１１４】
次に、図１１（ｂ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚１〜３ｎｍのＣｏＦｅＢ膜より成る強磁性層６２を形成する。これにより、強磁性層より成る磁化自由層（フリー層）６２が形成される。
【０１１５】
次に、全面に、例えばスパッタリング法により、例えばＲｕ膜とＴａ膜とを順次形成することにより、積層膜を形成する。こうして、積層膜より成るキャップ層６４が形成される（図１２（ａ）参照）。
【０１１６】
次に、磁場を所定の方向に発生させた状態で、例えば３５０℃程度の熱処理を行う。これにより、磁化固定層５８の磁化方向が所定の方向に揃った状態となる。
【０１１７】
次に、図１２（ｂ）に示すように、フォトリソグラフィ技術を用い、導体プラグ３６に達するコンタクトホール７６を、キャップ層６４、磁化自由層６２、非磁性スペーサ層６０、層間絶縁膜７２、層間絶縁膜４０及び酸化防止膜３８に形成する。
【０１１８】
次に、全面に、例えばスパッタリング法により、ＴｉＮより成るバリア層６６を形成する。
【０１１９】
次に、図１３（ａ）に示すように、全面に、例えばＣＶＤ法により、タングステン膜６８を形成する。
【０１２０】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面が露出するまでタングステン膜６８、バリア層６６、キャップ層６４、磁化自由層６２及び非磁性スペーサ層６０を研磨する。こうして、コンタクトホール７４内における磁化固定層５８上及びコンタクトホール７４の内壁に非磁性スペーサ層６０が形成される。また、非磁性スペーサ層６０が形成されたコンタクトホール７４内に磁化自由層６２が形成される。また、磁化自由層６２が形成されたコンタクトホール７４内に、キャップ層６４が形成される。また、キャップ層６４が形成されたコンタクトホール７４内に、タングステンより成る導電性プラグ６８ａが埋め込まれる。また、コンタクトホール７６内に、タングステンより成る導電性プラグ６８ｂが埋め込まれる（図１３（ｂ）参照）。
【０１２１】
こうして、密着層５４、反強磁性層５６、磁化固定層５８、非磁性スペーサ層６０、磁化自由層６２及びキャップ層６４より成る磁気抵抗効果素子７０が形成される。より具体的には、トンネル磁気抵抗（ＴＭＲ）素子７０が形成される。
【０１２２】
次に、例えばスパッタリング法により、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、かかる積層膜をパターニングする。これにより、積層膜より成る配線８２ａ、８２ｂが形成される。配線（ビット線）８２ａは、導体プラグ６８ａを介して磁気抵抗効果素子７０に接続される。配線（ソース線）８２ｂは、導電性プラグ６８ｂ等を介してトランジスタ２６のソース領域２２に電気的に接続される。
【０１２４】
こうして本実施形態による半導体記憶装置が製造される（図１４参照）。
【０１２５】
このように、本実施形態では、磁化固定層５８を覆うように層間絶縁膜７２を形成し、磁化固定層５８に達するコンタクトホール７４を層間絶縁膜７２に形成し、かかるコンタクトホール７４内に非磁性スペーサ層６０及び磁化自由層６２を形成する。このため、本実施形態では、素子領域（接合領域）８４においては磁化固定層５８と磁化自由層６２が互いに近接する一方、磁化固定層５８の周縁部上においては磁化固定層５８と磁化自由層６２とが離間することとなる。このため、本実施形態によれば、磁化固定層５８の周縁部と磁化自由層６２の周縁部とが短絡してしまうことがなく、特性の良好な磁気抵抗効果素子７０を得ることが可能となる。
【０１２６】
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその製造方法を図１５乃至図１７を用いて説明する。図１５は、本実施形態による半導体記憶装置を示す断面図である。図１乃至図１４に示す第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２７】
（半導体記憶装置）
まず、本実施形態による半導体記憶装置を図１５を用いて説明する。
【０１２８】
本実施形態による半導体記憶装置は、導体プラグ４６の上部が過度に研磨されたことにより生じた凹部９０内に平坦化層９２が埋め込まれていることに主な特徴がある。
【０１２９】
図１５に示すように、導体プラグ４６の上部が過度に研磨されており、導体プラグ４６の上部の高さは層間絶縁膜４０の上面の高さより低くなっている。導体プラグ４６が埋め込まれた箇所には凹部９０が形成されている。かかる凹部９０の深さは、例えば２０〜５０ｎｍ程度である。このような凹部９０が形成された導体プラグ４６上及び層間絶縁膜４０上に密着層５４を形成すると、かかる凹部９０を反映して密着層５４の表面にも凹部が形成される。そして、このような密着層５４上に反強磁性層５６や磁化固定層５８を形成すると、かかる凹部を反映して反強磁性層５６や磁化固定層５８の表面にも凹部が形成される。従って、このような凹部９０が形成された層間絶縁膜４０上には、特性の良好な磁気抵抗効果素子７０を形成することは困難である。
【０１３０】
本実施形態では、図１５に示すように、凹部９０内には平坦化層（下地層）９２が埋め込まれている。平坦化層９２及び層間絶縁膜４０の表面は、ＣＭＰ法により平坦化されている。このため、平坦化層９２の上面の高さと層間絶縁膜４０の上面の高さとは等しくなっている。
【０１３１】
平坦化層９２上及び層間絶縁膜４０には、密着層５４が形成されている。平坦な下地上に密着層５４が形成されているため、密着層５４の表面は平坦となっている。
【０１３２】
密着層５４上には、反強磁性層５６が形成されている。平坦な密着層５４上に反強磁性層５６が形成されているため、反強磁性層５６の表面は平坦となっている。
【０１３３】
反強磁性層５６上には、磁化固定層５８が形成されている。平坦な反強磁性層５６上に磁化固定層５８が形成されているため、良質な磁化固定層５８が形成されている。
【０１３４】
従って、本実施形態によれば、良好な特性を有する磁気抵抗効果素子７０を得ることが可能となる。
【０１３５】
このように、本実施形態によれば、導体プラグ４６の上部が過度に研磨されたことにより生じた凹部９０内に平坦化層９２が埋め込まれているため、平坦な下地上に磁気抵抗効果素子７０を形成することができる。このため、本実施形態によれば、良好な特性を有する磁気抵抗効果素子７０を有する半導体記憶装置を提供することができる。
【０１３６】
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図１６及び図１７を用いて説明する。図１６及び図１７は、本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０１３７】
まず、半導体基板１０に素子分離領域１２を形成する工程から、導体プラグ３６に達するコンタクトホール４２を形成する工程までは、図６（ａ）乃至図８（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図１６（ａ）参照）。
【０１３８】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴｉ膜を形成する。
【０１３９】
次に、全面に、例えばスパッタリング法により、例えば膜厚２０ｎｍのＴｉＮ膜を順次積層する。これらＴｉ膜とＴｉＮ膜とにより密着層４４が構成される。
【０１４０】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜４６を形成する。
【０１４１】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４６及び密着層４４を研磨する。タングステン膜４６及び密着層４４を研磨する際には、タングステン膜４６及び密着層４４が過度に研磨され、図１６（ｂ）に示すように、導体プラグ４６の上面の高さが層間絶縁膜４０の上面の高さより低くなる場合がある。かかる場合には、導体プラグ４６が埋め込まれた箇所に凹部９０が形成されることとなる。かかる凹部９０の深さは、例えば２０〜５０ｎｍ程度である。
【０１４２】
次に、図１６（ｃ）に示すように、例えばスパッタリング法により、ＴｉＮ膜より成る下地層９２を形成する。
【０１４３】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまで下地層９２を研磨する。こうして、凹部９０内に平坦化層９２が埋め込まれる（図１７（ａ）参照）。平坦化層９２の上面の高さと層間絶縁膜４０の上面の高さとは等しくなる。
【０１４４】
この後の半導体記憶装置の製造方法は、図８（ｃ）乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１４５】
こうして、本実施形態による半導体装置が製造される（図１７（ｂ）参照）。
【０１４６】
このように本実施形態によれば、導体プラグ４６が過度に研磨されることにより生じた凹部９０内に平坦化層９２を埋め込むため、平坦な下地上に磁気抵抗効果素子９０を形成することができる。このため、本実施形態によれば、特性の良好な磁気抵抗効果素子９０を有する半導体記憶装置を提供することができる。
【０１４７】
［第３実施形態］
本発明の第３実施形態による半導体記憶装置及びその製造方法を図１８を用いて説明する。図１８は、本実施形態による半導体記憶装置を示す断面図である。図１乃至図１７に示す第１又は第２実施形態による半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１４８】
（半導体記憶装置）
まず、本実施形態による半導体記憶装置を図１８を用いて説明する。
【０１４９】
本実施形態による半導体記憶装置は、磁化固定層５８ａと磁化自由層６２ａとが同じ材料により構成されており、磁化固定層５８ａが磁化自由層６２ａより厚く形成されており、反強磁性層５６（図１参照）が形成されていないことに主な特徴がある。
【０１５０】
図１８に示すように、本実施形態では、反強磁性層５６（図１参照）が密着層５４上に形成されていない。
【０１５１】
密着層５４上には、磁化固定層５８ａが形成されている。磁化固定層５８ａは、ＣｏＦｅＢ膜により構成されている。また、磁化固定層５８ａを、ＣｏＦｅ膜、ＮｉＦｅ膜及びＣｏＦｅＢ膜を順次積層してなる積層膜により構成してもよい。磁化固定層５８ａの厚さは、後述する磁化自由層６２ａの厚さより厚く設定されている。より具合的には、磁化固定層５８ａの厚さは、１０ｎｍに設定されている。
【０１５２】
非磁性スペーサ層６０上には、磁化自由層６２ａが形成されている。磁化自由層６２ａは、ＣｏＦｅＢ膜により構成されている。また、磁化自由層６２ａを、ＣｏＦｅ膜、ＮｉＦｅ膜及びＣｏＦｅＢ膜を順次積層して成る積層膜により構成してもよい。即ち、磁化自由層６２ａの材料は、磁化固定層５８ａの材料と同じに設定されている。磁化自由層６２ａの厚さは、磁化固定層５８ａの厚さより薄く設定されている。より具体的には、磁化自由層６２ａの厚さは、２ｎｍに設定されている。
【０１５３】
本実施形態において、磁化自由層６２ａの材料として磁化固定層５８ａの材料と同じ材料を用い、且つ、磁化固定層５８ａの厚さを磁化自由層６２ａの厚さより厚く設定するのは、反強磁性層５６を設けることなく、磁化固定層５８ａの磁化方向を安定させるためである。
【０１５４】
本実施形態によれば、磁化自由層６２ａの材料として磁化固定層５８ａの材料と同じ材料が用いられており、且つ、磁化固定層５８ａの厚さが磁化自由層６２ａの厚さより厚く設定されているため、反強磁性層５６を設けることなく、磁化固定層５８ａの磁化方向を固定することが可能となる。従って、本実施形態によれば、磁気抵抗効果素子７０の構成を簡略化することができ、製造コストの低減を図ることができる。
【０１５５】
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図１９及び図２０を用いて説明する。図１９及び図２０は、本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０１５６】
まず、半導体基板１０に素子分離領域１２を形成する工程から、密着層５４を形成する工程までは、図６（ａ）乃至図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図１９（ａ）参照）。
【０１５７】
次に、全面に、例えばスパッタリング法により、例えばＣｏＦｅＢ膜を形成する。こうして、ＣｏＦｅＢ膜より成る磁化固定層５８ａが形成される（図１９（ｂ）参照）。磁化固定層５８ａの厚さは、後工程で形成される磁化自由層６２の厚さより厚く設定する。より具体的には、磁化固定層５８ａの厚さは、１０ｎｍ程度とする。
【０１５８】
なお、ここでは、ＣｏＦｅＢ膜より成る磁化固定層５８ａを形成する場合を例に説明したが、例えばＣｏＦｅ膜、ＮｉＦｅ膜及びＣｏＦｅＢ膜を順次形成して成る積層膜により磁化固定層５８ａを形成してもよい。
【０１５９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１６０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。かかるフォトレジスト膜は、磁化固定層５８ａ等をエッチングするためのものである。フォトレジスト膜の平面形状は、例えば１５０ｎｍ×２００ｎｍとする。
【０１６１】
次に、フォトレジスト膜をマスクとして、ＲＩＥ法により、磁化固定層５８ａ及び密着層５４をエッチングする。この後、フォトレジスト膜を剥離する（図２０（ａ）参照）。
【０１６２】
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜７２を形成する。
【０１６３】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面を平坦化する。こうして、例えば膜厚１００ｎｍの層間絶縁膜７２が形成される。
【０１６４】
次に、全面に、スピンコート法により、フォトレジスト膜８６を形成する。
【０１６５】
次に、フォトリソグラフィ技術を用い、磁化固定層５８ａに達する開口部７４を層間絶縁膜７２に形成する。
【０１６６】
次に、全面に、例えばスパッタリング法により、例えば膜厚１〜２ｎｍの非磁性スペーサ層６０を形成する。
【０１６７】
次に、全面に、例えばスパッタリング法により、例えばＣｏＦｅ膜、ＮｉＦｅ膜及びＣｏＦｅＢ膜を順次積層することにより、積層膜を形成する。こうして、積層膜より成る磁化自由層６２ａが形成される。即ち、磁化固定層５８ａと同じ材料より成る磁化自由層６２ａが形成される。磁化自由層６２ａの厚さは、磁化固定層５８ａの厚さより薄く設定する。具体的には、磁化自由層６２ａの厚さは、２ｎｍ程度とする。
【０１６８】
この後の半導体記憶装置の製造方法は、図１２（ａ）乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１６９】
こうして、本実施形態による半導体装置が製造される（図２０（ｂ）参照）。
【０１７０】
［第４実施形態］
本発明の第４実施形態による半導体記憶装置及びその製造方法を図２１乃至図２６を用いて説明する。図２１は、本実施形態による半導体記憶装置を示す断面図である。図１乃至図２０に示す第１乃至第３実施形態による半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７１】
（半導体記憶装置）
まず、本実施形態による半導体記憶装置を図２１を用いて説明する。
【０１７２】
本実施形態による半導体記憶装置は、非磁性スペーサ層６０、磁化自由層６２及びキャップ層６４の周縁部が層間絶縁膜７２上に位置していることに主な特徴がある。
【０１７３】
図２１に示すように、導電性プラグ３６が埋め込まれた層間絶縁膜３０上には、ソース線９４が形成されている。ソース線９４は、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜により構成されている。
【０１７４】
ソース線９４が形成された層間絶縁膜３０上には、層間絶縁膜９４を覆うように、例えばＳｉＯＮ膜より成る酸化防止膜３８が形成されている。
【０１７５】
酸化防止膜３８上には、例えばシリコン酸化膜より成る層間絶縁膜４０が形成されている。
【０１７６】
層間絶縁膜４０には、導電性プラグ３６に達するコンタクトホール４２が形成されている。
【０１７７】
コンタクトホール４２内には、タングステンより成る導電性プラグ４６が埋め込まれている。
【０１７８】
導電性プラグ４６が埋め込まれた層間絶縁膜４０上には、密着層５４、反強磁性層５６及び磁化固定層５８より成る積層体５９が形成されている。
【０１７９】
密着層５４、反強磁性層５６及び磁化固定層５８より成る積層体５９が形成された層間絶縁膜４０上には、かかる積層体５９を覆うように層間絶縁膜７２が形成されている。
【０１８０】
層間絶縁膜７２には、磁化固定層５８に達する開口部７４が形成されている。
【０１８１】
開口部７４内における磁化固定層５８上、開口部７４の内壁及び層間絶縁膜７２上には、非磁性スペーサ層６０が形成されている。非磁性スペーサ層６０の周縁部は、層間絶縁膜７２上に位置している。
【０１８２】
磁気抵抗効果素子７０として、巨大磁気抵抗（Giant Magneto-Resistive、ＧＭＲ）素子を形成する場合には、非磁性スペーサ層６０として非磁性金属層を用いる。かかる非磁性金属層６０としては、例えばＣｕ層等を用いることができる。非磁性金属層６０の膜厚は、例えば１〜３ｎｍ程度とする。
【０１８３】
一方、磁気抵抗効果素子７０として、トンネル磁気抵抗（ＴＭＲ）素子を形成する場合には、非磁性スペーサ層６０としてトンネルバリア層（絶縁バリア層）を用いる。かかるトンネルバリア層６０の材料としては、例えばＭｇＯ層、Ａｌ２Ｏ３層等を用いることができる。トンネルバリア層６０の膜厚は、例えば１〜２ｎｍ程度とする。
【０１８４】
非磁性スペーサ層６０上には、磁化自由層６２が形成されている。非磁性スペーサ層６０は、開口部７４内に存在する非磁性スペーサ層６０上のみならず、層間絶縁膜７２上に存在する非磁性スペーサ層６０上にも存在している。磁化自由層６２の縁部の位置は、非磁性スペーサ層６０の縁部の位置と一致している。磁化自由層６２としては、例えばＣｏＦｅＢ層が用いられている。磁化自由層６２の厚さは、例えば１〜３ｎｍ程度とする。
【０１８５】
磁化自由層６２上には、導電性のキャップ層６４が形成されている。キャップ層６４は、開口部７４内に存在する磁化自由層６２上のみならず、層間絶縁膜７２上に存在する磁化自由層６２上にも存在している。キャップ層６４の縁部の位置は、非磁性スペーサ層６０の縁部の位置及び磁化自由層６２の縁部の位置と一致している。キャップ層６４としては、例えばＲｕ膜とＴａ膜とを順次積層して成る積層膜が用いられている。キャップ層６４の膜厚は、例えば２０ｎｍ程度とする。
【０１８６】
キャップ層６４上には、配線（ビット線）８２ａが形成されている。配線８２ａの縁部の位置は、非磁性スペーサ層６０の縁部の位置、磁化自由層６２の縁部の位置及びキャップ層６４の縁部の位置と一致している。配線８２ａは、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜により構成されている。
【０１８７】
このように本実施形態では、非磁性スペーサ層６０、磁化自由層６２及びキャップ層６４の周縁部が層間絶縁膜７２上に位置している。
【０１８８】
第１乃至第３実施形態による半導体記憶装置では、非磁性スペーサ層６０が開口部７４内に埋め込まれていたため、非磁性スペーサ層６０の上端部（周縁部）が配線（ビット線）８２ａに接していた。このため、第１乃至第３実施形態による半導体記憶装置においては、非磁性スペーサ層６０として導電性の材料を用いることができなかった。第１乃至第３実施形態において、非磁性スペーサ層６０の材料として導電性材料を用いた場合には、非磁性スペーサ層６０と配線８２ａとが導通してしまい、磁気抵抗効果素子７０として機能し得ないためである。
【０１８９】
これに対し、本実施形態では、非磁性スペーサ層６０の周縁部が層間絶縁膜７２上に位置しており、かかる非磁性スペーサ層６０上に磁化自由層６２が形成されている。即ち、本実施形態では、非磁性スペーサ層６０が配線８２ａに接していない。このため、本実施形態によれば、非磁性スペーサ層６０の材料として、導電性の材料を用いることが可能となる。
【０１９０】
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図２２乃至図２６を用いて説明する。図２２乃至図２６は、本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０１９１】
まず、半導体基板１０に素子分離領域１２を形成する工程から、層間絶縁膜３０及び絶縁膜２８に導電性プラグ３６を埋め込む工程までは、図６（ａ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図２２（ａ）参照）。
【０１９２】
次に、全面に、例えばスパッタリング法により、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜を形成する。
【０１９３】
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。これにより、積層膜より成るソース線９４が形成される（図２２（ｂ）参照）。
【０１９４】
次に、図２３（ａ）に示すように、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１３０ｎｍのＳｉＯＮより成る酸化防止膜３８を形成する。
【０１９５】
なお、ここでは、酸化防止膜３８の材料としてＳｉＯＮを用いる場合を例に説明したが、酸化防止膜３８の材料はＳｉＯＮに限定されるものではない。例えばＳｉＮや酸化アルミニウムを酸化防止膜３８の材料として用いてもよい。
【０１９６】
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜より成る層間絶縁膜４０を形成する。
【０１９７】
次に、図２３（ｂ）に示すように、フォトリソグラフィ技術を用い、導体プラグ３６に達するコンタクトホール４２を、層間絶縁膜４０及び酸化防止膜３８に形成する。
【０１９８】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴｉ膜を形成する。
【０１９９】
次に、全面に、例えばスパッタリング法により、例えば膜厚２０ｎｍのＴｉＮ膜を順次積層する。これらＴｉ膜とＴｉＮ膜とにより密着層４４が構成される。
【０２００】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜４６を形成する。
【０２０１】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４６及び密着層４４を研磨する。こうして、コンタクトホール４２内に、タングステン膜より成る導体プラグ４６が埋め込まれる（図２４（ａ）参照）。
【０２０２】
この後、Ｔａ膜４８を形成する工程からキャップ層６４を形成する工程までは、図８（ｃ）乃至図１２（ａ）を用いて上述した第１実施形態による半導体記憶装置の製造方法と同様であるので説明を省略する（図２４（ｂ）及び図２５（ａ）参照）。
【０２０３】
次に、図２５（ｂ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜８２を形成する。
【０２０４】
次に、図２６（ａ）に示すように、例えばＣＭＰ法により、積層膜８２の表面を平坦化する。
【０２０５】
次に、フォトリソグラフィ技術を用い、積層膜８２、キャップ層６４、磁化自由層６２及び非磁性スペーサ層６０をパターニングする。こうして、非磁性スペーサ層６０、磁化自由層６２、キャップ層６４、及び積層膜８２が一括してパターニングされる。積層膜より成る配線８２ａの側面と、キャップ層６４の側面と、磁化自由層６２の側面と非磁性スペーサ層６０の側面とは、同一面上に位置することとなる。
【０２０６】
こうして、本実施形態による半導体記憶装置が製造される。
【０２０７】
［第５実施形態］
本発明の第５実施形態による半導体記憶装置及びその製造方法を図２７乃至図３１を用いて説明する。図２７は、本実施形態による半導体記憶装置を示す断面図である。図１乃至図２６に示す第１乃至第４実施形態による半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０８】
本実施形態による半導体記憶装置は、密着層５４と反強磁性層５６と磁化固定層５８とから成る積層体５９のうちの一部が導電性プラグ４６上に位置しており、導電性プラグ４６上とは異なる箇所における磁化固定層５８に達するように開口部７４が形成されていることに主な特徴がある。
【０２０９】
図２７に示すように、導電性プラグ４６が埋め込まれた層間絶縁膜４０上には、密着層５４と反強磁性層５６と磁化固定層５８とから成る積層体５９が形成されている。かかる積層体５９のうちの一部が、導電性プラグ４６上に位置している。
【０２１０】
層間絶縁膜４０上には、積層体５９を覆うように層間絶縁膜７２が形成されている。層間絶縁膜７２には磁化固定層５８に達する開口部７４が形成されている。かかる開口部７４は、導電性プラグ４６上とは異なる位置に形成されている。
【０２１１】
本実施形態において、導電性プラグ４６上とは異なる位置に開口部７４を形成しているのは、以下のような理由によるものである。
【０２１２】
即ち、導電性プラグ４６が埋め込まれた箇所においては、層間絶縁膜４０の表面と導電性プラグ４６の表面との間に段差が生じる場合がある。このため、積層体５９のうちの導電性プラグ４６上に位置する部分は、必ずしも良好な膜質が得られない。従って、導電性プラグ４６の上方に開口部７４を位置させた場合には、膜質が良好ではない部分の磁化固定層５８が開口部７４内に露出することとなる。かかる場合には、良好な膜質の非磁性スペーサ層６０や磁化自由層６２を磁化固定層５８上に形成することが困難となる。
【０２１３】
本実施形態では、導電性プラグ４６上とは異なる位置に開口部７４が形成されているため、良好な膜質の磁化固定層５８が開口部７４内に露出する。このため、本実施形態によれば、良好な膜質の非磁性スペーサ層６０や磁化自由層６２を磁化固定層５８上に形成することが可能となり、良好な特性を有する磁気抵抗効果素子７０を有する半導体記憶装置を提供することが可能となる。
【０２１４】
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図２８乃至図３１を用いて説明する。
【０２１５】
まず、半導体基板１０に素子分離領域１２を形成する工程から、層間絶縁膜４０及び絶縁膜３８に導電性プラグ４６を埋め込む工程までは、図２２（ａ）乃至図２４（ａ）に示す第４実施形態による半導体装置の製造方法と同様であるので説明を省略する（図２８（ａ）参照）。
【０２１６】
次に、全面に、例えばスパッタリング法により、膜厚５ｎｍの非晶質のＴａ膜４８を形成する。
【０２１７】
次に、全面に、例えばスパッタリング法により、膜厚２０ｎｍのＲｕ膜５０を形成する。
【０２１８】
次に、全面に、例えばスパッタリング法により、膜厚５ｎｍのＴａ膜５２を形成する。こうして、Ｔａ膜４８、Ｒｕ膜５０及びＴａ膜５２を順次積層して成る積層膜５４が形成される。かかる積層膜５４は、磁気抵抗効果素子７０の下地に対する密着性を確保するための密着層として機能するものである。
【０２１９】
次に、全面に、例えばスパッタリング法により、例えば膜厚１５ｎｍのＰｔＭｎ膜より成る反強磁性層５６を形成する。
【０２２０】
なお、ここでは、反強磁性層５６としてＰｔＭｎ膜を用いる場合を例に説明したが、反強磁性層５６の材料はＰｔＭｎに限定されるものではない。例えば、ＩｒＭｎ膜を反強磁性層５６として用いてもよい。
【０２２１】
次に、全面に、例えばスパッタリング法により、例えばＣｏＦｅ膜、Ｒｕ膜及びＣｏＦｅＢ膜を順次形成することにより、積層膜を形成する。こうして、積層膜より成る磁化固定層５８が形成される。磁化固定層５８の総膜厚は、例えば７ｎｍ程度とする。
【０２２２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２２３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。かかるフォトレジスト膜は、磁化固定層５８等をエッチングするためのものである。フォトレジスト膜の平面形状は、例えば１５０ｎｍ×２００ｎｍの長方形状とする。
【０２２４】
次に、フォトレジスト膜をマスクとして、ＲＩＥ法により、磁化固定層５８、反強磁性層５６及び密着層５４をエッチングする。この後、フォトレジスト膜を剥離する。こうして、密着層５４、反強磁性層時５６及び磁化固定層５８より成る積層体５９の一部が導電性プラグ４６に接続された状態となる（図２８（ｂ）参照）。
【０２２５】
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜７２を形成する。
【０２２６】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面を平坦化する。こうして、例えば膜厚１５０ｎｍの層間絶縁膜７２が形成される（図２９（ａ）参照）。
【０２２７】
次に、全面に、スピンコート法により、フォトレジスト膜８６を形成する。
【０２２８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８６に開口部８８を形成する。かかる開口部８８は、層間絶縁膜７２に開口部７４を形成するためのものである。開口部８８の平面形状は、例えば６０ｎｍ×１００ｎｍの長方形状とする。
【０２２９】
次に、フォトレジスト膜８６をマスクとして、層間絶縁膜７２をエッチングする。これにより、層間絶縁膜７２に磁化固定層５８に達する開口部７４が形成される。開口部７４は、導電性プラグ４６の上方とは異なる領域に達するように形成される（図２９（ｂ）参照）。この後、フォトレジスト膜８６を剥離する。
【０２３０】
次に、図３０（ａ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚１〜２ｎｍの非磁性スペーサ層６０を形成する。かかる非磁性スペーサ層６０としては、例えばＭｇＯ膜を形成する。
【０２３１】
なお、ここでは、非磁性スペーサ層６０としてＭｇＯ膜を形成する場合を例に説明したが、非磁性スペーサ層６０の材料はＭｇＯに限定されるものではない。例えば、Ａｌ２Ｏ３膜を非磁性スペーサ層６０として用いてもよい。
【０２３２】
次に、全面に、例えばスパッタリング法により、例えば膜厚１〜３ｎｍのＣｏＦｅＢ膜より成る強磁性層６２を形成する。これにより、強磁性層より成る磁化自由層６２が形成される。
【０２３３】
次に、全面に、例えばスパッタリング法により、例えばＲｕ膜とＴａ膜とを順次形成することにより、積層膜を形成する。こうして、積層膜より成るキャップ層６４が形成される。
【０２３４】
次に、磁場を所定の方向に発生させた状態で、例えば３５０℃程度の熱処理を行う。これにより、磁化固定層５８の磁化方向が所定の方向に揃った状態となる。
【０２３５】
次に、図３０（ｂ）に示すように、全面に、例えばスパッタリング法により、ＴｉＮより成るバリア層６６を形成する。
【０２３６】
次に、全面に、例えばＣＶＤ法により、タングステン膜６８を形成する。
【０２３７】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面が露出するまでタングステン膜６８、バリア層６６、キャップ層６４、磁化自由層６２及び非磁性スペーサ層６０を研磨する。こうして、コンタクトホール７４内における磁化固定層５８上及びコンタクトホール７４の内壁に非磁性スペーサ層６０が形成される。また、非磁性スペーサ層６０が形成されたコンタクトホール７４内に磁化自由層６２が形成される。また、磁化自由層６２が形成されたコンタクトホール７４内に、キャップ層６４が形成される。また、キャップ層６４が形成されたコンタクトホール７４内に、タングステンより成る導電性プラグ６８ａが埋め込まれる（図３１（ａ）参照）。
【０２３８】
こうして、密着層５４、反強磁性層５６、磁化固定層５８、非磁性スペーサ層６０、磁化自由層６２及びキャップ層６４より成る磁気抵抗効果素子７０が形成される。より具体的には、トンネル磁気抵抗（ＴＭＲ）素子７０が形成される。
【０２３９】
次に、例えばスパッタリング法により、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜を形成する。
【０２４０】
次に、フォトリソグラフィ技術を用い、かかる積層膜をパターニングする。これにより、積層膜より成る配線８２ａ、８２ｂが形成される。配線（ビット線）８２ａは、導体プラグ６８ａを介して磁気抵抗効果素子７０に接続される。配線（ソース線）８２ｂは、導電性プラグ６８ｂ等を介してトランジスタ２６のソース領域２２に電気的に接続される。
【０２４１】
こうして本実施形態による半導体記憶装置が製造される（図３１（ｂ）参照）。
【０２４２】
［第６実施形態］
本発明の第６実施形態による半導体記憶装置を図３２乃至図３７を用いて説明する。図３２は、本実施形態による半導体記憶装置を示す断面図である。図１乃至図３１に示す第１乃至第５実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２４３】
本実施形態による半導体記憶装置は、密着層５４、反強磁性層５６、磁化固定層５８、非磁性スペーサ層６０より成る積層体５９ａを覆うように層間絶縁膜７２が形成されており、かかる積層体５９ａに達する開口部７４内に磁化自由層６２等が形成されていることに主な特徴がある。
【０２４４】
図３２に示すように、導電性プラグ４６が埋め込まれた層間絶縁膜４０上には、密着層５４、反強磁性層５６、磁化固定層５８、非磁性スペーサ層６０より成る積層体５９ａが形成されている。
【０２４５】
磁気抵抗効果素子７０として、巨大磁気抵抗（ＧＭＲ）素子を形成する場合には、非磁性スペーサ層６０として非磁性金属層を用いる。かかる非磁性金属層６０としては、例えばＣｕ層等を用いることができる。
【０２４６】
一方、磁気抵抗効果素子７０として、トンネル磁気抵抗（ＴＭＲ）素子を形成する場合には、非磁性スペーサ層６０としてトンネルバリア層（絶縁バリア層）を用いる。かかるトンネルバリア層６０の材料としては、例えばＭｇＯ層、Ａｌ２Ｏ３層等を用いることができる。
【０２４７】
かかる積層体５９ａが形成された層間絶縁膜４０上には、積層体５９ａを覆うように層間絶縁膜７２が形成されている。
【０２４８】
層間絶縁膜７２には、非磁性スペーサ層６０に達する開口部７４が形成されている。
【０２４９】
層間絶縁膜７２に形成された開口部７４内には、磁化自由層６２が形成されている。磁化自由層６２としては、例えばＣｏＦｅＢ層が用いられている。
【０２５０】
磁化自由層６２が形成された開口部７４内には、導電性のキャップ層６４が形成されている。キャップ層６４としては、例えばＲｕ膜とＴａ膜とを順次積層して成る積層膜が用いられている。
【０２５１】
こうして、密着層５４と、密着層５４上に形成された反強磁性層５６と、反強磁性層５６上に形成された磁化固定層５８と、磁化固定層５８上に形成された非磁性スペーサ層６０と、非磁性スペーサ層６０上に形成された磁化自由層６２と、磁化自由層６２上に形成された導電性のキャップ層６４とを有する磁気抵抗効果素子７０が構成されている。
【０２５２】
本実施形態においても、磁化固定層５８は層間絶縁膜７２に埋め込まれている一方、磁化自由層６２の周縁部は層間絶縁膜７２に形成された開口部７４の上端部に位置している。即ち、本実施形態では、磁化固定層５８の周縁部と磁化自由層６２の周縁部との間に層間絶縁膜７２が存在している。より具体的には、本実施形態では、非磁性スペーサ層６０の周縁部と磁化自由層６２の周縁部との間に層間絶縁膜７２が存在している。このため、本実施形態によれば、磁化固定層５８の周縁部と磁化自由層６２の周縁部とが短絡してしまうことがなく、特性の良好な磁気抵抗効果素子７０が得られる。
【０２５３】
キャップ層６４が形成された開口部７４内には、例えばＴｉＮより成るバリア層（バリアメタル）６６が形成されている。
【０２５４】
バリア層６６が形成された開口部７４内には、例えばタングステンより成る導体プラグ６８ａが埋め込まれている。
【０２５５】
層間絶縁膜４０，７２には、導体プラグ３６に達するコンタクトホール７６が形成されている。
【０２５６】
コンタクトホール７６内には、例えばＴｉＮより成るバリア層６６が形成されている。
【０２５７】
バリア層６６が形成されたコンタクトホール７６内には、例えばタングステンより成る導体プラグ６８ｂが埋め込まれている。
【０２５８】
導体プラグ６８ａ、６８ｂが埋め込まれた層間絶縁膜７２上には、配線（ビット線）８２ａ及び配線（ソース線）８２ｂが形成されている。配線８２ａ、８２ｂは、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜により構成されている。
【０２５９】
ビット線８２ａは、導電性プラグ６８ａを介して磁気抵抗効果素子７０に接続されている。ソース線８２ｂは、導電性プラグ６８ｂ等を介してトランジスタ２６のソース拡散層２２に電気的に接続されている。
【０２６０】
こうして本実施形態による半導体記憶装置が構成されている。
【０２６１】
本実施形態によれば、素子領域（接合領域）８４においては磁化固定層５８と磁化自由層６２とが近接している一方、磁化固定層５８の周縁部上においては磁化固定層５８と磁化自由層６２とが離間している。このため、本実施形態によれば、磁化固定層５８の周縁部と磁化自由層６２の周縁部とが短絡してしまうのを防止することができ、ひいては、特性の良好な磁気抵抗効果素子７０を有する半導体記憶装置を提供することができる。
【０２６２】
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図３３及び図３７を用いて説明する。図３３乃至図３７は、本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０２６３】
まず、半導体基板１０に素子分離領域１２を形成する工程から、磁化固定層５８を形成する工程までは、図６（ａ）乃至図９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図３３（ａ）参照）。
【０２６４】
次に、図３３（ｂ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚１〜２ｎｍの非磁性スペーサ層６０を形成する。かかる非磁性スペーサ層６０としては、例えばＭｇＯ膜を形成する。
【０２６５】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２６６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。かかるフォトレジスト膜は、磁化固定層５８等をエッチングするためのものである。フォトレジスト膜の平面形状は、例えば２００ｎｍ×２００ｎｍとする。
【０２６７】
次に、フォトレジスト膜をマスクとして、ＲＩＥ法により、非磁性スペーサ層６０、磁化固定層５８、反強磁性層５６及び密着層５４をエッチングする。この後、フォトレジスト膜を剥離する（図３３（ｃ）参照）。
【０２６８】
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜７２を形成する。
【０２６９】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面を平坦化する。こうして、例えば膜厚１００ｎｍの層間絶縁膜７２が形成される（図３４（ａ）参照）。
【０２７０】
次に、フォトリソグラフィ技術を用い、非磁性スペーサ層６０に達する開口部７４を層間絶縁膜７２に形成する（図３４（ｂ）参照）。
【０２７１】
次に、図３５（ａ）に示すように、全面に、例えばスパッタリング法により、例えば膜厚１〜３ｎｍのＣｏＦｅＢ膜より成る強磁性層６２を形成する。これにより、強磁性層より成る磁化自由層６２が形成される。
【０２７２】
次に、全面に、例えばスパッタリング法により、例えばＲｕ膜とＴａ膜とを順次形成することにより、積層膜を形成する。こうして、積層膜より成るキャップ層６４が形成される（図３５（ｂ）参照）。
【０２７３】
次に、磁場を所定の方向に発生させた状態で、例えば３５０℃程度の熱処理を行う。これにより、磁化固定層５８の磁化方向が所定の方向に揃った状態となる。
【０２７４】
次に、図３６（ａ）に示すように、フォトリソグラフィ技術を用い、導体プラグ３６に達するコンタクトホール７６を、キャップ層６４、磁化自由層６２、層間絶縁膜７２、層間絶縁膜４０及び酸化防止膜３８に形成する。
【０２７５】
次に、全面に、例えばスパッタリング法により、ＴｉＮより成るバリア層６６を形成する。
【０２７６】
次に、全面に、例えばＣＶＤ法により、タングステン膜６８を形成する（図３６（ｂ）参照）。
【０２７７】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面が露出するまでタングステン膜６８、バリア層６６、キャップ層６４及び磁化自由層６２を研磨する。こうして、コンタクトホール７４内における非磁性スペーサ層６０上及びコンタクトホール７４の内壁に磁化自由層６２が形成される。また、磁化自由層６２が形成されたコンタクトホール７４内に、キャップ層６４が形成される。また、キャップ層６４が形成されたコンタクトホール７４内に、タングステンより成る導電性プラグ６８ａが埋め込まれる。また、コンタクトホール７６内に、タングステンより成る導電性プラグ６８ｂが埋め込まれる（図３７（ａ）参照）。
【０２７８】
こうして、密着層５４、反強磁性層５６、磁化固定層５８、非磁性スペーサ層６０、磁化自由層６２及びキャップ層６４より成る磁気抵抗効果素子７０が形成される。より具体的には、トンネル磁気抵抗（ＴＭＲ）素子７０が形成される。
【０２７９】
次に、例えばスパッタリング法により、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜を形成する。
【０２８０】
次に、フォトリソグラフィ技術を用い、かかる積層膜をパターニングする。これにより、積層膜より成る配線８２ａ、８２ｂが形成される。配線（ビット線）８２ａは、導体プラグ６８ａを介して磁気抵抗効果素子７０に接続される。配線（ソース線）８２ｂは、導電性プラグ６８ｂ等を介してトランジスタ２６のソース領域２２に電気的に接続される。
【０２８１】
こうして本実施形態による半導体記憶装置が製造される（図３７（ｂ）参照）。
【０２８２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２８３】
例えば、上記実施形態では、磁気抵抗効果素子７０としてＴＭＲ素子やＧＭＲ素子を用いる場合を例に説明したが、磁気抵抗効果素子７０はＴＭＲ素子やＧＭＲ素子に限定されるものではない。他のあらゆる磁気抵抗効果素子を適宜用いることが可能である。
【０２８４】
また、上記実施形態では、磁化自由層６２としてＣｏＦｅＢ膜を用いる場合を例に説明したが、磁化自由層６２はＣｏＦｅＢ膜に限定されるものではない。例えば、ＣｏＦｅＢ膜、Ｒｕ膜及びＣｏＦｅＮ膜を順次積層して成る積層膜により、磁化自由層６２を構成してもよい。ＣｏＦｅＢ膜、Ｒｕ膜及びＣｏＦｅＮ膜を順次積層して成る積層膜により磁化自由層６２を構成すれば、熱揺らぎを生じにくくすることができ、磁気抵抗効果素子７０を更に微細化することが可能となる。
【０２８５】
また、上記実施形態では、磁化自由層６２の材料として、ＣｏＦｅＢ膜を用いる場合を例に説明したが、磁化自由層６２はＣｏＦｅＢ膜に限定されるものではない。例えば、ＣｏＦｅ膜、Ｒｕ膜、ＣｏＦｅ膜及びＮｉＦｅ膜を順次積層して成る積層膜により、磁化自由層６２を構成してもよい。
【図面の簡単な説明】
【０２８６】
【図１】本発明の第１実施形態による半導体記憶装置を示す断面図である。
【図２】本発明の第１実施形態による半導体記憶装置の磁気抵抗効果素子を拡大して示した断面図である。
【図３】磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その１）である。
【図４】磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その２）である。
【図５】磁気抵抗効果素子に書き込まれたデータを読み出す方法を示す概念図及びタイムチャートである。
【図６】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１０】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図１１】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図１２】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図１３】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図１４】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図１５】本発明の第２実施形態による半導体記憶装置を示す断面図である。
【図１６】本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１８】本発明の第３実施形態による半導体記憶装置を示す断面図である。
【図１９】本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２０】本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２１】本発明の第４実施形態による半導体記憶装置を示す断面図である。
【図２２】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２３】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２４】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図２５】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図２６】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図２７】本発明の第５実施形態による半導体記憶装置を示す断面図である。
【図２８】本発明の第５実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２９】本発明の第５実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図３０】本発明の第５実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図３１】本発明の第５実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図３２】本発明の第６実施形態による半導体記憶装置を示す断面図である。
【図３３】本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図３４】本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図３５】本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図３６】本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図３７】本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図（その５）である。
【符号の説明】
【０２８７】
１０…半導体基板
１２…素子分離領域
１４…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４ａ…シリサイド層
２４ｂ…ソース／ドレイン電極
２６…トランジスタ
２８…絶縁膜
３０…層間絶縁膜
３２…コンタクトホール
３４…密着層
３６…導体プラグ
３８…酸化防止膜
４０…層間絶縁膜
４２…コンタクトホール
４４…密着層
４６…導体プラグ
４８…Ｔａ膜
５０…Ｒｕ膜
５２…Ｔａ膜
５４…密着層
５６…反強磁性層
５８、５８ａ…磁化固定層
５９、５９ａ…積層体
６０…非磁性スペーサ層
６２…磁化自由層
６４…キャップ層
６６…バリア層
６８ａ、６８ｂ…導体プラグ
７０…磁気抵抗効果素子
７２…層間絶縁膜
７４…開口部
７６…コンタクトホール
８２ａ…配線、ビット線
８２ｂ…配線、ソース線
８４…素子領域、接合領域
８６…フォトレジスト膜
８８…開口部
９０…凹部
９２…平坦化層、下地層
９４…配線、ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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