(57)【要約】      （修正有）【課題】ウオブル信号に含まれるＲＦ信号成分を極力低減し、精度の良いウオブル信号を得ることが可能な光ディスク装置を提供する。【解決手段】光センサの受光素子の２つの信号を増幅する第１、第２のゲイン可変アンプ１０、１１、第１、第２のゲイン可変アンプの出力を整流する第１、第２の整流器１２、１３を具備する。また、第１、第２の整流器の出力の差動信号を出力する比較演算器１６からの差動信号に基づき第１、第２のゲイン可変アンプのゲインを調整する制御バッファ１８を有し、比較演算器１６からの差動信号の検出結果に基づき当該差動信号のオフセットを調整する。【選択図】図２
2009205784.tif 000002
【特許請求の範囲】
【請求項１】
ウオブリングされたトラックを有する光ディスクからトラック平行方向に２分割された光センサの受光素子の出力の差に基づいてウオブル信号を検出する光ディスク装置において、
前記２分割された光センサの受光素子の２つの信号をそれぞれ増幅する第１、第２のゲイン可変アンプと、
前記第１、第２のゲイン可変アンプの出力をそれぞれ整流する第１、第２の整流器と、
前記第１、第２の整流器の出力の差を示す差動信号を出力する比較演算器と、
前記比較演算器からの差動信号に基づいて前記第１、第２のゲイン可変アンプのゲインを調整する制御バッファと、
前記比較演算器からの差動信号を検出し、その検出結果に基づき当該差動信号のオフセットを調整する回路と、
を備えたことを特徴とする光ディスク装置。
【請求項２】
前記オフセットを調整する回路は、前記第１、第２の整流器の少なくとも一方の出力に加算器を有し、前記第１、第２のゲイン可変アンプにそれぞれ基準値を入力して、前記差動信号が所定値になるように前記加算器に設定するオフセットを調整することを特徴とする請求項１に記載の光ディスク装置。
【請求項３】
前記オフセットを調整する回路は、前記比較演算器の出力に加算器を有し、前記第１、第２のゲイン可変アンプにそれぞれ基準値を入力して、前記差動信号が所定値になるように前記加算器に設定するオフセットを調整することを特徴とする請求項１に記載の光ディスク装置。
【請求項４】
前記オフセットを調整する回路は、前記制御バッファと前記第１、第２のゲイン可変アンプの少なくとも一方の間に加算器を有し、前記第１、第２のゲイン可変アンプにそれぞれ基準値を入力して、前記差動信号が所定値になるように前記加算器に設定するオフセットを調整することを特徴とする請求項１に記載の光ディスク装置。
【請求項５】
ウオブリングされたトラックを有する光ディスクからトラック平行方向に２分割された光センサの受光素子の出力の差に基づいてウオブル信号を検出する光ディスク装置において、
前記２分割された光センサの受光素子の２つの信号をそれぞれ増幅する第１、第２のゲイン可変アンプと、
前記第１、第２のゲイン可変アンプの出力をそれぞれ整流する第１、第２の整流器と、
前記第１、第２の整流器の出力をそれぞれ所定の目標値と比較し、その差を示す差動信号に基づき、各々前記第１、第２のゲイン可変アンプのゲインを調整する前記第１、第２の比較演算器と、
前記第１、第２の比較演算器の差動信号を比較し、その差を示す差動信号を出力する第３の比較演算器と、
前記第３の比較演算器からの差動信号を検出し、その検出結果に基づき当該差動信号のオフセットを調整する回路と、
を備えたことを特徴とする光ディスク装置。
【請求項６】
前記オフセットを調整する回路は、前記第１、第２の整流器の少なくとも一方の出力に加算器を有し、前記第１、第２のゲイン可変アンプにそれぞれ基準値を入力して、前記第３の比較演算器からの差動信号が所定値になるように前記加算器に設定するオフセットを調整することを特徴とする請求項５に記載の光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学的に光ディスクに情報を記録又は再生する光ディスク装置に関し、特に、トラックがウオブリングされている光ディスクからウオブル信号を検出する技術に関するものである。
【背景技術】
【０００２】
従来より、記録型のＤＶＤ等においては各半径位置での線速度を検出できるように、トラックを一定の物理長にし、ウオブリングしてディスク上に形成している。このウオブリングの情報を再生し、その時のウオブル周波数が一定になるように回転制御することで、線速度一定制御（ＣＬＶ）を行うことができる。また、ディスク上に正確に記録データを記録するために、このウオブル信号を基にして記録時のクロックを生成することも行っている。
【０００３】
また、ＤＶＤ＋Ｒ／＋ＲＷには、このウオブリングを一部変調することでディスク上の位置情報が記録されている。この方式はＡＤＩＰ（ADdress  In  Pre−grove）と呼ばれている。また、ＤＶＤ−Ｒ／−ＲＷにおいてはグルーブトラック間の隣接するランドにプリピットを用意し、このプリピットの有無により位置情報が記録されている。
【０００４】
ウオブル信号は半径方向に分割された光センサ出力の差分を演算することで検出が可能である。プリピットによる信号はウオブル信号に重畳されるが、間欠的に発生し、ウオブリング成分に比べて振幅が大きい信号なので、適切な閾値をもって２値化することでプリピットのみを検出することが可能である。
【０００５】
しかしながら、既に記録された領域ではグルーブに記録されているデータであるＲＦ信号がノイズ成分となって、ウオブル信号の品位を劣化させてしまう。本来なら半径方向に分割された光センサの両者の出力から等しくＲＦ成分が検出されるはずである。ところが、レンズ位置がシフトしたり、ディスクがチルトしていると、両者の出力のＲＦ成分の振幅が異なることになる。そのため、差分を演算してもウオブル信号中にＲＦ成分が残留してしまう。元々ウオブリング成分の振幅は小さいのでウオブル信号にＲＦ成分が残留すると、正確にウオブリング成分を検出することが難しい。
【０００６】
このような問題に対応するため、センサ出力両者の振幅を一定にすべく自動振幅制御回路（ＡＧＣ）が用いられている。即ち、ＡＧＣにより両者のＲＦ振幅を等しく一定にした後、差分を演算することで適切にウオブル信号を生成している。このようなＲＦ信号の振幅を等しくして、ウオブル信号品位を改善するようなウオブル検出回路については特許文献１に開示されている。
【０００７】
図８は特許文献１のウオブル検出回路の例を示す。センサ両者の信号を夫々ゲイン可変アンプ１０並びに１１にて振幅を可変にし、夫々の出力を整流器１２並びに１３にて振幅レベルを検出した後、夫々アンプ１４及び１５を経由し、差動演算器１６にてその差分をとっている。
【０００８】
その後、フィルタ１７から差動演算器１６の出力信号を積分した直流成分を出力する。制御バッファ１８はフィルタ１７の出力に基づいてゲイン可変アンプ１０並びに１１の制御信号を出力する。このようにして両者の信号に対してＡＧＣを行う。ウオブル信号は差動演算器１９の出力から得られる。
【０００９】
このようにＡＧＣを構成して、両者の振幅差を無くすようにしてウオブル信号を検出する場合、整流器１２と１３とで回路毎のばらつきがあると、同じＲＦ振幅を持つ入力であっても、整流回路の出力に誤差、即ち、回路オフセットを生じる。そのため、可変ゲインアンプの出力において、ＲＦの振幅レベルがアンバランスとなってしまい、高精度なウオブル信号を得ることができない。そこで、特許文献１のものでは、整流器１２と１３の回路特性の相違を前述のアンプ１４と１５により調整することにより、回路ばらつきを抑えている。
【特許文献１】特開２００５−３２２３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、実際には、差動演算器１６の入力アンバランスも存在するので、アンプ１４と１５といった調整だけでは、差動演算器１６による回路オフセットまでは補正することができない。特に、差動演算器１６が高ゲインを有する場合には、小さな回路オフセットであっても、出力される振幅制御値のズレが大きくなってしまう。その結果、ウオブル信号にＲＦ成分が大きな振幅レベルを有するまま残ってしまい、ウオブルＣ／Ｎが悪化する。これは、後段のウオブルＰＬＬによる記録クロックのジッタやアドレス検出にも悪影響を与えてしまう。
【００１１】
また、上述の従来例では誤差を減らすように制御すると説明しているが、両者のばらつきをどのように検出してどのように調整するかについての詳しい説明はない。実際には、本来のＡＧＣ制御ループの動作とは別に、差動演算器等の回路オフセットを除去するような調整動作を実現する必要がある。
【００１２】
本発明の目的は、回路オフセット等の影響を除去し、ウオブル信号に含まれるＲＦ信号成分を極力低減でき、精度の良いウオブル信号を得ることが可能な光ディスク装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、ウオブリングされたトラックを有する光ディスクからトラック平行方向に２分割された光センサの受光素子の出力の差に基づいてウオブル信号を検出する光ディスク装置において、前記２分割された光センサの受光素子の２つの信号をそれぞれ増幅する第１、第２のゲイン可変アンプと、前記第１、第２のゲイン可変アンプの出力をそれぞれ整流する第１、第２の整流器と、前記第１、第２の整流器の出力の差を示す差動信号を出力する比較演算器と、前記比較演算器からの差動信号に基づいて前記第１、第２のゲイン可変アンプのゲインを調整する制御バッファと、前記比較演算器からの差動信号を検出し、その検出結果に基づき当該差動信号のオフセットを調整する回路と、を備えたことを特徴とする。
【００１４】
また、本発明は、ウオブリングされたトラックを有する光ディスクからトラック平行方向に２分割された光センサの受光素子の出力の差に基づいてウオブル信号を検出する光ディスク装置において、前記２分割された光センサの受光素子の２つの信号をそれぞれ増幅する第１、第２のゲイン可変アンプと、前記第１、第２のゲイン可変アンプの出力をそれぞれ整流する第１、第２の整流器と、前記第１、第２の整流器の出力をそれぞれ所定の目標値と比較し、その差を示す差動信号に基づき、各々前記第１、第２のゲイン可変アンプのゲインを調整する前記第１、第２の比較演算器と、前記第１、第２の比較演算器の差動信号を比較し、その差を示す差動信号を出力する第３の比較演算器と、前記第３の比較演算器からの差動信号を検出し、その検出結果に基づき当該差動信号のオフセットを調整する回路と、を備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、比較演算器の出力である差動信号を検出し、所定値になるようにオフセット調整をすることで、従来と比較してウオブル検出回路のアンバランスの影響をより低減できる。そのため、減算後のウオブル信号にＲＦ成分が少なくなり、精度のよいウオブル信号を検出でき、ウオブルＣ／Ｎを改善すると共にウオブル信号に基づいて生成される記録クロックのジッタを改善することもできる。また、アドレス情報を示すランドプリピット信号のＳ／Ｎも改善するので、アドレス検出性能も向上する。
【発明を実施するための最良の形態】
【００１６】
次に、発明を実施するための最良の形態について図面を参照して詳しく説明する。
【００１７】
（第１の実施形態）
図１は本発明に係る光ディスク装置の第１の実施形態を示すブロック図である。図中１０１は光記録媒体である光ディスクである。光ディスク１０１はスピンドルモータ１０２の駆動により回転する。光ピックアップ１０５には内部に図示しない光源の半導体レーザが設けられ、その半導体レーザからのレーザ光が図示しない対物レンズにより集光され、光ディスク１０１に照射される。光ディスク１０１からの反射光は光ピックアップ１０５内の図示しない光センサで受光される。
【００１８】
受光した光は光電変換されて電気信号となり、演算回路１０４に供給される。演算回路１０４は光電変換された電気信号を適宜処理し、サーボ回路１０３に出力する。サーボ回路３は演算回路１０４からのサーボ信号に基づきスピンドルモータ１０２の制御を行う。また、サーボ回路１０３は演算回路１０４からのフォーカスエラー信号やトラッキングエラー信号に基づき光ピックアップ１０５内の対物レンズ等を制御し、フォーカス制御やトラッキング制御を行う。
【００１９】
一方、図示しないメモリに保持されたユーザデータはＣＰＵ１０８により読み出され、エンコーダ１０９にて記録に適切な記録信号に変換された後、レーザ制御回路１１０に渡される。レーザ制御回路１１０は記録信号に応じて光ピックアップ１０５内の半導体レーザを駆動することで光ディスク１０１に記録を行う。
【００２０】
また、再生時には光センサで光電変換された電気信号は、別途、データ再生回路１０６にて再生のための信号処理を施された後、デコーダ１０７で元のユーザデータに変換され、ＣＰＵ８にて図示しないメモリに保持される。
【００２１】
以上のようなデータの記録再生を行うために、演算回路１０４から出力される信号から、ウオブル検出回路１１１にてウオブル信号を、ランドプリピット（ＬＰＰ）検出回路１１２にてランドプリピット（ＬＰＰ）信号を検出する。アドレスデコーダ１１４はランドプリピット信号からアドレス情報を再生し、ＣＰＵ１０８はレーザ光が照射されている光ディスク１０１内の位置を検出する。また、サーボ回路１０３はウオブル信号を受けてスピンドルモータ１０２の回転のＣＬＶ動作を行う。
【００２２】
一方、クロック再生回路１１３はウオブル信号及びＬＰＰ信号の両者から、光ディスク１０１に記録するためのチャネルクロックを再生し、前述の記録動作に関わるエンコーダ１０９等に向けて出力する。
【００２３】
図２はウオブル検出回路１１１の具体例を示す。図２では図８の従来回路と同一部分には同一符号を付している。図中１０と１１は入力信号を増幅するゲインが可変可能な第１、第２のゲイン可変アンプ、１２と１３は第１、第２の整流器である。２０は２つの電圧値入力を加算する加算器、１６は２つの入力を比較し、その差を示す信号を出力する比較演算器である。１７は入力を積分して直流成分並びにごく低域の信号成分を出力するフィルタ（ＦＩＬ）である。
【００２４】
１８は相補出力を有する制御バッファであり、一方のゲイン可変アンプの利得を（１＋ａ）倍と上げる時には、他方の利得を（１−ａ）倍と下げるように制御信号を出力する。制御バッファ１８からの制御信号によってゲイン可変アンプ１０、１１のゲインが制御される。１９は差動演算器で２つの入力の差演算を行い、差動信号を出力する。差動演算器１９の出力からウオブル信号が得られる。２２はＤＡ変換器、２３はＡＤ変換器である。２１はＣＰＵであり、図１のＣＰＵ１０８と同じものである。
【００２５】
図２のウオブル検出回路１１１には光ピックアップ１０５からの信号として（Ａ＋Ｄ）信号と（Ｂ＋Ｃ）信号の２系統の信号が第１、第２のゲイン可変アンプ１０及び１１に入力される。第１、第２のゲイン可変アンプの１０及び１１の他方の入力には所定の基準値が入力されている。（Ａ＋Ｄ）信号と（Ｂ＋Ｃ）信号は光ディスク１０１からの反射光を検出する光ピックアップ１０５内の光センサの受光素子の信号である。上述のようにこの光センサの信号から各サーボ信号や再生データが得られる。
【００２６】
この光センサの信号は演算回路１０４に出力され、（Ａ＋Ｄ）信号と（Ｂ＋Ｃ）信号としてウオブル検出回路１１１に入力される。光センサは図２に示すようにディスク半径方向とそれに直交するトラック方向に４分割され、（Ａ＋Ｄ）信号と（Ｂ＋Ｃ）信号はトラック平行方向に２分割された受光素子の信号である。
【００２７】
第１、第２のゲイン可変アンプ１０及び１１の出力は、第１の整流器１２及び第２の整流器１３にて信号の振幅レベルが検出された後、一方は加算器２０を経由して比較演算器１６に出力され、他方は直接比較演算器１６に出力される。比較演算器１６にてその差分をとることで両者の振幅差を検出する。
【００２８】
ＬＰＦ１７で検出した結果からノイズ成分を除去した後、制御バッファ１８にて２つのゲイン可変アンプ１０、１１を制御する。更に、振幅がそろった２系統の信号は差動演算器１９にて差分がとられ、ウオブル信号として出力される。
【００２９】
ここで、ＣＰＵ２１は適宜オフセット値をＤＡ２２に設定し、上記制御ループの片方にのみ存在する加算器２０に与え、片方の系統だけにＤＣオフセットを付加する。ＣＰＵ２１はＡＤ２３にてＦＩＬ１７後のＤＣ電圧を計測する。
【００３０】
次に、ＣＰＵ２１による動作を図３を参照して説明する。まず、ステップＳ１０１にて回数を示すｉに０をセットし、ＤＡ出力値を示すＶｄａに−ａをセットする。ａは設定するオフセットの最大絶対値である。また、ｄ（０）にはレジスタがとりうる最大値を初期値として与えておく。ｄ（ｉ）については後述する。
【００３１】
次に、ステップＳ１０２においてＶｄａの値をＤＡ２２に設定し、対応する電圧値をＤＣオフセット値として加算器２０に与え、加算器２０にて第１の整流器１２からの信号と加算する。
【００３２】
ここで、第１、第２のゲイン可変アンプ１０、１１の２系統の入力（Ａ＋Ｄ）信号と（Ｂ＋Ｃ）信号はそれぞれ所定の基準電圧に設定している。また、第１、第２のゲイン可変アンプ１０、１１の他方側の入力には、例えば、２．５Ｖの基準電圧が入力されている。この時、ＦＩＬ１７の出力から設定されたＤＣオフセット値と比較演算器１６のバラツキである回路オフセットも含めたＤＣ電圧が出力される。
【００３３】
ステップＳ１０３ではＦＩＬ１７の出力ＤＣ値をＡＤ２３でＣＰＵ２１に読み込み、内部レジスタ等にＶｍ（ｉ）として保存する。次に、ステップＳ１０４では、誤差量ｄ（ｉ）として、
ｄ（ｉ）＝Ｖｍ（ｉ）−Ｖｏｐｔ
を計算する。Ｖｏｐｔは回路オフセットがない時のＦＩＬ１７の出力における所定値（正規電圧値）を示す。従って、ｄ（ｉ）はｉ番目のＤＣオフセットを設定した時の、正規電圧値からの誤差量を示すことになる。
【００３４】
次に、ステップＳ１０５で前回のｄ（０）と今回のｄ（１）との絶対値を比較する。今回の結果である誤差量が前回より大きい場合には、ステップＳ１０９に進む。今回の結果である誤差量の絶対値が前回より小さい場合には、例えば、このループの初回においては前述のようにｄ（０）には最大値を設定しているのでステップＳ１０６に進む。
【００３５】
次に、ステップＳ１０６で設定値Ｖｄａと＋ａとの大小を比較する。設定値Ｖｄａが最大設定値＋ａになるまではステップＳ１０７に進む。設定値Ｖｄａが最大設定値＋ａになった場合には、ここまでに誤差量ｄ（ｉ）の絶対値の極小値が得られなかったとして、Ｓ１０８に進み、エラー処理を行い終了する。
【００３６】
ステップＳ１０７では、ｉを１だけ増分し、Ｖｄａをδだけ増分する。ここで、δはオフセットの設定幅であるので、δはオフセットの範囲２ａを設定回数で割ったものとなる。ステップＳ１０７の後、新しい設定値Ｖｄａにおいて同様の動作をステップＳ１０２から進めていく。
【００３７】
そして、ステップＳ１０５で誤差量の絶対値が前回より大きくなった場合には、前回が極小値ということが分かったとしてステップＳ１０９に進む。ステップＳ１０９では一つ前のＤＡの設定値を計算し（Offset＝Ｖｄａ−δ）、オフセット調整値としてレジスタOffsetに保存する。また、ステップＳ１１０にてレジスタOffsetの値をＤＡ２２に設定して処理を終了する。つまり、本実施形態では、比較演算器１６からの差動信号を検出し、その検出結果に基づき比較演算器１６からの差動信号が所定値となるようにオフセットの調整を行う。
【００３８】
その後の回路動作としては、レジスタOffsetの値をＤＡ２２にて電圧値にして加算器２０に与え、加算器２０で第１の整流器１２の出力と加算する。この状態で光ピックアップ１０５から信号が入力され、両系統のＲＦ振幅が一致するように動作するため、精度の良いウオブル信号が得られる。
【００３９】
以上のように本実施形態においては、比較演算器１６の前段にＤＣ値を加算し、比較後の電圧値をＦＩＬ１７によりフィルタし、フィルタ後の電圧値をＡＤで計測して、回路オフセットの調整値（補正値）を求める。その調整値を動作時に設定することで回路ばらつきの影響を低減できる。その結果、安定して精度の良いウオブル信号を得ることができる。また、外部の調整機器を必要とすることがなくＣＰＵによるソフトウエア処理にて実施するので、自動的に補正が実現でき、コストダウンにつながる。
【００４０】
なお、本実施形態では、フィルタ１７の後段でＤＣ値の計測を行ったが、ノイズが少なかったり、或いは比較演算器１６の出力がほぼＤＣである場合には、比較演算器１６の直後で計測しても良い。そのときには、ＣＰＵ内部での処理にてフィルタを実現してもよい。
【００４１】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は本実施形態で用いるウオブル検出回路１１１を示す。図４では図２と同一部分には同一符号を付している。ウオブル検出回路１１１以外の装置構成は図１と同様である。
【００４２】
本実施形態においては、加算器２０の配置が比較演算器１６の後段になっている点が図２と異なる。本実施形態では、設定するオフセット値の具体的な値が第１の実施形態とは異なるものの、ＣＰＵの動作も図２、図３の説明と同様で最適なオフセット値を求めることができる。即ち、第１の実施形態と同様に比較演算器１６からの差動信号を検出し、その検出結果に基づき比較演算器１６からの差動信号が所定値となるようにオフセットの調整を行う。
【００４３】
本実施形態では、比較演算器１６の後段にＤＣ値を加算し、ＦＩＬ１７でフィルタされた後の信号をＡＤで計測することで、回路オフセットの調整値を求め、その調整値を動作時に設定することで回路ばらつきの影響を低減できる。その結果、安定して精度のよいウオブル信号を得ることができる。また、本実施形態の構成をとることで、比較演算器の入力での動作点が同じになるので、回路のダイナミックレンジを有効に利用することができる。
【００４４】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図５は本実施形態で用いるウオブル検出回路１１１を示す。図５では図２と同一部分には同一符号を付している。ウオブル検出回路１１１以外の装置構成は図１と同様である。
【００４５】
本実施形態では、加算器２０が比較演算器１６の前段ではなく、片方のゲイン制御信号の経路に配置されている点が図２と異なる。本実施形態では、設定するオフセット値の具体的な値が第１の実施形態とは異なるものの、ＣＰＵの動作も第１の実施形態と同様で最適なオフセット値を求めることができる。本実施形態においても第１、第２の実施形態と同様に比較演算器１６からの差動信号を検出し、その検出結果に基づいたＦＩＬ１７の出力が所定値となるようにオフセットの調整を行う。
【００４６】
本実施形態では、ゲイン制御値にオフセットを加算し、比較後の電圧値をＡＤで計測して、調整値を求め、その調整値を動作時に設定することで回路ばらつきの影響を低減できる。その結果、安定して精度のよいウオブル信号を得ることができる。また、本実施形態の構成をとることで、相補的に動作する制御バッファのアンバランスも合わせて補正することができる。
【００４７】
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図６は本実施形態で用いるウオブル検出回路１１１を示す。図６では図２と同一部分には同一符号を付している。ウオブル検出回路１１１以外の装置構成は図１と同様である。
【００４８】
本実施形態では、図２の構成に対して、（Ｂ＋Ｃ）信号と（Ａ＋Ｄ）信号の系においてそれぞれＡＧＣの制御ループが構成されている。図中１０と１１は図２と同様に入力信号を増幅する第１、第２のゲイン可変アンプ（ＶＧＡ）、１２と１３は第１、第２の整流器である。１６と２６は所定の目標値と比較する比較演算器、１７と２７は入力を積分し、直流成分を出力しノイズ成分を除去するフィルタ（ＦＩＬ）である。本実施形態では１６を第１の比較演算器、２６を第２の比較演算器という。
【００４９】
また、１９は差動演算器、２０は加算器、２８は第３の比較演算器、２３はＡＤ変換器、２１はＣＰＵ、２２はＤＡ変換器である。
【００５０】
本構成において、（Ｂ＋Ｃ）信号の系に対しては第１のゲイン可変アンプ（ＶＧＡ）１０、第１の整流器１２、第１の比較演算器１６、フィルタ１７とでＲＦ振幅を一定に制御するＡＧＣが構成されている。同様に、（Ａ＋Ｄ）信号の系に対しては第２のゲイン可変アンプ（ＶＧＡ）１１、第２の整流器１３、第２の比較演算器２６、フィルタ２７とでＲＦ振幅を一定に制御するＡＧＣが構成されている。本実施形態では、第１の整流器１２の後段に加算器２０が配置されている。
【００５１】
ＣＰＵ２１は適宜オフセットさせる値をＤＡ２２に設定し、加算器２０により整流器出力に加算することで、片方の系統だけにＤＣオフセットを付加する。また、第３の比較演算器２８はその時のフィルタ１７と２７の出力との差分を出力する。ＣＰＵ２１はこの差分信号をＡＤ変換器２３にて計測する。ＣＰＵの動作は、第１の実施形態と同様なので説明は省略する。本実施形態では、第３の比較演算器２８からの差動信号を検出し、その検出結果に基づき比較演算器２８からの差動信号が所定値となるようにオフセットの調整を行う。
【００５２】
本実施形態では、少なくとも片方にオフセットを与え、その時の比較後の値をＡＤで計測することで、回路オフセットの調整値を求め、その調整値を動作時に設定することで回路ばらつきの影響を低減できる。その結果、安定して精度のよいウオブル信号を得ることができる。また、本実施形態の構成をとることで、夫々の信号の系統にＡＧＣを有する構成においても、本発明を適用することができる。
【００５３】
（第５の実施形態）
次に、本発明の第５の実施形態を説明する。図７は本実施形態で用いるウオブル検出回路１１１を示す。図７では図２と同一部分には同一符号を付している。ウオブル検出回路１１１以外の装置構成は図１と同様である。図２に対してスイッチ３１、積分器３２、比較演算器３０が追加されている。
【００５４】
本実施形態では、ＣＰＵではなく、補正用に制御ループが構成されている点が図２と異なっている。まず、補正値を検出する期間においてスイッチ３１はｂ側に接続されている。この時、第１、第２のゲイン可変アンプ１０、１１に入力される（Ａ＋Ｄ）信号と（Ｂ＋Ｃ）信号の２系統の信号は第１の実施形態の説明と同様にそれぞれ基準電圧に設定されている。他方側の入力には所定の基準値が入力されている。
【００５５】
また、その際、積分器３２にはゼロ電圧が設定されており、加算器２０ではオフセットの補正値の加算は行われていない。次に、比較演算器３０の一方の入力に所定の目標値を設定すると、比較演算器３０はフィルタ１７の出力電圧と目標値との誤差信号を出力する。これが積分器３２により蓄積され、比較演算器３０の入力で発生する回路オフセットを補正するようにループ動作が働く。
【００５６】
ループの収束時間の後、スイッチ３１はａ側に接続され、積分器３２にはゼロ電圧が入力される。その結果、積分器３２はループ収束後の電圧を維持する。積分器３２は、例えば、電流アンプとコンデンサで構成されるが、サンプルホールド回路でも構わない。
【００５７】
このようにして比較後の電圧値をフィードバックすることで、回路オフセットの調整値を求め、その調整値を動作時に設定することで回路ばらつきの影響を低減できる。その結果、安定して精度のよいウオブル信号を得ることができる。またＣＰＵ等の低速処理を利用することがなく、高速にオフセットの調整を実施できるため、調整時間が短縮でき、コストダウンにつながる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る光ディスク装置の第１の実施形態を示すブロック図である。
【図２】第１の実施形態のウオブル検出回路の具体例を示すブロック図である。
【図３】第１の実施形態の動作を説明するフローチャートである。
【図４】本発明の第２の実施形態に用いるウオブル検出回路を示すブロック図である。
【図５】本発明の第３の実施形態に用いるウオブル検出回路を示すブロック図である。
【図６】本発明の第４の実施形態に用いるウオブル検出回路を示すブロック図である。
【図７】本発明の第５の実施形態に用いるウオブル検出回路を示すブロック図である。
【図８】従来例のウオブル検出回路を示すブロック図である。
【符号の説明】
【００５９】
１０  第１のゲイン可変アンプ
１１  第２のゲイン可変アンプ
１２  第１の整流器
１３  第２の整流器
１６、２６、２８  比較演算器
１７  ＦＩＬ
１８  制御バッファ
１９  差動演算器
２０  加算器
２１  ＣＰＵ
２２  ＤＡ
２３  ＡＤ
１０１  光ディスク
１０２  スピンドルモータ
１０３  サーボ回路
１０４  演算回路
１０５  光ピックアップ
１０６  データ再生回路
１０７  デコーダ
１０８  ＣＰＵ
１０９  エンコーダ
１１０  レーザ制御回路
１１１  ウオブル検出回路
１１２  ＬＰＰ検出回路
１１３  クロック再生回路
１１４  アドレスデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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