(57)【要約】【課題】ゲート絶縁膜の耐圧性を可及的に向上させる。【解決手段】基板１０に設けられた絶縁性を有するベースコート層１３ａと、ベースコート層１３ａ上に設けられた半導体層１４と、半導体層１４、及び半導体層１４から露出するベースコート層１３ａを覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上に設けられ、半導体層１４に重なるように配置されたゲート電極１６とを備えたＴＦＴ２０であって、ベースコート層１３ａは、半導体層１４から露出する表面がエッチングされて半導体層１４から露出しない表面よりも低くなるように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に絶縁性を有するベースコート膜を成膜するベースコート膜成膜工程と、
上記ベースコート膜上に半導体膜を成膜し、該成膜された半導体膜をパターニングして半導体層を形成する半導体層形成工程と、
上記半導体層、及び該半導体層から露出するベースコート膜を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
上記ゲート絶縁膜上に上記半導体層に重なるようにゲート電極を形成するゲート電極形成工程とを備える薄膜トランジスタの製造方法であって、
上記半導体層形成工程では、上記半導体膜、及び上記ベースコート膜の上層部をエッチングすることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタの製造方法において、
上記半導体層形成工程では、上記半導体層の側面が上記基板の表面に対して８５度以上且つ９５度以下になるように、上記半導体膜をパターニングすることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタの製造方法において、
上記半導体層形成工程では、上記半導体膜、及び上記ベースコート膜の上層部を異方性エッチングによりエッチングすることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項１に記載された薄膜トランジスタの製造方法において、
上記エッチングされたベースコート膜の上層部は、５ｎｍ以上であることを特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項１に記載された薄膜トランジスタの製造方法において、
上記ゲート絶縁膜成膜工程では、テトラエトキシシラン及び酸素を原料ガスとして、平行平板型のプラズマＣＶＤ法により酸化シリコン膜を成膜することにより、上記ゲート絶縁膜を成膜することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
基板に設けられた絶縁性を有するベースコート層と、
上記ベースコート層上に設けられた半導体層と、
上記半導体層、及び該半導体層から露出するベースコート層を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記半導体層に重なるように配置されたゲート電極とを備えた薄膜トランジスタであって、
上記ベースコート層は、上記半導体層から露出する表面がエッチングされて該半導体層から露出しない表面よりも低くなるように形成されていることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、トップゲート型の薄膜トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
トップゲート型の薄膜トランジスタ（以下、「ＴＦＴ」と称する）は、例えば、絶縁基板上にベースコート膜を介して設けられた半導体層と、半導体層を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に半導体層のチャネル領域に重なるように設けられたゲート電極と、ゲート電極を覆うように設けられた層間絶縁膜と、層間絶縁膜上に設けられ半導体層のソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極とを備えている。
【０００３】
例えば、特許文献１には、基板に半導体膜を形成する過程と、半導体膜をテーパーを付けてパターニングする過程と、半導体膜上に少なくともテトラエトキシシラン及び酸素を原材料とする酸化シリコンを平行平板プラズマ法にて堆積してゲート絶縁膜を形成する過程と、ゲート絶縁膜上にゲート絶縁膜中に浸透したガスの分解を促す活性金属膜を形成する過程と、ゲート絶縁膜に低温熱処理を行う過程とを含むＴＦＴの製造方法が開示されている。そして、これによれば、高品質なゲート絶縁膜を有するトランジスタを低温プロセスで製造することが可能となり、また、活性金属と半導体膜との合金化やピットの形成を回避可能となる、と記載されている。
【０００４】
また、特許文献２には、基板上にバリアー層と半導体層を形成する工程と、半導体層にエネルギービームを照射して結晶化せしめる工程と、第１のゲート絶縁膜を形成する工程と、半導体層及び第１のゲート絶縁膜を同時にパターニングする工程と、第２のゲート絶縁膜を形成する工程とを有し、バリアー層形成から第１のゲート絶縁膜形成まで大気にさらさず、また、半導体層及び第１のゲート絶縁膜のパターニングをテーパーエッチングにより行う、半導体装置の製造方法が開示されている。そして、これによれば、ゲート絶縁膜の半導体層に対するカバレッジ性に優れるため、電気的な信頼性を向上させることが可能となる、と記載されている。
【特許文献１】特開２００３−１７４０３６号公報
【特許文献２】特開２００６−３１０３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１では、半導体膜の端部のテーパー面が基板の表面に対して８０度以下の傾斜となるように、また、上記特許文献２では、半導体層のテーパー角を６０度以下にするように、半導体層の端部がテーパー状にパターニングされているので、ＴＦＴの特性の低下が懸念される。具体的には、半導体層の平坦部及びテーパー部で膜厚が異なり、また、平坦部及びテーパー部でドーピングされる不純物の濃度などが異なってしまうので、閾値電圧やＳ値（サブスレッショルド特性）などの種々の特性が異なるＴＦＴが形成されて、ＴＦＴの特性の変動及び劣化が懸念される。そこで、半導体層の端部の形状に起因するＴＦＴの特性の低下を考慮すると、半導体層の側面が基板の表面に対してほぼ直立するように形成された従来のＴＦＴが上記各特許文献に開示されたＴＦＴよりも適切と考えられる。
【０００６】
図１０は、半導体層１１４の側面がガラス基板１１０の表面に対して直立するように形成された従来のＴＦＴの一部を模式的に示す断面図である。
【０００７】
このＴＦＴでは、図１０に示すように、ガラス基板１１０上にベースコート膜１１３を介して半導体層１１４が島状に設けられ、半導体層１１４を覆うようにゲート絶縁膜１１５が設けられ、ゲート絶縁膜１１５上にゲート電極１１６が設けられている。ここで、ゲート絶縁膜１１５は、例えば、原料ガスとして、テトラエトキシシラン及び酸素を用いて、平行平板型のプラズマＣＶＤ法により、図１０に示すように、断面がΩ字状に形成され、半導体層１１４の周囲に沿って相対的に薄く形成された薄肉部Ｔを有している。そのため、半導体層１１４及びゲート電極１１６の間を絶縁するゲート絶縁膜１１５の耐圧性は、薄肉部Ｔにおいて低下するおそれがある。なお、図１０の断面図では、ゲート電極１１６がゲート絶縁膜１１５を介して半導体１１４上に設けられているが、ゲート電極１１６及びそれに接続されるゲート線を構成する金属層は、ゲート絶縁膜１１５の上面だけでなく、ゲート絶縁膜１１５の薄肉部Ｔを覆うようにも形成される。
【０００８】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ゲート絶縁膜の耐圧性を可及的に向上させることにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、半導体層から露出するベースコート膜の上層部をエッチングするようにしたものである。
【００１０】
具体的に本発明に係る薄膜トランジスタの製造方法は、基板に絶縁性を有するベースコート膜を成膜するベースコート膜成膜工程と、上記ベースコート膜上に半導体膜を成膜し、該成膜された半導体膜をパターニングして半導体層を形成する半導体層形成工程と、上記半導体層、及び該半導体層から露出するベースコート膜を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、上記ゲート絶縁膜上に上記半導体層に重なるようにゲート電極を形成するゲート電極形成工程とを備える薄膜トランジスタの製造方法であって、上記半導体層形成工程では、上記半導体膜、及び上記ベースコート膜の上層部をエッチングすることを特徴とする。
【００１１】
上記の方法によれば、ベースコート膜上に成膜された半導体膜をパターニングする半導体層形成工程では、所定の領域の半導体膜をエッチングすると共に、そのエッチングにより形成された半導体層から露出するベースコート膜の上層部をエッチングするので、半導体層から露出するベースコート膜の表面が半導体層から露出しないベースコート膜の表面よりも低くなる。そのため、その後のゲート絶縁膜成膜工程において、半導体層及びその半導体層から露出するベースコート膜を覆うようにゲート絶縁膜を成膜して、そのゲート絶縁膜が半導体層の周囲に沿って相対的に薄く形成された薄肉部を有していても、そのゲート絶縁膜の薄肉部がベースコート膜の上層部をエッチングしない場合よりも半導体層から離間しているので、半導体層と、ゲート電極形成工程でゲート絶縁膜上に形成されるゲート電極及びそれに接続されるゲート線を構成する金属層との絶縁性が向上する。したがって、ゲート絶縁膜の耐圧性を可及的に向上させることが可能になる。
【００１２】
上記半導体層形成工程では、上記半導体層の側面が上記基板の表面に対して８５度以上且つ９５度以下になるように、上記半導体膜をパターニングしてもよい。
【００１３】
上記の方法によれば、半導体層の側面が基板の表面に対してほぼ直立するように形成されるので、半導体層の端部の形状に起因するＴＦＴの特性の低下が抑制される。
【００１４】
上記半導体層形成工程では、上記半導体膜、及び上記ベースコート膜の上層部を異方性エッチングによりエッチングしてもよい。
【００１５】
上記の方法によれば、半導体膜、及び上記ベースコート膜の上層部が基板の厚さ方向にエッチングされるので、半導体層の側面が基板の表面に対してほぼ直立するように形成される。
【００１６】
上記エッチングされたベースコート膜の上層部は、５ｎｍ以上であってもよい。
【００１７】
上記の方法によれば、半導体層から露出するベースコート膜の表面が半導体層から露出しないベースコート膜の表面よりも５ｎｍ以上低くなるので、ゲート絶縁膜の薄肉部が半導体層から具体的に離間することになる。
【００１８】
上記ゲート絶縁膜成膜工程では、テトラエトキシシラン及び酸素を原料ガスとして、平行平板型のプラズマＣＶＤ法により酸化シリコン膜を成膜することにより、上記ゲート絶縁膜を成膜してもよい。
【００１９】
上記の方法によれば、ゲート絶縁膜が半導体層の周囲に沿って相対的に薄く形成され易いので、本発明の作用効果が有効に奏される。
【００２０】
また、本発明に係る薄膜トランジスタは、基板に設けられた絶縁性を有するベースコート層と、上記ベースコート層上に設けられた半導体層と、上記半導体層、及び該半導体層から露出するベースコート層を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記半導体層に重なるように配置されたゲート電極とを備えた薄膜トランジスタであって、上記ベースコート層は、上記半導体層から露出する表面がエッチングされて該半導体層から露出しない表面よりも低くなるように形成されていることを特徴とする。
【００２１】
上記の構成によれば、半導体層から露出するベースコート層の表面が半導体層から露出しないベースコート層の表面よりも低くなっているので、半導体層及びその半導体層から露出するベースコート層を覆うゲート絶縁膜が半導体層の周囲に沿って相対的に薄く形成された薄肉部を有していても、そのゲート絶縁膜の薄肉部が、半導体層から露出するベースコート層の表面がエッチングされていない場合よりも半導体層から離間しているので、半導体層とゲート絶縁膜上に設けられたゲート電極及びそれに接続されるゲート線を構成する金属層との絶縁性が向上する。したがって、ゲート絶縁膜の耐圧性を可及的に向上させることが可能になる。
【発明の効果】
【００２２】
本発明によれば、半導体層から露出するベースコート膜の上層部をエッチングするので、ゲート絶縁膜の耐圧性を可及的に向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００２４】
図１は、本実施形態の薄膜トランジスタ（ＴＦＴ）２０の断面図である。
【００２５】
ＴＦＴ２０は、図１に示すように、絶縁基板１０を覆うように設けられたベースコート層１３ａと、ベースコート層１３ａ上に設けられた半導体層１４と、半導体層１４及びその半導体層１４から露出するベースコート層１３ａを覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５に島状に設けられたゲート電極１６と、ゲート電極１６を覆うように設けられた層間絶縁膜１７と、層間絶縁膜１７上に設けられ、半導体層１４にそれぞれ接続されたソース電極１８ａ及びドレイン電極１８ｂとを備えている。
【００２６】
ベースコート層１３ａは、図１に示すように、下層の第１ベースコート膜１１と、第１ベースコート膜１１を覆うように設けられた上層の第２ベースコート層１２ａとを備えている。ここで、第２ベースコート層１２ａは、図１に示すように、半導体層１４から露出する表面が半導体層１４から露出しない表面よりも低く（基板側に）なるように形成されている。
【００２７】
半導体層１４は、ゲート電極１６に重なるように配置されたチャネル領域（不図示）と、そのチャネル領域を挟んで配置されたソース領域（不図示）及びドレイン領域（不図示）とを備えている。ここで、半導体層１４のソース領域及びドレイン領域には、上述したように、ソース電極１８ａ及びドレイン電極１８ｂがそれぞれ接続されている。
【００２８】
ゲート絶縁膜１５は、図１及び図９に示すように、その断面がΩ字状に形成され、半導体層１４の周囲に沿って相対的に薄く形成された薄肉部Ｔを有している。ここで、図９は、上述の図１０の断面図に対応しており、ＴＦＴ２０の一部を模式的に示す断面図である。
【００２９】
ゲート電極１６には、ゲート線（不図示）が接続されており、ゲート電極１６及びゲート線を構成する金属層は、ゲート絶縁膜１５の上面だけでなく、ゲート絶縁膜１５の薄肉部Ｔを覆うようにも形成されている。
【００３０】
上記構成のＴＦＴ２０は、例えば、アクティブマトリクス駆動方式の液晶表示パネルを構成するアクティブマトリクス基板において、スイッチング素子として各画素毎に形成されるものである。ここで、アクティブマトリクス基板は、例えば、マトリクス状に設けられた複数の画素電極と、各画素電極の間に延びるように設けられた複数のゲート線と、各ゲート線に直交する方向に各画素電極の間に延びるように設けられた複数のソース線と、各ゲート線及び各ソース線の交差部分にそれぞれ設けられた複数のＴＦＴ２０とを備えている。そして、アクティブマトリクス基板は、例えば、ＴＦＴ２０のゲート電極１６が上記各ゲート線に、ＴＦＴ２０のソース電極１８ａが上記各ソース線に、ＴＦＴ２０のドレイン電極１８ｂが上記各画素電極にそれぞれ接続するように構成されている。
【００３１】
次に、上記構成のＴＦＴ２０の製造方法について、図２〜図８を用いて一例を挙げて説明する。なお、本実施形態のＴＦＴの製造方法は、ベースコート成膜工程、半導体層形成工程、ゲート絶縁膜成膜工程、ゲート電極形成工程、不純物ドープ工程、層間絶縁膜成膜工程及びソース・ドレイン電極形成工程を備える。
【００３２】
＜ベースコート成膜工程＞
ガラス基板などの絶縁基板１０上の基板全体に、図２に示すように、プラズマＣＶＤ法により、第１ベースコート膜１１として窒化シリコン膜（厚さ５０ｎｍ程度）、及び第２ベースコート膜１２として酸化シリコン膜（厚さ１００ｎｍ程度）を順に成膜して、ベースコート膜１３を成膜する。
【００３３】
＜半導体層形成工程＞
まず、上記ベースコート成膜工程でベースコート膜１３が成膜された基板全体に、図２に示すように、原料ガスとしてモノシラン（ＳｉＨ4）を用いて、プラズマＣＶＤ法により、半導体膜として、アモルファスシリコン膜（厚さ５０ｎｍ程度）１４ａを成膜する。
【００３４】
続いて、上記成膜されたアモルファスシリコン膜１４ａに対して、レーザーアニールなどで溶融固化を行うことにより、図３に示すように、（アモルファスシリコン膜１４ａを多結晶シリコン膜１４ｂに変性して、）多結晶シリコン膜１４ｂを形成する。
【００３５】
そして、上記形成された多結晶シリコン膜１４ｂ上に感光性を有するレジスト膜を塗布した後に、その塗布されたレジスト膜を露光・現像することにより、図４に示すように、レジストパターンＲを形成する。
【００３６】
その後、上記形成されたレジストパターンＲから露出する多結晶シリコン膜１４ｂを、例えば、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを行うことにより、第２ベースコート膜１２の表面を露出させ、さらに、そのまま上記異方性エッチングを続けることにより、第２ベースコート膜１２の上層部１２ｂをエッチングして、多結晶シリコン膜１４ｂと第２ベースコート膜１２との元々の界面よりも５ｎｍ以上且つ５０ｎｍ以下のオーバーエッチングをかける。これにより、図５に示すように、レジストパターンＲの下側に、半導体１４と、上層部１２ｂがエッチングされた第２ベースコート層１２ａ及び第１ベースコート膜１１を有するベースコート層１３ａとが形成される。ここで、半導体層１４の側面は、上記異方性エッチングにより、絶縁基板１０の表面に対して８５度以上且つ９５度以下になる。なお、異方性エッチングにおいて、エッチングの対象が多結晶シリコン膜１４ｂから酸化シリコン膜（第２ベースコート膜１２）に切り替わる際には、エッチングレートが変化するので、必要に応じてエッチング条件を変化させてもよい。
【００３７】
なお、本実施形態では、アモルファスシリコン膜１４ａを変性させて多結晶シリコン膜１４ｂを形成する方法を例示したが、ベースコート膜１３上に多結晶シリコン膜を直接成膜してもよい。
【００３８】
＜ゲート絶縁膜成膜工程＞
まず、上記半導体層形成工程で用いたレジストパターンＲを、図６に示すように、例えば、アッシングにより除去する。
【００３９】
続いて、上記レジストパターンＲが除去された基板全体に、例えば、テトラエトキシシラン（ＴＥＯＳ）及び酸素（又はオゾン）を原料ガスとして、平行平板型のプラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜して、図７に示すように、半導体層１４及び半導体層１４から露出するベースコート層１３ａを覆うように、ゲート絶縁膜１５を成膜する。ここで、ゲート絶縁膜１５を成膜する際には、上記のように、有機シラン系のガスであるＴＥＯＳを用いて、平行平板型のプラズマＣＶＤ法により、酸化シリコンを成膜するので、ゲート絶縁膜１５は、図７に示すように、半導体層１４の周囲に沿って相対的に薄くなった薄肉部Ｔが形成され易い傾向にある。なお、このような有機シラン系のガスとしては、上記ＴＥＯＳの他に、トリエトキシシラン（ＴＲＩＥＳ）などが挙げられる。
【００４０】
＜ゲート電極形成工程＞
上記ゲート絶縁膜成膜工程でゲート絶縁膜１５が成膜された基板全体に、スパッタリング法により、例えば、窒化タンタル膜（厚さ５０ｎｍ程度）及びタングステン膜（厚さ３７０ｎｍ程度）を順に成膜した後に、フォトリソグラフィによりパターニングして、図８に示すように、ゲート電極１６を形成する。
【００４１】
＜不純物ドープ工程＞
上記ゲート電極形成工程で形成されたゲート電極１６をマスクとして、ゲート絶縁膜１５を介して半導体層１４に不純物としてリンをドープした後に、加熱してドープされたリンの活性化処理を行うことにより、半導体層１４にチャネル領域、ソース領域及びドレイン領域を形成する。
【００４２】
なお、本実施形態では、不純物としてリンをドープして、Ｎチャネル型のＴＦＴが形成される方法を例示したが、不純物としてボロンをドープすれば、Ｐチャネル型のＴＦＴが形成される。
【００４３】
＜層間絶縁膜成膜工程＞
まず、上記不純物ドープ工程で半導体層１４にリンがドープされた基板全体にプラズマＣＶＤ法により、窒化シリコン膜（厚さ２５０ｎｍ程度）及び酸化シリコン膜（厚さ７００ｎｍ程度）を順に成膜して、層間絶縁膜１７を成膜する（図１参照）。
【００４４】
続いて、上記成膜された層間絶縁膜１７上にレジストパターンを形成した後に、そのレジストパターンを介して、半導体層１４のソース領域及びドレイン領域に重なる部分をエッチングして、ゲート絶縁膜１５と層間絶縁膜１７との積層絶縁膜にコンタクトホールを形成する。
【００４５】
＜ソース・ドレイン電極形成工程＞
上記層間絶縁膜成膜工程でコンタクトホールが形成された層間絶縁膜１７上の基板全体に、スパッタリング法により、チタン膜（厚さ１００ｎｍ程度）、アルミニウム膜（厚さ３５０ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）を順に成膜した後に、その金属積層膜をフォトリソグラフィによりパターニングして、ソース電極１８ａ及びドレイン電極１８ｂを形成する（図１参照）。
【００４６】
以上のようにして、本実施形態のＴＦＴ２０を製造することができる。
【００４７】
以上説明したように、本実施形態のＴＦＴ２０及びその製造方法によれば、ベースコート膜１３上に成膜された多結晶シリコン膜１４ｂをパターニングする半導体層形成工程では、所定の領域の多結晶シリコン膜１４ｂをエッチングすると共に、そのエッチングにより形成された半導体層１４から露出するベースコート膜１３の上層部１２ｂをエッチングするので、半導体層１４から露出するベースコート層１３ａの表面が半導体層１４から露出しないベースコート層１３ａの表面よりも低くなる。そのため、その後のゲート絶縁膜成膜工程において、半導体層１４及び半導体層１４から露出するベースコート層１３ａを覆うようにゲート絶縁膜１５を成膜して、ゲート絶縁膜１５が半導体層１４の周囲に沿って相対的に薄く形成された薄肉部Ｔを有していても、図９及び図１０を比較すると分かるように、ゲート絶縁膜１５の薄肉部Ｔがベースコート膜（１１３、図１０参照）の上層部をエッチングしない場合よりも半導体層１４から離間しているので、半導体層１４と、ゲート電極形成工程でゲート絶縁膜１５上に形成されるゲート電極１６及びそれに接続されるゲート線を構成する金属層との絶縁性を向上させることができる。したがって、ゲート絶縁膜１５の耐圧性を可及的に向上させることができる。
【００４８】
また、本実施形態によれば、異方性エッチングにより、半導体層１４の側面が絶縁基板１０の表面に対してほぼ直立するように形成されるので、半導体層１４の端部の形状に起因するＴＦＴ２０の特性の低下を抑制することができる。
【産業上の利用可能性】
【００４９】
以上説明したように、本発明は、ＴＦＴを構成するゲート絶縁膜の耐圧性の向上が図られるので、アクティブマトリクス駆動方式の液晶表示パネルについて有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態に係るＴＦＴ２０の断面図である。
【図２】ＴＦＴ２０の製造工程を示す基板の断面図である。
【図３】図２に続くＴＦＴ２０の製造工程を示す基板の断面図である。
【図４】図３に続くＴＦＴ２０の製造工程を示す基板の断面図である。
【図５】図４に続くＴＦＴ２０の製造工程を示す基板の断面図である。
【図６】図５に続くＴＦＴ２０の製造工程を示す基板の断面図である。
【図７】図６に続くＴＦＴ２０の製造工程を示す基板の断面図である。
【図８】図７に続くＴＦＴ２０の製造工程を示す基板の断面図である。
【図９】本発明の実施形態に係るＴＦＴの一部を模式的に示す断面図である。
【図１０】従来のＴＦＴの一部を模式的に示す断面図である。
【符号の説明】
【００５１】
１０      絶縁基板
１２ｂ    （ベースコート膜の）上層部
１３      ベースコート膜
１３ａ    ベースコート層
１４      半導体層
１４ａ    アモルファスシリコン膜（半導体膜）
１４ｂ    多結晶シリコン膜（半導体膜）
１５      ゲート絶縁膜
１６      ゲート電極
２０      ＴＦＴ
【図１】
2009224404.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009224404.tif 000009
【図８】
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【図９】
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【図１０】
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