(57)【要約】【課題】記憶素子をなすＥ−ＦＵＳＥ素子に対する書込みを高精度で行い、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることができる半導体装置を提供する。【解決手段】Ｅ−ＦＵＳＥ素子１０１に対する書込み時に、比較部３１８は、ノードＦＯＣの電圧と基準電圧生成回路３０６が出力する基準電圧ＶＲＯＰとを比較する。制御部４００は、ノードＦＯＣの電圧が基準電圧ＶＲＯＰと同一電圧になるまで（差動アンプ３２３の出力信号ＳＯがＨレベルからＬレベルに変化するまで）は、書込み部２００のＮＭＯＳトランジスタ２０１をオンとして書込みを実行させ、その後、ノードＦＯＣの電圧が基準電圧ＶＲＯＰと同一電圧になったとき（差動アンプ３２３の出力信号ＳＯがＨレベルからＬレベルに変化したとき）は、ＮＭＯＳトランジスタ２０１をＯＦＦとし、Ｅ−ＦＵＳＥ素子１０１に対する書込みを自動終了させる。【選択図】図１
2009224530.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値又は流れる電流値を電気的に変化させることができ、その状態を記憶することができる電気ヒューズと、
前記電気ヒューズにデータを書込む書込み手段と、
前記電気ヒューズからデータを検出する第１の検出手段と、
前記電気ヒューズに書込みを実行中の前記電気ヒューズの抵抗値又は前記電気ヒューズに流れる電流値を検出する第２の検出手段と、
前記第２の検出手段が検出した結果に応じて、前記実行中の書込み動作を制御する制御手段と、
を有することを特徴とする半導体装置。
【請求項２】
記憶素子をなし、書込み時に、一端に所定の電圧が印加される電気ヒューズと、
前記電気ヒューズの他端と第１の電源との間に直列接続された第１のトランジスタと、
前記電気ヒューズに対する書込み時に、前記電気ヒューズの他端の電圧と基準電圧とを比較する比較部と、
前記電気ヒューズに対する書込み時に、前記比較部が、前記電気ヒューズの他端の電圧が前記基準電圧と同一電圧になったこと又は前記基準電圧を超えたことを示すまでは、前記第１のトランジスタをオンとし、前記比較部が、前記電気ヒューズの他端の電圧が前記基準電圧と同一電圧になったこと又は前記基準電圧を超えたことを示したときは、前記第１のトランジスタをオフとする制御部と、
を有することを特徴とする半導体装置。
【請求項３】
抵抗素子と、
第２の電源と前記抵抗素子の一端との間に直列接続され、前記電気ヒューズに対する書込み時はオン、前記電気ヒューズに対する書込み時以外はオフとされる第２のトランジスタと、
前記抵抗素子の他端と前記第１の電源との間に直列接続され、前記電気ヒューズに対する書込み時はオン、前記電気ヒューズに対する書込み時以外はオフとされる第３のトランジスタとを有し、
前記抵抗素子の他端に前記基準電圧を得るようにされた基準電圧生成回路
を有することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書込みが可能なＥ−ＦＵＳＥ（Electrical-FUSE：電気ヒューズ）素子を記憶素子として有する半導体装置に関する。
【背景技術】
【０００２】
Ｅ−ＦＵＳＥ素子を記憶素子として有する半導体装置においては、Ｅ−ＦＵＳＥ素子に対する書込みは、Ｅ−ＦＵＳＥ素子に一定の書込みパルスを与えてＥ−ＦＵＳＥ素子にエレクトロマイグレーション（Electro-Migration）を発生させ、Ｅ−ＦＵＳＥ素子を高抵抗化することにより行われる。
【０００３】
このような半導体装置においては、Ｅ−ＦＵＳＥ素子に与える書込みパルスが過少であると、Ｅ−ＦＵＳＥ素子に発生させるエレクトロマイグレーションが不足し、Ｅ−ＦＵＳＥ素子を高抵抗化することができないという不都合が発生してしまう。
【０００４】
これに対して、Ｅ−ＦＵＳＥ素子に与える書込みパルスが過剰であると、Ｅ−ＦＵＳＥ素子に接続されている配線を構成する金属（例えば、Ｃｕ）がＥ−ＦＵＳＥ素子に移動し、一旦、高抵抗化したＥ−ＦＵＳＥ素子が経時変化し低抵抗化してしまうという信頼性上の不都合が発生してしまう。
【０００５】
即ち、Ｅ−ＦＵＳＥ素子を記憶素子として有する半導体装置においては、製造ばらつきや使用環境などにより、個々のＥ−ＦＵＳＥ素子によって適正な書込みパルスが異なるため、Ｅ−ＦＵＳＥ素子に対して適正な書込みを行うことが難しく、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることが難しいという問題点があった。
【特許文献１】特開平３−２９５０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる点に鑑み、記憶素子をなすＥ−ＦＵＳＥ素子に対する書込みを高精度で行い、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることができるようにした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
ここで開示する半導体装置は、抵抗値又は流れる電流値を電気的に変化させることができ、その状態を記憶することができるＥ−ＦＵＳＥ素子と、前記Ｅ−ＦＵＳＥ素子にデータを書込む書込み手段と、前記Ｅ−ＦＵＳＥ素子からデータを検出する第１の検出手段と、前記Ｅ−ＦＵＳＥ素子に書込みを実行中の前記Ｅ−ＦＵＳＥ素子の抵抗値又は前記Ｅ−ＦＵＳＥ素子に流れる電流値を検出する第２の検出手段と、前記第２の検出手段が検出した結果に応じて、前記実行中の書込み動作を制御する制御手段とを有するものである。
【発明の効果】
【０００８】
開示した半導体装置においては、前記第２の検出手段は、前記Ｅ−ＦＵＳＥ素子に書込みを実行中の前記Ｅ−ＦＵＳＥ素子の抵抗値又は前記Ｅ−ＦＵＳＥ素子に流れる電流値を検出する。そして、前記制御手段は、前記第２の検出手段が検出した結果に応じて、前記実行中の書込動作を制御する。したがって、前記Ｅ−ＦＵＳＥ素子に対する書込みを高精度で行い、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることができる。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、Ｅ−ＦＵＳＥ素子部１００と、書込み部２００と、検出部３００と、制御部４００とを有している。
【００１０】
Ｅ−ＦＵＳＥ素子部１００において、１０１は記憶素子をなすＥ−ＦＵＳＥ素子、１０２は書込み用電圧ＶＢＬＯＷを入力するためのＶＢＬＯＷ入力端子である。Ｅ−ＦＵＳＥ素子１０１は、ポリサイド等からなるものであり、一端をＶＢＬＯＷ入力端子１０２に接続し、他端をノードＦＯＣに接続している。なお、書込み前のＥ−ＦＵＳＥ素子１０１の抵抗値は低抵抗値Ｒfc（１００Ω）とされる。
【００１１】
書込み部２００は、Ｅ−ＦＵＳＥ素子１０１に対する書込みを行うものであり、２０１はＮＭＯＳトランジスタ、２０２は制御信号ＰＧを入力するためのＰＧ入力端子である。ＮＭＯＳトランジスタ２０１は、ドレインをＥ−ＦＵＳＥ素子１０１の他端に接続し、ソースを接地し、ゲートをＰＧ入力端子２０２に接続している。
【００１２】
検出部３００は、Ｅ−ＦＵＳＥ素子１０１に対する書込み時及びＥ−ＦＵＳＥ素子１０１からのデータ読出し時に、Ｅ−ＦＵＳＥ素子１０１の抵抗値の状態を検出するものである。具体的には、検出部３００は、Ｅ−ＦＵＳＥ素子１０１に対する書込み時には、Ｅ−ＦＵＳＥ素子１０１の抵抗値が目標値に達したか否かを検出し、Ｅ−ＦＵＳＥ素子１０１からのデータ読出し時には、Ｅ−ＦＵＳＥ素子１０１が高抵抗値Ｒfdにあるか（論理１を記憶しているか）又は低抵抗値Ｒfcにあるか（論理０を記憶しているか）を検出するものである。
【００１３】
検出部３００において、３０１は制御信号ＰＤＰＸを入力するためのＰＤＰＸ入力端子、３０２は電源電圧ＶＤＤ（１.２Ｖ）を供給するＶＤＤ電源線、３０３はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ３０３は、ソースをＶＤＤ電源線３０２に接続し、ドレインをノードＦＯＣに接続し、ゲートをＰＤＰＸ入力端子３０１に接続している。また、ＰＭＯＳトランジスタ３０３のバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００１４】
３０４は制御信号ＰＧを入力するためのＰＧ入力端子、３０５は制御信号ＰＧと逆相関係にある制御信号ＰＧＸを入力するためのＰＧＸ入力端子、３０６はＥ−ＦＵＳＥ素子１０１に対する書込み時に使用する基準電圧生成回路であり、３０７はＶＤＤ電源線、３０８はＰＭＯＳトランジスタ、３０９は抵抗値Ｒrpを１０ＫΩとする抵抗素子、３１０、３１１はＮＭＯＳトランジスタである。
【００１５】
ＰＭＯＳトランジスタ３０８は、ソースをＶＤＤ電源線３０７に接続し、ドレインを抵抗素子３０９の一端に接続し、ゲートをＰＧＸ入力端子３０５に接続している。抵抗素子３０９は、他端をノードＲＯＰに接続している。ＮＭＯＳトランジスタ３１０は、ドレインをノードＲＯＰに接続し、ソースを接地し、ゲートをＰＧ入力端子３０４に接続している。ＮＭＯＳトランジスタ３１１は、ドレインをノードＲＯＰに接続し、ソースを接地し、ゲートをＰＧＸ入力端子３０５に接続している。
【００１６】
基準電圧生成回路３０６は、Ｅ−ＦＵＳＥ素子１０１に対する書込み時には、ノードＲＯＰに基準電圧（書込み判定用基準電圧）ＶＲＯＰを出力し、Ｅ−ＦＵＳＥ素子１０１に対する書込み時以外の時は、ノードＲＯＰの電圧値を０Ｖとするものである。
【００１７】
３１２は制御信号ＲＤＸを入力するためのＲＤＸ入力端子、３１３はＥ−ＦＵＳＥ素子１０１からのデータ読出し時に使用する基準電圧生成回路であり、３１４はＶＤＤ電源線、３１５はＰＭＯＳトランジスタ３０３と同一サイズのＰＭＯＳトランジスタ、３１６は抵抗値Ｒrrを１ＫΩとする抵抗素子、３１７はＮＭＯＳトランジスタである。
【００１８】
ＰＭＯＳトランジスタ３１５は、ソースをＶＤＤ電源線３１４に接続し、ドレインをノードＲＯＲに接続し、ゲートをＲＤＸ入力端子３１２に接続している。抵抗素子３１６は、一端をノードＲＯＲに接続し、他端を接地している。ＮＭＯＳトランジスタ３１７は、ドレインをノードＲＯＲに接続し、ソースを接地し、ゲートをＲＤＸ入力端子３１２に接続している。
【００１９】
基準電圧生成回路３１３は、Ｅ−ＦＵＳＥ素子１０１からのデータ読出し時には、ノードＲＯＲに基準電圧（読出し判定用基準電圧）ＶＲＯＲを出力し、Ｅ−ＦＵＳＥ素子１０１からのデータ読出し時以外の時は、ノードＲＯＲの電圧値を０Ｖとするものである。
【００２０】
３１８は比較部であり、Ｅ−ＦＵＳＥ素子１０１に対する書込み時には、ノードＦＯＣの電圧とノードＲＯＰに出力される基準電圧ＶＲＯＰとを比較し、Ｅ−ＦＵＳＥ素子１０１からのデータ読出し時には、ノードＦＯＣの電圧とノードＲＯＲに出力される基準電圧ＶＲＯＲとを比較するものである。比較部３１８において、３１９、３２０はＶＤＤ電源線、３２１、３２２はＰＭＯＳトランジスタ、３２３は差動アンプ、３２４〜３２６は同一サイズのＮＭＯＳトランジスタ、ＢＬ、ＢＬＲはビット線である。
【００２１】
ＰＭＯＳトランジスタ３２１は、ソースをＶＤＤ電源線３１９に接続し、ゲートをドレインに接続し、ドレインをビット線ＢＬＲを介して差動アンプ３２３の非反転入力端子３２３Ａに接続している。ＰＭＯＳトランジスタ３２２は、ソースをＶＤＤ電源線３２０に接続し、ゲートをＰＭＯＳトランジスタ３２１のゲートに接続し、ドレインをビット線ＢＬを介して差動アンプ３２３の反転入力端子３２３Ｂに接続している。なお、差動アンプ３２３は、非反転入力端子３２３Ａの電圧≦反転入力端子３２３Ｂの電圧のときは、その出力ＳＯをＬレベルとするものである。
【００２２】
ＮＭＯＳトランジスタ３２４は、ドレインをビット線ＢＬに接続し、ソースを接地し、ゲートをノードＦＯＣに接続している。ＮＭＯＳトランジスタ３２５は、ドレインをビット線ＢＬＲに接続し、ソースを接地し、ゲートをノードＲＯＰに接続している。ＮＭＯＳトランジスタ３２６は、ドレインをビット線ＢＬＲに接続し、ソースを接地し、ゲートをノードＲＯＲに接続している。
【００２３】
制御部４００は、書込み部２００及び検出部３００を制御するものである。制御部４００において、４０１は差動アンプ３２３の出力信号ＳＯを入力するためのＳＯ入力端子、４０２はワンショットパルス生成回路であり、４０３は遅延回路、４０４はインバータ、４０５は２入力のＮＯＲゲートである。
【００２４】
ＳＯ入力端子４０１は、ＮＯＲゲート４０５の第１の入力端子及び遅延回路４０３の入力端子に接続されている。遅延回路４０３の出力端子は、インバータ４０４の入力端子に接続されている。インバータ４０４の出力端子は、ＮＯＲゲート４０５の第２の入力端子に接続されている。
【００２５】
４０６はフリップフロップ回路であり、４０７は２入力のＮＯＲゲート、４０８は３入力のＮＯＲゲート、４０９はインバータ、４１０は制御信号ＰＧＭＰを入力するためのＰＧＭＰ入力端子、４１１はリセット信号ＲＥＳＥＴを入力するためのＲＥＳＥＴ入力端子、４１２は制御信号ＰＧが出力されるＰＧ出力端子、４１３は制御信号ＰＧＸが出力されるＰＧＸ出力端子である。
【００２６】
ＮＯＲゲート４０７は、その第１の入力端子をＰＧＭＰ入力端子４１０に接続し、その第２の入力端子をＮＯＲゲート４０８の出力端子に接続し、その出力端子をＮＯＲゲート４０８の第１の入力端子に接続している。ＮＯＲゲート４０８は、その第２の入力端子をＲＥＳＥＴ入力端子４１１に接続し、その第３の入力端子をＮＯＲゲート４０５の出力端子に接続し、その出力端子をＰＧ出力端子４１２に接続している。インバータ４０９は、その入力端子をＮＯＲゲート４０８の出力端子に接続し、その出力端子をＰＧＸ出力端子４１３に接続している。
【００２７】
図２はＥ−ＦＵＳＥ素子１０１に対する書込み動作を説明するための波形図であり、（Ａ）は制御信号ＰＧＭＰ、（Ｂ）は制御信号ＰＧ、（Ｃ）は制御信号ＰＧＸ、（Ｄ）は差動アンプ３２３の出力信号ＳＯ、（Ｅ）はＮＯＲゲート４０５の出力信号ＳＯＰを示している。また、図３〜図５はＥ−ＦＵＳＥ素子１０１に対する書込み動作を説明するための回路図であり、図３はＥ−ＦＵＳＥ素子１０１に対する書込み開始前の状態、図４はＥ−ＦＵＳＥ素子１０１に対する書込み中の状態、図５はＥ−ＦＵＳＥ素子１０１に対する書込み自動終了時の状態を示している。
【００２８】
Ｅ−ＦＵＳＥ素子１０１に対する書込み開始前は、図３に示すように、制御信号ＰＧＭＰ＝Ｌレベルにされる。また、ＲＥＳＥＴ入力端子４１１にリセット信号ＲＥＳＥＴとして正パルスが与えられる。この結果、ＮＯＲゲート４０８の出力信号（制御信号ＰＧ）＝Ｌレベル、インバータ４０９の出力信号（制御信号ＰＧＸ）＝Ｈレベル、ＮＯＲゲート４０７の出力＝Ｈレベルにリセットされる。
【００２９】
また、書込み用電圧ＶＢＬＯＷ＝２Ｖ、制御信号ＰＤＰＸ＝２Ｖ、ゲートバイアス電圧ＶＷＦ＝２Ｖ、制御信号ＲＤＸ＝Ｈレベルとされる。この結果、ＮＭＯＳトランジスタ２０１はＯＦＦ、ＰＭＯＳトランジスタ３０３はＯＦＦとなり、ノードＦＯＣの電圧＝２Ｖ、ＮＭＯＳトランジスタ３２４はＯＮとなる。
【００３０】
また、基準電圧生成回路３０６においては、ＰＭＯＳトランジスタ３０８はＯＦＦ、ＮＭＯＳトランジスタ３１０はＯＦＦ、ＮＭＯＳトランジスタ３１１はＯＮとなり、ノードＲＯＰはＮＭＯＳトランジスタ３１１を介して接地され、ＮＭＯＳトランジスタ３２５のゲートは０Ｖとなり、ＮＭＯＳトランジスタ３２５はＯＦＦとなる。
【００３１】
また、基準電圧生成回路３１３においては、ＰＭＯＳトランジスタ３１５はＯＦＦ、ＮＭＯＳトランジスタ３１７はＯＮとなり、ノードＲＯＲはＮＭＯＳトランジスタ３１７を介して接地され、ＮＭＯＳトランジスタ３２６のゲートは０Ｖとなり、ＮＭＯＳトランジスタ３２６はＯＦＦとなる。
【００３２】
この結果、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２４には電流Ｉsfが流れるが、ＮＭＯＳトランジスタ３２５、３２６には電流が流れない。したがって、ビット線ＢＬの電圧＜ビット線ＢＬＲの電圧となり、差動アンプ３２３の出力信号ＳＯはＨレベルとなる。また、遅延回路４０３の出力＝Ｈレベル、インバータ４０４の出力＝Ｌレベル、ＮＯＲゲート４０５の出力信号ＳＯＰ＝Ｌレベルとなる。
【００３３】
Ｅ−ＦＵＳＥ素子１０１に対して書込みを行う場合には、この状態から、図２（Ａ）に示すように、制御信号ＰＧＭＰとして正パルスが与えられる。この結果、図４に示すように、ＮＯＲゲート４０７の出力信号＝Ｌレベル、ＮＯＲゲート４０８の出力信号（制御信号ＰＧ）＝Ｈレベルに変化し、インバータ４０９の出力信号（制御信号ＰＧＸ）＝Ｌレベルに変化する。この結果、ＮＭＯＳトランジスタ２０１はＯＮとなり、ＶＢＬＯＷ入力端子１０２からＥ−ＦＵＳＥ素子１０１及びＮＭＯＳトランジスタ２０１を通して接地に向かって電流Ｉfpが流れる。
【００３４】
また、基準電圧生成回路３０６においては、ＰＭＯＳトランジスタ３０８はＯＮ、ＮＭＯＳトランジスタ３１０はＯＮ、ＮＭＯＳトランジスタ３１１はＯＦＦとなる。この結果、ＶＤＤ電源線３０７からＰＭＯＳトランジスタ３０８、抵抗素子３０９及びＮＭＯＳトランジスタ３１０を通して接地に向かって電流Ｉrrpが流れ、ノードＲＯＰに基準電圧ＶＲＯＰが出力される。
【００３５】
ここで、Ｅ−ＦＵＳＥ素子１０１の書込み開始時の抵抗値は低抵抗値Ｒfc（１００Ω）、抵抗素子３０９の抵抗値Ｒrpは１０ＫΩであるから、ノードＦＯＣの電圧＞基準電圧ＶＲＯＰとなる。この結果、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２４に流れる電流Ｉsfの電流値＞ＰＭＯＳトランジスタ３２１及びＮＭＯＳトランジスタ３２５に流れる電流Ｉsrpの電流値となり、ビット線ＢＬの電圧＜ビット線ＢＬＲとなる。したがって、差動アンプ３２３の出力信号ＳＯ＝Ｈレベルに維持される。なお、ＮＯＲゲート４０５の出力信号ＳＯＰ＝Ｌレベルに維持される。
【００３６】
ここで、電流Ｉfpが減少し、電流Ｉsfの電流値＝電流Ｉsrpの電流値となるまで、即ち、Ｅ−ＦＵＳＥ素子１０１におけるエレクトロマイグレーションが進行し、Ｅ−ＦＵＳＥ素子１０１の抵抗値が抵抗素子３０９の抵抗値Ｒrp（１０ＫΩ）とＰＭＯＳトランジスタ３０８のオン抵抗値との合計値Ｒfdになるまでは、図４に示す状態が維持され、書込み電圧ＶＢＬＯＷ及びＮＭＯＳトランジスタ２０１によるＥ−ＦＵＳＥ素子１０１に対する書込み動作が実行される。
【００３７】
そして、電流Ｉsfの電流値＝電流Ｉsrpの電流値となると、即ち、Ｅ−ＦＵＳＥ素子１０１の抵抗値が抵抗素子３０９の抵抗値Ｒrp（１０ＫΩ）とＰＭＯＳトランジスタ３０８のオン抵抗値との合計値Ｒfdになると、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２４に流れる電流Ｉsfの電流値＝ＰＭＯＳトランジスタ３２１及びＮＭＯＳトランジスタ３２５に流れる電流Ｉsrpの電流値となり、ビット線ＢＬの電圧＝ビット線ＢＬＲの電圧となる。したがって、差動アンプ３２３の出力信号ＳＯは、図５に示すように、Ｌレベルに変化する。
【００３８】
この結果、ＮＯＲゲート４０５の出力信号ＳＯＰ＝Ｈレベルとなり、ＮＯＲゲート４０８の出力信号（制御信号ＰＧ）＝Ｌレベル、インバータ４０９の出力信号（制御信号ＰＧＸ）＝Ｈレベル、ＮＯＲゲート４０７の出力信号＝Ｈレベルとなる。その後、インバータ４０４の出力＝Ｈレベル、ＮＯＲゲート４０５の出力信号ＳＯＰ＝Ｌレベルとなるが、ＮＯＲゲート４０７の出力信号＝Ｈレベルであるから、ＮＯＲゲート４０８の出力信号（制御信号ＰＧ）＝Ｌレベル、インバータ４０９の出力信号（制御信号ＰＧＸ）＝Ｈレベルが維持される。
【００３９】
ここで、制御信号ＰＧがＬレベルに変化すると、書込み部２００においては、ＮＭＯＳトランジスタ２０１がＯＦＦとなり、Ｅ−ＦＵＳＥ素子１０１には書込み電圧ＶＢＬＯＷ＝２Ｖによる電流は流れなくなり、Ｅ−ＦＵＳＥ素子１０１に対する書込み動作は自動的に終了される。
【００４０】
図６はＥ−ＦＵＳＥ素子１０１に対する書込み時のＮＭＯＳトランジスタ２０１、３１０の動作点を説明するための図である。図６中、Ｑ１はＮＭＯＳトランジスタ３１０の特性曲線、Ｑ２は抵抗素子３０９の負荷曲線を示している。この例では、ＮＭＯＳトランジスタ３１０の特性曲線Ｑ１と負荷曲線Ｑ２との交点Ｐ１がＮＭＯＳトランジスタ３１０の動作点となる。
【００４１】
Ｑ３はＮＭＯＳトランジスタ２０１の特性曲線、Ｑ４はＥ−ＦＵＳＥ素子１０１が低抵抗値Ｒfc（１００Ω）の場合におけるＥ−ＦＵＳＥ素子１０１の負荷曲線、Ｑ５はＥ−ＦＵＳＥ素子１０１が高抵抗値Ｒfd（抵抗素子３０９の抵抗値Ｒrp［１０ＫΩ］＋ＰＭＯＳトランジスタ３０８のオン抵抗値）の場合におけるＥ−ＦＵＳＥ素子１０１の負荷曲線を示しており、ＶＦＯＣＰＣは書込み開始時のノードＦＯＣの電圧、ＶＦＯＣＰＤは書込み自動終了時のノードＦＯＣの電圧である。
【００４２】
ここで、Ｅ−ＦＵＳＥ素子１０１に対する書込み開始時におけるＥ−ＦＵＳＥ素子１０１の抵抗値は低抵抗値Ｒfc（１００Ω）であるから、Ｅ−ＦＵＳＥ素子１０１に対する書込み開始時のＮＭＯＳトランジスタ２０１の動作点は、ＮＭＯＳトランジスタ２０１の特性曲線Ｑ３と負荷曲線Ｑ４との交点Ｐ２となる。
【００４３】
そして、Ｅ−ＦＵＳＥ素子１０１に対する書込みが進行すると、ＮＭＯＳトランジスタ２０１の動作点は、矢印付き鎖線Ａ１に示すように、図６上、左側に移動し、ノードＦＯＣの電圧が基準電圧ＶＲＯＰに一致すると、即ち、ノードＦＯＣの電圧がＶＦＯＣＰＤになり、ＮＭＯＳトランジスタ２０１の動作点が特性曲線Ｑ１と負荷曲線Ｑ５との交点Ｐ３になると、書込みが自動終了とされる。
【００４４】
図７及び図８はＥ−ＦＵＳＥ素子１０１からのデータ読出し動作を説明するための回路図である。図７はＥ−ＦＵＳＥ素子１０１に対する書込みが行われておらず、Ｅ−ＦＵＳＥ素子１０１の抵抗値が低抵抗値Ｒfc（１００Ω）とされ、Ｅ−ＦＵＳＥ素子１０１が論理０を記憶している場合である。図８はＥ−ＦＵＳＥ素子１０１に対する書込みが行われ、Ｅ−ＦＵＳＥ素子１０１の抵抗値が高抵抗値Ｒfd（抵抗素子３０９の抵抗値Ｒrp［１０ＫΩ］＋ＰＭＯＳトランジスタ３０８のオン抵抗値）とされ、Ｅ−ＦＵＳＥ素子１０１が論理１を記憶している場合である。
【００４５】
Ｅ−ＦＵＳＥ素子１０１からデータを読出す場合には、図７及び図８に示すように、制御信号ＰＧＭＰ＝Ｌレベルにされる。また、ＲＥＳＥＴ入力端子４１１にリセット信号ＲＥＳＥＴとして正パルスが与えられる。この結果、ＮＯＲゲート４０８の出力信号（制御信号ＰＧ）＝Ｌレベル、インバータ４０９の出力信号（制御信号ＰＧＸ）＝Ｈレベル、ＮＯＲゲート４０７の出力信号＝Ｈレベルにリセットされる。
【００４６】
また、書込み電圧ＶＢＬＯＷ＝０Ｖ、制御信号ＰＤＰＸ＝Ｌレベル、ゲートバイアス電圧ＶＷＦ＝ＶＤＤ（１.２Ｖ）、制御信号ＲＤＸ＝Ｌレベルとされる。この結果、ＮＭＯＳトランジスタ２０１はＯＦＦ、ＰＭＯＳトランジスタ３０３はＯＮとなり、ＶＤＤ電源線３０２からＰＭＯＳトランジスタ３０３及びＥ−ＦＵＳＥ素子１０１を通して接地に向かって電流Ｉfrが流れる。
【００４７】
また、基準電圧生成回路３０６においては、ＰＭＯＳトランジスタ３０８はＯＦＦ、ＮＭＯＳトランジスタ３１０はＯＦＦ、ＮＭＯＳトランジスタ３１１はＯＮとなり、ノードＲＯＰはＮＭＯＳトランジスタ３１１を介して接地され、ＮＭＯＳトランジスタ３２５のゲートは０Ｖとなり、ＮＭＯＳトランジスタ３２５はＯＦＦとなる。
【００４８】
また、基準電圧生成回路３１３においては、ＰＭＯＳトランジスタ３１５はＯＮ、ＮＭＯＳトランジスタ３１７はＯＦＦとなり、ＶＤＤ電源線３１４から抵抗３１６を通して接地に向かって電流Ｉrrrが流れ、ノードＲＯＲには基準電圧ＶＲＯＲが出力される。
【００４９】
ここで、ＰＭＯＳトランジスタ３０３、３１５は同一サイズ、Ｅ−ＦＵＳＥ素子１０１の抵抗値は低抵抗値Ｒfc（１００Ω）、抵抗素子３１６の抵抗値Ｒrr（１ＫΩ）であるから、ノードＦＯＣの電圧＜基準電圧ＶＲＯＲとなる。この結果、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２４に流れる電流Ｉsfの電流値＜ＰＭＯＳトランジスタ３２１及びＮＭＯＳトランジスタ３２６に流れる電流Ｉsrrの電流値となる。したがって、ビット線ＢＬの電圧＞ビット線ＢＬＲの電圧となり、図７に示すように、差動アンプ３２３の出力信号ＳＯはＬレベルとなる。
【００５０】
これに対して、Ｅ−ＦＵＳＥ素子１０１の抵抗値が高抵抗値Ｒfd（抵抗素子３０９の抵抗値Ｒrp［１０ＫΩ］＋ＰＭＯＳトランジスタ３０８のオン抵抗値）の場合には、ノードＦＯＣの電圧＞基準電圧ＶＲＯＲとなる。この結果、ＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２４に流れる電流Ｉsfの電流値＞ＰＭＯＳトランジスタ３２１及びＮＭＯＳトランジスタ３２６に流れる電流Ｉsrrの電流値となる。したがって、ビット線ＢＬの電圧＜ビット線ＢＬＲの電圧となり、図８に示すように、差動アンプ３２３の出力信号ＳＯはＨレベルとなる。
【００５１】
図９はＥ−ＦＵＳＥ素子１０１からのデータ読出し時のＰＭＯＳトランジスタ３０３の動作点を説明するための図である。図９中、Ｑ６はＰＭＯＳトランジスタ３０３の特性曲線である。Ｑ７はＥ−ＦＵＳＥ素子１０１の負荷曲線であり、Ｅ−ＦＵＳＥ素子１０１の抵抗値が抵抗素子３１６の抵抗値Ｒrr（１ＫΩ）と同一の場合である。Ｑ８はＥ−ＦＵＳＥ素子１０１の負荷曲線であり、Ｅ−ＦＵＳＥ素子１０１の抵抗値が低抵抗値Ｒfc（１００Ω）の場合である。Ｑ９はＥ−ＦＵＳＥ素子１０１の負荷曲線であり、Ｅ−ＦＵＳＥ素子１０１の抵抗値が高抵抗値Ｒfd（抵抗素子３０９の抵抗値Ｒrp［１０ＫΩ］＋ＰＭＯＳトランジスタ３０８のオン抵抗値）の場合である。
【００５２】
ここで、ＰＭＯＳトランジスタ３０３の特性曲線Ｑ６と負荷曲線Ｑ７との交点Ｐ４が、Ｅ−ＦＵＳＥ素子１０１の抵抗値が抵抗素子３１６の抵抗値Ｒrr（１ＫΩ）と同一の場合のＰＭＯＳトランジスタ３０３の動作点となる。
【００５３】
また、ＰＭＯＳトランジスタ３０３の特性曲線Ｑ６と負荷曲線Ｑ８との交点Ｐ５が、Ｅ−ＦＵＳＥ素子１０１の抵抗値が低抵抗値Ｒfc（１００Ω）の場合のＰＭＯＳトランジスタ３０３の動作点となる。このように、ＰＭＯＳトランジスタ３０３の動作点が交点Ｐ５にあるときは、Ｅ−ＦＵＳＥ素子１０１は論理０を記憶していると定義される。
【００５４】
また、ＰＭＯＳトランジスタ３０３の特性曲線Ｑ６と負荷曲線Ｑ９との交点Ｐ６が、Ｅ−ＦＵＳＥ素子１０１の抵抗値が高抵抗値Ｒfd（抵抗素子３０９の抵抗値Ｒrp［１０ＫΩ］＋ＰＭＯＳトランジスタ３０８のオン抵抗値）の場合のＰＭＯＳトランジスタ３０３の動作点となる。このように、ＰＭＯＳトランジスタ３０３の動作点が交点Ｐ６にあるときは、Ｅ−ＦＵＳＥ素子１０１は論理１を記憶していると定義される。
【００５５】
以上のように、本発明の第１実施形態によれば、比較部３１８は、Ｅ−ＦＵＳＥ素子１０１に対する書込み時に、ノードＦＯＣの電圧と、基準電圧生成回路３０６が出力する基準電圧ＶＲＯＰとを比較する。
【００５６】
そして、制御部４００は、Ｅ−ＦＵＳＥ素子１０１に対する書込み時に、比較部３１８が、ノードＦＯＣの電圧が基準電圧ＶＲＯＰと同一電圧になったことを示すまでは（即ち、差動アンプ３２３の出力信号ＳＯがＨレベルからＬレベルに変化するまでは）、ＮＭＯＳトランジスタ２０１をオンとし、Ｅ−ＦＵＳＥ素子１０１に対する書込みを実行させ、その後、比較部３１８が、ノードＦＯＣの電圧が基準電圧ＶＲＯＰと同一電圧になったことを示したときは（即ち、差動アンプ３２３の出力信号ＳＯがＨレベルからＬレベルに変化したときは）、ＮＭＯＳトランジスタ２０１をＯＦＦとし、Ｅ−ＦＵＳＥ素子１０１に対する書込みを自動終了させる。
【００５７】
このようにして、Ｅ−ＦＵＳＥ素子１０１に対する書込みを自動終了させると、Ｅ−ＦＵＳＥ素子１０１の抵抗値は、高抵抗値Ｒfd（抵抗素子３０９の抵抗値Ｒrp［１０ＫΩ］＋ＰＭＯＳトランジスタ３０８のオン抵抗値）となる。ここで、ＰＭＯＳトランジスタ３０８のオン抵抗値が既知であれば、又は、ＰＭＯＳトランジスタ３０８のオン抵抗値を十分小さく設計すれば、Ｅ−ＦＵＳＥ素子１０１の高抵抗値Ｒfdを希望する目標値に設定することができる。したがって、Ｅ−ＦＵＳＥ素子１０１に対する書込みを高精度で行い、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることができる。
【００５８】
なお、本発明の第１実施形態においては、Ｅ−ＦＵＳＥ素子の他端と第１の電源との間に直列接続された第１のトランジスタは、ＮＭＯＳトランジスタとして説明した。これは、書込み時のエレクトロマイグレーションを起こす電流を小さいサイズでも得やすくするために電流能力の高いＮＭＯＳトランジスタを例にしたものである。しかし、第１のトランジスタをＰＭＯＳトランジスタとし、そのＰＭＯＳトランジスタのソースを接続する第１の電源を書込み用電源電圧ＶＢＬＯＷとし、Ｅ−ＦＵＳＥ素子の一端を接地するようにしても良い。このとき、書込み判定用の基準電圧生成回路３０６は、読出し用の基準電圧生成回路３１３のような構成にすれば、同様の効果を得られる。
【００５９】
また、本発明の第１実施形態においては、説明の簡略化のため、書込み時、Ｅ−ＦＵＳＥ素子の他端の電圧が書込み判定基準電圧と同一電圧になったときに書込みを自動終了させるとしているが、同一電圧ではなく、判定電圧を超えたときに書込みを自動終了させても良い。即ち、本発明の第１実施形態の差動アンプ３２３は、非反転入力端子３２３Ａの電圧≦反転入力端子３２３Ｂの電圧のときは、その出力ＳＯをＬレベルとするものであるが、差動アンプ３２３が非反転入力端子３２３Ａの電圧＜反転入力端子３２３Ｂの電圧のときにその出力ＳＯをＬレベルとするものでも良い。
【００６０】
（第２実施形態）
図１０及び図１１は本発明の第２実施形態を分図して示す回路図である。本発明の第２実施形態は、Ｅ−ＦＵＳＥ素子部５００Ａ〜５００Ｄと、書込み部６００Ａ〜６００Ｄと、検出部７００と、制御部８００とを有している。
【００６１】
Ｅ−ＦＵＳＥ素子部５００Ａにおいて、５０１Ａは記憶素子をなすＥ−ＦＵＳＥ素子、５０２Ａは書込み用電圧ＶＢＬＯＷを入力するためのＶＢＬＯＷ入力端子である。Ｅ−ＦＵＳＥ素子５０１Ａは、一端をＶＢＬＯＷ入力端子５０２Ａに接続し、他端をノードＦＯＣ０に接続している。
【００６２】
Ｅ−ＦＵＳＥ素子部５００Ｂにおいて、５０１Ｂは記憶素子をなすＥ−ＦＵＳＥ素子、５０２Ｂは書込み用電圧ＶＢＬＯＷを入力するためのＶＢＬＯＷ入力端子である。Ｅ−ＦＵＳＥ素子５０１Ｂは、一端をＶＢＬＯＷ入力端子５０２Ｂに接続し、他端をノードＦＯＣ１に接続している。
【００６３】
Ｅ−ＦＵＳＥ素子部５００Ｃにおいて、５０１Ｃは記憶素子をなすＥ−ＦＵＳＥ素子、５０２Ｃは書込み用電圧ＶＢＬＯＷを入力するためのＶＢＬＯＷ入力端子である。Ｅ−ＦＵＳＥ素子５０１Ｃは、一端をＶＢＬＯＷ入力端子５０２Ｃに接続し、他端をノードＦＯＣ２に接続している。
【００６４】
Ｅ−ＦＵＳＥ素子部５００Ｄにおいて、５０１Ｄは記憶素子をなすＥ−ＦＵＳＥ素子、５０２Ｄは書込み用電圧ＶＢＬＯＷを入力するためのＶＢＬＯＷ入力端子である。Ｅ−ＦＵＳＥ素子５０１Ｄは、一端をＶＢＬＯＷ入力端子５０２Ｄに接続し、他端をノードＦＯＣ３に接続している。
【００６５】
書込み部６００Ａは、Ｅ−ＦＵＳＥ素子５０１Ａに対する書込みを行うものであり、６０１ＡはＮＭＯＳトランジスタ、６０２Ａは制御信号ＰＧ０を入力するためのＰＧ０入力端子である。ＮＭＯＳトランジスタ６０１Ａは、ドレインをＥ−ＦＵＳＥ素子５０１Ａの他端に接続し、ソースを接地し、ゲートをＰＧ０入力端子６０２Ａに接続している。
【００６６】
書込み部６００Ｂは、Ｅ−ＦＵＳＥ素子５０１Ｂに対する書込みを行うものであり、６０１ＢはＮＭＯＳトランジスタ、６０２Ｂは制御信号ＰＧ１を入力するためのＰＧ１入力端子である。ＮＭＯＳトランジスタ６０１Ｂは、ドレインをＥ−ＦＵＳＥ素子５０１Ｂの他端に接続し、ソースを接地し、ゲートをＰＧ１入力端子６０２Ｂに接続している。
【００６７】
書込み部６００Ｃは、Ｅ−ＦＵＳＥ素子５０１Ｃに対する書込みを行うものであり、６０１ＣはＮＭＯＳトランジスタ、６０２Ｃは制御信号ＰＧ２を入力するためのＰＧ２入力端子である。ＮＭＯＳトランジスタ６０１Ｃは、ドレインをＥ−ＦＵＳＥ素子５０１Ｃの他端に接続し、ソースを接地し、ゲートをＰＧ２入力端子６０２Ｃに接続している。
【００６８】
書込み部６００Ｄは、Ｅ−ＦＵＳＥ素子５０１Ｄに対する書込みを行うものであり、６０１ＤはＮＭＯＳトランジスタ、６０２Ｄは制御信号ＰＧ３を入力するためのＰＧ３入力端子である。ＮＭＯＳトランジスタ６０１Ｄは、ドレインをＥ−ＦＵＳＥ素子５０１Ｄの他端に接続し、ソースを接地し、ゲートをＰＧ３入力端子６０２Ｄに接続している。
【００６９】
検出部７００は、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄに対する書込み時及びＥ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄからのデータ読出し時に、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄの抵抗値の状態を検出するものである。具体的には、検出部７００は、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄに対する書込み時には、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄの抵抗値が目標値に達したか否かを検出し、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄからのデータ読出し時には、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄが高抵抗値Ｒfdにあるか（論理１を記憶しているか）又は低抵抗値Ｒfcにあるか（論理０を記憶しているか）を検出するものである。
【００７０】
検出部７００において、７０１Ａは制御信号ＰＤＰＸ０を入力するためのＰＤＰＸ０入力端子、７０２Ａは電源電圧ＶＤＤを供給するＶＤＤ電源線、７０３ＡはＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０３Ａは、ソースをＶＤＤ電源線７０２Ａに接続し、ドレインをノードＦＯＣ０に接続し、ゲートをＰＤＰＸ０入力端子７０１Ａに接続している。また、ＰＭＯＳトランジスタ７０３Ａのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７１】
７０１Ｂは制御信号ＰＤＰＸ１を入力するためのＰＤＰＸ１入力端子、７０２Ｂは電源電圧ＶＤＤを供給するＶＤＤ電源線、７０３ＢはＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０３Ｂは、ソースをＶＤＤ電源線７０２Ｂに接続し、ドレインをノードＦＯＣ１に接続し、ゲートをＰＤＰＸ１入力端子７０１Ｂに接続している。また、ＰＭＯＳトランジスタ７０３Ｂのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７２】
７０１Ｃは制御信号ＰＤＰＸ２を入力するためのＰＤＰＸ２入力端子、７０２Ｃは電源電圧ＶＤＤを供給するＶＤＤ電源線、７０３ＣはＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０３Ｃは、ソースをＶＤＤ電源線７０２Ｃに接続し、ドレインをノードＦＯＣ２に接続し、ゲートをＰＤＰＸ２入力端子７０１Ｃに接続している。また、ＰＭＯＳトランジスタ７０３Ｃのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７３】
７０１Ｄは制御信号ＰＤＰＸ３を入力するためのＰＤＰＸ３入力端子、７０２Ｄは電源電圧ＶＤＤを供給するＶＤＤ電源線、７０３ＤはＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０３Ｄは、ソースをＶＤＤ電源線７０２Ｄに接続し、ドレインをノードＦＯＣ３に接続し、ゲートをＰＤＰＸ３入力端子７０１Ｄに接続している。また、ＰＭＯＳトランジスタ７０３Ｄのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７４】
７０５Ａはアナログスイッチであり、７０６ＡはＰＭＯＳトランジスタ、７０７ＡはＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０６ＡのソースとＮＭＯＳトランジスタ７０７Ａのドレインは接続され、その接続点は、入力端子とされ、ノードＦＯＣ０に接続されている。また、ＰＭＯＳトランジスタ７０６ＡのドレインとＮＭＯＳトランジスタ７０７Ａのソースは接続され、その接続点は出力端子とされている。なお、ＰＭＯＳトランジスタ７０６Ａのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７５】
７０８Ａはアナログスイッチ制御信号ＷＬ０を入力するためのＷＬ０入力端子、７０９Ａは電源電圧を２Ｖとするインバータ、７１０ＡはＮＭＯＳトランジスタである。ＷＬ０入力端子７０８ＡはＮＭＯＳトランジスタ７０７Ａのゲート及びインバータ７０９Ａの入力端子に接続されている。インバータ７０９Ａの出力端子はＰＭＯＳトランジスタ７０６Ａのゲート及びＮＭＯＳトランジスタ７１０Ａのゲートに接続されている。ＮＭＯＳトランジスタ７１０Ａは、ドレインをアナログスイッチ７０５Ａの出力端子に接続し、ソースを接地している。
【００７６】
７０５Ｂはアナログスイッチであり、７０６ＢはＰＭＯＳトランジスタ、７０７ＢはＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０６ＢのソースとＮＭＯＳトランジスタ７０７Ｂのドレインは接続され、その接続点は、入力端子とされ、ノードＦＯＣ１に接続されている。また、ＰＭＯＳトランジスタ７０６ＢのドレインとＮＭＯＳトランジスタ７０７Ｂのソースは接続され、その接続点は出力端子とされている。なお、ＰＭＯＳトランジスタ７０６Ｂのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７７】
７０８Ｂはアナログスイッチ制御信号ＷＬ１を入力するためのＷＬ１入力端子、７０９Ｂは電源電圧を２Ｖとするインバータ、７１０ＢはＮＭＯＳトランジスタである。ＷＬ１入力端子７０８ＢはＮＭＯＳトランジスタ７０７Ｂのゲート及びインバータ７０９Ｂの入力端子に接続されている。インバータ７０９Ｂの出力端子はＰＭＯＳトランジスタ７０６Ｂのゲート及びＮＭＯＳトランジスタ７１０Ｂのゲートに接続されている。ＮＭＯＳトランジスタ７１０Ｂは、ドレインをアナログスイッチ７０５Ｂの出力端子に接続し、ソースを接地している。
【００７８】
７０５Ｃはアナログスイッチであり、７０６ＣはＰＭＯＳトランジスタ、７０７ＣはＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０６ＣのソースとＮＭＯＳトランジスタ７０７Ｃのドレインは接続され、その接続点は、入力端子とされ、ノードＦＯＣ２に接続されている。また、ＰＭＯＳトランジスタ７０６ＣのドレインとＮＭＯＳトランジスタ７０７Ｃのソースは接続され、その接続点は出力端子とされている。なお、ＰＭＯＳトランジスタ７０６Ｃのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００７９】
７０８Ｃはアナログスイッチ制御信号ＷＬ２を入力するためのＷＬ２入力端子、７０９Ｃは電源電圧を２Ｖとするインバータ、７１０ＣはＮＭＯＳトランジスタである。ＷＬ２入力端子７０８ＣはＮＭＯＳトランジスタ７０７Ｃのゲート及びインバータ７０９Ｃの入力端子に接続されている。インバータ７０９Ｃの出力端子はＰＭＯＳトランジスタ７０６Ｃのゲート及びＮＭＯＳトランジスタ７１０Ｃのゲートに接続されている。ＮＭＯＳトランジスタ７１０Ｃは、ドレインをアナログスイッチ７０５Ｃの出力端子に接続し、ソースを接地している。
【００８０】
７０５Ｄはアナログスイッチであり、７０６ＤはＰＭＯＳトランジスタ、７０７ＤはＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０６ＤのソースとＮＭＯＳトランジスタ７０７Ｄのドレインは接続され、その接続点は、入力端子とされ、ノードＦＯＣ３に接続されている。また、ＰＭＯＳトランジスタ７０６ＤのドレインとＮＭＯＳトランジスタ７０７Ｄのソースは接続され、その接続点は出力端子とされている。なお、ＰＭＯＳトランジスタ７０６Ｄのバックゲートには、バックゲート電圧ＶＷＦが印加される。
【００８１】
７０８Ｄはアナログスイッチ制御信号ＷＬ３を入力するためのＷＬ３入力端子、７０９Ｄは電源電圧を２Ｖとするインバータ、７１０ＤはＮＭＯＳトランジスタである。ＷＬ３入力端子７０８ＤはＮＭＯＳトランジスタ７０７Ｄのゲート及びインバータ７０９Ｄの入力端子に接続されている。インバータ７０９Ｄの出力端子はＰＭＯＳトランジスタ７０６Ｄのゲート及びＮＭＯＳトランジスタ７１０Ｄのゲートに接続されている。ＮＭＯＳトランジスタ７１０Ｄは、ドレインをアナログスイッチ７０５Ｄの出力端子に接続し、ソースを接地している。
【００８２】
７１１は制御信号ＰＧを入力するためのＰＧ入力端子、７１２は制御信号ＰＧと逆相関係にある制御信号ＰＧＸを入力するためのＰＧＸ入力端子、７１３はＥ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄに対する書込み時に使用する基準電圧生成回路であり、本発明の第１実施形態が備える基準電圧生成回路３０６と同一構成のものである。
【００８３】
７１４は制御信号ＲＤＸを入力するためのＲＤＸ入力端子、７１５はＥ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄからのデータ読出し時に使用する基準電圧生成回路であり、本発明の第１実施形態が備える基準電圧生成回路３１３と同一構成のものである。
【００８４】
７１６は比較部であり、Ｅ−ＦＵＳＥ素子５０１Ａ、５０１Ｂ、５０１Ｃ又は５０１Ｄに対する書込み時には、ノードＦＯＣ０、ＦＯＣ１、ＦＯＣ２又はＦＯＣ３の電圧と、基準電圧生成回路７１３がノードＲＯＰに出力する基準電圧ＶＲＯＰとを比較し、Ｅ−ＦＵＳＥ素子５０１Ａ、５０１Ｂ、５０１Ｃ又は５０１Ｄからのデータ読出し時には、ノードＦＯＣ０、ＦＯＣ１、ＦＯＣ２又はＦＯＣ３の電圧と、基準電圧生成回路７１５がノードＲＯＲに出力する基準電圧ＶＲＯＲとを比較するものである。
【００８５】
比較部７１６は、図１に示す比較部３１８が備えるＮＭＯＳトランジスタ３２４の代わりに、ＮＭＯＳトランジスタ７１７Ａ〜７１７Ｄを設け、その他については、図１に示す比較部３１８と同様に構成したものである。
【００８６】
ＮＭＯＳトランジスタ７１７Ａは、ドレインをビット線ＢＬに接続し、ソースを接地し、ゲートをアナログスイッチ７０５Ａの出力端子に接続している。ＮＭＯＳトランジスタ７１７Ｂは、ドレインをビット線ＢＬに接続し、ソースを接地し、ゲートをアナログスイッチ７０５Ｂの出力端子に接続している。ＮＭＯＳトランジスタ７１７Ｃは、ドレインをビット線ＢＬに接続し、ソースを接地し、ゲートをアナログスイッチ７０５Ｃの出力端子に接続している。ＮＭＯＳトランジスタ７１７Ｄは、ドレインをビット線ＢＬに接続し、ソースを接地し、ゲートをアナログスイッチ７０５Ｄの出力端子に接続している。
【００８７】
図１２は制御部８００の構成を示す回路図である。制御部８００は、書込み部６００Ａ〜６００Ｄ及び検出部７００を制御するものであり、８０１はＰＧ・ＰＧＸ生成回路である。ＰＧ・ＰＧＸ生成回路８０１は、図１に示す制御部４００と同様に構成したものである。ＰＧ出力端子４１２はＰＧ入力端子７１１に接続され、ＰＧＸ出力端子４１３はＰＧＸ入力端子７１２に接続されている。
【００８８】
８０２はアドレス信号Ａ０を入力するためのＡ０入力端子、８０３はアドレス信号Ａ１を入力するためのＡ１入力端子、８０４は相補化回路、８０５はデコーダ、８０６は制御信号ＰＧ０〜ＰＧ３を生成するＰＧ０〜ＰＧ３生成回路、８０７Ａは制御信号ＰＧ０が出力されるＰＧ０出力端子、８０７Ｂは制御信号ＰＧ１が出力されるＰＧ１出力端子、８０７Ｃは制御信号ＰＧ２が出力されるＰＧ２出力端子、８０７Ｄは制御信号ＰＧ３が出力されるＰＧ３出力端子である。
【００８９】
ＰＧ０出力端子８０７ＡはＰＧ入力端子６０２Ａに接続され、ＰＧ１出力端子８０７ＢはＰＧ入力端子６０２Ｂに接続され、ＰＧ２出力端子８０７ＣはＰＧ入力端子６０２Ｃに接続され、ＰＧ３出力端子８０７ＤはＰＧ入力端子６０２Ｄに接続されている。
【００９０】
８０８Ａ〜８０８Ｄはレベルシフタ、８０９Ａはアナログスイッチ制御信号ＷＬ０が出力されるＷＬ０出力端子、８０９Ｂはアナログスイッチ制御信号ＷＬ１が出力されるＷＬ１出力端子、８０９Ｃはアナログスイッチ制御信号ＷＬ２が出力されるＷＬ２出力端子、８０９Ｄはアナログスイッチ制御信号ＷＬ３が出力されるＷＬ３出力端子である。ＷＬ０出力端子８０９ＡはＷＬ０入力端子７０８Ａに接続され、ＷＬ１出力端子８０９ＢはＷＬ１入力端子７０８Ｂに接続され、ＷＬ２出力端子８０９ＣはＷＬ２入力端子７０８Ｃに接続され、ＷＬ３出力端子８０９ＤはＷＬ３入力端子７０８Ｄに接続されている。
【００９１】
相補化回路８０４は、アドレス信号Ａ０、Ａ１を入力し、アドレス信号Ａ０、Ａ１を相補化してなるアドレス信号Ａ０Ｙ、Ａ０Ｘ、Ａ１Ｙ、Ａ１Ｘを出力するものであり、８１０、８１１はインバータである。なお、アドレス信号Ａ０Ｙはアドレス信号Ａ０と同相の信号、アドレス信号Ａ０Ｘはアドレス信号Ａ０と逆相の信号、アドレス信号Ａ１Ｙはアドレス信号Ａ１と同相の信号、アドレス信号Ａ１Ｘはアドレス信号Ａ１と逆相の信号である。
【００９２】
デコーダ８０５は、アドレス信号Ａ０Ｙ、Ａ０Ｘ、Ａ１Ｙ、Ａ１Ｘを入力してアドレス信号Ａ０、Ａ１のデコードを行うものであり、８１２Ａ〜８１２ＤはＮＡＮＤゲート、８１３Ａ〜８１３Ｄはインバータである。
【００９３】
ＮＡＮＤゲート８１２Ａは、アドレス信号Ａ０Ｙ、Ａ１ＹをＮＡＮＤ処理するものである。ＮＡＮＤゲート８１２Ｂは、アドレス信号Ａ０Ｙ、Ａ１ＸをＮＡＮＤ処理するものである。ＮＡＮＤゲート８１２Ｃは、アドレス信号Ａ０Ｘ、Ａ１ＹをＮＡＮＤ処理するものである。ＮＡＮＤゲート８１２Ｄは、アドレス信号Ａ０Ｘ、Ａ１ＸをＮＡＮＤ処理するものである。
【００９４】
インバータ８１３Ａは、ＮＡＮＤゲート８１２Ａの出力信号を反転してデコード信号Ｗ０を出力するものである。インバータ８１３Ｂは、ＮＡＮＤゲート８１２Ｂの出力信号を反転してデコード信号Ｗ１を出力するものである。インバータ８１３Ｃは、ＮＡＮＤゲート８１２Ｃの出力信号を反転してデコード信号Ｗ２を出力するものである。インバータ８１３Ｄは、ＮＡＮＤゲート８１２Ｄの出力信号を反転してデコード信号Ｗ３を出力するものである。
【００９５】
ＰＧ０〜ＰＧ３生成回路８０６は、ＰＧ・ＰＧＸ生成回路８０１が出力する制御信号ＰＧと、デコーダ８０５が出力するデコード信号Ｗ０〜Ｗ３とを入力し、制御信号ＰＧ０〜ＰＧ３を生成するものであり、８１４Ａ〜８１４ＤはＮＡＮＤゲート、８１５Ａ〜８１５Ｄはインバータである。
【００９６】
ＮＡＮＤゲート８１４Ａは、制御信号ＰＧとデコード信号Ｗ０とをＮＡＮＤ処理するものである。ＮＡＮＤゲート８１４Ｂは、制御信号ＰＧとデコード信号Ｗ１とをＮＡＮＤ処理するものである。ＮＡＮＤゲート８１４Ｃは、制御信号ＰＧとデコード信号Ｗ２とをＮＡＮＤ処理するものである。ＮＡＮＤゲート８１４Ｄは、制御信号ＰＧとデコード信号Ｗ３とをＮＡＮＤ処理するものである。
【００９７】
インバータ８１５Ａは、ＮＡＮＤゲート８１４Ａの出力信号を反転して制御信号ＰＧ０を出力するものである。インバータ８１５Ｂは、ＮＡＮＤゲート８１４Ｂの出力信号を反転して制御信号ＰＧ１を出力するものである。インバータ８１５Ｃは、ＮＡＮＤゲート８１４Ｃの出力信号を反転して制御信号ＰＧ２を出力するものである。インバータ８１５Ｄは、ＮＡＮＤゲート８１４Ｄの出力信号を反転して制御信号ＰＧ３を出力するものである。
【００９８】
レベルシフタ８０８Ａは，インバータ８１５Ａが出力する制御信号ＰＧ０を入力し、制御信号ＰＧ０の最大値を２Ｖにレベルシフトしてなるアナログスイッチ制御信号ＷＬ０を生成するものである。レベルシフタ８０８Ｂは、インバータ８１５Ｂが出力する制御信号ＰＧ１を入力し、制御信号ＰＧ１の最大値を２Ｖにレベルシフトしてなるアナログスイッチ制御信号ＷＬ１を生成するものである。
【００９９】
レベルシフタ８０８Ｃは，インバータ８１５Ｃが出力する制御信号ＰＧ２を入力し、制御信号ＰＧ２の最大値を２Ｖにレベルシフトしてなるアナログスイッチ制御信号ＷＬ２を生成するものである。レベルシフタ８０８Ｄは，インバータ８１５Ｄが出力する制御信号ＰＧ３を入力し、制御信号ＰＧ３の最大値を２Ｖにレベルシフトしてなるアナログスイッチ制御信号ＷＬ３を生成するものである。
【０１００】
本発明の第２実施形態においては、アドレス信号Ａ０＝Ｈレベル（“１”）、Ａ１＝Ｈレベル（“１”）のときは、デコード信号Ｗ０＝Ｈレベル、Ｗ１〜Ｗ３＝Ｌレベルとなる。この結果、ＮＡＮＤゲート８１４Ａは、制御信号ＰＧに対してインバータとして機能し、インバータ８１５Ａは、制御信号ＰＧと同一レベルの制御信号ＰＧ０を出力し、レベルシフタ８０８Ａは、制御信号ＰＧ０をレベルシフトしてなるアナログスイッチ制御信号ＷＬ０を出力する。また、インバータ８１５Ｂ〜８１５Ｄの出力はＬレベルに固定され、制御信号ＰＧ１〜ＰＧ３はＬレベルに固定され、アナログスイッチ制御信号ＷＬ１〜ＷＬ３もＬレベルに固定される。
【０１０１】
この結果、書込み部６００ＡのＮＭＯＳトランジスタ６０１Ａのゲートには、制御信号ＰＧと同一レベルの制御信号ＰＧ０が与えられ、制御信号ＰＧがＨレベルで制御信号ＰＧ０がＨレベルの場合には、ＮＭＯＳトランジスタ６０１ＡはＯＮ、制御信号ＰＧがＬレベルで制御信号ＰＧ０がＬレベルの場合には、ＮＭＯＳトランジスタ６０１ＡはＯＦＦとなる。
【０１０２】
また、ＷＬ０入力端子７０８Ａには、制御信号ＰＧ０をレベルシフトしてなるアナログスイッチ制御信号ＷＬ０が与えられ、制御信号ＰＧ０がＨレベルでアナログスイッチ制御信号ＷＬ０が２Ｖの場合には、アナログスイッチ７０５ＡはＯＮ、制御信号ＰＧ０がＬレベルでアナログスイッチ制御信号ＷＬ０がＬレベルの場合には、アナログスイッチ７０５ＡはＯＦＦとなる。
【０１０３】
これに対して、書込み部６００Ｂ〜６００ＤのＮＭＯＳトランジスタ６０１Ｂ〜６０１ＤのゲートにはＬレベルが与えられ、ＮＭＯＳトランジスタ６０１Ｂ〜６０１ＤはＯＦＦとなる。また、ＷＬ１入力端子７０８Ｂ、ＷＬ２入力端子７０８Ｃ及びＷＬ３入力端子７０８ＤにはＬレベルが与えられ、アナログスイッチ７０５Ｂ、７０５Ｃ、７０５ＤはＯＦＦとなる。また、ＮＭＯＳトランジスタ７１０Ｂ、７１０Ｃ、７１０ＤはＯＮとなり、ＮＭＯＳトランジスタ７１７Ｂ、７１７Ｃ、７１７ＤはＯＦＦとなる。
【０１０４】
したがって、アドレス信号Ａ０＝Ｈレベル（“１”）、Ａ１＝Ｈレベル（“１”）とする場合には、Ｅ−ＦＵＳＥ素子５０１Ａを選択することができ、本発明の第１実施形態の場合と同様にして、Ｅ−ＦＵＳＥ素子５０１Ａに対して書込みを行い、また、Ｅ−ＦＵＳＥ素子５０１Ａからのデータ読出しを行うことができる。
【０１０５】
また、アドレス信号Ａ０＝Ｈレベル（“１”）、Ａ１＝Ｌレベル（“０”）のときは、デコード信号Ｗ１＝Ｈレベル、Ｗ０、Ｗ２、Ｗ３＝Ｌレベルとなる。この結果、ＮＡＮＤゲート８１４Ｂは、制御信号ＰＧに対してインバータとして機能し、インバータ８１５Ｂは、制御信号ＰＧと同一レベルの制御信号ＰＧ１を出力し、レベルシフタ８０８Ｂは、制御信号ＰＧ１をレベルシフトしてなるアナログスイッチ制御信号ＷＬ１を出力する。また、インバータ８１５Ａ、８１５Ｃ、８１５Ｄの出力はＬレベルに固定され、制御信号ＰＧ０、ＰＧ２、ＰＧ３はＬレベルに固定され、アナログスイッチ制御信号ＷＬ０、ＷＬ２、ＷＬ３もＬレベルに固定される。
【０１０６】
この結果、書込み部６００ＢのＮＭＯＳトランジスタ６０１Ｂのゲートには、制御信号ＰＧと同一レベルの制御信号ＰＧ１が与えられ、制御信号ＰＧがＨレベルで制御信号ＰＧ１がＨレベルの場合には、ＮＭＯＳトランジスタ６０１ＢはＯＮ、制御信号ＰＧがＬレベルで制御信号ＰＧ１がＬレベルの場合には、ＮＭＯＳトランジスタ６０１ＢはＯＦＦとなる。
【０１０７】
また、ＷＬ１入力端子７０８Ｂには、制御信号ＰＧ１をレベルシフトしてなるアナログスイッチ制御信号ＷＬ１が与えられ、制御信号ＰＧ１がＨレベルでアナログスイッチ制御信号ＷＬ１が２Ｖの場合には、アナログスイッチ７０５ＢはＯＮ、制御信号ＰＧ１がＬレベルでアナログスイッチ制御信号ＷＬ１がＬレベルの場合には、アナログスイッチ７０５ＢはＯＦＦとなる。
【０１０８】
これに対して、書込み部６００Ａ、６００Ｃ、６００ＤのＮＭＯＳトランジスタ６０１Ａ、６０１Ｃ、６０１ＤのゲートにはＬレベルが与えられ、ＮＭＯＳトランジスタ６０１Ａ、６０１Ｃ、６０１ＤはＯＦＦとなる。また、ＷＬ０入力端子７０８Ａ、ＷＬ２入力端子７０８Ｃ及びＷＬ３入力端子７０８ＤにはＬレベルが与えられ、アナログスイッチ７０５Ａ、７０５Ｃ、７０５ＤはＯＦＦとなる。また、ＮＭＯＳトランジスタ７１０Ａ、７１０Ｃ、７１０ＤはＯＮとなり、ＮＭＯＳトランジスタ７１７Ａ、７１７Ｃ、７１７ＤはＯＦＦとなる。
【０１０９】
したがって、アドレス信号Ａ０＝Ｈレベル（“１”）、Ａ１＝Ｌレベル（“０”）とする場合には、Ｅ−ＦＵＳＥ素子５０１Ｂを選択することができ、本発明の第１実施形態の場合と同様にして、Ｅ−ＦＵＳＥ素子５０１Ｂに対して書込みを行い、また、Ｅ−ＦＵＳＥ素子５０１Ｂからのデータ読出しを行うことができる。
【０１１０】
また、アドレス信号Ａ０＝Ｌレベル（“０”）、Ａ１＝Ｈレベル（“１”）のときは、デコード信号Ｗ２＝Ｈレベル、Ｗ０、Ｗ１、Ｗ３＝Ｌレベルとなる。この結果、ＮＡＮＤゲート８１４Ｃは、制御信号ＰＧに対してインバータとして機能し、インバータ８１５Ｃは、制御信号ＰＧと同一レベルの制御信号ＰＧ２を出力し、レベルシフタ８０８Ｃは、制御信号ＰＧ２をレベルシフトしてなるアナログスイッチ制御信号ＷＬ２を出力する。また、インバータ８１５Ａ、８１５Ｂ、８１５Ｄの出力はＬレベルに固定され、制御信号ＰＧ０、ＰＧ１、ＰＧ３はＬレベルに固定され、アナログスイッチ制御信号ＷＬ０、ＷＬ１、ＷＬ３もＬレベルに固定される。
【０１１１】
この結果、書込み部６００ＣのＮＭＯＳトランジスタ６０１Ｃのゲートには、制御信号ＰＧと同一レベルの制御信号ＰＧ２が与えられ、制御信号ＰＧがＨレベルで制御信号ＰＧ１がＨレベルの場合には、ＮＭＯＳトランジスタ６０１ＣはＯＮ、制御信号ＰＧがＬレベルで制御信号ＰＧ２がＬレベルの場合には、ＮＭＯＳトランジスタ６０１ＣはＯＦＦとなる。
【０１１２】
また、ＷＬ２入力端子７０８Ｃには、制御信号ＰＧ２をレベルシフトしてなるアナログスイッチ制御信号ＷＬ２が与えられ、制御信号ＰＧ２がＨレベルでアナログスイッチ制御信号ＷＬ２が２Ｖの場合には、アナログスイッチ７０５ＣはＯＮ、制御信号ＰＧ２がＬレベルでアナログスイッチ制御信号ＷＬ２がＬレベルの場合には、アナログスイッチ７０５ＣはＯＦＦとなる。
【０１１３】
これに対して、書込み部６００Ａ、６００Ｂ、６００ＤのＮＭＯＳトランジスタ６０１Ａ、６０１Ｂ、６０１ＤのゲートにはＬレベルが与えられ、ＮＭＯＳトランジスタ６０１Ａ、６０１Ｂ、６０１ＤはＯＦＦとなる。また、ＷＬ０入力端子７０８Ａ、ＷＬ１入力端子７０８Ｂ及びＷＬ３入力端子７０８ＤにはＬレベルが与えられ、アナログスイッチ７０５Ａ、７０５Ｂ、７０５ＤはＯＦＦとなる。また、ＮＭＯＳトランジスタ７１０Ａ、７１０Ｂ、７１０ＤはＯＮとなり、ＮＭＯＳトランジスタ７１７Ａ、７１７Ｂ、７１７ＤはＯＦＦとなる。
【０１１４】
したがって、アドレス信号Ａ０＝Ｌレベル（“０”）、Ａ１＝Ｈレベル（“１”）とする場合には、Ｅ−ＦＵＳＥ素子５０１Ｃを選択することができ、本発明の第１実施形態の場合と同様にして、Ｅ−ＦＵＳＥ素子５０１Ｃに対して書込みを行い、また、Ｅ−ＦＵＳＥ素子５０１Ｃからのデータ読出しを行うことができる。
【０１１５】
また、アドレス信号Ａ０＝Ｌレベル（“０”）、Ａ１＝Ｌレベル（“０”）のときは、デコード信号Ｗ３＝Ｈレベル、Ｗ０〜Ｗ２＝Ｌレベルとなる。この結果、ＮＡＮＤゲート８１４Ｄは、制御信号ＰＧに対してインバータとして機能し、インバータ８１５Ｄは、制御信号ＰＧと同一レベルの制御信号ＰＧ３を出力し、レベルシフタ８０８Ｄは、制御信号ＰＧ３をレベルシフトしてなるアナログスイッチ制御信号ＷＬ３を出力する。また、インバータ８１５Ａ〜８１５Ｃの出力はＬレベルに固定され、制御信号ＰＧ０〜ＰＧ２はＬレベルに固定され、アナログスイッチ制御信号ＷＬ０〜ＷＬ２もＬレベルに固定される。
【０１１６】
この結果、書込み部６００ＤのＮＭＯＳトランジスタ６０１Ｄのゲートには、制御信号ＰＧと同一レベルの制御信号ＰＧ３が与えられ、制御信号ＰＧがＨレベルで制御信号ＰＧ３がＨレベルの場合には、ＮＭＯＳトランジスタ６０１ＤはＯＮ、制御信号ＰＧがＬレベルで制御信号ＰＧ３がＬレベルの場合には、ＮＭＯＳトランジスタ６０１ＤはＯＦＦとなる。
【０１１７】
また、ＷＬ３入力端子７０８Ｄには、制御信号ＰＧ３をレベルシフトしてなるアナログスイッチ制御信号ＷＬ３が与えられ、制御信号ＰＧ３がＨレベルでアナログスイッチ制御信号ＷＬ３が２Ｖの場合には、アナログスイッチ７０５ＤはＯＮ、制御信号ＰＧ３がＬレベルでアナログスイッチ制御信号ＷＬ３がＬレベルの場合には、アナログスイッチ７０５ＤはＯＦＦとなる。
【０１１８】
これに対して、書込み部６００Ａ〜６００ＣのＮＭＯＳトランジスタ６０１Ａ〜６０１ＣのゲートにはＬレベルが与えられ、ＮＭＯＳトランジスタ６０１Ａ〜６０１ＣはＯＦＦとなる。また、ＷＬ０入力端子７０８Ａ、ＷＬ１入力端子７０８Ｂ及びＷＬ２入力端子７０８ＣにはＬレベルが与えられ、アナログスイッチ７０５Ａ、７０５Ｂ、７０５ＣはＯＦＦとなる。また、ＮＭＯＳトランジスタ７１０Ａ、７１０Ｂ、７１０ＣはＯＮとなり、ＮＭＯＳトランジスタ７１７Ａ、７１７Ｂ、７１７ＣはＯＦＦとなる。
【０１１９】
したがって、アドレス信号Ａ０＝Ｌレベル（“０”）、Ａ１＝Ｌレベル（“０”）とする場合には、Ｅ−ＦＵＳＥ素子５０１Ｄを選択することができ、本発明の第１実施形態の場合と同様にして、Ｅ−ＦＵＳＥ素子５０１Ｄに対して書込みを行い、また、Ｅ−ＦＵＳＥ素子５０１Ｄからのデータ読出しを行うことができる。
【０１２０】
以上のように、本発明の第２実施形態によれば、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄに対して、本発明の第１実施形態の場合と同様にして書込みを行うことができるので、Ｅ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄに対する書込みを高精度で行い、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることができる。
【０１２１】
なお、本発明の第２実施形態においては、４つのＥ−ＦＵＳＥ素子５０１Ａ〜５０１Ｄを設けた場合について説明したが、本発明は、この場合に限らず、Ｅ−ＦＵＳＥ素子が４つ以外の複数の場合にも適用することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備えるＥ−ＦＵＳＥ素子に対する書込み動作を説明するための波形図である。
【図３】本発明の第１実施形態が備えるＥ−ＦＵＳＥ素子に対する書込み動作を説明するための回路図である。
【図４】本発明の第１実施形態が備えるＥ−ＦＵＳＥ素子に対する書込み動作を説明するための回路図である。
【図５】本発明の第１実施形態が備えるＥ−ＦＵＳＥ素子に対する書込み動作を説明するための回路図である。
【図６】本発明の第１実施形態におけるＥ−ＦＵＳＥ素子に対する書込み時の書込み部のＮＭＯＳトランジスタ及び書込み時用の基準電圧発生回路のＮＭＯＳトランジスタの動作点を説明するための図である。
【図７】本発明の第１実施形態におけるＥ−ＦＵＳＥ素子からのデータ読出し動作を説明するための回路図である。
【図８】本発明の第１実施形態におけるＥ−ＦＵＳＥ素子からのデータ読出し動作を説明するための回路図である。
【図９】本発明の第１実施形態におけるＥ−ＦＵＳＥ素子からのデータ読出し時の読出し時用の基準電圧発生回路のＰＭＯＳトランジスタの動作点を説明するための図である。
【図１０】本発明の第２実施形態を分図して示す回路図である。
【図１１】本発明の第２実施形態を分図して示す回路図である。
【図１２】本発明の第２実施形態が備える制御部の構成を示す回路図である。
【符号の説明】
【０１２３】
１００…Ｅ−ＦＵＳＥ素子部
１０１…Ｅ−ＦＵＳＥ素子
１０２…ＶＢＬＯＷ入力端子
２００…書込み部
２０１…ＮＭＯＳトランジスタ
２０２…ＰＧ入力端子
３００…検出部
３０１…ＰＤＰＸ入力端子
３０２…ＶＤＤ電源線
３０３…ＰＭＯＳトランジスタ
３０４…ＰＧ入力端子
３０５…ＰＧＸ入力端子
３０６…基準電圧生成回路
３０７…ＶＤＤ電源線
３０８…ＰＭＯＳトランジスタ
３０９…抵抗素子
３１０、３１１…ＮＭＯＳトランジスタ
３１２…ＲＤＸ入力端子
３１３…基準電圧生成回路
３１４…ＶＤＤ電源線
３１５…ＰＭＯＳトランジスタ
３１６…抵抗素子
３１７…ＮＭＯＳトランジスタ
３１８…比較部
３１９、３２０…ＶＤＤ電源線
３２１、３２２…ＰＭＯＳトランジスタ
３２３…差動アンプ
３２４〜３２６…ＮＭＯＳトランジスタ
４００…制御部
４０１…ＳＯ入力端子
４０２…ワンショットパルス生成回路
４０３…遅延回路
４０４…インバータ
４０５…ＮＯＲゲート
４０６…フリップフロップ回路
４０７、４０８…ＮＯＲゲート
４０９…インバータ
４１０…ＰＧＭＰ入力端子
４１１…ＲＥＳＥＴ入力端子
４１２…ＰＧ出力端子
４１３…ＰＧＸ出力端子
５００Ａ〜５００Ｄ…Ｅ−ＦＵＳＥ素子部
５０１Ａ〜５０１Ｄ…Ｅ−ＦＵＳＥ素子
５０２Ａ〜５０２Ｄ…ＶＢＬＯＷ入力端子
６００Ａ〜６００Ｄ…書込み部
６０１Ａ〜６０１Ｄ…ＮＭＯＳトランジスタ
６０２Ａ…ＰＧ０入力端子
６０２Ｂ…ＰＧ１入力端子
６０２Ｃ…ＰＧ２入力端子
６０２Ｄ…ＰＧ３入力端子
７００…検出部
７０１Ａ…ＰＤＰＸ０入力端子
７０１Ｂ…ＰＤＰＸ１入力端子
７０１Ｃ…ＰＤＰＸ２入力端子
７０１Ｄ…ＰＤＰＸ３入力端子
７０２Ａ〜７０２Ｄ…ＶＤＤ電源線
７０３Ａ〜７０３Ｄ…ＰＭＯＳトランジスタ
７０５Ａ〜７０５Ｄ…アナログスイッチ
７０６Ａ〜７０６Ｄ…ＰＭＯＳトランジスタ
７０７Ａ〜７０７Ｄ…ＮＭＯＳトランジスタ
７０８Ａ…ＷＬ０入力端子
７０８Ｂ…ＷＬ１入力端子
７０８Ｃ…ＷＬ２入力端子
７０８Ｄ…ＷＬ３入力端子
７０９Ａ〜７０９Ｄ…インバータ
７１０Ａ〜７１０Ｄ…ＮＭＯＳトランジスタ
７１１…ＰＧ入力端子
７１２…ＰＧＸ入力端子
７１３…基準電圧生成回路
７１４…ＲＤＸ入力端子
７１５…基準電圧生成回路
７１６…比較部
７１７Ａ〜７１７Ｄ…ＮＭＯＳトランジスタ
８００…制御部
８０１…ＰＧ・ＰＧＸ生成回路
８０２…Ａ０入力端子
８０３…Ａ１入力端子
８０４…相補化回路
８０５…デコーダ
８０６…ＰＧ０〜ＰＧ３生成回路
８０７Ａ…ＰＧ０出力端子
８０７Ｂ…ＰＧ１出力端子
８０７Ｃ…ＰＧ２出力端子
８０７Ｄ…ＰＧ３出力端子
８０８Ａ〜８０８Ｄ…レベルシフタ
８０９Ａ…ＷＬ０出力端子
８０９Ｂ…ＷＬ１出力端子
８０９Ｃ…ＷＬ２出力端子
８０９Ｄ…ＷＬ３出力端子
８１０、８１１…インバータ
８１２Ａ〜８１２Ｄ…ＮＡＮＤゲート
８１３Ａ〜８１３Ｄ…インバータ
８１４Ａ〜８１４Ｄ…ＮＡＮＤゲート
８１５Ａ〜８１５Ｄ…インバータ
【図１】
2009224530.tif 000003
【図２】
2009224530.tif 000004
【図３】
2009224530.tif 000005
【図４】
2009224530.tif 000006
【図５】
2009224530.tif 000007
【図６】
2009224530.tif 000008
【図７】
2009224530.tif 000009
【図８】
2009224530.tif 000010
【図９】
2009224530.tif 000011
【図１０】
2009224530.tif 000012
【図１１】
2009224530.tif 000013
【図１２】
2009224530.tif 000014