(57)【要約】【課題】汎用性が高く、レイテンシの増加を抑制するＤＥＭシステムを提供する。【解決手段】スイッチ制御信号に基づいてデジタル信号に対応する第１のサーモメータコードをスクランブルし、第２のサーモメータコードを出力するスイッチ回路３１と、前記第２のサーモメータコードをラッチして出力するラッチ回路３３と、前記デジタル信号又は前記ラッチ回路の出力信号を用いて前記スイッチ制御信号を生成し出力するスイッチ制御信号発生回路３２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル信号が与えられるＤＥＭシステムであって、
スイッチ制御信号に基づいてオンオフ制御される複数のスイッチを有し、前記デジタル信号に対応する論理値１の数と論理値０の数との合計がｎ（ｎは２以上の整数）となる第１のサーモメータコードが与えられ、論理値１の数と論理値０の数との合計がｎとなる第２のサーモメータコードを出力するスイッチ回路と、
前記スイッチ回路から出力される前記第２のサーモメータコードをラッチして出力するラッチ回路と、
前記デジタル信号又は前記ラッチ回路の出力信号を用いて前記スイッチ制御信号を生成し出力するスイッチ制御信号発生回路と、
を備えることを特徴とするＤＥＭシステム。
【請求項２】
前記複数のスイッチは、前記第１のサーモメータコードの各論理値の入力端子と前記第２のサーモメータコードの出力端子との間にそれぞれ設けられたｎ個のスイッチであり、前記ｎ個のスイッチは前記スイッチ制御信号に基づいていずれか１つがオンすることを特徴とする請求項１に記載のＤＥＭシステム。
【請求項３】
前記スイッチ制御信号発生回路は、ｋ番目（ｋは１以上の整数）のクロックサイクルでオンにしたスイッチと、前記第１のサーモメータコード又は前記第２のサーモメータコードにおける論理値１の数と、に基づいてｋ＋１番目のクロックサイクルにおける前記スイッチ制御信号を生成することを特徴とする請求項２に記載のＤＥＭシステム。
【請求項４】
前記スイッチ制御信号発生回路は、
ｋ番目のクロックサイクルにおける出力値とｋ＋１番目のクロックサイクルにおける入力値との加算値をＮ＋１（Ｎは前記デジタル信号の最大値）で除算したときの剰余値を算出して出力する剰余演算器と、
前記剰余演算器から出力される前記剰余値に基づいて前記ｎ個のスイッチのうちオンにするスイッチを選択し、前記スイッチ制御信号を生成する選択器と、
を有することを特徴とする請求項３に記載のＤＥＭシステム。
【請求項５】
前記剰余演算器は、
遅延器と、
前記遅延器の出力値と前記入力値との値を加算し、前記選択器及び前記遅延器へ出力するｍビット（ｍは２ｍ＝Ｎ＋１を満たす整数）の加算器と、
を有することを特徴とする請求項４に記載のＤＥＭシステム。
【請求項６】
前記デジタル信号はサーモメータコードであり、このデジタル信号をバイナリコードに変換し前記加算器へ出力するコード変換器をさらに有することを特徴とする請求項５に記載のＤＥＭシステム。
【請求項７】
前記ラッチ回路と前記加算器との間にサーモメータコードをバイナリコードに変換するコード変換器をさらに有することを特徴とする請求項５に記載のＤＥＭシステム。
【請求項８】
前記デジタル信号はバイナリコードであり、このデジタル信号をサーモメータコードに変換し、前記第１のサーモメータコードとして前記スイッチ回路へ出力するコード変換器をさらに備えることを特徴とする請求項１に記載のＤＥＭシステム。
【請求項９】
前記スイッチ制御信号発生回路は、
前記デジタル信号又は前記ラッチ回路の出力信号が与えられる高次の積分器と、
前記積分器の出力に基づいて前記ｎ個のスイッチのうちオンにするスイッチを選択し、前記スイッチ制御信号を生成する選択器と、
を有することを特徴とする請求項３に記載のＤＥＭシステム。
【請求項１０】
請求項１乃至９のいずれかに記載のＤＥＭシステムを備えるデルタシグマＡ／Ｄ変換器。
【請求項１１】
信号を受信するアンテナと、
前記アンテナによって受信した前記信号を増幅して第１のアナログ信号を出力する増幅器と、
第１のローカル信号を出力するローカル発振器と、
前記第１のローカル信号が与えられ、互いに位相が９０度異なる第２及び第３のローカル信号を出力する９０度移相部と、
前記第１のアナログ信号を前記第２のローカル信号を用いて周波数変換し、第２のアナログ信号を出力する第１の周波数変換器と、
前記第１のアナログ信号を前記第３のローカル信号を用いて周波数変換し、第３のアナログ信号を出力する第２の周波数変換器と、
請求項１０に記載のデルタシグマＡ／Ｄ変換器であって、前記第２のアナログ信号を第１のデジタル信号に変換する第１のＡ／Ｄ変換器と、
請求項１０に記載のデルタシグマＡ／Ｄ変換器であって、前記第３のアナログ信号を第２のデジタル信号に変換する第２のＡ／Ｄ変換器と、
前記第１のデジタル信号及び前記第２のデジタル信号を復号するデジタル信号処理部と、
を備える受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＥＭシステム、デルタシグマＡ／Ｄ変換器、及び受信機に関するものである。
【背景技術】
【０００２】
デルタシグマＡ／Ｄ変換器は、アナログ入力と、内部Ｄ／Ａ変換器によってアナログ値に変換されたデジタル出力との差分（Δ）をループフィルタで積分（Σ）し、内部Ａ／Ｄ変換器でデジタル値に変換し、ラッチ回路でラッチして出力する。ラッチ回路は内部Ｄ／Ａ変換器への入力を揃えるためのものである。
【０００３】
デルタシグマＡ／Ｄ変換器はループディレイが大きくなると安定性が低下するという特徴を有する。内部Ａ／Ｄ変換器の出力から内部Ｄ／Ａ変換器の入力までのレイテンシが１／２クロック以下であれば安定性を確保できることが知られている（例えば非特許文献１参照）。
【０００４】
また、デルタシグマＡ／Ｄ変換器は、内部Ｄ／Ａ変換器を多ビット化することで、必要な性能を実現するためのオーバーサンプリング比を低減でき、安定性を向上できるものである。
【０００５】
デルタシグマＡ／Ｄ変換器全体の性能は、内部Ｄ／Ａ変換器の精度により制限されるため、内部Ｄ／Ａ変換器の精度向上が求められる。Ｄ／Ａ変換器は一般に素子精度の影響を直接受けるため、従来これを改善する方法が考えられてきた。その１つとして、Ｄ／Ａ変換器内の全てのセルを均等に用いることにより、素子精度の影響を排除するダイナミック・エレメント・マッチング（以下ＤＥＭ）法がある。
【０００６】
しかし、上述のようなデルタシグマＡ／Ｄ変換器のラッチ回路と内部Ｄ／Ａ変換器との間にＤＥＭ回路を設けた場合、ＤＥＭ回路がラッチ回路の出力信号が与えられてから計算を行うため、内部Ａ／Ｄ変換器の出力から内部Ｄ／Ａ変換器の入力までのレイテンシが１／２クロックを超え、デルタシグマＡ／Ｄ変換器全体の安定性を低下させるという問題があった。
【０００７】
このような問題を解決するため、内部Ａ／Ｄ変換器をｎ個（ｎは２以上の整数）のコンパレータからなるフラッシュ型Ａ／Ｄ変換器で構成し、ｎ個の基準電圧を発生する基準電圧発生回路とＡ／Ｄ変換器との間にスイッチ群を設け、ラッチ回路の出力と、前のサイクルで使用したＤ／Ａ変換セルの情報とに基づいてスイッチ群の接続制御を行い、Ａ／Ｄ変換器への入力をスクランブルする手法が提案されている（例えば特許文献１参照）。
【０００８】
しかし、このような手法は、フラッシュ型のような基準電圧とＡ／Ｄ変換器の入力が対応している回路にしか適用することが出来なかった。また、基準電圧が変動するとＡ／Ｄ変換器（量子化器）及びデルタシグマＡ／Ｄ変換器全体の性能が劣化するため、基準電圧発生回路に高いバッファリング能力が要求されるという問題があった。
【非特許文献１】G. Mitteregger, “A 20-mW 640-MHz CMOS Continuous-Time  SigmaDelta ADC With 20-MHz Signal”, IEEE J. Solid-State Circuits, vol. 41, pp.2641-2649, Dec. 2006
【特許文献１】米国特許第７，２２７，４９１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は汎用性が高く、レイテンシの増加を抑制したＤＥＭシステムと、安定性が向上したデルタシグマＡ／Ｄ変換器及び受信機を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様によるＤＥＭシステムは、デジタル信号が与えられるＤＥＭシステムであって、スイッチ制御信号に基づいてオンオフ制御される複数のスイッチを有し、前記デジタル信号に対応する論理値１の数と論理値０の数との合計がｎ（ｎは２以上の整数）となる第１のサーモメータコードが与えられ、論理値１の数と論理値０の数との合計がｎとなる第２のサーモメータコードを出力するスイッチ回路と、前記スイッチ回路から出力される前記第２のサーモメータコードをラッチして出力するラッチ回路と、前記デジタル信号又は前記ラッチ回路の出力信号を用いて前記スイッチ制御信号を生成し出力するスイッチ制御信号発生回路と、を備えるものである。
【００１１】
本発明の一態様によるデルタシグマＡ／Ｄ変換器は、上記ＤＥＭシステムを備えるものである。
【００１２】
本発明の一態様による受信機は、信号を受信するアンテナと、前記アンテナによって受信した前記信号を増幅して第１のアナログ信号を出力する増幅器と、第１のローカル信号を出力するローカル発振器と、前記第１のローカル信号が与えられ、互いに位相が９０度異なる第２及び第３のローカル信号を出力する９０度移相部と、前記第１のアナログ信号を前記第２のローカル信号を用いて周波数変換し、第２のアナログ信号を出力する第１の周波数変換器と、前記第１のアナログ信号を前記第３のローカル信号を用いて周波数変換し、第３のアナログ信号を出力する第２の周波数変換器と、上記デルタシグマＡ／Ｄ変換器であって、前記第２のアナログ信号を第１のデジタル信号に変換する第１のＡ／Ｄ変換器と、上記デルタシグマＡ／Ｄ変換器であって、前記第３のアナログ信号を第２のデジタル信号に変換する第２のＡ／Ｄ変換器と、前記第１のデジタル信号及び前記第２のデジタル信号を復号するデジタル信号処理部と、を備えるものである。
【発明の効果】
【００１３】
本発明によれば、ＤＥＭシステムの汎用性を高くし、レイテンシの増加を抑制できる。また、デルタシグマＡ／Ｄ変換器及び受信機の安定性を向上できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
図１に本発明の実施形態に係るデルタシグマＡ／Ｄ変換器の概略構成を示す。デルタシグマＡ／Ｄ変換器は、ループフィルタ１、Ａ／Ｄ変換部２、ＤＥＭ部３、及びＤ／Ａ変換部４を備え、フィードバック制御ループを含むマルチビットデルタシグマＡ／Ｄ変換器である。Ａ／Ｄ変換部２の出力からＤ／Ａ変換部４の入力までのレイテンシ（待ち時間）が１／２クロック以下となるように設計されている。
【００１６】
ループフィルタ１には、アナログ入力信号ＡとＤ／Ａ変換部４の出力信号Ｓとの差が与えられる。Ａ／Ｄ変換部２はループフィルタ１の出力信号が与えられ、アナログデジタル変換を行い、デジタル信号Ｄを出力する。
【００１７】
Ａ／Ｄ変換部（量子化部）２は、ｎ個（ｎは２以上の整数）の量子化閾値を有しており、出力するデジタル信号Ｄは論理値０の数と論理値１の数の合計がｎ個のサーモメータコードである。デジタル信号ＤはＤＥＭ部３に与えられる。ＤＥＭ部３の出力信号ｄはＤ／Ａ変換部４によってアナログ信号Ｓに変換される。制御ループが定常状態である時、アナログ入力信号ＡとＤ／Ａ変換部４の出力信号Ｓとは互いに一致している。
【００１８】
Ｄ／Ａ変換部４は図２に示すように、重み付けされていないｎ個の単位Ｄ／Ａ変換セルＤＡＣ０〜ＤＡＣｎ−１を有し、これらの出力を加算して信号Ｓを生成する。例えば、ｎ個の単位Ｄ／Ａ変換セルＤＡＣ０〜ＤＡＣｎ−１はそれぞれ等価な重み付けの電流源を有する。
【００１９】
本実施形態に係るＤＥＭシステムであるＤＥＭ部３は、スイッチ回路３１、スイッチ制御信号発生回路３２、及びラッチ回路３３を有する。スイッチ回路３１及びスイッチ制御信号発生回路３２はサーモメータコード入力であり、Ａ／Ｄ変換部２の出力Ｄが与えられる。
【００２０】
スイッチ制御信号発生回路３２はＡ／Ｄ変換部２の出力と、前のサイクルで出力したスイッチ制御信号とに基づいて現在のサイクルのスイッチ制御信号を生成する。スイッチ回路３１は入力と出力（ラッチ回路３３の入力）とが１対１に接続されており、スイッチ制御信号に基づいて接続が切り替えられる。スイッチ回路３１の出力はラッチ回路３３でラッチされ、Ｄ／Ａ変換部４に与えられる。
【００２１】
スイッチ回路３１の入出力信号、ラッチ回路３３の入出力信号はＡ／Ｄ変換部２の出力、Ｄ／Ａ変換部４の入力に対応しており、論理値０と１の合計がｎ個となる。
【００２２】
ＤＥＭ部３の動作についてｎ＝４を例に説明する。このとき、図３に示すように、スイッチ回路３１への入力信号（Ａ／Ｄ変換部２の出力信号）はサーモメータコードｔｈ０〜ｔｈ３からなる。また、ラッチ回路３３への入力信号（スイッチ回路３１の出力信号）はＤＡｉｎ０〜ＤＡｉｎ３であり、それぞれがＤ／Ａ変換部４の単位Ｄ／Ａ変換セルＤＡＣ０〜ＤＡＣ３の入力信号に対応している。
【００２３】
スイッチ回路３１は入力ｔｈ０〜ｔｈ３と出力ＤＡｉｎ０〜ＤＡｉｎ３の各々との間にスイッチＳＷａ〜ＳＷｄを有する。スイッチＳＷａ〜ＳＷｄはスイッチ制御信号発生回路３２から出力されるスイッチ制御信号に基づいて、クロックサイクル毎にいずれか１つがオンとなり、その他はオフとなるようにオンオフ制御される。
【００２４】
例えばスイッチＳＷａがオン、スイッチＳＷｂ〜ＳＷｄがオフの場合、サーモメータコードｔｈ０が出力ＤＡｉｎ０、サーモメータコードｔｈ１が出力ＤＡｉｎ１、サーモメータコードｔｈ２が出力ＤＡｉｎ２、サーモメータコードｔｈ３が出力ＤＡｉｎ３となる。
【００２５】
また、スイッチＳＷｄがオン、スイッチＳＷａ〜ＳＷｃがオフの場合、サーモメータコードｔｈ１が出力ＤＡｉｎ０、サーモメータコードｔｈ２が出力ＤＡｉｎ１、サーモメータコードｔｈ３が出力ＤＡｉｎ２、サーモメータコードｔｈ０が出力ＤＡｉｎ３となる。
【００２６】
各クロックサイクルにおけるＡ／Ｄ変換部２の出力値、サーモメータコード、スイッチ状態、及び使用される単位Ｄ／Ａ変換セルの一例を図４に示す。サイクル１ではＡ／Ｄ変換部２の出力値は１であり、サーモメータコードｔｈ０＝１、ｔｈ１〜３＝０となる。この時スイッチＳＷａをオンとするスイッチ制御信号が発生されると、単位Ｄ／Ａ変換セルＤＡＣ０が使用される。
【００２７】
サイクル２では、Ａ／Ｄ変換部２の出力値は３であり、サーモメータコードｔｈ０〜２＝１、ｔｈ３＝０となる。前のサイクル（サイクル１）では単位Ｄ／Ａ変換セルＤＡＣ０が使用されていたため、スイッチ制御信号発生回路３２は単位Ｄ／Ａ変換セルＤＡＣ１から使用されるようにスイッチＳＷｂをオンとするスイッチ制御信号を生成する。これにより、Ｄ／Ａ変換部４内では、単位Ｄ／Ａ変換セルＤＡＣ１〜３が使用される。
【００２８】
サイクル３では、Ａ／Ｄ変換部２の出力値は２であり、サーモメータコードｔｈ０〜１＝１、ｔｈ２〜３＝０となる。前のサイクル（サイクル２）では単位Ｄ／Ａ変換セルＤＡＣ１〜３が使用されていたため、スイッチ制御信号発生回路３２は単位Ｄ／Ａ変換セルＤＡＣ０から使用されるようにスイッチＳＷａをオンとするスイッチ制御信号を生成する。これにより、Ｄ／Ａ変換部４内では、単位Ｄ／Ａ変換セルＤＡＣ１、２が使用される。
【００２９】
サイクル４では、Ａ／Ｄ変換部２の出力値は３であり、サーモメータコードｔｈ０〜２＝１、ｔｈ３＝０となる。前のサイクル（サイクル３）では単位Ｄ／Ａ変換セルＤＡＣ１、２が使用されていたため、スイッチ制御信号発生回路３２は単位Ｄ／Ａ変換セルＤＡＣ３から使用されるようにスイッチＳＷｃをオンとするスイッチ制御信号を生成する。これにより、Ｄ／Ａ変換部４内では、単位Ｄ／Ａ変換セルＤＡＣ０、２、３が使用される。
【００３０】
このような動作を繰り返すことにより、単位Ｄ／Ａ変換セルの使用回数が平均化される。単位Ｄ／Ａ変換セルの使用回数を平均化することで、単位Ｄ／Ａ変換セルのミスマッチによる出力誤差の平均値は小さくなり、電力スペクトルはハイパス型にシェイピングされる。
【００３１】
図４に示す例におけるＡ／Ｄ変換部２の出力、スイッチ制御信号発生回路３２の出力、スイッチ回路３１の出力、及びラッチ回路３３の出力（Ｄ／Ａ変換部４の入力）のタイミングチャートを図５に示す。スイッチ回路３１は、Ａ／Ｄ変換部２の出力が切り替わるタイミングと、スイッチ制御信号発生回路３２の出力が切り替わるタイミングとで出力が切り替わる。
【００３２】
スイッチ制御信号発生回路３２はＡ／Ｄ変換部２の出力からＤ／Ａ変換部４の入力に到る経路（Ａ／Ｄ変換部２→スイッチ回路３１→ラッチ回路３３→Ｄ／Ａ変換部４）上に設けられていない。そのため、スイッチ制御信号発生回路３２がスイッチ制御信号を生成するために必要とする時間が、Ａ／Ｄ変換部２の出力からＤ／Ａ変換部４の入力までのレイテンシに影響を与えることがない。つまり、本実施形態によるＤＥＭ部３を用いることによるレイテンシの増加は無い。
【００３３】
スイッチ制御信号発生回路３２の概略構成を図６に示す。スイッチ制御信号発生回路３２は剰余演算器６１及び選択器６２を有する。剰余演算器６１はＡ／Ｄ変換部２の出力値と剰余演算器６１の１サイクル前の出力値とを加算し、その加算値をＮ＋１（ＮはＡ／Ｄ変換部２の出力最大値である正の整数）で除算したときの剰余を算出して出力する。
【００３４】
選択器６２は剰余演算器６１から出力される剰余値に基づいてスイッチ回路３１に含まれるスイッチのオンオフ制御を行うスイッチ制御信号を生成する。
【００３５】
剰余演算器６１の構成例を図７に示す。剰余演算器６１はコード変換器７１、ｍビットの加算器７２、及び遅延器７３を有する。ここでｍは２ｍ＝Ｎ＋１を満たす整数である。コード変換器７１はサーモメータコードをｍビットのバイナリコードに変換する。加算器７２はコード変換器７１の出力と遅延器７２の出力（１サイクル前の加算器７２の出力）とを加算して選択器６２へ出力する。ｍビットの加算器７２では加算結果のｍ＋１ビット目以上の情報は切り捨てられるため、Ｎ＋１で除算したときの剰余を求めることができる。
【００３６】
図３、図４に示す例における選択器６２の入出力関係を図８に示す。選択器６２には２ビットのバイナリコードが入力される。選択器６２は００、０１、１０、１１の各コードにスイッチＳＷａ〜ＳＷｄを割り当て、コードに応じたスイッチをオンにするスイッチ制御信号を出力する。
【００３７】
サイクル１では、スイッチＳＷａがオンであり、バイナリコード０１（サーモメータコード０００１）が入力されると、加算器７２は入力信号０１と、加算器の一つ前のサイクルの出力（この時前の結果がないので００）を足し合わせる。この時は、加算器７２から０１が出力されるため、サイクル２では０１に割り当てられたスイッチＳＷｂをオンにする信号を選択器６２が出力する。
【００３８】
サイクル２ではバイナリコード１１（サーモメータコード０１１１）が入力されると、サイクル１での加算器７２の出力０１が足し合わされ、選択器６２には００が入力される。そのため、サイクル３では００に割り当てられたスイッチＳＷａをオンにする信号を選択器６２が出力する。
【００３９】
サイクル３ではバイナリコード１０（サーモメータコード００１１）が入力されると、サイクル２での加算器７２の出力００が足し合わされ、選択器６２に１０が入力される。そのため、サイクル４では１０に割り当てられたスイッチＳＷｃをオンにする信号を選択器６２が出力する。
【００４０】
これを繰り返すことによって、単位Ｄ／Ａ変換セルの使用回数が平均化される。
【００４１】
Ａ／Ｄ変換部２の出力信号がサーモメータコードでなくバイナリコードの場合は、図９に示すように、Ａ／Ｄ変換部２とスイッチ回路３１との間にバイナリコードをサーモメータコードに変換するコード変換器９１を設ける。この時、スイッチ制御信号発生回路３２（剰余演算器６１）にはＡ／Ｄ変換部２の出力を与えるようにする。
【００４２】
本実施形態によるＡ／Ｄ変換部２は、スイッチ回路３１への入力前に信号をサーモメータコードに変換する回路があればどのような形式の出力でもよい。Ａ／Ｄ変換部２の出力とＤ／Ａ変換部４の入力が１対１に対応していなくてもよいため、Ａ／Ｄ変換部２はフラッシュ型以外のＡ／Ｄ変換回路（例えば文献「A.G.F.Dingwall, “An 8-MHz CMOS Subranging 8-bit A/D Converter” IEEE J. Solid-State Circuits, VOL. SC-20,No.6, pp.1138-1143, Dec. 1985」に記載されているようなサブレンジングＡ／Ｄ変換回路）にも対応することができ、回路規模を小さくすることができる。また、Ａ／Ｄ変換部２において発生される基準電圧に高いバッファリング能力は必要でなくなる。
【００４３】
また、ＤＥＭ部３ではスイッチ制御信号発生回路３２がＡ／Ｄ変換部２の出力からＤ／Ａ変換部４の入力までのレイテンシを増加させずにスイッチ回路３１のスイッチ切り替え制御を行い、Ｄ／Ａ変換部４の精度を向上させることができる。
【００４４】
このように、本実施形態によるデルタシグマＡ／Ｄ変換器は、汎用性が高く、精度及び安定性を向上することができる。
【００４５】
上記実施形態ではスイッチ制御信号発生回路３２は図２に示すようにＡ／Ｄ変換部２の出力信号を用いてスイッチ制御信号の生成を行っていたが、前のサイクルで使用されたＤ／Ａ変換部４内の単位Ｄ／Ａ変換セルが分かっていればよい。従って、図１０（ａ）に示すように、ラッチ回路３３の出力（Ｄ／Ａ変換部４の入力）を用いてスイッチ制御信号の生成を行うようにしてもよい。また、Ａ／Ｄ変換部２の出力がバイナリコードの場合は図１０（ｂ）に示すように、コード変換回路１０１が設けられる。
【００４６】
上記実施形態では図７に示すようにスイッチ制御信号発生回路３２は１次の次数で演算を行っていたが、２次以上の高次の次数で演算を行い、ＤＣ付近におけるノイズをさらに低減するようにしてもよい。例えばスイッチ制御信号発生回路３２を複数段の積分器と選択器とで構成することが考えられる。
【００４７】
上記実施形態によるデルタシグマＡ／Ｄ変換器は図１１に示すように無線受信機１１０内のＡ／Ｄ変換部１１６、１１８として用いることができる。アンテナ１１１で取り込まれた受信信号は、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）１１２に入力される。ＬＮＡ１１２は、所定のレベルまで受信信号を増幅して周波数変換部１１５および１１７に入力する。
【００４８】
局部発振部１１３は、受信信号をベースバンド信号に変換するのに必要なローカル信号を生成する。９０度移相部１１４は、ローカル信号を分配し、一方を周波数変換部１１５に入力するとともに、他方の位相を９０度遅らせて周波数変換部１１７に入力する。周波数変換部１１５および１１７は、それぞれ分配された受信信号とローカル信号とを乗算してアナログベースバンド信号を生成してＡ／Ｄ変換部１１６および１１８に渡す。
【００４９】
Ａ／Ｄ変換部１１６および１１８は、アナログベースバンド信号をデジタルベースバンド信号に変換してそれぞれデジタル信号処理部１１９に入力する。デジタル信号処理部１１９は、入力されたデジタルベースバンド信号を復号処理する。
【００５０】
Ａ／Ｄ変換部１１６、１１８に上記実施形態によるデルタシグマＡ／Ｄ変換器を用いているため、入力信号振幅が小さい場合にも必要十分な分解能でＡ／Ｄ変換でき、また精度・安定性を向上させることができる。
【００５１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態によるデルタシグマＡ／Ｄ変換器の概略構成図である。
【図２】同実施形態によるデルタシグマＡ／Ｄ変換器におけるＤ／Ａ変換部の概略構成図である。
【図３】同実施形態によるデルタシグマＡ／Ｄ変換器におけるスイッチ回路及びＤ／Ａ変換部の一例を示す図である。
【図４】同実施形態によるＤＥＭシステムの動作の一例を示す表である。
【図５】同実施形態によるＤＥＭシステムの入出力の一例を示すタイミングチャートである。
【図６】同実施形態によるＤＥＭシステムにおけるスイッチ制御信号発生回路の概略構成図である。
【図７】同実施形態によるスイッチ制御信号発生回路における剰余演算器の概略構成図である。
【図８】同実施形態によるスイッチ制御信号発生回路における選択器の入出力対応の一例を示す表である。
【図９】同実施形態によるＤＥＭシステムの概略構成図である。
【図１０】変形例によるＤＥＭシステムの概略構成図である。
【図１１】同実施形態によるデルタシグマＡ／Ｄ変換器を適用した無線受信機の概略構成図である。
【符号の説明】
【００５３】
１  ループフィルタ
２  Ａ／Ｄ変換部
３  ＤＥＭ部
４  Ｄ／Ａ変換部
３１  スイッチ回路
３２  スイッチ制御信号発生回路
３３  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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