(57)【要約】【課題】側面放電が起こることを防止できる縦型パワー素子を備えた炭化珪素半導体装置とする。【解決手段】ｎ-型ドリフト層２よりも上方、例えばパッシベーション膜６の表面に、アノード電極を囲むように導体層９を備える。これにより、高電圧がアノード電極に印加されてアノード電極から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層９により瞬時に同電位にすることが可能になる。したがって、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記ドリフト層（２）上において、前記半導体素子（１０）と電気的に接続された表面電極（４、５）と、
前記表面電極（４、５）の外縁部を覆いつつ、前記セル部の外周部において前記ドリフト層（２）を覆うように配置され、前記表面電極（４、５）を露出させる開口部（６ａ）が備えられたパッシベーション膜（６）と、
前記基板（１）の裏面（１ｂ）において、前記半導体素子（１０）と電気的に接続された裏面電極（７）と、を有してなり、チップ単位に分割されて半導体チップとされた炭化珪素半導体装置であって、
前記半導体チップにおける前記ドリフト層（２）よりも上方において、前記表面電極（４、５）から離間しつつ、該表面電極（４、５）を囲むように配置された導体層（９）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記導電層（９）は、前記パッシベーション膜（６）上において、前記開口部（６ａ）を囲むように形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記パッシベーション膜（６）には、前記開口部（６ａ）を囲むように形成されたトレンチ（６ｂ）が備えられ、
前記導電層（９）は、前記トレンチ（６ｂ）内に配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記導電層（９）は、前記パッシベーション膜（６）の下において、前記開口部（６ａ）を囲むように形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項５】
前記セル部の外周領域に配置される終端構造として、前記ドリフト層（２）の表層部には、前記セル部を囲む第２導電型層（８、２０）が配置されており、
前記導体層（９）は、前記第２導電型層（８、２０）の上部に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記第２導電型層（８、２０）がフロ−ティング状態とされていることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記セル部の外周領域に配置される終端構造として、前記ドリフト層（２）の表層部には、前記セル部を囲む第２導電型層（８、２０）が配置されており、
前記導体層（９）は、前記第２導電型層（８、２０）に接した構造とされていることを特徴とする請求項１、３および４のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記第２導電型層は、リサーフ層（８）であることを特徴とする請求項５または７に記載の炭化珪素半導体装置。
【請求項９】
前記第２導電型層は、ガードリング層（２０）であることを特徴とする請求項５ないし８のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記ガードリング層（２０）は複数備えられた多重リング構造とされており、
前記導体層（９）は、複数のガードリング層（２０）それぞれの上部に１つずつ備えられていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
前記導体層（９）は、前記表面電極（４、５）に含まれる金属層と同材料で構成されていることを特徴とする請求項３、４および７のいずれか１つに記載の炭化珪素半導体装置。
【請求項１２】
主表面（１ａ）および裏面（１ｂ）を有し、炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記ドリフト層（２）上において、前記半導体素子（１０）と電気的に接続された表面電極（４、５）と、
前記表面電極（４、５）の外縁部を覆いつつ、前記セル部の外周部において前記ドリフト層（２）を覆うように配置され、前記表面電極（４、５）を露出させる開口部（６ａ）が備えられたパッシベーション膜（６）と、
前記基板（１）の裏面（１ｂ）において、前記半導体素子（１０）と電気的に接続された裏面電極（７）と、を有してなり、チップ単位に分割されて半導体チップとされた炭化珪素半導体装置の製造方法であって、
前記ドリフト層（２）上に、金属層を配置した後、該金属層をパターニングすることにより前記表面電極（４、５）を形成する工程と、
前記表面電極（４、５）の上に前記パッシベーション膜（６）を配置したのち、該パッシベーション膜（６）をパターニングすることにより前記開口部（６ａ）を形成する工程とを有し、
前記表面電極（４、５）を形成する工程では、前記金属層をパターニングすることにより、前記表面電極（４、５）から離間しつつ、該表面電極（４、５）を囲む導体層（９）を同時に形成することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたショットキーバリアダイオード（以下、ＳＢＤという）等の半導体素子を備えるＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣは、破壊電界強度が高く、セル部となるアクティブ領域の外周を囲むように備えられる外周部の面積を小さくできる。このため、Ｓｉ半導体と同じチップ面積にした場合で比較すると、アクティブ領域の面積を大きくとることが可能になる。しかしながら、その反面、アクティブ領域に形成される電極もしくは配線から半導体チップの端面までの距離が短くなるため、縦型パワー素子を形成した半導体チップでは、サージ電圧のような負電圧が半導体チップの表面側の電極に印加されると、電極と半導体チップの端面との間において側面放電が起こり、素子破壊に至るという問題がある。これについて、半導体チップに縦型パワー素子としてショットキーバリアダイオード（以下、ＳＢＤという）を形成した場合を例に挙げて説明する。
【０００３】
図９は、ＳＢＤ１００を形成した場合の側面放電の様子を示した模式的断面図である。この図に示すように、ＳＢＤ１００は、ｎ+型基板１０１の表面にｎ-型ドリフト層１０２を形成し、ｎ-型ドリフト層１０２の表面に酸化膜１０３の開口部１０３ａを通じて接触するようにショットキー電極１０４および配線電極１０５からなるアノード電極を形成すると共に、ショットキー電極１０４におけるｎ-型ドリフト層１０３とのショットキー接触場所を囲むようにｎ-型ドリフト層１０２の表層部にｐ型リサーフ層１０８を形成し、さらにｎ+型基板１０１の裏面側にカソード電極に相当する裏面電極１０７を形成した構造とされている。このようなＳＢＤ１００では、ショットキー電極１０４および配線電極１０５の外周部がパッシベーション膜１０６で覆われる。ところが、このパッシベーション膜１０６によってｎ-型ドリフト層１０２を覆う距離、つまりパッシベーション膜１０６の開口部１０６ａの開口端から半導体チップの端面までの距離が短く、図中に示したようにアノード電極と半導体チップの端面との間において放電が起こり易くなるのである。
【０００４】
このような問題を解決すべく、特許文献１において、チップ表面にすり鉢状の補強絶縁膜を形成すると共に、このすり鉢状の補強絶縁膜のすり鉢状部分にガイド電極を配置するという構造が提案されている。
【特許文献１】特開２００１−２９１８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示すようなすり鉢状の補強絶縁膜は構造が複雑であり、再現性良く形成することはできないという問題がある。
【０００６】
本発明は上記点に鑑みて、側面放電が起こることを防止できる縦型パワー素子を備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明者らが鋭意検討を行ったところ、側面放電が起こるのは、高電圧が印加されたときに半導体チップの外周部で電位の偏りが生じ、それにより不均一な電界が生じることが影響していることが判った。図１０は、電位の偏った箇所を示したＳｉＣ半導体装置の上面レイアウト図である。なお、本図は、断面図ではないが、図を見易くするためにハッチングを示してある。この図に示されるように、パッシベーション膜の幅が狭くなっている箇所において電位の偏りが生じ、この部分で側面放電が生じていることが確認された。
【０００８】
そこで、請求項１に記載の発明では、半導体チップにおけるドリフト層（２）よりも上方において、表面電極（４、５）から離間しつつ、該表面電極（４、５）を囲むように配置された導体層（９）を備えることを特徴としている。
【０００９】
このように、ドリフト層（２）よりも上方において、表面電極（４、５）を囲むように導体層（９）を備えている。このため、高電圧が表面電極（４、５）に印加されて表面電極（４、５）から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層（９）により瞬時に同電位にすることが可能になる。これにより、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
【００１０】
例えば、請求項２に記載したように、パッシベーション膜（６）上において、開口部（６ａ）を囲むように導電層（９）を形成することができる。また、請求項３に記載したように、パッシベーション膜（６）に開口部（６ａ）を囲むようなトレンチ（６ｂ）を備え、導電層（９）をトレンチ（６ｂ）内に配置することもできる。さらに、請求項４に記載したように、パッシベーション膜（６）の下において、開口部（６ａ）を囲むように導電層（９）を形成することもできる。
【００１１】
請求項５に記載の発明では、セル部の外周領域に配置される終端構造として、ドリフト層（２）の表層部に、セル部を囲む第２導電型層（８、２０）を配置する場合において、導体層（９）が第２導電型層（８、２０）の上部に形成されていることを特徴としている。
【００１２】
第２導電型層（８、２０）内は、電位の変位が大きく、表面電極（４、５）の周囲において電位の偏りが発生し易くなる。しかしながら、第２導電型層（８、２０）の上部に導体層（９）を形成すれば、これを低減することが可能となる。したがって、より側面放電が起こり難くなるようにでき、さらに側面放電に起因する素子破壊を抑制することができる。
【００１３】
特に、請求項６に記載のように、第２導電型層（８、２０）がフロ−ティング状態とされるような場合には、より電位の偏りが生じ易くなるため、第２導電型層（８、２０）の上部に導体層（９）を形成すると好ましい。
【００１４】
さらに、請求項７に記載したように、導体層（９）を第２導電型層（８、２０）に接した構造とすれば、導体層（９）にて電位を均一にできるため、第２導電型層（８、２０）の電位を固定することが可能となる。したがって、より第２導電型層（８、２０）内での電位の偏りを抑制することが可能となり、半導体チップの表面の電位に加えて半導体内部の電位も瞬時に固定できる。
【００１５】
例えば、第２導電型層としては、請求項８に記載したようなリサーフ層（８）や、請求項９に記載したようなガードリング層（２０）が挙げられる。また、ガードリング層の場合、請求項１０に記載したように、複数備えられた多重リング構造にできるが、複数のガードリング層（２０）それぞれの上部に１つずつ導体層（９）が備えられるようにすると好ましい。
【００１６】
なお、導体層（９）の材料としては、どのような材料であっても構わないが、請求項１１に記載したように、表面電極（４、５）に含まれる金属層と同材料とすることができる。
【００１７】
請求項１２に記載の発明では、炭化珪素半導体装置の製造方法において、ドリフト層（２）上に、金属層を配置した後、該金属層をパターニングすることにより表面電極（４、５）を形成する工程と、表面電極（４、５）の上にパッシベーション膜（６）を配置したのち、該パッシベーション膜（６）をパターニングすることにより開口部（６ａ）を形成する工程とを有し、表面電極（４、５）を形成する工程において、金属層をパターニングすることにより、表面電極（４、５）から離間しつつ、該表面電極（４、５）を囲む導体層（９）を同時に形成することを特徴としている。
【００１８】
このように、表面電極（４、５）を囲む導体層（９）を表面電極（４、５）の形成と同時に形成するようにすれば、導体層（９）のみを形成するために必要な工程を削除することが可能となる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、縦型パワー素子としてＳＢＤを備えたＳｉＣ半導体装置を例に挙げて説明する。
【００２２】
図１は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。また、図２は、図１に示す半導体チップの上面図である。なお、図２は、断面図ではないが、図を見易くするために、図１と同じ部分に同じハッチングを示してある。
【００２３】
図１に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば１×１０15〜５×１０16ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部（アクティブ領域）にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００２４】
具体的には、ｎ-型ドリフト層２の表面には、セル部において部分的に開口部３ａが形成されたシリコン酸化膜などで構成された絶縁膜３が形成され、この絶縁膜３の開口部３ａにおいてｎ-型ドリフト層２と接触するように、例えばＭｏ（モリブデン）もしくはＴｉ（チタン）にて構成されたショットキー電極４が形成されている。絶縁膜３に形成された開口部３ａは、例えば四隅の角部が丸められた正方形状等の多角形状（もしくは円形状）等とされており、ショットキー電極４はこの開口部３ａにおいてｎ-型ドリフト層２にショットキー接続されている。また、ショットキー電極４の表面には、例えばＡｌ（アルミニウム）等で構成された配線電極５が形成され、これらショットキー電極４および配線電極５により表面電極が構成されている。そして、配線電極５にボンディングを行う等により、ショットキー電極４に対する電圧印加が行えるように構成されている。そして、配線電極５およびショットキー電極４の外縁部および絶縁膜３の表面を覆うように、例えばポリイミドや窒化膜などにより構成されたパッシベーション膜６が形成されている。パッシベーション膜６の中央部には開口部６ａが形成されており、この開口部６ａを通じて配線電極５が露出させられることで、配線電極５と外部との電気的な接続が可能とされている。
【００２５】
一方、ｎ+型基板１の裏面１ｂ側においては、ｎ+型基板１の裏面１ｂと接触するように、例えばＴｉ、Ｍｏ、Ｎｉ（ニッケル）、Ｗ（タングステン）等により構成された裏面電極７が形成されている。これにより、ＳＢＤ１０が構成されている。
【００２６】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の外縁部からさらに径方向外側に向かって延設されるように、ｎ-型ドリフト層２の表層部においてショットキー電極４と接するようにｐ型リサーフ層８が形成されることで、終端構造が構成されている。ｐ型リサーフ層８は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。このｐ型リサーフ層８を配置することにより、ＳＢＤ１０の外周において電界が広範囲に伸びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００２７】
このような構造のＳＢＤ１０を備えたＳｉＣ半導体装置では、パッシベーション膜６の表面に、アノード電極を囲むように（開口部６ａを囲むように）導体層９が備えられている。図２に示されるように、半導体チップが正方形とされており、パッシベーション膜６の開口部６ａが四隅の角部が丸められた正方形とされているが、導体層９は、開口部６ａを構成する四辺から等距離の場所に配置されている。導体層９は、例えば膜厚が３μｍ、幅が２０μｍとされ、金属層により構成されており、アノード電極の周囲の電位を同電位にする役割を果たす。
【００２８】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【００２９】
まず、図３（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、図３（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク１１を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型リサーフ層８の形成予定領域を開口させる。そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層８を形成する。
【００３０】
次に、図３（ｃ）に示す工程では、マスク１１を除去したのち、例えば、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。そして、開口部３ａ内を含めて絶縁膜３の上にＭｏもしくはＴｉで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極４を形成する。さらに、ショットキー電極４の表面および絶縁膜３の表面にＡｌ等で構成される金属層を配置し、この金属層をパターニングすることで配線電極５を形成する。そして、さらにその上にパッシベーション膜６を形成したのち、パターニングして開口部６ａなどを形成する。
【００３１】
続いて、図３（ｄ）に示す工程では、パッシベーション膜６および配線電極５の表面に金属層を配置した後、金属層をパターニングすることにより、導体層９を形成する。このとき、金属層としてＡｌ等が用いられるが、金属層のパターニング時に配線電極５までエッチングされるため、配線電極５がエッチングされ過ぎないようにエッチング時間を制御している。
【００３２】
その後、ｎ+型基板１の裏面１ｂ側にＮｉ、Ｔｉ、Ｍｏ、Ｗ等により構成される金属層を形成することにより裏面電極７を形成したのち、チップ単位にダイシングカットする。これにより、半導体チップが形成される。
【００３３】
このような製造方法により、図１に示したＳｉＣ半導体装置を構成する半導体チップを製造できる。
【００３４】
以上説明したように、本実施形態に示す構造のＳｉＣ半導体装置では、ｎ-型ドリフト層２よりも上方において、具体的にはパッシベーション膜６の表面に、アノード電極を囲むように導体層９を備えている。このため、高電圧がアノード電極に印加されてアノード電極から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層９により瞬時に同電位にすることが可能になる。これにより、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
【００３５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して導体層９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００３６】
図４は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、パッシベーション膜６にトレンチ６ｂを形成し、このトレンチ６ｂ内において絶縁膜３上に導体層９を配置した構造としている。
【００３７】
このように、パッシベーション膜６に形成したトレンチ６ｂ内に導体層９を配置することで、導体層９をよりＳｉＣ層（つまりｎ-型ドリフト層２やｐ型リサーフ層８）に近づけることが可能となる。これにより、ＳｉＣ層の電位の偏りも低減できる。特に、ｐ型リサーフ層８内では電位の変位が大きく、アノード電極の周囲において電位の偏りが発生し易くなるが、これを低減することが可能となる。したがって、より側面放電が起こり難くなるようにでき、さらに側面放電に起因する素子破壊を抑制することができる。
【００３８】
なお、このような構造の半導体チップは、第１実施形態で説明した図３の製造工程に対して、パッシベーション膜６を形成した後にトレンチ６ｂの形成工程を行うことが必要になるが、その後は、上記と同様に、金属層の配置してパターニングすることによる導体層９の形成工程等を行えば良い。また、トレンチ６ｂの形成工程に関しては、パッシベーション膜６に対して開口部６ａを形成する工程と同時に行うことができるため、これらを同時に行えば、第１実施形態に対する追加工程を無くすことも可能となる。
【００３９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第２実施形態に対して絶縁膜３をなくしたものであり、その他に関しては第２実施形態と同様であるため、異なる部分についてのみ説明する。
【００４０】
図５は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、第２実施形態で備えていたパッシベーション膜６とｎ-型ドリフト層２およびｐ型リサーフ層８の間の絶縁膜３を無くしている。このため、導体層９がｐ型リサーフ層８に直接接触した状態となり、導体層９にて電位を均一にできるため、ｐ型リサーフ層８の電位を固定することが可能となる。したがって、よりｐ型リサーフ層８内での電位の偏りを抑制することが可能となり、半導体チップの表面の電位に加えて半導体内部の電位も瞬時に固定できる。
【００４１】
なお、本実施形態のＳｉＣ半導体装置の製造方法に関しては、第２実施形態に対して絶縁膜３を形成する工程を無くすだけで良いが、ショットキー電極４が直接ｎ-型ドリフト層２およびｐ型リサーフ層８の表面に形成されることになるため、ショットキー接触させたい位置にのみショットキー電極４が配置されるようなパターンにする必要がある。
【００４２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して外周領域の終端構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４３】
図６は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、ｐ型リサーフ層８の外周を更に囲むようにｐ型ガードリング層２０が配置された構造とされている。ｐ型ガードリング層２０の数は任意であり、図中には２つ示してあるが、１つでも３つ以上であっても構わない。また、第１実施形態と同様、パッシベーション膜６の表面に導体層９を形成してあるが、ｐ型リサーフ層８と対応する位置ではなく、ｐ型ガードリング層２０と対応する位置の上に導体層９を形成してある。フローティング状態にあるｐ型ガードリング層２０の方がｐ型リサーフ層８よりも更に電位の偏りが生じ易く、ｐ型ガードリング層２０の上方に導体層９を配置することで、より電位の偏りが発生し易い場所において電位の偏りが発生することを抑制することが可能となる。
【００４４】
このように、ｐ型リサーフ層８以外にｐ型ガードリング層２０が備えられるような場合に関しても、第１実施形態と同様の効果を得ることが可能となる。
【００４５】
なお、本実施形態のＳｉＣ半導体装置の製造方法に関しては、第１実施形態で説明した図３の製造工程に対して、ｐ型リサーフ層８の形成工程において、ｐ型ガードリング層２０を同時に形成することが必要になるが、それ以外に関しては同様である。
【００４６】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第４実施形態に対して導体層９の構成を変更したものであり、その他に関しては第４実施形態と同様であるため、異なる部分についてのみ説明する。
【００４７】
図７は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、パッシベーション膜６にトレンチ６ｂを形成し、このトレンチ６ｂ内において絶縁膜３上に導体層９を配置した構造としている。このように、パッシベーション膜６に形成したトレンチ６ｂ内に導体層９を配置することで、導体層９がｐ型ガードリング層２０に直接接触した状態となり、導体層９にて電位を均一にできるため、ｐ型ガードリング層２０の電位を固定することが可能となる。したがって、よりｐ型ガードリング層２０内での電位の偏りを抑制することが可能となり、半導体チップの表面の電位に加えて半導体内部の電位も瞬時に固定できる。これにより、より側面放電が起こり難くなるようにでき、さらに側面放電に起因する素子破壊を抑制することができる。
【００４８】
なお、本実施形態のＳｉＣ半導体装置の製造方法に関しては、第４実施形態に対してパッシベーション膜６を形成した後にトレンチ６ｂの形成工程を行うことが必要になるが、その後は、上記と同様に、金属層の配置してパターニングすることによる導体層９の形成工程等を行えば良い。また、トレンチ６ｂの形成工程に関しては、パッシベーション膜６に対して開口部６ａを形成する工程と同時に行うことができるため、これらを同時に行えば、第１実施形態に対する追加工程を無くすことも可能となる。なお、本実施形態においても、ショットキー電極４が直接ｎ-型ドリフト層２およびｐ型リサーフ層８の表面に形成されることになるため、ショットキー接触させたい位置にのみショットキー電極４が配置されるようなパターンにする必要がある。
【００４９】
（他の実施形態）
（１）上記第１実施形態では、パッシベーション膜６の下方に絶縁膜３が配置される構造としたが、必ずしも絶縁膜３がなければならない訳ではなく、ショットキー接触させたい位置にのみショットキー電極４が配置されるような構造であっても構わない。逆に、第５実施形態では、絶縁膜３が形成されていない例を示したが、パッシベーション膜６の下方に絶縁膜３が配置される構造とし、絶縁膜３にもコンタクトホールを形成するような構造としても構わない。
【００５０】
（２）また、上記第２、第３、第５実施形態では、パッシベーション膜６にトレンチ６ｂを形成し、そのトレンチ６ｂ内に導体層９を配置するようにしたが、予め導体層９を形成しておき、その後にパッシベーション膜６を配置しても構わない。この場合、導体層９上のパッシベーション膜６を除去する必要も無いし、導体層９をショットキー電極４もしくは配線電極５と同じ材質のもので構成すれば、ショットキー電極４もしくは配線電極５を形成する際に導体層９も同時に形成すれば良いため、導体層９を形成するためのみに必要な工程を削除することも可能となる。
【００５１】
なお、導体層９をｐ型リサーフ層８やｐ型ガードリング層２０に直接接触させる場合、導体層９がオーミック接触となるようにするのが好ましい。しかしながら、導体層９をショットキー電極４と同じ材質とする場合、ショットキー電極４をｎ-型ドリフト層２に対してショットキー接触させなければならないため、導体層９をオーミック接触にするために行う熱処理時の温度を調整する必要がある。すなわち、図８に示すように、熱処理時の温度とバリアハイトの関係は接触させるＳｉＣ層の不純物濃度によって変動し、不純物濃度が濃いほど低い温度でバリアハイトが低くなる。このため、ｎ-型ドリフト層２とｐ型リサーフ層８もしくはｐ型ガードリング層２０の不純物濃度の差を利用し、ｎ-型ドリフト層２の不純物濃度ではバリアハイトが高く、ｐ型リサーフ層８やｐ型ガードリング層２０の不純物濃度ではバリアハイトが低くなるような温度となるように熱処理時の温度を選択すれば良い。例えば、材料としてＮｉを用いる場合、４００〜６００℃の温度を選択することで、上記関係を満たすことができる。
【００５２】
（３）また、上記第１〜第２実施形態では、導体層９を１つのみ設ける場合について説明したが、導体層９を多重リング構造としても構わない。そして、多重リング構造とする場合、第４、第５実施形態のようにｐ型ガードリング層２０を備える構造であれば、各ｐ型ガードリング層２０の上方に各導体層９が配置されるようにすると、すべてのｐ型ガードリング層２０に関して電位の偏りを抑制できるため、より側面放電を抑制することが可能となる。
【００５３】
（４）また、上記第４実施形態では、ｐ型リサーフ層８がショットキー電極４と接触し、ｐ型ガードリング層２０がフローティング状態となる場合を例に挙げ、ｐ型ガードリング層２０の方がｐ型リサーフ層８よりもより電位の偏りが発生し易くなると説明したが、ｐ型リサーフ層８がフローティング状態となる場合もあり、その場合にはｐ型リサーフ層８の上方にも導体層９を配置するのが好ましい。
【００５４】
（５）また、上記各実施形態では、セル部（アクティブ領域）に形成する縦型パワー素子としてＳＢＤ１０を例に挙げたが、ＳＢＤ１０に限るものではなく、他の縦型パワー素子、例えば縦型ＭＯＳＦＥＴ、ＩＧＢＴ、Ｊ−ＦＥＴなど、半導体チップに表面電極と裏面電極とが形成されるような構造であれば、どのようなものであっても本発明を適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。
【図２】図１に示す半導体チップの上面図である。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。
【図５】本発明の第３実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。
【図６】本発明の第４実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。
【図７】本発明の第５実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。
【図８】熱処理時の温度とバリアハイトの関係をＳｉＣ層の不純物濃度ごとに示した相関図である。
【図９】ＳＢＤを形成した場合の側面放電の様子を示した模式的断面図である。
【図１０】電位の偏った箇所を示したＳｉＣ半導体装置の上面レイアウト図である。
【符号の説明】
【００５６】
１    ｎ+型基板
１ａ  主表面
１ｂ  裏面
２    ｎ-型ドリフト層
３    絶縁膜
３ａ  開口部
４    ショットキー電極
５    配線電極
６    パッシベーション膜
６ａ  開口部
６ｂ  トレンチ
７    裏面電極
８    ｐ型リサーフ層
９    導体層
１０  ＳＢＤ
２０  ｐ型ガードリング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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