(57)【要約】      （修正有）【課題】ＭＩＰＳ構造のデュアル・メタルゲートを有する半導体装置において高集積化を進展させつつ、ＰＮ境界部配線の断線や高抵抗化等の問題を防止できる半導体装置及びその製造方法を提供する。【解決手段】ＮＭＩＳトランジスタのゲート電極１２２ａは、第１の金属含有導電膜１０４ａと、第１の金属含有導電膜１０４ａ上に形成された第３の金属含有導電膜１１３とから構成されており、ＰＭＩＳトランジスタのゲート電極１２２ｂは、第２の金属含有導電膜１０４ｂと、第２の金属含有導電膜１０４ｂ上に形成された第３の金属含有導電膜１１３とから構成されている。第３の金属含有導電膜１１３は、第１の金属含有導電膜１０４ａ及び第２の金属含有導電膜１０４ｂのそれぞれと接するように、第１の金属含有導電膜１０４ａ上から素子分離領域１０２上を経て第２の金属含有導電膜１０４ｂの上まで連続的に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域上に形成され、第１の金属含有導電膜を有する第１のゲート電極と、
前記半導体基板における第２の活性領域上に形成され、第２の金属含有導電膜を有する第２のゲート電極と、
前記第１の活性領域と前記第２の活性領域とを区画するように前記半導体基板に形成された素子分離領域とを備え、
前記第１の金属含有導電膜及び前記第２の金属含有導電膜はそれぞれ前記素子分離領域上に互いに離間して形成されており、
前記第１の金属含有導電膜上から前記素子分離領域上を経て前記第２の金属含有導電膜の上まで、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となる第３の金属含有導電膜が連続的に形成されており、
前記第３の金属含有導電膜は、前記第１の金属含有導電膜及び前記第２の金属含有導電膜のそれぞれと接していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第３の金属含有導電膜は前記素子分離領域と接していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第３の金属含有導電膜は、前記素子分離領域上における前記第１の金属含有導電膜と前記第２の金属含有導電膜とに挟まれたスペースを埋めるように形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３の金属含有導電膜と前記素子分離領域との間にはシリコン領域が介在することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第３の金属含有導電膜はシリサイドからなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記シリサイドはＴｉ、Ｎｉ、Ｃｏ又はＰｔを含むことを特徴とする半導体装置。
【請求項７】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第３の金属含有導電膜上に、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となるシリコン膜がさらに形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記シリコン膜の表面はシリサイド化されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１の活性領域と前記第１のゲート電極との間に形成された第１の高誘電率ゲート絶縁膜と、
前記第２の活性領域と前記第２のゲート電極との間に形成された第２の高誘電率ゲート絶縁膜とをさらに備えていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１のゲート電極はＮ型ＭＩＳトランジスタのゲート電極であり、
前記第１の金属含有導電膜は、仕事関数が４．５５ｅＶ以下の材料からなることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１の金属含有導電膜は、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料からなることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第２のゲート電極はＰ型ＭＩＳトランジスタのゲート電極であり、
前記第２の金属含有導電膜は、仕事関数が４．６５ｅＶ以上の材料からなることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第２の金属含有導電膜は、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料からなることを特徴とする半導体装置。
【請求項１４】
半導体基板における第１の活性領域と第２の活性領域とを区画するように、前記半導体基板に素子分離領域を形成する工程（ａ）と、
前記第１の活性領域上に、第１のゲート電極の一部となる第１の金属含有導電膜を形成する工程（ｂ）と、
前記第２の活性領域上に、第２のゲート電極の一部となる第２の金属含有導電膜を形成する工程（ｃ）と、
前記第１の金属含有導電膜上から前記素子分離領域上を経て前記第２の金属含有導電膜の上まで、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となる第３の金属含有導電膜を前記第１の金属含有導電膜及び前記第２の金属含有導電膜のそれぞれと接するように連続的に形成する工程（ｄ）とを備え、
前記工程（ｄ）において、前記第１の金属含有導電膜及び前記第２の金属含有導電膜はそれぞれ前記素子分離領域上に互いに離間して形成されていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記半導体基板上に前記第１の金属含有導電膜を形成した後、前記第２の活性領域上の前記第１の金属含有導電膜を選択的に除去する工程を含み、
前記工程（ｃ）は、前記半導体基板上に前記第２の金属含有導電膜を形成した後、前記第１の活性領域上の前記第２の金属含有導電膜を選択的に除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第３の金属含有導電膜を前記素子分離領域と接するように形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第３の金属含有導電膜を、前記素子分離領域上における前記第１の金属含有導電膜と前記第２の金属含有導電膜とに挟まれたスペースを埋めるように形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の金属含有導電膜、前記素子分離領域及び前記第２の金属含有導電膜のそれぞれの上にシリコン膜を形成した後、前記第１の金属含有導電膜、前記第２の金属含有導電膜及び前記シリコン膜を前記第１のゲート電極及び前記第２のゲート電極のそれぞれの形状にパターニングし、その後、パターニングされた前記シリコン膜をシリサイド化して前記第３の金属含有導電膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）よりも後に、前記第３の金属含有導電膜上に、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となるシリコン膜を形成する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｅ）よりも後に、前記第１の金属含有導電膜、前記第２の金属含有導電膜、前記第３の金属含有導電膜及び前記シリコン膜を前記第１のゲート電極及び前記第２のゲート電極のそれぞれの形状にパターニングし、その後、パターニングされた前記シリコン膜の表面をシリサイド化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＭＩＰＳ（Metal inserted Poly-Si Stack）構造のＤＭＧ（Dual Metal Gate ）プロセスにおいて、ゲート電極等の配線の配線幅を太くする等により高集積化を妨げることなく、金属シリサイド膜のＰＮ境界における断線等に起因する配線の高抵抗化を抑制することを目的とした有効な半導体製造技術に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、微細化に伴い、トランジスタにおいても微細化が急速に進められている。これに伴って、トランジスタのゲート絶縁膜においては、薄膜化が進んでいる。ところが、従来のＳｉＯ2 やＳｉＯＮからなるゲート絶縁膜を薄膜化すると、ゲートリーク電流の値が無視できないほど増大してしまう。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜と称する）を用いることが検討されている。比誘電率の高いHigh-k膜をゲート絶縁膜として用いる場合、実際の物理膜厚を厚く確保してトンネル電流を抑えつつ、ＥＯＴ（等価酸化膜厚）を薄くしてトランジスタの高駆動力化、低消費電力化を実現することができる。
【０００３】
一方、ゲート電極においては、トランジスタの微細化に伴い、電極の空乏化に起因する容量の低下が問題となる。ゲート電極材料として、従来のようにポリシリコンを用いた場合、この容量の低下は、シリコン酸化膜の膜厚に換算して約０．４ｎｍの増大に相当する。この値は、薄膜化が求められているゲート絶縁膜の膜厚と比較すると、無視できない大きさである。そこで、ゲート電極においては、従来のポリシリコンに代えて、メタルを用いることが考えられている。メタルゲート電極を用いる場合、前述のようなゲート空乏化の問題を抑えることができる。しかしながら、High-kゲート絶縁膜にメタルゲート電極を適用するためには、Ｎ型ＭＩＳ（metal-insulator-semiconductor ）トランジスタ（以下「ＮＭＩＳトランジスタ」又は「ＮＭＩＳ」と称する）及びＰ型ＭＩＳトランジスタ（以下「ＰＭＩＳトランジスタ」又は「ＰＭＩＳ」と称する）のそれぞれについて適切なメタル材料を選定する必要がある。
【０００４】
メタルゲートプロセスは、ゲートファーストプロセス及びゲートラストプロセスの２種類に大きく分けることができる。ゲートファーストプロセスにおいては、ゲート電極を形成した後に、イオン注入や熱処理等を含むトランジスタ形成工程を行う。これに対して、ゲートラストプロセスにおいては、ダミーゲートを用いてトランジスタを形成した後に、ダミーゲートを除去してゲート電極を形成するため、ゲートファーストプロセスと比較して、より難易度が高いプロセスとなる。このため、現在、ゲートファーストプロセスを用いたメタルゲート電極形成の検討が行われている。尚、ゲートファーストプロセスにおいては、ゲート加工性やＣＭＯＳ（complementary-metal-oxide-semiconductor ）プロセスとの整合性等を考慮して、一般的にＭＩＰＳ構造が用いられている。
【０００５】
以上のように、次世代のプロセスとして、High-kゲート絶縁膜とＭＩＰＳ構造のＤＭＧとを適用することが検討されている（例えば非特許文献１参照）。
【０００６】
図１７は、非特許文献１に開示されているＭＩＰＳ構造のＤＭＧを備えた半導体装置の断面図、具体的には、ゲート幅方向（Ｗ方向）のトランジスタの断面図を示す。図１７に示すように、半導体基板１における素子分離形成領域ＲC には、ＮＭＩＳ形成領域ＲA の半導体基板１からなる第１の活性領域１ＡとＰＭＩＳ形成領域ＲB の半導体基板１からなる第２の活性領域１Ｂとを区画するＳＴＩ（shallow trench isolation）からなる素子分離領域２が形成されている。素子分離領域２に囲まれたＮＭＩＳ形成領域ＲA の第１の活性領域１ＡにはＰウェル領域１ａが形成されていると共に、素子分離領域２に囲まれたＰＭＩＳ形成領域ＲB の第２の活性領域１ＢにはＮウェル領域１ｂが形成されている。第１の活性領域１Ａ上にはゲート絶縁膜３ａを介してメタルゲート電極４ａが形成されている。第２の活性領域１Ｂ上にはゲート絶縁膜３ｂを介してメタルゲート電極４ｂが形成されている。メタルゲート電極４ａ及び４ｂの上並びに当該両電極の間に位置する素子分離領域２の上にはポリシリコン膜６が連続的に形成されている。尚、ポリシリコン膜６は、メタルゲート電極４ａ及び４ｂを電気的に接続する配線部分を含むゲート電極形状に加工されている。また、ポリシリコン膜６の表面はシリサイド化されており、それによってシリサイド層７が形成されている。また、図示していないが、イオン注入工程や熱処理工程等によって各ＭＩＳ形成領域ＲA 及びＲB にはソース・ドレイン領域等の不純物領域が形成されており、それによってトランジスタ構造が構成されている。
【非特許文献１】S.C.Song他、Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration、VLSI Techonology、2006年8月6日、P.16
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述の非特許文献１に開示されているＭＩＰＳ構造のＤＭＧによると、ＰＭＩＳトランジスタのゲート電極とＮＭＩＳトランジスタのゲート電極とを電気的に接続する配線、つまりＰＮ境界部配線において金属を含まない領域が存在するため、高抵抗化したり、断線したりする等の問題が生じる。具体的には、ＮＭＩＳ形成領域においてはＮＭＩＳ用のメタルゲート電極（メタルゲート電極４ａ）が存在し、ＰＭＩＳ形成領域にはＰＭＩＳ用のメタルゲート電極（メタルゲート電極４ｂ）が存在している一方、当該両ＭＩＳ形成領域の境界においてはＮＭＩＳ用のメタルもＰＭＩＳ用のメタルもそれぞれのパターニング工程によって除去されている。その結果、図１７に示すように、電流８は相対的に抵抗の低い箇所を流れるため、ＰＮ境界部配線（金属を含まない領域）においては、ポリシリコン膜６の最表面のシリサイド層７に電流が集中して流れるので、シリサイド層７が断線したり、それに起因して配線の高抵抗化が生じたりする。
【０００８】
尚、前述のような問題を防止するために、従来、ＰＮ境界部配線の配線幅を太くする等の対策が取られているが、これは高集積化の妨げとなる。
【０００９】
前記に鑑み、本発明は、ＭＩＰＳ構造のＤＭＧを有する半導体装置において高集積化を進展させつつ、ＰＮ境界部配線の断線や高抵抗化等の問題を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者らは、種々の検討を重ねた結果、ＭＩＰＳ構造のＤＭＧを有する半導体装置において、ＮＭＩＳ用のメタルゲート電極及びＰＭＩＳ用のメタルゲート電極のそれぞれの直上に、ポリシリコンよりも抵抗が低い材料からなる導電層を連続的に形成するという発明を想到した。
【００１１】
具体的には、本発明に係る半導体装置は、半導体基板における第１の活性領域上に形成され且つ第１の金属含有導電膜を有する第１のゲート電極と、前記半導体基板における第２の活性領域上に形成され且つ第２の金属含有導電膜を有する第２のゲート電極と、前記第１の活性領域と前記第２の活性領域とを区画するように前記半導体基板に形成された素子分離領域とを備え、前記第１の金属含有導電膜及び前記第２の金属含有導電膜はそれぞれ前記素子分離領域上に互いに離間して形成されており、前記第１の金属含有導電膜上から前記素子分離領域上を経て前記第２の金属含有導電膜の上まで、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となる第３の金属含有導電膜が連続的に形成されており、前記第３の金属含有導電膜は、前記第１の金属含有導電膜及び前記第２の金属含有導電膜のそれぞれと接している。
【００１２】
本発明に係る半導体装置によると、第１のゲート電極を構成する第１の金属含有導電膜、及び第２のゲート電極を構成する第２の金属含有導電膜のそれぞれの直上に、各ゲート電極の一部となる第３の金属含有導電膜、つまりポリシリコンよりも抵抗が低い材料からなる導電層が素子分離領域を横断するように連続的に形成されている。このため、第１のゲート電極と第２のゲート電極とを電気的に接続する配線、つまり素子分離領域上のＰＮ境界部配線が金属（第３の金属含有導電膜）を含むので、ＰＮ境界部配線の配線幅を太くする等の対策を講じることなく、ＰＮ境界部配線を低抵抗化することができる。これによって、ＭＩＰＳ構造のＤＭＧを有する半導体装置において高集積化を進展させつつ、従来のＭＩＰＳ構造におけるポリシリコン表面のシリサイドへの電流の集中に起因する当該シリサイドの断線等の問題、つまりＰＮ境界部配線の高抵抗化に起因する断線等の問題を防止することができる。
【００１３】
本発明に係る半導体装置において、前記第３の金属含有導電膜は前記素子分離領域と接していてもよい。このようにすると、第１のゲート電極を構成する第１の金属含有導電膜、及び第２のゲート電極を構成する第２の金属含有導電膜のそれぞれの直上に、第３の金属含有導電膜を素子分離領域と接するように形成することによって、本発明に係る半導体装置の構造を簡単に得ることができる。この場合、前記第３の金属含有導電膜は、前記素子分離領域上における前記第１の金属含有導電膜と前記第２の金属含有導電膜とに挟まれたスペースを埋めるように形成されていてもよい。
【００１４】
本発明に係る半導体装置において、前記第３の金属含有導電膜と前記素子分離領域との間にはシリコン領域が介在していてもよい。すなわち、ＭＩＰＳ構造におけるシリコンのうち素子分離領域の直上の部分はシリサイド化されていなくてもよい。
【００１５】
本発明に係る半導体装置において、前記第３の金属含有導電膜はシリサイドから構成されていてもよい。このようにすると、ＭＩＰＳ構造におけるシリコンをシリサイド化することによって、本発明に係る半導体装置の構造を簡単に得ることができる。この場合、前記シリサイドはＴｉ、Ｎｉ、Ｃｏ又はＰｔを含んでいてもよい。
【００１６】
本発明に係る半導体装置において、前記第３の金属含有導電膜上に、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となるシリコン膜がさらに形成されていてもよい。すなわち、ＭＩＰＳ構造においてメタルとシリコンとの間にさらに他のメタルを挿入することにより、本発明に係る半導体装置の構造を実現してもよい。尚、前記シリコン膜の表面はシリサイド化されていてもよい。
【００１７】
本発明に係る半導体装置において、前記第１の活性領域と前記第１のゲート電極との間に形成された第１の高誘電率ゲート絶縁膜と、前記第２の活性領域と前記第２のゲート電極との間に形成された第２の高誘電率ゲート絶縁膜とをさらに備えていてもよい。尚、本願において、高誘電率ゲート絶縁膜とは、誘電率がＳｉＯＮよりも高いゲート絶縁膜、例えばＨｆ系やＺｒ系の元素を含むゲート絶縁膜を意味する。
【００１８】
本発明に係る半導体装置において、前記第１のゲート電極がＮ型ＭＩＳトランジスタのゲート電極である場合には、前記第１の金属含有導電膜は、仕事関数が４．５５ｅＶ以下の材料、例えば、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料からなることが好ましい。
【００１９】
本発明に係る半導体装置において、前記第２のゲート電極がＰ型ＭＩＳトランジスタのゲート電極である場合には、前記第２の金属含有導電膜は、仕事関数が４．６５ｅＶ以上の材料、例えば、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料からなることが好ましい。
【００２０】
本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域と第２の活性領域とを区画するように、前記半導体基板に素子分離領域を形成する工程（ａ）と、前記第１の活性領域上に、第１のゲート電極の一部となる第１の金属含有導電膜を形成する工程（ｂ）と、前記第２の活性領域上に、第２のゲート電極の一部となる第２の金属含有導電膜を形成する工程（ｃ）と、前記第１の金属含有導電膜上から前記素子分離領域上を経て前記第２の金属含有導電膜の上まで、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となる第３の金属含有導電膜を前記第１の金属含有導電膜及び前記第２の金属含有導電膜のそれぞれと接するように連続的に形成する工程（ｄ）とを備え、前記工程（ｄ）において、前記第１の金属含有導電膜及び前記第２の金属含有導電膜はそれぞれ前記素子分離領域上に互いに離間して形成されている。
【００２１】
本発明に係る半導体装置の製造方法によると、第１のゲート電極を構成する第１の金属含有導電膜、及び第２のゲート電極を構成する第２の金属含有導電膜のそれぞれの直上に、各ゲート電極の一部となる第３の金属含有導電膜、つまりポリシリコンよりも抵抗が低い材料からなる導電層を素子分離領域を横断するように連続的に形成する。このため、第１のゲート電極と第２のゲート電極とを電気的に接続する配線、つまり素子分離領域上のＰＮ境界部配線が金属（第３の金属含有導電膜）を含むので、ＰＮ境界部配線の配線幅を太くする等の対策を講じることなく、ＰＮ境界部配線を低抵抗化することができる。これによって、ＭＩＰＳ構造のＤＭＧを有する半導体装置において高集積化を進展させつつ、従来のＭＩＰＳ構造におけるポリシリコン表面のシリサイドへの電流の集中に起因する当該シリサイドの断線等の問題、つまりＰＮ境界部配線の高抵抗化に起因する断線等の問題を防止することができる。
【００２２】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）は、前記半導体基板上に前記第１の金属含有導電膜を形成した後、前記第２の活性領域上の前記第１の金属含有導電膜を選択的に除去する工程を含み、前記工程（ｃ）は、前記半導体基板上に前記第２の金属含有導電膜を形成した後、前記第１の活性領域上の前記第２の金属含有導電膜を選択的に除去する工程を含んでいてもよい。このようにすると、金属含有導電膜のパターニング時におけるゲート絶縁膜の劣化を防止することができる。
【００２３】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記第３の金属含有導電膜を前記素子分離領域と接するように形成する工程を含んでいてもよい。このようにすると、第１のゲート電極を構成する第１の金属含有導電膜、及び第２のゲート電極を構成する第２の金属含有導電膜のそれぞれの直上に、第３の金属含有導電膜を素子分離領域と接するように形成することによって、本発明に係る半導体装置の構造を簡単に得ることができる。この場合、前記工程（ｄ）は、前記第３の金属含有導電膜を、前記素子分離領域上における前記第１の金属含有導電膜と前記第２の金属含有導電膜とに挟まれたスペースを埋めるように形成する工程を含んでいてもよい。
【００２４】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記第１の金属含有導電膜、前記素子分離領域及び前記第２の金属含有導電膜のそれぞれの上にシリコン膜を形成した後、前記第１の金属含有導電膜、前記第２の金属含有導電膜及び前記シリコン膜を前記第１のゲート電極及び前記第２のゲート電極のそれぞれの形状にパターニングし、その後、パターニングされた前記シリコン膜をシリサイド化して前記第３の金属含有導電膜を形成する工程を含んでいてもよい。このようにすると、ＭＩＰＳ構造におけるシリコンをシリサイド化することによって、本発明に係る半導体装置の構造を簡単に得ることができる。この場合、前記工程（ｄ）は、前記第３の金属含有導電膜と前記素子分離領域との間に前記シリコン領域の一部を残存させる工程を含んでいてもよい。言い換えると、ＭＩＰＳ構造におけるシリコンのうち素子分離領域の直上の部分をシリサイド化しなくてもよい。
【００２５】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）よりも後に、前記第３の金属含有導電膜上に、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの一部となるシリコン膜を形成する工程（ｅ）をさらに備えていてもよい。すなわち、ＭＩＰＳ構造においてメタルとシリコンとの間にさらに他のメタルを挿入することにより、本発明に係る半導体装置の構造を実現してもよい。尚、前記工程（ｅ）よりも後に、前記第１の金属含有導電膜、前記第２の金属含有導電膜、前記第３の金属含有導電膜及び前記シリコン膜を前記第１のゲート電極及び前記第２のゲート電極のそれぞれの形状にパターニングし、その後、パターニングされた前記シリコン膜の表面をシリサイド化する工程をさらに備えていてもよい。
【発明の効果】
【００２６】
本発明によると、第１のゲート電極と第２のゲート電極とを電気的に接続するＰＮ境界部配線が金属を含むため、ＰＮ境界部配線の配線幅を太くする等の対策を講じることなく、ＰＮ境界部配線を低抵抗化することができる。従って、ＭＩＰＳ構造のＤＭＧを有する半導体装置において高集積化を進展させつつ、ＰＮ境界部配線の高抵抗化に起因する断線等の問題を防止することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２８】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の断面構成を示しており、図１（ａ）はゲート長方向（Ｌ方向）の断面図であり、図１（ｂ）はゲート幅方向（Ｗ方向）の断面図である。尚、図中において、左側に示す「ＲA 」はＮＭＩＳトランジスタが形成されるＮＭＩＳ形成領域を示し、右側に示す「ＲB 」はＰＭＩＳトランジスタが形成されるＰＭＩＳ形成領域を示し、中央に示す「ＲC 」は素子分離領域が形成される素子分離形成領域を示している。
【００２９】
図１（ａ）及び（ｂ）に示すように、半導体基板１０１における素子分離形成領域ＲC  には、ＮＭＩＳ形成領域ＲA の半導体基板１０１からなる第１の活性領域１０１ＡとＰＭＩＳ形成領域ＲB の半導体基板１０１からなる第２の活性領域１０１Ｂとを区画するＳＴＩからなる素子分離領域１０２が形成されている。素子分離領域１０２に囲まれたＮＭＩＳ形成領域ＲA の第１の活性領域１０１ＡにはＰウェル領域１０１ａが形成されていると共に、素子分離領域１０２に囲まれたＰＭＩＳ形成領域ＲB の第２の活性領域１０１ＢにはＮウェル領域１０１ｂが形成されている。第１の活性領域１０１Ａ上には第１のゲート絶縁膜１０３ａを介して第１のゲート電極１２２ａが形成されていると共に、第２の活性領域１０１Ｂ上には第２のゲート絶縁膜１０３ｂを介して第２のゲート電極１２２ｂが形成されている。ゲート絶縁膜１０３ａ及び１０３ｂは、例えばHigh-k膜であるＨｆＳｉＯ膜からなる。ＮＭＩＳトランジスタの第１のゲート電極１２２ａは、第１のゲート絶縁膜１０３ａ上に形成された第１の金属含有導電膜１０４ａと、第１の金属含有導電膜１０４ａ上に形成された第３の金属含有導電膜１１３とから構成されており、ＰＭＩＳトランジスタの第２のゲート電極１２２ｂは、第２のゲート絶縁膜１０３ｂ上に形成された第２の金属含有導電膜１０４ｂと、第２の金属含有導電膜１０４ｂ上に形成された第３の金属含有導電膜１１３とから構成されている。第１の金属含有導電膜１０４ａは、例えば、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料からなり、第２の金属含有導電膜１０４ｂは、例えば、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料からなり、第３の金属含有導電膜１１３は、例えば、Ｔｉ、Ｎｉ、Ｃｏ又はＰｔを含むシリサイドからなる。
【００３０】
また、図１（ａ）及び（ｂ）に示すように、ゲート電極１２２ａ及び１２２ｂのそれぞれの側面には絶縁性オフセットスペーサー１０７を介して絶縁性サイドウォールスペーサー１０９が形成されている。第１の活性領域１０１Ａの表面部における絶縁性サイドウォールスペーサー１０９の下側にはＮ型エクステンション領域（浅いＮ型ソース・ドレイン領域）１０８ａが形成されており、その外側にはＮ型ソース・ドレイン領域（深いＮ型ソース・ドレイン領域）１１０ａが形成されている。第２の活性領域１０１Ｂの表面部における絶縁性サイドウォールスペーサー１０９の下側にはＰ型エクステンション領域（浅いＰ型ソース・ドレイン領域）１０８ｂが形成されており、その外側にはＰ型ソース・ドレイン領域（深いＰ型ソース・ドレイン領域）１１０ｂが形成されている。ソース・ドレイン領域１１０ａ及び１１０ｂの表面部にはシリサイド層１１１が形成されている。半導体基板１０１上の全面に、ゲート電極１２２ａ及び１２２ｂがそれぞれの上面を除いて埋まるように、層間絶縁膜１１２が形成されている。
【００３１】
尚、図１（ａ）に示す本実施形態では、ゲート電極１２２ａ及び１２２ｂの上面高さは層間絶縁膜１１２の上面高さと同じであるが、両者は必ずしも同じ高さである必要はない。例えば、ゲート電極１２２ａ及び１２２ｂの上面高さは層間絶縁膜１１２の上面高さよりも高くても良い。
【００３２】
本実施形態の特徴は、ゲート電極１２２ａ及び１２２ｂのそれぞれの一部となる第３の金属含有導電膜１１３が、第１の金属含有導電膜１０４ａ及び第２の金属含有導電膜１０４ｂのそれぞれと接するように、第１の金属含有導電膜１０４ａ上から素子分離領域１０２上を経て第２の金属含有導電膜１０４ｂの上まで連続的に形成されていることである。
【００３３】
尚、本実施形態において、図１（ｂ）に示すように、Ｗ方向において、第１のゲート電極１２２ａを構成する第１の金属含有導電膜１０４ａは、第１の活性領域１０１Ａ上及びそれに隣接する素子分離領域１０２の端部上に形成されており、第２のゲート電極１２２ｂを構成する第２の金属含有導電膜１０４ｂは、第２の活性領域１０１Ｂ上及びそれに隣接する素子分離領域１０２の端部上に形成されている。すなわち、Ｗ方向において、第１の活性領域１０１Ａと第２の活性領域１０１Ｂとの間に位置する素子分離領域１０２上で、第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとは分断されている。また、本実施形態において、第３の金属含有導電膜１１３は、素子分離領域１０２上における第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとに挟まれたスペースを埋めるように、言い換えると、素子分離領域１０２と接するように形成されている。
【００３４】
以下、図１（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造するための方法について説明する。図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）、（ｂ）及び図１０（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図２（ａ）、（ｃ）、図３（ａ）、（ｃ）、図４（ａ）、（ｃ）、図５（ａ）、（ｃ）、図６（ａ）、（ｃ）、図７（ａ）、（ｃ）、図８（ａ）、（ｃ）、図９（ａ）及び図１０（ａ）はＬ方向の断面図であり、図２（ｂ）、（ｄ）、図３（ｂ）、（ｄ）、図４（ｂ）、（ｄ）、図５（ｂ）、（ｄ）、図６（ｂ）、（ｄ）、図７（ｂ）、（ｄ）、図８（ｂ）、（ｄ）、図９（ｂ）及び図１０（ｂ）はＷ方向の断面図である。
【００３５】
まず、図２（ａ）及び（ｂ）に示すように、半導体基板１０１における素子分離形成領域ＲC に、ＮＭＩＳ形成領域ＲA の半導体基板１０１からなる第１の活性領域１０１ＡとＰＭＩＳ形成領域ＲB の半導体基板１０１からなる第２の活性領域１０１Ｂとを区画するＳＴＩからなる素子分離領域１０２を形成する。次に、素子分離領域１０２に囲まれたＮＭＩＳ形成領域ＲA の第１の活性領域１０１ＡにＰウェル領域１０１ａを形成すると共に、素子分離領域１０２に囲まれたＰＭＩＳ形成領域ＲB の第２の活性領域１０１ＢにＮウェル領域１０１ｂを形成する。次に、半導体基板１０１の全面に、ＮＭＩＳトランジスタ用の第１のゲート絶縁膜１０３ａとして、例えばHigh-k膜であるＨｆＳｉＯ膜をＣＶＤ（chemical vapor deposition ）法により成膜する。
【００３６】
次に、図２（ｃ）及び（ｄ）に示すように、第１のゲート絶縁膜１０３ａ上に、ＮＭＩＳトランジスタ用のメタルゲート電極として、例えば、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料からなる厚さ２０ｎｍ程度の第１の金属含有導電膜１０４ａを成膜する。
【００３７】
次に、図３（ａ）及び（ｂ）に示すように、ＰＭＩＳ形成領域ＲB に堆積されたＮＭＩＳトランジスタ用の第１のゲート絶縁膜１０３ａ及び第１の金属含有導電膜１０４ａを除去するために、第１の金属含有導電膜１０４ａ上に、第１の活性領域１０１Ａ及びそれに隣接する素子分離領域１０２の端部を覆い且つＰＭＩＳ形成領域ＲB が開口された厚さ４０ｎｍ程度のハードマスク１０５ａを形成する。ハードマスク１０５ａの材料としては、金属材料を酸化させないような材料、例えばＳｉ系の材料が好ましい。
【００３８】
次に、図３（ｃ）及び（ｄ）に示すように、ハードマスク１０５ａを用いて、ＰＭＩＳ形成領域ＲB の第１のゲート絶縁膜１０３ａ及び第１の金属含有導電膜１０４ａをウェットエッチング又はドライエッチングによって除去する。このとき、第１のゲート絶縁膜１０３ａ及び第１の金属含有導電膜１０４ａが、第１の活性領域１０１ａ上のみならず、それに隣接する素子分離領域１０２の端部上にも残存するように、エッチングを行う。尚、ドライエッチングを用いる場合、同一チャンバー内においてエッチャント等のエッチング条件を変えることによって第１のゲート絶縁膜１０３ａ及び第１の金属含有導電膜１０４ａに対して連続的にエッチングを行ってもよい。
【００３９】
次に、図４（ａ）及び（ｂ）に示すように、半導体基板１０１の全面に、ＰＭＩＳトランジスタ用の第２のゲート絶縁膜１０３ｂとして、例えばHigh-k膜であるＨｆＳｉＯ膜をＣＶＤ法により成膜する。
【００４０】
次に、図４（ｃ）及び（ｄ）に示すように、第２のゲート絶縁膜１０３ｂ上に、ＰＭＩＳトランジスタ用のメタルゲート電極として、例えば、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料からなる厚さ２０ｎｍ程度の第２の金属含有導電膜１０４ｂを成膜する。
【００４１】
次に、図５（ａ）及び（ｂ）に示すように、ＮＭＩＳ形成領域ＲA に堆積されたＰＭＩＳトランジスタ用の第２のゲート絶縁膜１０３ｂ及び第２の金属含有導電膜１０４ｂを除去するために、第２の金属含有導電膜１０４ｂ上に、第２の活性領域１０１Ｂ及びそれに隣接する素子分離領域１０２の端部を覆い且つＮＭＩＳ形成領域ＲA が開口された厚さ４０ｎｍ程度のハードマスク１０５ｂを形成する。ハードマスク１０５ｂの材料としては、金属材料を酸化させないような材料、例えばＳｉ系の材料が好ましい。
【００４２】
次に、図５（ｃ）及び（ｄ）に示すように、ハードマスク１０５ｂを用いて、ＮＭＩＳ形成領域ＲA の第２のゲート絶縁膜１０３ｂ及び第２の金属含有導電膜１０４ｂをウェットエッチング又はドライエッチングによって除去する。このとき、ＮＭＩＳ形成領域ＲA においてはハードマスク１０５ａがエッチングストッパーとして機能する。また、このとき、第２のゲート絶縁膜１０３ｂ及び第２の金属含有導電膜１０４ｂが、第２の活性領域１０１Ｂ上のみならず、それに隣接する素子分離領域１０２の端部上にも残存するように、エッチングを行う。これにより、第１の活性領域１０１Ａと第２の活性領域１０１Ｂとの間に位置する素子分離領域１０２上において、第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとは少なくとも所定の距離（第２のゲート絶縁膜１０３ｂ及び第２の金属含有導電膜１０４ｂの合計厚さ）以上離間して形成される。尚、ドライエッチングを用いる場合、同一チャンバー内においてエッチャント等のエッチング条件を変えることによって第２のゲート絶縁膜１０３ｂ及び第２の金属含有導電膜１０４ｂに対して連続的にエッチングを行ってもよい。
【００４３】
尚、図３（ｃ）及び（ｄ）に示す工程で、ＰＭＩＳ形成領域ＲB の第１のゲート絶縁膜１０３ａを除去せずに、これをＰＭＩＳトランジスタ用のゲート絶縁膜として用いることも可能ではあるが、その場合、図４（ｃ）及び（ｄ）に示す工程で第２の金属含有導電膜１０４ｂを成膜した際に、ＰＭＩＳ形成領域ＲB に残存する第１のゲート絶縁膜１０３ａの劣化は不可避である。従って、本実施形態では、各トランジスタ用にメタルゲート電極のみならずゲート絶縁膜も作り分けている。
【００４４】
次に、図６（ａ）及び（ｂ）に示すように、ハードマスク１０５ａ及び１０５ｂを除去した後、図６（ｃ）及び（ｄ）に示すように、半導体基板１０１上の全面に、例えば厚さ１００ｎｍ程度のポリシリコン膜１０６を成膜する。
【００４５】
次に、図７（ａ）及び（ｂ）に示すように、ＮＭＩＳ形成領域ＲA のポリシリコン膜１０６及び第１の金属含有導電膜１０４ａ、並びにＰＭＩＳ形成領域ＲB のポリシリコン膜１０６及び第２の金属含有導電膜１０４ｂをそれぞれドライエッチングによりパターニングする。これにより、第１の活性領域１０１Ａ上に第１のゲート絶縁膜１０３ａを介して、第１の金属含有導電膜１０４ａ及びポリシリコン膜１０６からなる第１のゲート部１２１ａを形成すると共に、第２の活性領域１０１Ｂ上に第２のゲート絶縁膜１０３ｂを介して、第２の金属含有導電膜１０４ｂ及びポリシリコン膜１０６からなる第２のゲート部１２１ｂを形成する。このとき、図７（ｂ）に示すように、第１のゲート部１２１ａのポリシリコン膜１０６と、第２のゲート部１２１ｂのポリシリコン膜１０６とは、素子分離領域１０２上に形成されたポリシリコン膜１０６を介して一体的に形成されている。さらに、図７（ａ）及び（ｂ）に示す工程において、第１のゲート部１２１ａの外側の第１のゲート絶縁膜１０３ａ、及び第２のゲート部１２１ｂの外側の第２のゲート絶縁膜１０３ｂがそれぞれ除去される。尚、本実施形態においては、金属含有導電膜１０４ａ及び１０４ｂの材料並びにエッチング条件を適切に選択することにより、同一チャンバー内においてポリシリコン膜１０６並びに金属含有導電膜１０４ａ及び１０４ｂに対して連続的にエッチングを行い、それによってゲート部１２１ａ及び１２１ｂのパターニング形成を同時に行う。
【００４６】
次に、図７（ｃ）及び（ｄ）に示すように、ゲート部１２１ａ及び１２１ｂのそれぞれの側面上に絶縁性オフセットスペーサー１０７を形成した後、ゲート部１２１ａ及び１２１ｂ並びに絶縁性オフセットスペーサー１０７をマスクとして、第１の活性領域１０１Ａ及び第２の活性領域１０１Ｂのそれぞれに対してイオン注入を行うことにより、Ｎ型エクステンション領域（浅いＮ型ソース・ドレイン領域）１０８ａ及びＰ型エクステンション領域（浅いＰ型ソース・ドレイン領域）１０８ｂを形成する。
【００４７】
次に、図８（ａ）及び（ｂ）に示すように、ゲート部１２１ａ及び１２１ｂのそれぞれの側面に絶縁性オフセットスペーサー１０７を介して絶縁性サイドウォールスペーサー１０９を形成した後、ゲート部１２１ａ及び１２１ｂ並びに絶縁性オフセットスペーサー１０７及び絶縁性サイドウォールスペーサー１０９をマスクとして、第１の活性領域１０１Ａ及び第２の活性領域１０１Ｂのそれぞれに対してイオン注入を行うことにより、Ｎ型ソース・ドレイン領域（深いＮ型ソース・ドレイン領域）１１０ａ及びＰ型ソース・ドレイン領域（深いＰ型ソース・ドレイン領域）１１０ｂを形成する。
【００４８】
次に、図８（ｃ）及び（ｄ）に示すように、ゲート部１２１ａ及び１２１ｂを構成するポリシリコン膜１０６の表面部、及びソース・ドレイン領域１１０ａ及び１１０ｂの表面部をシリサイド化してシリサイド層１１１を形成する。これにより、ソース・ドレイン領域１１０ａ及び１１０ｂを低抵抗化することができる。尚、本実施形態において、ゲート部１２１ａ及び１２１ｂを構成するポリシリコン膜１０６の表面部には、必ずしもシリサイド層１１１を形成する必要はない。
【００４９】
次に、図９（ａ）及び（ｂ）に示すように、半導体基板１０１上の全面に、ゲート部１２１ａ及び１２１ｂを覆うことができる厚さ（例えば２００ｎｍ以上）を持つ層間絶縁膜１１２を成膜する。その後、図１０（ａ）及び（ｂ）に示すように、例えばＣＭＰ（chemical mechanical polishing ）法により、ゲート部１２１ａ及び１２１ｂの表面部に設けられているシリサイド層１１１が露出するまで層間絶縁膜１１２を研磨する。このとき、ゲート部１２１ａ及び１２１ｂの表面のシリサイド層１１１については必ずしも残存させる必要はなく、ゲート部１２１ａ及び１２１ｂを構成するポリシリコン膜１０６の表面が露出するまで層間絶縁膜１１２を研磨してもよい。また、層間絶縁膜１１２を研磨する際に、ＣＭＰ法に代えてドライエッチング法を用いてもよい。
【００５０】
次に、ゲート部１２１ａ及び１２１ｂの上に、例えばＴｉ、Ｎｉ、Ｃｏ又はＰｔ等からなる金属膜（図示省略）を例えば１００ｎｍ程度の厚さ（ポリシリコン膜１０６を十分にシリサイド化することができる厚さ）で堆積した後、熱処理を行うことにより、ゲート部１２１ａ及び１２１ｂを構成するポリシリコン膜１０６と前記金属膜とを反応させ、その後、未反応の前記金属膜を除去した後、再度熱処理を行うことにより、シリサイドからなる第３の金属含有導電膜１１３を形成する。これにより、図１（ａ）及び（ｂ）に示す本実施形態の半導体装置、つまり、第１の金属含有導電膜１０４ａ及び第３の金属含有導電膜１１３からなる第１のゲート電極１２２ａを有するＮＭＩＳトランジスタと、第２の金属含有導電膜１０４ｂ及び第３の金属含有導電膜１１３からなる第２のゲート電極１２２ｂを有するＰＭＩＳトランジスタとを備えた半導体装置が得られる。
【００５１】
尚、本実施形態においては、ポリシリコン膜１０６を完全にシリサイド化することにより、第１の金属含有導電膜１０４ａ及び第２の金属含有導電膜１０４ｂ並びに素子分離領域１０２のそれぞれと接するように第３の金属含有導電膜１１３を形成する。また、本実施形態においては、工程を簡単化するため、ゲート部１２１ａ及び１２１ｂの表面にシリサイド層１１１を残存させたまま、ポリシリコン膜１０６のシリサイド化を行うが、これによる弊害は特にない。
【００５２】
最後に、図示は省略しているが、公知の技術を用いて、ゲート電極１２２ａ及び１２２ｂ並びにソース・ドレイン領域１１０ａ及び１１０ｂと電気的に接続するコンタクトや配線を形成する。
【００５３】
以上に説明したように、第１の実施形態によると、第１のゲート電極１２２ａを構成する第１の金属含有導電膜１０４ａ、及び第２のゲート電極１２２ｂを構成する第２の金属含有導電膜１０４ｂのそれぞれの直上に、各ゲート電極１２２ａ及び１２２ｂの一部となる第３の金属含有導電膜１１３、つまりポリシリコンよりも抵抗が低い材料（シリサイド）からなる導電層が素子分離領域１０２を横断するように連続的に形成されている。このため、第１のゲート電極１２２ａと第２のゲート電極１２２ｂとを電気的に接続する配線、つまり素子分離領域１０２上のＰＮ境界部配線が金属（第３の金属含有導電膜１１３）を含むので、ＰＮ境界部配線の配線幅を太くする等の対策を講じることなく、ＰＮ境界部配線を低抵抗化することができる。これによって、ＭＩＰＳ構造のＤＭＧを有する半導体装置において高集積化を進展させつつ、従来のＭＩＰＳ構造におけるポリシリコン表面のシリサイドへの電流の集中に起因する当該シリサイドの断線等の問題、つまりＰＮ境界部配線の高抵抗化に起因する断線等の問題を防止することができる。
【００５４】
また、第１の実施形態によると、第３の金属含有導電膜１１３がシリサイドから構成されているため、ＭＩＰＳ構造におけるシリコンをシリサイド化することによって、本実施形態に係る半導体装置の構造を簡単に得ることができる。
【００５５】
また、第１の実施形態によると、各ＭＩＳ形成領域ＲA 及びＲB においてメタルゲート電極となる金属含有導電膜１０４ａ及び１０４ｂのみならずゲート絶縁膜１０３ａ及び１０３ｂをも作り分けているので、金属含有導電膜１０４ａ及び１０４ｂのパターニング時におけるゲート絶縁膜１０３ａ及び１０３ｂの劣化を防止することができる。
【００５６】
尚、第１の実施形態において、ＮＭＩＳトランジスタの第１のゲート電極１２２ａを構成する第１の金属含有導電膜１０４ａの材料として、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料を用いたが、これに限らず、仕事関数が４．５５ｅＶ以下の材料を用いてよい。
【００５７】
また、第１の実施形態において、ＰＭＩＳトランジスタの第２のゲート電極１２２ｂを構成する第２の金属含有導電膜１０４ｂの材料として、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料を用いたが、これに限らず、仕事関数が４．６５ｅＶ以上の材料を用いてよい。
【００５８】
また、第１の実施形態において、ゲート部１２１ａ及び１２１ｂの表面にシリサイド層１１１を残存させたまま、ポリシリコン膜１０６のシリサイド化を行って第３の金属含有導電膜１１３を形成したが、これに代えて、ＣＭＰやエッチング等によってゲート部１２１ａ及び１２１ｂの表面のシリサイド層１１１を削り取ってポリシリコン膜１０６の表面を露出させてから、ポリシリコン膜１０６のシリサイド化を行って第３の金属含有導電膜１１３を形成してもよい。
【００５９】
また、第１の実施形態において、ゲート部１２１ａ及び１２１ｂの表面にシリサイド層１１１を形成しなくてもよい。具体的には、図６（ｃ）及び（ｄ）に示す工程でポリシリコン膜１０６上にハードマスクを形成し、図７（ａ）及び（ｂ）に示す工程で当該ハードマスクをポリシリコン膜１０６等と共にパターニングし、図８（ｃ）及び（ｄ）に示す工程で当該ハードマスクによってポリシリコン膜１０６の表面のシリサイド化を防止し、その後、当該ハードマスクを除去してから、ポリシリコン膜１０６のシリサイド化を行って第３の金属含有導電膜１１３を形成してもよい。
【００６０】
また、第１の実施形態において、素子分離領域１０２上における第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとに挟まれたスペースを埋めるように、言い換えると、素子分離領域１０２と接するように、シリサイドからなる第３の金属含有導電膜１１３を形成した。しかし、これに代えて、図１１（本実施形態の半導体装置におけるＷ方向の断面構成のバリエーション）に示すように、素子分離領域１０２と第３の金属含有導電膜１１３との間にポリシリコン膜１０６の一部が残存するように、ポリシリコン膜１０６のシリサイド化を行って第３の金属含有導電膜１１３を形成してもよい。すなわち、第３の金属含有導電膜１１３は、第１の金属含有導電膜１０４ａの直上から第２の金属含有導電膜１０４ｂの直上まで連続的に形成されていれば、素子分離領域１０２と接していなくてもよい。言い換えると、素子分離領域１０２上における第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとに挟まれたスペースを埋めるポリシリコン膜１０６はシリサイド化されていなくてもよい。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６２】
図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の断面構成を示しており、図１２（ａ）はゲート長方向（Ｌ方向）の断面図であり、図１２（ｂ）はゲート幅方向（Ｗ方向）の断面図である。
【００６３】
図１２（ａ）及び（ｂ）に示すように、半導体基板１０１における素子分離形成領域ＲC には、ＮＭＩＳ形成領域ＲA の半導体基板１０１からなる第１の活性領域１０１ＡとＰＭＩＳ形成領域ＲB の半導体基板１０１からなる第２の活性領域１０１Ｂとを区画するＳＴＩからなる素子分離領域１０２が形成されている。素子分離領域１０２に囲まれたＮＭＩＳ形成領域ＲA の第１の活性領域１０１ＡにはＰウェル領域１０１ａが形成されていると共に、素子分離領域１０２に囲まれたＰＭＩＳ形成領域ＲB の第２の活性領域１０１ＢにはＮウェル領域１０１ｂが形成されている。第１の活性領域１０１Ａ上には第１のゲート絶縁膜１０３ａを介して第１のゲート電極１３２ａが形成されていると共に、第２の活性領域１０１Ｂ上には第２のゲート絶縁膜１０３ｂを介して第２のゲート電極１３２ｂが形成されている。ゲート絶縁膜１０３ａ及び１０３ｂは、例えばHigh-k膜であるＨｆＳｉＯ膜からなる。ＮＭＩＳトランジスタの第１のゲート電極１３２ａは、第１のゲート絶縁膜１０３ａ上に形成された第１の金属含有導電膜１０４ａと、第１の金属含有導電膜１０４ａ上に形成された第３の金属含有導電膜１０４ｃと、第３の金属含有導電膜１０４ｃ上に形成されたポリシリコン膜１０６と、ポリシリコン膜１０６の表面部に形成されたシリサイド層１１１とから構成されている。ＰＭＩＳトランジスタの第２のゲート電極１３２ｂは、第２のゲート絶縁膜１０３ｂ上に形成された第２の金属含有導電膜１０４ｂと、第２の金属含有導電膜１０４ｂ上に形成された第３の金属含有導電膜１０４ｃと、第３の金属含有導電膜１０４ｃ上に形成されたポリシリコン膜１０６と、ポリシリコン膜１０６の表面部に形成されたシリサイド層１１１とから構成されている。第１の金属含有導電膜１０４ａは、例えば、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料からなり、第２の金属含有導電膜１０４ｂは、例えば、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料からなる。第３の金属含有導電膜１０４ｃの材料は、ポリシリコンよりも抵抗が低い材料であれば、特に限定されないが、例えば、第１の金属含有導電膜１０４ａ又は第２の金属含有導電膜１０４ｂと同様の高融点金属含有材料を用いることができる。
【００６４】
また、図１２（ａ）及び（ｂ）に示すように、ゲート電極１３２ａ及び１３２ｂのそれぞれの側面には絶縁性オフセットスペーサー１０７を介して絶縁性サイドウォールスペーサー１０９が形成されている。第１の活性領域１０１Ａの表面部における絶縁性サイドウォールスペーサー１０９の下側にはＮ型エクステンション領域（浅いＮ型ソース・ドレイン領域）１０８ａが形成されており、その外側にはＮ型ソース・ドレイン領域（深いＮ型ソース・ドレイン領域）１１０ａが形成されている。第２の活性領域１０１Ｂの表面部における絶縁性サイドウォールスペーサー１０９の下側にはＰ型エクステンション領域（浅いソＰ型ース・ドレイン領域）１０８ｂが形成されており、その外側にはＰ型ソース・ドレイン領域（深いＰ型ソース・ドレイン領域）１１０ｂが形成されている。ソース・ドレイン領域１１０ａ及び１１０ｂの表面部にはシリサイド層１１１が形成されている。半導体基板１０１上の全面に、ゲート電極１３２ａ及び１３２ｂが埋まるように、層間絶縁膜１１２が形成されている。
【００６５】
本実施形態の特徴は、ゲート電極１３２ａ及び１３２ｂのそれぞれの一部となる第３の金属含有導電膜１０４ｃが、第１の金属含有導電膜１０４ａ、第２の金属含有導電膜１０４ｂ及び素子分離領域１０２のそれぞれと接するように、第１の金属含有導電膜１０４ａ上から素子分離領域１０２上を経て第２の金属含有導電膜１０４ｂの上まで連続的に形成されていることである。
【００６６】
尚、本実施形態において、図１２（ｂ）に示すように、Ｗ方向において、第１のゲート電極１３２ａを構成する第１の金属含有導電膜１０４ａは、第１の活性領域１０１Ａ上及びそれに隣接する素子分離領域１０２の端部上に形成されており、第２のゲート電極１３２ｂを構成する第２の金属含有導電膜１０４ｂは、第２の活性領域１０１Ｂ上及びそれに隣接する素子分離領域１０２の端部上に形成されている。すなわち、Ｗ方向においては、素子分離領域１０２上で第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとは分断されている。また、本実施形態においては、第３の金属含有導電膜１０４ｃは、素子分離領域１０２上における第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとに挟まれたスペース内に凹部が残るように形成されており、当該凹部を埋めるようにポリシリコン膜１０６がさらに形成されている。
【００６７】
以下、図１２（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造するための方法について説明する。図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｄ）及び図１５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１３（ａ）、（ｃ）、図１４（ａ）、（ｃ）及び図１５（ａ）、（ｃ）はＬ方向の断面図であり、図１３（ｂ）、（ｄ）、図１４（ｂ）、（ｄ）及び図１５（ｂ）、（ｄ）はＷ方向の断面図である。
【００６８】
まず、本実施形態においては、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｄ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を実施した後、図１３（ａ）及び（ｂ）に示すように、ハードマスク１０５ａ及び１０５ｂを除去する。これにより、ＮＭＩＳ形成領域ＲA の第１の活性領域１０１Ａ上に第１のゲート絶縁膜１０３ａを介して第１の金属含有導電膜１０４ａが形成されると共に、ＰＭＩＳ形成領域ＲB の第２の活性領域１０１Ｂ上に第２のゲート絶縁膜１０３ｂを介して第２の金属含有導電膜１０４ｂが形成される。
【００６９】
次に、図１３（ｃ）及び（ｄ）に示すように、半導体基板１０１上の全面に、例えば金属含有導電膜１０４ａ又は１０４ｂと同様の高融点金属含有材料からなる厚さ１０ｎｍ程度の第３の金属含有導電膜１０４ｃを成膜した後、第３の金属含有導電膜１０４ｃ上に例えば厚さ１００ｎｍ程度のポリシリコン膜１０６を成膜する。
【００７０】
次に、図１４（ａ）及び（ｂ）に示すように、ＮＭＩＳ形成領域ＲA のポリシリコン膜１０６、第３の金属含有導電膜１０４ｃ及び第１の金属含有導電膜１０４ａ、並びにＰＭＩＳ形成領域ＲB のポリシリコン膜１０６、第３の金属含有導電膜１０４ｃ及び第２の金属含有導電膜１０４ｂをそれぞれドライエッチングによりパターニングする。これにより、第１の活性領域１０１Ａ上に第１のゲート絶縁膜１０３ａを介して、第１の金属含有導電膜１０４ａ、第３の金属含有誘電膜１０４ｃ及びポリシリコン膜１０６からなる第１のゲート部１３１ａを形成すると共に、第２の活性領域１０１Ｂ上に第２のゲート絶縁膜１０３ｂを介して、第２の金属含有導電膜１０４ｂ、第３の金属含有誘電膜１０４ｃ及びポリシリコン膜１０６からなる第２のゲート部１３１ｂを形成する。このとき、図１４（ｂ）に示すように、第１のゲート部１２１ａを構成する第３の金属含有誘電膜１０４ｃ及びポリシリコン膜１０６と、第２のゲート部１２１ｂを構成する第３の金属含有誘電膜１０４ｃ及びポリシリコン膜１０６とは、素子分離領域１０２上に形成された第３の金属含有誘電膜１０４ｃ及びポリシリコン膜１０６を介して一体的に形成されている。さらに、図１４（ａ）及び（ｂ）に示す工程において、第１のゲート部１３１ａの外側の第１のゲート絶縁膜１０３ａ、及び第２のゲート部１３１ｂの外側の第２のゲート絶縁膜１０３ｂがそれぞれ除去される。尚、本実施形態においては、金属含有導電膜１０４ａ及び１０４ｂの材料並びにエッチング条件を適切に選択することにより、同一チャンバー内においてポリシリコン膜１０６、第３の金属含有導電膜１０４ｃ並びに第１及び第２の金属含有導電膜１０４ａ及び１０４ｂに対して連続的にエッチングを行い、それによってゲート部１３１ａ及び１３１ｂのパターニング形成を同時に行う。
【００７１】
次に、図１４（ｃ）及び（ｄ）に示すように、ゲート部１３１ａ及び１３１ｂのそれぞれの側面上に絶縁性オフセットスペーサー１０７を形成した後、第１のゲート部１３１ａ及び１３１ｂ並びに絶縁性オフセットスペーサー１０７をマスクとして、第１の活性領域１０１Ａ及び第２の活性領域１０１Ｂのそれぞれに対してイオン注入を行うことにより、Ｎ型エクステンション領域（浅いＮ型ソース・ドレイン領域）１０８ａ及びＰ型エクステンション領域（浅いＰ型ソース・ドレイン領域）１０８ｂを形成する。
【００７２】
次に、図１５（ａ）及び（ｂ）に示すように、ゲート部１３１ａ及び１３１ｂのそれぞれの側面上に絶縁性オフセットスペーサー１０７を介して絶縁性サイドウォールスペーサー１０９を形成した後、ゲート部１３１ａ及び１３１ｂ並びに絶縁性オフセットスペーサー１０７及び絶縁性サイドウォールスペーサー１０９をマスクとして、第１の活性領域１０１Ａ及び第２の活性領域１０１Ｂのそれぞれに対してイオン注入を行うことにより、Ｎ型ソース・ドレイン領域（深いＮ型ソース・ドレイン領域）１１０ａ及びＰ型ソース・ドレイン領域（深いＰ型ソース・ドレイン領域）１１０ｂを形成する。
【００７３】
次に、図１５（ｃ）及び（ｄ）に示すように、ゲート部１３１ａ及び１３１ｂを構成するポリシリコン膜１０６の表面部、及びソース・ドレイン領域１１０ａ及び１１０ｂの表面部をシリサイド化してシリサイド層１１１を形成する。これによって、ポリシリコン膜１０６上にシリサイド層１１１が形成された第１のゲート電極１３２ａ及び第２のゲート電極１３２ｂが形成されると共に、ゲート電極１３２ａ及び１３２ｂ並びにソース・ドレイン領域１１０ａ及び１１０ｂを低抵抗化することができる。
【００７４】
次に、半導体基板１０１上の全面に、ゲート電極１３２ａ及び１３２ｂを覆うことができる厚さ（例えば２００ｎｍ以上の厚さ）を持つ層間絶縁膜１１２を成膜する。これにより、図１２（ａ）及び（ｂ）に示す本実施形態の半導体装置、つまり、第１の金属含有導電膜１０４ａ、第３の金属含有導電膜１０４ｃ、ポリシリコン膜１０６及びシリサイド層１１１からなる第１のゲート電極１３２ａを有するＮＭＩＳトランジスタと、第２の金属含有導電膜１０４ｂ、第３の金属含有導電膜１０４ｃ、ポリシリコン膜１０６及びシリサイド層１１１からなる第２のゲート電極１３２ｂを有するＰＭＩＳトランジスタとを備えた半導体装置が得られる。
【００７５】
最後に、図示は省略しているが、公知の技術を用いて、ゲート電極１３２ａ及び１３２ｂ並びにソース・ドレイン領域１１０ａ及び１１０ｂと電気的に接続するコンタクトや配線を形成する。
【００７６】
以上に説明したように、第２の実施形態によると、第１のゲート電極１３２ａを構成する第１の金属含有導電膜１０４ａ、及び第２のゲート電極１３２ｂを構成する第２の金属含有導電膜１０４ｂのそれぞれの直上に、各ゲート電極１３２ａ及び１３２ｂの一部となる第３の金属含有導電膜１０４ｃ、つまりポリシリコンよりも抵抗が低い材料からなる導電層が素子分離領域１０２を横断するように連続的に形成されている。このため、第１のゲート電極１３２ａと第２のゲート電極１３２ｂとを電気的に接続する配線、つまり素子分離領域１０２上のＰＮ境界部配線が金属（第３の金属含有導電膜１０４ｃ）を含むので、ＰＮ境界部配線の配線幅を太くする等の対策を講じることなく、ＰＮ境界部配線を低抵抗化することができる。これによって、ＭＩＰＳ構造のＤＭＧを有する半導体装置において高集積化を進展させつつ、従来のＭＩＰＳ構造におけるポリシリコン表面のシリサイドへの電流の集中に起因する当該シリサイドの断線等の問題、つまりＰＮ境界部配線の高抵抗化に起因する断線等の問題を防止することができる。
【００７７】
また、第２の実施形態によると、第１のゲート電極１３２ａを構成する第１の金属含有導電膜１０４ａ、及び第２のゲート電極１３２ｂを構成する第２の金属含有導電膜１０４ｂのそれぞれの直上に、第３の金属含有導電膜１０４ｃを素子分離領域１０２と接するように形成することによって、本実施形態に係る半導体装置の構造を簡単に得ることができる。
【００７８】
また、第２の実施形態によると、第３の金属含有導電膜１０４ｃ上に、第１のゲート電極１３２ａ及び第２のゲート電極１３２ｂのそれぞれの一部となるポリシリコン膜１０６がさらに形成されているため、ＭＩＰＳ構造においてメタルとシリコンとの間にさらに他のメタルを挿入することにより、本実施形態に係る半導体装置の構造を簡単に得ることができる。
【００７９】
また、第２の実施形態によると、各ＭＩＳ形成領域ＲA 及びＲB においてメタルゲート電極となる金属含有導電膜１０４ａ及び１０４ｂのみならずゲート絶縁膜１０３ａ及び１０３ｂをも作り分けているので、金属含有導電膜１０４ａ及び１０４ｂのパターニング時におけるゲート絶縁膜１０３ａ及び１０３ｂの劣化を防止することができる。
【００８０】
尚、第２の実施形態において、ＮＭＩＳトランジスタの第１のゲート電極１３２ａを構成する第１の金属含有導電膜１０４ａの材料として、Ｔａ化合物及びＨｆ化合物のうちの少なくとも１つを含む材料を用いたが、これに限らず、仕事関数が４．５５ｅＶ以下の材料を用いてよい。
【００８１】
また、第２の実施形態において、ＰＭＩＳトランジスタの第２のゲート電極１３２ｂを構成する第２の金属含有導電膜１０４ｂの材料として、Ｔｉ化合物及びＲｕ化合物のうちの少なくとも１つを含む材料を用いたが、これに限らず、仕事関数が４．６５ｅＶ以上の材料を用いてよい。
【００８２】
また、第２の実施形態において、ＰＮ境界部配線を含むゲート電極１３２ａ及び１３２ｂ中に第３の金属含有導電膜１０４ｃを連続的に形成しているため、ゲート電極１３２ａ及び１３２ｂを構成するポリシリコン膜１０６の表面部のみをシリサイド化してシリサイド層１１１を形成した。しかし、これに代えて、ポリシリコン膜１０６を完全にシリサイド化してもよい。
【００８３】
また、第２の実施形態において、第３の金属含有導電膜１０４ｃを、素子分離領域１０２上における第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとに挟まれたスペース内に凹部が残るように、比較的薄く形成した。しかし、これに代えて、図１６（本実施形態の半導体装置におけるＷ方向の断面構成のバリエーション）に示すように、第３の金属含有導電膜１０４ｃを、素子分離領域１０２上における第１の金属含有導電膜１０４ａと第２の金属含有導電膜１０４ｂとに挟まれたスペースが埋まるように、比較的厚く形成してもよい。但し、第３の金属含有導電膜１０４ｃを薄く形成した方が、図１４（ａ）及び（ｂ）に示すゲート部１３１ａ及び１３１ｂのパターニング形成工程で第３の金属含有導電膜１０４ｃの加工が容易になるというメリットが得られる。
【産業上の利用可能性】
【００８４】
以上に説明したように、半導体装置及びその製造方法に関し、特にＭＩＰＳ構造のＤＭＧプロセスに適用した場合には、ＰＮ境界部配線の高抵抗化に起因する断線等の問題を防止することができ、非常に有用である。
【図面の簡単な説明】
【００８５】
【図１】図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の断面構成を示しており、図１（ａ）はゲート長方向（Ｌ方向）の断面図であり、図１（ｂ）はゲート幅方向（Ｗ方向）の断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図２（ａ）、（ｃ）はＬ方向の断面図であり、図２（ｂ）、（ｄ）はＷ方向の断面図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図３（ａ）、（ｃ）はＬ方向の断面図であり、図３（ｂ）、（ｄ）はＷ方向の断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ａ）、（ｃ）はＬ方向の断面図であり、図４（ｂ）、（ｄ）はＷ方向の断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ａ）、（ｃ）はＬ方向の断面図であり、図５（ｂ）、（ｄ）はＷ方向の断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図６（ａ）、（ｃ）はＬ方向の断面図であり、図６（ｂ）、（ｄ）はＷ方向の断面図である。
【図７】図７（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図７（ａ）、（ｃ）はＬ方向の断面図であり、図７（ｂ）、（ｄ）はＷ方向の断面図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図８（ａ）、（ｃ）はＬ方向の断面図であり、図８（ｂ）、（ｄ）はＷ方向の断面図である。
【図９】図９（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図９（ａ）はＬ方向の断面図であり、図９（ｂ）はＷ方向の断面図である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１０（ａ）はＬ方向の断面図であり、図１０（ｂ）はＷ方向の断面図である。
【図１１】図１１は、本発明の第１の実施形態に係る半導体装置におけるＷ方向の断面構成のバリエーションを示す図である。
【図１２】図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の断面構成を示しており、図１２（ａ）はＬ方向の断面図であり、図１２（ｂ）はＷ方向の断面図である。
【図１３】図１３（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１３（ａ）、（ｃ）はＬ方向の断面図であり、図１３（ｂ）、（ｄ）はＷ方向の断面図である。
【図１４】図１４（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１４（ａ）、（ｃ）はＬ方向の断面図であり、図１４（ｂ）、（ｄ）はＷ方向の断面図である。
【図１５】図１５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１５（ａ）、（ｃ）はＬ方向の断面図であり、図１５（ｂ）、（ｄ）はＷ方向の断面図である。
【図１６】図１６は、本発明の第２の実施形態に係る半導体装置におけるＷ方向の断面構成のバリエーションを示す図である。
【図１７】非特許文献１に開示されているＭＩＰＳ構造のＤＭＧを備えた半導体装置の断面図である。
【符号の説明】
【００８６】
１０１    半導体基板
１０１Ａ  第１の活性領域
１０１Ｂ  第２の活性領域
１０１ａ  Ｐウェル領域
１０１ｂ  Ｎウェル領域
１０２    素子分離領域
１０３ａ  第１のゲート絶縁膜
１０３ｂ  第２のゲート絶縁膜
１０４ａ  第１の金属含有導電膜
１０４ｂ  第２の金属含有導電膜
１０４ｃ    第３の金属含有導電膜
１０５ａ、１０５ｂ    ハードマスク
１０６    ポリシリコン膜
１０７    絶縁性オフセットスペーサー
１０８ａ  Ｎ型エクステンション領域
１０８ｂ  Ｐ型エクステンション領域
１０９    絶縁性サイドウォールスペーサー
１１０ａ  Ｎ型ソース・ドレイン領域
１１０ｂ  Ｐ型ソース・ドレイン領域
１１１    シリサイド層
１１２    層間絶縁膜
１１３    第３の金属含有導電膜
１２１ａ  第１のゲート部
１２１ｂ  第２のゲート部
１２２ａ  第１のゲート電極
１２２ｂ  第２のゲート電極
１３１ａ  第１のゲート部
１３１ｂ  第２のゲート部
１３２ａ  第１のゲート電極
１３２ｂ  第２のゲート電極
ＲA      ＮＭＩＳ形成領域
ＲB      ＰＭＩＳ形成領域
ＲC      素子分離形成領域
【図１】
2009224509.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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