(57)【要約】【課題】信号電荷の増倍特性を向上させることが可能な撮像装置を提供する。【解決手段】ＣＭＯＳイメージセンサは、光電変換により電子を生成するとともに、電子などの信号電荷を蓄積するためのフォトダイオード部（ＰＤ）４と、フォトダイオード部４に隣接するとともに、信号電荷を転送するための転送部３０と、転送部３０に対しフォトダイオード部４とは反対側に設けられるとともに、フォトダイオード部４に蓄積された信号電荷を衝突電離させて増加するための増倍部３１と、を備える。そして、転送部３０は、ｐ型シリコン基板１上に、第１の絶縁膜７ａを介して設けられた転送ゲート電極８を有し、増倍部３１は、ｐ型シリコン基板１上に、第１の絶縁膜７ａよりも厚さの厚い第２の絶縁膜７ｂを介して設けられた増倍ゲート電極９を有している。【選択図】図２
2009135242.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を蓄積するための蓄積部と、信号電荷を転送するための転送部と、前記転送部に対し前記蓄積部とは反対側に設けられるとともに、前記蓄積部に蓄積された信号電荷を増加させるための増倍部と、を備える撮像装置であって、
前記転送部は、基板上に設けられた第１の絶縁部と、この第１の絶縁部上に設けられた第１の電極と、を有し、
前記増倍部は、前記基板上に設けられた第２の絶縁部と、この第２の絶縁部上に設けられた第２の電極と、を有し、
前記第２の絶縁部の厚さは、前記第１の絶縁部の厚さよりも厚く形成されていることを特徴とした撮像装置。
【請求項２】
前記蓄積部、前記転送部、及び前記増倍部を含む撮像部を制御するためのトランジスタをさらに備え、
前記トランジスタのゲート絶縁膜は、前記第１の絶縁部よりも厚さが薄く形成されていることを特徴とした請求項１に記載の撮像装置。
【請求項３】
前記トランジスタは、前記基板の表面にチャネル層を有する表面チャネル型トランジスタであることを特徴とした請求項２に記載の撮像装置。
【請求項４】
前記第２の絶縁部はシリコン熱酸化膜を含むことを特徴とした請求項１〜３のいずれか一項に記載の撮像装置。
【請求項５】
前記転送部は、前記第１の電極に電圧を印加することにより、前記基板の内部で埋め込みチャネルとして機能する転送チャネルを有していることを特徴とした請求項１〜４のいずれか一項に記載の撮像装置。
【請求項６】
前記蓄積部から前記増倍部への信号電荷の転送による増加と、前記増倍部から前記蓄積部への信号電荷の転送と、を交互に繰り返し行うことを特徴とした請求項１〜５のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に電子を増倍するための増倍部を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子を増倍するための増倍部を備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ（撮像装置）が知られている（たとえば、特許文献１参照）。
【０００３】
図６は上記特許文献１に記載の撮像装置（ＣＭＯＳイメージセンサ）の構造を示した概略断面図である。
【０００４】
上記特許文献１のＣＭＯＳイメージセンサは、光電変換機能を有するとともに、光電変換により生成された電子を蓄積するためのフォトダイオード部（ＰＤ）１０４と、電界による衝突電離により電子を増倍するための電界を印加する増倍ゲート電極１０９を含む増倍部１３１と、フォトダイオード部１０４と増倍ゲート電極１０９との間に、フォトダイオード部１０４および増倍ゲート電極１０９に隣接するように設けられた転送ゲート電極１０８と、を備えている。こうした転送ゲート電極１０８および増倍ゲート電極１０９は、ｐ型シリコン基板１０１の表面上に形成されたシリコン絶縁膜１０７を介して形成されている。そして、転送ゲート電極１０８は、電圧が印加されることにより、転送ゲート電極１０８下の転送チャネル１０３を介して、フォトダイオード部１０４と増倍部１３１（増倍ゲート電極１０９下の転送チャネル１０３）との間で電子を転送する機能を有している。そして、増倍部１３１は、増倍ゲート電極１０９に高電圧（電子が衝突電離する電界を発生させる電圧）が印加されることにより、転送ゲート電極１０８下の転送チャネル１０３と、増倍ゲート電極１０９下の転送チャネル１０３との境界に高電界が印加された高電界領域１０３ａが形成され、この高電界領域１０３ａの高電界による衝突電離により、転送された電子を増加（増倍）する機能を有している。
【０００５】
上記特許文献１のＣＭＯＳイメージセンサでは、電子を衝突電離により増倍させることが可能な電圧を増倍ゲート電極１０９に印加した後、フォトダイオード部１０４から増倍部１３１へと電子を転送するように転送ゲート電極１０８の電圧を制御することにより、電子が蓄積されたフォトダイオード部１０４から、電子を増倍する増倍部１３１へと電子を転送している。そして、衝突電離により増倍された電子をフォトダイオード部１０４に戻すように転送ゲート電極１０８および増倍ゲート電極１０９の電圧を制御した後、増倍部１３１からフォトダイオード部１０４に戻された電子を、再び増倍部１３１に転送するように転送ゲート電極１０８の電圧を制御している。
【０００６】
このように制御することにより、上記特許文献１のＣＭＯＳイメージセンサでは、衝突電離による電子の倍増動作を複数回行うことができ、電子の倍増率を向上させることができる。このため、光電変換機能を有するフォトダイオード部１０４によって生成された電子の数を有効に増加させることができる。
【特許文献１】特開２００７−２３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１のＣＭＯＳイメージセンサにおける電子の倍増動作（複数回）は、倍増特性（電子の倍増率）を向上させるのに有効であるが、近年ではカメラの高感度指向に伴ってさらなる倍増特性の向上が強く求められている。特にＣＭＯＳイメージセンサの撮像
動作速度を従来よりも低下させないために、電子の倍増動作回数を増加させることなく倍増特性を向上させることが求められている。
【０００８】
本発明はこうした課題に鑑みてなされたものであり、その目的は、信号電荷の増倍特性を向上させることが可能な撮像装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る撮像装置は、信号電荷を蓄積するための蓄積部と、信号電荷を転送するための転送部と、転送部に対し蓄積部とは反対側に設けられるとともに、蓄積部に蓄積された信号電荷を増加させるための増倍部と、を備える撮像装置であって、転送部は、基板上に設けられた第１の絶縁部と、この第１の絶縁部上に設けられた第１の電極と、を有し、増倍部は、基板上に設けられた第２の絶縁部と、この第２の絶縁部上に設けられた第２の電極と、を有し、第２の絶縁部の厚さは、第１の絶縁部の厚さよりも厚く形成されていることを特徴とする。なお、本発明の信号電荷は電子または正孔を意味する。
【発明の効果】
【００１０】
本発明によれば、信号電荷の増倍特性を向上させることが可能な撮像装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１実施形態）
図１は本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した概略平面図である。また、図２は図１に示した第１実施形態によるＣＭＯＳイメージセンサの構造を示した概略断面図であり、図３は図１に示した第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。まず、図１〜図３を参照して、第１実施形態によるＣＭＯＳイメージセンサの構造について説明する。なお、第１実施形態では、撮像装置の一例であるパッシブ型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１３】
第１実施形態によるＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素５０を含む撮像部５１と、こうした撮像部５１の周囲に配置された行選択レジスタ５２、列選択レジスタ５３、及び信号処理回路（図示せず）などの周辺回路部５４とを備えている。
【００１４】
第１実施形態によるＣＭＯＳイメージセンサの画素５０の断面構造としては、図２に示すように、ｐ型シリコン基板１の表面に、各画素５０をそれぞれ分離するための素子分離領域２が形成されている。また、素子分離領域２によって囲まれる各画素５０のｐ型シリコン基板１の表面には、転送チャネル３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ）４およびフローティングディフュージョン領域（ＦＤ）５が形成されている。
【００１５】
素子分離領域２は、フォトダイオード部４と、隣接する画素５０のフローティングディフュージョン領域５との間に形成されている。この素子分離領域２は、隣接する画素５０のフォトダイオード部４によって生成された電子が、画素５０内のフローティングディフュージョン領域５に混入するのを抑制する機能を有している。
【００１６】
転送チャネル３は、ｎ−型不純物領域からなり、ｐ型シリコン基板１の表面近傍（詳細
には基板表面より少し深い位置）に設けられた信号経路として構成されている。
【００１７】
フォトダイオード部４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有している。また、フォトダイオード部４は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。
【００１８】
フローティングディフュージョン領域５は、ｎ＋型不純物領域からなり、転送チャネル３の不純物濃度（ｎ−）よりも高い不純物濃度（ｎ＋）を有する。また、フローティングディフュージョン領域５は、転送された電子による電荷信号を保持するとともに、この電荷信号を電圧に変換する機能を有している。また、フローティングディフュージョン領域５は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。これにより、フローティングディフュージョン領域５は、転送チャネル３を介してフォトダイオード部４と対向するように形成されている。
【００１９】
転送チャネル３の上面上には、転送ゲート電極８と、増倍ゲート電極９と、読出ゲート電極１０とが、フォトダイオード部４側からフローティングディフュージョン領域５側に向かってこの順番に形成されている。すなわち、転送ゲート電極８は、フォトダイオード部４と隣接するように形成されている。また、転送ゲート電極８は、フォトダイオード部４と増倍ゲート電極９との間に形成されている。また、増倍ゲート電極９は、転送ゲート電極８に対してフォトダイオード部４とは反対側に形成されている。また、読出ゲート電極１０は、増倍ゲート電極９とフローティングディフュージョン領域５との間に形成されている。そして、読出ゲート電極１０は、フローティングディフュージョン領域５と隣接するように形成されている。
【００２０】
転送ゲート電極８は、ｐ型シリコン基板１（転送チャネル３）の上面上に、第１の絶縁膜７ａを介して形成されている。そして、転送ゲート電極８は、所定の電圧（たとえば、５．０Ｖ）が印加されることによって、フォトダイオード部４に蓄積された電子を、増倍ゲート電極９下の転送チャネル３へと転送する機能に加え、増倍ゲート電極９下の転送チャネル３で増倍された電子を、フォトダイオード部４に転送する機能を有している。なお、転送ゲート電極８、第１の絶縁膜７ａ、及び転送ゲート電極８下の転送チャネル３により転送部３０が構成されている。また、転送ゲート電極８下の転送チャネル３は、転送ゲート電極８に電圧が印加されることにより、ｐ型シリコン基板１の内部（基板表面より少し深い位置）に電荷の流れる経路が生じる埋め込みチャネルとして機能する。なお、一般的に、こうした埋め込みチャネルは、ゲート電極直下の表面近傍にｐ型シリコン基板と反対のｎ型不純物をドープしてｎ−型不純物領域を設けることにより構成されている。
【００２１】
増倍ゲート電極９は、ｐ型シリコン基板１（転送チャネル３）の上面上に、第２の絶縁膜７ｂを介して形成されている。増倍ゲート電極９は、所定の高電圧（電子が衝突電離する電界を発生させる電圧：たとえば、約２４Ｖ）が印加されることによって、増倍ゲート電極９下の転送チャネル３は、高い電位に調整された状態となる。これにより、転送ゲート電極８下の転送チャネル３と増倍ゲート電極９下の転送チャネル３との境界に、高電界が印加された高電界領域３ａが形成される。そして、フォトダイオード部４に蓄積された電子が転送されて、高電界領域３ａに達すると、高電界領域３ａの高電界による衝突電離によって、転送された電子が増倍される。なお、増倍ゲート電極９、第２の絶縁膜７ｂ、及び増倍ゲート電極９下の転送チャネル３により増倍部３１が構成されている。
【００２２】
読出ゲート電極１０は、転送ゲート電極８と同様、ｐ型シリコン基板１（転送チャネル３）の上面上に、第１の絶縁膜７ａを介して形成されている。そして、読出ゲート電極１０は、所定の電圧（たとえば、５．０Ｖ）が印加されることによって、高電界領域３ａによって増倍された電子による電荷信号を電圧信号として読み出すためのフローティングディフュージョン領域５に転送する機能を有している。
【００２３】
第１の絶縁膜７ａは、ｐ型シリコン基板１と転送ゲート電極８との間およびｐ型シリコン基板１と読出ゲート電極１０との間に形成されているとともに、増倍ゲート電極９の側面および上面の一部を覆うように形成され、転送ゲート電極８と増倍ゲート電極９との間および増倍ゲート電極９と読出ゲート電極１０との間をそれぞれ絶縁している。また、第１の絶縁膜７ａには、熱酸化法によるシリコン酸化膜（シリコン熱酸化膜）とＣＶＤ法によるシリコン酸化膜の積層膜が採用されている。そして、この積層膜の厚さは、ｐ型シリコン基板１の上面上で、厚みｔ１（たとえば、約３５ｎｍ）を有している。第１実施形態では、転送ゲート電極８（または読出ゲート電極１０）に電圧を印加した際に転送される電子の一部がｐ型シリコン基板１と第１の絶縁膜７ａとの界面準位に捕獲され信号電荷が消失するのを抑制するために、第１の絶縁膜７ａの厚みｔ１と転送ゲート電極８（または読出ゲート電極１０）に印加する電圧を制御して、転送チャネル３を埋め込みチャネルとして機能させている。具体的には、転送ゲート電極８（または読出ゲート電極１０）に印加する電圧が約５．０Ｖであるので、第１の絶縁膜７ａの絶縁耐圧（５ＭＶ／ｃｍ以上）を確保しつつ転送チャネル３を埋め込みチャネルとして機能させる条件として、第１の絶縁膜７ａの厚みｔ１を約３５ｎｍに設定している。ここで、第１の絶縁膜７ａの厚みｔ１を厚くしすぎると（たとえば、約５０ｎｍ）、耐圧は確保されるものの転送チャネル３内のポテンシャルを変化させることができなくなり、転送動作時の制御性（転送のオン／オフ制御）が劣化することになる。
【００２４】
第２の絶縁膜７ｂはｐ型シリコン基板１と増倍ゲート電極９との間に形成されている。また、第２の絶縁膜７ｂには、熱酸化法によるシリコン酸化膜（シリコン熱酸化膜）の単層膜が採用されている。この単層膜の厚さは、ｐ型シリコン基板１の上面上で、第１の絶縁膜７ａの厚みｔ１（たとえば、約３５ｎｍ）よりも大きい厚みｔ２（たとえば、約５０ｎｍ）を有している。第１実施形態では、増倍ゲート電極９に印加する電圧が約２４Ｖであるので、第２の絶縁膜７ｂの絶縁耐圧（５ＭＶ／ｃｍ以上）を確保しつつ、増倍部３１の深いポテンシャルを形成できるよう可能な限り薄膜化する条件として、厚みｔ２を約５０ｎｍに設定している。ここで、第２の絶縁膜７ｂの厚みｔ２を厚くしすぎると（たとえば、約１５０ｎｍ）、耐圧は十分確保されるものの転送チャネル３内に倍増ポテンシャルを生じさせることができなくなり、電荷増倍特性が劣化する。一方、増倍ゲート電極９には高電圧（電子が衝突電離する電界を発生させる電圧）が印加されるので、第２の絶縁膜７ｂの厚みｔ２を薄くしすぎると（たとえば、約３５ｎｍ）、絶縁耐圧がもたなくなる。あるいは、絶縁耐圧が確保されても転送される電子の一部が第２の絶縁膜７ｂ内に注入され捕獲されやすくなる。その結果、増倍部３１に転送される電子の数が減少して、倍増動作における倍増特性にバラツキ（増倍率の低下）が生じることになる。これらのことから、第２の絶縁膜７ｂの厚みｔ２は約５０ｎｍ〜約１３０ｎｍの範囲が好ましい。なお、絶縁耐圧を確保するために印加する電圧を下げると、増倍ポテンシャルが浅くなり、増倍率が低下してしまうことになる。
【００２５】
第１実施形態では、第２の絶縁膜７ｂの厚みｔ２を第１の絶縁膜７ａの厚みｔ１よりも厚く形成している。これにより、転送部３０において、転送ゲート電極８に電圧を印加して転送チャネル３を埋め込みチャネルとして機能させつつ、増倍部３１において、増倍ゲート電極９に高電圧（電子が衝突電離する電界を発生させる電圧）を印加して電子を増倍させることが可能となる。したがって、転送部３０では、転送チャネル３が埋め込みチャネルとして機能することにより、転送ゲート電極８に電圧を印加した際に転送される電子の一部がｐ型シリコン基板１と第１の絶縁膜７ａとの界面で捕獲されることを抑制できる。さらに、増倍部３１では、増倍ゲート電極９に高電圧（電子が衝突電離する電界を発生させる電圧）を印加した際に、ｐ型シリコン基板１と第２の絶縁膜７ｂとの界面に生じる電界が、少なくとも第１の絶縁膜７ａよりも第２の絶縁膜７ｂの厚みが増した分だけ低減される。このため、こうした電界により、転送時に電子の一部が第２の絶縁膜７ｂ内に注入され捕獲されることを抑制できる。
【００２６】
以上のように、転送動作時にける電子の数の減少を抑制することができ、増倍動作において電子の数をより有効に増加させることができる。この結果、増倍部３１における電子の増倍特性の向上したＣＭＯＳイメージセンサとすることができる。
【００２７】
また、図１に示すように、第１実施形態によるＣＭＯＳイメージセンサは、撮像部５１に行列状（マトリックス状）に配置された複数の画素５０の行毎に電圧制御のためのクロック信号を供給するための配線層２０、２１、及び２２が行選択レジスタ５２と電気的に接続され、複数の画素５０の列毎に信号を取り出すための信号線２５が列選択レジスタ５３と電気的に接続されている。なお、図３に示すように、配線層２０、２１、及び２２は、それぞれ、コンタクト部８ａ、９ａ、及び１０ａを介して転送ゲート電極８、増倍ゲート電極９、及び読出ゲート電極１０と接続され、信号線２５は、コンタクト部５ａを介してフローティングディフュージョン領域５と接続されている。
【００２８】
また、図１に示した行選択レジスタ５２および列選択レジスタ５３などの周辺回路部５４には、複数の画素５０毎に、ソースフォロワ回路を構成するトランジスタ、リセットゲートトランジスタ、及び選択トランジスタなどが設けられ、接続されている。
【００２９】
具体的には、図３に示すように、各列の信号線２５の一方端にはそれぞれリセットゲートトランジスタ２６（Ｔｒ１）のソースが接続されている。このリセットゲートトランジスタ２６のゲートにはリセット信号が供給されるとともに、ドレインにはリセット電圧ＶＲＤ（約２．５Ｖ）が印加されている。これにより、リセットゲートトランジスタ２６は、画素５０のデータの読出し後に、信号線２５の電圧をリセット電圧ＶＲＤ（約２．５Ｖ）にリセットするとともに、画素５０のデータの読出し時に、フローティングディフュージョン領域５を電気的に浮いた状態（フローティング状態）に保持する機能を有する。
【００３０】
また、各列の信号線２５の他方端にはそれぞれ電圧変換トランジスタ２７（Ｔｒ２）のゲートに接続されている。電圧変換トランジスタ２７のソースは選択トランジスタ２８（Ｔｒ３）のドレインに接続されているとともに、電圧変換トランジスタ２７のドレインには電源電圧ＶＤＤ（約２．５Ｖ）が供給されている。選択トランジスタ２８のゲートには列選択線が接続されているとともに、ソースには出力線３５が接続されている。出力線３５には１つのトランジスタ２９（Ｔｒ４）のドレインが接続されている。トランジスタ２９のソースは接地されているとともに、ゲートにはトランジスタ２９を定電流源として機能させるための所定の電圧が印加されている。また、各列の電圧変換トランジスタ２７とトランジスタ２９とによってソースフォロワ回路が構成されている。
【００３１】
こうした周辺回路部５４における各トランジスタ（リセットゲートトランジスタ２６、電圧変換トランジスタ２７、選択トランジスタ２８、トランジスタ２９）には、たとえば、図２（Ｂ）に示すようなＭＯＳトランジスタを採用している。ＭＯＳトランジスタは、ｐ型シリコン基板１の表面に設けられたウエル領域１ａにおいて、このウエル領域１ａ内にソース領域１３およびドレイン領域１４を備えている。ウエル領域１ａ（チャネル層１５）の上面上には、ゲート絶縁膜として機能する第３の絶縁膜７ｃを介して制御ゲート電極１６が設けられている。そして、ソース領域１３とドレイン領域１４との間のウエル領域１ａには、制御ゲート電極１６に電圧を印加したことにより生じた反転層によりチャネル層１５が発生する。そして、このチャネル層１５は、ｐ型シリコン基板１（ウエル領域１ａ）の表面に電荷の流れる経路が生じる表面チャネルとして機能する。また、こうした制御ゲート電極１６および第３の絶縁膜７ｃの側壁にはスペーサ状の絶縁物１７が設けられている。
【００３２】
第３の絶縁膜７ｃには、熱酸化法によるシリコン酸化膜（シリコン熱酸化膜）の単層膜が採用されている。この単層膜の厚さは、ウエル領域１ａの上面上で、厚みｔ３（たとえ
ば、約５ｎｍ）を有している。第１実施形態では、ＭＯＳトランジスタの動作速度を高速化するために、チャネル層１５をトランジスタの微細化が容易に実現できる表面チャネルとして機能させている。具体的には、制御ゲート電極１６に印加する電圧が約２．５Ｖであるので、第３の絶縁膜７ｃの絶縁耐圧（５ＭＶ／ｃｍ以上）を確保しつつチャネル層１５を表面チャネルとして機能させる条件として、第３の絶縁膜７ｃの厚みｔ３を約５ｎｍに設定している。ここで、第３の絶縁膜７ｃの厚みｔ３を厚くすると（たとえば、約３５ｎｍ）、たとえば、印加電圧が同じ場合には、ウエル領域１ａ内にチャネル層１５を生じさせることができなくなり、トランジスタ動作時の制御性（トランジスタのオン／オフ制御）が劣化することになる。一方、転送ゲート電極８と同じ電圧を印加する場合には、ゲート絶縁膜の耐圧がもたず絶縁破壊が生じることになる。
【００３３】
第１実施形態では、第３の絶縁膜７ｃの厚みｔ３を第１の絶縁膜７ａの厚みｔ１よりも薄く形成している。このため、転送部３０において、転送ゲート電極８に電圧を印加して転送チャネル３を埋め込みチャネルとして機能させつつ、周辺回路部５４の各トランジスタ（リセットゲートトランジスタ２６、電圧変換トランジスタ２７、選択トランジスタ２８、トランジスタ２９）において、制御ゲート電極１６に電圧を印加してチャネル層１５を表面チャネルとして機能させさせることが可能となる。したがって、転送部３０では、転送チャネル３が埋め込みチャネルとして機能することにより、転送ゲート電極８に電圧を印加した際に転送される電子の一部がｐ型シリコン基板１と第１の絶縁膜７ａとの界面で捕獲されることを抑制できる。さらに、周辺回路部５４の各トランジスタでは、チャネル層１５が表面チャネルとして機能することにより、画素５０内の埋め込みチャネル（転送チャネル３）に比べ、より高速な動作を行うことができる。
【００３４】
なお、信号処理回路（図示せず）についても撮像部５１の周囲に配置され、回路内の各トランジスタには、上述のトランジスタと同様、ＭＯＳトランジスタ（表面チャネル型トランジスタ）が採用されている。
【００３５】
そして、第１実施形態によるＣＭＯＳイメージセンサでは、上述の各トランジスタに対して所定のタイミングで所定の電圧（たとえば、２．５Ｖ）を印加する動作を繰り返すことにより、ＣＭＯＳイメージセンサの読出動作を行っている。
【００３６】
なお、第１実施形態によるＣＭＯＳイメージセンサの電子の転送および増倍動作のための制御方法などに関しては、上記特許文献１に記載された方法と同様であるので、ここではその説明を省略する。
【００３７】
なお、ｐ型シリコン基板１は本発明の「基板」、フォトダイオード部４は本発明の「蓄積部」、転送部３０は本発明の「転送部」、増倍部３１は本発明の「増倍部」、第１の絶縁膜７ａは本発明の「第１の絶縁部」、転送ゲート電極８は本発明の「第１の電極」、第２の絶縁膜７ｂは本発明の「第２の絶縁部」、増倍ゲート電極９は本発明の「第２の電極」、撮像部５１は本発明の「撮像部」、リセットゲートトランジスタ２６、電圧変換トランジスタ２７、選択トランジスタ２８、及びトランジスタ２９は本発明の「トランジスタ」、第３の絶縁膜７ｃは本発明の「ゲート絶縁膜」、チャネル層１５は本発明の「チャネル層」、及び転送ゲート電極８下の転送チャネル３は本発明の「転送チャネル」の一例である。
【００３８】
本発明の第１実施形態に係る撮像措置（ＣＭＯＳイメージセンサ）によれば、以下の効果を得ることができる。
【００３９】
（１）増倍部３１における増倍ゲート電極９下の第２の絶縁膜７ｂの厚みｔ２が、転送部３０における転送ゲート電極８下の第１の絶縁膜７ａの厚みｔ１よりも厚くしたことで、増倍ゲート電極９に高電圧（電子が衝突電離する電界を発生させる電圧）を印加した際
に増加される電子の一部が第２の絶縁膜７ｂ内に注入され捕獲されることが抑制される。このため、増倍動作において電子の数をより有効に増加させることができる。これにより、増倍部３１における増倍特性（電子の倍増率）が向上したＣＭＯＳイメージセンサとすることができる。
【００４０】
（２）周辺回路部５４における各トランジスタ（または信号処理回路の各トランジスタ）における制御ゲート電極１６下の第３の絶縁膜７ｃの厚みｔ３が、転送部３０における転送ゲート電極８下の第１の絶縁膜の厚みｔ１よりも薄くしたことで、従来（絶縁部が同一の厚さ）に比べて、周辺回路部５４の動作（信号処理）の高速化を図ることができる。これにより、電子の増倍特性（電子の倍増率）が向上されるとともに、動作が高速化されたＣＭＯＳイメージセンサとすることができる。
【００４１】
（３）第２の絶縁膜７ｂとしてシリコン熱酸化膜を用いたことで、たとえば、ＣＶＤ法によるシリコン酸化膜を用いた場合に比べ、膜中に欠陥（電荷捕獲部位）が少なくなる。これにより、増倍部３１に高電圧（電子が衝突電離する電界を発生させる電圧）を印加した際に増加される電子の一部が第２の絶縁膜７ｂ内に注入され捕獲されにくくなる。このため、上記（１）の効果をより顕著に享受することができる。
【００４２】
（４）表面チャネル型トランジスタを構成するようにｐ型シリコン基板１の上面上に第３の絶縁膜７ｃを介して制御ゲート電極１６を設けて電圧を印加するようにしたことで、高速なトランジスタ動作を容易に実現することができ、上記（２）の効果をより顕著に享受することができる。
【００４３】
（５）埋め込みチャネルを構成するようにｐ型シリコン基板１の上面上に第１の絶縁膜７ａを介して転送ゲート電極８を設けて電圧を印加するようにしたことで、転送部３０に電圧を印加した際に転送される電子の一部がｐ型シリコン基板１と第１の絶縁膜７ａとの界面で捕獲されることが抑制される。このため、上記（１）の効果をさらに顕著に享受することができる。
【００４４】
（６）蓄積部（フォトダイオード部４）から増倍部３１への電子の転送による増加と、増倍部３１から蓄積部（フォトダイオード部４）への電子の転送と、を交互に繰り返し行う場合には、転送動作時にける電子の数の減少が抑制された状態で、電子の増倍動作を複数回（たとえば、約４００回）行うので、電子の増倍特性（電子の増倍率）をさらに向上させることができる。
【００４５】
（第２実施形態）
図４は本発明の第２実施形態によるＣＭＯＳイメージセンサの構造を示した概略断面図である。この第２実施形態では、上記第１実施形態におけるＣＭＯＳイメージセンサの構成において、増倍ゲート電極９下の高電界領域３ａにより増倍した電子を転送するための転送ゲート電極１１と、転送ゲート電極１１と読出ゲート電極１０の間に形成されるとともに、電子を読出ゲート電極１０を介してフローティングディフュージョン領域５へ転送するための転送ゲート電極１２とをさらに備えるとともに、転送ゲート電極１２下の転送チャネル３に電子蓄積領域３ｂを設ける例について説明する。
【００４６】
本発明の第２実施形態によるＣＭＯＳイメージセンサは、図４に示すように、転送チャネル３の上面上に、所定の間隔を隔てて、転送ゲート電極８、増倍ゲート電極９、転送ゲート電極１１、転送ゲート電極１２、及び読出ゲート電極１０が、フォトダイオード部４側からフローティングディフュージョン領域５側に向かってこの順番に形成されている。すなわち、転送ゲート電極８は、フォトダイオード部４と隣接するように形成されている。また、転送ゲート電極８は、フォトダイオード部４と増倍ゲート電極９との間に形成されている。また、転送ゲート電極１１は、増倍ゲート電極９と転送ゲート電極１２との間に形成されている。また、増倍ゲート電極９は、転送ゲート電極１２に対して読出ゲート電極１０およびフローティングディフュージョン領域５とは反対側に形成されている。また、読出ゲート電極１０は、転送ゲート電極１２とフローティングディフュージョン領域５との間に形成されている。また、読出ゲート電極１０は、フローティングディフュージョン領域５と隣接するように形成されている。
【００４７】
また、転送ゲート電極８、転送ゲート電極１１、及び読出ゲート電極１０は、ｐ型シリコン基板１（転送チャネル３）の上面上に、厚みｔ１を有する第１の絶縁膜７ａを介して形成されている。また、増倍ゲート電極９および転送ゲート電極１２は、ｐ型シリコン基板１（転送チャネル３）の上面上に、第１の絶縁膜７ａの厚みｔ１よりも大きい厚みｔ２を有する第２の絶縁膜７ｂを介して形成されている。なお、第１の絶縁膜７ａおよび第２の絶縁膜７ｂは、いずれも第１実施形態と同様に形成されている。
【００４８】
転送ゲート電極８は、所定の電圧（たとえば、５．０Ｖ）が印加されることによって、フォトダイオード部４で生成された電子を、増倍ゲート電極９下の転送チャネル３へと転送する機能を有している。また、電圧が印加されていない場合には、フォトダイオード部４と増倍部４１（増倍ゲート電極９下の転送チャネル３）とを区分する分離障壁として機能する。
【００４９】
増倍ゲート電極９は、所定の高電圧（電子が衝突電離する電界を発生させる電圧：たとえば、約２４Ｖ）が印加されることによって、増倍ゲート電極９下の転送チャネル３は、高い電位に調整された状態となる。これにより、転送ゲート電極１１下の転送チャネル３と増倍ゲート電極９下の転送チャネル３との境界に、高電界が印加された高電界領域３ａが形成される。そして、フォトダイオード部４あるいは増倍動作中に蓄積部４４（転送ゲート電極１２下の転送チャネル３）に蓄積された電子が転送されて、高電界領域３ａに達すると、高電界領域３ａの高電界による衝突電離によって、転送された電子が増倍される。なお、増倍ゲート電極９、第２の絶縁膜７ｂ、及び増倍ゲート電極９下の転送チャネル３により増倍部４１が構成されている。
【００５０】
転送ゲート電極１１は、所定の電圧（たとえば、５．０Ｖ）が印加されることによって、転送ゲート電極１２下の転送チャネル３（電子蓄積領域３ｂ）に蓄積された電子を、増倍ゲート電極９下の転送チャネル３へと転送する機能に加え、増倍ゲート電極９下の転送チャネル３に増倍された電子を、電子蓄積領域３ｂに転送する機能を有している。なお、転送ゲート電極１１、第１の絶縁膜７ａ、及び転送ゲート電極１１下の転送チャネル３（電子蓄積領域３ｂ）により転送部４３が構成されている。
【００５１】
転送ゲート電極１２は、所定の電圧（たとえば、５．０Ｖ）が印加されることによって、転送ゲート電極１２下の転送チャネル３（電子蓄積領域３ｂ）に電子を一時的に蓄積する機能を有している。なお、転送ゲート電極１２、第１の絶縁膜７ａ、及び転送ゲート電極１２下の転送チャネル３（電子蓄積領域３ｂ）により蓄積部４４が構成されている。
【００５２】
読出ゲート電極１０は、所定の電圧（たとえば、５．０Ｖ）が印加されることによって、転送ゲート電極１２を介して、高電界領域３ａによって増倍された電子による電荷信号を電圧信号として読み出すためのフローティングディフュージョン領域５に転送する機能を有している。
【００５３】
また、周辺回路部は、行選択レジスタ、列選択レジスタ、及び信号処理回路などを有し、第１実施形態と同様、ソースフォロワ回路を構成するトランジスタ、選択トランジスタ、及びリセットゲートトランジスタなどが撮像部とそれぞれ接続されている。そして、各トランジスタ（または信号処理回路の各トランジスタ）は、図２（Ｂ）に示すようなＭＯＳトランジスタが採用されている。すなわち、各トランジスタを構成する制御ゲート電極１６は、第１実施形態と同様、第１の絶縁膜７ａの厚みｔ１よりも小さい厚みｔ３を有する第３の絶縁膜７ｃを介して形成され、表面チャネル型トランジスタを構成している。
【００５４】
また、第２実施形態におけるＣＭＯＳイメージセンサの電子の増倍動作は、増倍部４１、転送部４３、及び蓄積部４４との間で電子の増倍動作を行っている。すなわち、増倍ゲート電極９、転送ゲート電極１１、及び転送ゲート電極１２をオン／オフ制御することにより、電子は、転送ゲート電極１１下の転送チャネル３を介して、増倍ゲート電極９下の転送チャネル３（高電界領域３ａ）と転送ゲート電極１２下の転送チャネル３（電子蓄積領域３ｂ）との間を転送するように制御されている。
【００５５】
なお、蓄積部４４は本発明の「蓄積部」、転送部４３は本発明の「転送部」、増倍部４１は本発明の「増倍部」、及び転送ゲート電極１１は本発明の「第１の電極」の一例である。
【００５６】
本発明の第２実施形態に係る撮像措置（ＣＭＯＳイメージセンサ）によれば、上記（１）〜（６）の効果に加え、以下の効果を得ることができる。
【００５７】
（７）光電変換により電子を生成する機能（フォトダイオード部４）と、増倍された電子を一時的に蓄積する機能（蓄積部４４）と、を別々に設けたことで、増倍動作中にフォトダイオード部４に誤入射された光によって生じる電子をそのまま分離することができるので、増倍動作による電子の数の増加（増倍率）を再現よく安定して行うことができる。
【００５８】
（第３実施形態）
図５は本発明の第３実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。第１実施形態と異なる箇所は、主として行選択レジスタおよび列選択レジスタの回路構成である。具体的には、第３実施形態では、上記第１実施形態におけるＣＭＯＳイメージセンサの回路構成において周辺回路部に設けていたリセットゲートトランジスタ２６ａ、電圧変換トランジスタ２７ａ、及び選択トランジスタ２８ａを撮像部５１内に配置し、トランジスタ２９を撮像部５１の周囲にそのまま配置した構成となっている。それ以外は第１実施形態と同様である。
【００５９】
本発明の第３実施形態によるＣＭＯＳイメージセンサは、図５に示すように、各画素の信号線２５にはそれぞれリセットゲートトランジスタ２６ａ（Ｔｒ１）のソースが接続されている。このリセットゲートトランジスタ２６ａのゲートにはリセット信号が供給されるとともに、ドレインにはリセット電圧ＶＲＤ（約５Ｖ）が印加されている。これにより、リセットゲートトランジスタ２６ａは、画素５０のデータの読出し後に、信号線２５の電圧をリセット電圧ＶＲＤ（約５Ｖ）にリセットするとともに、画素５０のデータの読出し時に、フローティングディフュージョン領域５を電気的に浮いた状態（フローティング状態）に保持する機能を有する。
【００６０】
また、各画素の信号線２５にはそれぞれ電圧変換トランジスタ２７ａ（Ｔｒ２）のゲートに接続されている。電圧変換トランジスタ２７ａのソースは選択トランジスタ２８ａ（Ｔｒ３）のドレインに接続されているとともに、電圧変換トランジスタ２７ａのドレインには電源電圧（約５Ｖ：リセット電圧ＶＲＤと共通）が供給されている。選択トランジスタ２８ａのゲートには行選択線が接続されているとともに、ソースには信号線３３が接続されている。そして、各列の信号線３３には出力線３５が接続されている。出力線３５には、第１実施形態と同様、１つのトランジスタ２９（Ｔｒ４）のドレインが接続されている。すなわち、トランジスタ２９のソースは接地されているとともに、ゲートにはトランジスタ２９を定電流源として機能させるための所定の電圧が印加されている。そして、各画素の電圧変換トランジスタ２７ａとトランジスタ２９とによってソースフォロワ回路が構成されている。
【００６１】
以上のように、第３実施形態では、リセットゲートトランジスタ２６ａ、電圧変換トランジスタ２７ａ、及び選択トランジスタ２８ａは撮像部５１内に配置され、トランジスタ２９は撮像部５１の周囲（周辺回路部）に配置されている。
【００６２】
周辺回路部におけるトランジスタ２９には、第１実施形態と同様、図２（Ｂ）に示すようなＭＯＳトランジスタが採用されている。すなわち、トランジスタ２９を構成する制御ゲート電極１６は、第１の絶縁膜７ａの厚みｔ１よりも小さい厚みｔ３を有する第３の絶縁膜７ｃを介して形成され、表面チャネル型トランジスタを構成している。なお、信号処理回路（図示せず）についても撮像部５１の周囲（周辺回路部）に配置され、回路内の各トランジスタには、トランジスタ２９と同じＭＯＳトランジスタ（表面チャネル型トランジスタ）が採用されている。
【００６３】
また、撮像部５１内に配置された各トランジスタ（リセットゲートトランジスタ２６ａ、電圧変換トランジスタ２７ａ、及び選択トランジスタ２８ａ）を構成する制御ゲート電極は厚みｔ１を有する第１の絶縁膜７ａを介して形成され、こうした各トランジスタのチャネル層は埋め込みチャネルとして形成されている。
【００６４】
そして、第３実施形態によるＣＭＯＳイメージセンサでは、上述の各トランジスタに対して所定のタイミングで所定の電圧（リセットゲートトランジスタ２６ａ、電圧変換トランジスタ２７ａ、及び選択トランジスタ２８ａには、たとえば、５．０Ｖ／トランジスタ２９および信号処理回路の各トランジスタには、たとえば、２．５Ｖ）を印加する動作を繰り返すことにより、ＣＭＯＳイメージセンサの読出動作を行っている。
【００６５】
本発明の第３実施形態に係る撮像措置（ＣＭＯＳイメージセンサ）によれば、上記（１）〜（６）の効果に加え、以下の効果を得ることができる。
【００６６】
（８）各画素内に信号増幅のための電圧変換トランジスタ２７ａ（Ｔｒ２）を配置したことで、フローティングディフュージョン領域（ＦＤ）５から出力線２５に亘る寄生容量が小さくなり、信号電荷の増幅性能に優れ、安定した増幅を行うことができる。
【００６７】
（９）各画素内に信号増幅のための電圧変換トランジスタ２７ａ（Ｔｒ２）を配置したことで、第１実施形態のように電圧変換トランジスタを他の画素と共有しないことから、任意の画素信号のみを取り出すことができるようになり、複数画素の信号を結合することで高感度なＣＭＯＳイメージセンサの有効性をさらに高めることができる。
【００６８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６９】
上記実施形態では、信号電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の電導型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いるようにしてもよい。この場合にも同様の効果を享受することができる。
【００７０】
上記実施形態では、ｐ型シリコン基板上に撮像装置を形成した例を示したが、本発明はこれに限らない。たとえば、ｎ型シリコン基板上にｐ型の不純物拡散領域を形成したものを基板として採用してもよい。この場合にも同様の効果を享受することができる。
【００７１】
上記実施形態では、第２の絶縁膜としてシリコン熱酸化膜（熱酸化法によるシリコン酸化膜）の単層膜を採用した例を示したが、本発明はこれに限らない。たとえば、シリコン熱酸化膜を含む積層膜としてもよい。この場合には、積層膜中のシリコン熱酸化膜部分では欠陥（電荷捕獲部位）が少ないので、同じ厚みを有し、且つ、シリコン熱酸化膜を含まない積層膜（あるいは単層膜）に比べて、少なくとも上記（３）の効果を享受することができる。
【００７２】
上記実施形態では、第３の絶縁膜の厚さを第１の絶縁膜の厚さより薄くする例を示したが、本発明はこれに限らない。たとえば、第３の絶縁膜と第１の絶縁膜とを同じ厚さにしてもよい。この場合、少なくとも上記（２）および（４）以外の効果を享受することができる。
【００７３】
上記第２実施形態では、フォトダイオード部側からフローティングディフュージョン領域側に向かって増倍部、転送部、及び蓄積部の順に設けた例を示したが、本発明はこれに限らない。たとえば、増倍部と蓄積部の位置を入れ替え、フォトダイオード部側からフローティングディフュージョン領域側に向かって蓄積部、転送部、及び増倍部の順に設けてもよい。この場合にも同様の効果を享受することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した概略平面図。
【図２】（Ａ），（Ｂ）図１に示した第１実施形態によるＣＭＯＳイメージセンサの構造を示した概略断面図。
【図３】図１に示した第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図。
【図４】本発明の第２実施形態によるＣＭＯＳイメージセンサの構造を示した概略断面図。
【図５】本発明の第３実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図。
【図６】特許文献１に記載のＣＭＯＳイメージセンサの構造を示した概略断面図。
【符号の説明】
【００７５】
１  ｐ型シリコン基板、２  素子分離領域、３  転送チャネル、３ａ  高電界領域、４
フォトダイオード部（ＰＤ）、５  フローティングディフュージョン領域（ＦＤ）、５ａ  コンタクト部、７ａ  第１の絶縁膜、７ｂ  第２の絶縁膜、７ｃ  第３の絶縁膜、８
転送ゲート電極、８ａ  コンタクト部、９  増倍ゲート電極、９ａ  コンタクト部、１０  読出ゲート電極、１０ａ  コンタクト部、１３  ソース領域、１４  ドレイン領域、１５  チャネル層、１６  制御ゲート電極、１７  絶縁物、２０〜２２  配線層、２５  信号線、２６  リセットゲートトランジスタ（Ｔｒ１）、２７  電圧変換トランジスタ（Ｔｒ２）、２８  選択トランジスタ（Ｔｒ３）、２９  トランジスタ（Ｔｒ４）、３０  転送部、３１  増倍部、３５  出力線、５０  画素、５１  撮像部、５２  行選択レジスタ、５３  列選択レジスタ、５４  周辺回路部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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