(57)【要約】【課題】製造過程において、バリア膜が絶縁層から剥離するのを防止することができる半導体装置を提供すること。【解決手段】誘電率が２．８であるＳｉＯＣからなる低誘電率層４上には、誘電率が３．２であるＳｉＯＣからなる高誘電率層５が形成されている。高誘電率層５は、所定の膜厚Ｔに形成されている。高誘電率層５上には、ＳｉＯ２からなる保護層６が形成されている。すなわち、低誘電率層４と保護層６との間には、高誘電率層５が介在されている。低誘電率層４、高誘電率層５および保護層６には、保護層６の上面から低誘電率層４まで掘り下がった配線溝７が形成されている。配線溝７の底面および側面には、Ｔａからなるバリア膜８が形成されている。バリア膜８上には、Ｃｕからなり、配線溝７を埋め尽くすＣｕ配線９が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
低誘電率材料からなる低誘電率層と、
前記低誘電率層上に形成され、前記低誘電率材料よりも高い誘電率を有する高誘電率材料からなる高誘電率層と、
前記高誘電率層上に形成され、前記低誘電率材料および前記高誘電率材料とは異なる絶縁材料からなる保護層と、
前記保護層の上面から前記低誘電率層まで掘り下がって形成された溝と、
前記溝の底面および側面に被着され、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜と、
前記バリア膜上に形成され、Ｃｕを主成分とする金属材料からなり、前記溝を埋め尽くす配線とを備える、半導体装置。
【請求項２】
前記高誘電率層の厚さは、５ｎｍ以上３０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記バリア膜の材料として、Ｔａが用いられ、
前記高誘電率材料として誘電率が３．２であるＳｉＯＣが用いられ、
前記低誘電率材料として誘電率が２．８であるＳｉＯＣが用いられている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｃｕ（銅）配線を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、配線のさらなる微細化が要求されてきている。配線の微細化による配線抵抗の増大を抑えるため、配線材料として、Ａｌ（アルミニウム）よりも高い導電性を有するＣｕ（銅）を用いることが検討されている。
図３は、従来の半導体装置の表層部の一部の図解的な断面図であり、Ｃｕ配線の形成の途中の状態を示す。図４は、図３に示す半導体装置が個片に切り分けられる前の状態を示す平面図である。図５は、図４に示す状態の半導体装置の周縁部の一部の図解的な平面図である。
【０００３】
半導体装置１０１の製造は、半導体装置の基体をなす半導体基板が半導体ウエハ（以下、単に「ウエハ」という。）Ｗである状態で進められる。そして、ウエハＷ上にＣｕ配線などが形成された後、ウエハＷがスクライブラインに沿って切断されることにより、個片に切り分けられた半導体装置１０１が得られる。
ウエハＷ（図４参照）上には、ＳｉＯＣ（炭素が添加された酸化シリコン）からなる第１層間絶縁膜１０２、ＳｉＣＯ（酸素が添加された炭化シリコン）からなるエッチストップ膜１０３、ＳｉＯＣからなる第２層間絶縁膜１０４およびＳｉＯ２（酸化シリコン）からなる保護層１０５が、ウエハＷ側からこの順に積層されている。
【０００４】
保護層１０５の形成後に、ウエハＷの裏面の洗浄が行われる。この洗浄時に、ウエハＷの裏面に供給される洗浄液がウエハＷの表面の周縁部Ｐ（図４参照）に回り込むことにより、周縁部Ｐ上から保護層１０５が除去される。そのため、ウエハＷの周縁部Ｐ上では、第２層間絶縁膜１０４が露出している。周縁部Ｐの幅Ｄは、たとえば、約３ｍｍである。
Ｃｕ配線の形成に際しては、保護層１０５の上面から第１層間絶縁膜１０２まで掘り下がった配線溝１０７が形成される。
【０００５】
その後、配線溝１０７の内面を含む保護層１０５上に、Ｔａ（タンタル）からなるバリア膜１０８が形成される。バリア膜１０８は、ウエハＷの周縁部Ｐ上では、第２層間絶縁膜１０４の保護層１０５から露出した部分に接する。
次いで、バリア膜１０８上に、Ｃｕからなるめっき層１０９が形成される。このめっき層１０９は、配線溝１０７を埋め尽くす厚さに形成される。そして、ウエハＷの周縁部Ｐ上からめっき層１０９が除去される。これにより、次に述べるめっき層１０９の研磨後に、ウエハＷの周縁部Ｐ上にめっき層１０９が残留することを防止できる。
【０００６】
その後、ＣＭＰ法により、めっき層１０９およびバリア膜１０８が研磨される。このめっき層１０９およびバリア膜１０８の研磨は、めっき層１０９およびバリア膜１０８の配線溝１０７外の部分が除去されて、保護層１０５の表面が露出するまで続けられる。その結果、配線溝１０７内にバリア膜１０８を介して埋設されたＣｕ配線（図示せず）が得られる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２９４６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置１０１では、寄生容量の低減を図るため、第２層間絶縁膜１０４の材料に低誘電率材料であるＳｉＯＣが用いられている。しかし、ＳｉＯＣは、バリア膜１０８の材料であるＴａとの密着性が低い。そのため、めっき層１０９およびバリア膜１０８の研磨の際に、ウエハＷの周縁部Ｐ上において、図３に示すように、バリア膜１０８が第２層間絶縁膜１０４から剥離するおそれがある。そして、そのバリア膜１０８の剥離した部分が残余の部分から分離し、バリア膜１０８の剥離片となると、バリア膜１０８の剥離片がＣＭＰ法に用いられる研磨パッド（図示せず）とウエハＷとの間に入り込み、Ｃｕ配線の表面に剥離片によるスクラッチを生じるおそれがある。
【０００９】
なお、図５では、バリア膜１０８の剥離を生じている部分がクロスハッチングを付して示されている。
本発明の目的は、製造過程において、バリア膜の剥離片が生じるのを防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するための請求項１記載の半導体装置は、低誘電率材料からなる低誘電率層と、前記低誘電率層上に形成され、前記低誘電率材料よりも高い誘電率を有する高誘電率材料からなる高誘電率層と、前記高誘電率層上に形成され、前記低誘電率材料および前記高誘電率材料とは異なる絶縁材料からなる保護層と、前記保護層の上面から前記低誘電率層まで掘り下がって形成された溝と、前記溝の底面および側面に被着され、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜と、前記バリア膜上に形成され、Ｃｕを主成分とする金属材料からなり、前記溝を埋め尽くす配線とを備えている。
【００１１】
この半導体装置では、相対的に低い誘電率を有する低誘電率材料からなる低誘電率層上に、相対的に高い誘電率を有する高誘電率材料からなる高誘電率層が形成されている。高誘電率層上には、低誘電率材料および高誘電率材料とは異なる絶縁材料からなる保護層が形成されている。すなわち、低誘電率層と保護層との間には、高誘電率層が介在されている。低誘電率層、高誘電率層および保護層には、保護層の上面から低誘電率層まで掘り下がった溝が形成されている。溝の底面および側面には、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜が形成されている。バリア膜上には、Ｃｕを主成分とする金属材料からなり、溝を埋め尽くす配線が形成されている。
【００１２】
前記半導体装置は、たとえば、ウエハ上に配線などが形成された後、ウエハがダイシングされることにより得られる。低誘電率層と保護層との間に高誘電率層が介在されているので、ウエハの周縁部上から保護層が除去された後、ウエハ上の全面にバリア膜が形成されても、ウエハの周縁部上において、バリア膜は、バリア膜に対して高い密着性を有する高誘電率層に接する。そのため、バリア膜上に配線の材料が堆積されて、その堆積された材料がＣＭＰ法により研磨されても、その研磨時に、バリア膜の剥離片を生じるのを防止することができる。その結果、配線の表面にバリア膜の剥離片に起因するスクラッチが生じることを防止できる。
【００１３】
請求項２に記載のように、高誘電率層の厚さは、５ｎｍ以上３０ｎｍ以下であることが好ましい。高誘電率層の厚さが５ｎｍ以上にされることにより、全体に均一な膜厚で高誘電率層を形成することができる。また、高誘電率層の厚さが３０ｎｍ以下にされることにより、半導体装置における寄生容量の増加を抑制することができる。
また、高誘電率材料としてＳｉＯＣが用いられ、バリア膜の材料としてＴａ系材料が用いられる場合、その高誘電率材料であるＳｉＯＣは、３以上の誘電率を有していることが好ましい。このような誘電率を有するＳｉＯＣからなる高誘電率層は、Ｔａ系材料からなるバリア膜と良好な密着性を発揮することができる。
【００１４】
また、低誘電率層と高誘電率層とは、誘電率の異なる同じ種類の材料を用いて形成されてもよい。たとえば、低誘電率材料および高誘電率材料として、ＳｉＯＣが用いられてもよい。この場合、高誘電率材料であるＳｉＯＣは、バリア膜との良好な密着性を発揮可能な誘電率を有し、低誘電率材料であるＳｉＯＣは、高誘電率層の材料であるＳｉＯＣよりも低い誘電率を有していればよい。
【００１５】
請求項３に記載のように、バリア膜がＴａからなる場合、高誘電率材料として誘電率が３．２であるＳｉＯＣが用いられ、低誘電率材料として誘電率が２．８であるＳｉＯＣが用いられるとよい。これにより、低誘電率層と高誘電率層との一体性を発揮しながら、高誘電率層とバリア膜とを良好な密着させることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。
【図３】図３は、従来の半導体装置の表層部の一部の図解的な断面図である。
【図４】図４は、図３に示す半導体装置が個片に切り分けられる前の状態を示す平面図である。
【図５】図５は、図４に示す状態の半導体装置の周縁部の一部の図解的な平面図である。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、その基体をなす図示しない半導体基板（たとえば、シリコン基板）を備えている。半導体基板上には、誘電率が２．８であるＳｉＯＣ（以下、単に「ＳｉＯＣ（２．８）」という。）からなる層間絶縁膜２、ＳｉＣＯからなるエッチストップ膜３、ＳｉＯＣ（２．８）からなる低誘電率層４、誘電率が３．２であるＳｉＯＣ（以下、単に「ＳｉＯＣ（３．２）」という。）からなる高誘電率層５およびＳｉＯ２からなる保護層６が、半導体基板側からこの順に積層されている。
【００１８】
高誘電率層５は、所定の膜厚Ｔに形成されている。この実施形態では、膜厚Ｔは、たとえば、５ｎｍ以上３０ｎｍ以下の範囲内に設定されている。
エッチストップ膜３、低誘電率層４、高誘電率層５および保護層６には、保護層６の上面から層間絶縁膜２まで掘り下がった配線溝７が形成されている。配線溝７の側面および底面には、Ｃｕの拡散に対するバリア性を有するＴａからなるバリア膜８が被着されている。バリア膜８上には、Ｃｕからなり、配線溝７を埋め尽くすＣｕ配線９が形成されている。Ｃｕ配線９の上面は、保護層６の上面とほぼ面一をなしている。
【００１９】
図２Ａ〜２Ｅは、半導体装置の製造方法を工程順に示す模式的な断面図である。
半導体装置１は、その基体をなす半導体基板がウエハの状態で形成される。
まず、図２Ａに示すように、ウエハ上に、層間絶縁膜２、エッチストップ膜３、低誘電率層４、高誘電率層５および保護層６が、ウエハ側からこの順に積層される。
その後、ウエハの裏面洗浄が行われる。その際、ウエハの裏面に供給される洗浄液がウエハの表面の周縁部に回り込むことにより、図２Ｂに示すように、ウエハの周縁部（図２Ａ〜２Ｅにおける左側端部）Ｐでは、保護層６の周縁部が除去され、高誘電率層５の周縁部が露出する。
【００２０】
次に、図２Ｃに示すように、保護層６の上面から層間絶縁膜２まで掘り下がった配線溝７が形成される。配線溝７の内面を含む保護層６上（ウエハの全面）には、たとえば、スパッタ法により、バリア膜８が形成される。ウエハの周縁部Ｐにおいては、保護層６の周縁部が除去され、高誘電率層５の周縁部が露出しているため、その高誘電率層５が露出した部分にバリア膜８が接する。
【００２１】
次いで、図２Ｄに示すように、たとえば、電解めっき法により、バリア膜８上に、Ｃｕ配線９の材料からなるめっき層１０が形成される。めっき層１０は、配線溝７を埋め尽くす厚さに形成される。なお、ウエハの周縁部Ｐ上からは、めっき層１０が除去される。これにより、次に述べるＣＭＰ法によるめっき層１０およびバリア膜８の研磨後に、ウエハの周縁部Ｐ上にめっき層１０が残留することを防止できる。
【００２２】
次に、ＣＭＰ法により、めっき層１０が研磨される。めっき層１０の研磨は、バリア膜８の表面が露出するまで続けられる。これにより、図２Ｅに示すように、配線溝７内にバリア膜８を介して埋設されたＣｕ配線９が得られる。
ひき続いて、ＣＭＰ法により、バリア膜８を研磨する工程が行われる。このバリア膜８の研磨は、保護層６上からバリア膜８が除去され、保護層６の表面が露出するとともに、ウエハの周縁部Ｐ上で高誘電率層５の表面が露出するまで続けられる。
【００２３】
その後、ウエハがダイシングされることにより、図１に示す半導体装置１が得られる。
以上のように、ＳｉＯＣ（２．８）からなる低誘電率層４上には、ＳｉＯＣ（３．２）からなる高誘電率層５が形成されている。高誘電率層５は、所定の膜厚Ｔに形成されている。高誘電率層５上には、ＳｉＯ２からなる保護層６が形成されている。すなわち、低誘電率層４と保護層６との間には、高誘電率層５が介在されている。低誘電率層４、高誘電率層５および保護層６には、保護層６の上面から層間絶縁膜２まで掘り下がった配線溝７が形成されている。配線溝７の底面および側面には、Ｔａからなるバリア膜８が形成されている。バリア膜８上には、Ｃｕからなり、配線溝７を埋め尽くすＣｕ配線９が形成されている。
【００２４】
半導体装置１は、ウエハ上にＣｕ配線９などが形成された後、ウエハがダイシングされることにより得られる。低誘電率層４と保護層６との間に高誘電率層５が介在されているので、ウエハの周縁部Ｐ上から保護層６が除去された後、ウエハ上の全面にバリア膜８が形成されても、ウエハの周縁部Ｐ上において、バリア膜８は、バリア膜８に対して高い密着性を有する高誘電率層５に接する。そのため、めっき層１０およびバリア膜８の不要部分を除去するためのＣＭＰ法による研磨時に、バリア膜８の剥離片を生じない。その結果、Ｃｕ配線９の表面にバリア膜８の剥離片に起因するスクラッチが生じることを防止できる。
【００２５】
高誘電率層５の膜厚Ｔは、５ｎｍ以上３０ｎｍ以下の範囲内に設定されている。膜厚Ｔが５ｎｍ以上にされることにより、ウエハ全体に均一な膜厚で高誘電率層５を形成することができる。また、膜厚Ｔが３０ｎｍ以下にされることにより、半導体装置１における寄生容量の増加を抑制することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【００２６】
たとえば、高誘電率層５の材料（高誘電率材料）としては、ＳｉＯＣ（３．２）を用いたが、バリア膜８の材料としてＴａが用いられる場合、高誘電率層５の材料であるＳｉＯＣは、３以上の誘電率を有していればよい。この場合、ＳｉＯＣからなる高誘電率層５とＴａからなるバリア膜８とは、良好な密着性を発揮することができる。
また、低誘電率層４と高誘電率層５とは、誘電率の異なる同じ種類の材料であるＳｉＯＣを用いて形成されているが、異なる種類の材料を用いて形成されてもよい。たとえば、低誘電率層４の材料としてＳｉＯＣが用いられ、高誘電率層５の材料としてＳｉＯＦ（フッ素が添加された酸化シリコン）が用いられてもよい。この場合、高誘電率層５の材料であるＳｉＯＦは、バリア膜８との良好な密着性を発揮可能な誘電率を有し、低誘電率層４の材料（低誘電率材料）であるＳｉＯＣは、高誘電率層５の材料であるＳｉＯＦよりも低い誘電率を有していればよい。
【００２７】
さらに、高誘電率層５の材料としては、ＳｉＣ（炭化シリコン）およびＳｉＣＯなどを例示することができる。
また、Ｃｕ配線９は、Ｃｕからなるとしたが、Ｃｕのみからなる必要はなく、Ｃｕを主成分として含む金属材料で形成されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００２８】
１      半導体装置
４      低誘電率層
５      高誘電率層
６      保護層
７      配線溝（溝）
８      バリア膜
９      Ｃｕ配線（配線）
【図１】
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【図２Ａ】
2009188393.tif 000004
【図２Ｂ】
2009188393.tif 000005
【図２Ｃ】
2009188393.tif 000006
【図２Ｄ】
2009188393.tif 000007
【図２Ｅ】
2009188393.tif 000008
【図３】
2009188393.tif 000009
【図４】
2009188393.tif 000010
【図５】
2009188393.tif 000011