(57)【要約】      （修正有）【課題】ソース抵抗をさらに低減する疑似ＳＯＩ構造の半導体装置の提供。【解決手段】第１および第２のゲート側壁絶縁膜２３ＷＡ〜２３ＷＤをマスクに、前記側壁絶縁膜のそれぞれ外側に、第１および第２の凹部２１ＴＡ〜２１ＴＤを形成する工程と、前記側壁絶縁膜のそれぞれ外側に、第１および第２のダミー側壁膜を形成する工程と、前記ダミー側壁膜２３ＤＡ〜２３ＤＤをマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、それぞれ第１および第２のシリコン酸化膜を形成する工程と、前記凹部に第１および第２のシリコン膜を充填する工程と、前記シリコン膜上に金属膜を堆積し、熱処理することにより、シリサイド領域が側壁絶縁膜の外端を超えて、前記ゲート電極２３Ａ，２３Ｂ直下の領域近傍にまで到達するようにシリサイド領域を形成する工程と、を含む。【選択図】図２Ｄ
2009188267.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の互いに対向する側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクに、前記ゲート電極から見て前記側壁絶縁膜の外側の前記シリコン基板に凹部を形成する工程と、
前記側壁絶縁膜の外側にダミー側壁膜を、前記ダミー側壁膜が、前記凹部のうち前記側壁絶縁膜に隣接する先端部分を覆うように形成する工程と、
前記ダミー側壁膜をマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、シリコン酸化膜を形成する工程と、
前記ダミー側壁膜を、前記側壁絶縁膜に対して選択的に除去し、前記凹部において前記先端部分を露出する工程と、
前記凹部において前記シリコン酸化膜および前記先端部分を覆ってポリシリコンまたはアモルファスシリコンよりなるシリコン膜を充填する工程と、
前記シリコン膜上に金属膜を堆積し、熱処理することにより、前記凹部を、前記シリコン酸化膜を介して充填するシリサイド領域を、前記シリサイド領域の先端部が前記先端部分において、前記側壁絶縁膜の外端を超えて前記シリコン基板中、前記ゲート電極直下の領域近傍にまで到達するように、形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
さらに前記凹部を前記シリコン膜により充填する工程の後で、かつ前記シリサイド領域を形成する工程の前に、前記シリコン膜に不純物元素を導入する工程を含み、前記シリサイド領域を形成する際には前記不純物元素が前記先端部分と前記シリコン基板との界面に偏析することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミー側壁膜は、前記凹部の前記先端部分を、前記シリコン基板と前記ゲート絶縁膜との界面から測った深さが２〜５ｎｍとなるように形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ダミー側壁膜は、シリコンおよび前記側壁絶縁膜に対してエッチング選択性を示す材料よりなる膜を、平坦面上における膜厚が２〜３０ｎｍとなるように、前記側壁絶縁膜および前記ゲート電極を覆って堆積し、さらに前記膜を、前記シリコン基板表面に対して略垂直方向に作用する異方性エッチングにより、前記凹部において前記シリコン基板が露出するまでエッチングにより除去する工程により形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記凹部は、前記先端部が、前記シリコン基板の表面に対し、１０〜５５°の角度をなすように形成されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に疑似ＳＯＩ（silicon-on-insulator）構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日ではゲート長が４５ｎｍ以下の超微細化・超高速ＭＯＳトランジスタが実用化されつつある。
【０００３】
このような超微細化・超高速ＭＯＳトランジスタでは、ゲート長の短縮およびソース／ドレイン領域における接合深さの低減により動作速度の向上が図られる。一方、このような短いゲート長および浅い接合深さを有する超微細化・超高速ＭＯＳトランジスタでは、ソース／ドレイン領域に生じる接合容量および接合リーク電流が、所望の超高速動作を妨げるように作用する。接合容量とは、シリコン基板と前記ソースあるいはドレイン領域を構成する逆導電型の拡散領域との接合面に形成される空乏層に伴う寄生容量である。
【０００４】
かかる寄生容量および接合リーク電流を低減するため、特許文献１には、ソース／ドレイン領域をシリコン基板中に形成する際、シリコン基板中に前記ソース／ドレイン領域に対応してあらかじめ溝部を形成しておき、前記溝部の底面および側壁面をシリコン酸化膜などの絶縁膜で覆った後、かかる溝部を、不純物元素で高濃度にドープされたポリシリコン膜により充填し、ソース／ドレイン領域を形成する技術が提案されている。かかる構成によれば、ソース／ドレイン拡散領域の下部に絶縁膜が存在するため、従来の部分空乏化ＳＯＩ基板と同様な接合容量および接合リーク電流の低減効果が得られる。本明細書では、このような構造を疑似ＳＯＩ構造と称することにする。
【特許文献１】特開２００４−３１９８０８号公報
【特許文献２】特開平１１−１８６５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、前記特許文献１の技術では、前記溝部をポリシリコン膜で充填することでソース／ドレイン領域を形成しているため、ソース抵抗が高く、やはりゲート長の短縮に見合った半導体装置の動作速度の向上を達成することができない。
【０００６】
従来、ソース／ドレイン領域の抵抗を低減するため、サリサイド法により、前記ソース／ドレイン領域を構成する拡散領域の表面に薄いシリサイド層を形成する、いわゆるメタルソース／ドレイン構造が知られており、広く使われている。このような従来のメタルソース／ドレイン構造では、シリサイド層が形成されるのは、かかる拡散領域のうち、ゲート電極側壁面に形成された側壁絶縁膜よりも外側の領域である。しかし、本発明が対象とするような、特にゲート長が３０ｎｍ以下の超微細化・超高速トランジスタでは、接合深さが浅く、これに伴いシリサイド層も非常に薄くなり、十分なソース抵抗の低減を得ることができない。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を、シリコン基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の互いに対向する側壁面上に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクに、前記ゲート電極から見て前記側壁絶縁膜の外側の前記シリコン基板に凹部を形成する工程と、前記側壁絶縁膜の外側にダミー側壁膜を、前記ダミー側壁膜が、前記凹部のうち前記側壁絶縁膜に隣接する先端部分を覆うように形成する工程と、前記ダミー側壁膜をマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、シリコン酸化膜を形成する工程と、前記ダミー側壁膜を、前記側壁絶縁膜に対して選択的に除去し、前記凹部において前記先端部分を露出する工程と、前記凹部において前記シリコン酸化膜および前記先端部分を覆ってポリシリコンまたはアモルファスシリコンよりなるシリコン膜を充填する工程と、前記シリコン膜上に金属膜を堆積し、熱処理することにより、前記凹部を前記シリコン酸化膜を介して充填するシリサイド領域を、前記シリサイド領域の先端部が前記先端部分において、前記側壁絶縁膜の外端を超えて前記シリコン基板中、前記ゲート電極直下の領域近傍にまで到達するように、形成する工程と、を含むことを特徴とする半導体装置の製造方法により、解決する。
【発明の効果】
【０００８】
本発明によれば、ソース／ドレイン領域をシリコン基板中にシリコン酸化膜を介して形成した疑似ＳＯＩ構造を採用することにより、ソース／ドレイン領域の接合容量を低減することができる。また接合リーク電流が低減される。結果、半導体装置の動作速度が向上する。また前記ソース／ドレイン領域を、シリコン基板中に形成された凹部を充填するシリサイドにより形成することにより、ソース抵抗が低減される。その結果、半導体装置の動作速度がさらに向上する。その際本発明では、前記凹部を充填するシリサイド領域が前記先端部分において前記シリコン基板中を、前記シリコン基板表面直下において前記側壁絶縁膜の外端を超えてゲート電極直下のチャネル領域に向かって延在することに注意すべきである。これにより、ソース抵抗をさらに低減することが可能となり、半導体装置の動作速度がさらに向上する。
【０００９】
また本発明では特に、前記ソース／ドレイン領域をシリサイドにより形成する際、最初に前記凹部を充填するシリコン層中にｎ型あるいはｐ型の不純物元素を導入しておく。これにより、これらの不純物元素が前記シリサイド領域で前記先端部分とシリコン基板との界面に偏析する。その結果、前記シリサイド領域とシリコン基板との接合面におけるショットキー障壁の高さが低減され、ソース抵抗がさらに低減され、半導体装置の動作速度がさらに向上する。
【発明を実施するための最良の形態】
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置２０の構成を示す。
【００１１】
図１を参照するに、前記半導体装置２０は素子分離領域２１Ｉにより素子領域２０Ｎ，２０Ｐが画成された（１００）面を主面とするシリコン基板２１上に形成されており、前記素子領域２０ＮにはｎチャネルＭＯＳトランジスタが、前記素子領域２０ＰにはｐチャネルＭＯＳトランジスタが形成されている。
【００１２】
より具体的には、前記素子領域２０Ｎでは前記シリコン基板２１上に、例えば厚さが１〜２ｎｍのＳｉＯＮ膜よりなるゲート絶縁膜２２Ａを介してｎ型にドープされたポリシリコン膜よりなるゲート電極２３Ａが形成され、上面がシリコン酸化膜２４Ａにより覆われている。また前記ゲート電極２３Ａの第１の側壁面には、シリコン酸化膜よりなる第１の側壁絶縁膜２３ＷＡが、前記シリコン基板２１と前記ゲート絶縁膜２２Ａとの界面における厚さが、５〜１５ｎｍとなるように形成されている。また前記第１の側壁面に対向する第２の側壁面には、シリコン酸化膜よりなる第２の側壁絶縁膜２３ＷＢが、前記シリコン基板２１と前記ゲート絶縁膜２２Ａとの界面における厚さが、５〜１５ｎｍとなるように形成されている。
【００１３】
さらに前記素子領域２０Ｎでは前記シリコン基板２１中、前記第１および第２の側壁絶縁膜２３ＷＡおよび２３ＷＢのそれぞれ外側に、例えばニッケルシリサイド（ＮｉＳｉ）よりなるシリサイド領域２５Ａ，２５Ｂが、それぞれソースおよびドレイン領域として、平均して５〜２０ｎｍの厚さで埋設されている。また前記シリサイド領域２５Ａの下面と前記シリコン基板２１との間には、厚さが例えば１０ｎｍの熱酸化膜２１ＯＡが、また前記シリサイド領域２５Ｂと前記シリコン基板２１との間には、同様な熱酸化膜２１ＯＢが形成されている。
【００１４】
同様に前記素子領域２０Ｐでは前記シリコン基板２１上に、前記ゲート絶縁膜２２Ａと同様なゲート絶縁膜２２Ｂを介してｐ型にドープされたポリシリコン膜よりなるゲート電極２３Ｂが形成され、上面がシリコン酸化膜２４Ｂにより覆われている。また前記ゲート電極２３Ｂの第１の側壁面には、シリコン酸化膜よりなる第１の側壁絶縁膜２３ＷＣが、前記シリコン基板２１と前記ゲート絶縁膜２２Ｂとの界面における厚さが５〜１５ｎｍとなるように形成されている。また前記第１の側壁面に対向する第２の側壁面には、シリコン酸化膜よりなる第２の側壁絶縁膜２３ＷＤが、前記シリコン基板２１と前記ゲート絶縁膜２２Ｂとの界面における厚さが５〜１５ｎｍとなるように形成されている。
【００１５】
さらに前記素子領域２０Ｐでは前記シリコン基板２１中、前記第１および第２の側壁絶縁膜２３ＷＣおよび２３ＷＤのそれぞれ外側に、例えばニッケルシリサイド（ＮｉＳｉ）よりなるシリサイド領域２５Ｃ，２５Ｄが、それぞれソースおよびドレイン領域として、前記シリサイド領域２５Ａ，２５Ｂと同様に、平均して５〜２０ｎｍの厚さで埋設されている。また前記シリサイド領域２５Ｃの下面と前記シリコン基板２１との間には、厚さが例えば１０ｎｍの熱酸化膜２１ＯＣが形成されている。また前記シリサイド領域２５Ｄと前記シリコン基板２１との間には、同様な熱酸化膜２１ＯＤが形成されている。
【００１６】
このように図１の半導体装置２０では、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのソース／ドレイン領域にシリサイド層２５Ａ〜２５Ｄが、平均して５〜２０ｎｍの厚さで形成されている。このため、前記素子領域２０Ｎに形成されるｎチャネルＭＯＳトランジスタおよび前記素子領域２０Ｐに形成されるｐチャネルＭＯＳトランジスタとも、ソース抵抗、すなわち寄生抵抗が低減される。また、前記シリサイド層２５Ａ〜２５Ｄの下面に熱酸化膜２１ＯＡ〜２１ＯＤがそれぞれ形成されている。このため、ソース／ドレイン領域における接合リーク電流が低減される。このため図１のｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタでは、ゲート長の短縮に見合った高速動作が得られる。
【００１７】
ところで図１の半導体装置２０では、前記素子領域２０Ｎは、前記シリコン基板２１中において、前記側壁絶縁膜２３ＷＡの外側に、前記ゲート電極２３Ａから遠ざかるにつれて深さが増大するような形状で形成されている。その際、前記シリサイド領域２５Ａのうち、前記ゲート電極２３Ａに近い側のシリサイド先端部２５Ａｅは、前記シリコン基板２１中を、前記側壁絶縁膜２３ＷＡの外端を超えて、前記シリコン基板２１中の前記ゲート電極直下の部分に形成されるチャネル領域に向かって延在するように形成されていることに注意すべきである。同様に、前記シリサイド領域２５Ｂのうち、前記ゲート電極２３Ａに近い側のシリサイド先端部２５Ｂｅは、前記シリコン基板２１中を、前記側壁絶縁膜２３ＷＢの外端を超えて、前記シリコン基板２１中の前記ゲート電極直下の部分に形成されるチャネル領域に向かって延在するように形成されている。かかるシリサイド先端部２５Ａｅ，２５Ｂｅは、シリコン基板２１と直接に接して接合面を形成し、前記素子領域２０Ｎに形成されるｎチャネルＭＯＳトランジスタのソース抵抗をさらに低減するのに寄与する。
【００１８】
また前記シリサイド先端部２５Ａｅと前記シリコン基板２１との接合面には、ＡｓやＳｂなどのｎ型不純物元素が偏析した偏析領域２６Ａ，２６Ｂが形成されている。これにより前記シリサイド先端部２５Ａｅあるいは２５Ｂｅとシリコン基板２１との界面に形成されるショットキー障壁の高さが低減され、ソース抵抗がさらに低減される。その結果、前記素子領域２０Ｎに形成されるｎチャネルＭＯＳトランジスタの動作速度がさらに向上する。
【００１９】
同様に図１の半導体装置２０では、前記素子領域２０Ｐは、前記シリコン基板２１中において、前記側壁絶縁膜２３ＷＣの外側に、前記ゲート電極２３Ｂから遠ざかるにつれて深さが増大するような形状で形成されている。その際、前記シリサイド領域２５Ｃのうち、前記ゲート電極２３Ｂに近い側のシリサイド先端部２５Ｃｅは、前記シリコン基板２１中を、前記側壁絶縁膜２３ＷＣの外端を超えて、前記シリコン基板２１中の前記ゲート電極直下のチャネル領域に向かって延在するように形成されていることに注意すべきである。同様に、前記シリサイド領域２５Ｄのうち、前記ゲート電極２３Ｂに近い側のシリサイド先端部２５Ｄｅは、前記シリコン基板２１中を、前記側壁絶縁膜２３ＷＤの外端を超えて、前記シリコン基板２１中の前記ゲート電極直下の部分に形成されるチャネル領域に向かって延在するように形成されている。かかるシリサイド先端２５Ｃｅ，２５Ｄｅは、シリコン基板２１と直接に接して接合面を形成し、前記素子領域２０Ｐに形成されるｐチャネルＭＯＳトランジスタのソース抵抗をさらに低減するのに寄与する。
【００２０】
また前記先端部２５Ｃｅと前記シリコン基板２１との接合面には、ＢやＩｎなどのｐ型不純物元素が偏析した偏析領域２６Ｃ，２６Ｄが形成されている。これにより前記シリサイド先端部２５Ｃｅあるいは２５Ｄｅとシリコン基板２１との界面に形成されるショットキー障壁の高さが低減され、ソース抵抗がさらに低減される。その結果、前記素子領域２０Ｐに形成されるｐチャネルＭＯＳトランジスタの動作速度がさらに向上する。
【００２１】
その際、十分なオン電流を確保し、同時にショートチャネル効果を抑制するため、本発明では前記シリサイド先端部２５Ａｅ，２５Ｂｅ，２５Ｃｅ，２５Ｄｅの深さｈを、５〜２０ｎｍの範囲に制限している。前記深さｈが５ｎｍよりも小さくなると十分なオン電流を確保できなくなり、一方前記深さｈが２０ｎｍを超えて増大するとショートチャネル効果の抑制が不十分となる。
【００２２】
さらに図１の半導体装置では、ショートチャネル効果を抑制するため、前記素子領域２０Ｎにおいては前記シリサイド先端部２５Ａｅおよび２５Ｂｅから、ＢやＩｎなどのｐ型不純物元素によりｐ型にドープされたポケット領域２６Ａ，２６Ｂがそれぞれ延在している。また前記素子領域２０Ｐにおいては前記シリサイド先端部２５Ｃｅおよび２５Ｄｅから、ＡｓやＳｂなどのｎ型不純物元素によりｎ型にドープされたポケット領域２６Ｃ，２６Ｄがそれぞれ延在している。
【００２３】
なお前記シリサイド先端部２５Ａｅ，２５Ｂｅ，２５Ｃｅ，２５Ｄｅの、基板面に平行な方向への侵入深さは、前記シリサイド先端部２５Ａｅ，２５Ｂｅ，２５Ｃｅ，２５Ｄｅが前記ゲート電極２３Ａ直下のチャネル領域に到達すると前記ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタのしきい値特性が影響を受けるので、前記側壁絶縁膜２３ＷＡ，２３ＷＢ，２３ＷＣ，２３ＷＤ直下の領域を超えてゲート電極直下のチャネル領域に侵入しないようにシリサイド形成工程の時間が制御される。
【００２４】
次に、前記図１の半導体装置２０の製造工程を、図２Ａ〜２Ｋを参照しながら説明する。
【００２５】
図２Ａを参照するに、前記シリコン基板２１上には前記素子領域２０Ｎおよび２０Ｐが前記素子分離領域２０Ｉにより画成されている。
【００２６】
前記素子領域２０Ｎにおいては前記シリコン基板２１上に、例えば厚さが１〜２ｎｍのＳｉＯＮ膜よりなるゲート絶縁膜２２Ａを介してｎ型にドープされたポリシリコン膜よりなるゲート電極２３Ａが形成されている。前記ゲート電極２３Ａの上面は、シリコン酸化膜２４Ａにより覆われている。また前記ゲート絶縁膜の第１の側壁面には、シリコン酸化膜よりなる第１の側壁絶縁膜２３ＷＡが、前記シリコン基板２１と前記ゲート絶縁膜２２Ａとの界面における厚さが５〜１５ｎｍとなるように形成されている。また前記第１の側壁面に対向する第２の側壁面には、シリコン酸化膜よりなる第２の側壁絶縁膜２３ＷＢが、前記シリコン基板２１と前記ゲート絶縁膜２２Ａとの界面における厚さが５〜１５ｎｍとなるように形成されている。
【００２７】
同様に前記素子領域２０Ｐにおいては前記シリコン基板２１上に、前記ゲート絶縁膜２２Ａと同様なゲート絶縁膜２２Ｂを介してｐ型にドープされたポリシリコン膜により前記ゲート電極２３Ｂが形成されている。前記ゲート電極２３Ｂの上面は前記シリコン酸化膜２４Ｂにより覆われている。また前記ゲート電極２３Ｂの第１の側壁面には、シリコン酸化膜よりなる第１の側壁絶縁膜２３ＷＣが、前記シリコン基板２１と前記ゲート絶縁膜２２Ｂとの界面における厚さが５〜１５ｎｍとなるように形成されている。また前記第１の側壁面に対向する第２の側壁面には、シリコン酸化膜よりなる第２の側壁絶縁膜２３ＷＤが、前記シリコン基板２１と前記ゲート絶縁膜２２Ｂとの界面における厚さが５〜１５ｎｍとなるように形成されている。
【００２８】
次に図２Ｂに示すように前記シリコン基板２１が、前記素子領域２０Ｎにおいては前記側壁絶縁膜２３ＷＡおよび２３ＷＢおよびゲート電極２３Ａ、より正確には前記ゲート電極２３Ａ上の絶縁膜２４Ａをマスクに、例えば反応性イオンエッチングを等方性エッチング条件で実行することによりエッチングされる。その結果、前記シリコン基板２１中には、前記ゲート電極２３Ａから見て前記側壁絶縁膜２３ＷＡ，２３ＷＢのそれぞれ外側に、第１および第２の凹部２１ＴＡ，２１ＴＢが、平均して例えば５〜２０ｎｍの深さに形成される。
【００２９】
同様に前記素子領域２０Ｐにおいては前記シリコン基板２１が、前記側壁絶縁膜２３ＷＣおよび２３ＷＤおよびゲート電極２３Ｂ、より正確には前記ゲート電極２３Ｂ上の絶縁膜２４Ｂをマスクに、例えばドライエッチング（反応性イオンエッチング）を等方性エッチング条件で実行することによりエッチングされる。その結果、前記シリコン基板２１中には、前記ゲート電極２３Ｂから見て前記側壁絶縁膜２３ＷＣ，２３ＷＤのそれぞれ外側に、第１および第２の凹部２１ＴＣ，２１ＴＤが、平均して例えば５〜２０ｎｍの深さに形成される。
【００３０】
例えばこのような等方性ドライエッチングは、ＮＦ3およびＣｌ2をエッチングガスとして使い、５ｍＴｏｒｒの圧力下、２００Ｗの高周波パワーを投入することにより実行することができる。その際前記凹部、例えば凹部２３ＴＡの底面と前記シリコン基板表面とのなす角度θを、１０〜５５°の範囲に制御することができる。あるいは、図２Ｂの工程の後、さらにウェットエッチングを行うことも可能である。このような実施形態については、後で説明する。
【００３１】
次に図２Ｃに示すように、前記図２Ｂの構造上に、シリコンおよびシリコン酸化膜に対してエッチング選択性を示す例えばＳｉＮ膜を、ＣＶＤ法により一様な膜厚に堆積する。さらにこれを前記シリコン基板２１の表面に略垂直に作用する異方性エッチングにより、前記凹部２１ＴＡ，２１ＴＢ，２１ＴＣ，２１ＴＤを構成するシリコン面が露出するまでエッチバックする。これにより、前記側壁絶縁膜２３ＷＡ，２３ＷＢのそれぞれ外側にダミー側壁膜２３ＤＡおよび２３ＤＢを形成する。また前記側壁絶縁膜２３ＷＣ，２３ＷＤのそれぞれ外側にダミー側壁膜２３ＤＣおよび２３ＤＤを形成する。
【００３２】
図３は、前記図２Ｃ中、破線で囲んだ部分を概略的に示す図である。
【００３３】
図３は、前記凹部２１ＴＡを画成する底面が前記シリコン基板２１の面、より正確には前記シリコン基板２１とゲート絶縁膜２２Ａの界面に対して角度θをなす場合を示す。この場合、前記ダミー側壁膜２３ＤＡとして厚さがｗの膜を形成すると、前記ダミー側壁膜２３ＤＡは、前記凹部２１ＴＡの底面のうち、前記側壁絶縁膜２３ＷＡ近傍の先端部分２１ａを、ｄ＝ｗ・ｔａｎθで与えられる深さｄの範囲で覆う。すなわち、図３あるいは図２Ｃにおいて、前記凹部２１ＴＡ底面のうち前記ダミー側壁膜２３ＤＡで覆われる前記先端部分２１ａの深さｄは、前記角度θが決まっていれば、前記ダミー側壁膜２３ＤＡの膜厚を制御することにより自在に制御することができる。
【００３４】
本実施形態では、図１で説明したように、この前記凹部２１ＴＡの底面のうち、前記ダミー側壁膜２３ＤＡにより覆われる前記先端部分２１ａに、キャリアをチャネルに注入するシリサイド先端部２５Ａｅが形成される事情から、ショートチャネル効果を抑制すべく、前記深さｄは２〜５ｎｍの範囲とする。またこれに伴って、前記ダミー側壁膜２３ＤＡの厚さｗも、前記角度θが１０°では、前記深さｄを２ｎｍとするならば１１ｎｍ、前記深さｄを５ｎｍとするならば２９ｎｍ、すなわち約３０ｎｍ、また前記角度が５５°では、前記深さｄを２ｎｍとするならば２．４ｎｍ、すなわち約２ｎｍ、前記深さｄを５ｎｍとするならば６ｎｍと決定される。
【００３５】
前記角度θが５５°を超えると、前記ダミー側壁膜２３ＤＡの膜厚ｗの制御による前記先端部分２１ａの深さｄの制御が困難となり、一方１０°を下回ると、前記凹部２３ＴＡに形成されるシリサイド層２５Ａの厚さが薄くなり、所望の寄生抵抗の低減効果が減じられる。このため、前記角度θは１０°以上５５°以下とするのが好ましい。
【００３６】
他の凹部２１ＴＢ，２１ＴＣ，２１ＴＤ、および他のダミー側壁膜２３ＤＢ，２３ＤＣ，２３ＤＤについても同様である。すなわち前記ダミー側壁膜２３ＤＢは前記凹部２１ＴＢの先端部分２１ｂを、幅ｗおよび深さｄで覆う。前記ダミー側壁膜２３ＤＣは前記凹部２１ＴＣの先端部分２１ｃを、幅ｗおよび深さｄで覆う。前記ダミー側壁膜２３ＤＤは前記凹部２１ＴＤの先端部分２１ｄを、幅ｗおよび深さｄで覆う。
【００３７】
このようなダミー側壁膜２３ＤＡ〜２３ＤＤの膜厚の制御は、前記ＳｉＮ膜など、エッチバックにより前記ダミー側壁膜２３ＤＡ〜２３ＤＤを形成するもとの膜の平坦面上での膜厚を制御することにより、実行することができる。例えば前記ＳｉＮ膜を平坦面上での厚さが５ｎｍとなるように形成し、これをエッチバックすることにより、前記ダミー側壁膜２３ＤＡ〜２３ＤＤの基部、すなわちシリコン基板２１と接する部分での膜厚を、５ｎｍとすることができる。
【００３８】
次に図２Ｄに示すように、前記図２Ｃの構造を、例えば８００°のウェット雰囲気中で熱酸化処理する。これにより、前記凹部２１ＴＡ，２１ＴＢ，２１ＴＣ，２１ＴＤの底面に、それぞれ前記先端部分２１ａ〜２１ｄで露出されたシリコン面上に、前記シリコン酸化膜２１ＯＡ，２１ＯＢ，２１ＯＣ，２１ＯＤが、例えば１０ｎｍの膜厚でそれぞれ形成される。
【００３９】
次に前記ダミー側壁膜２３ＤＡ〜２３ＤＤを選択的に除去し、図２Ｅに示すように前記凹部２１ＴＡ，２１ＴＢ，２１ＴＣ，２１ＴＢのうち、前記先端部分２１ａ，２１ｂ，２１ｃ，２１ｄにおいてシリコン基板２１を露出する。
【００４０】
次に図２Ｆに示すように前記図２Ｅの構造上にアモルファスシリコンまたはポリシリコンよりなるシリコン膜３１を堆積し、図２Ｇに示すようにこれを、前記素子分離領域２１Ｉが露出するまでエッチバックし、前記凹部２１ＴＡ，２１ＴＢ，２１ＴＣ，２１ＴＤを、それぞれシリコン領域３１Ａ，３１Ｂ，３１Ｃ，３１Ｄにより埋め込む。
【００４１】
次に図２Ｈの工程で前記素子領域２１Ｐを図示しないレジストパターンで保護し、前記素子領域２１ＮにＡｓあるいはＳｂなどのｎ型不純物元素を、典型的には１ｋｅＶの加速電圧下、１．０×１０15ｃｍ-2のドーズ量でイオン注入する。これにより、前記シリコン領域３１Ａ，３１Ｂ，およびゲート電極２３Ａがｎ＋型にドープされる。
【００４２】
さらに図２Ｉの工程で前記素子領域２１Ｎを図示しないレジストパターンで保護し、前記素子領域２１ＰにＢやＩｎなどのｐ型不純物元素を、典型的には１ｋｅＶの加速電圧下、１．０×１０15ｃｍ-2のドーズ量でイオン注入する。これにより前記シリコン領域３１Ｃ，３１Ｄ，およびゲート電極２３Ｂをｐ＋型にドープされる。
【００４３】
次に図２Ｊに示すように前記図２Ｉの構造上に金属膜、例えばＮｉ膜３２をスパッタなどにより形成する。さらにこれを最初に２００〜３００℃の温度で３０秒間、続いて４００℃の温度で１秒間、いずれも真空中あるいは窒素雰囲気中において熱処理する。これにより、図２Ｋに示すように前記金属膜３２が前記シリコン領域３１Ａ〜３１Ｄと反応し、ニッケルモノシリサイド（ＮｉＳｉ）に変換される。その結果、前記シリコン領域３１Ａ〜３１Ｄにそれぞれ対応して、前記ニッケルシリサイド領域２５Ａ〜２５Ｄが形成される。
【００４４】
さらに前記図２Ｋの工程では、シリサイド形成が前記部分２１ａ，２１ｂ，２１ｃ，２１ｄにおいても進行する。その結果、前記シリサイド領域２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに、それぞれ前記先端部分２１ａ，２１ｂ，２１ｃ，２１ｄに対応して、前記シリサイド先端部２５Ａｅ，２５Ｂｅ，２５Ｃｅ，２５Ｄｅが、対応する側壁絶縁膜２３ＷＡ，２３ＷＢ，２３ＷＣ，２３ＷＤの外端を超えて、先に図１で説明したように形成される。
【００４５】
その際、先に図２Ｈおよび２Ｉの工程で導入された不純物元素は、前記シリサイド領域２５Ａ〜２５Ｄの形成とともに前記シリコン領域３１Ａ〜３１Ｄから析出する。析出した不純物元素は、さらに前記シリサイド先端部２５Ａｅ〜２５Ｄｅの成長とともに、その先端のシリコン基板２５との界面に濃集する。これにより、前記偏析領域２６Ａ〜２６Ｄが形成される。
【００４６】
さらに前記図２Ｋの構造から前記金属膜３２がウェットエッチングにより除去され、図２Ｌに示す構造が得られる。
【００４７】
さらに図２Ｌの構造に対し、斜めイオン注入によりポケット領域２７Ａ〜２７Ｄを形成することにより、図１で説明した半導体装置４０が得られる。
［第２の実施形態］
図４Ａ〜４Ｌは、本発明の第２の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４８】
本実施形態では、図４Ａから図４Ｂまでは、先に説明した図２Ａ〜２Ｂの工程と同様に実行される。その結果、前記シリコン基板２１中、素子領域２０Ｎには凹部２１ＴＡおよび２１ＴＢが形成される。また素子領域２０Ｐには凹部２１ＴＣおよび２１ＴＤが形成される。
【００４９】
本実施形態ではさらに前記図４Ｂの構造に対し例えばＫＯＨあるいはＴＭＡＨをエッチャントとしたウェットエッチングを適用する。これにより、前記凹部２１ＴＡ〜２１ＴＤは、図４Ｃに示すように底面がＳｉの（１００）面で、また側壁面が（１１１）面で画成された凹部４１ＴＡ〜４１ＴＤにそれぞれ変化する。
【００５０】
さらに本実施形態では、前記図４Ｃの構造に前記ダミー側壁膜４ＤＡ〜４ＤＤを形成し、図４Ｄに示す構造を得る。
【００５１】
さらに図４Ｄの構造を、例えば８００℃の温度でウェット酸化処理し、図４Ｅに示すように前記凹部４１ＴＡ，４１ＴＢ，４１ＴＣ，４１ＴＤの底面および側壁面に熱酸化膜２１ＯＡ〜２１ＯＤを、それぞれ１０ｎｍ程度の膜厚に形成する。先の実施形態と同様、前記凹部４１ＴＡ〜４１ＴＤのうち、前記ダミー絶縁膜２３ＤＡ〜２３ＤＤで覆われている部分には、前記熱酸化膜の形成は生じない。
【００５２】
次に前記図４Ｅの構造から前記ダミー絶縁膜２３ＤＡ〜２３ＤＤを除去し、図４Ｆに示す構造を得る。
【００５３】
さらに図４Ｇに示すように、前記図４Ｆの構造上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜３１が、前記図２Ｆの工程と同様に、前記凹部４１ＴＡ〜４１ＴＤを充填するように形成される。さらに図４Ｈに示すように前記シリコン膜２１をエッチバックし、前記凹部４１ＴＡ〜４１ＴＤにそれぞれシリコン領域３１Ａ〜３１Ｄを残す。
【００５４】
次に図４Ｉに示すように前記素子領域２１Ｐを図示しないレジストパターンで保護し、前記素子領域２１ＮにＡｓあるいはＳｂなどのｎ型不純物元素を、典型的には１ｋｅＶの加速電圧下、１．０×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン領域３１Ａ，３１Ｂ，およびゲート電極２３Ａをｎ＋型にドープする。
【００５５】
さらに図４Ｊの工程で前記素子領域２１Ｎを図示しないレジストパターンで保護し、前記素子領域２１ＰにＢやＩｎなどのｐ型不純物元素を、典型的には１ｋｅＶの加速電圧下、１．０×１０15ｃｍ-2のドーズ量でイオン注入する。これにより、前記シリコン領域３１Ｃ，３１Ｄ，およびゲート電極２３Ｂがｐ＋型にドープされる。
【００５６】
次に図４Ｋに示すように前記図２Ｉの構造上に金属膜、例えばＮｉ膜３２をスパッタなどにより形成する。さらにこれを最初に２００〜３００℃の温度で３０秒間、続いて４００℃の温度で１秒間、いずれも真空中あるいは窒素雰囲気中において熱処理する。これにより、図４Ｌに示すように前記金属膜３２が前記シリコン領域３１Ａ〜３１Ｄと反応してニッケルモノシリサイド（ＮｉＳｉ）に変換され、前記シリコン領域３１Ａ〜３１Ｄにそれぞれ対応して、前記ニッケルシリサイド領域２５Ａ〜２５Ｄが形成される。
【００５７】
さらに前記図２Ｋの工程では、シリサイド形成が前記凹部４１ＴＡ〜４１ＴＤの先端部分２１ａ，２１ｂ，２１ｃ，２１ｄにおいても進行する。その結果、前記シリサイド領域２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに、それぞれ前記先端部分２１ａ，２１ｂ，２１ｃ，２１ｄに対応して、前記シリサイド先端部２５Ａｅ，２５Ｂｅ，２５Ｃｅ，２５Ｄｅが、対応する側壁絶縁膜２３ＷＡ，２３ＷＢ，２３ＷＣ，２３ＷＤに、先の実施形態と同様に形成される。
【００５８】
その際、先に図４Ｉおよび４Ｊの工程で導入された不純物元素は、前記シリサイド領域２５Ａ〜２５Ｄの形成とともに前記シリコン領域３１Ａ〜３１Ｄから析出する。析出した不純物元素は、さらに前記シリサイド先端部２５Ａｅ〜２５Ｄｅの成長とともに、その先端のシリコン基板２５との界面に濃集し、前記偏析領域２６Ａ〜２６Ｄが形成される。
【００５９】
さらに前記図４Ｌの構造から前記金属膜３２がウェットエッチングにより除去される。これにより、図４Ｍに示す構造が得られる。さらに、このようにして得られた図４Ｍの構造に、ＢやＩｎなどのｐ型不純物元素、およびＡｓやＳｂなどのｎ型不純物元素を別々に、斜めイオン注入によりポケット領域２７Ａ〜２７Ｄを形成することにより、図４Ｎにおいて、本発明第２実施形態による半導体装置４０が得られる。
【００６０】
本実施形態においても、前記ダミー側壁膜２３ＤＡ〜２３ＤＤの膜厚を制御することにより、前記先端部分２３ａ〜２３ｄ、従って前記シリサイド先端部２５Ａｅ〜２５Ｄｅの深さを２〜５ｎｍの範囲に制御することができる。その結果、疑似ＳＯＩ構造を使いながらソース抵抗を低減し、同時にショートチャネル効果を抑制することができる。
【００６１】
本実施形態では、前記凹部４１ＴＡ〜４１ＴＤの側壁面がＳｉの（１１１）面となっているため、前記図３における角度θが５４．７°に固定され、前記ダミー側壁膜２３ＤＡ〜２３ＤＤの膜厚の制御のみにより、前記シリサイド先端部２５Ａｅ〜２５Ｄｅの深さを容易に制御することができる。
【００６２】
なお、本実施形態において前記図４Ｃの工程で他のエッチャントを使うことにより、前記角度θを他の値に設定することも可能である。
【００６３】
なお、前記第１および第２の実施形態では、前記領域２５Ａ〜２５Ｄおよびシリサイド先端部２５Ａｅ〜２５Ｄｅをニッケルシリサイドにより形成したが、これをコバルトモノシリサイド（ＣｏＳｉ2）やニッケルプラチナシリサイド（ＮｉＰｔＳｉ）により形成することも、同様に可能である。
【００６４】
また前記領域２５Ａ〜２５Ｄおよびシリサイド先端部２５Ａｅ〜２５Ｄｅを他のシリサイドにより形成することも可能である。特にｎチャネルＭＯＳトランジスタに対してイッテルビウムシリサイド（ＹｂＳｉ2）、またｐチャネルＭＯＳトランジスタに対して白金シリサイド（ＰｔＳｉ）を使った場合、シリコンとの接合面に形成されるショットキー障壁の高さが低減され、このため前記図２Ｈおよび２Ｉ、あるいは図４Ｉおよび４Ｊのような不純物の注入工程を省略することが可能となる。この場合、先に説明した不純物偏析領域２６Ａ〜２６Ｄは形成されない。また同様な効果は、ｎチャネルＭＯＳトランジスタに対してハフニウムシリサイド（ＨｆＳｉ），ジスプロシウムシリサイド（ＤｙＳｉ），サマリウムシリサイド（ＳｍＳｉ），エルビウムシリサイド（ＥｒＳｉ）などを使うことでも得られる。
【００６５】
本発明においてゲート電極２３Ａ，２３Ｂは以上の説明ではポリシリコンとしたが、金属あるいは金属窒化物や金属シリサイドを使うことも可能である。
【００６６】
また前記ゲート絶縁膜２２Ａ，２２Ｂはシリコン酸化膜またはＳｉＯＮ膜であるとしたが、Ａｌ2Ｏ3やＨｆＳｉＯＮ，ＨｆＳｉＡｌＯＮ，ＨｆＳｉＯ4、ＺｒＳｉＯ4，ＬａＡｌＯなどのいわゆる高ｋ膜を使うことも可能である。
【００６７】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の互いに対向する側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクに、前記ゲート電極から見て前記側壁絶縁膜の外側の前記シリコン基板に凹部を形成する工程と、
前記側壁絶縁膜の外側にダミー側壁膜を、前記ダミー側壁膜が、前記凹部のうち前記側壁絶縁膜に隣接する先端部分を覆うように形成する工程と、
前記ダミー側壁膜をマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、シリコン酸化膜を形成する工程と、
前記ダミー側壁膜を前記側壁絶縁膜に対して選択的に除去し、前記先端部分を露出する工程と、
前記凹部を、前記シリコン酸化膜および前記先端部分を覆ってポリシリコンまたはアモルファスシリコンよりなる第２のシリコン膜を、充填する工程と、
前記シリコン膜上に金属膜を堆積し、熱処理することにより、前記凹部を前記シリコン酸化膜を介して充填するシリサイド領域を、前記シリサイド領域の先端部が前記先端部分において、前記側壁絶縁膜の外端を超えて前記シリコン基板中、前記ゲート電極直下の領域近傍にまで到達するように形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
さらに前記凹部を前記第１シリコン膜により充填する工程の後で、かつ前記シリサイド領域を形成する工程の前に、前記シリコン膜に不純物元素を導入する工程を含み、前記シリサイド領域を形成する際には前記不純物元素が前記先端部分と前記シリコン基板との界面に偏析することを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記ダミー側壁膜は、前記凹部の前記先端部分を、前記シリコン基板と前記ゲート絶縁膜との界面から測った深さが２〜５ｎｍとなるように形成されることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４）
前記ダミー側壁膜は、シリコンおよび前記側壁絶縁膜に対してエッチング選択性を示す材料よりなる膜を、平坦面上における膜厚が２〜３０ｎｍとなるように、前記側壁絶縁膜および前記ゲート電極を覆って堆積し、さらに前記膜を、前記シリコン基板表面に対して略垂直方向に作用する異方性エッチングにより、前記凹部において前記シリコン基板が露出するまでエッチングにより除去する工程により形成されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記５）
前記凹部は、等方性エッチングにより形成されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記６）
前記凹部は、反応性イオンエッチングにより形成されることを特徴とする付記５記載の半導体装置の製造方法。
（付記７）
前記凹部は、ウェットエッチングにより形成されることを特徴とする付記５記載の半導体装置の製造方法。
（付記８）
前記凹部は、前記先端部が、前記シリコン基板の表面に対し、１０〜５５°の角度をなすように形成されることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置の製造方法。
（付記９）
前記シリサイド領域は、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ2）、イッテルビウムシリサイド（ＹｂＳｉ2）、白金シリサイド（ＰｔＳｉ）のいずれかよりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１０）
前記側壁絶縁膜はシリコン酸化膜よりなり、前記ダミー側壁膜はシリコン窒化膜よりなることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置の製造方法。
（付記１１）
シリコン基板と、
前記シリコン基板表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の互いに対向する第１および第２の側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記シリコン基板中、前記ゲート電極から見て前記第１の側壁絶縁膜および第２の側壁絶縁膜のそれぞれ外側に形成された第１および第２の凹部と、
前記第１および第２の凹部を、前記第１の凹部においては、前記第１の凹部のうち前記第１の側壁絶縁膜に隣接する第１の先端部分を除き、また前記第２の凹部においては、前記第２の凹部のうち前記第２の側壁絶縁膜に隣接する第２の先端部分を除き、それぞれ覆第１および第２のシリコン酸化膜と、
前記第１の凹部を、前記第１のシリコン酸化膜および前記第１の先端部分を覆って充填する第１のシリサイド領域と、
前記第２の凹部を、前記第２のシリコン酸化膜および前記第２の先端部分を覆って充填する第２のシリサイド領域と、
を含み、
前記第１のシリサイド領域は、前記第１の先端部分において、前記第１の側壁絶縁膜の外端を超えて延在し、前記シリコン基板中、前記ゲート電極直下の領域近傍にまで到達しており、
前記第２のシリサイド領域は、前記第２の先端部分において、前記第２の側壁絶縁膜の外端を超えて延在し、前記シリコン基板中、前記ゲート電極直下の領域近傍にまで到達しており、
前記第１の先端部分においては前記第１のシリサイド領域と前記シリコン基板との界面に、第１の導電型の第１の不純物元素が偏析しており、
前記第２の先端部分においては前記第２のシリサイド領域と前記シリコン基板との界面に、前記第１の導電型に対して逆導電型の第２の導電型の第２の不純物元素が偏析していることを特徴とする半導体装置。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態による半導体装置の構成を示す図である。
【図２Ａ】図１の半導体装置の製造工程を示す図（その１）である。
【図２Ｂ】図１の半導体装置の製造工程を示す図（その２）である。
【図２Ｃ】図１の半導体装置の製造工程を示す図（その３）である。
【図２Ｄ】図１の半導体装置の製造工程を示す図（その４）である。
【図２Ｅ】図１の半導体装置の製造工程を示す図（その５）である。
【図２Ｆ】図１の半導体装置の製造工程を示す図（その６）である。
【図２Ｇ】図１の半導体装置の製造工程を示す図（その７）である。
【図２Ｈ】図１の半導体装置の製造工程を示す図（その８）である。
【図２Ｉ】図１の半導体装置の製造工程を示す図（その９）である。
【図２Ｊ】図１の半導体装置の製造工程を示す図（その１０）である。
【図２Ｋ】図１の半導体装置の製造工程を示す図（その１１）である。
【図２Ｌ】図１の半導体装置の製造工程を示す図（その１２）である。
【図３】図２Ｃの工程を詳細に説明する図である。
【図４Ａ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１）である。
【図４Ｂ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その２）である。
【図４Ｃ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その３）である。
【図４Ｄ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その４）である。
【図４Ｅ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その５）である。
【図４Ｆ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その６）である。
【図４Ｇ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その７）である。
【図４Ｈ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その８）である。
【図４Ｉ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その９）である。
【図４Ｊ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図４Ｋ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図４Ｌ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１２）である。
【図４Ｍ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１３）である。
【図４Ｎ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１４）である。
【符号の説明】
【００６９】
２０，４０  半導体装置
２１  シリコン基板
２１Ｎ，２１Ｐ  素子領域
２１Ｉ  素子分離領域
２１ＴＡ〜２１ＴＤ，４１ＴＡ〜４１ＴＤ  凹部
２１ＯＡ〜２１ＯＤ  熱酸化膜
２１ａ〜２１ｄ  先端部分
２２Ａ，２２Ｂ  ゲート絶縁膜
２３Ａ，２３Ｂ  ゲート電極
２３ＷＡ〜２３ＷＤ  ゲート側壁絶縁膜
２３ＤＡ〜２３ＤＤ  ダミー側壁膜
２４Ａ，２４Ｂ  絶縁膜
２５Ａ〜２５Ｄ  シリサイド領域
２５Ａｅ〜２５Ｄｅ  シリサイド先端部
２６Ａ〜２６Ｄ  不純物元素偏析領域
２７Ａ〜２７Ｄ  ポケット注入領域
３１  アモルファスシリコンまたはポリシリコン膜
３１Ａ〜３１Ｄ  シリコン領域
３２  金属膜
【図１】
2009188267.tif 000003
【図２Ａ】
2009188267.tif 000004
【図２Ｂ】
2009188267.tif 000005
【図２Ｃ】
2009188267.tif 000006
【図２Ｄ】
2009188267.tif 000007
【図２Ｅ】
2009188267.tif 000008
【図２Ｆ】
2009188267.tif 000009
【図２Ｇ】
2009188267.tif 000010
【図２Ｈ】
2009188267.tif 000011
【図２Ｉ】
2009188267.tif 000012
【図２Ｊ】
2009188267.tif 000013
【図２Ｋ】
2009188267.tif 000014
【図２Ｌ】
2009188267.tif 000015
【図３】
2009188267.tif 000016
【図４Ａ】
2009188267.tif 000017
【図４Ｂ】
2009188267.tif 000018
【図４Ｃ】
2009188267.tif 000019
【図４Ｄ】
2009188267.tif 000020
【図４Ｅ】
2009188267.tif 000021
【図４Ｆ】
2009188267.tif 000022
【図４Ｇ】
2009188267.tif 000023
【図４Ｈ】
2009188267.tif 000024
【図４Ｉ】
2009188267.tif 000025
【図４Ｊ】
2009188267.tif 000026
【図４Ｋ】
2009188267.tif 000027
【図４Ｌ】
2009188267.tif 000028
【図４Ｍ】
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【図４Ｎ】
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