(57)【要約】【課題】  素子特性に影響を与えずに、トンネル絶縁膜の端部におけるバーズビーク酸化を防げる半導体装置を提供すること。【解決手段】  半導体装置は、シリコン基板１１と、周囲がシリコン基板１１の表面に形成された素子分離溝１６により囲まれた活性領域と、前記活性領域上に順次設けられたトンネル絶縁膜１２、電荷蓄積層１３、電極間絶縁膜２１および制御ゲート電極２２を含む不揮発性メモリセルと、素子分離溝１６内を埋め込み、トンネル絶縁膜１２の側面を覆うために、上面がトンネル絶縁膜１２の上面よりも高くなっている素子分離絶縁膜２０と、素子分離溝１６の底面および側面に沿って設けられ、かつ、前記底面および前記側面とは素子分離絶縁膜２０によって隔てられた、シリコン膜１８’を含むライナー膜とを備えている。【選択図】      図１
2009117779.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内の活性領域であって、周囲が前記半導体基板の表面に形成された素子分離溝により囲まれた前記活性領域と、
前記活性領域上に順次設けられたトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を含む不揮発性メモリセルと、
前記素子分離溝内を埋め込む素子分離絶縁膜であって、前記トンネル絶縁膜の側面を覆うために、上面が前記トンネル絶縁膜の上面よりも高くなっている前記素子分離絶縁膜と、
前記素子分離溝の底面および側面に沿って設けられ、かつ、前記底面および前記側面とは前記素子分離絶縁膜によって隔てられた、シリコン膜を含むライナー膜と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記シリコン膜を含む前記ライナー膜は、前記素子分離溝の側面の下側から上側に向かって薄くなっていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板内の活性領域であって、周囲が前記半導体基板の表面に形成された素子分離溝により囲まれた前記活性領域と、
前記活性領域上に順次設けられたトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を含む不揮発性メモリセルと、
前記素子分離溝内を埋め込む素子分離絶縁膜であって、前記トンネル絶縁膜の側面を覆うために、上面が前記トンネル絶縁膜の上面よりも高くなっている前記素子分離絶縁膜と、
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に、前記トンネル絶縁膜、前記電荷蓄積層を順次形成する工程と、
前記電荷蓄積層、前記トンネル絶縁膜および前記半導体基板をエッチングし、前記電荷蓄積層および前記トンネル絶縁膜を貫通して前記半導体基板の途中の深さまで達する、前記素子分離溝としての溝を形成する工程と、
前記溝の底面である前記半導体基板の露出面、および、前記溝の側面である前記電荷蓄積層、前記トンネル絶縁膜および前記半導体基板の露出面を、シリコン膜を含むライナー膜で覆う工程と、
前記溝内を前記素子分離絶縁膜となる塗布膜で埋め込む工程と、
前記塗布膜が酸化されるように、前記半導体基板、前記シリコン膜、前記塗布膜、前記トンネル絶縁膜および前記電荷蓄積層に対して酸化処理を施すことにより、前記塗布膜を前記素子分離絶縁膜に変える工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板内の活性領域であって、周囲が前記半導体基板の表面に形成された素子分離溝により囲まれた前記活性領域と、
前記活性領域上に順次設けられたトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を含む不揮発性メモリセルと、
前記素子分離溝内を埋め込む素子分離絶縁膜であって、前記トンネル絶縁膜の側面を覆うために、上面が前記トンネル絶縁膜の上面よりも高くなっている前記素子分離絶縁膜と、
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および前記半導体基板をエッチングし、前記絶縁膜を貫通して前記半導体基板の途中の深さまで達する、前記素子分離溝としての溝を形成する工程と、
前記溝の底面である前記半導体基板の露出面、および、前記溝の側面である前記絶縁膜および前記半導体基板の露出面をライナー膜を含むシリコン膜で覆う工程と、
前記溝内を前記素子分離絶縁膜で埋め込む工程と、
前記絶縁膜を除去して、前記絶縁膜下の前記半導体基板の表面を露出させる工程と、
前記露出させた前記半導体基板の表面が酸化されるように、前記半導体基板、前記シリコン膜および前記素子分離絶縁膜に対して酸化処理を施すことにより、前記露出させた前記半導体基板の表面に前記トンネル絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記ライナー膜はさらにシリコン酸化膜を含み、前記シリコン酸化膜を形成した後に、前記シリコン酸化膜上に前記シリコン膜を形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離にＳＴＩ（Shallow Trench Isolation）を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの微細化は、高集積化による素子の性能向上（例えば、動作速度向上、低消費電力化）と製造コストの抑制を目的としている。近年、最小加工寸法は、量産レベルでも５０ｎｍ近くまで進んでいる。技術的難度が高まってきてはいるものの、今後も３０ｎｍ以下まで一層の微細化が進展していくことが予測されている。
【０００３】
開発段階では、ロジックデバイスの場合、ゲート長では３０ｎｍ程度まで微細化されたデバイスが試作されている。ＬＳＩの微細化には、素子面積の過半を占める素子分離領域の微細化が重要である。
【０００４】
近年、素子分離領域の形成方法としては、ＳＴＩプロセスが採用されている。ＳＴＩプロセスでは、異方性エッチングで基板表面に溝（素子分離溝）を形成し、その素子分離溝を絶縁膜（素子分離絶縁膜）で埋め込むことで、素子分離領域の微細化を図っている。ＳＴＩプロセスを採用することにより、素子分離領域の幅（溝幅）は５０ｎｍから３０ｎｍ以下の溝幅に達している。
【０００５】
また、高集積が重視されるメモリでも、同様にトランジスタなどの素子領域幅および素子分離領域幅はやはり５０ｎｍから３０ｎｍ以下の領域に達しようとしており、素子分離領域の微細化が重要になってきている。
【０００６】
素子分離絶縁膜としてシリコン酸化膜を用いた場合、素子を形成していく段階で、素子分離絶縁膜との境界部分であるトンネル絶縁膜の端部（素子分離溝の側面の一部を構成する部分）においては、その端部の上下にある浮遊ゲート電極（多結晶シリコン膜）およびシリコン基板が局所的に酸化される。その結果、素子分離絶縁膜の端部の形状はバーズビーク形状となる。このようなバーズビーク形状を生じさせる酸化は、バーズビーク酸化と呼ばれている。素子サイズが大きいときは端部の影響は限定的であるが、微細化が進行すると端部の影響が素子特性の大勢を占めるようになり、その酸化領域が素子特性を著しく悪化させることになる。
【０００７】
バーズビーク酸化の原因である酸化剤の進入を防ぐために、素子分離溝の内部（側面および底面）をライナー膜で被覆する方法が提案されている（特許文献１）。
【０００８】
しかし、酸化剤の進入（バーズビーク酸化）を防ぐことができるライナー膜は、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）など素子特性に影響を与えるものである。例えば、シリコン窒化膜がトンネル絶縁膜の側面に接すると、トンネル絶縁膜に界面準位が発生し、しきい値電圧が変動する。しきい値電圧が下がる方向に変動すると、リーク電流が増大する。現状では、素子特性に影響を与えずに、酸化剤の進入（バーズビーク酸化）を防げるプロセスは提案されていない。
【特許文献１】特開２００６−２５３６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、素子特性に影響を与えずに、トンネル絶縁膜の端部におけるバーズビーク酸化を防げる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板と、前記半導体基板内の活性領域であって、周囲が前記半導体基板の表面に形成された素子分離溝により囲まれた前記活性領域と、前記活性領域上に順次設けられたトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を含む不揮発性メモリセルと、前記素子分離溝内を埋め込む素子分離絶縁膜であって、前記トンネル絶縁膜の側面を覆うために、上面が前記トンネル絶縁膜の上面よりも高くなっている前記素子分離絶縁膜と、前記素子分離溝の底面および側面に沿って設けられ、かつ、前記底面および前記側面とは前記素子分離絶縁膜によって隔てられた、シリコン膜を含むライナー膜とを具備してなることを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板内の活性領域であって、周囲が前記半導体基板の表面に形成された素子分離溝により囲まれた前記活性領域と、前記活性領域上に順次設けられたトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を含む不揮発性メモリセルと、前記素子分離溝内を埋め込む素子分離絶縁膜であって、前記トンネル絶縁膜の側面を覆うために、上面が前記トンネル絶縁膜の上面よりも高くなっている前記素子分離絶縁膜と、を具備してなる半導体装置の製造方法であって、前記半導体基板上に、前記トンネル絶縁膜、前記電荷蓄積層を順次形成する工程と、前記電荷蓄積層、前記トンネル絶縁膜および前記半導体基板をエッチングし、前記電荷蓄積層および前記トンネル絶縁膜を貫通して前記半導体基板の途中の深さまで達する、前記素子分離溝としての溝を形成する工程と、前記溝の底面である前記半導体基板の露出面、および、前記溝の側面である前記電荷蓄積層、前記トンネル絶縁膜および前記半導体基板の露出面を、シリコン膜を含むライナー膜で覆う工程と、前記溝内を前記素子分離絶縁膜となる塗布膜で埋め込む工程と、前記塗布膜が酸化されるように、前記半導体基板、前記シリコン膜、前記塗布膜、前記トンネル絶縁膜および前記電荷蓄積層に対して酸化処理を施すことにより、前記塗布膜を前記素子分離絶縁膜に変える工程とを含むことを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板内の活性領域であって、周囲が前記半導体基板の表面に形成された素子分離溝により囲まれた前記活性領域と、前記活性領域上に順次設けられたトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を含む不揮発性メモリセルと、前記素子分離溝内を埋め込む素子分離絶縁膜であって、前記トンネル絶縁膜の側面を覆うために、上面が前記トンネル絶縁膜の上面よりも高くなっている前記素子分離絶縁膜と、を具備してなる半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜および前記半導体基板をエッチングし、前記絶縁膜を貫通して前記半導体基板の途中の深さまで達する、前記素子分離溝としての溝を形成する工程と、前記溝の底面である前記半導体基板の露出面、および、前記溝の側面である前記絶縁膜および前記半導体基板の露出面をライナー膜を含むシリコン膜で覆う工程と、前記溝内を前記素子分離絶縁膜で埋め込む工程と、前記絶縁膜を除去して、前記絶縁膜下の前記半導体基板の表面を露出させる工程と、前記露出させた前記半導体基板の表面が酸化されるように、前記半導体基板、前記シリコン膜および前記素子分離絶縁膜に対して酸化処理を施すことにより、前記露出させた前記半導体基板の表面に前記トンネル絶縁膜を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、素子特性に影響を与えずに、トンネル絶縁膜の端部におけるバーズビーク酸化を防げる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のワード線方向（チャネル幅方向）に隣接する不揮発性メモリセルおよびな周辺回路内のＭＯＳトランジスタを示す断面図である。本実施形態では、上記不揮発性半導体メモリがＮＡＮＤ型フラッシュメモリである場合を例にあげて説明する。また、上記半導体装置は、具体的には、不揮発性半導体メモリ自体、あるいは不揮発性半導体メモリを備えた音楽再生装置等の電子デバイスである。
【００１６】
本実施形態の半導体装置は、シリコン基板１１と、シリコン基板１１内の活性領域であって、周囲がシリコン基板１１の表面に形成された素子分離溝１６により囲まれた活性領域と、この活性領域上に順次設けられたトンネル絶縁膜１２、浮遊ゲート電極１３、電極間絶縁膜２１および制御ゲート電極２２を含む不揮発性メモリセルと、素子分離溝１６内を埋め込み、トンネル絶縁膜１２の側面を覆うために、上面がトンネル絶縁膜１２の上面よりも高くなっている素子分離絶縁膜としてのシリコン酸化膜２０と、素子分離溝１６の底面および側面に沿って設けられたライナー膜１８’とを備えている。
【００１７】
ここでは、ライナー膜１８’は、後述するように、酸化プロセス（加熱が伴う処理）後のアモルファスシリコンからなるライナー膜を示している。ライナー膜１８’は、プロセスによっては、シリコン基板１１と一体化される。すなわち、ライナー膜１８’は、最終的には、ライナー膜として識別できる程度にその形態を保てなくなることもある。
【００１８】
図２−図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図である。本実施形態のＮＡＮＤ型フラッシュメモリの製造プロセスは、素子分離絶縁膜を形成する前に、トンネル絶縁膜（ゲート絶縁膜）および浮遊ゲート電極（ゲート電極）を形成するという、いわゆる、ゲート先作りと呼ばれるプロセスである。
【００１９】
［図２（ａ）］
周知のゲート先作りプロセスにより、シリコン基板１１上に、メモリセルアレイの不揮発性メモリセルを構成するトンネル絶縁膜１２および浮遊ゲート電極１３、ならびに、周辺回路のＭＯＳトランジスタを構成するゲート絶縁膜１４およびゲート電極１５を形成し、さらに、シリコン基板１１の表面にＳＴＩのための溝（素子分離溝）１６を形成する。
【００２０】
周辺回路のＭＯＳトランジスタの駆動電圧は、メモリセルアレイの不揮発性メモリセルの駆動電圧に比べて高く、周辺回路のＭＯＳトランジスタのゲート絶縁膜１４は、メモリセルアレイの不揮発性メモリセルのトンネル絶縁膜１２よりも厚い。このような厚いゲート絶縁膜１４は、例えば、シリコン基板１１を水蒸気酸化等の酸化プロセスで酸化することにより形成できる。
【００２１】
図中、１７はシリコン窒化物からなるマスク（ＳｉＮマスク）を示しており、このＳｉＮマスク１７は、浮遊ゲート電極１３およびゲート電極１５となる多結晶シリコン膜、トンネル絶縁膜１２およびゲート絶縁膜１４となる絶縁膜、素子分離溝１６となるシリコン基板１１の表面をＲＩＥプロセスにより加工した際に使用されたものである。
【００２２】
なお、図では、メモリセルアレイ内の右端の浮遊ゲート電極１３の幅が他のそれらに比べて大きい例を示しているが、全て同じ（最小加工寸法）でも構わない。
【００２３】
［図２（ｂ）］
素子分離溝１６の内面（底面および側面）を覆うように、アモルファスシリコンからなるライナー膜（ａ−Ｓｉライナー膜）１８を全面に形成する。ここでは、ライナー膜としてアモルファスシリコン膜を用いたが、多結晶シリコン膜を用いても構わない。
【００２４】
［図２（ｃ）］
素子分離溝１６を埋め込むように、ＳＯＧ膜（塗布膜）１９を全面に形成する。
【００２５】
［図３（ｄ）］
酸化プロセスによりＳＯＧ膜１９を酸化することにより、ＳＯＧ膜１９を素子分離絶縁膜としてのシリコン酸化膜（ＳｉＯ2 膜）２０に変える。このとき、ライナー膜もその一部が酸化されてシリコン酸化膜２０となる。図中、１８’は酸化プロセス（加熱が伴う処理）後のライナー膜を示しており、このライナー膜１８’は、ポリシリコン、単結晶シリコン、または、ポリシリコンと単結晶シリコンとの混合物からなるシリコン膜である。
【００２６】
ここで、本実施形態の場合、上記酸化プロセスで使用される酸化剤（例えば、Ｈ2 Ｏ、Ｏ2 、ＯＨ、Ｏ）は膜表面から供給される。そのため、膜深部に行くほど酸化剤の供給量は少なくなる。これは、ＳＯＧ膜の酸化の程度を示すデータ(図４)からも明らかである。
【００２７】
図４は、溝内にＳＯＧ膜を形成し、そのＳＯＧ膜を酸化して得られた試料を、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線電子分光法 ）により分析し、ＳＯＧ膜の溝深さ方向の酸化度を求めた図である。
【００２８】
酸化剤の膜深部への供給量の不足は、ライナー膜１８の酸化程度にも影響する。すなわち、素子分離溝１６の上部（浮遊ゲート電極１３の側面、トンネル絶縁膜１２の側面、ゲート電極１５の側面、ゲート絶縁膜１４の側面）のライナー膜１８は酸化されやすく、素子分離溝１６の下部に行くほどライナー膜１８は酸化され難くなる。
【００２９】
そのため、トンネル絶縁膜１２、浮遊ゲート電極１３およびＳｉＮマスク１７の側面、ならびに、ＳｉＮマスク１７の上面ではライナー膜が無くなり、さらに素子分離溝１６の上部側面ではライナー膜が無いかまたは薄く（図３（ｄ）には無い場合が示されている。）、そして、素子分離溝１６の下部に行くに従って、素子分離溝１６の側面においてはシリコン膜１８’は薄くなる。一方、素子分離溝１６の底面においては中央から離れるに従ってシリコン膜１８’は厚くなる。
【００３０】
［図３（ｅ）］
ＳｉＮマスク１７をストッパーに用いてＣＭＰプロセスによりシリコン酸化膜２０を研磨して表面を平坦化する。
【００３１】
［図３（ｆ）］
ＳｉＮマスク１７を熱燐酸液により除去した後、シリコン酸化膜２０をエッチバックして、浮遊ゲート電極１３の上面および側面を露出させる。このとき、浮遊ゲート電極１３の側面の全てを露出させるのではなく、浮遊ゲート電極１３の下部側の側面は露出させない。
【００３２】
その後、電極間絶縁膜２１、制御ゲート電極２２を形成し（図１）、さらにソース／ドレイン領域を形成する工程、セル間絶縁膜を形成する工程などの周知の工程を経て完成する。これらの周知の工程は加熱を伴う工程なので、前述したように、ライナー膜１８’は、最終的には、ライナー膜として識別できる程度にその形態を保てなくなることもある。
【００３３】
なお、図５に示すように、シリコン酸化膜２０とライナー膜１８’の形成（図５（ｂ））、つまり、ＳＯＧ膜１９とライナー膜１８の酸化は、ＣＭＰプロセスによる表面平坦化（図５（ａ））の後に行っても構わないし、あるいは、図６に示すように、シリコン酸化膜２０とライナー膜１８’の形成（図６（ｂ））、つまり、ＳＯＧ膜１９とライナー膜１８の酸化は、シリコン酸化膜２０(素子分離絶縁膜)のエッチバック（図６（ａ））の後に行っても構わない。
【００３４】
本実施形態では、単層のライナー膜（ａ−Ｓｉライナー膜１８）を用いたが、図７に示すように、多層（多層構造）のライナー膜を用いても構わない。図７において、２３はＳｉＯ2 からなるライナー膜（酸化ライナー膜）、２４はＳｉＮ3 からなるライナー膜（窒化ライナー膜）を示している。
【００３５】
図７（ａ）は、酸化ライナー膜２３（下側）／ａ−Ｓｉライナー膜１８（上側）の２層のライナー膜を示している。
【００３６】
図７（ｂ）は、酸化ライナー膜２３（下側）／窒化ライナー膜２４（上側）の２層のライナー膜を示している。
【００３７】
図７（ｃ）は、酸化ライナー膜２３（下側）／ａ−Ｓｉライナー膜１８（中間）／窒化ライナー膜２４（上側）の３層のライナー膜を示している。
【００３８】
図７（ｄ）は、ａ−Ｓｉライナー膜１８（下側）／酸化ライナー膜２３（中間）／窒化ライナー膜２４（上側）の３層のライナー膜を示している。
【００３９】
図７（ｅ）は、ａ−Ｓｉライナー膜１８（下側）／窒化ライナー膜２４（中間）／酸化ライナー膜２３（上側）の３層のライナー膜を示している。
【００４０】
図７に示した多層（多層構造）のライナー膜は２層（２層構造）または３層（３層構造）であるが、４層（４層構造）以上でも構わない。
【００４１】
図８（ａ）−図８（ｅ）に、それぞれ、図７（ａ）−図７（ｅ）の多層のライナー膜を用いた場合のＳＯＧ膜とライナー膜の酸化後の断面図を示す。
【００４２】
図８（ａ）および図８（ｃ）に示すように、図７（ａ）および図７（ｃ）の多層のライナー膜を用いた場合には、ＳＯＧ膜の酸化プロセス後、ライナー膜１８’は、素子分離溝１６の底面および側面に沿って設けられ、かつ、上記底面および上記側面とは素子分離絶縁膜２０によって隔てられる。すなわち、ライナー膜１８’はシリコン基板１１と一体化されない。そのため、ライナー膜１８'（シリコン膜）は、ライナー膜として識別できる程度にその形態を最後まで保つことができる。
【００４３】
本実施形態では、素子分離溝を埋め込む絶縁膜として塗布膜を用いたが、ＴＥＯＳ膜、Ｏ3 −ＴＥＯＳ膜、ＢＰＳＧ膜などのＬＰＣＶＤで形成された絶縁膜、プラズマＣＶＤで形成されたＳｉＯ2 膜を用いても構わない。
【００４４】
本実施形態によれば、素子分離溝１６、トンネル絶縁膜１２、浮遊ゲート電極１３、ゲート絶縁膜１４およびゲート電極１５の側面がライナー膜１８で覆われている状態で、ＳＯＧ膜１９の酸化が行われる。そのため、素子分離溝１６、トンネル絶縁膜１２、浮遊ゲート電極１３、ゲート絶縁膜１４およびゲート電極１５の側面への酸化剤の供給はライナー膜１８によってブロックされる。これにより、トンネル絶縁膜１２およびゲート絶縁膜１４の端部におけるバーズビーク酸化の発生を防止できる。
【００４５】
また、ＳＯＧ膜１９の酸化（例えば水蒸気酸化）は加熱を伴うが、トンネル絶縁膜１２およびゲート絶縁膜１４の側面はライナー膜１８で覆われているので、トンネル絶縁膜１２およびゲート絶縁膜１４の劣化を防止できる。
【００４６】
また、ＳＯＧ膜１９の酸化後は、トンネル絶縁膜１２およびゲート絶縁膜１４はシリコン酸化膜２０で覆われた状態になる。トンネル絶縁膜１２およびゲート絶縁膜１４の側面はシリコン酸化膜２０と接することになるが、シリコン窒化膜と接する場合とは異なり、界面準位の問題は生じない。
【００４７】
したがって、本実施形態によれば、しきい値電圧の変動やリーク電流の増加などの素子特性に影響を与えずに、トンネル絶縁膜１２およびゲート絶縁膜１４の端部におけるバーズビーク酸化を防げる。
【００４８】
なお、ＳＯＧ膜１９の酸化前は、素子分離溝１６の側面において、浮遊ゲート電極１３とシリコン基板１１とは、ライナー膜１８であるアモルファスシリコン膜によって接続されるが、ＳＯＧ膜１９の酸化後は、シリコン酸化膜２０によって接続されるので、浮遊ゲート電極１３とシリコン基板１１とが短絡する構造とはならない。
【００４９】
また、ライナー膜として酸化後に膨張する膜を用いた場合、例えば、アモルファスシリコン膜や多結晶シリコン膜を用いた場合、素子分離溝１６中（特に幅が狭いメモリセルアレイの素子分離溝の上部中）で膜が圧縮によって緻密化され、その結果として、素子分離絶縁膜の膜質（例えば、ウエットエッチング耐性）が向上する。ライナー膜としてアモルファスシリコン膜を用いた場合、アモルファスシリコン膜は酸化後にはＳｉＯ2 膜となって体積は約２倍に増える。
【００５０】
また、ＳＯＧ膜１９の酸化（図３（ｄ））を水蒸気酸化で行う場合、素子領域はライナー膜１８で保護されているので、水蒸気酸化を高温（例えば１０００℃以上）で行うことができる。水蒸気酸化を高温で行うことにより、ＳＯＧ膜１９中に生じたボイドやシームをリフローによって無くすことができる。
【００５１】
また、ＳＯＧ膜１９（塗布膜）は周辺回路のＭＯＳトランジスタに影響を与える不純物を含み、ＳＯＧ膜１９の酸化の時には上記不純物が放出される。しかし、周辺回路の素子分離溝１６の側面、ゲート絶縁膜１４およびゲート電極１５はライナー膜１８で覆われた状態（図２（ｃ））で、ＳＯＧ膜１９の酸化は行われるので（図３（ｄ））、上記不純物の周辺回路への侵入をブロックできる。これにより、周辺回路の回路特性の劣化を抑制できる。また、本実施形態によれば、バーズビーク酸化の発生を防止できるので、ＳＯＧ膜１９に対して比較的強い酸化処理を行える。ＳＯＧ膜１９に対して比較的強い酸化処理を行えば、ＳＯＧ膜１９中の不純物を酸化除去できるので、周辺回路の回路特性の劣化をより効果的に抑制できる。
【００５２】
なお、本実施形態では、素子分離溝の底面および側面を覆うようにａ−Ｓｉライナー膜１８を形成したが、素子分離溝１６の形成後に、図２１（ａ）に示すように、トンネル絶縁膜１２およびゲート絶縁膜１４の露出側面を選択的に覆うようにａ−Ｓｉライナー膜１８を形成しても構わない。このようなａ−Ｓｉライナー膜１８は逆選択成長を用いることにより形成することができる。また、図２１（ａ）の工程後、図２１（ｂ）に示すように、さらにライナー膜１８ａを全面に形成しても構わない。ライナー膜１８，１８ａとしては、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜などが使用可能である。
【００５３】
（第２の実施形態）
図９−図１４は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図である。なお、図９−図１４において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明（効果等の説明も含む。）は省略する（以下、同様）。
【００５４】
本実施形態のＮＡＮＤ型フラッシュメモリの製造プロセスは、素子分離絶縁膜を形成した後に、トンネル絶縁膜（ゲート絶縁膜）および浮遊ゲート電極（ゲート電極）を形成するという、いわゆる、ゲート後作りと呼ばれるプロセスである。
【００５５】
［図９（ａ）］
シリコン基板１１上に、ゲート絶縁膜１４、シリコン窒化膜(Ｓｉ3 Ｎ4 )３１を順次形成する。
【００５６】
［図９（ｂ）］
リソグラフィプロセスおよびエッチングプロセスを用いてシリコン窒化膜３１をマスク状に加工し、この加工したシリコン窒化膜(ＳｉＮマスク)３１をマスクに用いて、ゲート絶縁膜１４、シリコン基板１１をＲＩＥプロセスによりエッチングし、素子分離溝１６を形成する。
【００５７】
［図９（ｃ）］
素子分離溝１６の内面（底面および側面）を覆うように、ａ−Ｓｉライナー膜１８を全面に形成する。ａ−Ｓｉライナー膜１８のソースガスとして、例えば、トリシラン（Ｓｉ3 Ｈ8 ）を用いる。
【００５８】
［図１０（ｄ）］
メモリセルアレイを覆うレジスト３２を形成し、このレジスト３２をマスクに用いてａ−Ｓｉライナー膜１８をＲＩＥプロセスによりエッチングする。その結果、周辺回路上のａ−Ｓｉライナー膜１８は除去される。さらに、周辺回路周辺の素子分離溝１６上のａ−Ｓｉライナー膜１８も除去される。
【００５９】
［図１０（ｅ）］
図１０（ｄ）の工程で形成したレジスト３２を除去し、続いて、素子分離溝１６を埋め込むようにＳＯＧ膜（不図示）を全面に形成し、その後、酸化プロセスにより上記ＳＯＧ膜を酸化してシリコン酸化膜２０を形成する。上記酸化プロセスは、ａ−Ｓｉライナー膜１８が酸化されない程度の低温で行う。このような酸化プロセスの例としては、３００℃の水蒸気雰囲気中での３０分間の酸化処理があげられる。
【００６０】
ＳＯＧ膜(素子分離溝の埋め込み材料)の代わりに、ＴＥＯＳ、Ｏ3 −ＴＥＯＳ、ＢＰＳＧなどを原料とするＬＰ−ＣＶＤ膜、Ｐ−ＣＶＤで成膜されるＳｉＯ2 膜などを用いても構わない。すなわち、埋め込み材料は、水蒸気酸化またはアニールによりリフローでき、ボイドやシームを招かずに素子分離溝内を埋め込むことができるものであれば良い。
【００６１】
［図１０（ｆ）］
ＳｉＮマスク３１をストッパーに用いてＣＭＰプロセスによりシリコン酸化膜２０を研磨して表面を平坦化する。
【００６２】
［図１１（ｇ）］
全面にシリコン酸化膜３３を形成する。
【００６３】
［図１１（ｈ）］
周辺回路を覆うレジスト３４を形成する。レジスト３４は、ａ−Ｓｉライナー膜１８が形成されていない素子分離領域のシリコン酸化膜３３も覆う。
【００６４】
［図１１（ｉ）］
レジスト３４をマスクに用いてシリコン酸化膜３３をエッチングし、メモリセルアレイおよびその周辺の素子分離領域のシリコン酸化膜２０を露出させる。シリコン酸化膜３３のエッチングは、ドライエッチングおよびウエットエッチングのいずれで行っても構わない。
【００６５】
［図１２（ｊ）］
レジスト３４を除去し、その後、メモリセルアレイ上のＳｉＮマスク３１を例えば熱燐酸を用いて選択的に除去する。ＳｉＮマスク３１を除去した結果、メモリセルアレイにおいては、ゲート絶縁膜１４よりも上の部分のライナー膜１８は露出することになる。
【００６６】
［図１２（ｋ）］
ウエットエッチングにより、メモリセルアレイ内に形成したゲート絶縁膜１４を除去する。このとき、シリコン酸化膜３３は除去され、シリコン酸化膜２０の一部（シリコン酸化膜３３で覆われていない部分）はエッチングされて薄くなる。また、ゲート絶縁膜１４を除去した結果、メモリセルアレイにおいては、シリコン基板１１よりも上の部分の除去されずに残ってライナー膜１８は露出することになる。ここで、
［図１２（ｌ）］
周辺回路上のシリコン窒化膜３１を例えば熱燐酸を用いて選択的に除去する。
【００６７】
［図１３（ｍ）］
酸化プロセスによりシリコン基板１１の表面を酸化して、トンネル絶縁膜１２を形成する。
【００６８】
このとき、シリコン基板１１よりも上の部分の除去されずに露出して残ったライナー膜（ａ−Ｓｉ膜）も酸化される。この酸化されたライナー膜（シリコン酸化膜）は参照符号１８’で示してある。したがって、ライナー膜１８’が存在する分だけ、隣接する浮遊ゲート電極間の距離は従来に比べて広くなる。これにより、浮遊ゲート電極間距離が狭くなることによる素子間の近接効果の影響を抑制できるようになる。このような素子間の近接効果の影響は特に６０ｎｍ以降の世代で問題となる。
【００６９】
一方、素子分離溝１６内には酸化剤は供給されないか、あるいは、供給されてもその量は少ないので、素子分離溝１６内にはライナー膜（ａ−Ｓｉ膜）１８は残る。ただし、後で行われるソース／ドレイン領域の形成工程などの周知の工程によっては、最終的には、ライナー膜１８はライナー膜として識別できる程度にその形態を保てなくなり、ライナー膜１８はシリコン基板１１と一体化することもある。
【００７０】
［図１３（ｎ）］
浮遊ゲート電極１３およびゲート電極１５となる多結晶シリコン膜を全面に形成し、その後、ＣＭＰプロセスにより表面を平坦化することにより、浮遊ゲート電極１３およびゲート電極１５を形成する。
【００７１】
［図１３（ｏ）］
シリコン酸化膜１８’,２０をエッチバックし、浮遊ゲート電極１３およびゲート電極１５の上部側の側面を露出させる。
【００７２】
［図１４］
電極間絶縁膜２１、制御ゲート電極２２を形成し、さらに図示しないソース／ドレイン領域およびセル間絶縁膜を形成する工程などの周知の工程を経て完成する。
【００７３】
本実施形態でも、第１の実施形態と同様に、バーズビーク酸化の原因となる酸化剤の供給はライナー膜１８によってブロックされ、また、ライナー膜１８はシリコン膜でありシリコン窒化膜ではないので、界面準位の問題は生じない。したがって、本実施形態によれば、しきい値電圧の変動やリーク電流の増加などの素子特性に影響を与えずに、トンネル絶縁膜１２およびゲート絶縁膜１４の端部におけるバーズビーク酸化を防げる。また、本実施形態でも、第１の実施形態で述べた多層ライナー膜（図８）や選択的ライナー膜（図２１）の使用は可能である。
【００７４】
（第３の実施形態）
図１５−図１９は、第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図である。本実施形態のＮＡＮＤ型フラッシュメモリの製造プロセスは、第２の実施形態と同様に、ゲート後作りと呼ばれるプロセスである。本実施形態が第２の実施形態と異なる点はライナー膜としてシリコン窒化膜を用いることにある。
【００７５】
［図１５］
シリコン基板１１上に、ゲート絶縁膜１４、多結晶シリコン膜１５を順次形成する。
【００７６】
［図１５（ｂ）］
図示しないレジストパターンをマスクに用いて、ゲート絶縁膜１４、シリコン基板１１および多結晶シリコン膜１５をＲＩＥプロセスによりエッチングし、素子分離溝１６を形成する。上記エッチングにより、周辺回路においては、多結晶シリコン膜１５はゲート電極上状に加工され、一方、メモリセルアレイにおいては、多結晶シリコン膜１５はダミー浮遊ゲート電極状に加工される。
【００７７】
［図１５（ｃ）］
素子分離溝１６の内面（底面および側面）を覆うように、窒化物(Ｓｉ3 Ｎ4 )からなるライナー膜(窒化ライナー膜)１８SNを全面に形成する。
【００７８】
［図１６（ｄ）］
メモリセルアレイを覆うレジスト３２を形成し、このレジスト３２をマスクに用いて窒化ライナー膜１８SNをＲＩＥプロセスによりエッチングする。その結果、周辺回路上の窒化ライナー膜１８SNは除去される。さらに、周辺回路周辺の素子分離溝１６上の窒化ライナー膜１８SNも除去される。
【００７９】
［図１６（ｅ）］
図１６（ｄ）の工程で形成したレジスト３２を除去し、続いて、素子分離溝１６を埋め込むようにＳＯＧ膜（不図示）を全面に形成し、その後、酸化プロセスにより上記ＳＯＧ膜を酸化してシリコン酸化膜２０を形成する。
【００８０】
［図１６（ｆ）］
ＣＭＰプロセスによりシリコン酸化膜２０および窒化ライナー膜１８SNを研磨し、メモリセルアレイの多結晶シリコン膜１５を露出させるとともに、表面を平坦化する。
【００８１】
［図１７（ｇ）］
周辺回路を覆うレジスト３４を形成する。レジスト３４は、窒化ライナー膜１８SNが形成されていない素子分離領域のシリコン酸化膜２０も覆う。
【００８２】
［図１７（ｈ）］
レジスト３４をマスクに用いてメモリセルアレイ上の多結晶シリコン膜（ダミー浮遊ゲート電極）１５をウエットエッチングにより選択的に除去する。このウエットエッチングには、例えば、アルカリ系溶液もしくは弗硝酸液を用いる。ダミー浮遊ゲート電極１５を除去した結果、メモリセルアレイにおいては、ゲート絶縁膜１４よりも上の部分の窒化ライナー膜１８SNは露出することになる。
【００８３】
［図１７（ｉ）］
ウエットエッチングにより、メモリセルアレイ内に形成したゲート絶縁膜１４を除去する。このとき、シリコン酸化膜２０の一部はエッチングされて薄くなる。また、ゲート絶縁膜１４を除去した結果、メモリセルアレイにおいては、シリコン基板１１よりも上の部分の窒化ライナー膜１８SNは露出することになる。
【００８４】
［図１８（ｊ）］
レジスト３４を除去する。このとき、シリコン酸化膜２０の上面は若干後退する。
【００８５】
［図１８（ｋ）］
窒化ライナー膜１８SNを酸化できる水蒸気酸化もしくはラジカル酸化（例えば、ＩＳＳＧ（In-Situ Steam Generation））により、トンネル絶縁膜１２を形成する。酸化されたライナー膜（シリコン酸化膜）は参照符号１８SN’で示してある。素子分離溝１６内には酸化剤は供給されないか、あるいは、供給されてもその量は少ないので、素子分離溝１６内には窒化ライナー膜１８SNは残ることになる。
【００８６】
［図１８（ｌ）］
浮遊ゲート電極１３となる多結晶シリコン膜を全面に形成し、その後、ＣＭＰプロセスにより表面を平坦化することにより、浮遊ゲート電極１３を形成する。
【００８７】
［図１９（ｍ）］
シリコン酸化膜１８SN’,２０をエッチバックし、浮遊ゲート電極１３およびゲート電極１５の上面および上部側の側面を露出させる。
【００８８】
［図１９（ｎ）］
電極間絶縁膜２１、制御ゲート電極２２を形成し、さらに図示しないソース／ドレイン領域およびセル間絶縁膜を形成する工程などの周知の工程を経て完成する。
【００８９】
本実施形態でも、バーズビーク酸化の原因となる酸化剤の供給は窒化ライナー膜１８SNによってブロックされ、また、窒化ライナー膜１８SNはシリコン窒化膜ではあるが、トンネル絶縁膜１２およびゲート絶縁膜１４の側面は窒化ライナー膜１８SNではなくシリコン酸化膜２０で覆われるので、界面準位の問題は生じない。したがって、本実施形態によれば、しきい値電圧の変動やリーク電流の増加などの素子特性に影響を与えずに、トンネル絶縁膜１２およびゲート絶縁膜１４の端部におけるバーズビーク酸化を防げる。
【００９０】
なお、本実施形態では、素子分離溝の底面および側面を覆うようにライナー膜（窒化膜）を形成したが、素子分離溝１６の形成後に、図２１（ａ）に示したように、トンネル絶縁膜１２およびゲート絶縁膜１４の露出側面を選択的に覆うようにライナー膜を形成しても構わない。また、図２１（ａ）の工程後、図２１（ｂ）に示したように、さらにライナー膜１８ａを全面に形成しても構わない。
【００９１】
また、本実施形態では、単層のライナー膜（窒化ライナー膜１８SN）を用いたが、図２０に示すように、最も内側（基板側）のライナー膜をシリコン窒化膜（窒化ライナー膜１８SN）とする多層のライナー膜を用いても構わない。図２０（ａ）および図２０（ｂ）は２層の例、図２０（ｃ）−図２０（ｅ）は３層の例を示している。
【００９２】
図２０（ａ）、図２０（ｃ）および図２０（ｅ）の多層のライナー膜を用いた場合、ＳＯＧ膜の酸化プロセス後のａ−Ｓｉライナー膜１８は、素子分離溝１６の底面および側面に沿って設けられ、かつ、上記底面および上記側面とは素子分離絶縁膜によって隔てられる。すなわち、上記酸化プロセス後のａ−Ｓｉライナー膜１８はシリコン基板１１と一体化されない。そのため、上記酸化プロセス後のライナー膜１８'（シリコン膜）は、ライナー膜として識別できる程度にその形態を最後まで保つことができる。
【００９３】
なお、本発明は、上記実施形態に限定されるものではない。
【００９４】
例えば、上記実施形態の不揮発性メモリは、浮遊ゲート電極を電荷蓄積層とするものであるが、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性メモリなどの他の不揮発性メモリにも本実施形態は適用できる。ＭＯＮＯＳの場合には、実施形態の浮遊ゲート電極（電荷蓄積層）をシリコン窒化膜と読み替える。
【００９５】
また、上記実施形態の不揮発性メモリは、半導体基板としてシリコン基板を用いたが、ＳＯＩ基板等の他の半導体基板を用いても構わない。
【００９６】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００９７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００９８】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図。
【図２（ａ）】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２（ｂ）】図２（ａ）に続く第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２（ｃ）】図２（ｂ）に続く第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図３（ｄ）】図２（ｃ）に続く第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図３（ｅ）】図３（ｄ）に続く第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図３（ｆ）】図３（ｅ）に続く第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図４】溝内の酸化されたＳＯＧ膜の溝深さと酸化度との関係を示す特性図。
【図５（ａ）】ＣＭＰプロセスによる表面平坦化の後にＳＯＧ膜とライナー膜の酸化を行う場合の製造工程を説明するための断面図。
【図５（ｂ）】図５（ａ）に続くＣＭＰプロセスによる表面平坦化の後にＳＯＧ膜とライナー膜の酸化を行う場合の製造工程を説明するための断面図。
【図６（ａ）】素子分離絶縁膜のエッチバックの後にＳＯＧ膜とライナー膜の酸化を行う場合の製造工程を説明するための断面図。
【図６（ｂ）】図６（ａ）に続く素子分離絶縁膜のエッチバックの後にＳＯＧ膜とライナー膜の酸化を行う場合の製造工程を説明するための断面図。
【図７】多層のライナー膜の例を示す断面図。
【図８】図７の多層のライナー膜を用いた場合のＳＯＧ膜とライナー膜の酸化後の形状を示す断面図。
【図９（ａ）】第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図９（ｂ）】図９（ａ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図９（ｃ）】図９（ｂ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１０（ｄ）】図９（ｃ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１０（ｅ）】図１０（ｄ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１０（ｆ）】図１０（ｅ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１１（ｇ）】図１０（ｆ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１１（ｈ）】図１１（ｇ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１１（ｉ）】図１１（ｈ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１２（ｊ）】図１１（ｉ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１２（ｋ）】図１２（ｊ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１２（ｌ）】図１２（ｋ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１３（ｍ）】図１２（ｌ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１３（ｎ）】図１２（ｍ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１３（ｏ）】図１２（ｎ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１４】図１３（ｏ）に続く第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１５（ａ）】第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１５（ｂ）】図１５（ａ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１５（ｃ）】図１５（ｂ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１６（ｄ）】図１５（ｃ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１６（ｅ）】図１６（ｄ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１６（ｆ）】図１６（ｅ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１７（ｇ）】図１６（ｆ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１７（ｈ）】図１７（ｇ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１７（ｉ）】図１７（ｈ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１８（ｊ）】図１７（ｉ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１８（ｋ）】図１８（ｊ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１８（ｌ）】図１８（ｋ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１９（ｍ）】図１８（ｌ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１９（ｎ）】図１９（ｍ）に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２０】最も内側（基板側）のライナー膜をシリコン窒化膜とする多層のライナー膜の例を示す断面図。
【図２１（ａ）】第１の実施形態の変形例の製造工程を示す断面図。
【図２１（ｂ）】図２１（ａ）の変形例の製造工程を示す断面図。
【符号の説明】
【００９９】
１１…シリコン基板、１２…トンネル絶縁膜、１３…浮遊ゲート電極（電荷蓄積層）、１４…ゲート絶縁膜、１５…ゲート電極、１６…素子分離溝、１７…ＳｉＮマスク、１８…ライナー膜（ａ−Ｓｉ膜）、１８’…ライナー膜、１８SN…窒化ライナー膜、１８SN’…ライナー膜（シリコン酸化膜）、１９…ＳＯＧ膜、２０…シリコン酸化膜（素子分離絶縁膜）、２１…電極間絶縁膜、２２…制御ゲート電極、２３…酸化ライナー膜、２４…窒化ライナー膜、３１…シリコン窒化膜、３２…レジスト、３３…シリコン酸化膜、３４…レジスト。
【図１】
2009117779.tif 000003
【図２（ａ）】
2009117779.tif 000004
【図２（ｂ）】
2009117779.tif 000005
【図２（ｃ）】
2009117779.tif 000006
【図３（ｄ）】
2009117779.tif 000007
【図３（ｅ）】
2009117779.tif 000008
【図３（ｆ）】
2009117779.tif 000009
【図４】
2009117779.tif 000010
【図５（ａ）】
2009117779.tif 000011
【図５（ｂ）】
2009117779.tif 000012
【図６（ａ）】
2009117779.tif 000013
【図６（ｂ）】
2009117779.tif 000014
【図７】
2009117779.tif 000015
【図８】
2009117779.tif 000016
【図９（ａ）】
2009117779.tif 000017
【図９（ｂ）】
2009117779.tif 000018
【図９（ｃ）】
2009117779.tif 000019
【図１０（ｄ）】
2009117779.tif 000020
【図１０（ｅ）】
2009117779.tif 000021
【図１０（ｆ）】
2009117779.tif 000022
【図１１（ｇ）】
2009117779.tif 000023
【図１１（ｈ）】
2009117779.tif 000024
【図１１（ｉ）】
2009117779.tif 000025
【図１２（ｊ）】
2009117779.tif 000026
【図１２（ｋ）】
2009117779.tif 000027
【図１２（ｌ）】
2009117779.tif 000028
【図１３（ｍ）】
2009117779.tif 000029
【図１３（ｎ）】
2009117779.tif 000030
【図１３（ｏ）】
2009117779.tif 000031
【図１４】
2009117779.tif 000032
【図１５（ａ）】
2009117779.tif 000033
【図１５（ｂ）】
2009117779.tif 000034
【図１５（ｃ）】
2009117779.tif 000035
【図１６（ｄ）】
2009117779.tif 000036
【図１６（ｅ）】
2009117779.tif 000037
【図１６（ｆ）】
2009117779.tif 000038
【図１７（ｇ）】
2009117779.tif 000039
【図１７（ｈ）】
2009117779.tif 000040
【図１７（ｉ）】
2009117779.tif 000041
【図１８（ｊ）】
2009117779.tif 000042
【図１８（ｋ）】
2009117779.tif 000043
【図１８（ｌ）】
2009117779.tif 000044
【図１９（ｍ）】
2009117779.tif 000045
【図１９（ｎ）】
2009117779.tif 000046
【図２０】
2009117779.tif 000047
【図２１（ａ）】
2009117779.tif 000048
【図２１（ｂ）】
2009117779.tif 000049