(57)【要約】【課題】良好なスペクトラム拡散効果を有し、ノイズの発生が少なく周辺回路や電子部品の誤動作を低減することができる周波数変調機能付きクロック生成回路を提供する。【解決手段】クロック生成回路１は、帰還用分周器１７を有し、周波数変調されたクロックを出力するＰＬＬ回路１０と、帰還用分周器１７から所定の周波数のみ取り出しＰＬＬ回路１０に入力するバンドパスフィルタ２０と、三角波を生成する三角波生成回路４０とを有し、バンドパスフィルタ２０は、サイン波生成器としても機能し、所定のタイミングでサイン波を生成して三角波と合成して帰還用分周器１７の分周比を変化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
帰還用分周器を有し、周波数変調されたクロックを出力するＰＬＬ回路と、
前記帰還用分周器から所定の周波数のみ取り出し前記ＰＬＬ回路に入力するバンドパスフィルタと、
所定の周期を有する第１の周期波を生成する第１の波形生成回路とを有し、
前記バンドパスフィルタは、所定の周期を有する第２の周期波生成器としても機能し、所定のタイミングで第２の周期波を生成して前記第１の周期波と合成して前記帰還用分周器の分周比を変動させる周波数変調機能付きクロック生成回路。
【請求項２】
前記第１の周期波のピーク近傍では、前記バンドパスフィルタとして機能させ、それ以外のタイミングでは、前記第２の周期波生成器として機能させる
ことを特徴とする請求項１記載の周波数変調機能付きクロック生成回路。
【請求項３】
前記バンドパスフィルタとしての機能と前記第２の周期波生成器としての機能を所定の割合で切り替える
ことを特徴とする請求項１記載の周波数変調機能付きクロック生成回路。
【請求項４】
前記ＰＬＬ回路は、
制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
基準信号と前記発振信号に応じた帰還信号との間の位相差を表す位相差信号を出力する位相比較器と、
前記位相比較器から出力される位相差信号のパルス幅に応じたアナログ信号を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力されるアナログ信号を平滑化し、周波数制御信号を出力するループフィルタと、
前記ループフィルタから出力される前記周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器と、
前記電圧制御発信器の出力をＮ（Ｎは整数）分割して出力する前記帰還用分周器とを有する
ことを特徴とする請求項１乃至３のいずれか１項記載の周波数変調機能付クロック生成回路。
【請求項５】
帰還用分周器を有し、周波数変調されたクロックを出力するＰＬＬ回路と、
前記帰還用分周器から所定の周波数のみ取り出し前記ＰＬＬ回路に入力するバンドパスフィルタと、
所定の周期を有する第１の周期波を生成する第１の波形生成回路と、
前記帰還用分周器の出力から所定の周期を有する第２の周期波を生成する第２の波形生成器と、
前記第１の波形と前記第２の波形と合成する加算器とを有し、
前記帰還用分周器は、前記加算器の出力に基づき分周比を変化させる周波数変調機能付きクロック生成回路。
【請求項６】
前記第１の周期波は、三角波である
ことを特徴とする請求項１乃至５のいずれか１項記載の周波数変調機能付きクロック生成回路。
【請求項７】
前記第２の周期波は、サイン波又はコサイン波である
ことを特徴とする請求項１乃至６のいずれか１項記載の周波数変調機能付きクロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁波障害（ＥＭＩ：electromagnetic interference）を効果的に防止する周波数変調機能付きクロック生成回路（ＳＳＣＧ：spread spectrum clock generator）に関する。
【背景技術】
【０００２】
マイクロコンピュータ等の論理ＬＳＩに内蔵され動作クロック信号を生成するクロック生成回路として、水晶発振器の発振信号を基準クロックとしてそれを逓倍した高周波数のクロック信号を生成するＰＬＬ回路を使用したものがある。このようなＰＬＬ回路を使用したクロック生成回路を内蔵したＬＳＩでは、クロックの高周波数化に伴って発振回路からの放射ノイズによりコンピュータ本体や、周辺回路、外部機器等の誤動作を誘発するおそれがある。このような事態への対策として、ＰＬＬ回路にスペクトラム拡散機能を設けてクロック信号の周波数をわずかに変動させるＳＳＣＧと呼ばれるクロック生成用ＩＣが提供されている。クロック信号の周波数スペクトラムのピーク値を下げるため、放射雑音を低減することができる。
【０００３】
一般的なＳＳＣＧ回路においては、一定の周期Ｔで発振周波数を変化させているため、その周波数成分によっては、多数の小ピークが生じ、特定周波数の放射ノイズのピーク値が大きくなったり、システムで使用されている他のクロック信号との配線間複合ノイズ等によりＥＭＩ（電磁干渉）ノイズが増大したりして、周辺回路や電子部品の誤動作を招くおそれがある。
【０００４】
そこで、特許文献１には、良好なスペクトラム拡散効果を有しノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることを目的とした半導体集積回路が開示されている。図１０は、特許文献１に記載の半導体集積回路である。図１０において、Ｐ１〜Ｐ３は該半導体チップに設けられた外部端子（電極パッド）であり、このうちＰ１，Ｐ２は水晶振動子等の振動子１０１が接続される端子、Ｐ３は生成されたクロックφ０が出力される端子である。
【０００５】
クロック生成回路１１０は、振動子１０１が接続される端子Ｐ１，Ｐ２に結合され振動子１０１にバイアス電圧を与えて該振動子の固有振動数に応じた周波数で変化する発振信号を出力する発振回路１１１、該発振回路１１１の出力をＭ分周する固定分周回路１１２、該固定分周回路１１２の分周信号とフィードバック信号との位相差を検出する位相比較回路１１３、位相差に応じた電流を出力するチャージポンプ１１４、チャージポンプ１１４の出力を平滑するループフィルタ１１５、平滑電圧に応じた周波数で発振する電圧制御発振回路（ＶＣＯ）１１６、ＶＣＯの出力をＮ分周して前記位相比較器１１３へフィードバックする分周回路１１７からなるＰＬＬ回路により構成されている。１１８はＶＣＯの発振出力をバッファリングして生成クロックφ０として外部端子Ｐ４よりチップ外部へ出力するバッファである。
【０００６】
このクロック生成回路１１０には、さらに、分周回路１１７で分周された信号を各々所定の値までアップダウン計数するカウンタ回路１２１Ａ、１２１Ｂと、前記分周回路１１７の分周比Ｎに対して与える所定の変動量ΔＮまたは−ΔＮを生成する変動量付与回路１２２と、所定の分周比（初期値）Ｎに対して前記変動量付与回路１２２から供給される変動量ΔＮまたは−ΔＮを加算したものを現在の分周比として前記分周回路１１７へ与える加算回路１２３と、前記可変分周回路１２１Ａまたは１２１Ｂの計数値を入力とし該入力の状態に応じて信号を出力する論理回路１２４と、分周回路１１７で分周された信号をカウンタ回路１２１Ａまたは１２１Ｂのいずれに供給するか切り替えるための切替えスイッチ１２５と、可変分周回路１２１Ａまたは１２１Ｂのいずれの計数値を論理回路１２４へ入力させるか選択するためのセレクタ１２６が設けられている。
【０００７】
変動量付与回路１２２は、ΔＮと−ΔＮに対応する所定のバイナリコードを生成する回路と生成されたコードΔＮまたは−ΔＮのうちいずれの値を出力するか選択するスイッチもしくはセレクタとから構成されるもので、コードを生成する回路にはレジスタもしくはＲＯＭ（リードオンリメモリ）を用いることもできる。論理回路１２４は、分周比Ｎに対して前記変調振幅調整回路１２２から出力される変動量ΔＮまたは−ΔＮを加算するタイミングを加算回路１２３へ与える信号を出力する回路として動作するもので、デコーダ回路もしくはＲＯＭあるいは入力によって出力が一義的に決まる組み合わせ回路のようなランダムロジックにより構成することができる。デコーダ回路を用いる場合には、複数の入力信号の組み合わせに対して１つだけ出力がハイレベルもしくはロウレベルになる単位デコーダを複数個用いて構成することができる。
【０００８】
切替えスイッチ１２５は、カウンタ回路１２１Ａ、１２１Ｂからのカウント終了信号ＣＥ１、ＣＥ２により制御され、カウンタ回路１２１Ａが所定数までカウントアップして再び"０"までカウントダウンする計数動作を２回繰り返すと、分周回路１１７で分周された信号をカウンタ回路１２１Ｂへ供給するように切り替えられる。また、カウンタ回路１２１Ｂが所定数までカウントアップして再び"０"までカウントダウンする計数動作を２回繰り返すと、分周回路１１７で分周された信号をカウンタ回路１２１Ａへ供給するように切り替えられる。
【０００９】
これにより、変調周期ＴＡと変調周期ＴＢが２回ずつ交互に繰り返されるように動作する。さらに、このカウンタ回路１２１Ａ、１２１Ｂの動作期間に応じてセレクタ１２６の切替えが行なわれる。一方、変動量付与回路１２２において変動量ΔＮまたは−ΔＮのいずれを出力するかの選択は、カウンタ回路１２１Ａ、１２１Ｂから出力されるカウント終了信号ＣＥ１、ＣＥ２によって、毎回交互に行なわれるように構成されている。
【００１０】
また、特許文献２には、ＰＬＬ回路と変調器とを用いて、ＰＬＬ回路における帰還用分周器の分周比を変調器の変調プロファイルを基に生成された変調データに従って変化させて周波数変調を施してスペクトラム拡散を行う際に、変調プロファイルの折り返しポイントを移動させて周波数頻度を分散させて拡散スペクトラムを再拡散させるクロック生成回路が開示されている。このクロック生成回路は、ＰＬＬ回路と変調器からなり、変調器に多重変調プロファイル生成回路を設けて、変調プロファイルの折り返しポイントを移動させ、周波数頻度を分散させることにより拡散スペクトラムを再拡散させるものである。
【００１１】
さらに、特許文献３には、高速動作メモリを用いる場合であっても拡散スペクトル・クロック信号を用いて、ＥＭＩを効果的に低減することができるクロック発生装置が開示されている。
【００１２】
さらにまた、特許文献４には、簡単な構成で良好なスペクトラム拡散を行うことを目的としたスペクトラム拡散クロック発生回路が開示されている。このクロック発生回路は、基準クロックと生成クロックの位相差を検出する周波数位相比較器と、検出した位相差に応じて充放電信号を発生するチャージポンプと、充放電信号に応じた差信号を発生するループフィルタと、差信号を変調してスペクトラム拡散変調信号を生成するスペクトラム拡散変調回路と、スペクトラム拡散信号に応じた周波数のクロックを発生するクロック発生器とを備えるスペクトラム拡散クロック発生回路において、スペクトラム拡散変調回路は、振幅が複数の異なる振幅に変化するスペクトラム拡散変調信号を生成する。
【特許文献１】特開２００６−２１１４７９号公報
【特許文献２】特開２００６−１９７３０８号公報
【特許文献３】特開２００６−３３３１７４号公報
【特許文献４】特開２００４−２０８０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載の技術においては、ＳＳＣＧのフィードバック機構に複数のカウンタを設けなければならず、回路規模が増大する。また、フィードバック機構における周波数の時間に対する変動が直線的になるため、雑音が発生する可能性がある。
【００１４】
また、特許文献１乃至４の技術においては、図１１の生成クロックのスペクトラム分布に示すように、低周波数側の端部又は高周波数側の端部においてピークが生じ、このため特定周波数の放射ノイズのピーク値が大きくなったり、システムで使用されている他のクロック信号との配線間複合ノイズ等によりＥＭＩ（電磁干渉）ノイズが増大したりして、周辺回路や電子部品の誤動作を招くおそれがある。
【課題を解決するための手段】
【００１５】
本発明に係る周波数変調機能付きクロック生成回路は帰還用分周器を有し、周波数変調されたクロックを出力するＰＬＬ回路と、前記帰還用分周器から所定の周波数のみ取り出し前記ＰＬＬ回路に入力するバンドパスフィルタと、所定の周期を有する第１の周期波を生成する第１の波形生成回路とを有し、前記バンドパスフィルタは、所定の周期を有する第２の周期波生成器としても機能し、所定のタイミングで第２の周期波を生成して前記第１の周期波と合成して前記帰還用分周器の分周比を変動させるものである。
【００１６】
本発明においては、バンドパスフィルタにより帰還用分周器から所定の周波数のみを取り出すと共に、第２の周期波を第１の周期波に合成して分周器を変化させることにより、クロックのスペクトラム特性をより均一なものとすることができる。さらに、バンドパスフィルタと第２の周期波生成器を共有しているので回路規模の増大を最小限に抑えることができる。
【発明の効果】
【００１７】
本発明によれば、良好なスペクトラム拡散効果を有し、ノイズの発生が少なく周辺回路や電子部品の誤動作を低減することができる周波数変調機能付きクロック生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１は、本実施の形態にかかる周波数変調機能付きクロック生成回路を示す図である。本実施の形態にかかる周波数変調機能付きクロック生成回路１は、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップに半導体集積回路として形成されている。
【００１９】
本実施の形態にかかるクロック生成回路１は、帰還用分周器１７を有し、周波数変調されたクロックを出力するＰＬＬ回路１０と、帰還用分周器１７から所定の周波数のみ取り出しＰＬＬ回路１０に入力するバンドパスフィルタ２０と、所定の周期を有する第１の周期波として三角波を生成する三角波生成回路４０とを有する。バンドパスフィルタ２０は、所定の周期を有する第２の周期波としてサイン波を生成するサイン波生成器としても機能し、所定のタイミングでサイン波を生成して三角波と合成して帰還用分周器１７の分周比を変化させる。
【００２０】
ＰＬＬ回路１０は、発振回路１１、Ｍ分周器（固定分周回路）１２、位相比較器１３、チャージポンプ１４、ループフィルタ１５、電圧制御発振回路（ＶＣＯ）１１６、帰還用分周器（Ｎ分周器）１７を有する。なお、１８はＶＣＯ１６の発振出力をバッファリングして生成クロックφ０として外部端子よりチップ外部へ出力するバッファである。
【００２１】
発振回路１１には、振動子１０１が接続され、該振動子の固有振動数に応じた周波数で変化する発振信号を出力する。Ｍ分周器１２は、発振回路１１の出力をＭ分周する。位相比較器１３は、Ｍ分周器１２の分周信号とフィードバック信号（前記発振信号に応じた帰還信号）との位相差を検出する。チャージポンプ１４は、位相比較器から出力される位相差信号のパルス幅に応じたアナログ信号（電流）を出力する。ループフィルタ１５は、チャージポンプ回路から出力されるアナログ信号を平滑化し、周波数制御信号を出力する。電圧制御発振回路（ＶＣＯ）１６は、平滑電圧（周波数制御信号）に応じた周波数の発振信号を出力する。帰還用分周器１７は、ＶＣＯ１６の出力をＮ分周して位相比較器１３へフィードバックする。
【００２２】
図２（ａ）は、帰還用分周器１７の入力、図２（ｂ）は、帰還用分周器１７の出力を示す図である。図３は、変調しない場合の生成クロックのスペクトラム分布を示す特性図である。図４は、変調後、すなわち帰還用分周器１７の出力のスペクトラム分布を示す特性図である。図５は、バンドパスフィルタ２０の出力を示す模式図である。図６は、サイン波生成器により生成されたサイン波を示す模式図、図７は、三角波生成回路４０により生成された三角波を示す模式図である。
【００２３】
本クロック生成回路１では、図２に示すように、１クロックのうち所定の期間は、バンドパスフィルタ２０をバンドパスフィルタとして機能させ、所定の期間は、サイン波生成器として機能させる。スイッチ５２は、例えば図２に示すようなタイミングでスイッチを切り替える。スイッチ５２が、帰還用分周器１７の出力に接続されている場合は、バンドパスフィルタ２０は、サイン波生成器として機能する。生成されたサイン波は、加算器５４にて三角波と合成され、帰還用分周器１７の変調周期と分周比Ｎの切り替えが行われる。なお、セレクタ５５はリセットする際に"０"を入力するものであり、レジスタ５３は、加算器５４の値を一旦ラッチするものである。三角波にサイン波を重畳して変調させることにより、従来生じていたピークの山の部分の小ピークをよりなだらかにすることができる。
【００２４】
一方、スイッチ５２がバンドパスフィルタ２０の出力に接続される場合は、バンドパスフィルタ２０は、図５に示すように所定の周波数成分のみを通過させるよう機能する。これにより、スペクトラム特性の一点破線Ａで示す低周波数側の端部、高周波数側の端部においてピークがするどくなることがあるが、これらの部分を取り除くことができる。すなわち、図１１に示すように、バンドパスフィルタの処理により、高い周波数を下げ、低い周波数を上げることができる。
【００２５】
次に、各回路についてさらに詳細に説明する。図８は、Ｎ分周器の出力例を示す図である。帰還用分周器１７は、加算器５４の出力に応じて原クロックを１／２、１／３、１／４などにして出力する。
【００２６】
図９は、スイッチ動作区間及びサイン波処理区間を示すタイミング図である。図９（ａ）の出力がＯｕｔｐｕｔから出力されている場合であって、Ｎ＝４の場合に、例えば図に示す区間Ｔ２（クロックのハイの期間）では、バンドパスフィルタ２０をサイン波生成器として機能させサイン波を生成し、区間Ｔ１（クロックのロウの期間）ではバンドパスフィルタとして機能させる。本例では、スイッチ５２を切り替えて、クロックの周波数を変化させ、バンドパスフィルタとして機能する区間とサイン波を生成する区間とを切り替えている。この場合、ロウの期間は、スイッチを左側に接続して回路２０をバンドパスフィルタとして機能させ、ハイの期間はスイッチを右側に接続して回路２０をサイン波生成器として機能させている。ここで、本例においては、所定の区間Ｔ１はバンドパスフィルタ、区間Ｔ２はサイン波生成器として機能させるものとして説明したが、最も好ましくは、三角波のピークＰ１、Ｐ２近傍では、バンドパスフィルタとして機能させ、それ以外の三角波の斜面においてはサイン波を形成するようにする。こうすることで、最も効率よく図１１に示す高周波側のクロックを低周波側へ下げ、低周波側のクロックを高周波側へ上げることができる。
【００２７】
バンドパスフィルタ２０は、レジスタ２１、２６、２８１〜２８６、加算器２２、２３１〜２３ｋ、セレクタ２４、２５、２７１〜２７６を有する。加算器２３１〜２３７には、バンドパスフィルタとして機能する場合には、係数Ａ乃至Ｇが入力される。加算器２３ｋ、セレクタ２７、レジスタ２８はいくつであってもよい。セレクタ２７１は、前段のレジスタ２６の出力、レジスタ２８１の出力、０、又は１を選択して出力する。レジスタ２８１は、セレクタ２７１から入力される０又は１を保持する。バンドパスフィルタ２０は、発振回路１１又はＶＣＯ１６の出力をベースクロックとして動作する。加算器２２の出力が下記数式を満たすよう、セレクタ２７１〜２７６は、適宜データを選択する。
【００２８】
バンドパスフィルタ２０は、サイン波を生成する場合には、
ｓｉｎｘ＝ｘ−ｘ＾３／３！＋ｘ＾５／５！−ｘ＾７／７！＝Ｇｘ＋Ｅｘ＾３＋Ｃｘ＾５＋Ａｘ＾７
を計算して出力する。すなわち、レジスタ２６からｘが入力され、加算器２３１にてＡ×ｘが演算される。次のサイクルで、Ａｘ＋Ｂが演算され、次のサイクルで（Ａｘ＋Ｂ）ｘ＋ｃが演算され、次のサイクルで、（Ａｘ＾２＋Ｂｘ＋Ｃ）ｘ＋Ｄが演算され、順に、
（Ａｘ＾３＋Ｂｘ＾２＋Ｃｘ＋Ｄ）ｘ＋Ｅ
（Ａｘ＾４＋Ｂｘ＾３＋Ｃｘ＾２＋Ｄｘ＋Ｅ）ｘ＋Ｆ
（Ａｘ＾５＋Ｂｘ＾４＋Ｃｘ＾３＋Ｄｘ＾２＋Ｅｘ＋Ｆ）ｘ＋Ｇ
（Ａｘ＾６＋Ｂｘ＾５＋Ｃｘ＾４＋Ｄｘ＾３＋Ｅｘ＾２＋Ｆｘ＋Ｇ）ｘ＋Ｈ
＝Ａｘ＾７＋Ｂｘ＾６＋Ｃｘ＾５＋Ｄｘ＾４＋Ｅｘ＾３＋Ｆｘ＾２＋Ｇｘ＋Ｈ
ここで、サイン波生成器の場合、Ｂ＝Ｄ＝Ｆ＝Ｈ＝０であり、
ｓｉｎｘ＝Ａｘ＾７＋Ｃｘ＾５＋Ｅｘ＾３＋Ｇｘ
となる。
【００２９】
このバンドパスフィルタは、入力ディジタル波に対し、周波数ｆ（Ｈｚ）を計測し、あるきまった値を有する周波数ｆＨ（Ｈｚ）よりｆが高い場合に、周波数ｆ−Δにシフトダウンしたディジタル波を出力する。また、同様に入力周波数ｆ（Ｈｚ）を計測した結果ある決まった周波数ｆＬ（Ｈｚ）より低い周波数の場合に、同じΔを使用し、高い周波数ｆ＋Δ（Ｈｚ）にシフトアップしたディジタル波を出力する。このように、出力周波数をある幅を有する箇所（センター寄り）に移行させる動作を行う。
【００３０】
三角波生成回路４０は、カウンタ４１、カウンタ値切り替え回路４２を有する。カウンタ値切り替え回路４２は、ディテクタ４３１〜４３ｌ（ｌは整数）と、レジスタ４４を有する。ディテクタは、各ディテクタによりカウンタ値を検出し、カウンタの出力値を調整している。ディテクタを選択するスイッチは、上位の制御部により制御される。この三角波生成回路４０は、発振回路１１からのクロック又はバンドパスフィルタ２０の出力のいずれかをカウントすることで、三角波を生成する。
【００３１】
本実施の形態においては、バンドパスフィルタにより、高周波側のクロックと低周波側のクロックを取り除くことで、スペクトラム特性をより均一なものとする。さらに、三角波にサイン波を重畳することにより、周波数の変動をより滑らかになるようにする。そして、バンドパスフィルタの機能とサイン波重畳とを時分割で切り替えることにより、スペクトラム拡散をより均一なものとすることができる。さらに、バンドパスフィルタと三角波生成器を回路２０で共有することで、回路規模増大を最小限に留めることができる。
【００３２】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形体においては、第１の周期波を三角波、第２の周期波をサイン波として説明したが、三角波は、所定の周期を有する波形であれば、三角波でなくてもよい。また、サイン波でなく、例えばコサイン波などでもよいことは勿論である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態にかかる周波数変調機能付きクロック生成回路を示す図である。
【図２】（ａ）は、帰還用分周器１７の入力、（ｂ）は、帰還用分周器１７の出力を示す図である。
【図３】変調しない場合の生成クロックのスペクトラム分布を示す特性図である。
【図４】帰還用分周器１７の出力のスペクトラム分布を示す特性図である。
【図５】バンドパスフィルタ２０の出力を示す模式図である。
【図６】サイン波生成器により生成されたサイン波を示す模式図、
【図７】三角波生成回路４０により生成された三角波を示す模式図である。
【図８】Ｎ分周器の出力例を示す図である。
【図９】スイッチ動作区間及びサイン波処理区間を示すタイミング図である。
【図１０】特許文献１に記載の半導体集積回路である。
【図１１】従来の生成クロックのスペクトラム分布を示す図である。１  クロック生成回路１０  ＰＬＬ回路１１  発振回路１２  Ｍ分周器１３  位相比較器１４  チャージポンプ１５  ループフィルタ１７  帰還用分周器２０  バンドパスフィルタ２１、２６、２８１〜２８６、４４、５３  レジスタ２２、２３ｋ、５４  加算器２４、２５、２７１〜２７６、５５  セレクタ４０  三角波生成回路４１  カウンタ４２  カウンタ値切り替え回路５２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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