(57)【要約】【課題】保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供する。【解決手段】半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられた膜厚が３０ナノメータ未満の酸化シリコンからなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。または、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。【選択図】図１
2009049265.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた被保護素子と、
前記半導体基板上に設けられた膜厚が３０ナノメータ未満の酸化シリコンからなる絶縁膜と、
前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた被保護素子と、
前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、
前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、
を備えたことを特徴とする半導体装置。
【請求項３】
前記材料は、窒化アルミニウム、酸化アルミニウム、窒化ガリウム及び窒化ボロンよりなる群から選択されたいずれかを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記保護ダイオードは、前記絶縁膜の上に互いに隣接して設けられた第１導電型の多結晶シリコン層と第２導電型の多結晶シリコン層とを有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記被保護素子は、ＭＯＳトランジスタであり、
前記保護ダイオードは、前記ＭＯＳトランジスタのゲートとソースとの間に接続されたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、トランジスタのゲート・ソースまたはゲート・ドレイン間に接続される保護ダイオードを備えた半導体装置に関する。
【背景技術】
【０００２】
近年の情報電子機器の高速化・大容量化の流れにより、半導体装置の微細化・高周波化の技術的要求が高まっている。これに対応して、半導体装置の静電破壊耐量の向上の要求も高まってきている。高速スイッチング素子や電圧コンバータ回路などに広く用いられるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタにおいても、半導体素子の微細化あるいはゲート絶縁膜の薄膜化により、ＥＳＤ耐量（静電破壊耐量）の低下が懸念されている。このような半導体装置では、シリコン（Ｓｉ）基板上に被保護素子である半導体素子とＥＳＤ保護ダイオードとが同時に形成されることが多い。特に、多結晶Ｓｉ（ポリシリコン）を用いた保護ダイオードは、製造プロセス上の自由度が高い点で有利である。
【０００３】
縦型絶縁ゲートトランジスタ等のゲート保護ダイオードとして、ポリシリコン・ダイオードを用いた半導体装置がある（例えば、特許文献１参照）。  
しかしながら、従来の保護ダイオードでは、ＥＳＤ電圧印加時の自己発熱効果により、保護ダイオードの伝導度が低下し、十分に保護機能を発揮できないという問題があった。なお、非特許文献１には、半導体の微小領域に大電流が流れた時の温度の上昇について定量的に説明されている。
【特許文献１】特開２０００−９１３４４号公報
【非特許文献１】S.Reggiani他、IEEE EDL, Vol.26, No 12, 916-918,2005
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供するにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられた膜厚が３０ナノメータ未満の酸化シリコンからなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。
【０００６】
本発明の他の一態様によれば、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ本発明の実施の形態について説明する。なお、各図において同様の構成要素には同一の符号を付して、詳細な説明は適宜省略する。  
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置の断面構造を例示する模式図である。  
シリコン基板１の上にＰ型シリコン層２が設けられ、その上に被保護素子部３と、保護ダイオード部４と、が形成されている。被保護素子部３は、例えば、ＭＯＳトランジスタなどを有し、保護ダイオード部４と図示しない配線により接続されている。なお、被保護素子部３は、本質的な部分ではないため、図中では省略して表した。
【０００９】
保護ダイオード部４は、順方向と逆方向に交互に直列接続された複数のダイオードからなる横型の保護ダイオードＤを有する。すなわち、Ｐ型シリコン層２の上に酸化シリコン膜６が設けられ、その上にＰ型多結晶シリコン層１０ａとＮ型多結晶シリコン層１０ｂとが交互に設けられている。これらＰ型多結晶シリコン層１０ａとＮ型多結晶シリコン層１０ｂとはそれぞれＰＮ接合を形成し、順方向と逆方向に交互に直列接続された複数のダイオードを構成している。両端のＮ型多結晶シリコン層１０ｂには、酸化シリコンからなる層間絶縁膜１１を介して電極９ａ、９ｂが接続されている。
【００１０】
そして、本実施形態においては、保護ダイオードＤの下に設けられた酸化シリコン膜６の膜厚を、被保護素子部３における酸化シリコン膜７よりも薄くすることにより、保護ダイオードＤからシリコン基板１への放熱を促進させ、ＥＳＤ耐量を改善することができる。
【００１１】
以下、本実施形態の半導体装置について、その製造方法を参照しつつさらに具体的に説明する。  
図２は、本実施形態の半導体装置の製造途中の段階を表す模式断面図である。  
シリコン基板１の上にＰ型シリコン層２をエピタキシャル成長させ、Ｐ型シリコン層２の全面に酸化シリコン膜５を４００ｎｍ程度の膜厚に形成する。次いで、保護ダイオード部４において、保護ダイオードＤとなるべき領域Ｌの酸化シリコン膜５を選択的に除去する。その後、除去部分のＰ型シリコン層２の上面および酸化膜５の上面の全面にわたり、例えば２５ｎｍの膜厚の酸化シリコン膜６を形成する。次に、多結晶シリコン膜１０を５００ｎｍ程度の膜厚に形成した後、領域Ｌ以外の上に形成された不要な多結晶Ｓｉ膜１０を選択的に除去する。
【００１２】
次に、多結晶シリコン膜１０の上に５０ｎｍ程度の膜厚の酸化シリコン膜を形成した後、Ｂ（ホウ素）イオン注入および熱処理を行い活性化させ、Ｐ型多結晶シリコン層１０を形成する。またさらに、選択的にＡｓ（ヒ素）をイオン注入し活性化させることにより、Ｎ型多結晶シリコン層１０ｂを形成し、ＰＮ接合構造１０ｃを形成する。
【００１３】
一方、シリコン基板１の上の被保護素子部３には、例えばＭＯＳトランジスタなどの素子が形成される。ＰＮ接合構造１０ｃを形成した後、さらにその上に酸化シリコン膜１１を形成する。なお、被保護素子部３は、本質的な部分ではないため、図２においても省略して表した。被保護素子部３に設けられるＭＯＳトランジスタなどの素子は、保護ダイオードＤの製造工程とは独立した製造工程あるいは共通の製造工程で形成される。
【００１４】
ＰＮ接合構造１０ｃの上に設けられた酸化膜１１上に、左右両端のＮ型多結晶シリコン層１０ｂに接続された電極９ａ、９ｂを形成することにより、保護ダイオードＤが完成する。被保護素子部３にＭＯＳトランジスタが設けられる場合、保護ダイオードＤの電極９ａ、９ｂは、例えばＭＯＳトランジスタのソース（あるいはドレイン）およびゲートにそれぞれ接続される。
【００１５】
図３は、保護ダイオードＤと、被保護素子部に設けられたＭＯＳトランジスタの等価回路図である。
【００１６】
被保護素子部３に設けられたＭＯＳトランジスタ８のゲート・ソース間に、保護ダイオードＤが接続された回路構成となっている。この構成によれば、ゲートＧとソースＳとの間に高電圧のサージ電圧が印加された場合、アバランシェ降伏効果により、保護ダイオードＤが導通状態となる。その結果として、サージの電気エネルギーを保護ダイオードＤの電流経路を通して放出することにより、ＭＯＳトランジスタ８のゲート酸化膜のＥＳＤ破壊を保護することができる。
【００１７】
そして、本実施形態においては、保護ダイオード部４のＰＮ接合構造１０ｃを構成する多結晶シリコン層１０ａ、１０ｂの下層の酸化シリコン膜６は、被保護素子部３における酸化シリコン膜５よりも薄く形成されている。
【００１８】
さらに具体的には、酸化シリコン膜６の膜厚は、３０ナノメータよりも薄くされている。このようにすると、保護ダイオードＤのＰＮ接合構造１０ｃにＥＳＤ電圧が印加された際に、この保護ダイオードＤで発生する熱量を、酸化シリコン膜６を介してシリコン基板１の方向へと効果的に放散することが可能となり、保護ダイオードＤの電流容量を増加させることが可能となる。なお、被保護素子部３に設けられる素子は、ＭＯＳトランジスタには限定されず、例えば、バイポーラトランジスタをはじめとする各種電子素子、光学素子を用いても同様の効果が得られる。
【００１９】
以下、本発明者が本発明に至る過程で得られた知見について説明する。  
まずはじめに、一般的に知られているＥＳＤ保護素子の動作について説明する。ここでは、被保護素子として複数個のＭＯＳトランジスタからなる回路が設けられ、これらのＭＯＳトランジスタと同一の工程で形成された別のＭＯＳトランジスタのソース・ドレイン・基板間に形成された、いわゆる寄生バイポーラトランジスタを保護素子として用いる場合について説明する。保護素子は、この回路側のＭＯＳトランジスタのゲート・ソース間あるいはゲート・ドレイン間に接続されているものとする。
【００２０】
図４は、この場合の保護素子用ＭＯＳトランジスタのソース・ドレイン間の電流・電圧特性を模式的に表したグラフ図である。  
ＥＳＤ電圧がソース・ドレイン間に印加されると、アバランシェ降伏により電流が流れ始め、やがて寄生バイポーラトランジスタがオン状態となり、スナップバックを生じ、低電圧で大電流をこの保護素子を通して流すことが可能となる。図４におけるＡ点がスナップバックを起こした点である。この結果、ゲート部にゲート破壊電圧（点線）が印加される以前にＥＳＤエネルギーは保護素子部で消費され、ゲート酸化膜はＥＳＤ破壊されることなく保護される。このような現象の測定はＴＬＰ装置（トランスミッション・ライン・パルシング装置）を用いれば容易に観測される。
【００２１】
一方、多結晶シリコンのＰＮ接合構造を用いた保護ダイオードでは、保護動作機構が異なることが明らかになってきた。
【００２２】
図５は、多結晶シリコンを用いた保護ダイオードの保護動作機構を説明するためのグラフ図である。  
ここでは、被保護素子としてＭＯＳトランジスタ、保護素子として図１に表したような多結晶シリコンのＰＮ接合構造を用いた横型のＮＰダイオードを数段逆直列に接続したものとし、この保護ダイオードはＭＯＳトランジスタのゲート・ソース間に接続されているものとする。ＴＬＰ測定によれば、パルス電圧を増加させていくと、電流も徐々に増加していきＡ点でスナップバックを起こす。しかし多くの場合には、スナップバックが生じる前にＭＯＳトランジスタのゲート酸化膜破壊（Ｂ点）が生じていた。またスナップバック発生後に電流を増加させると保護ダイオード自体が破壊されることが多い。
【００２３】
被保護素子に要求されるＥＳＤ耐圧が、Ｂ点の電圧より低いＣ点のような電圧であるときは問題ないが、実際は以下に説明するように、不十分であることが多い。この場合の保護ダイオードの動作機構について、本発明者による解析の説明を以下に続ける。
【００２４】
まず、多くの場合、スナップバックはこのダイオードの単位構造であるＮＰＮ構造（ベース開放状態でこのバイポーラトランジスタ）がオンするためではないことがわかった。スナップバック特性は、以下に説明するように多結晶シリコンの結晶性に密接に関係しているものと考えられる。  
すなわち、前述のようなＮＰＮ構造を形成し、例えば１段あたり１０ボルト前後のアバランシェ降伏を発生させるためには、Ｐ型（あるいはＮ型）不純物濃度を１×１０１８ｃｍ−３以上にする必要がある。また、全体の低抵抗化のためには、Ｎ型（あるいはＰ型）の不純物濃度は１×１０２０ｃｍ−３程度にまで高く設定することが望ましい。このように高濃度の不純物がドープされた多結晶Ｓｉは、堆積後の熱処理によっても十分な結晶性を得ることはできない。その結果、ＮＰＮ構造からなるトランジスタ構造は、少数キャリアの輸送効率が非常に低いものとなる。その結果、スナップバック特性は生じにくくなる。これは、バイポーラトランジスタのコレクタ・エミッタ間耐圧（ＢＶＣＥＯ）の電流増幅率依存性と同様に理解できる。
【００２５】
さらに本発明者の解析によれば、スナップバックは熱的な現象として生じていることが明らかになった。ＴＬＰ測定による一例（ＶＧＳＳ＝２０Ｖ、ＶＤＳ＝３０Ｖ、ＩＤ=１００ｍＡ級  高速スイッチング用ＭＯＳトランジスタの場合）では、スナップバックは電圧＝７０Ｖ、電流＝０．８Ａで生じていた。これは瞬間的に５６Ｗの消費電量となる。この例では６段直列のダイオード中の３箇所で自己発熱が生じており、１箇所あたり約１９Ｗの発熱量である。
【００２６】
動的数値熱解析によれば、発熱部周辺の数マイクロメータ程度に亘る領域での温度上昇は、数ナノ秒の時間内に定常状態とほぼ同程度になる。また、チップの大きさが０．３×０．３×０．１ｍｍの素子の場合、典型的な保護素子において発熱部の大きさを考慮した数値計算の結果、熱抵抗は約１００℃／Ｗであった。したがって１箇所あたりの温度上昇は、瞬間的に１９００℃にも達すると推察される。実際に、このような温度上昇は、実験的にも確かめられている（非特許文献１）。
【００２７】
このような高温の状況下では、半導体は熱励起により電子およびホールで満ち満ちた非常に低抵抗の導電体となっており、低い電圧で十分な電流を流すことが可能である。その結果として、スナップバック現象が生じているのである。しかし、当然のことながら、このような状況では保護ダイオード自体も破壊寸前となっており、保護素子として使用に耐えるものではない。また、上記のような熱暴走以下の温度領域においても、保護ダイオードのアバランシェ降伏時の電気伝導度も温度によって大きく影響される。これは素子温度が概ね室温〜数１００℃の範囲に対応している。このような電気的・温度的領域では、伝導度が温度依存性を持つことは、アバランシェ電圧が正の温度係数を持つことからも容易に理解される。すなわち、温度上昇に伴い激しくなる格子振動に阻害され、電子あるいはホールは十分な加速が得られず、低い運動エネルギー状態のまま格子系にエネルギーを散逸する。このため、アバランシェ降伏が発生する電圧は、温度上昇とともに上昇する。
【００２８】
このような理由により、自己発熱によりインパクトイオン化率は飽和し、ダイオードの伝導度も飽和していくことになる。以上説明したように、ＥＳＤ電圧印加時の自己発熱効果により、保護ダイオードの伝導度が低下し、十分に保護機能を発揮できないという問題がある。
【００２９】
これに対して、本実施形態においては、ＰＮ接合構造１０ｃの下層の酸化シリコン膜６の膜厚を薄膜化することにより、保護ダイオードＤの熱抵抗を低減し、保護ダイオードＤの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させることが可能となる。
【００３０】
一例として、例えば、酸化シリコン膜６の厚みを５０ｎｍとした場合について説明する。  
発明者による数値解析によれば、１辺１００μｍの正方形の辺上に本実施形態の保護ダイオードを形成し、Ｐ型多結晶シリコン層１０ａとＮ型多結晶シリコン層１０ｂのそれぞれの領域の長さを５μｍとした場合の熱抵抗は、約８０℃／Ｗであった。一方、従来構造のように保護ダイオードＤの下の酸化シリコン膜６の厚みを４００ｎｍと厚くした場合の熱抵抗は、１０９℃／Ｗであった。
【００３１】
このように、保護ダイオードＤの下の酸化シリコン膜６を薄膜化することにより、熱抵抗を低減させ、もって電流容量を増加させることが可能となる。実際、従来構造と比べて、本実施形態の半導体装置は、ヒューマンボディモデルに対するＥＳＤ耐圧が概ね１０％向上し、本実施形態の有用性が明らかである。なお、本具体例においては、被保護素子としてＭＯＳトランジスタを用いたが、本発明の内容に鑑み種々変形して実施することが可能である。例えば、被保護素子としては、バイポーラトランジスタをはじめとする各種電子素子、光学素子を用いても同様の効果を得ることは可能である。
【００３２】
以下、保護ダイオードＤの下に設けられた酸化シリコン膜６の厚みについてさらに具体的に説明する。  
図６は、本実施形態における保護ダイオードの平面構造を例示する模式図である。  
すなわち、最外周側からＮ型多結晶シリコン層１８ａ、その内側に接してＰ型多結晶シリコン層１９ａ、その内側に接してＮ型多結晶シリコン層１８ｂ、以下順次Ｐ型多結晶シリコン層１９ｂ、Ｎ型多結晶シリコン層１８ｃが形成された、ＮＰＮＰＮ構造となっている。この保護ダイオードＤの製造工程は、第１実施形態に関して前述したものと同様とすることができる。保護ダイオードＤをこのように同心円状に形成することにより、角部をなくして電流の集中を抑制し、発熱を均一に生じさせることができる。その結果として、ＥＳＤなどの過電圧が印加された時の発熱を分散させ、耐圧を高くすることができる。
【００３３】
ここで、一例として、これら多結晶シリコン層１８ａ、１８ｂ、１９ａ、１９ｂの厚さを５００ｎｍとする。また、ＮＰＮＰＮ構造の中心となるＮ型多結晶シリコン層１８ｂの半径は、その中心値で１６０μｍであり、多結晶シリコン層の幅は、最内郭側から７２．５μｍ、５μｍ、５μｍ、５μｍ、２０μｍとする。  
ＥＳＤのパルス幅は、概ね数ナノ秒の程度である。シリコンの場合、発熱領域から１μｍの距離では、この時間内に温度は定常状態に近い値に達する。したがって、ＥＳＤによる熱破壊を議論する場合、定常状態として扱ってもよい。この保護ダイオードが熱破壊されるときの電力をＰＴＢ、温度上昇をΔＴＴＢ、ダイオードの熱抵抗をＲｔｈ、放熱に寄与する底面積をＡ、保護ダイオードＤの下の酸化シリコン膜の厚さをｔ、熱伝導率をｋとすると、以下の関係が得られる。
ΔＴＴＢ＝ＰＴＢ×Ｒｔｈ
＝ＰＴＢ×ｔ／Ａ／ｋ
ここで、保護ダイオードＤで発生した熱は、すべてその下の酸化シリコン膜６を通ってシリコン基板１へ流れるとした。また、熱抵抗は、熱伝導率の違いにより酸化シリコン（ＳｉＯ２）の寄与が支配的であるとした。
【００３４】
次に、上式の式の各項についてその値を検討する。熱破壊する温度上昇は、種々の場合があるが、このような素子構造では概ね１０００Ｋと考えられる。これは、非特許文献１にも報告されている。  
破壊電力ＰＴＢに関しては、要求される耐量は様々であるが、例えば携帯機器に内蔵されるＤＤコンバータあるいは電源スィッチ用超小型ＭＯＳトランジスタを例に取ると、ヒューマンボディモデル（ＨＢＭ）では最低でも２０００ボルトであることが望ましく、４０００ボルト以上であればなおよい。  
この場合、ＨＢＭの規格上の内部抵抗が１．５ｋΩであることを考慮すると、保護素子には１．３〜２．６Ａの電流が流れることになる。一般に、保護素子の抵抗は数Ω程度であるから、仮に保護素子の抵抗が１０Ωとすると６８Ｗ程度の電力に耐えなくてはならない。将来的にはますますＥＳＤ耐量向上の要求が強まることは必至であり、今後の保護素子では６８Ｗ程度の電力に耐えなくてはならないことになる。長期の信頼性を考慮すればこの２倍以上の値すなわち概ね１５０Ｗ程度の電力に耐えうることが望まれる。したがってＰＴＢは、概ね１５０Ｗである。
【００３５】
次に、放熱に寄与する底面積Ａを考える。先に説明した応用分野では、超小型ＭＯＳトランジスタ素子の一般的なチップサイズは０．３×０．３ｍｍ〜０．４×０．４ｍｍ角程度である。また、保護素子の占める面積は、最大でも１／４程度である。したがって保護素子の典型的な大きさは、１００×１００μｍ角〜１５０×１５０μｍ角となる。将来的には、素子の小型化は必死であるから、１００×１００μｍ角とする。また、実際には、保護素子に角部があると電流集中しやすくなるため、図６に例示したように、同心円状の円形が望ましい。
【００３６】
保護ダイオード中の発熱領域は、逆バイアスされている接合の空乏層から２〜３μｍ離れた領域まで考えればよい。したがって、空乏層の前後５μｍ幅を考えればよい。周囲長は、先に説明したように直径１００μｍの円周と考えると、放熱に寄与する底面積Ａは、１５７０μｍ２＝１．６×１０−５ｃｍ２である。  
また、ＳｉＯ２の熱伝導率ｋは、１．４Ｗ／ｍ／Ｋである。  
図６に表した具体例の場合、２つのＰＮ接合が逆バイアスされて破壊に至ると考えられるので、１段当たりのＰＴＢはその半分の概ね７５Ｗである。  
これらの数値を用いれば将来望まれる保護素子Ｄを得るために必要とされる酸化シリコン膜６の膜厚ｔは、以下のように求められる。
ｔ＜ΔＴＴＢ×Ａ×ｋ／ＰＴＢ
〜１０００℃×１．６×１０−５ｃｍ２×１．４×１０−２Ｗ／ｃｍ／℃／７５Ｗ
〜３０ｎｍ
したがって、保護素子ＤのＥＳＤ耐性を向上させるためには、その下の酸化シリコン膜６の膜厚を３０ｎｍよりも薄くすることが望ましい。
【００３７】
以上説明したように、本実施形態によれば、保護ダイオードＤの下に設ける酸化シリコン膜６の膜厚を３０ナノメータよりも薄くすることにより、保護ダイオードＤからシリコン基板１への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、４０００ボルトという高いレベルのＥＳＤ耐圧を実現することができる。
【００３８】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。  
図７は、本発明の第２の実施の形態にかかる半導体装置の模式断面図である。
【００３９】
本実施形態においては、保護ダイオードＤの下に、酸化シリコンよりも熱伝導率の高い材料として窒化アルミニウム（ＡｌＮ）からなる絶縁膜１３が設けられている。
【００４０】
窒化アルミニウムの熱伝導率は、約１８０Ｗ／ｍＫであり、酸化シリコンの熱伝導率（１．４Ｗ／ｍＫ）に比べて１００倍以上高い。したがって、保護ダイオードＤのＰＮ接合にＥＳＤ電圧が印加された際、ＰＮ接合で発生する熱量をシリコン基板１にさらに効率的に放散させることが可能となり、保護ダイオードＤの電流容量をさらに増加させることが可能となる。
【００４１】
第１実施形態に関して前述した具体例と同様の条件において、窒化アルミニウムからなる絶縁膜１３の厚みの上限値を計算すると、以下の如くである。
ｔ＜ΔＴＴＢ×Ａ×ｋ／ＰＴＢ
〜１０００℃×１．６×１０−５ｃｍ２×１８０×１０−２Ｗ／ｃｍ／℃／７５Ｗ
〜３．８μｍ
つまり、本実施形態においては、窒化アルミニウムからなる絶縁膜１３の膜厚を３．８マイクロメータよりも薄くすることにより、保護ダイオードＤからシリコン基板１への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、４０００ボルトという高いレベルのＥＳＤ耐圧を実現することができる。
【００４２】
保護ダイオードＤの下に設ける絶縁膜１３の厚みを厚くできると、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードＤの機能をより確実に発揮させることができる点で有利である。
【００４３】
一方、本実施形態における絶縁膜１３の膜厚を、第１実施形態に関して前述した酸化シリコン膜６の厚みの上限である３０ナノメータとした場合の、保護ダイオードＤの熱破壊される電力ＰＴＢは、次式により表される。
ＰＴＢ＜ΔＴＴＢ×Ａ×ｋ／ｔ
〜１０００℃×１．６×１０−５ｃｍ２×１８０×１０−２Ｗ／ｃｍ／℃／３０ｎｍ
〜９６００Ｗ
ヒューマンボディモデル（ＨＢＭ）での耐圧ＶＥＳＤは、破壊時の電力ＰＴＢと保護ダイオードＤの抵抗ｒと等価回路上の抵抗１５００Ωとを用いて次式により表される。
ＶＥＳＤ＝１５００×（ＰＴＢ／ｒ）１／２
従って、抵抗ｒを１０オームとすると、耐圧ＶＥＳＤは以下の通りである。
ＶＥＳＤ＝１５００×（９６００／１０）１／２
＝４６．３ｋＶ
つまり、窒化アルミニウムからなる絶縁膜１３の膜厚を３０ナノメータとした場合には、ヒューマンボディモデルでの耐圧ＶＥＳＤは、４６．３キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い窒化アルミニウムからなる絶縁膜１３を用いるので、酸化シリコン膜７（図７）の膜厚よりも、絶縁膜１３の膜厚が厚い場合でも、保護ダイオードＤからの放熱性を十分に高いレベルに維持することが可能である。
【００４４】
図８は、本実施形態の半導体装置の製造工程を例示する工程断面図である。  
図８（ａ）に表したように、シリコン基板１の上にＰ型シリコン層２をエピタキシャル成長させ、全面に酸化シリコン膜１２を１００ナノメータ程度の膜厚に形成する。次いで、保護ダイオードとなるべき領域Ｌの酸化膜１２を選択的に除去する。次いで、全面に例えば２００ｎｍ程度の膜厚の窒化アルミニウムからなる絶縁膜１３をスパッタ法などにより形成し、約６００℃で２時間程度の熱処理を施して、膜質を改善する。
【００４５】
次に、図８（ｂ）に表したように、被保護素子部３に形成された絶縁膜１３をＲＩＥ（Reactive Ion Etching）法などにより除去し、保護ダイオード部の領域Ｌの絶縁膜１３上に多結晶シリコン膜１０を５００ｎｍ程度の膜厚に形成する。そして、不要な多結晶シリコン膜１０を選択的に除去する。  
その後、第１実施形態に関して前述したものと同様のプロセスにより、図８（ｃ）に表したように半導体装置の要部が完成する。
【００４６】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。  
図９は、本発明の第３の実施の形態にかかる半導体装置の模式断面図である。  
本実施形態においては、保護ダイオードＤの下に、酸化シリコンよりも熱伝導率の高い材料として酸化アルミニウム（アルミナ）からなる絶縁膜１４が設けられている。
【００４７】
酸化アルミニウム（アルミナ）の熱伝導率は、約１６Ｗ／ｍＫであり、酸化シリコンの熱伝導率（１．４Ｗ／ｍＫ）に比べて１０倍以上高い。したがって、保護ダイオードＤのＰＮ接合にＥＳＤ電圧が印加された際、ＰＮ接合で発生する熱量をシリコン基板１にさらに効率的に放散させることが可能となり、保護ダイオードＤの電流容量をさらに増加させることが可能となる。
【００４８】
第１実施形態に関して前述した具体例と同様の条件において、酸化アルミニウムからなる絶縁膜１４の厚みの上限値を計算すると、以下の如くである。
ｔ＜ΔＴＴＢ×Ａ×ｋ／ＰＴＢ
〜１０００℃×１．６×１０−５ｃｍ２×１６×１０−２Ｗ／ｃｍ／℃／７５Ｗ
〜３４０ｎｍ
つまり、本実施形態においては、酸化アルミニウムからなる絶縁膜１４の膜厚を３４０ナノメータよりも薄くすることにより、保護ダイオードＤからシリコン基板１への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、４０００ボルトという高いレベルのＥＳＤ耐圧を実現することができる。
【００４９】
本実施形態においても、保護ダイオードＤの下に設ける絶縁膜１４の厚みを酸化シリコン膜よりも厚くできるので、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードＤの機能をより確実に発揮させることができる点で有利である。
【００５０】
一方、本実施形態における絶縁膜１４の膜厚を、第１実施形態に関して前述した酸化シリコン膜６の厚みの上限である３０ナノメータとした場合の、保護ダイオードＤの熱破壊される電力ＰＴＢは、次式により表される。
ＰＴＢ＜ΔＴＴＢ×Ａ×ｋ／ｔ
〜１０００℃×１．６×１０−５ｃｍ２×１６×１０−２Ｗ／ｃｍ／℃／３０ｎｍ
〜８４８Ｗ
ここでも、ヒューマンボディモデル（ＨＢＭ）での耐圧ＶＥＳＤは、破壊時の電力ＰＴＢと保護ダイオードＤの抵抗ｒと等価回路上の抵抗１５００Ωとを用いて次式により表される。
ＶＥＳＤ＝１５００×（ＰＴＢ／ｒ）１／２
従って、抵抗ｒを１０オームとすると、耐圧ＶＥＳＤは以下の通りである。
ＶＥＳＤ＝１５００×（８４８／１０）１／２
＝１３．８ｋＶ
つまり、酸化アルミニウムからなる絶縁膜１４の膜厚を３０ナノメータとした場合には、ヒューマンボディモデルでの耐圧ＶＥＳＤは、１３．８キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い酸化アルミニウムからなる絶縁膜１４を用いるので、酸化シリコン膜７（図９）の膜厚よりも、絶縁膜１４の膜厚が厚い場合でも、保護ダイオードＤからの放熱性を十分に高いレベルに維持することが可能である。
【００５１】
図１０は、本実施形態の半導体装置の製造工程を例示する工程断面図である。  
図１０（ａ）に表したように、シリコン基板１の上にＰ型シリコン層２をエピタキシャル成長させ、全面に酸化シリコン膜１２を１００ナノメータ程度の膜厚に形成する。次いで、保護ダイオードとなるべき領域Ｌの酸化膜１２を選択的に除去する。次いで、全面に例えば２００ｎｍ程度の膜厚の酸化アルミニウムからなる絶縁膜１４をスパッタ法などにより形成し、約８００℃で１時間程度の熱処理を施して、膜質を改善する。
【００５２】
次に、図１０（ｂ）に表したように、被保護素子部３に形成された絶縁膜１４をＲＩＥ（Reactive Ion Etching）法などにより除去し、残った絶縁膜１４上に多結晶シリコン膜１０を５００ｎｍ程度の膜厚に形成する。そして、不要な多結晶シリコン膜１０を選択的に除去する。  
その後、第１実施形態に関して前述したものと同様のプロセスにより、図１０（ｃ）に表したように半導体装置の要部が完成する。
【００５３】
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。  
図１１は、本発明の第４の実施の形態にかかる半導体装置の模式断面図である。  
本実施形態においては、保護ダイオードＤの下に、酸化シリコンよりも熱伝導率の高い材料として窒化ガリウム（ＧａＮ）からなる絶縁膜１５が設けられている。
【００５４】
窒化ガリウムの熱伝導率は、約１３０Ｗ／ｍＫであり、酸化シリコンの熱伝導率（１．４Ｗ／ｍＫ）に比べて約１００倍高い。したがって、保護ダイオードＤのＰＮ接合にＥＳＤ電圧が印加された際、ＰＮ接合で発生する熱量をシリコン基板１にさらに効率的に放散させることが可能となり、保護ダイオードＤの電流容量をさらに増加させることが可能となる。
【００５５】
第１実施形態に関して前述した具体例と同様の条件において、窒化ガリウムからなる絶縁膜１５の厚みの上限値を計算すると、以下の如くである。
ｔ＜ΔＴＴＢ×Ａ×ｋ／ＰＴＢ
〜１０００℃×１．６×１０−５ｃｍ２×１３０×１０−２Ｗ／ｃｍ／℃／７５Ｗ
〜２．８μｍ
つまり、本実施形態においては、窒化ガリウムからなる絶縁膜１５の膜厚を２．８マイクロメータよりも薄くすることにより、保護ダイオードＤからシリコン基板１への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、４０００ボルトという高いレベルのＥＳＤ耐圧を実現することができる。
【００５６】
本実施形態においても、保護ダイオードＤの下に設ける絶縁膜１５の厚みを酸化シリコン膜よりも厚くできるので、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードＤの機能をより確実に発揮させることができる点で有利である。
【００５７】
一方、本実施形態における絶縁膜１５の膜厚を、第１実施形態に関して前述した酸化シリコン膜６の厚みの上限である３０ナノメータとした場合の、保護ダイオードＤの熱破壊される電力ＰＴＢは、次式により表される。
ＰＴＢ＜ΔＴＴＢ×Ａ×ｋ／ｔ
〜１０００℃×１．６×１０−５ｃｍ２×１３０×１０−２Ｗ／ｃｍ／℃／３０ｎｍ
〜６８９０Ｗ
ここでも、ヒューマンボディモデル（ＨＢＭ）での耐圧ＶＥＳＤは、破壊時の電力ＰＴＢと保護ダイオードＤの抵抗ｒと等価回路上の抵抗１５００Ωとを用いて次式により表される。
ＶＥＳＤ＝１５００×（ＰＴＢ／ｒ）１／２
従って、抵抗ｒを１０オームとすると、耐圧ＶＥＳＤは以下の通りである。
ＶＥＳＤ＝１５００×（６８９０／１０）１／２
＝３９．４ｋＶ
つまり、窒化ガリウムからなる絶縁膜１５の膜厚を３０ナノメータとした場合には、ヒューマンボディモデルでの耐圧ＶＥＳＤは、３９．４キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い窒化ガリウムからなる絶縁膜１５を用いるので、酸化シリコン膜７（図１１）の膜厚よりも、絶縁膜１５の膜厚が厚い場合でも、保護ダイオードＤからの放熱性を十分に高いレベルに維持することが可能である。  
なお、本実施形態の半導体装置の製造方法は、第１〜第３実施形態に関して前述したものと同様とすることができる。
【００５８】
（第５の実施の形態）
次に、本発明の第５の実施の形態について説明する。  
図１２は、本発明の第５の実施の形態にかかる半導体装置の模式断面図である。  
本実施形態においては、保護ダイオードＤの下に、酸化シリコンよりも熱伝導率の高い材料として窒化ボロン（ＢＮ）からなる絶縁膜１６が設けられている。
【００５９】
窒化ボロンの熱伝導率は、約６００Ｗ／ｍＫであり、酸化シリコンの熱伝導率（１．４Ｗ／ｍＫ）に比べて４００倍以上高い。したがって、保護ダイオードＤのＰＮ接合にＥＳＤ電圧が印加された際、ＰＮ接合で発生する熱量をシリコン基板１にさらに効率的に放散させることが可能となり、保護ダイオードＤの電流容量をさらに増加させることが可能となる。
【００６０】
第１実施形態に関して前述した具体例と同様の条件において、窒化ボロンからなる絶縁膜１６の厚みの上限値を計算すると、以下の如くである。
ｔ＜ΔＴＴＢ×Ａ×ｋ／ＰＴＢ
〜１０００℃×１．６×１０−５ｃｍ２×６００×１０−２Ｗ／ｃｍ／℃／７５Ｗ
〜１２．８μｍ
つまり、本実施形態においては、窒化ボロンからなる絶縁膜１６の膜厚を１２．８マイクロメータよりも薄くすることにより、保護ダイオードＤからシリコン基板１への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、４０００ボルトという高いレベルのＥＳＤ耐圧を実現することができる。
【００６１】
本実施形態においても、保護ダイオードＤの下に設ける絶縁膜１６の厚みを酸化シリコン膜よりも厚くできるので、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードＤの機能をより確実に発揮させることができる点で有利である。
【００６２】
一方、本実施形態における絶縁膜１６の膜厚を、第１実施形態に関して前述した酸化シリコン膜６の厚みの上限である３０ナノメータとした場合の、保護ダイオードＤの熱破壊される電力ＰＴＢは、次式により表される。
ＰＴＢ＜ΔＴＴＢ×Ａ×ｋ／ｔ
〜１０００℃×１．６×１０−５ｃｍ２×６００×１０−２Ｗ／ｃｍ／℃／３０ｎｍ
〜３１８００Ｗ
ここでも、ヒューマンボディモデル（ＨＢＭ）での耐圧ＶＥＳＤは、破壊時の電力ＰＴＢと保護ダイオードＤの抵抗ｒと等価回路上の抵抗１５００Ωとを用いて次式により表される。
ＶＥＳＤ＝１５００×（ＰＴＢ／ｒ）１／２
従って、抵抗ｒを１０オームとすると、耐圧ＶＥＳＤは以下の通りである。
ＶＥＳＤ＝１５００×（３１８００／１０）１／２
＝８４．６ｋＶ
つまり、窒化ボロンからなる絶縁膜１６の膜厚を３０ナノメータとした場合には、ヒューマンボディモデルでの耐圧ＶＥＳＤは、８４．６キロボルトにまで高くすることができる。また、本実施形態においても、酸化シリコンよりも熱伝導率の高い窒化ボロンからなる絶縁膜１６を用いるので、酸化シリコン膜７（図１２）の膜厚よりも、絶縁膜１６の膜厚が厚い場合でも、保護ダイオードＤからの放熱性を十分に高いレベルに維持することが可能である。  
なお、本実施形態の半導体装置の製造方法も、第１〜第３実施形態に関して前述したものと同様とすることができる。
【００６３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれら具体例に限定されるものではない。例えば、各具体例に関して前述した各要素は、技術的に可能な範囲において組み合わせることができ、これらも本発明の範囲に包含される。  
また、各具体例に対して当業者が公知の構成を追加または置換したものも本発明の要旨を含む限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態のかかる半導体装置の断面構造を例示する模式図である。
【図２】第１実施形態の半導体装置の製造途中の段階を表す模式断面図である。
【図３】保護ダイオードＤと、被保護素子部に設けられたＭＯＳトランジスタの等価回路図である。
【図４】ＭＯＳトランジスタのゲート・ソース間あるいはゲート・ドレイン間の電流・電圧特性を模式的に表したグラフ図である。
【図５】多結晶シリコンを用いた保護ダイオードの保護動作機構を説明するためのグラフ図である。
【図６】第１実施形態における保護ダイオードの平面構造を例示する模式図である。
【図７】本発明の第２の実施の形態にかかる半導体装置の模式断面図である。
【図８】第２実施形態の半導体装置の製造工程を例示する工程断面図である。
【図９】本発明の第３の実施の形態にかかる半導体装置の模式断面図である。
【図１０】第３実施形態の半導体装置の製造工程を例示する工程断面図である。
【図１１】本発明の第４の実施の形態にかかる半導体装置の模式断面図である。
【図１２】本発明の第５の実施の形態にかかる半導体装置の模式断面図である。
【符号の説明】
【００６５】
１ シリコン基板、  ２ Ｐ型シリコン層、  ３ 被保護素子部、  ４ 保護ダイオード部、  ５ 酸化シリコン膜、  ６ 酸化シリコン膜、  ７ 酸化シリコン膜、  ９ａ、９ｂ 電極、  ８ ＭＯＳトランジスタ、 １０ 多結晶シリコン膜、 １０ａ Ｐ型多結晶シリコン層、 １０ｂ Ｎ型多結晶シリコン層、 １０ｃ ＰＮ接合構造、 １１ 層間絶縁膜、 １２ 酸化シリコン膜、 １３ 絶縁膜、 １４ 絶縁膜、 １５ 絶縁膜、 １６ 絶縁膜、 １８ａ  Ｎ 型多結晶シリコン層、 １８ｂ  Ｎ型多結晶シリコン層、 １８ｃ  Ｎ型多結晶シリコン層、 １９ａ  Ｐ型多結晶シリコン層、 １９ｂ  Ｐ型多結晶シリコン層
【図１】
2009049265.tif 000003
【図２】
2009049265.tif 000004
【図３】
2009049265.tif 000005
【図４】
2009049265.tif 000006
【図５】
2009049265.tif 000007
【図６】
2009049265.tif 000008
【図７】
2009049265.tif 000009
【図８】
2009049265.tif 000010
【図９】
2009049265.tif 000011
【図１０】
2009049265.tif 000012
【図１１】
2009049265.tif 000013
【図１２】
2009049265.tif 000014