(57)【要約】【課題】簡易な構成でデータ読出時およびデータ書込時のメモリセルの不良を防止する。【解決手段】半導体記憶装置は、データ書込時およびデータ読出時に電圧レベルを選択的に供給する電圧供給回路ＷＳＣを設ける。データ読出時にトランジスタＰＴ２を導通させる。これに伴い、メモリセルのアクセストランジスタのゲート電圧が低くなり、電流駆動能力が低下し、結果、スタティックノイズマージンを確保して、データ読出時のデータ破壊を防止する。また、データ書込時にトランジスタＰＴ１を導通させる。これに伴い、メモリセルのアクセストランジスタのゲート電圧が高くなり、電流駆動能力が大きくなって、結果、データ書込時のデータ書込不良を防止する。【選択図】図３
2009020957.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のスタティック型メモリセルと、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
前記複数のワード線にそれぞれ対応して設けられ、各々が対応のワード線を選択状態へと駆動する複数のワード線ドライバと、
各前記ワード線ドライバの電源ノードにデータ書込時に第１の電圧およびデータ読出時に前記第１の電圧よりも電圧レベルの低い第２の電圧を選択的に供給する電圧供給回路を備える、半導体記憶装置。
【請求項２】
行列状に配列された複数のスタティック型メモリセルと、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
前記複数のワード線にそれぞれ対応して設けられ、各々が対応のワード線を選択状態へと駆動する複数のワード線ドライバと、
各前記ワード線ドライバの電源ノードに電圧を供給する電圧供給回路とを備え、
前記電圧供給回路は、データ読出時にデータ書込時よりも前記電源ノードを所定電圧に設定する時間を遅らせる、半導体記憶装置。
【請求項３】
前記電圧供給回路は、
第１の電圧と前記電源ノードとの間に接続された第１のスイッチ素子と、
前記第１のスイッチ素子と並列に前記第１の電圧と前記電源ノードとの間に設けられた第２のスイッチ素子とを含み、
前記第１のスイッチ素子および前記第２のスイッチ素子の少なくとも一方を導通させて前記データ読出時および前記データ書込時とで負荷を切り替える、請求項２記載の半導体装置。
【請求項４】
行列状に配列された複数のスタティック型メモリセルと、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
前記複数のワード線にそれぞれ対応して設けられ、各々が対応のワード線を選択状態へと駆動する複数のワード線ドライバと、
各前記ワード線ドライバの電源ノードと接続される電源線と、
前記内部電源線に電圧を供給する電圧供給回路とを備え、
前記電圧供給回路は、外部電源電圧の供給を受けて前記内電源線に電圧を供給する複数の内部電圧発生回路を含む、半導体記憶装置。
【請求項５】
前記電源線は、少なくとも１つのメモリセル行毎に複数の領域に分断され、
前記複数の領域のそれぞれにおいて少なくとも１つ以上各前記内部電圧発生回路が設けられる、請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、データを安定に読み出すことのできるスタティック型半導体記憶装置の構成に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を取ったものである。しかし、特にＭＯＳ構造を有
する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタと称す」）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善される。
【０００３】
例えば、ＭＯＳトランジスタにおいては、主としてソース／ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また、電気的特性を改善する観点から、ゲート絶縁膜の材料とし高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って、「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。従って、ＭＯＳトランジスタという用語は、ゲート電極とソース／ドレインとが電気的に（直流的に）分離される絶縁ゲート型電界効果トランジスタを参照するものとして用いる。
【０００５】
トランジスタ素子の微細化が進むと、製造パラメータの変動の影響が大きくなり、メモリセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきが大きくなり、その動作マージンが低下する。その結果、低電圧動作下の半導体記憶装置において、安定したデータの読出を行うことが困難となる。
【０００６】
このような動作状況下においても、安定したデータ読出の動作を確保することを目的とした構成が提案されている（特許文献１）。
【特許文献１】特開２００５−３８５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に示される構成においては、メモリセルトランジスタが、薄膜トランジスタ（以下ＴＦＴと称す）で構成される。ＴＦＴのしきい値電圧がばらつく場合においても、レベル変換回路により、選択ワード線の電圧振幅を変更することによって読出マージンを改善することを図っている。
【０００８】
具体的には、この特許文献１においては、データ読出時に、選択ワード線をメモリセルの電源電圧よりも低い電圧レベルに駆動する。そうすると、メモリセルのアクセストランジスタのゲート電圧が低くなり、電流駆動能力が低下し、結果、スタティックノイズマージン（以下ＳＮＭと称す）を確保して、データ読出時のデータ破壊を防止することを図ることができる。
【０００９】
また、データ書込時に選択メモリセルの電源電圧よりも高い電圧レベルで駆動する。そうするとメモリセルのアクセストランジスタのゲート電圧が高くなり、電流駆動能力が大きくなって、結果、データ書込時のデータ書込不良を防止することができる。
【００１０】
しかしながら、特許文献１に示される構成においては、電源電圧よりも低い電圧レベルに駆動するレベル変換回路と、電源電圧よりも高い電圧レベルに駆動するレベル変換回路をそれぞれ設ける構成が開示されており、回路面積が増大し、複雑な回路構成となっている。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、簡易な構成でデータ読出時およびデータ書込時のメモリセルの不良を防止することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体記憶装置は、行列状に配列された複数のスタティック型メモリセルと、メモリセル行にそれぞれ対応して設けられた複数のワード線と、複数のワード線にそれぞれ対応して設けられ、各々が対応のワード線を選択状態へと駆動する複数のワード線ドライバとを備える。また、半導体記憶装置は、各ワード線ドライバの電源ノードにデータ書込時に第１の電圧およびデータ読出時に第１の電圧よりも電圧レベルの低い第２の電圧を選択的に供給する電圧供給回路を備える。
【発明の効果】
【００１３】
この実施例によれば、半導体記憶装置は、データ書込時およびデータ読出時に電圧レベルを選択的に供給する電圧供給回路を設ける。これに伴い、データ読出時にメモリセルのアクセストランジスタのゲート電圧が低くなり、電流駆動能力が低下し、結果、スタティックノイズマージンを確保して、データ読出時のデータ破壊を防止することを図ることができる。また、データ書込時にメモリセルのアクセストランジスタのゲート電圧が高くなり、電流駆動能力が大きくなって、結果、データ書込時のデータ書込不良を防止することができ、簡易な構成でデータ読出時およびデータ書込時のメモリセルの不良を防止することができる。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
図１は、この発明に従う半導体記憶装置１の全体の構成を概略的に示す図である。
【００１５】
図１において、半導体記憶装置１は、メモリセルＭＣが行列状に配列されるメモリセルアレイＭＣＡを含む。図１には、一例として、メモリセルアレイＭＣＡにおいてメモリセルＭＣが（ｎ＋１）行（ｍ＋１）列に配列される。
【００１６】
メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｎが配列され、メモリセルＭＣ
がそれぞれ対応の行のワード線ＷＬに接続される。また、メモリセルＭＣの各列に対応してビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが配設される。
【００１７】
メモリセルＭＣは、一例としてスタティック型メモリセルであり、相補のビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍに相補のデータが伝達される。
【００１８】
ビット線ＢＬ，／ＢＬの対各々に対応してビット線負荷（ＢＬ負荷）ＢＬＬが設けられる。このビット線負荷ＢＬＬは、メモリセルデータ読出時に、対応のビット線電圧をプルアップし、また、カラム電流を対応のビット線対ＢＬ、／ＢＬに供給する。
【００１９】
この半導体記憶装置１は、さらに、内部行アドレス信号ＲＡに従って、行選択信号ＷＬＥＮ０−ＷＬＥＮｎを生成する行デコーダＲＤと、行デコーダＲＤからの行選択信号ＷＬＥＮ０−ＷＬＥＮｎに従って、メモリアレイＭＣの選択されたワード線ＷＬを選択状態へ駆動するワード線駆動回路ＷＤＣを含む。行デコーダＲＤは、外部電源ＥＸＴ．ＶＤＤから電源電圧ＶＤＤを動作電源電圧として受けて動作し、内部行アドレス信号ＲＡをデコードして行選択信号ＷＬＥＮ０−ＷＬＥＮｎを生成する。内部行アドレス信号ＲＡが指定する行に対応する行選択信号が選択状態に駆動され、残りの行選択信号は、非選択状態に維持される。
【００２０】
ワード線駆動回路ＷＤＣは、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられるワード線ドライバＷＤＲ０−ＷＤＲｎを含む。これらのワード線ドライバＷＤＲ０−ＷＤＲｎは、それぞれ、行デコーダＲＤからの行選択信号ＷＬＥＮ０−ＷＬＥＮｎに従って、対応のワード線ＷＬを選択状態へ駆動する。ワード線ドライバＷＤＲ０−ＷＤＲｎは、電圧供給回路ＷＳＣからそれぞれのドライバ電源ノードＳＮ３０−ＳＮ３ｎに、ドライバ電源電圧ＬＣＶＤＤをドライバ電源線ＤＲＳＬを介して動作電源電圧として受け、対応のワード線ＷＬの選択時、ドライバ電源電圧ＬＣＶＤＤを対応のワード線ＷＬに伝達する。
【００２１】
半導体記憶装置１は、さらに、内部列アドレス信号ＣＡに従って選択列に対応する相補のビット線対ＢＬ，／ＢＬを選択する列選択回路ＳＣと、データ書込時、列選択回路ＳＣにより選択された列に対応するビット線対ＢＬ，／ＢＬへ書込データを伝達する書込回路ＷＣと、データ読出時、列選択回路ＳＣにより選択された列に対応するビット線対ＢＬ、／ＢＬからのデータを検知し増幅して読出データを生成する読出回路ＲＣを含む。
【００２２】
この半導体記憶装置１はさらに、それぞれ外部から与えられるアドレス信号ＡＤ、書込指示信号ＷＥ、読出指示信号ＲＥおよびチップイネーブル信号ＣＥに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する主制御回路ＣＣを含む。なお、主制御回路ＣＣに電圧供給回路ＷＳＣが含まれる構成にしても良い。
【００２３】
書込回路ＷＣは、図示しない入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って、内部書込データを生成する。読出回路ＲＣは、図示しないセンスアンプ回路および出力バッファを含み、データ読出モード時、センスアンプ回路により検知、増幅されたデータを出力バッファでバッファ処理して、外部読出データＤＯを生成する。これらの書込回路ＷＣおよび読出回路ＲＣは、主制御回路ＣＣによりそれらの動作が制御される。
【００２４】
メモリセルアレイＭＣＡに対して、さらに、アレイ電源回路ＡＳＣが設けられる。このアレイ電源回路ＡＳＣからのアレイ電源電圧が、セル電源線ＰＶＬを介してメモリセルＭＣのＨ側電源ノードＶＨおよびＬ側電源ノードＶＬへ供給される。Ｈ側電源ノードＶＨに供給される電圧がメモリセルＭＣの電源電圧、Ｌ側電源ノードＶＬに供給される電圧がメモリセルＭＣの基準電圧である。図１においては、単一線で電源電圧および基準電圧が供給されるように省略して図示している。
【００２５】
図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。
図２を参照して、メモリセルＭＣは、フルＣＭＯＳシングルポートのＳＲＡＭ（Static  Random  Access  Memory）セルで構成される。すなわち、メモリセルＭＣは、交差接続される２つのＣＭＯＳインバータＩＶ１およびＩＶ２で構成される。
【００２６】
一方のインバータＩＶ１は、ＰチャネルＭＯＳトランジスタＰＱ１（絶縁ゲート型電界効果トランジスタ:負荷トランジスタ）とＮチャネルＭＯＳトランジスタＮＱ１（ドライブトランジスタ）で構成される。ＰチャネルＭＯＳトランジスタＰＱ１は、Ｈ側電源ノードＶＨとストレージノードＮＤ１との間に接続されかつそのゲートがストレージノードＮＤ２に接続される。ＮチャネルＭＯＳトランジスタＮＱ１は、ストレージノードＮＤ１とＬ側電源ノードＶＬとの間に接続され、かつそのゲートがストレージノードＮＤ２に接続される。
【００２７】
もう一方のインバータＩＶ２は、ＰチャネルＭＯＳトランジスタＰＱ２（負荷トランジスタ）と、ＮチャネルＭＯＳトランジスタＮＱ２（ドライブトランジスタ）で構成される。ＰチャネルＭＯＳトランジスタＰＱ２は、Ｈ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続される。ＮチャネルＭＯＳトランジスタＮＱ２は、ストレージノードＮＤ２とＬ側電源ノードＶＬとの間に接続され、かつそのゲートがストレージノードＮＤ１に接続される。
【００２８】
これらのインバータの入力および出力が、交差結合され、インバータラッチを構成する。したがって、ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。
【００２９】
この図２に示すメモリセルＭＣはさらに、ワード線ＷＬ上の電圧に従って、ストレージノードＮＤ１およびＮＤ２を、それぞれ、ビット線ＢＬおよび／ＢＬに結合する、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４（アクセストランジスタ）を含む。
【００３０】
ワード線ＷＬは、図１に示すワード線ＷＬ０−ＷＬｎのいずれかであり、ビット線ＢＬおよび／ＢＬは、それぞれ、図１に示すビット線対ＢＬ０−ＢＬｍおよび／ＢＬ０−／ＢＬｍのいずれかである。
【００３１】
図３は、本発明の実施の形態1に従うワード線を駆動する行選択系回路を説明する図である。
【００３２】
図３を参照して、ここでは、行デコーダＲＤの図示しないデコードユニットにより内部行アドレス信号ＲＡをデコードしてデコード信号ＸＡＤＤ０−ＸＡＤＤｎが生成され、デコード信号ＸＡＤＤ０−ＸＡＤＤｎに従って行選択信号ＷＬＥＮ０−ＷＬＥＮｎが生成される場合が示されている。
【００３３】
具体的には、行デコーダＲＤは、デコード信号ＸＡＤＤ０−ＸＡＤＤｎに従って行選択信号ＷＬＥＮ０−ＷＬＥＮｎを生成するデコードドライバＤＤＲ０−ＤＤＲｎを含む。以下、総称してデコードドライバＤＤＲとも称する。
【００３４】
各デコードドライバＤＤＲは、電源電圧ＶＤＤと接地電圧ＧＮとの間に直列に接続されたＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ１を含む。ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ１は、ゲートにデコード信号ＸＡＤＤの入力を受ける。ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ１は、デコード信号ＸＡＤＤの入力に従って相補的に動作し、デコード信号ＸＡＤＤ（「Ｈ」レベル）の場合には、行選択信号ＷＬＥＮは「Ｌ」レベルに設定される。また、デコード信号ＸＡＤＤ（「Ｌ」レベル）の場合には、行選択信号ＷＬＥＮは「Ｈ」レベルに設定される。
【００３５】
また、ワード線ドライバＷＤＲは、電源電圧ＶＤＤと接地電圧ＧＮとの間に直列に接続されたＰチャネルＭＯＳトランジスタＰＴ４およびＮチャネルＭＯＳトランジスタＮＴ２を含む。ＰチャネルＭＯＳトランジスタＰＴ４およびＮチャネルＭＯＳトランジスタＮＴ２は、ゲートに行選択信号ＷＬＥＮの入力を受ける。ＰチャネルＭＯＳトランジスタＰＴ４およびＮチャネルＭＯＳトランジスタＮＴ２は、行選択信号ＷＬＥＮの入力に従って相補的に動作し、行選択信号ＷＬＥＮ（「Ｌ」レベル）の場合には、ＰチャネルＭＯＳトランジスタＰＴ４は導通して電圧供給回路ＷＳＣとワード線ＷＬとが電気的に結合されてワード線を駆動する電圧画供給される。一方、行選択信号ＷＬＥＮ（「Ｈ」レベル）の場合には、ＮチャネルＭＯＳトランジスタＮＴ２が導通して接地電圧ＧＮとワード線ＷＬとが電気的に結合される。
【００３６】
電圧供給回路ＷＳＣは、電圧供給回路ＷＳＣから、ドライバ電源線ＤＲＳＬを介してワード線ドライバＷＤＲ０−ＷＤＲｎのドライバ電源ノードＳＮ３０−ＳＮ３ｎそれぞれに電圧を供給する。
【００３７】
電圧供給回路ＷＳＣは、内部電源電圧Ｉｎｔ．ＶＤＤと電源ノードＮ０との間に設けられ、ゲートに制御信号ＷＲＩの入力を受けるＰチャネルＭＯＳトランジスタＰＴ２と、電源電圧ＶＤＤと電源ノードＮ０との間に設けられ、ゲートにインバータＩＶＴ１を介する制御信号ＷＲＩの反転信号の入力を受けるＰチャネルＭＯＳトランジスタＰＴ１とを含む。
【００３８】
ＰチャネルＭＯＳトランジスタＰＴ１とＰチャネルＭＯＳトランジスタＰＴ２とは互いに並列に設けられる。
【００３９】
ＰチャネルＭＯＳトランジスタＰＴ１は、制御信号ＷＲＩ（「Ｈ」レベル）の入力に従って導通して電源電圧ＶＤＤを電源ノードＮ０に伝達する。また、ＰチャネルＭＯＳトランジスタＰＴ２は、制御信号ＷＲＩ（「Ｌ」レベル）の入力に従って導通して内部電源電圧Ｉｎｔ．ＶＤＤ（＜ＶＤＤ）を電源ノードＮ０に伝達する。
【００４０】
制御信号ＷＲＩは、データ読出時の際に主制御回路ＣＣから「Ｌ」レベルとして入力され、データ書込時の際に主制御回路ＣＣにより「Ｈ」レベルに設定される。
【００４１】
図４は、本発明の実施の形態１に従うデータ読出時およびデータ書込時のワード線の電圧レベルを説明するタイミングチャート図である。
【００４２】
図４を参照して、データ読出時においてデコード信号ＸＡＤＤ（「Ｈ」レベル）に従ってワード線が駆動される。例えば、ワード線ＷＬｘが選択されるものとする。データ読出時の場合においては、制御信号ＷＲＩは「Ｌ」レベルに設定されており、ＰチャネルＭＯＳトランジスタＰＴ２が導通する。したがって、電圧供給回路ＷＳＣからは、内部電源電圧Ｉｎｔ．ＶＤＤが各ワード線ドライバに供給される。
【００４３】
一方、データ書込時においてデコード信号ＸＡＤＤ（「Ｈ」レベル）に従ってワード線が駆動される。例えば、ワード線ＷＬｘが選択されるものとする。データ書込時の場合においては、制御信号ＷＲＩは「Ｈ」レベルに設定されており、ＰチャネルＭＯＳトランジスタＰＴ１が導通する。したがって、電圧供給回路ＷＳＣからは、電源電圧ＶＤＤが各ワード線ドライバに供給される。
【００４４】
上記の構成により、データ読出時は、制御信号ＷＲＩ（「Ｌ」レベル）が入力されて電源電圧ＶＤＤよりも低い内部電源電圧Ｉｎｔ．ＶＤＤの電圧レベルでワード線を駆動するためメモリセルのアクセストランジスタのゲート電圧が低くなり、電流駆動能力が低下し、結果、スタティックノイズマージン（以下ＳＮＭと称す）を確保して、データ読出時のデータ破壊を防止することを図ることができる。
【００４５】
また、本願構成においては、制御信号ＷＲＩ（「Ｈ」レベル）が入力されてデータ読出時Ｉｎｔ．ＶＤＤよりも電圧レベルの高い電源電圧ＶＤＤでワード線を駆動するためメモリセルのアクセストランジスタのゲート電圧が高くなり、電流駆動能力が大きくなって、結果、データ書込時のデータ書込不良を防止することができる。
【００４６】
本願は、制御信号ＷＲＩの切り替えに従って選択的に２つのトランジスタの導通状態を制御することが可能であり、データ書込時およびデータ読出時のワード線の電圧レベルの振幅を簡易に切り替えられることが可能である。
【００４７】
図５は、内部電源電圧発生回路を説明する図である。
図５を参照して、本発明の実施の形態に従う内部電源電圧発生回路は、抵抗Ｒ１−Ｒ４と、オペアンプＡＰと、ＰチャネルＭＯＳトランジスタＰＰとを含む。
【００４８】
抵抗Ｒ１，Ｒ２は、電源電圧ＶＤＤと接地電圧ＧＮとの間に直列に接続される。
オペアンプＡＰは、基準電圧Ｖｒｅｆの入力を受けて、基準電圧は、抵抗Ｒ１，Ｒ２の抵抗分割に従う電圧レベルに設定される。
【００４９】
ＰチャネルＭＯＳトランジスタＰＰおよび抵抗Ｒ３，Ｒ４は、電源電圧ＶＤＤと接地電圧ＧＮとの間に設けられる。ＰチャネルＭＯＳトランジスタＰＰは、アンプＡＰの出力ノードと接続される。また、ＰチャネルＭＯＳトランジスタＰＰと抵抗Ｒ３の接続ノードから内部電源電圧Ｉｎｔ．ＶＤＤが供給される。
【００５０】
内部電源電圧Ｉｎｔ．ＶＤＤは、直列に接続された抵抗Ｒ３，Ｒ４に従う抵抗分割より電圧ＶｓｈｉｆｔとしてオペアンプＡＰの入力ノードに伝達される。
【００５１】
オペアンプは、基準電圧Ｖｒｅｆと電圧Ｖｓｈｉｆｔとを比較して比較結果に基くＰチャネルＭＯＳトランジスタＰＰの導通信号Ｏｎあるいは非導通信号Ｏｆｆを出力する。具体的には、オペアンプは、電源電圧ＶＤＤの抵抗分割に従う基準電圧Ｖｒｅｆと同じ電圧レベルの電圧Ｖｓｈｉｆｔが入力されるように導通信号Ｏｎ／非導通信号Ｏｆｆを出力する。これにより、所定の内部電源電圧Ｉｎｔ．ＶＤＤが出力される。
【００５２】
当該回路は、電源電圧ＶＤＤが変動するに従って基準電圧Ｖｒｅｆが変動し、基準電圧Ｖｒｅｆの変動に従って内部電源電圧Ｉｎｔ．ＶＤＤが変動するため外部電源に依存した形で生成されることになる。
【００５３】
（実施の形態２）
図６は、本発明の実施の形態２に従うワード線を駆動する行選択系回路を説明する図である。
【００５４】
図６を参照して、本発明の実施の形態２に従うワード線を駆動する行選択系回路は、実施の形態１と比較して、電圧供給回路ＷＳＣを電圧供給回路ＷＳＣ＃に置換した点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。
【００５５】
電圧供給回路ＷＳＣ＃は、電圧供給回路ＷＳＣと比較して、トランジスタＰＴ２をトランジスタＰＴ２＃に置換した点が異なる。
【００５６】
トランジスタＰＴ２＃は、電源電圧ＶＤＤとノードＮ０との間に設けられ、ゲートは接地電圧ＧＮの入力を受ける。
【００５７】
トランジスタＰＴ２＃は、ゲートに接地電圧ＧＮの供給を受けて導通し、抵抗素子としての機能を有するものとする。
【００５８】
図７は、本発明の実施の形態２に従うデータ読出時およびデータ書込時のワード線の電圧レベルを説明するタイミングチャート図である。
【００５９】
図７を参照して、データ読出時においてデコード信号ＸＡＤＤ（「Ｈ」レベル）に従ってワード線が駆動される。例えば、ワード線ＷＬｘが選択されるものとする。データ読出時の場合においては、制御信号ＷＲＩは「Ｌ」レベルに設定されており、ＰチャネルＭＯＳトランジスタＰＴ２＃のみが導通している。したがって、電圧供給回路ＷＳＣからは、トランジスタＰＴ２＃の経路に従って電源電圧ＶＤＤが各ワード線ドライバに供給される。
【００６０】
したがって、ワード線ＷＬの立ち上がりは抵抗素子の負荷に従って緩やかに上昇する。
それゆえ、データ読出時にワード線ＷＬが高速に立ち上がってメモリセルＭＣとビット線とが電気的に結合された場合にＳＮＭマージンの低いメモリセルの場合にはデータレベルが反転してデータ読出不良が生じる可能性があるが、緩やかに電源電圧ＶＤＤまで立ち上がった際には、ビット線の電位によってデータレベルが反転することを抑制してデータ読出時におこる不良を抑制することが可能である。
【００６１】
一方、データ書込時においては、デコード信号ＸＡＤＤ（「Ｈ」レベル）に従ってワード線が駆動される。例えば、ワード線ＷＬｘが選択されるものとする。データ書込時の場合においては、制御信号ＷＲＩは「Ｈ」レベルに設定されており、ＰチャネルＭＯＳトランジスタＰＴ２＃およびＰＴ１が導通する。したがって、電圧供給回路ＷＳＣからは、トランジスタＰＴ２＃およびＰＴ１の経路に従って電源電圧ＶＤＤが各ワード線ドライバに供給される。すなわち、経路全体の合成抵抗値が下がるためワード線は、急峻に立ち上がることになる。
【００６２】
したがって、本願構成においては、制御信号ＷＲＩ（「Ｈ」レベル）が入力されてデータ読出時よりも高速に電源電圧ＶＤＤでワード線を駆動するためデータ読出時よりも電流供給を高めて、データ書込時のデータ書込不良を防止することができる。
【００６３】
（実施の形態３）
上記の構成においては、電源ノードＮ０とドライバ電源線ＤＲＳＬとが電気的に結合され、各ワード線ドライバＷＤＲ０−ＷＤＲｎは、それぞれドライバ電源線ＤＲＳＬから電圧の供給を受ける構成であった。
【００６４】
しかしながら、複数のワード線ドライバＷＤＲ０−ＷＤＲｎが１本のドライバ電源線ＤＲＳＬと接続している場合、微細化に伴い、トランジスタのオフリーク電流が大きくなり、動作していないスタンバイ時でもドライバ電源線ＤＲＳＬの電源ノードＮ０からの距離に従って電圧差が生じる可能性がある。
【００６５】
図８は、トランジスタのオフリーク電流を説明する図である。
図８に示されるように、ドライバ電源線ＤＲＳＬの電源ノードＮ０からの距離に従って配線抵抗の値が大きくなる可能性がある。
【００６６】
図９は、選択時におけるワード線ＷＬ０およびワード線ＷＬｎの電圧レベルを説明する図である。
【００６７】
図９を参照して、例えば、デコード信号ＸＡＤＤ０が活性化されて（「Ｈ」レベル）、ワード線ＷＬ０が選択された場合、ワード線ＷＬ０は、ドライバ電源線ＤＲＳＬの電源ノードＮ０付近に設けられたワード線ドライバＷＤＲ０を介して電源供給されるため電源電圧ＶＤＤとほぼ変わらない電圧レベルで駆動される。しかしながら、デコード信号ＸＡＤＤｎが活性化されて（「Ｈ」レベル）、ワード線ＷＬｎが選択された場合、ワード線ＷＬｎは、ドライバ電源線ＤＲＳＬの電源ノードＮ０から最も離れたワード線ドライバＷＤＲｎを介して電源供給されるため電源電圧ＶＤＤからかなり低下した電圧レベルで駆動される可能性がある。
【００６８】
したがって、メモリセルの動作マージンが低下する可能性があるため本実施の形態においては、メモリセルの動作マージンの低下を防止する構成について説明する。
【００６９】
図１０は、本発明の実施の形態３に従う電圧供給ユニットを説明する図である。
図１０を参照して、本発明の実施の形態３に従う電圧供給ユニットＷＳＣＰは、供給部ＷＤＣＵ１，ＷＤＣＵ２とを含む。主制御回路ＣＣは、外読出指示信号ＲＥの入力を受けて、読出制御信号ＲＥ＃を出力するものとする。
【００７０】
供給部ＷＤＣＵ１は、ＰチャネルＭＯＳトランジスタＴＲ１を含む。供給ＷＤＣＵ２は、ＰチャネルＭＯＳトランジスタＴＲ２，ＴＲ３を含む。
【００７１】
ＰチャネルＭＯＳトランジスタＴＲ１は、電源電圧ＶＤＤとドライバ電源線ＤＲＳＬと電気的に結合されるノードＮ１との間に設けられ、そのゲートは、制御信号ＰＲＥＮの入力を受ける。
【００７２】
ＰチャネルＭＯＳトランジスタＴＲ２は、電源電圧ＶＤＤとノードＮ１との間に設けられ、そのゲートは、接地電圧ＧＮと電気的に結合される。
【００７３】
ＰチャネルＭＯＳトランジスタＴＲ３は、ノードＮ１と接地電圧ＧＮとの間に設けられ、そのゲートは、制御信号ＤＷＥＮの入力を受ける。
【００７４】
ゲート信号制御回路ＧＣＣは、読出制御信号ＲＥ＃を受ける２段の従属接続されるインバータで構成されるインバータバッファ回路ＩＶ３と、インバータバッファ回路ＩＶ３の出力信号を反転するインバータ回路ＩＶ４とを含む。
【００７５】
インバータ回路ＩＶ４は、１段のインバータで構成される。インバータバッファ回路ＩＶ３から制御信号ＰＲＥＮが生成され、インバータ回路ＩＶ４から制御信号ＤＷＥＮが生成される。
【００７６】
ＰチャネルＭＯＳトランジスタＴＲ２のゲートは、「Ｌ」レベルで固定されている。
制御信号ＰＲＥＮは、読出制御信号ＲＥ＃をインバータバッファ回路ＩＶ３により合計２回反転させて生成する。このとき、制御信号ＰＲＥＮは、インバータバッファ回路ＩＶ３を介して生成されるので、読出制御信号ＲＥ＃に対して遅延する。
【００７７】
制御信号ＤＷＥＮは、読出制御信号ＲＥ＃をインバータバッファ回路ＩＶ３およびインバータ回路ＩＶ４により計３回反転させて生成する。従って、制御信号ＤＷＥＮは、読出制御信号ＲＥに対して、インバータバッファ回路ＩＶ３およびインバータ回路ＩＶ４を介するので制御信号ＰＲＥＮよりさらに遅延する。
【００７８】
結果、ゲート信号制御回路ＧＣＣに設ける各回路内のインバータの数を増やすことによって、遅延時間を変化させて、ＰチャネルＭＯＳトランジスタＴＲ１およびＰチャネルＭＯＳトランジスタＴＲ３の導通／非導通状態の切り替えタイミングをずらすことができる。
【００７９】
図１１は、本発明の実施の形態３に従うドライバ電源線と電圧供給ユニットとの関係を説明する図である。
【００８０】
図１１を参照して、本発明の実施の形態３に従うドライバ電源線ＤＲＳＬには、分散的に電圧供給ユニットが複数個接続された構成である。
【００８１】
上記の実施の形態においては、ドライバ電源線ＤＲＳＬに対して１つの電圧供給回路ＷＳＣが設けられる構成について説明したが、本実施の形態においては、複数の電圧供給ユニットＷＳＣＰが設けられることにより、例えば、ドライバ電源線ＤＲＳＬの電源ノードＮ０から距離が遠いほど電圧差が生じる可能性を抑制し、いずれのワード線が選択された場合であっても電源電圧ＶＤＤとほぼ変わらない電圧レベルで駆動されることになる。
【００８２】
したがって、複数の電圧供給ユニットを１つのドライバ電源線ＤＲＳＬに分散的に配置することにより、メモリセルの動作マージンが低下するのを防止することができる。
【００８３】
図１２は、本発明の実施の形態３の変形例に従うドライバ電源線と電圧供給ユニットとの関係を説明する図である。
【００８４】
図１２を参照して、ここでは、ドライバ電源線について、少なくとも１つのメモリセル行毎に対応して複数の領域に分断する。
【００８５】
本例においては、ドライバ電源線が４つの領域に分割されている場合が示されている。具体的には、ドライバ電源線ＤＲＳＬａ〜ＤＲＳＬｄに分割されている場合が示されている。それぞれのドライバ電源線ＤＲＳＬａ〜ＤＲＳＬｄは、少なくとも１つ以上の電圧供給ユニットが接続されるものとする。
【００８６】
上述したように、ドライバ電源線が長ければ長いほど、配線抵抗も大きくなるため複数の領域に分割して、それぞれの分割されたドライバ電源線毎に少なくとも1つ以上の電圧供給ユニットを設けることにより、配線抵抗に従う電圧降下を抑制してメモリセルの動作マージンが低下するのを防止することができる。
【００８７】
本例においては、ドライバ電源線ＤＲＳＬに対応して複数の電圧供給ユニットＷＳＣＰを設ける構成について説明したが複数の電圧供給ユニットＷＳＣＰの構成に限られず、例えば、複数の電圧供給回路ＷＳＣ，ＷＳＣ＃を設ける構成とすることも可能である。
【産業上の利用可能性】
【００８８】
この発明は、スタティック型半導体記憶装置に対して適用することにより、安定にデータを読み出すあるいはデータを書き込むことのできるメモリ装置を実現することができる。特に、ＳＯＣ（ＳＯＣ：System On a Chip）のように、他のプロセッサなどのロジックと同一半導体チップ上に搭載される場合、チップ面積が小さく、安定に動作するメモリシステムを提供することができる。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９０】
【図１】この発明に従う半導体記憶装置１の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルＭＣの構成の一例を示す図である。
【図３】本発明の実施の形態1に従うワード線を駆動する行選択系回路を説明する図である。
【図４】本発明の実施の形態１に従うデータ読出時およびデータ書込時のワード線の電圧レベルを説明するタイミングチャート図である。
【図５】内部電源電圧発生回路を説明する図である。
【図６】本発明の実施の形態２に従うワード線を駆動する行選択系回路を説明する図である。
【図７】本発明の実施の形態２に従うデータ読出時およびデータ書込時のワード線の電圧レベルを説明するタイミングチャート図である。
【図８】トランジスタのオフリーク電流を説明する図である。
【図９】選択時におけるワード線ＷＬ０およびワード線ＷＬｎの電圧レベルを説明する図である。
【図１０】本発明の実施の形態３に従う電圧供給ユニットを説明する図である。
【図１１】本発明の実施の形態３に従うドライバ電源線と電圧供給ユニットとの関係を説明する図である。
【図１２】本発明の実施の形態３の変形例に従うドライバ電源線と電圧供給ユニットとの関係を説明する図である。
【符号の説明】
【００９１】
ＷＳＣ．ＷＳＣ＃  電圧供給回路、ＷＳＣＰ  電圧供給ユニット、ＡＳＣ  アレイ電源回路、ＭＣＡ  メモリセルアレイ、ＢＬＬ  ビット線負荷、ＷＤＣ  ワード線駆動回路、ＭＣ  メモリセル、ＷＬ０−ＷＬｎ  ワード線、ＷＤＲ０−ＷＤＲｎ  ワード線ドライバ、ＢＬ，／ＢＬ  ビット線、ＲＤ  行レコーダ、ＳＣ  列選択回路、ＣＣ  主制御回路、ＷＣ  書込回路、ＲＣ  読出回路、ＷＬＥＮ０−ＷＬＥＮｎ  行選択信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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