(57)【要約】【課題】半導体メモリ装置の高速動作において求められるＤＬＬクロックを変形せずに、電磁波の放射の発生を抑制することができる半導体メモリ装置を提供すること。【解決手段】本発明による半導体メモリ装置は、システムクロックを受信して、電磁妨害の発生を検出すると、位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するＤＬＬ回路と、前記ＤＬＬクロックに応答してデータを出力するデータ出力回路とを備える。【選択図】図６
2009117017.tif 000002
【特許請求の範囲】
【請求項１】
システムクロックを受信して、電磁妨害の発生を検出すると、位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するＤＬＬ回路と、
前記ＤＬＬクロックに応答してデータを出力するデータ出力回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ＤＬＬ回路は、
システムクロックをバッファリングして内部クロックを出力する入力バッファと、
内部クロックとフィードバッククロックとの位相を比較した結果を出力する位相検出部と、
該位相検出部の出力によって前記電磁妨害の発生を判別する電磁妨害（ＥＭＩ）検出部と、
前記位相検出部及び前記電磁妨害検出部の出力に応答して前記内部クロックの位相を遅らせる遅延部と、
該遅延部から出力された立上り遅延クロック及び立下り遅延クロックのデューティ比を調整するデューティ比調整部と、
該デューティ比調整部の出力をフィードバックして前記フィードバッククロックを生成するレプリカ遅延ラインと、
前記デューティ比調整部の出力に基づいて前記ＤＬＬクロックを出力する位相分離部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記電磁妨害検出部は、
前記システムクロックのＫ（自然数）周期の間に前記位相検出部のＫ個の出力を受信して格納している結果格納部と、
該結果格納部に格納されているＫ個の出力が全て同じ場合、電磁波が一定の基準値以上に放射されたものと判断する論理結合部と、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記遅延部は、
前記電磁妨害検出部の出力に応答してＮ（自然数）個のリセット信号の一部をアクティブにするリセット制御部と、
複数の単位遅延素子によって前記内部クロックを遅延させる遅延ラインと、
前記位相検出部の出力に応答して前記遅延ラインの遅延量を制御する遅延ライン制御部と、
前記リセット制御部の出力に応答して前記遅延ライン制御部の動作周期を決定する遅延更新制御部と、
前記リセット制御部及び前記遅延ライン制御部の出力に応答して前記ＤＬＬクロックの周波数帯域を拡散させる精密制御信号を出力する混合制御部と、
Ｎ個の第１単位位相混合器及び第２単位位相混合器によって、前記遅延ラインから出力された信号の位相を前記精密制御信号に応答して前記単位遅延素子の遅延量の１／Ｎ単位まで調整して、前記立上り遅延クロック及び立下り遅延クロックを出力する混合部と、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記遅延更新制御部は、
内部周期信号を制御信号に応答して伝達するマルチプレクサと、
該マルチプレクサの出力を前記システムクロックに応答して伝達し、前記周期を決定するＮ個のフリップフロップと、
を備え、
前記Ｎ個のフリップフロップは、
応答する前記Ｎ個のリセット信号によって初期化されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記混合制御部は、
前記遅延ライン制御部の出力に応答して前記精密制御信号を生成するＮ個の単位位相制御部を備え、
各々の前記単位位相制御部は、
前記Ｎ個のリセット信号によって初期化されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記混合部は、
前記精密制御信号によってそれぞれイネーブルされる 前記Ｎ個の第１単位位相混合器を備えている第１位相混合部と、
前記精密制御信号の反転値によってそれぞれイネーブルされる前記Ｎ個の第２単位位相混合器を備えている第２位相混合部と、
を備え、
前記第１位相混合部及び第２位相混合部内の単位位相混合器は、
前記Ｎ個のリセット信号のうちアクティブになったリセット信号の数だけディセーブルされ、前記第１位相混合部及び第２位相混合部の出力を合わせて、前記立上り遅延クロック及び立下り遅延クロックを出力することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項８】
システムクロックをバッファリングして、立上りエッジに対応する第１内部クロックと立下りエッジに対応する第２内部クロックを出力する入力バッファと、
前記第１内部クロックに対してＤＬＬ動作を行い、電磁妨害の発生を検出すると、クロックの位相を変更して遅延固定範囲内で変動する周波数帯域を有するＤＬＬクロックを出力する第１内部遅延回路と、
前記第２内部クロックに対してＤＬＬ動作を行い、前記第１内部遅延回路がＤＬＬ動作を完了するとターンオフされる第２内部遅延回路と、
を備えることを特徴とするＤＬＬ回路。
【請求項９】
前記第１内部遅延回路は、
第１内部クロックと第１フィードバッククロックとの位相を比較した結果を出力する第１位相検出部と、
該第１位相検出部の出力によって前記電磁妨害の発生を判別する電磁妨害（ＥＭＩ）検出部と、
前記第１位相検出部及び前記電磁妨害検出部の出力に応答して前記第１内部クロックの位相を遅らせる第１遅延部と、
該第１遅延部から出力された立上り遅延クロック及び前記第２内部遅延回路から出力された立下り遅延クロックのデューティ比を調整する第１ＤＣＣ混合部と、
該第１ＤＣＣ混合部の出力をフィードバックして前記第１フィードバッククロックを生成する第１レプリカ遅延ラインと、
前記第１ＤＣＣ混合部の出力に基づいて前記ＤＬＬクロックを出力する位相分離部と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記電磁妨害検出部は、
前記システムクロックのＫ（自然数）周期の間に前記第１位相検出部のＫ個の出力を受信して格納している結果格納部と、
該結果格納部に格納されているＫ個の出力が全て同じ場合、電磁波が一定の基準値以上に放射されたものと判断する論理結合部と、
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１遅延部は、
前記電磁妨害検出部の出力に応答してＮ（自然数）個のリセット信号の一部がアクティブになるリセット制御部と、
複数の単位遅延素子によって前記第１内部クロックを遅延させる遅延ラインと、
前記第１位相検出部の出力に応答して前記遅延ラインの遅延量を制御する遅延ライン制御部と、
前記リセット制御部の出力に応答して前記遅延ライン制御部の動作周期を決定する遅延更新制御部と、
前記リセット制御部及び前記遅延ライン制御部の出力に応答して前記ＤＬＬクロックの周波数帯域を拡散させる精密制御信号を出力する混合制御部と、
Ｎ個の第１単位位相混合器及び第２単位位相混合器によって、前記遅延ラインから出力された信号の位相を前記精密制御信号に応答して前記単位遅延素子の遅延量の１／Ｎ単位まで調整して、前記立上り遅延クロックを出力する混合部と、
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記遅延更新制御部は、
内部周期信号を制御信号に応答して伝達するマルチプレクサと、
該マルチプレクサの出力を前記システムクロックに応答して伝達し、前記周期を決定するＮ個のフリップフロップと、
を備え、
前記Ｎ個のフリップフロップは、
対応する前記Ｎ個のリセット信号によって初期化されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記混合制御部は、
前記遅延ライン制御部の出力に応答して前記精密制御信号を生成するＮ個の単位位相制御部を備え、
各々の前記単位位相制御部は、
前記Ｎ個のリセット信号によって初期化されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記混合部は、
前記精密制御信号によってそれぞれイネーブルされる前記Ｎ個の第１単位位相混合器を備えている第１位相混合部と、
前記精密制御信号の反転値によってそれぞれイネーブルされる前記Ｎ個の第２単位位相混合器を備えている第２位相混合部と、
を備え、
前記第１位相混合部及び第２位相混合部内の単位位相混合器は、
前記Ｎ個のリセット信号のうちアクティブになったリセット信号の数だけディセーブルされ、前記第１位相混合部及び第２位相混合部の出力を合わせて、前記立上り遅延クロック及び立下り遅延クロックを出力することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記第２内部遅延回路は、
前記内部クロックと第２フィードバッククロックとの位相を比較した結果を出力する第２位相検出部と、
該第２位相検出部の出力に応答して前記第２内部クロックの位相を遅らせ、前記立下り遅延クロックを出力する第２遅延部と、
前記第１遅延部から出力された立上り遅延クロック及び前記立下り遅延クロックのデューティ比を調整する第２ＤＣＣ混合部と、
該第２ＤＣＣ混合部の出力をフィードバックして前記第２フィードバッククロックを生成する第２レプリカ遅延ラインと、
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
前記立上り遅延クロック及び前記立下り遅延クロックの位相を検出するデューティ補償位相検出部と、
前記第１ＤＣＣ混合部及び第２ＤＣＣ混合部の動作制御のために、前記デューティ補償位相検出部の出力に基づいて、前記立上り遅延クロック及び前記立下り遅延クロックの位相を調整するための加重値を出力するＤＣＣ制御部と、
を更に備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
基準クロック及びフィードバッククロックの位相を比較する位相検出部と、
該位相検出部の出力に応答してシステムクロックの位相を遅らせて前記位相差を減らし、前記フィードバッククロックを生成する遅延部と、
前記位相検出部の出力が一定周期の間、同じ結果か否かを確認して、前記フィードバッククロックによる電磁妨害の可能性を判断する電磁妨害検出部と、
を備えることを特徴とする半導体装置。
【請求項１８】
前記電磁妨害検出部は、
前記位相検出部の出力が前記一定周期の間、同じであると、前記電磁妨害の可能性を認め、前記遅延部の動作を抑制することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記電磁妨害検出部は、
前記システムクロックのＫ（自然数）周期の間に前記位相検出部の出力を受信して格納している結果格納部と、
該結果格納部に格納されているＫ個の出力が全て同じ場合、電磁波が一定の基準値以上に放射されたものと判断する論理結合部と、
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記結果格納部は、
前記位相検出部の出力を受信して、前記システムクロックに応答して伝達するＫ個の直列接続したフリップフロップを備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記論理結合部は、
前記Ｋ個のフリップフロップの出力に対して否定論理積演算を行うＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を、前記位相検出部の出力のうち、最終値に応答して出力する第１伝送ゲートと、
前記Ｋ個のフリップフロップの出力に対して論理和演算を行うＯＲゲートと、
該ＯＲゲートの出力を、前記位相検出部の出力のうち、最終値の反転値に応答して出力する第２伝送ゲートと、
を備えることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
システムクロックを受信して、電磁妨害の発生を検出すると、クロックの位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するステップと、
前記ＤＬＬクロックに応答してデータを出力するステップと、
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項２３】
前記ＤＬＬクロックを出力するステップは、
システムクロックをバッファリングして内部クロックを出力するステップと、
内部クロックとフィードバッククロックとの位相を比較した結果を出力するステップと、
前記比較結果によって、電磁波の一定基準値以上の放射を判別するステップと、
前記比較結果及び電磁波の放射判断に対応して前記内部クロックの位相を遅らせ、立上り遅延クロック及び立下り遅延クロックを出力するステップと、
前記立上り遅延クロック及び立下り遅延クロックの位相を調整してデューティ比を調整するステップと、
前記デューティ比が調整された出力をフィードバックして前記フィードバッククロックを生成するステップと、
前記デューティ比が調整された出力に基づいて前記ＤＬＬクロックを出力するステップと、
を含むことを特徴とする請求項２２に記載の半導体メモリ装置の動作方法。
【請求項２４】
前記電磁波の一定基準値以上の放射を判別するステップは、
前記システムクロックのＫ（自然数）周期の間に前記比較結果を受信して格納するステップと、
前記格納されているＫ個の比較結果が全て同じ場合、前記電磁波が一定の基準値以上に放射されたものと判断するステップと、
を含むことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
【請求項２５】
前記内部クロックの位相を遅らせるステップは、
前記電磁波の放射判断に対応してＮ（自然数）個のリセット信号の一部をアクティブにするステップと、
複数の単位遅延素子によって前記内部クロックを遅延させるステップと、
前記比較結果に対応して前記内部クロックの遅延量を制御するステップと、
前記Ｎ個のリセット信号に応答して前記遅延量の変化周期を決定するステップと、
前記Ｎ個のリセット信号及び前記遅延量の変化に対応して前記ＤＬＬクロックの周波数帯域を拡散するための精密制御信号を出力するステップと、
Ｎ個の第１単位位相混合器及び第２単位位相混合器によって前記遅らせた内部クロックの位相を、前記精密制御信号に応答して前記単位遅延素子の遅延量の１／Ｎ単位で調整し、前記立上り遅延クロック及び立下り遅延クロックを出力するステップと、
を含むことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置内で用いる高い周波数の内部クロックによる電磁妨害（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ、ＥＭＩ）を減らして、動作の信頼性を高めるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
複数の半導体装置で構成されているシステムにおいて、半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、中央処理装置（ＣＰＵ）などでデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
【０００３】
半導体装置で構成されているシステムの動作速度が速くなり、半導体集積回路に関する技術が発達することによって、半導体メモリ装置は、より速い速度でデータを出力したり、格納するよう要求されてきた。特に、高速でデータを入出力するために、入力されたシステムクロックに同期してデータを入出力することができる同期式メモリ装置が開発された。しかし、同期式メモリ装置も要求されるデータの入出力速度を満たすことができず、システムクロックの立上りエッジと立下りエッジの各々にデータが入出力されるＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）同期式メモリ装置が開発された。
【０００４】
ＤＤＲ同期式メモリ装置は、システムクロックの立上りエッジと立下りエッジの各々にデータを入出力しなければならないため、システムクロックの一周期内で２つのデータを処理しなければならない。すなわち、ＤＤＲ同期式メモリ装置は、クロック信号（単に「クロック」とも称する）の立上りエッジ及び立下りエッジの各々にデータを出力又は入力して格納しなければならない。特に、ＤＤＲメモリ装置がデータを出力するタイミングは、システムクロックの立上りエッジ又は立下りエッジに正確に同期しなければならない。このために、ＤＤＲメモリ装置のデータ出力回路は、入力されたシステムクロックの立上りエッジと立下りエッジとに対応してデータを出力する。
【０００５】
しかし、メモリ装置に入力されたシステムクロックは、半導体メモリ装置の内部に配置されているクロック入力バッファ、クロック信号を伝送する伝送ラインなどによって必然的に遅延されてデータ出力回路に到達する。したがって、データ出力回路が、既に遅延されて伝達されたシステムクロックに同期してデータを出力すると、半導体メモリ装置の出力データを受信する外部の装置は、システムクロックの立上りエッジと立下りエッジとに同期していないデータを受信することになる。
【０００６】
これを解決するために、半導体メモリ装置は、クロック信号の遅延を固定させるＤＬＬ回路を備えている。ＤＬＬ回路は、システムクロックが、メモリ装置に入力されてデータ出力回路に伝達されるまでの間に、メモリ装置の内部回路によって遅延した値を補償する回路である。ＤＬＬ回路は、システムクロックが半導体メモリ装置のクロック入力バッファ、クロック信号の伝送ラインなどによって遅延した時間を検出し、該検出した値に対応してシステムクロックを遅延させてデータ出力回路に出力する。すなわち、ＤＬＬ回路によって、メモリ装置に入力されたシステムクロックは、遅延値が一定に固定された状態でデータ出力回路に伝達される。データ出力回路は、遅延値が固定されたクロックに同期してデータを出力し、外部では、システムクロックに正確に同期してデータが出力されたものと判断するようになる。
【０００７】
実際の動作は、データが出力されなければならない時点よりも一周期前の時点で、ＤＬＬ回路から出力されるＤＬＬクロックが出力バッファに伝達され、伝達されたＤＬＬクロックに同期してデータを出力する。すなわち、半導体メモリ装置の内部では、システムクロックがメモリ装置の内部回路によって遅延する分よりも更に速くデータを出力する。これによって、半導体メモリ装置の外部では、メモリ装置に入力されたシステムクロックの立上りエッジと立下りエッジの各々に正確に同期してデータが出力されるようにみえるのである。結局、ＤＬＬ回路は、内部でどれだけデータを速く出力すれば、メモリ装置の内部でシステムクロックの遅延値を補償することができるかを検出する回路である。
【０００８】
近年、半導体メモリ装置の高速動作が求められることによって、半導体メモリ装置に入力されるシステムクロックの周波数が高くなり、そのため、ＤＬＬ回路は、更に精密にクロックの位相を調整し、ジッタ（ｊｉｔｔｅｒ）によってクロックが変形しないようにしなければならない。しかし、半導体メモリ装置は、非常に多くの素子が集積されており、高周波のクロックは、予期せぬ電磁波を放射するなどの電磁妨害によって、内部に含まれている様々な素子の正常動作を妨害して誤動作を起こすおそれがある。
【０００９】
図１は、クロックの帯域拡散（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ）動作を説明するための概念図である。
【００１０】
同図に示すように、一般的なクロックの時間領域と周波数領域における電圧及び電力についてのグラフと、帯域拡散方法によってクロックを変形させた後の時間領域と周波数領域における電圧及び電力についてのグラフとを比較すると、クロックに帯域拡散方法を適用することによって電磁妨害の程度が小さくなることが分かる。
【００１１】
帯域拡散とは、特定の情報を伝送するために必要な理論的帯域幅よりもはるかに広い帯域幅を用いて情報を伝送する方法であって、一般的に周波数帯域の利用効率は落ちるが、エラー効率又は信号に対する雑音比（Ｓ／Ｎ）は向上させることができる。また、クロックの周波数が正確に固定していると、当該周波数から集中的に電磁妨害が発生して周辺機器に影響を及ぼし、また、電磁波の規制勧告値を超えるおそれがあるため、帯域拡散によって、クロック周波数を正確に固定せずにある程度の範囲内で変動させることによって、エネルギーを分散し、電磁妨害による問題を解決することもできる。
【００１２】
図１を参照すると、従来のクロックが１つの周波数を有する場合、周波数領域からみて、クロックの電力（ｐｏｗｅｒ）が米国連邦通信委員会（Ｆｅｄｅｒａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｃｏｍｍｉｓｓｉｏｎ、ＦＣＣ）で規定している電磁波の規制勧告値ＦＣＣ  ｌｉｍｉｔを超えていることが分かる。半導体メモリ装置が低周波で動作するか、又は、集積度が高くない場合に発生し得る電磁妨害による問題は小さなものではないが、近年の半導体メモリ装置では、電磁妨害による内部構成要素の誤作動が大きな問題となり得る。したがって、帯域拡散によってクロックにジッタ成分を意図的に挿入し、クロックの周波数を一定範囲内で分散させる。ただし、クロックの周波数を分散できる一定範囲は、半導体メモリ装置が命令及びアドレスを受信し、それに対応するデータの入出力にエラーが発生しない程度に限る。
【００１３】
図２は、一般的な半導体メモリ装置に備えられているＤＬＬ回路を説明するためのブロック図である。
【００１４】
同図に示すように、ＤＬＬ回路は、入力バッファ２１０と、第１遅延部２５０Ａ及び第２遅延部２５０Ｂと、第１位相検出部２２０Ａ及び第２位相検出部２２０Ｂと、第１レプリカ遅延ライン２７０Ａ及び第２レプリカ遅延ライン２７０Ｂと、第１ＤＣＣ（Ｄｕｔｙ  Ｃｙｃｌｅ  Ｃｏｒｒｅｃｔｉｏｎ）混合部２６０Ａ及び第２ＤＣＣ混合部２６０Ｂと、ＤＣＣ位相検出部２４０と、ＤＣＣ制御部２３０と、第１位相分離部２８０Ａ及び第２位相分離部２８０Ｂとを備える。ここで、第２位相分離部２８０Ｂは、必須要素ではなく、選択的構成要素である。
【００１５】
入力バッファ２１０は、外部から送信された第１システムクロックＣＬＫ及び第２システムクロックＣＬＫＢを受信して、第１遅延部２５０Ａ及び第２遅延部２５０Ｂに第１内部クロックＣＬＫＩＮ１及び第２内部クロックＣＬＫＩＮ２を伝達する。第１内部クロックＣＬＫＩＮ１を受信した第１遅延部２５０Ａは、第１位相検出部２２０Ａから出力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒによる遅延量だけ第１内部クロックＣＬＫＩＮ１を遅延させて生成した立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫを第１ＤＣＣ混合部２６０Ａ及び第２ＤＣＣ混合部２６０Ｂに出力する。これと同様に、第２内部クロックＣＬＫＩＮ２を受信した第２遅延部２５０Ｂは、第２位相検出部２２０Ｂから出力された第２遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｆによる遅延量だけ第２内部クロックＣＬＫＩＮ２を遅延させて生成した立下り遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫを第１ＤＣＣ混合部２６０Ａ及び第２ＤＣＣ混合部２６０Ｂに出力する。
【００１６】
第１ＤＣＣ混合部２６０Ａ及び第２ＤＣＣ混合部２６０Ｂは、一定時間遅延した立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び立下り遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのデューティ比（ｄｕｔｙ  ｒａｔｉｏ）を補正するためのものである。ＤＣＣ位相検出部２４０は、立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び立下り遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの位相を検出して、デューティ比をＤＣＣ制御部２３０に通報し、ＤＣＣ制御部２３０は、デューティ比の補正のための加重値を考慮して、第１ＤＣＣ混合部２６０Ａ及び第２ＤＣＣ混合部２６０Ｂを制御する。ここで、加重値とは、混合信号に対するそれぞれの入力信号の駆動力などに差を持たせることをいい、これは、周知の技術であるため、詳しい説明を省略する。
【００１７】
第１ＤＣＣ混合部２６０Ａ及び第２ＤＣＣ混合部２６０Ｂでデューティ比が５０：５０に補正されたデューティ補正クロックＤＣＣ＿ＯＵＴは、第１位相分離部２８０Ａ及び第２位相分離部２８０Ｂと、第１レプリカ遅延ライン２７０Ａ及び第２レプリカ遅延ライン２７０Ｂに伝達される。最終的に、第１位相分離部２８０Ａは、デューティ補正クロックＤＣＣ＿ＯＵＴに基づいて、システムクロックＣＬＫの立上りエッジ及び立下りエッジに対応する立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬを出力する。
【００１８】
第１レプリカ遅延ライン２７０Ａ及び第２レプリカ遅延ライン２７０Ｂは、外部から送信されたクロックが、バッファ及びクロック入出力経路を介して、データを出力する入出力パッドまで伝達される時間と、入出力パッドからピンを介して外部に伝達される時間をモデリングするもので、クロックの移動経路に存在する構成要素をそのまま複製して用いるのが一般的である。第１レプリカ遅延ライン２７０Ａ及び第２レプリカ遅延ライン２７０Ｂで遅延した各々のフィードバッククロックＦＢ１，ＦＢ２は、第１位相検出部２２０Ａ及び第２位相検出部２２０Ｂに送信される。第１位相検出部２２０Ａ及び第２位相検出部２２０Ｂの各々は、入力バッファ２１０から受信した基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ１，ＦＢ２とを比較して、第１遅延部２５０Ａ及び第２遅延部２５０Ｂが、第１内部クロックＣＬＫＩＮ１及び第２内部クロックＣＬＫＩＮ２をどれだけ遅延させるかを決定する第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒ及び第２遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｆを出力する。
【００１９】
また、第１位相検出部２２０Ａが位相固定を検出すると、第１遅延部及び第２遅延部の遅延量を調整することなく、状態を維持するようになるが、このとき、第２位相検出部２２０Ｂは、電力消費を減らすために動作が止まる。図２には、位相固定状態で電力消費を減らすために動作を止める第２ＤＣＣ混合部２６０Ｂ及び第２レプリカ遅延ライン２７０Ｂも点線で示している。
【００２０】
図３は、図２に示す第１遅延部２５０Ａを説明するためのブロック図である。
【００２１】
同図に示すように、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒを受信する第１遅延部２５０Ａは、遅延改善制御部２５２と、第１遅延ライン制御部２５４と、第１遅延ライン２５６と、第１混合制御部２５８と、第１混合部２５９とを備える。
【００２２】
遅延改善制御部２５２は、内部周期信号Ｄを受信し、第１遅延ライン２５６の遅延量を変更する周期を決定する周期信号ＰＵ＿４〜ＰＵ＿Ｎを第１遅延ライン制御部２５４に出力する。第１遅延ライン制御部２５４は、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒを受信し、遅延改善制御部２５２から出力される周期信号ＰＵ＿４〜ＰＵ＿Ｎに対応して、遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴを第１遅延ライン２５６に出力する。第１遅延ライン２５６は、入力される第１内部クロックＣＬＫＩＮ１が、遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴによって、通過する単位遅延素子の数を異ならせて遅延量を調整する。ここで、第１遅延ライン２５６から出力された第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫは、単位遅延素子の遅延量だけの位相差を有する。単位遅延素子とは、信号を決められた遅延量だけ遅延させる素子である。 その後、第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫは、第１混合部２５９によって位相が精密に再調整される。第１混合部２５９を制御する第１混合制御部２５８は、第１遅延ライン制御部２５４から遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴを受信し、第１遅延ライン２５６内の単位遅延素子が有する遅延量をＮ（自然数）等分して、位相を制御することができる精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢを出力する。第１混合部２５９は、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢに対応して、第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫを受信し、第１遅延ライン２５６内の単位遅延素子が有する遅延量の１／Ｎ単位まで位相を精密に調整して、基準クロックＲＥＦ＿ＣＬＫと位相が固定されている立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫを出力する。
【００２３】
ここで、第１遅延部２５０Ａに備えられている第１遅延ライン制御部２５４及び第１遅延ライン２５６は、一般的な半導体メモリ装置のＤＬＬ回路に用いられるものとして当業者によく知られているため、具体的な回路構成及び詳細な説明は省略する。以下では、遅延改善制御部２５２、第１混合制御部２５８、及び第１混合部２５９についてより具体的に説明する。
【００２４】
図４Ａは、図３に示す遅延改善制御部２５２を説明するためのブロック図である。
【００２５】
同図に示すように、遅延改善制御部２５２は、制御信号ＣＴＲＬに対応して内部周期信号Ｄを伝達するマルチプレクサＭＵＸと、システムクロックＣＬＫの周期に対応してマルチプレクサＭＵＸの出力を受信し、周期信号ＰＵ＿４〜ＰＵ＿Ｎを出力する複数のフリップフロップＤＦＦとを備える。
【００２６】
ＤＬＬ回路が動作する間、第１位相検出部２２０Ａは、フィードバッククロックＦＢ１と基準クロックＲＥＦ＿ＣＬＫとの位相を継続して比較し、その結果に基づいて、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒとして出力する。このとき、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒの値は継続的に変化し得、その度に第１遅延ライン２５６の遅延値を変更すると、電力消費が過度に多くなるおそれがある。また、フィードバッククロックＦＢ１と基準クロックＲＥＦ＿ＣＬＫとの位相差が大きくないため、第１遅延ライン２５６の遅延量の変化によって第１位相検出部２２０Ａの出力に一貫性がなく、相反した結果を繰り返して出力する可能性があるが、その度に第１遅延ライン２５６の遅延値を変更するのは、却って、ＤＬＬ回路が位相固定状態になるのを妨害する可能性もある。したがって、第１位相検出部２２０Ａの出力がシステムクロックＣＬＫの何周期かの間、同じ結果を出力する場合、遅延改善制御部２５２は、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒが有効であると判断し、第１遅延ライン制御部２５４が動作できるようにする。各々のフリップフロップに送信されるリセット信号ＲＳＴは、ＤＬＬ回路が初期化されるときアクティブになるもので、半導体メモリ装置の動作モードの変更、又は、位相固定の後のＤＬＬ動作の再実行などの場合にアクティブになり得る。
【００２７】
図４Ｂは、図３に示す第１混合制御部２５８を説明するためのブロック図である。
【００２８】
同図に示すように、第１混合制御部２５８は、複数の単位位相混合制御部（ＭＩＸ＿ＣＴＲＬ）を備える。各々の単位位相混合制御部は、第１遅延ライン制御部２５４から遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴを受信して、第１混合部２５９内に備えられている単位位相混合器を制御する精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢを出力する。
【００２９】
図４Ｃは、図３に示す第１混合部２５９を説明するための回路図である。
【００３０】
同図に示すように、第１混合部２５９は、第１位相混合部２５９＿１及び第２位相混合部２５９＿２を備え、各々の第１位相混合部２５９＿１及び第２位相混合部２５９＿２は、複数の単位位相混合器を備える。
【００３１】
単位位相混合器は、精密制御信号に対応して、入力信号の伝達速度を制御する三相インバータ（３−ｓｔａｔｅ  ｉｎｖｅｒｔｅｒ）で構成されており、各々の第１位相混合部２５９＿１及び第２位相混合部２５９＿２は、第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫに対して、Ｎ個が並列接続した形態である。ここで、並列接続したＮ個の単位位相混合器は、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢに対応して、互いに異なる信号駆動能力を有するため、入力される第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫ各々の位相が変わる間（立上りエッジ又は立下りエッジ）にＮ個の単位位相混合器は、位相の変化速度を変更することができる。例えば、Ｎ個の単位位相混合器が全てイネーブル（活性化）されて第１内部遅延クロックＣ０ＣＬＫを伝達する場合、遅延値は最小になり、１つの単位位相混合器がイネーブルされる場合、遅延値は最大になる。
【００３２】
また、第１位相混合部２５９＿１内のＭ（１より大きく、Ｎより小さい自然数）個の単位位相混合器がイネーブルされると、第２位相混合部２５９＿２では、Ｎ−Ｍ個の単位位相混合器がイネーブルされる。そして、第１位相混合部２５９＿１及び第２位相混合部２５９＿２から出力された信号は、併合されて立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫとして出力される。これによって、第１混合部２５９は、第１遅延ライン２５６を構成する単位遅延素子が有する遅延量の１／Ｎ単位まで位相調整が可能となる。
【００３３】
図５は、図２に示す半導体メモリ装置の動作を説明するためのタイミングチャートである。
【００３４】
同図に示すように、第１位相検出部２２０Ａ及び第２位相検出部２２０Ｂは、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ１，ＦＢ２とを比較し、その結果を出力する。第１位相検出部２２０Ａ及び第２位相検出部２２０Ｂから出力された結果は、遅延改善制御部２５２から出力された周期信号ＰＵ＿４〜ＰＵ＿Ｎに対応して、第１遅延部２５０Ａ及び第２遅延部２５０Ｂの遅延量を調整する。第１遅延部２５０Ａ内の遅延ラインから出力された第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫは、第１混合部２５９を介して精密に位相が再調整される。これによって、一般的な半導体メモリ装置内のＤＬＬ回路は、精密に位相固定した状態をなすことができ、ＤＬＬ回路から出力される立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬは、精密に位相が制御された状態で１つの周波数を有する信号となる。
【００３５】
前述したように、一般的な半導体メモリ装置のＤＬＬ回路から出力された立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬは、位相を精密に制御できる。近年の半導体メモリ装置は、高い周波数を有するシステムクロックを用いているため、位相が精密に制御された立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬは、データの出力時点の制御に非常に有利である。
【００３６】
しかし、図１に示すように、前述したＤＬＬ回路で精密に位相が調整された立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬを周波数領域で分析すると、立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬの電力が、米国連邦通信委員会で規定している電磁波の規制勧告値ＦＣＣ  ｌｉｍｉｔを超える可能性がある。これは、高い周波数を有するシステムクロックを用いる高集積化した近年の半導体メモリ装置で電磁妨害が発生して、内部構成要素が誤作動するおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【００３７】
そこで、本発明は、上記のような高速に動作する半導体メモリ装置内のＤＬＬ回路が有する問題を解決するためになされたものであって、その目的は、半導体メモリ装置の高速動作に要求されるＤＬＬクロックを変形せずに、電磁妨害を抑制することができるＤＬＬ回路を備える半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００３８】
上記目的を達成するための本発明の半導体メモリ装置は、システムクロックを受信して、電磁妨害の発生を検出すると、位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するＤＬＬ回路と、前記ＤＬＬクロックに応答してデータを出力するデータ出力回路とを備える。
【００３９】
また、本発明のＤＬＬ回路は、システムクロックをバッファリングして、立上りエッジに対応する第１内部クロックと立下りエッジに対応する第２内部クロックを出力する入力バッファと、前記第１内部クロックに対してＤＬＬ動作を行い、電磁妨害の発生を検出すると、クロックの位相を変更して遅延固定範囲内で変動する周波数帯域を有するＤＬＬクロックを出力する第１内部遅延回路と、前記第２内部クロックに対してＤＬＬ動作を行い、前記第１内部遅延回路がＤＬＬ動作を完了するとターンオフされる第２内部遅延回路とを備える。
【００４０】
更に、基準クロック及びフィードバッククロックの位相を比較する位相検出部と、該位相検出部の出力に応答してシステムクロックの位相を遅らせて前記位相差を減らし、前記フィードバッククロックを生成する遅延部と、前記位相検出部の出力が一定周期の間、同じ結果なのかを確認して、前記フィードバッククロックによる電磁妨害の可能性を判断する電磁妨害検出部とを備える。
【００４１】
また更に、本発明の半導体メモリ装置の動作方法は、システムクロックを受信して、電磁妨害の発生を検出すると、クロックの位相を変更して遅延固定範囲内の周波数を有するＤＬＬクロックを出力するステップと、前記ＤＬＬクロックに応答してデータを出力するステップとを含む。
【００４２】
本発明は、高い周波数を有するシステムクロックを用いる半導体メモリ装置内のＤＬＬ回路が、データの出力時点を制御するＤＬＬクロックが１つの固定周波数を有することによって発生し得る電磁妨害を抑制できるようにする。このため、本発明は、ＤＬＬクロックが１つの固定周波数を有する可能性がある条件を検出し、ＤＬＬクロックの帯域拡散（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ）のために、位相固定状態でも、精密な位相制御によって周波数が固定しないように複数のリセット信号の一部をアクティブにして、クロックの位相を狭い範囲内で変更させる。これによって、ＤＬＬ回路から出力されるＤＬＬクロックの位相が固定しないため、１つの周波数を有する場合に発生し得る電磁妨害を防止し、データの入出力時点を制御するための遅延固定範囲を超えないようにすることによって、高速で動作する半導体メモリ装置の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態について添付図面を参照して説明する。
【００４４】
図６は、本発明の一実施形態による半導体メモリ装置に備えられているＤＬＬ回路を説明するためのブロック図である。
【００４５】
同図に示すように、ＤＬＬ回路は、入力バッファ６１０と、第１遅延部６５０Ａ及び第２遅延部６５０Ｂと、第１位相検出部６２０Ａ及び第２位相検出部６２０Ｂと、電磁妨害（ＥＭＩ）検出部６９０と、第１レプリカ遅延ライン６７０Ａ及び第２レプリカ遅延ライン６７０Ｂと、第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂと、ＤＣＣ位相検出部６４０と、ＤＣＣ制御部６３０と、第１位相分離部６８０Ａ及び第２位相分離部６８０Ｂとを備える。ここで、第２位相分離部６８０Ｂは、必須要素ではなく、選択的構成要素である。
【００４６】
本発明による半導体メモリ装置内に備えられているＤＬＬ回路は、システムクロックＣＬＫ，ＣＬＫＢを受信し、電磁波の一定基準値以上の放射を含む電磁妨害の発生を検出すると、クロックの位相を変更して、ＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬが遅延固定範囲内の周波数帯域を有するようにする。従来のＤＬＬ回路は、システムクロックが半導体メモリ装置内で遅延する遅延量を補償して、１つの周波数を有する（すなわち、位相が固定した）ＤＬＬクロックを生成していたが、本発明では、電磁妨害による周辺回路の誤動作を防止するために、遅延固定範囲からはずれることなく、かつ、周波数が１つに固定しないようにして、ＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬが一定の周波数帯域を有して出力させる。ここで、遅延固定範囲は、半導体メモリ装置が、ＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬによってシステムクロックの遅延量を補償し、データの好ましい出力時点を決定するにあたって、ＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬが有し得る位相の範囲（すなわち、ＤＬＬ動作後もＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬが有し得る位相差の範囲）を意味する。図示していないが、半導体メモリ装置は、単位セルから出力されたデータを、ＤＬＬ回路から出力されたＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬに対応して出力するデータ出力回路を備えている。
【００４７】
以下では、図６を参照してＤＬＬ回路の構成とＤＬＬ動作について説明する。まず、入力バッファ６１０は、外部から送信された第１システムクロックＣＬＫ及び第２システムクロックＣＬＫＢを受信して、第１遅延部６５０Ａ及び第２遅延部６５０Ｂに、第１内部クロックＣＬＫＩＮ１及び第２内部クロックＣＬＫＩＮ２を伝達する。第１内部クロックＣＬＫＩＮ１を受信した第１遅延部６５０Ａは、第１位相検出部６２０Ａから出力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒによる遅延量だけ第１内部クロックＣＬＫＩＮ１を遅延させて生成した立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫを第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂに出力する。これと同様に、第２内部クロックＣＬＫＩＮ２を受信した第２遅延部６５０Ｂは、第２位相検出部６２０Ｂから出力された第２遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｆによる遅延量だけ第２内部クロックＣＬＫＩＮ２を遅延させて生成した立下り遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫを第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂに出力する。
【００４８】
第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂは、一定時間遅延した立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び立下り遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのデューティ比を補正するためのものである。ＤＣＣ位相検出部６４０は、立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び立下り遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの位相を検出して、デューティ比をＤＣＣ制御部６３０に知らせ、ＤＣＣ制御部６３０は、デューティ比の補正のための加重値を考慮して、第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂを制御する。第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂでデューティ比が５０：５０に補正されたデューティ補正クロックＤＣＣ＿ＯＵＴは、第１位相分離部６８０Ａ及び第２位相分離部６８０Ｂと、第１レプリカ遅延ライン６７０Ａ及び第２レプリカ遅延ライン６７０Ｂに伝達される。最終的に、第１位相分離部６８０Ａは、デューティ補正クロックＤＣＣ＿ＯＵＴに基づいて、システムクロックＣＬＫの立上りエッジ及び立下りエッジに対応する立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬを出力する。
【００４９】
第１レプリカ遅延ライン６７０Ａ及び第２レプリカ遅延ライン６７０Ｂは、外部から送信されたクロックが、バッファ及びクロック入出力経路を介して、データを出力する入出力パッドまで伝達される時間と、入出力パッドからピンを介して外部に伝達される時間をモデリングするもので、クロックの移動経路に存在する構成要素をそのまま複製して用いるのが一般的である。第１レプリカ遅延ライン６７０Ａ及び第２レプリカ遅延ライン６７０Ｂで遅延した各々のフィードバッククロックＦＢ１，ＦＢ２は、第１位相検出部６２０Ａ及び第２位相検出部６２０Ｂに送信される。第１位相検出部６２０Ａ及び第２位相検出部６２０Ｂの各々は、入力バッファ６１０から受信した基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ１，ＦＢ２とを比較して、第１遅延部６５０Ａ及び第２遅延部６５０Ｂが、第１内部クロックＣＬＫＩＮ１及び第２内部クロックＣＬＫＩＮ２をどれだけ遅延させるかを決定する第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒ及び第２遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｆを出力する。
【００５０】
第１位相検出部６２０Ａから出力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒは、第１遅延部６５０Ａに入力されるだけでなく、電磁妨害（ＥＭＩ）検出部６９０にも送信される。電磁妨害（ＥＭＩ）検出部６９０は、第１位相検出部６２０Ａの出力による電磁妨害の発生を判別するもので、電磁妨害の発生を検出すると、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬを第１遅延部６５０Ａに出力して、１つの周波数ではなく、遅延固定範囲内の一定の周波数帯域を有するようにＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬを帯域拡散させる。
【００５１】
図６を参照すると、ＤＬＬ回路は、第１内部クロックＣＬＫＩＮ１に対してＤＬＬ動作を行ってＤＬＬクロックを出力する第１内部遅延回路と、第２内部クロックＣＬＫＩＮ２に対してＤＬＬ動作を行う第２内部遅延回路とに分けることができる。第１内部クロックＣＬＫＩＮ１及び第２内部クロックＣＬＫＩＮ２に対して各々ＤＬＬ動作を行うのは、第１遅延部６５０Ａ及び第２遅延部６５０Ｂがより迅速に遅延固定するようにし、第１ＤＣＣ混合部６６０Ａ及び第２ＤＣＣ混合部６６０Ｂが、デューティ比を５０：５０に補正するのに有効である。しかし、第１内部クロックＣＬＫＩＮ１及び第２内部クロックＣＬＫＩＮ２に対して各々ＤＬＬ動作を行うと、電力消費が多くなるため、第１位相検出部６２０Ａが位相固定を検出すると、第１遅延部６５０Ａ及び第２遅延部６５０Ｂがそれ以上遅延量を調整する必要がなくなり、第２位相検出部６２０Ｂは、電力消費を減らすために動作を止める。すなわち、遅延固定状態では、第２ＤＣＣ混合部６６０Ｂ及び第２レプリカ遅延ライン６７０Ｂを備える第２内部遅延回路が動作を止める。
【００５２】
図７は、図６に示す第１遅延部６５０Ａを説明するためのブロック図である。
【００５３】
同図に示すように、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒ及び電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬを受信する第１遅延部６５０Ａは、リセット制御部６５１と、遅延改善制御部６５２と、第１遅延ライン制御部６５４と、第１遅延ライン６５６と、第１混合制御部６５８と、第１混合部６５９とを備える。
【００５４】
リセット制御部６５１は、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬに応答して、Ｎ（自然数）個のリセット信号ＲＳＴ＜１：Ｎ＞のうち、既に設定されている一部の信号をアクティブにする。本発明では、ＤＬＬ回路の全体を初期化する必要がある場合は、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞の全てをアクティブにするが、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬがアクティブになって電磁波の放射が基準値を超えると予想される場合は、一部のリセット信号のみをアクティブにして第１遅延ライン６５６の動作時点を調整し、第１混合部６５９の動作を抑制（ストップ）して、立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫの周波数が固定しないようにする。入力信号である電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬのアクティブに応答して、出力信号であるＮ個のリセット信号ＲＳＴ＜１：Ｎ＞の一部をアクティブにするリセット制御部６５１の回路構成は、当業者であれば多様な方法で容易に設計できるため、ここでは回路構成についての詳細な説明は省略する。
【００５５】
遅延改善制御部６５２は、内部周期信号Ｄを受信して、第１遅延ライン６５６の遅延量を変更する周期を決定する周期信号ＰＵ＿４〜ＰＵ＿Ｎを第１遅延ライン制御部６５４に出力するが、リセット制御部６５１から出力されたＮ個のリセット信号ＲＳＴ＜１：Ｎ＞の一部のアクティブになった信号によって信号ＰＵ＿４〜ＰＵ＿Ｎの一部が初期化し、第１遅延ライン制御部６５４の動作を進めたり又は遅らせることができる。第１遅延ライン制御部６５４は、遅延改善制御部６５２から出力される周期信号ＰＵ＿４〜ＰＵ＿Ｎに対応して、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒを受信し、第１遅延ライン６５６の遅延量を制御する遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴを出力する。第１遅延ライン６５６は、入力される第１内部クロックＣＬＫＩＮ１が遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴに応じて、通過する単位遅延素子の数を異ならせて遅延量を調整する。ここで、第１遅延ライン６５６から出力された第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫは、単位遅延素子の遅延量だけの位相差を有する。第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫは、第１混合部６５９を介して位相が精密に再調整される。
【００５６】
リセット制御部６５１から出力されたＮ個のリセット信号ＲＳＴ＜１：Ｎ＞は、第１混合部６５９を制御する第１混合制御部６５８にも入力される。第１混合制御部６５８は、第１遅延ライン制御部６５４から遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴを受信し、第１遅延ライン６５６内の単位遅延素子が有する遅延量をＮ（自然数）等分して、位相を制御することができる精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢを出力する。第１混合部６５９は、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢに応答して、第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫを受信し、第１遅延ライン６５６内の単位遅延素子が有する遅延量の１／Ｎ単位まで位相を精密に調整して、基準クロックＲＥＦ＿ＣＬＫと位相が固定された立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫを出力する。このとき、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞の一部がアクティブになる場合、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢのうちアクティブになったリセット信号に対応するものは初期化される。
【００５７】
図８は、図６に示す電磁妨害（ＥＭＩ）検出部６９０を説明するための回路図である。電磁妨害（ＥＭＩ）検出部６９０は、第１位相検出部６２０Ａから出力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒが、一定周期の間、同じ結果なのかを確認して、立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫ又はＤＬＬクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬによる電磁波の放射の可能性を判断する。特に、電磁妨害検出部６９０は、第１位相検出部６２０Ａの出力が一定周期の間、同じであると、電磁妨害の可能性を認め、第１遅延部６５０ＡのＤＬＬ動作を抑制（ストップ）する。
【００５８】
同図に示すように、電磁妨害検出部６９０は、システムクロックＣＬＫのＫ（自然数）周期の間に第１位相検出部６２０Ａの出力を受信して格納している結果格納部６９２と、結果格納部６９２に格納されているＫ個の出力が全て同じ場合、電磁妨害が発生しているものと判断する論理結合部６９４とを備える。例えば、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒが、Ｋ周期の間に論理ハイレバル（Ｈ）又は論理ローレベル（Ｌ）で入力される場合、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬは、論理ローレベル（Ｌ）でアクティブになる。反面、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒが、Ｋ周期の間に少なくとも１回以上、論理ハイレバル（Ｈ）及び論理ローレベル（Ｌ）であると、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬは、論理ハイレバル（Ｈ）で非アクティブになる。
【００５９】
より具体的に説明すると、結果格納部６９２は、第１位相検出部６２０Ａから出力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒを受信し、システムクロックＣＬＫに応答して伝達するためのＫ個の直列接続したフリップフロップを備える。各々のフリップフロップは、Ｋ周期の間、最初に入力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒの値Ｋから、最後に入力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒの値（Ａ）まで出力する。論理結合部６９４は、Ｋ個のフリップフロップの出力Ａ，Ｂ，Ｃ，…，Ｋに対して否定論理積演算を行うＮＡＮＤゲートと、ＮＡＮＤゲートの出力を、最後に入力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒの値（Ａ）に対応して出力する第１伝送ゲートと、Ｋ個のフリップフロップの出力Ａ，Ｂ，Ｃ，…，Ｋに対して論理和演算を行うＯＲゲートと、ＯＲゲートの出力を、最後に入力された第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒの値（Ａ）を反転した値（／Ａ）に対応して出力する第２伝送ゲートとを備える。ここで、フリップフロップの個数であるＫは、リセット信号の個数であるＮと同じか又はより小さい。
【００６０】
図９Ａは、図７に示す遅延改善制御部６５２を説明するための回路図である。
【００６１】
同図に示すように、遅延改善制御部６５２は、制御信号ＣＴＲＬに対応して内部周期信号Ｄを伝達するマルチプレクサＭＵＸと、システムクロックＣＬＫの周期に対応してマルチプレクサＭＵＸの出力を受信して、周期信号ＰＵ＿４〜ＰＵ＿Ｎを出力し、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞によって初期化される複数のフリップフロップＤＦＦとを備える。
【００６２】
ＤＬＬ回路が動作する間、第１位相検出部６２０Ａは、フィードバッククロックＦＢ１と基準クロックＲＥＦ＿ＣＬＫとの位相を継続して比較し、その結果に基づいて、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒとして出力する。このとき、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒの値は継続的に変化し得、その度に第１遅延ライン６５６の遅延値を変更すると、電力消費が過度に多くなるおそれがあり、フィードバッククロックＦＢ１と基準クロックＲＥＦ＿ＣＬＫとの位相差が大きくないため、第１遅延ライン６５６の遅延量の変化によって第１位相検出部６２０Ａの出力に一貫性がなく、相反した結果を繰り返して出力する可能性があるが、その度に第１遅延ライン６５６の遅延値を変更するのは、却って、ＤＬＬ回路が位相固定状態になるのを妨害する可能性もある。したがって、第１位相検出部６２０Ａの出力がシステムクロックＣＬＫの何周期かの間に同じ結果を出力する場合、遅延改善制御部６５２は、第１遅延更新信号ＤＥＬＡＹ＿ＵＰ＿Ｒが有効であると判断し、第１遅延ライン制御部６５４が動作できるようにする。
【００６３】
また、本発明では、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬによってＮ個のリセット信号ＲＳＴ＜１：Ｎ＞の一部がアクティブになると、アクティブになったリセット信号に応答するフリップフロップは初期化される。これによって、遅延改善制御部６５２から出力される周期信号ＰＵ＿４〜ＰＵ＿Ｎの位相が変更されて、第１遅延ライン制御部６５４の動作時点が変わる。
【００６４】
図９Ｂは、図７に示す第１混合制御部６５８を説明するためのブロック図である。
【００６５】
同図に示すように、第１混合制御部６５８は、Ｎ個の単位位相混合制御部（ＭＩＸ＿ＣＴＲＬ）を備える。各々の単位位相混合制御部は、第１遅延ライン制御部６５４から遅延制御信号ＳＨＩＦＴ＿ＬＥＦＴ，ＳＨＩＦＴ＿ＲＩＧＨＴを受信して、第１混合部６５９内に備えられている単位位相混合器を制御する精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢを出力するが、Ｎ個の単位位相混合制御部は、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞がアクティブになると、初期化される。
【００６６】
ＤＬＬ回路が初期化される場合、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞が全てアクティブになるため、Ｎ個の単位位相混合制御部も初期化されるが、ＤＬＬ動作中に、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬによってＮ個のリセット信号ＲＳＴ＜１：Ｎ＞の一部がアクティブになると、アクティブになったリセット信号に応答する既に設定されている個数の単位位相混合制御部のみが初期化される。したがって、第１混合制御部６５８内のイネーブルされる単位位相混合制御部の数が変わる。
【００６７】
図９Ｃは、図７に示す第１混合部６５９を説明するための回路図である。
【００６８】
同図に示すように、第１混合部６５９は、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢによってイネーブルされるＮ個の第１単位位相混合器を備える第１位相混合部６５９＿１と、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢの反転値Ｔ１Ｂ，Ｔ１，Ｔ２Ｂ，Ｔ２，…，ＴＮＢ，ＴＮによってイネーブルされるＮ個の第２単位位相混合器を備える第２位相混合部６５９＿２とを備え、第１位相混合部６５９＿１及び第２位相混合部６５９＿２内の単位位相混合器は、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞のうちアクティブになった数だけディセーブル（無効化）される。立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫは、第１位相混合部６５９＿１及び第２位相混合部６５９＿２の出力を合わせて生成される。
【００６９】
単位位相混合器は、精密制御信号に対応して、入力信号の伝達速度を制御する三相インバータで構成されており、各々の第１位相混合部６５９＿１及び第２位相混合部６５９＿２は、第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫに対して、Ｎ個が並列接続した形態である。ここで、並列接続したＮ個の単位位相混合器は、精密制御信号Ｔ１，Ｔ１Ｂ，Ｔ２，Ｔ２Ｂ，…，ＴＮ，ＴＮＢに応答して、互いに異なる信号駆動能力を有するため、入力される第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫ各々の位相が変わる間（立上りエッジ又は立下りエッジ）にＮ個の単位位相混合器は、位相の変化速度を変更することができる。例えば、Ｎ個の単位位相混合器が全てイネーブルされて第１内部遅延クロックＣ０ＣＬＫを伝達する場合、遅延値は最小になり、１つの単位位相混合器がイネーブルされる場合、遅延値は最大になる。
【００７０】
電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬが非アクティブになっている場合、第１位相混合部６５９＿１内のＭ（１より大きく、Ｎより小さい自然数）個の単位位相混合器がイネーブルされると、第２位相混合部６５９＿２では、Ｎ−Ｍ個の単位位相混合器がイネーブルされて対称的に動作する。そして、第１位相混合部６５９＿１及び第２位相混合部６５９＿２から出力された信号は、組み合わされて立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫとして出力される。これによって、第１混合部６５９は、第１遅延ライン６５６を構成する単位遅延素子が有する遅延量の１／Ｎ単位まで位相調整が可能である。
【００７１】
一方、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬがアクティブになった場合は、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞のうちアクティブになった数だけ、第１位相混合部６５９＿１の単位位相混合器がディセーブルされて、第２位相混合部６５９＿２の単位位相混合器も同数だけディセーブルされる。
【００７２】
すなわち、第１位相混合部６５９＿１及び第２位相混合部６５９＿２内の複数の単位位相混合器が非対称的に動作する。これによって、立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫは、１つの周波数を有するクロックではなく、遅延固定範囲内で変化する周波数帯域を有するクロックになる。したがって、半導体メモリ装置は、立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫによる電磁妨害を抑制することができる。更に、第１遅延ライン６５６の出力について、ＤＬＬ動作によってシステムクロックが半導体メモリ装置の内部で遅延する値を補償するための範囲をはずれることのないように位相を調整することによって、周波数が固定していない立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫをデータ出力の基準として用いても誤動作が発生しない。
【００７３】
図１０は、図６に示す半導体メモリ装置の動作を説明するためのタイミングチャートである。
【００７４】
同図に示すように、第１位相検出部６２０Ａ及び第２位相検出部６２０Ｂは、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ１，ＦＢ２とを比較し、その結果を出力する。第１位相検出部６２０Ａから出力された比較結果が一定周期の間、継続的に同じであると、第１位相検出部６２０Ａ及び第２位相検出部６２０Ｂから出力された結果のＮ個のリセット信号ＲＳＴ＜１：Ｎ＞の一部がアクティブになった場合、遅延改善制御部６５２から出力された周期信号ＰＵ＿４〜ＰＵ＿Ｎの位相が変更されて、第１遅延部６５０Ａ及び第２遅延部６５０Ｂの遅延量を調整する第１遅延ライン制御部６５４の動作時点が変わる。
【００７５】
第１混合部６５９では、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬがアクティブになった場合、第１遅延部６５０Ａ内の遅延ラインから出力された第１内部遅延クロックＣ０ＣＬＫ及び第２内部遅延クロックＣ１ＣＬＫは、第１混合部６５９を介して精密に位相が再調整される。しかし、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬがアクティブになった場合、Ｎ個のリセット信号ＲＳＴ＜１：Ｎ＞のうち４つがアクティブになると、位相の調整は、第１混合部６５９内の４つの単位位相混合器がディセーブルされて、第１遅延ライン６５６の単位遅延素子が有する遅延量の１／（Ｎ−４）単位まで可能になる。したがって、第１混合部６５９から出力される立上り遅延クロックＲＩＳＩＮＧ＿ＣＬＫの位相と周波数は、電磁妨害制御信号ＥＭＩ＿ＣＯＮＴＲＯＬがアクティブになる前と相違する。
【００７６】
前述したように、本発明による半導体メモリ装置では、ＤＬＬ回路で電磁妨害（ＥＭＩ）が発生し得る条件を検出して、電磁妨害が発生する場合、精密に位相が調整されている立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬの位相と周波数を変更できるようにする。これによって、本発明は、高い周波数を有する立上りＤＬＬクロックＲＣＬＫＤＬＬ及び立下りＤＬＬクロックＦＣＬＫＤＬＬの電力が、米国連邦通信委員会で規定している電磁波の規制勧告値ＦＣＣ  ｌｉｍｉｔを超えないようにするために、遅延固定範囲内で一定の周波数帯域を有するように帯域拡散を可能にすることによって、半導体メモリ装置内での電磁妨害による内部構成要素の誤作動を予め遮断し得るようにする。
【００７７】
本発明による半導体メモリ装置は、高い周波数のクロックを用いる場合、ＤＬＬ回路から出力されるＤＬＬクロックの周波数を１つに固定することによって発生し得る電磁妨害を抑制し、かつ、位相を固定しないことで、電磁妨害による周辺構成要素の誤動作を防止し、動作の信頼性を高めることができるという長所がある。
【００７８】
また、本発明は、ＤＬＬクロックがクロックの遅延時間を補償し、データの入出力時点を制御するための遅延固定範囲内で位相が変動できるようにすることによって、高速に動作する半導体メモリ装置の好ましいデータの入出力時点を安定的に保障することができる。
【００７９】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるのではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能なことは、本発明の属する技術分野における通常の知識を有する者に明らかであろう。
【図面の簡単な説明】
【００８０】
【図１】クロックの帯域拡散動作を説明するための概念図である。
【図２】一般的な半導体メモリ装置に備えられているＤＬＬ回路を説明するためのブロック図である。
【図３】図２に示す第１遅延部を説明するためのブロック図である。
【図４Ａ】図３に示す遅延改善制御部を説明するための回路図である。
【図４Ｂ】図３に示す第１混合制御部を説明するためのブロック図である。
【図４Ｃ】図３に示す第１混合部を説明するための回路図である。
【図５】図２に示す半導体メモリ装置の動作を説明するためのタイミングチャートである。
【図６】本発明の一実施形態による半導体メモリ装置に備えられているＤＬＬ回路を説明するためのブロック図である。
【図７】図６に示す第１遅延部を説明するためのブロック図である。
【図８】図６に示す電磁妨害（ＥＭＩ）検出部を説明するための回路図である。
【図９Ａ】図７に示す遅延改善制御部を説明するための回路図である。
【図９Ｂ】図７に示す第１混合制御部を説明するためのブロック図である。
【図９Ｃ】図７に示す第１混合部を説明するための回路図である。
【図１０】図６に示す半導体メモリ装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００８１】
６１０        入力バッファ
６２０Ａ      第１位相検出部
６２０Ｂ      第２位相検出部
６３０        ＤＣＣ制御部
６４０        ＤＣＣ位相検出部
６５０Ａ      第１遅延部
６５０Ｂ      第２遅延部
６６０Ａ      第１ＤＣＣ混合部
６６０Ｂ      第２ＤＣＣ混合部
６７０Ａ      第１レプリカ遅延ライン
６７０Ｂ      第２レプリカ遅延ライン
６８０Ａ      第１位相分離部
６８０Ｂ      第２位相分離部
６９０        電磁妨害（ＥＭＩ）検出部
【図１】
2009117017.tif 000003
【図２】
2009117017.tif 000004
【図３】
2009117017.tif 000005
【図４Ａ】
2009117017.tif 000006
【図４Ｂ】
2009117017.tif 000007
【図４Ｃ】
2009117017.tif 000008
【図５】
2009117017.tif 000009
【図６】
2009117017.tif 000010
【図７】
2009117017.tif 000011
【図８】
2009117017.tif 000012
【図９Ａ】
2009117017.tif 000013
【図９Ｂ】
2009117017.tif 000014
【図９Ｃ】
2009117017.tif 000015
【図１０】
2009117017.tif 000016