(57)【要約】【課題】所望の仕事関数を示すＮｉベースのフルシリサイドゲート電極を具備した半導体装置を、サーマルバジェットを大きくせずに製造する半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にポリシリコンゲート電極層３を形成し、ポリシリコンゲート電極層３上に、Ｃｏ膜４を介してＮｉ膜５を形成し、アニール処理をして、ＳｉリッチなシリサイドであるＮｉＳｉ2を含むフルシリサイドゲート電極６を形成する。【選択図】図１
2009049273.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンゲート電極層を形成する工程と、
前記ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成する工程と、
アニール処理をしてニッケルダイシリサイドを含むフルシリサイドゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アニール後に前記ポリシリコンゲート電極層のシリコンと、ニッケルの組成比が略２：１になるように前記ニッケル膜を堆積することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記コバルト膜の膜厚を略１ｎｍ以下としたことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記コバルト膜の膜厚を変化させることにより、前記ニッケルダイシリサイドの組成比を制御することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、Ｎチャネル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記アニール処理が、前記Ｎチャネル型ＭＯＳＦＥＴと前記Ｐチャネル型ＭＯＳＦＥＴを同時に同一の温度で行うことを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にゲート電極をシリサイドで構成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化を目的として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート材料であるポリシリコンを金属に置き換えるメタルゲートテクノロジの開発が加速している。メタルゲートテクノロジは、ポリシリコンゲートを用いた場合に課題となるゲートの空乏化を抑制でき、ゲートのシート抵抗も大幅に削減できることから、半導体集積回路の高速化、高機能化に大きく貢献する技術として位置づけられている。
【０００３】
フルシリサイドゲート（fully silicided gate）はメタルゲートの一種であり、従来のようにソース／ドレイン及びポリシリコンゲート電極層の上部のみシリサイド化するのではなく、ゲート電極全体をシリサイド化したゲート構造である。このフルシリサイドゲートとして用いられる材料は、コバルト（Ｃｏ）やニッケル（Ｎｉ）など、既に半導体プロセスの材料として使われているものであるため、既存の生産ラインへの適用が容易であることなどから次世代ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の有力なテクノロジとして注目されている。
【０００４】
しかしながら、プロセスインテグレーションとゲートの仕事関数制御に問題があり、現状では実用までに至っていない。このうち、プロセスインテグレーションに関しては、ＣＭＰ（Chemical Mechanical Polishing）を用いる方法や、ハードマスクを使用する方法などの報告があり、解決の道筋は見えてきている。
【０００５】
一方、ゲートの仕事関数制御に関しては、従来のポリシリコンを用いた場合と同等の仕事関数を得ることが課題となっている。
たとえば、非特許文献１には、堆積するＮｉの膜厚を変えることで、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと略す）とＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと略す）のシリサイドの組成を変え、仕事関数を制御する方法が提案されている。非特許文献１によると、ＮＭＯＳではニッケルダイシリサイド（ＮｉＳｉ2）など、シリコン（Ｓｉ）リッチなシリサイドを用い、ＰＭＯＳでは逆にダイニッケルシリサイド（Ｎｉ2Ｓｉ）やＮｉ3ＳｉなどのＮｉリッチなシリサイドを用いることが仕事関数の観点から望ましいとされている。
【０００６】
ニッケルシリサイドの組成は、ポリシリコン上に堆積するＮｉの量と形成温度による。非特許文献１によると、ＰＭＯＳのゲート電極に有利なＮｉリッチなシリサイドは、Ｎｉ堆積膜厚を多くして４５０〜５５０℃の温度帯でアニールすることで形成できる。一方、ＮＭＯＳのゲート電極に有利なＳｉリッチなニッケルシリサイドは、Ｎｉ堆積膜厚を薄くして６５０℃以上の比較的高温でアニールすることで形成できる。
【０００７】
なお、従来、シリコン（１１１）面に沿ったファセットが入るのを防ぎ、均一なＮｉＳｉ２を形成するために、コバルト（Ｃｏ）層をＮｉとＳｉの間に挟んでアニールする技術があった（たとえば、特許文献１参照）。
【非特許文献１】K. Takahashi et al., IEDM Tech. Dig., p. 91, 2004
【特許文献１】特開２００２−３４３７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の技術では、ＮＭＯＳのゲート電極に適したＳｉリッチなニッケルシリサイドを形成する場合、６５０℃以上の高温でアニールする必要があるため、サーマルバジェットが大きくなるという問題や、アニールの際にＮｉの凝集が発生しやすく、安定なニッケルシリサイドの形成が非常に困難であるという問題があった。
【０００９】
本発明はこのような点に鑑みてなされたものであり、所望の仕事関数を示すニッケルベースのフルシリサイドゲート電極を具備した半導体装置を、サーマルバジェットを大きくせずに製造可能な、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者は、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンゲート電極層を形成する工程と、前記ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成する工程と、アニール処理をしてニッケルダイシリサイドを含むフルシリサイドゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法を提案する。
【００１１】
上記の方法によれば、ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成することで、比較的低温のアニール処理で、ニッケルダイシリサイドを含むフルシリサイドゲート電極が形成される。
【発明の効果】
【００１２】
本発明は、ポリシリコンゲート電極層上にコバルト膜を介してニッケル膜を形成することで、比較的低温のアニール処理で、ＮＭＯＳのゲート電極として好適な仕事関数を示すニッケルダイシリサイドを含むフルシリサイドゲート電極を形成することができる。これにより、サーマルバジェットを増加させずにすむ。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の概要を示す図である。
本実施の形態の半導体装置の製造方法は、Ｎｉベースのフルシリサイドゲート電極を具備するＭＯＳＦＥＴに関するものである。図１では、特にＮＭＯＳのゲートを形成する際の各工程における断面模式図を示している。ゲート部分のみ図示している。
【００１４】
まず、図１（Ａ）のように、Ｓｉ基板１上に、ゲート絶縁膜２を形成する。その後、ポリシリコンゲート電極層３を形成する（図１（Ａ））。続いて、ポリシリコンゲート電極層３上に薄いＣｏ膜４を形成し、その上にＮｉ膜５を形成する（図１（Ｂ））。ポリシリコンゲート電極層３とＮｉ膜５の膜厚は、ＳｉとＮｉの組成比が、およそ２：１になるようにしている。たとえば、ポリシリコンゲート電極層３の膜厚が５０ｎｍであれば、Ｎｉ膜５の膜厚は１５ｎｍであり、ポリシリコンゲート電極層３の膜厚が１００ｎｍであれば、Ｎｉ膜５の膜厚は３０ｎｍであると、上記の組成比２：１を満たす。このようなポリシリコンゲート電極層３、Ｃｏ膜４及びＮｉ膜５からなる積層構造に対して、アニール処理を行いシリサイド化することで、ＮｉＳｉ2を含むフルシリサイドゲート電極６を形成する（図１（Ｃ））。
【００１５】
このように、ポリシリコンゲート電極層３とＮｉ膜５の間に薄いＣｏ膜４を形成した場合、ポリシリコンゲート電極層３の上に直接Ｎｉ膜５を形成する場合（６５０℃以上）よりも低温（４５０〜５５０℃）のアニール処理で、ＮＭＯＳのゲート電極に適したＳｉリッチなＮｉＳｉ2を含むフルシリサイドゲート電極６を形成することができる。
【００１６】
以下、Ｃｏ膜４の膜厚を可変して、形成されるニッケルシリサイドの組成を検討した結果を示す。
図２は、コバルトの堆積膜厚を変えたときのＸＲＤ（X-Ray Diffraction）測定結果である。
【００１７】
縦軸が強度（Ａ．Ｕ．）、横軸がθ／２θである。
ここで用いたサンプルの作成条件は、以下の通りである。
まず、Ｓｉ基板１を酸化して５ｎｍのゲート絶縁膜（酸化膜）２を形成し、その上部にポリシリコンを５０ｎｍ堆積してポリシリコンゲート電極層３を形成する。その後、１０００℃１０秒のＲＴＡ（Rapid Thermal Annealing）を施す。これは不純物の活性化アニールを想定した処理である。続いて、ポリシリコンゲート電極層３の表面をフッ酸で前処理し自然酸化膜を除去して、Ｃｏ膜４とＮｉ膜５を連続でスパッタ堆積し、５００℃２分のＲＴＡを施す。Ｃｏ膜４は、０．８ｎｍ、１．６ｎｍ、２．３ｎｍとし、Ｎｉ膜５は１５ｎｍで一定としている。
【００１８】
図２のように、５００℃のアニール後には、いずれもＮｉＳｉ2が形成されていることがわかる。また、Ｃｏ膜４の膜厚を可変することで、ＮｉＳｉ2の組成比を制御できる。図２のように、Ｃｏ膜４の膜厚が薄いほうが、ＮｉＳｉ2が多く形成される。Ｃｏ膜４が０．８ｎｍでは、ニッケルモノシリサイド（ＮｉＳｉ）に起因するピークは、ほとんど見えなくなり、形成されるニッケルシリサイドが、ほとんどＮｉＳｉ2から構成されるようになることがわかった。すなわち、Ｃｏ膜４を略１ｎｍ以下とすることで、ＮｉＳｉ2を主成分としたニッケルシリサイドからなるフルシリサイドゲート電極６が得られる。
【００１９】
このように、薄いＣｏ膜４をポリシリコンゲート電極層３とＮｉ膜５との間に形成すると、比較的低温でＮｉＳｉ2が得られる理由については、十分解明されてはいない。しかしながら、アニール処理の際に、始めに結晶性のよいコバルトシリサイド（ＣｏＳｉ2）が形成され、その後にＣｏＳｉ2の結晶を介してポリシリコン中にＮｉが拡散していくことで、ＮｉＳｉ2が比較的安定に生成されるものと思われる。
【００２０】
以上のように、本実施の形態の半導体装置の製造方法によれば、ポリシリコンゲート電極層３上にＣｏ膜４を介してＮｉ膜５を形成することで、比較的低温のアニール処理で、ＮＭＯＳのゲート電極として好適な仕事関数を示すＮｉＳｉ2を含むニッケルシリサイドを形成することができる。そのため、サーマルバジェットを増加させずにすむ。
【００２１】
また、Ｃｏ膜４の膜厚を変更することで、形成されるニッケルシリサイドの組成を変更できるので、仕事関数を調整可能である。
次に、ＣＭＯＳを製造する場合を例にして、本実施の形態の半導体装置の製造方法を詳細に説明する。
【００２２】
なお、以下に示す製造条件などはあくまで一例であり、特にこれに限定されるものではない。
図３乃至図１０は、本実施の形態の半導体装置の製造方法の各工程における断面模式図である。
【００２３】
始めに、図３に至るまでの図示を省略した工程について簡単に説明する。まず、たとえばＳｉ（１００）Ｐ型基板１０（以下単にＳｉ基板１０という）の所定領域に、ＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域形成する。続いて、それぞれの極性のトランジスタ形成領域に、ドナー又はアクセプタを注入してウェルを形成し、閾電圧Ｖｔｈの調整のためのチャネル用のイオン注入を行い、チャネル領域を形成する。
【００２４】
その後、Ｓｉ基板１０の表面を熱酸化しゲート絶縁膜１１を形成する。このゲート絶縁膜１１には、熱酸化膜のほか、酸窒化膜やｈｉｇｈ−ｋ絶縁膜などを用いることも可能である。続いて、ゲート絶縁膜１１の上にＣＶＤ（Chemical Vapor Deposition）法などを用いてポリシリコンゲート電極層１２を、たとえば、５０ｎｍ形成し、その上にハードマスクとして窒化シリコン（ＳｉＮ）膜１３を、たとえば、５０ｎｍ形成する。
【００２５】
そして、ＮＭＯＳ及びＰＭＯＳのゲート電極部分を残して、ＳｉＮ膜１３、ポリシリコンゲート電極層１２及びゲート絶縁膜１１の３層をフォトリソグラフィ技術とエッチング技術により加工する。これにより、図３で示すように、ＮＭＯＳ、ＰＭＯＳが形成される領域（以下、それぞれＮＭＯＳ形成領域、ＰＭＯＳ形成領域という）のＳｉ基板１０上に、パターニングされたゲート絶縁膜１１、ポリシリコンゲート電極層１２、ＳｉＮ膜１３からなる積層構造が得られる。
【００２６】
その後、ＮＭＯＳ形成領域とＰＭＯＳ形成領域のうちのいずれか一方、たとえばＰＭＯＳ形成領域をレジストなどで覆い、ＮＭＯＳ形成領域に、上記の積層構造をマスクにして所定条件でイオン注入を行う。次に、もう一方の領域、すなわち、この場合にはＮＭＯＳ形成領域をレジストなどで覆い、ＰＭＯＳ形成領域に、上記の積層構造をマスクにして所定条件でイオン注入を行う。その後、所定条件で活性化アニールを行う。これにより、図４に示すように、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に、それぞれエクステンション領域１４ａ，１４ｂを形成する。
【００２７】
なお、エクステンション領域１４ａ，１４ｂの形成時には、イオン注入マスクとなる積層構造の側壁に薄いサイドウォール（図示せず）を形成しておいてから、イオン注入及び活性化アニールを行うようにしてもよい。ここでの活性化アニールは、次に説明する深いソース／ドレイン領域の形成後に一括で行ってもよい。
【００２８】
その後、ＣＶＤ法などを用いて全面にシリコン酸化膜を形成し、異方性エッチングを行い、ゲート絶縁膜１１、ポリシリコンゲート電極層１２、ＳｉＮ膜１３の側壁にサイドウォール１５を形成する。サイドウォール１５の横方向の厚さは、たとえば４０ｎｍとする。
【００２９】
なお、サイドウォール１５は、シリコン酸化膜以外の他の絶縁材料を用いて形成してもよい。また、たとえば、全面に薄くシリコン酸化膜を形成しておいてから、その上に厚くシリコン窒化膜を形成し、その後、異方性エッチングを行うことによって、内側にシリコン酸化膜、その外側にシリコン窒化膜が設けられた２重構造のサイドウォールを構成するようにしてもよい。
【００３０】
次に、サイドウォール１５をマスクにして、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれイオン注入を行い、活性化アニールを施すことで、深いソース／ドレイン領域１６ａ，１６ｂを形成する。ここまでの工程を経て図４の断面模式図に示す構造が得られる。
【００３１】
次に、ソース／ドレイン領域１６ａ，１６ｂのサリサイド工程を行う。
前処理として、フッ酸などでソース／ドレイン領域１６ａ，１６ｂの自然酸化膜を除去する。その後は、たとえばＮｉを２０ｎｍ程度スパッタ堆積して４００℃程度でアニールすると、ソース／ドレイン領域１６ａ，１６ｂに、ＮｉＳｉ１７が形成される。このとき、ゲート上部はハードマスクとして機能するＳｉＮ膜１３で覆われているため、シリサイド化しない。その後、後処理として硫酸で未反応Ｎｉを除去することで、図５の断面模式図に示す構造が得られる。
【００３２】
なお、ここではソース／ドレイン領域１６ａ，１６ｂのシリサイド用のメタルとしてＮｉを例に挙げたが、これに限定されず、Ｃｏ，タングステン（Ｗ），タンタル（Ｔａ），チタン（Ｔｉ），プラチナ（Ｐｔ）などの金属を代用としてもよい。アニール温度は、選択された金属によってそれぞれ異なる。
【００３３】
続いて、図６のようにＣＭＰストッパ膜１８及びＣＭＰ膜１９を堆積する。ＣＭＰストッパ膜１８には、ゲートのハードマスクと同様にＳｉＮ膜を用いる。また、ＣＭＰ膜１９にはシリコン酸化膜を用いる。
【００３４】
その後、ＣＭＰ処理を施すと図７のようになる。さらに、ポリシリコンゲート電極層１２上に残るＳｉＮ膜１３をリン酸などの薬液を使って除去することで、図８のような構造が得られる。
【００３５】
前述したように、ＮＭＯＳにはＮｉＳｉ2などのＳｉリッチなニッケルシリサイドを用い、ＰＭＯＳにはＮｉ2ＳｉやＮｉ3Ｓｉなど、Ｎｉリッチなニッケルシリサイドを用いることが、仕事関数の観点から適している。
【００３６】
そのため、図９のように、ＮＭＯＳ形成領域には、Ｃｏ膜２０とＮｉ膜２１を堆積し、ＰＭＯＳ形成領域には、Ｎｉ膜２２単層を堆積している。
具体的には、図８の状態において、たとえば、ウェハ全面を酸化膜などで覆い、フォトリソグラフィ技術とエッチング技術により、まず、ＮＭＯＳ形成領域のみ開口する。この状態で、ＣｏとＮｉを連続スパッタ堆積することで、Ｃｏ膜２０とＮｉ膜２１の積層構造を形成することができる。同様に、酸化膜堆積、フォトリソグラフィ技術、エッチング技術を用いてＰＭＯＳ形成領域のみ開口したのち、Ｎｉをスパッタ堆積することで、単層のＮｉ膜２２を形成することができる。
【００３７】
ＮＭＯＳ形成領域に堆積するＮｉ膜２１の膜厚は、ポリシリコンゲート電極層１２の膜厚が５０ｎｍであるので、ＳｉとＮｉの組成比が２：１を満たすように、１５ｎｍとする。Ｃｏ膜２０の膜厚は、前述の図２のＸＲＤ測定の結果から、略１ｎｍ以下にすると、ＮｉＳｉ2を主成分としたニッケルシリサイドを形成できるので、たとえば０．８ｎｍとする。なお、Ｃｏ膜２０の厚さを変えることで、図２のＸＲＤ測定の結果のように、形成されるニッケルシリサイドの組成を変えることができる。
【００３８】
一方、ＰＭＯＳ形成領域のゲートには、ＮｉリッチなＮｉ2Ｓｉなどを含むニッケルシリサイドを形成することが望ましいため、堆積するＮｉ膜２２の膜厚を厚くする。たとえば、ポリシリコンゲート電極層１２の膜厚が５０ｎｍの場合、３０ｎｍ〜２００ｎｍとする。但し、あまり厚いと、その後の未反応のＮｉを除去する工程でＮｉを除去しきれなくなるため、適宜選択する。
【００３９】
その後、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域同時に同じ温度、たとえば４５０〜５５０℃でアニール処理を行う。アニール時間はアニール温度及びスループットを考慮して、たとえば１０秒〜１２０秒とする。これにより、ＮＭＯＳ形成領域では、ポリシリコンゲート電極層１２、Ｃｏ膜２０、Ｎｉ膜２１による積層構造がシリサイド化され、ＮｉＳｉ2を主成分としたニッケルシリサイドからなるフルシリサイドゲート電極２３が形成される。また、ＰＭＯＳ形成領域では、ポリシリコンゲート電極層１２、Ｎｉ膜２２からなる積層構造がシリサイド化され、Ｎｉリッチなニッケルシリサイドからなるフルシリサイドゲート電極２４が形成される。さらに、未反応の金属を硫酸などで除去することで、図１０の構造が得られる。
【００４０】
以降は、公知の方法に従って層間絶縁膜、コンタクト、配線などを形成し、半導体装置を完成する。
このように、本実施の形態の半導体装置の製造方法では、ポリシリコンゲート電極層１２とニッケル膜２１との間にＣｏ膜２０を形成してシリサイド化のためのアニール処理を行うと、４５０〜５５０℃の比較的低温でＳｉリッチなフルシリサイドゲート電極２３を形成することができる。この温度帯は、ＰＭＯＳ形成領域側のゲートのシリサイド化のアニール温度とほぼ等しい。すなわち、シリサイド化のアニール処理を、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域で同時に行うことができ、サーマルバジェットを増やすことなくＮＭＯＳとＰＭＯＳで異なる組成のフルシリサイドゲート電極を実現できる。
【００４１】
なお、上記の説明ではゲートのシリサイド化にＮｉを用いたが、Ｐｔ，Ｗ，Ｔａ，Ｔｉなどの金属をＮｉに混合させたものを用いてもよい。
【図面の簡単な説明】
【００４２】
【図１】本実施の形態の半導体装置の製造方法の概要を示す図である。
【図２】コバルトの堆積膜厚を変えたときのＸＲＤ測定結果である。
【図３】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その１）。
【図４】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その２）。
【図５】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その３）。
【図６】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その４）。
【図７】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その５）。
【図８】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その６）。
【図９】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その７）。
【図１０】本実施の形態の半導体装置の製造方法の各工程における断面模式図である（その８）。
【符号の説明】
【００４３】
１  Ｓｉ基板
２  ゲート絶縁膜
３  ポリシリコンゲート電極層
４  Ｃｏ膜
５  Ｎｉ膜
６  フルシリサイドゲート電極
【図１】
2009049273.tif 000003
【図２】
2009049273.tif 000004
【図３】
2009049273.tif 000005
【図４】
2009049273.tif 000006
【図５】
2009049273.tif 000007
【図６】
2009049273.tif 000008
【図７】
2009049273.tif 000009
【図８】
2009049273.tif 000010
【図９】
2009049273.tif 000011
【図１０】
2009049273.tif 000012