(57)【要約】【課題】半導体集積回路に設けられる端子の数を増やすことなく、より多くの動作モードを実現でき、しかも構成や機能の追加を最小限にする半導体集積回路を提供する。【解決手段】複数の動作モードを設定可能な主回路１０２と、主回路１０２の動作モードを設定するためのモード設定回路１０１と、端子１０４ｂ及び端子１０４ｃを含む半導体集積回路において、モード設定回路１０１が、クロック信号ＣＬＫの立ち上がるタイミングにおいて、端子１０４ａから入力された信号ＳAと、信号１０４ｃから入力された信号ＳCとの異同に基づいて、主回路１０２の動作モードを設定する。【選択図】  図１
2009182138.tif 000002
【特許請求の範囲】
【請求項１】
複数の動作モードを設定可能な主回路と、
前記主回路の動作モードを設定するためのモード設定回路と、第１端子及び第２端子を含む半導体集積回路であって、
前記モード設定回路は、所定のタイミングにおいて、
前記第１端子から入力された第１信号と、前記第２端子から入力された第２信号との異同に基づいて、前記主回路の動作モードを設定することを特徴とする半導体集積回路。
【請求項２】
前記モード設定回路は、
前記第２信号の論理レベル及び前記第２信号を加工して得られる信号の論理レベルが第１のレベルで一致する場合、前記第２信号の論理レベル及び前記第２信号を加工して得られる信号の論理レベルが前記第１のレベルと異なる第２のレベルで一致する場合、前記第２信号の論理レベル及び前記第２信号を加工して得られる信号の論理レベルが異なる場合、のいずれかの場合に対応した動作モードを設定することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記モード設定回路は、
前記第１信号を反転させて反転信号を生成するインバータと、
前記第２信号を遅延させて遅延信号を生成する遅延素子と、
前記遅延信号を前記反転信号に同期させて第１同期信号を生成する第１同期信号生成回路と、
前記遅延信号を前記第１信号に同期させて第２同期信号を生成する第２同期信号生成回路と、
前記第１同期信号の論理レベルと前記第２同期信号の論理レベルとを比較する比較回路と、を備え、
前記比較回路による比較の結果に基づいて、前記主回路の動作モードを設定することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第２信号を前記第１信号とし、かつ前記第２信号及び前記第１信号は共に所定の繰返し周波数を有する信号であることを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項５】
前記第２信号を前記第１信号とし、かつ前記第２信号及び前記第１信号は共に前記主回路の動作のためのマスタクロックに同期した信号であることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１信号の周波数を分周して前記インバータに入力する第１分周器、前記第２信号の周波数を分周して前記遅延素子に入力する第２分周器をさらに備えたことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
複数の動作モードを設定可能な主回路と、前記主回路の動作モードを設定するためのモード設定回路と、第１端子及び第２端子を含む半導体集積回路の動作モード設定方法であって、
所定のタイミングにおいて、前記第１端子から入力された第１信号と、前記第２端子から入力された第２信号との異同を判定する異同判定工程と、
前記移動判定工程において判定された異同に基づいて、前記主回路の動作モードを設定する動作モード設定工程と、
を含むことを特徴とする半導体集積回路のモード設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路のモード設定方法に係り、特に複数の動作モードを有する半導体集積回路及び半導体集積回路のモード設定方法に関する。
【背景技術】
【０００２】
半導体集積回路には、複数の動作モードを有するものがある。半導体集積回路の動作モードは、入力された信号のパターンによって決定する。動作モードを設定するための信号を設定信号と記す。
設定信号は、一般的に所定の電圧レベルの電圧信号であって、半導体集積回路に設けられた端子から回路内に入力される。電圧レベルがＨｉｇｈレベル（レベルＨ）とＬｏｗレベル（レベルＬ）の２種類だけであれば、半導体集積回路を２種類の動作モードで動作させることができる。２種類以上の動作モードで半導体集積回路を動作させる場合には、端子を複数設け、端子と信号がレベルＨであるか、レベルＬであるかの組合せによって２つ以上の信号のパターンを生成する。
【０００３】
端子を複数設けることなく２つ以上の信号パターンを生成するためには、２段階以上のレベルの設定信号を生成し、半導体集積回路の内部に設定信号の電圧レベルを検出する電圧検出回路を設けることが必要である。半導体集積回路の側で電圧を検出する従来技術としては、例えば、特許文献１が挙げられる。特許文献1に記載された半導体装置は、チップの端子に接続される抵抗に流れる電流を検出し、電流の値に基づいて設定信号を生成している。
【特許文献１】特開２００７−５９６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、独立した端子を複数設けることは、半導体集積回路のチップ面積を増大させる。また、端子数が制限されている場合、設定信号を入力するための端子を確保することが困難になる。
また、設定信号の電圧レベルを２つ以上の多段階に設定することは、抵抗を使って分圧すれば比較的簡易に実現可能であるが、多くの外付け部品が必要となる。そして、半導体集積回路内に電流が流れるため、低消費電力化にとっては不利である。さらに、外部で、複数のパターンを有する設定信号を生成して入力する方式は、半導体集積回路の外部で設定信号を制御するための専用の機能が必要になる。
本発明は、以上の点に鑑みてなされたものであって、半導体集積回路が有する端子の数を増やすことなく、より多くの動作モードによる動作を実現でき、しかも構成や機能の追加を最小限にする半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するため、本発明の請求項１の半導体集積回路は、複数の動作モードを設定可能な主回路と、前記主回路の動作モードを設定するためのモード設定回路と、第１端子及び第２端子を含む半導体集積回路であって、前記モード設定回路は、所定のタイミングにおいて、前記第１端子から入力された第１信号と、前記第２端子から入力された第２信号との異同に基づいて、前記主回路の動作モードを設定することを特徴とする。
【０００６】
本発明の請求項２に記載の半導体集積回路は、請求項１に記載の発明において、前記モード設定回路が、前記第２信号の論理レベル及び前記第２信号を加工して得られる信号の論理レベルが第１のレベルで一致する場合、前記第２信号の論理レベル及び前記第２信号を加工して得られる信号の論理レベルが前記第１のレベルと異なる第２のレベルで一致する場合、前記第２信号の論理レベル及び前記第２信号を加工して得られる信号の論理レベルが異なる場合、のいずれかの場合に対応した動作モードを設定することを特徴とする。
【０００７】
本発明の請求項３に記載の半導体集積回路は、請求項１に記載の発明において、前記モード設定回路が、前記第１信号を反転させて反転信号を生成するインバータと、前記第２信号を遅延させて遅延信号を生成する遅延素子と、前記遅延信号を前記反転信号に同期させて第１同期信号を生成する第１同期信号生成回路と、前記遅延信号を前記第１信号に同期させて第２同期信号を生成する第２同期信号生成回路と、前記第１同期信号の論理レベルと前記第２同期信号の論理レベルとを比較する比較回路と、を備え、前記比較回路による比較の結果に基づいて、前記主回路の動作モードを設定することを特徴とする。
【０００８】
本発明の請求項４に記載の半導体集積回路は、請求項１または請求項２記載の発明において、前記第２信号を前記第１信号とし、かつ前記第２信号及び前記第１信号は共に所定の繰返し周波数を有する信号であることを特徴とする。
本発明の請求項５に記載の半導体集積回路は、請求項４に記載の発明において、前記第２信号を前記第１信号とし、かつ前記第２信号及び前記第１信号は、共に前記主回路の動作のためのマスタクロックに同期した信号であることを特徴とする。
【０００９】
本発明の請求項６に記載の半導体集積回路は、請求項５に記載の発明において、前記第１信号の周波数を分周して前記インバータに入力する第１分周器、前記第２信号の周波数を分周して前記遅延素子に入力する第２分周器をさらに備えたことを特徴とする。
本発明の請求項７に記載の動作モード設定方法は、複数の動作モードを設定可能な主回路と、前記主回路の動作モードを設定するためのモード設定回路と、第１端子及び第２端子を含む半導体集積回路の動作モード設定方法であって、所定のタイミングにおいて、前記第１端子から入力された第１信号と、前記第２端子から入力された第２信号との異同を判定する異同判定工程と、前記移動判定工程において判定された異同に基づいて、前記主回路の動作モードを設定する動作モード設定工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
請求項１に記載の発明は、所定のタイミングにおいて、第１端子から入力された第１信号と、第２端子から入力された第２信号との異同に基づいて主回路の動作モードを設定するモード設定回路を備えている。このため、第１信号と第２信号が同じであるという条件に基づく動作モードを設定することができるので、端子の数を変更することなく、動作モードを増やすことができる半導体集積回路を提供することができる。
【００１１】
請求項２に記載の発明は、第２信号の論理レベル及び第２信号を加工して得られる信号の論理レベルの異同に基づいて動作モードを設定することができる。このため、比較的簡易な構成でありながら正確に信号の異同を判断するモード設定回路を実現することができる。
請求項３に記載の発明は、遅延信号を反転信号に同期させて第１同期信号を生成し、遅延信号を前記第１信号に同期させて第２同期信号を生成し、第１同期信号の論理レベルと第２同期信号の論理レベルとを比較することによって主回路の動作モードを設定することができる。このため、比較的簡易な構成でありながら正確に信号の異同を判断するモード設定回路を実現することができる。
【００１２】
請求項４に記載の発明は、第２信号を前記第１信号とし、かつ第２信号及び第１信号が共に所定の繰返し周波数を有する信号であるから、構成を追加することなく、モード設定回路や主回路の動作タイミングを制御することができる。また、第１信号と第２信号とを兼用して使うので、外部からの制御の追加を最小限に抑えることができる。
本発明の請求項５に記載の発明は、第２信号を第１信号とし、かつ第２信号及び第１信号が共に主回路の動作のためのマスタクロックに同期した信号であるから、構成を追加することなく、モード設定回路や主回路の動作タイミングを適正に制御することができる。また、マスタクロックである第１信号と第２信号とを兼用して使うので、外部からの制御の追加を最小限に抑えることができる。
【００１３】
本発明の請求項６に記載の発明は、第１信号、第２信号を分周しているので、クロック信号が高周波数である場合にも信号を適正にサンプリングし、信号の異同を正確に判定することができる。
本発明の請求項７に記載の発明は、所定のタイミングにおいて、第１端子から入力された第１信号と、第２端子から入力された第２信号との異同に基づいて主回路の動作モードを設定するため、第１信号と第２信号が同じであるという条件に基づく動作モードを設定することができるので、端子の数を変更することなく、動作モードを増やすことができる動作モード設定方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照して本発明に係る半導体制御回路の実施形態１、実施形態２、実施形態３を説明する。
（実施形態１）
図１は、実施形態１の半導体集積回路（以下、単に集積回路とも記す）を説明するための図である。実施形態１の集積回路は、主回路１０２と、モード設定回路１０１とを備え、チップ１を構成している。主回路１０２は、チップ１としての主な機能を担う回路である。チップ１には端子１０４ａ〜端子１０４ｅが設けられている。
【００１５】
端子１０４ａには、例えば、クロック信号ＣＬＫが供給される。端子１０４ｂにはクロック信号ＣＬＫの同期信号ＦＳが供給される。クロック信号ＣＬＫは、モード設定回路１０１、主回路１０２に供給されるマスタクロック信号である。同期信号ＦＳは、クロック信号ＣＬＫに同期してモード設定回路１０１、主回路１０２に供給される信号である。ここで、同期信号ＦＳの周波数がｆｓのとき、クロック信号ＣＬＫの周波数は例えば２５６×ｆｓとなっている。
端子１０４ｃには、主回路１０２の動作モードを設定するための信号（設定信号）が入力される。実施形態１では、端子１０４ｃを図示しない電源、または図示しないグランドに接続することによって２つの電圧レベル（レベルＬ（Ｌｏｗ）、レベルＨ（Ｈｉｇｈ））の設定信号を入力することができる。
【００１６】
また、実施形態１では、端子１０４ｃに前記した同期信号ＦＳを設定信号として入力する。このような場合、端子１０４ｂと端子１０４ｃとに同一の信号が入力されることになる。モード設定回路１０１は、所定のタイミングにおいて、端子１０４ｂから入力された信号と端子１０４ｃから入力された信号との異同に基づいて、主回路１０２の動作モードを設定するためのモード決定信号１０３を主回路１０２に出力する。なお、実施形態１では、所定のタイミングを、クロック信号ＣＬＫの立ち上がりのタイミングとした。
【００１７】
実施形態１では、端子１０４ｃから同期信号ＦＳを入力するにあたり、端子１０４ｂと端子１０４ｃとを電気的に接続する。このように、従前から主回路に入力されている同期信号ＦＳと設定信号とを兼用することにより、実施形態１は設定信号を外部から入力するための端子を新たに設ける必要がない。このため、端子数を増加させることなく動作モードを追加することが可能な回路を実現することができる。
【００１８】
また、実施形態１は、設定信号として所定の周波数を有する信号を供給することにより、モード設定回路１０１や主回路１０２の動作タイミングを制御する制御回路等の構成を追加する必要がない。さらに、実施形態１では、クロック信号ＣＬＫに同期する信号を設定信号に使用しているから、制御回路等の構成を追加することなく主回路１０２等を適正なタイミングで動作させることができる。
【００１９】
なお、チップ１の外部には、レベルＨ、レベルＬ、クロック信号ＣＬＫ、同期信号ＦＳのいずれか１つの信号を選択するための選択回路１０５を設けてもよい。選択回路１０５は、図示しないスイッチ等によって構成されていて、レベルＨの信号、レベルＬの信号、同期信号ＦＳからいずれか１つを選択し、端子１０４ｃに設定信号として入力するようにしてもよい。または、端子１０４ｃを図示しない電源、グランド、ＦＳ信号の出力端子のいずれかと直接接続して固定してもよい。
【００２０】
さらに、図１に示した例では、チップ１に端子１０４ｄ、１０４ｅが設けられている。端子１０４ｄに例えば同期信号ＦＳ（図中ＦＳ’と記す）に入力すれば、モード設定回路１０１は、主回路１０２を、さらに他の第４動作モードに設定することができる。また、端子１０４ｅに例えば同期信号ＦＳ（図中ＦＳ’’と記す）を入力すれば、モード設定回路１０１は、主回路１０２を、さらに他の第５動作モードに設定することができる。
【００２１】
図２は、図１に示したモード設定回路１０１をより詳細に説明するための図である。モード設定回路１０１は、モード判定部２００を有している。モード判定部２００は、所定のタイミングにおいて、端子１０４ｂから入力された信号ＳBと、端子１０４ｃから入力された信号ＳCとの異同に基づいて主回路１０２の動作モードを設定する構成である。モード判定部２００は、信号の異同に対応して図１に示したモード決定信号１０３を生成し、出力する。図中に示した信号Ｍｏｄｅ［１］と信号Ｍｏｄｅ［０］とは、いずれもモード決定信号１０３を構成する信号である。
【００２２】
以下、モード設定回路２００の動作について説明する。
モード設定回路１０１は、フリップフロップ（ＦＦ）回路２０１ａ、２０１ｂを備えている。また、モード判定部２００は、ＡＮＤ回路２０３ａ〜２０３ｄと、ｍｕｘ（multiplexer）２０４ａ、２０４ｂと、ＦＦ回路２０１ｃ、２０１ｄを備えている。
ｍｕｘ２０４ａ、２０４ｂは、端子Ｓ、端子Ａ、端子Ｂ、端子Ｑの４つの端子を備えている。そして、端子Ｓに「０」が入力されたとき端子Ａの信号を端子Ｑから出力し、端子Ｓに信号「１」が入力されたとき、端子Ｂの信号を端子Ｑから出力する回路である。ＦＦ回路２０１ａ〜２０１ｄは、入力された信号を保持し、クロック信号の遷移タイミングで遅延させて出力する回路である。実施形態１では、ＦＦ回路２０１ａ〜２０１ｄが、いずれも入力された信号を１クロック分だけ遅延させるものとする。
【００２３】
ＦＦ回路２０１ａには、信号ＳBと信号ＳAとが入力される。また、ＦＦ回路２０１ｂには、信号ＳCと信号ＳAとが入力される。ＦＦ回路２０１ａは、クロック信号ＣＬＫである信号ＳAを基準にして信号ＳBを１クロック分遅延させて出力する。出力された遅延信号を、信号ＳB1と記す。同様に、ＦＦ回路２０１ｂは、信号ＳCを１クロック分遅延させて出力する。出力された遅延信号を、信号ＳC1と記す。
【００２４】
信号ＳB1と信号ＳC1とは、ＡＮＤ回路２０３ｂに入力される。また、信号ＳBと信号ＳCとは、ＡＮＤ回路２０３ａに入力される。ＡＮＤ回路２０３ｂ、ＡＮＤ回路２０３ａの出力信号は、ＡＮＤ回路２０３ｃに入力され、ＡＮＤ回路２０３ｃは、信号ＳDを出力する。信号ＳDは、信号ＳB＝信号ＳCであって、かつ、信号ＳB1＝信号ＳC1のときのみ「１」になり、それ以外の場合には「０」になる。
また、ＡＮＤ回路２０３ｄには、信号ＳCと、信号ＳCを遅延させた信号ＳC1とを入力し、信号ＳEを出力している。信号ＳEは、信号ＳC＝信号ＳC１のときのみ１になり、それ以外の場合は０になる。モード判定部２００は、このようにして出力される信号に基づいて、端子１０４ｃが電源、グランド、端子１０４ｂのいずれに接続されているのかを判定している。
【００２５】
図３は、信号ＳA、ＳB、ＳB1、ＳC、ＳC1と信号Ｍｏｄｅ［１］及び信号Ｍｏｄｅ［０］との関係とを示す図であって、信号ＳBと信号ＳCとの異同を判定する処理を具体的に説明するための図である。図３（ａ）は、信号ＳBと信号ＳCとが同一である場合の各信号を示している。図３（ｂ）及び（ｃ）は、信号ＳBと信号ＳCとが異なる場合の各信号を示している。
【００２６】
図３（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号の論理レベルを、横軸は時間を示している。また、（Ｌ）は信号がレベルＬであることを示し、（Ｈ）は信号がレベルＨであることを示す。図中に示したＴ１は、信号の異同を判断するタイミングであって、実施形態１ではクロック信号ＣＬＫが立ち上がるタイミングである。
すなわち、モード設定回路２００は、端子１０４ａに入力された信号ＳA（同期信号ＣＬＫ）の立ち上がりエッジを検出した時点（Ｔ１）における、信号ＳCと遅延信号ＳC1との状態の組合せによって端子１０４ｃに入力される信号を判定している。図３（ａ）に示した例では、信号ＳCがレベルＨの場合に信号ＳC1はレベルＬ（Ｔ１’）であり（Ｈ，Ｈ）、信号ＳCがレベルＬの場合に信号ＳC1はレベルＨ（Ｔ１）である（Ｌ，Ｈ）。
【００２７】
この場合、モード設定回路１０１では、端子１０４ｃから入力された信号は同期信号ＦＳであるとして、ｍｕｘ２０１ｃ、２０１ｄから対応する信号Ｍｏｄｅ［１］＝０及び信号Ｍｏｄｅ［０］＝１で構成されるモード決定信号１０３が出力される。
なお、図３（ａ）に示した例は、信号ＳC（第２信号）の論理レベル及び信号ＳCを加工して得られる信号（ＳC1）の論理レベルが異なる場合に相当する。
【００２８】
また、図３（ｂ）に示した例では、信号ＳCと信号ＳC1とは両方ともレベルＬである（Ｌ，Ｌ）。この場合、モード設定回路１０１では、端子１０４ｃから入力された信号はレベルＬの信号であるとして、ｍｕｘ２０１ｃ、２０１ｄから対応する信号Ｍｏｄｅ［１］＝１及び信号Ｍｏｄｅ［０］＝１で構成されるモード決定信号１０３が出力される。
なお、図３（ｂ）に示した例は、信号ＳC（第２信号）の論理レベル及び信号ＳCを加工して得られる信号ＳC1の論理レベルがレベルＬ（第１のレベル）で一致する場合に相当する。
【００２９】
さらに、図３（ｃ）に示した例では、信号ＳCと信号ＳC1とは、両方ともレベルＨである（Ｈ，Ｈ）。この場合、モード設定回路１０１では、端子１０４ｃから入力された信号はレベルＨの信号であるとして、ｍｕｘ２０１ｃ、２０１ｄから対応する信号Ｍｏｄｅ［１］＝０及び信号Ｍｏｄｅ［０］＝０で構成されるモード決定信号１０３が出力される。
なお、図３（ｃ）に示した例は、信号ＳC（第２信号）の論理レベル及び信号ＳCを加工して得られる信号ＳC1の論理レベルがレベルＬと異なる（すなわちレベルＨになる）場合に相当する。
また、本発明の実施形態１の半導体集積回路の動作モード設定方法では、動作モード設定回路が、半導体集積回路の第１端子及び他の第２端子から入力された信号の異同を判定し、判定された異同に基づいて、前記主回路の動作モードを設定している。
【００３０】
（実施形態２）
図４は、実施形態２の半導体集積回路を説明するための図である。なお、実施形態２において実施形態１で説明した構成と同様の構成については同様の符号を付して説明を一部略すものとする。
実施形態２の集積回路は、主回路１０２と、主回路１０２の動作モードを設定するモード設定回路４０１を備えている。また、主回路１０２、モード設定回路４０１によって構成されるチップ４は、端子１０４ａ、端子１０４ｂを備えている。
端子１０４ａには、クロック信号ＣＬＫが入力されている。端子１０４ｂには、設定信号が入力されている。設定信号は、主回路１０２の動作モードを設定するための信号であり、図示しない電源かグランドに接続することによってレベルＨまたはレベルＬの信号になる。また、実施形態２の集積回路では、端子１０４ｂからクロック信号ＣＬＫを入力することもできる。
【００３１】
モード設定回路４０１は、レベルＨ、レベルＬ、同期信号ＦＳの各々に対応したモード決定信号１０３を主回路１０２に出力する。この結果、主回路１０２は、モード決定信号１０３の種別に応じた３つの動作モードのいずれかに設定される。
実施形態２では、端子１０４ｂからクロック信号ＣＬＫを入力するにあたり、端子１０４ａと端子１０４ｂとを電気的に接続している。このように、従前から主回路１０２に入力されているクロック信号ＣＬＫと設定信号とを兼用することにより、設定信号を外部から入力するための端子を新たに設ける必要がない。このため、実施形態２は、端子数を増加させることなく、設定可能な動作モードを追加することができる。
【００３２】
また、実施形態２は、設定信号としてクロック信号ＣＬＫのような所定の周波数を有する信号を供給することにより、モード設定回路１０１や主回路１０２の動作タイミングを制御する制御回路等の構成を追加する必要がない。
また、実施形態２においても、レベルＨ、レベルＬ、クロック信号ＣＬＫ、同期信号ＦＳのいずれか１つの信号を選択するための選択回路１０５（図１参照）を設けてもよい。または、端子１０４ｂを図示しない電源、グランド、ＦＳ信号の出力端子のいずれかと直接接続して固定してもよい。
なお、実施形態２においても、さらに他の端子を設け、この端子からクロック信号ＣＬＫを入力すれば、主回路１０２に３つ以上の動作モードを設定することが可能であることはいうまでもない。
【００３３】
図５は、図４に示したモード設定回路４０１をより詳細に説明するための図である。モード設定回路４０１は、インバータ５０４と、遅延素子５０２と、ＦＦ回路５０３ａ、５０３ｂと、モード判定部５０１とを備えている。モード判定部５０１は、ＡＮＤ回路５０１ａ、５０１ｂ(入力信号が反転)を備え、信号Ｍｏｄｅ［１］、信号Ｍｏｄｅ［０］によって構成されるモード決定信号１０３を出力している。
【００３４】
端子１０４ａから入力された信号ＳAは、インバータ５０４に入力されて反転され、信号ＳA’になる。ＦＦ回路５０３ａは、信号ＳA’をクロック信号として動作する。また、ＦＦ回路５０３ｂは、信号ＳAをクロック信号として動作する。
端子１０４ｂから入力された信号ＳBは、遅延素子５０２に入力される。遅延素子５０２によって遅延された信号ＳB1（遅延信号）は、ＦＦ回路５０３ｂに入力され、１クロック分遅延される。この結果、信号ＳB1は信号ＳAと同期する信号ＳC2（第２同期信号）になる。
【００３５】
また、インバータ５０４によって反転された信号ＳA（反転信号）は、ＦＦ回路５０３ａに入力される。ＦＦ回路５０３ａには、信号ＳB１も入力される。ＦＦ回路５０３ａは、信号ＳB１をクロックにして信号ＳA’を１クロック分遅延させる。この結果、信号ＳA’信号ＳB1と同期する信号ＳC１（第１同期信号）になる。
モード判定部５０１は、信号ＳA’、ＳC1、ＳC2に基づいて主回路１０２の動作モードを判定し、モード決定信号１０３を主回路１０２に入力する。つまり、モード判定部５０１は、端子１０４ｂが電源、グランド、端子１０４ａのいずれに接続されているのかを判定している。実施形態２では、この判定を、例えば、信号ＳAと信号ＳAを遅延させた信号ＳA’とをサンプリングクロックにして信号ＳB1をサンプリングすることによって行うことができる。
【００３６】
以上の構成において、信号ＳA（すなわちクロック信号ＣＬＫ）が第１信号、信号ＳBが第２信号となる。また、遅延素子５０２が信号ＳBを遅延させて信号ＳB1（遅延信号）を生成する遅延素子、インバータ５０４が信号ＳAを反転させて信号ＳA’（反転信号）を生成するインバータになる。ＦＦ回路５０３ｂは、信号ＳB1を信号ＳAに同期させて信号ＳC2（第２同期信号）を生成する第２同期信号生成回路となる。また、ＦＦ回路５０３ａは、信号ＳB1を信号ＳA’に同期させて信号ＳC1（第１同期信号）を生成する第１同期信号生成回路となる。
【００３７】
図６は、信号ＳA、ＳB、ＳB1、ＳC1、ＳC2と信号Ｍｏｄｅ［１］及び信号Ｍｏｄｅ［０］との関係とを示す図であって、信号ＳAと信号Ｓbとの異同を判定する処理を具体的に説明するための図である。図６（ａ）は、信号ＳBと信号ＳAとが同一である場合の各信号を示している。図６（ｂ）及び（ｃ）は、信号ＳBと信号ＳAとが異なる場合の各信号を示している。
【００３８】
図６（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号の論理レベルを、横軸は時間を示している。また、（Ｌ）は信号がレベルＬであることを示し、（Ｈ）は信号がレベルＨであることを示す。図中に示したＴ１は、信号の異同を判断するタイミングであって、実施形態２ではクロック信号ＣＬＫが立ち上がるタイミングである。また、Ｔ１’は信号の異同を判断するタイミングであって、実施形態２ではクロック信号ＣＬＫの反転信号が立ち上がるタイミングである。
【００３９】
図６（ａ）に示した例では、モード設定回路４０１が、信号ＳAであるクロック信号ＣＬＫの立ち上がりを検出する（Ｔ１）。この時点で、モード判定部５０１のＦＦ回路５０３ｂは、信号ＳC2の値を保持（サンプリング）する。保持された信号は、クロック信号ＳAをクロックにして出力される。また、ＦＦ回路５０３ａは、信号ＳA’の立ち上がりを検出する（Ｔ１’）。この時点で、モード判定部５０１のＦＦ回路５０３ｂは、信号ＳC2の値を保持する。保持された信号は、クロック信号ＳA’をクロックにして出力される。
【００４０】
図示するように、タイミングＴ１において信号ＳC2はレベルＨであり、タイミングＴ１’において信号ＳC1はレベルＬである。このとき、モード判定部５０１は、端子１０４ｂが端子１０４ａに接続されているとし、モード決定信号１０３として信号Ｍｏｄｅ［１］＝１、Ｍｏｄｅ［０］＝０を主回路１０２に出力する。主回路１０２は、このモード決定信号１０３に対応した動作モードに設定され、設定された動作モードにしたがって動作する。
【００４１】
図６（ｂ）に示した例では、モード設定回路４０１が、信号ＳAの立ち上がりを検出する（Ｔ１）。また、ＦＦ回路５０３ａは、信号ＳA’の立ち上がりを検出する（Ｔ１’）。タイミングＴ１において信号ＳC2はレベルＬであり、タイミングＴ１’における信号ＳC1もレベルＬである。このとき、モード判定部５０１は、端子１０４ｂがグランドに接続されているとし、モード決定信号１０３として信号Ｍｏｄｅ［１］＝０、Ｍｏｄｅ［０］＝０を主回路１０２に出力する。主回路１０２は、このモード決定信号１０３に対応した動作モードに設定され、設定された動作モードにしたがって動作する。
【００４２】
図６（ｃ）に示した例では、モード設定回路４０１が、信号ＳAの立ち上がりを検出する（Ｔ１）。また、ＦＦ回路５０３ａは、信号ＳA’の立ち上がりを検出する（Ｔ１’）。図示するように、タイミングＴ１において信号ＳC2はレベルＨであり、タイミングＴ１’における信号ＳC1もレベルＨである。このとき、モード判定部５０１は、端子１０４ｂが電源に接続されているとし、モード決定信号１０３として信号Ｍｏｄｅ［１］＝１、Ｍｏｄｅ［０］＝１を主回路１０２に出力する。主回路１０２は、このモード決定信号１０３に対応した動作モードに設定され、設定された動作モードにしたがって動作する。
【００４３】
（実施形態３）
次に、本発明の実施形態３について説明する。なお、実施形態３において、実施形態１、実施形態２で説明した構成については同様の符号を付し、説明を一部略すものとする。
図７は、実施形態３のモード設定回路を説明するための図である。実施形態３のモード設定回路は、実施形態２のモード設定回路４０１と、信号ＳAの周波数を分周してインバータ５０４に入力する分周器７０１ａ、信号ＳBの周波数を分周して遅延素子５０２に入力する分周器７０１ｂを備えた点で相違する。このような実施形態３は、信号ＳAの周波数が高速であり、遅延の調整が困難な場合を想定してなされたものである。信号ＳA、すなわちクロック信号ＣＬＫが高速である場合、実施形態３では、分周器７０１ａ、７０１ｂを挿入し、クロックを低速にすることができる。
実施形態３のモード判定部７０２は、入力側が反転されるＡＮＤ回路７０２ａ、Ｅｘ．ｏｒ回路７０２ｂを備えている。モード判定部７０２は、分周器の初期状態により、極性が逆になることを考慮して構成されている。
【００４４】
図８は、信号ＳA、ＳA1、ＳA1’ＳB、ＳB、ＳB1、ＳB2、ＳC1、ＳC2と信号Ｍｏｄｅ［１］及び信号Ｍｏｄｅ［０］との関係とを示す図である。図８（ａ）、図８（ｂ）は、共に信号ＳBと信号ＳAとが同一である場合の各信号を示しているが、図８（ａ）は分周器７０１ａ、７０１ｂから出力される信号ＳA1、信号ＳB1の極性が同一の例であり、図８（ｂ）は分周器７０１ａ、７０１ｂから出力される信号ＳA1、信号ＳB1の極性が逆になっている例である。
【００４５】
図８（ａ）、（ｂ）のいずれにおいても、縦軸は信号の論理レベルを、横軸は時間を示している。また、（Ｌ）は信号がレベルＬであることを示し、（Ｈ）は信号がレベルＨであることを示す。
信号ＳA1は分周器７０１ａによって分周された信号ＳAであり、信号ＳA1’は、信号ＳA1をインバータ５０４によって反転させた信号である。信号ＳB1は分周器７０１ｂによって分周された信号ＳBであり、信号ＳB2は信号ＳB1を遅延素子５０２によって遅延させた信号である。
【００４６】
図８（ａ）に示した例では、ＦＦ回路５０３ａが、信号ＳA1’をクロック信号として信号ＳB2を保持し、第１同期信号となる信号ＳC1を出力する（Ｔ１’）。また、ＦＦ回路５０３ｂは、信号ＳA1をクロック信号として信号ＳB2を保持し（Ｔ１）、第２同期信号となるＳC2を出力する。このとき、信号ＳC1はレベルＬ、信号ＳC２はレベルＨとなる。モード判定部７０２では、端子１０４ｂが端子１０４ａに接続されているものとし、信号Ｍｏｄｅ［１］＝１、Ｍｏｄｅ［０］＝０のモード決定信号１０３を出力する。主回路は、このモード決定信号１０３に応じた動作モードに設定される。
【００４７】
図８（ｂ）に示した例では、信号ＳC1はレベルＨ、信号ＳC２はレベルＬとなる。モード判定部７０２では、端子１０４ｂが端子１０４ａに接続されているものとし、図８（）に示した場合と同様に、信号Ｍｏｄｅ［１］＝１、Ｍｏｄｅ［０］＝０のモード決定信号１０３を出力する。主回路は、このモード決定信号１０３に応じた動作モードに設定される。
【産業上の利用可能性】
【００４８】
以上述べた本発明は、複数の動作モードで動作可能な半導体集積回路に関し、特に動作モードを設定するモード設定回路を備えた半導体集積回路に有効に利用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態１の半導体集積回路を説明するための図である。
【図２】図１に示したモード設定回路をより詳細に説明するための図である。
【図３】本発明の実施形態１における、第１信号と第２信号との異同を判定する処理を具体的に説明するための図である。
【図４】本発明の実施形態２の半導体集積回路を説明するための図である。
【図５】図４に示したモード設定回路をより詳細に説明するための図である。
【図６】本発明の実施形態２における、第１信号と第２信号との異同を判定する処理を具体的に説明するための図である。
【図７】実施形態３のモード設定回路を説明するための図である。
【図８】本発明の実施形態３における、第１信号と第２信号との異同を判定する処理を具体的に説明するための図である。
【符号の説明】
【００５０】
１、４  チップ
１０１，２００，４０１  モード設定回路
１０２  主回路
１０３  モード決定信号
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ  端子
１０５  選択回路
２００，５０１，７０２  モード判定部
２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，５０３ａ，５０３ｂ  ＦＦ回路
２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ  ＡＮＤ回路
５０２  遅延素子
５０４  インバータ
７０１ａ，７０１ｂ  分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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