(57)【要約】【課題】デジタル系回路とアナログ系回路とを混載した半導体装置を小型化および薄型化できる技術を提供する。【解決手段】デジタル系回路ブロックに形成された回路に電気的に接続される相対的に数の多いボンディングパッド４、５は、チップ３の辺に沿って複数列で配列し、ボンディングワイヤ７、８を介してボンディングパッド４、５と電気的に接続されるボンディングリード１０、１１も、基板１の特定の辺にだけ複数列で形成する。また、基板１の主面において、凹部２は、基板１の中心から特定の辺側に片寄るように形成し、この凹部２内にチップ３を配置することにより、基板１の主面内において、相対的に配置数が多いボンディングリード１０、１１が配置される領域を、相対的に配置数が少ないボンディングリード１２が配置される領域より広く確保する。【選択図】図２
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【特許請求の範囲】
【請求項１】
平面矩形の第１の主面、前記第１の主面に形成された凹部、および前記第１の主面とは反対側の第１の裏面を有する基板と、
前記第１の主面において前記凹部の周囲に配置された複数のボンディングリードと、
平面矩形の第１の上面および前記第１の上面とは反対側の第１の下面を有し、前記第１の下面が前記基板の前記第１の主面と対向するように前記凹部内に配置された第１の半導体チップと、
前記第１の半導体チップの前記第１の上面に配置された複数のパッドと、
前記第１の半導体チップの前記複数のパッドと前記基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
前記第１の半導体チップおよび前記複数のワイヤを封止する封止体と、
を含み、
前記凹部の中心部は、前記基板の前記第１の主面の中心部から偏心するように形成され、
前記複数のボンディングリードは、前記基板の前記第１の主面の第１の基板辺に沿って配置された複数の第１のボンディングリードと、前記基板の前記第１の主面の第２の基板辺に沿って複数列で配置された複数の第２のボンディングリードとを有し、
前記複数の第２のボンディングリードは、前記第２の基板辺に沿って配置される第１の列と、前記第１の列より前記基板の前記中心部側に位置する第２の列とを成し、
前記複数のパッドは、前記基板の前記第１の基板辺と並ぶ前記第１の半導体チップの第１のチップ辺に沿って配置された複数の第１のパッドと、前記基板の前記第２の基板辺と並ぶ前記第１の半導体チップの第２のチップ辺に沿って複数列で配置された複数の第２のパッドとを有し、
前記複数の第２のパッドは、前記第２のチップ辺に沿って配置される第３の列と、前記第３の列よりも前記第１の半導体チップの前記第１の上面の第３の中心部側に位置する第４の列とを成し、
前記複数のワイヤは、前記第２の列に含まれる前記第２のボンディングリードと前記第３の列に含まれる前記第２のパッドとを電気的に接続する第１のワイヤと、前記第１の列に含まれる前記第２のボンディングリードと前記第４の列に含まれる前記第２のパッドとを電気的に接続する第２のワイヤとを有し、
前記第２のワイヤは、前記第１のワイヤよりループ形状が高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の第２のボンディングリードは、前記複数の第１のボンディングリードより多い列数で配置されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数のパッドは、前記第１の半導体チップの前記第１の上面の各辺に沿って配置されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記基板中には、前記複数のボンディングリードと電気的に接続する配線層が設けられ、
前記配線層は、２層以下で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１の半導体チップには、アナログ系回路を含む第１の回路ブロックと、デジタル系回路を含む第２の回路ブロックとが形成され、
前記複数の第２のパッドは、前記第２の回路ブロックと電気的に接続されていることを特徴とする半導体装置。
【請求項６】
平面矩形の第１の主面、前記第１の主面に形成された凹部、および前記第１の主面とは反対側の第１の裏面を有する基板と、
前記第１の主面において前記凹部の周囲に配置された複数のボンディングリードと、
平面矩形の第１の上面および前記第１の上面とは反対側の第１の下面を有し、前記第１の下面が前記基板の前記第１の主面と対向するように前記凹部内に配置された第１の半導体チップと、
平面矩形の第２の上面および前記第２の上面とは反対側の第２の下面を有し、前記第２の下面が前記第１の半導体チップの前記第１の上面と対向するように前記第１の半導体チップ上に配置された第２の半導体チップと、
前記第１の半導体チップの前記第１の上面および前記第２の半導体チップの前記第２の上面に配置された複数のパッドと、
前記第１の半導体チップおよび前記第２の半導体チップの前記複数のパッドと前記基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
前記第１の半導体チップ、前記第２の半導体チップおよび前記複数のワイヤを封止する封止体と、
を含み、
前記凹部の中心部は、前記基板の前記第１の主面の中心部から偏心するように形成され、
前記複数のボンディングリードは、前記基板の前記第１の主面の第１の基板辺に沿って配置された複数の第１のボンディングリードと、前記基板の前記第１の主面の第２の基板辺に沿って複数列で配置された複数の第２のボンディングリードとを有し、
前記複数の第２のボンディングリードは、前記第２の基板辺に沿って配置される第１の列と、前記第１の列より前記基板の前記中心部側に位置する第２の列とを成し、
前記複数のパッドは、前記基板の前記第１の基板辺と並ぶ前記第１の半導体チップの第１のチップ辺および前記第２の半導体チップの第３のチップ辺の少なくとも一方に沿って配置された複数の第１のパッドと、前記基板の前記第２の基板辺と並ぶ前記第１の半導体チップの第２のチップ辺および前記第２の半導体チップの第４のチップ辺の少なくとも一方に沿って複数列で配置された複数の第２のパッドとを有し、
前記複数の第２のパッドは、前記第１の半導体チップの前記第２のチップ辺側および前記第２の半導体チップの前記第４のチップ辺側の少なくとも一方に位置する第３の列と、前記第３の列よりも前記第１の半導体チップの前記第１の上面の中心部側および相対的に前記第３の列よりも前記第２の半導体チップの前記第２の上面の中心部側の少なくとも一方に位置する第４の列とを成し、
前記複数のワイヤは、前記第２の列に含まれる前記第２のボンディングリードと前記第３の列に含まれる前記第２のパッドとを電気的に接続する第１のワイヤと、前記第１の列に含まれる前記第２のボンディングリードと前記第４の列に含まれる前記第２のパッドとを電気的に接続する第２のワイヤとを含み、
前記第２のワイヤは、前記第１のワイヤよりループ形状が高いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとは、互いに異なる回路機能を備えていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１の半導体チップおよび前記第２の半導体チップの少なくとも一方には、アナログ系回路を含む第１の回路ブロックと、デジタル系回路を含む第２の回路ブロックとが形成され、
前記複数の第２のパッドは、前記第２の回路ブロックと電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１の半導体チップが備える前記回路機能は情報記憶機能であり、
前記第２の半導体チップが備える前記回路機能は前記第１の半導体チップの電気的動作を制御する機能であり、
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の半導体チップに形成されていることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第２の半導体チップは、前記第１の半導体チップより平面サイズが大きく、
前記第１の半導体チップと前記第２の半導体チップとの間には、前記第１の半導体チップより平面サイズの小さいスペーサチップが配置されていることを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記第２の半導体チップの前記パッドと前記基板の前記ボンディングリードとを電気的に接続する前記ワイヤは、前記ボンディングリードに接続された後で前記パッドに接続される手段を用いて配置されていることを特徴とする半導体装置。
【請求項１２】
請求項６記載の半導体装置において、
前記複数の第２のボンディングリードは、前記複数の第１のボンディングリードより多い列数で配置されていることを特徴とする半導体装置。
【請求項１３】
請求項６記載の半導体装置において、
前記複数のパッドは、前記第１の半導体チップの前記第１の上面の各辺および前記第２の半導体チップの前記第２の上面の各辺の少なくとも一方に沿って配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、デジタル系回路とアナログ系回路とを混載した半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−２７３３８号公報（特許文献１）には、基板上に半導体素子（メモリチップ）が積層された半導体装置において、下層の第１の半導体素子は、基板の中心に対して基板電極とは反対の方向にオフセットさせて搭載し、一辺にのみ素子電極が形成された上層の第２の半導体素子は、素子電極が基板電極と同じ側を向き、かつ第１の半導体素子の端に寄せて搭載することにより、半導体装置を小型化する技術が開示されている。
【０００３】
特開２００５−３１７８３０号公報（特許文献２）には、形状が四角形のチップが積層された半導体装置において、チップの四辺のうちのいずれか一辺に沿ってボンディング用のパッドが配置された構成とすることにより、チップが複数積層された場合でも外部端子とのワイヤボンディングを可能とする技術が開示されている。
【特許文献１】特開２００７−２７３３８号公報
【特許文献２】特開２００５−３１７８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置のパッケージ構造として、たとえば複数の配線層を有する配線基板を用い、この配線基板上に半導体チップ（以下、単にチップと記す）を搭載するＢＧＡ（Ball Grid Array）型の半導体装置がある。配線基板は、たとえばガラスエポキシ系樹脂およびガラス繊維等を含有するガラスエポキシ系樹脂基板である。一方、チップは、シリコン等を主成分とする半導体基板から形成されている。そのため、配線基板上に、配線基板とは異なる材料から形成されたチップを搭載する場合には、熱膨張係数の差により半導体装置に生じる反りを考慮して、チップは、配線基板の中央部に搭載されることが多い。
【０００５】
ところで、近年では、半導体装置の高機能化に伴い、搭載されるチップに様々な機能が設けられる傾向がある。たとえば、図２２に示すように、デジタル系の回路素子（デジタル系回路ブロック１０１）とアナログ系の回路素子（アナログ系回路ブロック１０２）とが同一のチップ１０３に形成されるものである。このようなチップ１０３を用いて半導体装置を製造するに当たり、本発明者らは、以下の課題を見出した。
【０００６】
まず、チップ１０３の表面においては、アナログ系の回路素子に電気的に接続される電極１０４（図２２中ではハッチングを付して図示）の数と、デジタル系の回路素子に電気的に接続される電極１０５の数とを比較すると、デジタル系の回路素子に電気的に接続される電極１０５の数の方が多い。なお、これら電極１０４、１０５は、平面では素子形成領域１０６外に配置されることが多い。デジタル系の回路素子の場合には、１（on）／０（off）を判定することで入出力される信号を特定するため、入出力される信号に応じたビット数分だけ回路素子と繋がるポートが必要となる。そのため、単にそれぞれの回路と電気的に接続するための電極をそれぞれの回路の近傍に配置した場合には、チップ１０３にてデジタル系の回路素子に隣接する辺に沿って配置される電極１０５の数は、アナログ系の回路素子に隣接する辺に沿って配置された電極１０４の数よりも多くなる。ここで、半導体装置（チップ１０３）の小型化を考慮して、これら電極１０４、１０５のチップ１０３面内での配列を考えると、電極１０５についてはチップ１０３の辺に沿って複数列で配列する必要が生じる。この時、アナログ系の回路素子を跨ぐようにしてデジタル系の回路素子から配線を引き回し、相対的に配置数の少ない電極１０４が配列されるその先の辺に電極１０５を配置し、その配線をその電極１０５に接続することで、電極１０５の配列が複数列となってしまうことを防ぐ手段も考えられる。しかし、このような構成では、別の回路の上部を跨ぐように配線が引き回されるため、チップ１０３内の配線層を１段多く形成する必要があり、製造工程が増え、製造コストも低減できなくなってしまう。
【０００７】
このように、ある辺に複数の電極１０５が集約して配置されたチップ１０３を使用し、このようなチップ１０３を配線基板の中央部に搭載した場合には、接続部材であるワイヤを介してこのチップ１０３に配置された複数の電極１０４、１０５と電気的に接続される配線基板の電極（ボンディングリード）も、配線基板の特定の辺にだけ複数列で形成する必要が生じる。しかしながら、正ボンディング方式によりワイヤを接続する場合には、２ｎｄボンディングは配線基板の電極側となり、この配線基板の電極上にキャピラリを滑走させてワイヤを引きちぎることで配線基板の電極とワイヤとを接続するため、配線基板の電極はチップ１０３の電極１０４、１０５に比べて大きく（長く）形成する必要がある。また、このような配線基板の電極を複数列で配置する場合は、互いの干渉を防ぐために、１列目と２列目との間隔を、チップ１０３側の１列目の電極１０５と２列目の電極１０５との間隔よりも広げる必要がある。そのため、このようなチップ１０３を配線基板の中央部に搭載すると、チップ１０３の端部と配線基板の端部との間に配線基板の電極を複数列で電極を配置することとなり、このような配置が困難となることがわかった。配線基板の外形寸法（平面サイズ）を大きくすれば、これらの配線基板の電極も配置できるが、この場合、半導体装置の小型化を実現できなくなってしまう課題が生じる。
【０００８】
また、チップ１０３の電極１０５および配線基板の電極のそれぞれを複数列で形成した場合には、相対的にチップ１０３の辺側に位置する電極１０５（１列目の電極１０５）と相対的にチップ１０３側に位置する配線基板の電極（２列目の配線基板の電極）とを第１ワイヤで接続し、相対的に１列目の電極１０５よりチップ１０３の内側に位置する電極１０５（２列目の電極１０５）と相対的に配線基板の端部側に位置する配線基板の電極（１列目の配線基板の電極）とを第２ワイヤで接続する。このような第１および第２のワイヤは、後の樹脂封止する工程において発生する樹脂の注入圧力により流されて、互いに接触しないようにするために、第２ワイヤのループ形状を第１ワイヤのループ形状よりも高く形成する必要がある。これにより、半導体装置の薄型化も困難となってしまう。
【０００９】
本発明の目的は、デジタル系回路とアナログ系回路とを混載した半導体装置を小型化および薄型化できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置は、
平面矩形の第１の主面、前記第１の主面に形成された凹部、および前記第１の主面とは反対側の第１の裏面を有する基板と、
前記第１の主面において前記凹部の周囲に配置された複数のボンディングリードと、
平面矩形の第１の上面および前記第１の上面とは反対側の第１の下面を有し、前記第１の下面が前記基板の前記第１の主面と対向するように前記凹部内に配置された第１の半導体チップと、
前記第１の半導体チップの前記第１の上面に配置された複数のパッドと、
前記第１の半導体チップの前記複数のパッドと前記基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
前記第１の半導体チップおよび前記複数のワイヤを封止する封止体と、
を含み、
前記凹部の中心部は、前記基板の前記第１の主面の中心部から偏心するように形成され、
前記複数のボンディングリードは、前記基板の前記第１の主面の第１の基板辺に沿って配置された複数の第１のボンディングリードと、前記基板の前記第１の主面の第２の基板辺に沿って複数列で配置された複数の第２のボンディングリードとを有し、
前記複数の第２のボンディングリードは、前記第２の基板辺に沿って配置される第１の列と、前記第１の列より前記基板の前記中心部側に位置する第２の列とを成し、
前記複数のパッドは、前記基板の前記第１の基板辺と並ぶ前記第１の半導体チップの第１のチップ辺に沿って配置された複数の第１のパッドと、前記基板の前記第２の基板辺と並ぶ前記第１の半導体チップの第２のチップ辺に沿って複数列で配置された複数の第２のパッドとを有し、
前記複数の第２のパッドは、前記第２のチップ辺に沿って配置される第３の列と、前記第３の列よりも前記第１の半導体チップの前記第１の上面の第３の中心部側に位置する第４の列とを成し、
前記複数のワイヤは、前記第２の列に含まれる前記第２のボンディングリードと前記第３の列に含まれる前記第２のパッドとを電気的に接続する第１のワイヤと、前記第１の列に含まれる前記第２のボンディングリードと前記第４の列に含まれる前記第２のパッドとを電気的に接続する第２のワイヤとを有し、
前記第２のワイヤは、前記第１のワイヤよりループ形状が高いものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
デジタル系回路とアナログ系回路とを混載した半導体装置を小型化および薄型化できる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２０】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばＢＧＡ型の半導体装置であり、図１および図２は、それぞれ本実施の形態１の半導体装置の平面図および断面図である。
【００２４】
本実施の形態１の半導体装置は、平面矩形の基板（配線基板）１の主面（第１の主面）に形成された平面矩形の凹部２内に平面矩形のチップ（第１の半導体チップ）３が搭載された構造となっている。この搭載されたチップ３は、裏面（第１の下面）が凹部２（基板１）と対向しており、主面（第１の上面）に形成されたボンディングパッド４、５、６は、それぞれＡｕ（金）などから形成されたボンディングワイヤ７、８、９を介して基板１の主面に形成されたボンディングリード１０、１１、１２と電気的に接続され、樹脂（封止体）１３によって封止されている。ボンディングリード１０、１１、１２は、基板１の主面から裏面に達するスルーホール１４を介して基板１の裏面（第１の裏面）のはんだボール１５と電気的に接続されている。
【００２５】
ここで、図１中の一点鎖線Ｘ１、Ｙ１および図２中の一点鎖線Ｚ１は、それぞれ平面における凹部２およびチップ３の中心および断面における凹部２およびチップ３の中心を示すものであり、紙面横方向に延在する一点鎖線Ｘ１と紙面縦方向に延在する一点鎖線Ｙ１とが交差する点が平面での凹部２の中心である。また、図１中の一点鎖線Ｘ２、Ｙ２および図２中の一点鎖線Ｚ２は、それぞれ平面における基板１の中心および断面における基板１の中心を示すものであり、紙面横方向に延在する一点鎖線Ｘ１と紙面縦方向に延在する一点鎖線Ｙ１とが交差する点が平面での基板１の中心である。
【００２６】
ボンディングパッド４、５、６は、チップ３の４辺に沿って配列されている。ボンディングパッド（第２のパッド）４、５が配列されたチップ３の２辺（第２のチップ辺）は、ボンディングリード（第２のボンディングリード）１０、１１が配列された基板１の辺（第２の基板辺）と対向し、ボンディングパッド（第１のパッド）６が配列されたチップ３の２辺（第１のチップ辺）は、ボンディングリード（第１のボンディングリード）１２が配列された基板１の辺（第１の基板辺）と対向している。複数のボンディングパッド４が成す列（第４の列）は、相対的にチップ３の辺（第２のチップ辺）に沿って配置された複数のボンディングパッド５が成す列（第３の列）よりもチップ３の中心（第３の中心部）側となり、複数のボンディングリード１１が成す列（第２の列）は、相対的に、基板１の辺（第２の基板辺）に沿って配置された複数のボンディングリード１０が成す列（第１の列）よりも基板１の中心側となっている。また、図２に示すように、ボンディングワイヤ（第２のワイヤ）７が成すループ形状は、ボンディングワイヤ（第１のワイヤ）８が成すループ形状より高くなっている。
【００２７】
また、本実施の形態１のチップ３には、アナログ系回路を含むアナログ系回路ブロック（第１の回路ブロック（図２２参照））とデジタル系回路を含むデジタル系回路ブロック（第２の回路ブロック（図２２参照））とが形成されており、アナログ系回路ブロックに形成された回路はボンディングパッド６に電気的に接続され、デジタル系回路ブロックに形成された回路はボンディングパッド４、５に電気的に接続されている。
【００２８】
ところで、アナログ系回路ブロックに形成された回路に電気的に接続されるボンディングパッド６の数と、デジタル系回路ブロックに形成された回路に電気的に接続されるボンディングパッド４、５の数とを比較すると、ボンディングパッド４、５の方が多くなっている。これは、デジタル系回路の場合には、１（on）／０（off）を判定することで入出力される信号を特定するため、入出力される信号に応じたビット数分だけ回路と繋がるポートが必要となるからである。ここで、チップ３の小型化を考慮しつつ、それぞれの回路と電気的に接続するためのボンディングパッド４、５、６をそれぞれの回路の近傍に配置する場合には、ボンディングパッド４、５については、チップ３の辺に沿って複数列（ボンディングパッド４の列およびボンディングパッド５の列）で配列する必要が生じる。この時、アナログ系回路ブロックを跨ぐようにしてデジタル系回路ブロックから配線を引き回し、相対的に配置数の少ないボンディングパッド６が配列されているその先のチップ３の辺に沿ってボンディングパッド４、５を配置し、デジタル系回路ブロックからの配線をそのボンディングパッド４、５に接続することで、ボンディングパッド４、５が複数列の配列になってしまうことを防ぐ手段が考えられる。しかし、このような構成では、別の回路の上部を跨ぐように配線が引き回されるため、チップ３内の配線層を１段多く形成する必要があり、製造工程が増え、製造コストも低減できなくなってしまうことになる。
【００２９】
このように、ある辺に複数のボンディングパッド４、５が集約して配置されたチップ３を使用した場合には、ボンディングワイヤ７、８を介して電気的に接続される基板１のボンディングリード１０、１１も、基板１の特定の辺にだけ複数列で形成する必要が生じる。ここで、正ボンディング方式によりボンディングワイヤ７、８を接続する場合には、２ｎｄボンディングは基板１のボンディングリード１０、１１側となり、このボンディングリード１０、１１上にキャピラリを滑走させてボンディングワイヤ７、８を引きちぎることでボンディングリード１０、１１とボンディングワイヤ７、８とを接続するため、ボンディングリード１０、１１はボンディングパッド４、５に比べて大きく（長く）形成する必要がある。また、このようなボンディングリード１０、１１を複数列で配置する場合は、互い（ボンディングワイヤ７、８も含む）の干渉を防ぐために、ボンディングリード１０の列とボンディングリード１１の列との間隔を、チップ３側のボンディングパッド４の列とボンディングパッド５の列との間隔よりも広げる必要がある。
【００３０】
そこで、本実施の形態１では、図１および図２に示すように、基板１の主面において、凹部２（チップ３）の中心（第２の中心部）は、基板１の中心（第１の中心部）から離れたところに配置している。すなわち、凹部２は、基板１の中心から辺側に片寄るように形成されている。また、凹部２が基板１の主面内にて特定の辺側に片寄って位置することにより、基板１の主面内において、相対的に配置数が多いボンディングリード１０、１１が配置される領域は、相対的に配置数が少ないボンディングリード１２が配置される領域より面積が大きくなっている。それにより、基板１の大型化を防ぎつつ、ボンディングリード１０の列とボンディングリード１１の列との間隔を広げることができるようになる。その結果、ボンディングリード１０、１１およびボンディングワイヤ７、８の互いの干渉を防ぐことができるようになる。
【００３１】
また、本実施の形態１によれば、ボンディングリード１０の列とボンディングリード１１の列との間隔を広げることができるので、基板１内においては、ボンディングリード１０、１１に達する配線の引き回しを容易にすることができるようになる。それにより、基板１内の配線層（ボンディングリード１０、１１、１２およびリード電極１７を含む）数を、たとえば２層にまで低減することが可能となる。基板１は、内部の配線層数が少ないほどコストを低減できるので、内部配線層数の少ない基板１を用いた本実施の形態１の半導体装置については、製造コストを低減することができる。
【００３２】
また、ボンディングワイヤ７、８は、樹脂１３により封止する工程において、樹脂１３の注入圧力により流されて、互いに接触してしまうことを避けるために、ボンディングワイヤ７が成すループ形状は、ボンディングワイヤ８が成すループ形状より高くなっている。そのため、ボンディングパッド４、５およびボンディングリード１０、１１が複数列で配置されたことによって、本実施の形態１の半導体装置の薄型化を阻害してしまうことが懸念されるが、チップ３を凹部２内に配置することにより、本実施の形態１の半導体装置が厚くなってしまうことを抑制できる。この時の本実施の形態１の半導体装置の厚型化の抑制量は、凹部２が形成されたソルダレジスト１６の厚さ分程度である。
【００３３】
次に、上記のような本実施の形態１の半導体装置の製造工程について、図２〜図１１を用いて基板１の製造工程から工程順に説明する。
【００３４】
まず、図３に示すように、ガラスエポキシ系樹脂およびガラス繊維等を含有するガラスエポキシ系樹脂基板１Ａの表裏両面に薄い銅膜１Ｂが貼付されて成る両面銅貼板１Ｃを用意する。次いで、図４に示すように、ドリルを用いた加工により、両面銅貼板１Ｃの表裏を貫通するスルーホール１４を形成する。
【００３５】
次に、図５に示すように、両面銅貼板１Ｃの表裏およびスルーホール１４の壁面にめっき法により銅膜１Ｄを成膜する。次いで、図６に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして銅膜１Ｂ、１Ｄをエッチングすることにより、銅膜１Ｂ、１Ｄからなるボンディングリード１０、１１、１２およびリード電極１７を形成する。ボンディングリード１０、１１、１２のそれぞれは、スルーホール１４内の銅膜１Ｄによって、リード電極１７のうちの対応するものと電気的に接続される。
【００３６】
次に、図７に示すように、両面銅貼板１Ｃの両面にソルダレジスト１６を塗布する。この時、スルーホール１４内はソルダレジスト１６で充填される。次いで、フォトリソグラフィ技術によってそのソルダレジスト１６をパターニングすることにより、ガラスエポキシ系樹脂基板１Ａに達する前述の凹部２（図２も参照）、ボンディングリード１０、１１、１２のそれぞれに達する開口部１８Ａ、１８Ｂ、１８Ｃ、およびリード電極１７に達する開口部１８Ｄを形成する。その後、ボンディングリード１０、１１、１２およびリード電極１７の表面に、樹脂との密着性の向上および防錆等を目的とした粗面化処理およびコーティング処理等の表面処理を施し、本実施の形態１の基板１（図２も参照）が完成する。
【００３７】
次に、図８に示すように、ＤＡＦ（Die Attach Film）等の接着材１９を用い、チップ３を凹部２の底部のガラスエポキシ系樹脂基板１Ａに貼付する。
【００３８】
続いて、図９に示すように、ボンディングワイヤ７をチップ３のボンディングパッド４と基板１のボンディングリード１０とに接続し、ボンディングワイヤ８をチップ３のボンディングパッド５と基板１のボンディングリード１１とに接続し、ボンディングワイヤ９をチップ３のボンディングパッド６と基板１のボンディングリード１２とに接続する。それにより、チップ３内に形成された回路（前述のアナログ系回路およびデジタル系回路を含む）を対応するボンディングリード１０、１１、１２に電気的に接続する。
【００３９】
前述したように、ボンディングワイヤ７が成すループ形状は、ボンディングワイヤ８が成すループ形状より高くなるように形成するが、本実施の形態１において、ボンディングワイヤ７のループ高さＨ１は、２００μｍ程度となることを例示できる。また、ソルダレジスト１６の厚さＴ１は５０μｍ程度となることを例示できるので、本実施の形態１のようにボンディングワイヤ７、８の多段ワイヤ構造となっている場合でも、凹部２内にチップ３を配置したことにより、凹部２を形成しない場合に比べて、５０μｍ程度ボンディングワイヤ７のループ高さＨ１を抑制することが可能となる。すなわち、本実施の形態１の半導体装置の薄型化を実現することができる。
【００４０】
次に、図１０に示すように、チップ３およびボンディングワイヤ７、８、９を樹脂１３により封止する。次いで、図１１に示すように、開口部１８Ｄにはんだボール１５を配置し、基板１に熱処理を施すことによってはんだボール１５を溶融して、リード電極１７とはんだボール１５とを接続した後で、基板１および樹脂１３を所定位置（図１１中に一点鎖線で図示）で切断する。それにより、個片化された本実施の形態１の半導体装置（図１および図２参照）を得ることができる。
【００４１】
（実施の形態２）
本実施の形態２の半導体装置は、たとえば前記実施の形態１の半導体装置と同様にＢＧＡ型の半導体装置であるが、チップが積層された構造を有するＳＩＰ（System In Package）である。図１および図２は、それぞれ本実施の形態２の半導体装置の平面図および断面図である。
【００４２】
図１２および図１３に示すように、本実施の形態２の半導体装置は、前記実施の形態１の半導体装置の構造において、さらにチップ３上に他のチップ（第２の半導体チップ）２１が積層された構造となっている。図１２および図１３に示す例では、下段のチップ３に比べて上段のチップ２１の方が平面サイズが大きいことから、チップ３のボンディングパッド４、５、６からそれぞれボンディングワイヤ７、８、９を引き出せるように、チップ３とチップ２１との間には、平面サイズがチップ３より小さいスペーサチップ２２が配置されている。なお、スペーサチップ２２は、たとえば単結晶シリコンから形成された基板を切断および個片化することで形成されたものである。スペーサチップ２２は、ＤＡＦ等の接着材２３によりチップ３の上面に貼付され、チップ２１は、ＤＡＦ等の接着材２４により、裏面（第２の下面）がスペーサチップ２２と対向するようにしてスペーサチップ２２の上面に貼付されている。チップ２１の主面（第２の上面）に形成されたボンディングパッド２５は、Ａｕなどから形成されたボンディングワイヤ２６を介して基板１の主面に形成されたボンディングリード２７と電気的に接続されている。ボンディングリード２７は、前記実施の形態１で説明したボンディングリード１０、１１、１２およびリード電極１７と同じ工程（図６参照）で形成されたものである。
【００４３】
また、図１４に示すように、下段のチップ３に比べて上段のチップ２１の方が平面サイズが小さい場合には、スペーサチップ２２および接着材２３を省略した構造とすることができる。
【００４４】
ここで、ＳＩＰにおける回路動作について図１５を用いて説明する。ここでは、本実施の形態２に即し、チップ３とチップ２１とが互いに異なる回路機能を備えているものとし、チップ２１は、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリと記す）が形成されたメモリチップであり、チップ３は、フラッシュメモリの動作を制御するマイコンチップである場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。また、チップ３は、前記実施の形態１のチップ３と同様に、アナログ系回路を含むアナログ系回路ブロック（図２２参照）とデジタル系回路を含むデジタル系回路ブロック（図２２参照）とを備えたものである。
【００４５】
マイコンチップ（チップ３）の主な役割の一つとして、マイコンとメモリとにより構築されるシステムの外部に設けられた外部ＬＳＩ２８とシステムの内部に設けられたメモリチップ（チップ２１）との間を仲介してデータの入出力を行うために、外部インターフェース用の論理アドレス（外部アドレス）をフラッシュメモリの物理アドレスに変換する作業がある。そのため、マイコンチップ（チップ３（ＡＳＩＣ））は、フラッシュメモリ用のインターフェースとして内部インターフェース用パッド（ボンディングパッド４、５のいずれか）を備えている。
【００４６】
また、マイコンチップが上記のような役割を担う場合、マイコンチップには、メモリチップとの間のインターフェースに必要なピン数以外に、外部インターフェース（Ｉ／Ｆ）を構成するボンディングパッド４、５（ピン）が必要になる。従って、マイコンチップは、外部インターフェースに必要な外部インターフェース用のボンディングパッド４、５（ピン）の数の分だけ、メモリチップに比較してボンディングパッド（ピン）の数が多くなる。
【００４７】
外部インターフェースを介して出力されたデータは、外部ＬＳＩ２８を介してさまざまな情報に変換され、ネットーワーク機器やヒューマンインターフェース機器などに出力される。
【００４８】
一方、メモリチップは、マイコンチップとのインターフェース以外に、チップセレクト端子（ＣＥ）を備えている。このチップセレクト端子を有効、または無効にすることでフラッシュメモリへのデータの書き込み、または読み出しを可能としている。さらに、特定のアドレスを検出するために、パワーオンリセット用の端子（ＰＲＥ）を備えている。
【００４９】
本実施の形態２においても、前記実施の形態１と同様に、基板１の主面において、凹部２（チップ３、２１）の中心は、基板１の中心から離れたところに配置し、凹部２を基板１の中心から辺側に片寄るように形成している。また、凹部２が基板１の主面内にて特定の辺側に片寄って位置することにより、基板１の主面内において、相対的に配置数が多いボンディングリード１０、１１が配置される領域は、相対的に配置数が少ないボンディングリード１２が配置される領域より面積が大きくなっている。それにより、基板１の大型化を防ぎつつ、ボンディングリード１０の列とボンディングリード１１の列との間隔を広げることができるようになる。その結果、ボンディングリード１０、１１およびボンディングワイヤ７、８の互いの干渉を防ぐことができるようになる。
【００５０】
ところで、チップ３におけるボンディングパッド４、５の配列と同様に、上段のチップ２１の主面におけるボンディングパッド２５が、チップ２１の特定の辺（第４のチップ辺）に沿って複数列で相対的に密集して配列され、他辺（第３のチップ辺）に沿っては相対的に互いの間隔を広くして配列されている場合でも、複数列で相対的に密集して配列されたボンディングパッド２５と対向するボンディングリード２７をボンディングリード１０、１１の配列と同様に複数列とすることになる。このような場合でも、凹部２が基板１の主面内にて特定の辺側に片寄って位置することにより、基板１の主面内において、相対的にボンディングリード２７の配置（配列）数が多い領域は、相対的にボンディングリード２７の配置（配列）数が少ない領域より面積が大きくなる。それにより、ボンディングリード２７の配置（配列）間隔を広げることができるようになる。その結果、ボンディングリード２７およびボンディングワイヤ２６の互いの干渉を防ぐことができるようになる。
【００５１】
次に、上記のような本実施の形態２の半導体装置の製造工程について、図１６〜図１７を用いて工程順に説明する。ここでは、図１４に示した構造の場合の製造工程を例にとって説明する。
【００５２】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１におけるチップ３を凹部２の底部のガラスエポキシ系樹脂基板１Ａに接着材１９を用いて貼付するまでの工程（図３〜図８参照）は同様である。
【００５３】
その後、図１６に示すように、ＤＡＦ等の接着材２４を用い、チップ３を凹部２の底部のガラスエポキシ系樹脂基板１Ａに貼付する。
【００５４】
次いで、図１７に示すように、ボンディングワイヤ７をチップ３のボンディングパッド４と基板１のボンディングリード１０とに接続し、ボンディングワイヤ８をチップ３のボンディングパッド５と基板１のボンディングリード１１とに接続し、ボンディングワイヤ９をチップ３のボンディングパッド６と基板１のボンディングリード１２とに接続し、ボンディングワイヤ２６をチップ２１のボンディングパッド２５と基板１のボンディングリード２７とに接続する。それにより、チップ３内に形成された回路（前述のアナログ系回路およびデジタル系回路を含む）を対応するボンディングリード１０、１１、１２に電気的に接続し、チップ２１内に形成された回路（前述のフラッシュメモリを含む）を対応するボンディングリード２７に電気的に接続する。
【００５５】
ここで、最上段のチップ２１に接続されるボンディングワイヤ２６については、キャピラリ２９により先に基板１のボンディングリード２７に接続し（図１８参照）、次いで、チップ２１のボンディングパッド２５に接続する（図１９参照）、いわゆる逆ボンディング法で接続してもよい。このような逆ボンディング法で接続されたボンディングワイヤ２６のループ高さＨ３（図１９参照）は、先にチップ２１のボンディングパッド２５に接続し、次いで基板１のボンディングリード２７に接続する、いわゆる正ボンディング法で接続した場合のボンディングワイヤ２６のループ高さＨ２（図１７参照）に比べて低くできる。これは、ボンディングワイヤのループ形状は、キャピラリ２９が動作した軌跡に近くなることに起因するものである。キャピラリ２９はファーストボンディングの後、ボンディング部からほぼ垂直に上昇し、次いでセカンドボンディング部に接触することから、正ボンディング法の場合には、チップ２１のボンディングパッド２５へのボンディングがファーストボンディングとなり、その後のキャピラリ２９の垂直動作によって、ボンディングワイヤ２６はチップ２１上に大きくループを描くことになるからである。一方、逆ボンディング法を用いた場合には、ファーストボンディング後のキャピラリ２９の垂直動作があっても、ボンディングワイヤ２６がチップ２１上に大きくループを描くことを防ぐことができるからである。このような逆ボンディング法を用いることにより、ボンディングワイヤ２６のループ高さをさらに低くできるので、本実施の形態２のさらなる薄型化に寄与することができる。
【００５６】
前記実施の形態１でも述べたように、ソルダレジスト１６の厚さＴ１は５０μｍ程度となることを例示できるので、凹部２内にチップ３を配置したことにより、凹部２を形成しない場合に比べて、５０μｍ程度ボンディングワイヤ２６のループ高さを抑制することが可能となる。すなわち、本実施の形態２の半導体装置の薄型化を実現することができる。
【００５７】
次に、図２０に示すように、チップ３、２１およびボンディングワイヤ７、８、９、２６を樹脂１３により封止する。次いで、図２１に示すように、開口部１８Ｄにはんだボール１５を配置し、基板１に熱処理を施すことによってはんだボール１５を溶融して、リード電極１７とはんだボール１５とを接続した後で、基板１および樹脂１３を所定位置（図２１中に一点鎖線で図示）で切断する。それにより、個片化された本実施の形態２の半導体装置（図１４参照）を得ることができる。
【００５８】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６０】
本発明の半導体装置の構造は、ワイヤボンディングによりチップが基板に実装された構造を有する半導体装置に広く適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態である半導体装置の平面図である。
【図２】本発明の一実施の形態である半導体装置の断面図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程中の平面図である。
【図１２】本発明の他の実施の形態である半導体装置の平面図である。
【図１３】本発明の他の実施の形態である半導体装置の断面図である。
【図１４】本発明の他の実施の形態である半導体装置の断面図である。
【図１５】本発明の他の実施の形態である半導体装置に形成された回路ブロックの動作を説明する説明図である。
【図１６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造工程中におけるワイヤボンディング工程を示す説明図である。
【図１９】図１８に続くワイヤボンディング工程を示す説明図である。
【図２０】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２１】本発明の他の実施の形態である半導体装置の製造工程中の平面図である。
【図２２】デジタル系の回路素子とアナログ系の回路素子とが形成されたチップの平面図である。
【符号の説明】
【００６２】
１  基板（配線基板）
１Ａ  ガラスエポキシ系樹脂基板
１Ｂ  銅膜
１Ｃ  両面銅貼板
１Ｄ  銅膜
２  凹部
３  チップ（第１の半導体チップ）
４  ボンディングパッド（第２のパッド）
５  ボンディングパッド（第２のパッド）
６  ボンディングパッド（第１のパッド）
７  ボンディングワイヤ（第２のワイヤ）
８  ボンディングワイヤ（第１のワイヤ）
９  ボンディングワイヤ
１０  ボンディングリード（第２のボンディングリード）
１１  ボンディングリード（第２のボンディングリード）
１２  ボンディングリード（第１のボンディングリード）
１３  樹脂（封止体）
１４  スルーホール
１５  はんだボール
１６  ソルダレジスト
１７  リード電極
１８Ａ〜１８Ｄ  開口部
１９  接着材
２１  チップ（第２の半導体チップ）
２２  スペーサチップ
２３、２４  接着材
２５  ボンディングパッド
２６  ボンディングワイヤ
２７  ボンディングリード
２８  外部ＬＳＩ
２９  キャピラリ
１０１  デジタル系回路ブロック
１０２  アナログ系回路ブロック
１０３  チップ
１０４、１０５  電極
１０６  素子形成領域
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図１】
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【図１２】
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