(57)【要約】【課題】Ｎｉのシリサイド化反応速度を制御して、ＰＭＯＳトランジスタのゲート電極をＮｉリッチに、ＮＭＯＳトランジスタのゲート電極をＳｉリッチに形成する。【解決手段】ＮＭＯＳトランジスタの第１ゲート電極１０６ＮとＰＭＯＳトランジスタの第２ゲート電極１０６Ｐをニッケルシリサイド電極に形成する半導体装置の製造方法であって、第１，第２ゲート電極１０６Ｎ，１０６Ｐをニッケルシリサイド化するときに、第１ゲート電極１０６Ｎ上のみにＮｉの拡散を抑制する拡散抑制膜１１７を形成し、さらに第２ゲート電極１０６Ｐを第１ゲート電極１０６Ｎよりも低く形成した後、拡散抑制膜１１７および第２ゲート電極１０６Ｐ上にＮｉ膜１１５を形成し、第１，第２ゲート電極１０６Ｎ，１０６Ｐの全体をニッケルシリサイド化して、第１ゲート電極１０６ＮをＳｉリッチに形成し、第２ゲート電極１０６ＰをＮｉリッチに形成することを特徴とする。【選択図】図４
2009049093.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタの第１ゲート電極とＰＭＯＳトランジスタの第２ゲート電極の両方をニッケルシリサイド電極に形成する半導体装置の製造方法であって、
前記第１ゲート電極と前記第２ゲート電極をニッケルシリサイド化するときに、
前記第１ゲート電極上のみにニッケルの拡散速度を低下させる拡散抑制膜を形成し、
さらに前記第２ゲート電極を前記第１ゲート電極よりも低く形成した後、
前記拡散抑制膜および前記第２ゲート電極上にニッケル膜を形成し、前記第１ゲート電極と前記第２ゲート電極の全体をニッケルシリサイド化して、前記拡散抑制膜が形成された前記第１ゲート電極をシリコンよりもニッケルの割合が低くなるように形成し、前記第２ゲート電極をシリコンよりもニッケルの割合が高くなるように形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ゲート電極上のみにニッケルの拡散速度を低下させる拡散抑制膜を形成する工程は、
半導体基板上にゲート絶縁膜を介して前記第１ゲート電極と前記第２ゲート電極を形成するためのシリコン膜を形成する工程と、
前記シリコン膜上に前記拡散抑制膜を形成する工程と、
前記拡散抑制膜、前記シリコン膜および前記ゲート絶縁膜をパターニングして、ＮＭＯＳトランジスタの第１ゲート電極とＰＭＯＳトランジスタの第２ゲート電極とを形成する工程と、
前記第２ゲート電極の拡散抑制膜を除去した後、前記第２ゲート電極を前記第１ゲート電極よりも低く形成する工程とを順に行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート電極をＮｉＳｉ2に形成し、前記第２ゲート電極をＮｉ3Ｓｉに形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記拡散抑制膜は、ゲルマニウムもしくは炭素を含むシリコン膜である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記拡散抑制膜は、ゲルマニウム膜もしくは炭素膜である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記ニッケルシリサイド化された第１ゲート電極中のゲルマニウムもしくは炭素は該第１ゲート電極上部に存在する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率ゲート絶縁膜とフルシリサイド電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ゲート絶縁膜の薄膜化が進むに伴い、リーク電流の増大や電極空乏層のオン電流への影響が顕在化してきていることから、ハフニウム（Ｈｆ）やジルコニウム（Ｚｎ）等の金属酸化膜からなる高誘電率ゲート絶縁膜と、ニッケル（Ｎｉ）を主成分とした高融点金属によるフルシリサイド電極とを組み合わせたゲートスタック構造の開発が進められている。
【０００３】
金属酸化膜とフルシリサイド電極とを用いたゲートスタック構造においては、ゲート絶縁膜とゲート電極材料とが反応し、ゲート電極の実効的な仕事関数がシフトするフェルミレベルピニングと呼ばれる現象が生じ、しきい値電圧Ｖthの絶対値が大きくなるという問題がある。このフェルミレベルピニングに伴うＶthのシフト量はトランジスタの極性で異なり、ＰＭＯＳトランジスタの方がＮＭＯＳトランジスタより４倍〜５倍程度大きく、チャンネルドーズ量の調整等で、Ｖthの絶対値をＮＭＯＳトランジスタ、ＰＭＯＳトランジスタとも同程度に制御することは困難となる。
【０００４】
フェルミレベルピニングは、ゲート絶縁膜中の金属原子とゲート電極中のシリコン（Ｓｉ）原子との反応に起因し、ゲート電極中の組成をニッケル（Ｎｉ）リッチな状態にすることで抑制される。このことから、Ｖthシフト量の大きいＰＭＯＳトランジスタには、Ｎｉリッチな電極（Ｎｉ2ＳｉやＮｉ3Ｓｉ等）、ＮＭＯＳトランジスタにはシリコン（Ｓｉ）リッチな電極（ＮｉＳｉ2等）を適用することで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのＶthの絶対値が同一になるように合わせ込み、ＬＳＴＰ（Low Stanby Power）用トランジスタやＬＯＰ（Low Operation Power）用トランジスタに適用する技術が提案されている（例えば、非特許文献１参照）。
【０００５】
非特許文献１に開示されたプロセスでは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタについてそれぞれ異なる組成のフルシリサイド電極を形成する手法が必要となる。従来のプロセスを非特許文献２に基づき、図５〜図８の製造工程断面図を参照して説明する。
【０００６】
図５（１）に示すように、Ｐ型の半導体基板２０１に、トレンチ素子分離領域２０２を形成する。さらに上記半導体基板２０１にＮウエル２０３、Ｐウエル２０４を形成する。さらに上記半導体基板２０１の表面に金属酸化膜の高誘電率（High-k）絶縁膜からなるゲート絶縁膜２０５を形成し、その上面に多結晶シリコン膜２０６を形成する。
【０００７】
次に、図５（２）に示すように、上記多結晶シリコン膜２０６上にハードマスク層を形成し、リソグラフィー技術とエッチング技術によって、ハードマスク層をパターニングしてハードマスク２０７を形成する。さらに上記ハードマスク２０７をエッチングマスクに用いてドライエッチングにより、上記多結晶シリコン膜２０６、ゲート絶縁膜２０５をパターニングにして、ゲート絶縁膜２０５上にＮＭＯＳトランジスタの第１ゲート電極２０６ＮとＰＭＯＳトランジスタの第２デート電極２０６Ｐを形成する。
【０００８】
次に、図５（３）に示すように、上記ＮＭＯＳトランジスタの第１ゲート電極２０６Ｎの両側の上記半導体基板２０１に低濃度拡散層２０８Ｎを形成する。また、上記ＰＭＯＳトランジスタの第２ゲート電極２０６Ｐの両側の上記半導体基板２０１に低濃度拡散層２０８Ｐを形成する。さらに、化学的気相成長（ＣＶＤ）法とドライエッチング法によって、第１ゲート電極２０６Ｎ、第２ゲート電極２０６Ｐの各側壁に窒化シリコン膜で形成されるストッパ層２０９、酸化シリコン膜で形成されるサイドウォール２１０を形成する。
【０００９】
そして、ＮＭＯＳトランジスタの形成領域上に開口を設けたレジストマスク（図示せず）を形成し、このレジストマスクと上記サイドウォール２１０、ストッパ層２０９、ハードマスク２０７をマスクにして、半導体基板２０１にＮ型不純物を導入することで、上記第１ゲート電極２０６Ｎの両側の上記半導体基板２０１に低濃度拡散層２０８Ｎを介して高濃度拡散層２１１Ｎを形成する。
【００１０】
また、ＰＭＯＳトランジスタの形成領域上に開口を設けたレジストマスク（図示せず）を形成し、このレジストマスクと上記サイドウォール２１０、ストッパ層２０９、ハードマスク２０７をマスクにして、半導体基板２０１にＰ型不純物を導入することで、上記第２ゲート電極２０６Ｐの両側の上記半導体基板２０１に低濃度拡散層２０８Ｐを介して高濃度拡散層２１１Ｐを形成する。
【００１１】
次に、図６（４）に示すように、サイドウォール２１０（前記図５（３）参照）を除去する。そして、高濃度拡散層２１１Ｎ、２１１Ｐ表面に、シリサイド層２１２を形成する。
【００１２】
次に、図６（５）に示すように、ＣＶＤ法によりハードマスク２０７およびストッパ層２０９等を被覆するように半導体基板２０１上の全面にわたって、酸化シリコン膜から成る層間絶縁膜２１３を形成する。
次に、図６（６）に示すように、化学機械研磨（ＣＭＰ）法によって、上記層間絶縁膜２１３の上面を平坦化し、ハードマスク２０７（前記図６（５）参照）を露出させた後、ドライエッチング法により、ハードマスク２０７をエッチングして除去し、多結晶シリコンからなる第１ゲート電極２０６Ｎ、第２ゲート電極２０６Ｐを露出させる。
【００１３】
次に、図７（７）に示すように、リソグラフィー技術を用いて、第１ゲート電極２０６Ｎを被覆するようにレジスト膜２１４を形成した後、これをマスクにして、ドライエッチングによって、ＰＭＯＳトランジスタの第２ゲート電極２０６Ｐの高さがＮＭＯＳトランジスタの第１ゲート電極２０６Ｎの高さの２／３〜１／２程度となるように、ＰＭＯＳトランジスタの第２ゲート電極２０６Ｐの上部をエッチングして除去した。その後、上記レジスト膜２１４を除去する。
【００１４】
次に、図７（８）に示すように、スパッタリングによって、上記第１ゲート電極２０６Ｎ、第２ゲート電極２０６Ｐの各上面に接するように、Ｎｉを主成分とする高融点金属膜２１５を膜厚が第１ゲート電極２０６Ｎと同程度となるように、層間絶縁膜２１３上に成膜する。
【００１５】
次に、図８（９）に示すように、半導体基板２０１に対して１回目の熱処理を施し、上記第１ゲート電極２０６Ｎ、第２ゲート電極２０６Ｐの上部に必要量だけＮｉを拡散させ、シリサイド層２１６を形成する。
【００１６】
次に、図８（１０）に示すように、未反応のニッケルを除去した後、２回目の熱処理を施すことで、第１ゲート電極２０６Ｎ、第２ゲート電極２０６Ｐの上部から下部まで全体がシリサイド化（フルシリサイド化）される。この時、ニッケルと反応する多結晶シリコンの高さの違いでニッケル組成比が変化し、多結晶シリコン高さの低いＰＭＯＳトランジスタの第２ゲート電極２０６Ｐはニッケルリッチの組成に、ＮＭＯＳトランジスタの第１ゲート電極２０６Ｎはシリコンリッチの組成に制御することができる。また、反応前の多結晶ポリシリコンからの膨張率がニッケルリッチなＰＭＯＳトランジスタの第２ゲート電極２０６Ｐでは１．５〜２、シリコンリッチのＮＭＯＳトランジスタの第１ゲート電極２０６Ｎでは１程度である。このため、第２ゲート電極２０６Ｐの多結晶シリコンをエッチバックすることにより、フルシリサイド電極の組成を制御できる他に、各第１ゲート電極２０６Ｎ、第２ゲート電極２０６Ｐの電極高さを同等に制御することもできる。
【００１７】
この他、シリサイド反応の制御技術として、多結晶シリコンへイオン注入された窒素によるニッケルの拡散抑制や、ゲルマニウムイオン注入により、多結晶シリコン上部をアモロファス化し、ニッケル拡散を促進する技術が提案されている（例えば、特許文献１参照。）。
【００１８】
フェルミレベルピニング現象を伴う高誘電率絶縁膜とフルシリサイド電極とのゲートスタック構造で、フルシリサイド電極の組成を制御することでＶthを制御する場合、図９（非特許文献１のＦｉｇ．８を引用）に示されているように、ＮＭＯＳトランジスタのゲート電極組成がＮｉＳｉ2であり、ＰＭＯＳトランジスタのゲート電極組成がＮｉ3Ｓｉである組み合わせが最適となり、Ｖth低減効果が最大となる。
【００１９】
前記図５〜図８によって説明した製造方法は、ゲート電極の高さとニッケル（Ｎｉ）の膜厚の比をＮＭＯＳトランジスタの第１ゲート電極２０６Ｎ、ＰＭＯＳトランジスタの第２ゲート電極２０６Ｐで変化させることで、それぞれのゲート電極の組成を制御する技術である。しかしながら、上記製造方法では、ＰＭＯＳトランジスタの第２ゲート電極２０６ＰのＮｉ3Ｓｉと、ＮＭＯＳトランジスタの第１ゲート電極２０６ＮのＮｉＳｉ2の生成の両立は困難であり、第２ゲート電極２０６ＰのＮｉ2Ｓｉと第１ゲート電極２０６ＮのＮｉＳｉの制御にとどまっている。
【００２０】
そこで、従来技術の製造方法に加えて、ＮＭＯＳトランジスタのゲート電極およびＰＭＯＳトランジスタのゲート電極に対して、ニッケル（Ｎｉ）のシリサイド化反応速度を個々に制御する技術を組み合わせる必要がある。しかしながら、ゲルマニウム（Ｇｅ）や窒素（Ｎ）のイオン注入によってニッケル（Ｎｉ）の拡散反応速度、すなわちシリサイド化反応速度を制御する技術（例えば、特許文献１参照。）では、注入された不純物のゲート絶縁膜および半導体基板への拡散や注入ダメージによりトランジスタ特性、信頼性が劣化する危険性がある。
【００２１】
【特許文献１】特開２００６-１４０３１９号公報
【非特許文献１】K.Takahashi, K.Manabe, T.Ikarashi, Nikarashi, T.Hase, T.Yoshihara, H.Watanabe, T.Tatsumi and Y.Mochizuki, “Dual Workfunction Ni-Silicide／HfSiON Gate Stacks by Phase-Controlled Full-Silicidation（PC-FUSI） Technique for 45nm-node LSTP and LOP Devices”,IEDM Tech.Dig.,（2004）,p.91-94.
【非特許文献２】A.Lauwers, A.Veloso, T.Hoffmann, M.J.H.van Dal, C.Vrancken, S.Brus, S.Locorotondo, J.-F.de Marneffe, B.Ｓｉjmus, S.Kubicek, T.Chiarella, M.A.Pawlak, K.Opsomer, P.Absil, K.Maex, M.Jurczak, S.Biesemans and J.A.kittl, “CMOSintegration of Dual Work Function Phase Controlled Ni FUSI with simultaneous silicidation of NMOS （NiSi） and PMOS （Ni-rich silicide） Gates on HfSiON”  ,IEDM Tech.Dig.,（2005）, p.4.
【発明の開示】
【発明が解決しようとする課題】
【００２２】
解決しようとする問題点は、ＰＭＯＳトランジスタの第２ゲート電極１０６ＰのＮｉ3Ｓｉと、ＮＭＯＳトランジスタの第１第１ゲート電極１０６ＮのＮｉＳｉ2の生成の両立が困難な点である。これを解決するために、シリサイド化反応速度を制御する技術では、注入された不純物のゲート絶縁膜および半導体基板への拡散や注入ダメージによりトランジスタ特性、信頼性が劣化する危険性がある点である。
【００２３】
本発明は、イオン注入を用いずにニッケル（Ｎｉ）の拡散反応速度、すなわちシリサイド化反応速度を制御して、ＰＭＯＳトランジスタのゲート電極にはＮｉリッチなＮｉ3Ｓｉ、ＮＭＯＳトランジスタのゲート電極にはＳｉリッチなＮｉＳｉ2を形成することを可能にする。
【課題を解決するための手段】
【００２４】
請求項１に係る本発明は、ＮＭＯＳトランジスタの第１ゲート電極とＰＭＯＳトランジスタの第２ゲート電極の両方をニッケルシリサイド電極に形成する半導体装置の製造方法であって、前記第１ゲート電極と前記第２ゲート電極をニッケルシリサイド化するときに、第１ゲート電極上のみにニッケルの拡散速度を低下させる拡散抑制膜を形成し、さらに第２ゲート電極を第１ゲート電極よりも低く形成した後、拡散抑制膜および第２ゲート電極上にニッケル膜を形成し、第１ゲート電極と第２ゲート電極の全体をニッケルシリサイド化して、拡散抑制膜が形成された第１ゲート電極をシリコンよりもニッケルの割合が低くなるように形成し、前記第２ゲート電極をシリコンよりもニッケルの割合が高くなるように形成することを特徴とする。
【００２５】
請求項１に係る本発明では、第１ゲート電極上のみにニッケルの拡散速度を低下させる拡散抑制膜を形成し、さらに第２ゲート電極を第１ゲート電極よりも低く形成した後、第１ゲート電極および第２ゲート電極の全体をニッケルシリサイド化（フルシリサイド化）することから、第１ゲート電極側は、拡散抑制膜によってニッケル膜からのニッケルの拡散速度が著しく低下されるので、第１ゲート電極中へのニッケルの拡散が抑制される。一方、第２ゲート電極側は、ニッケル膜に直接に接触しているので、ニッケル膜からのニッケルの拡散が十分になされる。したがって、第１ゲート電極をシリコンよりもニッケルの割合が低くなるように形成し、第２ゲート電極をシリコンよりもニッケルの割合が高くなるように形成することが可能になる。また、第１ゲート電極の高さより第２ゲート電極の高さを低く形成していることから、第２ゲート電極のほうが第１ゲート電極よりも単位体積当たりの拡散したニッケル量が多くなる。したがって、第１ゲート電極の高さと第２ゲート電極の高さを適宜設定することで、第１ゲート電極をＮｉＳｉ2に形成し、前記第２ゲート電極をＮｉ3Ｓｉに形成することが可能になる。
【発明の効果】
【００２６】
請求項１に係る本発明によれば、第１ゲート電極をＮｉＳｉ2に形成し、前記第２ゲート電極をＮｉ3Ｓｉに形成することが可能になるので、ニッケルシリサイドのフルシリサイド電極として最もＶth制御性と信頼性の高いＭＯＳＦＥＴを形成することが可能となるという利点がある。
【発明を実施するための最良の形態】
【００２７】
本発明の一実施の形態（実施例）を、図１〜図４の製工程断面図によって説明する。
【００２８】
図１（１）に示すように、Ｐ型の半導体基板１０１に、素子分離領域１０２を形成する。この素子分離領域１０２は、例えばトレンチ素子分離構造とする。
【００２９】
さらに上記半導体基板１０１のＰＭＯＳトランジスタの形成領域にＮウエル１０３を、ＮＭＯＳトランジスタの形成領域にＰウエル１０４を形成する。例えば、Ｎウエル領域１０３を形成する場合には、ＰＭＯＳトランジスタの形成領域にマスク（例えばレジストマスク）を形成して、例えばＮＭＯＳトランジスタの形成領域にイオン注入を行うことで形成される。同様に、Ｐウエル領域１０４を形成する場合には、ＮＰＭＯＳトランジスタの形成領域にマスク（例えばレジストマスク）を形成して、例えばＰＭＯＳトランジスタの形成領域にイオン注入を行うことで形成される。
【００３０】
次いで、上記半導体基板１０１の表面に高誘電率（High-k）絶縁膜からなるゲート絶縁膜１０５を形成する。さらに、その上面にシリコン膜１０６を形成する。ここでは、シリコン膜１０６に多結晶シリコン膜を用いたが、アモルファスシリコン膜を用いることも可能である。
【００３１】
上記ゲート絶縁膜１０５には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）、ジルコニウムアルミネート（ＺｒＡｌＯx）、もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【００３２】
上記多結晶シリコンは、例えば、原料ガスとして、モノシラン（ＳｉＨ4）を用いたＣＶＤ法により成膜される。多結晶シリコンの膜厚は、例えば１００ｎｍとした。
【００３３】
次に、上記シリコン膜１０６上にニッケル（Ｎｉ）の拡散速度を低下させる拡散抑制膜１１７を形成する。この拡散抑制膜１１７は、多結晶シリコン膜にゲルマニウム（Ｇｅ）および炭素（Ｃ）の少なくとも一方もしくは両方を含むものである。例えば、ポリシリコンにゲルマニウムを５％程度もしくはそれ以上を含むものを用いることができる。ゲルマニウムの含有量が５％より少ないと、ニッケルの拡散速度を十分に低下させることができない。この成膜方法は、化学気相成長法もしくはエピタキシャル成長法による。例えば、ゲルマニウムを含む多結晶シリコンを形成する場合には、原料ガスにモノシラン（ＳｉＨ4）およびモノゲルマン（ＧｅＨ4）を用いる。また、炭素（Ｃ）を含ませる場合には、原料ガスに例えばモノメチルシラン（ＳｉＨ3ＣＨ3）を用いる。膜厚は、例えば１ｎｍ〜１０ｎｍ程度とする。この拡散抑制膜１１７の成膜は、先に成膜したシリコン膜１０６を成膜した後に、例えばｉｎ−ｓｉｔｕで、原料ガスを切り換えることで連続して処理を行うことが好ましい。
【００３４】
上記拡散抑制膜１１７は、例えばゲルマニウム単層膜で形成することもできる。この場合は、スパッタリング法、化学的気相成長法、原子層蒸着法等により形成することができる。この場合の膜厚も例えば１ｎｍ〜１０ｎｍ程度とする。
【００３５】
次に、図１（２）に示すように、上記シリコン膜１０６上にハードマスク層を形成し、リソグラフィー技術とエッチング技術によって、ハードマスク層をパターニングしてハードマスク１０７を形成する。さらに上記ハードマスク１０７をエッチングマスクに用いてドライエッチングにより、上記拡散抑制膜１１７、シリコン膜１０６、ゲート絶縁膜１０５をパターニングにして、ゲート絶縁膜１０５上にＮＭＯＳトランジスタの第１ゲート電極１０６ＮとＰＭＯＳトランジスタの第２ゲート電極１０６Ｐを形成する。
【００３６】
次に、図１（３）に示すように、上記ＮＭＯＳトランジスタの第１ゲート電極１０６Ｎの両側の上記半導体基板１０１に低濃度拡散層１０８Ｎを形成する。また、上記ＰＭＯＳトランジスタの第２ゲート電極１０６Ｐの両側の上記半導体基板１０１に低濃度拡散層１０８Ｐを形成する。さらに、化学的気相成長（ＣＶＤ）法とドライエッチング法によって、第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの各側壁に窒化シリコン膜で形成されるストッパ層１０９、酸化シリコン膜で形成されるサイドウォール１１０を形成する。
【００３７】
そして、ＮＭＯＳトランジスタの形成領域上に開口を設けたレジストマスク（図示せず）を形成し、このレジストマスクと上記サイドウォール１１０、ストッパ層１０９、ハードマスク１０７をマスクにして、半導体基板１０１にＮ型不純物を導入することで、上記第１ゲート電極１０６Ｎの両側の上記半導体基板１０１に低濃度拡散層１０８Ｎを介して高濃度拡散層１１１Ｎを形成する。
【００３８】
また、ＰＭＯＳトランジスタの形成領域上に開口を設けたレジストマスク（図示せず）を形成し、このレジストマスクと上記サイドウォール１１０、ストッパ層１０９、ハードマスク１０７をマスクにして、半導体基板１０１にＰ型不純物を導入することで、上記第２ゲート電極１０６Ｐの両側の上記半導体基板１０１に低濃度拡散層１０８Ｐを介して高濃度拡散層１１１Ｐを形成する。
【００３９】
次に、図２（４）に示すように、サイドウォール１１０（前記図１（３）参照）を除去する。そして、高濃度拡散層１１１Ｎ、１１１Ｐ表面に、シリサイド層２１２を形成する。
【００４０】
次に、図２（５）に示すように、ＣＶＤ法によりハードマスク１０７およびストッパ層１０９等を被覆するように半導体基板１０１上の全面にわたって層間絶縁膜１１３を形成する。この層間絶縁膜１１３は、例えば酸化シリコン膜もしくは酸化シリコンよりも誘電率が低い低誘電率膜で形成される。
次に、図２（６）に示すように、化学機械研磨（ＣＭＰ）法によって、上記層間絶縁膜１１３の上面を平坦化し、ハードマスク１０７（前記図２（５）参照）を露出させた後、ドライエッチング法もしくはＣＭＰ法により、ハードマスク１０７をエッチングして除去し、第１ゲート電極２０６Ｎ、２０６Ｐ上に形成されている拡散抑制膜１１７を露出させる。
【００４１】
次に、図３（７）に示すように、リソグラフィー技術を用いて、第１ゲート電極１０６Ｎを被覆するようにレジスト膜１１４を形成した後、これをマスクにして、ドライエッチングによって、ＰＭＯＳトランジスタの第２ゲート電極１０６Ｐの高さがＮＭＯＳトランジスタの第１ゲート電極１０６Ｎの高さの２／３〜１／２程度となるように、第２ゲート電極１０６Ｐ上の拡散抑制膜１１７（前記図２（６）参照）およびＰＭＯＳトランジスタの第２ゲート電極１０６Ｐの上部をエッチングして除去した。一方、第１ゲート電極１０６Ｎ上の拡散抑制膜１１７はレジスト膜１１４に被覆されているので残される。その後、上記レジスト膜１１４を除去する。
【００４２】
次に、図３（８）に示すように、スパッタリングによって、上記第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの各上面に接するように、ニッケル膜１１５を成膜する。このニッケル膜１１５と接する部分は、層間絶縁膜１１３、ＮＭＯＳトランジスタ部の拡散抑制膜１１７上面、ＰＭＯＳトランジスタ部の第２ゲート電極１０６Ｐ上面となる。
【００４３】
次に、図４（９）に示すように、半導体基板１０１に対して１回目の熱処理を施し、上記第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの上部にニッケル（Ｎｉ）を拡散させ、シリサイド反応を起こさせ、シリサイド層１１６を形成する。この熱処理は、例えば、４００℃〜５５０℃の窒素雰囲気中で行い、第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの多結晶シリコンとニッケル（Ｎｉ）とを反応させる。そして、各第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの上部にニッケルシリサイド層１１６を形成する。この時、ニッケル膜１１５中のニッケル（Ｎｉ）は、ゲルマニウム（Ｇｅ）や炭素（Ｃ）を含む拡散抑制膜１１７によって、シリコン膜１０６中への拡散速度が低下する。すなわち、この１回目の熱処理における、各第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの多結晶シリコンへのニッケル（Ｎｉ）の反応量は、ゲルマニウム（Ｇｅ）や炭素（Ｃ）を含む拡散抑制膜１１７が形成されたＮＭＯＳトランジスタの第１ゲート電極１０６Ｎよりも、ニッケル膜１１５が直接に接しているＰＭＯＳトランジスタの第２ゲート電極１０６Ｐの方が多くなる。また、このとき、拡散抑制膜１１７中のゲルマニウムもしくは炭素は、第１ゲート電極１０６Ｎの上部にとどまり、ゲート絶縁膜１０５側に拡散されていない。
【００４４】
次に、図４（１０）に示すように、未反応のニッケルを除去した後、２回目の熱処理を施すことで、第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの上部から下部まで全体をシリサイド化（フルシリサイド化）する。上記２回目の熱処理は、例えば、４００℃〜５５０℃の窒素雰囲気中で行う。この熱処理では、電極上部に形成されていたニッケルシリサイド層１１６（前記図４（９）参照）のみと反応していたニッケル（Ｎｉ）を電極下部まで拡散させ、全体がニッケルシリサイド化（フルシリサイド化）された第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐを形成する。
【００４５】
上記シリサイド反応では、ニッケルと反応する多結晶シリコンの高さの違いでニッケルシリサイドのニッケル組成比が変化する。すなわち、多結晶シリコン高さの低いＰＭＯＳトランジスタの第２ゲート電極１０６Ｐはニッケルリッチの組成に、ＮＭＯＳトランジスタの第１ゲート電極１０６Ｎはシリコンリッチの組成に制御することができる。さらに、反応前の多結晶シリコンからの膨張率がニッケルリッチなＰＭＯＳトランジスタの第２ゲート電極１０６Ｐでは１．５〜２、シリコンリッチなＮＭＯＳトランジスタの第１ゲート電極１０６Ｎでは１程度である。このため、第２ゲート電極１０６Ｐの多結晶シリコンをエッチバックすることにより、できあがりのフルシリサイド電極組成は、ＮＭＯＳトランジスタの第１ゲート電極１０６Ｎではシリコン（Ｓｉ）リッチなＮｉＳｉ2、ＰＭＯＳトランジスタの第２ゲート電極１０６Ｐではニッケル（Ｎｉ）リッチなＮｉ3Ｓｉに制御することができる。
【００４６】
また、上記のようにフルシリサイド電極の組成を制御できる他に、各第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの電極高さを同等に制御することもできる。
【００４７】
このように、でき上がりのフルシリサイド電極組成は、ニッケル膜１１５と第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの多結晶シリコンとの反応速度、およびニッケル膜１１５と第１ゲート電極１０６Ｎ、第２ゲート電極１０６Ｐの膜厚比で決めることができる。
【００４８】
なお、上記ＮＭＯＳトランジスタの第１ゲート電極１０６Ｎをフルシリサイド電極とした場合、拡散抑制膜１１７のゲルマニウム（Ｇｅ）や炭素（Ｃ）は、第１ゲート電極１０６Ｎの上部のみに存在し、ゲート絶縁膜１０５との界面側には存在しない。したがって、第１ゲート電極１０６Ｎ中のゲルマニウムもしくは炭素は、トランジスタ特性に影響を及ぼすことはない。
【００４９】
上記本発明の半導体装置１の製造方法では、第１ゲート電極１０６Ｎ上にニッケルの拡散速度を低下させる拡散抑制膜１１７を形成し、さらに第２ゲート電極１０６Ｐを第１ゲート電極１０６Ｎよりも低く形成した後、第１ゲート電極１０６Ｎおよび第２ゲート電極１０６Ｐの全体をニッケルシリサイド化（フルシリサイド化）することから、第１ゲート電極１０６Ｎ側は、拡散抑制膜１１７によってニッケル膜１１５からのニッケルの拡散速度が著しく低下されるので、第１ゲート電極１０６Ｎ中へのニッケルの拡散が抑制される。一方、第２ゲート電極１０６Ｐ側は、ニッケル膜１１５に直接に接触しているので、ニッケル膜１１５からのニッケルの拡散が十分になされる。したがって、第１ゲート電極１０６Ｎをシリコンよりもニッケルの割合が低くなるように形成し、第２ゲート電極１０６Ｐをシリコンよりもニッケルの割合が高くなるように形成することが可能になる。また、第１ゲート電極１０６Ｎの高さより第２ゲート電極１０６Ｐの高さが低くなるように形成していることから、第２ゲート電極１０６Ｐのほうが第１ゲート電極１０６Ｎよりも単位体積当たりの拡散したニッケル量が多くなる。したがって、第１ゲート電極１０６Ｎの高さと第２ゲート電極１０６Ｐの高さをニッケルの拡散速度の相違を考慮して適宜設定することで、第１ゲート電極１０６ＮをＮｉＳｉ2に形成し、第２ゲート電極１０６ＰをＮｉ3Ｓｉに形成することが可能になる。
【００５０】
よって、ニッケルシリサイドのフルシリサイド電極として最もＶth制御性と信頼性の高いＭＯＳＦＥＴを形成することが可能となるという利点がある。また、ニッケルの拡散速度を低下させる拡散抑制膜１１７を形成し、第１ゲート電極１０６Ｎの高さより第２ゲート電極１０６Ｐの高さが低くなるように形成すること、すなわち、拡散抑制膜１１７の膜厚および第２ゲート電極１０６Ｐの高さ調整をするだけで、第１ゲート電極１０６ＮをＮｉＳｉ2に形成し、第２ゲート電極１０６ＰをＮｉ3Ｓｉに形成することを可能にしているので、プロセスマージンを広く取ることができる。
【００５１】
このように、第１ゲート電極１０６Ｎとニッケル膜１１５との反応を抑制するために上記拡散抑制膜１１７を適用する本発明の製造方法は、従来技術の不純物のイオン注入法のようなイオン注入ダメージや不純物のゲート絶縁膜側への拡散に伴うトランジスタ特性や信頼性の劣化を伴わないため、信頼性の高いトランジスタを形成することができる。また、反応前の多結晶シリコン電極高さに対して、Ｎｉ3Ｓｉで２倍程度、ＮｉＳｉ2で１倍程度となるが、ＰＭＯＳトランジスタの多結晶シリコンの第１ゲート電極１０６Ｎは、Ｎｉとの反応前にＮＭＯＳトランジスタの第２ゲート電極１０６Ｐよりも低く加工しているため、できあがりのフルシリサイド化したゲート電極高さはＮＭＯＳトランジスタもＰＭＯＳトランジスタも同程度となり、段差ができにくくなるので、その後の工程への影響が少なく、その後の工程における歩留りの低下の危険性が低いプロセスとなる。
【００５２】
上記拡散抑制膜１１７は、ゲルマニウムもしくは炭素を含むシリコン膜で形成されたものであっても、ゲルマニウム単層であっても炭素（Ｃ）単層であってもよい。ニッケル膜１１５から第１ゲート電極１０６Ｎにニッケルが拡散されるもので、シリコン膜中のニッケルの拡散よりも拡散速度が遅くなる層であればよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】従来の半導体装置の製造方法の一例を示した製工程断面図である。
【図６】従来の半導体装置の製造方法の一例を示した製工程断面図である。
【図７】従来の半導体装置の製造方法の一例を示した製工程断面図である。
【図８】従来の半導体装置の製造方法の一例を示した製工程断面図である。
【図９】ニッケルシリサイドの組成比の違いによるしきい値電圧Ｖthの低減効果を示した図面である。
【符号の説明】
【００５４】
１…半導体装置、１０６Ｎ…第１ゲート電極、１０６Ｐ…第２ゲート電極、１１５…ニッケル膜、１１７…拡散抑制膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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