(57)【要約】【課題】  半導体パッケージの封止樹脂から半導体チップに対して応力がかかっても、特性値のシフトが少ない半導体装置を提供する。【解決手段】  半導体チップの一辺に対し垂直方向のチャネルを形成するＭＯＳトランジスタと水平方向のチャネルを形成するＭＯＳトランジスタを組み合わせることで、応力に起因する特性値変動を相殺し、特性値のシフトが少ない半導体装置とする。【選択図】  図１
2009188223.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に互いに直交して配置された複数のチャネル方向からなるチャネル領域を有し、前記チャネルを挟んで対向する複数のソース領域および複数のドレイン領域がそれぞれ互いに接続されてひとつのトランジスタとして動作するＭＯＳトランジスタの対とからなる半導体装置。
【請求項２】
前記ＭＯＳトランジスタの前記チャネル領域は、十字型であって、前記十字型チャネル領域に区切られた４つの領域に２つのソース領域が互いに対向し、残りの領域に２つのドレイン領域が互いに対向して配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタは、第１導電型の半導体基板上に形成された第１導電型の矩形帯状チャネル領域と、前記矩形帯状チャネル領域に囲まれた領域内に形成された第２導電型のドレイン領域と、前記第１導電型のチャネル領域の外側の領域に形成された第２導電型のソース領域と、前記矩形帯状チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とから構成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタは、第１導電型の半導体基板上に形成された第１導電型の環状チャネル領域と、前記環状チャネル領域に囲まれた領域内に形成された第２導電型のドレイン領域と、前記第１導電型のチャネル領域の外側の領域に形成された第２導電型のソース領域と、前記環状チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とから構成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体チップの1辺に対し垂直方向のチャネルを形成する第１のチャネル領域を有する第一のトランジスタと、前記半導体チップの前記１辺に対し平行方向のチャネルを形成する第２のチャネル領域を有する第二トランジスタとの前記第１および第２のチャネル領域を挟んで対向する複数のソース領域および複数のドレイン領域がそれぞれ互いに接続されてひとつのトランジスタとして動作するＭＯＳトランジスタの対とからなる半導体装置。
【請求項６】
半導体基板上に同一のチャネル方向を有する４つのＭＯＳトランジスタを配置し、タスキがけ状に前記４つのＭＯＳトランジスタのうちの２つのＭＯＳトランジスタのドレイン電極およびゲート電極がそれぞれ接続された２組のＭＯＳトランジスタを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電圧検出器（VD）、電圧レギュレータ（VR）、リチウム電池保護IC等の電源ICにおいては、近年、更なる高精度化が要求されている。通常、高精度を実現する為には、ウエハー製造工程（前工程）段階で発生した製造ばらつきを、ウエハーテスト工程（後工程）において、ポリシリコン製のヒューズをレーザー等によってトリミングして特性値を合わせこみ、高精度を実現するなどの手法が取られている。
【０００３】
しかし、このようにして高精度に作成したチップでも、パッケージング工程やプリント基板への実装工程に於ける特性変化があると、場合によっては製品仕様を満たせない事態が発生する。パッケージング工程や基板実装工程での特性変化の原因は、熱応力による素子特性の変化と考えられる。すなわち、これらの工程を経ることによって半導体チップに応力がかかり、若しくは加えられた熱によって応力のかかり方が変化することで、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧などが変化するのである。
【０００４】
こうした変化を防止する為に、プリント基板への実装後に半導体製品の特性を調整できるようにしておくなどの発明が開示されている（例えば、特許文献１参照）。しかしながら、引用した発明の工程は複雑であり、実現するのはコスト的に難しいと考えられ、よりシンプルでコスト的に見合った特性値安定化手法が望まれている。
【特許文献１】特開２０００−１２４３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願発明が解決しようとする問題点は、以下のとおりである。
【０００６】
半導体製品をパッケージングするにあたって、高精度の半導体製品の特性が変化してしまう。この原因は、前述したとおり応力による素子特性の変化と考えられる。例えば封止樹脂から半導体チップに対して応力がかかり、ピエゾ抵抗効果によって素子の抵抗値、特性が変化する。近年、部品の小型化要求により、小型のパッケージへの実装が盛んに行われているが、それに伴って半導体チップの薄型化も進んでいる。半導体チップが薄型化すればするほど、同じ応力がかかった場合、より大きく半導体チップがひずみ、より大きな特性変化が発生する懸念がある。特性の変化量は、例えばリチウム電池保護ICの過充電検出電圧にして数mVといった程度の変化であるが、高精度の製品においてこの変化量は無視できないものである。
【０００７】
一方、高精度な半導体製品においては、対を形成したトランジスタ間で特性が同じであることを利用して高精度を実現している。例えば、カレントミラー回路は、対を形成するPチャネルMOSトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路である。通常、対を成すトランジスタはその特性が大きく違わないように、半導体製品内で出来るだけ近く、可能であれば隣接しておくことが望ましい。また、そのチャネル方向も揃えて置くことが特性安定化に寄与する。
【０００８】
このような半導体製品に応力がかかり、特性値の変動(シフト)が発生する。このとき、対を形成しているトランジスタ間で不均一な応力がかかった場合、すなわちそれぞれのトランジスタにかかる応力が違った場合に、それぞれのトランジスタでの特性値変動が違う事になる。本発明は、このような応力による特性値変動を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は次の手段を用いた。
【００１０】
応力とキャリアの進行方向のなす角度依存性を利用し、素子特性の応力による変化を相殺し、結果として特性変化を低減する事を特徴とする半導体装置とした。
【００１１】
また、別の手段として、対を形成するトランジスタ間で応力のかかりかたを均等にすることで特性変化を低減する事を特徴とする半導体装置とした。
【発明の効果】
【００１２】
この発明を用いることにより、半導体装置の実装時の特性値変動を従来よりも低減することが可能となり、より高精度の半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図１〜図４に基づいて説明する。
【００１４】
半導体素子は、実装時の応力によるピエゾ抵抗効果によってキャリアの移動度が変化し、素子の抵抗値、若しくは電流値が変化することが知られている。MOSトランジスタにおいては、特に移動度の変化による相互コンダクタンスＧｍ値の変化が顕著に見られる。そうすると、カレントミラーなど対となったトランジスタ間のＧｍ値が一定であることを前提とした回路ではこの実装による応力での特性値変化が無視できないほど大きくなる。ここで例に示したカレントミラー回路を考えると、対を形成しているトランジスタ間でＧｍ値の変化量ΔＧｍが異なる場合に回路としての特性値変動を生じることとなる。
【００１５】
そこで、こういった特性値に影響の大きい対を形成したトランジスタ間の特性値変動、ここではＧｍ値の変動を等しくすることで、対を成すトランジスタ間の特性値変動を相殺する事が可能となる。実装時にチップにかかる応力を測定、若しくはシミュレーションする事で予測し、素子にかかる応力の大きさと、応力とチャネルがなす角度が対となったトランジスタ間で同一になるようにレイアウトを行なう。このことにより、対となったトランジスタ間でのシフトが同じになるため、結果的にパッケージング時の特性変化を低減することが可能となる。
【実施例１】
【００１６】
シリコン半導体のピエゾ抵抗効果は面方位依存性を示すが、この面方位依存性を利用して、シフトを低減するという手法をとる。例えば、<110>方向の正孔移動度は応力の方向に対する角度が垂直の場合と平行の場合で、逆の変動を示すことが判っている。この効果を利用し、チャネルの形成される方向を一方向に限定せず、直交した角度をもつようにレイアウトを工夫してひとつのトランジスタを形成することにより、それぞれの応力に対するシフト方向が反対であるため、シフト同士が相殺され、結果として特性値変動を低減することが可能となる。
【００１７】
図１には、本発明の第１の実施例の模式図を示した。第一のソース電極４と第一のゲート電極６と第一のドレイン電極８と第一のゲート電極直下にゲート絶縁膜とチャネル領域を有する第一のトランジスタ１０と、第二のソース電極５と第二のゲート電極７と第二のドレイン電極９と第二のゲート電極直下にゲート絶縁膜とチャネル領域を有する第二のトランジスタ１１とが互いのソース電極で接続され、かつ、互いのトランジスタのチャネル角度が９０°異なって配置されている。一方のトランジスタ１０では半導体チップの１辺に対し垂直方向のチャネルが形成され、他方のトランジスタ１１では該1辺に対し平行方向のチャネルが形成される。このようにチャネル方向が垂直方向のトランジスタと平行方向のトランジスタを組み合わせることで、各々のトランジスタ動作時の特性値変動を相殺することが可能となる。
【００１８】
実際の回路においては、このようにして、異なるチャネル角度を有する複数のトランジスタをさらに対を形成して配置することになる。これによって、特性値の変動が小さな高精度な回路を形成できる。
【実施例２】
【００１９】
図２には、本発明における第２の実施例の模式図を示した。チャネル領域を覆うようにゲート絶縁膜とゲート電極２が十字型に形成されており、チャネル領域によって区切られた４つの領域のうち２つの領域には、ソース領域およびソース電極４、５が対向するように配置され、残りの２つの領域には、ドレイン領域およびドレイン電極８、９が対向するように配置されている。チャネル領域が十字型であるため、その直交した成分同士がトランジスタ動作時の特性値変動を相殺することが可能となる。
【実施例３】
【００２０】
図３には、本発明における第３の実施例の模式図を示した。矩形帯状のチャネル領域の内側にはドレイン領域３、チャネル領域の外側にはソース領域１が配置され、かつチャネル領域を覆うようにゲート絶縁膜とゲート電極が形成されている。トランジスタが動作した場合、４方向のチャネルが形成され、これらが互いの特性変動を相殺するように働く。図３では矩形帯状のチャネル領域を例に説明したが、このチャネル領域は環状であっても良い。すなわち、環状のチャネル領域の内側にはドレイン領域、チャネル領域の外側にはソース領域が配置され、かつチャネル領域を覆うようにゲート絶縁膜とゲート電極が形成されている。トランジスタが動作するとチャネルは全方向に形成されるため、特性値変動のより効率的な相殺が可能となる。
【実施例４】
【００２１】
また、別の実施例として、図４に示すように、トランジスタを配置するという方法もある(コモンセントロイド配置)。第一のソース電極４と第一のゲート電極６と第一のドレイン電極８と第一のゲート電極直下にゲート絶縁膜とチャネル領域を有しタスキがけ状に配置された第一のトランジスタ１０および１３のゲート電極およびドレイン電極をそれぞれ接続し、第二のソース電極５と第二のゲート電極７と第二のドレイン電極９と第二のゲート電極直下にゲート絶縁膜とチャネル領域を有しタスキがけ状に配置された第二のトランジスタ１１および１２のゲート電極およびドレイン電極をそれぞれ接続し、各々のトランジスタのソース電極は、トランジスタ１１、１０、１２，１３の順にシリーズに接続するものである。
【００２２】
この配置は、前述の実施例で見られた様なチャネルと応力のなす角度が２つ以上有り、それらが直交しているわけではない。しかし、タスキがけ状に配置することで、結果的にシフトを低減することが可能となる。この配置により、半導体チップ内の応力分布があった場合に、ペアトランジスタ間でかかる応力の平均値が均一になるという効果が生じる。この効果によって、結果的に特性値の変動を低減することが可能となる
【図面の簡単な説明】
【００２３】
【図１】本発明による半導体装置に用いられる組み合わせ型半導体回路の模式図である
【図２】本発明による半導体装置に用いられる十字型半導体回路の模式図である
【図３】本発明による半導体装置に用いられる円形半導体回路の模式図である
【図４】本発明による半導体装置に用いられるタスキがけ型半導体回路の模式図である
【符号の説明】
【００２４】
１    ソース電極
２    ゲート電極
３    ドレイン電極
４    第一のソース電極
５    第二のソース電極
６    第一のゲート電極
７      第二のゲート電極
８    第一のドレイン電極
９    第二のドレイン電極
１０  第一のトランジスタ
１１  第二のトランジスタ
１２  第三のトランジスタ
１３  第四のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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