(57)【要約】【課題】演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することができると共に確定したデータを確実に読み込みことが可能なデータ処理システムを実現する。【解決手段】複数の演算制御部から共有の記憶部にデータを非同期に書き込みを行うデータ処理システムにおいて、演算制御部のクロックとは別に設けられ動作基準となるクロック信号を生成すると共に書き込みを選択する選択信号を生成するクロック生成回路と、複数の演算制御部から入力されるデータを選択信号に応じて選択するバス切替回路と、選択信号に応じて時分割で記憶部に書き込みを行うようにクロック信号に同期して書き込み信号を生成する信号生成回路とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の演算制御部から共有の記憶部にデータを非同期に書き込みを行うデータ処理システムにおいて、
前記演算制御部のクロックとは別に設けられ動作基準となるクロック信号を生成すると共に前記書き込みを選択する選択信号を生成するクロック生成回路と、
前記複数の演算制御部から入力されるデータを前記選択信号に応じて選択するバス切替回路と、
前記選択信号に応じて時分割で前記記憶部に書き込みを行うように前記クロック信号に同期して書き込み信号を生成する信号生成回路と
を備えたことを特徴とするデータ処理システム。
【請求項２】
前記信号生成回路が、
前記記憶部に前記データの書き込みが実行されている間は書き込み中であることを示すステータス信号を出力することを特徴とする
請求項１記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の演算制御部から共有の記憶部に非同期アクセスを行うデータ処理システムに関し、特に演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することができると共に確定したデータを確実に読み込みことが可能なデータ処理システムに関する。
【背景技術】
【０００２】
２つ以上の非同期の演算制御部（ＣＰＵ：Central Processing Unit）を有するデータ処理システムにおいて、データを共有する場合には、メモリやレジスタ等の共有の記憶部を用意し、その記憶部を介してデータの授受を行うのが一般的である。
【０００３】
従来のデータ処理システムに関連する先行技術文献としては次のようなものがある。
【０００４】
【特許文献１】特開２０００−２５０８０５号公報
【０００５】
図４はこのような従来のデータ処理システムを示す構成ブロック図である。上位処理装置２は、上位処理クロック発振器１から出力されるクロック信号ＣＫＵに同期して入出力を行う。位相調整回路４は、サンプリングクロック発振器３からのクロック信号ＣＫＬの位相を設定された遅延時間ＴＤだけ遅延させて、クロック信号ＣＫＤとして出力する。
【０００６】
同期インターフェース５は、上位処理装置２から共通資源である共通レジスタ６へのアクセスをクロック信号ＣＫＤに同期させて行う。メモリ７は、制御対象１０から得られる挙動データを記憶する。メモリコントロール回路８は、メモリ７のアクセスを制御する。演算回路９は、メモリ７に記憶されている挙動データに基づいて制御データを演算する。
【０００７】
メモリ７、メモリコントロール回路８および演算回路９は下位処理装置５０を構成している。
【０００８】
上位処理クロック発振器１は上位処理装置のクロック入力端子に接続される。上位処理装置２のアクセス信号出力端子は同期インターフェース５の制御信号入力端子に接続され、上位処理装置２のアドレス信号出力端子は同期インターフェース５のアドレス信号入力端子に接続される。上位処理装置２のデータ信号入出力端子は同期インターフェース５の一方のデータ信号入出力端子に接続される。
【０００９】
サンプリングクロック発振器３は位相調整回路４および下位処理装置５０にそれぞれ接続される。位相調整回路４の出力は同期インターフェース５のクロック入力端子に接続され、同期インターフェース５の他方のデータ入出力端子は共通レジスタ６のデータバスに接続される。
【００１０】
制御対象１０は下位処理装置５０内のバッファの入力端子に接続され、バッファの出力端子はデータバスとしてメモリ７および演算回路９のデータ入出力端子にそれぞれ接続される。メモリコントロール回路８の制御信号出力端子はメモリ７の制御信号入力端子に接続され、メモリコントロール回路８のアドレス信号出力端子はメモリ７のアドレス信号入力端子に接続される。また、共通レジスタ６はメモリコントロール回路８および演算回路９とそれぞれ接続される。
【００１１】
図４に示す従来例の動作を説明する。制御対象１０から挙動データは下位処理装置５０にサンプリングクロック信号ＣＫＬに同期して入力される。入力された挙動データは、メモリコントロール回路８から順次アドレスを割り当てられ、メモリ７に記憶される。この時、メモリコントロール回路８は、共通レジスタ６に格納されているアドレスを参照してアドレス信号と共に制御信号を生成している。
【００１２】
また、演算回路９は、共通レジスタ６に格納されている演算パラメータを読み出し、この演算パラメータとメモリ７に記憶されている挙動データをそれぞれ用いて制御データの演算を行う。この演算パラメータを変更することによって、制御対象１０を制御する制御関数を変更することができる。
【００１３】
一方、上位処理装置２は、クロック信号ＣＫＵに同期して下位処理装置５０より高度な処理を行う。例えば、メモリコントロール回路８や演算回路９の動作と独立して、共通レジスタ６を介して挙動データや制御データを受け取り、制御対象１０の制御状態を最適化する演算を行う。
【００１４】
このように、共通レジスタ６は上位処理装置２と下位処理装置５０の両方からアクセスされる。このため、下位処理装置５０が共通レジスタ６へデータを書き込んでいる時に上位処理装置２から読み出されたり、上位処理装置２が共通レジスタ６へデータを書き込んでいる時に下位処理装置５０から読み出されるというような競合状態が発生する。
【００１５】
図４に示す従来例では、位相調整回路４および同期インターフェース５によって、このような競合状態の発生を回避している。図５を用いて詳細に説明する。図５は、共通レジスタ６へのアクセス動作を説明するタイミングチャートである。
【００１６】
図５（ａ）に示すように、上位処理装置２は周期ＴＵのクロック信号ＣＫＵに同期して入出力動作を行っている。また、図５（ｂ）に示すように、下位処理装置５０は周期ＴＬのクロック信号ＣＫＬに同期して入出力動作を行っている。すなわち、上位処理装置２と下位処理装置５０は互いに独立して非同期で処理を行っている。
【００１７】
図５（ｃ）に示すように、位相調整回路４はクロック信号ＣＫＬを遅延時間ＴＤだけ遅延させたクロック信号ＣＫＤを同期インターフェース５へ出力する。上位処理装置２に入出力するデータは、図５（ｄ）に示すように、クロック信号ＣＫＵの周期ＴＵで変化しており、下位処理装置５０に入出力するデータは、図５（ｆ）に示すように、クロック信号ＣＫＬの周期ＴＬで変化している。
【００１８】
そして、図５（ｅ）に示すように、上位処理装置２からの共通レジスタ６へのアクセスは、同期インターフェース５を介してクロック信号ＣＫＬの立ち上がりから遅延時間ＴＤだけ遅れたタイミング、すなわち、クロック信号ＣＫＤに同期して行うようにしている。この時、遅延時間ＴＤは共通レジスタ６へのアクセス時間をＴＡＣとすると、ＴＬ≧ＴＤ≧ＴＡＣで表される。また、図５（ｇ）に示すように、下位処理装置５０からの共通レジスタ６へのアクセスは、クロック信号ＣＫＬに同期して行われる。
【００１９】
この結果、上位処理装置２から共通レジスタ６へのアクセスをクロック信号ＣＫＤに同期して行うようにし、下位処理装置５０から共通レジスタ６へのアクセスをクロック信号ＣＫＬに同期して行うようにすることにより、共通レジスタ６へアクセスするタイミングが必ずずれるので、競合状態が発生することはなくなる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、図４に示す従来例では、下位処理装置５０から共通レジスタ６へのアクセスは一定の周期で行われるような比較的単純なシステムであり、上位処理装置２からアクセスの位相を合わせることは比較的容易であるが、例えば、下位処理装置から共通レジスタ６へのアクセスがランダムなシステムでは位相調整が困難であり、設計時の制約がかなりあるという問題点があった。
【００２１】
また、一方の処理装置から共通レジスタ６への書き込み中に他方の処理装置が読み出しを行った場合、データが確定していないので、誤ったデータが読み込まれるという問題点があった。
従って本発明が解決しようとする課題は、演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することができると共に確定したデータを確実に読み込みことが可能なデータ処理システムを実現することにある。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数の演算制御部から共有の記憶部にデータを非同期に書き込みを行うデータ処理システムにおいて、
前記演算制御部のクロックとは別に設けられ動作基準となるクロック信号を生成すると共に前記書き込みを選択する選択信号を生成するクロック生成回路と、前記複数の演算制御部から入力されるデータを前記選択信号に応じて選択するバス切替回路と、前記選択信号に応じて時分割で前記記憶部に書き込みを行うように前記クロック信号に同期して書き込み信号を生成する信号生成回路とを備えたことを特徴とする。
【００２３】
請求項２記載の発明は、
請求項１記載のデータ処理システムにおいて、
前記信号生成回路が、
前記記憶部に前記データの書き込みが実行されている間は書き込み中であることを示すステータス信号を出力することを特徴とする。
【発明の効果】
【００２４】
本発明によれば次のような効果がある。請求項１の発明によれば、複数の演算制御部から共有の記憶部にデータを非同期に書き込みを行うデータ処理システムにおいて、前記演算制御部のクロックとは別に設けられ動作基準となるクロック信号を生成すると共に前記書き込みを選択する選択信号を生成するクロック生成回路と、前記複数の演算制御部から入力されるデータを前記選択信号に応じて選択するバス切替回路と、前記選択信号に応じて時分割で前記記憶部に書き込みを行うように前記クロック信号に同期して書き込み信号を生成する信号生成回路とを備えたことにより、複数の演算制御部間で書き込みの競合が発生しても、時分割で書き込みを行うので、演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することが可能になる。
【００２５】
また、請求項２の発明によれば、請求項１記載のデータ処理システムにおいて、前記信号生成回路が、前記記憶部に前記データの書き込みが実行されている間は書き込み中であることを示すステータス信号を出力することにより、記憶部のデータが確定していないことが確認できるので、データが確定していなければ、再度、記憶部から読み出しを行うことで確定したデータを確実に読み込みことが可能になる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を図面を用いて詳細に説明する。図１は本発明に係るデータ処理システムの一実施例を示す構成ブロック図である。
【００２７】
図１において、クロック生成回路１１は動作基準となるクロック信号（CLK）および選択信号（SEL_BUS）を生成して出力する。演算制御部Ａ１２および演算制御部Ｂ１３はＣＰＵ（Central Processing Unit ）等で構成され、互いに非同期で動作する。なお、演算制御部Ａ１２および演算制御部Ｂ１３はクロック生成回路１１から出力されるクロック信号（CLK）とは異なるクロックで動作するものとする。
【００２８】
バス切替回路１４は選択信号に応じて演算制御部Ａ１２から出力されるライトデータ（A_WDATA）と演算制御部Ｂ１３から出力されるライトデータ（B_WDATA）のどちらか一方を選択してライトデータ（WDATA）として出力する。
【００２９】
信号生成回路１５は演算制御部Ａ１２から出力されるライト信号（A_WR）およびストローブ信号（A_STB）、演算制御部Ｂ１３から出力されるライト信号（B_WR）およびストローブ信号（B_STB）、さらに、選択信号から書き込み信号（WRSTB）とステータス信号（FLAG）を生成して出力する。
【００３０】
記憶部１６はレジスタまたはメモリ等から構成される。バッファ回路１７は記憶部１６から出力されたリードデータ（RDATA）を波形整形してリードデータ（A_RDATA）として演算制御部Ａ１２へ出力する。同様に、バッファ回路１８は記憶部１６から出力されたリードデータ（RDATA）を波形整形してリードデータ（B_RDATA）として演算制御部Ｂ１３へ出力する。
【００３１】
クロック生成回路１１のクロック信号出力端子は信号生成回路１５のクロック信号入力端子に接続され、クロック生成回路１１の選択信号出力端子はバス切替回路１４の選択信号入力端子および信号生成回路１５の選択信号入力端子にそれぞれ接続される。演算制御部Ａ１２のライトデータ出力端子はバス切替回路１４の一方のライトデータ入力端子に接続され、演算制御部Ｂ１３のライトデータ出力端子はバス切替回路１４の他方のライトデータ入力端子に接続される。
【００３２】
演算制御部Ａ１２のライト信号出力端子は信号生成回路１５の一方のライト信号入力端子に接続され、演算制御部Ａ１２のストローブ信号出力端子は信号生成回路１５の一方のストローブ信号入力端子に接続される。演算制御部Ｂ１３のライト信号出力端子は信号生成回路１５の他方のライト信号入力端子に接続され、演算制御部Ｂ１３のストローブ信号出力端子は信号生成回路１５の他方のストローブ信号入力端子に接続される。
【００３３】
バス切替回路１４のライトデータ出力端子は記憶部１６のライトデータ入力端子に接続され、信号生成回路１５の書き込み信号出力端子は記憶部１６の書き込み信号入力端子に接続される。記憶部１６のリードデータ出力端子はバッファ回路１７のリードデータ入力端子およびバッファ回路１８のリードデータ入力端子にそれぞれ接続され、信号生成回路１５のステータス信号出力端子はバッファ回路１７のステータス信号入力端子およびバッファ回路１８のステータス信号入力端子にそれぞれ接続される。
【００３４】
バッファ回路１７のリードデータ出力端子は演算制御部Ａ１２のリードデータ入力端子に接続され、バッファ回路１８のリードデータ出力端子は演算制御部Ｂ１３のリードデータ入力端子に接続される。バッファ回路１７のステータス信号出力端子は演算制御部Ａ１２のステータス信号入力端子に接続され、バッファ回路１８のステータス信号出力端子は演算制御部Ｂ１３のステータス信号入力端子に接続される。
【００３５】
図１に示す実施例の動作を図２および図３を用いて説明する。図２はバス切替回路１４および信号生成回路１５の構成ブロック図、図３は競合状態が発生した時の動作を説明するタイミングチャートである。
【００３６】
図２において、レジスタ１４ａは演算制御部Ａ１２からのライト信号（A_WR）とストローブ信号（A_STB）の状態に応じて、ライトデータ（A_WDATA）を一時的に保持し、ライトデータ（A_WDATA2）として出力する。同様に、レジスタ１４ｂは演算制御部Ｂ１３からのライト信号（B_WR）とストローブ信号（B_STB）の状態に応じて、ライトデータ（B_WDATA）を一時的に保持し、ライトデータ（B_WDATA2）として出力する。
【００３７】
セレクタ１４ｃは選択信号（SEL_BUS）に応じてライトデータ（A_WDATA2）またはライトデータ（B_WDATA2）を選択してライトデータ（WDATA）として出力する。本実施例においては、選択信号（SEL_BUS）がローレベルの時に演算制御部Ａ１２からのライトデータ（A_WDATA2）を選択し、選択信号（SEL_BUS）がハイレベルの時に演算制御部Ｂ１３からのライトデータ（B_WDATA2）を選択することとする。レジスタ１４ａ、レジスタ１４ｂおよびセレクタ１４ｃはバス切替回路１４を構成している。
【００３８】
ＮＯＲ回路１５ａはライト信号（A_WR）とストローブ信号（A_STB）をＮＯＲした信号を出力する。同様に、ＮＯＲ回路１５ｂはライト信号（B_WR）とストローブ信号（B_STB）をＮＯＲした信号を出力する。
【００３９】
シーケンス回路１５ｃはＮＯＲ回路１５ａからの信号が入力されると、ライトシーケンス待ち状態に入る。この状態で、選択信号（SEL_BUS）がローレベルになると、クロック信号（CLK）に同期してライトシーケンスを開始する。まず、１番目のクロック信号でＡ１信号を出力し、２番目のクロック信号でストローブ信号（A_WSTB）を出力する。そして、４番目のクロック信号でＡ４信号を出力し、Ａ側のライトシーケンスを終了する。
【００４０】
シーケンス回路１５ｄはＮＯＲ回路１５ｂからの信号が入力されると、ライトシーケンス待ち状態に入る。この状態で、選択信号（SEL_BUS）がハイレベルになると、クロック信号（CLK）に同期してライトシーケンスを開始する。まず、１番目のクロック信号でＢ１信号を出力し、２番目のクロック信号でストローブ信号（B_WSTB）を出力する。そして、４番目のクロック信号でＢ４信号を出力し、Ｂ側のライトシーケンスを終了する。
【００４１】
なお、シーケンス回路１５ｃがライトシーケンス実行中はシーケンス回路１５ｄはライトシーケンスを開始せず、シーケンス回路１５ｄがライトシーケンス実行中はシーケンス回路１５ｃはライトシーケンスを開始しないようになっている。
【００４２】
ＲＳフリップフロップ１５ｅはシーケンス回路１５ｃから出力されるＡ１信号でセットし、Ａ４信号でリセットする。このＲＳフリップフロップ１５ｅは演算制御部Ａ１２から記憶部１６への書き込み動作の状態を示すステータス信号（A_WRDY）を出力する。同様に、ＲＳフリップフロップ１５ｆはシーケンス回路１５ｄから出力されるＢ１信号でセットし、Ｂ４信号でリセットする。このＲＳフリップフロップ１５ｆは演算制御部Ｂ１３から記憶部１６への書き込み動作の状態を示すステータス信号（B_WRDY）を出力する。
【００４３】
ＯＲ回路１５ｇはシーケンス回路１５ｃから出力されるストローブ信号（A_WSTB）とシーケンス回路１５ｄから出力されるストローブ信号（B_WSTB）のＯＲをとった書き込み信号（WRSTB）を出力する。ＯＲ回路１５ｈはＲＳフリップフロップ１５ｅから出力されるステータス信号（A_WRDY）とＲＳフリップフロップ１５ｆから出力されるステータス信号（B_WRDY）のＯＲをとったステータス信号（FLAG）を出力する。
【００４４】
ＮＯＲ回路１５ａ、ＮＯＲ回路１５ｂ、シーケンス回路１５ｃ、シーケンス回路１５ｄ、ＲＳフリップフロップ１５ｅ、ＲＳフリップフロップ１５ｆ、ＯＲ回路１５ｇおよびＯＲ回路１５ｈは信号生成回路１５を構成している。
【００４５】
演算制御部Ａ１２からライトデータ（A_WDATA）、ライト信号（A_WR）およびストローブ信号（A_STB）が出力されると、バス切替回路１４のレジスタ１４ａはライトデータ（A_WDATA）を一時的に保持する。そして、選択信号（SEL_BUS）がローレベルの時、すなわち、演算制御部Ａ１２からの書き込みの時のクロック信号（CLK）の最初の立ち上がりで信号生成回路１５のシーケンス回路１５ｃはＡ１信号を出力する。
【００４６】
このＡ１信号を受信したＲＳフリップフロップ１５ｅはステータス信号（A_WRDY）を出力する。このステータス信号（A_WRDY）はＯＲ回路１５ｈを介してステータス信号（FLAG）となる。選択信号（SEL_BUS）がローレベルとなっているため、バス切替回路１４のセレクタ１４ｃはライトデータ（A_WDATA）を選択し、ライトデータ（WDATA）として記憶部１６へ出力する。
【００４７】
また、次のクロック信号（CLK）の立ち上がり（A2）に同期して信号生成回路１５のシーケンス回路１５ｃはストローブ信号（A_WSTB）を出力する。このストローブ信号（A_WSTB）はＯＲ回路１５ｇを介して記憶部１６への書き込み信号（WRSTB）となる。記憶部１６にはこの書き込み信号（WRSTB）を受信したタイミングで、ライトデータ（WDATA）が書き込まれる。
【００４８】
一方、演算制御部Ａ１２からの書き込み中に演算制御部Ｂ１３からライトデータ（B_WDATA）、ライト信号（B_WR）およびストローブ信号（B_STB）が出力されると、演算制御部Ａ１２側と同様に、バス切替回路１４のレジスタ１４ｂはライトデータ（B_WDATA）を一時的に保持する。
【００４９】
そして、演算制御部Ａ１２側の書き込みが終了した後で、選択信号（SEL_BUS）がハイレベルの時、すなわち、演算制御部Ｂ１３からの書き込みの時のクロック信号（CLK）の最初の立ち上がりで信号生成回路１５のシーケンス回路１５ｄはＢ１信号を出力する。本実施例では、図３に示すように、演算制御部Ａ１２側の書き込み期間はクロック信号（CLK）のＡ１〜Ａ５の５クロック分としている。
【００５０】
このＢ１信号を受信したＲＳフリップフロップ１５ｆはステータス信号（B_WRDY）を出力する。このステータス信号（B_WRDY）はＯＲ回路１５ｈを介してステータス信号（FLAG）となる。選択信号（SEL_BUS）がハイレベルとなっているため、バス切替回路１４のセレクタ１４ｃはライトデータ（B_WDATA）を選択し、ライトデータ（WDATA）として記憶部１６へ出力する。
【００５１】
また、次のクロック信号（CLK）の立ち上がり（B2）に同期して信号生成回路１５のシーケンス回路１５ｄはストローブ信号（B_WSTB）を出力する。このストローブ信号（B_WSTB）はＯＲ回路１５ｇを介して記憶部１６への書き込み信号（WRSTB）となる。記憶部１６にはこの書き込み信号（WRSTB）を受信したタイミングで、ライトデータ（WDATA）が書き込まれる。
【００５２】
このように、演算制御部Ａ１２側からの書き込みと演算制御部Ｂ１３側からの書き込みが競合した場合でも、選択信号（SEL_BUS）で記憶部１６への書き込みタイミングを時分割しているため、競合を回避することができる。
【００５３】
また、読み出し時にステータス信号（FLAG）の状態を確認することで、記憶部１６への書き込みが完了しているか否か、すなわち、記憶部１６から読み出したデータが確定しているか否かを確認することができる。もし、データが確定していなければ、再度、記憶部１６から読み出しを行うことで確定したデータを得られる。
【００５４】
この結果、演算制御部Ａ１２側からの書き込みと演算制御部Ｂ１３側からの書き込みが競合した場合でも、選択信号（SEL_BUS）で記憶部１６への書き込みタイミングを時分割して制御しているため、演算制御部Ａ１２側からの書き込みの後に演算制御部Ｂ１３側からの書き込みを行う、または、演算制御部Ｂ１３側からの書き込みの後に演算制御部Ａ１２側からの書き込みを行うので、演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することが可能になる。
【００５５】
さらに、記憶部１６への書き込み時にステータス信号（FLAG）を出力することにより、データが確定していないことが確認できるので、データが確定していなければ、再度、記憶部１６から読み出しを行うことで確定したデータを確実に読み込みことが可能になる。
【００５６】
なお、図１に示す実施例において、記憶部１６への書き込みは演算制御部Ａ１２と演算制御部Ｂ１３の２つの演算制御部から行っているが、必ずしもこのように限定される必要はなく、２つ以上（複数）の演算制御部から記憶部１６への書き込みを行うようにしてもよい。この場合、選択信号（SEL_BUS）を複数にし、バス切替回路および信号生成回路もそれぞれ演算制御部の数に対応させる。
【００５７】
例えば、演算制御部が３つある場合には、バス切替回路はレジスタを３つ持ち、それぞれの演算制御部からのデータを保持する。そして、３対１のセレクタが２本の選択信号のレベルによってデータを選択する。
【００５８】
また、信号生成回路はＮＯＲ回路、シーケンス回路、ＲＳフリップフロップおよびＯＲ回路をそれぞれ３つ持ち、シーケンス回路は２本の選択信号のレベルによって図１の実施例と同様に動作する。
【００５９】
また、図１に示す実施例において、書き込み期間をクロック信号（CLK）の５クロック分としているが、必ずしもこのように限定される必要はなく、設計上支障のない範囲であればよい。
【図面の簡単な説明】
【００６０】
【図１】本発明に係るデータ処理システムの一実施例を示す構成ブロック図である。
【図２】バス切替回路および信号生成回路の構成ブロック図である。
【図３】競合状態が発生した時の動作を説明するタイミングチャートである。
【図４】従来のデータ処理システムを示す構成ブロック図である。
【図５】共通レジスタへのアクセス動作を説明するタイミングチャートである。
【符号の説明】
【００６１】
１  上位処理クロック発振器
２  上位処理装置
３  サンプリングクロック発振器
４  位相調整回路
５  同期インターフェース
６  共通レジスタ
７  メモリ
８  メモリコントロール回路
９  演算回路
１０  制御対象
１１  クロック生成回路
１２  演算制御部Ａ
１３  演算制御部Ｂ
１４  バス切替回路
１４ａ，１４ｂ  レジスタ
１４ｃ  セレクタ
１５  信号生成回路
１５ａ，１５ｂ  ＮＯＲ回路
１５ｃ，１５ｄ  シーケンス回路
１５ｅ，１５ｆ  ＲＳフリップフロップ
１５ｇ，１５ｈ  ＯＲ回路
１６  記憶部
１７，１８  バッファ回路
５０  下位処理装置
【図１】
2009223482.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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