(57)【要約】【課題】歩留まりを向上させることが可能な半導体装置とその製造方法、研磨装置、及び研磨パッドを提供すること。【解決手段】シリコン基板３０の上にトランジスタTR1〜TR3を形成する工程と、シリコン基板３０とトランジスタTR1〜TR3の上方に層間絶縁膜４５、５５を形成する工程と、層間絶縁膜４５、５５のうち平坦化されていない部分を選択的に化学機械研磨して平坦化する工程とを有することを特徴とする半導体装置の製造方法による。【選択図】図１１
2009117523.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上にトランジスタを形成する工程と、
前記半導体基板と前記トランジスタの上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平坦化されていない部分を選択的に化学機械研磨して平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記化学機械研磨を行う工程は、
前記半導体基板の少なくとも一部が、前記化学機械研磨を行う研磨パッドの外周を超えている状態で、前記平坦化されていない部分の層間絶縁膜を前記研磨パッドに摺接させて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記化学機械研磨を行う工程は、前記層間絶縁膜のうち前記平坦化されていない部分を除く領域の上に該層間絶縁膜よりも研磨レートが遅いバッファ膜を形成した後に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記バッファ膜の膜厚と材料を、前記化学機械研磨を行う工程における前記層間絶縁膜の研磨レートにより定めることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜の上方又は下方に強誘電体キャパシタを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜を全体的に化学機械研磨する工程を更に有すると供に、
前記平坦化されていない部分を選択的に化学機械研磨する工程は、前記部分を局所的に研磨して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
トランジスタが形成された半導体基板と、
前記半導体基板の上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上方に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜と前記強誘電体キャパシタの上方に形成され、複数回の化学機械研磨により平坦化された第２の層間絶縁膜と、
を有することを特徴とする半導体装置。
【請求項８】
プラテンと、
前記プラテンに貼付された研磨パッドと、
半導体基板をフェイスダウンの状態で保持し、該半導体基板の一部が前記研磨パッドの外周を超えている状態で、該半導体基板を前記研磨パッドに摺接させる研磨ヘッドと、
を有することを特徴とする研磨装置。
【請求項９】
研磨対象の半導体基板が摺接する第１研磨部と、
前記半導体基板が摺接し、前記第１研磨部よりも表面粗さが細かい第２研磨部と、
を有することを特徴とする研磨パッド。
【請求項１０】
前記第１研磨部の平面形状はドーナツ状であり、
前記第２研磨部は、前記第１研磨部で囲まれた内側領域に設けられたことを特徴とする請求項９に記載の研磨パッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法、研磨装置、及び研磨パッドに関する。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力等を実現できることから特に注目されている。
【０００３】
強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極電荷量が大きなPZT(Lead Zirconate Titanate: Pb(Zr,Ti)O3)若しくはSBT(SrBi2Ta2O9)等のペロプスカイト結晶構造の強誘電体酸化物が用いられる。
【０００４】
強誘電体酸化物は、水素及び水分等の還元性物質によって還元されてその強誘電体特性が容易に劣化してし、歩留まりが低下してしまう。そのため、FeRAMの製造工程では、成膜雰囲気中に発生する水素や水分の量が低減されるようなプロセスを採用し、これらの還元性物質が原因で発生する強誘電体キャパシタの劣化を防止することが望まれる。
【０００５】
また、歩留まりの低下は、このような強誘電体キャパシタの劣化の他に、MOSトランジスタのソース／ドレイン領域とその上の導電性プラグとの間にコンタクト不良が発生することでも低下する。コンタクト不良は、FeRAMに限って発生するものではなく、通常のロジック品やフラッシュメモリでも発生する。
【０００６】
なお、本願に関連する技術が下記の特許文献１〜３に開示されている。
【特許文献１】特開２００２−１６０４９号公報
【特許文献２】特開２００２−１３７１６１号公報
【特許文献３】特許第３５５０６４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、歩留まりを向上させることが可能な半導体装置とその製造方法、研磨装置、及び研磨パッドを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板の上にトランジスタを形成する工程と、前記半導体基板と前記トランジスタの上方に層間絶縁膜を形成する工程と、前記層間絶縁膜のうち平坦化されていない部分を選択的に化学機械研磨して平坦化する工程とを有する半導体装置の製造方法が提供される。
【０００９】
本発明の別の観点によれば、トランジスタが形成された半導体基板と、前記半導体基板の上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上方に形成された強誘電体キャパシタと、前記第１の層間絶縁膜と前記強誘電体キャパシタの上方に形成され、複数回の化学機械研磨により平坦化された第２の層間絶縁膜とを有する半導体装置。
【００１０】
本発明の更に別の観点によれば、プラテンと、前記プラテンに貼付された研磨パッドと、半導体基板をフェイスダウンの状態で保持し、該半導体基板の一部が前記研磨パッドの外周を超えている状態で、該半導体基板を前記研磨パッドに摺接させる研磨ヘッドとを有する研磨装置が提供される。
【００１１】
本発明の他の観点によれば、研磨対象の半導体基板が摺接する研磨部と、研磨対象の半導体基板の中心領域を包含する大きさの凹部とを有する研磨パッドが提供される。
【００１２】
本発明の更に他の観点によれば、研磨対象の半導体基板が摺接する第１研磨部と、前記半導体基板が摺接し、前記第１研磨部よりも表面粗さが細かい第２研磨部とを有する研磨パッドが提供される。
【発明の効果】
【００１３】
本発明によれば、層間絶縁膜のうち平坦化されていない部分を選択的に化学機械研磨して平坦化するので、半導体基板の全面にわたって層間絶縁膜の厚さが一様となる。そのため、層間絶縁膜に形成されるホールが未開口となるのが防止され、該ホールに形成される導電性プラグのコンタクト不良を抑制でき、半導体装置の歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００１４】
（１）調査結果について
FeRAMの製造工程では、強誘電体キャパシタQの劣化を防止するために、水素等の還元性物質の発生を抑制できるプロセスを採用するのが好ましい。
【００１５】
たとえば、酸化シリコンよりなる層間絶縁膜を形成する工程では、成膜雰囲気中に含まれる水素と、膜中に残留する水分量とが低減されるような成膜条件を見つけ出し、その成膜条件で層間絶縁膜を形成するのが好ましい。
【００１６】
以下に、そのような成膜条件を採用したFeRAMの製造方法について説明する。
【００１７】
図１〜図３は、その成膜条件を用いて、本願発明者が試験的に作成した半導体装置の製造途中の断面図である。なお、これらの図では、シリコン基板１の周辺領域Iと中心領域IIとを併記する。
【００１８】
最初に、図１に示す断面構造を得るまでの工程について説明する。
【００１９】
まず、LOCOS(Local Oxidation of Silicon)法によりシリコン基板１に素子分離絶縁膜１１を形成する。そして、この素子分離絶縁膜１１で画定されたシリコン基板１の活性領域にMOSトランジスタTRを形成する。
【００２０】
そのMOSトランジスタTRは、シリコン基板１に不純物を導入してなるソース／ドレイン領域２１と、該領域２１の上に形成されたチタンシリサイド等よりなる高融点金属シリサイド層２２と、ゲート電極２５とを備える。
【００２１】
次いで、シリコン基板１の上側全面に、窒化シリコン（SiN）よりなるカバー絶縁膜１２と酸化シリコン(SiO2)よりなる第１の層間絶縁膜１３とをプラズマCVD(Chemical Vapor Deposition)法により形成する。
【００２２】
更に、第１の層間絶縁膜１３の上に強誘電体キャパシタQを形成する。そのキャパシタQは、下から順に、プラチナよりなる下部電極１５、PZTよりなるキャパシタ誘電体膜１６、及び酸化イリジウム(IrO2)よりなる上部電極１７をこの順に積層してなる。
【００２３】
その後、還元性物質からキャパシタ誘電体膜１６を保護するために、アルミナよりなる絶縁性水素バリア膜１８でキャパシタQを覆う。
【００２４】
そして、その絶縁性水素バリア膜１８の上に、TEOSガスと酸素とを反応ガスとして用いるプラズマCVD法により、酸化シリコンよりなる第２の層間絶縁膜１９を形成する。
【００２５】
この第２の層間絶縁膜１９は、成膜雰囲気中の水素の量と、膜中に残留する水分の量とを低減すべく、成膜雰囲気中においてTEOSガスが完全に酸化されるような成膜条件で形成される。
【００２６】
この例では、たとえば、酸素流量を約１４００sccm、TEOSガス流量を約４６０sccmとする。なお、TEOSガス流量は、キャリアガス（ヘリウム）とTEOSとを合わせた流量であり、そのキャリアガス中におけるTEOSガスの濃度は流量比で約５０％である。また、成膜圧力は約９Torr、成膜温度は約３９０℃、成膜雰囲気に印加する高周波電力（周波数：１３．５６MHz）のパワーは約４００Wとする。
【００２７】
これにより、約４００nm/分の成膜速度で中心領域IIでの厚さが約１５００nmとなるように第２の層間絶縁膜１９が形成される。
【００２８】
上記の条件によれば、成膜雰囲気中におけるTEOSが酸素によって十分に酸化されるため、成膜雰囲気中における水素の量を低減できると供に、第２の層間絶縁膜１９中に残留する水分量も低減できる。
【００２９】
ところが、本願発明者の調査によると、このような条件で成膜された第２の層間絶縁膜１９は、シリコン基板１の周辺領域Iでは厚くなり、中心領域IIでは薄くなる傾向があることが明らかとなった。このような膜厚分布の不均一性により、膜厚の面内均一性は約５．０％と大きな値となる。この値は、半導体装置の製造工程で通常許容される値よりも大きいものである。
【００３０】
図４は、シリコン基板１の平面図であり、周辺領域Iにおいてこのような厚膜化の傾向が発生する。シリコン基板１として直径が８インチのシリコン基板を用いた場合、厚膜化が顕著となる周辺領域Iの幅Wは、典型的には１０mm程度となる。
【００３１】
このような膜厚分布の不均一性を是正すべく、第２の層間絶縁膜１９の成膜後にその上面をCMP(Chemical Mechanical Polishing)法で研磨して平坦化しようとしても、CMP法の平坦化能力を超えた膜厚分布の不均一性を第２の層間絶縁膜１９が有しているので、CMP後にも図１のように領域I、IIにおいて絶縁膜１９の膜厚に差が残ったままとなる。
【００３２】
続いて、図２に示すように、不図示のレジストパターンをマスクにして第２の層間絶縁膜１９をエッチングすることにより、ソース／ドレイン領域２１の上の絶縁膜１２、１３、１８、１９にホール１９ａを形成する。
【００３３】
上記のように、中心領域IIでは第２の層間絶縁膜１９の膜厚が薄いので、ホール１９ａは高融点金属シリサイド層２２に達する深さに形成される。
【００３４】
一方、周辺領域Iでは、中心領域IIよりも第２の層間絶縁膜１９が厚いので、エッチング深さを中心領域IIに合わせたのでは、図示のようにホール１９ａが未開口となり、ホール１９ａが高融点金属シリサイド層２２に到達しなくなってしまう。
【００３５】
また、このエッチングでは、アルミナよりなる絶縁性水素バリア膜１８をホール１９ａが貫く際に、絶縁性水素バリア膜１８からエッチング雰囲気に酸素が供給され、その酸素の作用によって酸化シリコンよりなる第１の層間絶縁膜１３のエッチングレートが増加する現象が発生する。
【００３６】
その結果、ホール１９ａが早期に絶縁性水素バリア膜１８に到達する中心領域IIでは、周辺領域Iよりも速くエッチングが進行するようになるので、各領域I、IIにおけるホール１９ａの深さの差が助長されてしまう。
【００３７】
次いで、図３に示すように、タングステンを主にして構成される導電性プラグ２０をホール１９ａに埋め込む。
【００３８】
このとき、中心領域IIではホール１９ａが高融点金属シリサイド層２２まで到達しているので、導電性プラグ２０がその高融点金属シリサイド層２２に接続され、導電性プラグ２０によりソース／ドレイン領域２１の電位をコントロールできる。
【００３９】
しかしながら、周辺領域Iではホール１９ａが未開口なので、導電性プラグ２０とソース／ドレイン領域２１との間にコンタクト不良が発生する。
【００４０】
ここまでの工程により、この調査で使用された半導体装置の基本構造が完成する。
【００４１】
上記のように、この例では、第２の層間絶縁膜１９に残留する水分量を低減させたことで、その代償として第２の層間絶縁膜１９の膜厚分布が悪くなり、周辺領域Iにコンタクト不良が多発してしまう。
【００４２】
特に、FeRAMはチップサイズが小さいため、通常のロジック品やフラッシュメモリ等よりもシリコン基板１の周辺領域Iから多くのチップが切り出される。したがって、このように周辺領域Iにおいてコンタクト不良が多発すると、良品チップの数が大幅に減少し、半導体装置の歩留まりが低下してしまう。
【００４３】
このような不都合を回避するために、図２で説明したホール１９ａを形成する際のエッチング時間を周辺領域Iに合わせ、周辺領域Iにおいてホール１９ａが開口するようにすることも考えられる。
【００４４】
しかしながら、ホール１９ａが絶縁性水素バリア膜１８を貫いた際に発生した酸素により、高融点金属シリサイド層２２とカバー絶縁膜１２とのエッチング選択比が低下しているので、高融点金属シリサイド層２２がエッチングのストッパとして機能せず、中心領域IIではホール１９ａが高融点金属シリサイド層２２を突き抜けてしまう。こうなると、高融点金属シリサイド層２２と導電性プラグ２０との間のコンタクト抵抗が場所によってばらつき、半導体装置の歩留まりが低下してしまう。
【００４５】
高融点金属シリサイド層２２をエッチングのストッパとすべく、その膜厚を厚くすることも考えられるが、これでは高融点金属シリサイド層２２とソース／ドレイン領域２１とを合わせた抵抗が増大し、トランジスタTRの特性が所望のものとならないという問題が発生する。更に、高融点金属シリサイド層２２がゲート電極２５の側面を這い上がり、ソース／ドレイン領域２１とゲート電極２５とが電気的にショートする危険性もある。
【００４６】
上記したようなホールの未開口の問題は、FeRAMのように、第１、第２の層間絶縁膜１２、１９を貫く高アスペクト比のホール１９ａにおいて特に発生し易い。
【００４７】
一方、ホール１９ａの未開口を回避する方法としては、ホール１９ａの形成前に、周辺領域Iにおける第２の層間絶縁膜１９を予め薄くしておく方法もある。この場合、例えば特許文献１が開示するようなプラズマエッチングにより、周辺領域Iにおける第２の層間絶縁膜１９をエッチングしてその膜厚を薄くすることが考えられる。
【００４８】
しかし、プラズマエッチングのために周辺領域Iの第２の層間絶縁膜１９をプラズマ雰囲気に曝すと、プラズマによって強誘電体キャパシタQが劣化するおそれがある。そのため、周辺領域Iと中心領域IIとでキャパシタ誘電体膜１６の残留分極電荷量が異なる値となり、強誘電体キャパシタQの特性が基板面内でばらついてしまう。
【００４９】
更に、プラズマエッチングによって第２の層間絶縁膜１９を薄くしたのでは、プラズマ雰囲気に曝された部分とそうでない部分とで第２の層間絶縁膜１９の上面に段差が発生してしまう。その段差を境にして第２の層間絶縁膜１９の膜厚が極端に薄くなると、薄くなった部分の第２の層間絶縁膜１９による水素や水分のブロック性が低下し、外部から侵入したこれらの還元性物質によってキャパシタ誘電体膜１６が還元して劣化するおそれがある。
【００５０】
なお、上記では、第２の層間絶縁膜１９の膜厚の不均一性について説明したが、第１の層間絶縁膜１３においても上記のような膜厚の不均一性は発生する。
【００５１】
本願発明者は、これらの問題に鑑み、以下に説明する実施形態に想到した。
【００５２】
（２）第１実施形態
本実施形態では、後述の各実施形態で使用されるCMP装置について説明する。
【００５３】
・第１例
図５は、本実施形態に係るCMP装置の上面図である。
【００５４】
このCMP装置２００は、ベース２１０の上に第１〜第３プラテン２０１〜２０３を備える。各プラテン２０１〜２０３は、同図の矢印Aの方向に回転可能であり、またその上面に発泡ウレタン等よりなる研磨パッド（図５では不図示）が貼付される。
【００５５】
また、第１〜第３プラテン２０１〜２０３の横のベース２１０には、これらのプラテンに貼付された研磨パッドの目立てをするためのパッドコンディショナー２０６が設けられる。パッドコンディショナー２０６は、軸２０６ｃを中心にして回動可能なアーム２０６ａと、その先端に設けられたコンディショナー２０６ｂにより構成される。
【００５６】
プラテン２０１〜２０３の上方には、四つの研磨ヘッド２２０を備えたカルーセル２０４が設けられる。カルーセル２０４は矢印Bの方向に回動可能であって、その回動運動によって四つの研磨ヘッド２２０のうちの三つがプラテン２０１〜２０３の上に移動し、残りの一つがロードカップ２１１上に移動する。
【００５７】
未研磨のシリコン基板３０は、フェイスダウンの状態で研磨ヘッド２２０に保持された後、カルーセル２０４によりロードカップ２１１、第１プラテン２０１、第２プラテン２０２、及び第３プラテン２０３にこの順に搬送され、各プラテン２０１〜２０３において異なる研磨条件で研磨される。そして、研磨を終了したシリコン基板３０は、カルーセル２０４によって再びロードカップ２１１に戻される。
【００５８】
図６は、各プラテン２０１〜２０３とその近傍の上面図である。
【００５９】
プラテン２０１〜２０３の横のベース２１０には、これらのプラテン上の研磨パッドにスラリ（研磨剤）を滴下するためのスラリ供給機構２０９が設けられる。
【００６０】
一方、研磨ヘッド２２０は、カルーセル２０４の動きによって矢印Cの方向に揺動可能であると供に、自身も矢印Dの方向に回動可能である。
【００６１】
本実施形態の各例における研磨方法は、上記した矢印Ａ〜Ｄで示される運動方向を任意に組み合わせることで行われる。
【００６２】
図７は、研磨ヘッド２２０とその近傍の断面図である。
【００６３】
研磨ヘッド２２０は、シリコン基板３０を外側から保持するリテーナリング２２１を備える。リテーナリング２２１は、第１配管２２５から供給される加圧空気により研磨パッド２３０に押さえつけられる。これにより、シリコン基板３０の周囲の研磨パッド２３０の平坦性が向上し、研磨むら等が防止される。
【００６４】
また、研磨ヘッド２２０の内部には、第２配管２２６から供給される加圧空気によって膨らむエアバック２０８が設けられる。エアバック２０８は、バックプレート２２２を介してシリコン基板３０の裏面を押圧し、研磨圧力を調節する役割を果たす。
【００６５】
更に、そのエアバック２０８の周縁にはインナーチューブ２０９が設けられる。インナーチューブ２０９は、第３配管２２７から供給される加圧空気によってその膨らみが調節され、研磨圧力を微調整する役割を果たす。
【００６６】
次に、上記のCMP装置２００を用いた研磨方法について説明する。
【００６７】
図８（ａ）は、研磨の対象となる絶縁膜１００が形成されたシリコン基板３０の断面図である。また、図８（ｂ）は研磨途中の断面図であり、図８（ｃ）は研磨終了後の断面図である。
【００６８】
図８（ａ）に示される絶縁膜１００は、例えば、酸素とTEOSガスとを反応ガスとするプラズマCVD法により形成される。その成膜条件は、既述の第２層間絶縁膜１９（図１参照）のそれと同様である。
【００６９】
この成膜条件によれば、膜中に残留する水分量や、成膜雰囲気中の水素の量を低減できるものの、その代償として、絶縁膜１００の膜厚の面内分布が悪化する。これにより、図８（ａ）に示されるように、シリコン基板３０の周辺領域Iにおける絶縁膜１００の膜厚が、中心領域IIにおける膜厚よりも厚くなる。
【００７０】
本例では、このような膜厚の不均一性を以下のようにして均一化する。
【００７１】
図９（ａ）〜（ｃ）、図１０は、本例に係る研磨方法を模式的に示す平面図である。
【００７２】
最初のステップでは、図９（ａ）に示すように、研磨装置２００の第１プラテン２０１において絶縁膜１００を研磨する。
【００７３】
この研磨では、第１プラテン２０１に貼付された研磨パッド２３０としてその表面粗さが比較的粗いものが用いられ、速い研磨レートで絶縁膜１００の膜厚が所定の値にまで全体的に薄くされる。このような研磨は荒削りとも呼ばれる。
【００７４】
本例では、研磨パッド２３０として、単層構造独立発泡ウレタンよりなるRhom and Haas Electric Materials CMP Technologies社製のIC1000を用いる。また、スラリとしては、酸化シリコン用のスラリ、例えば、シリカの含有量が６．２５wt%〜１２．５wt%のスラリが使用される。
【００７５】
次に、図９（ｂ）に示すように、カルーセル２０４（図５参照）によりシリコン基板３０を第２プラテン２０２に移し、該第２プラテン２０２において絶縁膜１００を研磨する。
【００７６】
第２プラテン２０２には、第１プラテン２０１におけるよりも表面粗さが細かい研磨パッド２３０が貼付されている。そのため、第１プラテン２０１よりも遅い研磨レートで絶縁膜１００が全体的に研磨され、絶縁膜１００の研磨厚の微調整を行うことができる。このような研磨は仕上げ削りとも呼ばれる。
【００７７】
本例では、第２プラテン用の研磨パッド２３０として、積層構造独立発泡ウレタンよりなるRhom and Haas Electric Materials CMP Technologies社製のIC1400を用いる。また、スラリとしては、シリカの含有量が６．２５wt%〜１２．５wt%の酸化シリコン用のスラリを用いる。
【００７８】
この研磨を終了した後の断面図は図８（ｂ）のようになる。
【００７９】
上記のように荒削りや仕上げ削りを行っても、元々の絶縁膜１００の膜厚の不均一性が大きいため、絶縁膜１００の上面は平坦とはならず、周辺領域Iにおいて依然として膜厚が厚い状態となっている。
【００８０】
そこで、本例では、図１０に示すように、第３プラテン２０３において絶縁膜１００に対して追加の研磨を行い、絶縁膜１００が基板３０の全面にわたって平坦化されるようにする。
【００８１】
図１１は、この第３プラテン２０３とその近傍の拡大断面図である。
【００８２】
これに示されるように、第３プラテン２０３では、基板３０の一部が第３プラテン２０３の外周を超えた状態で周辺領域Iの絶縁膜１００のみが研磨パッド２３０に選択的に摺接される。その結果、周辺領域Iの絶縁膜１００が局所的に研磨されてその膜厚が薄くされ、図８（ｃ）に示すようにシリコン基板３０の全面にわたって絶縁膜１００の厚さが実質的に同じになり、絶縁膜１００の上面が平坦化される。
【００８３】
なお、シリコン基板３０はリテーナリング２２１によって保持されているので、研磨中に落下することはない。
【００８４】
また、シリコン基板３０と研磨パッド２３０とが重なる部分の幅Dは特に限定されない。但し、周辺領域Iを選択的に研磨するという観点からすると、１mm以上であって、シリコン基板３０の直径の１/２以下、より好ましくは１mm以上２０mm以下に幅Dを設定するのが好ましい。
【００８５】
更に、第２プラテン２０３に貼付される研磨パッド２３０は特に限定されないが、本例ではRhom and Haas Electric Materials CMP Technologies社製のIC1400を用いる。また、スラリとしては酸化シリコン用のスラリ、例えばシリカの含有量が６．２５wt%〜１２．５wt%のスラリを用いる。
【００８６】
以上により、本例に係る絶縁膜１００の研磨を終了する。
【００８７】
本例によれば、図１１に示したように、シリコン基板３０の中心領域IIを第３プラテン２０３から外し、周辺領域Iのみが研磨パッド２３０によって研磨されるようにしたので、図８（ａ）のように周辺領域Iにおける絶縁膜１００の膜厚が中心領域IIよりも厚い場合であっても、図８（ｃ）のようにシリコン基板３０の全面にわたって絶縁膜１００の上面を平坦化することが可能となる。
【００８８】
なお、本例では、図９（ａ）、（ｂ）で説明した荒削りと仕上げ削りを行ったが、絶縁膜１００の上面を平坦化するだけならこれらの研磨を省いてもよい。
【００８９】
・第２例
次に、第２例に係る研磨方法について説明する。
【００９０】
本例が第１例と相違するのは、第３プラテン２０３における研磨ステップのみであり、これ以外は第１例と同じである。
【００９１】
図１２は、本例において第３プラテン２０３に貼付される研磨パッド２３０の平面図である。また、図１３は、図１２のA−A線に沿う断面である。
【００９２】
図１２及び図１３に示されるように、その研磨パッド２３０は、平面形状がドーナツ状の研磨部２３０ｂと、その研磨部２３０ｂで囲まれた内側領域Rに形成された凹部２３０ａとを有する。そして、その内側領域Rには、凹部２３０ｂによって研磨部２３０ｂから隔てられたガイド凸部２３０ｃが設けられる。
【００９３】
また、凹部２３０ｂは、研磨対象のシリコン基板３０の中心領域IIを包含する大きさに形成される。
【００９４】
このような研磨パッド２３０は、市販の研磨パッド、例えばRhom and Haas Electric Materials CMP Technologies社製のIC1400をバイト等で切削して凹部２３０ａを形成することで作製され得る。
【００９５】
図１４は、研磨時における研磨パッド２３０とその近傍の拡大断面図である。
【００９６】
研磨に際しては、ドーナツ状の研磨部２３０ｂで囲まれた凹部２３０ａにシリコン基板３０の一部を外しながら、周辺領域Iにおける絶縁膜１００を研磨部２３０ｂに摺接させる。このとき、研磨ヘッド２２０は、リテーナリング２２１の主面２２１ａがガイド凸部２３０ｃの上面に常に当接する範囲で揺動する。また、中心領域IIにおける絶縁膜１００は、研磨部２３０ｂとガイド凸部２３０ｃのいずれにも当接しないようにする。
【００９７】
これにより、周辺領域Iにおける絶縁膜１００のみが研磨部２３０ｂによって選択的且つ局所的に研磨されてその厚さが薄くされるので、図８（ｃ）に示したのと同様に、シリコン基板３０の全面にわたって絶縁膜１００の上面が平坦化されるようになる。
【００９８】
また、リテーナリング２２１をガイド凸部２３０ｃに当接させたので、研磨ヘッド２２０が水平面から傾かずにその姿勢が安定するようになり、周辺領域Iの絶縁膜１００に研磨部２３０から過度の研磨圧力が加わるのを防止できる。
【００９９】
更に、研磨部２３０ｂとガイド凸部２３０ｃとが同じ材料から構成され、且つ同じ高さを有するので、シリコン基板３０が研磨部２３０ｂから受ける反発力と、リテーナリング２２１がガイド凸部２３０ｃから受ける反発力を実質的に同じにすることができる。これにより、研磨ヘッド２２０の姿勢が一層安定するので、研磨部２３０ｂによる過度な研磨を防止し易くなり、絶縁膜１００の平坦性が更に向上する。
【０１００】
なお、本例のように研磨パッド２３０に凹部２３０ａを形成するのではなく、研磨部２３０ｂとガイド凸部２３０ｃとを独立させ、これらを別々の部品として作製するようにしてもよい。但し、部品の個数を減らすという点からすると、本例のように凹部２３０ａにより研磨部２３０ｂとガイド凸部２３０ｃとを隔て、研磨パッド２３０を一つの部品として作製するのが好ましい。
【０１０１】
・第３例
本例が第１例と相違するのは、第３プラテン２０３における研磨ステップのみであり、これ以外は第１例と同じである。
【０１０２】
図１５は、本例において第３プラテン２０３に貼付される研磨パッド２３０の平面図である。また、図１６は、図１５のB−B線に沿う断面図である。
【０１０３】
図１５及び図１６に示されるように、この研磨パッド２３０は、平面形状がドーナツ状の第１研磨部２３０ｆを有すると供に、該第１研磨部２３０ｆにより囲まれた内側領域Rに第２研磨部２３０ｇを有する。
【０１０４】
これらのうち、第１研磨部２３０ｆは、第２研磨部２３０ｇよりも表面粗さが粗い材料で構成される。本実施形態では、例えば、第１研磨部２３０ｆをRhom and Haas Electric Materials CMP Technologies社製のIC1000により構成し、第２研磨部２３０ｇを同社製のIC1400により構成する。
【０１０５】
なお、本例で使用されるスラリとしては、シリカの含有量が６．２５wt%〜１２．５wt%の酸化シリコン用のスラリがある。
【０１０６】
図１７は、研磨時における研磨パッド２３０とその近傍の拡大断面図である。
【０１０７】
研磨に際しては、シリコン基板３０の一部を第２研磨部２３０ｇに重ねながら、周辺領域Iにおいて平坦化されていない絶縁膜１００が第１研磨部２３０ｆに摺接するように、研磨ヘッド２２０を揺動させる。
【０１０８】
このようにすると、第１研磨部２３０ｆよりも表面粗さが細かい第２研磨部２３０ｇでは、第１研磨部２３０ｆよりも研磨レートが遅くなり、中心領域IIに対する研磨が抑制される。
【０１０９】
これに対し、表面粗さが粗い第１研磨部２３０ｆでは、第２研磨部２３０ｇよりも研磨レートが速くなるので、周辺領域Iに厚く形成された絶縁膜１００が選択的且つ局所的に研磨されてその膜厚が薄くなる。
【０１１０】
これにより、図８（ａ）のように膜厚分布が悪い場合であっても、研磨終了時点では図８（ｃ）のように絶縁膜１００の上面がシリコン基板３０の全面にわたって平坦化される。
【０１１１】
また、第１研磨部２３０ｆと第２研磨部２３０ｇのそれぞれの高さを同じにすることで、シリコン基板３０が研磨パッド２３０から受ける反発力が各研磨部２３０ｆ、２３０ｇにおいて同じになる。これにより、研磨時における研磨ヘッド２２０の姿勢が安定し、周辺領域Iの絶縁膜１００に第１研磨部２３０ｆから過度の研磨圧力が加わるのを防止できる。
【０１１２】
以上説明した第１〜第３例によれば、研磨ヘッド２２０を揺動させながら研磨するので、絶縁膜１００において研磨された部分とされていない部分とで段差が発生せず、特許文献１のようにプラズマエッチングを用いる方法よりも絶縁膜１００の表面を滑らかにすることができる。
【０１１３】
（３）第２実施形態
本実施形態では、第１実施形態の第１〜第３例で説明した研磨方法を、強誘電体キャパシタを備えた半導体装置の製造工程に適用する。
【０１１４】
図１８〜図２７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図では、半導体基板３０の周辺領域Iと中心領域IIとを併記する。
【０１１５】
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
【０１１６】
最初に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１７】
まず、n型又はp型のシリコン基板３０の表面を熱酸化することにより素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。素子分離絶縁膜３１の膜厚は、例えば、シリコン基板３０の上面から測って約２００nm程度である。このようなLOCOSによる素子分離構造に代えて、STI(Shallow Trench Isolation)を採用してもよい。
【０１１８】
次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル３２、３３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜３４となる熱酸化膜を約６〜７nmの厚さに形成する。
【０１１９】
続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、ゲート電極３５と配線３６とを形成する。
【０１２０】
ゲート電極３５のゲート長は、例えば３６０μm程度である。
【０１２１】
更に、ゲート電極３５をマスクにするイオン注入により、ゲート電極３５の横のシリコン基板３０にn型不純物としてリンを導入し、第１〜第３ソース／ドレインエクステンション３７ａ〜３７ｃを形成する。
【０１２２】
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３５と配線３６の横に絶縁性サイドウォール３８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を４５nmの厚さに形成する。
【０１２３】
続いて、この絶縁性サイドウォール３８とゲート電極３５をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３５の側方のシリコン基板３０に第１〜第３ソース／ドレイン領域３９ａ〜３９ｃを形成する。
【０１２４】
更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１〜第３ソース／ドレイン領域３９ａ〜３９ｃにおけるシリコン基板３０上にコバルトシリサイド層等の高融点金属シリサイド層４１を形成し、各ソース／ドレイン領域３９ａ〜３９ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３５や配線３６の表層にも形成される。
【０１２５】
その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【０１２６】
ここまでの工程により、シリコン基板３０のセル領域に、ゲート絶縁膜３４、ゲート電極３５、及び第１〜第３ソース／ドレイン領域３９ａ〜３９ｃ等によって構成される第１〜第３MOSトランジスタTR1〜TR3が形成されたことになる。
【０１２７】
次に、図１８（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜４４とする。
【０１２８】
更に、TEOSガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、このカバー絶縁膜４４の上に第１の層間絶縁膜４５として酸化シリコン膜を厚さ約６００nmに形成する。
【０１２９】
この第１の層間絶縁膜４５は、後で形成される強誘電体キャパシタの劣化を防止するため、膜中に残留する水分量が低減されるような成膜条件で形成される。そのような成膜条件では、成膜雰囲気中に酸素ガスを十分な流量で供給し、成膜雰囲気においてTEOSガスが完全に酸化される。
【０１３０】
本実施形態では、酸素流量を約１４００sccm、TEOSガス流量を約４６０sccmとする。なお、TEOSガス流量は、キャリアガスとTEOSとを合わせた流量であり、そのキャリアガス中におけるTEOSガスの濃度は流量比で約５０％である。また、成膜圧力は約９Torr、成膜温度は約３９０℃、成膜雰囲気に印加する高周波電力（周波数：１３．５６MHz）のパワーは約４００Wとする。
【０１３１】
これにより、シリコン基板３０の中心領域Iでは、約４００nm/分の成膜速度で第１の層間絶縁膜４５が約１５００nmの厚さに形成される。
【０１３２】
既述のように、このような成膜条件では、膜中の水分が低減される代償として、第１の層間絶縁膜４５の膜厚分布が悪化し、シリコン基板３０の周辺領域Iにおける第１の層間絶縁膜４５の膜厚が中心領域よりもかなり厚くなる。
【０１３３】
このような膜厚の不均一性は従来例に係るCMP法によっては是正することができない。
【０１３４】
そこで、以下の工程では、第１実施形態で説明した研磨方法を用いて、第１の層間絶縁膜４５の上面を研磨して平坦化する。
【０１３５】
第１実施形態において図９（ａ）〜（ｃ）を参照して説明したように、その研磨は第１〜第３プラテン２０１〜２０３において行われる。
【０１３６】
既述のように、第１プラテン２０１では荒削りが行われ、第２プラテン２０２では仕上げ削りが行われる。これらの研磨は、第１の層間絶縁膜４５を目標とする膜厚にするために行われる。
【０１３７】
図１９（ａ）は、これらの研磨を終了した後の断面図である。これに示されるように、荒削りと仕上げ削りだけでは第１の層間絶縁膜４５の平坦性は完全には改善されず、周辺領域Iでの膜厚が中心領域IIよりも厚いままとなる。
【０１３８】
このようになおも残存する膜厚の不均一性を是正すべく、第１実施形態で説明した第３プラテン２０３で研磨を行うと、図１９（ｂ）のようにシリコン基板３０の全面にわたって第１の層間絶縁膜４５が平坦化される。
【０１３９】
第３プラテン２０３での研磨方法としては、第１実施形態で説明した第１例〜第３例のいずれを用いてもよい。
【０１４０】
次いで、図２０（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、第１の層間絶縁膜４５の上に再びシリコン酸化膜を約１００nmの厚さに形成し、このシリコン酸化膜をキャップ絶縁膜４６とする。
【０１４１】
そして、これらの絶縁膜４５、４６の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行った後、キャップ絶縁膜４６上にスパッタ法によりアルミナ膜４０を厚さ約２０nmに形成する。
【０１４２】
その後、このアルミナ膜４０に対し、基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Annealing)を酸素雰囲気中で行う。
【０１４３】
このように、アルミナ膜４０の形成前にキャップ絶縁膜４６を予め形成することで、CMP時に研磨パッドとの接触でついた第１の層間絶縁膜４５の上面の微細な傷（マイクロスクラッチ）がキャップ絶縁膜４６によって埋め込まれ、キャップ絶縁膜４６の上面にアルミナ膜４０が良好な平坦性で形成される。
【０１４４】
なお、キャップ絶縁膜４６は膜厚が約１００nmと薄く、膜厚のばらつきが顕著に発生しないので、その上面をCMPで研磨する必要はない。
【０１４５】
次に、図２０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４６】
まず、アルミナ膜４０の上に、スパッタ法により第１導電膜４７としてプラチナ膜を形成する。この第１導電膜４７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
【０１４７】
更に、第１導電膜４７の上に、スパッタ法によりPZT膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜４８とする。
【０１４８】
なお、強誘電体膜４８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４８の材料は上記のPZTに限定されず、SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜４８を構成してもよい。
【０１４９】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜４８を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
【０１５０】
次に、上記の強誘電体膜４８の上に、スパッタ法で第１酸化イリジウム膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
【０１５１】
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜４９とする。
【０１５２】
ここで、アルミナ膜４０の上に第１導電膜４７を形成することにより、アルミナ膜４０を省いてキャップ絶縁膜４６の上に第１導電膜４７を直接形成する場合と比較して、第１導電膜４７を構成するプラチナの配向性が良好となる。その第１導電膜４７の配向の作用によって、強誘電体膜４８を構成するPZTの配向が揃えられ、強誘電体膜４８の強誘電体特性が向上する。
【０１５３】
次に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。
【０１５４】
まず、フォトリソグラフィにより第２導電膜４９をパターニングして上部電極４９ａを形成する。そして、このパターニングにより強誘電体膜４８が受けたダメージを回復させるために、強誘電体膜４８に対する回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が２０リットル／分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
【０１５５】
次いで、フォトリソグラフィで強誘電体膜４８をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜４８ａを形成する。このパターニングでキャパシタ誘電体膜４８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量２０リットル／分、基板温度３５０℃、及び処理時間６０分が採用される。
【０１５６】
続いて、図２１（ｂ）に示すように、シリコン基板３０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜４８ａを保護するための第１絶縁性水素バリア膜５１としてアルミナ膜をスパッタ法で厚さ約５０nmに形成する。
【０１５７】
なお、アルミナ膜に代えて、酸化チタン(TiOx)膜、酸化ジルコニウム(ZrOx)膜、酸化マグネシウム(MgOx)膜、及び酸化チタンマグネシウム(MgTiOx)膜のいずれかを第１絶縁性水素バリア膜５１として形成してもよい。
【０１５８】
そして、このスパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素流量が２０リットル／分の酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、縦型炉を用いて行われる。
【０１５９】
次に、図２２（ａ）に示すように、フォトリソグラフィで第１導電膜４７と第１絶縁性水素バリア膜５１とをパターニングすることにより、キャパシタ誘電体膜４８ａの下の第１導電膜４７を下部電極４７ａにすると共に、この下部電極４７ａを覆うように第１絶縁性水素バリア膜５１を残す。
【０１６０】
なお、このパターニングでは、下部電極４７ａで覆われていない部分のアルミナ膜４０も除去される。
【０１６１】
その後に、プロセス中にキャパシタ誘電体４８ａが受けたダメージを回復させるために、基板温度６５０℃、処理時間６０分の条件で、酸素流量が２０リットル／分の酸素含有雰囲気中においてキャパシタ誘電体膜４８ａに回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
【０１６２】
ここまでの工程により、第１の層間絶縁膜４５の上には、下部電極４７ａ、キャパシタ誘電体膜４８ａ、及び上部電極４９ａをこの順に積層してなるキャパシタQが形成されたことになる。
【０１６３】
続いて、図２２（ｂ）に示すように、シリコン基板３０の上側全面に、キャパシタQを保護するための第２絶縁性水素バリア膜５３としてアルミナ膜をスパッタ法で約２０nmの厚さに形成する。この第２絶縁性水素バリア膜５３は、その下の第１絶縁性水素バリア膜５１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜４８ａに至るのを防止し、キャパシタ誘電体膜４８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【０１６４】
このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第２絶縁性水素バリア膜５３として形成してもよい。
【０１６５】
そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜４８ａに対して回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が２０リットル／分である。
【０１６６】
次いで、TEOSガスを使用するプラズマCVD法により、上記の第２絶縁性水素バリア膜５３上に第２の層間絶縁膜５５として酸化シリコン膜を形成する。
【０１６７】
第２の層間絶縁膜５５は、キャパシタQを形成した後に成膜されるものであるから、その成膜雰囲気中に水素が含まれたり、膜中に水分が残留したりすると、キャパシタ誘電体膜４８ａが水素と水分により還元され、その強誘電体特性が劣化してしまう。
【０１６８】
そのため、第２の層間絶縁膜５５の成膜条件としては、第１の層間絶縁膜４５のそれと同じものを採用し、水素と水分によるキャパシタ誘電体膜４８ａの劣化を防止するようにする。その成膜条件では、中心領域IIにおける第２の層間絶縁膜５５の厚さは約１５００nmとなる。
【０１６９】
但し、このように低水分化と低水素化とを優先させると、第２の層間絶縁膜５５の膜厚分布が犠牲となり、図示のように周辺領域Iでの第２の層間絶縁膜５５の膜厚が中心領域IIよりもかなり厚くなり、通常のCMP法では第２の層間絶縁膜５５の上面を完全に平坦化するのが困難となる。
【０１７０】
そこで、第１の層間絶縁膜４５と同じように、既述の第１プラテン２０１〜２０３（図５参照）を用いた研磨を第２の層間絶縁膜５５に対して行うことで、図２３に示すように、第２の層間絶縁膜５５の上面をシリコン基板３０の全面にわたって平坦化する。この場合の研磨方法は特に限定されず、第１実施形態で説明した第１例〜第３例のいずれの研磨方法を用いてもよい。
【０１７１】
第１〜第３例のいずれの研磨方法でも、研磨ヘッド２２０（図７参照）を揺動させながら研磨するので、第２の層間絶縁膜５５において研磨された部分とされていない部分とで段差が発生しない。そのため、特許文献１のようにプラズマエッチングを用いる方法と比較して、第２の層間絶縁膜５５に膜厚が極端に薄い部分が形成されず、第２の層間絶縁膜５５が有する水素ブロック性を維持することができ、水素によるキャパシタ誘電体膜４８ａの劣化を防止し易くなる。
【０１７２】
その後に、上記の研磨時に第２の層間絶縁膜５５の表面に吸着した水分を脱水するために、CVD装置を用いたN2Oプラズマ処理を行う。この場合、基板温度は３５０℃に設定され、処理時間は２分とされる。
【０１７３】
このようなN2Oプラズマ処理を行うと、第２の層間絶縁膜５５の脱水の他に、第２の層間絶縁膜５５の上面が窒化されて水分の再吸着を防止することができる。
【０１７４】
次に、図２４に示す断面構造を得るまでの工程について説明する。
【０１７５】
まず、第２の層間絶縁膜５５の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の窓を備えた第１レジストパターン５７を形成する。
【０１７６】
次いで、この第１レジストパターン５７をマスクに用いながら、第２の層間絶縁膜５５からカバー絶縁膜４４までをドライエッチングすることにより、第１〜第３ソース／ドレイン領域３９ａ〜３９ｃと配線３６の上のこれらの絶縁膜に第１ホール５８ａを形成する。
【０１７７】
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において行われる。そして、酸化シリコンよりなる第１及び第２の層間絶縁膜４５、５５とキャップ絶縁膜４６に対しては、エッチングガスとしてC4F8、O2、及びArの混合ガスが使用される。なお、場合によっては、これらのガスにCOガスを添加してもよい。また、アルミナよりなる第２絶縁性水素バリア膜５３もこのエッチングガスのスパッタ作用によってエッチングされる。
【０１７８】
一方、酸窒化シリコンよりなるカバー絶縁膜４４に対しては、エッチングガスとしてCHF3、O2、及びArの混合ガスが使用される。
【０１７９】
このようなエッチングが終了後、第１レジストパターン５７は除去される。
【０１８０】
本実施形態では、第１及び第２の層間絶縁膜４５、５５に対して第１実施形態で説明した研磨方法で研磨を行い、それらの平坦性を向上させた。そのため、周辺領域Iと中心領域IIにおいてホール５８ａの深さを実質的に同じにすることができ、周辺領域Iにおけるホール５８ａが未開口となるのを防止できる。
【０１８１】
なお、ホール５８ａがアルミナよりなる第２絶縁性水素バリア膜５３を貫通する際、エッチング雰囲気に酸素が供給され、その酸素によって第１の層間絶縁膜４５のエッチレートが上昇したり、高融点金属シリサイド層４１とカバー絶縁膜４４とのエッチング選択比が低下したりすることがある。
【０１８２】
このような場合であっても、周辺領域Iと中心領域IIにおける第１の層間絶縁膜４５に膜厚差が無いので、各ホール５８ａのそれぞれが略同時に開口されるようになり、ホール５８ａが高融点金属シリサイド層４１を突き抜ける危険性は殆ど無い。
【０１８３】
次に、図２５に示す断面構造を得るまでの工程について説明する。
【０１８４】
まず、第１ホール５８ａの内面と第２の層間絶縁膜５５の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を５００nmの厚さに形成し、このタングステン膜で第１ホール５８ａを完全に埋め込む。
【０１８５】
その後に、第２の層間絶縁膜５５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１ホール５８ａ内に導電性プラグ６０として残す。これらの導電性プラグ６０は、配線３６や第１〜第３ソース／ドレイン領域３９ａ〜３９ｃと電気的に接続される。
【０１８６】
なお、導電性プラグ６０を形成した後に、CVD装置を用いたN2Oプラズマ処理を第２の層間絶縁膜５５に対して行い、第２の層間絶縁膜５５の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を３５０℃、処理時間を２分とする条件で行われる。
【０１８７】
ところで、導電性プラグ６０は、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【０１８８】
そこで、導電性プラグ６０が酸化するのを防止するために、導電性プラグ６０と第２の層間絶縁膜５５のそれぞれの上面に、酸化防止絶縁膜６１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
【０１８９】
次に、図２６に示す断面構造を得るまでの工程について説明する。
【０１９０】
まず、酸化防止絶縁膜６１上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン６３とする。
【０１９１】
次いで、第２レジストパターン６３の窓を通じて、酸化防止絶縁膜６１、第２の層間絶縁膜５５及び第１、第２絶縁性水素バリア膜５１、５３をエッチングすることにより、上部電極４９ａの上に第２ホール５５ａを形成すると共に、下部電極４７ａのコンタクト領域上に第３ホール５５ｂを形成する。
【０１９２】
そして、第２レジストパターン６３を除去した後、ここまでの工程でキャパシタ誘電体膜４８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板３０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜４８ａに対して回復アニールを施す。このとき、酸素の流量は例えば２０リットル／分とされる。
【０１９３】
その後に、酸化防止絶縁膜６１をエッチバックして除去する。
【０１９４】
次に、図２７に示すように、第２の層間絶縁膜５５と導電性プラグ６０のそれぞれの上に、金属積層膜で構成される金属配線６５を形成する。その金属積層膜として、例えば、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。
【０１９５】
また、その金属配線６５は、第２、第３ホール５５ａ、５５ｂを介して上部電極４９ａ、４７ａと電気的に接続される。
【０１９６】
以上により、本実施形態に係る半導体装置の基本構造が完成する。
【０１９７】
上記した本実施形態によれば、第１及び第２の層間絶縁膜４５、５５を成膜する際、成膜雰囲気中の水素と膜中の残留水分とが低減されるような条件でこれらの絶縁膜４５、５５を形成したので、半導体装置の製造途中や実使用下においてキャパシタ誘電体膜４８ａが水素と水分で劣化するのを防止できる。
【０１９８】
更に、このように水素と水分とを低減させた代償として各層間絶縁膜４５、５５の膜厚分布が悪化しても、これらの層間絶縁膜に対して第１実施形態で説明した研磨方法を適用することで、各層間絶縁膜４５、５５の平坦性が向上する。
【０１９９】
そのため、周辺領域Iと中心領域IIとでこれらの絶縁膜４５、５５の膜厚に差がなくなり、周辺領域Iにおける第１ホール５８ａが未開口となるのが防止される。その結果、第１ホール５８ａ内に埋め込まれる導電性プラグ６０と第１〜第３ソース／ドレイン領域３９ａ〜３９ｃとが電気的に確実に接続されるようになるので、導電性プラグ６０のコンタクト不良が防止され、半導体装置の歩留まりが向上する。
【０２００】
特に、FeRAMは、ロジック品やフラッシュメモリ等よりもチップサイズが小さく、周辺領域Iから多数のチップが切り出されるので、上記のように周辺領域Iでのコンタクト不良が低減されることで、歩留まりが大きく向上する。
【０２０１】
なお、本実施形態ではFeRAMにおけるコンタクト不良の低減について説明したが、他の品種でもこれと同じ効果を得ることができる。
【０２０２】
例えば、ロジック品やフラッシュメモリでも、微細化が進んでチップサイズが小さくなった場合、シリコン基板の周辺領域でのコンタクト不良が歩留まりに与える影響が大きくなる。このような場合に本実施形態を適用すれば、歩留まり減少を抑制することが可能となる。これについては後述の第３、第４実施形態でも同様である。
【０２０３】
（４）第３実施形態
上記実施形態では、第１実施形態の第１〜第３例で説明したように、シリコン基板３０の周辺領域Iでの研磨レートが中心領域IIよりも速くなるようなCMP装置を用い、絶縁膜の上面を平坦化した。
【０２０４】
これに対し、本実施形態では、半導体装置の製造工程に追加工程を加えることで、通常のCMP装置でも、膜厚の面内分布が過度に悪い絶縁膜を平坦化できるようにする。
【０２０５】
図２８〜図３３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第２実施形態で説明したのと同じ要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２０６】
最初に、図２８に示す断面構造を得るまでの工程について説明する。
【０２０７】
まず、第２実施形態で説明した図１８（ａ）、（ｂ）の工程を行った後、第２の層間絶縁膜５５の上にバッファ膜７０としてプラズマCVD法で酸窒化シリコン膜を形成する。
【０２０８】
そして、バッファ膜７０の上にフォトレジストを塗布し、それを露光、現像することにより、側面がシリコン基板３０の外周から約１０mm後退した第３レジストパターン７１を形成する。
【０２０９】
続いて、図２９に示すように、第３レジストパターン７１をマスクにしてバッファ膜７０をエッチングする。これにより、第２の層間絶縁膜５５のうち平坦化されていない部分を除く領域の上にのみバッファ膜７０が残されることになる。
【０２１０】
この後に、図３０に示すように、第３レジストパターン７１を除去する。
【０２１１】
次いで、図３１に示すように、通常のCMP装置が備える研磨パッド２５０でバッファ膜７０と第２の層間絶縁膜５５とを研磨する。この研磨では、酸化シリコン用のスラリ、例えば、シリカの含有量が６．２５wt%〜１２．５wt%のスラリが使用される。
【０２１２】
酸化シリコン用のスラリに対し、酸窒化シリコンよりなるバッファ膜７０の研磨レートは、酸化シリコンよりなる第２の層間絶縁膜５５よりも遅くなる。そのため、周辺領域Iでの研磨量が中心領域IIでのそれよりも多くなり、周辺領域Iに厚く形成されている第２の層間絶縁膜５５が選択的に研磨される。
【０２１３】
これにより、バッファ膜７０が消失するまでこの研磨を行うことで、図３２に示すように、周辺領域Iと中心領域IIにおける層間絶縁膜５５を均等に平坦化することが可能となる。
【０２１４】
この後は、第２実施形態で説明した図２０（ａ）〜図２７の工程を行うことで、図３３に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０２１５】
以上説明した本実施形態によれば、図３１に示したように、バッファ膜７０と第２の層間絶縁膜５５の研磨レートの違いを利用することで、バッファ膜７０が形成されていない周辺領域Iにおける第２の層間絶縁膜５５を優先的に研磨し、周辺領域Iでの第２の層間絶縁膜５５の膜厚を中心領域IIでのそれに揃えるようにした。
【０２１６】
これによれば、市販のCMP装置に改良を加えることなしに、第２の層間絶縁膜５５の膜厚の不均一性を是正することができ、シリコン基板３０の全面にわたって第２の層間絶縁膜５５を平坦化することが可能となる。
【０２１７】
第２の層間絶縁膜５５を平坦化するのに好適なバッファ膜７０の膜厚T0（図３０参照）は、次の式（１）に基づいて算出される。
【０２１８】
【数１】
2009117523.tif 000003
式（１）において、ΔTは、各領域I、IIでの第２の層間絶縁膜５５の最大膜厚差である。また、Vbuffはバッファ膜７０の材料によって定まる研磨レート、Vintは第２の層間絶縁膜５５の研磨レートである。
【０２１９】
Vintを１．００とすると、本実施形態で使用されるシリカ系のスラリに対してVbuffは０．４４となる。そのため、膜厚差ΔTが８０nmの場合には、バッファ膜の膜厚T0は３５．２nm（＝８０nm×０．４４／１．００）となる。
【０２２０】
バッファ膜７０は酸窒化シリコン膜に限定されない。バッファ膜７０としては、HDPCVD(High Density Plasma CVD)法で形成された酸化シリコン膜、BPSG（borophosphosilicate glass）膜、TEOSガスを用いるCVD法で形成された酸化シリコン膜、酸窒化シリコン膜、及び窒化シリコン膜のいずれかを形成し得る。
【０２２１】
但し、研磨後の第２の層間絶縁膜５５の上面に、バッファ膜７０に起因した段差が発生するのを抑制するという観点からすると、第２の層間絶縁膜５５よりも研磨レートの遅い膜をバッファ膜７０として用いることで、バッファ膜７０の厚さをなるべく薄くするのが好ましい。
【０２２２】
TEOSガスと酸素とを反応ガスとするプラズマCVD法で形成された酸化シリコン膜（P-TEOS）を基準とした場合、上記した各膜の研磨レートVbuffは図３４の下段のようになる。
【０２２３】
また、図３４には、参考のために、HDPCVD法で形成された酸化シリコン膜を基準とした場合の研磨レートVbuffも上段に併記してある。
【０２２４】
なお、図３４に示される研磨レートは、シリカ系のスラリを使用した場合に得られたものである。
【０２２５】
そして、図３４における「P-TEOS-NSG1」は、本実施形態における第１及び第２の層間絶縁膜４５、５５と同じ成膜条件で形成した酸化シリコン膜を表す。一方、「P-TEOS-NSG2」は、TEOSガスと酸素ガスとを反応ガスとするプラズマCVD法において、これらの絶縁膜４５、５５とは違う成膜条件を用いて形成された酸化シリコン膜を表す。
【０２２６】
図３４に示される研磨レートVbuffを式（１）に用いることで、図３４に列挙される膜をバッファ膜７０として形成した場合であっても、バッファ膜７０に必要な膜厚T0を算出することが可能となる。
【０２２７】
（５）第４実施形態
本実施形態においても、第３実施形態と同様にバッファ膜を形成した状態でCMPを行う。但し、バッファ膜の層構造が第３実施形態と異なる。
【０２２８】
図３５〜図４２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第３実施形態で説明した要素と同じ要素には第３実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２２９】
本実施形態に係る半導体装置を製造するには、まず、図３０で説明した工程を行う。
【０２３０】
これにより、図３５に示されるように、中心領域IIにおける第２の層間絶縁膜５５の上に酸窒化シリコンよりなるバッファ膜７０が形成される。
【０２３１】
次いで、図３６に示すように、バッファ膜７０と第２の層間絶縁膜５５の上に、別のバッファ膜７３として酸化シリコン膜を形成する。その酸化シリコン膜は、例えばTEOSガスと酸素とを反応ガスとするプラズマCVD法により形成される。
【０２３２】
次いで、図３７に示すように、シリコン基板の上側全面にフォトレジストを塗布し、それを露光、現像して第４レジストパターン７５とする。
【０２３３】
そして、図３８に示すように、第４レジストパターン７５をマスクにして別のバッファ膜７３をエッチングし、周辺領域Iにおける第４レジストパターン７５を除去する。
【０２３４】
このエッチングを終了後、第４レジストパターン７５は除去される。
【０２３５】
これにより、図３９に示されるように、上側のバッファ膜７３の側面が下側のバッファ膜７０の側面よりも後退したバッファ膜７０、７３の積層構造が得られる。
【０２３６】
続いて、図４０に示すように、通常のCMP装置が備える研磨パッド２５０でバッファ膜７０、７３と第２の層間絶縁膜５５とを研磨する。この研磨では、酸化シリコン用のスラリ、例えば、シリカの含有量が６．２５wt%〜１２．５wt%のスラリが使用される。
【０２３７】
このとき、シリコン基板３０の中心領域IIでは、第２の層間絶縁膜５５の研磨がバッファ膜７０、７３によって抑制され、周辺領域Iと比較して第２の層間絶縁膜５５の研磨量が少なくなる。これとは相対的に、バッファ膜７０、７３で覆われていない周辺領域Iの第２の層間絶縁膜５５では研磨が速く進行する。その結果、研磨によってバッファ膜が消失する時点では、図４１に示すように、周辺領域Iと中心領域IIにおける層間絶縁膜５５が均等に平坦化されることになる。
【０２３８】
この後は、第２実施形態で説明した図２０（ａ）〜図２７の工程を行うことで、図４２に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０２３９】
以上説明した本実施形態によれば、図４０を参照して説明したように、シリコン基板３０の中心領域IIにバッファ膜７０、７３を形成することで、中心領域IIにおける第２の層間絶縁膜５５の研磨を抑制しながら、バッファ膜７０、７３で覆われていない周辺領域Iの第２の層間絶縁膜５５が選択的に研磨され、基板の全面にわたって第２の層間絶縁膜５５を平坦化することができる。
【０２４０】
また、上側のバッファ膜７３の側面を中心領域IIに向かって下側のバッファ膜７０の側面よりも後退させることで、バッファ膜７０、７３による研磨抑制効果が周辺領域Iから中心領域IIに向かって連続的に変化するようになる。その結果、単層のバッファ膜７０のみを形成する第３実施形態と比較して、研磨終了後の第２の層間絶縁膜５５の上面にバッファ膜７０に起因した段差等の凹凸が発生し難くなり、第２の層間絶縁膜５５の上面の平坦性を更に向上させることが可能となる。
【０２４１】
なお、各バッファ膜７０、７３の膜厚の設定の仕方は特に限定されない。
例えば、バッファ膜７０の研磨レートをVbuff 1とし、単層のバッファ膜７０のみを形成する場合に必要なバッファ膜７０の膜厚が式（１）からT1であるとする。同様に、バッファ膜７３の研磨レートをVbuff 2とし、単層のバッファ膜７３のみを形成する場合に必要なバッファ膜７３の膜厚が式（１）からT2であるとする。このとき、バッファ膜７０、７３の合計膜厚Tは、次の式（２）に基づいて算出すればよい。
【０２４２】
【数２】
2009117523.tif 000004
また、バッファ膜７３の種類は特に限定されず、既述のバッファ膜７０として形成し得る膜をバッファ膜７３として形成してよい。
【０２４３】
但し、バッファ膜７０と同様に、第２の層間絶縁膜５５よりも研磨レートの遅い膜をバッファ膜７３として形成することで、バッファ膜７３の膜厚をなるべく薄くし、バッファ膜７３に起因して第２の層間絶縁膜５５の上面に形成される凹凸を小さくするのが好ましい。
【０２４４】
以上、本実施形態について詳細に説明したが、本発明は上記各実施形態に限定されない。例えば、上記ではプレーナ型のFeRAMについて説明したが、スタック型のFeRAMに上記実施形態を適用してもよい。
【０２４５】
以下に、本発明の特徴を付記する。
【０２４６】
（付記１）  半導体基板の上にトランジスタを形成する工程と、
前記半導体基板と前記トランジスタの上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平坦化されていない部分を選択的に化学機械研磨して平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２４７】
（付記２）  前記化学機械研磨を行う工程は、
前記半導体基板の少なくとも一部が、前記化学機械研磨を行う研磨パッドの外周を超えている状態で、前記平坦化されていない部分の層間絶縁膜を前記研磨パッドに摺接させて行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０２４８】
（付記３）  前記化学機械研磨を行う工程は、
平面形状がドーナツ状の研磨部と、該研磨部で囲まれた凹部とを有する研磨パッドを用い、
前記半導体基板の一部を前記凹部に外しながら、前記平坦化されていない部分の層間絶縁膜を前記研磨部に摺接させることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０２４９】
（付記４）  前記研磨パッドは、前記凹部により前記研磨部から隔てられたガイド凸部を有し、
前記化学機械研磨を行う工程において、前記半導体基板を保持する研磨ヘッドのリテーナリングの主面を、研磨中に常に前記ガイド凸部に当接させることを特徴とする付記３に記載の半導体装置の製造方法。
【０２５０】
（付記５）  前記化学機械研磨を行う工程は、
平面形状がドーナツ状の第１研磨部と、該第１研磨部に囲まれ且つ該第１研磨部よりも表面粗さが細かい第２研磨部とを有する研磨パッドを用い、
前記半導体基板の一部を前記第２研磨部に重ねながら、前記平坦化されていない部分を前記第１研磨部分に摺接させることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０２５１】
（付記６）  前記化学機械研磨を行う工程は、前記層間絶縁膜のうち前記平坦化されていない部分を除く領域の上に該層間絶縁膜よりも研磨レートが遅いバッファ膜を形成した後に行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０２５２】
（付記７）  前記化学機械研磨を行う工程は、該化学機械研磨を行う研磨パッドに前記バッファ膜と前記層間絶縁膜とを摺接させて行われることを特徴とする付記６に記載の半導体装置の製造方法。
【０２５３】
（付記８）  前記バッファ膜を複数積層すると供に、上下に隣接する該バッファ膜のうち、上側のバッファ膜の側面を下側のバッファ膜の側面よりも後退させることを特徴とする付記７に記載半導体装置の製造方法。
【０２５４】
（付記９）  前記バッファ膜の膜厚と材料を、前記化学機械研磨を行う工程における前記層間絶縁膜の研磨レートにより定めることを特徴とする付記６に記載の半導体装置の製造方法。
【０２５５】
（付記１０）  前記層間絶縁膜の上方又は下方に強誘電体キャパシタを形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０２５６】
（付記１１）  前記層間絶縁膜を形成する工程において、TEOSガスの酸化に十分な量の酸素ガスを成膜雰囲気に供給しながら、前記層間絶縁膜として酸化シリコン膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０２５７】
（付記１２）  前記平坦化されていない部分は、前記層間絶縁膜のうち、前記半導体基板の周辺領域において、該半導体基板の中心領域におけるよりも厚く形成された部分であることを特徴とする付記１１に記載の半導体装置の製造方法。
【０２５８】
（付記１３）  前記層間絶縁膜を全体的に化学機械研磨する工程を更に有すると供に、
前記平坦化されていない部分を選択的に化学機械研磨する工程は、前記部分を局所的に研磨して行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０２５９】
（付記１４）  トランジスタが形成された半導体基板と、
前記半導体基板の上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上方に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜と前記強誘電体キャパシタの上方に形成され、複数回の化学機械研磨により平坦化された第２の層間絶縁膜と、
を有することを特徴とする半導体装置。
【０２６０】
（付記１５）  プラテンと、
前記プラテンに貼付された研磨パッドと、
半導体基板をフェイスダウンの状態で保持し、該半導体基板の一部が前記研磨パッドの外周を超えている状態で、該半導体基板を前記研磨パッドに摺接させる研磨ヘッドと、
を有することを特徴とする研磨装置。
【０２６１】
（付記１６）  研磨対象の半導体基板が摺接する研磨部と、
前記半導体基板の中心領域を包含する大きさの凹部と、
を有することを特徴とする研磨パッド。
【０２６２】
（付記１７）  前記研磨部の平面形状はドーナツ状であり、
前記研磨部で囲まれた内側領域に前記凹部が形成されたことを特徴とする付記１６に記載の研磨パッド。
【０２６３】
（付記１８）  前記内側領域に、前記半導体基板を保持する研磨ヘッドのリテーナリングの主面が当接するガイド凸部を設けたことを特徴とする付記１７に記載の研磨パッド。
【０２６４】
（付記１９）  研磨対象の半導体基板が摺接する第１研磨部と、
前記半導体基板が摺接し、前記第１研磨部よりも表面粗さが細かい第２研磨部と、
を有することを特徴とする研磨パッド。
【０２６５】
（付記２０）  前記第１研磨部の平面形状はドーナツ状であり、
前記第２研磨部は、前記第１研磨部で囲まれた内側領域に設けられたことを特徴とする付記１９に記載の研磨パッド。
【図面の簡単な説明】
【０２６６】
【図１】図１は、試験的に作製した半導体装置の製造途中の断面図（その１）である。
【図２】図２は、試験的に作製した半導体装置の製造途中の断面図（その２）である。
【図３】図３は、試験的に作製した半導体装置の製造途中の断面図（その３）である。
【図４】図４は、半導体基板の平面図である。
【図５】図５は、第１実施形態の係るCMP装置の上面図である。
【図６】図６は、図５のCMP装置が備えるプラテンとその近傍の上面図である。
【図７】図７は、図５のCMP装置が備える研磨ヘッドとその近傍の断面図である。
【図８】図８（ａ）は、研磨の対象となる絶縁膜が形成されたシリコン基板の断面図であり、図８（ｂ）は研磨途中の断面図であり、図８（ｃ）は研磨終了後の断面図である。
【図９】図９（ａ）〜（ｃ）は、第１実施形態の第１例に係る研磨方法を模式的に示す平面図（その１）である。
【図１０】図１０は、第１実施形態の第１例に係る研磨方法を模式的に示す平面図（その２）である。
【図１１】図１１は、第１実施形態の第１例に係る第３プラテンとその近傍の拡大断面図である。
【図１２】図１２は、第１実施形態の第２例に係る第３プラテンに貼付される研磨パッドの平面図である。
【図１３】図１３は、図１２のA−A線に沿う断面である。
【図１４】図１４は、第１実施形態の第２例における研磨時の研磨パッドとその近傍の拡大断面図である。
【図１５】図１５は、第１実施形態の第３例に係る第３プラテンに貼付される研磨パッドの平面図である。
【図１６】図１６は、図１５のB−B線に沿う断面図である。
【図１７】図１７は、第１実施形態の第３例における研磨時の研磨パッドとその近傍の拡大断面図である。
【図１８】図１８（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１９】図１９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２０】図２０（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２１】図２１（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２２】図２２（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２３】図２３は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２４】図２４は、第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２５】図２５は、第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２６】図２６は、第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図２７】図２７は、第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図２８】図２８は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２９】図２９は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３０】図３０は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３１】図３１は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３２】図３２は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３３】図３３は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３４】図３４は、各種の膜の研磨レートを示す表である。
【図３５】図３５は、第４実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３６】図３６は、第４実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３７】図３７は、第４実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３８】図３８は、第４実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３９】図３９は、第４実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４０】図４０は、第４実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４１】図４１は、第４実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図４２】図４２は、第４実施形態に係る半導体装置の製造途中の断面図（その８）である。
【符号の説明】
【０２６７】
１、３０…シリコン基板、１１、３１…素子分離絶縁膜、１２、４４…カバー絶縁膜、１３、４５…第１の層間絶縁膜、１５、４７ａ…下部電極、１６、４８ａ…キャパシタ誘電体膜、１７、４９ａ…上部電極、１９…第２の層間絶縁膜、１９ａ…ホール、２０…導電性プラグ、２１…ソース／ドレイン領域、２２…高融点金属シリサイド層、２５、３５…ゲート電極、３２、３３…第１、第２pウェル、３４…ゲート絶縁膜、３６…配線、３７ａ〜３７ｃ…第１〜第３ソース／ドレインエクステンション、３８…絶縁性サイドウォール、３９ａ〜３９ｃ…第１〜第３ソース／ドレイン領域、４６…キャップ絶縁膜、４０…アルミナ膜、４７…第１導電膜、４８…強誘電体膜、４９…第２導電膜、５１…第１絶縁性水素バリア膜、５３…第２絶縁性水素バリア膜、５５…第２の層間絶縁膜、５５ａ、５５ｂ…第２、第３ホール、５７…第１レジストパターン、５８ａ…第１ホール、６０…導電性プラグ、６１…酸化防止絶縁膜、６３…第２レジストパターン、６５…金属配線、７０、７３…バッファ膜、７１…第３レジストパターン、７５…第４レジストパターン、１００…絶縁膜、２００…CMP装置、２０１〜２０３…第１〜第３プラテン、２０４…カルーセル、２０６ａ…アーム、２０６ｂ…コンディショナー、２０６ｃ…軸、２０６…パッドコンディショナー、２０８…エアバック、２０９…インナーチューブ、２１０…ベース、２１１…ロードカップ、２２０…研磨ヘッド、２２１…リテーナリング、２２２…バックプレート、２２５〜２２７…第１〜第３配管、２３０、２５０…研磨パッド、２３０ａ…凹部、２３０ｂ…研磨部、２３０ｃ…ガイド凸部、２３０ｆ…第１研磨部、２３０ｇ…第２研磨部、I…周辺領域、II…中心領域、P…内側領域。
【図１】
2009117523.tif 000005
【図２】
2009117523.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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