(57)【要約】【課題】活性領域の占有面積が相対的に大きい領域でのＳＴＩ段差の高段差化やＳＴＩ段差の偏りが十分に抑制された半導体装置を製造する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上の第１絶縁膜に素子分離領域が開口されたパターンを形成する工程と、半導体基板の素子分離領域全体に溝を形成する工程と、第１絶縁膜上の全体を覆うとともに溝内部を埋めるように第２絶縁膜を形成する工程と、素子分離領域によって区画される活性領域内の第２絶縁膜に孔を形成する工程と、第２絶縁膜を研磨により除去し溝内部のみに第２絶縁膜を残す工程とを含み、孔を形成する工程において、素子分離領域によって区画される活性領域の外周と当該活性領域内の孔の領域の外周との間隔は、活性領域の占有面積が相対的に大きい第１回路領域の方が活性領域の占有面積が相対的に小さい第２回路領域よりも小さく設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子を形成するための活性領域をそれぞれに含む第１及び第２回路領域を有し、前記第１回路領域に含まれる活性領域の前記第１回路領域全体に占める割合が、前記第２回路領域に含まれる活性領域の前記第２回路領域全体に占める割合よりも大きい半導体装置の製造方法であって、
半導体基板上の前記第１及び第２回路領域全体に第１絶縁膜を形成した後、前記第１絶縁膜を選択的にエッチングして、前記第１及び第２回路領域それぞれに含まれる活性領域を区画する素子分離領域が開口されたパターンを形成する工程と、
前記パターンが形成された第１絶縁膜をマスクとし前記半導体基板をエッチングして、前記素子分離領域全体に溝を形成する工程と、
前記パターンが形成された第１絶縁膜上の前記第１及び第２回路領域全体を覆うとともに前記溝内部を埋めるように、第２絶縁膜を形成する工程と、
前記第２絶縁膜を選択的にエッチングして、前記素子分離領域によって区画される活性領域内に孔を形成する工程と、
前記孔が形成された第２絶縁膜を研磨により除去して、前記溝内部のみに前記第２絶縁膜を残す工程とを含み、
前記孔を形成する工程において、前記素子分離領域によって区画される活性領域の外周と当該活性領域内に形成される前記孔の領域の外周との間隔は、前記第１回路領域の方が前記第２回路領域よりも小さく設定されることを特徴とする、半導体装置の製造方法。
【請求項２】
前記第１及び第２回路領域における前記間隔は、前記素子分離領域によって区画される活性領域の単位面積あたりの、当該活性領域から当該活性領域内の前記孔の領域を除いた残余領域の面積が、前記第１回路領域と前記第２回路領域とで一致するように設定されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２回路領域における前記間隔は、前記素子分離領域によって区画される活性領域から当該活性領域内の前記孔の領域を除いた残余領域の面積を、当該活性領域の面積で除算した結果が、前記第１回路領域と前記第２回路領域とで一致するように設定されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、固体撮像装置であり、
前記第１回路領域は、前記活性領域に形成されて入射光を光電変換するフォトダイオードを有する画素が複数配列された画素部であり、
前記第２回路領域は、前記活性領域に形成された複数のトランジスタを含む周辺回路部であることを特徴とする、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記画素部における前記間隔は、前記画素部の中央部から周辺部に至るにつれて大きくなるように、前記素子分離領域によって区画される活性領域毎に設定されることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記溝内部のみに前記第２絶縁膜が残された後、前記半導体基板上に導電性膜を形成する工程と、
前記導電性膜を選択的にエッチングして、前記溝内部のみに残された前記第２絶縁膜上を跨ぐ電極または配線を形成する工程とをさらに含むことを特徴とする、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
活性領域に形成されて入射光を光電変換するフォトダイオードを有する画素が複数配列された画素部と、活性領域に形成された複数のトランジスタを含む周辺回路部とを有する固体撮像装置の製造方法であって、
半導体基板上の前記画素部及び前記周辺回路部全体に第１絶縁膜を形成した後、前記第１絶縁膜を選択的にエッチングして、前記画素部及び前記周辺回路部それぞれに含まれる活性領域を区画する素子分離領域が開口されたパターンを形成する工程と、
前記パターンが形成された第１絶縁膜をマスクとし前記半導体基板を選択的にエッチングして、前記素子分離領域全体に溝を形成する工程と、
前記パターンが形成された第１絶縁膜上の前記画素部及び前記周辺回路部全体を覆うとともに前記溝内部を埋めるように、第２絶縁膜を形成する工程と、
前記第２絶縁膜を選択的にエッチングして、前記素子分離領域によって区画される活性領域内に孔を形成する工程と、
前記孔が形成された第２絶縁膜を研磨により除去して、前記溝内部のみに前記第２絶縁膜を残す工程とを含み、
前記孔を形成する工程において、前記孔は前記画素部のみに形成されることを特徴とする、固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子分離を行う半導体装置の製造方法に関し、特に固体撮像装置の製造においてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型素子分離領域を形成するに際し、良好な表面平坦性を実現できる製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は高集積化され、各素子は極めて微細化される傾向にある。このため、半導体装置を製造するにあたり、半導体基板に形成された浅いトレンチ内に充填された絶縁物により半導体装置の各素子を互いに分離するＳＴＩ型素子分離が主として行われている。ＳＴＩ型素子分離構造（ＳＴＩ構造）の形成方法には種々の方法が知られているが、代表的な形成方法を図４を用いて説明する。図４は従来のＳＴＩ構造の形成方法を示す工程断面図である。
【０００３】
例えば図４（ａ）の半導体基板１上に、絶縁物であるシリコン酸化膜２およびシリコン窒化膜３を順に積層形成した後、シリコン窒化膜３上に形成されたレジストパターン（図示なし）をマスクとして、シリコン窒化膜３およびシリコン酸化膜２を選択的にドライエッチングすることにより、素子分離領域が開口したパターンを形成する。その後、図４（ａ）に示すようにシリコン窒化膜３をマスクとして、半導体基板１を選択的にドライエッチングすることにより、素子分離領域全体に溝４（トレンチ）を形成する。なお、溝４によって区画された活性領域５（素子分離領域以外の領域）は、実際に素子が形成される領域となる。
【０００４】
次に、熱酸化により溝４の内壁に極薄い熱酸化膜を形成した後、ＣＶＤ法を用いて、溝４内部を絶縁物であるシリコン酸化膜６で埋めるように、半導体基板１の全表面にシリコン酸化膜６を形成する。図４（ｂ）は、シリコン酸化膜６が形成されたときの工程断面図である。その後、図４（ｃ）に示すように、面積が所定値以上の活性領域５内にのみ開口７を有するレジスト８のパターンを、シリコン酸化膜６上に形成する。その後、開口７によって露出したシリコン酸化膜６をレジスト８をマスクとしてエッチングすることで、図４（ｄ）に示すようにシリコン酸化膜６に孔９を形成する。なお、溝４によって区画された活性領域５の端部と、当該活性領域５内に形成された孔９の端部であって当該活性領域５の端部に最も近い孔９の端部との間隔１０は、図４（ｃ）および図４（ｄ）に示すように、半導体装置の全領域の各活性領域５において全て同じ大きさとなっている。さらに言えば、溝４によって区画された活性領域５の外周と、当該活性領域５内に形成される孔９の領域の外周との間隔は、半導体装置の全領域の各活性領域５において全て同じ大きさとなっている。
【０００５】
次に、ＣＭＰ法によりシリコン窒化膜３の上部に形成されたシリコン酸化膜６、およびシリコン窒化膜３の一部を除去する。これにより、図４（ｅ）に示すように、シリコン酸化膜６が溝４内部にのみ残り、シリコン酸化膜６が溝４内部に埋め込まれた構造となる。なお、シリコン窒化膜３は、所定の膜厚になるまで、シリコン酸化膜６と同時に、あるいは別過程にて研磨される。所定の膜厚としては、最終のＳＴＩ段差が各種電気的特性に悪影響を及ぼさない範囲に設定される。ＣＭＰ法による研磨の後、熱リン酸によりシリコン窒化膜３を除去することにより、図４（ｆ）に示すようにＳＴＩ構造１１を形成する。その後、図示はしていないが、シリコン酸化膜２を弗酸系のエッチング液で除去した後、ゲート絶縁膜を半導体基板１上に形成し、その上にリンや砒素などの不純物が導入されたポリシリコン膜などの導電性膜を、シリコン酸化膜６上を含めて半導体基板１上に堆積させる。
【０００６】
以上の従来のＳＴＩ構造１１の形成工程において、図４（ｂ）に示すように溝４の存在によって凹凸状の段差が形成されたシリコン酸化膜６を、図４（ｃ）および図４（ｄ）に示した工程を行わずにＣＭＰ法により平坦化する場合を考える。従来より、下地の活性領域５の面積や活性領域５のパターン密度により、研磨特性（特に場所による研磨速度）が大きく変動することが知られている。具体的には、下地の活性領域５の面積が大きいほど、単位面積あたりの、研磨パッドに半導体基板１を押しつける研磨圧力が低下し、研磨速度が低下する。このため、図４（ｂ）に示した状態からシリコン酸化膜６をＣＭＰ法により平坦化した場合、活性領域５の面積が大きい領域において、シリコン酸化膜６の残膜厚が厚く仕上がってしまう。すなわち、図４（ｆ）に示すＳＴＩ構造１１の上面と半導体基板１の上面との高さの差（ＳＴＩ段差）が高段差に仕上がってしまう。ここでいうＳＴＩ段差とは、図５に示すように、半導体基板１の上面からＳＴＩ構造１１の上面（シリコン酸化膜６の上面）までの距離ｄと定義する。図５は、図４（ｆ）の状態からシリコン酸化膜２を除去した後のＳＴＩ構造１１を拡大した図である。
【０００７】
このようにＳＴＩ段差が高段差に仕上がると、ＳＴＩ構造１１形成後の半導体装置の製造工程における各種マスクレイヤパターニングにおいて、露光フォーカス異常による加工不良が発生してしまう。また、ＳＴＩ構造１１のシリコン酸化膜６のうち、半導体基板１の上面から突出した段差部の側壁部に導電性のポリシリコン膜が残留してしまい、素子間リークが発生してしまうという問題もある。図６は素子間リークが発生するメカニズムを説明するための図である。図６（ａ）に示すように、半導体基板１にシリコン酸化膜６が埋め込まれた後、ある種の工程でシリコン酸化膜６の段差部がウェットエッチングされ、段差部の側壁部にオーバーハング形状１２が形成される。この上にゲート電極に用いられる導電性のポリシリコン膜１３が形成される（図６（ｂ））。その後、ポリシリコン膜１３を異方性エッチングでパターニングして電極１４が形成されると、オーバーハング形状１２の上部がエッチストップ膜となり、オーバーハング形状１２の窪み部に残留する残留ポリシリコン１５が発生する。この残留ポリシリコン１５は半導体基板１上の特定の部分で素子間リークを発生させる。さらに、ＳＴＩ段差が高段差に仕上がると、シリコン酸化膜６の段差部を跨ぐポリシリコン膜１３が、シリコン酸化膜６に対して、シリコン酸化膜６を抑え付ける方向にストレスを与えてしまい、その結果、シリコン酸化膜６の底部に結晶欠陥を発生させる等の各種特性不良を引き起こす。
【０００８】
このような問題を回避すべく、ＳＴＩ段差が高段差に仕上がらないようにするため、図４に示した従来の方法では、ＣＭＰ研磨の前に、図４（ｃ）および図４（ｄ）に示した工程を行っている。すなわち、図４に示した従来の方法では、面積が所定値以上となる各活性領域５に積層されたシリコン酸化膜６に孔９を形成することで、ＣＭＰによる研磨量を予め削減して研磨速度の均一化を図り、ＳＴＩ段差が高段差に仕上がらないようにしている。
【０００９】
また、ＳＴＩ段差が高段差に仕上がらないようにするため、図４に示した方法と別に、特許文献１に記載された方法なども提案されている。特許文献１に記載された方法によれば、各活性領域５に積層されたシリコン酸化膜６の除去すべき領域の密度や形状をシミュレーションによってチップ内で均等になるように算出し、当該算出した結果に基づいてＣＭＰによる研磨量を予め削減し、研磨速度の均一化を図っている。
【特許文献１】特開２００４−１１１５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、活性領域に形成されて入射光を光電変換するフォトダイオードを有する画素が複数配列された画素部と、活性領域に形成される複数のＭＯＳトランジスタを含む周辺回路部とを有する、半導体装置の一種であるＭＯＳ型固体撮像装置の場合、画素部の一画素あたりのパターンレイアウトは、図７に示すようなパターンレイアウトとなっている。図７は、ＭＯＳ型固体撮像装置における画素部の一画素あたりのパターンレイアウトを示す図である。図７において、２０はフォトダイオードで構成される受光部、２１は複数の駆動ＭＯＳトランジスタ、２２はフローティングディフュージョン、２３は受光部２０で生成された信号電荷をフローティングディフュージョン２２に転送する転送ゲート電極、２４はフローティングディフュージョン２２と他のＭＯＳトランジスタとを接続するためのコンタクトホールである。受光部２０一つあたりに使用される活性領域の面積は、図示しない周辺回路部に使用される活性領域の面積と比較して大きい。さらに、この受光部２０を有する図７に示したパターンレイアウトを半導体基板上に数百万〜数千万個配列したものが画素部となる。このように、画素部における活性領域の占有面積は、周辺回路部よりも大きくなっている。
【００１１】
このようなＭＯＳ型固体撮像装置に対しＳＴＩ構造をＣＭＰにより形成する場合、受光部２０を有する画素部では、活性領域の占有面積が周辺回路部よりも大きいため、周辺回路部に比して研磨速度が遅く、ＳＴＩ段差が高段差になりやすい傾向があり、画素部内でもその中央部から周辺部にかけてＳＴＩ段差に偏りが発生し易い傾向がある。特に、受光部２０自体の面積が大きく（一画素あたりの画素面積が大きく）、さらに一チップ内に配置される受光部２０の数が多く（画素部の画素数が多く）、チップ内に占める画素部の割合が大きい品種において、これらの傾向は顕著である。このような画素部でのＳＴＩ段差の高段差化と、画素部内におけるＳＴＩ段差の偏りとにより、画素部において上述したような露光フォーカス異常による加工不良や、素子間リーク、各種特性不良が発生し易く、飽和特性不良や、画像上における黒キズおよび白キズ等の、固定撮像装置特有の不良が発生する場合がある。
【００１２】
しかしながら、図４に示した従来の方法を、上述のようなＭＯＳ型固体撮像装置に適用したとしても、図４に示した従来の方法では、画素部および周辺回路部に関係なく全ての領域において同一の間隔１０で孔９が形成されるため、上述したような画素部でのＳＴＩ段差の高段差化や画素部内におけるＳＴＩ段差の偏りを十分に抑制することができない。また、特許文献１に記載された方法は、一般的な半導体装置を対象にしており、ＭＯＳ型固体撮像装置のような品種については考慮していない。このため、特許文献１に記載された方法をＭＯＳ型固体撮像装置に適用したとしても、上述したような画素部でのＳＴＩ段差の高段差化や画素部内におけるＳＴＩ段差の偏りを十分に抑制することができない。
【００１３】
このように、図４に示した従来の方法や特許文献１に記載された方法では、上述したような画素部でのＳＴＩ段差の高段差化や画素部内におけるＳＴＩ段差の偏りを十分に抑制することができないという課題があった。
【００１４】
それ故、本発明は上記課題を解決するためになされたものであり、その目的は、ＣＭＰによってＳＴＩ構造を形成する場合において、活性領域の占有面積が相対的に大きい画素部のような領域でのＳＴＩ段差の高段差化や、当該領域内におけるＳＴＩ段差の偏りを十分に抑制し、ＳＴＩ段差をチップ内で均一にしたＭＯＳ型固体撮像装置等の半導体装置を製造することにある。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置の製造方法は、上記課題を解決するためになされたものであり、本発明に係る半導体装置の製造方法は、素子を形成するための活性領域をそれぞれに含む第１及び第２回路領域を有し、第１回路領域に含まれる活性領域の第１回路領域全体に占める割合が、第２回路領域に含まれる活性領域の第２回路領域全体に占める割合よりも大きい半導体装置の製造方法であって、半導体基板上の第１及び第２回路領域全体に第１絶縁膜を形成した後、第１絶縁膜を選択的にエッチングして、第１及び第２回路領域それぞれに含まれる活性領域を区画する素子分離領域が開口されたパターンを形成する工程と、パターンが形成された第１絶縁膜をマスクとし半導体基板をエッチングして、素子分離領域全体に溝を形成する工程と、パターンが形成された第１絶縁膜上の第１及び第２回路領域全体を覆うとともに溝内部を埋めるように、第２絶縁膜を形成する工程と、第２絶縁膜を選択的にエッチングして、素子分離領域によって区画される活性領域内に孔を形成する工程と、孔が形成された第２絶縁膜を研磨により除去して、溝内部のみに第２絶縁膜を残す工程とを含み、孔を形成する工程において、素子分離領域によって区画される活性領域の外周と当該活性領域内に形成される孔の領域の外周との間隔は、第１回路領域の方が第２回路領域よりも小さく設定されることを特徴とする。
【００１６】
このような半導体装置の製造方法により、溝内部のみに残された第２絶縁膜の上面と半導体基板の上面との間に生じるＳＴＩ段差を、活性領域の占有面積が異なる第１回路領域と第２回路領域とで均一にすることができる。つまり、活性領域の占有面積が大きい第１回路領域でのＳＴＩ段差の高段差化を十分に抑制することができる。さらに、第１回路領域内におけるＳＴＩ段差の偏りも十分に抑制することができる。
【００１７】
また好ましくは、第１及び第２回路領域における間隔は、素子分離領域によって区画される活性領域の単位面積あたりの、当該活性領域から当該活性領域内の孔の領域を除いた残余領域の面積が、第１回路領域と第２回路領域とで一致するように設定されるとよい。または、第１及び第２回路領域における間隔は、素子分離領域によって区画される活性領域から当該活性領域内の孔の領域を除いた残余領域の面積を、当該活性領域の面積で除算した結果が、第１回路領域と第２回路領域とで一致するように設定されるとよい。
【００１８】
また好ましくは、半導体装置は、固体撮像装置であり、第１回路領域は、活性領域に形成されて入射光を光電変換するフォトダイオードを有する画素が複数配列された画素部であり、第２回路領域は、活性領域に形成された複数のトランジスタを含む周辺回路部であるとよい。これにより、画素部でのＳＴＩ段差の高段差化や画素部内におけるＳＴＩ段差の偏りを十分に抑制することができるので、飽和特性不良や、画像上における黒キズおよび白キズ等の、固定撮像装置特有の不良の発生を防ぐことができる。さらにこの場合において、画素部における間隔は、画素部の中央部から周辺部に至るにつれて大きくなるように、素子分離領域によって区画される活性領域毎に設定されるとよい。これにより、画素部内におけるＳＴＩ段差の偏りを、より一層抑制することができる。
【００１９】
また好ましくは、溝内部のみに第２絶縁膜が残された後、半導体基板上に導電性膜を形成する工程と、導電性膜を選択的にエッチングして、溝内部のみに残された第２絶縁膜上を跨ぐ電極または配線を形成する工程とをさらに含むとよい。このような工程において、第１回路領域でのＳＴＩ段差の高段差化や第１回路領域内におけるＳＴＩ段差の偏りを十分に抑制することができるので、ＳＴＩ段差の側壁に導電性膜が残留してしまうことによる素子間リークの発生を防ぐことができる。
【００２０】
また、本発明は、固体撮像装置の製造方法にも向けられており、本発明に係る固体撮像装置の製造方法は、活性領域に形成されて入射光を光電変換するフォトダイオードを有する画素が複数配列された画素部と、活性領域に形成された複数のトランジスタを含む周辺回路部とを有する固体撮像装置の製造方法であって、半導体基板上の画素部及び周辺回路部全体に第１絶縁膜を形成した後、第１絶縁膜を選択的にエッチングして、画素部及び周辺回路部それぞれに含まれる活性領域を区画する素子分離領域が開口されたパターンを形成する工程と、パターンが形成された第１絶縁膜をマスクとし半導体基板を選択的にエッチングして、素子分離領域全体に溝を形成する工程と、パターンが形成された第１絶縁膜上の画素部及び周辺回路部全体を覆うとともに溝内部を埋めるように、第２絶縁膜を形成する工程と、第２絶縁膜を選択的にエッチングして、素子分離領域によって区画される活性領域内に孔を形成する工程と、孔が形成された第２絶縁膜を研磨により除去して、溝内部のみに第２絶縁膜を残す工程とを含み、孔を形成する工程において、孔は画素部のみに形成されることを特徴とする。
【００２１】
このような固体撮像装置の製造方法により、溝内部のみに残された第２絶縁膜の上面と半導体基板の上面との間に生じるＳＴＩ段差を、活性領域の占有面積が異なる画素部と周辺回路部とで均一にすることができる。つまり、活性領域の占有面積が大きい画素部でのＳＴＩ段差の高段差化を十分に抑制することができる。さらに、画素部内におけるＳＴＩ段差の偏りも十分に抑制することができる。その結果、飽和特性不良や、画像上における黒キズおよび白キズ等の、固定撮像装置特有の不良の発生を防ぐことができる。
【発明の効果】
【００２２】
本発明によれば、ＣＭＰによってＳＴＩ構造を形成する場合において、活性領域の占有面積が相対的に大きい画素部のような領域でのＳＴＩ段差の高段差化や、当該領域内におけるＳＴＩ段差の偏りを十分に抑制し、ＳＴＩ段差をチップ内で均一にしたＭＯＳ型固体撮像装置等の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１は、本発明によるＭＯＳ型固体撮像装置の製造方法を示す工程断面図である。図１において、各断面図の中央部を画素部とし、各断面図の両端部をＭＯＳトランジスタが主に形成された周辺回路部とする。また、図１において、図４と同じ構成については、図４と同じ符号を付している。また、画素部の一画素あたりのパターンレイアウトは、図７に示したパターンレイアウトとする。
【００２４】
まず、図１（ａ）の半導体基板１上に、絶縁膜であるシリコン酸化膜２およびシリコン窒化膜３を順に積層形成した後、シリコン窒化膜３上に形成されたレジストパターン（図示なし）をマスクとして、シリコン酸化膜２およびシリコン窒化膜３を選択的にドライエッチングすることにより、素子分離領域が開口したパターンを形成する。その後、図１（ａ）に示すようにシリコン窒化膜３をマスクとして、半導体基板１を選択的に異方性ドライエッチングすることにより、素子分離領域全体に溝４を形成する。この異方性ドライエッチングは、上記レジストパターンが残っている状態で行われてもよいし、上記レジストパターンが除去されてから行われてもよい。なお、溝４（素子分離領域）によって区画された活性領域５は、画素部では受光部２０および駆動ＭＯＳトランジスタ２１等が形成される活性領域に相当し、周辺回路部ではＭＯＳトランジスタや容量等が形成される活性領域に相当する。
【００２５】
次に、熱酸化により溝４の内壁に極薄い熱酸化膜を形成した後、ＣＶＤ法を用いて、溝４内部を絶縁膜であるシリコン酸化膜６で埋めるように、半導体基板１の全表面にシリコン酸化膜６を形成する。図１（ｂ）は、シリコン酸化膜６が形成されたときの工程断面図である。このＣＶＤ法は、具体的には高密度プラズマＣＶＤ法を用いることが望ましい。高密度プラズマＣＶＤ法は、シリコン酸化膜６を半導体基板１上に堆積させるためのプロセスガスをプラズマ化する高周波電力を投入するだけではなく、半導体基板１自体にも高周波電力を印加することにより、シリコン酸化膜６をエッチングしつつ半導体基板１上に堆積させる方法である。このような高密度プラズマＣＶＤ法は、溝４へのシリコン酸化膜６の埋め込み特性を良好にするという利点を有している。さらに、エッチング作用と堆積作用とにより、図１（ｂ）に示すように、堆積したシリコン酸化膜６において溝４の形状に応じた直線的なテーパー形状６ａを形成するという特徴を有している。
【００２６】
次に、図１（ｃ）に示すように、面積が所定値以上の活性領域５内にのみ開口３０を有するレジスト３１のパターンを、シリコン酸化膜６上に形成する。その後、開口３０によって露出したシリコン酸化膜６をレジスト３１をマスクとして選択的に異方性ドライエッチングすることで、図１（ｄ）に示すように、シリコン酸化膜６に孔３３を形成する。孔３３の具体的な形成方法については後述する。なお、異方性ドライエッチングは、孔３３底部におけるシリコン酸化膜６の膜厚が所定の膜厚になるまで行われる。所定の膜厚は、一例として孔３３の底部におけるシリコン酸化膜６の上面の高さと、溝４上に堆積したシリコン酸化膜６の上面のうちの最も低い部分の高さとがほぼ同じになるような膜厚とすることができる。
【００２７】
次に、ＣＭＰ法によりシリコン窒化膜３上部に堆積したシリコン酸化膜６、およびシリコン窒化膜３の一部を除去し、シリコン酸化膜６を溝４内部にのみ残す（図１（ｅ））。なお、シリコン窒化膜３は、所定の膜厚になるまで、シリコン酸化膜６と同時に、あるいは別過程にて研磨される。所定の膜厚としては、最終のＳＴＩ段差が各種電気的特性に悪影響を及ぼさない範囲に設定される。ＣＭＰ法による研磨の後、熱リン酸によりシリコン窒化膜３を除去することにより、ＳＴＩ構造１１を形成する（図１（ｆ））。その後、図示はしていないが、シリコン酸化膜２を弗酸系のエッチング液で除去した後、ゲート絶縁膜を半導体基板１上に形成する。その後、リンや砒素などの不純物が導入されたポリシリコン膜などの導電性膜を、シリコン酸化膜６上を含めて半導体基板１上に堆積させる。そして、画素部および周辺回路部それぞれにおいて、場所によってはＳＴＩ構造１１のシリコン酸化膜６の上部を跨ぐようなゲート電極およびそれを延長した配線のパターンを、レジストなどのマスク層をマスクとして異方性ドライエッチングにより形成する。
【００２８】
以下、本実施形態における孔３３の形成方法について具体的に説明する。孔３３は、図１を用いて説明したように、溝４によって区画された活性領域５内であって面積が所定値以上となる活性領域５内に堆積したシリコン酸化膜６に形成される。本実施形態においては、溝４によって区画された活性領域５の端部と、当該活性領域５内に形成された孔３３の端部であって当該活性領域５の端部に最も近い孔３３の端部との間隔３２を、画素部であるか周辺回路部であるかに応じて異ならせることを特徴とする。具体的に言えば、本実施形態においては、画素部における間隔３２ｂを、周辺回路部における間隔３２ａよりも小さくすることを特徴とする。間隔３２ａは周辺回路部における間隔３２であり、間隔３２ｂは画素部における間隔３２である。なお、間隔３２ａおよび間隔３２ｂの各々は、溝４によって区画された活性領域５の全周にわたって同じ大きさに設定されている。したがって、さらに具体的に言えば、本実施形態においては、画素部における、溝４によって区画された活性領域５の外周と、当該活性領域５内に形成される孔３３の領域の外周との間隔３２ｂを、周辺回路部における間隔３２ａよりも小さくすることを特徴とする。
【００２９】
なお、間隔３２ａは、周辺回路部内の各活性領域５に対して、全て同じ大きさになるように設定され、間隔３２ｂは、画素部内の各活性領域５に対して、全て同じ大きさになるように設定されている。また、間隔３２ａおよび３２ｂの各々は、上記大小関係（間隔３２ａ＞間隔３２ｂ）を満たしつつも、ＣＭＰ研磨速度に応じた大きさに設定される。
【００３０】
なお、より望ましくは、画素部のうち、ＳＴＩ段差を修正したい一部の領域に含まれる全活性領域５の単位面積あたりの、当該全活性領域５から、当該全活性領域５それぞれの内側に形成される孔３３の領域を除いた残余領域の面積と、周辺回路部全体に含まれる全活性領域５の単位面積あたりの、当該全活性領域５から、当該全活性領域５それぞれの内側に形成される孔３３の領域を除いた残余領域の面積とが一致するように、間隔３２ａおよび３２ｂをそれぞれ設定するとよい。または、画素部のうち、ＳＴＩ段差を修正したい一部の領域に含まれる全活性領域５から、当該全活性領域５それぞれの内側に形成される孔３３の領域を除いた残余領域の面積（Ａ１）を、当該全活性領域５の面積（Ｓ１）で除算した結果（Ａ１／Ｓ１）と、周辺回路部全体に含まれる全活性領域５から、当該全活性領域５内に形成される孔３３の領域を除いた残余領域の面積（Ａ２）を、当該全活性領域５の面積（Ｓ２）で除算した結果（Ａ２／Ｓ２）とが一致するように、間隔３２ａおよび３２ｂをそれぞれ設定するとよい。
【００３１】
図２は、本実施形態に係る半導体装置の製造方法を、ＭＯＳ型固体撮像装置のＳＴＩ構造の形成に適用した結果を示すグラフである。図２において、横軸はＭＯＳ型固体撮像装置チップ上の位置を示し、縦軸はＳＴＩ段差を示す。グラフ（ａ）は、間隔３２ｂと間隔３２ａとを同じ大きさに設定した従来の製造方法による結果を示し、グラフ（ｂ）は、間隔３２ｂを間隔３２ａよりも小さく設定した本実施形態に係る製造方法による結果を示している。
【００３２】
グラフ（ａ）では、周辺回路部と画素部とのＳＴＩ段差の差は数１０ｎｍとなったが、グラフ（ｂ）では、周辺回路部と画素部とのＳＴＩ段差の差は数ｎｍになった。この結果から、本実施形態に係る半導体装置の製造方法によって間隔３２ｂを間隔３２ａよりも小さく設定することにより、周辺回路部と画素部とのＳＴＩ段差の差を従来の約１／１０に低減させることができるといえる。つまり、本実施形態に係る半導体装置の製造方法によれば、画素部でのＳＴＩ段差の高段差化を十分に抑制することができるといえる。
【００３３】
また、グラフ（ａ）では、画素部の中央部と周辺部においてＳＴＩ段差の偏りがグラフ（ｂ）よりも大きくなっている。つまり、グラフ（ａ）では、画素部の中央部におけるＳＴＩ段差と、画素部の周辺部におけるＳＴＩ段差との差がグラフ（ｂ）よりも大きくなっている。この結果から、本実施形態に係る半導体装置の製造方法によって間隔３２ｂを間隔３２ａよりも小さく設定することにより、画素部内におけるＳＴＩ段差の偏りを十分に抑制することができるといえる。
【００３４】
以上のように本実施形態では、画素部における間隔３２ｂを周辺回路部における間隔３２ａよりも小さく設定することで、ＣＭＰによって研磨されるべきシリコン酸化膜およびシリコン窒化膜の研磨体積を画素部と周辺回路部とで同じ体積にすることができ、ＣＭＰによる研磨速度を、画素部と周辺回路部とで同じ速度にすることができる。その結果、画素部でのＳＴＩ段差の高段差化を十分に抑制することができる。さらに、画素部内におけるＳＴＩ段差の偏りも十分に抑制することができる。
【００３５】
なお、上述では、画素部および周辺回路部の両方の領域に孔３３を形成するとしたが、これに限定されない。画素部内の各活性領域５の総合面積と周辺回路部内の各活性領域５の総合面積との比によっては、孔３３を画素部のみに形成するようにしてもよい。この場合であっても、画素部でのＳＴＩ構造の高段差化や画素部内におけるＳＴＩ段差の偏りを十分に抑制することができる。
【００３６】
また、図１では、間隔３２ｂを、画素部内の各活性領域５に対して全て同じ大きさになるように（つまり画素部の中央部および周辺部に関わらず全て同じ大きさになるように）設定していたが、これに限定されない。図３に示すように、間隔３２ｂを、画素部の中央部から周辺部に向かうにつれて段階的に大きくなるように設定してもよい。図３は、画素部の中央部と周辺部とで間隔を異ならせた場合の半導体装置の断面を示す図である。図３に示すように、画素部の中央部の間隔３２ｃは、周辺部の間隔３２ｂよりも小さくなっている。なお、図３における間隔の大小関係は、間隔３２ａ＞間隔３２ｂ＞間隔３２ｃとなる。また、図３における間隔３２ａは図１に示した間隔３２ａと同じ大きさであり、図３における間隔３２ｂは図１に示した間隔３２ｂと同じ大きさとすることができる。このように、間隔３２ｂを、画素部の中央部から周辺部に向かうにつれて段階的に大きくなるように設定することにより、画素部内におけるＳＴＩ段差の偏りをより一層抑制することができ、より望ましい結果が得られる。
【産業上の利用可能性】
【００３７】
本発明に係る半導体装置の製造方法は、ＳＴＩ段差をチップ内で均一にすることができ、ＭＯＳ型固体撮像装置等の製造に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明によるＭＯＳ型固体撮像装置の製造方法を示す工程断面図
【図２】本実施形態に係る半導体装置の製造方法をＭＯＳ型固体撮像装置のＳＴＩ構造の形成に適用した結果を示すグラフ
【図３】画素部の中央部と周辺部とで間隔を異ならせた場合の半導体装置の断面を示す図
【図４】従来のＳＴＩ構造の形成工程を示す工程断面図
【図５】図４（ｆ）の状態からシリコン酸化膜２を除去した後のＳＴＩ構造１１を拡大した図
【図６】素子間リークが発生するメカニズムを説明するための図
【図７】ＭＯＳ型固体撮像装置における画素部の一画素あたりのパターンレイアウトを示す図
【符号の説明】
【００３９】
１    半導体基板
２、６    シリコン酸化膜
３    シリコン窒化膜
４    溝
５    活性領域
７、３０    開口
８    レジスト
９、３３    孔
１０、３２ａ〜３２ｃ    間隔
１１    ＳＴＩ構造
１２    オーバーハング形状
１３    ポリシリコン膜
１４    電極
１５    残留ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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