(57)【要約】【課題】  この発明は、テスト兼用端子に高電圧のノイズが入力された場合でも容易にテストモードに入ることのない半導体装置を提供する。【解決手段】  この発明は、通常動作モードと、テストモードを備えた半導体装置において、前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子Ａと、テスト兼用入力端子Ａに入力される高電圧信号を検出する高電圧検出回路１０と、高電圧検出回路１０からの高電圧信号が所定のパターンで変化したことを検出するパターン検出回路２０と、検出したテスト兼用入力端子Ａから高電圧信号が所定のパターンで印加された場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段３０と、備えた。【選択図】    図１
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【特許請求の範囲】
【請求項１】
通常動作モードと、テストモードを備えた半導体装置において、
前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子と、前記テスト兼用入力端子に入力される高電圧信号とその信号のパターンを検出する検出手段と、前記検出手段で高電圧信号が所定のパターンで印加されたことを検出した場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段と、備えたことを特徴とする半導体装置。
【請求項２】
前記検出手段は、前記テスト兼用入力端子に前記高電圧が印加されたことを検出する高電圧検出回路と、該高電圧が前記所定のパターンで変化したことを検出するパターン検出回路とを備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パターン検出回路を、ロジック回路で構成したことを特徴とする半導体装置。
【請求項４】
通常動作モードと、テストモードを備えた半導体装置において、
前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子と、前記テスト兼用入力端子に入力される高電圧信号を検出する検出手段と、前記検出手段にて検出した高電圧信号の印加時間を検出する印加時間検出手段と、前記印加時間検出手段により前記テスト兼用入力端子に、前記高電圧信号が所定の時間以上印加された場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段と、備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、テストモードを備えた半導体装置に関し、特に、通常信号入力端子に高電圧を印加してテストモードに移行するようにした半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の動作テストは、所定の項目を短時間で行うために、通常動作モードとは異なるテストモードに設定して行われている。
【０００３】
通常動作モードとテストモードの切り換えは、通常、半導体装置に設けたテスト端子の状態を変更することで行っている。しかし、半導体装置の端子数はパッケージの大きさで決まっており、テスト端子が１ピン増えただけで、小型パッケージが使用できなくなり、大型のパッケージを使用するようになる場合がある。大型のパッケージになると、コストアップや機器の大型化の原因になる。
【０００４】
上記の問題を解消するために、通常動作モード時には入力端子として使用されている端子をテスト端子と兼用する方法が以前から行われている。
【０００５】
特許文献１には、テストモード指定兼用端子に高電圧が入力されている時間に応じて、通常動作モードと複数のテストモードの切り換えを行う方法が開示されている。
【特許文献１】特開昭６４−８８６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の切り換え方法では、半導体装置を通常動作モードで使用中において、テスト兼用端子に高電圧のノイズが入力された場合に、通常動作モードからテストモードに変化してしまい、機器が誤動作を起こすという問題があった。
【０００７】
この発明は、上述した従来の問題点を考慮してなされたものであって、テスト兼用端子に高電圧のノイズが入力された場合でも容易にテストモードに入ることのない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、通常動作モードと、テストモードを備えた半導体装置において、前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子と、前記テスト兼用入力端子に入力される高電圧信号とその信号のパターンを検出する検出手段と、前記検出手段で高電圧信号が所定のパターンで印加されたことを検出した場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段と、備えたことを特徴とする。
【０００９】
上記のように構成することで、テスト兼用入力端子に高電圧のノイズが入力されただけでは、容易にテストモードに入ることがなくなる。
【００１０】
また、前記検出手段は、前記テスト兼用入力端子に前記高電圧が印加されたことを検出する高電圧検出回路と、該高電圧が前記所定のパターンで変化したことを検出するパターン検出回路とを備えて構成することができる。
【００１１】
上記のように構成することで、半導体装置外にＣＰＵなどを用いたパターン検出手段を設ける必要がなくなる。
【００１２】
また、前記パターン検出回路を、ロジック回路で構成することができる。
【００１３】
上記のように、前記パターン検出回路を、ロジック回路で構成することで、高価で回路面積を多く必要とするＣＰＵが不要となる。
【００１４】
また、この発明は、通常動作モードと、テストモードを備えた半導体装置において、前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子と、前記テスト兼用入力端子に入力される高電圧信号を検出する検出手段と、前記検出手段にて検出した高電圧信号の印加時間を検出する印加時間検出手段と、前記印加時間検出手段により前記テスト兼用入力端子に、前記高電圧信号が所定の時間以上印加された場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段と、備えたことを特徴とする。
【００１５】
上記のように構成することで、テスト兼用入力端子に高電圧のノイズが入力されただけでは、容易にテストモードに入ることがなくなる。
【発明の効果】
【００１６】
この発明によれば、テスト兼用入力端子に高電圧のノイズが入力されただけでは、容易にテストモードに入ることがなくなり、高電圧ノイズなどにより誤ってテストモードに切り換わってしまうことがなくなる。
【発明を実施するための最良の形態】
【００１７】
この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。
【００１８】
図１は、この発明の第１の実施形態の半導体装置を示すテスト兼用入力端子付近の回路図である。図１に示すように、この回路は、インバータ１とインバータ２、ノア回路３とノア回路４、高電圧検出回路１０、パターン検出回路２０で構成されている。また、端子Ａはテスト兼用入力端子である。なお、端子Ａの保護回路については本発明には直接関係しないので省略してある。
【００１９】
端子Ａはインバータ１の入力と後述する高電圧検出回路１０内のＰＭＯＳトランジスタＭ１１のソースに接続されている。インバータ１の出力はインバータ２の入力に接続され、インバータ２の出力は出力信号O1として図示しない内部回路に出力されている。
【００２０】
インバータ１とインバータ２のそれぞれの電源は電源電圧Ｖddに接続されており、端子Ａに入力された信号が電源電圧Ｖdd以内の通常動作モード時の信号を内部回路へ出力するものである。
【００２１】
高電圧検出回路１０は、前記したＰチャネル型ＭＯＳ（以下、ＰＭＯＳという。）トランジスタＭ１１とＮチャネル型ＭＯＳ（以下、ＮＭＯＳという。）トランジスタＭ１２、インバータ１１とインバータ１２で構成されている。
【００２２】
ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１２のドレイン、およびインバータ１１の入力に接続され、ゲートはＮＭＯＳトランジスタＭ１２のゲートと共通接続されて電源電圧Ｖddに接続されている。ＮＭＯＳトランジスタＭ１２のソースは接地されている。
【００２３】
インバータ１１の出力はインバータ１２の入力に接続されている。インバータ１２の出力は高電圧検出回路１０の出力信号O2としてパターン検出回路２０に出力されている。
【００２４】
パターン検出回路２０には、さらにクロック信号CLKが入力されている。また、パターン検出回路２０の出力信号O3はノア回路３の第１入力に出力されている。
【００２５】
ノア回路３とノア回路４とにより、通常動作モードから前記テストモードに切り換える切り替え手段３０を構成し、ノア回路３の第２入力はノア回路４の出力に接続され、出力はノア回路４の第１入力に接続される。ノア回路３とノア４はＲＳラッチ回路を構成している。ノア回路４の第２入力には図示しない内部回路からテストモードリセット信号TRSTが入力され、出力からはテストモード信号TESTが内部回路に出力されている。
【００２６】
図２は図１に示すパターン検出回路２０の内部構成を示すブロック図である。パターン検出回路２０はデコーダ回路２１、ラッチ回路２２、カウンタ回路２３、ノア回路２４と２５、インバータ２６、アンド回路２７、および１５入力のアンド回路２８で構成されている。
【００２７】
ノア回路２４の第１入力には高電圧検出回路１０の出力信号O2が入力されている。ノア回路２４の第２入力にはノア回路２５の出力が接続され、出力はインバータ２６の入力とノア回路２５の第１入力に接続され、ノア回路２４と２５もＲＳラッチ回路を構成している。ノア回路２５の第２入力にはデコーダ回路２１の出力信号Do16が入力されている。
【００２８】
インバータ２６の出力はアンド回路２７の第１入力に接続されている。アンド回路２７の第２入力にはクロック信号CLKが入力されている。
【００２９】
アンド回路２７の出力は、カウンタ回路２３のクロック入力CLに接続されている。
【００３０】
本実施形態では、カウンタ回路２３は４ビットカウンタであり、出力端子ａから出力ｄを備えている。
【００３１】
デコーダ回路２１には、上記カウンタ回路２３の出力ａから出力ｄの他に、アンド回路２７から出力されるクロックパルスCPと高電圧検出回路１０の出力信号O2が入力されている。
【００３２】
デコーダ回路２１からは、１６個の出力信号Do1からDo16がラッチ回路２２に出力されている。なお、前記したように、出力信号Do16だけは、ノア回路25の第２入力にも接続されている。
【００３３】
ラッチ回路２２からは１５個の出力信号Lo1からLo15が出力され、これらの信号は１５入力アンド回路２８の入力に接続されている。１５入力アンド回路２８の出力はパターン検出回路２０の出力であり、出力信号03が出力され、前記したように図１に示すノア回路３の第１入力に接続されている。
【００３４】
図３は、図２に示すデコーダ回路２１とラッチ回路２２の詳細を示した回路図である。
【００３５】
デコーダ回路２１は５つのインバータINV1からINV5と、１５個の６入力アンド回路AN1からAN15、および５入力アンド回路AN16で構成されている。
【００３６】
インバータINV1からINV5はカウンタ回路２３からの出力信号ａからｄと高電圧検出回路１０からの出力信号O2を入力し、反転した信号を出力する。６入力アンド回路AN1からAN15は、入力信号ａからｄとO2、およびその反転信号と、クロックパルスＣＰの１１個の信号からそれぞれ６個の信号をデコードして、出力信号Do1からDo15を生成している。５入力アンド回路AN16は、入力信号ａからｄを反転した信号と、クロックパルスCPを入力して、出力信号Do16を生成している。
【００３７】
ラッチ回路２２はラッチ回路L1からL15で構成されている。ラッチ回路L１からL15はすべて同じ回路構成である。ラッチ回路L1からL15はセット入力端子Ｓとリセット入力端子Ｒおよび出力端子Ｌoを備えている。セット入力端子Ｓにハイレベルが入力すると出力端子Ｌoがハイレベルになり、リセット入力端子Ｒにハイレベルが入力すると出力端子Ｌoがローレベルになる。前記したように、ラッチ回路L1からL15の出力信号Lo1からLo15は図２に示す１５入力アンド回路２８の入力に接続されている。
【００３８】
図４は、この第１の実施形態の回路の動作を示すタイミングチャートである。SINはテスト兼用入力端子Ａに印加される入力信号、O2は高電圧検出回路１０の出力信号、GATEはアンド回路２７の第１入力端子の信号、CPはアンド回路２７の出力信号である。CPパルスには端子Ａに高電圧が印加されてからカウンタ２３に入力されたパルス数が記入してある。ａからｄはカウンタ回路２３の出力信号、Do1からDo16はデコーダ回路２１の出力信号、Lo1とLo15はラッチ回路２２の出力信号、O3はパターン検出回路２０の出力信号である。なお、ラッチ回路２２の出力信号Lo2からLo14の記載は省略した。
【００３９】
この第１の実施形態におけるテストモードに切り替わるための端子Ａに印加される高電圧信号のパターンは、図４の信号SINに示すように、高電圧信号が立ち上がってからクロック信号CLKの３周期分ハイレベルが続き、次に１周期分ローレベルとなり、次に２周期分ハイレベル、次に１周期分ローレベル、次に４周期分ハイレベルになり、後はローレベルが続いた場合である。すなわち他のパターンでは端子Ａに高電圧信号が入力されてもテストモードとはならない。
【００４０】
この図４のタイミングチャートに従って、第１の実施形態における回路の動作を説明する。
【００４１】
図１のテスト兼用入力端子Ａに電源電圧Ｖdd以下の電圧が入力されている場合は、ＰＭＯＳトランジスタＭ１１はオフ、ＮＭＯＳトランジスタＭ１２はオンとなっているので、インバータ１１の入力は常にローレベルである。この結果、高電圧検出回路１０の出力信号O2もローレベルである。
【００４２】
テスト兼用入力端子Ａの電圧が電源電圧Ｖdd以上の所定の電圧になると、ＰＭＯＳトランジスタがオンとなる。ＮＭＯＳトランジスタＭ１２もオンであるが、ＰＭＯＳトランジスタ１１のオン抵抗をＮＭＯＳトランジスタＭ１２のオン抵抗より小さくすることで、インバータ１１の入力電圧が上昇してハイレベルとなるので、インバータ１１の出力がローレベルに変化する。するとインバータ１２の出力である高電圧検出回路１０の出力信号O2はハイレベルとなる。
【００４３】
出力信号O2がハイレベルになると、図２のノア回路２４の出力が反転して、ローレベルとなる。この信号はインバータ２６で反転されるので、アンド回路２７の第１入力はハイレベルとなりゲートが開くので、第２入力に印加されているクロック信号CLKがアンド回路２７を通ってカウンタ回路２３のクロック入力CLに入力される。
【００４４】
カウンタ回路２３の出力端子ａからはクロックパルスCPを１／２分周した信号が、出力端子ｂからはクロックパルスCPを１／４分周した信号が、出力端子ｃからはクロックパルスCPを１／８分周した信号が、出力端子ｄからはクロックパルスCPを１／１６分周した信号が出力される。
【００４５】
図３の６入力アンド回路AN1の入力には、信号O2、CP、ａバー(信号ａを反転した信号で以下同様の表記を行っている)、ｂバー、ｃバー、ｄバーが接続されているので、図４のDo1に示すように１番目のクロックパルスCPがハイレベルの期間だけハイレベルを出力する。このハイレベルの信号はラッチ回路L1のセット端子に印加されるので、ラッチ回路L1はハイレベルにセットされる。
【００４６】
６入力アンド回路AN2以下も同様の構成になっており、出力信号O2のハイレベルとローレベルのパターンがテストモード切り換え信号である場合は、すべての６入力アンド回路は該当するクロックパルスCPが出力された時点でハイレベルを出力し、そのハイレベルがラッチ回路L1からL15によってラッチされる。ラッチ回路L1からL15がすべてハイレベルの場合は、１５入力アンド回路２８はハイレベルを出力するので、パターン検出回路２０の出力信号O3はハイレベルとなる。
【００４７】
出力信号O3がハイレベルとなると、図１のノア回路３の出力はローレベルとなるので、ノア回路４の第１入力はローレベルとなる。ノア回路４の第２入力は、図示しない内部回路から与えられるテストモードリセット信号TRSTが入力されていない場合はローレベルになっているので、テストモード信号TESTであるノア回路４の出力はハイレベルとなるので、半導体装置は通常動作モードからテストモードに切り換わる。
【００４８】
図４および図３に戻って、１６番目のクロックパルスCPがハイレベルになると、５入力アンド回路AN16の入力がすべてハイレベルとなるので、５入力アンド回路AN16の出力はハイレベルとなる。この信号は、ラッチ回路L1からL15のリセット入力Ｒに印加されるので、すべてのラッチ回路L1からL15はリセットされ、ラッチ回路L1からL15の出力信号Lo1からLo15は全てローレベルとなる。すると、アンド回路２８の出力O3もローレベルとなるが、ノア回路３と４の出力は変化しないので、半導体装置はテストモードを維持する。
【００４９】
また、５入力アンド回路AN16の出力は図２のノア回路２５の第２入力にも印加されているので、ノア回路２５の出力をローレベルにし、この結果ノア回路２４の出力はハイレベルに戻り、アンド回路２７の第１入力をローレベルにしてゲートを閉じるので、カウンタ回路２３のクロック入力CLへのクロックパルスCPの供給は停止する。
【００５０】
半導体装置のテストが終了すると、図示しない内部回路からテストモードリセット信号TRSTが出力され、図１のノア回路４の第２入力端子をハイレベルにする。するとノア回路４の出力は反転し、テストモード信号TESTをローレベルにしてテストモードを終了し、通常動作モードに切り換わる。
【００５１】
図４のタイミングチャートで、もし端子Ａに印加される高電圧信号のパターンが図示以外のタイミングで変化する場合は、図３のアンド回路AN1からAN15のうち、ハイレベルを出力しない物が出てくるため、パターン検出回路２０の出力はローレベルのままであり、テストモードに入ることはない。
【００５２】
上記のように、この発明では、テストモードに切り換える際にテスト兼用端子Ａに印加された高電圧のハイレベルとローレベルの繰り返しパターンを調べ、所定のパターンのときだけテストモードに切り換わるようにしたので、高電圧ノイズなどにより、誤ってテストモードに切り換わってしまうことがなくなる。
【００５３】
上記第１の実施形態では、カウンタ回路２３が４ビットの場合を示したが、４ビットに限ることはない。ビット数を多くすれば、より複雑なパターンの認識が可能になるが、デコーダ回路２１とラッチ回路２２の規模が大きくなる、また、ビット数を減らせば、デコーダ回路２１とラッチ回路２２の規模は小さくできるが、設定できるパターンはより単純となり、ノイズによる誤動作の危険が増えるので、使用環境や半導体装置のコストなどに応じて適当なビット数を設定すればよい。
【００５４】
また、パターン検出回路２０を複数設けることで、複数のテストモードを設定することも可能である。
【００５５】
さらに、パターン検出回路２０をロジック回路で構成するようにしたので、高価で大きな面積を必要とするＣＰＵが不要となりコストダウンが可能となった。
【００５６】
図５は、この発明の第２の実施形態の半導体装置を示すテスト兼用入力端子付近の回路図である。
【００５７】
この第２の実施形態は、第１の実施形態のパターン検出回路の代わりに印加時間検出回路３０を用いた点が相違し、他の構成は第１の実施形態と同様である。
【００５８】
図６は図５に示す印加時間検出回路３０の内部構成を示すブロック図である。印加時間検出回路３０は遅延回路４０およびアンド回路４１で構成されている。
【００５９】
アンド回路４１の一方の入力には高電圧検出回路１０の出力信号O2が入力されている。アンド回路４１の他の入力には、高電圧検出回路１０の出力信号O2が遅延回路４０を介して入力されている。アンド回路４１の出力は印加時間検出回路３０の出力であり、出力信号03が出力され、図５に示すノア回路３の第１入力に接続されている。
【００６０】
高電圧検出回路１０の出力信号O2が所定の時間以上ハイレベルであった場合に印加時間検出回路３０はハイレベルを出力するので印加時間検出回路３０の出力信号O3はハイレベルとなる。
【００６１】
出力信号O3がハイレベルとなると、図５のノア回路３の出力はローレベルとなるので、ノア回路４の第１入力はローレベルとなる。ノア回路４の第２入力は、図示しない内部回路から与えられるテストモードリセット信号TRSTが入力されていない場合はローレベルになっているので、テストモード信号TESTであるノア回路４の出力はハイレベルとなるので、半導体装置は通常動作モードからテストモードに切り換わる。以下前述の第１の実施形態と同様の動作となる。
【００６２】
以上のようにこの第２の実施形態では、簡単な回路でノイズによる誤動作を防止できる。
【００６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６４】
【図１】この発明の第1の実施形態の半導体装置を示すテスト兼用入力端子付近の回路図である。
【図２】図１に示すパターン検出回路２０の内部構成を示すブロック図である。
【図３】図２に示すデコーダ回路２１とラッチ回路２２の詳細回路図である。
【図４】この発明の第1の実施形態の回路の動作を示すタイミングチャートである。
【図５】この発明の第２の実施形態の半導体装置を示すテスト兼用入力端子付近の回路図である。
【図６】図５に示す印加時間検出回路３０の内部構成を示すブロック図である。
【符号の説明】
【００６５】
１０  高電圧検出回路、２０  パターン検出回路、２１  デコーダ回路、２２  ラッチ回路、２３  カウンタ回路、３０  印加検出回路、４０  遅延時間検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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