(57)【要約】【課題】動作特性を向上させる半導体記憶装置の製造方法を提供すること。【解決手段】半導体基板１０の第１領域上に、第１ゲート絶縁膜１４を介在して第１ゲート電極を形成する工程と、前記半導体基板１０の第２領域上に、第２ゲート絶縁膜３３を介在して第２ゲート電極を形成する工程と、絶縁膜１８を形成する工程と、前記半導体基板上１０にフォトレジストを塗布して前記第２領域を被覆しつつ、前記第１領域を露出させる工程と、前記フォトレジスト、前記第１ゲート電極、及び前記絶縁膜１８をマスクに用いて、前記第１領域中に不純物を注入する工程と、ウェットエッチングにより、前記フォトレジストを除去する工程とを具備し、前記絶縁膜１８は、前記フォトレジストに対して１：１００以上のエッチング選択比を有する材料を用いて形成される。【選択図】図２
2009049300.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に、第１ゲート絶縁膜を介在して、電荷蓄積層とブロック層と制御ゲート電極とを有する第１ゲート電極を形成する工程と、
前記半導体基板の第２領域上に、第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記ブロック層の側面と、前記第２ゲート電極の側面とに絶縁膜を形成する工程と、
前記半導体基板上にフォトレジストを塗布して前記第２領域を被覆しつつ、前記第１領域を露出させる工程と、
前記フォトレジスト、前記第１ゲート電極、及び前記絶縁膜をマスクに用いて、前記半導体基板の前記第１領域中に不純物を注入する工程と、
ＳＨ溶液を用いたウェットエッチングにより、前記フォトレジストを除去する工程と
を具備し、前記絶縁膜は、前記ＳＨ溶液によるウェットエッチング条件において、前記フォトレジストに対して１：１００以上のエッチング選択比を有する
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１ゲート電極を形成する工程は、前記第１ゲート絶縁膜上に、前記電荷蓄積層として機能する第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、前記ブロック層として機能する第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、前記制御ゲート電極として機能する導電膜を形成する工程と、
前記導電膜、及び前記第１、第２絶縁膜を、前記第１ゲート電極のパターンにパターニングする工程と
を含み、前記パターニングは、前記ゲート絶縁膜に達する前に、前記第１絶縁膜の途中で停止される
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記電荷蓄積層は、ＳｉＮ単層膜、ＨｆＡｌＯ単層膜、及びシリコン酸化膜よりも誘電率の高い高誘電率膜を含む積層膜のいずれかであり、
前記高誘電率膜は、Ａｌ２Ｏ３、ＭｇＯ、ＳｒＯ、ＢａＯ、ＴｉＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ、ＺｒＯ２、ＨｆＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ、ＨｆＳｉＯ、ＬａＡｌＯのうちの少なくともいずれかであり、
前記積層膜は、ＳｉＮ膜、前記高誘電率膜、及びＳｉＮ膜が順次積層された構成、ＨｆＡｌＯ膜、前記高誘電率膜、及び前記ＳｉＮ膜が順次積層された構成、前記ＳｉＮ膜、前記高誘電率膜、及び前記ＨｆＡｌＯ膜が順次積層された構成、並びに前記ＨｆＡｌＯ膜、前記高誘電率膜、及び前記ＨｆＡｌＯ膜が順次積層された構成のいずれかである
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項４】
前記ブロック層は、シリコン酸化膜より誘電率の高い高誘電率膜、及びシリコン酸化膜と前記高誘電率膜を含む積層膜のいずれかであり、
前記高誘電率膜は、Ａｌ２Ｏ３、ＭｇＯ、ＳｒＯ、ＳｉＮ、ＢａＯ、ＴｉＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ、ＺｒＯ２、ＨｆＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ、ＨｆＳｉＯ、ＬａＡｌＯのうちの少なくともいずれかであり、
前記積層膜は、前記シリコン酸化膜、前記高誘電率膜、及び前記シリコン酸化膜が順次積層された構成、前記シリコン酸化膜及び前記高誘電率膜が順次積層された構成、前記高誘電率膜及び前記シリコン酸化膜が順次積層された構成、及び前記高誘電率膜、前記シリコン酸化膜、及び前記高誘電率膜が順次積層された構成のいずれかである
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項５】
前記絶縁膜はＨＴＯ法を用いて形成され、前記絶縁膜の膜厚は２〜１０ｎｍである
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関する。例えば、絶縁膜を電荷蓄積層として用いた半導体メモリに関する。
【背景技術】
【０００２】
半導体記憶装置における不揮発性メモリセルトランジスタの構造として、従来、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造が知られている。ＭＯＮＯＳ構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する構造である（例えば、非特許文献１参照）。
【０００３】
半導体記憶装置ではこのメモリセルトランジスタの他に、電源発生回路、デコーダ回路などを構成する周辺トランジスタが必要である。これらトランジスタの種類の違いでシリコン基板に打ち込む不純物や、打ち込む際のエネルギーが異なる。そのため、例えば周辺トランジスタの形成時には、メモリセルトランジスタはフォトレジスト等で保護される。よってメモリセルトランジスタは、フォトレジスト等を除去するためのウェットエッチングに、複数回にわたって曝される。
【０００４】
このウェットエッチングの際、フォトレジストだけでなく、メモリセルトランジスタのブロック層も同時にエッチングされてしまう場合がある。その結果、データの書き込み速度や消去速度の低下など、半導体記憶装置の特性が悪化するという問題があった。
【非特許文献１】“Charge Trapping Memory Cell of TANOS (Si-Oxide-SiN-Al2O3-TaN)  Structure Compatible to Conventional NAND Flash Memory,” IEEE NVSMW 2006. 21st Volume, Issue 2006 pp.54-55.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、動作特性を向上させる半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置の製造方法は、半導体基板の第１領域上に、第１ゲート絶縁膜を介在して、電荷蓄積層とブロック層と制御ゲート電極とを有する第１ゲート電極を形成する工程と、前記半導体基板の第２領域上に、第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、前記ブロック層の側面と、前記第２ゲート電極の側面とに絶縁膜を形成する工程と、前記半導体基板上にフォトレジストを塗布して前記第２領域を被覆しつつ、前記第１領域を露出させる工程と、前記フォトレジスト、前記第１ゲート電極、及び前記絶縁膜をマスクに用いて、前記半導体基板の前記第１領域中に不純物を注入する工程と、ＳＨ溶液を用いたウェットエッチングにより、前記フォトレジストを除去する工程とを具備し、前記絶縁膜は、前記ＳＨ溶液によるウェットエッチング条件において、前記フォトレジストに対して１：１００以上のエッチング選択比を有する材料を用いて形成される。
【発明の効果】
【０００７】
本発明によれば、動作特性を向上させる半導体記憶装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり共通する部分には共通する参照符号を付す。
【０００９】
[第１の実施形態]  
この発明の第１の実施形態に従った半導体記憶装置の製造方法について図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１０】
図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電源電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４を備えている。まずメモリセルアレイ１について説明する。
【００１１】
図示するようにメモリセルアレイ１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、この絶縁膜上に形成され、電荷蓄積層膜より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造を備えている。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１２】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１３】
図１では、１行のＮＡＮＤセル５のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００１４】
ロウデコーダ３は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。カラムデコーダ４は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。電源電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダに供給する。
【００１５】
電源電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。説明の簡略化のため、以下では低耐圧ＭＯＳトランジスタについてはｐチャネルＭＯＳトランジスタについて、高耐圧ＭＯＳトランジスタについてはｎチャネルＭＯＳトランジスタについてのみ説明し、以後それぞれを周辺トランジスタＰＴ１、ＰＴ２と呼ぶことにする。
【００１６】
次に図２を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図２は、ビット線ＢＬ方向に沿ったＮＡＮＤセル５の断面図を示している。ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成されている。ｎ型ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上に、メモリセルトランジスタＭＴのゲート電極が形成されている。メモリセルトランジスタＭＴのゲート電極は、ゲート絶縁膜１４上に形成された絶縁膜１５と、絶縁膜１５上に、ゲート絶縁膜１４に用いられる材料よりも誘電率の高い材料を用いて形成された絶縁膜１６と、絶縁膜１６上に形成された多結晶シリコン層１７とが積層されたＭＯＮＯＳ構造を有する。多結晶シリコン層１７の表面は、シリサイド化されている。絶縁膜１５は、電荷を蓄積する電荷蓄積層として機能し、絶縁膜１６は、電荷を絶縁膜１５に閉じこめるためのブロック層として機能し、多結晶シリコン層１７は制御ゲートとして機能する。以下、絶縁膜１５、１６、及び多結晶シリコン層１７を、それぞれ電荷蓄積層１５、ブロック層１６、及び制御ゲート１７と呼ぶことがある。ゲート絶縁膜１４上には更に、選択トランジスタＳＴ１、ＳＴ２のゲート電極として機能する多結晶シリコン層２０が形成されている。多結晶シリコン層２０も、その表面はシリサイド化されている。以下、多結晶シリコン層２０を単にゲート電極２０と呼ぶことがある。
【００１７】
また、メモリセルトランジスタＭＴのゲート電極の側壁には、絶縁膜１８が形成されている。すなわち、電荷蓄積層１５、ブロック層１６、及び制御ゲート電極１７の側面に、絶縁膜１８が形成されている。なお、絶縁膜１８は少なくともブロック層１６の側面全面を被覆していれば良く、電荷蓄積層１５及び制御ゲート電極１７の側面には必ずしも必要では無い。更に絶縁膜１８は、選択トランジスタＳＴ１、ＳＴ２のゲート電極２０の側面にも形成されている。
【００１８】
なお、図２に示す構成では、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極直下に位置するゲート絶縁膜１４の膜厚は、ゲート電極間に位置するゲート絶縁膜１４の膜厚よりも大きい。従って、膜厚が変化する部分でゲート絶縁膜１４には段差が形成されており、絶縁膜１８はこの段差部分の側壁にも形成されている。
【００１９】
また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、２のゲート電極間におけるゲート絶縁膜上には、絶縁膜１９が形成されており、隣接するゲート電極間の領域は絶縁膜１９によって埋め込まれている。絶縁膜１９の上面は絶縁膜１８の上面に一致し、絶縁膜１８の側面は絶縁膜１９によって完全に被覆されている。
【００２０】
メモリセルトランジスタＭＴにおいて制御ゲート電極１７は、ビット線ＢＬに直交する方向で隣接するもの同士で共通接続されており、ワード線ＷＬとして機能する。選択トランジスタＳＴ１、ＳＴ２においても、ゲート電極２０はビット線ＢＬに直交する方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０が、セレクトゲート線ＳＧＳ、ＳＧＤのいずれかとして機能する。
【００２１】
ゲート電極間に位置するウェル領域１２表面内には、ｎ＋型不純物拡散層１３が形成されている。不純物拡散層１３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらの制御ゲート電極１７、不純物拡散層１３、及びチャネル領域によって、メモリセルトランジスタＭＴとして機能するＭＯＳトランジスタが形成されている。更に、上記ゲート電極２０、不純物拡散層１３、及びチャネル領域によって、選択トランジスタＳＴ１、ＳＴ２として機能するＭＯＳトランジスタが形成されている。
【００２２】
ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１表面には、コンタクトプラグＣＰ１に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬの一部として機能する。また層間絶縁膜２１中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１３に達するコンタクトプラグＣＰ２に接続される金属配線層２３が形成されている。層間絶縁膜２１上には層間絶縁膜２４が形成されている。層間絶縁膜２４上には層間絶縁膜２５が形成されている。層間絶縁膜２５上には金属配線層２６が形成されている。金属配線層２６はビット線ＢＬとして機能する。層間絶縁膜２４、２５中には、その上面で金属配線層２６に接し、底面で金属配線層２３に接するコンタクトプラグＣＰ３が形成されている。金属配線層２６上に、絶縁膜２７が形成されている。
【００２３】
次に上記構成の電源電圧発生回路２や、ロウデコーダ３、カラムデコーダ４を構成している周辺トランジスタＰＴ１、ＰＴ２の断面構成について、図３を用いて説明する。周辺トランジスタＰＴ１、ＰＴ２は、メモリセルアレイ１と同一の半導体基板１０上に形成される。図３は周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【００２４】
ｐ型半導体基板１０の表面領域内にｎ型ウェル領域３１とｐ型ウェル領域３２が形成されている。ｎ型ウェル領域３１とｐ型ウェル領域３２は、その周囲を素子分離領域３８に囲まれており、互いに電気的に分離されている。そして、ｎ型ウェル領域３１上に低耐圧の周辺トランジスタＰＴ１が形成され、ｐ型ウェル領域３２上に高耐圧の周辺トランジスタＰＴ２が形成される。
【００２５】
すなわち、ｎ型ウェル領域３１上にはゲート絶縁膜３３が形成されている。そして周辺トランジスタＰＴ１のゲート電極３４が、ゲート絶縁膜３３上に形成されている。また、ｐ型ウェル領域３２上にゲート絶縁膜３７が形成され、ゲート絶縁膜３７上に周辺トランジスタＰＴ２のゲート電極３４が形成されている。周辺トランジスタＰＴ２のゲート絶縁膜３７の膜厚は、周辺トランジスタＰＴ１のゲート絶縁膜３３よりも大きい。これは、周辺トランジスタＰＴ１に比べて高い電圧が周辺トランジスタＰＴ２に印加されるからである。また、周辺トランジスタＰＴ１、ＰＴ２のゲート電極３４の側壁には、絶縁膜１８が形成されている。絶縁膜１８は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極に形成された絶縁膜１８と同様に、ゲート絶縁膜３３、３７の段差部分の側壁にも形成されている。
【００２６】
ｎ型ウェル領域３１表面内には、周辺トランジスタＰＴ１のソース、またはドレインとして機能するｐ＋型不純物拡散層３９が形成されている。またｐ型ウェル領域３２表面内には、周辺トランジスタＰＴ２のソース、またはドレインとして機能するｎ＋型不純物拡散層４０が形成されている。不純物拡散層３９、４０は、各々図示せぬコンタクトプラグに接続されており、コンタクトプラグを介して電圧が印加される。また、隣接するソースとドレインとの間の領域は、電子または正孔の移動領域となるチャネル領域として機能する。これらのゲート電極３４、不純物拡散層３９または４０、及びチャネル領域によって、周辺トランジスタＰＴ１、ＰＴ２となるＭＯＳトランジスタが形成されている。なお不純物拡散層３９、４０は、周辺トランジスタＰＴ１、ＰＴ２のそれぞれに求められる特性に応じて、半導体基板の深さ方向に沿った不純物濃度プロファイルは異なり、またメモリセルトランジスタＭＴの不純物拡散層１３の不純物濃度プロファイルとも異なる。
【００２７】
ｐ型半導体基板１０上には、素子分離領域３８を挟んで位置する周辺トランジスタＰＴ１、ＰＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１上には、層間絶縁膜２４が形成されている。また、図示せぬコンタクトプラグが層間絶縁膜２１、２４を貫通するように埋め込まれている。
【００２８】
次に、上記メモリセルアレイ５及び周辺トランジスタＰＴ１、ＰＴ２の製造方法について、図４乃至図９を用いて説明する。図４乃至図９は、本実施形態に従ったメモリセルアレイ５及び周辺トランジスタの製造工程を順次示す断面図であり、メモリセルアレイ５についてはメモリセルトランジスタＭＴ１４、１５と、選択トランジスタＳＴ１のみ示している。
【００２９】
図４に示すように、まずｐ型半導体基板１０のメモリセルアレイ５形成予定領域の表面内にｎ型ウェル領域１１を形成させ、引き続きｎ型ウェル領域１１の表面内にｐ型ウェル領域１２を形成させる。また、ｐ型半導体基板１０の周辺トランジスタＰＴ１、ＰＴ２形成予定領域の表面内に、ｎ型ウェル領域３１及びｐ型ウェル領域３２を形成する。ｐ型ウェル領域１２、３２、及びｎ型ウェル領域３１は、各トランジスタに求められる特性に従って、適切な不純物の種類と、その濃度プロファイルを有するように形成される。メモリセルトランジスタＭＴが形成されるウェル領域１２、及び周辺トランジスタＰＴ１、ＰＴ２がそれぞれ形成されるウェル領域３１、３２の３つのウェル領域は、深さ方向に沿った不純物濃度プロファイルが互いに異なるのが通常である。また、低耐圧の周辺トランジスタが形成されるウェル領域と高耐圧の周辺トランジスタが形成されるウェル領域とは、トランジスタに求められる耐圧が異なるため、トランジスタの伝導型が同一であっても、異なる不純物を用いて形成されることが一般的である。
【００３０】
そして、半導体基板中にＳＴＩ（Shallow Trench Isolation）技術等を用いて、素子分離領域３８を形成する。その結果、ｎ型ウェル領域１１、３１、及びｐ型ウェル領域３２は、素子分離領域３８によって電気的に分離される。
【００３１】
次に、ｐ型半導体基板１０上におけるメモリセルアレイ５形成予定領域及び周辺トランジスタＰＴ１、ＰＴ２形成予定領域に、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極をそれぞれ形成する。すなわち、まずｐ型ウェル領域１２上に、例えばＳｉＯ２を材料に用いてゲート絶縁膜１４を形成させる。ゲート絶縁膜１４は、メモリセルトランジスタＭＴにおいてはトンネル絶縁膜として機能する。引き続き、ゲート絶縁膜１４上に、絶縁膜１５、１６、及び多結晶シリコン層１７を形成する。絶縁膜１５は、例えばＳｉＮ単層膜、ＨｆＡｌＯ単層膜、及びシリコン酸化膜よりも誘電率の高い高誘電率膜を含む積層膜のいずれかである。なお、高誘電率膜は、Ａｌ２Ｏ３、ＭｇＯ、ＳｒＯ、ＢａＯ、ＴｉＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ、ＺｒＯ２、ＨｆＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ、ＨｆＳｉＯ、ＬａＡｌＯのうちのいずれかであり、これらの積層構造を有していても良い。そして上記積層膜は、ゲート絶縁膜１４上から、ＳｉＮ膜、高誘電率膜、及びＳｉＮ膜が順次積層された構成、ＨｆＡｌＯ膜、高誘電率膜、及びＳｉＮ膜が順次積層された構成、ＳｉＮ膜、高誘電率膜、及びＨｆＡｌＯ膜が順次積層された構成、並びにＨｆＡｌＯ膜、高誘電率膜、及びＨｆＡｌＯ膜が順次積層された構成のいずれかとすることが出来る。また絶縁膜１６はゲート絶縁膜１４に用いられる材料よりも誘電率の高い材料により形成される。具体的には、シリコン酸化膜より誘電率の高い高誘電率膜、及びシリコン酸化膜と高誘電率膜を含む積層膜のいずれかである。高誘電率膜は、Ａｌ２Ｏ３、ＭｇＯ、ＳｒＯ、ＳｉＮ、ＢａＯ、ＴｉＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ、ＺｒＯ２、ＨｆＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ、ＨｆＳｉＯ、ＬａＡｌＯのうちのいずれかであり、またはこれらのいずれかの積層構造を有していても良い。上記積層膜は、絶縁膜１５上に、シリコン酸化膜、高誘電率膜、及びシリコン酸化膜が順次積層された構成、シリコン酸化膜及び高誘電率膜が順次積層された構成、高誘電率膜及びシリコン酸化膜が順次積層された構成、及び高誘電率膜、シリコン酸化膜、及び高誘電率膜が順次積層された構成のいずれかとすることが出来る。
【００３２】
その後、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングを用いて、多結晶シリコン層１７、絶縁膜１６、１５を、メモリセルトランジスタＭＴのゲート電極のパターンにパターニングする。この際、ゲート絶縁膜１４の少なくとも一部がエッチングされても良い。この結果、図４に示すように、電荷蓄積層として機能する絶縁膜１５、ブロック層として機能する絶縁膜１６、及び制御ゲートとして機能する多結晶シリコン層１７が順次積層された、メモリセルトランジスタＭＴのゲート電極が完成する。
【００３３】
選択トランジスタＳＴ１、ＳＴ２のゲート電極は、例えば次のような方法によって形成される。すなわち、ゲート絶縁膜１４上に多結晶シリコン層２０が形成される。その後、フォトリソグラフィ技術とＲＩＥとにより、多結晶シリコン層２０を所望のパターンにパターニングして、ゲート電極２０が完成する。
【００３４】
周辺トランジスタＰＴ１、ＰＴ２のゲート電極も、選択トランジスタＳＴ１、ＳＴ２のゲート電極と同様の方法により形成される。すなわち、ゲート絶縁膜３３、３７上に、多結晶シリコン層３４が形成される。その後、フォトリソグラフィ技術とＲＩＥとにより、多結晶シリコン層３４を所望のパターンにパターニングして、ゲート電極３４が完成する。
【００３５】
なお、メモリセルトランジスタＭＴのゲート電極１７、選択トランジスタＳＴ１、ＳＴ２のゲート電極２０、及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極３４とは、同時に形成されても良い。例えば、ゲート絶縁膜を形成した後、半導体基板上の全面に絶縁膜１５、１６を形成する。その後、フォトリソグラフィ技術とエッチングにより絶縁膜１５、１６を、メモリセルトランジスタＭＴ形成予定領域内にのみ残して、その他の領域では全て除去する。その後、多結晶シリコン層を全面に形成する。この多結晶シリコン層は、制御ゲート電極１７及びゲート電極２０、３４となるものである。その後、多結晶シリコン層及び絶縁膜１５、１６をエッチングすることで、各トランジスタのゲート電極が完成する。
【００３６】
以上の工程により、図４に示すように、メモリセルトランジスタＭＴのゲート電極（ＭＯＮＯＳ構造）、並びに選択トランジスタＳＴ１、ＳＴ２及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極２０、３４が完成する。なお、低耐圧の周辺トランジスタＰＴ１のゲート絶縁膜３３の膜厚はメモリセルトランジスタＭＴのゲート絶縁膜１４の膜厚と同じにされる。他方、高耐圧の周辺トランジスタＰＴ２のゲート絶縁膜３７の膜厚は、電圧ＶＰＰに耐えうるよう、ゲート絶縁膜１４、３３よりも厚い、例えば３０ｎｍ程度とされる。特に、ロウデコーダ３において、ワード線に書き込み電圧ＶＰＰを印加する経路に存在するＭＯＳトランジスタには、高耐圧ＭＯＳトランジスタが用いられる。
【００３７】
次に図５に示すように、メモリセルトランジスタＭＴのゲート電極の側面及び上面、選択トランジスタＳＴ１、ＳＴ２のゲート電極２０の側面及び上面、周辺トランジスタＰＴ１、ＰＴ２のゲート電極３４の側面及び上面、並びにゲート絶縁膜１４、３３、３７上に、絶縁膜１８を形成する。絶縁膜１８は、例えばＨＴＯ（High Temperature Oxidation：高温の減圧ＣＶＤ法による成膜手法）法を用いて形成したシリコン酸化膜（以下、ＨＴＯ膜１８と呼ぶことがある）である。その結果、メモリセルトランジスタＭＴのブロック層１６の側面は、ＨＴＯ膜１８によって完全に被覆される。なお、ＨＴＯ法における成膜温度（例えば基板温度）は、例えば７５０℃以上とすることが望ましい。但し、制御ゲートやゲート電極２０の材料としてＴａＮ等の金属材料を用いる場合には、７５０℃よりも低温とすることが望ましい。
【００３８】
なお、絶縁膜１８の材料にはＨＴＯ膜の代わりに、窒素又は酸素を材料に含むシリコン化合物、例えばＳｉＮ膜や、ＳｉＯＮ膜、またはＴＥＯＳ（Tetraorthosilicateglass）を材料に用いて形成したシリコン酸化膜（以下、単にＴＥＯＳ膜と呼ぶことがある）を使用してもよく、膜厚制御が容易な材料を用いることが好ましい。絶縁膜１８の材料としては、後述する図６、図７、図８で説明するマスク材４１〜４３に対して、エッチング選択比の十分に取れる材料であれば良い。例えばマスク材４１〜４３としてフォトレジストを用いる場合には、フォトレジストをウェットエッチングにより除去する際のエッチング条件において、殆どエッチングされない材料であれば良い。この際の選択比としては、１：１００以上とすることが望ましい。すなわち、絶縁膜１８のエッチングされる速度が、マスク材４１〜４３のエッチングされる速度の１／１００以下であることが望ましい。これは次のような理由による。すなわち、マスク材４１〜４３としてフォトレジストを用いる場合、フォトレジストの膜厚は１μｍ以上となる。後述するが、これに対し絶縁膜１８の膜厚のオーダーはｎｍ単位である。この為、フォトレジストに対し最低でも１：１００の選択比がないと絶縁膜１８はフォトレジストと共に除去されてしまうからである。
【００３９】
絶縁膜１８の膜厚は、例えば２〜１０ｎｍ程度である。膜厚の最小値が２ｎｍである理由は、インキュベーションタイムを考慮した際に、膜厚制御が可能な限界の値が２ｎｍだからである。なお、インキュベーションタイムとは、膜の成長初期において、成長の「核」となる初期層を形成するまでに必要とする時間をいう。また、膜厚の最大値が１０ｎｍである理由は次の通りである。すなわち、近年のＮＡＮＤ型フラッシュメモリでは、高集積化の要請により、メモリセルトランジスタＭＴのゲート電極の隣接間隔が３０〜４０ｎｍ以下まで狭まってきている。例えばゲート電極の隣接間隔が２５ｎｍであり、絶縁膜１８の膜厚が１０ｎｍであったとすると、後述するソース・ドレイン領域形成時におけるイオン注入の間口は５ｎｍとなる。つまり、隣接する絶縁膜１８の間隔が５ｎｍとなり、この５ｎｍの幅の領域を介して、不純物がｐ型ウェル領域１２に打ち込まれる。この際、イオン注入に最低限必要な領域の幅が５ｎｍであると考えられる。従って、絶縁膜１８の膜厚の最大値は１０ｎｍとされる。
【００４０】
続いて図６に示すように、半導体基板１０上にマスク材、例えばフォトレジスト４１を形成し、フォトリソグラフィ技術によりメモリセルアレイ形成領域のフォトレジスト４１を除去する。そして、周辺トランジスタＰＴ１、ＰＴ２形成領域をフォトレジスト４１でマスクした状態で、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース、ドレインとして機能するｎ＋型不純物拡散層１３を形成する。すなわち、隣接するメモリセルトランジスタＭＴのゲート電極間、隣接するメモリセルトランジスタＭＴと選択トランジスタとのゲート電極間、及び隣接する選択トランジスタのゲート電極間に、ｎ型不純物のイオン注入を行う。この際、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極、及び絶縁膜１８が、イオン注入のマスクとして機能する。イオン注入後、周辺トランジスタＰＴ１、ＰＴ２を被覆するフォトレジスト４１をアッシング等により灰化し、例えばＨ２ＳＯ４とＨ２Ｏ２との混合溶液（以下、ＳＨ液と呼ぶ）でウェットエッチングして剥離する。このウェットエッチングにおいて、メモリセルトランジスタＭＴのブロック層１６は、絶縁膜１８によって保護される。換言すれば、ウェットエッチング条件は、フォトレジスト４１が十分にエッチングされ、絶縁膜１８が実質的にエッチングされない条件により行われる。
【００４１】
次に図７に示すように、半導体基板１０上にマスク材、例えばフォトレジスト４２を形成し、フォトリソグラフィ技術により周辺トランジスタＰＴ２形成領域のフォトレジスト４２を除去する。そして、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１形成領域をフォトレジスト４２でマスクした状態で、周辺トランジスタＰＴ２のソース、ドレインとして機能するｎ＋型不純物拡散層４０を形成する。すなわち、ｐ型ウェル領域３２の表面領域内に、ｎ型不純物のイオン注入を行う。この際、周辺トランジスタＰＴ１のゲート電極３４及び絶縁膜１８が、イオン注入のマスクとして機能する。イオン注入後、フォトレジスト４２を灰化し、ＳＨ液でウェットエッチングして剥離する。このウェットエッチングにおいても、メモリセルトランジスタＭＴのブロック層１６は、絶縁膜１８によって保護される。すなわち、ウェットエッチング条件は、フォトレジスト４２が十分にエッチングされ、絶縁膜１８が実質的にエッチングされない条件により行われる。
【００４２】
次に図８に示すように、半導体基板１０上に、例えばフォトレジスト４３等のマスク材を形成し、フォトリソグラフィ技術により周辺トランジスタＰＴ１形成領域のフォトレジスト４３を除去する。そして、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ２形成領域をフォトレジスト４３でマスクした状態で、周辺トランジスタＰＴ１のソース、ドレインとして機能するｐ＋型不純物拡散層３９を形成する。すなわち、ｎ型ウェル領域３１の表面領域内に、ｐ型不純物のイオン注入を行う。この際、周辺トランジスタＰＴ１のゲート電極３４及び絶縁膜１８が、イオン注入のマスクとして機能する。イオン注入後、フォトレジスト４３を灰化し、ＳＨ液でウェットエッチングして剥離する。このウェットエッチングにおいても、メモリセルトランジスタＭＴのブロック層１６は、絶縁膜１８によって保護される。すなわち、ウェットエッチング条件は、フォトレジスト４３が十分にエッチングされ、絶縁膜１８が実質的にエッチングされない条件により行われる。
【００４３】
更に、図９で示すようにメモリセルトランジスタＭＴのゲート電極上面、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタＰＴ１、ＰＴ２の上面、並びにゲート絶縁膜１４、３３、３７の上面上の絶縁膜１８を除去する。そして、ｐ型半導体基板１０上に、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極を被覆するようにして、絶縁膜１９を形成する。そして、絶縁膜１９を、例えばＲＩＥを用いてエッチバックすることで、制御ゲート電極１７、ゲート電極２０、３４の上面を露出しつつ、絶縁膜１９をメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極の側壁部分にのみ残存させる。
【００４４】
なお、図９では、隣接するメモリセルトランジスタＭＴのゲート電極間の領域、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２のゲート電極間の領域は、絶縁膜１９によって完全に埋め込まれている。しかし、必ずしも完全に埋め込まれている必要はなく、ゲート絶縁膜１４表面の一部が露出されていても良い。
【００４５】
その後、制御ゲート電極１７及びゲート電極２０、３４上に金属層を形成した後、熱処理を行うことにより、制御ゲート電極１７、ゲート電極２０、及びゲート電極３４の上面に金属シリサイド層を形成する。以上により、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタＰＴ１、ＰＴ２が完成する。引き続き、ｐ型半導体基板１０上に上記各トランジスタを被覆する層間絶縁膜２１を形成し、層間絶縁膜２１中にコンタクトプラグＣＰ１、ＣＰ２及び金属配線層２２、２３を形成する。更に層間絶縁膜２１上に層間絶縁膜２４、２５を形成し、層間絶縁膜２４、２５中に、金属配線層２３に達するコンタクトプラグＣＰ３を形成する。その後、層間絶縁膜２５上に、コンタクトプラグＣＰ３に接する金属配線層２６を形成し、金属配線層２６上に層間絶縁膜２７を形成することで、図２に示す構造が完成する。
【００４６】
上記の半導体記憶装置及びその製造方法によれば、下記（１）、（２）の効果が得られる。  
（１）半導体記憶装置の動作特性を向上出来る。  
本実施形態に係る構成であると、メモリセルトランジスタＭＴのゲート電極の側壁に、少なくともブロック層１６の側面を完全に被覆する絶縁膜１８を形成している。従って、製造プロセス過程においてブロック層１６の側面がエッチングされることを防止し、ＮＡＮＤ型フラッシュメモリの動作特性を向上出来る。本効果について、以下詳細に説明する。
【００４７】
従来、フラッシュメモリ等の不揮発性半導体記憶装置に用いられるメモリセルには代表的なものとして、電荷の保持する領域が異なる２つの型が知られている。第１は、導電物で形成された電荷蓄積層を絶縁膜で取り囲み、この導電物に蓄積される電荷量によってメモリセルトランジスタの閾値電圧を変化させることで情報を保持するタイプである（以下、ＦＧ（floating gate）型と呼ぶ）。第２は、絶縁物で形成された電荷蓄積層（トラップ膜）にトラップされる電荷量によってメモリセルトランジスタの閾値電圧を変化させるタイプである（ＭＯＮＯＳ型）。
【００４８】
従来、ＭＯＮＯＳ型構造は不揮発性メモリの機能として重要である電荷保持特性の点で劣ることから、ＦＧ型構造が広く用いられてきた。しかし、高集積化の追求とリソグラフィ技術の進歩に伴ってメモリセルトランジスタサイズが縮小してくると、ＦＧ型構造は以下の問題が顕著になってくる。
【００４９】
まず第１の問題は、隣接メモリセルトランジスタとの容量結合に起因するメモリセルトランジスタのしきい値のずれである。近年、単一のメモリセルトランジスタに記憶できる容量を増やすため、メモリセルトランジスタの情報の判別を行うしきい値分布を狭くすることによる多値化が進んでいる。このため、メモリセルのしきい値のずれのマージンが２値の場合より減少しており、蓄積された情報が、隣接メモリセルトランジスタとの容量結合により誤読み出しされやすい。さらに、カップリング比を維持する必要から、ＦＧ型構造を形成する各層の膜厚は有る程度維持しなければならない。このため、微細化により隣接メモリセルトランジスタとの距離が狭まると、メモリセルトランジスタ間の距離に反比例して、隣接ゲート電極間の容量結合が増加する。ここでカップリング比とは、ＣR=ＣIPD/(ＣIPD+ＣOX)である。ただし、ＣOXは電荷蓄積層と半導体基板との間のゲート絶縁膜容量であり、ＣIPDは、電荷蓄積層と制御ゲート電極間のゲート間絶縁膜容量である。
【００５０】
次に第２の問題は、ＦＧ型構造では、電荷蓄積層を取り囲む絶縁膜に一部でも欠陥が生じると、電荷蓄積層に保持される電荷がこの欠陥を介して流出してしまい、保持すべき情報が失われることである。ＭＯＮＯＳ型構造においては、トラップ膜自体に電荷を蓄積するため、ＦＧ型構造と同じ問題は発生しない。
【００５１】
以上のことから、ＦＧ型構造の欠点を克服できる可能性のあるＭＯＮＯＳ型構造のメモリセルトランジスタが再度注目されてきている。しかしながら、ＭＯＮＯＳ型構造においても次のような問題点があった。
【００５２】
上記実施形態で説明したように、ｐ型半導体基板１０上にはメモリセルトランジスタＭＴだけでなく周辺トランジスタＰＴ１、ＰＴ２も形成される。周辺トランジスタＰＴ１、ＰＴ２は、例えば昇圧回路、電源電圧発生回路、デコード回路等に使用されるトランジスタである。そして、周辺トランジスタＰＴ１、ＰＴ２には、メモリセルトランジスタと異なり種々の動作電圧、電流値、しきい値が求められる。これを実現するために、周辺トランジスタは、必要とされる特性毎に、例えばソース、ドレイン領域形成時の、不純物の種類、不純物を打ち込む際の打ち込みエネルギー、不純物量等が異なる。
【００５３】
特に、トランジスタの耐圧を向上させるため、あるいは短チャネル効果の抑制のために注入される不純物は、ゲート電極を加工した後にシリコン基板に打ち込まれる。この不純物の種類や打ち込みエネルギーは、トランジスタの種類により異なる。そのため、その種類の回数分、フォトリソグラフィ技術を用いて不純物を打ち込む領域以外をフォトレジストでマスクする必要がある。したがって、ゲート加工後、複数回の不純物打ち込みのために、フォトレジスト塗布と剥離が繰り返される。フォトレジスト剥離は、フォトリソグラフィで露光を行ったあと、灰化（アッシング）し、ウェットエッチングにより行う。
【００５４】
この際、フォトレジストを除去するために一般的に用いられるエッチャント（ＳＨ液）は、フォトレジストだけでなくブロック膜１６（例えばＡｌ２Ｏ３）もエッチングする。そのため、フォトレジスト除去のためのエッチングを行う度に、メモリセルトランジスタＭＴのゲート電極、特にブロック膜１６がエッチングされる。この様子について図１０を用いて説明する。図１０は、ＭＯＮＯＳ構造を有するＭＯＳトランジスタの断面図である。
【００５５】
図示するように、ＭＯＮＯＳ構造はゲート絶縁膜５４上に形成された電荷蓄積層（ＳｉＮ膜）５５、電荷蓄積層５５上に形成されたブロック膜（Ａｌ２Ｏ３）５６、及びブロック膜５６上に形成された制御ゲート電極５７を備えている。ＳＨ液を用いたウェットエッチングに晒されることで、図示するようにブロック膜５６の側面がエッチングされ、その側面は、ゲート電極の内側に向かって湾曲した形状となっている。
【００５６】
例えばゲートの幅（図１０における横方向の長さ）が４０ｎｍ以下の場合、ブロック膜５６のエッチング量が５ｎｍを超えると、ブロック膜５６の幅は３０ｎｍ以下となる。ウェットエッチングによるブロック膜５６のエッチング量は、ウェットエッチングの時間の長さ及び回数で決まり、ゲート寸法が縮小しても一定である。従って、今後さらにゲート寸法が縮小されると、ゲート寸法に対するブロック膜４５の幅の割合が減少し、その結果制御ゲート電極５７がブロック膜５６から剥がれ落ちるという問題も生じる。また、ブロック膜５６がエッチングされると、制御ゲート電極５７と電荷蓄積層５５との間の容量結合が低下し、データの書き込み速度及び消去速度が低下する。
【００５７】
更に、ゲート電極の側壁に絶縁膜５９を形成した際には、ブロック膜５６と絶縁膜５９との間に空隙５８が生じる恐れがある。この制御不可能な空隙５８の発生は、メモリセルトランジスタ間の特性バラつきの原因となる。
【００５８】
上記のようにブロック膜５６がエッチングされることを防止する手段として、ブロック膜５６を形成後、例えば１０００℃以上の高温でアニールを行う方法がある。このアニールを行うことで、ブロック膜５６のエッチング耐性を向上させることが出来る。しかしながら、高温のアニールは熱履歴の観点から避けることが望ましい。なぜなら、高温のアニールによって、既にウェルやチャネルに注入した不純物の濃度プロファイルが変化してしまう恐れがあるからである。
【００５９】
この点、本実施形態に係る構成であると、絶縁膜１８を形成することで上記問題を解決出来る。すなわち、本実施形態では、ブロック膜１６の側壁に絶縁膜１８を形成している。従って、例えば図６乃至図８に示す工程においてフォトレジスト４１〜４３を除去するウェットエッチングは、絶縁膜１８によってブロック膜１６を保護した状態で行われる。従って、ブロック膜１６をアニール処理することなく、ブロック膜１６がエッチングされることを防止出来る。
【００６０】
そのため、制御ゲート電極１７が剥がれ落ちることを防止でき、また高温のアニールが不要となるためウェルやチャネル内の不純物の拡散を防止できるため、ＮＡＮＤ型フラッシュメモリの製造歩留まりを向上できる。また、制御ゲート電極１７と電荷蓄積層１５との間の容量結合の低下を抑制し、データの書き込み速度及び消去速度の低下を抑制出来る。更に、絶縁膜１９とブロック膜１６との間に空隙が生じることも防止出来るため、メモリセルトランジスタの特性バラツキの発生を抑制出来る。
【００６１】
また、ＭＯＮＯＳ構造においては、各メモリセルトランジスタＭＴに流れる電流を増加させることが望ましい。従って、ブロック膜１６、電荷蓄積層１５、及びゲート絶縁膜１４の積層構造の単位面積当たりの容量を出来るだけ大きくする必要がある。
【００６２】
その為には、ブロック膜１６側からの電荷リークに伴うブロック膜１６の電荷保持特性の悪化を許容できる範囲内で、ブロック膜１６の等価換算膜厚をできるだけ薄くすることが望ましい。ここで等価換算膜厚とは、材料をシリコン酸化膜に換算した膜厚（ＥＯＴ：Equivalent Oxide Thickness）のことである。すなわち、例えばシリコン酸化膜より誘電率の高い材料であればＥＯＴを小さく出来る。もし図１０に示すようにブロック膜５６の側面がエッチングされ、その領域にシリコン酸化膜５９が存在したとすると、ブロック膜部分の実質的な誘電率が低下し、等価換算膜厚は増加することになる。しかし、本実施形態では、絶縁膜１８がブロック膜１６の表面をエッチングから保護するため、ブロック膜１６の等価換算膜厚の増加を防止出来る。
【００６３】
なお、絶縁膜１８は、メモリセルトランジスタＭＴのゲート電極だけでなく、本実施形態のように選択トランジスタＳＴ１、ＳＴ２及び周辺トランジスタＰＴ１、ＰＴ２のゲート電極２０、３４の側壁にも形成することが望ましい。これにより、ゲート電極２０、３４が不要なウェットエッチングに晒されることを防止できるからである。
【００６４】
（２）ＮＡＮＤ型フラッシュメモリの製造工程を容易にしつつ、製造精度を向上出来る。  
本実施形態に係る構成であると、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタＰＴ１、ＰＴ２の絶縁膜１８を同時に形成している。従って、製造工程の増加を最小限に抑えつつ、上記（１）の効果が得られる。
【００６５】
また、絶縁膜１８としてＨＴＯ膜を用いている。従って、絶縁膜１８の膜厚を容易に制御出来る。このことは次の効果につながる。すなわち、ゲート電極及び絶縁膜１８は、ソース及びドレインとして機能する不純物拡散層１３、３９、４０形成時のイオン注入のマスクとして機能する。従って、ソース及びドレインの製造精度は、上記ゲート電極の幅と絶縁膜１８の膜厚に依存する。特に近年のＮＡＮＤ型フラッシュメモリのゲート電極の幅は非常に小さくなっており、例えばソースとドレインとの間隔が近づきすぎると短チャネル効果等の問題が顕著となる。
【００６６】
この点、本実施形態に係る構成であると、絶縁膜１８の存在により、絶縁膜１８が存在しない場合に比べてソースとドレインとの距離を十分に確保出来る。また、絶縁膜１８の膜厚の制御が容易である。従って、絶縁膜１８を形成することで、ブロック膜１６の保護だけでなく、不純物拡散層のゲート電極端部からの距離を精度良く設定することが出来る。そのため、ＮＡＮＤ型フラッシュメモリの特性を向上出来る。
【００６７】
[第２の実施形態]
次に、この発明の第２の実施形態に従った半導体記憶装置の製造方法について説明する。本実施形態は、上記第１の実施形態のＭＯＮＯＳ構造において図２の電荷蓄積層１５が、隣接するメモリセルトランジスタＭＴ間で共通接続されたものである。図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭＴの断面図であり、一例としてメモリセルトランジスタＭＴ０、ＭＴ１について示している。勿論、その他のメモリセルトランジスタＭＴ２〜ＭＴ１５は、同様の構造である。
【００６８】
図示するように、本実施形態に係るメモリセルトランジスタＭＴは、上記第１の実施形態で説明した図２の構成において、電荷蓄積層として機能する絶縁膜１５が、隣接するメモリセルトランジスタＭＴ間で共通して接続されているものである。その他の構成は、第１の実施形態と同一である。その為、以下では、図１１を用いて上記第１の実施形態と異なる点についてのみ説明する。
【００６９】
まず、制御ゲート電極１７が形成されている領域をＡ１、制御ゲート電極１７が形成されていない領域をＡ２と呼ぶことにする。すると、絶縁膜１５は領域Ａ１だけでなく、領域Ａ２のゲート絶縁膜１４上にも形成されており、両領域Ａ１、Ａ２における絶縁膜１５は互いに接続されている。但し、領域Ａ２における絶縁膜１５は、実質的に電荷蓄積層として機能するものでは無く、電荷蓄積層として機能するのは領域Ａ１における絶縁膜１５である。そして、絶縁膜１９は、領域Ａ２における絶縁膜１５上に形成されている。
【００７０】
図１１の例であると、絶縁膜１５の膜厚は領域Ａ１と領域Ａ２とで異なり、領域Ａ１における膜厚が領域Ａ２よりも大きい。従って、領域Ａ１とＡ２の境界部分では、絶縁膜１５に段差が生じており、絶縁膜１８はこの段差部分の絶縁膜１５側壁にも形成されている。
【００７１】
その他の構成は、第１の実施形態で説明した通りである。本実施形態に係る構成の製造工程は、第１の実施形態で説明した図４におけるゲート電極のパターニング工程において、絶縁膜１５のエッチングを途中でストップさせれば良い。その他は第１の実施形態と同様である。勿論、絶縁膜１５の上面においてエッチングをストップさせても良い。この場合には、領域Ａ１、Ａ２とで、絶縁膜１５の膜厚は同一となる。
【００７２】
本実施形態に係る半導体記憶装置であると、複数のメモリセルトランジスタが電荷蓄積層を共有するＮＡＮＤ型フラッシュメモリにおいても、上記第１の実施形態で説明した（１）、（２）の効果が得られる。  
本実施形態に従った構成であると、図１１に示すように、電荷蓄積層１５が隣接するメモリセルトランジスタＭＴ間で接続されている。この場合においても、第１の実施形態と同様に、ブロック膜１６は、絶縁膜１８に保護されている。この結果、フォトグラフィ技術とウェットエッチングとを用いた工程を必要回数繰り返しても、ブロック膜１６の表面がエッチングされることはなく、第１の実施形態の効果（１）、（２）が得られる。
【００７３】
また本実施形態では、電荷蓄積層１５が、隣接するメモリセルトランジスタＭＴ間において共通に接続されている。しかし、ＭＯＮＯＳ構造においては、電荷蓄積層１５は絶縁材料により形成される為、隣接する他方のメモリセルトランジスタＭＴの電荷蓄積層１５に電荷が流入することがない。その結果、第１の実施形態と同様の動作特性が得られると想定される。
【００７４】
但し、本実施形態の場合にメモリセルトランジスタＭＴのソース及びドレインを形成する際には、不純物はゲート絶縁膜１４だけでなく電荷蓄積層１５を貫通してウェル領域１２に注入される。すると、イオン注入の過程でイオン種が拡散し、ソース及びドレインを設計通りに形成することが困難になる場合が考えられる。また、場合によっては領域Ａ２の絶縁膜１５に電荷がトラップされ、メモリセルトランジスタＭＴの特性を劣化させることも考えられる。従って、上記懸念がある場合には、第１の実施形態で説明した構成とすることが望ましい。
【００７５】
[第３の実施形態]  
次に、この発明の第３の実施形態に従った半導体記憶装置の製造方法について説明する。本実施形態は、上記第１の実施形態で説明したＭＯＮＯＳ構造をＮＯＲ型フラッシュメモリに適用したものである。図１２は、本実施形態に係るＮＯＲ型フラッシュメモリのブロック図である。
【００７６】
図示するように本実施形態に係るＮＯＲ型フラッシュメモリは、メモリセルアレイ１、電源電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４を備えている。電源電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は上記第１の実施形態で説明した通りであるので説明は省略し、以下ではメモリセルアレイ１について説明する。
【００７７】
図示するようにメモリセルアレイ１は、マトリクス状に配置された複数のメモリセルトランジスタＭＴを備えている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、この絶縁膜上に電荷蓄積層膜より誘電率の高い絶縁膜と、更にこの誘電率の高い絶縁膜上に制御ゲート電極とを有するＭＯＮＯＳ構造を備えている。すなわち、上記第１または第２の実施形態で説明したメモリセルトランジスタＭＴと同一の構造を有している。同一列にあるメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また、メモリセルトランジスタＭＴのソースはソース線ＳＬに共通接続されている。つまり、上記第１の実施形態で説明したメモリセルトランジスタＭＴをマトリクス状に配置し、メモリセルトランジスタＭＴ毎にビット線ＢＬとワード線ＷＬとを接続した構成を有している。
【００７８】
上記ＮＯＲ型フラッシュメモリにおいても、上記第１の実施形態で説明した（１）及び（２）の効果を得ることが出来る。
【００７９】
以上のように、この発明の第１乃至第３の実施形態に従った半導体記憶装置であると、ＭＯＮＯＳ構造を有するメモリセルトランジスタＭＴのブロック膜の側壁に、ウェットエッチングにおいてフォトレジスト４１と選択比のとれる、例えばＨＴＯ膜等の絶縁膜１８を形成している。従って、ブロック膜はウェットエッチング時に絶縁膜１８により保護されるため、ブロック膜がエッチングされることを防止出来る。
【００８０】
従って、ＭＯＮＯＳ構造の制御ゲート電極が剥がれ落ちることや、ブロック膜の等価換算膜厚の増加を防止し、半導体記憶装置の特性を向上出来る。
【００８１】
なお、上記実施形態では絶縁膜１８の膜厚が２ｎｍ以上である場合について説明した。しかし、絶縁膜１８はブロック膜の側面にありさえすれば良く、その膜厚は２ｎｍ未満であっても、ブロック膜の保護膜として機能する。
【００８２】
また、上記実施形態では絶縁膜１８の材料として、ＨＴＯ膜、ＳｉＮ膜、ＳｉＯＮ膜、またはＴＥＯＳ膜を用いる例に説明した。しかし、半導体記憶装置の動作特性の観点からは、より誘電率の低いＨＴＯ膜やＴＥＯＳ膜を用いることが望ましい。特にＮＡＮＤ型フラッシュメモリでは、近年高集積化が求められており、それに伴いトランジスタ含む配線の微細化が進んでいる。例えばゲート電極幅とそのゲート電極間隔は最小加工寸法で形成されている。このため、ゲート電極間における寄生容量の影響が顕著に現れ、その影響により半導体メモリとしての特性が低下する。そこで、ＨＴＯ膜やＴＥＯＳ膜を絶縁膜１８の材料として用いることで、寄生容量が低減出来る。その結果、隣接するメモリセルトランジスタＭＴ間の干渉を抑制し、半導体記憶装置の動作特性を向上できる。また、絶縁膜１８の材料は、マスク材４１〜４３のウェットエッチング時に、マスク材に対して例えば１：１００以上の選択比を有する材料であればよい。従って、マスク材４１〜４３としてフォトレジスト以外の材料を用いる場合であっても、その材料に応じて絶縁膜１８の材料を適宜選択すればよい。
【００８３】
また上記実施形態では、制御ゲート１７及びゲート電極２０、３４の材料として多結晶シリコンを用いた場合について説明した。しかし、多結晶シリコンに限らず、例えば金属やＴａＮ等を材料に用いても良い。しかしＴａＮはよりも高抵抗な為、多結晶シリコンまたは金属または、ＴａＮ等を含む金属積層膜を用いることが望ましい。
【００８４】
また、選択トランジスタＳＴ１、ＳＴ２のゲート電極は、メモリセルトランジスタＭＴと同様にＭＯＮＯＳ構造を有していても良い。この場合を図１３に示す。図１３は、上記第１の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの断面図である。
【００８５】
図示するように、選択トランジスタＳＴ１、ＳＴ２のゲート電極は、電荷蓄積層１５、ブロック膜１６、及び制御ゲート電極１７の積層構造を有している。そしてブロック膜１６の側面は、絶縁膜１８によって被覆されている。本構成において、電荷蓄積層１５に電荷を注入することによって、選択トランジスタＳＴ１、ＳＴ２の閾値電圧が最適な値に設定される。勿論、本構成であっても、隣接する電荷蓄積層１５同士が接続されていても良い。
【００８６】
また、上記実施形態では、絶縁膜１８がブロック膜１６だけでなく、電荷蓄積層１５及び制御ゲート１７の側面にも形成されている場合を例に説明した。しかし、ブロック膜１６の保護という観点では、絶縁膜１８はブロック膜１６の側面にのみ存在すれば十分である。しかし、電荷蓄積層１５及び制御ゲート１７の側面にも形成することで、これらの膜をウェットエッチングから保護することも可能となる。
【００８７】
また、上記実施形態ではＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばＮＡＮＤ型やＮＯＲ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリにも適用出来る。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいてドレイン側の選択トランジスタＳＴ１を排除した２Ｔｒ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
【００８８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００８９】
【図１】第１の本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの、ビット線方向に沿った断面図。
【図３】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタの断面図。
【図４】この発明の第１の実施形態に係る半導体記憶装置の第１製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体記憶装置の第２製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体記憶装置の第３製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体記憶装置の第４製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体記憶装置の第５製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体記憶装置の第６製造工程を示す断面図。
【図１０】ＭＯＮＯＳ構造の断面図。
【図１１】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの、ビット線方向に沿った断面図。
【図１２】第３の本実施形態に係るＮＯＲ型フラッシュメモリのブロック図。
【図１３】この発明の第１の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの、ビット線方向に沿った断面図。
【符号の説明】
【００９０】
１…メモリセルアレイ、２…電源電圧発生回路、３…ロウデコーダ、４…カラムデコーダ、５…ＮＡＮＤセル、１０…ｐ型半導体基板、１１、３１…ｎ型ウェル領域、１２、３２…ｐ型ウェル領域、１３、４０…ｎ＋型不純物拡散層、１４、３３、３７…ゲート絶縁膜、１５、１６、１８、１９、２７…絶縁膜、１７…制御ゲート電極、２０、３４…ゲート電極、２１、２４、２５…層間絶縁膜、２２、２３、２６…金属配線層膜１９、３８…素子分離領域、３９…ｐ＋型不純物拡散層、４１〜４３…フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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