(57)【要約】【課題】リテンション耐性の良好な不揮発性半導体記憶装置を提供する。【解決手段】１つのメモリセルＭＣが導電性電荷蓄積層と絶縁性電荷蓄積層ＥＣＳとを有している。導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。絶縁性電荷蓄積層ＥＣＳは第２のゲート絶縁層ＧＩ２に含まれ、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。第１のゲート電極層ＧＥ１上のコントロールゲート部分ＣＧと第２のゲート絶縁層ＧＩ２上のメモリゲート部分ＭＧとは電気的に接続されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域と、
前記１対のソース／ドレイン領域に挟まれる前記半導体基板の前記主表面上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成され、かつ導電性電荷蓄積層としてフローティング電位を有する第１のゲート電極層と、
前記１対のソース／ドレイン領域に挟まれる前記半導体基板の前記主表面上に形成され、かつ絶縁性電荷蓄積層を有する第２のゲート絶縁層と、
前記第１のゲート電極層と絶縁され、かつ前記第１のゲート電極層上に位置する部分と前記第２のゲート絶縁層上であって前記第１のゲート電極層の側部に位置する部分とを有する第２のゲート電極層とを備えた、不揮発性半導体記憶装置。
【請求項２】
前記第１のゲート電極層と前記第２のゲート電極層との間には前記第２のゲート絶縁層が位置しており、前記第１のゲート電極層と前記第２のゲート電極層とは容量結合している、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記導電性電荷蓄積層と前記絶縁性電荷蓄積層とはチャネル長方向に並んで配置されている、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記導電性電荷蓄積層と前記絶縁性電荷蓄積層とに保持されるデータは同一である、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
フラッシュメモリはマイコン混載用もしくは単一製品として不揮発性メモリの主軸として活用されている。中でも、ＦＧ（Floating Gate）型とＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型（特許文献１参照）がその大半の用途に適用されているのが現状である。このフラッシュメモリにおいて、特に要求される性能は、不揮発性メモリと言う観点からリテンション耐性と言える。特に、マイコン混載用途においては経歴上マスクＲＯＭ（Read Only Memory）の置き換えとして採用されたこともあり、究極の要求はマスクＲＯＭ同等、すなわちリテンションフリー特性を得ることが切望される。
【０００３】
なおリテンションとは、データ保持特性のことであって、不揮発性メモリの場合、電源オフでも書き込まれたデータを保持することができるが、このデータが壊れることなく長時間にわたって保持される能力のことをいう。
【特許文献１】特開２００４−１８６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この観点から、従来技術であるＦＧ型、ＭＯＮＯＳ型を見ると以下のような現状が把握できる。
【０００５】
まずＦＧ型では、導電性のＦＧにキャリアを注入した後にメモリセルのしきい値電圧（Ｖｔｈ）を測定し、再度ＦＧに対してキャリアを注入もしくは引抜くことにより所望のしきい値電圧に近づけることが可能である。このようにしてメモリセルアレイ内における各メモリセルのしきい値電圧の分布を狭帯化することができる。
【０００６】
またＦＧ型では、ゲート絶縁層に欠陥が生じてリーク電流が発生しない限り、ＦＧ内のキャリアはＦＧから抜けることはない。このため、上記のようにしきい値電圧の分布を狭帯化すれば、しきい値電圧の母集団の主分布においては製品寿命以上の時間経過後においてもデータが劣化することはなく良好である。
【０００７】
反面、ＦＧ型では、繰り返し動作によるストレスでゲート絶縁層に欠陥が生じるおそれがある。このような欠陥が生じると、ＦＧが導電層であるためＦＧ内のキャリアの大部分がリークしてしまい、いわゆるストレス誘起リーク電流（ＳｉＬＣ：Stress-induced Leakage Current）が生じる。このようなストレス誘起リーク電流等の酸化膜劣化に起因したリーク現象によってしきい値電圧の母集団の主分布を外れる小集団、すなわち落ちこぼれビットが必ず発生する。この落ちこぼれビットが生じると、それによってリテンションを施すタイミングを早くする必要がある。このように落ちこぼれビットにより、リテンション耐性が製品性能を制約する状況にある。
【０００８】
一方、ＭＯＮＯＳ型では、積層された絶縁膜（シリコン窒化膜）に対してキャリアを注入もしくは引抜くことによりデータの記憶、消去、読み出しなどが行われる。このように絶縁膜にキャリアがトラップされるため、仮にその絶縁膜に欠陥が生じても、欠陥近傍のキャリアが絶縁膜から抜けるだけで絶縁膜中の全てのキャリアが抜けるわけではない。このため、ＭＯＮＯＳ型では、ＦＧ型と異なりメモリセルアレイ内の全ビットのしきい値電圧の挙動は同一であり、しきい値電圧の母集団の主分布を外れるビットが発生することは皆無である。
【０００９】
反面、ＭＯＮＯＳ型では、キャリアは絶縁膜（シリコン窒化膜）の浅い順位と深い順位とに入るが、浅い順位に入ったキャリアは容易に絶縁膜から抜けてしまい、それによりメモリセルのしきい値電圧が変動する。この浅い順位に入ったキャリアが絶縁膜中にどの程度あるかを見極めることは困難であるため、所望のしきい値電圧に近づけることが困難である。このため、メモリセルアレイ内における各メモリセルのしきい値電圧の分布を狭帯化することが困難であり、しきい値電圧の分布幅が大きくなる。
【００１０】
またＭＯＮＯＳ型では、浅い順位に入ったキャリアが容易に絶縁膜中から抜けるため、リテンション期間中におけるしきい値電圧の変動量（経時変化量）が大きくなる。
【００１１】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、リテンション耐性の良好な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
本実施の形態の不揮発性半導体記憶装置は、半導体基板と、１対のソース／ドレイン領域と、第１のゲート絶縁層と、第１のゲート電極層と、第２のゲート絶縁層と、第２のゲート電極層とを備えている。半導体基板は、主表面を有している。１対のソース／ドレイン領域は、半導体基板の主表面に形成されている。第１のゲート絶縁層は、１対のソース／ドレイン領域に挟まれる半導体基板の主表面上に形成されている。第１のゲート電極層は、第１のゲート絶縁層上に形成され、かつ導電性電荷蓄積層としてフローティング電位を有している。第２のゲート絶縁層は、１対のソース／ドレイン領域に挟まれる半導体基板の主表面上に形成され、かつ絶縁性電荷蓄積層を有している。第２のゲート電極層は、第１のゲート電極層と絶縁され、かつ第１のゲート電極層上に位置する部分と第２のゲート絶縁層上であって第１のゲート電極層の側部に位置する部分とを有している。
【発明の効果】
【００１３】
本実施の形態の不揮発性半導体記憶装置によれば、１つのメモリセルが導電性電荷蓄積層と絶縁性電荷蓄積層との双方を有している。このため、メモリセルの絶縁性電荷蓄積層の部分ではリーク電流によりしきい値電圧の主分布を外れる小集団は生じない。またメモリセルの導電性電荷蓄積層の部分ではしきい値電圧の分布を狭帯化することができ、しきい値電圧の母集団の主分布においては製品寿命以上の時間経過後においてもデータが劣化することはなく良好である。このように１つのメモリセルが導電性電荷蓄積層と絶縁性電荷蓄積層との双方を有していることにより、どちらか一方の電荷ロスが最悪ビット状態になったとしても、しきい値電圧を認識することができる。その結果、見かけ上、リテンションフリー状態を構築することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
図１は、本発明の一実施の形態における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。図１を参照して、この半導体集積回路装置ＳＩＤは、例えばフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置ＳＩＤは、半導体基板（チップ）表面に周辺回路領域ＰＣと、メモリセル領域ＭＣＲとを有している。
【００１５】
周辺回路領域ＰＣは、例えば、ＭＰＵ（Micro Processing Unit）領域ＭＰＵと、Ｉ／
Ｏ（Input/Output）領域ＩＯと、ＲＯＭｃｏｎｔｒｏｌ領域ＲＣとを有している。また、メモリセル領域ＭＣＲは、ＲＯＭ（Read Only Memory）領域ＲＯＭと、ＲＡＭ（Read Access Memory）領域ＲＡＭとを有している。
【００１６】
これら、各領域ＭＰＵ、ＲＡＭ、ＲＯＭ、ＲＣ、ＩＯは、半導体基板の表面に選択的に形成された分離領域ＳＲにより互いに電気的に分離された活性領域上に形成されている。この分離領域ＳＲは、半導体基板の表面に形成された溝と、この溝内に充填された例えばシリコン酸化膜等の絶縁膜とから構成されている。
【００１７】
上記のＲＯＭ領域ＲＯＭに本実施の形態のフラッシュメモリが形成されている。
図２は、図１のＲＯＭ領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図であり、図４は図２のＩＶ−ＩＶ線に沿う概略断面図である。
【００１８】
まず図２を参照して、半導体集積回路装置の例えばＲＯＭ領域は、フラッシュメモリとしての複数のメモリセルＭＣを有している。複数のメモリセルＭＣは、半導体基板ＳＵＢの表面に行列状に配置形成されている。複数のメモリセルＭＣの各々は、導電性電荷蓄積層と絶縁性電荷蓄積層との双方を有している。
【００１９】
図３を参照して、メモリセルＭＣは、１対のソース／ドレイン領域ＳＤと、第１のゲート絶縁層ＧＩ１と、第１のゲート電極層ＦＧと、第２のゲート絶縁層ＧＩ２と、第２のゲート電極層ＧＥ２とを有している。
【００２０】
１対のソース／ドレイン領域ＳＤは、半導体基板ＳＵＢの主表面に互いに距離を開けて形成されている。第１のゲート絶縁層ＧＩ１は、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。この第１のゲート絶縁層ＧＩ１は、例えばシリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（Ｓｉ3Ｎ4膜）、シリコン酸窒化膜（ＳｉＯＮ膜）等よりなっている。
【００２１】
第１のゲート電極層ＦＧは、第１のゲート絶縁層ＧＩ１上に形成されている。この第１のゲート電極層ＦＧは、導電性電荷蓄積層としてフローティング電位を有しており、いわゆるフローティングゲート電極層である。この第１のゲート電極層ＦＧは、例えば不純物がドープされた多結晶シリコン膜（以下、ドープドポリシリコン膜と称する）よりなっている。
【００２２】
第２のゲート絶縁層ＧＩ２は、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成され、かつ半導体基板ＳＵＢの主表面と第１のゲート電極層ＦＧの側面および上面とを覆うように形成されている。この第２のゲート絶縁層ＧＩ２は、絶縁性電荷蓄積層ＥＣＳを有している。具体的には、第２ゲート絶縁層ＧＩ２は、例えば絶縁性電荷蓄積層ＥＣＳと、その絶縁性電荷蓄積層ＥＣＳを挟み込む２つの層ＩＬ１、ＩＬ２とを有しており、その２つの層ＩＬ１、ＩＬ２は電荷蓄積層ＥＣＳよりも大きなエネルギバンドギャップを有している。第２ゲート絶縁層ＧＩ２は、例えばシリコン酸化膜ＩＬ１と、シリコン窒化膜（絶縁性電荷蓄積層）ＥＣＳと、シリコン酸化膜ＩＬ２との積層構造よりなっている。
【００２３】
第２のゲート電極層ＧＥ２は、第２のゲート絶縁層ＧＩ２上に形成されており、かつ第２のゲート絶縁層ＧＩ２により第１のゲート電極層ＧＥ１と電気的に絶縁されている。第２のゲート電極層ＧＥ２は、メモリゲートとして機能する部分ＭＧ（以下、メモリゲート部分ＭＧと称する）と、コントロールゲートとして機能する部分ＣＧ（以下、コントロールゲート部分ＣＧと称する）とを有している。メモリゲート部分ＭＧは、第２のゲート絶縁層ＧＩ２上に形成されており、かつ第１のゲート電極層ＧＥ１の側部に位置するサイドウォールスペーサ形状を有している。またコントロールゲート部分ＣＧは第１のゲート電極層ＧＥ１上に位置している。メモリゲート部分ＭＧとコントロールゲート部分ＣＧとは、互いにオーミック接続により電気的に接続されており、シリーズ接続されている。メモリゲート部分ＭＧとコントロールゲート部分ＣＧとの各々は、例えばドープドポリシリコン膜よりなっている。
【００２４】
第１のゲート電極層ＧＥ１と第２のゲート電極層ＧＥ２との間には第２のゲート絶縁層ＧＩ２が位置しており、第１のゲート電極層ＧＥ１と第２のゲート電極層ＧＥ２とは容量結合している。具体的には、第１のゲート電極層ＧＥ１の側面および上面は第２のゲート絶縁層ＧＩ２により覆われており、その第２のゲート絶縁層ＧＩ２を介して第１のゲート電極層ＧＥ１の側部にはメモリゲート部分ＭＧが位置しており、第１のゲート電極層ＧＥ１の上部にはコントロールゲート部分ＣＧが位置している。
【００２５】
導電性電荷蓄積層となる第１のゲート電極層ＧＥ１と絶縁性電荷蓄積層ＥＣＳとは、メモリセルＭＣのチャネル長方向に並んで配置されている。また導電性電荷蓄積層となる第１のゲート電極層ＧＥ１と絶縁性電荷蓄積層ＥＣＳとに保持されるデータは同一である。
【００２６】
図４を参照して、半導体基板ＳＵＢの主表面には、例えばＳＴＩ（Shallow Trench Isolation）よりなる素子分離構造ＴＩが形成されている。この素子分離構造ＴＩは、半導体基板ＳＵＢの表面に形成された溝ＴＲと、その溝ＴＲ内を埋め込む絶縁膜ＥＩとからなっている。
【００２７】
なお図２に示すように図中縦方向に並んだ複数のメモリセルＭＣのコントロールゲート部分ＣＧの各々は互いに電気的に接続されている。このコントロールゲート部分ＣＧはアドレス選択ゲートの機能を有している。
【００２８】
一般的に、ＮＯＲ型メモリにおいては互いに隣り合う各メモリセルＭＣ間のドレイン領域が分割され、かつソース領域が共通接続されている。このドレイン領域から配線（一般的にビット線と呼ぶ）が引き出されて図２中横方向の他のメモリセルＭＣのドレイン領域と電気的に接続される。このビット線とコントロールゲート部分ＣＧとの交点でアドレス選択が可能となる。
【００２９】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
図５〜図８は、本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す概略平面図である。また図９〜図１２は本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す図３の断面に対応した概略断面図である。図１３〜図１６は本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す図４の断面に対応した概略断面図である。
【００３０】
図５、図９および図１３を参照して、半導体基板ＳＵＢの主表面に例えばＳＴＩよりなる素子分離構造ＴＩが形成される。このＳＴＩよりなる素子分離構造ＴＩは、半導体基板ＳＵＢの主表面に溝ＴＲを形成した後に、その溝ＴＲを絶縁膜ＥＩで埋め込むことにより形成される。これにより、半導体基板ＳＵＢの主表面において、複数の活性領域（フィールド領域）ＡＲが素子分離構造ＴＩによって互いに電気的に分離される。
【００３１】
図６、図１０および図１４を参照して、半導体基板ＳＵＢの主表面の全面上に、第１のゲート絶縁層ＧＩ１になる絶縁層（例えばシリコン酸化膜）と第１のゲート電極層ＧＥ１になる導電層（例えばドープドポリシリコン膜）とが順に積層して形成される。これらの第１のゲート絶縁層ＧＩ１になる絶縁層と第１のゲート電極層ＧＥ１になる導電層とが、通常の写真製版技術およびエッチング技術により、図６に示す平面視において矩形状にパターニングされる。
【００３２】
図７、図１１および図１５を参照して、矩形状の第１のゲート絶縁層ＧＩ１の側面および上面と第１のゲート電極層ＧＥ１の側面と半導体基板ＳＵＢの露出した主表面とを覆うように、第２のゲート絶縁層ＧＩ２が形成される。この第２のゲート絶縁層ＧＩ２は、例えばシリコン酸化膜ＩＬ１と、シリコン窒化膜（絶縁性電荷蓄積層）ＥＣＳと、シリコン酸化膜ＩＬ２とを順に積層することで形成される。
【００３３】
この後、第２のゲート絶縁層ＧＩ２上に、メモリゲート部分ＭＧとなる導電層（例えばドープドポリシリコン膜）が形成され、その後、通常の写真製版技術およびエッチング技術によりパターニングされる。これによりメモリゲート部分ＭＧとなる導電層は、図７に示す平面視において、第１のゲート電極層ＦＧ上を覆い、かつ活性領域ＡＲのパターン（フィールドパターン）と平行になるようにストライプ状にパターニングされる。この後、第１のゲート電極層ＧＥ１上の第２のゲート絶縁層ＧＩ２の表面が少なくとも露出するまで、メモリゲート部分ＭＧとなる導電層に全面エッチバックが施される。
【００３４】
図８、図１２および図１６を参照して、上記の全面エッチバックにより、メモリゲート部分ＭＧとなる導電層は、第１のゲート電極層ＧＥ１の側壁を覆うようにサイドウォールスペーサ状に残存し、これによりメモリゲート部分ＭＧが形成される。
【００３５】
図２、図３および図４を参照して、表面全面に、コントロールゲート部分ＣＧとなる導電層（例えばドープドポリシリコン膜）が形成され、その後、通常の写真製版技術およびエッチング技術によりパターニングされる。これによりコントロールゲート部分ＣＧとなる導電層からコントロールゲート部分ＣＧが形成される。このコントロールゲート部分ＣＧは、図２に示す平面視において、第１のゲート電極層ＦＧ上およびメモリゲート部分ＭＧの一部上を覆うように、かつ活性領域ＡＲのパターン（フィールドパターン）と直交するようにストライプ状に形成される。
【００３６】
この後、メモリゲート部分ＭＧおよびコントロールゲート部分ＣＧから露出した第２のゲート絶縁層ＧＩ２がエッチングにより除去され、メモリゲート部分ＭＧおよびコントロールゲート部分ＣＧが形成されていない領域において半導体基板ＳＵＢの主表面が露出する。この露出した半導体基板ＳＵＢの主表面に、第２のゲート電極層ＧＥ２などをマスクとして不純物が注入された後にアニール処理が施されることにより、半導体基板ＳＵＢの主表面に１対のソース／ドレイン領域ＳＤが形成される。
【００３７】
以上のようにして本実施の形態の不揮発性半導体記憶装置が製造される。
次に、本実施の形態のメモリセルＭＣの動作について説明する。
【００３８】
図３を参照して、まず書込動作においては、選択されたメモリセルＭＣの１対のソース／ドレイン領域ＳＤの間に比較的大きい電位差が与えられ、かつ第２のゲート電極層ＧＥ２に正の比較的高い電圧が印加される。この１対のソース／ドレイン領域ＳＤの間の比較的大きい電位差により、１対のソース／ドレイン領域ＳＤの間に多くのホットエレクトロンが発生する。そして、第２のゲート電極層ＧＥ２に正の比較的高い電圧が印加されることにより、これらのホットエレクトロンが、導電性電荷蓄積層である第１のゲート電極層ＦＧ内に注入されるとともに、第２のゲート絶縁層ＧＩ２内の絶縁性電荷蓄積層ＥＣＳにトラップされる。これにより、第１のゲート電極層ＦＧおよび第２のゲート絶縁層ＧＩ２の双方に電気情報が書き込まれる。
【００３９】
また消去動作においては、導電性電荷蓄積層である第１のゲート電極層ＦＧと絶縁性電荷蓄積層ＥＣＳとの各々の電子が引き抜かれることにより、または導電性電荷蓄積層である第１のゲート電極層ＦＧと絶縁性電荷蓄積層ＥＣＳとの各々にホールを注入して先に注入されていた電子をホールによって中和することにより、電気情報が消去される。
【００４０】
また読出動作においては、選択されたメモリセルＭＣの書込状態におけるしきい値電圧と消去状態におけるしきい値電圧との間に位置する電圧が第２のゲート電極層ＧＥ２に印加される。ここで、選択されたメモリセルＭＣが書込状態にあってしきい値電圧が上昇している場合にはメモリセルＭＣのＯＦＦ状態が維持され、メモリセルＭＣが消去状態にあってしきい値電圧が低下している場合にはメモリセルＭＣがＯＮ状態となる。
【００４１】
上記のようにリテンション状態においては、書き込み状態、消去状態を問わず第１のゲート電極層ＦＧおよび第２のゲート絶縁層ＧＩ２に同一極性かつ同一情報が電荷蓄積もしくは引抜によって保たれていることとなる。
【００４２】
本実施の形態によれば、１つのメモリセルＭＣが導電性電荷蓄積層である第１のゲート電極層ＧＥ１と絶縁性電荷蓄積層ＥＣＳとの双方を有している。メモリセルＭＣの第２のゲート絶縁層ＧＩ２では、キャリアが絶縁性電荷蓄積層ＥＣＳにトラップされる。このため、繰り返し動作によるストレスで第２のゲート絶縁層ＧＩ２に欠陥が生じても、欠陥近傍のキャリアが絶縁性電荷蓄積層ＥＣＳから抜けるだけで絶縁性電荷蓄積層ＥＣＳ中の全てのキャリアが抜けるわけではない。このため、メモリセルアレイ内の全ビットのしきい値電圧の挙動は同一であり、しきい値電圧の母集団の主分布を外れる小集団のビットが発生することはない。
【００４３】
またメモリセルＭＣの第１のゲート電極層ＧＥ１では、キャリアが導電性電荷蓄積層にも注入される。このため、キャリアの注入後にメモリセルＭＣのしきい値電圧を測定し、再度第１のゲート電極層ＧＥ１に対してキャリアを注入もしくは引抜くことにより所望のしきい値電圧に近づけることが可能である。このようにしてメモリセルアレイ内における各メモリセルＭＣのしきい値電圧の分布を狭帯化することができる。よって、しきい値電圧の母集団の主分布においては製品寿命以上の時間経過後においてもデータが劣化することはなく良好である。
【００４４】
このように１つのメモリセルＭＣが導電性電荷蓄積層ＧＥ１と絶縁性電荷蓄積層ＥＣＳとの双方を有しており、リテンション時はそれらに蓄積されたキャリアは同一極性かつ同一情報であることから、どちらか一方の電荷ロスが最悪ビット状態になったとしても、もう片方のしきい値電圧を認識することができる。その結果、データロスに至らない組み合わせを実現することができ、それら電荷ロスの最悪ビットが特定ビットに重なる可能性は極めて低く、実質リテンションフリーとして扱うことができる。
【００４５】
なお第２のゲート絶縁層ＧＩ２は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層を順に積層した構成について説明したが、絶縁性電荷蓄積層を有していれば、２層以下もしくは４層以上が積層されて構成であってもよい。
【００４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４７】
本発明は、不揮発性メモリ製品およびその混載製品に特に有利に適用され得る。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。
【図２】図１のＲＯＭ領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１工程を示す概略平面図である。
【図６】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第２工程を示す概略平面図である。
【図７】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第３工程を示す概略平面図である。
【図８】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第４工程を示す概略平面図である。
【図９】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１工程を示す図３の断面に対応した概略断面図である。
【図１０】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第２工程を示す図３の断面に対応した概略断面図である。
【図１１】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第３工程を示す図３の断面に対応した概略断面図である。
【図１２】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第４工程を示す図３の断面に対応した概略断面図である。
【図１３】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１工程を示す図４の断面に対応した概略断面図である。
【図１４】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第２工程を示す図４の断面に対応した概略断面図である。
【図１５】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第３工程を示す図４の断面に対応した概略断面図である。
【図１６】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第４工程を示す図４の断面に対応した概略断面図である。
【符号の説明】
【００４９】
ＡＲ  活性領域、ＣＧ  コントロールゲート部分、ＥＣＳ  絶縁性電荷蓄積層、ＥＩ  絶縁膜、ＦＧ  第１のゲート電極層、ＧＥ１  第１のゲート電極層、ＧＥ２  第２のゲート電極層、ＧＩ１  第１のゲート絶縁層、ＧＩ２  第２のゲート絶縁層、ＩＬ１，ＩＬ２  シリコン酸化膜、ＩＯ  Ｉ／Ｏ領域、ＭＣ  メモリセル、ＭＣＲ  メモリセル領域、ＭＧ  メモリゲート部分、ＭＰＵ  ＭＰＵ領域、ＰＣ  周辺回路領域、ＲＡＭ  ＲＡＭ領域、ＲＣ  ＲＯＭｃｏｎｔｒｏｌ領域、ＲＯＭ  ＲＯＭ領域、ＳＤ  ソース／ドレイン領域、ＳＩＤ  半導体集積回路装置、ＳＲ  分離領域、ＳＵＢ  半導体基板、ＴＩ  素子分離構造、ＴＲ  溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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