(57)【要約】【課題】製造工程でのリソグラフィーの合わせずれに起因した光電変換領域の減少を回避する。【解決手段】水平方向及び垂直方向に二次元的に配置された複数の光電変換領域２と、光電変換領域２で光電変換された信号電荷を垂直転送チャネル４上で垂直方向に転送する転送電極３と、転送電極３と平面的に重なる状態で形成された並列配線６とを備える電荷結合素子１を製造する工程として、半導体基板上に第１絶縁膜、転送電極層及び第２絶縁膜を順に積層して形成する工程と、半導体基板上で第２絶縁膜の上に並列配線６のパターンに合わせて所定のパターンを形成した後、当該所定のパターンを用いて転送電極層をパターン化することにより、半導体基板上に転送電極３のパターンを形成する工程と、半導体基板上で所定のパターン部分に並列配線６のパターンを形成する工程とを含む。【選択図】図１
2009224359.tif 000002
【特許請求の範囲】
【請求項１】
水平方向及び垂直方向に二次元的に配置された複数の光電変換領域と、前記光電変換領域で光電変換された信号電荷を垂直転送チャネル上で垂直方向に転送する転送電極と、前記転送電極と平面的に重なる状態で形成された並列配線とを備える電荷結合素子の製造方法であって、
半導体基板上に第１絶縁膜、転送電極層及び第２絶縁膜を順に積層して形成する工程と、
前記半導体基板上で前記第２絶縁膜の上に前記並列配線のパターンに合わせて所定のパターンを形成した後、前記所定のパターンを用いて前記転送電極層をパターン化することにより、前記半導体基板上に前記転送電極のパターンを形成する工程と、
前記半導体基板上で前記所定のパターン部分に前記並列配線のパターンを形成する工程と
を含むことを特徴とする電荷結合素子の製造方法。
【請求項２】
前記転送電極のパターンを形成する場合に、前記所定のパターンをマスクとして前記転送電極層をエッチングによりパターン化する
ことを特徴とする請求項１記載の電荷結合素子の製造方法。
【請求項３】
前記半導体基板上で前記並列配線のパターンを覆う状態で、第３絶縁膜、第４絶縁膜、遮光膜及び第５絶縁膜を順に積層して形成した後、前記転送電極間で前記光電変換領域となる部分を覆っている前記第５絶縁膜及び前記遮光膜をエッチングにより除去する工程において、
前記転送電極上で前記遮光膜を覆う前記第５絶縁膜の膜厚が、前記転送電極間で前記遮光膜を覆う前記第５絶縁膜の膜厚よりも厚くなるように、前記第５絶縁膜を形成しておき、前記第５絶縁膜をエッチングする際のエッチング量を、前記転送電極間で前記遮光膜を覆っている前記第５絶縁膜の膜厚相当に設定する
ことを特徴とする請求項１記載の電荷結合素子の製造方法。
【請求項４】
前記第５絶縁膜をスパッタ法により形成する
ことを特徴とする請求項３記載の電荷結合素子の製造方法。
【請求項５】
半導体基板上に第１絶縁膜を介して形成された転送電極と、
前記転送電極上に第２絶縁膜を介して形成された並列配線と、
前記半導体基板上に前記第１絶縁膜、前記転送電極、前記第２絶縁膜及び前記並列配線を覆う状態で形成された第３絶縁膜と、
前記半導体基板上に前記第３絶縁膜を覆う状態で形成された第４絶縁膜と、
前記半導体基板上に前記第４絶縁膜を覆う状態でかつ前記転送電極間で光電変換領域となる部分を開口する状態で形成された遮光膜と、
前記半導体基板上に前記遮光膜を覆う状態でかつ前記転送電極間で光電変換領域となる部分を開口する状態で形成された第５絶縁膜と
を有することを特徴とする電荷結合素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷結合素子の製造方法及び電荷結合素子に関する。
【背景技術】
【０００２】
電荷結合素子（ＣＣＤ）の分野では、集光改善のための電極の低層化や転送の高速化などを目的として、タングステン等の金属薄膜による並列配線の適用が検討されている（例えば、特許文献１を参照）。
【０００３】
図２２〜図３１は並列配線を備える従来の電荷結合素子の製造方法を説明する図である。まず、図２２（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、シリコン基板６１上にゲート絶縁膜となる酸化シリコン膜６２を熱酸化法により３０ｎｍの膜厚で形成し、続いてポリシリコン膜６３をＣＶＤ(chemical vapor deposition）法により２００ｎｍの膜厚で形成し、さらに酸化シリコン膜６４をＣＶＤ法により１００ｎｍの膜厚で形成した後、リソグラフィーにより転送電極を区切るための溝部のパターンに対応する開口６５をもつレジスト膜６６を形成する。なお、図中のＨ方向は水平方向を示し、Ｖ方向は垂直方向を示している。したがって、（Ｂ）のＤ−Ｄ′断面図の左右方向は垂直方向となる。
【０００４】
次に、図２３（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上層の酸化シリコン膜６４とその下のポリシリコン膜６３に対してドライエッチング法により溝部分の穴あけ加工を行なった後、酸素プラズマ処理によりレジスト膜６６を除去する。続いて、基板全面に窒化シリコン膜６７をＣＶＤ法により１００ｎｍの膜厚で形成した後、異方性エッチング法により全面エッチバックを行なうことにより、溝部分にのみ窒化シリコン６７を残すようにする。
【０００５】
次に、図２４（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、リソグラフィーを用いて転送電極のパターンに対応したレジスト膜６８を形成し、このレジスト膜６８をマスクとして異方性エッチング法により上層の酸化シリコン膜６４とその下のポリシリコン膜６３を加工する。これにより、ポリシリコン膜６３からなる転送電極のパターンが形成される。
【０００６】
次に、図２５（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、異方性エッチング法により酸化シリコン膜（ゲート絶縁膜）６２の薄膜化を行なうことにより、酸化シリコン膜６２の膜厚を１５ｎｍ程度になるようにする。その後、イオンインプランテーションを行ない、ダメージ除去のための９００℃のアニール処理を行なう。
【０００７】
次に、図２６（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、窒化シリコン膜６９をＣＶＤ法により６０ｎｍの膜厚で形成した後、酸化シリコン膜７１をＨＤＰ（高密度プラズマ）−ＣＶＤ法により５００ｎｍの膜厚で形成する。さらに、窒化シリコン膜６７の表面が現れるまで酸化シリコン膜７１をＣＭＰ(Chemical Mechanical Polishing；化学的機械研磨)法により平坦化研磨した後、酸化シリコン膜７２をＣＶＤ法により５０ｎｍの膜厚で形成する。
【０００８】
次に、図２７（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、リソグラフィーによりコンタクト部のパターンに対応するレジスト膜７３を形成し、そのレジスト膜７３をマスクとして異方性エッチング法によりポリシリコン膜（転送電極）６３の表面が露出する深さでコンタクトホールを開口する。その後、レジスト膜７３を除去しておく。ここで記述するコンタクト部とは、互いに異なる層に形成される転送電極と並列配線とを電気的に接続する部分をいう。
【０００９】
次に、図２８（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、基板全面にタングステン膜７４をＣＶＤ法により１００ｎｍの膜厚で形成した後、ＣＶＤ法により基板全面に酸化シリコン膜７５を１００ｎｍの膜厚で形成する。さらに、リソグラフィーにより並列配線のパターンに対応するレジスト膜７６を形成した後、このレジスト膜７６をマスクとして異方性エッチングにより酸化シリコン膜７５とタングステン膜７４を加工する。その後、レジスト膜７６を除去しておく。これにより、タングステン膜７４からなる並列配線のパターンが形成される。
【００１０】
次に、図２９（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、異方性エッチング法により上記酸化シリコン膜７５とともに酸化シリコン膜７２、７１を全面エッチングする。その際、例えば、異方性エッチングをマグネトロンエッチャーを用いて、以下の条件で行なうことにより、窒化シリコン膜６９上でエッチングがストップするようにする。
【００１１】
＜エッチング条件＞
Ｃ4Ｆ8／Ｏ2／Ａｒ＝６／２／５００ｓｃｃｍ
ＲＦ＝１５００Ｗ
Pressure＝８Ｐａ
基板温度＝２０℃
【００１２】
次に、図３０（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、基板全面にＣＶＤ法により酸化シリコン膜７７を１００ｎｍの膜厚で形成した後、タングステン膜７８をスパッタ法により１５０ｎｍの膜厚で形成する。さらに、ＣＶＤ法により酸化シリコン膜７９を６０ｎｍの膜厚で形成した後、リソグラフィーにより遮光膜のパターンに対応するレジスト膜８１を形成する。
【００１３】
次に、図３１（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記レジスト膜８１をマスクとして酸化シリコン膜７９を異方性エッチング法により加工した後、レジスト膜８１を除去する。次いで、受光用のセンサー領域となる光電変換領域の部分で、タングステン膜７８を異方性エッチング法により加工する。これにより、遮光膜となるタングステン膜７８の窓あけがなされる。この場合、光電変換領域は、遮光膜がエッチングによって除去された箇所となる。このため、遮光膜となるタングステン膜７８の加工工程は厳密に制御される必要がある。
【００１４】
【特許文献１】特開２００６−４１３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
一般に、電荷結合素子のセンサー感度を上げるには、光電変換領域を大きく確保することが有効となるが、上記の製造方法では、リソグラフィーの合わせずれ（位置合わせのずれ）に起因して光電変換領域が狭くなり、センサー感度が低下する恐れがある。例えば、転送電極となるポリシリコン膜６３の電極パターンに対して、リソグラフィーの合わせずれにより、並列配線となるタングステン膜７４の配線パターンがずれて形成される場合がある。その場合、電荷結合素子の光電変換領域が狭まるためにセンサー感度が低下する。また、遮光膜を形成する際のリソグラフィーの合わせずれによってもセンサー感度が低下し、遮光特性が劣化する場合もある。
【００１６】
以下に、上記問題の具体的な発生原理について説明する。まず、図３２（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、前工程でのリソグラフィーの合わせずれにより、転送電極となるポリシリコン膜６３に対して、並列配線となるタングステン膜７４の位置がずれて形成されると、図３３（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、異方性エッチング法により酸化シリコン膜７１，７２を全面エッチングしたときに、窒化シリコン膜６９の側壁部分に酸化シリコン膜７１の一部が残る。
【００１７】
その後、図３４（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、基板全面に酸化シリコン膜７７、タングステン膜７８、酸化シリコン膜７９を形成した後、リソグラフィーによりレジスト膜８１を形成する場合に、リソグラフィーの合わせずれが発生すると、転送電極となるポリシリコン膜６３のパターンに対して、レジスト膜８１のパターンがずれて形成されてしまう。
【００１８】
そのため、図３５（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、レジスト膜８１をマスクとして酸化シリコン膜７９をエッチングで除去した後、レジスト膜８１を除去し、次いで光電変換領域の部分を覆っているタングステン膜７８をエッチングで除去すると、上記図３１（Ａ），（Ｂ）の場合（リソグラフィーの合わせずれがない理想的な場合）に比べて、寸法Ｌで示す光電変換領域が著しく狭くなる。また、遮光膜のパターン化に用いるレジスト膜８１のパターンがずれると、当該レジスト膜８１をマスクとして酸化シリコン膜７９を異方性エッチング法により加工する際に、遮光膜となるタングステン膜７８の角が削れ、これによって遮光特性が劣化してしまう。この対策としては、タングステン膜７８を覆っている酸化シリコン膜７９の膜厚を厚くする方法が考えられるが、その場合は酸化シリコン膜７９の厚膜化によって光電変換領域をさらに狭めることになる。
【課題を解決するための手段】
【００１９】
請求項１に記載の発明は、水平方向及び垂直方向に二次元的に配置された複数の光電変換領域と、前記光電変換領域で光電変換された信号電荷を垂直転送チャネル上で垂直方向に転送する転送電極と、前記転送電極と平面的に重なる状態で形成された並列配線とを備える電荷結合素子の製造方法であって、半導体基板上に第１絶縁膜、転送電極層及び第２絶縁膜を順に積層して形成する工程と、前記半導体基板上で前記第２絶縁膜の上に前記並列配線のパターンに合わせて所定のパターンを形成した後、前記所定のパターンを用いて前記転送電極層をパターン化することにより、前記半導体基板上に前記転送電極のパターンを形成する工程と、前記半導体基板上で前記所定のパターン部分に前記並列配線のパターンを形成する工程とを含むことを特徴とするものである。
【００２０】
請求項１に記載の発明においては、半導体基板上で並列配線のパターンに合わせて所定のパターンを形成し、当該所定のパターンを用いて転送電極層をパターン化することにより、転送電極のパターンが所定のパターンに倣って形成される。また、半導体基板上で所定のパターン部分に並列配線のパターンを形成することにより、並列配線のパターンも所定のパターンに倣って形成される。
【００２１】
請求項２に記載の発明は、請求項１記載の電荷結合素子の製造方法において、前記転送電極のパターンを形成する場合に、前記所定のパターンをマスクとして前記転送電極層をエッチングによりパターン化することを特徴とするものである。
【００２２】
請求項２に記載の発明においては、並列配線のパターンに合わせて形成された所定のパターンと同一のパターンで転送電極層がパターン化される。
【００２３】
請求項３に記載の発明は、請求項１記載の電荷結合素子の製造方法において、前記半導体基板上で前記並列配線のパターンを覆う状態で、第３絶縁膜、第４絶縁膜、遮光膜及び第５絶縁膜を順に積層して形成した後、前記転送電極間で前記光電変換領域となる部分を覆っている前記第５絶縁膜及び前記遮光膜をエッチングにより除去する工程において、前記転送電極上で前記遮光膜を覆う前記第５絶縁膜の膜厚が、前記転送電極間で前記遮光膜を覆う前記第５絶縁膜の膜厚よりも厚くなるように、前記第５絶縁膜を形成しておき、前記第５絶縁膜をエッチングする際のエッチング量を、前記転送電極間で前記遮光膜を覆っている前記第５絶縁膜の膜厚相当に設定することを特徴とするものである。
【００２４】
請求項３に記載の発明によれば、転送電極上で遮光膜を覆っている第５絶縁膜を確実に残した状態で、転送電極間で遮光膜を覆っている第５絶縁膜がエッチングによって完全に除去される。
【００２５】
請求項４に記載の発明は、請求項３記載の電荷結合素子の製造方法において、前記第５絶縁膜をスパッタ法により形成することを特徴とするものである。
【００２６】
請求項４に記載の発明においては、スパッタ法による成膜場所ごとのカバレッジの善し悪しを利用して、第５絶縁膜の膜厚に所望の格差を生じさせることが可能となる。
【発明の効果】
【００２７】
本発明によれば、転送電極のパターンに対して自己整合的に並列配線のパターンが形成されるため、製造工程でのリソグラフィーの合わせずれに起因した光電変換領域の減少を回避することができる。このため、高感度の電荷結合素子を製造することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。
【００２９】
図１は本発明で製造対象とする電荷結合素子のレイアウトを示す平面図である。図示した電荷結合素子１は、半導体基板（不図示）をベースに構成されるものである。複数の光電変換領域２は、水平方向（図の左右方向）Ｈ及び垂直方向（図の上下方向）Ｖに二次元的に配置されている。光電変換領域２は、例えばｐｎ接合のフォトダイオードによって構成されるものである。転送電極３は、光電変換領域２で光電変換された信号電荷を垂直転送チャネル４上で垂直方向に転送するものである。転送電極３は、二次元的に行列状に配置された複数の光電変換領域２に対して行単位で設けられている。転送電極３のパターンは、各々の光電変換領域２を取り囲む形態で形成されている。
【００３０】
転送電極３は、第１転送電極３ａと第２転送電極３ｂに区分されている。第１転送電極３ａと第２転送電極３ｂは、それらの境界部に形成された溝部５で電気的に分離されている。第１転送電極３ａは、垂直方向で隣り合う光電変換領域２の間を通して水平方向につながった状態で形成されている。第２転送電極３ｂは、垂直方向では第１転送電極３ａの間に島状に形成され、水平方向では光電変換領域２に隣り合う状態に形成されている。これにより、垂直転送チャネル４上では、第１転送電極３ａと第２転送電極３ｂが垂直方向に交互に配置されている。
【００３１】
また、転送電極３上には、並列配線６として、例えばタングステン（Ｗ）からなる２本のシャント配線６ａ，６ｂが並列に形成されている。これらのシャント配線６ａ，６ｂは、転送電極３と平面的に重なる状態で形成されている。並列配線６のパターンは、第１転送電極３ａのパターンに沿って水平方向につながった状態で形成されている。また、並列配線６のパターンは、水平方向で隣り合う光電変換領域２の間で第２転送電極３ｂ側に延出する状態で形成されている。以降の説明では、並列配線６の一方を第１シャント配線６ａ、他方を第２シャント配線６ｂとする。
【００３２】
第１シャント配線６ａは、垂直転送チャネル４上でコンタクト部７ａにより第１転送電極３ａに接続されている。第１シャント配線６ａは、第１転送電極３ａの低抵抗化のための裏打ちとして使用されている。第２シャント配線６ｂは、垂直転送チャネル４上でコンタクト部７ｂにより第２転送電極３ｂに接続されている。第２シャント配線６ｂは、水平方向で各々の第２転送電極３ｂを相互につないでいる。なお、図１では簡略化のために、遮光膜のパターンを省略している。遮光膜のパターンは、半導体基板上で各々の光電変換領域２を受光用の窓部として開口する状態に形成されるものである。
【００３３】
＜第１の実施の形態＞
図２〜図１２は本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図である。まず、図２（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、シリコン等の半導体基板１１上に、第１絶縁膜となるゲート絶縁膜として、例えば酸化シリコン（ＳｉＯ2）膜１２を熱酸化法により３０ｎｍの膜厚で形成し、続いて転送電極層として、例えばポリシリコン膜１３をＣＶＤ法により２００ｎｍの膜厚で形成する。さらに、第２絶縁膜として、例えば酸化シリコン（ＳｉＯ2）膜１４をＣＶＤ法により１００ｎｍの膜厚で形成した後、リソグラフィーにより転送電極を区切るための上記溝部５のパターンに対応するスリット形状の開口１５をもつレジスト膜１６を形成する。なお、酸化シリコン膜（ゲート絶縁膜）１２を形成する前の半導体基板１１には、すでにそれ以前の工程でフォトダイオード等の光電変換機能部分が形成されているものとする。
【００３４】
次に、図３（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上層の酸化シリコン膜１４とその下のポリシリコン膜１３に対してドライエッチング法により溝部分の穴あけ加工を行なった後、酸素プラズマ処理により上記のレジスト膜１６を除去する。続いて、酸化シリコン膜１４を覆う状態で基板全面に絶縁膜として例えば窒化シリコン（ＳｉＮ）膜１７をＣＶＤ法により１００ｎｍの膜厚で形成した後、異方性エッチング法により全面エッチバックを行なうことにより、溝部分にのみ窒化シリコン膜１７を残すようにする。この段階で、半導体基板１１上に窒化シリコンからなる上記溝部５が形成されることになる。
【００３５】
次に、図４（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記窒化シリコン膜１７を覆う状態で半導体基板１１の全面（以下、「基板全面」）に酸化シリコン（ＳｉＯ2）膜をＣＶＤ法により１００ｎｍの膜厚で形成して上記第２絶縁膜の膜厚を厚くした後、導電膜として例えばポリシリコン膜１８をＣＶＤ法により１００ｎｍの膜厚で形成する。さらに、ポリシリコン膜１８を覆う状態で基板全面に絶縁膜として例えば窒化シリコン膜１９をＣＶＤ法により１００ｎｍの膜厚で形成した後、リソグラフィーにより並列配線のパターンに対応するレジスト膜２０を形成し、そのレジスト膜２０をマスクとして異方性エッチング法により窒化シリコン膜１９とポリシリコン膜１８を加工する。これにより、並列配線のパターンに合わせて、ポリシリコン膜１８と窒化シリコン膜１９の２層構造を有するパターンが、所定のパターンとして、半導体基板１１上に形成される。ここで記述する「所定のパターン」は、平面的にみて上記並列配線６のパターンと同一のパターンとなる。
【００３６】
次に、図５（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記レジスト膜２０を除去した後、絶縁膜として例えば酸化シリコン膜２１をＨＤＰ−ＣＶＤ法により５００ｎｍの膜厚で形成した後、窒化シリコン膜１９の表面が現れるまで酸化シリコン膜２１をＣＭＰ法により平坦化研磨する。
【００３７】
次に、図６（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、リソグラフィーにより転送電極のパターンに対応するレジスト膜２２を形成する。レジスト膜２２は、半導体基板１１上に格子状のパターンで形成される。この場合、垂直方向におけるレジスト膜２２のパターンの幅Ｗ１は、リソグラフィーの合わせずれを考慮して、前述のように並列配線のパターンに合わせて形成された所定のパターンの幅（垂直方向のパターン幅）Ｗ２よりも十分に（例えば、Ｗ１＝Ｗ２−０．１μｍ程度に）細く形成する。ただし、所定のパターンを構成するように垂直方向で隣り合う２本の窒化シリコン膜１９の間に位置する酸化シリコン膜２１の表面はレジスト膜２２で覆うようにする。次いで、レジスト膜２２をマスクとして、例えば、マグネトロンエッチャを用いて、酸化シリコンと窒化シリコンのエッチング選択比の高い異方性エッチング法により、酸化シリコン膜１４を加工した後、引き続き、ＩＣＰ（誘導結合プラズマ）エッチャを用いて、ポリシリコンと窒化シリコンのエッチング選択比の高い異方性エッチング法により、ポリシリコン膜１３を加工する。これにより、転送電極層としてのポリシリコン膜１３がパターン化（パターニング）される。転送電極層のパターン化に際しては、所定のパターンを構成する窒化シリコン膜１９をエッチングのマスクとして利用するために、エッチングによって除去しようとする材料のエッチング量に比較して、窒化シリコンのエッチング量が十分に（例えば、エッチング選択比で１５程度に）小さくなる条件で、エッチング選択比の高い異方性エッチング法を採用している。この段階で、半導体基板１１上にポリシリコンからなる転送電極３のパターンが形成されることになる。以下に、酸化シリコン膜１４の加工条件の一例を示す。
【００３８】
＜酸化シリコン膜の加工条件＞
Ｃ4Ｆ8／Ｏ2／Ａｒ＝６／２／５００ｓｃｃｍ
ＲＦ＝１５００Ｗ
Pressure＝８．０Ｐａ
基板温度＝２０℃
【００３９】
次に、図７（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、異方性エッチング法により酸化シリコン膜（ゲート絶縁膜）１２の薄膜化を行なうことにより、垂直方向で上記光電変換領域２を介して隣り合う転送電極（ポリシリコン膜１３）間に位置する酸化シリコン膜１２の膜厚を１５ｎｍ程度になるようにする。エッチングは、例えばマグネトロンエッチャを用いて上記の＜酸化シリコン膜の加工条件＞を適用して行なう。その後、イオンインプランテーションを行ない、ダメージ除去のための９００℃のアニール処理を行なう。
【００４０】
次に、図８（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、酸素プラズマ処理により上記レジスト膜２２を除去した後、基板全面にアモルファス水素化炭素（a-C:H）膜２３をＰ（プラズマ）−ＣＶＤ法により６００ｎｍの膜厚で形成する。続いて、窒化シリコン膜１９の表面が現れるまでアモルファス水素化炭素膜２３をＣＭＰ法により平坦化研磨した後、窒化シリコン膜１９をホット燐酸溶液で除去し、さらにポリシリコン膜１８を異方性エッチング法により除去することにより、並列配線のパターンと同一のパターンとなる断面凹状の溝パターン２４を形成する。溝パターン２４は、転送電極となるポリシリコン膜１３の上に並列に２本形成される。ポリシリコン膜１８のエッチングは、例えばＩＣＰエッチャを用いて以下の条件で行なう。
【００４１】
＜ポリシリコン膜の加工条件＞
ＨＢｒ／Ｈｅ−Ｏ２＝１６０／１０ｓｃｃｍ
Ｓｐ（ソースパワー）／Ｂｐ（バイアスパワー）＝４７５／６０Ｗ
Pressure＝１０ｍＴ
基板温度＝４５℃
【００４２】
次に、図９（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、リソグラフィーにより上記コンタクト部７ａ，７ｂのパターンに対応する矩形の開口２５をもつレジスト膜２６を形成した後、このレジスト膜２６をマスクとして異方性エッチング法によりポリシリコン膜（転送電極層）１３の表面が露出する深さで酸化シリコン膜１４にコンタクトホール（不図示）を開口する。その後、レジスト膜２６を除去しておく。
【００４３】
次に、図１０（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、並列配線を形成する、少なくとも転送電極材料（本形態例ではポリシリコン）よりも低抵抗の金属膜（導電膜）として、例えばタングステン膜２７を基板全面にＣＶＤ法により１００ｎｍの膜厚で形成した後、異方性エッチング法により全面エッチバックを行なうことにより、上記溝パターン２４にのみタングステン膜２７が残るようにする。この段階で、半導体基板１１上にタングステンからなる並列配線（シャント配線）６が形成されることになる。これにより、上述のようにポリシリコン膜１８と窒化シリコン膜１９の２層構造で形成した所定のパターン部分に、当該所定のパターンに代わって、タングステンからなる並列配線６のパターンが形成される。また、タングステン膜２７を形成する工程では、その前の工程で酸化シリコン膜１４に開口させたコンタクトホールがタングステンによって埋め込まれる。このため、タングステン膜２７の形成と同じ工程でコンタクト部７ａ，７ｂが形成される。
【００４４】
次に、図１１（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、酸素プラズマ処理により上記アモルファス水素化炭素膜２３を除去した後、基板全面に第３絶縁膜として例えば窒化シリコン膜２８をＣＶＤ法により６０ｎｍの膜厚で形成する。続いて、窒化シリコン膜２８を覆う状態で基板全面に第４絶縁膜として例えば酸化シリコン膜２９をＣＶＤ法により３０ｎｍの膜厚で形成した後、酸化シリコン膜２９を覆う状態で基板全面に遮光膜となる金属膜として例えばタングステン膜３１をスパッタ法により１５０ｎｍの膜厚で形成する。次いで、タングステン膜３１を覆う状態で基板全面に第５絶縁膜として例えば酸化シリコン膜３２をスパッタ法により６０ｎｍの膜厚で形成する。この場合、転送電極となるポリシリコン膜１３上で、遮光膜となるタングステン膜３１の上面を被覆する酸化シリコン膜３２の膜厚は６０ｎｍとなるが、当該酸化シリコン膜３２をスパッタ法で形成すると、タングステン膜３１の側壁部分に対するカバレッジや、凹形状にへこんでいる転送電極間のタングステン膜３１に対するカバレッジが低くなる。このため、タングステン膜３１の側壁部分を被覆する酸化シリコン膜３２の膜厚や、転送電極間のタングステン膜３１を被覆する酸化シリコン膜３２の膜厚は、それぞれ、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚（６０ｎｍ）よりも薄い３０ｎｍ程度となる。その後、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２の上に、リソグラフィーにより遮光膜のパターンに対応するレジスト膜３３を形成する。この場合、レジスト膜３３のパターンは、平面的にみて遮光膜のパターンと同一のパターンとなる。ただし、レジスト膜３３のパターンの幅（垂直方向のパターン幅）Ｗ３は、リソグラフィーの合わせずれを考慮して、当該合わせずれの最大許容量だけレジスト膜３３がずれた状態（図示の状態）で形成されても、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２のパターン幅Ｗ４内にレジスト膜３３のパターン幅Ｗ３が収まる程度に小さく設定されている。
【００４５】
次に、図１２（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記レジスト膜３３をマスクとして酸化シリコン膜３２を異方性エッチング法により加工した後、上記レジスト膜３３を除去し、次いでタングステン膜３１を異方性エッチング法により加工する。その際、酸化シリコン膜３２の異方性エッチングでは、そのエッチング量を、垂直方向で隣り合う転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚相当に設定する。これにより、酸化シリコン膜３２の異方性エッチングでは、垂直方向で隣り合う転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２が完全に除去される。このため、当該除去部分でタングステン膜３２が露出した状態となる。また、タングステン膜３２の異方性エッチングでは、転送電極間に露出しているタングステン膜３２だけが除去される。このため、当該除去部分で酸化シリコン膜２９が露出した状態となり、当該露出領域が上記光電変換領域２となる。
【００４６】
以上述べた製造方法により、半導体基板１１上に酸化シリコン膜１２を介して形成された、転送電極となるポリシリコン膜１３と、このポリシリコン膜１３上に酸化シリコン膜１４を介して形成された、並列配線となるタングステン膜２７と、半導体基板１１上に酸化シリコン膜１２、ポリシリコン膜１３、酸化シリコン膜１４及びタングステン膜２７を覆う状態で形成された、第３絶縁膜となる窒化シリコン膜２８と、半導体基板１１上に窒化シリコン膜２８を覆う状態で形成された、第４絶縁膜となる酸化シリコン膜２９と、半導体基板１１上に酸化シリコン膜２９を覆う状態でかつ転送電極となるポリシリコン膜１３間で光電変換領域となる部分を開口する状態で形成された、遮光膜となるタングステン膜３１と、半導体基板１１上でタングステン膜３１を覆う状態でかつ転送電極となるポリシリコン膜１３間で光電変換領域となる部分を開口する状態で形成された、第５絶縁膜となる酸化シリコン膜３２とを有する電荷結合素子が得られる。
【００４７】
上記の製造方法においては、ポリシリコン膜１８と窒化シリコン膜１９の２層構造からなる所定のパターンを並列配線６のパターンに合わせて形成し、当該所定のパターンを用いて、転送電極層となるポリシリコン膜１３をパターン化することにより、半導体基板１１上にポリシリコンからなる転送電極３のパターンを形成している。そして、その後の工程では、所定のパターンを構成しているポリシリコン膜１８と窒化シリコン膜１９をエッチングによって除去することにより、並列配線のパターンと同一のパターンとなる溝パターン２４を形成し、この溝パターン２４をタングステン膜２７の成膜によりタングステンで埋め込むことにより、コンタクト部７ａ，７ｂと同時に並列配線６のパターンを形成している。これにより、転送電極３のパターンに対して自己整合的に並列配線６のパターンが形成されるようになる。このため、リソグラフィーの合わせずれによる光電変換領域の減少を回避することができる。したがって、上記図１２（Ｂ）に寸法Ｌで示す光電変換領域を大きく確保し、高感度の電荷結合素子を製造することが可能になる。
【００４８】
また、上記の製造方法においては、転送電極層となるポリシリコン膜１３上でタングステン膜（遮光膜）３１を覆っている酸化シリコン膜３２の膜厚が、垂直方向で隣り合う転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚よりも厚くなるように、酸化シリコン膜３２をスパッタ法によって形成している。このため、レジスト膜３３をマスクとして酸化シリコン膜３２を異方性エッチング法により加工する場合は、転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚相当（３０ｎｍ相当）分だけ、エッチングによって酸化シリコン膜３２を除去すればよい。その際、例えば、レジスト膜３３を形成する際のリソグラフィーの合わせずれにより、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２の肩部がエッチングで削られるとしても、その部分をエッチング厚よりも厚く形成しておくことにより、その差分相当（本形態では３０ｎｍ相当）の厚さで酸化シリコン膜３２を残すことができる。このため、タングステン膜３１を異方性エッチング法により加工する場合に、タングステン膜３１の肩部が酸化シリコン膜３２で確実に保護されるようになる。したがって、遮光膜となるタングステン膜３１の角が削れて遮光特性が劣化することを有効に防止することができる。その結果、スミア特性の劣化を抑制することが可能となる。
【００４９】
＜第２の実施の形態＞
図１３〜図２１は本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図である。なお、本第２の実施の形態においては、上記第１の実施の形態で挙げた構成要素と実質同様の部分に同じ参照符号を付して説明する。まず、上記図２及び図３を用いて説明した工程と同様の手順で、半導体基板１１上に、第１絶縁膜となる酸化シリコン膜（ゲート絶縁膜）１２、転送電極層となるポリシリコン膜１３及び第２絶縁膜となる酸化シリコン膜１４を形成するとともに、溝部５の部分に窒化シリコン膜１７を残すように形成する。
【００５０】
次に、図１３（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記窒化シリコン膜１７を覆う状態で半導体基板１１の全面（以下、「基板全面」）にＨＴＯ膜（酸化シリコン膜）を１００ｎｍの膜厚で形成して上記第２絶縁膜の膜厚を厚くした後、リソグラフィーにより上記コンタクト部７ａ，７ｂのパターンに対応する矩形の開口２５をもつレジスト膜２６を形成し、その後、レジスト膜２６をマスクとして異方性エッチング法によりポリシリコン膜（転送電極層）１３の表面が露出する深さで酸化シリコン膜１４にコンタクトホール（不図示）を開口する。その後、レジスト膜２６を除去しておく。
【００５１】
次に、図１４（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、並列配線を形成する、少なくとも転送電極材料（本形態例ではポリシリコン）よりも低抵抗の金属膜（導電膜）として、例えばタングステン膜４１を基板全面にＣＶＤ法により１００ｎｍの膜厚で形成した後、当該タングステン膜４１を覆う状態で基板全面に絶縁膜として例えば窒化シリコン膜４２をＣＶＤ法により１００ｎｍの膜厚で形成する。続いて、リソグラフィーにより並列配線のパターンに対応するレジスト膜２０を形成した後、そのレジスト膜２０をマスクとして異方性エッチング法により窒化シリコン膜４２とタングステン膜４１を加工する。これにより、並列配線のパターンに合わせて、タングステン膜４１と窒化シリコン膜４２の２層構造を有するパターンが、所定のパターンとして、半導体基板１１上に形成される。ここで記述する「所定のパターン」は、平面的にみて上記並列配線６のパターンと同一のパターンとなる。また、所定のパターンを形成するタングステン膜４１と窒化シリコン膜４２のうち、タングステン膜４１は、実質的に上記ポリシリコン膜１８の代わりに形成され、半導体基板１１上では最終的に並列配線（シャント配線）６を構成するものとなる。一方、窒化シリコン膜４２は、上記窒化シリコン膜１９と同等のものとして形成され、後工程で転送電極層のパターン化に用いられる。また、タングステン膜４１を形成する工程では、その前の工程で酸化シリコン膜１４に開口させたコンタクトホールがタングステンによって埋め込まれる。このため、タングステン膜４１の形成と同じ工程でコンタクト部７ａ，７ｂが形成される。
【００５２】
次に、図１５（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記レジスト膜２０を除去した後、絶縁膜として例えば酸化シリコン膜４３をＨＤＰ−ＣＶＤ法により５００ｎｍの膜厚で形成し、次いで窒化シリコン膜４２の表面が現れるまで酸化シリコン膜４３をＣＭＰ法により平坦化研磨する。
【００５３】
次に、図１６（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、リソグラフィーにより転送電極のパターンに対応するレジスト膜２２を形成する。レジスト膜２２は、半導体基板１１上に格子状のパターンで形成される。この場合、垂直方向におけるレジスト膜２２のパターンの幅Ｗ１は、リソグラフィーの合わせずれを考慮して、前述のように並列配線のパターンに合わせて形成された所定のパターンの幅（垂直方向のパターン幅）Ｗ２よりも十分に（例えば、Ｗ１＝Ｗ２−０．１μｍ程度に）細く形成する。ただし、所定のパターンを構成するように垂直方向で隣り合う２本の窒化シリコン膜４２の間に位置する酸化シリコン膜４３の表面はレジスト膜２２で覆うようにする。次いで、レジスト膜２２をマスクとして、例えば、マグネトロンエッチャを用いて、酸化シリコンと窒化シリコンのエッチング選択比の高い異方性エッチング法により、酸化シリコン膜１４を加工した後、引き続き、ＩＣＰ（誘導結合プラズマ）エッチャを用いて、ポリシリコンと窒化シリコンのエッチング選択比の高い異方性エッチング法により、ポリシリコン膜１３を加工する。これにより、転送電極層としてのポリシリコン膜１３がパターン化（パターニング）される。転送電極層のパターン化に際しては、所定のパターンを構成する窒化シリコン膜４２をエッチングのマスクとして利用するために、エッチングによって除去しようとする材料のエッチング量に比較して、窒化シリコンのエッチング量が十分に（例えば、エッチング選択比で１５程度に）小さくなる条件で、エッチング選択比の高い異方性エッチング法を採用している。この段階で、半導体基板１１上にポリシリコンからなる転送電極３のパターンが形成されることになる。以下に、酸化シリコン膜１４の加工条件の一例を示す。
【００５４】
＜酸化シリコン膜の加工条件＞
Ｃ4Ｆ8／Ｏ2／Ａｒ＝６／２／５００ｓｃｃｍ
ＲＦ＝１５００Ｗ
Pressure＝８．０Ｐａ
基板温度＝２０℃
【００５５】
次に、図１７（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、異方性エッチング法により酸化シリコン膜（ゲート絶縁膜）１２の薄膜化を行なうことにより、垂直方向で上記光電変換領域２を介して隣り合う転送電極（ポリシリコン膜１３）間に位置する酸化シリコン膜１２の膜厚を１５ｎｍ程度になるようにする。エッチングは、例えばマグネトロンエッチャを用いて上記の＜酸化シリコン膜の加工条件＞を適用して行なう。その後、イオンインプランテーションを行ない、ダメージ除去のための９００℃のアニール処理を行なう。
【００５６】
次に、図１８（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、酸素プラズマ処理により上記レジスト膜２２を除去した後、基板全面にレジスト膜４４を塗布法により１０００ｎｍの膜厚で形成し、次いで窒化シリコン膜４２の表面が露出するまで酸素プラズマ処理によりレジスト膜４４をエッチバックする。
【００５７】
次に、図１９（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、窒化シリコン／酸化シリコンのエッチング選択比が「１」となる条件を適用して、タングステン膜４１上の窒化シリコン膜４２と当該窒化シリコン膜４２のパターン間の酸化シリコン膜４３を除去する。その後、酸素アッシング処理によりレジスト膜４４を除去する。この段階で、半導体基板１１上にタングステンからなる並列配線（シャント配線）６がパターン化されたかたちで残ることになる。これにより、上述のようにタングステン膜４１と窒化シリコン膜４２の２層構造で形成した所定のパターン部分に、タングステンからなる並列配線６のパターンが形成される。
【００５８】
次に、図２０（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、基板全面に第３絶縁膜として例えば窒化シリコン膜２８をＣＶＤ法により６０ｎｍの膜厚で形成する。続いて、窒化シリコン膜２８を覆う状態で基板全面に第４絶縁膜として例えば酸化シリコン膜２９をＣＶＤ法により３０ｎｍの膜厚で形成した後、酸化シリコン膜２９を覆う状態で基板全面に遮光膜となる金属膜として例えばタングステン膜３１をスパッタ法により１５０ｎｍの膜厚で形成する。次いで、タングステン膜３１を覆う状態で基板全面に第５絶縁膜として例えば酸化シリコン膜３２をスパッタ法により６０ｎｍの膜厚で形成する。この場合、転送電極となるポリシリコン膜１３上で、遮光膜となるタングステン膜３１の上面を被覆する酸化シリコン膜３２の膜厚は６０ｎｍとなるが、当該酸化シリコン膜３２をスパッタ法で形成すると、タングステン膜３１の側壁部分に対するカバレッジや、凹形状にへこんでいる転送電極間のタングステン膜３１に対するカバレッジが低くなる。このため、タングステン膜３１の側壁部分を被覆する酸化シリコン膜３２の膜厚や、転送電極間のタングステン膜３１を被覆する酸化シリコン膜３２の膜厚は、それぞれ、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚（６０ｎｍ）よりも薄い３０ｎｍ程度となる。その後、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２の上に、リソグラフィーにより遮光膜のパターンに対応するレジスト膜３３を形成する。この場合、レジスト膜３３のパターンは、平面的にみて遮光膜のパターンと同一のパターンとなる。ただし、レジスト膜３３のパターンの幅（垂直方向のパターン幅）Ｗ３は、リソグラフィーの合わせずれを考慮して、当該合わせずれの最大許容量だけレジスト膜３３がずれた状態（図示の状態）で形成されても、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２のパターン幅Ｗ４内にレジスト膜３３のパターン幅Ｗ３が収まる程度に小さく設定されている。
【００５９】
次に、図２１（Ａ）の平面図及び同図（Ｂ）のＤ−Ｄ′断面図に示すように、上記レジスト膜３３をマスクとして酸化シリコン膜３２を異方性エッチング法により加工した後、上記レジスト膜３３を除去し、次いでタングステン膜３１を異方性エッチング法により加工する。その際、酸化シリコン膜３２の異方性エッチングでは、そのエッチング量を、垂直方向で隣り合う転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚相当に設定する。これにより、垂直方向で隣り合う転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２が完全に除去される。このため、当該除去部分でタングステン膜３２が露出した状態となる。また、タングステン膜３２の異方性エッチングでは、転送電極間に露出しているタングステン膜３２だけが除去される。このため、当該除去部分で酸化シリコン膜２９が露出した状態となり、当該露出領域が上記光電変換領域２となる。
【００６０】
以上述べた製造方法により、半導体基板１１上に酸化シリコン膜１２を介して形成された、転送電極となるポリシリコン膜１３と、このポリシリコン膜１３上に酸化シリコン膜１４を介して形成された、並列配線となるタングステン膜４１と、半導体基板１１上に酸化シリコン膜１２、ポリシリコン膜１３、酸化シリコン膜１４及びタングステン膜４１を覆う状態で形成された、第３絶縁膜となる窒化シリコン膜２８と、半導体基板１１上に窒化シリコン膜２８を覆う状態で形成された、第４絶縁膜となる酸化シリコン膜２９と、半導体基板１１上に酸化シリコン膜２９を覆う状態でかつ転送電極となるポリシリコン膜１３間で光電変換領域となる部分を開口する状態で形成された、遮光膜となるタングステン膜３１と、半導体基板１１上でタングステン膜３１を覆う状態でかつ転送電極となるポリシリコン膜１３間で光電変換領域となる部分を開口する状態で形成された、第５絶縁膜となる酸化シリコン膜３２とを有する電荷結合素子が得られる。
【００６１】
上記の製造方法においては、タングステン膜４１と窒化シリコン膜４２の２層構造からなる所定のパターンを並列配線６のパターンに合わせて形成し、当該所定のパターンを用いて、転送電極層となるポリシリコン膜１３をパターン化することにより、半導体基板１１上にポリシリコンからなる転送電極３のパターンを形成している。そして、その後の工程では、所定のパターンを構成しているタングステン膜４１と窒化シリコン膜４２のうち、上層の窒化シリコン膜４２をエッチングによって除去することにより、下層に残ったタングステン膜４１で並列配線６のパターンを形成している。これにより、転送電極３のパターンに対して自己整合的に並列配線６のパターンが形成されるようになる。このため、リソグラフィーの合わせずれによる光電変換領域の減少を回避することができる。したがって、上記図２１（Ｂ）に寸法Ｌで示す光電変換領域を大きく確保し、高感度の電荷結合素子を製造することが可能になる。
【００６２】
また、上記の製造方法においては、上記第１の実施の形態と同様に、転送電極層となるポリシリコン膜１３上でタングステン膜（遮光膜）３１を覆っている酸化シリコン膜３２の膜厚が、垂直方向で隣り合う転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚よりも厚くなるように、酸化シリコン膜３２をスパッタ法によって形成している。このため、レジスト膜３３をマスクとして酸化シリコン膜３２を異方性エッチング法により加工する場合は、転送電極間でタングステン膜３１を覆っている酸化シリコン膜３２の膜厚相当（３０ｎｍ相当）分だけ、エッチングによって酸化シリコン膜３２を除去すればよい。その際、例えば、レジスト膜３３を形成する際のリソグラフィーの合わせずれにより、ポリシリコン膜１３上でタングステン膜３１を覆っている酸化シリコン膜３２の肩部がエッチングで削られるとしても、その部分をエッチング厚よりも厚く形成しておくことにより、その差分相当（本形態では３０ｎｍ相当）の厚さで酸化シリコン膜３２を残すことができる。このため、タングステン膜３１を異方性エッチング法により加工する場合に、タングステン膜３１の肩部が酸化シリコン膜３２で確実に保護されるようになる。したがって、遮光膜となるタングステン膜３１の角が削れて遮光特性が劣化することを有効に防止することができる。その結果、スミア特性の劣化を抑制することが可能となる。
【００６３】
なお、並列配線を構成する金属膜（導電膜）や遮光膜を構成する金属膜は、上記第１の実施の形態及び第２の実施の形態で挙げたタングステンに限らず、例えば、アルミニウム、チタン、窒化チタン、窒化タングステン、銅、タンタル、窒化タンタル、ルテニウム、モリブデンなどの金属膜あるいはそれらの金属を積層した積層膜であってもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明で製造対象とする電荷結合素子のレイアウトを示す平面図である。
【図２】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その１）である。
【図３】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その２）である。
【図４】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その３）である。
【図５】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その４）である。
【図６】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その５）である。
【図７】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その６）である。
【図８】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その７）である。
【図９】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その８）である。
【図１０】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その９）である。
【図１１】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その１０）である。
【図１２】本発明の第１の実施の形態に係る電荷結合素子の製造方法を説明する図（その１１）である。
【図１３】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その１）である。
【図１４】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その２）である。
【図１５】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その３）である。
【図１６】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その４）である。
【図１７】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その５）である。
【図１８】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その６）である。
【図１９】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その７）である。
【図２０】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その８）である。
【図２１】本発明の第２の実施の形態に係る電荷結合素子の製造方法を説明する図（その９）である。
【図２２】従来の電荷結合素子の製造方法を説明する図（その１）である。
【図２３】従来の電荷結合素子の製造方法を説明する図（その２）である。
【図２４】従来の電荷結合素子の製造方法を説明する図（その３）である。
【図２５】従来の電荷結合素子の製造方法を説明する図（その４）である。
【図２６】従来の電荷結合素子の製造方法を説明する図（その５）である。
【図２７】従来の電荷結合素子の製造方法を説明する図（その６）である。
【図２８】従来の電荷結合素子の製造方法を説明する図（その７）である。
【図２９】従来の電荷結合素子の製造方法を説明する図（その８）である。
【図３０】従来の電荷結合素子の製造方法を説明する図（その９）である。
【図３１】従来の電荷結合素子の製造方法を説明する図（その１０）である。
【図３２】従来の電荷結合素子の製造方法の問題点を説明する図（その１）である。
【図３３】従来の電荷結合素子の製造方法の問題点を説明する図（その２）である。
【図３４】従来の電荷結合素子の製造方法の問題点を説明する図（その３）である。
【図３５】従来の電荷結合素子の製造方法の問題点を説明する図（その４）である。
【符号の説明】
【００６５】
１…電荷結合素子、２…光電変換領域、３…転送電極、４…垂直転送チャネル、６…並列配線、１１…半導体基板、１２…酸化シリコン膜、１３…ポリシリコン膜、１４…酸化シリコン膜、２７…タングステン膜、２８…窒化シリコン膜、２９…酸化シリコン膜、３１…タングステン膜、３２…酸化シリコン膜、４１…タングステン膜
【図１】
2009224359.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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