(57)【要約】      （修正有）【課題】イオン注入時における意図しないスパッタリング現象を防止し、基板表面に意図しない段差形状が生じないようにすることができる半導体装置の製造方法を提供する。【解決手段】まず、半導体層が積層形成された半導体基板の表面に第１のシリコン酸化膜を形成する。次に、第１のシリコン酸化膜をパターニングし、所定形状のマスク２１を形成し、その後、半導体基板の表面全体に第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜２２による保護膜を形成する。この保護膜が形成された状態で半導体基板の表面側から半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで半導体層内部に埋め込み酸化膜層による絶縁膜を形成する。マスク２１を形成した後に第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜２２による保護膜を形成していることで、イオン注入工程時における意図しないスパッタリング現象が防止される。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体層が積層形成された半導体基板の表面に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜をパターニングし、所定形状のマスクを形成する工程と、
前記マスクを形成した後、前記半導体基板の表面全体に前記第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜による保護膜を形成する工程と、
前記保護膜が形成された状態で前記半導体基板の表面側から前記半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで前記半導体層内部に埋め込み酸化膜層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板として、シリコン基板上に絶縁膜を介して前記半導体層が積層形成されたＳＯＩ(Silicon On Insulator)基板を用い、
前記半導体層内部に、前記マスクの形成領域に対応する部分が肉厚とされた光導波路を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ(Silicon On Insulator)基板を用いた半導体装置の製造方法に関し、特に、ＳＩＭＯＸ(Separation by IMplanted OXygen)法を用いてＳＯＩ基板内部に埋め込み酸化膜層（ＢＯＸ層（Buried Oxide layer））を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＳＯＩ基板を用いた半導体装置が種々開発されている。図１０（Ａ）は、ＳＯＩ基板の基本構造を示している。ＳＯＩ基板は、シリコン基板１１１上に、絶縁膜１１２を介して半導体層（シリコン単結晶層）１１３が形成された構造となっている。絶縁膜１１２は、例えばシリコン酸化膜による埋め込み酸化膜層である。このようなＳＯＩ基板は、周知のＳＩＭＯＸ法や貼り合わせ法などで製造される。
【０００３】
特許文献１には、図１０（Ａ）に示したＳＯＩ基板を用いて、ＳＩＭＯＸ法により半導体層１１３の内部にリッジ型の光導波路を形成する方法が開示されている。図１０（Ｂ）〜（Ｄ）は、その製造方法を示している。この製造方法ではまず、ＳＯＩ基板の表面（半導体層１１３の表面）に、熱酸化によりシリコン酸化膜（ＳｉＯ2）を形成し、その後にパターニングを行うことで、図１０（Ｂ）に示したように、所望とする光導波路のパターンに対応した、シリコン酸化膜よりなるマスク１２１を形成する。次に、ＳＯＩ基板の表面にマスク１２１が配置された状態で、図１０（Ｃ）に示すように、酸素イオンを注入し、半導体層１１３内部に酸素イオン注入層１３１を形成する。この場合、マスク１２１が配置された部分ではこのマスク１２１でイオン速度が減速されるため酸素イオンは浅く注入され、一方マスク１２１が配置されていない部分では酸素イオンが深く注入される。これにより、半導体層１１３は酸素イオン注入層１３１を介して深さ方向に第１の半導体層１１３Ａと第２の半導体層１１３Ｂとに２分される。
【０００４】
次に、酸素イオン注入層１３１が形成された状態で、ＳＯＩ基板に高温アニール処理を施し、注入された酸素イオンと第１の半導体層１１３Ａおよび第２の半導体層１１３Ｂのシリコンとを反応させて、図１０（Ｄ）に示したように、半導体層１１３内部（第１の半導体層１１３Ａと第２の半導体層１１３Ｂとの間）に、埋め込み酸化膜層（シリコン酸化膜）である絶縁膜１１４を形成する。なお、マスク１２１は、アニール処理前または後、あるいはある程度アニールを行った後に除去される。これにより、図１０（Ｄ）に示したように、第１の半導体層１１３Ａにおいて、絶縁膜１１２と絶縁膜１１４との間で、マスクの形成領域に対応する部分に肉厚部が形成される。ここで、第１の半導体層１１３Ａを構成するシリコン（Ｓｉ）の屈折率は３．５程度であり、絶縁膜１１４および絶縁膜１１２を構成するシリコン酸化膜（ＳｉＯ2）の屈折率は１．５程度であることから、第１の半導体層１１３Ａの肉厚部をコアとし、この肉厚部の上下の絶縁膜１１４および絶縁膜１１２をクラッドとすることで、コアとクラッドとの間で高い屈折率差が得られ、光を屈折率の高いコアの部分に導波することができる。すなわち、第１の半導体層１１３Ａの肉厚部が光導波路１４０として機能する。なお、図１０（Ｄ）において、光導波路１４０は紙面に垂直な方向に延在することで、例えば直線状に光の経路が形成されている。
【０００５】
特許文献１にはまた、図１０（Ｄ）に示したようなリッジ型の光導波路１４０を用いてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）としてのＭＯＳトランジスタを構成した半導体装置の発明が開示されている。ＭＩＳＦＥＴでは、光導波路を光が導波する際に生じるＴＰＡ(Two Photon Absorption：２光子吸収）現象により発生するキャリアが検知される。ＭＩＳＦＥＴは、通常のＣＭＯＳプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
【０００６】
【特許文献１】特開２００７−１４９７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、固体の基板表面にイオンビームを照射すると、イオンが基板内に留まる。これがイオン注入であるが、一方でイオン注入に伴って基板表面近傍で基板を構成する原子がノックオンされ、基板表面近傍の原子が放出される。これはスパッタリング現象と呼ばれている。基板表面が何も保護されていない状態では、そのスパッタリング現象により、イオン注入時に基板表面がエッチングされてしまう。
【０００８】
ここで、一般に通常の半導体形成工程におけるイオン注入工程では、設計されていない原子が基板内にイオン注入されることを防止するために、図１１に示したように、シリコン層２１１の上部に薄いシリコン酸化膜（ＳｉＯ2）２１２を配置し、その上にレジスト２１３などによるパターンを形成した状態でイオン注入を行う方法が採用されている。これは、設計されていない原子が異なる加速電圧により加速されてくる現象を利用して、異なる加速電子で加速されてきた原子をシリコン酸化膜２１２内に留まらせ、後にシリコン酸化膜２１２を剥離することにより、基板の純度を保つ方法である。このことにより結果的にイオン注入時の上記スパッタリング現象は防止されていることとなっている。しかしながら、ＳＩＭＯＸ法を用いた光導波路の製造方法においては、イオン注入電圧が高いこと、高ドーズであることによりマスク材料の選定がＳｉＯ2材料に絞られている。このため、図１１に示した方法をＳＩＭＯＸ法でのイオン注入工程に単純に適用しようとすると、マスクとスパッタリング現象防止用のシリコン酸化膜とが同じ材料となってしまうが、そのような膜構成は通常の半導体形成工程と同様の方法で形成することは困難である。例えば、スパッタリング現象防止用のシリコン酸化膜を形成した後、同材料のシリコン酸化膜を用いて所望とするマスクパターン形状を形成するのは製造上、困難である。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、イオン注入時における意図しないスパッタリング現象を防止し、基板表面に意図しない段差形状が生じないようにすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体層が積層形成された半導体基板の表面に第１のシリコン酸化膜を形成する工程と、第１のシリコン酸化膜をパターニングし、所定形状のマスクを形成する工程と、マスクを形成した後、半導体基板の表面全体に第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜による保護膜を形成する工程と、保護膜が形成された状態で半導体基板の表面側から半導体層内部に酸素イオンを注入し、その後に熱処理を施すことで半導体層内部に埋め込み酸化膜層を形成する工程とを含むものである。
【００１１】
本発明の半導体装置の製造方法では、第１のシリコン酸化膜をパターニングして所定形状のマスクを形成した後、半導体基板の表面全体に第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜による保護膜が形成される。その保護膜が形成された状態で半導体基板の表面側から半導体層内部にイオン注入を行う。これにより、イオン注入時における意図しないスパッタリング現象が防止される。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、第１のシリコン酸化膜をパターニングして所定形状のマスクを形成した後、半導体基板の表面全体に第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜による保護膜を形成し、その保護膜が形成された状態で半導体基板の表面側から半導体層内部にイオン注入を行うようにしたので、イオン注入時における意図しないスパッタリング現象を保護膜により防止することができる。これにより、基板表面に意図しない段差形状が生じないようにすることができる。また、保護膜の形成を、マスクのパターニング工程の後に行うようにしたので、マスクパターンを所望の形状に保つことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の一実施の形態に係る半導体装置の製造方法によって製造される、光導波路を有する半導体装置の一構成例を示している。この半導体装置は、後述するＳＯＩ基板１０（図５（Ａ）参照）をＳＩＭＯＸ法により加工して製造されるものである。この半導体装置は、シリコン基板１１を備え、このシリコン基板１１の上に、絶縁膜１２と、第１の半導体層（シリコン単結晶層）１３Ａと、絶縁膜１４と、第２の半導体層（シリコン単結晶層）１３Ｂとが順に積層形成された構成となっている。絶縁膜１２および絶縁膜１４は、シリコン酸化膜（ＳｉＯ2）による埋め込み酸化膜層（ＢＯＸ層）である。
【００１４】
第１の半導体層１３Ａは、絶縁膜１２と絶縁膜１４との間で肉厚部を有している。第１の半導体層１３Ａにおいて、この肉厚部の長手方向が光の経路となるリッジ型の光導波路４０が形成されている。より詳しくは、第１の半導体層１３Ａを構成するシリコン（Ｓｉ）の屈折率は３．５程度であり、絶縁膜１４および絶縁膜１２を構成するシリコン酸化膜（ＳｉＯ2）の屈折率は１．５程度であることから、第１の半導体層１３Ａの肉厚部をコアとし、この肉厚部の上下の絶縁膜１４および絶縁膜１２をクラッドとすることで、コアとクラッドとの間で高い屈折率差が得られ、光を屈折率の高いコアの部分に導波することができる。すなわち、第１の半導体層１３Ａの肉厚部が光導波路４０として機能する。なお、図１において、光導波路４０は紙面に垂直な方向に延在することで、例えば直線状に光の経路が形成されている。
【００１５】
図２および図３は、図１に示した光導波路４０を有する半導体装置を用いて構成された、光検出素子７０としてのＭＯＳトランジスタの一構成例を示している。なお、図３は、図２に示した全体構造に対して、光導波路４０の長手方向の断面から見た状態を示している。
【００１６】
光検出素子７０は、基板表面において、光導波路４０の所定箇所に対応した領域に形成されている。光検出素子７０は、ソース領域７３と、ドレイン領域７４と、これらソース領域７３およびドレイン領域７４の間に配置されたチャネルボディ７５とを有している。これらソース領域７３およびドレイン領域７４、ならびにチャネルボディ７５は、第２の半導体層１３Ｂにおける光導波路４０の所定箇所に対応した領域に、不純物のイオンをドープすることにより形成されている。ソース領域７３およびドレイン領域７４はシリコンによるｎ＋型半導体層、チャネルボディ７５はシリコンによるｐ−型半導体層とされている。チャネルボディ７５の表面には、ゲート絶縁膜（ゲート酸化膜）７１を介して、ゲート電極（ポリシリコン電極）７２が形成されている。なお、図２および図３において、ＶＧはゲート電圧、ＶＤはドレイン電圧、ＶＳはソース電圧を示す。
【００１７】
この半導体装置において、光導波路４０に光が導波してきた場合、この光導波路４０の直上の部分には多くの浸みだし光（エバネッセント光）が存在する。これにより、受光素子７０におけるチャネルボディ７５の部分に、光導波路４０を導波してきた光の電界を存在させることができる。受光素子７０では、この浸みだし光によって生じたＴＰＡ現象を利用して、光導波路４０を導波してきた光を検出する。より詳しくは、ＴＰＡ現象により発生するキャリアをチャネルボディ７５に蓄積し、その蓄積量を検出することにより、光の有無を検出する。
【００１８】
図４は、本実施の形態における半導体装置が適用されるデバイスの一例として、ＳＯＣ（System On Chip）デバイス１００を示している。このＳＯＣデバイス１００は、２個のＣＰＵ（Central Processing Unit）１０１Ａ，１０１Ｂと、ＤＲＡＭ（Dynamic Random Access Memory）１０２と、ＲＯＭ（Read Only Memory）１０３と、ロジックＩＣ１０４と、アナログＩＣ１０５と、シリアルＩ／Ｆ（インタフェース）ユニット１０６と、パラレルＩ／Ｆユニット１０７と、光ポート１０８とを備えたシステムＬＳＩ（Large Scale Integrated circuit）である。このＳＯＣデバイス１００の光ポート１０８には外部との通信のために光ファイバ１１０が接続されている。
【００１９】
このＳＯＣデバイス１００は、ＳＯＩ基板を用いて形成されている。このＳＯＣデバイス１００では、例えばＣＰＵ１０１ＡとＣＰＵ１０１Ｂとの間で光通信が行われる。例えば、この光通信を行うためのデバイスとして、本実施の形態における半導体装置を用いることができる。
【００２０】
次に、図５（Ａ）〜（Ｄ）および図６（Ａ）〜（Ｄ）を参照して、この半導体装置の製造方法を説明する。なお、以下では図１に示したリッジ型の光導波路構造を有する半導体装置の製造方法を説明する。
【００２１】
まず、半導体基板として、図５（Ａ）に示したようなＳＯＩ基板１０を用意する。ＳＯＩ基板１０は、シリコン基板１１上に、絶縁膜１２を介して半導体層（シリコン単結晶層）１３が積層形成された構造となっている。絶縁膜１２は、例えばシリコン酸化膜による埋め込み酸化膜層である。このようなＳＯＩ基板１０は、周知のＳＩＭＯＸ法や貼り合わせ法などで製造される。
【００２２】
次に、図５（Ｂ）に示したように、ＳＯＩ基板１０の表面（半導体層１３の表面）に、熱酸化により第１のシリコン酸化膜（ＳｉＯ2）５１を形成する。この第１のシリコン酸化膜５１の厚みは、例えば１００ｎｍ程度とする。
【００２３】
次に、この第１のシリコン酸化膜５１をパターニングし、所望とする光導波路４０のパターンに対応した、所定形状のマスクパターンを形成する。このマスクパターン形成工程は以下のように行う。まず、図５（Ｃ）に示したように、第１のシリコン酸化膜５１の上に、レジスト材料によって、マスクパターンに対応するレジストパターン５２を形成する。そして、図５（Ｄ）に示したように、ドライエッチングにより第１のシリコン酸化膜５１を加工することで、シリコン酸化膜よりなる所定パターンのマスク２１を形成する。このマスク２１のエッチング加工時には化学反応を用いているので、基板表面への損傷はない。
【００２４】
その後、図６（Ａ）に示したように、マスク２１上のレジストパターン５２を剥離する。次に、表面にマスク２１が配置された状態で、図６（Ｂ）に示したように、基板表面全体に第１のシリコン酸化膜５１よりも薄い第２のシリコン酸化膜２２による保護膜を、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。この第２のシリコン酸化膜２２の厚みは、例えば３０ｎｍ程度とする。次に、このマスク２１および保護膜が形成された状態で、図６（Ｃ）に示すように、基板表面側から酸素イオンを注入し、半導体層１３内部に酸素イオン注入層３１を形成する。この場合、マスク２１が配置された部分では、他の領域に比べてマスク２１でイオン速度が減速されるため酸素イオンは浅く注入される。一方マスク２１が配置されていない領域ではマスク２１が配置された部分に比べて酸素イオンが深く注入される。これにより、半導体層１３は酸素イオン注入層３１を介して深さ方向に第１の半導体層１３Ａと第２の半導体層１３Ｂとに２分される。
【００２５】
次に、酸素イオン注入層３１が形成された状態で、図６（Ｄ）に示すように表面保護層２３を形成する。この表面保護層２３は、後のアニール工程において雰囲気ガスと酸素イオン注入層３１との反応を防止するためのもので、例えばＣＶＤ法により形成される厚さ５００ｎｍのシリコン酸化膜よりなる。次に、酸素イオン注入層３１が形成された状態で、ＳＯＩ基板１０に高温アニール処理を施し、注入された酸素イオンと第１の半導体層１３Ａおよび第２の半導体層１３Ｂのシリコンとを反応させることで、図１に示したように、半導体層１３内部（第１の半導体層１３Ａと第２の半導体層１３Ｂとの間）に、埋め込み酸化膜層（シリコン酸化膜）である絶縁膜１４が形成される。マスク２１および保護膜（第２のシリコン酸化膜２２）は、アニール処理を行った後に表面保護層２３とともに除去される。これにより、図１に示したように、第１の半導体層１３Ａにおいて、絶縁膜１２と絶縁膜１４との間で、マスク２１の形成領域に対応する部分に光導波路４０となる肉厚部が形成される。なお、以上の説明では、図６（Ｄ）に示したように、マスク２１および第２のシリコン酸化膜２２の上に表面保護層２３を形成する例を示したが、アニール処理の前にマスク２１および第２のシリコン酸化膜２２を除去し、その後に表面保護層２３を形成した後、アニール処理を行うようにしても良い。表面保護層２３はアニール処理を行った後に除去される。
【００２６】
このように、本実施の形態では、マスク２１および保護膜の形成を別々の製造工程で形成しているが、これは、図６（Ｂ）に示したようなパターンは一度の成膜工程により作製しようとしてもできないからである。この理由を、図７（Ａ），（Ｂ）を用いて説明する。なお、図７（Ａ），（Ｂ）には基板表面の構造のみを簡略化して示す。
【００２７】
例えば、図７（Ａ）に示したように、シリコン酸化膜（ＳｉＯ2）８１を形成し、その上に、マスクパターンに対応するレジストパターン８２を形成する。その後、図７（Ｂ）に示したように、シリコン酸化膜８１をエッチングすることで、マスク２１と、マスク２１よりも厚みの薄い領域となる保護膜とを一度に形成するものとする。この場合、一度のエッチング工程においては、エッチングの速度のばらつきを考慮していないので、図７（Ｂ）におけるマスク２１の厚さｔ１は安定に形成できても、保護膜に対応する厚さｔ２を完全に制御することができない。このため、厚さのばらつきが発生してしまうという欠点がある。さらには、マスク２１のパターンの近傍にプラズマが集中してしまうことによりトレンチ８３が形成されてしまう問題がある。
【００２８】
図８は、本実施の形態に係る半導体装置の製造方法（図５（Ａ）〜（Ｄ）および図６（Ａ）〜（Ｄ）参照）によって実際に製造された半導体装置の断面構造を示している。また、図９は、従来の製造方法（図１０（Ａ）〜（Ｄ）参照）によって製造された半導体装置の断面構造を示している。図９に示したように、従来の製造方法を用いた場合には、基板表面に段差部６１が生じている。これは、イオン注入工程時に、基板表面において、スパッタリング現象によりマスク２１の形成領域以外の部分がエッチングされたためである。これに対し、本実施の形態に係る製造方法によって製造されたものでは、図８に示したように基板表面における段差部６１は低減されている。これは、本実施の形態において、基板表面に第２のシリコン酸化膜２２による保護膜を形成したことによる効果である。
【００２９】
以上説明したように、本実施の形態に係る半導体装置の製造方法によれば、第１のシリコン酸化膜５１をパターニングして所定形状のマスク２１を形成した後、基板表面全体に第１のシリコン酸化膜５１よりも薄い第２のシリコン酸化膜２２による保護膜を形成し、その保護膜が形成された状態で基板表面側から半導体層１３内部にイオン注入を行うようにしたので、イオン注入時における意図しないスパッタリング現象を保護膜により防止することができる。これにより、基板表面に意図しない段差形状が生じないようにすることができる。また、保護膜の形成を、マスク２１のパターニング工程の後に行うようにしたので、マスクパターンを所望の形状に保つことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態に係る半導体装置の製造方法によって製造される、光導波路を有する半導体装置の一構成例を示す断面図である。
【図２】図１に示した光導波路を有する半導体装置を用いて構成された光検出素子の一構成例を示す斜視図である。
【図３】図１に示した光導波路を有する半導体装置を用いて構成された光検出素子の一構成例を示す斜視断面図である。
【図４】図１に示した光導波路を有する半導体装置が適用されるデバイスの一例を示すブロック図である。
【図５】本発明の一実施の形態に係る半導体装置の製造方法を工程順に示した断面図である。
【図６】図６に続く製造工程を示す断面図である。
【図７】保護膜とマスクとを同時に形成することによる問題点を説明するための断面図である。
【図８】本発明の一実施の形態に係る半導体装置の製造方法によって実際に製造された半導体装置の構造を示す断面図である。
【図９】従来の製造方法によって実際に製造された半導体装置の構造を示す断面図である。
【図１０】従来の半導体装置の製造方法を工程順に示した断面図である。
【図１１】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００３１】
１０…半導体基板（ＳＯＩ基板）、１１…シリコン基板、１２…絶縁膜（シリコン酸化膜）、１３…半導体層、１３Ａ…第１の半導体層（シリコン単結晶層）、１３Ｂ…第２の半導体層（シリコン単結晶層）、１４…絶縁膜（シリコン酸化膜）、２１…マスク、２２…第２のシリコン酸化膜（保護膜）、３１…酸素イオン注入層、４０…光導波路、５１…第１のシリコン酸化膜、５２…レジストパターン、７０…受光素子、７１…ゲート絶縁膜（ゲート酸化膜）、７２…ゲート電極（ポリシリコン電極）、７４…ドレイン領域（ｎ型半導体層）、７３…ソース領域（ｎ型半導体層）、７５…チャネルボディ（ｐ型半導体層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図８】
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【図９】
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