(57)【要約】【課題】比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現すること。【解決手段】静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、１周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とするもの。【選択図】                    図１
2009049611.tif 000002
【特許請求の範囲】
【請求項１】
静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、
１周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とするプログラマブル遅延発生装置。
【請求項２】
１周期のスロープを比較する複数のコンパレータと、これらコンパレータの出力がそれぞれ入力される複数のエッジ抽出回路と、これらエッジ抽出回路から出力される遅延出力を選択的に出力するセレクタとで構成されたことを特徴とする請求項１記載のプログラマブル遅延発生装置。
【請求項３】
前記閾値電圧は、任意に調整できることを特徴とする請求項１または請求項２記載のプログラマブル遅延発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル遅延発生装置に関し、詳しくは、比較的簡単な回路構成で、複数の遅延時間を発生させることができるプログラマブル遅延発生装置に関するものである。
【背景技術】
【０００２】
プログラマブル遅延発生装置は、遅延量設定入力に応じた遅延時間を発生する装置であり、たとえばＬＳＩテスタの遅延時間設定手段として使用されている。
【０００３】
図４は従来のプログラマブル遅延発生装置の一例を示す回路図、図５は図４の動作を説明するタイミングチャートである。アンドゲートＡＮＤの一方の入力端子にはトリガＴｒｉｇが入力され、他方の入力端子にはコンパレータＣＭＰの出力ＯＵＴがインバータＩＮＶで反転され反転信号ｎ１として入力されている。このアンドゲートＡＮＤの出力信号ｎ２は、スイッチＳＷ１をオンオフ制御する。
【０００４】
コンパレータＣＭＰの非反転入力端子には、スレッショルド電圧Ｖｔｈが入力されている。反転入力端子と共通電位点間には、定電流源Ｉｄｃｇが接続されている。電源Ｖｄｄと反転入力端子間には、スイッチＳＷ１とコンデンサＣ１が並列接続されるとともに、スイッチＳＷ２とコンデンサＣ２の直列回路とスイッチＳＷ３とコンデンサＣ３の直列回路が並列接続されている。
【０００５】
初期状態におけるインバータＩＮＶの反転信号ｎ１がＨｉｇｈとすると、トリガＴｒｉｇのＬｏｗからＨｉｇｈへの遷移によってアンドゲートＡＮＤの出力信号ｎ２もＬｏｗからＨｉｇｈとなり、スイッチＳＷ１が開いてオフになる。スイッチＳＷ１が開くことによりコンデンサＣ１に充電されていた電荷は定電流源Ｉｄｃｇを介して放電される。この放電過程でコンパレータＣＭＰの反転入力端子の電圧Ｖｄｌｙが閾値電圧Ｖｔｈを下回ることにより、コンパレータＣＭＰの出力ＯＵＴがＬｏｗからＨｉｇｈに遷移する。この出力ＯＵＴのＬｏｗからＨｉｇｈへの遷移によってインバータＩＮＶの出力ｎ１およびアンドゲートＡＮＤの出力信号ｎ２もＨｉｇｈからＬｏｗに遷移し、スイッチＳＷ１が閉じてオンになる。これにより、コンパレータＣＭＰの反転入力端子の電圧Ｖｄｌｙは初期値に戻り、１サイクルの遅延発生動作が完了する。
【０００６】
コンパレータＣＭＰの反転入力端子の電圧Ｖｄｌｙのランプ波の傾きは、Ｖｄｄ−Ｖｄｌｙ間に接続されるコンデンサＣ１〜Ｃ３の総容量と定電流Ｉｄｃｇにより設定されるため、スイッチＳＷ２,ＳＷ３を個別にオン・オフしてＶｄｄ−Ｖｄｌｙ間の総容量をＣ１、Ｃ１＋Ｃ２、Ｃ１＋Ｃ２＋Ｃ３、またはＣ１＋Ｃ３と変えるとともに、定電流Ｉｄｃｇの値を変えることにより、所望の傾きに調整できる。
【０００７】
一方、トリガＴｒｉｇの立ち上がりからコンパレータＣＭＰの出力ＯＵＴの立ち上がりまでの遅延時間ｔｐｄは、アンドゲートＡＮＤの遅延時間をｔｐｄ(ＡＮＤ)とし、Ｖｄｄ−Ｖｄｌｙ間の総容量をＣｔｏｔａｌとすると、次式(１)となるので、
ｔｐｄ＝ｔｐｄ(ＡＮＤ)＋｛Ｃｔｏｔａｌ＊（Ｖｄｄ−Ｖｔｈ）／Ｉｄｃｇ｝  (１)
Ｖｄｄ−Ｖｄｌｙ間の総容量または定電流Ｉｄｃｇを変化させてコンパレータＣＭＰの反転入力端子の電圧Ｖｄｌｙのランプ波の傾きを調整することによって、遅延時間ｔｐｄを所望の値に調整することができる。
【０００８】
【特許文献１】特開２００６−１８０３０３号公報
【０００９】
特許文献１には、先行するプログラマブル遅延発生装置が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来の構成における遅延発生間隔の最小値は、トリガＴｒｉｇの立ち上がり→コンパレータＣＭＰの反転入力端子における電圧Ｖｄｌｙのランプ動作→リセットという初期状態からの一連の動作時間により制限される。
【００１１】
そして、このように制限される遅延発生間隔内に複数の遅延時間を発生させる場合には、図４の回路構成を複数個用意しなければならず、回路規模、面積、消費電力などが増大することになる。
【００１２】
本発明は、これらの課題を解決するものであり、その目的は、比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現することにある。
【課題を解決するための手段】
【００１３】
このような課題を達成するために、本発明のうち請求項１記載の発明は、静電容量と定電流源を組み合わせて放電電圧のスロープを発生させ、このスロープの傾きと振幅に基づき所望の遅延時間を発生するプログラマブル遅延発生装置において、１周期のスロープを複数の閾値電圧で比較し、複数の遅延出力を発生するように構成されことを特徴とする。
【００１４】
請求項２記載の発明は、請求項１記載のプログラマブル遅延発生装置において、１周期のスロープを比較する複数のコンパレータと、これらコンパレータの出力がそれぞれ入力される複数のエッジ抽出回路と、これらエッジ抽出回路から出力される遅延出力を選択的に出力するセレクタとで構成されたことを特徴とする。
【００１５】
請求項３記載の発明は、請求項１または請求項２記載のプログラマブル遅延発生装置において、前記閾値電圧は、任意に調整できることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下本発明について、図面を用いて詳細に説明する。図１は本発明に係るプログラマブル遅延発生装置の一実施例を示す回路図であり、図４と共通する部分には同一の符号を付けている。
【００１８】
図１の回路では、図４の回路におけるコンパレータＣＭＰに代えて、２個のコンパレータＣＭＰ１，ＣＭＰ２と、それぞれのコンパレータＣＭＰ１，ＣＭＰ２の出力信号ｅｄｇ１，ｅｄｇ２からエッジを抽出するエッジ抽出回路ＥＸＴ１，ＥＸＴ２と、エッジ抽出回路ＥＸＴ１，ＥＸＴ２の出力信号ｅ１，ｅ２を選択するセレクタＳＥＬを設けている。
【００１９】
コンパレータＣＭＰ１の非反転入力端子にはスレッショルド電圧Ｖｔｈ１が入力され、反転入力端子にはスイッチＳＷ３と定電流源Ｉｄｃｇの接続点が接続され、出力端子はエッジ抽出回路ＥＸＴ１を介してセレクタＳＥＬの一方の入力端子に接続されている。
【００２０】
コンパレータＣＭＰ２の非反転入力端子にはスレッショルド電圧Ｖｔｈ２が入力され、反転入力端子にはスイッチＳＷ３と定電流源Ｉｄｃｇの接続点が接続され、出力端子はエッジ抽出回路ＥＸＴ２を介してセレクタＳＥＬの他方の入力端子に接続されるとともにインバータＩＮＶを介してアンドゲートＡＮＤの他方の入力端子に接続されている。
【００２１】
図２は図１の各部の説明図であり、（Ａ）はエッジ抽出回路ＥＸＴ１，ＥＸＴ２の具体例を示し、（Ｂ）は（Ａ）の動作波形を示し、（Ｃ）はトリガＴｒｉｇとセレクタＳＥＬの制御信号ＣＴＬを発生する信号発生回路の具体例を示している。
【００２２】
エッジ抽出回路ＥＸＴ１，ＥＸＴ２は、（Ａ）に示すように、アンドゲートＡＮＤ＿ｅとインバータＩＮＶ＿ｅとで構成されている。アンドゲートＡＮＤ＿ｅの一方の入力端子には対応するコンパレータＣＭＰ１，ＣＭＰ２の出力信号がエッジｅｄｇとして直接入力され、他方の入力端子にはエッジｅｄｇがインバータＩＮＶ＿ｅを介して入力される。
【００２３】
（Ｂ）に示すように、エッジｅｄｇがＬｏｗからＨｉｇｈに立ち上がると、アンドゲートＡＮＤ＿ｅの出力ＯＵＴ＿ｅはＬｏｗからＨｉｇｈに遷移する。一方、インバータＩＮＶ＿ｅの出力ｎ１＿ｅが、遅延時間ｔｐｄ後にＨｉｇｈからＬｏｗに遷移すると、アンドゲートＡＮＤ＿ｅの出力ＯＵＴ＿ｅもＨｉｇｈからＬｏｗに遷移する。このようにエッジｅｄｇがＬｏｗからＨｉｇｈに立ち上がることにより、遅延時間ｔｐｄのパルス幅を有するパルス信号ＯＵＴ＿ｅが生成される。
【００２４】
（Ｃ）において、本発明に係るプログラマブル遅延発生装置の基準となるシステムクロックＣＬＫが同期回路ＳＹＮＣに入力されると、同期回路ＳＹＮＣからシステムクロックＣＬＫに同期した出力信号として、トリガＴｒｉｇとセレクタＳＥＬの制御信号ＣＴＬが出力される。同期回路ＳＹＮＣでは、トリガＴｒｉｇとセレクタＳＥＬの制御信号ＣＴＬの関係を規定するさまざまな演算が実行される。このようにして生成されるトリガＴｒｉｇを図１のアンドゲートＡＮＤの一方の入力端子に入力し、セレクタＳＥＬの制御信号ＣＴＬをセレクタＳＥＬに入力することにより、図１のプログラマブル遅延発生装置を動作させる。
【００２５】
図３は図１の動作を説明するタイミングチャートである。（ｇ）に示すコンパレータＣＭＰ２の出力ｅｄｇ２の初期値をＬｏｗとすると、（ａ）に示すトリガＴｒｉｇのＬｏｗからＨｉｇｈへの立ち上がりによって（ｂ）に示すアンドゲートＡＮＤの出力ｎ２がＬｏｗからＨｉｇｈに立ち上がってスイッチＳＷ１がオフになり、（ｃ）に示すようにＶｄｌｙの放電が開始される。Ｖｄｌｙが（ｄ）に示すコンパレータＣＭＰ１の閾値電圧Ｖｔｈ１を下回ると、（ｆ）に示すコンパレータＣＭＰ１の出力ｅｄｇ１がＬｏｗからＨｉｇｈに反転する。
【００２６】
このとき、ＶｄｌｙがコンパレータＣＭＰ１の閾値電圧Ｖｔｈ１を下回っても、放電は継続される。そしてＶｄｌｙが（ｅ）に示すコンパレータＣＭＰ２の閾値電圧Ｖｔｈ２を下回ると、コンパレータＣＭＰ２の出力ｅｄｇ２がＬｏｗからＨｉｇｈに遷移する。コンパレータＣＭＰ２の出力ｅｄｇ２がＬｏｗからＨｉｇｈに遷移することにより、（ｈ）に示すインバータＩＮＶの出力ｎ１および（ｂ）に示すアンドゲートＡＮＤの出力ｎ２がＨｉｇｈからＬｏｗに遷移し、スイッチＳＷ１がオンになる。スイッチＳＷ１がオンになることにより、Ｖｄｌｙは初期値に戻る。コンパレータＣＭＰ１，ＣＭＰ２の出力ｅｄｇ１，ｅｄｇ２がＬｏｗからＨｉｇｈに遷移すると、エッジ抽出回路ＥＸＴ１，ＥＸＴ２は前述図２（Ｂ）のようなパルス信号ｅ１，ｅ２を出力する。セレクタＳＥＬは、（ｋ）に示す制御信号ＣＴＬの論理に応じて、（ｌ）に示すように出力ＯＵＴとしてパルス信号ｅ１またはｅ２を出力する。
【００２７】
このように構成することにより、Ｖｄｌｙのスロープ１周期で、２つの遅延発生出力を得られる。これによって、回路規模、面積、消費電力を増やすことなく、遅延発生出力の間隔を短くすることができる。図４に示した従来回路で図１と同様のことを実現するためには、図１の回路を２回路設けなければならず、回路規模、面積、消費電力の増大は避けられなかった。
【００２８】
なお、上記実施例では閾値電圧が２つの場合を示したが、３つ以上の場合であっても同様な構成で実現できる。
【００２９】
また、閾値電圧Ｖｔｈ１,Ｖｔｈ２をＤ／Ａ変換器などを使用した可変電圧源にすることで、Ｖｄｌｙのスロープが同じ傾きの場合でも、出力のタイミングを変更することができる。
【００３０】
以上説明したように、本発明によれば、比較的簡単な回路構成で遅延発生間隔を短くすることができるとともに、回路規模、面積、消費電力などを増大させることなく所定の遅延発生間隔内に複数の遅延時間を発生させることができるプログラマブル遅延発生装置を実現することができ、たとえば高集積化するＬＳＩテスタの遅延時間設定手段として好適である。
【図面の簡単な説明】
【００３１】
【図１】本発明に係るプログラマブル遅延発生装置の一実施例を示す回路図である。
【図２】図１の各部の説明図である。
【図３】図１の動作を説明するタイミングチャートである。
【図４】従来のプログラマブル遅延発生装置の一例を示す回路図である。
【図５】図４の動作を説明するタイミングチャートである。
【符号の説明】
【００３２】
ＡＮＤ，ＡＮＤ＿ｅ  アンドゲート
ＩＮＶ，ＩＮＶ＿ｅ  インバータ
ＳＷ１〜ＳＷ３  スイッチ
Ｃ１〜Ｃ３  コンデンサ
Ｉｄｃｇ  定電流源
ＣＭＰ，ＣＭＰ１，ＣＭＰ２  コンパレータ
ＥＸＴ１，ＥＸＴ２  エッジ抽出回路
ＳＥＬ  セレクタ
ＳＹＮＣ  同期回路
【図１】
2009049611.tif 000003
【図２】
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【図３】
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【図４】
2009049611.tif 000006
【図５】
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