(57)【要約】【課題】データ保持特性を向上させた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１００は、電気的に書き換え可能であり且つ直列接続された複数のメモリトランジスタＭＴｒを含むメモリストリングスＭＳ備える。メモリストリングスＭＳは、半導体基板Ｂａに対して平行に延び且つ積層された第１〜第４ワード線導電層３２ａ〜３２ｄと、それら第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリ柱状半導体層３５と、第１〜第４ワード線導電層３２ａ〜３２ｄとメモリ柱状半導体層３５との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層３４ｂとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｐ＋型ポリシリコンよりも仕事関数の小さいＮ＋型ポリシリコンにて構成されている。【選択図】図４
2009224468.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを備え、
当該メモリストリングスは、
基板に対して平行に延び且つ積層された複数の第１導電層と、
当該複数の第１導電層を貫通するように形成された第１半導体層と、
前記第１導電層と前記第１半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層と
を備え、
前記第１導電層は、Ｐ＋型ポリシリコンよりも仕事関数の小さい材料にて構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１導電層は、Ｎ＋型ポリシリコンにて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１導電層は、シリサイドにて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１導電層は、金属にて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリストリングスは、前記メモリセルと直列に接続され当該メモリストリングスに電流を供給するか否かを制御するトランジスタを備え、
前記トランジスタは、
前記基板に対して平行に延びる第２導電層と、
当該第２導電層を貫通し且つ前記第１半導体層に接するように形成された第２半導体層と、
前記第２導電層と前記第２半導体層との間に形成されたゲート絶縁層と
を備え、
前記第２導電層は、Ｐ＋型ポリシリコンにて構成されている
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の不揮発性半導体記憶装置の一つに、円柱型構造のトランジスタを用いた不揮発性半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置は、ゲート電極となる多層に積層された導電層、及びそれら導電層を貫通するように形成されたピラー状の柱状半導体を有する。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。メモリゲート絶縁層は、電荷を蓄積可能に構成されている。
【０００５】
上記３次元的にメモリセルを配置した不揮発性半導体記憶装置においても、２次元的にメモリセルを配置した不揮発性半導体記憶装置と同様に、データ保持特性の向上が課題となっている。
【特許文献１】特開２００７−２６６１４３号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、データ保持特性を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列接続された複数のメモリセルを含むメモリストリングスを備え、当該メモリストリングスは、基板に対して平行に延び且つ積層された複数の第１導電層と、当該複数の第１導電層を貫通するように形成された第１半導体層と、前記第１導電層と前記第１半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、前記第１導電層は、Ｐ＋型ポリシリコンよりも仕事関数の小さい材料にて構成されていることを特徴とする。
【発明の効果】
【０００８】
本発明は、データ保持特性を向上させた不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１０】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、及びセンスアンプ（図示略）を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１１】
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。
【００１２】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎは、直列に接続され電気的に書き換え可能であり、情報を格納する。ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎと直列に接続されメモリストリングスＭＳに電流を供給するか否かを制御する。
【００１３】
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、層間絶縁層を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、積層方向に直交する方向であり、カラム方向は、積層方向及びロウ方向に直交する方向である。
【００１４】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳは、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１５】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
【００１６】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に半導体基板Ｂａと平行な方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【００１７】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１８】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタＳＤＴｒｍｎを有する。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００１９】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２０】
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００２１】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２２】
（第１実施形態に係る不揮発性半導体記憶装置１００のメモリストリングスＭＳの構成）
次に、図４を参照して、不揮発性半導体記憶装置１００のメモリストリングスＭＳの構成を説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリストリングスＭＳの断面図である。
【００２３】
図４に示すように、不揮発性半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、直列接続された複数のメモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２４】
半導体基板Ｂａ上には、ｐ−型領域（ｐ−Ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）Ｂａ２が形成されている。
【００２５】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層（第２導電層）２２、及びソース側第２絶縁層２３を有する。
【００２６】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、半導体基板Ｂａに対して平行に延びるように２次元的に広がりをもってメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断されている。
【００２７】
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００２８】
また、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２４が形成されている。ソース側ホール２４に面する側面には、ソース側ゲート絶縁層（ゲート絶縁層）２５、及びソース側柱状半導体層（第２半導体層）２６が設けられている。
【００２９】
ソース側ゲート絶縁層２５は、ソース側柱状半導体層２６の側面と、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１との間に形成されている。ソース側柱状半導体層２６は、半導体基板Ｂａに対して略垂直に延びる柱状に形成されている。ソース側柱状半導体層２６は、後述するメモリ柱状半導体層３５に接するように形成されている。ソース側ゲート絶縁層２５は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００３０】
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２６と共にソース側ゲート絶縁層２５を挟むように形成されている。
【００３１】
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００３２】
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、それら第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層（第１導電層）３２ａ〜３２ｄとを有する。
【００３３】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄは、半導体基板Ｂａに対して平行に延びるように２次元的に広がりをもって形成され、ロウ方向の端部で階段状に形成されている。
【００３４】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｎ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。つまり、第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｐ＋型のポリシリコンよりも仕事関数の小さい材料にて構成されている。
【００３５】
製造時において、第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｎ型の不純物イオンをドープしながらポリシリコンを堆積させる「in situ ドープ」にて形成される。或いは、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコンを堆積させた後にＮ型の不純物イオンをドープさせる「シーケンシャルドープ」にて形成される。
【００３６】
また、メモリトランジスタ層３０において、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３３が形成されている。メモリホール３３は、ソース側ホール２７と整合する位置に設けられている。メモリ側ホール３３内の側面には、順次、メモリゲート絶縁層３４、及びメモリ柱状半導体層（第１半導体層）３５が設けられている。
【００３７】
メモリゲート絶縁層３４は、柱状半導体層３５の側面から、順次、トンネル絶縁層３４ａ、電荷を蓄積する電荷蓄積層３４ｂ、及びブロック絶縁層３４ｃを有する。トンネル絶縁層３４ａ、及びブロック絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３４ｂは、窒化シリコン（ＳｉＮ）にて形成されている。なお、ブロック絶縁層３４ｃは、トンネル絶縁層３４ａよりも厚く形成されている。
【００３８】
メモリ柱状半導体層３５は、半導体基板Ｂａに対して略垂直方向に延びるように形成されている。メモリ柱状半導体層３５は、ソース側柱状半導体層２６、及び後述するドレイン側柱状半導体層４６に接するように形成されている。メモリ柱状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３９】
なお、上記メモリトランジスタ３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３５と共にトンネル絶縁層３４ａ、電荷蓄積層３４ｂ、及びブロック絶縁層３４ｃを挟むように形成されている。
【００４０】
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００４１】
ドレイン側選択トランジスタ層４０は、第５ワード間線絶縁層３１ｅ上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層（第２導電層）４２、及びドレイン側第２絶縁層４３を有する。
【００４２】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、半導体基板Ｂａに対して平行に延びるように形成されている。ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、メモリ柱状半導体層３５の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。
【００４３】
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００４４】
また、ドレイン側選択トランジスタ層４０において、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通するようにドレイン側ホール４４が形成されている。ドレイン側ホール４４は、メモリホール３３と整合する位置に設けられている。ドレイン側ホール４４に面する側面には、順次、ドレイン側ゲート絶縁層４５（ゲート絶縁層）、及びドレイン側柱状半導体層（第２半導体層）４６が設けられている。
【００４５】
ドレイン側ゲート絶縁層４５は、ドレイン側柱状半導体層４６の側面と、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１との間に形成されている。ドレイン側柱状半導体層４６は、半導体基板Ｂａに対して略垂直に延びる柱状に形成されている。ドレイン側柱状半導体層４６は、メモリ柱状半導体層３５に接するように形成されている。ドレイン側ゲート絶縁層４５は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４６は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００４６】
なお、上記ドレイン側選択トランジスタ層４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４６と共にドレイン側ゲート絶縁層４５を挟むように形成されている。
【００４７】
また、ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００４８】
配線層５０は、第２ドレイン側導電層４３の上方に順次積層された配線絶縁層５１、及び配線導電層５２を有する。配線絶縁層５１には、その配線絶縁層５１を貫通するように配線溝５３が設けられている。配線導電層５２は、配線溝５３を埋めるように形成されている。
【００４９】
配線絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。配線導電層５２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）にて構成されている。配線導電層５２は、ビット線ＢＬとして機能する。
【００５０】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について、図５を参照して、説明する。図５は、第１実施形態に係る不揮発性半導体記憶装置１００の効果を説明するエネルギーバンド図である。図５には、第１実施形態に係るエネルギーバンド図（符号２０１）、及び比較例に係るエネルギーバンド図（符号２０２）が示されている。図５における比較例は、Ｎ＋型ポリシリコンにて構成された第１〜第４ワード線導電層３２ａ〜３２ｄの代わりに、Ｐ＋型ポリシリコン（ｐ−Ｓｉ）にて構成された第１〜第４ワード線導電層３２ａ’〜３２ｄ’を有する点で、第１実施形態と異なる。
【００５１】
比較例に係るエネルギーバンド図（符号２０２）において、メモリ柱状半導体層３５は、ポリシリコンにて構成され、第１〜第４ワード線導電層３２ａ’〜３２ｄ’は、Ｐ＋型ポリシリコンにて構成されている。したがって、メモリ柱状半導体層３５の仕事関数φ１よりも、第１〜第４ワード線導電層３２ａ’〜３２ｄ’の仕事関数φ３（〜５．５ｅＶ）は大きい。これら仕事関数φ１，φ３、及び電子が蓄積された電荷蓄積層３５ｂの仕事関数により、トンネル絶縁層３４ａには電位障壁δ３が生じ、ブロック絶縁層３４ｃには、電位障壁δ４が生じる。
【００５２】
これに対して、第１実施形態に係るエネルギーバンド図（符号２０１）において、第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｎ＋型ポリシリコンにて構成されている。したがって、第１実施形態に係る第１〜第４ワード線導電層３２ａ〜３２ｄの仕事関数φ２（〜４．７ｅＶ）は、比較例に係るＰ＋型ポリシリコンにて構成された第１〜第４ワード線導電層３２ａ’〜３２ｄ’の仕事関数φ３よりも小さい値となる。なお、第１実施形態に係るメモリ柱状半導体層３５は、仕事関数φ１を有する。これら仕事関数φ１，φ２、及び電子が蓄積された電荷蓄積層３４ｂの仕事関数により、トンネル絶縁層３４ａには電位障壁δ１が生じ、ブロック絶縁層３４ｃには、電位障壁δ２が生じる。
【００５３】
上記第１〜第４ワード線導電層３２ａ〜３２ｄの仕事関数φ２の影響により、第１実施形態に係るトンネル絶縁層３４ａの電位障壁δ１は、比較例に係るトンネル絶縁層３４ａの電位障壁δ３よりも小さい値となる。
【００５４】
したがって、第１実施形態に係る不揮発性半導体装置１００は、比較例よりもトンネル絶縁層３４ａに係る電位障壁が小さいので、比較例よりも電荷蓄積層３４ｂからメモリ柱状半導体層３５への電子の放出を抑制することができる。つまり、第１実施形態に係る不揮発性半導体装置１００は、比較例よりもデータ保持特性を向上させることができる。
【００５５】
一方、ソース側選択トランジスタ層２０において、ソース側導電層２２は、Ｐ＋型ポリシリコンにて構成されているので、ソース側選択トランジスタＳＳＴｒｍｎのカットオフ特性を保持することができる。また同様に、ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２は、Ｐ＋型ポリシリコンにて構成されているので、ドレイン側選択トランジスタＳＤＴｒｍｎのカットオフ特性を保持することができる。
【００５６】
また、第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００５７】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳａの構成）
次に、図６を参照して、第２実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳａの構成を説明する。図６は、第２実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳａの断面図である。第２実施形態に係るメモリストリングスＭＳａは、第１実施形態と異なるメモリトランジスタ層３０ａを有し、その他の構成は、第１実施形態と同一である。なお、第２実施形態において、第１実施形態と同一の構成については同一の符号を付し、その説明を省略する。
【００５８】
メモリトランジスタ層３０ａは、第１実施形態と異なる第１〜第４ワード線導電層３６ａ〜３６ｄを有する。第１〜第４ワード線導電層３６ａ〜３６ｄは、第１実施形態と異なり、ポリシリコンにて構成されている。さらに、ブロック絶縁層３４ｃに面する第１〜第４ワード線導電層３６ａ〜３６ｄの側面３６１ａ〜３６１ｄは、シリサイドにて構成されている。例えば、第１〜第４ワード線導電層３６ａ〜３６ｄの側面３６１ａ〜３６１ｄは、ＨｆＳｉ（４．２９ｅＶ）、ＺｒＳｉ２（４．３２ｅＶ）、ＴａＳｉ２（４．３７ｅＶ）、ＴｉＳｉ２（４．３８ｅＶ）、ＶＳｉ（４．３８ｅＶ）、ＷｉＳｉ２（４．４３ｅＶ）、ＣｒＳｉ２（４．４２ｅＶ）、ＭｏＳｉ２（４．４４ｅＶ）、ＮｉＳｉ（４．５４ｅＶ）、ＣｏＳｉ２（４．５１ｅＶ）のいずれか一つにて構成されたものである。なお、上記括弧内は、それぞれの材料の仕事関数である。
【００５９】
上記第２実施形態に係る第１〜第４ワード線導電層３６ａ〜３６ｄの製造は、以下に示す工程で行われる。すなわち、先ず、第１〜第４ワード線導電層３６ａ〜３６ｄとなるポリシリコンを堆積させた後、それらポリシリコンを貫通させてメモリホール３３を形成する。そして、メモリホール３３に面するポリシリコンの表面にＮｉ／Ｃｏ／Ｔｉ等を堆積させ、活性化することによって、メモリホール３３に面するポリシリコンの表面をシリサイド化する。上記工程により、シリサイドにて構成された側面３６１ａ〜３６１ｄを有する第１〜第４ワード線導電層３６ａ〜３６ｄが形成される。その後、ＡＬＤ（原子層成膜）による低温成膜などを用いて、５００℃以上の熱工程を避けて、メモリホール３３内に、メモリゲート絶縁層３４、及びメモリ柱状半導体層３５を形成する。
【００６０】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
第２実施形態に係る不揮発性半導体記憶装置は、その側面３６１ａ〜３６１ｄをＰ＋型ポリシリコンよりも仕事関数の小さい材料（シリサイド）にて構成された第１〜第４ワード線導電層３６ａ〜３６ｄを有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００６１】
[その他実施形態]
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００６２】
例えば、第１実施形態において、第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｎ＋型ポリシリコン（ｐ−Ｓｉ）にて構成したものである。また、第２実施形態において、第１〜第４ワード線導電層３６ａ〜３６ｄは、その側面３６１ａ〜３６１ｄをシリサイドにて構成したものである。しかしながら、第１〜第４ワード線導電層３２ａ〜３２ｄ（３６ａ〜３６ｄ）は、Ｐ＋型ポリシリコン（ｐ−Ｓｉ）よりも仕事関数が小さい材料にて構成されていればよい。
【００６３】
よって、第１〜第４ワード線導電層３２ａ〜３２ｄは、金属にて構成されたものであってもよい。例えば、第１〜第４ワード線導電層３２ａ〜３２ｄは、Ａｌ（４．１ｅＶ）、ＴｉＡｌ（４．６ｅＶ）、Ｐｄ（４．９ｅＶ）、Ｗ（４．６ｅＶ）のいずれか一つにて構成されたものであってもよい。なお、上記括弧内は、それぞれの材料の仕事関数である。
【００６４】
また、例えば、上記実施形態は、下層から上層へと、柱状に構成されたソース側柱状半導体層２６、柱状に構成されたメモリ柱状半導体層３５、及び柱状に構成されたドレイン側柱状半導体層４６を有する。しかしながら、メモリ柱状半導体層３５は、積層方向に直交する方向から見てＵ字状に形成されたものであってもよい。また、その場合、ソース側柱状半導体層２６、及びドレイン側柱状半導体層４６は、Ｕ字状のメモリ柱状半導体層の２つの上面（端部）に形成すればよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態における不揮発性半導体記憶装置１００のメモリストリングスＭＳを示す断面図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置１００の効果を説明するエネルギーバンド図である。
【図６】本発明の第２実施形態における不揮発性半導体記憶装置のメモリストリングスＭＳａを示す断面図である。
【符号の説明】
【００６６】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、５０…配線層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒｍｎ１〜ＭＴｒｍｎ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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