(57)【要約】【課題】記録媒体のサーボ制御用のパターンの欠陥に起因する動作不良を防止することを目的とする。【解決手段】多数のビットパターンが配列され且つサーボ制御のための複数のクロックマークが配列された磁気記録面をもつパターンド磁気ディスクを備える磁気ディスク装置において、クロックマークを読み取った信号に基づいてクロック信号を生成するクロック生成回路と、パターンド磁気ディスクに記録すべき書込みデータのエンコードおよびパターンド磁気ディスクから読み出された信号のデコードをクロック信号に同期して行う信号処理回路と、ビットパターンの配列の欠陥情報として、クロックマークとの相対位置のずれ量を示す制御用データがあらかじめ書き込まれた不揮発性メモリと、不揮発性メモリを参照して制御用データが示す前記ずれ量に応じて信号処理回路の動作タイミングを補正する制御回路とを設ける。【選択図】図５
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【特許請求の範囲】
【請求項１】
多数のビットパターンが配列され且つサーボ制御のための複数のクロックマークが配列された磁気記録面をもつパターンド磁気ディスクと、
前記クロックマークを読み取った信号に基づいてクロック信号を生成するクロック生成回路と、
前記パターンド磁気ディスクに記録すべき書込みデータのエンコードおよび前記パターンド磁気ディスクから読み出された信号のデコードを前記クロック信号に同期して行う信号処理回路と、
前記ビットパターンの配列の欠陥情報として、前記クロックマークとの相対位置のずれ量を示す制御用データがあらかじめ書き込まれた不揮発性メモリと、
前記不揮発性メモリを参照して、前記制御用データが示す前記ずれ量に応じて前記信号処理回路の動作タイミングを補正する制御回路とを備える
ことを特徴とする磁気ディスク装置。
【請求項２】
前記ビットパターンは磁性パターンであり、前記クロックマークは前記ビットパターンとは磁気特性が異なる磁性パターンである
請求項１に記載の磁気ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパターンド磁気ディスクを備える磁気ディスク装置に関する。
【背景技術】
【０００２】
ビットパターンレコーディング(bit-pattern recording :BTR)は、磁気ディスクの記録面に配列されたビットパターンのそれぞれに１ビットのデータを記録する磁気記録方法である。磁性のドットであるビットパターンはそれぞれが非磁性領域で囲まれている。非磁性領域は、隣接するビットパターンどうしの間の磁気的干渉を抑え、各ビットパターンの記録された磁化状態を安定にする。ビットパターンが微細であっても記録情報が変化しにくいビットパターンレコーディングは、磁気記録密度のいっそうの向上を実現する方法として注目されている。
【０００３】
ビットパターンレコーディングに用いるパターンド磁気ディスクの量産にはインプリント法が適用され、ビットパターンはスタンパからの転写によって形成される。１つのスタンパによって、ビットパターンとともに、アドレスを示すパターンおよびサーボ制御のためのパターンを一括に形成する技術がある（特許文献１、特許文献２）。インプリント法によればパターン露光過程を含むフォトリソグラフィでは形成が難しい直径１０ｎｍ以下の微細パターンを形成することができる。
【０００４】
一方、ビットパターンを有しない一様な磁気記録面をもつ磁気ディスクの使用において、磁気記録面内の欠陥箇所の使用を避ける欠陥回避(defect skip)が行われている。欠陥箇所は磁気記録面内に記録トラックを定める磁気フォーマットの時点またはその後に検出され、その位置はアドレスにおいて指定可能な最小の領域であるセクタを単位として特定される。特定されたセクタにはデータは書き込まずかつ当該セクタからデータは読み出されない。
【特許文献１】２００７−２７２９６２号公報
【特許文献２】２００８−１０１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
パターンド磁気ディスクの製造においてビットパターンの配列の欠陥が生じる確率はゼロではないので、特にサーボ制御のためのパターンが関係する欠陥も起こり得る。この種の欠陥は磁気記録面内の広範囲にわたる書込み不良または読出し不良を招く。本発明はこのような事情に鑑み、ビットパターンレコーディングを行う磁気ディスク装置において、記録媒体のサーボ制御用のパターンの欠陥に起因する動作不良を防止することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成する磁気ディスク装置は、多数のビットパターンが配列され且つサーボ制御のための複数のクロックマークが配列された磁気記録面をもつパターンド磁気ディスクと、前記クロックマークを読み取った信号に基づいてクロック信号を生成するクロック生成回路と、前記パターンド磁気ディスクに記録すべき書込みデータのエンコードおよび前記パターンド磁気ディスクから読み出された信号のデコードを前記クロック信号に同期して行う信号処理回路と、前記ビットパターンの配列の欠陥情報として、前記クロックマークとの相対位置のずれ量を示す制御用データがあらかじめ書き込まれた不揮発性メモリと、前記不揮発性メモリを参照して、前記制御用データが示す前記ずれ量に応じて前記信号処理回路の動作タイミングを補正する制御回路とを備える。
【発明の効果】
【０００７】
本発明によれば、サーボ制御用のパターンの欠陥に起因する動作不良を防止することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態に係る磁気ディスク装置には、図１に示されるパターンド磁気ディスク２が記録媒体として組み付けられる。パターンド磁気ディスク２のサイズは磁気ディスク装置の仕様に応じて３．５インチ、２．５インチ、１．８インチなどの標準サイズまたは他のサイズに選定される。
【０００９】
図１（Ａ）のように、パターンド磁気ディスク２は、複数の記録トラック２０が仮想の同心円を描くように定められた円環状の磁気記録面（ディスク面）Ｓ２を有する。この磁気記録面Ｓ２の一部を拡大して示す図１（Ｂ）のとおり、磁気記録面Ｓ２には非磁性の分離領域２４で囲まれる多数のビットパターン２１が規則的に配列されている。例示のビットパターン２１は円形であり、その直径は１０ｎｍ程度である。図ではビットパターン２１の一部に符号を付してあるが、図１（Ｂ）中の白抜きの丸は全てビットパターン２１を表わす。複数の記録トラック２３のそれぞれに、周方向（図の左右方向）および径方向（図の上下方向）に並ぶビットパターン２１のうちの周方向に沿って一列に等間隔に並ぶビットパターン２１が対応する。各記録トラック２３におけるビットパターン２１の配列ピッチは１５〜２０ｎｍ程度であり、記録トラック２３の配列ピッチも１５〜２０ｎｍ程度である。例示では隣接する記録トラック２０の間でビットパターン２１の周方向位置が同じであるが、記録トラック２０の間でビットパターン２１の周方向位置がずれていてもよい。記録トラック２０の間で対応するビットパターン２１の数が同じでも異なっていてもよい。
【００１０】
図１（Ｃ）のように各記録トラック２０はアドレス領域３１とデータ領域３２とにこれら領域が交互に並ぶように区画されている。アドレス領域３１は磁性部と非磁性部との組み合わせでアドレスを表わす図示しないアドレスパターンを有している。データ領域３２は任意のビットデータの記録および記録されたデータの書き換えが可能な領域であり、図１（Ｂ）のように配列された複数のビットパターン２１を有する。データ領域３２におけるディスク回転方向の後端部は冗長領域３２１に設定されている。冗長領域３２１は通常は使用されない予備の領域であり、該当するデータ領域３２で意図的にスリップを起こす欠陥回避が行われた場合に回避分のデータの記録に用いられる。各記録トラック２０においてアドレス領域３１の数とデータ領域３２の数は同じであり、２０〜１００程度である。
【００１１】
図１（Ｄ）では代表として１つのデータ領域３２の構成が示されるが、パターンド磁気ディスク２が有する多数のデータ領域３２のそれぞれには、ビットパターン２１の幾つかに置き換わるように、記録トラック２０に沿った等間隔の位置にクロックを生成するためのクロックマーク２３が形成されている。１データ領域当りのクロックマーク数は１記録トラック当り５００〜２０００程度となるように５〜２０程度に選定されている。クロックマーク数がビットパターン数と比べて十分に少ないので、クロックマーク２３どうしの間には複数のビットパターン２１が存在する。クロックマーク２３のそれぞれの位置は両隣のビットパターン２１のちょうど中間に選定されている。
【００１２】
例示のクロックマーク２３は、ビットパターン２１よりも保磁力の大きい磁性パターンである。磁化されたクロックマーク２３の読み取りで得られる磁気信号はビットパターン２１の読み取りで得られる磁気信号よりも大きい。磁気信号の大小を判別することにより、形状および大きさがビットパターン２１と同様であるクロックマーク２３とビットパターン２１とを区別して読み取ることができる。
【００１３】
ビットパターン２１とクロックマーク２３とで材質が異なることから、パターンド磁気ディスク２の製造においては２回のインプリントが行われる。図２(Ａ)〜(Ｅ)が示すように第１のスタンパ１８を用いてビットパターン２１が形成され、図２(Ｆ)〜(Ｊ)が示すように第２のスタンパ１９を用いてクロックマーク２３が形成される。ただし、クロックマーク２３を形成した後にビットパターン２１を形成するように工程順序を変更することができる。
【００１４】
図２(Ａ)〜(Ｊ)が示す製造工程の概要は次のとおりである。表面の平坦な基板１０ａの上に熱可塑性樹脂１１ａを１００ｎｍ程度の厚さに設けた後、第１のスタンパ１８を熱可塑性樹脂１１ａに重ねる〔図２（Ａ）〕。スタンパ１８は、例えばシリコン板の表面にコートしたレジストを電子線描画によってパターニングし、得られた凹凸面に導電化処理を施して電気めっきを行う手順で作製される。熱可塑性樹脂１１ａを加熱しながら熱可塑性樹脂１１ａにスタンパ１８を押し付け、スタンパ１８のパターンを熱可塑性樹脂１１ａに転写する。部分的に窪んだ熱可塑性樹脂１１ａの残渣を例えば酸素プラズマでアッシングして所望のマスク１１を得る〔図２（Ｂ）〕。マスク１１で部分的にマスキングされた基板１０ａの表層を例えばＡｒイオンミリングによって深さ１０ｎｍ程度の窪みが得られるようにエッチングする。これにより、ビットパターン２１に対応した窪みを有する基板１０ｂが得られる〔図２（Ｃ）〕。マスク１１を残したまま、磁性材料１２ａとして例えばＰｔの含有比率が１０％程度のＣｏＰｔを基板１０ｂ上に窪みが埋まる厚さに堆積させる〔図２（Ｄ）〕。マスク１１を除去して化学的機械的研磨による堆積層表面の平坦化を行い、それによってビットパターン２１を有した基板１０ｂを得る〔図２（Ｅ）〕。この後、以上の手順を繰り返すように、熱可塑性樹脂１３ａへのスタンパ１９のパターンの転写によるマスク１３の形成〔図２（Ｆ）（Ｇ）〕、クロックマーク２３に対応する窪みの形成〔図２（Ｈ）〕、窪みを有した基板１０上への磁性材料１４ａの堆積〔図２（Ｉ）〕、および堆積層の表面の平坦化〔図２（Ｊ）〕を順に行い、クロックマーク２３を形成する。クロックマーク２３の形成においては、磁性材料１４ａを例えばＰｔの含有比率が２０％程度のＣｏＰｔとする。以上のとおり２回のインプリントによってビットパターン２１およびクロックマーク２３を形成し、その後に基板１０の表面に厚さ数ｎｍの保護膜を設けてパターンド磁気ディスク２を完成させる。
【００１５】
このような方法により製造されたパターンド磁気ディスク２には、ビットパターン配列の欠陥の有無および位置を特定する欠陥情報が対応付けられる。ビットパターン配列の欠陥には、図３（Ａ）のように本来は存在するはずのビットパターン２１またはクロックマーク２３が無いパターン抜け、図３（Ｂ）のように多数のビットパターン２１のうちの一部（図示ではビットパターン２１ｘ）または多数のクロックマーク２３のうちの一部が本来とは若干異なる位置に存在する部分的位置ずれ、および図３（Ｃ）のようにビットパターン２１とクロックマーク２３との相対位置関係が本来とは若干異なる全体的位置ずれがある。パターン抜けにはパターンの型崩れが含まれる。これらの欠陥はスタンパ自体の欠陥または製造時の何らかの要因によって発生する。スタンパ１８，１９に対する検査で判明した欠陥の位置は、当該スタンパ１８，１９を用いて製造されたパターンド磁気ディスク２に対する欠陥情報に組み入れられる。また、パターンド磁気ディスク２の量産における製造ロットごとの抜き取り検査で判明した欠陥の位置は、製造ロットでは同じ欠陥の発生する確率が大きいことから当該製造ロットのディスクに共通する欠陥位置であると推定され、当該製造ロットのパターンド磁気ディスク２のそれぞれに対応した欠陥情報に組み入れられる。欠陥情報はピンポイントの欠陥回避を可能にする位置情報であり、パターンド磁気ディスク２が組み付けられる磁気ディスク装置のファームウエアに記憶されて磁気ディスク装置の制御に用いられる。
【００１６】
図４は本発明の実施形態に係る磁気ディスク装置の構成を示す。
【００１７】
磁気ディスク装置１は、単数または複数のパターンド磁気ディスク２を記憶媒体として備えるストレージであり、周知のハードディスクドライブと同様にパターンド磁気ディスク２とヘッドジンバルアセンブリ７に支持されたヘッド５とを相対移動させてビットデータ列の記録再生を行う。パターンド磁気ディスク２を回転させるスピンドルモータ（ＳＰＭ）６およびヘッド５をディスク径方向に移動させるボイスコイルモータ（ＶＣＭ）８はドライブコントローラ９によって制御される。ヘッド５にはヘッドアンプ（ＨＤＡ）４１を介して書込み読出し回路（以下Ｗ／Ｒ回路という）４２から書込み信号が与えられ、ヘッド５からの読出し信号もヘッドアンプ４１を介してＷ／Ｒ回路４２へ送られる。Ｗ／Ｒ回路４２は、ハードディスクコントローラ（ＨＤＣ）４３から与えられる書込みデータに基づいてパターンド磁気ディスク２に記録する符合化データを生成するエンコードおよびパターンド磁気ディスク２から読み出された信号をデコードしてハードディスクコントローラ４３に引き渡す信号処理回路である。エンコードおよびデコードはハードディスクコントローラ４３からのゲート信号Ｓｇがアクティブのときに行われる。ハードディスクコントローラ４３はインタフェース４４を介して外部装置であるホストとデータの送受を行うとともに、ドライブコントローラ９にパターンド磁気ディスク２に対するアクセスの位置を通知する。インタフェース４４はデータ送受のタイミング調整のためのバッファを有している。
【００１８】
磁気ディスク装置１は、ヘッドアンプ４１の出力からクロックマークに対応する信号を抽出するクロックマーク検出回路４５、およびクロックマーク検出回路４５からの検出信号に基づいてクロック信号ＣＬＫを生成するクロック生成回路としてのフェーズロックドループ回路４６を有する。クロック信号ＣＬＫは、記録トラック上のビットパターン列のトレース速度に応じた周期をもち、Ｗ／Ｒ回路４２に対してエンコードおよびデコードのタイミング信号として与えられる。
【００１９】
さらに磁気ディスク装置１は、パターンド磁気ディスク２に対応した欠陥情報ＤＳを記憶する不揮発性メモリである欠陥情報メモリ４７、および欠陥情報４７に基づいてフェーズロックドループ回路４６およびＷ／Ｒ回路４２の動作を制御する補正制御回路４８を備える。欠陥情報ＤＳは隣接するビットパターン２１が区別される精度で磁気記録面内の位置を指定する制御用データであり、あらかじめ磁気ディスク装置１の製造段階で欠陥情報メモリ４７に書き込まれている。補正制御回路４８は欠陥情報メモリ４７を適時に参照して欠陥回避が必要なときにフェーズロックドループ回路４６にオフセット信号Ｓｏｆｆを与え、Ｗ／Ｒ回路４２にスキップ制御信号Ｓｓを与える。
【００２０】
オフセット信号Ｓｏｆｆは上述した全体的位置ずれ、すなわちビットパターン２１の配列に対するクロックマーク２３のずれに対応した欠陥回避のため制御信号である。図５のようにオフセット信号Ｓｏｆｆがアクティブである期間において、クロック信号ＣＬＫはフェーズロックドループ回路４６が生成する基準クロック信号ＣＬＫｂに対して位相がずれた信号となる。位相のずれ量Ｔｏｆｆはビットパターン２１とクロックマーク２３とのトラック方向のずれ量に相応する。オフセット信号ＳｏｆｆによってＷ／Ｒ回路４２からのデータ信号ＳＤの出力タイミングがビットパターン２１にヘッド５が対向するときに書込みまたは読出しが行われるように補正される。
【００２１】
スキップ制御信号Ｓｓは、上述したパターン抜けおよび部分的位置ずれに対応した欠陥回避のため制御信号である。図６のようにスキップ制御信号Ｓｓがアクティブである期間において、ゲート信号Ｓｇがノンアクティブとなり、Ｗ／Ｒ回路４２においてエンコードまたはデコードが一時的に休止される。休止中もパターンド磁気ディスク２は回転を続けるので、ヘッド５が記録トラック２０上のある部位を実質的に素通りするいわゆるスリップ現象がスキップ制御信号Ｓｓによって強制的に起こされ、これによって欠陥情報ＤＳが指定する位置への書込みがスキップされ且つ当該位置からの読み出しが無効になる。
【００２２】
以上の実施形態によれば、パターンド磁気ディスク２のある箇所の欠陥が例えばビットパターン２１の１個分の大きさの欠陥であれば、その欠陥の位置のみを対象とするピンポイントの１個分の欠陥回避を行えばよいので、従来のようにセクタ単位で欠陥回避を行う場合と比べてパターンド磁気ディスク２のもつ記憶容量を有効に利用することができる。
【００２３】
上述の実施形態において、パターンド磁気ディスク２のサイズ、積層の構成および材質、記録トラック数、記録トラック２０の領域区分、ビットパターン２１の数および形状、クロックマーク２３の数および形状などを含めてパターンド磁気ディスク２の構成要件は用途に応じて適宜選定することができる。磁気ディスク装置１の構成についても本発明の趣旨に沿う範囲内で適宜変更が可能である。
【図面の簡単な説明】
【００２４】
【図１】パターンド磁気ディスクの概略構成を示す図である。
【図２】パターンド磁気ディスクの製造方法の一例を示す図である。
【図３】ビットパターン配列の欠陥の例を示す図である。
【図４】本発明の実施形態に係る磁気ディスク装置の構成を示す図である。
【図５】クロックマークのずれに対応するタイミング補正の例を示す図である。
【図６】ビットパターン欠陥に対応するアクセス位置補正の例を示す図である。
【符号の説明】
【００２５】
１    磁気ディスク装置
２    パターンド磁気ディスク
２１    ビットパターン
２３    クロックマーク
Ｓ２    磁気記録面
４２    書込み読出し回路（信号処理回路）
４６    フェーズロックドループ回路（クロック生成回路）
ＤＳ    欠陥情報
４７    欠陥情報メモリ（不揮発性メモリ）
４８    補正制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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