(57)【要約】【課題】制御ゲートのシリサイド膜の形成時に、シリサイド反応の制御性を高める。【解決手段】ゲート間絶縁膜６上に形成されたリン（Ｐ）が添加された多結晶シリコン膜７と、その上に形成された砒素（Ａｓ）が添加された多結晶シリコン膜８ａと順次堆積し、分断することで制御ゲート電極を形成し、その後制御ゲート電極の上部をシリサイド化する。多結晶シリコン膜８ａのグレインサイズは多結晶シリコン膜７のグレインサイズより小さい。このグレインサイズの違いによりシリサイド化がゲート間絶縁膜６まで及ぶことを防止できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の結晶粒の大きさを有する第１の多結晶シリコン膜、ゲート間絶縁膜、前記第１の結晶粒の大きさよりも小さな第２の結晶粒を有する第２の多結晶シリコン膜を積層形成する工程と、
前記ゲート間絶縁膜および前記第２の多結晶シリコン膜を制御ゲート電極として分離加工する工程と、
前記第２の多結晶シリコン膜を前記ゲート間絶縁膜との界面から所定膜厚離れた部分までシリサイド化することによりシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極膜、ゲート間絶縁膜、第１の結晶粒の大きさを有する第１の多結晶シリコン膜、前記第１の結晶粒の大きさより小さな大きさの第２の結晶粒を有する第２の多結晶シリコン膜を積層形成する工程と、
前記ゲート間絶縁膜および前記第１及び第２の多結晶シリコン膜を制御ゲート電極として分離加工する工程と、
前記第２の多結晶シリコン膜をシリサイド化することによりシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２の多結晶シリコン膜は、砒素（Ａｓ）が導入されて成膜されることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を順次下層から積層形成された構成のゲート電極と、
前記半導体基板の表層部に前記ゲート電極の両側に位置して形成されたソース／ドレイン領域とを備え、
前記制御ゲート電極は、少なくとも上層側において不純物としてリン（Ｐ）が導入されたときにできる結晶粒の大きさよりも小さい結晶粒の大きさとなる不純物が導入されたシリサイド膜を備えた構成とされていることを特徴とする半導体装置。
【請求項５】
半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を順次下層から積層形成された構成のゲート電極と、
前記半導体基板の表層部に前記ゲート電極の両側に位置して形成されたソース／ドレイン領域とを備え、
前記制御ゲート電極は、下層側に第１の結晶粒の大きさの多結晶シリコン膜を備えると共に、上層側に前記第１の結晶粒よりも小さい大きさの第２の結晶粒からなるシリサイド膜を備えた構成とされていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の上部にシリサイド層を有する構成の半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置として、例えば特許文献１に示すようなものがある。これは、メモリセルトランジスタのゲート電極の上部にタングステンシリサイドなどのシリサイド層を有する構成のもので、これによって多結晶シリコン層などにより形成される制御ゲート電極の抵抗値を低減させるものである。
この構成において、素子の微細化がさらに進んで配線幅が狭くなることから、シリサイド層のさらなる低抵抗化が要求されている。シリサイドを形成する材料のうちで低抵抗となるものとしては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）などの金属材料がある。
【０００３】
しかし、これらの材料はタングステンなどと異なり低融点材料であることから、製造工程での熱処理の関係を考慮すると、高温の熱処理にさらすことができない。このため、最初からチタンシリサイド（ＴｉＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）膜を形成しておくことができず、高温熱処理のない工程以降でシリサイド化の処理をする必要がある。そこで、ゲート電極の構成を成膜して加工した後にチタン膜、ニッケル膜あるいはコバルト膜を形成し、熱処理を行うことで自己整合的にシリサイドを形成する。
【０００４】
この場合、シリサイド形成の工程では、ゲート電極の上部の多結晶シリコン膜を露出させ、この上面にシリサイド形成用の金属膜を形成し、シリサイドの熱処理を行うことで多結晶シリコンと接触している部分の金属膜だけがシリサイド反応して制御ゲート電極の上部がシリサイドとして形成される。この後、反応に寄与していない金属膜を剥離することで自己整合的にシリサイド層を形成することができる。
【０００５】
上記のシリサイド反応では、制御ゲート電極として形成している多結晶シリコン膜を、できるだけ厚くシリサイド化することで低抵抗化を図ることができる。しかし、多結晶シリコン膜の全体としての膜厚は加工性の点で全体の膜厚を厚くすることには制限があり、しかも、シリサイド反応がゲート間絶縁膜に達すると正常な動作を確保することができないため、ゲート間絶縁膜上にわずかに多結晶シリコン膜を残した状態とするようにシリサイド化を図ることが必要である。
【０００６】
一般に、多結晶シリコン膜は、シリサイド反応を進行させる場合に、結晶粒界で一時的に反応が抑制される。したがって、シリサイド層の膜厚が結晶粒の大きさに依存してバラツキが発生する。このため、ゲート間絶縁膜にシリサイド化が達しないようにシリサイド反応を実施することは制御性の点で難しいという問題があった。
【特許文献１】特開２００５−２８６１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、多結晶シリコン膜の上部に金属膜を形成して熱処理を行うことでシリサイド層を形成する場合に、そのシリサイド層の膜厚の制御性を高めることができるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の結晶粒の大きさを有する第１の多結晶シリコン膜、ゲート間絶縁膜、前記第１の結晶粒の大きさよりも小さな第２の結晶粒を有する第２の多結晶シリコン膜を積層形成する工程と、前記ゲート間絶縁膜および前記第２の多結晶シリコン膜を制御ゲート電極として分離加工する工程と、前記第２の多結晶シリコン膜を前記ゲート間絶縁膜との界面から所定膜厚離れた部分までシリサイド化することによりシリサイド膜を形成する工程とを有するところに特徴を有する。
【０００９】
また、本発明の半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を順次下層から積層形成された構成のゲート電極と、前記半導体基板の表層部に前記ゲート電極の両側に位置して形成されたソース／ドレイン領域とを備え、前記制御ゲート電極は、少なくとも上層側において不純物としてリン（Ｐ）が導入されたときにできる結晶粒の大きさよりも小さい結晶粒の大きさとなる不純物が導入されたシリサイド膜を備えた構成とされているところに特徴を有する。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法および半導体装置によれば、シリサイド層の形成時に膜厚の制御性を高めることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）ＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する方向すなわち図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
図３は、図２中、切断線Ａ−Ａで示す部分の断面を前面側に示すと共にワード線ＷＬを複数本奥行き方向に並べた状態で示す三次元的な模式図である。すなわち、メモリセルトランジスタのゲート電極ＭＧ部分を中心として示したものである。この図３において、シリコン基板１には、表層部に所定間隔で溝（トレンチ）が形成されていて、その溝内に素子分離用の絶縁膜を埋め込んでなるＳＴＩ２が形成され、これによって複数の帯状の活性領域３が分離形成されている。各活性領域３の上面には、ゲート絶縁膜としてのシリコン酸化膜４を介してフローティングゲート電極用の多結晶シリコン膜５が形成されている。この多結晶シリコン膜５は、不純物としてリン（Ｐ）が所定濃度でドープされている。
【００１６】
各活性領域３上の多結晶シリコン膜５上には、これら隣接する多結晶シリコン膜５間を連結するようにしてＯＮＯ（oxide-nitride-oxide）膜などからなるゲート間絶縁膜６、コントロールゲート電極用の多結晶シリコン膜７および金属シリサイド層としてのコバルトシリサイド（ＣｏＳｉ２）膜８が順次積層された構成となっている。多結晶シリコン膜７はたとえばリン（Ｐ）が不純物としてドープ（導入）されている。コバルトシリサイド膜８は、後述するように多結晶シリコン膜８ａをシリサイド化することで得るもので、不純物として砒素（Ａｓ）がドープ（導入）されている。また、コバルトシリサイド膜８の結晶粒の大きさは、多結晶シリコン膜７の結晶粒の大きさに比べて小さくなっており、これはドープされた不純物の種類に依存している。
【００１７】
また、多結晶シリコン膜７は、多結晶シリコン膜５の上部に位置する部分では、比較的膜厚が薄く形成されており、その上部に位置するコバルトシリサイド膜８が比較的厚く形成されている。多結晶シリコン膜７およびコバルトシリサイド膜８は前述したワード線ＷＬに対応する構成部分である。したがって、コバルトシリサイド膜８が厚く形成されていることで、ワード線ＷＬの配線抵抗を低減する効果がある。そして、このゲート電極ＭＧ間つまりワード線ＷＬ間には、これらを絶縁分離するためのシリコン酸化膜９がゲート間絶縁膜６上の部分に埋め込み形成されている。
【００１８】
上記構成は製造工程の途中段階におけるものであり、この後、層間絶縁膜の形成やコンタクトプラグあるいは配線形成などの工程を経た構成として形成されるものである。
上記構成を採用することで、制御ゲート電極の構造として、全体として従来と同等の膜厚としながら、多結晶シリコン膜７を比較的薄い膜厚に設定すると共に、シリサイド膜８を厚く形成する構成とすることができるので、ワード線ＷＬの配線抵抗を低減することができる。
【００１９】
次に、上記構成を製造する場合の製造工程について図３〜図１５を参照して説明する。なお、図３〜図９は、図２におけるＸ方向に沿った切断線Ａ−Ａでの切断面を模式的に示す図であり、図１０〜図１５は、図２におけるＹ方向に沿った切断線Ｂ−Ｂでの切断面を模式的に示す図である。
【００２０】
まず、ワード線ＷＬ上でのＸ方向断面である図４に示すように、シリコン基板１の上に熱酸化法によりゲート絶縁膜としてシリコン酸化膜４を成膜する。次に、フローティングゲートとなる多結晶シリコン膜５をＬＰＣＶＤ（low pressure chemical vapor deposition）法によりリン（Ｐ）を添加して成膜する。さらに、多結晶シリコン膜５の上面に加工用のシリコン窒化膜１０を成膜する。
【００２１】
次に、図５に示すように、フォトリソグラフィ処理によりレジスト１１を所定形状にパターンニングする。続いて、図６に示すように、ＲＩＥ（reactive ion etching）法によりレジスト１１をマスクとしてシリコン窒化膜１０、多結晶シリコン膜５、シリコン酸化膜４を垂直にエッチング加工するとともにシリコン基板１を順次エッチング処理して所定深さのトレンチ１ａを形成する。トレンチ１ａを形成することで、シリコン基板１の表面部分は複数列の活性領域３に分割される。
【００２２】
次に、図７に示すように、トレンチ１ａ内にシリコン酸化膜を埋め込み形成する。シリコン窒化膜１０上のシリコン酸化膜をＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜１０をストッパとして研磨する。これにより、トレンチ１ａ内のみにシリコン酸化膜を残し、素子分離領域としてのＳＴＩ２が形成される。この後、図８に示すように、ＳＴＩ２のシリコン酸化膜をＲＩＥ法によりエッチングして多結晶シリコン膜５の中間部位あるいはそれ以下の高さに上面が位置するまで落とし込み処理を行う。
【００２３】
続いて、図９に示すように、ＯＮＯ膜などのゲート間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７、８ａを積層形成する。この場合、多結晶シリコン膜７は不純物としてリン（Ｐ）が添加された膜であり、多結晶シリコン膜８ａは不純物として砒素（Ａｓ）が添加された膜である。砒素が添加された多結晶シリコン膜８ａは、グレインサイズ（結晶粒の大きさ）がリンが添加された多結晶シリコン膜７のグレインサイズに比べて小さくなっている。図では、多結晶シリコン膜８ａの結晶粒界を模式的に示している。
【００２４】
図１０は、図９の状態を活性領域３上のＹ方向断面で示したもので、シリコン基板１上に、シリコン酸化膜４、多結晶シリコン膜５、ゲート間絶縁膜６、多結晶シリコン膜７、８ａおよびシリコン窒化膜１２が積層された構成である。
上記した状態から、まず図１１に示すように制御ゲート電極の加工を行う。フォトリソグラフィ処理により、制御ゲート電極の加工形状にレジストをパターンニングする。この後、ＲＩＥ法などのドライエッチング技術により、シリコン窒化膜１２、多結晶シリコン膜８ａ、７、ゲート間絶縁膜６および多結晶シリコン膜５を垂直にエッチング加工してゲート電極ＭＧを分離形成する。続いて、この状態で各ゲート電極ＭＧの間のシリコン基板１の表層部にソース／ドレイン領域１ｂを形成するために所定の不純物がイオン注入処理により導入される。
【００２５】
次に、図１２に示すように、上記構成の上面にシリコン酸化膜９を成膜してゲート電極ＭＧ間に埋め込む。成膜したシリコン酸化膜９は、ＲＩＥ法などによってエッチングを行ってシリコン窒化膜１２の上面とほぼ一致する高さとなるように形成する。この後、図１３に示すように、シリコン酸化膜９、シリコン窒化膜１２をＲＩＥ法などのイオンエッチング法を用いて加工し、多結晶シリコン膜８ａの上面および上面近傍の側壁部を露出させる。
【００２６】
この後、図１４に示すように、上面にシリサイド反応を行わせるための金属膜としてコバルト膜１３をスパッタ法などによって成膜する。なお、コバルト膜１３の成膜前には、多結晶シリコン膜８ａが露出した部分を希弗酸処理することで自然酸化膜を除去することが有効である。この後、アニールなどの熱処理を行うことで、多結晶シリコン膜８ａがコバルト膜１３と接している部分だけが選択的にシリサイド化され、低抵抗なコバルトシリサイド膜８となる。また、シリコン酸化膜９上の未反応のコバルト膜１３はエッチングにより除去される。なお、実際には熱処理は、２回実施され、２回目は比較的高温で熱処理が行われる。これによってコバルトシリサイドの大部分を、抵抗値の低い化合状態であるコバルトダイシリサイド（ＣｏＳｉ２）に転換させることができる。
【００２７】
上記のシリサイド化の処理において、多結晶シリコン膜８ａのシリサイド反応について多結晶シリコン膜７との境界部分で止まるように制御する。多結晶シリコン膜８ａは、砒素がドープされていることから、リンをドープした場合のものに比べて結晶粒の大きさが小さく形成される。また、シリサイド反応は、結晶内部では速いが結晶粒の界面すなわち結晶粒界においては遅くなる傾向になるから、シリサイド反応を行う場合の制御性が高められる。この結果、リンをドープしている多結晶シリコン膜をシリサイド反応させる場合に比べてコバルトシリサイド膜８の膜厚を精度良く形成でき、確実に多結晶シリコン膜７との界面部分でシリサイド反応を止めることができるので、ゲート間絶縁膜６にシリサイド反応が及ぶ不具合を防止できる。
この後、シリサイド層８およびシリコン酸化膜９の上面に層間絶縁膜を形成すると共に、各種のコンタクトプラグや配線パターンを形成してＮＡＮＤ型フラッシュメモリ装置のチップが形成される。
【００２８】
このような本実施形態によれば、制御ゲート電極として、薄い膜厚の多結晶シリコン膜７の上に厚い膜厚の砒素をドープした多結晶シリコン膜８ａを形成し、その多結晶シリコン膜８ａをコバルト膜１３によってシリサイド化することで、コバルトシリサイド膜８を形成するので、多結晶シリコン膜の結晶粒の大きさを小さく抑制することが可能となり、これによってシリサイド反応により形成するシリサイド膜８の深さバラツキを、従来のリンをドープした多結晶シリコン膜をシリサイド化する場合に比べて、精度良く抑制することが可能になる。
【００２９】
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
多結晶シリコン膜７、８ａと２層で構成したが、砒素をドープした多結晶シリコン膜を１層で構成することもできる。砒素をドープしていることで、結晶粒の大きさをリンドープの場合よりも小さくすることができ、これによって、シリサイド反応をより正確に制御することができるので、ゲート間絶縁膜に達しないようにシリサイド化を行うことができるようになる。
【００３０】
実施形態では、多結晶シリコン膜８ａにドープする不純物として砒素を用いているが、この他にも、結晶粒の大きさをリンの場合よりも小さくすることができる不純物をドープすることができる。適用可能な不純物としては、たとえば酸素（Ｏ）やカーボン（Ｃ）などがあり、これらについては、多結晶シリコン膜を成膜した後に、イオン注入法を用いてドープすることで同様の効果を達成することができる。
【００３１】
実施形態では、多結晶シリコン膜８ａの結晶粒の大きさを制限するため砒素をドープしているが、高さ方向で結晶粒界の間隔が小さくなるようにすることができれば、他の手段を適用することができる。
本実施形態では、シリサイド膜としてコバルトシリサイド膜８の場合で説明したが、シリサイド化のための金属としては、Ｎｉ、Ｐｔ，Ｔｉ，Ｔａ，Ｗを用いることもできる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面を前面に示した三次元的な模式図
【図４】図２における切断線Ａ−Ａで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その１）
【図５】図２における切断線Ａ−Ａで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その２）
【図６】図２における切断線Ａ−Ａで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その３）
【図７】図２における切断線Ａ−Ａで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その４）
【図８】図２における切断線Ａ−Ａで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その５）
【図９】図２における切断線Ａ−Ａで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その６）
【図１０】図２における切断線Ｂ−Ｂで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その７）
【図１１】図２における切断線Ｂ−Ｂで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その８）
【図１２】図２における切断線Ｂ−Ｂで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その９）
【図１３】図２における切断線Ｂ−Ｂで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その１０）
【図１４】図２における切断線Ｂ−Ｂで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その１１）
【図１５】図２における切断線Ｂ−Ｂで示す部分の断面を示す製造工程の一段階における模式的な縦断面図（その１２）
【符号の説明】
【００３３】
図面中、１はシリコン基板（半導体基板）、１ａはトレンチ、１ｂはソース／ドレイン領域、２はＳＴＩ（素子分離領域）、３は活性領域、４はシリコン酸化膜（ゲート絶縁膜）、７、８ａは多結晶シリコン膜、８はコバルトシリサイド膜（シリサイド膜）、９はシリコン酸化膜、ＭＧはメモリセルトランジスタのゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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