(57)【要約】【課題】高速化と低損失化を図りつつ、簡単な構成でさらなるソフトリカバリー化が実現でき、信頼性を向上できるソフトリカバリーダイオードを提供する。【解決手段】ｎ+型半導体基板２と、上記ｎ+型半導体基板２上に形成されたｎ--型ベース層３と、上記ｎ--型ベース層３上に形成されたｎ-型ベース層４と、上記ｎ-型ベース層４上に形成されたｐ+型アノード層５とを備える。上記ｎ--型ベース層３は、ｎ-型ベース層４よりも低濃度のｎ型不純物を有する。上記ｐ+型アノード層５とｎ-型ベース層４でｐｎ接合を形成する。上記ｐ+型アノード層５上にアノード電極６を形成し、ｎ+型半導体基板２の下側にカソード電極７を形成する。【選択図】図１
2009049045.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型不純物を有するｐ+型アノード層と、
上記ｐ+型アノード層と一方の面でＰＮ接合を形成するｎ型不純物を有するｎ-型ベース層と、
上記ｎ-型ベース層の他方の面に一方の面が接し、上記ｎ-型ベース層よりも低濃度のｎ型不純物を有するｎ--型ベース層と、
上記ｎ--型ベース層の他方の面に一方の面が接するｎ型不純物を有するｎ+型半導体層と
を備えたことを特徴とするソフトリカバリーダイオード。
【請求項２】
請求項１に記載のソフトリカバリーダイオードにおいて、
上記ｎ-型ベース層の厚みをｔ1[μm]とし、上記ｎ--型ベース層の厚みをｔ2[μm]とするとき、
ｔ1／２  ≦  ｔ2  ≦  １００[μm]−ｔ1
の条件を満足することを特徴とするソフトリカバリーダイオード。
【請求項３】
請求項１または２に記載のソフトリカバリーダイオードにおいて、
上記ｎ-型ベース層の不純物濃度をｎ1[cm-3]とし、上記ｎ--型ベース層の不純物濃度をｎ2[cm-3]とするとき、
５×１０12[cm-3]  ≦  ｎ2  ≦  ｎ1
の条件を満足することを特徴とするソフトリカバリーダイオード。
【請求項４】
請求項１から３までのいずれか１つに記載のソフトリカバリーダイオードにおいて、
上記ｐ+型アノード層と上記ｎ-型ベース層と上記ｎ--型ベース層および上記ｎ+型半導体層は、シリコンカーバイド(ＳiＣ)を母材とすることを特徴とするソフトリカバリーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ソフトリカバリーダイオードに関し、インバータ等の電力変換装置に好適なソフトリカバリーダイオードに関する。
【背景技術】
【０００２】
インバータ等の電力変換装置において、スイッチング素子に並列接続するダイオードには、通常ｐｎ接合ダイオードが用いられている。近年、そのダイオードには、スイッチング周波数の高周波化に伴って、高速化、低損失化、さらに逆回復特性のソフトリカバリー化が求められている。これまで、高速化,低損失化,逆回復特性のソフトリカバリー化を実現する様々な技術が発明されてきたが、これらの従来技術においては、逆回復特性のソフトリカバリー化に対する根拠が示されていないものもあり、また、そのダイオードの用途によっては、ソフトリカバリー化が十分でない場合があった。
【０００３】
従来、高速かつ低損失のｐｎ接合ダイオードを得るために、粒子線照射や電子線照射によって生成される欠陥やアノード層へのイオン注入時に残留する欠陥を利用することによって少数キャリアの注入を抑制する技術や、金や白金といった重金属を拡散することによって少数キャリアのライフタイムを低減し、その蓄積量を低減する技術がある(例えば、特開２００３−２２４２８１号公報(特許文献１)参照)。これらの技術では、ダイオードのターンオフ時に流れる逆回復電流がピーク値に至った後の逆回復電流の時間変化率を小さくしてソフトリカバリー化することができ、素子の破壊原因となり得るサージ電圧の抑制に有効である。
【０００４】
上記従来のソフトリカバリーダイオードでは、ｐｎ接合ダイオードの通電時における少数キャリアの蓄積量を低減すると、逆回復時におけるベース層内のキャリア濃度(逆回復電荷量)は低くなるため、逆回復電流は小さくなり、逆回復時間も短くなる。これによって、ダイオードは高速化,低損失化されるが、その用途によっては、必要とされる逆回復特性が十分に得られない場合がある。この場合、逆回復電流の時間変化率とこのダイオードを使用する回路のインダクタンス成分との積によって決まるサージ電圧の増大を引き起こし、素子の破壊に至る恐れがある。さらに、このサージ電圧の増大に伴って、電力変換装置においてダイオードと並列接続するスイッチング素子の端子間電圧の時間変化率が増大すると、スイッチング素子が誤動作し、回路に流れる短絡電流によってスイッチング素子が破壊する可能性もある。
【特許文献１】特開２００３−２２４２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の課題は、簡単な構成でさらなるソフトリカバリー化が実現できるソフトリカバリーダイオードを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、この発明のソフトリカバリーダイオードは、
ｐ型不純物を有するｐ+型アノード層と、
上記ｐ+型アノード層と一方の面でＰＮ接合を形成するｎ型不純物を有するｎ-型ベース層と、
上記ｎ-型ベース層の他方の面に一方の面が接し、上記ｎ-型ベース層よりも低濃度のｎ型不純物を有するｎ--型ベース層と、
上記ｎ--型ベース層の他方の面に一方の面が接するｎ型不純物を有するｎ+型半導体層と
を備えたことを特徴とする。
【０００７】
上記構成のソフトリカバリーダイオードによれば、上記ｎ-型ベース層とｎ+型半導体層との間に、ｎ-型ベース層よりもｎ型不純物濃度が低いｎ--型ベース層を設けて、このｎ--型ベース層を逆回復電荷が滞留する領域とする。ここで、ｎ-型ベース層の不純物濃度と、ｐ+型アノード層の不純物濃度と、ｎ-型ベース層,ｐ+型アノード層を構成する半導体材料の物性値およびターンオフ時に印加される逆方向電圧によって、ｎ-型ベース層にできる空乏層の厚みが決まり、ｎ-型ベース層の厚みをその空乏層の厚み以上とすることで、ｎ--型ベース層は非空乏化領域となる。そうすることによって、ターンオフ時、非空乏化領域であるｎ--型ベース層では、ｎ型不純物濃度が低いほど逆回復電荷の滞留時間が増加し、逆回復電荷は非空乏化領域からゆっくりと掃き出されるので、逆回復電流がピークに至った後の逆回復電流の時間変化率は小さくなり、効果的なソフトリカバリー化ができる。
【０００８】
また、一実施形態のソフトリカバリーダイオードでは、
上記ｎ-型ベース層の厚みをｔ1[μm]とし、上記ｎ--型ベース層の厚みをｔ2[μm]とするとき、
ｔ1／２  ≦  ｔ2  ≦  １００[μm]−ｔ1
の条件を満足する。
【０００９】
上記実施形態によれば、シミュレーション結果から上記条件を満足することによって、非空乏化領域であるｎ--型ベース層において、ｎ-型ベース層の厚さの１／２以上の厚さで、かつ、厚さがより厚いほど、キャリア(逆回復電荷)が非空乏化領域からゆっくりと掃き出されるので、逆回復電流がピークに至った後の逆回復電流の時間変化率をより小さくできる。なお、上記ｎ--型ベース層の厚みｔ2を(１００−ｔ1)[μm]よりも厚くすることは、半導体プロセスやコストなどの制約、あるいは、素子の定常損失の不要な増大を招くため好ましくない。
【００１０】
また、一実施形態のソフトリカバリーダイオードでは、
上記ｎ-型ベース層の不純物濃度をｎ1[cm-3]とし、上記ｎ--型ベース層の不純物濃度をｎ2[cm-3]とするとき、
５×１０12[cm-3]  ≦  ｎ2  ≦  ｎ1
の条件を満足する。
【００１１】
上記実施形態によれば、シミュレーションの結果から上記条件を満足することによって、非空乏化領域であるｎ--型ベース層において、ｎ-型ベース層の不純物濃度以下で、かつ、不純物濃度がより低いほど逆回復電荷の滞留時間が増加するので、逆回復電荷が非空乏化領域からゆっくりと掃き出される。なお、不純物濃度の５×１０12[cm-3]は、エピタキシャル層の製作下限であって、ｎ--型ベース層の不純物濃度が低いほど、逆回復特性のソフトリカバリー化の効果が高い。
【００１２】
また、一実施形態のソフトリカバリーダイオードでは、上記ｐ+型アノード層と上記ｎ-型ベース層と上記ｎ--型ベース層および上記ｎ+型半導体層は、シリコンカーバイド(ＳiＣ)を母材とする。
【００１３】
上記実施形態によれば、上記ｐ+型アノード層とｎ-型ベース層とｎ--型ベース層およびｎ+型半導体層がシリコンカーバイド(ＳiＣ)を母材とすることによって、シリコン(Ｓｉ)を母材とした半導体素子に比べて損失が少なく、また、高温でも安定した動作が可能となる。
【発明の効果】
【００１４】
以上より明らかなように、この発明によれば、ｎ型不純物濃度が低いｎ--型ベース層を付加した簡単な構成でさらなるソフトリカバリー化ができ、電力変換装置に適用したときにはスイッチング素子の誤動作を防止し、信頼性の向上を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明のソフトリカバリーダイオードを図示の実施の形態により詳細に説明する。
【００１６】
図１はこの発明の実施の一形態のソフトリカバリーダイオード１の断面図であり、２はｎ+型半導体層の一例としてのｎ+型半導体基板、３は上記ｎ+型半導体基板２上に形成されたｎ--型ベース層、４は上記ｎ--型ベース層３上に形成されたｎ-型ベース層、５は上記ｎ-型ベース層４上に形成されたｐ+型アノード層である。上記ｐ+型アノード層５上にアノード電極６を形成し、ｎ+型半導体基板２の下側にカソード電極７を形成している。上記ｐ+型アノード層５とｎ-型ベース層４でｐｎ接合を形成している。
【００１７】
また、上記ｎ-型ベース層４の厚みｔ1[μm]と、ｎ--型ベース層３の厚みｔ2[μm]は、
ｔ1／２  ≦  ｔ2  ≦  １００[μm]−ｔ1
の条件を満足するように設定されている。
【００１８】
ここで、上記ｎ--型ベース層３の厚みｔ2を(１００−ｔ1)[μm]よりも厚くすることは、半導体プロセスやコストなどの制約、あるいは、素子の定常損失の不要な増大を招くため好ましくない。
【００１９】
また、上記ｎ-型ベース層４の不純物濃度ｎ1[cm-3]と、ｎ--型ベース層３の不純物濃度ｎ2[cm-3]は、
５×１０12[cm-3]  ≦  ｎ2  ≦  ｎ1
の条件を満足するように設定されている。
【００２０】
ここで、不純物濃度の５×１０12[cm-3]は、エピタキシャル層の製作下限であって、ｎ--型ベース層の不純物濃度が低いほど、逆回復特性のソフトリカバリー化の効果が高い。
【００２１】
以下、上記ソフトリカバリーダイオード１の電流,電圧の逆回復特性に係るｎ--型ベース層３の厚み依存性と、上記ソフトリカバリーダイオード１の電流,電圧の逆回復特性に係るｎ--型ベース層３の不純物濃度の依存性について、図２,図３を用いて説明する。
【００２２】
図２は、典型例として、シリコンカーバイド(ＳiＣ)を母材とする半導体で形成されたソフトリカバリーダイオード１について、回路シミュレータとしてＴＣＡＤ−ＤＥＳＳＩＳ(Ｓｙｎｏｐｓｉｓ製)を用いて行った電流・電圧の逆回復特性に係るシミュレーション結果である。
【００２３】
このときの試験回路は、図７に示す回路構成としている。図７に示すように、直流電源Ｅの正極(ｎ４)に抵抗Ｒ1の一端を接続し、抵抗Ｒ1の他端(ｎ５)をシリコンダイオードＤaのカソードに接続している。上記シリコンダイオードＤaのアノードを抵抗Ｒaを介してスイッチＳＷの一端(ｎ６(SW1))に接続している。また、上記シリコンダイオードＤaのカソードとスイッチＳＷの一端(ｎ６(SW1))との間にコイルＬaを接続している。上記スイッチＳＷの他端(ｎ１(SW2))に、ソフトリカバリーダイオードＤsのカソードを接続している。上記ソフトリカバリーダイオードＤsのアノード(ｎ２)をコイルＬ1を介して直流電源Ｅの負極(ｎ８)に接続している。また、上記ソフトリカバリーダイオードＤsのカソードをコイルＬ2の一端に接続し、コイルＬ2の他端(ｎ３)とソフトリカバリーダイオードＤsのアノードを抵抗Ｒ2を介して接続している。
【００２４】
ここで、直流電源Ｅの電圧値は２ｋＶ、抵抗Ｒaの抵抗値は２Ω、抵抗Ｒ1,抵抗Ｒ2の抵抗値は１ｍΩ、コイルＬaのインダクタンスは２０μＨ、コイルＬ2のインダクタンスは０.５ｍＨ、コイルＬ1のインダクタンスは１μＨとしている。
【００２５】
上記試験回路のスイッチＳＷをオン状態からオフ状態にすることによって、ターンオフ時の逆回復特性をシミュレーションする。
【００２６】
また、この試験回路によるシミュレーションのパラメータは、次のとおりである。
Ｘa  ：  素子幅  [μｍ]
ｔ1  ：  ｎ-型ベース層４の厚み  [μｍ]
ｔ2  ：  ｎ--型ベース層３の厚み  [μｍ]
ｐ+  ：  ｐ+型アノード層５の不純物濃度  [ｃｍ-3]
ｎ-  ：  ｎ-型ベース層４の不純物濃度  [ｃｍ-3]
ｎ--  ：  ｎ--型ベース層３の不純物濃度  [ｃｍ-3]
ｎ+  ：  ｎ+型半導体基板２の不純物濃度  [ｃｍ-3]
μe  ：  電子の移動度  [ｃｍ2／Ｖs]
μh  ：  正孔の移動度  [ｃｍ2／Ｖs]
τe  ：  電子のライフタイム  [μsec]
τh  ：  正孔のライフタイム  [μsec]
τe'  ：  電子のライフタイム  [μsec]
τh'  ：  正孔のライフタイム  [μsec]
Ｔ  ：  温度  [℃]
【００２７】
図２に示すように、この発明のソフトリカバリーダイオードは、ｔ1／２≦ｔ2のときのピークに至った後の逆回復電流の時間変化率が小さく、素子の破壊原因となり得るサージ電圧も小さくなる。
【００２８】
このときのシミュレーションの条件は、ｐ+型アノード層５の厚み１.６μｍ、ｎ+型半導体基板２の厚みは計算を簡素化するために５μｍとし、その他のパラメータを以下のとおりとする。
Ｘa  ：  ８０００  [μｍ]
ｔ1  ：  ５０  [μｍ]
ｔ2  ：  １５、２５、３５  [μｍ]
ｐ+  ：  １×１０18  [ｃｍ-3]
ｎ-  ：  ９×１０14  [ｃｍ-3]
ｎ--  ：  １×１０14  [ｃｍ-3]
ｎ+  ：  １×１０19  [ｃｍ-3]
μe  ：  １０００  [ｃｍ2／Ｖs]
μh  ：  １００  [ｃｍ2／Ｖs]
τe  ：  ３  [μsec]
τh  ：  １  [μsec]
Ｔ   ：  １００  [℃]
【００２９】
図２において、電圧,電流の逆回復特性のｔ2＝t1／２の曲線は、ｎ--型ベース層３の厚みが２５[μｍ]のときであり、電圧,電流の逆回復特性のｔ2＜t1／２の曲線は、ｎ--型ベース層３の厚みが１５[μｍ]のときであり、電圧,電流の逆回復特性のｔ2＞t1／２の曲線は、ｎ--型ベース層３の厚みが３５[μｍ]のときである。
【００３０】
図２から明らかなように、ｎ--型ベース層３の厚みｔ2がｎ-型ベース層４の厚みｔ1の１／２以上の厚みで、かつ、より厚いほど、キャリア(逆回復電荷)が非空乏化領域からゆっくりと掃き出されるので、逆回復電流がピークに至った後の逆回復電流の時間変化率をより小さくできる。なお、上記ｎ--型ベース層３の厚みｔ2を(１００−ｔ1)[μm]よりも厚くすることは、半導体プロセスやコストなどの制約、あるいは、素子の定常損失の不要な増大を招くため好ましくない。
【００３１】
また、図３に示すように、この発明のソフトリカバリーダイオードは、ｎ--型ベース層３の不純物濃度が、ｎ2＝ｎ1から徐々に小さくなるほど、逆回復電流がピークに至った後の逆回復電流の時間変化率が小さく、素子の破壊原因となる得るサージ電圧も小さくなる。
【００３２】
このときのシミュレーションの条件は、ｐ+型アノード層５の厚み１.６μｍ、ｎ+型半導体基板２の厚みは計算を簡素化するために５μｍとし、その他のパラメータを以下のとおりとする。
Ｘa  ：  ８０００  [μｍ]
ｔ1  ：  ５０  [μｍ]
ｔ2  ：  １５  [μｍ]
ｐ+  ：  １×１０18  [ｃｍ-3]
ｎ-  ：  ９×１０14  [ｃｍ-3]
ｎ--  ：  ５×１０14、１×１０14、１×１０13  [ｃｍ-3]
ｎ+  ：  １×１０19  [ｃｍ-3]
μe  ：  １０００  [ｃｍ2／Ｖs]
μh  ：  １００  [ｃｍ2／Ｖs]
τe  ：  ３  [μsec]
τh  ：  １  [μsec]
Ｔ   ：  １００  [℃]
【００３３】
図３において、電圧,電流の逆回復特性のＡの曲線は、ｎ--型ベース層３の不純物濃度５×１０14 [ｃｍ-3]のときであり、電圧,電流の逆回復特性のＢの曲線は、ｎ--型ベース層３の不純物濃度１×１０14 [ｃｍ-3]のときであり、電圧,電流の逆回復特性のＣの曲線は、ｎ--型ベース層３の不純物濃度１×１０13 [ｃｍ-3]のときである。
【００３４】
図３から明らかなように、ｎ--型ベース層３の不純物濃度がｎ-型ベース層４の不純物濃度よりも低く、かつ、不純物濃度がより低いほど、逆回復電荷の滞留時間が増加するので、キャリア(逆回復電荷)が非空乏化領域からゆっくりと掃き出される。
【００３５】
このように、この発明のソフトリカバリーダイオードでは、ｐｎ接合ダイオードのｎ型ベース層をｎ-型ベース層４とｎ--型ベース層３の２層構造とし、アノード側のｎ-型ベース層４とカソード側のｎ--型ベース層３の不純物濃度は、ｎ+型半導体基板２よりも小さく、かつ、制御可能な濃度とする。
【００３６】
また、ｎ-型ベース層４の厚みは、その不純物濃度とｐ+型アノード層５の不純物濃度、ダイオードを構成する半導体材料の物性値およびターンオフ時に印加される逆方向電圧から決まる空乏層の厚み以上とする。
【００３７】
また、ｎ--型ベース層３の不純物濃度は、ｎ-型ベース層４の不純物濃度よりも小さく、かつ、制御可能な濃度(可能な限り小さい方が望ましい)とする。
【００３８】
また、ｎ--型ベース層３の厚みは、ｎ-型ベース層４の厚みの１／２以上とし、これを逆回復電荷が滞留できる領域とする。このような構造にすることにより、逆回復時における逆回復電荷は、その滞留時間が増加して、非空乏化領域からゆっくりと掃き出され、逆回復電流がピークに至った後の逆回復電流の時間変化率は小さくなり、ソフトリカバリー化が達成される。
【００３９】
また、上記ｐ+型アノード層５とｎ-型ベース層４とｎ--型ベース層３およびｎ+型半導体基板２がシリコンカーバイド(ＳiＣ)を母材とすることによって、シリコン(Ｓｉ)を母材とした半導体素子に比べて損失が少なく、高温でも安定した動作が可能となるので、大電力用途において高速スイッチング素子のリカバリーに高い効果が発揮できる。
【００４０】
〔第１実施例〕
図４はこの発明の第１実施例のソフトリカバリーダイオードの電流,電圧の逆回復特性を示している。この図４は図７の試験回路を用いて回路シミュレータ(ＴＣＡＤ−ＤＥＳＳＩＳ)によりシミュレーションしたものである。
【００４１】
また、図８は比較のための従来の一般的なダイオード１１の断面図を示している。
【００４２】
図８において、１２はｎ+型半導体基板、１４は上記ｎ+型半導体基板１２上に形成されたｎ-型ベース層、１５は上記ｎ-型ベース層１４上に形成されたｐ+型アノード層である。上記ｐ+型アノード層１５上にアノード電極１６を形成し、ｎ+型半導体基板１２の下側にカソード電極１７を形成している。上記ｐ+型アノード層１５とｎ-型ベース層１４でｐｎ接合を形成している。
【００４３】
このときのシミュレーションの条件は、ｐ+型アノード層１５の厚み１.６μｍ、ｎ+型半導体基板１２の厚みは計算を簡素化するために５μｍとし、その他のパラメータを以下のとおりとする。
Ｘa  ：  ８０００  [μｍ]
ｔ1  ：  ７５  [μｍ]
ｐ+  ：  １×１０18  [ｃｍ-3]
ｎ-  ：  ９×１０14  [ｃｍ-3]
ｎ+  ：  １×１０19  [ｃｍ-3]
μe  ：  １０００  [ｃｍ2／Ｖs]
μh  ：  １００  [ｃｍ2／Ｖs]
τe  ：  ３  [μsec]
τh  ：  １  [μsec]
Ｔ   ：  １００  [℃]
【００４４】
図９は上記第１実施例のソフトリカバリーダイオード２１の断面図を示している。
【００４５】
図９において、２２はｎ+型半導体層の一例としてのｎ+型半導体基板、２３は上記ｎ+型半導体基板２２上に形成されたｎ--型ベース層、２４は上記ｎ--型ベース層２３上に形成されたｎ-型ベース層、２５は上記ｎ-型ベース層２４上に形成されたｐ+型アノード層である。上記ｐ+型アノード層２５上にアノード電極２６を形成し、ｎ+型半導体基板２２の下側にカソード電極２７を形成している。上記ｐ+型アノード層２５とｎ-型ベース層２４でｐｎ接合を形成している。
【００４６】
このときのシミュレーションの条件は、ｐ+型アノード層５の厚み１.６μｍ、ｎ+型半導体基板２の厚みは計算を簡素化するために５μｍとし、その他のパラメータを以下のとおりとする。
Ｘa  ：  ８０００  [μｍ]
ｔ1  ：  ５０  [μｍ]
ｔ2  ：  ２５  [μｍ]
ｐ+  ：  １×１０18  [ｃｍ-3]
ｎ-  ：  ９×１０14  [ｃｍ-3]
ｎ--  ：  １×１０14  [ｃｍ-3]
ｎ+  ：  １×１０19  [ｃｍ-3]
μe  ：  １０００  [ｃｍ2／Ｖs]
μh  ：  １００  [ｃｍ2／Ｖs]
τe  ：  ３  [μsec]
τh  ：  １  [μsec]
Ｔ   ：  １００  [℃]
【００４７】
図８に示す従来のダイオードのシミュレーションでは、ピーク逆回復電流が２８.５Ａ、逆回復電流の時間変化率が６２０Ａ／μsec、ピーク電圧が２６６０Ｖ、逆回復時間が０.４４０μsecであったのに対して、図９に示す第１実施例のソフトリカバリーダイオードのシミュレーションでは、ピーク逆回復電流が２８.２Ａ、逆回復電流の時間変化率が２９０Ａ／μsec、ピーク電圧が２３２０Ｖ、逆回復時間が０.４７９μsecであった。
【００４８】
このように、従来の一般的なダイオードに比べて、逆回復電流がピークに至った後の逆回復電流の時間変化率は大幅に改善され、効果的なソフトリカバリー化ができる。
【００４９】
〔第２実施例〕
図５はこの発明の第２実施例のソフトリカバリーダイオードの一例としてのライフタイム制御ダイオードの電流,電圧の逆回復特性を示す図を示している。ここで、ライフタイム制御ダイオードは、順方向通電時においてアノード層に注入される少数キャリアのライフタイムを制御する構造である。この図５は図７の試験回路を用いて回路シミュレータ(ＴＣＡＤ−ＤＥＳＳＩＳ)によりシミュレーションしたものである。
【００５０】
図１０は上記第２実施例のライフタイム制御ダイオード３１の断面図を示している。
【００５１】
図１０において、３２はｎ+型半導体層の一例としてのｎ+型半導体基板、３３は上記ｎ+型半導体基板３２上に形成されたｎ--型ベース層、３４は上記ｎ--型ベース層３３上に形成されたｎ-型ベース層、３５は上記ｎ-型ベース層３４上に形成されたｐ+型アノード層である。上記ｐ+型アノード層３５上にアノード電極３６を形成し、ｎ+型半導体基板３２の下側にカソード電極３７を形成している。上記ｐ+型アノード層３５とｎ-型ベース層３４でｐｎ接合を形成している。ここで、上記ｐ+型アノード層３５は、不純物濃度を制御して、キャリアのライフタイムを低減している。
【００５２】
このときのシミュレーションの条件は、ｐ+型アノード層５の厚み５.０μｍ、ｎ+型半導体基板２の厚みは計算を簡素化するために５μｍとし、その他のパラメータを以下のとおりとする。
Ｘa  ：  ８０００  [μｍ]
ｔ1  ：  ５０  [μｍ]
ｔ2  ：  ２５  [μｍ]
ｐ+  ：  １×１０16  [ｃｍ-3]
ｎ-  ：  ９×１０14  [ｃｍ-3]
ｎ--  ：  １×１０14  [ｃｍ-3]
ｎ+  ：  １×１０19  [ｃｍ-3]
μe  ：  １０００  [ｃｍ2／Ｖs]
μh  ：  １００  [ｃｍ2／Ｖs]
τe  ：  ３  [μsec]
τh  ：  １  [μsec]
τe'  ：  ０.０３  [μsec]
τh'  ：  ０.０１  [μsec]
Ｔ   ：  １００  [℃]
【００５３】
ｎ型ベース層を２層構造としないライフタイム制御ダイオードでは、同一条件のシミュレーションにおいて、ピーク逆回復電流が２０.４Ａ、逆回復電流の時間変化率が３６０Ａ／μsec、ピーク電圧が２４００Ｖ、逆回復時間が０.３６２μsecであったのに対して、図１０に示す第２実施例のライフタイム制御ダイオードのシミュレーションでは、ピーク逆回復電流が２０.４Ａ、逆回復電流の時間変化率が３４０Ａ／μsec、ピーク電圧が２３７０Ｖ、逆回復時間が０.３５７μsecであった。
【００５４】
このように、ｎ型ベース層を２層構造としないライフタイム制御ダイオードに比べて、逆回復電流がピークに至った後の逆回復電流の時間変化率は改善され、さらなるソフトリカバリー化ができる。
【００５５】
〔第３実施例〕
図６はこの発明の第３実施例のソフトリカバリーダイオードの一例としてのスタティックシールドダイオードの電流,電圧の逆回復特性を示す図を示している。ここで、スタティックシールドダイオードは、アノード層の中央に、厚みが小さく、かつ、ｐ型不純物濃度が低い部分を形成することによって、順方向通電時におけるアノード層への少数キャリアの注入量を制御する構造である。この図６は図７の試験回路を用いて回路シミュレータ(ＴＣＡＤ−ＤＥＳＳＩＳ)によりシミュレーションしたものである。
【００５６】
図１１は上記第３実施例のスタティックシールドダイオード４１の断面図を示している。
【００５７】
図１１において、４２はｎ+型半導体層の一例としてのｎ+型半導体基板、４３は上記ｎ+型半導体基板４２上に形成されたｎ--型ベース層、４４は上記ｎ--型ベース層４３上に形成されたｎ-型ベース層、４５Ａは上記ｎ-型ベース層４４上の中央部分に形成されたｐ型アノード層、４５Ｂは上記ｐ型アノード層４５Ａの両側に形成されたｐ+型アノード層である。上記ｐ型アノード層４５Ａの幅をＸ1、ｐ+型アノード層４５Ｂの幅をＸ2とし、ｐ型アノード層４５Ａの厚さをｔ3とする。上記ｐ型アノード層４５Ａおよびｐ+型アノード層４５Ｂの上にアノード電極４６を形成し、ｎ+型半導体基板４２の下側にカソード電極４７を形成している。上記ｐ+型アノード層４５とｎ-型ベース層４４でｐｎ接合を形成している。
【００５８】
このときのシミュレーションの条件は、ｐ+型アノード層５の厚み１.６μｍ、ｎ+型半導体基板２の厚みは計算を簡素化するために５μｍとし、Ｘ1は４０００[μｍ]、Ｘ2は２０００[μｍ]とし、その他のパラメータを以下のとおりとする。
Ｘa  ：  ８０００  [μｍ]
ｔ1  ：  ５０  [μｍ]
ｔ2  ：  ２５  [μｍ]
ｔ3  ：  ０.０２  [μｍ]
ｐ+  ：  １×１０18  [ｃｍ-3]
ｐ   ：  １×１０17  [ｃｍ-3]
ｎ-  ：  ９×１０14  [ｃｍ-3]
ｎ--  ：  １×１０14  [ｃｍ-3]
ｎ+  ：  １×１０19  [ｃｍ-3]
μe  ：  １０００  [ｃｍ2／Ｖs]
μh  ：  １００  [ｃｍ2／Ｖs]
τe  ：  ３  [μsec]
τh  ：  １  [μsec]
Ｔ   ：  １００  [℃]
【００５９】
ｎ型ベース層を２層構造としないスタティックシールドダイオードでは、同一条件のシミュレーションにおいて、ピーク逆回復電流が２１.３Ａ、逆回復電流の時間変化率が４１０Ａ／μsec、ピーク電圧が２５００Ｖ、逆回復時間が０.３５５μsecであったのに対して、図１１に示す第３実施例のスタティックシールドダイオードのシミュレーションでは、ピーク逆回復電流が２１.０Ａ、逆回復電流の時間変化率が３００Ａ／μsec、ピーク電圧が２３２０Ｖ、逆回復時間が０.３６９μsecであった。
【００６０】
このように、ｎ型ベース層を２層構造としないスタティックシールドダイオードに比べて、逆回復電流がピークに至った後の逆回復電流の時間変化率は改善され、さらなるソフトリカバリー化ができる。
【００６１】
第１〜第３実施例のいずれの場合においても、逆回復時間および逆回復電荷量は、若干増加するが、逆回復電流の時間変化率は低減され、ソフトリカバリー化が可能であることが確認できた。
【００６２】
このように、この発明を利用することにより、従来のダイオードのさらなるソフトリカバリー化を実現でき、インバータ等の電力変換装置の性能向上につなげることが可能となる。
【００６３】
特に、この発明のソフトリカバリーダイオードは、大電力用途において高速スイッチング素子のリカバリーに効果が高い。
【００６４】
上記第１〜第３実施例では、シリコンカーバイド(ＳiＣ)を母材とする半導体で形成されたソフトリカバリーダイオードについて説明したが、シリコン(Ｓi)や砒化ガリウム(ＧaＡs)、窒化ガリウム(ＧaＮ)等の他の半導体を母材とするダイオードにこの発明を適用してもよい。また、ショットキーバリアダイオードとｐｎ接合ダイオードの複合ダイオードに適用してもよい。
【００６５】
この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【図面の簡単な説明】
【００６６】
【図１】図１はこの発明の実施の一形態のソフトリカバリーダイオードの断面図である。
【図２】図２は上記ソフトリカバリーダイオードの電流,電圧の逆回復特性に係るｎ--型ベース層の厚み依存性を示す図である。
【図３】図３は上記ソフトリカバリーダイオードの電流,電圧の逆回復特性に係るｎ--型ベース層の不純物濃度の依存性を示す図である。
【図４】図４はこの発明の第１実施例のソフトリカバリーダイオードの電流,電圧特性を示す図である。
【図５】図５はこの発明の第２実施例のソフトリカバリーダイオードとしてのライフタイム制御ダイオードの電流,電圧の逆回復特性を示す図である。
【図６】図６はこの発明の第３実施例のソフトリカバリーダイオードとしてのスタティックシールドダイオードの電流,電圧の逆回復特性を示す図である。
【図７】図７はこの発明のソフトリカバリーダイオードのシミュレーションに用いた試験回路を示す図である。
【図８】図８は従来のダイオードの断面図である。
【図９】図９は上記第１実施例のソフトリカバリーダイオードの断面図である。
【図１０】図１０は上記第２実施例のライフタイム制御ダイオードの断面図である。
【図１１】図１１は上記第３実施例のスタティックシールドダイオードの断面図である。
【符号の説明】
【００６７】
１,２１…ソフトリカバリーダイオード
２,１２,２２,３２,４２…ｎ+型半導体基板
３,２３,３３,４３…ｎ--型ベース層
４,１４,２４,３４,４４…ｎ-型ベース層
５,１５,２５,３５…ｐ+型アノード層
６,１６,２６,３６,４６…アノード電極
７,１７,２７,３７,４７…カソード電極
４５Ａ…ｐ型アノード層
４５Ｂ…ｐ+型アノード層
３１…ライフタイム制御ダイオード
４１…スタティックシールドダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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