(57)【要約】      （修正有）【課題】ディジタル伝送信号の基準伝送速度時及び基準伝送速度の２分の１の時の各ビットエラーの発生頻度を同時検出する信号品質検知システムを提供する。【解決手段】送信側は単位ビット列の各ビットを連続した２ビットにしてパリティチェック用ビット列を送信し、受信側は基準伝送速度時のビットエラー判定回路及び基準伝送速度の２分の１の時のビットエラー判定回路とからなるパリティチェック用ビット列品質検知回路を備え、基準伝送速度時のビットエラー判定回路は、受信パリティチェック用ビット列の連続した２ビット中の１ビットを検出し、検出した各ビットを用いて基準伝送速度時のパリティチェック用ビット列を形成し、基準伝送速度の２分の１の時のビットエラー判定回路は、受信パリティチェック用ビット列の対応して連続供給された２ビットを加算し、この加算ビットを用いて基準伝送速度の２分の１の時のパリティチェック用ビット列を形成する。【選択図】図２
2009049599.tif 000002
【特許請求の範囲】
【請求項１】
送信側から受信側にパリティチェック用ビット列を伝送し、受信側で検知したパリティチェック用ビット列のビットエラーに基づいて伝送信号の品質検知を行う信号品質検知システムにおいて、送信側は、単位ビット列のそれぞれのビットを同極性の連続した２ビットにしたパリティチェック用ビット列を送信し、受信側は、基準伝送速度時のビットエラー判定回路及び基準伝送速度の２分の１の伝送速度時のビットエラー判定回路とからなり、当該パリティチェック用ビット列を受信するパリティチェック用ビット列品質検知回路を備え、前記基準伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列における前記同極性の連続した２ビット中の１ビットを検出し、検出した各ビットを用いて基準伝送速度時のパリティチェック用ビット列を形成し、前記基準伝送速度の２分の１の伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列における前記同極性の連続した２ビットをそれぞれ加算し、各加算ビット列を用いて基準伝送速度の２分の１の伝送速度のパリティチェック用ビット列を形成することを特徴とする信号品質検知システム。
【請求項２】
前記パリティチェック用ビット列品質検知回路は、前記パリティチェック用ビット列に基づき所定のタイミングで制御パルスを発生する制御パルス発生器と、前記パリティチェック用ビット列のビットサンプルを抽出するサンプラと、前記パリティチェック用ビット列における同極性の連続した２ビットの中の先の１ビットをホールドする第１ホールド回路と、前記第１ホールド回路のホールド出力を方形波に整形する第１クランプ回路と、前記パリティチェック用ビット列における同極性の連続した２ビットの中の後の１ビットをホールドする第２ホールド回路と、前記第１ホールド回路及び前記第２ホールド回路のホールド出力を加算する加算回路と、前記加算回路の加算出力を前記第２ホールド回路と同じタイミングでホールドする第３ホールド回路と、前記第３ホールド回路のホールド出力を方形波に整形する第２クランプ回路とからなっていることを特徴とする請求項１に記載の信号品質検知システム。
【請求項３】
送信側から受信側にパリティチェック用ビット列を伝送し、受信側で検知したパリティチェック用ビット列のビットエラーに基づいて伝送信号の品質検知を行う信号品質検知システムにおいて、送信側は、単位ビット列を２回続けて送信し、受信側は、基準伝送速度時のビットエラー判定回路及び基準伝送速度の２分の１の伝送速度時のビットエラー判定回路とからなり、当該パリティチェック用ビット列を受信するパリティチェック用ビット列品質検知回路を備え、前記基準伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列における前記同極性の連続した２ビット中の１ビットを検出し、検出した各ビットを用いて基準伝送速度時のパリティチェック用ビット列を形成し、前記基準伝送速度の２分の１の伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列の前記２回続けて送信した単位ビット列における対応する各１ビットをそれぞれ加算し、加算したビット列を用いて基準伝送速度の２分の１の伝送速度のパリティチェック用ビット列を形成することを特徴とする信号品質検知システム。
【請求項４】
前記パリティチェック用ビット列品質検知回路は、前記パリティチェック用ビット列に基づき所定のタイミングで制御パルスを発生する制御パルス発生器と、前記パリティチェック用ビット列のビットサンプルを抽出するサンプラと、前記パリティチェック用ビット列における同極性の連続した２ビットの中の先の１ビットをホールドする第１ホールド回路と、前記第１ホールド回路のホールド出力を方形波に整形する第１クランプ回路と、前記パリティチェック用ビット列の前記２回続けて送信した単位ビット列の対応する各１ビットの中の先の１ビットの到来時と後の１ビットの到来時とを一致させる従属接続された複数段の第２ホールド回路と、前記第１ホールド回路及び前記第２ホールド回路のホールド出力を加算する加算回路と、前記加算回路の加算出力を方形波に整形する第２クランプ回路とからなっていることを特徴とする請求項３に記載の信号品質検知システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号品質検知システムに係り、特に、ディジタル信号伝送時に、フォールバックが行われる以前にフォールバックが行われた際に得られる信号品質と同等の品質を有する信号を得ることができるパリティチェック用ビット列品質検知回路を用いた信号品質検知システムに関する。
【背景技術】
【０００２】
ディジタル信号を伝送する際には、許容帯域幅内の信号を予め定められた送信電力により、できるだけ多くの伝送データを、できるだけ遠方まで伝送できるような伝送手段を採用しており、その際の伝送手段には、自動等化手段を用いたり、誤り訂正符号を用いたりしている。また、その伝送手段には、伝送信号が雑音等の妨害によって伝送エラーが生じるような場合、その伝送エラーを低減させるために、フォールバック方式というディジタル信号の伝送速度を低下させる方式も用いられている。すなわち、ディジタル信号に限らず、種々の信号伝送を行うときには、信号伝送距離が長くなるに従って受信側に到達する信号減衰度が大きくなって信号伝送時のＳＮ比が低下するようになるので、このようなＳＮ比の低下によって生じる信号伝送エラーの増大を、信号伝送速度を基準の伝送速度より低下させることによって救済するようにしている。
【０００３】
一般に、ディジタル信号の伝送時には、最小伝送単位として単位ビット列が用いられる。この単位ビット列は、ディジタル信号の使用目的によってその規模が異なっているが、ここでは以下のパリティチェックの説明を簡単にするため、単位ビット列として、７つの情報ビットと１つのパリティビットとからなる８ビット列である例を挙げて説明する。
【０００４】
送信側で８ビット列の単位ビット列が順次送信されるとき、各８ビット列の中の７つの情報ビットと１つのパリティビットにおけるビット１の数が決められ数、例えば偶数になるように１つのパリティビットの極性が定められている場合、受信側は、単位ビット列を受信する度に８ビット列の中のビット１の数を検出するパリティチェックを行い、その結果、ビット１の数が奇数であった場合に、単位ビット列にビットエラーが発生したと判断する。そして、各単位ビット列におけるビットエラーの発生する頻度が所定値以内であると判断したときは特に伝送される信号品質に問題がないが、ビットエラーの発生する頻度が所定値以上に増大したと判断したときは、伝送される信号品質が劣化したものと判定し、送信側に対してディジタル信号の伝送速度を基準伝送速度より低下させる旨の要求を出す。
【０００５】
このとき、送信側は、ディジタル信号の伝送速度を低下させる旨の要求を受けると、ディジタル信号の伝送速度をそれまでの基準伝送速度の２分の１に低下させる。そして、送信側がディジタル信号の伝送速度を２分の１に低下させたとしても、受信側においてビットエラーの発生する頻度が未だ所定値以上であると判断した場合、受信側は送信側に対してディジタル信号の伝送速度をさらに低下させる旨の要求を出す。送信側は、この要求に応答してディジタル信号の伝送速度をさらに２分の１、すなわち、基準伝送速度の４分の１に低下させるようにし、伝送される信号品質の劣化を防いでいる。
【特許文献１】使用する特許文献はなし
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述のように、既存のディジタル信号を伝送時のパリティチェックにおいては、ビットエラーが発生する頻度が所定値以上になった場合、まず、ディジタル信号の伝送速度を基準伝送速度の２分の１に低下させ、それでもまだビットエラーが発生する頻度が所定値以上であった場合、ディジタル信号の伝送速度を再度低下させ、ディジタル信号の伝送速度を基準伝送速度の４分の１に低下させるというディジタル信号の伝送速度に対する速度低下を２段階にわたって実行するようにしている。
【０００７】
ところで、このようにディジタル信号の伝送速度に対する２段階にわたる速度低下を行う場合には、ディジタル信号の伝送速度を低下させる度毎に、送信側及び受信側の双方においてその伝送速度を低下に伴う各種の減速処理を行う必要があり、システム全体の減速処理の総量が増大し、その減速処理に時間を要することになる。このため、ディジタル信号の伝送速度が基準伝送速度にあるときのビットエラーが発生する頻度を検知したときに、ディジタル信号の伝送速度を基準伝送速度の２分の１に低下させたときのビットエラーが発生する頻度を同時に検知することができれば、例え、ディジタル信号の伝送速度を基準伝送速度から低下させる必要があったとしても、ディジタル信号の伝送速度を低下させるための減速処理回数及びそのための処理時間を半減させることが可能になる。
【０００８】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、パリティチェック用ビット列品質検知回路を用いてディジタル信号が基準伝送速度であるとき及び基準伝送速度の２分の１であるときの各ビットエラーが発生する頻度を同時に検出することを可能にした信号品質検知システムを提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の信号品質検知システムは、送信側から受信側にパリティチェック用ビット列を伝送し、受信側で検知したパリティチェック用ビット列のビットエラーに基づいて伝送信号の品質検知を行う信号品質検知システムにおいて、送信側は、単位ビット列のそれぞれのビットを同極性の連続した２ビットにしたパリティチェック用ビット列を送信し、受信側は、基準伝送速度時のビットエラー判定回路及び基準伝送速度の２分の１の伝送速度時のビットエラー判定回路とからなり、当該パリティチェック用ビット列を受信するパリティチェック用ビット列品質検知回路を備え、基準伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列における同極性の連続した２ビット中の１ビットを検出し、検出した各ビットを用いて基準伝送速度時のパリティチェック用ビット列を形成し、基準伝送速度の２分の１の伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列における同極性の連続した２ビットをそれぞれ加算し、各加算ビット列を用いて基準伝送速度の２分の１の伝送速度のパリティチェック用ビット列を形成する第１の構成手段を具備する。
【００１０】
この場合、前記第１の構成手段におけるパリティチェック用ビット列品質検知回路は、パリティチェック用ビット列に基づき所定のタイミングで制御パルスを発生する制御パルス発生器と、パリティチェック用ビット列のビットサンプルを抽出するサンプラと、パリティチェック用ビット列における同極性の連続した２ビットの中の先の１ビットをホールドする第１ホールド回路と、第１ホールド回路のホールド出力を方形波に整形する第１クランプ回路と、パリティチェック用ビット列における同極性の連続した２ビットの中の後の１ビットをホールドする第２ホールド回路と、第１ホールド回路及び第２ホールド回路のホールド出力を加算する加算回路と、加算回路の加算出力を第２ホールド回路と同じタイミングでホールドする第３ホールド回路と、第３ホールド回路のホールド出力を方形波に整形する第２クランプ回路とからなるものである。
【００１１】
また、前記目的を達成するために、本発明による信号品質検知システムは、送信側から受信側にパリティチェック用ビット列を伝送し、受信側で検知したパリティチェック用ビット列のビットエラーに基づいて伝送信号の品質検知を行う信号品質検知システムにおいて、送信側は、単位ビット列を２回続けて送信し、受信側は、基準伝送速度時のビットエラー判定回路及び基準伝送速度の２分の１の伝送速度時のビットエラー判定回路とからなり、当該パリティチェック用ビット列を受信するパリティチェック用ビット列品質検知回路を備え、基準伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列における同極性の連続した２ビット中の１ビットを検出し、検出した各ビットを用いて基準伝送速度時のパリティチェック用ビット列を形成し、基準伝送速度の２分の１の伝送速度時のビットエラー判定回路は、受信したパリティチェック用ビット列の前記２回続けて送信した単位ビット列における対応する各１ビットをそれぞれ加算し、加算したビット列を用いて基準伝送速度の２分の１の伝送速度のパリティチェック用ビット列を形成する第２の構成手段を具備する。
【００１２】
この場合、前記第２の構成手段におけるパリティチェック用ビット列品質検知回路は、パリティチェック用ビット列に基づき所定のタイミングで制御パルスを発生する制御パルス発生器と、パリティチェック用ビット列のビットサンプルを抽出するサンプラと、パリティチェック用ビット列における同極性の連続した２ビットの中の先の１ビットをホールドする第１ホールド回路と、第１ホールド回路のホールド出力を方形波に整形する第１クランプ回路と、パリティチェック用ビット列の２回続けて送信した単位ビット列の対応する各１ビットの中の先の１ビットの到来時と後の１ビットの到来時とを一致させる従属接続された複数段の第２ホールド回路と、第１ホールド回路及び第２ホールド回路のホールド出力を加算する加算回路と、加算回路の加算出力を方形波に整形する第２クランプ回路とからなるものである。
【発明の効果】
【００１３】
以上、詳細に説明したように、本発明による信号品質検知システムによれば、受信側に配置したパリティチェック用ビット列品質検知回路を用いるもので、パリティチェック用ビット列品質検知回路は、送信側から送信されたパリティチェック用ビット列を受信したとき、基準伝送速度のパリティチェック用ビット列を形成出力するとともに、基準伝送速度の２分の１の伝送速度のパリティチェック用ビット列を形成出力することができるので、送信側においてパリティチェック用ビット列の伝送速度を低下させることなく、基準伝送速度及び基準伝送速度の２分の１の伝送速度の２種類のパリティチェック用ビット列を同時に出力させることができ、送信側でパリティチェック用ビット列の伝送速度を基準伝送速度から低下させる必要が生じたときでも、伝送速度を１段階だけ低下をさせれば済むことになり、その結果、これまでのように２段階の伝送速度の低下を行うのに比べて、パリティチェック用ビット列の伝送速度を低下させるための減速処理の処理回数及びそのための処理時間をそれぞれ半減させることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明による信号品質検知システムの実施の形態について説明する。
【００１５】
図１は、本発明の信号品質検知システムにおける送信側で形成されるパリティチェック用ビット列の第一例を示す信号波形図であり、図２は、受信側に配置されるパリティチェック用ビット列品質検知回路の第一例を示すブロック構成図であって、図１に図示されたパリティチェック用ビット列の第一例の信号処理を行うものであり、図３（ａ）〜（ｉ）、（ｆ’）〜（ｈ’）は、パリティチェック用ビット列品質検知回路の各部に発生する信号を示す信号波形図である。なお、以下の例においては、説明を簡単にするために、パリティチェック用ビット列は、図１に示すように単位ビット列が８ビットＸ１〜Ｘ８からなっており、その中の前の７ビットＸ１〜Ｘ７は情報ビット、後の１ビットＸ８はパリティビットであって、８ビットＸ１〜Ｘ８におけるビット１が偶数個になるようにパリティビットの極性を選んでいる偶数パリティの例を示している。
【００１６】
ここで、この実施の形態による信号品質検知システムについての説明に先立ち、本発明による信号品質検知システムの動作原理について説明する。
【００１７】
本発明においては、送信側がパリティチェック用ビット列を送信する場合、単位ビット列として、前述のように、８ビットＸ１〜Ｘ８における各ビットＸ１〜Ｘ８を２回づつ送信するもので、合計で８ビットＸ１〜Ｘ８の２倍の１６ビットを送信する。この場合、８ビットＸ１〜Ｘ８における２回づつの送信は、図１に示すように、８ビットＸ１〜Ｘ８のそれぞれのビットを続けて２回づつ、すなわち、Ｘ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８という順序で送信するもので、この１６ビットのパリティチェック用ビット列は受信側のパリティチェック用ビット列品質検知回路に伝送される。
【００１８】
受信側のパリティチェック用ビット列品質検知回路は、１６ビットのパリティチェック用ビット列を受けると、各ビットＸ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８についてのサンプル値を示すサンプルビット列を形成し、以下に述べるように、形成したサンプルビット列を用いて、基準伝送速度時のビット列伝送品質を示す信号及び基準伝送速度の２分の１の伝送速度時のビット列伝送品質を示す信号を各別に形成する。
【００１９】
そして、基準伝送速度時のビット列伝送品質については、１６ビットＸ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８の中から連続する各ビットの中の一方のビットＸ１、Ｘ２、・・・、Ｘ８からなる８ビットのサンプルビット列を抽出し、抽出した８ビットのサンプルビットのそれぞれについてビット極性１、０の判定、すなわちパリティチェックを行えば、基準伝送速度時のビット列伝送品質が得られる。一方、基準伝送速度の２分の１の伝送速度時のビット列伝送品質については、１６ビットＸ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８の中の連続する２つの同極性のサンプルビットを加算した加算サンプル信号を形成すると、基準伝送速度を２分の１に減速した時に得られるサンプル信号と同じＳ／Ｎを有する信号が得られ、そのサンプル信号のそれぞれについてビット極性１、０の判定、すなわちパリティチェックを行えば、基準伝送速度の２分の１の伝送速度時のビット列伝送品質が得られる。
【００２０】
また、伝送時の１６ビットＸ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８に重畳される雑音レベルは、各ビットに対して個別に重畳されることから、連続する２つの同極性のサンプルビットを加算した加算サンプル信号レベルは、電圧で単独のサンプル信号の２倍になるのに対し、雑音電力で２倍になり、電圧で√２倍となる。この場合のＳ／Ｎは単独のサンプル信号と比べて３ｄＢ程度良好になっているが、これは基準伝送速度の２分の１の伝送速度で伝送する場合、基準伝送速度で伝送する場合に比べて必要とする信号帯域幅が２分の１で済むことから、雑音電力の減少によるＳ／Ｎの改善度３ｄＢに符合している。このように、１６ビットＸ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８の中の連続する２つの同極性のサンプルビットを加算すれば、基準伝送速度を２分の１に減速した時に得られるサンプル信号と等価な信号が得られるので、この等価な信号を用いてビット極性１、０の判定、すなわちパリティチェックを行えば、基準伝送速度を２分の１に減速した時の信号品質を検出することができる。
【００２１】
ところで、パリティチェック用ビット列を送信するタイミングは、ディジタル伝送の開始時に、通常伝送される種々の信号、すなわち、ビットタイミング信号やシンボルタイミング信号やフレームタイミング信号や自動等化用トレーニング信号等を含む信号シーケンスが伝送されるので、これらの信号シーケンスの伝送時にパリティチェック用ビット列を含めて伝送すればよい。
【００２２】
以下、この実施の形態による信号品質検知システムについて説明する。
【００２３】
図２に示すように、受信側に配置されたパリティチェック用ビット列品質検知回路は、入力端子１と、ビットサンプラ（ＳＰＬ）２と、制御パルス発生回路（ＣＰＧ）３と、第１ホールド回路（ＨＬＤ１）４と、第２ホールド回路（ＨＬＤ２）５と、加算回路（ＡＤＤ）６と、第３ホールド回路（ＨＬＤ３）７と、第１コンパレータ回路（ＣＭＰ１）８と、第２コンパレータ回路（ＣＭＰ２）９と、第１出力端子（ＯＵＴ１）１０と、第２出力端子（ＯＵＴ２）１１とからなっている。この場合、入力端子１とビットサンプラ２と制御パルス発生回路３と第１ホールド回路４と第１コンパレータ回路８と第１出力端子１０は、基準伝送速度時のビットエラー判定回路を構成し、また、入力端子１とビットサンプラ２と制御パルス発生回路３と第１ホールド回路４と第２コンパレータ回路５と加算回路６と第３ホールド回路７と第２コンパレータ回路９と第２出力端子１１は、基準伝送速度の２分の１の伝送速度時のビットエラー判定回路を構成している。
【００２４】
そして、ビットサンプラ２は、入力端が入力端子１に接続され、出力端が第１ホールド回路４と第２ホールド回路５の各入力端に接続され、制御端が制御パルス発生回路３の第１制御出力端に接続される。第１ホールド回路４は、出力端が加算回路６の第１入力端と第１コンパレータ回路８の入力端に接続され、制御端が制御パルス発生回路３の第２制御出力端に接続される。第２ホールド回路５は、出力端が加算回路６の第２入力端に接続され、制御端が制御パルス発生回路３の第３制御出力端に接続される。第３ホールド回路７は、入力端が加算回路６の出力端に接続され、出力端が第２コンパレータ回路９の入力端に接続され、制御端が制御パルス発生回路３の第４制御出力端に接続される。第１コンパレータ回路８は出力端が第１出力端子１０に接続され、第２コンパレータ回路９は出力端が第２出力端子１１に接続される。なお、図２に図示されていないが、入力端子１には、既知のディジタル信号受信部が接続され、第１出力端子１０及び第２出力端子１１には、それぞれ既知のパリティチェック回路が接続される。
【００２５】
前記構成によるパリティチェック用ビット列品質検知回路の動作を、図３の信号波形図を併用して説明する。
【００２６】
まず、パリティチェック用ビット列品質検知回路における基準伝送速度時のビットエラー判定回路の動作について述べる。
【００２７】
このビットエラー判定回路の動作は、主として基準伝送速度時のビットエラー判定回路で行われるもので、入力端子１にその前段に接続されたディジタル信号受信部が受信した基準伝送速度のディジタルデータを復調することによって得られたベースバンド信号（図３（ａ）参照）が入力されると、入力されたベースバンド信号はビットサンプラ２及び制御パルス発生回路３にそれぞれ供給される。このとき、制御パルス発生回路３は、供給されたベースバンド信号に基づきベースバンド信号における１６ビットのパリティチェック用ビット列の各ビットの供給タイミングに一致した標本化パルス（図３（ｂ）参照）を発生し、発生した標本化パルスをビットサンプラ２に供給する。また、ビットサンプラ２は、供給されたベースバンド信号における各標本化パルスの供給時点のサンプル値を抽出して１６ビットのサンプルパルスｐ11、ｐ12、ｐ21、ｐ22、・・・（図３（ｃ）参照）を形成し、形成した１６ビットのサンプルパルスを第１ホールド回路４に供給する。第１ホールド回路４は、供給された１６ビットのサンプルパルスを制御パルス発生回路３から供給される第１ホールド信号によってサンプルパルスｐ11、ｐ12、ｐ21、ｐ22、・・・の一つ置きのホールド値、ここではサンプルパルスの対の２つのサンプルパルスの前のサンプルパルスによるホールド値ｐ11、ｐ21、・・・（図３（ｄ）参照）を２サンプルパルス期間にわたって形成し、形成したホールド値を第１コンパレータ回路９に供給する。第１コンパレータ回路９は、供給されたホールド値の正負極性を判定し、正極性時に１、負極性時に０となる２値データｄ1 （図３（ｅ）参照）を出力する。この２値データは第１出力端子１０を通してパリティチェック回路に供給され、基準伝送速度時におけるビットエラー発生状況の判定が行われる。
【００２８】
次に、パリティチェック用ビット列品質検知回路における基準伝送速度の２分の１の伝送速度時のビットエラー判定回路の動作について述べる。
【００２９】
この動作は、主として基準伝送速度の２分の１の伝送速度時のビットエラー判定回路で行われるものであるが、基準伝送速度時のビットエラー判定回路と基準伝送速度の２分の１の伝送速度時のビットエラー判定回路とは構成要素の一部が共通化されており、その共通した構成要素で行われる動作は同じであって、かかる構成要素における動作の説明が重複するので、この説明では、主として重複しない動作の説明を行う。
【００３０】
ビットサンプラ２から出力されたサンプルパルス（図３（ｃ）参照）は、第１ホールド回路４に供給されるとともに第２ホールド回路５にも供給される。第１ホールド回路４は、前述のように、供給された１６ビットのサンプルパルスを制御パルス発生回路３から供給される第１ホールド信号によってサンプルパルスｐ11、ｐ12、ｐ21、ｐ22、・・・の一つ置きのホールド値、ここではサンプルパルスの対の２つのサンプルパルスの前のサンプルパルスによる第１ホールド値ｐ11、ｐ21、・・・（図３（ｄ）参照）を２サンプルパルス期間にわたって形成し、形成したホールド値を第１コンパレータ回路９及び加算回路５に供給する。また、第２ホールド回路５は、供給された１６ビットのサンプルパルスを制御パルス発生回路３から供給される第２ホールド信号によってサンプルパルスｐ11、ｐ12、ｐ21、ｐ22、・・・の一つ置きのホールド値、ここではサンプルパルスの対の２つのサンプルパルスの後のサンプルパルスによる第２ホールド値ｐ12、ｐ22、・・・（図３（ｆ）参照）を１サンプルパルス期間にわたって形成し、形成したホールド値を加算回路５に供給する。
【００３１】
加算回路５は、供給された第１ホールド値ｐ11、ｐ21、・・・及び第２ホールド値ｐ12、ｐ22、・・・を加算し、第１ホールド値ｐ11、ｐ21に対応する第２ホールド値ｐ12、ｐ22を加算した加算信号（図３（ｇ）参照）を形成し、形成した加算信号を第３ホールド回路７に供給する。第３ホールド回路７は、供給された加算信号を制御パルス発生回路３から供給される第３ホールド信号によって対応する２つのサンプルパルスｐ11、ｐ12、ｐ21、ｐ22、・・・の加算ホールド値ｐ11＋ｐ12、ｐ21＋ｐ22、・・・を、その加算ホールド値ｐ11＋ｐ12、ｐ21＋ｐ22、・・・、が得られた時点から２サンプルパルス期間にわたって形成し、形成した加算ホールド値を第２コンパレータ回路９に供給する。第２コンパレータ回路９は、供給された加算ホールド値の正負極性を判定し、正極性時に１、負極性時に０となる２値データｄ2 （図３（ｉ）参照）を出力する。このとき得られた２値データｄ2 は、前述のように、基準伝送速度の２分の１の伝送速度にした時に得られる２値データと同じ２値データになるので、この２値データｄ2 に対するパリティチェックを行えば、基準伝送速度の２分の１の伝送速度時のビットエラー発生状況の判定が行われる。
【００３２】
なお、基準伝送速度の２分の１の伝送速度時のビットエラー判定回路の動作に関して、第２ホールド回路５は、供給された１６ビットのサンプルパルスを制御パルス発生回路３から供給される第２ホールド信号によってサンプルパルスｐ11、ｐ12、ｐ21、ｐ22、・・・の一つ置きのホールド値、ここではサンプルパルスの対の２つのサンプルパルスの後のサンプルパルスによる第２ホールド値ｐ12、ｐ22、・・・（図３（ｆ）参照）を１サンプルパルス期間にわたって形成するとの説明を行ったが、制御パルス発生回路３から供給される第２ホールド信号の供給タイミングを若干変更することによって第２ホールド値ｐ12、ｐ22、・・・を図３（ｆ’）に示されるように２サンプルパルス期間にわたって形成するようにしてもよい。このとき、加算回路５の加算信号は、図３（ｇ’）に図示されるように図３（ｇ）に示される加算信号と同じになり、第３ホールド回路７の加算ホールド値も、図３（ｈ’）図示されるように図３（ｈ）に示される加算ホールド値と同じになり、同じ動作結果を得ることができる。
【００３３】
ところで、これまでの説明では、送信側がパリティチェック用ビット列を送信する場合、単位ビット列となる８ビットＸ１〜Ｘ８のそれぞれのビットを続けて２回づつ、すなわち、Ｘ１、Ｘ１、Ｘ２、Ｘ２、・・・、Ｘ８、Ｘ８という順序で送信する例についの説明であったが、同一ビットを２回づつ送信する場合に、連続的に同じビットを２回送信する代わりに、図４に図示するように、単位ビット列を１回送信した後、続けて同じ単位ビット列を再度送信することも可能であって、以下、そのようなパリティチェック用ビット列を用いた例について説明する。
【００３４】
図４は、本発明の信号品質検知システムにおける送信側で形成されるパリティチェック用ビット列の第二例を示す信号波形図であって、単位ビット列である同一キャラクタを繰り返し２回送信する例を示すものであり、図５は、受信側に配置されるパリティチェック用ビット列品質検知回路の第二例を示すブロック構成図であって、図４に図示されたパリティチェック用ビット列の第二例を信号処理するためのものである。なお、この例においても、説明を簡単にするために、パリティチェック用ビット列は、図４に示すように単位ビット列が８ビットＸ１〜Ｘ８からなっており、その中の前の７ビットＸ１〜Ｘ７は情報ビット、後の１ビットＸ８はパリティビットであって、８ビットＸ１〜Ｘ８におけるビット１が偶数個になるようにパリティビットの極性を選んでいる偶数パリティの例を示している。
【００３５】
図５に示すように、受信側に配置されたパリティチェック用ビット列品質検知回路の第二例は、入力端子１２と、ビットサンプラ（ＳＰＬ）１３と、制御パルス発生回路（ＣＰＧ）１４と、主ホールド回路（ＨＬＤ）１５と、１段目ホールド回路（ＨＬＤ１）１６と、２段目ホールド回路（ＨＬＤ２）１７と、８段目ホールド回路（ＨＬＤ８）１８と、加算回路（ＡＤＤ）１９と、第１コンパレータ回路（ＣＭＰ１）２０と、第２コンパレータ回路（ＣＭＰ２）２１と、第１出力端子（ＯＵＴ１）２２と、第２出力端子（ＯＵＴ２）２３とからなっている。この場合、入力端子１２とビットサンプラ１３と制御パルス発生回路１４と主ホールド回路１５と第１コンパレータ回路２０と第１出力端子２２は、基準伝送速度時のビットエラー判定回路を構成し、また、入力端子１２とビットサンプラ１３と制御パルス発生回路１４と主ホールド回路１５と１段目ホールド回路１６と２段目ホールド回路１７と８段目ホールド回路１８と加算回路１９と第２コンパレータ回路２１と第２出力端子２３は、基準伝送速度の２分の１の伝送速度時のビットエラー判定回路を構成している。なお、図５には図示されていないが、２段目ホールド回路１７と８段目ホールド回路１８との間には、３段目ホールド回路、４段目ホールド回路、５段目ホールド回路、６段目ホールド回路、７段目ホールド回路が同じような接続形態で順次接続配置されている。
【００３６】
そして、ビットサンプラ１３は、入力端が入力端子１２に接続され、出力端が主ホールド回路１５の入力端に接続され、制御端が制御パルス発生回路１４の第１制御出力端に接続される。主ホールド回路１５は、出力端が加算回路１９の第１入力端と第１コンパレータ回路２０の入力端と１段目ホールド回路１６の入力端に接続され、制御端が制御パルス発生回路１４の第２制御出力端に接続される。１段目ホールド回路１６は、出力端が２段目ホールド回路１７の入力端に接続され、制御端が制御パルス発生回路３の制御出力端に接続される。２段目ホールド回路１７は、出力端が次続する３段目ホールド回路（図示なし）の入力端に接続され、制御端が制御パルス発生回路１４の制御出力端に接続される。８段目ホールド回路１８は、入力端が７段目ホールド回路（図示なし）の出力端に接続され、出力端が加算回路６の第２入力端に接続され、制御端が制御パルス発生回路１４の制御出力端に接続される。第１コンパレータ回路２０は出力端が第１出力端子２２に接続され、第２コンパレータ回路２１は、入力端が加算回路１９の出力端に接続され、出力端が第２出力端子２３に接続される。なお、図５に図示されていないが、図２に図示の場合と同様に入力端子１２には既知のディジタル信号受信部が接続され、第１出力端子１０及び第２出力端子１１には、それぞれ既知のパリティチェック回路が接続される。
【００３７】
前記構成を有するパリティチェック用ビット列品質検知回路の動作について説明すると次の通りである。
【００３８】
始めに、基準伝送速度時のビットエラー判定回路の動作について述べる。
【００３９】
入力端子１に前段に接続されたディジタル信号受信部が受信した基準伝送速度のディジタルデータを復調して得られたベースバンド信号が入力されると、そのベースバンド信号はビットサンプラ１３及び制御パルス発生回路１４にそれぞれ供給される。制御パルス発生回路３は、供給されたベースバンド信号に基づきベースバンド信号における１６ビットのパリティチェック用ビット列の各ビットの供給タイミングに一致した標本化パルスを発生し、発生した標本化パルスをビットサンプラ１３に供給する。また、ビットサンプラ２は、供給されたベースバンド信号における各標本化パルスの供給時点のサンプル値を抽出し、単位ビット列が２回供給される１６ビットのサンプルパルスを形成し、形成した１６ビットのサンプルパルスを主ホールド回路１５に供給する。主ホールド回路１５は、供給された１６ビットのサンプルパルスを制御パルス発生回路３から供給される主ホールド信号によって各サンプルパルスのホールド値を１サンプルパルス期間にわたって形成し、形成したホールド値を第１コンパレータ回路２０に供給する。第１コンパレータ回路２０は、供給されたホールド値の正負極性を判定し、正極性時に１、負極性時に０となる２値データを出力し、この２値データは第１出力端子２２を通してパリティチェック回路に供給され、基準伝送速度時におけるビットエラー発生状況の判定が行われる。
【００４０】
次に、パリティチェック用ビット列品質検知回路における基準伝送速度の２分の１の伝送速度時のビットエラー判定回路の動作について述べる。
【００４１】
ビットサンプラ１３からのサンプルパルスが主ホールド回路１５に供給されると、第１ホールド回路１５は、供給された１６ビットの各サンプルパルスを制御パルス発生回路３から供給される主ホールド信号によってホールドし、ホールド値を１サンプルパルス期間にわたって形成し、形成したホールド値を第１コンパレータ回路２０、加算回路１９及び１段目ホールド回路１６にそれぞれ供給する。そして、１段目ホールド回路１６、２段目ホールド回路１７、図示されていない３段目乃至７段目ホールド回路、８段目ホールド回路１８のそれぞれは、供給されたサンプルパルスのサンプル値を制御パルス発生回路１４から供給されるホールド信号によって１サンプルパルス期間にわたるホールド値を形成し、形成したホールド値が加算回路１９に供給される。このとき、加算回路１９においては、主ホールド回路１５から供給された一つのホールド値と８段目ホールド回路１８から供給されたその一つのホールド値から単位ビット列における一周期遅れのホールド値が加算され、それにより前述の加算ホールド値に対応する加算ホールド値が得られ、得られた加算ホールド値を第２コンパレータ回路２１に供給する。このといも、第２コンパレータ回路２１は、供給された加算ホールド値の正負極性を判定し、正極性時に１、負極性時に０となる２値データを出力する。このとき得られた２値データは、前述のように、基準伝送速度の２分の１の伝送速度にした時に得られる２値データと同じ２値データであって、この２値データに対するパリティチェックを行えば、基準伝送速度の２分の１の伝送速度時のビットエラー発生状況の判定が行われる。
【００４２】
この第二例のパリティチェック用ビット列品質検知回路は、第一例のパリティチェック用ビット列品質検知回路に比べて、単位ビット列のビット数に見合う数のホールド回路を必要とし、その分、第一例のパリティチェック用ビット列品質検知回路に比べて若干不利ではあるが、各ホールド回路として簡単な構成のホールド回路を用いれば、不利の点をある程度克服することが可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の信号品質検知システムにおける送信側で形成されるパリティチェック用ビット列の第一例を示す信号波形図である。
【図２】受信側に配置されるパリティチェック用ビット列品質検知回路の第一例を示すブロック構成図である。
【図３】パリティチェック用ビット列品質検知回路の各部に発生する信号を示す信号波形図である。
【図４】本発明の信号品質検知システムにおける送信側で形成されるパリティチェック用ビット列の第二例を示す信号波形図である。
【図５】受信側に配置されるパリティチェック用ビット列品質検知回路の第二例を示すブロック構成図である。
【符号の説明】
【００４４】
１、１２  入力端子（ＩＮ）
２、１３  ビットサンプラ（ＳＰＬ）
３、１４  制御パルス発生回路（ＣＰＧ）
４  第１ホールド回路（ＨＬＤ１）
５  第２ホールド回路（ＨＬＤ２）
６、１９  加算回路（ＡＤＤ）
７  第３ホールド回路（ＨＬＤ３）
８、２０  第１コンパレータ回路（ＣＭＰ１）
９、２１  第２コンパレータ回路（ＣＭＰ２）
１０、２２  第１出力端子（ＯＵＴ１）
１１、２３  第２出力端子（ＯＵＴ２）
１５  主ホールド回路（ＨＬＤ）
１６  １段目ホールド回路（ＨＬＤ１）
１７  ２段目ホールド回路（ＨＬＤ２）
１８  ８段目ホールド回路（ＨＬＤ８）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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