(57)【要約】【課題】出力信号のレベルシフト時に発生するｄｖ／ｄｔに起因して当該レベルシフト回路に誤動作が生じることをより低減することのできるレベルシフト回路を提供する。【解決手段】レベルシフト回路１は、入力信号ＩＮ（正確にはレベルシフト信号Ａ）及び反転信号Ｂの論理レベルが出力信号ＯＵＴのレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路１の動作異常として検出するＸＯＲゲート６０を備える。また、レベルシフト回路１は、ＸＯＲゲート６０によって当該レベルシフト回路１の動作異常が検出されるとき、その動作異常が検出される直前のレベルシフト信号Ａの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力するＤラッチ７０を備える。【選択図】図１
2009117917.tif 000002
【特許請求の範囲】
【請求項１】
パルス状の入力信号に基づいて作成される出力信号の電圧レベルをシフトさせるレベルシフト回路であって、
前記出力信号の電圧レベルを用いて前記入力信号に基づき生成されるレベルシフト信号及びこのレベルシフト信号の論理レベルを反転させた反転信号の論理レベルが前記出力信号のレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路の動作異常として検出する動作異常検出回路部と、
前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、その動作異常が検出される直前の前記レベルシフト信号の論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて前記出力信号を生成出力する出力信号生成回路部とを備えることを特徴とするレベルシフト回路。
【請求項２】
前記動作異常検出回路部は、前記レベルシフト信号の論理レベルと前記反転信号の論理レベルとの排他的論理和をとるＸＯＲゲートを含んで構成されており、
前記出力信号生成回路部は、前記レベルシフト信号がＤ端子に入力されるとともに前記ＸＯＲゲートの出力信号である内部信号がＣＫ端子に入力されるＤラッチを含んで構成されていることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記レベルシフト信号を第１所定時間遅延させることで第１遅延信号を生成し、前記出力信号生成回路部に対し第１遅延信号を出力する第１遅延回路部と、
前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、前記第１所定時間よりも短い時間内に前記出力信号生成回路部にその旨を伝達する伝達回路部とをさらに備え、
前記出力信号生成回路部は、前記伝達回路部によって当該レベルシフト回路の動作異常が検出された旨伝達されるとき、その伝達時の第１遅延信号の論理レベルを保持することを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項４】
前記動作異常検出回路部は、前記レベルシフト信号及び前記反転信号に基づいて、当該レベルシフト回路の動作異常からの正常復帰を検出し、
前記伝達回路部は、前記動作異常検出回路部によって当該レベルシフトの正常復帰が検出されるとき、第１所定時間よりも長い第２所定時間経過後に前記出力信号生成回路部にその旨を伝達し、
前記出力信号生成回路部は、当該レベルシフト回路の正常復帰が検出された旨が前記伝達回路部によって伝達されるとき、第１遅延信号の論理レベルに対応する電圧レベルにて出力信号を生成出力することを特徴とする請求項３に記載のレベルシフト回路。
【請求項５】
当該レベルシフト回路は、複数のトランジスタ素子が所定電位とＧＮＤ電位との間で多段に直列接続された、レベルシフト信号用の第１多段トランジスタ部と、複数のトランジスタ素子が所定電位とＧＮＤ電位との間で多段に直列接続された、反転信号用の第２多段トランジスタ部とを含んで構成されていることを特徴とする請求項１〜４のいずれか一項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばインバータ駆動用の高耐圧ＩＣを有する半導体装置に適用して有益なレベルシフト回路に関する。
【背景技術】
【０００２】
従来、この種のレベルシフト回路として、特許文献１に記載の技術が知られている。この文献に記載の技術では、例えばＰＷＭインバータの電力逆変換用ブリッジ回路の一層分を形成するための、主直流電源の正極と負極との間に直列接続された上側アームのＩＧＢＴ及び下側アームのＩＧＢＴのうち、上側アームのＩＧＢＴのオンオフを制御するレベルシフト回路が記載されている。ちなみに、主直流電源は、正極が高電位（例えば「４００［Ｖ］」）に設定されており、負極が正極よりも低電位（共通電位ＣＯＭ）に設定されている。また、上記文献に記載の技術では、下側アームのＩＧＢＴのオンオフを制御するドライバ回路が備えられており、上側アームのＩＧＢＴのエミッタ端子と下側アームのＩＧＢＴのコレクタ端子との接続点には、これら両ＩＧＢＴのオンオフによって生成される交流電力の出力端子ＯＵＴが設けられている。
【０００３】
詳しくは、従来のレベルシフト回路は、上側アームのＩＧＢＴのエミッタ端子と下側アームのＩＧＢＴのコレクタ端子との接続点に負極が接続された補助直流電源と、この補助直流電源の正極に第１負荷抵抗を介してドレイン端子が接続されるとともにソース端子の電位が共通電位ＣＯＭとされ、これらドレイン端子及びソース端子間を導通するための第１導通用信号がパルス状にてゲート端子に印加される第１ＭＯＳＦＥＴと、同じく上記補助直流電源の正極に第２負荷抵抗を介してドレイン端子が接続されるとともにソース端子の電位が上記共通電位ＣＯＭとされ、これらドレイン端子及びソース端子間を導通するための、第１導通用信号とはタイミングを異にする第２導通用信号がパルス状にてゲート端子に印加される第２ＭＯＳＦＥＴとを備えている。また、従来のレベルシフト回路は、第１負荷抵抗と第１ＭＯＳＦＥＴのドレイン端子との接続点である第１接続点における電圧値（電圧降下）及び第２負荷抵抗と第２ＭＯＳＦＥＴのドレイン端子との接続点である第２接続点における電圧値（電圧降下）に基づいて動作するロジック回路部と、このロジック回路部の出力信号の電圧値に基づいて上側アームのＩＧＢＴをオンあるいはオフとする電圧値にて出力信号を出力するドライバ回路部とを備えている。そして、上記ロジック回路部は、第１接続点に順次接続された第１インバータ及び第１ＮＯＴゲートの出力信号並びに第２接続点に接続された第２インバータの出力信号がそれぞれ入力される第１ＮＯＲゲートと、第２接続点に順次接続された第３インバータ及び第２ＮＯＴゲートの出力信号並びに第１接続点に接続された第４インバータの出力信号がそれぞれ入力される第２ＮＯＲゲートと、第１及び第２ＮＯＲゲートの出力信号がセット端子及びリセット端子にそれぞれ入力されるＲＳラッチ回路とを有している。なお、第１〜第４インバータはそれぞれ負論理にて動作し、第１及び第３インバータの閾値は第２及び第４インバータの閾値よりもそれぞれ低く設定されている。
【０００４】
ここで、出力端子ＯＵＴにおける電圧レベルをシフトするレベルシフトを実行するには、例えば上側アームのＩＧＢＴをオフとするともに下側アームのＩＧＢＴをオンとするスイッチングが必要であり、そうしたスイッチングに起因して急峻な電位の上昇が出力端子ＯＵＴに発生する。すなわち、出力信号のレベルシフト時には、いわゆるｄｖ／ｄｔが発生する。そして、そうしたｄｖ／ｄｔに起因して第１接続点及び第２接続点に電圧降下が同時に生じ、さらに、その生じた電圧降下が同時に終了する場合においては、上記従来のレベルシフト回路によって、上記電圧降下の影響を無効化することができる。
【０００５】
詳しくは、上記従来のレベルシフト回路では、第１及び第３インバータの閾値が第２及び第４インバータの閾値よりもそれぞれ低く設定されているため、第２インバータ及び第４インバータによって得られるパルスは、第１インバータ及び第３インバータによって得られるパルスよりも幅が広くなる。そうした幅の広いパルスによって幅の狭いパルスを完全にマスクすることができるため、上記電圧降下の影響を無効化し、その結果として、当該レベルシフト回路に誤動作が生じることを低減することができるようになる。
【特許文献１】特開２０００−２５２８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術における仮定は、次の理由により実際には成立しないことが多い。すなわち、上記第１負荷抵抗及び第２負荷抵抗をそれぞれ同一の抵抗値に作製しようとしたところで、第１負荷抵抗及び第２負荷抵抗にはばらつきが必ず存在し、また、補助直流電源から第１負荷抵抗及び第２負荷抵抗までの経路の長さは異なるため、そうした経路における抵抗値も異なっている。第１負荷抵抗及び第２負荷抵抗の抵抗値のばらつきや経路長の差異に起因して、上記ｄｖ／ｄｔが発生しても、第１接続点及び第２接続点に電圧降下が同時に発生したり、発生した電圧降下が同時に終了したりすることは、実際には少ない。換言すれば、第２インバータを通じて得られるパルスが第１インバータを通じて得られるパルスと同時に発生したり同時に終了することも、第４インバータを通じて得られるパルスが第３インバータを通じて得られるパルスと同時に発生したり同時に終了することも、実際には少なく、通常、これらパルスは互いにずれる。このようにパルスがずれるようなことがあると、幅の広いパルスによって幅の狭いパルスを完全にマスクすることが難しくなるため、ｄｖ／ｄｔに起因して生じる上記電圧降下の影響を無効化することができず、その結果、当該レベルシフト回路に誤動作が生じることがある。
【０００７】
なお、ｄｖ／ｄｔは、上述した従来のレベルシフト回路のみに発生するわけではなく、出力信号の電圧レベルをシフトするレベルシフト回路であれば、同様に発生する。
【０００８】
本発明は、上記実情に鑑みてなされたものであって、その目的は、出力信号のレベルシフト時に発生するｄｖ／ｄｔに起因して当該レベルシフト回路に誤動作が生じることをより低減することのできるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００９】
こうした目的を達成するため、請求項１に記載の発明では、パルス状の入力信号に基づいて作成される出力信号の電圧レベルをシフトさせるレベルシフト回路として、前記出力信号の電圧レベルを用いて前記入力信号に基づき生成されるレベルシフト信号及びこのレベルシフト信号の論理レベルを反転させた反転信号の論理レベルが前記出力信号のレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路の動作異常として検出する動作異常検出回路部と、前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、その動作異常が検出される直前の前記レベルシフト信号の論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて前記出力信号を生成出力する出力信号生成回路部とを備えることとした。
【００１０】
背景技術及び課題の欄にも記載したように、出力信号の電圧レベルをシフトするレベルシフトを実行するには、ドライバ回路の基準電圧レベルのスイッチングが必要であり、こうしたスイッチングに起因していわゆるｄｖ／ｄｔが発生する。ｄｖ／ｄｔ発生時（すなわちレベルシフト時）には、レベルシフト信号の電圧レベルあるいは反転信号の電圧レベルに変化が生じるため、レベルシフト信号の論理レベルあるいは反転信号の論理レベルにも変化が生じる。そして、こうしたｄｖ／ｄｔ発生時の論理レベルの変化に起因して、ドライバ回路の基準電圧レベルのスイッチングが実行されなくなり、出力信号の電圧レベルをシフトさせようにもできなくなってしまうこともある（当該レベルシフト回路に誤動作が生じる）。
【００１１】
その点、レベルシフト回路としての上記構成では、レベルシフト信号の論理レベル及び反転信号の論理レベルは、例えばレベルシフト実行前の安定時やレベルシフト実行後の安定時等の通常時においては互いに反転している。一方、レベルシフト時（ｄｖ／ｄｔ発生時）においては、急峻な電位の変化に起因して、レベルシフト信号の論理レベル及び反転信号の論理レベルは互いに反転せず、同一となる。こうした現象を利用して、動作異常検出回路部は当該レベルシフト回路の動作異常を常時監視する。そして、動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されると、その検出直前のレベルシフト信号の論理レベルが保持され出力されることになる。これにより、レベルシフト信号や反転信号の論理レベルにいわゆるｄｖ／ｄｔが与える影響を無効化することができ、レベルシフト回路に誤動作が発生することを低減することができるようになる。
【００１２】
なお、上記請求項１に記載の構成において、例えば請求項２に記載の発明のように、前記動作異常検出回路部は、前記レベルシフト信号の論理レベルと前記反転信号の論理レベルとの排他的論理和をとるＸＯＲゲートを含んで構成されており、前記出力信号生成回路部は、前記レベルシフト信号がＤ端子に入力されるとともに前記ＸＯＲゲートの出力信号である内部信号がＣＫ端子に入力されるＤラッチを含んで構成されていることとしてもよい。これにより、当該レベルシフト回路をより簡素な構成にて実現することができるようになる。
【００１３】
ところで、動作異常検出回路部は、出力信号のレベルシフト時（すなわちｄｖ／ｄｔ発生時）には、レベルシフト信号の論理レベル及び反転信号の論理レベルが互いに反転せず同一となることを利用して、当該レベルシフト回路の動作異常を検出するものである。そのため、動作異常検出回路部によって当該レベルシフト回路の動作異常が検出され、論理レベルを保持開始した時点においては、既に、ｄｖ／ｄｔの影響を受けてレベルシフト信号の論理レベルが変化してしまっている場合がある。
【００１４】
その点、例えば請求項３に記載の発明では、前記レベルシフト信号を第１所定時間遅延させることで第１遅延信号を生成し、前記出力信号生成回路部に対し第１遅延信号を出力する第１遅延回路部と、前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、前記第１所定時間よりも短い時間内に前記出力信号生成回路部にその旨を伝達する伝達回路部とをさらに備え、前記出力信号生成回路部は、前記伝達回路部によって当該レベルシフト回路の動作異常が検出された旨伝達されるとき、その伝達時の第１遅延信号の論理レベルを保持することとした。
【００１５】
レベルシフト回路としてのこのような構成では、当該レベルシフト回路の動作異常が動作異常検出回路部によって検出されるとき、第１所定時間よりも短い時間内に伝達回路部によってその旨が出力信号生成回路部へと伝達されるため、当該レベルシフト回路の動作異常発生時から第１所定時間経過後には、出力信号生成回路部は、第１遅延信号の論理レベルを保持することができるようになる。一方、レベルシフト信号は、第１遅延回路部によって第１所定時間だけ遅延された上で第１遅延信号として出力信号生成回路部へ出力される。したがって、出力信号生成回路部によって第１遅延信号の論理レベルが保持開始された時点における第１遅延信号の論理レベルは、（当然のことながら）この時点よりも第１所定時間前のレベルシフト信号の論理レベルと同一であり、そして、当該レベルシフト回路の動作異常発生前（ｄｖ／ｄｔ発生前）のレベルシフト信号の論理レベルと同一である。換言すれば、出力信号生成回路部は、動作異常発生前のレベルシフト信号の論理レベルを確実に保持することができるようになる。そのため、出力信号生成回路部は、動作異常時のレベルシフト信号の論理レベルを保持してしまうようなことがなくなる。ひいては、当該レベルシフト回路の誤動作の発生をより低減することができるようになる。
【００１６】
また、動作異常検出回路部は、当該レベルシフト回路のレベルシフト実行前の安定時やレベルシフト実行後の安定時においてレベルシフト信号の論理レベル及び反転信号の論理レベルが反転することを利用して、当該レベルシフト回路の動作異常が終了（正常復帰）したこと検出することも可能である。そのため、当該レベルシフト回路の動作状態が正常も復帰したことを動作異常検出回路部によって検出したら、正常復帰後のレベルシフト信号を用いて出力信号を生成出力することが望ましい。
【００１７】
ただし、上記請求項３に記載の構成では、出力信号生成回路部は、レベルシフト信号に替えて第１遅延信号に基づき出力信号を生成出力しているため、例えば請求項４に記載の発明のように、前記動作異常検出回路部は、前記レベルシフト信号及び前記反転信号に基づいて、当該レベルシフト回路の動作異常からの正常復帰を検出し、前記伝達回路部は、前記動作異常検出回路部によって当該レベルシフトの正常復帰が検出されるとき、第１所定時間よりも長い第２所定時間経過後に前記出力信号生成回路部にその旨を伝達し、前記出力信号生成回路部は、当該レベルシフト回路の正常復帰が検出された旨が前記伝達回路部によって伝達されるとき、第１遅延信号の論理レベルに対応する電圧レベルにて出力信号を生成出力することが望ましい。
【００１８】
レベルシフト回路としてのこのような構成では、出力信号生成回路部によって第１遅延信号の論理レベルが出力開始される時点は、早くとも、当該レベルシフト回路が正常復帰した時点から第２所定時間経過後である。そうした第２所定時間は、レベルシフト信号が遅延される第１所定時間よりも長く設定されているため、第１遅延信号の論理レベルは、正常復帰後のレベルシフト信号の論理レベルと同一になり、動作異常時のレベルシフト信号の論理レベルと同一になることはない。そのため、当該レベルシフト回路の動作異常後、正常復帰することができるようになる。
【００１９】
上記請求項１〜４のいずれか一項に記載の構成において、例えば請求項５に記載の発明のように、当該レベルシフト回路は、複数のトランジスタ素子が所定電位とＧＮＤ電位との間で多段に直列接続された、レベルシフト信号用の第１多段トランジスタ部と、複数のトランジスタ素子が所定電位とＧＮＤ電位との間で多段に直列接続された、反転信号用の第２多段トランジスタ部とを含んで構成されていることが望ましい。これにより、レベルシフト回路としての耐圧を高めることができるようになる。
【発明を実施するための最良の形態】
【００２０】
（第1の実施の形態）
以下、本発明に係るレベルシフト回路の第１の実施の形態について、図１及び図２を参照して説明する。なお、図１は、本実施の形態の全体構成の一例を示す等価回路図である。また、本実施の形態のレベルシフト回路は、例えばインバータ駆動用の高耐圧ＩＣを有する半導体装置に適用されている。
【００２１】
図１に示されるように、本実施の形態のレベルシフト回路１は、基本的に、入力信号ＩＮがパルス状にて入力される入力端子１０、所定電位を出力する電源２０、ＮＯＴゲート３０と協働しつつ出力信号ＯＵＴを用いて入力信号ＩＮに基づきレベルシフト信号Ａを生成出力するレベルシフト信号生成回路部４０、レベルシフト信号ＩＮを用いて反転信号Ｂを生成出力する反転信号生成回路部５０、レベルシフト信号Ａ及び反転信号Ｂに基づいて当該レベルシフト回路１の動作状態に応じて内部信号Ｃを生成出力するＸＯＲゲート（動作異常検出回路部）６０、並びに、レベルシフト信号Ａ及び内部信号Ｃに基づいて出力信号ＯＵＴを生成出力するＤラッチ（出力信号生成回路部）７０、Ｄラッチ７０にて生成される出力信号ＯＵＴを出力する出力端子８０等々を備えている。
【００２２】
このうち、電源２０は、例えば「１２００［Ｖ］」や「１５［Ｖ］」の電位を所定電位として生成する直流電源であり、こうした電位の切換は図示しないドライバ回路のもとで実行される。なお、所定電位としては「１２００［Ｖ］」や「１５［Ｖ］」に限らず、任意であり、電位切換を制御するドライバ回路等については公知であるため、ここでの説明を割愛する。
【００２３】
また、レベルシフト信号生成回路部４０は、図１に示すように、基本的に、所定の電気抵抗値を有する抵抗器４１、Ｎチャンネル型のＭＯＳトランジスタ４２及びクランプダイオードとして機能するダイオード４３を備えている。抵抗器４１及びＭＯＳトランジスタ４２は、電源２０とＧＮＤとの間で直列接続されている。このＭＯＳトランジスタ４２は、ドレインが抵抗器４１を介して電源２０に接続されており、ソースはＧＮＤに接続されている。また、ＭＯＳトランジスタ４２のゲートは入力端子１０に接続されている。
【００２４】
ここで、例えば論理Ｌレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、ＮＯＴゲート３０によって論理レベルが反転されるため、ＭＯＳトランジスタ４２のゲートに論理Ｈレベルに対応する電圧が印加されることになる。すると、ＭＯＳトランジスタ４２はオンとされ、基本的に、「電源２０→抵抗器４１→ＭＯＳトランジスタ４２（ドレイン）→ＭＯＳトランジスタ４２（ソース）→ＧＮＤ」といった経路をたどって電流が流れるようになり、レベルシフト信号Ａの電圧レベルは論理Ｌレベルに対応する電圧レベルとなる。
【００２５】
なお、図１に示すように、ダイオード４３が抵抗器４１と並列に接続されており、いわゆるクランプダイオードとして機能する。詳しくは、ダイオード４３は、カソードが電源２０に接続される一方、アノードが抵抗器４１とＭＯＳトランジスタ４２のドレインとの接続点に接続されている。そのため、論理Ｌレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、基本的には上記経路をたどって電流が流れるものの、ダイオード４３によってクランプされるため、ダイオード４３のスレッショルド電圧を「Ｖｔ」とすると、レベルシフト信号Ａの電圧レベルは「Ｖｃｃ−Ｖｔ」となる。こうした電圧レベルは、既述したように、論理Ｌレベルに対応する電圧レベルである。
【００２６】
一方、例えば論理Ｈレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、ＮＯＴゲート３０によって論理レベルが反転されるため、ＭＯＳトランジスタ４２のゲートに論理Ｌレベルに対応する電圧が印加されることになる。すると、ＭＯＳトランジスタ４２はオフとされるため、電流は抵抗器４１及びＭＯＳトランジスタ４２を流れない。電流が流れないため、抵抗器４１において電圧降下が生じることはなく、レベルシフト信号Ａは論理Ｈレベルに対応する電圧レベルとなる。このようにして、レベルシフト信号Ａの論理レベルは、当該レベルシフト回路１の動作状態が正常であるとき、入力信号ＩＮの論理レベルと一致することになる。
【００２７】
また、反転信号生成回路部５０は、図１に示すように、先のレベルシフト信号生成回路部４０に準じた回路構成となっている。すなわち、反転信号生成回路部５０は、基本的に、所定の電気抵抗値を有する抵抗器５１、Ｎチャンネル型のＭＯＳトランジスタ５２及びクランプダイオードとして機能するダイオード５３を備えている。抵抗器５１及びＭＯＳトランジスタ５２は、電源２０とＧＮＤとの間で直列接続されている。このＭＯＳトランジスタ５２は、ドレインが抵抗器５１を介して電源２０に接続されており、ソースはＧＮＤに接続されている。また、ＭＯＳトランジスタ５２のゲートは、ＮＯＴゲート３０を介して入力端子１０に接続されている。
【００２８】
ここで、例えば論理Ｌレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、ＭＯＳトランジスタ５２のゲートに論理Ｌレベルに対応する電圧が印加されることになる。すると、ＭＯＳトランジスタ５２はオフとされるため、電流は抵抗器５１及びＭＯＳトランジスタ５２を流れない。電流が流れないため、抵抗器５１において電圧降下が生じることはなく、反転信号Ｂは論理Ｈレベルに対応する電圧レベルとなる。
【００２９】
一方、例えば論理Ｈレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、ＭＯＳトランジスタ５２のゲートに論理Ｈレベルに対応する電圧が印加されることになる。すると、ＭＯＳトランジスタ５２はオンとされ、基本的に、「電源２０→抵抗器５１→ＭＯＳトランジスタ５２（ドレイン）→ＭＯＳトランジスタ５２（ソース）→ＧＮＤ」といった経路をたどって電流が流れるようになり、反転信号Ｂの電圧レベルは論理Ｌレベルに対応する電圧レベルとなる。なお、図１に示すように、ダイオード５３が抵抗器５１と並列に接続されており、いわゆるクランプダイオードとして機能するが、先のダイオード４３と同様に作用するため、ここでのこれ以上の詳しい説明を割愛する。このようにして、反転信号Ｂの論理レベルは、当該レベルシフト回路の動作状態が正常であるとき、入力信号ＩＮの論理レベルと反転することになる。
【００３０】
また、ＸＯＲゲート６０は、レベルシフト信号生成回路部４０及び反転信号生成回路部５０とＤラッチ７０との間に介在しており、レベルシフト信号Ａ及び反転信号Ｂに基づいて当該レベルシフト回路１の動作状態に応じて内部信号Ｃを生成出力する。
【００３１】
詳しくは、当該レベルシフト回路１の動作状態が正常であるとき、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとは互いに反転する。すなわち、入力信号ＩＮが論理Ｈレベルに対応する電圧レベルにて入力端子１０に入力されると、レベルシフト信号Ａは論理Ｈレベルに対応する電圧レベルにて、反転信号Ｂは論理Ｌレベルに対応する電圧レベルにて、それぞれＸＯＲゲート６０に入力される。同様に、入力信号ＩＮが論理Ｌレベルに対応する電圧レベルにて入力端子１０に入力されると、レベルシフト信号Ａは論理Ｌレベルに対応する電圧レベルにて、反転信号Ｂは論理Ｈレベルに対応する電圧レベルにて、それぞれＸＯＲゲート６０に入力される。このとき、ＸＯＲゲート６０は、後段に接続されたＤラッチ７０に対して論理Ｈレベルに対応する電圧レベルにて内部信号Ｃを出力する。
【００３２】
一方、例えば出力信号ＯＵＴの電圧レベルをシフトするレベルシフトの実行時には、電源２０の急峻な電位レベルの上昇あるいは下降であるいわゆるｄｖ／ｄｔが発生し、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとは互いに同一となることが多い。
【００３３】
詳しくは、電源２０の電位が例えば「１５［Ｖ］→１２００［Ｖ］」へ急峻に立ち上がると、ＭＯＳトランジスタ４２及び５２の動作状態にかかわらず、「電源２０→抵抗器４１→ＭＯＳトランジスタ４２→ＧＮＤ」といった経路及び「電源２０→抵抗器５１→ＭＯＳトランジスタ５２→ＧＮＤ」といった経路に電流が流れてしまう。このような電流が流れると、抵抗器４１及び５１において電圧降下が生じるため、レベルシフト信号Ａ及び反転信号Ｂはともに論理Ｌレベルに対応する電圧レベルとなる。逆に、電源２０の電位が例えば「１２００［Ｖ］→１５［Ｖ］」へ急峻に立ち下がると、ＭＯＳトランジスタ４２及び５２の動作状態にかかわらず、「ＧＮＤ→ＭＯＳトランジスタ４２→抵抗器４１→電源２０」といった経路及び「ＧＮＤ→ＭＯＳトランジスタ５２→抵抗器５１→電源２０」といった経路を電流が流れてしまう。このような電流が流れると、抵抗器４１及び５１において電圧レベルが上昇するため、レベルシフト信号Ａ及び反転信号Ｂはおもに論理Ｈレベルに対応する電圧レベルとなる。
【００３４】
したがって、ＸＯＲゲート６０は、当該レベルシフト回路１の動作状態が正常であるとき、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとが互いに反転されているため、論理Ｈレベルに対応する電圧レベルにて内部信号Ｃを生成出力する一方、当該レベルシフト回路１の動作状態が異常であるとき、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとが同一になるため、論理Ｌレベルに対応する電圧レベルにて内部信号Ｃを生成出力することになる。このようにして、ＸＯＲゲート６０は当該レベルシフト回路１の動作状態を常時監視する。
【００３５】
また、Ｄラッチ７０は、上記ＸＯＲゲート６０の後段に接続されており、レベルシフト信号ＡがＤ端子に入力されるとともに内部信号ＣはＣＫ端子に入力され、これらレベルシフト信号Ａ及び内部信号Ｃに基づき出力信号ＯＵＴを生成出力している。
【００３６】
詳しくは、当該レベルシフト回路１の動作状態が正常であるとき、論理Ｈレベルに対応する電圧レベルにて内部信号ＣがＣＫ端子に入力される。ここで、Ｄラッチ７０は、Ｄ端子に入力されるレベルシフト信号Ａの論理レベルと同一の論理レベルに対応する電圧レベルにて、出力信号ＯＵＴをＱ端子から出力する。すなわち、出力信号ＯＵＴの論理レベルは、レベルシフト信号Ａの論理レベルに一致する。一方、当該レベルシフト回路１の動作状態が異常であるとき、論理Ｌレベルに対応する電圧レベルにて内部信号ＣがＣＫ端子に入力される。ここで、Ｄラッチ７０は、直前にＤ端子に入力されたレベルシフト信号Ａの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号ＯＵＴを出力する。
【００３７】
次に、図２を併せ参照しつつ、本実施の形態の動作例について説明する。なお、図２（ａ）〜（ｅ）は、入力信号ＩＮ、レベルシフト信号Ａ、反転信号Ｂ、内部信号Ｃ及び出力信号ＯＵＴの各論理レベルの推移を示したタイミングチャートである。また、当初、レベルシフト回路１の動作状態は正常であるものとし、電源２０の所定電位は例えば「１２００［Ｖ］」に設定されているものとする。
【００３８】
こうした状況において、入力信号ＩＮが入力端子１０に対し図２（ａ）に示す態様で入力されたとする。すなわち、入力信号ＩＮは、当初、論理Ｌレベルに対応する電圧レベルにて入力端子１０に入力されているとする。このとき、ＭＯＳトランジスタ４２がオンとされることから、レベルシフト信号Ａは、図２（ｂ）に示すように、論理Ｌレベルに対応する電圧レベルとなっている。また、ＭＯＳトランジスタ５２はオフとされることから、反転信号Ｂは、図２（ｃ）に示すように、論理Ｈレベルに対応する電圧レベルとなっている。このように、レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが互いに反転しているため、ＸＯＲゲート６０は、図２（ｄ）に示すように、論理Ｈレベルに対応する電圧レベルにて生成出力している。したがって、Ｄラッチ７０は、図２（ｅ）に示すように、レベルシフト信号Ａの論理レベルと同一の論理レベルである論理Ｌレベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力している。
【００３９】
そして、例えば時刻ｔ１１において、入力信号ＩＮが論理Ｈレベルに対応する電圧レベルに変化したとする。このとき、ＭＯＳトランジスタ４２がオフとされることから、レベルシフト信号Ａは論理Ｈレベルに対応する電圧レベルにて生成出力され、ＭＯＳトランジスタ５２がオンとされることから、反転信号Ｂは論理Ｌレベルに対応する電圧レベルにて生成出力される。レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが互いに反転しているため、内部信号Ｃは論理Ｈレベルに対応する電圧レベルにて生成出力され、したがって、出力信号ＯＵＴは、レベルシフト信号Ａの論理レベルと同一の論理レベルである論理Ｈレベルにて生成出力される。
【００４０】
ここで、例えば時刻ｔ１２においてレベルシフトが実行されたとする。具体的には、図示しないドライバ回路によって、電源２０の所定電位が例えば「１２００［Ｖ］」から例えば「１５［Ｖ］」に変化したものとする。このとき、いわゆるｄｖ／ｄｔが発生するため、図２（ｂ）及び（ｃ）に示すように、レベルシフト信号Ａ及び反転信号Ｂは双方とも、論理Ｈレベルに対応する電圧レベルとなる（論理レベルに変化が生じる）。このとき、レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが互いに反転せず同一となるため、ＸＯＲゲート６０は、図２（ｄ）に示すように、論理Ｌレベルに対応する電圧レベルにて生成出力する。そして、論理Ｌレベルに対応する電圧レベルにて内部信号ＣがＣＫ端子に入力されるため、Ｄラッチ７０は、図２（ｅ）に示すように、Ｄ端子に入力されるレベルシフト信号Ａの直前の論理レベルである論理Ｈレベルを保持し、論理Ｈレベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力する。これにより、レベルシフト信号Ａや反転信号Ｂの論理レベルにいわゆるｄｖ／ｄｔが出力信号ＯＵＴに与える影響をを無効化することができるようになる。そして、ひいては、当該レベルシフト回路１に誤動作が発生することを低減することができるようになる。
【００４１】
また、例えば時刻ｔ１３においてレベルシフト回路の動作状態が正常に復帰したとする。このとき、図２（ｃ）に示すように、反転信号Ｂは論理Ｌレベルに対応する電圧レベルとなり、レベルシフト信号Ａの論理レベルである論理Ｈレベルを反転した電圧レベルとなる。レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが互いに反転するようになるため、内部信号Ｃは論理Ｈレベルに対応する電圧レベルにて生成出力され、したがって、出力信号ＯＵＴは、レベルシフト信号Ａの論理レベルと同一の論理レベルである論理Ｈレベルにて生成出力される。
【００４２】
以下同様に、例えば時刻ｔ１４においてｄｖ／ｄｔが発生すると、図２（ｄ）に示すように、内部信号Ｃの論理レベルは論理Ｌレベルに対応する電圧レベルとなるため、図２（ｅ）に示すように、出力信号ＯＵＴの電圧レベルは、レベルシフト回路の動作状態に異常が生じる直前の論理レベルである論理Ｈレベルに対応する電圧レベルに保持される。そして、レベルシフト回路の動作状態が正常に復帰した例えば時刻ｔ１５以後、図２（ｅ）に示すように、出力信号ＯＵＴは、レベルシフト信号Ａの論理レベルと同一の論理レベルに対応する電圧レベルとなる。
【００４３】
以上説明したように、本実施の形態のレベルシフト回路１では、入力信号ＩＮ及び反転信号Ｂに基づいて、入力信号ＩＮのレベルシフトに伴って生じる入力信号ＩＮあるいは反転信号Ｂの論理レベルの変化を当該レベルシフト回路１の動作異常として検出するＸＯＲゲート６０と、ＸＯＲゲート６０によって当該レベルシフト回路１の動作異常が検出されるとき、その検出直前の入力信号ＩＮの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力するＤラッチ７０とを備えることとした。これにより、入力信号ＩＮや反転信号Ｂの論理レベルにいわゆるｄｖ／ｄｔが出力信号ＯＵＴに与える影響を無効化することができ、レベルシフト回路１に誤動作が発生することを低減することができるようになる。また、動作異常検出回路部及び出力信号生成回路部をそれぞれＸＯＲゲート６０及びＤラッチ７０を含んで構成しているため、当該レベルシフト回路１をより簡素な構成にて実現することができるようになる。
【００４４】
（第２の実施の形態）
以下、本発明に係るレベルシフト回路の第２の実施の形態について、図３〜図５を参照しつつ説明する。なお、図３は、本実施の形態の全体構成の一例を示す等価回路図である。
【００４５】
本実施の形態のレベルシフト回路２も、基本的には、先の第１の実施の形態のレベルシフト回路１に準じた構成を有している。すなわち、本実施の形態のレベルシフト回路２も、入力端子１０、電源２０、レベルシフト信号生成回路部４０、反転信号生成回路部５０（いずれも図３では図示略）、並びに、動作異常検出回路部としてのＸＯＲゲート６０、出力信号生成回路部としてのＤラッチ７０、出力端子８０等々を備えており、例えばインバータ駆動用の高耐圧ＩＣを有する半導体装置に適用されている。なお、こうした第１の実施の形態と重複する構成要素についての重複する説明は割愛する。
【００４６】
上記第１の実施の形態では、ＸＯＲゲート６０は、出力信号ＯＵＴのレベルシフト時（すなわちｄｖ／ｄｔ発生時）にはレベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが互いに反転せず同一となることを利用して、レベルシフト回路１の動作異常を検出する。そのため、ＸＯＲゲート６０によってレベルシフト回路１の動作異常が検出された時点においては、既に、レベルシフト信号Ａの論理レベルが変化してしまっている場合がある。
【００４７】
その点、本実施の形態のレベルシフト回路２では、図３に示すように、第１の実施の形態と同一の構成要素に加え、入力信号ＩＮ（正確にはレベルシフト信号Ａ）を第１所定時間（例えば「４０［ナノ秒］」）だけ遅延させた第１遅延信号Ｄ１を出力する第１遅延回路９０と、ＸＯＲゲート６０によって当該レベルシフト回路２の動作異常が検出されるとき、第１所定時間よりも短い時間内にＤラッチ７０にその旨を伝達する一方、ＸＯＲゲート６０によって当該レベルシフト回路２の正常復帰が検出されるとき、第１所定時間よりも長い第２所定時間（例えば「５０ナノ秒」）経過後にＤラッチ７０にその旨伝達する伝達回路部１００とを備えている。そして、Ｄラッチ７０は、伝達回路部１００によって当該レベルシフト回路２の動作異常が検出された旨伝達されるとき、その伝達時の第１遅延信号の論理レベルを保持するとともに、伝達回路部１００によって当該レベルシフト回路２の正常復帰が検出された旨が伝達されるとき、第１遅延信号の論理レベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力するようにしている。
【００４８】
詳しくは、第１遅延回路９０は、図３では図示しないレベルシフト信号生成回路部４０によって生成されたレベルシフト信号Ａを取り込み、取り込んだレベルシフト信号Ａを第１所定時間だけ遅延させた第１遅延信号Ｄ１を生成する。そして、第１遅延回路９０は、Ｄラッチ７０のＤ端子に対して生成した第１遅延信号Ｄ１を出力する。こうしてレベルシフト信号Ａは、第１経路「レベルシフト信号生成回路部４０（図３では図示略）→第１遅延回路９０→Ｄラッチ７０のＤ端子」をたどって伝達されることになる。
【００４９】
また、伝達回路部１００は、図３に示されるように、基本的に、ＮＯＴゲート１０１、Ｄフリップフロップ１１１、ＳＲラッチ１０２等々を備えて構成されている。
【００５０】
このうち、ＮＯＴゲート１０１は、ＸＯＲゲート６０とＳＲラッチ１０２との間に介在しており、ＸＯＲゲート６０から出力される内部信号Ｃを取り込み、取り込んだ内部信号Ｃの論理レベルを反転し、反転した論理レベルに対応する電圧レベルにて反転信号ＥをＳＲラッチ１０２のＳ端子に出力する。ＳＲラッチ１０２は、Ｓ端子に入力されたこの反転信号Ｅ及びＲ端子に入力される後述の内部信号Ｇに基づき内部信号Ｈを生成し、ＮＯＴゲート１０３に出力する。ＮＯＴゲート１０３は、入力された内部信号Ｈの論理レベルを反転させた論理レベルに対応する電圧レベルにて反転信号Ｉを生成し、Ｄラッチ７０のＣＫ端子に出力する。このようにして、内部信号Ｃは、第２経路「ＸＯＲゲート６０→ＮＯＴゲート１０１→ＳＲラッチ１０２のＳ端子→ＮＯＴゲート１０３→Ｄラッチ７０のＣＫ端子」をたどって伝達されることになる。
【００５１】
一方、Ｄフリップフロップ１１１は、第２遅延回路１１２及びＯＲゲート１１３とともに、ＸＯＲゲート６０とＳＲラッチ１０２との間に介在している。内部信号Ｃは、第３経路「ＸＯＲゲート６０→Ｄフリップフロップ１１１→第２遅延回路１１２→ＯＲゲート１１３→ＳＲラッチ１０２→ＮＯＴゲート１０３→Ｄラッチ７０」をたどって伝達されることになる。
【００５２】
以下、この第３経路について詳述する。この第３経路を構成する構成要素のうち、Ｄフリップフロップ１１１は、そのＤ端子が抵抗器を介して電源に接続されている。そしてＤ端子における電圧レベルは、論理Ｈレベルに対応する電圧レベルに常時固定されている。
【００５３】
また、Ｄフリップフロップ１１１は、そのＣＫ端子がＸＯＲゲート６０に接続されており、そのＱ端子が第２遅延回路１１２の入力側に接続されている一方、そのＲ端子がＡＮＤゲート１１４及びＮＯＴゲート１１５を介して第２遅延回路１１２の出力側に接続されている。すなわち、Ｄフリップフロップ１１１のＱ端子及びＲ端子間には、閉ループ「Ｄフリップフロップ１１１（Ｑ端子）→第２遅延回路１１２→ＮＯＴゲート１１５→ＡＮＤゲート１１４→Ｄフリップフロップ１１１（Ｒ端子）」が構成されている。なお、ＡＮＤゲート１１４にはＤ＿ＦＦ＿Ｒｅｓｅｔ端子が接続されており、このＤ＿ＦＦ＿Ｒｅｓｅｔ端子は、当該レベルシフト回路２に対する電源投入前においては、論理Ｌレベルに対応する電圧レベルに固定され、当該レベルシフト回路２に対する電源投入後においては、論理Ｈレベルに対応する電圧レベルに固定される。
【００５４】
また、第２遅延回路１１２は、ＯＲゲート１１３を介してＳＲラッチ１０２のＲ端子に接続されている。第２遅延回路１１２は、Ｄフリップフロップ１１１によって生成出力される内部信号Ｆを取り込み、取り込んだ内部信号Ｆを第２所定時間だけ遅延させた第２遅延信号Ｄ２を生成する。そして、第２遅延回路１１２は、ＯＲゲート１１３に対して第２遅延信号Ｄ２を出力する。なお、ＯＲゲート１１３には、ＳＲ＿Ｒｅｓｅｔ端子が接続されており、このＳＲ＿Ｒｅｓｅｔ端子は、当該レベルシフト回路２に対する電源投入前においては、論理Ｈレベルに対応する電圧レベルに固定され、当該レベルシフト回路２に対する電源投入後においては、論理Ｌレベルに対応する電圧レベルに固定される。
【００５５】
次に、レベルシフト回路２の入力端子に入力される入力信号ＩＮに基づく通常動作の動作例を説明するに先立ち、レベルシフト回路２に対する電源（図示略）投入前後の、各構成要素の出力信号について説明する。
【００５６】
レベルシフト回路２は、既述したように、多くの能動素子によって構成されているため、電源が投入されてから能動素子の動作が安定するまでに待機時間が必要である。そうした間、レベルシフト回路２としての動作が不安定になることを防止するべく、当該レベルシフト回路２に対する電源投入前においては、Ｄ＿ＦＦ＿Ｒｅｓｅｔ端子からＡＮＤゲート１１４の入力端子に論理Ｌレベルに対応する電圧レベルの信号が入力されているとともに、ＳＲ＿Ｒｅｓｅｔ端子からＯＲゲート１１３の入力端子に論理Ｈレベルに対応する電圧レベルの信号が入力されている。なお、当該レベルシフト回路２の動作状態は、当初、正常であるとする。
【００５７】
当該レベルシフト回路２に対する電源投入前においては、ＡＮＤゲート１１４は、他方の入力端子における電圧レベルにかかわらず、Ｄフリップフロップ１１１のＲ端子における電圧レベルを論理Ｌレベルに対応する電圧レベルとする。Ｄフリップフロップ１１１は、そのＲ端子における電圧レベルを論理Ｌレベルに対応する電圧レベルとされたため、そのＱ端子から第２遅延回路１１２に対し、論理Ｌレベルに対応する電圧レベルにて内部信号Ｆを出力する。そうした内部信号Ｆは、第２遅延回路１１２によって第２所定時間だけ遅延され、第２遅延信号Ｄ２としてＯＲゲート１１３及びＮＯＴゲート１１５にそれぞれ入力される。第２遅延信号Ｄ２は、ＮＯＴゲート１１５によって論理レベルが反転されるため、ＡＮＤゲート１１４の他方の入力端子は論理Ｈレベルに対応する電圧レベルとなる。しかしながら、ＡＮＤゲートの入力端子は論理Ｌレベルに対応する電圧レベルに固定されているため、ＡＮＤゲート１１４は、Ｄフリップフロップ１１１のＲ端子における電圧レベルを論理Ｌレベルに対応する電圧レベルとする。そして、Ｄフリップフロップ１１１は、Ｒ端子における電圧レベルが依然として論理Ｌレベルに対応する電圧レベルとされているため、そのＱ端子から第２遅延回路１１２に対し、論理Ｌレベルに対応する電圧レベルにて内部信号Ｆを出力する。このようにして、上記閉ループを構成する各構成要素から出力される信号の電圧レベルは安定している。
【００５８】
一方、ＯＲゲート１１３は、他方の入力端子における電圧レベルにかかわらず、ＳＲラッチ１０２のＲ端子に対し、論理Ｈレベルに対応する電圧レベルにて内部信号Ｇを出力する。ここで、当該レベルシフト回路２の動作状態は正常であるため、ＸＯＲゲート６０は、論理Ｈレベルに対応する電圧レベルにて内部信号Ｃを出力しており、ＮＯＴゲート１０１にて論理レベルが反転されるため、ＳＲラッチ１０２のＳ端子には、論理Ｌレベルに対応する電圧レベルにて反転信号Ｅが入力されている。このように、ＳＲラッチ１０２のＲ端子における電圧レベルが論理Ｈレベルに対応する電圧レベルとされているとともに、ＳＲラッチ１０２のＳ端子における電圧レベルが論理Ｌレベルに対応する電圧レベルとされるため、ＳＲラッチ１０２は、そのＱ端子からＮＯＴゲート１０３に対し、論理Ｌレベルに対応する電圧レベルにて内部信号Ｈを出力する。そして、ＮＯＴゲート１０３は、内部信号Ｈの論理レベルを反転し、Ｄラッチ７０のＣＫ端子に対して反転信号Ｉを論理Ｈレベルにて出力している。
【００５９】
こうした状況において、当該レベルシフト回路２に対して電源が投入されると、Ｄ＿ＦＦ＿Ｒｅｓｅｔ端子及びＳＲ＿Ｒｅｓｅｔ端子における電圧レベルはそれぞれ、論理Ｌレベル及び論理Ｈレベルに対応する電圧レベルとされる。こうした電源投入直後において、ＡＮＤゲート１１４の入力端子における電圧レベルは双方とも論理Ｈレベルに対応する電圧レベルとなるため、Ｄフリップフロップ１１１のＲ端子における電圧レベルが論理Ｈレベルに対応する電圧レベルとされる。そのため、Ｄフリップフロップ１１１は、そのＱ端子における電圧レベルを論理Ｌレベルに対応する電圧レベルに保持する。
【００６０】
また、当該レベルシフト回路２に対して電源が投入されると、ＯＲゲート１１３の入力端子における電圧レベルは双方とも論理Ｌレベルに対応する電圧レベルとなるため、ＳＲラッチ１０２のＲ端子における電圧レベルが論理Ｌレベルに対応する電圧レベルに変化する。当該レベルシフト回路２の動作状態が正常であり、ＳＲラッチ１０２のＳ端子における電圧レベルは論理Ｌレベルに対応する電圧レベルであるため、ＳＲラッチ１０２は、そのＱ端子における電圧レベルを論理Ｌレベルに対応する電圧レベルに保持することになる。したがって、Ｄラッチ７０のＣＫ端子における電圧レベルも、論理Ｈレベルに対応する電圧レベルを維持することになる。
【００６１】
したがって、当該レベルシフト回路２に対する電源投入前後において、Ｄラッチ７０のＣＫ端子における電圧レベルは論理Ｈレベルに対応する電圧レベルとされているため、出力信号ＯＵＴの論理レベルは、第１遅延信号Ｄ１の論理レベルに対応する。
【００６２】
以下、図４を参照しつつ、本実施の形態のレベルシフト回路２の動作例についてさらに説明する。なお、図４（ａ）〜（ｊ）は、当該レベルシフト回路２に動作異常が発生したときの、主な構成要素の各端子における論理レベルの推移を示したタイミングチャートである。なお、当該レベルシフト回路２の動作状態は当初正常であり、このレベルシフト回路２に対する電源投入後、十分に時間が経過したものとする。
【００６３】
こうした状況において、入力信号ＩＮが論理Ｈレベルに対応する電圧レベルにて入力端子１０（図１参照）に入力されると、レベルシフト信号Ａは論理Ｈレベルに対応する電圧レベルにて出力され、反転信号Ｂは論理Ｌレベルに対応する電圧レベルにて出力されることになる。しかしながら、例えば時刻ｔ２１において、レベルシフトが実行され、これに伴っていわゆるｄｖ／ｄｔが発生し、図４（ｂ）に示すように、例えばレベルシフト信号Ａの電圧レベルが論理Ｌレベルに対応する電圧レベルまで一時的に低下したとする。なお、図４（ｃ）に示すように、反転信号Ｂは、入力信号ＩＮの論理レベルが反転された論理レベル（ここでは論理Ｌレベル）に対応する電圧レベルにて推移している。
【００６４】
このとき、ＸＯＲゲート６０は、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとが互いに反転しなくなる（同一の論理レベルとなる）ため、論理Ｌレベルに対応する電圧レベルにて内部信号Ｃを即座に生成出力しようとするが、実際には、図４（ｄ）に示すように、ＸＯＲゲート６０は、ｄｖ／ｄｔが発生した時刻ｔ２１から僅かに遅れた例えば時刻ｔ２２において、内部信号Ｃを論理Ｌレベルに対応する電圧レベルにて生成出力する。
【００６５】
そのため、先の第１の実施の形態では、図４（ｊ）に破線にて示すように、そうした時刻ｔ２１から時刻ｔ２２までの間、Ｄラッチ７０は、論理Ｌレベルに既に変化してしまったレベルシフト信号Ａの論理レベルと同一の論理レベル（この場合、論理Ｌレベル）にて出力信号ＯＵＴを生成出力し、さらに時刻ｔ２２以後、そうした既に変化してしまった論理Ｌレベルを保持し、この保持した論理Ｌレベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力することになる。すなわち、先の第１の実施の形態では、Ｄラッチ７０は、当該レベルシフト回路１の異常動作が発生する前のレベルシフト信号Ａの論理レベルを保持することができない場合がある。
【００６６】
その点、本実施の形態のレベルシフト回路２では、第１遅延回路９０は、図４（ｅ）に示すように、時刻ｔ２１から時刻ｔ２２までの間よりも長い第１遅延時間だけレベルシフト信号Ａの論理レベルの推移を遅延させ、この第１遅延信号Ｄ１を用いて出力信号ＯＵＴを生成出力している。
【００６７】
詳しくは、まず、Ｄフリップフロップ１１１は、そのＤ端子における電圧レベルが論理Ｈレベルに対応する電圧レベルに固定されているため、そのＣＫ端子に入力される内部信号Ｃの立ち上がり時（すなわち、当該レベルシフト回路２の正常復帰時）に、そのＱ端子から出力する内部信号Ｆの論理レベル（電圧レベル）を変化させる。この図４では、レベルシフト回路２の動作異常時における動作例を示しているため、Ｄフリップフロップ１１１のＱ端子から出力される内部信号Ｆは変化せず、論理Ｌレベルに対応する電圧レベルとなる。したがって、図４（ｇ）に示すように、ＳＲラッチ１０２のＲ端子には、論理Ｌレベルに対応する電圧レベルにて内部信号Ｇが入力される。一方、ＳＲラッチ１０２のＳ端子には、反転信号Ｅが入力されており、この反転信号Ｅは、内部信号Ｃの論理レベルを反転した論理レベルに対応する電圧レベルとなっている。すなわち、図４（ｆ）に示すように、反転信号Ｅは、時刻ｔ２２までは論理Ｌレベルに対応する電圧レベルとなっており、時刻ｔ２２以降、論理Ｈレベルに対応する電圧レベルとなっている。
【００６８】
このように、ＳＲラッチ１０２は、先の図４（ｇ）に示した内部信号ＧがそのＲ端子に入力されているとともに先の図４（ｆ）に示した反転信号ＥがそのＳ端子に入力されているため、そのＱ端子から図４（ｈ）に示す内部信号Ｈを出力することになる。すなわち、ＳＲラッチ１０２は、図４（ｈ）に示すように、Ｑ端子から出力する内部信号Ｈの電圧レベルを時刻ｔ２２まで論理Ｌレベルに対応する電圧レベルを保持するとともに、時刻ｔ２２以降、論理Ｈレベルに対応する電圧レベルにて出力することになる。
【００６９】
そして、Ｄラッチ７０のＣＫ端子に入力される反転信号Ｉは、内部信号Ｈの論理レベルがＮＯＴゲート１０３にて反転されるため、図４（ｉ）に示すように、時刻ｔ２２まで論理Ｈレベルに対応する電圧レベルとされ、時刻ｔ２２以降、論理Ｌレベルに対応する電圧レベルとされる。したがって、図４（ｊ）に示すように、出力信号ＯＵＴの電圧レベルは、時刻ｔ２２まで、第１遅延信号Ｄ１の論理レベルと同一の論理レベル（この場合、論理Ｈレベル）に対応する電圧レベルとされる一方、時刻ｔ２２以降、この論理Ｈレベルに対応する電圧レベルを保持することになる。このように、当該レベルシフト回路２の動作異常が発生する直前のレベルシフト信号Ａの論理レベル（この場合、論理Ｈレベル）と同一の論理レベルを確実に保持することができるようになる。
【００７０】
以下、図５を参照しつつ、本実施の形態のレベルシフト回路２の別の動作例についてさらに説明する。なお、図５（ａ）〜（ｊ）は、先の図４に示した動作後、当該レベルシフト回路２が正常復帰したときの、主な構成要素の各端子における論理レベルの推移を示したタイミングチャートである。すなわち、先の図４に示した状況と同様に、入力信号ＩＮが論理Ｈレベルに対応する電圧レベルにて入力端子１０（図１参照）に入力されており、レベルシフト信号Ａは当初、当該レベルシフト回路２の動作状態が異常である（ｄｖ／ｄｔが生じている）ために、論理Ｌレベルに対応する電圧レベルとなっており、反転信号Ｂは論理Ｌレベルに対応する電圧レベルにて出力されているとする。こうした状況において、例えば時刻ｔ３１において、当該レベルシフト回路２の動作状態が正常に復帰したとする。
【００７１】
このとき、ＸＯＲゲート６０は、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとが互いに反転するようになるため、論理Ｈレベルに対応する電圧レベルにて内部信号Ｃを即座に生成出力しようとする。しかしながら、実際には、図５（ｄ）に示すように、ＸＯＲゲート６０は、当該レベルシフト回路２の動作状態が正常に復帰した時刻ｔ３１から僅かに遅れた例えば時刻ｔ３２において、内部信号Ｃを論理Ｈレベルに対応する電圧レベルにて生成出力する。
【００７２】
ここで、Ｄフリップフロップ１１１は、既述したように、そのＤ端子における電圧レベルが論理Ｈレベルに対応する電圧レベルに固定されているため、そのＣＫ端子に入力される内部信号Ｃの立ち上がり時（すなわち、当該レベルシフト回路２の正常復帰時）に、そのＱ端子から出力する内部信号Ｆの論理レベル（電圧レベル）を変化させる。
【００７３】
詳しくは、図５（ｇ）に示すように、Ｄフリップフロップ１１１は、内部信号Ｃの電圧レベルが立ち上がる時刻ｔ３２において、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルにて内部信号Ｆの電圧レベルを変化させる。ただし、Ｄフリップフロップ１１１の後段に第２遅延回路１１２が接続されており、第２遅延回路１１２は、図５（ｈ）に示すように、論理レベルが変化した内部信号Ｆを第１所定時間よりも長い第２所定時間（例えば「５０［ナノ秒］」）だけ遅延させ、第２遅延信号Ｄ２（この場合、内部信号Ｇでもある）として出力するため、こうした内部信号Ｆの論理レベルの変化がＤフリップフロップ１１１の動作に反映されるのは、時刻ｔ３２から第２所定時間が経過した時刻ｔ３４以後となる。したがって、Ｄフリップフロップ１１１のＲ端子における電圧レベルは、時刻ｔ３２から時刻ｔ３４の間において、図５（ｈ）に示す第２遅延信号Ｄ２の論理レベルが反転された論理Ｈレベルに対応する電圧レベルとされるため、内部信号Ｆは論理Ｈレベルに対応する電圧レベルを維持することになる。
【００７４】
そして、第２遅延信号Ｄ２は、図５（ｈ）に示すように、時刻ｔ３４において、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルに変化するため、Ｄフリップフロップ１１１のＲ端子における電圧レベルは、この時刻ｔ３４において、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化する。すなわち、Ｄフリップフロップ１１１は、図５（ｇ）に示すように、時刻ｔ３４において、論理Ｌレベルに対応する電圧レベルにて内部信号Ｆを出力することになる。そのため、第２遅延信号Ｄ２は、時刻ｔ３４から第２所定時間が経過した時刻ｔ３５において、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルに変化することになる。このように、既述した閉ループ「Ｄフリップフロップ１１１→第２遅延回路１１２→ＮＯＴゲート１１５→ＡＮＤゲート１１４」によって、レベルシフト回路２の動作状態が正常に復帰したことを検出すると、第２所定時間だけパルスを生成することになる。
【００７５】
ＳＲラッチ１０２のＲ端子における電圧レベルは、図５（ｈ）に示す第２遅延信号Ｄ２の論理レベルの推移と同様に推移する。また、ＳＲラッチ１０２のＳ端子における電圧レベルは、図５（ｆ）に示す反転信号Ｅの論理レベルの推移と同様に推移する。したがって、ＳＲラッチ１０２は、図５（ｉ）に示すように、内部信号Ｈの電圧レベルを推移させる。詳しくは、時刻ｔ３２以前においては、ＳＲラッチ１０２は、Ｓ端子及びＲ端子における電圧レベルがそれぞれ論理Ｈレベル及び論理Ｌレベルに対応する電圧レベルであるため、内部信号Ｈを論理Ｈレベルに対応する電圧レベルにて生成出力する。また、時刻ｔ３２から時刻３４においては、ＳＲラッチ１０２は、Ｓ端子及びＲ端子における電圧レベルがそれぞれ論理Ｌ及び論理Ｌレベルに対応する電圧レベルであるため、内部信号Ｈの電圧レベルを論理Ｈレベルに対応する電圧レベルに保持する。さらに、時刻ｔ３４から時刻ｔ３５においては、ＳＲラッチ１０２は、Ｓ端子及びＲ端子における電圧レベルがそれぞれ論理Ｌレベル及び論理Ｈレベルに対応する電圧レベルであるため、内部信号Ｈの電圧レベルを論理Ｌレベルに対応する電圧レベルにて生成出力する。またさらに、時刻ｔ３５以後においては、ＳＲラッチ１０２は、Ｓ端子及びＲ端子における電圧レベルがそれぞれ論理Ｌレベル及び論理Ｌレベルに対応する電圧レベルであるため、内部信号Ｈの電圧レベルを論理Ｌレベルに対応する電圧レベルに保持する。すなわち、内部信号Ｈは、図５（ｉ）に示すように、当初から時刻ｔ３４までは論理Ｈレベルに対応する電圧レベルにて、時刻ｔ３４以後においては論理Ｌレベルに対応する電圧レベルにてそれぞれ推移することになる。
【００７６】
そして、Ｄラッチ７０のＣＫ端子における電圧レベルは、上記内部信号Ｈの論理レベルが反転された論理レベルにて推移する反転信号Ｉと同様に推移する。すなわち、図示を割愛するが、反転信号Ｉは、当初から時刻ｔ３４までは論理Ｌレベルに対応する電圧レベルにて、時刻ｔ３４以後においては論理Ｈレベルに対応する電圧レベルにてそれぞれ推移することになる。そして、Ｄラッチ７０は、図５（ｊ）に示すように、当初から時刻ｔ３４までは、論理Ｈレベルに対応する電圧レベルを保持して出力信号Ｈを生成出力する一方、時刻ｔ３４以後においては、図５（ｅ）に示す第１遅延信号Ｄ１と同一の論理レベルに対応する電圧レベル（この場合、論理Ｈレベル）にて出力信号Ｈを生成出力する。
【００７７】
以上説明したように、本実施の形態のレベルシフト回路２では、当該レベルシフト回路２の動作異常がＸＯＲゲート６０によって検出されるとき、第１所定時間よりも短い時間内に伝達回路部１００によってその旨がＤラッチ７０へと伝達されるため、当該レベルシフト回路２の動作異常発生時（時刻ｔ２１）から第１所定時間経過後（時刻ｔ２３）には、Ｄラッチ７０は、第１遅延信号Ｄ１の論理レベルを保持することができるようになる。一方、レベルシフト信号Ａは、第１遅延回路９０によって第１所定時間だけ遅延された上で第１遅延信号Ｄ１としてＤラッチ７０へ出力される。したがって、Ｄラッチ７０によって第１遅延信号Ｄ１の論理レベルが保持開始された時点（時刻ｔ２２）における第１遅延信号Ｄ１の論理レベル（図４では論理Ｈレベル）は、この時刻ｔ２２よりも第１所定時間前のレベルシフト信号Ａの論理レベルと同一であり、当該レベルシフト回路２の動作異常発生前（時刻ｔ２１以前）のレベルシフト信号Ａの論理レベルと同一である。換言すれば、Ｄラッチ７０は、動作異常発生前のレベルシフト信号Ａの論理レベルを確実に保持することができるようになる。そのため、Ｄラッチ７０は、動作異常時のレベルシフト信号Ａの論理レベル（図４では論理Ｌレベル）を保持してしまうようなことがなくなる。ひいては、当該レベルシフト回路２の誤動作の発生をより低減することができるようになる。
【００７８】
また、レベルシフト回路２としてのこのような構成では、Ｄラッチ７０によって第１遅延信号Ｄ１の論理レベルが出力開始される時点（時刻ｔ３４）は、当該レベルシフト回路２が正常復帰した時点（正確には、遅延時間が経過した時刻ｔ３２）から第２所定時間経過後の時刻ｔ３４である。そうした第２所定時間は、レベルシフト信号Ａが遅延される第１所定時間よりも長く設定されているため、第１遅延信号Ｄ１の論理レベルは、正常復帰後のレベルシフト信号Ａの論理レベルと同一になり（図５では、論理Ｈレベル）、動作異常時の入力信号の論理レベルと同一（図５に論理Ｌレベル）になることはない。そのため、当該レベルシフト回路２の動作異常後、正常復帰することができるようになる。
【００７９】
（他の実施の形態）
なお、本発明に係るレベルシフト回路は、上記各実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００８０】
上記第１の実施の形態では、先の図１に示すように、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとの排他的論理和をとるＸＯＲゲート６０を含んで動作異常検出回路部を構成するとともに、レベルシフト信号ＡがＤ端子に入力されるとともにＸＯＲゲート６０の出力信号である内部信号ＣがＣＫ端子に入力されるＤラッチ７０を含んで出力信号生成回路部を構成することとしたが、回路構成例はこれに限らず任意である。要は、入力信号の論理レベル及びこの入力信号の論理レベルを反転させた反転信号の論理レベルが出力信号のレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路の動作異常として検出する動作異常検出回路部と、動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、その動作異常が検出される直前の入力信号の論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号を生成出力する出力信号生成回路部とを備えていればよい。
【００８１】
上記各実施の形態では、先の図１に示すように、所定の電気抵抗値を有する抵抗器４１、Ｎチャンネル型のＭＯＳトランジスタ４２及びクランプダイオードとして機能するダイオード４３を備えてレベルシフト信号生成回路部４０を構成していた。また、所定の電気抵抗値を有する抵抗器５１、Ｎチャンネル型のＭＯＳトランジスタ５２及びクランプダイオードとして機能するダイオード５３を備えて反転信号生成回路部５０を構成していた。レベルシフト信号生成回路部４０や反転信号生成回路部５０としてはこうした構成に限らない。他に例えば、先の図１に対応する図として図６に示すように、複数のトランジスタ素子が所定電位ＶＣＣとＧＮＤ（ＬＧＮＤ）電位との間で多段に直列接続された、レベルシフト信号Ａ用の第１多段トランジスタ部４４と、複数のトランジスタ素子が所定電位ＶＣＣとＧＮＤ（ＬＧＮＤ）電位との間で多段に直列接続された、反転信号Ｂ用の第２多段トランジスタ部５４とを含んで構成されていることとしてもよい。これにより、レベルシフト回路としての耐圧を高めることができるようになる。ちなみに、図６に示す抵抗器４１及び５１は、先の図１に示す抵抗器４１ａ及び５１ａにそれぞれ相当し、図６に示すクランプ回路部４３ａ及び５３ａは、先の図１に示すクランプダイオード４３及び５３にそれぞれ相当する。また、図６に示すＭＯＳトランジスタ４２及び５２は、先の図１に示すＭＯＳトランジスタ４２ａ及び５２ａにそれぞれ相当し、図６に示す回路部３は、先の図１及び図２に示すレベルシフト回路１及び２に相当する。
【００８２】
上記各実施の形態では、例えばインバータ駆動用の高耐圧ＩＣ（いわゆるＨＶＩＣ）を有する半導体装置に適用していたが、適用先はＨＶＩＣに限らず、広く適用することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明に係るレベルシフト回路の第１の実施の形態について、その全体構成の一例を示す等価回路図。
【図２】（ａ）〜（ｅ）は、同第１の実施の形態のレベルシフト回路について、その動作の一例を示すタイミングチャート。
【図３】本発明に係るレベルシフト回路の第２の実施の形態について、その全体構成の一例を示す等価回路図。
【図４】（ａ）〜（ｊ）は、同第２の実施の形態のレベルシフト回路について、その動作の一例を示すタイミングチャート。
【図５】（ａ）〜（ｊ）は、同第２の実施の形態のレベルシフト回路について、その動作の他の一例を示すタイミングチャート。
【図６】各実施の形態の変形例について、その全体構成の一例を示す回路図。
【符号の説明】
【００８４】
１、２…レベルシフト回路、１０…入力端子、２０…ＶＣＣ（所定電位）３０…ＮＯＴゲート、４１、５１…ＭＯＳトランジスタ、４２、５２…抵抗器、４３、５３…ダイオード、６０…ＸＯＲゲート（動作異常検出回路部）、７０…Ｄラッチ（出力信号生成回路部）、８０…出力端子、９０…第１遅延回路、１００…伝達回路部、１０１…ＮＯＴゲート、１０２…ＳＲラッチ、１０３…ＮＯＴゲート、１１１…Ｄフリップフロップ、１１２…第２遅延回路、１１３…ＯＲゲート、１１４…ＡＮＤゲート、１１５…ＮＯＴゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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