(57)【要約】【課題】  半絶縁性半導体基板をドライエッチングで加工後、選択エピタキシャル技術を用いることにより、素子を形成すると共に、メサエッチングを行わずに素子分離を実現する。【解決手段】  共通の基板上に複数の半導体素子を形成すると共に、所定の間隔で分割することにより、独立した複数の半導体素子を形成する半導体装置製造方法において、前記基板として絶縁基板を使用し、この基板表面に絶縁膜を形成し、前記複数の半導体素子を形成する領域に対応した前記絶縁膜を取り除くステップと、前記基板を異方性エッチングにより、任意の深さまで取り除き、素子部を成長させる基板部と複数の素子間に介在する境界部とを形成するステップと、前記基板を選択エピタキシャルにより、前記基板に素子部を成長させるステップと、前記境界部において、前記基板を切断するステップとを有することを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
共通の基板上に複数の半導体素子を形成すると共に、所定の間隔で分割することにより、独立した複数の半導体素子を形成する半導体装置製造方法において、
前記基板として絶縁基板を使用し、この基板表面に絶縁膜を形成し、前記複数の半導体素子を形成する領域に対応した前記絶縁膜を取り除くステップと、
前記基板を異方性エッチングにより、任意の深さまで取り除き、素子部を成長させる基板部と複数の素子間に介在する境界部とを形成するステップと、
前記基板を選択エピタキシャルにより、前記基板に素子部を成長させるステップと、
前記境界部において、前記基板を切断するステップと
を有することを特徴とする半導体装置製造方法。
【請求項２】
前記絶縁基板は、１Ｅ７（Ωｃｍ）以上の抵抗率を有することを特徴とする請求項１記載の半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造方法に関し、詳しくは、ウェハ上に形成された複数の半導体素子を個別の半導体素子に分離するための半導体装置製造方法に関するものである。
【背景技術】
【０００２】
電子機器の小型化、薄型化が進むなかで、電子機器に使用される半導体素子に対してもより一層の薄型化が要求されている。また、複数の半導体素子を積層して一つのパッケージに収容した積層型半導体装置の開発も進められており、半導体素子の薄型化への要求は高まっている。従来の半導体素子の厚みは２００〜２５０μｍ程度であったが、最近では５０μｍ程度の厚みの半導体素子が作成されるようになっており、さらに薄型化も進められている。
【０００３】
また、半導体素子が使用される用途も多様化しており、ユーザの用途に特化した回路のみから構成されたロジック素子等の小型の半導体素子も数多く製造されている。
【０００４】
図３は、従来の半導体装置製造方法の一例を示す構成断面図である。
【０００５】
電極９、ｎ++ＩｎＰ基板１、ポリイミド膜８、絶縁膜５ａにより形成されている部分を複数の素子間に介在する境界部２４とし、ポリイミド膜８の下以外のｎ++ＩｎＰ基板１を素子部を成長させる基板部２３とする。
【０００６】
つまり、ｎ++ＩｎＰ基板１は、素子部を成長させる基板部２３と複数の素子間を介在する境界部２４に区分けされている。
【０００７】
また、素子部を成長させる基板部２３の上に、ｎ+ＩｎＰエピタキシャル層２、光吸収層３（例えば、ＩｎＧａＡｓ）、ＩｎＰ層４、絶縁膜５ａ、絶縁膜５ｂ、ｐ+層６、電極７が形成され、素子部を成長させる基板部２３のもう一方の面に電極９が形成されている。
【０００８】
ポリイミド膜８等で形成されている複数の素子間を介在する境界部２４で切断することにより、独立した複数の半導体素子が形成される。
【０００９】
すなわち、共通のｎ++ＩｎＰ基板１の上に複数の半導体素子が形成され、ポリイミド膜８の部分で分割することにより、独立した複数の半導体素子を形成することができる。
【００１０】
次に、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）は、従来の半導体装置製造方法の一例を示す工程図である。図３と同様のものは、同一符号を付して示す。
【００１１】
半導体装置製造方法において、図４（ａ）に示すように、ｎ++ＩｎＰ基板１の上にｎ+ＩｎＰエピタキシャル層２、光吸収層３、ＩｎＰ層４がエピタキシャル成長により形成されている。
【００１２】
そして、図４（ｂ）に示すように、ＩｎＰ層４の上に、ｐ+層を選択的に形成するための絶縁膜５ａがフォトリソグラフィ等によりパターニングされている。
【００１３】
次に、図４（ｃ）に示すように、フッ酸等により絶縁膜５ｂを部分的にエッチングすることにより、ｐ+層６が形成されている。例えば、Ｚｎなどを拡散する。
【００１４】
図４（ｄ）に示すように、ｐ+層６の上に絶縁膜５ｂが形成され、素子間を分離するメサエッチングがドライエッチングもしくはウエットエッチング等により行われている。
【００１５】
図４（ｅ）に示すように、半導体表面、つまりＩｎＰ層４の表面に絶縁膜５ｃ等の反射防止幕が形成され、パターニングした後、基板表面側に電極７が形成されている。
【００１６】
図４（ｆ）に示すように、基板に、ポリイミド膜８等でメサが埋め込まれている。
【００１７】
図４（ｇ）に示すように、基板の裏側、すなわちｎ++ＩｎＰ基板１側に電極９が形成されている。
【００１８】
上記の様に、共通のｎ++ＩｎＰ基板１の上に複数の半導体素子が形成され、複数の素子間を介在する境界部２４で分割することにより、独立した複数の半導体素子を形成することができる。
【００１９】
【特許文献１】特開平７−１７６６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、このような半導体装置製造方法には、次のような問題点があった。
【００２１】
メサ加工を行った後の溝部分は、この溝上に絶縁膜が形成され、この絶縁膜の表面にポリイミド膜等の液体の有機膜を塗布することにより、溝部分が埋め込まれる。溝が埋め込まれた後、ベークすることにより、硬化させている。この硬化された膜は、クラックなどが発生する場合がある。また、硬化された膜は、湿度に対する耐性が弱いため、リーク電流が大きくなるという問題がある。
【００２２】
そこで、本発明は、上記のような従来技術の欠点をなくし、半絶縁性半導体基板をドライエッチングで加工後、選択エピタキシャル技術を用いることにより、素子を形成すると共に、メサエッチングを行わずに素子分離を実現することを目的としたものである。
【課題を解決するための手段】
【００２３】
上記のような目的を達成するために、本発明の請求項１では、共通の基板上に複数の半導体素子を形成すると共に、所定の間隔で分割することにより、独立した複数の半導体素子を形成する半導体装置製造方法において、前記基板として絶縁基板を使用し、この基板表面に絶縁膜を形成し、前記複数の半導体素子を形成する領域に対応した前記絶縁膜を取り除くステップと、前記基板を異方性エッチングにより、任意の深さまで取り除き、素子部を成長させる基板部と複数の素子間に介在する境界部とを形成するステップと、前記基板を選択エピタキシャルにより、前記基板に素子部を成長させるステップと、前記境界部において、前記基板を切断するステップとを有することを特徴とする。
【００２４】
請求項２では、請求項１の半導体装置製造方法において、前記絶縁基板は、１Ｅ７（Ωｃｍ）以上の抵抗率を有することを特徴とする。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を説明すれば下記の通りである。
【００２６】
半絶縁性基板自体を素子分離に使用することにより、高い素子分離性と信頼性を期待することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を用いて、本発明の半導体装置製造方法を説明する。
【実施例１】
【００２８】
図１は、本発明の半導体装置製造方法の一実施例を示す構造断面図である。
【００２９】
基板として絶縁基板を使用する（以下、半絶縁性ＩｎＰ基板２０とする）。
【００３０】
半絶縁性ＩｎＰ基板２０は、素子部を成長させる基板部２３と複数の素子間に介在する境界部２４とに区分けされる。
【００３１】
この複数の素子間に介在する境界部２４の厚さを素子部を成長させる基板部２３の厚みより厚く形成し、半絶縁性ＩｎＰ基板２０を複数の素子間に介在する境界部２４で切断することにより、独立した複数の半導体素子が形成される。
【００３２】
また、耐湿性について、従来使用していたポリイミド膜８のような有機膜をベークした物と比較した場合、本発明は絶縁性である半絶縁性ＩｎＰ基板２０を使用することにより、非常に安定である。
【００３３】
半絶縁は、高い電子移動度を持ち、かつ高抵抗であるため、リーク電流を抑えることができるため、本発明では絶縁基板よりも半絶縁基板を使用した。
【００３４】
なお、半絶縁性ＩｎＰ基板２０は、素子間の分離に使用し、抵抗率が1×107（Ω・cm）以上の絶縁であれば良い。
【００３５】
次に、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）は、本発明の半導体装置製造方法の一実施例を示す工程図である。
【００３６】
半導体装置製造方法において、先ず、図２（ａ）に示すように、半絶縁性ＩｎＰ基板２０の表面に絶縁膜５ａを形成後、素子を形成する領域をパターニングし、このパターニング部分の絶縁膜５ａが取り除かれている。
【００３７】
そして、図２（ｂ）に示すように、塩素系ガス２１を使用した異方性エッチングにより、図２（ａ）で絶縁膜５ａを形成した部分以外の半絶縁性ＩｎＰ基板２０、すなわち素子部を成長させる基板部２３が取り除かれている。また、取り除くことにより、素子部を成長させる基板部２３と複数の素子間に介在する境界部２４が形成されている。
【００３８】
つまり、複数の素子間に介在する境界部２４の厚さは、素子部を成長させる基板部２３の厚みより厚く形成されている。
【００３９】
次に、図２（ｃ）に示すように、図２（ｂ）に示す工程行った半絶縁性ＩｎＰ基板２０に選択エピタキシャルを行う。すなわち、半絶縁性ＩｎＰ基板２０に素子部を成長させている。例えば、素子部がＰＤの場合、半絶縁性ＩｎＰ基板２０の側から、ｎ++ＩｎＰ基板１、ｎ+ＩｎＰエピタキシャル層２、光吸収層３、ＩｎＰ層４が形成されている。
【００４０】
また、半絶縁性ＩｎＰ基板２０の上に絶縁膜５ａが成長している部分には、エピタキシャル膜は成長しない。
【００４１】
また、選択エピタキシャルは安定した膜、例えば絶縁膜上には成長しないが半導体基板上では成膜が可能な技術である。
【００４２】
図２（ｄ）に示すように、図２（ｃ）に示す工程で行った物に、絶縁膜５ｂを形成し、フォトリソグラフィによりパターニングを行う。その後、Ｐ+層６を形成する部分をエッチングした後、ジメチルジンク等のＺｎを含んだ雰囲気中で気相拡散を行うことにより、Ｐ+層６が形成されている。
【００４３】
そして、図２（ｅ）に示すように、ｎ++ＩｎＰ基板１に電極７を形成するために、エッチング等でｎ+ＩｎＰエピタキシャル層２、光吸収層３、ＩｎＰ層４、絶縁膜５ｂが取り除かれている。その後、ＩｎＰ層４、Ｐ+層６、半絶縁性ＩｎＰ基板２０の上に絶縁膜５ｃが形成されている。
【００４４】
図２（ｆ）に示すように、ｎ++ＩｎＰ基板１、ｎ+ＩｎＰエピタキシャル層２、光吸収層３、ＩｎＰ層４、絶縁膜５ａ、５ｂ、５ｃが露出している部分が絶縁膜１０で覆われ、その後フォトリソグラフィを用いてコンタクトホール２２が形成されている。
【００４５】
図２（ｇ）に示すように、コンタクトホール２２の部分に電極７が形成されている。
【００４６】
つまり、共通の半絶縁性ＩｎＰ基板２０の上に複数の半導体素子が形成されている。
【００４７】
この複数の半導体素子を境界部である半絶縁性ＩｎＰ基板２０で分割することにより、独立した複数の半導体素子を形成することができる。
【００４８】
従来例では複数の素子間に介在する境界部２４に絶縁性のポリイミド膜８を使用しているが、このポリイミド膜８の下にｎ++ＩｎＰ基板１が形成されていることにより、同じ基板上で複数の半導体素子の形成途中において、隣接する半導体素子間を電気的に分離することができない。
【００４９】
一方、本発明では半絶縁性ＩｎＰ基板２０に半絶縁性の材料を使用していることにより、同じ基板上で複数の半導体素子の形成途中において、隣接する半導体素子間を電気的に分離することができる。
【００５０】
つまり、半絶縁性ＩｎＰ基板２０を使用していることにより、工程途中にも隣接する半導体素子間を電気的に分離することができるため、高い信頼性が期待できる。
【００５１】
従来例では二工程で異なる面に電極７及び電極９がそれぞれ形成され、本発明では同じ面に電極７を形成することにより、一工程で電極７が形成されている。
【００５２】
つまり、本発明は、同じ面に電極を形成することにより、従来よりも加工にかかる工数を削減することができる。
【００５３】
なお、素子部には、ＰＤに限らず、他の構造を有する素子を形成しても良い。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施例を示す構造断面図である。
【図２】本発明の一実施例を示す工程図である。
【図３】従来の一例を示す構成断面図である。
【図４】従来の一例を示す工程図である。
【符号の説明】
【００５５】
１  ｎ++ＩｎＰ基板
２  ｎ+ＩｎＰエピタキシャル層
３  光吸収層
４  ＩｎＰ層
５ａ、５ｂ、５ｃ  絶縁膜
６  ｐ+層
７  電極
８  ポリイミド膜
９  電極
１０  絶縁膜
２０  半絶縁性ＩｎＰ基板
２１  塩素系ガス
２２  コンタクトホール
２３  素子部を成長させる基板部
２４  複数の素子間に介在する境界部
【図１】
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【図２】
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【図３】
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【図４】
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