(57)【要約】【課題】  ベア・チップ状態でベア・チップをＫＧＤ化する手段としての専用のテストチップを備えたモジュールを提供する。【解決手段】  被測定半導体チップとテスト専用半導体チップとを搭載し、テスト専用半導体チップを用いてテストパターンを発生させ、被測定半導体チップをテストすることで、被測定半導体チップをＫＧＤ化することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被測定半導体チップとテスト専用半導体チップとを搭載し、前記テスト専用半導体チップを用いてテストパターンを発生させ、前記被測定半導体チップをテストすることを特徴とするモジュール。
【請求項２】
前記テスト専用半導体チップは、内部にテストパターンを発生させるパターン・ジェネレータを備えていることを特徴とする請求項１に記載のモジュール。
【請求項３】
前記テスト専用半導体チップは、その入出力パッドにバウンダリ・スキャン・セルを備えていることを特徴とする請求項１又は２に記載のモジュール。
【請求項４】
前記テスト専用半導体チップは、ジェータグ（ＪＴＡＧ）コントローラを備え、そのインターフェース・ポートからのコマンドによりテストパターンを発生させ、前記被測定半導体チップをテストすることを特徴とする請求項１乃至３のいずれかに記載のモジュール。
【請求項５】
前記テスト専用半導体チップは、内部にコンパレータを備え、前記被測定半導体チップからの読み出し信号と期待値とを比較判定することを特徴とする請求項１乃至４のいずれかに記載のモジュール。
【請求項６】
前記テスト専用半導体チップは、内部にレジスタを備え、前記被測定半導体チップからの読み出し信号と期待値とを比較判定した結果を記憶保持することを特徴とする請求項１乃至５のいずれかに記載のモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モジュールに関し、特にベア・チップをＫＧＤ化することができる専用のテストチップを備えたモジュールに関する。
【背景技術】
【０００２】
近年電子機器は、半導体装置のインテグレーションが進み小型化が加速しているなかで、半導体装置そのものをベア・チップで扱おうとする動きが進んでいる。特にメモリーチップをベア・チップで扱おうとする動きが顕著である。一般的な半導体装置は、半導体メーカーでベア・チップをパッケージングし、検査工程やエージングを行い、良品であることを確認した後に出荷される。すなわち半導体装置のチップは、良品（known good die：以下ＫＧＤと記載する）であることが確認されている。しかし、電子機器メーカーでベア・チップを扱う場合には、そのチップはパッケージング前で、裸のベア・チップであり、期待された機能や信頼性は確認されていない状態である。
【０００３】
ベア・チップが良品であることを確認しないで、これらのベア・チップを組み込み、モジュール化する。そしてモジュール化した後で、検査やエージングを行い、ベア・チップの初期不良を摘出し、機能や信頼性を確認する方法もある。しかしこの場合には、仮にモジュール化されたベア・チップが不良品の場合には、同時にモジュール化された他の部品、例えばＣＰＵ（Central Processing Unit）や、ＤＳＰ（Digital Signal Processor）等の高価な半導体装置もリワークできないで、不良品として廃棄されることになる。そのため非常にコスト的にディスアドバンテージとなる。従ってベア・チップ状態で、ベア・チップが良品であることを確認すること（以下、ＫＧＤ化或いは良品化すると略記する）が必要となる。
【０００４】
しかし現実的にベア・チップをＫＧＤ化或いは良品化する手立ては現状では非常に限られたもので、そのコストが高価であると言える。従来の方式として、チップ・キャリアと呼ばれる方式がある。これはベア・チップをチップ・キャリアと呼ばれるベア・チップ用ソケットに搭載し、ベア・チップのボンディングパッド・ピッチ（１００−１５０μｍ）からベア・チップ用ソケットに付随したイタバネ（カンチ・レバー）でピッチを約５００μｍに広げる。更にその広げられたピンをバーンイン・ボード、或いは検査用基板に搭載された受けソケットに接続し、バーンイン、或いはその他の検査を実施する。この方法では、微細加工された非常に高価なチップ・キャリアと呼ばれるベア・チップ用ソケットと、受けソケットの２つが必要となり、ベア・チップをＫＧＤ化或いは良品化する手立ては現状では非常に限られたもので高価であるという問題がある。
【０００５】
このようなベア・チップの検査に関する先行特許文献として特開２０００−６８０１８号公報（以下特許文献１とする）がある。特許文献１に開示された技術を図３に示す。特許文献１の検査システムは、キャリア基板１２にベア・チップ１１を搭載した半導体パッケージ１０、コンタクトピン２２が設けられたキャリア基板領域２１を有するソケット２０、さらにベア・チップの位置決め機構（くぼみ）３１を有するふた３０を備えている。半導体パッケージ１０の端子と、ソケット２０のコンタクトピンを接触させるとき、ふた３０の位置決めくぼみでベア・チップの位置を正確に補正できるようにしている。このように端子間あるいはピン間ピッチがファイン化された場合には、ベア・チップの位置決めを正確に行う必要がある。特許文献１に開示された位置決めの場合には、位置決め機構のくぼみに半導体パッケージのベア・チップをセットし、さらにベア・チップの端子とコンタクトピンとの位置決めを行っている。しかし、ベア・チップの端子とコンタクトピンに接触ダメージを与えないようにするためには、専用のローダー・アンローダーが必要となる。このように、正確にベア・チップの位置決めすることが困難であり、専用のローダー・アンローダーが必要になるという問題もある。
【０００６】
【特許文献１】特開２０００−６８０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、ベア・チップをＫＧＤ化（良品であることの確認）する手立ては現状では非常に限られたもので高価であるという問題がある。現状のＫＧＤ化方式では、  
１、ベア・チップ用のソケット又はキャリア基板とそれを受けるソケットが必要となり、非常に高価なソリューションとなる。  
２、ベア・チップをソケットに搭載する際アライメントを取る為の専用のローダー・アンローダーが必要となる。  
３、ベア・チップのボンディング・ピッチは１２０μｍ対応が限界。  
４、ベア・チップ用のソケットは、そのベア・チップ専用となり汎用性に欠ける。  
５、ベア・チップ用ソケットは厚さ１００μｍ以下の薄型ベア・チップに対応できない。等の欠点がある。そのためベア・チップをＫＧＤ化する手立ては現状では非常に限られたもので高価であるという問題がある。
【０００８】
本発明の目的は、上記した課題を解決するものであり、ベア・チップ状態でベア・チップをＫＧＤ化する手段としての専用のテスト用半導体チップを備えたモジュールを提供することにある。
【課題を解決するための手段】
【０００９】
上記した課題を解決するため、本願発明のモジュールは、被測定半導体チップと、テスト専用半導体チップとを搭載し、テスト専用半導体チップを用いてテストパターンを発生させ、被測定半導体チップをテストすることを特徴とする。
【発明の効果】
【００１０】
本発明のモジュールにおいては、被測定半導体チップと、テスト専用半導体チップとを搭載し、テスト専用半導体チップを用いてテストパターンを発生させ、被測定半導体チップをテストし、ＫＧＤ化することができる。そのため高価なＬＳＩテスターが不要となりコストメリットとして、大きい効果が得られる。  
また、被測定半導体チップをＫＧＤ化した後、その他必要な半導体装置や部品をさらに基板に搭載させ、パッケージングして、モジュールとすることができる。このように被測定半導体チップがＫＧＤ化されているため、その後搭載される半導体装置や部品を無駄にすることなく有効に利用することができる効果がある。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の実施形態について、図面を参照して詳細に説明する。図１には、モジュールの平面図を示す。図２には、図１に示されたモジュールにおける断面図を示す。以下の実施形態では、例えばベア・チップとしてはランダムアクセスメモリーやフラッシュメモリー等のメモリーとする。その理由は、メモリーの場合が最もコスト的にメリットが多いことによる。しかし、本発明は、特にメモリーに限定されるものではなく、メモリー以外にも適用できる。
【００１２】
本発明の実施形態は、メモリー専用の組み込み自己テスト（Built-In Self Test：以下ＢＩＳＴと記載するテスト用半導体チップ）エンジンを備えた専用ＢＩＳＴチップと、ＫＧＤ化しようとするメモリー・ベア・チップを先に集合基板上に実装する。そのパッド間を、例えばボンディングワイヤーで配線する。専用ＢＩＳＴチップは、内蔵されたジェータグ（Joint Test Action Group：以下Ｊ−ＴＡＧと記載する）コントローラからのコマンドで専用ＢＩＳＴチップ内のテストエンジンを起動させ、書き込み読み出し時のデータ比較検証を行い、メモリー・ベア・チップをＫＧＤ化させる。
【００１３】
専用ＢＩＳＴチップを使用することで、高価なＬＳＩテスターが不要となることから、コストメリットの大きいＫＧＤ化の方法である。メモリー・ベア・チップをＫＧＤ化した後、その他必要な半導体装置や部品をさらに基板に搭載させ、パッケージングして、モジュールとすることができる。このようにメモリー・ベア・チップがＫＧＤされているため、その後搭載される半導体装置や部品を無駄にすることなく有効に利用することができる。
【００１４】
図１及び図２に示すモジュールは、有機基板１の上にメモリー・ベア・チップ３が搭載され、さらにメモリー・ベア・チップ３の上に専用ＢＩＳＴチップ２が搭載されている。専用ＢＩＳＴチップ２のパッド５は、それぞれメモリー・ベア・チップ３及び有機基板１のパッド５と配線（ボンディングワイヤー）６で接続されている。ここでは、メモリー・ベア・チップ３は、ＫＧＤ化を必要とするベア・チップで、被測定半導体チップである。専用ＢＩＳＴチップ２は、メモリー・ベア・チップをテストするための専用のテスト用半導体チップである。
【００１５】
専用ＢＩＳＴチップ２は、専用ＢＩＳＴ部とＪ−ＴＡＧコントローラ４とを有する。専用ＢＩＳＴ部は、メモリー・ベア・チップをテストするためにＢＩＳＴエンジンとしてのパターン・ジェネレータ等を含み、Ｊ−ＴＡＧコントローラ４のインターフェース・ポートにより制御される。パターン・ジェネレータとしては、チェッカ・ボード、マーチングパターンといったアルゴリズミックなパターンを発生する回路をハードマクロとして備えることができる。
【００１６】
Ｊ−ＴＡＧコントローラ４は、専用ＢＩＳＴ部を起動させ、メモリー・ベア・チップをテストさせ、そのテスト結果をフィードする。専用ＢＩＳＴチップ２は、レトログレード・プロセス（最先端でないプロセス）でも十分、動作可能であることから、最先端プロセスではないレトログレード・プロセスを用いて生産することができる。レトログレード・プロセスを用いることで、コスト的に最も大きなメリットが得られる。
【００１７】
このレトログレード・プロセスで生産されたＪ−ＴＡＧコントローラ４とＢＩＳＴ部をメモリー・ベア・チップのアドレス及び入出力（Ｉ／Ｏ）に接続する。また、専用ＢＩＳＴチップ２は、テスト時と通常動作時の入出力の切り替えを行う必要があることから、その入出力にはバウンダリ・スキャン・セルが付加されている。Ｊ−ＴＡＧコントローラのシリアル・インターフェースによって予めテスト・プログラムをハードマクロ化したＢＩＳＴエンジンを起動させ、メモリー・ベア・チップのテストを行う。高温及び高バイアス状態で書き込み、読み出し、比較を行い、期待値と不一致があった場合Ｊ−ＴＡＧコントローラのシリアル・インターフェース、或いは専用の不一致検出フラグ出力端子から信号が出力される構成となる。
【００１８】
本発明の構成の特徴は下記のとおりである。  
１）それぞれの半導体基板上に形成した専用ＢＩＳＴチップとメモリー・ベア・チップとを搭載し、チップ間同士の結線、及びそれに依って構成されるモジュールの外部出力端子までを配線する。  
２）専用ＢＩＳＴチップ内の全てのＩ／Ｏに付加されたバウンダリ・スキャン・セル。
３）そのバウンダリ・スキャン・セルを制御するＪ−ＴＡＧコントローラ。  
４）Ｊ−ＴＡＧコントローラによって起動するパターン・ジェネレータ。  
５）その入力されたテストパターンとメモリー・ベア・チップから出力されたデータを比較するコンパレータ。  
６）比較した結果を一時格納するレジスタ。  
７）一連の制御は、外部からアクセスするＪ−ＴＡＧコントローラのインターフェース・ポートにより行われる。
【００１９】
次に、本発明の動作について説明する。  
１）まずプローバーやその他の接触方法によりＪ−ＴＡＧコントローラのインターフェース・ポートからコマンドを入力する。Ｊ−ＴＡＧコントローラは、被測定物（フラッシュメモリーやランダムアクセスメモリー等のＫＧＤ化が必要なメモリー・ベア・チップ等）に対して任意のテストパターンを与えるように指示する。
【００２０】
２）Ｊ−ＴＡＧコントローラは、専用ＢＩＳＴ部のパターン・ジェネレータを起動させる。パターン・ジェネレータは、Ｊ−ＴＡＧコントローラのシリアルライン或いはそのシリアルライン以外に高速化のために構成したパラレルラインから被測定物にテストパターンを書き込む。
【００２１】
３）書き込みが終わった後、Ｊ−ＴＡＧコントローラは、再び書き込んだデータを読み出すコマンドを被測定物に与え、その出力期待値と実際の読み出しデータをコンパレータで比較検証する。
【００２２】
４）例えば期待値と読み出し値が同一であれば『１』を、不一致であれば『０』と。又、不一致ビットの種類とロケーションを数ビットで表し、レジスタに格納、或いは不一致発生フラグ出力端子をアサートする。
【００２３】
５）１回目の書き込み読み出しデータの判定が終わった後、再びＪ−ＴＡＧコントローラは被測定物に対して書き込み、読み出し、比較、格納或いはフラグ出力の作業を与えられた任意の時間（ＫＧＤ化が必要と思われる時間）繰り返す。
【００２４】
６）複数回に渡る書き込み、読み出し、比較が終わった後、格納されたレジスタ内容、或いはフラグ出力を読み取る。このとき複数回に渡る書き込み、読み出し、比較は、即ちＫＧＤ化で必要とされるストレスが印加されたことになり、メモリーの良品判定とダイナミック・モニタ・バーンインと同等のエージング効果を得る事が可能となる。
【００２５】
専用ＢＩＳＴチップには、ＩＰ（Intellectual Property）としてハードマクロ化されたパターン・ジェネレータ、コンパレータ、レジスタを備えている。これらのＩＰの起動方法には、下記のような幾つかの方法がある。
【００２６】
１）プローバーやその他の接触方法によりグランド電圧及び一定の電源電圧を供給し、Ｊ−ＴＡＧコントローラのＩ／Ｏ経由にて起動する方法。
【００２７】
２）プローバーやその他の接触方法によりグランド電圧及び一定の電源電圧を供給し、その電源電圧のシーケンスによって起動する方法。
【００２８】
３）プローバーやその他の接触方法によりグランド電圧及び一定の電源電圧を供給し、Ｊ−ＴＡＧコントローラ以外の信号印加に依って起動する方法。
【００２９】
これらの何れの方法にしても、ＩＰの起動可能であるが、プローバーやその他のパッドに接触させる箇所は最小限になるようにして、専用ＢＩＳＴチップのＩＰを起動させることが好ましい。
【００３０】
本発明の実施形態においては、メモリー専用のＢＩＳＴエンジンを備えた専用ＢＩＳＴチップと、ＫＧＤ化しようとするメモリー・ベア・チップを先に集合基板上に実装する。そのパッド間を、例えばボンディングワイヤーで配線し、さらにテスト時には探針あるいはその他の接触手段によりパッドと接触し、電源及び信号を入力する。専用ＢＩＳＴチップは、内蔵されたＪ−ＴＡＧコントローラからのコマンドで専用ＢＩＳＴチップのエンジンを起動させ、書き込み読み出しデータ比較検証を行い、メモリー・ベア・チップをＫＧＤ化させる。専用ＢＩＳＴチップを使用することで、高価なＬＳＩテスターを不要とするコストメリットの大きいＫＧＤ化の方法が得られる。メモリー・ベア・チップをＫＧＤ化した後、その他必要な半導体装置や部品をさらに基板に搭載させ、パッケージングして、モジュールとすることができる。
【００３１】
本発明においては、被測定半導体チップとテスト専用半導体チップとを搭載し、テスト専用半導体チップを用いてテストパターンを発生させ、被測定半導体チップをテストすることを特徴とするモジュールが得られる。
【００３２】
本発明のテスト専用半導体チップは、内部にテストパターンを発生させるパターン・ジェネレータを備えることができる。またテスト専用半導体チップは、その入出力パッドにバウンダリ・スキャン・セルを備えることができる。さらにテスト専用半導体チップは、ジェータグ（ＪＴＡＧ）コントローラを備え、そのインターフェース・ポートからのコマンドによりテストパターンを発生させ、被測定半導体チップをテストしても良い。
【００３３】
本発明のテスト専用半導体チップは、内部にコンパレータを備え、被測定半導体チップからの読み出し信号と期待値とを比較判定することができる。またテスト専用半導体チップは、内部にレジスタ、又は不一致検出フラグ出力端子を備え、半導体チップからの読み出し信号と期待値とを比較判定した結果を明示してもよい。
【００３４】
上記したように実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るモジュールの平面図である。
【図２】図１に示されたモジュールにおける断面図である。
【図３】従来技術におけるベア・チップ検査システムの構成図である。
【符号の説明】
【００３６】
１    有機基板
２    専用ＢＩＳＴチップ
３    メモリー・ベア・チップ
４    Ｊ−ＴＡＧ  コントローラ
５    パッド
６    配線
１０    半導体パッケージ
１１    ベア・チップ
１２    キャリア基板
２０    ソケット
２１    キャリア基板領域
２２    コンタクトピン
３０    ふた
３１    位置決め機構（くぼみ）
【図１】
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【図２】
2009229135.tif 000004
【図３】
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