(57)【要約】【課題】Ａ／Ｄ変換回路に係る処理によって発生する位相遅れ量を補償する位相補償機能を有するＡ／Ｄ変換装置を提供する。【解決手段】フィードバック制御装置１００において、位相補償部１３は、入力されるアナログ信号をデジタルデータに変換する時間Ａ／Ｄ変換回路１１、および、デジタルデータを適宜補正するデジタル信号補正部１２において生じる位相遅れ量に応じて位相補償する。【選択図】図１
2009290748.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号をデジタルデータに変換し出力するＡ／Ｄ変換回路と、前記デジタルデータを補正処理してデジタル信号を出力するデジタル信号補正部と、を有するＡ／Ｄ変換装置において、
前記Ａ／Ｄ変換回路と前記デジタル信号補正部において生じる前記アナログ信号に対する前記デジタル信号の位相遅れ量に応じて位相補償する位相補償部
を備えるＡ／Ｄ変換装置。
【請求項２】
前記Ａ／Ｄ変換回路は、
入力信号と出力信号との遅延時間が、印加される電源又は電流源の大きさに応じて変化する論理素子からなる反転回路が複数個連結されると共に、前記反転回路の１つに対してパルス信号の走行を開始させる起動信号が入力されるパルス走行回路と、
前記反転回路の各々からの出力信号に基づき前記パルス走行回路内での前記パルス信号の走行位置を検出し、前記走行位置に応じたデータを発生する走行位置検出手段と、
前記走行位置検出手段から出力される前記データに基づき、前記入力されるアナログ信号に応じて変化する前記電源又は前記電流源の大きさに対応するデジタルデータを生成するデジタルデータ生成手段と
を有し、
前記入力されるアナログ信号から前記デジタルデータの遅延特性が特定される
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記位相補償部は、
入力される特性設定信号に基づいて前記位相補償の特性が変更される
ことを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項４】
前記デジタル信号補正部は、
入力される特性設定信号に基づいて前記補正処理の特性が変更され、前記補正処理による遅延特性が特定される
ことを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項５】
前記Ａ／Ｄ変換回路から出力されるデータの状態に基づいて、前記デジタル信号補正部の補正処理の特性と前記位相補償部の位相補償特性とを関連付けて変更する上位コントローラと
をさらに備えることを特徴とする請求項１から請求項４のいずれか１項に記載の前記Ａ／Ｄ変換装置。
【請求項６】
請求項１から請求項５のいずれか１項に記載の前記Ａ／Ｄ変換装置をフィードバック制御ループ内に挿入することを特徴とするサーボ制御装置。
【請求項７】
前記Ａ／Ｄ変換装置は、
前記フィードバック制御ループ内におけるフィードバック路に挿入され、フィードバック信号の位相補償処理をする
ことを特徴とする請求項６に記載のサーボ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置、およびこれを活用したサーボ制御装置に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路は、アナログ値を出力する各種センサからの情報をデジタル信号処理する際に利用され、検出回路、制御回路などを備える各種装置で利用されている。デジタルカメラなどのコンシューマ機器に組み込まれている従来のＡ／Ｄ変換回路は、各種センサから入力されるアナログ信号を基準電圧と比較することにより、電圧信号を２値化してデジタル信号に変換する構成となっている。さらに、アナログ信号の変化が微小な場合には、オペアンプ等のアナログ増幅回路を用いて必要な電圧レンジを確保するべくアナログ信号を増幅させた後に、Ａ／Ｄ変換回路で２値化してデジタル信号を得ている。
【０００３】
このようなアナログ演算回路とＡ／Ｄ変換回路の組み合わせによるＡ／Ｄ変換装置は、品質的課題とコスト的課題を有する。
まず、品質的課題としては、アナログ増幅回路固有の温度特性によって増幅率や利得などの回路特性が変動し、出力されるデジタル信号値の精度の確保が困難な事や、アナログ増幅回路の駆動に必要な定常電流により、Ａ／Ｄ変換装置全体の消費電力が増加することがあげられる。また、コスト的課題としては、アナログ増幅回路に必要とされるトランジスタは、デジタル回路において一般的に用いられるＭＯＳ（Metal Oxide Semiconductor）型トランジスタに比較して素子サイズが大きくなるため、１チップに集積させる際の回路面積が増加するのでコストを削減させることが困難であることがあげられる。
一方、応用面におけるシステムの高性能化に伴い、Ａ／Ｄ変換装置の高精細化が必要とされ、より高いｂｉｔ分解能が要求されている。
【０００４】
このような要求に対し、特許文献１に開示されている時間Ａ／Ｄ変換回路は、リングディレイライン、カウンタ、ラッチ回路、パルスセレクタ、エンコーダ、減算回路から成り立つパルス位相差符号化機能を、全てデジタル回路で構成する。この技術によると、高いｂｉｔ分解能をディレイラインの拡張などで実現できる構成となっている為、アナログ増幅回路を用いずに、デジタル回路のみで所望のｂｉｔ分解能を得ることができる。
さらに、アナログ増幅回路を用いないことにより、アナログ回路特有の温度特性に影響される回路特性の変化が抑えられて品質が確保されるだけでなく、省電力化や高集積化による低コスト化が図れるという効果がある。
【特許文献１】特開平５−２５９９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで時間Ａ／Ｄ変換回路をサーボ制御装置のフィードバックループ内に用いる際に、サーボ制御装置におけるフィードバック制御システムが不安定となり発振する現象が生じる場合がある。
この不安定となる現象は、時間Ａ／Ｄ変換回路単体、ならびに時間Ａ／Ｄ変換回路から出力される信号を補正する補正回路などで生じることとなる信号処理遅延によってフィードバック信号に生じる位相遅れが要因となり、フィードバック制御システムを安定に制御することの課題となっている。
【０００６】
本発明は、上記の事情を考慮してなされたものであり、その目的は、Ａ／Ｄ変換回路によるＡ／Ｄ変換処理とＡ／Ｄ変換回路が出力する信号を補正するデジタル信号補正処理によって発生する位相遅れ量を補償する位相補償機能を有するＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、入力されるアナログ信号をデジタルデータに変換し出力するＡ／Ｄ変換回路と、前記デジタルデータを補正処理してデジタル信号を出力するデジタル信号補正部と、を有するＡ／Ｄ変換装置において、前記Ａ／Ｄ変換回路と前記デジタル信号補正部において生じる前記アナログ信号に対する前記デジタル信号の位相遅れ量に応じて位相補償する位相補償部を備えるＡ／Ｄ変換装置である。
【０００８】
また、本発明の前記Ａ／Ｄ変換回路は、入力信号と出力信号との遅延時間が、印加される電源又は電流源の大きさに応じて変化する論理素子からなる反転回路が複数個連結されると共に、前記反転回路の１つに対してパルス信号の走行を開始させる起動信号が入力されるパルス走行回路と、前記反転回路の各々からの出力信号に基づき前記パルス走行回路内での前記パルス信号の走行位置を検出し、前記走行位置に応じたデータを発生する走行位置検出手段と、前記走行位置検出手段から出力される前記データに基づき、前記入力されるアナログ信号に応じて変化する前記電源又は前記電流源の大きさに対応するデジタルデータを生成するデジタルデータ生成手段とを有し、前記入力されるアナログ信号から前記デジタルデータの遅延特性が特定されることを特徴とする。
【０００９】
また、本発明の前記位相補償部は、入力される特性設定信号に基づいて前記位相補償の特性が変更されることを特徴とする。
【００１０】
また、本発明の前記デジタル信号補正部は、入力される特性設定信号に基づいて前記補正処理の特性が変更され、前記補正処理による遅延特性が特定されることを特徴とする。
【００１１】
また、本発明は、前記Ａ／Ｄ変換回路から出力されるデータの状態に基づいて、前記デジタル信号補正部の補正処理の特性と前記位相補償部の位相補償特性とを関連付けて変更する上位コントローラとをさらに備えることを特徴とする。
【００１２】
本発明は、上記に記載の前記Ａ／Ｄ変換装置をフィードバック制御ループ内に挿入することを特徴とするサーボ制御装置である。
【００１３】
また、本発明の前記Ａ／Ｄ変換装置は、前記フィードバック制御ループ内におけるフィードバック路に挿入され、フィードバック信号の位相補償処理をすることを特徴とする。
【発明の効果】
【００１４】
本発明のＡ／Ｄ変換装置は、Ａ／Ｄ変換回路とデジタル信号補正部において生じるアナログ信号に対するデジタル信号の位相遅れ量に応じて位相補償する位相補償部を備えることとする。
これにより、Ａ／Ｄ変換処理で生じる誤差信号を補正する信号処理を行う機能と、変換・補正処理における信号の遅延を補償する位相補償機能を備え、入力されたアナログ信号をＡ／Ｄ変換回路でデジタル信号に変換し、後段のデジタル信号補正部でデジタル信号のばらつきを補正し、遅延時間の変動を位相補償部において適応的に位相補償を行うことができる。
【００１５】
また、本発明は、上記記載の発明において、Ａ／Ｄ変換回路は、入力信号と出力信号との遅延時間が、印加される電源又は電流源の大きさに応じて変化する論理素子からなる反転回路が複数個連結されると共に、反転回路の１つに対してパルス信号の走行を開始させる起動信号が入力されるパルス走行回路と、反転回路の各々からの出力信号に基づきパルス走行回路内でのパルス信号の走行位置を検出し、走行位置に応じたデータを発生する走行位置検出手段と、走行位置検出手段から出力されるデータに基づき、入力されるアナログ信号に応じて変化する電源又は電流源の大きさに対応するデジタルデータを生成するデジタルデータ生成手段とを有し、入力されるアナログ信号からデジタルデータの遅延特性が特定されることとする。
これにより、Ａ／Ｄ変換回路として時間Ａ／Ｄ変換型のＡ／Ｄ変換回路を適用することができ、分解精度の高いＡ／Ｄ変換処理を行うことができる。また、入力されたアナログ信号をＡ／Ｄ変換回路でデジタル信号に変換する際の遅延時間を特定することができる。
【００１６】
また、本発明は、上記記載の発明において、位相補償部は、入力される特性設定信号に基づいて位相補償の特性が変更されることとする。
これにより、特性設定信号を入力して位相補償部の特性を変更することができる。また、デジタル回路で構成する位相補償部の融通性を活用することができ、ループゲインの異なる装置においても、時間Ａ／Ｄ変換装置のハード構成を変更することなく対応できる。
【００１７】
また、本発明は、上記記載の発明において、デジタル信号補正部は、入力される特性設定信号に基づいて補正処理の特性が変更され、補正処理による遅延特性が特定されることとする。
これにより、特性設定信号を入力してデジタル信号補正部の特性を変更することができる。また、デジタル信号補正部の特性を変更してもデジタル信号補正部での遅延時間を特定することができ、位相補償部で遅延時間に応じた位相補償を行うことができる。
【００１８】
また、本発明は、上記記載の発明において、Ａ／Ｄ変換回路から出力されるデータの状態に基づいて、デジタル信号補正部の特性と位相補償部の特性とを関連付けて変更する上位コントローラとをさらに備えることとする。
これにより、入力された信号の状況に応じて、デジタル信号補正部の特性と位相補償部の特性とを適応的に変更することができるので、Ａ／Ｄ変換装置に異常値となる入力信号が入力されたことを検出して、異常信号の影響を低減させる処理を適応的に行うことができる。また、システムの特性が変動する場合でも、変動に応じた制御が可能である。
【００１９】
また、本発明のサーボ制御装置は、上記に記載のＡ／Ｄ変換装置をフィードバック制御ループ内に挿入することとする。
これにより、入力されたアナログ信号をＡ／Ｄ変換回路でデジタル信号に変換し、後段のデジタル信号補正部でデジタル信号のばらつきを補正し、位相補償部で適応的に位相補償を行った後、サーボ制御装置のフィードバック制御ループ内に挿入することができる。
【００２０】
また、本発明のＡ／Ｄ変換装置は、フィードバック制御ループ内におけるフィードバック路に挿入され、フィードバック信号の位相補償処理をすることとする。
これにより、位相補償回路によって、Ａ／Ｄ変換処理に係る信号遅延を進み補償により補償するので、信号遅延量を少なくすることができ、遅れの少ないフィードバック制御信号を生成することができる。また、さまざまな外乱信号を検出したセンサからの検出信号が入力されても、Ａ／Ｄ変換装置は、適応的な外乱抑制処理を行うことができ、サーボ制御装置を安定化することができる。
【発明を実施するための最良の形態】
【００２１】
＜第１実施形態＞
以下、本発明の第一実施形態について図面を参照しつつ説明する。
【００２２】
図１は、本発明のフィードバック制御装置１００のブロック図について示したものである。フィードバック制御装置１００は、制御対象部５１、センサ５２、Ａ／Ｄ（Analog/Digital）変換装置１０、加算器５３、ＰＩＤ（Proportional/Integral/ Differential）補償部５４、Ｄ／Ａ（Digital/Analog）変換部５５、ドライバ回路５６を備える。
フィードバック制御装置１００において、制御対象部５１は、入力される操作量に応じて制御され、制御された結果により所定の物理量を制御出力として出力する制御対象を示す。この制御対象部５１から出力される制御出力は、フィードバック制御装置１００に入力される所望の目標値に応じて出力されるように、フィードバック制御系によって制御される。
センサ５２は、制御対象部５１に取り付けられ、制御対象部５１の制御出力となる物理量を検出し、アナログ信号に変換して出力する。センサ５２において検出される物理量は、位置や速度、加速度などの情報であり、検出される情報に応じたセンサが選択され用いられる。
【００２３】
Ａ／Ｄ変換装置１０は、センサ５２が検出し出力したアナログ信号が入力され、デジタル信号に変換し、変換されたデジタル信号に対してデジタル信号処理を行い出力する。
加算部５３は、フィードバック制御装置１００に入力される制御対象部５１の制御出力における所望の目標値から、Ａ／Ｄ変換装置１０で出力される制御対象部５１からフィードバックされた信号の値を減算し、その差を偏差として出力する。
【００２４】
ＰＩＤ補償部５４は、加算部５３から入力される偏差を入力信号とし、予め定められた値で定められる演算処理によって演算された結果を操作量として出力する。ＰＩＤ補償部５４において定められる演算処理は、制御システムのコントローラとして用いられるＰＩＤ演算処理である。Ｄ／Ａ変換部５５は、ＰＩＤ補償部５４から入力されるデジタル信号をアナログ信号に変換し出力する。ドライバ回路５６は、入力される信号に基づいて制御対象部５１に必要な分の操作量を出力する。
【００２５】
なお、ドライバ回路５６に入力される操作量はパルス幅変調（PWM：Pulse Width Modulation）方式などを利用して変調された信号に変換されることがある。このような変換によってＰＷＭ変調方式のように操作量をパルス信号で示すことができ、アナログ量としての操作量を制御対象に与える必要がなく、上記のようにパルス信号で入力できる場合には、Ｄ／Ａ変換部５５を用いてアナログ値に変換せずにパルス信号をドライバ回路５６に入力することもできる。
【００２６】
また、フィードバック制御装置１００におけるＡ／Ｄ変換装置１０は、時間Ａ／Ｄ変換回路１１、デジタル信号補正部１２、位相補償部１３を備える。
Ａ／Ｄ変換装置１０において、時間Ａ／Ｄ変換回路１１は、入力されるアナログ信号を入力し、入力されたアナログ信号を量子化して、デジタル信号に変換して出力する。時間Ａ／Ｄ変換回路１１が出力するデジタル信号は、量子化時に付加されることになる量子化誤差、信号変換誤差、量子化時の非直線性誤差などが含まれる。
デジタル信号補正部１２は、時間Ａ／Ｄ変換回路１１が出力するデジタル信号を入力し、入力されたデジタル信号に含まれる誤差信号の補正処理を行い、補正された信号を出力する。
位相補償部１３は、Ａ／Ｄ変換装置１０における時間Ａ／Ｄ変換回路１１における変換処理およびデジタル信号補正部１２における信号処理において付加されることになる入力信号に対する位相遅れ量、すなわち入力されたアナログ信号に対してＡ／Ｄ変換装置１０から出力されるデジタル信号の位相遅れ量を、定められた演算処理によって補償して位相遅れ量を低減したデジタル信号として出力する。
【００２７】
次に、Ａ／Ｄ変換装置１０における時間Ａ／Ｄ変換回路１１について説明する。
図２は、Ａ／Ｄ変換装置１０における時間Ａ／Ｄ変換回路１１のブロック図である。
時間Ａ／Ｄ変換回路１１において、パルス走行回路１は、否定論理積回路１ａと複数のインバータ回路１ｂ〜１ｚ（ＩＮＶ）とを備える。否定論理積回路１ａは、一方の入力端にパルス信号StartPを受けて動作する起動用反転回路であり、否定論理積回路１ａの他方の入力には、否定論理積回路１ａの出力に直列に接続される複数のインバータ回路１ｂ〜１ｚ（ＩＮＶ）の最後段のインバータの出力が接続され、パルス走行回路１がリング状に連結接続される周回回路となる。また、否定論理積回路１ａ（ＮＡＮＤ）と複数のインバータ回路１ｂ〜１ｚ（ＩＮＶ）の電源端子には、電源ライン１ＰＯＷを介して時間Ａ／Ｄ変換回路１１の入力端子ＩＮＰが接続され、入力端子ＩＮＰに入力されるアナログ入力信号Ｖｉｎの電圧によってそれぞれの回路の遅延時間が変化することで周回回路を循環するパルスの周回周期が変化する。カウンタ２は、パルス走行回路１から入力される周回周期情報を有する信号を検出し、循環するパルスの周回数を計測する。ラッチ回路３は、カウンタ２から入力される信号を、クロック信号のタイミングで保持する。
【００２８】
エンコーダ４は、パルス走行回路１において巡回するパルスの位置を検出し、パルスの位置情報を２進数に変換し出力する。ラッチ回路５は、エンコーダ４からの出力信号を、クロック信号のタイミングで保持する。ラッチ回路６は、下位ｂｉｔにはラッチ回路５からの出力信号を、上位ｂｉｔにはラッチ回路３からの出力信号を割り当て、それぞれ入力される信号をクロック信号のタイミングで保持する。演算器７は、第１の入力端に入力されるラッチ回路６への入力信号から、第２の入力端に入力されるラッチ回路６からの出力信号を減算して出力する。
【００２９】
続いて時間Ａ／Ｄ変換回路１１の動作について説明する。
時間Ａ／Ｄ変換回路１１において、パルス走行回路１は、１個の否定論理積回路１ａ（ＮＡＮＤ）および複数のインバータ回路１ｂ〜１ｚ（ＩＮＶ）からなるリング状に構成された周回回路であり、そのリング状に構成された周回回路に沿ってパルス信号StartPを周回させる。パルス走行回路１は、時間Ａ／Ｄ変換回路１１に入力されるアナログ入力信号Ｖｉｎの値に応じて、周回回路を構成する否定論理積回路１ａ（ＮＡＮＤ）と複数のインバータ回路１ｂ〜１ｚ（ＩＮＶ）のそれぞれの遅延時間が連続的に変化して、パルス信号StartPの周回速度も連続的に変化する。
カウンタ２は、パルス走行回路１内でのパルス信号StartPが、否定論理積回路１ａ（ＮＡＮＤ）およびインバータ回路１ｂ〜１ｚ（ＩＮＶ）からなる周回回路を周回した回数を計測し、２進数のデジタルデータとして出力する。
ラッチ回路３は、カウンタ２から入力されるデジタルデータを、サンプリング周期を示すＣＬＫ信号ＣＫｓに同期して保持する。
【００３０】
一方、エンコーダ４は、パルス走行回路１内でのパルス信号StartPの位置が、パルス走行回路１を構成する否定論理積回路１ａ（ＮＡＮＤ）およびインバータ回路１ｂ〜１ｚ（ＩＮＶ）のどの位置で周回しているかをＣＬＫ信号ＣＫｓに同期して検出し、検出したその位置を２進数のデジタルデータとして出力する。エンコーダ４において検出されるパルス走行回路１内でのパルス信号StartPの位置は、入力されるアナログ入力信号Ｖｉｎの値によって変化する周回周期と、サンプリング周期を示すＣＬＫ信号ＣＫｓに同期して検出される周期とが非同期であるため、検出されるたびごとに変化する。
ラッチ回路５は、エンコーダ４から入力されるデジタルデータをＣＬＫ信号ＣＫｓに同期して保持する。
【００３１】
ラッチ回路６は、ラッチ回路３から入力されるデジタルデータを上位ビット、ラッチ回路５から入力されるデジタルデータを下位ビットとして割付け、ＣＬＫ信号ＣＫｓに同期して保持する。ラッチ回路６に入力されたデジタルデータを上位ｂｉｔと下位ｂｉｔとして合成することにより、ＣＬＫ信号ＣＫｓの周期でサンプリングされたアナログ入力信号Ｖｉｎに応じた２進数のデジタルデータｘ（ｋ）が生成される。
演算器７は、１周期前のＣＬＫ信号ＣＫｓ（ｋ）でサンプリングされてラッチ回路６にて保持され出力されるデジタルデータｘ（ｋ）を、ラッチ回路４およびラッチ回路５がラッチ回路６に入力するデジタルデータｘ（ｋ＋１）から減算し、Ａ／Ｄ変換回路から出力するデジタルデータＤＴ（ｋ）を生成し、外部の後段回路に出力する。
上述した時間Ａ／Ｄ変換回路１１は、アナログ入力信号Ｖｉｎに対応したデジタルデータＤＴ（ｎ）を、ＣＬＫ信号ＣＫｓの周期に応じて周期的に出力（ＤＴ（１）、ＤＴ（２）、ＤＴ（３）、・・・、ＤＴ（ｎ））する。
【００３２】
図３（ａ）は、アナログ入力信号Ｖｉｎとパルス走行回路１におけるパルス信号StartPの伝搬遅延時間の関係について示されるグラフである。このグラフによるとアナログ入力信号Ｖｉｎの電位が高いほど、パルス走行回路１内を巡回するパルス信号StartPの伝搬遅延時間が短くなる。
図３（ｂ）は、入力されるＣＬＫ信号ＣＫｓと、その周期に応じて出力されるデジタルデータＤＴ（ｎ）についての関係が示されるタイミングチャートである。このタイミングチャートによると入力されるＣＬＫ信号ＣＫｓの立ち上がりのタイミングで、デジタルデータＤＴ（ｎ）を出力するラッチ回路６の出力が変化し、時間Ａ／Ｄ変換回路１１の出力信号として出力される。
この時間Ａ／Ｄ変換回路１１のＡ／Ｄ変換処理は、サンプリング周期３クロック分の遅延が発生する。
【００３３】
図４を参照し、Ａ／Ｄ変換装置１０におけるデジタル信号補正部１２について説明する。
この図は、Ａ／Ｄ変換装置１０における時間Ａ／Ｄ変換回路１１の出力に接続されるデジタル信号補正部１２及びデジタル信号補正部１２と時間Ａ／Ｄ変換回路１１の接続構成を示すブロック図である。
デジタル信号補正部１２は、直線性補正部１２ａと移動平均部１２ｂとを備えている。
デジタル信号補正部１２において、直線性補正部１２ａは、時間Ａ／Ｄ変換回路１１におけるアナログ信号の量子化処理時に付加されている非直線性誤差を演算処理により補正して、直線性が改善された信号として再生し出力する。また、直線性補正部１２ａは、デジタル入力信号に対して、直線性を改善させる特性を直線近似によって規定し、直線性が改善されたデジタル出力信号に変換する直線性補正の演算処理を行う。この直線性補正処理は、入力される情報ごとに動作中に処理を切り替えることなく継続して行われる。入力されるデータの周期、すなわち時間Ａ／Ｄ変換回路１１のサンプリング周期に応じた遅延時間が固定的に発生することになる。
【００３４】
移動平均部１２ｂは、時間Ａ／Ｄ変換回路１１におけるアナログ信号の量子化処理時に付加されている量子化誤差、変換誤差を演算処理により平均化処理を行い、入力される信号に含まれるランダム性の外乱情報を低減させる処理を行う。また、移動平均部１２ｂは、順次入力される情報（サンプル）に基づいて所望の数の情報（サンプル）における平均値を演算する移動平均処理を行う。この移動平均処理による遅延時間は、平均化処理を行うサンプル数に依存し、サンプリング周期のサンプル数倍の遅延時間が発生することになる。
デジタル信号補正部１２は、これらの処理により、時間Ａ／Ｄ変換回路１１で生じる非線形な特性を補正し、線形な特性で出力する。
【００３５】
図５、図６を参照し、位相補償部１３について説明する。
図５（ａ）、（ｂ）は、所望する位相補償部１３の周波数応答特性を示し、縦軸はそれぞれゲイン特性と位相特性を示すグラフである。この図に示されるグラフの横軸は、処理される信号における周波数を示す周波数軸であり、その単位はＨｚ（ヘルツ）である。また、縦軸は、単位をｄＢ（デシベル）で示されるゲインと、単位を度で示される位相角がそれぞれ示される。
図５（ａ）、（ｂ）で示される周波数特性は、入力される信号の高域成分のゲインを高くし、入力される信号の位相を進める「進み補償」に用いられる特性を示している。この周波数特性を、連続時間系における伝達関数Ｆ（ｓ）で表すと次式（１）として示すことができる。
【００３６】
【数１】
2009290748.tif 000003
【００３７】
式（１）において、ｓはラプラス演算子であり、αは式（２）で示される変数であり、Ｔｍは式（３）で示される変数である。
【００３８】
【数２】
2009290748.tif 000004
【００３９】
式（２）において、φｍは、最大の位相進み角の値（位相進み量）を示す。
【００４０】
【数３】
2009290748.tif 000005
【００４１】
式（３）において、ｆｍは、最大の位相進み角を示す周波数を示す。なお、ｆｍは、後述する図８のフィードバック制御装置１００の一巡伝達関数の周波数特性から、フィードバック制御の安定性判定によって得られたゲイン交差周波数を設定する。
図５（ａ），（ｂ）に示されるグラフには、ゲイン交差周波数ｆｍが１５Ｈｚ（ヘルツ）であり、そのゲイン交差周波数ｆｍにおける位相進み角φｍが４５度であることが示されている。このように連続時間系の伝達特性を用いて、所望の位相補償特性を特定することができる。
【００４２】
次に連続時間系で示される伝達特性を、離散時間系の処理（デジタルフィルタ）で実現する際の近似方法として双一次変換処理を利用した場合について説明する。
以下の式（４）は、前述の式（１）で示される伝達関数を双一次変換によって、離散時間系での伝達関数Ｆ（ｚ）に変換した式である。
【００４３】
【数４】
2009290748.tif 000006
【００４４】
式（４）において、ｚは進み演算子であり、ｚ−１は遅れ演算処理を意味する。Ｔｓはサンプリング周期（秒）である。
以下の式（５）は、サンプリング周波数ｆｓ（Ｈｚ：ヘルツ）と、サンプリング周期Ｔｓ（秒）との関係を示す式である。なお、サンプリング周波数ｆｓは、時間Ａ／Ｄ変換回路１１におけるサンプリング周波数と同じ値である。
【００４５】
【数５】
2009290748.tif 000007
【００４６】
また、次式（６）〜式（８）によって定義される変数を用いることによって、前述の式（４）は、式（９）に変換することができる。
【００４７】
【数６】
2009290748.tif 000008
【００４８】
【数７】
2009290748.tif 000009
【００４９】
【数８】
2009290748.tif 000010
【００５０】
【数９】
2009290748.tif 000011
【００５１】
図６は、図５で示された位相補償特性をデジタルフィルタで構成するときの位相補償部１３のブロック図である。
位相補償部１３において、乗算器１３ａと１３ｃ、１３ｆは、それぞれゲインa０とa１、b１を入力された信号に乗算して出力する。１サンプル遅延素子１３ｂと１３ｅは、それぞれ入力された入力信号からサンプリング周波数の１クロック分遅らせた出力信号を出力する。加算器１３ｄは、３つの入力端子から入力される各信号を加算して出力する。
【００５２】
次に、位相補償部１３における構成要素の接続について説明する。
乗算器１３ａは、入力端子が入力端子１３ｘに接続され、出力端子が加算器１３ｄの第１の入力端子に接続される。１サンプル遅延素子１３ｂは、入力端子が入力端子１３ｘに接続され、出力端子が乗算器１３ｃの入力端子に接続される。乗算器１３ｃは、入力端子が１サンプル遅延素子１３ｂの出力端子に接続され、出力端子が加算器１３ｄの第２の入力端子に接続される。１サンプル遅延素子１３ｅは、入力端子が出力端子１３ｙに接続され、出力端子が乗算器１３ｆの入力端子に接続される。乗算器１３ｆは、入力端子が１サンプル遅延素子１３ｅの出力端子に接続され、出力端子が加算器１３ｄの第３の入力端子に接続される。加算器１３ｄは、第１の入力端子が乗算器１３ａの出力端子に接続され、第２の入力端子が乗算器１３ｃの出力端子に接続され、第３の入力端子が乗算器１３ｆの出力端子に接続され、出力端子が出力端子１３ｙに接続される。
この位相補償部１３は、前述の式（９）で示される伝達関数の特性を有している。
【００５３】
以上に示されたＡ／Ｄ変換装置１０では、入力されるアナログ信号に対して、デジタル変換され出力されるデジタル信号としての位相遅れ量を、定められた演算処理によって補償して位相遅れ量を低減したデジタル信号として出力することができる。
【００５４】
続いて、上記に示したＡ／Ｄ変換装置１０のフィードバック制御装置１００への適応について説明する。
フィードバック制御装置１００の構成要素の中で、信号周波数に依存する特性を有するものとして、上記のＡ／Ｄ変換装置１０のほかに、制御対象部５１とＰＩＤ補償部５４がある。
制御対象部５１の周波数特性は、実際の動作における動作特性から、特徴的な動作に着目しシステム同定を行うことによりモデル化することができ、システム同定されたモデルの特性に基づいて制御対象部５１を代表する特性として定義することができる。
【００５５】
次に、図７を参照し、周波数特性を有するＰＩＤ補償部５４について説明する。
図７（ａ）は、ＰＩＤ補償部５４のブロック図である。ＰＩＤ補償部５４は、３つの補償演算要素とそれらの補償演算要素が出力する操作量を加算する加算部５４ｄを備える。３つの補償演算要素には、Ｐ補償部５４ａとＩ補償部５４ｂ、Ｄ補償部５４ｃがあり、各補償演算要素が出力する操作量は、加算部５４ｄによって線形結合により構成されている。
それぞれＰ補償部５４ａは偏差に比例した操作量を出力し、Ｉ補償部５４ｂは偏差を積分した操作量を出力し、Ｄ補償部５４ｃは偏差を微分した操作量を出力する。
【００５６】
図７（ｂ）に、各補償要素の特徴について示す。
フィードバック制御システムにおける過渡特性は、Ｐ補償部５４ａとＤ補償部５４ｃの作用により改善され、システムの目標値までの応答性を速くする働きがある。フィードバック制御システムにおける定常特性は、Ｉ補償部５４ｂの作用により改善され、目標からずれる偏差をなくし、目標値と制御出力とを一致させる働きがある。フィードバック制御システムにおける減衰性は、Ｄ補償部５４ｃの作用により改善され、外乱や雑音などの要因により発生する制御出力の振動的な変動を抑制する働きがある。一方、Ｐ補償部５４ａにおける比例ゲインやＤ補償部５４ｃにおける微分ゲインが大きすぎると制御システムを不安定とすることがある。各補償演算要素はそれぞれ異なる特性を持ち、それらの特性を組み合わせたＰＩＤ補償としてフィードバック制御システムに利用され、過渡特性と定常特性、減衰性のバランスをとってシステムの総合特性を改善させる。
ＰＩＤ補償部５４は、前述のＡ／Ｄ変換装置１０における位相補償部１３の特性設定と独立して特性を設定することができる。
【００５７】
次に、フィードバック制御装置１００の動作について示す。
フィードバック制御装置１００において、制御対象部５１は、目的とする対象を制御するために適切な制御量の制御信号が入力され、入力された制御量に応じて制御を行う。制御対象部５１には、センサ５２が取り付けられ、制御出力を示す物理量を検出し出力する。センサ５２には、Ａ／Ｄ変換装置１０が接続され、センサ５２が検出した物理量がアナログ信号として入力され、Ａ／Ｄ変換装置１０は入力されたアナログ信号をデジタル信号に変換し、加算器５３に入力する。
【００５８】
加算器５３には、ＰＩＤ補償部５４が接続され、加算器５３は入力される制御目標値に対し、Ａ／Ｄ変換装置１０から入力されるデジタル信号(フィードバック信号)を減算して偏差を求め、ＰＩＤ補償部５４に入力する。ＰＩＤ補償部５４には、Ｄ／Ａ変換部５５が接続され、入力された偏差にＰＩＤ補償処理によって制御対象５１への操作量を示す情報を生成し、ＰＩＤ補償部５４は、Ｄ／Ａ変換部５５に生成された情報を入力する。Ｄ／Ａ変換部５５には、ドライバ回路５６が接続され、Ｄ／Ａ変換部５５は入力された情報をアナログ値に変換しドライバ回路５６に入力する。ドライバ回路５６には、制御対象部５１が接続され、入力されるアナログ値で示された制御量を制御対象５１に入力する。
【００５９】
また、Ａ／Ｄ変換装置１０において、時間Ａ／Ｄ変換回路１１には、センサ５２から入力されるアナログ信号が入力され、時間Ａ／Ｄ変換回路１１はデジタルデータに変換してデジタル信号補正部１２に入力する。デジタル信号補正部１２には、位相補償部１３が接続され、入力されたデジタルデータを直線性補償部１２ａが直線性補償処理を行い、直線性補償が行われた信号を移動平均処理部１２ｂが移動平均処理を行い、位相補償部１３に入力する。位相補償部１３には、移動平均処理が行われた信号が入力され、時間Ａ／Ｄ変換回路１１とデジタル信号補正部１２で生じる位相遅れを位相補償部１３が位相補償処理によって補償されたデジタル信号として出力する。
【００６０】
以上に示されたフィードバック制御装置１００におけるＡ／Ｄ変換装置１０、制御対象部５１とＰＩＤ補償部５４の周波数特性と、他の要素の定数ゲインの値を乗算することによって、フィードバック制御装置１００の周波数特性（一巡伝達関数）を求めることができる。
フィードバック制御装置１００におけるフィードバック制御システムの周波数特性を決定する際に、フィードバック制御システムの安定性と応答性のバランスを加味してそれぞれの定数が決められる。
【００６１】
続いて、フィードバック制御装置１００におけるフィードバック制御システムの安定性を判定する方法について説明する。
フィードバック制御システムの安定性を判定する方法には、いくつかの方法が知られている。ここでは、連続時間系における周波数特性を利用した判定方法を利用して、その安定性について判定することとする。
その判定方法によると、フィードバック制御システムを安定とするには、システム全体（一巡伝達関数）のゲイン特性が０ｄＢ（デシベル）付近になるゲイン交差周波数fmにおいて、位相特性における位相余裕ＰＭ（Phase Margin）を得る必要がある。
位相余裕ＰＭは、ゲイン交差周波数ｆｍにおける位相が、位相遅れ量１８０度（位相角度−１８０度）を基準とした進み角の値として表される。位相の進み角は、位相遅れ量１８０度よりも進ませることで得ることができる。ここで、フィードバック制御システムの安定性を判断する場合の閾値の値を０度とすると、フィードバック制御システムが安定の場合は位相余裕が０度を越える値（正の値）を示し、フィードバック制御システムが不安定の場合は位相余裕が０度以下（負の値）を示す。
【００６２】
図８を参照し、フィードバック制御装置１００においてＡ／Ｄ変換装置１０を用いたフィードバック制御システムの安定性判定について説明する。
図８（ａ）、（ｂ）は、フィードバック制御装置１００の一巡伝達関数の周波数特性を示し、縦軸はそれぞれゲイン特性と位相特性を示すグラフである。この図に示されるグラフの横軸は、フィードバック制御システムにおける信号周波数を示す周波数軸であり、その単位はＨｚ（ヘルツ）である。また、縦軸は、単位をｄＢ（デシベル）で示されるゲインと、単位を度で示される位相角がそれぞれ示される。
【００６３】
グラフ８ａ１とグラフ８ｂ１は、フィードバック制御システムの安定性判定では不安定と判定される状態が示されている。このような状態のフィードバック制御システムでは、異常な発振が生じることがある。このグラフ８ａ１とグラフ８ｂ１で示される状態は、Ａ／Ｄ変換装置１０における位相補償を行っていない状態が示されている。
グラフ８ａ１で示されるゲインの値が０ｄＢ（デシベル）を示すゲイン交差周波数ｆｍ（約１５Ｈｚ（ヘルツ））において、グラフ８ｂ１で示される位相の値は、ほぼ１８０度であり、すなわち位相余裕角がほぼ０度であり、位相余裕が確保できていない状態であることが示されている。
【００６４】
ここで、時間Ａ／Ｄ変換装置１０の位相補償部１３での位相補償機能を利用して、フィードバック制御装置１００におけるフィードバック制御システムの安定度を確保できるように位相補償量を設定することとする。
【００６５】
時間Ａ／Ｄ変換装置１０で行う位相補償において、図８（ａ）でのグラフ８ａ１によって示された位相遅れ量を基準とすることとする。
この基準状態として示されるグラフ８ａ１が示す次の値が位相補償量を求める条件となる。その値は、システムを安定とするために必要とされる位相の進み量φｍと、その位相の進み量を規定するゲイン交差周波数fｍとである。
ここでは、図８で示されるグラフから、必要とされる位相の進み量φｍとゲイン交差周波数fｍは、次式（１０）と式（１１）で示される条件が示されている。
【００６６】
【数１０】
2009290748.tif 000012
【００６７】
【数１１】
2009290748.tif 000013
【００６８】
式（１０）、式（１１）に示された条件に基づき前述の式（１）から式（９）を参照し、位相補償部１３の位相進み補償処理の変数を求める。
連続系の伝達関数Ｆ（ｓ）の変数αとＴｍは、式（１０）と式（１１）で示された位相の進み量φｍとゲイン交差周波数fｍで示されたφｍとにしたがって、式（２）と式（３）とに示された関係式を用いて求めることができる。
【００６９】
図８は、上記に示された変数によって、Ａ／Ｄ変換装置１０における位相補償部１３において位相補償を行い、フィードバック制御装置１００の一巡伝達関数を見直した周波数応答特性のグラフ８ａ２とグラフ８ｂ２を示すグラフである。グラフ８ａ２とグラフ８ｂ２は、位相補償によって位相余裕が確保できていることを示している。
前述したとおりＡ／Ｄ変換装置１０によって位相進み補償を行う前に示されたグラフ８ａ１においては、ゲイン交差周波数１５Ｈｚ（ヘルツ）付近において位相余裕は、ほぼ０度である。
グラフ８ａ１で示される特性に対して位相補償によって特性が見直されたグラフ８ａ２とグラフ８ｂ２では、Ａ／Ｄ変換装置１０による位相進み補償の効果によって、位相補償前のゲイン交差周波数ｆｍであった１５Ｈｚ（ヘルツ）付近で、約４５度位相を進ませることができ、位相補償によって見直された特性での一巡伝達特性における新たなゲイン交差周波数ｆ１となる２５Ｈｚ（ヘルツ）付近において、約２５度の位相余裕が得られたことが示されている。
【００７０】
以上に示されたように、フィードバック制御装置１００のフィードバック路に配置されたＡ／Ｄ変換装置１０において信号の位相を進める「進み補償」を行うことにより、フィードバック制御特性を改善し、安定性が確保することができる。
制御対象部５１に対する制御特性の補償を、ＰＩＤ補償部５４と分けてフィードバック路に配置したＡ／Ｄ変換装置１０で行わせることにより、フィードバック量と制御目標値から操作量を生成する際に、フィードバック量と制御目標値に対してそれぞれ独立させた位相特性を持たせることが可能とすることができ、フィードバック制御特性を決定する際の自由度をあげることができる。
入力されたアナログ信号を時間Ａ／Ｄ変換回路１１でデジタル信号に変換し、後段のデジタル信号補正部１２でデジタル信号のばらつきを補正し、位相補償部１３で適切な位相補償を行うにより、より正確なＡ／Ｄ変換装置１０を提供することが可能となる。
【００７１】
＜第２実施形態＞
第２実施形態では、Ａ／Ｄ変換装置２０における位相補償部の特性を変更可能とした実施形態について説明する。
【００７２】
図９を参照し、位相補償の特性を変更可能としたフィードバック制御装置２００について説明する。この図は、フィードバック制御装置２００のブロック図について示されものである。
フィードバック制御装置２００は、制御対象部５１、センサ５２、Ａ／Ｄ変換装置２０、加算器５３、ＰＩＤ補償部５４、Ｄ／Ａ変換部５５、ドライバ回路５６を備える。
先に示された図１と同じ機能を有するものには同じ符号を付け、その説明は図１の説明を参照することとし、異なる構成であるＡ／Ｄ変換装置２０を中心に以下に説明を行うこととする。
【００７３】
フィードバック制御装置２００において、制御対象部５１の状態を示す制御出力をセンサ５２が検出してアナログ信号で出力する。Ａ／Ｄ変換装置２０は、センサ５２が出力したアナログ信号を入力してデジタル信号に変換し、変換されたデジタル信号にその信号に応じた補償処理を行って出力する。加算部５３は、フィードバック制御装置２００に入力される制御対象部５１の制御出力の制御目標値から、Ａ／Ｄ変換装置２０を介してデジタル信号で出力されたフィードバック信号を減算し、その差を偏差として出力する。制御対象部５１は、その偏差に応じた操作量が入力され制御される。
【００７４】
上記のようにフィードバック制御装置２００におけるフィードバック制御システムの制御信号の流れは、図１で示されたフィードバック制御装置１００に準じており、フィードバック路に配置されるＡ／Ｄ変換装置２０を介した負帰還となる信号の流れとなる。フィードバック制御装置２００は、フィードバック制御によって制御対象部５１を逐次制御することになる。また、フィードバック路に配置されるＡ／Ｄ変換装置２０は、入力される信号に応じて位相補償特性を切り替える機能を有する。この機能を利用してフィードバック制御装置２００を安定化させる。
【００７５】
続いてＡ／Ｄ変換装置２０の各構成要素について説明する。
デジタル信号補正部２２は、時間Ａ／Ｄ変換回路１１から出力されるデジタル信号を入力し、入力されたデジタル信号に含まれる誤差信号に対して前述の図４を参照して説明した補正処理を行い、補正された信号を出力する。また、デジタル信号補正部２２は、接続される上位コントローラ２４からの設定信号によって示された情報に基づいて特性を変更することができる。デジタル信号補正部２２は、上位コントローラ２４から設定信号が入力されると、入力された設定信号で示される情報を内部に備える半導体メモリー等に配置される変数記憶部で記憶することができ、記憶された情報に基づいて補正処理を行い、補正された信号を出力する。上位コントローラ２４から入力される設定信号には、移動平均処理に使用される入力信号数（サンプル数ｍ）の情報が含まれる。
【００７６】
Ａ／Ｄ変換装置２０において、位相補償部２３は、時間Ａ／Ｄ変換回路１１における変換処理、およびデジタル信号補正部２２における信号処理において付加されることになる入力信号に対する位相遅れ量、すなわち入力されたアナログ信号に対して、デジタル変換され出力されるデジタル信号としての位相遅れ量を、定められた演算処理によって補償して位相遅れ量を低減したデジタル信号として出力する。
【００７７】
図１０を参照し、接続される上位コントローラ２４によって設定変更される位相補償部２３の動作について説明する。
位相補償部２３は、接続される上位コントローラ２４から入力される設定信号によって示された情報に基づいて特性が変更される。位相補償部２３は、上位コントローラ２４から設定信号が入力されると、入力された設定信号で示される情報を内部に備える半導体メモリーに配置される変数記憶部で記憶することができ、記憶された信号に基づいて補正処理を行い、補正された信号を出力する。
位相補償部２３の特性は、先に示された位相補償部１３と同じ伝達関数で表すことができ、その伝達関数は前述の式（９）によって定められ、上位コントローラ２４によって設定される変数ａ０、ａ１、ｂ１の値によってその特性が決定される。位相補償部２３は、上位コントローラ２４から変数ａ０、ａ１、ｂ１の値が入力され、入力された変数ａ０、ａ１、ｂ１の値に基づいて式（９）の処理が行われることになる。
【００７８】
上位コントローラ２４は、演算処理部とＲＡＭ（Random Access Memory）とＲＯＭ（Read Only Memory）とＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）とＩ／Ｏ（Input/Output）などが備えられており、演算処理を実行する演算処理部がＲＡＭを一時的なワークエリアや設定記憶領域として使用したりプログラム領域として使用したりしながら、ＲＯＭに書き込まれた基本プログラムを適宜実行し、Ｉ／Ｏを介して接続されている外部機器および内部機器などを制御している。また、上位コントローラ２４は、Ａ／Ｄ変換装置２０内部の記憶領域として備えるＥＥＰＲＯＭを処理プログラム、各種テーブルとしての情報、処理結果など情報の記憶領域として利用される。なお、上記演算処理部は、ＣＰＵ（（Central Processing Unit）またはＤＳＰ（Digital Signal Processor)によって実現することができる。
【００７９】
この上位コントローラ２４は、時間Ａ／Ｄ変換回路１１が出力するデジタル信号がＩ／Ｏを通して入力されデータとして取り込まれ、演算処理部において処理された結果に応じて、デジタル信号補正部２２および位相補償部２３の特性を決定する制御変数としての設定情報を生成する。上位コントローラ２４は、生成した制御変数を有する制御信号をデジタル信号補正部２２および位相補償部２３に入力する。これにより、デジタル信号補正部２２および位相補償部２３の特性が切り替えられることになる。
【００８０】
続いて上位コントローラ２４が行うデジタル信号補正部２２および位相補償部２３の特性の切り替えを行ったときの効果について示す。ここでは、時間Ａ／Ｄ変換回路１１から出力される信号が所定外に大きな変化量を伴った信号であった場合を例として説明する。
時間Ａ／Ｄ変換回路１１から出力されるデジタル信号に急激に変化する成分が含まれる場合、サンプル数を変更しない移動平均処理では、出力に大きく影響が現れることになる。このような状態では、Ａ／Ｄ変換装置２０からの出力値がばらついているように現れることとなる。
そこで、上位コントローラ２４が急激に変化する成分の存在により所定外に大きな変化量を検出した場合に、デジタル信号補正部２２での移動平均処理のサンプル数を増やすことにより、入力されたデジタル信号に含まれた所定外に大きな変化量を伴った信号成分に対し、より多くのサンプル数によって平均化処理することができ、所定外に大きな急峻な信号変化を抑圧することができる。また、所定外に大きな急峻な変化を示す信号が、入力されるデジタル信号のサンプルごとにランダムで発生する雑音のような信号であれば、サンプル数を増やした移動平均化処理による抑圧効果はより大きなものとなる。このような処理は、上位コントローラ２４が、時間Ａ／Ｄ変換回路１１から出力されるデジタル信号を随時検出することで実施可能となる。
【００８１】
時間Ａ／Ｄ変換回路１１から入力されるデジタル信号に対して、移動平均処理のサンプル数が変更されることにより、デジタル信号処理部２２において、移動平均処理結果として出力される信号における位相遅延量が変動することとなる。そこで、デジタル信号補正部２２における移動平均処理のサンプル数変更にあわせて、この位相遅延量の変動による影響を低減させる補正処理を行うための変数を位相補償部２３に設定し、位相補償処理の特性変更によって変動する位相遅れ量を補正する。
【００８２】
続いて上位コントローラ２４による制御変数の生成処理について説明する。
上位コントローラ２４は、入力信号テーブルを参照し、入力された波高値の変化量を検出する。サンプル時刻ｋにおける変化量ΔＤＴ（ｋ）は、直近のサンプル時刻ｋに入力されたデジタル信号ＤＴ（ｋ）の値と、その１つ前のサンプル時刻（ｋ−１）での処理によって入力されたデジタル信号ＤＴ（ｋ−１）の値との差の絶対値によって規定される。変化量ΔＤＴ（ｋ）は次式（１２）で示される。
【００８３】
【数１２】
2009290748.tif 000014
【００８４】
上位コントローラ２４は、式（１２）によって示される変化量ΔＤＴ（ｋ）の大きさに基づき、変化量ΔＤＴ（ｋ）の大きさが予め定められた範囲によって規定される分類にしたがって、デジタル信号補正部２２内部で行われる移動平均処理でのサンプル数ｍが決められる。
【００８５】
次に、サンプル数ｍの値に応じて、デジタル信号補正部２２および位相補償部２３の特性を決定する変数を定める。特性を決定する変数は、それぞれ式（１）〜式（９）を用いて求めることができる。
【００８６】
図１１を参照して、Ａ／Ｄ変換装置２０における設定情報を記憶する変数テーブルについて説明する。
図１１（ａ）は、上位コントローラ２４に入力されたデジタル信号が記憶される入力信号テーブルのデータ構成およびデータ例を示す概略図である。図示されるように、入力信号テーブルは、行と列からなる２次元の表示形式のデータであり、サンプリング番号ｋ、デジタルデータＤＴ（ｋ）の各項目の列を有している。
サンプリング番号ｋには、上位コントローラに入力された時刻情報の代わりに入力されたデジタルデータを一意に示す指標が記録される。また、デジタルデータＤＴ（ｋ）には、サンプリング番号ｋに応じて入力されたデータの波高値を示す値が記録される。
入力信号テーブルの行は、２行用意され、連続する２つのサンプリング番号ｋと（ｋ−１）で示されるデジタルデータＤＴ（ｋ）とＤＴ（ｋ−１）の値が記録され、過去となったサンプリング番号（ｋ−１）側のデータは次のデータが記録される際に上書きされ、最新のサンプリング番号（ｋ＋１）が示すデジタルデータＤＴ（ｋ＋１）が記録される。
【００８７】
図１１（ｂ）は、デジタル信号補正部２２での移動平均処理のサンプル数を選択する際に参照されるサンプル数選択テーブルのデータ構成およびデータ例を示す概略図である。図示されるように、サンプル数選択テーブルは、行と列からなる２次元の表示形式のデータであり、番号、変化量閾値ΔＤＴ＿ｍａｘ、移動平均処理を行うサンプル数ｍの各項目の列を有している。
サンプル数選択テーブルの各行は、変化量Δｘを分類する変化量閾値ΔＤＴ＿ｍａｘ、移動平均処理において選択される移動平均処理サンプル数ｍを示している。変化量閾値ΔＤＴ＿ｍａｘは、上位コントローラ２４における検出された変化量ΔＤＴ（ｋ）の値と対比され、変化量ΔＤＴ（ｋ）の大きさによる分類を行う時の閾値が示されている。変化量ΔＤＴ（ｋ）の値は変化量閾値ΔＤＴ＿ｍａｘと順に比較して、変化量ΔＤＴ（ｋ）の値がそれぞれの行に示される変化量閾値ΔＤＴ＿ｍａｘ以下となる行の中で、最大の変化量閾値ΔＤＴ＿ｍａｘを示す行に示されるサンプル数ｍが選択され、選択されたサンプル数ｍによってデジタル信号補正部２２における移動平均処理で行われる。ここでのサンプル数ｍの列には、それぞれの変化量の大きさに応じて予め設定された数値が記憶されている。
【００８８】
ここで示される図１１（ｃ）は、移動平均処理、位相補償処理を行う際に、デジタル信号補正部２２、位相補償部２３に設定される設定情報が記憶される変数テーブルのデータ構成およびデータ例を示す概略図である。図示されるように、変数テーブルは、行と列からなる２次元の表示形式のデータであり、サンプリング周期Ｔｓ、ゲイン交差周波数ｆｍ、移動平均処理を行うサンプル数ｍ、位相補償処理を行うための位相進み量φｍ、連続時間系伝達関数の変数α、Ｔｍ、離散時間系伝達関数の変数ａ０、ａ１、ｂ１の各項目の列を有している。
変数テーブルの行は、移動平均処理において選択されるサンプル数ｍに応じて選択される各変数を示している。サンプリング周期Ｔｓと移動平均処理を行うサンプル数ｍとゲイン交差周波数ｆｍから、次式（１３）を用いて位相補償処理を行うための位相進み量φｍを求めることができる。
【００８９】
【数１３】
2009290748.tif 000015
【００９０】
また、移動平均処理を行うサンプル数ｍ、ゲイン交差周波数ｆｍ、位相補償処理を行うための位相進み量φｍ、次式（１４）で示されるＴｆｍの各値と前述された各関係式を用いて、連続時間系伝達関数の変数α、Ｔｍ、離散時間系伝達関数の変数ａ０、ａ１、ｂ１の各項目の値を決定することができる。
【００９１】
【数１４】
2009290748.tif 000016
【００９２】
式（１４）におけるＴｆｍは、ゲイン交差周波数ｆｍの周期を示す。
デジタル信号補正部２２における移動平均処理では選択されたサンプル数ｍが適用され、位相補償部２３における位相補償処理では変数ａ０、ａ１、ｂ１が適用されそれぞれの処理が行われる。このような変数テーブルを用いることで、デジタル信号補正部２２における移動平均処理と位相補償部２３における位相補償処理とにおいてそれぞれの特性を合わせて設定することができる。
【００９３】
位相補償処理を行うための位相進み量φｍ、ゲイン交差周波数ｆｍは、適用されるシステムの特性によって予め定められる定数であり、変数テーブルに記憶される情報は、共通で利用される定数として用いられる場合には、予めそれぞれの情報の標準値が設定され記憶されているものとすることができる。
【００９４】
図１２に、上位コントローラ２４によるＡ／Ｄ変換装置２０の特性変更処理についてフローチャートを用いて説明する。
最初に上位コントローラ２４は、時間Ａ／Ｄ変換回路１１から出力されるデジタル信号が入力され、サンプル時刻ｋの値と入力されたデジタル信号によって示される値（波高値）を、入力信号テーブルに記録する波高値入力処理を行う（ステップＳａ１）。
上位コントローラ２４は、入力信号テーブルを参照し、入力された波高値の値ＤＴ（ｋ）から波高値の変化量ΔＤＴ（ｋ）を求める。サンプル時刻ｋにおける変化量ΔＤＴ（ｋ）は、直近のサンプル時刻ｋに変換処理されたデジタル信号ＤＴ（ｋ）の値と、その１つ前のサンプル時刻（ｋ−１）での変換処理によって記録されたデジタル信号ＤＴ（ｋ−１）の値との差の絶対値｜ＤＴ（ｋ）−ＤＴ（ｋ−１）｜によって規定される。上位コントローラ２４は、サンプル数選択テーブルを参照し、変化量ΔＤＴ（ｋ）の大きさが、予め定められた範囲で規定される分類にしたがって、デジタル信号補正部２２内部で行われる移動平均処理でのサンプル数ｍを決定し、変数テーブルにその値を記録する（ステップＳａ２）。
【００９５】
上位コントローラ２４は、変数テーブルに記憶されたサンプル数ｍを参照し、上記で決定されたサンプル数ｍに応じた位相の進み量φｍを決定し、変数テーブルにその値を記録する。サンプル数ｍに応じた位相の進み量φｍは、前述の式（１３）で示される演算処理によって求められる（ステップＳａ３）。
上位コントローラ２４は、変数テーブルに記憶されたサンプル数ｍと位相の進み量φｍを参照し、位相補償部２３で処理される位相進み補償処理の連続時間系での伝達関数の変数αとＴｍを決定し、変数テーブルにその値を記録する。サンプル数ｍと位相の進み量φｍに応じた変数αとＴｍは、前述の式（２）と式（３）で示される演算処理によって求められる（ステップＳａ４）。
上位コントローラ２４は、変数テーブルに記憶された伝達関数の変数αとＴｍ、Ｔｓの値を参照し、位相補償部２３で処理される位相進み補償処理の離散時間系での伝達関数の変数a０とａ１、ｂ０を決定し、変数テーブルにその値を記録する。変数αとＴｍ、Ｔｓに応じた変数a０とａ１、ｂ０は、前述の式（６）〜式（８）で示される演算処理によって求められる（ステップＳａ５）。
【００９６】
上位コントローラ２４は、変数テーブルに記憶されたサンプル数ｍを参照し、決定された移動平均処理のサンプル数ｍを、デジタル信号補正部２２の特性設定信号としてデジタル信号補正部２２に出力する。デジタル信号補正部２２は、入力されたサンプル数ｍを内部に備える記憶部に記録し、内部の変数記憶部に記録されたサンプル数ｍに従い、ｍ個のサンプルにおける移動平均処理を行い、移動平均処理の結果を位相補償部２３に入力する（ステップＳａ６）。
上位コントローラ２４は、変数テーブルに記憶された変数ａ０とａ1、ｂ０を、位相補償部２３の特性設定信号として位相補償部２３に出力する。位相補償部２３は、入力された変数ａ０とａ1、ｂ０を内部に備える変数記憶部に記録し、内部の変数記憶部に記録された変数a０とａ１、ｂ０に従い、デジタル信号補正部２２から入力された移動平均処理の結果に基づいて位相補償処理を行い、位相補償処理の結果をＡ／Ｄ変換装置２０の出力として出力し、位相補償処理を終了する（ステップＳａ７）。
【００９７】
以上に示したように、第２実施形態では、上位コントローラ２４によって、時間Ａ／Ｄ変換回路１１の出力に応じてデジタル信号補正部２２と位相補償部２３の特性を連動させて切り替えることができる。その位相補償部２３の特性の切り替えは、位相補償処理の特性を決定する変数を変更して行うことにより、入力された信号の状況に応じて、デジタル信号補正部２２、３２の特性と位相補償部２３、３３の特性とを適応的に変更することができるので、Ａ／Ｄ変換装置２０、３０に異常値となる入力信号が入力されたことを検出して、異常信号の影響を低減させる処理を適応的に行うことができる。また、システムの特性が変動する場合でも、変動に応じた制御が可能となる。
先に示された第１実施形態では、Ａ／Ｄ変換装置１０における位相補償部１３の特性は、予め定められる変数によって定められるものであり、Ａ／Ｄ変換装置１０を適用している装置の動作中においてはＡ／Ｄ変換装置１０の補償特性を固定して利用される実施形態であり、第２実施形態では上位コントローラ２４によりプログラマブルに任意に設定変更することができ、入力信号の状態に応じた適応制御が行える。
【００９８】
＜第３実施形態＞
第３実施形態は、Ａ／Ｄ変換装置３０における位相補償部の特性を決定する変数を変更させることができる実施形態である。
【００９９】
図１３を参照し、位相補償の特性を変更可能としたフィードバック制御装置３００について説明する。この図は、フィードバック制御装置３００のブロック図について示されたものである。
フィードバック制御装置３００は、制御対象部５１、センサ５２、Ａ／Ｄ変換装置３０、加算器５３、ＰＩＤ補償部５４、Ｄ／Ａ変換部５５、ドライバ回路５６を備える。
先に示した図１と同じ機能を有するものには同じ符号を付け、その説明は図１の説明を参照することとし、異なる構成であるＡ／Ｄ変換装置３０を中心に以下に説明を行うこととする。
【０１００】
フィードバック制御装置３００において、制御対象部５１の状態を示す制御出力をセンサ５２が検出してアナログ信号で出力する。Ａ／Ｄ変換装置３０は、センサ５２が出力したアナログ信号を入力してデジタル信号に変換し、変換されたデジタル信号にその信号に応じた補償処理を行って出力する。加算部５３は、フィードバック制御装置３００に入力される制御対象部５１の制御出力の制御目標値から、Ａ／Ｄ変換装置３０を介してデジタル信号で出力されたフィードバック信号を減算し、その差を偏差として出力する。制御対象部５１は、その偏差に応じた操作量が入力され制御される。
【０１０１】
上記のようにフィードバック制御装置３００におけるフィードバック制御システムの制御信号の流れは、図１で示されたフィードバック制御装置１００に準じており、フィードバック路に配置されるＡ／Ｄ変換装置３０を介した負帰還となる信号の流れとなる。フィードバック制御装置３００は、フィードバック制御によって制御対象部５１を逐次制御することになる。また、フィードバック路に配置されるＡ／Ｄ変換装置３０は、入力される信号に応じて位相補償特性を切り替える機能を有する。この機能を利用してフィードバック制御装置３００を安定化させることが可能となる。
【０１０２】
続いてＡ／Ｄ変換装置３０の各構成要素について説明する。
Ａ／Ｄ変換装置３０において、デジタル信号補正部３２は、時間Ａ／Ｄ変換回路１１から出力されるデジタル信号を入力し、入力されたデジタル信号に含まれる誤差信号に対して図４を参照とした補正処理を行い、補正された信号を出力する。
また、デジタル信号補正部３２は、接続される上位コントローラ３４からの設定信号によって示された情報に基づいて特性を変更することができる。デジタル信号補正部３２は、上位コントローラ３４から設定信号が入力されると、入力された設定信号で示される情報を内部に備える半導体メモリー等に配置される変数記憶部で記憶することができ、記憶された情報に基づいて補正処理を行い、補正された信号を出力する。上位コントローラ３４から入力される設定信号には、移動平均処理に使用される入力信号数（サンプル数ｍ）の情報が含まれる。
【０１０３】
図１４を参照し、第３実施形態に係る位相補償部３３の構成について説明する。
Ａ／Ｄ変換装置３０において、位相補償部３３は、時間Ａ／Ｄ変換回路１１における変換処理、およびデジタル信号補正部３２における信号処理において付加されることになる入力信号に対する位相遅れ量、すなわち入力されたアナログ信号に対して、デジタル変換され出力されるデジタル信号としての位相遅れ量を、定められた演算処理によって補償して位相遅れ量を低減したデジタル信号として出力する。
この図に示されるブロック図は、位相補償部３３の内部構成と上位コントローラ３４との接続が示されている。位相補償部３３は、位相補償処理部３３ａ、３３ｂ、３３ｃ、およびセレクタスイッチ３３ＳＷを備えている。
【０１０４】
位相補償部３３において、位相補償処理部３３ａは、入力端子が位相補償部３３の入力端子に接続され、出力端子が位相補償処理部３３ｂの入力端子とセレクタスイッチ３３ＳＷの第１の入力端子に接続される。位相補償処理部３３ｂは、入力端子が位相補償処理部３３ａの出力端子に接続され、出力端子が位相補償処理部３３ｃの入力端子とセレクタスイッチ３３ＳＷの第２の入力端子に接続される。位相補償処理部３３ｃは、入力端子が位相補償処理部３３ｂの出力端子に接続され、出力端子がセレクタスイッチ３３ＳＷの第３の入力端子に接続される。セレクタスイッチ３３ＳＷは、第１の入力端子が位相補償処理部３３ａの出力端子に接続され、第２の入力端子が位相補償処理部３３ｂの出力端子に接続され、第３の入力端子が位相補償処理部３３ｃの出力端子に接続され、切り替え制御入力端子が上位コントローラ３４に接続され、出力端子がＡ／Ｄ変換装置３０の出力端子に接続される。図に明示されていないが、位相補償処理部３３ａ、３３ｂ、３３ｃは、それぞれの制御入力端子が上位コントローラ３４に接続され、変数ａ０、ａ１、ｂ１の値が予め設定される。
【０１０５】
位相補償処理部３３ａ、３３ｂ、３３ｃは、それぞれが単独で図１０で示した位相補償部２３と同じ働きをする位相補償特性を有する構成要素である。その制御変数は、第２実施形態で示した位相補償部２３と同じ方法で求められ、上位コントローラ３４から初期化時にその変数ａ０、ａ１、ｂ１が入力され設定される。設定される変数は、位相補償処理部３３ａ、３３ｂ、３３ｃがそれぞれ同じ特性となるように、同じ変数が設定される。セレクタスイッチ３３ＳＷは、入力される各位相補償処理部から入力される信号を、上位コントローラ３４からの制御信号にしたがって選択して出力する。
【０１０６】
上位コントローラ３４は、前述の上位コントローラ２４と同じ構成によって実現することができ、説明は上位コントローラ２４を参照することにする。
【０１０７】
この上位コントローラ３４は、時間Ａ／Ｄ変換回路１１が出力するデジタル信号がＩ／Ｏを通して入力されデータとして取り込まれ、演算処理部において処理された結果に応じて、デジタル信号補正部３２および位相補償部３３の特性を決定する制御変数としての設定情報を生成する。上位コントローラ３４は、生成した制御変数を有する制御信号をデジタル信号補正部３２および位相補償部３３に出力し、出力された信号が上位コントローラ３４に接続されるデジタル信号補正部３２および位相補償部３３に入力される。これにより、デジタル信号補正部３２および位相補償部３３の特性が切り替えられることになる。
【０１０８】
続いて上位コントローラ３４が生成する制御変数としてのサンプル数ｍの生成処理は、前述の上位コントローラ２４での処理と同様であり、上位コントローラ２４の処理を参照することとする。
【０１０９】
デジタル信号補正部３２に設定されるサンプル数ｍの値に応じて、位相補償部３３の特性を決定する変数を予め定め、定められた変数は、用意される変数テーブル２に記憶する。この変数テーブル２には、デジタル信号補正部３２で発生する位相遅れ量に影響するサンプル数ｍの値ごとに、位相補償部３３の位相補償特性を決定する変数としてセレクタスイッチ３３ＳＷの選択信号が設定され、その選択信号が予め記憶させることとする。
【０１１０】
図１５を参照して、Ａ／Ｄ変換装置３０における各種情報を記憶するテーブルについて説明する。なお、入力信号テーブルとサンプル数選択テーブルとは、前述の図１１（ａ）と（ｂ）を参照することとし、ここでは、変数ｍ記憶部と変数テーブル２について説明する。
【０１１１】
変数ｍ記憶部は、デジタル信号補正部３２での移動平均処理におけるサンプル数ｍの値を記憶する記憶部である。
また、ここで示される図１５は、位相補償処理を行う際に、位相補償部３３に設定される設定情報が記憶される変数テーブル２のデータ構成およびデータ例を示す概略図である。図示されるように、変数テーブル２は、行と列からなる２次元の表示形式のデータであり、番号、移動平均処理を行うサンプル数ｍ、位相補償部３３のセレクタスイッチ３３ＳＷの選択信号の各項目の列を有している。
変数テーブル２の行は、移動平均処理において選択されるサンプル数ｍに応じて選択される各変数を示している。
デジタル信号補正部３２における移動平均処理では選択されたサンプル数ｍと、位相補償部３３における位相補償処理では位相補償処理部の処理段数を選択するセレクタスイッチ３３ＳＷの入力選択信号との関連付けが行われる入力選択変数ＳＷが記憶される。
【０１１２】
図１６に、上位コントローラ３４によるＡ／Ｄ変換装置２０の特性変更処理についてフローチャートを用いて説明する。
以下に説明する特性変更処理では、位相補償部３３における位相補償処理部３３ａ、３３ｂ、３３ｃの特性を設定しておくことができ、必要な位相補償量を処理段数の数を切り替えることで変更できるので、繰り返し行われる特性変更処理を簡素化させることができる。
この特性変更処理が行われる条件として、位相補償部３３における位相補償処理部３３ａ、３３ｂ、３３ｃの変数a０とａ１、ｂ０は予め設定されている必要があり、下記の処理の間に変更されない定数とする。
【０１１３】
最初に、上位コントローラ３４は、時間Ａ／Ｄ変換回路１１から出力されるデジタル信号が入力され、サンプル時刻ｋの値と入力されたデジタル信号によって示される値（波高値）を、入力信号テーブルに記録する波高値入力処理を行う（ステップＳｂ１）。
上位コントローラ３４は、入力信号テーブルを参照し、入力された波高値の値ＤＴ（ｋ）から波高値の変化量ΔＤＴ（ｋ）を求める。サンプル時刻ｋにおける変化量ΔＤＴ（ｋ）は、直近のサンプル時刻ｋに変換処理されたデジタル信号ＤＴ（ｋ）の値と、その１つ前のサンプル時刻（ｋ−１）での変換処理によって記録されたデジタル信号ＤＴ（ｋ−１）の値との差の絶対値｜ＤＴ（ｋ）−ＤＴ（ｋ−１）｜によって規定される。上位コントローラ３４は、サンプル数選択テーブルを参照し、変化量ΔＤＴ（ｋ）の大きさが、予め定められた範囲で規定される分類にしたがって、デジタル信号補正部３２内部で行われる移動平均処理でのサンプル数ｍを決定し、変数ｍ記憶部にその値を記録する（ステップＳｂ２）。
【０１１４】
上位コントローラ３４は、変数ｍ記憶部に記憶されたサンプル数ｍを参照し、決定された移動平均処理のサンプル数ｍを、デジタル信号補正部３２の特性設定信号としてデジタル信号補正部３２に出力する。デジタル信号補正部３２は、入力されたサンプル数ｍを内部に備える記憶部に記録し、内部の変数記憶部に記録されたサンプル数ｍに従い、ｍ個のサンプルにおける移動平均処理を行い、移動平均処理の結果を位相補償部３３に入力する（ステップＳｂ３）。
上位コントローラ３４は、変数ｍ記憶部に記憶されたサンプル数ｍを参照する。また、変数テーブル２を参照し、サンプル数ｍの値に応じた入力選択変数ＳＷを参照し、位相補償部３３の特性設定信号として入力選択変数ＳＷを位相補償部３３に入力する。位相補償部３３は、入力された入力選択変数ＳＷを内部に備える変数記憶部に記録し、内部の変数記憶部に記録された入力選択変数ＳＷにしたがって、セレクタスイッチ３３ＳＷへの入力信号選択し、選ばれた入力信号をセレクタスイッチ３３ＳＷの出力信号として出力させる。位相補償部３３を構成する位相補償処理部３３ａ、３３ｂ、３３ｃは、それぞれ入力される信号に対し設定されている定数での位相補償処理を行う。セレクタスイッチ３３ＳＷは、選ばれている入力に接続された位相補償処理部からの出力信号を位相補償部３３の出力信号として出力し、位相補償処理が行われた結果をＡ／Ｄ変換装置３０の出力として出力し、位相補償処理を終了する（ステップＳｂ４）。
【０１１５】
以上に示したように、第３実施形態は、Ａ／Ｄ変換装置における位相補償部の特性を変更する際、特性を変更しない位相補償処理の段数を切り替えて位相補償部の特性を切り替える上位コントローラ３４によって、時間Ａ/Ｄ変換回路１１の出力に応じてデジタル信号補正部３２と位相補償部３３の特性を連動させて切り替えることができる。その位相補償部３３の特性の切り替えは、多段処理される位相補償処理の段数を切り替えて行うことにより、切り替え時の信号の連続性を補償することができる。また、切り替え時の処理を簡素化でき、演算処理部での処理負荷を軽減することができる。
【０１１６】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明のフィードバック制御装置１００、２００、３００は任意のシステムに適応させることができ、任意のシステムの伝達特性はその装置固有であり、位相補償部１３、２３、３３における位相補償量は、適応させるシステムの伝達特性に応じて変更することができる。時間Ａ／Ｄ変換回路１１における変換処理時間、デジタル信号補正部１２、２２、３２における移動平均処理を行うサンプル数は、システムに応じて変更することができ、位相補償部１３、２３、３３における位相補償特性は、そのシステムに応じて構成することができ、本実施形態で示した構成および変数に限定されるものではない。
【０１１７】
なお、時間Ａ／Ｄ変換回路１１におけるＣＬＫ信号ＣＫｓは、デジタル信号補正部１２、２２、３２および位相補償部１３、２３、３３における信号処理を行う周期を示すクロックを逓倍させたクロックとすることも可能である。ＣＬＫ信号ＣＫｓの周波数を早くすることにより、時間Ａ／Ｄ変換回路１１の変換遅延時間を低減させることができる。
なお、時間Ａ／Ｄ変換回路１１は、時間Ａ／Ｄ変換型のＡ／Ｄ変換回路に制限されず、逐次比較型などの他の方式によるＡ／Ｄ変換回路に置き換えることも可能である。
なお、第２実施形態において、予め定められたサンプル数ｍの値ごとに、デジタル信号補正部２２および位相補償部２３の特性を決定する変数を定め、定められた変数を変数テーブルとして予め用意することも可能である。そのときの変数テーブルは、サンプル数ｍの値ごとにデジタル信号補正部２２および位相補償部２３の特性を決定する変数を定められるテーブルとする。そして、各変数には、予め必要とされる定数を記憶させることとする。
【０１１８】
なお、第３実施形態において、位相補償部３３では、図に示した位相補償処理の段数は３段として説明したが、さらに多くの段数を直列に接続して、多段の処理を行った結果のなかから選択するようにすることも可能である。これにより、位相補償処理１段の処理で実現しにくい特性も、多段処理により各位相補償処理部に分散させることにより、所定の特性を得ることができるという効果がある。
【０１１９】
また、本発明のサーボ制御装置は、フィードバック制御装置１００、２００、３００が対応する。また、本発明のＡ／Ｄ変換装置は、Ａ／Ｄ変換装置１０、２０、３０に対応する。また、本発明のＡ／Ｄ変換回路は、時間Ａ／Ｄ変換回路１１に対応する。また、本発明のパルス走行回路は、パルス走行回路１に対応する。また、本発明の走行位置検出手段は、カウンタ２とエンコード３に対応する。また、本発明のデジタルデータ生成手段は、ラッチ回路４、５、６および演算器７に対応する。また、本発明のデジタル信号補正部は、デジタル信号補正部１２、２２、３２に対応する。また、本発明の位相補償部は、位相補償部１３、２３、３３に対応する。また、本発明の上位コントローラは、上位コントローラ２４、３４が対応する。
【図面の簡単な説明】
【０１２０】
【図１】本発明による第１実施形態におけるフィードバック制御装置を示すブロック図である。
【図２】第１実施形態における時間Ａ／Ｄ変換回路を示すブロック図である。
【図３】第１実施形態における時間Ａ／Ｄ変換回路の動作を示す図である。
【図４】第１実施形態におけるデジタル信号補正部を示すブロック図である。
【図５】第１実施形態における位相補償部の周波数特性を示すグラフである。
【図６】第１実施形態における位相補償部を示すブロック図である。
【図７】第１実施形態におけるＰＩＤ補償部を示すブロック図である。
【図８】第１実施形態におけるフィードバック制御装置の周波数特性を示すである。
【図９】第２実施形態におけるフィードバック制御装置を示すブロック図である。
【図１０】第２実施形態における位相補償部を示すブロック図である。
【図１１】第２実施形態における上位コントローラの処理で参照する各種テーブルである。
【図１２】第２実施形態における上位コントローラの処理を示すフローチャートである。
【図１３】第３実施形態におけるフィードバック制御装置を示すブロック図である。
【図１４】第３実施形態における位相補償部を示すブロック図である。
【図１５】第３実施形態における上位コントローラの処理で参照する各種テーブルである。
【図１６】第３実施形態における上位コントローラの処理を示すフローチャートである。
【符号の説明】
【０１２１】
１００  フィードバック制御装置
１０  Ａ／Ｄ変換装置
１１  時間Ａ／Ｄ変換回路、１２  デジタル信号補正部、１３  位相補償部
５１  制御対象、５２  センサ、５３  加算器、５４  ＰＩＤ補償部
５５  Ｄ／Ａ変換部、５６  ドライバ回路
【図１】
2009290748.tif 000017
【図２】
2009290748.tif 000018
【図３】
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【図４】
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【図５】
2009290748.tif 000021
【図６】
2009290748.tif 000022
【図７】
2009290748.tif 000023
【図８】
2009290748.tif 000024
【図９】
2009290748.tif 000025
【図１０】
2009290748.tif 000026
【図１１】
2009290748.tif 000027
【図１２】
2009290748.tif 000028
【図１３】
2009290748.tif 000029
【図１４】
2009290748.tif 000030
【図１５】
2009290748.tif 000031
【図１６】
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