(57)【要約】【課題】高速インタフェースの受信部における信号品質を高い精度で評価する。【解決手段】シフトレジスタ群１０１は、ｍ段のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続したｎ個のシフトレジスタから構成される。多相クロック生成回路３００は、１周期の位相がｎ相に分割されたクロック信号を生成してシフトレジスタ毎に互いに異なる位相のクロック信号を供給する。データ入力端子６１１は、テスタ７００から測定対象データを入力する。測定制御回路６３０は、多相クロック生成回路３００から供給されたクロック信号に従ってシフトレジスタ群１０１に保持された測定対象データを取得し、シフトレジスタ群１０１を構成するｎ個のシフトレジスタの各段における測定対象データのトグル位置を検出し、この検出された各段におけるトグル位置に基づいてデータ位相品質を測定する。【選択図】図１０
2009092624.tif 000002
【特許請求の範囲】
【請求項１】
複数のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続した複数のシフトレジスタと、
前記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と、
前記データ入力端子に接続されて測定対象データを入力する測定対象データ入力手段と、
前記多相クロック信号供給回路から供給されたクロック信号に従って前記各レジスタに保持された前記測定対象データを前記各レジスタから取得して前記取得された測定対象データの位相品質を測定するデータ位相品質測定手段と
を具備することを特徴とする信号品質測定装置。
【請求項２】
前記データ位相品質測定手段は、前記取得された測定対象データが保持されていたレジスタの位置に基づいて前記位相品質を測定する
ことを特徴とする請求項１記載の信号品質測定装置。
【請求項３】
前記複数のシフトレジスタは、ｍ段（ｍは２以上の整数）のレジスタを直列に接続したｎ個（ｎは２以上の整数）のシフトレジスタであり、
前記多相クロック信号供給回路は、１周期の位相がｎ相に分割されたクロック信号を生成して前記複数のシフトレジスタ毎に供給し、
前記データ位相品質測定手段は、前記ｎ個のシフトレジスタの各段における前記取得された測定対象データのトグル位置を検出して前記検出された各段におけるトグル位置に基づいて前記位相品質を測定する
ことを特徴とする請求項１記載の信号品質測定装置。
【請求項４】
所定のインタフェースを介して接続される第１の半導体集積回路と第２の半導体集積回路とが所定の基板上に形成されている半導体集積回路において、
前記第１の半導体集積回路は、前記インタフェースのデータ位相品質を測定するための測定対象データを前記第２の半導体集積回路に出力する測定対象データ出力手段を備え、
前記第２の半導体集積回路は、
複数のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続した複数のシフトレジスタと、
前記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と、
前記データ入力端子に接続されて前記測定対象データを入力する測定対象データ入力手段と、
前記多相クロック信号供給回路から供給されたクロック信号に従って前記各レジスタに保持された前記測定対象データを前記各レジスタから取得して前記取得された測定対象データの位相品質を測定するデータ位相品質測定手段と、
前記測定された位相品質を出力するデータ位相品質出力手段とを備える
ことを特徴とする半導体集積回路。
【請求項５】
複数のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続した複数のシフトレジスタと、
前記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と
を具備することを特徴とするデータ保持回路。
【請求項６】
前記複数のシフトレジスタは、ｎ個（ｎは２以上の整数）のシフトレジスタであり、
前記多相クロック信号供給回路は、１周期の位相がｎ相に分割されたクロック信号を生成して前記複数のシフトレジスタ毎に供給する
ことを特徴とする請求項５記載のデータ保持回路。
【請求項７】
ｍ段（ｍは２以上の整数）のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続したｎ個（ｎは２以上の整数）のシフトレジスタと、１周期の位相がｎ相に分割されたクロック信号を生成して前記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と、前記データ入力端子に接続されて測定対象データを入力する測定対象データ入力手段とを備える半導体集積回路における信号品質測定方法であって、
前記多相クロック信号供給回路から供給されたクロック信号に従って前記各レジスタに保持された前記測定対象データを前記各レジスタから取得する手順と、
前記ｎ個のシフトレジスタの各段における前記取得された測定対象データのトグル位置を検出する手順と、
前記検出された各段におけるトグル位置に基づいて前記取得された測定対象データの位相品質を測定する手順と
を具備することを特徴とする信号品質測定方法。
【請求項８】
ｍ段（ｍは２以上の整数）のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続したｎ個（ｎは２以上の整数）のシフトレジスタと、１周期の位相がｎ相に分割されたクロック信号を生成して前記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と、前記データ入力端子に接続されて測定対象データを入力する測定対象データ入力手段とを備える半導体集積回路において、
前記多相クロック信号供給回路から供給されたクロック信号に従って前記各レジスタに保持された前記測定対象データを前記各レジスタから取得する手順と、
前記ｎ個のシフトレジスタの各段における前記取得された測定対象データのトグル位置を検出する手順と、
前記検出された各段におけるトグル位置に基づいて前記取得された測定対象データの位相品質を測定する手順と
を具備することを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号品質測定装置に関し、特に、複数のシフトレジスタを備える信号品質測定装置、半導体集積回路、データ保持回路、信号品質測定方法および当該方法をコンピュータに実行させるプログラムに関する。
【背景技術】
【０００２】
近年、ＣＰＵ（Central Processing Unit）の高速化、マルチコア化が進み、データ転送量が年々増加の一途を辿っている。また、高速インタフェースを低コスト、短時間で正確にテストを行う重要性が非常に高まっている。
【０００３】
例えば、半導体集積回路（以下、「ＬＳＩ」と称する。）の開発、生産においては、欠陥を持った不良ＬＳＩと正常なＬＳＩとを区別するとともに、不良ＬＳＩの不良原因を調査分析することによって、品質および生産性の向上を図っている。この不良ＬＳＩの調査分析等のために、ＬＳＩの試験（テスト）が実施されている。
【０００４】
ＬＳＩの試験内容としては、例えば、大きく分類すると、ファンクション・テスト（Functional Test）とパラメトリック・テスト（Parametric Test）の２種類がある。
【０００５】
ファンクション・テストは、ＬＳＩの機能（ファンクション）に着目した試験である。このファンクション・テストでは、例えば、電源電圧、動作温度、入力信号タイミング等の試験条件を決定する各パラメータを、ＬＳＩ開発や生産時に想定された典型的な動作条件に設定し、この設定された各パラメータによってＬＳＩの機能が完全に実現されているか否かを試験する。
【０００６】
また、パラメトリック・テストは、ＬＳＩの動作条件範囲に着目した試験である。このパラメトリック・テストでは、ファンクション・テストと略同一の試験を、試験条件を決定する各パラメータを変更して行うことによって、その仕様に定められた動作条件範囲内において、ＬＳＩが所定の機能および特性を有していることを試験する。この試験内容として、例えば、直流特性をテストするＤＣパラメトリック・テストと、入力・出力端子間の信号の伝搬遅延時間等、主にタイミングエッジの特性等をテストするＡＣパラメトリック・テストがある。
【０００７】
高速パラレルインタフェースの受信部ＡＣパラメトリック・テストの代表的なパラメータとして、セットアップ時間およびホールド時間（以下、「ｔＳＨ」と称する。）がある。このｔＳＨは、受信されたデータにパス領域が十分あるか否か（すなわち、Ｅｙｅが開いているか）を判断する指標となるパラメータである。例えば、データを受信するフリップフロップのクロックにジッタが多い場合や、伝送路上のチャネルエラーが大きい場合には、データを正しく受信することができない。
【０００８】
ここで、従来では、データの周期が長いデータを受信する回路のタイミングテストにおいては、Ｅｙｅの中心のデータをクロックで取り込む際に、ジッタやチャネルエラーの影響を無視することができることが多いため、設計保証では問題がなかった。
【０００９】
しかしながら、近年では、Ｅｙｅ幅が２００ｐｓを下回る等、転送レートが著しく高速化しているため、受信部のＥｙｅ品質を入念に評価してテストを行う必要がある。
【００１０】
例えば、ｔＳＨの評価を行うためのテストとして、高速試験用テスタ（ＡＴＥ：Automated Test Equipment）を用いたループバック試験が存在する（例えば、特許文献１参照。）。このループバック試験に用いられる高速試験用テスタは、入力データのタイミングが、仕様で規定されている入力セットアップ時間の最小値およびホールド時間の最小値となるように、データのタイミング（位相）を制御してＬＳＩに入力する。
【００１１】
そして、入力データと同一のデータが、ループバック手段によりＬＳＩチップ内部で折り返され、出力データが高速試験用テスタで期待値と比較され、検証の合否（ｐａｓｓ／ｆａｉｌ[0]）が判定される。ＬＳＩが規格通りのセットアップ・ホールド特性を有していない場合には、観測時の期待値の照合が不一致となり、不良ＬＳＩを検出することができる。
【００１２】
しかしながら、前記の試験を実現するためには、数ｐｓの単位で入力信号の位相をずらす必要があるため、高価な高速試験用テスタが必要である。このため、試験に係るコストが増加するという問題がある
【００１３】
また、例えば、ｔＳＨの評価を行うためのテストとして、ループバック機構を用いたテスト（内部ループバックテスト）の方法がある。このテストは、送信部に存在するテストパターン生成器によってテスト用のパターンを生成させ、送信したいデータ信号を折り返して受信部に入力して期待値と比較するテストである。
【００１４】
ループバックの経路として、例えば、チップ外部で送信部および受信部を接続して折り返す方法（例えば、特許文献２参照。）やチップ内部で折り返す方法が存在する。
【００１５】
これらの回路において、出力データに対するクロックの位相を数ｐｓずつシフトさせ、その都度期待値を比較し、検証の合否判定を行うことによって、受信に失敗した幅（すなわち、ｔＳＨ）を評価することができる。
【００１６】
これらの方法は、外部に高速試験用テスタを必要としないため、量産テストに適している。しかしながら、通常は、出力側のジッタ（ｔＪ）と入力側のｔＳＨの仕様とが別々に定義されているため、ｔＳＨは出力部のｔＪを含んだ値（ｔＳＨ＋ｔＪ）となってしまう。
【００１７】
仮に、ｔＳＨとｔＪとの間に明確な相関関係がある場合には、テストによって不良品を選別することが可能である。しかしながら、通常は、ｔＳＨとｔＪとの値は独立事象である。このため、ｔＳＨおよびｔＪのそれぞれに仕様が定義されている場合には、ｔＳＨ単体を正確にテストすることは不可能である。
【特許文献１】特開平０８−６２２９８号公報（図１）
【特許文献２】特開２００３−２８９２８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述の従来技術では、ｔＳＨの評価を行うことができるものの、高速インタフェースの受信部における信号品質を高い精度で評価することは困難であるという問題があった。
【００１９】
そこで、本発明は、高速インタフェースの受信部における信号品質を高い精度で評価することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、前記課題を解決するためになされたものであり、その第１の側面は、複数のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続した複数のシフトレジスタと、上記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と、上記データ入力端子に接続されて測定対象データを入力する測定対象データ入力手段と、上記多相クロック信号供給回路から供給されたクロック信号に従って上記各レジスタに保持された上記測定対象データを上記各レジスタから取得して上記取得された測定対象データの位相品質を測定するデータ位相品質測定手段とを具備することを特徴とする信号品質測定装置およびその測定方法ならびに当該方法をコンピュータに実行させるプログラムである。これにより、各レジスタに保持された測定対象データを取得し、この取得された測定対象データの位相品質を測定するという作用をもたらす。
【００２１】
また、この第１の側面において、上記データ位相品質測定手段は、上記取得された測定対象データが保持されていたレジスタの位置に基づいて上記位相品質を測定することができる。これにより、取得された測定対象データが保持されていたレジスタの位置に基づいてデータ位相品質を測定するという作用をもたらす。
【００２２】
また、この第１の側面において、上記複数のシフトレジスタは、ｍ段（ｍは２以上の整数）のレジスタを直列に接続したｎ個（ｎは２以上の整数）のシフトレジスタであり、上記多相クロック信号供給回路は、１周期の位相がｎ相に分割されたクロック信号を生成して上記複数のシフトレジスタ毎に供給し、上記データ位相品質測定手段は、上記ｎ個のシフトレジスタの各段における上記取得された測定対象データのトグル位置を検出して上記検出された各段におけるトグル位置に基づいて上記位相品質を測定することができる。これにより、ｎ個のシフトレジスタの各段における測定対象データのトグル位置を検出し、この検出された各段におけるトグル位置に基づいてデータ位相品質を測定するという作用をもたらす。
【００２３】
また、本発明の第２の側面は、所定のインタフェースを介して接続される第１の半導体集積回路と第２の半導体集積回路とが所定の基板上に形成されている半導体集積回路において、上記第１の半導体集積回路は、上記インタフェースのデータ位相品質を測定するための測定対象データを上記第２の半導体集積回路に出力する測定対象データ出力手段を備え、上記第２の半導体集積回路は、複数のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続した複数のシフトレジスタと、上記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路と、上記データ入力端子に接続されて上記測定対象データを入力する測定対象データ入力手段と、上記多相クロック信号供給回路から供給されたクロック信号に従って上記各レジスタに保持された上記測定対象データを上記各レジスタから取得して上記取得された測定対象データの位相品質を測定するデータ位相品質測定手段と、上記測定された位相品質を出力するデータ位相品質出力手段とを備えることを特徴とする半導体集積回路およびその測定方法ならびに当該方法をコンピュータに実行させるプログラムである。これにより、各レジスタに保持された測定対象データを取得し、この取得された測定対象データの位相品質を測定し、この測定された位相品質を出力するという作用をもたらす。
【００２４】
また、本発明の第３の側面は、複数のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続した複数のシフトレジスタと、上記複数のシフトレジスタ毎に互いに異なる位相のクロック信号を供給する多相クロック信号供給回路とを具備することを特徴とするデータ保持回路である。これにより、多相クロック信号供給回路から供給されたクロック信号に従って、データ入力端子から入力されたデータが、各レジスタに保持されるという作用をもたらす。
【００２５】
また、この第３の側面において、上記複数のシフトレジスタは、ｎ個（ｎは２以上の整数）のシフトレジスタであり、上記多相クロック信号供給回路は、１周期の位相がｎ相に分割されたクロック信号を生成して上記複数のシフトレジスタ毎に供給することができる。これにより、１周期の位相がｎ相に分割されたクロック信号に従って、データ入力端子から入力されたデータが、各レジスタに保持されるという作用をもたらす。
【発明の効果】
【００２６】
本発明によれば、高速インタフェースの受信部における信号品質を高い精度で評価することができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００２７】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
図１は、本発明の実施の形態におけるデータ保持回路１００の構成例を模式的に示すブロック図である。データ保持回路１００は、シフトレジスタ群１０１と、多相クロック生成回路３００と、論理積（ＡＮＤ）演算回路４００とを備える。また、データ保持回路１００には、信号線１２０からデータが入力され、信号線１３０からイネーブル信号が入力され、信号線１６０からクリア信号が入力され、信号線１４０からデータ検出信号が入力される。これらの各信号については、図１１を参照して詳細に説明する。
【００２９】
シフトレジスタ群１０１は、ｎ個のシフトレジスタ２８０乃至２８７から構成されるものであり、シフトレジスタ２８０乃至２８７のそれぞれは、ｍ個のレジスタから構成されている。すなわち、シフトレジスタ群１０１は、ｍ×ｎ（ｍ、ｎは、２以上の整数）のレジスタがマトリクス状（行列状）に配置されているものである。ここで、本発明の実施の形態では、ｍ＝ｎ＝８の場合を例にして説明する。また、各図では、ｍ＝ｎ＝８とした場合における複数のレジスタを、レジスタｒ００（２００）、ｒ０１（２０１）、…、ｒ７６（２７６）、ｒ７７（２７７）とする。
【００３０】
多相クロック生成回路３００は、データの１周期（サイクル）分の位相をｎ相に分割したクロック信号を生成し、生成されたクロック信号を信号線１１０乃至１１７、１７０に出力するものである。なお、多相クロック生成回路３００については、図３および図４を参照して詳細に説明する。
【００３１】
論理積演算回路４００は、信号線１３０および信号線１４０の両者から「Ｈ」信号が入力されたときに「Ｈ」信号を信号線１５０に出力する論理積演算（ＡＮＤ）を行う回路である。
【００３２】
以上で示したように、データ保持回路１００は、信号線１５０に入力されるイネーブル信号が「Ｈ」レベルである場合において、多相クロック生成回路３００から出力されるクロック信号に従って、信号線１２０から入力された１周期分のデータをｎ倍の周波数でサンプリングし、このｎ倍の周波数でサンプリングされたｍ周期分の１ビットのデータを、シフトレジスタ群１０１を構成する各レジスタが順次取り込み、保持する。そして、シフトレジスタ群１０１は、各レジスタに保持されている１ビットのデータであるレジスタ値を測定制御回路に転送する。これにより、シフトレジスタ群１０１は、周期・位相検出レジスタとして機能する。
【００３３】
ここで、シフトレジスタ群１０１を構成するレジスタｒ００（２００）について図２を参照して詳細に説明する。なお、シフトレジスタ群１０１を構成する他のレジスタについてもレジスタｒ００（２００）と同様であるため、ここでの説明を省略する。
【００３４】
図２は、シフトレジスタ群１０１を構成するレジスタであるレジスタｒ００（２００）を示す図である。
【００３５】
レジスタｒ００（２００）は、１ビットのデータを保持する記憶素子であり、信号線１１０が接続されているクロック信号入力端子（ＣＫ端子）と、信号線１２０が接続されているデータ入力端子（Ｄ端子）と、信号線１５０が接続されているイネーブル信号端子（ＥＮ端子）と、信号線１６０が接続されているクリア信号端子（ＣＬＲ端子）と、信号線１８０が接続されているデータ出力端子（Ｑ端子）とが備えられている。
【００３６】
レジスタｒ００（２００）は、信号線１５０に入力されるイネーブル信号が「Ｈ」レベルである場合には、１ビットのデータを新たに保持することが可能なアクティブな状態となる。このアクティブな状態において、レジスタｒ００（２００）は、信号線１１０から入力されるクロック信号の立ち上がりタイミングの際に信号線１２０から入力されている１ビットのデータを保持するとともに、保持されている１ビットのデータを信号線１８０に出力する。これにより、シフトレジスタ２８０全体として見ると、信号線１１０から入力されるクロック信号の立ち上がりタイミングの際に、各レジスタに保持されている１ビットのデータが右方向にシフトされることになる。また、レジスタｒ００（２００）は、信号線１６０に入力されるクリア信号が「Ｈ」レベルになった場合には、保持されている１ビットのデータを消去する。
【００３７】
図３は、多相クロック生成回路３００の構成例を示すブロック図である。
【００３８】
多相クロック生成回路３００は、クロック生成器３１０と、位相比較器３２０と、ＬＰＦ（Low-pass filter）３３０と、遅延器３４１乃至３４８とを備える。具体的には、多相クロック生成回路３００は、遅延同期ループ（ＤＬＬ：Delay Lock Loop）によって多相クロックを生成するものである。
【００３９】
クロック生成器３１０は、１周期のデータに対応するクロック信号を生成するクロック生成器であり、生成されたクロック信号を位相比較器３２０および遅延器３４８に出力する。
【００４０】
位相比較器３２０は、クロック生成器３１０から出力されたクロック信号と、遅延器３４１から出力されたクロック信号とを比較して位相差を検出し、検出された位相差をＬＰＦ３３０に出力するものである。
【００４１】
ＬＰＦ３３０は、位相比較器３２０から出力された位相差に比例した平均電圧を発生させて、この平均電圧を遅延器３４１乃至３４８に出力するローパスフィルタである。すなわち、位相比較器３２０およびＬＰＦ３３０により、遅延器３４１乃至３４８の遅延時間を調整する負帰還回路が構成される。
【００４２】
遅延器３４１乃至３４８は、互いにカスケード接続された遅延器であり、ＬＰＦ３３０から出力された平均電圧に従って入力信号を遅延させて、この遅延させた入力信号を信号線１１０乃至１１７にｎ相クロック信号として出力する。すなわち、遅延器３４１乃至３４８により、１周期のデータにおける位相が８倍の精度で分割された（位相が少しずつずらされた）クロック信号が生成される。また、信号線１７０には、信号線１１７に出力されたクロック信号が出力される。
【００４３】
このように、多相クロック生成回路３００によりｎ相クロック信号を生成することによって、プロセス変動や温度変動に影響されず、正確に位相がずれたクロック群を生成することができる。
【００４４】
図４は、１周期のデータ１２１と、多相クロック生成回路３００により生成されるクロック信号ＣＬＫ＿φ０（３５０）乃至φ７（３５７）との関係を示すタイミングチャートである。
【００４５】
クロック信号ＣＬＫ＿φ０（３５０）乃至φ７（３５７）のそれぞれは、信号線１１０乃至１１７に出力されるクロック信号である。同図に示すように、多相クロック生成回路３００により生成されるクロック信号ＣＬＫ＿φ０（３５０）乃至φ７（３５７）は、１周期のデータにおける位相が８倍の精度で分割されたクロック信号である。
【００４６】
次に、セットアップ時間およびホールド時間（以下では、「ｔＳＨ」と称する。）について図面を参照して詳細に説明する。
【００４７】
図５は、１周期のデータに対応するクロック信号およびｔＳＨとの関係を概略的に示す図である。セットアップ時間は、クロック信号等に先立ってレジスタの入力端子においてデータを安定させておかなければならない最小時間であり、ホールド時間は、クロック信号等が出力された後にレジスタの入力端子においてデータを安定させておかなければならない最小時間である。
【００４８】
クロック信号ＣＬＫ３６０は、１周期のデータに対応するクロック信号であり、１周期のデータに対応するように、立ち上がりタイミング３７０および３８０が発生する。この場合に、立ち上がりタイミング３７０に対応するセットアップ時間３７１およびホールド時間３７２の合計時間が誤動作しうる区間３７３として規定され、立ち上がりタイミング３８０に対応するセットアップ時間３８１およびホールド時間３８２の合計時間が誤動作しうる区間３８３として規定されている。データ保持回路１００を具備するＬＳＩにおいては、高速インタフェースの受信部に入力されるデータにおけるトグルの位置が、誤動作しうる区間３７３および３８３にかからないように調整する必要がある。ここで、トグル位置とは、データの「０」および「１」が切り替わる位置である。
【００４９】
次に、シフトレジスタ群１０１に保持されるデータについて図面を参照して詳細に説明する。
【００５０】
図６は、シフトレジスタ群１０１を構成する各レジスタに保持されるデータの順序を模式的に示す図である。同図において、シフトレジスタ群１０１を構成する各レジスタの符号には、図１に示すレジスタと同一の符号を付して説明する。また、この例では、図４に示すタイミングチャートを参照しながら説明する。ここで、本発明の実施の形態では、シフトレジスタ群１０１に取り込むべきデータを過不足なくシフトレジスタ群１０１に格納するため、取り込むべきターゲットとなる測定対象データをｓｙｎｃデータとする。ここで、ｓｙｎｃデータは、データ位相品質を測定するためのデータであり、所定の長さおよびパターン構成により「１」または「０」を繰り返すデータである。これにより、トグル位置の検出精度を高めることができる。また、ｓｙｎｃデータについては、長さおよびパターン構成を任意に変更して測定することが可能であるものとする。
【００５１】
最初に、信号線１２０を介してｓｙｎｃデータがシフトレジスタ群１０１に入力される。シフトレジスタ群１０１に入力されたｓｙｎｃデータは、多相クロック生成回路３００から出力されるクロック信号の立ち上がりタイミングに従って、レジスタｒ００（２００）乃至レジスタｒ０７（２０７）に保持される。具体的には、図４に示すクロック信号ＣＬＫ＿φ０（３５０）乃至クロック信号ＣＬＫ＿φ７（３５７）が信号線１１０乃至１１７に出力される。そして、クロック信号ＣＬＫ＿φ０（３５０）乃至クロック信号ＣＬＫ＿φ７（３５７）の立ち上がりタイミングに従って、信号線１２０を介して入力されたｓｙｎｃデータが各レジスタｒ００（２００）乃至レジスタｒ０７（２０７）に保持される。例えば、最初に、クロック信号ＣＬＫ＿φ７（３５７）の立ち上がりタイミングの際におけるｓｙｎｃデータ（「０」または「１」）がレジスタｒ０７（２０７）に保持される。続いて、クロック信号ＣＬＫ＿φ６（３５６）の立ち上がりタイミングの際におけるｓｙｎｃデータ（「０」または「１」）がレジスタｒ０６（２０６）に保持される。同様に、レジスタｒ００（２００）乃至レジスタｒ０５（２０５）についても、同図に示す矢印の反対の順序で信号線１２０を介して入力されたｓｙｎｃデータが保持される。すなわち、ｎ倍の周波数でサンプリングされた１周期の各データが、レジスタｒ００（２００）乃至レジスタｒ０７（２０７）に順次保持される。
【００５２】
ｎ倍の周波数でサンプリングされた１周期の各データがレジスタｒ００（２００）乃至レジスタｒ０７（２０７）の全てに保持された後には、クロック信号ＣＬＫ＿φ７（３５７）の立ち上がりタイミングに従って、レジスタｒ０７（２０７）に保持されている１ビットのデータがレジスタｒ１７（２１７）にシフトされるとともに、その立ち上がりタイミングの際におけるｓｙｎｃデータ（「０」または「１」）がレジスタｒ０７（２０７）に保持される。続いて、クロック信号ＣＬＫ＿φ６（３５６）の立ち上がりタイミングに従って、レジスタｒ０６（２０６）に保持されている１ビットのデータがレジスタｒ１６（２１６）にシフトされるとともに、その立ち上がりタイミングの際におけるｓｙｎｃデータ（「０」または「１」）がレジスタｒ０６（２０６）に保持される。同様に、レジスタｒ００（２００）乃至レジスタｒ０５（２０５）に保持されている１ビットのデータがｒ１０（２１０）乃至レジスタｒ１５（２１５）にシフトされるとともに、レジスタｒ００（２００）乃至レジスタｒ０５（２０５）には、同図に示す矢印の反対の順序で信号線１２０を介して入力されたｓｙｎｃデータが保持される。すなわち、ｎ倍の周波数でサンプリングされた２周期分の各データが、レジスタｒ００（２００）乃至レジスタｒ０７（２０７）、レジスタｒ１０（２１０）乃至レジスタｒ１７（２１７）に順次保持される。
【００５３】
以下同様に、ｎ倍の周波数でサンプリングされたｍ周期分の各データが、レジスタｒ００（２００）、…、レジスタｒ７７（２７７）に順次保持される。すなわち、レジスタｒ００（２００）、…、レジスタｒ７７（２７７）においては、ｓｙｎｃデータの最新のデータがｒ００（２００）に保持され、最も古いデータがｒ７７（２７７）に保持される。これらの順序を図６において各レジスタ間に配置された矢印で示す。
【００５４】
図７（ａ）は、レジスタｒ００（２００）、…、レジスタｒ７７（２７７）に保持されているｓｙｎｃデータを模式的に示す図である。上述したように、クロック信号ＣＬＫ＿φ０（３５０）乃至クロック信号ＣＬＫ＿φ７（３５７）の立ち上がりタイミングに従って、ｓｙｎｃデータがシフトレジスタ群１０１に取り込まれると、同図に示すように、レジスタｒ００（２００）、…、レジスタｒ７７（２７７）には、ｓｙｎｃデータとして「０」または「１」が保持される。
【００５５】
ここで、同図において、レジスタｒ００（２００）を基準とした場合に、レジスタｒ７０（２７０）方向をｘ方向とし、レジスタｒ０７（２０７）方向をｙ方向とする。この場合に、レジスタｒ００（２００）、…、レジスタｒ７７（２７７）において、ｘ方向からは各ビットの周期情報を取得することができる。また、ｙ方向からは各ビットの位相情報を取得することができる。すなわち、ｙ方向において、「０」と「１」とが変化する位置をトグル位置として測定することができる。そして、測定されたトグル位置を解析することによって、ｔＳＨを評価することができる。なお、同図では、ｙ方向において「０」と「１」とが変化する場合における「０」と「１」とを含む領域を太線で囲み、領域５０１乃至５０７として示す。
【００５６】
図７（ｂ）は、１周期のデータに対応するｔＳＨ５００を示す図である。例えば、図７（ａ）に示すレジスタｒ００（２００）、…、レジスタｒ７７（２７７）におけるｙ方向において、測定されたトグル位置と、ｔＳＨ５００との関係を解析することによって、ｔＳＨを評価することができる。この評価については、図９を参照して詳細に説明する。
【００５７】
図８は、信号線１２０を介して入力されるｓｙｎｃデータと、シフトレジスタ群１０１に保持されているｓｙｎｃデータとの関係を模式的に示す図である。すなわち、同図では、ｓｙｎｃデータであるデータ１２４と、図７に示すレジスタｒ００（２００）、…、レジスタｒ７７（２７７）に保持されているデータ１２４（「０」または「１」）とを対応付けて直線状に並べた場合を模式的に示す。
【００５８】
また、図８の矢印１０２に示すように、レジスタｒ００（２００）、…、レジスタｒ７７（２７７）に保持されているレジスタ値が測定制御回路６３０にシリアルに出力され、このレジスタ値について測定制御回路６３０によりトグル位置が解析されることによって、受信部のｔＳＨが正確に評価される。なお、複数周期の位相のずれ量がｔＳＨを表している。なお、ｎの値が大きい程（サンプリングが細かい程）、また、ｍの値が大きい程（測定するサイクル量が多い程）、さらに高精度にｔＳＨを測定することができる。
【００５９】
図９は、トグル出現回数（Ｎ）と、位相（ｊ）との関係についてのヒストグラムを示す図である。同図に示すヒストグラムは、シフトレジスタ群１０１を構成する全てのレジスタに保持されていたレジスタ値についてのトグル出現回数のカウントが終了した後の各位相における積算値を示すヒストグラムである。この場合において仮定される正規分布を点線８８０で示す。同図に示すヒストグラムにおいて、例えば、トグル出現回数が正規分布していると仮定して統計処理を行い、標準偏差を求めることによってｔＳＨを算出することができる。
【００６０】
図１０は、データ保持回路１００を用いて信号を測定する場合における構成例を示す図である。この例では、データ保持回路１００は、測定対象ＬＳＩ６００に内蔵されている。測定対象ＬＳＩ６００は、データ保持回路１００と、フリップフロップ回路６２０と、測定制御回路６３０と、データ検出回路６４０とを備える。また、測定対象ＬＳＩ６００は、テスタ７００および測定結果出力装置８００と接続されている。
【００６１】
テスタ７００は、データ出力端子７１０からｓｙｎｃデータを信号線７１１に出力するとともに、制御信号出力端子７２０からｓｙｎｃ送出開始信号を信号線７２１に出力するテスタである。
【００６２】
測定対象ＬＳＩ６００において、テスタ７００からのｓｙｎｃデータが信号線７１１を介してデータ入力端子６１１に入力されると、入力されたｓｙｎｃデータが信号線１２０を介してシフトレジスタ群１０１、フリップフロップ回路６２０およびデータ検出回路６４０に入力される。
【００６３】
フリップフロップ回路６２０は、多相クロック生成回路３００から出力されるクロック信号に従って、信号線１２０を介して入力されたｓｙｎｃデータを内部ブロックに信号線６２１を介して出力するものである。
【００６４】
データ検出回路６４０は、信号線１２０を介して入力されるｓｙｎｃデータの立ち上がり信号を検出するデータ検出回路であり、ｓｙｎｃデータの立ち上がり信号が検出されると、信号線１４０のデータ検出信号を「Ｈ」レベルにする。また、データ検出回路６４０は、信号線１４０のデータ検出信号が「Ｈ」レベルにされてから８周期の時間が経過すると、信号線１４０のデータ検出信号を「Ｌ」レベルにする。
【００６５】
測定制御回路６３０は、シフトレジスタ群１０１に保持されているレジスタ値を取得して、このレジスタ値を解析するものである。すなわち、測定制御回路６３０は、信号線７２１を介してテスタ７００から制御信号入力端子６１２に入力されたｓｙｎｃ送出開始信号を、信号線６３２を介して入力すると、信号線１３０の制御信号を「Ｈ」レベルにする。また、測定制御回路６３０は、信号線１０３を介してシフトレジスタ群１０１からレジスタ値をシリアルに読み出した後に、信号線１３０の制御信号を「Ｌ」レベルにする。また、測定制御回路６３０は、シフトレジスタ群１０１からレジスタ値を読み出した後に、信号線１６０のクリア信号を「Ｈ」レベルとし、シフトレジスタ群１０１に保持されているレジスタ値が全てクリアされた後に、信号線１６０のクリア信号を「Ｌ」レベルにする。そして、測定制御回路６３０は、シフトレジスタ群１０１から読み出されたレジスタ値に基づいて解析された解析結果（ｔＳＨ測定結果）を、信号線６３１を介して解析結果出力端子６１３に出力する。すなわち、測定制御回路６３０は、受信部のデータ位相品質としてｔＳＨを測定して、その結果を解析結果出力端子６１３に出力する。
【００６６】
測定結果出力装置８００は、測定対象ＬＳＩ６００の解析結果出力端子６１３から出力されたｔＳＨ測定結果を、信号線８０２を介して解析結果入力端子８０１から入力すると、このｔＳＨ測定結果を出力するものである。例えば、図９に示すヒストグラムを表示することができる。
【００６７】
なお、測定制御回路６３０のアルゴリズムを改良することによって、例えば、受信されたデータにデータの欠損やノイズが含まれている場合に、不要なデータを除去した状態で受信データの品質を評価することが可能となる。
【００６８】
ここで、データ保持回路１００における各信号について図面を参照して詳細に説明する。
【００６９】
図１１は、データ保持回路１００における各信号に関するタイミングチャートを示す図である。
【００７０】
データ１２２は、信号線１２０を介してシフトレジスタ群１０１に入力される測定対象データである。上述したように、本発明の実施の形態では、シフトレジスタ群１０１に取り込むべきデータ１２２を過不足なくシフトレジスタ群１０１に格納するため、取り込むべきターゲットとなるデータ１２２をｓｙｎｃデータとする。そして、ｓｙｎｃデータであるデータ１２２のタイミングをソフトウェアにより制御する。また、データ１２２は、テスタまたは送信側のＬＳＩから発信される。なお、テスタ７００からデータ１２２が送出される前に、測定制御回路６３０にテスタ７００からｓｙｎｃ送出開始信号が送信される。
【００７１】
Ｒｅｇｉｓｔｅｒ＿ｅｎａｂｌｅ＿ｆｗ信号（１３１）は、信号線１３０を介して測定制御回路６３０から論理積演算回路４００に入力される信号であり、ソフトウェアにより制御される信号である。具体的に、Ｒｅｇｉｓｔｅｒ＿ｅｎａｂｌｅ＿ｆｗ信号（１３１）は、ｓｙｎｃデータが送出される前に「Ｈ」レベルに設定され、測定制御回路６３０によりシフトレジスタ群１０１からレジスタ値が読み出された後に「Ｌ」レベルに設定される。また、Ｒｅｇｉｓｔｅｒ＿ｅｎａｂｌｅ＿ｆｗ信号（１３１）は、テスタ７００から送信されるｓｙｎｃ送出開始信号をトリガにアクティブとなる。
【００７２】
Ｒｉｓｅｅｄｇｅ＿ｄｅｔｅｃｔ＿ｄａｔａ信号（１４１）は、信号線１４０を介してデータ検出回路６４０から論理積演算回路４００に入力される信号である。具体的には、Ｒｉｓｅｅｄｇｅ＿ｄｅｔｅｃｔ＿ｄａｔａ信号（１４１）は、データ検出回路６４０によりデータ１２２の立ち上がり信号が検出されると「Ｈ」レベルに設定され、「Ｈ」レベルが設定されてから８周期の時間が経過すると「Ｌ」レベルに設定される。なお、「Ｈ」レベルに設定されてから「Ｌ」レベルに設定されるまでの時間については、ｓｙｎｃデータの周期に応じて変更される。本発明の実施の形態では、ｓｙｎｃデータが８周期の場合を示す。
【００７３】
Ｓｙｎｃ＿ｄｅｔｅｃｔ＿ｄａｔａ信号（１５１）は、信号線１５０を介して論理積演算回路４００からシフトレジスタ群１０１に入力される信号であり、シフトレジスタ群１０１を動作状態とするための信号である。具体的には、Ｓｙｎｃ＿ｄｅｔｅｃｔ＿ｄａｔａ信号（１５１）は、Ｒｅｇｉｓｔｅｒ＿ｅｎａｂｌｅ＿ｆｗ信号（１３１）およびＲｉｓｅｅｄｇｅ＿ｄｅｔｅｃｔ＿ｄａｔａ信号（１４１）が「Ｈ」レベルに設定されている場合には、「Ｈ」レベルが設定される。このように、論理積演算回路４００からシフトレジスタ群１０１に「Ｈ」信号が入力されている場合には、シフトレジスタ群１０１が動作状態となる。
【００７４】
Ｒｅｇｉｓｔｅｒ＿ｃｌｅａｒ＿ｆｗ信号（１６１）は、信号線１６０を介して測定制御回路６３０からシフトレジスタ群１０１に入力される信号であり、ソフトウェアにより制御される信号である。Ｒｅｇｉｓｔｅｒ＿ｃｌｅａｒ＿ｆｗ信号（１６１）が「Ｈ」レベルに設定されると、シフトレジスタ群１０１に保持されているレジスタ値が全てクリアとなる。そして、シフトレジスタ群１０１に保持されているレジスタ値が全てクリアされた後に、Ｒｅｇｉｓｔｅｒ＿ｃｌｅａｒ＿ｆｗ信号（１６６）が「Ｌ」レベルに戻り、次の測定に備える。
【００７５】
図１２は、データ保持回路１００を用いて信号を測定する場合における構成例を示す図である。この例では、測定対象ＬＳＩ６００に備えられている測定制御回路６３０を用いずに、外部の測定装置８１０を用いて測定を行う例を示す。この測定装置８１０としては、例えば、パソコン等を用いることができる。その他の構成については、図１０に示す構成と同様であるため、ここでの説明を省略する。
【００７６】
測定装置８１０は、信号線１０４を介してシフトレジスタ群１０１からレジスタ値をシリアルに読み出しを行う。すなわち、シフトレジスタ群１０１から測定装置８１０にレジスタ値が直接転送される。そして、レジスタ値が転送された測定装置８１０において、レジスタ値に基づいて解析が行われる。このように、外部の測定装置８１０を用いて測定を行うことによって、内部の測定制御回路の処理能力が不足している場合であっても、レジスタ値に基づいた解析を行うことができる。なお、シフトレジスタ群１０１からのレジスタ値をテスタに直接転送し、そのテスタにおいてレジスタ値の解析を行わせるようにしてもよい。
【００７７】
図１３は、データ保持回路１００を用いて信号を測定する場合における構成例を示す図である。この例で示す基板８５１上において、データ保持回路１００が備えられている測定対象ＬＳＩ６００のデータ入力端子６１１が、信号線８６１を介して高速通信を行う別チップであるＬＳＩ８５０の送信データ端子８６０に接続されている。また、ＬＳＩ８５０の制御信号出力端子８７０が、信号線８７１を介して制御信号入力端子６１２に接続されている。その他の構成については、図１０に示す構成と同様であるため、ここでの説明を省略する。
【００７８】
従来では、このようなセット基板上での容量やインピーダンスを正確に見積もることが難しく、実システムにおいて受信されたデータの品質を評価することは不可能であった。しかしながら、ＬＳＩ９００からのｓｙｎｃ送出開始信号を測定対象ＬＳＩ６００が受け取り、シフトレジスタ群１０１をアクティブにした後に、図１１に示す各信号により、シフトレジスタ群１０１に取り込んだ値を測定対象ＬＳＩ６００内で解析して、解析されたｔＳＨ測定結果を、信号線８０２を介して解析結果出力端子６１３に出力することによって、実システムにおいて受信されたデータの品質を評価することが可能である。
【００７９】
なお、図１０に示す例と同様に、ディフェクト等の不要データを除去して、受信データの品質を評価することも可能である。これをセットの出荷テスト組み込むことによって、出荷時のテスト漏れを防ぐことができる。
【００８０】
次に本発明の実施の形態における測定制御回路６３０の動作について図面を参照して説明する。
【００８１】
図１４は、測定制御回路６３０によるｔＳＨ算出処理の処理手順を示すフローチャートである。
【００８２】
最初に、測定制御回路６３０は、周期ｉ、位相ｊ、トグル出現回数カウンタＮ（ｊ）を「０」に初期化する（ステップＳ９０１）。このトグル出現回数カウンタＮ（ｊ）は、位相ｊにおけるトグルの出現回数を計数するための変数である。続いて、測定制御回路６３０は、シフトレジスタ群１０１に取り込まれたレジスタ値を読み出し、読み出された各レジスタ値を取得する（ステップＳ９０２）。
【００８３】
続いて、取得された各レジスタ値において、周期ｉおよび位相ｊに対応する位置にトグルが存在するか否かを判断する（ステップＳ９０３）。周期ｉおよび位相ｊに対応する位置にトグルが存在する場合には（ステップＳ９０３）、トグル出現回数カウンタＮ（ｊ）をカウントアップする（ステップＳ９０４）。一方、周期ｉおよび位相ｊに対応する位置にトグルが存在しない場合には（ステップＳ９０３）、ステップＳ９０５に進む。
【００８４】
続いて、位相ｊが定数ｎであるか否かが判断される（ステップＳ９０５）。なお、本発明の実施の形態では、定数ｎは８とする。位相ｊが定数ｎでない場合には（ステップＳ９０５）、位相ｊに「１」が加算され（ステップＳ９０７）、ステップＳ９０３に戻る。
【００８５】
位相ｊが定数ｎである場合には（ステップＳ９０５）、位相ｊを「０」として（ステップＳ９０６）、周期ｉが定数ｍであるか否かが判断される（ステップＳ９０８）。なお、本発明の実施の形態では、定数ｍは８とする。周期ｉが定数ｍでない場合には（ステップＳ９０８）、周期ｉに「１」が加算され（ステップＳ９１０）、ステップＳ９０３に戻る。
【００８６】
周期ｉが定数ｍである場合には（ステップＳ９０８）、シフトレジスタ群１０１から取得された各レジスタ値について、全ての解析が終了したことになる。このため、トグル出現回数カウンタＮ（ｊ）に基づいて統計処理を行い、標準偏差を求めることによってｔＳＨを算出する（ステップＳ９０９）。例えば、図９に示すように、ヒストグラムに基づいて統計処理が行われる。続いて、算出されたｔＳＨの値を算出する（ステップＳ９１１）。
【００８７】
なお、本発明の実施の形態では、ｍ＝ｎ＝８の場合を例にして説明したが、５ＧＨｚ等の場合にｔＳＨを正確に測定するために、ｎ＝６４やｎ＝１２８等のように非常に高精度に制御されたクロック群が必要となる。
【００８８】
なお、本発明の実施の形態において測定されるｔＳＨは、次の（１）乃至（４）を合わせた値が測定されることになる。
（１）出力チップやテスタ装置が発生する送信側のジッタ
（２）伝送路のチャネルエラー（ケーブル、基板、ソケット等に起因するジッタ）
（３）受信ＬＳＩチップ内部のインタポーザー基板で生じるジッタ
（４）測定用レジスタ群のｔＳＨ（クロックを駆動するＰＬＬに起因するジッタ等）
【００８９】
また、本発明の実施の形態における測定方法では、図１０および図１２に示すフリップフロップ回路６２０のｔＳＨを直接測定していない。しかしながら、図１０および図１２に示すように、フリップフロップ回路６２０に供給されるクロック信号は、シフトレジスタ群１０１に供給されるクロック信号を生成する多相クロック生成回路３００から生成されている。このため、例えば、多相クロック生成回路３００内のＰＬＬのジッタの増加によって、フリップフロップ回路６２０のクロックにジッタ異常等が発生した場合でも、シフトレジスタ群１０１のｔＳＨ値を測定することによって、異常値を検出することが可能である。
【００９０】
また、ｓｙｎｃパターンとして、単純な「１」または「０」を繰り返すパターンではなく、ＰＲＢＳ（Pseudo Random Binary Sequence）等伝送信号の符号間干渉を考慮したテストパターンを導入することによって、さらに厳しい条件における受信信号品質を評価することができる。なお、この場合には、ＰＲＢＳ長に応じてシフトレジスタ群１０１におけるｍを大きくし、計測する周期の数を大きくする必要がある。
【００９１】
さらに、ループバックテストと本発明の実施の形態におけるテストとを併用することによって、送信側のジッタ（ｔＪ）とｔＳＨとを合わせた値を評価することができるため、（ｔＪ＋ｔＳＨ）−ｔＳＨ＝ｔＪとなる。これにより、テスト対象チップの送信側のジッタ量も併せて評価することができる。
【００９２】
以上で示したように、本発明の実施の形態によれば、送信部側の信号を使用しないため、送信部のジッタ等のノイズを除き純粋な受信部側のｔＳＨを測定することができる。
【００９３】
また、ＡＴＥ等を用いた入力データ、クロック間のタイミング調整が不要になるため、高価な高速試験用テスタが不要となる。
【００９４】
さらに、クロックの位相を動かして検証の合否（ｐａｓｓ／ｆａｉｌ）判定を行わず、一度にデータをサンプリングするため、テスト時間を短縮することができる。
【００９５】
また、受信されたデータのトグル位置を測定制御回路等によって総合的に解析することにより、受信部分のｔＳＨを正確にテストすることが可能となる。例えば、ＣＰＵ等の測定制御回路のアルゴリズムを改良することによって、受信されたデータに異常値が含まれている場合等のように特殊なケースを除いた評価が可能となる
【００９６】
さらに、チップ単体のテストのみならず、実セットシステムにＬＳＩが実装された状態において、受信データの品質をテストすることが可能となり、不良品の選別を確実に行うことができる。
【００９７】
また、Ｓｙｎｃ信号をＰＲＢＳ等に変更することによって、所望の符号間干渉を持った信号の評価が容易に可能である。
【００９８】
さらに、内部ループバックテストを同時に行うことによって、送信側のジッタ量も評価することができる。
【００９９】
すなわち、本発明の実施の形態によれば、高価な高速試験用テスタを使わずに、高速かつ低コストでテストすることができるとともに、受信部のｔＳＨを高精度にテストすることができる。
【０１００】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【０１０１】
すなわち、請求項１乃至３において、信号品質測定装置は、例えば測定対象ＬＳＩ６００および６０１に対応する。
【０１０２】
また、請求項１、４、５において、複数のシフトレジスタは、例えばシフトレジスタ２８０乃至２８７に対応する。また、多相クロック信号供給回路は、例えば多相クロック生成回路３００に対応する。また、測定対象データ入力手段は、例えばデータ入力端子６１１に対応する。
【０１０３】
また、請求項１または４において、データ位相品質測定手段は、例えば測定制御回路６３０に対応する。
【０１０４】
また、請求項４において、半導体集積回路は、例えば基板８５１に形成されている半導体集積回路に対応する。また、第１の半導体集積回路は、例えばＬＳＩ８５０に対応する。また、測定対象データ出力手段は、例えば送信データ端子８６０に対応する。また、第２の半導体集積回路は、例えば測定対象ＬＳＩ６００に対応する。また、データ位相品質出力手段は、例えば解析結果出力端子６１３に対応する。
【０１０５】
また、請求項５または６において、データ保持回路は、例えばデータ保持回路１００に対応する。
【０１０６】
また、請求項７または８において、取得する手順は、例えばステップＳ９０２に対応する。また、検出する手順は、例えばステップＳ９０３に対応する。また、測定する手順は、例えばステップＳ９０９に対応する。
【０１０７】
なお、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。
【図面の簡単な説明】
【０１０８】
【図１】データ保持回路１００の構成例を模式的に示すブロック図である。
【図２】シフトレジスタ群１０１を構成するレジスタであるレジスタｒ００（２００）を示す図である。
【図３】多相クロック生成回路３００の構成例を示すブロック図である。
【図４】１周期のデータ１２１と、クロック信号ＣＬＫ＿φ０（３５０）乃至φ７（３５７）との関係を示すタイミングチャートである。
【図５】１周期のデータに対応するクロック信号およびｔＳＨとの関係を概略的に示す図である。
【図６】シフトレジスタ群１０１を構成する各レジスタに保持されるデータの順序を模式的に示す図である。
【図７】各レジスタに保持されているｓｙｎｃデータ、および、その１周期のデータに対応するｔＳＨ５００を模式的に示す図である。
【図８】信号線１２０を介して入力されるｓｙｎｃデータと、シフトレジスタ群１０１に保持されているｓｙｎｃデータとの関係を模式的に示す図である。
【図９】トグル出現回数（Ｎ）と、位相（ｊ）との関係についてのヒストグラムを示す図である。
【図１０】データ保持回路１００を用いて信号を測定する場合における構成例を示す図である。
【図１１】データ保持回路１００における各信号に関するタイミングチャートを示す図である。
【図１２】データ保持回路１００を用いて信号を測定する場合における構成例を示す図である。
【図１３】データ保持回路１００を用いて信号を測定する場合における構成例を示す図である。
【図１４】測定制御回路６３０によるｔＳＨ算出処理の処理手順を示すフローチャートである。
【符号の説明】
【０１０９】
１００  データ保持回路
１０１  シフトレジスタ群
２８０〜２８７  シフトレジスタ
３００  多相クロック生成回路
３１０  クロック生成器
３２０  位相比較器
３４１〜３４８  遅延器
４００  論理積演算回路
６００、６０１  測定対象ＬＳＩ
６１１  データ入力端子
６１２  制御信号入力端子
６１３  解析結果出力端子
６２０  フリップフロップ回路
６３０  測定制御回路
６４０  データ検出回路
７００  テスタ
７１０  データ出力端子
７２０  制御信号出力端子
８００  測定結果出力装置
８０１  解析結果入力端子
８１０  測定装置
８５０  ＬＳＩ
８５１  基板
８６０  送信データ端子
８７０  制御信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2009092624.tif 000014
【図１３】
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【図１４】
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