(57)【要約】【課題】ＳＯＩ基板において半導体層の膜厚が異なる領域にＳＴＩ型素子分離領域の形状がそれぞれ最適化され、ＳＴＩ型素子分離領域の位置ずれが抑制されて微細化が容易であると共に構造の異なるＳＴＩ型素子分離領域の形成が容易な半導体装置を提供する。【解決手段】半導体層は、第１の半導体層１０３ａからなる薄膜領域と、第１の半導体層１０３ａ上に第２の半導体層１０７が積層されてなる厚膜領域と、アライメントマーク領域とを備え、薄膜領域は第１のＳＴＩ型素子分離領域１０４ａを有し、厚膜領域は第２のＳＴＩ型素子分離領域を有し、アライメントマーク領域は第２のＳＴＩ型素子分離領域の位置決めをする際に使用するアライメントマークを有することを特徴とする半導体装置。【選択図】図５
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【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とが積層してなるＳＯＩ基板上に形成された半導体装置であって、
前記半導体層は、第１の半導体層からなる薄膜領域と、前記第１の半導体層上に第２の半導体層が積層されてなる厚膜領域と、前記第１の半導体層上に第２の半導体層が積層されてなるアライメントマーク領域とを備え、
前記薄膜領域は、前記半導体層の前記絶縁層と反対面から形成された第１のＳＴＩ型素子分離領域を有し、
前記厚膜領域は、前記半導体層の前記絶縁層と反対面から形成された第２のＳＴＩ型素子分離領域を有し、
前記アライメントマーク領域は、前記第２のＳＴＩ型素子分離領域の位置決めをする際に使用するアライメントマークを有することを特徴とする半導体装置。
【請求項２】
前記アライメントマークは、前記第１の半導体層に埋め込んで形成した絶縁体を底部とし、前記第２の半導体層の開口を側面部とする段部を用いて形成されたパターンであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のＳＴＩ型素子分離領域は、前記アライメントマークによって、前記第１のＳＴＩ型素子分離領域に対する相対位置決めがなされていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の底部が前記絶縁層と接触している一方、前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の底部が前記絶縁層と接触していないことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記アライメントマークを形成する、前記第１の半導体層に埋め込んで形成した絶縁体が、前記ＳＯＩ基板中の絶縁層と接触していることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体と、前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の構造が異なることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体には、スピンコート法で形成した絶縁膜が含まれていることを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記薄膜領域に、メモリセルが形成されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記メモリセルに保持されているデータをアクセスする際に使用するセンスアンプ回路が、前記厚膜領域に形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とが積層してなるＳＯＩ基板上に形成された半導体装置の製造方法であって、
前記半導体層の第１の領域に第１のＳＴＩ型素子分離領域を形成する工程と、
前記第１の領域を被覆する第１のマスク層を形成する工程と、
前記第１のマスク層に被覆されていない前記半導体層上に半導体膜を積層し、前記半導体層の第２の領域を形成する工程と、
前記第１のマスク層を除去した後に、前記第１の領域と前記第２の領域とを被覆する第２のマスク層を形成する工程と、
前記第２の領域上の前記第２のマスク層に開口パターンを形成する工程と、
前記開口パターンを用いて第２のＳＴＩ型素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１及び第２の領域にわたって前記第２のマスク層の上面が概略平坦であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体層上に前記半導体膜を積層する工程が、エピタキシャル法を用いてシリコン膜を形成する工程であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の領域内に設けられたアライメントマーク領域に、前記第１のＳＴＩ型素子分離領域を形成する工程によって、絶縁体を埋め込む工程と、
前記絶縁体の上部に、前記半導体層上に積層した半導体膜を用いて段部を形成する工程と、
前記段部からの反射光を用いて、前記第２の領域に前記開口パターンを形成する際のアライメントを行う工程とを有することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
ＣＶＤ法により前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程と、
ＣＶＤ法により形成した絶縁膜とスピンコート法により形成した絶縁膜を含む積層膜を用いて前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程とを有することを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記スピンコート法により形成した絶縁膜がＳＯＧ膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程と、
前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程とが異なる工程の組み合わせであることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に半導体デバイスを形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高性能化に伴い、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上にデバイスを形成した半導体装置の開発が行われている。ＳＯＩ基板は、支持基板上に設けられた絶縁層と、この絶縁層上に設けられた半導体層（シリコン等）とを有しており、この半導体層の部分にデバイスに使用されるトランジスタ等が形成される。
【０００３】
このようなＳＯＩ基板を使用した半導体装置が特許文献１及び２に開示されている。特許文献１には、電位がフローティング型のＭＯＳトランジスタを用いたキャパシタレスＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が開示されている。一方、特許文献２には、完全空乏型のＭＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が開示されている。
【０００４】
これらの開示された半導体装置では、所望の電気特性を得るにＳＯＩ基板の半導体層部分の膜厚が２種類（薄膜領域及び厚膜領域）となるように加工されている。そして、薄膜領域においては、主にメモリセル部分が形成され、厚膜領域においては、主にメモリセルへのデータの入出力の回路機能を有した周辺回路部分が形成されている。
【０００５】
ところで、上述のように半導体層の膜厚の異なる領域が形成されているＳＯＩ基板を用いた従来の半導体装置では、それぞれの膜厚の異なる半導体層にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離領域を形成する場合に以下のような問題があった。
【０００６】
図２２（ａ）は、ＳＴＩ型の素子分離領域まで形成した段階での従来の半導体装置の断面図である。図２２（ａ）に示すように、半導体装置２２０は、支持基板２０１上に設けられた絶縁層２０２と、この絶縁層２０２上に設けられた半導体層２０３とを備えたＳＯＩ基板２００から概略構成されている。また、半導体層２０３は膜厚の薄い領域Ａと膜厚の厚い領域Ｂとの二つの領域から概略形成されている。なお、半導体装置２２０の説明のため、半導体層２０３は、領域Ａの半導体層２０３ａと領域Ｂの半導体層２０３ｂとそれぞれ記載する。
【０００７】
半導体装置２２０は、支持基板２０１の裏面からＳＯＩ基板表面までの厚さが領域ＡにおいてはＤａ、領域ＢにおいてはＤｂとなっている。また、半導体層２０３ａ，２０３ｂには、絶縁膜からなるＳＴＩ型素子分離領域２０４ａ，２０４ｂがそれぞれ形成されている。なお、領域Ｂでは、半導体層２０３ｂの膜厚は、ＳＴＩ型素子分離領域２０４ｂの膜厚よりも厚く形成されており、ＳＴＩ型素子分離領域２０４ｂの底部は絶縁層２０２に接触していない。これにより、半導体装置２２０は、半導体層２０３ｂに所定の電圧を印加することで半導体層２０３ｂの電位を容易に固定することができる。
【０００８】
図２２（ａ）に示すような半導体装置２２０を形成するには、例えば特許文献２等に開示された公知の方法により、半導体層２０３の厚さが異なるＳＯＩ基板２００を用意する。そして、図２２（ｂ）に示すように、半導体層２０３上にフォトレジスト膜２０８を形成し、このフォトレジスト膜２０８を露光してレジストパターン形成後に領域Ａ及びＢにそれぞれＳＴＩ型素子分離領域２０４（２０４ａ，２０４ｂ）を一括して形成すればよい。
【０００９】
ところで、半導体装置の高微細化に伴い、半導体装置の製造に用いられるステッパー露光装置には高解像度が要求されている。そして、このような高解像度を得るために、ステッパー露光装置には、短波長光源と大開口数レンズとが適用されており、焦点深度も同時に浅くなっている。このため、高解像度のステッパー露光装置を用いた露光工程では、露光対象物の表面の平坦化が重要となっている。
【００１０】
しかしながら、ＳＯＩ基板２００は、領域Ａ及びＢの支持基板２０１から半導体層表面までの膜厚ＤａとＤｂとが異なる。これにより、フォトレジスト膜２０８の表面にも段差が生じてしまうため、領域Ａ及びＢに同時にＳＴＩ型素子分離領域２０４ａ，２０４ｂを露光する際にフォーカスのずれが発生してしまう。したがって、設計値通りの寸法のパターンを領域Ａ及びＢの両方同時に形成することが困難となる。すなわち、半導体層２０３の厚さが異なるＳＯＩ基板２００に、フォトレジスト膜２０８をマスクとして微細なＳＴＩ型素子分離領域２０４を同時に形成することが困難であるという問題があった。なお、半導体装置の微細化が進むに従って、上述したような露光の際のフォーカスずれがパターン形成に与える影響は大きくなる。
【００１１】
そこで、上述した問題を解決するために、半導体層２０３の領域Ａ及びＢのＳＴＩ型素子分離領域２０４ａ及び２０４ｂを別々に形成することが考えられる。しかしながら、その場合には、以下のような別の問題があった。
【００１２】
図２３は、厚膜領域ＢにＳＴＩ型素子分離領域を形成した後に薄膜領域Ａに絶縁膜層を形成した半導体装置を示す断面模式図である。ここで、半導体装置においてＳＴＩ型素子分離領域の形成は、半導体層に凹部パターンを設けて絶縁体を埋め込み、表面を平坦化する手法が一般的である。以下、その場合の問題点について説明する。
【００１３】
図２３に示すような半導体装置２３０の製造方法は、先ず、領域ＢにのみＳＴＩ型素子分離領域２０４ｂを形成する。次に、ＳＯＩ基板２００の半導体層２０３（２０３ａ，２０３ｂ）の表面全体にシリコン酸化膜（ＳｉＯ２）２０５とシリコン窒化膜（Ｓｉ３Ｎ４）２０６とを形成する。次に、領域ＡのＳＴＩ型素子分離形成領域に相当する部分のシリコン酸化膜２０５とシリコン窒化膜２０６とを図示しないフォトレジスト膜をマスクとしてエッチングで除去することにより、開口部を形成する。なお、フォトレジスト膜の露光は、領域Ａのみであることから前述したようなフォーカスずれの問題は発生しない。次に、形成した開口部の半導体層２０３ａを除去することにより、開口部２０９を形成する。最後に、シリコン酸化膜等の絶縁膜２０７をシリコン窒化膜（Ｓｉ３Ｎ４）２０６上に形成すると共に開口部２０９の内部を充填することによって半導体装置２３０が製造される。
【００１４】
このように形成された半導体装置２３０は、次工程においてＳＯＩ基板２００上に残存している不要な絶縁膜２０７、シリコン窒化膜２０６、シリコン酸化膜２０５が除去されて、図２２に示すような半導体装置２２０が製造される。ここで、ＳＯＩ基板２００上の残存膜は、当該ＳＯＩ基板２００の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化することにより除去される。
【００１５】
しかしながら、上述のように領域Ａと領域ＢとのＳＯＩ基板２００の厚さの差（ＤａとＤｂ）を反映して、領域Ａと領域ＢとではＣＭＰ法によって研磨するための対象となるＳＯＩ基板２００までの厚さが異なっている。このため、領域Ａ又は領域Ｂの占める面積の割合がＳＯＩ基板２００全体の面積に比較して極端に小さい場合を除いて、ＣＭＰ法で半導体装置２３０の表面全体を平坦化するのは困難である。例えばキャパシタレスＤＲＡＭを形成するような場合だと、領域Ａと領域Ｂとの総面積比は６：４程度であり、複数の領域Ａと領域Ｂとが混在した配置となる。このため、ＣＭＰ法によって半導体装置２３０の表面を均一に平坦化しようとしても、ＣＭＰ研磨後の膜厚（ＳＯＩ基板裏面から最表面の膜までの厚さ）は一様に揃うことなく、隣接した領域の影響によりばらついてしまう。したがって、ＳＯＩ基板２００上で均一な形状のＳＴＩ型素子分離領域２０４ａ，２０４ｂを形成するのが難しく、微細化の進展を阻害する要因となっていた。すなわち、半導体層２０３の厚さが異なるＳＯＩ基板２００に、ＣＭＰ法を用いて微細なＳＴＩ型素子分離領域２０４ａ，２０４ｂを別々に形成することが困難であるという問題があった。
【００１６】
また、領域Ａと領域ＢとのＳＴＩ型素子分離領域２０４ａ，２０４ｂを別々に形成する場合には、ＳＴＩ型素子分離領域２０４ａを形成するためのフォトレジスト膜に対する露光時のアライメント方法の問題があった。すなわち、領域Ａと領域ＢとのＳＴＩ型素子分離パターン２０４ａ，２０４ｂ間の相対位置を保つには、先に形成したＳＴＩ型素子分離領域２０４ｂのパターンの位置を基準として、このＳＴＩ型素子分離領域２０４ｂのパターンにアライメント（位置合せ）を行うことが好ましい。
【００１７】
そこで、領域ＢのＳＴＩ型素子分離領域２０４ｂパターンの位置を基準として、領域ＡのＳＴＩ型素子分離領域２０４ａ形成のためのフォトレジスト膜の形成（露光）を行った場合、領域ＢのＳＴＩ型素子分離領域２０４ｂはすでに形成済みであるため、ＳＴＩ型素子分離領域２０４ｂと半導体層２０３ｂの表面高さはほぼ同じとなっている。そして、領域ＡのＳＴＩ型素子分離領域２０４ａ形成のためのフォトレジスト膜の露光時には、ＳＴＩ型素子分離領域２０４ｂ上にシリコン酸化膜２０５とシリコン窒化膜２０６と図示しないフォトレジスト膜とが積層されて形成されている。
【００１８】
したがって、アライメントの際にはこの複数の膜を透過して、ＳＴＩ型素子分離領域２０４ｂのパターンを用いて形成されているアライメントマークの位置を検出する必要があった。しかしながら上部に複数の膜が形成された状態では、段差がほとんど無い状態のアライメントマークの位置を精度良く検出するのは困難であった。従って、アライメントずれを起こしやすく、半導体装置の微細化を阻害する要因の一つとなっていた。
【特許文献１】特開２００３−６８８７７号公報
【特許文献２】特開２００５−１９４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上記の課題を解決するためになされたものであって、ＳＯＩ基板において半導体層の膜厚が異なる領域にＳＴＩ型素子分離領域の形状がそれぞれ最適化され、ＳＴＩ型素子分離領域の位置ずれが抑制されて微細化が容易であると共に構造の異なるＳＴＩ型素子分離領域の形成が容易な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とが積層してなるＳＯＩ基板上に形成された半導体装置であって、前記半導体層は、第１の半導体層からなる薄膜領域と、前記第１の半導体層上に第２の半導体層が積層されてなる厚膜領域と、前記第１の半導体層上に第２の半導体層が積層されてなるアライメントマーク領域とを備え、前記薄膜領域は、前記半導体層の前記絶縁層と反対面から形成された第１のＳＴＩ型素子分離領域を有し、前記厚膜領域は、前記半導体層の前記絶縁層と反対面から形成された第２のＳＴＩ型素子分離領域を有し、前記アライメントマーク領域は、前記第２のＳＴＩ型素子分離領域の位置決めをする際に使用するアライメントマークを有することを特徴とする。
【００２１】
本発明の半導体装置によれば、半導体層が膜厚の異なる薄膜領域と厚膜領域とを備えており、それぞれの領域にＳＴＩ型素子分離領域が別々に形成される構成となっている。これにより、半導体層の膜厚が異なる領域に第１及び第２のＳＴＩ型素子分離領域の形状がそれぞれ最適化された半導体装置を提供することができる。また、本発明の半導体装置によれば、第２のＳＴＩ型素子分離領域の位置決めをするためのアライメントマークを有するアライメントマーク領域を有している。このため、後に形成する第２のＳＴＩ型素子分離領域を精度良く形成することが出来る。これにより、別々に形成するＳＴＩ型素子分離の位置ずれを抑制できると共に、微細化することが容易となる。
【００２２】
また、本発明の半導体装置は、前記アライメントマークが、前記第１の半導体層に埋め込んで形成した絶縁体を底部とし、前記第２の半導体層の開口を側面部とする段部を用いて形成されたパターンであることが好ましく、前記第２のＳＴＩ型素子分離領域が前記アライメントマークによって前記第１のＳＴＩ型素子分離領域に対する相対位置決めがなされていることが好ましい。
【００２３】
本発明の半導体装置によれば、アライメントマークが第２の半導体層の開口を側面部とする段部から構成されている。このため、第２のＳＴＩ型素子分離領域の形成時にこの段部からなるアライメントマークの位置を精度良く検出することができる。これにより、第２のＳＴＩ型素子分離領域を第１のＳＴＩ型素子分離領域に対して正確に位置決めすることができる。
【００２４】
さらに、本発明の半導体装置は、前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の底部が前記絶縁層と接触している一方、前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の底部が前記絶縁層と接触していないことが好ましく、前記アライメントマークを形成する前記第１の半導体層に埋め込んで形成した絶縁体が、前記ＳＯＩ基板中の絶縁層と接触していることが好ましい。
【００２５】
本発明の半導体装置によれば、厚膜領域に形成される第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の底部が絶縁層に接触しない構成となっている。これにより、厚膜領域の半導体層に所定の電圧を印加することで厚膜領域の半導体層の電位を容易に固定することができる半導体装置を提供することができる。
【００２６】
更にまた、本発明の半導体装置は、前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体と、前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体の構造が異なることが好ましく、前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体には、スピンコート法で形成した絶縁膜が含まれていることが好ましい。
【００２７】
本発明によれば、このような構成を有するため、半導体層の膜厚が異なる領域それぞれに最適化された、構造の異なるＳＴＩ型素子分離領域を有する半導体装置を容易に提供することができる。
【００２８】
また、本発明の半導体装置は、前記薄膜領域に、メモリセルが形成されていることが好ましく、前記メモリセルに保持されているデータをアクセスする際に使用するセンスアンプ回路が、前記厚膜領域に形成されていることが好ましい。
【００２９】
本発明の半導体装置によれば、メモリセルが薄膜領域に形成される構成となっている。このため、メモリセルはキャパシタレス型のセルとすることができ、フローティング型のＭＯＳトランジスタを構成することができる。
また、センスアップ回路部が厚膜領域に形成される構成となっているため、動作中にＭＯＳトランジスタのしきい値電圧の変動が起きない安定した回路動作を可能とすることができる。
【００３０】
本発明の半導体基板の製造方法は、支持基板と、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とが積層してなるＳＯＩ基板上に形成された半導体装置の製造方法であって、前記半導体層の第１の領域に第１のＳＴＩ型素子分離領域を形成する工程と、前記第１の領域を被覆する第１のマスク層を形成する工程と、前記第１のマスク層に被覆されていない前記半導体層上に半導体膜を積層し、前記半導体層の第２の領域を形成する工程と、前記第１のマスク層を除去した後に、前記第１の領域と前記第２の領域とを被覆する第２のマスク層を形成する工程と、前記第２の領域上の前記第２のマスク層に開口パターンを形成する工程と、前記開口パターンを用いて第２のＳＴＩ型素子分離領域を形成する工程とを有することを特徴とする。
【００３１】
本発明の半導体装置の製造方法によれば、半導体層の膜厚が異なる領域を有するＳＯＩ基板上に、ＳＴＩ法を用いて第１及び第２のＳＴＩ型素子分離領域を形成する場合に、別々に形成する構成とした。これにより、露光工程における焦点深度の問題が生じないため、容易に微細化することができる。
【００３２】
また、本発明の半導体装置の製造方法は、前記第１及び第２の領域にわたって前記第２のマスク層の上面が概略平坦であることが好ましく、前記半導体層上に前記半導体膜を積層する工程が、エピタキシャル法を用いてシリコン膜を形成する工程であることが好ましい。
【００３３】
本発明の半導体装置の製造方法によれば、第１及び第２の領域にわたって第２のマスク層の上面が概略平坦に構成されている。このため、ＣＭＰ法等を用いて研磨するための面に対して下地の半導体層の段差の影響が及ばないため、ＳＴＩ型素子分離領域の形状をＳＯＩ基板全体に渡って均一に加工することが出来る。これにより、半導体装置の微細化を進めるのが容易な半導体装置の製造方法を提供することができる。
【００３４】
さらに、本発明の半導体装置の製造方法は、前記第２の領域内に設けられたアライメントマーク領域に、前記第１のＳＴＩ型素子分離領域を形成する工程によって、絶縁体を埋め込む工程と、前記絶縁体の上部に、前記半導体層上に積層した半導体膜を用いて段部を形成する工程と、前記段部からの反射光を用いて、前記第２の領域に前記開口パターンを形成する際のアライメントを行う工程と、を有することが好ましい。
【００３５】
本発明の半導体装置の製造方法によれば、半導体層の膜厚の異なる領域に第１及び第２のＳＴＩ型素子分離領域を別々に形成する場合において、アライメントマーク領域に形成した半導体膜からなる段部からの反射光を用いて第２の領域に開口パターンを形成する際のアライメントを行うことができる。これにより、第１のＳＴＩ型素子分離領域に対して第２のＳＴＩ型素子分離領域の位置精度を向上することができる。したがって、別々に形成する第１及び第２のＳＴＩ型素子分離領域の位置ずれを抑制することが出来ると共に、微細化を進めることが容易な半導体装置の製造方法を提供することができる。
【００３６】
更にまた、本発明の半導体装置の製造方法によれば、ＣＶＤ法により前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程と、ＣＶＤ法により形成した絶縁膜とスピンコート法により形成した絶縁膜を含む積層膜を用いて前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程とを有することが好ましく、前記スピンコート法により形成した絶縁膜がＳＯＧ膜であることが好ましく、前記第１のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程と、前記第２のＳＴＩ型素子分離領域を構成する埋め込み絶縁体を形成する工程と、が異なる工程の組み合わせであることが好ましい。
【００３７】
本発明の半導体装置の製造方法によれば、第１のＳＴＩ型素子分離領域と第２のＳＴＩ型素子分離領域を別々に形成するため、それぞれのＳＴＩ型素子分離領域の工程の変更が容易となる。これにより、半導体層の膜厚が異なる領域のそれぞれに最適化された、構造の異なるＳＴＩ型素子分離領域を容易に形成することが出来る。これにより製造コストを抑制できると共に、より微細化に適した半導体装置を容易に形成可能な半導体装置の製造方法を提供することができる。
【発明の効果】
【００３８】
以上説明したように、本発明の半導体装置によれば、ＳＯＩ基板において半導体層の膜厚が異なる領域にＳＴＩ型素子分離領域の形状がそれぞれ最適化され、ＳＴＩ型素子分離領域の位置ずれが抑制されて微細化が容易であると共に構造の異なるＳＴＩ型素子分離領域の形成が容易な半導体装置を提供することができる。
【００３９】
また、本発明の半導体装置の製造方法によれば、ＳＯＩ基板において半導体層の膜厚が異なる領域にＳＴＩ型素子分離領域の形状がそれぞれ最適化され、ＳＴＩ型素子分離領域の位置ずれが抑制されて微細化が容易であると共に構造の異なるＳＴＩ型素子分離領域の形成が容易な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照して本発明の適用した実施形態を詳細に説明する。また、以下の実施形態に係る半導体装置の製造方法については、当該製造方法により製造される半導体装置とともに説明する。尚、以下の図は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００４１】
＜第１実施形態＞
図１は、本発明を適用した第１の実施形態である半導体装置を示す断面模式図である。また、図２〜図１６は、本実施形態の半導体装置の製造方法を示す工程断面図である。先ず、本実施形態の半導体装置の構成について説明する。
【００４２】
本実施形態の半導体装置１は、図１に示すように、支持基板１０１と、この支持基板１０１上に設けられた絶縁層１０２と、この絶縁層１０２上に設けられた半導体層１０３とが積層してなるＳＯＩ基板１００上に形成されており、半導体層１０３は膜厚の薄い半導体層（第１の半導体層）１０３ａを有する薄膜領域と膜厚の厚い半導体層１０３ｂを有する厚膜領域との二つの領域から概略形成されている。また、以下の説明では、半導体層１において半導体層１０３の薄膜領域を領域Ａと、厚膜領域を領域Ｂと示す。
【００４３】
（領域Ａ）
領域Ａでは、半導体層１０３ａは、厚さ２０ｎｍ程度のシリコン（Ｓｉ）から形成されている。また、半導体層１０３ａの導電型は、特に限定されるものではなく適宜選択できるものであるが、本実施形態では説明のためにＰ型を例示する。なお、領域Ａにおいて、ＳＯＩ基板１００の厚さ（支持基板１０１と絶縁層１０２と半導体層１０３ａとの厚さ）は、Ｄａとする。
【００４４】
半導体層１０３ａには、図１に示すように、第１のＳＴＩ型素子分離領域１０４ａが設けられている。この第１のＳＴＩ型素子分離領域１０４ａは、シリコン酸化膜からなる埋め込み絶縁体から構成されている。第１のＳＴＩ型素子分離領域１０４ａは、半導体層１０３ａの絶縁層１０２と反対面から形成されると共に半導体層１０３ａと等しい厚さを有している。また、第１のＳＴＩ型素子分離領域１０４ａの上面は、半導体層１０３ａの表面高さと概略一致するように形成されている。そして、第１のＳＴＩ型素子分離領域１０４ａを構成する埋め込み絶縁体の底部は、絶縁層１０２と接触するように形成されている。
【００４５】
また、半導体層１０３ａには、図１に示すように、第１のＳＴＩ型素子分離領域１０４ａの間の領域に、トランジスタのソース・ドレイン領域１１５が形成されている。このソース・ドレイン領域１１５は、第１のＳＴＩ型素子分離領域と同様に半導体層１０３ａの絶縁層１０２と反対面から形成されている。また、当該ソース・ドレイン領域１１５の底面は、絶縁層１０２と接触するように形成されていてもよい。なお、ソース・ドレイン領域１１５は、特に限定されるものではないが、本実施形態では、半導体層１０３ａをＰ型とするため、リン等のＮ型不純物のイオン投入によりＮ型に形成されていることが好ましい。
【００４６】
半導体体層１０３ａ上には、シリコン酸化膜等からなるゲート絶縁膜１１３が積層されて形成されており、このゲート絶縁膜１１３上には、リン等の不純物を導入した多結晶シリコン膜からなるゲート電極１１４が形成されている。ソース・ドレイン領域１１５は、ゲート電極１１４の側面両側の部分に位置している。また、ゲート絶縁膜１１３及びゲート電極１１４を被覆するように、シリコン酸化膜等からなる層間絶縁膜１１６が積層して形成されており、この層間絶縁膜１１６上には、アルミニウム（ＡＬ）、銅（Ｃｕ）、タングステン（Ｗ）等からなる配線層１１８が形成されている。さらに、ソース・ドレイン領域１１５と配線層１１８とを接続すると共に、タングステン等からなるコンタクトプラグ１１７がゲート絶縁膜１１３と層間絶縁膜１１６とを貫通して形成されている。更にまた、層間絶縁層１１６と配線層１１８とを被覆するように絶縁膜１１９が積層されて形成されている。これにより、半導体装置１において、領域Ａがメモリセル領域となっている。
【００４７】
（領域Ｂ）
領域Ｂについては、領域Ａとの相違点についてのみ説明する。
領域Ｂでは、半導体層１０３ｂは、図１に示すように、厚さ２０ｎｍ程度の半導体層１０３ａの上に選択エピタキシャル成長法等の選択性を有する成膜手段によって形成されたシリコンからなる半導体膜（第２の半導体層、以下、区別明確化のために「エピ成長膜」と記す）１０７が積層されて構成されている。エピ成長膜１０７の厚さは特に限定されるものでなく、適宜選択することができるものである。また、選択性を有する半導体膜の成膜手段もエピタキシャル成長法には限定されない。また、領域Ｂにおいて、ＳＯＩ基板１００の厚さ（支持基板１０１と絶縁層１０２と半導体層１０３ａとエピ成長膜１０７との厚さ）は、Ｄｂとする。なお、図１では、説明のためにエピ成長膜１０７と半導体層１０３ａとの間に境界線を記載したが、実際にはエピ成長膜１０７と半導体層１０３ａは一体化しており明確な境界線は存在しない。
【００４８】
半導体層１０３ｂには、図１に示すように、シリコン酸化膜からなる第２のＳＴＩ型素子分離領域１０４ｂが設けられている。この第２のＳＴＩ型素子分離領域１０４ｂは、シリコン酸化膜からなる埋め込み絶縁体から構成されている。第２のＳＴＩ型素子分離領域１０４ｂは、半導体層１０３ｂの絶縁層１０２と反対面から形成されると共に半導体層１０３ｂよりも小さい厚さを有している。また、第２のＳＴＩ型素子分離領域１０４ｂの上面は、半導体層１０３ｂの表面高さと概略一致するように形成されている。そして、第２のＳＴＩ型素子分離領域１０４ｂを構成する埋め込み絶縁体の底部は、絶縁層１０２と接触しないように形成されている。
【００４９】
また、半導体層１０３ｂには、図１に示すように、第２のＳＴＩ型素子分離領域１０４ｂの間の領域に、トランジスタのソース・ドレイン領域１１５が形成されている。このソース・ドレイン領域１１５は、第２のＳＴＩ型素子分離領域１０４ｂと同様に半導体層１０３ｂの絶縁層１０２と反対面から形成されている。また、当該ソース・ドレイン領域１１５の底面は、絶縁層１０２と接触しないように形成されている。これにより、半導体装置１において、領域Ｂが周辺領域となっている。
【００５０】
以上説明したような構成を有する半導体装置１は、半導体層１０３ｂに所定の電圧を印加することで半導体層１０３ｂの電位を容易に固定することができる。次に、本実施形態の半導体装置の製造方法について説明する。
【００５１】
本実施形態の半導体装置１の製造方法は、ＳＯＩ基板上の半導体層上の一部に第１のマスクパターンを形成して薄膜領域とする工程と、第１のマスクパターンを用いて第１のＳＴＩ型素子分離領域を形成すると共に、第１のマスクパターンを用いてアライメントマーク用の、埋め込み絶縁体を半導体層に形成してアライメントマーク領域とする工程と、第１のマスクパターンを除去した後に、薄膜領域を被覆する第２のマスク層を形成する工程と、第２のマスク層に被覆されていない半導体層上に選択エピタキシャル成長法によりエピ成長膜を積層して厚膜領域を形成する工程と、第２のマスク層を除去した後に、薄膜領域と厚膜領域とを被覆する第３のマスク層をアライメントマーク領域に形成することによって、アライメントマーク用の埋め込み絶縁体上の第３のマスク層にアライメントマークを形成する工程と、アライメントマークを用いて第２のＳＴＩ型素子分離領域のアライメントを行う工程と、第３のマスク層の厚膜領域に第３のマスクパターンを形成する工程と、第３のマスクパターンを用いて第２のＳＴＩ型素子分離領域を形成する工程と、第３のマスクパターンを除去する工程とから概略構成されている。以下、各工程について詳細に説明する。
【００５２】
（第１のマスクパターンを形成して薄膜領域とする工程）
先ず、ＳＯＩ基板上の半導体層上の一部に第１のマスクパターンを形成して薄膜領域とする工程では、支持基板１０１、絶縁層１０２、半導体層１０３ａの３層から構成されているＳＯＩ基板１００を準備する。この段階ではＳＯＩ基板１００の表面となる半導体層１０３ａの表面は平坦であり、半導体層１０３ａの膜厚が、ＳＯＩ基板全体に渡って形成されている。なお、本実施系形態を説明するため、最終的に薄膜領域となる部分を領域Ａ、最終的に厚膜領域となる部分を領域Ｂとする。またこれらの領域とは別に、第３のマスクパターンを形成する工程におけるアライメントの際に使用するアライメントマークを配置するための領域（領域Ｃとする）が設けられている。ＳＴＩ形成法を用いて、領域Ａに第１のＳＴＩ型素子分離領域１０４ａを形成し、領域Ｃの半導体層１０３ａに埋め込んで形成したアライメントマーク用の埋め込み絶縁体１０４ｃを形成する。
【００５３】
具体的には、先ず、図２に示すように、半導体層１０３ａの表面に厚さ１０ｎｍ程度のシリコン酸化膜１３０と、厚さ１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１３１を形成する。次に、パターニングしたフォトレジスト膜（図示せず）をマスクとしてドライエッチングを行い、後述する第１のＳＴＩ型素子分離領域１０４ａを形成する場所にシリコン酸化膜１３０及びシリコン窒化膜１３１とからなる第１のマスクパターンＰ１を形成する。この第１のマスクパターンＰ１が形成された領域が薄膜領域、すなわち領域Ａとなる。
【００５４】
（第１のＳＴＩ型素子分離領域の形成工程）
次に、第１のマスクパターンＰ１を用いて第１のＳＴＩ型素子分離領域１０４ａを形成すると共に、第１のマスクパターンＰ１を用いてアライメントマーク用の埋め込み絶縁体１０４ｃを半導体層に形成してアライメントマーク領域（領域Ｃ）とする工程を説明する。先ず、第１のマスクパターンＰ１をマスクとして半導体層１０３ａのエッチングを行い、開口部に対応した溝１３２を形成する。半導体層１０３ａのエッチングはＳＯＩ基板１００中の絶縁層１０２の表面が露出した時点で終了するように調節する。
【００５５】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン酸化膜（ＳｉＯ２）を溝１３２内部に充填するように形成した後に、ＣＭＰ法を用いて表面の平坦化を行う。次に、シリコン窒化膜１３１とシリコン酸化膜１３０の除去を行うと、図３に示すように、半導体層１０３ａ内を絶縁体で埋め込んだ第１のＳＴＩ型素子分離領域１０４ａとアライメントマーク用の埋め込み絶縁体１０４ｃとが形成される。なお、第１のＳＴＩ型素子分離領域１０４ａ及びアライメントマーク用の埋め込み絶縁体１０４ｃの表面は、半導体層１０３ａの表面高さと概略一致するようにＣＭＰ研磨条件を調整する。
【００５６】
ここで、アライメントマーク用の埋め込み絶縁体１０４ｃが形成された領域がアライメントマーク領域、すなわち領域Ｃとなる。そして、このアライメントマーク用の埋め込み絶縁体１０４ｃが、後に第２のＳＴＩ型素子分離領域１０４ｂを形成するための第３のマスクパターンＰ３を露光する際に使用するアライメントマークの土台となる。ここで、アライメントマークは、露光時におけるアライメントを実行するための特定の形状をしたパターンであり、ＳＯＩ基板１００上におけるマークの位置を、反射回折光等を利用して検出することにより、アライメントを実行する。なお、領域Ａおよび領域Ｃ共に、形成された第１のＳＴＩ型素子分離領域１０４ａを構成する埋め込み絶縁体及び、アライメントマーク用の埋め込み絶縁体１０４ｃは絶縁層１０２と接触している。
【００５７】
（第２のマスク層の形成工程）
次に、第１のマスクパターンＰ１を除去した後に、薄膜領域（領域Ａ）を被覆する第２のマスク層Ｍ２を形成する工程を説明する。先ず、第１のＳＴＩ型素子分離領域１０４ａ及びアライメントマーク用の埋め込み絶縁体１０４ｃの上面と、半導体層１０３ａの表面とを被覆するように、厚さ１０ｎｍ程度のシリコン酸化膜１０５と、厚さ２００ｎｍ程度のシリコン窒化膜１０６とを積層して形成する。次に、図４に示すように、薄膜の半導体層１０４ａを形成する領域Ａにのみ、これらのシリコン酸化膜１０５とシリコン窒化膜１０６とが積層してなる第２のマスク層Ｍ２が残るようにパターニングを行う。パターニングにはフォトレジスト膜（図示せず）をマスクとして、ドライエッチングを行えばよい。なお、支持基板１０１の裏面からシリコン窒化膜１０６表面までの厚さはＤｂで表される。
【００５８】
（エピ成長膜の形成工程）
次に、第２のマスク層Ｍ２に被覆されていない半導体層１０３ａ上に選択エピタキシャル成長法によりエピ成長膜１０７を積層して厚膜領域（領域Ｂ）を形成する工程を説明する。先ず、図５に示すように、選択エピタキシャル成長法を用いてエピ成長膜１０７を形成する。このエピ成長膜１０７は、第２のマスク層Ｍ２に被覆されておらず、半導体層１０３ａの表面が露出している部分にのみ選択的に形成される。この際のエピ成長膜１０７の表面高さはシリコン窒化膜１０６の表面高さ（厚さＤｂ）と概略同等になるようにする。そして、エピ成長膜１０７と半導体層１０３ａとを併せた膜が厚膜領域である領域Ｂ及びアライメントマーク領域である領域Ｃの新たな半導体層１０３ｂとなる。
【００５９】
ところで、図５においては、説明のためにエピ成長膜１０７と半導体層１０３ａとの間に境界線を記載したが、実際にはエピ成長膜１０７と半導体層１０３ａとは一体化しており明確な境界線は存在しない。また、エピ成長膜１０７の膜厚を変更したい場合には、図４に示すように第２のマスク層Ｍ２の形成工程で形成したシリコン窒化膜１０６の膜厚を所望の膜厚に変更して形成し、図５に示すエピ成長膜１０７とシリコン窒化膜１０６との表面高さが同等になるようにすれば良い。
【００６０】
なお、図５に示すように、領域Ｃにおいては、半導体層１０３ａのシリコン表面が露出している部分にのみ、エピ成長膜１０７が積層して形成される。この際、エピ成長膜１０７は、アライメントマーク用の埋め込み絶縁体１０４ｃ上には成長しない。しかしながら、エピ成長膜１０７は、横方向にも膜が成長するので、アライメントマーク用の埋め込み絶縁体１０４ｃの上面の端部にはエピ成長膜１０７が横方向に成長する。したがって、この横方向に成長したエピ成長膜１０７同士が接触しないように、アライメントマーク用の埋め込み絶縁体１０４ｃの幅をあらかじめ調整して形成しておく。
【００６１】
（第３のマスク層及びアライメントマークの形成工程）
次に、第２のマスク層Ｍ２を除去した後に、薄膜領域（領域Ａ）と厚膜領域（領域Ｂ）とを被覆する第３のマスク層Ｍ３をアライメントマーク領域（領域Ｃ）に形成することによって、アライメントマーク用の埋め込み絶縁体１０４ｃ上の第３のマスク層Ｍ３にアライメントマークを形成する工程を説明する。先ず、図６に示すように、熱酸化法を用いてシリコン表面が露出している部分に厚さ１０ｎｍ程度のシリコン酸化膜１０８を形成する。次に、厚さ１００ｎｍ程度のシリコン窒化膜１０９をＣＶＤ法によって領域Ａ，Ｂ，Ｃの全面に形成する。これにより、シリコン酸化膜１０８とシリコン窒化膜１０９とからなる第３のマスク層Ｍ３が形成される。なお、領域Ｃにおいては、アライメントマーク用の埋め込み絶縁体１０４ｃの幅がシリコン窒化膜１０９の膜厚の２倍よりも十分に広くなるように設定しておくことにより、シリコン窒化膜１０９が充填されていない凹部１１０が形成される。そして、この凹部１１０がアライメントマークとして機能する。すなわち、アライメントマークは、エピ成長膜１０７の開口を側面部とし、半導体層１０３ａに埋め込んで形成した埋め込み絶縁体１０４ｃの上面を底部とする凹部（段部）１１０から構成されたパターンである。
【００６２】
（アライメント工程）
次に、アライメントマーク（凹部１１０）を用いて第２のＳＴＩ型素子分離領域１０４ｂのアライメントを行う工程について説明する。先ず、シリコン窒化膜１０９上にフォトレジスト膜１３５の塗布を行う。次に、領域Ｂに形成する第２のＳＴＩ型素子分離領域１０４ｂのパターンを有するフォトマスクを使用して露光を行う。
【００６３】
この際、領域Ｃにはシリコン窒化膜１０９による凹部１１０がアライメントマークとして形成されているため、フォトレジスト膜１３５が凹部１１０の内部に充填された状態でも、露光の際のアライメント処理を確実に行うことができる。すなわち、一般的にレーザー光線を照射して、その反射回折光によりアライメントマークの位置を特定する手法が用いられているが、フォトレジスト膜１３５を透過したレーザー光線は、凹部１１０の側面部分により容易に反射回折光が得られるので、アライメントマーク位置の検出を容易に行うことが可能となる。ここで、凹部１１０の幅は、特に限定されるものではなく、シリコン窒化膜１０９が完全に充填されて埋め込まれた状態になっていなければ良い。さらに、アライメント位置検出の手段に応じて、凹部１１０の幅が最適な寸法となるように、最初に形成するアライメントマーク用の埋め込み絶縁体１０４ｃの幅を調節しておくと、より好ましい。このように、領域Ｃのアライメントマークとなる凹部１１０を利用して、先に領域Ａに形成した第１のＳＴＩ型素子分離領域１０４ａとの相対的な位置を正確に合わせることが可能となる。
【００６４】
（第３のマスクパターン形成する工程）
次に、第３のマスク層Ｍ３の厚膜領域（領域Ｂ）に第３のマスクパターンＰ３を形成する工程について説明する。先ず、前述したアライメント後に、図７に示すように、フォトレジスト膜１３５に対して露光及び現像処理を行い、開口部１３６を形成する。
【００６５】
次に、フォトレジスト膜１３５をマスクとして、領域Ｂのシリコン窒化膜１０９及びシリコン酸化膜１０８からなる第３のマスク層Ｍ３のエッチングを行い、その後フォトレジスト膜１３５は除去する。このようにして、図８に示すような第３のマスクパターンＰ３を形成する。
【００６６】
（第２のＳＴＩ型素子分離領域の形成工程）
次に、第３のマスクパターンＰ３を用いて第２のＳＴＩ型素子分離領域１０４ｂを形成する工程を説明する。先ず、パターンが形成されたシリコン窒化膜１０９を第３のマスクパターンＰ３としてエピ成長膜１０７を有する半導体層１０３ｂのエッチングを行う。これにより、図８に示すように、領域Ｂに第２のＳＴＩ型素子分離領域１０４ｂを形成するための溝１１１を形成する。なお、この溝１１１の底面が絶縁層１０２に接触しないように、エッチングの時間を調整する。最後に、溝１１１の内部をＣＶＤ法等によりシリコン酸化膜で充填することにより、第２のＳＴＩ型素子分離領域１０４ｂを形成する。
【００６７】
（第３のマスクパターンの除去工程）
次に、第３のマスクパターンＰ３を除去する工程について説明する。先ず、図９に示すように、ＣＭＰ法を用いてシリコン窒化膜１０９の表面の平坦化を行う。なお、この工程により領域Ｃの凹部１１０の内部にもシリコン酸化膜１１２が充填される。また、ＣＭＰ法の実施に際して、本実施形態においては図８に示すように領域Ａ、Ｂ、Ｃ間でＳＯＩ基板１００裏面から最表面層までの厚さは同等なので、均一に平坦化された表面を容易に形成することができる。
【００６８】
次に、領域Ｂにおけるシリコン酸化膜からなる第２のＳＴＩ素子分離領域１０４ｂの表面部分がシリコン酸化膜１０８と表面高さが概略一致するようにウェットエッチングで除去する。次に、シリコン窒化膜１０９と領域Ａのシリコン窒化膜１０６とをウェットエッチングにより除去する。次に、シリコン酸化膜１０５，１０８をウェットエッチングにより除去する。これにより、領域Ｃにおいては、第２のＳＴＩ素子分離領域１０４ｂの表面部分のシリコン酸化膜の除去の際に、シリコン窒化膜１０９の凹部１１０に充填されて残っていたシリコン酸化膜１１２も除去される。したがって、図１０に示すように、最終的にアライメントマーク用の埋め込み絶縁体１０４ｃの表面が露出する。
【００６９】
以上のようにして、半導体層の膜厚が異なる領域Ａ，Ｂを有するＳＯＩ基板１００上に、ＳＴＩ法を用いて第１及び第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂを形成する場合に、ＳＴＩ型素子分離領域の形状をＳＯＩ基板１００全体にわたって均一に加工することができる。また、最初に形成した第１のＳＴＩ型素子分離領域１０４ａに対して、第２のＳＴＩ型素子分離領域１０４ｂを精度良くアライメントを行うことができるため、第１及び第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂの位置ずれを抑制することができる。
【００７０】
なお、第２のＳＴＩ型素子分離領域１０４ｂを形成した後に、以下の一般的な工程を経ることにより、半導体装置１を製造することができる。
【００７１】
先ず、図１１に示すように、シリコン酸化膜等でゲート絶縁膜１１３を形成した後に、リン等の不純物を導入した多結晶シリコン膜を用いて、ゲート電極１１４を形成する。なお、領域Ｃではアライメントマーク用の埋め込み絶縁体１０４ｃの表面を完全に覆うようにゲート電極１１４のパターンを形成する。これは、後の工程でアライメントマーク用の埋め込み絶縁体１０４ｃの段部側面からのパターン剥がれ等を防止するためである。また、領域ＡとＢにおいてはＳＯＩ基板表面までの高さが異なるので、ゲート電極１１４のパターニングは領域ＡとＢを別々に分けて行うことが好ましい。なお、以降の工程においては領域Ｃのアライメントマークは使用しないので、図面への記載を省略する。
【００７２】
次に、図１２に示すように、リン等のＮ型不純物のイオン注入を行い、トランジスタのソース・ドレイン領域１１５を形成する。ここで、ＣＭＯＳ回路を形成する場合には、イオン注入の際に、フォトレジスト膜で形成したマスクパターンを用いて、ボロン等のＰ型不純物を導入する領域を形成し、Ｐ型とＮ型の両方のソース・ドレイン領域を形成すればよい。なお、この本実施形態においては半導体層１０３ａ，１０３ｂがＰ型であるとしたので、Ｐチャネル型のトランジスタを形成する場合には、ゲート電極を形成するまでの段階で、事前にトランジスタを形成する領域にＮ型のウェルを設けておく。
【００７３】
次に、図１３に示すように、シリコン酸化膜等を用いて層間絶縁膜１１６を形成する。層間絶縁膜１１６には、下地のＳＯＩ基板表面の高さを反映して、領域Ａ、Ｂ間で段差が形成される。このままの状態ではＣＭＰ法による平坦化で一様な高さに加工することは困難なので、まず、図１４に示すように、パターニングしたフォトレジスト膜（図示せず）をマスクとして用いて領域Ｂの外縁部１１６ａのみを残すように、領域Ｂの層間絶縁膜１１６の一部を除去する。この際、領域Ｂの層間絶縁膜１１６を除去した部分の表面高さは領域Ａの層間絶縁膜１１６の表面高さと概略一致するように調節する。次に、ＣＭＰ法を用いて表面の平坦化を行う。ＣＭＰ法の実施前に残っているのは、層間絶縁膜１１６ａの部分のみであり、ＳＯＩ基板１００の表面全体に対する面積が小さいので、ＣＭＰ法の実施により容易に平坦な表面を得ることができる。
【００７４】
次に、図１５に示すように、ソース・ドレイン領域１１５と接続するコンタクトプラグ１１７を、タングステン（Ｗ）等で形成する。ゲート電極１１４に接続するコンタクトプラグも同様に形成する（図示せず）。
【００７５】
次に、図１６に示すように、アルミニウム（ＡＬ）、銅（Ｃｕ）、タングステン等を用いて、コンタクトプラグ１１７と接続する配線層１１８を形成する。次に、表面保護用の絶縁膜１１９等を形成すれば、半導体装置１が完成する。また、必要に応じて、配線層１１８上にさらに別の配線層を設けてもよい。この半導体装置１は、以上の製造方法で明らかなように、ＳＯＩ基板１００裏面からの厚さがＤａの薄膜領域（領域Ａ）と、ＳＯＩ基板１００裏面からの厚さがＤｂの厚膜領域（領域Ｂ）の２種類の半導体層の膜厚を有したデバイスとなっている。本実施形態の製造方法を適用することにより、微細化が進んだ場合においても、２種類の半導体層の膜厚を有した半導体装置１を容易に製造することが可能となる。
【００７６】
以上説明したように、本実施形態の半導体装置１によれば、半導体層１０３が膜厚の異なる薄膜領域（領域Ａ）と厚膜領域（領域Ｂ）とを備えており、それぞれの領域に第１又は第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂが別々に形成される構成となっている。これにより、半導体層１０３の膜厚が異なる領域Ａ，Ｂに第１又は第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂの形状がそれぞれ最適化された半導体装置１を提供することができる。
【００７７】
また、本実施形態の半導体装置１は、半導体層１０３が半導体層１０３ａ上にエピ成長膜１０７が積層されてなるアライメントマーク領域（領域Ｃ）を備え、アライメントマーク領域Ｃは、第１のＳＴＩ型素子分離領域１０４ａと同時に形成されたアライメントマーク用の埋め込み絶縁体１０４ｃ上にアライメントマーク（凹部１１０）を有する構成となっており、さらに、第２のＳＴＩ型素子分離領域１０４ｂがアライメントマーク（凹部１１０）によって位置決めされている構成となっている。このため、本実施形態の半導体装置１は、半導体層１０３の膜厚の異なる領域Ａ，ＢにＳＴＩ型の素子分離領域１０４ａ，１０４ｂを別々に形成しても、アライメントマーク（凹部１１０）を用いたアライメントによって、後に形成する第２のＳＴＩ型素子分離領域１０４ｂを精度良く形成することが出来る。これにより、別々に形成するＳＴＩ型素子分離１０４ａ，１０４ｂの位置ずれを抑制できると共に、微細化することが容易となる。
【００７８】
更にまた、本実施形態の半導体装置１によれば、厚膜領域（領域Ｂ）に形成される第２のＳＴＩ型素子分離領域１０４ｂを構成する埋め込み絶縁体の底部が絶縁層１０２に接触しない構成となっている。これにより、厚膜領域Ｂの半導体層１０３ｂに所定の電圧を印加することで厚膜領域Ｂの半導体層１０３ｂの電位を容易に固定することができる半導体装置１を提供することができる。
【００７９】
本実施形態の半導体装置１の製造方法によれば、半導体層１０３の膜厚が異なる領域Ａ，Ｂを有するＳＯＩ基板１００上に、ＳＴＩ法を用いて第１及び第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂを形成する場合に、別々に形成する構成とした。これにより、露光工程における焦点深度の問題が生じないため、容易に微細化することができる。また、ＣＭＰ法等を用いて研磨するための面に対して下地の半導体層１０３の段差の影響が及ばないため、ＳＴＩ型素子分離領域１０４ａ，１０４ｂの形状をＳＯＩ基板１００全体に渡って均一に加工することが出来る。これにより、半導体装置１の微細化を進めるのが容易な半導体装置１の製造方法を提供することができる。
【００８０】
また、本実施形態の半導体装置１の製造方法によれば、半導体層１０３の膜厚の異なる領域Ａ，Ｂに第１及び第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂを別々に形成する場合において、アライメントマーク領域（領域Ｃ）に形成されたアライメントマーク（凹部１１０）を用いて第１のＳＴＩ型素子分離領域１０４ａに対して第２のＳＴＩ型素子分離領域１０４ｂの位置精度を向上することができる。したがって、別々に形成する第１及び第２のＳＴＩ型素子分離領域１０４ａ，１０４ｂの位置ずれを抑制することが出来ると共に、微細化を進めることが容易な半導体装置１の製造方法を提供することができる。
【００８１】
以上のように、本実施形態の半導体装置１によれば、ＳＯＩ基板１００において半導体層１０３の膜厚が異なる領域Ａ，ＢにＳＴＩ型素子分離領域１０４ａ，１０４ｂの形状がそれぞれ最適化され、ＳＴＩ型素子分離領域１０４ａ，１０４ｂの位置ずれが抑制されて微細化が容易である半導体装置１を提供することができる。
【００８２】
また、本実施形態の半導体装置１の製造方法によれば、ＳＯＩ基板１００において半導体層の膜厚が異なる領域Ａ，ＢにＳＴＩ型素子分離領域１０４ａ，１０４ｂの形状がそれぞれ最適化され、ＳＴＩ型素子分離領域１０４ａ，１０４ｂの位置ずれが抑制されて微細化が容易である半導体装置１の製造方法を提供することができる。
【００８３】
＜第２の実施形態＞
図１７は、本発明を適用した第２の実施形態である半導体装置を示す断面模式図である。また、図１８〜図２０は、本実施形態の半導体装置の製造方法を示す工程断面図である。先ず、本実施形態の半導体装置の構成について説明する。
【００８４】
本実施形態の半導体装置２は、図１７に示すように、第２のＳＴＩ型素子分離領域１０４ｄの構造が、前述の第１の実施形態の第２のＳＴＩ型素子分離領域１０４ｂと異なるものであり、その他の構成については第１の実施形態と同じである。したがって、本実施形態の半導体装置２について、以下詳細に説明し、第１の実施形態と同じ部分については同じ参照符号を記載すると共に説明を省略する。
【００８５】
先ず、本実施形態の半導体装置２の構成について説明する。厚膜領域である領域Ｂに設けられた第２のＳＴＩ型素子分離領域１０４ｄは、半導体層１０３ｂに形成された溝１１１の内部がシリコン酸化膜１５０で完全に充填されておらずに、シリコン酸化膜１５０で内壁を被覆された溝１１１にＳＯＧ（スピンオンガラス）層１５１が充填されて形成されている。なお、ＳＯＧ層１５１は、溶液状の絶縁体であり、ポリシラザン（Ｐｏｌｙｓｉｌａｚａｎｅ）等の材料が一般的に知られている。
【００８６】
第２の実施形態においては、半導体装置２は、領域ＡとＢにおいて、第１のＳＴＩ型素子分離領域と第２のＳＴＩ型素子分離領域との構造を異なるものとした。領域Ｂでは、図８に示すように、第２のＳＴＩ型素子分離領域１０４ｄを形成する溝１１１が深く、そのアスペクト比は、図２に示すように、領域Ａの溝１３２よりも大きな値となる。従って、微細化が進んだ場合に、第１の実施形態のように単層のシリコン酸化膜のみで溝１１１の内部を充填するのが困難となるため、ボイド（空洞）が出来やすくなるという問題がある。そこで、本実施形態においては、図１７に示すように、第２のＳＴＩ型素子分離領域１０４ｄをシリコン酸化膜１５０とＳＯＧ層１５１との二層構造とすることにより、ボイドの発生を抑えることができるため、容易に微細化を進めることができる。なお、領域Ａの第１のＳＴＩ型素子分離領域１０４ａについてもシリコン酸化膜とＳＯＧ層との二層構造とすることも可能であるが、工程数が増えてしまうという問題がある。そこで、本実施形態のように、領域Ａ，Ｂの第１及び第２のＳＴＩ型素子分離領域１０４ａ，１０４ｄの構造を違ったものとして、それぞれ最適化して形成することで、製造コストの増加を抑制することができる。
【００８７】
次に、第２の実施形態である半導体装置２の製造方法について説明する。先ず、第１の実施形態の、第３のマスクパターンＰ３を用いて第２のＳＴＩ型素子分離領域１０４ｂを形成する工程において、図８に示すように、領域Ｂに第２のＳＴＩ型素子分離領域１０４ｄを形成するための溝１１１を形成するまでは、同様の工程で形成する。
【００８８】
次に、図１８に示すように、シリコン酸化膜１５０を、領域Ｂの溝１１１内部を完全には充填しない膜厚にて形成する。領域Ｃについてはアライメントマークとしての使用は先の工程で既に終了しているので、シリコン酸化膜１５０で溝１１０内部が完全に充填されても問題は無い。
【００８９】
次に、図１９に示すように、ＳＯＧ（スピンオンガラス）層１５１をスピンコート法によって塗布して溝１１１の内部を完全に充填する。ＳＯＧ層１５１は、塗布により形成した後に、４００〜９００℃程度の温度でベーク処理を行うことで固体化する。
【００９０】
次に、図２０に示すように、ＣＭＰ法を用いて表面の研磨を行う。以降の工程においては、第１の実施形態の図１０〜１６と同様に製造することで、半導体装置２が完成する。
以上説明したように、本実施形態の半導体装置２の製造方法を適用することで、半導体層の膜厚が異なる領域Ａと領域Ｂとで第１のＳＴＩ型素子分離領域１０４ａと第２のＳＴＩ型素子分離領域１０４ｂとの構造が異なる場合にも、半導体装置２を容易に製造することができる。
【００９１】
以上、説明したように、本実施形態の半導体装置２によれば、第２のＳＴＩ型素子分離領域１０４ｄを構成する埋め込み絶縁体が、溝１１１の内面に形成された熱酸化膜（シリコン酸化膜１５０）とこの熱酸化膜（シリコン酸化膜１５０）を覆うＳＯＧ層１５１とから構成されている。このため、半導体層１０３の膜厚が異なる領域Ａ，Ｂそれぞれに最適化された、構造の異なるＳＴＩ型素子分離領域１０４ａ，１０４ｄを有する半導体装置２を提供することができる。
【００９２】
本実施形態の半導体装置２の製造方法によれば、半導体層１０３の膜厚が異なる領域Ａ，Ｂのそれぞれに最適化された、構造の異なるＳＴＩ型素子分離領域１０４ａ，１０４ｄを容易に形成することが出来る。これにより製造コストを抑制できると共に、より微細化に適した半導体装置２を容易に形成可能な半導体装置２の製造方法を提供することができる。
【００９３】
＜第３の実施形態＞
本発明を適用する場合には、先に説明した領域Ａ、Ｂ、Ｃの半導体チップ上における具体的なレイアウトについては特に制約は無く、所望の位置に各領域を配置することができる。一例として、キャッシュメモリとしてＤＲＡＭを備えたＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）チップに本発明を適用した第３の実施形態について説明する。
なお、ＭＰＵチップはＳＯＩ基板上に形成されている。
【００９４】
図２１は、本発明を適用した第３の実施形態であるＭＰＵチップのレイアウトを示す平面図である。また、図２１に示すように、本実施形態では、同一の回路パターンを有するＭＰＵチップ３００が２個隣接して配置されている。この隣接するＭＰＵチップ３００の間には、パッケージへの組立てに際して、チップ個片への切断（ダイシング）を行うためのダイシングライン３１０が設けられている。
【００９５】
ＭＰＵチップ３００の内部には、図２１に示すように、ロジック回路部３０１と、キャッシュメモリとして機能するＤＲＡＭの複数のメモリセル部３０２とが設けられている。このメモリセル部３０２は、キャパシタレス型のセルとなっており、第1の実施形態で説明した領域Ａの構造とすることで、フローティング型のＭＯＳトランジスタにより構成されている。また、記憶データはＭＯＳトランジスタのしきい値電圧の変化を利用してメモリセル部３０２に保持される。そして、隣接するメモリセル部３０２の中間部分には、センスアンプ回路部３０３がそれぞれ設けられている。このセンスアンプ回路部３０３は、公知の手段により、メモリセル部３０２に、ＭＯＳトランジスタのしきい値電圧の変化として保持されている記憶データを、ロジック回路部３０１で処理できる２値データ（ＨｉｇｈおよびＬｏｗデータ）に変換して入出力する機能を有している。そして、センスアンプ回路部３０３は、第1の実施形態で説明した領域Ｂの構造とすることで、動作中にＭＯＳトランジスタのしきい値電圧の変動が起きず、安定した回路動作が可能となる。
【００９６】
さらに、インターフェース回路部３０４は、センスアンプ回路部３０３とロジック回路部３０１とのデータの送受信の制御を主に行う。そして、ロジック回路部３０１とインターフェース回路部３０４とは共に、第1の実施形態で説明した領域Ｂの構造とすることで、動作中にＭＯＳトランジスタのしきい値電圧の変動が起きず、安定した動作が可能となる。
【００９７】
以上説明したように、ＭＰＵチップ３００の内部では、メモリセル部３０２のみが領域Ａとなっており、他の回路部は領域Ｂの構造となっている。また、ダイシングライン部３１０の一部にはアライメントマーク領域３１１が設けられ、第1の実施形態で説明した領域Ｃの構造となっている。このようにダイシングライン部３１０に領域Ｃを設定してアライメントマークを配置することにより、ＳＯＩ基板上の有効面積を無駄にせずに利用することができる。
【００９８】
また、第３の実施形態で示したように、本発明の領域Ａ、Ｂ、Ｃの配置および、その占有面積比率には特に制約はない。従って所望の回路特性に応じて、各領域のレイアウトを決定した上で、本発明の製造方法を適用することで、高機能の半導体装置を容易に製造することが可能となる。
【００９９】
なお、以上説明した実施形態の各工程で使用する材料等は、上記実施の形態の記載に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更することが可能である。また、上記実施形態において製造する半導体装置が、ＤＲＡＭやＳＲＡＭ等の記憶素子を含まない場合についても本発明を適用することが可能である。
【図面の簡単な説明】
【０１００】
【図１】図１は、本発明を適用した第１の実施形態である半導体装置を示す断面模式図である。
【図２】図２は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図３】図３は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図４】図４は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図５】図５は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図６】図６は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図７】図７は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図８】図８は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図９】図９は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１０】図１０は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１１】図１１は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１２】図１２は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１３】図１３は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１４】図１４は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１５】図１５は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１６】図１６は、第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１７】図１７は、本発明を適用した第２の実施形態である半導体装置を示す断面模式図である。
【図１８】図１８は、第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１９】図１９は、第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図２０】図２０は、第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図２１】図２１は、本発明を適用した第３の実施形態であるＭＰＵチップのレイアウトを示す平面図である。
【図２２】図２２は、従来の半導体装置の製造方法を示す工程断面図である。
【図２３】図２３は、従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１０１】
１，２…半導体装置、１００…ＳＯＩ基板、１０１…支持基板、１０２…絶縁層、１０３…半導体層，１０３ａ…膜厚の薄い半導体層（第１の半導体層），１０３ｂ…膜厚の厚い半導体層、１０４ａ…第１のＳＴＩ型素子分離領域、１０４ｂ，１０４ｄ…第２のＳＴＩ型素子分離領域、１０４ｃ…アライメントマーク用の埋め込み絶縁体、１０５…シリコン酸化膜、１０６…シリコン窒化膜、１０７…エピ成長膜（第２の半導体層）、１０８…シリコン酸化膜、１０９…シリコン窒化膜、１１０…凹部（段部）、１１１…溝、１１２…シリコン酸化膜、１１３…ゲート絶縁膜、１１４…ゲート電極、１１５…ソース・ドレイン領域、１１６…層間絶縁膜、１１６ａ…外縁部、１１７…コンタクトプラグ、１１８…配線層、１１９…絶縁膜、１３０…シリコン酸化膜、１３１…シリコン窒化膜、１３２…溝、１３５…フォトレジスト膜、１３６…開口部、１５０…シリコン酸化膜、１５１…ＳＯＧ層、３００…ＭＰＵチップ、３０１…ロジック回路部、３０２…メモリセル部、３０３…センスアンプ回路部、３０４…インターフェース回路部、３１０…ダイシングライン、３１１…アライメントマーク領域、Ｄａ…薄膜領域（領域Ａ）のＳＯＩ基板の厚さ、Ｄｂ…厚膜領域（領域Ｂ）のＳＯＩ基板の厚さ、Ｍ２…第２のマスク層、Ｍ３…第３のマスク層、Ｐ１…第１のマスクパターン、Ｐ３…第３のマスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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