(57)【要約】【課題】ＢＧＡやＬＧＡ等にＴＳＯＰと互換性を持たせるにあたって、外部接続用端子の配置形状等に基づく不都合を解消する。【解決手段】半導体パッケージ１は、外部接続用端子３を備える第１の主面２ａと、素子搭載部と内部接続用端子とを備える第２の主面２ｂとを有する配線基板２を具備する。配線基板２の素子搭載部上には電極パッドを有する半導体素子８が搭載される。半導体素子８の電極パッドと配線基板２の内部接続用端子とは接続部材を介して電気的に接続される。半導体素子は接続部材と共に封止樹脂層で一体的に封止される。外部接続用端子３Ａ、３Ｂは配線基板２の外形辺のうちの対向する二辺１３ａ、１３ｂに沿って配列されており、かつ端子配列辺１３ａ、１３ｂに向かう方向に伸びた長方形形状を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部接続用端子を備える第１の主面と、素子搭載部と内部接続用端子とを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、
前記配線基板の前記素子搭載部上に搭載され、少なくとも外形の一辺に沿って配列された電極パッドを有する半導体素子と、
前記半導体素子の前記電極パッドと前記配線基板の前記内部接続用端子とを電気的に接続する接続部材と、
前記半導体素子を前記接続部材と共に封止するように、前記配線基板の前記第２の主面上に設けられた封止樹脂層とを具備し、
前記外部接続用端子は前記配線基板の外形辺のうちの対向する二辺に沿って配列されており、かつ前記外部接続用端子が配列された辺に向かう方向に伸びた長方形形状を有することを特徴とする半導体パッケージ。
【請求項２】
外部接続用端子を備える第１の主面と、素子搭載部と内部接続用端子とを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、
前記配線基板の前記素子搭載部上に積層されて搭載され、少なくとも外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備える半導体素子群と、
前記複数の半導体素子の前記電極パッドと前記配線基板の前記内部接続用端子とを電気的に接続する接続部材と、
前記半導体素子群を前記接続部材と共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、
前記外部接続用端子は前記配線基板の外形辺のうちの対向する二辺に沿って配列されており、かつ前記外部接続用端子が配列された辺に向かう方向に伸びた長方形形状を有することを特徴とする半導体パッケージ。
【請求項３】
請求項１または請求項２記載の半導体パッケージにおいて、
さらに、前記外部接続用端子上に配置された突起状端子を具備することを特徴とする半導体パッケージ。
【請求項４】
請求項３記載の半導体パッケージにおいて、
前記長方形形状を有する外部接続用端子の形成ピッチをＰ、短辺の長さをＷ、長辺の長さをＬとしたとき、前記外部接続用端子は０．４Ｐ≦Ｗ≦０．６Ｐ、Ｗ＜Ｌ≦２Ｗの条件を満足する長方形形状を有することを特徴とする半導体パッケージ。
【請求項５】
請求項１ないし請求項４のいずれか１項記載の半導体パッケージにおいて、
前記配線基板の前記第１の主面には、前記外部接続用端子の形成領域を除く内側領域にテスト用端子が設けられていることを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージに関する。
【背景技術】
【０００２】
半導体パッケージの代表的な構造としては、半導体素子を搭載する回路基材としてリードフレームを用いたパッケージ構造（ＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）等）や、回路基材として配線基板を用いたパッケージ構造（ＢＧＡ（ＢＡｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）等）が知られている。ＴＳＯＰ等の半導体パッケージは回路基材として安価なリードフレームを使用しているため、半導体パッケージの低コスト化等に寄与する。
【０００３】
ＴＳＯＰはリードフレーム上に搭載されてインナーリードと電気的に接続された半導体素子を樹脂封止した樹脂封止体とその側面から突出されたアウターリードとを有する。このため、半導体素子を内包する樹脂封止体のサイズはＴＳＯＰのパッケージサイズより小さくなる。従って、搭載される半導体素子の大きさはパッケージサイズより小さくなることが避けられない。このことは実装ボード等に半導体パッケージを実装するにあたって、半導体パッケージの実装ボードに対する占有面積に比べて、実際の半導体素子の形状が小さくなることを意味する。ＮＡＮＤ型フラッシュメモリ等の半導体メモリ素子を搭載した半導体パッケージでは、パッケージサイズに見合った記憶容量が得られない。
【０００４】
ＢＧＡやＬＧＡ等の半導体パッケージは、樹脂封止体のサイズとパッケージサイズとが同じになるため、ＴＳＯＰよりも大きい半導体素子を搭載することができる。ただし、一般的なＢＧＡやＬＧＡでは配線基板の下面側に外部接続用端子がマトリクス状に配列されているため、ＴＳＯＰ用の実装ボード（プリント基板等）をそのまま使用することはできず、ＢＧＡやＬＧＡ用に端子を配置した実装ボードを用いる必要がある。ＴＳＯＰに代えてＢＧＡやＬＧＡを適用する場合には、汎用性の点から既存のＴＳＯＰ用実装ボードにＢＧＡやＬＧＡを実装可能にすることが好ましい。このためにはＢＧＡやＬＧＡの外部接続用端子をＴＳＯＰのアウターリードと同様な配置とする必要がある。
【０００５】
外部接続用端子をＴＳＯＰのアウターリードと同様に配線基板の対向する２つの外形辺に沿って配列したＢＧＡやＬＧＡ等の半導体パッケージでは、外部接続用端子の狭ピッチ化が避けられないことから、様々な不都合が生じることが懸念される。例えば、従来のＢＧＡやＬＧＡの外部接続用端子をそのまま使用した場合には、実装信頼性の低下が懸念される。ＢＧＡやＬＧＡにＴＳＯＰと互換性を持たせる場合のように、ＢＧＡやＬＧＡの外部接続用端子をＴＳＯＰのリードピッチと同程度のピッチで形成した場合には、端子の狭ピッチ化等に起因して様々な不都合が生じることが懸念される。
【０００６】
特許文献１〜３にはＢＧＡの実装信頼性を高めるために、角部に配置された接続端子のサイズを内側領域に配置された接続端子より大きくすることが記載されている。これらはいずれもマトリクス状に配列された接続端子（ＢＧＡ用端子）を前提としており、配線基板の対向する二辺に沿って配置した外部接続用端子、さらにはＴＳＯＰのリードピッチと同程度のピッチで形成する外部接続用端子については考慮されていない。
【特許文献１】特開２０００−０８２７５７号公報
【特許文献２】特開２００３−３３２４９７号公報
【特許文献３】特開２００６−２９４６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ＢＧＡやＬＧＡ等の外部接続用端子をＴＳＯＰのリードピッチと同程度のピッチで形成するような場合において、外部接続用端子の配置形状や形成ピッチ等に基づく不都合を解消することを可能にした半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体パッケージは、外部接続用端子を備える第１の主面と、素子搭載部と内部接続用端子とを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、前記配線基板の前記素子搭載部上に搭載され、少なくとも外形の一辺に沿って配列された電極パッドを有する半導体素子と、前記半導体素子の前記電極パッドと前記配線基板の前記内部接続用端子とを電気的に接続する接続部材と、前記半導体素子を前記接続部材と共に封止するように、前記配線基板の前記第２の主面上に設けられた封止樹脂層とを具備し、前記外部接続用端子は前記配線基板の外形辺のうちの対向する二辺に沿って配列されており、かつ前記外部接続用端子が配列された辺に向かう方向に伸びた長方形形状を有することを特徴としている。
【０００９】
本発明の他の態様に係る半導体パッケージは、外部接続用端子を備える第１の主面と、素子搭載部と内部接続用端子とを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、前記配線基板の前記素子搭載部上に積層されて搭載され、少なくとも外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備える半導体素子群と、前記複数の半導体素子の電極パッドと前記配線基板の内部接続用端子とを電気的に接続する接続部材と、前記半導体素子群を前記接続部材と共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、前記外部接続用端子は前記配線基板の外形辺のうちの対向する二辺に沿って配列されており、かつ前記外部接続用端子が配列された辺に向かう方向に伸びた長方形形状を有することを特徴としている。
【発明の効果】
【００１０】
本発明の態様に係る半導体パッケージによれば、外部接続用端子をＴＳＯＰのリードピッチと同程度のピッチで形成した上で、外部接続用端子の配置形状や形成ピッチに基づく実装信頼性の低下等の不都合を解消することができる。従って、汎用性と信頼性とを兼ね備えた半導体パッケージを提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための形態について、図面を参照して説明する。図１ないし図４は本発明の実施形態による半導体パッケージの構成を示す図であって、図１は半導体パッケージの平面図、図２は半導体パッケージの下面図、図３は図１のＡ−Ａ線に沿った断面図（配線基板の長辺方向に切断した断面図）、図４は図１のＢ−Ｂ線に沿った断面図（配線基板の短辺方向に切断した断面図）である。
【００１２】
これらの図に示される半導体パッケージ１は、例えばＢＧＡやＬＧＡ等の外部接続用端子にＴＳＯＰと互換性を持たせるにあたって、外部接続用端子の狭ピッチ化等に基づく不都合を解消するものである。すなわち、ＴＳＯＰのアウターリードと同様に、ＢＧＡやＬＧＡ等の外部接続用端子を配線基板の外形辺のうちの対向する二辺に沿って配置した場合、従来の端子形状では実装ボードの端子との接合面積が不十分となり、半導体パッケージの実装ボードに対する実装信頼性が低下してしまうことが判明した。
【００１３】
特に、実装信頼性を評価する熱サイクル試験（ＴＣＴ）を実施した際に、端子配列辺（二つの外形辺）の対向方向に加わる熱応力で、半導体パッケージの外部接続用端子と実装ボードの端子との間の接続部（半田接続部等）に亀裂や破断等の不良が発生しやすいことが判明した。この実施形態の半導体パッケージ１は、上記したような外部接続用端子の狭ピッチ化に基づく実装信頼性の低下等の不都合を抑制するものである。以下に、半導体パッケージ１の具体的な構成について説明する。
【００１４】
半導体パッケージ１は素子搭載用基材として配線基板２を有している。配線基板２は、例えば絶縁樹脂基板の内部や表面に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）からなる樹脂基板を使用した多層構造のプリント配線基板等が適用される。配線基板２は、外部接続面（実装面）となる下面側の第１の主面２ａと、素子実装面となる上面側の第２の主面２ｂとを有している。配線基板２は矩形状（長方形状）の外形を有している。
【００１５】
配線基板２の第１の主面２ａには外部接続用端子３（３Ａ、３Ｂ）が設けられている。外部接続用端子３は配線基板２の第１の主面２ａに形成されたＣｕ層等の金属層（金属ランド）で構成されている。配線基板２の第２の主面２ｂには、素子搭載部４と内部接続用端子５とが設けられている。内部接続用端子５は配線基板２と半導体素子との接続時（例えばワイヤボンディング時）に接続部（接続パッド等）として機能するものであり、配線基板２の図示を省略した配線網を介して外部接続用端子３と電気的に接続されている。
【００１６】
ここではＢＧＡパッケージに適用する半導体パッケージ１を示しているため、外部接続用端子３上に半田ボール６等の金属ボールが配置されている。半田ボール６は突起状端子として機能するものである。外部接続用端子３上に配置された半田ボール６は半田リフローを施すことによって、図３に示すように外部接続用端子３の形状にならうように広がった形状となる。リフロー後の半田ボール６は、当初のボール体積を外部接続用端子３の面積に基づいて適宜設定することによって、突起状端子としての機能（高さ）が維持される。すなわち、半田ボール６は長方形の外部接続用端子３に対応した外形を有し、かつ突起状端子として機能させることが可能な高さを有している。
【００１７】
外部接続用端子３と半田ボール６はＢＧＡ用外部端子７を構成している。半導体パッケージ１をＢＧＡパッケージとして用いる場合には、半田ボール６が実装ボードとの直接的な接続部として機能し、ランド状の外部接続用端子３は半田ボール６の支持部として機能する。半導体パッケージ１はＬＧＡパッケージにも適用可能である。半導体パッケージ１は半田ボール６を省くことによって、ＬＧＡパッケージとして用いることができる。半導体パッケージ１をＬＧＡパッケージとして用いる場合には、外部接続用端子３が直接的に金属ランド（接続部）として機能する。
【００１８】
配線基板２の素子搭載部４には、複数の半導体素子８（８Ａ〜８Ｈ）が積層されて搭載されており、これらは半導体素子群９を構成している。半導体素子８は外形の一辺（具体的には一方の長辺）に沿って配列された電極パッド１０を有している。半導体素子８の電極パッド１０は、配線基板２の内部接続用端子（接続パッド）５と金属ワイヤ１１のような接続部材を介して電気的に接続されている。複数の半導体素子８の具体例としては、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリ素子が挙げられる。なお、半導体メモリ素子の積層体上には必要に応じてコントローラ素子等の半導体素子が積層される。
【００１９】
複数の半導体素子８が搭載された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層１２がモールド成形されている。複数の半導体素子８は金属ワイヤ１１等と共に封止樹脂層１２で一体的に封止されている。これらによって、ＢＧＡ等として用いられる半導体パッケージ１が構成されている。この実施形態の半導体パッケージ１は、ＮＡＮＤ型フラッシュメモリ等の半導体メモリ素子を多段に積層して高容量化を図った半導体記憶装置に好適であるが、必ずしもこれに限られるものではない。
【００２０】
この実施形態の半導体パッケージ１では、外部接続用端子３と半田ボール（金属ボール）６とで構成されたＢＧＡ用外部端子７にＴＳＯＰのアウターリードと互換性を持たせるため、外部接続用端子３を配線基板２の外形辺のうちの対向する二辺、具体的には２つの短辺（端子配列辺）１３ａ、１３ｂに沿ってそれぞれ配列している。すなわち、半導体パッケージ１は、配線基板２の一方の短辺１３ａに沿って配列された外部接続用端子３Ａと、他方の短辺１３ｂに沿って配列された外部接続用端子３Ｂとを備えている。
【００２１】
さらに、ＢＧＡ用外部端子７の信号配置はＴＳＯＰのアウターリードの信号配置と同じとしている。従って、ＢＧＡを構成する半導体パッケージ１は、ＴＳＯＰ用の実装ボード（プリント基板等）上にそのまま実装することができる。すなわち、半導体パッケージ１はＴＳＯＰ用ボードに実装可能なＢＧＡとして使用される。言い換えると、半導体パッケージ１は実装に関してＴＳＯＰと互換性を有するＢＧＡとして使用可能なものである。
【００２２】
ここで、ＢＧＡ用外部端子７をＴＳＯＰ用ボードの端子と接続するにあたって、ＢＧＡ用外部端子７（特に金属層（金属ランド）で構成される外部接続用端子３）の形成ピッチは、ＴＳＯＰのアウターリードの形成ピッチと同じにする必要がある。図５に示すように、外部接続用端子３の形成ピッチ（隣接する外部接続用端子３の中心線間距離）Ｐは、通常のＢＧＡの端子形成ピッチより狭く、例えば０．５ｍｍというように狭ピッチ化される。狭ピッチ（例えば０．５ｍｍの形成ピッチＰ）で外部接続用端子３の形成する場合、外部接続用端子３の配列方向の長さＷは隣接する外部端子７間でのショート等を防止する上で、０．６Ｐ以下（例えば０．３ｍｍ以下）とすることが好ましい。
【００２３】
上述したように、０．５ｍｍの形成ピッチＰで金属ランドを形成する際に、その形状を直径が０．３ｍｍの円形や幅が０．３ｍｍの正方形とした場合、図６に示すように、実装後の半田ボール６による半田接続部２１ｘの外部接続用端子３ｘとの接合面積が不十分になる。図６において、符号２２は実装ボード、符号２３は実装ボード２２の端子である。さらに、半田接続部２１ｘの外部接続用端子３ｘとの接合面積が不十分となることから、半田接続部２１ｘは半導体パッケージ１ｘ側で急激にくびれた形状となる。これらによって、ＴＣＴを実施した際に半田接続部２１ｘに低サイクルで亀裂や破断等の不良が生じやすい。これは半導体パッケージ（ＢＧＡ）１ｘの実装信頼性が低いことを意味する。
【００２４】
そこで、この実施形態の半導体パッケージ１においては、配線基板２の２つの短辺（端子配列辺）１３ａ、１３ｂに沿って配列した外部接続用端子３Ａ、３Ｂの形状を、それぞれ端子配列辺１３ａ、１３ｂに向かう方向に伸びた長方形形状としている。外部接続用端子３の配列方向の長さ（短辺の長さ）Ｗは端子形成ピッチＰに対して０．６Ｐ以下とすることが好ましく、それ以上に広げることは困難である。このため、半導体パッケージ１では外部接続用端子３Ａ、３Ｂの配列方向と直交する方向の長さＬを端子配列辺１３ａ、１３ｂに向けて伸ばすことによって、外部接続用端子３の面積を拡大している。
【００２５】
上述したように、外部接続用端子３の形状を端子配列辺１３に向かう方向に伸びた長方形形状として面積を拡張することによって、図７に示すように外部接続用端子３と半田接続部２１との接合面積の増大を図ることができる。半田接続部２１の断面形状（配線基板２の面方向に切断した断面形状）は長方形に近い楕円形状となる。さらに、半田接続部２１の外部接続用端子３との接合面積を大きくすることによって、半田接続部２１の半導体パッケージ１側におけるくびれも緩やかになる。これらによって、半導体パッケージ１の実装ボード２２に対する実装信頼性を向上させることが可能となる。具体的には、半導体パッケージ１の実装ボード２２に対する実装信頼性を評価する熱サイクル試験（ＴＣＴ）において、低サイクルでの半田接続部２１の亀裂や破断等を抑制することができる。
【００２６】
ところで、半田ボール等による突起状端子を有する電子部品の実装信頼性を高めるにあたって、電子部品と実装装置（配線基板等）との間の隙間にアンダーフィル材を充填することが行われている。しかし、この実施形態の半導体パッケージ１のように配線基板２の第１の主面２ａに対して半田ボール６を偏って配置した場合、アンダーフィル材の効果を十分に得ることができない。アンダーフィル材は熱サイクル試験に対する効果が少なく、またリワーク性に劣るといった欠点も有する。このような点に対して、長方形形状の外部接続用端子３は熱サイクル試験に対して良好な効果を示し、またリワーク性等を考慮する必要もないという特徴を有する。なお、アンダーフィル材の適用を必ずしも除外するものではなく、必要に応じて半導体パッケージ１にアンダーフィル材を適用してもよい。
【００２７】
図８に半導体パッケージ１に対してＴＣＴを実施した結果を示す。図８において、実施例１は端子形成ピッチＰ＝０．５ｍｍ、長辺の長さＬ＝０．５５ｍｍ、短辺の長さＷ＝０．３ｍｍの外部接続用端子３を適用し、その上に半田ボール６を０．１３ｍｍの高さで形成したＢＧＡ（半導体パッケージ１）である。実施例１ではアンダーフィル材を適用していない。実施例２は実施例１のＢＧＡにアンダーフィル材を適用したものである。比較例１は端子形成ピッチＰ＝０．５ｍｍ、直径＝０．３ｍｍの円形状の外部接続用端子を適用し、その上に半田ボールを０．１３ｍｍの高さで形成したＢＧＡである。比較例２は比較例１のＢＧＡにアンダーフィル材を適用したものである。
【００２８】
実施例１〜２および比較例１〜２による各ＢＧＡをそれぞれＴＳＯＰ用の実装ボード（パッド形状：０．３×１．６ｍｍ）に半田実装した後にＴＣＴを実施した。ＴＣＴは−２５℃〜１２５℃を１サイクルとして実施した。このような熱サイクルを付加した際のサイクル数と故障の発生率（故障率）との関係をワイブルプロットしたものを図８に示す。図８から明らかなように、円形状端子を適用した比較例１は低サイクルで故障が発生していることが分かる。また、比較例２は低サイクルでも故障が生じており、実装信頼性に劣ることが分かる。これらに対し、実施例１、２は故障の発生が高サイクル側にシフトしており、またプロットの傾きも大きいことから、実装信頼性に優れることが分かる。
【００２９】
この実施形態の半導体パッケージ１において、長方形形状を有する外部接続用端子３の長辺の長さＬは、短辺の長さＷより長くすれば面積の拡大効果が得られる。端子面積をより有効に拡大する上で、長辺の長さＬは１．５Ｗ以上とすることがさらに好ましい。ただし、長辺の長さＬをあまり長くしすぎると実装時に必要な半田ボール６の高さＨを確保するためのボールサイズ（リフロー前の半田ボールの大きさ）を大きくする必要がある。外部接続用端子３の形成ピッチが狭ピッチであるため、大きな半田ボールをリフローすると隣接する外部接続用端子３等と接触してショートが生じるおそれがある。このため、外部接続用端子３の長辺の長さＬは２Ｗ以下とすることが好ましい。
【００３０】
外部接続用端子３の短辺の長さＷは、上述したように０．６Ｐ以下とすることが好ましい。実装可能な半田ボール６の高さＨを確保する上でも、短辺の長さＷは０．６Ｐ以下とすることが好ましい。外部接続用端子３の面積の拡大効果を得る上で、短辺の長さＷは０．４Ｐ以上とすることが好ましい。ＢＧＡとして用いる半導体パッケージ１おいて、外部接続用端子３は０．４Ｐ≦Ｗ≦０．６Ｐ、Ｗ＜Ｌ≦２Ｗ（さらには１．５Ｗ≦Ｌ≦２Ｗ）を満足する長方形形状を有することが好ましい。外部接続用端子３は配線基板２の切断時における外部接続用端子３や半田ボール６の切断不良の抑制等を考慮して、配線基板２の端子配列辺１３からの距離Ｓが０．２ｍｍ以上となるように形成することが好ましい。
【００３１】
この実施形態の半導体パッケージ１は半田ボール６を省くことで、ＬＧＡとして使用することができる。半導体パッケージ１をＬＧＡに適用する場合の外部接続用端子３の形状に関しては、短辺の長さＷはＢＧＡと同様に０．４Ｐ≦Ｗ≦０．６Ｐの範囲とすることが好ましい。ＬＧＡの場合にはＢＧＡと異なって半田流れが生じるおそれが少ないことから、長辺の長さＬはより長くすることができる。具体的には、長辺の長さＬはＷ＜Ｌ≦３Ｗの範囲とすることが好ましい、さらに好ましくは１．５Ｗ≦Ｌ≦２．５Ｗの範囲である。このような長方形形状を有する外部接続用端子３を適用することによって、ＬＧＡとしての半導体パッケージ１の実装信頼性を向上させることが可能となる。
【００３２】
次に、複数の半導体素子８の積層構造について述べる。ここでは８個の半導体素子８、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリ素子を積層する場合について説明する。なお、半導体素子８の搭載数（積層数）は８個に限られるものではなく、半導体素子群９を構成する半導体素子８の数が複数個であればよい。さらに、場合によっては半導体素子８の数は１個であってもよい。このように、半導体素子８の搭載数は特に限られるものではなく、１個もしくは複数個のいずれであってもよいが、半導体素子８の高密度化等を実現する上で複数の半導体素子８を積層して搭載することが好ましい。
【００３３】
第１ないし第８の半導体素子８Ａ〜８Ｈは矩形状の同一形状を有し、それぞれ一方の長辺に沿って配列された電極パッド１０を有している。第１ないし第８の半導体素子８Ａ〜８Ｈはそれぞれ長辺片側パッド構造を有している。このような半導体素子８Ａ〜８Ｈに対応して、配線基板２の第２の主面２ｂにはその両長辺１４ａ、１４ｂに沿って端子形成領域１５Ａ、１５Ｂが設けられている。これら端子形成領域１５Ａ、１５Ｂにはそれぞれワイヤボンディング時に接続パッドとして機能する内部接続用端子５が配置されている。
【００３４】
第１の半導体素子８Ａは電極パッド１０を有する電極形成面を上方に向けて、配線基板２の素子搭載部４上に接着層を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。他の半導体素子８の接着層も同様である。第１の半導体素子８Ａはパッド配列辺（一方の長辺）を配線基板２の長辺１４ａに向けて配置されている。すなわち、第１の半導体素子８Ａは電極パッド１０が配線基板２の第１の端子形成領域１５Ａの近傍に位置するように配置されている。
【００３５】
第２の半導体素子８Ｂは電極パッド１０を有する電極形成面を上方に向けて、第１の半導体素子８Ａの電極パッド１０を露出させつつ、第１の半導体素子８Ａ上に接着層を介して接着されている。第２の半導体素子８Ｂはパッド配列辺（一方の長辺）を配線基板２の長辺１４ｂに向けて配置されている。すなわち、第２の半導体素子８Ｂは電極パッド１０が配線基板２の第２の端子形成領域１５Ｂの近傍に位置するように配置されている。第３の半導体素子８Ｃは第１の半導体素子８Ａと同様な配置で第２の半導体素子８Ｂ上に接着層を介して接着されている。第４の半導体素子８Ｄは第２の半導体素子８Ｂと同様な配置で第３の半導体素子８Ｃ上に接着層を介して接着されている。
【００３６】
第５および第７の半導体素子８Ｅ、８Ｇは第３の半導体素子８Ｃと同様に、第１の半導体素子８Ａと同様な配置で積層されている。第６および第８の半導体素子８Ｆ、８Ｈは第４の半導体素子８Ｄと同様に、第２の半導体素子８Ｂと同様な配置で積層されている。このように、８個の半導体素子８Ａ〜８Ｈはパッド配列辺を交互に配置すると共に、下段側の半導体素子８の電極パッド１０が露出するように短辺方向にずらして積層されている。これらによって、８個の半導体素子８Ａ〜８Ｈの電極パッド１０をそれぞれ露出させつつ、半導体素子８の配線基板２に対する占有面積の増大を抑制している。
【００３７】
第１、第３、第５および第７の半導体素子８Ａ、８Ｃ、８Ｅ、８Ｇはそれぞれ電極パッド１０が第１の端子形成領域１５Ａの近傍に位置するように配置されている。これらの電極パッド１０は第１の端子形成領域１５Ａに配置された内部接続用端子（接続パッド）５と金属ワイヤ１１を介して電気的に接続されている。第２、第４、第６および第８の半導体素子８Ｂ、８Ｄ、８Ｆ、８Ｈはそれぞれ電極パッド１０が第２の端子形成領域１５Ｂの近傍に位置するように配置されている。これら電極パッド１０は第２の端子形成領域１５Ｂに配置された内部接続用端子５と金属ワイヤ１１を介して電気的に接続されている。金属ワイヤ１１としては一般的なＡｕ線やＣｕ線等の金属細線が用いられる。
【００３８】
第１、第３、第５および第７の半導体素子８Ａ、８Ｃ、８Ｅ、８Ｇは同一配置としてもよいが、その場合には積層位置が近い第１の半導体素子８Ａと第３の半導体素子８Ｃ、および第５の半導体素子８Ｅと第７の半導体素子８Ｇに接続された金属ワイヤ１１同士が干渉するおそれがある。そこで、第３の半導体素子８Ｃを第１の半導体素子８Ａに対して長辺方向にずらして配置している。第７の半導体素子８Ｇは第５の半導体素子８Ｅに対して長辺方向にずらして配置されている。第１の半導体素子８Ａと第５の半導体素子８Ｅ、および第２の半導体素子８Ｂと第７の半導体素子８Ｇは同一配置とされている。
【００３９】
このように、積層位置が近い第１の半導体素子８Ａと第３の半導体素子８Ｃ、および第５の半導体素子８Ｅと第７の半導体素子８Ｇの配置を長辺方向（電極パッド１０の配列方向）にずらすことによって、金属ワイヤ１０の接続性（ワイヤボンディング性）やその信頼性（ワイヤ間の接触によるショートの抑制等）を高めることができる。第２、第４、第６および第８の半導体素子８Ｂ、８Ｄ、８Ｆ、８Ｈも同様な配置とされており、第４および第８の半導体素子８Ｄ、８Ｈは電極パッド１０がオフセットするように、第２および第６の半導体素子８Ｂ、８Ｆに対して長辺方向にずらして配置されている。
【００４０】
この実施形態の半導体パッケージ１において、複数の半導体素子８Ａ〜８Ｈはパッド配列辺が交互に位置するように配置しつつ、下段側の半導体素子８の電極パッド１０が露出するようにパッド配列辺と直交する方向にずらして積層されている。さらに、パッド配列辺を同方向に向けて配置した複数の半導体素子８、例えば第１、第３、第５および第７の半導体素子８Ａ、８Ｃ、８Ｅ、８Ｇ、もしくは第２、第４、第６および第８の半導体素子８Ｂ、８Ｄ、８Ｆ、８Ｈにおいて、積層位置が近い半導体素子８はパッド配列辺の方向にずらして配置されている。このような積層構造を適用することで、素子占有面積の増大を抑制しつつ、半導体素子８に対するワイヤボンディング性を良好に保つことができる。
【００４１】
この実施形態の半導体パッケージ１には、通常のＢＧＡやＬＧＡと同様にパッケージサイズに近似した半導体素子８の搭載が可能である。そのような半導体パッケージ１の外部接続用端子（ＢＧＡ用端子やＬＧＡ用端子）３にＴＳＯＰと互換性を持たせているため、半導体パッケージ１のＴＳＯＰ用ボードへの実装とＴＳＯＰより大きな半導体素子８の搭載とを両立させることができる。さらに、外部接続用端子３の形状に基づいて半導体パッケージ１のＴＳＯＰ用ボードへの実装信頼性も向上させることができる。
【００４２】
従って、この実施形態によればＴＳＯＰと互換性を持たせて汎用性と素子面積の増大（高容量化等）を実現した上で、端子形状に基づく実装信頼性の低下を解消したＢＧＡやＬＧＡ等の半導体パッケージ１を提供することが可能となる。半導体パッケージ１は大容量化と汎用性と信頼性とを兼ね備えたものである。このような半導体パッケージ１は、例えばＴＳＯＰでは実現が困難な大容量の半導体記憶装置に好適である。半導体パッケージ１はＴＳＯＰと互換性を有するため、ＴＳＯＰ用ボードに実装する半導体記憶装置の記憶容量の増大、半導体記憶装置の記憶容量に基づく多品種化等を実現することができる。
【００４３】
ところで、半導体パッケージ１の電気特性検査は配線基板２の外部接続用端子３にプローブを接触させて実施してもよいが、外部接続用端子３は形成ピッチＰが狭いため、電気特性検査の実施が困難となることが懸念される。そこで、この実施形態の半導体パッケージ１においては外部接続用端子３とは別に、配線基板２の第１の主面２ａにテスト用端子１６を設けている。すなわち、配線基板２の第１の主面２ａには外部接続用端子３の形成領域を除く内側領域にテスト用端子１６が設けられている。テスト用端子１６の形成ピッチＰＴは外部接続用端子３の形成ピッチＰより広くする（ＰＴ＞Ｐ）ことができるため、半導体パッケージ１の電気特性検査を良好に実施することが可能となる。
【００４４】
テスト用端子１６はあくまでも電気特性を検査する際のプローブと接触される電極を構成するものであり、外部との接続には寄与しないものである。このようなテスト用端子１６の配線は半導体素子８の電極パッド１０と電気的に接続された内部接続用端子５から外部接続用端子３への配線の途中で分岐させてもよいが、この場合には分岐後の配線不良を検知することができない。そこで、内部接続用端子５から外部接続用端子３を経由してテスト用端子１６に至る配線とすることが好ましい。このように、内部接続用端子５からテスト用端子１６に引き回した配線を適用することによって、半導体パッケージ１の不良をテスト用端子１６で確実に検知することが可能となる。
【００４５】
なお、本発明の半導体装置は上記した実施形態に限定されるものではなく、ＴＳＯＰと互換性を持たせた外部接続用端子（ＢＧＡ用端子やＬＧＡ用端子等）を有する配線基板上に半導体素子を搭載した各種の半導体装置に適用可能である。本発明の半導体装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態による半導体パッケージを示す平面図である。
【図２】図１に示す半導体パッケージの下面図である。
【図３】図１のＡ−Ａ線に沿った断面図である。
【図４】図１のＢ−Ｂ線に沿った断面図である。
【図５】図１に示す半導体パッケージの外部接続用端子の形状を示す図である。
【図６】従来の端子を有する半導体パッケージ（ＢＧＡ）を実装したときの半田接続部の形状を示す断面図である。
【図７】図１に示す半導体パッケージ（ＢＧＡ）を実装したときの半田接続部の形状を示す断面図である。
【図８】図８はＴＳＯＰ用ボードに半田実装された半導体パッケージ（ＢＧＡ）のＴＣＴにおけるサイクル数と故障率との関係をワイブルプロットした図である。
【符号の説明】
【００４７】
１…半導体パッケージ、２…配線基板、３（３Ａ，３Ｂ）…外部接続用端子、４…素子搭載部、５…内部接続用端子、６…半田ボール、７…ＢＧＡ用外部端子、８（８Ａ〜８Ｈ）…半導体素子、９…半導体素子群、１０…電極パッド、１１…金属ワイヤ、１２…封止樹脂層、１３…配線基板の短辺（端子配列辺）、１５…端子形成領域、１６…テスト用端子、２１…半田接続部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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