(57)【要約】【課題】ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服する。【解決手段】ＮＭＯＳ／ＰＭＯＳ境界領域にゲートレベル配線を形成し、ＬＤＤサイドウォール形成時に２重エッチングされるゲートレベル配線の最上層に、サイドウォール絶縁膜層とエッチング選択比のとれる膜１０７をハードマスクとして形成しておくことで、ゲートレベル配線に接続するプラグコンタクト１１２形成時にゲート電極のオーバーエッチによる堆積物の付着を防止する。【選択図】図１３
2009135126.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳ領域とＰＭＯＳ領域が隣接されるＣＭＯＳ構造を有する半導体装置において、ＮＭＯＳ領域とＰＭＯＳ領域との境界領域に、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極と同層にゲート配線が形成され、該ゲート配線に接続するプラグコンタクトを有する半導体装置であって、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の側壁にサイドウォール絶縁膜が形成されており、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の最上層に前記サイドウォール絶縁膜とエッチング選択比のとれる膜を有することを特徴とする半導体装置。
【請求項２】
前記サイドウォール絶縁膜が、シリコン窒化膜であり、前記ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の最上層に形成される膜がシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＮＭＯＳ領域とＰＭＯＳ領域が隣接されるＣＭＯＳ構造を有する半導体装置の製造方法において、
ＮＭＯＳ領域及びＰＭＯＳ領域にゲート電極を、ＮＭＯＳ領域とＰＭＯＳ領域との境界領域に前記ゲート電極と同層のゲート配線を形成する工程、
ゲート配線層を覆って全面にサイドウォール絶縁膜層を形成する工程、
前記境界領域のゲート配線上で２重にエッチバックされるようにマスクを形成し、ＮＭＯＳ領域とＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の側壁にサイドウォールをそれぞれ形成する工程、
全面に層間絶縁膜を形成する工程、
前記層間絶縁膜に、前記境界領域のゲート配線に接続するプラグコンタクトを形成する工程、
とを有し、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の最上層に前記サイドウォール絶縁膜とエッチング選択比のとれる膜を形成し、エッチング選択比の得られる条件でサイドウォール絶縁膜のエッチバックを実施することを特徴とする半導体装置の製造方法。
【請求項４】
前記サイドウォール絶縁膜が、シリコン窒化膜であり、前記ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の最上層に形成される膜がシリコン酸化膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、ＮＭＯＳ／ＰＭＯＳの境界領域にゲート電極と同層に形成される配線層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置では、短チャネル効果（Ｌｍｉｎ）改善のため、トランジスタゲート横にスペーサとなるＬＤＤサイドウォールを形成して、トランジスタ能力改善に努めている。ゲート電極を微細加工技術でパターン状に形成し、酸化膜や窒化膜をゲート電極上に成長させ、ドライエッチング技術で、酸化膜、窒化膜をエッチバックし、ゲート電極横に、ＬＤＤサイドウォールとなるスペーサを形成させる。この際、半導体装置内はＮＭＯＳ領域とＰＭＯＳ領域が隣接されるＣＭＯＳ構造であると、ＮＭＯＳ領域、ＰＭＯＳ領域にそれぞれ異なるＬＤＤサイドウォールを形成することが必要となる。通常、工程簡略化のために、ＮＭＯＳ領域とＰＭＯＳ領域のゲート電極は同時に形成し、サイドウォールとなる絶縁膜を基板全体に成膜した後、ＮＭＯＳ領域とＰＭＯＳ領域をそれぞれエッチバックして、それぞれサイドウォールを形成する。その際、ＮＭＯＳ／ＰＭＯＳ境界領域分は、エッチング残りによる段差が形成されることを避けるため、２回ドライエッチングが施される。そのため、境界領域がシリコン基板であれば、シリコン基板を掘り込み、境界領域にゲートレベル配線が形成されていれば、ゲートレベル配線上がオーバーエッチングされる可能性がある。２重にエッチバックされて、段差や溝が生じると、この段差、溝が以降のプロセスにおいて形成される配線上の層間膜の平坦性、また段差や溝が発生した領域に配置されるコンタクトの抵抗などに大きく影響を及ぼす。
【０００３】
図１は、ＬＤＤエッチバック前の従来構造である。素子分離２を施したシリコン基板１上にゲート酸化膜３を成長させる。そして、ゲート電極となるポリシリコン４やゲート電極層５をＣＶＤ法、またはスパッタ法で成膜させる。このとき、ゲート電極層５は、タングステンシリサイドやタングステンなどが想定される。次に、ゲートハードマスク層６をＣＶＤ法で、ゲート電極上に成膜させる。このとき、ゲートハードマスク層６は、窒化膜の絶縁膜が考えられる。これらの積層膜を成膜後、リソグラフィ技術やドライエッチング技術を用いて、ゲートハードマスク層６を所望のゲート配線パターンにパターニングし、さらにゲートハードマスク層６をマスクに、ゲート電極層５，ポリシリコン４をパターニングし、ゲート電極を形成する。その後、ＬＤＤ窒化膜層７を全面に成長させた図が、図１である。図１では、ＮＭＯＳ／ＰＭＯＳ境界領域分にゲートレベル配線（ゲート配線という）が設けられた構造を示している。ＮＭＯＳ領域、ＰＭＯＳ領域をそれぞれＬＤＤサイドウォール構造にするため加工する。図２では、ＰＭＯＳ領域をレジスト８で覆い、ＮＭＯＳ領域のみドライエッチング技術で加工する。次に、図３に示すように、ＮＭＯＳ領域をレジスト９で覆い、ＰＭＯＳ領域をエッチバックする。図４は、それぞれの領域をエッチバックした後の図を示す。ＮＭＯＳ／ＰＭＯＳ境界領域は、それぞれのエッチングがされるため、２重にエッチバックされて、ゲート配線上のハードマスクが薄くなったり、ゲート配線の電極層が露出する場合がある。
【０００４】
ゲート電極上に層間膜１０を成長させる（図５）。このとき、ＬＤＤエッチバックの２重領域で生じたゲート配線上の段差や窪みは層間膜１０を成長後の最表面にも反映されて、段差や窪みが生じる。次に、微細加工技術を用いて、ゲート配線上にコンタクトホール１１を形成する（図６）。リソグラフィ技術でレジストパターンニングし、ドライエッチング技術で層間膜１０、ゲート配線上をエッチングする。このとき、最表面には、段差や窪みが生じているので、その直下のゲート配線は、段差や窪み生じている分、オーバーエッチングされる。このとき、ゲート配線のゲート電極層にプラズマダメージが与えられるのと同時に、オーバーエッチングによる堆積物（炭化物等）１２が付着する。
【０００５】
これに、タングステン、アルミなどの導電材を埋設して、プラグコンタクト１３を形成する（図７）。このときのプラグコンタクト１３とゲート電極層５の接合部の拡大図を図７（ｂ）とする。段差や窪みを転写したコンタクトホール形成時のドライエッチングがゲート電極層５上をオーバーエッチングし、堆積物１２を付着させる。これが、コンタクトを高抵抗化させ、コンタクト非導通による半導体装置の動作不良を引き起こす原因となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明では、ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の特徴として、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチング領域に、ゲート配線をレイアウトし、ゲートハードマスク構造を変更することで、諸問題を解決する方法を提案する。
【０００８】
この２重エッチバックが施されるＮＭＯＳ／ＰＭＯＳ境界領域に、ゲート配線を配置し、ゲート電極最上層に酸化膜ハードマスクを挿入することで、境界領域に段差、溝の発生を防止する。
【０００９】
すなわち、本発明の半導体装置は、
ＮＭＯＳ領域とＰＭＯＳ領域が隣接されるＣＭＯＳ構造を有する半導体装置において、ＮＭＯＳ領域とＰＭＯＳ領域との境界領域に、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極と同層にゲート配線が形成され、該ゲート配線に接続するプラグコンタクトを有する半導体装置であって、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の側壁にサイドウォール絶縁膜が形成されており、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の最上層に前記サイドウォール絶縁膜とエッチング選択比のとれる膜を有することを特徴とする半導体装置に関する。
【００１０】
また、本発明は、上記半導体装置の製造方法に関し、
ＮＭＯＳ領域とＰＭＯＳ領域が隣接されるＣＭＯＳ構造を有する半導体装置の製造方法において、
ＮＭＯＳ領域及びＰＭＯＳ領域にゲート電極を、ＮＭＯＳ領域とＰＭＯＳ領域との境界領域に前記ゲート電極と同層のゲート配線を形成する工程、
ゲート配線層を覆って全面にサイドウォール絶縁膜層を形成する工程、
前記境界領域のゲート配線上で２重にエッチバックされるようにマスクを形成し、ＮＭＯＳ領域とＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の側壁にサイドウォールをそれぞれ形成する工程、
全面に層間絶縁膜を形成する工程、
前記層間絶縁膜に、前記境界領域のゲート配線に接続するプラグコンタクトを形成する工程、
とを有し、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極及び前記境界領域のゲート配線の最上層に前記サイドウォール絶縁膜とエッチング選択比のとれる膜を形成し、エッチング選択比の得られる条件でサイドウォール絶縁膜のエッチバックを実施することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１１】
本発明の効果は、ＮＭＯＳ領域、ＰＭＯＳ領域をそれぞれエッチングしてゲート電極にサイドウォールを形成する際に、境界領域にゲート配線をレイアウトし、ゲート配線最上層には、酸化膜ハードマスクなどのサイドウォール絶縁膜層とエッチング選択比のとれる膜を有する構造であり、その構造の製造方法を提供する。この酸化膜ハードマスクの介在により、窒化膜サイドウォール形成に際して２重にエッチバックされた境界領域でも、段差、溝は発生しなくなる。
【発明を実施するための最良の形態】
【００１２】
半導体装置内に用いられているトランジスタの多くは、ＣＭＯＳ構造でＮＭＯＳ／ＰＭＯＳが使用されている。それぞれのトランジスタでは、ゲート電極のスペーサをそれぞれの特性に応じて形成する必要がある。このゲート電極スペーサ、すなわちＬＤＤサイドウォールは、ゲート電極加工後に絶縁膜を成長させ、ドライエッチング技術で、絶縁膜をエッチバックし、ゲート側壁に形成される。
【００１３】
このエッチバックをＮＭＯＳ、ＰＭＯＳとそれぞれで行なう場合、ＮＭＯＳ／ＰＭＯＳ境界領域では、ＮＭＯＳのエッチバックとＰＭＯＳのエッチバックで、２重にエッチングされる場合がある。この２重にエッチングされた個所では、他の領域とは異なる深い段差、溝が生じるため、配線形成後の層間膜平坦化で問題が生じる。これとは逆に、２重にエッチングされない領域（ＮＭＯＳ／ＰＭＯＳともにエッチングがされない領域）をレイアウトした場合、非エッチング領域だけが盛り上がってしまい、層間膜の平坦化に支障をきたす。
【００１４】
本発明は、このＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによるオーバーエッチングの不具合を改善するため、境界領域にゲート配線を設置し、ゲート配線上のハードマスク構造を変更し、ＬＤＤエッチバック時に耐性の強い絶縁膜を形成することを提案する。
【００１５】
ＮＭＯＳ／ＰＭＯＳ境界に、ゲート配線をレイアウトし、ゲート電極を形成する際に、ハードマスクとして酸化膜／窒化膜をゲート電極上に成膜させる。ゲート配線を加工した後、ゲート電極最上層の酸化膜ハードマスクは残すようにする。次に、サイドウォールとなる窒化膜をゲート配線上に成膜し、ＮＭＯＳ領域、ＰＭＯＳ領域をそれぞれ、ドライエッチング技術を用いてエッチバックする。このエッチバック条件は窒化膜のエッチングを主とし、対酸化膜のエッチング比が高い、選択性の優れた条件で加工する。このとき、ＮＭＯＳ／ＰＭＯＳ境界領域のゲート配線は、ＮＭＯＳエッチバック時、ＰＭＯＳエッチバック時のそれぞれで２重エッチングされるが、窒化膜と酸化膜の選択比が良いため、２重エッチングされる個所でも、境界領域上のゲート配線のハードマスクは、最上層の酸化膜で、エッチングストップし、境界領域に発生する段差を防止し、平坦性を保つことができる方法である。
【００１６】
本発明は、ＮＭＯＳ／ＰＭＯＳ境界上にゲート配線をレイアウトし、その配線の最上層を酸化膜で構成することで、ＬＤＤエッチバック時の２重エッチングで生じていた段差を防止する方法である。
【００１７】
ＬＤＤサイドウォール（スペーサ）を形成する際に、ＮＭＯＳ／ＰＭＯＳ境界にゲート配線をレイアウトし、そのゲート配線となる電極材、ハードマスクを成膜し、微細加工技術でパターニングする。このとき、ゲート配線の最上層は、酸化膜で構成する。ゲート配線加工後、ＬＤＤサイドウォールとなる窒化膜を成膜する。次に、ＮＭＯＳ領域、ＰＭＯＳ領域、それぞれの窒化膜をＬＤＤサイドウォールとするため、ドライエッチング技術で、エッチバックする。このとき、窒化膜エッチングは、対酸化膜エッチング選択性の高い条件を用いる。これにより、窒化膜エッチング時にゲート配線上の酸化膜ハードマスクは、エッチングされない。ＮＭＯＳ／ＰＭＯＳ境界領域は、それぞれのエッチングが施されるため、２重エッチングされるが、境界領域のゲート配線上は、最上層の酸化膜で保護されるため、過剰にエッチングされて段差、溝が出来たり、ゲート電極まで突き抜けることなく、平坦な形状を構成でき、また直上コンタクトがレイアウトされる個所であれば、コンタクト高抵抗も防ぐことができる。
【００１８】
次に、本発明の実施例について図面を参照して詳細に説明する。
このＮＭＯＳ／ＰＭＯＳ境界領域で発生する不具合を対処する方法を図８に示す。図８は、ゲート配線を微細加工技術で加工した後の図である。素子分離１０２を形成した半導体基板１０１上にゲート絶縁膜１０３が形成されており、ゲート絶縁膜１０３上に、下層から、ポリシリコン層１０４、ゲート電極層１０５、ゲートハードマスク１０６（窒化膜ハードマスク）、最上層に酸化膜ハードマスク１０７で構成されている。このゲート配線上に、サイドウォールとなるＬＤＤ窒化膜１０８をＣＶＤ法で成長させる（図９）。次に、図２と同様にＰＭＯＳ側をレジスト１０９で覆い、ＮＭＯＳ領域をエッチバックする。このとき、ドライエッチング技術により、ＬＤＤ窒化膜のエッチングは、対酸化膜との選択性の高い条件を使用する。ＬＤＤ窒化膜をエッチング中に、ゲート電極上のハードマスクが露出するが、ゲート配線最上層の酸化膜ハードマスク１０７で、エッチングはストップされて、それ以上エッチングされることはない（図１０）。そして、同様に図１１で、ＮＭＯＳ領域をレジスト１１０で覆い、ＰＭＯＳ領域をエッチングする際も、酸化膜との選択性エッチング条件により、ゲート配線上の酸化膜ハードマスク１０７でエッチングが止まるので、図４に示した２重エッチングによる段差、溝が発生しなくなる（図１２）。その後、層間絶縁膜１１１を形成し、ＮＭＯＳ／ＰＭＯＳ境界領域のゲート配線上に、コンタクトホールを開口して、プラグコンタクト１１２を形成しても、高抵抗コンタクトは発生しない(図１３)。
【００１９】
本発明は、ＮＭＯＳ／ＰＭＯＳ境界領域にゲート配線をレイアウトし、ＮＭＯＳ領域、ＰＭＯＳ領域をそれぞれエッチバックして、ＬＤＤサイドウォールを形成する際に、ＬＤＤ窒化膜エッチング時に境界領域をオーバーエッチングされないように、ゲート最上層を酸化膜ハードマスクにする構造、および製造方法を提案したが、ゲート最上層の材質は、ＬＤＤ窒化膜エッチング時において、窒化膜との選択比が得られる材質であれば、酸化膜と代替できる。例えば、ＳｉＯＮのような窒素酸化物、Ａｌ２Ｏ３、Ｔａ２Ｏ５のような金属酸化物、タングステンような金属がハードマスク材として考えられる。
【００２０】
また、以上の説明ではＮＭＯＳ／ＰＭＯＳ境界領域の半導体基板上にゲート配線を設けた例で説明しているが、これに限定されず、ＮＭＯＳ／ＰＭＯＳ境界領域の素子分離上にゲート配線を設ける場合にも適用できる。
【００２１】
なお、図示していないが、ＮＭＯＳ及びＰＭＯＳのソース及びドレイン領域への不純物注入は、各領域においてＬＤＤサイドウォールを形成した後、ＬＤＤ窒化膜のエッチングの際のレジストマスクを除去する前に行うことが工程上簡便である。また、別途、不純物注入用のマスクを形成し、ＮＭＯＳ／ＰＭＯＳ境界領域の半導体基板上のゲート配線の周辺に不純物を注入しないようにすることも出来る。
【図面の簡単な説明】
【００２２】
【図１】背景技術となるＣＭＯＳの製造工程を説明する断面図である。
【図２】背景技術となるＣＭＯＳの製造工程を説明する断面図である。
【図３】背景技術となるＣＭＯＳの製造工程を説明する断面図である。
【図４】背景技術となるＣＭＯＳの製造工程を説明する断面図である。
【図５】背景技術となるＣＭＯＳの製造工程を説明する断面図である。
【図６】背景技術となるＣＭＯＳの製造工程を説明する断面図である。
【図７】背景技術となるＣＭＯＳの製造工程を説明する断面図及びその部分拡大図である。
【図８】本発明の一実施例のＣＭＯＳの製造工程を説明する断面図である。
【図９】本発明の一実施例のＣＭＯＳの製造工程を説明する断面図である。
【図１０】本発明の一実施例のＣＭＯＳの製造工程を説明する断面図である。
【図１１】本発明の一実施例のＣＭＯＳの製造工程を説明する断面図である。
【図１２】本発明の一実施例のＣＭＯＳの製造工程を説明する断面図である。
【図１３】本発明の一実施例のＣＭＯＳの製造工程を説明する断面図である。
【符号の説明】
【００２３】
１、１０１：シリコン基板
２、１０２：素子分離
３、１０３：ゲート酸化膜
４、１０４：ポリシリコン
５、１０５：ゲート電極層
６、１０６：ハードマスク（窒化膜）
１０７：ハードマスク（シリコン酸化膜）
７、１０８：ＬＤＤ窒化膜層
８、９、１０９、１１０：レジスト
１０、１１１：層間膜
１１：コンタクトホール
１２：堆積物（炭化物等）
１３、１１２：プラグコンタクト
【図１】
2009135126.tif 000003
【図２】
2009135126.tif 000004
【図３】
2009135126.tif 000005
【図４】
2009135126.tif 000006
【図５】
2009135126.tif 000007
【図６】
2009135126.tif 000008
【図７】
2009135126.tif 000009
【図８】
2009135126.tif 000010
【図９】
2009135126.tif 000011
【図１０】
2009135126.tif 000012
【図１１】
2009135126.tif 000013
【図１２】
2009135126.tif 000014
【図１３】
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