(57)【要約】      （修正有）【課題】実施容易なフローティングゲートの製造方法を提供する。【解決手段】少なくとも２つの重合体を備え、かつ、基板３に垂直のラメラ構造を有するダイブロック共重合体層が、基板に形成された第１のゲート絶縁体４に堆積される。そして、ダイブロック共重合体層の重合体のうちの１つは、除去され、並列の溝が共重合体層に形成される。溝は、第１の金属または半導体材料６により充填され、共重合体層の残りは除去される。第２の誘電材料７が堆積され、第２のゲート絶縁体が形成される。そして、フローティングゲートの第２のゲート絶縁体は、それぞれ第１（６）および第２（７）の材料の、並列の第１および第２のラインの交互配列を備えることになり、第２の材料７は、第１の材料のラインを封入することになる。【選択図】図５
2009188406.tif 000002
【特許請求の範囲】
【請求項１】
基板（３）にフローティングゲートを形成する方法であって、前記フローティングゲートは、第１のゲート絶縁体（４）上に、前記基板（３）に平行な面で、別個の第１および第２の材料（６、７）でそれぞれつくられた並列の第１および第２のラインの交互配列を備える第２のゲート絶縁体を備えている、方法において、
前記第１のゲート絶縁体（４）上に、
−前記基板（３）に平行な面に少なくとも２つの重合体（５ａ、５ｂ）の交互配置を備えるダイブロック共重合体層（５）を堆積する工程と、
−前記ダイブロック共重合体層（５）の前記重合体のうちの１つを除去して、前記共重合体層に、並列の溝を形成する工程と、
−前記第１の材料（６）を前記溝に充填して、前記第１のラインを形成する工程と、
−前記共重合体層（５）の残りを除去する工程と、
−前記第２の材料（７）を堆積して、前記第１のラインを封入する工程と、
を備えることを特徴とする方法。
【請求項２】
前記第１の材料（６）は、金属材料であることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の材料（６）は、半導体材料であることを特徴とする請求項１に記載の方法。
【請求項４】
前記第２の材料（７）は、誘電材料であることを特徴とする請求項１乃至請求項３のいずれかに記載の方法。
【請求項５】
前記溝の形成は、深紫外線の照射にさらすことによって達成されることを特徴とする請求項１乃至請求項４のいずれかに記載の方法。
【請求項６】
前記第１のゲート絶縁体（４）と前記ダイブロック共重合体層（５）の堆積との間に、中和膜を堆積する工程を備える、ことを特徴とする請求項１乃至請求項５のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板にフローティングゲートを形成する方法に関し、このフローティングゲートは、第１のゲート絶縁体上に、基板に平行な面で、別個の第１および第２の材料でそれぞれつくられた並列の第１および第２のラインの交互配列を備える第２のゲート絶縁体を備えている。
【背景技術】
【０００２】
フラッシュメモリは、不可避な電子製品となっている。その高い動作速度、長寿命および低消費により、フラッシュメモリは、数多くの移動体型の製品において不可欠な要素となっている。
【０００３】
フラッシュメモリは、従来、ベースメモリセルとしてのフローティングゲートを有するＭＯＳトランジスタにより形成されている。ハイ状態およびロー状態の定義は、電荷キャリア（通常は電子）を、トランジスタのフローティングゲートに注入またはそこから消去することによって達成される。フローティングゲート内の電子の存在または不存在は、トランジスタの電子特性を変更するので、これらの特性変化を利用して、メモリセルがハイ状態かロー状態かがチェックされる。
【０００４】
マルチビットのフラッシュメモリにより記憶容量を増加させることは、数多くの研究の対象となっている。従来の２ビット（０および１）メモリを、マルチビットのフラッシュメモリで置き換えることは、ハイおよびロー状態に加えて、多数の中間レベルを定義することを可能にする。
【０００５】
米国特許第７，０４５，８５１号は、酸化シリコン層上に堆積したポリスチレン（Polystyrene）およびポリエチルメタクリレート（ＰＭＭＡ: Polymethyl methacrylate）により形成されたダイブロック共重合体層（diblock copolymer layer）を用いて、電界効果トランジスタの別個のフローティングゲートを形成することを、述べている。ポリメチルメタクリレート鎖は、ダイブロック共重合体において、ポリスチレン基材５ａに、実質的に円筒形かつ垂直のノジュール（nodule）５ｂの格子を形成する（図１）。ポリメチルメタクリレートノジュール格子が除去されて、エッチングマスクが形成され、エッチングマスクは、酸化シリコン層に再現される。ポリメチルメタクリレートノジュール格子に類似する、アモルファスシリコンノジュールの格子が、このマスクを通して、フローティングゲートのゲート誘電体に形成される。この種のデバイスの主な欠点は、ビットとリンクされる、電子を閉じ込める領域が、物理的に描かれていないことであり、その結果、各ビットのしきい値電圧が十分に制御されなくなる。加えて、電子を閉じ込める２つの領域間のノジュールの存在は、これらの領域間で、電荷の拡散を生じ得る。この電荷拡散は、電荷電圧の制御の不良を際立たせる。
【０００６】
米国特許出願第２００３／０１９３０６４号は、並列に配置された２つの基本的なフローティングゲートによって形成されたフローティングゲートを有するフラッシュメモリを述べている。それぞれの基本的なフローティングゲートは、高い精度で制御された寸法を有し、これは、その製造が、横方向のスペーサの使用と、連続する堆積およびエッチング工程とを含むことによる。このゲートのサイズは、フォトグラフィ方法によって限定される。このフラッシュメモリは、十分に分離されたレベルを有するが、その製造方法は、複雑かつ高価であり、また、２つより多い基本的なゲートの製造を可能としない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、実施の容易なフローティングゲートの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明によると、この目的は、添付の特許請求の範囲によって達成され、特に、方法が、第１のゲート絶縁体上に、
−基板に平行な面に少なくとも２つの重合体（polymer）の交互配置（alternation）を備えるダイブロック共重合体層（diblock copolymer layer）を堆積すること、
−ダイブロック共重合体層の重合体のうちの１つを除去して、共重合体層に、並列の溝を形成すること、
−第１の材料を溝に充填して、第１のラインを形成すること、
−共重合体層の残りを除去すること、
−第２の材料を堆積して、第１のラインを封入（encapsulating）すること、
を備えることによって達成される。
【図面の簡単な説明】
【０００９】
他の利点および特徴は、非限定の例の目的のみのために提供され、添付の図面において表された、以下の本発明の特定の実施形態の説明から、より一層明確になるであろう。
【図１】図１は、絶縁パターンによって描かれたアクティブ領域に堆積され、従来技術に従いフローティングゲートを作製するために用いられるダイブロック共重合体を、上面図で模式的に表している。
【図２】図２は、図３に対応する本発明に係る方法のステップを、上面図で模式的に表している。
【図３】図３は、本発明に係る方法の連続するステップを、断面で模式的に示している。
【図４】図４は、本発明に係る方法の連続するステップを、断面で模式的に示している。
【図５】図５は、本発明に係る方法の連続するステップを、断面で模式的に示している。
【発明を実施するための形態】
【００１０】
図２および図３に示されるように、絶縁パターン１は、基板３の表面にアクティブ領域２を描いている。絶縁パターン１は、基板３の表面および絶縁パターン１が描くアクティブ領域２を越えて上方に延びている。絶縁パターン１は、例えば、横方向の絶縁トレンチによって形成され、典型的には酸化シリコンでつくられており、酸化シリコンは、基板３の表面を越えて、概して１００〜５００オングストロームの間に含まれる高さで延びている。従来の方法では、基板３は、バルクシリコン基板またはシリコンオンインシュレータ基板である。
【００１１】
図３〜図５において、基板３は、アクティブ領域２に位置する誘電材料でつくられた第１のゲート絶縁体４を備えている。第１のゲート絶縁体４は、例えば、酸化シリコンでつくられ、アクティブ領域２の熱酸化によって達成することができる。第１のゲート絶縁体４は、窒化シリコンＳｉ3Ｎ4または高い誘電定数を有する誘電材料でつくることもでき、誘電材料は、従来、マイクロ電子機器においてゲート絶縁体として使用されており、例えば、ＨｆＯ2、Ａｌ2Ｏ3、ＨｆＡｌＯ、ＺｒＯ2である。絶縁体４は、ＴｉＯ、ＳｉＯＮまたはＨｆＳｉＯでつくることもできる。少なくとも２つの非熱力学的混和性の重合体（polymer）５ａおよび５ｂで構成されているダイブロック共重合体層（diblock copolymer layer）５は、この第１のゲート絶縁体４上に堆積されている。
【００１２】
ダイブロック共重合体５を形成する重合体の厚さおよび組成は、ダイブロック共重合体が、基板３に平行な面において、２つの重合体５ａおよび５ｂの交互配列（alternation）を形成するように選択される。この重合体の交互配列は、実質的に、基板３に対して垂直のラメラ（lamellar）構造を表す（図２および図３）。このような構造は、“ラメラ”と呼ばれる構造を呈する共重合体によって、または、基板３に垂直な、“平面配置円筒（flat-laid cylinders）”と呼ばれる構造において得ることができる。このような構造は、特に、アドバンスドマテリアルズ（Advanced Materials）、２００７、１９、６０７〜６１１頁の、パーク（Park）らによる論文、“化学的かつトポグラフィ的にパターニングされた基板の使用によるラメラ形成ブロック共重合体の有向アセンブリ（Directed Assembly of Lamallae-Forming Block Copolymers by Using Chemically and Topographically Patterned Substrates）”において述べられている。
【００１３】
垂直のラメラ構造を有する共重合体５は、一般に、鎖（chain）の組成が適切である場合に得られ、重合体の１つの体積組成が、０．３５〜０．６５の間に含まれている場合、有利に得られる。
【００１４】
ダイブロック共重合体５は、例えば、ポリスチレン（polystyrene）５ｂと、ポリメチルメタクリレート（polymethyl methacrylate）５ａの混合物である。この種の混合物による垂直のラメラ組織または平面配置円筒状構造は、特に、上述のパークらによる論文に述べられている。
【００１５】
垂直構造、すなわち、基板に平行する鎖の配向を得るために、基板の表面と、異なる重合体ブロック５ａおよび５ｂとの間の相互作用が、等しくなければならない。基板の表面、ここでは第１のゲート絶縁体４の表面が適切でない場合には、垂直構造は、初期の表面を中和する（neutralizing）ことによって達成される。表面の中和は、従来、中和膜（図示せず）によって達成され、中和膜は、層５の重合体の鎖を含んでいるがランダムに配置されている、重合体材料の膜とすることができる。この実現の例は、サイエンス（Science）２７５、１４５８、１９９７の、マンスキー（Mansky）らによる、“ランダムな共重合体ブラシによる重合体表面の相互作用の制御（Controlling Polymer-Surface Interactions with Random Copolymer Brushes）”に述べられている。第１のゲート絶縁体４が、酸化シリコンでつくられている場合、ポリメチルメタクリレートおよびポリスチレン共重合体の鎖を備える重合体材料の中和膜は、ダイブロック共重合体膜５より先に、ダイブロック共重合体膜５と第１のゲート絶縁体４の間に堆積される。
【００１６】
第１の重合体５ａおよび第２の重合体５ｂ、例えばポリメチルメタクリレートおよびポリスチレンによって形成されているダイブロック共重合体５の場合、共重合体膜５は、アクティブ領域２において、基板３に垂直に、構成要素５ａおよび５ｂ（図２および図３）それぞれの交互配列を呈する。換言すれば、重合体鎖は、第１のゲート絶縁体４に接する少なくとも１つの面と、開放された反対側の面とをそれぞれが有する、並列のパターンまたはラインを形成する。各ラインの他の面は、通常、絶縁パターン１または共重合体５の他の構成要素のいずれかと接している。アクティブ領域２内で、ダイブロック共重合体膜は、共重合体膜５の他の構成要素によって分離された、その構成要素のうちの１つの、少なくとも２つのラインを呈する。第１の重合体５ａおよび第２の重合体５ｂの交互配列は、好ましくは、両端が同じ重合体（図３では５ｂ）で終わっている。
【００１７】
層５の格子ピッチは、重合体鎖の長さによって制御されており、一方で同時に、重合体のそれぞれの組成に関する基準を守っている。格子ピッチは、アクティブ領域２のサイズの関数として選択され、膜に応力がかかることを回避している。
【００１８】
重合体鎖の長さは、さらに、ラインがデバイス内で幅方向に、すなわちソースをドレインに結合する軸に対して垂直に伸びるように選択される。換言すれば、ラインは、後に形成されるフローティングゲートの長さ方向の軸（longitudinal axis）に平行している。その表面テンションを最小化するために、絶縁パターンとのより小さいエネルギーの相互作用を生じさせる重合体は、絶縁パターンに吸収される。この重合体鎖の組織は、どのダイブロック共重合体に対しても機能し、そのうちの２つの重合体は、絶縁材料に対して異なる親和性を呈する。これは特に、酸化シリコン絶縁パターン１によって描かれたアクティブ領域内の、ポリスチレン５ｂ／ポリメチルメタクリレート５ａの対についてあてはまる。この構成では、重合体５ａおよび５ｂの交互配列によって定義されているラインは、後に形成されるフローティングゲートトランジスタのドレイン−ソース軸に沿って配向されていない。アクティブ領域２は長方形であり、その長辺が、後に形成されるゲートの長さ方向の軸に沿って配向され、よって、共重合体鎖は、この同じ寸法に沿って配向されている。従って、アクティブ領域の小さい方の寸法が、後に形成されるデバイスのソース−ドレイン軸に沿って配向されている。アクティブ領域の寸法は、例えば、０．２５×０．３２μｍ2である。
【００１９】
従来の態様では、ダイブロック共重合体層５は、堆積された後にパターニングされ、第１のゲート絶縁体４のみの上に局部化される。ダイブロック共重合体５のパターニングは、例えば、フォトリソグラフィおよびエッチングによって、または化学機械研磨（chemical mechanical polishing）によって達成することができる。
【００２０】
次に、図４に示されるように、ダイブロック共重合体の重合体のうちの一方５ａが、除去され、共重合体層５に並列の溝が形成される。除去は、任意の適切な技術によって行われる。例えば、深紫外線の照射にさらすことで、ポリメチルメタクリレートを、選択的に除去することが可能である。そして、層５は、除去された第１の重合体５ａによって最初に形成されたラインに対応する溝によって分離され、第２の重合体５ｂによって形成されるラインまたは列を備えることになる。そして、第１のゲート絶縁体４は、溝の位置で開放される。中和膜が使用される場合は、中和膜も、溝を形成するためにパターニングされ、第１のゲート絶縁体４を、これらの溝のレベルで開放された状態になる。
【００２１】
次に、好ましくは金属または半導体材料である第１の材料６が、堆積およびパターニングされ、少なくとも部分的に溝を埋め、これにより、第１の列を、除去された第１の重合体５ａでつくられた列（ライン）の位置に形成する。第１の材料６は、例えば、アモルファスまたは多結晶シリコン、あるいはその中心に金属原子（Ｚｎ、Ｃｏ、Ｆｅ）またはＦｅ、Ｃｏ、Ｐｔから選択された金属を有するポルフィリン分子（porphyrin molecule）である。第１の材料６は、誘電材料、例えば窒化シリコンまたは高誘電率材料（high-K dielectric material）とすることもできる。
【００２２】
次に、図５に示されるように、ダイブロック共重合体５の残り、すなわち、第２の列を形成する第２の重合体５ｂ、および、いくらかでもあれば、中和膜の残りは、例えばＯ2プラズマを使用した例えばエッチングによって除去される。次に、第２の材料７が、第１のゲート絶縁体４および第１の材料６の第１のライン上に堆積される。第２の材料７は、第１のゲート絶縁体４と同じ材料から有利に選択された誘電材料である。
【００２３】
第１の材料６および第２の材料７の選択は、第１の材料６（金属、半導体または誘電体）が、電荷キャリア（電子または正孔）を保持すること、および、電荷キャリアの第２の材料７または第１のゲート絶縁体４への拡散を防止することができるようになされる。電荷を閉じ込めることができる第１の材料６が、誘電材料である場合、それは、第２の材料７および第１のゲート絶縁体４よりも実質的に高い閉じ込め密度を呈する。誘電材料が呈する閉じ込め密度は、一般に、この材料の堆積状態に依存する。よって、化学組成が非常に近いがまったく別の電気的性質を呈する、別個の第１の材料６および第２の材料７を用いることが可能である。
【００２４】
上述の文献、米国特許出願第２００３／０１９３０６４号および米国特許第７０４５８５１号に加えて、異なる第１の材料６および第２の材料７の対が、２００６年４月の電子デバイスに関するＩＥＥＥ議事録（IEEE Transaction on Electron Devices）、Ｖｏｌ．５３、Ｎｏ．４の、タン（Tan）らの“高速動作用のＳＯＮＯＳ型の不揮発性メモリ内の電荷蓄積および遮断酸化物層としての酸化ハフニウムアルミニウム（Hafnium Aluminium Oxide as Charge Storage and Blocking-Oxide Layers in SONOS-Type Nonvolatile Memory for High-Speed Operation）”、２００５年１２月５〜７日のＩＥＥＥ国際電子デバイス会議２００５、ＩＥＤＭ技術ダイジェスト（Electron Devices Meeting, 2005. IEDM Technical Digest. IEEE International Volume , Issue）、１５８〜１６１頁の、チン（Chin）らの“保持率の高い低電圧高速ＳｉＯ２／ＡｌＧａＮ／ＡｌＬａＯ３／ＴａＮメモリ（Low Voltage High Speed SiO2/AlGaN/AlLaO3/TaN Memory with Good Retention）”、および２００５年１２月５〜７日のＩＥＥＥ国際電子デバイス会議２００５、ＩＥＤＭ技術ダイジェスト（Electron Devices Meeting, 2005, IEDM Technical Digest. IEEE International Volume , Issue）、１６２〜１６５頁の、ワン（Wang）らの“メモリ用途向けのＩｒＯ２／ＨｆＡｌＯ／ＨｆＳｉＯ／ＨｆＡｌＯゲートスタックを用いた長い保持性および低電圧動作（Long Retention and Low Voltage Operation Using IrO2/HfAlO/HfSiO/HfAlO Gate Stack for Memory Application）”に述べられている。
【００２５】
第２の材料７の堆積は、第１の材料６でつくられたラインを封入（encapsulate）し、これにより、それぞれ別個の第１の材料６および第２の材料７の、第１および第２の並列ラインの交互配列を備える、第２のゲート絶縁体が、基板３に平行な面に形成される。第１および第２のラインは、それぞれ、ダイブロック共重合体５の第１の重合体５ａおよび第２の重合体５ｂの代わりに配置される。
【００２６】
代替的な実施形態（図示せず）として、第２の材料７をパターニングし、第１の材料６の第１のラインを分離する誘電材料の第２のラインのみを形成することもできる。次いで、追加の誘電材料を、第１および第２のライン上に堆積し、第２のゲート絶縁体を完成させる。
【００２７】
なお、デバイスの残り、特に制御ゲートの形成は、従来の方法、特に、例えばポリシリコンでつくられたゲート電極の堆積およびゲートのパターニングによって達成される。
【００２８】
このようにして得られたデバイスは、第１の材料の各列が別個のゲートすなわちメモリビットに対応するため、いくつかの良好に定義されたビットを有するマルチビットメモリの製造を可能にするので、特に有利である。
【図１】
2009188406.tif 000003
【図２】
2009188406.tif 000004
【図３】
2009188406.tif 000005
【図４】
2009188406.tif 000006
【図５】
2009188406.tif 000007