(57)【要約】      （修正有）【課題】初期状態においてＯＦＦ電位出力時にフローティングとなるノードを発生させず、回路動作安定性を向上させる。【解決手段】ソースが第１電源Ｖ１に接続された第１のトランジスタと、ドレインにクロック信号が与えられる第２のトランジスタとを有し、第２のトランジスタがブートストラップ動作を行う出力手段１と、第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段２と、初期状態の時に第１、第２のトランジスタＴｒ１、Ｔｒ２のゲート電位を確定する初期状態電位確定手段３と、第１入力信号ＩＮ１がＯＮとなったとき、出力手段１のブートストラップ状態を設定するブートストラップ状態設定手段４と、第２入力信号ＩＮ２がＯＮとなったとき、出力手段１の初期状態を設定する初期状態設定手段５とを備えるシフトレジスタ回路である。【選択図】図３
2009205706.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
前記第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段と、
前段の出力または後段の出力のうち一方である第１入力信号と前記前段の出力または前記後段の出力のうち他方である第２入力信号とがＯＦＦとなる初期状態の時に前記第１のトランジスタおよび前記第２のトランジスタのゲート電位を確定する初期状態電位確定手段と、
前記第１入力信号がＯＮとなったとき、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定して前記出力手段のブートストラップ状態を設定するブートストラップ状態設定手段と、
前記第２入力信号がＯＮとなったとき、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定して前記出力手段の初期状態を設定する初期状態設定手段と
を備えることを特徴とするシフトレジスタ回路。
【請求項２】
前記ブートストラップ安定化手段は、一端子に前記第２トランジスタのゲートが接続され、他端子に前記第２トランジスタのソースが接続された第１キャパシタを有し、前記第１キャパシタによって前記第２のトランジスタがブートストラップ動作を行うための補助容量を構成する
ことを特徴とする請求項１記載のシフトレジスタ回路。
【請求項３】
前記初期状態電位確定手段は、
前記第２のトランジスタのゲートにドレインが接続され、前記第１電源の電位にソースが接続され、前記第１のトランジスタのゲートにゲートが接続された第３のトランジスタと、
一端子が前記第１のトランジスタのゲートに接続され、他端子が前記第２電源の電位に接続された抵抗器とを有する
ことを特徴とする請求項１記載のシフトレジスタ回路。
【請求項４】
前記初期状態電位確定手段は、
前記第２のトランジスタのゲートにドレインが接続され、前記第１電源の電位にソースが接続され、前記第１のトランジスタのゲートにゲートが接続された第３のトランジスタと、
前記第１のトランジスタのゲートにソースが接続され、前記第２電源の電位にゲートとドレインが接続された第４のトランジスタとを有する
ことを特徴とする請求項１記載のシフトレジスタ回路。
【請求項５】
前記ブートストラップ状態設定手段および前記初期状態設定手段を統合した回路として、
ゲートが前記第１入力信号に接続され、ドレインが前記第１入力信号または前記第２電源の電位に接続された第５のトランジスタと、
ゲートが前記第２入力信号に接続され、ソースが前記第１電源の電位に接続された第６のトランジスタと、
ゲートが前記第３のトランジスタのドレインと前記第５のトランジスタのソースと前記第６のトランジスタのドレインとに接続され、ソースが前記第１電源の電位に接続され、ドレインが前記第１のトランジスタのゲートに接続された第７のトランジスタとを有する
ことを特徴とする請求項３記載のシフトレジスタ回路。
【請求項６】
前記ブートストラップ状態設定手段および前記初期状態設定手段を統合した回路として、
ゲートが前記第１入力信号に接続され、ドレインが前記第１入力信号または前記第２電源の電位に接続された第５のトランジスタと、
ゲートが前記第３のトランジスタのドレインと前記第５のトランジスタのソースとに接続され、ソースが前記第１電源の電位に接続された第７のトランジスタと、
ゲートが前記第２入力信号に接続され、ドレインが前記第２入力信号または前記第２電源の電位に接続され、ソースが前記第１のトランジスタのゲートと前記第７のトランジスタのドレインとに接続された第８のトランジスタとを有する
ことを特徴とする請求項３記載のシフトレジスタ回路。
【請求項７】
前記ブートストラップ状態設定手段および前記初期状態設定手段を統合した回路として、
ゲートが前記第１入力信号に接続され、ドレインが前記第１入力信号または前記第２電源の電位に接続された第５のトランジスタと、
ゲートが前記第２入力信号に接続され、ソースが前記第１電源の電位に接続された第６のトランジスタと、
ゲートが前記第３のトランジスタのドレインと前記第５のトランジスタのソースと前記第６のトランジスタのドレインとに接続され、ソースが前記第１電源の電位に接続された第７のトランジスタと、
ゲートが前記第２入力信号に接続され、ドレインが前記第２入力信号または前記第２電源の電位に接続され、ソースが前記第１のトランジスタのゲートと前記第７のトランジスタのドレインとに接続された第８のトランジスタとを有する
ことを特徴とする請求項３記載のシフトレジスタ回路。
【請求項８】
ゲートが前記第１入力信号に接続され、ソースが前記第１電源の電位に接続され、ドレインが前記第１のトランジスタのゲートに接続された第９のトランジスタを有する
ことを特徴とする請求項１記載のシフトレジスタ回路。
【請求項９】
前記第２のトランジスタのゲートと前記第３のトランジスタのドレインとの間に第１０のトランジスタが挿入され、前記第１０のトランジスタのゲートが前記第２電源の電位に接続されている
ことを特徴とする請求項１記載のシフトレジスタ回路。
【請求項１０】
前記第１キャパシタが前記第２のトランジスタのゲート−ソース間容量によって代用される
ことを特徴とする請求項２記載のシフトレジスタ回路。
【請求項１１】
前記出力手段、前記ブートストラップ安定化手段、前記初期状態電位確定手段、前記ブートストラップ状態設定手段および前記初期状態設定手段を備える基本回路が複数段接続されてなり、前記基本回路の各々は、前段の基本回路の出力と後段の基本回路の出力とを入力信号とする
ことを特徴とする請求項１〜１０のうちいずれか１項に記載のシフトレジスタ回路。
【請求項１２】
複数の画素が配置されて成る画素アレイ部と、
前記画素アレイ部の各画素に送る信号を転送するシフトレジスタ回路を有し、当該信号によって前記画素を駆動する駆動回路とを備える表示装置において、
前記シフトレジスタ回路は、
ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
前記第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段と、
前段の出力または後段の出力のうち一方である第１入力信号と前記前段の出力または前記後段の出力のうち他方である第２入力信号とがＯＦＦとなる初期状態の時に前記第１のトランジスタおよび前記第２のトランジスタのゲート電位を確定する初期状態電位確定手段と、
前記第１入力信号がＯＮとなったとき、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定して前記出力手段のブートストラップ状態を設定するブートストラップ状態設定手段と、
前記第２入力信号がＯＮとなったとき、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定して前記出力手段の初期状態を設定する初期状態設定手段と
を備えることを特徴とする表示装置。
【請求項１３】
画素アレイ部の各画素に送る信号を転送するシフトレジスタ回路を有し、当該信号によって前記画素を駆動する駆動回路を備える表示装置と、
前記表示装置が組み込まれる筐体とを備える電子機器において、
前記シフトレジスタ回路は、
ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
前記第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段と、
前段の出力または後段の出力のうち一方である第１入力信号と前記前段の出力または前記後段の出力のうち他方である第２入力信号とがＯＦＦとなる初期状態の時に前記第１のトランジスタおよび前記第２のトランジスタのゲート電位を確定する初期状態電位確定手段と、
前記第１入力信号がＯＮとなったとき、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定して前記出力手段のブートストラップ状態を設定するブートストラップ状態設定手段と、
前記第２入力信号がＯＮとなったとき、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定して前記出力手段の初期状態を設定する初期状態設定手段と
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路および表示装置に関し、特に、初期状態におけるフローティングを抑制できるシフトレジスタ回路および表示装置ならびに電子機器に関する。
【背景技術】
【０００２】
液晶素子や有機ＥＬ（Electro Luminescence）素子などの電気光学素子を画素アレイ部に適用した表示装置では、画素アレイ部の各画素を順次駆動するための信号をシフトレジスタ回路によって生成している（例えば、特許文献１参照。）。
【０００３】
ここで、表示装置の駆動回路のうち水平駆動回路においては、共通の信号線にシリアル転送される映像信号を画素アレイ部の各信号線に設けたラッチ回路へ順次に書き込むために、シフトレジスタで生成したパルス信号が用いられている。また、垂直駆動回路においては、一垂直走査期間に各々の水平走査線を順次選択するために、シフトレジスタで生成したパルス信号が用いられている。
【０００４】
図２５、２７、２９に従来の単一チャネル型シフトレジスタ回路の例を示す。また、図２６、２８、３０は、図２５、２７、２９に示す回路の各タイミングチャートである。なお、図２６、２８、３０において、網かけで表示された部分はそのノードがフローティング状態であることを示している。
【０００５】
図２５に示すシフトレジスタ回路の基本的な動作は次のようになる。
（１）初期状態では、前段からの出力信号であるＩＮ１および後段からの出力信号であるＩＮ２がＯＦＦ電位であり、ノードＢが（ＯＮ電位−Ｖｔｈ）、ノードＡがＯＦＦ電位となる。出力であるＯＵＴは第１のトランジスタを介してＯＦＦ電位と接続される。ノードＡは第１１のトランジスタを介してＯＦＦ電位に確定される。ノードＢは第４のトランジスタを介して（ＯＮ電位−Ｖｔｈ）に確定される。第１１のトランジスタのゲートノードであるノードＸはＯＮ電位フローティング状態となる。
（２）前段の出力であるＩＮ１がＯＮ電位となると、第１３のトランジスタがＯＮとなり、ノードＸがＯＦＦ電位に設定され、第１１のトランジスタがＯＦＦとなる。また、第５のトランジスタを介してノードＡが（ＯＮ電位−Ｖｔｈ）に設定される。そして、第７のトランジスタがＯＮとなり、ノードＢがＯＦＦ電位に設定される。
（３）前段の出力であるＩＮ１がＯＦＦ電位となると、ノードＡが（ＯＮ電位−Ｖｔｈ）フローティングとなる。また、ノードＸはＯＦＦ電位のフローティングとなる。
（４）クロック信号（ＣＫ１）がＯＮ電位になると、第２のトランジスタを介してＯＵＴへクロックＣＫ１のＯＮ電位が出力される。この際、第２のトランジスタのゲート−ドレイン間容量、ゲート−ソース間容量を介してノードＡがクロックＣＫ１およびＯＵＴからカップリングを受け、電位が変化し、最大で（ＯＮ電位−Ｖｔｈ＋ＯＮ電位−ＯＦＦ電位）まで到達する。この動作により第２のトランジスタは十分なゲート−ソース間電位差を保つことができるため、クロック信号のＯＮ電位をＶｔｈロスなしにそのままＯＵＴへ出力することができる（ブートストラップ効果）。
（５）クロック信号（ＣＫ１）がＯＦＦ電位になると、ＯＵＴがＯＦＦ電位となる。これと同時にノードＡも（ＯＮ電位−Ｖｔｈ）に戻る。
（６）後段の出力であるＩＮ２がＯＮ電位になると、第１２のトランジスタを介してノードＸがＯＮ電位に設定され、第１１のトランジスタがＯＮとなり、ノードＡがＯＦＦ電位に設定される。また、第７のトランジスタがＯＦＦとなり、第４のトランジスタを介してノードＢがＯＮ電位−Ｖｔｈに設定される。
（７）後段の出力であるＩＮ２がＯＦＦ電位になると、初期状態に戻る。
【０００６】
また、図２７に示すシフトレジスタ回路の基本的な動作は次のようになる。
（１）初期状態では、ＩＮ１およびＩＮ２がＯＦＦ電位であり、ノードＢが（ＯＮ電位−Ｖｔｈ）、ノードＡがＯＦＦ電位である。ＯＵＴは第１のトランジスタを介してＯＦＦ電位と接続される。ノードＡはＯＦＦ電位フローティングである。ノードＢはインバータを介してＯＵＴの反転に接続され（ＯＮ電位−Ｖｔｈ）に確定される。
（２）前段の出力であるＩＮ１がＯＮ電位になると、第５のトランジスタを介してノードＡが（ＯＮ電位−Ｖｔｈ）に設定される。
（３）前段の出力であるＩＮ１がＯＦＦ電位になると、ノードＡが（ＯＮ電位−Ｖｔｈ）フローティングとなる。
（４）クロック信号（ＣＫ１）がＯＮ電位になると、ブートストラップ効果により、第２のトランジスタを介してＯＵＴへクロック信号ＣＫ１のＯＮ電位が出力される。そして、ＯＵＴの反転がＯＦＦ電位となり第１のトランジスタがＯＦＦになる。
（５）クロック信号（ＣＫ１）がＯＦＦ電位になると、ＯＵＴがＯＦＦ電位となる。これと同時にノードＡも（ＯＮ電位−Ｖｔｈ）に戻る。出力ＯＵＴの反転が（ＯＮ電位−Ｖｔｈ）となり、トランジスタ１がＯＮとなる。
（６）後段の出力であるＩＮ２がＯＮ電位になると、第６のトランジスタを介してノードＡがＯＦＦ電位に設定される。
（７）後段の出力であるＩＮ２がＯＦＦ電位になる。
初期状態に戻る。
【０００７】
また、図２９に示すシフトレジスタ回路の基本的な動作は次のようになる。
（１）初期状態はＩＮ１およびＩＮ２がＯＦＦ電位であり、ノードＢが（ＯＮ電位−Ｖｔｈ）、ノードＡがＯＦＦ電位となる。ＯＵＴは第１のトランジスタを介してＯＦＦ電位と接続される。ノードＡは第３のトランジスタを介してＯＦＦ電位に確定される。ノードＢは（ＯＮ電位−Ｖｔｈ）フローティングとなる。
（２）前段の出力であるＩＮ１がＯＮ電位になると、第９のトランジスタを介して、ノードＢがＯＦＦ電位に設定され、第３のトランジスタがＯＦＦとなる。また、第５のトランジスタを介してノードＡが（ＯＮ電位−Ｖｔｈ）に設定され、第７のトランジスタがＯＮとなる。
（３）前段の出力であるＩＮ１がＯＦＦ電位になると、ノードＡが（ＯＮ電位−Ｖｔｈ）フローティングとなる。
（４）クロック信号（ＣＫ１）がＯＮ電位になると、ブートストラップ効果を用いて、第２のトランジスタを介してＯＵＴへクロック信号ＣＫ１のＯＮ電位が出力される。
（５）クロック信号（ＣＫ１）がＯＦＦ電位になると、ＯＵＴがＯＦＦ電位となる。これと同時にノードＡも（ＯＮ電位−Vth）に戻る。
（６）後段の出力であるＩＮ２がＯＮ電位になると、第８のトランジスタを介してノードＢが（ＯＮ電位−Ｖｔｈ）に設定される。また、第３のトランジスタがＯＮとなり、ノードＡがＯＦＦ電位に設定され、第７のトランジスタがＯＦＦとなる。
（７）後段の出力であるＩＮ２がＯＦＦ電位になると、初期状態に戻る。
【０００８】
【特許文献１】特開２００５−１４９６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の単一チャネル型シフトレジスタ回路においては、初期状態（ＩＮ１およびＩＮ２がＯＦＦ電位の時）の基本回路においてＯＦＦ電位出力時にフローティングとなるノードが発生するため、回路動作が安定しないという問題が生じている。
【００１０】
具体的には、出力手段を構成するトランジスタのゲート−ドレイン間容量（ＯＦＦ時）を介してクロックからのカップリングを受けてトランジスタのゲートのノード電位がＯＮ電位側へ変化し、トランジスタのリーク量が大きくなって回路の誤動作を引き起こす原因となっている。
【００１１】
例えば、トランジスタのリークによってゲートのノードの電位が変動し、誤動作を起こしたり、このノードをＯＦＦ電位に固定するためにトランジスタを含む回路を追加した場合には、ＯＮ電位でのフローティングとなるノードが発生し、そのノードがリーク等によりＯＮ電位を保てなくなって誤動作を起こすといった回路不安定性が存在する。
【課題を解決するための手段】
【００１２】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、ソースが第１電源に接続された第１のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、第２のトランジスタがブートストラップ動作を行う出力手段と、第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段と、前段の出力または後段の出力のうち一方である第１入力信号と前段の出力または後段の出力のうち他方である第２入力信号とがＯＦＦとなる初期状態の時に第１のトランジスタおよび第２のトランジスタのゲート電位を確定する初期状態電位確定手段と、第１入力信号がＯＮとなったとき、第１のトランジスタのゲート電位を第１電源の電位に設定するとともに、第２のトランジスタのゲート電位を第２電源の電位に設定して出力手段のブートストラップ状態を設定するブートストラップ状態設定手段と、第２入力信号がＯＮとなったとき、第１のトランジスタのゲート電位を第２電源の電位に設定するとともに、第２のトランジスタのゲート電位を第１電源の電位に設定して出力手段の初期状態を設定する初期状態設定手段とを備えるシフトレジスタ回路である。
【００１３】
このような本発明では、第１入力信号と第２入力信号とがＯＦＦとなる初期状態でＯＦＦ電位出力の時に第１のトランジスタおよび第２のトランジスタのゲート電位を確定する初期状態電位確定手段が設けられていることから、初期状態においてフローティングとなるノードを発生させないようにすることができる。
【００１４】
また、本発明は、複数の画素が配置されて成る画素アレイ部と、画素アレイ部の各画素に送る信号を転送するシフトレジスタ回路を有し、この信号によって画素を駆動する駆動回路とを備える表示装置において、シフトレジスタ回路として、ソースが第１電源に接続された第１のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、第２のトランジスタがブートストラップ動作を行う出力手段と、第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段と、前段の出力または後段の出力のうち一方である第１入力信号と前段の出力または後段の出力のうち他方である第２入力信号とがＯＦＦとなる初期状態の時に第１のトランジスタおよび第２のトランジスタのゲート電位を確定する初期状態電位確定手段と、第１入力信号がＯＮとなったとき、第１のトランジスタのゲート電位を第１電源の電位に設定するとともに、第２のトランジスタのゲート電位を第２電源の電位に設定して出力手段のブートストラップ状態を設定するブートストラップ状態設定手段と、第２入力信号がＯＮとなったとき、第１のトランジスタのゲート電位を第２電源の電位に設定するとともに、第２のトランジスタのゲート電位を第１電源の電位に設定して出力手段の初期状態を設定する初期状態設定手段とを備える表示装置である。
【００１５】
このような本発明では、画素アレイ部の各画素に送る信号を転送するシフトレジスタ回路において、第１入力信号と第２入力信号とがＯＦＦとなる初期状態でＯＦＦ電位出力の時に第１のトランジスタおよび第２のトランジスタのゲート電位を確定する初期状態電位確定手段が設けられていることから、初期状態においてフローティングとなるノードを発生させないようにすることができる。
【００１６】
また、本発明は、画素アレイ部の各画素に送る信号を転送するシフトレジスタ回路を有し、この信号によって画素を駆動する駆動回路を備える表示装置と、表示装置が組み込まれる筐体とを備える電子機器において、シフトレジスタ回路として、ソースが第１電源に接続された第１のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、第２のトランジスタがブートストラップ動作を行う出力手段と、第２のトランジスタのブートストラップ動作を安定化させるブートストラップ安定化手段と、前段の出力または後段の出力のうち一方である第１入力信号と前段の出力または後段の出力のうち他方である第２入力信号とがＯＦＦとなる初期状態の時に第１のトランジスタおよび第２のトランジスタのゲート電位を確定する初期状態電位確定手段と、第１入力信号がＯＮとなったとき、第１のトランジスタのゲート電位を第１電源の電位に設定するとともに、第２のトランジスタのゲート電位を第２電源の電位に設定して出力手段のブートストラップ状態を設定するブートストラップ状態設定手段と、第２入力信号がＯＮとなったとき、第１のトランジスタのゲート電位を第２電源の電位に設定するとともに、第２のトランジスタのゲート電位を第１電源の電位に設定して出力手段の初期状態を設定する初期状態設定手段とを備える電子機器である。
【００１７】
このような本発明では、表示装置の画素アレイ部の各画素に送る信号を転送するシフトレジスタ回路において、第１入力信号と第２入力信号とがＯＦＦとなる初期状態でＯＦＦ電位出力の時に第１のトランジスタおよび第２のトランジスタのゲート電位を確定する初期状態電位確定手段が設けられていることから、初期状態においてフローティングとなるノードを発生させないようにすることができる。
【発明の効果】
【００１８】
本発明によれば、シフトレジスタ回路内で、初期状態となっている基本回路内においてＯＦＦ電位出力時にフローティングとなるノードが存在しない回路構成となっていることから、回路動作安定性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図に基づき説明する。
【００２０】
＜シフトレジスタ回路の全体の構成例＞
図１は、本実施形態に係るシフトレジスタ回路の構成例を示すブロック図である。図１に示すように、本実施形態に係るシフトレジスタ回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板（図示せず）上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるシフトレジスタ回路であって、Ｎ段のレジスタ（Ｓ／Ｒ）１１−１〜１１−Ｎと、必要に応じて２つのトランスファーゲート回路１２、１３とを有し、いくつかのデータを並列に記憶しておき、定められた順番で直列に出力し、レジスタ１１−１〜１１−Ｎの各々に格納されたデータを最下位桁から１ビットずつ加算処理する機能を持っている。
【００２１】
本シフトレジスタ回路には、入力パルスＳＴと２相のクロックパルスＣＫ１、ＣＫ２が入力される。図２に、入力パルス（入力信号）ＳＴ、クロックパルスＣＫ１、ＣＫ２およびレジスタ１１−１〜１１−Ｎの各入出力ＩＮ１（１）、ＩＮ２（Ｎ）、ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミング関係を示す。図２から明らかなように、入力パルスＳＴは１フィールド期間に２回、具体的には１フィールド期間の開始部分と終了部分でアクティブな状態となる。ここでは便宜上、１フィールド期間の開始部分でアクティブとなる入力パルスＳＴをＳＴ１、１フィールド期間の終了部分でアクティブとなる入力パルスＳＴをＳＴ２とする。
【００２２】
Ｎ段のレジスタ１１−１〜１１−Ｎにおいて、あるｎ段目のレジスタ１１−ｎを基準にして説明すると、レジスタ１１−ｎは前段のレジスタ１１−ｎ-1の出力ＯＵＴ（ｎ−１）を第１の入力ＩＮ１とするとともに、後段のレジスタ１１−ｎ+1の出力ＯＵＴ（ｎ＋１）を第２の入力ＩＮ２とする。そして、前段の出力ＯＵＴ（ｎ−１）の入力によって２相のクロックパルスＣＫ１、ＣＫ２に同期して転送（シフト）動作を行い、後段の出力ＯＵＴ（ｎ＋１）の入力によって初期化を行う。
【００２３】
正側の電源電圧をＶＤＤ（第２電源）、負側の電源電圧をＶＳＳ（第１電源）とすると、入力パルスＳＴおよびクロックパルスＣＫ１、ＣＫ２のパルス振幅はＶＤＤ〜ＶＳＳであり、トランスファーゲート回路１２は、入力パルスＳＴとクロックパルスＣＫ１の立ち下がりでアクティブになることによって１つ目の入力パルスＳＴを選択し、当該パルスＳＴを初段のレジスタ１１−１に第１の入力ＩＮ１として与える。トランスファーゲート回路１３は、入力パルスＳＴとクロックパルスＣＫ２の立ち下がりでアクティブになることによって２つ目の入力パルスＳＴを選択し、当該パルスＳＴを最終段のレジスタ１１−Ｎに第２の入力ＩＮ２として与える。この入出力関係を実現するためには、本シフトレジスタ回路の総段数Ｎは偶数である必要がある。
【００２４】
なお、ここでは、トランスファーゲート回路１２で生成したパルスＳＴを初段のレジスタ１１−１に第１の入力ＩＮ１として与え、トランスファーゲート回路１３で生成したパルスＳＴを最終段のレジスタ１１−Ｎに第２の入力ＩＮ２として与える構成を採っているが、これらパルスＳＴを外部から与える構成を採る場合には、トランスファーゲート回路１２、１３を設ける必要がない。また、シフトレジスタの総段数Ｎも偶数である必要がなくなる。
【００２５】
このような構成からなるシフトレジスタ回路において、本実施形態では、シフトレジスタ回路を構成するトランジスタのノードが初期状態においてフローティングにならないよう抑制できる構成となっている。
【００２６】
＜シフトレジスタ回路の基本回路の構成例＞
図３は、本実施形態に係るシフトレジスタ回路の基本回路の構成例を説明する図である。この基本回路１は、図１に示すレジスタの１段に対応するものである。なお、以下で説明する基本回路の構成例は一例であり、本発明はこれに限定されるものではない。
【００２７】
すなわち、本実施形態に係るシフトレジスタ回路の基本回路の構成は、ソースが第１電源（ここでは、ＯＦＦ電位）Ｖ１に接続された第１のトランジスタＴｒ１と、ソースが第１のトランジスタＴｒ１のドレインに接続され、ドレインにクロック信号ＣＫ１が与えられる第２のトランジスタＴｒ２とを有し、第２のトランジスタＴｒ２がブートストラップ動作を行う出力手段１と、第２のトランジスタＴｒ２のブートストラップ動作を安定化させるブートストラップ安定化手段２と、前段の出力または後段の出力のうち一方である第１入力信号ＩＮ１（ここでは、前段の出力）と他方である第２入力信号ＩＮ２（ここでは、後段の出力）とがＯＦＦになる初期状態の時に、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のゲート電位を確定する初期状態電位確定手段３と、第１入力信号ＩＮ１がＯＮとなったとき、第１のトランジスタＴｒ１のゲート電位を第１電源Ｖ１の電位に設定するとともに、第２のトランジスタＴｒ２のゲート電位を第２電源Ｖ２の電位（ここでは、ＯＮ電位）に設定して出力手段１のブートストラップ状態を設定するブートストラップ状態設定手段４と、第２入力信号がＯＮとなったとき、第１のトランジスタＴｒ１のゲート電位を第２電源Ｖ２の電位に設定するとともに、第２のトランジスタＴｒ２のゲート電位を第１電源Ｖ１の電位に設定して出力手段１の初期状態を設定する初期状態設定手段５とを備えている。
【００２８】
ここで、出力手段１は、第１のトランジスタＴｒ１のドレインと第２のトランジスタＴｒ２のソースとが接続され、この接続点に出力信号ＯＵＴが接続される。また、第１のトランジスタＴｒ１のソースには例えばＯＦＦ電位となる第１電源Ｖ１が接続され、第２のトランジスタＴｒ２のドレインにはクロック信号ＣＫ１が接続される。
【００２９】
ブートストラップ安定化手段２は、第２トランジスタのゲートとソースとの間に接続される第１キャパシタＣ１によって構成され、この第１キャパシタＣ１が第２のトランジスタＴｒ１のブートストラップ動作を行うため補助容量となる。なお、ブートストラップ安定化手段２の第１キャパシタＣ１は、第２のトランジスタＴｒ２のゲート−ソース間容量によって代用されるものであってもよい。
【００３０】
初期状態電位確定手段３は、第２のトランジスタＴｒ２のゲートにドレインが接続され、第１電源Ｖ１の電位にソースが接続され、第１のトランジスタＴｒ１のゲートにゲートが接続された第３のトランジスタＴｒ３と、一端子が第１のトランジスタＴｒ１のゲートに接続され、他端子が第２電源Ｖ２の電位に接続された抵抗器Ｒ１とを有する構成となっている。
【００３１】
なお、上記説明した初期状態電位確定手段３における抵抗器Ｒ１は、第４のトランジスタＴｒ４によって代用することもできる。すなわち、図４は、初期状態電位確定手段の他の例を説明する図である。この例では、出力手段１、ブートストラップ安定化手段２、ブートストラップ状態設定手段４および初期状態設定手段５は図１に示す例と同じであるが、初期状態電位確定手段３として、第１のトランジスタＴｒ１のゲートに接続される素子を抵抗器Ｒ１ではなく第４のトランジスタＴｒ４にしている点で相違する。第４のトランジスタＴｒ４は、ソースが第１のトランジスタＴｒ１のゲートに接続され、ドレインが第２電源の電位に接続されている。
【００３２】
（ブートストラップ状態設定手段および初期状態設定手段）
図５は、ブートストラップ状態設定手段および初期状態設定手段の回路構成例（その１）を説明する図である。すなわち、図５（ａ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第１入力信号ＩＮ１に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続され、ドレインが第１のトランジスタＴｒ１のゲートに接続された第７のトランジスタＴｒ７とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３３】
また、図５（ｂ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第２電源Ｖ２に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続され、ドレインが第１のトランジスタＴｒ１のゲートに接続された第７のトランジスタＴｒ７とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３４】
図６は、ブートストラップ状態設定手段および初期状態設定手段の回路構成例（その２）を説明する図である。すなわち、図６（ａ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第１入力信号ＩＮ１に接続された第５のトランジスタＴｒ５と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２電源Ｖ２の電位に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３５】
また、図６（ｂ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第２電源Ｖ２の電位に接続された第５のトランジスタＴｒ５と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２電源Ｖ２の電位に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３６】
また、図６（ｃ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第１入力信号ＩＮ１に接続された第５のトランジスタＴｒ５と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２入力信号ＩＮ２に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３７】
また、図６（ｄ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第２電源Ｖ２の電位に接続された第５のトランジスタＴｒ５と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２入力信号ＩＮ２に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３８】
図７は、ブートストラップ状態設定手段および初期状態設定手段の回路構成例（その３）を説明する図である。すなわち、図７（ａ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第１入力信号ＩＮ１に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２電源Ｖ２の電位に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００３９】
また、図７（ｂ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第２電源Ｖ２の電位に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２電源Ｖ２の電位に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００４０】
また、図７（ｃ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第１入力信号ＩＮ１に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２入力信号ＩＮ２に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００４１】
また、図７（ｄ）に示す例では、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第２電源Ｖ２の電位に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２入力信号ＩＮ２に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８とを有している。これらのトランジスタによってブートストラップ状態設定手段および初期状態設定手段が構成される。
【００４２】
また、本実施形態に係るシフトレジスタ回路の基本回路の構成では、図８および図９に示す回路を備えていてもよい。すなわち、図８に示す回路は、ゲートが第１入力信号ＩＮ１に接続され、ソースが第１電源Ｖ１の電位に接続され、ドレインが第１のトランジスタＴｒ１のゲートに接続された第９のトランジスタＴｒ９となっている。
【００４３】
また、図９に示す回路は、第２のトランジスタＴｒ２のゲートと第３のトランジスタＴｒ３のドレインとの間に第１０のトランジスタＴｒ１０が挿入され、この第１０のトランジスタＴｒ１０のゲートが第２電源Ｖ２の電位に接続されているものである。
【００４４】
＜シフトレジスタ回路の基本回路の具体的な構成例＞
図１０に本実施形態に係るシフトレジスタ回路の基本回路の具体的な構成例を示す。また、図１１は、図１０に示すシフトレジスタ回路の動作を説明するタイミングチャートである。
【００４５】
図１０に示すシフトレジスタ回路の基本回路では、出力手段１として、第１のトランジスタＴｒ１のドレインと第２のトランジスタＴｒ２のソースとが接続され、この接続点に出力信号ＯＵＴが接続される。また、第１のトランジスタＴｒ１のソースには例えばＯＦＦ電位となる第１電源Ｖ１が接続され、第２のトランジスタＴｒ２のドレインにはクロック信号ＣＫ１が接続される。
【００４６】
また、ブートストラップ安定化手段２は、第２トランジスタのゲートとソースとの間に接続される第１キャパシタＣ１によって構成され、この第１キャパシタＣ１が第２のトランジスタＴｒ１のブートストラップ動作を行うため補助容量となる。
【００４７】
また、初期状態電位確定手段３は、第２のトランジスタＴｒ２のゲートにドレインが接続され、第１電源Ｖ１の電位にソースが接続され、第１のトランジスタＴｒ１のゲートにゲートが接続された第３のトランジスタＴｒ３と、一端子が第１のトランジスタＴｒ１のゲートに接続され、他端子が第２電源Ｖ２の電位に接続された抵抗器Ｒ１とを有する構成となっている。
【００４８】
この第２のトランジスタＴｒ２のゲートと第３のトランジスタＴｒ３のドレインとの間には、図９に示す第１０のトランジスタＴｒ１０が挿入されている。第１０のトランジスタＴｒ１０のゲートには第２電源Ｖ２の電位が接続されている。
【００４９】
また、ブートストラップ状態設定手段および初期状態設定手段の回路構成は、図７（ａ）に示す回路例を採用し、この回路に図８に示す第９のトランジスタＴｒ９が追加された構成となっている。すなわち、ブートストラップ状態設定手段および初期状態設定手段の両手段の機能を統合した回路として、ゲートが第１入力信号ＩＮ１に接続され、ドレインが第１入力信号ＩＮ１に接続された第５のトランジスタＴｒ５と、ゲートが第２入力信号ＩＮ２に接続され、ソースが第１電源Ｖ１の電位に接続された第６のトランジスタＴｒ６と、ゲートが第３のトランジスタＴｒ３のドレインと第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のドレインとに接続され、ソースが第１電源Ｖ１の電位に接続された第７のトランジスタＴｒ７と、ゲートが第２入力信号ＩＮ２に接続され、ドレインが第２電源Ｖ２の電位に接続され、ソースが第１のトランジスタＴｒ１のゲートと第７のトランジスタＴｒ７のドレインとに接続された第８のトランジスタＴｒ８と、ゲートが第１入力信号ＩＮ１と接続され、ソースが第１電源Ｖ１の電位に接続され、ドレインが第１のトランジスタＴｒ１のゲートに接続された第９のトランジスタＴｒ９とを有している。
【００５０】
次に、図１０の基本回路における動作を図１１のタイミングチャートとともに説明する。
（１）初期状態では、前段からの出力信号である第１入力信号ＩＮ１および後段からの出力信号である第２入力信号ＩＮ２がＯＦＦ電位であり、ノードＢがＯＮ電位、ノードＡおよびＣがＯＦＦ電位となる。出力であるＯＵＴは第１のトランジスタＴｒ１を介してＯＦＦ電位と接続される。また、第３のトランジスタＴｒ３を介してノードＡおよびＣはＯＦＦ電位に確定される。また、ノードＢは抵抗器Ｒ１を通してＯＮ電位に固定される。よって初期状態でフローティングとなるノードがなく、回路は安定することになる。
（２）前段の出力である第１入力信号ＩＮ１がＯＮ電位になると、第５のトランジスタＴｒ５を介してノードＡおよびＣが（ＯＮ電位−Ｖｔｈ）に設定され、第７のトランジスタＴｒ７を介してノードＢがＯＦＦ電位に設定される。ここで、Ｖｔｈは第２のトランジスタＴｒ２の閾値電圧である。この際、第９のトランジスタＴｒ９があると、より早くノードＢをＯＦＦ電位に設定することができ、設定時に第３および第５のトランジスタＴｒ３、Ｔｒ５を通って流れる貫通電流を小さくすることができる。
（３）前段の出力である第１入力信号ＩＮ１がＯＦＦ電位になると、第５および第９のトランジスタＴｒ５、Ｔｒ９がＯＦＦとなる。これにより、ノードＡおよびＣは（ＯＮ電位−Ｖｔｈ）フローティング状態となる。
（４）クロック信号（ＣＫ１）がＯＮ電位になると、ブートストラップ効果により、第２のトランジスタを介してＯＵＴへＯＮ電位が出力される。ここで、第１０のトランジスタがない場合、第５および第６のトランジスタＴｒ５、Ｔｒ６のドレイン−ソース間に加わる電圧は最大で、（ＯＮ電位−Ｖｔｈ＋ＯＮ電位−ＯＦＦ電位）−（ＯＦＦ電位）＝２×（ＯＮ電位−ＯＦＦ電位）−Ｖｔｈとなる。一方、第１０のトランジスタＴｒ１０がある場合、ブートストラップ中は第１０のトランジスタＴｒ１０がＯＦＦ状態のため、ノードＡの電位は（ＯＮ電位−Ｖｔｈ）に保たれる。この場合、第５および第６のトランジスタＴｒ５、Ｔｒ６のドレイン−ソース間に加わる電圧は（ＯＮ電位−Ｖｔｈ）−（ＯＦＦ電位）となる。第１０のまたトランジスタＴｒ１０のドレイン−ソース間に加わる電圧は最大で（ＯＮ電位−Ｖｔｈ＋ＯＮ電位−ＯＦＦ電位）−（ＯＮ電位−Ｖｔｈ）＝ＯＮ電位−ＯＦＦ電位となる。このように、第１０のトランジスタＴｒ１０を挿入することによって、第１０のトランジスタＴｒ１０と第５および第６のトランジスタＴｒ５、Ｔｒ６とでノードＣの高電位を分割することなり、各トランジスタのドレイン−ソース間にかかる電圧を約半分にすることができ、トランジスタの耐圧を下げることが可能となる。
（５）クロック信号（ＣＫ１）がＯＦＦ電位になると、ＯＵＴがＯＦＦ電位となる。これと同時にノードＣも（ＯＮ電位−Ｖｔｈ）に戻る。
（６）後段の出力である第２入力信号ＩＮ２がＯＮ電位になると、第６のトランジスタＴｒ６を介してノードＡおよびＣがＯＦＦ電位に設定され、第７のトランジスタＴｒ７がＯＦＦとなる。これにより、抵抗器Ｒ１を介してノードＢがＯＮ電位に設定され、第３のトランジスタＴｒ３がＯＮとなる。または、第８のトランジスタＴｒ８を介してノードＢがＯＮ電位に設定されつつ、第３のトランジスタＴｒ３がＯＮとなるため、ノードＡおよびＣがＯＦＦ電位に設定され、第７のトランジスタＴｒ７がＯＦＦとなる。
（７）後段の出力であるＩＮ２がＯＦＦ電位になると、初期状態に戻る。
【００５１】
＜実施効果＞
本実施形態では、次のような実施の効果を奏することができる。第１入力信号ＩＮ１と第２入力信号ＩＮ２とがＯＦＦとなる初期状態の時に第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のゲート電位を確定する初期状態電位確定手段３が設けられていることから、初期状態においてＯＦＦ電位出力時にフローティングとなるノードを発生させないようにすることができる。
【００５２】
このため、第２のトランジスタＴｒ２のゲート−ドレイン間容量（ＯＦＦ時）を介してクロック信号ＣＫ１からのカップリングの影響を受けることがなくなり、ノードＡおよびＣの電位がＯＮ電位側へ変化することや、第２のトランジスタＴｒ２のリークを防止でき、回路の動作を安定させることが可能となる。また、第２のトランジスタＴｒ２のリークによるノードＡ、Ｃ、Ｂの電位変動を抑制し回路誤動作を防止することが可能となる。
【００５３】
なお、上記実施形態では、第１入力信号として前段の出力、第２入力信号として後段の出力を用いる例を説明したが、反対に第１入力信号として後段の出力、第２入力信号として前段の出力を用いるようにしてもよい。また、第１入力信号および第２入力信号として与える前段の出力および後段の出力を反転回路等によって切り換えられるようにしてもよい。入力信号の切り換えによって信号の転送方向を切り換えることが可能となる。
【００５４】
＜適用例：表示装置＞
上記説明した本実施形態に係るシフトレジスタ回路は、液晶表示装置や有機ＥＬ（Electro Luminescence）あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置や、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタ回路として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるシフトレジスタ回路はこの適用例に限られるものではなく、一般的なシフトレジスタ回路として広く用いることができる。
【００５５】
図１２に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素１００１が行列状に多数配置されてなる画素アレイ部１００２と、この画素アレイ部１００２の各画素１００１を行単位で順次選択する垂直駆動回路１００３と、この垂直駆動回路１００３によって選択された行の各画素に映像信号を書き込む水平駆動回路１００４とを少なくとも有する構成となっている。垂直駆動回路１００３および水平駆動回路１００４は、画素アレイ部１００２と共に表示パネル１００５上に集積されて当該画素アレイ部１００２を駆動する駆動回路を構成している。
【００５６】
表示パネル１００５には、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫがパネル外部から入力される。垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群１００６およびインバータ回路群１００７を経た後、垂直駆動回路１００３および水平駆動回路１００４に与えられる。
【００５７】
垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群１００６およびインバータ回路群１００７を経た後、バッファ回路１００８，１００９およびバッファ回路１０１０，１０１１を介して直接垂直駆動回路１００３および水平駆動回路１００４に与えられる。レベルシフト回路群１００６は、低電圧振幅の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅のパルス信号にレベルシフト（レベル変換）する。
【００５８】
なお、本例では、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル１００５の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル１００５上に集積し、垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴについては当該タイミングジェネレータから垂直駆動回路１００３および水平駆動回路１００４に直接に与え、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路１００８〜１０１１を介して垂直駆動回路１００３および水平駆動回路１００４に与える構成を採ることも可能である。
【００５９】
表示パネル１００５は、画素アレイ部１００２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部１００２の行数ｍ分の走査線１０１２（１０１２−１〜１０１２−ｍ）と列数ｎ分の信号線１０１３（１０１３−１〜１０１３−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線１０１２と信号線１０１３との交点部分に画素１００１が配されることになる。
【００６０】
画素１００１は、図１２から明らかなように、ゲートが走査線１０１２に接続され、ソースが信号線１０１３に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線１０１４に接続されている。
【００６１】
図１３は、垂直駆動回路の具体的な構成の一例を示すブロック図である。図１３から明らかなように、垂直駆動回路１００３はシフトレジスタ１０２１などによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫに同期して順次シフトし、画素アレイ部１００２の各画素１００１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。垂直走査パルスφＶ１〜φＶｍは、バッファ回路１０２２−１〜１０２２−ｍを介して画素アレイ部１０２の走査線１０２２−１〜１０２２−ｍに与えられる。
【００６２】
水平駆動回路１０４も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路１００４において、シフトレジスタは水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路１００４では、このサンプリングパルスを用いて表示パネル１００５の外部から供給される映像信号をサンプリングし、垂直駆動回路１００３によって選択された行の各画素１００１に対して点順次で、あるいは線順次で書き込む動作が行われる。
【００６３】
上記構成の液晶表示装置において、例えば、画素アレイ部１００２の各画素１００１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力するシフトレジスタ１０２１として、先述した本実施形態に係るシフトレジスタ回路が用いられる。この実施形態に係るシフトレジスタ回路は、先述したように、初期状態電位確定手段３を備えたものが用いられ、トランジスタのゲートの電位変動を抑制し、回路の安定性向上を図ることができる。したがって、本実施形態に係るシフトレジスタ回路を、垂直駆動回路１００３のシフトレジスタ１０２１として用いることにより、走査線１０１２−１〜１０１２−ｍを安定した動作で駆動することができるため、本液晶表示装置の動作信頼性向上を図ることができる。
【００６４】
なお、本適用例では、本実施形態に係るシフトレジスタ回路を垂直駆動回路１００３を構成するシフトレジスタ１０２１として用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、水平駆動回路１００４を構成するシフトレジスタとして用いることも可能である。
【００６５】
また、本適用例では、画素１００１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素１００１の表示エレメントとして例えば有機ＥＬ素子を用いた有機ＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００６６】
＜適用例：電子機器＞
本実施形態に係るシフトレジスタ回路を適用した表示装置は、図１４に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上２００２に、液晶素子、薄膜トランジスタ、薄膜容量、受光素子等からなる画素をマトリックス状に集積形成した画素アレイ部２００２ａを設ける、この画素アレイ部（画素マトリックス部）２００２ａを囲むように接着剤２０２１を配し、ガラス等の対向基板２００６を貼り付けて表示モジュールとする。この透明な対向基板２００６には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部２００２ａへの信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）２０２３を設けてもよい。
【００６７】
以上説明した本実施形態に係る表示装置は、図１５〜図１９に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本実施形態が適用される電子機器の一例について説明する。
【００６８】
図１５は、本実施形態が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本実施形態に係る表示装置を用いることにより作成される。
【００６９】
図１６は、本実施形態が適用されるデジタルカメラを示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本実施形態に係る表示装置を用いることにより作製される。
【００７０】
図１７は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本実施形態に係る表示装置を用いることにより作製される。
【００７１】
図１８は、本実施形態が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本実施形態に係る表示装置を用いることにより作製される。
【００７２】
図１９は、本実施形態が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本実施形態に係る表示装置を用いることにより作製される。
【００７３】
＜適用例：表示撮像装置＞
本実施形態に係る表示装置は、以下のような表示撮像装置に適用可能である。また、この表示撮像装置は、先に説明した各種電子機器に適用可能である。図２０には、表示撮像装置の全体構成を表すものである。この表示撮像装置は、Ｉ／Ｏディスプレイパネル２０００と、バックライト１５００と、表示ドライブ回路１２００と、受光ドライブ回路１３００と、画像処理部１４００と、アプリケーションプログラム実行部１１００とを備えている。
【００７４】
Ｉ／Ｏディスプレイパネル２０００は、複数の画素が全面に渡ってマトリクス状に配置された液晶パネル（ＬＣＤ（Liquid Crystal Display））からなり、線順次動作をしながら表示データに基づく所定の図形や文字などの画像を表示する機能（表示機能）を有すると共に、後述するようにこのＩ／Ｏディスプレイ２０００に接触または近接する物体を撮像する機能（撮像機能）を有するものである。また、バックライト１５００は、例えば複数の発光ダイオードが配置されてなるＩ／Ｏディスプレイパネル２０００の光源であり、後述するようにＩ／Ｏディスプレイ２０００の動作タイミングに同期した所定のタイミングで、高速にオン・オフ動作を行うようになっている。
【００７５】
表示ドライブ回路１２００は、Ｉ／Ｏディスプレイパネル２０００において表示データに基づく画像が表示されるように（表示動作を行うように）、このＩ／Ｏディスプレイパネル２０００の駆動を行う（線順次動作の駆動を行う）回路である。
【００７６】
受光ドライブ回路１３００は、Ｉ／Ｏディスプレイパネル２０００において受光データが得られるように（物体を撮像するように）、このＩ／Ｏディスプレイパネル２０００の駆動を行う（線順次動作の駆動を行う）回路である。なお、各画素での受光データは、例えばフレーム単位でフレームメモリ１３００Ａに蓄積され、撮像画像として画像処理部１４へ出力されるようになっている。
【００７７】
画像処理部１４００は、受光ドライブ回路１３００から出力される撮像画像に基づいて所定の画像処理（演算処理）を行い、Ｉ／Ｏディスプレイ２０００に接触または近接する物体に関する情報（位置座標データ、物体の形状や大きさに関するデータなど）を検出し、取得するものである。なお、この検知する処理の詳細については後述する。
【００７８】
アプリケーションプログラム実行部１１００は、画像処理部１４００による検知結果に基づいて所定のアプリケーションソフトに応じた処理を実行するものであり、例えば検知した物体の位置座標を表示データに含むようにし、Ｉ／Ｏディスプレイパネル２０００上に表示させるものなどが挙げられる。なお、このアプリケーションプログラム実行部１１００で生成される表示データは表示ドライブ回路１２００へ供給されるようになっている。
【００７９】
次に、図２１を参照してＩ／Ｏディスプレイパネル２０００の詳細構成例について説明する。このＩ／Ｏディスプレイパネル２０００は、表示エリア（センサエリア）２１００と、表示用Ｈドライバ２２００と、表示用Ｖドライバ２３００と、センサ読み出し用Ｈドライバ２５００と、センサ用Ｖドライバ２４００とを有している。
【００８０】
表示エリア（センサエリア）２１００は、バックライト１５００からの光を変調して表示光を出射すると共にこのエリアに接触または近接する物体を撮像する領域であり、発光素子（表示素子）である液晶素子と後述する受光素子（撮像素子）とがそれぞれマトリクス状に配置されている。
【００８１】
表示用Ｈドライバ２２００は、表示ドライブ回路１２００から供給される表示駆動用の表示信号および制御クロックに基づいて、表示用Ｖドライバ２３００と共に表示エリア２１００内の各画素の液晶素子を線順次駆動するものである。
【００８２】
センサ読み出し用Ｈドライバ２５００は、センサ用Ｖドライバ２４００と共にセンサエリア２１００内の各画素の受光素子を線順次駆動し、受光信号を取得するものである。
【００８３】
次に、図２２を参照して、表示エリア２１００における各画素の詳細構成例について説明する。この図２２に示した画素３１００は、表示素子である液晶素子と受光素子とから構成されている。
【００８４】
具体的には、表示素子側には、水平方向に延在するゲート電極３１００ｈと垂直方向に延在するドレイン電極３１００ｉとの交点に薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）などからなるスイッチング素子３１００ａが配置され、このスイッチング素子３１００ａと対向電極との間に液晶を含む画素電極３１００ｂが配置されている。そしてゲート電極３１００ｈを介して供給される駆動信号に基づいてスイッチング素子３１００ａがオン・オフ動作し、オン状態のときにドレイン電極３１００ｉを介して供給される表示信号に基づいて画素電極３１００ｂに画素電圧が印加され、表示状態が設定されるようになっている。
【００８５】
一方、表示素子に隣接する受光素子側には、例えばフォトダイオードなどからなる受光用のセンサ３１００ｃが配置され、電源電圧ＶＤＤが供給されるようになっている。また、この受光センサ３１００ｃには、リセットスイッチ３１００ｄとコンデンサ３１００ｅが接続され、リセットスイッチ３１００ｄによってリセットされながら、コンデンサ３１００ｅにおいて受光量に対応した電荷が蓄積されるようになっている。そして蓄積された電荷は読み出しスイッチ３１００ｇがオンとなるタイミングで、バッファアンプ３１００ｆを介して信号出力用電極３１００ｊに供給され、外部へ出力される。また、リセットスイッチ３１００ｄのオン・オフ動作はリセット電極３１００ｋにより供給される信号により制御され、読み出しスイッチ３１００ｇのオン・オフ動作は、読出し制御電極３１００ｋにより供給される信号により制御される。
【００８６】
次に、図２３を参照して、表示エリア２１００内の各画素とセンサ読み出し用Ｈドライバ２５００との接続関係について説明する。この表示エリア２１００では、赤（Ｒ）用の画素３１００と、緑（Ｇ）用の画素３２００と、青（Ｂ）用の画素３３００とが並んで配置されている。
【００８７】
各画素の受光センサ３１００ｃ，３２００ｃ，３３００ｃに接続されたコンデンサに蓄積された電荷は、それぞれのバッファアンプ３１００ｆ，３２００ｆ，３３００ｆで増幅され、読み出しスイッチ３１００ｇ，３２００ｇ，３３００ｇがオンになるタイミングで、信号出力用電極を介してセンサ読み出し用Ｈドライバ２５００へ供給される。なお、各信号出力用電極には定電流源４１００ａ，４１００ｂ，４１００ｃがそれぞれ接続され、センサ読み出し用Ｈドライバ２５００で感度良く受光量に対応した信号が検出されるようになっている。
【００８８】
次に、本実施の形態の表示撮像装置の動作について詳細に説明する。
【００８９】
まず、この表示撮像装置の基本動作、すなわち画像の表示動作および物体の撮像動作について説明する。
【００９０】
この表示撮像装置では、アプリケーションプログラム実行部１１００から供給される表示データに基づいて、表示用ドライブ回路１２００において表示用の駆動信号が生成され、この駆動信号により、Ｉ／Ｏディスプレイ２０００に対して線順次表示駆動がなされ、画像が表示される。また、このときバックライト１５００も表示ドライブ回路１２００によって駆動され、Ｉ／Ｏディスプレイ２０００と同期した点灯・消灯動作がなされる。
【００９１】
ここで、図２４を参照して、バックライト１５００のオン・オフ状態とＩ／Ｏディスプレイパネル２０００の表示状態との関係について説明する。
【００９２】
まず、例えば１／６０秒のフレーム周期で画像表示がなされている場合、各フレーム期間の前半期間（１／１２０秒間）にバックライト１５００が消灯し（オフ状態となり）、表示が行われない。一方、各フレーム期間の後半期間には、バックライト１５００が点灯し（オン状態となり）、各画素に表示信号が供給され、そのフレーム期間の画像が表示されるようになっている。
【００９３】
このように、各フレーム期間の前半期間は、Ｉ／Ｏディスプレイパネル２０００から表示光が出射されない無光期間である一方、各フレーム期間の後半期間は、Ｉ／Ｏディスプレイパネル２０００から表示光が出射される有光期間となっている。
【００９４】
ここで、Ｉ／Ｏディスプレイパネル２０００に接触または近接する物体（例えば、指先など）がある場合、受光ドライブ回路１３００による線順次受光駆動により、このＩ／Ｏディスプレイパネル２０００における各画素の受光素子においてその物体が撮像され、各受光素子からの受光信号が受光ドライブ回路１３００へ供給される。受光ドライブ回路１３００では、１フレーム分の画素の受光信号が蓄積され、撮像画像として画像処理部１４へ出力される。
【００９５】
そして画像処理部１４００では、この撮像画像に基づいて、以下説明する所定の画像処理（演算処理）を行い、Ｉ／Ｏディスプレイ２０００に接触または近接する物体に関する情報（位置座標データ、物体の形状や大きさに関するデータなど）が検出される。
【図面の簡単な説明】
【００９６】
【図１】本実施形態に係るシフトレジスタ回路の構成例を示すブロック図である。
【図２】入力パルスＳＴ、クロックパルスＣＫ１、ＣＫ２およびレジスタ１１−１〜１１−Ｎの各入出力ＩＮ１（１）、ＩＮ２（Ｎ）、ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミングチャートである。
【図３】本実施形態に係るシフトレジスタ回路の基本回路の構成例を説明する図である。
【図４】初期状態電位確定手段の他の例を説明する図である。
【図５】ブートストラップ状態設定手段および初期状態設定手段の回路構成例（その１）を説明する図である。
【図６】ブートストラップ状態設定手段および初期状態設定手段の回路構成例（その２）を説明する図である。
【図７】ブートストラップ状態設定手段および初期状態設定手段の回路構成例（その３）を説明する図である。
【図８】第９のトランジスタを備える回路構成を説明する図である。
【図９】第１０のトランジスタを備える回路構成を説明する図である。
【図１０】本実施形態に係るシフトレジスタ回路の基本回路の具体的な構成例を示す図である。
【図１１】図１０に示すシフトレジスタ回路の動作を説明するタイミングチャートである。
【図１２】本発明の適用例に係るアクティブマトリクス型液晶表示装置を説明する図である。
【図１３】垂直駆動回路の具体的な構成の一例を示すブロック図である。
【図１４】フラット型のモジュール形状の例を示す模式図である。
【図１５】本実施形態が適用されるテレビを示す斜視図である。
【図１６】本実施形態が適用されるデジタルカメラを示す斜視図である。
【図１７】本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図１８】本実施形態が適用されるビデオカメラを示す斜視図である。
【図１９】本実施形態が適用される携帯端末装置、例えば携帯電話機を示す図である。
【図２０】本発明の第１の実施の形態に係る表示撮像装置の構成を表すブロック図である。
【図２１】図１に示したＩ／Ｏディスプレイパネルの構成例を表すブロック図である。
【図２２】各画素の構成例を表す回路図である。
【図２３】各画素とセンサ読み出し用Ｈドライバとの接続関係を説明するための回路図である。
【図２４】バックライトのオン・オフ状態と表示状態との関係について説明するためのタイミング図である。
【図２５】従来の単一チャネル型シフトレジスタ回路の例（その１）を説明する図である。
【図２６】従来の単一チャネル型シフトレジスタ回路の例（その１）のタイミングチャートである。
【図２７】従来の単一チャネル型シフトレジスタ回路の例（その２）を説明する図である。
【図２８】従来の単一チャネル型シフトレジスタ回路の例（その２）のタイミングチャートである。
【図２９】従来の単一チャネル型シフトレジスタ回路の例（その３）を説明する図である。
【図３０】従来の単一チャネル型シフトレジスタ回路の例（その３）のタイミングチャートである。
【符号の説明】
【００９７】
１…出力手段、２…ブートストラップ安定化手段、３…初期状態電位確定手段、４…ブートストラップ状態設定手段、５…初期状態設定手段、Ｃ１…容量、Ｔｒ１…第１のトランジスタ、Ｔｒ２…第２のトランジスタ、Ｔｒ３…第３のトランジスタ、Ｔｒ４…第４のトランジスタ、Ｔｒ５…第５のトランジスタ、Ｔｒ６…第６のトランジスタ、Ｔｒ７…第７のトランジスタ、Ｔｒ８…第８のトランジスタ、Ｔｒ９…第９のトランジスタ、Ｔｒ１０…第１０のトランジスタ、Ｒ１…抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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