(57)【要約】【課題】動作電圧種が少なく周辺回路の回路規模を小さくできるメモリセルを有する不揮発性半導体記憶装置を提供すること。【解決手段】半導体基板１のチャネルの両側にソース／ドレイン３を有するとともに、チャネル上に厚ゲート絶縁膜４を介してゲート電極６を有する選択トランジスタ８と、選択トランジスタ８と隣接する領域の半導体基板１上に形成された素子分離領域２と、素子分離領域２に隣接するとともに、半導体基板１上に下部電極２７が形成され、素子分離領域２と下部電極２７の間の領域の半導体基板１上に薄ゲート絶縁膜５を介して上部電極７を有するアンチフューズ９と、ソース３と上部電極７の間を電気的に接続するとともに、ソース３及び上部電極７と接触する接続コンタクト２８と、を備える。【選択図】図１
2009290189.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネルの両側にソース及びドレインを有するとともに、前記チャネル上に第１ゲート絶縁膜を介してゲート電極を有する選択トランジスタと、
前記選択トランジスタと隣接する領域の前記半導体基板上に形成された素子分離領域と、
前記素子分離領域に隣接するとともに、前記半導体基板上に下部電極が形成され、前記素子分離領域と前記下部電極の間の領域の前記半導体基板上に第２ゲート絶縁膜を介して上部電極を有するアンチフューズと、
前記ソースと前記上部電極の間を電気的に接続するとともに、前記ソース及び前記上部電極と接触する接続コンタクトと、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記接続コンタクトは、前記選択トランジスタ及び前記アンチフューズ上に成膜された層間絶縁膜に形成されるとともに前記ソースの一部と前記上部電極の一部とを含んだ１つの開口部内に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記接続コンタクトは、前記選択トランジスタ及び前記アンチフューズ上に成膜された層間絶縁膜に形成されるとともに前記ソースの一部を含んだ第１開口部内に形成された第１接続コンタクトと、前記層間絶縁膜に形成されるとともに前記上部電極の一部を含んだ第２開口部内に形成された第２接続コンタクトと、前記第１接続コンタクトと前記第２接続コンタクトとを電気的に接続する配線とからなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜は、同じ膜厚のゲート絶縁膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記下部電極は、前記ソース及び前記ドレインの拡散層と同一導電型の不純物が導入された拡散層であることを特徴とする請求項１乃至５のいずれか一に記載の不揮発性半導体記憶装置。
【請求項７】
前記下部電極は、前記ソース及び前記ドレインの拡散層と異なる導電型の不純物であることを特徴とする請求項１乃至５のいずれか一に記載の不揮発性半導体記憶装置。
【請求項８】
前記下部電極は、前記上部電極に対して水平位置関係が重複しないことを特徴とする請求項７の不揮発性半導体製造装置。
【請求項９】
前記選択トランジスタ及び前記アンチフューズを含む各メモリセルの下部電極は、共通のソース線と電気的に接続されていることを特徴とする請求項１乃至８のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１０】
前記選択トランジスタは、Ｎチャネル型であることを特徴とする請求項１乃至９のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１１】
前記選択トランジスタは、Ｐチャネル型であることを特徴とする請求項１乃至９のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１２】
書込み動作の際、前記半導体基板及び前記下部電極を正の電位とし、前記ドレイン及び前記ゲート電極を接地電位とするように制御するコントローラを備えることを特徴とする請求項１乃至１１のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１３】
書込み動作の際、前記半導体基板及び前記下部電極を接地電位とし、前記ドレイン及び前記ゲート電極を正の電位とするように制御するコントローラを備えることを特徴とする請求項１乃至１１のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１４】
前記選択トランジスタは、Ｎチャネル型であり、前記半導体基板に形成されたＰウェル上に構成され、
前記アンチフューズは、Ｐチャネル型であり、前記半導体基板に形成されたＮウェル上に構成されることを特徴とする請求項１乃至９のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１５】
書き込み動作の際、前記選択トランジスタのＰウェル、及び前記アンチフューズのＮウェルを接地電位とし、前記アンチフューズの前記下部電極を負の電位とし、前記選択トランジスタの前記ドレイン及び前記ゲート電極を正の電位とするように制御するコントローラを備えることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記選択トランジスタは、Ｐチャネル型であり、前記半導体基板に形成されたＮウェル上に構成され、
前記アンチフューズは、Ｎチャネル型であり、前記半導体基板に形成されたＰウェル上に構成されることを特徴とする請求項１乃至９のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１７】
書き込み動作の際、前記アンチフューズの前記Ｐウェルと前記下部電極を接地電位とし、前記選択トランジスタの前記Ｎウェル、及び前記ドレインを正の電位とし、前記ゲート電極を接地電位とするように制御するコントローラを備えることを特徴とする請求項１６記載の不揮発性半導体記憶装置。
【請求項１８】
前記アンチフューズの上部に、下層側から順に、キャパシタ下部電極、キャパシタ絶縁膜、キャパシタ上部電極が積層したキャパシタを有し、
前記キャパシタ下部電極は、前記接続コンタクトと電気的に接続されることを特徴とする請求項１乃至１７のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１９】
前記選択トランジスタ、前記アンチフューズ、及び前記キャパシタを含む各メモリセルのキャパシタ上部電極は、共通のプレート線と電気的に接続されていることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２０】
書込み動作の際、前記半導体基板及び前記下部電極を接地電位とするとともに、前記ドレインに正の電位を印加し、かつ、前記ゲート電極を前記ドレインへの印加電位より高い正の電位を印加し、その後、前記ドレインと前記ゲート電極の電位を下げるとともに、前記キャパシタ上部電極に正の電位を印加するように制御するコントローラを備えることを特徴とする請求項１８又は１９記載の不揮発性半導体記憶装置。
【請求項２１】
前記選択トランジスタ及び前記アンチフューズを含むメモリセルを複数有するメモリセルユニットと、
前記メモリセルユニットの各前記メモリセルからの信号に応じてメモリ情報の出力を制御する制御回路と、
を備えることを特徴とする請求項１乃至２０のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２２】
前記制御回路は、各前記メモリセルからの信号が入力されるＯＲ回路を有することを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【請求項２３】
前記制御回路は、各前記メモリセルからの信号が入力されるＡＮＤ回路を有することを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【請求項２４】
前記制御回路は、各前記メモリセルからの信号が入力されるＡＮＤ回路と、各前記メモリセルからの信号が入力されるＯＲ回路と、を備えることを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【請求項２５】
前記制御回路の動作モードを制御するモード設定回路を備えることを特徴とする請求項２４記載の不揮発性半導体記憶装置。
【請求項２６】
各前記メモリセルと前記ＡＮＤ回路の間の各配線のスイッチングを制御する第１選択回路と、
各前記メモリセルと前記ＯＲ回路の間の各配線のスイッチングを制御する第２選択回路と、
ＡＮＤ回路及びＯＲ回路からの一方の情報を選択して出力するように制御する第３選択回路と、
を備え、
前記モード設定回路は、前記第１選択回路、前記第２選択回路、及び前記第３選択回路を制御することを特徴とする請求項２５記載の不揮発性半導体記憶装置。
【請求項２７】
前記モード設定回路は、
第１信号が入力されているときに、前記第１選択回路をＯＮ状態にするとともに、前記第２選択回路をＯＦＦ状態にし、前記第３選択回路を前記ＡＮＤ回路側を選択する制御信号を出力するように制御し、
第２信号が入力されているときに、前記第１選択回路をＯＦＦ状態にするとともに、前記第２選択回路をＯＮ状態にし、前記第３選択回路を前記ＯＲ回路側を選択する制御信号を出力するように制御することを特徴とする請求項２６記載の不揮発性半導体記憶装置。
【請求項２８】
アンチフューズと、
前記アンチフューズの一端と電気的に接続された選択トランジスタと、
書込み動作の際、前記選択トランジスタ側から前記アンチフューズの前記一端に前記アンチフューズを破壊しうる電位を印加するように制御するコントローラと、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２９】
前記アンチフューズと前記選択トランジスタよりなるセットを複数備え、
各前記セットの各前記アンチフューズの他端は、共通に電気的に接続されていることを特徴とする請求項２８記載の不揮発性半導体記憶装置。
【請求項３０】
選択トランジスタのソースとアンチフューズの上部電極が接続コンタクトを介して連結されるとともに、行列をなして配置された複数のメモリセルと、
行方向の各前記選択トランジスタのゲート電極に電気的に接続された複数のワード線と、
列方向の各前記選択トランジスタのドレインに電気的に接続された複数のビット線と、
少なくとも隣接するセル間で前記アンチフューズの下部電極に電気的に接続されたソース線と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３１】
前記選択トランジスタと前記アンチフューズは、それぞれＮチャネル型であり、Ｐウェル上に構成されることを特徴とする請求項３０記載の不揮発性半導体記憶装置。
【請求項３２】
前記選択トランジスタは、Ｎチャネル型であり、Ｐウェル上に構成され、
前記アンチフューズは、Ｐチャネル型であり、Ｎウェル上に構成されることを特徴とする請求項３０記載の不揮発性半導体記憶装置。
【請求項３３】
前記選択トランジスタは、Ｐチャネル型であり、Ｎウェル上に構成され、
前記アンチフューズは、Ｎチャネル型であり、Ｐウェル上に構成されることを特徴とする請求項３０記載の不揮発性半導体記憶装置。
【請求項３４】
前記Ｎウェルは、前記ワード線に沿って行方向に延在して配置されることを特徴とする請求項３３記載の不揮発性半導体記憶装置。
【請求項３５】
前記Ｎウェルは、前記ビット線に沿って列方向に延在して配置されることを特徴とする請求項３３記載の不揮発性半導体記憶装置。
【請求項３６】
前記ソース線は、メモリセルアレイ全体で共通の共通ソース線であることを特徴とする請求項３３乃至３５のいずれか一に記載の不揮発性半導体記憶装置。
【請求項３７】
前記ソース線は、前記ワード線間に配されるとともに、前記ワード線間に配された前記アンチフューズの各前記下部電極と電気的に接続されることを特徴とする請求項３３乃至３５のいずれか一に記載の不揮発性半導体記憶装置。
【請求項３８】
前記アンチフューズは、ＭＯＳハーフトランジスタ構造乃至ＭＯＳトランジスタ構造であることを特徴とする請求項３０乃至３７のいずれか一に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンチフューズ型のメモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
デジタル家電や携帯電話向けＬＳＩ（Large Scale Integration）におけるセキュリテイコードの格納や、ＬＣＤ（Liquid Crystal Display）ドライバにおける色調調整パラメータ、温度補償型水晶発振器（ＴＣＸＯ；temperature compensated crystal oscillator）の制御の温度パラメータなどのトリミングなどに小容量の不揮発性ＲＯＭの必要性が高まっている。不揮発性ＲＯＭは、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）の別チップをＳＩＰ（System in Package）で搭載している場合が多い。最近は、工程追加なしの標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにて不揮発性ＲＯＭが形成できる技術が開示されている。例えば、特許文献１、２、非特許文献１等にはアンチフューズ型メモリが開示されている。
【０００３】
アンチフューズ型メモリでは、例えば、図８のように、Ｐ型の半導体基板１０１のチャネルの両側にＮ＋型のソース・ドレイン拡散層１０３が形成され、かつ、チャネル上に厚ゲート絶縁膜１０４を介してゲート電極１０６が形成された選択トランジスタ１０８を有する。選択トランジスタ１０８と隣接する領域では、ソース・ドレイン拡散層１０３の一方と接続されたフューズ下部電極拡散層１２７と、半導体基板１０１上に形成された素子分離領域１０２との間の半導体基板１０１上に、厚ゲート絶縁膜１０４より薄い薄ゲート絶縁膜１０５を介して、ポリシリコンよりなるフューズ上部電極１０７が形成されたアンチフューズ１０９を有する。選択トランジスタ１０８の他方のソース・ドレイン拡散層１０３は、層間絶縁膜１１１に形成された下穴に埋め込まれたビットコンタクト１１０を介してビット線ＢＬに電気的に接続されている。ゲート電極１０６は、ワード線ＷＲに電気的に接続されている。フューズ上部電極１０７は、プレート線ＷＰに電気的に接続されている。
【０００４】
この種のアンチフューズメモリセルの書込み動作は、アンチフューズ１０９の薄ゲート絶縁膜１０５を破壊して行う。この際にアンチフューズ１０９の下部電極となるＮ＋のフューズ下部電極拡散層１２７に高い正電位を印加して薄ゲート絶縁膜１０５を破壊すると、アバランチェやバンド間トンネルなどのホットキャリアが薄ゲート絶縁膜１０５に注入されながら絶縁破壊が誘起されるので、破壊時間が不安定でバラツキが生じやすく、また信頼性的にも劣る傾向がある。そのため、書込み動作では、薄ゲート絶縁膜１０５の破壊時のソース・ドレイン拡散層１０３近傍からのホットキャリアの生成を抑制するように印加電位が設定される。
【０００５】
例えば、書込み動作において、図９のようにメモリセルを選択／非選択とする場合、選択メモリセル１１３では、選択プレート線ＷＰ１の電位Ｖｗｐ１を高い正の破壊電位ＶＰＰとし、選択ワード線ＷＲ１の電位Ｖｗｒ１をＶＰＰ／２とし、選択ビット線ＢＬ１の電位Ｖｂｌ１を０ｖとすることで、フューズ下部電極拡散層１２７には電位を印加しないで薄ゲート絶縁膜１０５を破壊する。非選択メモリセル１１４では、非選択ビット線ＢＬ２の電位Ｖｂｌ２をＶＰＰ／２にしてアンチフューズのゲート破壊が起きないように抑止電位を印加して行っている。
【０００６】
読出し動作では、選択メモリセル１１３のアンチフューズを流れる電流が書込み動作と同じ向きにすることが信頼性上重要であるが、アンチフューズの上部電極から下部電極、選択トランジスタを介してビット線に電子が流れるように選択プレート線ＷＰ１の電位Ｖｗｐ１をＩＯ部の電源電位ＶｄｄＩＯにし、選択トランジスタの選択ワード線ＷＲ１の電位Ｖｗｒ１を電源電位Ｖｄｄにし、選択ビット線ＢＬ１の電位Ｖｂｌ１を０Ｖにし、非選択ビット線ＢＬ２の電位Ｖｂｌ２を選択ワード線ＷＲ１と同じＶｄｄとすることで、選択メモリセル１１３の読み出しを行う。
【０００７】
【特許文献１】米国特許第６７９８６９３号明細書
【特許文献２】特開２００１−３０８２８３号公報
【非特許文献１】Bernard Aronson（Kilopass）、「A Novel embedded OTP NVM Using Standard Foundry CMOS Logic Technology」、ＩＥＤＭ２００６（国際電子デバイス会議;International Electron Devices Meeting）、米国、アメリカ電気・電子通信学会（IEEE）、２００６年、ｐ．２４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来例（図８〜１０参照）では、書込み動作においてＶＰＰ、ＶＰＰ／２、０ｖの３種類の電位が必要であり、読出し動作においてＶｄｄＩＯ、Ｖｄｄ、０ｖの３種類が必要となり、合計５種類の電位がセル動作に必要であり、周辺制御回路が複雑になり、回路規模が大きくなるという問題があった。
【０００９】
本発明の主な課題は、動作電位種が少なく周辺回路の回路規模を小さくできるメモリセルを有する不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点においては、アンチフューズ型のメモリセルを有する不揮発性半導体記憶装置において、半導体基板のチャネルの両側にソース及びドレインを有するとともに、前記チャネル上に第１ゲート絶縁膜を介してゲート電極を有する選択トランジスタと、前記選択トランジスタと隣接する領域の前記半導体基板上に形成された素子分離領域と、前記素子分離領域に隣接するとともに、前記半導体基板上に下部電極が形成され、前記素子分離領域と前記下部電極の間の領域の前記半導体基板上に第２ゲート絶縁膜を介して上部電極を有するアンチフューズと、前記ソースと前記上部電極の間を電気的に接続するとともに、前記ソース及び前記上部電極と接触する接続コンタクトと、を備えることを特徴とする。
【００１１】
本発明の第２の視点においては、アンチフューズ型のメモリセルを有する不揮発性半導体記憶装置において、アンチフューズと、前記アンチフューズの一端と電気的に接続された選択トランジスタと、書込み動作の際、前記選択トランジスタ側から前記アンチフューズの前記一端に前記アンチフューズを破壊しうる電位を印加するように制御するコントローラと、を備えることを特徴とする。
【００１２】
本発明の第３の視点においては、アンチフューズ型のメモリセルを有する不揮発性半導体記憶装置において、選択トランジスタのソースとアンチフューズの上部電極が接続コンタクトを介して連結されるとともに、行列をなして配置された複数のメモリセルと、行方向の各前記選択トランジスタのゲート電極に電気的に接続された複数のワード線と、列方向の各前記選択トランジスタのドレインに電気的に接続された複数のビット線と、少なくとも隣接するセル間で前記アンチフューズの下部電極に電気的に接続されたソース線と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、書込み動作の際、非選択のビット線やワード線に破壊抑制電位を印加する必要がなく、メモリセル動作制御に抑止電位が不要となり、動作電位種が少なく動作が単純であるので、周辺回路の回路規模が小さくできる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る不揮発性半導体記憶装置では、半導体基板（図１の１）のチャネルの両側にソース及びドレイン（図１の３）を有するとともに、前記チャネル上に第１ゲート絶縁膜（図１の４）を介してゲート電極（図１の６）を有する選択トランジスタ（図１の８）と、前記選択トランジスタ（図１の８）と隣接する領域の前記半導体基板（図１の１）上に形成された素子分離領域（図１の２）と、前記素子分離領域（図１の２）に隣接するとともに、前記半導体基板（図１の１）上に下部電極（図１の２７）が形成され、前記素子分離領域（図１の２）と前記下部電極（図１の２７）の間の領域の前記半導体基板（図１の１）上に第２ゲート絶縁膜（図１の５）を介して上部電極（図１の７）を有するアンチフューズ（図１の９）と、前記ソース（図１の３）と前記上部電極（図１の７）の間を電気的に接続するとともに、前記ソース（図１の３）及び前記上部電極（図１の７）と接触する接続コンタクト（図１の２８）と、を備える。
【実施例１】
【００１５】
本発明の実施例１に係る不揮発性半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【００１６】
実施例１に係る不揮発性半導体記憶装置におけるメモリセルでは、選択トランジスタ８とアンチフューズ９を有する。
【００１７】
選択トランジスタ８では、Ｐ型の半導体基板１のチャネルの両側にＮ＋型のソース・ドレイン拡散層３が形成されており、チャネル上に厚ゲート絶縁膜４を介してゲート電極６が形成されている。一方のソース・ドレイン拡散層３は、層間絶縁膜１１に形成された下穴に埋め込まれた接続コンタクト２８を介してアンチフューズ９のフューズ上部電極７と電気的に接続されている。他方のソース・ドレイン拡散層３は、層間絶縁膜１１に形成された下穴に埋め込まれたビットコンタクト１０を介してビット線ＢＬに電気的に接続されている。ゲート電極６は、ワード線ＷＲに電気的に接続されている。
【００１８】
アンチフューズ９は、薄ゲート絶縁膜５を絶縁破壊し、半導体基板１とフューズ上部電極７の間を短絡させて書き込みが行える記憶ノードである。アンチフューズ９は、選択トランジスタ８の一方のソース・ドレイン拡散層３と隣接する領域の半導体基板１上に形成されたＳＴＩ（Shallow Trench Isolation）型の素子分離領域２に隣接した領域に形成されている。アンチフューズ９では、ＭＯＳトランジスタ構造となっており、半導体基板１上に形成されたＮ＋型のフューズ下部電極拡散層２７と素子分離領域２との間の領域の半導体基板１上に、厚ゲート絶縁膜４よりも薄い薄ゲート絶縁膜５を介して、ポリシリコンよりなるフューズ上部電極７が形成されている。フューズ上部電極７（アンチフューズの一端）は、層間絶縁膜１１に形成された下穴に埋め込まれた接続コンタクト２８を介して選択トランジスタ８の一方のソース・ドレイン拡散層３と電気的に接続されている。フューズ下部電極拡散層２７（アンチフューズの他端）は、共通ソース線ＳＯＵＲＣＥと電気的に接続されている。なお、フューズ上部電極７下の薄ゲート絶縁膜５は、素子分離領域２上において厚ゲート絶縁膜４と同じ膜厚としてもよい。
【００１９】
接続コンタクト２８は、選択トランジスタ８及びアンチフューズ９上に成膜された層間絶縁膜１１に形成された下穴（ソース・ドレイン拡散層３の一部とフューズ上部電極７の一部とを含んだ１つの開口部）に埋め込まれた導電体（例えば、タングステン）である。接続コンタクト２８は、選択トランジスタ８の一方のソース・ドレイン拡散層３と、アンチフューズ９のフューズ上部電極７とを跨ぐようにして、一方のソース・ドレイン拡散層３の表面の一部からフューズ上部電極７の表面の一部にかけて連続的に配され、一方のソース・ドレイン拡散層３及びフューズ上部電極７とそれぞれ接している。
【００２０】
なお、アンチフューズ９のフューズ下部電極拡散層２７は、ここではＰ型の半導体基板１上にＮ＋型の不純物が拡散したものであるが、Ｐ型の半導体基板１上のＰ＋型の不純物が拡散したものでもよい。フューズ下部電極拡散層２７がＰ型の半導体基板１上のＰ＋型の不純物が拡散したものであれば、アンチフューズ部の抵抗を小さくできるというメリットがある。また、ここでは選択トランジスタ８をＮチャネル型のメモリセルを想定して説明したが、Ｐチャネル型でも同様にできる。
【００２１】
アンチフューズ９は、上部電極７と下部電極２７を離間（図の横方向（水平方向）に離間）させることが望ましい（図２３参照）。つまり、下部電極２７は、上部電極７に対して水平位置関係が重複しないようにすることが望ましい。この構造は、標準のＣＭＯＳ製造プロセスにおいてＬＤＤ（lightly doped drain）注入もしくはエクステンション注入をマスクして抑制することにより上部電極７と下部電極２７をサイドウォール１６の幅Ｘだけ離間させることによって容易に実現できる。この構造にすることによって、読み出し電流のバラツキを抑制することができる。基板表面の電極２７のジャンクション位置と書き込み後に形成される導通箇所の水平距離（最も下部電極２７に近接した箇所で導通した場合は図２３の距離Ｘと等しい）と、書き込み後の上部電極７と下部電極２７間を流れる電流量（Ｉcell）の関係を調べると図２４のようになる。距離Ｘが小さすぎるとＩcellが極度に増加することが分かっている。この事により、安定したＩcellを実現するためには距離Ｘの値を１０ｎｍ以上することが望ましい。一方、距離Ｘが大きすぎるとオフセットトランジスタになるためにＩcellが著しく減少する弊害もある。よって、距離Ｘの値は、１０ｎｍ〜５０ｎｍになるように形成することが望ましい。
【００２２】
図１のようなメモリセル（セット）は、図２のように選択トランジスタとアンチフューズが直列に接続された構成となる。メモリセルは行列に配列しており、行方向の各メモリセルのゲート電極はワード線ＷＲ１、ＷＲ２に接続されており、列方向の各メモリセルの他方のソース・ドレイン拡散層はビット線ＢＬ１、ＢＬ２に接続されており、各メモリセルのアンチフューズの他端は共通ソース線ＳＯＵＲＣＥに電気的に接続されている。
【００２３】
なお、実施例１に係る不揮発性半導体記憶装置は、標準ＣＭＯＳプロセスで製造することができる。例えば、半導体基板１に素子分離領域２を形成し、その後、半導体基板１表面を熱酸化することで熱酸化膜を形成し、その後、厚ゲート絶縁膜４を形成する領域の熱酸化膜をエッチング除去し、その後、半導体基板１表面を熱酸化することで厚い熱酸化膜と薄い熱酸化膜を形成し、その後、ポリシリコンを成膜し、その後、エッチングすることでゲート電極６及び厚ゲート絶縁膜４とフューズ上部電極７及び薄ゲート絶縁膜５を形成し、その後、不純物を導入することでソース・ドレイン拡散層３及びフューズ下部電極拡散層２７を形成し、その後、層間絶縁膜１１を成膜し、その後、ビットコンタクト１０及び接続コンタクト２８を形成するための下穴を形成し、その後、下穴にビットコンタクト１０及び接続コンタクト２８を埋め込むことで、図１のようなメモリセルができる。
【００２４】
次に、本発明の実施例１に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図２は、本発明の実施例１に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。図３は、本発明の実施例１に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【００２５】
書込み動作では、半導体基板（図１の１）及びフューズ下部電極拡散層（図１の２７）に接続された共通ソース線ＳＯＵＲＣＥを接地電位にし、選択ビット線ＢＬ１、及び選択ワード線ＷＲ１に書き込み電位ＶＰＰ（正の高電位）を印加する。これにより、選択メモリセル１３のアンチフューズ（図１の９）のフューズ上部電極（図１の７）にのみ破壊電位が印加され、アンチフューズ（図１の９）の薄ゲート絶縁膜（図１の５）を破壊する。つまり、選択トランジスタ側からアンチフューズの一端にアンチフューズを破壊しうる電位を印加する。
【００２６】
読み出し動作では、半導体基板（図１の１）及びフューズ下部電極拡散層（図１の２７）に接続された共通ソース線ＳＯＵＲＣＥを接地電位にし、選択ワード線ＷＲ１、及び選択ビット線ＢＬ１にＩＯ電位ＶｄｄＩＯを印加する。これにより、アンチフューズ（図１の８）の薄ゲート絶縁膜（図１の５）が破壊されていれば導通し、破壊されていなければ非導通で、メモリセルに書き込まれたデータを読み出すことができる。
【００２７】
なお、各配線の電位制御は、図示されていないコントローラによって行われる。また、ここでの書込み動作では、半導体基板（図１の１）及びフューズ下部電極拡散層（図１の２７）を接地電位にし、選択トランジスタ（図１の８）のドレイン（図１の３）とゲート電極（図１の６）を正の高電位にしているが、半導体基板（図１の１）及びフューズ下部電極拡散層（図１の２７）を正の高電位にし、選択トランジスタ（図１の８）のドレイン（図１の３）とゲート電極（図１の６）を接地電位にしてもよい。
【００２８】
実施例１によれば、メモリセル動作制御に抑止電位が不要となり、動作電位種が少なく動作が単純であるので、周辺回路の回路規模が小さくでき、マクロサイズの小さい、小チップサイズの低コストのものが得られる。また、アンチフューズ９の薄ゲート絶縁膜５を絶縁破壊して書込みする際、絶縁破壊が確実に行われ、破壊後に抵抗変化することなく、信頼性の高い不揮発性半導体記憶装置が得られる効果がある。つまり、選択トランジスタ８を介してアンチフューズ９に伝わる書込み電位はフューズ上部電極７に印加されるため、選択メモリセル１３のアンチフューズ９の薄ゲート絶縁膜５の破壊をＦＮトンネル電流により引き起こすことが可能になり、ポリシリコン端部近傍でのフューズ下部電極拡散層２７側からのアバランチェ降伏やバンド間トンネルにより生じるホットなキャリアによるゲート破壊を抑制できる。さらに、標準ＣＭＯＳプロセスにおいて工程追加なしで、製造コストを抑えて形成できる。
【実施例２】
【００２９】
本発明の実施例２に係る不揮発性半導体記憶装置について図面を用いて説明する。図４は、本発明の実施例２に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【００３０】
実施例２に係る不揮発性半導体記憶装置は、一方のソース・ドレイン拡散層３とフューズ上部電極７に接続された接続コンタクト２８ａ上の層間絶縁膜１１中に、下層側から順に、キャパシタ下部電極３２、キャパシタ絶縁膜３３、キャパシタ上部電極３４が積層したキャパシタ３１が形成されている。キャパシタ下部電極３２は、接続コンタクト２８ｂを介して接続コンタクト２８ａに電気的に接続されている。キャパシタ上部電極３４は、接続コンタクト２８ｃを介してキャパシタプレート線ＣＡＰに電気的に接続されている。その他の基本的構成（選択トランジスタ８、アンチフューズ９）は、実施例１と同様である。また、図４のようなメモリセルは、図５のように選択トランジスタとアンチフューズが直列に接続された構成となる。メモリセルは行列に配列しており、行方向の各メモリセルのゲート電極はワード線ＷＲ１、ＷＲ２に接続されており、列方向の各メモリセルの他方のソース・ドレイン拡散層はビット線ＢＬ１、ＢＬ２に接続されており、各メモリセルのアンチフューズの一端は共通ソース線ＳＯＵＲＣＥに接続されており、各メモリセルのキャパシタ上部電極は共通のキャパシタプレート線ＣＡＰに接続されている。
【００３１】
次に、本発明の実施例２に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図５は、本発明の実施例２に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。図６は、本発明の実施例２に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【００３２】
書込み動作では、半導体基板（図４の１）及びフューズ下部電極拡散層（図４の２７）に接続された共通ソース線ＳＯＵＲＣＥを接地電位にし、選択ビット線ＢＬ１にＶＰＰ／２を印加し、選択ワード線ＷＲ１にＶＰＰを印加し、フューズ上部電極（図４の７）のノードを充電した後、選択ワード線ＷＲ１と選択ビット線ＢＬ１の電位を下げ、キャパシタ上部電極（図４の３４）に接続されるキャパシタプレート線ＣＡＰにＶＰＰ／２の書き込み電位を印加し、キャパシタ下部電極（図４の３２）に接続されるフューズ上部電極（図４の７）の電位を該ＶＰＰ程度に昇圧し、フューズ上部電極（図４の７）下の薄ゲート絶縁膜（図４の５）を破壊する。
【００３３】
読み出し動作は、実施例１と同様なので説明を省略する。
【００３４】
実施例２によれば、アンチフューズ９の薄ゲート絶縁膜５の破壊はキャパシタ３１による昇圧電位で行うため、過剰電流が流れることなく、書込み時の消費電力を低減できる利点がある。また、キャパシタ３１がアンチフューズ９の上部に形成されるので、メモリセルの面積を増加することなく形成できる。
【実施例３】
【００３５】
本発明の実施例３に係る不揮発性半導体記憶装置について図面を用いて説明する。図７は、本発明の実施例３に係る不揮発性半導体記憶装置の回路構成を模式的に示した図である。
【００３６】
実施例３に係る不揮発性半導体記憶装置は、メモリセルユニット４０と、制御回路５０と、モード設定回路６０と、を有する。
【００３７】
メモリセルユニット４０は、実施例１の選択トランジスタ（図１の８）とアンチフューズ（図１の９）が直列に接続されたメモリセル４０ａ、４０ｂ、……、４０ｎを有する。メモリセルユニット４０は、複数のメモリセル４０ａ、４０ｂ、……、４０ｎによって１つの情報を記憶する。各メモリセル４０ａ、４０ｂ、……、４０ｎのビット線（図１のＢＬ）は、制御回路５０の第１選択回路５１および第２選択回路５２のそれぞれに電気的に接続されている。
【００３８】
制御回路５０は、メモリセルユニット４０の各メモリセル４０ａ、４０ｂ、……、４０ｎからの信号に応じてメモリ情報の出力を制御する。制御回路５０は、モード設定回路６０からの制御信号に基づいてメモリ情報の出力を制御する。制御回路５０は、第１選択回路５１と、第２選択回路５２と、第３選択回路５３と、ＡＮＤ回路５４と、ＯＲ回路５５と、を有する。
【００３９】
第１選択回路５１は、モード設定回路６０からの制御信号に基づいて、各メモリセル４０ａ、４０ｂ、……、４０ｎとＡＮＤ回路５４の間の各配線のスイッチングを制御する。第１選択回路５１は、モード設定回路６０にＡ信号が入力されているときに各配線をＯＮ状態にし、モード設定回路６０にＢ信号が入力されているときに各配線をＯＦＦ状態にする。
【００４０】
第２選択回路５２は、モード設定回路６０からの制御信号に基づいて、各メモリセル４０ａ、４０ｂ、……、４０ｎとＯＲ回路５５の間の各配線のスイッチングを制御する。第２選択回路５２は、モード設定回路６０にＡ信号が入力されているときに各配線をＯＦＦ状態にし、モード設定回路６０にＢ信号が入力されているときに各配線をＯＮ状態にする。
【００４１】
第３選択回路５３は、モード設定回路６０からの制御信号に基づいて、ＡＮＤ回路５４及びＯＲ回路５５からの一方の情報を選択して出力するように制御する。第３選択回路５３は、モード設定回路６０にＡ信号が入力されているときにＡＮＤ回路５４からの情報を出力し、モード設定回路６０にＢ信号が入力されているときにＯＲ回路５５からの情報を出力する。
【００４２】
ＡＮＤ回路５４は、メモリセルユニット４０の各メモリセル４０ａ、４０ｂ、……、４０ｎから第１選択回路５１を介して入力された信号が全て１（図１のアンチフューズ９が導通）のときに第３選択回路５３に向けてメモリ情報として１を出力し、それ以外のときは第３選択回路５３に向けてメモリ情報として０を出力する。
【００４３】
ＯＲ回路５５は、メモリセルユニット４０の各メモリセル４０ａ、４０ｂ、……、４０ｎから第２選択回路５２を介して入力された信号のいずれか又は全てが１（図１のアンチフューズ９が導通）のときに第３選択回路５３に向けてメモリ情報として１を出力し、それ以外のときは第３選択回路５３に向けてメモリ情報として０を出力する。
【００４４】
モード設定回路６０は、制御回路５０の動作モードを制御する。モード設定回路６０は、Ａ信号が入力されているときに、第１選択回路５１をＯＮ状態にするとともに、第２選択回路５２をＯＦＦ状態にし、第３選択回路５３をＡＮＤ回路５４側を選択するように制御信号を出力するように制御する。モード設定回路６０は、Ｂ信号が入力されているときに、第１選択回路５１をＯＦＦ状態にするとともに、第２選択回路５２をＯＮ状態にし、第３選択回路５３をＯＲ回路５５側を選択するように制御信号を出力するように制御する。
【００４５】
不揮発性半導体記憶装置の動作の一例を説明する。
【００４６】
出荷前では、Ａ信号をモード設定回路６０に入力すると、メモリセルユニット４０の各メモリセル４０ａ、４０ｂ、……、４０ｎからの信号が第１選択回路５１を介してＡＮＤ回路５４に入力され、各信号が全て１であればＡＮＤ回路５４から第３選択回路５３を介してメモリ情報として１が出力される。
【００４７】
出荷時には、Ｂ信号をモード設定回路６０に入力すると、メモリセルユニット４０の各メモリセル４０ａ、４０ｂ、……、４０ｎからの信号が第２選択回路５２を介してＯＲ回路５５に入力され、各信号のいずれか又は全てが１であればＯＲ回路５５から第３選択回路５３を介してメモリ情報として１が出力される。
【００４８】
実施例３によれば、例えば、アンチフューズ（図１の９）の良否判定基準を出荷前より出荷後の方を緩和させることで、メモリセル４０ａ、４０ｂ、……、４０ｎの書込み後のアンチフューズ（図１の９）の抵抗変動等の経時・経ストレス変化に対して、出荷後にアンチフューズ（図１の９）に起因する不良発生の確率を減少させることができる。
【実施例４】
【００４９】
本発明の実施例４に係る不揮発性半導体記憶装置について図面を用いて説明する。図１１は、本発明の実施例４に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した図１２のＸ−Ｘ´間の断面図である。図１２は、本発明の実施例４に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分平面図である。
【００５０】
実施例１（図１参照）に係る不揮発性半導体記憶装置では、接続コンタクト（図１の２８）が、選択トランジスタ（図１の８）及びアンチフューズ（図１の９）上に成膜された層間絶縁膜（図１の１１）に形成されるとともにソース・ドレイン拡散層（図１の３）の一部とフューズ上部電極（図１の７）の一部とを含んだ１つの開口部内に形成されている。一方、実施例４に係る不揮発性半導体記憶装置では、接続コンタクトが、選択トランジスタ８及びアンチフューズ９上に成膜された層間絶縁膜１１に形成されるとともにソース・ドレイン拡散層３の一部を含んだ第１開口部内に形成された接続コンタクト６１ａと、層間絶縁膜１１に形成されるとともにフューズ上部電極７の一部を含んだ第２開口部内に形成された接続コンタクト６１ｂと、接続コンタクト６１ａと接続コンタクト６１ｂとを電気的に接続するメタル配線６２とからなる。アンチフューズ９では、ＭＯＳハーフトランジスタ構造となっており、フューズ下部電極拡散層２７と素子分離領域２との間の領域の半導体基板１乃至フューズ下部電極拡散層２７上の一部に、薄ゲート絶縁膜５を介して、ポリシリコンよりなるフューズ上部電極７が形成されている。なお、その他の構成、及び動作については、実施例１と同様である。
【００５１】
なお、アンチフューズ９は、上部電極７と下部電極２７を離間させることが望ましい（図２５参照）。詳細ついては、実施例１と同様である。
【００５２】
実施例４によれば、ソース・ドレイン拡散層３とフューズ上部電極７とを２つの接続コンタクト６１ａ、６１ｂとメタル配線６２を用いて電気的に接続するので、実施例１の１つの接続コンタクトを用いる場合と比べて、変形コンタクトを用いないので製造が容易になるという利点がある。
【実施例５】
【００５３】
本発明の実施例５に係る不揮発性半導体記憶装置について図面を用いて説明する。図１３は、本発明の実施例５に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【００５４】
実施例５に係る不揮発性半導体記憶装置では、選択トランジスタ８がＮチャネル型であって半導体基板（図示せず）に形成されたＰウェル１ａ上に構成され、アンチフューズ９がＰチャネル型であって半導体基板（図示せず）に形成されたＮウェル１ｂ上に構成されている。その他の構成は、実施例４と同様である。
【００５５】
なお、アンチフューズ９は、上部電極７と下部電極２７を離間させることが望ましい（図２６参照）。詳細については実施例１と同様である。
【００５６】
なお、図１３のようなメモリセル（セット）は、図１４のように選択トランジスタとアンチフューズが直列に接続された構成となる。メモリセルは行列に配列しており、行方向の各メモリセルのゲート電極はワード線ＷＲ１、ＷＲ２に接続されており、列方向の各メモリセルの他方のソース・ドレイン拡散層はビット線ＢＬ１、ＢＬ２に接続されており、各メモリセルのアンチフューズの他端は共通ソース線ＳＯＵＲＣＥに電気的に接続されている。選択トランジスタ部のＮウェル１ｂは、ワード線ＷＲ１、ＷＲ２に沿って行方向に配置されている。アンチフューズ部のＰウェル１ａは、Ｎウェル１ｂ間に配置されている。選択トランジスタ部の各Ｎウェル１ｂは、セルアレイ全体に共通に電気的に接続されている。アンチフューズ部の各Ｐウェル１ａは、セルアレイ全体に共通に電気的に接続されている。共通ソース線ＳＯＵＲＣＥもセルアレイ全体に共通に電気的に接続されている。
【００５７】
次に、本発明の実施例５に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図１４は、本発明の実施例５に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。図１５は、本発明の実施例５に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【００５８】
書込み動作では、Ｐウェル１ａ、及びＮウェル１ｂを接地電位とし、共通ソース線ＳＯＵＲＣＥを負の書き込み電位−ＶＰＰとし、選択ビット線ＢＬ１と選択ワード線ＷＲ１を正の書き込み電位ＶＰＰとすることで、フューズ下部電極拡散層（図１３の２７）とフューズ上部電極（図１３の７）から正負の書き込み電位＋／−ＶＰＰにより、アンチフューズ（図１３の９）の薄ゲート絶縁膜（図１３の５）を破壊する。
【００５９】
読み出し動作では、Ｐウェル１ａ、Ｎウェル１ｂ、及び共通ソース線ＳＯＵＲＣＥを接地電位にし、選択ワード線ＷＲ１と選択ビット線ＢＬ１にＩＯ電位ＶｄｄＩＯを印加して行う。アンチフューズ（図１３の９）の薄ゲート絶縁膜（図１３の５）が破壊されていれば導通し、破壊されていなければ非導通で、メモリセルに書き込まれたデータを読み出すことができる。
【００６０】
なお、各配線の電位制御は、図示されていないコントローラによって行われる。
【００６１】
実施例５によれば、正負の書き込み電位＋／−ＶＰＰをアンチフューズに印加して書き込みを行うので、書き込み電位を低い絶対値の電位にすることができるという利点がある。
【実施例６】
【００６２】
本発明の実施例６に係る不揮発性半導体記憶装置について図面を用いて説明する。図１６は、本発明の実施例６に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【００６３】
実施例６に係る不揮発性半導体記憶装置では、選択トランジスタ８がＰチャネル型であって半導体基板（図示せず）に形成されたＮウェル１ｂ上に構成され、アンチフューズ９がＮチャネル型であって半導体基板（図示せず）に形成されたＰウェル１ａ上に構成されている。その他の構成は、実施例４と同様である。
【００６４】
なお、アンチフューズ９は、上部電極７と下部電極２７を離間させることが望ましい（図２７参照）。詳細については、実施例１と同様である。
【００６５】
なお、図１６のようなメモリセル（セット）は、図１７のように選択トランジスタとアンチフューズが直列に接続された構成となる。メモリセルは行列に配列しており、行方向の各メモリセルのゲート電極はワード線ＷＲ１、ＷＲ２に接続されており、列方向の各メモリセルの他方のソース・ドレイン拡散層はビット線ＢＬ１、ＢＬ２に接続されており、各メモリセルのアンチフューズの他端は共通ソース線ＳＯＵＲＣＥに電気的に接続されている。選択トランジスタ部のＮウェル１ｂは、ワード線ＷＲ１、ＷＲ２に沿って行方向に配置されている。アンチフューズ部のＰウェル１ａは、Ｎウェル１ｂ間に配置されている。選択トランジスタ部の各Ｎウェル１ｂとアンチフューズ部の各Ｐウェル１ａとは、それぞれセルアレイ全体に共通に電気的に接続され、フューズ下部電極（図１６の２７）に電気的に接続された共通ソース線ＳＯＵＲＣＥもセルアレイ全体に共通に電気的に接続されている。
【００６６】
次に、本発明の実施例６に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図１７は、本発明の実施例６に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。図１８は、本発明の実施例６に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【００６７】
書込み動作では、Ｐウェル１ａ、及び共通ソース線ＳＯＵＲＣＥを接地電位とし、選択ビット線ＢＬ１、選択ワード線ＷＲ１、及びＮウェル（図１６の１ｂ）を書き込み電位ＶＰＰ（正の電位）とすることで、アンチフューズ（図１６の９）の薄ゲート絶縁膜（図１６の５）を破壊する。
【００６８】
読み出し動作では、Ｐウェル１ａ、及び共通ソース線ＳＯＵＲＣＥを接地電位にし、選択ワード線ＷＲ１、選択ビット線ＢＬ１、及びＮウェル１ｂにＩＯ電位ＶｄｄＩＯを印加して行う。アンチフューズ（図１６の９）の薄ゲート絶縁膜（図１６の５）が破壊されていれば導通し、破壊されていなければ非導通で、メモリセルに書き込まれたデータを読み出すことができる。
【００６９】
なお、各配線の電位制御は、図示されていないコントローラによって行われる。
【００７０】
実施例６によれば、選択トランジスタ８をＰチャネル型にすることで、書き込み電位ＶＰＰのＶｔ落ち（しきい値電位の低下）を抑止することができ、ドレイン（選択ビット線ＢＬ）に印加した書き込み電位ＶＰＰをそのままフューズ上部電極７に印加できるので、結果的に書き込み電位ＶＰＰを低電圧化できるという利点がある。なお、実施例５のように選択トランジスタ（図１６の８）がＮチャネル型の場合、ドレイン（選択ビット線ＢＬ）に印加した書き込み電位ＶＰＰのしきい値分の電位が下がってフューズ上部電極（図１６の７）に印加される。
【実施例７】
【００７１】
本発明の実施例７に係る不揮発性半導体記憶装置について図面を用いて説明する。図１９は、本発明の実施例７に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。図２０は、本発明の実施例７に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【００７２】
実施例７に係る不揮発性半導体記憶装置は、実施例６（図１７参照）の行方向にメモリセルを増やしたものである。
【００７３】
実施例７に係る不揮発性半導体記憶装置は、選択トランジスタがＰチャネル型であって半導体基板（図示せず）に形成されたＮウェル１ｂ上に構成され、アンチフューズがＮチャネル型であって半導体基板（図示せず）に形成されたＰウェル１ａ上に構成されている点は、実施例６（図１６参照）と同様である。選択トランジスタとアンチフューズからなるメモリセル（セット）は、図１９のように選択トランジスタとアンチフューズが直列に接続された構成となる。メモリセルは行列に配列しており、行方向の各メモリセルのゲート電極はワード線ＷＲ１、ＷＲ２、ＷＲ３に接続されており、列方向の各メモリセルの他方のソース・ドレイン拡散層はビット線ＢＬ１、ＢＬ２に接続されている。１行目と２行目のメモリセルのフューズ下部電極（図１６の２７）は、ソース線ＳＯＵＲＣＥ（１，２）に電気的に接続されている。３行目と４行目のメモリセルのフューズ下部電極（図１６の２７）は、ソース線ＳＯＵＲＣＥ（３、４）に電気的に接続されている。図示されていないｎ行目とｎ＋１行目のメモリセルのフューズ下部電極（図１６の２７）は、ソース線ＳＯＵＲＣＥ（ｎ、ｎ＋１）に電気的に接続されることになる。選択トランジスタ部のＮウェル１ｂは、ワード線ＷＲ１、ＷＲ２に沿って行方向に配置されている。アンチフューズ部のＰウェル１ａは、Ｎウェル１ｂ間に配置されている。選択トランジスタ部の各Ｎウェル１ｂは、セルアレイ全体に共通に電気的に接続されている。アンチフューズ部の各Ｐウェル１ａは、セルアレイ全体に共通に電気的に接続されている。
【００７４】
書込み動作では、Ｐウェル１ａ、及びソース線ＳＯＵＲＣＥ（１，２）を接地電位とし、ソース線ＳＯＵＲＣＥ（３，４）を浮遊（ｏｐｅｎ）とし、選択ビット線ＢＬ１、非選択ワード線ＷＲ２、ＷＲ３、及びＮウェル１ｂとを書き込み電位ＶＰＰ（正の電位）とすることで、アンチフューズ（図１６の９）の薄ゲート絶縁膜（図１６の５）を破壊する。
【００７５】
読み出し動作では、Ｐウェル１ａ、及びソース線ＳＯＵＲＣＥ（１，２）、ＳＯＵＲＣＥ（３，４）を接地電位にし、選択ビット線ＢＬ１、非選択ワード線ＷＲ２、ＷＲ３、及びＮウェル１ｂにＩＯ電位ＶｄｄＩＯを印加して行う。アンチフューズの薄ゲート絶縁膜（図１６の５）が破壊されていれば導通し、破壊されていなければ非導通で、メモリセルに書き込まれたデータを読み出すことができる。
【００７６】
なお、各配線の電位制御は、図示されていないコントローラによって行われる。
【００７７】
実施例７によれば、ソース線をワード線２本毎に分離し、書き込み時には選択セルに連結されるソース線のみを接地させ、他のソース線は浮遊状態にして、ソースが浮遊状態の非選択セルのアンチフューズに加わる書き込みディスターブは大きく緩和されるという利点がある。なお、実施例７では、選択トランジスタのＮウェルがセルアレイ共通であり、書き込み時に非選択のセル全部のＮウェルにもＶＰＰが印加されるので、非選択セルのアンチフューズ上部電極のノード電位が浮き上がり、接地された共通ソースの下部電極との間の電位がアンチフューズの絶縁膜に印加される書き込みディスターブを受けることがある。
【実施例８】
【００７８】
本発明の実施例８に係る不揮発性半導体記憶装置について図面を用いて説明する。図２１は、本発明の実施例８に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。図２２は、本発明の実施例８に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【００７９】
実施例８に係る不揮発性半導体記憶装置は、実施例６（図１６参照）のように行方向に延在したＰウェル１ａ、Ｎウェル１ｂを交互に配置するのではなく、列方向に延在したＰウェル１ａ、Ｎウェル１ｂを交互に配置したものである。
【００８０】
実施例８に係る不揮発性半導体記憶装置では、選択トランジスタがＰチャネル型であって半導体基板（図示せず）に形成されたＮウェル１ｂ上に構成され、アンチフューズがＮチャネル型であって半導体基板（図示せず）に形成されたＰウェル１ａ上に構成される点は、実施例６（図１６参照）と同様である。選択トランジスタとアンチフューズからなるメモリセル（セット）は、図２１のように選択トランジスタとアンチフューズが直列に接続された構成となる。メモリセルは行列に配列しており、行方向の各メモリセルのゲート電極はワード線ＷＲ１、ＷＲ２に接続されており、列方向の各メモリセルの他方のソース・ドレイン拡散層はビット線ＢＬ１、ＢＬ２に接続されている。各メモリセルのフューズ下部電極（図１６の２７）は、列方向に延在した共通ソース線ＳＯＵＲＣＥに電気的に接続されている。選択トランジスタ部のＮウェル１ｂは、ビット線ＢＬ１、ＢＬ２に沿って列方向に配置されている。アンチフューズ部のＰウェル１ａは、Ｎウェル１ｂ間に配置されている。選択トランジスタ部のＮウェル（１）１ｂとＮウェル（２）１ｂは、別々に電位制御される。アンチフューズ部の各Ｐウェル１ａは、セルアレイ全体に共通に電気的に接続され、フューズ下部電極（図１６の２７）に電気的に接続された共通ソース線ＳＯＵＲＣＥも、セルアレイ全体に共通に電気的に接続されている。
【００８１】
書込み動作では、Ｎウェル（２）１ｂ、Ｐウェル１ａ、及び共通ソース線ＳＯＵＲＣＥを接地電位とし、選択ビット線ＢＬ１、非選択ワード線ＷＲ２、及びＮウェル（１）１ｂを書き込み電位ＶＰＰ（正の電位）とすることで、アンチフューズの薄ゲート絶縁膜（図１６の５）を破壊する。
【００８２】
読み出し動作では、Ｎウェル（２）１ｂ、Ｐウェル１ａ、及び共通ソース線ＳＯＵＲＣＥを接地電位とし、選択ビット線ＢＬ１、非選択ワード線ＷＲ２、及びＮウェル（１）１ｂにＩＯ電位ＶｄｄＩＯを印加して行う。アンチフューズの薄ゲート絶縁膜（図１６の５）が破壊されていれば導通し、破壊されていなければ非導通で、メモリセルに書き込まれたデータを読み出すことができる。
【００８３】
実施例８によれば、書き込み時の非選択セルのアンチフューズに印加される書き込みディスターブを受ける問題に関し、Ｎウェル（１）、Ｎウェル（２）を列配置にビット線毎に分離し、書き込み時には選択したセル列のＮウェルにのみ書き込み電圧ＶＰＰを印加するので、書き込みディスターブを受けるのは同一列のセルのみとなり、ディスターブ時間が大幅に緩和されるというメリットがある。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図４】本発明の実施例２に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【図５】本発明の実施例２に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図６】本発明の実施例２に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図７】本発明の実施例３に係る不揮発性半導体記憶装置の回路構成を模式的に示した図である。
【図８】従来例に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【図９】従来例に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図１０】従来例に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図１１】本発明の実施例４に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した図１２のＸ−Ｘ´間の断面図である。
【図１２】本発明の実施例４に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分平面図である。
【図１３】本発明の実施例５に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【図１４】本発明の実施例５に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図１５】本発明の実施例５に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図１６】本発明の実施例６に係る不揮発性半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。
【図１７】本発明の実施例６に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図１８】本発明の実施例６に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図１９】本発明の実施例７に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図２０】本発明の実施例７に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図２１】本発明の実施例８に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図２２】本発明の実施例８に係る不揮発性半導体記憶装置の各配線の書込み時及び読出し時の電位を示した表である。
【図２３】本発明の実施例１に係る不揮発性半導体記憶装置におけるメモリセルの構成の変形例（変形例１）を模式的に示した部分断面図である。
【図２４】メモリセルのアンチフューズにおける書き込み後の導通箇所の水平距離と電流量の関係を模式的に示したグラフである。
【図２５】本発明の実施例４に係る不揮発性半導体記憶装置におけるメモリセルの構成の変形例（変形例２）を模式的に示した部分断面図である。
【図２６】本発明の実施例５に係る不揮発性半導体記憶装置におけるメモリセルの構成の変形例（変形例３）を模式的に示した部分断面図である。
【図２７】本発明の実施例６に係る不揮発性半導体記憶装置におけるメモリセルの構成の変形例（変形例４）を模式的に示した部分断面図である。
【符号の説明】
【００８５】
１、１０１  半導体基板
１ａ  Ｐウェル
１ｂ  Ｎウェル
２、１０２  素子分離領域
３、１０３  ソース・ドレイン拡散層（ソース／ドレイン）
４、１０４  厚ゲート絶縁膜（第１ゲート絶縁膜）
５、１０５  薄ゲート絶縁膜（第２ゲート絶縁膜）
６、１０６  ゲート電極
７、１０７  フューズ上部電極（上部電極）
８、１０８  選択トランジスタ
９、１０９  アンチフューズ
１０、１０ａ、１０ｂ、１１０  ビットコンタクト
１１、１１１  層間絶縁膜
１３、１１３  選択メモリセル
１４、１１４  非選択メモリセル
１６  サイドウォール
２７、１２７  フューズ下部電極拡散層（フューズ下部電極）
２８、２８ａ、２８ｂ、２８ｃ  接続コンタクト
３１  キャパシタ
３２  キャパシタ下部電極
３３  キャパシタ絶縁膜
３４  キャパシタ上部電極
４０  メモリセルユニット
４０ａ、４０ｂ、４０ｎ  メモリセル
５０  制御回路
５１  第１選択回路
５２  第２選択回路
５３  第３選択回路
５４  ＡＮＤ回路
５５  ＯＲ回路
６０  モード設定回路
６１ａ、６１ｂ  接続コンタクト
６２  メタル配線
ＷＲ  ワード線
ＷＲ１  選択ワード線
Ｖｗｒ１  選択ワード線電位
ＷＲ２、ＷＲ３  非選択ワード線
Ｖｗｒ２、Ｖｗｒ３  非選択ワード線電位
ＷＰ  プレート線
ＷＰ１  選択プレート線
Ｖｗｐ１  選択プレート線電位
ＷＰ２  非選択プレート線
Ｖｗｐ２  非選択プレート線電位
ＢＬ  ビット線（デジット線）
ＢＬ１  選択ビット線
Ｖｂｌ１  選択ビット線電位
ＢＬ２  非選択ビット線
Ｖｂｌ２  非選択ビット線電位
ＳＯＵＲＣＥ  ソース線
Ｖｓｏｕｒｃｅ  ソース線電位
ＣＡＰ  キャパシタプレート線
Ｖｃａｐ  キャパシタプレート線電位
【図１】
2009290189.tif 000003
【図２】
2009290189.tif 000004
【図３】
2009290189.tif 000005
【図４】
2009290189.tif 000006
【図５】
2009290189.tif 000007
【図６】
2009290189.tif 000008
【図７】
2009290189.tif 000009
【図８】
2009290189.tif 000010
【図９】
2009290189.tif 000011
【図１０】
2009290189.tif 000012
【図１１】
2009290189.tif 000013
【図１２】
2009290189.tif 000014
【図１３】
2009290189.tif 000015
【図１４】
2009290189.tif 000016
【図１５】
2009290189.tif 000017
【図１６】
2009290189.tif 000018
【図１７】
2009290189.tif 000019
【図１８】
2009290189.tif 000020
【図１９】
2009290189.tif 000021
【図２０】
2009290189.tif 000022
【図２１】
2009290189.tif 000023
【図２２】
2009290189.tif 000024
【図２３】
2009290189.tif 000025
【図２４】
2009290189.tif 000026
【図２５】
2009290189.tif 000027
【図２６】
2009290189.tif 000028
【図２７】
2009290189.tif 000029