(57)【要約】【課題】  アンチヒューズリペア時、高い電源電圧または低いバックバイアス電圧がセルや周辺回路またはコア領域のような回路部に影響を与えるのを防止する。【解決手段】  アンチヒューズリペア電圧制御回路は、アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、前記アンチヒューズリペアイネーブル信号によって、電源電圧が第１回路部に伝達されることを制御する電源電圧制御部と、前記アンチヒューズリペアイネーブル信号によって、バックバイアス電圧が第２回路部に伝達されることを制御するバックバイアス電圧制御部とを具備する。【選択図】      図１
2009135390.tif 000002
【特許請求の範囲】
【請求項１】
アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、
前記アンチヒューズリペアイネーブル信号によって、電源電圧が第１回路部に伝達されることを制御する電源電圧制御部と、
前記アンチヒューズリペアイネーブル信号によって、バックバイアス電圧が第２回路部に伝達されることを制御するバックバイアス電圧制御部とを備えることを特徴とするアンチヒューズリペア電圧制御回路。
【請求項２】
前記電源電圧制御部は前記アンチヒューズリペアイネーブル信号のイネーブルに対応して、遮断されることによって前記第１回路部に前記電源電圧の伝達をスイッチングするスイッチング素子を含むことを特徴とする請求項１に記載のアンチヒューズリペア電圧制御回路。
【請求項３】
前記バックバイアス電圧制御部は、
バックバイアス電圧のポンピングを行うバックバイアス電圧ポンピング部と、
前記バックバイアス電圧ポンピング部から出力される電圧を前記アンチヒューズリペアイネーブル信号のイネーブル状態に連動して、出力制御信号に提供するバックバイアス電圧出力制御部と、
前記バックバイアス電圧出力制御部の出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧の出力を選択的に行うバックバイアス電圧出力部とを含むことを特徴とする請求項１に記載のアンチヒューズリペア電圧制御回路。
【請求項４】
前記バックバイアス電圧ポンピング部には前記アンチヒューズリペアイネーブル信号がさらに入力され、前記アンチヒューズリペアイネーブル信号の状態により前記バックバイアス電圧のポンピングを選択的に行うことを特徴とする請求項３に記載のアンチヒューズリペア電圧制御回路。
【請求項５】
前記バックバイアス電圧制御部は前記バックバイアス電圧のレベルを検出することによって生成されて、前記バックバイアス電圧のポンピングを制御するポンピング制御信号と前記アンチヒューズリペアイネーブル信号とを受信する入力部をさらに具備し、前記入力部の出力が前記バックバイアス電圧ポンピング部に入力されることによって、前記バックバイアス電圧ポンピング部は前記ポンピング制御信号と前記アンチヒューズリペアイネーブル信号とのうちの少なくともいずれか１つのイネーブル状態に対応して、ポンピングが制御されることを特徴とする請求項３に記載のアンチヒューズリペア電圧制御回路。
【請求項６】
前記バックバイアス電圧出力制御部は、前記バックバイアス電圧ポンピング部から提供される電圧と前記電源電圧とを駆動電圧として利用し、前記アンチヒューズリペアイネーブル信号がイネーブル状態であればディスエーブル状態の前記出力制御信号を出力することを特徴とする請求項３に記載のアンチヒューズリペア電圧制御回路。
【請求項７】
前記バックバイアス電圧出力制御部は、
前記バックバイアス電圧ポンピング部から提供される電圧でプルダウン動作を行う第１および第２プルダウン素子と、
前記電源電圧をスイッチングする駆動制御素子と、
前記駆動制御素子によって、スイッチングされる前記電源電圧でプルアップ動作を行う第１および第２プルアップ素子とを備え、
前記第１プルアップ素子および前記第１プルダウン素子が第１直列連結し、前記第１直列連結された第１ノードは前記第２プルダウン素子のゲートに連結され、前記第２プルアップ素子および前記第２プルダウン素子が第２直列連結し、前記第２直列連結された第２ノードは前記第１プルダウン素子のゲートに連結され、前記第１および第２プルアップ素子のゲートに互いに相反した状態の前記アンチヒューズリペアイネーブル信号が印加されて、第１および第２ノードのうちのいずれか１つが出力端をなすことを特徴とする請求項３に記載のアンチヒューズリペア電圧制御回路。
【請求項８】
前記バックバイアス出力部は前記バックバイアス出力制御部から提供される前記出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧を前記第２回路部に伝達するのを遮断する少なくとも１つ以上のスイッチング素子を備えることを特徴とする請求項３に記載のアンチヒューズリペア電圧制御回路。
【請求項９】
前記スイッチング素子は、複数個で構成され、並列に連結することを特徴とする請求項８に記載のアンチヒューズリペア電圧制御回路。
【請求項１０】
前記第１回路部はセルおよび周辺回路のうちの少なくともいずれか１つを含むことを特徴とする請求項１に記載のアンチヒューズリペア電圧制御回路。
【請求項１１】
前記第２回路部はコア領域を含むことを特徴とする請求項１に記載のアンチヒューズリペア電圧制御回路。
【請求項１２】
前記アンチヒューズリペアイネーブル信号は、アンチヒューズをリペアするための前記電源電圧と前記バックバイアスとが５Ｖ以上の差を有するときにイネーブルされることを特徴とする請求項１に記載のアンチヒューズリペア電圧制御回路。
【請求項１３】
アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、
前記アンチヒューズリペアイネーブル信号によって、電源電圧が回路部に伝達されることを制御する電源電圧制御部とを備えることを特徴とするアンチヒューズリペア電圧制御回路。
【請求項１４】
前記電源電圧制御部は前記アンチヒューズリペアイネーブル信号のイネーブルに対応して、遮断されることによって前記回路部に前記電源電圧の伝達をスイッチングするスイッチング素子を含むことを特徴とする請求項１３に記載のアンチヒューズリペア電圧制御回路。
【請求項１５】
前記回路部はセルおよび周辺回路のうちの少なくともいずれか１つを含むことを特徴とする請求項１３に記載のアンチヒューズリペア電圧制御回路。
【請求項１６】
アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、
前記アンチヒューズリペアイネーブル信号によって、バックバイアス電圧が回路部に伝達されることを制御するバックバイアス電圧制御部とを備えることを特徴とするアンチヒューズリペア電圧制御回路。
【請求項１７】
前記バックバイアス電圧制御部は、
バックバイアス電圧のポンピングを行うバックバイアス電圧ポンピング部と、
前記バックバイアス電圧ポンピング部から出力される電圧を前記アンチヒューズリペアイネーブル信号のイネーブル状態に連動して、出力制御信号に提供するバックバイアス電圧出力制御部と、
前記バックバイアス電圧出力制御部の出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧の出力を選択的に行うバックバイアス電圧出力部とを含むことを特徴とする請求項１６に記載のアンチヒューズリペア電圧制御回路。
【請求項１８】
前記バックバイアス電圧ポンピング部には前記アンチヒューズリペアイネーブル信号がさらに入力され、前記アンチヒューズリペアイネーブル信号の状態により前記バックバイアス電圧のポンピングを選択的に行うことを特徴とする請求項１７に記載のアンチヒューズリペア電圧制御回路。
【請求項１９】
前記バックバイアス電圧制御部は前記バックバイアス電圧のレベルを検出することによって生成されて、前記バックバイアス電圧のポンピングを制御するポンピング制御信号と前記アンチヒューズリペアイネーブル信号とを受信する入力部をさらに具備し、前記入力部の出力が前記バックバイアス電圧ポンピング部に入力されることによって、前記バックバイアス電圧ポンピング部は前記ポンピング制御信号と前記アンチヒューズリペアイネーブル信号とのうちの少なくともいずれか１つのイネーブル状態に対応して、ポンピングが制御されることを特徴とする請求項１７に記載のアンチヒューズリペア電圧制御回路。
【請求項２０】
前記バックバイアス電圧出力制御部は、前記バックバイアス電圧ポンピング部から提供される電圧と前記電源電圧とを駆動電圧として利用し、前記アンチヒューズリペアイネーブル信号がイネーブル状態であればディスエーブル状態の前記出力制御信号を出力することを特徴とする請求項１７に記載のアンチヒューズリペア電圧制御回路。
【請求項２１】
前記バックバイアス電圧出力制御部は、
前記バックバイアス電圧ポンピング部から提供される電圧でプルダウン動作を行う第１および第２プルダウン素子と、
前記電源電圧をスイッチングする駆動制御素子と、
前記駆動制御素子によって、スイッチングされる前記電源電圧でプルアップ動作を行う第１および第２プルアップ素子とを備え、
前記第１プルアップ素子および前記第１プルダウン素子が第１直列連結し、前記第１直列連結された第１ノードは前記第２プルダウン素子のゲートに連結され、前記第２プルアップ素子および前記第２プルダウン素子が第２直列連結し、前記第２直列連結された第２ノードは前記第１プルダウン素子のゲートに連結され、前記第１および第２プルアップ素子のゲートに互いに相反した状態の前記アンチヒューズリペアイネーブル信号が印加されて、第１および第２ノードのうちのいずれか１つが出力端をなすことを特徴とする請求項１７に記載のアンチヒューズリペア電圧制御回路。
【請求項２２】
前記バックバイアス出力部は前記バックバイアス出力制御部から提供される前記出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧を前記第２回路部に伝達するのを遮断する少なくとも１つ以上のスイッチング素子を備えることを特徴とする請求項１７に記載のアンチヒューズリペア電圧制御回路。
【請求項２３】
前記回路部はコア領域を含むことを特徴とする請求項１６に記載のアンチヒューズリペア電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアンチヒューズリペア電圧制御回路に関するものであって、より詳しくはアンチヒューズ（Ａｎｔｉ−Ｆｕｓｅ）をリペアするために変換される電源電圧とバックバイアス電圧とが回路部に伝達されることを制御する回路に関するものである。
【背景技術】
【０００２】
パッケージに製造された半導体装置に発生したエラーはアンチヒューズ（Ａｎｔｉ−ｆｕｓｅ）を適用することによってリペアする。既存のレーザビームを利用してヒューズを切断する方法とは異なり、アンチヒューズリペア方式では、エラーが発生した部分に相当するアンチヒューズの両端に電位差が大きい電圧を印加することによってアンチヒューズを溶かしている。
【０００３】
前記アンチヒューズリペア方式は、半導体装置のうち、モバイル用ＤＲＡＭに適用されている。
【０００４】
普通アンチヒューズリペアのためには電位差が大きい２つの電圧が利用される、一般に、低いバックバイアス電圧と高い電源電圧とが利用される。
【０００５】
ノーマル動作のために、バックバイアス電圧は約−０．８Ｖのレベルを有し、電源電圧は約１．８Ｖのレベルを有することができる。アンチヒューズリペアのためには、これとは異なり、バックバイアス電圧は約−３．５Ｖに低く変換され、電源電圧は約３．５Ｖに高く変換される。
【０００６】
アンチヒューズリペアでは、低く変換されたバックバイアス電圧と高く変換された電源電圧とをアンチヒューズの両端に印加することによってアンチヒューズを溶かしている。
【０００７】
しかし、アンチヒューズリペアのために電源電圧が高く変換されたりバックバイアス電圧が低く変換されると、セル、周辺回路、コア領域などがストレスを受ける。
【０００８】
つまり、セルや周辺回路に電源電圧を供給するドライバを通して高く変換された電源電圧が印加されると、セルや周辺回路では高い電源電圧によって、ストレスが誘発されて、激しい場合素子が損傷する問題点が発生する。
【０００９】
同一に、コア領域に低いバックバイアス電圧が供給されると、セルトランジスタに低いバックバイアス電圧によって、ストレスが誘発されて、激しい場合素子が損傷する問題点が発生する。
【００１０】
したがって、セル、周辺回路およびコア領域のような回路部にストレスを発生させずにアンチヒューズリペアを行うことができる方法の提示が必要であるのが実情のである。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、アンチヒューズリペアの時、高い電源電圧がセルや周辺回路のような回路部に影響を与えるのを防止するためのアンチヒューズリペア電圧制御回路を提供することである。
【００１２】
また、本発明の他の目的は、アンチヒューズリペアの時、低いバックバイアス電圧がコアのような回路部に影響を与えるのを防止するためのアンチヒューズリペア電圧制御回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明によるアンチヒューズリペア電圧制御回路は、アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、前記アンチヒューズリペアイネーブル信号によって、電源電圧が第１回路部に伝達されることを制御する電源電圧制御部と、前記アンチヒューズリペアイネーブル信号によって、バックバイアス電圧が第２回路部に伝達されることを制御するバックバイアス電圧制御部とを具備することを特徴とする。
【００１４】
ここで、前記電源電圧制御部は、前記アンチヒューズリペアイネーブル信号のイネーブルに対応して、遮断されることによって前記第１回路部に前記電源電圧の伝達をスイッチングするスイッチング素子を含んでいてもよい。
【００１５】
そして、前記バックバイアス電圧制御部は、バックバイアス電圧のポンピングを行うバックバイアス電圧ポンピング部と、前記バックバイアス電圧ポンピング部から出力される電圧を前記アンチヒューズリペアイネーブル信号のイネーブル状態に連動して、出力制御信号に提供するバックバイアス電圧出力制御部と、前記バックバイアス電圧出力制御部の出力制御信号によって、前記バックバイアス電圧ポンピング部でから提供される電圧の出力を選択的に行うバックバイアス電圧出力部とを含んでいてもよい。
【００１６】
そして、前記バックバイアス電圧ポンピング部には前記アンチヒューズリペアイネーブル信号がさらに入力され、前記アンチヒューズリペアイネーブル信号の状態により前記バックバイアス電圧のポンピングを選択的に行ってもよい。
【００１７】
そして、前記バックバイアス電圧制御部は前記バックバイアス電圧のレベルを検出することによって生成されて、前記バックバイアス電圧のポンピングを制御するポンピング制御信号と前記アンチヒューズリペアイネーブル信号とを受信する入力部をさらに具備し、前記入力部の出力が前記バックバイアス電圧ポンピング部に入力されることによって、前記バックバイアス電圧ポンピング部は前記ポンピング制御信号と前記アンチヒューズリペアイネーブル信号とのうちの少なくともいずれか１つのイネーブル状態に対応して、ポンピングが制御されてもよい。
【００１８】
そして、前記バックバイアス電圧出力制御部は前記バックバイアス電圧ポンピング部から提供される電圧と前記電源電圧とを駆動電圧として利用し、前記アンチヒューズリペアイネーブル信号がイネーブル状態であればディスエーブル状態の前記出力制御信号を出力してもよい。
【００１９】
そして、前記バックバイアス電圧出力制御部は、前記バックバイアス電圧ポンピング部から提供される電圧でプルダウン動作を行う第１および第２プルダウン素子と、前記電源電圧をスイッチングする駆動制御素子と、前記駆動制御素子によって、スイッチングされる前記電源電圧でプルアップ動作を行う第１および第２プルアップ素子とを具備し、前記第１プルアップ素子および前記第１プルダウン素子が第１直列連結し、前記第１直列連結された第１ノードは前記第２プルダウン素子のゲートに連結され、前記第２プルアップ素子および前記第２プルダウン素子が第２直列連結し、前記第２直列連結された第２ノードは前記第１プルダウン素子のゲートに連結され、前記第１および第２プルアップ素子のゲートに互いに相反した状態の前記アンチヒューズリペアイネーブル信号が印加されて、第１および第２ノードのうちのいずれか１つが出力端をなしてもよい。
【００２０】
そして、前記バックバイアス出力部は前記バックバイアス出力制御部から提供される前記出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧を前記第２回路部に伝達するのを遮断する少なくとも１つ以上のスイッチング素子を備えてもよい。
【００２１】
そして、前記アンチヒューズリペアイネーブル信号は、アンチヒューズをリペアするための前記電源電圧と前記バックバイアスとが５Ｖ以上の差を有するときにイネーブルされることが望ましい。
【００２２】
本発明によるアンチヒューズリペア電圧制御回路は、アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、前記アンチヒューズリペアイネーブル信号によって、電源電圧が回路部に伝達されることを制御する電源電圧制御部とを具備することを特徴とする。
【００２３】
ここで、前記電源電圧制御部は前記アンチヒューズリペアイネーブル信号のイネーブルに対応して、遮断されることによって前記回路部に前記電源電圧の伝達をスイッチングするスイッチング素子を含むことが望ましい。
【００２４】
そして、前記回路部はセルおよび周辺回路にのうちの少なくともいずれか１つを含んでいてもよい。
【００２５】
また、本発明によるアンチヒューズリペア電圧制御回路は、アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、前記アンチヒューズリペアイネーブル信号によって、バックバイアス電圧が回路部に伝達されることを制御するバックバイアス電圧制御部とを具備することを特徴とする。
【００２６】
ここで、前記バックバイアス電圧制御部は、バックバイアス電圧のポンピングを行うバックバイアス電圧ポンピング部と、前記バックバイアス電圧ポンピング部から出力される電圧を前記アンチヒューズリペアイネーブル信号のイネーブル状態に連動して、出力制御信号に提供するバックバイアス電圧出力制御部と、前記バックバイアス電圧出力制御部の出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧の出力を選択的に行うバックバイアス電圧出力部とを含んでいてもよい。
【００２７】
そして、前記バックバイアス電圧ポンピング部には前記アンチヒューズリペアイネーブル信号がさらに入力され、前記アンチヒューズリペアイネーブル信号の状態により前記バックバイアス電圧のポンピングを選択的に行ってもよい。
【００２８】
そして、前記バックバイアス電圧制御部は前記バックバイアス電圧のレベルを検出することによって生成されて、前記バックバイアス電圧のポンピングを制御するポンピング制御信号と前記アンチヒューズリペアイネーブル信号とを受信する入力部をさらに具備し、前記入力部の出力が前記バックバイアス電圧ポンピング部に入力されることによって、前記バックバイアス電圧ポンピング部は前記ポンピング制御信号と前記アンチヒューズリペアイネーブル信号とのうちの少なくともいずれか１つのイネーブル状態に対応して、ポンピングが制御されてもよい。
【００２９】
そして、前記バックバイアス電圧出力制御部は前記バックバイアス電圧ポンピング部から提供される電圧と前記電源電圧を駆動電圧として利用し、前記アンチヒューズリペアイネーブル信号がイネーブル状態であればディスエーブル状態の前記出力制御信号を出力してもよい。
【００３０】
そして、前記バックバイアス電圧出力制御部は、前記バックバイアス電圧ポンピング部から提供される電圧でプルダウン動作を行う第１および第２プルダウン素子と、前記電源電圧をスイッチングする駆動制御素子と、前記駆動制御素子によって、スイッチングされる前記電源電圧でプルアップ動作を行う第１および第２プルアップ素子とを具備し、前記第１プルアップ素子および前記第１プルダウン素子が第１直列連結し、前記第１直列連結された第１ノードは前記第２プルダウン素子のゲートに連結され、前記第２プルアップ素子および前記第２プルダウン素子が第２直列連結し、前記第２直列連結された第２ノードは前記第１プルダウン素子のゲートに連結され、前記第１および第２プルアップ素子のゲートに互いに相反した状態の前記アンチヒューズリペアイネーブル信号が印加されて、第１および第２ノードのうちのいずれか１つが出力端をなしてもよい。
【００３１】
そして、前記バックバイアス出力部は前記バックバイアス出力制御部から提供される前記出力制御信号によって、前記バックバイアス電圧ポンピング部から提供される電圧を前記第２回路部に伝達するのを遮断する少なくとも１つ以上のスイッチング素子を備えてもよい。ここで、前記回路部はコア領域を含んでいてもよい。
【発明の効果】
【００３２】
本発明によれば、アンチヒューズリペアの時、高い電源電圧がセルや周辺回路のような回路部に影響を与えるのを防止することができる。
【００３３】
また、アンチヒューズリペアの時、低いバックバイアス電圧がコアのような回路部に影響を与えるのを防止することができる。
【発明を実施するための最良の形態】
【００３４】
本発明は、モバイル（Ｍｏｂｉｌｅ）ＤＲＡＭのような半導体装置でアンチヒューズリペアを行う過程でアンチヒューズのリペアに利用される高い電源電圧（ＶＤＤ、以下、‘ＶＤＤ’という）や低いバックバイアス電圧（ＶＢＢ、以下、‘ＶＢＢ’という）がアンチヒューズ以外の他の回路部にストレスを誘発するのを防止する回路を提供する。
【００３５】
図１を参照すれば、本発明の一実施形態に従うアンチヒューズリペア電圧制御回路は、アンチヒューズリペアイネーブル部１０、ＶＤＤ制御部１２、ＶＢＢ制御部１４、ＶＢＢ検出部１６、および回路部１８，１９を備える。
【００３６】
アンチヒューズリペアイネーブル部１０はアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮを提供し、図示しないが拡張モードレジストセット（ＥＭＲＳ）、モードレジストセット（ＭＲＳ）または外部制御信号による設定によって、アンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮが生成されて提供されている。
【００３７】
ＶＤＤ制御部１２は、アンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮによってＶＤＤが回路部１８に伝達されることを制御し、アンチヒューズリペアイネーブル部１０から提供されるアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮをインバーティングするインバータＩＮＶ１と、インバータＩＮＶ１の出力によって、スイッチングされるスイッチング素子２０とを備える。スイッチング素子２０はゲートにインバータＩＮＶ１の出力が印加されることによってＶＤＤが回路部１８に印加されるのをスイッチングするＮＭＯＳトランジスタＱ１を含む。ここで、回路部１８はセルや周辺回路を含んでいてもよい。そして、ＶＤＤはアンチヒューズのリペアのために、たとえば１．８Ｖから３．５Ｖに変換されたものが提供されている。
【００３８】
そして、ＶＢＢ制御部１４は、入力部３０、ＶＢＢポンピング部３２、ＶＢＢ出力制御部３４、およびＶＢＢ出力部３６を含む。入力部３０とＶＢＢ出力制御部３４とにアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮが入力される。
【００３９】
そして、ＶＢＢ検出部１６から提供される検出信号がＶＢＢ制御部１４の入力部３０に入力される。ＶＢＢ検出部１６はＶＢＢのレベルを検出してその結果に相応する値を有する検出信号をＶＢＢのポンピングを制御するために出力する。
【００４０】
入力部３０は直列に連結されたＮＯＲゲートＮＯＲ１とインバータＩＮＶ２とを備え、ＮＯＲゲートＮＯＲ１はアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮとＶＢＢ検出部１６の検出信号とを受信する。それに基づいてＮＯＲゲートＮＯＲ１は入力のうちのいずれか１つがイネーブル状態であればローレベルの信号を出力し、インバータＩＮＶ２はＮＯＲゲートＮＯＲ１の出力をインバーティングする。つまり、入力部３０はＶＢＢポンピング部３２にＶＢＢレベルが高まってＶＢＢ電圧をポンピングする必要性がある場合とアンチヒューズリペアを行うためにより低いＶＢＢを得るためにポンピングが必要な場合にハイレベルの信号を出力する。
【００４１】
ＶＢＢポンピング部３２は、入力部３０の出力によってＶＢＢをポンピングする動作を行う。ノーマル動作の場合、たとえば−１．８ＶのＶＢＢをポンピングし、アンチヒューズリペアを行う場合、たとえば−３．５ＶのＶＢＢをポンピングする。つまり、アンチヒューズリペアのためのＶＢＢのレベルがノーマル動作である場合より大いに低い。
【００４２】
一方、ＶＢＢポンピング部３２は、ノーマル動作またはアンチヒューズリペアのためのポンピング動作を行ってその結果ポンピング電圧ＶＢＢ＿Ａ、つまりノーマルＶＢＢまたはそれより低いＶＢＢを出力する。
【００４３】
ＶＢＢ出力制御部３４は、ＶＢＢポンピング部３２でポンピングされて出力されるＶＢＢ＿Ａ電圧のレベルによって、プルダウン駆動されて出力される電流を変更するとともに、前記電流制御方式によって、アンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮをインバーティングした信号を出力する。
【００４４】
ＶＢＢ出力制御部３４の出力によって、ＶＢＢ出力部３６はノーマルモードではＶＢＢポンピング部３２でポンピングされたＶＢＢを回路部１９に伝達するが、アンチヒューズリペアのためにＶＢＢポンピング部３２でポンピングされた低いＶＢＢを回路部１９に伝達するのを遮断する。
【００４５】
前記ＶＢＢ出力制御部３４とＶＢＢ出力部３６との構成は図２を参照して、さらに詳しく説明する。
【００４６】
ＶＢＢ出力制御部３４は、ＶＢＢポンピング部３２から提供される電圧ＶＢＢ＿Ａとしてプルダウン動作を行う素子としてＮＭＯＳトランジスタＮ１，Ｎ２が構成され、ＶＤＤとしてプルアップ動作を行う素子としてＰＭＯＳトランジスタＰ１，Ｐ２が構成され、電源電圧をスイッチングする駆動制御素子としてＰＭＯＳトランジスタＰ３が構成される。ここでＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列に連結し、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とが直列に連結され、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との直列連結されたノードはＮＭＯＳトランジスタＮ２のゲートに連結し、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との直列連結されたノードはＮＭＯＳトランジスタＮ１のゲートに連結される。
【００４７】
そして、ＰＭＯＳトランジスタＰ１，Ｐ２には駆動のためのＶＤＤがＰＭＯＳトランジスタＰ３を通して印加され、ＰＭＯＳトランジスタＰ３の動作はアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮによって制御され、ＰＭＯＳトランジスタＰ１のゲートにはインバータＩＮＶ３を通して伝達されたアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮが印加され、ＰＭＯＳトランジスタＰ２のゲートにはインバータＩＮＶ４を通して伝達されたアンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮが印加される。そして、ＰＭＯＳトランジスタＰ１，Ｐ２のバルク電圧でＶＤＤが印加される。
【００４８】
したがって、ＶＢＢ出力制御部３４は、アンチヒューズリペアイネーブル信号ＡＮＴＩ＿ＥＮのイネーブル状態またはディスエーブル状態に連動される出力制御信号をＶＢＢ出力部３６に出力する。
【００４９】
次いで、ＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５が並列に連結されたＶＢＢ出力部３６は、ＶＢＢ出力制御部３４から出力される出力制御信号のレベルによってＶＢＢポンピング部３２で印加される電圧ＶＢＢ＿ＡをＶＢＢとして回路部１９に伝達する。ここで、回路部１９はコア領域を含む。
【００５０】
図１および図２のように本発明が構成されることによって、アンチヒューズリペア動作がイネーブルされた状態でリペアのために生成された高いＶＤＤまたは低いＶＢＢがセル、周辺回路またはコア領域に印加されて、ストレスを誘発することを防止することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の好適な実施形態に従うアンチヒューズリペア制御回路を示すブロック図である。
【図２】図１に示されるＶＢＢ出力制御部およびＶＢＢ出力部の詳細回路図である。
【図１】
2009135390.tif 000003
【図２】
2009135390.tif 000004