(57)【要約】【課題】表示パネルの不良画素検出を効果的に行う。【解決手段】表示パネル（有機ＥＬパネル）１７は、マトリクス状に配置された画素１０を有している。また、各画素１０には、それぞれスタティックメモリが設けられており、各画素はスタティックメモリに記憶したデータに応じて発光する。外部から供給されるデータを各画素１０のスタティックメモリに書き込み、その後スタティックメモリに記憶されているデータを読み出し、外部に出力する。これによって、外部で不良を検出することが可能になる。【選択図】図２
2009092965.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素を有する表示パネルの不良検出方法であって、
各画素は、スタティックメモリを内蔵しており、このスタティックメモリに記憶したデータに応じて発光し、
各画素のスタティックメモリにデータを書き込み、その後スタティックメモリに記憶されているデータを読み出し、
書き込んだデータと、読み出したデータを比較することによって、画素の欠陥の有無を検出することを特徴とする表示パネルの不良検出方法。
【請求項２】
請求項１に記載の表示パネルの不良検出方法であって、
欠陥画素の位置をマップとして把握することを特徴とする表示パネルの不良検出方法。
【請求項３】
マトリクス状に配置された画素を有する表示パネルであって、
各画素は、スタティックメモリを内蔵しており、このスタティックメモリに記憶したデータに応じて発光し、
外部から供給されるデータを各画素のスタティックメモリに書き込み、
その後スタティックメモリに記憶されているデータを読み出し、外部に出力することを特徴とする表示パネル。
【請求項４】
請求項３に記載の表示パネルであって、
スタティックメモリへのデータの書き込みはデータバス上のデータを画素列毎に設けられたデータラインに順次供給することによって行い、
スタティックメモリからのデータの読み出しは、画素列毎に設けられたデータライン上のデータをデータバスに順次読み出すことによって行うことを特徴とする表示パネル。
【請求項５】
請求項３に記載の表示パネルであって、
画素がマトリクス状に配置された画素領域は、１画面の表示領域に比較して大きく設定されていることを特徴とする表示パネル。
【請求項６】
請求項５に記載の表示パネルであって、
前記表示領域を前記画素領域内において、任意の位置に設定できることを特徴とする表示パネル。
【請求項７】
請求項６に記載の表示パネルであって、
前記表示領域は、所定フレーム毎に複数の異なる位置に逐次変更されることを特徴とする表示パネル。
【請求項８】
請求項６に記載の表示パネルであって、
不良が発生した位置についての情報を記憶する不良情報メモリを有し、この不良情報メモリに記憶されている不良が発生した位置に基づき、前記表示領域の位置を設定することを特徴とする表示パネル。
【請求項９】
請求項３に記載の表示パネルであって、
前記画素は、複数個集めて、１画素分のデータを分割して表示する単位画素を形成することを特徴とする表示パネル。
【請求項１０】
請求項９に記載の表示パネルであって、
前記単位画素を構成する複数の画素は、それぞれ表示輝度が異なることを特徴とする表示パネル。
【請求項１１】
請求項１０に記載の表示パネルであって、
単位画素を構成する複数の画素は、それぞれ面積が異なることを特徴とする表示パネル。
【請求項１２】
請求項１０に記載の表示パネルであって、
単位画素を構成する複数の画素は、面積は同一であり、駆動電流の大きさが異なることを特徴とする表示パネル。
【請求項１３】
請求項３に記載の表示パネルであって、
スタティックメモリへのデータの書き込みはデータを画素列毎に設けられたデータラインに順次供給することによって行い、
スタティックメモリからのデータの読み出しは、画素列毎に設けられたデータライン上のデータを順次読み出すことによって行い、
各データラインには、データライン上のデータを取り込んで記憶し、その後に記憶しているデータとデータライン上のデータを比較して比較結果を記憶し、さらに比較結果をデータラインに出力する比較器が設けられていることを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置された画素を有する表示パネルおよびその不良検出に関する。
【背景技術】
【０００２】
アクティブマトリクス型ディスプレイの製造段階において、不良をいち早く検出することは歩留まりを向上させる上で効果的な手段である。原因の解析を早期に開始でき、工程の修正に早い段階で着手できるだけでなく、不良が存在する基板が後の工程へ流れることを防ぎ、無駄な製造を回避することにも役立つ。
【０００３】
特許文献１には、液晶パネルの製造工程にアレイテストを導入する例が開示されている。液晶パネルに使われる薄膜トランジスタアレイ基板（ＴＦＴ基板）を対向基板に張り合わせる前にＴＦＴ基板に配置されるトランジスタを電気的に検査する検査手段が示されている。これによって、ＴＦＴ基板の不良の検出が容易になる。
【０００４】
【特許文献１】特開２００２−２２１５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、不良の中には、不良のないＴＦＴ基板と不良のない対向基板との張り合わせによって生じるもの等もある。ＴＦＴ基板サイズが大きくなり、画素数の増加に伴うトランジスタ数の増加により、不良の発生要因は増大する。このため、不良のないＴＦＴ基板が後の工程で不良を起こす可能性は高くなっている。このことから、ＴＦＴ基板だけでなく、パネル製造の最終段階でも電気的検査が行えることが望まれる。
【課題を解決するための手段】
【０００６】
本発明は、マトリクス状に配置された画素を有する表示パネルの不良検出方法であって、各画素は、スタティックメモリを内蔵しており、このスタティックメモリに記憶したデータに応じて発光し、各画素のスタティックメモリにデータを書き込み、その後スタティックメモリに記憶されているデータを読み出し、書き込んだデータと、読み出したデータを比較することによって、画素の欠陥の有無を検出することを特徴とする。
【０００７】
また、欠陥画素の位置をマップとして把握することが好適である。
【０００８】
また、本発明は、マトリクス状に配置された画素を有する表示パネルであって、各画素は、スタティックメモリを内蔵しており、このスタティックメモリに記憶したデータに応じて発光し、外部から供給されるデータを各画素のスタティックメモリに書き込み、その後スタティックメモリに記憶されているデータを読み出し、外部に出力することを特徴とする。
【０００９】
また、スタティックメモリへのデータの書き込みはデータバス上のデータを画素列毎に設けられたデータラインに順次供給することによって行い、スタティックメモリからのデータの読み出しは、画素列毎に設けられたデータライン上のデータをデータバスに順次読み出すことによって行うことが好適である。
【００１０】
また、画素がマトリクス状に配置された画素領域は、１画面の表示領域に比較して大きく設定されていることが好適である。
【００１１】
また、前記表示領域を前記画素領域内において、任意の位置に設定できることが好適である。
【００１２】
また、前記表示領域は、所定フレーム毎に複数の異なる位置に逐次変更されることが好適である。
【００１３】
また、不良が発生した位置についての情報を記憶する不良情報メモリを有し、この不良情報メモリに記憶されている不良が発生した位置に基づき、前記表示領域の位置を設定することが好適である。
【００１４】
また、前記画素は、複数個集めて、１画素分のデータを分割して表示する単位画素を形成することが好適である。
【００１５】
また、前記単位画素を構成する複数の画素は、それぞれ表示輝度が異なることが好適である。
【００１６】
また、単位画素を構成する複数の画素は、それぞれ面積が異なることが好適である。
【００１７】
また、単位画素を構成する複数の画素は、面積は同一であり、駆動電流の大きさが異なることが好適である。
【００１８】
また、スタティックメモリへのデータの書き込みはデータを画素列毎に設けられたデータラインに順次供給することによって行い、スタティックメモリからのデータの読み出しは、画素列毎に設けられたデータライン上のデータを順次読み出すことによって行い、各データラインには、データライン上のデータを取り込んで記憶し、その後に記憶しているデータとデータライン上のデータを比較して比較結果を記憶し、さらに比較結果をデータラインに出力する比較器が設けられていることが好適である。
【発明の効果】
【００１９】
このように、本発明によれば、画素に設けられたスタティックメモリにデータを書き込み、読み出すことで、画素の不良を検出する。従って、表示パネルの各画素形成後の段階で、不良検出を効果的に行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面に基づいて説明する。図１には、３つのトランジスタと２つの有機ＥＬ素子で１ビットのスタティックメモリが構成される画素１０の一例が示されている。
【００２１】
発光に寄与する第１有機ＥＬ素子１と、遮光などされて発光に寄与しない第２有機ＥＬ素子３のカソードは、電源電圧ＶＳＳが与えられる全画素共通のカソード電極９に接続されている。第１有機ＥＬ素子１のアノードは第１駆動トランジスタ２のドレイン端子に、第２有機ＥＬ素子３のアノードは第２駆動トランジスタ４のドレイン端子に接続されている。第１駆動トランジスタ２のソース端子及び第２駆動トランジスタ４のソース端子は電源電圧ＶＤＤが与えられる全画素共通の電源ライン８に接続されている。第１駆動トランジスタ２のゲート端子はゲートトランジスタ５のソース端子と、第２有機ＥＬ素子３と第２駆動トランジスタ４の接続点へ接続され、第２駆動トランジスタ４のゲート端子は第１有機ＥＬ素子１と第１駆動トランジスタ２の接続点へ接続されている。ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７に接続されている。
【００２２】
ゲートライン６が書き込み選択される（ゲートトランジスタ５のオン抵抗が第２駆動トランジスタ４のそれと比較して低くなるようにより低いＬｏｗ電圧を供給する）と、データライン７に供給されたＨｉｇｈかＬｏｗのデジタル信号が第１駆動トランジスタ２のゲート端子に導かれる。データがＬｏｗの場合には第１駆動トランジスタ２がオンし、第１有機ＥＬ素子１に電流が流れて発光する。それにより第１有機ＥＬ素子１のアノード電位は電源電位ＶＤＤまで上昇するため、第２駆動トランジスタ４がオフし、第２有機ＥＬ素子３のアノード電位、すなわち第１駆動トランジスタ２のゲート電位はカソード電位ＶＳＳ近辺まで低下する。ゲートライン６を非選択してゲートトランジスタ５をオフしても、第１駆動トランジスタ２のゲート電位はカソード電位ＶＳＳに保たれるため、第１有機ＥＬ素子１は発光し続けることができる。
【００２３】
データがＨｉｇｈの場合には、第１駆動トランジスタ２がオフするため、第１有機ＥＬ素子１は、電流が流れなくなり消灯する。第１有機ＥＬ素子１のアノード電位はカソード電位ＶＳＳまで低下するため、第２駆動トランジスタ４はオンする。第２有機ＥＬ素子３のアノード電位は電源電位ＶＤＤまで上昇し、第１駆動トランジスタ２のゲート電位を電源電位に維持するため、ゲートライン６を非選択し、ゲートトランジスタ５がオフしても第１有機ＥＬ素子１は消灯し続けることができる。
【００２４】
このように、画素１０は一度書き込まれたデジタルデータが保持されるため、同じデータを保持するために定期的に書き込み動作を繰り返す必要がない。
【００２５】
また、データライン７をＬｏｗにプリチャージし、ゲートライン６を読み出し選択する（ゲートトランジスタ５のオン抵抗が第２駆動トランジスタ４のオン抵抗よりも大きくなるようにより高いＬｏｗ電圧を供給する）と画素１０に書き込まれたデジタルデータをデータライン７へ読み出すことができる。第１駆動トランジスタ２のゲート端子にＨｉｇｈが保持されている場合、データライン７をＬｏｗにプリチャージし、ゲートライン６を読み出し選択すると、電源ライン８から第２駆動トランジスタ４、ゲートトランジスタ５を経由して電流が流れ、データライン７を電源電圧ＶＤＤにチャージする。
【００２６】
その間、ゲートトランジスタ５のオン抵抗が第２駆動トランジスタ４のオン抵抗に比較して大きいことから、抵抗分割により、第１駆動トランジスタ２のゲート電位はＨｉｇｈ側に維持される。このため、読み出しによりデータは破壊されない。第１駆動トランジスタ２のゲート端子にＬｏｗが保持されている場合は、データライン７をＬｏｗにプリチャージしてゲートライン６を読み出し選択するが、データライン７もＬｏｗであるため電流が流れず、データライン７のプリチャージされたＬｏｗ電位に変化はない。このようにして、読み出し選択してから一定時間経過したのち、データライン７の電位を取り込むことで、スタティックメモリに保持されているデータを読み出すことができる。
【００２７】
図２には、アクティブマトリクス型有機ＥＬディスプレイに導入されている不良検出のための不良検出回路が示されている。上述したリードライト可能なスタティックメモリが導入された画素１０がマトリクス状に配置されて表示アレイ（表示領域）１１が形成されている。その列方向に配置されたデータライン７は、列シフトレジスタ１３とバススイッチ１２により例えば左から右へ順にデータバス１５に接続される。また、行方向に配置されたゲートライン６は、行シフトレジスタ１４により例えば上から下へ順に選択されて、画素１０にデータバス１５に供給されるデータが書き込まれる。
【００２８】
図２には、ＲＧＢのデータバスが示されており、ＲＧＢのデータが一度に入力され、対応するデータライン７に供給される。その間、行シフトレジスタ１４は順に１ラインずつゲートライン６を選択していくため、第ｎラインが書き込み選択されている間に、列シフトレジスタ１３により１ラインの画素数と同じ数のバススイッチ１２を順に左から右へオンしデータバス１５にデータライン７を接続する。これによって、データバス１５に供給された第ｎラインのＲＧＢデータが各画素１０に書き込まれる。逆に、読み出し選択された場合には、画素１０から一端読み出された１ライン分のデータがデータライン７に保持され、バススイッチ１２が順にデータライン７とデータバス１５を接続することでデータライン７上に読み出されたデータがデータバス１５から読み出される。
【００２９】
列シフトレジスタ１３、行シフトレジスタ１４、データバス１５へ外部から入力される信号、あるいは外部へ出力される信号はＩＯパッド１６を介し伝達される。すなわち、外部の信号発生器などから生成される列シフトレジスタ１３、行シフトレジスタ１４への制御信号及び電源電圧はそれぞれＩＯパッド１６−１、１６−３から入力される。ＲＧＢデータを外部から入力したり、画素１０から読み出されたデータを出力するデータバス１５へのアクセスはＩＯパッド１６−２を介して行われる。
【００３０】
ＴＦＴ基板に有機ＥＬ素子を形成した後の最終的な不良検出を行う場合、全画素点灯して不良画素があるか否かを検出する必要があるが、スタティックメモリが導入されていない画素の場合、通常６０Ｈｚで画素にデータを書き込んで全画素を点灯する必要がある。パネルの解像度が高くなり、そのサイズが大きくなると、低インピーダンス出力かつ高速なデータ転送が必要となる。このため、ドライバＩＣを搭載して、そのＩＯパッドをＩＯパッド１６−４に接続して点灯試験を行う必要がある。しかし、仮にドライバＩＣを搭載して不良検査を行えたとしても、パネルに不良が許容できない程度存在し、それらが修正されなければ搭載したドライバＩＣは再利用できず、検査コストが増加してしまう。
【００３１】
一方、本実施形態においては、各画素１０には、スタティックメモリが導入されている。このため、一度データを書き込むとそのデータは維持され、常に定期的にデータを書き込む必要はない。この機能を用いると、表示を行うために通常必要な６０Ｈｚのリフレッシュが不要となることから、外部からのデータ転送速度を低減できる。そこで、低温ポリシリコンＴＦＴなどの高性能なトランジスタを用いれば、表示アレイ１１が大型化、高解像度化しても、列シフトレジスタ１３、行シフトレジスタ１４、バススイッチ１２を動作させて全画素にデータを書き込み、フリッカのない適切な表示を行うことができる。すなわち、列シフトレジスタ１３、行シフトレジスタ１４、バススイッチ１２を高速に動作させる必要がないため、これらの回路構成が簡略化され、ＴＦＴ基板上へ導入することが容易となる。
【００３２】
例えば、ＲＧＢそれぞれ１画素あたり低温ポリシリコンＴＦＴでも動作可能な期間１μｓで画素の書き込みを行うと、フルハイビジョンの解像度（１９２０×１０８０）でも２秒程度で全画素にデータを書き込むことができる。検査にとっては十分な速度である。これが６０Ｈｚでリフレッシュしなければならないとなると、ＲＧＢ１画素あたり、６０×１９２０×１０８０＝１２４ＭＨｚ（８ｎｓ）でデータ転送しなければならず、低温ポリシリコンＴＦＴでは非常に難しい。もし、可能であるとしても、バス幅を増加したり、より複雑な回路を用いることなり、これらの検出のために導入したバス配線のショートや、回路の不良が起きやすく、画素不良の検出を困難にしてしまう。つまり、スタティックメモリを導入した画素１０により、画素不良検出のための周辺回路の不良を抑制しつつ、ドライバＩＣの実装を不要とすることで検査コストを最小限にすることができる。
【００３３】
また、画素１０のスタティックメモリはデータの読み出しが可能である。この機能を利用すると、一端全画素にデータを書き込んだ後、１画素ずつデータを読み出すことで書き込まれたデータのベリファイが可能となる。これについて、より具体的に、図１を用いて説明すると、以下のようになる。
【００３４】
もし、第１有機ＥＬ素子１に不良が発生し、カソード電極９と第１有機ＥＬ素子１のアノードがショートしていた場合、第２駆動トランジスタ４のゲート端子は常にＬｏｗとなるため、読み出されるデータは常にＨｉｇｈとなる。ベリファイ時に、Ｌｏｗ（白データ）を書き込み、Ｈｉｇｈ（黒データ）が読み出されることになるので、明らかにベリファイエラーとなる。全画素に白データを書き込んで、全画素から白データを読み出してベリファイし、今度は黒データを書き込んで黒データを読み出してベリファイすれば全画素の白黒の動作が適切であるかを判定できる。あるいはチェッカーパターンや、縦縞模様、横縞模様などのベリファイパターンを用いてベリファイを行ってもよい。このようなベリファイによって検出される不良は、有機ＥＬ素子によるものだけでなく、ＴＦＴや配線間のオープンショートも含まれるが、いずれにしてもこのようにして全画素の不良個所を特定すると、図３のような不良マップが作成できる。
【００３５】
図３には横線欠陥、縦線欠陥、画素欠陥の不良マップの一例が示されている。先のベリファイによって検出したベリファイエラーを分かりやすいように白は正常な画素として、黒は欠陥画素として表示アレイ１１の画素１０の位置に対応して作成されている。この不良マップから、横に連続して並ぶ場合にはゲートライン６、縦に連続して不良画素が並ぶ場合にはデータライン７のオープンショート不良が考えられるし、画素欠陥であれば、個々の有機ＥＬ素子かＴＦＴの不良と考えられ、表示を見るまでもなく、ベリファイによって読み出されたデータを判定することで不良の分類が可能となる。
【００３６】
ベリファイの際には有機ＥＬ素子が点灯しているので表示を見ても一目瞭然であるが、図４のように不良解析システムを構成すると大量のパネルを自動でより高速に不良検出することができ、不良原因の解析を早期に行うことができる。
【００３７】
図４の不良解析システムは、ベリファイ機能を有する有機ＥＬパネル１７のＩＯパッド１６にプローブ端子を当てて制御信号、データ、電源を供給するプロ−バーとパーソナルコンピュータ（ＰＣ）一式から構成される。有機ＥＬパネル１７のＩＯパッド１６にプローブ端子を当て、制御信号、データ、電源を供給して先に説明したベリファイを行い、全画素の画素欠陥を検出する。ベリファイエラーデータはプロ−バーからＰＣへ送られ、ＰＣのソフトウェアにより図３のような欠陥マップが作成され、画素欠陥の個数、欠陥の特徴などとともに、モニターに表示される。欠陥が許容条件内にある場合には次の工程へ渡されるが、許容条件を逸脱していると、欠陥内容を実際の表示と照らし合わせて作業員による確認が行われ、問題の詳細な特定、解決へと作業を移行する。これらすべてのパネルの欠陥情報はデーターベース化することができるため、いつ何時のどのパネル工程でどのような不良が生じたかの追跡や、歩留まり改善状況が容易に把握できるようになる。
【００３８】
このような自動不良検出の結果、改善の余地があるものとないものとに分類され、改善の余地があるものは次の段階で図５のような改善策が適用される。図５には表示アレイ１１の冗長構成の例が示されている。通常、有効表示領域１８の画素数は仕様により定められた数、例えばフルハイビジョンでは１９２０×１０８０画素から構成されているが、図５ではさらに例えば左右に１００画素、上下に５０画素ずつ多く配置した２１２０×１１８０画素から構成されている。表示アレイ１１の斜線部が標準冗長領域であり、目立つ画素欠陥が先のベリファイにより白塗りで示されている標準有効表示領域内の右下の端（×であらわされている位置）に存在すると判明した場合、有効表示領域１８を点線領域に移動することで有機ＥＬパネル１７が不良になることを防ぐことができる。自動画素欠陥検出により、欠陥がない領域を検索することができるため、欠陥の許容できる適切な領域を探し出して、有効表示領域を再設定することができる。
【００３９】
移動先の有効表示領域１８にも許容できない画素欠陥が存在することが判っている場合には、先のように単純に有効表示領域を再設定することは望ましくない。その場合には、有効表示領域１８を固定せずにある時間が経過した後に少しだけずらしていくというように有効表示領域１８を動的に設定できるようにするとよい。そうすればある期間に図５の白塗り部の標準有効表示領域に有効表示領域１８が設定されている場合には画素欠陥が画面右下に見えるが、次の時点には点線領域に移動しているため点線領域にある欠陥は表示に影響するものの、右下の欠陥の影響はない。欠陥が固定位置に見えないため目立たないという効果が期待できる。さらに、有効表示領域が移動するため、焼きつきが回避できるという効果も得られる。
【００４０】
より柔軟な有効表示領域の再設定を可能とすることは欠陥表示の回避、焼きつきの回避に効果的であり、冗長表示領域がより大きく確保されていることが望ましい。しかし、冗長表示領域は使用時に額縁と見なされ、あまり大きいと見栄えが悪くなるため、概ねパネルサイズの１０％程度以下に抑えるとよいであろう。
【００４１】
欠陥の所在が表示アレイ１１の中央に寄っている場合には図５のような方法のみでは欠陥を回避することは難しいが、図６のような画素構成を採用することで欠陥を目立たなくすることができる。
【００４２】
図６には、画素１０に、複数のサブ画素、ここでは６ビット導入して１つの単位画素１９（ＲＧＢいずれかの画素）を構成した例を示す。各サブ画素１０−０〜１０−５の発光強度の比はそれぞれ１：２：４：８：１６：３２に設定されており、図６は第１有機ＥＬ素子１の発光面積を変えて実現している。但し、発光面積は変えたとしても、必ずしも２のべき乗とする必要はない。つまり、テレビ等のアプリケーションを想定するならば、ピークの２０％〜３０％程度の明るさが平均輝度となり、より多い頻度で点灯するため、劣化を考慮して、上記発光強度比１６／６３の画素の発光面積をより大きくしてもよいし、温度を考慮して、より影響を受けやすい発光強度比３２／６３の発光面積をさらに大きくして劣化を抑制してもよい。この場合、発光強度が想定比率と比較して大きいため、発光期間を制御して所望の発光強度を実現する。
【００４３】
ここで、サブ画素１０−０〜１０−５の発光強度の比は発光面積を変えなくても実現できる。図１１では、定電流駆動トランジスタ２４を第１駆動トランジスタ２と第１有機ＥＬ素子１の間に直列に導入している。すなわち、定電流駆動トランジスタ２４は、そのゲート端子を電流制御ライン２５に接続しており、この電流制御ライン２５に与える電位を制御することで第１有機ＥＬ素子１の発光強度を変化させることができる。そこで、各サブ画素でそれぞれに接続される電流制御ライン２５の電位を変更することで各サブ画素の発光強度を変化させることができる。なお、図１１の画素１０においても、電流制御ライン２５をＬｏｗにして定電流駆動トランジスタ２４を常時オンして動作させ、メモリデータの読み書きを行えば同様な自動不良検出が行える。
【００４４】
６ビットの場合には、６本の電流制御ライン２５をそれぞれのサブ画素に導入されている定電流駆動トランジスタ２４のゲート端子に接続し、図１２に示されるように６種の異なる電位（Ｖ２５−０〜Ｖ２５−５）を与えて上記のような発光強度比になるように電流比（Ｉ０：Ｉ１：Ｉ２：Ｉ３：Ｉ４：Ｉ５＝１：２：４：８：１６：３２）を与えるとよい。図１１の画素を用いれば第１駆動トランジスタ２の電流値で発光強度を設定できるため、発光面積を変える必要がなく、また任意に電流設定ができるため、制御が容易である。
【００４５】
なお、ＭＳＢであるサブ画素１０−５の第１有機ＥＬ素子１に電流が集中し、劣化が加速する。しかし、このような問題は、フレーム単位かある周期でＭＳＢサブ画素を他のサブ画素と交換することも電流制御ライン２５−５の電位Ｖ２５−５を残りのいずれかの電流制御ライン２５−ｉの電位Ｖ２５−ｉと入れ替えることで解決することが可能である。特に、面積階調の場合、ＬＳＢのサブ画素の発光面積がＭＳＢに対し３２分の１となり微小化するため構成が難しくなる。そこで、このＬＳＢのサブ画素のみ図１１の画素を導入するなどして発光強度を小さく設定してもよい。これによって、必要となる電流制御ライン２５の本数も少なくて済む。
【００４６】
そして、図６のように単位画素内に複数のサブ画素を導入すれば、仮にそのうちの１サブ画素の有機ＥＬ素子に不良が起こっても、それ以外のサブ画素の動作が正常であれば１単位画素の欠陥にはならない。１画素のみで単位画素が構成されている場合には、１つの欠陥が単位画素の欠陥となるため、欠陥の発生リスクは高くなるが、複数のサブ画素が導入されていれば、リスクを分散する効果が期待できる。面積階調の場合、特にＭＳＢであるサブ画素１０−５の欠陥が単位画素として発光強度への影響が大きい。このため、このＭＳＢサブ画素が不良か否かが対処において優先される。先のように自動不良検出により、全画素の不良を検証後、不良が検出され、それが中央に偏っている場合、その不良がＭＳＢサブ画素であるかどうかが評価される。ＭＳＢサブ画素でなければ単位画素としての不良の許容度を低く設定し、不良の評価が低く抑えられる。なぜなら、図５のように動的有効表示領域設定を適用すれば、不良の個所が相対的に移動するため、少なくともＭＳＢサブ画素が正常に動作すれば、欠陥が目立ちにくいと判断できるからである。しかし、ＭＳＢサブ画素であった場合には、それ以外のサブ画素の不良状況とも合わせて良否の判定がなされる。他のサブ画素が正常に動作し、図５の動的有効表示領域設定により、目立たないと判断できれば良品となるし、周囲のＭＳＢサブ画素の欠陥が多い場合には不良と判断されるかもしれない。
【００４７】
図１１に示すサブ画素を用い、６つのサブ画素が全く同じ発光面積で、供給電流によって階調が制御される場合には、ＭＳＢサブ画素は切替えることができ、固定されないため、画素欠陥が目立ちにくい。このように、単位画素を複数のサブ画素により形成すれば、欠陥が必ずしもそのまま単位画素の欠陥に至らないため、歩留まりを向上できる。
【００４８】
なお、導入可能なサブ画素の数は多いほうがよいが、３ビット、４ビットと少なくても効果がある。ただし、図６のように単位画素にサブ画素を多く導入すると画素数が増加し、ベリファイに時間を要するため、ＭＳＢサブ画素から優先的に自動不良検出を実行して、不良の判定を行い、ベリファイ時間を短縮してもよい。
【００４９】
以上は、出荷前に行う不良検出の説明であったが、以降は出荷後の不良検出について説明する。
【００５０】
有機ＥＬは有機材料を用いた半導体であるため、低温ポリシリコンＴＦＴなどの無機材料から形成された半導体と比較して一般的に信頼性が低いといわれている。すなわち、通常、出荷前の信頼性が出荷後にも保証される必要があるが、使用条件に依存して信頼性の低下が懸念される。例えば、有機ＥＬの場合には劣化に伴い高抵抗化し、電流が流れにくくなり、画素１０に導入されているスタティックメモリが正常に動作しなくなる可能性がある。そこで、出荷後においても画素１０の読み出し機能を用いて不良検出を行うことが好適であり、これによって画素が正常に動作することを保証することができる。
【００５１】
図７に示されるように、出荷時には有機ＥＬパネル１７はＩＯパッド１６−４にデータドライバＩＣ２０のＩＯパッドが接続されて製品として出荷される。ただし、データライン７には他方にバススイッチ１２を介してデータバス１５に接続される可能性があるため、データドライバＩＣ２０が接続された時点で列シフトレジスタ１３はすべてのバススイッチ１２にオフの信号を送るように制御される。例えば、列シフトレジスタ１３にＩＯパッド１６−１から供給する制御信号を抵抗素子でプルアップ、もしくはプルダウンして固定すればよい。
【００５２】
データドライバＩＣ２０を接続した後も出荷前の不良検出が成されるが、ここで不良が検出されてもデータドライバＩＣ２０の接続による不良であるため、改善は容易である。なお、行シフトレジスタ１４の代わりにゲートドライバＩＣを接続する場合もあるが、図７では行シフトレジスタ１４をゲートドライバとして用いている。
【００５３】
データドライバＩＣ２０が接続されて出荷された有機ＥＬパネル１７は、制御回路２１からデータドライバ制御信号と映像データがデータドライバＩＣ２０へ供給されるとともに、ゲートドライバ制御信号がゲートドライバ（行シフトレジスタ１４）に供給されて通常のディスプレイとして動作する。出荷前に検出された不良情報は、あらかじめフラッシュメモリなどの不揮発性メモリから構成される不良情報メモリ２２へ格納されて出荷される、個々の有機ＥＬパネル１７に対応した情報である。ここで、不良情報には不良画素の位置がリストされており、例えば数十画素程度の少ないデータである。
【００５４】
本実施形態においては、ディスプレイの非使用期間の一部において、データドライバＩＣ２０により上述したベリファイによる自動不良検出がなされる。出荷前の自動不良検出とは異なり、データドライバＩＣ２０による画素１０へのデータの読み書きはライン単位で行われるためより高速である。また、制御回路２１は不良情報メモリ２２の不良情報をもとに、不良が増えていないかチェックする。不良個所が増加すれば不良情報メモリ２２を更新し、図５に示されているように、有効表示領域を適切な位置に再設定する。動的に有効表示領域を更新する場合には、設定領域として好ましい領域が不良情報を元に限定される。このようにして、不良情報を更新することで、不良画素が増加しても表示への影響を最小限に抑えることができる。制御回路２１及び不良情報メモリ２２はデータドライバＩＣ２０に内蔵されていてもよい。
【００５５】
さらに、図８の構成を用いることにより、出荷後に生じる、有機ＥＬディスプレイにとって最も懸念される焼きつきを回避できる。焼きつきは先に述べた画素の後発不良の一部と見なすことができるが、図８のように比較器２３を導入することで低減することができる。
【００５６】
図９には比較器２３と表示部の外に設けられた基準となる第ｘライン（基準ライン６−ｘ）を用いて第ｎ行ｍ列の画素の劣化を検出する例が示されている。基準ライン６−ｘには、表示部と同様な画素１０が設けられている。各データライン７にはデータドライバＩＣ２０の１入出力端子が接続され、また比較器２３が１つ接続されている。比較器２３は、第１スイッチＳＷ１、インバータＩＮＶ、保持容量ＣＡＰ、１ビットメモリＭＥＭ、第２スイッチＳＷ２から構成されている。データライン７は保持容量ＣＡＰを介してインバータＩＮＶの入力と接続されている。インバータＩＮＶの入力と出力は第１スイッチＳＷ１により接続され、その出力は１ビットメモリＭＥＭに格納される。第２スイッチＳＷ２は１ビットメモリＭＥＭの出力をデータライン７へ出力するか否かを制御する。
【００５７】
比較器２３の動作を図９と図１０を用いて説明する。図９には、第ｍ列のデータライン７−ｍの例が示されているが、それ以外のデータライン７も同様に動作し、ライン単位で制御される。なお、画素回路は、図１に示した回路である。
【００５８】
まず、データライン７を第１駆動トランジスタ２がオンする電位Ｖｐでプリチャージする。第１スイッチＳＷ１をオンすると同時に、第ｘラインを選択すると、第ｘラインの第１駆動トランジスタ２がオンし、第２駆動トランジスタ４がオフするため、データライン７にプリチャージされた電荷が第ｘラインを選択している期間ｔｄｃの間、第２有機ＥＬ素子３から放電される。データライン７は放電が経過するに従い次第にＶｐから低下していき、第１スイッチＳＷ１がオフし、それと同時に第ｘラインが非選択されるところでデータライン７の放電は停止する。このデータライン７の電位Ｖｘは第１スイッチＳＷ１が開くタイミングで保持容量ＣＡＰにサンプリングされる。次に、再度Ｖｐでデータライン７をプリチャージした後、第ｎラインを選択し、同じ期間ｔｄｃ放電させて第ｎラインを非選択するとデータライン７の電位はＶｎとなる。第ｘラインの第２有機ＥＬ素子３と第ｎラインの第２有機ＥＬ素子３の劣化の程度が異なれば、高抵抗化により放電特性も異なるため、それぞれの放電後の電位ＶｘとＶｎは異なる値になる。この差がインバータＩＮＶで増幅され、結果が１ビットメモリＭＥＭに格納される。
【００５９】
インバータＩＮＶは次のように比較器として動作する。第１スイッチＳＷ１を閉じている間にデータライン７が電位Ｖｘとなって第１スイッチをオフすると、電位ＶｘはインバータＩＮＶの閾値として作用するようになる。なぜなら、第１スイッチをオンするとインバータＩＮＶの入力はＨｉｇｈとＬｏｗの中間点（閾値もしくは基準値）となり、保持容量ＣＡＰにデータライン７がＶｘとなったときにインバータＩＮＶの入力が閾値となるように設定されることと等価であるためである。したがって、第１スイッチＳＷ１がオフしている間、データライン７の電位をＶｘ以下にするとインバータＩＮＶは反転する。この動作を利用するとＶｘとＶｎの比較を行うことができる。つまり、まず第ｘラインの放電後の電位Ｖｘに比較器２３の基準値を設定し、その後の電位Ｖｎを基準値Ｖｘと比較してその結果を１ビットメモリＭＥＭへ格納する。
【００６０】
１ビットメモリＭＥＭに格納されたデータは第２スイッチＳＷ２をオンすることでデータライン７に反映され、データドライバＩＣ２０の入力端子から結果が読み取られる。この一連の動作は全列のデータライン７において行われるため、１ライン単位で処理され、高速に第ｘラインと第ｎラインの劣化の差を読み取ることができる。
【００６１】
第ｎ＋１ラインの場合も同様にまず第ｘラインの基準値を比較器２３に設定し、第ｎ＋１ラインの電位Ｖｎ＋１を比較する。比較データは１ビットメモリＭＥＭに格納され、データドライバＩＣ２０に読み出される。これを全てのラインで繰り返すと全画素の第ｘラインを基準としたときの第２有機ＥＬ素子３の劣化の差を読み出すことができ、各画素の劣化の差を確認することができる。
【００６２】
図９では比較器２３を用いてデータライン７の電圧値Ｖｘ，Ｖｎを比較したが、Ｖｐを供給した際の電流値Ｉｘ，Ｉｎを電流測定回路（図示せず）などで測定し、それらを比較してもよい。
【００６３】
第２有機ＥＬ素子３は第１有機ＥＬ素子１が発光している間は発光しないし、逆に第１有機ＥＬ素子１が発光していない場合には発光するように相補に動作するため、第１有機ＥＬ素子１の劣化の逆特性が第２有機ＥＬ素子３に反映される。つまり、第２有機ＥＬ素子３が劣化しているということは第１有機ＥＬ素子１は劣化が少ないということであり、第２有機ＥＬ素子３が劣化していないならば第１有機ＥＬ素子１は劣化が進展しているということである。
【００６４】
劣化の差が確認された場合、次に説明する劣化均一化処理をディスプレイの非使用期間に施す。基準ラインより劣化が少ない画素は前記非使用期間の一部で点灯され、強制的に劣化させられる。この際、あまり明るく点灯させると均一化処理が目立つため、より電源電位ＶＤＤを下げるなどして緩やかに劣化させてもよい。一定時間経過した後、再度全画素の基準ラインとの劣化比較を行い、基準ラインより劣化していない画素が減少していくことを確認した上で再度均一化処理を行うか否かが決定される。劣化が少ない画素がまだ多い場合には再度均一化処理が施され、劣化比較が行われる。劣化の少ない画素が一定条件内に収まれば均一化処理を終了し、焼きつきが均一化された状態で維持される。
【００６５】
ここで、基準ラインはディスプレイの使用期間中、常に１ラインすべての画素が同じ明るさで点灯させられ、一様に劣化するように動作させてもよいし、放電期間ｔｄｃを短くして、見かけ上劣化させたように制御し、劣化比較を行ってもよい。また、比較器２３は画素と同一基板上に形成されていてもよいし、データドライバＩＣ２０の内部に導入されていてもよい。
【００６６】
このように、出荷後においても定期的に画素のベリファイや劣化状態をモニターすることで出荷後のディスプレイの信頼性をも向上させることができる。
【図面の簡単な説明】
【００６７】
【図１】実施形態において利用する画素回路の構成を示す図である。
【図２】実施形態に係る表示パネルの不良画素検出のための構成例を示す図である。
【図３】不良画素の位置を示す図である。
【図４】検査のためのシステムを示す図である。
【図５】画素領域と、表示領域を示す図である。
【図６】単位画素の構成例を示す図である。
【図７】実施形態に係る表示パネルの不良画素検出のための構成例を示す図である。
【図８】実施形態に係る表示パネルの不良画素検出のための構成例を示す図である。
【図９】比較器を用いた表示パネルの不良画素検出のための構成例を示す図である。
【図１０】図８の構成のタイミングチャートを示す図である。
【図１１】画素回路の他の構成を示す図である。
【図１２】有機ＥＬ素子のＩ−Ｖ曲線を示す図である。
【符号の説明】
【００６８】
１  第１有機ＥＬ素子、２  第１駆動トランジスタ、３  第２有機ＥＬ素子、４  第２駆動トランジスタ、５  ゲートトランジスタ、６  ゲートライン、７  データライン、８  電源ライン、９  カソード電極、１０  画素、１１  表示アレイ、１２  バススイッチ、１３  列シフトレジスタ、１４  行シフトレジスタ、１５  データバス、１６  ＩＯパッド、１７  有機ＥＬパネル、１８  有効表示領域、１９  単位画素、２０  データドライバＩＣ、２１  制御回路、２２  不良情報メモリ、２３  比較器、２４  定電流駆動トランジスタ、２５  電流制御ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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