(57)【要約】【課題】絶縁破壊を抑制することができ、チップ面積の縮小化を実現することができる、窒化物半導体素子およびその製造方法を提供すること。【解決手段】この窒化物半導体素子は、ｎ+型ＧａＮ基板１と、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４が順に積層されてなる窒化物半導体積層構造部５とを備えている。窒化物半導体積層構造部５には、トレンチ７が形成されている。トレンチ７の壁面８には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ｎ+型ＧａＮ層４には、ソース電極１５がオーミック接触している。また、ｎ+型ＧａＮ基板１の他方表面には、ドレイン電極１８がオーミック接触している。ゲート絶縁膜９のコンタクト開口１６から露出するｎ-型ＧａＮ層２上には、ショットキー電極１７が形成されている。ショットキー電極１７は、ｎ-型ＧａＮ層２に対してショットキー接触している。【選択図】図１
2009117820.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記壁面に、前記第１、第２および第３層に跨って形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２層に対向するように形成されたゲート電極と、
前記第３層にオーミック接触するように形成されたソース電極と、
前記第１層にオーミック接触するように形成されたドレイン電極と、
前記第１層にショットキー接触するように形成されたショットキー電極と、を含む窒化物半導体素子。
【請求項２】
前記第１層は、相対的にｎ型不純物濃度の高い下層と、この下層よりもｎ型不純物濃度の低い上層とを備え、
前記ショットキー電極が、前記上層にショットキー接触するように形成されている、請求項１に記載の窒化物半導体素子。
【請求項３】
前記窒化物半導体積層構造部には、前記第３層から、前記第２層を貫通して前記第１層に達する環状のトレンチが形成されており、
前記ソース電極は、前記窒化物半導体積層構造部における前記トレンチに囲まれるメサ積層部に複数設けられており、
前記ショットキー電極は、前記メサ積層部を取り囲むように１つ設けられ、複数の前記ソース電極に一括して接続されている、請求項１または２に記載の窒化物半導体素子。
【請求項４】
III族窒化物半導体からなるｎ型の第１層を形成する第１層形成工程と、
この第１層上に、III族窒化物半導体からなるｐ型不純物を含む第２層を形成する第２層形成工程と、
この第２層上に、III族窒化物半導体からなるｎ型の第３層を形成する第３層形成工程と、
前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面に、前記第１、第２および第３層に跨るように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第２層に対向するように、ゲート電極を形成するゲート電極形成工程と、
前記第３層にオーミック接触されるように、ソース電極を形成するソース電極形成工程と、
前記第１層にオーミック接触されるように、ドレイン電極を形成するドレイン電極形成工程と、
前記第１層を部分的に露出させる露出工程と、
前記露出工程によって露出した前記第１層の露出面にショットキー接触されるように、ショットキー電極を形成するショットキー電極形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項５】
前記第１層形成工程は、相対的にｎ型不純物濃度の高い下層を形成する下層形成工程と、この下層上に、この下層よりもｎ型不純物濃度の低い上層を形成する上層形成工程とを含み、
前記露出工程が、少なくとも前記上層を部分的に露出させる工程であり、
前記ショットキー電極形成工程が、前記露出工程によって露出した前記上層の露出面に、ショットキー電極を形成する工程である、請求項４に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
図１２は、従来のＭＯＳＦＥＴの構造を説明するための模式的な断面図である。
このＭＯＳＦＥＴ１００は、サファイア基板８１と、このサファイア基板８１上に形成された積層構造部９３とを備えている。
積層構造部９３は、サファイア基板８１の側から順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の表面からｎ型ＧａＮ層８３の途中までドライエッチングされることにより、メサ形状のメサ積層部９２が形成されている。
【０００４】
メサ積層部９２の両側面は、積層構造部９３の積層界面に対して傾斜した傾斜面９１となっている。積層構造部９３の表面（傾斜面９１を含む）には、ＳｉＯ2（酸化シリコン）からなるゲート絶縁膜８６が形成されている。
ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクトホールが形成されている。このコンタクトホールから露出したｎ型ＧａＮ層８５には、ｎ型ＧａＮ層８５にオーミック接触するようにソース電極８８が形成されている。一方、コンタクトホールから露出したｎ型ＧａＮ層８３には、ｎ型ＧａＮ層８３にオーミック接触するようにドレイン電極８９が形成されている。
【０００５】
また、ゲート絶縁膜８６上における傾斜面９１との対向部分には、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
次に、ＭＯＳＦＥＴ１００の動作について説明する。たとえば、まず、ソース電極８８とドレイン電極８９との間（ソース−ドレイン間）に、ドレイン電極８９側が正となるバイアス（逆バイアス）が与えられる。これにより、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との界面（ｐｎ接合部）には、逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層８５とｎ型ＧａＮ層８３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。
【０００６】
この状態から、ゲート電極８７に対して、ソース電極８８を基準電位として正となるゲート閾値電圧以上のバイアスが印加されると、ｐ型ＧａＮ層８４における傾斜面９１とゲート絶縁膜８６との界面近傍（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通することにより、ＭＯＳＦＥＴ１００の動作が実現される。
【０００７】
ところが、ＭＯＳＦＥＴ１００において、ドレイン電極８９に対してソース電極８８側が正となるバイアスが与えられると（ソース電極８８の電位がドレイン電極８９の電位より高い状態になると）、ｎ型ＧａＮ層８５とｐ型ＧａＮ層８４との間に電界が集中し、絶縁破壊を生じるおそれがある。そのため、通常、ＭＯＳＦＥＴ１００は、図１３に示すように、ソース−ドレイン間に、ソース電極８８がアノード側となるようにダイオード９４が接続された状態で半導体チップに搭載される。これにより、ソース電極８８の電位がドレイン電極８９の電位より高い状態になっても、ダイオード９４に優先的に電流が流れるので、絶縁破壊の発生を抑制することができる。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、図１３に示されるように、ＭＯＳＦＥＴ１００とダイオード９４とが別々に作製されている構成では、ＭＯＳＦＥＴ１００を搭載する半導体チップの面積（チップ面積）が大きくなってしまう。
そこで、本発明の目的は、絶縁破壊を抑制することができ、チップ面積の縮小化を実現することができる、窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記壁面に、前記第１、第２および第３層に跨って形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層に対向するように形成されたゲート電極と、前記第３層にオーミック接触するように形成されたソース電極と、前記第１層にオーミック接触するように形成されたドレイン電極と、前記第１層にショットキー接触するように形成されたショットキー電極と、を含む窒化物半導体素子である。
【００１０】
この構成によれば、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層およびｎ型の第３層を積層することによって、ｎｐｎ構造の窒化物半導体積層構造部が形成されている。第１、第２および第３層に跨って形成された壁面には、ゲート絶縁膜が配置されている。このゲート絶縁膜を挟んで、第２層の壁面を形成する部分がチャネル領域を形成し、このチャネル領域にゲート電極が対向している。さらに、第３層にオーミック接触するようにソース電極が形成され、第１層にオーミック接触するようにドレイン電極が形成されている。
【００１１】
なお、ソース電極およびドレイン電極は、第３層および第１層にそれぞれオーミック接触していればよく、これらの電極と半導体層との間に組成や不純物の異なる半導体層が２層以上積層されてあってもよい。
こうして、窒化物半導体素子には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ電界効果トランジスタ）が形成されている。
【００１２】
また、窒化物半導体素子には、上記ＭＯＳＦＥＴの第１層にショットキー接触するようにショットキー電極が形成されており、第１層とショットキー電極とで構成されるＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）が備えられている。
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
【００１３】
次に、この窒化物半導体素子の動作について説明する。
ソース電極とドレイン電極との間には、ドレイン側が正となるバイアスが与えられる。これにより、第１層と第２層との界面のｐｎ接合部には逆方向電圧が与えられ、その結果、第３層と第１層との間、すなわち、ソース電極とドレイン電極との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極に対して、ソース電極を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第２層においてゲート電極に対向する壁面付近の領域（チャネル領域）には、電子が誘起されて、反転層（チャネル）が形成される。
【００１４】
そして、この反転層を介して、第１層と第３層との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が実現される。
この窒化物半導体素子では、上記ＳＢＤとソース電極とを接続しておくことにより、ドレイン電極に対してソース電極側が正となるバイアスが印加されたとき（ソース電極の電位がドレイン電極の電位よりも高い状態になったとき）に、上記ＳＢＤに優先的に電流を流すことができる。その結果、ソース電極の電位がドレイン電極の電位よりも高い状態になった場合でも、第２層と第３層との間のｐｎ接合部分への電界集中を抑制することができ、ＭＯＳＦＥＴの絶縁破壊を抑制することができる。
【００１５】
さらに、絶縁破壊の発生を抑制するためのダイオードが、上記ＭＯＳＦＥＴの第１層を利用したＳＢＤとして形成されているため、上記ＭＯＳＦＥＴと絶縁破壊対策のためのダイオードとを集約することができる。その結果、窒化物半導体素子のチップ面積の縮小化を実現することができる。
また、請求項２記載の発明は、前記第１層は、相対的にｎ型不純物濃度の高い下層と、この下層よりもｎ型不純物濃度の低い上層とを備え、前記ショットキー電極が、前記上層にショットキー接触するように形成されている、請求項１に記載の窒化物半導体素子である。
【００１６】
この構成によれば、上層のｎ型不純物濃度が、下層のｎ型不純物濃度よりも高いため、上層と下層とを比較した場合、上層の方が、ショットキーバリアが逆バイアス状態のときに広がる空乏層幅が大きく、より高い電圧に耐えることができる、いわゆる高耐圧構造を有する。そして、この構成では、ショットキー電極が、高耐圧構造を有する上層にショットキー接触しているので、上層とショットキー電極とからなる構成により、耐圧性能に優れるＳＢＤを形成することができる。
【００１７】
また、前記窒化物半導体積層構造部は、導電性基板上に形成されていることが好ましい。窒化物半導体積層構造部が導電性基板上に形成されていれば、導電性基板を介して、ドレイン電極を第１層にオーミック接触させることができる。したがって、導電性基板を挟んで窒化物半導体積層構造部に対向するようにドレイン電極をオーミック接触させることにより、窒化物半導体積層構造部において、ドレイン電極を接触させるためのスペースを省略することができる。すなわち、窒化物半導体積層構造部の面積を小さくすることができるので、窒化物半導体素子のチップ面積を一層縮小することができる。また、導電性基板は、前記第１層を兼ねていてもよい。すなわち、このような構成では、導電性基板にショットキー電極をショットキー接触させることができる。
【００１８】
また、前記窒化物半導体素子は、前記第２層に接触するとともに、前記ソース電極に短絡するように形成された接触電極をさらに備えることが好ましい。
この構成によれば、接触電極が第２層に接触するとともに、ソース電極に短絡するように形成されている。そのため、ソース電極を基準電位（たとえば、グランド電位）に接続することにより、接触電極を介して第２層の電位を基準電位に安定させることができる。
【００１９】
また、前記接触電極は、前記ショットキー電極と同種の金属からなることが好ましい。ｎ型の第１層に対してショットキー接触する金属は、ｐ型不純物を含む第２層に対しては、オーミック接触する。そのため、接触金属とショットキー電極とを同種の金属を用いて形成しておけば、接触電極を第２層にオーミック接触させることができる。
また、請求項３記載の発明は、前記窒化物半導体積層構造部には、前記第３層から、前記第２層を貫通して前記第１層に達する環状のトレンチが形成されており、前記ソース電極は、前記窒化物半導体積層構造部における前記トレンチに囲まれるメサ積層部に複数設けられており、前記ショットキー電極は、前記メサ積層部を取り囲むように１つ設けられ、複数の前記ソース電極に一括して接続されている、請求項１または２に記載の窒化物半導体素子である。
【００２０】
この構成によれば、複数のソース電極に対して一括して接続されるショットキー電極が、メサ積層部を取り囲むように１つ設けられている。そのため、各ソース電極に１つずつショットキー電極が設けられる場合に比べて、チップ全体でショットキー電極の設置に要するスペースを小さくすることができる。その結果、窒化物半導体素子のチップ面積を一層縮小することができる。
【００２１】
また、請求項４記載の発明は、III族窒化物半導体からなるｎ型の第１層を形成する第１層形成工程と、この第１層上に、III族窒化物半導体からなるｐ型不純物を含む第２層を形成する第２層形成工程と、この第２層上に、III族窒化物半導体からなるｎ型の第３層を形成する第３層形成工程と、前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面に、前記第１、第２および第３層に跨るように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２層に対向するように、ゲート電極を形成するゲート電極形成工程と、前記第３層にオーミック接触されるように、ソース電極を形成するソース電極形成工程と、前記第１層にオーミック接触されるように、ドレイン電極を形成するドレイン電極形成工程と、前記第１層を部分的に露出させる露出工程と、前記露出工程によって露出した前記第１層の露出面にショットキー接触されるように、ショットキー電極を形成するショットキー電極形成工程と、を含む、窒化物半導体素子の製造方法である。この方法により、請求項１記載の窒化物半導体素子を製造することができる。
【００２２】
なお、前記露出工程は、前記第１、第２および第３層をドライエッチングして、前記第１、第２および第３層に跨る第２の壁面を形成する工程であってもよい。また、前記第１層形成工程が、前記第１層をエピタキシャル成長させる工程である場合には、前記露出工程は、前記第１層の成長を部分的に停止させるための絶縁膜を形成する工程であってもよく、ショットキー電極形成工程は、前記絶縁膜を除去することにより露出した前記第１層の露出面にショットキー接触されるように、ショットキー電極を形成する工程であってもよい。
【００２３】
また、請求項５記載の発明は、前記第１層形成工程は、相対的にｎ型不純物濃度の高い下層を形成する下層形成工程と、この下層上に、この下層よりもｎ型不純物濃度の低い上層を形成する上層形成工程とを含み、前記露出工程が、少なくとも前記上層を部分的に露出させる工程であり、前記ショットキー電極形成工程が、前記露出工程によって露出した前記上層の露出面に、ショットキー電極を形成する工程である、請求項４に記載の窒化物半導体素子の製造方法である。この方法により、請求項２記載の窒化物半導体素子を製造することができる。
【００２４】
また、前記窒化物半導体素子の製造方法は、前記第２層に接触されるとともに、前記ソース電極に短絡されるように、前記ショットキー電極と同種の金属からなる接触電極を形成する工程をさらに備えることが好ましい。
この方法によれば、第２層に接触されるとともに、ソース電極に短絡されるように形成される接触電極が、ショットキー電極と同種の金属からなるので、前記ショットキー電極形成工程と前記接触電極を形成する工程とを並行して行なうことができる。したがって、窒化物半導体素子の製造工程の工程時間を短縮することができ、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。この窒化物半導体素子は、導電性のｎ+型ＧａＮ基板１（下層）と、ｎ+型ＧａＮ基板１の一方表面に形成された窒化物半導体積層構造部５とを備えている。
窒化物半導体積層構造部５は、ｎ-型ＧａＮ層２（上層）と、ｎ-型ＧａＮ層２上に積層されたｐ型ＧａＮ層３（第２層）と、ｐ型ＧａＮ層３上に積層されたｎ+型ＧａＮ層４（第３層）とを備えている。
【００２６】
ｎ+型ＧａＮ基板１およびｎ+型ＧａＮ層４は、ｎ-型ＧａＮ層２よりもｎ型不純物濃度が高く、その濃度は、たとえば、３×１０18ｃｍ-3である。一方、ｎ-型ＧａＮ層２のｎ型不純物濃度は、たとえば、１×１０17ｃｍ-3である。
窒化物半導体積層構造部５は、断面が略台形となるようにｎ+型ＧａＮ層４からｎ-型ＧａＮ層２が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ-型ＧａＮ層２は、窒化物半導体積層構造部５の両側から、ｎ+型ＧａＮ基板１の表面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部６を有している。すなわち、引き出し部６は、この実施形態では、ｎ-型ＧａＮ層２の延長部で構成されている。
【００２７】
一方、窒化物半導体積層構造部５の幅方向中間付近には、ｎ+型ＧａＮ層４からｐ型ＧａＮ層３を貫通してｎ-型ＧａＮ層２の途中部に至る深さのトレンチ７が形成されている。この実施形態では、トレンチ７は、断面略Ｖ字形に形成されており、その傾斜した側面は、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４に跨がる壁面８を形成している。この壁面８の全域を覆い、さらに、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４の表面には、ゲート絶縁膜９が形成されている。
【００２８】
ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４は、ｎ+型ＧａＮ基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によってエピタキシャル成長されている。
たとえば、主面がｃ面（０００１）のｎ+型ＧａＮ基板１を用いると、このｎ+型ＧａＮ基板１の上にエピタキシャル成長によって成長させられるｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４は、やはりｃ面（０００１）を主面として積層されることになる。また、窒化物半導体積層構造部５の壁面８の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
【００２９】
ゲート絶縁膜９は、たとえば、窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜９は、ＳｉＮ（窒化シリコン）、ＳｉＯ2（酸化シリコン）またはこれらの組み合わせで構成することができる。ゲート絶縁膜９上には、ゲート電極１０が形成されている。
ゲート電極１０は、ゲート絶縁膜９を介して壁面８、すなわちｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４に対向しており、さらに、ｎ+型ＧａＮ層４の上面においてトレンチ７の縁部付近にまで延びて形成されている。また、ゲート電極１０は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。
【００３０】
ｐ型ＧａＮ層３において壁面８付近の領域は、ゲート電極１０に対向したチャネル領域１１である。このチャネル領域１１には、ゲート電極１０に適切なバイアスが与えられることにより、ｎ-型ＧａＮ層２とｎ+型ＧａＮ層４との間を電気的に導通させる反転チャネルが形成される。
窒化物半導体積層構造部５には、トレンチ７とは別の場所に、コンタクト電極用トレンチ１２が形成されている。この実施形態では、トレンチ７の両側に、一対のコンタクト電極用トレンチ１２が形成されている。コンタクト電極用トレンチ１２は、ｎ+型ＧａＮ層４の上面からｐ型ＧａＮ層３に至る深さで形成されている。このコンタクト電極用トレンチ１２には、コンタクト電極１３が埋め込まれている。
【００３１】
コンタクト電極１３は、ｐ型ＧａＮ層３に対してオーミック接触しており、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて構成することができる。これらの金属は、ｐ型ＧａＮ層３に対するコンタクト抵抗が低いので、コンタクト電極１３をｐ型ＧａＮ層３に対して良好にオーミック接触させることができる。
【００３２】
ゲート絶縁膜９には、コンタクト電極１３の上面を露出させるコンタクト開口１４が形成されている。コンタクト開口１４は、コンタクト電極１３を露出させるとともに、ｎ+型ＧａＮ層４の上面におけるコンタクト電極１３の縁部を露出させるように形成されている。コンタクト開口１４から露出するコンタクト電極１３およびｎ+型ＧａＮ層４上には、ソース電極１５が形成されている。
【００３３】
ソース電極１５は、ｎ+型ＧａＮ層４およびコンタクト電極１３に対してオーミック接触しており、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて構成することができる。ソース電極１５を、Ａｌを含む金属で構成しておくことにより、ソース電極１５をｎ+型ＧａＮ層４およびコンタクト電極１３に対して良好にオーミック接触させることができる。ソース電極１５は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００３４】
ｎ+型ＧａＮ基板１の他方表面には、ドレイン電極１８が接触形成されている。ドレイン電極１８は、ｎ+型ＧａＮ基板１に対してオーミック接触している。ドレイン電極１８は、たとえば、ソース電極１５と同種の金属、すなわち、Ｔｉ／Ａｌ合金などの金属を用いて構成することができる。ドレイン電極１８は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００３５】
こうして、この窒化物半導体素子には、窒化物半導体積層構造部５に、ゲート電極１０、ゲート絶縁膜９、ソース電極１５およびドレイン電極１８が形成されてなるＭＯＳＦＥＴ２０（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ電界効果トランジスタ）が備えられている。
また、この窒化物半導体素子には、ゲート絶縁膜９に、ｎ-型ＧａＮ層２の引き出し部６の上面を露出させるコンタクト開口１６が形成されている。コンタクト開口１６から露出するｎ-型ＧａＮ層２上には、ショットキー電極１７が形成されている。
【００３６】
ショットキー電極１７は、コンタクト開口１６を埋め尽くし、ゲート絶縁膜９におけるコンタクト開口１６の縁部付近にまで延びて形成されている。ショットキー電極１７は、ｎ-型ＧａＮ層２に対してショットキー接触しており、コンタクト電極１３と同種の金属、すなわち、Ｎｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて構成することができる。また、ショットキー電極１７は、配線２１を介してソース電極１５と電気的に接続されている。ショットキー電極１７が、ｎ-型ＧａＮ層２に対してショットキー接触していることにより、窒化物半導体素子には、ショットキー電極１７とｎ-型ＧａＮ層２とで構成されるＳＢＤ１９（Schottky Barrier Diode：ショットキーバリアダイオード）が備えられている。
【００３７】
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１５とドレイン電極１８との間には、ドレイン電極１８側が正となるバイアスが与えられる。これにより、ｎ-型ＧａＮ層２とｐ型ＧａＮ層３との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ+型ＧａＮ層４とｎ-型ＧａＮ層２との間、すなわち、ソース電極１５とドレイン電極１８との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極１０に対して、ソース電極１５を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル領域１１におけるゲート絶縁膜９との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。
【００３８】
そして、この反転層を介して、ｎ-型ＧａＮ層２とｎ+型ＧａＮ層４との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１０に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が実現される。
【００３９】
図３Ａ〜図３Ｈは、図１の窒化物半導体素子の第１の製造方法を工程順に示す模式的な断面図である。
この窒化物半導体素子の製造に際しては、まず、図３Ａに示すように、ｎ+型ＧａＮ基板１が用意され（下層形成工程）、このｎ+型ＧａＮ基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により、ｎ-型ＧａＮ層２が形成される（上層形成工程）。こうして、ｎ+型ＧａＮ基板１上に、ｎ-型ＧａＮ層２が形成される。なお、ｎ-型ＧａＮ層２を成長させるときのｎ型不純物としては、たとえば、Ｓｉを用いればよい。
【００４０】
ｎ-型ＧａＮ層２の形成に続いて、図３Ｂに示すように、ｎ-型ＧａＮ層２上に、たとえば、ＭＯＣＶＤ法により、ｐ型ＧａＮ層３が形成され（第２層形成工程）、さらに、ｎ+型ＧａＮ層４が形成される（第３層形成工程）。なお、ｐ型ＧａＮ層３を成長させるときのｐ型不純物としては、たとえば、ＭｇまたはＣを用いればよい。また、ｎ+型ＧａＮ層４を成長させるときのｎ型不純物としては、たとえば、Ｓｉを用いればよい。こうして、ｎ+型ＧａＮ基板１の一方表面に、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４からなる窒化物半導体積層構造部５が形成される。
【００４１】
窒化物半導体積層構造部５が形成された後には、図３Ｃに示すように、窒化物半導体積層構造部５がストライプ状にエッチングされる。すなわち、ｎ+型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ-型ＧａＮ層２の層厚中間部に至る断面略逆台形のトレンチ２２がエッチングによって形成される。これにより、複数本の窒化物半導体積層構造部５がストライプ状に整形されるとともに（図示せず）、ｎ-型ＧａＮ層２の延長部からなる引き出し部６が同時に形成される（露出工程）。トレンチ２２の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
【００４２】
そして、各窒化物半導体積層構造部５の幅方向中間部付近に、断面略Ｖ字形のトレンチ７が、窒化物半導体積層構造部５の長手方向に沿って形成される（壁面形成工程）。トレンチ７の形成は、トレンチ２２と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ７の壁面８を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面８を均すことができる。また、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などによるウェットエッチングによっても、ダメージを受けた壁面８を改善することができ、ダメージの少ない壁面８を得ることができる。壁面８のダメージを低減しておくことにより、チャネル領域１１（図１参照）の結晶状態を良好に保つことができ、また、壁面８とゲート絶縁膜９との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００４３】
次に、図３Ｄに示すように、略Ｖ字形のトレンチ７の壁面８を覆うとともに、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４の表面を覆うゲート絶縁膜９が形成される（ゲート絶縁膜形成工程）。ゲート絶縁膜９の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、コンタクト開口１４およびコンタクト開口１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜９がストライプ状にドライエッチングされる。これにより、図３Ｅに示すように、コンタクト開口１４およびコンタクト開口１６が形成されて、ｎ+型ＧａＮ層４およびｎ-型ＧａＮ層２が部分的に露出する。続いて、公知のフォトリソグラフィ技術により、コンタクト電極用トレンチ１２を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ｎ+型ＧａＮ層４およびｐ型ＧａＮ層３がドライエッチングされる。こうして、図３Ｅに示すように、ｎ+型ＧａＮ層４のからｐ型ＧａＮ層３に至る深さのコンタクト電極用トレンチ１２が形成される。
【００４４】
続いて、公知のフォトリソグラフィ技術により、コンタクト電極１３およびショットキー電極１７を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、コンタクト電極１３およびショットキー電極１７の材料として用いられるメタル（たとえば、ＮｉおよびＡｕ）が、スパッタ法により、Ｎｉ／Ａｕの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（コンタクト電極１３およびショットキー電極１７以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図３Ｆに示すように、コンタクト電極１３が形成され（接触電極形成工程）、これと同時に、ショットキー電極１７が形成される（ショットキー電極形成工程）。コンタクト電極１３およびショットキー電極１７が形成された後には、熱アロイ（アニール処理）が行なわれることにより、コンタクト電極１３とｐ型ＧａＮ層３との接触がオーミック接触となり、ショットキー電極１７とｎ-型ＧａＮ層２との接触がショットキー接触となる。ショットキー電極１７とｎ-型ＧａＮ層２とのショットキー接触により、ＳＢＤ１９が形成される。
【００４５】
次いで、公知のフォトリソグラフィ技術により、ソース電極１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１５の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１５以外の部分）がフォトレジストとともにリフトオフされる。これらの操作により、図３Ｇに示すように、ソース電極１５が形成される（ソース電極形成工程）。ソース電極１５が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１５とｎ+型ＧａＮ層４との接触がオーミック接触となる。
【００４６】
その後は、ソース電極１５の場合と同様の方法により、図３Ｇに示すように、ゲート絶縁膜９を挟んで壁面８およびｎ+型ＧａＮ層４の上面においてトレンチ７の縁部に対向する、ゲート電極１０が形成される（ゲート電極形成工程）。
そして、ソース電極１５の場合と同様の方法により、図３Ｈに示すように、ｎ+型ＧａＮ基板１の他方表面に、ドレイン電極１８が形成される（ドレイン電極形成工程）。こうして、窒化物半導体積層構造部５に、ゲート電極１０、ゲート絶縁膜９、ソース電極１５およびドレイン電極１８が形成されてなるＭＯＳＦＥＴ２０が形成される。その後、ソース電極１５とショットキー電極１７とが、配線２１で接続されることにより、図１に示す窒化物半導体素子を得ることができる。
【００４７】
複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。窒化物半導体積層構造部５のゲート電極１０およびソース電極１５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１８は、ｎ+型ＧａＮ基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図４Ａ〜図４Ｋは、図１の窒化物半導体素子の第２の製造方法を工程順に示す模式的な断面図である。
【００４８】
この第２の製造方法では、まず、図４Ａに示すように、ｎ+型ＧａＮ基板１が用意され、このｎ+型ＧａＮ基板１の上に、たとえば、ＭＯＣＶＤ法により、ｎ-型ＧａＮ層２３が形成される。このｎ-型ＧａＮ層２３は、そのｎ型不純物濃度がｎ-型ＧａＮ層２の濃度と同じであり、たとえば、１×１０17ｃｍ-3である。なお、ｎ-型ＧａＮ層２３を成長させるときのｎ型不純物としては、たとえば、Ｓｉを用いればよい。また、ｎ+型ＧａＮ基板１とこのｎ+型ＧａＮ基板１上に形成されたｎ-型ＧａＮ層２３とを合わせて「導電性基板」とみなし、この導電性基板（ｎ-型ＧａＮ層２３）およびこの上に積層されるIII族窒化物半導体層によって「窒化物半導体積層構造部」が構成されるものと考えてもよい。
【００４９】
次いで、公知のフォトリソグラフィ技術により、引き出し部６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、絶縁性の材料（たとえば、ＳｉＯ2）が、たとえば、ＥＣＲスパッタ法によりスパッタされる。こうして、図４Ｂに示すように、ｎ-型ＧａＮ層２３上に、ｎ-型ＧａＮ層２３の表面を部分的に露出させる絶縁膜２４が形成される。
【００５０】
続いて、絶縁膜２４から露出するｎ-型ＧａＮ層２３の表面から、たとえば、ＭＯＣＶＤ法により、ｎ-型のＧａＮが成長させられる。ｎ-型ＧａＮ層２３上に絶縁膜２４が形成されているため、ｎ-型ＧａＮ層２３は、その成長が部分的（絶縁膜２４で覆われている部分）に停止される。そのため、図４Ｃに示すように、ｎ-型ＧａＮ層２３の表面から断面略台形状のｎ-型のＧａＮが成長し、このｎ-型のＧａＮとｎ-型ＧａＮ層２３とからなるｎ-型ＧａＮ層２が形成される。ｎ-型ＧａＮ層２において、絶縁膜２４で覆われている部分は、幅方向に引き出された引き出し部６となる。
【００５１】
ｎ-型ＧａＮ層２が形成された後には、図４Ｄに示すように、ｎ-型ＧａＮ層２上に、たとえば、ＭＯＣＶＤ法により、ｐ型ＧａＮ層３が形成され（第２層形成工程）、さらに、ｎ+型ＧａＮ層４が形成される（第３層形成工程）。こうして、ｎ+型ＧａＮ基板１上に、ストライプ状に形成された、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４からなる窒化物半導体積層構造部５が形成される。窒化物半導体積層構造部５において、絶縁膜２４で覆われている部分は、ｎ+型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ-型ＧａＮ層２の層厚中間部に至る断面略逆台形のトレンチ２５となる。
【００５２】
そして、各窒化物半導体積層構造部５の幅方向中間部付近に、断面略Ｖ字形のトレンチ７が、窒化物半導体積層構造部５の長手方向に沿って形成される（壁面形成工程）。
次に、図４Ｆに示すように、公知のフォトリソグラフィ技術により、絶縁膜２４の形状に対応する領域に開口部を有するフォトレジスト（図示せず）を介して、絶縁膜２４がドライエッチングされる。これにより、ｎ-型ＧａＮ層２上の絶縁膜２４が除去されて、引き出し部６の上面が露出する（露出工程）。
【００５３】
次に、図４Ｇに示すように、略Ｖ字形のトレンチ７の壁面８を覆うとともに、ｎ-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ+型ＧａＮ層４の表面を覆うゲート絶縁膜９が形成される（ゲート絶縁膜形成工程）。ゲート絶縁膜９の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、コンタクト開口１４およびコンタクト開口１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜９がストライプ状にドライエッチングされる。これにより、図４Ｈに示すように、コンタクト開口１４およびコンタクト開口１６が形成されて、ｎ+型ＧａＮ層４およびｎ-型ＧａＮ層２が部分的に露出する。続いて、公知のフォトリソグラフィ技術により、コンタクト電極用トレンチ１２を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ｎ+型ＧａＮ層４およびｐ型ＧａＮ層３がドライエッチングされる。こうして、図４Ｈに示すように、ｎ+型ＧａＮ層４のからｐ型ＧａＮ層３に至る深さのコンタクト電極用トレンチ１２が形成される。
【００５４】
続いて、公知のフォトリソグラフィ技術により、コンタクト電極１３およびショットキー電極１７を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、コンタクト電極１３およびショットキー電極１７の材料として用いられるメタル（たとえば、ＮｉおよびＡｕ）が、スパッタ法により、Ｎｉ／Ａｕの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（コンタクト電極１３およびショットキー電極１７以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図４Ｉに示すように、コンタクト電極１３が形成され（接触電極形成工程）、これと同時に、ショットキー電極１７が形成される（ショットキー電極形成工程）。コンタクト電極１３およびショットキー電極１７が形成された後には、熱アロイ（アニール処理）が行なわれることにより、コンタクト電極１３とｐ型ＧａＮ層３との接触がオーミック接触となり、ショットキー電極１７とｎ-型ＧａＮ層２との接触がショットキー接触となる。ショットキー電極１７とｎ-型ＧａＮ層２とのショットキー接触により、ＳＢＤ１９が形成される。なお、ｎ+型ＧａＮ基板１とこのｎ+型ＧａＮ基板１上に形成されたｎ-型ＧａＮ層２３とを合わせて「導電性基板」とみなし、この導電性基板（ｎ-型ＧａＮ層２３）およびこの上に積層されるIII族窒化物半導体層によって「窒化物半導体積層構造部」が構成されるものと考えた場合、ショットキー電極１７は、「第１層」を兼ねる「導電性基板」にショットキー接触することとなる。
【００５５】
次いで、公知のフォトリソグラフィ技術により、ソース電極１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１５の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１５以外の部分）がフォトレジストとともにリフトオフされる。これらの操作により、図４Ｊに示すように、ソース電極１５が形成される（ソース電極形成工程）。ソース電極１５が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１５とｎ+型ＧａＮ層４との接触がオーミック接触となる。
【００５６】
その後は、ソース電極１５の場合と同様の方法により、図４Ｊに示すように、ゲート絶縁膜９を挟んで壁面８およびｎ+型ＧａＮ層４の上面においてトレンチ７の縁部に対向する、ゲート電極１０が形成される（ゲート電極形成工程）。
そして、ソース電極１５の場合と同様の方法により、図４Ｋに示すように、ｎ+型ＧａＮ基板１の他方表面に、ドレイン電極１８が形成される（ドレイン電極形成工程）。こうして、窒化物半導体積層構造部５に、ゲート電極１０、ゲート絶縁膜９、ソース電極１５およびドレイン電極１８が形成されてなるＭＯＳＦＥＴ２０が形成される。その後、ソース電極１５とショットキー電極１７とが、配線２１で接続されることにより、図１に示す窒化物半導体素子を得ることができる。
【００５７】
複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。窒化物半導体積層構造部５のゲート電極１０およびソース電極１５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１８は、ｎ+型ＧａＮ基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
以上のように、この窒化物半導体素子には、窒化物半導体積層構造部５に、ゲート電極１０、ゲート絶縁膜９、ソース電極１５およびドレイン電極１８が形成されてなるＭＯＳＦＥＴ２０が形成されている。
【００５８】
さらに、この窒化物半導体素子には、ＭＯＳＦＥＴ２０のゲート絶縁膜９に、ｎ-型ＧａＮ層２の引き出し部６の上面を露出させるコンタクト開口１６が形成されており、このコンタクト開口１６から露出するｎ-型ＧａＮ層２上には、ショットキー電極１７が形成されている。ショットキー電極１７は、ｎ-型ＧａＮ層２に対してショットキー接触している。ショットキー電極１７が、ｎ-型ＧａＮ層２に対してショットキー接触していることにより、窒化物半導体素子には、ショットキー電極１７とｎ-型ＧａＮ層２とで構成されるＳＢＤ１９が備えられている。そして、このＳＢＤ１９は、配線２１を介してソース電極１５に接続されている。
【００５９】
そのため、ドレイン電極１８に対してソース電極１５側が正となるバイアスが印加されたとき（ソース電極１５の電位がドレイン電極１８の電位よりも高い状態になったとき）に、ＳＢＤ１９に優先的に電流を流すことができる。その結果、たとえば、窒化物半導体素子の動作させる際に、ソース電極１５側が正となるバイアスが印加されても、当該バイアスにより発生する高電流を、ドレイン電極１８からショットキー電極１７へと配線２１を介して流すことができる。したがって、ｎ+型ＧａＮ層４とｐ型ＧａＮ層３との接合部分への電界集中を抑制することでき、絶縁破壊の発生を抑制することができる。
【００６０】
また、このように絶縁破壊の発生を抑制するためのダイオードが、ＭＯＳＦＥＴ２０におけるｎ-型ＧａＮ層２の引き出し部６とこの引き出し部６の上面に形成されたショットキー電極１７とで構成されるＳＢＤ１９として形成されている。そのため、図２に示すように、ＭＯＳＦＥＴ２０と絶縁破壊対策のためのダイオードとを集約することができる。その結果、窒化物半導体素子のチップ面積の縮小化を実現することができる。
【００６１】
また、ｎ+型ＧａＮ基板１とｎ-型ＧａＮ層２とを比較した場合、ｎ-型ＧａＮ層２の方が、ｎ型不純物濃度が低いので、ショットキーバリアが逆バイアス状態のときに広がる空乏層幅が大きく、より高い電圧に耐えることができる、いわゆる高耐圧構造を有する。そして、この窒化物半導体素子では、ショットキー電極１７が、高耐圧構造を有するｎ-型ＧａＮ層２にショットキー接触しているので、ｎ-型ＧａＮ層２とショットキー電極１７とからなる構成により、耐圧性能に優れるＳＢＤ１９を形成することができる。
【００６２】
また、この実施形態では、窒化物半導体積層構造部５を支持する基板が、導電性を有するｎ+型ＧａＮ基板１なので、ドレイン電極１８をｎ+型ＧａＮ基板１の他方表面に接触形成することにより、ｎ+型ＧａＮ基板１を介してドレイン電極１８とｎ-型ＧａＮ層２とをオーミック接触させることができる。ドレイン電極１８をｎ+型ＧａＮ基板１の他方表面に接触形成できるので、窒化物半導体積層構造部５において、ドレイン電極１８を接触させるためのスペースを省略することができる。すなわち、窒化物半導体積層構造部５の面積を小さくすることができるので、窒化物半導体素子のチップ面積を一層縮小することができる。
【００６３】
また、この実施形態では、コンタクト電極１３が、ｐ型ＧａＮ層３に対してオーミック接触しており、また、その上面においてソース電極１５と接触（短絡）している。そのため、ソース電極１５を基準電位（たとえば、グランド電位）に接続することにより、コンタクト電極１３を介してｐ型ＧａＮ層３の電位を基準電位に安定させることができる。
さらに窒化物半導体素子の製造工程においては、コンタクト電極１３とショットキー電極１７とが、同種の金属（たとえば、Ｎｉ／Ａｕ合金など）からなるので、ショットキー電極１７を形成する工程とコンタクト電極１３を形成する工程とを並行して行なうことができる。したがって、窒化物半導体素子の製造工程の工程時間を短縮することができ、製造コストを低減することができる。
【００６４】
図５は、本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。図５において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この実施形態では、サファイア基板２６が用いられている。そして、このサファイア基板２６の一方表面に窒化物半導体積層構造部５が形成されている。この実施形態では、窒化物半導体積層構造部５は、サファイア基板２６の一方表面に形成されたｎ-型ＧａＮ層２と、その上に積層されたｐ型ＧａＮ層３と、その上に積層されたｎ+型ＧａＮ層４とで構成されている。
【００６５】
この実施形態では、壁面８は、窒化物半導体積層構造部５に引き出し部６が形成されるにともない、窒化物半導体積層構造部５に形成されたｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨る側面により構成されている。
ゲート電極１０は、ゲート絶縁膜９を挟んで、壁面８、ｎ-型ＧａＮ層２の上面における壁面８の縁部およびｎ+型ＧａＮ層２の上面における壁面８の縁部に対向するように形成されている。
【００６６】
ドレイン電極１８は、ゲート絶縁膜９を貫通し、ｎ-型ＧａＮ層２の引き出し部６の上面に形成されている。ドレイン電極１８は、ｎ-型ＧａＮ層２に対してオーミック接触することとなる。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
図６は、本発明の第３の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。図６において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６７】
この実施形態においても、前述の第２の実施形態と同様に、サファイア基板２６が用いられている。そして、このサファイア基板２６の一方表面に窒化物半導体積層構造部５が形成されている。この実施形態では、窒化物半導体積層構造部５は、サファイア基板２６の一方表面に形成されたｎ-型ＧａＮ層２と、その上に積層されたｐ型ＧａＮ層３と、その上に積層されたｎ+型ＧａＮ層４とで構成されている。
【００６８】
この実施形態では、ショットキー電極１７は、窒化物半導体積層構造部５の両側から、サファイア基板２６の表面に沿う幅方向に引き出されたｎ-型ＧａＮ層２の一方の引き出し部６の上面に形成されている。また、ドレイン電極１８は、他方の引き出し部６の上面に形成されている。すなわち、ショットキー電極１７およびドレイン電極１８は、ｎ-型ＧａＮ層２の上面において、断面略台形の窒化物半導体積層構造部５を隔てた一方側および他方側にそれぞれ振り分けられている。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
【００６９】
図７は、本発明の第４の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。図７において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この実施形態においても、前述の第２の実施形態と同様に、サファイア基板２６が用いられている。そして、このサファイア基板２６の一方表面に窒化物半導体積層構造部５が形成されている。この実施形態では、窒化物半導体積層構造部５は、サファイア基板２６の一方表面に形成されたｎ-型ＧａＮ層２と、その上に積層されたｐ型ＧａＮ層３と、その上に積層されたｎ+型ＧａＮ層４とで構成されている。
【００７０】
この実施形態では、ショットキー電極１７およびドレイン電極１８は、窒化物半導体積層構造部５の両側から、サファイア基板２６の表面に沿う幅方向に引き出されたｎ-型ＧａＮ層２の一方の引き出し部６の上面に、互いに隣接して形成されている。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
図８は、本発明の第５の実施形態に係る窒化物半導体素子の構造を説明するための模式的な平面図である。図９は、図８の窒化物半導体素子をＩＸ−ＩＸで示す切断線で切
断したときの模式的な断面図である。
【００７１】
この窒化物半導体素子は、導電性のｎ+型ＧａＮ基板３１（下層）と、ｎ+型ＧａＮ基板３１の一方表面に形成された窒化物半導体積層構造部３５とを備えている。
窒化物半導体積層構造部３５は、ｎ-型ＧａＮ層３２（上層）と、ｎ-型ＧａＮ層３２上に積層されたｐ型ＧａＮ層３３（第２層）と、ｐ型ＧａＮ層３３上に積層されたｎ+型ＧａＮ層３４（第３層）とを備えている。
【００７２】
ｎ+型ＧａＮ基板３１およびｎ+型ＧａＮ層３４は、ｎ-型ＧａＮ層３２よりもｎ型不純物濃度が高く、その濃度は、たとえば、３×１０18ｃｍ-3である。一方、ｎ-型ＧａＮ層３２のｎ型不純物濃度は、たとえば、１×１０17ｃｍ-3である。
窒化物半導体積層構造部３５は、ｎ+型ＧａＮ層３４からｎ-型ＧａＮ層３２が露出する深さまで、平面視環状のパターンで積層界面を横切る方向にエッチングされている。これにより、窒化物半導体積層構造部３５には、平面視環状の第１トレンチ５３が形成されている。
【００７３】
窒化物半導体積層構造部３５は、第１トレンチ５３に囲まれるメサ積層部９８と、メサ積層部９８からｎ+型ＧａＮ基板３１の表面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された、ｎ-型ＧａＮ層３２からなる引き出し部３６とを有している。すなわち、平面視環状の引き出し部３６は、この実施形態では、ｎ-型ＧａＮ層３２の延長部で構成されている。
【００７４】
メサ積層部９８は、ｎ+型ＧａＮ層３４からｎ-型ＧａＮ層３２が露出する深さまで、平面視格子状のパターンで積層界面を横切る方向にエッチングされている。これにより、メサ積層部９８には、平面視格子状および断面視Ｕ字状の第２トレンチ３７が形成されている。
第２トレンチ３７の深さは、第１トレンチ５３の深さよりも深い。また、第２トレンチ３７の最大幅は、好ましくは、０．５〜２μｍである。
【００７５】
そして、このような形状の第２トレンチ３７により、メサ積層部９８には、格子状の第２トレンチ３７に囲まれる窓部分に、ｎ-型ＧａＮ層３２、ｐ型ＧａＮ層３３およびｎ+型ＧａＮ層３４に跨り、メサ積層部９８（窒化物半導体積層構造部３５）の積層界面に対して傾斜する壁面３８を４面有する四角柱（直方体）状の柱状部５４が形成されている。
柱状部５４は、各柱状部５４が隣接する柱状部５４と所定幅（第２トレンチ３７の幅）を空けるように、全体として行列状に配列されている。
【００７６】
各柱状部５４の平面視における１辺は、好ましくは、２〜１０μｍ、つまり、各柱状部５４は、好ましくは、平面視で２μｍ角〜１０μｍ角である。また、各柱状部５４は、ｎ-型ＧａＮ層３２、ｐ型ＧａＮ層３３およびｎ+型ＧａＮ層３４からなるｎｐｎ積層構造を有しており、窒化物半導体素子において、トランジスタ機能を有する最小単位（単位セル）を構成している。なお、第２トレンチ３７内に露出するｎ-型ＧａＮ層３２は、各単位セルで共有されている。
【００７７】
窒化物半導体積層構造部３５は、ｎ+型ＧａＮ基板３１の上に、たとえば、ＭＯＣＶＤ法によって形成されている。
たとえば、主面がｃ面（０００１）のｎ+型ＧａＮ基板３１を用いると、このｎ+型ＧａＮ基板３１の上にエピタキシャル成長によって成長させられるｎ-型ＧａＮ層３２、ｐ型ＧａＮ層３３およびｎ+型ＧａＮ層３４は、やはりｃ面（０００１）を主面として積層されることになる。したがって、窒化物半導体積層構造部３５の積層界面に対して傾斜する壁面３８の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
【００７８】
柱状部５４および引き出し部３６の表面全域には、一部を除いてゲート絶縁膜３９が形成されている。ゲート絶縁膜３９は、たとえば、窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜３９は、ＳｉＮ（窒化シリコン）、ＳｉＯ2（酸化シリコン）またはこれらの組み合わせで構成することができる。
ゲート絶縁膜３９上には、各柱状部５４において壁面３８に対向するゲート電極４０が形成されている。ゲート電極４０は、柱状部５４において、平面視正方形のｎ+型ＧａＮ層３４の周縁部から４つの壁面３８全域を覆い、第２トレンチ３７内に露出するｎ-型ＧａＮ層３２上に至るように形成されている。これにより、各単位セル（各柱状部５４）におけるゲート幅は、平面視における柱状部５４の外周（正方形の辺の総長さ）とほぼ同じとなっている。
【００７９】
また、一柱状部５４に形成されたゲート電極４０と、隣接する他の柱状部５４に形成されたゲート電極４０とは、ｎ-型ＧａＮ層３２上において一体的に接続されている。つまり、ゲート電極４０は、各柱状部５４に形成される部分がｎ-型ＧａＮ層３２上で一体的に接続されることにより、全ての柱状部５４により共有されている。
また、ゲート電極４０は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。
【００８０】
ｐ型ＧａＮ層３３において壁面３８付近の領域は、ゲート電極４０に対向したチャネル領域４１である。このチャネル領域４１には、ゲート電極４０に適切なバイアスが与えられることにより、ｎ-型ＧａＮ層３２とｎ+型ＧａＮ層３４との間を電気的に導通させる反転チャネルが形成される。
各柱状部５４には、コンタクト電極用トレンチ４２が形成されている。コンタクト電極用トレンチ４２は、ｎ+型ＧａＮ層３４の上面からｐ型ＧａＮ層３３に至る深さで形成されている。コンタクト電極用トレンチ４２には、コンタクト電極４３が埋め込まれている。
【００８１】
コンタクト電極４３は、ｐ型ＧａＮ層３３に対してオーミック接触しており、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて構成することができる。これらの金属は、ｐ型ＧａＮ層３３に対するコンタクト抵抗が低いので、コンタクト電極４３をｐ型ＧａＮ層３３に対して良好にオーミック接触させることができる。
【００８２】
ゲート絶縁膜３９には、各柱状部５４において、ｎ+型ＧａＮ層３４の上面を露出させるコンタクト開口４４が形成されている。コンタクト開口４４は、ｎ+型ＧａＮ層３４上のゲート電極４０により囲まれる部分において、平面視四角形に形成されている。そして、コンタクト開口４４内に露出するコンタクト電極４３およびｎ+型ＧａＮ層３４上には、ソース電極４５が形成されている。
【００８３】
ソース電極４５は、ｎ+型ＧａＮ層３４およびコンタクト電極４３に対してオーミック接触しており、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて構成することができる。ソース電極４５を、Ａｌを含む金属で構成しておくことにより、ソース電極４５をｎ+型ＧａＮ層３４およびコンタクト電極４３に対して良好にオーミック接触させることができる。ソース電極４５は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００８４】
ｎ+型ＧａＮ基板３１の他方表面には、ドレイン電極４８が接触形成されている。ドレイン電極４８は、ｎ+型ＧａＮ基板３１に対してオーミック接触しており、たとえば、ソース電極４５と同種の金属、すなわち、Ｔｉ／Ａｌ合金などの金属を用いて構成することができる。ドレイン電極４８は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００８５】
こうして、この窒化物半導体素子には、窒化物半導体積層構造部３５に、ゲート電極４０、ゲート絶縁膜３９、ソース電極４５およびドレイン電極４８が形成されてなるＭＯＳＦＥＴ９６（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ電界効果トランジスタ）が備えられている。
また、ゲート絶縁膜３９には、引き出し部３６上において、ｎ-型ＧａＮ層３２の上面を露出させるコンタクト開口４６が形成されている。コンタクト開口４６は、行列状に配列された柱状部５４を取り囲むように平面視Ｕ字状に形成されている。そして、コンタクト開口４６内に露出するｎ-型ＧａＮ層３２上には、ショットキー電極４７が形成されている。ショットキー電極４７は、ｎ-型ＧａＮ層３２に対してショットキー接触しており、コンタクト電極４３と同種の金属、すなわち、Ｎｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて構成することができる。
【００８６】
ゲート絶縁膜３９上には、ソース電極４５、ゲート電極４０およびショットキー電極４７を被覆する層間絶縁膜５５が積層されている。層間絶縁膜５５は、たとえば、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ2）を用いて構成することができる。
層間絶縁膜５５には、ソース電極４５に対向する部分に平面視四角形のソースコンタクトホール５６が形成されている。ソースコンタクトホール５６には、ソース電極４５とのコンタクトのためのソースコンタクト電極５７が埋設されている。ソースコンタクト電極５７は、たとえば、アルミニウム（Ａｌ）を用いて構成することができる。
【００８７】
また、層間絶縁膜５５には、ショットキー電極４７に対向する部分にショットキーコンタクトホール１０１が形成されている。ショットキーコンタクトホール１０１には、ショットキー電極４７とのコンタクトのためのショットキーコンタクト電極５１が埋設されている。ショットキーコンタクト電極５１は、たとえば、アルミニウム（Ａｌ）を用いて構成することができる。
【００８８】
そして、層間絶縁膜５５の表面には、ソースパッド５８が形成されている。ソースパッド５８は、たとえば、アルミニウム（Ａｌ）を用いて構成することができる。また、ソースパッド５８は、行列状に配列された柱状部５４およびショットキー電極４７上の領域全域に跨って配置され、各柱状部５４上に形成されたソースコンタクト電極５７およびショットキー電極４７上に形成されたショットキーコンタクト電極５１に接触している。これにより、柱状部５４に形成されたソース電極４５は、ソースコンタクト電極５７を介してソースパッド５８に対して一括して電気的に接続（オーミック接続）されることになる。
【００８９】
また、ショットキー電極４７は、ショットキーコンタクト電極５１を介してソースパッド５８に接続されることになる。これにより、ショットキー電極４７は、ソースパッド５８を介して、各柱状部５４に形成されたソース電極４５に対して一括して電気的に接続されることになる。ショットキー電極４７が、ｎ-型ＧａＮ層３２に対してショットキー接触していることにより、窒化物半導体素子には、ショットキー電極４７とｎ-型ＧａＮ層３２とで構成されるＳＢＤ４９（Schottky Barrier Diode：ショットキーバリアダイオード）が備えられている。
【００９０】
また、層間絶縁膜５５の表面には、ソースパッド５８に隣接する部分に、ゲート電極４０に電気的に接続されるゲートパッド５９が形成されている。ゲートパッド５９は、平面視でメサ積層部９８における柱状部５４の形成されていない部分に対向配置されている。ゲートパッド５９は、層間絶縁膜５５を貫通し、図示しない位置において引き回されたゲート配線に接触している。これにより、ゲートパッド５９は、ゲート配線を介してゲート電極４０と電気的に接続（オーミック接続）されることになる。
【００９１】
なお、図８においては、窒化物半導体素子の構造理解を容易にするため、層間絶縁膜５５を省略している。
なお、この実施形態に係る窒化物半導体素子の動作は、前述の第１の実施形態に係る窒化物半導体素子の動作と同様である。
以上のように、この窒化物半導体素子によれば、前述の実施形態と同様に、ＭＯＳＦＥＴ９６のｎ-型ＧａＮ層３２とショットキー電極４７とで構成されるＳＢＤ４９が設けられている。このＳＢＤ４９は、ショットキーコンタクト電極５１およびソースパッド５８を介して、各柱状部５４のソース電極４５に対して一括して電気的に接続されている。
【００９２】
そのため、ドレイン電極４８に対してソース電極４５側が正となるバイアスが印加されたとき（ソース電極４５の電位がドレイン電極４８の電位よりも高い状態になったとき）に、ＳＢＤ４９に優先的に電流を流すことができる。
その結果、たとえば、窒化物半導体素子の動作させる際に、ソース電極４５側が正となるバイアスが印加されても、当該バイアスにより発生する高電流を、ドレイン電極４８からショットキー電極４７へ流すことができる。したがって、ｎ+型ＧａＮ層３４とｐ型ＧａＮ層３３との接合部分への電界集中を抑制することでき、絶縁破壊の発生を抑制することができる。
【００９３】
また、このように絶縁破壊の発生を抑制するためのダイオードが、ＭＯＳＦＥＴ９６のｎ-型ＧａＮ層３２と、このｎ-型ＧａＮ層３２の上面に形成されたショットキー電極４７とで構成されるＳＢＤ４９として形成されている。
そのため、ＭＯＳＦＥＴ９６と絶縁破壊対策のためのダイオード（ＳＢＤ４９）とを集約することができる。
【００９４】
その結果、窒化物半導体素子のチップ面積の縮小化を実現することができる。
さらに、複数のソース電極４５に対して一括して接続されるショットキー電極４７が、行列状に配列された柱状部５４を取り囲むように平面視Ｕ字状に形成されている。
そのため、各ソース電極４５に１つずつショットキー電極が設けられる場合に比べて、チップ全体でショットキー電極の設置に要するスペースを小さくすることができる。
【００９５】
その結果、窒化物半導体素子のチップ面積を一層縮小することができる。
また、４面の壁面３８全域にゲート電極４０が対向しており、各単位セル（各柱状部５４）におけるゲート幅が、平面視における柱状部５４の外周（正方形の辺の総長さ）とほぼ同じであることから、各単位セルにおいて長いゲート幅を確保することができる。
そのため、電流密度を増やすことができるので、より高出力なパワーデバイスを実現することができる。
【００９６】
図１０は、本発明の第６の実施形態に係る窒化物半導体素子の構造を説明するための模式的な平面図である。図１１は、図１０の窒化物半導体素子をＸＩ−ＸＩで示す切断
線で切断したときの模式的な断面図である。
この窒化物半導体素子は、導電性のｎ+型ＧａＮ基板６１（下層）と、ｎ+型ＧａＮ基板６１の一方表面に形成された窒化物半導体積層構造部６５とを備えている。
【００９７】
窒化物半導体積層構造部６５は、ｎ-型ＧａＮ層６２（上層）と、ｎ-型ＧａＮ層６２上に積層されたｐ型ＧａＮ層６３（第２層）と、ｐ型ＧａＮ層６３上に積層されたｎ+型ＧａＮ層６４（第３層）とを備えている。
ｎ+型ＧａＮ基板６１およびｎ+型ＧａＮ層６４は、ｎ-型ＧａＮ層６２よりもｎ型不純物濃度が高く、その濃度は、たとえば、３×１０18ｃｍ-3である。一方、ｎ-型ＧａＮ層６２のｎ型不純物濃度は、たとえば、１×１０17ｃｍ-3である。
【００９８】
窒化物半導体積層構造部６５は、ｎ+型ＧａＮ層６４からｎ-型ＧａＮ層６２が露出する深さまで、平面視環状のパターンで積層界面を横切る方向にエッチングされている。これにより、窒化物半導体積層構造部６５には、平面視環状の第１トレンチ２８が形成されている。
窒化物半導体積層構造部６５は、第１トレンチ２８に囲まれるメサ積層部９９と、メサ積層部９９からｎ+型ＧａＮ基板６１の表面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された、ｎ-型ＧａＮ層６２からなる引き出し部６６とを有している。すなわち、平面視環状の引き出し部６６は、この実施形態では、ｎ-型ＧａＮ層６２の延長部で構成されている。
【００９９】
メサ積層部９９は、ｎ+型ＧａＮ層６４からｎ-型ＧａＮ層６２が露出する深さまで、積層界面を横切る方向にエッチングされている。これにより、メサ積層部９９には、断面視Ｕ字状の第２トレンチ６７が形成されている。
第２トレンチ６７は、平面視で正六角形の外郭をなす６辺を最小単位として、一の最小単位の一辺と、他の最小単位の一辺とが共有されるように、最小単位が複数整列されることにより、全体として平面視でハニカム構造に形成されている。また、第２トレンチ６７の深さは、第１トレンチ２８の深さよりも深い。また、第２トレンチ６７の最大幅は、好ましくは、０．５〜２μｍである。
【０１００】
そして、このような形状の第２トレンチ６７により、メサ積層部９９には、第２トレンチ６７の各最小単位で囲まれる部分に、ｎ-型ＧａＮ層６２、ｐ型ＧａＮ層６３およびｎ+型ＧａＮ層６４に跨り、メサ積層部９９（窒化物半導体積層構造部６５）の積層界面に対して傾斜する壁面６８を６面有する正六角柱状の柱状部２９が形成されている。
柱状部２９は、第２トレンチ６７の最小単位と同数（複数）形成され、各柱状部２９が隣接する柱状部２９と所定幅（第２トレンチ６７の幅）を空けるように、全体としてハニカム状に配列されている。
【０１０１】
各柱状部２９の平面視における１辺は、好ましくは、２〜１０μｍである。また、各柱状部２９は、ｎ-型ＧａＮ層６２、ｐ型ＧａＮ層６３およびｎ+型ＧａＮ層６４からなるｎｐｎ積層構造を有しており、窒化物半導体素子において、トランジスタ機能を有する最小単位（単位セル）を構成している。なお、第２トレンチ６７内に露出するｎ-型ＧａＮ層６２は、各単位セルで共有されている。
【０１０２】
窒化物半導体積層構造部６５は、ｎ+型ＧａＮ基板６１の上に、たとえば、ＭＯＣＶＤ法によって形成されている。
たとえば、主面がｃ面（０００１）のｎ+型ＧａＮ基板６１を用いると、このｎ+型ＧａＮ基板６１の上にエピタキシャル成長によって成長させられるｎ-型ＧａＮ層６２、ｐ型ＧａＮ層６３およびｎ+型ＧａＮ層６４は、やはりｃ面（０００１）を主面として積層されることになる。したがって、窒化物半導体積層構造部６５の積層界面に対して傾斜する壁面６８の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
【０１０３】
柱状部２９および引き出し部６６の表面全域には、一部を除いてゲート絶縁膜６９が形成されている。ゲート絶縁膜６９は、たとえば、窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜６９は、ＳｉＮ（窒化シリコン）、ＳｉＯ2（酸化シリコン）またはこれらの組み合わせで構成することができる。
ゲート絶縁膜６９上には、各柱状部２９において壁面６８に対向するゲート電極７０が形成されている。ゲート電極７０は、柱状部２９において、平面視正六角形のｎ+型ＧａＮ層６４の周縁部から６つの壁面６８全域を覆い、第２トレンチ６７内に露出するｎ-型ＧａＮ層６２上に至るように形成されている。これにより、各単位セル（各柱状部２９）におけるゲート幅は、平面視における柱状部２９の外周（正六角形の辺の総長さ）とほぼ同じとなっている。
【０１０４】
また、一柱状部２９に形成されたゲート電極７０と、隣接する他の柱状部２９に形成されたゲート電極７０とは、ｎ-型ＧａＮ層６２上において一体的に接続されている。つまり、ゲート電極７０は、各柱状部２９に形成される部分がｎ-型ＧａＮ層６２上で一体的に接続されることにより、全ての柱状部２９により共有されている。
また、ゲート電極７０は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。
【０１０５】
ｐ型ＧａＮ層６３において壁面６８付近の領域は、ゲート電極７０に対向したチャネル領域７１である。このチャネル領域７１には、ゲート電極７０に適切なバイアスが与えられることにより、ｎ-型ＧａＮ層６２とｎ+型ＧａＮ層６４との間を電気的に導通させる反転チャネルが形成される。
各柱状部２９には、コンタクト電極用トレンチ７２が形成されている。コンタクト電極用トレンチ７２は、ｎ+型ＧａＮ層６４の上面からｐ型ＧａＮ層６３に至る深さで形成されている。コンタクト電極用トレンチ７２には、コンタクト電極７３が埋め込まれている。
【０１０６】
コンタクト電極７３は、ｐ型ＧａＮ層６３に対してオーミック接触しており、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて構成することができる。これらの金属は、ｐ型ＧａＮ層６３に対するコンタクト抵抗が低いので、コンタクト電極７３をｐ型ＧａＮ層６３に対して良好にオーミック接触させることができる。
【０１０７】
ゲート絶縁膜６９には、各柱状部２９において、ｎ+型ＧａＮ層６４の上面を露出させるコンタクト開口７４が形成されている。コンタクト開口７４は、ｎ+型ＧａＮ層６４上のゲート電極７０により囲まれる部分において、平面視四角形に形成されている。そして、コンタクト開口７４内に露出するコンタクト電極７３およびｎ+型ＧａＮ層６４上には、ソース電極７５が形成されている。
【０１０８】
ソース電極７５は、ｎ+型ＧａＮ層６４およびコンタクト電極７３に対してオーミック接触しており、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて構成することができる。ソース電極７５を、Ａｌを含む金属で構成しておくことにより、ソース電極７５をｎ+型ＧａＮ層６４およびコンタクト電極７３に対して良好にオーミック接触させることができる。ソース電極７５は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【０１０９】
ｎ+型ＧａＮ基板６１の他方表面には、ドレイン電極７８が接触形成されている。ドレイン電極７８は、ｎ+型ＧａＮ基板６１に対してオーミック接触しており、たとえば、ソース電極７５と同種の金属、すなわち、Ｔｉ／Ａｌ合金などの金属を用いて構成することができる。ドレイン電極７８は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【０１１０】
こうして、この窒化物半導体素子には、窒化物半導体積層構造部６５に、ゲート電極７０、ゲート絶縁膜６９、ソース電極７５およびドレイン電極７８が形成されてなるＭＯＳＦＥＴ９７（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ電界効果トランジスタ）が備えられている。
また、ゲート絶縁膜６９には、引き出し部６６上において、ｎ-型ＧａＮ層６２の上面を露出させるコンタクト開口７６が形成されている。コンタクト開口７６は、ハニカム状に配列された柱状部２９を取り囲むように平面視略Ｕ字状に形成されている。そして、コンタクト開口７６内に露出するｎ-型ＧａＮ層６２上には、ショットキー電極７７が形成されている。ショットキー電極７７は、ｎ-型ＧａＮ層６２に対してショットキー接触しており、コンタクト電極７３と同種の金属、すなわち、Ｎｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて構成することができる。
【０１１１】
ゲート絶縁膜６９上には、ソース電極７５、ゲート電極７０およびショットキー電極７７を被覆する層間絶縁膜３０が積層されている。層間絶縁膜３０は、たとえば、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ2）を用いて構成することができる。
層間絶縁膜３０には、ソース電極７５に対向する部分に平面視正六角形のソースコンタクトホール５０が形成されている。ソースコンタクトホール５０には、ソース電極７５とのコンタクトのためのソースコンタクト電極５２が埋設されている。ソースコンタクト電極５２は、たとえば、アルミニウム（Ａｌ）を用いて構成することができる。
【０１１２】
また、層間絶縁膜３０には、ショットキー電極７７に対向する部分にショットキーコンタクトホール１０２が形成されている。ショットキーコンタクトホール１０２には、ショットキー電極７７とのコンタクトのためのショットキーコンタクト電極２７が埋設されている。ショットキーコンタクト電極２７は、たとえば、アルミニウム（Ａｌ）を用いて構成することができる。
【０１１３】
そして、層間絶縁膜３０の表面には、ソースパッド６０が形成されている。ソースパッド６０は、たとえば、アルミニウム（Ａｌ）を用いて構成することができる。また、ソースパッド６０は、ハニカム状に配列された柱状部２９およびショットキー電極７７上の領域全域に跨って配置され、各柱状部２９上に形成されたソースコンタクト電極５２およびショットキー電極７７上に形成されたショットキーコンタクト電極２７に接触している。これにより、柱状部２９に形成されたソース電極７５は、ソースコンタクト電極５２を介してソースパッド６０に対して一括して電気的に接続（オーミック接続）されることになる。
【０１１４】
また、ショットキー電極７７は、ショットキーコンタクト電極２７を介してソースパッド６０に接続されることになる。これにより、ショットキー電極７７は、ソースパッド６０を介して、各柱状部２９に形成されたソース電極７５に対して一括して電気的に接続されることになる。ショットキー電極７７が、ｎ-型ＧａＮ層６２に対してショットキー接触していることにより、窒化物半導体素子には、ショットキー電極７７とｎ-型ＧａＮ層６２とで構成されるＳＢＤ７９（Schottky Barrier Diode：ショットキーバリアダイオード）が備えられている。
【０１１５】
また、層間絶縁膜３０の表面には、ソースパッド６０に隣接する部分に、図８に示すゲートパッド５９と同様に、ゲート電極７０に電気的に接続されるゲートパッド９５が形成されている。
なお、図１０においては、窒化物半導体素子の構造理解を容易にするため、層間絶縁膜３０を省略している。
【０１１６】
なお、この実施形態に係る窒化物半導体素子の動作は、前述の第１の実施形態に係る窒化物半導体素子の動作と同様である。
以上のように、この窒化物半導体素子によれば、前述の実施形態と同様に、ＭＯＳＦＥＴ９７のｎ-型ＧａＮ層６２とショットキー電極７７とで構成されるＳＢＤ７９が設けられている。このＳＢＤ７９は、ショットキーコンタクト電極２７およびソースパッド６０を介して、各柱状部２９のソース電極７５に対して一括して電気的に接続されている。
【０１１７】
そのため、ドレイン電極７８に対してソース電極７５側が正となるバイアスが印加されたとき（ソース電極７５の電位がドレイン電極７８の電位よりも高い状態になったとき）に、ＳＢＤ７９に優先的に電流を流すことができる。
その結果、たとえば、窒化物半導体素子の動作させる際に、ソース電極７５側が正となるバイアスが印加されても、当該バイアスにより発生する高電流を、ドレイン電極７８からショットキー電極７７へ流すことができる。したがって、ｎ+型ＧａＮ層６４とｐ型ＧａＮ層６３との接合部分への電界集中を抑制することでき、絶縁破壊の発生を抑制することができる。
【０１１８】
また、このように絶縁破壊の発生を抑制するためのダイオードが、ＭＯＳＦＥＴ９７のｎ-型ＧａＮ層６２と、このｎ-型ＧａＮ層６２の上面に形成されたショットキー電極７７とで構成されるＳＢＤ７９として形成されている。
そのため、ＭＯＳＦＥＴ９７と絶縁破壊対策のためのダイオード（ＳＢＤ７９）とを集約することができる。
【０１１９】
その結果、窒化物半導体素子のチップ面積の縮小化を実現することができる。
さらに、複数のソース電極７５に対して一括して接続されるショットキー電極７７が、ハニカム状に配列された柱状部２９を取り囲むように平面視略Ｕ字状に形成されている。
そのため、各ソース電極７５に１つずつショットキー電極が設けられる場合に比べて、チップ全体でショットキー電極の設置に要するスペースを小さくすることができる。
【０１２０】
その結果、窒化物半導体素子のチップ面積を一層縮小することができる。
また、６面の壁面６８全域にゲート電極７０が対向しており、各単位セル（各柱状部２９）におけるゲート幅が、平面視における柱状部２９の外周（正六角形形の辺の総長さ）とほぼ同じであることから、各単位セルにおいて長いゲート幅を確保することができる。
そのため、電流密度を増やすことができるので、より高出力なパワーデバイスを実現することができる。
【０１２１】
以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、窒化物半導体積層構造部５に断面略Ｖ字形のトレンチ７が形成される例について説明したが、トレンチ７の形状は、逆台形、Ｕ形、矩形、台形等の他の形状であってもよい。また、第２トレンチ３７，６７の形状は、Ｖ字形、逆台形、矩形、台形等の他の形状であってもよい。
【０１２２】
また、前述の実施形態では、窒化物半導体積層構造部５の一部を構成する基板として、ｎ+型ＧａＮ基板１が例示され（第１の実施形態）、また、窒化物半導体積層構造部５を支持する基板として、サファイア基板２６が例示されていたが（第２〜第４の実施形態）、これらの基板に代えて、たとえば、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用し、この導電性基板の一方表面に窒化物半導体積層構造部５を形成してもよい。また、この導電性基板の他方表面には、ドレイン電極１８を形成することができる。これによって、当該導電性基板を介してドレイン電極１８とｎ-型ＧａＮ層２とをオーミック接触させることができるので、窒化物半導体積層構造部５において、ドレイン電極１８を接触させるためのスペースを省略することができる。
【０１２３】
また、前述の実施形態では、壁面８，３８，６８は、ｎ+型ＧａＮ基板１，３１，６１に対して傾斜した平面であるとしたが、傾斜している必要はなく、また、平面である必要もない。すなわち、壁面８，３８，６８は、ｎ+型ＧａＮ基板１，３１，６１に垂直な平面であってもよいし、湾曲面であってもよい。
また、前述の各実施形態に係る窒化物半導体素子の構成を組み合わせた形態も本発明に含まれる。
【０１２４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図２】図１に示す窒化物半導体素子の回路図である。
【図３Ａ】図１の窒化物半導体素子の第１の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【図４Ａ】図１の窒化物半導体素子の第２の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図５】本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図６】本発明の第３の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図７】本発明の第４の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図８】本発明の第５の実施形態に係る窒化物半導体素子の構造を説明するための模式的な平面図である。
【図９】図８の窒化物半導体素子をＩＸ−ＩＸで示す切断線で切断したときの模式的な断面図である。
【図１０】本発明の第６の実施形態に係る窒化物半導体素子の構造を説明するための模式的な平面図である。
【図１１】図１０の窒化物半導体素子をＸＩ−ＸＩで示す切断線で切断したときの模式的な断面図である。
【図１２】従来のＭＯＳＦＥＴの構造を説明するための模式的な断面図である。
【図１３】図１２に示すＭＯＳＦＥＴにダイオードが接続された状態を示す回路図である。
【符号の説明】
【０１２６】
１    ｎ+型ＧａＮ基板
２    ｎ-型ＧａＮ層
３    ｐ型ＧａＮ層
４    ｎ+型ＧａＮ層
５    窒化物半導体積層構造部
６    引き出し部
７    トレンチ
８    壁面
９    ゲート絶縁膜
１０  ゲート電極
１３  コンタクト電極
１５  ソース電極
１７  ショットキー電極
１８  ドレイン電極
１９  ＳＢＤ
２０  ＭＯＳＦＥＴ
２８  第１トレンチ
３１  ｎ+型ＧａＮ基板
３２  ｎ-型ＧａＮ層
３３  ｐ型ＧａＮ層
３４  ｎ+型ＧａＮ層
３５  窒化物半導体積層構造部
３６  引き出し部
３７  第２トレンチ
３８  壁面
３９  ゲート絶縁膜
４０  ゲート電極
４３  コンタクト電極
４５  ソース電極
４７  ショットキー電極
４８  ドレイン電極
４９  ＳＢＤ
５３  第１トレンチ
６１  ｎ+型ＧａＮ基板
６２  ｎ-型ＧａＮ層
６３  ｐ型ＧａＮ層
６４  ｎ+型ＧａＮ層
６５  窒化物半導体積層構造部
６６  引き出し部
６７  第２トレンチ
６８  壁面
６９  ゲート絶縁膜
７０  ゲート電極
７３  コンタクト電極
７５  ソース電極
７７  ショットキー電極
７８  ドレイン電極
７９  ＳＢＤ
９６  ＭＯＳＦＥＴ
９７  ＭＯＳＦＥＴ
９８  メサ積層部
９９  メサ積層部
【図１】
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【図２】
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【図３Ａ】
2009117820.tif 000005
【図３Ｂ】
2009117820.tif 000006
【図３Ｃ】
2009117820.tif 000007
【図３Ｄ】
2009117820.tif 000008
【図３Ｅ】
2009117820.tif 000009
【図３Ｆ】
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【図３Ｇ】
2009117820.tif 000011
【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
2009117820.tif 000014
【図４Ｃ】
2009117820.tif 000015
【図４Ｄ】
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【図４Ｅ】
2009117820.tif 000017
【図４Ｆ】
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【図４Ｇ】
2009117820.tif 000019
【図４Ｈ】
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【図４Ｉ】
2009117820.tif 000021
【図４Ｊ】
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【図４Ｋ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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