(57)【要約】【課題】簡便な方法で半導体チップ間の配線テストを行なうことができる半導体パッケージの検査方法を提供する。【解決手段】第１の半導体チップの内部回路と外部端子との間にＳＷ及びＦＦを配置すると共に第２の半導体チップの内部回路と外部端子との間にＳＷ及びＦＦを配置し、第１の半導体チップに配置されたＦＦ及び第２の半導体チップに配置されたＦＦにデータを書き込んだ後に、第１の半導体チップと第２の半導体チップを駆動して第１の半導体チップに配置されたＦＦと第２の半導体チップに配置されたＦＦとの間でデータをシフトさせた後に、シフトされたデータの読み出しを行って期待値との比較を行なう。【選択図】図１
2009047486.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部端子が設けられた第１の半導体チップと、
前記第１の外部端子と接続された第２の外部端子が設けられた第２の半導体チップと、
前記第１の半導体チップの内部回路と前記第１の外部端子との間に配置された第１の記憶素子と、
前記第２の半導体チップの内部回路と前記第２の外部端子との間に配置された第２の記憶素子とを備える半導体パッケージの検査方法であって、
前記第１の記憶素子及び前記第２の記憶素子に所定のデータを書き込む工程と、
前記第１の記憶素子と、同第１の記憶素子に対応する前記第２の記憶素子とを接続した状態で、前記第１の半導体チップ及び前記第２の半導体チップを駆動することにより、前記第１の記憶素子と、同第１の記憶素子と対応する前記第２の記憶素子との間でデータの受け渡しを行なう工程と、
前記第１の半導体チップ及び前記第２の半導体チップを駆動した後に、前記第１の記憶素子及び前記第２の記憶素子に書き込まれているデータを読み出す工程とを備える
半導体パッケージの検査方法。
【請求項２】
前記第１の記憶素子及び前記第２の記憶素子に所定のデータを書き込む工程は、全ての第１の記憶素子及び全ての前記第２の記憶素子を直列に接続した状態で行なう
請求項１に記載の半導体パッケージの検査方法。
【請求項３】
前記第１の記憶素子及び前記第２の記憶素子に書き込まれているデータを読み出す工程は、全ての第１の記憶素子及び全ての前記第２の記憶素子を直列に接続した状態で行なう
請求項１に記載の半導体パッケージの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージの検査方法に関する。詳しくは、２以上の半導体チップを一体封止して構成された半導体パッケージの検査方法に係るものである。
【背景技術】
【０００２】
近年、大規模集積回路（ＬＳＩ）はデジタルシステムだけではなく、アナログシステムを含めた全システムを１つの半導体チップに搭載した、システムオンチップ（ＳＯＣ）に移行し、ポータブル電子機器や通信機器などの様々な電子機器の小型化、高性能化を進める要因となっている。
【０００３】
更に、ＣＭＯＳプロセスの微細化に伴って、高密度実装や低電圧化が求められる状況であり、こうした状況下において、デジタルシステムとアナログシステムを混載した半導体チップにあっては、デジタル部分については高密度実装や低電圧化といった要求を満たすことが可能であるものの、アナログ部分については低電圧化によってその機能を制限せざるを得ない状況となっている。
【０００４】
こうしたアナログ性能の劣化問題に対応すべく、ＳＩＰ（システムオンパッケージ）技術が提案されている。具体的には、アナログ部分（アナログチップ）については低電圧制限を受けない安定プロセスで開発を行ない、大規模ロジック部分（デジタルチップ）については微細化プロセスにて高密度化して開発を行ない、両チップを１つの半導体パッケージに混載することで、高性能なデジタル・アナログ半導体パッケージを実現するというものである。
【０００５】
ところで、複数の半導体チップを実装した基板のテスト方法としてＪＴＡＧテストと称されるバウンダリスキャンテスト法が開発され、近年ではマイクロプロセッサの殆どがこのバウンダリスキャンテストに対応しており、また、周辺回路の一部も対応するようになってきている。なお、バウンダリスキャンテストは、基板に実装された半導体チップやＬＳＩパッケージデバイスの外部端子が間違いなく接続されているか否かを、基板外部のホストコンピュータ等のテスターから信号を送って調べる手法である。
【０００６】
ここで、バウンダリスキャンテストに対応したデバイスは、例えば、図６で示す様に構成されており、デバイス本来の機能を実現するコアロジック１０１の他に、バウンダリスキャンレジスタ（ＢＳＲ）１０２と、インストラクションレジスタ１０３と、バイパスレジスタ１０４と、オプションレジスタ１０５と、それらを制御するテストアクセスポート（ＴＡＰ）１０６と、ＴＡＰを制御するコントローラ（ＴＡＰＣ）１０７等を備えて構成されている。
【０００７】
上記したＴＡＰ１０６は、コアロジック１０１に対する命令やデータ及びテスト結果の入出力を行なうシリアルインタフェイスであり、バウンダリスキャンテストの規格上、５本の信号線ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴから構成されている。
【０００８】
また、上記したＢＳＲ１０２は、コアロジック１０１の各入出力端と対応する外部端子１０８との間にそれぞれ介在するセルと称されるシフトレジスタ１０２ｓを一連に接続したものであり、シフトレジスタ１０２ｓが信号線ＴＤＩ，ＴＤＯとコアロジック１０１の各入出力端とを接続する。また、信号線ＴＤＩ，ＴＤＯ間には、バイパスレジスタ１０４、インストラクションレジスタ１０３及びオプションレジスタ１０５が相互に並列に介在する。
【０００９】
また、上記したＴＤＩは、コアロジック１０１に対して命令やデータをシリアル入力する信号線であり、ＴＤＯはコアロジック１０１からのデータをシリアル出力する信号線であり、ＴＣＫはコアロジック１０１に固有のシステムクロックとは独立したテスト用のクロックを供給する信号線であり、ＴＭＳはテスト動作を制御する信号線であり、ＴＲＳＴはＴＡＰＣを非同期に初期化する信号線である。これら５本の信号線を外部のホストコンピュータで制御することによって、バウンダリスキャンテストが可能となるのである。
【００１０】
なお、バウンダリスキャンテストの内容については、非特許文献１や特許文献１に開示がなされている。
【００１１】
図７はバウンダリスキャンテストの方法を説明するための模式図であり、テスト対象のプリント基板１１１上には、複数のデバイスＩＣ１，ＩＣ２，・・・，ＩＣｎ（以下、総称する際にはＩＣと示す）が実装されており、プリント基板１１１の辺縁部にはコネクタ１１２が搭載されており、このコネクタ１１２にホストコンピュータ１１３が接続されている。
【００１２】
各デバイスＩＣにおいて、上述した信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応する外部端子は、プリント基板１１１上に形成されたパターンを介して、相互に並列に、コネクタ１１２対応する外部端子に接続される。一方、信号線ＴＤＩ，ＴＤＯに対応する外部端子は、前段側のデバイスの信号線ＴＤＯに対応する外部端子が後段側のデバイスの信号線ＴＤＩに対応する外部端子へと順次縦続接続されており、また第１段目のデバイスの信号線ＴＤＩに対応する外部端子及び最終段のデバイスの信号線ＴＤＯに対応する外部端子は、コネクタ１１２の対応する外部端子に接続されている。
【００１３】
この様に構成されたプリント基板１１１において、ホストコンピュータ１１３によって各デバイスＩＣを制御することによって、全てのデバイスＩＣに対して一斉に、バウンダリスキャンテストが行われることとなる。なお、各デバイスＩＣ固有のファンクションテストは、上記した外部端子とは異なる外部端子を使用して、デバイスＩＣ毎に個別に順次行われる。
【００１４】
さて、複数の半導体チップを有する半導体パッケージにおいて、半導体チップ間の配線テストを行なうにあたっても、従来は、上述したバウンダリスキャンを実装することによって半導体パッケージの検査を行っている。
【００１５】
【非特許文献１】ＪＴＡＧテストの基礎と応用，１９９８年１２月１日，ＣＱ出版社
【特許文献１】特開平５−３２２９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、バウンダリスキャンテストを可能とすべくバウンダリスキャンを実装した場合には、各チップに５本の信号線が必要となって外部端子数が増加すると共に、半導体チップ間の配線テストのみにも関わらず半導体チップ間の配線テストとは無関係の外部端子とコアロジックとの間にもＢＳＲを介在させる必要があるために、半導体チップ面積の増加を招く結果となってしまう。
なお、外部端子数の増加や不要なＢＳＲの配置については、大規模チップ（ロジックチップ）については微々たる問題であったとしても、本来的にチップサイズが小さいアナログチップについては非常に大きな問題であると言える。
【００１７】
本発明は以上の点に鑑みて創案されたものであって、簡便な方法で半導体チップ間の配線テストを行なうことができる半導体パッケージの検査方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１８】
上記の目的を達成するためは、本発明の半導体パッケージの検査方法では、第１の外部端子が設けられた第１の半導体チップと、前記第１の外部端子と接続された第２の外部端子が設けられた第２の半導体チップと、前記第１の半導体チップの内部回路と前記第１の外部端子との間に配置された第１の記憶素子と、前記第２の半導体チップの内部回路と前記第２の外部端子との間に配置された第２の記憶素子とを備える半導体パッケージの検査方法であって、前記第１の記憶素子及び前記第２の記憶素子に所定のデータを書き込む工程と、前記第１の記憶素子と、同第１の記憶素子に対応する前記第２の記憶素子とを接続した状態で、前記第１の半導体チップ及び前記第２の半導体チップを駆動することにより、前記第１の記憶素子と、同第１の記憶素子と対応する前記第２の記憶素子との間でデータの受け渡しを行なう工程と、前記第１の半導体チップ及び前記第２の半導体チップを駆動した後に、前記第１の記憶素子及び前記第２の記憶素子に書き込まれているデータを読み出す工程とを備える。
【００１９】
ここで、第１の記憶素子及び第２の記憶素子に所定のデータを書き込み、第１の記憶素子と、この第１の記憶素子と対応する第２の記憶素子とを接続した状態で、第１の半導体チップ及び第２の半導体チップを駆動することにより、第１の記憶素子と、この第１の記憶素子と対応する第２の記憶素子との間でデータの受け渡しを行ない、続いて、第１の半導体チップ及び第２の半導体チップを駆動した後に、第１の記憶素子及び第２の記憶素子に書き込まれているデータを読み出すことによって、第１の半導体チップと第２の半導体チップとのチップ間配線を介して、データの送信元である第１の記憶素子若しくは第２の記憶素子からデータの送信先である第１の記憶素子若しくは第２の記憶素子に対してデータの受け渡しが行われるために、データの送信元である第１の記憶素子若しくは第２の記憶素子に書き込んだデータと、データの送信先である第１の記憶素子若しくは第２の記憶素子から読み出されたデータの比較を行なうことで、第１の半導体チップと第２の半導体チップとのチップ間配線のテストを行なうことができる。
【００２０】
ここで、全ての第１の記憶素子及び全ての第２の記憶素子を直列に接続した状態で第１の記憶素子及び第２の記憶素子に所定のデータを書き込むことによって、データの書き込み作業を効率的に行なうことができる。
同様に、全ての第１の記憶素子及び全ての第２の記憶素子を直列に接続した状態で第１の記憶素子及び第２の記憶素子に書き込まれているデータを読み出すことによって、データの読み出し作業を効率的に行なうことができる。
【発明の効果】
【００２１】
本発明を適用した半導体パッケージの検査方法では、バウンダリスキャンテストの様に難しい設定を行う必要がなく、極めて簡便な方法で半導体チップ間の配線テストを実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
なお、以下の実施例では、第１の配線Ｌ１から第１の配線Ｍ１へと信号が送られ、第２の配線Ｌ２から第２の配線Ｍ２へと信号が送られ、第３の配線Ｌ３から第３の配線Ｍ３へと信号が送られ、第４の配線Ｍ４から第４の配線Ｌ４へと信号が送られ、第５の配線Ｍ５から第５の配線Ｌ５へと信号が送られ、第６の配線Ｍ６から第６の配線Ｌ６へと信号が送られる半導体パッケージを例に挙げて説明を行なうこととする。
【００２３】
図１は本発明を適用した半導体パッケージの検査方法を説明するための模式図を示しており、ここで示す半導体パッケージは、第１の半導体チップ１及び第２の半導体チップ２が一体封止されており、第１の半導体チップには内部回路３に接続された第１の配線Ｌ１、第２の配線Ｌ２、第３の配線Ｌ３、第４の配線Ｌ４、第５の配線Ｌ５及び第６の配線Ｌ６が形成されており、第１の配線Ｌ１はＴｒｉｓｔａｔｅ端子４を介して外部と接続される様に構成され、第２の配線Ｌ２は第２の外部端子５を介して外部と接続される様に構成され、第３の配線Ｌ３は第３の外部端子６を介して外部と接続される様に構成され、第４の配線Ｌ４は第４の外部端子７を介して外部と接続される様に構成され、第５の配線Ｌ５は第５の外部端子８を介して外部と接続される様に構成され、第６の配線Ｌ６は第６の外部端子９を介して外部と接続される様に構成されている。
【００２４】
同様に、第２の半導体チップには内部回路１０に接続された第１の配線Ｍ１、第２の配線Ｍ２、第3の配線Ｍ３、第４の配線Ｍ４、第５の配線Ｍ５及び第６の配線Ｍ６が形成されており、第１の配線Ｍ１は第１の外部端子１１を介して外部と接続される様に構成され、第２の配線Ｍ２は第２の外部端子１２を介して外部と接続される様に構成され、第３の配線Ｍ３は第３の外部端子１３を介して外部と接続される様に構成され、第４の配線Ｍ４は第４の外部端子１４を介して外部と接続される様に構成され、第５の配線Ｍ５は第５の外部端子１５を介して外部と接続される様に構成され、第６の配線Ｍ６は第６の外部端子１６を介して外部と接続される様に構成されている。
【００２５】
そして、Ｔｒｉｓｔａｔｅ端子４と第１の外部端子１１とが配線接続されることによって、第１の配線Ｌ１と第１の配線Ｍ１とが接続されており、第２の外部端子５と第２の外部端子１２とが配線接続されることによって第２の配線Ｌ２と第２の配線Ｍ２とが接続されており、第３の外部端子６と第３の外部端子１３とが配線接続されることによって第３の配線Ｌ３と第３の配線Ｍ３とが接続されており、第４の外部端子７と第４の外部端子１４とが配線接続されることによって第４の配線Ｌ４と第４の配線Ｍ４とが接続されており、第５の外部端子８と第５の外部端子１５とが配線接続されることによって第５の配線Ｌ５と第５の配線Ｍ５とが接続されており、第６の外部端子９と第６の外部端子１６とが配線接続されることによって第６の配線Ｌ６と第６の配線Ｍ６とが接続されている。
【００２６】
また、第１の半導体チップでは、内部回路３とＴｒｉｓｔａｔｅ端子４との間に内部回路側から順にスイッチ回路（以下、「スイッチ回路」をＳＷと示す。）１７、フリップフロップ回路（以下、「フリップフロップ回路」をＦＦと示す。）１８が配置され、内部回路３と第２の外部端子５との間に内部回路側から順にＳＷ１９、ＦＦ２０が配置され、内部回路３と第３の外部端子６との間に内部回路側から順にＳＷ２１、ＦＦ２２が配置され、内部回路３と第４の外部端子７との間に内部回路側から順にＦＦ２３、ＳＷ２４が配置され、内部回路３と第５の外部端子８との間に内部回路側から順にＦＦ２５、ＳＷ２６が配置され、内部回路３と第６の外部端子９との間にはＦＦ２７が配置されている。
【００２７】
更に、第２の半導体チップでは、内部回路１０と第１の外部端子１１との間にはＦＦ２８が配置され、内部回路１０と第２の外部端子１２との間には内部回路側から順にＦＦ２９、ＳＷ３０が配置され、内部回路１０と第３の外部端子１３との間には内部回路側から順にＦＦ３１、ＳＷ３２が配置され、内部回路１０と第４の外部端子１４との間には内部回路側から順にＳＷ３３、ＦＦ３４が配置され、内部回路１０と第５の外部端子１５との間には内部回路側から順にＳＷ３５、ＦＦ３６が配置され、内部回路１０と第６の外部端子１６との間には内部回路側から順にＳＷ３７、ＦＦ３８が配置されている。
【００２８】
ここで、ＳＷ１７は内部回路３からの出力信号とＦＦ２０からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ１９は内部回路３からの出力信号とＦＦ２２からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ２１は内部回路３からの出力信号とＦＦ２３からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ２４は第４の外部端子７からの入力信号とＦＦ２５からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ２６は第５の外部端子８からの入力信号とＦＦ２７からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成されている。
【００２９】
また、ＳＷ３０は第２の外部端子１２からの入力信号とＦＦ２８からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ３２は第３の外部端子１３からの入力信号とＦＦ２９からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ３３は内部回路１０からの出力信号とＦＦ３１からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ３５は内部回路１０からの出力信号とＦＦ３４からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成され、ＳＷ３７は内部回路１０からの出力信号とＦＦ３６からの出力信号を入力信号とし、入力信号のいずれか一方を出力信号として出力する様に構成されている。
【００３０】
また、Ｔｒｉｓｔａｔｅ端子４はＴｒｉｓｔａｔｅ切替端子３９から入力される切替信号よって通常状態とハイインピーダンス状態（高抵抗状態）とに切り替え可能に構成されており、各ＳＷはＳＷ切替端子４０から入力される切替信号によって２つの入力信号のいずれを出力信号として選択するかを切り替え可能に構成されている。更に、第１の配線Ｌ１と第１の配線Ｍ１とを接続するチップ間配線Ｎ１はデータ入力及びデータ観測端子４１と接続されており、データ入力及びデータ観測端子から配線Ｎ１にデータを供給することができると共に、配線Ｎ１を通過するデータをデータ入力及びデータ観測端子にて観測することができる。
【００３１】
以下、上記の様に構成された半導体パッケージの検査方法について説明を行なう。即ち、本発明を適用した半導体パッケージの検査方法について説明を行なう。
本発明を適用した半導体パッケージの検査方法では、先ず、ＳＷ切替手段４０から切替信号を入力することによって、ＳＷ１７がＦＦ２０からの出力信号を出力信号とし、ＳＷ１９がＦＦ２２からの出力信号を出力信号とし、ＳＷ２１がＦＦ２３からの出力信号を出力信号とし、ＳＷ２４がＦＦ２５からの出力信号を出力信号とし、ＳＷ２６がＦＦ２７からの出力信号を出力信号とし、ＳＷ３０がＦＦ２８からの出力信号を出力信号とし、ＳＷ３２がＦＦ２９からの出力信号を出力信号とし、ＳＷ３３がＦＦ３１からの出力信号を出力信号とし、ＳＷ３５がＦＦ３４からの出力信号を出力信号とし、ＳＷ３７がＦＦ３６からの出力信号を出力信号とする様に設定する。また、Ｔｒｉｓｔａｔｅ切替手段３９から切替信号を入力することによって、Ｔｒｉｓｔａｔｅ端子４をハイインピーダンス状態（高抵抗状態）に設定する。
【００３２】
こうした状態で、データ入力及びデータ観測端子４１から各ＦＦにデータを書き込む。
具体的には、例えば、データ入力及びデータ観測端子４１から"１１１０００１１１０００"といったデータを入力し、入力されたデータはＦＦ２８、ＦＦ２９、ＦＦ３１、ＦＦ３４、ＦＦ３６、ＦＦ３８、ＦＦ２７、ＦＦ２５、ＦＦ２３、ＦＦ２２、ＦＦ２０、ＦＦ１８の順に送られていき、図２で示す様に、ＦＦ１８にはデータ１、ＦＦ２０にはデータ１、ＦＦ２２にはデータ１、ＦＦ２３にはデータ０、ＦＦ２５にはデータ０、ＦＦ２７にはデータ０、ＦＦ３８にはデータ１、ＦＦ３６にはデータ１、ＦＦ３４にはデータ１、ＦＦ３１にはデータ０、ＦＦ２９にはデータ０、ＦＦ２８にはデータ０が書き込まれることとなる。
【００３３】
次に、ＳＷ切替手段４０から切替信号を入力することによって、ＳＷ１７が内部回路３からの出力信号を出力信号とし、ＳＷ１９が内部回路３からの出力信号を出力信号とし、ＳＷ２１が内部回路３からの出力信号を出力信号とし、ＳＷ２４が第４の外部端子７からの入力信号を出力信号とし、ＳＷ２６が第５の外部端子８からの入力信号を出力信号とし、ＳＷ３０が第２の外部端子１２からの入力信号を出力信号とし、ＳＷ３２が第３の外部端子１３からの入力信号を出力信号とし、ＳＷ３３が内部回路１０からの出力信号を出力信号とし、ＳＷ３５が内部回路１０からの出力信号を出力信号とし、ＳＷ３７が内部回路１０からの出力信号を出力信号とする様に設定する。また、Ｔｒｉｓｔａｔｅ切替手段３９から切替信号を入力することによって、Ｔｒｉｓｔａｔｅ端子４を通常状態に設定する（図３参照。）。
【００３４】
続いて、第１の半導体チップ及び第２の半導体チップを駆動させて、各ＦＦに書き込まれたデータをシフトさせ、即ち、ＦＦ１８に書き込まれたデータをＦＦ２８にシフトさせ、ＦＦ２０に書き込まれたデータをＦＦ２９にシフトさせ、ＦＦ２２に書き込まれたデータをＦＦ３１にシフトさせ、ＦＦ３４に書き込まれたデータをＦＦ２３にシフトさせ、ＦＦ３６に書き込まれたデータをＦＦ２５にシフトさせ、ＦＦ３８に書き込まれたデータをＦＦ２７にシフトさせる。なお、この際に、ＦＦ１８、ＦＦ２０及びＦＦ２２には内部回路３からデータがシフトされ、ＦＦ３４、ＦＦ３６及びＦＦ３８には内部回路１０からデータがシフトされることとなる。
【００３５】
具体的には、ＦＦ１８からＦＦ２８にデータ１をシフトし、ＦＦ２０からＦＦ２９にデータ１をシフトし、ＦＦ２２からＦＦ３１にデータ１をシフトし、ＦＦ３４からＦＦ２３にデータ１をシフトし、ＦＦ３６からＦＦ２５にデータ１をシフトし、ＦＦ３８からＦＦ２７にデータ１をシフトする（図４参照。）。ここで、図４では、内部回路からシフトされるデータは不定であるために、ＦＦ１８、ＦＦ２０、ＦＦ２２、ＦＦ３４、ＦＦ３６及びＦＦ３８にシフトされたデータは"Ｘ"と示している。
なお、図４では半導体チップ間配線が正常である場合のデータを示している。即ち、ＦＦ１８から正常にＦＦ２８にデータ１がシフトされ、ＦＦ２０から正常にＦＦ２９にデータ１がシフトされ、ＦＦ２２から正常にＦＦ３１にデータ１がシフトされ、ＦＦ３４から正常にＦＦ２３にデータ１がシフトされ、ＦＦ３６から正常にＦＦ２５にデータ１がシフトされ、ＦＦ３８から正常にデータ１がＦＦ２７にシフトされた場合を示している。
【００３６】
続いて、ＳＷ切替手段４０から切替信号を入力することによって、ＳＷ１７がＦＦ２０からの出力信号を出力信号とし、ＳＷ１９がＦＦ２２からの出力信号を出力信号とし、ＳＷ２１がＦＦ２３からの出力信号を出力信号とし、ＳＷ２４がＦＦ２５からの出力信号を出力信号とし、ＳＷ２６がＦＦ２７からの出力信号を出力信号とし、ＳＷ３０がＦＦ２８からの出力信号を出力信号とし、ＳＷ３２がＦＦ２９からの出力信号を出力信号とし、ＳＷ３３がＦＦ３１からの出力信号を出力信号とし、ＳＷ３５がＦＦ３４からの出力信号を出力信号とし、ＳＷ３７がＦＦ３６からの出力信号を出力信号とする様に設定する。
【００３７】
こうした状態で、データをシフトさせ、データ入力及びデータ観測端子４１によって各ＦＦに書き込まれているデータの読み出しを行なう。具体的には、ＦＦ１８のデータ、ＦＦ２０のデータ、ＦＦ２２のデータ、ＦＦ２３のデータ、ＦＦ２５のデータ、ＦＦ２７のデータ、ＦＦ３８のデータ、ＦＦ３６のデータ、ＦＦ３４のデータ、ＦＦ３１のデータ、ＦＦ２９のデータ、ＦＦ２８のデータの順にデータが読み出しを行なう（図５参照。）。
【００３８】
その後、読み出されたデータを期待値と比較することによって、半導体チップ間の配線テストを行なうことができる。具体的には、読み出されたデータが"ＸＸＸ１１１ＸＸＸ１１１"の場合には、ＦＦ１８からＦＦ２８に正常にデータがシフトし、ＦＦ２０からＦＦ２９に正常にデータがシフトし、ＦＦ２２からＦＦ３１に正常にデータがシフトし、ＦＦ３４からＦＦ２３に正常にデータがシフトし、ＦＦ３６からＦＦ２５に正常にデータがシフトし、ＦＦ３８からＦＦ２７に正常にデータがシフトしていることとなる。
【００３９】
なお、上記の方法では、データ１が正常にシフトすることのみを確認しており、データ０が正常にシフトすることができるか否かについては明らかではない。
従って、データ０についてもシフトするか否かについてのテストを行なう場合には、データ入力及びデータ観測端子４１から"０００１１１０００１１１"といったデータを入力した上で上述したフローと同様のフローを実行することによって、データ０が正常にシフトすることができるか否かを確認することができる。
【００４０】
本発明を適用した半導体パッケージの検査方法では、バウンダリスキャンを実装することなく、極めて簡便な試験回路を実装するのみで半導体チップ間の配線テストを実現することができる。
具体的には、バウンダリスキャンテストを行なう場合には５つの端子（ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ）を形成する必要があるのに対して、本発明を適用した半導体パッケージの検査方法では、３つの端子（Ｔｒｉｓｔａｔｅ切替端子、ＳＷ切替端子、データ入力及びデータ観測端子）を形成すれば良いために端子数の軽減を図ることができると共に、バウンダリスキャンテストを行なう場合には各半導体チップの全ての外部端子に対応してＢＳＲを配置する必要があるのに対して、本発明を適用した半導体パッケージの検査方法では、半導体チップ間でデータの受け渡しを行なう配線のみにＦＦやＳＷを形成すれば充分であるといった具合に、極めて簡便な試験回路を実装するのみで半導体チップ間テストを実現することができる。
【００４１】
また、極めて簡便な試験回路で配線テストを実現することができるために、半導体パッケージの小型化も実現が可能となる。
なお、端子数の軽減及び多数のＢＳＲを形成しなくて済むことは、大規模チップ（ロジックチップ）にとっては微々たる改善であったとしても、元々チップサイズが小さなアナログチップにとってはその影響が大きく、アナログチップを含む半導体パッケージにとっては、特に小型化の影響度合いは大きなものとなる。
【００４２】
更に、本発明を適用した半導体パッケージの検査方法では、テスト手法が極めて容易であるために、半導体チップの設計者でなくとも半導体パッケージの検査を行なうことができる。
具体的には、バウンダリスキャンテストを行なう場合には、ロジックチップの設計者が回路を参照しながら行なう必要があったために、ロジックチップ設計者のみしか半導体チップ間の配線テストを行なうことができなかったのに対して、本発明を適用した半導体パッケージの検査方法では、半導体チップ間でデータの受け渡しを行なう配線が分かりさえすればロジックチップの回路を効力する必要が無いために、ロジックチップの設計者でなくとも半導体チップ間の配線テストを行なうことができることとなる。
【図面の簡単な説明】
【００４３】
【図１】本発明を適用した半導体パッケージの検査方法を説明するための模式図（１）である。
【図２】本発明を適用した半導体パッケージの検査方法を説明するための模式図（２）である。
【図３】本発明を適用した半導体パッケージの検査方法を説明するための模式図（３）である。
【図４】本発明を適用した半導体パッケージの検査方法を説明するための模式図（４）である。
【図５】本発明を適用した半導体パッケージの検査方法を説明するための模式図（５）である。
【図６】バウンダリスキャンテストに対応したデバイスを説明するための模式図である。
【図７】バウンダリスキャンテストの方法を説明するための模式図である。
【符号の説明】
【００４４】
１    第１の半導体チップ
２    第２の半導体チップ
３    内部回路
４    Ｔｒｉｓｔａｔｅ端子
５    第２の外部端子
６    第３の外部端子
７    第４の外部端子
８    第５の外部端子
９    第６の外部端子
１０    内部回路
１１    第１の外部端子
１２    第２の外部端子
１３    第３の外部端子
１４    第４の外部端子
１５    第５の外部端子
１６    第６の外部端子
１７，１９，２１，２４，２６，３０，３２，３５，３７    スイッチ回路
１８，２０，２２，２４，２５，２７，２８，２９，３１，３４，３６，３８    フリップフロップ回路
３９    Ｔｒｉｓｔａｔｅ切替端子
４０    ＳＷ切替端子
４１    データ入力及びデータ観測端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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