(57)【要約】      （修正有）【課題】リーク電流や誤動作が発生しない信頼性の高い半導体装置を提供する。【解決手段】支持基板１０ａ上に形成された絶縁層１０ｂと、絶縁層１０ｂ上の一部に形成され、高耐圧回路１０ＨＶを有する第１半導体層３０、３２と、絶縁層１０ｂ上のうち第１半導体層３０、３２に素子分離領域１１０ｂを介して形成されＰ型半導体層２及びＰ型半導体層２の上層に部分的に設けられた低耐圧回路１０ＬＶを有する第２半導体層３４、３６とを備え、素子分離領域１１０ｂは上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さくする。【選択図】図２
2009188200.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上の一部に形成され、高耐圧回路を有する第１半導体層と、
前記絶縁層上のうち前記第１半導体層に素子分離領域を介して形成されＰ型半導体層及び前記Ｐ型半導体層の上層に部分的に設けられた低耐圧回路を有する第２半導体層と、
を備え、
前記素子分離領域は
上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、
前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さい
ことを特徴とする半導体装置。
【請求項２】
前記所定部分の不純物濃度が前記Ｐ型半導体層の他の部分の不純物濃度よりも高くなっている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層が複数設けられており、
複数の前記第１半導体層が平面視で前記第２半導体層を挟むように配置されている
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１半導体層及び前記第２半導体層が複数設けられており、
前記第１半導体層と前記第２半導体層とが一方向に交互に配列されている
ことを特徴とする請求項１から請求項３のうちいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路などの半導体装置において、ディジタル回路、アナログ回路、高電圧回路、低電圧回路、高周波回路、低周波回路などによって構成される回路ブロックを、１つのチップに混載する技術が知られている。半導体装置は微細化、高集積化、高機能化、多機能化、多電源化が進んでいる。例えばディジタル回路、アナログ回路の電源は低電圧化が進み、高周波回路の周波数は高周波化が進んでいる。このような半導体装置において、複数の回路ブロックを１つのチップに混載することにより、ラッチアップの問題や回路ブロック間のノイズ伝播によるクロストークなどの誤動作が問題になっている。
【０００３】
これらの対策のため、ＳＯＩ基板を用いた半導体装置が知られている。ＳＯＩ基板を用いる場合、埋め込み絶縁膜と素子との間の分離絶縁物によって回路ブロックを完全に囲い込み、回路ブロック同士の間を絶縁分離することが可能となる。このため、ラッチアップフリーが実現でき、ノイズ伝播を抑制することが可能となる。
【０００４】
以前の混載技術では、互いの距離を十分に確保するように回路ブロックを配置した構成や、ガードリングエリアのレイアウトを工夫するようにした構成などによって、回路ブロック間のノイズ伝播、クロストーク等を抑制してきた。一方、半導体基板自体が導電性をもっているため、ノイズの伝播やラッチアップ、クロストークなどの誤動作の抑制には限界があった。
【０００５】
このような誤動作の抑制の限界に対して、例えば特許文献１に示すようなＳＯＩ基板上に回路ブロックを混載する技術が用いられるようになった。ＳＯＩ基板は、各回路ブロックの間に分離絶縁物を配置した構成になっており、当該分離絶縁物によって回路ブロックが完全に囲い込まれた状態になっている。この構成により、回路ブロック間を完全に絶縁分離することが可能となり、ラッチアップフリーが実現可能となるため、一定の誤動作については抑制することができるようになった。  
【特許文献１】特開２００５−３９０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年では、高電圧回路では高電圧化が、ディジタル回路やアナログ回路では低電圧化が、さらに進んでおり、ノイズ伝播の抑制、誤作動の抑制が困難になっている。特に、高耐圧回路と低耐圧回路とが同一チップ上に混載されている場合、高耐圧回路に高電圧を印加すると、分離絶縁物を介して配置される低耐圧回路内に寄生ＭＯＳの影響が及ぶことになる。この寄生ＭＯＳの影響によってリーク電流や誤作動が発生し、半導体装置の信頼性が低下することとなる。
【０００７】
以上のような事情に鑑み、本発明の目的は、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係る半導体装置は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上の一部に形成され、高耐圧回路を有する第１半導体層と、前記絶縁層上のうち前記第１半導体層に素子分離領域を介して形成されＰ型半導体層及び前記Ｐ型半導体層の上層に部分的に設けられた低耐圧回路を有する第２半導体層と、を備え、前記素子分離領域は上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さいことを特徴とする。
【０００９】
本発明によれば、ＳＯＩ基板に複数の半導体層が混載される半導体装置において、素子分離領域は上部が下部よりも支持基板の水平面内の断面積が大きく設けられ、素子分離領域の下部に隣接して形成されうる最大空乏層面積が、素子分離領域の上部の断面積よりも小さいこととしたので、高耐圧回路に電圧を印加し第２半導体層内に空乏層が発生した場合であっても当該空乏層は所定部分の範囲内にしか発生しないことになり、空乏層と低耐圧回路とが接触するのを回避することができる。これにより、リーク電流や誤作動等の不具合を回避することができ、信頼性の高い半導体装置を得ることができる。最大空乏層面積については、高耐圧回路に印加する電圧の大きさ、所定部分の不純物濃度によって決定される。最大空乏層面積は、高耐圧回路に印加する電圧の大きさが大きいほど大きくなり、所定部分の不純物濃度が小さいほど大きくなる。
【００１０】
上記の半導体装置は、前記所定部分の不純物濃度が前記Ｐ型半導体層の他の部分の不純物濃度よりも高くなっていることを特徴とする。  
上述したように、最大空乏層面積は所定部分の不純物濃度を大きくすることで、その値を小さくすることが可能である。本発明によれば、所定部分の不純物濃度がＰ型半導体層の他の部分の不純物濃度よりも高くなっていることとしたので、所定部分において発生する空乏層の面積を小さく抑えることができる。これにより、所定部分の第１半導体層から第２半導体層の方向についての寸法を小さく抑えることができるので、半導体装置上のスペースを節約することができる。
【００１１】
上記の半導体装置は、前記第１半導体層が複数設けられており、複数の前記第１半導体層が平面視で前記第２半導体層を挟むように配置されていることを特徴とする。  
本発明によれば、第１半導体層が複数設けられており、複数の第１半導体層が平面視で第２半導体層を挟むように配置されていることとしたので、第２半導体層のＰ型半導体層には平面視で第１半導体層を挟む位置に所定部分が形成されることになる。このように、低耐圧回路を有する第２半導体層が高耐圧回路を有する第１半導体層に平面視で挟まれる場合であってもリーク電流や誤作動などの不具合を回避することができ、信頼性の高い半導体装置を得ることができる。
【００１２】
上記の半導体装置は、前記第１半導体層及び前記第２半導体層が複数設けられており、前記第１半導体層と前記第２半導体層とが一方向に交互に配列されていることを特徴とする。  
本発明によれば、第１半導体層及び第２半導体層が複数設けられており、当該第１半導体層と第２半導体層とが一方向に交互に配列されていることとしたので、第２半導体層のＰ型半導体層には第１半導体層と隣接する箇所毎に所定部分が形成されることになる。このため、低耐圧回路を有する第２半導体層が高耐圧回路を有する第１半導体層に一方向上に配列された場合であってもリーク電流や誤作動などの不具合を回避することができ、信頼性の高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施の形態を説明する。  
図１は、本実施形態に係る半導体装置を模式的に示す平面図である。  
同図に示すように、半導体装置１は、平面視でＳＯＩ基板１０上に高耐圧トランジスタ領域１０ＨＶと低耐圧トランジスタ領域１０ＬＶとが混載されており、各トランジスタ領域が交互に配列された構成になっている。
【００１４】
図２は、図１におけるＡ−Ａ断面に沿った構成を示す図である。  
同図に示すように、ＳＯＩ基板１０は、支持基板１０ａの上に、絶縁層１０ｂ、半導体層１０ｃが順に積層された構成になっている。半導体層１０ｃは、たとえば、単結晶シリコン層である。半導体層１０ｃには上記の高耐圧トランジスタ領域１０ＨＶ及び低耐圧トランジスタ領域１０ＬＶが形成されている。
【００１５】
高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。
【００１６】
低耐圧トランジスタ領域１０ＬＶは、絶縁層１０ｂ上に配置されたＰ型半導体層２と、当該Ｐ型半導体層２上に配置されたＰチャネル低耐圧トランジスタ領域１０ＬＶｐ及びＮチャネル低耐圧トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐには、Ｐチャネル低耐圧トランジスタ２００Ｐが形成され、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎには、Ｎチャネル低耐圧トランジスタ２００Ｎが形成されている。
【００１７】
このように、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低耐圧トランジスタ２００ＰとＮチャネル低耐圧トランジスタ２００Ｎとが混載されている。
【００１８】
各トランジスタが形成される領域において、半導体層１０ｃの厚みは等しい。従って、半導体層１０ｃは、厚みが一様な支持基板１０ａと厚みが一様な絶縁層１０ｂとの上方に形成されているため、各トランジスタ形成領域の半導体層１０ｃの表面は同一レベルとなる。
【００１９】
高耐圧トランジスタ領域１０ＨＶは素子分離領域１１０ａによって分離されている。素子分離領域１１０ａは絶縁層１０ｂに到達する深さを有する絶縁領域である。高耐圧トランジスタ領域１０ＨＶと低耐圧トランジスタ領域１０ＬＶとの境界には、絶縁層１０ｂに到達する深さの素子分離領域１１０ｂが形成されている。素子分離領域１１０ｂによって高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとを分離されている。すなわち、高耐圧トランジスタ領域１０ＨＶは、絶縁層１０ｂに到達する深さの素子分離領域１１０ｂに囲まれている。素子分離領域１１０ｂは上部が低耐圧トランジスタ領域１０ＬＶ側にせり出すように設けられている。この素子分離領域１１０ｂのせり出した部分によって、低耐圧トランジスタ領域１０ＬＶ側にスペースが形成されている。
【００２０】
高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが上述の素子分離領域１１０ａを介して隣接して設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、絶縁層１０ｂに到達する深さの素子分離領域１１０ａが設けられている。
【００２１】
各素子分離領域１１０ａ及び１１０ｂは、第１トレンチ１５ｂと、第２トレンチ１６ａとを有するデュアルトレンチに埋め込まれたトレンチ絶縁層２０ａからなる。第１トレンチ１５ｂは、その底面が絶縁層１０ｂに到達するように形成されている。第２トレンチ１６ａは、第１トレンチ１５ｂと比して大きい幅を有しており、その深さは後述する素子分離領域２１０を構成するトレンチ１６ｂと同じ深さを有している。
【００２２】
Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。  
Ｐチャネル高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００２３】
第１ゲート絶縁層６０は、チャネル領域となるＮ型ウェル３２上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、オフセット絶縁層であるトレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００２４】
Ｎチャネル高耐圧トランジスタ１００Ｎは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００２５】
第１ゲート絶縁層６０は、チャネル領域となるＰ型ウェル３０上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、トレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２６】
一方、低耐圧トランジスタ領域１０ＬＶには、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層１０ｂに到達しない深さの素子分離領域２１０が設けられている。
【００２７】
各トランジスタの構成について説明する。  
Ｎチャネル低耐圧トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００２８】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１は、サイドウォール絶縁層７２の下に設けられている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２９】
Ｐチャネル低耐圧トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００３０】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１は、サイドウォール絶縁層７２の下に設けられている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース／ドレイン領域となる。
【００３１】
Ｐ型半導体層２は、絶縁層１０ｂに接するように配置されておりＰ型の不純物が含まれた半導体層である。Ｐ型半導体層２は低耐圧トランジスタ領域１０ＬＶのほぼ全面に設けられており、当該Ｐ型半導体層２上にＰチャネル低耐圧トランジスタ２００Ｐ及びＮチャネル低耐圧トランジスタ２００Ｎが配置されている。Ｐ型半導体層２のうち素子分離層１１０ｂ側の端面を含む部分（図中左右方向端部）２ａは素子分離層１１０ｂのうち上部のせり出し部分によって形成されるスペースに収まるように配置されている。Ｐ型半導体層２のうちこの部分２ａは、Ｐチャネル低耐圧トランジスタ２００Ｐ及びＮチャネル低耐圧トランジスタ２００Ｎに対して非接触に設けられている。高耐圧トランジスタ領域１０ＨＶから低耐圧トランジスタ領域１０ＬＶの方向（図中左右方向）の寸法は、当該部分２ａにおいて発生しうる最大空乏層面積よりも大きくなっている。
【００３２】
最大空乏層面積の大きさは、低耐圧トランジスタ領域１０ＬＶの方向の寸法（最大空乏層幅）が大きいほど大きくなり、当該最大空乏層幅が小さいほど小さくなる。この最大空乏層面積は、高耐圧トランジスタ領域１０ＨＶに印加される電圧の大きさ、Ｐ型半導体層２の上記部分２ａの不純物濃度によって決定される。具体的には、最大空乏層面積は、高耐圧トランジスタ領域１０ＨＶに印加される電圧の大きさが大きいほど大きくなり、上記部分２ａの不純物濃度が小さいほど大きくなる。これらの関係を考慮して上記部分２ａの寸法を設定することができる。
【００３３】
次に、本実施の形態の半導体装置の製造方法について、図３〜２２を参照しながら説明する。図３〜２２は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
【００３４】
（１）本実施の形態の半導体装置は、図３に示すように、支持基板１０ａの上に、絶縁層１０ｂと、半導体層１０ｃとが積層されたＳＯＩ基板１０に形成される。半導体層１０ｃとしては、単結晶シリコン層を用いることができる。単結晶シリコン層１０ｃの膜厚は、５００〜２０００ｎｍであることが好ましい。図３に示すように、半導体層１０ｃの上に、第１絶縁層１２ａを形成する。第１絶縁層１２ａとしては、酸化シリコン膜、窒化酸化シリコン膜などを用いる。第１絶縁層１２ａは、たとえば、熱酸化法やＣＶＤ法などにより形成することができる。
【００３５】
ついで、第１絶縁層１２ａの上に、ストッパ絶縁層１４ａを形成する。ストッパ絶縁層１４ａとしては、窒化シリコン膜を形成することができる。ストッパ絶縁層１４ａは、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１４ａの上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、素子分離領域１１０ａ、１１０ｂが形成される領域および高耐圧トランジスタのオフセット領域の上方に開口を有する。すなわち、各種のトレンチが形成される全ての領域に開口を有することになる。
【００３６】
（２）次に、図４に示すように、レジスト層Ｒ１（図３参照）をマスクとして、ストッパ絶縁層１４ａをエッチングする。これにより、ストッパ層１４が形成される。このストッパ絶縁層１４ａのエッチングは、公知のエッチング技術により行うことができる。
【００３７】
（３）次に、図５に示すように、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、素子分離領域１１０ａ、１１０ｂのために最終的に形成されることになるトレンチの幅と比して小さい開口部を含むパターンを有する。このとき、工程（２）において、第１絶縁層１２ａをエッチングすることなく残存させておくことにより、半導体層１０ｃとレジスト層Ｒ２とが直接接することを防ぐことができる。
【００３８】
（４）次に、図６に示すように、レジスト層Ｒ２をマスクとして、第１絶縁層１２ａおよび半導体基板１０を公知の技術によりエッチングする。これにより、溝部１５ａが形成される。溝部１５ａの深さは、半導体層１０ｃの厚さから後述する工程で形成される第２の素子分離領域２１０のためのトレンチの深さを差し引いた深さになるようにする。溝部１５ａの形成が終った後にレジスト層Ｒ２を、たとえばアッシングにより除去する。
【００３９】
（５）次に、図７に示すように、露出している第１絶縁層１２ａを公知のエッチング技術により除去することにより、パッド層１２が形成される。
【００４０】
（６）次に、図８に示すように、ストッパ層１４およびパッド層１２をマスクとして、半導体層１０を一般的なエッチング技術によりエッチングする。これにより、工程（４）で形成された溝部１５ａはさらにエッチングされ絶縁層１０ｂに到達する深さを有する第１トレンチ１５ｂとなる。また、第１トレンチ１５ｂの上方には、第１トレンチ１５ｂより大きい開口を有する第２トレンチ１６ａが形成される。すなわち、素子分離領域１１０ａ、１１０ｂでは、上方に大きい開口を有する第２トレンチ１６ａと絶縁層１０ｂまで到達する深さを有する第１トレンチ１５ｂとからなるデュアルトレンチが形成される。同時に、高耐圧トランジスタのオフセット領域では、トレンチ１６ｂが形成される。
【００４１】
（７）次に、図９に示すように、第１トレンチ１５ｂ、第２トレンチ１６ａおよびトレンチ１６ｂの表面にトレンチ酸化膜１８を形成する。トレンチ酸化膜１８の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜１８の膜厚は、たとえば、１０〜５００ｎｍである。
【００４２】
また、トレンチ酸化膜１８を形成する前に、必要に応じて、パッド絶縁層１２の端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化膜１８の形成において、第２トレンチ１６ａ，トレンチ１６ｂの上端部にトレンチ酸化膜１８が丸みを帯びるように形成することができる。そして、第２トレンチ１６ａ，トレンチ１６ｂの上端部にトレンチ酸化膜１８が丸みを帯びて形成されることにより、コーナー角度が緩やかになり、後の工程でトレンチ絶縁層を良好に埋め込むことができる。
【００４３】
ついで、第１トレンチ１５ｂ、第２トレンチ１６ａおよびトレンチ１６ｂを埋め込むように、絶縁層２２を形成する。絶縁層２２は、第１トレンチ１５ｂ、第２トレンチ１６ａおよびトレンチ１６ｂを埋めこみ、さらに、ストッパ層１４を覆う膜厚であればよい。ついで、必要に応じて図９に示すように、絶縁層２２の上に、ＳＯＧ膜２４を塗布し平坦な面を形成する。
【００４４】
（８）次に、図１０に示すように、ストッパ層１４の上面が露出するまでＳＯＧ膜２４および絶縁層２２を除去する。ＳＯＧ膜２４および絶縁層２２の除去は、たとえばＣＭＰ法などにより行なわれる。これにより、第１トレンチ１５ｂと第２トレンチ１６ａからなるデュアルトレンチにはトレンチ絶縁層２０ａが形成され、トレンチ１６ｂには、トレンチ絶縁層２０ｂが形成される。その結果、素子分離領域１１０ａ、１１０ｂが形成される。素子分離領域１１０ｂは、上部が低耐圧トランジスタ領域１０ＬＶ側にせり出した形状で形成される。また、この工程において、高耐圧トランジスタ領域１０ＨＶでは、オフセット領域に第２ゲート絶縁層１１２の一部となるオフセット絶縁層が形成される。
【００４５】
（９）次に、図１１に示すように、ストッパ層１４を除去する。ストッパ層１４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。ついで、半導体層１０の上面に、犠牲酸化膜（図示せず）を形成する。犠牲酸化膜としては、たとえば、酸化シリコン膜を形成することができる。この場合、熱酸化法により形成されることができる。
【００４６】
（１０）次に、図１２に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型ウェル３０の形成を行なう。具体的には、所定のパターンを有するレジスト層Ｒ３を形成し、レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを半導体層１０ｃに導入することによりＰ型ウェル３０が形成される。その後、レジスト層Ｒ３をアッシングにより除去する。
【００４７】
（１１）次に、図１３に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型ウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体層１０ｃに注入することにより、半導体基板１０内にＮ型ウェル３２を形成する。その後、レジスト層Ｒ４をアッシングにより除去する。なお、工程（１０）および（１１）の順序は、本実施の形態と逆の順序で行なってもよい。
【００４８】
（１２）次に、図１４に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶの全面に、窒化シリコン膜２６を形成する。
【００４９】
（１３）次に、図１４に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のソース／ドレイン領域のオフセット領域のための不純物層を形成する。まず、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、半導体層１０ｃにＮ型不純物を導入することにより、不純物層４０ａを形成する。これにより、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎにソース／ドレイン領域のオフセット領域のための不純物層４０ａが形成される。その後、レジスト層Ｒ５をアッシングにより除去する。
【００５０】
（１４）次に、図１５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のソース／ドレイン領域のオフセット領域のための不純物層を形成する。まず、所定の領域を覆うレジスト層Ｒ６を形成する。レジスト層Ｒ６をマスクとして、Ｐ型の不純物を半導体層１０ｃに導入する。これにより、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。その後、レジスト層Ｒ６をアッシングにより除去する。
【００５１】
（１５）次に、図１６に示すように、熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。なお、工程（１５）は、工程（１３）、工程（１４）の不純物導入後毎に実施してもよい。さらに、工程（１３）、工程（１４）の順序は、本実施の形態と逆の順序で行っても良い。
【００５２】
（１６）次に、図１７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、各高耐圧トランジスタのゲート絶縁層を形成する領域以外を覆うように、レジスト層Ｒ７を形成する。レジスト層Ｒ７をマスクとして、露出している窒化シリコン膜２６を除去する。ついで、高耐圧トランジスタ領域１０ＨＶにおいて、必要に応じてＮ型チャネルドープおよびＰ型チャネルドープを行なう。Ｎ型チャネルドープおよびＰ型チャネルドープの形成は、一般的なリソグラフィ技術を用いて所定のパターンを有するレジスト層（図示せず）を形成し、所定の導電型の不純物を導入することにより行われる。
【００５３】
（１７）次に、図１８に示すように、露出しているパッド層１２を除去後、高耐圧トランジスタ領域１０ＨＶに第１ゲート絶縁層６０を形成する。パッド層１２のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。第１ゲート絶縁層６０は、選択熱酸化法により形成することができる。第１ゲート絶縁層６０の膜厚は、約１６００Åである。ついで、残存している窒化シリコン膜２６を除去する。
【００５４】
（１８）次に、図１９に示すように、低耐圧トランジスタ領域１０ＬＶにおいて、Ｐ型半導体層２と、Ｎ型ウェル３４と、Ｐ型ウェル３６を形成する。Ｎ型ウェル３４及びＰ型ウェルの形成は、一般的なリソグラフィ技術を用いて所定のパターンを有するマスク層を形成し、所定の導電型の不純物を導入することにより行なわれる。ついで、必要に応じて、チャネルドープを行なってもよい。このＰ型半導体層２は、素子分離領域１１０ｂのうち低耐圧トランジスタ領域１０ＬＶにせり出した部分の下方に形成される部分２ａにも形成される。
【００５５】
（１９）次に、図２０に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、第１ゲート絶縁層６０が形成された領域を覆うように、レジスト層Ｒ８を形成し、露出しているパッド層１２を除去する。
【００５６】
（２０）次に、図２１に示すように、低耐圧トランジスタのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。
【００５７】
ついで、図２１に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低耐圧トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【００５８】
（２１）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図２２に示すように、ゲート電極７０が形成される。
【００５９】
ついで、低耐圧トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００６０】
ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低耐圧トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域５２を形成する。ソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成は、公知の方法により行なうことができる。
【００６１】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低耐圧トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域４２を形成する。ソース／ドレイン領域となるＮ型の高濃度不純物層４２の形成は、公知の方法により行なうことができる。  
上述のようにして、図１に示す半導体装置が形成される。
【００６２】
本実施形態によれば、ＳＯＩ基板１０に複数の半導体層が混載される半導体装置１において、低耐圧トランジスタ領域１０ＬＶに設けられるＰ型半導体層２のうち素子分離領域１１０ｂ側の端面を含む所定部分２ａが低耐圧トランジスタ１０ＬＶｎ及び１０ＬＶｐと非接触に設けられており、当該所定部分２ａの高耐圧トランジスタ領域１０ＨＶから低耐圧トランジスタ領域１０ＬＶの方向についての寸法が当該所定部分２ａの同方向に形成されうる最大空乏層面積よりも大きくなっていることとしたので、例えば図２３に示すように高耐圧トランジスタ１０ＨＶｐ及び１０ＨＶｎに電圧を印加し低耐圧トランジスタ領域１０ＬＶ内に空乏層２ｂが発生した場合であっても当該空乏層２ｂは所定部分２ａの範囲内にしか発生しないことになり、空乏層２ｂと低耐圧トランジスタ１０ＬＶｎ及び１０ＬＶｐとが接触するのを回避することができる。これにより、リーク電流や誤作動等の不具合を回避することができ、信頼性の高い半導体装置１を得ることができる。
【００６３】
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。  
例えば、上記実施形態においては、素子分離領域１１０ｂの一部（低耐圧トランジスタ領域側）及び素子分離領域１１０ａが第１トレンチ１５ｂ及び第２トレンチ１６ａを有する構造になっている例を説明したが、これに限られることはなく、例えば図２４に示すように、当該素子分離領域１１０ｂの一部及び素子分離領域１１０ａに形成されるトレンチが１つ（トレンチ１６ａのみ）の構成であっても構わない。
【００６４】
また、上記実施形態においては、Ｐ型半導体層２の不純物濃度が均一である例を説明したが、これに限られることはなく、例えば図２５に示すように、Ｐ型半導体層２のうち素子分離層１１０ｂに接する部分２ａの不純物濃度がＰ型半導体層２の他の領域の不純物濃度に比べて高くなるように形成しても構わない。不純物濃度が高いほど最大空乏層面積が小さくなるので、当該部分２ａに発生する空乏層の面積を小さくすることができる。このため、当該部分２ａのスペースを節約することができるので、半導体装置１の小型化を図ることができる。
【図面の簡単な説明】
【００６５】
【図１】本実施の形態の半導体装置の一部を簡略的に示す平面図。
【図２】本実施の形態の半導体装置を模式的に示す断面図。
【図３】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図４】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図５】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図６】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図７】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図８】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図９】図１に示す半導体装置の製造方法の一工程を示す断面図
【図１０】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１１】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１２】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１３】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１４】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１５】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１６】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１７】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１８】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図１９】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図２０】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図２１】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図２２】図１に示す半導体装置の製造方法の一工程を示す断面図。
【図２３】本実施形態に係る半導体装置の動作時の様子を示す断面図。
【図２４】本実施形態に係る半導体装置の他の構成を示す概略断面図。
【図２５】本実施形態に係る半導体装置の他の構成を示す概略断面図。
【符号の説明】
【００６６】
１…半導体装置、２…Ｐ型半導体層、２ａ…Ｐ型半導体層の一部分、２ｂ…空乏層、１０…ＳＯＩ基板、１０ａ…支持基板、１０ｂ…絶縁層、１０ｃ…半導体層、１０ＨＶ…高耐圧トランジスタ領域、１０ＬＶ…低耐圧トランジスタ領域、１０ＨＶｐ…Ｐチャネル高耐圧トランジスタ領域、１０ＨＶｎ…Ｎチャネル高耐圧トランジスタ領域、１０ＬＶｐ…Ｐチャネル低耐圧トランジスタ領域、１０ＬＶｎ…Ｎチャネル低耐圧トランジスタ領域、１１０ａ、１１０ｂ、２１０…素子分離領域、１００Ｐ…Ｐチャネル高耐圧トランジスタ、１００Ｎ…Ｎチャネル高耐圧トランジスタ、２００Ｐ…Ｐチャネル低耐圧トランジスタ、２００Ｎ…Ｎチャネル低耐圧トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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