(57)【要約】【課題】ホール型容量素子において、高温処理時の電極断線を低コストな方法により防止する。【解決手段】容量素子は、支持基板１１上に形成された第１下部電極１４と、第１下部電極１４上を含む支持基板１１上に形成された層間絶縁膜１５と、層間絶縁膜１５に形成され、第１下部電極１４に達する開口部１６と、開口部１６の側壁を覆う第２下部電極１７と、開口部１６に露出した部分の第１下部電極１４及び第２下部電極１７を覆う第３下部電極１８と、第３下部電極１８上に形成された容量絶縁膜１９と、容量絶縁膜１９上に形成された上部電極２０とを備える。開口部１６の側壁において、第２下部電極１７の上部の厚さは下部の厚さよりも小さく、第３下部電極１８の上部の厚さは下部の厚さよりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板上に形成された第１下部電極と、
前記第１下部電極上を含む前記支持基板上に形成された層間絶縁膜と、
前記層間絶縁膜に設けられ、前記第１下部電極に達する開口部と、
前記開口部の側壁を覆う第２下部電極と、
前記開口部に露出した部分の前記第１下部電極及び前記第２下部電極を覆う第３下部電極と、
前記第３下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極とを備え、
前記開口部の側壁において、前記第２下部電極の厚さは上部から下部に向かって厚くなり、前記第３下部電極の厚さは上部から下部に向かって薄くなっていることを特徴とする容量素子。
【請求項２】
請求項１において、
前記開口部の側壁において、前記第２下部電極と前記第３下部電極とを合わせた厚さが上部から下部まで均一であることを特徴とする容量素子。
【請求項３】
請求項１において、
前記開口部の側壁の少なくとも一部において、前記第２下部電極と前記第３下部電極とを合わせた厚さは、上部から下部までその平均値に対して−１０ｎｍ以上で且つ＋１０ｎｍ以下の範囲内であると共に、最小値が２０ｎｍ以上であることを特徴とする容量素子。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記開口部の側壁と前記第２下部電極との間に密着層を更に備えることを特徴とする容量素子。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記第２下部電極及び前記第３下部電極は、白金族金属からなることを特徴とする容量素子。
【請求項６】
請求項５において、
前記第３下部電極は、（１１１）配向であることを特徴とする容量絶縁膜。
【請求項７】
支持基板上に、第１下部電極を形成する工程（ａ）と、
前記第１下部電極上に層間絶縁間を形成する工程（ｂ）と、
前記層間絶縁膜に、前記第１下部電極上に達する開口部を形成する工程（ｃ）と、
前記開口部の底部に露出した部分の前記第１下部電極の表面部をエッチングすると共に、エッチングされた前記第１下部電極の成分を前記開口部の側壁に付着させて第２下部電極を形成する工程（ｄ）と、
前記第１下部電極及び前記第２下部電極を覆うように、第３下部電極を形成する工程（ｅ）と、
前記第３下部電極上に容量絶縁膜を形成する工程（ｆ）と、
前記容量絶縁膜上に上部電極を形成する工程（ｇ）とを備えることを特徴とする容量素子の製造方法。
【請求項８】
請求項７において、
前記工程（ｃ）の後で且つ前記工程（ｄ）の前に、少なくとも前記開部の側壁及び底部を覆う密着層を形成する工程を更に備え、
前記工程（ｄ）において、エッチングにより、前記開口部の底部に位置する部分の前記密着層を除去すると共に、前記開口部の側壁に前記密着層を介して前記第２下部電極を形成することを特徴とする容量素子の製造方法。
【請求項９】
請求項７又は８において、
前記工程（ｄ）におけるエッチングは、不活性ガスを用いて行なうことを特徴とする容量素子の製造方法。
【請求項１０】
請求項７〜９のいずれか一つにおいて、
前記第３下部電極は、前記開口部内を含む前記層間絶縁膜上に材料膜を形成した後に、前記開口部の外側に位置する部分の前記材料膜を除去することにより形成することを特徴とする容量素子の製造方法。
【請求項１１】
請求項１０において、
前記材料膜は、スパッタ法により形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体又は強誘電体膜を用いた容量素子と、その製造方法に関する。
【背景技術】
【０００２】
近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進されている。その中で電子機器が一段と高度化し、電子機器に使用される半導体装置を構成する半導体素子の微細化が急速に進んできている。一例として、ＤＲＡＭ（Dynamic Random Access Memory）においては高集積化を実現するために、高誘電率を有する誘電体（以下、高誘電体と呼ぶ）を記憶容量素子の容量膜として用いる技術が開発されている。Ｔａ2 Ｏ5 、Ｈｆ2 Ｏ5 等の金属酸化膜は、シリコン酸化膜又はシリコン窒化膜よりも誘電率が高いため、容量膜の面積を小さくすることができる。
【０００３】
また、情報セキュリティの観点から高度な暗号化技術が必要とされていると共に、低電圧動作且つ高速書き込み読み出しが可能な不揮発性メモリが要望されている。この例としては、自発分極特性を有する強誘電体を用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）が実用化されている。ＦｅＲＡＭの容量膜には、Ｐｂ（Ｚｒ1-x Ｔｉx ）Ｏ3 （０＜ｘ＜１、通称ＰＺＴ）、ＳｒＢｉ2 Ｔａ2 Ｏ9 （通称ＳＢＴ）、ＳｒＢｉ2 Ｎｂ2 Ｏ9 （通称ＳＢＮ）、ＳｒＢｉ2 （Ｔａ1-x Ｎｂx ）2 Ｏ9 （０＜ｘ＜１、通称ＳＢＴＮ）、Ｂｉ4 Ｔｉ3 Ｏ12（通称ＢＩＴ）等のペロブスカイト構造をもった金属酸化物がよく用いられている。これらの材料はヒステリシス特性を有するため、容量膜として用いることにより、不揮発性メモリが実現できる。
【０００４】
上記の各種メモリに関し、特許文献１に記載されているようなメモリセルの小面積化を可能にするホール型容量素子が提案されている。
【０００５】
以下、ホール型容量素子の第１の従来例について、図面を参照しながら説明する。
【０００６】
図１１は、半導体支持基板１０１上に形成された第１の従来例の容量素子の構造断面図である。半導体支持基板１０１上には第１の層間絶縁膜１０２が形成されている。第１の層間絶縁膜１０２には、導電性プラグ１０３が形成されている。
【０００７】
第１の層間絶縁膜１０２上には、導電性プラグ１０３上を覆うように第１下部電極１０４が形成されており、導電性プラグ１０３と電気的に接続されている。また、第１下部電極１０４上を含む第１の層間絶縁膜１０２上に、第２の層間絶縁膜１０５が形成されている。第２の層間絶縁膜１０５の厚さは、第１下部電極１０４上において５００ｎｍである。
【０００８】
第２の層間絶縁膜１０５には、第１下部電極１０４に達する一辺０．５μｍの方形の開口部１０６が設けられている。少なくとも開口部１０６の側面及び底面を覆うように、第２下部電極１０７が設けられている。第２下部電極１０７上を覆うように強誘電体である容量絶縁膜１０８が設けられ、容量絶縁膜１０８上には上部電極１０９が形成されている。
【０００９】
このようにして、第１下部電極１０４、第２下部電極１０７、容量絶縁膜１０８及び上部電極１０９により、容量素子１１０が構成されている。尚、図１１においては容量素子１１０を一つだけ示しているが、複数の容量素子１１０が設けられると共に上部電極１０９が複数の容量素子１１０に対して共通の上部電極として使用される。
【００１０】
このような構成を取ると、容量素子１１０が開口部１０６の側壁部分にも形成されているため、少ない投影面積（容量素子が基板上を占める面積）によって大きな表面積を得て容量素子に必要な電荷を蓄積することができるため、容量素子の微細化が可能になる。
【００１１】
しかし、図１１に示す構成の場合、強誘電体の結晶化に必要な高温熱処理の際に、下部電極が断線する場合がある。通常、第２下部電極１０７はスパッタ法により形成するが、開口部１０６内に均一な膜厚をもって成膜するのは難しい。特に、開口部１０６の側壁を覆う部分について、上部が厚く、下部に向かって薄くなる形状である。前記の高温熱処理の際、下部電極は熱膨張・収縮のストレスを受け、特に、膜厚の薄い側壁下部に集中して断線が発生しやすい。
【００１２】
このことに対応する構造も特許文献１には提案されている。以下、従来のホール型容量素子の第２の例について図面を参照して説明する。
【００１３】
図１２は、第２の従来例の容量素子の断面構造を示す図である。図１１に示す第１の従来例の容量素子と同様に、半導体支持基板１０１上に第１の層間絶縁膜１０２が形成され、第１の層間絶縁膜１０２中には導電性プラグ１０３が設けられている。また、第１の層間絶縁膜１０２上に、導電性プラグ１０３と電気的に接続するように第１下部電極１０４が形成されている。更に、第１下部電極１０４上を含む第１の層間絶縁膜１０２上には第２の層間絶縁膜１０５が形成されている。第２の層間絶縁膜１０５の膜厚は、第１下部電極１０４上において５００ｎｍである。
【００１４】
第２の層間絶縁膜１０５には、第１下部電極１０４に達する一辺０．５μｍの方形の開口部１０６が設けられている。開口部１０６の側壁を覆うように、第２下部電極１０７が形成されている。第２下部電極１０７は、後述する製造方法により、上部が薄く、下部に向かって厚くなる形状を有している。
【００１５】
第２下部電極１０７上には強誘電体である容量絶縁膜１０８が形成されている。ここで、容量絶縁膜１０８は、第１下部電極１０４上に設けられた凹部を覆うように形成されている。また、容量絶縁膜１０８上には上部電極１０９が形成されている。
【００１６】
このようにして、第１下部電極１０４、第２下部電極１０７、容量絶縁膜１０８及び上部電極１０９により、容量素子１１０が構成されている。複数の容量素子１１０が設けられる場合に、上部電極１０９が複数の容量素子１１０に対して共通の上部電極として使用されることについても第１の従来例と同様である。
【００１７】
尚、第２下部電極１０７は、例えば、開口部１０６の形成後、全面エッチングを行なって形成する。つまり、エッチングにより開口部１０６の底面に露出している部分の第１下部電極１０４を削って凹部を形成すると共に、第１下部電極１０４が削られた成分を開口部１０６の側壁に付着させることにより容易に形成することができる。
【００１８】
第２の従来例の構成とすることにより、第１の従来例の場合に高温熱処理時に断線する開口部の底部における下部電極の厚さを厚くすることができ、断線を防止することができる。
【特許文献１】特開２００６−１５６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、メモリセルの微細化に伴って容量素子のホール型電極部が高くなった結果として、以下の課題が発生した。
【００２０】
第２の従来例において、開口部１０６の底部に露出した第１下部電極１０４をエッチングして発生した成分を開口部１０６の側壁に堆積することにより第２下部電極１０７を形成する。しかし、開口部１０６が深くなると、エッチングにより発生した成分が開口部１０６の上部まで到達しにくくなり、上部において厚さが薄くなる。高温熱処理において下部電極は熱膨張・収縮のストレスを受け、ストレスは厚さの薄い箇所に集中する。このため、側壁上部において下部電極の断線が生じる。よって、このことの解決が課題となる。
【００２１】
また、断線を防止するためには、側壁において厚さの最小値を大きくすることと、厚さを均一にすることとが必要である。開口部内に均一に膜を形成する方法としては、化学気相成長法（Metal Organic Chemical Vapor Deposition ；以下ＭＯＣＶＤと呼ぶ）が一般によく用いられる。また、強誘電体を用いた容量素子の下部電極の材料としては、良好な耐熱性・耐酸化性を有することから白金やイリジウム等の白金族の金属が一般に用いられる。しかし、白金族の金属をＭＯＣＶＤにより形成する場合、製造コストが高くなるという課題があった。これは、原料として金属錯体が必要であり、且つこのような原料は非常に高価であることによる。
【００２２】
以上に鑑み、本発明の目的は、高温熱処理の際における下部電極の断線が防止され且つ低コストな容量素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明の容量素子は、支持基板上に形成された第１下部電極と、第１下部電極上を含む支持基板上に形成された層間絶縁膜と、前記層間絶縁膜に設けられ、第１下部電極に達する開口部と、開口部の側壁を覆う第２下部電極と、開口部に露出した部分の第１下部電極及び第２下部電極を覆う第３下部電極と、第３下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備え、開口部の側壁において、第２下部電極の厚さは上部から下部に向かって厚くなり、第３下部電極の厚さは上部から下部に向かって薄くなっている。
【００２４】
ここで、開口部の側壁において、第２下部電極と第３下部電極とを合わせた厚さが上部から下部まで均一であることが望ましい。
【００２５】
本発明の容量素子によると、開口部の側壁に第２下部電極と第３下部電極とが積層して形成されており、これらを合わせた厚さは上部から下部まで均一になっている。このため、製造工程における高温熱処理の際に、側壁の部分の下部電極に加わるストレスが分散し、断線を抑制することができる。
【００２６】
また、本発明の容量素子において、開口部の側壁の少なくとも一部において、第２下部電極と第３下部電極とを合わせた厚さは、上部から下部までその平均値に対して−１０ｎｍ以上で且つ＋１０ｎｍ以下の範囲内であると共に、最小値が２０ｎｍ以上であることが好ましい。
【００２７】
開口部の側壁の部分の下部電極について、このような厚さの均一性及び厚さの最小値を有することにより、より確実に熱処理の際のストレスを分散して断線を抑制することができる。当然ながら、開口部の側壁全体について上部から下部まで前記のような厚さの均一性及び厚さの最小値を有することにより、更に確実に断線を抑制することができる。
【００２８】
また、開口部の側壁と、第２下部電極との間に、密着層を更に備えることが望ましい。これにより、製造工程における高温熱処理の際に、開口部の側壁の部分の下部電極におけるストレスマイグレーションを抑制することができ、より確実に下部電極の断線を抑制することができる。
【００２９】
また、第２下部電極及び第３下部電極は、白金族金属からなることが好ましい。このようにすると、製造工程における酸素雰囲気中の高温熱処理の際に、下部電極が酸化するのを防止することができる。
【００３０】
また、第３下部電極は、（１１１）配向であることが望ましい。このようにすると、第３下部電極上に形成される容量絶縁膜を好ましい方向に優先して配向させることができ、それによって分極量を大きくすることができる。
【００３１】
前記の目的を達成するため、本発明の容量素子の製造方法は、支持基板上に、第１下部電極を形成する工程（ａ）と、第１下部電極上に層間絶縁膜を形成する工程（ｂ）と、層間絶縁膜に、第１下部電極上に達する開口部を形成する工程（ｃ）と、開口部の底部に露出した部分の第１下部電極の表面部をエッチングすると共に、エッチングされた第１下部電極の成分を開口部の側壁に付着させて第２下部電極を形成する工程（ｄ）と、第１株電極及び第２下部電極を覆うように、第３下部電極を形成する工程（ｅ）と、第３下部電極上に容量絶縁膜を形成する工程（ｆ）と、容量絶縁膜上に上部電極を形成する工程（ｇ）とを備える。
【００３２】
このようにすると、工程（ｄ）のようにして形成した第２下部電極は上部の厚さが小さくなるのに対し、工程（ｅ）において第３下部電極を形成することにより、開口部の側壁の部分の下部電極の厚さ（第２下部電極と第３下部電極とを合わせた厚さ）を均一にすることができる。これにより、高温熱処理の際に側壁の部分の下部電極に加わるストレスを分散し、下部電極の断線を抑制することができる。また、材料が高価なＭＯＣＶＤ法は使用しないため、低コスト化を実現することができる。
【００３３】
尚、工程（ｃ）の後で且つ工程（ｄ）の前に、少なくとも開口部の側壁及び底部を覆う密着層を形成する工程を更に備え、工程（ｄ）において、エッチングにより、開口部の底部に位置する部分の密着層を除去すると共に、開口部の側壁に密着層を介して前記第２下部電極を形成することが好ましい。
【００３４】
このようにすると、開口部の側壁部分の下部電極について、高温熱処理の際にストレスマイグレーションを抑制することができ、より確実に下部電極の断線を抑制することができる。
【００３５】
また、工程（ｄ）におけるエッチングは、不活性ガスを用いて行なうことが好ましい。このようにすると、第２下部電極に不要な不純物（一般にエッチングに用いることがあるハロゲン等の物質）が混入するのを防ぐことができ、高温熱処理の際の断線をより確実に抑制することができる。尚、不活性ガスの例は、アルゴン等である。
【００３６】
また、第３下部電極は、開口部内を含む層間絶縁膜上に材料膜を形成した後に、開口部の外側に位置する部分の材料膜を除去することにより形成することが好ましい。
【００３７】
また、前記材料膜は、スパッタ法により形成することが好ましい。
【００３８】
第３下部電極は、このようにして形成しても良い。特に、スパッタ法により材料膜を形成することにより、開口部の側壁において上部から下部に向かって薄くなるように材料膜を形成することができる。
【発明の効果】
【００３９】
本発明に係るホール型容量素子及びその製造方法によると、低コスト化を実現すると共に、酸素雰囲気中高温熱処理による下部電極の断線を防止することができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る容量素子及びその製造方法について、図面を参照しながら説明する。
【００４１】
図１は、本実施形態の容量素子の構造を示す断面図である。まず、例えばシリコンからなる半導体支持基板１１上に、例えばＢ及びＰを添加した酸化シリコン膜からなる第１の層間絶縁膜１２が形成されている。
【００４２】
第１の層間絶縁膜１２には、タングステンからなる導電性プラグ１３が形成されている。また、第１の層間絶縁膜１２上に、導電性プラグ１３上に位置するように第１下部電極１４が形成されている。第１下部電極１４は、下から順に、膜厚１００ｎｍのＴｉＡｌＮ膜、膜厚５０ｎｍのＩｒ膜、膜厚５０ｎｍのＩｒＯ2 膜及び膜厚１００ｎｍのＰｔ膜が積層された積層膜である（個々の膜の図示は省略）。
【００４３】
また、第１下部電極１４上を含む第１の層間絶縁膜１２上に、酸化シリコンからなる第２の層間絶縁膜１５が形成されている。第２の層間絶縁膜１５の膜厚は、第１の層間絶縁膜１２上（第１下部電極１４以外の部分）において８００ｎｍ、第１下部電極１４上において５００ｎｍである。
【００４４】
第２の層間絶縁膜１５には、第１下部電極１４上面に達する一辺０．５μｍの方形の開口部１６が形成されている。開口部１６の側壁には、Ｐｔからなる第２下部電極１７が形成されている。第２下部電極１７は、厚さ２０ｎｍである下端から上に向かって薄くなる形状であり、上端では厚さ０ｎｍに至っている。また、開口部１６の底部に露出する部分において、第１下部電極１４には約５０ｎｍの深さに掘られた凹部が形成されている。
【００４５】
また、開口部１６に、側壁において第２下部電極１７に積層すると共に、第１下部電極１４に形成された凹部を覆うように、第３下部電極１８が形成されている。側壁の部分について、第３下部電極は厚さ１０ｎｍである下端から上に向かって厚くなる形状であり、上端では厚さ３０ｎｍとなっている。このため、第２下部電極１７と第３下部電極１８とを合わせた側壁の部分における下部電極の厚さは、上部から下部まで３０ｎｍと均一になっている。
【００４６】
更に、第３下部電極１８を覆うように、容量絶縁膜１９が形成されている。容量絶縁膜１９は、例えばビスマス層状プロベスカイト構造を有する強誘電体であるＢｉ4 Ｔｉ3 Ｏ12により、厚さ５０ｎｍに形成されている。容量絶縁膜１９上には、上部電極２０が形成されている。
【００４７】
第１下部電極１４、第２下部電極１７及び第３下部電極１８によって下部電極２１が構成される。更に、下部電極２１、容量絶縁膜１９及び上部電極２０により、容量素子２２が構成されている。
【００４８】
以上のように、本実施形態の容量素子によると、上部の厚さが下部の厚さよりも小さい第２下部電極１７と、上部の厚さが下部の厚さよりも大きい第３下部電極１８とが積層されることにより、開口部１６の側壁部分において、下部電極２１の厚さは均一になっている。このため、容量素子２２の製造工程における高温熱処理の際に下部電極に断線が生じるのを防ぐことができる。
【００４９】
次に、本実施形態の容量素子の製造方法について、図面を参照して説明する。図２（ａ）及び（ｂ）と、図３（ａ）及び（ｂ）と、図４とは、本実施形態の容量素子の製造方法を説明する各工程の断面図である。
【００５０】
まず、図２（ａ）の工程を行なう。初めに、シリコンからなる半導体支持基板１１上に、Ｂ及びＰを添加した酸化シリコン膜からなる第１の層間絶縁膜１２を形成する。次に、第１の層間絶縁膜１２にドライエッチングによりホールを形成し、ＣＶＤ法により該ホールを埋め込むようにタングステンを堆積した後、ＣＭＰ（Chemical Mechanical Polishing ）法によりホール内からはみ出た部分のタングステンを除去する。これにより、タングステンからなる導電性プラグ１３を形成する。
【００５１】
次に、第１の層間絶縁膜１２上に第１下部電極１４を形成する。このためには、第１の層間絶縁膜１２上に、下層から順に膜厚１００ｎｍのＴｉＡｌＮ膜、膜厚５０ｎｍのＩｒ膜、膜厚５０ｎｍのＩｒＯ2 膜及び膜厚１００ｎｍのＰｔ膜をスパッタ法により積層して形成する。この後、ドライエッチングにより該積層膜を形成することにより、第１下部電極１４とする。この際、第１下部電極１４は少なくとも導電性プラグ１３上を覆うように配置する。
【００５２】
次に、第１の層間絶縁膜１２上にＣＶＤ法によって酸化シリコン膜を形成し、ＣＭＰ法により平坦化して、前記の膜厚を有する第２の層間絶縁膜１５とする。更に、第２の層間絶縁膜１５に対してドライエッチングを行ない、第１下部電極１４に達する開口部１６を形成する。この状態が図２（ａ）に示されている。
【００５３】
次に、図２（ｂ）の工程を行なう。ここでは、ドライエッチングにより全面をエッチバックする。これにより、開口部１６の底部に露出する部分の第１下部電極１４の上面を深さ約５０ｎｍに彫り込んで凹部を形成すると共に、エッチングされた第１下部電極１４の成分を開口部１６の側壁に堆積させることにより、第２下部電極１７を形成する。第１下部電極１６は、前記の通り４層からなる積層構造であり、そのうち最も上の層は膜厚１００ｎｍのＰｔ膜である。よって、Ｐｔからなる第２下部電極１７が形成される。また、このような形成方法により、第２下部電極１７は厚さ２０ｎｍである下端から上に向かって薄くなる形状となる。
【００５４】
この際、エッチングはアルゴン等の不活性ガスのみを用いた物理的なエッチングとするのが望ましい。仮に、ハロゲン等の活性なガスを用いた場合、Ｐｔとガスとの反応物が形成されて堆積物に不純物として混ざり、下部電極の断線の原因となるからである。
【００５５】
次に、図３（ａ）に示す通り、スパッタによりＰｔを全面に堆積して膜厚１００ｎｍのＰｔ膜１８ａを設ける。この際、開口部１６の側壁を覆う部分のＰｔ膜１８ａについては、厚さ３０ｎｍの上部から、厚さ１０ｎｍの下部に向かって薄くなる形状に形成される。
【００５６】
次に、図３（ｂ）に示す工程を行なう。つまり、リソグラフィ条件を設定して開口部１６内にのみレジストを選択的に残し、その状態でドライエッチングを行なう。これにより、開口部１６内にのみＰｔを残して第３下部電極１８を得る。
【００５７】
次に、図４に示す工程を行なう。まず、ＭＯＣＶＤ法により、加工して容量絶縁膜１９とするためのＢｉ4 Ｔｉ3 Ｏ12膜を形成する。次に、７５０℃、酸素雰囲気中のＲＴＡ（Rapid Thermal Annealing ）処理を行ない、該Ｂｉ4 Ｔｉ3 Ｏ12膜を結晶化させることによってビスマス層状プロベスカイト構造の強誘電体Ｂｉ4 Ｔｉ3 Ｏ12膜とする。
【００５８】
次に、強誘電体Ｂｉ4 Ｔｉ3 Ｏ12膜上に、加工して上部電極２０とするための膜厚１００ｎｍのＰｔ膜を堆積する。続いて、ドライエッチングにより、強誘電体Ｂｉ4 Ｔｉ3 Ｏ12膜とＰｔ膜とを所定の形状（図４）に一括して加工し、容量絶縁膜１９と上部電極２０とを形成する。
【００５９】
以上のようにして、本実施形態の容量素子が製造される。以下に、本実施形態の効果について、実際の断線評価結果を基に説明する。
【００６０】
図５（ａ）及び（ｂ）は、第２の従来例に係る容量素子の断面ＳＥＭ写真であり、図５（ａ）は容量絶縁膜形成後で且つ熱処理前の状態、図５（ｂ）は熱処理後の状態を示す。
【００６１】
図５（ａ）に示される通り、側壁部分の第２下部電極１０７は下部で厚さ２０ｎｍ、上部でほぼ厚さ０ｎｍとなっており、下部から上部に向かって薄くなっている。また、図５（ｂ）に示す熱処理後の状態では、第２下部電極の上部が完全に収縮し、３１の部分に示すように断線している。これは、第２下部電極の上部は厚さが薄いために、熱処理の際にストレスが集中した結果と考えられる。
【００６２】
尚、断線を防止するためには、厚さは２０ｎｍ以上必要であるという知見が本願発明者の実験により得られている。
【００６３】
このような従来例に対し、本実施形態の場合を図６に示す。これは、容量絶縁膜を形成し、更に熱処理を行なった後の状態を示す断面ＳＥＭ写真である。図６に示される通り、側壁部分の第２下部電極１７と第３下部電極１８とを合わせた膜は、全体として、厚さが３０ｎｍ±１０ｎｍの範囲に収まるような均一な膜となっている。本実施形態の方法によると、この程度の範囲の均一性を得ることができ、また、断線は見られない。
【００６４】
これは、厚さが均一であることから熱処理の際にもストレスが一部に集中せずに分散した結果であると考えられる。尚、平均の厚さ３０ｎｍに対して１０ｎｍ薄い厚さが最小になる箇所においても２０ｎｍであり、前記の通り、この厚さがあれば断線は防止することができる。
【００６５】
尚、第２下部電極１７は、第１下部電極１４をエッチングした成分を開口部１６の側壁に堆積させて形成するため、下部から上部に向かって厚さが薄くなる形状となる。これに対し、第３下部電極１８は、スパッタ法により形成するため、開口部１６の側壁において上部から下部に向かって厚さが薄くなる形状となる。このため、第２下部電極１７と第３下部電極１８とを合わせた厚さを均一にすることができる。
【００６６】
また、Ｐｔからなる膜をＭＯＣＶＤにより形成することは不要である。そのため、高価な金属錯体を材料とすることも不要であり、低コスト化が実現される。
【００６７】
また、本実施形態の容量素子及び製造方法について、副次的に望ましい効果を生じるため、これについても説明する。
【００６８】
第２の従来例の場合、第２下部電極１０７は、エッチングによるＰｔの堆積物によって形成されている。このため、結晶性が悪く、粒径の小さなランダム配向を有する。この上において容量絶縁膜１０８としての強誘電体Ｂｉ4 Ｔｉ3 Ｏ12を結晶化すると、下地の配向を引きずって結晶を生じてしまい、ランダム配向することになる。強誘電体Ｂｉ4 Ｔｉ3 Ｏ12は結晶の方向により分極量が異なるという特徴を有しているため、ランダム配向では平均的な分極量しか得られない。
【００６９】
この一方、本実施形態の場合、第２下部電極１７に積層される第３下部電極１８はスパッタ法により形成する。このため、第３下部電極１８は（１１１）に配向したＰｔからなる膜となる。この上に強誘電体Ｂｉ4 Ｔｉ3 Ｏ12を結晶化すると、やはり下地の配向を引きずることになり、この場合には（１０４）に優先して配向する。（１０４）方向は平均的な分極量よりも大きな分極量が得られる方向であるため、結果として、本実施形態の容量絶縁膜１９は（平均よりも）大きな分極量が得られる。
【００７０】
尚、本実施形態において、第１下部電極１４の最上層、第２下部電極１７及び第３下部電極１８の材料としてプラチナ（Ｐｔ）を用いているが、これには限らない。例えば、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、オスミニウム（Ｏｓ）の他の白金族金属でもよい。
【００７１】
また、本実施形態において容量絶縁膜１９の材料としてはＢｉ4 Ｔｉ3 Ｏ12を用いたが、この他にも、ＳＢＴ、ＰＺＴ等の他の強誘電体を用いることもできる。
【００７２】
また、本実施形態において、第３下部電極１８の成膜法を単なるスパッタとして説明したが、これには限らない。例えば、ターゲット・基板間の距離を長くして段差被覆性を改造するロングスロー・スパッタ、基板にバイアス電位を加えてスパッタと逆スパッタとを同時に行なうバイアス・スパッタ等を組み合わせた方法を用いても良い。このような方法を用いると、ウエハの中央付近については良好な段差被覆性が得られるが、ウエハの周縁部において非対称性が発生し、開口部側壁の中心側では十分な段差被覆性が得られない。本実施形態の方法を用いることにより、このような問題点を解消してウェハ周縁部においても段差被覆性を良くすることができる。
【００７３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る容量素子及びその製造方法について、図面を参照しながら説明する。
【００７４】
図７は、本実施形態の容量素子の構造を示す断面図である。ここに示された構造は、図１に示す第１の実施形態の容量素子の構造に対し、密着層２３を追加したものである。その他の構成要素については同様であるから、図７において図１と同様の符号を用いることにより詳しい説明は省略する。以下には、主に密着層２３について述べる。
【００７５】
図７に示す通り、密着層２３は開口部１６の側壁を覆うように形成されており、これを覆うように第２下部電極１７が形成されている。言い換えると、図１の構造に対し、開口部１６の側壁を構成している第２の層間絶縁膜１５と、第２下部電極１７との間に密着層２３が追加された構造である。また、本実施形態では、密着層２３はＴｉＯ2 からなる膜である。
【００７６】
このような密着層２３を設けることにより、製造工程中の高温の熱処理を行なう際に、側壁部分の下部電極（特に、第２下部電極１７）においてストレスマイグレーションが発生するのを抑制することができる。このため、下部電極２１における断線をより確実に抑制することができる。
【００７７】
次に、本実施形態の容量素子の製造方法について、図面を参照して説明する。図８（ａ）及び（ｂ）と、図９（ａ）及び（ｂ）と、図１０（ａ）及び（ｂ）とは、本実施形態の容量素子の製造方法を説明する各工程の断面図である。
【００７８】
初めに、図８（ａ）に示す工程を行なう。該工程は、第１の実施形態において図２（ａ）に示した工程と同様であるから、ここでは詳しい説明は省略する。
【００７９】
次に、図８（ｂ）に示す工程を行なう。つまり、スパッタにより、開口部１６の内部を含む全面にＴｉＯ2 膜２３ａを形成する。
【００８０】
次に、図９（ａ）に示す工程を行なう。ここでは、ドライエッチングにより全面をエッチバックする。これにより、開口部１６の側壁部分にのみ密着層２３としてＴｉＯ2 膜２３ａを残し、他の部分（開口部１６の底部と、開口部１６の外の部分）についてはＴｉＯ2 膜２３ａを除去する。これと共に、ＴｉＯ2 膜２３ａが除去されて開口部１６の底部に露出した部分の第１下部電極１４の上面を深さ約５０ｎｍに彫り込んで凹部を形成し、且つ、エッチングされた第１下部電極１４の成分を開口部１６の側壁を覆う密着層２３に堆積させることにより、第２下部電極１７を形成する。
【００８１】
図９（ａ）の工程において、アルゴン等の不活性ガスのみを用いてエッチングを行なうのが好ましい点は、第１の実施形態と同様である。また、図９（ａ）の工程は、同一の工程にて実施することが可能である。
【００８２】
次に、図９（ｂ）に示す通り、スパッタによりＰｔを全面に堆積し、第２の層間絶縁膜１５上における膜厚が１００ｎｍのＰｔ膜１８ａを設ける。
【００８３】
次に、図１０（ａ）に示す通り、リソグラフィ条件を設定して開口部１６内にのみレジストを選択的に残し、その状態でドライエッチングを行なう。これにより、開口部１６内にのみＰｔを残して第３下部電極１８を得る。
【００８４】
次に、図１０（ｂ）の工程を行なう。ここでは、ＭＯＣＶＤ法により、Ｂｉ4 Ｔｉ3 Ｏ12からなる容量絶縁膜１９を形成する。次に、７５０℃、酸素雰囲気中のＲＴＡ処理を行ない、容量絶縁膜１９を結晶化させることによってビスマス層状プロベスカイト構造の強誘電体Ｂｉ4 Ｔｉ3 Ｏ12とする。
【００８５】
次に、スパッタにより膜厚１００ｎｍにＰｔを堆積して上部電極２０とする。続いて、ドライエッチングにより、容量絶縁膜１９と上部電極２０とを所定の形状（図１０（ｂ））に一括して加工する。
【００８６】
本実施形態における第２下部電極１７及び第３下部電極１８の厚さは、第１の実施形態と同様である。つまり、開口部１６の側壁において、第２下部電極１７の厚さは下部で２０ｎｍ、上部ではほぼ０ｎｍとなっていると共に、第３下部電極１８の厚さは、下部で１０ｎｍ、上部で３０ｎｍである。このため、第２下部電極１７及び第３下部電極１８を合わせた厚さは３０ｎｍであり、均一になっている。よって、容量絶縁膜１９の結晶化等の高温熱処理の際にもストレスの集中は抑制され、その結果として下部電極の断線は抑制される。
【００８７】
更に、第１の実施形態とは異なる点である密着層２３の存在により、高温熱処理に際して側壁部分の下部電極２１におけるストレスマイグレーションを抑制することができ、下部電極２１の断線をより確実に抑制することができる。
【００８８】
尚、本実施形態において密着層２３の材料をＴｉＯ2 としているが、Ｔａ2 Ｏ5 等の他の金属酸化物を用いても良い。また、密着層２３の形成法としてスパッタを用いたが、ＭＯＣＶＤ法等の他の方法であっても良いし、金属膜を形成した後に酸素雰囲気中の熱処理によって金属酸化物とする方法であっても良い。この場合の熱処理は、金属膜形成直後の他、全面エッチバックの後に行なう等としても良い。
【産業上の利用可能性】
【００８９】
本発明の容量素子及びその製造方法によると、熱処理時に下部電極が断線するのを抑制することができ、高誘電体膜又は強誘電体膜を用いた容量素子を備える不揮発性メモリ等に有用である。
【図面の簡単な説明】
【００９０】
【図１】図１は、本発明の第１の実施形態に係る容量素子の構造を示す断面図である。
【図２】図２（ａ）及び（ｂ）は、図１の容量素子の製造工程を説明する図である。
【図３】図３（ａ）及び（ｂ）は、図２（ｂ）に続く、図１の容量素子の製造工程を説明する図である。
【図４】図４は、図３（ｂ）に続く、図１の容量素子の製造工程を説明する図である。
【図５】図５（ａ）及び（ｂ）は、第２の従来例の容量素子における下部電極とその断線について示す図である。
【図６】図６は、第１の本実施形態の容量素子について、下部電極の断線が防がれていることを示す図である。
【図７】図７は、本発明の第２の実施形態に係る容量素子の構造を示す断面図である。
【図８】図８（ａ）及び（ｂ）は、図７の容量素子の製造工程を説明する図である。
【図９】図９及び（ｂ）は、図８（ｂ）に続く、図７の容量素子の製造工程を説明する図である。
【図１０】図１０（ａ）及び（ｂ）は、図９（ｂ）に続く、図７の容量素子の製造工程を説明する図である。
【図１１】図１１は、第１の従来例の容量素子を説明する図である。
【図１２】図１２は、第２の従来例の容量素子を説明する図である。
【符号の説明】
【００９１】
１１          半導体支持基板
１２          第１の層間絶縁膜
１３          導電性プラグ
１４          第１下部電極
１５          第２の層間絶縁膜
１６          開口部
１７          第２下部電極
１８          第３下部電極
１８ａ        Ｐｔ膜
１９          容量絶縁膜
２０          上部電極
２１          下部電極
２２          容量素子
２３          密着層
２３ａ        ＴｉＯ2 膜
【図１】
2009117514.tif 000003
【図２】
2009117514.tif 000004
【図３】
2009117514.tif 000005
【図４】
2009117514.tif 000006
【図７】
2009117514.tif 000007
【図８】
2009117514.tif 000008
【図９】
2009117514.tif 000009
【図１０】
2009117514.tif 000010
【図１１】
2009117514.tif 000011
【図１２】
2009117514.tif 000012
【図５】
2009117514.tif 000013
【図６】
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