(57)【要約】【課題】リフレッシュ制御装置及び方法を提供する。【解決手段】リフレッシュ命令が入力されると、バンクアクティブ信号とローアドレス信号に応答して全バンクを同時に活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、を含むリフレッシュ制御装置を提供する。【選択図】  図３
2009224016.tif 000002
【特許請求の範囲】
【請求項１】
バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部を備えることを特徴とするリフレッシュ制御装置。
【請求項２】
前記センスアンプイネーブル信号に応答して、活性化した全バンクを一定間隔をおいて順次にリフレッシュするためのセンスアンプを更に備えることを特徴とする請求項１に記載のリフレッシュ制御装置。
【請求項３】
前記イネーブル信号制御部は、前記バンクアクティブ信号とリフレッシュ信号に応答して、前記バンク別センスアンプイネーブル信号を夫々第１乃至第４遅延区間だけ遅延させて出力する第１乃至第４イネーブル信号生成部を備えることを特徴とする請求項１に記載のリフレッシュ制御装置。
【請求項４】
前記第１乃至第４イネーブル信号生成部は、
前記バンクアクティブ信号を夫々第１乃至第４遅延区間だけ遅延させて出力する遅延部と、
前記リフレッシュ信号活性化時に、前記遅延部の出力信号を夫々第１乃至第４センスアンプイネーブル信号として出力する出力部と、
を備えることを特徴とする請求項３に記載のリフレッシュ制御装置。
【請求項５】
前記第１乃至第４遅延区間は、一定遅延区間だけ順次に増加させて構成したことを特徴とする請求項４に記載のリフレッシュ制御装置。
【請求項６】
外部からリフレッシュ命令が入力されると、ワードラインを選択するためのローアドレス信号を出力する内部リフレッシュカウンタと、
前記ローアドレス信号とバンクアクティブ信号に応答して、全バンクを活性化するためのローデコーディング信号を出力するローデコーダと、
前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、
前記センスアンプイネーブル信号に応答して、前記全バンクを一定間隔をおいて順次にリフレッシュするためのセンスアンプと、
を備えることを特徴とするリフレッシュ制御装置。
【請求項７】
前記イネーブル信号制御部は、前記バンクアクティブ信号とリフレッシュ信号に応答して、前記バンク別センスアンプイネーブル信号を夫々第１乃至第４遅延区間だけ遅延させて出力する第１乃至第４イネーブル信号生成部を備えることを特徴とする請求項６に記載のリフレッシュ制御装置。
【請求項８】
前記第１イネーブル信号生成部は、
前記バンクアクティブ信号を前記第１遅延区間だけ遅延させて出力する第１遅延部と、
前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第１遅延部の出力信号を前記第１イネーブル信号として出力する第１出力部と、
を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
【請求項９】
前記第１出力部は、
前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第１伝達ゲートと、
前記リフレッシュ信号に応答して前記第１遅延部の出力信号を出力する第２伝達ゲートと、
を備えることを特徴とする請求項８に記載のリフレッシュ制御装置。
【請求項１０】
前記第２イネーブル信号生成部は、
前記バンクアクティブ信号を前記第２遅延区間だけ遅延させて出力する第２遅延部と、
前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第２遅延部の出力信号を前記第２イネーブル信号として出力する第２出力部と、
を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
【請求項１１】
前記第２出力部は、
前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第３伝達ゲートと、
前記リフレッシュ信号に応答して前記第２遅延部の出力信号を出力する第４伝達ゲートと、
を備えることを特徴とする請求項１０に記載のリフレッシュ制御装置。
【請求項１２】
前記第３イネーブル信号生成部は、
前記バンクアクティブ信号を前記第３遅延区間だけ遅延させて出力する第３遅延部と、
前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第３遅延部の出力信号を前記第３イネーブル信号として出力する第３出力部と、
を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
【請求項１３】
前記第３出力部は、
前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第５伝達ゲートと、
前記リフレッシュ信号に応答して前記第３遅延部の出力信号を出力する第６伝達ゲートと、
を備えることを特徴とする請求項１２に記載のリフレッシュ制御装置。
【請求項１４】
前記第４イネーブル信号生成部は、
前記バンクアクティブ信号を前記第４遅延区間だけ遅延させて出力する第４遅延部と、
前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第４遅延部の出力信号を前記第４イネーブル信号として出力する第４出力部と、
を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
【請求項１５】
前記第４出力部は、
前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第７伝達ゲートと、
前記リフレッシュ信号に応答して前記第４遅延部の出力信号を出力する第８伝達ゲートと、
を備えることを特徴とする請求項１４に記載のリフレッシュ制御装置。
【請求項１６】
前記第１乃至第４遅延区間は、一定遅延区間だけ順次に増加させて構成したことを特徴とする請求項７に記載のリフレッシュ制御装置。
【請求項１７】
全バンクリフレッシュコマンドが入力されると、バンクアクティブ信号に応答して全バンクを同時に活性化する段階と、
前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次にイネーブルさせる段階と、
前記センスアンプイネーブル信号に応答して、前記活性化したバンクを夫々一定間隔をおいて順次にリフレッシュする段階と、
を含むことを特徴とするリフレッシュ制御方法。
【請求項１８】
前記全バンクが活性化すると、夫々のバンクは、入力されるローアドレスに対応するワードラインを活性化させてチャージシェアリングを行うことを特徴とする請求項１７に記載のリフレッシュ制御方法。
【請求項１９】
前記特定バンクのセンスアンプがイネーブルされると、該当のバンクは前記センスアンプを用いてリフレッシュを行い、センスアンプがイネーブルされていない残りのバンクは、チャージシェアリングを引続き行うことを特徴とする請求項１８に記載のリフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、より詳細には、リフレッシュ制御装置及び方法に関する。
【背景技術】
【０００２】
一般に、揮発性半導体メモリ（DRAM）は、セルのデータ損失を防止するためにリフレッシュ（refresh）を行わなければならない。
【０００３】
これは、データを保持する単位セルの一つの構成要素であるセルキャパシタが理想的な特性を持たないがゆえに、蓄えられた電荷が一定時間が経つと漏洩電流によって外部に消失されるためである。
【０００４】
従って、保持されたデータが完全に失われる前に、これを確認してリストアさせるリフレッシュ動作が必要となる。
【０００５】
図１は、例えば下記特許文献１又は２に例示される、従来技術によるリフレッシュ特性を説明するための図である。
【０００６】
図１を参照すると、従来技術によるリフレッシュ方法は、全バンク同時リフレッシュ時におけるピーク（peak）電流の減少のために、リフレッシュ動作時にバンク別イネーブル時点を異にして動作させる。
【０００７】
すなわち、従来技術によるリフレッシュ方法は、全バンク同時リフレッシュ時に、バンク別イネーブル時点を順次に遅延させて用いることによってピーク電流を分散させる方式である。
【０００８】
図２は、図１のリフレッシュ方式によるピーク電流特性を説明するための図である。図２を参照すると、リフレッシュ動作時に、バンク別イネーブル時点を異にしてリフレッシュを行うことによってピーク電流を分散させることができる。
【０００９】
ところが、このような方式は、最初にイネーブルされたバンク以外の残りのバンクは、データリフレッシュ区間が相対的に短いため、リフレッシュ区間が短くなる度合によってバンク別リフレッシュ特性差を誘発することがある。このような現象は、オートリフレッシュ時間を増加させ、ノーマルリフレッシュの場合にもバンク別特性差に対するリフレッシュ劣化可能性が存在する。
【特許文献１】米国特許第７，３５９，２６９号公報
【特許文献２】米国特許第７，３５９，２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明は、全バンクリフレッシュ動作時にピーク電流を分散させ、かつ、バンク別リフレッシュ特定差を減少させることができるリフレッシュ制御装置及び方法を提供する。
【課題を解決するための手段】
【００１１】
本発明は、リフレッシュ命令が入力されると、バンクアクティブ信号とローアドレス信号に応答して、全バンクを同時に活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、を備える。
【００１２】
そして、本発明は、外部からリフレッシュ命令が入力されると、ワードラインを選択するためのローアドレス信号を出力する内部リフレッシュカウンタと、前記ローアドレス信号とバンクアクティブ信号に応答して、全バンクを活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、前記センスアンプイネーブル信号に応答して、前記全バンクを一定間隔をおいて順次にリフレッシュするためのセンスアンプと、を備える。
【００１３】
そして、本発明は、全バンクリフレッシュコマンドが入力されると、バンクアクティブ信号に応答して全バンクを同時に活性化させる段階と、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次にイネーブルさせる段階と、前記センスアンプイネーブル信号に応答して、前記活性化したバンクを夫々一定間隔をおいて順次にリフレッシュする段階と、を含む。
【発明の効果】
【００１４】
このような本発明は、リフレッシュ動作時に全バンクを同時に活性化してワードラインイネーブル時点は全て同一にし、センスアンプイネーブル時点は異ならせることによって電流分散効果を得ることができる。
【００１５】
また、本発明は、ワードラインを同時にイネーブルさせるので、特定バンクイネーブルによる他のバンクへの影響を防止することができる。
【００１６】
また、本発明は、センスアンプイネーブル時点差によってセンスアンプ動作以前のデルタ電圧差もバンク別に異なり、相対的に遅くイネーブルされるバンクのリフレッシュ特性を補償する。
【発明を実施するための最良の形態】
【００１７】
以下、実施例を用いて本発明をより詳細に説明する。ただし、下記の実施例は、本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施例によって制限されることはない。
【００１８】
図３は、本発明によるリフレッシュ動作特性を説明するための図である。
【００１９】
図３に示すように、本発明は、リフレッシュ動作時に、全バンクを同時に活性化してワードラインイネーブル時点は全て同一にし、センスアンプイネーブル時点は異ならせることによって電流分散効果を得ることができる。
【００２０】
このような本発明は、ワードラインを同時にイネーブルさせるので、特定バンクイネーブルによる他のバンクへの影響を防止でき、センスアンプイネーブル時点差によってセンスアンプ動作以前のデルタ電圧差もバンク別に異なり、相対的に遅くイネーブルされるバンクのリフレッシュ特性を補償する。
【００２１】
図４は、本発明によるリフレッシュ制御装置を示すブロック図である。
【００２２】
図４に示すように、本発明は、外部からリフレッシュ（Refresh）命令が入力されると、ワードラインＷＬを選択するためのローアドレス信号ＲＯＷＡＤＤＲＥＳＳを出力する内部リフレッシュカウンタ５０と、バンクアクティブ信号ＢＡ＜０：３＞とローアドレス信号ＲＯＷＡＤＤＲＥＳＳに応答して、全てのバンク４０を同時に活性化するためのローデコーディング信号を出力するローデコーダ１０と、を含んでなる。
【００２３】
なお、本発明は、バンクアクティブ信号ＢＡ＜０：３＞とリフレッシュ信号ＲＥＦＲＥＳＨに応答して、バンク別センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部２０と、センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞に応答して、ローデコーディング信号によって活性化した全てのバンク４０を一定間隔をおいて順次にリフレッシュするためのセンスアンプ３０と、を含む。
【００２４】
図５は、図４におけるイネーブル信号制御部の回路図である。
【００２５】
図５に示すように、イネーブル信号制御部２０は、バンクアクティブ信号ＢＡ＜０：３＞とリフレッシュ信号ＲＥＦＲＥＳＨに応答してバンク別センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞を夫々第１乃至第４遅延区間だけ遅延させて出力する第１乃至第４イネーブル信号生成部２１〜２４を含んでなる。
【００２６】
ここで、第１乃至第４遅延区間は、一定遅延区間だけ順次に増加させて構成する。
【００２７】
すなわち、センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞が第１乃至第４遅延区間だけ遅延されて順次に出力されるように構成する。このようなイネーブル信号生成部２１〜２４の詳細回路構成について説明すると、下記の通りである。
【００２８】
図６ａと図６ｄは、図５における各イネーブル信号生成部の回路図である。
【００２９】
図６ａに示すように、第１イネーブル信号生成部２１は、バンクアクティブ信号ＢＡ＜０＞を第１遅延区間だけ遅延させて出力する第１遅延部２１１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜０＞又は第１遅延部２１１の出力信号を第１イネーブル信号ＳＡ＿ｅｎ＜０＞として出力する第１出力部２１２と、を含んでなる。
【００３０】
第１出力部２１２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜０＞を出力する第１伝達ゲートＴＧ１と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第１遅延部２１１の出力信号を出力する第２伝達ゲートＴＧ２と、で構成する。
【００３１】
図６ｂに示すように、第２イネーブル信号生成部２２は、バンクアクティブ信号ＢＡ＜１＞を第２遅延区間だけ遅延させて出力する第２遅延部２２１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜１＞又は第２遅延部２２１の出力信号を第２イネーブル信号ＳＡ＿ｅｎ＜１＞として出力する第２出力部２２２と、を含んでなる。
【００３２】
第２出力部２１２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜１＞を出力する第３伝達ゲートＴＧ３と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第１遅延部２２１の出力信号を出力する第２伝達ゲートＴＧ４と、で構成する。
【００３３】
図６ｃに示すように、第３イネーブル信号生成部２３は、バンクアクティブ信号ＢＡ＜２＞を第３遅延区間だけ遅延させて出力する第３遅延部２３１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜２＞又は第３遅延部２３１の出力信号を第３イネーブル信号ＳＡ＿ｅｎ＜２＞として出力する第３出力部２３２と、を含んでなる。
【００３４】
第３出力部２３２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜２＞を出力する第５伝達ゲートＴＧ５と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第３遅延部２３１の出力信号を出力する第６伝達ゲートＴＧ６と、で構成する。
【００３５】
図６ｄに示すように、第４イネーブル信号生成部２４は、バンクアクティブ信号ＢＡ＜３＞を第３遅延区間だけ遅延させて出力する第４遅延部２４１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜３＞又は第３遅延部２４１の出力信号を第３イネーブル信号ＳＡ＿ｅｎ＜３＞として出力する第３出力部２４２と、を含んでなる。
【００３６】
第３出力部２４２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜３＞を出力する第７伝達ゲートＴＧ７と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第４遅延部２４１の出力信号を出力する第８伝達ゲートＴＧ８と、で構成する。
【００３７】
図７は、図４におけるセンスアンプの回路図である。
【００３８】
図７に示すように、センスアンプ３０は、活性化したワードラインＷＬによってチャージシェアリング（charge sharing）されたビットラインＢＩＴ，／ＢＩＴの電圧差（デルタＶ）を、センスアンプイネーブル信号ＳＡ＿ｅｎに応答してセンシングし始めながらデベロップ（develop）させて、セルのデータをリストア（restore）する。
【００３９】
このように構成された本発明の動作を、図面を参照しつつ詳細に説明すると、下記の通りである。
【００４０】
図３及び図４に示すように、本発明は、外部からリフレッシュ（Refresh）命令が入力されると、内部リフレッシュカウンタ５０は、ワードラインＷＬを選択するためのローアドレス信号ＲＯＷＡＤＤＲＥＳＳを出力する。
【００４１】
続いて、ローデコーダ１０は、バンクアクティブ信号ＢＡ＜０：３＞と当該ローアドレス信号ＲＯＷＡＤＤＲＥＳＳに応答して、全てのバンク４０を同時に活性化するためのローデコーディング信号を出力する。
【００４２】
この時、全てのバンク４０は当該ローデコーディング信号に該当するワードラインを活性化させてビットラインをチャージシェアリングする。
【００４３】
次いで、イネーブル信号制御部２０は、バンクアクティブ信号ＢＡ＜０：３＞とリフレッシュ信号ＲＥＦＲＥＳＨに応答して、バンク別センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞を夫々一定間隔をおいて順次に遅延させて出力する。
【００４４】
図５乃至図６ｄに示すように、イネーブル信号制御部２０は、第１遅延区間経過後に第１バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜０＞を出力し、第２遅延区間経過後に第２バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜１＞を出力し、第３遅延区間経過後に第３バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜２＞を出力し、第４遅延区間経過後に第４バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜３＞を出力する。
【００４５】
続いて、各バンク別センスアンプ３０は、活性化したワードラインＷＬによってチャージシェアリングされたビットラインＢＩＴ、／ＢＩＴの電圧差（デルタＶ）を、当該センスアンプイネーブル信号ＳＡ＿ｅｎに応答してセンシングし始めながらデベロップさせ、セルのデータをリストアする。
【００４６】
すなわち、全てのバンクは、順次に入力されるセンスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞によって一定間隔をおいて順次にリフレッシュされる。
【００４７】
このように、本発明は、リフレッシュ動作時に全てのバンクを同時に活性化してワードラインイネーブル時点は全て同一にし、センスアンプイネーブル時点は異ならせることによって、電流分散効果を得ることができる。
【００４８】
また、本発明は、ワードラインを同時にイネーブルさせるので、特定バンクイネーブルによる他のバンクへの影響を防止でき、かつ、センスアンプイネーブル時点差によってセンスアンプ動作以前のデルタ電圧差もバンク別に異なり、相対的に遅くイネーブルされるバンクのリフレッシュ特性を補償する。
【図面の簡単な説明】
【００４９】
【図１】従来技術によるリフレッシュ特性を説明するための図である。
【図２】図１のリフレッシュ方式によるピーク電流特性を説明するための図である。
【図３】本発明によるリフレッシュ動作特性を説明するための図である。
【図４】本発明によるリフレッシュ制御装置を示すブロック図である。
【図５】図４におけるイネーブル信号制御部の回路図である。
【図６ａ】図５における第１イネーブル信号生成部の回路図である。
【図６ｂ】図５における第２イネーブル信号生成部の回路図である。
【図６ｃ】図５における第３イネーブル信号生成部の回路図である。
【図６ｄ】図５における第４イネーブル信号生成部の回路図である。
【図７】図４におけるセンスアンプの回路図である。
【符号の説明】
【００５０】
１０    ローデコーダ
２０    イネーブル信号制御部
２１    第１イネーブル信号生成部
２２    第２イネーブル信号生成部
２３    第３イネーブル信号生成部
２４    第４イネーブル信号生成部
３０    センスアンプ
４０    バンク
５０    内部リフレッシュカウンタ
ＷＬ    ワードライン
ＲＯＷＡＤＤＲＥＳＳ    ローアドレス信号
ＢＡ＜０：３＞    バンクアクティブ信号
ＳＡ＿ｅｎ＜０：３＞    バンク別センスアンプイネーブル信号
【図１】
2009224016.tif 000003
【図２】
2009224016.tif 000004
【図３】
2009224016.tif 000005
【図４】
2009224016.tif 000006
【図５】
2009224016.tif 000007
【図６ａ】
2009224016.tif 000008
【図６ｂ】
2009224016.tif 000009
【図６ｃ】
2009224016.tif 000010
【図６ｄ】
2009224016.tif 000011
【図７】
2009224016.tif 000012