(57)【要約】【課題】チャネル領域として用いるエピタキシャル成長結晶からゲート絶縁膜への不純物拡散による信頼性の低下を抑えた半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、加熱処理を施すことにより、前記ＳｉＧｅ結晶層の前記第１および第２の面をシードとして、前記非晶質Ｓｉ膜の前記第１および第２の面の近傍に位置する部分を結晶化させてＳｉ結晶層を形成する工程と、前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、前記Ｓｉ結晶層の表面に酸化処理を施すことにより、前記Ｓｉ結晶層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。【選択図】図４Ａ
2009182264.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、
前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、
加熱処理を施すことにより、前記ＳｉＧｅ結晶層の前記第１および第２の面をシードとして、前記非晶質Ｓｉ膜の前記第１および第２の面の近傍に位置する部分を結晶化させてＳｉ結晶層を形成する工程と、
前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、
前記Ｓｉ結晶層の表面に酸化処理を施すことにより、前記Ｓｉ結晶層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、
前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、
前記非晶質Ｓｉ膜の表面に酸化処理を施すことにより、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
ｐ型およびｎ型トランジスタ領域を有する半導体基板上のｐ型トランジスタ領域に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を選択的に形成する工程と、
前記ｐ型トランジスタ領域の前記ＳｉＧｅ結晶層上、および前記ｎ型トランジスタ領域の前記半導体基板上に非晶質Ｓｉ膜を形成する工程と、
加熱処理を施すことにより、前記ｐ型トランジスタ領域の前記ＳｉＧｅ結晶層の前記第１および第２の面、および前記ｎ型トランジスタ領域の前記半導体基板の上面をシードとして、前記非晶質Ｓｉ膜の前記ｐ型トランジスタ領域の前記第１および第２の面、およびｎ型トランジスタ領域の前記半導体基板の上面の近傍に位置する部分を結晶化させて前記ｐ型およびｎ型トランジスタ領域に第１および第２のＳｉ結晶層を形成する工程と、
前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、
前記第１および第２のＳｉ結晶層の表面に酸化処理を施すことにより、前記第１および第２のＳｉ結晶層の表面にそれぞれ第１および第２のゲート絶縁膜を形成する工程と、
前記第１および第２のゲート絶縁膜上にそれぞれ第１および第２のゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層と、
前記ＳｉＧｅ結晶層上に形成され、前記第１の面上に位置する部分の厚さと前記第２の面上に位置する部分の厚さがほぼ等しいＳｉ結晶層と、
前記Ｓｉ結晶層上に形成されたＳｉおよびＯを含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成され、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層と、
前記ＳｉＧｅ結晶層の直上に形成され、ＳｉおよびＯを含み、Ｇｅを実質的に含まないゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のｐ型トランジスタとして、チャネル領域にＳｉＧｅ結晶層を用いて電流駆動力を向上させたものが知られている（例えば、特許文献１参照）。ＳｉＧｅ結晶層をチャネル領域として用いる場合、ゲート絶縁膜とＳｉＧｅ結晶層との間に、Ｓｉ結晶層等の他の層が形成されることがある。この理由の１つとして、ゲート絶縁膜の信頼性の低下を抑えるということがある。これは、ＳｉＧｅ結晶層の表面に酸化処理を施してゲート絶縁膜を形成すると、ＳｉＧｅ結晶層中のＧｅがゲート絶縁膜中に拡散し、ゲート絶縁膜の信頼性が低下するおそれがあるためである。
【０００３】
しかし、従来のチャネル領域にＳｉＧｅ結晶層を用いたトランジスタにおいては、通常、ＳｉＧｅ結晶層と、その上層のＳｉ結晶層を、共に気相エピタキシャル結晶成長法を用いて形成するため、以下のような問題が生じるおそれがある。
【０００４】
ＳｉＧｅ結晶を気相エピタキシャル成長させると、例えば、（１００）面と（１１１）面のように、異なる面方位を有する面が現れる。そして、ＳｉＧｅ結晶層上にＳｉ結晶を気相エピタキシャル成長させると、成長の下地（シード）となる面の面方位により成長速度が異なるため、部分によって結晶の厚さが変わる。例えば、ＳｉＧｅ結晶層の（１１１）面上のＳｉ結晶の成長速度は、（１００）面上におけるＳｉ結晶の成長速度よりも遅いため、Ｓｉ結晶層の厚さは、（１１１）面上に位置する部分が、（１００）面上に位置する部分よりも小さくなる。
【０００５】
そのため、Ｓｉ結晶層の薄い部分においては、ゲート絶縁膜とＳｉＧｅ結晶層の間隔が狭まり、ゲート絶縁膜中にＧｅが拡散しやすくなる。一方、この様な問題を回避するためにＳｉ結晶層を厚く形成すると、元々十分な厚みのあった部分がさらに厚みを増すため、ＳｉＧｅ結晶層のチャネル領域として働く領域が小さくなり、電流駆動力を向上させる効果が薄れる。
【特許文献１】特開平５−１８３１５４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、チャネル領域として用いるエピタキシャル成長結晶からゲート絶縁膜への不純物拡散による信頼性の低下を抑えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、加熱処理を施すことにより、前記ＳｉＧｅ結晶層の前記第１および第２の面をシードとして、前記非晶質Ｓｉ膜の前記第１および第２の面の近傍に位置する部分を結晶化させてＳｉ結晶層を形成する工程と、前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、前記Ｓｉ結晶層の表面に酸化処理を施すことにより、前記Ｓｉ結晶層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、前記非晶質Ｓｉ膜の表面に酸化処理を施すことにより、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【０００９】
また、本発明の他の態様は、ｐ型およびｎ型トランジスタ領域を有する半導体基板上のｐ型トランジスタ領域に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を選択的に形成する工程と、前記ｐ型トランジスタ領域の前記ＳｉＧｅ結晶層上、および前記ｎ型トランジスタ領域の前記半導体基板上に非晶質Ｓｉ膜を形成する工程と、加熱処理を施すことにより、前記ｐ型トランジスタ領域の前記ＳｉＧｅ結晶層の前記第１および第２の面、および前記ｎ型トランジスタ領域の前記半導体基板の上面をシードとして、前記非晶質Ｓｉ膜の前記ｐ型トランジスタ領域の前記第１および第２の面、およびｎ型トランジスタ領域の前記半導体基板の上面の近傍に位置する部分を結晶化させて前記ｐ型およびｎ型トランジスタ領域に第１および第２のＳｉ結晶層を形成する工程と、前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、前記第１および第２のＳｉ結晶層の表面に酸化処理を施すことにより、前記第１および第２のＳｉ結晶層の表面にそれぞれ第１および第２のゲート絶縁膜を形成する工程と、前記第１および第２のゲート絶縁膜上にそれぞれ第１および第２のゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００１０】
また、本発明の他の態様は、半導体基板と、前記半導体基板上に形成され、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層と、前記ＳｉＧｅ結晶層上に形成され、前記第１の面上に位置する部分の厚さと前記第２の面上に位置する部分の厚さがほぼ等しいＳｉ結晶層と、前記Ｓｉ結晶層上に形成されたＳｉおよびＯを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有することを特徴とする半導体装置を提供する。
【００１１】
また、本発明の他の態様は、半導体基板と、前記半導体基板上に形成され、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層と、前記ＳｉＧｅ結晶層の直上に形成され、ＳｉおよびＯを含み、Ｇｅを実質的に含まないゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【００１２】
本発明によれば、チャネル領域として用いるエピタキシャル成長結晶からゲート絶縁膜への不純物拡散による信頼性の低下を抑えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２は、図１の鎖線II−IIにおける切断面を図中の矢印の方向に見た断面図である。また、図３は、図１の鎖線III−IIIにおける切断面を図中の矢印の方向に見た断面図である。
【００１４】
半導体装置１は、半導体基板２上に形成されたＳｉＧｅ結晶層１３と、ＳｉＧｅ結晶層１３上に形成されたＳｉ結晶層１４と、Ｓｉ結晶層１４上にゲート絶縁膜１２を介して形成されたゲート電極１１と、ゲート電極１１、ゲート絶縁膜１２、ＳｉＧｅ結晶層１３およびＳｉ結晶層１４の側面に形成されたオフセットスペーサ１５と、Ｓｉ結晶層１４、ＳｉＧｅ結晶層１３、および半導体基板２内のゲート電極１１の両側に形成されたソース・ドレイン領域１６と、を含むｐ型トランジスタ領域１０を有する。また、半導体装置１において、ｐ型トランジスタ領域１０は、半導体基板２内に形成された素子分離領域３により、他の素子領域と電気的に分離される。なお、図１においては、オフセットスペーサ１５およびソース・ドレイン領域１６の図示を省略する。
【００１５】
半導体基板２は、例えば、主面の面方位が（１００）であるＳｉ基板である。
【００１６】
ゲート電極１１は、例えば、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅからなる。導電型不純物には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極１１は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｌａ、Ｙ、Ｍｇ、Ｅｒ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。また、ゲート電極１１の上部がＳｉ系結晶からなる場合は、上面にシリサイド層が形成されてもよい。
【００１７】
ＳｉＧｅ結晶層１３は、半導体基板２の上面をシードとして用いたエピタキシャル結晶成長法により形成されたＳｉＧｅ結晶からなり、半導体基板２の上面に平行な第１の面１３ａと、第１の面１３ａに対して傾斜した第２の面１３ｂを有する。ここで、例えば、半導体基板２の主面が（１００）面である場合は、第１の面１３ａは（１００）面、第２の面１３ｂは（１１１）面となる。また、ＳｉＧｅ結晶層１３のソース・ドレイン領域１６に挟まれた領域は、チャネル領域として機能する。
【００１８】
なお、ゲート絶縁膜１２に含まれた場合にゲート絶縁膜１２の信頼性を下げる性質を有する元素を含み、半導体基板２の上面に平行な面と、その面に対して傾斜した他の面を有する結晶からなる層を、ＳｉＧｅ結晶層１３の代わりに用いてもよい。
【００１９】
Ｓｉ結晶層１４は、ＳｉＧｅ結晶層１３の上面をシードとして用いた固相エピタキシャル結晶成長法により形成されたＳｉ結晶からなり、第１の面１３ａ上に位置する部分の厚さと第２の面１３ｂ上に位置する部分の厚さがほぼ等しい。なお、Ｓｉ結晶層１４には、ＳｉＧｅ結晶層１３の内部から拡散したＧｅが含まれる場合がある。
【００２０】
また、Ｓｉ結晶層１４のゲート電極１１の両側に位置する部分の上面にシリサイド層が形成されてもよい。本実施の形態においては、Ｓｉ結晶層１４はＳｉＧｅ結晶層１３上に形成されるため、半導体基板２にほぼ接することなく、素子分離領域３上に乗り上げるように形成される。また、Ｓｉ結晶層１４の第２の面１３ｂ上に位置する部分の厚さは、第１の面１３ａ上に位置する部分の厚さとほぼ等しく、ある程度の厚さを有するため、シリサイド層を形成するためにＳｉ結晶層１４の上面に形成した金属膜とＳｉ結晶層１４を反応させる際に、シリサイド反応は金属膜とＳｉ結晶層１４の間でのみ生じ、半導体基板２にまで及ぶことがない。これにより、半導体基板２と素子分離領域３の境界等にシリサイド層が形成されて、リーク経路となることを抑制できる。
【００２１】
ゲート絶縁膜１２は、ＳｉＧｅ結晶層１３の上面をシードとして用いた固相エピタキシャル結晶成長法により形成されたＳｉ結晶の表面を酸化することにより形成される絶縁膜であり、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯを含む絶縁材料からなる。ここで、ゲート絶縁膜１２を形成する際の酸化反応はＳｉＧｅ結晶層１３にまで及ばないため、この際にＳｉＧｅ結晶層１３内のＧｅがゲート絶縁膜１２に取り込まれることはない。このため、熱処理工程においてＳｉＧｅ結晶層１３の内部から拡散したＧｅがＳｉ結晶層１４を介してゲート絶縁膜１２にわずかに混入する場合があるが、ゲート絶縁膜１２には実質的にＧｅが含まれないといえる。
【００２２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。素子分離領域３の上面の高さは、半導体基板２の上面の高さと異なっていてもよい。
【００２３】
オフセットスペーサ１５は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、オフセットスペーサ１５の側面に絶縁材料からなるゲート側壁が形成されてもよい。
【００２４】
ソース・ドレイン領域１６は、イオン注入法等により、Ｂ、ＢＦ２等のｐ型不純物をＳｉ結晶層１４、ＳｉＧｅ結晶層１３、および半導体基板２に注入することにより形成される。
【００２５】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００２６】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２７】
まず、図４Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、続いて、半導体基板２の上面をシードとしてＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ結晶層１３を形成する。
【００２８】
ここで、ＳｉＧｅ結晶層１３は、例えば、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガス、ＧｅＨ４ガス、ＨＣｌガスを用いたＣＶＤ（Chemical Vapor Deposition）法により、Ｇｅ濃度が３０％、厚さが２０ｎｍになるように形成され、表面に第１の面１３ａおよび第２の面１３ｂが現れる。なお、ＳｉＧｅ結晶層１３をＣＶＤ法により形成する際に、Ｈ２ガス、Ｎ２ガスを添加してもよい。
【００２９】
また、ＳｉＧｅ結晶層１３のＧｅ濃度は、大きくなるほど反転層の寄生容量の軽減、電荷の移動度の向上等の効果が強く得られるが、以降の工程における耐熱性、耐薬液性の観点から、約６７原子％以下であることが好ましい。さらに、リーク電流発生の原因となる格子欠陥の発生を抑えるために、約３〜３３原子％であることがより好ましい。
【００３０】
また、ＳｉＧｅ結晶層１３の厚さは、大きくなるほど反転層の寄生容量の軽減、電荷の移動度の向上等の効果が強く得られるが、格子欠陥の発生を抑えるために、１００ｎｍ以下であることが好ましく、例えば、約５〜３０ｎｍとされる。
【００３１】
次に、図４Ａ（ｂ）に示すように、ＳｉＧｅ結晶層１３上に非晶質Ｓｉ膜４を形成する。ここで、非晶質Ｓｉ膜４は、例えば、ＳｉＨ４ガスを用いたＣＶＤ法により、第１の面１３ａ上に位置する部分の厚さと第２の面１３ｂ上に位置する部分の厚さがほぼ同じになるように形成される。なお、非晶質Ｓｉ膜４をＣＶＤ法により形成する際に、Ｈ２ガス、Ｎ２ガスを添加してもよい。また、成膜時の温度条件は、例えば５００〜６００℃、圧力条件は、例えば１〜７００Ｔｏｒｒである。
【００３２】
非晶質Ｓｉ膜４は、後の工程においてＳｉＧｅ結晶層１３上に位置する部分が結晶化してＳｉ結晶層１４となり、ゲート絶縁膜１２を形成するために表面に酸化処理を施される。この際に酸化反応がＳｉＧｅ結晶層１３にまで及ばないように、非晶質Ｓｉ膜４の厚さを酸化反応が進行する深さよりも大きくする。例えば、厚さが約５ｎｍのゲート絶縁膜１２を形成する場合は、Ｓｉ結晶層１４の表面から約２．３ｎｍの深さまで酸化反応が進行する。
【００３３】
一方、非晶質Ｓｉ膜４の厚さを大きくしすぎると、ゲート絶縁膜１２形成後のＳｉ結晶層１４の厚さが大きくなり、ＳｉＧｅ結晶層１３のチャネル領域に用いられる領域が小さくなるため、閾値の低下等の効果が薄くなる。ただし、ゲート絶縁膜１２形成後のＳｉ結晶層１４の厚さが約５ｎｍ以下である場合は、熱処理によりＳｉＧｅ結晶層１３のＧｅをＳｉ結晶層１４内に拡散させてＳｉＧｅ結晶層１３の一部として用いることができる。
【００３４】
上記の理由により、例えば、厚さが約５ｎｍのゲート絶縁膜１２を形成する場合は、非晶質Ｓｉ膜４の厚さが約２．３〜８ｎｍであることが好ましく、約５ｎｍがより好ましい。
【００３５】
次に、図４Ａ（ｃ）に示すように、固相エピタキシャル結晶成長法により、ＳｉＧｅ結晶層１３の第１の面１３ａおよび第２の面１３ｂをシードとして非晶質Ｓｉ膜４を結晶化させ、Ｓｉ結晶層１４を形成する。ここで、ＳｉＧｅ結晶層１３の第１の面１３ａおよび第２の面１３ｂをシードとして結晶化するため、非晶質Ｓｉ膜４のＳｉＧｅ結晶層１３との界面近傍に位置する部分のみがＳｉ結晶層１４となり、それ以外の部分（図中の素子分離領域３上の部分）は非晶質のままとなる。
【００３６】
Ｓｉ結晶層１４の形成は、例えば、Ｎ２またはＨ２雰囲気中で、５５０〜６２０℃でアニールすることにより行われる。このとき、非晶質Ｓｉ膜４の素子分離領域３上の部分にのみＡｓ、Ｂ等の不純物を注入して結晶化しにくくすることにより、アニール温度をより高く設定することができる。なお、５５０〜６００℃でアニールを行うことにより、図４Ａ（ｂ）に示した非晶質Ｓｉ膜４を形成する工程と、図４Ａ（ｃ）に示したＳｉ結晶層１４を形成する工程を１つの工程で連続的に行うことができる。
【００３７】
次に、図４Ａ（ｄ）に示すように、ＨＣｌガス等を用いたエッチングにより、非晶質Ｓｉ膜４を選択的に除去する。これにより、非晶質Ｓｉ膜４の結晶化してＳｉ結晶層１４となった部分のみが残る。なお、非晶質Ｓｉ膜４を除去する際に、Ｈ２ガス、Ｎ２ガスを添加してもよい。このときの温度条件は、例えば５００〜６２０℃、圧力は、例えば１〜７００Ｔｏｒｒである。また、ＮＨ４ＯＨ、ＫＯＨ、ＨＦ、ＨＮＯ３等を含有する溶液を用いたウェットエッチングにより、非晶質Ｓｉ膜４を選択的に除去してもよい。
【００３８】
なお、非晶質Ｓｉ膜４は完全に除去されなくてもよく、後のゲート絶縁膜１２を形成する工程において、完全に酸化される程度の厚さならば残っていてもよい。これは、絶縁性の部材であれば、ｐ型トランジスタ領域１０に除去されずに残っていてもトランジスタの動作に大きな問題は生じないためである。例えば、厚さが約５ｎｍのゲート絶縁膜１２を形成する場合は、Ｓｉ結晶層１４および非晶質Ｓｉ膜４の表面から約２．３ｎｍの深さまで酸化反応が進行するため、約２．３ｎｍ以下の厚さの非晶質Ｓｉ膜４は残っていてもよい。
【００３９】
また、図４Ａ（ａ）に示したＳｉＧｅ結晶層１３を形成する工程から、図４Ａ（ｄ）に示した非晶質Ｓｉ膜４を除去する工程まで、同一のチャンバー内で行うことが好ましい。
【００４０】
次に、図４Ｂ（ｅ）に示すように、Ｏ２を含む雰囲気中でアニールすることにより、Ｓｉ結晶層１４の表面を酸化させてゲート絶縁膜１２を形成する。ゲート絶縁膜１２の厚さは、５ｎｍ程度であることが好ましい。なお、アニールの際の雰囲気に、Ｈ２ガス、ＨＣｌガス、Ｎ２ガス、Ｈ２Ｏガスが含まれていてもよい。また、ゲート絶縁膜１２は、Ｓｉ結晶層１４の表面をプラズマ酸化することにより形成されてもよい。
【００４１】
次に、図４Ｂ（ｆ）に示すように、ゲート電極材料をゲート絶縁膜１２上に堆積させた後に、これをパターニングしてゲート電極１１を形成する。ここで、多結晶Ｓｉからなるゲート電極１１を形成する場合は、例えば、ＣＶＤ法により、温度条件６２０℃、圧力条件１Ｔｏｒｒの下で、ＳｉＨ４ガス、Ｎ２ガス、Ｈ２ガスを用いて、１００ｎｍ程度の厚さにゲート電極材料を形成する。また、金属からなるゲート電極１１を形成する場合は、例えば、スパッタ法により、ＴｉＮ、ＴａＣ、ＴｉＡｌＮ等からなる金属膜をゲート電極材料として形成する。形成されたゲート電極材料は、リソグラフィ法等を用いてパターニングされる。なお、ゲート電極材料をパターニングする際には、図１、３に示す様な構造になるように、下層のゲート絶縁膜１２をゲート電極１１と同様のパターンに加工し、Ｓｉ結晶層１４およびＳｉＧｅ結晶層１３は加工しないことが好ましい。
【００４２】
その後、イオン注入法等により、ゲート電極１１に導電型不純物を注入し、さらに、Ｓｉ結晶層１４、ＳｉＧｅ結晶層１３、および半導体基板２に導電型不純物を注入し、ソース・ドレイン領域１６を形成する。ソース・ドレイン領域１６は、例えば、ゲート電極１１をマスクとして浅いエクステンション領域を形成した後、オフセットスペーサ１５を形成し、これをマスクとして深いディープ領域を形成する。その後、上層に配線等を形成する。
【００４３】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ＳｉＧｅ結晶層１３をチャネル領域として用いることにより、Ｓｉ結晶を用いる場合と比較してｐ型トランジスタの電流駆動力を向上させることができる。特に、メタルゲート電極を用いる場合、一般にメタル材料の仕事関数がｐ型不純物を含む多結晶Ｓｉの仕事関数よりも低いため、閾値電圧が高くなる傾向にあるところ、ＳｉＧｅ結晶層１３をチャネル領域として用いることにより閾値電圧を下げることができる。
【００４４】
また、Ｓｉ結晶層１４を第１の面１３ａ上に位置する部分の厚さと第２の面１３ｂ上に位置する部分の厚さがほぼ同じになるように形成することにより、ゲート電極１２を形成する際の酸化反応がＳｉＧｅ結晶層１３にまで及ばないため、Ｇｅがゲート電極１２に実質的に混入しない。これにより、ゲート電極１２の抵抗値の低下を抑制することができる。
【００４５】
また、固相エピタキシャル結晶成長法により、非晶質Ｓｉ膜４のＳｉＧｅ結晶層１３上に位置する部分のみを選択的に結晶化して、Ｓｉ結晶層１４を形成することができる。これにより、非晶質Ｓｉ膜４の結晶化していない部分のみを選択に除去し、信頼性劣化の原因となるおそれのあるｐ型トランジスタ領域１０外の導電性の部材を除去することができる。
【００４６】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置１が、ｐ型トランジスタ領域１０に加えて、ｎ型トランジスタ領域２０を有する点において、第１の実施の形態と異なる。
【００４７】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置の断面図である。図５に示した断面は、図２に示した第１の実施の形態における半導体装置１の断面に対応している。
【００４８】
半導体装置１は、ｐ型トランジスタ領域１０およびｎ型トランジスタ領域２０を有する。ｐ型トランジスタ領域１０とｎ型トランジスタ領域２０は、素子分離領域３により電気的に分離される。なお、ｐ型トランジスタ領域１０の構成は、第１の実施の形態と同様である。
【００４９】
ｎ型トランジスタ領域２０は、半導体基板２上に形成されたＳｉ結晶層２４と、Ｓｉ結晶層２４上にゲート絶縁膜２２を介して形成されたゲート電極２１と、ゲート電極２１、ゲート絶縁膜２２およびＳｉ結晶層１４の側面に形成されたオフセットスペーサ（図示しない）と、Ｓｉ結晶層２４および半導体基板２内のゲート電極２１の両側に形成されたソース・ドレイン領域（図示しない）と、を含む。
【００５０】
ゲート電極２１は、ゲート電極１１と同様の材料を用いて形成することができる。また、ゲート電極２１がＳｉ系結晶からなる場合は、Ａｓ、Ｐ等のｎ型不純物が含まれる。
【００５１】
Ｓｉ結晶層２４は、半導体基板２の上面をシードとして用いた固相エピタキシャル結晶成長法により形成されたＳｉ結晶からなる。なお、Ｓｉ結晶層２４のソース・ドレイン領域に挟まれた領域は、チャネル領域として機能する。また、Ｓｉ結晶層２４は、ｎ型トランジスタ領域２０において半導体基板２の上面を覆っていることが好ましい。また、Ｓｉ結晶層２４のゲート電極２１の両側に位置する部分の上面にシリサイド層が形成されてもよい。
【００５２】
ゲート絶縁膜２２は、ｎ型トランジスタ領域２０における半導体基板２の上面をシードとして用いた固相エピタキシャル結晶成長法により形成されたＳｉ結晶の表面を酸化することにより形成される絶縁膜であり、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯを含む絶縁材料からなる。
【００５３】
ｎ型トランジスタ領域２０のソース・ドレイン領域（図示しない）は、イオン注入法等により、Ａｓ、Ｐ等のｎ型不純物をＳｉ結晶層２４および半導体基板２に注入することにより形成される。
【００５４】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。なお、ｐ型トランジスタ領域１０における製造工程は第１の実施の形態と同様であるので、説明を簡略化する。
【００５５】
（半導体装置の製造）
図６Ａ（ａ）〜（ｄ）、図６Ｂ（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００５６】
まず、図６Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、続いて、ｐ型トランジスタ領域１０における半導体基板２の上面をシードとしてＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ結晶層１３を形成する。ｎ型トランジスタ領域２０における半導体基板２上には、ＳｉＧｅ結晶をエピタキシャル成長させる前に、ＴＥＯＳ膜等のマスク５を形成し、ＳｉＧｅ結晶の成長を抑える。
【００５７】
次に、図６Ａ（ｂ）に示すように、ＨＦ溶液等を用いてマスク５を剥離した後、ｐ型トランジスタ領域１０のＳｉＧｅ結晶層１３上、およびｎ型トランジスタ領域２０における半導体基板２上に非晶質Ｓｉ膜４を形成する。
【００５８】
次に、図６Ａ（ｃ）に示すように、固相エピタキシャル結晶成長法により、ｐ型トランジスタ領域１０におけるＳｉＧｅ結晶層１３の第１の面１３ａおよび第２の面１３ｂ、ならびにｎ型トランジスタ領域２０における半導体基板２の上面をシードとして非晶質Ｓｉ膜４を結晶化させる。これにより、非晶質Ｓｉ膜４のｐ型トランジスタ領域１０におけるＳｉＧｅ結晶層１３との界面近傍に位置する部分がＳｉ結晶層１４、トランジスタ領域２０における半導体基板２との界面近傍に位置する部分がＳｉ結晶層２４となり、それ以外の部分（図中の素子分離領域３上の部分）は非晶質のままとなる。
【００５９】
なお、５５０〜６００℃でアニールを行うことにより、図６Ａ（ｂ）に示した非晶質Ｓｉ膜４を形成する工程と、図６Ａ（ｃ）に示したＳｉ結晶層１４、２４を形成する工程を１つの工程で連続的に行うことができる。
【００６０】
次に、図６Ａ（ｄ）に示すように、エッチングにより非晶質Ｓｉ膜４を選択的に除去する。これにより、非晶質Ｓｉ膜４の結晶化してＳｉ結晶層１４、２４となった部分のみが残る。なお、非晶質Ｓｉ膜４は完全に除去されなくてもよく、後のゲート絶縁膜１２、２２を形成する工程において、完全に酸化される程度の厚さならば残っていてもよい。
【００６１】
また、図６Ａ（ａ）に示したＳｉＧｅ結晶層１３を形成する工程から、図６Ａ（ｄ）に示した非晶質Ｓｉ膜４を除去する工程まで、同一のチャンバー内で行うことが好ましい。
【００６２】
次に、図６Ｂ（ｅ）に示すように、Ｏ２雰囲気中でのアニール等により、Ｓｉ結晶層１４、２４の表面を酸化させてゲート絶縁膜１２、２２を形成する。
【００６３】
次に、図６Ｂ（ｆ）に示すように、ＣＶＤ法によりゲート電極材料６をゲート絶縁膜１２、２２上に堆積させる。
【００６４】
次に、図６Ｂ（ｇ）に示すように、リソグラフィ法等を用いてゲート電極材料６をパターニングし、ゲート電極１１、２１に加工する。
【００６５】
その後、イオン注入法等により、ゲート電極１１、２１に導電型不純物を注入し、さらに、ｐ型トランジスタ領域１０においてＳｉ結晶層１４、ＳｉＧｅ結晶層１３および半導体基板２に導電型不純物を注入し、ソース・ドレイン領域１６を形成し、ｎ型トランジスタ領域２０においてＳｉ結晶層２４および半導体基板２に導電型不純物を注入し、ソース・ドレイン領域（図示しない）を形成する。
【００６６】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ｎ型トランジスタ領域２０にもチャネル領域の一部として用いられるＳｉ結晶層が形成される。通常、半導体基板には、短チャネル効果を抑制するために高濃度の（トランジスタの導電型と逆の導電型の）不純物が注入されるが、不純物濃度が高くなると、電荷の移動度が劣化するという問題が生じる。そこで、本実施の形態において、半導体基板２に高濃度の不純物を注入し、Ｓｉ結晶層２４に低濃度の不純物を注入することにより、短チャネル効果の抑制と、電荷移動度劣化の抑制の両方の効果を得ることができる。
【００６７】
また、固相エピタキシャル結晶成長法により、非晶質Ｓｉ膜４のｐ型トランジスタ領域１０におけるＳｉＧｅ結晶層１３上、およびｎ型トランジスタ領域２０における半導体基板２上に位置する部分のみを選択的に結晶化して、Ｓｉ結晶層１４、２４を形成することができる。これにより、非晶質Ｓｉ膜４の結晶化していない部分のみを選択に除去し、導電性の部材を素子領域の外から除去することができる。
【００６８】
〔第３の実施の形態〕
本発明の第３の実施の形態は、Ｓｉ結晶層が形成されない点において、第１の実施の形態と異なる。
【００６９】
（半導体装置の構成）
図７は、本発明の第３の実施の形態に係る半導体装置の断面図である。図７に示した断面は、図２に示した第１の実施の形態における半導体装置１の断面に対応している。なお、第１の実施の形態の半導体装置１と同様の構成部分については、説明を省略する。
【００７０】
半導体装置１は、半導体基板２上に形成されたＳｉＧｅ結晶層１３と、ＳｉＧｅ結晶層１３上にゲート絶縁膜１２を介して形成されたゲート電極１１と、ゲート電極１１、ゲート絶縁膜１２およびＳｉＧｅ結晶層１３の側面に形成されたオフセットスペーサ（図示しない）と、ＳｉＧｅ結晶層１３および半導体基板２内のゲート電極１１の両側に形成されたソース・ドレイン領域（図示しない）と、を含むｐ型トランジスタ領域１０を有する。また、半導体装置１において、ｐ型トランジスタ領域１０は、半導体基板２内に形成された素子分離領域３により、他の素子領域と電気的に分離される。
【００７１】
ゲート絶縁膜１２は、ＳｉＧｅ結晶層１３の上面に形成された非晶質Ｓｉ膜４を酸化することにより形成される絶縁膜であり、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯを含む絶縁材料からなる。ここで、ＳｉＧｅ結晶層１３の内部から拡散したＧｅがＳｉ結晶層１４を介してゲート絶縁膜１２に混入する場合があるが、ゲート絶縁膜１２を形成する際の酸化反応はＳｉＧｅ結晶層１３にまで及ばないため、ゲート絶縁膜１２には実質的にＧｅが含まれない。
【００７２】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００７３】
（半導体装置の製造）
図８（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００７４】
まず、図４（ａ）に示したＳｉＧｅ結晶層１３を形成するまでの工程を第１の実施の形態と同様に行う。
【００７５】
次に、図８（ａ）に示すように、ＳｉＧｅ結晶層１３上に非晶質Ｓｉ膜４を形成する。非晶質Ｓｉ膜４は、後の工程において、ゲート絶縁膜１２を形成するために酸化処理を施される。非晶質Ｓｉ膜４は、この際の酸化反応が非晶質Ｓｉ膜４とＳｉＧｅ結晶層１３の界面まで進むような厚さを有することが好ましい。これは、酸化反応がＳｉＧｅ結晶層１３の深い位置にまで及ばず、かつ非晶質Ｓｉ膜４のほぼ全てを酸化してｐ型トランジスタ領域１０の外に導電性の部材を残さないためである。
【００７６】
例えば、厚さが約５ｎｍのゲート絶縁膜１２を形成する場合は、非晶質Ｓｉ膜４の表面から約２．３ｎｍの深さまで酸化反応が進行するため、非晶質Ｓｉ膜４の厚さは約２．３ｎｍであることが好ましい。
【００７７】
次に、図８（ｂ）に示すように、Ｏ２を含む雰囲気中でアニールすることにより、Ｓｉ結晶層１４を酸化させてゲート絶縁膜１２を形成する。酸化反応は、非晶質Ｓｉ膜４の表面から非晶質Ｓｉ膜４とＳｉＧｅ結晶層１３の界面付近まで進む。また、ゲート絶縁膜１２は、Ｓｉ結晶層１４の表面をプラズマ酸化することにより形成されてもよい。
【００７８】
次に、図８（ｃ）に示すように、ゲート電極材料をゲート絶縁膜１２上に堆積させた後に、これをパターニングしてゲート電極１１を形成する。
【００７９】
その後、イオン注入法等により、ゲート電極１１に導電型不純物を注入し、さらに、Ｓｉ結晶層１４および半導体基板２に導電型不純物を注入し、ソース・ドレイン領域（図示しない）を形成する。その後、上層に配線等を形成する。
【００８０】
〔第４の実施の形態〕
本発明の第４の実施の形態は、非晶質Ｓｉ膜４の全てが酸化されない点において、第３の実施の形態と異なる。
【００８１】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００８２】
（半導体装置の製造）
図９（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００８３】
まず、図９（ａ）に示すように、図４（ｂ）に示した非晶質Ｓｉ膜４を形成するまでの工程を第１の実施の形態と同様に行う。
【００８４】
次に、図９（ｂ）に示すように、リソグラフィ法等を用いて、非晶質Ｓｉ膜４のＳｉＧｅ結晶層１３との界面から離れた部分を除去する。
【００８５】
次に、図９（ｃ）に示すように、Ｏ２を含む雰囲気中でアニールすることにより、Ｓｉ結晶層１４を酸化させてゲート絶縁膜１２を形成する。このとき、酸化反応が非晶質Ｓｉ膜４の表面から非晶質Ｓｉ膜４とＳｉＧｅ結晶層１３の界面付近まで進まず、非晶質Ｓｉ膜４が酸化しきれずに残ってもよい。図９（ｂ）に示した工程において、非晶質Ｓｉ膜４のＳｉＧｅ結晶層１３との界面から離れた部分が既に除去されており、ｐ型トランジスタ領域１０の外に導電性の部材が残らないためである。なお、非晶質Ｓｉ膜４は、この工程において結晶化してもよい。非晶質Ｓｉ膜４は、種々の熱処理工程を経ることにより、最終的には結晶化する。
【００８６】
次に、図９（ｄ）に示すように、ゲート電極材料をゲート絶縁膜１２上に堆積させた後に、これをパターニングしてゲート電極１１を形成する。
【００８７】
その後、イオン注入法等により、ゲート電極１１に導電型不純物を注入し、さらに、Ｓｉ結晶層１４および半導体基板２に導電型不純物を注入し、ソース・ドレイン領域（図示しない）を形成する。その後、上層に配線等を形成する。
【００８８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ゲート絶縁膜として、上記各実施の形態におけるゲート絶縁膜１２上にＨｆＳｉＯＮ等の高誘電体絶縁膜を積層したものを用いてもよい。これにより、ゲート絶縁膜の厚さを素子毎に変えることが容易になる。また、高誘電体絶縁膜の材料として、ＨｆＳｉＯＮの他に、Ｈｆ、Ｚｒ、Ｔｉ、Ａｌ、Ｌａ、Ｔａ、Ｙ、Ｍｇ等のうちの少なくとも１つと、Ｏ、Ｎの少なくともいずれかを含む化合物を用いることができる。なお、高誘電体絶縁膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタ法等を用いて形成することができる。
【００８９】
また、上記各実施の形態において、ゲート絶縁膜１２を形成した後、ゲート絶縁膜１２にプラズマによって窒素を添加してもよい。これにより、Ｇｅのゲート絶縁膜１２内への拡散をより効果的に抑えることができる。
【００９０】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施の形態に係る半導体装置の斜視図。
【図２】図１の鎖線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図３】図１の鎖線III−IIIにおける切断面を図中の矢印の方向に見た断面図。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｅ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図。
【図６Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第３の実施の形態に係る半導体装置の断面図。
【図８】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００９２】
１    半導体装置。  ２    半導体基板。  ４    非晶質Ｓｉ膜。  １０    ｐ型トランジスタ領域。  １１、２１    ゲート電極。  １２、２２    ゲート絶縁膜。  １３    ＳｉＧｅ結晶層。  １３ａ    第１の面。  １３ｂ    第２の面。  １４、２４    Ｓｉ結晶層。  ２０    ｎ型トランジスタ領域。
【図１】
2009182264.tif 000003
【図２】
2009182264.tif 000004
【図３】
2009182264.tif 000005
【図４Ａ】
2009182264.tif 000006
【図４Ｂ】
2009182264.tif 000007
【図５】
2009182264.tif 000008
【図６Ａ】
2009182264.tif 000009
【図６Ｂ】
2009182264.tif 000010
【図７】
2009182264.tif 000011
【図８】
2009182264.tif 000012
【図９】
2009182264.tif 000013