(57)【要約】【課題】同一導電型のトランジスタから成るインバータ回路を提供する。【解決手段】インバータ回路は否定論理構成部と出力回路部とから構成されており、出力回路部は同一導電型の２つのトランジスタから構成されており、出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、入力信号が印加される。【選択図】  図１
2009188748.tif 000002
【特許請求の範囲】
【請求項１】
同一導電型のトランジスタから成るインバータ回路であって、
インバータ回路は否定論理構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、
第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、入力信号が印加されることを特徴とするインバータ回路。
【請求項２】
第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタをオン状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１に記載のインバータ回路。
【請求項３】
出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第３出力トランジスタ、及び、第４出力トランジスタと表すとき、
第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第４出力トランジスタのゲート電極は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第３出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第４出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第３出力トランジスタのゲート電極には入力信号が印加され、
第１出力トランジスタ及び第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、ブートストラップ動作により第４出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ及び第３出力トランジスタをオン状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、第４出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
出力信号は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１に記載のインバータ回路。
【請求項４】
出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタ、及び、第６出力トランジスタと表すとき、
第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第６出力トランジスタのゲート電極は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第５出力トランジスタの他方のソース／ドレイン領域には第３電圧が印加され、第６出力トランジスタの他方のソース／ドレイン領域には第４電圧が印加され、
第５出力トランジスタのゲート電極には入力信号が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオン状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
出力信号は、第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項３に記載のインバータ回路。
【請求項５】
否定論理構成部は、同一導電型のトランジスタ、及び、抵抗から構成されており、
トランジスタのゲート電極は、否定論理構成部の入力側を構成し、
トランジスタの一方のソース／ドレイン領域は、抵抗の一端に接続されており、否定論理構成部の出力側を構成し、
抵抗の他端は一方の電圧供給線に接続されており、
トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されていることを特徴とする請求項１に記載のインバータ回路。
【請求項６】
否定論理構成部は、同一導電型の第１トランジスタ、及び、第２トランジスタから構成されており、
第１トランジスタのゲート電極は、否定論理構成部の入力側を構成し、
第１トランジスタの一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極は、第２トランジスタの他方のソース／ドレイン領域に接続されており、
第１トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されていることを特徴とする請求項１に記載のインバータ回路。
【請求項７】
否定論理構成部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）ゲート電極は、否定論理構成部の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
（Ｃ−２）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されていることを特徴とする請求項１に記載のインバータ回路。
【請求項８】
否定論理構成部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）ゲート電極は、否定論理構成部の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
否定論理構成部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第４トランジスタの一方のソース／ドレイン領域は、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とに接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第４トランジスタのゲート電極には入力信号が印加されることを特徴とする請求項１に記載のインバータ回路。
【請求項９】
否定論理構成部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）ゲート電極は、否定論理構成部の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
否定論理構成部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されていることを特徴とする請求項１に記載のインバータ回路。
【請求項１０】
同一導電型のトランジスタから構成されたシフトレジスタ回路であって、
シフトレジスタ回路は、トランスファゲート部とバッファ回路とから成り、
トランスファゲート部は同一導電型のトランジスタから構成されており、該トランジスタにあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号が印加され、
（ａ−２）ゲート電極にはクロック信号が印加され、
バッファ回路は、第１インバータ回路部と第２インバータ回路部とから構成されており、
（ｂ−１）第１インバータ回路部は、トランスファゲート部を構成するトランジスタの他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部の出力信号が第２インバータ回路部の入力信号として印加され、
（ｂ−３）バッファ回路の出力信号として、第２インバータ回路部から出力信号が出力され、
第１インバータ回路部は、同一導電型のトランジスタから成るインバータ回路部であって、
第１インバータ回路部は否定論理構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、
第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、クロック信号に応じて入力信号が印加されることを特徴とするシフトレジスタ回路。
【請求項１１】
第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタをオン状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第１インバータ回路部の出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１０に記載のシフトレジスタ回路。
【請求項１２】
出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第３出力トランジスタ、及び、第４出力トランジスタと表すとき、
第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第４出力トランジスタのゲート電極は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第３出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第４出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第３出力トランジスタのゲート電極には、クロック信号に応じて入力信号が印加され、
第１出力トランジスタ及び第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、ブートストラップ動作により第４出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ及び第３出力トランジスタをオン状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、第４出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第１インバータ回路部の出力信号は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１０に記載のシフトレジスタ回路。
【請求項１３】
出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタ、及び、第６出力トランジスタと表すとき、
第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第６出力トランジスタのゲート電極は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第５出力トランジスタの他方のソース／ドレイン領域には第３電圧が印加され、第６出力トランジスタの他方のソース／ドレイン領域には第４電圧が印加され、
第５出力トランジスタのゲート電極には、クロック信号に応じて入力信号が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオン状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第１インバータ回路部の出力信号は、第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１２に記載のシフトレジスタ回路。
【請求項１４】
第２インバータ回路部は、同一導電型のトランジスタから成るインバータ回路部であって、
第２インバータ回路部は否定論理構成部と出力回路部とから構成されており、
第２インバータ回路部を構成する出力回路部は同一導電型の２つのトランジスタから構成されており、
第２インバータ回路部の出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第２インバータ回路部を構成する第１出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２インバータ回路部を構成する第２出力トランジスタのゲート電極は、第２インバータ回路部を構成する否定論理構成部の出力側に接続されており、
第２インバータ回路部を構成する第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２インバータ回路部を構成する第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタのゲート電極、及び、第２インバータ回路部を構成する否定論理構成部の入力側には、第１インバータ回路部の出力信号が入力信号として印加されることを特徴とする請求項１０に記載のシフトレジスタ回路。
【請求項１５】
第２インバータ回路部を構成する第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第２出力トランジスタのゲート電極には、第２インバータ回路部を構成する否定論理構成部の出力側から第２インバータ回路部を構成する第２出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタをオン状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第２出力トランジスタのゲート電極には、第２インバータ回路部を構成する否定論理構成部の出力側から第２インバータ回路部を構成する第２出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第２インバータ回路部の出力信号は、第２インバータ回路部を構成する第１出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１４に記載のシフトレジスタ回路。
【請求項１６】
第２インバータ回路部を構成する出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第３出力トランジスタ、及び、第４出力トランジスタと表すとき、
第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２インバータ回路部を構成する第４出力トランジスタのゲート電極は、第２インバータ回路部を構成する第１出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第２インバータ回路部を構成する第３出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２インバータ回路部を構成する第４出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第２インバータ回路部を構成する第３出力トランジスタのゲート電極には、第１インバータ回路部の出力信号が入力信号として印加され、
第２インバータ回路部を構成する第１出力トランジスタ及び第２インバータ回路部を構成する第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第４出力トランジスタのゲート電極には、ブートストラップ動作により第２インバータ回路部を構成する第４出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタ及び第２インバータ回路部を構成する第３出力トランジスタをオン状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第４出力トランジスタのゲート電極には、第２インバータ回路部を構成する第４出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第２インバータ回路部の出力信号は、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１４に記載のシフトレジスタ回路。
【請求項１７】
第２インバータ回路部を構成する出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタ、及び、第６出力トランジスタと表すとき、
第２インバータ回路部を構成する第６出力トランジスタのゲート電極は、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第２インバータ回路部を構成する第５出力トランジスタの他方のソース／ドレイン領域には第３電圧が印加され、第２インバータ回路部を構成する第６出力トランジスタの他方のソース／ドレイン領域には第４電圧が印加され、
第２インバータ回路部を構成する第５出力トランジスタのゲート電極には、第２インバータ回路部を構成する第１インバータ回路部の出力信号が入力信号として印加され、
第２インバータ回路部を構成する第１出力トランジスタ、第２インバータ回路部を構成する第３出力トランジスタ、及び、第２インバータ回路部を構成する第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第６出力トランジスタのゲート電極には、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域との接続部から第２インバータ回路部を構成する第６出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタ、第２インバータ回路部を構成する第３出力トランジスタ、及び、第２インバータ回路部を構成する第５出力トランジスタをオン状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第６出力トランジスタのゲート電極には、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域との接続部から第２インバータ回路部を構成する第６出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第２インバータ回路部の出力信号は、第２インバータ回路部を構成する第５出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第６出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする請求項１６に記載のシフトレジスタ回路。
【請求項１８】
同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理和回路であって、
否定論理和構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理和構成部の出力側に接続されており、
否定論理和回路は、更に、同一導電型のトランジスタを備えており、該トランジスタにあっては、一方のソース／ドレイン領域は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、他方のソース／ドレイン領域には第１電圧が印加され、ゲート電極には第２入力信号が印加され、
第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、
第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
否定論理和構成部には第１入力信号及び第２入力信号が印加され、
第１出力トランジスタのゲート電極には第１入力信号が印加され、
出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする否定論理和回路。
【請求項１９】
同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理積回路であって、
否定論理積構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理積構成部の出力側に接続されており、
否定論理積回路は、更に、同一導電型のトランジスタを備えており、該トランジスタにあっては、一方のソース／ドレイン領域は第１出力トランジスタの他方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域には第１電圧が印加され、ゲート電極には第２入力信号が印加され、
第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
否定論理積構成部には第１入力信号及び第２入力信号が印加され、
第１出力トランジスタのゲート電極には第１入力信号が印加され、
出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする否定論理和回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインバータ回路、シフトレジスタ回路、否定論理和（ＮＯＲ）回路、否定論理積（ＮＡＮＤ）回路に関し、特に同一導電型のトランジスタから構成された回路に関する。
【背景技術】
【０００２】
ディスプレイ装置や半導体メモリ装置等における駆動回路等を構成する回路として、インバータ回路が広く用いられている。
【０００３】
インバータ回路は、例えばｎチャネル型のトランジスタとｐチャネル型のトランジスタとを組み合わせて構成することができる。しかしながら、異なる導電形のトランジスタを組み合わせて構成する場合には、ｐチャネル型トランジスタとｎチャネル型トランジスタの製造プロセスが必要である。従って、トランジスタとして同一導電型のトランジスタのみ（例えば、ｎチャネル型のトランジスタのみ）を用いてインバータ回路を構成すれば、製造プロセスを削減することができ、生産性や歩留まりの向上を図ることができる。従来より、同一導電型のトランジスタを用いて構成したインバータ回路が提案されている。
【０００４】
図５３の（Ａ）は、例えばｎチャネル型のトランジスタＱn_1と抵抗Ｒ1とから構成した周知のインバータ回路の回路図である。図５３の（Ｂ）及び（Ｃ）は、図５３の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。この回路においては、トランジスタＱn_1の一方のソース／ドレイン領域と抵抗Ｒ1との一端が接続され出力端子を構成する。トランジスタＱn_1の一方のソース／ドレイン領域には電圧Ｖss（例えば０ボルト）が印加され、抵抗の他端には電圧Ｖdd（例えば１０ボルト）が印加される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。尚、入力信号ＩＮのローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとする。
【０００５】
図５３の（Ｂ）に示す期間Ｔ1においては入力信号ＩＮはローレベルであり、トランジスタＱn_1はオフ状態である。期間Ｔ1におけるインバータ回路の出力電圧ＶOUT1はハイレベル（Ｖdd）である。期間Ｔ2においては入力信号ＩＮはローレベルからハイレベルに変化するので、トランジスタＱn_1はオフ状態からオン状態となる。このため、インバータ回路の出力はハイレベルからローレベルへと向かう。しかしながら、出力電圧ＶOUT2の値はトランジスタＱn_1のオン抵抗の値と抵抗Ｒ1の抵抗値との分圧比によって定まるので、出力電圧ＶOUT2は完全なローレベルとはならない。期間Ｔ3においては入力信号ＩＮはローレベルであり、トランジスタＱn_1はオフ状態である。期間Ｔ3におけるインバータ回路の出力電圧ＶOUT3はハイレベル（Ｖdd）である。
【０００６】
尚、図５３の（Ａ）に示す回路にあっては、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であっても、図５３の（Ａ）に示すインバータ回路は動作する。具体的には、図５３の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路の出力はハイレベルからローレベルへと向かう。従って、図５３の（Ａ）に示す回路はレベルシフタとしても動作する。
【０００７】
図５４の（Ａ）は、図５３の（Ａ）に示す抵抗Ｒ1を所謂ダイオード接続されたｎチャネル型のトランジスタＱn_2で置き換えた構成のインバータ回路の回路図である。図５４の（Ｂ）及び（Ｃ）は、図５４の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。このインバータ回路においても、出力電圧ＶOUT2の値はトランジスタＱn_1のオン抵抗の値とトランジスタＱn_2の抵抗値との分圧比によって定まるので、出力電圧ＶOUT2は完全なローレベルとはならない。期間Ｔ1，Ｔ3においてインバータ回路の出力は基本的にはハイレベルとなる。しかしながら、トランジスタＱn_2の閾値電圧Ｖth_2分だけ出力の値が変化するので、出力電圧ＶOUT1，ＶOUT3は完全なハイレベルとはならない。尚、上述した図５３の（Ａ）に示す回路と同様に、図５４の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路の出力はハイレベルからローレベルへと向かう。従って、図５３の（Ａ）に示す回路と同様に、図５４の（Ａ）に示す回路はレベルシフタとしても動作する。
【０００８】
以上説明したように、図５４の（Ａ）に示すインバータ回路にあっては、出力電圧ＶOUT1，ＶOUT3は完全なハイレベル（Ｖdd）にならない。この不具合を解消することを可能にしたインバータ回路として、いわゆるブートストラップ型インバータ回路も提案されている（例えば、非特許文献１参照）。
【０００９】
図５５の（Ａ）は、所謂ブートストラップ動作を利用したインバータ回路の回路図である。図５５の（Ｂ）及び（Ｃ）は、図５５の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。このインバータ回路においても、出力電圧ＶOUT2の値はトランジスタＱn_1のオン抵抗の値とトランジスタＱn_2の抵抗値との分圧比によって定まるので、出力電圧ＶOUT2は完全なローレベルとはならない。しかしながら、このインバータ回路は、３つのｎチャネル型トランジスタＱn_1，Ｑn_2，Ｑn_3から構成されており、期間Ｔ1，Ｔ3において出力を完全なハイレベル（Ｖdd）とすることができる。トランジスタＱn_1の一方のソース／ドレイン領域はトランジスタＱn_2の一方のソース／ドレイン領域と接続され、出力端子を構成する。トランジスタＱn_2のゲート電極はトランジスタＱn_3の一方のソース／ドレイン領域に接続されており、ノードＡを構成する。トランジスタＱn_3がオン状態からオフ状態になると、ノードＡは浮遊状態となる。トランジスタＱn_3のゲート電極はトランジスタＱn_3の他方のソース／ドレイン領域に接続されている。トランジスタＱn_1の他方のソース／ドレイン領域には電圧Ｖssが印加される。トランジスタＱn_2の他方のソース／ドレイン領域には電圧Ｖddが印加され、トランジスタＱn_3の他方のソース／ドレイン領域にも電圧Ｖddが印加される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。
【００１０】
尚、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間、または、トランジスタＱn_2のゲート電極と他方のソース／ドレイン領域との間、あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図５５の（Ａ）に示す回路にあっては、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。容量部Ｃapは、例えば、絶縁層を挟んだ導電層から構成することもできるし、所謂ＭＯＳ容量部として構成することもできる。
【００１１】
入力信号ＩＮがローレベルからハイレベルになると、トランジスタＱn_1はオフ状態からオン状態となり出力電圧ＶOUT2はローレベルに向かう。これに伴いノードＡの電位も低下する。そして、ノードＡとトランジスタＱn_3のゲート電極との電位差がトランジスタＱn_3の閾値電圧Ｖth_3に達すると、トランジスタＱn_3はオフ状態となる。従って、図５５の（Ｂ）に示すように、期間Ｔ2におけるノードＡの電位ＶA2は（Ｖdd−Ｖth_3）であり、ノードＡは浮遊状態にある。期間Ｔ3において入力信号ＩＮがハイレベルからローレベルになると、トランジスタＱn_1はオン状態からオフ状態となり、インバータ回路の出力電圧はローレベルからハイレベルへと向かう。ノードＡは浮遊状態にあるので、ノードＡの電位はインバータ回路の出力電圧に倣って上昇し、期間Ｔ3における電位ＶA3はハイレベル（Ｖdd）を越える。そして（ＶA3−Ｖdd）の値がトランジスタＱn_2の閾値電圧Ｖth_2の値を超えるように設定されていれば、期間Ｔ3においてインバータ回路の出力電圧ＶOUT3は完全なハイレベル（Ｖdd）に達する。尚、図５５の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路の出力はハイレベルからローレベルへと向かう。従って、図５３の（Ａ）や図５４の（Ａ）に示す回路と同様に、図５５の（Ａ）に示す回路はレベルシフタとしても動作する。
【００１２】
【非特許文献１】原央著，「ＭＯＳ集積回路の基礎」，近代科学社，ｐ．９４−９６
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上説明したように、図５５の（Ａ）に示すブートストラップ動作を利用したインバータ回路においても、完全なローレベルと完全なハイレベルとを出力することはできない。トランジスタとして同一導電型のトランジスタのみを用いたインバータ回路にあっては、出力の最大振幅の幅が狭まることが課題となっている。１つの方法として、発明者らは特開２００５−１４３０６８号公報において、リセット用のトランジスタとプリチャージ用のトランジスタを加えたブートストラップ回路を提案した。しかしながら、入力信号とは別に、入力信号に同期したリセット用／プリチャージ用のトランジスタの制御パルス信号が必要になる等、回路構造やその制御が複雑となることは否めない。
【００１４】
従って、本発明の目的は、入力信号とは別の制御パルス信号を必要とせず、完全なローレベルと完全なハイレベルとを出力することができる、同一導電型のトランジスタから成るインバータ回路、並びに、係るインバータ回路を備えたシフトレジスタ回路、否定論理積回路、否定論理和回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するための本発明のインバータ回路は、同一導電型のトランジスタから構成されたシフトレジスタ回路であって、
インバータ回路は否定論理構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、
第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、入力信号が印加されることを特徴とする。
【００１６】
本発明のインバータ回路にあっては、
第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタをオン状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００１７】
上述した構成のインバータ回路にあっては、第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオン状態を維持するのに足りる電圧が印加される。従って、この場合には出力電圧として第２電圧が出力される。一方、第１出力トランジスタをオン状態とする入力信号が印加されたときには出力電圧として第１電圧が出力される。これにより、第１電圧と第２電圧とを出力電圧とする出力信号を出力することができる。
【００１８】
あるいは又、本発明のインバータ回路にあっては、
出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第３出力トランジスタ、及び、第４出力トランジスタと表すとき、
第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第４出力トランジスタのゲート電極は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第３出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第４出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第３出力トランジスタのゲート電極には入力信号が印加され、
第１出力トランジスタ及び第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、ブートストラップ動作により第４出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ及び第３出力トランジスタをオン状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、第４出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
出力信号は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００１９】
上述した構成のインバータ回路にあっては、第１出力トランジスタ及び第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、ブートストラップ動作により第４出力トランジスタのオン状態を維持するのに足りる電圧が印加される。従って、この場合には出力電圧として第２電圧が出力される。一方、第１出力トランジスタ及び第３出力トランジスタをオン状態とする入力信号が印加されたときには出力電圧として第１電圧が出力される。これにより、第１電圧と第２電圧とを出力電圧とする出力信号を出力することができる。この構成にあっては、否定論理構成部の出力側から第２出力トランジスタのオン状態を維持するのに足りる電圧を印加する必要がない。従って、否定論理構成部を動作させる電圧の設定条件が緩和され、電源電圧の共通化に適するといった利点を有する。
【００２０】
上述した第３出力トランジスタ、及び、第４出力トランジスタを備えた構成のインバータ回路にあっては、
出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタ、及び、第６出力トランジスタと表すとき、
第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第６出力トランジスタのゲート電極は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第５出力トランジスタの他方のソース／ドレイン領域には第３電圧が印加され、第６出力トランジスタの他方のソース／ドレイン領域には第４電圧が印加され、
第５出力トランジスタのゲート電極には入力信号が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオン状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
出力信号は、第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００２１】
上述した構成のインバータ回路にあっては、第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオン状態を維持するのに足りる電圧が印加される。従って、この場合には出力電圧として第４電圧が出力される。一方、第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタオン状態とする入力信号が印加されたときには出力電圧として第３電圧が出力される。第３電圧と第４電圧との幅を、第１電圧と第２電圧との幅よりも小さく設定することにより、インバータ回路の動作における信頼性の向上を図ることができる。
【００２２】
上述した各種の好ましい構成を含む本発明のインバータ回路（以下、単に、本発明のインバータ回路と呼ぶ場合がある）にあっては、否定論理構成部は、同一導電型のトランジスタ、及び、抵抗から構成されており、
トランジスタのゲート電極は、否定論理構成部の入力側を構成し、
トランジスタの一方のソース／ドレイン領域は、抵抗の一端に接続されており、否定論理構成部の出力側を構成し、
抵抗の他端は一方の電圧供給線に接続されており、
トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されている構成とすることができる。
【００２３】
あるいは又、否定論理構成部は、同一導電型の第１トランジスタ、及び、第２トランジスタから構成されており、
第１トランジスタのゲート電極は、否定論理構成部の入力側を構成し、
第１トランジスタの一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第２トランジスタのゲート電極は、第２トランジスタの他方のソース／ドレイン領域に接続されており、
第１トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されている構成とすることができる。
【００２４】
あるいは又、否定論理構成部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）ゲート電極は、否定論理構成部の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
（Ｃ−２）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されている構成とすることができる。
【００２５】
あるいは又、否定論理構成部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）ゲート電極は、否定論理構成部の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
否定論理構成部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第４トランジスタの一方のソース／ドレイン領域は、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とに接続されており、
第１トランジスタの他方のソース／ドレイン領域及び第４トランジスタの他方のソース／ドレイン領域は、他方の電圧供給線に接続されており、
第４トランジスタのゲート電極には入力信号が印加される構成とすることができる。
【００２６】
あるいは又、否定論理構成部は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成されており、
第１トランジスタにおいては、
（Ａ−１）ゲート電極は、否定論理構成部の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続されており、否定論理構成部の出力側を構成し、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第３トランジスタにおいては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
否定論理構成部は、更に、同一導電型の第４トランジスタを備えており、
第３トランジスタの他方のソース／ドレイン領域は第４トランジスタの一方のソース／ドレイン領域に接続されており、
第４トランジスタのゲート電極は第４トランジスタの他方のソース／ドレイン領域に接続されており、
第４トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続されており、
第１トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続されている構成とすることができる。
【００２７】
上記の目的を達成するための本発明のシフトレジスタ回路は、同一導電型のトランジスタから構成されたシフトレジスタ回路であって、同一導電型のトランジスタから構成されたシフトレジスタ回路であって、
シフトレジスタ回路は、トランスファゲート部とバッファ回路とから成り、
トランスファゲート部は同一導電型のトランジスタから構成されており、該トランジスタにあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号が印加され、
（ａ−２）ゲート電極にはクロック信号が印加され、
バッファ回路は、第１インバータ回路部と第２インバータ回路部とから構成されており、
（ｂ−１）第１インバータ回路部は、トランスファゲート部を構成するトランジスタの他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部の出力信号が第２インバータ回路部の入力信号として印加され、
（ｂ−３）バッファ回路の出力信号として、第２インバータ回路部から出力信号が出力される、
シフトレジスタ回路に関する。
【００２８】
本発明のシフトレジスタ回路にあっては、第１インバータ回路部は本発明のインバータ回路から構成されている。即ち、第１インバータ回路部は、同一導電型のトランジスタから成るインバータ回路部であって、
第１インバータ回路部は否定論理構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、
第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、クロック信号に応じて入力信号が印加されることを特徴とする。
【００２９】
本発明のシフトレジスタ回路にあっては、第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタをオン状態とする入力信号が印加されたとき、第２出力トランジスタのゲート電極には、否定論理構成部の出力側から第２出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第１インバータ回路部の出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００３０】
あるいは又、本発明のシフトレジスタ回路にあっては、出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第３出力トランジスタ、及び、第４出力トランジスタと表すとき、
第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第４出力トランジスタのゲート電極は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第３出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第４出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第３出力トランジスタのゲート電極には、クロック信号に応じて入力信号が印加され、
第１出力トランジスタ及び第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、ブートストラップ動作により第４出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ及び第３出力トランジスタをオン状態とする入力信号が印加されたとき、第４出力トランジスタのゲート電極には、第４出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第１インバータ回路部の出力信号は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００３１】
上述した第３出力トランジスタ、及び、第４出力トランジスタを備えた本発明のシフトレジスタ回路にあっては、出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタ、及び、第６出力トランジスタと表すとき、
第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第６出力トランジスタのゲート電極は、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第５出力トランジスタの他方のソース／ドレイン領域には第３電圧が印加され、第６出力トランジスタの他方のソース／ドレイン領域には第４電圧が印加され、
第５出力トランジスタのゲート電極には、クロック信号に応じて入力信号が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第１出力トランジスタ、第３出力トランジスタ、及び、第５出力トランジスタをオン状態とする入力信号が印加されたとき、第６出力トランジスタのゲート電極には、第３出力トランジスタの一方のソース／ドレイン領域と第４出力トランジスタの一方のソース／ドレイン領域との接続部から第６出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第１インバータ回路部の出力信号は、第５出力トランジスタの一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００３２】
本発明のシフトレジスタ回路にあっては、トランスファゲート部も同一導電型のトランジスタから構成されている。このため、バッファ回路を構成する第１インバータ回路部の入力側の電位は、トランスファゲート部を構成するトランジスタの閾値電圧分だけ振れ幅が小さくなる。しかしながら、背景技術において説明したと同様の理由により、第１インバータ回路部を構成するインバータ回路はレベルシフタとしても動作する。従って、極端にトランスファゲート部を構成するトランジスタの閾値電圧が大きいといった問題がない限り、動作に支障を生ずることはない。
【００３３】
上述した各種の好ましい構成を含む本発明のシフトレジスタ回路にあっては、第２インバータ回路部を構成するインバータ回路として、背景技術において説明した周知のインバータ回路を用いた構成とすることもできるが、シフトレジスタ回路の振幅を広くするという観点からは、上述した本発明のインバータ回路から構成することが好ましい。
【００３４】
即ち、第２インバータ回路部は、同一導電型のトランジスタから成るインバータ回路部であって、
第２インバータ回路部は否定論理構成部と出力回路部とから構成されており、
第２インバータ回路部を構成する出力回路部は同一導電型の２つのトランジスタから構成されており、
第２インバータ回路部の出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第２インバータ回路部を構成する第１出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２インバータ回路部を構成する第２出力トランジスタのゲート電極は、第２インバータ回路部を構成する否定論理構成部の出力側に接続されており、
第２インバータ回路部を構成する第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２インバータ回路部を構成する第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタのゲート電極、及び、第２インバータ回路部を構成する否定論理構成部の入力側には、第１インバータ回路部の出力信号が入力信号として印加される構成とすることができる。
【００３５】
第２インバータ回路部にあっては、第２インバータ回路部を構成する第１出力トランジスタをオフ状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第２出力トランジスタのゲート電極には、第２インバータ回路部を構成する否定論理構成部の出力側から第２インバータ回路部を構成する第２出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタをオン状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第２出力トランジスタのゲート電極には、第２インバータ回路部を構成する否定論理構成部の出力側から第２インバータ回路部を構成する第２出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第２インバータ回路部の出力信号は、第２インバータ回路部を構成する第１出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００３６】
あるいは又、第２インバータ回路部にあっては、第２インバータ回路部を構成する出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第３出力トランジスタ、及び、第４出力トランジスタと表すとき、
第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２インバータ回路部を構成する第４出力トランジスタのゲート電極は、第２インバータ回路部を構成する第１出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第２インバータ回路部を構成する第３出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２インバータ回路部を構成する第４出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
第２インバータ回路部を構成する第３出力トランジスタのゲート電極には、第１インバータ回路部の出力信号が入力信号として印加され、
第２インバータ回路部を構成する第１出力トランジスタ及び第２インバータ回路部を構成する第３出力トランジスタをオフ状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第４出力トランジスタのゲート電極には、ブートストラップ動作により第２インバータ回路部を構成する第４出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタ及び第２インバータ回路部を構成する第３出力トランジスタをオン状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第４出力トランジスタのゲート電極には、第２インバータ回路部を構成する第４出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第２インバータ回路部の出力信号は、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００３７】
上述した第３出力トランジスタ、及び、第４出力トランジスタを備えた第２インバータ回路部にあっては、第２インバータ回路部を構成する出力回路部は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタ、及び、第６出力トランジスタと表すとき、
第２インバータ回路部を構成する第６出力トランジスタのゲート電極は、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域とに接続されており、
第２インバータ回路部を構成する第５出力トランジスタの他方のソース／ドレイン領域には第３電圧が印加され、第２インバータ回路部を構成する第６出力トランジスタの他方のソース／ドレイン領域には第４電圧が印加され、
第２インバータ回路部を構成する第５出力トランジスタのゲート電極には、第２インバータ回路部を構成する第１インバータ回路部の出力信号が入力信号として印加され、
第２インバータ回路部を構成する第１出力トランジスタ、第２インバータ回路部を構成する第３出力トランジスタ、及び、第２インバータ回路部を構成する第５出力トランジスタをオフ状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第６出力トランジスタのゲート電極には、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域との接続部から第２インバータ回路部を構成する第６出力トランジスタのオン状態を維持するのに足りる電圧が印加され、
第２インバータ回路部を構成する第１出力トランジスタ、第２インバータ回路部を構成する第３出力トランジスタ、及び、第２インバータ回路部を構成する第５出力トランジスタをオン状態とする入力信号が印加されたとき、第２インバータ回路部を構成する第６出力トランジスタのゲート電極には、第２インバータ回路部を構成する第３出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第４出力トランジスタの一方のソース／ドレイン領域との接続部から第２インバータ回路部を構成する第６出力トランジスタのオフ状態を維持するのに足りる電圧が印加され、
第２インバータ回路部の出力信号は、第２インバータ回路部を構成する第５出力トランジスタの一方のソース／ドレイン領域と第２インバータ回路部を構成する第６出力トランジスタの一方のソース／ドレイン領域との接続部から出力される構成とすることができる。
【００３８】
上記の目的を達成するための本発明の否定論理和（ＮＯＲ）回路は、同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理和回路であって、
否定論理和構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理和構成部の出力側に接続されており、
否定論理和回路は、更に、同一導電型のトランジスタを備えており、該トランジスタにあっては、一方のソース／ドレイン領域は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とに接続されており、他方のソース／ドレイン領域には第１電圧が印加され、ゲート電極には第２入力信号が印加され、
第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、
第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
否定論理和構成部には第１入力信号及び第２入力信号が印加され、
第１出力トランジスタのゲート電極には第１入力信号が印加され、
出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする。
【００３９】
上記の目的を達成するための本発明の否定論理積（ＮＡＮＤ）回路は、同一導電型のトランジスタから構成され、少なくとも第１入力信号と第２入力信号とが印加される否定論理積回路であって、
否定論理積構成部と出力回路部とから構成されており、
出力回路部は同一導電型の２つのトランジスタから構成されており、
出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、
第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、
第２出力トランジスタのゲート電極は、否定論理積構成部の出力側に接続されており、
否定論理積回路は、更に、同一導電型のトランジスタを備えており、該トランジスタにあっては、一方のソース／ドレイン領域は第１出力トランジスタの他方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域には第１電圧が印加され、ゲート電極には第２入力信号が印加され、
第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、
否定論理積構成部には第１入力信号及び第２入力信号が印加され、
第１出力トランジスタのゲート電極には第１入力信号が印加され、
出力信号は、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域との接続部から出力されることを特徴とする。
【００４０】
本発明のインバータ回路、本発明のシフトレジスタ回路が備える第１インバータ回路部、本発明のシフトレジスタ回路が備える第２インバータ回路部（第２インバータ回路部が本発明のインバータ回路から構成されている場合に限る）を、以下、単に、本発明のインバータ回路と呼ぶ場合がある。
【００４１】
本発明のインバータ回路、本発明のシフトレジスタ回路、本発明の否定論理積回路、本発明の否定論理和回路（以下、これらを総称して、単に、本発明の回路と呼ぶ場合がある）は、ｎチャネル型のトランジスタから構成されていてもよい。あるいは又、ｐチャネル型のトランジスタから構成されていてもよい。トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよいし、半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては、トランジスタはエンハンスメント型であるとして説明するが、これに限るものではない。動作上支障がなければ、デプレッション型のトランジスタを用いることもできる。また、トランジスタはシングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００４２】
後述する実施例にあっては、背景技術で説明したと同様に、インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路はｎチャネル型トランジスタから構成されているとして説明する。
【００４３】
例えば、アクティブマトリクス型の液晶表示装置を構成する基板上に、画素電極と画素電極に接続される駆動用トランジスタとを形成し、合わせて基板上にインバータ回路を用いた走査回路等を形成することができる。この場合には、インバータ回路は、駆動用トランジスタと同じ導電型のトランジスタから構成することが便宜である。基板上に形成されるトランジスタが同一の導電型であるので、駆動用トランジスタと走査回路を構成するトランジスタとを同じ工程で形成することができる。有機エレクトロルミネッセンス表示装置等においても同様である。
【００４４】
ブートストラップ動作を促すための容量部は、例えば、絶縁層を挟んだ導電層から構成されていてもよいし、所謂ＭＯＳ容量部として構成されていてもよい。本発明の回路を構成するトランジスタや容量部あるいは配線等は広く周知の材料や方法により形成することができる。トランジスタや容量部あるいは配線等の構成や形成方法は、回路を用いる装置の仕様等に応じて適宜選択すればよい。尚、本発明の回路においては、必要に応じてコンデンサや抵抗等が適宜用いられていてもよい。
【００４５】
トランジスタがオン状態にあるとは、ソース／ドレイン領域間にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタがオフ状態にあるとは、ソース／ドレイン領域間にチャネルが形成されていない状態を意味する。また、或るトランジスタのソース／ドレイン領域が他のトランジスタのソース／ドレイン領域に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。また、以下の説明で用いるタイミングチャートにおいて、縦軸の長さ（電圧や電位）、横軸の長さ（時間長）は模式的なものであり、電圧や電位、時間長の割合を示すものではない。
【発明の効果】
【００４６】
本発明のインバータ回路によれば、入力信号とは別の制御パルス信号を必要とせず、完全なローレベルと完全なハイレベルとを出力することができる。
【００４７】
本発明のシフトレジスタ回路にあっては、トランスファゲート部も同一導電型のトランジスタから構成されている。このため、バッファ回路を構成する第１インバータ回路部の入力側の電位は、トランスファゲート部を構成するトランジスタの閾値電圧分だけ振れ幅が小さくなる。しかしながら、第１インバータ回路部を構成する第１の態様あるいは第２の態様に係るインバータ回路はレベルシフタとしても動作する。従って、極端にトランスファゲート部を構成するトランジスタの閾値電圧が大きいといった問題がない限り、動作に支障を生ずることはない。
【発明を実施するための最良の形態】
【００４８】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００４９】
実施例１は、本発明のインバータ回路に関する。図１の（Ａ）は、実施例１に係るインバータ回路１０の回路図である。図１の（Ｂ）は、図１の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【００５０】
実施例１のインバータ回路１０は、同一導電型のトランジスタから成るインバータ回路であって、インバータ回路１０は否定論理構成部１１と出力回路部１２とから構成されている。出力回路部１２は同一導電型の２つのトランジスタから構成されている。出力回路部１２を構成する２つのトランジスタを、第１出力トランジスタＴＲn_11、及び、第２出力トランジスタＴＲn_12と表すとき、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とは接続されている。第２出力トランジスタＴＲn_12のゲート電極は、否定論理構成部１１の出力側に接続されている。第１出力トランジスタＴＲn_11の他方のソース／ドレイン領域には第１電圧Ｖss1（例えば０ボルト）が印加され、第２出力トランジスタＴＲn_12の他方のソース／ドレイン領域には第２電圧Ｖdd1（例えば１０ボルト）が印加され、第１出力トランジスタＴＲn_11のゲート電極、及び、否定論理構成部１１の入力側には、入力信号ＩＮが印加される。第２出力トランジスタＴＲn_12のゲート電極と否定論理構成部１１の出力側の接続部を符号Ｂで示す。
【００５１】
インバータ回路１０を構成する第１出力トランジスタＴＲn_11、及び、第２出力トランジスタＴＲn_12は、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタは、図示せぬ基板上に形成されている。否定論理構成部１１を構成するトランジスタにおいても同様である。
【００５２】
否定論理構成部１１は種々の構成をとり得る。実施例１においては、５種の構成（符号１１Ａ乃至１１Ｅを付して表す否定論理構成部）について説明するが、先ず、共通する動作について説明する。
【００５３】
実施例１のインバータ回路１０にあっては、第１出力トランジスタＴＲn_11をオフ状態とする入力信号ＩＮが印加されたとき、第２出力トランジスタＴＲn_12のゲート電極には、否定論理構成部１１の出力側から第２出力トランジスタＴＲn_12のオン状態を維持するのに足りる電圧が印加される。第１出力トランジスタＴＲn_11をオン状態とする入力信号ＩＮが印加されたとき、第２出力トランジスタＴＲn_12のゲート電極には、否定論理構成部１１の出力側から第２出力トランジスタＴＲn_12のオフ状態を維持するのに足りる電圧が印加される。出力信号ＯＵＴは、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域との接続部から出力される。
【００５４】
図１の（Ｂ）を参照して、図１の（Ａ）に示すインバータ回路１０の動作を説明する。図１の（Ｂ）は、入力信号ＩＮの電圧、接続部Ｂの電圧、出力信号ＯＵＴの電圧を模式的に示したタイミングチャートである。図１の（Ｂ）に示す期間Ｔ1，Ｔ3においては、第１出力トランジスタＴＲn_11はオフ状態となる。一方、第２出力トランジスタＴＲn_12の閾値電圧をＶth_12と表すとき、期間Ｔ1，Ｔ3において、第２出力トランジスタＴＲn_12のゲート電極には、否定論理構成部１１の出力側から（Ｖdd1＋Ｖth_12）を越える電圧ＶB1，ＶB3が印加される。期間Ｔ2において、第２出力トランジスタＴＲn_12のゲート電極には、否定論理構成部１１の出力側から（Ｖss1＋Ｖth_12）を越えない電圧ＶB2が印加される。
【００５５】
従って、第１出力トランジスタＴＲn_11をオフ状態とする入力信号ＩＮが印加されたとき、出力電圧として第２電圧Ｖdd1が出力される。一方、第１出力トランジスタＴＲn_11をオン状態とする入力信号ＩＮが印加されたときには出力電圧として第１電圧Ｖss1が出力される。
【００５６】
この構成においては、否定論理構成部１１は専ら第２出力トランジスタＴＲn_12のゲート電極の電圧を制御するために用いられるに過ぎない。従って、消費電力を低減する観点からは、否定論理構成部１１を構成するトランジスタは、第１出力トランジスタＴＲn_11や第２出力トランジスタＴＲn_12に対し相対的に小さいサイズとして設計することが好ましい。このように設計された実施例１のインバータ回路１０によれば、否定論理構成部１１に貫通電流が流れるとしても、インバータ回路全体としての消費電力を抑えることができる。
【００５７】
次いで、図２の（Ａ）乃至（Ｃ）を参照して、否定論理構成部１１Ａを備えたインバータ回路１０の構成と動作について説明する。図２の（Ａ）は、実施例１に係るインバータ回路１０の回路図である。図２の（Ｂ）及び（Ｃ）は、図２の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【００５８】
否定論理構成部１１Ａは、同一導電型（ｎチャネル型）のトランジスタＱn_1、及び、抵抗Ｒ1から構成されている。トランジスタＱn_1のゲート電極は、否定論理構成部１１Ａの入力側を構成する。トランジスタＱn_1の一方のソース／ドレイン領域は、抵抗Ｒ1の一端に接続されており、否定論理構成部１１Ａの出力側を構成する。抵抗Ｒ1の他端は一方の電圧供給線ＰＤに接続されている。トランジスタＱn_1の他方のソース／ドレイン領域は他方の電圧供給線ＰＳに接続されている。
【００５９】
否定論理構成部１１Ａは、基本的には、背景技術において図５３の（Ａ）を参照して説明した周知のインバータ回路と同様の構成である。
【００６０】
一方の電圧供給線ＰＤには電圧Ｖdd0が印加され、他方の電圧供給線ＰＳには電圧Ｖss0が印加される。第２出力トランジスタＴＲn_12の閾値電圧をＶth_12と表すとき（以下の他の実施例においても同様である）、電圧Ｖdd0は、Ｖdd0＞（Ｖdd1＋Ｖth_12）を満たすように定められた所定の電圧である。即ち、基本的には、Ｖdd1＜Ｖdd0という関係を満たす電圧である。電圧Ｖss0は、トランジスタＱn_1のオン抵抗と抵抗Ｒ1の分圧により定まる電圧が（Ｖss1＋Ｖth_12）を越えないように定められた所定の電圧である。基本的にはＶss0≦Ｖss1の関係を満たす電圧である。
【００６１】
図２の（Ｂ）を参照して、図２の（Ａ）に示すインバータ回路１０の動作を説明する。図２の（Ｂ）に示す期間Ｔ1，Ｔ3においては、第１出力トランジスタＴＲn_11はオフ状態となる。一方、期間Ｔ1，Ｔ3において、第２出力トランジスタＴＲn_12のゲート電極には、否定論理構成部１１Ａの出力側から（Ｖdd1＋Ｖth_12）を越える電圧Ｖdd0が印加される。期間Ｔ2において、第２出力トランジスタＴＲn_12のゲート電極には、否定論理構成部１１の出力側から（Ｖss1＋Ｖth_12）を越えない電圧ＶB2が印加される。
【００６２】
従って、第１出力トランジスタＴＲn_11をオフ状態とする入力信号ＩＮが印加されたとき、出力電圧として第２電圧Ｖdd1が出力される。一方、第１出力トランジスタＴＲn_11をオン状態とする入力信号ＩＮが印加されたときには出力電圧として第１電圧Ｖss1が出力される。
【００６３】
尚、背景技術で説明したと同様に、否定論理構成部１１Ａにあっては、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖdd0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図２の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１０はレベルシフタとしても動作する。
【００６４】
また、入力信号ＩＮのローレベルが電圧Ｖss0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図２の（Ｃ）に示すように、期間Ｔ1，Ｔ3において入力信号ＩＮがトランジスタＱn_1の閾値電圧Ｖth_1と第１出力トランジスタＴＲn_11の閾値電圧Ｖth_11を越えなければ、動作上支障を生ずることはない。
【００６５】
次いで、図３を参照して、否定論理構成部１１Ｂを備えたインバータ回路１０の構成を説明する。図３は、実施例１に係るインバータ回路１０の回路図である。
【００６６】
否定論理構成部１１Ｂは、同一導電型の第１トランジスタＱn_1、及び、第２トランジスタＱn_2から構成されている。第１トランジスタＱn_1のゲート電極は、否定論理構成部１１Ｂの入力側を構成する。第１トランジスタＱn_1の一方のソース／ドレイン領域は、第２トランジスタＱn_2の一方のソース／ドレイン領域に接続されており、否定論理構成部１１Ｂの出力側を構成する。第２トランジスタＱn_2の他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されている。第２トランジスタＱn_2のゲート電極は、第２トランジスタＱn_2の他方のソース／ドレイン領域に接続されている。第１トランジスタＱn_1の他方のソース／ドレイン領域は、他方の電圧供給線ＰＳに接続されている。
【００６７】
否定論理構成部１１Ｂは、基本的には、背景技術において図５４の（Ａ）を参照して説明した周知のインバータ回路と同様の構成である。否定論理構成部１１Ｂは、図２の（Ａ）に示す抵抗Ｒ1を所謂ダイオード接続されたｎチャネル型のトランジスタＱn_2で置き換えた構成である。
【００６８】
図５３の（Ａ）を参照して説明したと同様に、一方の電圧供給線ＰＤには電圧Ｖdd0が印加され、他方の電圧供給線ＰＳには電圧Ｖss0が印加される。第２トランジスタＱn_2の閾値電圧をＶth_2と表すとき（以下の他の実施例においても同様である）、電圧Ｖdd0は、（Ｖdd0−Ｖth_2）＞（Ｖdd1＋Ｖth_12）を満たすように定められた所定の電圧である。即ち、基本的には、Ｖdd1＜Ｖdd0という関係を満たす電圧である。電圧Ｖss0は、トランジスタＱn_1のオン抵抗とトランジスタＱn_2の抵抗値の分圧により定まる電圧が（Ｖss1＋Ｖth_12）を越えないように定められた所定の電圧である。トランジスタＱn_1のオン抵抗にもよるが、基本的にはＶss0≦Ｖss1の関係を満たす電圧である。否定論理構成部１１Ｂを備えたインバータ回路１０の動作は、基本的には図２の（Ｂ）及び（Ｃ）を参照して説明したと同様であるので、説明を省略する。
【００６９】
次いで、図４を参照して、否定論理構成部１１Ｃを備えたインバータ回路１０の構成を説明する。図４の（Ａ）は、実施例１に係るインバータ回路１０の回路図である。図４の（Ｂ）及び（Ｃ）は、図４の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【００７０】
否定論理構成部１１は、同一導電型の第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成されており、
第１トランジスタＱn_1においては、
（Ａ−１）ゲート電極は、否定論理構成部１１Ｃの入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタＱn_2の一方のソース／ドレイン領域に接続されており、否定論理構成部１１Ｃの出力側を構成し、
第２トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
第３トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
（Ｃ−２）他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
第１トランジスタＱn_1の他方のソース／ドレイン領域は、他方の電圧供給線ＰＳに接続されている。
【００７１】
否定論理構成部１１Ｃは、基本的には、背景技術において図５５の（Ａ）を参照して説明した、所謂ブートストラップ動作を利用した周知のインバータ回路と同様の構成である。第２トランジスタＱn_2のゲート電極は第３トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、ノードＡを構成する。第３トランジスタＱn_3がオン状態からオフ状態になると、ノードＡは浮遊状態となる。第２トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。
【００７２】
図５５の（Ａ）を参照して説明したと同様に、一方の電圧供給線ＰＤには電圧Ｖdd0が印加され、他方の電圧供給線ＰＳには電圧Ｖss0が印加される。電圧Ｖdd0は、Ｖdd0＞（Ｖdd1＋Ｖth_12）を満たすように定められた所定の電圧である。即ち、基本的には、Ｖdd1＜Ｖdd0という関係を満たす電圧である。電圧Ｖss0は、トランジスタＱn_1のオン抵抗とトランジスタＱn_2の抵抗値の分圧により定まる電圧が（Ｖss1＋Ｖth_12）を越えないように定められた所定の電圧である。基本的にはＶss0≦Ｖss1の関係を満たす電圧である。
【００７３】
図４の（Ｂ）を参照して、図４の（Ａ）に示すインバータ回路１０の動作を説明する。図４の（Ｂ）は、入力信号ＩＮの電圧、ノードＡの電圧、接続部Ｂの電圧を模式的に示したタイミングチャートである。図４の（Ｂ）の期間Ｔ1，Ｔ3においてノードＡの電圧（電位）ＶA1，ＶA3がブートストラップ動作により（Ｖdd0＋Ｖth_2）を越えるように、否定論理構成部１１Ｃの構成、及び、電圧Ｖss0，Ｖdd0の値は設定されている。
【００７４】
更には、否定論理構成部１１Ｃの構成、及び、電圧Ｖss0，Ｖdd0の値は、以下の条件を満たすように設定されている。即ち、第３トランジスタＱn_3の閾値電圧をＶth_3と表すとき（以下の他の実施例においても同様である）、期間Ｔ2にあっては、ノードＡの電位ＶA2は（Ｖdd0−Ｖth_3）となる。期間Ｔ2における接続部Ｂの電圧ＶB2は、トランジスタＱn_1のオン抵抗の値とトランジスタＱn_2の抵抗値との分圧比によって定まる。電圧ＶB2が（Ｖss1＋Ｖth_12）を越えないように、否定論理構成部１１Ｃの構成、及び、電圧Ｖss0，Ｖdd0の値は設定されている。
【００７５】
従って、第１出力トランジスタＴＲn_11をオフ状態とする入力信号ＩＮが印加されたとき、出力電圧として第２電圧Ｖdd1が出力される。一方、第１出力トランジスタＴＲn_11をオン状態とする入力信号ＩＮが印加されたときには出力電圧として第１電圧Ｖss1が出力される。
【００７６】
尚、背景技術で説明したと同様に、否定論理構成部１１Ｃにおいても、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖdd0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図２の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１０はレベルシフタとしても動作する。
【００７７】
また、入力信号ＩＮのローレベルが電圧Ｖss0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図４の（Ｃ）に示すように、期間Ｔ1，Ｔ3において入力信号ＩＮがトランジスタＱn_1の閾値電圧Ｖth_1と第１出力トランジスタＴＲn_11の閾値電圧Ｖth_11を越えなければ、動作上支障を生ずることはない。
【００７８】
次いで、図５を参照して、否定論理構成部１１Ｄを備えたインバータ回路１０の構成を説明する。図５の（Ａ）は、実施例１に係るインバータ回路１０の回路図である。図５の（Ｂ）及び（Ｃ）は、図５の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【００７９】
否定論理構成部１１Ｄは、同一導電型の第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成されており、
第１トランジスタＱn_1においては、
（Ａ−１）ゲート電極は、否定論理構成部１１の入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタＱn_2の一方のソース／ドレイン領域に接続されており、否定論理構成部１１の出力側を構成し、
第２トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
第３トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
否定論理構成部１１は、更に、同一導電型の第４トランジスタＱn_4を備えており、
第３トランジスタＱn_3の他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
第４トランジスタＱn_4の一方のソース／ドレイン領域は、第２トランジスタＱn_2のゲート電極と第３トランジスタＱn_3の一方のソース／ドレイン領域とに接続されており、
第１トランジスタＱn_1の他方のソース／ドレイン領域及び第４トランジスタＱn_4の他方のソース／ドレイン領域は、他方の電圧供給線ＰＳに接続されており、
第４トランジスタＱn_4のゲート電極には入力信号ＩＮが印加される。
【００８０】
否定論理構成部１１Ｄは、図４の（Ａ）に示すブートストラップ動作を利用した否定論理構成部１１Ｃに対し、ノードＡに接続された第４トランジスタＱn_4が追加された構成である。図５の（Ｂ）に示すタイミングチャートは、図４の（Ｂ）に示すタイミングチャートと対応する。また、図５の（Ｃ）に示すタイミングチャートは、図４の（Ｃ）に示すタイミングチャートと対応する。
【００８１】
図４の（Ａ）を参照して説明したと同様に、一方の電圧供給線ＰＤには電圧Ｖdd0が印加され、他方の電圧供給線ＰＳには電圧Ｖss0が印加される。電圧Ｖdd0は、Ｖdd0＞（Ｖdd1＋Ｖth_12）を満たすように定められた所定の電圧である。即ち、基本的には、Ｖdd1＜Ｖdd0という関係を満たす電圧である。電圧Ｖss0は、トランジスタＱn_1のオン抵抗とトランジスタＱn_2の抵抗値の分圧により定まる電圧が（Ｖss1＋Ｖth_12）を越えないように定められた所定の電圧である。基本的にはＶss0≦Ｖss1の関係を満たす電圧である。
【００８２】
図４の（Ａ）に示す否定論理構成部１１Ｃにあっては、期間Ｔ2においてノードＡの電位ＶA2は（Ｖdd0−Ｖth_3）であり、接続部Ｂの電圧ＶB2の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極に（Ｖdd0−Ｖth_3）が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。これに対し、図５の（Ａ）に示す否定論理構成部１１Ｄにあっては、第１トランジスタＱn_1をオン状態とする入力信号ＩＮが印加された状態において、第４トランジスタＱn_4もオン状態となる。従って、図５の（Ｂ）に示すように、期間Ｔ2において、上記ノードＡの電位ＶA2は、（Ｖdd0−Ｖth_3）から他方の電圧供給線ＰＳの電位Ｖss0側に近づく。
【００８３】
電圧ＶB2の値は第１トランジスタＱn_1のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態の第２トランジスタＱn_2の抵抗値との分圧比によって定まる。従って、期間Ｔ2における接続部Ｂの電圧ＶB2の値をよりＶss0に近づけることができる。これにより、否定論理構成部１１Ｄの貫通電流をより小さくすることができるし、図４の（Ａ）に示す構成よりも、電圧Ｖss0と電圧Ｖss1の差を小さく設定することができるといった利点を有する。
【００８４】
上述した点が相違する他、インバータ回路１０の動作は図４の（Ａ）乃至（Ｃ）を参照して説明したと同様である。否定論理構成部１１Ｄにおいても、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖdd0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図５の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１０はレベルシフタとしても動作する。
【００８５】
また、入力信号ＩＮのローレベルが電圧Ｖss0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図５の（Ｃ）に示すように、期間Ｔ1，Ｔ3において入力信号ＩＮがトランジスタＱn_1の閾値電圧Ｖth_1、トランジスタＱn_4の閾値電圧Ｖth_4（図示せず）、及び、第１出力トランジスタＴＲn_11の閾値電圧Ｖth_11を越えなければ、動作上支障を生ずることはない。
【００８６】
次いで、図６、図７の（Ａ）及び（Ｂ）を参照して、否定論理構成部１１Ｅを備えたインバータ回路１０の構成を説明する。図６は、実施例１に係るインバータ回路１０の回路図である。図７の（Ａ）及び（Ｂ）は、図６に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【００８７】
否定論理構成部１１Ｅは、同一導電型の第１トランジスタＱn_1、第２トランジスタＱn_2、及び、第３トランジスタＱn_3から構成されており、
第１トランジスタＱn_1においては、
（Ａ−１）ゲート電極は、否定論理構成部１１Ｅの入力側を構成し、
（Ａ−２）一方のソース／ドレイン領域は、第２トランジスタＱn_2の一方のソース／ドレイン領域に接続されており、否定論理構成部１１Ｅの出力側を構成し、
第２トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
（Ｂ−２）ゲート電極は、第３トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
第３トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されており、
否定論理構成部１１Ｅは、更に、同一導電型の第４トランジスタＱn_4を備えており、
第３トランジスタＱn_3の他方のソース／ドレイン領域は第４トランジスタＱn_4の一方のソース／ドレイン領域に接続されており、
第４トランジスタＱn_4のゲート電極は第４トランジスタＱn_4の他方のソース／ドレイン領域に接続されており、
第４トランジスタＱn_4の他方のソース／ドレイン領域は一方の電圧供給線ＰＤに接続されており、
第１トランジスタＱn_1の他方のソース／ドレイン領域は他方の電圧供給線ＰＳに接続されている。
【００８８】
否定論理構成部１１Ｅは、図４の（Ａ）に示すブートストラップ動作を利用した否定論理構成部１１Ｃに対し、第３トランジスタＱn_3に第４トランジスタＱn_4が直列に接続された構成である。図７の（Ａ）に示すタイミングチャートは、図４の（Ｂ）に示すタイミングチャートと対応する。また、図７の（Ｂ）に示すタイミングチャートは、図４の（Ｃ）に示すタイミングチャートと対応する。
【００８９】
図４の（Ａ）を参照して説明したと同様に、一方の電圧供給線ＰＤには電圧Ｖdd0が印加され、他方の電圧供給線ＰＳには電圧Ｖss0が印加される。電圧Ｖdd0は、Ｖdd0＞（Ｖdd1＋Ｖth_12）を満たすように定められた所定の電圧である。即ち、基本的には、Ｖdd1＜Ｖdd0という関係を満たす電圧である。電圧Ｖss0は、トランジスタＱn_1のオン抵抗とトランジスタＱn_2の抵抗値の分圧により定まる電圧が（Ｖss1＋Ｖth_12）を越えないように定められた所定の電圧である。基本的にはＶss0≦Ｖss1の関係を満たす電圧である。
【００９０】
図４の（Ａ）に示す否定論理構成部１１Ｃにあっては、期間Ｔ2においてノードＡの電位ＶA2は（Ｖdd0−Ｖth_3）であり、接続部Ｂの電圧ＶB2の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極に（Ｖdd0−Ｖth_3）が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。これに対し、図６に示す否定論理構成部１１Ｅにあっては、ダイオード接続された第４トランジスタＱn_4が、第３トランジスタＱn_3に直列に接続された構成となる。従って、第４トランジスタＱn_4の閾値電圧をＶth_4と表せば、ハイレベルの入力信号ＩＮが印加された状態にあっては、上記ノードＡの電位は(Ｖdd0−Ｖth_3−Ｖth_4）となり、第４トランジスタＱn_4の閾値電圧Ｖth_4分だけ他方の電圧供給線ＰＳの電位Ｖss0側に近づく。
【００９１】
電圧ＶB2の値は第１トランジスタＱn_1のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態の第２トランジスタＱn_2の抵抗値との分圧比によって定まる。従って、期間Ｔ2における接続部Ｂの電圧ＶB2の値をよりＶss0に近づけることができる。これにより、否定論理構成部１１Ｅの貫通電流をより小さくすることができるし、図４の（Ａ）に示す構成よりも、電圧Ｖss0と電圧Ｖss1の差を小さく設定することができるといった利点を有する。
【００９２】
上述した点が相違する他、インバータ回路１０の動作は図４の（Ａ）乃至（Ｃ）を参照して説明したと同様である。否定論理構成部１１Ｅにおいても、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖdd0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図７の（Ｂ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１０はレベルシフタとしても動作する。
【００９３】
また、入力信号ＩＮのローレベルが電圧Ｖss0に至らない場合であっても、インバータ回路１０は動作する。具体的には、図７の（Ｂ）に示すように、期間Ｔ1，Ｔ3において入力信号ＩＮがトランジスタＱn_1の閾値電圧Ｖth_1と第１出力トランジスタＴＲn_11の閾値電圧Ｖth_11を越えなければ、動作上支障を生ずることはない。
【００９４】
図７の（Ａ）の期間Ｔ2においてノードＡの電位を低下させる方法として、設計的に第３トランジスタＱn_3の閾値電圧を大きくするという手段もとり得るが、トランジスタの製造上必ずしも容易であるとはいえない。上述した構成によれば、単にダイオード接続されたトランジスタを追加するといった簡便な手段により、ノードＡの電位を低下させることができる。尚、場合によっては、更にダイオード接続されたトランジスタを追加した構成とすることもできる。
【実施例２】
【００９５】
実施例２も、本発明のインバータ回路に関する。図８の（Ａ）は、実施例２に係るインバータ回路２０の回路図である。図８の（Ｂ）は、図８の（Ａ）に示すインバータ回路２０の動作を説明するための模式的なタイミングチャートである。
【００９６】
実施例２のインバータ回路２０も、同一導電型のトランジスタから成るインバータ回路であって、インバータ回路２０は否定論理構成部１１と出力回路部２２とから構成されている。出力回路部２２は同一導電型の２つのトランジスタから構成されている。出力回路部２２を構成する２つのトランジスタを、第１出力トランジスタＴＲn_11、及び、第２出力トランジスタＴＲn_12と表すとき、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とは接続されている。第２出力トランジスタＴＲn_12のゲート電極は、否定論理構成部１１の出力側に接続されている。第１出力トランジスタＴＲn_11の他方のソース／ドレイン領域には第１電圧Ｖss1が印加され、第２出力トランジスタＴＲn_12の他方のソース／ドレイン領域には第２電圧Ｖdd1が印加され、第１出力トランジスタＴＲn_11のゲート電極、及び、否定論理構成部１１の入力側には、入力信号ＩＮが印加される。第２出力トランジスタＴＲn_12のゲート電極と否定論理構成部１１の出力側の接続部を符号Ｂで示す。
【００９７】
実施例１において説明したと同様に、否定論理構成部１１は種々の構成をとり得る。否定論理構成部１１（符号１１Ａ乃至１１Ｅ）の構成及び動作は、実施例１において説明したと同様であるので、説明を省略する。
【００９８】
実施例２のインバータ回路２０にあっては、出力回路部２２は、更に、同一導電型の２つのトランジスタを備えている。これら２つのトランジスタを、第３出力トランジスタＴＲn_23、及び、第４出力トランジスタＴＲn_24と表すとき、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とは接続されている。第４出力トランジスタＴＲn_24のゲート電極は、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とに接続されている。第３出力トランジスタＴＲn_23の他方のソース／ドレイン領域には第１電圧Ｖss1が印加され、第４出力トランジスタＴＲn_24の他方のソース／ドレイン領域には第２電圧Ｖdd1が印加される。第３出力トランジスタＴＲn_23のゲート電極には入力信号ＩＮが印加される。第１出力トランジスタＴＲn_11及び第３出力トランジスタＴＲn_23をオフ状態とする入力信号ＩＮが印加されたとき、第４出力トランジスタＴＲn_24のゲート電極には、ブートストラップ動作により第４出力トランジスタＴＲn_24のオン状態を維持するのに足りる電圧が印加される。第１出力トランジスタＴＲn_11及び第３出力トランジスタＴＲn_23をオン状態とする入力信号ＩＮが印加されたとき、第４出力トランジスタＴＲn_24のゲート電極には、第４出力トランジスタＴＲn_24のオフ状態を維持するのに足りる電圧が印加される。出力信号ＯＵＴは、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から出力される。
【００９９】
尚、第４出力トランジスタＴＲn_24のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃap2が接続されている。第４出力トランジスタＴＲn_24のゲート電極と、第１出力トランジスタＴＲn_11一方のソース／ドレイン領域及び第２出力トランジスタＴＲn_12一方のソース／ドレイン領域との接続部を符号Ｃで表す。
【０１００】
図８の（Ｂ）は、入力信号ＩＮの電圧、接続部Ｂの電圧、接続部Ｃの電圧、出力信号ＯＵＴの電圧を模式的に示したタイミングチャートである。第４出力トランジスタＴＲn_24の閾値電圧をＶth_24と表す。図８の（Ｂ）の期間Ｔ1，Ｔ3において接続部Ｃの電圧（電位）ＶC1，ＶC3がブートストラップ動作により（Ｖdd1＋Ｖth_24）を越えるように、出力回路部２２は構成されている。
【０１０１】
従って、図８の（Ｂ）の期間Ｔ1，Ｔ3においては、出力電圧ＶOUT1，ＶOUT3として第２電圧Ｖdd1が出力される。一方、図８の（Ｂ）の期間Ｔ2において、第１出力トランジスタＴＲn_11及び第３出力トランジスタＴＲn_23をオン状態とする入力信号ＩＮが印加されたときには出力電圧ＶOUT2として第１電圧Ｖss1が出力される。これにより、第１電圧Ｖss1と第２電圧Ｖdd1とを出力電圧とする出力信号ＯＵＴを出力することができる。
【０１０２】
実施例２のインバータ回路２０にあっては、否定論理構成部１１の出力側から第２出力トランジスタＴＲn_12のオン状態を維持するのに足りる電圧を印加する必要がない。従って、否定論理構成部１１を動作させる電圧（より具体的には、電圧Ｖss0，Ｖdd0）の設定条件が緩和され、電源電圧の共通化に適するといった利点を有する。
【実施例３】
【０１０３】
実施例３も、本発明のインバータ回路に関する。図９は、実施例３に係るインバータ回路３０の回路図である。
【０１０４】
実施例３のインバータ回路３０も、同一導電型のトランジスタから成るインバータ回路であって、インバータ回路３０は否定論理構成部１１と出力回路部３２とから構成されている。出力回路部３２は、図８の（Ａ）を参照して説明した出力回路部２２に、更に、同一導電型の２つのトランジスタを加えた構成である。
【０１０５】
即ち、出力回路部３２は、更に、同一導電型の２つのトランジスタを備えており、これら２つのトランジスタを、第５出力トランジスタＴＲn_35、及び、第６出力トランジスタＴＲn_36と表すとき、第５出力トランジスタＴＲn_35の一方のソース／ドレイン領域と第６出力トランジスタの一方のソース／ドレイン領域とは接続されている。第６出力トランジスタＴＲn_36のゲート電極は、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とに接続されている。第５出力トランジスタＴＲn_35の他方のソース／ドレイン領域には第３電圧Ｖss2が印加される。第６出力トランジスタＴＲn_36の他方のソース／ドレイン領域には第４電圧Ｖdd2が印加される。第５出力トランジスタＴＲn_35のゲート電極には入力信号ＩＮが印加される。第１出力トランジスタＴＲn_11、第３出力トランジスタＴＲn_23、及び、第５出力トランジスタＴＲn_35をオフ状態とする入力信号ＩＮが印加されたとき、第６出力トランジスタＴＲn_36のゲート電極には、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から第６出力トランジスタＴＲn_36のオン状態を維持するのに足りる電圧が印加される。第１出力トランジスタＴＲn_11、第３出力トランジスタＴＲn_23、及び、第５出力トランジスタＴＲn_35をオン状態とする入力信号ＩＮが印加されたとき、第６出力トランジスタＴＲn_36のゲート電極には、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から第６出力トランジスタＴＲn_36のオフ状態を維持するのに足りる電圧が印加される。出力信号ＯＵＴは、第５出力トランジスタＴＲn_35の一方のソース／ドレイン領域と第６出力トランジスタＴＲn_36の一方のソース／ドレイン領域との接続部から出力される。
【０１０６】
実施例１において説明したと同様に、否定論理構成部１１は種々の構成をとり得る。否定論理構成部１１（符号１１Ａ乃至１１Ｅ）の構成及び動作は、実施例１において説明したと同様であるので、説明を省略する。
【０１０７】
インバータ回路３０において、第５出力トランジスタＴＲn_35と第６出力トランジスタＴＲn_36を除いた部分の構成及び動作は、図８の（Ａ）を参照して説明したインバータ回路２０の構成及び動作と同様であるので、説明省略する。第６出力トランジスタＴＲn_36の閾値電圧をＶth_36と表すとき、電圧Ｖdd2は、Ｖdd1＞（Ｖdd2＋Ｖth_36）を満たすように定められた所定の電圧である。即ち、基本的には、Ｖdd2＜Ｖdd1という関係を満たす電圧である。電圧Ｖss2は、基本的にはＶss0≦Ｖss1≦Ｖss2の関係を満たす電圧である。
【０１０８】
上述した構成のインバータ回路３０にあっては、第１出力トランジスタＴＲn_11、第３出力トランジスタＴＲn_23、及び、第５出力トランジスタＴＲn_35をオン状態とする入力信号ＩＮが印加されたとき、第６出力トランジスタＴＲn_36のゲート電極には、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から第６出力トランジスタＴＲn_36のオフ状態を維持するのに足りる電圧が印加され、出力電圧として第３電圧Ｖss2が出力される。一方、第１出力トランジスタＴＲn_11、第３出力トランジスタＴＲn_23、及び、第５出力トランジスタＴＲn_35をオフ状態とする入力信号ＩＮが印加されたときには出力電圧として第４電圧Ｖdd2が出力される。第３電圧Ｖss2と第４電圧Ｖdd2との幅を、第１電圧Ｖss1と第２電圧Ｖdd1との幅よりも小さく設定することにより、インバータ回路の動作における信頼性の向上を図ることができる。換言すれば、トランジスタの特性ばらつきによる誤動作が発生し難いインバータ回路を構成することができる。
【実施例４】
【０１０９】
実施例４は、本発明のシフトレジスタ回路に関する。図１０は、実施例４に係るシフトレジスタ回路４０の模式的な回路図である。図１１は、図１０に示すシフトレジスタ回路４０の模式的なタイミングチャートである。
【０１１０】
以下、シフトレジスタ回路４０の各段目を構成するシフトレジスタ回路４１の構成及び動作について説明する。先ず、発明の理解を助けるため、トランスファゲート部とバッファ回路を用いた回路の基本的な動作を説明する。図１２の（Ａ）は、トランスファゲート部とバッファ回路とから構成された回路の模式的な回路図を示す。図１２の（Ｂ）は、図１２の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。尚、図１２の（Ａ）のトランスファゲート部とバッファ回路とは、それぞれ理想的な動作をするものとして説明する。
【０１１１】
図１２の（Ｂ）に示す入力信号ＩＮをトランスファゲート部の一端に印加し、トランスファゲート部の他端をバッファ回路の入力側に接続する。そして、トランスファゲート部を図１２の（Ｂ）に示すクロック信号ＣＫで制御すると、バッファ回路の出力として、図１２の（Ｂ）のＯＵＴに示す波形が得られる。即ち、入力信号ＩＮがシフトした出力波形が得られる。尚、図１２の（Ｃ）に示すように、インバータ回路から構成したラッチ部が付加された構成であってもよい。
【０１１２】
実施例４のシフトレジスタ回路４１は、上述したトランスファゲート部をトランジスタから構成し、バッファ回路を２つのインバータ回路部から構成した。図１３の（Ａ）は、実施例４のシフトレジスタ回路４１の模式的な回路図である。図１３の（Ｂ）は、シフトレジスタ回路４１の動作を説明するための模式的なタイミングチャートである。以下、図を参照して説明する。
【０１１３】
シフトレジスタ回路４１は、同一導電型（実施例４においてはｎチャネル型）のトランジスタから構成されたシフトレジスタ回路であって、トランスファゲート部４２とバッファ回路４３とから成る。トランスファゲート部４２は同一導電型（ｎチャネル型）のトランジスタＱn_40から構成されており、該トランジスタＱn_40にあっては、
（ａ−１）一方のソース／ドレイン領域には入力信号ＩＮが印加され、
（ａ−２）ゲート電極にはクロック信号ＣＫが印加され、
バッファ回路４３は、第１インバータ回路部４３Ａと第２インバータ回路部４３Ｂとから構成されており、
（ｂ−１）第１インバータ回路部４３Ａは、トランスファゲート部４２を構成するトランジスタＱn_40の他方のソース／ドレイン領域に接続されており、
（ｂ−２）第１インバータ回路部４３Ａの出力信号が第２インバータ回路部４３Ｂの入力信号として印加され、
（ｂ−３）第２インバータ回路部４３Ｂの出力部はバッファ回路４３の出力部を構成し、
第１インバータ回路部４３Ａは、同一導電型のトランジスタから成るインバータ回路部である。
【０１１４】
第１インバータ回路部４３Ａは否定論理構成部と出力回路部とから構成されている。出力回路部は同一導電型の２つのトランジスタから構成されており、出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されている。第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されている。第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加される。第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加される。第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、クロック信号ＣＫに応じて入力信号ＩＮが印加される。
【０１１５】
より具体的には、図１３の（Ａ）に示すシフトレジスタ回路４１にあっては、第１インバータ回路部４３Ａは、実施例１において説明したインバータ回路１０、実施例２において説明したインバータ回路２０、実施例３において説明したインバータ回路３０のいずれかから成る。また、第２インバータ回路部４３Ｂも、実施例１において説明したインバータ回路１０、実施例２において説明したインバータ回路２０、実施例３において説明したインバータ回路３０のいずれかから成る。従って、第１インバータ回路部４３Ａ及び第２インバータ回路部４３Ｂの構成や動作についての説明は省略する。尚、図示の都合上、図１３の（Ａ）においては、第１インバータ回路部４３Ａ、第２インバータ回路部４３Ａの動作用の電圧をＶss、Ｖddとして示した。符号Ｐ1は、トランスファゲート部４２を構成するトランジスタＱn_40の他方のソース／ドレイン領域と第１インバータ回路部４３Ａとの接続部を示す。符号Ｐ2は、第１インバータ回路部４３Ａと第２インバータ回路部４３Ｂとの接続部を示す。
【０１１６】
第１インバータ回路部４３Ａには、クロック信号ＣＫに応じて入力信号ＩＮが印加される。第１インバータ回路部４３Ａの出力信号が第２インバータ回路部４３Ｂの入力信号として印加される。
【０１１７】
図１３の（Ｂ）を参照してシフトレジスタ回路４１の動作を説明する。尚、説明の便宜上、実施例４の説明においては、入力信号及び出力信号のハイレベルは電圧Ｖdd、ローレベルは電圧Ｖssであるとして説明する。また、トランスファゲート部４２を構成するトランジスタＱn_40の閾値電圧をＶth_40と表す。
【０１１８】
期間Ｔ3においては、入力信号ＩＮ及びクロック信号ＣＫが共にハイレベル（Ｖdd）であるので接続部Ｐ1の電位はハイレベルに向かって上昇するが、トランジスタＱn_40の閾値電圧Ｖth_40の影響を受ける。従って、期間Ｔ3においては、接続部Ｐ1の電位は完全なハイレベルには至らない。
【０１１９】
しかしながら、実施例１等において説明したように、入力信号ＩＮが完全なハイレベルに至らない場合であってもインバータ回路１０，２０，３０は動作する。従って、第１インバータ回路部４３Ａは支障なく動作しローレベル（Ｖss）或いはこれに近い電圧を出力し、これが第２インバータ回路部４３Ｂの入力信号として印加される。これにより、何ら支障を生ずることなく、第２インバータ回路部４３Ｂから出力信号ＯＵＴが出力される。シフトレジスタ回路４１の動作は上述したと同様である。
【０１２０】
尚、図１２の（Ｃ）を参照して説明したが、ラッチ部を設けたシフトレジスタ回路とすることもできる。図１４は、ラッチ部４４を設けた構成のシフトレジスタ回路４１の模式的な回路図である。図１４においては、ラッチ部４４を実施例１のインバータ回路１０、実施例２のインバータ回路２０、実施例３のインバータ回路３０を適宜組み合わせて構成した例を示した。尚、場合によっては、ラッチ部４４を背景技術において説明したインバータ回路から構成することもできる。
【実施例５】
【０１２１】
実施例５は、本発明の否定論理和回路に関する。図１５は、実施例５に係る否定論理和回路５０の模式的な回路図である。
【０１２２】
否定論理和回路５０は、実施例１のインバータ回路１０にトランジスタを追加して構成した否定論理和回路である。否定論理和回路５０は、同一導電型（実施例５においてはｎチャネル型）トランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理和回路である。
【０１２３】
否定論理和回路５０は否定論理和構成部５１と出力回路部５２とから構成されている。尚、否定論理和構成部５１は実施例１において説明した否定論理構成部１１にトランジスタを追加した構成である。否定論理和構成部５１の詳細については後述する。
【０１２４】
実施例１において説明したと同様に、出力回路部５２は同一導電型の２つのトランジスタから構成されており、出力回路部５２を構成する２つのトランジスタを、第１出力トランジスタＴＲn_11、及び、第２出力トランジスタＴＲn_12と表すとき、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とは接続されている。第２出力トランジスタＴＲn_12のゲート電極は、否定論理和構成部５１の出力側に接続されている。
【０１２５】
否定論理和回路５０は、更に、同一導電型のトランジスタＴＲn_51を備えている。該トランジスタＴＲn_51にあっては、一方のソース／ドレイン領域は、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とに接続されており、他方のソース／ドレイン領域には第１電圧Ｖss1が印加され、ゲート電極には第２入力信号ＩＮ2が印加される。第１出力トランジスタＴＲn_11の他方のソース／ドレイン領域には第１電圧Ｖss1が印加される。第２出力トランジスタＴＲn_12の他方のソース／ドレイン領域には第２電圧Ｖdd1が印加される。否定論理和構成部５１には第１入力信号ＩＮ1及び第２入力信号ＩＮ2が印加される。第１出力トランジスタＴＲn_11のゲート電極には第１入力信号ＩＮ1が印加される。出力信号ＯＵＴは、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域との接続部から出力される。
【０１２６】
実施例１において、図１に示す否定論理構成部１１が種々の構成をとり得ることを説明した。実施例５においても、否定論理和構成部５１として５種の構成（符号５１Ａ乃至５１Ｅを付して表す）について説明する。
【０１２７】
図１６は、図２の（Ａ）を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理和回路５０である。否定論理和構成部５１Ａは、図２の（Ａ）に示す否定論理構成部１１Ａに同一導電型のトランジスタＱn_51を加えた構成である。トランジスタＱn_51はトランジスタＱn_1と並列に接続されている。トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_51のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路５０の動作は回路構成から明らかであるので説明を省略する。
【０１２８】
図１７は、図３を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理和回路５０である。否定論理和構成部５１Ｂは、図３に示す否定論理構成部１１Ｂに同一導電型のトランジスタＱn_51を加えた構成である。トランジスタＱn_51はトランジスタＱn_1と並列に接続されている。トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_51のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路５０の動作は回路構成から明らかであるので説明を省略する。
【０１２９】
図１８は、図４の（Ａ）を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理和回路５０である。否定論理和構成部５１Ｃは、図４の（Ａ）に示す否定論理構成部１１Ｃに同一導電型のトランジスタＱn_51を加えた構成である。トランジスタＱn_51はトランジスタＱn_1と並列に接続されている。トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_51のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路５０の動作は回路構成から明らかであるので説明を省略する。
【０１３０】
図１９は、図５の（Ａ）を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理和回路５０である。否定論理和構成部５１Ｄは、図５の（Ａ）に示す否定論理構成部１１Ｄに同一導電型のトランジスタＱn_51、トランジスタＱn_52を加えた構成である。トランジスタＱn_51はトランジスタＱn_1と並列に接続されており、トランジスタＱn_52はトランジスタＱn_4と並列に接続されている。トランジスタＱn_1のゲート電極及びトランジスタＱn_4のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_51のゲート電極及びトランジスタＱn_52のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路５０の動作は回路構成から明らかであるので説明を省略する。
【０１３１】
図２０は、図６を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理和回路５０である。否定論理和構成部５１Ｅは、図６に示す否定論理構成部１１Ｅに同一導電型のトランジスタＱn_51を加えた構成である。トランジスタＱn_51はトランジスタＱn_1と並列に接続されている。トランジスタＱn_1のゲート電極及びトランジスタＱn_4のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_51のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路５０の動作は回路構成から明らかであるので説明を省略する。
【実施例６】
【０１３２】
実施例６も、本発明の否定論理和回路に関する。図２１は、実施例６に係る否定論理和回路６０の模式的な回路図である。
【０１３３】
否定論理和回路６０は、実施例２のインバータ回路２０にトランジスタを追加して構成した否定論理和回路である。否定論理和回路６０は、同一導電型（実施例６においてはｎチャネル型）トランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理和回路である。
【０１３４】
否定論理和回路６０は否定論理和構成部５１と出力回路部６２とから構成されている。尚、否定論理和構成部５１（５１Ａ乃至５１Ｅ）は、実施例５において説明したと同様であるので説明を省略する。
【０１３５】
出力回路部６２のうち、第１出力トランジスタＴＲn_11、第２出力トランジスタＴＲn_12、第３出力トランジスタＴＲn_23、及び、第４出力トランジスタＴＲn_24、並びに、ブートストラップ容量としての容量部Ｃap2から成る回路部の構成は、図８の（Ａ）に示す出力回路部２２と同様の構成であるので、説明を省略する。
【０１３６】
否定論理和回路５０は、更に、同一導電型のトランジスタＴＲn_51、トランジスタＴＲn_61を少なくとも備えている。トランジスタＴＲn_51の接続は、実施例５において説明したと同様である。トランジスタＴＲn_61の一方のソース／ドレイン領域は、第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とに接続されている。トランジスタＴＲn_61の他方のソース／ドレイン領域には、第１電圧Ｖss1が印加される。
【０１３７】
第１出力トランジスタＴＲn_11のゲート電極及び第３出力トランジスタＴＲn_23のゲート電極には第１入力信号ＩＮ1が印加される。トランジスタＴＲn_51のゲート電極及びトランジスタＴＲn_61のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路６０の動作は回路構成から明らかであるので説明を省略する。
【実施例７】
【０１３８】
実施例７も、本発明の否定論理和回路に関する。図２２は、実施例７に係る否定論理和回路７０の模式的な回路図である。
【０１３９】
否定論理和回路７０は、実施例３のインバータ回路３０にトランジスタを追加して構成した否定論理和回路である。否定論理和回路７０は、同一導電型（実施例７においてはｎチャネル型）トランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理和回路である。
【０１４０】
否定論理和回路７０は否定論理和構成部５１と出力回路部７２とから構成されている。尚、否定論理和構成部５１（５１Ａ乃至５１Ｅ）は、実施例５において説明したと同様であるので説明を省略する。
【０１４１】
出力回路部７２のうち、第１出力トランジスタＴＲn_11、第２出力トランジスタＴＲn_12、第３出力トランジスタＴＲn_23、第４出力トランジスタＴＲn_24、第５出力トランジスタＴＲn_35、第６出力トランジスタＴＲn_36、並びに、ブートストラップ容量としての容量部Ｃap2から成る回路部の構成は、図９に示す出力回路部３２と同様の構成であるので、説明を省略する。
【０１４２】
否定論理和回路７０は、更に、同一導電型のトランジスタＴＲn_51、トランジスタＴＲn_61、及び、トランジスタＴＲn_71を少なくとも備えている。トランジスタＴＲn_51の接続は、実施例５において説明したと同様である。トランジスタＴＲn_61の接続は、実施例６において説明したと同様である。トランジスタＴＲn_71の一方のソース／ドレイン領域は、第５出力トランジスタＴＲn_35の一方のソース／ドレイン領域と第６出力トランジスタＴＲn_36の一方のソース／ドレイン領域とに接続されている。トランジスタＴＲn_71の他方のソース／ドレイン領域には、第３電圧Ｖss2が印加される。
【０１４３】
第１出力トランジスタＴＲn_11のゲート電極、第３出力トランジスタＴＲn_23のゲート電極、及び、第５出力トランジスタＴＲn_35のゲート電極には第１入力信号ＩＮ1が印加される。トランジスタＴＲn_51のゲート電極、トランジスタＴＲn_61のゲート電極、トランジスタＴＲn_71のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理和回路７０の動作は回路構成から明らかであるので説明を省略する。
【実施例８】
【０１４４】
実施例８は、本発明の否定論理積回路に関する。図２３は、実施例８に係る否定論理積回路８０の模式的な回路図である。
【０１４５】
否定論理積回路８０は、実施例１のインバータ回路１０にトランジスタを追加して構成した否定論理積回路である。否定論理積回路８０は、同一導電型（実施例８においてはｎチャネル型）トランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理積回路である。
【０１４６】
否定論理積回路８０は否定論理積構成部８１と出力回路部８２とから構成されている。尚、否定論理積構成部８１は実施例１において説明した否定論理構成部１１にトランジスタを追加した構成である。否定論理積構成部８１の詳細については後述する。
【０１４７】
実施例１において説明したと同様に、出力回路部８２は同一導電型の２つのトランジスタから構成されており、出力回路部８２を構成する２つのトランジスタを、第１出力トランジスタＴＲn_11、及び、第２出力トランジスタＴＲn_12と表すとき、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とは接続されている。第２出力トランジスタＴＲn_12のゲート電極は、否定論理積構成部の出力側に接続されている。
【０１４８】
否定論理積回路８０は、更に、同一導電型のトランジスタＴＲn_81を備えている。該トランジスタＴＲn_81にあっては、一方のソース／ドレイン領域は第１出力トランジスタＴＲn_11の他方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域には第１電圧Ｖss1が印加され、ゲート電極には第２入力信号ＩＮ2が印加される。第２出力トランジスタＴＲn_12の他方のソース／ドレイン領域には第２電圧Ｖdd1が印加される。否定論理積構成部８１には第１入力信号ＩＮ1及び第２入力信号ＩＮ2が印加される。第１出力トランジスタＴＲn_11のゲート電極には第１入力信号ＩＮ1が印加される。出力信号ＯＵＴは、第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域との接続部から出力される。
【０１４９】
実施例１において、図１に示す否定論理構成部１１が種々の構成をとり得ることを説明した。実施例８においても、否定論理積構成部８１として５種の構成（符号８１Ａ乃至８１Ｅを付して表す）について説明する。
【０１５０】
図２４は、図２の（Ａ）を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理積回路８０である。否定論理積構成部８１Ａは、図２の（Ａ）に示す否定論理構成部１１Ａに同一導電型のトランジスタＱn_81を加えた構成である。トランジスタＱn_81はトランジスタＱn_1と直列に接続されている。トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_81のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路８０の動作は回路構成から明らかであるので説明を省略する。
【０１５１】
図２５は、図３を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理積回路８０である。否定論理積構成部８１Ｂは、図３に示す否定論理構成部１１Ｂに同一導電型のトランジスタＱn_81を加えた構成である。トランジスタＱn_81はトランジスタＱn_1と直列に接続されている。トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_81のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路８０の動作は回路構成から明らかであるので説明を省略する。
【０１５２】
図２６は、図４の（Ａ）を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理積回路８０である。否定論理積構成部８１Ｃは、図４の（Ａ）に示す否定論理構成部１１Ｃに同一導電型のトランジスタＱn_81を加えた構成である。トランジスタＱn_81はトランジスタＱn_1と直列に接続されている。トランジスタＱn_1のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_81のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路８０の動作は回路構成から明らかであるので説明を省略する。
【０１５３】
図２７は、図５の（Ａ）を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理積回路８０である。否定論理積構成部８１Ｄは、図５の（Ａ）に示す否定論理構成部１１Ｄに同一導電型のトランジスタＱn_81、トランジスタＱn_82を加えた構成である。トランジスタＱn_81はトランジスタＱn_1と直列に接続されており、トランジスタＱn_82はトランジスタＱn_4と直列に接続されている。トランジスタＱn_1のゲート電極及びトランジスタＱn_4のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_81のゲート電極及びトランジスタＱn_82のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路８０の動作は回路構成から明らかであるので説明を省略する。
【０１５４】
図２８は、図６を参照して説明したインバータ回路１０にトランジスタを追加して構成した否定論理積回路８０である。否定論理積構成部８１Ｅは、図６に示す否定論理構成部１１Ｅに同一導電型のトランジスタＱn_81を加えた構成である。トランジスタＱn_81はトランジスタＱn_1と直列に接続されている。トランジスタＱn_1のゲート電極及びトランジスタＱn_4のゲート電極には第１入力信号ＩＮ1が印加され、トランジスタＱn_81のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路８０の動作は回路構成から明らかであるので説明を省略する。
【実施例９】
【０１５５】
実施例９も、本発明の否定論理積回路に関する。図２９は、実施例９に係る否定論理積回路９０の模式的な回路図である。
【０１５６】
否定論理積回路９０は、実施例２のインバータ回路２０にトランジスタを追加して構成した否定論理積回路である。否定論理積回路９０は、同一導電型（実施例９においてはｎチャネル型）トランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理積回路である。
【０１５７】
否定論理積回路９０は否定論理積構成部８１と出力回路部９２とから構成されている。尚、否定論理積構成部８１（８１Ａ乃至８１Ｅ）は、実施例８において説明したと同様であるので説明を省略する。
【０１５８】
出力回路部９２のうち、第１出力トランジスタＴＲn_11、第２出力トランジスタＴＲn_12、第３出力トランジスタＴＲn_23、及び、第４出力トランジスタＴＲn_24、並びに、ブートストラップ容量としての容量部Ｃap2から成る回路部の構成は、図８の（Ａ）に示す出力回路部２２と同様の構成であるので、説明を省略する。
【０１５９】
否定論理積回路９０は、更に、同一導電型のトランジスタＴＲn_81、トランジスタＴＲn_91を少なくとも備えている。トランジスタＴＲn_81の接続は、実施例８において説明したと同様である。トランジスタＴＲn_91にあっては、一方のソース／ドレイン領域は、第３出力トランジスタＴＲn_23の他方のソース／ドレイン領域に接続され、他方のソース／ドレイン領域には第１電圧Ｖss1が印加される。
【０１６０】
第１出力トランジスタＴＲn_11のゲート電極及び第３出力トランジスタＴＲn_23のゲート電極には第１入力信号ＩＮ1が印加される。トランジスタＴＲn_81のゲート電極及びトランジスタＴＲn_91のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路９０の動作は回路構成から明らかであるので説明を省略する。
【実施例１０】
【０１６１】
実施例１０も、本発明の否定論理積回路に関する。図３０は、実施例１０に係る否定論理積回路１００の模式的な回路図である。
【０１６２】
否定論理積回路１００は、実施例３のインバータ回路３０にトランジスタを追加して構成した否定論理積回路である。否定論理積回路１００は、同一導電型（実施例１０においてはｎチャネル型）トランジスタから構成され、少なくとも第１入力信号ＩＮ1と第２入力信号ＩＮ2とが印加される否定論理積回路である。
【０１６３】
否定論理積回路１００は否定論理積構成部８１と出力回路部１０２とから構成されている。尚、否定論理積構成部８１（８１Ａ乃至８１Ｅ）は、実施例８において説明したと同様であるので説明を省略する。
【０１６４】
出力回路部１０２のうち、第１出力トランジスタＴＲn_11、第２出力トランジスタＴＲn_12、第３出力トランジスタＴＲn_23、第４出力トランジスタＴＲn_24、第５出力トランジスタＴＲn_35、第６出力トランジスタＴＲn_36、並びに、ブートストラップ容量としての容量部Ｃap2から成る回路部の構成は、図９に示す出力回路部１２と同様の構成であるので、説明を省略する。
【０１６５】
否定論理積回路１００は、更に、同一導電型のトランジスタＴＲn_81、トランジスタＴＲn_91、及び、ＴＲn_101を少なくとも備えている。トランジスタＴＲn_81の接続は、実施例８において説明したと同様である。トランジスタＴＲn_91の接続は、実施例９において説明したと同様である。トランジスタＴＲn_101にあっては、一方のソース／ドレイン領域は第５出力トランジスタＴＲn_35の他方のソース／ドレイン領域に接続され、他方のソース／ドレイン領域には、第３電圧Ｖss2が印加される。
【０１６６】
第１出力トランジスタＴＲn_11のゲート電極、第３出力トランジスタＴＲn_23のゲート電極、及び、第５出力トランジスタＴＲn_35のゲート電極には第１入力信号ＩＮ1が印加される。トランジスタＴＲn_81のゲート電極、トランジスタＴＲn_91のゲート電極、トランジスタＴＲn_101のゲート電極には第２入力信号ＩＮ2が印加される。尚、否定論理積回路１００の動作は回路構成から明らかであるので説明を省略する。
【０１６７】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明したインバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路の構成、構造は例示であり、適宜変更することができる。
【０１６８】
尚、実施例１乃至実施例１０においては、各トランジスタはｎチャネル型トランジスタとして説明したが、これに限るものではない。ｐチャネル型トランジスタから成る構成とすることもできる。この場合には、基本的には上述した実施例においてトランジスタをｐチャネル型トランジスタに置き換えると共に、電圧Ｖss0と電圧Ｖdd0とを入れ替え、電圧Ｖss1と電圧Ｖdd1とを入れ替え、電圧Ｖss2と電圧Ｖdd2とを入れ替えた構成とすればよい。
【０１６９】
図３１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図１の（Ａ）に対応する回路図である。図３１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図２の（Ａ）に対応する回路図である。図３２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図３に対応する回路図である。図３２の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図４の（Ａ）に対応する回路図である。図３３は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図５の（Ａ）に対応する回路図である。図３４は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図６に対応する回路図である。
【０１７０】
図３５の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例２のインバータ回路の回路図であり、図８の（Ａ）に対応する回路図である。図３５の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例３のインバータ回路の回路図であり、図９に対応する回路図である。
【０１７１】
図３６の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のシフトレジスタ回路の回路図であり、図１３の（Ａ）に対応する回路図である。図３６の（Ｂ）は、図１４に対応する回路図である。
【０１７２】
図３７は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１５に対応する回路図である。図３８は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１６に対応する回路図である。図３９は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１７に対応する回路図である。図４０は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１８に対応する回路図である。図４１は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１９に対応する回路図である。図４２は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図２０に対応する回路図である。
【０１７３】
図４３は、ｐチャネル型トランジスタを用いて構成した実施例６の否定論理和回路の回路図であり、図２１に対応する回路図である。図４４は、ｐチャネル型トランジスタを用いて構成した実施例７の否定論理和回路の回路図であり、図２２に対応する回路図である。
【０１７４】
図４５は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２３に対応する回路図である。図４６は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２４に対応する回路図である。図４７は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２５に対応する回路図である。図４８は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２６に対応する回路図である。図４９は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２７に対応する回路図である。図５０は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２８に対応する回路図である。
【０１７５】
図５１は、ｐチャネル型トランジスタを用いて構成した実施例９の否定論理積回路の回路図であり、図２９に対応する回路図である。図５２は、ｐチャネル型トランジスタを用いて構成した実施例１０の否定論理積回路の回路図であり、図３０に対応する回路図である。
【図面の簡単な説明】
【０１７６】
【図１】図１の（Ａ）は、実施例１に係るインバータ回路の回路図である。図１の（Ｂ）は、図１の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図２】図２の（Ａ）は、実施例１に係るインバータ回路の回路図である。図２の（Ｂ）及び（Ｃ）は、図２の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図３】図３は、実施例１に係るインバータ回路の回路図である。
【図４】図４の（Ａ）は、実施例１に係るインバータ回路の回路図である。図４の（Ｂ）及び（Ｃ）は、図４の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図５】図５の（Ａ）は、実施例１に係るインバータ回路の回路図である。図５の（Ｂ）及び（Ｃ）は、図５の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図６】図６は、実施例１に係るインバータ回路の回路図である。
【図７】図７の（Ａ）及び（Ｂ）は、図６に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図８】図８の（Ａ）は、実施例２に係るインバータ回路の回路図である。図８の（Ｂ）は、図８の（Ａ）に示すインバータ回路の動作を説明するための模式的なタイミングチャートである。
【図９】図９は、実施例３に係るインバータ回路の回路図である。
【図１０】図１０は、実施例４に係るシフトレジスタ回路の模式的な回路図である。
【図１１】図１１は、図１０に示すシフトレジスタ回路の模式的なタイミングチャートである。
【図１２】図１２の（Ａ）は、トランスファゲート部とバッファ回路とから構成された回路の模式的な回路図を示す。図１２の（Ｂ）は、図１２の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。図１２の（Ｃ）は、ラッチ部を設けた構成のシフトレジスタ回路の模式的な回路図である。
【図１３】図１３の（Ａ）は、実施例４のシフトレジスタ回路の模式的な回路図である。図１３の（Ｂ）は、シフトレジスタ回路の動作を説明するための模式的なタイミングチャートである。
【図１４】図１４は、ラッチ部を設けた構成のシフトレジスタ回路の模式的な回路図である。
【図１５】図１５は、実施例５に係る否定論理和回路の模式的な回路図である。
【図１６】図１６は、図２の（Ａ）を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理和回路である。
【図１７】図１７は、図３を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理和回路５０である。
【図１８】図１８は、図４の（Ａ）を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理和回路である。
【図１９】図１９は、図５の（Ａ）を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理和回路である。
【図２０】図２０は、図６を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理和回路である。
【図２１】図２１は、実施例６に係る否定論理和回路の模式的な回路図である。
【図２２】図２２は、実施例７に係る否定論理和回路の模式的な回路図である。
【図２３】図２３は、実施例８に係る否定論理積回路の模式的な回路図である。
【図２４】図２４は、図２の（Ａ）を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理積回路である。
【図２５】図２５は、図３を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理積回路である。
【図２６】図２６は、図４の（Ａ）を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理積回路である。
【図２７】図２７は、図５の（Ａ）を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理積回路である。
【図２８】図２８は、図６を参照して説明したインバータ回路にトランジスタを追加して構成した否定論理積回路である。
【図２９】図２９は、実施例９に係る否定論理積回路の模式的な回路図である。
【図３０】図３０は、実施例１０に係る否定論理積回路の模式的な回路図である。
【図３１】図３１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図１の（Ａ）に対応する回路図である。
【図３２】図３２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図３に対応する回路図である。図３２の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図４の（Ａ）に対応する回路図である。
【図３３】図３３は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図５の（Ａ）に対応する回路図である。
【図３４】図３４は、ｐチャネル型トランジスタを用いて構成した実施例１のインバータ回路の回路図であり、図６に対応する回路図である。
【図３５】図３５の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例２のインバータ回路の回路図であり、図８の（Ａ）に対応する回路図である。図３５の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例３のインバータ回路の回路図であり、図９に対応する回路図である。
【図３６】図３６の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のシフトレジスタ回路の回路図であり、図１３の（Ａ）に対応する回路図である。図３６の（Ｂ）は、図１４に対応する回路図である。
【図３７】図３７は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１５に対応する回路図である。
【図３８】図３８は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１６に対応する回路図である。
【図３９】図３９は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１７に対応する回路図である。
【図４０】図４０は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１８に対応する回路図である。
【図４１】図４１は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図１９に対応する回路図である。
【図４２】図４２は、ｐチャネル型トランジスタを用いて構成した実施例５の否定論理和回路の回路図であり、図２０に対応する回路図である。
【図４３】図４３は、ｐチャネル型トランジスタを用いて構成した実施例６の否定論理和回路の回路図であり、図２１に対応する回路図である。
【図４４】図４４は、ｐチャネル型トランジスタを用いて構成した実施例７の否定論理和回路の回路図であり、図２２に対応する回路図である。
【図４５】図４５は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２３に対応する回路図である。
【図４６】図４６は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２４に対応する回路図である。
【図４７】図４７は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２５に対応する回路図である。
【図４８】図４８は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２６に対応する回路図である。
【図４９】図４９は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２７に対応する回路図である。
【図５０】図５０は、ｐチャネル型トランジスタを用いて構成した実施例８の否定論理積回路の回路図であり、図２８に対応する回路図である。
【図５１】図５１は、ｐチャネル型トランジスタを用いて構成した実施例９の否定論理積回路の回路図であり、図２９に対応する回路図である。
【図５２】図５２は、ｐチャネル型トランジスタを用いて構成した実施例１０の否定論理積回路の回路図であり、図３０に対応する回路図である。
【図５３】図５３の（Ａ）は、例えばｎチャネル型のトランジスタと抵抗Ｒ1とから構成した周知のインバータ回路の回路図である。図５３の（Ｂ）及び（Ｃ）は、図５３の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【図５４】図５４の（Ａ）は、図５３の（Ａ）に示す抵抗Ｒ1を所謂ダイオード接続されたｎチャネル型のトランジスタＱn_2で置き換えた構成のインバータ回路の回路図である。図５４の（Ｂ）及び（Ｃ）は、図５４の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【図５５】図５５の（Ａ）は、所謂ブートストラップ動作を利用したインバータ回路の回路図である。図５５の（Ｂ）及び（Ｃ）は、図５５の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。
【符号の説明】
【０１７７】
１０，２０，３０・・・インバータ回路、１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・否定論理構成部、１２，２２，３２・・・出力回路部、４０・・・シフトレジスタ回路、４１・・・各段目を構成するシフトレジスタ回路、４２・・・トランスファゲート部、４３・・・バッファ回路、４３Ａ・・・第１インバータ回路部、４３Ｂ・・・第２インバータ回路部、４４・・・ラッチ部、５０，６０，７０・・・否定論理和回路、５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ・・・否定論理和構成部、５２，６２，７２・・・出力回路部、８０，９０，１００・・・否定論理積回路、８１，８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ，８１Ｅ・・・否定論理積構成部、８２，９２，１０２・・・出力回路部、ＰＤ・・・一方の電圧供給線、ＰＳ・・・他方の電圧供給線、Ｖss・・・電圧、Ｖdd・・・電圧、Ｖss0・・・電圧、Ｖdd0・・・電圧、Ｖss1・・・第１電圧、Ｖdd1・・・第２電圧、Ｖss2・・・第３電圧、Ｖdd2・・・第４電圧、ＩＮ・・・入力信号、ＩＮ1・・・第１入力信号、ＩＮ2・・・第２入力信号、ＣＫ・・・クロック信号、Ｒ1・・・抵抗、Ｑn_1，Ｑp_1・・・トランジスタ（第１トランジスタ）、Ｑn_2，Ｑp_2・・・トランジスタ（第２トランジスタ）、Ｑn_3，Ｑp_3・・・トランジスタ（第３トランジスタ）、Ｑn_4，Ｑp_4・・・トランジスタ（第４トランジスタ）、Ｑn_40，Ｑp_40・・・トランジスタ、Ｑn_51，Ｑp_51・・・トランジスタ、Ｑn_52，Ｑp_52・・・トランジスタ、Ｑn_81，Ｑp_81・・・トランジスタ、Ｑn_82，Ｑp_82・・・トランジスタ、Ｃap・・・容量部、ＴＲn_11，ＴＲp_11・・・第１出力トランジスタ、ＴＲn_12，ＴＲp_12・・・第２出力トランジスタ、ＴＲn_23，ＴＲp_23・・・第３出力トランジスタ、ＴＲn_24，ＴＲp_24・・・第４出力トランジスタ、ＴＲn_35，ＴＲp_35・・・第５出力トランジスタ、ＴＲn_36，ＴＲp_36・・・第６出力トランジスタ、ＴＲn_51，ＴＲp_51・・・トランジスタ、ＴＲn_61，ＴＲp_61・・・トランジスタ、ＴＲn_71，ＴＲp_71・・・トランジスタ、ＴＲn_81，ＴＲp_81・・・トランジスタ、ＴＲn_91，ＴＲp_91・・・トランジスタ、ＴＲn_101，ＴＲp_101・・・トランジスタ、Ｃap2・・・容量部、Ａ・・・ノード、Ｂ，Ｐ1，Ｐ2・・・接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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