(57)【要約】【課題】  クロック信号に対するデータ信号の遅延を抑制する手段を提供する。【解決手段】  データ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って少なくとも１回送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングまたは記憶されたタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
クロック信号に同期してディジタルのデータ信号を転送するデータ転送装置であって、
前記データ信号に付与される遅延量を制御する遅延部と、
データ通信に先立って送信されるテストデータと前記クロック信号とを用いて、前記遅延部から出力される前記データ信号の取り込みタイミングを取得する測定部と、
前記取り込みタイミングに基づいて、前記データ通信のときの前記データ信号に対する前記遅延量を決定する制御部と、
を備えることを特徴とするデータ転送装置。
【請求項２】
請求項１に記載のデータ転送装置において、
前記テストデータは、前記クロック信号と同じ周期で交互に値が変化する２値のデータ列であることを特徴とするデータ転送装置。
【請求項３】
請求項２に記載のデータ転送装置において、
前記測定部は、前記遅延量を段階的に変化させつつ前記テストデータの信号値を順次取得し、前記遅延量が異なる２つの前記テストデータにおける前記信号値の変化から、前記テストデータの信号波形の立ち上がり位置および立ち下がり位置を求め、
前記制御部は、前記信号波形の立ち上がり位置および立ち下がり位置に基づいて前記遅延量を決定することを特徴とするデータ転送装置。
【請求項４】
請求項３に記載のデータ転送装置において、
前記測定部は、前記信号波形の立ち上がり位置および立ち下がり位置を求めるときに、前記遅延量を同じにして前記テストデータの信号値を複数回取得するとともに、前記信号値が連続して同じか否かを判定し、前記信号値が同じ値となる範囲に基づいて前記遅延量を決定することを特徴とするデータ転送装置。
【請求項５】
請求項１から請求項４のいずれか１項に記載のデータ転送装置において、
前記データ転送装置は、前記遅延部および前記制御部を有する出力装置と、前記測定部を有する入力装置とで構成され、
前記制御部は、前記測定部からフィードバックされた前記取り込みタイミングに基づいて前記遅延量を決定することを特徴とするデータ転送装置。
【請求項６】
請求項１から請求項５のいずれか１項に記載のデータ転送装置において、
前記データ転送装置は、前記データ信号を並列して転送する複数のチャネルを有し、
前記遅延部、前記測定部および前記制御部が前記チャネルごとに独立して動作することを特徴とするデータ転送装置。
【請求項７】
請求項１から請求項６のいずれか１項に記載のデータ転送装置において、
前記データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、
前記データ信号の値に基づいて、前記データ信号の値の変化と前記出力パターンとを検出する監視部と、
前記データ信号の値の変化が検出されたときに、前記出力パターンに対応する前記ジッタの大きさに基づいて前記データ信号のパルス幅を復元する波形調整部と、
をさらに備えることを特徴とするデータ転送装置。
【請求項８】
請求項１から請求項７のいずれか１項に記載のデータ転送装置において、
前記遅延量を記憶する遅延量記憶部をさらに備え、
前記記憶された遅延量に基づいて動作することを特徴とするデータ転送装置。
【請求項９】
クロック信号に同期してディジタルのデータ信号を転送するデータ転送装置であって、
前記データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、
前記データ信号の値に基づいて、前記データ信号の値の変化と前記出力パターンとを検出する監視部と、
前記データ信号の値の変化が検出されたときに、前記出力パターンに対応する前記ジッタの大きさに基づいて前記データ信号のパルス幅を復元する波形調整部と、
を備えることを特徴とするデータ転送装置。
【請求項１０】
請求項１から請求項９のいずれか１項に記載のデータ転送装置を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器間または半導体素子間でのディジタルデータの高速転送に適したデータ転送装置およびその周辺技術に関する。
【背景技術】
【０００２】
従来から、ディジタルデータの高速転送を目的とする電子機器の設計では、伝送路のインピーダンスコントロール、等長配線、プリント基板等の材質の選定を行い、その後に信号波形のシミュレーションを行って、データの有効期間（アイパターン）を確保している。
【０００３】
特に複数の信号線でデータ転送を行うパラレル方式の場合、転送速度がギガヘルツ近傍のオーダーになると等長配線などの対策のみでは限界があり、また、ジッタ（データ信号の遅延時間のゆらぎ）の影響によって安定した高速伝送が困難となることも知られている。なお、特許文献１には、パラレル方式でのデータ転送において、信号間の遅延ばらつきを補正するデータ転送装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来技術では、ディジタルデータの高速転送時に問題となる不安定要素への対応がなお困難となる点で改善の余地があった。
【０００５】
そこで、本発明の目的の一つは、クロック信号に対するデータ信号の遅延を抑制する手段を提供することにある。また、本発明の他の目的は、データ転送時におけるパルス幅のジッタを抑制する手段を提供することにある。
【課題を解決するための手段】
【０００６】
一の態様に係るデータ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。
【０００７】
上記の一の態様において、テストデータは、クロック信号と同じ周期で交互に値が変化する２値のデータ列であってもよい。そして、測定部は、遅延量を段階的に変化させつつテストデータの信号値を順次取得し、遅延量が異なる２つのテストデータにおける信号値の変化から、テストデータの信号波形の立ち上がり位置および立ち下がり位置を求めてもよい。また、制御部は、信号波形の立ち上がり位置および立ち下がり位置に基づいて遅延量を決定してもよい。さらに、測定部は、信号波形の立ち上がり位置および立ち下がり位置を求めるときに、遅延量を同じにしてテストデータの信号値を複数回取得するとともに、信号値が連続して同じか否かを判定し、信号値が同じ値となる範囲に基づいて遅延量を決定してもよい。
【０００８】
上記の一の態様において、データ転送装置は、遅延部および制御部を有する出力装置と、測定部を有する入力装置とで構成されていてもよい。また、制御部は、測定部からフィードバックされた取り込みタイミングに基づいて遅延量を決定してもよい。
【０００９】
上記の一の態様において、データ転送装置は、データ信号を並列して転送する複数のチャネルを有していてもよい。また、遅延部、測定部および制御部がチャネルごとに独立して動作するものであってもよい。
【００１０】
上記の一の態様において、データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、データ信号の値に基づいて、データ信号の値の変化と出力パターンとを検出する監視部と、データ信号の値の変化が検出されたときに、出力パターンに対応するジッタの大きさに基づいてデータ信号のパルス幅を復元する波形調整部とをデータ転送装置がさらに備えていてもよい。
【００１１】
上記の一の態様のデータ転送装置は、遅延量を記憶する遅延量記憶部をさらに備えていてもよい。そして、データ転送装置が、記憶された遅延量に基づいて動作してもよい。
【００１２】
他の態様に係るデータ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、記憶部と、監視部と、波形調整部とを備える。記憶部は、データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶する。監視部は、データ信号の値に基づいて、データ信号の値の変化と出力パターンとを検出する。波形調整部は、データ信号の値の変化が検出されたときに、出力パターンに対応するジッタの大きさに基づいて、データ信号のパルス幅を復元する。
【００１３】
なお、上記の一の態様または他の態様のデータ転送装置を備えたカメラや、上記の一の態様または他の態様のデータ転送装置に関する構成を、複数のデバイスからなるデータ転送システムとして表現したものや、あるいはデータ転送方法として表現したものも本発明の具体的態様として有効である。
【発明の効果】
【００１４】
本発明の一の態様では、テストデータとクロック信号とを用いて取得した取り込みタイミングによってデータ信号に対する遅延量が決定され、クロック信号に対するデータ信号の遅延を抑制できる。
【００１５】
また、本発明の他の態様では、データ信号の出力パターンに対応するジッタの量に応じてデータ信号のパルス幅が復元され、データ転送時におけるパルス幅のジッタが抑制される。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係るデータ転送装置の構成例を示す模式図
【図２】遅延処理部の構成例を示す模式図
【図３】第１実施形態の第１遅延回路での遅延量の設定例を示す流れ図
【図４】第１遅延回路での遅延量の設定例を示すタイミングチャート
【図５】データ通信のときの信号波形の復元を説明するタイミングチャート
【図６】第２実施形態に係るデータ転送装置の構成例を示す模式図
【図７】第３実施形態の第１遅延回路での遅延量の設定例を示す流れ図
【図８】信号波形の取り込み位置とデジタルレベルとの関係を示す図
【発明を実施するための形態】
【００１７】
＜第１実施形態の説明＞
図１は、第１実施形態に係るデータ転送装置の構成例を示す模式図である。図１では、カメラの撮像素子１２を出力装置とし、カメラの信号処理回路１３を入力装置としたときの構成例を示している。
【００１８】
第１実施形態の撮像素子１２は、複数の受光素子が二次元配列された受光面を有しており、撮像光学系（不図示）によって受光面に結像した被写体像の画像信号を出力する。また、撮像素子１２はＡ／Ｄ変換回路（不図示）をオンチップで有しており、撮像素子１２の出力端子からはディジタルのデータ信号が出力される。
【００１９】
ここで、第１実施形態の撮像素子１２には、画像信号を並列出力する２つの信号線（ＤＡＴＡ０，ＤＡＴＡ１）の一端と、クロック信号を出力する信号線（ＣＬＫ）の一端とが接続されている。上記の各信号線の他端はそれぞれ信号処理回路１３に接続されており、撮像素子１２と信号処理回路１３とのデータ転送では、２つのチャネルによって画像信号をパラレル方式で転送できる。なお、撮像素子１２は、信号線ＤＡＴＡ０，ＤＡＴＡ１に対して後述のテストデータを出力する機能も備える。
【００２０】
信号処理回路１３は、撮像素子１２から入力されたディジタルの画像信号に各種の画像処理を施すディジタルフロントエンド回路である。この信号処理回路１３は、それぞれ２つの遅延処理部１４および取込部１５と、遅延制御部１６と、記憶部１７と、画像処理部１８とを有している。上記の遅延処理部１４、取込部１５および記憶部１７はそれぞれ遅延制御部１６と接続されている。なお、画像処理部１８は、ディジタルの画像信号に各種の画像処理（欠陥画素補正、色補間、階調補正、ホワイトバランス調整、エッジ強調など）を施すＡＳＩＣである。
【００２１】
上記の遅延処理部１４および取込部１５は、信号線ＤＡＴＡ０，ＤＡＴＡ１に対してそれぞれ１組ずつ配置されている。各組の遅延処理部１４および取込部１５は直列に接続されており、遅延処理部１４は信号線ＤＡＴＡ０，ＤＡＴＡ１の一方と接続されている。そして、各々の取込部１５の出力はそれぞれ画像処理部１８と接続されている。また、各々の取込部１５は信号線ＣＬＫと接続されている。なお、各組の遅延処理部１４および取込部１５の構成はいずれも共通する。そのため、第１実施形態では信号線ＤＡＴＡ０に接続される遅延処理部１４および取込部１５のみを説明し、信号線ＤＡＴＡ１に関する遅延処理部１４および取込部１５の説明は省略する。
【００２２】
遅延処理部１４は、信号線ＤＡＴＡ０のデータ信号の遅延量を制御する回路である。図２は遅延処理部１４の構成例を示す模式図である。遅延処理部１４は、第１遅延回路２１と、第２遅延回路２２と、出力制御回路２３とを有している。信号線ＤＡＴＡ０は、第１遅延回路２１および第２遅延回路２２にそれぞれ接続されている。また、第１遅延回路２１および第２遅延回路２２の出力は出力制御回路２３と接続されており、出力制御回路２３の出力は取込部１５に接続されている。
【００２３】
第１実施形態での第１遅延回路２１および第２遅延回路２２はいずれも同一構成の回路である。各々の遅延回路は、複数段直列に接続された複数の遅延素子２４（インバータなど）と、各々の遅延素子２４の出力と接続された複数のパス２５と、上記のパス２５のいずれかを選択するセレクタ２６とを有している。そして、セレクタ２６によって選択されたパス２５に応じて、各々の遅延回路から出力されるデータ信号の遅延量が制御されることとなる。なお、遅延回路の遅延段数は、データ転送の周期の数倍分に対応するように設計される。
【００２４】
ここで、第１遅延回路２１はクロック信号に対するデータ信号の遅延量を調整する役目を果たす。一方、第２遅延回路２２は、データ信号にジッタが生じたときに信号波形を復元するために用いられる。また、出力制御回路２３は、第１遅延回路２１の出力と第２遅延回路２２の出力とを合成して取込部１５に出力する。
【００２５】
取込部１５は、クロック信号の立ち上がりまたは立ち下がりのタイミングに同期してデータ信号の示す値を取り込む。そして、取込部１５は、データ信号の示す値を画像処理部１８および遅延制御部１６に出力する。なお、後述の動作例での取込部１５は、クロック信号の立ち上がりのタイミングでデータ信号の値を取り込むものとする。
【００２６】
遅延制御部１６は、各組の遅延処理部１４および取込部１５をそれぞれ独立に制御するプロセッサである。例えば、遅延制御部１６は、取込部１５の出力に基づいて第１遅延回路２１および第２遅延回路２２の遅延量を決定する。また、遅延制御部１６は、取込部１５の出力に基づいてデータ信号の出力パターンを監視し、この出力パターンに応じて第２遅延回路２２の動作を制御する。
【００２７】
記憶部１７は、レジスタなどの記憶媒体で構成される。この記憶部１７には、遅延制御部１６によって、第１遅延回路２１での遅延量（遅延回路の遅延段数）のデータや、後述のテーブルデータなどが記録される。
【００２８】
次に、第１実施形態におけるデータ転送装置の動作例を説明する。第１実施形態では、データ信号のタイミング調整を第１遅延回路２１で行うとともに、ジッタで変化した信号波形の復元を第２遅延回路２２によって行う。以下、第１遅延回路２１に関する動作と、第２遅延回路２２に関する動作とをそれぞれ説明する。なお、以下の例では、簡単のため、信号線ＤＡＴＡ０での場合のみ説明するが、実際には信号線ＤＡＴＡ１についても同様の処理が並行して行われるものとする。
【００２９】
（第１遅延回路での遅延量の設定例）
まず、図３の流れ図を参照しつつ、第１遅延回路２１での遅延量の設定例を説明する。この図３の処理は、例えば、カメラの電源投入直後や、記録画像のデータを転送する直前などのタイミングで実行される。また、図３の処理では、撮像素子１２から出力されるテストデータを用いて、遅延制御部１６が第１遅延回路２１での遅延量を決定する。この場合のテストデータは、クロック信号と同じ周期で「０」と「１」とが繰り返される２値のデータ列で構成される。
【００３０】
ステップＳ１０１：遅延制御部１６は、第１遅延回路２１の遅延量を初期化するとともに、撮像素子１２にテストデータの出力開始を指示する。これにより、撮像素子１２からは、クロック信号に同期して各信号線（ＤＡＴＡ０，ＤＡＴＡ１）にテストデータが出力される。そして、信号線ＤＡＴＡ０のテストデータは、第１遅延回路２１と出力制御回路２３とを介して取込部１５に入力される。このとき、遅延制御部１６は、第２遅延回路２２からの出力を予め不能化しておく。
【００３１】
ステップＳ１０２：遅延制御部１６は、クロック信号の立ち上がりのタイミングで取込部１５から入力された値が「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ１０４に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ１０３に移行する。
【００３２】
ステップＳ１０３：遅延制御部１６は、第１遅延回路２１の遅延量（遅延回路の遅延段数）を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ１０２に戻って上記動作を繰り返す。なお、Ｓ１０２のＮＯ側からＳ１０３までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、データ信号の取り込み位置を「０」値のところまで一旦シフトさせる動作に相当する。
【００３３】
ステップＳ１０４：遅延制御部１６は、クロック信号の立ち上がりのタイミングで取込部１５から入力された値が「１」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ１０６に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ１０５に移行する。
【００３４】
ステップＳ１０５：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ１０４に戻って上記動作を繰り返す。なお、Ｓ１０４のＮＯ側からＳ１０５までのループは、テストデータでの信号波形の立ち上がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
【００３５】
ステップＳ１０６：遅延制御部１６は、第１遅延回路２１の現在の遅延量を「delay_start」として記憶部１７に一時的に記録する。なお、Ｓ１０６で記録された遅延量「delay_start」は、テストデータでの信号波形の立ち上がり位置に対応する（図４参照）。
【００３６】
ステップＳ１０７：遅延制御部１６は、クロック信号の立ち上がりのタイミングで取込部１５から入力された値が「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ１０９に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ１０８に移行する。
【００３７】
ステップＳ１０８：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ１０７に戻って上記動作を繰り返す。なお、Ｓ１０７のＮＯ側からＳ１０８までのループは、テストデータでの信号波形の立ち下がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
【００３８】
ステップＳ１０９：遅延制御部１６は、第１遅延回路２１の現在の遅延量を「delay_end」として記憶部１７に一時的に記録する。なお、Ｓ１０９で記録された遅延量「delay_end」は、テストデータでの信号波形の立ち下がり位置に対応する（図４参照）。
【００３９】
ステップＳ１１０：遅延制御部１６は、Ｓ１０６で取得した遅延量「delay_start」と、Ｓ１０９で取得した遅延量「delay_end」とを用いて、データ通信のときの第１遅延回路２１の遅延量（データ信号の基準取り込み位置）を決定する。具体的には、Ｓ１１０での遅延制御部１６は、下式（１）によってデータ信号の基準取り込み位置を演算する。
基準取り込み位置＝(delay_end−delay_start)／２＋delay_start  …（１）
Ｓ１１０で求めた上記の基準取り込み位置は、テストデータの信号波形の立ち上がり位置と立ち下がり位置の中間に位置することとなる（図４参照）。そのため、上記設定後に行われるデータ通信では、データ信号の取り込みタイミングが第１遅延回路２１で付与された遅延量（Ｓ１１０）によって安定するので、データ転送時の符号誤りが低減する。
【００４０】
また、上記の基準取り込み位置は、シミュレータやダミーの回路などを用いずに、遅延量を調整しようとするデバイス上で実際に転送を行ったテストデータの実測値によって決定される。そのため、設計で求めた遅延量と実際の遅延量とのズレによる不具合が生じることはない。
【００４１】
また、例えば、第１遅延回路２１の各パスで配線長や素子のばらつきによる誤差がそれぞれある場合でも、遅延制御部１６は、かかる誤差分を含めた実測値を用いて適切な基準取り込み位置を決定できる。したがって、上記の設定動作によって、配線長および素子のばらつきや環境変化による誤差も吸収されるので、データ転送装置の信頼性をより向上させることができる。また、上記の設定動作では、第１遅延回路２１における各パスでの誤差分を吸収できるので、第１遅延回路２１での許容誤差を大きくとることや、第１遅延回路２１における等長配線設計の回避ができ、設計の自由度を向上させることもできる。
【００４２】
また、上記の設定動作では、クロック信号と同じ周期で交互に値が変化する２値のデータ列をテストデータとして用いるので、信号波形の立ち上がり位置および立ち下がり位置の探索を行うとき（Ｓ１０２，Ｓ１０４，Ｓ１０７）には、不定区間以外の取り込み位置ではテストデータの出力値は「０」または「１」で一定となり、このデータを用いて遅延量を求めることにより適切な遅延量を求めることができる。
【００４３】
そのため、例えば、前後する２つのパスの出力の排他的論理和をとって波形の立ち上がり位置および立ち下がり位置を探索する場合は、判定用の回路を少なくともデータ通信の伝送速度で動作させる必要があるが、第１実施形態の構成によれば、データ通信の伝送速度より駆動周波数が低い遅延制御部１６を用いても、第１遅延回路２１のパス間での出力値の変化を判断することが可能となる。
【００４４】
さらに、第１実施形態では、信号線ＤＡＴＡ０および信号線ＤＡＴＡ１のそれぞれに対して独立して遅延量を調整できる。そのため、パラレル方式のデータ転送装置では等長配線設計を回避することができ、設計時において素子や配線のレイアウトの自由度が大きく向上する。
【００４５】
（第２遅延回路での遅延量の設定例）
次に第２遅延回路２２での遅延量の設定例を説明する。まず、遅延制御部１６は、データ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を予め求めておく。
【００４６】
ここで、遅延制御部１６は、ジッタ測定用テストデータを用いて上記の対応関係を求める。ジッタ測定用テストデータは、複数の出力パターンを有しており、個々の出力パターンはジッタが生じうる信号値の組み合わせで構成される。具体的には、複数回同じ信号値が連続したあとに信号値が変化すると、その変化した信号値のパルス幅はジッタによって短くなる。そのため、ジッタ測定用テストデータの出力パターンは、例えば「１１１０」や「０００１」のように最後尾のビットのみ値が異なる２値の配列となる。
【００４７】
具体的には、例えば以下の（１）〜（４）の工程により、第２遅延回路２２での遅延量の設定が行われることとなる。なお、第２遅延回路２２での遅延量が予め設定されており、記憶部１７に後述のテーブルデータが存在する場合には、遅延制御部１６は以下の（１）から（４）の処理を省略することも可能である。
【００４８】
（１）遅延制御部１６は、第２遅延回路２２の遅延量を初期化する。このとき、遅延制御部１６は、第１遅延回路２１からの出力を不能化しておく。
【００４９】
（２）遅延制御部１６は、測定を行うジッタ測定用テストデータを指定するとともに、この指定されたジッタ測定用テストデータの出力開始を撮像素子１２に指示する。
【００５０】
（３）遅延制御部１６は、上記（２）のジッタ測定用テストデータを用いて、出力パターンの信号値が変化したときのジッダの大きさを求める。具体的には、遅延制御部１６は、取込部１５によって、クロック信号の立ち上がりのタイミングで最後尾ビットに対応する実測値を取得する。そして、遅延制御部１６は、上記の取込部１５の実測値と最後尾ビットの信号値とを比較し、両者の値が一致するようになるまで第２遅延回路２２の遅延量（遅延回路の遅延段数）を減少させて位相を進める。上記の取込部１５の実測値と最後尾ビットの信号値とが一致した場合には、遅延制御部１６は、現在の第２遅延回路２２の遅延量を、その出力パターンに対応するジッタの大きさとして記憶部１７に記録する。
【００５１】
（４）その後、遅延制御部１６は、ジッタ測定用テストデータを変更して、上記（１）から（３）の動作を繰り返す。これにより、遅延制御部１６は、各々のデータ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を示すテーブルデータを生成する。
【００５２】
次に、データ通信時における信号波形の復元の動作を詳述する。データ通信時の初期状態において、遅延制御部１６は、第１遅延回路２１の出力と第２遅延回路２２の出力が同期するように、第１遅延回路２１の遅延量と第２遅延回路２２の遅延量とを調整する。この状態では、信号線ＤＡＴＡ０のデータ信号は、第１遅延回路２１または第２遅延回路２２を並列に通過し、出力制御回路２３を介して取込部１５に出力される。出力制御回路２３では、クロック信号の立ち上がりのタイミングでデータ信号の値が取り込まれる。そして、このデータ信号の値は、画像処理部１８と遅延制御部１６とに入力される。
【００５３】
また、データ通信時の遅延制御部１６は、信号線ＤＡＴＡ０の信号値を監視しており、同じ信号値が連続するときには、その出力値を内部のレジスタ（不図示）で保持している。遅延制御部１６は、記憶部１７のテーブルデータの出力パターンを参照し、最後尾ビットを除く上位のビットが上記の出力値に合致する出力パターンを読み出す。
【００５４】
例えば、レジスタに保持された出力値が「０００」の場合、遅延制御部１６は「０００１」の出力パターンをテーブルデータから探索する。そして、遅延制御部１６は、読み出された出力パターンに対応する第２遅延回路２２の遅延量に基づいて、第２遅延回路２２での位相を進ませる。
【００５５】
ここで、さらに同じ信号値が連続する場合、第１遅延回路２１と第２遅延回路２２との出力値は同じとなるので、出力制御回路２３から出力される信号値には特に変化は生じない。なお、この場合にはレジスタで保持される出力値のビット数が増えるため、遅延制御部１６は、記憶部１７のテーブルデータの出力パターンを参照して異なる出力パターンを再び読み出す。そして、遅延制御部１６は、読み出された出力パターンに対応する第２遅延回路２２の遅延量に基づいて、第２遅延回路２２での位相をさらに進ませる。
【００５６】
一方、上記の状態で信号値が変化した場合には、第２遅延回路２２での位相がジッタの発生分だけ進んでいるため、信号波形の立ち上がりは第２遅延回路２２の方が早くなる。また、信号波形の立ち下がりは第１遅延回路２１の方が遅くなる。このとき、出力制御回路２３は、信号波形の立ち上がりを第２遅延回路２２の出力に合わせる一方で、信号波形の立ち下がりを第１遅延回路２１の出力に合わせて出力信号のパルス幅を調整する（図５参照）。なお、信号値の変化があった場合には、遅延制御部１６はレジスタの出力値のリセットを行う。
【００５７】
そして、遅延制御部１６は、データ通信時に上記の動作を繰り返す。これにより、出力制御回路２３から出力されるデータ信号ではジッタの分のパルス幅が復元される。その結果、データ信号の安定した取り込みが可能となって、データ転送時の符号誤りが低減する。
【００５８】
＜第２実施形態の説明＞
図６は、第２実施形態に係るデータ転送装置の構成例を示す模式図である。なお、図６に示す第２実施形態は図１の変形例であって、図１と共通の構成要素については同一符号を付して重複説明を省略する。
【００５９】
この図６のデータ転送装置では、出力装置（撮像素子１２）側に遅延処理部１４および遅延制御部１６が設けられており、入力装置（信号処理回路１３）側に取込部１５が設けられている。そして、入力装置に対して出力されるデータ信号には、出力装置側の遅延処理部１４で予め遅延量が付与されている。
【００６０】
また、出力装置側の遅延制御部１６および入力装置側の取込部１５は、フィードバック制御用の信号線ＦＢによって接続されている。そして、入力装置側の取込部１５は、信号線ＦＢを介して取り込んだデータ信号の値を遅延制御部１６にフィードバックし、遅延制御部１６はその結果に基づいて遅延処理部１４での遅延量を上記の第１実施形態と同じ要領で調整する。なお、パラレル方式のデータ転送装置の場合には各々のチャネルごとに信号線ＦＢを設けてもよいが、各チャネルでの遅延量の設定動作を時分割で行なうことで、図６に示すように１本の信号線ＦＢでも制御可能となる。
【００６１】
かかる第２実施形態のデータ転送装置でも、上記の第１実施形態とほぼ同様の効果を得ることができる。
【００６２】
＜第３実施形態の説明＞
図７は、第３実施形態における第１遅延回路での遅延量の設定例を示す流れ図である。図７に示す処理は、第１実施形態における図３の処理の変形例である。
【００６３】
ここで、第３実施形態におけるデータ転送装置の構成は図１と共通するので重複説明は省略する。なお、図７のＳ２０１、Ｓ２０９、Ｓ２１０の処理は、図３のＳ１０１、Ｓ１０９、Ｓ１１０の処理にそれぞれ対応するので重複説明は省略する。
【００６４】
ステップＳ２０２：遅延制御部１６は、クロック信号の立ち上がりのタイミングで、取込部１５から値を複数回（ｎ回）取り込む。なお、上記の取り込み回数ｎは、データ通信の伝送路の安定度に応じて適宜設定すればよい。
【００６５】
そして遅延制御部１６は、取込部１５からｎ回入力された値が連続して「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０４に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０３に移行する。なお、入力値が「０」または「１」で安定しない不定区間では、Ｓ２０２の遅延制御部１６はＮＯ側の判定を行なうこととなる。
【００６６】
ステップＳ２０３：遅延制御部１６は、第１遅延回路２１の遅延量（遅延回路の遅延段数）を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ２０２に戻って上記動作を繰り返す。なお、Ｓ２０２のＮＯ側からＳ２０３までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、データ信号の取り込み位置を、不定区間を除外した「０」値のところまで一旦シフトさせる動作に相当する。
【００６７】
ステップＳ２０４：遅延制御部１６は、クロック信号の立ち上がりのタイミングで、取込部１５から値を複数回（ｎ回）取り込む。そして遅延制御部１６は、取込部１５からｎ回入力された値が連続して「１」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０６に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０５に移行する。なお、入力値が「０」または「１」で安定しない不定区間では、Ｓ２０４の遅延制御部１６はＮＯ側の判定を行なうこととなる。
【００６８】
ステップＳ２０５：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ２０４に戻って上記動作を繰り返す。なお、Ｓ２０４のＮＯ側からＳ２０５までのループは、テストデータでの不定区間を除外した信号波形の立ち上がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
【００６９】
ステップＳ２０６：遅延制御部１６は、第１遅延回路２１の現在の遅延量を「delay_start」として記憶部１７に一時的に記録する。このＳ２０６は、図３のＳ１０６の処理に対応する。
【００７０】
ステップＳ２０７：遅延制御部１６は、クロック信号の立ち上がりのタイミングで、取込部１５から値を複数回（ｎ回）取り込む。そして遅延制御部１６は、取込部１５からｎ回入力された値が連続して「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０９に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０８に移行する。なお、入力値が「０」または「１」で安定しない不定区間では、Ｓ２０７の遅延制御部１６はＮＯ側の判定を行なうこととなる。
【００７１】
ステップＳ２０８：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ２０７に戻って上記動作を繰り返す。なお、Ｓ２０７のＮＯ側からＳ２０８までのループは、テストデータでの不定区間を除外した信号波形の立ち下がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。以上で、図７の説明を終了する。
【００７２】
第３実施形態の設定動作によれば、図３に示す第１実施形態での設定動作の効果に加えて、さらに以下の効果を享受できる。
【００７３】
データ転送装置において、クロックとデータの取り込みタイミングによっては、信号波形の値を不定区間でサンプリングしてしまう可能性もある（図８参照）。不定区間で取り込まれる値は、その時々で「１」になるか「０」になるかが異なることから、符号誤りの原因となる。
【００７４】
そのため、第３実施形態の遅延制御部１６では、信号波形の立ち上がり位置および立ち下がり位置を探索するときに、同じ値がｎ回連続するか否かも判定する。これにより、不定区間を除外した信号波形の立ち上がり位置と立ち下がり位置を精度よく求めることができ、データ信号のより適切な基準取り込み位置を決定することができる。
【００７５】
＜実施形態の補足事項＞
（１）上記の各実施形態では、２チャネルでのパラレル転送を行うデータ転送装置の例を説明した。しかし、本発明のデータ転送装置のチャネル数は、上記実施形態の例に限定されることなく、例えば、１チャネルのデータ転送装置や、２チャネルを超える複数チャネルでのパラレル転送を行うデータ転送装置にも当然に適用できる。
【００７６】
（２）上記実施形態では、カメラ内の撮像素子１２と信号処理回路１３とのデータ転送の例を説明したが、本発明のデータ転送装置はカメラ内の他の素子間のデータ転送に適用することもできる。また、本発明のデータ転送装置は、他の電子機器に組み込まれるディジタル処理回路にも適用できる。さらに、本発明のデータ転送装置は、相互に独立した電子デバイス間の有線でのデータ転送にも適用できる。
【００７７】
（３）第２実施形態においても、第３実施形態と同様に信号波形の立ち上がり位置および立ち下がり位置を探索するときに、同じ値がｎ回連続するか否かを判定してもよい。
【００７８】
なお、本発明は、その精神またはその主要な特徴から逸脱することなく他の様々な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
【符号の説明】
【００７９】
１２…撮像素子、１３…信号処理回路、１４…遅延処理部、１５…取込部、１６…遅延制御部、１７…記憶部、１８…画像処理部、２１…第１遅延回路、２２…第２遅延回路、２３…出力制御回路、２４…遅延素子、２５…パス、２６…セレクタ
【先行技術文献】
【特許文献】
【００８０】
【特許文献１】特開２００４−１７１２５４号公報
【図１】
2009188993.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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