(57)【要約】【課題】半導体素子の製造方法を提供する。【解決手段】半導体素子の製作方法は、上表面が配線を有する基板を提供する工程と、基板をウェハ上に電気的に接続して、信号を出力、或いは、入力する工程と、ゲルをウェハと基板の間に粘着して、ウェハと基板を固設する工程と、基板とウェハを単一化し、ウェハ、及び、基板を分離して、複数の半導体素子を形成する工程と、からなる。これにより、ウェハと基板は、同時に、単一化工程が実行でき、半導体素子の製作工程を簡潔にできる。【選択図】図５
2009290186.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の製作方法であって、
上表面が配線を有する基板を提供する工程と、
前記基板をウェハ上に電気的に接続して、信号を出力、又は、入力する工程と、
ゲルを前記ウェハと前記基板の間に粘着して、前記ウェハを前記基板上に固設する工程と、
前記基板と前記ウェハを単一化し、前記ウェハ、及び、前記基板を分離して、複数の半導体素子を形成する工程と、
からなることを特徴とする半導体素子の製作方法。
【請求項２】
前記配線は、複数のボンディングパッドを有し、前記ウェハは、アレイ配列の回路層、及び、複数の金属凸塊を有することを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項３】
前記金属凸塊と前記ボンディングパッドは熱溶融の方式で接合されることを特徴とする請求項2に記載の半導体素子の製作方法。
【請求項４】
前記基板はプリント回路板であることを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項５】
更に、テスト工程を含み、前記半導体素子の電気性をテストすることを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項６】
更に、モールド工程を含み、前記半導体素子を密封することを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項７】
前記ウェハ上に、複数の裁断経路を有し、前記裁断経路に沿って、単一化工程を実行することを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項８】
前記基板は複数の裁断マークを形成し、前記裁断マークに沿って単一化を実行することを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項９】
前記ゲルは、前記ウェハと前記基板間に加圧注入されることを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項１０】
前記ゲルの材質は、高誘電、又は、高導熱高分子材料であることを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項１１】
前記半導体素子は、刀具、又は、レーザー単一化を採用することを特徴とする請求項１に記載の半導体素子の製作方法。
【請求項１２】
前記基板の下表面は、ボールグリッドアレイを有し、外接端子とすることを特徴とする請求項１に記載の半導体素子の製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製作方法に関するものであって、特に、製作工程が簡潔な半導体素子の製作方法に関するものである。
【背景技術】
【０００２】
消費家電製品の生命サイクルは短く、半導体パッケージ業者は、低コスト、高生産効率の新技術により、市場の要求を満たす必要がある。
【０００３】
公知の半導体素子の製作方法は、フリップチップ(flip-chip)の技術を採用し、ダイ切断（die saw）、ダイボンド（die mount / die bond）、アンダーフィル (underfilled） 、単一化(singulation）、検品（inspection）等の工程を含む。図１ａで示されるように、予裁断のウェハ１０は、刀具２０により裁断分離を実行する。続いて、図１ａ、及び、図１ｂを参照すると、ウェハ１０が裁断分離されて、チップ３０を形成し、基板３２上に配置すると共に、金属凸塊３４により、基板３２を電気的に接続する。次に、図１ｃで示されるように、チップ３０と基板３２間に、ゲル（glue）３６を充填して、基板３２上に粘着固定するか、或いは、成型材料（図示しない）を被覆して、湿気が外部から侵入するのを防止する。続いて、単一化工程後、複数の半導体素子４０に裁断する。最後に、半導体素子４０に対し、電気的性能のテストを実行し、電気的性能が不完全なチップを排除する。
【０００４】
しかし、上述の説明から分かるように、ウェハは裁断してチップにした後、チップ一つ一つを基板上に順に配置する必要があるので、チップを基板に配置する時間が増加するだけでなく、更に、ウェハ裁断時間、及び、半導体素子の単一化時間も、生産時間を増加させる。よって、半導体素子の製作時間をどのようにして効果的に減少させるかが課題である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の問題を解決するため、本発明は、半導体素子の製作方法を提供し、ウェハを直接粘着し、基板上に電気的に接続し、ウェハと基板は同時に、単一化工程を実行して、半導体素子の製作時間を減少させることを目的とする。
【０００６】
本発明は、半導体素子の製作方法を提供し、ウェハを直接粘着すると共に、直接、基板上に電気的に接続して、チップを基板に連続配置する時間を排除することを目的とする。
【０００７】
本発明は、半導体素子の製作方法を提供し、ウェハ貼片、及び、ウェハ裁断等の前置作業の時間と費用を免除できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するため、本発明の実施例による半導体素子の製作方法は、上表面が配線を有する基板を提供する工程と、基板をウェハ上に電気的に接続して、信号を出力、或いは、入力する工程と、ゲルをウェハと基板の間に粘着して、ウェハと基板を固設する工程と、基板とウェハを単一化し、ウェハ、及び、基板を分離して、複数の半導体素子を形成する工程と、からなる。
【発明の効果】
【０００９】
本発明により、半導体素子の製作時間と費用を減少させることができる。
【発明を実施するための最良の形態】
【００１０】
図２ａ〜図２ｄは、本発明の実施例による半導体素子の製作方法を示す図である。図２ａで示されるように、半導体素子の製作方法は、上表面１００ａが配線（図示しない）を有する基板１００を提供する工程と、基板１００をウェハ２００上に電気的に接続して、信号を出力、或いは、入力する工程と、図２ｂで示されるように、ゲル３００をウェハ２００と基板１００の間に粘着して、ウェハ２００と基板１００を固設する工程と、最後に、図２ｃで示されるように、基板１００とウェハ２００を単一化し、ウェハ２００、及び、基板１００を分離し、例えば、ウェハ２００、及び、基板１００は、刀具１ａにより単一化作業を実行し、図２ｄで示されるような半導体素子４００を完成する工程と、からなる。
【００１１】
上述によると、ウェハは直接、基板上に粘着し、公知の裁断作業を免除し、ウェハを基板に電気的に接続し、粘着工程後、一回の裁断作業を実行するだけで、ウェハと基板を分離して、複数の独立した半導体素子を形成することができるので、本発明は、ウェハ裁断時間、及び、半導体素子の裁断工程を減少させて、製作時間を減少させることができる。
【００１２】
好ましい実施例中、図３で示されるように、本発明の半導体素子の製作方法による基板１００は、配線（図示しない）、及び、ボンディングパッド５００を有し、ウェハ２００は、アレイ配列の回路層（図示しない）、及び、複数の金属凸塊６０を有する。これにより、基板１００のボンディングパッド５００は、ウェハ２００の金属凸塊６００と電気的に接続する。また、ボンディングパッド５００は、金属凸塊６００と熱溶融方法で接合し、電気的接続の目的を達成する。
【００１３】
更に、ゲル３００を、ウェハ２００と基板１００間に加圧注入するか、或いは、毛細現象を利用して、ゲル３００をウェハ２００、及び、基板１００の間に流入して、ウェハ２００、及び、基板１００の目的を達成する。また、ゲル３００は、高誘電、或いは、高導熱高分子材料で、半導体素子が作動中に、高熱を生成して、半導体素子の電気性を破壊するのを防止する。
【００１４】
好ましい実施例中、基板とウェハは、レーザー、或いは、裁断刀具により、所定の裁断経路に沿って裁断を実行し、例えば、裁断刀具は、ウェハの裁断経路に沿って実行されるか、或いは、基板上に、予め、裁断マークをつけて、裁断マークに沿って裁断作業を実行し、基板とウェハを分離して、複数の半導体素子を形成する。
【００１５】
好ましい実施例中、本発明の半導体素子の製作方法は、更に、テスト工程を含み、半導体素子の電気性をテストする。更に、本発明の半導体素子の製作方法は、モールド工程を含み、半導体素子を密封して、湿気が外部から半導体素子に侵入するのを防止する。
【００１６】
図４で示されるように、基板１００は、まず、ボールグリッドアレイ（BGA）７００を基板１００の下表面１００ｂに製作し、信号の出力、或いは、入力（I／O）の外接端子とし、基板１００は、プリント回路板（PCB）で、ゲル３００の材質はエポキシである。
【００１７】
図５は、図２ａ〜図２ｄで示される半導体素子の製作方法のフローチャートである。上表面１００ａが回路層を有する基板１００を提供する工程（Ｓ１）と、基板１００とウェハ２００を電気的に接続して、信号を出力、或いは、入力する工程（Ｓ２）と、ゲル３００をウェハ２００と基板１００の間に粘着して、ウェハ２００を基板１００上に固設する工程（Ｓ３）と、基板１００とウェハ２００を単一化し、ウェハ２００、及び、基板１００を分離し、複数の半導体素子４００を形成する工程（Ｓ４）と、からなる。
【００１８】
上述を総合すると、本発明の半導体素子の製作方法は、ウェハを直接粘着すると共に、基板上に電気的に接続し、ウェハと基板は同時に、単一化工程を実行するので、製作時間が減少できる。また、ウェハを直接粘着し、基板上に電気的に接続するので、公知の一チップを基板上に配置する製作工程が免除され、チップを基板に連続配置する時間を減少させる。この他、本発明の半導体素子の製作方法は、チップ貼片、及び、ウェハ裁断等の前置作業とその費用を免除することができる。
【００１９】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００２０】
【図１ａ】公知の半導体素子の製作方法を示す図である。
【図１ｂ】公知の半導体素子の製作方法を示す図である。
【図１ｃ】公知の半導体素子の製作方法を示す図である。
【図１ｄ】公知の半導体素子の製作方法を示す図である。
【図２ａ】本発明の実施例による半導体素子の製作方法を示す図である。
【図２ｂ】本発明の実施例による半導体素子の製作方法を示す図である。
【図２ｃ】本発明の実施例による半導体素子の製作方法を示す図である。
【図２ｄ】本発明の実施例による半導体素子の製作方法を示す図である。
【図３】本発明のもう一つの好ましい実施例によるウェハと基板の間を金属凸塊により相互に連接した部分の拡大図である。
【図４】本発明のもう一つの好ましい実施例による基板がボールグリッドアレイを設置した部分の拡大図である。
【図５】図２ａ〜図２ｄで示される半導体素子の製作方法のフローチャートである。
【符号の説明】
【００２１】
10、200  ウェハ
100a  上表面
100b  下表面
20、1a  刀具
30  チップ
32、100  基板
34、600  金属凸塊
36、300  ゲル
40、400  半導体素子
500  ボンディングパッド
700  ボールグリッドアレイ
S1〜S4  半導体素子の製造工程
【図１ａ】
2009290186.tif 000003
【図１ｂ】
2009290186.tif 000004
【図１ｃ】
2009290186.tif 000005
【図１ｄ】
2009290186.tif 000006
【図２ａ】
2009290186.tif 000007
【図２ｂ】
2009290186.tif 000008
【図２ｃ】
2009290186.tif 000009
【図２ｄ】
2009290186.tif 000010
【図３】
2009290186.tif 000011
【図４】
2009290186.tif 000012
【図５】
2009290186.tif 000013