(57)【要約】【課題】ドレイン領域とドリフト領域との境界近傍における電界集中を緩和することにより、パワー半導体装置のドレイン耐圧を改善する。【解決手段】パワー半導体装置１０は、チャネル領域を含むボディ領域７０と、チャネル領域の上にゲート絶縁膜５０を介して形成されたゲート電極６０と、ボディ領域に取り囲まれた領域に形成されたＮ型のソース領域１３０と、ゲート電極６０から離間して形成されたドレイン領域１４０とを備える。ドレイン領域１４０の周りは、ドレイン領域より不純物濃度が低い拡散領域１００により取り囲まれている。また拡散領域１００とゲート電極６０の下方領域との間に拡散領域１００より不純物濃度が低いドリフト領域８０が形成されている。【選択図】図１
2009290140.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層に形成されたチャネル領域を含む第２導電型のボディ領域と、
前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の一方の側において、前記ボディ領域に形成された第１導電型のソース領域と、
前記チャネル領域の他方の側において、前記ゲート電極から離間して第１導電型の半導体層に形成された第１導電型のドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に形成された、前記ドレイン領域より不純物濃度が低い第１導電型の第１の不純物領域と、
前記第１の不純物領域と前記ドレイン領域との間に介在し、前記第１の不純物領域より不純物濃度が高く、前記ドレイン領域より不純物濃度が低い第１導電型の第２の不純物領域と、
を備えることを特徴とするパワー半導体装置。
【請求項２】
前記第２の不純物領域は前記ドレイン領域を取り囲んでいることを特徴とする請求項１に記載のパワー半導体装置。
【請求項３】
第１導電型の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
ソース側の前記半導体層にチャネル領域を含む第２導電型のボディ領域を形成する工程と、
ドレイン側の前記半導体層に第１導電型の第１の不純物領域を形成する工程と、
ソース側において前記チャネル領域に隣接して前記ボディ領域に第１導電型の低濃度不純物領域を形成する工程と、
ドレイン側において、前記チャネル領域に対して前記第１の不純物領域が介在するように前記第１の不純物領域より不純物濃度が高い第１導電型の第２の不純物領域を形成する工程と、
ソース側において、前記チャネル領域に対して前記低濃度不純物領域が介在するように、前記ボディ領域に第１導電型のソース領域を形成する工程と、
ドレイン側において、前記チャネル領域に対して前記第１の不純物領域および前記第２の不純物領域が順に介在するように、前記第２の不純物領域より不純物濃度が高いドレイン領域を形成する工程と、
を備えることを特徴とするパワー半導体装置の製造方法。
【請求項４】
ソース側に前記低濃度不純物領域を形成する工程と、ドレイン側に第２の不純物領域を形成する工程が同一の工程で行われることを特徴とする請求項３に記載のパワー半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置およびパワー半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置として、高耐圧・大電流能力を備えたＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプのトランジスタが知られている。ＤＭＯＳトランジスタは、ドレインとゲート間の電界強度を緩和する構造にしたＭＯＳ電界効果トランジスタであり、電源回路やドライバー回路などに広く用いられている。
【０００３】
ＤＭＯＳトランジスタとしては、横方向に電流を導伝するＬＤ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタがあり、ＬＤＭＯＳトランジスタの構造は以下の構造を有する（特許文献１参照）。すなわち、たとえばＮ型のエピタキシャル層を備え、エピタキシャル層の表面にＰ型のボディ領域（Ｐ型ウェル）が形成されている。ボディ領域と重畳するようにしてＮ型のソース領域が形成されている。また、エピタキシャル層の表面には、ソース層に対向して高濃度のＮ型不純物が拡散したドレイン領域が形成されている。ドレイン領域は、ゲート電極から離間しており、ドレイン領域とゲート電極との離間部分に低濃度のＮ型不純物が拡散したドリフト領域が形成されている。ソース領域とドリフト領域とで挟まれたボディ層の一部は、チャネル領域を形成している。
【特許文献１】特開２００５−１９１０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のパワー半導体装置では、不純物濃度が高濃度のドレイン領域と不純物濃度が低濃度のドリフト領域とが接している。このため、ドレイン領域とドリフト領域との境界面近傍において電界が集中し、インパクトイオン化が生じることにより、ドレイン耐圧が劣化するという問題が生じていた。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、ドレイン領域とドリフト領域との境界近傍における電界集中を緩和することにより、パワー半導体装置のドレイン耐圧を改善することにある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、パワー半導体装置である。当該パワー半導体装置は、第１導電型の半導体層に形成されたチャネル領域を含む第２導電型のボディ領域と、チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の一方の側において、ボディ領域に形成された第１導電型のソース領域と、チャネル領域の他方の側において、ゲート電極から離間して第１導電型の半導体層に形成された第１導電型のドレイン領域と、チャネル領域とドレイン領域との間に形成されたドレイン領域より不純物濃度が低い第１導電型の第１の不純物領域と、第１の不純物領域とドレイン領域との間に介在し、第１の不純物領域より不純物濃度が高く、ドレイン領域より不純物濃度が低い第１導電型の第２の不純物領域と、を備えることを特徴とする。
【０００７】
この態様によれば、ドレイン領域と第１の不純物領域との間に、第１の不純物領域よりＮ型不純物濃度が高く、ドレイン領域よりＮ型不純物濃度が低い第２の不純物領域が形成されているため、ドレイン領域と第１の不純物領域との間における電界集中が緩和されるため、パワー半導体装置の耐圧性を向上させることができる。
【０００８】
上記態様において、第２の不純物領域はドレイン領域を取り囲んでいてもよい。
【０００９】
本発明の他の態様は、パワー半導体装置の製造方法である。当該パワー半導体装置の製造方法は、第１導電型の半導体層の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と、ソース側の半導体層にチャネル領域を含む第２導電型のボディ領域を形成する工程と、ドレイン側の半導体層に第１導電型の第１の不純物領域を形成する工程と、ソース側においてチャネル領域に隣接してボディ領域に第１導電型の低濃度不純物領域を形成する工程と、ドレイン側において、チャネル領域に対して第１の不純物領域が介在するように第１の不純物領域より不純物濃度が高い第１導電型の第２の不純物領域を形成する工程と、ソース側において、チャネル領域に対して低濃度不純物領域が介在するように、ボディ領域に第１導電型のソース領域を形成する工程と、ドレイン側において、チャネル領域に対して第１の不純物領域および第２の不純物領域が順に介在するように、第２の不純物領域より不純物濃度が高いドレイン領域を形成する工程と、を備えることを特徴とする。
【００１０】
この態様によれば、ドレイン領域と第１の不純物領域との間における電界集中が緩和され、耐圧性が向上したパワー半導体装置を製造することができる。
【００１１】
上記態様のパワー半導体装置の製造方法において、ソース側に低濃度不純物領域を形成する工程と、ドレイン側に第２の不純物領域を形成する工程が同一の工程で行われてもよい。
【発明の効果】
【００１２】
本発明によれば、ドレイン領域とドリフト領域との間の電界集中が緩和されるため、パワー半導体装置のドレイン耐圧を向上させることがきる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（実施の形態）
図１は実施の形態に係るパワー半導体装置の構造を示す断面図である。パワー半導体装置１０は、Ｐ型の単結晶のシリコン基板２０と、シリコン基板２０の上に形成されたＮ−型のエピタキシャル層２４（半導体層）とを有する。エピタキシャル層２４は、一対の素子分離拡散層２６によって素子分離されている。一対の素子分離拡散層２６の上に、それぞれフィールド酸化膜４０ａ、４０ｂが形成されている。
【００１５】
さらに、エピタキシャル層２４の中にＰ型のボディ領域（Ｐ型ウェル）７０が形成されている。ボディ領域７０は、後述するゲート絶縁膜５０の下面と接するチャネル領域を含む。
【００１６】
ボディ領域７０に取り囲まれた領域に、ボディ領域７０よりも浅く、高濃度のＮ型不純物が拡散したＮ＋型のソース領域１３０が形成されている。
【００１７】
また、ボディ領域７０に取り囲まれた領域には、フィールド酸化膜４０ａの側においてソース領域１３０に隣接して、高濃度のＰ型不純物が拡散したＰ＋型の拡散領域１５０が形成されている。Ｐ＋型の拡散領域１５０によりボディ領域７０の電位が固定される。また、ボディ領域７０に取り囲まれた領域には、チャネル領域の側においてソース領域１３０に隣接して、低濃度のＮ型不純物が拡散したＮ−型の拡散領域９０が形成されている。
【００１８】
ソース領域１３０およびＰ＋型の拡散領域１５０の表面にソースコンタクト領域１８０が設けられている。ソースコンタクト領域１８０として、たとえば、チタンシリサイドなどの金属シリサイドが用いられる。
【００１９】
また、エピタキシャル層２４の上には、ボディ領域７０から離間して、エピタキシャル層２４よりも高濃度のＮ型不純物が拡散されたＮ−型のドリフト領域８０が形成されている。
【００２０】
ドリフト領域８０に取り囲まれた領域には、ドリフト領域８０よりも高濃度のＮ型不純物が拡散されたＮ−型の拡散領域１００が形成されている。
【００２１】
さらに、拡散領域１００に取り囲まれた領域に拡散領域１００よりも高濃度のＮ型不純物が拡散されたドレイン領域１４０が形成されている。すなわち、本実施の形態のパワー半導体装置では、Ｎ型不純物の濃度は、ドレイン領域１４０＞拡散領域１００＞ドリフト領域８０となっている。
【００２２】
ドレイン領域１４０の表面にドレインコンタクト領域１８２が設けられている。ドレインコンタクト領域１８２として、たとえば、チタンシリサイドなどの金属シリサイドが用いられる。
【００２３】
ボディ領域７０の一部であるチャネル領域、エピタキシャル層２４の露出部分およびドリフト領域８０の露出部分の一部の上方にゲート絶縁膜５０を介してゲート電極６０が設けられている。ゲート電極６０は、たとえばポリシリコンにより形成される。ゲート電極６０の側面および上面の一部分はシリコン酸化膜からなる絶縁膜６２が形成され、上面の他の部分には、チタンシリサイドなどの金属シリサイドによって金属膜が形成されている。また、ゲート電極６０の側面には絶縁膜６２を介してサイドウォール１１０が設けられている。
【００２４】
ドリフト領域８０および拡散領域１００の露出面の上方ならびにドレイン側のサイドウォール１１０およびゲート電極６０の上面に設けられた絶縁膜６２のドレイン側の一部を被覆するようにシリサイドブロック１７０が形成されている。シリサイドブロック１７０によりドレイン領域１４０とゲート電極６０との間のドリフト領域８０および拡散領域１００の低抵抗化が抑制され、ドレイン耐圧が向上する。
【００２５】
なお、ドレイン耐圧は、ドレイン領域１４０とゲート電極６０とのオフセット量を変えることにより調節することができる。たとえば、ドレイン領域１４０とゲート電極６０とのオフセット量を０．４μｍとすることにより、ドレイン耐圧を１３Ｖとすることができる。また、オフセット量を０．７μｍとすることにより、ドレイン耐圧を１８Ｖとすることができる。なお、ゲート電極６０に印加される電圧は３Ｖである。
【００２６】
本実施の形態に係るパワー半導体装置１０によれば、ドレイン領域１４０とドリフト領域８０との間に、ドリフト領域８０よりＮ型不純物濃度が高く、ドレイン領域１４０よりＮ型不純物濃度が低い拡散領域１００が形成されている。このため、ドレイン領域１４０とドリフト領域８０との間における電界集中が緩和されるため、パワー半導体装置１０の耐圧性を向上させることができる。
【００２７】
続いて、実施の形態に係るパワー半導体装置１０の製造方法について説明する。図２乃至図８は、実施の形態に係るパワー半導体装置１０の製造方法を示す工程断面図である。
【００２８】
まず、図２（Ａ）に示すように、Ｐ型の単結晶半導体基板として、たとえばＰ型の単結晶のシリコン基板２０を用意する。
【００２９】
次に、図２（Ｂ）に示すように、シリコン基板２０の上に素子形成領域をマスクするレジスト２１を形成する。続いて、レジスト２１をマスクとして、シリコン基板２０の上面にＢ（ボロン）をイオン注入し、注入されたＢ（ボロン）を熱処理することにより活性化する。これにより、素子形成領域を素子分離する素子分離拡散層２６ａが形成される。この後、レジスト２１を除去する。
【００３０】
次に、図２（Ｃ）に示すように、シリコン基板２０の上方にＮ−型のエピタキシャル層２４をエピタキシャル成長させる。続いて、図２（Ｂ）と同様なレジスト（図示せず）を形成してエピタキシャル層２４の上面にＢ（ボロン）をイオン注入し、注入されたＢ（ボロン）を熱処理することにより活性化する。これにより、下層の素子分離拡散層２６ａに達する上層の素子分離拡散層２６ｂが形成される。以下、素子分離拡散層２６ａと素子分離拡散層２６ｂとを合わせて素子分離拡散層２６と呼ぶ。
【００３１】
次に、図３（Ａ）に示すように、乾式熱酸化法を用いてパッド酸化膜２８を形成し、さらに、減圧ＣＶＤ法あるいはＬＰ−ＴＥＯＳ法を用いてパッド酸化膜２８の上にシリコン窒化膜２９を成膜する。
【００３２】
次に、図３（Ｂ）に示すように、周知のフォトリソグラフィ法を用いて、素子分離領域に対応する部分が開口３１となり、アクティブ領域に対応した所定パターンのレジスト３０を形成する。続いて、レジスト３０をマスクとしてフィールド素子分離領域のパッド酸化膜２８、シリコン窒化膜２９、エピタキシャル層２４および素子分離拡散層２６を選択的に除去する。この後、レジスト３０を除去する。
【００３３】
次に、図３（Ｃ）に示すように、高温湿式熱酸化法を用いて、アクティブ領域を挟む一対の素子分離領域にそれぞれフィールド酸化膜４０ａ、４０ｂを膨張酸化させる。この後、シリコン窒化膜２９を除去する。
【００３４】
次に、図４（Ａ）に示すように、パッド酸化膜２８を除去した後、乾式熱酸化法を用いてエピタキシャル層２４の上にゲート絶縁膜５０を形成する。ゲート絶縁膜５０の膜厚は、たとえば、５〜２０ｎｍである。
【００３５】
次に、図４（Ｂ）に示すように、プラズマＣＶＤ法によりポリシリコン膜５８を成膜する。ポリシリコン膜５８の膜厚は、たとえば、１００〜３００ｎｍである。
【００３６】
次に、図４（Ｃ）に示すように、周知のフォトリソグラフィ法を用いてゲート電極形成領域がマスクされるようにレジスト３２をパターニングする。続いて、レジスト３２をマスクとして、図４（Ｂ）に示したポリシリコン膜５８を選択的に除去し、ゲート電極６０を形成する。ゲート電極６０を形成した後、レジスト３２を除去する。
【００３７】
次に、図５（Ａ）に示すように、熱酸化によりゲート電極６０の上面および側面にシリコン酸化膜からなる絶縁膜６２を形成する。
【００３８】
次に、図５（Ｂ）に示すように、周知のフォトリソグラフィ法を用いてＰ型ボディ領域に対応する部分が開口３３となるようにレジスト３４をパターニングする。続いて、レジスト３４に形成された開口３３を通してＢ（ボロン）をイオン注入し、Ｐ型のボディ領域７０を形成する。Ｂ（ボロン）のドーズ量は、たとえば、５Ｅ１１〜５Ｅ１３ｃｍ−２である。
【００３９】
次に、図５（Ｃ）に示すように、周知のフォトリソグラフィ法を用いて低濃度Ｎ型領域およびドレイン領域に対応する部分が開口３５となるようにレジスト３６をパターニングする。続いて、レジスト３６に形成された開口３５を通してＰ（リン）をイオン注入し、ドリフト領域８０を形成する。なお、Ｐ（リン）のドーズ量は、たとえば１Ｅ１２〜５Ｅ１３ｃｍ−２である。
【００４０】
次に、図６（Ａ）に示すように、周知のフォトリソグラフィ法を用いてソース領域に対応する部分が開口３７ａおよびドレイン領域に対応する部分が開口３７ｂとなるようにレジスト３８をパターニングする。続いて、レジスト３８に形成された開口３７ａ、開口３７ｂを通してＰ（リン）をイオン注入し、それぞれＮ−型の拡散領域９０、拡散領域１００を形成する。なお、Ｐ（リン）のドーズ量は、たとえば５Ｅ１２〜１Ｅ１４ｃｍ−２である。このように、ソース側のＮ−型の拡散領域９０とドレイン側の電界緩和用のＮ−型の拡散領域１００を同一工程で形成することにより、製造工程を簡便化し、製造時間および製造コストを低減することができる。
【００４１】
次に、図６（Ｂ）に示すように、プラズマＣＶＤ法を用いてシリコン酸化膜（図示せず）を成膜した後、エッチバックによりゲート電極６０の側面にサイドウォール１１０を形成する。
【００４２】
次に、図６（Ｃ）に示すように、ＣＶＤ法またはプラズマＣＶＤ法を用いて、シリコン窒化膜１２０を成膜する。
【００４３】
次に、図７（Ａ）に示すように、周知のフォトリソグラフィ法を用いて、ソース領域およびドレイン領域が開口となるような所定パターンのレジスト１２２を形成する。続いて、レジスト１２２をマスクとしてＡｓ（ヒ素）をイオン注入した後、高速熱処理を行うことによりソース領域１３０およびドレイン領域１４０形成する。この際に、シリコン窒化膜１２０がバリア層となり、Ａｓの拡散が抑制される。なお、Ａｓ（ヒ素）のドーズ量は、たとえば、８Ｅ１４〜８Ｅ１５ｃｍ−２である。
【００４４】
ソース領域１３０およびドレイン領域１４０を形成した後、レジスト１２２を除去する。
【００４５】
次に、図７（Ｂ）に示すように、周知のフォトリソグラフィ法を用いて、ソース領域１３０とフィールド酸化膜４０ａとの間の領域が開口となるような所定パターンのレジスト１２４を形成する。続いて、レジスト１２４をマスクとしてボディ領域に高濃度のボロンをイオン注入し、Ｐ＋型の拡散領域１５０を形成する。Ｐ＋型の拡散領域１５０を形成した後、レジスト１２４を除去する。
【００４６】
次に、図７（Ｃ）に示すように、プラズマＣＶＤ法を用いてシリコン酸化膜１６０を全面に成膜する。
【００４７】
次に、図８（Ａ）に示すように、フォトリソグラフィ法を用いて、ドレイン領域１４０とゲート電極６０とのオフセット部分、ゲート電極６０のドレイン側の側面およびゲート電極６０のドレイン側の上面の一部に相当するシリサイドブロック形成領域がマスクされるような所定パターンのレジスト１２６を形成する。さらに、レジスト１２６をマスクとして、図７（Ｃ）に示したシリコン酸化膜１６０を選択的に除去し、シリサイドブロック１７０を形成する。シリサイドブロック１７０を形成した後、レジスト１２６を除去する。
【００４８】
次に、図８（Ｂ）に示すように、物理気相成長（ＰＶＤ：Physical Vapor Deposition）によりチタンを成膜した後、高速熱処理を行う。これにより、ソース領域１３０、Ｐ型の拡散領域１５０およびドレイン領域１４０の中のシリコンと成膜されたチタンとが反応し、ソース側、ドレイン側にそれぞれチタンシリサイド膜からなるソースコンタクト領域１８０、ドレインコンタクト領域１８２が形成される。この際に、シリサイドブロック１７０によりドレイン領域１４０とゲート電極６０との間のドリフト領域８０および拡散領域１００が保護されるため、この領域の低抵抗化が抑制され、ドレイン耐圧が向上する。また、ゲート電極６０の上面の露出部分にチタンシリサイド膜１８４が形成される。
【００４９】
以上の製造工程によれば、実施の形態に係るパワー半導体装置を製造することができる。
【００５０】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００５１】
たとえば、上述の実施の形態では、Ｎ型のパワー半導体装置が例示されていたが、Ｐ型のパワー半導体装置に適用可能であることは当業者であれば容易に理解可能である。
【００５２】
また、上述の実施の形態では、ドレイン側の電界緩和用のＮ−型の拡散領域１００の形成がソース側のＮ−型の拡散領域９０の形成と同一工程にて行われているが、ドレイン側の電界緩和用のＮ−型の拡散領域１００の形成工程を別途設けてもよい。
【図面の簡単な説明】
【００５３】
【図１】実施の形態に係るパワー半導体装置の構造を示す断面図である。
【図２】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００５４】
１０  パワー半導体装置、２０  シリコン基板、２４  エピタキシャル層、２６  素子分離拡散層、５０  ゲート絶縁膜、６０  ゲート電極、７０  ボディ領域、８０  ドリフト領域、９０  拡散領域、１００  拡散領域、１３０  ソース領域、１５０  拡散領域、１７０  シリサイドブロック、１８０  ソースコンタクト領域、１８２  ドレインコンタクト領域。  
【図１】
2009290140.tif 000003
【図２】
2009290140.tif 000004
【図３】
2009290140.tif 000005
【図４】
2009290140.tif 000006
【図５】
2009290140.tif 000007
【図６】
2009290140.tif 000008
【図７】
2009290140.tif 000009
【図８】
2009290140.tif 000010