(57)【要約】【課題】半導体集積回路の製造歩留まりを向上できる。【解決手段】本発明の例に関わる露光条件設定方法は、設計レイアウトデータを入力するステップ（ＳＴ１）と、前記入力された設計レイアウトデータ内から所定のゲート長を有する複数のゲートパターンを抽出するステップと、抽出された前記ゲートパターンに対応するマスクパターンを露光により被転写膜に転写形成された転写パターンとゲートパターンの設計値との寸法変動量を算出するステップ（ＳＴ２）と、ゲートパターンの寸法変動量に対応する前記ゲートパターンの数の分布を求めるステップ（ＳＴ３）と、ゲートパターン数分布の最頻値又は中央値を示すゲートパターンの前記寸法変動量が許容の条件を満たすように、露光条件を設定するステップ（ＳＴ４）と、を備える。【選択図】図１
2009182237.tif 000002
【特許請求の範囲】
【請求項１】
設計レイアウトデータを入力するステップと、
前記入力された設計レイアウトデータ内から所定のゲート長を有する複数のゲートパターンを抽出するステップと、
抽出された前記ゲートパターンに対応するマスクパターンを露光により被転写膜に転写形成される転写パターンと前記ゲートパターンの設計値との寸法変動量を算出するステップと、
前記ゲートパターンの前記寸法変動量に対応する前記ゲートパターンの数の分布を求めるステップと、
前記ゲートパターン数分布の最頻値又は中央値を示す前記ゲートパターンの前記寸法変動量が許容の条件を満たすように、露光条件を設定するステップと、
を具備することを特徴とする露光条件設定方法。
【請求項２】
前記ゲートパターンの前記寸法変動量に対応する前記ゲートパターンの数の分布を求めるステップは、
前記ゲートパターン数分布を前記ゲートパターンと隣接するパターンとのパターン間スペースに応じて求めるステップと、
前記ゲートパターンの前記寸法変動量を前記ゲートパターンの前記パターン間スペースに応じて求めるステップと、
を含むことを特徴とする請求項１に記載の露光条件設定方法。
【請求項３】
前記設計レイアウトデータは、ロジック部とメモリ部を含む設計レイアウトデータであり、抽出された前記ゲートパターンは前記ロジック部のゲートパターンであり、請求項１又は２に記載の方法により設定された露光条件に基づいて前記メモリ部のゲートパターンを設計することを特徴とするパターン設計方法。
【請求項４】
ロジック部とメモリ部を含む設計レイアウトデータ内のロジック部から複数のゲートパターンを抽出するステップと、
抽出した前記ゲートパターンに対応するマスクパターンを露光することにより被転写膜に転写して回路パターンを形成したときに、前記回路パターンの駆動電圧、ＲＣ遅延、クロストークノイズ、信号変化ノイズ、信号反射ノイズ、エレクトロマイグレーション及びエレクトロマグネティック・インタフェランスのうち、少なくとも１つが許容条件を満たすように、露光条件を設定するステップと、
前記設定された露光条件に基づいて前記メモリ部のゲートパターンを設計するステップと、
を具備することを特徴とするパターン設計方法。
【請求項５】
請求項３又は４記載のパターン設計方法により設計されたパターンに基づいて形成されたマスクパターンを半導体基板上の被転写膜に露光転写することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、露光条件設定方法に係り、特に、ＭＯＳトランジスタのゲートパターンに対して露光量を設定する方法に関する。又、本発明は設定された露光条件に基づいてパターンを設計する方法及びそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの小型化及びメモリチップの大容量化のため、半導体集積回路の微細化が要求されている。それに伴い、光近接効果によるパターン転写への影響が増大し、チップ内の微細なパターンに対して、十分なプロセスマージンを確保することが困難になっており、半導体集積回路の製造歩留まりが低下する傾向にある（例えば、特許文献１参照）。
【０００３】
特に、半導体集積回路に搭載されるロジック部においては、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のように、製品毎に回路設計が異なる場合においては、その設計レイアウト毎に最小パターンのサイズやパターン間の間隔等も異なるため、十分なプロセスマージンを確保できるプロセス条件を、製品毎に調べなければならない。
【０００４】
また、例えば、フラッシュメモリやＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体集積回路の場合では、ロジック部と同一チップ内にメモリセルアレイ部も搭載される。このメモリセルアレイ部はロジック部のパターンとは異なり、例えば、フラッシュメモリでは、ラインアンドスペースの周期パターンで設計される。そのため、ロジック部とメモリセルアレイ部とで光近接効果に起因するパターンサイズの誤差が異なるため、適切な露光条件も異なってしまう。
【０００５】
それゆえ、このような半導体集積回路に対して、ロジック部とメモリセルアレイ部との両方で、十分なプロセスマージンを確保できる適切な露光条件を設定することは困難であり、これも半導体集積回路の製造歩留まり低下の原因の１つとなっている。
【特許文献１】特開２００６−５３２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体集積回路の製造歩留まりを向上できる技術を提案する。
【課題を解決するための手段】
【０００７】
本発明の例に関わる露光条件設定方法は、設計レイアウトデータを入力するステップと、前記入力された設計レイアウトデータ内から所定のゲート長を有する複数のゲートパターンを抽出するステップと、抽出された前記ゲートパターンに対応するマスクパターンを露光により被転写膜に転写形成される転写パターンと前記ゲートパターンの設計値との寸法変動量を算出するステップと、前記ゲートパターンの前記寸法変動量に対応する前記ゲートパターンの数の分布を求めるステップと、前記ゲートパターン数分布の最頻値又は中央値を示す前記ゲートパターンの前記寸法変動量が許容の条件を満たすように、露光条件を設定するステップと、を備える。
【０００８】
本発明の例に関わるパターン設計方法は、ロジック部とメモリ部を含む設計レイアウトデータ内のロジック部から複数のゲートパターンを抽出するステップと、抽出した前記ゲートパターンに対応するマスクパターンを露光することにより被転写膜に転写して回路パターンを形成したときに、前記回路パターンの駆動電圧、ＲＣ遅延、クロストークノイズ、信号変化ノイズ、信号反射ノイズ、エレクトロマイグレーション及びエレクトロマグネティック・インタフェランスのうち、少なくとも１つが許容条件を満たすように、露光条件を設定するステップと、前記設定された露光条件に基づいて前記メモリ部のゲートパターンを設計するステップと、を備える。
【発明の効果】
【０００９】
本発明の例によれば、半導体集積回路の製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための複数の形態について詳細に説明する。
【００１１】
１．  概要  
本発明の実施形態は、露光条件設定方法に係り、特に、ゲートパターンに対して適切な露光条件を設定する方法に関する。また、その設定された露光条件に基づいてパターンを設計するパターン設計方法及び半導体装置の製造方法に関する。
【００１２】
本発明の実施形態の露光条件設定方法は、入力されたロジック部の設計レイアウトデータ内のＭＯＳトランジスタのゲートパターンにおいて、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔ）処理を行って形成したマスクパターンを露光転写したときの設計値からの寸法変動量（以下、ＯＰＣ誤差と呼ぶ）と設計レイアウト内で多用されているゲート長の個数の分布から、ロジック部に対する露光量が求められ、それが露光量として設定される。
【００１３】
これによって、製品毎に設計レイアウトが異なるロジック部に対し、十分なプロセスマージンを確保できる露光量を簡便に設定できる。
【００１４】
また、本発明の他の実施形態の露光条件設定方法は、入力されたロジック部の設計レイアウトデータ内のＭＯＳトランジスタのゲートパターンのＯＰＣ誤差に基づいて、複数の露光量条件で、ロジック部の動作を検証するシミュレーションを行い、ロジック部の動作が補償される露光量を、露光量として設定する。これによって、製品毎に設計レイアウトが異なるロジック部に対し、動作を補償できる露光量を簡便に設定できる。
【００１５】
さらに、ロジック部と同一チップ内にメモリセルアレイ部が搭載される場合では、ロジック部に対して設定された露光量に基づいて、あらかじめ設計された露光量毎の複数のメモリセルアレイ部の設計レイアウトデータの中から、１つの設計レイアウトデータが選択される。これによって、ロジック部とメモリセルアレイ部とで、同じ露光条件によって十分なプロセスマージンを確保できる。尚、本発明の実施形態においては、ロジック部とメモリセルアレイ部とで同一の露光条件によって確保されるプロセスマージンのことを、共通マージンと呼ぶ。
【００１６】
以上のように、本発明の実施形態によれば、半導体集積回路の製造歩留まりを向上できる。
【００１７】
２．  実施形態  
（１）  第１の実施形態  
本発明の第１の実施形態について、図１乃至図７を用いて、説明する。
【００１８】
図１は、本実施形態の露光条件設定方法の処理フローを示す図である。又、図２は、図１の処理フローを実施するための装置の基本構成を示すブロック図である。図２に示す装置は、露光条件設定装置であり、コンピュータ５、記憶装置６及びシミュレータ７から構成される。コンピュータ５は、制御部５Ａと演算部５Ｂを有している。制御部５Ａは、例えば、演算部５Ｂに入力された設計レイアウトデータに対して、図１に示す処理を行うためのソフトウェアを有しており、演算部５Ｂにその処理を実行させる。シミュレータ７は、入力される設計レイアウトデータに対して、シミュレーションを実行する。
【００１９】
本実施形態において、図１に示す処理フローは、図２の露光条件設定装置を用いて、以下のように、処理される。
【００２０】
はじめに、製造される製品の設計レイアウトデータが、コンピュータ５の演算部５Ｂに入力される（ＳＴ１）。設計レイアウトデータは、例えば、ロジック部内のＭＯＳトランジスタを形成するための各製造工程に対応するマスクパターンであり、本実施形態の処理で主に扱われる設計レイアウトデータは、ＭＯＳトランジスタのゲートパターンに対応するマスクパターンのデータである。
【００２１】
ここで、図３を用いて、設計レイアウトデータ内のＭＯＳトランジスタのゲートパターンについて、説明する。図３は、設計レイアウトデータ内で、ｘ方向に隣接して配置される複数のＭＯＳトランジスタのゲートパターンを示す模式図である。尚、図３では、説明の簡単化のため、同一のゲート長のゲートパターンが、等しいパターン間スペースで配置されている例を図示している。  
複数のＭＯＳトランジスタは、ロジック部内の各回路でそれぞれ要求される特性に応じ、ゲート長Ｌが異なって設計される。複数のＭＯＳトランジスタのゲートパターンは、ロジック部のレイアウトに応じて、それぞれ異なるゲートパターン間の間隔ｄ（以下、パターン間スペースと呼ぶ）でｘ−ｙ平面内に隣接して配置されている。また、図３の破線で示されるパターン４Ａは、露光量が大きい場合に被転写膜に転写形成されるゲートパターンの転写パターンの一例を示し、図３の一点鎖線で示されるパターン４Ｂは、露光量が小さい場合に被転写膜に転写形成されるゲートパターンの転写パターンの一例を示している。図３に示すように、露光量が大きい場合には、転写パターン４Ａは設計されたゲートパターン４よりも小さく形成される。一方、露光量が小さい場合には、転写パターン４Ｂは設計されたゲートパターン４よりも大きく形成される。本実施形態においては、この設計されたゲートパターン４（以下、ターゲットデザインと呼ぶ）と転写パターン４Ａ，４Ｂとのサイズのずれ量（寸法変動量）をＯＰＣ誤差として、説明する。ＯＰＣ誤差が生じる原因としては、パターン間スペースが挙げられる。
【００２２】
設計レイアウトデータが入力された後、そのデータ内のロジック部のＭＯＳトランジスタのゲートパターンにおいて、それぞれ設定された複数のゲート長の中で多用されているゲート長が、コンピュータ５の制御部５Ａによって抽出される。このゲート長の抽出は、例えば、設計レイアウトデータに含まれるＭＯＳトランジスタの設計情報を取得することや、設計レイアウトデータ内のゲートパターンを、コンピュータ５それぞれチェックすることによって、実行される。  
そして、多用されているゲート長（例えば、設計レイアウト中のゲートパターンのうちの最頻のゲート長）のゲートパターンにおいて、隣接するパターン間の間隔が、コンピュータ５によってそれぞれ識別される。それによって、図４に示すような、多用されているゲート長におけるパターン間スペースに対するゲート数の分布が、コンピュータ５によって算出される（ＳＴ２）。この算出結果は、データとして、例えば、記憶装置６内に格納される。
【００２３】
さらに、本実施形態においては、あらかじめ、設計レイアウトデータ内のＭＯＳトランジスタに用いられているすべてのゲート長毎に、それらのパターン間スペースに対するＯＰＣ誤差が、例えば、実験やシミュレータ７を用いたリソグラフィシミュレーションによって、算出される。そして、ゲート長毎に、図５に示すようなパターン間スペースに対するＯＰＣ誤差のデータが作成され、それらのデータが、データベースとして、記憶装置６に格納される。  
図５は、任意のゲート長のＭＯＳトランジスタにおける、パターン間スペースに対するＯＰＣ誤差の変動量データの一例を示している。図５に示す例では、パターン間スペースがｄ０の時にＯＰＣ誤差が０となっており、パターン間スペースがｄ０より小さい場合には負のＯＰＣ誤差となり、その反対に、パターン間スペースがＤより大きい場合には、正のＯＰＣ誤差となっている。尚、ゲート長毎に、パターン間スペースに対するＯＰＣ誤差の変動量が異なるのは勿論である。  
また、リソグラフィシミュレーションで設定される露光条件は、任意の１つの条件に基づいて、シミュレーションを行ってもよいが、ゲート長毎にそれぞれ露光量を変えてシミュレーションを行い、露光量毎のシミュレーション結果をデータベース化して、さらに、記憶装置６に格納してもよい。
【００２４】
そして、図１に示すように、パターン間スペースに対するＯＰＣ誤差の変動量のデータ１の中から、上記ステップＳＴ２においてロジック部で多用されていると識別されたゲート長に対応するデータが、コンピュータ５によって、記憶装置６内から取得される。そして、この取得されたデータ１と上記ステップＳＴ２によって作成されたパターン間スペースに対するゲート数の分布データのどちらも同じゲート長のパターン間スペースに対するデータであるので、それらを対応させて、ＯＰＣ誤差に対するゲート数の分布が算出される（ＳＴ３）。この算出結果は、例えば、図６に示すようになり、このようなＯＰＣ誤差に対するゲート数の分布データに基づいて、ゲート数の分布の最頻値又は中央値でＯＰＣ誤差が許容値未満、好ましくは０となる露光量が算出される。
【００２５】
例えば、図４に示されるパターン間スペースに対するゲート数の分布データにおいては、パターン間スペースがＡでの分布が最も多く、これがゲート数の最頻値Ｂとなっている。また、図５に示されるパターン間スペースに対するＯＰＣ誤差の変動量データにおいて、パターン間スペースがＡでは、ＯＰＣ誤差がＣとなっている。
【００２６】
よって、図６に示すように、図５のパターン間スペースに対するＯＰＣ誤差の変動量データを作成した際の任意の露光量において、ＯＰＣ誤差がＣで、ロジック部で多用されているゲート長の最頻値となる。
【００２７】
そして、この図６に基づいて、ＯＰＣ誤差が０とＯＰＣ誤差がＣとの間のずれ量Ｚから、ゲート数の最頻値でＯＰＣ誤差が許容値未満、好ましくは０、もしくはその分布データ内で最小値となるような露光量が、コンピュータ５の演算部５Ｂによって算出され、この算出された露光量がロジック部に対する最適な露光量として、設定される。つまり、本実施形態においては、ロジック部のＭＯＳトランジスタのゲートパターンにおいて、多用されているゲート長で、且つ、多用されているパターン間スペースに対して、ＯＰＣ誤差が小さくなるように算出された露光量が、ロジック部の最適露光量となる。尚、本実施形態においては、最頻値を例に説明したが、中央値でＯＰＣ誤差が許容値未満となる露光量を算出し、それを最適露光量としてもよい。また、ゲート長毎に露光量を変えたシミュレーションによって、パターン間スペースに対するＯＰＣ誤差変動量データが作成された場合には、それらのデータとパターン間スペースに対するゲート数の分布データを逐次参照することで、ゲート数の最頻値・中央値でＯＰＣ誤差が許容値未満、好ましくは０となるような露光量を得てもよい。
【００２８】
以上のように、ＯＰＣ誤差の変動量に対する多用されているゲート長のゲート数の分布データから、ゲート数の最頻値又は中央値でＯＰＣ誤差が許容値未満となるような露光量が算出され、それがロジック部に対する適切な露光量として設定される。
【００２９】
これによって、製品毎に設計レイアウトが異なるロジック部において、十分なプロセスマージンを確保できる適切な露光量を、簡便に求めることができる。
【００３０】
さらに、適切な露光量が設定されたロジック部において、例えば、このロジック部が、メモリセルアレイ部の制御用の回路である場合のように、ロジック部とメモリセルアレイ部が同一チップに搭載される場合には、以下のような処理が、さらに実行される。  
本実施形態において、それぞれ異なる露光量毎に適切なメモリセルアレイ部の設計レイアウトデータが、あらかじめ行われた実験又はシミュレーションによって作成される。
【００３１】
メモリセルアレイ部の設計レイアウトデータ（以下、メモリセルデザインデータと呼ぶ）は、図７に示すように、基準となるメモリセルデザインデータ１０（以下、基準セルデザインデータと呼ぶ）が作成される。そして、基準セルデザインデータの図形パターン２０，３０に対し、バイアス処理やレイアウト変更を行って、露光量が異なっても、基準セルデザインと同様のパターンがブランクス基板上又はチップ（半導体基板）上に形成されるような露光量毎に適切なメモリセルデザインデータ１１〜１４が作成される。これらのメモリセルデザインデータ１０〜１４は、データベースとして記憶装置６に格納される。
【００３２】
ここで、パターンのバイアス処理とは、基準メモリセルデザインデータ１０内の全図形パターン２０，３０の寸法が、露光量に応じて、パターン２１，３１のように減少（−バイアス）される処理や、メモリセルデザインデータ１２のパターン２２，３２のように増加（＋バイアス）される処理のことである。  
また、レイアウト変更とは、図形パターンに対する部分的なバイアス処理であり、メモリセルデザインデータ１０内のパターンの一部分に対して、寸法の増減を行う処理である。例えば、メモリセルデザインデータ１３内のパターン３３のように、メモリセルデザインデータ１０内のパターン３０の寸法のみを変更する処理や、メモリセルデザインデータ１４内のパターン２４のように、メモリセルデザインデータ１０内のパターン２０の寸法のみを変更する処理である。
【００３３】
これらの露光量毎のメモリセルデザインデータ１０〜１４の中から、上記のステップＳＴ４で設定されたロジック部の露光量に適したメモリセルデザインデータが、コンピュータ５によって、選択される（ＳＴ５）。これによって、同一チップ上に形成されるメモリセルアレイ部とロジック部とで、共通の露光量が設定される。尚、フラッシュメモリのように、メモリセルアレイ部がラインアンドスペースの周期パターンで形成される場合には、そのパターンがロジック部に比べ単純であるため、比較的容易にパターンを変更できる。そのため、ロジック部の露光量が設定された後に、その露光量に基づいて、基準メモリセルデザインデータに対して、バイアス処理又はレイアウト変更を随時施して、設定された露光量にメモリセルデザインデータを作成してもよい。
【００３４】
以上のように、本発明の第１の実施形態では、ロジック部のＭＯＳトランジスタのゲートパターンで多用されているゲート長において、パターン間スペースに対するゲート数の分布データと、パターン間スペースに対するＯＰＣ誤差の変動量データとに基づき、ロジック部に対してＯＰＣ誤差が許容値未満の露光量が、適切な露光量として設定される。
【００３５】
それゆえ、製品毎に設計レイアウトデータが異なるロジック部において、十分なプロセスマージンを確保できる適切な露光量を、簡便に求めることができる。
【００３６】
また、同一チップ上にロジック部とメモリセルアレイ部が形成される場合には、ロジック部に対して設定された露光量に基づき、露光量毎に適切となるように設計されたメモリセルデザインデータの中からメモリセルデザインデータが選択される。これによって、設定された露光量に適したメモリセルの設計データが作成される。  
それゆえ、ロジック部とメモリセルアレイ部とで、共通マージンを確保することができる。
【００３７】
したがって、本発明の第１の実施形態によれば、十分なプロセスマージンを確保でき、半導体集積回路の製造歩留まりを向上できる。
【００３８】
尚、本実施形態においては、記憶装置６に格納されたデータベースを利用して、露光量を算出する方法について述べたが、シミュレータ７を用いたシミュレーションによって、ＯＰＣ誤差に対するゲート数の分布を直接算出し、露光量を得てもよい。
【００３９】
また、本実施形態においては、露光条件として露光量を用いて説明したが、露光条件は、露光装置のフォーカス、収差、照明形状等の露光条件パターンの形状に影響を及ぼす他の条件でもよく、さらに、それらの条件を組み合わせたものでもよい。
【００４０】
（２）  第２の実施形態  
本発明の第１の実施形態においては、ロジック部のプロセスマージン及びロジック部とメモリセルアレイ部との共通マージンを確保するための実施例について説明した。
【００４１】
ロジック部においては、光近接効果によるパターン寸法の変動により、所定の動作が実行されないことも、大きな問題となる。パターン寸法の変動が生じた場合、配線幅及び配線ピッチの変化に伴い、配線の抵抗値や寄生容量が変化し、その結果として、半導体集積回路の駆動電圧や動作タイミングに影響を及ぼすことがある。それゆえ、プロセスマージンを確保することと共に、光近接効果の影響を受けても、ロジック部が搭載される半導体集積回路の動作を補償することも重要となる。
【００４２】
本発明の第２の実施形態においては、半導体集積回路の動作特性を補償できる露光量を設定できる露光条件設定方法及びそれを用いたパターン設計方法を説明し、特に、ロジック部の動作クロックを補償する例について述べる。尚、本実施形態において、ロジック部（半導体集積回路）を所定のタイミングで動作させるために確保される動作クロックのマージンを、タイミングマージンと呼ぶ。
【００４３】
本発明の第２の実施形態においては、図８及び図９を参照し、ロジック部のタイミングマージンを確保できる露光量を設定する方法について、説明する。
【００４４】
はじめに、図８に示すように、第１の実施形態と同様に、コンピュータ５に設計レイアウトデータが入力される（ＳＴ１０）。また、あらかじめ、ロジック部内のＭＯＳトランジスタのゲートパターンに用いられているゲート長のすべてに対して、露光量毎の実験又はシミュレーションが行われる。そして、それに基づいて、すべてのゲート長における、露光量毎のパターン間スペースに対するＯＰＣ誤差の変動量データが作成され、データ１として記憶装置６に格納されている。図９は、任意の露光条件におけるパターン間スペースに対するＯＰＣ誤差を示すデータの一例を示している。図９に示すように、それぞれ異なるゲート長Ｇ〜Ｉに対して作成されたデータであり、通常、ゲート長が異なれば、パターン間スペースに対するＯＰＣ誤差も異なる。
【００４５】
次に、入力された設計レイアウトデータ内のロジック部のパターンに対し、図９に示すパターン間スペースに対するＯＰＣ誤差の変動量データを含めて、露光量毎の回路パターンに対する回路シミュレーションが、シミュレータ７を用いて実行される。これによって、それぞれ異なった露光量で形成されるゲートパターンでのロジック部の動作が検証される。以下、図１０を用いて、より具体的に説明する。
【００４６】
図１０は、図８及び図９に基づいて実行される回路シミュレーションの結果を模式的に表した図である。図１０は、一例としてのロジック回路５０に対応する設計レイアウトデータに対して、それぞれ異なる２つの露光量Ｕ，Ｖで行ったシミュレーション結果を示している。回路シミュレーションは、ロジック回路を構成するすべてのＭＯＳトランジスタのゲートパターンに対し、そのゲート長毎のパターン間スペースに対するＯＰＣ誤差を考慮に入れて、実行される。
【００４７】
図１０に示すロジック回路５０は、３入力ＡＮＤ素子６０〜６５及びインバータ素子６６〜６８から構成されている。入力信号はインバータ素子６６〜６８にそれぞれ入力される。インバータ素子６６の出力信号は４つのＡＮＤ素子６２〜６５にそれぞれ入力され、インバータ素子６７の出力信号は４つのＡＮＤ素子６０，６１，６４，６５にそれぞれ入力され、インバータ素子６８の出力信号は３つのＡＮＤ素子６１，６３，６５にそれぞれ入力される。そして、時間ｔに対するＡＮＤ素子６０〜６５の出力信号ｑ０〜ｑ５の波形図が、動作タイミングチャートとして、それぞれ図示されている。尚、図１０の波形図１００は、所定の動作タイミングにおける露光量Ｕ，Ｖ毎の許容タイミング範囲を示している。
【００４８】
図１０の波形図において、実線は露光量Ｕでの結果を示し、破線は露光量Ｖでの結果を示している。上述のように露光量が変化すると、転写される配線パターンの寸法も増減する。そのような寸法の変化のため、例えば、抵抗値や寄生容量などの配線層の電気的特性が変化し、その結果として、図１０に示すように、同一の素子からの出力であっても、露光量毎に半導体集積回路の動作クロックに違いが生じてしまう。
【００４９】
図１０に示す例では、露光量Ｕに基づく回路シミュレーション結果において、出力信号ｑ４のタイミングが、許容タイミングから大きくずれている。それゆえ、露光量Ｕで形成されるゲートパターンでは、ロジック回路５０のタイミングマージンが確保できない。
【００５０】
一方、露光量Ｖに基づく回路シミュレーション結果においては、出力信号ｑ０〜ｑ５は、所定の動作タイミングに対して設定された許容タイミングとの誤差が小さく、ロジック部が搭載される半導体集積回路を動作させるのに十分なタイミングマージンが確保される。そのため、露光量Ｖがロジック部に対する適した露光量として、設定される。  
これによって、製品毎に設計レイアウトが異なるロジック部において、十分なタイミングマージンを確保できる露光量を、簡便に求めることができる。尚、本実施形態においては、説明の簡単化のため、２つの異なる露光量でのシミュレーション結果を図示したが、これに限定されるものではなく、３つ以上の露光量でシミュレーションを行ってもよい。
【００５１】
また、メモリセルアレイ部がロジック部と同一チップに搭載される場合には、第１の実施形態と同様に、露光量毎の複数のメモリセルデザインデータ１０〜１４の中から、ロジック部の露光量に適したメモリセルデザインデータが選択され、メモリセルの設計データが作成される（ＳＴ１３）。
【００５２】
以上のように、本発明の第２の実施形態では、ロジック部で用いられているＭＯＳトランジスタのすべてのゲート長において、パターン間スペースに対するＯＰＣ誤差データを含めて、露光量毎に形成されるゲートパターンに対する回路シミュレーションが実行される。そのシミュレーション結果に基づいて、タイミングマージンが確保されるロジック部の露光条件が設定される。
【００５３】
これによって、製品毎に設計レイアウトデータが異なるロジック部において、十分なタイミングマージンを確保できる露光量を、簡便に求めることができる。
【００５４】
また、同一チップ上にロジック部とメモリセルアレイ部が搭載される場合には、露光量毎に設計されたメモリセルアレイ部の複数の設計レイアウトデータの中から、ロジック部に対して設定された露光量条件に適した、メモリセルアレイ部のレイアウトが選択される。それゆえ、ロジック部とメモリセルアレイ部とで、共通マージンを確保することができる。
【００５５】
したがって、本発明の第２の実施形態によれば、ロジック部のタイミングマージンを確保でき、それと共に、ロジック部とメモリセルアレイ部とで十分なプロセスマージンを確保でき、半導体集積回路の製造歩留まりを向上できる。
【００５６】
尚、本発明の第２の実施形態においては、ロジック部の動作クロックに対して検証を行ったが、それに限定されず、駆動電圧、ＲＣ遅延、クロストークノイズ、信号変化ノイズ、信号反射ノイズ、エレクトロマイグレーション、エレクトロマグネティック・インタフェランス（ＥＭＩ）などに対して、シミュレーションによる動作の検証を行ってもよい。
【００５７】
３．  応用例  
本発明の実施形態の露光条件設定方法は、フォトマスクの製造方法及び半導体集積回路の製造方法に用いることも可能である。
【００５８】
即ち、フォトマスクの製造方法では、本発明の第１又は第２の実施形態によって設計レイアウトデータに対する適切な露光量が設定される。設定された露光量を用いて、設計レイアウトデータ内の短絡や断線が発生する可能性のあるＯＰＣ危険箇所の抽出やそれに対するＯＰＣ処理を実行し、設計レイアウトデータに対応するマスクパターンデータが作成される。そして、このマスクパターンデータに基づき、電子ビーム露光によって、ブランクス基板上にパターンが描画され、フォトマスクが製造される。  
それゆえ、適した設定露光量で、マスクパターンをチップ（半導体基板）上の被転写膜に転写できるフォトマスクを作製することができる。
【００５９】
また、半導体集積回路の製造方法では、上述のように作製されたフォトマスクのパターンが、本発明の第１又は第２の実施形態によって算出された露光量を用いて、レジストが塗布された半導体基板上の被転写膜に転写される。そして、転写されたパターンに基づいて、半導体基板上に形成された導電層及び絶縁層がエッチングされ、ＭＯＳトランジスタなどの素子が形成される。それによって、半導体集積回路が製造される。
【００６０】
それゆえ、プロセスマージンを確保できる露光量、又は、タイミングマージンを確保できる露光量に基づいて、半導体集積回路を作製することができる。
【００６１】
したがって、本発明の実施形態の応用例によれば、半導体集積回路の製造歩留まりの向上を図ることができる。
【００６２】
４．  その他  
本発明の実施形態は、半導体装置の製造歩留まりを向上できる。
【００６３】
本発明の実施形態において、第１の実施形態と第２の実施形態とを異なる実施例として説明したが、第１の実施形態と第２の実施形態とを組み合わせて、ロジック部のプロセスマージンとタイミングマージンの両方を確保できる露光量を算出してもよい。
【００６４】
本発明の実施形態は、例えば、ＡＳＩＣのような、製品毎にロジック部の設計が異なる半導体集積回路の露光条件設定方法に適用される。
【００６５】
また、本発明の実施形態は、例えば、フラッシュメモリやＤＲＡＭのように、メモリセルアレイ部とロジック部とが同一チップ上に搭載される半導体集積回路の露光条件設定方法に適用される。
【００６６】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態の露光条件設定方法の処理フローを示すステップ図。
【図２】図１の処理フローを実行するためのシステムを示すブロック図。
【図３】第１の実施形態のゲートパターンを説明するための模式図。
【図４】パターン間スペースに対するゲート長分布の一例を示す図。
【図５】パターン間スペースに対するＯＰＣ誤差の変動量の一例を示す図。
【図６】ＯＰＣ誤差に対するゲート長分布の一例を示す図。
【図７】基準セルを用いたレイアウト変更を模式的に表す図。
【図８】第２の実施形態の露光条件設定方法の処理フローを示すステップ図。
【図９】パターン間スペースに対するＯＰＣ誤差の変動量の一例を示す図。
【図１０】第２の実施形態の動作検証シミュレーションを説明するための模式図。
【符号の説明】
【００６８】
１：データ、５：コンピュータ、５Ａ：制御部、５Ｂ：演算部、６：記憶装置、７：シミュレータ、１０〜１４：設計レイアウトデータ（メモリセルアレイ部）、２０〜２４，３０〜３３：図形パターン、５０：ロジック部、６０〜６５：３入力ＡＮＤ素子、６６〜６８：インバータ素子。
【図１】
2009182237.tif 000003
【図２】
2009182237.tif 000004
【図３】
2009182237.tif 000005
【図４】
2009182237.tif 000006
【図５】
2009182237.tif 000007
【図６】
2009182237.tif 000008
【図７】
2009182237.tif 000009
【図８】
2009182237.tif 000010
【図９】
2009182237.tif 000011
【図１０】
2009182237.tif 000012