(57)【要約】      （修正有）【課題】高解像度ポジトロン断層法システムに於けるアナログ／デジタル変換器（ＡＤＣｓ）の数量の最小化を実現する。【解決手段】増幅器とコンパレータを数個内蔵しているシンチレーションデジタル化装置と、二つのアナログ／デジタル変換器（ＡＤＣ）と、一つの放射イベントのデジタル数値を分析する解析器とを備える。エネルギー準位に対応する参考電圧を参考にして放射イベントから生成された数個のアナログ電圧パルスを比較し、二つのグループの係数によりすべての信号を増幅し、続いて二つのグループの増幅された信号を加算し、加算された信号をデジタル化し、そしてデジタル化された信号を分析することで多数の放射イベントに対応するデジタル数値を決定する。【選択図】図３
2009092670.tif 000002
【特許請求の範囲】
【請求項１】
ＰＥＴにより探知器から発生する数個のアナログ電圧パルスを本来のアナログ電圧パルスよりも少ないアナログ信号に結合するステップと、
アナログ信号をデジタル化するステップと、
デジタル化された信号を分析することでデジタル化電圧値を得、つづいて最初の各アナログ電圧パルスを求めるステップと、
グループ中のすべてのアナログ電圧パルスを既定の相対的な電圧基準により増幅するステップと、
増幅されたアナログ電圧パルスを加算するステップと、
を含み、
デジタル化方法と分析法は、
アナログ電圧パルスグループをＶ0、Ｖ1、・・・、Ｖm-1と定義し、一つの係数グループをαi＝[α0,i，α1,i，・・・，αm-1，i]T、もう一つの係数グループをβi＝[β0,i＋β1,i＋・・・＋βm-1，i]Tと定義し、そのうちのｍはアナログ／デジタル変換器（ＡＤＣ）の実際の正確度とするステップと、
生成されたアナログ信号をＶd1＝α0Ｖ0＋α1Ｖ1＋・・・＋αm-1Ｖm-1と、Ｖd2＝β0Ｖ0＋β1Ｖ1＋・・・・＋βm-1Ｖm-1と定義するステップと、
得られるアナログ電圧パルス数値を出力することと、
を含むことを特徴とするポジトロン断層法（ＰＥＴ）放射イベントのデジタル化に適用する方法。
【請求項２】
ＰＥＴにより探知器から発生する数個のアナログ電圧パルスを本来のアナログ電圧パルスよりも少ないアナログ信号に結合するステップと、
アナログ信号をデジタル化するステップと、
デジタル化された信号を分析することでデジタル化電圧値を得、つづいて最初の各アナログ電圧パルスを求めるステップと、
デジタル化方法は、高精密度アナログ／デジタル変換器（ＡＤＣ）により生成された信号を数値化させることを含むことを特徴とするポジトロン断層法（ＰＥＴ）放射イベントのデジタル化に適用する方法。
【請求項３】
ＰＥＴにより探知器から発生する数個のアナログ電圧パルスを本来のアナログ電圧パルスよりも少ないアナログ信号に結合するステップと、
アナログ信号をデジタル化するステップと、
デジタル化された信号を分析することでデジタル化電圧値を得、つづいて最初の各アナログ電圧パルスを求めるステップと、
グループ中のすべての電圧パルスと予め決めたエネルギー準位に対応する参考電圧とを比較し、参考電圧より高いアナログ電圧パルスのデータを保留して参考電圧より低い電圧パルスをゼロ値に設定するステップを含むことを特徴とするポジトロン断層法（PET）放射イベントのデジタル化に適用する方法。
【請求項４】
デジタル化方法と分析法は、
アナログ電圧パルスグループをＶ0、Ｖ1、・・・、Ｖn-1と定義し、そのうちのｎ=１、２、４、・・・、２kであり、かつｋ＜ｍ―ｒであり、ｍとｒはアナログ／デジタル変換器（ＡＤＣ）の実際の正確度と所要の正確度であり、かつｍ>ｒとするステップと、
生成されたアナログ信号をＶd1＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1と定義し、そのうちのＶs,i＝Ｖi＋ｉｘ２rであり、かつＶd2＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1であり、またＶs,i＝Ｖi＋(ｎ―１―ｉ)ｘ２rとするステップと、
アナログ電圧パルスをゼロ値の変数に設定して除去するステップと、
方程式Ｖd1＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1かつＶd2＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1及びゼロ値除去によりすべてのアナログ電圧パルスＶiの数値を確認するステップと、
得られるアナログ電圧パルス数値を出力するステップと、
を含むことを特徴とする請求項３の方法。
【請求項５】
デジタル化方法と分析法は、
アナログ電圧パルスグループをＶ0、Ｖ1、・・・、Ｖm-1と定義し、一つの係数グループをαi＝[α0,i，α1,i，・・・，αm-1，i]T、もう一つの係数グループをβi＝[β0,i＋β1,i＋・・・＋βm-1，i]Tと定義し、そのうちのｍはアナログ／デジタル変換器（ＡＤＣ）の実際の正確度であるステップと、
生成されたアナログ信号をＶd1＝α0Ｖ0＋α1Ｖ1＋・・・＋αm-1Ｖm-1、Ｖd2＝β0Ｖ0＋β1Ｖ1＋・・・・＋βm-1Ｖm-1と定義するステップと、
ゼロ値のアナログ電圧パルスを除去することと、
ゼロ値の電圧パルスを除去し、方程式Ｖd1＝α0Ｖ0＋α1Ｖ1＋・・・＋αm-1Ｖm-1かつ、Ｖd2＝β0Ｖ0＋β1Ｖ1＋・・・・＋βm-1Ｖm-1により単独アナログ電圧パルス数値を確認するステップと、
得られるアナログ電圧パルス数値を出力するステップと、
を含むことを特徴とする請求項３の方法。
【請求項６】
ＰＥＴ探知器により測定されたアナログ電圧パルスのグループ中のすべての電圧パルス値を比較し、参考電圧を設定し、参考電圧より高いもののデータを保留して参考電圧より低いものをゼロ値に設定するステップと、
グループを結合して二つのグループのアナログ信号を生成し、グループごとに信号がアナログ電圧パルスを有するデータを十分に含むステップと、
二つのグループのアナログ信号を数値化させるステップと、
二つのグループの数値信号を分析することでグループ中の単独アナログ電圧信号の数値化している電圧値を求めるステップと、
を含むことを特徴とするポジトロン断層法（ＰＥＴ）放射イベントのデジタル化に適用する方法。
【請求項７】
二つのグループのウェイトを決め、すべてのウェイトとアナログ電圧パルスグループのウェイト比重とを一致させるステップと、
アナログ電圧パルスグループをアナログ電圧パルスの既定のウェイトに適用することで電圧パルスを増幅する目的を達成するステップと、
既定のウェイトにより増幅されたアナログ電圧パルス数値を加算し、二つのグループの総計信号を求めるステップと
を含むことを特徴とする請求項１０に記載の方法。
【請求項８】
デジタル化方法と分析法は、
アナログ電圧パルスグループをＶ0、Ｖ1、・・・、Ｖn-1と定義し、そのうちのｎ=１、２、４、・・・、２kであり、ｋ＜ｍ―ｒであり、ｍとｒはアナログ／デジタル変換器（ＡＤＣ）の実際の正確度と所要の正確度であり、かつｍ>ｒであるステップと、
生成されたアナログ信号をＶd1＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1と定義し、そのうちのＶs,i＝Ｖi＋ｉｘ２rであり、Ｖd2＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1であり、またＶs,i＝Ｖi＋(ｎ―１―ｉ)ｘ２rであるステップと、
アナログ電圧パルスをゼロ値の変数に設定して除去するステップと、
方程式Ｖd1＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1かつ、Ｖd2＝Ｖs0＋Ｖs1＋・・・＋Ｖs,n-1及びゼロ値除去によりすべてのアナログ電圧パルスＶiの数値を確認するステップと、
得られるアナログ電圧パルス数値を出力するステップと、
を含むことを特徴とする請求項１０の方法。
【請求項９】
デジタル化方法と分析法は、
アナログ電圧パルスグループをＶ0、Ｖ1、・・・、Ｖm-1と定義し、一つの係数グループをαi＝[α0,i，α1,i，・・・，αm-1，i]T、もう一つの係数グループをβi＝[β0,i＋β1,i＋・・・＋βm-1，i]Tと定義し、そのうちのｍはアナログ／デジタル変換器（ＡＤＣ）の実際の正確度であるステップと、
生成されたアナログ信号をＶd1＝α0Ｖ0＋α1Ｖ1＋・・・＋αm-1Ｖm-1とＶd2＝β0Ｖ0＋β1Ｖ1＋・・・・＋βm-1Ｖm-1と定義するステップと、
アナログ電圧パルスをゼロ値の変数に設定して除去するステップと、
生成されたアナログ信号をＶd1＝α0Ｖ0＋α1Ｖ1＋・・・＋αm-1Ｖm-1とＶd2＝β0Ｖ0＋β1Ｖ1＋・・・・＋βm-1Ｖm-1と定義するステップと、
得られるアナログ電圧パルス数値を出力するステップと、
を含むことを特徴とする請求項１０の方法
【請求項１０】
同一グループのＰＥＴ検出器からのアナログ電圧パルスを受けることを可能にするように設けられる数個グループの増幅器と、
数個グループの増幅器のうちの一つのグループの増幅器の出力を受け、加算して単一グループの出力データを組成するように設けられる数個の加算回路と、
加算回路のデータを受けて数値に変換することを可能にするように設けられる多数個のアナログ／デジタル変換器（ＡＤＣ）と、
多数個のＡＤＣの出力データを受け、電圧数値に該当するアナログ電圧パルスグループ中の単独アナログ電圧パルスを確認することを可能にするように設けられる分析器と、
を備えることを特徴とするポジトロン断層法（ＰＥＴ）放射イベントのデジタル化に適用する装置。
【請求項１１】
すべてのＰＥＴ探知器から発生する第一イベントのアナログ電圧パルス入力と第二イベントの参考電圧を受けることが可能である数個のコンパレータと、
アナログ電圧パルスグループの信号を受け、増幅器グループ内の数個の増幅器に伝送し、かつ数個のコンパレータの影響を受ける数個のゲートと、
別々に数個のコンパレータの出力データを受け、ゼロ値に属するアナログ信号とそうではない信号を分析・判断することが可能である非ゼロ選択器と
を備えることを特徴とする請求項１４に記載の装置。
【請求項１２】
請求項１に記載の方法を採用することを特徴とするポジトロン断層法（ＰＥＴ）システム。
【請求項１３】
請求項１４に記載の装置を採用することを特徴とするポジトロン断層法（ＰＥＴ）システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明案は２００４年４月２日付アメリカ合衆国優先権主張臨時請求案第６０／５５８，７０１０に基づき、該請求案のすべての内容は以下に述べる通りである。
本発明は、ポジトロン断層法（positron emission tomography：ＰＥＴ）に関し、特にＰＥＴの前端電子に適用する信号処理装置および使用法に関するものである。
【背景技術】
【０００２】
ポジトロン断層法（ＰＥＴ）は臨床医学および生物医学に適用する技術で、解剖学上の構造および部分的な組織を表示しかつそれぞれの部分組織がどのような生理学的機能を発揮可能であるかの映像を形成する。放射線原子核の表記により追跡される分子が体内に注入された後、これらの原子核から放射される陽子は組織内の電子と相互衝撃する。衝撃、即ち相殺現象が起こるたびに二つのガンマ光子が生じる。ガンマ光子を検出し、その結果を映像処理装置により処理することで組織内の活性的映像を生じることが可能である。これにより生理学的機能を表示する。
【０００３】
ＰＥＴシステムでは、相殺作用により発生する光子とシンチレーション装置の交互作用により発生するシンチレーションパルスは光電倍増管（photomultiplier tubes：ＰＭＴ）または雪崩型光電二極管（avalanche photodiodes：ＡＰＤ）に収集され、電荷パルスに変換される。本発明に使用されている光電子倍増管（ＰＭＴ）技術は『Hamamatsu Photonics K.K. Electron Tube Center, Fundamental and Applications of Photomultiplier Tube, JP:Hamamatsu Photonics K.K.1995』を参考にしたものである。光電子倍増管についての詳しい説明は上記の参考書に述べられている。電荷パルスは通常増幅・ろ過されて新しい電圧パルスに形成され、電圧パルスのピーク期はシンチレーションパルス区域と一致する、即ちシンチレーション装置が交互作用の過程において受けた光子エネルギーに比例する。続いてピーク時の数値に対しデータを取り、アナログ／デジタル変換器（analog-to-digital converters，ＡＤＣｓ）による後続処理により、デジタルデータに変換し、そして定比率弁別器（constant fraction discriminators：ＣＤＦｓ）によりイベント時間を記録する。
【０００４】
空間性の高い解像度および大きい結像体積を実現させるために、小型化したシンチレーション装置をＰＥＴに採用する傾向がある。シンチレーション装置ごとに出力が単独に処理される必要があるため、現今のＰＥＴシステムにおけるアナログ／デジタル変換器（ＡＤＣｓ）が使用するチャンネルの数は急速に増加している。また急速化したシンチレーション装置および３Ｄ立体効果の汎用に伴い、高速アナログ／デジタル変換器（ＡＤＣｓ）ＡＤＣｓは上述の需要を満足させるようになっている。しかし、高速アナログ／デジタル変換器（ＡＤＣｓ）を大量採用するＰＥＴシステムは大量エネルギーを消費するだけでなく、これを応用するコストが高すぎる。
【発明の開示】
【０００５】
本発明の主な目的は、ガンマ線エネルギーを有効にデジタル化し、ピーク時間と減衰時間定数を識別することを可能にした上でアナログ／デジタル変換器（ＡＤＣｓ）の数量の最小化を実現させることが可能である装置および使用法を提供することである。
【０００６】
上述の目的を達成するために、本発明によるポジトロン断層法（ＰＥＴ）システムでは、放射イベントをデジタル化する方法は数種のポジトロン断層法（ＰＥＴ）のアナログ電圧パルス検出器を一体に結合し、結合されたアナログ信号を本来のアナログ電圧パルスデータより減少させ、そしてアナログデータをデジタル化してデジタルデータに変換することで結合体中の単独アナログ電圧パルスに対応するデジタル電圧値を得ることである。
【０００７】
上述の目的を達成するために、本発明はデジタル化ポジトロン断層法（ＰＥＴ）放射イベントに使用されるアナログ／デジタル変換器（ＡＤＣｓ）の数量の最小化を実現させることが可能である電子装置を提供する。この装置は同一ＰＥＴ検出器からのアナログ電圧パルスを受けることを可能にするように設けられる数個の増幅器と、増幅器に接続する数個の加算器と、加算器に接続することで加算器の出力信号を受けてデジタル信号に変換可能である数個のアナログ／デジタル変換器（ＡＤＣｓ）と、ＡＤＣの出力信号を受けてすべての単独アナログ電圧パルスグループのアナログ電圧パルス値を確認可能である一つの分析器と、を備える。
【０００８】
本発明のほかの特徴と長所についての詳しい説明は下記の実施例により述べられる通りである。かつ実施方法についての記述または本発明の実施プロセス、特に後述の本発明の請求範囲の内容から本発明の特徴と長所を理解することも可能である。
【０００９】
また前述の内容と後述の詳細な記載は本発明を説明するための例示的なものに過ぎないため、本発明の請求範囲を制限するものではない。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の比較的好ましい実施例を図面に基づいて説明する。図面では、同じユニットまたは相似ユニットは異なる図においても同じ記号で表示されている。
【００１１】
図１に示すのは本発明の実施例による例示的ポジトロン断層法システム１００である。ポジトロン断層法システム１００はシンチレーション装置（図中未表示）の光パルスを探知し、探知結果を電荷パルスに変換するＰＭＴ探知器１０２を有する。探知器１０２は電荷パルスを増幅・ろ過する回路を有することで電圧パルスを提供可能である。ポジトロン断層法システム１００はアナログ部１０４により電圧パルスを受けて処理可能である。アナログ部１０４は電圧パルスをデジタル化し、デジタル化されたデータをデジタル部１０８に伝送可能であるデジタル化装置１０６を有し、かつ電圧パルスパラメーターはPETシステムにより探知されたデータと一致する。デジタル化の方法でポジトロン断層法イベント検出時の電圧パルスを提供するデジタル部１０８のパラメーターを有する。PETシステムにおけるすべてのデジタル信号はデジタル部１０８により処理された後、その相関データが通信部１１０に伝送されるか、映像再現制御部１１２により表示される。
【００１２】
通信部１１０は任意の適切な方法による通信システムまたはデジタル化された結果を伝送する装置のいずれでもよい。映像再現制御部１１２は任意の適切な方法による制御装置または適切な方法によりデジタル部１０８によりデジタル化された結果を表示可能であるコンピューターシステムのいずれでもよい。
【００１３】
図２に示すのは光電倍増管探知器１０２、特にＬＳＯとの交互作用によるｐ-酸化ケイ酸ルテチウム（lutetium oxyorthosilicate）結晶／光電倍増管探知器（LSO/PMT）から発生する電圧パルスである。電圧パルスはＬＳＯ／ＰＭＴ探知器に接続する抵抗器により測定される。かつ例示的電圧パルスは５ＧＨｚサンプル抽出速度の下でデジタル化波長表示器により抽出され、得られた異なるパルスピーク時間と減衰時間定数は１０ｎｓと４０―４５ｎｓである。
【００１４】
図３に示すのはデジタル化装置１０６の概念的電子実行２００である。この実行２００は任意の適切な機械類型、例えば特殊用途向け集積回路（ＡＳＩＣ）、現場でプログラミング可能なゲートアレイ（ＦＰＧＡ）および／或いはソフトウェアとマイクロプロセッサーの組み合わせなどを基礎にするものである。図３に示すようにデジタル化装置２００は多数個の入力端２０２−１から２０２−ｎと、多数個のコンパレータ２０４−１から２０４−ｎと、多数個のゲート２０６−１から２０６−ｎと、二つのグループの増幅器２０８−１１から２０８−１ｎ、２０８−２１から２０８−２ｎと、二つの加算回路２１０−１、２１０−２と、二つのアナログ／デジタル変換器（ＡＤＣｓ）２１２−１、２１２−２と、一つの非ゼロ選択器２１４と、一つの分析器２１６と、参考電圧入力端２１８及び参考電圧出力端２２０とを有する。ここで、本実施例に使用される部品の数、電圧の強度とステップは例示に過ぎないため本発明を制限するものではない。本発明の精神と範囲を逸脱しない限り、使用する部品または装置の数、部品の配置の順番及び組み立て方を変えるのは本発明の権利範囲内であると考えられる
【００１５】
デジタル化装置２００の操作過程では、入力端２０２−１から２０１−ｎはＰＥＴ探知器から発生する処理待ちのアナログ電圧パルスＶｉ(ｔ)を受ける。アナログ電圧パルスの総数ｎは実際の演算式によるものであり、その詳しい説明は図４と図５に関わる説明に含まれている。状況によって受けたアナログパルスを先に処理することが可能である。第一グループ入力端に配置されるコンパレータ２０４−１から２０４−ｎは入力端２０２−１から２０２−ｎからのアナログ電圧パルスを受け、第二グループに配置されるコンパレータ２０４−１から２０４−ｎは入力端２１８から発生する参考電圧Ｖｒｅｆを受ける。Ｖｒｅｆ電圧値は所定の電圧強度であり、入力された電圧パルスＶｉ(ｔ)がＶｒｅｆより低い場合、電圧パルスはゼロとして無視される。また電圧パルスＶｉ(ｔ)がＶｒｅｆより高い場合、その電圧パルスは記録される。
【００１６】
ゲート２０６−１から２０６−ｎの入力端はそれぞれ入力部２０２−１から２０２０ｎに接続することで電圧パルスＶｉ(ｔ)を受け、そして電圧パルスを第一グループの増幅器２０８−１１から２０８−１ｎと第二グループ増幅器２０８−２１から２０８−２ｎの入力端に出力すると同時に、ゲート２０６−１から２０６−ｎは別々にコンパレータ２０４−１から２０４−ｎの出力端に接続することで制御を受ける。またコンパレータ２０４−１から２０４−ｎにより受けられた第一入力値が参考電圧値に等しいかそれより低い場合、コンパレータは値がＶｒｅｆである電圧を提供するように設定される。コンパレータの出力値がＶｒｅｆ電圧である場合、コンパレータに接続するゲートはこのコンパレータの出力を受けてから閉じられる。逆にゲートが起動したままにすれば入力されたアナログ電圧がそれに接続する二つの増幅器に伝送される。アナログ電圧パルスが参考電圧Ｖｒｅｆより高い場合、コンパレータから出力された値はアナログ電圧パルスに等しい、即ち参考電圧Ｖｒｅｆのアナログ電圧パルスより高い。
【００１７】
二つのグループの増幅器２０８−１１から２０８−１ｎと２０８−２１から２０８−２ｎは異なる演算方法によって別々に受けた数グループのアナログ電圧パルスを増幅する。増幅器２０８−１１から２０８−１ｎと２０８−２１から２０８−２ｎの動作は図４と図５により詳しく述べられている。加算回路２１０−１は増幅器２０８−１１から２０８−１ｎの出力信号を受け、受けた信号を総合して単一信号を生成するように設けられる。同じように加算回路２１０−２は増幅器２０８−２１から２０８−２ｎの出力信号を受け、受けた信号を総合して単一信号を生成するように設けられる。アナログ／デジタル変換器（ADCｓ）は別々に加算回路２１０−１、２１０−２に接続することでその出力信号をデジタルデータに変換する。アナログ／デジタル変換器（ＡＤＣｓ）２１２−１、２１２−２は速度が高くて正確度が高いアナログ／デジタル変換器である。アナログ／デジタル変換器の正確度は多くのアナログ電圧パルス入力のうちの任意のアナログ電圧入力の基準より高いのが好ましい。
【００１８】
非ゼロ選択器２１４はコンパレータ２０４−１から２０４−ｎに接続することでその出力電圧を受けて、信号がゼロであるか、即ち出力電圧が参考電圧Ｖｒｅｆに等しいかを判断する。非ゼロ選択器２１４の出力信号は二進法など任意の適切な形式である。分析器２１６はアナログ／デジタル変換器（ＡＤＣｓ）２１２−１、２１２−２と非ゼロ選択器２１４に接続することでそれらのデジタルデータを受ける。分析器２１６は異なる演算方法によってアナログ／デジタル変換器（ＡＤＣｓ）２１２−１、２１２−２と非ゼロ選択器２１４により生成されたデジタルデータを多種演算する。分析器２１６は多くのアナログ電圧パルスうちのすべてのアナログ電圧パルスが表示する数値を判断し、そして分析器２１６はすべてのアナログ電圧パルスが表示する数値を出力端２２０に伝送する。出力端２２０はこのデジタル信号をほかのデジタル信号処理単位（図中未表示）に伝送することでＰＥＴ信号処理を進行させる。図３に示すユニットはすべて単独に使用することが可能であり、特殊用途向け集積回路（ＡＳＩＣ）など超大規模集積回路(ＶＬＳＩ)、現場でプログラミング可能なゲートアレイ(ＦＰＧＡ）および現場でプログラミング可能なアナログアレイ(ＦＰＡＡ）に使用することも可能である。またコンピューターのソフトウェアとして適当に設計されれば同じ効果を達成することが可能である。
【００１９】
図４に示すのは本発明のデジタル化装置１０６を実施する時の論理図３００である。２０２−１から２０２−ｎが別々に受けたアナログ電圧パルスはＶ0、Ｖ1、…、Ｖn-1である。コンパレータ２０４−２とゲート２０６−２の論理動作方法は論理ブロックの中に表示される。例えばアナログ電圧パルがスＶｒｅｆよりも高く、論理方法により論理ブロック３０２−１として表示される。特に電圧パルスＶｉ(ｔ)がＶｒｅｆより低い場合、電圧パルスは完全に無視される。つまりＶｒｅｆより低い電圧パルス値はゼロである。これはその値がＶｒｅｆより大きいかをテストする過程では、マイナスの反応を得たからである。言い換えれば、電圧パルスの強度がＶｒｅｆに等しいかそれより大きい場合、プラスの反応を得てゼロより大きい数値の配当を受けることが可能である。
【００２０】
またマイナスの反応（例えば論理ブロック３０４−１ａ）を得た場合、Ｖs0（例えば論理ブロック３０６−１）の計算結果はＶ＝０となる。またプラスの反応を得た場合、Ｖの数値は増幅された後の実際の電圧パルス値Ｖによって決まる。例えば増幅器２０８−１１により増幅された電圧値Ｖ＝Ｖ＋０ｘ２r（例えば論理ブロック３０４−１ｂ）、増幅された後の電圧値は計算式中のＶs0と判断される。増幅の強度の計算法について後で説明する。
【００２１】
図４に示す計算式Ｖs0＋…＋ＶS,n-1は関数ブロック３０８−１、３０８−２に応用される。関数ブロック３０８−１は増幅器２０８−１１から２０８−１ｎ及び加算回路２１０−１を表示する。一般的に言えば、ＡＤＣのデジタル変換は量子化によるものであり、ＡＤＣ出力値は唯一の入力値を表示するのでなく、小範囲の入力値を表示する。ＡＤＣの正確度と解析度は単一出力値により表示されるアナログ入力信号を表示する。一般的にビットを単位にする。正確度がＳビットのＡＤＣは出力値が2s-1個である。ＡＤＣの正確度が高ければ高いほど出力値が多くなる。図４に示すように、実施例に使用されるＡＤＣはｍビットである。ｍビットの中では、アナログ電圧の変換が必要であるのがｒビットだけである。かつｍはｒより大きい。
【００２２】
整数ｋはｋ＜ｍ―ｒと定義され、かつｎ個のアナログ電圧パルスＶ0を有する。そのうちのＶ1、…、Ｖn-1は一つのグループと考えられる。またｎ＝１、２、４、・・・、２k。即ち２０２−１から２０２−ｎはｎ個の入力、２０４−１から２０４−ｎはｎ個のコンパレータ、２０６−１から２０６−ｎはｎ個のゲート、第一グループ増幅器２０８−１１から２０８−１ｎはｎ個の増幅器を有する。かつ第二グループ増幅器２０８−２１から２０８−２ｎはｎ個の増幅器、二つの加算回路２１０−１、２１０−２、二つのアナログ／デジタル変換器（ＡＤＣｓ）２１２−１、２１２−２、非ゼロ選択器２１４、分析器２１６、参考電圧入力２１８及び図４に示す論理演算を執行可能である出力端２２０を有する。また入力アナログ電圧パルスＶｉが参考電圧Ｖｒｅｆより低い場合、入力アナログ電圧パルスＶｉはゼロと判断され、次の処理は必要がない。また入力電圧パルスＶｉがゼロでないと判断された場合、増幅器２０８―１ｉはＶｉにｉｘ２r電圧を加え、増幅されたアナログ電圧パルスは下記の通りである。
ＶS,i＝Ｖｉ＋ｉｘ２r
【００２３】
そのうちのｉ＝０、１、・・・、ｎ―１。続いて増幅された電圧パルスが加算回路２１０−１へ送られ、加算回路により処理された後、信号総計は下記の通りである。
Ｖd1＝Ｖs0＋Ｖs1＋…＋ＶS,n-1      （１）
以下の論理説明によりＶs0はＶ0＝０またはＶ0＋０ｘ２rのいずれでもよい。Ｖs1はＶ1＝０またはＶ1＋１ｘ２r・・・のいずれでもよい。ＶS,n-1はＶn-1＝０またはＶn-1＋(ｎ―１)ｘ２rのいずれでもよい。
【００２４】
同じ入力アナログ電圧パルスＶｉ  は同時に第二グループ増幅器２０８−２ｎにより処理されるが、処理の順番は逆である。かつもう一つのグループに対し、ｉｘ２r電圧を加える。第二グループ増幅器２０８−２ｎは(ｎ―１―ｉ)ｘ２r電圧を加えるものである。このような状況では、アナログ電圧パルスがＶｒｅｆより大きい時，得られる増幅されたアナログ電圧パルスは下記の通りである。
ＶS,i＝Ｖi＋（ｎ−１−ｉ）ｘ２r
【００２５】
そのうちのｉ＝０、１、・・・，ｎ―１。続いて増幅された電圧パルスが加算回路２１０−２へ送られ、加算回路により処理された後、信号総計は下記の通りである。
Ｖd2＝Ｖs0＋Ｖs1＋…＋ＶS,n-1      （２）
そのうちのＶs0はＶ0＝０またはＶ0＋（ｎ−１）ｘ２rのいずれでもよい。Ｖs1はＶ1＝０またはＶ1＋（ｎ−１）ｘ２r…のいずれでもよい。ＶS,n-1はＶn-1＝０またはＶn-1＋０ｘ２rのいずれでもよい。
【００２６】
加算回路２１０−１、２１０−２により加算されて得た信号は分かられ、関数ブロック３０８−１、３０８−２により分析され、そののちアナログ／デジタル変換器２１２−１、２１２−２によりデジタル化され、そして方程式（１）、（２）により得た数値は分析器２１６により論理ブロック３１０の方法で処理される。
【００２７】
分析器２１６の処理が完了した後、単独のアナログパルスＶ０、Ｖ１、・・・、Ｖn-1の数値が得られる。方程式（１）、（２）は別々に処理しても、あわせて処理しても可能である。同じ時間序列では、Ｖｒｅｆに等しいかそれより大きい変数は二つしかない。またＶｒｅｆより大きい変数が二つ以上である場合、発生しにくくなり、時間序列におけるすべてのイベントは無視されてしまう。また方程式（１）、（２）は非ゼロ選択器２１４によりゼロ値を指定し、簡単化させることが可能である。
【００２８】
図５に示すのは本発明によるデジタル化装置１０６のもう一つの実施例の論理図４００である。図５に示すように、関数ブロック４０２−１は増幅器２０８−１１から２０８−１ｎと加算回路２１０−１、関数ブロック４０２−２は増幅器２０８−２１から２０８−２ｎと加算回路２１０−２を表示する。使用するＡＤＣはｍビットの正確度を有する。数は実数ｍの処理可能なアナログ電圧パルスＶd＝[Ｖ0,Ｖ1,…,Ｖm-1]である。つまり、ｎはｍに等しい。言い換えれば２０２−１から２０２−ｎはｎ個の入力、２０４−１から２０４−ｎはｎ個のコンパレータ、２０６−１から２０６−ｎはｎ個のゲート、第一グループ増幅器２０８−１１から２０８−１ｎはｎ個の増幅器を有する。かつ第二グループ増幅器２０８−２１から２０８−２ｎはｎ個の増幅器、二つの加算回路２１０−１、２１０−２、二つのアナログ／デジタル変換器（ＡＤＣｓ）２１２−１、２１２−２、非ゼロ選択器２１４、分析器２１６、参考電圧入力２１８及び出力端２２０を有する。そのうちの第一グループ増幅器２０８−１１から２０８−１ｎは入力アナログ電圧パルスに対し、αi＝[α0,i, α1,i,…, αm-1,i]T係数を用いることで、下記如くアナログ／デジタル変換器２１２−１の出力電圧が得られる。
Ｖｄ・αｉ
【００２９】
同じように、第二グループ増幅器２０８−２１から２０８−２ｎは入力アナログ電圧パルスに対し、βｉ＝[β0,i＋β1,i＋…＋βm-1,i]T係数を用いることで、下記如くアナログ／デジタル変換器２１２−１の出力電圧が得られる。
Ｖｄ・βｉ
【００３０】
係数グループαｉとβｉはデジタル化装置２００の構造またＰＥＴシステム１００の幾何構造により決まる。例えばαｉはαｉ＝Ｉ＋１、かつβｉはβｉ＝ｍ＿ｉである場合、分析器２１６は下記の方程式（３）、（４）によりアナログ電圧パルスごとにそれに該当する数値を決めることが可能である。
α0Ｖ0+α1Ｖ1+・・・+αm-1Ｖm-1=Ｖd1      （３）
β0Ｖ0+β1Ｖ1+・・・+βm-1Ｖm-1=Ｖd2      （４）
【００３１】
任意のゼロ値のアナログ電圧パルス入力は非ゼロ選択器２１４の処理を受けて方程式（３）、（４）により無視されることで計算が簡単になる。
前述の通り、同じ時間序列では、Ｖｒｅｆに等しいかそれより大きい変数は二つしかない。またＶｒｅｆより大きい変数が二つ以上である場合、発生しにくくなり、時間序列におけるすべてのイベントは無視されてしまう。また方程式（３）、（４）は方程式（１）、（２）に参照して処理をすることが可能である。
【００３２】
また本発明により掲示された前述の比較的好ましい実施例は本発明を制限するものではない。この技術を熟知する人達は本発明の精神と範囲を逸脱せず変更と修正をすることが可能である。したがって、本発明の保護範囲は後で記載される請求範囲によるものであるとされる。
【図面の簡単な説明】
【００３３】
【図１】本発明によるポジトロン断層法システムの実施例を示す模式図である。
【図２】ＬＳＯ／ＰＭＴ探知器から発生した電圧パルスを示す模式図である。
【図３】本発明による電子実施例の概念を説明する模式図である。
【図４】本発明の例示的演算を説明する模式図である。
【図５】本発明のもう一つの例示的演算を説明する模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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