(57)【要約】【課題】半導体パッケージの歩留まりを向上させるとともにコスト削減を図る。【解決手段】ピン数が多いデバイスと接続するための配線ピッチの狭いファインパターンを含む配線パターンが表面に形成された基板（たとえば１１０）と、ファインパターンを含まず配線ピッチの広いラフパターンのみを含む配線パターンが形成された基板（たとえば１２０ａ、１２０ｂ）とを別々に準備し、これらの基板上にそれぞれデバイスを搭載し、基板を積層することにより半導体パッケージ（たとえば２００）を得る。【選択図】図１
2009188325.tif 000002
【特許請求の範囲】
【請求項１】
第１のデバイスと、
前記第１のデバイスと接続するための配線パターンが表面に形成され、前記第１のデバイスが前記表面に搭載された第１の基板と、
第２のデバイスと、
前記第１の基板に積層されるとともに当該第１の基板と電気的に接続され、前記第２のデバイスと接続するための配線パターンが表面に形成され、前記第２のデバイスが前記表面に搭載された第２の基板と、
を含み、
前記第１のデバイスおよび前記第２のデバイスのいずれか一方は多数のピンが密に配置されたピン数が多いデバイスであり、いずれか他方は前記一方よりもピン数が少ないデバイスであって、
前記第１の基板および前記第２の基板のうち、前記ピン数が多いデバイスが搭載される前記基板は、前記第１の基板および前記第１の基板に形成される配線パターンのうち最小配線ピッチを有する配線パターンを含み、前記ピン数が少ないデバイスが搭載される基板は、前記最小配線ピッチを有する配線パターンを含まない半導体パッケージ。
【請求項２】
請求項１に記載の半導体パッケージにおいて、
前記最小配線ピッチを有する配線パターンを含まず、裏面にマザーボードとの接続点が設けられた第３の基板をさらに含み、
前記第１のデバイスは、前記ピン数が多いデバイスであって、
前記第１の基板は、前記第３の基板上に積層され、当該第３の基板と電気的に接続された半導体パッケージ。
【請求項３】
請求項１または２に記載の半導体パッケージにおいて、
前記最小配線ピッチを有する配線パターンを含まない第４の基板をさらに含み、
前記第１のデバイスと前記第４の基板とが当該第４の基板が前記第１のデバイスの側方を囲むように前記第１の基板の表面上に並置して積層され、前記第４の基板と前記第１の基板とが電気的に接続されており、
前記第２の基板は、前記第１のデバイスおよび前記第４の基板の表面上に当該第４の基板と電気的に接続されるとともに前記第１のデバイスの上面を覆うように積層された半導体パッケージ。
【請求項４】
請求項１または２に記載の半導体パッケージにおいて、
前記第１のデバイスと前記第２の基板とが当該第２の基板が前記第１のデバイスの側方を囲むように前記第１の基板の表面上に並置して積層された半導体パッケージ。
【請求項５】
請求項１に記載の半導体パッケージにおいて、
前記第１のデバイスが前記ピン数が少ないデバイスであって、
前記第２のデバイスが前記ピン数が多いデバイスであるが、一面側に多数のピンが密に配置されるとともに他面側ではピン数が少ない構造を有し、
前記第１のデバイスと前記第２の基板とが前記第１の基板の表面上に並置して積層されており、
前記第２のデバイスは、前記一面側で前記第２の基板と接続されるとともに、前記他面側で前記第１の基板と接続された半導体パッケージ。
【請求項６】
請求項４または５に記載の半導体パッケージにおいて、
前記第２のデバイスは、前記第１のデバイスおよび前記第２の基板の表面上に、前記第１のデバイスの上面を覆うように積層された半導体パッケージ。
【請求項７】
請求項１に記載の半導体パッケージにおいて、
前記第１のデバイスが前記ピン数が少ないデバイスであって、
前記第２のデバイスが前記ピン数が多いデバイスであって、
前記第１のデバイスと前記第２の基板とが前記第１の基板の表面上に並置して積層された半導体パッケージ。
【請求項８】
請求項７に記載の半導体パッケージにおいて、
前記第１の基板の裏面にマザーボードとの接続点が設けられた半導体パッケージ。
【請求項９】
請求項１から８いずれかに記載の半導体パッケージにおいて、
前記ピン数の多いデバイスは半導体チップであって、前記ピン数の少ないデバイスは受動部品またはフィルタである半導体パッケージ。
【請求項１０】
請求項１から９いずれかに記載の半導体パッケージにおいて、
積層された前記基板間が、導電部材により電気的に接続された半導体パッケージ。
【請求項１１】
多数のピンが密に配置されたピン数が多いデバイスとピン数が少ないデバイスとを含む半導体パッケージの製造方法であって、
前記ピン数が多いデバイスと接続するための配線パターンが表面に形成された第１の完成基板と、前記ピン数が少ないデバイスと接続するための配線パターンが形成された第２の完成基板とを別々に準備し、前記第１の完成基板および前記第２の完成基板上に前記ピン数が多いデバイスおよび前記ピン数が少ないデバイスをそれぞれ搭載する工程と、
前記第１の完成基板および前記第２の完成基板を積層する工程と、
を含み、
前記第１の完成基板の前記配線パターンは、前記第１の完成基板および第２の完成基板に形成される配線パターンのうち最小配線ピッチを有し、前記第２の完成基板の前記配線パターンは、前記最小配線ピッチを有する配線パターンを含まない半導体パッケージの製造方法。
【請求項１２】
請求項１１に記載の半導体パッケージの製造方法において、
前記第１の完成基板および前記第２の完成基板を積層する工程において、前記ピン数が多いデバイスを、前記ピン数の少ないデバイス、前記第１の完成基板、前記第２の完成基板、または前記最小配線ピッチを有する配線パターンを含まない他の完成基板により内蔵するように、前記第１の完成基板および前記第２の完成基板を積層する半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージおよび半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
近年、複数の半導体チップを含む半導体パッケージが開発されている。
【０００３】
図１３は、複数の半導体チップが多層配線基板上に積層された半導体パッケージ（Stacked Type）の構成を示す断面図である。
半導体パッケージ１０００は、多層配線基板１１００と、多層配線基板１１００上に搭載された半導体チップ１２００と、半導体チップ１２００上に積層された半導体チップ１３００と、半導体チップ１２００および半導体チップ１３００を封止する封止樹脂１２２０とを含む。多層配線基板１１００は、樹脂層１１０２と配線１１０４とが積層された構成を有する。半導体チップ１２００は、ボンディングワイヤ１２１０を介して多層配線基板１１００と接続される。また、半導体チップ１３００は、ボンディングワイヤ１３１０を介して多層配線基板１１００と接続される。多層配線基板１１００の半導体チップ１２００および半導体チップ１３００が載置される第１の面１１１０には、半導体チップ１２００および半導体チップ１３００のパッドと接続するための配線ピッチの狭いファインパターンが形成されている。また、多層配線基板１１００のマザーボード（不図示）と接続される第２の面１１１２には、第１の面１１１０よりも配線ピッチが粗いラフパターンが形成されている。多層配線基板１１００の第２の面１１１２には、半田ボール１００２が設けられている。多層配線基板１１００は、半田ボール１００２を介してマザーボード（不図示）と接続される。
【０００４】
図１４は、複数の半導体チップが多層配線基板上に並置された半導体パッケージ（Side by Side）の構成を示す断面図である。半導体パッケージ１００４は、半導体チップ１２００および半導体チップ１３００が多層配線基板１１００の第１の面１１１０側に並置して搭載されているという点を除いて、半導体パッケージ１０００と同様の構成を有する。
【０００５】
また、従来、多層配線基板中に半導体チップを埋め込むチップ内蔵基板も開発されている。チップ内蔵基板は、多層配線基板製造工程において、基板のコアに半導体チップを内蔵するための空間を設け、その中に半導体チップを内蔵した上で電気的接続を取りながら基板の配線層をさらに積層し、その上にさらに別の半導体チップを積層することにより完成される。
【０００６】
また、特許文献１（特開２００１−２１０９５４号公報）には、電子部品を搭載した２つ以上の電子部品搭載用基板を電気導通路を有する枠体を介して積層した構成が記載されている。このような構成とすることにより、高密度実装化を実現でき、放熱性に優れ、かつ完成前の電気特性検査が可能な多層基板が提供できるとされている。
【特許文献１】特開２００１−２１０９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来、多層配線基板の歩留まり向上、および低コスト実現という点で、依然として課題があった。近年の半導体チップには、多数のピン（端子）が密に配置されたピン数の多いものがある。このような半導体チップを搭載する場合、半導体チップと電気的接続をとるための搭載面には、配線ピッチの狭いファインパターンが必要となる。一方、たとえば半導体チップが搭載される面とは異なる面においては、ラフパターンで引き回しが可能である。また、ピン数の少ない半導体チップや受動部品等を搭載するためには、ファインパターンが必要でないこともある。しかし、従来、一つの多層配線基板中に、ファインパターンとラフパターンとが混在して形成されていた。ファインパターンが形成された層では配線間のショートなどの不良が生じやすい。そのため、ファインパターンが形成された層で不良が生じると、多層配線基板全体が不良となるため、歩留まり低下およびコストアップを招いていた。
【課題を解決するための手段】
【０００８】
本発明によれば、
第１のデバイスと、
前記第１のデバイスと接続するための配線パターンが表面に形成され、前記第１のデバイスが前記表面に搭載された第１の基板と、
第２のデバイスと、
前記第１の基板に積層されるとともに当該第１の基板と電気的に接続され、前記第２のデバイスと接続するための配線パターンが表面に形成され、前記第２のデバイスが前記表面に搭載された第２の基板と、
を含み、
前記第１のデバイスおよび前記第２のデバイスのいずれか一方は多数のピンが密に配置されたピン数が多いデバイスであり、いずれか他方はピン数が少ないデバイスであって、
前記第１の基板および前記第２の基板のうち、前記ピン数が多いデバイスが搭載される前記基板の前記配線パターンは、当該デバイスと接続するための配線ピッチの狭いファインパターンを含み、前記ピン数が少ないデバイスが搭載される前記基板は、前記ファインパターンを含まず配線ピッチの広いラフパターンのみを含む半導体パッケージが提供される。
【０００９】
ここで、第１の基板と第２の基板とは、どちらが上に設けられていてもよい。第１の基板と第２の基板とは、直接積層されていてもよく、また他の基板を介して積層されていてもいずれでもよい。
【００１０】
本発明によれば、
多数のピンが密に配置されたピン数が多いデバイスとピン数が少ないデバイスとを含む半導体パッケージの製造方法であって、
前記ピン数が多いデバイスと接続するための配線パターンが表面に形成された第１の完成基板と、前記ピン数が少ないデバイスと接続するための配線パターンが形成された第２の完成基板とを別々に準備し、前記第１の完成基板および前記第２の完成基板上に前記ピン数が多いデバイスおよび前記ピン数が少ないデバイスをそれぞれ搭載する工程と、
前記第１の完成基板および前記第２の完成基板を積層する工程と、
を含み、
前記第１の完成基板の前記配線パターンは、前記第１の完成基板および第２の完成基板に形成される配線パターンのうち最小配線ピッチを有し、前記第２の完成基板の前記配線パターンは、前記最小配線ピッチを有する配線パターンを含まない半導体パッケージの製造方法が提供される。
【００１１】
ここで、第１の完成基板と第２の完成基板とは、どちらが上に設けられていてもよい。第１の完成基板と第２の完成基板とは、直接積層されていてもよく、また他の基板を介して積層されていてもいずれでもよい。
【００１２】
本発明によれば、デザインルールの異なる基板をそれぞれ準備し、それらを適宜組み合わせて積層して導電部材等により電気的に接続して半導体パッケージを完成させる。これにより、高歩留まり・低コストな半導体パッケージを得ることができる。具体的には、歩留まりロスの原因となるファインパターンの形成が必要な基板とパターンの粗いラフパターンのみでよい基板とを別々に作成しておき、これらを組み合わせて半導体パッケージを完成させている。そのため、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。また、各基板をそれぞれ検査して、不良品を取り除いた状態で、積層して半導体パッケージを形成できるため、歩留まりロスを低減し、低コスト化が可能となる。
【００１３】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、半導体パッケージの歩留まりを向上させるとともにコスト削減を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施の形態）
図１は、本実施の形態における半導体パッケージの構成の一例を示す断面図である。
半導体パッケージ２００は、基板１１０および基板１１０上に積層された半導体チップ３００、基板１２０ａおよび基板１２０ｂ、ならびに基板１２０ａおよび基板１２０ｂ上に積層された半導体チップ３１０を含む。ここで、基板１２０ａおよび基板１２０ｂは、半導体チップ３００の側方を囲むように基板１１０上に積層されている。また、半導体チップ３１０は、半導体チップ３００、基板１２０ａ、および基板１２０ｂ上に、半導体チップ３００の上面を覆うように積層されている。これにより、半導体チップ３００が基板１２０ａおよび基板１２０ｂ、ならびに半導体チップ３１０により内蔵された構成とすることができる。
【００１７】
基板１１０および基板１２０ａ、および基板１２０ｂは、それぞれ個別に予め完成された多層配線基板（完成基板）である。基板１１０は、樹脂層１１２と配線パターン１１４とが積層された構成を有する。同様に、基板１２０ａおよび基板１２０ｂは、それぞれ樹脂層１２２と配線パターン１２４とが積層された構成を有する。本実施の形態において、半導体チップ３００は、ボンディングワイヤ３０４を介して基板１１０表面の配線パターン１１４と電気的に接続されている。半導体チップ３１０は、ボンディングワイヤ３１４を介して基板１２０ａおよび基板１２０ｂ表面の配線パターン１２４とそれぞれ電気的に接続されている。また、半導体チップ３００およびボンディングワイヤ３０４は、封止樹脂３０２により封止されている。半導体チップ３１０およびボンディングワイヤ３１４は、封止樹脂３１２により封止されている。
【００１８】
基板１１０と基板１２０ａ、および基板１１０と基板１２０ｂとは、それぞれ接続部材２０２を介して電気的に接続されている。接続部材２０２は、たとえばメタルバンプおよびフラックス等の活性樹脂やテープの組合せより構成することができる。また、接続部材２０２としては、異方性導電フィルム（Anisotropic Conductive Film：ＡＣＦ）や異方性導電ペースト（Anisotropic Conductive Paste：ＡＣＰ）等の異方性導電材料や、半田およびフラックス等の活性材を含むフィルム材等を用いることもできる。
【００１９】
基板１１０の半導体チップ３００が積層された表面と反対側の裏面には、半田ボール２０４が設けられている。ここでは図示していないが、基板１１０は、半田ボール２０４を介してマザーボードに接続される。
【００２０】
本実施の形態において、半導体チップ３００または半導体チップ３１０のいずれか一方は多数のピンが密に配置されたピン数の多いデバイス、いずれか他方はピン数の少ないデバイスとすることができる。ピン数の多いデバイスを搭載する基板の表面には、当該デバイスと接続するための配線ピッチの狭いファインパターンが形成される。なお、ピン数の多いデバイスを搭載する基板は、ファインパターンが形成された面とは異なる他の面には、ファインパターンが形成されていない構成とすることもできる。一方、ピン数の少ないデバイスを搭載する基板は、いずれの層にもファインパターンを含まず配線ピッチの広いラフパターンのみを含む構成とすることができる。
ここで、ファインパターンは、ピン数の多いデバイスを搭載する基板とピン数の少ないデバイスを搭載する基板に形成されるすべての配線パターンのうち最小配線ピッチを有する配線パターンを含むものとすることができる。一方、ラフパターンは、このような最小配線ピッチを有する配線パターンを含まないものとすることができる。
図１５は、ファインパターンが形成された基板２０を模式的に示す平面図である。また、図１６は、ラフパターンが形成された基板６０を模式的に示す平面図である。ここでは、説明のために模式的に示しており、実際のパターン配置とは異なる。基板２０の上には、ピン１２の数の多いデバイス１０が搭載されている。基板２０には、デバイス１０の多数のピン（パッド）１２とボンディングワイヤ３０を介して接続するために、多数の端子（ステッチ）２２が設けられている。また、各端子２２に配線２４が接続されている。一部の配線２４はビア２６に接続されており、ビア２６を介して基板２０の他の面の配線に接続されている。このように、多数の端子２２および配線２４を設けるため、基板２０の配線パターンの配線ピッチは非常に密になる。一方、基板６０の上には、ピン５２の数の少ないデバイス５０が搭載されている。基板６０には、デバイス５０のピン（パッド）５２とボンディングワイヤ７０を介して接続するための端子（ステッチ）６２が設けられている。また、各端子６２に配線６４が接続されている。配線６４はビア６６に接続されており、ビア６６を介して基板６０の他の面の配線に接続されている。ここで、デバイス５０のピン５２数は少ないので、基板６０上にも少数の端子６２および配線６４を設けるだけでよい。そのため、基板６０の配線パターンの配線ピッチは粗とすることができ、基板２０に設けた最小配線ピッチを含まない構成とすることができる。
ここで、たとえば、基板２０の配線２４は、幅Ｌ１が３０μｍ、配線間距離Ｓ１が３０μｍである最小配線ピッチ６０μｍ（ライン／スペース＝３０μｍ／３０μｍ）の配線パターンを含むようにすることができる。一方、基板６０の配線６４は、基板６０中の最小配線ピッチが１００μｍ（配線幅Ｌ２が５０μｍ、配線間距離Ｓ２が５０μｍ）である配線パターンを含むようにすることができる。ただし、これらは例示であって、利用するデバイスの微細化に応じて適宜設定されるものである。
【００２１】
まず、半導体チップ３００がピン数の多いデバイス、半導体チップ３１０がピン数の少ないデバイスである場合を例として説明する。この場合、半導体チップ３００とボンディングワイヤ３０４を介して接続される基板１１０は、半導体チップ３００を搭載する面に、半導体チップ３００の多数のピンと接続するためのファインパターンが形成された構成を有する。一方、ピン数の少ない半導体チップ３１０とボンディングワイヤ３１４を介して接続される基板１２０ａおよび基板１２０ｂは、ファインパターンを含まずラフパターンのみを含む構成とすることができる。
【００２２】
このように、不良が生じやすいファインパターンが必要となる基板１１０を、ラフパターンのみでよい基板１２０ａや基板１２０ｂと別々に構成することにより、不良が生じた場合でも、不良の影響を最小限に抑えることができる。また、このような基板を個別に完成させた後に積層させるので、各基板をそれぞれ検査して不良品を取り除いた状態で積層して半導体パッケージを形成することができる。これにより、半導体パッケージとしての歩留まりを向上させることができ、半導体パッケージのコストダウンを図ることができる。
【００２３】
次に、半導体チップ３００がピン数の少ないデバイス、半導体チップ３１０がピン数の多いデバイスである場合を例として説明する。この場合、半導体チップ３００とボンディングワイヤ３０４を介して接続される基板１１０は、ファインパターンを含まずラフパターンのみを含む構成とすることができる。一方、ピン数の少ない半導体チップ３１０とボンディングワイヤ３１４を介して接続される基板１２０ａおよび基板１２０ｂは、半導体チップ３１０を搭載する面に、半導体チップ３１０の多数のピンと接続するためのファインパターンが形成された構成を有する。
【００２４】
このようにすれば、不良が生じやすいファインパターンが必要となる基板１２０ａや基板１２０ｂを、ラフパターンのみでよい基板１１０と別々に構成することにより、不良が生じた場合でも、不良の影響を最小限に抑えることができる。また、このような基板を個別に完成させた後に積層させるので、各基板をそれぞれ検査して不良品を取り除いた状態で積層して半導体パッケージを形成することができる。これにより、半導体パッケージとしての歩留まりを向上させることができ、半導体パッケージのコストダウンを図ることができる。
【００２５】
次に、このような半導体パッケージ２００の製造手順を説明する。
まず、基板１１０上に半導体チップ３００を搭載する。ここでは、半導体チップ３００をボンディングワイヤ３０４を介して基板１１０表面の配線パターン１１４と電気的に接続させる。つづいて、半導体チップ３００およびボンディングワイヤ３０４を封止樹脂３０２で封止する。
【００２６】
次いで、基板１１０上に、半導体チップ３００の両側方を囲むように、基板１２０ａおよび基板１２０ｂを積層し、接続部材２０２を介して基板１１０と基板１２０ａ、および基板１１０と基板１１０ｂを電気的に接続する。その後、半導体チップ３００の上面を覆うように、基板１２０ａおよび基板１２０ｂ上に、半導体チップ３１０を積層する。ここでは、半導体チップ３１０をボンディングワイヤ３１４を介して基板１２０ａおよび基板１２０ｂ表面の配線パターン１２４と電気的に接続させる。これにより、半導体チップ３００が内蔵された構成となる。その後、半導体チップ３１０およびボンディングワイヤ３１４を封止樹脂３１２で封止する。
【００２７】
（第２の実施の形態）
図２は、本実施の形態における半導体パッケージの構成の一例を示す断面図である。
本実施の形態において、半導体パッケージ２１０は、図１に示した半導体パッケージ２００の基板１１０にかえて、基板１３０および基板１４０を含む点で半導体パッケージ２００と異なる。また、半導体チップ３００がピン数の多いデバイス、半導体チップ３１０がピン数の少ないデバイスとすることができる。
【００２８】
基板１４０は基板１３０上に積層されている。基板１４０と基板１３０とは、接続部材２１２を介して電気的に接続されている。接続部材２１２は、接続部材２０２と同様の構成とすることができる。さらに、基板１４０上に半導体チップ３００が搭載されている。基板１４０上には基板１２０ａおよび基板１２０ｂが積層されている。基板１３０の裏面には、半田ボール２０４が設けられており、基板１３０は、半田ボール２０４を介してマザーボード（不図示）に接続される。
【００２９】
本実施の形態において、ピン数の多い半導体チップ３００とボンディングワイヤ３０４を介して接続される基板１４０は、半導体チップ３００を搭載する表面に、半導体チップ３００の多数のピンと接続するためのファインパターンが形成された構成を有する。基板１４０は、裏面においては、ラフパターンが形成された構成とすることができる。基板１４０がこのような構成を有する場合、基板１３０は、ファインパターンを含まずラフパターンのみを含む構成とすることができる。また、ピン数の少ない半導体チップ３１０とボンディングワイヤ３１４を介して接続される基板１２０ａおよび基板１２０ｂも、ファインパターンを含まずラフパターンのみを含む構成とすることができる。
【００３０】
ピン数の多い半導体チップ３００を基板に搭載した場合、半導体チップ３００のピンと直接接続される搭載面のみファインパターンを設ける必要があるが、それ以外の層では、ビアを介して配線の引き回しを行うことができるため、ファインパターンが必要なくなることが多い。本実施の形態においては、ファインパターンが必要な最小限の部分を、それ以外の部分と別々の基板で構成している。これにより、不良が生じやすいファインパターンが必要となる基板１４０の影響を最小限とすることができる。
【００３１】
（第３の実施の形態）
本実施の形態において、図１に示した半導体パッケージ２００上に、さらに半導体パッケージが形成されたパッケージ・オン・パッケージ（ＰＯＰ）の構成を示す。
【００３２】
図３は、本実施の形態における半導体パッケージの構成の一例を示す断面図である。
ここで、半導体パッケージ２２０は、図１に示した半導体パッケージ２００の上に、基板１４５、基板１４５上に搭載された半導体チップ３２０、および半導体チップ３２０を封止する封止樹脂３２２により構成された別の半導体パッケージが積層された構成を有する。基板１４５も、基板１１０、基板１２０ａ、および基板１２０ｂと同様、予め完成された多層配線基板（完成基板）である。基板１４５は、樹脂層１４６と配線パターン１４８とが積層された構成を有する。基板１４５と基板１２０ａ、および基板１４５と基板１２０ｂとは、接続部材２２２を介して電気的に接続されている。接続部材２２２は、接続部材２０２と同様の構成とすることができる。
【００３３】
ここで、本実施の形態において、半導体チップ３００、半導体チップ３１０、および半導体チップ３２０の一部はピン数の多いデバイス、残りはピン数の少ないデバイスとすることができる。ピン数の多い半導体チップとボンディングワイヤを介して接続される基板は、その半導体チップを搭載する面に、半導体チップの多数のピンと接続するためのファインパターンが形成された構成を有する。一方、ピン数の少ないデバイスとボンディングワイヤを介して接続される基板は、ファインパターンを含まずラフパターンのみを含む構成とすることができる。これにより、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。
【００３４】
なお、半導体チップ３００がピン数の多いデバイスの場合、本実施の形態においても、第２の実施の形態において図２を参照して説明したように、基板１１０を基板１３０と基板１４０との組合せに置き換えた構成とすることもできる。また、接続部材２２２に変えて、ラフパターンのみが形成された基板を設け、当該基板を介して基板１４５と基板１２０ａ、基板１４５と基板１２０ｂとを電気的に接続するようにしてもよい。
【００３５】
（第４の実施の形態）
本実施の形態においては、完成した基板で半導体チップを内蔵した構成を示す。
【００３６】
図４は、本実施の形態における半導体パッケージの構成の一例を示す断面図である。
半導体パッケージ２３０は、基板１５０および基板１５０上に積層された半導体チップ３３０、基板１６０ａ、および基板１６０ｂ、基板１６０ａおよび基板１６０ｂ上に積層された基板１７０、ならびに基板１７０上に積層された少ピンデバイス４００を含む。少ピンデバイス４００は、ピン数が少ないデバイスである。少ピンデバイス４００は、たとえば受動部品やフィルタ等とすることができる。
【００３７】
基板１５０、基板１６０ａ、基板１６０ｂ、および基板１７０は、それぞれ個別に予め完成された多層配線基板（完成基板）である。基板１５０は、樹脂層１５２と配線パターン１５４とが積層された構成を有する。同様に、基板１６０ａおよび基板１６０ｂは、それぞれ樹脂層１６２と配線パターン１６４とが積層された構成を有する。同様に、基板１７０は、樹脂層１７２と配線パターン１７４とが積層された構成を有する。半導体チップ３３０は、両側方が基板１６０ａおよび基板１６０ｂで囲まれ、上面が基板１７０で覆われており、これらの中に内蔵された構成となっている。
【００３８】
基板１５０と基板１６０ａ、および基板１５０と基板１６０ｂは、それぞれ接続部材２３２を介して電気的に接続されている。基板１６０ａと基板１７０、および基板１６０ｂと基板１７０は、それぞれ接続部材２３４を介して接続されている。接続部材２３２および接続部材２３４は、接続部材２０２と同様の構成とすることができる。
【００３９】
半導体チップ３３０は、ボンディングワイヤ３３４を介して基板１５０表面の配線パターン１５４と電気的に接続されている。半導体チップ３３０およびボンディングワイヤ３３４は、封止樹脂３３２により封止されている。また、少ピンデバイス４００は、端子４０２を介して表面実装することにより基板１７０表面の配線パターン１７４と電気的に接続されている。基板１５０の裏面には、半田ボール２０４が設けられており、基板１５０は、半田ボール２０４を介してマザーボード（不図示）に接続される。
【００４０】
ここで、半導体チップ３３０は、ピン数が多いデバイスとすることができる。この場合、半導体チップ３３０とボンディングワイヤ３３４を介して接続される基板１５０は、半導体チップ３３０を搭載する表面に、半導体チップ３３０の多数のピンと接続するためのファインパターンが形成された構成を有する。一方、少ピンデバイス４００と接続される基板１７０、ならびに基板１６０ａおよび基板１６０ｂは、ファインパターンを含まずラフパターンのみを含む構成とすることができる。これにより、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。
【００４１】
また、図示していないが、フィルタや受動部品等の少ピンデバイス４００は、デバイス高さが異なることがある。本実施の形態において、ピン数が多く精密な半導体チップ３３０を基板内に内蔵するとともに、基板１７０上に複数の少ピンデバイス４００を配置することにより、少ピンデバイス４００の高さが異なる場合でも、パッケージサイズを小さくすることもできる。
【００４２】
次に、このような半導体パッケージ２３０の製造手順を説明する。
まず、基板１５０上に半導体チップ３３０を搭載する。ここでは、半導体チップ３３０をボンディングワイヤ３３４を介して基板１５０の配線パターン１５４と電気的に接続させる。つづいて、半導体チップ３３０およびボンディングワイヤ３３４を封止樹脂３３２で封止する。
【００４３】
次いで、基板１５０上に、半導体チップ３３０の両側方を囲むように、基板１６０ａおよび基板１６０ｂを積層し、接続部材２３２を介してこれらを電気的に接続する。つづいて、半導体チップ３３０の上面を覆うように、基板１６０ａおよび基板１６０ｂ上に、基板１７０を積層し、接続部材２３４を介してこれらを電気的に接続する。これにより、半導体チップ３３０が内蔵された構成となる。その後、基板１７０上に、少ピンデバイス４００を搭載し、少ピンデバイス４００の端子と基板１７０表面の配線パターン１７４とを電気的に接続させる。
【００４４】
以上により、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。また、半導体チップ３３０を複数の基板で囲む構成とすることができる。
【００４５】
図５は、図４に示した半導体パッケージ２３０の他の例を示す図である。
ここで、半導体パッケージ２３０は、端子３４２を介して基板１５０にフリップチップ接続される半導体チップ３４０を有する点で、図４に示した例と異なる。半導体チップ３４０も、ピン数が多いデバイスとすることができる。この場合、半導体チップ３４０と直接接続される基板１５０のみファインパターンを設ける必要があるが、それ以外の基板には、ファインパターンを設ける必要がない。そのため、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。
【００４６】
図６も、図４に示した半導体パッケージ２３０の他の例を示す図である。基板１５０上には、半導体チップ３３０と並置して少ピンデバイス４００が搭載されている。ここでは、少ピンデバイス４００も複数の基板に内蔵された構成となっている。このような構成としても、半導体チップ３３０と直接接続される基板１５０のみファインパターンを設ける必要があるが、それ以外の基板には、ファインパターンを設ける必要がない。そのため、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。
【００４７】
なお、本実施の形態においても、以上のように基板１５０がファインパターンを含む構成の場合、第２の実施の形態において図２を参照して説明したように、基板１５０を基板１３０と基板１４０との組合せに置き換えた構成とすることもできる。
【００４８】
以上では、ピン数の多いデバイスである半導体チップ３３０や半導体チップ３４０を複数の基板で内包する場合を例として説明したが、ピン数が少ないデバイスを複数の基板で内蔵する構成とすることもできる。
【００４９】
図７は、ピン数の少ないデバイスである半導体チップ３９０を基板１５０上に配置して、半導体チップ３９０を基板１６０ａ、基板１６０ｂ、および基板１７０で内蔵した構成を示す図である。半導体チップ３９０は、ボンディングワイヤ３９４を介して基板１５０表面の配線パターン１５４と電気的に接続されている。半導体チップ３９０およびボンディングワイヤ３９４は、封止樹脂３９２により封止されている。
【００５０】
さらに、基板１７０上に、ピン数の多いデバイスである半導体チップ３３０を搭載している。このような構成において、基板１７０のみがファインパターンを含む構成とし、基板１６０ａ、基板１６０ｂ、および基板１５０は、ラフパターンのみを含む構成とすることができる。このような構成とすることにより、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。
【００５１】
（第５の実施の形態）
図８は、本実施の形態における半導体パッケージに含まれる半導体チップ３６０の構成を示す平面図である。半導体チップ３６０は、一辺側（図中右側）には、多数のパッド（ピン）３６６が密に配置されており、他面側（図中左側）には、少数のパッド３６６が粗に配置された構造を有する。このような構造の半導体チップ３６０を基板に搭載する場合、密に配置された図中右側のパッド３６６と接続するためには、基板にファインパターンを設ける必要がある。しかし、粗に設けられた図中左側のパッド３６６と接続するためには、基板にファインパターンを設ける必要はなく、ラフパターンのみとすることができる。本実施の形態において、半導体チップ３６０の一辺側と他辺側とを異なる基板に電気的に接続する構成とすることができる。
【００５２】
図９は、本実施の形態における半導体パッケージ２６０の構成の一例を示す断面図である。
半導体パッケージ２６０は、基板１８０と、基板１８０上に搭載された半導体チップ３５０と、基板１８０上に積層された基板１９０と、基板１９０および半導体チップ３５０上に積層された半導体チップ３６０とを含む。
【００５３】
基板１８０および基板１９０は、それぞれ個別に予め完成された多層配線基板（完成基板）である。基板１８０と基板１９０とは、接続部材２６２を介して電気的に接続されている。接続部材２６２は、接続部材２０２と同様の構成を有する。基板１８０は、樹脂層１８２と配線パターン１８４とが積層された構成を有する。同様に、基板１９０は、樹脂層１９２と配線パターン１９４とが積層された構成を有する。
【００５４】
半導体チップ３６０の一辺側は、ボンディングワイヤ３６４ａを介して基板１９０と電気的に接続される。半導体チップ３６０の他面側は、ボンディングワイヤ３６４ｂを介して基板１８０と電気的に接続される。半導体チップ３５０およびボンディングワイヤ３５４は、封止樹脂３５２により封止されている。また、基板１９０、封止樹脂３５２、半導体チップ３６０、ボンディングワイヤ３６４ａおよびボンディングワイヤ３６４ｂは、封止樹脂３６２により封止されている。
【００５５】
このような構成とすると、基板１８０および基板１９０のうち、半導体チップ３６０の多数のパッドが集中して設けられた側と接続される基板のみファインパターンを有する構成として、他方はファインパターンを有さず、ラフパターンのみ含む構成とすることができる。どちらをファインパターンを含む構成とするかは、半導体チップ３５０の種類に応じて決定することができる。
【００５６】
まず、半導体チップ３５０がピン数の少ないデバイスである場合を説明する。この場合、基板１９０がファインパターンを含む構成として、半導体チップ３６０の多数のパッドが集中して設けられた側をボンディングワイヤ３６４ａを介して基板１９０と接続する配置とすることができる。このとき、基板１８０は、半導体チップ３６０のパッド数が少ない側と接続されるとともに、ピン数の少ない半導体チップ３５０と接続されるので、ファインパターンを含まず、ラフパターンのみを含む構成とすることができる。
【００５７】
次に、半導体チップ３５０がピン数の多いデバイスである場合を説明する。この場合、基板１８０がファインパターンを含む構成として、半導体チップ３６０の多数のパッドが集中して設けられた側をボンディングワイヤ３６４ｂを介して基板１８０と接続する配置とすることができる。このとき、基板１９０は、半導体チップ３６０のパッド数が少ない側と接続されるので、ファインパターンを含まず、ラフパターンのみを含む構成とすることができる。
【００５８】
なお、本実施の形態においても、以上のように基板１８０がファインパターンを含む構成の場合、第２の実施の形態において図２を参照して説明したように、基板１８０を基板１３０と基板１４０との組合せに置き換えた構成とすることもできる。
【００５９】
さらに、本実施の形態において、平面視において面積の大きい半導体チップ３６０の一部が面積の小さい半導体チップ３５０の上面を覆うように設けられている。そのため、図１４に示した従来の複数の半導体チップが基板上に並置された構成に比べて、パッケージサイズを小さくすることができる。さらに、半導体チップ３６０のボンディングワイヤ３６４ｂと接続される面と基板１９０との距離も短くできるので、ボンディングワイヤ３６４ｂの長さも短くすることができ、良好な組立性を確保することが可能となる。
【００６０】
（第６の実施の形態）
本実施の形態において、ピン数の多い半導体チップと、ピン数の少ない半導体チップとを別々の基板に搭載するとともに、ピン数の多い半導体チップが搭載された基板を、ピン数の少ない半導体チップが搭載された基板の上に搭載した構成とすることができる。
【００６１】
図１０は、本実施の形態における半導体パッケージ２７０の構成を示す断面図である。
本実施の形態において、半導体パッケージ２７０は、基板５００と、基板５００上に並置して積層された基板５１０、半導体チップ３８０、および少ピンデバイス４００と、基板５１０上に積層された半導体チップ３７０とを含む。
【００６２】
基板５００および基板５１０は、それぞれ個別に予め完成された多層配線基板（完成基板）である。基板５００は、樹脂層５０２と配線パターン５０４とが積層された構成を有する。同様に、基板５１０は、樹脂層５１２と配線パターン５１４とが積層された構成を有する。
【００６３】
本実施の形態において、半導体チップ３８０は、ボンディングワイヤ３８４を介して基板５００表面の配線パターン５０４と電気的に接続されている。半導体チップ３８０およびボンディングワイヤ３８４は、封止樹脂３８２により封止されている。半導体チップ３７０は、端子３７２を介してフリップチップ接続により、基板５１０表面の配線パターン５１４と電気的に接続されている。少ピンデバイス４００は、端子を介して基板５００表面の配線パターン５０４と電気的に接続されている。
【００６４】
基板５００と基板５１０とは、接続部材２７２を介して電気的に接続される。接続部材２７２は、接続部材２０２と同様の構成とすることができる。また、基板５００の基板５１０、半導体チップ３８０、および少ピンデバイス４００が搭載された表面と反対側の裏面には、半田ボール２０４が設けられている。ここでは図示していないが、基板５００は、半田ボール２０４を介してマザーボードに接続される。
【００６５】
本実施の形態において、半導体チップ３７０は、ピン数が多いデバイスとすることができる。半導体チップ３７０と接続される基板５１０は、半導体チップ３７０を搭載する表面に、半導体チップ３７０の多数のピンと接続するためのファインパターンが形成された構成を有する。一方、半導体チップ３８０はピン数が少ないデバイスとすることができる。基板５００は、ファインパターンを含まずラフパターンのみを含む構成とすることができる。これにより、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。
【００６６】
（第７の実施の形態）
本実施の形態において、ピン数の多い半導体チップを基板に搭載する際に、半導体チップが搭載される基板とマザーボードと接続される基板とを別々に設けた構成とすることができる。つまり、半導体チップと接続するファインパターンが形成された第１の基板が、ラフパターンが形成された第２の基板の表面上に積層されており、第２の基板の裏面側には、マザーボードと接続する配線パターンが設けられた構成となっている。
【００６７】
図１１は、本実施の形態における半導体パッケージ６００の構成の一例を示す断面図である。
本実施の形態において、半導体パッケージ６００は、基板５３０と、基板５４０と、基板５４０上に搭載された半導体チップ７００とを含む。基板５３０および基板５４０は、それぞれ個別に予め完成された多層配線基板（完成基板）である。基板５３０は、樹脂層５３２と配線パターン５３４とが積層された構成を有する。基板５４０は、樹脂層５４２と配線パターン５４４とが積層された構成を有する。
【００６８】
本実施の形態において、半導体チップ７００は、ボンディングワイヤ７０４を介して基板５４０表面の配線パターン５４４と電気的に接続されている。半導体チップ７００およびボンディングワイヤ７０４は、封止樹脂７０２により封止されている。基板５３０と基板５４０とは、接続部材６０２を介して電気的に接続される。
【００６９】
接続部材６０２は、たとえばメタルバンプおよび活性樹脂やテープの組合せより構成することができる。また、接続部材６０２としては、異方性導電フィルム（Anisotropic Conductive Film：ＡＣＦ）や異方性導電ペースト（Anisotropic Conductive Paste：ＡＣＰ）等の異方性導電材料や、半田および活性材を含むフィルム材等を用いることもできる。また、基板５３０の基板５４０が積層された表面と反対側の裏面には、半田ボール６０４が設けられている。ここでは図示していないが、基板５３０は、半田ボール６０４を介してマザーボードに接続される。
【００７０】
本実施の形態において、半導体チップ７００は、ピン数が多いデバイスとすることができる。半導体チップ７００と接続される基板５４０は、半導体チップ７００を搭載する面に、半導体チップ７００の多数のピンと接続するためのファインパターンが形成された構成を有する。一方、マザーボードと接続される基板５３０は、ファインパターンを含まずラフパターンのみを含む構成とすることができる。このように、歩留まりの悪いファインパターンを含む基板５４０と、歩留まりの良いラフパターンのみの基板５３０とを別々に作成することで、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。これにより、これらを組み合わせた半導体パッケージ６００の基板の歩留まりを向上させるとともに、低コストとすることができる。
【００７１】
なお、以上では、基板５３０を半田ボール６０４を介してマザーボードと接続する構成を示したが、図１２に示すように、基板５３０をランドを介してＬＧＡ（Land Grid Array）でマザーボードと接続する構成とすることもできる。
【００７２】
以上で説明した第１から第７の実施の形態によれば、以下の効果が得られる。
第１から第７の実施の形態において、歩留まりロスの原因となるファインパターンの形成が必要な基板とパターンの粗いラフパターンのみでよい基板とを別々に作成することが可能である。そのため、不良が生じやすいファインパターンが必要となる基板の影響を最小限とすることができる。従来、多層配線基板中に半導体チップを埋め込む構成とした場合、半導体チップ内蔵後に配線層を形成するため、該当工程で不良が発生した場合、高価な内蔵チップごと不良となってしまうため、半導体パッケージの歩留まりの低下を招き、コストアップにつながっていた。しかし、第１から第７の実施の形態によれば、各基板をそれぞれ検査して、不良品を取り除いた状態で、積層して半導体パッケージを形成するため、歩留まりロスを低減し、低コスト化が可能である。
【００７３】
従来の図１３に示した構成のように、小さい方のデバイスを大きい方のデバイスの上にスタックするように搭載したStacked Typeの場合、小さい方のデバイスのワイヤー長が長くなりすぎて組立性が悪化してしまう。また、図１４に示したように、Side by Sideでデバイスを搭載すると、パッケージサイズが大きくなってしまう。しかし、第１から第５の実施の形態においては、２つのデバイスは、一つのデバイス上に他のデバイスが積層された構成となっているとともに、各デバイスがそれぞれ基板に搭載された構成となっている。そのため、パッケージサイズを小さくするとともに、良好な組立性を確保することが可能となる。
【００７４】
さらに、従来、多層配線基板中に半導体チップや受動部品などを埋め込む構成とした場合、多層配線基板中のコア材中への半導体チップや受動部品などの埋め込みや、埋め込んだ半導体チップや受動部品等と電気的接続を取るための配線層の形成を行う必要があった。そのため、半導体チップや受動部品等を埋め込む構成の基板は、基板製造ラインでの作製が必要であった。
一方、基板製造メーカー（基板製造ライン）で半導体チップや受動部品等の電気特性確認を行うのは困難な場合が多い。そのため、半導体チップや受動部品等を基板に埋め込む構成の場合、基板に動作不良の半導体チップや受動部品等を埋め込まないように、半導体チップや受動部品等の製造メーカーは、該当部品をウェハもしくは個片のダイの状態で品質保証するKGD(Known Good Die)で基板メーカーに提供する等の対策が必要であった。KGD(Known Good Die)の対応は、従来ウェハ状態で実施する電気特性検査(選別)に加えて、通常であれば最終的な半導体パッケージの形態で実施する電気特性検査（選別）をもウェハの状態で実施する必要があり、製品によってはウェハ状態で高温や低温の電気特性検査（選別）やBT(Burn-in Test)等を実施する必要もあるため、最終的な半導体パッケージの形態で電気特性検査（選別）を実施して品質を保証するのに比べ難易度が高いという課題がある。さらに、KGD(Known Good Die)で半導体チップや受動部品等を提供した場合でも、基板への内蔵（埋め込み）に起因するストレスによって半導体チップや受動部品等が動作不良となることがあり、前述のように基板製造メーカーで内蔵部品（半導体チップや受動部品等）の電気特性検査ができない場合には、基板へ内蔵（埋め込み）後の内蔵部品（半導体チップや受動部品等）の動作や品質を基板メーカーで保証することが困難であるという問題があった。基板製造メーカーで内蔵部品（半導体チップや受動部品等）の電気特性検査ができる場合であっても、電気特性検査のためには、チップ製造メーカーはノウハウを含む、半導体チップ等の検査内容を基板製造メーカーに開示する必要があり、機密漏洩対応の問題があった。このように半導体チップの埋め込み作業を、基板製造ラインまたはパッケージ組立ラインの一方だけで対応するのは困難で、製造工程が煩雑になり、コストも高くなるという問題があった。
【００７５】
しかし、第１から第５の実施の形態においては、半導体チップや受動部品等を、完成した基板との組合せ（接続）で構成している。そのため、パッケージ組立ラインのみで、所望の半導体チップを内蔵および搭載した最終半導体チップを作製することができる。つまり、基板製造ラインに半導体チップを渡す必要がなくなる。パッケージ組立ラインでは、基板製造ラインから所望の基板を受け取った後、パッケージ化することにより、半導体装置を製造することができる。たとえば、半導体チップ製造とパッケージ組立との双方を行っているメーカーでは、自社内だけで半導体装置を製造することができ、製造工程を簡易にでき、低コスト化が可能となる。また、パッケージ組立ラインだけで半導体チップを内蔵した半導体パッケージを製造できるため、品質保証や機密漏洩対応の問題も解決することができる。
【００７６】
さらに、従来、基板のコアに半導体チップを内蔵し、基板配線と半導体チップパッドとの電気的接続をとるためには、半導体チップのパッドがアレイパッドになっている等の必要があり、ある程度専用設計された半導体チップが必要だった。そのため、ボンディングワイヤでの電気接続を前提として作成された周辺パッドを有する半導体チップに適用することが困難等の問題もあった。しかし、第１から第５の実施の形態においては、完成した基板をパッケージ組立工程で組み合わせるため、内蔵する半導体チップの種類や形状を選ばず、ワイヤーボンディング接続やフリップチップ接続など既存の組立技術で半導体チップの内蔵を実現することができる。さらに、適宜受動部品等を混載した構成とすることもできる。
【００７７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７８】
以上の実施の形態において、半導体チップが基板や他の半導体チップにより内蔵される構成を示した。この場合、内蔵される半導体チップ側方の四方すべてを囲む構成としても、四方すべてを囲まず、一部開放した構成としてもいずれでもよい。一部開放した構成として、内蔵された半導体チップが半導体パッケージ外部の空間とつながった状態とすることにより、半導体チップが発する熱を基板外部へ効率よく逃がす効果を得ることができる。また、半導体パッケージ完成後に半導体チップの洗浄が必要な場合に、洗浄性を保つこともできる。なお、発熱の問題や洗浄の必要がない構成であれば、半導体チップの四方に基板を設けて半導体チップを密封することにより信頼性を向上させるようにすることもできる。
【００７９】
さらに、半導体チップの側方に配置したたとえば基板１２０ａや基板１２０ｂ、基板１６０ａや基板１６０ｂ等の基板は、半導体チップを配置するための空間を有するように構成しておけば、一体に構成することもできる。
【００８０】
さらに、以上の実施の形態において、半導体チップがボンディングワイヤを介して基板に接続される構成および、半導体チップが端子を介してフリップチップ接続される構成をそれぞれ示したが、各例において、いずれの接続方法をとるかは、適宜選択することができる。本発明によれば、搭載すべき半導体チップの種類に応じて、適宜自由に設計可能とすることができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図３】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図４】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図５】本発明の実施の形態における半導体パッケージの構成の他の例を示す断面図である。
【図６】本発明の実施の形態における半導体パッケージの構成の他の例を示す断面図である。
【図７】本発明の実施の形態における半導体パッケージの構成の他の例を示す断面図である。
【図８】半導体チップの構成を示す平面図である。
【図９】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図１０】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図１１】本発明の実施の形態における半導体パッケージの構成の一例を示す断面図である。
【図１２】本発明の実施の形態における半導体パッケージの構成の他の例を示す断面図である。
【図１３】従来の半導体パッケージの構成の一例を示す図である。
【図１４】従来の半導体パッケージの構成の一例を示す図である。
【図１５】ファインパターンが形成された基板を模式的に示す平面図である。
【図１６】ラフパターンが形成された基板を模式的に示す平面図である。
【符号の説明】
【００８２】
１０  デバイス
１２  ピン
２０  基板
２２  端子（ステッチ）
２４  配線
２６  ビア
３０  ボンディングワイヤ
５０  デバイス
５２  ピン
６０  基板
６２  端子（ステッチ）
６４  配線
６６  ビア
７０  ボンディングワイヤ
１１０  基板
１１２  樹脂層
１１４  配線パターン
１２０ａ  基板
１２０ｂ  基板
１２２  樹脂層
１２４  配線パターン
１３０  基板
１４０  基板
１４５  基板
１４６  樹脂層
１４８  配線パターン
１５０  基板
１５２  樹脂層
１５４  配線パターン
１６０ａ  基板
１６０ｂ  基板
１６２  樹脂層
１６４  配線パターン
１７０  基板
１７２  樹脂層
１７４  配線パターン
１８０  基板
１８２  樹脂層
１８４  配線パターン
１９０  基板
１９２  樹脂層
１９４  配線パターン
２００  半導体パッケージ
２０２  接続部材
２０４  半田ボール
２１０  半導体パッケージ
２１２  接続部材
２２０  半導体パッケージ
２２２  接続部材
２３０  半導体パッケージ
２３２  接続部材
２３４  接続部材
２６０  半導体パッケージ
２６２  接続部材
２７０  半導体パッケージ
２７２  接続部材
３００  半導体チップ
３０２  封止樹脂
３０４  ボンディングワイヤ
３１０  半導体チップ
３１２  封止樹脂
３１４  ボンディングワイヤ
３２０  半導体チップ
３２２  封止樹脂
３２４  ボンディングワイヤ
３３０  半導体チップ
３３２  封止樹脂
３３４  ボンディングワイヤ
３４０  半導体チップ
３４２端子
３５０  半導体チップ
３５２  封止樹脂
３５４  ボンディングワイヤ
３６０  半導体チップ
３６２  封止樹脂
３６４ａ  ボンディングワイヤ
３６４ｂ  ボンディングワイヤ
３６６  パッド
３７０  半導体チップ
３７２  端子
３８０  半導体チップ
３８２  封止樹脂
３８４  ボンディングワイヤ
３９０  半導体チップ
３９２  封止樹脂
３９４  ボンディングワイヤ
４００  少ピンデバイス
４０２  端子
５００  基板
５０２  樹脂層
５０４  配線パターン
５１０  基板
５１２  樹脂層
５１４  配線パターン
５３０  基板
５３２  樹脂層
５３４  配線パターン
５４０  基板
５４２  樹脂層
５４４  配線パターン
６００  半導体パッケージ
６０２  接続部材
６０４  半田ボール
７００  半導体チップ
７０２  封止樹脂
７０４  ボンディングワイヤ
【図１】
2009188325.tif 000003
【図２】
2009188325.tif 000004
【図３】
2009188325.tif 000005
【図４】
2009188325.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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