(57)【要約】【課題】配線間の容量を増大させることなく、配線の信頼性をさらに向上する半導体装置及びその製造方法を提供する。【解決手段】基板上に形成された層間絶縁膜１内上部に配線溝２を形成する工程（ａ）と、工程（ａ）の後に、配線溝２内及び層間絶縁膜１上にバリアメタル膜３を形成する工程（ｂ）と、工程（ｂ）の後に、配線溝２内に銅５を埋め込み、配線を形成する工程（ｃ）と、工程（ｃ）の後に、Ｓｉ及びＮを層間絶縁膜１及び配線に注入する工程（ｄ）と、工程（ｄ）の後に、層間絶縁膜１上のバリアメタル膜３を除去する工程（ｅ）とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された層間絶縁膜内上部に導電膜からなる配線を有し、
前記配線上部表面には前記導電膜とＳｉＮとの遷移層を有し、
前記遷移層は、前記導電膜とは異なる合金金属を含んでいる
ことを特徴とする半導体装置。
【請求項２】
前記導電膜は、銅からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記合金金属は、Ｓｉよりも抵抗率が低い金属を含んでいる
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記合金金属は、Ａｌ、Ａｇ、Ｔｉ、Ｃｏ、Ｎｉのいずれか一つの金属を含んでいる
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上に形成された層間絶縁膜内上部に配線溝を形成する工程（ａ）と、
前記工程（ａ）の後に、前記配線溝内及び前記層間絶縁膜上にバリアメタル膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記配線溝内に導電膜を埋め込んで配線を形成する工程（ｃ）と、
前記工程（ｃ）の後に、Ｓｉ及びＮを前記層間絶縁膜及び前記配線に注入する工程（ｄ）と、
前記工程（ｄ）の後に、前記層間絶縁膜上の前記バリアメタル膜を除去する工程（ｅ）とを有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ｄ）は、
前記Ｓｉ及びＮの注入処理をガスクラスタ・イオンビーム法により実行する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は、
前記配線溝内にシード膜を形成することで前記導電膜を埋め込む工程であり、
前記シード膜には、前記Ｓｉよりも抵抗率が低い金属を含有させる
ことを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シード膜には、前記Ｓｉよりも抵抗率が低い金属として、Ａｌ、Ａｇ、Ｔｉ、Ｃｏ、Ｎｉのいずれか一つの金属を含有させる
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）と前記工程（ｅ）の間において、前記配線上部表面に前記導電膜とＳｉＮの遷移層を形成する
ことを特徴とする請求項５〜請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記導電膜として、銅を用いる
ことを特徴とする請求項５〜請求項９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成された低誘電率の層間絶縁膜に対して溝埋め込み構造の銅配線を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置（デバイス）内部の配線ピッチの縮小が進み、そのなかで配線の信頼性を確保することがますます重要になってきている。そのために、銅配線表面にキャップメタル層を形成し、配線の信頼性を向上する検討がなされるようになってきている。
【０００３】
以下、特許文献１に記載されている従来の半導体装置及びその製造方法について、図面を用いて説明する。
図４は特許文献１に記載されている半導体装置及びその製造方法におけるプロセスを示すフローチャートである。
【０００４】
第１に、リソ工程とエッチング工程を行い、低誘電率膜である層間絶縁膜１に配線溝２を形成する。
第２に、前処理として、アニールを行い、表面の酸化物の還元処理をした後に、バリアメタル膜３として窒化タンタル又はタンタルを形成する（図４（ａ））。ここで、バリアメタル膜３は、その外周の銅が層間絶縁膜１中に拡散するのを防止するための金属膜である。
【０００５】
第３に、バリアメタル膜３上にシード膜４を形成する（図４（ｂ））。
第４に、銅（Ｃｕ）をメッキ法により埋込んだ後に、余分な銅とバリアメタル膜３をＣｕ・Ｔａ−ＣＭＰ処理により除去し、銅を配線溝２内だけに埋め込んで銅配線５を形成する（図４（ｃ））。
【０００６】
第５に、Ｃｕ・Ｔａ−ＣＭＰ後には、一度大気に接触するため、銅配線５上には酸化銅（ＣｕＯ）６が形成される（図４（ｄ））。
第６に、銅配線５上に形成された酸化銅（ＣｕＯ）６を、プラズマにさらすことにより除去する（図４（ｅ））。
【０００７】
第７に、引き続き、モノシランガスと窒素との混合ガス雰囲気中で３５０℃以上の熱処理を施す。これにより、銅配線５の表面には、シリサイド層４７が形成される（図４（ｆ））。
【０００８】
第８に、ライナー膜１０を約４０ｎｍ形成する（図４（ｇ））。ここで、ライナー膜１０は、その上層に後工程で形成される層間絶縁膜（図示せず）中に銅配線５内の銅が拡散するのを防止するためのものであり、層間絶縁膜１等と比較して、比較的比誘電率の高い窒化シリコン膜等が用いられる。
【０００９】
また、非特許文献１では、ＧＣＩＢドーピングにより、銅配線表面にＣｕＳｉＮ遷移層を形成することが記載されている。
【特許文献１】特開２０００−１５０５１７号公報
【非特許文献１】Ｓ．Ｋｏｎｄｏ，  ｅｔ．ａｌ，  “Ｉｎｆｕｓｉｏｎ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  Ｒｅｌｉａｂｌｅ  Ｃｏｐｐｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，  ＡＭＣ２００６  ｐ．７５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１及び非特許文献１に記載された半導体装置の製造方法を組み合わせた場合には、ＧＣＩＢドーピングにより、銅配線５間の層間絶縁膜１上に形成されたＳｉＮ遷移層９が原因で、銅配線５間の容量（キャパシタンス）が増大してしまうという問題点を有していた。
【００１１】
図２（ｂ）に特許文献１及び非特許文献１に記載された半導体装置の製造方法を組み合わせた場合における半導体基板中のＳｉ、Ｎ濃度分布を示す。
半導体基板表面はＳｉとＮの衝突量が多く、基板中へいくほど衝突量が低い。この衝突エネルギーにより半導体基板は常温であるにもかかわらず温度が局部的に上昇し、銅配線部分では基板表面近傍ほど多くのＣｕＳｉＮが形成され、基板中へいくほど少量のＣｕＳｉＮが形成される（図２（ｂ）のＢ１）。これをＣｕＳｉＮ遷移層と称する。ＣｕＳｉＮ遷移層は銅配線の表面拡散を抑制する働きを有するので、銅配線のＥＭ寿命を向上することができる。一方、この時、低誘電率膜である層間絶縁膜１の表面８上にはＳｉＮ遷移層９が約２０ｎｍ形成される。このＳｉＮ遷移層９も深さ方向にＳｉとＮの濃度が低下している（図２（ｂ）のＢ２）。
【００１２】
本発明は、上記従来の問題点を解決するもので、配線間の容量を増大させることなく、配線の信頼性をさらに向上することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、基板上に形成された層間絶縁膜内上部に導電膜からなる配線を有し、前記配線上部表面には前記導電膜とＳｉＮとの遷移層を有し、前記遷移層は、前記導電膜とは異なる合金金属を含んでいることを特徴とする。
【００１４】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記導電膜は、銅からなることを特徴とする。
また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記合金金属は、Ｓｉよりも抵抗率が低い金属を含んでいることを特徴とする。
【００１５】
また、本発明の請求項４に記載の半導体装置は、請求項３に記載の半導体装置であって、前記合金金属は、Ａｌ、Ａｇ、Ｔｉ、Ｃｏ、Ｎｉのいずれか一つの金属を含んでいることを特徴とする。
【００１６】
また、本発明の請求項５に記載の半導体装置の製造方法は、基板上に形成された層間絶縁膜内上部に配線溝を形成する工程（ａ）と、前記工程（ａ）の後に、前記配線溝内及び前記層間絶縁膜上にバリアメタル膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記配線溝内に導電膜を埋め込んで配線を形成する工程（ｃ）と、前記工程（ｃ）の後に、Ｓｉ及びＮを前記層間絶縁膜及び前記配線に注入する工程（ｄ）と、前記工程（ｄ）の後に、前記層間絶縁膜上の前記バリアメタル膜を除去する工程（ｅ）とを有することを特徴とする。
【００１７】
また、本発明の請求項６に記載の半導体装置の製造方法は、請求項５に記載の半導体装置の製造方法であって、前記工程（ｄ）は、前記Ｓｉ及びＮの注入処理をガスクラスタ・イオンビーム法により実行することを特徴とする。
【００１８】
また、本発明の請求項７に記載の半導体装置の製造方法は、請求項５または請求項６に記載の半導体装置の製造方法であって、前記工程（ｃ）は、前記配線溝内にシード膜を形成することで前記導電膜を埋め込む工程であり、前記シード膜には、前記Ｓｉよりも抵抗率が低い金属を含有させることを特徴とする。
【００１９】
また、本発明の請求項８に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、前記シード膜には、前記Ｓｉよりも抵抗率が低い金属として、Ａｌ、Ａｇ、Ｔｉ、Ｃｏ、Ｎｉのいずれか一つの金属を含有させることを特徴とする。
【００２０】
また、本発明の請求項９に記載の半導体装置の製造方法は、請求項５〜請求項８のいずれかに記載の半導体装置の製造方法であって、前記工程（ｄ）と前記工程（ｅ）の間において、前記配線上部表面に前記導電膜とＳｉＮの遷移層を形成することを特徴とする。
【００２１】
また、本発明の請求項１０に記載の半導体装置の製造方法は、請求項５〜請求項９のいずれかに記載の半導体装置の製造方法であって、前記導電膜として、銅を用いることを特徴とする。
【発明の効果】
【００２２】
以上のように本発明によれば、導電膜からなる配線の上部表面にＣｕＳｉＮ遷移層を形成しても、配線間の層間絶縁膜上にはＳｉＮ遷移層の形成を防止することができる。
そのため、配線間の容量を増大させることなく、配線の信頼性をさらに向上することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を示す半導体装置及びその製造方法について、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体装置及びその製造方法におけるプロセスを示すフローチャートである。
【００２４】
第１に、リソ工程とエッチング工程を行い、低誘電率膜（ｋ３．０）である層間絶縁膜１に配線溝２を形成する。
第２に、前処理として、２８０℃の水素（Ｈ２）雰囲気中で６０ｓｅｃ間アニール行い、表面の酸化物の還元処理をした後に、バリアメタル膜３として窒化タンタルを５ｎｍ、タンタルを５ｎｍ形成する（図１（ａ））。ここで、バリアメタル膜３は、その外周の層間絶縁膜１中に銅が拡散するのを防止するための金属膜である。
【００２５】
第３に、バリアメタル膜３上にシード膜４を３０ｎｍ形成する（図１（ｂ））。この時、シードＣｕ中には約５％程度のＡｌを有している。Ｃｕ中にＡｌを含有させるのは、配線のＥＭ、ＳＭ等の信頼性を向上されるためである。
【００２６】
第４に、銅（Ｃｕ）をメッキ法により埋込んだ後に、約３００℃でアニールを行った後に、余分な銅だけをＣｕ−ＣＭＰ処理により除去する（図１（ｃ））。この時アニールにより、シード膜中のＡｌがＣｕ配線中全体に広がり、ＣｕＡｌを形成している。
【００２７】
従来は、銅配線５間の層間絶縁膜１上のバリアメタル膜３まで一緒に除去していたが、本実施の形態では、銅（ＣｕＡｌ）に比べて窒化タンタル、タンタルの研磨レートが遅いスラリーを用いることで、バリアメタル膜３を除去せずに残存させた状態で、Ｃｕ−ＣＭＰ処理を実行する。
【００２８】
第５に、Ｃｕ−ＣＭＰ処理後には、一度大気に接触するため、銅配線５上には酸化物（ＣｕＯ、ＡｌＯ）６が形成される（図１（ｄ））。
第６に、銅配線５上に形成された酸化物６を、約２５０℃の温度で水素（Ｈ２）プラズマにさらすことにより除去する（図１（ｅ））。ＡｌＯの形成量が多い場合には、Ｈｅ／Ｈ２、ＮＨ３プラズマ等別の方法を用いる場合もある。
【００２９】
第７に、引き続き、水素プラズマ処理を実行した同一装置内で連続して、ＳｉとＮのガスクラスタ・イオンビームによるドーピング（ＧＣＩＢドーピング）を行う。モノシランと窒素を断熱膨張によってクラスタ化し、イオナイザーでイオン化した後に、加速管で高速化し、常温でウエハ基板表面に衝突させる。
【００３０】
これにより、銅配線５の上部表面にＣｕＡｌＳｉＮ遷移層７を約２０ｎｍ形成する（図１（ｆ））。
従来例に比べて、処理時間を長くすることにより、ＣｕＡｌＳｉＮ遷移層７を厚く形成している。ＣｕＡｌＳｉＮ遷移層７は、銅配線５の表面拡散を抑制する働きを有するので、銅配線５のＥＭ寿命を向上することができる。一方、タンタル等のバリアメタル膜は銅にくらべて比重が約２倍近くあるため、銅配線５間の層間絶縁膜１上のバリアメタル膜３には、ＴａＳｉＮ遷移層１１が約１０ｎｍ形成される。ここで、バリアメタル膜３の少なくとも一部が変化することにより、ＴａＳｉＮ遷移層１１は形成されている（図１（ｆ））。
【００３１】
第８に、銅配線５間の層間絶縁膜１上にあるＴａＳｉＮ遷移層１１を、ＣＭＰ処理により除去する（図１（ｇ））。
この時、銅配線５上のＣｕＡｌＳｉＮ遷移層７も若干ＣＭＰ処理により除去されるが、従来にくらべてＣＭＰ処理前に厚く形成しているので、ＣＭＰ処理後に約１０ｎｍのＣｕＡｌＳｉＮ膜を形成しておくことができる。
【００３２】
第９に、ライナー膜１０を約４０ｎｍ形成する（図１（ｈ））。ここで、ライナー膜１０は、その上層に後工程で形成される低誘電率膜である層間絶縁膜１中に銅が拡散するのを防止するためのものであり、層間絶縁膜１等と比較して、比較的比誘電率の高い窒化シリコン膜、シリコン炭化膜等が用いられる。
【００３３】
以上の製造方法によって、本実施の形態の半導体装置が構成され製造される。
次に、本実施の形態の半導体装置及び製造方法においては、銅配線５上にはＣｕＡｌＳｉＮ遷移層７を形成し、銅配線５間の層間絶縁膜１上にはＳｉＮ遷移層を形成しなかった理由について、説明する。
【００３４】
図２（ａ）に示す特許文献１によれば、銅配線５上にＣｕシリサイド層（Ｎは含まない）を形成することで、接着性等の信頼性が改善されることは知られている。しかし、ＧＣＩＢドーピングによる方法ではなく、熱拡散によりＣｕシリサイド層を形成する方法であったため、銅配線５上に形成されるＣｕシリサイド層は、ＧＣＩＢドーピングによって形成されるような濃度勾配を有する遷移層ではなく、均一な濃度を有するシリサイド層（ＣｕＳｉｘ）であった（図２（ａ）のＡ１）。又、銅配線５間の層間絶縁膜１上は低誘電率膜で、ＳｉＮ遷移層は形成されていなかった（図２（ａ）のＡ２）。
【００３５】
そこで、ＧＣＩＢドーピングによる銅配線５の信頼性改善について種々の検討を行った結果、ＧＣＩＢドーピングはＥＭ改善効果がある一方で、その副作用として、銅配線５間の容量（キャパシタンス）が増大するという問題点が発生することがわかった。
【００３６】
図２（ｂ）に示す半導体装置では、銅配線間の層間絶縁膜上に形成されたバリアメタル膜除去後の銅配線５の表面に、ＣｕＳｉＮ遷移層２７を形成する際、基板表面全体にＳｉ、ＮのＧＣＩＢドーピングを実施しているため、銅配線５間の層間絶縁膜１にもＳｉやＮがドーピングされる。銅配線５間の層間絶縁膜１においても、銅配線５と同様に基板表面ほど衝突エネギーが高いのでＳｉＮが多く形成され、基板中にいくほどＳｉＮの形成される量は少ない（図２（ｂ）のＢ２）。これをＳｉＮ遷移層９と称する。しかし、このＳｉＮ遷移層９は、ＳｉとＮの組成比にもよるが、一般的に比誘電率は６．０〜８．０程度を有しており、低誘電率膜である層間絶縁膜１の比誘電率（〜３．０）に比べて非常に大きい。
【００３７】
図３に従来例と本実施の形態の銅配線５間の層間絶縁膜１のｋｅｆｆを試算した結果を示す。
図３（ａ）に示す従来例では、ｋｅｆｆ３．８と約２７％増加しており、ＧＣＩＢドーピング処理を実行した場合、銅配線５間の容量（キャパシタンス）が増大していた主原因と考えられる。このため、図３（ｂ）に示すように、本実施の形態では、銅配線５上にはＣｕＡｌＳｉＮ遷移層７を形成しても、銅配線５間の層間絶縁膜１表面にはＳｉＮ遷移層を形成されないようにした。
【００３８】
また、本実施の形態では、銅配線５の上部表面にＣｕＡｌＳｉＮ遷移層７を形成する時には、銅配線５間の層間絶縁膜１上は窒化タンタルやタンタル等のバリアメタル膜３で保護している（図１（ｅ）〜図１（ｆ））。タンタル等のバリアメタル膜は銅にくらべて比重が約２倍近くあるため、ＧＣＩＢドーピングを基板表面の全面に行っても、バリアメタル膜でＳｉ、Ｎのドーピングを止めることができ、下層の層間絶縁膜１まで進入することを防止できる。ＣｕＡｌＳｉＮ遷移層７を２０ｎｍ形成（図１（ｆ））しても、バリアメタル膜３が１０ｎｍあれば、層間絶縁膜１への進入は防止できる。
【００３９】
次に、バリアメタル膜３をＣＭＰ処理することにより、銅配線５間の層間絶縁膜１上からはＳｉ、Ｎを完全に除去（図１（ｇ））することができ、図２（ｃ）に示すように銅配線５間の容量の増大の原因となるＴａＳｉＮ遷移層１１が残ることはない（図２（ｃ）のＣ２）。このため、配線容量の増加を防止することができる（図３）。
【００４０】
また、バリアメタル膜３のＣＭＰ処理の際に、配線表面のＣｕＡｌＳｉＮ遷移層７も削られて膜厚が減少するが、当初形成する膜厚を２０ｎｍと厚くすることで、最終的に１０ｎｍの膜厚のＣｕＡｌＳｉＮ遷移層７を形成することができ、ＥＭ寿命の改善などの信頼性改善効果があることを確認している。
【００４１】
なお、上記の実施の形態においては、シード膜４にＡｌを含有している場合の例について説明したが、Ａｇ、Ｔｉ、Ｃｏ、Ｎｉ等のＳｉより抵抗率が低い金属を含有していても良い。
【００４２】
また、本実施の形態においては、層間絶縁膜１としてｋが３．０の低誘電率膜を用いたが、それ以外のｋ値の低誘電率膜でも同様の効果が得られる。
また、本実施の形態においては、銅配線５が形成されている層間絶縁膜１として１層のみで構成した場合を例に挙げて説明したが、２層以上の層間絶縁膜１を積層した多層配線等の他の配線層に適用することも可能である。
【産業上の利用可能性】
【００４３】
本発明の半導体装置及びその製造方法は、配線間の容量を増大させることなく、配線の信頼性をさらに向上することができるもので、半導体デバイスおよびその製造方法に有用であって、特に銅配線において、エレクトロマイグレーション耐性が高く、低抵抗の銅配線を実現する場合に有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態の半導体装置及びその製造方法におけるプロセスを示すフローチャート
【図２】同実施の形態の半導体装置における半導体基板中のＳｉ、Ｎ濃度分布の説明図
【図３】同実施の形態の半導体装置及びその製造方法におけるｋｅｆｆ試算の従来例との比較説明図
【図４】従来の半導体装置及びその製造方法におけるプロセスを示すフローチャート
【符号の説明】
【００４５】
１    層間絶縁膜（低誘電率膜）
２    配線溝
３    バリアメタル膜
４    シード膜
５    銅配線
６    酸化銅
７    ＣｕＡｌＳｉＮ遷移層
８    層間絶縁膜の表面
９    ＳｉＮ遷移層
１０    ライナー膜
１１    ＴａＳｉＮ遷移層
【図１】
2009188279.tif 000003
【図２】
2009188279.tif 000004
【図３】
2009188279.tif 000005
【図４】
2009188279.tif 000006