(57)【要約】【課題】  本発明は、不要なトランジスタの個数を減らして占める面積を減らしたフラッシュメモリ素子及びそのブロック選択回路を提供することを可能にすることを目的としている。【解決手段】  入力アドレスによりデコーディングされて提供されるブロックアドレス信号を用いて連結されるメモリブロックをイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、前記制御信号がブロック選択制御信号として入力されるようにスイッチングして連結するスイッチング手段と、及び前記第1の制御信号の論理レベルに応じて連結されるメモリブロックのドレイン及びソース選択トランジスタをターンオフさせる動作制御部を含むことを特徴とする。【選択図】      図５
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【特許請求の範囲】
【請求項１】
複数のメモリセル、ドレイン及びソース選択トランジスタがストリング構造で連結されているメモリセルブロックと、
前記メモリセルブロックの選択のために入力アドレス信号を用いてブロックアドレス信号を生成して出力するアドレスカウンタを含む制御部と、
前記ブロックアドレス信号に応答して前記ドレイン及びソース選択トランジスタを制御し、前記メモリセルブロックをイネーブルまたはディセーブルするブロック選択回路と、
を含むことを特徴とするフラッシュメモリ素子。
【請求項２】
前記ブロック選択回路は、
入力アドレスによりデコーディングされて提供されるブロックアドレス信号を用いて連結されるメモリブロックをイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、
前記制御信号の論理レベルにより連結されるメモリブロックのドレイン及びソース選択トランジスタをターンオフさせる動作制御部と、
前記制御信号がブロック選制御信号として前記動作制御部に入力されるようにスイッチングするスイッチング手段と、
を含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記制御信号出力部は、
前記ブロックアドレス信号を論理組み合わせて組合わせ信号を出力する論理組合わせ手段と、
前記論理組合わせ手段の出力信号を反転して前記制御信号として出力する反転手段と、
を含むことを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項４】
前記スイッチング手段は、プリチャージ制御信号に従って動作することを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項５】
前記動作制御部は、前記論理組合わせ手段の出力信号に従って動作することを特徴とする請求項３に記載のフラッシュメモリ素子。
【請求項６】
複数のメモリブロックを含むフラッシュメモリ素子のそれぞれのメモリブロックを選択するメモリブロック選択回路において、
入力アドレスによりデコーディングされて提供されるブロックアドレス信号を用いて連結されるメモリブロックをイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、
前記制御信号の論理レベルに応じて連結されるメモリブロックのドレイン及びソース選択トランジスタをターンオフさせる動作制御部と、
前記制御信号がブロック選択制御信号として前記動作制御部に入力されるようにスイッチングするスイッチング手段と、
を含むことを特徴とするブロック選択回路。
【請求項７】
前記制御信号出力部は、
前記ブロックアドレス信号を論理組み合わせて組合わせ信号を出力する論理組合わせ手段と、
前記論理組合わせ手段の出力信号を反転して前記制御信号として出力する反転手段と、
を含むことを特徴とする請求項６に記載のブロック選択回路。
【請求項８】
前記スイッチング手段は、プリチャージ制御信号に従って動作することを特徴とする請求項６に記載のブロック選択回路。
【請求項９】
前記動作制御部は、前記論理組合わせ手段の出力信号に従って動作することを特徴とする請求項６に記載のブロック選択回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に関するものであり、特にバッドブロック情報を用いてアドレス制御を行うフラッシュメモリ素子に関するものである。
【背景技術】
【０００２】
フラッシュメモリ素子において、バッドブロックはカラムリペアをしても救えないブロックを言うが、通常、全体ブロックの２％以内になるようにデータシートでは定義している。
【０００３】
バッドブロックは、フラッシュメモリ素子の製造工程中のウエハテスト時に決定され、バッドブロックであると判断されたメモリブロックは、該当ブロックをイネーブルさせるパスの中間にあるブロックフューズをカッティングすることにより、ハードウェア的にディセーブルされるようにする。
【０００４】
上記ブロックフューズは、ブロックのワードラインのイネーブルを不可能にすることにより、該当ブロックの動作をディセーブルさせる機能をする。
【０００５】
図１は、従来のブロックフューズを用いたブロック選択回路の回路図である。
【０００６】
図１は、ブロックイネーブル信号を出力するブロック選択回路の一部を示したものである。図１を参照すれば、フラッシュメモリ素子のメモリブロック120を選択するブロック選択回路110は、第１〜第３のナンドゲートNA1〜NA3及びフューズＦを含む。上記ブロック選択回路110は、一般にフラッシュメモリ素子のＸデコーダに含まれる回路である。
【０００７】
第１のナンドゲートNA1は、入力されるブロックアドレスXA, XB, XC, XDをノードa1に出力する。上記ブロックアドレスXA, XB, XC, XDは、フラッシュメモリ素子のプログラムまたは読み出し動作命令と共に入力されるロウアドレスを用いてデコーディングされたブロックアドレスである。
【０００８】
上記第１のナンドゲートNA1とノードa1との間にフューズＦが連結される。
【０００９】
上記ブロックアドレスXA, XB, XC, XD（以下、「XABCD」と示す)により第１のナンドゲートNA1の出力が決定されるが、ブロックアドレスXABCDがハイレベルの時、第１のナンドゲートNA1がロウレベル信号を出力してノードa1をロウレベルにする。そして、制御信号PGMPREbがロウレベルに入力され、第２のナンドゲートNA2がロウレベル信号を出力することにより、上記ブロックアドレスXABCDに該当するブロックにイネーブル信号を入力する。
【００１０】
このようなブロック選択回路は、それぞれのブロックごとに連結されている。そして、バッドブロックであると認識されるブロックに対してフューズＦをカッティングすることにより、イネーブル信号が入力されないようにする。
【００１１】
そして、第２のナンドゲートNA2は、ノードa1の信号レベルと、プログラム制御信号PGMPREbを論理組み合わせ、ノードa2にその結果を出力する。そして、第３のナンドゲートNA3がノードa2の論理レベルとイネーブル信号ENを論理組み合わせ、その結果をノードa3に出力する。上記ノードa2とノードa3の論理レベルに応じてメモリブロック120が選択され、動作のための動作の提供を受ける。
【００１２】
上記ブロック選択回路110の動作は、次のタイミング図により動作する。
【００１３】
図２は、図１の動作タイミング図である。
【００１４】
図２を参照すれば、プログラム制御信号PGMPREbがロウレベルに印加され、イネーブル信号ENがハイレベルに印加される状態で、XABCDのブロックアドレス信号が第１のナンドゲートNA1に印加される。
【００１５】
これにより、ブロックを選択するBLKWL信号がハイレベルにプリチャージされる。もし、ブロックをバッドブロック処理してフューズＦがカッティングされていれば、BLKWL信号は、プログラム制御信号PGMPREbがハイレベルに変更されると共にロウレベルに変更されるため、最終的に該当メモリブロック120はディセーブルされる。
【００１６】
上記ブロック選択回路110は、フラッシュメモリ素子の動作のために必ず必要な構成であり、フラッシュメモリ素子のサイズを小さくさせるために、ブロック選択回路110の面積を減らす研究が続いている。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従って、本発明がなそうとする技術的課題は、不要なトランジスタの個数を減らして占める面積を減らしたフラッシュメモリ素子及びそのブロック選択回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の特徴によるフラッシュメモリ素子は、複数（多数）のメモリセル、ドレイン及びソース選択トランジスタがストリング構造で連結されているメモリセルブロックと、前記メモリセルブロックの選択のために入力アドレス信号を用いてブロックアドレス信号を生成して出力するアドレスカウンタを含む制御部と、前記ブロックアドレス信号に応答して前記ドレイン及びソース選択トランジスタを制御し、前記メモリセルブロックをイネーブルまたはディセーブルするブロック選択回路を含む。
【００１９】
前記ブロック選択回路は、入力アドレスによりデコーディングされて提供されるブロックアドレス信号を用いて連結されるメモリブロックをイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、前記制御信号の論理レベルにより連結されるメモリブロックのドレイン及びソース選択トランジスタをターンオフさせる動作制御部と、前記制御信号がブロック選択制御信号として前記動作制御部に入力されるようにスイッチングするスイッチング手段を含む。
【００２０】
前記制御信号出力部は、ブロックアドレス信号を論理組み合わせて組合わせ信号を出力する論理組合わせ手段と、前記論理組合わせ手段の出力信号を反転して前記制御信号として出力する反転手段を含む。
【００２１】
前記スイッチング手段は、プリチャージ制御信号に従って動作することを特徴とする。
【００２２】
前記動作制御部は、前記論理組合わせ手段の出力信号に従って動作することを特徴とする。
【００２３】
本発明の特徴によるフラッシュメモリ素子のブロック選択回路は、複数のメモリブロックを含むフラッシュメモリ素子のそれぞれのメモリブロックを選択するメモリブロック選択回路において、入力アドレスによりデコーディングされて提供されるブロックアドレス信号を用いて連結されるメモリブロックをイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、前記制御信号の論理レベルにより連結されるメモリブロックのドレイン及びソース選択トランジスタをターンオフさせる動作制御部と、前記制御信号がブロック選択制御信号として前記動作制御部に入力されるようにスイッチングするスイッチング手段を含む。
【００２４】
前記制御信号出力部は、ブロックアドレス信号を論理組み合わせて組合わせ信号を出力する論理組合わせ手段と、前記論理組合わせ手段の出力信号を反転して前記制御信号として出力する反転手段を含む。
【００２５】
前記スイッチング手段は、プリチャージ制御信号に従って動作することを特徴とする。
【００２６】
前記動作制御部は、前記論理組合わせ手段の出力信号に従って動作することを特徴とする。
【発明の効果】
【００２７】
以上で説明した通り、本発明によるフラッシュメモリ素子及びそのブロック選択回路は、メモリブロックを選択するブロック選択回路を構成する素子の個数をフラッシュメモリ素子のチップサイズを減らすことができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２９】
図３は、本発明の実施例によるフラッシュメモリ素子のブロック図である。
【００３０】
図３を参照すれば、本発明の実施例によるフラッシュメモリ素子300は、データ格納のためのメモリセルで構成されるメモリセルアレイ310と、上記メモリセルにプログラムするデータをラッチするか、または上記メモリセルにプログラムされたデータを読み出すための頁バッファ回路で構成される頁バッファ部320と、上記頁バッファ部320と入出力制御部360との間の経路の提供のためのＹデコーダ330と、上記Ｙデコーダ330を介して頁バッファ320にデータを入出力するか、または外部に入力される命令(COMMAND)とアドレスを制御部370に伝達する入出力制御部360と、制御部370から出力する制御信号に従って上記メモリセルアレイ310を選択するＸデコーダ340と、動作のための電圧を生成して提供する電圧提供部350と、上記フラッシュメモリ素子300の全体的な動作制御を行う制御部370を含む。また、上記制御部370は、入出力制御部360を介して入力されるアドレスを用いてアドレス制御信号を出力するアドレス制御部380と、上記フラッシュメモリ素子300の動作に必要なアルゴリズム情報とオプション、そしてバッドブロック情報などを含む格納部390を含む。
【００３１】
メモリセルアレイ310は、メモリセルがワードラインWLとビットラインBLに連結されており、複数（多数）のメモリブロック311に区分される。頁バッファ部320の頁バッファ回路は、それぞれビットライン対に連結される。Ｙデコーダ330とＸデコーダ340は、入力アドレス信号によりアドレス制御部380が出力するアドレス制御信号に従ってそれぞれ頁バッファ回路を選択するか、またはメモリセルアレイ310のワードラインWLを選択する。メモリセルブロックとなるメモリセルアレイ310は複数のメモリセル、ドレイン及びソース選択トランジスタがストリング構造で連結されている。
【００３２】
特に、Ｘデコーダ340は、アドレス制御部380のアドレス制御信号に従ってメモリセルアレイ310のメモリブロック311を選択するブロック選択回路を含み、選択されたメモリブロック311のワードラインWLを選択して電圧提供部350が提供する電圧が提供されるように連結する。
【００３３】
制御部370は、格納部390のプログラムアルゴリズムによりそれぞれの機能ブロックの動作制御のための制御信号を出力する。そして、制御部370のアドレス制御部380は、入出力制御部360を介して入力されるアドレスを用いてＹデコーダ330とＸデコーダ340にアドレス制御信号を提供する。
【００３４】
上記アドレス制御部380は、入出力制御部360を介して入力されるロウアドレスをデコーディングしてブロックアドレスXA, XB, XC, XD（以下、「XABCD」と示す)に出力し、メモリブロック311をイネーブルまたはディセーブルさせる。上記メモリブロック311のバッドブロック如何に関連した情報は、制御部370の格納部390に格納される。アドレス制御部380は、格納部390に格納されたバッドブロック情報を用いてブロックアドレス信号XABCDを生成してＸデコーダ340に提供する。
【００３５】
図４は、図３のメモリブロック選択のためのブロックの部分ブロック図である。
【００３６】
図４を参照すれば、入力アドレス信号をデコーディングしてメモリブロックアドレス信号XABCDを出力するためのアドレス制御部380は、アドレスカウンタ381を含み、アドレスカウンタ381は、格納部390が提供するバッドブロック情報を用いてブロックアドレス信号XABCDを生成して出力する。そして、Ｘデコーダ340は、メモリセルアレイ310のメモリブロック311にそれぞれ連結され、メモリブロック311をイネーブルまたはディセーブルさせるロウデコーダ341を含む。
【００３７】
アドレスカウンタ381は、入出力制御部360から入力されるアドレス情報をデコーディングし、ブロックアドレス信号としてＸデコーダ340のロウデコーダ341に提供する。この時、ブロックアドレス信号がイネーブルまたはディセーブルされるものを格納部390に格納されたバッドブロック情報を参考として制御する。即ち、バッドブロックのブロックアドレス信号は、ディセーブル信号として転送する。
【００３８】
ロウデコーダ341は、アドレス制御部380から提供されるブロックアドレス信号に従って連結されたメモリブロック311のイネーブルまたはディセーブルを制御するブロック選択回路が含まれる。即ち、ブロック選択回路はブロックアドレス信号XABCDに応答してドレイン及びソース選択トランジスタを制御し、メモリセルブロックとなるメモリブロック311をイネーブルまたはディセーブルする。
【００３９】
上記ロウデコーダ341の回路をさらに詳しく説明すれば、次の通りである。
【００４０】
図５は、図４の一部詳細回路図である。
【００４１】
図５を参照すれば、メモリブロック311に連結され、該当メモリブロック311のイネーブルまたはディセーブルを制御するロウデコーダ341のブロック選択回路は、第１のナンドゲートNANDと第１のインバータIN及び第１〜第３のNMOSトランジスタN1〜N3を含む。
【００４２】
第１のナンドゲートNANDは、アドレスカウンタ381から入力されるブロックアドレス信号XABCDをナンド（ＮＡＮＤ）の組み合わせでその結果を出力する。そして、第１のナンドゲートNANDの出力を第１のインバータINが反転して出力する。
【００４３】
第１のインバータINが出力する信号は、第１のNMOSトランジスタN1を介してブロック選択信号BLKWLとして出力される。上記第１のNMOSトランジスタN1は、制御信号PREによりターンオンされ、第１のインバータINの出力信号をブロック選択信号BLKWLに伝達する。
【００４４】
上記ブロック選択信号BLKWLは、メモリブロック311のワードラインWLに動作電圧を提供するためのグローバルワードライン(Global Word Line）GWLとメモリブロック311の各ワードラインWL間に連結されるパストランジスタPASS TRのゲートに入力されてターンオンされるようにする。
【００４５】
そして、第１のナンドゲートNANDの出力信号は、第２及び第３のNMOSトランジスタN2, N3のゲートに入力されるが、第２及び第３のNMOSトランジスタN2, N3は、それぞれ接地ノードとドレイン選択ライン(DSL; Drain Select Line)、そして、接地ノードとソース選択ライン(SSL; Source Select Line)との間に連結される。
【００４６】
従って、第１のナンドゲートNANDがハイレベルの信号を出力すれば、第２及び第３のNMOSトランジスタN2, N3はターンオンされるため、ドレイン選択ラインとソース選択ラインが接地ノードと連結される。これにより、ドレイン選択トランジスタ(Drain Select Transistor)とソース選択トランジスタ(Source Select Transistor)がターンオフされる。従って、第１のナンドゲートNANDが出力する出力信号の論理レベルに応じてメモリブロック311がイネーブルされたりディセーブルされる。
【００４７】
上記第１のNMOSトランジスタN1は、第１のインバータINの出力をブロック選択信号BLKWLでスイッチングする機能を行い、第２及び第３のNMOSトランジスタN2, N3は、メモリブロックのドレイン選択トランジスタとソース選択トランジスタの動作を制御するための制御手段の機能をする。
【００４８】
本発明の実施例によるブロック選択回路は、従来のブロック選択回路と比較して一つのナンドゲートとインバータだけでブロック選択信号を出力するようにして素子の数が減って面積が減る。
【００４９】
上記ブロック選択回路の動作を次のタイミング図を参照してさらに詳しく説明すれば、次の通りである。
【００５０】
図６は、図５の動作タイミング図である。
【００５１】
図６を参照すれば、制御信号PREがハイレベルに一定に入力され、プログラム制御信号PGMPREbがロウレベルに変更されて入力される。
【００５２】
そして、アドレス制御部380からブロックアドレス信号XABCDが入力される。アドレス制御部380は、もしメモリブロック311をイネーブルするためには、全てのブロックアドレス信号XABCDをハイレベルに入力する。そして、もしメモリブロック311をディセーブルさせるためには、ブロックアドレス信号XABCDを全てロウレベルに入力する。
【００５３】
上記ブロックアドレス信号XABCDが全てハイレベルに入力されれば、第１のナンドゲートNANDはロウレベル信号を出力する。第１のナンドゲートNANDが出力した信号は、第１のインバータINを介して反転してハイレベルに出力される。
【００５４】
制御信号PREがハイレベルである間、第１のインバータINの出力信号は、パストランジスタPASS TRのゲートに入力され、メモリブロック311にグローバルワードラインGWLを含む動作信号が連結されるようにする。これは、メモリブロック311がイネーブルされることと同じである。
【００５５】
即ち、ブロック選択回路となるロウデコーダ341は、入力アドレス信号によりデコーディングされて提供されるブロックアドレス信号XABCDを用いて連結されるメモリブロック311をイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、前記制御信号の論理レベルにより連結されるメモリブロック311のドレイン及びソース選択トランジスタをターンオフさせる動作制御部と、前記制御信号がブロック選制御信号として前記動作制御部に入力されるようにスイッチングするスイッチング手段とを含む。
【００５６】
また、前記制御信号出力部は、前記ブロックアドレス信号XABCDを論理組み合わせて組合わせ信号を出力する論理組合わせ手段となる第１のナンドゲートNANDと、前記論理組合わせ手段となる第１のナンドゲートNANDの出力信号を反転して前記制御信号として出力する反転手段となる第１のインバータINとを含む。
【００５７】
前記スイッチング手段は、プリチャージ制御信号に従って動作する。
【００５８】
また、前記動作制御部は、前記論理組合わせ手段となる第１のナンドゲートNANDの出力信号に従って動作する。
【００５９】
また、複数のメモリブロックを含むフラッシュメモリ素子のそれぞれのメモリブロックを選択するメモリブロック選択回路となるロウデコーダ341において、入力アドレス信号によりデコーディングされて提供されるブロックアドレス信号XABCDを用いて連結されるメモリブロック311をイネーブルまたはディセーブルするための制御信号を出力する制御信号出力部と、前記制御信号の論理レベルに応じて連結されるメモリブロック311のドレイン及びソース選択トランジスタをターンオフさせる動作制御部と、前記制御信号がブロック選択制御信号として前記動作制御部に入力されるようにスイッチングするスイッチング手段とを含む。
【００６０】
前記制御信号出力部は、ブロックアドレス信号XABCDを論理組み合わせて組合わせ信号を出力する論理組合わせ手段となる第１のナンドゲートNANDと、前記論理組合わせ手段となる第１のナンドゲートNANDの出力信号を反転して前記制御信号として出力する反転手段となる第１のインバータINとを含む。
【００６１】
また、前記スイッチング手段は、プリチャージ制御信号に従って動作する。
【００６２】
また、前記動作制御部は、前記論理組合わせ手段となる第１のナンドゲートNANDの出力信号に従って動作する。
【００６３】
上記で説明した本発明の技術的思想は、好ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものでなく、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００６４】
本発明の活用例として、フラッシュメモリ素子に適用出来、特にバッドブロック情報を用いてアドレス制御を行うフラッシュメモリ素子に適用出来る。
【図面の簡単な説明】
【００６５】
【図１】メモリブロック選択回路を示した回路図である。
【図２】図１の動作タイミング図である。
【図３】本発明の実施例によるフラッシュメモリ素子のブロック図である。
【図４】図３のメモリブロック選択のためのブロックの部分ブロック図である。
【図５】図４の一部詳細回路図である。
【図６】図５の動作タイミング図である。
【符号の説明】
【００６６】
300…フラッシュメモリ素子
310…メモリセルアレイ
320…頁バッファ部
330…Ｙデコーダ
340…Ｘデコーダ
350…電圧提供部
360…入出力制御部
370…制御部
380…アドレス制御部
【図１】
2009245574.tif 000003
【図２】
2009245574.tif 000004
【図３】
2009245574.tif 000005
【図４】
2009245574.tif 000006
【図５】
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【図６】
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