(57)【要約】【課題】側面放電が起こることを防止できる縦型パワー素子を備えた炭化珪素半導体装置とする。【解決手段】半導体チップの端面を覆うように、すなわち裏面電極７と接し、ｎ+型基板１およびｎ-型ドリフト層２の端面を全面覆い、かつ、パッシベーション膜６に至るように導体層９を形成する。これにより、高電圧がショットキー電極４に印加されて半導体チップの外周部で電位の偏りが生じそうになったとしても、導体層９により瞬時に同電位にすることが可能になる。したがって、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記ドリフト層（２）上において、前記半導体素子（１０）と電気的に接続された表面電極（４、５）と、
前記表面電極（４、５）の外縁部を覆いつつ、前記セル部の外周部において前記ドリフト層（２）を覆うように配置され、前記表面電極（４、５）を露出させる開口部（６ａ）が備えられたパッシベーション膜（６）と、
前記基板（１）の裏面（１ｂ）において、前記半導体素子（１０）と電気的に接続された裏面電極（７）と、を有してなり、チップ単位に分割されて半導体チップとされた炭化珪素半導体装置であって、
前記半導体チップの端面において、前記裏面電極（７）と接触し、前記基板（１）および前記ドリフト層（２）の端面を全面覆い、かつ、前記パッシベーション膜（６）まで至る導体層（９）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記導電層（９）は、金属層、導電性グリース、銀ペーストもしくははんだのいずれかであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記導体層（９）は、前記裏面電極（７）と接触し、前記基板（１）および前記ドリフト層（２）の端面と前記パッシベーション膜（６）の表面に形成された第１層（９ａ）と、前記第１層（９ａ）の表面に形成された第２層（９ｂ）とを有して構成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１層（９ａ）は、金属層であり、
前記第２層（９ｂ）は、はんだであることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置を実装基板（２０）に対して実装した炭化珪素半導体装置の実装構造であって、
前記裏面電極（７）が前記実装基板（２０）に対してはんだ付けされることで実装されており、前記導体層（８）が前記はんだ付けによるはんだにて構成されていることを特徴とする炭化珪素半導体装置の実装構造。
【請求項６】
主表面（１ａ）および裏面（１ｂ）を有し、炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記ドリフト層（２）上において、前記半導体素子（１０）と電気的に接続された表面電極（４、５）と、
前記表面電極（４、５）の外縁部を覆いつつ、前記セル部の外周部において前記ドリフト層（２）を覆うように配置されたパッシベーション膜（６）と、
前記基板（１）の裏面（１ｂ）において、前記半導体素子（１０）と電気的に接続された裏面電極（７）と、を有してなり、チップ単位に分割されて半導体チップとされた炭化珪素半導体装置の製造方法であって、
前記半導体チップに分割したのち、該半導体チップの端面において、前記裏面電極（７）と接触し、前記基板（１）および前記ドリフト層（２）の端面を全面覆い、かつ、前記パッシベーション膜（６）まで至る導体層（９）を形成する工程を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記導体層（９）を形成する工程では、前記半導体チップ（１）における前記パッシベーション膜（６）が形成された表面側を治具にて固定することで該表面側を覆ったのち、前記半導体チップ（１）の端面に前記導体層（９）を塗布する工程であることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記導体層（９）を形成する工程では、前記半導体チップ（１）における前記パッシベーション膜（６）が形成された表面側を治具にて固定することで該表面側を覆ったのち、前記半導体チップ（１）の端面に前記導体層（９）を塗布することで前記裏面電極（７）も同時に形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記裏面電極（７）を実装基板（２０）に対してはんだ付けする工程を有し、
前記導体層（９）を形成する工程は、前記裏面電極（７）を前記実装基板（２０）に対してはんだ付けする前に、前記裏面電極（７）と接触し、前記基板（１）および前記ドリフト層（２）の端面と前記パッシベーション膜（６）の表面に形成された第１層（９ａ）を形成する工程と、前記裏面電極（７）を前記実装基板（２０）に対してはんだ付けする際に、前記第１層（９ａ）の表面にはんだが濡れ広がるようにすることで第２層（９ｂ）を形成する工程とを有し、前記導体層（９）を前記第１層（９ａ）および前記第２層（９ｂ）が備えられた構造とすることを特徴とする請求項６ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたショットキーバリアダイオード（以下、ＳＢＤという）等の半導体素子を備えるＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣは、破壊電界強度が高く、セル部となるアクティブ領域の外周を囲むように備えられる外周部の面積を小さくできる。このため、Ｓｉ半導体と同じチップ面積にした場合で比較すると、アクティブ領域の面積を大きくとることが可能になる。しかしながら、その反面、アクティブ領域に形成される電極もしくは配線から半導体チップの端面までの距離が短くなるため、縦型パワー素子を形成した半導体チップでは、サージ電圧のような負電圧が半導体チップの表面側の電極に印加されると、電極と半導体チップの端面との間において側面放電が起こり、素子破壊に至るという問題がある。これについて、半導体チップに縦型パワー素子としてショットキーバリアダイオード（以下、ＳＢＤという）を形成した場合を例に挙げて説明する。
【０００３】
図４は、ＳＢＤ１００を形成した場合の側面放電の様子を示した模式的断面図である。この図に示すように、ＳＢＤ１００は、ｎ+型基板１０１の表面にｎ-型ドリフト層１０２を形成し、ｎ-型ドリフト層１０２の表面に酸化膜１０３の開口部１０３ａを通じて接触するようにショットキー電極１０４および配線電極１０５からなるアノード電極を形成すると共に、ショットキー電極１０４におけるｎ-型ドリフト層１０３とのショットキー接触場所を囲むようにｎ-型ドリフト層１０２の表層部にｐ型リサーフ層１０８を形成し、さらにｎ+型基板１０１の裏面側にカソード電極に相当する裏面電極１０７を形成した構造とされている。このようなＳＢＤ１００では、ショットキー電極１０４および配線電極１０５の外周部がパッシベーション膜１０６で覆われる。ところが、このパッシベーション膜１０６によってｎ-型ドリフト層１０２を覆う距離、つまりパッシベーション膜１０６の開口部１０６ａの開口端から半導体チップの端面までの距離が短く、図中に示したようにアノード電極と半導体チップの端面との間において放電が起こり易くなるのである。
【０００４】
このような問題を解決すべく、特許文献１において、チップ表面にすり鉢状の補強絶縁膜を形成すると共に、このすり鉢状の補強絶縁膜のすり鉢状部分にガイド電極を配置するという構造が提案されている。
【特許文献１】特開２００１−２９１８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示すようなすり鉢状の補強絶縁膜は構造が複雑であり、再現性良く形成することはできないという問題がある。
【０００６】
本発明は上記点に鑑みて、側面放電が起こることを防止できる縦型パワー素子を備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明者らが鋭意検討を行ったところ、側面放電が起こるのは、高電圧が印加されたときに半導体チップの外周部で電位の偏りが生じ、それにより不均一な電界が生じることが影響していることが判った。図５は、電位の偏った箇所を示したＳｉＣ半導体装置の上面レイアウト図である。なお、本図は、断面図ではないが、図を見易くするためにハッチングを示してある。この図に示されるように、パッシベーション膜の幅が狭くなっている箇所において電位の偏りが生じ、この部分で側面放電が生じていることが確認された。
【０００８】
そこで、請求項１に記載の発明では、半導体チップの端面において、裏面電極（７）と接触し、基板（１）およびドリフト層（２）の端面を全面覆い、かつ、パッシベーション膜（６）まで至る導体層（９）が備えられていることを特徴としている。
【０００９】
このように、半導体チップの端面を覆うように、すなわち裏面電極（７）と接し、基板（１）およびドリフト層（２）の端面を全面覆い、かつ、パッシベーション膜（６）に至るように導体層（９）を形成すれば、高電圧が表面電極（４、５）に印加されて半導体チップの外周部で電位の偏りが生じそうになったとしても、導体層（９）により瞬時に同電位にすることが可能になる。これにより、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
【００１０】
例えば、請求項２に記載したように、導電層（９）として、金属層、導電性グリース、銀ペーストもしくははんだのいずれかを用いることができる。
【００１１】
また、請求項３に記載したように、裏面電極（７）と接触し、基板（１）およびドリフト層（２）の端面とパッシベーション膜（６）の表面に形成された第１層（９ａ）と、第１層（９ａ）の表面に形成された第２層（９ｂ）とを有した構造として導体層（９）を構成することもできる。この場合、請求項４に記載したように、第１層（９ａ）を金属層とし、第２層（９ｂ）をはんだとすることができる。
【００１２】
また、上記請求項１ないし４に記載のＳｉＣ半導体装置を実装基板（２０）に対して実装する場合に、裏面電極（７）を実装基板（２０）に対してはんだ付けすることで実装することができるが、導体層（８）もはんだ付けによるはんだにて構成することができる。
【００１３】
請求項６に記載の発明では、ＳｉＣ半導体装置の製造方法であって、半導体チップに分割したのち、該半導体チップの端面において、裏面電極（７）と接触し、基板（１）およびドリフト層（２）の端面を全面覆い、かつ、パッシベーション膜（６）まで至る導体層（９）を形成する工程を有していることを特徴としている。
【００１４】
このような導体層（９）を形成する工程を行うことにより、請求項１に示した構造のＳｉＣ半導体装置を製造することができる。
【００１５】
例えば、請求項７に記載したように、導体層（９）を形成する工程は、半導体チップ（１）におけるパッシベーション膜（６）が形成された表面側を治具にて固定することで該表面側を覆ったのち、半導体チップ（１）の端面に導体層（９）を塗布する工程として行われる。この場合、請求項８に記載したように、半導体チップ（１）におけるパッシベーション膜（６）が形成された表面側を治具にて固定することで該表面側を覆ったのち、半導体チップ（１）の端面に導体層（９）を塗布することで裏面電極（７）も同時に形成することができる。これにより、導体層（９）と裏面電極（７）とを同時に形成できるため、製造工程の簡略化を図ることができる。
【００１６】
また、請求項９に記載したように、裏面電極（７）を実装基板（２０）に対してはんだ付けする場合、導体層（９）を形成する工程を、裏面電極（７）を実装基板（２０）に対してはんだ付けする前に、裏面電極（７）と接触し、基板（１）およびドリフト層（２）の端面とパッシベーション膜（６）の表面に形成された第１層（９ａ）を形成する工程と、裏面電極（７）を実装基板（２０）に対してはんだ付けする際に、第１層（９ａ）の表面にはんだが濡れ広がるようにすることで第２層（９ｂ）を形成する工程とを有し、導体層（９）を第１層（９ａ）および第２層（９ｂ）が備えられた構造とすることもできる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１９】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、縦型パワー素子としてＳＢＤを備えたＳｉＣ半導体装置を例に挙げて説明する。
【００２０】
図１は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。この図に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば１×１０15〜５×１０16ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部（アクティブ領域）にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００２１】
具体的には、ｎ-型ドリフト層２の表面には、セル部において部分的に開口部３ａが形成されたシリコン酸化膜などで構成された絶縁膜３が形成され、この絶縁膜３の開口部３ａにおいてｎ-型ドリフト層２と接触するように、例えばＭｏ（モリブデン）もしくはＴｉ（チタン）にて構成されたショットキー電極４が形成されている。絶縁膜３に形成された開口部３ａは、例えば四隅の角部が丸められた正方形状等の多角形状もしくは円形状等とされており、ショットキー電極４はこの開口部３ａにおいてｎ-型ドリフト層２にショットキー接続されている。また、ショットキー電極４の表面には、例えばＡｌ（アルミニウム）等で構成された配線電極５が形成され、これらショットキー電極４および配線電極５によりアノード電極となる表面電極が構成されている。そして、配線電極５にボンディングを行う等により、ショットキー電極４に対する電圧印加が行えるように構成されている。そして、配線電極５およびショットキー電極４の外縁部および絶縁膜３の表面を覆うように、例えばポリイミドや窒化膜などにより構成されたパッシベーション膜６が形成されている。パッシベーション膜６の中央部には開口部６ａが形成されており、この開口部６ａを通じて配線電極５が露出させられることで、配線電極５と外部との電気的な接続が可能とされている。
【００２２】
一方、ｎ+型基板１の裏面１ｂ側においては、ｎ+型基板１の裏面１ｂと接触するように、例えばＴｉ、Ｍｏ、Ｎｉ（ニッケル）、Ｗ（タングステン）等により構成されたカソード電極となる裏面電極７が形成されている。これにより、ＳＢＤ１０が構成されている。
【００２３】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の外縁部からさらに径方向外側に向かって延設されるように、ｎ-型ドリフト層２の表層部においてショットキー電極４と接するようにｐ型リサーフ層８が形成されることで、終端構造が構成されている。ｐ型リサーフ層８は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。このｐ型リサーフ層８を配置することにより、ＳＢＤ１０の外周において電界が広範囲に伸びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００２４】
このような構造のＳＢＤ１０を備えたＳｉＣ半導体装置では、半導体チップの端面を囲むように導体層９が備えられている。導体層９は、裏面電極７と接し、ｎ+型基板１およびｎ-型ドリフト層２の端面を全面覆い、かつ、パッシベーション膜６に至るまで形成されている。この導体層９は、例えば金属層、導電性グリース、銀ペーストなどにより構成され、半導体チップの端面の電位を同電位にする役割を果たす。
【００２５】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図２は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【００２６】
まず、図２（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、図２（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク１１を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型リサーフ層８の形成予定領域を開口させる。そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層８を形成する。
【００２７】
次に、図２（ｃ）に示す工程では、マスク１１を除去したのち、例えば、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。そして、図２（ｄ）に示す工程では、開口部３ａ内を含めて絶縁膜３の上にＭｏもしくはＴｉで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極４を形成する。さらに、ショットキー電極４の表面および絶縁膜３の表面にＡｌ等で構成される金属層を配置し、この金属層をパターニングすることで配線電極５を形成する。そして、さらにその上にパッシベーション膜６を形成したのち、パターニングして開口部６ａなどを形成する。
【００２８】
その後、ｎ+型基板１の裏面１ｂ側にＮｉ、Ｔｉ、Ｍｏ、Ｗ等により構成される金属層を形成することにより裏面電極７を形成したのち、チップ単位にダイシングカットする。これにより、半導体チップが形成される。このようにして半導体チップを製造したのち、半導体チップの端面に金属層、導電性グリースもしくは銀ペーストなどを塗布することにより導体層９を形成する。例えば、完成した半導体チップの表面を治具に固定することで表面側を覆った後、半導体チップの側面に金属層、例えばＴｉを２００ｎｍ、Ｎｉを５００ｎｍ、Ａｕを５０ｎｍ順番に蒸着器もしくはスパッタ装置などで蒸着することで導体層９を形成すれば良い。このような手法の場合、半導体チップの裏面にも導体層９が形成されることになるが、裏面電極７と導体層９とは接続された構造であるため、形成されていても問題ない。逆に、裏面電極７の材料、すなわちｎ+型基板１に対してオーミック接続されるような材料を選択すれば、裏面電極７と導体層９の形成工程を同時に行うことも可能である。
【００２９】
このような製造方法により、図１に示したＳｉＣ半導体装置を構成する半導体チップを製造できる。
【００３０】
以上説明したように、本実施形態に示す構造のＳｉＣ半導体装置では、半導体チップの端面を覆うように、すなわち裏面電極７と接し、ｎ+型基板１およびｎ-型ドリフト層２の端面を全面覆い、かつ、パッシベーション膜６に至るように導体層９を形成してある。このため、高電圧がショットキー電極４に印加されて半導体チップの外周部で電位の偏りが生じそうになったとしても、導体層９により瞬時に同電位にすることが可能になる。これにより、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
【００３１】
なお、図２では、半導体チップを実装基板に実装する前に導体層９を形成する場合について説明したが、半導体チップを実装基板に実装したのち、半導体チップの側面に金属層、導電性グリースもしくは銀ペーストなどからなる導体層９を塗布するようにしても構わない。
【００３２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して導体層９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００３３】
図３は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置を構成する半導体チップを実装基板２０に実装したときの様子を示した断面図である。この図に示すように、本実施形態では、導体層９を２層構造としている。具体的には、裏面電極７と接し、ｎ+型基板１およびｎ-型ドリフト層２の端面を全面覆い、かつ、パッシベーション膜６に至るように形成した第１層９ａと、この第１層９の表面に形成された第２層９ｂとにより導体層９を構成している。第１層９ａは、金属層、導電性グリースもしくは銀ペーストなどからなり、例えば半導体チップの側面に塗布されることで形成される。第２層９ｂは、例えばはんだからなり、第１層９ａを形成したあとに第１層９ａの表面にはんだを濡れ広がらせることにより形成される。第１層９ａの材料は任意であるが、第２層９ｂをはんだで構成するのであれば、はんだの濡れ性が良好な材質、例えばＴｉ／Ｎｉ／Ａｕの多層構造のようにＡｕを含む金属にて構成すると好ましい。
【００３４】
このように、導体層９を複数層で構成することもできる。このような構造の半導体チップは、裏面電極７がはんだ２１を介して実装基板２０に実装されることになるため、半導体チップの端面にはんだの濡れ性の良い材質で第１層９ａを形成しておき、実装基板２０への実装時に第１層９ａの表面にまではんだが盛り上がるようにはんだ付けを行えば、実装工程と第２層９ｂの形成工程を同時に行うことも可能である。
【００３５】
（他の実施形態）
上記各実施形態では、導体層９をパッシベーション膜６の端面が全面覆われるように形成した例を示したが、少なくとも裏面電極７と接してｎ+型基板１およびｎ-型ドリフト層２の端面を全面覆い、かつ、ｎ-型ドリフト層２と絶縁膜３もしくはパッシベーション膜６との界面が覆われるように形成されていれば良い。
【００３６】
また、上記各実施形態では、終端構造としてｐ型リサーフ層８のみを示したが、他の終端構造、例えばｐ型リサーフ層８の外周を更に囲むように複数個のｐ型ガードリング層等が配置された構造であっても構わない。
【００３７】
また、上記各実施形態では、パッシベーション膜６の下方に絶縁膜３が配置される構造としたが、必ずしも絶縁膜３がなければならない訳ではなく、ショットキー接触させたい位置にのみショットキー電極４が配置されるような構造であっても構わない。
【００３８】
また、上記各実施形態では、セル部（アクティブ領域）に形成する縦型パワー素子としてＳＢＤ１０を例に挙げたが、ＳＢＤ１０に限るものではなく、他の縦型パワー素子、例えば縦型ＭＯＳＦＥＴ、ＩＧＢＴ、Ｊ−ＦＥＴなど、半導体チップに表面電極と裏面電極とが形成されるような構造であれば、どのようなものであっても本発明を適用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップの断面図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】本発明の第２実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置を構成する半導体チップを実装基板に実装したときの様子を示した断面図である。
【図４】ＳＢＤを形成した場合の側面放電の様子を示した模式的断面図である。
【図５】電位の偏った箇所を示したＳｉＣ半導体装置の上面レイアウト図である。
【符号の説明】
【００４０】
１    ｎ+型基板
１ａ  主表面
１ｂ  裏面
２    ｎ-型ドリフト層
３    絶縁膜
３ａ  開口部
４    ショットキー電極
５    配線電極
６    パッシベーション膜
６ａ  開口部
７    裏面電極
８    ｐ型リサーフ層
９    導体層
９ａ  第１層
９ｂ  第２層
１０  ＳＢＤ
２０  実装基板
【図１】
2009224641.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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