(57)【要約】【課題】回路基板と半導体チップとの間の接着部材にボイドが生じることのない薄型半導体パッケージを実現できるようにする。【解決手段】半導体パッケージは、複数の配線２及びスルーホール３と、ワイヤボンディングパッド４と、配線２及びスルーホール３を保護するソルダレジスト５とが形成された回路基板６に、回路面を上向きにして半導体チップ７が接着部材８を介して接着されている。半導体チップ７の複数の電極と回路基板６に形成された複数のワイヤボンディングパッド４とはワイヤ１０により電気的に接続されている。回路基板６に形成されたソルダレジスト５における、回路基板６に形成されたスルーホール３の上には、凹部が形成されており、半導体チップ７の周縁部と対向する領域及び半導体チップ周辺部にある凹部は樹脂１２で埋められて平坦化されている。【選択図】図１
2009135387.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線及びスルーホールと、前記複数の配線及びスルーホールを保護するソルダレジストとが形成された回路基板と、
前記回路基板の上面に固着材を介して固着され、且つ、前記回路基板と電気的に接続された半導体チップとを備え、
前記回路基板の上面における前記半導体チップの周縁部と対向する領域及び半導体チップ周辺部は、平坦化されていることを特徴とする半導体パッケージ。
【請求項２】
前記回路基板の上面における前記半導体チップの周縁部と対向する領域及び半導体チップの周辺部は、樹脂が形成されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記ソルダレジストは、複数層からなることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記スルーホールは、前記回路基板における、前記半導体チップの端部と対向する領域を除く領域に形成されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記複数の配線及びスルーホールは、前記回路基板の上面にビアランドを形成しており、
前記スルーホールは、前記回路基板における、対向する前記半導体チップの端部から前記スルーホールの直径と前記ビアランドの直径との差の２分の１に前記配線の厚さを加えた距離以上離れた領域に形成されていることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記スルーホールは、前記回路基板における、対向する前記半導体チップの端部から１００μｍ以上離れた内側の領域に形成されていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記スルーホールは、前記回路基板における、対向する前記半導体チップの端部から１００μｍ以上離れた外側の領域に形成されていることを特徴とする請求項５又は６に記載の半導体パッケージ。
【請求項８】
前記スルーホールの内面に接続され、前記回路基板の上面に形成されたビアランドの端部は、前記回路基板における、対向する前記半導体チップの端部と１００μｍ以上離れていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項９】
前記回路基板と前記半導体チップとを固着する前記固着材の濡れ面積率は、８０％以上であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記回路基板と前記半導体チップとは、前記回路基板の上面における前記半導体チップの周縁部と対向する領域のうち前記半導体チップの辺の中央部を除いて固着されていることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１１】
前記配線は、前記回路基板における、前記半導体チップの端部と対向する領域に、互いに隣り合う前記配線同士が平行に形成されていないことを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関し、特に、フェースアップボンディング構造の半導体パッケージに関する。
【背景技術】
【０００２】
一般に、半導体パッケージとして、例えばＢＧＡ（Ｂall Ｇrid Ａray）型半導体パッケージが知られている。このＢＧＡ型半導体パッケージは、回路基板の主面側に半導体チップを設置し、回路基板の主面とは反対側の面に外部接続用端子として半田バンプを複数配置したパッケージ構造になっており、多ピン化と高密度化とを図っている。
【０００３】
ＢＧＡ型半導体パッケージは、様々な構造のものが開発され、製品化されているが、大別すると、フェースアップボンディング構造とフェースダウンボンディング構造に分類される。
【０００４】
フェースアップボンディング構造では、回路基板の上に半導体チップの回路面を上にして配置し、半導体チップの回路面に形成された電極パッドと回路基板に形成された電極パッドとがワイヤボンドにより電気的に接続されている。また、フェースダウンボンディング構造では、半導体チップの回路面と回路基板とが対向するように配置し、半導体チップの回路面に形成された電極パッドと回路基板に形成された電極パッドとがフリップチップボンドにより電気的に接続されている。
【０００５】
一方で、近年の携帯情報機器等の電子機器の更なる小型化、薄型化及び軽量化に伴い、これらの電子機器に組み込まれる半導体パッケージにおいても更なる高密度化及び高機能化が強く望まれている。
【０００６】
そこで、半導体パッケージの高密度化に際しては、回路基板の配線密度の高密度化を伴うことになるが、半導体パッケージの小型化及び薄型化の制約から、回路基板のサイズを大きくしたり、層数を増やして厚さを厚くしたりすることによって対応することができない場合がある。
【０００７】
図１１（ａ）は、従来の半導体パッケージの断面構成を示し、図１１（ｂ）は半導体チップと回路基板との配線構造を示した図である。
【０００８】
図１１に示すように、限られた領域内に最大数となるように、複数の配線及びスルーホールが効率よく配置するように設計されている。
【０００９】
しかしながら、このような従来の半導体パッケージには、半導体チップと回路基板とを固着する際に、ボイドが生じて、結果的に製品としての信頼性を劣化させるという問題がある。ボイドが発生する要因の１つを図１２を用いて説明する。
【００１０】
図１２は図１１（ｂ）のＸII−ＸII線における半導体パッケージの断面構成及び平面構成を示している。図１２（ａ）は回路基板６と半導体チップ７とを接着部材８によって固着した直後を示しており、図１２（ｂ）及び図１２（ｃ）は回路基板の反り状態を示し、図１２（ｄ）は接着部材を硬化させた後のボイドの発生を示している。
【００１１】
図１２（ａ）に示すように、基材１と、該基材１の上面及び下面に設けられた配線２と、基材１の上面から下面に延びるスルーホール３と、配線２及びスルーホール３を覆うように形成されたソルダレジスト５とからなる回路基板６に半導体チップ７が接着部材８によって固着されている。ソルダレジスト５は、配線２及びスルーホール３によって、上面が平坦に形成されていない。また、ソルダレジスト５におけるスルーホール３の上に形成される凹部を埋めるように接着部材が塗布されている。
【００１２】
次に、図１２（ｂ）に示すように、回路基板６は反りが発生しやすいため、回路基板６に反りが発生すると、回路基板６と半導体チップ７とが離れ、接着部材８が回路基板６と半導体チップ７と固着面の中央に引き込まれて、空隙が形成される。
【００１３】
さらに、図１２（ｃ）に示すように、図１２（ｂ）で示した反りとは反対方向となる反りが発生すると、接着部材８が回路基板６の上面に形成された配線２によって盛り上がった部分のソルダレジスト５に沿って押し広げられることになるため、接着部材８の内部に空隙が取り込まれる。
【００１４】
その後、図１２（ｄ）に示すように、接着部材８の内部に取り込まれた空隙は、接着部材８を硬化させるための熱処理によって増大してボイドが形成される。
【００１５】
このように、回路基板６は変形しやすいため、接着部材８が硬化する前に回路基板６の大きな反りが発生したり、回路基板６の反りが繰り返し発生したりすると、ボイドが形成されやすいので、半導体パッケージとして信頼性が劣化する原因となる。特に、このようなボイドの発生は、半導体チップの辺の中央付近で生じやすい傾向にある。
【００１６】
このような半導体チップと回路基板との間のボイドの発生に対しては、例えば特許文献１に、ワイヤボンド領域とダイボンド領域との最短距離を１００μｍ〜４００μｍとし、且つワイヤボンド領域とダイボンド領域との間に溝を形成することで、チップを接着するための接着剤の量を適正化してボイドの発生を防止できる発明が開示されている。
【００１７】
また、特許文献２には、フェースダウンボンディング構造の半導体パッケージにおける半導体チップと回路基板との間のボイドの発生に対し、アンダーフィル樹脂の流動する速度を均一にするために、回路基板の半導体チップが接着される面を研磨して見かけ上平坦化し、その平坦化において、微細な複数の溝からなる直線状の研磨痕を一定方向に形成する発明が開示されている。
【特許文献１】特開２００７−１２７１６号公報
【特許文献２】特開２００６−１９６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、ボイドの発生を防止するための特許文献１及び特許文献２に記載された発明には、以下のような問題がある。
【００１９】
特許文献１に記載された発明は、ダイボンド工程において、半導体チップと回路基板とを接続する接着材が占める領域から、電極とワイヤとの接続の信頼性を高めるものであって、回路基板に形成されたスルーホール及び回路基板に形成された配線によって、回路基板に形成されるレジストに凹部が形成され、このようにして形成された凹部によって半導体チップと回路基板との間にボイドが発生することについての認識が全くない。このため、回路基板における半導体チップの周縁部と対向する領域に凹部が形成されていた場合に、必然的に生じるボイドの発生を防止することができない。また、半導体チップの下にスルーホールを形成して外部基板と電気的接続を図る場合、回路基板における半導体チップの周辺領域に対向する領域に配線が形成されているはずであるが、回路基板の半導体チップが接着する面とは反対側の面における半導体チップに対向する領域に外部端子を形成していない特許文献１に記載された半導体装置では多ピン化に対応することができない。
【００２０】
また、特許文献２に記載された構成では、回路基板の半導体チップが接着される面には、研磨痕が直線状に一定方向に形成されているため、回路基板の上に塗布された接着部材ペーストを回路基板に接続させる半導体チップを用いて押し広げる際に半導体チップの４辺へ均一に広がりにくく、半導体チップの回路面への這い上がり等のフィレット形成制御が困難になるという問題がある。
【００２１】
本発明は、前記従来の問題に鑑み、半導体チップの辺の中央付近のボイドの発生を抑制して、高歩留まりで、信頼性を確保できるフェースアップボンディング構造の半導体パッケージを得られるようにすることを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明の半導体パッケージを、回路基板の上面における半導体チップの周縁部と対向する領域及び半導体チップの周辺部が平坦な構成とする。
【００２３】
具体的に、本発明に係る半導体パッケージは、複数の配線及びスルーホールと、配線及びスルーホールを保護するソルダレジストとが形成された回路基板と、回路基板の上面に固着材を介して固着され、且つ、回路基板と電気的に接続された半導体チップとを備え、回路基板の上面における半導体チップの周縁部と対向する領域及び半導体チップの周辺部は、平坦化されていることを特徴とする。
【００２４】
本発明に係る半導体パッケージによると回路基板の上面における、半導体チップの周縁部と対向する領域及び半導体チップの周辺部が平坦であるため、ダイボンド工程において、接着部材が硬化する前に回路基板の反り状態が変化したとしても接着部材の中に気泡が侵入しにくい構成であるので、薄型及び高密度の回路基板を用いても信頼性が高く、高歩留まりのフェースアップボンディング構造の半導体パッケージを実現することができる。
【００２５】
また、半導体パッケージにおいて、回路基板の上面における半導体チップの周縁部と対向する領域及び半導体チップの周辺部は、樹脂が形成されていることが好ましい。
【００２６】
このようにすると、回路基板における半導体チップの周縁部と対向する領域及び半導体チップの周辺部に樹脂が形成されて、回路基板の上面が平坦になるため、ダイボンド工程において、接着部材ペーストが硬化する前に回路基板の反り状態が変化しても、半導体チップと回路基板との間の距離が大きくなる箇所が存在しないので、回路基板に半導体チップを接着した後に接着部材ペーストの中に空隙が生じにくい。このため、ボイドの発生を抑制できる半導体パッケージを実現することができる。
【００２７】
また、半導体パッケージにおいて、ソルダレジストは、複数層からなることが好ましい。
【００２８】
このようにすると、回路基板における半導体チップの周縁部と対向する領域及び半導体チップの周辺部だけでなく、回路基板の上面全体が平坦化されるため、接着部材の濡れ広がり性が向上し、より一層ボイドの発生を抑制することができる半導体パッケージを実現することができる。
【００２９】
また、半導体パッケージにおいて、スルーホールは、回路基板における、半導体チップの端部と対向する領域を除く領域に形成されていることが好ましい。
【００３０】
このようにすると、回路基板における、半導体チップの端部と対向する領域には、スルーホールが形成されないため、半導体チップの端部と対向する領域の回路基板の上面には段差が形成されることがなく、平坦である。従って、ダイボンド工程において、接着部材が硬化する前に回路基板の反り状態が変化したとしても、接着部材の中に気泡が侵入しにくい構造となるため、ボイドの発生を抑制することができる半導体パッケージを実現できる。
【００３１】
また、スルーホールが回路基板における、半導体チップの端部と対向する領域を除く領域に形成されている半導体パッケージにおいて、複数の配線及びスルーホールは、回路基板の上面にビアランドを形成しており、スルーホールは、回路基板における、対向する半導体チップの端部からスルーホールの直径とビアランドの直径との差の２分の１に配線の厚さを加えた距離以上離れた領域に形成されていることが好ましい。
【００３２】
このようにすると、回路基板における、半導体チップの端部と対向する領域には、スルーホールが形成されず、半導体チップの端部と対向する領域の回路基板の上面には段差が形成されることがなく、確実に平坦となる。このため、ボイドの発生を防止することができる。
【００３３】
また、スルーホールが回路基板における、半導体チップの端部と対向する領域を除く領域に形成されている半導体パッケージにおいて、スルーホールは、回路基板における、対向する半導体チップの端部から１００μｍ以上離れた内側の領域に形成されていることが好ましい。
【００３４】
このようにすると、回路基板における、半導体チップの端部と対向する領域には、スルーホールが形成されないため、半導体チップの端部と対向する領域の回路基板の上面には段差が形成されることがなく、半導体チップの端部と対向する回路基板の上面が確実に平坦に形成されるので、ボイドの発生を防止することができる。また、接着ずれが生じたとしてもボイドの発生を抑制することができる。
【００３５】
また、スルーホールが回路基板における、半導体チップの端部と対向する領域を除く領域に形成されている半導体パッケージにおいて、スルーホールは、回路基板における、対向する半導体チップの端部から１００μｍ以上離れた外側の領域に形成されていることが好ましい。
【００３６】
このようにすると、回路基板と半導体チップとを固着する接着部材におけるボイドの発生を防止することができる。
【００３７】
また、スルーホールが回路基板における、半導体チップの端部と対向する領域を除く領域に形成されている半導体パッケージにおいて、スルーホールの内面に接続され、回路基板の上面に形成されたビアランドの端部は、回路基板における、対向する半導体チップの端部と１００μｍ以上離れていることが好ましい。
【００３８】
このようにすると、回路基板の上面における半導体チップの端部と対向する領域にスルーホールが形成されないため、確実に回路基板の上面が平坦に形成されるので、ボイドの発生を防止することができる。
【００３９】
また、半導体パッケージにおいて、回路基板と半導体チップとを固着する接着部材の濡れ面積率は、８０％以上であることが好ましい。
【００４０】
このようにすると、ボイド及び剥離の発生をより確実に防止することができる。
【００４１】
また、接着部材の濡れ面積率が８０％以上の半導体パッケージにおいて、回路基板と半導体チップとは、回路基板の上面における半導体チップの周縁部と対向する領域のうち半導体チップの辺の中央部を除いて固着されていることが好ましい。
【００４２】
このようにすると、回路基板の上面における半導体チップの周縁部と対向する領域のうち半導体チップの辺の中央部に接着部材が形成されていなくても、接着部材の濡れ面積率が８０％以上の半導体パッケージであれば、ボイド及び剥離の発生を防止することができる。
【００４３】
また、半導体パッケージにおいて、配線は、回路基板における、半導体チップの端部と対向する領域に、互いに隣り合う配線同士が平行に形成されていないことが好ましい。
【００４４】
このようにすると、ダイボンド工程において、回路基板と半導体チップとを接着する接着部材の中に気泡が侵入しにくい構造とすることができるため、回路基板と半導体チップとの間にボイドが発生することを抑制できる半導体パッケージを実現することができる。
【発明の効果】
【００４５】
本発明に係るフェースアップボンディング構造の半導体パッケージによると、回路基板における半導体チップの端部と対向する領域に段差が形成されていたとしても、回路基板における半導体チップの周縁部と対向する領域及び半導体チップの周辺部が平坦化された構成にできるため、薄型、小型及び高密度な半導体パッケージを高信頼性且つ高歩留りで実現することが可能となる。
【発明を実施するための最良の形態】
【００４６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４７】
図１は、本発明の第１の実施形態に係る半導体パッケージの断面構成を示している。
【００４８】
図１に示すように、第１の実施形態の半導体パッケージは、基材１と、基材１の上面及び下面に設けられた複数の配線２と、基材１の上面から下面にかけて延びるスルーホール３と、基材１の上面に設けられたワイヤボンディングパッド４と、配線２及びスルーホール３を保護するソルダレジスト５とからなる回路基板６に、回路面を上向きにして半導体チップ７が接着部材８によって固着されている。スルーホール３の側壁には金属膜が設けられてビア９を形成しており、ビア９によって基材１の上面の配線２と下面の配線２とが電気的に接続されている。半導体チップ７の複数の電極と回路基板６に形成された複数のワイヤボンディングパッド４とはワイヤ１０により電気的に接続されている。また、回路基板６の上面、すなわち半導体チップ７が接着されている面は封止樹脂１１により封止されている。ソルダレジスト５は、配線２によって凸部が形成され、スルーホール３によって凹部が形成されるため、その表面が平坦ではない。半導体チップ７の周縁部と対向する領域及び半導体チップ７の周辺部に樹脂１２を形成して、ソルダレジスト５の上面を平坦化している。
【００４９】
このようにすると、回路基板６の上面における半導体チップ７の周縁部と対向する領域及び半導体チップ７の周辺部の段差が４μｍ以下になり、平坦化することができる。
【００５０】
本発明の第１の実施形態の基材１の材料は、特に限定されるものではなく、例えば、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、フェノール樹脂をガラス又はアラミド等で作製された補強材に含浸したもの及びセラミック等である。
【００５１】
また、ビア９は、例えば、回路基板６の製造過程でレーザ光又はドリル等でスルーホール３を形成し、スルーホール３の側壁に無電解めっき又は電解めっきにより金属膜を形成して形成される。
【００５２】
また、回路基板６は、半導体チップ７が固着される面の周縁部に、ワイヤボンディングパッド４を形成するため配線２の一部が露出され、この露出した配線２の上に、例えばＮｉ層やＡｕ層からなる複数のワイヤボンディングパッド４が形成されている。回路基板６における半導体チップ７が固着される面は、ワイヤボンディングパッド４を除く部分を覆うようにソルダレジスト５が形成されている。
【００５３】
また、接着部材８及び封止樹脂１１の材料としては、特に限定されるものではなく、例えば、エポキシ樹脂又はアクリル樹脂等の樹脂組成物が使用される。
【００５４】
さらに、樹脂１２の材料についても、特に限定されるものではなく、例えば、エポキシ樹脂又はアクリル樹脂等の樹脂組成物を用いれば良い。
【００５５】
本発明の第１の実施形態に係る半導体パッケージの構成によると、回路基板６における半導体チップ７の周縁部と対向する領域及び半導体チップの周辺部に樹脂１２を形成することによって、回路基板６における半導体チップ７の周縁部と対向する領域及び半導体チップの周辺部の上面が平坦となるため、ダイボンド工程において、接着部材８が硬化する前に回路基板６の反り状態が変化しても、半導体チップ７と回路基板６との間の距離が大きくなる部分が存在しないので、回路基板６に半導体チップ７を接着した後に接着部材８の中に空隙が生じにくい。このため、ボイドの発生を抑制することができる。従って、薄型且つ高密度の回路基板を用いても樹脂１２を形成して回路基板の上面を平坦化することにより、信頼性が高く、高歩留りでフェースアップボンディング構造の半導体パッケージを実現することができる。
【００５６】
図２（ａ）〜図２（ｆ）は、本発明の第１の実施形態に係る半導体パッケージの製造工程の断面構成を模式的に示している。図１と同一の構成部材には、同一の符号を付すことにより説明を省略する。
【００５７】
まず、図２（ａ）に示すように、基材１の上面及び下面の上並びにスルーホール３の側壁に形成された配線２、基材１の上面から下面にかけて延びる複数のスルーホール３、基材１の上面の周縁部に形成されたワイヤボンディングパッド４及び基材１の上面及び下面に形成された配線２とスルーホール３とを覆うように形成されたソルダレジスト５を有する回路基板６を形成する。
【００５８】
次に、図２（ｂ）に示すように、回路基板６の上面にソルダレジスト５を形成する際にできた凹部のうち、半導体チップ７の周辺領域に対向する領域にある凹部に樹脂１２を形成して、平坦化する。樹脂１２の形成方法は、特に限定されるものではなく、例えば、ポッティング法又は印刷法によりエポキシ樹脂又はアクリル樹脂等の樹脂組成物を該当位置に配置し、熱処理をした後に、回路基板の上面と平行な面を有する平板等で押し付けることで平坦化する。また、フォトリソグラフィ法を用いて、露光及び現像により形成してもよい。
【００５９】
次に、図２（ｃ）に示すように、回路基板６の上面のソルダレジスト５の中央部分にエポキシ樹脂等からなる接着部材８を塗布する。硬化後の接着部材８の厚さが３０μｍ〜５０μｍ程度になるように、回路基板６に塗布する未硬化状態の接着部材８の量を調整する。接着部材８を形成する方法としては、特に限定されるものではなく、例えば、ポッティング法又は印刷法によって形成すれば良い。
【００６０】
次に、図２（ｄ）に示すように、バックグラインド工程にて所望の厚みに研削し、ダイシング工程にて所望のサイズに個片化した半導体チップ７を、回路面を上向きにして、回路基板６の上面に形成された接着部材８の上に押し付け、接着部材８を押し広げながら固着させる。このとき、接着部材８が半導体チップ７の上面に這い上がらない程度に荷重を調整すると共に、接着部材８が半導体チップ７の側面の一部を覆うフィレットを形成するようにする。その後、接着部材８を硬化させる。
【００６１】
次に、図２（ｅ）に示すように、半導体チップ７の上面である回路面に設けられた電極と回路基板６に設けられたワイヤボンディングパッド４とをワイヤ１０を用いてワイヤボンディングする。
【００６２】
次に、図２（ｆ）に示すように、半導体チップ７及びワイヤ１０を含む回路基板６の上面全体を覆うように、エポキシ樹脂等の封止樹脂１１で樹脂封止する。
【００６３】
以後の工程については、図示しないが、マザーボード等への実装の為に外部接続用の半田ボールを形成し、必要に応じて半導体パッケージの個片化等を行い、半導体製品が完成する。
【００６４】
なお、第１の実施形態においては、回路基板６における半導体チップ７の周縁部と対向する領域及び半導体チップの周辺部に樹脂１２を形成することにより回路基板６の上面を平坦に形成したが、平坦に形成することができれば、樹脂１２の形成に限ることはない。また、回路基板６における半導体チップ７と対向する領域の全てに樹脂１２を形成することにより回路基板６の上面を平坦化しても良い。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６６】
図３は、本発明の第２の実施形態に係る半導体パッケージの断面構成を示している。図３において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。第２の実施形態は、基材１に形成されるソルダレジスト５が複数層から形成されていることを特徴とする。
【００６７】
図３に示すように、基材１の上面及び下面に形成されるソルダレジスト５に形成される配線２による凸部及びスルーホール３による凹部によって形成される段差は、通常の１層からなるソルダレジスト５に形成される段差と比較して、複数層からなるソルダレジスト５の上面が平坦化されている。すなわち、ソルダレジスト５が複数層で形成されるほど、段差が減少し、ソルダレジスト５の上面が平坦に形成されることになる。
【００６８】
本発明の第２の実施形態に係る半導体パッケージの構成によると、配線２及びスルーホール３が形成された回路基板６のソルダレジスト５にできる段差のうち、半導体チップ７の周辺領域に対向する領域にある段差だけでなく、半導体チップ７が接着される領域を含む回路基板６の上面の全面が平坦に形成されるため、接着部材８の濡れ広がり性等が向上し、より一層ボイドの発生を抑制することができるので、信頼性が高く且つ高歩留りでフェースアップボンディング構造の半導体パッケージを実現することができる。
【００６９】
図４（ａ）〜図４（ｇ）は、本発明の第２の実施形態に係る半導体パッケージを構成する回路基板の製造工程の断面構成を模式的に示し、図５（ａ）〜図５（ｅ）は、第２の実施形態に係る半導体パッケージ製造工程の断面構成を模式的に示している。図４及び図５においても、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７０】
まず、図４（ａ）に示すように、回路基板６は、例えばエポキシ樹脂を含浸したガラス織布からなる基材１の上面及び下面に銅箔２Ａを形成した銅張り積層板から形成される。
【００７１】
次に、図４（ｂ）に示すように、レーザ光又はドリル等を用いて、配線２を含む基材１の上面から下面にかけて延びるスルーホール３を形成する。
【００７２】
次に、図４（ｃ）に示すように、パネルめっき法によりスルーホール３の側壁にめっきを施してビア９を形成する。
【００７３】
次に、図４（ｄ）に示すように、基材１の上面及び下面に形成された銅箔２Ａをエッチングすることにより所望の導体パターン回路を形成し、配線２を形成する。
【００７４】
ここで、図４（ａ）の銅張り積層板には４層以上の多層基板を作製してもよい。その場合は、基材と銅箔とからなる２層基板を一次多層基板とし、さらにこの一次多層基板の上面及び下面に、例えばプリプレグ等の絶縁樹脂を介して銅箔を貼着することによって、前述と同様な工程で二次多層基板（図示せず）を得る。これらの各工程を繰り返して所望の層数の多層基板（図示せず）を得れば良く、最終的に、この多層基板の上面から下面にかけて延びる孔部を形成することによって、例えば最外層と内層との層間等の接続を行い、所望の層間接続がなされた多層基板を形成すれば良い。
【００７５】
次に、図４（ｅ）に示すように、基材１の上面及び下面に紫外線に対する感光性を有するソルダレジストインキを塗布し、乾燥によりソルダレジストインキを仮硬化させて第１の感光層５Ａを形成する。ここで、スルーホール３の上に塗布されたソルダレジストインキには、配線２によって凸部、スルーホール３によって凹部が形成されるため、上面が平坦に形成されていない。
【００７６】
次に、図４（ｆ）に示すように、図４（ｅ）で形成した第１の感光層５Ａの上に、同様にして、基材１の上面及び下面に紫外線に対する感光性を有するソルダレジストインキを塗布し、乾燥によりソルダレジストインキを仮硬化させて第２の感光層５Ｂを形成する。図示は省略するが、同様にして、感光層の形成を繰り返し、積層する。通常の１層で形成されるソルダレジスト５における配線２及びスルーホール３の上に形成される段差は、複数の層を重ねて形成することによって、段差の大きさが減少される。このように、回路基板６に形成された配線２及びスルーホール３によって、配線２及びスルーホール３の上部に形成されたソルダレジスト５の段差は、ソルダレジスト５を複数層から形成する過程において、段差の大きさが減少され、半導体チップ７が接着される領域を含む回路基板６の上面が平坦に形成されることになる。
【００７７】
次に、図４（ｇ）に示すように、パターンが描画されたネガパターンの露光フィルムを介して紫外線照射による露光工程で必要な部分を選択的に露光して光重合させる。この後、未露光部は炭酸ナトリウム水溶液等を用いた現像工程で溶解され、露光部は溶解されずに基材１の上面及び下面に残る。その後、加熱処理によりソルダレジストインキは熱硬化され複数層からなるソルダレジスト５を形成する。
【００７８】
このようにして形成された回路基板６に半導体チップ７を接着して第２の実施形態に係る半導体パッケージを製造する工程について説明する。
【００７９】
まず、図５（ａ）に示すように、図４を用いて複数層からなるソルダレジスト５が形成された回路基板６を準備する。
【００８０】
次に、図５（ｂ）に示すように、回路基板６の上面のソルダレジスト５の中央部分にエポキシ樹脂等からなる接着部材８を塗布する。このとき、硬化後の接着部材８の厚さが３０μｍ〜５０μｍ程度になるように、回路基板６に塗布する未硬化状態の接着部材８の量を調整する。接着部材８を形成する方法としては、特に限定されるものではなく、例えば、ポッティング法及び印刷法により形成すればよいことは、第１の実施形態と同様である。
【００８１】
次に、図５（ｃ）に示すように、バックグラインド工程にて所望の厚みに研削し、ダイシング工程にて所望のサイズに個片化した半導体チップ７を、回路面を上向きにして、回路基板６の上面に形成された接着部材８の上に押し付け、接着部材８を押し広げながら接着させる。このとき、接着部材８が半導体チップ７の上面に這い上がらない程度に荷重を調整すると共に、接着部材８が半導体チップ７の側面の一部を覆うフィレットを形成するようにする。その後、接着部材８を硬化させる。
【００８２】
次に、図５（ｄ）に示すように、半導体チップ７の上面である回路面に設けられた電極と回路基板６に設けられたワイヤボンディングパッド４とをワイヤ１０を用いてワイヤボンディングする。
【００８３】
次に、図５（ｅ）に示すように、半導体チップ７及びワイヤ１０等を含む回路基板６の上面全体を覆うように、エポキシ樹脂等の封止樹脂１１で樹脂封止する。
【００８４】
以後の工程については、図示しないが、マザーボード等への実装の為に外部接続用の半田ボールを形成し、必要に応じて半導体パッケージの個片化等を行い、半導体製品が完成する。
【００８５】
なお、第２の実施形態においては、ソルダレジスト５が２層から形成されることを図示したが、回路基板６の上面が平坦になるように複数層から形成することが望ましいことは言うまでもない。また、一層のソルダレジスト層４を厚く形成することによって回路基板６の上面を平坦に形成してもよい。
【００８６】
（第３の実施形態）
以下、本発明の第３の実施形態について図面及び表を参照しながら説明する。
【００８７】
図６及び図７は、本発明の第３の実施形態に係る半導体パッケージの断面構成を示している。図６及び図７において、図１と同一の構成部材については同一の符号を付すことにより説明を省略する。第３の実施形態は、回路基板６における半導体チップ７の端部と対向する領域にスルーホール３が形成されていないことを特徴とし、さらに、対向する半導体チップ７の端部から所定の距離以上離れた領域の回路基板６にスルーホール３が形成されていることを特徴とする。
【００８８】
図６に示すように、回路基板６の上面から下面に貫通するように形成されたスルーホール３は側壁に金属膜を設けてビア９を形成しており、ビア９の金属膜は基材１の上面及び下面に形成された配線２と接続している。回路基板６の上面におけるスルーホール３及びビア９の配線２を含む領域はビアランド１３が形成されている。これにより、スルーホール３及びビアランド１３を覆うソルダレジスト５の表面は平坦でない。スルーホール３の上のソルダレジスト５には、凹部が形成され、配線２の上のソルダレジスト５には凸部が形成されるためビアランド１３の上面には段差が形成される。半導体チップ７の端部に対向する回路基板６にスルーホール３を形成しない構成とすることにより、半導体チップ７の端部に対向する回路基板６の上面が平坦に形成されている。
【００８９】
さらに、図７に示すように、回路基板６における、対向する半導体チップ７の端部と重なる位置にはスルーホール３が形成されておらず、半導体チップ７の外側の領域に対向する回路基板６にスルーホール３を形成する構成とすることにより、半導体チップ７の端部に対向する回路基板６の上面が平坦に形成されている。
【００９０】
このようにすると、回路基板６における半導体チップ７の端部に対向する領域に段差が形成されない。このため、ダイボンド工程において接着部材８が硬化する前に回路基板６の反りが発生した場合に、段差によって回路基板６と半導体チップ７との距離が大きくなって、接着部材８と回路基板６又は半導体チップ７との間に空隙が生じたり、その反りが戻る際に接着部材８の中に空隙が取り込まれたりして、接着部材８の中にボイドが発生することを抑制できる。従って、信頼性が高く且つ高歩留りでフェースアップボンディング構造の半導体パッケージを実現することができる。
【００９１】
図８（ａ）及び図８（ｂ）は、回路基板６における、半導体チップ７の位置とスルーホール３との位置関係を示す図であり、図８（ａ）はスルーホール３が対向する半導体チップ７の内側に形成された構成を示し、図８（ｂ）はスルーホール３が対向する半導体チップ７の外側に形成された構成を示している。
【００９２】
図８（ａ）及び図８（ｂ）に示すように、スルーホール３と半導体チップ７の端部との距離（Ｘ）をスルーホール３の直径（Ｒ１）とビアランド１３の直径（Ｒ２）との差の２分の１に配線２の厚さ（Ａ）を加えた長さ以上とすることによって、半導体チップ７の端部に対向する回路基板６の上面の領域が平坦に形成されることになる。
【００９３】
例えば、スルーホール３を、半導体チップ７の端部から、１００μｍ以上離して形成すれば、半導体チップ７と回路基板６との接着ずれ等が生じた場合であってもボイドの発生を抑制することができる。
【００９４】
このように、スルーホール３又はビアランド１３が対向する半導体チップ７の端部から１００μｍ以上離れて形成される構成であれば、接着ずれ等に起因するボイドの発生をさらに抑制することができ、薄型且つ高密度の回路基板を用いても、信頼性が高く且つ高歩留りでフェースアップボンディング構造の半導体パッケージを実現することができる。また、スルーホール３が形成される領域は、回路基板６における半導体チップ７と対向する領域であるため、半導体パッケージの微細化にも有効である。
【００９５】
ここで、回路基板６の厚さと回路基板６における対向する半導体チップ７の端部から半導体チップ７の外側のスルーホール３までの距離との関係について説明する。
【００９６】
【表１】
2009135387.tif 000003
【００９７】
［表１］は、回路基板の厚さと回路基板における対向する半導体チップの端部から外側のスルーホールまでの距離との条件を変えて、ボイドの発生の有無を示している。
【００９８】
実験に使用した回路基板は、大きさが１０ｍｍｘ１０ｍｍ、厚さがそれぞれ１００μｍ、２００μｍ、３００μｍ及び５００μｍのガラスエポキシ基板であり、半導体チップは、バックグラインド工程及びウェハダイシング工程を行って大きさが６ｍｍｘ６ｍｍ、厚さが２００μｍのミラーウェハである。回路基板と半導体チップとを固着する接着部材は、粘度が５Ｐａ・ｓ〜３０Ｐａ・ｓの間の所定の値のダイスボンドペーストである。これらを用いて半導体パッケージを作成して実験に使用した。接着部材は硬化後の厚さが２０μｍ程度になるように、エアパルス式のディスペンサを用いて回路基板における半導体チップの固着面に一点塗布した後、接着部材を押し広げるように回路基板の上面に半導体チップを荷重１００ｇで押し付けて、回路基板と半導体チップとを接着させ、１７０℃の環境に１時間放置して接着部材を硬化させた。回路基板の厚さと回路基板における対向する半導体チップの端部から外側のスルーホールまでの距離とを変えて形成した半導体パッケージにおいて非破壊評価である超音波映像装置（ＳＡＴ）による観察及び破壊評価である断面解析を行いボイドの有無を調査した。［表１］における「ＯＫ」は、ボイドが観察されなかった条件の半導体パッケージを示し、「ＮＧ」はボイドが発生していた条件の半導体パッケージを示している。
【００９９】
［表１］に示されるように、例えば回路基板の厚さが５００μｍと比較的に大きい半導体パッケージではスルーホールをどこに形成したとしてもボイドが発生していないことが分かる。また、回路基板の厚さが１００μｍ〜３００μｍの回路基板では、回路基板における対向する半導体チップの端部から外側のスルーホールまでの距離が１００μｍ以上であれば、ボイドが発生しないことが分かる。
【０１００】
すなわち、ＢＧＡ型半導体パッケージでは高さの制約から回路基板の厚さが１００μｍ〜３００μｍのものを対象としているため、回路基板６における、回路基板６と対向する半導体チップ７の端部から１００μｍ以上外側に離れた位置にスルーホール３を形成すればボイドの発生を抑制することができる。さらに、接着ずれを考慮に入れて、回路基板６における、回路基板６と対向する半導体チップ７の端部から１００μｍ以上外側に離れた位置にビアランド１３を形成すればボイドの発生をより確実に抑制することができる。また、回路基板６における、半導体チップ７の端部から１００μｍ以上離れた外側の領域にビアランド１３を形成すればさらにボイドの発生を抑制することができる。
【０１０１】
このようにスルーホール３を回路基板における対向する半導体チップの端部から外側に１００μｍ以上離して形成することにより、信頼性が高く且つ高歩留りでフェースアップボンディング構造の半導体パッケージを実現することができる。
【０１０２】
また、接着部材８のボイドの発生を抑制するには、回路基板６と対向する半導体チップ７の端部から１００μｍ以上離れた内側又は外側の領域にスルーホール３を形成することで実現できる。従って、多ピン化及び高密度化を実現させるためには、回路基板６と対向する半導体チップ７の端部から１００μｍ離れた内側及び外側の両方にスルーホール３を形成すれば良い。
【０１０３】
（第４の実施形態）
以下、本発明の第４の実施形態について図面及び表を参照しながら説明する。第４の実施形態は接着部材が形成される面積及び接着部材の厚さを所定の範囲とすることを特徴とする。
【０１０４】
図９は半導体チップと回路基板とを固着する接着部材が半導体チップに占める領域（濡れ面積率）の例を示している。また、［表２］は接着部材の濡れ面積率と厚さとの関係から半導体パッケージのボイド又は剥離の有無を示している。
【０１０５】
【表２】
2009135387.tif 000004
【０１０６】
［表２］に示す半導体パッケージは以下の条件で形成している。バックグラインド工程及びウェハダイシング工程を経て、大きさが６ｍｍｘ６ｍｍ、厚さが２００μｍのミラーウェハからなる半導体チップと、大きさが１０ｍｍｘ１０ｍｍ、厚さが２００μｍのガラスエポキシ樹脂からなる回路基板とを、粘度が５Ｐａ・ｓ〜３０Ｐａ・ｓの間の所定の値のダイスボンドペーストによって固着している。回路基板に形成されるスルーホールは、対向する半導体チップの端部から２００μｍの距離を有するように形成されているため、回路基板における半導体チップの端部と対向する領域は平坦化されている。
【０１０７】
回路基板における半導体チップの固着面にエアパルス式のディスペンサを用いて接着部材を一点塗布した後、接着部材を押し広げるように回路基板の上面に半導体チップを押し付けて回路基板と半導体チップとを接着させる。ここで、接着部材を硬化した後の厚さが３μｍ、５μｍ、１０μｍ、２０μｍ、５０μｍ及び１００μｍとなり、且つそれぞれの厚さにおいて接着部材の濡れ面積率が５０％、７０％、８０％、９０％及び１００％となるように接着部材を塗布している。
【０１０８】
以上の条件となるように形成した半導体パッケージにおいて、ボイド又は剥離の有無の判定を行っている。非破壊評価である超音波映像装置（ＳＡＴ）による観察、及び破壊評価である断面解析を行いボイドの有無を調査している。
【０１０９】
さらに、樹脂封止した半導体パッケージに対して、信頼性評価試験を行っている。１２５℃の環境に４時間放置した後、耐はんだリフロー性試験を行い、水蒸気爆発による剥離（ポップコーンクラック）の有無の判定を行っている。耐はんだリフロー性試験は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）によるＭＳＬ（Moisture Sensitive Level）レベルをレベル３の３０℃、相対湿度６０％の環境下に１９２時間放置して、半導体パッケージへ水分を吸湿させた後、２６０℃（ピーク時２６５℃）の環境下に１０秒間保持してから、非破壊評価であるＳＡＴによる観察、及び破壊評価である断面解析を行い剥離の有無を調査している。［表２］における「ＯＫ」は、接着部材にボイド及び剥離が観察されなかった条件の半導体パッケージを示し、「ＮＧ」は、ボイド又は剥離のうちの少なくとも一方が発生した条件の半導体パッケージを示している。
【０１１０】
［表２］に示すように、ボイド又は剥離が観察された半導体パッケージのうち、接着部材の厚さが３μｍの半導体パッケージは、接着部材の濡れ面積率に関わらずボイドが発生しており、接着部材の濡れ面積率が７０％以下の半導体パッケージでは剥離が発生していた。また、接着部材の厚さが１００μｍ且つ濡れ面積率が８０％以上の半導体パッケージでは、ボイド及び剥離のどちらも観察されていないが、接着部材の厚さが１００μｍの半導体パッケージにおいては、接着部材への水分吸収又は接着部材の厚さが一定にならず半導体チップの傾き等の問題が生じるおそれがある。また、半導体パッケージの高さの制約からも、接着部材の厚さは５０μｍ程度が限度である。従って、接着部材の厚さが５μｍ以上且つ５０μｍ以下であって、濡れ面積率が８０％以上の半導体パッケージであれば、接着部材にボイド及び剥離が発生しないことが分かる。
【０１１１】
本発明の第４の実施形態に係る半導体パッケージによると、回路基板の上面における半導体チップの端部と対向する領域が、平坦化されており、半導体チップと回路基板とを接着部材によって固着する工程において、接着部材を硬化させた後の厚さが５μｍ以上且つ５０μｍ以下であり、半導体チップの面積に占める接着部材の面積が８０％以上とすることにより、ボイドの発生及び剥離の発生を防止することができる。
【０１１２】
なお、第４の実施形態では、回路基板の上面における半導体チップの端部と対向する領域にスルーホールを形成しないで平坦化しているが、スルーホールの上部の凹部に樹脂を形成する又は複数層からなるソルダレジストを形成するなどして、半導体チップの周縁部と対向する領域及び半導体チップの周辺部の回路基板が平坦化されていればよい。
【０１１３】
また、接着部材の濡れ面積率８０％以上には、図９に示すような半導体チップの面積に占める接着部材の領域であっても良い。すなわち、半導体チップの周縁部のうち辺の中央部を除いて半導体チップの面積の８０％以上の領域に接着部材が形成されていれば良い。このようにすることで、ボイド及び剥離を防止することが可能である。
【０１１４】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１１５】
図１０は、半導体チップと回路基板との配線構造を示している。図１０において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。第５の実施形態は、回路基板６に形成された配線２が半導体チップ７の端部と対向する領域で、互いに隣り合う配線２同士が平行にならないように設けられていることを特徴とする。
【０１１６】
図１０に示すように、回路基板６に形成された配線２は、ワイヤボンディングパッド４と、スルーホール３とを接続している。このうち、回路基板６における半導体チップ７と対向する領域に形成されたスルーホール３に接続する配線２は、回路基板６における半導体チップ７と対向する領域から半導体チップ７が対向しない領域に跨って形成されることになる。半導体チップ７の端部と対向する領域において、互いに隣り合う配線２同士が平行に形成されないことにより、平行に形成された場合に比べて、接着部材８の中に空隙が取り込まれ難い構成である。
【０１１７】
このような構成にすると、回路基板６と半導体チップ７との間にボイドが発生することを抑制することができる。回路基板６の隣り合う配線２同士が半導体チップ７の端部に対して、平行に並んで設けられていた場合に、ダイボンド工程の接着部材８が硬化する前に回路基板６の反り状態が変化すると、半導体チップ７と対向する回路基板６に形成された配線同士の間にできる凹部に沿って接着部材８を引き込もうとする力が生じるため、接着部材８の充填部に生じた空隙が接着部材８の中に取り込まれて、接着部材８の中にボイドが発生するが、第５の実施形態の構成とすることにより、接着部材８の中に気泡が侵入しにくい構造とすることができる。このため、回路基板６と半導体チップ７との間にボイドが発生することを抑制することができるので、薄型且つ高密度の回路基板を用いても、信頼性が高く、より高歩留りでフェースアップボンディング構造の半導体パッケージを実現することができる。
【０１１８】
以上、本発明の各実施形態に係る半導体パッケージにおいては、２層の基板の場合を中心に説明したが、単層又は複数層の基板であっても良く、各実施形態において説明した例に限定されるものではない。
【産業上の利用可能性】
【０１１９】
本発明に係る半導体パッケージは、薄型基板に対応したフェースアップボンディング構造の半導体パッケージの高信頼性且つ高歩留りを実現でき、電子機器の更なる小型化、軽量化及び薄型化に有用である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態に係る半導体パッケージの断面図である。
【図２】本発明の第１の実施形態に係る半導体パッケージの製造工程を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体パッケージの断面図である。
【図４】本発明の第２の実施形態に係る半導体パッケージの回路基板の製造工程を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体パッケージの製造工程を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体パッケージの断面図である。
【図７】本発明の第３の実施形態に係る半導体パッケージの断面図である。
【図８】本発明の第３の実施形態に係る半導体パッケージの断面図であり、（ａ）は図６の一部であり、（ｂ）は図７の一部である。
【図９】本発明の第４の実施形態に係る半導体パッケージの接着部材を示す平面図である。
【図１０】本発明の第５の実施形態に係る半導体パッケージの配線構造を示す平面図である。
【図１１】従来の半導体パッケージを示す図であり、（ａ）は従来例の断面図であり、（ｂ）は半導体チップと回路基板との配線構造を示す平面図である。
【図１２】従来の半導体パッケージのボイドの発生要因を示す図であり、（ａ）〜（ｄ）は図１１（ｂ）のＸII−ＸII線における断面図及び平面図である。
【符号の説明】
【０１２１】
１      基材
２      配線
２Ａ    銅箔
３      スルーホール
４      ワイヤボンディングパッド
５      ソルダレジスト
５Ａ    第１の感光層
５Ｂ    第２の感光層
６      回路基板
７      半導体チップ
８      接着部材
９      ビア
１０    ワイヤ
１１    封止樹脂
１２    樹脂
１３    ビアランド
【図１】
2009135387.tif 000005
【図２】
2009135387.tif 000006
【図３】
2009135387.tif 000007
【図４】
2009135387.tif 000008
【図５】
2009135387.tif 000009
【図６】
2009135387.tif 000010
【図７】
2009135387.tif 000011
【図８】
2009135387.tif 000012
【図９】
2009135387.tif 000013
【図１０】
2009135387.tif 000014
【図１１】
2009135387.tif 000015
【図１２】
2009135387.tif 000016