(57)【要約】【課題】  不良端子の位置によらず、容易にメモリの再生が可能な半導体装置、もしくはメモリ再生用の配線基板を提供する。【解決手段】  電子装置２００は、半導体装置１ａ、モジュール基板６を有している。  半導体装置１ａには１６個の入出力端子１１が第１中心点２３から等距離に配置される。  モジュール基板６の実装部１２ａには、２４個の入出力端子用パッド３１を有している。  入出力端子用パッド３１は、第２中心点４３から等距離に円弧状に均等配置される。  入出力端子用パッド３１のうち、導通パッドは８つである。  入出力端子１１のうち、偶数端子５１が不良端子の場合、奇数端子５３に対応する位置に導通パッドが接続されるように実装部１２ａに実装する。  奇数端子５３が不良端子の場合、半導体装置を回転させ、実装部１２ａに対して傾斜した状態で実装部１２ａに実装する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体装置と、前記半導体装置に対向して設けられ、前記半導体装置が接続される基板と、を有する電子装置であって、
前記半導体装置は、
前記基板に接続される複数の端子を表面に有し、
複数の前記端子は、
前記表面における第１の中心点から等距離になるような位置に配置され、
前記半導体装置と導通可能な正常端子と、
前記半導体装置と導通不可能な不良端子と、
を有し、
前記基板は、
前記半導体装置と対向する表面に、前記端子と接続される複数のパッドが配置され、
複数の前記パッドは、
前記表面における第２の中心点から等距離になるような位置で、かつ前記端子と対応する位置に配置され、
前記半導体装置と電気的に接続可能な第１のパッドと、
前記半導体装置と電気的に接続不可能な第２のパッドと、
を有し、
前記半導体装置と前記基板とを、前記第１の中心点と前記第２の中心点との平面座標が一致するように配置し、かつ前記正常端子が前記第１のパッドと対向する位置になり、前記不良端子が前記第２のパッドと対向する位置となるように、前記第１の中心点を中心に一定角度回転させて前記パッドに接続可能に構成したことを特徴とする電子装置。
【請求項２】
複数の前記端子および複数の前記パッドは、円弧状に配置されていることを特徴とする請求項１記載の電子装置。
【請求項３】
複数の前記パッドは、等間隔に円弧状に設けられていることを特徴とする請求項２記載の電子装置。
【請求項４】
前記第１のパッドは前記第２のパッドに挟みこまれるように均等配置されていることを特徴とする請求項２記載の電子装置。
【請求項５】
前記第２のパッドの数は、前記第１のパッドの２倍の数であることを特徴とする請求項４記載の電子装置。
【請求項６】
前記一定角度は、
互いに最も隣接する２つの前記端子と前記第１の中心点のなす角度α、または互いに最も隣接する２つの前記パッドと前記第２の中心点がなす角度βであり、前記αと前記βは等しい角度であることを特徴とする請求項３記載の電子装置。
【請求項７】
複数の前記端子は、前記第１の中心点とのなす角度がαとなるように配置された２つの端子の複数の組からなり、
前記複数の組同士の間隔は、前記第１の中心点とのなす角が２αとなるように配置されていることを特徴とする請求項５記載の電子装置。
【請求項８】
前記半導体装置は、
前記端子と前記第１の中心点の間に設けられた他の端子をさらに有し、
前記基板は、
前記パッドと前記第２の中心点の間に設けられ、前記他の端子と接続可能な他のパッドをさらに有し、
前記他のパッドは、前記一定角度に対応した円弧状の形状を有することを特徴とする請求項１記載の電子装置。
【請求項９】
前記半導体装置は、
前記端子と前記第１の中心点の間に設けられた他の端子をさらに有し、
前記基板は、
前記パッドと前記第２の中心点の間に設けられ、前記他の端子と接続可能な他のパッドをさらに有し、
前記他のパッドは、前記回転角度に対応した位置に複数個配置されていることを特徴とする請求項１記載の電子装置。
【請求項１０】
前記第１の端子はデータ入出力端子であり、
前記他の端子はクロック端子、アドレス端子、コマンド端子、ストローブ端子のうち、少なくとも１つであり、
前記第１のパッドはデータ入出力端子が接続されるパッドであり、
前記他のパッドはクロック端子、アドレス端子、コマンド端子、ストローブ端子のうち、少なくとも１つが接続されるパッドであることを特徴とする請求項８または９のいずれかに記載の電子装置。
【請求項１１】
不良端子を有する半導体装置の端子と接続される複数のパッドが配置された面を有する、半導体装置の再生用基板であって、
複数の前記パッドは、
前記端子と電気的に接続可能な第１のパッドと、
前記端子と電気的に接続不可能な第２のパッドと、
を有し、
前記第１のパッドおよび前記第２のパッドは、
前記表面における第２の中心点から等距離になるような位置に配置されていることを特徴とする再生用基板。
【請求項１２】
複数の前記パッドは、円弧状に配置されていることを特徴とする請求項１１記載の再生用基板。
【請求項１３】
複数の前記パッドは、等間隔に円弧状に設けられていることを特徴とする請求項１２記載の再生用基板。
【請求項１４】
前記第１のパッドは前記第２のパッドに挟みこまれるように均等配置されていることを特徴とする請求項１３記載の再生用基板。
【請求項１５】
前記第２のパッドの数は、前記第１のパッドの２倍の数であることを特徴とする請求項１４記載の再生用基板。
【請求項１６】
前記パッドと前記第２の中心点の間に設けられた他のパッドをさらに有し、
前記他のパッドは、円弧状の形状を有することを特徴とする請求項１１記載の再生用基板。
【請求項１７】
前記パッドと前記第２の中心点の間に設けられた他のパッドをさらに有し、
前記他のパッドは、複数個設けられていることを特徴とする請求項１１記載の再生用基板。
【請求項１８】
前記第１のパッドは前記半導体装置の端子のうち、データ入出力端子が接続されるパッドであり、
前記他のパッドは、前記半導体装置の端子のうち、クロック端子用パッド、アドレス端子用パッド、コマンド端子用パッド、ストローブ端子用パッドの少なくとも１つが接続されるパッドであることを特徴とする請求項１６または請求項１７のいずれかに記載の再生用基板。
【請求項１９】
基板に接続される複数の端子を表面に有する半導体装置であって、前記端子の一部が不良である場合に、請求項１１から１８記載の再生用基板に接続して再生可能な構造としたことを特徴とする半導体装置。
【請求項２０】
複数の前記端子は、
前記表面における第１の中心点から等距離になるような位置に配置されていることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
複数の前記端子は、円弧状に配置されていることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
複数の前記端子は、前記第１の中心点とのなす角度がαとなるように配置された２つの端子の複数の組からなり、
前記複数の組同士の間隔は、前記第１の中心点とのなす角が２αとなるように配置されていることを特徴とする請求項２１記載の半導体装置。
【請求項２３】
半導体装置と、
前記半導体装置に対向して設けられ、前記半導体装置が接続される基板と、
を有する電子装置であって、
前記半導体装置は、
表面に前記基板に接続される複数の端子を有し、
複数の前記端子は、格子状に配置され、
前記半導体装置と導通可能な正常端子と、
前記半導体装置と導通不可能な不良端子と、
を有し、
前記基板は、
前記半導体装置と対向する表面に、前記半導体装置の端子と接続される複数のパッドが配置され、
複数の前記パッドは、
前記表面における格子状に配置され、
前記端子と電気的に接続可能な第１のパッドと、
前記端子と電気的に接続不可能な第２のパッドと、
を有し、
前記基板とを、前記正常端子が前記第１のパッドと対向する位置になり、前記不良端子が前記第２のパッドと対向する位置となるように、前記格子の方向に移動させて前記パッドに接続可能に構成したことを特徴とする電子装置。
【請求項２４】
不良端子を有する半導体装置の端子と接続される複数のパッドが配置された面を有する、半導体装置の再生用基板であって、
複数の前記パッドは、
前記端子と電気的に接続可能な第１のパッドと、
前記端子と電気的に接続不可能な第２のパッドと、
を有し、
前記第１のパッドと前記第２のパッドは、格子状に配置され、前記第１のパッドと前記第２のパッドは、前記格子の縦または横に隣接するように設けられていることを特徴とする再生用基板。
【請求項２５】
前記第２のパッドの数は、前記第１のパッドの２倍の数であることを特徴とする請求項２４記載の再生用基板。
【請求項２６】
複数の前記パッドは、他のパッドをさらに有し、
前記他のパッドは、前記格子の２つにまたがって設けられていることを特徴とする請求項２４記載の再生用基板。
【請求項２７】
不良端子を有する半導体装置の端子と接続される複数のパッドを表面に有する再生用基板のパッドの配置方法であって、
半導体装置の端子と電気的に接続可能な第１のパッドと、半導体装置の端子と電気的に接続不可能な第２のパッドとを、前記表面における第２の中心点から等距離になるような位置に配置する工程（ａ）を有することを特徴とする再生用基板のパッドの配置方法。
【請求項２８】
前記工程（ａ）は、第１のパッドと、前記第２のパッドとを円弧状に配置する工程であることを特徴とする請求項２７記載の再生用基板のパッドの配置方法。
【請求項２９】
前記工程（ａ）は、
前記第１のパッドが前記第２のパッドに挟みこまれるように配置する工程であることを特徴とする請求項２８記載の再生用基板のパッドの配置方法。
【請求項３０】
前記工程（ａ）は、
前記第２のパッドを、前記第１のパッドの２倍の数だけ設ける工程であることを特徴とする請求項２９記載の再生用基板のパッドの配置方法。
【請求項３１】
前記第１のパッドと前記第２の中心点の間に設けられた他のパッドを設ける工程を（ｂ）をさらに有し、
前記工程（ｂ）は、
前記他のパッドを、前記第２の中心点を中心とする円弧状の形状となるように設ける工程であることを特徴とする請求項２７記載の再生用基板のパッドの配置方法。
【請求項３２】
前記第１のパッドと前記第２の中心点の間に設けられた他のパッドを設ける工程を（ｂ）をさらに有し、
前記工程（ｂ）は、
前記他のパッドを、複数個設ける工程であることを特徴とする請求項２７記載の再生用基板のパッドの配置方法。
【請求項３３】
請求項１〜請求項１０記載の電子装置を組み立てて不良端子を有する半導体装置を再生する不良再生方法であって、
前記半導体装置と前記基板とを、前記第１の中心点の平面座標が前記第２の中心点と一致するように配置し、かつ前記正常端子が前記第１のパッドと対向する位置になり、前記不良端子が前記第２のパッドと対向する位置となるように、前記第１の中心点を中心に一定角度回転させて前記パッドに接続する工程を有することを特徴とする不良再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良端子を有する半導体装置の再生により製造された電子装置、不良端子を有する半導体装置の再生を容易にする再生用基板、半導体装置、再生用基板のパッドの配置方法、および不良端子を有する半導体装置を基板に実装して行う不良再生方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、高性能化に伴い、電子機器に用いられる半導体素子の高集積化、小型化が進んでいる。
【０００３】
一方、半導体素子の高集積化は、製造工程の複雑化を招き、それに伴い、不良品も増大している。
【０００４】
そのため、不良品の再生技術が重要となっている。
【０００５】
不良品の再生技術としては、半導体メモリの組み立て後にもビット救済可能なアンチヒューズ技術が実用化されている（例えば、特許文献１）。
【０００６】
ただし、これらの技術は数ビット（数アドレス）の救済を主な目的としており、多アドレスの１端子不良、数端子不良には対応していない。
【０００７】
一方、半導体メモリのような記憶装置は、組み立て後に、入出力端子の一部が導通不良となっても、他の端子が使用可能である場合が多い。
【０００８】
そのため、多アドレスの１端子不良、数端子不良の際に、使用可能である端子のみを利用し、（記憶容量が小さいメモリとして）再生を行うことがある。
【０００９】
例えば、特許文献２の図９には、不良回路を有する半導体メモリを複数用意し、使用可能である端子間を接続して、良品と同等の記憶容量を有するメモリとして再生された半導体装置が記載されている。
【００１０】
【特許文献１】特開２００４−３３５０７０号公報
【特許文献２】特開平０９−１８５８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、不良端子の位置は、不良品によって様々であり、不良メモリを実装する基板側には、不良端子の位置に対応した接続部（パッド）の構造が求められる所、上記技術では、不良端子の位置に対応した配線の引き回し等により、基板側の構造が複雑になり、また、基板へのメモリの実装のパターンも複雑で手間がかかるという問題があった。
【００１２】
本発明は、このような問題に鑑みてなされたもので、その目的は、不良端子の位置によらず、容易にメモリの再生が可能な半導体装置、もしくはメモリ再生用の再生基板を提供することにある。
【課題を解決するための手段】
【００１３】
前述した目的を達成するために、第１の発明は、半導体装置と、前記半導体装置に対向して設けられ、前記半導体装置が接続される基板と、を有する電子装置であって、前記半導体装置は、前記基板に接続される複数の端子を表面に有し、複数の前記端子は、前記表面における第１の中心点から等距離になるような位置に配置され、前記半導体装置と導通可能な正常端子と、前記半導体装置と導通不可能な不良端子と、を有し、前記基板は、前記半導体装置と対向する表面に、前記端子と接続される複数のパッドが配置され、複数の前記パッドは、前記表面における第２の中心点から等距離になるような位置で、かつ前記端子と対応する位置に配置され、前記半導体装置と電気的に接続可能な第１のパッドと、前記半導体装置と電気的に接続不可能な第２のパッドと、を有し、前記半導体装置と前記基板とを、前記第１の中心点と前記第２の中心点との平面座標が一致するように配置し、かつ前記正常端子が前記第１のパッドと対向する位置になり、前記不良端子が前記第２のパッドと対向する位置となるように、前記第１の中心点を中心に一定角度回転させて前記パッドに接続可能に構成したことを特徴とする電子装置である。
【００１４】
第２の発明は、不良端子を有する半導体装置の端子と接続される複数のパッドが配置された面を有する、半導体装置の再生用基板であって、複数の前記パッドは、前記端子と電気的に接続可能な第１のパッドと、前記端子と電気的に接続不可能な第２のパッドと、を有し、前記第１のパッドおよび前記第２のパッドは、前記表面における第２の中心点から等距離になるような位置に配置されていることを特徴とする再生用基板である。
【００１５】
第３の発明は、基板に接続される複数の端子を表面に有する半導体装置であって、前記端子の一部が不良である場合に、第２の発明記載の再生用基板に接続して再生可能な構造としたことを特徴とする半導体装置である。
【００１６】
第４の発明は、半導体装置と、前記半導体装置に対向して設けられ、前記半導体装置が接続される基板と、を有する電子装置であって、前記半導体装置は、表面に前記基板に接続される複数の端子を有し、複数の前記端子は、格子状に配置され、前記半導体装置と導通可能な正常端子と、前記半導体装置と導通不可能な不良端子と、を有し、前記基板は、前記半導体装置と対向する表面に、前記半導体装置の端子と接続される複数のパッドが配置され、複数の前記パッドは、前記表面における格子状に配置され、前記端子と電気的に接続可能な第１のパッドと、前記端子と電気的に接続不可能な第２のパッドと、を有し、前記基板とを、前記正常端子が前記第１のパッドと対向する位置になり、前記不良端子が前記第２のパッドと対向する位置となるように、前記格子の方向に移動させて前記パッドに接続可能に構成したことを特徴とする電子装置である。
【００１７】
第５の発明は、不良端子を有する半導体装置の端子と接続される複数のパッドが配置された面を有する、半導体装置の再生用基板であって、複数の前記パッドは、半導体装置の端子と電気的に接続可能な第１のパッドと、半導体装置の端子と電気的に接続不可能な第２のパッドと、を有し、前記第１のパッドと前記第２のパッドは、格子状に配置され、前記第１のパッドと前記第２のパッドは、前記格子の縦または横に隣接するように設けられていることを特徴とする再生用基板である。
【００１８】
第６の発明は、不良端子を有する半導体装置の端子と接続される複数のパッドを表面に有する再生用基板のパッドの配置方法であって、半導体装置の端子と電気的に接続可能な第１のパッドと、半導体装置の端子と電気的に接続不可能な第２のパッドとを、前記表面における第２の中心点から等距離になるような位置に配置する工程（ａ）を有することを特徴とする再生用基板のパッドの配置方法である。
【００１９】
第７の発明は、第１の発明記載の電子装置の不良再生方法であって、前記半導体装置と前記基板とを、前記第１の中心点の平面座標が前記第２の中心点と一致するように配置し、かつ前記正常端子が前記第１のパッドと対向する位置になり、前記不良端子が前記第２のパッドと対向する位置となるように、前記第１の中心点を中心に一定角度回転させて前記パッドに接続する工程を有することを特徴とする不良再生方法である。
【発明の効果】
【００２０】
本発明によれば、不良端子の位置によらず、容易にメモリの再生が可能な半導体装置、もしくはメモリ再生用の配線基板を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面に基づいて本発明に好適な実施例を詳細に説明する。
【００２２】
まず、図１〜図３を参照して、本発明の実施形態に係る電子装置２００および電子装置２００の構成部材の概略構成を説明する。
【００２３】
図１に示すように、電子装置２００は、メモリ等の半導体装置１ａ、１ｂ、１ｃ、１ｄおよび半導体装置１ａ、１ｂ、１ｃ、１ｄを実装する基板（再生基板）としてのモジュール基板６を有している。
【００２４】
図２に示すように、半導体装置１ａは平面形状が矩形の板状の形状を有する本体３を有し、本体３の内部にはＤＲＡＭ（Dynamic Random Access Memory）等のような記憶回路を備えた図示しない半導体チップが設けられている。
【００２５】
また、半導体装置１ａの下面には、モジュール基板６との接続用の端子としての接続端子２が複数設けられている。
【００２６】
なお、接続端子２の形状は、特に限定されるものではなく、ピン状でもボール状でもよく、また、材料も特に限定されない。
【００２７】
接続端子２と図示しない半導体チップとは、図示しないワイヤや内部配線によって電気的に接続されている。
【００２８】
なお、後述するように、本実施形態においては、半導体装置１ａは、接続端子２の一部が導通しない不良端子を有する不良メモリとなっている。
【００２９】
また、半導体装置１ｂ、１ｃ、１ｄの構造は、半導体装置１ａと同様であるため、ここでは説明を省略する。
【００３０】
図３に示すように、モジュール基板６は板状の本体８を有し、本体８の表面には、半導体装置１ａ、１ｂ、１ｃ、１ｄを実装するための実装部１２ａ、１２ｂ、１２ｃ、１２ｄを有している。
【００３１】
実装部１２ａには半導体装置１ａの接続端子２と接続される接続パッド４が、接続端子２と対応する位置に設けられている。
【００３２】
また、本体８の端部には、モジュール基板６を他の基板と接続するためのモジュール基板端子１０が設けられており、モジュール基板端子１０は図示しない配線によって、接続パッド４と接続されている。
【００３３】
なお、実装部１２ｂ、１２ｃ、１２ｄの構造は、実装部１２ａと同様であるため、ここでは説明を省略する。
【００３４】
次に、図４〜図７を参照して、半導体装置１ａの接続端子２の配置形状、及び実装部１２ａの接続パッド４の配置形状を詳細に説明する。
【００３５】
なお、半導体装置１ｂ、１ｃ、１ｄの接続端子２の配置形状は半導体装置１ａと同様であり、実装部１２ｂ、１２ｃ、１２ｄの接続パッド４の配置形状は実装部１２ａと同様であるため、説明を省略する。
【００３６】
まず、半導体装置１ａの接続端子２の配置形状について図４および図６を参照して説明する。
【００３７】
図４に示すように、半導体装置１ａは、下面に、接続端子２として、ＤＱ００〜ＤＱ１５と記載された１６個の入出力端子１１、Ａ０１〜Ａ１３、ＢＡ０、ＢＡ１と記載されたアドレス端子１３、／ＲＡＳ、／ＣＡＳ、ＷＥ、ＣＫＥ、／ＣＳと記載されたコマンド端子１５、ＣＫ、／ＣＫと記載されたクロック端子１６、ＵＤＱＳ、ＬＤＱＳと記載されたストローブ端子１７、ＶＳＳ、ＶＤＤと記載された電源端子１９、ＶＲＥＦと記載されたリファレンス電源端子１９ａを有している。
【００３８】
さらに、半導体装置１ａは、ＮＣと記載された非導通端子２１を有している。
【００３９】
入出力端子１１、アドレス端子１３、コマンド端子１５、クロック端子１６、ストローブ端子１７、電源端子１９は、同種の端子が、表面（モジュール基板６と対向する面、即ち下面）に設定された点である第１中心点２３から等距離となるように円弧状に配置されている。
【００４０】
一方、リファレンス電源端子１９ａは第１中心点２３と中心が一致するように設けられている。
【００４１】
図４および図６から明らかなように、半導体装置１ａは、本来１６個の入出力端子１１を有する、いわゆるＸ１６品（１６端子品）のメモリである。
【００４２】
入出力端子１１は、隣接距離の相対的に近い端子（例えばＤＱ００とＤＱ０１）と第１中心点２３のなす角度をαとすると、隣接距離の相対的に遠い端子（例えばＤＱ００とＤＱ１５）のなす角度は２αとなるように設けられる（図６参照）。
【００４３】
即ち、入出力端子１１は、なす角度がαの２つの端子の８つの組（ＤＱ００とＤＱ０１の組、ＤＱ０２とＤＱ０３の組、ＤＱ０４とＤＱ０５の組、ＤＱ０６とＤＱ０７の組、ＤＱ０８とＤＱ０９の組、ＤＱ１０とＤＱ１１の組、ＤＱ１２とＤＱ１３の組、ＤＱ１４とＤＱ１５の組）からなり、各組同士のなす角度は２αである。
【００４４】
また、図４に示すように、他の端子としてのアドレス端子１３、コマンド端子１５、クロック端子１６、ストローブ端子１７は、入出力端子１１と第１中心点２３の間に設けられている（第１中心点２３からの距離が入出力端子１１よりも短い）。
【００４５】
次に、実装部１２ａの接続パッド４の配置形状について、図５および図７を参照して説明する。
【００４６】
図５に示すように、実装部１２ａは、接続パッド４として、ＤＱ００〜ＤＱ０７およびＮＣ０〜ＮＣ１５と記載された２４個の入出力端子用パッド３１、Ａ０１〜Ａ１３、ＢＡ０、ＢＡ１と記載されたアドレス端子用パッド３３、／ＲＡＳ、／ＣＡＳ、ＷＥ、ＣＫＥ、／ＣＳと記載されたコマンド端子用パッド３５、ＣＫ、／ＣＫと記載されたクロック端子用パッド３６、ＵＤＱＳ、ＬＤＱＳと記載されたストローブ端子用パッド３７、ＶＳＳ、ＶＤＤと記載された電源端子用パッド３９、ＶＲＥＦと記載されたリファレンス電源端子用パッド３９ａを有している。
【００４７】
さらに、接続パッド４として、ＮＣと記載された非導通端子用パッド４１を有している。
【００４８】
入出力端子用パッド３１、アドレス端子用パッド３３、コマンド端子用パッド３５、クロック端子用パッド３６、ストローブ端子用パッド３７、電源端子用パッド３９は、同種の接続パッド４が、表面（半導体装置１ａと対向する面、即ち上面）に設定された点である第２中心点４３から等距離となるように円弧状に配置されており、半導体装置１ａを実装すると、アドレス端子１３、コマンド端子１５、クロック端子１６、ストローブ端子１７、電源端子１９と対応する位置（接続可能な位置）に設けられている。
【００４９】
一方、リファレンス電源端子用パッド３９ａは第２中心点４３と中心が一致するように設けられている。
【００５０】
なお、図７に示すように、入出力端子用パッド３１は、円弧状に均等配置され、ＤＱ００〜ＤＱ７は、入出力端子１１のＤＱ１、３、５、７、９、１１、１５と対応する位置に設けられ、ＤＱ００〜ＤＱ７はＮＣ０〜ＮＣ１５のうちの２つのパッドに挟み込まれるようにして設けられている。
【００５１】
図５および図７から明らかなように、入出力端子用パッド３１のうち、ＤＱ００〜ＤＱ７の８つは第１のパッドとしての導通パッド３１ａであり、いわゆるＸ８品（８端子品）のメモリ用のパッドである。
【００５２】
一方、ＮＣ１〜ＮＣ１５の１６個は第２のパッドとしての非導通パッド３１ｂである。
【００５３】
また、図７に示すように、入出力端子用パッド３１の最隣接パッドと第２中心点４３のなす角度βは、角度αと等しい。また、最も近い導通パッド３１ａ同士と第２中心点４３のなす角は３βである。
【００５４】
一方、図５に示すように、他のパッドとしてのアドレス端子用パッド３３、コマンド端子用パッド３５、クロック端子用パッド３６、ストローブ端子用パッド３７は、入出力端子用パッド３１と第２中心点４３の間に設けられている（第２中心点４３からの距離が入出力端子用パッド３１よりも短い）。
【００５５】
また、アドレス端子用パッド３３、コマンド端子用パッド３５、クロック端子用パッド３６、ストローブ端子用パッド３７、非導通端子用パッド４１は、平面形状が弧状に形成されている。弧のなす角度はβである。
【００５６】
次に、半導体装置１ａ、１ｂ、１ｃ、１ｄの入出力端子１１の一部が不良端子であった場合に、実装部１２ａ、１２ｂ、１２ｃ、１２ｄに実装して電子装置２００を組み立て、半導体装置１ａ、１ｂ、１ｃ、１ｄを再生する方法について、図１および図６〜図８を参照して説明する。
【００５７】
まず、各半導体装置のうち、半導体装置１ａ、１ｃが、入出力端子１１のうち、図６に示す偶数端子５１（ＤＱ００、０２、０４、０６、０８、１０、１２、１４）の一部ないし全部が不良端子であり、奇数端子５３が正常端子であったとする。
【００５８】
この場合、半導体装置１ａ、１ｃを、第１中心点２３と第２中心点４３の平面座標を合わせ、奇数端子５３と導通パッド３１ａが対向するように配置し、モジュール基板６上に実装する。
【００５９】
具体的には、図１に示すように、半導体装置１ａ、１ｃを、実装部に対して傾斜させずに、そのままモジュール基板６上に実装する。
【００６０】
すると、実装部１２ａ（および実装部１２ｃ）における偶数端子５１に対応する位置には、入出力端子用パッド３１のうちの非導通パッド３１ｂが接続されるため、これらの不良端子を含む偶数端子５１は使用されない（図６および図７参照）。
【００６１】
一方、奇数端子５３に対応する位置には、導通パッド３１ａが接続されるため、これらの端子は、電子装置２００において、使用可能である。
【００６２】
そのため、半導体装置１ａ、１ｃを、８つの奇数端子５３（正常端子）のみを使用するＸ８品のメモリとして再生することができる。
【００６３】
次に、半導体装置１ａ、１ｂ、１ｃ、１ｄのうち、半導体装置１ｂ、１ｄが入出力端子１１のうち、図６に示す奇数端子５３（ＤＱ０１、０３、０５、０７、０９、１１、１３、１５）の一部ないし全部が不良端子で、偶数端子５１が正常端子であったとする。
【００６４】
この場合、偶数端子５１が不良である場合と同様に接続すると、不良端子（奇数端子５３）が導通パッド３１ａと接続されてしまう。
【００６５】
そのため、第１中心点２３と第２中心点４３の平面座標を合わせ、半導体装置を図６のＡの向きに角度αだけ回転させ（図８参照）、図１に示すように、半導体装置１ｂ、１ｄを、実装部１２ｂ、１２ｄに対して傾斜した状態でモジュール基板６上に実装する。
【００６６】
すると、図７および図８に示すように、実装部１２ｂ（および実装部１２ｄ）における偶数端子５１に対応する位置には、入出力端子用パッド３１のうちの導通パッド３１ａが接続され、奇数端子５３に対応する位置には非導通パッド３１ｂが接続される。
【００６７】
そのため、半導体装置を、８つの奇数端子５３（正常端子）のみを使用するＸ８品のメモリとして再生することができる。
【００６８】
このように、実装部１２ａ、１２ｂ、１２ｃ、１２ｄにおける入出力端子用パッド３１は、奇数端子５３と偶数端子５１のどちらが不良の場合でも、不良のない端子のみを導通パッド上に実装でき、８つの入出力端子１１のみを使用するＸ８品のメモリとして再生することができる。
【００６９】
そのため、不良端子の位置に対応した配線の引き回しは不要であり、モジュール基板６側の構造は従来の再生用基板よりも単純である。
【００７０】
基板へのメモリの実装も、そのまま実装するか、回転させて実装するかの２つの方法しかないため、実装の手間もかからない。
【００７１】
なお、半導体装置を実装部に対して傾斜して接続した場合でも、入出力端子用パッド３１、アドレス端子用パッド３３、コマンド端子用パッド３５、クロック端子用パッド３６、ストローブ端子用パッド３７、電源端子用パッド３９は、各端子に対応した位置に設けられた、角度βの円弧状の形状を有するため、傾斜させない場合と同様に、対応する端子を接続可能である。
【００７２】
このように、第１の実施形態によれば、電子装置２００が１６個の入出力端子１１を有する半導体装置１ａと、２４個の入出力端子用パッド３１を有する実装部１２ａを有するモジュール基板６を有し、不良端子の位置に応じて、半導体装置を回転させて実装することが可能な構造となっている。
【００７３】
そのため、不良端子の位置に対応した配線の引き回しは不要であり、基板側の構造は従来の再生用基板よりも単純であり、実装の手間もかからない。
【００７４】
次に、第２の実施形態に係る電子装置２０１に用いられるモジュール基板６ａについて、図９を参照して説明する。
【００７５】
第２の実施形態に係るモジュール基板６ａは、第１の実施形態において、アドレス端子用パッド３３ａを、円弧状ではなく、複数のパッドとして形成したものである。
【００７６】
したものである。
【００７７】
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素には同一
の番号を付し、説明を省略する。
【００７８】
また、電子装置２０１の全体構造は、第１の実施形態と同様であるため、説明を省略する。
【００７９】
図９に示すように、モジュール基板６ａは他のパッドとしてのアドレス端子用パッド３３ａが、円弧状ではなく、複数のパッドとして設けられている。
【００８０】
なお、これら複数のパッドは、前述した（回転）角度αに対応した平面位置に設けられ、別階層で電気的に接続されている。
【００８１】
このように、入出力端子用パッド３１と第２中心点４３の間に設けられたパッド（他のパッド）は、円弧状ではなく、複数個を設けて、別階層で電気的に接続する構造としてもよい。
【００８２】
このように、第２の実施形態によれば、電子装置２０１が１６個の入出力端子１１を有する半導体装置１ａと、２４個の入出力端子用パッド３１を有する実装部１２ａを有するモジュール基板６を有し、不良端子の位置に応じて、半導体装置を回転させて実装することが可能な構造となっている。
【００８３】
従って、第１の実施形態と同等の効果を奏する。
【００８４】
次に、第３の実施形態に係る電子装置２０２に用いられる半導体装置１０１およびモジュール基板１０６について、図１０〜図１３を参照して説明する。
【００８５】
第３の実施形態に係る半導体装置１０１およびモジュール基板１０６は、第１の実施形態とは異なり、端子およびパッドを格子状に配置したものである。
【００８６】
なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【００８７】
また、電子装置２０２の全体構造は、第１の実施形態と同様であるため、説明を省略する。
【００８８】
まず、半導体装置１０１の構造について、図１０を参照して説明する。
【００８９】
図１０に示すように、半導体装置１０１は、本体１０３を有し、本体１０３の一方の面（モジュール基板１０６と対向する面、即ち下面）には、半導体装置１ａと同様に、接続端子２として、ＤＱ００〜ＤＱ１５と記載された１６個の入出力端子１１１、Ａ０１〜Ａ１３、ＢＡ０、ＢＡ１と記載されたアドレス端子１１３、／ＲＡＳ、／ＣＡＳ、ＷＥ、ＣＫＥ、／ＣＳと記載されたコマンド端子１１５、ＣＫ、／ＣＫと記載されたクロック端子１１６、ＵＤＱＳ、ＬＤＱＳと記載されたストローブ端子１１７、ＶＳＳ、ＶＤＤと記載された電源端子１１９、ＶＲＥＦと記載されたリファレンス電源端子１１９ａを有している。
【００９０】
ここで、これらの端子は格子状に等間隔で配置されている。
【００９１】
例えば、入出力端子１１１は、ＤＱ００、０１、０２、０３が縦方向（Ｙ方向）に等しい端子間隔１０９で配列され、ＤＱ０４、０５、０６、０７が縦方向に端子間隔１０９で配列されている。
【００９２】
同様に、ＤＱ０８、０９、１０、１１が縦方向に端子間隔１０９で配列され、ＤＱ１２、１３、１４、１５が縦方向に端子間隔１０９で配列されている。
【００９３】
また、ＤＱ０３、０４およびＤＱ１１、１２は横方向（Ｘ方向）に配列され、ＤＱ０２、０５およびＤＱ１０、１３は横方向（Ｘ方向）に配列されている。
【００９４】
同様に、ＤＱ０１、０６およびＤＱ０９、１４は横方向（Ｘ方向）に配列され、ＤＱ００、０７およびＤＱ０８、１５は横方向（Ｘ方向）に配列されている。
【００９５】
ＤＱ０４、０５、０６、０７とＤＱ０８、０９、１０、１１の間には、電源端子１１９がＹ方向に端子間隔１０９の２倍の端子間隔で配置されている。
【００９６】
入出力端子１１１の図１０における下側には、アドレス端子１１３、コマンド端子１１５、クロック端子１１６、ストローブ端子１１７、電源端子１１９、リファレンス電源端子１１９ａが配置されている。
【００９７】
なお、これらの端子のＹ方向の端子間隔は、入出力端子１１１の端子間隔１０９の２倍である。
【００９８】
図１０から明らかなように、半導体装置１０１は、本来１６個の入出力端子１１１を有する、いわゆる×１６品のメモリである。
【００９９】
なお、各端子のＸ方向の端子間隔１０９ａは、全て等しい。
【０１００】
次に、実装部１０２の構造について、図１１を参照して説明する。
【０１０１】
図１１に示すように、実装部１０２は、実装部１２ａと同様に、接続パッド４として、ＤＱ００〜ＤＱ０７およびＮＣ０〜ＮＣ１５と記載された入出力端子用パッド１３１、Ａ０１〜Ａ１３、ＢＡ０、ＢＡ１と記載されたアドレス端子用パッド１３３、／ＲＡＳ、／ＣＡＳ、ＷＥ、ＣＫＥ、／ＣＳと記載されたコマンド端子用パッド１３５、ＣＫ、／ＣＫと記載されたクロック端子用パッド１３６、ＵＤＱＳ、ＬＤＱＳと記載されたストローブ端子用パッド１３７、ＶＳＳ、ＶＤＤと記載された電源端子用パッド１３９、ＶＲＥＦと記載されたリファレンス電源端子用パッド１３９ａが格子状に設けられている。
【０１０２】
ここで、入出力端子用パッド１３１は、ＤＱ００〜ＤＱ０７と記載された導通パッド１３１ａとＮＣ０〜ＮＣ１５と記載された非導通パッド１３１ｂとを有している。
【０１０３】
ＤＱ００〜ＤＱ７は、図１１の状態では、入出力端子１１のＤＱ００、０２、０５、０７、１０、０８、１０、１３、１５と対応する位置に設けられ、ＤＱ００〜ＤＱ７はＮＣ０〜ＮＣ１５のうちの２つのパッドに挟み込むようにして設けられている。
【０１０４】
即ち、入出力端子用パッド３１のうち、導通パッド１３１ａはＤＱ００〜ＤＱ７の８つであり、いわゆるＸ８品のメモリ用のパッドである。
【０１０５】
一方、他のパッドとしてのアドレス端子用パッド１３３、コマンド端子用パッド１３５、クロック端子用パッド１３６、ストローブ端子用パッド１３７は、入出力端子用パッド１３１と比べてＹ方向（図１０の上方）に延びた長方形の形状を有しており、その長さはパッド間隔１２９に入出力端子用パッド１３１の長さを足した程度であり、２つの格子の交差点にまたがって設けられている。
【０１０６】
なお、各パッドのＹ方向のパッド間隔１２９ａは全て等しく、半導体装置１０１の端子間隔１０９と等しい。
【０１０７】
次に、半導体装置１０１の入出力端子１１１の一部が不良端子であった場合の実装方法について、図１２および図１３を参照して説明する。
【０１０８】
まず、入出力端子１１１のうち、図１０に示すＤＱ００、０２、０５、０７、０８、１０、１３、１５）の一部ないし全部が不良端子であったとする。
【０１０９】
この場合、半導体装置１０１を、不良端子以外の端子（正常な端子）が導通パッド（図１０のＤＱ００〜０７のパッド）に対向するように配置し、モジュール基板１０６上に実装する。
【０１１０】
具体的には、図１２のように、半導体装置１０１と実装部１０２の位置を合わせて、そのままモジュール基板１０６上に実装する。
【０１１１】
すると、実装部１０２における非導通パッド１３１ｂに対応する位置には、入出力端子用パッド１３１のうちの不良端子が接続されるため、これらの不良端子は使用されない。
【０１１２】
そのため、半導体装置を、８つの正常な端子のみを使用するＸ８品のメモリとして再生することができる。
【０１１３】
次に、入出力端子１１１のうち、図１０に示すＤＱ０１、０３、０４、０６、０９、１１、１２、１４の一部ないし全部が不良端子であったとする。
【０１１４】
この場合、ＤＱ００、０２、０５、０７、０８、１０、１３、１５が不良である場合と同様に接続すると、不良端子が導通パッド１３１ａと接続されてしまう。
【０１１５】
そのため、半導体装置１０１を図１２の状態から、Ｙの向き（Ｙ方向の上方）に端子間隔１０９と等しい距離１１１ａだけ移動させ（図１３参照）、モジュール基板１０６上に実装する。
【０１１６】
すると、図１３に示すように、実装部１０２におけるＤＱ００、０２、０５、０７、０８、１０、１３、１５（正常端子）に対応する位置には、入出力端子用パッド１３１のうちの導通パッド１３１ａが接続され、ＤＱ０１、０３、０４、０６、０９、１１、１２、１４（不良端子）に対応する位置には非導通パッド１３１ｂが接続される。
【０１１７】
そのため、半導体装置を、８つの端子ＤＱ００、０２、０５、０７、０８、１０、１３、１５のみを使用するＸ８品のメモリとして再生することができる。
【０１１８】
このように、実装部１０２における入出力端子用パッド１３１は、ＤＱ００、０２、０５、０７、０８、１０、１３、１５と、ＤＱ０１、０３、０４、０６、０９、１１、１２、１４のどちらの端子が不良の場合でも、半導体装置１０１を実装部１０２に対してＹの向きに移動させる（あるいはそのまま実装する）ことにより、正常端子のみを導通パッド１３１ａ上に実装でき、８つの入出力端子１１１のみを使用するＸ８品のメモリとして再生することができる。
【０１１９】
そのため、不良端子の位置に対応した配線の引き回しは不要であり、基板側の構造は従来の再生用基板よりも単純である。
【０１２０】
基板へのメモリの実装も、そのまま実装するか、半導体装置１０１を実装部１０２に対して移動させて実装するかの２つの方法しかないため、実装の手間もかからない。
【０１２１】
なお、半導体装置を実装部に対して移動して接続した場合でも、入出力端子用パッド１３１、アドレス端子用パッド１３３、コマンド端子用パッド１３５、クロック端子用パッド１３６、ストローブ端子用パッド１３７はＹ方向に延長された長方形の形状を有し、２つの格子の交差点にまたがって設けられているため、移動させない場合と同様に、対応する端子を接続可能である。
【０１２２】
このように、第３の実施形態によれば、電子装置２０２が１６個の入出力端子１１１を有する半導体装置１０１と、２４個の入出力端子用パッド１３１を有する実装部１０２を有するモジュール基板１０６を有し、不良端子の位置に応じて、半導体装置を格子のＹ方向に移動させて実装することが可能な構造となっている。
【０１２３】
従って、第１の実施形態と同様の効果を奏する。
【産業上の利用可能性】
【０１２４】
上記した実施形態では、本発明をＸ１６品（１６端子品）の半導体メモリをＸ８品（８端子品）として再生した電子装置に適用した場合について説明したが、本発明は、何等、これに限定されることなく、不良端子を有する半導体装置を再生するためのすべての構造に適用することができる。
【０１２５】
また、上記した実施形態では、非導通パッド３１ｂ、１３１ｂを導通パッドと同様の構造としているが、非導電スペースが確保できれば、導通パッドと同様の構造としなくてもよい。
【図面の簡単な説明】
【０１２６】
【図１】電子装置２００を示す平面図である。
【図２】半導体装置１を示す平面図である。
【図３】モジュール基板６を示す平面図である。
【図４】半導体装置１の接続端子２の配置を上面３ａ側から見た図である。
【図５】実装部１２ａの接続パッド４の配置を示す図である。
【図６】図４において、入出力端子１１の配置のみを記載した図である。
【図７】図５において、入出力端子用パッド３１の配置のみを記載した図である。
【図８】図６の状態から、半導体装置１を角度αだけＡの向きに回転させた状態を示す図である。
【図９】モジュール基板６ａの実装部１２ａの接続パッド４の配置を示す図である。である。
【図１０】半導体装置１０１の接続端子２の配置を上面側から見た図である。
【図１１】実装部１０２の接続パッド１０４の配置を示す図である。
【図１２】半導体装置１０１を実装部１０２に接続する際の手順を示す図である。
【図１３】半導体装置１０１を実装部１０２に接続する際の手順を示す図である。
【符号の説明】
【０１２７】
１ａ………半導体装置
２…………接続端子
３…………本体
４…………接続パッド
６…………モジュール基板
８…………本体
１０………モジュール基板端子
１１………入出力端子
１２ａ……実装部
１３………アドレス端子
１５………コマンド端子
１７………ストローブ端子
１９………電源端子
２１………非導通端子
２３………第１中心点
３１………入出力端子用パッド
３１ａ……導通パッド
３１ｂ……非導通パッド
３３………アドレス端子用パッド
３５………コマンド端子用パッド
３７………ストローブ端子用パッド
３９………電源端子用パッド
４３………第２中心点
５１………偶数端子
５３………奇数端子
２００……電子装置
【図１】
2009188350.tif 000003
【図２】
2009188350.tif 000004
【図３】
2009188350.tif 000005
【図４】
2009188350.tif 000006
【図５】
2009188350.tif 000007
【図６】
2009188350.tif 000008
【図７】
2009188350.tif 000009
【図８】
2009188350.tif 000010
【図９】
2009188350.tif 000011
【図１０】
2009188350.tif 000012
【図１１】
2009188350.tif 000013
【図１２】
2009188350.tif 000014
【図１３】
2009188350.tif 000015