(57)【要約】【課題】容量素子を備える半導体装置の製造安定性を向上させる。【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられた平板状の下部電極１３３、下部電極１３３の上部に平行に設けられた平板状のＴｉＮ膜１３７、および下部電極１３３とＴｉＮ膜１３７の間に設けられた容量膜１３５を備える容量素子１４１と、下部電極１３３の下面に接続し、金属材料により構成された第一Ｃｕプラグ１２７と、を含み、容量膜１３５が、構成材料として有機分子を含む膜を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上部に設けられた平板状の下部電極、前記下部電極の上部に平行に設けられた平板状の上部電極、および前記下部電極と前記上部電極の間に設けられた容量膜を備える容量素子と、
前記下部電極の下面に接続し、金属材料により構成された第一接続プラグと、
を含み、
前記容量膜が、構成材料として有機分子を含む膜を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記有機分子が環式有機化合物である、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記有機分子が、ポルフィリン骨格またはフェロセン骨格を有する化合物である、半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記半導体基板の表面に設けられた第一不純物拡散領域を含み、
前記第一接続プラグが、前記第一不純物拡散領域に接続するとともに、銅含有金属により構成された、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第一不純物拡散領域の側方において前記半導体基板の上部に設けられたゲート電極と、
前記ゲート電極の側方において前記半導体基板に設けられるとともに前記第一不純物拡散領域に対向して設けられた第二不純物拡散領域と、
前記半導体基板の上部に設けられたビット線と、
前記ビット線と前記第二不純物拡散領域とを接続するとともに、銅含有金属により構成された第二接続プラグと、
を含む、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記容量素子が、前記ビット線よりも基板側に設けられた、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体基板に、前記容量素子および前記ビット線を有する第一領域と、前記半導体基板の上部に設けられた第一配線を有する第二領域と、が設けられ、
前記ビット線と前記第一配線とが同一水準に設けられた、半導体装置。
【請求項８】
請求項５乃至７いずれかに記載の半導体装置において、
前記第二接続プラグの側面外周が、窒化シリコン膜により被覆された、半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、前記容量素子の側面を選択的に覆う側壁絶縁膜を含む、半導体装置。
【請求項１０】
請求項１乃至４いずれかに記載の半導体装置において、
前記半導体基板に設けられた第二不純物拡散領域と、
前記半導体基板の上部に設けられたビット線と、
前記ビット線と前記第二不純物拡散領域とを接続するとともに、銅含有金属により構成された第二接続プラグと、
前記容量素子の側面を選択的に覆う側壁絶縁膜と、
をさらに含み、
前記第二接続プラグが前記側壁絶縁膜に接して設けられた、半導体装置。
【請求項１１】
請求項５乃至８いずれかに記載の半導体装置において、
前記容量素子の側面を選択的に覆う側壁絶縁膜をさらに含み、
前記第二接続プラグが前記側壁絶縁膜に接して設けられた、半導体装置。
【請求項１２】
請求項１乃至８いずれかに記載の半導体装置において、前記容量素子の側面および上面に選択的に設けられるとともに、前記側面から前記上面にわたって前記容量素子を覆う絶縁膜を含む、半導体装置。
【請求項１３】
請求項６または７に記載の半導体装置において、複数の前記容量素子を含み、平面視で前記複数の容量素子の前記上部電極が帯状に連続一体に設けられた、半導体装置。
【請求項１４】
請求項７に記載の半導体装置において、前記第一領域はメモリ部であり、前記第二領域はロジック部である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の容量素子を有する半導体装置の大容量化と素子の微細化が進展している。このため、容量素子は小さな面積で大きな容量を確保することが要求されている。
また、特にロジック部とメモリ部を同一基板上に備えるロジック混載の半導体記憶装置においては、動作速度の向上が望まれている。
【０００３】
容量素子を有する半導体装置に関する技術として、特許文献１〜８および非特許文献１に記載のものがある。
【０００４】
特許文献１には、シリンダ型のＭＩＭ（Metal Insulator Metal）容量を有するＣＯＢ（capacitor over bit line）構造のロジック混載半導体記憶装置が記載されている。シリンダ型のＭＩＭ容量では、下部電極が層間絶縁膜の凹部内壁全体を覆うように形成されている。
また、特許文献２には、シリンダ型のＭＩＭ容量を有するＣＵＢ（capacitor under bit line）構造の半導体装置が記載されている。
特許文献３および４には、平行平板型（プレーナ型）のＭＩＭ容量を有するＣＵＢ構造の半導体装置が記載されている。ＣＵＢ構造の半導体記憶装置においては、メモリセルの面積を縮小しようすると、容量素子とビットコンタクトプラグとの電気的ショートが生じやすくなる点が問題となる。
【０００５】
特許文献５には、容量絶縁膜として金属酸化膜を用いたＭＩＭ容量が記載されている。
特許文献６には、導電性有機膜を用いた不揮発性メモリーに関する技術が記載されている。
【０００６】
特許文献７には、サンドイッチ型配位化合物を含むモノマー単位から構成されるポリマーを用いたメモリセルに関する技術が記載されている。非特許文献１には、自己組織化単分子膜を用いるメモリセルに関する技術が記載されている。
また、特許文献８には、センサに結合した自己組織化単分子膜の電気化学測定に関する技術が記載されている。
特許文献６乃至８や非特許文献１には、有機分子膜を用いた容量が記載されているものの、具体的な記憶装置の構成については記載されていない。
【特許文献１】特開２００３−７８５４号公報
【特許文献２】特開２００６−２４５３６４号公報
【特許文献３】特開２００３−３３２４６３号公報
【特許文献４】特開２００４−２３５５６０号公報
【特許文献５】特開２００２−３７３９４５号公報
【特許文献６】特表２００３−５２０３８４号公報
【特許文献７】再公表ＷＯ２００３−０５２８２７号公報
【特許文献８】米国特許第６９２１４７５号明細書
【非特許文献１】Ravi K. Venkatesan他２名、「Tapping ZettaRAMTM for Low-Power Memory Systems」、Proceedings of the 11th Int'l Symposium on High-Performance Computer Architecture (HPCA-11 2005)、２００５年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、容量素子に関する技術は各種検討されているものの、半導体装置において、ＭＩＭ容量の単位面積あたりの容量を高めて、メモリセルサイズを縮小するとともに、動作速度を向上させる点で、なお改善の余地があった。
【課題を解決するための手段】
【０００８】
本発明によれば、
半導体基板の上部に設けられた平板状の下部電極、前記下部電極の上部に平行に設けられた平板状の上部電極、および前記下部電極と前記上部電極の間に設けられた容量膜を備える容量素子と、
前記下部電極の下面に接続し、金属材料により構成された第一接続プラグと、
を含み、
前記容量膜が、構成材料として有機分子を含む膜を備える、半導体装置が提供される。
【０００９】
本発明においては、構成材料として有機分子を含む膜を備えるとともに、下部電極の下面に接続する第一接続プラグが金属材料により構成されている。このため、単位面積あたりの容量膜の蓄積電荷量が高く、かつ、接続プラグの電気抵抗の低い構成となっている。よって、本発明における半導体装置は、容量および動作速度に優れた構成となっている。
【発明の効果】
【００１０】
以上説明したように、ＭＩＭ容量の単位面積あたりの容量を高めてメモリサイズを縮小するとともに、動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１は、本実施形態における半導体装置の構成を示す断面図である。なお、図１中の３つの断面図のうち、中央の図は、メモリ部のワード線と垂直な方向の断面図であり、左の図は、メモリ部のビット線と垂直な方向の断面図である。また、右の図は、ロジック部の断面図である。また、後述する図２〜図７においても、これら３つの断面図を一組で示す。
【００１３】
図１に示した半導体装置１００は、ビット線１８６および容量素子１４１を有する第一領域（メモリ部）と第一配線を有する第二領域（ロジック部）が混載された装置であって、シリコン基板１０１、容量素子１４１、および第一接続プラグ（第一Ｃｕプラグ１２７）を含む。
【００１４】
容量素子１４１は、ＤＲＡＭ（Dynamic Random Access Memory）セルを構成する平行平板型（プレーナ型）のＭＩＭ容量であって、半導体基板（シリコン基板１０１）の上部に設けられた平板状の下部電極１３３、下部電極１３３の上部に平行に設けられた平板状の上部電極（ＴｉＮ膜１３７、Ｗ膜１３９）、および下部電極１３３とＴｉＮ膜１３７の間に設けられた容量膜１３５を備える。
【００１５】
半導体装置１００においては、容量素子１４１がビット線１８６よりもシリコン基板１０１の側に設けられた、いわゆるＣＵＢ（capacitor under bit line）構造となっている。
【００１６】
容量膜１３５は、構成材料として有機分子を含む膜を備える。有機分子を含む膜の具体的構成については、後述する。
また、Ｗ膜１３９およびＴｉＮ膜１３７は、容量膜１３５と同じ平面形状を有する。Ｗ膜１３９は、上面において、バリアメタル膜１４９およびＣｕプラグ１５１からなる接続プラグに接している。
【００１７】
また、メモリ部およびロジック部に、トランジスタが設けられている。トランジスタは、シリコン基板１０１の上部に設けられたゲート電極１１８、ゲート電極１１８の両側方においてシリコン基板１０１に設けられた第一および第二不純物拡散層領域（拡散層１１３）を含む。なお、図１中、ポリシリコン電極１１７およびシリサイド層１１５がゲート電極１１８を構成する。また、ゲート電極１１８は、ワード線として機能する。
第一Ｃｕプラグ１２７は、第一不純物拡散領域（一方の拡散層１１３）と下部電極１３３の下面とを接続し、銅含有金属（本実施形態では、銅（Ｃｕ））により構成される。
【００１８】
トランジスタが設けられたシリコン基板１０１上に、窒化シリコン膜（ＳｉＮ膜）１０５、層間絶縁膜１０７、層間絶縁膜１０９および層間絶縁膜１１１が下からこの順に積層されている。このうち、層間絶縁膜１０７には、上述した第一Ｃｕプラグ１２７、バリアメタル膜１２９および第二Ｃｕプラグ１３１からなる第二接続プラグ、およびバリアメタル膜１２１およびＣｕプラグ１２３からなるロジック部の接続プラグが設けられている。
【００１９】
これらの接続プラグは、メモリ部またはロジック部において、シリコン基板１０１の拡散層１１３に接続している。
第二Ｃｕプラグ１３１は、銅含有金属（本実施形態では、Ｃｕ）により構成され、第二Ｃｕプラグ１３１は、ビット線１８６と拡散層１１３とを接続する。具体的には、第二Ｃｕプラグ１３１は、下面において第二不純物拡散領域（他方の拡散層１１３）に接続する。また、第二Ｃｕプラグ１３１は、上面において、バリアメタル膜１４５および第三Ｃｕプラグ１４７からなる第三接続プラグに接している。
【００２０】
ロジック部の接続プラグは、上面において、バリアメタル膜１５３およびＣｕプラグ１５５からなる接続プラグに接している。
第三Ｃｕプラグ１４７およびＣｕプラグ１５５は、いずれも、容量素子１４１が設けられた層間絶縁膜１０９中に埋設されており、層間絶縁膜１０９を貫通している。
【００２１】
メモリ部において、層間絶縁膜１１１には、バリアメタル膜１８３およびＣｕ配線１８５からなるビット線１８６が設けられている。ビット線１８６は、層間絶縁膜１０９の上部に接して設けられている。また、ビット線１８６は、ロジック部の第一配線（バリアメタル膜１５７、第一Ｃｕ配線１５９）と同一水準に設けられ、同一工程により形成される。ここで、本明細書において「同一水準」とは、具体的には同層に設けられていることを意味する。
ロジック部の第一Ｃｕ配線１５９は、バリアメタル膜１６１およびＣｕプラグ１６３からなるプラグを介して、バリアメタル膜１６５および第二Ｃｕ配線１６７からなる第二配線に接続している。第一および第二配線は、いずれも、層間絶縁膜１１１中に埋設されている。図１に示したように、メモリ部においても、ロジック部の第二配線と同一水準に上部配線が設けられていてもよい。
【００２２】
次に、容量膜１３５の材料について説明する。
容量膜１３５は、構成材料として有機分子を含む膜である。有機分子として、具体的には、環式有機化合物が挙げられる。この環式有機化合物の酸化還元特性を利用して、データの書き込み、読み出しを行う。環式有機化合物として、たとえば、ポルフィリン骨格またはフェロセン骨格を有する化合物が挙げられる。このような有機化合物は、分子の酸化還元反応により分子の帯電状態が変化する。たとえば、酸化状態で分子は正に帯電し、還元状態では無電荷となる。このような分子の単分子膜を容量素子に用いることにより、分子の帯電状態を利用して、データの書き込みおよび読み出しが可能となる。たとえば、データの読み出しにおいては、膜に電流を流した際の分子の帯電状態により、膜に流れる電流の大きさが切り替わることを利用して二つの異なる状態を判別できる。また、データの書き込みにおいても、分子の酸化および還元反応に対応する異なる二つの状態を用いる。
【００２３】
有機分子がポルフィリン骨格を有する化合物である場合、ポルフィリン環に配位している金属原子に特に制限はないが、たとえばＺｎ、Ｍｇ、Ｆｅ、Ｃｏ等とすることができる。
また、ポルフィリン環には、下部電極１３３に対する親和性を高めるために特定の側鎖が結合していてもよい。たとえば、ポルフィリン環中のピロール環同士を接続する炭素原子に、直鎖または環状炭化水素基、チオール基、水酸基等を含む置換基が結合していてもよい。
【００２４】
また、有機分子がフェロセン等のメタロセン骨格を有する化合物である場合、金属原子の種類に特に制限はないが、たとえばＦｅ、Ｚｒ、Ｔｉ、Ｈｆ等することができる。
また、メタロセン骨格を有する化合物は、シクロペンタジエン部分に置換基を有していてもよく、たとえばシクロペンタジエン環を構成する炭素分子に、直鎖または環状炭化水素基、チオール基、水酸基等を含む置換基が結合していてもよい。
【００２５】
なお、有機分子は、下部電極１３３に物理的に付着していてもよいし、化学結合していてもよい。また、有機分子膜は、下部電極１３３の上部に接して設けられていてもよいし、これらの間に介在層を有してもよい。たとえば、下部電極１３３の上面にシランカップリング剤等のカップリング剤が設けられ、カップリング剤に有機分子が結合していてもよい。
【００２６】
図８は、有機分子を含む絶縁膜と高誘電率膜との蓄積電荷密度を比較した例を示す図である。
図８では、高誘電率膜として、たとえばＺｒＯ2、ＨｆＯ2、Ｔａ2Ｏ5を用いた場合における単位面積あたりの蓄積電荷密度を以下の計算により算出した。
電荷量Ｑは、Ｑ＝ＣＶで与えられる。真空誘電率はε0＝８．８５×１０-18Ｆ／μｍであり、高誘電率膜の比誘電率をεr＝２０〜３０、容量膜の厚さｔ＝１００×１０-4μｍとすると、
単位面積あたりの電荷量Ｃ＝ε0εr×１／ｔ＝２〜３μＣ／ｃｍ2、が得られる。
【００２７】
一方、有機分子を含む絶縁膜として、たとえばポルフィリン骨格を有する化合物を有機分子膜として用いた場合、単位面積あたりの蓄積電荷密度については、以下の計算により算出した。
この場合、単位面積あたりの電荷量ＱはＱ＝Ｆ×１×Γで与えられる。ここで、Ｆはファラデー定数でありＦ＝９６４８５Ｃ／ｍｏｌである。また、Γは有機分子膜の分子密度であり、たとえばΓ＝１．１×１０-9ｍｏｌ／ｃｍ2とすることができるので、
単位面積あたりの電荷量Ｃ＝約１００μＣ／ｃｍ2、が得られる。
【００２８】
図８より、有機分子膜を用いることにより、高誘電率膜を用いる場合に比べて、単位面積あたりの電荷量を著しく（図８の例では、５０倍程度）増加させることができることがわかる。
【００２９】
次に、図７（ａ）〜図７（ｃ）を参照して、図１に示した半導体装置１００の製造方法を説明する。図７（ａ）〜図７（ｃ）は、半導体装置１００の製造工程を示す断面図である。
本実施形態における半導体装置１００の製造方法は、以下の工程を含む。
ステップ１１：シリコン基板１０１の上部の同一水準に、第一接続プラグ（バリアメタル膜１２５、第一Ｃｕプラグ１２７）および第二接続プラグ（バリアメタル膜１２９、第二Ｃｕプラグ１３１）を形成する工程、
ステップ１２：第一接続プラグの上面を覆う下部電極１３３を形成する工程、
ステップ１３：下部電極１３３の形成領域全面を覆うように構成材料として有機分子を含む容量膜１３５を形成する工程、
ステップ１４：ステップ１３の後、容量膜１３５の上部に上部電極（ＴｉＮ膜１３７、Ｗ膜１３９）を形成し、容量膜１３５、ＴｉＮ膜１３７およびＷ膜１３９を所定の形状に加工して平行平板形の容量素子１４１を形成する工程、
ステップ１５：容量素子１４１の上部にビット線１８６（バリアメタル膜１８３、Ｃｕ配線１８５）を形成する工程。
以下、半導体装置１００の製造方法をさらに具体的に説明する。
【００３０】
まず、図７（ａ）に示したように、シリコン基板１０１の素子形成面の所定の位置に、素子分離領域１０３およびトランジスタを形成する。この工程は、シリコン基板１０１の上部にゲート絶縁膜（不図示）、ポリシリコン電極１１７を形成する工程、およびポリシリコン電極１１７の両脇に拡散層１１３を形成する工程、ポリシリコン電極１１７の両側に側壁絶縁膜１１９を形成する工程、および拡散層１１３とポリシリコン電極１１７の上に、それぞれシリサイド層１１２およびシリサイド層１１５を形成する工程を含む。その後、シリコン基板１０１の素子形成面全面に、素子分離領域１０３およびＳｉＮ膜１０５を順次形成する。そして、拡散層１１３の上部においてこれらの絶縁膜を選択的に除去し、これらの絶縁膜を貫通する第一および第二の接続孔を形成する。そして、層間絶縁膜１０７の上部全面にバリアメタル膜およびＣｕ膜を形成する。Ｃｕ膜は、各接続孔を埋め込むように形成する。そして、各接続孔外部に形成されたＣｕ膜およびバリアメタル膜を除去することにより、各拡散層１１３に接続する第一および第二の接続プラグを形成する。第一および第二の接続プラグは、拡散層１１３上のシリサイド層１１２を介して拡散層１１３に接して設けられる。
次に、層間絶縁膜１０７の上部全面にＴｉＮ膜を形成し、所定の形状に加工して下部電極１３３を形成する。
【００３１】
続いて、下部電極１３３が形成されたシリコン基板１０１の全面に、有機分子を含む容量膜を形成する。本実施形態においては、環式有機化合物であるポルフィリン骨格を有する化合物を用いた例を示す。下部電極１３３が形成されたシリコン基板１０１の全面に、ポルフィリン骨格を有する化合物をスピン塗布した後、３００℃程度のアニールすることにより、有機分子の単分子膜（絶縁膜１７７）を形成する。絶縁膜１７７の形成方法および条件（加熱条件等）は材料に応じて選択される。他の成膜方法として、たとえば真空蒸着やＣＶＤ（Chemical Vapor Deposition）法等を用いることができる。その後、絶縁膜１７７の上部に、ＴｉＮ膜１７８およびＷ膜１８１を順次形成する（図７（ｂ））。
【００３２】
そして、リソグラフィーおよびエッチング技術を用いて、絶縁膜１７７、ＴｉＮ膜１７８およびＷ膜１８１を所定の平面形状に加工することにより、第一Ｃｕプラグ１２７に接続する容量素子１４１が形成される（図７（ｃ））。
【００３３】
その後、容量素子１４１を覆うように層間絶縁膜１０９を形成し、シングルダマシン法を用いて各プラグおよびビット線１８６その他の配線を形成する。以上の手順により、図１に示した半導体装置１００が得られる。なお、以上の手順の後、シリコン基板１０１の上部にさらに配線等を積層してもよい。
【００３４】
次に、本実施形態の作用効果を説明する。
本実施形態においては、容量素子１４１の容量膜１３５が、構成材料としてポルフィリン骨格を有する化合物を含む膜を含む。このため、従来の高誘電率膜を用いた場合に比べて、単位面積あたりの容量を著しく増加させることができる。よって、本実施形態によれば、ＤＲＡＭ保持特性の向上、ＤＲＡＭ高速化、ＤＲＡＭ低電圧化、ＤＲＡＭセル縮小等が可能となる。
【００３５】
また、ポルフィリン骨格を有する化合物を含む容量膜１３５を用いることにより、ＣＵＢ構造の装置で平行平板型の容量素子１４１を採用する場合にも、容量を充分に確保することができる。ＣＵＢ構造では、容量素子１４１の形成層をビット線接続プラグ（第三Ｃｕプラグ１４７）が貫通するため、ＣＯＢ構造に比べて、容量素子１４１を形成できる領域に制限が生じる場合があるが、こうした場合にも、単位面積あたりの容量を充分に確保できる。また、ＣＵＢ構造および平行平板型の容量素子を適用することにより、ＣＯＢ構造やシリンダ型の容量素子を形成する場合に比べて、製造工程数を削減し、工程を簡素化できる。
【００３６】
また、ＣＵＢ構造においても、ビット線接続コンタクトとして機能する第三Ｃｕプラグ１４７と容量素子１４１との間隔を充分に設けることができるため、容量素子１４１の電極と第三Ｃｕプラグ１４７とのショートを抑制することができる。また、ＣＵＢ構造とすることにより、ビット線１８６と容量接続プラグとのショートについても効果的に抑制できる。
【００３７】
また、容量膜１３５として、ポルフィリン骨格を有する化合物を含む膜を用いることにより、容量膜１３５の形成工程における加熱温度をたとえば３００℃以下の低い領域とすることができる。よって、容量膜１３５の下層に形成する接続プラグの材料をＣｕ等の銅含有金属とする場合にも、接続プラグへのダメージを効果的に抑制することができる。これにより、拡散層１１３と接続するプラグとしてＣｕプラグを用いることができるため、接続プラグの抵抗や、下部電極１３３との接触抵抗を低減させることができる。このため、半導体装置１００は、メモリ部の動作速度に優れた構成となっている。
【００３８】
また、本実施形態では、ビット線１８６がロジック部の第一配線と同一工程で形成され、配線材料としてＣｕが用いられている。このため、配線材料としてＷ／ＴｉＮを用いる場合に比べて、配線抵抗をさらに低減することができる。
【００３９】
以下、第一の実施形態と異なる点を中心に説明する。
【００４０】
（第二の実施形態）
図２は、本実施形態の半導体装置の構成を示す断面図である。図２に示した半導体装置１１０の基本構成は、第一の実施形態に記載の半導体装置１００（図１）と同様であるが、バリアメタル膜１４５および第三Ｃｕプラグ１４７からなる第三接続プラグの側面外周が、ＳｉＮ膜１８７により被覆されている点が異なる。
【００４１】
このようにすれば、第一の実施形態の作用効果に加えて、ビット線接続プラグとして機能する第三Ｃｕプラグ１４７と容量素子１４１の電極間のショートをより一層確実に抑制できる。また、バリアメタル膜１４５と容量素子１４１との間隔を小さくできるため、素子の集積度または容量素子１４１の面積を増加させることができる。
【００４２】
（第三の実施形態）
第二の実施形態では、バリアメタル膜１４５の側面外周にＳｉＮ膜１８７を設ける構成を例示したが、容量素子１４１の側面外周にＳｉＮ膜を設けてもよい。
図３は、本実施形態の半導体装置の構成を示す断面図である。図３に示した半導体装置１２０の基本構成は、第一の実施形態に記載の半導体装置１００（図１）と同様であるが、容量素子１４１の側面を選択的に覆う側壁絶縁膜（ＳｉＮ膜１７１）を有する点が異なる。また、半導体装置１２０においては、Ｗ膜１３９の上面がＳｉＮ膜１７３により被覆されている。
【００４３】
このようにすれば、第一の実施形態の作用効果に加えて、ビット線接続プラグとして機能する第三Ｃｕプラグ１４７と容量素子１４１の電極間のショートをより一層確実に抑制できる。また、バリアメタル膜１４５と容量素子１４１との間隔を小さくできるため、素子の集積度または容量素子１４１の面積を増加させることができる。
【００４４】
なお、図３では、ＳｉＮ膜が容量素子１４１の側面および上面に選択的に設けられるとともに、側面から上面にわたって容量素子１４１を覆う構成を例示したが、ＳｉＮ膜を容量素子１４１の側壁のみに設けてもよい。図５は、ＳｉＮ膜１７１を有しＳｉＮ膜１７３を有しない半導体装置１４０の構成を示す断面図である。
図３の構成により、図５の構成に比べて、ビット線１８６と容量素子１４１とのショートをさらに確実に抑制できる。
【００４５】
また、図３では、容量素子１４１の側壁および上面に、それぞれ、ＳｉＮ膜１７１およびＳｉＮ膜１７３を設ける構成を例示したが、容量素子１４１を形成した後、容量素子１４１が形成された層間絶縁膜１０７全面にＳｉＮ膜１７５を設けてもよい。図６は、このような半導体装置１５０の構成を示す図である。半導体装置１５０において、ＳｉＮ膜１７５は、容量素子１４１の側面および上面に選択的に設けられるとともに、側面から上面にわたって容量素子１４１を覆うため、半導体装置１２０と同様の作用効果が得られる。
【００４６】
（第四の実施形態）
図４は、本実施形態の半導体装置の構成を示す断面図である。図４に示した半導体装置１３０の基本構成は、第三の実施形態に記載の半導体装置１２０（図３）と同様であるが、バリアメタル膜１４５および第三Ｃｕプラグ１４７からなる第三接続プラグが、ＳｉＮ膜１７１の側面に接して自己整合的に形成されている点が異なる。
第三接続プラグを１７１に対してセルフアラインコンタクトとすることにより、第三の実施形態の作用効果に加えて、ビット線１８６と容量素子１４１（特にＴｉＮ膜１３７、Ｗ膜１３９からなる上部電極）との電気的ショートの防止や高信頼性を有するコンタクトの形成が可能となる。
【００４７】
（第五の実施形態）
本実施形態では、以上の実施形態に記載の半導体装置の容量素子１４１の平面構成の例を説明する。
以上の実施形態に記載の半導体装置においては、図１〜図６の左図に示したように、隣接する容量素子１４１の上部電極（ＴｉＮ膜１３７、Ｗ膜１３９）が共通化されている。このような容量素子１４１の平面配置は、たとえば図９〜図１１に示す構成とすることができる。
【００４８】
図９〜図１１では、隣接する複数の容量素子１４１について、容量素子１４１の上部電極（Ｗ膜１３９）が、平面視で帯状に連続一体に設けられている。連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。図９〜図１１では、ビット線接続プラグとして機能する第三Ｃｕプラグ１４７および容量接続プラグとして機能する第一Ｃｕプラグ１２７が格子状に平面配置されており、ジグザグ状に屈曲している複数の帯状のＷ膜１３９が設けられている。各Ｗ膜１３９は、第三Ｃｕプラグ１４７の延在方向に沿うように延びている。
【００４９】
ＣＵＢ型のＤＲＡＭセル構造で従来の高誘電率膜を用いた場合、セルサイズの縮小化に伴い、ＤＲＡＭ動作に必要な容量値を実現するためには、表面積の増加を目的として凹形状のシリンダ型の容量素子を形成している。実際にはシリンダの高さにおいてもエッチング等の製造上の制限があるため、できる限りシリンダの面積（平面方向）を大きくする必要がある。この点を、図１２および図１３を参照して説明する。図１２および図１３は、シリンダ型の容量素子を有するメモリ部の構成を示し、図１２が平面図であり、図１３が断面図である。図１２および図１３においては、容量コンタクトプラグ（Ｗプラグ１９７）およびビット線１９９の材料が、いずれもタングステン（Ｗ）である。この場合、セルアレイに占めるシリンダの面積が大きくなるため、図１２および図１３に示すように、隣接する容量素子１４１の上部電極を帯状に配置することが困難である。このように容量値の増大を目的としたシリンダ型の容量素子を必要とする場合には、一般的には、全面に上部電極が覆われ、ビットコンタクト部が開口される部分にビットコンタクトと上部電極がショートしない範囲内で上部電極の穴を開口できるサイズが最大となる。
【００５０】
一方で、有機分子膜を容量素子に使用した場合には、高誘電率膜を用いた容量素子で同じ容量値を実現する場合に対して、１／３０〜１／５０程度の面積で十分である。よって、シリンダ型からプレーナ型に構造を変更することが可能なだけでなく、プレーナ型の容量部の面積を大幅に縮小することが可能である。そのため、上部電極を帯状に配置することができ、上部電極とビットコンタクトの間隔を広げることで電気的ショートを防止することが可能となる。具体的には、図９〜図１１のように、複数の容量素子１４１について共通のＷ膜１３９を設け、Ｗ膜１３９の形成領域と第三Ｃｕプラグ(ビットコンタクトプラグ)１４７の形成領域とがいずれも帯状となり、これらが交互に配置される。また、ビットコンタクト形成をセルフアラインコンタクトによる方法を適用することで更なるセルサイズ縮小化も可能となる。
【００５１】
なお、複数の帯状のＷ膜１３９は、容量素子１４１の形成領域の周辺部において接続していてもよいし、接続していなくてもよい。
図１０は、容量素子１４１の形成領域の外周を覆う電極１９３および電極１９３に接続するプラグ１９５を設けた例である。各Ｗ膜１３９は、端部において電極１９３に接続している。
また、図１１は、各Ｗ膜１３９の端部に電極１９３およびプラグ１９５を設けた例である。図１１では、各プラグ１９５が、共通の上層配線（不図示）に接続される。
図１０および図１１のように電極１９３およびプラグ１９５を設けることにより、複数の容量素子１４１の電位または電圧のばらつきをさらに確実に抑制し、動作安定性を向上させることができる。
【００５２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５３】
たとえば、以上の実施形態においては、容量膜１３５が下部電極１３３の側面から上面を覆う構成を例に説明したが、容量膜１３５は、下部電極１３３とＴｉＮ膜１３７との間の少なくとも一部の領域に形成されていればよい。また、容量膜１３５は、単層膜であってもよいし、複数の膜の積層膜であってもよい。
【００５４】
また、以上の実施形態においては、拡散層の直上の接続プラグがいずれもＣｕプラグである場合を例に説明したが、接続プラグの材料はこれには限られず、銅含有金属その他の金属材料、たとえばタングステン（Ｗ）であってもよい。Ｗは、Ｃｕに比べて比抵抗が高いが、本発明においては容量素子の単位面積あたりの蓄積電荷量の増加に伴うセル縮小の効果があるため、必要に応じて接続プラグの構成材料を選択することができる。
【００５５】
また、以上の実施形態において、各層間絶縁膜の材料に特に制限はないが、たとえばシリコン酸化膜とすることができる。また、各バリアメタルの材料としては、たとえば、ＴｉＮ、Ｔａ、ＴａＮ等が挙げられる。
【図面の簡単な説明】
【００５６】
【図１】実施形態における半導体装置の構成を示す断面図である。
【図２】実施形態における半導体装置の構成を示す断面図である。
【図３】実施形態における半導体装置の構成を示す断面図である。
【図４】実施形態における半導体装置の構成を示す断面図である。
【図５】実施形態における半導体装置の構成を示す断面図である。
【図６】実施形態における半導体装置の構成を示す断面図である。
【図７】図１の半導体装置の製造工程を示す断面図である。
【図８】実施形態における容量素子の容量膜の蓄積電荷密度を示す図である。
【図９】実施形態における半導体装置の構成を示す平面図である。
【図１０】実施形態における半導体装置の構成を示す平面図である。
【図１１】実施形態における半導体装置の構成を示す平面図である。
【図１２】半導体装置の構成を示す平面図である。
【図１３】半導体装置の構成を示す断面図である。
【符号の説明】
【００５７】
１００  半導体装置
１０１  シリコン基板
１０３  素子分離領域
１０５  ＳｉＮ膜
１０７  層間絶縁膜
１０９  層間絶縁膜
１１０  半導体装置
１１１  層間絶縁膜
１１２  シリサイド層
１１３  拡散層
１１５  シリサイド層
１１７  ポリシリコン電極
１１８  ゲート電極（ワード線）
１１９  側壁絶縁膜
１２０  半導体装置
１２１  バリアメタル膜
１２３  Ｃｕプラグ
１２５  バリアメタル膜
１２７  第一Ｃｕプラグ
１２９  バリアメタル膜
１３０  半導体装置
１３１  第二Ｃｕプラグ
１３３  下部電極
１３５  容量膜
１３７  ＴｉＮ膜
１３９  Ｗ膜
１４０  半導体装置
１４１  容量素子
１４５  バリアメタル膜
１４７  第三Ｃｕプラグ
１４９  バリアメタル膜
１５０  半導体装置
１５１  Ｃｕプラグ
１５３  バリアメタル膜
１５５  Ｃｕプラグ
１５７  バリアメタル膜
１５９  第一Ｃｕ配線
１６１  バリアメタル膜
１６３  Ｃｕプラグ
１６５  バリアメタル膜
１６７  第二Ｃｕ配線
１７１  ＳｉＮ膜
１７３  ＳｉＮ膜
１７５  ＳｉＮ膜
１７７  絶縁膜
１７８  ＴｉＮ膜
１８１  Ｗ膜
１８３  バリアメタル膜
１８５  Ｃｕ配線
１８６  ビット線
１８７  ＳｉＮ膜
１９３  電極
１９５  プラグ
１９７  Ｗプラグ
１９９  ビット線（Ｗ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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