(57)【要約】【課題】運用系と待機系のホストユニット相互の強制的系切替えによって不正データが共通メモリ部に書込まれても、当該不正データに起因したシステム障害を有効に回避し得る信頼性の高いた冗長構成情報処理システム等を提供すること。【解決手段】相互に切替え可能に構成された運用系および待機系の各ホストユニット１，２と、この各ホストユニット１，２が利用可能に連結された共通メモリ部３と、これら各部を結ぶ共通バス１０３とを備えて成る冗長構成の情報処理システムであって、前記共通メモリ部３が、前記運用系ホストユニット１からの同一の書き込み情報を記憶する第１および第２のメモリ部６，７と、前記第２のメモリ部７の入力段に連結され前記書き込み情報を予め設定された遅延時間だけ遅らせる遅延制御部５とを有することを特徴とした冗長構成の情報処理システム。【選択図】図１
2009205428.tif 000002
【特許請求の範囲】
【請求項１】
相互に切替え可能に構成された運用系および待機系の各ホストユニットと、この各ホストユニットが利用可能に連結された共通メモリ部と、これら各部を結ぶ共通バスとを備えて成る冗長構成の情報処理システムであって、
前記共通メモリ部が、前記運用系ホストユニットからの同一の書き込み情報を記憶する第１および第２のメモリ部と、前記第２のメモリ部の入力段に連結され前記書き込み情報を予め設定された遅延時間だけ遅らせる遅延制御部とを有することを特徴とした冗長構成の情報処理システム。
【請求項２】
前記請求項１に記載の冗長構成の情報処理システムにおいて、
前記遅延制御部は、前記運用系ホストユニットからの書き込みバスアクセスを前記第１メモリ部が実行するタイミングを捉えて前記遅延時間を設定することを特徴とした冗長構成の情報処理システム。
【請求項３】
前記請求項１又は２に記載の冗長構成の情報処理システムにおいて、
前記設定された遅延時間は、バスアクセス単位又はその２倍以上の整数倍の何れかとしたことを特徴とする冗長構成の情報処理システム。
【請求項４】
前記請求項２に記載の冗長構成の情報処理システムにおいて、
前記待機系ホストユニットが運用系ホストユニットに切り替えられた場合、これに対応して前記共通メモリ部の前記遅延制御部による遅延制御の対象が、前記第２のメモリ部から第１のメモリ部へ切り替えられることを特徴とした冗長構成の情報処理システム。
【請求項５】
前記請求項２に記載の冗長構成の情報処理システムにおいて、
前記共通メモリ部が、前記共通バスを介して送り込まれる書き込みバスアクセスをそのまま直接又は前記遅延制御部を介して対応関係にある前記第１，第２の各メモリ部へ送り込むメモリ切替え機構と、このメモリ切替え機構の切替え動作を制御するバス切替え制御部とを備え、
このバス切替え制御部が、前記運用系ホストユニット又は元待機系ホストユニットの運用系ホストユニットから送り込まれる書き込みバスアクセス及び切替え信号に基づいて作動し、前記メモリ切替え機構を介して前記第１，第２の各メモリ部を運用系又は待機系ホストユニット用として選択設定することを特徴とした冗長構成の情報処理システム。
【請求項６】
前記請求項５に記載の冗長構成の情報処理システムにおいて、
前記バス切替え制御部は、前記運用系ホストユニットの障害事に強制的に実行される系切替によって待機系ホストユニットが運用系ホストユニットとして切替えられた場合には、当該系切替えにより中断された前記第１のメモリへの書き込み中の書き込みバスアクセスが前記第２メモリ部へ継続して入力されるのを前記メモリ切替え機構を介して阻止する機能を備えていることを特徴とした冗長構成の情報処理システム。
【請求項７】
前記請求項５に記載の冗長構成情報処理システムにおいて、
前記共通メモリ部のバス切替え制御部は、運用系と待機系の各ホストユニットが強制的切替えられた場合には、前記第２メモリ部への書き込みバスアクセスの完了後に前記第１メモリ部と第２メモリ部の役割を切り替える機能を有し、
このバス切替え制御部による役割の切り替えと同時に、前記第２メモリ部は送り込まれる読み書きバスアクセスを即時に実行可能とすると共に、前記第１メモリ部は前記予め設定された遅延時間を経て書き込みバスアクセスを実行可能な構成としたことを特徴とする冗長構成の情報処理システム。
【請求項８】
前記請求項５に記載の冗長構成情報処理システムにおいて、
前記共通メモリ部のバス切替え制御部は、前記強制的系切替により前記待機系ホストユニットが運用系ホストユニットに切替えられた場合で、前記共通バス上に書き込みバスアクセスが無かった場合には、前記第１，第２の各メモリ部の切り替えを現状維持とすること特徴とした冗長構成の情報処理システム。
【請求項９】
前記請求項５に記載の冗長構成情報処理システムにおいて、
前記メモリ切替え機構は、前記共通バスに連通され且つ前記各メモリ部に個別に対応して装備され当該各メモリ部への書き込み／読み出しを許容し又は阻止する双方向バッファと、前記遅延制御部と前記各メモリ部との間に当該各メモリ部に対応して装備され当該各メモリ部への書き込みを許容し又は阻止する片方向バッファとを備えて構成されていることを特徴とした冗長構成の情報処理システム。
【請求項１０】
前記請求項１，２，５又は７に記載の冗長構成の情報処理システムにおいて、
ホストユニット系強制切替信号により前記待機系ホストユニットが運用系ホストユニットに切替えらえた場合、当該系切替によりバスアクセスが中断され不正書き込みとなった前記共通メモリ部の不正対象データを排除する不正データ排除機能を、前記運用系ホストユニットが備えていることを特徴とした冗長構成の情報処理システム。
【請求項１１】
相互に切替え可能に構成された運用系および待機系の各ホストユニットと、この各ホストユニットと共通バスを介して接続され前記運用系ホストユニットからの書き込みアクセスを実行する第１メモリ部および第２メモリ部とを備えて成る共通メモリ部を有する冗長構成の情報処理システムにあって、前記ホストユニットの切替え時に前記共通メモリ部に留められる不正データに起因したシステムの障害発生を回避するためのホストユニット切替え正常化方法であって、
前記運用系ホストユニットが動作中にあっては前記第２メモリ部への書き込みバスアクセスを前記第１メモリ部における書き込みバスアクセスの実行から予め設定された遅延時間を経て実行される遅延書込み工程と、
前記運用系ホストユニットから出力される系切替信号によって当該運用系ホストユニットと待機系ホストユニットとを相互に切替えるホストユニット切替工程と、
このホストユニット切替工程後であって前記第２メモリ部への書き込みバスアクセスの動作完了後に、当該第２メモリ部が現用メモリとして読み書きバスアクセスを即時に実行すると共に、前記第１メモリ部が予備メモリとして前記予め設定された遅延時間を経て書き込みバスアクセスを実行するようにしたメモリ切替工程と、
を備えていることを特徴とするホストユニット切替え正常化方法。
【請求項１２】
前記請求項１１に記載のホストユニット切替え正常化方法において、
前記メモリ切替工程では、前記運用系ホストユニットから出力される系切替信号により運用系ホストユニットと待機系ホストユニットとの相互切替えに際し、前記系切替信号の受信時に前記共通バス上に書き込みバスアクセスが無かった場合には、共通メモリ部の第１と第２のメモリ部の切り替えを実行しない構成としたことを特徴としたホストユニット切替え正常化方法。
【請求項１３】
相互に切替え可能に構成された運用系および待機系の各ホストユニットと、この各ホストユニットと共通バスを介して接続され前記運用系ホストユニットからの書き込みアクセスを実行する第１メモリ部および第２メモリ部とを備えて成る共通メモリ部を有する冗長構成の情報処理システムにあって、前記ホストユニットの切替え時に前記共通メモリ部に留められる不正データに起因したシステム障害の発生を回避するためのホストユニット切替え正常化プログラムであって、
前記運用系ホストユニットが動作中にあっては、前記第２メモリ部への書き込みバスアクセスが前記第１メモリ部における書き込みバスアクセスの実行から予め設定された遅延時間を経て当該第２メモリ部で実行されるのを許容する遅延書き込み処理、
前記運用系ホストユニットと待機系ホストユニットとが相互に切替えられた場合に当該切替え情報に基づいて前記共通メモリ部の第２のメモリ部に設定されている遅延時間の設定を切替え後の前記待機系ホストユニットに対応する予備メモリとしての前記第１のメモリ部に切替える遅延時間切替え処理、
前記ホストユニット切替後であって前記第２メモリ部への書き込みバスアクセスの動作完了後に、当該第２メモリ部が現用メモリとして読み書きバスアクセスを即時に実行すると共に、前記第１メモリ部が予備メモリとして前記予め設定された遅延時間を経て書き込みバスアクセスを実行するようにしたメモリ切替接続処理、
を前記バス切替え制御部が備えているコンピュータに実行させるようにしたことを特徴としたホストユニット切替え正常化プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長構成情報処理システム等に係り、特に、信頼性を高めた冗長構成の情報処理システム、ホストユニット切替え正常化方法、及びそのプログラムに関する。
【背景技術】
【０００２】
情報処理システムの信頼性や可用性を高めるための基本技術としてシステム構成要素の冗長構成が広く知られている（例えば、特許文献１，２）。冗長構成にも様々な形態があるが、ここで対象とするのは、図６に示すようにプロセッサ（以下、ＣＰＵ（Central Processing Unit ）と称す）を搭載したホストユニット１００，２００が運用系および待機系の冗長構成を成し、これに共通バス１０３０でつながれた共通メモリ部３００を備えた構成の情報処理システムである。
【０００３】
上記図６に示す構成の情報処理システムにおいては、ホストユニット１００が運用状態、ホストユニット２００が待機状態であるとした場合、ホストユニット１００は情報処理システムとして機能させるためのデータを共通バス１０３０を介して共通メモリ部３００への書き込み／読み出しを行う。
【０００４】
この図６に示すシステムにおいてオペレータ（保守者）により通常保守等のためのホストユニット１００，２００間の正規の系切替え制御が実行される場合には、ホストユニット１００のソフトウェアは実行途中の処理が完了するのを待ち、切替信号１０１０によりホストユニット２００に対して、自系が待機となることを通知し、待機状態であったホストユニット２００は切替信号１０２０により運用状態に遷移したことをホストユニット１００へ通知する。これにより、ソフトウェアが介在した正規の系切替え手順に従った系切替えが完了する。
【０００５】
一方、運用系ホストユニット１００にハードウェア障害が発生した場合や強制リセットによる強制的系切替の場合にも、切替信号１０１０により自系が運用できない状態となったことをホストユニット２００に対して通知し、待機状態であったホストユニット２００は運用状態に遷移する。しかし、この場合の切替信号１０１０は、正規の系切り替えの場合と違って、実行中の処理に関係無く強制的系切替えを行なう構成となっている。
【特許文献１】特開２００６−２６８５９６号公報
【特許文献２】特開２００７−２７４２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した背景技術におけるホストユニットの強制的系切替えには次のような不都合があった。即ち、この場合、図７のタイミングチャート図に示すように、実行中の処理に関係無く強制的系切替えが行われるが、そのため、この切替時にホストユニット１００が共通メモリ部３００に対する書き込みバスアクセスを実行中であれば、共通バス１０３０上のバスアクセスは中断され、そのアドレスのデータは不正データに書き変わってしまう恐れがあった。
【０００７】
又、系切替えによって新たに運用系となったホストユニット２００が、ホストユニット１００の処理を引き継ぎ前記アドレスのデータを使用した場合には、不正データであるためにホストユニット２００も障害に至り、システムダウンに陥る可能があるという不都合があった。
【０００８】
〔発明の目的〕
本発明は、上記問題に鑑み、強制的系切替えによって派生する不正データが共通メモリ部に書込まれても、切り替えられた運用系ではその不正データを関与することなく回避してシステムの障害発生を未然に防ぐことを可能とした信頼性の高い冗長構成の情報処理システム、ホストユニット切替え正常化方法、及びそのプログラムを提供することを、その目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係る冗長構成の情報処理システムは、相互に切替え可能に構成された運用系および待機系の各ホストユニットと、この各ホストユニットが利用可能に連結された共通メモリ部と、これら各部を結ぶ共通バスとを備えて成る冗長構成の情報処理システムであって、前記共通メモリ部が、前記運用系ホストユニットからの同一の書き込み情報を記憶する第１および第２のメモリ部と、前記第２のメモリ部の入力段に連結され前記書き込み情報を予め設定された遅延時間だけ遅らせる遅延制御部とを有することを特徴とする。
【００１０】
又、上記目的を達成するため、本発明に係るホストユニット切替え正常化方法は、相互に切替え可能に構成された運用系および待機系の各ホストユニットと、この各ホストユニットと共通バスを介して接続され前記運用系ホストユニットからの書き込みアクセスを実行する第１メモリ部および第２メモリ部とを備えて成る共通メモリ部を有する冗長構成の情報処理システムにあって、前記ホストユニットの切替え時に前記共通メモリ部に留められる不正データに起因したシステムの障害発生を回避するためのホストユニット切替え正常化方法であって、前述した運用系ホストユニットが動作中にあっては前記第２メモリ部への書き込みバスアクセスを前記第１メモリ部における書き込みバスアクセスの実行から予め設定された遅延時間を経て実行される遅延書込み工程と、前記運用系ホストユニットから出力される系切替信号によって当該運用系ホストユニットと待機系ホストユニットとを相互に切替えるホストユニット切替工程と、このホストユニット切替工程後であって前記第２メモリ部への書き込みバスアクセスの動作完了後に、当該第２メモリ部が現用メモリとして読み書きバスアクセスを即時に実行すると共に、前記第１メモリ部が予備メモリとして前記予め設定された遅延時間を経て書き込みバスアクセスを実行するようにしたメモリ切替工程と、を備えていることを特徴とする。
【００１１】
更に、上記目的を達成するため、本発明に係るホストユニット切替え正常化プログラムは、相互に切替え可能に構成された運用系および待機系の各ホストユニットと、この各ホストユニットと共通バスを介して接続され前記運用系ホストユニットからの書き込みアクセスを実行する第１メモリ部および第２メモリ部とを備えて成る共通メモリ部を有する冗長構成の情報処理システムにあって、前記ホストユニットの切替え時に前記共通メモリ部に留められる不正データに起因したシステムの障害発生を回避するためのである。
【００１２】
そして、このホストユニット切替え正常化プログラムは、前述した運用系ホストユニットが動作中にあっては、前記第２メモリ部への書き込みバスアクセスが前記第１メモリ部における書き込みバスアクセスの実行から予め設定された遅延時間を経て当該第２メモリ部で実行されるのを許容する遅延書き込み処理、  前記運用系ホストユニットと待機系ホストユニットとが相互に切替えられた場合に当該切替え情報に基づいて前記共通メモリ部の第２のメモリ部に設定されている遅延時間の設定を切替え後の前記待機系ホストユニットに対応する予備メモリとしての前記第１のメモリ部に切替える遅延時間切替え処理、および前記ホストユニット切替後であって前記第２メモリ部への書き込みバスアクセスの動作完了後に当該第２メモリ部が現用メモリとして読み書きバスアクセスを即時に実行すると共に前記第１メモリ部が予備メモリとして前記予め設定された遅延時間を経て書き込みバスアクセスを実行するようにしたメモリ切替接続処理、を前記バス切替え制御部が備えているコンピュータに実行させるようにしたことを特徴とする。
【発明の効果】
【００１３】
本発明は以上のように構成したので、これによると、障害等により運用系ホストユニットの強制的系切替えにより派生する不正データが共通メモリ部内のメモリ部に書込まれても、予め装備された遅延制御部が有効に機能して前記強制切替えで新たに設定された運用系ホストユニットに対応するメモリ部には不正データが存在しないようになし得るので、切り替えられた運用系ではその不正データに関与することがなく、従って障害発生を未然に防ぐことができるという従来にない優れた信頼性の高い冗長構成の情報処理システム、ホストユニット切替え正常化方法、及びそのプログラムを提供することができる。
【発明を実施するための最良の形態】
【００１４】
〔第１の実施形態〕
以下、本発明の第１実施形態を図１乃至図４に基づいて説明する。
ここで、本第１実施形態にかかる冗長構成の情報処理システムの全体的なブロック構成を図２に示す。又、本第１実施形態の中心的内容である共通メモリ部の内部構成を図１に示す。
ここで、この第１実施形態では最初に本発明にかかる冗長構成の情報処理システムにつき、その基本的な構成内容を説明し、続いてその具体的な内容をその動作とともに説明する。
【００１５】
まず、図１乃至図２に示す冗長構成の情報処理システムは、相互に切替え可能に構成された運用系および待機系の各ホストユニット１，２と、この各ホストユニット１，２に対して利用可能に連結された共通メモリ部３と、これら各部を結ぶ共通バス１０３とを備えている。
【００１６】
この内、前記共通メモリ部３は、前記運用系ホストユニット１からの同一の書き込み情報を記憶する第１のメモリ部６（現用メモリ）および第２のメモリ部（予備メモリ）７と、この第１乃至第２の各メモリ部７の入力段に装備され予備メモリとして機能する何れか一方のメモリ部（本実施形態では切替え前は第２のメモリ部７、切替え後は第１のメモリ部６）に前記書き込み情報を予め設定された遅延時間だけ遅らせる遅延制御部５とを備えている。
このため、障害等により運用系ホストユニット１の強制的系切替えにより派生する不正データが共通メモリ部３内のメモリ部６，７に書込まれても、予め装備された遅延制御部５が有効に機能して前記強制切替えで新たに設定された運用系ホストユニットに対応するメモリ部７には不正データが存在しないようになし得るので、切り替えられた運用系ホストユニットではその不正データに関与することがなく、従って障害発生を未然に防ぐことが可能となる。
【００１７】
前記遅延制御部５は、共通バス１０３を介して前記運用系ホストユニット１からの書き込みバスアクセスを入力し、これによって成される前記第１メモリ部（現用メモリとして機能する）６の記憶動作の実行タイミングを捕捉し、当該タイミングに合わせて前記遅延時間を設定するようになっている。符号２０２は遅延バスを示す。この設定される遅延時間は、本実施形態ではバスアクセス単位に設定されているが、或いはその２倍以上の整数倍の何れかに設定する構成としてもよい。
【００１８】
ここで、本第１実施形態では、前述した待機系ホストユニット２が運用系ホストユニットに切り替えられた場合、これに対応して前記共通メモリ部３の前記遅延制御部５による遅延制御の対象が、原則として、前記第２のメモリ部７から第１のメモリ部６へ切り替えられるようになっている。
【００１９】
前述した共通メモリ部３は、前記共通バス１０３を介して運用系ホストユニット１から送り込まれる書き込みバスアクセスをそのまま直接に又は前記遅延制御部５を介して対応する前記第１，第２の各メモリ部６，７へ送り込むメモリ切替え機構３０と、このメモリ切替え機構３０の切替え動作を制御するバス切替え制御部４とを備えている。
【００２０】
そして、このバス切替え制御部４が、前記運用系ホストユニット１又は切替え後の運用系ホストユニットから送り込まれる書き込みバスアクセスおよび切替え信号に基づいて作動し前記メモリ切替え機構３０を介して前記第１，第２の各メモリ部６，７を運用系又は待機系のホストユニット用として選択設定するように構成されている。
【００２１】
前述したバス切替え制御部４は、前記運用系ホストユニット１の事故による強制的な系切替によって、待機系ホストユニット２が運用系ホストユニットとして切替えられた場合には、当該系切替えにより中断された前記第１のメモリ６への書き込み中の書き込みバスアクセスが前記第２メモリ部７へ継続して入力されるのを前記メモリ切替え機構３０を介して阻止する機能を備えている。
【００２２】
又、前述した共通メモリ部３のバス切替え制御部４は、強制的切替により運用系と待機系の各ホストユニット１，２が切り替わった場合には、前記第２メモリ部７への書き込みバスアクセスが完了後に前記第１メモリ部６と第２メモリ部７の役割を切り替える機能を有している。そして、このバス切替え制御部４による役割の切り替えと同時に、前記第２メモリ部７は、前記運用系ホストユニットから送り込まれる読み書きバスアクセスを現用メモリとして即時に実行可能とすると共に、前記第１メモリ部６は予備メモリとして前記予め設定された遅延時間を経て送り込まれる書き込みバスアクセスを実行可能な構成となっている。
【００２３】
更に、このバス切替え制御部４は、前記強制的系切替により待機系ホストユニット２が運用系ホストユニットに切替えられた場合で、前記共通バス１０３上に書き込みバスアクセスが無かった場合には、前記第１，第２の各メモリ部６，７の切り替えは実行されず、そのまま維持されるようになっている。書き込みバスアクセスが無い場合には前述した不正データは発生してないため、無駄な動作および制御を排除し、データ処理の迅速化を図るためである。
【００２４】
ここで、前述したメモリ切替え機構３０は、具体的には後述するように、前記共通バス１０３に連通され且つ前記各メモリ部６，７に個別に対応して装備され当該各メモリ部６，７への書き込み／読み出しを許容し又は阻止する双方向バッファ８，９と、前記遅延制御部５と前記各メモリ部６，７との間に当該各メモリ部６，７に対応して装備され当該各メモリ部６，７への書き込みを許容し又は阻止する片方向バッファ１０，１１とを備えて構成されている。これにより、予備メモリとしての各メモリ部７又は６に所定時間（例えば単位バスアクセス分）遅延されて当該各メモリ部７又は６に送り込まれ、結果的に不正データが送り込まれない状態となっている（即ち、予備メモリ側では、不正データの記憶動作が有効に阻止さる）。
【００２５】
そして、前述したホストユニット系強制切替信号によって運用系ホストユニット１が待機系システムに切替わるとき、この系切替によってバスアクセスが中断されるが、この際に不正書き込みされた状態の前記共通メモリ部３の不正対象データは、各ホストユニット１又は２が運用系となった場合に当該運用系ホストユニット１又は２が本来的に備えている不正データ排除機能によって、排除されるように構成されている。
【００２６】
以下、これを更に詳述する。
前述したように、本第１実施形態における冗長構成情報処理システムは、プロセッサを搭載するホストユニット１，２が運用系と待機系の冗長構成を成し、ホストユニット１及び２は共通バス１０３を介してデータの書き込み及び読み出しを行う共通メモリ部３と接続されている。更に、ホストユニット１とホストユニット２の系切り替えを制御する切替信号１０１及び１０２は、ホストユニット１，２間に配線された信号線を介してそれぞれ相手方のホストユニット２，１に向けて送り込まれるようになっており、同時に共通メモリ部３へも入力されるようになっている。
【００２７】
このため、本第１実施形態における冗長構成の情報処理システムでは、この共通メモリ部３への切替信号１０１及び１０２により、障害等によりホストユニット１，２の間の系切り替えが実行されると、共通メモリ部３においても、その内部でメモリ切り替えが行われ、後述するように系切替え時に書き込まれる可能性のある不正データを回避して正常化が図られ、これにより正常運転を続けることが可能な構成となっている。
【００２８】
次に、上述した共通メモリ部３の内部構成を、更に詳述する。
この共通メモリ部３は、図１に示すように、第１及び第２の各メモリ部６，７と、共通バス１０３上の信号を一定時間遅延させて遅延バス２０２に供給する遅延制御部５と、共通バス１０３と前記第１，第２の各メモリ部６，７とを個別に連結する双方向バッファ８，９と、前記遅延バス２０２と前記各メモリ部６，７とを個別に連結する片方向バッファ１０，１１と、これら各バッファ８，９，１０，１１を通じてホストユニット１及び２の切り替えに対応してメモリ部６，７を切り替え制御を行うバス切替え制御部４とを備えて構成されている。ここで、各バッファ８乃至１１によって、前述したようにメモリ切替え機構３０が構成されている。
【００２９】
通常バス２０１は共通バス１０３上のバスアクセスをそのまま中継するバスであり、遅延バス２０２は、遅延制御部５によって共通バス１０３上のバスアクセスを一時保持し、読み出しバスアクセスは中継せず、書き込みバスアクセスを１バスサイクル遅延させたバスサイクルとして中継するバスである。
この遅延バス２０２による１バスサイクル遅延させた第２メモリ部（予備メモリ）７への書き込みによって、系切替による第１メモリ部（現用メモリ）６への書き込み中断により生じる不正データの影響を後述するように無くすることが可能となっている。
【００３０】
バス切替え制御部４は、第１，第２の各メモリ部６，７の現用メモリと予備メモリの役割を切り替える機能を担っている。このバス切替え制御部４は、ホストユニット１又は２から出力される切替信号１０１，１０２及び共通バス１０３上のバスアクセス転送方向（書き込み又は読み出し）を監視し、書き込みアクセス中のホストユニットの系切り替えを検出すると、バッファ８〜１１を制御し、通常バス２０１および遅延バス２０２に対するメモリ部６、メモリ部７の接続組み合わせを切り替える。
【００３１】
これにより、ホストユニット１，２の系切替えに対応して、共通メモリ部３の内部でも第１，第２のメモリ部（現用，予備メモリ部）６，７の切替が成され、元現用メモリ部６に書き込まれた可能性のある不正データを回避して正常な運用を継続できる。
【００３２】
上記メモリ切替え機構３０を、更に詳述する。
ホストユニット１が運用系の場合、第１メモリ部６を現用メモリとして動作させ、即時読み出し書き込みを行うため、制御信号ｓ８によって双方向バッファ８を動作状態（イネーブル）として通常バス２０１上の信号を通過させる構成となっている。このとき、片方向バッファ１０は制御信号ｓ１０によって非動作状態（ディセーブル）にされ閉塞されている。
【００３３】
一方、予備メモリとして動作させられる第２メモリ部７は、双方向バッファ９が制御信号ｓ９によって非動作状態にされて閉塞され、通常バス２０１とは切り離されるが、片方向バッファ１１は制御信号ｓ１１によって動作状態にされ遅延バス２０２上の１バスサイクル遅延した信号を書き込む動作を行なえる構成となっている。
この１バスサイクル遅延した信号を書き込む動作によって、例え、現用メモリ６の書き込み動作途中に系切替が発生し、現用メモリ６に異常データが書き込まれても、予備メモリ７の書き込みは１サイクル遅れているので異常データが書き込まれることはない。
【００３４】
そして、系切替信号によって、ホストユニットの切替が運用系から待機系へ行われると、それに対応してこれまで現用メモリであった第１メモリ部６は予備へ、予備メモリであった第２メモリ部７は現用メモリへ切り替えられる構成となっている。
【００３５】
即ち、現用メモリであった第１メモリ部６では、動作状態の双方向バッファ８が制御信号ｓ８により閉塞され、非動作状態であった片方向バッファ１０が制御信号ｓ１０により動作状態になり、遅延バス２０２上の遅延信号を書き込むという予備メモリになる。
一方、予備メモリであった第２メモリ部７では、バスサイクルが完了するのを待って、動作状態の片方向バッファ１１は制御信号ｓ１１によって非動作状態となり閉塞され、閉塞されていた双方向バッファ９が制御信号ｓ９によって動作状態になり通常バス２０１とつながれ現用メモリとして動作するよう構成されている。
【００３６】
そして、上述したような双方向バッファ８，９、片方向バッファ１０，１１の動作、非動作状態を制御する信号ｓ８〜ｓ１１を作っているのがバス制御部４である。
尚、系切替が生じてホストユニット１が待機系に切り替わったとしても、現用のメモリ部６において書き込み動作を実施していなければ、不正データを書き込むこともないので、上述したようなメモリ切替を行わなくてもよい。
【００３７】
また、系切替によりバスアクセスが中断され不正データが書き込まれた場合、そのデータの書き込みアドレスを記憶しておき、そのアドレスから共通メモリ部３（の現用メモリ）のデータを排除するハードウェア機構を備えてもよい。この場合、前述したホストユニット１又は２が、それぞれ運用系ホストユニットとなった場合に機能する不正データ排除機能を備えた構成とし、これによって前述した不正データを排除するように構成してもよい。
【００３８】
（系切り替え動作）
上述したように、共通メモリ３内部のメモリ部６，７では、運用系ホストユニット１からの予備の第２メモリ部７への書き込みバスアクセスは、現用の第１メモリ部６への書き込みバスアクセスから１バスサイクルの遅延時間を経て行なっている（遅延書込み工程）。そのため、メモリ部６，７の切替えには、この遅延書き込みの切替えも必要である。
【００３９】
次に、保守者（オペレータ）による点検等の正規の系切替え手順による運用系ホストユニットの系切り替え、及びハードウェア障害や強制リセットなどによる運用系ホストユニットの強制的に系切替えが発生した場合の本情報処理システムの系切り替え動作について説明する。
【００４０】
（正規の系切り替え手順の場合）
図３に、点検等に際して行われる正規の系切り替え手順の場合を示すタイミングチャートである。ここで、ａ0 ａ1,ａ2,……はアドレス情報を示し、ｄ0,ｄ1,ｄ2,……は伝送データを示し、ｗは書き込み指令を、ｒは読み出し指令を各々示す（以下、同じ）。
そして、保守者（オペレータ）によってホストユニットの系切り替え制御が実行された場合、図３に示すように、運用状態のホストユニット１のソフトウェアは、実行途中の処理が完了した後、切替信号１０１によりホストユニット２に対して自系が待機となることを通知し、正常待機状態であったホストユニット２は切替信号１０２により運用状態に遷移したことをホストユニット１へ通知する。これによりソフトウェアが介在した正規の系切り替え手順に従った系切り替えが完了する。
【００４１】
このとき、図１に示すバス切替え制御部４は、切替信号１０１（図３参照）の変化によりホストユニットの系切り替えが発生したことを検出するが、共通バス１０３上に実行される共通メモリ部３の書き込みバスアクセスが無いため（図３参照）、メモリ部６，７の切り替えを行わない。
即ち、双方向バッファ８，９および片方向バッファ１０，１１の動作設定は変更せず、双方向バッファ８を動作状態（イネーブル）、双方向バッファ９を非動作状態（ディセーブル）とし、通常バス２０１をメモリ６へ接続、片方向バッファ１０をディセーブル、片方向バッファ１１をイネーブルとし、遅延バス２０２をメモリ７へ接続した状態を保持する。
【００４２】
（強制的系切り替えの場合）
次に、ハードウェア障害や強制リセットに代表される強制的系切り替えの場合のタイミングチャートを図４に示す。
この場合、運用中のホストユニット１は、実行中の処理に関係無く処理途中であっても、切替信号１０１によってホストユニット２に対して自系が運用できない状態となったことを通知し、正常待機状態であったホストユニット２は運用状態に遷移することで強制的に系切り替えが行われる（系切替え工程）。
【００４３】
このとき、この系切り替えに対応して共通メモリ部３の内部でもメモリ６，７の切り替えが行われる。即ち、バス制御部４は、正規な系切り替え時と同様に、切替信号１０１の変化によりホストユニットの系切り替えが発生したことを検出し、同時に共通バス１０３上の共通メモリの書き込みバスアクセスを検出すると、遅延バス２０２による予備メモリである第２メモリ部７への書き込み完了後、双方向バッファ８をディセーブル、双方向バッファ９をイネーブルへ変更し、通常バス２０１をメモリ７へ接続、片方向バッファ１０をイネーブル、片方向バッファ１１をディセーブルへ変更し、遅延バス２０２をメモリ部６へ接続することによってメモリ部６，７の切替を実行する（メモリ切替え工程）。
【００４４】
このようにして、強制的系切り替えが発生した場合、ホストユニット１，２の系切り替えと連動し、共通メモリ部３の中で不正な書き込みアクセスが入力されていない予備の第２メモリ部７へ切り替えることで、新たに運用系となったホストユニット２が不正データに書き変わってしまっている恐れのある共通メモリ部３の中の現用の第１メモリ部６を使用することを回避し、系切替時の不正データに起因した障害を未然に防止することが可能になり、信頼性と可用性の高い情報処理システムの提供ができる。
【００４５】
ここで、本第１実施形態にあっては、上述した遅延書込み工程，系切替え工程，及びメモリ切替え工程の各工程によってホストユニット切替え正常化方法が構成され、これにより、前述したホストユニット切替え時に共通メモリ部３に留められる不正データに起因したシステム障害の発生を回避することが可能となっている。
【００４６】
ここで、系切り替えにより運用系ホストユニット１が待機系ホストユニットに切替わるとき、系切り替え発生時に共通バス１０３上の書き込みバスアクセスが無かった場合は、不正データの書き込まれる恐れはないので、共通メモリ部３の第１、第２メモリ部６，７の切り替えを行なうメモリ切替工程を実行しないようにしてもよい。
【００４７】
更に、上述した遅延書込み工程、系切替え工程、及びメモリ切替え工程の各工程の処理内容の内、前述したバス切替え制御部分が処理する範囲の内容については、これをプログラム化しホストユニット切替え正常化プログラムとしてコンピュータに実行させるように構成してもよい。
【００４８】
この場合、上記ホストユニット切替え正常化プログラムとしては、下記のように特定してもよい。
即ち、本第１実施形態におけるホストユニット切替え正常化プログラムは、相互に切替え可能に構成された運用系および待機系の各ホストユニット１，２と、この各ホストユニット１，２と共通バス部３を介して接続され前記運用系ホストユニット１からの書き込みアクセスを実行する第１メモリ部６および第２メモリ部７とを備えて成る共通メモリ部３を有する冗長構成の情報処理システムにあって、前記ホストユニット１，２の切替え時に前記共通メモリ部３に留められる不正データに起因したシステム障害の発生を回避するためのものである。
【００４９】
そして、このホストユニット切替え正常化プログラムは、前記運用系ホストユニット１が動作中にあっては、前記第２メモリ部７への書き込みバスアクセスが前記第１メモリ部６における書き込みバスアクセスの実行から予め設定された遅延時間を経て当該第２メモリ部７で実行されるのを許容する遅延書き込み処理、前記運用系ホストユニット１と待機系ホストユニット２とが相互に切替えられた場合に当該切替え情報に基づいて前記共通メモリ部３の第２のメモリ部２に設定されている遅延時間の設定を切替え後の前記待機系ホストユニットに対応する予備メモリとしての前記第１のメモリ部６に切替える遅延時間切替え処理、および前記ホストユニット切替後であって前記第２メモリ部７への書き込みバスアクセスの動作完了後に、当該第２メモリ部７が現用メモリとして読み書きバスアクセスを即時に実行すると共に、前記第１メモリ部６が予備メモリとして前記予め設定された遅延時間を経て書き込みバスアクセスを実行するようにしたメモリ切替接続処理、を前記バス切替え制御部４が備えているコンピュータに実行させるように構成した点に特徴を有する。
【００５０】
また、上記プログラムとしては、系切り替えにより運用系ホストユニット１が待機系システムに切替わるとき、系切り替え発生時に共通バス１０３上の書き込みバスアクセスが無かった場合は、不正データの書き込まれる恐れはないので、共通メモリ部３の第１，第２の各メモリ部６，７の相互切り替えを行なうメモリ切替処理を実行しないように構成してもよい。
【００５１】
このように、本第１の実施形態にあっては、共通メモリ部３内に現用メモリ（第１のメモリ部６）と、一定の遅延を持って書き込む予備メモリ（第２のメモリ部７）を備えることによって、ホストユニット１，２の系切替えが発生したタイミングで書き込みが中断され、不正データに書き換えられてしまう可能性がある書き込みバスアクセスがあった場合でも、中断された書き込みバスアクセスが入力されていない予備メモリ（第２のメモリ部７）を現用メモリへ切り替えて使用することで、系切替により新たに運用系となったホストユニット２において、共通メモリ部３内の不正データに起因した障害を未然に防止することが可能になり、信頼性、可用性の高い情報処理システム、ホストユニット切替え正常化方法、およびそのプログラムを提供することができる。
【００５２】
〔第２の実施形態〕
次に、本発明の第２の実施形態を図５に基づいて説明する。
この図５は、本第２の実施形態にかかる情報報処理システムの共通メモリ部３Ｂの内部構成を示すものである。この図５が示すように、この第２の実施形態は、前述した図１における第１実施形態の遅延制御部５に遅延量設定部１２を併設した点に特徴を備えている。その他の構成およびその作用効果は、前述した第１の実施形態（図１乃至図４）と同一となっている。
【００５３】
この図５にあって、遅延量設定部１２は、運用系ホストユニット１から第２メモリ部７へ中継する遅延バス２０２の遅延量を予め設定する機能を備えており、遅延制御部５に対しては予め設定された遅延量にかかる情報を通知するように構成されている。
【００５４】
遅延量設定部１２から遅延量を通知された遅延制御部５は、当該遅延量にかかる情報に従って、共通バス１０３上で実行されるバスアクセスを遅延させ、遅延バス２０２を介して予備の第２メモリ部７へ中継し書き込みを行う。
【００５５】
このため、この第２の実施形態にあっては、遅延制御部５に対して、単位バスアクセス分にみならず、その２倍，３倍，……等のバスアクセス分を遅延量として外部から任意に設定することができ、使用状態に応じて且つリアルタイムでの可変設定が可能であることから、汎用性が高く且つ周囲環境の変化にも有効に対応することができるという利点がある。
【００５６】
即ち、本第２の実施形態では、バスアクセスが１回のバスサイクルで完了せず、連続する複数回のバスサイクルによるバスアクセスにより有効データを書き込む必要がある場合においても、その書き込みに必要な複数のバスサイクル遅延時間を確保することにより、共通メモリへ書き込むデータの有効性を保証できるので、前述した第１の実施形態にはない新たな効果を備えた冗長構成の情報処理システム、ホストユニット切替え正常化方法、およびそのプログラムを提供することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る冗長構成の情報処理システムにおける共通メモリ部の内部構成を示すブロック図である。
【図２】図１に開示した共通メモリ部を備える冗長構成の情報処理システムを全体構成を示すブロック図である。
【図３】図２に開示した第１実施形態にあって正規の系切り替え手順により同期的にホストユニットが切り替えられた場合の各部の動作を示すタイミングチャートである。
【図４】図２に開示した第１実施形態にあって強制的（非同期）にホストユニットが切り替えられた場合の各部の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係る冗長構成の情報処理システムにおける共通メモリ部の内部構成を示すブロック図である。
【図６】関連技術における冗長構成情報処理システムの一例を示すブロックである。
【図７】図６に示す冗長構成情報処理システムの動作を示すタイミングチャート図である。
【符号の説明】
【００５８】
１  運用系ホストユニット
２  待機系ホストユニット
３，３Ｂ  共通メモリ部
４  バス切替え制御部
５  遅延制御部
６  第１メモリ部（現用メモリ）
７  第２メモリ部（予備メモリ）
８，９  双方向バッファ
１０，１１  片方向バッファ
１２  遅延量設定部
３０  メモリ切替え機構
１０１，１０２  切替信号
１０３  共通バス
２０１  通常バス
２０２  遅延バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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