(57)【要約】【課題】伝送チャンネルのそれぞれにクロックを重畳した信号を送信する為に回路規模が複雑かつ大型のものになり、また消費電力も増大する。【手段】複数の入力端子と、これらの入力端子が受ける受信信号をそれぞれ保持する複数の保持回路と、複数の入力端子の一つに選択的に接続されてその一つが受ける受信信号からクロック情報を検出してクロック信号を出力する検出回路と、検出回路に接続されて内部クロック信号を発生するクロック回路とを有し、複数の保持回路はこの内部クロック信号を共通に受け、共通に同期して、おのおの対応する受信信号の保持を行う。【選択図】図１
2009188489.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力端子と、
前記複数の入力端子が受ける受信信号を保持する複数の保持回路と、
前記複数の入力端子の一つに選択的に接続され、前記入力端子の一つが受ける前記受信信号からクロック情報を検出してクロック信号を出力する検出回路と、
前記検出回路に接続され、内部クロック信号を発生するクロック回路を有し、
前記複数の保持回路は、前記内部クロック信号を共通に受けて、当該内部クロック信号に共通に同期しておのおの対応する前記受信信号の保持を行う
ことを特徴とする受信回路。
【請求項２】
前記保持回路のおのおのは、前記内部クロック信号に応答して、前記受信信号に含まれる複数のデータビットをシリアルに保持し、これら複数のデータビットをパラレルデータとして並列に出力するパラレル変換回路を有する
ことを特徴とする請求項１の受信回路。
【請求項３】
前記検出回路は、前記受信信号の一部であって他の部分とは振幅が異なる部分を検出し、これに応答して前記クロック信号を出力することを特徴とする請求項２の受信回路。
【請求項４】
前記振幅が異なる部分は、他の部分に比べて大きな振幅を有することを特徴とする請求項３の受信回路。
【請求項５】
前記振幅が異なる部分は、他の部分に比べて小さな振幅を有することを特徴とする請求項３の受信回路。
【請求項６】
前記クロック回路は、検出された前記クロック情報に応じて、相互に同じ周期で位相の異なる複数のパルス信号を発生し、前記内部クロック信号は前記複数のパルス信号を含み、前記パラレル変換回路は、前記複数のパルス信号に応じて前記受信信号のデータビットをシリアルに保持し、パラレルに出力することを特徴とする請求項３の受信回路。
【請求項７】
前記パラレル変換回路のおのおのは、前記複数のパルス信号のうちの一部を受け、これに応答して前記複数のデータビットをシリアルに保持することを特徴とする請求項６の送信回路。
【請求項８】
前記検出回路が接続されていない前記入力端子に対応する前記保持回路は、前記複数のパルス信号の内の前記一部とは異なるものに応答して、前記受信信号から内部制御信号を取り出して保持することを特徴とする請求項７の受信回路。
【請求項９】
複数の出力端子と、
クロック発生回路と、
前記クロック回路に共通に接続され、複数の信号をそれぞれ受けて保持すると共に、前記クロック回路からのクロック信号に応答して、保持した信号をそれぞれ出力する複数の保持回路と、
前記複数の保持回路に接続され、前記複数の出力端子にそれぞれ送信信号を出力する出力回路であって、前記クロック回路に同期して、前記複数の保持回路の出力の一つに選択的にクロック情報を重畳してから前記送信信号を出力する出力回路
を有することを特徴とする送信回路。
【請求項１０】
前記保持回路のおのおのは、前記クロック信号に応答して、複数のデータビットからなるパラレルデータを有する前記信号を保持し、該データビットを順次シリアルに出力するシリアル変換回路有する
ことを特徴とする請求項９の送信回路。
【請求項１１】
前記出力回路は、前記クロック情報が重畳された送信信号が出力される所定の前記出力端子に対して、前記データビットに応じて、所定の振幅を有する電気信号を前記送信信号の一部として出力すると共に、前記クロック情報に応じて、前記所定の振幅とは異なる振幅を有する電気信号を、前記送信信号の他の一部として出力する
ことを特徴とする請求項１０の送信回路。
【請求項１２】
前記クロック情報を表す電気信号の振幅は、前記データビットを表す電気信号の振幅よりも大きい
ことを特徴とする請求項１１の送信回路。
【請求項１３】
前記クロック情報を表す電気信号の振幅は、前記データビットを表す電気信号の振幅よりも小さい
ことを特徴とする請求項１１の送信回路。
【請求項１４】
前記クロック発生回路は、基準クロック信号を受けて、相互に同じ周期で位相の異なる複数のパルス信号を発生し、前記クロック信号は前記パルス信号を含み、前記シリアル変換回路は、前記パルス信号に応答して前記複数のデータビットをシリアルに出力することを特徴とする請求項１０の送信回路。
【請求項１５】
前記シリアル変換回路のおのおのは、前記複数のパルス信号のうちの一部を受け、これに応答して前記複数のデータビットをシリアルに出力し、前記出力回路は、前記パルス信号のうちの他の一つを受け、これに応答して、前記シリアル変換回路の内の所定のものの出力に前記クロック情報の重畳を行うことを特徴とする請求項１４の送信回路。
【請求項１６】
前記クロック情報が重畳される所定のもの以外の前記シリアル変換回路は、前記パルス信号の内の前記他の一つに応答して、内部制御信号を出力する
ことを特徴とする請求項１５の送信回路。
【請求項１７】
前記パラレルデータは、画像情報を含むことを特徴とする請求項１５の送信回路。
【請求項１８】
クロック発生回路と、
前記クロック発生回路に共通に接続されて複数の送信信号を相互に同期して出力する複数の出力回路と、
前記複数の出力回路の内の一の出力回路に接続されて、該出力回路からの送信信号にクロック情報を重畳する制御回路と、
前記複数の出力回路の前記送信信号を受ける複数の伝送線と、
前記複数の伝送線に接続されてその上の複数の信号をそれぞれ受ける複数の入力回路と、
前記複数の入力回路の内の一の入力回路に接続されて、前記一の入力回路で受信した信号に応じてクロック情報を検出し、内部クロック信号を出力するクロック回路を有し、
前記複数の入力回路は、前記内部クロック信号に共通に同期して、前記伝送線路上の信号を取り込んで保持することを特徴とする送受信回路。
【請求項１９】
前記複数の出力回路の内、前記一の出力回路の他の出力回路にそれぞれ接続された、他の複数の制御回路を有し、前記他の複数の制御回路は、前記他の出力回路のそれぞれからの送信信号に、前記クロック情報を重畳する
ことを特徴とする請求項１８の送受信回路。
【請求項２０】
前記送信信号は、複数のデータビットを有し、前記クロック情報は、前記複数のデータビット毎に重畳されている
ことを特徴とする請求項１８の送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路及び受信回路に関し、特に、複数チャンネルの信号を送受信する送信回路及び受信回路に関する。
【背景技術】
【０００２】
複数チャンネルの信号を送受信する従来の送受信回路は、例えば特許文献１にその概略図が示されている。特許文献１においては、送受信を行なう双方の地点にそれぞれ設けられるチップ６に、伝送チャンネル毎に対応する複数の入力回路２と複数の出力回路７とが備えられている。各チップ６の内部では、複数の入力回路２及び複数の出力回路７は、共通のＰＬＬ回路５からクロックの供給を受ける。出力回路７はそれぞれ、このクロックを所定のデータに重畳して、いわゆるエンべデッド・クロックとした上で、対応する各伝送チャンネルに送出する。これを受け取る受信側のチップ６では、複数の受信回路２が、それぞれ対応する伝送チャンネルからこのエンベデッド・クロックを含む送信信号を受け取り、位相比較器１１によってクロックを検出する。受信回路２の各々においては、ＰＬＬ５からの４相クロックを適宜混合して、任意の位相のクロックを生成することができるように構成されており、位相比較器１１の出力に応じてこの位相を決定して任意の内部クロックを発生し、この内部クロックによって、受信した信号のサンプリングを行なっている。
【特許文献１】特開２００６−３３９８５８
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明者の検討によれば、上述の特許文献１の送受信回路においては、伝送チャンネルのそれぞれにクロックを重畳した信号を送信し、伝送チャンネル毎にそれぞれのクロックを検出してデータ信号をサンプリングしているため、回路規模が複雑かつ大型のものになり、また消費電力も増大するという問題がある。
【課題を解決するための手段】
【０００４】
この問題を解決する為に、本願請求項1の受信回路の構成においては、複数の入力端子と、これらの入力端子が受ける受信信号をそれぞれ保持する複数の保持回路と、複数の入力端子の一つに選択的に接続されてその一つが受ける受信信号からクロック情報を検出してクロック信号を出力する検出回路と、検出回路に接続されて内部クロック信号を発生するクロック回路とを有し、複数の保持回路はこの内部クロック信号を共通に受け、共通に同期して、おのおの対応する受信信号の保持を行う構成とした。
このように構成すれば、複数チャンネルの信号を受信する場合に、そのうちの一つのチャンネルからクロック情報を検出して内部クロックを発生し、この内部クロックに共通に同期してそのチャンネル及び他のチャンネルの受信信号の保持を行なうため、受信回路の構成を簡略化することができる。
【０００５】
また、本願請求項９の送信回路の構成においては、複数の出力端子と、クロック発生回路と、クロック回路に共通に接続され、複数の信号をそれぞれ受けて保持すると共に、クロック回路からのクロック信号に応答して、保持した信号をそれぞれ出力する複数の保持回路と、複数の保持回路に接続され、複数の出力端子にそれぞれ送信信号を出力する出力回路であって、クロック回路に同期して、複数の保持回路の出力の一つに選択的にクロック情報を重畳してから送信信号を出力する構成とした。
このように構成すれば、複数チャンネルの信号を送信する場合に、そのうちの一つのチャンネルに選択的にクロック情報を重畳して送信するため、送信回路の構成を簡略化することができる。
【０００６】
さらに、本願請求項１８の送受信回路においては、クロック発生回路と、クロック発生回路に共通に接続されて複数の送信信号を相互に同期して出力する複数の出力回路と、複数の出力回路の内の一の出力回路に接続されて、該出力回路からの送信信号にクロック情報を重畳する制御回路と、複数の出力回路の前記送信信号を受ける複数の伝送線と、複数の伝送線に接続されて複数の信号をそれぞれ受ける複数の入力回路と、複数の入力回路の内の一の入力回路に接続されて受信した信号に応じてクロック情報を検出し、内部クロック信号を出力するクロック回路とを有し、複数の入力回路は、前記内部クロック信号に共通に同期して、前記伝送線路上の信号を取り込んで保持する構成とした。
このように構成すると、複数チャンネルの信号を送信する場合に、そのうちの一つのチャンネルに選択的にクロック情報を重畳して送信し、受信する際に、その一つのチャンネルからクロック情報を検出して内部クロックを発生し、この内部クロックに共通に同期してそのチャンネル及び他のチャンネルの受信信号の保持を行なうため、送受信回路の構成を簡略化することができる。
【発明の効果】
【０００７】
本発明によれば、複数チャンネルの信号をクロック情報とともに送受信する場合に、送信回路及び受信回路の構成を簡略なものとすることができる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照しつつ、具体的な実施形態の例を説明する。以下の説明は、いずれも一例であって、本願発明を限定するものではなく、また当業者であれば、本願発明の範囲内において適宜変更乃至追加した態様にて理解し実施することが可能である。
【０００９】
第１の実施態様
図１は、本実施態様の全体概略図であり、画像表示装置１に対して画像データに応じた駆動信号６を与える複数の駆動回路３が設けられている。この駆動信号６によって、画像表示装置のそれぞれの画素の明るさ、即ちいわゆるグレイスケールが指定されて、画像が表示される。画像表示装置１の他の辺には、垂直方向の画素の選択を指示する走査制御回路４が設けられる。駆動回路３に対しては、このグレイスケールを指示するデータ信号が、伝送路５を介して、画像処理回路２から与えられる。伝送路５はまた、駆動信号６の極性を指定する極性反転信号等の、駆動回路３に対する制御信号の伝送のためにも用いられる。表示装置１に対して駆動回路３が相対的に小さい場合には、駆動回路３は複数個設けられ、その各々に対して、画像処理回路２との間に、伝送路５−１、５−２等が形成される。表示装置が大型の場合や高精細の場合は、伝送すべきデータ量も多くなるため、伝送路５−１等は、多チャンネル構成、例えば２チャンネル構成とされ、一つのチャンネルが画像表示装置１内の画素の配列の内、偶数番目の画素に対応し、他の一つのチャンネルが奇数番目の画素に対応して、それぞれの画素のためのグレイスケールを指示するデータを伝送するために用いられる。
【００１０】
図２は、画像処理回路２の構成図である。画像処理回路２には、伝送路５−１、５−２、５−ｎ等に対応して、送信回路１０−１、１０−２、１０−ｎ等が備えられており、図２ではそのうちの一つの送信回路１０−１が図示されている。一つの伝送路５−１は複数チャンネルで構成され、図２では２チャンネル構成の場合を示しており、各チャンネルはさらに正相及び逆相の相補信号を含む構成となっている。従って、伝送路５−１は、チャンネルＡの正相及び逆相信号線ＴＸＡＰ及びＴＸＡＮと、チャンネルＢ正相及び逆相信号線ＴＸＢＰ及びＴＸＢＮを含む。送信回路１０−１は、画像処理回路２内の図示しないクロック源からクロック１１を受けるクロック発生回路１５を有する。クロック発生回路１５は例えばＰＬＬとして構成し、その出力であるクロック信号２３は、単一のクロック信号として構成してもよいし、位相や周期の異なる複数のクロック信号の組として構成してもよい。図２では後者の場合を示している。また、クロック発生回路１５は、送信回路１０−１、１０−２等がそれぞれ有してもよいし、複数の送信回路で、図２に示している一つのクロック回路１５に共通に接続してクロック信号２３の供給を受けても良い。このクロック信号２３は、保持回路１６及び１７に供給される。保持回路１６及び１７は、画像処理回路２内の図示しない処理部から、画像情報を現すグレイスケールデータを受け取る。この画像情報は、偶数番目の画素のグレイスケールを現す信号と、奇数番目の画素のものとに分けて扱われ、図２では、保持回路１６が奇数番目の画素に対応するグレイスケール信号１２を、保持回路１７が偶数番目の画素に対応するグレイスケール信号１３をそれぞれ受け取る構成を示している。保持回路１７にはまた、画素に与える電圧の極性反転のタイミングを指示する極性反転信号等の各種の制御信号１４も供給されている。これらのグレイスケール信号１２、１３や制御信号１４が、画像処理回路２内でパラレルデータとして処理されている場合には、保持回路１６、１７はパラレル・シリアル変換回路として構成され、これらのデータないし信号をパラレルに受け取り、シリアルに変換して、保持回路１６はシリアル出力信号２１を、保持回路１７はシリアル出力信号２２をそれぞれ出力する。保持回路１６はさらに、クロック情報を表すクロック信号２０も出力する。グレイスケール信号１２、１３や制御信号１４等の送信すべき信号がシリアルに与えられる場合には、保持回路１６、１７はラッチ回路として構成することもできる。送信回路１０−１はさらに出力回路２９を有し、出力回路２９は、保持回路１６、１７の出力にそれぞれ接続された出力バッファ１８及び１９を有する。出力バッファ１８、１９の出力は、送信回路１０−１の出力端子２８−１及び２８−２に接続される。出力端子２８−１は、相補信号線に対応した相補的な２つの端子で構成されるが、電気的には相補的であっても伝送するデータは同一であるため、その二つの端子をあわせて、一個の出力端子２８−１と呼ぶこととする。出力端子２８−２も同様である。出力バッファ１８は、クロック信号２０を受ける増幅回路３１と、保持回路の出力信号２１を受ける増幅回路と、これらの増幅回路の出力を加算する加算器３４を有し、加算器３４の出力は、送信回路１０−１の出力端子２８−２に接続される。出力バッファ１９は、保持回路１７の出力信号２２を受ける増幅回路３３を有し、増幅回路３３の出力は送信回路１０−１の出力端子２８−１に接続される。
【００１１】
クロック発生回路１５は、その詳細図を図３に示すように、位相比較器５１と、チャージポンプ５２と、フィルター回路５３と、電圧制御発振器５４とを含む。電圧制御発振器５４は、奇数個のインバータ５５からなるリング状発振回路を構成しており、インバータ５５に与えられる電源電圧によって発振周波数を変化させつつ、クロック信号２３のうちのシリアルクロック信号ＣＬＫｓを発生する。クロック発生回路１５はクロック１１をそのままクロック信号２３のうちのパラレルクロック信号ＣＬＫｐとして出力する。
【００１２】
図４は保持回路１６の詳細構成を示し、シリアルクック信号ＣＬＫｓを受けるカウンター回路４１と、それに接続されるマルチプレクサ回路４２を含んでいる。マルチプレクサ回路４２は、パラレルクロック信号ＣＬＫｐと、グレイスケール信号１２を受け、上述したクロック信号２０とシリアル出力信号２１を出力する。
【００１３】
図５は同様に保持回路１７の詳細構成を示している。図５のクロック発生回路１５は、図４に示したものと同じものを便宜上描いたものであり、保持回路１６と１７とは、同じクロック発生回路１５から共通にクロック信号の供給を受けている。保持回路１７は、シリアルクック信号ＣＬＫｓを受けるカウンター回路４１と、それに接続されるマルチプレクサ回路７２を含んでいる。マルチプレクサ回路７２は、パラレルクロック信号ＣＬＫｐと、制御信号１４と、グレイスケール信号１３を受け、上述したシリアル出力信号２２を出力する。
【００１４】
以下、信号波形のタイミングチャートである図６を参照しつつ、送信回路１０−１の動作を説明する。クロック発生回路１５において、図３に示したように、電圧制御発振器５４は、チャージポンプ５２から供給される電圧を電源として動作し、その電圧に応じた周波数の発振出力であるシリアルクロック信号ＣＬＫsを発生する。このシリアルクロック信号ＣＬＫｓは、クロック１１の周波数に比べて、おおよそ所定倍の、例えばｎ倍（ｎは自然数）の周波数を有するように構成されている。図６に示すように、クロック１１の周期をＴをすればシリアルクロックＣＬＫｓの周期はＴ／ｎである。位相比較器５１は、基準となる上述のクロック１１と、電圧制御発振器５４の出力であるシリアルクロックＣＬＫｓとを比較し、その位相のずれに応じて、例えば後者の位相が時間的に進んでいる場合には、出力信号ＵＰの電位レベルを下げ、ＤＮの電位レベルを上げる。これに応じてチャージポンプ回路５２は、電流源５６から出力節点５９に流れる電流を減少させ又は遮断し、あるいは出力節点５９から電流源５７によって引き抜かれる電流を増加させて出力電位を低下させる。この出力電位は、抵抗素子と容量素子とからなるフィルター回路５３にてノイズの除去を行なった上で、電圧制御発振器５４に供給され、各インバータ５５の反転速度を低下させることによって、電圧制御発振器の出力の位相を遅らせるように作用する。位相のずれの前後関係が逆になった場合も同様である。これによりクロック発生回路１５においては、クロック１１に同期し、そのｎ倍の周波数の発振出力であるシリアルクロック信号ＣＬＫｓを生ずる。また、クロック発生回路１５は、クロック１１を、パラレルクロックＣＬＫｐとして出力する。
【００１５】
これらのシリアルクロックＣＬＫｓ及びパラレルクロックＣＬＫｐは、図４に示すように、保持回路１６内のカウンタ回路４１に供給される。カウンタ回路４１は、シリアルクロックＣＬＫｓを受けて、その各周期に対応して、ｎ個の出力信号Ｑ１ないしＱｎの一つを活性化して出力し、その後繰り返して出力信号Ｑ１からＱｎを出力する。各出力信号Ｑ１ないしＱｎは、従って、それぞれがシリアルクロックＣＬＫｓの周期であるＴ／ｎに相当するパルス幅を有し、シリアルクロックＣＬＫｓの周期のｎ倍であるＴを周期とする波形を有する。そして、これらｎ個の出力信号Ｑ１からＱｎは、相互には位相がずれて重なり合わないように構成される。図６では便宜上、これらｎ個の出力信号Ｑ１ないしＱｎを重ねあわせて一行に表している。
【００１６】
マルチプレクサ回路４２は、これらの出力信号Ｑ１ないしＱｎを受けると共に、さらにｎ個の入力信号Ｄ１ないしＤｎを受ける。入力信号Ｄ１はパラレルクロックＣＬＫｐであり、入力信号Ｄ２ないしＤｎは、伝送すべきグレイスケールデータ等のパラレルデータである。なお図４には示さないが、画像処理回路２の処理能力や、信号線の帯域等を考慮して余裕があるならば、極性反転信号や各種の表示同期用の信号などの制御信号も、パラレルデータであるこれら入力信号Ｄ２ないしＤｎのいずれかとして、例えばＤ２ないし４として、加えるように構成してもよい。これら入力信号Ｄ１ないしＤｎは、パラレルクロックＣＬＫｐに同期してマルチプレクサ回路４２に一括して取り込まれ、その後、カウンタ回路の出力信号Ｑ１ないしＱｎにそれぞれ対応して、順次に選択され、共通の出力端子に送り出されることによって、図６に破線矢印で示すように、シリアルデータに変換され、これが出力信号２１として出力される。なお、入力信号Ｄ１としてパラレルクロックＣＬＫｐを入力して、図６に示すように、シリアルデータに変換された出力信号２１のデータビットのうち、カウンタ出力信号Ｑ１で指示される位置にあるデータが、パラレルクロック信号ＣＬＫｐであるようにしたが、これは、次段の出力バッファ１８にて、クロック信号２０を重畳する際に、時間軸上で同じ位置にあるデータビットは失われてしまうため、その位置に、本来伝送すべきグレイスケールデータなどのデータビットが入力されることが無いようにするためである。従って、Ｄ１に伝送すべき情報が含まれないようにすればよく、必ずしもパラレルクロックＣＬＫｐを入力信号Ｄ１とする必要は無い。マルチプレクサ回路４２はさらに、カウンタ回路の出力信号Ｑ１に相当する信号を、クロック信号２０として出力する。
【００１７】
なお、以上の例では、伝送信号のｎビットごとに１ビットの割合で、クロック情報を表すデータを重畳したが、このような伝送信号のまとまりとしては、例えば、表示装置の画素一つ分に対応する、グレイスケールデータ信号や各種制御信号などの伝送すべきデータを当てることができる。または、一画素に対応するこれらのデータに対して、クロックを２回の割合で重畳しても良い。または、信号線路の帯域に十分余裕があるならば、伝送すべきデータの１ビットごとにクロックを１ビット重畳してもよい。
【００１８】
一方、シリアルクロックＣＬＫｓ及びパラレルクロックＣＬＫｐは、図５に示すように、保持回路１７内のカウンタ回路７１にも供給される。カウンタ回路７１は、カウンタ回路４１と同様の動作により、出力信号Ｑ１ないしＱｎを発生する。カウンタ回路７１の出力信号Ｑ１ないしＱｎの波形は、カウンタ回路４１の出力信号Ｑ１ないしＱｎの波形と同様である。
【００１９】
マルチプレクサ回路７２は、これらの出力信号Ｑ１ないしＱｎを受けると共に、ｎ個の入力信号Ｄ１ないしＤｎを受けるが、マルチプレクサ回路４２と異なり、図５に示すように、入力信号Ｄ１としては、制御信号１４が入力される。しかし、グレイスケールデータ信号の一部を入力信号Ｄ１としてもよい。あるいは、極性反転信号や、表示画像の同期信号等の複数の制御信号１４を、入力信号Ｄ１ないしＤｎのいずれかとして、例えば入力信号Ｄ１ないしＤ４として、供給しても良い。また、マルチプレクサ回路４２は、カウンタ回路の出力信号Ｑ１に相当する信号を、クロック信号２０として出力するが、マルチプレクサ回路７２はそのようなクロックを出力しない。その他の構成及び動作は、マルチプレクサ回路４２と同様であり、マルチプレクサ７２の入出力信号に関するタイミングチャートは図示しないが、図６に示したマルチプレクサ４２に関する信号波形とほぼ同じであり、異なる点は、入力信号Ｄ１がパラレルクロック信号ＣＬＫｐの代わりに、制御信号１４となる点、および、クロック信号２０に相当する出力が無い点である。
【００２０】
図２に示すように、保持回路１６のシリアル出力信号２１とクロック信号２０とは、出力バッファ１８の駆動回路３１と３２とに、それぞれ与えられ、所定の増幅ないしインピーダンス変換を施されて、相補信号として出力される。このとき、駆動回路３２は、駆動回路３１とは異なる振幅の出力を生じるように構成されており、たとえば駆動回路３２が出力する信号電圧の振幅のほうが、駆動回路３１よりも大きくなるように構成されている。しかし、駆動回路３２の出力の振幅のほうが、駆動回路３１よりも小さくなるように構成してもよい。具体的には例えば、駆動回路３２に供給する電源電位と、駆動回路３１に供給する電源電位とを異ならせて、前者のほうを大きく、または小さくすることで、そのように構成し、動作させることができる。加算器３４は、駆動回路３１及び３２からの出力信号を加算することによって、駆動回路３１にて適宜増幅された後の保持回路１６からの出力信号２１に対して、クロック信号２０を重畳した上で、これを出力端子２８−２及び信号線ＴＸＡＰ及びＴＸＡＮ上に伝送信号として出力する。加算器３４は、複数の出力バッファ１８、１９のうち、出力バッファ１８に選択的に設けられている為に、例えば、駆動回路３１及び３２の出力である相補信号の同極性のもの同士を、単に結線することによっても構成でき、クロック信号を重畳するための回路構成は極めて簡易なものとなる。なおこの場合は、駆動回路３１は出力信号を出力しない期間はハイインピーダンス状態に保たれ、駆動回路３２はクロック信号を出力しない期間はハイインピーダンス状態に保たれる。または、加算器３４を、図示しない制御回路によって制御することにより、駆動回路３１と３２とをクロック信号２０に応答して切り替えて、出力端子２８−２に選択的に接続する構成としても良い。この場合にも、制御のための回路や、駆動回路の切り替えのためのスイッチ回路等の制御手段は、出力バッファ１８に選択的に設ければよいから、クロック信号を重畳するための回路は小さなものでよい。またこの場合には上記のハイインピーダンス状態にすることは必ずしも必要ではない。
【００２１】
一方、保持回路１７のシリアル出力信号２２は、出力バッファ１９の駆動回路３３に与えられ、所定の増幅ないしインピーダンス変換を施されて、相補信号として出力端子２８−１に出力され、伝送信号として信号線ＴＸＢＰ及びＴＸＢＮ上を伝送される。この信号線ＴＸＢＰ及びＴＸＢＮ上の伝送信号は、クロック情報を重畳されていないが、保持回路１６及び１７が共通のクロック発生回路１５からクロック信号２３の供給を受けて相互に同期しているため、信号線ＴＸＡＰ及びＴＸＡＮ上の伝送信号とほぼ同期を保つことができる。
【００２２】
図７Ａは、信号線ＴＸＡＰ及びＴＸＡＮならびに信号線ＴＸＢＰ及びＴＸＢＮ上の伝送信号のデータ配列を示す模式図である。ここでは、信号線ＴＸＡＰ及びＴＸＡＮ上の信号は、表示画面内の奇数番目の画素ひとつに対応するデータに対して、クロック信号を２回重畳する構成とし、かつ、伝送するデータとして、グレイスケールデータ信号１２に加えて、極性反転等の制御信号１４まで含んでいる例を示している。重畳したクロック信号２０は伝送データとは振幅が異なるため、その直後には信号線の電位が不安定になる恐れがあるので、重畳したクロックの直後には、データを伝送せず擬似的な信号を発生するように構成しても良いが、図７Ａでは、制御信号１４をクロックの直後に配置した場合を示している。信号線ＴＸＢＰ及びＴＸＢＮ上の信号については、表示画面内の偶数番目の画素ひとつに対応するデータを伝送しつつ、クロック信号は重畳されていない。また、伝送するデータとしては、グレイスケールデータ信号１３に加えて、極性反転等の制御信号１４まで含んでいる例を示している。データ配列内での制御信号１４の位置は、信号線ＴＸＡＰ及びＴＸＡＮ上のクロック信号の位置と同じかその直後の位置としている。これは、制御信号の位置をチャンネル間で一致させることで、送受信側共に、内部的な信号処理の効率を上げるためである。図７Ｂは信号線ＴＸＡＰ等の詳細な波形図である。時間軸上で信号Ｄ１が位置すべきところに、クロックが重畳されており、図では重畳されたクロックが伝送データよりも振幅が大きい場合を示している。またクロックの直後にも、信号Ｄ２に相当するデータを伝送する場合を示している。また、重畳するクロックは、その直前のデータビットの極性と同じ極性で絶対値が大きな信号となるように構成すれば、信号線の電位が急激に大きく変化することを防止でき、ノイズを低減することもできる。
【００２３】
次に、これらの信号線ＴＸＡＰ及びＴＸＡＮならびに信号線ＴＸＢＰ及びＴＸＢＮ上を伝送される伝送信号を受信する構成を説明する。以下では、信号線ＴＸＡＰ及びＴＸＡＮならびに信号線ＴＸＢＰ及びＴＸＢＮのそれぞれの受信側での呼称として、それぞれ、ＲＸＡＰ、ＲＸＡＮ、ＲＸＢＰ、ＲＸＢＮと称することとする。なお、信号線ＴＸＡＰ及びＴＸＡＮを有する伝送線路と、信号線ＴＸＢＰ及びＴＸＢＮを有する伝送線路とは、相互に近接して配置され、その遅延時間の差は送信するデータ信号のパルス幅よりも小さいことが望ましいが、例えば画像処理回路から表示装置駆動回路に対して、偶数番目の画素のためのデータと、奇数番目の画素のためのデータを伝送する場合のように、相互に関連するデータ信号を伝送する場合は両伝送路は近接して配置されて通常この要請は満たされている。図８は駆動回路３の構成図である。駆動回路３は複数個設けられており、それぞれが伝送路５−１、５−２、５−ｎ等のいずれかに対応して、受信回路８０−１、８０−２、８０−ｎ等のいずれかを有している。図８は、たとえば伝送路５−１に対応する駆動回路３を示しており、受信回路８０−１を有している。受信回路８０−１は、その入力端子９２−１及び９２−２において、伝送路５−１の信号線ＲＸＡＰ及びＲＸＡＮならびに信号線ＲＸＢＰ及びＲＸＢＮに接続されている。入力端子９２−１は、相補信号線に対応した相補的な２つの端子で構成されるが、電気的には相補的であっても受信するデータは同一であるため、その二つの端子をあわせて、一個の入力端子９２−１と呼ぶこととする。入力端子９２−２も同様である。受信回路８０−１は、入力端子９２−１に接続された受信バッファ９０と、入力端子９２−２に接続された受信バッファ８２と、受信バッファ８２に接続された基準電位発生回路８１と、クロック発生回路８７と、受信したデータを保持する保持回路８８及び８９を有する。受信バッファ９０は、入力端子９２−１に接続されている信号線ＲＸＢＰとＲＸＢＮとを比較して内部データ信号として出力する増幅器８６を有する。受信バッファ８２は、信号線ＲＸＡＰとＲＸＡＮとを比較して内部データ信号として出力する増幅器８５と、信号線ＲＸＡＰとＲＸＡＮとからクロック情報を抽出する検出回路９５を有する。検出回路９５は、信号線ＲＸＡＰとＲＸＡＮの電位をそれぞれ検出する増幅器８３、８４と、それらの出力に接続された論理和回路９４を有する。
【００２４】
図９は、クロック発生回路８７と保持回路８８とをより詳細に示す構成図である。クロック発生回路８７は、検出回路９５から出力されたクロック信号ＣＬＫを受けて、内部クロック信号ＣＫ１、ＣＫ２、ＣＫｎ等を発生する。これら内部クロック信号は、保持回路８８に供給される。保持回路８８は複数の例えばｎ個のフリップフロップ回路９３を有する。各フリップフロップ回路９３はデータ入力端子Ｄと、クロック入力端子ＣＫと、データ出力端子Ｑを有し、増幅器８５の出力を共通に受け、また、クロック発生回路８７からの複数の内部クロック信号の所定のものを各々受け取り、出力信号Ｄ１、Ｄ２、Ｄｎ等を発生する。
【００２５】
図１０はクロック発生回路８７の詳細図であり、ＤＬＬとして構成される例を示している。検出回路９５からのクロック信号ＣＬＫをこの図ではＣＬＫ＿ＲＥＦと表記している。クロック発生回路８７は位相比較器１０１と、チャージポンプ１０２と、フィルター回路１０３と、複数の遅延回路１０５からなる電圧制御遅延回路１０４を有する。遅延回路１０５はそれぞれがＴ／ｎの遅延時間を有するものである。
【００２６】
次に、受信回路８０−１の動作について、図１１のタイミングチャートを参照しつつ説明する。基準電位発生回路８１は、信号線ＲＸＡＰ，ＲＸＡＮ上でグレイスケールデータ等のデータ信号が取る電位よりも高く、重畳されているクロックの電位レベルよりは低い基準電位ＶＲＥＦＨ、ＶＲＥＦＬを発生し、それぞれ僧服器８３、８４に供給する。重畳されているクロックが信号線ＲＸＡＰで高電位、ＲＸＡＮでその逆相の電位をとる場合は、増幅回路８３の２つの入力のうち、信号線ＲＸＡＰに接続されている正入力端子が、基準電位発生回路８１に接続されている負入力端子よりも高い関係になり、その結果、増幅回路８３の出力が高電位となる。逆に、重畳されているクロックが信号線ＲＸＡＰで低電位、ＲＸＡＮでその逆相の高電位をとる場合は、増幅回路８４の２つの入力のうち、信号線ＲＸＡＮに接続されている正入力端子が、基準電位発生回路８１に接続されている負入力端子よりも高い関係になり、その結果、増幅回路８４の出力が高電位となる。これら増幅回路８３、８４の出力は論理和歌色９４に出力されているので、クロックが重畳されているときには、それが正相か逆相かにかかわらず、検出回路９５にて検出され、論理和回路９４から、クロック信号ＣＬＫが出力される。その波形は図１１に示されている。
【００２７】
送信回路に関連して説明したように、伝送信号線ＲＸＡＰ等の上でクロック信号を重畳する場合の電位レベルは、グレイスケールデータ信号や制御信号などのデータ信号の電位と比べて、より小さいものにすることも可能である。その場合、受信回路の側では、図８の基準電位発生回路８１及び検出回路９５に変えて他の基準電位発生回路及び検出回路を設けて、重畳したクロック信号の電位より低い基準電位Ｖ１と、クロック信号の電位より高くかつデータ信号の電位より低い基準電位Ｖ２を設けて、検出回路内の一つの増幅回路にて、信号線ＲＸＡＰの電位がＶ１より高いことを検出し、他の増幅回路にて信号線ＲＸＡＰの電位がＶ２より低いことを検出して、両検出結果の論理積をとって、これをクロック信号とすればよい。クロックの電位が正相の場合と逆相の場合とに対応するために、同様の構成を信号線ＲＸＡＮにも備えればよい。
【００２８】
このクロック信号ＣＬＫは、クロック発生回路８７に入力され、図１０ではＣＬＫ＿ＲＥＦと呼称されている。クロック発生回路８７においては、このクロック信号ＣＬＫ＿ＲＥＦが、複数の遅延回路１０５によって段階的に遅延されつつ、各段階でそれぞれ出力されて、それぞれ別個の内部クロック信号ＣＫ１、ＣＫ２、ＣＫｎ等が発生される。位相比較器１０１は、内部クロック信号ＣＫｎとクロック信号ＣＫＬ＿ＲＥＦとの位相を比較して、例えば内部クロック信号ＣＫｎの位相が時間的に早いならば、その出力信号ＵＰの電位レベルを下げ、ＤＮの電位レベルを上げる。これに応じてチャージポンプ回路１０２は、電流源１０６から出力節点１０８に流れる電流を減少させ又は遮断し、あるいは出力節点１０８から電流源１０７によって引き抜かれる電流を増加させて出力電位を低下させる。この出力電位は、フィルター回路１０３にてノイズの除去を行なった上で、遅延回路１０５に供給され、その信号伝達速度を低下させることによって、出力である各内部クロック信号ＣＫ１、ＣＫｎ等の位相を遅らせるように作用する。位相のずれの前後関係が逆になった場合も同様である。これによりクロック発生回路８７においては、クロック信号ＣＬＫ＿ＲＥＦに同期し、それを基準として所定の遅延を持たせた内部クロック信号を発生することができる。これら内部クロック信号ＣＫ１、ＣＫｎ等は、クロック信号ＣＬＫ＿ＲＥＦを基準として、これを順次Ｔ／ｎの整数倍だけ遅延させたパルス信号の組を形成しており、その様子は図１１に示されている。
【００２９】
一方、図８に示す増幅回路８５は、入力端子９２−２の電位を検出して、信号線ＲＸＡＰ，ＲＸＡＮ上のデータを検出して、内部データ信号ｄａｔａを発生し、保持回路８８に供給する。保持回路８８は、図９に示すように、これらの内部データ信号ｄａｔａを共通にｎ個のフリップフロップ回路９３に供給しつつ、各フリップフロップ回路９３には、それぞれ異なる内部クロック信号ＣＫ１，ＣＫｎ等を与える。これにより、入力端子９２−２においてシリアルに受信した受信信号は、内部データとして、ｎ個のフリップフロップ回路９３にそれぞれ格納され、図９及び図１１に示すようにそれぞれ出力信号Ｄ１、Ｄｎ等としてパラレルに出力される。但し、出力信号Ｄ１は、伝送信号線ＲＸＡＰ等上で重畳されていたクロック自体をデータのようにみなして取り込んだものであり、本来伝送すべき論理的なデータではないので、駆動回路３におけるその後の信号処理においては、これをクロック信号として扱ってもよいし、先の内部クロック信号のいずれか、例えばＣＫｎを、その後の信号処理における内部クロックとして出力してもよい。図８では、このように適宜選ばれた内部クロック信号を出力クロック信号Ｃｌｏｃｋとして示している。よって、この場合、伝送されたデータ信号に対するシリアル・パラレル変換回路は、内部クロック信号ＣＫ１ないしＣＫｎに対応しているフリップフロップ回路９３である。なお、保持回路から上記のようにパラレルに出力される出力信号Ｄ２、Ｄｎ等は、送信回路１０−１の保持回路１６でパラレル・シリアル変換された入力信号Ｄ２、Ｄｎ等を再びパラレル形式に戻したものであり、具体的には例えば表示画素のグレイスケールデータである。図８、９でも、パラレル出力はグレイスケールデータ信号である場合を図示している。しかし、送信回路に関連して説明したように、処理回路や伝送線に余裕があれば、極性反転信号や画像同期信号等の制御信号をもこれらパラレルデータＤ２、Ｄｎ等の中に含めてよい。
【００３０】
図８の増幅回路８６は、入力端子９２−１の電位を検出して、信号線ＲＸBＰ，ＲＸBＮ上のデータを検出して、内部データ信号ｄａｔａを発生し、保持回路８９に供給する。保持回路８９は、保持回路８８と同様の構成であり、クロック発生回路８７に共通に接続されて、同じ内部クロック信号ＣＫ１，ＣＫｎ等を供給される。保持回路８９においては、図９に示すように、これらの内部データ信号ｄａｔａは共通にｎ個のフリップフロップ回路９３に供給され、各フリップフロップ回路９３には、それぞれ異なる内部クロック信号ＣＫ１，ＣＫｎ等が与えられる。入力端子９２−１においてシリアルに受信した受信信号は、内部データとして、ｎ個のフリップフロップ回路９３にそれぞれ格納され、図９及び図１１に示すようにそれぞれ出力信号Ｄ１、Ｄｎ等としてパラレルに出力される。但し、出力信号Ｄ１は、保持回路８８と異なり、伝送信号線ＲＸＡＰ等上でクロックが重畳されていたときに、ＲＸＢＰ等上を伝送されてきた制御信号であり、駆動回路３におけるその後の信号処理において、グレイスケールデータ信号であるＤ２ないしＤｎと同様に用いられるものであるから、制御信号として出力される。図８ではこのことを特にＣｏｎｔｒｏｌ  ｄａｔａとして表記している。即ち、この場合は、内部クロック信号ＣＫ１も含めて、核フリップフロップ回路９３がシリアル・パラレル変換回路を構成する。なお、保持回路から上記のようにパラレルに出力される出力信号Ｄ１、Ｄｎ等は、送信回路１０−１の保持回路１７でパラレル・シリアル変換された入力信号Ｄ１、Ｄｎ等を再びパラレル形式に戻したものであり、送信回路に関連して説明したように、処理回路や伝送線に余裕があれば、Ｄ１以外の、Ｄ２ないしＤｎのいずれかの信号として、極性反転信号や画像同期信号等の制御信号をも含めてよい。
【００３１】
この受信回路においては、以上のように、伝送信号線上で重畳されたクロックの検出を、一つの入力端子９２−２において行い、これによって得られたクロック信号９４及びこれに基づく内部クロック信号ＣＫ１、ＣＫｎを、他の入力端子９２−１における入力信号の保持及びシリアルパラレル変換に共通に用いることができるので、受信回路の構成を簡略化及び小型化することができる。またこれにより受信回路における消費電力を削減することができる。したがって、この受信回路を携帯型の表示装置端末に用いた場合には、小型化及び省電力化を果たすことができる点で特に有用である。また、説明したように、送信回路においても同様に小型化及び省電力化を実現することができるから、送受信側共に携帯型の端末に搭載される場合には特に効果が大きい。
【００３２】
第２の実施形態
図１２は第２の実施形態における送信回路２１０−１の構成を示している。図２と同じ構成を有する部分には同じ参照記号を付して説明を省略する。送信回路２１０−１においては、図２の場合と異なり、伝送信号線ＴＸＢＰ、ＴＸＢＮに対応する保持回路２１７においても、保持回路１６と同じ構成のパラレル・シリアル変換回路を用いて、クロック信号２２０を出力する構成としている。そして対応する出力バッファ２１９も、出力バッファ１８と同様に、このクロック信号２２０を出力信号２２に、増幅回路３３および２３２での適宜増幅処理を経た上で重畳し、エンベデッドクロックとして、信号線ＴＸＢＰ、ＴＸＢＮに送出している。そして、受信側では、第１の実施態様と同じ受信回路８０−１等を用いてこれを受信する。この場合、受信回路８０−１は、信号線ＲＸＡＰ、ＲＸＡＮの上で重畳されているクロック信号の検出に基づいて、信号線ＲＸＢＰ、ＲＸＢＮ上のデータ信号も同期して保持することができ、代ｗの実施態様と同様に動作することができる。信号線ＲＸＢＰ、ＲＸＢＮ上で重畳されたクロック信号は用いないことになり、また、受信回路８０−１内の保持回路８９において、その入力信号Ｄ１はクロックをあらわすことになり、その後の信号処理に用いるデータビットではないこととなる。よって、図８の持回路８９の出力であるＣｏｎｔｒｏｌ  ｄａｔａが、第２の実施形態においては存在しないこととなるが、その点は保持回路８８と同様であって、受信回路８０−１の動作に支障を生じることはない。この第２の実施形態に寄れば、送信側で全ての送信チャンネルの信号線にクロックが重畳されているか、第１の実施形態の送信回路のように特定の信号線に選択的にクロックが重畳されているかを区別することなく、同じ受信回路を用いることができ、利便性を向上させつつ、回路の小型化及び低消費電力化の効果を維持することができる。
【図面の簡単な説明】
【００３３】
【図１】第１の実施形態の構成図
【図２】第１の実施形態の詳細図
【図３】クロック発生回路の構成図
【図４】パラレルシリアル変換回路の構成図
【図５】パラレルシリアル変換回路の構成図
【図６】第１の実施形態の動作時のタイミングチャート
【図７】信号線路上のデータ構造図及び波形図
【図８】受信回路の構成図
【図９】クロック発生回路の構成図
【図１０】シリアルパラレル変換回路の構成図
【図１１】第１の実施形態の動作時のタイミングチャート
【図１２】第２の実施形態の概略図
【符号の説明】
【００３４】
１  画像表示装置
２  画像処理回路
３  駆動回路
５  伝送路
１０  送信回路
１５  クロック発生回路
１６  保持回路
１８  出力バッファ
３４  加算器
８０  受信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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