(57)【要約】【課題】電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルと、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリを提供する。【解決手段】ストライプ状に設けたリッジ形状の活性化領域12を有するSi又はSOI基板10と、活性化領域の両側を埋め込んで活性化領域の上端側をリッジ部12aとして突出させて設けた素子分離領域14と、リッジ部の長手方向に対して直交しその上面12aaを跨ぎその両側面12ab及び素子分離領域の上面14aの少なくとも一部を覆うゲート絶縁膜16を介して形成したゲート電極18と、リッジ部の表層領域であってかつゲート電極と対向する位置に形成したチャネル形成領域と、チャネル形成領域のリッジ部の長手方向の両側に形成したエクステンション領域と、エクステンション領域上及びゲート電極のリッジ部の長手方向に対向する側面に順次形成した電荷蓄積層26及びサイドウォール28とを備えている。【選択図】図１
2009049097.tif 000002
【特許請求の範囲】
【請求項１】
ストライプ状に設けられたリッジ形状の活性化領域を有するＳｉ層含有基板と、
該活性化領域の両側を埋め込んで前記活性化領域の上端側をリッジ部として突出させて設けられた素子分離領域と、
前記活性化領域の前記リッジ部の長手方向に対して直交し、該リッジ部の上面を跨ぎ該リッジ部の両側面及び前記素子分離領域の上面の少なくとも一部を覆う、ゲート絶縁膜を介して形成されたゲート電極と、
前記リッジ部の表層領域であってかつ前記ゲート電極と対向する位置に形成されたチャネル形成領域と、
前記チャネル形成領域の前記リッジ部の長手方向の両側に形成されたエクステンション領域と、
前記エクステンション領域上及び前記ゲート電極の、前記リッジ部の長手方向に対向する側面のいずれか一方又は双方に順次形成された、電荷の蓄積が可能な電荷蓄積層及びサイドウォールと
を備えていることを特徴とする半導体不揮発性メモリセル。
【請求項２】
前記電荷蓄積層は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜であることを特徴とする請求項１に記載の半導体不揮発性メモリセル。
【請求項３】
Ｓｉ層含有基板から突出させてリッジ形状の活性化領域をストライプ状に形成すると共に、該活性化領域の両側を埋め込み絶縁膜で埋め込んで前駆素子分離領域を形成する第１工程と、
前記前駆素子分離領域を表面から深さの途中までエッチングして素子分離領域を形成すると共に、前記活性化領域の上端側の部分をリッジ部として突出させる第２工程と、
前記リッジ部及び前記素子分離領域の露出面を上側から覆う前駆ゲート絶縁膜及びゲート電極材料を順次堆積した後、該ゲート電極材料の表面を平坦化してゲート電極層を形成する第３工程と、
前記前駆ゲート絶縁膜及び前記ゲート電極層をパターン成形して、前記リッジ部の長手方向に対して直交し、該リッジ部を跨ぎ該リッジ部の両側面及び前記素子分離領域の少なくとも一部を覆う、ゲート絶縁膜とゲート電極を形成する第４工程と、
前記リッジ部の表層領域であってかつ前記ゲート電極と対向する位置にチャネル形成領域を画定する第５工程と、
前記チャネル形成領域の、前記リッジ部の長手方向の両側の前記活性化領域に不純物を拡散してエクステンション領域を形成する第６工程と、
前記ゲート電極及び前記エクステンション領域を含む前記リッジ部及び前記素子分離領域を覆って、前駆電荷蓄積層及びサイドウォール絶縁膜を順次堆積する第７工程と、
前記前駆電荷蓄積層及び前記サイドウォール絶縁膜をパターン成形して、前記エクステンション領域上及び前記ゲート電極の前記リッジ部の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層及びサイドウォールを形成する第８工程と
を含むことを特徴とする半導体不揮発性メモリセルの製造方法。
【請求項４】
前記第７工程において堆積する前記前駆電荷蓄積層を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜として堆積することを特徴とする請求項３に記載の半導体不揮発性メモリセルの製造方法。
【請求項５】
半導体不揮発性メモリセルを有するメモリセル領域と周辺トランジスタを有する周辺領域とダミー活性化領域を有するダミー領域とを有する半導体不揮発性メモリであって、
前記半導体不揮発性メモリセルは、
ストライプ状に設けられたリッジ形状の第１活性化領域を有するＳｉ層含有基板と、
該第１活性化領域の両側を埋め込んで前記第１活性化領域の上端側をリッジ部として突出させて設けられた第１素子分離領域と、
前記第１活性化領域の前記リッジ部の長手方向に対して直交し、該リッジ部の上面を跨ぎ該リッジ部の両側面及び前記第１素子分離領域の上面の少なくとも一部を覆う、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記リッジ部の表層領域であってかつ前記第１ゲート電極と対向する位置に形成された第１チャネル形成領域と、
前記第１チャネル形成領域の前記リッジ部の長手方向の両側に形成された第１エクステンション領域と、
前記第１エクステンション領域上及び前記第１ゲート電極の、前記長手方向に対向する側面のいずれか一方又は双方に順次形成された、電荷の蓄積が可能な電荷蓄積層及び第１サイドウォールと
を備えており、
前記周辺トランジスタは、
前記Ｓｉ層含有基板にストライプ状に設けられたリッジ形状の第２活性化領域と、
該第２活性化領域をその上面と同一高さまで埋め込んで前記Ｓｉ層含有基板上に設けられた第２素子分離領域と、
前記第２活性化領域の長手方向に対して直交し、該第２活性化領域及び前記第２素子分離領域の少なくとも一部を覆う、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２活性化領域の表層領域であってかつ前記第２ゲート電極と対向する位置に形成された第２チャネル形成領域と、
前記第２チャネル形成領域の、前記第２活性化領域の長手方向の両側に形成された第２エクステンション領域と、
前記第２エクステンション領域上及び前記第２ゲート電極の、前記第２活性化領域の長手方向に対向する側面のいずれか一方又は双方に順次に形成された、積層膜及び第２サイドウォールと
を備えており、及び
前記ダミー活性化領域は、
前記Ｓｉ層含有基板上の前記メモリセル領域と前記周辺領域との中間領域である前記ダミー領域に、前記周辺トランジスタの前記第２素子分離領域及び前記第２活性化領域と平行かつ同一平面上に、形成されている
ことを特徴とする半導体不揮発性メモリ。
【請求項６】
前記第１ゲート絶縁膜及び前記第１ゲート電極と前記第２ゲート絶縁膜及び前記第２ゲート電極とを、前記ダミー活性化領域上において、分離して配置してあることを特徴とする請求項５に記載の半導体不揮発性メモリ。
【請求項７】
前記電荷蓄積層及び前記積層膜は、それぞれ、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜であることを特徴とする請求項５に記載の半導体不揮発性メモリ。
【請求項８】
前記電荷蓄積層及び前記第１サイドウォールと前記積層膜及び前記第２サイドウォールとを、前記ダミー活性化領域上において、分離して配置してあることを特徴とする請求項５に記載の半導体不揮発性メモリ。
【請求項９】
半導体不揮発性メモリセルを有するメモリセル領域とダミー活性化領域を有するダミー領域と周辺トランジスタを有する周辺領域とを有する半導体不揮発性メモリの製造方法であって、
Ｓｉ層含有基板の表面に前記メモリセル領域と前記周辺領域と前記メモリセル領域及び前記周辺領域間の中間領域である前記ダミー領域とを画定し、
前記メモリセル領域内にリッジ形状の第１活性化領域及び該第１活性化領域の両側に埋め込んだ第１埋め込み絶縁膜からなる前駆第１素子分離領域と、前記ダミー領域内にリッジ形状の前記ダミー活性化領域と、前記周辺領域内にリッジ形状の第２活性化領域及び該第２活性化領域の両側に埋め込んだ第２埋め込み絶縁膜からなる第２素子分離領域とを、それぞれストライプ状に並設して形成する第１工程と、
前記前駆第１素子分離領域を表面から深さの途中までエッチングして第１素子分離領域を形成すると共に、前記第１活性化領域の上端側の部分をリッジ部として突出させる第２工程と、
前記メモリセル領域、前記ダミー領域及び前記周辺領域の露出面を上側から覆うゲート絶縁層及びゲート電極材料を順次堆積した後、該ゲート電極材料の表面を平坦化してゲート電極層を形成する第３工程と、
前記周辺領域及び該周辺領域に隣接するダミー領域部分に属する前記ゲート絶縁層及び前記ゲート電極層のそれぞれの部分をパターン成形して、前記第２活性化領域の長手方向に対して直交し、該第２活性化領域、前記第２素子分離領域及び前記ダミー活性化領域のそれぞれの少なくとも一部を覆う、第２ゲート絶縁膜と第２ゲート電極を形成する第４工程と、
続いて、前記メモリセル領域及び残りのダミー領域部分に属する前記ゲート絶縁層及び前記ゲート電極層のそれぞれの残存部分をパターン成形して、前記リッジ部の長手方向に対して直交し、該リッジ部を跨ぎ該リッジ部の両側面、前記第１素子分離領域及び前記ダミー活性化領域のそれぞれの少なくとも一部を覆う、第１ゲート絶縁膜と第１ゲート電極を形成する第５工程と、
前記リッジ部の表層領域であってかつ前記第１ゲート電極と対向する位置に第１チャネル形成領域を画定し、及び前記第２活性化領域の表層領域であってかつ前記第２ゲート電極と対向する位置に第２チャネル形成領域を画定する第６工程と、
前記第１チャネル形成領域の前記リッジ部の長手方向の両側の前記第１活性化領域に第１不純物を拡散して第１エクステンション領域を形成し、及び前記第２チャネル形成領域の、前記第２活性化領域の長手方向の両側の前記第２活性化領域に第２不純物を拡散して第２エクステンション領域を形成する第７工程と、
前記メモリセル領域、前記ダミー領域及び前記周辺領域の上面側を覆う前駆電荷蓄積層とサイドウォール絶縁膜とを順次堆積する第８工程と、
前記周辺領域及び該周辺領域に隣接するダミー領域部分に属する前記前駆電荷蓄積層及び前記サイドウォール絶縁膜のそれぞれの部分をパターン成形して、前記第２エクステンション領域上及び前記第２ゲート電極の、前記第２活性化領域の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層として不使用の積層膜及び第２サイドウォールを形成する第９工程と、
続いて、前記メモリセル領域及び残りのダミー領域部分に属する前記前駆電荷蓄積層及び前記サイドウォール絶縁膜のそれぞれの残存部分をパターン成形して、前記第１エクステンション領域上及び前記第１ゲート電極の前記リッジ部の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層及び第１サイドウォールを形成する第１０工程と
を含むことを特徴とする半導体不揮発性メモリの製造方法。
【請求項１０】
前記第４工程及び前記第５工程を行うことによって、前記ダミー活性化領域上において、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とを分離形成すると共に、前記第１ゲート電極と前記第２ゲート電極とを分離形成することを特徴とする請求項９に記載の半導体不揮発性メモリの製造方法。
【請求項１１】
前記第８工程における、前記前駆電荷蓄積層を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜を堆積することによって形成することを特徴とする請求項９に記載の半導体不揮発性メモリの製造方法。
【請求項１２】
前記第９工程及び前記第１０工程を行うことによって、前記ダミー活性化領域上において、前記電荷蓄積層と前記積層膜とを分離形成すると共に、前記第１サイドウォールと前記第２サイドウォールとを分離形成することを特徴とする請求項９に記載の半導体不揮発性メモリの製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体不揮発性メモリの構成要素である半導体不揮発性メモリセルは、平面構造型の半導体不揮発性メモリセルと三次元構造型の半導体不揮発性メモリセルに分類され提案されている。
【０００３】
平面構造型の半導体不揮発性メモリセルの一例としては、その構造を図１２に概略的断面で示した図のように、ＮＭＯＳＦＥＴ（N-type Metal Oxide Semiconductor Field Effect Transistor）のゲート電極の側壁部分にＯＮＯ（Oxide Nitride Oxide）積層絶縁膜から成る電荷蓄積部を設けた構造が開示されている（例えば、特許文献１参照）。すなわち、この平面構造型の半導体不揮発性メモリセル１０００において、ｐ型シリコン基板１０１０上に形成されたｐウェル１０１１にｎ＋型のドレイン領域１０２１とｎ＋型のソース領域１０２２とが離れて存在し、その間にチャネル形成領域１０１２が配置されている。チャネル形成領域１０１２上には、ゲート絶縁膜１０１３が形成されており、更にゲート絶縁膜１０１３上にはゲート電極１０３０が形成されている。ドレイン領域１０２１とチャネル形成領域１０１２との間に第１抵抗変化部１０２３を有し、第１抵抗変化部１０２３の上に、シリコン酸化膜１０４１、シリコン窒化膜１０４２及びシリコン酸化膜１０４３から成る第１電荷蓄積部１０５０が形成されている。又、ソース領域１０２２とチャネル形成領域１０１２との間に第２抵抗変化部１０２６を有し、第２抵抗変化部１０２６の上に、シリコン酸化膜１０４４、シリコン窒化膜１０４５及びシリコン酸化膜１０４６から成る第２電荷蓄積部１０５２が形成されている。
【０００４】
この平面構造型の半導体不揮発性メモリセル１０００の動作原理は、ホットキャリアを第１電荷蓄積部１０５０又は第２電荷蓄積部１０５２に注入することによって、蓄積された電荷を情報として記録することに基づいている。すなわち、電荷が蓄積されていない状態と電荷が蓄積されている状態とを論理値“０”又は“１”に対応させることで１ビットの情報を記録することができる。
【０００５】
例えば、第１電荷蓄積部１０５０に電荷が蓄積されているか否かは、次の現象を利用することで知ることができる。すなわち、第１電荷蓄積部１０５０に電荷が蓄積されている場合には、第１抵抗変化部１０２３の抵抗が上昇するためにソース領域とドレイン領域間を流れる電流が減少し、又、第１電荷蓄積部１０５０に電荷が蓄積されていない場合には、第１抵抗変化部１０２３の抵抗値が低いためソース領域１０２２とドレイン領域１０２１間に十分に電流が流れるという現象が利用される。電荷の蓄積は、ドレイン領域１０２１及びゲート電極１０３０に正電圧を印加し、ソース領域１０２２を接地電圧とすることで行われる。第１電荷蓄積部１０５０に情報を記録する場合について説明したが、第２電荷蓄積部１０５２に情報を記録する場合についても同様である。
【０００６】
又、三次元構造型の半導体不揮発性メモリセルの一例として、フィン型のトランジスタを有する半導体不揮発性メモリセルが開示されている（例えば、特許文献２及び特許文献３参照）。このメモリセルは、図１３に概略的鳥瞰図で示したような構造を備えるフィン型のトランジスタを用いる。すなわち、このトランジスタは、高さ方向に突出させたフィン形状のＳｉ基板又はＳＯＩ（Silicon On Insulator）基板の頂部及び側部をゲート電極が跨ぐように形成されていることに特徴を有している。このフィン型トランジスタ２０００によれば、ＳＯＩ基板、すなわちシリコン基板２０１０、埋め込みシリコン酸化膜２０１１及びＳＯＩ層の積層基板を用いて、その最上層であるＳＯＩ層を加工して埋め込みシリコン酸化膜２０１１上にシリコンフィン２０１２を形成し、その表面にゲート酸化膜２０１３を形成した構造となっている。このシリコンフィン２０１２のサイズは用いるデバイス開発の世代に依存するが、幅１５ｎｍ、高さ５０ｎｍ程度が代表値である。ゲート電極２０１４は、ゲート酸化膜２０１３が形成されたシリコンフィン２０１２の一部を跨ぐように形成される。ソース領域及びドレイン領域２０１６は、シリコンフィン２０１２の長手方向からゲート電極２０１４を中間に前後に挟むように、それぞれゲート酸化膜２０１３が除去されたシリコンフィン２０１２の部分領域に形成される（尚、図１３において、ソース領域は示されていない。）。尚、前述した平面構造型の半導体不揮発性メモリセルにおける電荷蓄積層の役割を持つ部分は、トランジスタ部分外に設けられている構造であるので、図１３には示していない。
【０００７】
この構造により、トランジスタのチャネル幅は、フィンの側面と上面のサイズで決定されかつフィンの上面の幅すなわちレイアウト幅に比べて実質的に長くなる。従って、フィン型トランジスタは、平面構造型のトランジスタの場合よりも、電流駆動力が増加することになる。したがって、平面構造型の半導体不揮発性メモリセルにおいて発生する、後述するチャネル幅が縮小することによるトランジスタの電流値の減少の問題は改善される。
【０００８】
又、メモリ素子を有するメモリセル領域と周辺素子を有する周辺領域とを集積して半導体メモリを作製する場合、メモリセル領域と周辺領域とのトレンチパターン密度の違いにより、平坦化処理を行うときに均一に平坦化が行われない場合があった。この様な問題を解決するために、メモリセル領域と周辺領域との間の電気的に絶縁分離を必要としない中間領域にダミー用トレンチパターンやダミー用アクティブを形成して、均一な平坦化処理を行う方法等が開示されている（例えば、特許文献４及び特許文献５参照）。
【特許文献１】特開２００６−２４６８０号公報
【特許文献２】特開２００４−８８１０１号公報
【特許文献３】特開２００４−１２８１８５号公報
【特許文献４】特開平３−８２０５３号公報
【特許文献５】特開２００７−４９１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、素子の微細化によるゲート電極などの寸法の縮小に代表されるスケーリングの進展に伴い、平面構造型の半導体不揮発性メモリセルにおいては、ゲート電極長及びゲート電極幅の縮小化に対応する短チャネル効果が発生する。この短チャネル効果を抑制するために、チャネルの不純物濃度を高くすることが求められるが、結果的にはキャリアの移動度を低下させてしまうことや、トランジスタの電流値の減少等により、半導体不揮発性メモリセルとしての特性及び機能を劣化させるという問題点を含んでいる。
【００１０】
一方、フィン型のトランジスタにおいては、上記の平面構造型の半導体不揮発性メモリセルにおいて発生した、チャネル幅が縮小することによるトランジスタの電流値の減少の問題は、フィンの両側部を利用することで改善されるが、電荷蓄積部をトランジスタ部分外に設ける必要がある。
【００１１】
又、実際にトランジスタ特性として優れているフィン型のトランジスタを半導体不揮発性メモリセルとして周辺素子と混載して半導体不揮発性メモリを作製する場合、上述した絶縁分離及び平坦化処理の問題は、周知の技術となったＳＴＩ（Shallow Trench Isolation）法、ＣＭＰ（Chemical Mechanical Polishing）法及びエッチバック法等の開発によって解決されているが、以下のような新たな問題が生じる。すなわち、メモリセルを覆う膜をパターニングすると、エッチングされた膜部分が段差部、特に周辺素子に近接するメモリセルの端部における下地段差部に再付着してしまい、そのためにメモリセルの端部において短絡が多発する。その結果、半導体不揮発性メモリの歩留り及び信頼性を低下させてしまう。
【００１２】
この発明の目的は、上記の問題点を解決するためになされたものであり、電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルとその製造方法を提供すると共に、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリとその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
この発明の目的を達成するために、この発明の半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法は、以下のような特徴を有する。
【００１４】
この発明に係る半導体不揮発性メモリセルは、ストライプ状に設けられたリッジ形状の活性化領域を有するＳｉ層含有基板と、活性化領域の両側を埋め込んで活性化領域の上端側をリッジ部として突出させて設けられた素子分離領域と、活性化領域のリッジ部の長手方向に対して直交し、リッジ部の上面を跨ぎリッジ部の両側面及び素子分離領域の上面の少なくとも一部を覆う、ゲート絶縁膜を介して形成されたゲート電極と、リッジ部の表層領域であってかつゲート電極と対向する位置に形成されたチャネル形成領域と、チャネル形成領域のリッジ部の長手方向の両側に形成されたエクステンション領域と、エクステンション領域上及びゲート電極の、リッジ部の長手方向に対向する側面のいずれか一方又は双方に順次形成された、電荷の蓄積が可能な電荷蓄積層及びサイドウォールとを備えていることを特徴とする。
【００１５】
そして、この半導体不揮発性メモリセルにおける電荷蓄積層は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜であることが好適である。
【００１６】
又、この発明に係る半導体不揮発性メモリセルの製造方法は、以下の第１工程から第８工程を含むことを特徴とする。
【００１７】
第１工程では、Ｓｉ層含有基板から突出させてリッジ形状の活性化領域をストライプ状に形成すると共に、活性化領域の両側を埋め込み絶縁膜で埋め込んで前駆素子分離領域を形成する。
【００１８】
第２工程では、前駆素子分離領域を表面から深さの途中までエッチングして素子分離領域を形成すると共に、活性化領域の上端側の部分をリッジ部として突出させる。
【００１９】
第３工程では、リッジ部及び素子分離領域の露出面を上側から覆う前駆ゲート絶縁膜及びゲート電極材料を順次堆積した後、ゲート電極材料の表面を平坦化してゲート電極層を形成する。
【００２０】
第４工程では、前駆ゲート絶縁膜及びゲート電極層をパターン成形して、リッジ部の長手方向に対して直交し、リッジ部を跨ぎリッジ部の両側面及び素子分離領域の少なくとも一部を覆う、ゲート絶縁膜とゲート電極を形成する。
【００２１】
第５工程では、リッジ部の表層領域であってかつゲート電極と対向する位置にチャネル形成領域を画定する。
【００２２】
第６工程では、チャネル形成領域の、リッジ部の長手方向の両側の活性化領域に不純物を拡散してエクステンション領域を形成する。
【００２３】
第７工程では、ゲート電極及びエクステンション領域を含むリッジ部及び素子分離領域を覆って、前駆電荷蓄積層及びサイドウォール絶縁膜を順次堆積する。
【００２４】
第８工程では、前駆電荷蓄積層及びサイドウォール絶縁膜をパターン成形して、エクステンション領域上及びゲート電極のリッジ部の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層及びサイドウォールを形成する。
【００２５】
そして、この半導体不揮発性メモリセルの製造方法では、第７工程において堆積する前駆電荷蓄積層を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜として堆積することが好適である。
【００２６】
又、この発明に係る半導体不揮発性メモリは、半導体不揮発性メモリセルを有するメモリセル領域と周辺トランジスタを有する周辺領域とダミー活性化領域を有するダミー領域とを有する。
【００２７】
半導体不揮発性メモリセルは、ストライプ状に設けられたリッジ形状の第１活性化領域を有するＳｉ層含有基板と、第１活性化領域の両側を埋め込んで第１活性化領域の上端側をリッジ部として突出させて設けられた第１素子分離領域と、第１活性化領域のリッジ部の長手方向に対して直交し、リッジ部の上面を跨ぎリッジ部の両側面及び第１素子分離領域の上面の少なくとも一部を覆う、第１ゲート絶縁膜を介して形成された第１ゲート電極と、リッジ部の表層領域であってかつ第１ゲート電極と対向する位置に形成された第１チャネル形成領域と、第１チャネル形成領域の、リッジ部の長手方向の両側に形成された第１エクステンション領域と、第１エクステンション領域上及び第１ゲート電極の、リッジ部の長手方向に対向する側面のいずれか一方又は双方に順次形成された、電荷の蓄積が可能な電荷蓄積層及び第１サイドウォールとを備えている。
【００２８】
周辺トランジスタは、上述のＳｉ層含有基板にストライプ状に設けられたリッジ形状の第２活性化領域と、第２活性化領域をその上面と同一高さまで埋め込んでＳｉ層含有基板上に設けられた第２素子分離領域と、第２活性化領域の長手方向に対して直交し、第２活性化領域及び第２素子分離領域の少なくとも一部を覆う、第２ゲート絶縁膜を介して形成された第２ゲート電極と、第２活性化領域の表層領域であってかつ第２ゲート電極と対向する位置に形成された第２チャネル形成領域と、第２チャネル形成領域の、第２活性化領域の長手方向の両側に形成された第２エクステンション領域と、第２エクステンション領域上及び第２ゲート電極の、第２活性化領域の長手方向に対向する側面のいずれか一方又は双方に順次に形成された、積層膜及び第２サイドウォールとを備えている。
【００２９】
そして、ダミー活性化領域は、上述のＳｉ層含有基板上のメモリセル領域と周辺領域との中間領域であるダミー領域に、周辺トランジスタの第２素子分離領域及び第２活性化領域と平行かつ同一平面上に、形成されていることを特徴とする。
【００３０】
そして、この半導体不揮発性メモリにおいては、第１ゲート絶縁膜及び第１ゲート電極と第２ゲート絶縁膜及び第２ゲート電極とを、ダミー活性化領域上において、分離して配置してあることが好ましい。
【００３１】
さらに、この半導体不揮発性メモリにおいては、電荷蓄積層及び積層膜は、それぞれ、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜であることが好適である。
【００３２】
そして、この半導体不揮発性メモリにおいては、電荷蓄積層及び第１サイドウォールと積層膜及び第２サイドウォールとを、ダミー活性化領域上において、分離して配置してあることが好ましい。
【００３３】
さらに、この発明に係る半導体不揮発性メモリの製造方法によれば、半導体不揮発性メモリセルを有するメモリセル領域とダミー活性化領域を有するダミー領域と周辺トランジスタを有する周辺領域とを有しており、以下の第１工程から第１０工程を含むことを特徴とする半導体不揮発性メモリの製造方法を提供する。
【００３４】
予め、Ｓｉ層含有基板の表面にメモリセル領域と周辺領域とメモリセル領域及び周辺領域間の中間領域であるダミー領域とを画定する。
【００３５】
第１工程では、メモリセル領域内にリッジ形状の第１活性化領域及び第１活性化領域の両側に埋め込んだ第１埋め込み絶縁膜からなる前駆第１素子分離領域と、ダミー領域内にリッジ形状のダミー活性化領域と、周辺領域内にリッジ形状の第２活性化領域及び第２活性化領域の両側に埋め込んだ第２埋め込み絶縁膜からなる第２素子分離領域とを、それぞれストライプ状に並設して形成する。
【００３６】
第２工程では、前駆第１素子分離領域を表面から深さの途中までエッチングして第１素子分離領域を形成すると共に、第１活性化領域の上端側の部分をリッジ部として突出させる。
【００３７】
第３工程では、メモリセル領域、ダミー領域及び周辺領域の露出面を上側から覆うゲート絶縁層及びゲート電極材料を順次堆積した後、ゲート電極材料の表面を平坦化してゲート電極層を形成する。
【００３８】
第４工程では、周辺領域及び周辺領域に隣接するダミー領域部分に属するゲート絶縁層及びゲート電極層のそれぞれの部分をパターン成形して、第２活性化領域の長手方向に対して直交し、第２活性化領域、第２素子分離領域及びダミー活性化領域のそれぞれの少なくとも一部を覆う、第２ゲート絶縁膜と第２ゲート電極を形成する。
【００３９】
第５工程では、メモリセル領域及び残りのダミー領域部分に属するゲート絶縁層及びゲート電極層のそれぞれの残存部分をパターン成形して、リッジ部の長手方向に対して直交し、リッジ部を跨ぎリッジ部の両側面、第１素子分離領域及びダミー活性化領域のそれぞれの少なくとも一部を覆う、第１ゲート絶縁膜と第１ゲート電極を形成する。
【００４０】
第６工程では、リッジ部の表層領域であってかつ第１ゲート電極と対向する位置に第１チャネル形成領域を画定し、及び第２活性化領域の表層領域であってかつ第２ゲート電極と対向する位置に第２チャネル形成領域を画定する。
【００４１】
第７工程では、第１チャネル形成領域のリッジ部の長手方向の両側の第１活性化領域に第１不純物を拡散して第１エクステンション領域を形成し、及び第２チャネル形成領域の、第２活性化領域の長手方向の両側の第２活性化領域に第２不純物を拡散して第２エクステンション領域を形成する。
【００４２】
第８工程では、メモリセル領域、ダミー領域及び周辺領域の上面側を覆う前駆電荷蓄積層とサイドウォール絶縁膜とを順次堆積する。
【００４３】
第９工程では、周辺領域及び周辺領域に隣接するダミー領域部分に属する前駆電荷蓄積層及びサイドウォール絶縁膜のそれぞれの部分をパターン成形して、第２エクステンション領域上及び第２ゲート電極の第２活性化領域の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層として不使用の積層膜及び第２サイドウォールを形成する。
【００４４】
第１０工程では、メモリセル領域及び残りのダミー領域部分に属する前駆電荷蓄積層及びサイドウォール絶縁膜のそれぞれの残存部分をパターン成形して、第１エクステンション領域上及び第１ゲート電極のリッジ部の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層及び第１サイドウォールを形成する。
【００４５】
そして、この半導体不揮発性メモリの製造方法では、第４工程及び第５工程を行うことによって、ダミー活性化領域上において、第１ゲート絶縁膜と第２ゲート絶縁膜とを分離形成すると共に、第１ゲート電極と第２ゲート電極とを分離形成することが好適である。
【００４６】
又、この半導体不揮発性メモリの製造方法では、第８工程における、前駆電荷蓄積層を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層から構成されたＯＮＯ積層絶縁膜を堆積することによって形成することが好適である。
【００４７】
そして、この半導体不揮発性メモリの製造方法では、第９工程及び第１０工程を行うことによって、ダミー活性化領域上において、電荷蓄積層と積層膜とを分離形成すると共に、第１サイドウォールと第２サイドウォールとを分離形成することが好適である。
【発明の効果】
【００４８】
この発明の半導体不揮発性メモリセルとその製造方法によれば、トランジスタのゲート電極がリッジ部を跨いで形成されるため、トランジスタのゲート幅を平面的なレイアウト幅に比べ実質的に長くすることができ、それによりトランジスタの駆動電流値を大きくすることができる。又、電荷蓄積層がリッジ部の上面とリッジ部の側部２面との３面に設けられるために、メモリセル動作のための電流値を効率的に変化させることができる。従って、メモリセルにおける書き込み前後における読み出し電流差を大きくすることができる。
【００４９】
又、この発明の半導体不揮発性メモリとその製造方法によれば、上記の半導体不揮発性メモリセル及びその製造方法による効果に加え、半導体不揮発性メモリセル及び周辺トランジスタの端部を、下地段差のない平坦なダミー活性化領域上において分離するために、一旦エッチング除去された膜部分の再付着は生じない。従って、メモリセルの端部における短絡が発生せず、その結果、半導体不揮発性メモリの歩留り及び信頼性を向上させることができる等の効果を奏する。
【発明を実施するための最良の形態】
【００５０】
以下、図を参照して、この発明の実施形態につき説明する。尚、これらの図は、この発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるにすぎず、又、以下に説明する数値的及びその他の条件は単なる好適例であり、この発明は、この発明の実施形態にのみ何等限定されるものではない。尚、断面図において、図の複雑化を防ぐために、断面を表すハッチング等を省略して示してある。
【００５１】
（実施形態）
この発明の実施形態に係る半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法について、図１乃至図１１を参照して説明する。
【００５２】
（半導体不揮発性メモリセルの構造）
図１及び図２を参照して、この発明の実施形態に係る半導体不揮発性メモリセルの構造について説明する。図１は、この実施形態に係る半導体不揮発性メモリセル１００の要部の概観を示した鳥瞰図である。又、図２において、図２（Ａ）は図１に示した一点鎖線Ａに沿ってこの半導体不揮発性メモリセルの一部を切断した断面切り口を示した図であり、図２（Ｂ）は図１に示した一点鎖線Ｂに沿ってこの半導体不揮発性メモリセルの一部を切断した断面切り口を示した図である。
【００５３】
この実施形態の半導体不揮発性メモリセル１００は、Ｓｉ層含有基板１０と、ゲート電極１８と、チャネル形成領域２０と、エクステンション領域２２と、電荷蓄積層２６とサイドウォール２８とを備えている。
【００５４】
このＳｉ層含有基板１０としてＳｉ基板又はＳＯＩ基板を使用できるが、ここでは、Ｓｉ基板を用いた例につき説明する。
【００５５】
図１に示すように、Ｓｉ基板１０は、その表面に、このＳｉ基板１０と一体的なリッジ形状の活性化領域１２がストライプ状に設けられている。尚、この活性化領域１２は複数列平行に設けて良いが、図１では代表して１列のみを示してある。この活性化領域１２の両側の基板面上に、周知のＳＴＩ法によりＳｉＯ２から成る素子分離領域１４が形成されている。この素子分離領域１４は、活性化領域１２の基板面側を埋め込んで形成されているため、活性化領域１２の上端側はリッジ部１２ａとして素子分離領域１４の上面１４ａから突出している。尚、活性化領域１２の埋め込まれた部分を１２ｂとして示してある。この突出した活性化領域１２の部分すなわちリッジ部１２ａのサイズは、デバイス開発の世代により異なるがここでは上面の幅１５ｎｍで高さは５０ｎｍとするのが好適である。
【００５６】
ゲート電極１８は、活性化領域１２のストライプ方向すなわちリッジ部１２ａの長手方向に対し直交して設けられている。そのため、このゲート電極１８が、活性化領域１２のリッジ部１２ａの上面１２ａａを跨いでリッジ部１２ａの両側面１２ａｂと素子分離領域１４の上面１４ａの一部を覆うように、ゲート絶縁膜１６を介して、形成されている（図１）。従って、背景技術で説明した平面構造のトランジスタと比較してトランジスタのゲート幅は、リッジ部１２ａの両側面１２ａｂの部分だけ長くすることができる。
【００５７】
チャネル形成領域２０は、活性化領域１２の表層領域、すなわち、リッジ部１２ａの上面１２ａａとリッジ部１２ａの両側面１２ａｂの三箇所においてゲート電極１８と対向する位置に、形成されている（図１、図２（Ａ）及び図２（Ｂ））。
【００５８】
このチャネル形成領域２０の両側には上述のリッジ部１２ａの長手方向にエクステンション領域２２が形成されている（図２（Ａ）及び図２（Ｂ））。このエクステンション領域２２には、不純物としてヒ素（Ａｓ）が拡散されており、そのキャリヤ濃度は１×１０１８ｃｍ−３である。このエクステンション領域２２は、トランジスタ動作としてのソース領域３０及びドレイン領域３２間の電界緩和に必要であることと、メモリセルとしては、上述の背景技術での平面構造型の半導体不揮発性メモリセルの一例で説明した第１抵抗変化部及び第２抵抗変化部の役割を担うものである。
【００５９】
電荷蓄積層２６及びサイドウォール２８は、エクステンション領域２２上とゲート電極１８の側面上に、順次に積層されて形成されている。この電荷蓄積層２６は、シリコン酸化膜２３、シリコン窒化膜２４及びシリコン酸化膜２５の三層構成のＯＮＯ積層絶縁膜である（図１、図２（Ａ）及び図２（Ｂ））。この実施形態においては、ＯＮＯ積層絶縁膜を構成する各層の厚みはそれぞれシリコン酸化膜２３を６．５ｎｍ、シリコン窒化膜２４を５．０ｎｍ及びシリコン酸化膜２５を６．５ｎｍとした。又、サイドウォール２８はシリコン窒化膜で形成されており、その厚みは３０ｎｍである。この電荷蓄積層２６を、突出した活性化領域１２のリッジ部１２ａを跨ぐように形成されたゲート電極１８の側部に、設けた構造がこの実施形態の半導体不揮発性メモリセルの特徴である。すなわち、この実施形態の半導体不揮発性メモリセルの構造は、上述の背景技術で説明したフィン型トランジスタのゲート電極の側面に新たに集積した電荷蓄積層を備えている。
【００６０】
さらに、エクステンション領域２２の両側の活性化領域１２には、ソース領域３０及びドレイン領域３２がそれぞれ形成されている（図２（Ａ）及び図２（Ｂ））。このソース領域３０及びドレイン領域３２には、不純物としてヒ素（Ａｓ）が拡散されており、そのキャリア濃度は１×１０２１ｃｍ−３である。
【００６１】
（半導体不揮発性メモリセルの製造方法）
次に、上述したこの発明の実施形態に係る半導体不揮発性メモリセル１００の製造方法について説明する。図１乃至図４を参照して、この半導体不揮発性メモリセル１００の製造方法について説明する。図３及び図４は、この半導体不揮発性メモリセル１００の製造方法を説明するための、主な製造工程で得られた要部の概観を示す鳥瞰図である。尚、上述の半導体不揮発性メモリセル１００の構造の説明において説明した構成要素と同じ構成要素については、同一の符号を付して説明する。
【００６２】
この製造工程は、以下の第１工程から第８工程までを含んでいる。
【００６３】
第１工程として、前駆素子分離領域１４−１を形成する（図３（Ａ））。この前駆素子分離領域１４−１の形成には、周知のＳＴＩ法と周知のＣＭＰ法を用いる。そのために、先ず、Ｓｉ基板１０を用意する。次に、このＳｉ基板１０の表面を加工してリッジ形状の活性化領域１２をストライプ状に形成する。次に、この活性化領域１２の両側にＳｉＯ２絶縁膜を埋め込んで前駆素子分離領域１４−１を形成し、図３（Ａ）に示す構造体を得る。
【００６４】
次に、第２工程として、第１工程で得られた構造体の上面から深さ方向に前駆素子分離領域１４−１の選択エッチングを行って図３（Ｂ）に示す構造体を得る。この選択エッチングによって、前駆素子分離領域１４−１を形成しているＳｉＯ２絶縁膜は膜厚の途中までエッチング除去されて、ＳｉＯ２絶縁膜の残存部分が素子分離領域１４となる。その結果、活性化領域１２の上端面側の部分が素子分離領域１４の上面１４ａからリッジ部１２ａとして突出する。尚、活性化領域１２の埋め込まれた部分を１２ｂとして示してある。このリッジ部１２ａのサイズは、デバイス開発の世代により異なるがここでは活性化領域１２の長手方向と直交する方向の幅は１５ｎｍで素子分離領域１４の上面１４ａからの高さは５０ｎｍが好適である（図３（Ｂ））。尚、上述の選択エッチングはドライでもウェットでもいずれの方法で行っても良い。
【００６５】
次に、第３工程として、前駆ゲート絶縁膜１６−１とゲート電極層１８−１を形成して図３（Ｃ）に示す構造体を得る。そのために、活性化領域１２のリッジ部１２ａ及び素子分離領域１４の露出面を覆う前駆ゲート絶縁膜１６−１及びゲート電極材料を順次に堆積する。然る後、ゲート電極材料の表面を平坦化してゲート電極層１８−１を形成する（図３（Ｃ））。前駆ゲート絶縁膜１６−１は、例えばＳｉＯ２膜を周知の熱酸化法又はＣＶＤ法を用いて、厚み１０ｎｍ程度に形成する。ゲート電極材料としては、タングステン系の材料を堆積して周知技術であるＣＭＰ法又はエッチバック法により平坦化してゲート電極層１８−１とし、その厚みは１００ｎｍとする。
【００６６】
続いて、第４工程として、ゲート絶縁膜１６とゲート電極１８とを形成して図４（Ａ）に示す構造体を得る。そのために、前駆ゲート絶縁膜１６−１及びゲート電極層１８−１をパターニングすなわちパターン成形する。このパターニングの際のエッチングでは、リッジ部１２ａはエッチングされない。このエッチングによって形成されたゲート絶縁膜１６とゲート電極１８との積層体は、活性化領域１２のストライプのリッジ部１２ａの長手方向に対して直交し、かつ活性化領域１２のリッジ部１２ａの上面１２ａａを跨ぎ活性化領域１２のリッジ部１２ａの両側面１２ａｂと素子分離領域１４の少なくとも一部を覆っている。前駆ゲート絶縁膜１６−１及びゲート電極層１８−１をパターン成形する方法は、好ましくは、平坦化したゲート電極層１８−１上にＳｉＮ膜又はＳｉＯ２膜を周知のＣＶＤ法等により堆積し、次にフォトリソグラフィ技術によってＳｉＮ膜又はＳｉＯ２膜をゲート電極１８の形状にパターニングした後、このパターニングされたＳｉＮ膜又はＳｉＯ２膜をマスクにしてＲＩＥ（Reactive Ion Etching）法によりゲート電極層１８−１及び前駆ゲート絶縁膜１６−１を順次にエッチングすることによって行う。それにより、ゲート電極１８及びゲート絶縁膜１６が形成される。エッチング後マスクに使用したＳｉＮ膜又はＳｉＯ２膜を除去する。
【００６７】
第５工程として、活性化領域１２のリッジ部１２ａの表層領域であってかつゲート電極１８と対向する位置にチャネル形成領域２０を画定する（図２（Ａ）及び図２（Ｂ））。活性化領域１２のリッジ部１２ａの表層領域、すなわち、リッジ部１２ａの上面１２ａａとリッジ部１２ａ両側面１２ａｂの三箇所におけるゲート電極１８と対向する位置にチャネル形成領域２０を画定する。
【００６８】
続いて、第６工程として、チャネル形成領域２０のリッジ部１２ａの長手方向の両側の活性化領域１２のリッジ部１２ａの上面１２ａａとリッジ部１２ａの両側面１２ａｂとの三箇所の表面から、リッジ部１２ａの内部に向かって不純物を拡散してエクステンション領域２２を形成する（図２（Ａ）及び図２（Ｂ））。このエクステンション領域２２は、ゲート電極１８及びゲート絶縁膜１６をマスクとして、不純物としてヒ素（Ａｓ）を拡散して、そのキャリヤ濃度を１×１０１８ｃｍ−３とする。このエクステンション領域２２は、トランジスタ動作としてのソース領域３０及びドレイン領域３２間の電界緩和に必要であることと、メモリセルとしては、上述の背景技術での平面構造型の半導体不揮発性メモリセルの一例で説明した第１抵抗変化部及び第２抵抗変化部の役割を担うものである。
【００６９】
第７工程として、ゲート電極１８とエクステンション領域２２を含む活性化領域１２のリッジ部１２ａと素子分離領域１４を上側から覆う、前駆電荷蓄積層２６−１及びサイドウォール絶縁膜２８−１を順次堆積して、図４（Ｂ）に示す構造体を得る。この工程において堆積する前駆電荷蓄積層２６−１は、シリコン酸化膜２３−１、シリコン窒化膜２４−１及びシリコン酸化膜２５−１の三層から構成されたＯＮＯ積層絶縁膜を、ＣＶＤ法等を用いて堆積する。又、サイドウォール絶縁膜２８−１は、シリコン窒化膜をＣＶＤ法等により堆積する。この工程によって堆積する各層の厚み構成として、前駆電荷蓄積層２６−１は、シリコン酸化膜２３−１が６．５ｎｍ、シリコン窒化膜２４−１が５．０ｎｍ及びシリコン酸化膜２５−１が６．５ｎｍである。又、サイドウォール絶縁膜２８−１の厚みは、３０ｎｍである。
【００７０】
続いて、第８工程として、前駆電荷蓄積層２６−１及びサイドウォール絶縁膜２８−１をパターン成形して、エクステンション領域２２上及びゲート電極１８の側面に、電荷の蓄積が可能な電荷蓄積層２６及びサイドウォール２８の積層体を形成する（図１、図２（Ａ）及び図２（Ｂ））。電荷蓄積層２６及びサイドウォール２８の形成方法としては、周知のフォトリソグラフィ技術及び異方性エッチング法を用いて、ゲート電極１８、電荷蓄積層２６及びサイドウォール２８の構造体の全体形状が図１に示すような蒲鉾型の形状となるように形成する。このようにして電荷蓄積層２６を、突出した活性化領域１２のリッジ部１２ａを跨ぐように形成したゲート電極１８の側部に設けた構造にすることがこの実施形態の半導体不揮発性メモリセルの製造方法の特徴である。すなわち、上述の背景技術で説明したフィン型トランジスタのゲート電極の側面に新たに電荷蓄積層を集積した半導体不揮発性メモリセルの製造方法である。
【００７１】
さらに第９工程では、エクステンション領域２２のリッジ部１２ａの長手方向の両側の活性化領域１２のリッジ部１２ａの上面１２ａａとリッジ部１２ａの両側面１２ａｂとの三箇所の表面から、リッジ部１２ａの内部に向かって不純物を拡散してソース領域３０及びドレイン領域３２を形成する（図２（Ａ）及び図２（Ｂ））。このソース領域３０及びドレイン領域３２は、第８工程で形成した蒲鉾型の形状の構造体を拡散マスクとして、不純物としてのヒ素（Ａｓ）を拡散し、そのキャリヤ濃度を１×１０２１ｃｍ−３となるように形成する。
【００７２】
（半導体不揮発性メモリの構造）
図５乃至図６を参照して、この発明の実施形態に係る半導体不揮発性メモリの構造について説明する。
【００７３】
図５は、この実施形態に係る半導体不揮発性メモリ５００の要部の概観を示した鳥瞰図である。この半導体不揮発性メモリ５００は、半導体不揮発性メモリセル１００が複数マトリクス状に形成されたメモリセル領域１５０、周辺トランジスタ２００が複数マトリクス状に形成された周辺領域２５０、及びメモリセル領域１５０と周辺領域２５０との中間領域に形成されたダミー活性化領域３００を有するダミー領域３５０とが同一のＳｉ層含有基板１０上に形成されている。上述のＳｉ層含有基板としてＳｉ基板又はＳＯＩ基板を使用することができるが、ここではＳｉ基板を用いた例につき説明する。
【００７４】
この半導体不揮発性メモリ５００の構造における半導体不揮発性メモリセル１００の構造は、図１を参照して既に説明した実施形態の内容と同一なのでここでは説明を省略する。尚、上述の半導体不揮発性メモリセル１００の構造説明において説明した要素と同じ構成要素については、図５において図１と同一の符号を付してある。但し、上述の半導体不揮発性メモリセル１００の構造において説明した構成要素における名称については、この半導体不揮発性メモリ５００の構造において以下に示すように読み替えて説明する。活性化領域は第１活性化領域に、素子分離領域は第１素子分離領域に、ゲート絶縁膜は第１ゲート絶縁膜に、ゲート電極は第１ゲート電極に、チャネル形成領域は第１チャネル形成領域に、エクステンション領域は第１エクステンション領域に、サイドウォールは第１サイドウォールに、ソース領域は第１ソース領域に、ドレイン領域は第１ドレイン領域に、それぞれ読み替えて説明する。
【００７５】
図５及び図６を参照して、この半導体不揮発性メモリ５００の構造における周辺トランジスタ２００の構造について説明する。図５は、この半導体不揮発性メモリ５００の要部の概観を示した鳥瞰図である。又、図６は図５に示した一点鎖線Ｃに沿ってこの周辺トランジスタ２００の一部を切断した断面切り口を示した図である。
【００７６】
この半導体不揮発性メモリ５００における周辺トランジスタ２００は、Ｓｉ基板１０と、第２ゲート電極２１８と、第２チャネル形成領域２２０と、第２エクステンション領域２２２と、積層膜２２６と第２サイドウォール２２８とを備えた平面構造となっている。
【００７７】
図５に示すように、Ｓｉ基板１０の周辺領域２５０において、このＳｉ基板１０と一体的なリッジ形状の第２活性化領域２１２がストライプ状に設けられている。図５に示す例では、この第２活性化領域２１２は、複数列互いに平行に設けられていて、さらには、第１活性化領域１２と平行に設けられている。この第２活性化領域２１２の両側の基板面上に、周知のＳＴＩ法によるＳｉＯ２から成る第２素子分離領域２１４が形成されている。この第２素子分離領域２１４は第２活性化領域２１２の上面と同一高さまでＳｉＯ２が埋め込まれている。この第２活性化領域２１２のサイズは、デバイス設計により異なるが、ここでは上面のストライプ方向と直交する方向の幅は１５ｎｍ程度が好適である。
【００７８】
第２ゲート電極２１８は、第２活性化領域２１２のストライプ方向すなわち長手方向に対し直交して、第２活性化領域２１２の上面と第２素子分離領域２１４の上面の一部を覆うように、第２ゲート絶縁膜２１６を介して形成されている（図５）。
【００７９】
第２チャネル形成領域２２０は、第２活性化領域２１２の表層領域において第２ゲート電極２１８と対向する位置に形成されている（図６）。
【００８０】
この第２チャネル領域２２０の両側には、上述の第２活性化領域２１２の長手方向に第２エクステンション領域２２２が形成されている（図６）。この第２エクステンション領域２２２には、第２不純物としてリン（Ｐ）が拡散されており、そのキャリヤ濃度は１×１０１９ｃｍ−３である。この第２エクステンション領域２２２は、トランジスタ動作としてのＬＤＤ（Lightly Doped Drain）領域としての役目を担い、第２ソース領域２３０及び第２ドレイン領域２３２間の電界緩和に必要である。従って、周辺トランジスタにおけるこの第２エクステンション領域２２２は、上述の半導体不揮発性メモリセルにおける第１エクステンション領域２２とは役割を異にしている。
【００８１】
積層膜２２６及び第２サイドウォール２２８は、第２エクステンション領域２２２上と第２ゲート電極２１８の側面上に順次積層されて形成されている。この積層膜２２６は、シリコン酸化膜２２３、シリコン窒化膜２２４及びシリコン酸化膜２２５の三層構成のＯＮＯ積層絶縁膜である（図５及び図６）。この実施形態においては、ＯＮＯ積層絶縁膜を構成する各層の厚みはそれぞれシリコン酸化膜２２３を６．５ｎｍ、シリコン窒化膜２２４を５．０ｎｍ及びシリコン酸化膜２２５を６．５ｎｍとした。又、第２サイドウォール２２８はシリコン窒化膜で形成されており、その厚みは３０ｎｍである。この積層膜２２６は、上述の半導体不揮発性メモリセル１００の構造における電荷蓄積層２６と構成及び構造を同じくしているが、電荷を蓄積するために使用されることはない。
【００８２】
第２エクステンション領域２２２の両側の第２活性化領域２１２には、第２ソース領域２３０及び第２ドレイン領域２３２がそれぞれ形成されている（図６）。この第２ソース領域２３０及び第２ドレイン領域２３２には、第３不純物としてヒ素（Ａｓ）が拡散されており、そのキャリア濃度は１×１０２１ｃｍ−３である。
【００８３】
Ｓｉ基板１０の表面に形成されたダミー活性化領域３００は、メモリセル領域１５０と周辺領域２５０との中間領域であるダミー領域３５０に形成され、周辺トランジスタ２００の第２素子分離領域２１４及び第２活性化領域２１２と平行に形成されかつそれぞれの上面が同一平面上にあるようにストライプ状に形成されている（図５）。
【００８４】
そして、この半導体不揮発性メモリ５００の構造において、半導体不揮発性メモリセル１００の第１ゲート絶縁膜１６及び第１ゲート電極１８と、周辺トランジスタ２００の第２ゲート絶縁膜２１６及び第２ゲート電極２１８とは、段差のない平坦なダミー活性化領域３００上において分離されている（図５）。
【００８５】
又、この半導体不揮発性メモリ５００の構造において、半導体不揮発性メモリセル１００の電荷蓄積層２６及び第１サイドウォール２８と、周辺トランジスタ２００の積層膜２２６及び第２サイドウォール２２８とは、段差のない平坦なダミー活性化領域３００上において分離されている（図５）。
【００８６】
（半導体不揮発性メモリの製造方法）
図１、図２及び図５乃至図１１を参照して、この発明の実施形態に係る半導体不揮発性メモリ５００の製造方法について説明する。図７乃至図１１は、この実施形態の半導体不揮発性メモリ５００の製造方法を説明するための、主な製造工程で得られた要部の概観を示す鳥瞰図である。尚、既に説明した半導体不揮発性メモリセル１００の構造、製造方法及び半導体不揮発性メモリ５００の構成要素と同じ構成要素については、同一の符号を付して説明する。
【００８７】
但し、半導体不揮発性メモリセル１００の製造方法につき図１乃至図４を参照して説明した構成要素における名称については、この半導体不揮発性メモリ５００の製造方法において以下に示すように読み替えて説明する。すなわち、活性化領域は第１活性化領域に、前駆素子分離領域は前駆第１素子分離領域に、素子分離領域は第１素子分離領域に、ゲート絶縁膜は第１ゲート絶縁膜に、ゲート電極は第１ゲート電極に、チャネル形成領域は第１チャネル形成領域に、エクステンション領域は第１エクステンション領域に、サイドウォールは第１サイドウォールに、ソース領域は第１ソース領域に、ドレイン領域は第１ドレイン領域に、それぞれ読み替えて説明する。
【００８８】
この製造工程は、以下の第１工程から第１０工程までを含んでいる。
【００８９】
先ず、前工程として、Ｓｉ層含有基板１０を用意し、その上面にメモリセル領域１５０と周辺領域２５０とメモリセル領域１５０と周辺領域２５０との中間領域であるダミー領域３５０とを画定する。すなわち、半導体不揮発性メモリセル１００が複数マトリクス状に形成されたメモリセル領域１５０と、周辺トランジスタ２００が複数マトリクス状に形成された周辺領域２５０と、メモリセル領域１５０と周辺領域２５０との中間領域に形成されたダミー活性化領域３００を有するダミー領域３５０とを同一のＳｉ層含有基板１０上に画定する。上述のＳｉ層含有基板としてＳｉ基板又はＳＯＩ基板を使用することができるが、ここではＳｉ基板を用いた例につき説明する。
【００９０】
第１工程として、メモリセル領域１５０内にリッジ形状の第１活性化領域１２及び第１活性化領域１２の両側に埋め込んだ第１埋め込み絶縁膜からなる前駆第１素子分離領域１４−１と、ダミー領域３５０内にリッジ形状のダミー活性化領域３００と、周辺領域内２５０にリッジ形状の第２活性化領域２１２及び第２活性化領域２１２の両側に埋め込んだ第２埋め込み絶縁膜からなる第２素子分離領域２１４とを、それぞれストライプ状に並設して形成する（図７）。前駆第１素子分離領域１４−１と第２素子分離領域２１４との形成には、周知のＳＴＩ法と周知のＣＭＰ法を用いる。そのために、Ｓｉ基板１０の表面を加工してリッジ形状の第１活性化領域１２とダミー活性化領域３００と第２活性化領域２１２とをストライプ状にかつ互いに平行に形成する。次に、それぞれ複数列として設けられているこれら第１活性化領域１２及び第２活性化領域２１２の両側にＳｉＯ２絶縁膜を埋め込んで前駆第１素子分離領域１４−１と第２素子分離領域２１４を形成し、図７に示す構造体を得る。
【００９１】
次に、第２工程として、メモリセル領域１５０内の前駆第１素子分離領域１４−１を表面から深さの途中まで選択的にエッチングして第１素子分離領域１４を形成すると共に、第１活性化領域１２の上端側の部分をリッジ部１２ａとして突出させて図８に示す構造体を得る。この選択エッチングによって、前駆第１素子分離領域１４−１を形成しているＳｉＯ２絶縁膜は膜厚の途中までエッチング除去されて、ＳｉＯ２絶縁膜の残存部分が第１素子分離領域１４となる。その結果、第１活性化領域１２の上端面側の部分が第１素子分離領域１４の上面１４ａからリッジ部１２ａとして突出する。尚、第１活性化領域１２の埋め込まれた部分を１２ｂとして示してある。このリッジ部１２ａのサイズは、デバイス開発の世代により異なるがここでは第１活性化領域１２の長手方向と直交する方向の幅は１５ｎｍで第１素子分離領域１４の上面１４ａからの高さは５０ｎｍが好適である（図８）。尚、上述の選択エッチングはドライでもウェットでもいずれの方法で行っても良い。
【００９２】
第３工程として、メモリセル領域１５０、ダミー領域３５０及び周辺領域２５０の露出面を上側から覆うゲート絶縁層１６−２及びゲート電極材料を順次堆積した後、ゲート電極材料の表面を平坦化してゲート電極層１８−２を形成して図９に示す構造体を得る。ゲート絶縁層１６−２は、例えばＳｉＯ２膜を周知の熱酸化法又はＣＶＤ法を用いて、厚み１０ｎｍ程度に形成する。又、ゲート電極材料としては、タングステン系の材料を堆積して周知技術であるＣＭＰ法又はエッチバック法により平坦化してゲート電極層１８−２とし、その厚みは１００ｎｍとする。
【００９３】
第４工程では、周辺領域２５０及び周辺領域２５０に隣接するダミー領域３５０の部分に属するゲート絶縁層１６−２及びゲート電極層１８−２のそれぞれの部分をパターン成形して、第２活性化領域２１２の長手方向に対して直交し、第２活性化領域２１２、第２素子分離領域２１４及びダミー活性化領域３００のそれぞれの少なくとも一部を覆う、第２ゲート絶縁膜２１６と第２ゲート電極２１８を形成し図１０に示す構造体を得る。そのために、ゲート絶縁層１６−２及びゲート電極層１８−２をパターニングすなわちパターン成形する。パターニング方法は、好ましくは平坦化したゲート電極層１８−２上にＳｉＮ膜又はＳｉＯ２膜を周知のＣＶＤ法等により堆積し、次にフォトリソグラフィ技術によってＳｉＮ膜又はＳｉＯ２膜を第２ゲート電極２１８の形状にパターニングした後、このパターニングされたＳｉＮ膜又はＳｉＯ２膜をマスクにしてＲＩＥ（Reactive Ion Etching）法によりゲート電極層１８−２及びゲート絶縁層１６−２を順次にエッチングすることによって行う。それにより、第２ゲート電極２１８及び第２ゲート絶縁膜２１６が形成される。エッチング後、マスクに使用したＳｉＮ膜又はＳｉＯ２膜を除去する。
【００９４】
続いて、第５工程では、メモリセル領域１５０及びメモリセル領域１５０に隣接する残りのダミー領域３５０の部分に属するゲート絶縁層１６−２及びゲート電極層１８−２のそれぞれの残存部分をパターン成形して、リッジ部１２ａの長手方向に対して直交し、リッジ部１２ａの上面１２ａａを跨ぎリッジ部１２ａの両側面１２ａｂ、第１素子分離領域１４及びダミー活性化領域３００のそれぞれの少なくとも一部を覆う、第１ゲート絶縁膜１６と第１ゲート電極１８を形成し図１０に示す構造体を得る。そのために、ゲート絶縁層１６−２及びゲート電極層１８−２をパターニングすなわちパターン成形する。このパターニングの際のエッチングでは、リッジ部１２ａはエッチングされない。ゲート絶縁層１６−２及びゲート電極層１８−２をパターン成形する方法は、好ましくは、平坦化したゲート電極層１８−２上にＳｉＮ膜又はＳｉＯ２膜を周知のＣＶＤ法等により堆積し、次にフォトリソグラフィ技術によってＳｉＮ膜又はＳｉＯ２膜を第１ゲート電極１８の形状にパターニングした後、このパターニングされたＳｉＮ膜又はＳｉＯ２膜をマスクにしてＲＩＥ法によりゲート電極層１８−２及びゲート絶縁層１６−２を順次にエッチングすることによって行う。それにより、第１ゲート電極１８及び第１ゲート絶縁膜１６が形成される。エッチング後マスクに使用したＳｉＮ膜又はＳｉＯ２膜を除去する。
【００９５】
上述の第４工程及び第５工程を行うことによって、段差のない平坦なダミー活性化領域３００上において、第１ゲート絶縁膜１６と第２ゲート絶縁膜２１６とを分離形成すると共に、第１ゲート電極１８と第２ゲート電極２１８とを分離形成することができる。従って、一旦エッチング除去された膜部分の再付着の発生を防止することができる。
【００９６】
第６工程では、第１活性化領域１２のリッジ部１２ａの表層領域であってかつ第１ゲート電極１８と対向する位置に第１チャネル形成領域２０を画定し、及び第２活性化領域２１２の表層領域であってかつ第２ゲート電極２１８と対向する位置に第２チャネル形成領域２２０を画定する（図２（Ａ）、図２（Ｂ）及び図６）。第１活性化領域１２のリッジ部１２ａの表層領域、すなわち、リッジ部１２ａの上面１２ａａとリッジ部１２ａ両側面１２ａｂの三箇所における第１ゲート電極１８と対向する位置に第１チャネル形成領域２０を画定する（図２（Ａ）及び図２（Ｂ））。又、第２活性化領域２１２の表層領域であってかつ第２ゲート電極２１８と対向する位置に第２チャネル形成領域２２０を画定する（図６）。
【００９７】
第７工程では、第１チャネル形成領域２０のリッジ部１２ａの長手方向の両側の第１活性化領域１２に第１不純物を拡散して第１エクステンション領域２２を形成し、及び第２チャネル形成領域２２０の第２活性化領域２１２の長手方向の両側の第２活性化領域２１２に第２不純物を拡散して第２エクステンション領域２２２を形成する（図２（Ａ）、図２（Ｂ）及び図６）。すなわち、第１チャネル形成領域２０の長手方向の両側の第１活性化領域１２のリッジ部１２ａの上面１２ａａとリッジ部１２ａの両側面１２ａｂとの三箇所の表面から、リッジ部１２ａの内部に向かって第１不純物を拡散して第１エクステンション領域２２を形成する（図２（Ａ）及び図２（Ｂ））。この第１エクステンション領域２２は、第１ゲート電極１８及び第１ゲート絶縁膜１６をマスクとして、第１不純物としてヒ素（Ａｓ）を拡散して、そのキャリヤ濃度を１×１０１８ｃｍ−３とする。この第１エクステンション領域２２は、トランジスタ動作としての第１ソース領域３０及び第２ドレイン領域３２間の電界緩和に必要であることと、メモリセルとしては、上述の背景技術での平面構造型の半導体不揮発性メモリセルの一例で説明した第１抵抗変化部及び第２抵抗変化部の役割を担うものである。又、第２エクステンション領域２２２は、第２ゲート電極２１８及び第２ゲート絶縁膜２１６をマスクとして、第２不純物としてリン（Ｐ）を拡散して、そのキャリヤ濃度を１×１０１９ｃｍ−３とする（図６）。この第２エクステンション領域２２２は、トランジスタ動作としてのＬＤＤ領域としての役目を担い、第２ソース領域２３０及び第２ドレイン領域２３２間の電界緩和に必要であり、第１エクステンション領域２２とは役割を異にしている。
【００９８】
次に、第８工程では、メモリセル領域１５０、ダミー領域３５０及び周辺領域２５０の上面側を覆う前駆電荷蓄積層２６−２とサイドウォール絶縁膜２８−２とを順次堆積して、図１１に示す構造体を得る。この工程において堆積する前駆電荷蓄積層２６−２は、シリコン酸化膜２３−２、シリコン窒化膜２４−２及びシリコン酸化膜２５−２の三層から構成されたＯＮＯ積層絶縁膜を、ＣＶＤ法等を用いて堆積する。又、サイドウォール絶縁膜２８−２は、シリコン窒化膜をＣＶＤ法等により堆積する。この工程によって堆積する各層の厚み構成として、前駆電荷蓄積層２６−２は、シリコン酸化膜２３−２が６．５ｎｍ、シリコン窒化膜２４−２が５．０ｎｍ及びシリコン酸化膜２５−２が６．５ｎｍである。又、サイドウォール絶縁膜２８−２の厚みは、３０ｎｍである。
【００９９】
第９工程では、周辺領域２５０及び周辺領域２５０に隣接するダミー領域３５０の部分に属する前駆電荷蓄積層２６−２及びサイドウォール絶縁膜２８−２のそれぞれの部分をパターン成形して、第２エクステンション領域２２２上及び第２ゲート電極２１８の、第２活性化領域２１２の長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層として不使用の積層膜２２６及び第２サイドウォール２２８を形成する（図５及び図６）。積層膜２２６及び第２サイドウォール２２８の形成方法としては、周知のフォトリソグラフィ技術及び異方性エッチング法を用いて、蒲鉾型の形状に第２ゲート電極２１８、積層膜２２６及び第２サイドウォール２２８を形成する。この積層膜２２６は、上述の半導体不揮発性メモリセル１００の構造における電荷蓄積層２６と構成及び構造を同じくしているが、電荷を蓄積するために使用されることはない。
【０１００】
第１０工程では、メモリセル領域１５０及び残りのダミー領域３５０の部分に属する前駆電荷蓄積層２６−２及びサイドウォール絶縁膜２８−２のそれぞれの残存部分をパターン成形して、第１エクステンション領域２２上及び第１ゲート電極１８のリッジ部１２ａの長手方向に対向する側面のいずれか一方又は双方に、電荷蓄積層２６及び第１サイドウォール２８を形成する。（図１、図２（Ａ）、図２（Ｂ）及び図５）。電荷蓄積層２６及び第１サイドウォール２８の形成方法としては、周知のフォトリソグラフィ技術及び異方性エッチング法を用いて、蒲鉾型の形状に第１ゲート電極１８、電荷蓄積層２６及び第１サイドウォール２８を形成する。このようにして電荷蓄積層２６を、突出した第１活性化領域１２を跨ぐように形成した第１ゲート電極１８の側部に設けた半導体不揮発性メモリセル１００の製造方法を有することがこの半導体不揮発性メモリ５００の製造方法の特徴である。すなわち、上述の背景技術で説明したフィン型トランジスタに電荷蓄積層を集積した半導体不揮発性メモリセルを有する半導体不揮発性メモリの製造方法である。
【０１０１】
上述の第９工程及び第１０工程を行うことによって、段差のない平坦なダミー活性化領域３００上において、電荷蓄積層２６と積層膜２２６とを分離形成すると共に、第１サイドウォール２８と第２サイドウォール２２８とを分離形成することができる。従って、一旦エッチング除去された膜部分の再付着の発生を防止することができる。
【０１０２】
さらに、第１１工程では、第１エクステンション領域２２の両側の第１活性化領域１２に第３不純物を拡散して第１ソース領域３０及び第１ドレイン領域３２を形成し、第２エクステンション領域２２２の両側の第２活性化領域２１２に第３不純物を拡散して第２ソース領域２３０及び第２ドレイン領域２３２を形成する（図２（Ａ）、図２（Ｂ）及び図６）。すなわち、この第１ソース領域３０及び第１ドレイン領域３２は、第１０工程で形成した蒲鉾形状の第１ゲート電極１８、電荷蓄積層２６及び第１サイドウォール２８を拡散マスクとして、第１エクステンション領域２２のリッジ部１２ａの長手方向の両側の活性化領域１２のリッジ部１２ａの上面１２ａａとリッジ部１２ａの両側面１２ａｂとの三箇所の表面から、リッジ部１２ａの内部に向かって第３不純物としてのヒ素（Ａｓ）を拡散し、そのキャリヤ濃度を１×１０２１ｃｍ−３となるように形成する。又、第２ソース領域２３０及び第２ドレイン領域２３２は、第９工程で形成した蒲鉾形状の第２ゲート電極２１８、積層膜２２６及び第２サイドウォール２２８を拡散マスクとして、第３不純物としてのヒ素（Ａｓ）を拡散し、そのキャリヤ濃度を１×１０２１ｃｍ−３となるように形成する。
【図面の簡単な説明】
【０１０３】
【図１】この発明の実施形態に係る半導体不揮発性メモリセルの要部の概観を示した鳥瞰図である。
【図２】（Ａ）は、図１に示した一点鎖線Ａに沿って半導体不揮発性メモリセルの一部を切断した断面切り口を示した図である。（Ｂ）は、図１に示した一点鎖線Ｂに沿って半導体不揮発性メモリセルの一部を切断した断面切り口を示した図である。
【図３】この発明の実施形態に係る半導体不揮発性メモリセルの製造方法を説明するための要部を鳥瞰図で示した工程図である。
【図４】図３に続く、要部を鳥瞰図で示した工程図である。
【図５】この発明の実施形態に係る半導体不揮発性メモリの要部の概観を示した鳥瞰図である。
【図６】図５に示した一点鎖線Ｃに沿って周辺トランジスタの一部を切断した断面切り口を示した図である。
【図７】この発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための要部を鳥瞰図で示した工程図である。
【図８】図７に続く、要部を鳥瞰図で示した工程図である。
【図９】図８に続く、要部を鳥瞰図で示した工程図である。
【図１０】図９に続く、要部を鳥瞰図で示した工程図である。
【図１１】図１０に続く、要部を鳥瞰図で示した工程図である。
【図１２】従来の平面構造型の半導体不揮発性メモリセルを説明するための概略的断面図である。
【図１３】従来のフィン型のトランジスタを説明するための概略的鳥瞰図である。
【符号の説明】
【０１０４】
１０：Ｓｉ層含有基板（Ｓｉ基板又はＳＯＩ基板）
１２：活性化領域（第１活性化領域）
１２ａ：リッジ部
１２ａａ：リッジ部の上面
１２ａｂ：リッジ部の両側面
１２ｂ：活性化領域（第１活性化領域）の埋め込まれた部分
１４：素子分離領域（第１素子分離領域）
１４ａ：素子分離領域（第１素子分離領域）の上面
１４−１：前駆素子分離領域（前駆第１素子分離領域）
１６：ゲート絶縁膜（第１ゲート絶縁膜）
１６−１：前駆ゲート絶縁膜
１６−２：ゲート絶縁層
１８：ゲート電極（第１ゲート電極）
１８−１、１８−２：ゲート電極層
２０：チャネル形成領域（第１チャネル形成領域）
２２：エクステンション領域（第１エクステンション領域）
２３、２３−１、２３−２、２５、２５−１、２５−２、２２３、２２５：シリコン酸化膜
２４、２４−１、２４−２、２２４：シリコン窒化膜
２６：電荷蓄積層
２６−１、２６−２：前駆電荷蓄積層
２８：サイドウォール（第１サイドウォール）
２８−１、２８−２：サイドウォール絶縁膜
３０：ソース領域（第１ソース領域）
３２：ドレイン領域（第１ドレイン領域）
１００：半導体不揮発性メモリセル
１５０：メモリセル領域
２００：周辺トランジスタ
２１２：第２活性化領域
２１４：第２素子分離領域
２１６：第２ゲート絶縁膜
２１８：第２ゲート電極
２２０：第２チャネル形成領域
２２２：第２エクステンション領域
２２６：積層膜
２２８：第２サイドウォール
２３０：第２ソース領域
２３２：第２ドレイン領域
２５０：周辺領域
３００：ダミー活性化領域
３５０：ダミー領域
５００：半導体不揮発性メモリ
１０００：平面構造型の半導体不揮発性メモリセル
１０１０：ｐ型シリコン基板
１０１１：ｐウェル
１０１２：チャネル形成領域 
１０１３：ゲート絶縁膜
１０２１：ドレイン領域
１０２２：ソース領域
１０２３：第１抵抗変化部
１０２６：第２抵抗変化部
１０３０：ゲート電極
１０４１、１０４３、１０４４、１０４６：シリコン酸化膜
１０４２、１０４５：シリコン窒化膜
１０５０：第１電荷蓄積部
１０５２：第２電荷蓄積部
２０００：フィン型トランジスタ
２０１０：シリコン基板
２０１１：埋め込みシリコン酸化膜
２０１２：シリコンフィン
２０１３：ゲート酸化膜
２０１４：ゲート電極
２０１６：ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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