(57)【要約】【課題】書き込み方法の最適化などに関する設計に利用できるデータを入手するための不揮発性半導体記憶装置を提供する。【解決手段】データの書き換えが可能な複数の不揮発性メモリセルを書き込みの単位で配置したメモリセルアレイと、前記書き込み単位を構成する前記不揮発性メモリセルが保持するべきデータと前記不揮発性メモリセルへの書き込みのベリファイの結果とを保持するラッチと、前記書き込み単位を構成する前記不揮発性メモリセルへの書き込みと前記書き込みのベリファイとを行うシーケンスを実行する制御を行い、前回の前記シーケンスの実行により前記ラッチに保持された前記ベリファイの結果を外部に出力する制御が可能な制御部と、を有することを特徴とする不揮発性半導体記憶装置を提供する。【選択図】図８
2009245546.tif 000002
【特許請求の範囲】
【請求項１】
データの書き換えが可能な複数の不揮発性メモリセルを書き込みの単位で配置したメモリセルアレイと、
前記書き込み単位を構成する前記不揮発性メモリセルが保持するべきデータと前記不揮発性メモリセルへの書き込みのベリファイの結果とを保持するラッチと、
前記書き込み単位を構成する前記不揮発性メモリセルへの書き込みと前記書き込みのベリファイとを行うシーケンスを実行する制御を行い、前回の前記シーケンスの実行により前記ラッチに保持された前記ベリファイの結果を外部に出力する制御が可能な制御部と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記シーケンスを一回実行した後は、前記不揮発性メモリセルへの書き込みと並列して前記ラッチに保持された前記ベリファイの結果を外部に出力することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記ラッチに保持された前記ベリファイの結果を外部に出力した後にコマンド待ち状態となり、前記コマンド待ち状態において第１のコマンドを受け付けると、前記コマンド待ち状態から復帰することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記コマンド待ち状態において第２のコマンドを受け付けると、前記ラッチに保持された前記ベリファイの結果を外部に出力する制御を省略し、前記シーケンスを実行することを特徴とする請求項３に記載の不揮発性半導体装置。
【請求項５】
データの書き換えが可能な複数の不揮発性メモリセルへの書き込みと前記書き込みのベリファイの結果をラッチへ保持することとを行うシーケンスを実行し、前回の前記シーケンスの実行により前記ラッチに保持した前記ベリファイの結果を外部に出力することを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ページを構成する複数の不揮発性メモリセルを単位としてデータの書き込みを行う不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリセル（以下、「メモリセル」という。）として、フローティングゲートや電荷蓄積層などを有するメモリセルトランジスタなどが知られている。これらのメモリセルでは、フローティングゲートや電荷蓄積層などに保持される電荷量に応じてメモリセルの閾値が変化する現象を利用して、データが記憶される。したがって、メモリセルの閾値の制御が重要となる。
【０００３】
メモリセルの閾値の制御を行う方法として、メモリセルの閾値のベリファイを行いつつメモリセルに印加する電圧をステップアップしてデータの書き込みを行う方法が知られている。さらに、ステップアップの開始電圧をトリミングする回路を備えた不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００４−４６９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、ステップアップする電圧を用いてメモリセルに書き込みをした後のメモリセルの閾値のベリファイの結果を出力する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明は、データの書き換えが可能な複数の不揮発性メモリセルを書き込みの単位で配置したメモリセルアレイと、前記書き込み単位を構成する前記不揮発性メモリセルが保持するべきデータと前記不揮発性メモリセルへの書き込みのベリファイの結果とを保持するラッチと、前記書き込み単位を構成する前記不揮発性メモリセルへの書き込みと前記書き込みのベリファイとを行うシーケンスを実行する制御を行い、前回の前記シーケンスの実行により前記ラッチに保持された前記ベリファイの結果を外部に出力する制御が可能な制御部と、を有することを特徴とする不揮発性半導体記憶装置を提供する。
【０００７】
また、本発明の別の側面として、データの書き換えが可能な複数の不揮発性メモリセルへの書き込みと前記書き込みのベリファイの結果をラッチへ保持することとを行うシーケンスを実行し、前回の前記シーケンスの実行により前記ラッチに保持した前記ベリファイの結果を外部に出力することを特徴とする不揮発性半導体記憶装置の制御方法を提供する。
【発明の効果】
【０００８】
メモリセルに書き込みを行った後のメモリセルの閾値のベリファイの結果を出力できるので、メモリセルへのデータの書き込み時におけるメモリセルごとの閾値の変化を知ることができる。これにより、例えば、ページにおけるデータの書き込みが最も早く完了したメモリセルの位置、そのメモリセルへ印加した電圧値を知ることができ、そのようなメモリセルのアドレス依存性などを知ることができる。また、データの書き込みが早く完了するメモリセルと遅く完了するメモリセルとのベリファイごとの挙動を調べることもできる。これにより、書き込み方法の最適化などに関する設計に利用できるデータを入手することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明を実施するための最良の形態について実施形態として詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態の記載内容に限定して解釈されるものではない。
【００１０】
（実施形態１）
図１は、本発明の一実施形態における不揮発性半導体記憶装置の機能ブロック図として、ＮＡＮＤ型フラッシュメモリを用いるメモリチップ１００の機能ブロック図を示す。図２は、メモリセルがメモリセルトランジスタである場合におけるメモリセルアレイ１０１のメモリセルの配列（ＮＡＮＤセルユニット）の等価回路図である。メモリセルアレイ１０１は、複数のＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットは、複数の書き換え可能なメモリセルと、その両端にソース線ＳＬとビット線ＢＬ０〜ＢＬｎに接続するための二つの選択ゲートトランジスタとを有する。
【００１１】
メモリセルの制御ゲートは、ビット線ＢＬ０〜ＢＬｎと直交して配置されるワード線ＷＬ０〜ＷＬｎに接続されている。また、選択ゲートトランジスタの制御ゲートは、これらのワード線と並行して配置される選択ゲート線ＳＧＤ、ＳＧＳに接続されている。
【００１２】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位であるブロックを構成する。例えば、図２では、ビット線の方向の上下に二つのブロックが示されており、上のブロックがｋ番目のブロックとして「ブロックｋ」と名付けられている。
【００１３】
また、同一のワード線で接続されているメモリセルの集まりは、書き込み、読み出しの単位である「ページ」を構成する。図２では、ワード線ＷＬ２に接続されているブロックｋのメモリセルの集まりが「ページｋ_２」と名付けられている。ただし、同一のワード線で接続されているメモリセルの全ての集まりが同一のページを構成するとは限らない。例えば、同一のワード線で接続されているメモリセルが接続されるビット線の並ぶ順番が奇数番目か偶数番目か応じて、異なるページを構成する場合もある。同様に、所定の整数で除算を行った場合に、余りが同じになるビット線に接続された不揮発性メモリセルがページを構成するように、一つのワード線に接続されている不揮発性メモリセルのうち所定の規則によって定まる一部の不揮発性メモリセルが一つのページを構成するようになっていてもよい。
【００１４】
なお、メモリセルアレイ１０１の一部は、ＲＯＭヒューズエリアとして使用されてもよい。ＲＯＭヒューズエリアとは、出荷時などにリダンダンシーアドレス情報、各種電圧の設定値を記憶し、通常の使用時には読み取り専用として用いられる領域のことである。例えば、データの書き込み時の初期印加電圧を表すＶｐｇｍ＿ｉｎｉｔのパラメータの値は、このＲＯＭヒューズエリアに格納されていてもよい。
【００１５】
図１に戻って説明を行う。ロウデコーダ１０２は、メモリセルアレイ１０１のワード線の選択とワード線の駆動とを行う回路を含む。
【００１６】
カラムゲート部１０４は、ページバッファ１０３が有するラッチ回路のデータの入出力を行う。ページバッファ１０３は１ページ分のデータを保持するラッチを有し、また、センスアンプ回路を有し、ビット線のセンス結果の保持とデータの書き込み時のビット線に印加する電圧の制御を行う。
【００１７】
データの読み出し時には、センスアンプ回路により読み出されたデータがカラムゲート部１０４を介して、Ｉ／Ｏバッファ回路１０５へ出力される。
【００１８】
データの書き込み時には、外部のホスト装置から外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に供給される書き込むべきデータがＩ／Ｏバッファ回路１０５から、制御部１０９の制御よってカラムゲート部１０４を介して、ページバッファ１０３のラッチに取得される。なお、入出力端子数は８となっているが、これは例示であり任意の数とすることができる。
【００１９】
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からＩ／Ｏバッファ回路１０５を介して供給されるコマンドは、コマンドレジスタ１０７でデコードされ、コマンドに応じた動作を実行するための制御信号が制御部１０９から出力される。また、チップイネーブル信号/ＣＥ、読み出しイネーブル信号/ＲＥ、書き込みイネーブル信号/ＷＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号は、外部からＩ／Ｏ制御部１０８を介して制御部１０９に供給される。制御部１０９は、動作モードに応じて供給される外部制御信号、コマンド及びデータに基づいて、データの書き込み、消去及びデータの読み出しのシーケンスの制御を行う。制御部１０９は、例えば、シーケンサなどを用いて各部に制御信号を定められた順序で出力する順序回路として実現される。また、プログラムを実行するプロセッサによって制御を行う回路としても実現できる。
【００２０】
電圧発生回路１１０は、メモリセルアレイ１０１が動作モードに応じて必要とする書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｖｅｒｉｆｙ、書き込み非選択電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等の種々の電圧を発生する。
【００２１】
図３は、"１"と"０"という２値のデータがメモリセルに書き込まれる場合において、閾値分布の好ましい一例を示す。２値のデータがメモリセルに書き込まれる場合には、理論的には、フローティングゲートなどに電荷が存在するかしないかによる閾値の違いを検出することで書き込まれたデータを検出することができる。しかし、実際には、個々のメモリセルの特性に応じて閾値のばらつきが発生する。そのため、データの書き込み時には、このばらつきの発生を制御し、図３に示されるように、"１"が書き込まれたメモリセルの一群と"０"が書き込まれたメモリセルの一群とが分離できるようにする必要がある。また、２より大なるＮ個のデータを一つのメモリセルに書込む場合も同様であり、Ｎ個のデータそれぞれの値が書込まれたメモリセルがその閾値により区別できるようになっている必要がる。そのために、以下に説明するように書き込みを行う際にはワード線に印加する電圧が制御される。
【００２２】
図４は、メモリセルへのデータの書き込みを行う際の電圧の制御の一例を説明するタイミングチャートである。この制御の一例においては、メモリセルのデータ消去が行われると、メモリセルには"１"が書き込まれた状態となることが想定されている。時刻ｔＡより、書き込みが行われるメモリセルの属するページの存在するブロックを選択する選択ゲート線ＳＧＤに電圧Ｖｄｄを印加する。次いで、ｔＢより、"０"が書き込まれるメモリセルが接続されているビット線の電圧を０Ｖに維持する。また、"１"が書き込まれるメモリセルが接続されているビット線に正の電圧（「書き込み禁止電圧」という）Ｖｄｄを印加し、"０"が書き込まれないようにする。時刻ｔＢより、書き込みが行われないページのワード線である非選択ワード線に電圧Ｖｐａｓｓを印加し、書き込みが行われる選択ワード線に、書き込み非選択電圧Ｖｐａｓｓよりも高電圧である書き込み電圧Ｖｐｇｍを印加する。
【００２３】
以上の制御により、非選択ワード線に接続されるメモリセルはビット線に印加された電圧を伝達する。また、選択ワード線に接続されたメモリセルのうち、"１"が書き込まれるメモリセルのセルチャネルの電圧は、選択ワード線に追従してブーストされ、電荷がフローティングゲートなどに注入されない。一方、"０"が書き込まれるメモリセルのセルチャネルの電圧は０Ｖに保たれ、セルチャネルと選択ワード線との電位差が大きくなり、電荷がフローティングゲートなどに注入されることになる。
【００２４】
ただし、注入される電荷量はメモリセルの特性により異なり、同じ電圧が同じ長さの時間印加しても"０"が書き込まれるメモリセルの閾値は同じになるとは限らない。そこで、書き込み電圧の印加が終わるとメモリセルの閾値のベリファイを行い、閾値が"０"を表す電圧に到達していないメモリセルが接続されるビット線のみを０Ｖとし、選択ワード線にステップアップした書き込み電圧の印加を行い、閾値が"０"を表す電圧になるように制御を行う。
【００２５】
図５は、制御部１０９による制御信号の生成により選択ワード線に印加される電圧の変化の一例を示す。一回目の電圧の印加時には、Ｖｐｇｍ＿ｉｎｉｔで表される書き込み電圧の最初の値である初期印加電圧を選択ワード線に印加する。この印加により、ページを構成する不揮発性メモリセルへの書き込みが行われる。そして、Ｖｐｇｍ＿ｉｎｉｔの印加が終わると、ページの全てのメモリセルが適切な閾値となったかどうかのベリファイを行うために、選択ワード線にベリファイ電圧Ｖｖｅｒｉｆｙを印加し、また、非選択ワード線には、読み出し電圧Ｖｒｅａｄを印加して、ページバッファ１０３のセンスアンプ回路により閾値の検出が行われる。この検出により書き込みのベリファイが行われる。そしてもし書き込みが不十分な閾値のメモリセルがページに存在すれば、前回印加した書き込み電圧の値にΔＶｐｇｍを加えた電圧を選択ワード線に印加する。以上のように、不揮発性メモリセルへの書き込みとその書き込みのベリファイとを行うシーケンスをページの全てのメモリセルの閾値が適切な値（すなわち書き込まれるべきデータに相当な値）になるか、繰り返しの回数が所定の値を超えるまで繰り返して実行する。もし、繰り返しの回数が所定の値を超えると、書き込みに失敗したとして不揮発性半導体記憶装置のステータスをフェイルとする。なお、ここに「書き込みが不十分な閾値のメモリセル」とは、メモリセルの閾値が、メモリセルに書き込まれるべきデータに対応する範囲に入っていないメモリセルを意味する。
【００２６】
図６は、データの書き込み時に、ページバッファの保持データがベリファイ結果により変化する遷移の一例を示す。データ書き込み時には、ページバッファは各ビット線にそのビット線に印加するべき電圧を表すデータを保持する。このためにページバッファは各ビット線に対応するラッチを有する。そして、このラッチが保持するデータに応じて、例えば、"１"と"０"の二値データがメモリセルに書き込まれる場合、以下に説明するように、"１"が書き込まれるべきメモリセルが接続されているビット線には、チャネル電位が選択ワード線の印加電圧に追従する電圧Ｖｄｄを印加し、"０"が書き込まれるべきメモリセルが接続されているビット線には、チャネル電位を低電位に保つ電圧０Ｖを印加する制御が行われる。
【００２７】
ページバッファのラッチは、ノード６０１が示すように"１"が保持されている状態と、ノード６０２が示すように"０"が保持されている状態とを有する。そして、データの書き込み処理に先立ってブロック消去が行われていれば、そのブロックの全てのページの全てのメモリセルには"１"が保持されている。従って、あるビット線に対応するページバッファのラッチに"１"が保持されている場合には、そのビット線には、書き込み禁止電圧Ｖｄｄを印加し、あるビット線に対応するページバッファのラッチに"０"が保持されている場合には、そのビット線には、チャネル電位が低電位に保たれる電圧０Ｖを印加する制御を行う。
【００２８】
その後、ページバッファのラッチに"１"が保持されていれば（ノード６０１の場合）、ベリファイの結果、ページのメモリセルのうちそのビット線に接続されるメモリセルに"１"が保持されていても"０"が保持されていても、ページバッファのラッチはノード６０３、６０４が示すように"１"を保持し続けるように制御する。一方、ページバッファのラッチに"０"が保持されていれば（ノード６０２の場合）、ベリファイの結果、ページのメモリセルのうちそのビット線に接続されるメモリセルが"１"を保持し書き込みが不十分な閾値であれば、ノード６０５が示すように、そのページバッファのラッチが"０"を保持し続けるように制御を行う。また、ページのメモリセルのうちそのビット線に接続されるメモリセルが"０"を保持していれば、ノード６０６が示すように、そのページバッファのラッチを"１"にセットし、ビット線に書き込み禁止電圧Ｖｄｄを印加して書き込みがされないようにする。
【００２９】
図７は、図６に示された状態遷移を実現するためのカラムゲート部１０４とページバッファ１０３との構成の一例を示す。図７には、一つのビット線ＢＬｉに対応するカラムゲート部１０４とページバッファ１０３の部分が示されている。カラムゲート７０１には、アドレスバスとＩ／Ｏバスとが接続されている。それぞれのバスには、アドレスレジスタ１０６に保持されたアドレスデータと、メモリセルアレイ１０１に保持するべき、あるいは保持されているデータとが供給される。カラムゲート７０１は、アドレスバスに供給されたアドレスデータが、自らのアドレスを示せば、不揮発性半導体記憶装置の動作モードに応じて、第１ラッチ７０２に保持されるデータのＩ／Ｏバスとの入出力の処理を行う。
【００３０】
ここに第１ラッチ７０２は、カラムゲート７０１に接続されているラッチ回路である。また、第１ラッチ７０２は演算器７０３にも接続されている。演算器７０３は、第１ラッチ７０２と第２ラッチ７０４とに保持されているデータの比較、それらのデータのラッチ間の移動の処理などを行う。ここに第２ラッチ７０４は、演算器７０３とＳ／Ａ（センスアンプ回路）７０５とに接続されている。Ｓ／Ａ７０５は、ＢＬＳ信号により動作が制御されるトランジスタを介して接続されるビット線ＢＬｉにも接続され、第２ラッチ７０４の保持されたデータに応じた電圧をビット線ＢＬｉに出力したり、ビット線ＢＬｉの電圧に応じたデータをセンスし、そのデータを第２ラッチ７０４に伝達したりする。
【００３１】
不揮発性半導体記憶装置の動作モードの中には、データの書き込みを行うモード、データの読み出しを行うモードがある。本発明の一実施形態においては、データの書き込みを行うモードは、データの書き込みの対象となるページを構成するメモリセルが所定の閾値となるまで書き込みとベリファイとを繰り返し行うモードと、書き込みとベリファイとのシーケンスを行う都度、そのベリファイの結果を出力するモードとがある。特に後者のモードを「ベリファイテストモード」と称することにする。すなわち、ベリファイテストモードとすることにより、ベリファイの結果を出力することが可能となる。
【００３２】
カラムゲート７０１、第１ラッチ７０２、演算器７０３、第２ラッチ７０４、Ｓ／Ａ７０５が協調して動作するように、それぞれに対して図示されていない制御線により制御部１０９が制御信号を伝達する。
【００３３】
ベリファイテストモードを含むデータの書き込み時には、アドレスバスが示すカラムゲート７０１に接続された第１ラッチ７０２にＩ／Ｏバッファ回路１０５に入力されたデータが転送される。そして第１ラッチ７０２に転送されたデータは、演算器７０３により、第２ラッチ７０４へコピーされる。そして、Ｓ／Ａ７０５は、第２ラッチ７０４が保持しているデータに応じた電圧をビット線ＢＬｉに印加する。すなわち、第２ラッチ７０４に"１"が保持されていれば、書き込み禁止電圧Ｖｄｄをビット線ＢＬｉに印加し、第２ラッチ７０４に"０"が保持されていれば、チャネル電位を低電圧に保つ電圧０Ｖをビット線ＢＬｉに印加する。
【００３４】
ビット線ＢＬｉへの電圧の印加の後には、ベリファイが行われる。図示されていないビット線チャージ回路により、ビット線ＢＬｉをプリチャージして、ビット線ＢＬｉの電圧をＨｉｇｈ（例えば、１Ｖ）とし、選択ゲート線にＶｖｅｒｉｆｙの電圧を、非選択ゲート線には読み出し電圧Ｖｒｅａｄを印加し、ページの存在するブロックのＳＧＤ、ＳＧＳに接続された選択トランジスタがＯＮとなる電圧をＳＧＤ、ＳＧＳに印加する。もし、ビット線ＢＬｉに接続されたメモリセルの閾値がＶｖｅｒｉｆｙ以上である場合、即ち、メモリセルに"０"が書き込まれている場合、そのメモリセルはＯＦＦとなり、ビット線の電位はＨｉｇｈに維持される。一方、ビット線ＢＬｉに接続されたメモリセルの閾値がＶｖｅｒｉｆｙより小さければ、そのメモリセルはＯＮとなり、ビット線の電位はＬｏｗとなる。
【００３５】
そこで、Ｓ／Ａ７０５は、ビット線ＢＬｉのセンスの結果として、ビット線ＢＬｉの電位がＨｉｇｈであれば、第２ラッチ７０４に"０"を出力し、ビット線ＢＬｉの電位がＬｏｗであれば、第２ラッチ７０４に"１"を出力する。Ｓ／Ａ７０５から出力されたデータは、第２ラッチ７０４にセットされる。そして、演算器７０３は、図６に例示された遷移を実現する処理を行う。すなわち、第１ラッチ７０２にセットされているデータが"１"であれば、無条件に第２ラッチ７０４に"１"をセットさせる。また、演算器７０３は、第１ラッチ７０２にセットされているデータが"０"であれば、第２ラッチ７０４にセットされているデータが"１"のとき、第２ラッチ７０４に"０"をラッチさせ、第２ラッチ７０４にセットされているデータが"０"のとき、第１ラッチ７０２と第２ラッチ７０４とに"１"をセットさせる。以上の演算器７０３の動作により、図６に示された状態遷移が実現される。
【００３６】
図８は、本発明の一実施形態におけるメモリチップ１００の制御部１０９の機能ブロック図の一例を示す。制御部１０９は、図８に示すように、ベリファイ結果出力制御部８０１と、ページバッファロード制御部８０２と、印加回数カウンタ８０３と、書込制御部８０４とを有する。
【００３７】
後述するコマンド「Ｐ」がＩ／Ｏ０−Ｉ／Ｏ７から入力され、メモリチップ１００の動作モードがデータ書き込みのモードとなると、Ｉ／Ｏバッファ回路１０５のＩ／Ｏ０−Ｉ／Ｏ７に外部のホスト装置から、アドレスレジスタ１０６で指定されるページに書き込むべきデータが入力される。例えば、/ＷＥを"Ｌ"から"Ｈ"にすると、そのデータがページバッファロード制御部８０２に読み取られ、カラムゲート部１０４を介してページバッファ１０３にロードされる。具体的には、制御部１０９のページバッファロード制御部８０２から出力される制御信号によりＩ／Ｏバッファ回路１０５からＩ／Ｏバスにデータが転送され、アドレスレジスタ１０６に保持されたＡＤＤＲで指定されるカラムゲート７０１を介して第１ラッチ７０２にデータがロードされる。
【００３８】
また、制御部１０９は、印加回数カウンタ８０３が保持している値をリセットする。例えば、“１”を印加回数カウンタ８０３にセットする。
【００３９】
次に、ベリファイテストモードによってメモリセルにデータを書き込むコマンド（例えば後述する「Ｓ」）がＩ／Ｏ０−Ｉ／Ｏ７から入力されると、制御部１０９は以下の書き込み処理（１）〜（１０）を繰り返す。
【００４０】
（１）印加回数カウンタ８０３が保持している値を読み出す。
【００４１】
（２）選択ワード線に印加する電圧の値Ｖｐｇｍを、（１）において読み出された値に応じて、書込制御部８０４により決定する。具体例としては、（１）において読み出された値をＮとし、Ｖｐｇｍ＿ｉｎｉｔとΔＶｐｇｍとをＲＯＭヒューズエリアなどに格納されているパラメータの値とすると、Ｖｐｇｍ＝Ｖｐｇｍ＿ｉｎｉｔ＋Ｎ＊ΔＶｐｇｍなどの式により算出する。
【００４２】
（３）書込制御部８０４により決定されたＶｐｇｍを電圧発生回路１１０に伝達する。そして、選択ワード線にＶｐｇｍの印加の準備を電圧発生回路１１０に行わせる。
【００４３】
（４）ビット線に第２ラッチ７０４にセットされたデータに応じた電圧を印加し、選択ワード線にＶｐｇｍ、非選択ワード線にＶｐａｓｓの電圧を印加する。
【００４４】
（５）ビット線をプリチャージし、非選択ワード線にＶｒｅａｄを印加し、選択ワード線にＶｖｅｒｉｆｙを印加する。そして、Ｓ／Ａ７０５でビット線の電位をセンスしその結果を第２ラッチ７０４にラッチする。
【００４５】
（６）演算器７０３により第１ラッチ７０２と第２ラッチ７０４とに保持された値に応じて、図６に示した遷移に従って計算される値を第１ラッチ７０２に保持させる。
【００４６】
（７）ベリファイテストモードにおいては、ベリファイ結果出力制御部８０１から出力される制御信号により、アドレスレジスタ１０６が格納しているアドレスをアドレスバスに送出し、そのアドレスで特定されるカラムゲート７０１が、第１ラッチ７０２に格納されたデータをＩ／Ｏバスを介して転送し、Ｉ／Ｏバッファ回路１０５を介して外部のホスト装置にベリファイの結果として出力を行う。したがって、外部のホスト装置が、第１ラッチ７０２に格納されたデータを順次読取るには、（Ａ）アドレスレジスタ１０６に初期アドレスをセットし、（Ｂ）アドレスレジスタ１０６にセットされたアドレスをアドレスバスに出力し、（Ｃ）そのアドレスバスで示されるカラムゲートに接続された第１ラッチに格納されたデータをＩ／Ｏバスを介してＩ／Ｏパッドから出力し、（Ｄ）アドレスレジスタ１０６にセットされているアドレスをインクリメントすることを、繰り返す。
【００４７】
（８）印加回数カウンタ８０３に保持されている値をインクリメントする。
【００４８】
（９）全ての第１ラッチ７０２に保持されているデータが"１"であれば、書き込み処理を終了する。
【００４９】
（１０）印加回数カウンタ８０３に保持されている値が所定の値を超えた場合には、書き込みに失敗したとして不揮発性半導体記憶装置のステータスをフェイルに設定する。
【００５０】
図９は、ページアドレスの設定、１ページ分のデータロード、印加回数カウンタ８０３のリセット及び上述の書き込み処理（１）〜（１０）の流れを表すフローチャートの一例である。
【００５１】
ステップＳ９０１の処理として、外部のホスト装置から、Ｉ／Ｏ０−Ｉ／Ｏ７を介してページアドレスが入力され、アドレスレジスタ１０６に設定される。ステップＳ９０２の処理として、外部のホスト装置から、Ｉ／Ｏ０−Ｉ／Ｏ７を介して入力された１ページ分のデータがページバッファ１０３にロードされる。ステップＳ９０３として、印加回数カウンタ８０３に“１”をセットする。ここでは、印加回数カウンタを変数Ｎで表す。
【００５２】
ステップＳ９０４の処理として、Ｎの値に応じてＶｐｇｍの値を決定し、ステップＳ９０５の処理として、電圧発生回路１１０を動作させて選択ワード線にＶｐｇｍの電圧を印加して書き込みを行う。ステップＳ９０６の処理として、ビット線をプリチャージして、非選択ワード線にＶｒｅａｄを印加し、選択ワード線にＶｖｅｒｉｆｙを印加し、Ｓ／Ａ７０５にビット線の電圧をセンスさせ、センス結果を第２ラッチ７０４にラッチさせメモリセルの閾値のベリファイを行う。このとき、演算器７０３が動作し、次に第１ラッチ７０２と第２ラッチ７０４とから次の書き込み動作のデータが生成され、第１ラッチ７０２に格納される。
【００５３】
ステップＳ９０７の処理として、ベリファイ結果出力制御部８０１を動作させ、第１ラッチ７０２に格納されたデータをカラムゲート７０１、Ｉ／Ｏバスを介して転送し、Ｉ／Ｏバッファ回路１０５を介して外部のホスト装置にベリファイの結果として出力を行う。
【００５４】
ステップＳ９０８の処理として、全ての第１ラッチ７０２に保持されているデータが"１"であるかどうか、すなわち、ベリファイを終了するかどうかを判断する。もし、ベリファイを終了するのならばステップＳ９０９へ処理を移行する。全ての第１ラッチ７０２に保持されているデータが"１"であるかどうかは、例えば、全ての第１ラッチ７０２に接続されるＡＮＤ回路の出力により判断ができる。
【００５５】
ステップＳ９０９の処理においては、Ｎの値が所定の値Ｎｍａｘ以上になっているかどうかを判断する。もし、Ｎの値が所定の値Ｎｍａｘ以上になっていれば、ステップＳ９１０に処理を移行させ、不揮発性半導体記憶装置のステータスをフェイルにセットする。もし、Ｎの値が所定の値Ｎｍａｘ未満であれば、ステップＳ９１１へ処理を移行し、Ｎの値をインクリメントし、ステップＳ９０４へ戻る。
【００５６】
図１０は、図９などに示した処理が行われる場合におけるメモリチップ１００の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例を示す。
【００５７】
動作モードを、データを書き込むモードとするコマンド「Ｐ」が時刻ｔ０から外部のホスト装置から入力され、続いて、ページアドレス「ＡＤＤＲ」が入力されアドレスレジスタ１０６に設定され、ページに書き込むデータ「ＤＡＴＡ」が入力されページバッファ１０３にロードされる。そして、ベリファイ結果を出力する書き込み開始コマンド「Ｓ」が入力されると、ステップＳ９０３以降の処理が始まる。
【００５８】
すなわち、時刻ｔ１からｔ２の間に、Ｓ９０４、Ｓ９０５の処理が行われて、選択ワード線にＶｐｇｍの電圧が印加され書き込みが行われる。その後、時刻ｔ２からｔ３の間にＳ９０６の処理が行われて、選択ワード線にＶｖｅｒｉｆｙの電圧印加がされ、ベリファイが行われる。これにより、Ｓ／Ａ７０１によるセンスが行われ、第２ラッチ７０４に格納する値の更新が行われる。
【００５９】
そして、時刻ｔ３からｔ４の間に、Ｓ９０７の処理が行われて、第１ラッチ７０２のラッチするデータが読み出されて、Ｉ／Ｏ０−Ｉ／Ｏ７にベリファイの結果として出力がされる。
【００６０】
一般には、ページを構成するメモリセルの個数は、Ｉ／Ｏ０−Ｉ／Ｏ７のビット数よりも多いので、複数回にわけてベリファイの結果が出力される必要がある。このため、例えば、外部のホスト装置が、コマンド「Ｓ」の入力後、メモリチップの状態がレディになったことを検出し、/ＲＥを"Ｈ"→"Ｌ"→"Ｈ"にすると、ベリファイ結果出力制御部８０１がＩ／Ｏ０−Ｉ／Ｏ７のビット数の個数分の第１ラッチ７０２に格納されたデータを転送し、Ｉ／Ｏ０−Ｉ／Ｏ７に出力する。そして、外部のホスト装置は、/ＲＥに"Ｈ"→"Ｌ"→"Ｈ"を入力することを繰り返すことで１ページ分のデータを順次取得する。
【００６１】
なお、ページを構成するメモリセルの個数はメモリチップの属性であるので、外部のホスト装置のプログラムなどの作成時には、/ＲＥを何回"Ｈ"から"Ｌ"に変化させると全てのメモリセルのベリファイの結果が得られるかを決めることができ、ベリファイ結果の出力時に外部のホスト装置とチップとがお互いに待ち状態に入ることは避けられる。また、メモリチップは簡単な発振器などを備え、「Ｓ」コマンドの入力の後は、ページの全てのメモリセルへの書き込みが終了するまでビジー状態となり、その発振器などで生成されたクロックに従い、外部のホスト装置と非同期にベリファイ動作を行う構成となっている。
【００６２】
ページの全てのメモリセルの閾値のベリファイの結果が出力されると、メモリチップは再びビジーとなり、時刻ｔ４からｔ５に、ｔ１からｔ２に選択ワード線に印加された電圧の値にΔＶｐｇｍを加えた値の電圧が印加される。時刻ｔ５からｔ６にベリファイが行われ、ｔ６からｔ７にそのベリファイの結果が出力される。
【００６３】
そして、時刻ｔ２０からｔ２１に印加されるＶｐｇｍの電圧により、書き込み対象のページのメモリセル全てにデータが書き込まれたことがｔ２１からｔ２２のベリファイで検出されると、ｔ２２からｔ２３にベリファイの結果が出力される。そして、全てのベリファイの結果が出力されると、メモリチップの状態がｔ２３でレディ状態となる。
【００６４】
以上のように、本発明の一実施形態では、不揮発性半導体記憶装置を、ステップアップする書込電圧をメモリセルに毎回印加した後のメモリセルの閾値のベリファイの結果を出力するように構成したので、データ書込時におけるメモリセルの閾値の変化を知ることができる。これにより、例えば、ページにおける書き込みが最も早く完了したメモリセルの位置、そのメモリセルへ印加した書き込み電圧を知ることができ、そのようなメモリセルのアドレス依存性などを知ることができる。また、書き込みが早く完了するメモリセルと遅く完了するメモリセルとのベリファイごとの挙動を調べることもできる。これにより、書き込み方法の最適化などに関する設計に利用できるデータを入手することができる。
【００６５】
（実施形態２）
上述の本発明の一実施形態では、制御部１０９は、Ｖｐｇｍの印加、ベリファイ、センス結果の出力が順に行われるべく制御を行うとして説明を行った。以下では、選択ワード線に対するＶｐｇｍの印加とセンス結果の出力とを並列して行う実施形態について説明する。すなわち、選択ワード線に対してＶｐｇｍを印加している間は、第１ラッチ７０２は書き込み動作には使用されておらず、選択ワード線にＶｐｇｍが印加される前のベリファイ結果を保持している。そこで、本発明の実施形態２では、第２ラッチ７０４から第１ラッチ７０２にベリファイ結果が転送され保持されることを利用して、書き込み動作とベリファイ結果の出力とを並列して行うように制御が行われる構成について説明する。
【００６６】
図１１は、本発明の実施形態２に係る不揮発性半導体記憶装置でのＶｐｇｍの印加、ベリファイ、センス結果の出力の処理の流れを説明するフローチャートを示す。図１１に示された処理の流れは、図９の処理の流れと基本的に同じである。そこで、同じ処理を行うステップには同じ符号を付してある。ただし、ステップＳ９０４に対応するステップＳ１１０４の処理においてＶｐｇｍの決定を行った後に、ステップＳ１１０５として、Ｖｐｇｍの印加回数を示す変数のＮの値が１であるかどうかを判断する。もし、Ｎの値が１であれば、Ｖｐｇｍの印加が行われておらず、したがってベリファイも行われていないので、ステップＳ９０５の処理に対応して、ステップＳ１１０６の処理として、選択ワード線にＶｐｇｍを印加する。一方、Ｎの値が１でなければ、すでに一回はＶｐｇｍの印加が行われ、続いてベリファイも行われていることから、第１ラッチ回路はベリファイの結果を保持している。そこで、ステップＳ１１０７の処理として、選択ワード線にＶｐｇｍを印加するとともに、ステップＳ９０７の処理と同様にベリファイの結果の出力を行う。
【００６７】
また、図９のフローチャートでは、ステップＳ９０６の処理の後にステップＳ９０７としてベリファイの結果の出力を行うが、図１１では、ステップＳ１１０７の処理、又はステップＳ１１１１の処理としてベリファイの結果の出力を行うので、ステップＳ１１０６の処理が終わると、ベリファイを終了するかどうかをステップＳ１１０９として行う。
【００６８】
また、ベリファイを終了する場合には、Ｎが１でなければステップＳ１１１１としてベリファイの結果の出力を行い、ページへのデータ書き込みが終了する。
【００６９】
図１２は、図１０に示した処理が行われる場合におけるメモリチップ１００の入出力シーケンスと選択ワード線に印加される電圧シーケンスの一例を示す。
【００７０】
時刻ｔ０からｔ３までは、図１０と同様に、コマンド「Ｐ」、ページアドレス「ＡＤＤＲ」、データ「ＤＡＴＡ」及びコマンド「Ｓ」が入力され、選択ワード線に、Ｖｐｇｍの印加、ベリファイの電圧印加が行われる。
【００７１】
図１０では、時刻ｔ３からｔ４の間に、ベリファイの結果の出力が行われる。一方、本実施形態では、時刻ｔ３からｔ４の間に、ステップＳ１１０７の処理により、Ｖｐｇｍの印加とともにベリファイの結果の出力が行われる。なお、一般には、Ｖｐｇｍの印加に要する時間とベリファイの結果の出力に要する時間は同程度でなく、ベリファイの結果の出力に要する時間の方が長い場合がある。この場合には、選択ワード線にＶｐｇｍの印加が終了しても、次のベリファイは開始されず、ベリファイ結果の出力が終了するまでレディ状態となる。
【００７２】
時刻ｔ４でベリファイの結果の出力が終了すると、次のベリファイが行われることとなる。
【００７３】
ステップＳ１１０９でベリファイを終了すると判断されると、ステップＳ１１１１の処理により、時刻ｔ１２からｔ１３の間に行われたベリファイによるベリファイの結果が、時刻ｔ１３からｔ１４に出力される。
【００７４】
以上のように、本発明の実施形態２においては、選択ワード線に対するＶｐｇｍの印加とベリファイの結果の出力とを並列して行うように制御が行われるので、処理時間を短縮することができる。実際、図１０では、時刻ｔ６までにはＶｐｇｍの印加は２回しか行われないが、図１２では、３回行われている。
【００７５】
（実施形態３）
本発明の実施形態３として、ベリファイの結果の出力が終わると、所定のコマンドの入力待ちのモードとなり、その所定のコマンドが入力されると、書き込み、ベリファイ、ベリファイの結果の出力が行われ、再びレディ状態に復帰する不揮発性半導体記憶装置について説明する。
【００７６】
図１３は、本発明の実施形態３に係るメモリチップ１００の入出力シーケンスと選択ワード線に印加される電圧シーケンスの一例を示す。
【００７７】
時刻ｔ０からｔ１にかけて、図１０と同様に、「Ｐ」コマンド、「ＡＤＤＲ」、「ＤＡＴＡ」、「Ｓ」コマンドが入力される。すると、時刻ｔ１からｔ２にＶｐｇｍの電圧が印加されることでデータの書き込みが行われ、時刻ｔ２からｔ３にＶｖｅｒｉｆｙの電圧が印加されることでベリファイが行われ、時刻ｔ３からメモリチップがレディ状態となりｔ４までの間にベリファイの結果の出力がされる。
【００７８】
そして、時刻ｔ４からメモリチップ１００はレディ状態が継続した状態となり、コマンドの待ち状態となる。この状態で、時刻ｔ５に所定のコマンド、例えば「Ｎ」が入力されると、再びメモリチップ１００はビジー状態となり、時刻ｔ５からｔ６にＶｐｇｍの電圧が印加されることで書き込みが行われ、時刻ｔ６からｔ７にＶｖｅｒｉｆｙの電圧が印加されることでベリファイが行われ、時刻ｔ７からｔ８にベリファイの結果の出力がされる。その後、再びメモリチップ１００はコマンド待ちの状態となる。
【００７９】
その後、時刻ｔ２０でコマンド「Ｎ」が入力され、時刻ｔ２０からｔ２１に書き込みが行われ、時刻ｔ２１からｔ２２にベリファイが行われ、時刻ｔ２２からｔ２３にベリファイの結果が出力されたとし、時刻ｔ２０からｔ２１の書き込みで選択ワード線に接続された全てのメモリセルの閾値が所定の値になったことが確認されたとする。すると、これ以上書き込みを行う必要がないので、その後の時刻ｔ２４にコマンド「Ｎ」が入力されてもメモリチップはビジー状態になることはなく、また、ｔ２２からｔ２３で出力されたベリファイの結果としてのベリファイの結果により、外部のホスト装置は書き込みが終了したことを検出できる。
【００８０】
図１３に示した入出力シーケンス及び電圧印加シーケンスは、図９に示したフローチャートにおいて、ステップＳ９０８の処理の後、ステップＳ９０４に戻るまでの間に、コマンド「Ｎ」を受け付ける処理を行うステップを挿入することにより実現できる。例えば、ステップＳ９１１の処理が行われた後に、メモリチップをレディ状態として、コマンド「Ｎ」が入力されるのを待つ処理を行うようにする。
【００８１】
図１４は、本発明の実施形態２で示したように、２回目以降のＶｐｇｍの電圧の印加とベリファイの結果を並列して行う場合の入出力シーケンス及び電圧印加シーケンスを示す。
【００８２】
時刻ｔ０からｔ１にかけて、図１２と同様に、「Ｐ」コマンド、「ＡＤＤＲ」、「ＤＡＴＡ」、「Ｓ」コマンドが入力される。すると、時刻ｔ１からｔ２にＶｐｇｍの電圧が印加されることでメモリセルへの書き込みが行われ、時刻ｔ２からｔ３にＶｖｅｒｉｆｙの電圧が印加されることで閾値のベリファイが行われる。そして時刻ｔ３からｔ４に２回目のＶｐｇｍの電圧が印加されるとともにベリファイの結果の出力がされる。
【００８３】
そして、時刻ｔ４からメモリチップはコマンドの待ち状態となる。この状態で、時刻ｔ５に所定のコマンド、例えば「Ｎ」が入力されると、再びメモリチップはビジー状態となり、時刻ｔ５からｔ６にＶｖｅｒｉｆｙの電圧が印加されることでベリファイが行われ、時刻ｔ６からｔ７にＶｐｇｍの電圧が印加されるとともにベリファイの結果の出力が行われ、その後、再びメモリチップ１００はコマンドの待ち状態となる。
【００８４】
その後、ｔ１３からｔ１４のＶｐｇｍの電圧が印加され、時刻ｔ１４からｔ１５のベリファイで選択ワード線に接続された全てのメモリセルの閾値が所定の値になったことが確認されたとする。この状態で時刻ｔ１６にコマンド「Ｎ」が入力されてもメモリチップはビジー状態になることはなく、あるいは長時間ビジー状態になることはなく、外部のホスト装置は書き込みが終了したことを検出できることなどは図１３を参照して説明したのと同様である。
【００８５】
図１４に示した入出力シーケンス及び電圧印加シーケンスは、図１１に示したフローチャートにおいて、ステップＳ１１０９の処理の後、ステップＳ１１０４に戻るまでの間に、変数Ｎを参照して、選択ワード線にＶｐｇｍを印加した回数が２回以上であれば、コマンド「Ｎ」を受け付ける処理を行うステップを挿入することにより実現できる。例えば、ステップＳ１１１４の処理が行われた後に、変数Ｎの値が２以上であればメモリチップをレディ状態として、コマンド「Ｎ」が入力されるのを待つ処理を行うようにする。
【００８６】
以上、図１３と図１４を参照して説明したようにコマンド「Ｎ」を入力する回路を追加することで、各ベリファイ後のベリファイ結果を出力することの終了をメモリチップに知らせることができる。したがって、実施形態１においては、１ページ分のベリファイデータが全て出力されないと次の書き込み動作へ進めなかった点が改善され、途中までのベリファイデータ出力で終了させ、次の書き込み動作を行うことができる。つまり、カラムアドレスの一部のベリファイの結果のみが必要である場合などにおいては、実行時間を短縮することができる。
【００８７】
図１５は、図１４に示した入出力シーケンス及び電圧印加シーケンスの変形例である。図１５では、ベリファイが終わるとメモリチップはコマンドの待ち状態、すなわち、コマンド「Ｎ」の入力待ちの状態となる。そして、コマンド「Ｎ」が入力されると、次の書き込みとベリファイの結果の出力とが並列して行われ、ベリファイが行われてメモリチップはコマンドの待ち状態となる。もし、コマンド「Ｎ」が入力される前のベリファイで選択ワード線に接続された全てのメモリセルの閾値が所定の値になったことが確認された場合には、ベリファイの結果の出力のみが行われる。その後、コマンド「Ｎ」が入力されてもメモリチップはコマンドの待ち状態になることはない。また、ｔ１６からｔ１７に出力されたベリファイの結果により、ページのメモリセルへの書き込みが終了したことが外部のホスト装置により検出することもできる。
【００８８】
図１５に示した入出力シーケンス及び電圧印加シーケンスは、図１１に示したフローチャートにおいて、ステップＳ１１０９の処理の後、ステップＳ１１０４に戻るまでの間にコマンド「Ｎ」を受け付ける処理を行うステップを挿入することにより実現できる。例えば、ステップＳ１１１４の処理が行われた後に、コマンド「Ｎ」が入力されるのを待つ処理を行うようにする。
【００８９】
本発明の実施形態３においては、ベリファイの結果の出力が終わると、メモリチップがコマンド待ちの状態となる。このため、例えば、外部のテスト装置の操作者がメモリセルの書き込み状態を確認しながらメモリセルへの書き込みを行うことができるなどの効果がある。
【００９０】
（実施形態４）
本発明の実施形態３においては、ベリファイテストモードになると、不揮発性半導体記憶装置は、ベリファイの結果の出力が終わるとメモリチップはレディ状態となり、所定のコマンドが入力されるのを待つ状態となる。このため、外部のホスト装置から、選択ワード線に接続された全てのメモリセルの閾値が所定の値になるまで、所定のコマンド「Ｎ」の入力を続ける必要がある。そこで、途中でベリファイテストモードから離脱できる不揮発性半導体記憶装置について説明する。
【００９１】
すなわち、本発明の実施形態４として、途中でベリファイの結果の出力が不要になった場合に対応できる不揮発性半導体記憶装置について説明する。
【００９２】
図１６は、本発明の実施形態４における不揮発性半導体記憶装置のメモリチップの入出力シーケンス及び電圧印加シーケンスの一例を示す。時刻ｔ０から例えばｔ２０の直前までは図１３、１４、１５の入出力シーケンス及び電圧印加シーケンスと同様である。時刻ｔ２０において、「Ｎ」とは異なるコマンド、例えば「Ｃ」が入力されると、ベリファイの結果の出力が行われなくなり、選択ワード線にＶｐｇｍの電圧の印加による書き込みとＶｖｅｒｉｆｙの電圧の印加によるベリファイとが、全てのメモリセルの閾値が所定の値になるまで繰り返して実行される。
【００９３】
図１６に示した入出力シーケンス及び電圧印加シーケンスは、以下のように実現できる。図９、図１１のフローチャートの処理を行うときに、コマンド「Ｃ」が入力されたかどうかを示すフラグ変数を用意し、例えば、ステップＳ９１１の後あるいはステップＳ１１１４の後に、そのフラグ変数を参照し、コマンド「Ｃ」が入力されていなければ、コマンド待ちの状態に入るようにする。また、コマンド待ちの状態で「Ｃ」が入力されれば、そのフラグ変数の値を「Ｃ」が入力されたことを示す値に変更する。
【００９４】
本発明の実施形態４においては、コマンド「Ｃ」を入力することで、全てのメモリセルの閾値が所定の値になるまでベリファイの結果を出力せずに書き込みとベリファイとが繰り返される。これにより、ベリファイの都度のその結果が出力されるモードであるベリファイテストモードから離脱して、書き込みの完了までの処理が行われる。
【００９５】
以上、本発明について、実施形態として説明を行った。その説明においては、メモリセルに２つの値のデータが書き込まれる場合について主に説明を行ったが、本発明は、２以上の値がメモリセルに書き込まれる場合にも適用可能である。例えば、４つの値のデータが書き込まれる場合には、図１７に示されるように、メモリセルの閾値を低電圧領域から高電圧領域を多分割し、分割して得られる領域をＤａｔａ  "１１"、Ｄａｔａ  "１０"、Ｄａｔａ  "００"、Ｄａｔａ  "０１"の閾値の領域として用いる。そして、ベリファイ電圧を各領域の下限値の電圧の値とする。例えば、Ｄａｔａ  "１０"にはＶｖ１、Ｄａｔａ  "００"にはＶｖ２、Ｄａｔａ  "０１"にはＶｖ３を用いる。
【００９６】
そして、図１８に選択ワード線に印加する電圧のシーケンスの一例が示されているように、時刻ｔ１からｔ２に選択ワード線にＶｐｇｍの印加がされた後、時刻ｔ２からｔ３にかけてのベリファイ時には、ｔ２からｔ２１には、ベリファイ電圧としてＶｖ１を印加し、ｔ２１からｔ２２にはＶｖ２を印加し、ｔ２３からｔ３にはＶｖ３を印加してベリファイを行う。ベリファイの際には、それぞれのメモリセルに書き込まれる値に応じたベリファイ電圧が印加されるタイミングで、それぞれのＳ／Ａ７０５を動作させてセンスを行い、その結果を第２ラッチ７０４にラッチすればよい。
【００９７】
なお、上述の「Ｓ」コマンドは主にメモリチップの製造業者などが検査や特性を調べるために主に使用されるコマンドである。メモリチップの通常の最終使用者がページにデータを書き込むにはベリファイの結果を得る必要が無いので、「Ｓ」とは異なるコマンド、例えば上述の「Ｃ」あるいは「Ｃ」とも異なるコマンドでありベリファイの結果の出力を引き起こさないコマンド、を用いる。あるいは、メモリチップの出荷時にはＲＯＭヒューズエリアに設定を行い、「Ｓ」コマンドが使用されてもベリファイの結果が出力されないようにしてもよい。
【００９８】
また、以上説明したことより、本発明の一実施形態として、書き込みにより閾値が変動しデータの書き換えが可能な複数の不揮発性メモリセルが保持するべきデータを取得するデータを取得し、前記不揮発性メモリセルに書き込みを行い、前記書き込みの後に前記不揮発性メモリセルの閾値が前記取得されたデータに相当するかどうかのベリファイを行い、前記ベリファイの結果を出力することを特徴とする不揮発性半導体記憶装置の制御方法も提供することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施形態における不揮発性半導体記憶装置の機能ブロック図である。
【図２】本発明の一実施形態における不揮発性半導体記憶装置のメモリセルの配列の等価回路図である。
【図３】本発明の一実施形態における不揮発性半導体記憶装置のメモリセルの閾値分布の一例図である。
【図４】本発明の一実施形態における不揮発性半導体記憶装置がメモリセルにデータの書き込みを行う際の電圧の制御の一例図である。
【図５】本発明の一実施形態における不揮発性半導体記憶装置がメモリセルにデータの書き込みを行う際の選択ワード線に印加される電圧の制御の一例図である。
【図６】本発明の一実施形態における不揮発性半導体記憶装置がデータ書き込みを行う際のページバッファのラッチにセットされるデータの遷移の一例図である。
【図７】本発明の一実施形態における不揮発性半導体記憶装置のページバッファとカラムゲート部の構成の一例図である。
【図８】本発明の一実施形態における不揮発性半導体記憶装置の制御部の機能ブロック図である。
【図９】本発明の一実施形態における不揮発性半導体記憶装置の動作のフローチャートである。
【図１０】本発明の一実施形態における不揮発性半導体記憶装置の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例図である。
【図１１】本発明の一実施形態における不揮発性半導体記憶装置の動作のフローチャートである。
【図１２】本発明の一実施形態における不揮発性半導体記憶装置の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例図である。
【図１３】本発明の一実施形態における不揮発性半導体記憶装置の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例図である。
【図１４】本発明の一実施形態における不揮発性半導体記憶装置の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例図である。
【図１５】本発明の一実施形態における不揮発性半導体記憶装置の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例図である。
【図１６】本発明の一実施形態における不揮発性半導体記憶装置の入出力シーケンスと選択ワード線に印加される電圧のシーケンスの一例図である。
【図１７】本発明の一実施形態における不揮発性半導体記憶装置のメモリセルの閾値分布の一例図である。
【図１８】本発明の一実施形態における不揮発性半導体記憶装置がメモリセルにデータの書き込みを行う際の選択ワード線に印加される電圧の制御の一例図である。
【符号の説明】
【０１００】
１０４…カラムゲート部、１０５…Ｉ／Ｏバッファ回路、１０９…制御部、１１０…電圧発生回路、８０１…ベリファイ結果出力制御部、８０２…ページバッファロード制御部、８０３…印加回数カウンタ、８０４…書込制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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