(57)【要約】【課題】画素アレイ部のトランジスタの領域にシリサイドを形成しない場合においてゲート電極の抵抗を低減する。【解決手段】周辺回路部１１を構成するトランジスタの領域にはシリサイド層１４０を形成する。画素アレイ部１０のフォトダイオードおよびトランジスタの領域にはシリサイド層１４０を形成しないが、トランジスタのゲート電極１２２_10 は金属材で形成する。その製法としては、画素アレイ部１０および周辺回路部１１にフォトダイオードやトランジスタを形成した後、画素アレイ部のトランジスタの領域にはシリサイドが形成されないように窒化シリコンなどで覆って、周辺回路部１１を構成するトランジスタの領域にシリサイド層１４０を形成する。その後、画素アレイ部１０のトランジスタのゲート電極１２２_10 部分に存在していた電極材を金属材に置換する。【選択図】図６
2009188231.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を生成する電荷生成部、およびトランジスタを具備し前記電荷生成部で生成された信号電荷に基づき画素信号を生成する画素信号生成部を具備した単位画素が配置された画素アレイ部と、
前記画素アレイ部の周辺に配置され、トランジスタを具備し、前記画素アレイ部の単位画素から出力された画素信号を前記画素アレイ部や装置外に読み出すための制御回路機能を備えた駆動制御部、あるいは前記画素信号生成部から読み出した画素信号を処理する信号処理部が設けられた周辺回路部と
を備え、
前記周辺回路部を構成するトランジスタの領域にはシリサイドが形成されており、
前記電荷生成部および前記画素信号生成部を構成するトランジスタの領域にはシリサイドが形成されておらず、当該トランジスタのゲート電極は金属材で形成されている
ことを特徴とする固体撮像装置。
【請求項２】
前記ゲート電極の側面にはサイドウォールが形成されており、
前記ゲート電極両側に、前記サイドウォールの側面に接するようにソース／ドレイン領域が形成されており、
前記画素信号生成部を構成するトランジスタのゲート電極を構成する金属は、前記サイドウォールを利用して自己整合的に、前記ゲート電極部分に存在していた電極材が前記シリサイドよりも抵抗の低い金属材に置換されて形成された置換金属である
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
信号電荷を生成する電荷生成部、およびトランジスタを具備し前記電荷生成部で生成された信号電荷に基づき画素信号を生成する画素信号生成部を具備した単位画素が配置された画素アレイ部と、前記画素アレイ部の周辺に配置され、トランジスタを具備し、前記画素アレイ部の単位画素から出力された画素信号を前記画素アレイ部や装置外に読み出すための制御回路機能を備えた駆動制御部、あるいは前記画素信号生成部から読み出した画素信号を処理する信号処理部が設けられた周辺回路部とを備えた固体撮像装置の製造方法であって、
前記電荷生成部および前記画素信号生成部を構成するトランジスタの領域を形成すると同時に、前記周辺回路部を構成するトランジスタの領域を形成する工程と、
前記画素アレイ部の前記電荷生成部および前記画素信号生成部を構成するトランジスタの領域にはシリサイドが形成されないようにして、前記周辺回路部を構成するトランジスタの領域にシリサイドを形成する工程と、
前記シリサイドを形成する工程後に、前記画素アレイ部の前記画素信号生成部を構成するトランジスタのゲート電極部分に存在していた電極材を金属材に置換する工程と
を備えることを特徴とする固体撮像装置の製造方法。
【請求項４】
前記トランジスタの領域を形成する工程は、前記ゲート電極の側面にサイドウォールを形成する工程と、前記ゲート電極両側に前記サイドウォールの側面に接するようにトランジスタを構成するソース／ドレイン領域を形成する工程を含み、
前記ゲート電極部分に存在していた電極材を金属材に置換する工程は、前記サイドウォールを利用して自己整合的に、前記ゲート電極部分に存在していた電極材を前記シリサイドよりも抵抗の低い金属材に置換する
ことを特徴とする請求項３に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法に関する。特に、トランジスタの領域にシリサイドが形成されているものに関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化とともに、その構成要素であるトランジスタの微細化が進み、ゲート長は短くなり、ソース／ドレイン領域の深さは浅くなる。ソース／ドレイン領域の抵抗を低くするため、自己整合シリサイデーション（サリサイド工程）を行なうことが知られている。また、ゲート抵抗を低くするため、ゲート電極をシリサイド化することも知られている。
【０００３】
また、ゲート電極の抵抗をさらに低減化するため、シリサイドより抵抗の低い金属でゲートを作成する仕組みが提案されている（たとえば特許文献１を参照）。この仕組みは、、先ずシリコン層で使い捨てゲートを形成し、その後に、シリコンをアルミニウムなどの金属に置換して置換金属ゲート電極を形成するものである。
【０００４】
【特許文献１】特開２００７−５３３９４号公報
【０００５】
一方、たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ここで“固体”とは半導体製であることを意味している。
【０００６】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像装置（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＭＯＳ型やＣＭＯＳ型の固体撮像装置の多くはそのような構成をなしている。
【０００７】
ＣＣＤ型の固体撮像装置（以下ＣＣＤ固体撮像装置あるいはＣＣＤＳイメージセンサと称する）は、その製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣ（Integrated Circuit；半導体集積回路）を組み合わせて動作させる必要があるためシステムが非常に複雑化するといった処々の問題がある。
【０００８】
これに対して、ＣＭＯＳ型の固体撮像装置（以下ＣＭＯＳ固体撮像装置あるいはＣＭＯＳイメージセンサと称する）は、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることができ、また、単一電源での駆動ができ、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることが容易であるため、周辺ＩＣの数を減らすことができるといった、非常に大きなメリットを複数持ち合わせている。このため、近年では、ＣＣＤに代わるイメージセンサとして、ＣＣＤイメージセンサが持つ前記の種々の問題を克服し得るＣＭＯＳイメージセンサが注目を集めている。
【０００９】
ところで、固体撮像装置において、その高集積化に伴い、画素部を構成するフォトダイオードなどの電荷生成部や、画素部の周辺に配置される回路（周辺回路部と称する）を構成するトランジスタや他の半導体素子をより縮小して実装密度をさらに高める傾向にある。このため、種々の微細加工技術が研究、開発されており、たとえばＣＭＯＳイメージセンサでは、既にデザインルールにおいてはサブミクロンオーダーになっている。
【００１０】
因みに、典型的なＣＭＯＳイメージセンサの場合、フォトダイオードなどの電荷生成部で検出された信号電荷に基づき画素信号を周辺回路部へ送り出すための画素信号検出回路（リードアウト回路などとも称される）も画素部に設けられる。この画素信号検出回路としては、たとえば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成されるものや、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および垂直アドレスを選択する垂直選択トランジスタの４つのトランジスタで構成されるものなどが周知である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、一般的な半導体集積回路（たとえばＬＳＩ）などのＣＭＯＳロジックでは、高集積化に伴い、コンタクト抵抗下げるために、前述のように、ゲート電極やソース／ドレイン領域にシリサイド層を形成している。これに対して、ＣＭＯＳイメージセンサでは、電荷生成部にシリサイド層を形成すると、光の透過率低下による感度が悪化し、また金属汚染により白点などのノイズが増加する。このため、周辺回路部のゲート電極やソース／ドレイン領域のみにシリサイド層を形成して、画素部の電荷生成部や画素信号検出回路を構成するトランジスタのゲート電極やソース／ドレイン領域にはシリサイド層を形成しないようにすることが考えられる。
【００１２】
これは、基本的には、画素部の電荷生成部にはシリサイド層を形成せずに、電荷生成部以外の画素信号検出回路並びに周辺回路部を構成するトランジスタのゲート電極やソース／ドレイン領域にはシリサイドを形成することも考えられるのであるが、画素部内において、電荷生成部ではシリサイド層を形成せずに、電荷生成部以外の画素信号検出回路を構成するトランジスタのゲート電極やソース／ドレイン領域にはシリサイドを形成することは、マスク自体の寸法精度やマスクの位置合わせ精度などとの関係で製造上の困難さを伴うことが背景にある。
【００１３】
しかしながら、画素部のゲート電極やソース／ドレイン領域にシリサイド層を形成しないと、微細化が進む従ってコンタクト面積が小さくなり、ゲート電極やソース／ドレイン領域の抵抗値が大きくなる問題が浮上する。抵抗値が大きくなると、信号遅延により画素の電荷を高速に読み出すことができない。
【００１４】
また、電荷生成部のみにシリサイドを防止するシリサイド防止膜（たとえばＳｉＮ膜）を残す場合、加工バラツキと合わせズレを考慮する必要があり、その分電荷生成部の面積が小さくなり感度が低下する。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、画素アレイ部のトランジスタの領域にシリサイドを形成しない場合においてゲート電極の抵抗を低減できる仕組みを提供することを目的とする。
【００１６】
好ましくは、前述のように、画素アレイ部のトランジスタのゲート電極の抵抗を低減できる仕組みを採る場合に、その製造の困難性を回避できる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る固体撮像装置の一形態は、先ず、一般的な固体撮像装置と同様に、信号電荷を生成する電荷生成部、およびトランジスタを具備し電荷生成部で生成された信号電荷に基づき画素信号を生成する画素信号生成部を具備した単位画素が配置された画素アレイ部と、画素アレイ部の周辺に配置され、トランジスタを具備し、画素アレイ部の単位画素から出力された画素信号を画素アレイ部や装置外に読み出すための制御回路機能を備えた駆動制御部、あるいは画素信号生成部から読み出した画素信号を処理する信号処理部が設けられた周辺回路部とを備える。
【００１８】
そして、本発明に係る固体撮像装置の特徴的事項として、周辺回路部を構成するトランジスタの領域にはシリサイドが形成されているが、画素アレイ部の全体、つまり電荷生成部および画素信号生成部を構成するトランジスタの領域にはシリサイドが形成されておらず、この画素信号生成部を構成するトランジスタのゲート電極が金属材で形成されているものである。
【００１９】
本発明に係る固体撮像装置の製造方法は、前記本発明に係る固体撮像装置を製造する方法であって、先ず、通常の製法と同様に、電荷生成部および画素信号生成部を構成するトランジスタの領域を形成すると同時に、周辺回路部を構成するトランジスタの領域を形成する。この後、画素アレイ部の電荷生成部および画素信号生成部を構成するトランジスタの領域にはシリサイドが形成されないようにして（たとえば画素アレイ部の全体を窒化シリコンなどで覆って）、周辺回路部を構成するトランジスタの領域にシリサイドを形成する。こうすることで、周辺回路部を構成するトランジスタの領域にはシリサイドが形成されているが、画素アレイ部の全体、つまり電荷生成部および画素信号生成部を構成するトランジスタの領域にはシリサイドが形成されていない状態にする。
【００２０】
そして、シリサイドを形成する工程後に、画素アレイ部の画素信号生成部を構成するトランジスタのゲート電極部分に存在していた電極材を金属材に置換する。こうすることで、画素信号生成部を構成するトランジスタのゲート電極が金属材で形成されているものとなる。
【００２１】
ここで、好ましくは、トランジスタを構成する工程において、ゲート電極の側面にサイドウォールを形成し、また、ゲート電極両側にサイドウォールの側面に接するようにトランジスタを構成するソース／ドレイン領域を形成する。こうすることで、サイドウォールを利用して自己整合的にソース／ドレイン領域を形成できる。
【００２２】
加えて、ゲート電極部分に存在していた電極材を金属材に置換するに当たっても、サイドウォールを利用して自己整合的に、ゲート電極部分に存在していた電極材をシリサイドよりも抵抗の低い金属材に置換できる。
【発明の効果】
【００２３】
本発明の一形態によれば、画素アレイ部のトランジスタの領域にシリサイドを形成しない場合において、画素アレイ部内のトランジスタのゲート電極が金属材に置換されるので、ゲート電極の低抵抗化が実現される。
【００２４】
周辺回路部にはシリサイドを形成するが画素アレイ部の全体はシリサイドを形成しないので、周辺回路部と画素アレイ部を切り分けるだけでよく、寸法精度や位置合わせ精度がラフでよいマスクを使用して製造できるので、その製造の困難性が回避できる。また、サイドウォールを利用して自己整合的にソース／ドレイン領域やゲート置換電極を形成するようにすれば、ゲート電極幅をより狭く制限できるし、画素アレイ部のゲート電極幅を制限しつつ金属材に置き換えるのも容易になる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例であるＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００２６】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の固体撮像装置の全てに、後述する全ての実施形態が同様に適用できる。
【００２７】
＜固体撮像装置の概略＞
図１は、固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図（平面チップイメージ）である。図示のように、画像形成装置１は、画素アレイ部１０（画素部）と周辺回路部１１を備える。
【００２８】
詳細は示していないが、画素アレイ部１０には、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）や画素信号生成部が設けられる（後述する図２を参照）。周辺回路部１１には、画素アレイ部１０の信号を順次画素アレイ部１０外やさらにチップ外に読み出すための制御回路機能を備えた駆動制御部や画素アレイ部１０から読み出した画素信号Ｓｏを処理する信号処理部が設けられ、それらにはトランジスタが使用される。
【００２９】
駆動制御部としては、たとえば、クロックに同期して列アドレスを順番に選択し、画素信号をデジタル変換したデータを読み出す読出走査部の機能を持つ水平走査部（列走査回路）と、画素アレイ部の行アドレスを選択しその行に必要なパルスを供給する垂直走査部（行走査回路）と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部などが設けられる。
【００３０】
信号処理部としては、たとえば、各画素からの信号出力をＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理する差分処理部やアナログ信号をデジタル信号に変換するデジタル変換部（ＡＤＣ；Analog Digital Converter）や、デジタル信号処理を行なうデジタル演算部や信号をチップ外に読み出すための出力回路（S/A:センスアンプ）などが設けられる。
【００３１】
水平走査部や垂直走査部などの駆動制御部の各要素並びに差分処理部やデジタル変換部などの信号処理部の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成されている。
【００３２】
＜単位画素の回路構成例＞
図２は、図１に示した固体撮像装置１に使用される単位画素の典型的な回路構成例（４ＴＲ構成）を示す図である。
【００３３】
単位画素３の構成は、通常のＣＭＯＳイメージセンサと同様である。画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる４ＴＲ構成のものや、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。図では４ＴＲ構成で示している。
【００３４】
４ＴＲ構成の単位画素３は、フォトダイオードなどを主要部とする電荷生成部３２、転送パルスTRG が供給される読出選択用トランジスタ３４（転送トランジスタ）、リセットパルスRST が供給されるリセットトランジスタ３６、フローティングディフュージョン３８、垂直選択パルスVSELが供給される垂直選択用トランジスタ４０、および増幅用トランジスタ４２を有する。リセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２で画素信号生成部５が構成される。
【００３５】
電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続され、制御入力端（ゲート）には転送パルスTRG が供給される。
【００３６】
リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST が入力される。垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続されている。垂直選択線５２には、垂直選択信号ＳＥＬが印加される。
【００３７】
増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。さらに垂直信号線１９は、その一端がカラム処理部２６側に延在するとともに、その経路において、垂直信号線１９に対し定電流源Ｉが接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
【００３８】
＜断面構造＞
図３は、画素アレイ部１０と周辺回路部１１の境界部に着目した断面構造の概要を示した図である。ここで、図３（１）は本実施形態の構成を示し、図３（２）は比較例の構成を示す。
【００３９】
図３（１）および図３（２）に示すように、本実施形態の構成および比較例の構成の何れも、半導体基板１００（図ではＳｉ基板）上の画素アレイ部１０には、電荷生成部３２（図ではフォトダイオードで示す）と画素信号生成部５を構成するトランジスタが形成され、周辺回路部１１にはトランジスタが形成されている。半導体基板１００には、素子分離のための絶縁物が満たされたＳＴＩ１１０（Shallow Trench Isolation）が設けられ、このＳＴＩ１１０によって電荷生成部３２やトランジスタの領域が区分けされている。画素アレイ部１０および周辺回路部１１の何れにおいても、トランジスタの領域には、ソース／ドレイン領域となるエクステンション拡散領域１２０とゲート領域が設けられている。電荷生成部３２やトランジスタの上層側には、窒化シリコンＳｉＮなどの絶縁保護膜１３０が成膜され、さらに上層には平坦化膜として機能する酸化シリコンＳｉＯ2 の層間絶縁膜１３２が成膜されている。ゲート領域は、ゲート電極１２２の両側にサイドウォール１２４（絶縁膜スペーサ）が形成された構造となっている。
【００４０】
ここで、周辺回路部１１のトランジスタのゲート電極１２２_11 およびエクステンション拡散領域１２０_11 にはシリコン層と金属膜（たとえばＣｏ，Ｎｉ，Ｗなどの膜）を反応させて形成したシリサイド層１４０を形成しているが、光の透過率低下による感度悪化や金属汚染による白点などのノイズを防止するべく電荷生成部３２や画素信号生成部５のトランジスタのゲート電極１２２_10 およびエクステンション拡散領域１２０_10 にはシリサイド層を形成していない。
【００４１】
そして、図３（２）に示すように比較例の構成では、画素信号生成部５のトランジスタのゲート電極１２２_10 はシリサイド層を形成していないポリシリコンのみのままであるのに対して、図３（１）に示すように本実施形態の構成では、画素信号生成部５のトランジスタのゲート電極１２２_10 は、ポリシリコンを金属材（たとえばタングステンＷやアルミニウムＡｌなど）で置換した置換金属にて形成している点に特徴を有する。つまり、周辺回路部１１のトランジスタのゲート電極１２０_11 やソース／ドレイン領域（エクステンション拡散領域１２０_11 ）をシリサイド化反応で形成し、その後に、画素アレイ部１０のトランジスタのゲート電極１２２_10 を金属材に置換して金属材のゲート電極１２２_10 を形成しているのである。
【００４２】
考え方としては、画素信号生成部５のトランジスタのゲート電極１２２_10 だけでなく、周辺回路部１１のトランジスタのゲート電極１２２_11 も置換金属にて形成する構成を採り得るが、本実施形態ではそのような構造を採用していない。この点については、後述する製造方法との関係で説明する。
【００４３】
図３（１）に示すような本実施形態の構造を採ると、セルフアラインで（自己整合的に）画素アレイ部１０のゲート電極１２２_10 を金属膜（たとえばタングステンＷなど）に置き換えることにより、ゲート電極１２２_10 のコンタク抵抗を下げることができ、フォトダイオードなどの電荷生成部３２の面積を小さくする必要がないので、感度を低下させずに、画素電荷読み出しを高速化することができる。画素アレイ部１０のゲート電極幅を制限して、金属膜の置き換えを容易にすることもできる。
【００４４】
＜製造方法＞
図４〜図６は、本実施形態の固体撮像装置１を製造する手順（製造工程）を説明する図（断面図）である。ここで、図４は比較例の構成のものを製造する場合にも同様に適用され得るシリサイド形成までの手順を示し、図５および図６は、シリサイド形成後になされる本実施形態に特有の手順（その全体をゲート電極金属置換工程と称する）を示している。
【００４５】
先ず、図４（１）に示すように、半導体基板１００（Ｓｉ基板）の表面に素子分離を行なうためのＳＴＩ１１０を形成する。たとえば、画素アレイ部１０および周辺回路部１１の半導体基板１００に活性領域とフィールド領域を定義して、フィールド領域の半導体基板１００にトレンチを形成し、トレンチ内に絶縁膜を満たしてＳＴＩ構造のフィールド酸化膜を形成することで、活性領域とフィールド領域とを区分する。
【００４６】
次に、図４（２）に示すように、半導体基板１００の全面にゲート絶縁膜およびポリシリコン（多結晶シリコン）などの導電層を順次に蒸着し、リソグラフィー技術やＲＩＥ技術（Reactive Ion Etching; 反応性イオンエッチング技術）によりゲート電極パターン用マスクを用いたエッチング工程でゲート絶縁膜および導電層を選択的に除去して、画素アレイ部１０および周辺回路部１１のトランジスタ領域にゲート絶縁膜（図示せず）とゲート電極１２２を形成する。ここでは、画素アレイ部１０のゲート電極１２２_10 の電極幅を０．２μｍ以下に制限することにする。
【００４７】
次に、図４（３）に示すように、半導体基板１００の全面に窒化シリコンＳｉＮを成膜して、ＲＩＥ技術により窒化シリコン膜をゲート電極１２２側へエッチバックしてゲート電極１２２の両側にサイドウォール１２４を形成する。
【００４８】
次に、図４（４）に示すように、画素アレイ部１０の半導体基板１００のうち、電荷生成部３２やエクステンション拡散領域１２０を限定するマスクを用いてイオン注入技術やリソグラフィー技術などにより半導体基板１００の活性領域に不純物イオンを注入して、フォトダイオードとエクステンション拡散領域１２０（ソース／ドレイン領域）を形成する。たとえば、半導体基板１００がＰ型半導体基板である場合には、フォトダイオードやエクステンション拡散領域１２０を形成するためにｎ型不純物イオンを注入する。この際、ゲート電極１２２がマスクとして機能するので、自己整合的にエクステンション拡散領域１２０が形成される。
【００４９】
次に、図４（５）に示すように、半導体基板１００の全面に窒化シリコンＳｉＮを成膜して、画素アレイ部１０と周辺回路部１１を区分けするマスクを用いてリソグラフィー技術やＲＩＥ技術により周辺回路部１１側の窒化シリコンＳｉＮを除去して画素アレイ部１０のみに窒化シリコンＳｉＮを残すことで、この窒化シリコンＳｉＮをサリサイド防止膜として機能させる。すなわち、サリサイド防止膜として機能する窒化シリコンＳｉＮは、画素アレイ部１０上にのみ存在する。
【００５０】
次に、図４（６）に示すように、サリサイド工程を実施して周辺回路部１１のゲート電極１２２_11 とエクステンション拡散領域１２０_11 （ソース／ドレイン領域）の表面にシリサイド層１４０を形成する。すなわち、半導体基板１００の全面に金属膜（たとえばＣｏ）を成膜して、熱処理を行ない、金属膜とシリコン層のみを反応させて、周辺回路部１１のゲート電極１２２_11 とエクステンション拡散領域１２０_11 （ソース／ドレイン領域）のみにＣｏシリサイドを形成する。
【００５１】
このサリサイド工程では、サリサイド防止膜として機能する窒化シリコンＳｉＮを含む半導体基板１００の全面に高融点の金属膜(Ｃｏ，Ｗなど)を蒸着し、熱処理して、蒸着された金属膜と下部層のシリコンが反応するようにして、金属膜とシリコン層との界面にシリサイド層１４０を形成するのである。半導体基板１００およびゲート電極１２２などはシリコン物質なので、周辺回路部１１側のエクステンション拡散領域１２０_11 やゲート電極１２２_11 の上部にシリサイド層１４０が形成されるが、画素アレイ部１０側は、サリサイド防止膜として機能する窒化シリコンＳｉＮによってマスキングされているので、画素アレイ部１０側にはシリサイド層１４０が形成されない。
【００５２】
次に、図４（７）に示すように、未反応の金属膜をＷＥＴエッチング技術により除去する。
【００５３】
この後、半導体基板１００の全面に窒化シリコンＳｉＮを絶縁保護膜１３０として成膜した後、さらに酸化シリコンＳｉＯ2 などの層間絶縁膜１３２を成膜し、化学機械研磨（ＣＭＰ）技術により層間絶縁膜１３２の表面の凹凸が無くなる程度に平坦化すると、図３（２）に示した比較例の構成となる。本実施形態では、この平坦化工程での削り度合いを大きくしてゲート電極金属置換工程に移行する。
【００５４】
ゲート電極金属置換工程では、先ず、図５（１）に示すように、図４（７）に示す状態の半導体基板１００の全面に窒化シリコンＳｉＮを絶縁保護膜１３０として成膜した後、さらに酸化シリコンＳｉＯ2 などの層間絶縁膜１３２を成膜する。
【００５５】
次に、図５（２）に示すように、ＣＭＰ技術によりゲート電極１２２の上部が露出する程度まで平坦化する。
【００５６】
次に、図５（３）に示すように、レジスト膜を半導体基板１００の全面に成膜し、リソグラフィー技術により画素アレイ部１０と周辺回路部１１を区分けするマスクを用いたエッチング工程で画素アレイ部１０側のレジスト膜を除去して周辺回路部１１のみにレジストを残す。
【００５７】
次に、図５（４）に示すように、ＤＲＹエッチング技術により画素アレイ部１０のゲート電極１２２_10 のポリシリコンが露出するまで、窒化シリコンＳｉＮをエッチングする。
【００５８】
さらに、図５（５）に示すように、ＤＲＹエッチング技術により画素アレイ部１０のゲート電極１２２_10 のポリシリコンをエッチングしてポリシリコンを除去してしまい、ゲート電極溝を形成する。
【００５９】
次に、図６（１）に示すように、シリサイド層１４０の全面にＰＶＤ（Physical Vapor Deposition ：物理的気相成長法）技術により窒化チタンＴｉＮを１０ｎｍ、ＣＶＤ（Chemical Vapor Deposition ：化学的気相成長法）技術によりタングステンＷを１５０ｎｍ、など金属膜を成膜する。こうすることで、図５（５）に示す工程において形成されたゲート電極溝に金属材を埋め込む。換言すると、図５（４）に示す工程までに存在していたゲート電極１２２_10 は、使い捨てゲートとなる。
【００６０】
次に、図６（２）に示すように、ＣＭＰ技術により高選択比（絶縁層間膜／金属膜の選択比５０以上）で余分な金属膜を除去して、画素アレイ部１０のゲート電極１２２_10 のみに金属膜を残す。画素アレイ部１０のゲート電極１２２_10 の電極幅を０．２μｍ以下に制限しているので、エロージョンを抑えて、精度良く加工することができる。研磨条件は、研磨装置：ＥＰＯ２２２（荏原製作所製）、スラリー：Ｗ２０００（Ｃａｂｏｔ製）、２００ｃｃ／ｍｉｎ、研磨圧力：３ｐｓｉ、プラテン回転数：９０ｒｐｍ、ヘッド回転数：９１ｒｐｍ、研磨時間：トルク式ＥＰＤ＋２０％Ｏｖｅｒ、洗浄薬液：シュウ酸ベースの薬液、３０ｓｅｃなどとする。
【００６１】
次に、図６（３）に示すように、ＷＥＴ技術（ＨＦ試薬を使う）により酸化シリコンＳｉＯ2 などの層間絶縁膜１３２を除去する。
【００６２】
次に、図６（４）に示すように、半導体基板１００の全面に窒化シリコンＳｉＮを絶縁保護膜１３０として、またその上層に酸化シリコンＳｉＯ2 を層間絶縁膜１３２として成膜する。そして、化学機械研磨（ＣＭＰ）技術により層間絶縁膜１３２の表面の凹凸が無くなる程度に平坦化することで、図３（１）に示した本実施形態の構成を得る。
【００６３】
このように、一旦画素アレイ部１０についても周辺回路部１１と同じようにしてポリシリコンのゲート電極１２２を形成しておき、その後に、ポリシリコンのゲート電極１２２_10 を金属材に置換することで、画素アレイ部１０のトランジスタについては、シリサイド層１４０を具備しない金属材のゲート電極１２２_10 を形成する。このような金属材への置換工程を採ることで、微細なマスクを使用せずに選択的に画素アレイ部１０のゲート電極１２２_10 のみを金属膜へ置換できるので、電荷生成部３２（フォトダイオード）の面積を小さくする必要が無く、ゲート電極１２２_10 のコンタクト抵抗を下げることができ、感度を下げずに信号遅延を改善することができる。
【００６４】
ここで、本実施形態において、画素信号生成部５のトランジスタのゲート電極１２２_10 のみを金属材に置換し、周辺回路部１１のトランジスタのゲート電極１２２_11 は置換金属にせずエクステンション拡散領域１２０_11 も含めてシリサイド層１４０を形成する構成、つまり画素アレイ部１０のゲート電極１２２_10 のみ金属材に置き換える構成を採った理由について説明する。
【００６５】
先ず、画素アレイ部１０のゲート幅は素子の微細化が進むと、たとえば０．２μｍ以下など厳しく制限することは可能であるが、周辺回路部１１は設計的に困難である。これは、周辺回路部１１のゲート電極１２２_11 も金属材に置き換えると、その金属材のＣＭＰ時に周辺回路部１１のエロージョンやディッシングが発生し易く、ゲート高さのバラツキが増加する。画素アレイ部１０のゲート電極１２２_10 「のみ」を金属材に置き換えることにより、周辺回路部１１に厳しい制限を掛けずにプロセスを構築することができる利点がある。
【００６６】
ここで、周辺回路部１１にゲート長が大きく金属材のＣＭＰ時のディッシングなどが問題になる部分があるが、考え方としては、そうした部分はそもそも、シリサイド化する必要がないとも言える。たとえば、通常のロジックでも、微細な部分はシリサイド化し、周辺回路のラフな部分はシリサイドブロックを入れて、シリサイド化しないことも考えられる。
【００６７】
この観点から言えば、ゲート電極１２２を金属材に置換することの問題がＣＭＰ加工時の問題だけとすると、画素アレイ部１０と周辺回路部１１の双方について、微細な部分（ゲート電極１２２について）は全て金属材に置換して金属ゲートにし、ゲート長の大きな部分は金属材への置換をせずにポリシリコンのゲート（ポリゲート：さらにシリサイド化なし）にすれば済むことで、わざわざサリサイドと金属ゲートとを作り分ける必要がないとも言い得る。換言すると、金属材のＣＭＰ加工の問題だけでは、画素アレイ部１０のみ金属ゲートとすることの必然性が薄いとも言い得る。
【００６８】
一方、画素アレイ部１０および周辺回路部１１の双方についてゲート電極１２２をポリシリコンで形成し、周辺回路部１１側のトランジスタ部分のみにシリサイド層１４０を形成し、その後に、画素アレイ部１０のゲート電極１２２_10 のポリシリコンを金属材に置換する仕組みを採ると、画素アレイ部１０側と周辺回路部１１側を切り分けるラフなマスクで作り分けができ、合わせズレスペックも厳しくする必要がなく、作り分け（微細ゲートのみ金属材に置き換える）よりも、マスクコスト低減や再生回数低減により製造コストを低減できると言った利点が得られる。
【００６９】
たとえば、画素アレイ部１０側および周辺回路部１１側の何れも、ゲート電極１２２やサイドウォール１２４を利用して自己整合的にエクステンション拡散領域１２０を形成できる利点が得られるし、画素アレイ部１０側についてゲート電極１２２_10 のポリシリコンを金属材に置換する際にも、サイドウォール１２４を利用して自己整合的に形成できる利点もある。
【００７０】
また、画素アレイ部１０の電荷生成部３２のみにシリサイド層１４０を形成せず、画素アレイ部１０および周辺回路部１１のトランジスタ部分にはシリサイド層１４０を形成することも考えられる。しかしながら、この場合、画素アレイ部１０内において、シリサイド層１４０を形成する部分（画素信号生成部５のトランジスタ部分）と形成しない部分（電荷生成部３２部分）を作り分けなければならず、微細なマスクや合わせズレスペックが厳しくなる難点がある。この観点では、本実施形態の場合、画素アレイ部１０の全体をシリサイド層１４０を形成しない部分として扱うので、画素アレイ部１０側と周辺回路部１１側を切り分けるラフなマスクで作り分けができ、合わせズレスペックも厳しくする必要がない。
【００７１】
このように、画素アレイ部１０に要求される条件（最低でも電荷生成部３２にはシリサイド層１４０を形成しないが、ゲート電極１２２_10 の抵抗は小さくしたい）と、周辺回路部１１に要求される条件（ゲート電極１２２_11 の電極幅は様々、ゲート電極１２２_11 やエクステンション拡散領域１２０_11 の抵抗は小さくしたい）に柔軟にまたバランスよく応える仕組みとしては、周辺回路部１１のトランジスタにはシリサイド層１４０を形成し、画素アレイ部１０側のトランジスタにはシリサイド層１４０を形成せずにゲート電極１２２_10 を置換金属ゲートにする仕組みを採ることが効果的である。
【００７２】
＜＜変形例＞＞
前述の製造工程は一例を示したもので、様々な変形が可能である。以下に、その変形例の幾つかについて簡単に説明する。なお、各変形例は自由に組み合わせることができる。  ＜変形例１＞
図５（１）や図６（４）に示す工程において、酸化シリコンＳｉＯ2 の代わりに、ＳｉＯＣやＳｉＯＦを使用してもよい。因みに、ＳｉＯＣやＳｉＯＦは、酸化シリコンＳｉＯ2 に比べると、誘電率が小さく変換効率が小さいし、また、加工は困難である。
【００７３】
＜変形例２＞
図５（４）に示す工程において、ＤＲＹエッチング技術の代わりに、ＷＥＴ技術で窒化シリコンＳｉＮをエッチングしてもよい。ＷＥＴ技術は、ＤＲＹエッチング技術に比べると、半導体基板１００に対してダメージを与えないという利点がある。ただし、エッチングの選択比を取れる薬液にその加工精度が左右される難点がある。
【００７４】
＜変形例３＞
トランジスタに要求される仕様（たとえば閾値電圧）次第ではあるが、図６（１）に示す工程において、タングステンＷの代わりに、タンタルＴａ、ハフニウムＨｆ、チタンＴｉ、ルテニウムＲｕおよびこれらの合金を使用してもよい。
【００７５】
＜変形例４＞
図６（２）に示す工程において、ＣＭＰ技術の代わりに、ＤＲＹエッチング技術により余分な金属膜を除去してもよい。
【００７６】
＜変形例５＞
図５（２）に示す工程において、ＣＭＰ技術の代わりに、ＤＲＹエッチング技術によりＳｉＯ2 を削ってゲート電極１２２の上部が露出する程度まで平坦化してもよい。ＣＭＰ技術よりもＤＲＹエッチング技術の方が加工が容易である利点がある。ただし、ＤＲＹエッチング技術を適用した場合、ゲート電極１２２の上部が露出する程度にするには、実際には、図中に点線で示すように他の部分がより削られる。この影響は、その後の工程にまで引き摺ることになり、図６（１）に示す工程において金属膜を形成すると、削られ過ぎた分にまで金属膜が形成され、その後の図６（２）に示す工程において、余分な金属膜を除去する際、削られ過ぎた分に存在する金属膜を除去するのが難しくなる。
【００７７】
＜変形例６＞
画素信号生成部５を構成するトランジスタのゲート電極１２２_10 を金属材に置換するに当たり、図５（５）に示す工程においてゲート電極溝を形成してから図６（１）に示す工程において金属材でゲート電極溝を埋め込んでいたが、ゲート電極１２２_10 を金属材に置換する製法はこのようなものに限定されない。たとえば、特許文献１に記載のように、周辺回路部１１のゲート電極１２２_11 をシリサイド化反応で形成し、画素アレイ部１０の画素信号生成部５のゲート電極１２２_10 を金属材置換反応で形成してもよい。
【図面の簡単な説明】
【００７８】
【図１】固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。
【図２】図１に示した固体撮像装置に使用される単位画素の典型的な回路構成例（４ＴＲ構成）を示す図である。
【図３】画素アレイ部と周辺回路部の境界部に着目した断面構造の概要を示した図である。
【図４】本実施形態（比較例と共通）の固体撮像装置の製造工程を説明する断面図である。
【図５】本実施形態の固体撮像装置の製造工程（ゲート電極金属置換工程）を説明する断面図である。
【図６】本実施形態の固体撮像装置の製造工程（ゲート電極金属置換工程）を説明する断面図である（図５の続き）。
【符号の説明】
【００７９】
１…固体撮像装置、１０…画素アレイ部、１００…半導体基板、１１…周辺回路部、１２０…エクステンション拡散領域、１２２…ゲート電極、１２４…サイドウォール、１３０…絶縁保護膜、１３２…層間絶縁膜、１４０…シリサイド層、３…単位画素、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５…画素信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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