(57)【要約】      （修正有）【課題】PCI Express規格を逸脱することなく、TLPを受信している状態において送信パフォーマンスを向上することができるデータ送受信装置を提供する。【解決手段】フロー制御用パケット送信タイマと、受信したトランザクションレイヤーパケットのデータを蓄え前記データが上位のシステムに伝えられるとフロー制御用パケット送信要求信号を出力する受信バッファと、リンクの帯域等から算出された、送信パフォーマンス設定ごとのフロー制御用パケットの送信周期の値を格納する送信パフォーマンス設定レジスタと、前記フロー制御用パケット送信要求信号を受信すると前記フロー制御用パケット送信タイマの前記満了値として必要な送信パフォーマンスに対応する前記送信周期の値を用いて前記フロー制御用パケット送信タイマに計測を開始させ前記計測が完了すると前記フロー制御用パケットの送信を開始するフロー制御用パケット送信回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
設定された満了値の時間を計測する、フロー制御用パケット送信タイマと、
受信したトランザクションレイヤーパケットのデータを蓄え、前記データが上位のシステムに伝えられるとフロー制御用パケット送信要求信号を出力する、受信バッファと、
リンクの帯域、必要な送信パフォーマンス及び前記トランザクションレイヤーパケット以外のパケットの送信に必要な帯域から算出された、送信パフォーマンス設定ごとのフロー制御用パケットの送信周期の値を格納する送信パフォーマンス設定レジスタと、
前記フロー制御用パケット送信要求信号を受信すると、前記フロー制御用パケット送信タイマの前記満了値として、必要な送信パフォーマンスに対応する前記送信周期の値を用いて前記フロー制御用パケット送信タイマに計測を開始させ、前記計測が完了すると前記フロー制御用パケットの送信を開始する、フロー制御用パケット送信回路と、
を備えることを特徴とするデータ送受信装置。
【請求項２】
請求項１に記載のデータ送受信装置であって、
前記トランザクションレイヤーパケットの送信の有無を検知し、前記フロー制御用パケット送信タイマの前記満了値として、前記トランザクションレイヤーパケットの送信がある場合には、前記送信パフォーマンス設定レジスタに格納された前記送信周期の値のうち、必要な送信パフォーマンスに対応する前記送信周期の値を設定し、前記トランザクションレイヤーパケットの送信がない場合には、前記送信パフォーマンス設定レジスタに格納された前記送信周期の値のうち、最も小さい値を設定する、トランザクションレイヤーパケット検出回路をさらに備える、
ことを特徴とするデータ送受信装置。
【請求項３】
設定された満了値の時間を計測する、フロー制御用パケット送信タイマと、
受信したトランザクションレイヤーパケットのデータを蓄え、前記データが上位のシステムに伝えられるとフロー制御用パケット送信要求信号を出力する、受信バッファと、
前記フロー制御用パケット送信要求信号を受信すると、前記フロー制御用パケット送信タイマに前記満了値の計測を開始させ、前記計測が完了するとタイマ満了信号を送信し、フロー制御用パケット送信開始信号を受信するとフロー制御用パケットの送信を開始する、フロー制御用パケット送信回路と、
リンクの帯域、前記送信パフォーマンス及び前記トランザクションレイヤーパケット以外のパケットの送信に必要な帯域から算出された、送信パフォーマンスごとのフロー制御用パケットの送信周期の値を格納し、前記タイマ満了信号を受信すると前記トランザクションレイヤーパケットの送信の有無を検知し、前記トランザクションレイヤーパケットの送信がある場合には、前記フロー制御用パケット送信タイマの前記満了値を、前記送信周期の値のうち現在より向上した送信パフォーマンスに対応する値に変更し、前記トランザクションレイヤーパケットの送信がない場合には、前記フロー制御用パケット送信開始信号を出力する、送信パフォーマンス自動設定回路と、
を備えることを特徴とするデータ送受信装置。
【請求項４】
請求項３に記載のデータ送受信装置であって、
前記送信パフォーマンス自動設定回路は、前記トランザクションレイヤーパケットの送信がある場合であって、前記フロー制御用パケット送信タイマの前記満了値が前記送信周期の値のうち最も大きい値である場合、前記トランザクションレイヤーパケットの送信があっても前記フロー制御用パケット送信開始信号を出力する、ことを特徴とするデータ送受信装置。
【請求項５】
請求項３又は４に記載のデータ送受信装置であって、
前記送信パフォーマンス自動設定回路は、前回の前記トランザクションレイヤーパケットの送信から今回の前記トランザクションレイヤーパケットの送信までの間にトランザクションレイヤーパケットの送信が無い場合は、前記フロー制御用パケット送信タイマの前記満了値を、前記送信周期の値のうち最も小さい値に変更する、ことを特徴とするデータ送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ送受信装置、特にPCI Express規格の通信方式を採用するデータ送受信装置に関する。
【背景技術】
【０００２】
高速I/Oインタフェースの一つとして、PCI-SIGによって策定されたPCI Expressがある。このPCI Expressはシリアルバスであり、全二重方式を採用しておりパケットの送信側と受信側の経路がそれぞれ存在する。パケットには、データのリード／ライトなどの処理を扱うTLP（Transaction Layer Packet）のほかに、PCI Express Linkの管理などを行うパケットがある。いずれのパケットも同じ経路（シリアルバス）を利用して送受信される。
【０００３】
PCI Express規格に従うデータ送受信装置（以下、PCIe装置という）は、TLPのデータを上位のシステムに伝えるために一時的に蓄えておく受信バッファを備える。PCI Expressでは、この受信バッファの空き情報を用いてフロー制御が行われる。即ち、受信側のPCIe装置がTLPを受信すると、一時的に受信バッファに蓄え、その後、受信バッファ内のTLPのデータが上位のシステムに伝えられて受信バッファに空きが生じると、受信バッファの空き情報をフロー制御情報として送信側のPCIe装置に伝える。この送信側のPCIe装置は、受信したフロー制御情報に応じてTLPの送信量を制御する。PCI Expressでは、このフロー制御情報をUpdateFC DLLP(Update Flow Control Data Link Layer Packet)というパケットで伝えている。
【０００４】
PCI Expressの規格では、TLPを受信していない状態であれば、TLP受信に伴うUpdateFC DLLPを送信する必要がないため、最大の送信パフォーマンスでTLPを送信することができる。ここで、送信（受信）パフォーマンスとは、PCI Express Linkの帯域から、Linkの管理を行うパケットの占める帯域を引いた帯域を意味する。つまり、Linkが1秒間あたりに送信（受信）可能なTLPのByte数を意味する。
【０００５】
しかし、TLPを大量に受信している状態では、前述のUpdateFC DLLPが多く発生する。そのため、このUpdateFC DLLPの送信に使用される分だけ、送信パフォーマンスが小さくなってしまうという問題があった。
【０００６】
従来、送信パフォーマンスの向上を図ることを目的として、パケット再送用バッファのサイズと確認応答（Ack DLLP）の送信間隔を最適化する通信システムがあったが（特許文献１）、前述のUpdateFC DLLPの発生による送信パフォーマンスの低下は避けられなかった。
【特許文献１】特開２００７−１８０６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はPCI Express規格を逸脱することなく、TLPを受信している状態において送信パフォーマンスを向上することができるデータ送受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によれば、設定された満了値の時間を計測する、フロー制御用パケット送信タイマと、受信したトランザクションレイヤーパケットのデータを蓄え、前記データが上位のシステムに伝えられるとフロー制御用パケット送信要求信号を出力する、受信バッファと、リンクの帯域、必要な送信パフォーマンス及び前記トランザクションレイヤーパケット以外のパケットの送信に必要な帯域から算出された、送信パフォーマンス設定ごとのフロー制御用パケットの送信周期の値を格納する送信パフォーマンス設定レジスタと、前記フロー制御用パケット送信要求信号を受信すると、前記フロー制御用パケット送信タイマの前記満了値として、必要な送信パフォーマンスに対応する前記送信周期の値を用いて前記フロー制御用パケット送信タイマに計測を開始させ、前記計測が完了すると前記フロー制御用パケットの送信を開始する、フロー制御用パケット送信回路と、を備えるデータ送受信装置が提供される。
【発明の効果】
【０００９】
本発明によれば、PCI Express規格を逸脱することなく、TLPを受信している状態において送信パフォーマンスを向上することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を説明する前に、PCI Expressの概要について説明する。
【００１１】
PCI ExpressのLinkは、Laneという単位から構成されており、Lane数として1、2、4、8、16、32が定義されている。各Laneはそれぞれ2.5Gbpsのシリアル転送を行い、Lane数を増やすことで帯域を大きくできる。１つのLaneで構成されているLinkをx1 Link、４つのLaneで構成されているLinkをx4 Linkと呼ぶ。
【００１２】
シリアル転送として、Link上に現れるデータは、パケットを8b/10b変換したもので、8bit(1Byte)ごとに2bitの冗長なデータを含んでいる。8b/10b変換を考慮すると、1秒間にLink上に流すことができるパケットのByte数は、x1 Linkでは250,000,000Byte(250MByte)、x4 Linkでは1,000,000,000Byte（1GByte）となる。
【００１３】
正常なLink状態でTLPを送受信しているときに発生する、Linkの管理を行うパケットとして、UpdateFC DLLP以外にAck DLLP(Acknowledge Data Link Layer Packet)とSKP-OS(SKiP Order Set)がある。
【００１４】
このAck DLLPは、TLPを受信したときに発生するDLLPパケットであり、TLPを受信しなければ発生しない。前述のように、UpdateFC DLLPは、受信バッファに格納されたTLPのデータが処理されて受信バッファに空きが生じないと発生しない。それに対して、Ack DLLPは、受信したTLPのCRC(Cyclic Redundancy Check)を確認すると受信バッファのデータが処理されなくても発生する。TLPを受信してからAck DLLPを送信するまでの時間はPCI Express規格で規定されている。具体的には、1つのTLPに載せることが可能なデータ長の最大サイズを128Byteとしたとき、Link幅がx4の場合は292ns以内であり、x1の場合は948ns以内となっている。
【００１５】
SKP-OSはTLPの有無に関わらず定期的に発生するパケットである。PCI Expressの規格では、4720ns〜6152nsの間に1回、他のパケットの送信がないときに送信するようにスケジューリングされる。
【００１６】
UpdateFC DLLPを送信するタイミングは、PCI Expressの規格において推奨値と最低値が定義されており、最低値より早いタイミング（短い送信周期）であれば、いつ送信しても良い。推奨値は、1つのTLPに載せることが可能なデータ長の最大サイズを128Byteしたとき、Link幅がx4の場合は292nsであり、x1の場合は948nsとなっている。最低値はLink幅によらず30μsとなっている。また、PCI Expressの規格上、TLPを受信していない状態においても、UpdateFC DLLPは30μsに1回送信される。
【００１７】
表１に、TLPをまったく受信していないとき（TLP受信なし）と、TLPを常に受信し続けているとき（間隔をあけずにTLP受信中）の、TLP送信パフォーマンスを、x4 Linkとx1 Linkの場合についてそれぞれ示す。このパフォーマンス値は、1つのTLPに載せることが可能なデータ長の最大サイズを128Byte、SKP-OSの送信間隔を5440nsとして計算したものである。TLP受信なしの場合、表１からわかるように、定期的にSKP-OSと30μs 周期のUpdateFC DLLPが送信されるため、送信パフォーマンスはLinkの全帯域より小さい。一方、間隔をあけずにTLP受信中の場合、定期的に送信されるパケットのほか、TLPの受信に伴い、292ns毎にAck DLLPとUpdateFC DLLPが送信される。よって、この場合のTLP送信パフォーマンスは、表１からわかるように、TLPをまったく受信していない場合と比べて、x4 Linkにおいて5.5%、x1 Linkにおいて6.7%だけ小さくなる。
【表１】
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【００１８】
本発明は、かかるTLP受信時における送信パフォーマンスの低下を抑えようとするものである。
【００１９】
以下、本発明に係る２つの実施形態について図面を参照しながら説明する。
【００２０】
第１の実施形態と第２の実施形態は共に、規格上許容される範囲でUpdateFC DLLPの送信を延期することにより送信パフォーマンスの向上を図るものである。２つの実施形態の相違点の一つは、第１の実施形態が予め決められた送信パフォーマンスの設定に従ってUpdateFC DLLPの送信タイミングを遅らせるのに対して、第２の実施形態はTLPの送信状況に応じてUpdateFC DLLPの送信タイミングを自動的に変化させる点である。
【００２１】
（第１の実施形態）
まず、PCIe装置の規格構成について説明し、その後、本実施形態に係るPCIe装置について説明する。
【００２２】
規格構成に係るPCIe装置は、受信バッファ１とUpdateFC DLLP送信回路２とを備えている。
【００２３】
受信バッファ１は、受信したTLPのデータを一時的に蓄え、上位のシステムに伝えるものである。また、TLPのデータを上位のシステムに伝えると、UpdateFC DLLP送信要求信号をUpdateFC DLLP送信回路２に送信する。
【００２４】
UpdateFC DLLP送信回路２は、受信バッファ１から、UpdateFC DLLP送信要求信号を受けると、UpdateFC DLLP送信処理を開始する。
【００２５】
UpdateFC DLLP送信処理は、より詳細には、タイマを用いて行われる。即ち、UpdateFC DLLP送信回路２は、UpdateFC DLLP送信要求信号を受けると、UpdateFC DLLP送信タイマ（図示せず）に計測を開始させる。計測が完了すると、接続相手にUpdateFC DLLPの送信を開始する。
【００２６】
UpdateFC DLLP送信タイマは、受信したTLPのデータを上位のシステムへ伝えたときからUpdateFC DLLPの送信を開始するまでの時間（以下UpdateFC DLLP送信周期という）を計測するものである。ここでは、292ns （x4 Linkの場合の規格推奨値）を計測する。
【００２７】
なお、先着のTLPによるUpdateFC DLLP送信周期（292ns）を計測している間に、さらに別のTLP（後着TLP）を受信し、かつ、この後着TLPの情報を上位のシステムへ伝えた場合は、先着のTLPによるUpdateFC DLLP送信タイマが満了した後、先着のTLP情報と後着のTLP情報が受信バッファから抜けた旨を示す１つのUpdateFC DLLPの送信を開始する。
【００２８】
この規格構成では、TLPの送信パフォーマンスは、前述のように、TLPを受信し続けている状態において941,997,636Byte/s（x4 Linkの場合）である。
【００２９】
次に、送信パフォーマンスとUpdateFC DLLP送信周期の関係について説明する。
【００３０】
ここでは、例として、x4 Linkの送信パフォーマンスを１％向上させる場合のUpdateFC DLLP送信周期を計算する。表１に示したように、間隔をあけずにTLP受信中の送信パフォーマンスは941,997,636Byte/sであるから、１％向上した送信パフォーマンスは951,417,613Byte/sである。また、前述のように、x4 Linkの帯域は全部で1,000,000,000Byte/sであるから、TLP以外のパケットに割り当て可能な帯域は、48,582,387Byte/sである。ここから、定期的に送信することが規格で定められているパケットによって消費される帯域を引いたものが、TLP受信に伴って発生するUpdateFC DLLPとAck DLLPが利用できる帯域となる。UpdateFC DLLPとAck DLLPのサイズはいずれも64bitであるから、この帯域を合計の128bitで割った値が1秒間に送信するパケットの数となる。UpdateFC DLLP送信周期は、この数の逆数として求められる。
【００３１】
表２に、x4 Link、 x1 Linkのそれぞれについて、上記のようにして求めたUpdateFC DLLP送信周期を送信パフォーマンス設定ごとに示す。この表では、それぞれの設定における送信パフォーマンス及び受信パフォーマンスも示している。表中の受信パフォーマンスは、例として、受信バッファ１のサイズを128ByteのTLPのデータを4つ格納できるサイズとし、内部レイテンシを200nsとして計算している。ここで、内部レイテンシとは、UpdateFC DLLP送信タイマが満了して受信側のPCIe装置がUpdateFC DLLPの送信を開始してから、送信側のPCIe装置がUpdateFC DLLPの受信、フロー制御情報の更新及び新たなTLPの送信を行い、受信側のPCIe装置がTLPを受信するまでの時間をいう。
【表２】
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【００３２】
次に、第1の実施形態に係るPCIe装置１０について説明する。
【００３３】
このPCIe装置１０の構成を図１に示す。図１からわかるように、PCIe装置１０は、規格構成である受信バッファ１及びUpdateFC DLLP送信回路２のほか、送信パフォーマンス設定レジスタ３及びTLP検出回路４をさらに備える。
【００３４】
送信パフォーマンス設定レジスタ３は、表２に示すUpdateFC DLLP送信周期の値（x4 Linkの場合は、292ns，529ns，668ns,904ns,1402ns,3119ns,30000ns）を有している。この送信パフォーマンスの設定には、表２からもわかるように、7つのパターンがある。即ち、TLPを受信し続けている状態の送信パフォーマンスである941,997,636Byte/sを基準値として、その基準値と比較して送信パフォーマンスが、１％向上する設定、２％向上する設定、３％向上する設定、４％向上する設定、５％向上する設定、完全に送信側を優先する設定、設定なしの7パターンである。完全に送信側を優先する設定とは、UpdateFC DLLP送信周期を規格最低値の30μsとし、規格で許容される最低の頻度でUpdateFC DLLPを送信し、送信パフォーマンスを最大にする設定である。なお、設定なしでは、UpdateFC DLLP送信周期として最も小さい送信周期である規格推奨値を用いる。
【００３５】
PCIe装置１０が起動する際、ソフトウェアはユーザの設定した送信パフォーマンスに対応するUpdateFC DLLP送信周期の値を、送信パフォーマンス設定レジスタ３から読出し、その値をUpdateFC DLLP送信タイマの満了値に設定する。
【００３６】
例えば、x4 Linkにおいて１％向上する設定の場合、UpdateFC DLLP送信タイマの満了値を規格推奨値である292nsから529nsとする。これにより、UpdateFC DLLPの送信頻度が減少し、TLPの送信に利用できるパフォーマンスが１％向上する。即ち、表２からわかるように、送信パフォーマンスは１％向上して951,417,613Byte/sとなる。
【００３７】
ただし、表２からもわかるように、送信パフォーマンスを向上させるためにUpdateFC DLLPの送信頻度を減少させると、接続相手にフロー制御情報が伝わる頻度が落ち、その分、接続相手はTLPの送信を制限するため、受信パフォーマンスが減少する。
【００３８】
次に、TLP検出回路４について説明する。このTLP検出回路４は、TLPの送信の有無を検知し、UpdateFC DLLP送信回路２に対してUpdateFC DLLP送信タイマの満了値の設定を行う。即ち、TLPの送信が有る場合、UpdateFC DLLP送信タイマの満了値を、送信パフォーマンス設定に対応する値（例えば、x4 Link で１％向上の場合529ns）とする。一方、TLPの送信が無い場合、UpdateFC DLLP送信タイマの満了値を規格推奨値（x4 Linkの場合292ns）とする。このようにすることで、TLPを送信しないときは、受信パフォーマンスが低下しないようにすることができる。
【００３９】
以上説明したように、第１の実施形態によれば、PCI Express規格を逸脱することなく、TLPを受信している状態において、予め設定された送信パフォーマンスを確保することができる。このことから、本実施形態は、必要な送信パフォーマンスが事前に分かっている場合に好適である。
【００４０】
（第２の実施形態）
次に、第２の実施形態について説明する。第１の実施形態と異なる点の一つは、前述のように、TLPの送信状況に応じて自動的にUpdateFC DLLPの送信タイミング（UpdateFC DLLP送信周期）を変化させることである。
【００４１】
図２は、第２の実施形態に係るPCIe装置２０の構成を示す。
【００４２】
このPCIe装置２０は、図２からわかるように、受信バッファ１１と、UpdateFC DLLP送信回路１２と、TLP送信パフォーマンス自動設定回路１３とを備えている。
【００４３】
受信バッファ１１は、受信したTLPのデータを一時的に蓄え、上位のシステムに伝えるものである。また、TLPのデータを上位のシステムに伝えると、UpdateFC DLLP送信要求信号をUpdateFC DLLP送信回路１２に送信する。
【００４４】
UpdateFC DLLP送信回路１２は、受信バッファ１１からUpdateFC DLLP送信要求信号を受けると、設定された時間（満了値）の計測をUpdateFC DLLP送信タイマに開始させる。計測が完了すると、TLP送信パフォーマンス自動設定回路１３にタイマ満了信号を送信する。TLP送信パフォーマンス自動設定回路１３からUpdateFC DLLP送信開始信号を受信すると、接続相手のPCIe装置にUpdateFC DLLPの送信を開始する。また、送信したパケットの種別などの送信履歴情報を有する。
【００４５】
TLP送信パフォーマンス自動設定回路１３は、表２の各送信パフォーマンス設定に対応したUpdateFC DLLP送信周期の値（x4 Linkの場合、292ns，529ns，668ns,904ns,1402ns,3119ns,30000ns）を有している。また、TLPの送信の有無を検知する。さらに、UpdateFC DLLP送信回路１２に対してUpdateFC DLLP送信タイマの満了値の読出し及び書込みを行い、このタイマが満了したことを示すタイマ満了信号をUpdateFC DLLP送信回路１２から受信する。
【００４６】
このTLP送信パフォーマンス自動設定回路１３の動作について、図３のフローチャートを用いて説明する。
【００４７】
まず、UpdateFC DLLP送信タイマの満了値の初期値として、最も小さい送信周期である規格推奨値（x4 Linkでは292ns、x1 Linkでは948ns）を設定する（ステップＳ１１）。
【００４８】
次に、UpdateFC DLLP送信回路１２からタイマ満了信号を受信したか否かを判定する（ステップＳ１２）。
【００４９】
タイマ満了信号を受信した場合、UpdateFC DLLP送信タイマの満了値を読出し、規格最低値（30μs）であるか否かを判定する（ステップＳ１３）。
【００５０】
規格最低値である場合、UpdateFC DLLP送信回路１２にUpdateFC DLLP 送信開始信号を送信する（ステップＳ１６）。
【００５１】
規格最低値でない場合、TLPの送信があるか否かを確認する（ステップＳ１４）。
【００５２】
TLPの送信がある場合は、そのタイミングではUpdateFC DLLPを送信せず、送信パフォーマンスが現状より１％向上するようにUpdateFC DLLP送信タイマの満了値を設定変更する（ステップＳ１５）。例えば、現在の送信パフォーマンス設定が１％向上の場合（UpdateFC DLLP送信周期が529ns）、２％向上の668nsを満了値として書き込む。この場合、UpdateFC DLLP送信タイマは、さらに139ns（668ns-529ns）を計測し、計測が完了すると再びタイマ満了信号を送信する。同様に、現在の送信パフォーマンス設定が５％向上の設定であれば、UpdateFC DLLP送信周期を3,119nsから30,000nsに設定変更する。
【００５３】
その後、再びUpdateFC DLLP送信タイマが満了したときにも同様に、TLPの送信の有無を確認して、TLPの送信がある場合は、送信パフォーマンスの設定を1段階ずつ上げていく。
【００５４】
このような動作を繰り返していき、UpdateFC DLLP送信タイマの満了値が規格最低値となった場合は、UpdateFC DLLPを優先して送信する（ステップＳ１３、ステップＳ１６）。つまり、UpdateFC DLLP送信のタイミングにおいてTLPの送信があれば、規格最低値を限度としてUpdateFC DLLPの送信を延期し、TLPの送信を優先する。これにより、規格を逸脱することはなく、送信パフォーマンスを向上させることができる。
【００５５】
ステップＳ１６においてUpdateFC DLLPを送信した後、前回のUpdateFC DLLPを送信してから今回のUpdateFC DLLPを送信するまでの間に、TLPの送信があったか否かをUpdateFC DLLP送信回路１２の送信履歴を元に判定する（ステップＳ１７）。
【００５６】
もしTLPの送信が無ければ、UpdateFC DLLP送信タイマの満了値を規格推奨値に戻す（ステップＳ１８）。これにより、UpdateFC DLLPの無駄な待機時間を減らし、受信パフォーマンスの低下を抑えることができる。
【００５７】
なお、ステップＳ１７を削除し、UpdateFC DLLPを送信した後に、無条件でUpdateFC DLLP送信タイマの満了値を規格推奨値に戻すようにしてもよい。
【００５８】
以上説明したように、第２の実施形態によれば、PCI Express規格を逸脱することなく、TLPを受信している状態における送信パフォーマンスを、TLPの送信状況に応じて可及的に向上することができる。また、UpdateFC DLLP送信周期を自動的に減少させるため、無駄な待機時間を減らして受信パフォーマンスの低下を抑えることができる。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態に係るＰＣＩｅ装置の構成を示す図である。
【図２】第２の実施形態に係るＰＣＩｅ装置の構成を示す図である。
【図３】第２の実施形態に係る動作を示すフローチャートである。
【符号の説明】
【００６０】
１，１１  受信バッファ
２，１２  ＵｐｄａｔｅＦＣ  ＤＬＬＰ送信回路
３  送信パフォーマンス設定レジスタ
４  ＴＬＰ検出回路
１０，２０  ＰＣＩｅ装置
１３  ＴＬＰ送信パフォーマンス自動設定回路
【図１】
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【図２】
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【図３】
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