(57)【要約】【課題】  オン抵抗の低減と絶縁性能を向上させることが可能なトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供する。【解決手段】  ＭＯＳＦＥＴ型半導体装置が、第１導電型の半導体基板と、第１導電型のエピタキシャル層と、エピタキシャル層に設けられた第２導電型の第１半導体領域と第１導電型の第２半導体領域と、エピタキシャル層の表面から第２半導体領域と第１半導体領域を貫いて設けられたトレンチと、トレンチ内に設けられたゲート酸化膜とゲート電極とを有する。ゲート電極の表面が、第１半導体領域と第２半導体領域との接合面の上に位置し、ゲート電極の表面に第１絶縁膜と第２絶縁膜とが設けられ、第１絶縁膜と第２絶縁膜の積層された表面が第２半導体領域の表面の下に位置する。【選択図】図１
2009224458.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の主面に設けられた第１導電型のエピタキシャル層と、
前記エピタキシャル層に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域に設けられた第１導電型の第２半導体領域と、
前記エピタキシャル層の表面から少なくとも前記第２半導体領域と前記第１半導体領域を貫いて設けられたトレンチと、
前記トレンチ内に設けられたゲート酸化膜と、
前記ゲート酸化膜の上に設けられたゲート電極とを有するＭＯＳＦＥＴ型半導体装置において、
前記ゲート電極の表面が、前記トレンチ内であって前記第１半導体領域と前記第２半導体領域との接合面の上に位置し、前記トレンチ内であって前記ゲート電極の表面に第１絶縁膜とリフロー性を有する第２絶縁膜とが設けられ、前記第１絶縁膜と前記第２絶縁膜とが積層された表面が前記第２半導体領域の表面の下に位置することを特徴とするＭＯＳＦＥＴ型半導体装置。
【請求項２】
前記第１半導体領域と前記第２半導体領域とが前記半導体基板表面にストライプ状に設けられ、前記トレンチが、ストライプ状に設けられた前記第１半導体領域と前記第２半導体領域と交差して、ストライプ状に設けられていることを特徴とする請求項１に記載のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置。
【請求項３】
トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法であって、
第１導電型の半導体基板の表面に形成された第１導電型のエピタキシャル層表面に第２導電型の第１半導体領域を形成し、前記第１半導体領域表面に第１導電型の第２半導体領域を形成する工程と、
前記第２半導体領域の表面から前記第２半導体領域及び前記第１半導体領域を貫き前記第１半導体領域の下部に存在するエピタキシャル層に達するトレンチを形成する工程と、
前記トレンチ内を含む半導体領域表面にゲート酸化膜となる熱酸化膜を形成する工程と、
前記トレンチ内を含む前記熱酸化膜の表面に、ゲート電極となる導電性膜を形成する工程と、
前記導電性膜をエッチングして、前記ゲート電極の表面が、前記トレンチ内であって前記第１半導体領域と前記第２半導体領域との接合面の上に位置するように、ゲート電極を形成する工程と、
前記熱酸化膜と前記ゲート電極の上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、リフロー性を有する第２絶縁膜を形成する工程と、
熱処理をして、前記第２絶縁膜の表面を平坦にする工程と、
前記第２絶縁膜、前記第１絶縁膜、及び、前記熱酸化膜を異方性ドライエッチングして、前記トレンチ内に前記第２絶縁膜と前記第１絶縁膜とを埋め込み、前記第１絶縁膜と前記第２絶縁膜とが積層されて露出した表面を、前記第２半導体領域の表面の下に形成する工程と、
前記第２半導体領域の表面にソース電極を形成する工程と、
を具備することを特徴とするトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法。
【請求項４】
前記第１半導体領域と前記第２半導体領域とを前記半導体基板表面にストライプ状に形成し、前記トレンチを、ストライプ状に形成された前記第１半導体領域と前記第２半導体領域と交差して、ストライプ状に形成することを特徴とする請求項３に記載のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置及びその製造方法に関し、特に、消費電力が少なく、高耐圧で、信頼性を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置が、電圧２０Ｖから６００Ｖで電流数Ａから１００Ａの高電圧大電流をスイッチングする半導体装置として開発されている。
【０００３】
図８は、従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の一例を示す。図９及び図１０は、図８の従来のパワーＭＯＳＦＥＴ型半導体装置の製造方法を示す。図８の従来のパワーＭＯＳＦＥＴ型半導体装置は、ドレイン領域となるｎ型半導体基板２１とｎ型半導体基板２１上にエピタキシャル成長によって形成されたｎ型半導体層２２と、ｎ型半導体層２２内に設けられチャネル領域を含みベース領域となるｐ型半導体領域２３と、ｐ型半導体領域２３内に設けられソース領域となるｎ型半導体領域２４と、半導体表面からｎ型半導体領域２４及びｐ型半導体領域２３を貫通してｎ型半導体層２２に達して形成されたトレンチ２５内に、熱酸化膜からなるゲート酸化膜２６の上に設けられたゲート電極２７と、ゲート電極２７上に設けられた絶縁膜２８と、半導体領域と絶縁膜２８の上に設けられ、絶縁膜２８に形成されたコンタクトホール２９を通してソース領域となるｎ型半導体領域２４と接続されるソース電極３０とを有している。また、図８の従来のパワーＭＯＳＦＥＴ型半導体装置は、ｎ型半導体基板２１の裏面に形成されるドレイン電極（図示せず）を有している。
【０００４】
次に、図８の従来の半導体装置の製造方法について、図９〜１０を参照しながら説明する。まず、ドレイン層となるｎ型半導体基板２１上にエピタキシャル成長によって形成されたｎ型半導体層２２内に、例えば、イオン注入又は拡散によりチャネル領域を含むベース層となるｐ型半導体領域２３を形成し、ｐ型半導体領域２３内にソース領域となるｎ型半導体領域２４を形成する（図９（ａ））。
【０００５】
次に、エッチングによりソース領域となるｎ型半導体領域２４とベース層となるｐ型半導体領域２３を貫いてｎ型半導体層（エピタキシャル層）２２に達するストライプ形状のトレンチ２５を形成する（図９（ｂ））。
【０００６】
次に、ｐ型半導体領域２３とトレンチ２５の側壁及び底面に熱酸化によりゲート酸化膜となる熱酸化膜２６を形成する（図９（ｃ））。
【０００７】
次に、熱酸化膜２６の全面に、後にゲート電極となる、燐（Ｐ）等の不純物をドープしたｎ型のポリシリコン層２７を成膜する（図９（ｄ））。
【０００８】
次に、ポリシリコン層２７を異方性ドライエッチングすることにより、ポリシリコン層２７が、トレンチ２５内に埋め込まれて形成される。この際、ポリシリコン層２７の表面が、ｐ型半導体領域２３表面とほぼ同一平面か又はｐ型半導体領域２３表面より低く形成される（図１０（ａ））。
【０００９】
次に、ゲート電極となるポリシリコン層２７は、表面に形成されたゲート金属電極（図示せず）と電気的に接続される。そして、半導体主面の全面に、層間絶縁膜２８を成膜する（図１０（ｂ））。
【００１０】
ソース領域２４とベース領域２３との電気接続を取るために、写真製版工程によりコンタクトホール２９を形成する（図１０（ｃ））。
【００１１】
コンタクトホール２９が形成された後に、全面に、例えばアルミニウム電極を用いてソース電極３０を形成し、ｎ型半導体基板２１の裏面にドレイン電極（図示せず）を形成することにより、従来のＭＯＳＦＥＴ型半導体装置が形成される（図８）。
【００１２】
図８に示される従来のＭＯＳＦＥＴ型半導体装置においては、ソース電極３０とゲート電極２７との間は、層間絶縁膜２８により電気的に絶縁されている。実際には、コンタクトホール２９を形成する際のマスク合わせのずれ等を考慮して、ソース電極３０とソース領域２４とが接触するソースコンタクト領域とトレンチ２５の端面との間を隔てる距離がある程度長めに設定される。
【００１３】
トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置のオン抵抗を低減するためには、そのセルピッチの間隔を狭めて実効的なゲート幅を大きくする必要がある。しかしながら、上記に説明されているように、図８に示されるような従来のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置においては、ソース領域２４とベースコンタクト領域３２の両領域と電極とのコンタクトが、半導体領域の主面に形成される層間絶縁膜２８のマスク合わせを用いる写真製版とエッチングにより形成されるので、トレンチ２５内に形成されるゲート電極２７とゲート・ソース電極との間隔についてマスク合わせの余裕を取る必要があり、ゲート電極２７とゲート・ソース電極との間隔を縮小することは困難である。実際には、ソースコンタクト幅を含めるとメサ幅は２μｍ前後必要となり、トレンチセルピッチの最小値の限界は、２．５〜３．０μｍとなる。このように、従来のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置においては、セルピッチの間隔を狭めることが難しいので、オン抵抗を低減することが困難であった。
【００１４】
他方、特許文献１及び特許文献２においては、トレンチ内のゲート電極の表面を半導体表面より深い位置に形成し、ゲート電極の表面上に絶縁層をその表面が基板表面とほぼ同一の平面となるように形成することにより、セルサイズを縮小してオン抵抗を低減し、性能の向上を図ることが開示されている。更に、特許文献２においては、隣接するトレンチの間隔を１．５μｍ以下とする構成が開示されている。
【特許文献１】特開２０００−２５２４６８号公報
【特許文献２】特開２００３−１０１０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来技術に係るトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置においては、隣接するトレンチの間隔を狭く形成しようとすると、トレンチの容積と絶縁膜の膜厚との関係からもたらされる制約のために、実際に、トレンチ内に埋め込まれる絶縁層を平坦に形成することが難しくなる。このため、トレンチ内に埋め込まれる絶縁層を意図する形状に形成することが難しくなり、所定の絶縁性能と信頼性を維持しながら、セルサイズを縮小してオン抵抗を低減し、トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の性能を向上させることは困難となりこの解決が課題となっている。
【００１６】
本発明は、上記課題を解決し、耐圧を維持しながらセルピッチを縮小し、オン抵抗を低減することが可能なトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本願発明に係るトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面に設けられた第１導電型のエピタキシャル層と、前記エピタキシャル層に設けられた第２導電型の第１半導体領域と、前記第１半導体領域に設けられた第１導電型の第２半導体領域と、前記エピタキシャル層の表面から少なくとも前記第２半導体領域と前記第１半導体領域を貫いて設けられたトレンチと、前記トレンチ内に設けられたゲート酸化膜と、前記ゲート酸化膜の上に設けられたゲート電極とを有するＭＯＳＦＥＴ型半導体装置において、前記ゲート電極の表面が、前記トレンチ内であって前記第１半導体領域と前記第２半導体領域との接合面の上に位置し、前記トレンチ内であって前記ゲート電極の表面に第１絶縁膜とリフロー性を有する第２絶縁膜とが設けられ、前記第１絶縁膜と前記第２絶縁膜とが積層された表面が前記第２半導体領域の表面の下に位置することを特徴とする。
【００１８】
本願発明に係るトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置は、前記第１半導体領域と前記第２半導体領域とが前記半導体基板表面にストライプ状に設けられ、前記トレンチが、ストライプ状に設けられた前記第１半導体領域と前記第２半導体領域と交差して、ストライプ状に設けられていることを特徴としても良い。
【００１９】
本願発明に係るトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法は、第１導電型の半導体基板の表面に形成された第１導電型のエピタキシャル層表面に第２導電型の第１半導体領域を形成し、前記第１半導体領域表面に第１導電型の第２半導体領域を形成する工程と、前記第２半導体領域表面から前記第２半導体領域及び前記第１半導体領域を貫き前記第１半導体領域の下部に存在するエピタキシャル層に達するトレンチを形成する工程と、前記トレンチ内を含む半導体領域表面にゲート酸化膜となる熱酸化膜を形成する工程と、前記トレンチ内を含む前記熱酸化膜の表面に、ゲート電極となる導電性膜を形成する工程と、前記導電性膜をエッチングして、前記ゲート電極の表面が、前記トレンチ内であって前記第１半導体領域と前記第２半導体領域との接合面の上に位置するように、ゲート電極を形成する工程と、前記熱酸化膜と前記ゲート電極の上に、第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、リフロー性を有する第２絶縁膜を形成する工程と、熱処理をして、前記第２絶縁膜の表面を平坦にする工程と、前記第２絶縁膜、前記第１絶縁膜、及び、前記熱酸化膜を異方性ドライエッチングして、前記トレンチ内に前記第２絶縁膜と前記第１絶縁膜とを埋め込み、前記第１絶縁膜と前記第２絶縁膜とが積層されて露出した表面を、前記第２半導体領域の表面の下に形成する工程と、前記第２半導体領域の表面にソース電極を形成する工程と、を具備することを特徴とする。
【００２０】
本願発明に係るＭＯＳＦＥＴ型半導体装置の製造方法は、前記第１半導体領域と前記第２半導体領域とを前記エピタキシャル層表面にストライプ状に形成し、前記トレンチを、ストライプ状に形成された前記第１半導体領域と前記第２半導体領域と交差して、ストライプ状に形成することを特徴としても良い。
【発明の効果】
【００２１】
本発明において、トレンチ内においてゲート酸化膜とゲート電極の上に流動性を有する絶縁膜を含む２層の絶縁膜が形成され、積層された絶縁膜の表面が半導体主面とほぼ同一平面又は半導体主面より下に形成されているので、ソース電極とゲート電極との間を隔てる距離を縮小して、耐圧を維持しながらセルピッチを縮小し、オン抵抗を低減し、高い信頼性を有するトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
【００２３】
図１は、本発明の実施形態に係るトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置を示す断面図であり、図２、及び図３は、本発明の実施形態に係る図１の半導体装置の製造方法を示す断面図である。図４は、本発明の実施形態に係る半導体装置を上から見た状態を示す概略平面図であり、断面Ａ−Ａにより図１の本発明の実施形態に係る半導体装置の断面を示す。
【００２４】
図１を参照して、本発明の実施形態に係るトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置について説明する。本発明の実施形態に係る半導体装置は、ドレイン領域となるｎ型半導体基板１とｎ型半導体基板１上にエピタキシャル成長によって形成され、ドリフト領域となるｎ型半導体層２と、ｎ型半導体層２内に拡散又はイオン注入により形成され、チャネル領域を含みベース領域となるｐ型半導体領域３（第１半導体領域に相当）と、ｐ型半導体領域３内に拡散又はイオン注入により形成され、ソース領域となるｎ型半導体領域４（第２半導体領域に相当）とを有する。本発明に係る半導体装置は、半導体主面からｎ型半導体領域４及びｐ型半導体領域３を貫通してｐ型半導体領域３の下部にあるｎ型半導体層２に達するトレンチ５を有する。
【００２５】
本発明の実施形態に係る半導体装置は、トレンチ５の底面及び側面に、例えば、熱酸化膜により形成されるゲート絶縁膜６と、ゲート絶縁膜６の上に、例えば、ポリシリコン層により形成されるゲート電極７と、ゲート電極７の上に形成される第１絶縁膜８と、第１絶縁膜８の上にリフロー性酸化膜により形成される第２絶縁膜９と、ｎ型半導体領域４表面に形成されるソース電極１０とを有する。また、本発明の実施形態に係る半導体装置は、ｎ型半導体基板１の裏面にドレイン電極（図示せず）を有する。そして、第１絶縁膜８は、例えば、ＣＶＤ(Chemical Vapor Deposition)法を用いてＴＥＯＳ（テトラエチルオルソシリケート（Tetra Ethyl Ortho Silicate））酸化膜により形成され、第２絶縁膜９は、例えば、ＢＰＳＧ(Boro-Phospho Silicate Glass)膜により形成されている。
【００２６】
ゲート電極７の表面は、ｎ型半導体領域４表面より低く、かつ、ソース領域となるｎ型半導体領域４とベース領域となるｐ型半導体領域３との接合面より上に位置する。また、トレンチ上部において、ゲート電極の上に形成されたＴＥＯＳ膜８（第１絶縁膜）とＢＰＳＧ膜９（第２絶縁膜）が、トレンチ５内に形成されたゲート絶縁膜６の側面に、十分な膜厚を有する積層された絶縁層を形成し、第１絶縁膜及び第２絶縁膜が積層されて形成された絶縁層の表面がｎ型半導体領域４表面とほぼ同一平面又はそれより下に位置する。これにより、ゲート電極７が積層された絶縁層によって被覆され、ゲート電極とソース電極との間で必要とされる耐圧性能が達成されて、信頼性が維持される。
【００２７】
次に、本発明に係る図１の半導体装置の製造方法の実施形態について図２及び図３を参照しながら説明する。まず、ドレイン層となるｎ型半導体基板１上にエピタキシャル成長によって形成されたｎ型半導体層２内に、例えば、拡散又はイオン注入によりベース層となるｐ型半導体領域３を形成し、ｐ型半導体領域３内にソース領域となるｎ型半導体領域４を形成する（図２（ａ））。
【００２８】
次に、エッチングにより、ｎ型半導体領域４表面からソース領域となるｎ型半導体領域４とベース層となるｐ型半導体領域３を貫いてｎ型半導体層２に達するストライプ形状のトレンチ５を形成する（図２（ｂ））。
【００２９】
次に、例えば、約９５０℃の水蒸気雰囲気で、ｎ型半導体領域４表面とトレンチの側壁及び底面を熱酸化してゲート絶縁膜となる熱酸化膜６を形成する。そして、熱酸化膜６上に、後にゲート電極となる、例えば、燐（Ｐ）等の不純物をドープしたｎ型ポリシリコン層７を形成する（図２（ｃ））。
【００３０】
次に、ｎ型ポリシリコン層７を異方性ドライエッチングすることにより、ｎ型ポリシリコン層７の表面を半導体主面より低く、かつ、ソース領域となるｎ型半導体領域４とベース層となるｐ型半導体領域３との接合面より上に形成する（図３（ａ））。
【００３１】
次に、熱酸化膜６の全表面にＣＶＤ法で第１絶縁膜となるＴＥＯＳ膜８を成膜する。そして、ＴＥＯＳ膜８の全表面に第２絶縁膜となるリフロー性（流動性）のあるＢＰＳＧ膜９を成膜する。その後、ＢＰＳＧ膜９に熱処理を加えて、ＢＰＳＧ膜９をリフロー（流動化）し、ＢＰＳＧ膜９の表面を平坦にする。本発明の実施形態では第１絶縁膜としてＴＥＯＳ膜を使用する形態を例にして説明したが、ＴＥＯＳ膜に限らずシランガスを用いて形成したＮＳＧ（Non Doped Silicate Glass）膜を使用してもよく、また、第２絶縁膜としてＢＰＳＧ膜を使用する形態を例に説明したが、ＢＳＧ（Boro-Silicate Glass）膜又はＰＳＧ（Phospho Silicate Glass）膜を使用してもよく、第２絶縁膜をリフローすることにより第２絶縁膜の表面の窪みを埋めて表面を平坦化する本発明の製造方法に適するものであれば他の種類の絶縁膜を使用してもよい（図３（ｂ））。
【００３２】
異方性ドライエッチングを行って、トレンチ５の外にある熱酸化膜６とＴＥＯＳ膜８とＢＰＳＧ膜９とを除去して、トレンチ５内のゲート酸化膜６の側面に、ＴＥＯＳ膜８とＢＰＳＧ膜９とを残す。この際、ＴＥＯＳ膜８とＢＰＳＧ膜９とが積層された絶縁層の表面が、半導体主面とほぼ同一平面又は半導体主面の下に位置するように形成される。なお、異方性ドライエッチングの終了時は、エッチングガスについて元素分析をすることにより検出される（図３（ｃ））。
【００３３】
半導体領域の主面に、アルミニウムからなるソース電極１０を形成し、半導体基板１の裏面に、ドレイン電極（図示せず）を形成する（図１）。
【００３４】
図４は、本発明の実施形態に係る半導体装置を、ソース電極１０を省略して、上から見た状態を示す概略平面図である。図４において、中央部に、ソース領域となるｎ型半導体領域４（第２半導体領域に相当）が配置され、ｎ型半導体領域４の上下に隣接して、ベース層拡散領域１１として、ｐ型半導体領域３（第１半導体領域に相当）が配置されている。ｎ型半導体領域４とｐ型半導体領域３と交叉してトレンチ５が配置される。図４に示されるように、トレンチ５の表面において、ＢＰＳＧ膜９の主面と、ゲート酸化膜６とＴＥＯＳ膜８の端部とが露出している。ｎ型半導体領域４に示される断面Ａ−Ａが、図１の本発明の実施形態に係る半導体装置の断面を示す。
【００３５】
図５〜図７を用いて、トレンチ幅とトレンチに埋め込まれる絶縁膜の平坦性との関係について説明する。図５〜図７の各図において、Ｘは、第１絶縁膜であるＴＥＯＳ膜堆積後のトレンチの幅を示し、また、Ｙは、第２絶縁膜であるＢＰＳＧ膜を堆積してリフローした後のトレンチの上部にあるＢＰＳＧ膜の表面に形成されるディップ（窪み）の深さを示す。
【００３６】
図５は、ＢＰＳＧ膜の膜厚１０００ｎｍの場合に、実験により得られたＴＥＯＳ膜堆積後のトレンチの幅Ｘと、トレンチの上部にあるＢＰＳＧ膜の表面にリフロー後に形成されるディップ（窪み）Ｙとの関係を示す。ＴＥＯＳ膜堆積後のトレンチの幅Ｘが１．０μｍ以下である場合に、トレンチの上部にあるＢＰＳＧ膜の表面にリフロー後に形成されるディップ（窪み）Ｙがほぼ零の値となり、リフロー後にＢＰＳＧ膜の表面が平坦であることが示される。他方、ＴＥＯＳ膜堆積後のトレンチの幅Ｘが１．０μｍより大きい場合には、ＢＰＳＧ膜のリフロー後にトレンチの上部にあるＢＰＳＧ膜の表面にディップ（窪み）Ｙが形成されることが示される。
【００３７】
図６（ａ）は、ＢＰＳＧ膜の膜厚が１０００ｎｍで、ＴＥＯＳ膜堆積後のトレンチの幅Ｘが、１．０μｍ以下である場合について、ＢＰＳＧ膜を堆積してリフローした後のトレンチの断面を示す。図６（ｂ）は、ＢＰＳＧ膜をエッチングした後のトレンチの断面を示す。ＴＥＯＳ膜堆積後のトレンチの幅Ｘが、１．０μｍ以下である場合には、ＢＰＳＧ膜９を堆積した後に、ＢＰＳＧ膜９をリフローすると、ＢＰＳＧ膜９の表面がほぼ平坦になり、表面にディップ（窪み）が形成されない。
【００３８】
図６（ａ）に示される断面形状を有するＢＰＳＧ膜９をエッチングすると、トレンチ５の上部にあるＢＰＳＧ膜９の表面が平坦なので、図６（ｂ）に示されるように、ＢＰＳＧ膜９がほぼ一様にエッチングされる。このため、トレンチ５内の上部において、ゲートポリシリコンの上に形成されたＢＰＳＧ膜９が、トレンチに形成されたゲート絶縁膜６とＴＥＯＳ膜８の端部とともに十分な膜厚を有する形状で残される。そして、ＢＰＳＧ膜９が、ＴＥＯＳ膜８とともにゲート電極７を被覆する。これにより、ゲート電極とソース電極との間で必要とされる絶縁性能が達成されて、信頼性が維持される。
【００３９】
図７（ａ）は、ＢＰＳＧ膜の膜厚１０００ｎｍの場合で、ＴＥＯＳ膜８を堆積した後のトレンチ５の幅Ｘが、１．０μｍより大きい場合について、ＢＰＳＧ膜９を堆積してリフローした後のトレンチ５の断面を示す。図７（ｂ）は、ＢＰＳＧ膜９をエッチングした後のトレンチ５の断面を示す。図７（ａ）に示されるように、ＴＥＯＳ膜８を堆積した後のトレンチ５の幅Ｘが、１．０μｍより大きい場合、ＢＰＳＧ膜９を堆積する前にトレンチ５内に残されている空間の容積が大きくなるので、トレンチ５内に残されている空間がＢＰＳＧ膜９で充填された後に、ＢＰＳＧ膜９をリフローしても、トレンチ５の上部にあるＢＰＳＧ膜９の表面にディップ（窪み）Ｙが形成される。
【００４０】
図７（ａ）に示される断面形状を有するＢＰＳＧ膜９をエッチングすると、図７（ｂ）に示されように、トレンチ５の上部にあるＢＰＳＧ膜９の表面に形成された段差状のディップ（窪み）Ｙの形状がトレースされてエッチングされる。このため、エッチング後に、トレンチ５内の上部において、ＢＰＳＧ膜９はエッチングされて残らないか又はＢＰＳＧ膜９の膜厚が極めて薄くなる。また、ゲート電極７の上に形成されているＴＥＯＳ膜８の端部の膜厚が薄くなる。このため、ゲート電極とソース電極との間の絶縁性を維持することが困難となり、信頼性が低下する。また、最悪の場合には、ゲート電極のポリシリコン７が露出して、装置が動作しなくなる。
【００４１】
ＴＥＯＳ膜８を堆積した後のトレンチ５の幅Ｘが、例えば、１．０μｍより大きい場合でも、ＢＰＳＧ膜９を厚く成長させることにより、リフローして表面を平坦化することができる。しかしながら、ＢＰＳＧ膜９を厚く成長させると、クラックの発生や異物の混入の問題が生じる。また、ＢＰＳＧ膜９を厚く成長させると、ＢＰＳＧ成膜装置を長時間にわたって稼動させる必要が生じ、生産性を低下させ、コストを上昇させる。したがって、実際には、ＢＰＳＧ膜９を厚く成長させることは限界があり、ＢＰＳＧ膜９を厚く成長させることのみによってトレンチ内に絶縁膜の表面を平坦に形成することは困難である。したがって、トレンチ５の間隔を狭くするためには、トレンチの寸法、容積と、トレンチ内に埋め込まれる絶縁層の構造、材質、寸法、及び、製造方法とについて総合的に検討することが必要となる。
【００４２】
以上に説明したように、従来技術においては、セルピッチを狭くしようとすると、トレンチ内に絶縁層を平坦に形成することが難しくなり、所定の絶縁性能と信頼性を達成することが困難となる。本発明においては、従来技術のこのような事情に鑑みて、トレンチの寸法、容積と、トレンチ内に埋め込まれる絶縁層の構造、材質、寸法、及び、製造方法とについて十分に検討することにより、絶縁性能と信頼性を維持しながらセルピッチを縮小し、オン抵抗を低減することにより、トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の性能を向上させることを可能としている。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係るトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置を示す断面図である。
【図２】図１の本発明の実施形態に係るパワーＭＯＳＦＥＴ型半導体装置の製造方法を示す断面図である。
【図３】図１の本発明の実施形態に係るパワーＭＯＳＦＥＴ型半導体装置の製造方法を示す断面図である。
【図４】図１の本発明の実施形態に係るパワーＭＯＳＦＥＴ型半導体装置の概略平面図である。
【図５】第１絶縁膜堆積後のトレンチ幅と第２絶縁膜の表面の平坦性との関係を示す図である。
【図６】第１絶縁膜堆積後のトレンチ幅が所定値以下である場合の第１絶縁膜と第２絶縁膜の形状を示す断面図である。
【図７】第１絶縁膜堆積後のトレンチ幅が所定値より大きい場合の第１絶縁膜と第２絶縁膜の形状を示す断面図である。
【図８】従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の主要な一例を示す断面図である。
【図９】図８の従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の製造方法を示す断面図である。
【図１０】図８の従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４４】
１：ｎ型半導体基板、２：ｎ型半導体層、３：ｐ型半導体領域、４：ｎ型半導体領域、５：トレンチ、６：ゲート酸化膜（熱酸化膜）、７：ゲート電極（ポリシリコン膜）、８：ＴＥＯＳ膜（第１絶縁膜）、９：ＢＰＳＧ膜（第２絶縁膜）、１０：ソース電極、１１：ベース層拡散領域、２１：ｎ型半導体基板、２２：ｎ型半導体層、２３：ｐ型半導体領域、２４：ｎ型半導体領域、２５：トレンチ、２６：ゲート酸化膜（熱酸化膜）、２７：ゲート電極（ポリシリコン膜）、２８：絶縁膜、２９：コンタクトホール、３０：ソース電極、３２：ベースコンタクト拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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