(57)【要約】【課題】消費電流やチップサイズの増大を抑えながら、電源電圧にほとんど依存しない遅延時間を発生し、遅延時間を長くすることが容易な遅延回路を提供する。【解決手段】遅延回路は、第１の電源電位とノードＡとの間に複数のトランジスタと直列に接続されたトランジスタＰ１、及び、ノードＡと第２の電源電位との間に複数のトランジスタと直列に接続されたトランジスタＮ１を含み、トランジスタＰ１のゲート及びトランジスタＮ１のゲートに入力信号が印加される電流制限制御回路と、第１の電源電位とノードＢとの間に直列に接続されたトランジスタＰ２及びＰ３、及び、ノードＢと第２の電源電位との間に直列に接続されたトランジスタＮ２及びＮ３を含み、トランジスタＰ２及びＮ２のゲートに入力信号が印加され、トランジスタＰ３及びＮ３のゲートにノードＡから信号が印加されるクロックドインバータとを具備する。【選択図】図１
2009188904.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位と第１のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＰチャネルＭＯＳトランジスタ、及び、前記第１のノードと第２の電源電位との間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＮチャネルＭＯＳトランジスタを含み、前記第１のＰチャネルＭＯＳトランジスタのゲート及び前記第１のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加される電流制限制御回路と、
前記第１の電源電位と第２のノードとの間に直列に接続された第２及び第３のＰチャネルＭＯＳトランジスタ、及び、前記第２のノードと前記第２の電源電位との間に直列に接続された第２及び第３のＮチャネルＭＯＳトランジスタを含み、前記第２のＰチャネルＭＯＳトランジスタのゲート及び前記第２のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、前記第３のＰチャネルＭＯＳトランジスタのゲート及び前記第３のＮチャネルＭＯＳトランジスタのゲートに前記第１のノードから信号が印加され、前記第２のノードから信号を出力するクロックドインバータと、
を具備する遅延回路。
【請求項２】
前記クロックドインバータから出力される信号を反転して出力するインバータをさらに具備する、請求項１記載の遅延回路。
【請求項３】
前記クロックドインバータと前記インバータとによって構成される遅延ユニットをＫ個具備し（Ｋは２以上の整数）、第ｉ番目の遅延ユニットから出力される信号が第（ｉ＋１）番目の遅延ユニットの前記第２のＰチャネルＭＯＳトランジスタのゲート及び前記第２のＮチャネルＭＯＳトランジスタのゲートに印加される（ｉ＝１、２、・・・、Ｋ−１）、請求項２記載の遅延回路。
【請求項４】
前記第１の電源電位と第３のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第４のＰチャネルＭＯＳトランジスタ、及び、前記第３のノードと前記第２の電源電位との間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第４のＮチャネルＭＯＳトランジスタを含み、前記電流制限制御回路の入力信号と逆相の入力信号が前記第４のＰチャネルＭＯＳトランジスタのゲート及び前記第４のＮチャネルＭＯＳトランジスタのゲートに印加される第２の電流制限制御回路と、
前記第１の電源電位と第４のノードとの間に直列に接続された第５及び第６のＰチャネルＭＯＳトランジスタ、及び、前記第４のノードと前記第２の電源電位との間に直列に接続された第５及び第６のＮチャネルＭＯＳトランジスタを含み、前記第５のＰチャネルＭＯＳトランジスタのゲート及び前記第５のＮチャネルＭＯＳトランジスタのゲートに前記第２のノードから信号が印加され、前記第６のＰチャネルＭＯＳトランジスタのゲート及び前記第６のＮチャネルＭＯＳトランジスタのゲートに前記第３のノードから信号が印加され、前記第４のノードから信号を出力する第２のクロックドインバータと、
をさらに具備する、請求項１記載の遅延回路。
【請求項５】
前記クロックドインバータと前記第２のクロックドインバータとが交互に接続されて、合計Ｋ個のクロックドインバータを具備し（Ｋは３以上の整数）、第ｉ番目のクロックドインバータから出力される信号が第（ｉ＋１）番目のクロックドインバータの前記第２又は第５のＰチャネルＭＯＳトランジスタのゲート及び前記第２又は第５のＮチャネルＭＯＳトランジスタのゲートに印加される（ｉ＝１、２、・・・、Ｋ−１）、請求項４記載の遅延回路。
【請求項６】
最終段のクロックドインバータから出力される信号を反転して出力するインバータをさらに具備する、請求項５記載の遅延回路。
【請求項７】
第１の電源電位と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタ、及び、前記第１のノードと第２の電源電位との間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＮチャネルＭＯＳトランジスタを含み、前記第１のＰチャネルＭＯＳトランジスタのゲート及び前記第１のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加される電流制限制御回路と、
前記第１の電源電位と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタ、及び、前記第２のノードと前記第２の電源電位との間に直列に接続された第２及び第３のＮチャネルＭＯＳトランジスタを含み、前記第２のＰチャネルＭＯＳトランジスタのゲート及び前記第２のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、前記第３のＮチャネルＭＯＳトランジスタのゲートに前記第１のノードから信号が印加され、前記第２のノードから信号を出力するクロックドインバータと、
を具備する遅延回路。
【請求項８】
論理しきい値がローレベル側に設定され、前記クロックドインバータから出力される信号を反転して出力するインバータをさらに具備する、請求項７記載の遅延回路。
【請求項９】
前記第１の電源電位と第３のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第４のＰチャネルＭＯＳトランジスタ、及び、前記第３のノードと前記第２の電源電位との間に接続された第４のＮチャネルＭＯＳトランジスタを含み、前記電流制限制御回路の入力信号と逆相の入力信号が前記第４のＰチャネルＭＯＳトランジスタのゲート及び前記第４のＮチャネルＭＯＳトランジスタのゲートに印加される第２の電流制限制御回路と、
前記第１の電源電位と第４のノードとの間に直列に接続された第５及び第６のＰチャネルＭＯＳトランジスタ、及び、前記第４のノードと前記第２の電源電位との間に接続された第５のＮチャネルＭＯＳトランジスタを含み、前記第５のＰチャネルＭＯＳトランジスタのゲート及び前記第５のＮチャネルＭＯＳトランジスタのゲートに前記第２のノードから信号が印加され、前記第６のＰチャネルＭＯＳトランジスタのゲートに前記第３のノードから信号が印加され、前記第４のノードから信号を出力する第２のクロックドインバータと、
をさらに具備する請求項７記載の遅延回路。
【請求項１０】
前記クロックドインバータと前記第２のクロックドインバータとが交互に接続されて、合計Ｋ個のクロックドインバータを具備し（Ｋは３以上の整数）、第ｉ番目のクロックドインバータから出力される信号が第（ｉ＋１）番目のクロックドインバータの前記第２又は第５のＰチャネルＭＯＳトランジスタのゲート及び前記第２又は第５のＮチャネルＭＯＳトランジスタのゲートに印加される（ｉ＝１、２、・・・、Ｋ−１）、請求項９記載の遅延回路。
【請求項１１】
第Ｋ番目のクロックドインバータが、前記第２のＰチャネルＭＯＳトランジスタと、前記第２及び第３のＮチャネルＭＯＳトランジスタとを含み、
論理しきい値がローレベル側に設定され、前記第Ｋ番目のクロックドインバータから出力される信号を反転して出力するインバータをさらに具備する、請求項１０記載の遅延回路。
【請求項１２】
第Ｋ番目のクロックドインバータが、前記第５及び第６のＰチャネルＭＯＳトランジスタと、前記第５のＮチャネルＭＯＳトランジスタとを含み、
論理しきい値がハイレベル側に設定され、前記第Ｋ番目のクロックドインバータから出力される信号を反転して出力するインバータをさらに具備する、請求項１０記載の遅延回路。
【請求項１３】
第１の電源電位と第１のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＰチャネルＭＯＳトランジスタ、及び、前記第１のノードと第２の電源電位との間に接続された第１のＮチャネルＭＯＳトランジスタを含み、前記第１のＰチャネルＭＯＳトランジスタのゲート及び前記第１のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加される電流制限制御回路と、
前記第１の電源電位と第２のノードとの間に直列に接続された第２及び第３のＰチャネルＭＯＳトランジスタ、及び、前記第２のノードと前記第２の電源電位との間に接続された第２のＮチャネルＭＯＳトランジスタを含み、前記第２のＰチャネルＭＯＳトランジスタのゲート及び前記第２のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、前記第３のＰチャネルＭＯＳトランジスタのゲートに前記第１のノードから信号が印加され、前記第２のノードから信号を出力するクロックドインバータと、
を具備する遅延回路。
【請求項１４】
論理しきい値がハイレベル側に設定され、前記クロックドインバータから出力される信号を反転して出力するインバータをさらに具備する、請求項１３記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、入力された信号を遅延させて出力する遅延回路に関し、特に、電源電圧に関係なく一定の遅延時間を発生する定遅延回路に関する。
【背景技術】
【０００２】
半導体集積回路において、入力端子に入力される信号にノイズが含まれている場合に、入力された信号を一定の遅延時間だけ遅延させて論理演算を行うことによりノイズを除去するノイズフィルタが用いられている。そのようなノイズフィルタ等に用いるために、電源電圧に関係なく一定の遅延時間を発生する定遅延回路が要望されている。
【０００３】
関連する技術として、特許文献１の図６には、シンクロナスＤＲＡＭにおけるワンショットパルス発生回路に用いられる遅延回路が開示されている。この遅延回路は、複数のインバータＶ８〜ＶＢを直列に接続することにより構成される。しかしながら、遅延回路を構成するインバータＶ８〜ＶＢにおける遅延時間は電源電圧に依存し、電源電圧が低い場合には長くなり、逆に電源電圧が高い場合には短くなる。そのため、シンクロナスＤＲＡＭとしての動作特性が電源電圧依存性を持つ結果となり、その高速化が制約を受けると共に、電源電圧を高くして行われるバーンインテストにおいて正常に動作することができなくなる。
【０００４】
そこで、特許文献１の図３には、電源電圧に関係なく一定の遅延時間を発生する定遅延回路が開示されている。この定遅延回路も、複数のインバータを直列に接続することにより構成されるが、電源からインバータに流れる電流の値をカレントミラー回路によって制限することにより遅延時間を固定している。しかしながら、この定遅延回路においては、カレントミラー回路に一定の電流ｉ１及びｉ２を流し続ける必要があり、待機電流が増加してしまうという問題がある。
【０００５】
また、複数のインバータを直列に接続する遅延回路において、遅延時間を長くするためには、多数のインバータが必要になる。一方、インバータにおける遅延時間を長くするために、各々のインバータを構成するトランジスタのチャネル幅Ｗを最小寸法にして、チャネル長Ｌを長くすることにより、Ｗ／Ｌ比を小さくすることも知られているが、チャネル長Ｌを長くするとチップサイズが大きくなってしまう。
【特許文献１】特開平８−１３９５７３号公報（第２、７頁、図３、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、消費電流やチップサイズの増大を抑えながら、電源電圧にほとんど依存しない遅延時間を発生することが可能で、しかも、遅延時間を長くすることが容易な遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１の観点に係る遅延回路は、第１の電源電位と第１のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＰチャネルＭＯＳトランジスタ、及び、第１のノードと第２の電源電位との間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＮチャネルＭＯＳトランジスタを含み、第１のＰチャネルＭＯＳトランジスタのゲート及び第１のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加される電流制限制御回路と、第１の電源電位と第２のノードとの間に直列に接続された第２及び第３のＰチャネルＭＯＳトランジスタ、及び、第２のノードと第２の電源電位との間に直列に接続された第２及び第３のＮチャネルＭＯＳトランジスタを含み、第２のＰチャネルＭＯＳトランジスタのゲート及び第２のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、第３のＰチャネルＭＯＳトランジスタのゲート及び第３のＮチャネルＭＯＳトランジスタのゲートに第１のノードから信号が印加され、第２のノードから信号を出力するクロックドインバータとを具備する。
【０００８】
ここで、遅延回路が、クロックドインバータから出力される信号を反転して出力するインバータをさらに具備するようにしても良い。さらに、遅延回路が、クロックドインバータとインバータとによって構成される遅延ユニットをＫ個具備し（Ｋは２以上の整数）、第ｉ番目の遅延ユニットから出力される信号が第（ｉ＋１）番目の遅延ユニットの第２のＰチャネルＭＯＳトランジスタのゲート及び第２のＮチャネルＭＯＳトランジスタのゲートに印加されるようにしても良い（ｉ＝１、２、・・・、Ｋ−１）。
【０００９】
あるいは、遅延回路が、第１の電源電位と第３のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第４のＰチャネルＭＯＳトランジスタ、及び、第３のノードと第２の電源電位との間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第４のＮチャネルＭＯＳトランジスタを含み、電流制限制御回路の入力信号と逆相の入力信号が第４のＰチャネルＭＯＳトランジスタのゲート及び第４のＮチャネルＭＯＳトランジスタのゲートに印加される第２の電流制限制御回路と、第１の電源電位と第４のノードとの間に直列に接続された第５及び第６のＰチャネルＭＯＳトランジスタ、及び、第４のノードと第２の電源電位との間に直列に接続された第５及び第６のＮチャネルＭＯＳトランジスタを含み、第５のＰチャネルＭＯＳトランジスタのゲート及び第５のＮチャネルＭＯＳトランジスタのゲートに第２のノードから信号が印加され、第６のＰチャネルＭＯＳトランジスタのゲート及び第６のＮチャネルＭＯＳトランジスタのゲートに第３のノードから信号が印加され、第４のノードから信号を出力する第２のクロックドインバータとをさらに具備するようにしても良い。
【００１０】
ここで、遅延回路が、クロックドインバータと第２のクロックドインバータとが交互に接続されて、合計Ｋ個のクロックドインバータを具備し（Ｋは３以上の整数）、第ｉ番目のクロックドインバータから出力される信号が第（ｉ＋１）番目のクロックドインバータの第２又は第５のＰチャネルＭＯＳトランジスタのゲート及び第２又は第５のＮチャネルＭＯＳトランジスタのゲートに印加されるようにしても良い（ｉ＝１、２、・・・、Ｋ−１）。また、遅延回路が、最終段のクロックドインバータから出力される信号を反転して出力するインバータをさらに具備するようにしても良い。
【００１１】
本発明の第２の観点に係る遅延回路は、第１の電源電位と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタ、及び、第１のノードと第２の電源電位との間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＮチャネルＭＯＳトランジスタを含み、第１のＰチャネルＭＯＳトランジスタのゲート及び第１のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加される電流制限制御回路と、第１の電源電位と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタ、及び、第２のノードと第２の電源電位との間に直列に接続された第２及び第３のＮチャネルＭＯＳトランジスタを含み、第２のＰチャネルＭＯＳトランジスタのゲート及び第２のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、第３のＮチャネルＭＯＳトランジスタのゲートに第１のノードから信号が印加され、第２のノードから信号を出力するクロックドインバータとを具備する。
【００１２】
ここで、遅延回路が、論理しきい値がローレベル側に設定され、クロックドインバータから出力される信号を反転して出力するインバータをさらに具備するようにしても良い。
あるいは、遅延回路が、第１の電源電位と第３のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第４のＰチャネルＭＯＳトランジスタ、及び、第３のノードと第２の電源電位との間に接続された第４のＮチャネルＭＯＳトランジスタを含み、電流制限制御回路の入力信号と逆相の入力信号が第４のＰチャネルＭＯＳトランジスタのゲート及び第４のＮチャネルＭＯＳトランジスタのゲートに印加される第２の電流制限制御回路と、第１の電源電位と第４のノードとの間に直列に接続された第５及び第６のＰチャネルＭＯＳトランジスタ、及び、第４のノードと第２の電源電位との間に接続された第５のＮチャネルＭＯＳトランジスタを含み、第５のＰチャネルＭＯＳトランジスタのゲート及び第５のＮチャネルＭＯＳトランジスタのゲートに第２のノードから信号が印加され、第６のＰチャネルＭＯＳトランジスタのゲートに第３のノードから信号が印加され、第４のノードから信号を出力する第２のクロックドインバータとをさらに具備するようにしても良い。
【００１３】
さらに、遅延回路が、クロックドインバータと第２のクロックドインバータとが交互に接続されて、合計Ｋ個のクロックドインバータを具備し（Ｋは３以上の整数）、第ｉ番目のクロックドインバータから出力される信号が第（ｉ＋１）番目のクロックドインバータの第２又は第５のＰチャネルＭＯＳトランジスタのゲート及び第２又は第５のＮチャネルＭＯＳトランジスタのゲートに印加されるようにしても良い（ｉ＝１、２、・・・、Ｋ−１）。
【００１４】
ここで、第Ｋ番目のクロックドインバータが、第２のＰチャネルＭＯＳトランジスタと、第２及び第３のＮチャネルＭＯＳトランジスタとを含む場合に、遅延回路が、論理しきい値がローレベル側に設定され、第Ｋ番目のクロックドインバータから出力される信号を反転して出力するインバータをさらに具備するようにしても良い。
【００１５】
あるいは、第Ｋ番目のクロックドインバータが、第５及び第６のＰチャネルＭＯＳトランジスタと、第５のＮチャネルＭＯＳトランジスタとを含む場合に、遅延回路が、論理しきい値がハイレベル側に設定され、第Ｋ番目のクロックドインバータから出力される信号を反転して出力するインバータをさらに具備するようにしても良い。
【００１６】
本発明の第３の観点に係る遅延回路は、第１の電源電位と第１のノードとの間に、ゲートとドレインとが互いに接続された複数のトランジスタと直列に接続された第１のＰチャネルＭＯＳトランジスタ、及び、第１のノードと第２の電源電位との間に接続された第１のＮチャネルＭＯＳトランジスタを含み、第１のＰチャネルＭＯＳトランジスタのゲート及び第１のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加される電流制限制御回路と、第１の電源電位と第２のノードとの間に直列に接続された第２及び第３のＰチャネルＭＯＳトランジスタ、及び、第２のノードと第２の電源電位との間に接続された第２のＮチャネルＭＯＳトランジスタを含み、第２のＰチャネルＭＯＳトランジスタのゲート及び第２のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、第３のＰチャネルＭＯＳトランジスタのゲートに第１のノードから信号が印加され、第２のノードから信号を出力するクロックドインバータとを具備する。
【００１７】
ここで、遅延回路が、論理しきい値がハイレベル側に設定され、クロックドインバータから出力される信号を反転して出力するインバータをさらに具備するようにしても良い。
【発明の効果】
【００１８】
本発明によれば、クロックドインバータに含まれているトランジスタのしきい電圧よりも僅かに高い電圧となるように電流制限制御回路の出力が設定されているので、トランジスタのサイズを大きくしなくても、電源電圧にほとんど依存しない大きな遅延時間を発生することができる。また、入力信号が一定レベルであるときには、電流を消費することがない。さらに、複数段のクロックドインバータを直列に接続して遅延時間を大きくする場合に、電流制限制御回路を共用してチップサイズを節約することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る遅延回路の構成を示す回路図である。図１に示すように、この遅延回路は、電流制限制御回路１０１と、クロックドインバータ１０２と、最終段のインバータ１０３とを有しており、電源電位ＶＤＤ及び電源電位ＶＳＳが供給されて動作し、入力端子に入力される入力信号Ｖｉｎを遅延して、遅延された出力信号Ｖｏｕｔを出力端子から出力する。なお、一般的には、電源電位ＶＳＳは、接地電位（０Ｖ）とされる。
【００２０】
電流制限制御回路１０１は、電源電位ＶＤＤとノードＡとの間にソース／ドレインが直列に接続されたＭ個のＰチャネルＭＯＳトランジスタ（Ｍは３以上の自然数であり、図１においては３個のＰチャネルＭＯＳトランジスタ１１４〜１１６を示す）と、電源電位ＶＳＳとノードＡとの間にソース／ドレインが直列に接続されたＮ個のＮチャネルＭＯＳトランジスタ（Ｎは３以上の自然数であり、図１においては３個のＮチャネルＭＯＳトランジスタ１１７〜１１９を示す）とを含んでいる。
【００２１】
Ｍ個のＰチャネルＭＯＳトランジスタの内の１つのトランジスタ（図１においてはトランジスタ１１６）のゲート、及び、Ｎ個のＮチャネルＭＯＳトランジスタの内の１つのトランジスタ（図１においてはトランジスタ１１９）のゲートは、入力端子に接続されて入力信号Ｖｉｎが入力され、残りのトランジスタ１１４、１１５、１１７、１１８の各々においては、ゲートとドレインとが互いに接続されている。トランジスタ１１６及び１１９のドレインからは、出力電位（電流制限信号）Ｖ１ｂが出力される。
【００２２】
入力電位Ｖ１ａが、トランジスタ１１６及び１１９がオン状態となる中間電位である場合に、トランジスタ１１４、１１５、１１７、１１８は、ゲートとドレインとが互いに接続されているので、飽和領域で動作する。トランジスタのゲート・ソース間電圧をＶｇｓとし、しきい電圧をＶｔｈとし、利得係数をβとすると、ドレイン電流Ｉｄは次式で表される。
Ｉｄ＝１／２・β・（Ｖｇｓ−Ｖｔｈ）２  ・・・（１）
従って、トランジスタ１１４、１１５、１１７、１１８のゲート・ソース間電圧Ｖｇｓは、次式で表される。
Ｖｇｓ＝Ｖｔｈ＋（２Ｉｄ／β）１／２  ・・・（２）
【００２３】
入力電位Ｖ１ａが中間電位からハイレベル（ＶＤＤ）となる場合に、トランジスタ１１６はオン状態からオフ状態となるので、ドレイン電流Ｉｄは徐々に減少し、最後は流れなくなる。このとき、トランジスタ１１７及び１１８のゲート・ソース間電圧Ｖｇｓは、式（２）にＩｄ＝０を代入すると、次式で表される。
Ｖｇｓ（１１７）＝Ｖｔｈｎ  ・・・（３）
Ｖｇｓ（１１８）＝Ｖｔｈｎ＋αｎ  ・・・（４）
ここで、Ｖｔｈｎは、ＮチャネルＭＯＳトランジスタのしきい電圧である。また、トランジスタ１１８は、サブストレートが電源電位ＶＳＳに接続されていて、バックゲート効果によってしきい電圧が高くなるので、バックゲート効果によるＮチャネルＭＯＳトランジスタのしきい電圧増加分をαｎで表している。従って、電流制限制御回路１０１の出力電位Ｖ１ｂは、次式で表される。
Ｖ１ｂ＝ＶＳＳ＋Ｖｇｓ（１１７）＋Ｖｇｓ（１１８）
＝ＶＳＳ＋２Ｖｔｈｎ＋αｎ  ・・・（５）
【００２４】
入力電位Ｖ１ａが中間電位からローレベル（ＶＳＳ）となる場合に、トランジスタ１１９はオン状態からオフ状態となるので、ドレイン電流Ｉｄは徐々に減少し、最後は流れなくなる。このとき、トランジスタ１１４及び１１５のゲート・ソース間電圧Ｖｇｓは、式（２）にＩｄ＝０を代入すると、次式で表される。
Ｖｇｓ（１１４）＝Ｖｔｈｐ  ・・・（６）
Ｖｇｓ（１１５）＝Ｖｔｈｐ＋αｐ  ・・・（７）
ここで、Ｖｔｈｐは、ＰチャネルＭＯＳトランジスタのしきい電圧である。また、トランジスタ１１５は、サブストレートが電源電位ＶＤＤに接続されていて、バックゲート効果によってしきい電圧が高くなるので、バックゲート効果によるＰチャネルＭＯＳトランジスタのしきい電圧増加分をαｐで表している。従って、電流制限制御回路１０１の出力電位Ｖ１ｂは、次式で表される。
Ｖ１ｂ＝ＶＤＤ−Ｖｇｓ（１１４）−Ｖｇｓ（１１５）
＝ＶＤＤ−２Ｖｔｈｐ−αｐ  ・・・（８）
【００２５】
以上の電流制限制御回路１０１の動作をまとめると、入力電位Ｖ１ａがハイレベルのときには、次式（５）で表される出力電位Ｖ１ｂを出力し、入力電位Ｖ１ａがローレベルのときには、次式（８）で表される出力電位Ｖ１ｂを出力する。
Ｖ１ｂ＝ＶＳＳ＋２Ｖｔｈｎ＋αｎ  ・・・（５）
Ｖ１ｂ＝ＶＤＤ−２Ｖｔｈｐ−αｐ  ・・・（８）
また、入力電位Ｖ１ａがハイレベル又はローレベルのときには、電流経路がなくなるので、ドレイン電流Ｉｄは殆ど流れない。なお、トランジスタ１１５及び１１８のサブストレートがそれぞれのソースに接続された場合には、バックゲート効果によるしきい電圧の上昇がなくなるので、式（５）及び式（８）に含まれるαｎ及びαｐはゼロとなる。
【００２６】
クロックドインバータ１０２は、電源電位ＶＤＤとノードＢとの間にソース／ドレインが直列に接続されたＰチャネルＭＯＳトランジスタ１０９及び１１２と、電源電位ＶＳＳとノードＢとの間にソース／ドレインが直列に接続されたＮチャネルＭＯＳトランジスタ１１０及び１１３とを含んでいる。トランジスタ１０９及び１１０のゲートは入力端子に接続され、トランジスタ１１２及び１１３のゲートに電流制限制御回路１０１の出力電位Ｖ１ｂが印加されて、トランジスタ１１２及び１１３のドレインから出力電位Ｖ２が出力される。
【００２７】
最終段のインバータ１０３は、電源電位ＶＤＤと出力端子との間にソース／ドレインが接続されたＰチャネルＭＯＳトランジスタ１０７と、電源電位ＶＳＳと出力端子との間にソース／ドレインがＮチャネルＭＯＳトランジスタ１０８を含んでおり、出力信号Ｖｏｕｔの波形を整えるバッファとしての役割を有している。トランジスタ１０７及び１０８のドレインは出力端子に接続されており、クロックドインバータ１０２の出力電位Ｖ２がトランジスタ１０７及び１０８のゲートに印加され、トランジスタ１０７及び１０８のドレインから出力端子に出力電位Ｖ３が出力される。
【００２８】
クロックドインバータ１０２において、入力電位Ｖ１ａがハイレベルのときには、トランジスタ１０９はオフ状態となり、トランジスタ１１０はオン状態となる。トランジスタ１１３のゲートには、式（５）に示す電位（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）が与えられるので、トランジスタ１１３はオン状態となる。オン状態となった直後のトランジスタ１１３のドレイン・ソース間電圧Ｖｄｓは電源電圧（ＶＤＤ−ＶＳＳ）と等しいので、トランジスタ１１３のゲート・ソース間電圧Ｖｇｓについて、次式が成立する。
Ｖｇｓ−Ｖｔｈｎ＝（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）−ＶＳＳ−Ｖｔｈｎ
＝Ｖｔｈｎ＋αｎ
＜Ｖｄｓ＝（ＶＤＤ−ＶＳＳ）  ・・・（９）
従って、トランジスタ１１３は飽和領域で動作する。このときに流れるドレイン電流Ｉｄ（１１３）は、次式で表される。
Ｉｄ（１１３）＝１／２・β・（Ｖｇｓ−Ｖｔｈｎ）２
＝１／２・β・（Ｖｔｈｎ＋αｎ）２  ・・・（１０）
【００２９】
トランジスタ１１３がオン状態となってしばらくすると、トランジスタ１１３のドレイン・ソース間電圧Ｖｄｓは下がり続け、次式の関係が成立する状態となる。
Ｖｇｓ−Ｖｔｈｎ＝（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）−ＶＳＳ−Ｖｔｈｎ
＝Ｖｔｈｎ＋αｎ
＞Ｖｄｓ  ・・・（１１）
【００３０】
従って、トランジスタ１１３は、線形領域で動作するようになる。このときに流れるドレイン電流Ｉｄ（１１３）は、次式で表される。
Ｉｄ（１１３）＝β・｛（Ｖｇｓ−Ｖｔｈｎ）・Ｖｄｓ−０．５Ｖｄｓ２｝
＝β・｛（Ｖｔｈｎ＋αｎ）・Ｖｄｓ−０．５Ｖｄｓ２｝
≒β・（Ｖｔｈｎ＋αｎ）・Ｖｄｓ  ・・・（１２）
【００３１】
トランジスタ１１３のオン抵抗Ｒｏｎ（１１３）は、次式で表される。
Ｒｏｎ（１１３）＝Ｖｄｓ÷Ｉｄ（１１３）
＝Ｖｄｓ÷｛β・［（Ｖｔｈｎ＋αｎ）・Ｖｄｓ−０．５Ｖｄｓ２］｝
＝１÷｛β・［（Ｖｔｈｎ＋αｎ）−０．５Ｖｄｓ］｝
≒１÷｛β・（Ｖｔｈｎ＋αｎ）｝  ・・・（１３）
ここで、トランジスタ１１３のドレイン・ソース間電圧Ｖｄｓが十分小さい領域（Ｖｄｓ≒０）においては、ドレイン・ソース間電圧Ｖｄｓを省略することによって式を簡略化している。
【００３２】
式（１０）及び式（１３）に示すように、トランジスタ１１３のドレイン電流Ｉｄ（１１３）及びオン抵抗Ｒｏｎ（１１３）の式において、電源電位ＶＤＤ又はＶＳＳに依存する項目が存在しないので、ドレイン電流Ｉｄ（１１３）及びオン抵抗Ｒｏｎ（１１３）は電源電圧（ＶＤＤ−ＶＳＳ）に依存しないことが分かる。
【００３３】
一方、トランジスタ１１０の動作は、次のようになる。トランジスタ１１０がオン状態となっているときには、トランジスタ１１０のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓとの間に次式が成立する。
Ｖｇｓ−Ｖｔｈｎ＝（ＶＤＤ−ＶＳＳ）−Ｖｔｈｎ＞Ｖｄｓ＝０  ・・・（１４）
従って、トランジスタ１１０は線形領域で動作し、このときに流れるドレイン電流Ｉｄ（１１０）は、次式で表される。
Ｉｄ（１１０）＝β・｛（Ｖｇｓ−Ｖｔｈｎ）・Ｖｄｓ−０．５Ｖｄｓ２｝
＝β・｛（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）・Ｖｄｓ−０．５Ｖｄｓ２｝
・・・（１５）
【００３４】
一方、トランジスタ１１０のオン抵抗Ｒｏｎ（１１０）は、次式で表される。
Ｒｏｎ（１１０）＝Ｖｄｓ÷Ｉｄ（１１０）
＝Ｖｄｓ÷｛β・［（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）・Ｖｄｓ−０．５Ｖｄｓ２］｝
＝１÷｛β・［（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）−０．５Ｖｄｓ］｝
≒１÷｛β・（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）｝  ・・・（１６）
ここで、トランジスタ１１０のドレイン・ソース間電圧Ｖｄｓが十分小さい領域（Ｖｄｓ≒０）においては、ドレイン・ソース間電圧Ｖｄｓを省略することによって式を簡略化している。
【００３５】
ところで、トランジスタの利得係数βは、チャネル幅Ｗ及びチャネル長Ｌを用いて、次式で表される。
β＝（Ｗ／Ｌ）×β０  ・・・（１７）
従って、トランジスタ１１３のＷ／Ｌ比をＷ／Ｌ（１１３）とし、トランジスタ１１０のＷ／Ｌ比をＷ／Ｌ（１１０）とすると、トランジスタ１１３のオン抵抗Ｒｏｎ（１１３）とトランジスタ１１０のオン抵抗Ｒｏｎ（１１０）との比は、式（１３）、式（１６）、式（１７）に基づいて、次式で表される。
Ｒｏｎ（１１３）：Ｒｏｎ（１１０）＝
Ｗ／Ｌ（１１０）・（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）：Ｗ／Ｌ（１１３）・（Ｖｔｈｎ＋αｎ）
・・・（１８）
【００３６】
ここで、トランジスタ１１３のＷ／Ｌ比とトランジスタ１１０のＷ／Ｌ比とが等しいと仮定する。
Ｗ／Ｌ（１１３）＝Ｗ／Ｌ（１１０）  ・・・（１９）
その場合に、トランジスタ１１３のオン抵抗とトランジスタ１１０のオン抵抗との比は、例えば、ＶＤＤ−ＶＳＳ＝５Ｖ、Ｖｔｈｎ＝０．５０Ｖ、αｎ＝０．３５Ｖとして、次式で表される。
Ｒｏｎ（１１３）：Ｒｏｎ（１１０）
＝（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）：（Ｖｔｈｎ＋αｎ）
＝４．５：０．８５＝５．３：１  ・・・（２０）
【００３７】
従って、式（１９）に示すように、トランジスタ１１３のＷ／Ｌ比とトランジスタ１１０のＷ／Ｌ比とが等しい場合においても、トランジスタ１１０のオン抵抗の影響が小さいことが分かる。また、トランジスタ１１３のＷ／Ｌ比とトランジスタ１１０のＷ／Ｌ比とが１：２０である場合においては、以下のようになる。
Ｗ／Ｌ（１１３）：Ｗ／Ｌ（１１０）＝１：２０  ・・・（２１）
∴）  Ｗ／Ｌ（１１０）＝Ｗ／Ｌ（１１３）×２０  ・・・（２２）
【００３８】
その場合に、トランジスタ１１３のオン抵抗とトランジスタ１１０のオン抵抗との比は、式（１８）、式（１９）に基づいて、次式で表される。
Ｒｏｎ（１１３）：Ｒｏｎ（１１０）
＝２０×４．５：１×０．８５＝９０：０．８５＝１０６：１  ・・・（２３）
このように、トランジスタ１１０のＷ／Ｌ比を大きくする程、トランジスタ１１０のオン抵抗がさらに小さくなる。
【００３９】
以上のことから、入力電位Ｖ１ａがハイレベルでクロックドインバータ１０２の出力電位Ｖ２がローレベルのときに、クロックドインバータ１０２の出力インピーダンスにおけるトランジスタ１１０のオン抵抗の影響は小さく、トランジスタ１１３のオン抵抗が支配的であることが分かる。従って、電源電圧（ＶＤＤ−ＶＳＳ）が変動しても、クロックドインバータ１０２の出力電位Ｖ２の立下がり時間に対する影響が小さく、インバータ１０３の出力Ｖ３が立ち上がるまでの時間に対する影響も小さい。
【００４０】
同様に、入力電位Ｖ１ａがローレベルでクロックドインバータ１０２の出力電位Ｖ２がハイレベルのときに、クロックドインバータ１０２の出力インピーダンスにおけるトランジスタ１０９のオン抵抗の影響は小さく、トランジスタ１１２のオン抵抗が支配的である。従って、電源電圧（ＶＤＤ−ＶＳＳ）が変動しても、クロックドインバータ１０２の出力電位Ｖ２の立上がり時間に対する影響が小さく、インバータ１０３の出力Ｖ３が立ち下がるまでの時間に対する影響も小さい。
【００４１】
さらに、式（１９）〜（２３）により、本発明を適用することによってチップサイズを小さくできることが導かれる。背景技術において説明したように複数のインバータを直列に接続して遅延回路を構成する場合と比較して、トランジスタのチャネル長Ｌを５分の１以下とすることができる。例えば、従来の遅延回路においてインバータを構成するトランジスタのチャネル幅Ｗ／チャネル長Ｌが２μｍ／１００μｍであったとすると、本発明を適用することにより、チャネル幅Ｗ／チャネル長Ｌを２μｍ／２０μｍとしても同等の遅延時間を確保することが可能となり、その結果、チップサイズを小さくすることができる。
【００４２】
また、トランジスタ１１５及び１１８のサブストレートをそれぞれのトランジスタのソースに接続する場合には、バックゲート効果によるしきい電圧の上昇がなくなるので、式（５）や式（８）等におけるαｎやαｐはゼロとなる。その場合には、本発明の効果はさらに大きくなる。即ち、トランジスタ１１３のオン抵抗とトランジスタ１１０のオン抵抗との比は、ＶＤＤ−ＶＳＳ＝５Ｖ、Ｖｔｈｎ＝０．５０Ｖ、αｎ＝０．３５Ｖとして、次式で表される。
Ｒｏｎ（１１３）：Ｒｏｎ（１１０）
＝（ＶＤＤ−ＶＳＳ−Ｖｔｈｎ）：Ｖｔｈｎ
＝４．５：０．５＝９：１  ・・・（２４）
従って、トランジスタのＷ／Ｌ比を、従来の遅延回路と比較して９分の１にすることが可能である。
【００４３】
図２は、図１に示す遅延回路の動作を説明するためのタイミングチャートである。
図２に示すように、時刻ｔ１において、電流制限制御回路１０１の入力電位Ｖ１ａが、ハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に移行し、電流制限制御回路１０１の出力電位Ｖ１ｂが、ローレベル（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）からハイレベル（ＶＤＤ−２Ｖｔｈｐ−αｐ）に移行する。
【００４４】
これに伴い、トランジスタ１１２のゲート・ソース間電圧Ｖｇｓが小さくなり、トランジスタ１０９がオンし、トランジスタ１１０がオフし、トランジスタ１１３のゲート・ソース間電圧Ｖｇｓが大きくなる。その結果、クロックドインバータ１０２の出力電位Ｖ２がローレベル（ＶＳＳ）から上昇を開始し、時刻ｔ２において、インバータ１０３の論理しきい値に達する。これにより、インバータ１０３の出力電位Ｖ３がハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に反転する。
【００４５】
さらに、時刻ｔ３において、電流制限制御回路１０１の入力電位Ｖ１ａが、ローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に移行し、電流制限制御回路１０１の出力電位Ｖ１ｂが、ハイレベル（ＶＤＤ−２Ｖｔｈｐ−αｐ）からローレベル（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）に移行する。
【００４６】
これに伴い、トランジスタ１１２のゲート・ソース間電圧Ｖｇｓが大きくなり、トランジスタ１０９がオフし、トランジスタ１１０がオンし、トランジスタ１１３のゲート・ソース間電圧Ｖｇｓが小さくなる。その結果、クロックドインバータ１０２の出力電位Ｖ２がハイレベル（ＶＤＤ）から下降を開始し、時刻ｔ４において、インバータ１０３の論理しきい値に達する。これにより、インバータ１０３の出力電位Ｖ３がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に反転する。
【００４７】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る遅延回路の構成を示す回路図である。図３に示すように、この遅延回路は、電流制限制御回路１０１と、クロックドインバータ１０２ａと、最終段のインバータ１０３とを有している。
【００４８】
クロックドインバータ１０２ａは、電源電位ＶＤＤとノードＢとの間にソース／ドレインが直列に接続されたＰチャネルＭＯＳトランジスタ１０９及び１１２と、電源電位ＶＳＳとノードＢとの間にソース／ドレインが直列に接続されたＮチャネルＭＯＳトランジスタ３１０及び３１３とを含んでいる。
【００４９】
トランジスタ１０９及び３１３のゲートは入力端子に接続され、トランジスタ１１２及び３１０のゲートに電流制限制御回路１０１から出力される電流制限信号Ｖ１ｂが印加されて、トランジスタ１１２及び３１３のドレインから出力電位Ｖ２が出力される。即ち、第２の実施形態は、ＮチャネルＭＯＳトランジスタ３１０及び３１３のゲートの接続を変更した点が、図１に示す第１の実施形態と異なる。
【００５０】
トランジスタ３１０が飽和領域で動作する電圧範囲においては、ドレイン電流は式（１０）に従い、トランジスタ３１０が線形領域で動作する電圧範囲においては、オン抵抗は式（１３）に従う。また、トランジスタ３１３がオン状態のときには線形領域で動作し、オン抵抗は式（１６）に従う値となる。即ち、図３に示す第２の実施形態に係る遅延回路は、図１に示す第１の実施形態に係る遅延回路と同じ動作をするので、第１の実施形態におけるのと同じ効果が得られる。
【００５１】
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る遅延回路の構成を示す回路図である。図４に示すように、この遅延回路は、電流制限制御回路１０１と、クロックドインバータ１０２ｂと、最終段のインバータ１０３とを有している。
【００５２】
クロックドインバータ１０２ｂは、電源電位ＶＤＤとノードＢとの間にソース／ドレインが直列に接続されたＰチャネルＭＯＳトランジスタ４０９及び４１２と、電源電位ＶＳＳとノードＢとの間にソース／ドレインが直列に接続されたＮチャネルＭＯＳトランジスタ１１０及び１１３とを含んでいる。
【００５３】
トランジスタ４１２及び１１０のゲートは入力端子に接続され、トランジスタ４０９及び１１３のゲートに電流制限制御回路１０１から出力される電流制限信号Ｖ１ｂが印加されて、トランジスタ４１２及び１１３のドレインから出力電位Ｖ２が出力される。即ち、第３の実施形態は、ＰチャネルＭＯＳトランジスタ４０９及び４１２のゲートの接続を変更した点が、図１に示す第１の実施形態と異なる。図４に示す第３の実施形態に係る遅延回路は、図１に示す第１の実施形態に係る遅延回路と同じ動作をするので、第１の実施形態におけるのと同じ効果が得られる。
【００５４】
次に、本発明の第４の実施形態について説明する。
図５は、本発明の第４の実施形態に係る遅延回路の構成を示す回路図である。図５に示すように、この遅延回路は、電流制限制御回路１０１と、クロックドインバータ１０２ｃと、最終段のインバータ１０３とを有している。
【００５５】
クロックドインバータ１０２ｃは、電源電位ＶＤＤとノードＢとの間にソース／ドレインが直列に接続されたＰチャネルＭＯＳトランジスタ５０９及び５１２と、電源電位ＶＳＳとノードＢとの間にソース／ドレインが直列に接続されたＮチャネルＭＯＳトランジスタ５１０及び５１３とを含んでいる。
【００５６】
トランジスタ５１２及び５１３のゲートは入力端子に接続され、トランジスタ５０９及び５１０のゲートに電流制限制御回路１０１から出力される電流制限信号Ｖ１ｂが印加されて、トランジスタ５１２及び５１３のドレインから出力電位Ｖ２が出力される。即ち、第４の実施形態は、ＰチャネルＭＯＳトランジスタ５０９及び５１２と、ＮチャネルＭＯＳトランジスタ５１０及び５１３のゲートの接続を変更した点が、図１に示す第１の実施形態と異なる。図５に示す第４の実施形態に係る遅延回路は、図１に示す第１の実施形態に係る遅延回路と同じ動作をするので、第１の実施形態におけるのと同じ効果が得られる。
【００５７】
次に、本発明の第５の実施形態について説明する。
図６は、本発明の第５の実施形態に係る遅延回路の構成を示す回路図である。図６に示すように、この遅延回路は、電流制限制御回路１０１ａと、クロックドインバータ１０２と、最終段のインバータ１０３とを有している。
【００５８】
電流制限制御回路１０１ａは、電源電位ＶＤＤとノードＡとの間にソース／ドレインが直列に接続されたＭ個のトランジスタ（図１においては、ＰチャネルＭＯＳトランジスタ６１４、ＮチャネルＭＯＳトランジスタ６１５、ＰチャネルＭＯＳトランジスタ６１６を示す）と、電源電位ＶＳＳとノードＡとの間にソース／ドレインが直列に接続されたＮ個のトランジスタ（図１においては、ＰチャネルＭＯＳトランジスタ６１７、ＮチャネルＭＯＳトランジスタ６１８、ＰチャネルＭＯＳトランジスタ６１９を示す）とを含んでいる。
【００５９】
Ｍ個のトランジスタの内の１つのトランジスタ（図１においてはトランジスタ６１４）のゲートと、Ｎ個のトランジスタの内の１つのトランジスタ（図１においてはトランジスタ６１８）のゲートとは、入力端子に接続されて入力信号Ｖｉｎが入力され、残りのトランジスタ６１５、６１６、６１７、６１９の各々においては、ゲートとドレインとが互いに接続されている。トランジスタ６１６のドレインとトランジスタ６１９のソースとが接続されているノードＡからは、出力電位（電流制限信号）Ｖ１ｂが出力される。
【００６０】
電流制限制御回路１０１ａの動作は、次式で示される以外は、図１に示す第１の実施形態におけるのと同じである。
（１）入力電位Ｖ１ａがハイレベルであるときの出力電位Ｖ１ｂは、次式で表される。
Ｖ１ｂ＝ＶＳＳ＋２Ｖｔｈｐ  ・・・（２５）
（２）入力電位Ｖ１ａがローレベルであるときの出力電位Ｖ１ｂは、次式で表される。
Ｖ１ｂ＝ＶＤＤ−（Ｖｔｈｐ＋Ｖｔｈｎ）  ・・・（２６）
ただし、バックゲート効果によるしきい電圧の上昇分は省略した。
【００６１】
図６においては、電源電位ＶＤＤ又は電源電位ＶＳＳとノードＡとの間に合計３個のトランジスタが接続されているが、４個以上のトランジスタを接続するようにしても良い。また、ゲートが入力端子に接続されるトランジスタは、電源電位ＶＤＤ又は電源電位ＶＳＳとノードＡとの間であれば、いずれの位置に接続されても良い。残りのゲート・ドレインが接続されるトランジスタは、ＰチャネルＭＯＳトランジスタでも良いし、ＮチャネルＭＯＳトランジスタでも良い。
【００６２】
次に、本発明の第６の実施形態について説明する。
図７は、本発明の第６の実施形態に係る遅延回路の構成を示す回路図である。図７に示すように、この遅延回路は、電流制限制御回路１０１と、複数の遅延ユニット（図７においては、２つの遅延ユニット７０１及び７０２を示す）とを有している。各々の遅延ユニットは、クロックドインバータ１０２と、インバータ１０３とを含んでいる。遅延ユニット７０１には、入力信号Ｖｉｎと、電流制限制御回路１０１から出力される電流制限信号Ｖ１ｂとが入力される。遅延ユニット７０２には、遅延ユニット７０１から出力される信号と、電流制限制御回路１０１から出力される電流制限信号Ｖ１ｂとが入力される。本実施形態においては、遅延ユニットが複数設けられているが、電流制限制御回路１０１は１つ設ければ良い。
【００６３】
次に、本発明の第７の実施形態について説明する。
図８は、本発明の第７の実施形態に係る遅延回路の構成を示す回路図である。図８に示すように、この遅延回路は、２つの電流制限制御回路８０１及び８０２と、複数のクロックドインバータ（図８においては、３つのクロックドインバータ１０２を示す）と、最終段のインバータ１０３と、入力信号Ｖｉｎを反転するためのインバータ８０３とを有している。
【００６４】
インバータ８０３は、入力信号Ｖｉｎを反転して電流制限制御回路８０２に出力する。その結果、電流制限制御回路８０１と電流制限制御回路８０２とにおいて、互いに逆相の電流制限信号Ｖ１ｂ及びＶ１ｃが生成され、電流制限信号Ｖ１ｂは奇数番目のクロックドインバータ１０２に供給され、電流制限信号Ｖ１ｃは偶数番目のクロックドインバータ１０２に供給される。
【００６５】
次に、本発明の第８の実施形態について説明する。
図９は、本発明の第８の実施形態に係る遅延回路の構成を示す回路図である。本実施形態においては、入力信号Ｖｉｎの立上がり時のみ遅延が発生する。図９に示すように、この遅延回路は、電流制限制御回路１０１ｄと、クロックドインバータ１０２ｄと、最終段のインバータ１０３とを有している。
【００６６】
電流制限制御回路１０１ｄは、電源電位ＶＤＤとノードＡとの間にソース／ドレインが直列に接続されたＰチャネルＭＯＳトランジスタ１１６と、電源電位ＶＳＳとノードＡとの間にソース／ドレインが直列に接続されたＮ個のトランジスタ（図１においては、ＮチャネルＭＯＳトランジスタ１１７〜１１９を示す）とを含んでいる。
【００６７】
トランジスタ１１６のゲートとトランジスタ１１９のゲートとは入力端子に接続されて入力信号Ｖｉｎが入力され、残りのトランジスタ１１７及び１１８の各々においては、ゲートとドレインとが互いに接続されている。トランジスタ１１６及び１１９のドレインからは出力電位（電流制限信号）Ｖ１ｂが出力される。
【００６８】
図１に示す第１の実施形態に係る遅延回路においては、入力信号Ｖｉｎの立上がり時と立下がり時との両方で遅延が発生するので、インバータ１０３の論理しきい値をどの電位に設定しても遅延時間にはそれほど差が出ない。一方、本実施形態においては、インバータ１０３の論理しきい値をローレベル（ＶＳＳ）側に設定すれば、遅延時間が長くなる。
【００６９】
図１０は、図９に示す遅延回路の動作を説明するためのタイミングチャートである。
図１０に示すように、時刻ｔ１において、電流制限制御回路１０１ｄの入力電位Ｖ１ａが、ハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に移行し、電流制限制御回路１０１ｄの出力電位Ｖ１ｂが、ローレベル（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）からハイレベル（ＶＤＤ）に移行する。
【００７０】
これに伴い、トランジスタ１０９がオンし、トランジスタ１１０がオフし、トランジスタ１１３のゲート・ソース間電圧Ｖｇｓが大きくなる。その結果、クロックドインバータ１０２ｄの出力電位Ｖ２がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に反転し、インバータ１０３の出力電位Ｖ３がハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に反転する。
【００７１】
さらに、時刻ｔ２において、電流制限制御回路１０１ｄの入力電位Ｖ１ａが、ローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に移行し、電流制限制御回路１０１ｄの出力電位Ｖ１ｂが、ハイレベル（ＶＤＤ）からローレベル（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）に移行する。
【００７２】
これに伴い、トランジスタ１０９がオフし、トランジスタ１１０がオンし、トランジスタ１１３のゲート・ソース間電圧Ｖｇｓが小さくなる。その結果、クロックドインバータ１０２ｄの出力電位Ｖ２がハイレベル（ＶＤＤ）から下降を開始し、時刻ｔ３において、論理しきい値に達する。これにより、インバータ１０３の出力電位Ｖ３がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に反転する。
【００７３】
次に、本発明の第９の実施形態について説明する。
図１１は、本発明の第９の実施形態に係る遅延回路の構成を示す回路図である。本実施形態においては、入力信号Ｖｉｎの立下がり時のみ遅延が発生する。図１１に示すように、この遅延回路は、電流制限制御回路１０１ｅと、クロックドインバータ１０２ｅと、インバータ１０３とを有している。
【００７４】
電流制限制御回路１０１ｅは、電源電位ＶＤＤとノードＡとの間にソース／ドレインが直列に接続されたＭ個のトランジスタ（図１においては、ＰチャネルＭＯＳトランジスタ１１４〜１１６を示す）と、電源電位ＶＳＳとノードＡとの間にソース／ドレインが直列に接続されたＮチャネルＭＯＳトランジスタ１１９とを含んでいる。
【００７５】
トランジスタ１１６のゲートとトランジスタ１１９のゲートとは入力端子に接続されて入力信号Ｖｉｎが入力され、残りのトランジスタ１１４及び１１５の各々においては、ゲートとドレインとが互いに接続されている。トランジスタ１１６及び１１９のドレインからは出力電位（電流制限信号）Ｖ１ｂが出力される。
【００７６】
図１に示す第１の実施形態に係る遅延回路においては、入力信号Ｖｉｎの立上がり時と立下がり時との両方で遅延が発生するので、インバータ１０３の論理しきい値をどの電位に設定しても遅延時間にはそれほど差が出ない。一方、本実施形態においては、インバータ１０３の論理しきい値をハイレベル（ＶＤＤ）側に設定すれば、遅延時間が長くなる。
【００７７】
図１２は、図１１に示す遅延回路の動作を説明するためのタイミングチャートである。
図１２に示すように、時刻ｔ１において、電流制限制御回路１０１ｅの入力電位Ｖ１ａが、ハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に移行し、電流制限制御回路１０１ｅの出力電位Ｖ１ｂが、ローレベル（ＶＳＳ）からハイレベル（ＶＤＤ−２Ｖｔｈｐ−αｐ）に移行する。
【００７８】
これに伴い、トランジスタ１１２のゲート・ソース間電圧Ｖｇｓが小さくなり、トランジスタ１０９がオンし、トランジスタ１１０がオフする。その結果、クロックドインバータ１０２ｅの出力電位Ｖ２がローレベル（ＶＳＳ）から上昇を開始し、時刻ｔ２において、論理しきい値に達する。これにより、インバータ１０３の出力電位Ｖ３がハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に反転する。
【００７９】
さらに、時刻ｔ３において、電流制限制御回路１０１ｅの入力電位Ｖ１ａが、ローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に移行し、電流制限制御回路１０１ｅの出力電位Ｖ１ｂが、ハイレベル（ＶＤＤ−２Ｖｔｈｐ−αｐ）からローレベル（ＶＳＳ）に移行する。
【００８０】
これに伴い、トランジスタ１１２のゲート・ソース間電圧Ｖｇｓが大きくなり、トランジスタ１０９がオフし、トランジスタ１１０がオンする。その結果、クロックドインバータ１０２ｅの出力電位Ｖ２がハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に反転し、インバータ１０３の出力電位Ｖ３がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に反転する。
【００８１】
次に、本発明の第１０の実施形態について説明する。
図１３は、本発明の第１０の実施形態に係る遅延回路の構成を示す回路図である。図１３に示すように、この遅延回路は、２つの電流制限制御回路１０１ｄ及び１０１ｅと、複数のクロックドインバータ（図１３においては、３つのクロックドインバータ１０２ｄ、１０２ｅ、１０２ｄを示す）と、最終段のインバータ１０３と、入力信号Ｖｉｎを反転するためのインバータ８０３とを有している。
【００８２】
インバータ８０３は、入力信号Ｖｉｎを反転して電流制限制御回路１０１ｅに出力する。その結果、電流制限制御回路１０１ｄと電流制限制御回路１０１ｅとにおいて、互いに逆相の電流制限信号Ｖ１ｂ及びＶ１ｃが生成され、電流制限信号Ｖ１ｂは奇数番目のクロックドインバータ１０２ｄに供給され、電流制限信号Ｖ１ｃは偶数番目のクロックドインバータ１０２ｅに供給される。
【００８３】
クロックドインバータ１０２ｄにおいては、ＰチャネルＭＯＳトランジスタ側の駆動能力がＮチャネルＭＯＳトランジスタ側の駆動能力と比較して高いので、論理しきい値が高い。一方、クロックドインバータ１０２ｅにおいては、ＮチャネルＭＯＳトランジスタ側の駆動能力がＰチャネルＭＯＳトランジスタ側の駆動能力と比較して高いので、論理しきい値が低い。従って、図１３に示すように２種類のクロックドインバータ１０２ｄ及び１０２ｅを交互に直列に接続することにより、遅延時間をより長くできるという効果が発揮される。
【００８４】
図１４は、図１３に示す遅延回路の動作を説明するためのタイミングチャートである。
図１４に示すように、時刻ｔ１において、電流制限制御回路１０１ｄの入力電位Ｖ１ａが、ローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に移行し、電流制限制御回路１０１ｄの出力電位Ｖ１ｂが、ハイレベル（ＶＤＤ）からローレベル（ＶＳＳ＋２Ｖｔｈｎ＋αｎ）に移行すると共に、電流制限制御回路１０１ｅの出力電位Ｖ１ｃが、ローレベル（ＶＳＳ）からハイレベル（ＶＤＤ−２Ｖｔｈｐ−αｐ）に移行する。
【００８５】
これに伴い、第１段のクロックドインバータ１０２ｄの出力電位Ｖ２ａがハイレベル（ＶＤＤ）から下降を開始し、時刻ｔ２において、論理しきい値に達する。これにより、第２段のクロックドインバータ１０２ｅの出力電位Ｖ２ｂがローレベル（ＶＳＳ）から上昇を開始し、時刻ｔ３において、論理しきい値に達する。これにより、第３段のクロックドインバータ１０２ｄの出力電位Ｖ２ｃがハイレベル（ＶＤＤ）から下降を開始し、時刻ｔ４において、論理しきい値に達する。これにより、インバータ１０３の出力電位Ｖ３がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に反転する。
【００８６】
その後、時刻ｔ５において、電流制限制御回路１０１ｄの入力電位Ｖ１ａがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に移行すると、３つのクロックドインバータの出力電位Ｖ２ａ〜Ｖ２ｃも反転して、インバータ１０３の出力電位Ｖ３がハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に反転する。
【００８７】
図１に示す第１の実施形態に係る遅延回路においては、入力信号Ｖｉｎの立上がり時と立下がり時との両方で遅延が発生するので、インバータ１０３の論理しきい値をどの電位に設定しても遅延時間にはそれほど差が出ない。一方、本実施形態においては、インバータ１０３の論理しきい値をローレベル（ＶＳＳ）側に設定すれば、遅延時間が長くなる。
【００８８】
第１０の実施形態においては、入力信号の立上がりエッジのみを遅延する場合について説明したが、入力信号の立下がりエッジのみを遅延する場合には、図１３に示す遅延回路の入力側（入力端子の直後）及び出力側（出力端子の直前）にインバータを追加したり、あるいは、入力側にインバータを追加して出力側のインバータ１０３を削除したりすることによって、遅延回路が実現される。その場合には、入力信号Ｖｉｎを電流制限制御回路１０１ｅに直接入力するようにして、インバータ８０３を削除しても良い。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態に係る遅延回路の構成を示す回路図。
【図２】図１に示す遅延回路の動作を説明するためのタイミングチャート。
【図３】本発明の第２の実施形態に係る遅延回路の構成を示す回路図。
【図４】本発明の第３の実施形態に係る遅延回路の構成を示す回路図。
【図５】本発明の第４の実施形態に係る遅延回路の構成を示す回路図。
【図６】本発明の第５の実施形態に係る遅延回路の構成を示す回路図。
【図７】本発明の第６の実施形態に係る遅延回路の構成を示す回路図。
【図８】本発明の第７の実施形態に係る遅延回路の構成を示す回路図。
【図９】本発明の第８の実施形態に係る遅延回路の構成を示す回路図。
【図１０】図９に示す遅延回路の動作を説明するためのタイミングチャート。
【図１１】本発明の第９の実施形態に係る遅延回路の構成を示す回路図。
【図１２】図１１に示す遅延回路の動作を説明するためのタイミングチャート。
【図１３】本発明の第１０の実施形態に係る遅延回路の構成を示す回路図。
【図１４】図１３に示す遅延回路の動作を説明するためのタイミングチャート。
【符号の説明】
【００９０】
１０１、１０１ａ〜１０１ｅ、８０１、８０２  電流制限制御回路、  １０２、１０２ａ〜１０２ｅ  クロックドインバータ、  １０３、８０３  インバータ、  １０７〜６１９  トランジスタ、  ７０１、７０２  遅延ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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