(57)【要約】【課題】データ読出しの信頼性に優れた半導体記憶装置を提供する。【解決手段】ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２、３２、およびキャパシタ８２、９２、リファレンスセルに参照電位を供給する電位線１８を備えている。キャパシタ２２およびキャパシタ３２は、それぞれリファレンスセル２０およびリファレンスセル３０内に設けられている。一方、キャパシタ８２およびキャパシタ９２は、リファレンスセルおよびメモリセルと別に設けられたダミーセル８０およびダミーセル９０内にそれぞれ設けられている。キャパシタ８２およびキャパシタ９２の一端は、電位線１８に電気的に直接接続されている。【選択図】図１
2009245503.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの電位とリファレンスセルの参照電位との比較により、データの読出しが行われる半導体記憶装置であって、
同一のセンスアンプに接続された第１および第２のビット線と、
前記第１のビット線に接続された第１のメモリセルと、
前記第２のビット線に接続された第２のメモリセルと、
前記第１のビット線に接続された第１のリファレンスセルと、
前記第２のビット線に接続された第２のリファレンスセルと、
前記第１および第２のリファレンスセルに前記参照電位を供給する電位線と、
前記第１および第２のリファレンスセル並びに前記第１および第２のメモリセルと別に設けられたダミーセルと、
前記ダミーセル内に設けられたカップリングキャパシタと、を備え、
前記ダミーセル内に設けられた前記カップリングキャパシタの一端は、前記電位線に電気的に直接接続されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１のリファレンスセルは、第１のキャパシタと、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第１のキャパシタの一端に接続された第１のトランジスタと、を含み、
前記第２のリファレンスセルは、第２のキャパシタと、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第２のキャパシタの一端に接続された第２のトランジスタと、を含む半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置であって、
前記第１のメモリセルは、第１のメモリキャパシタと、ソースまたはドレインの一方が前記第１のビット線に接続されるとともに他方が前記第３のキャパシタの一端に接続された第３のトランジスタと、を含み、
前記第２のメモリセルは、第２のメモリキャパシタと、ソースまたはドレインの一方が前記第２のビット線に接続されるとともに他方が前記第４のキャパシタの一端に接続された第４のトランジスタと、を含む半導体記憶装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体記憶装置において、
前記カップリングキャパシタの他端は、固定電位に接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体記憶装置において、
前記第１乃至第４のキャパシタの他端は、固定電位に接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項４または５に記載の半導体記憶装置において、
前記固定電位は、電源電圧の１／２であることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体記憶装置において、
前記ダミーセルは、前記メモリセルおよび前記リファレンスセルを含むセルアレイの外周部に配置されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体記憶装置において、
同一基板上にロジック回路をさらに備えるロジック混載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、高速動作が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
図１２は、従来の半導体記憶装置を示す回路図である（例えば特許文献１）。半導体記憶装置１００においては、センスアンプ１０２に、ビット線１０４およびビット線１０６が接続されている。ビット線１０４およびビット線１０６には、それぞれリファレンスセル１１０およびリファレンスセル１２０が接続されている。リファレンスセル１１０およびリファレンスセル１２０は、共通の電位線１０８に接続されている。リファレンスセル１１０およびリファレンスセル１２０への参照電位の書込みは、後述するように、この電位線１０８を通じて行われる。
【０００３】
リファレンスセル１１０は、キャパシタ１１２およびトランジスタ１１４，１１６によって構成されている。同様に、リファレンスセル１２０は、キャパシタ１２２およびトランジスタ１２４，１２６によって構成されている。トランジスタ１２４，１２６，１１４，１１６のゲートには、それぞれワード線１５２，１５４，１５６，１５８が接続されている。
【０００４】
ビット線１０４には、メモリセル１３０１〜１３０ｎが接続されている。ｎは、２以上の整数であり、例えば１２８または２５６である。また、ビット線１０６には、メモリセル１４０１〜１４０ｎが接続されている。各メモリセル１３０１〜１３０ｎは、キャパシタ１３２およびトランジスタ１３４によって構成されている。メモリセル１３０１〜１３０ｎのトランジスタ１３４のゲートには、それぞれワード線１６２１〜１６２ｎが接続されている。同様に、各メモリセル１４０１〜１４０ｎは、キャパシタ１４２およびトランジスタ１４４によって構成されている。メモリセル１４０１〜１４０ｎのトランジスタ１４４のゲートには、それぞれワード線１６４１〜１６４ｎが接続されている。
【０００５】
図１３のタイミングチャートを参照しつつ、この半導体記憶装置１００におけるデータの読出し動作を説明する。同図においては、ワード線１５２，１５４，１５６，１５８，１６２１，１６４１の電位が、それぞれ線Ｌ１５２，Ｌ１５４，Ｌ１５６，Ｌ１５８，Ｌ１６２１，Ｌ１６４１で表されている。ここでは、メモリセル１３０１およびメモリセル１４０１からのデータの読み出しを連続して行う場合を例にとる。
【０００６】
まず、ワード線１５２を活性化することで、トランジスタ１２４をオンにすることにより、電位線１０８を通じてリファレンスセル１２０に参照電位を書き込む。参照電位は、例えば１／２Ｖｃｃ（電源電圧の１／２）とされる。ここで、「リファレンスセルに参照電位を書き込む」とは、リファレンスセルを構成するトランジスタのうち、電位線に接続されたトランジスタをオンにすることにより、リファレンスセル内のキャパシタの一端を電位線と導通状態にすることを意味する。次に、ワード線１５２を非活性化することで、トランジスタ１２４をオフにした後、ワード線１５４およびワード線１６２１を活性化する。すると、トランジスタ１２６およびトランジスタ１３４がオンとなり、メモリセル１３０１の電位とリファレンスセル１２０の電位とがセンスアンプ１０２によって比較され、それによりメモリセル１３０１からデータが読み出される。
【０００７】
続いて、ワード線１５６を活性化することで、トランジスタ１１４をオンにすることにより、電位線１０８を通じてリファレンスセル１１０に参照電位を書き込む。次に、ワード線１５６を非活性化することで、トランジスタ１１４をオフにした後、ワード線１５８およびワード線１６４１を活性化する。これにより、トランジスタ１１６およびトランジスタ１４４がオンとなり、メモリセル１４０１からデータが読み出される。
【０００８】
図１４（ａ）および図１４（ｂ）は、データ読出し時のビット線１０４、ビット線１０６、リファレンスセル１２０およびメモリセル１３０１の電位の変化を示すグラフである。図１４（ａ）および図１４（ｂ）は、それぞれメモリセル１３０１から読み出される電位がＨｉｇｈおよびＬｏｗである場合に対応している。これらの図において縦軸および横軸は、それぞれ電位Ｖおよび時間ｔを表している。ビット線１０４、ビット線１０６、リファレンスセル１２０およびメモリセル１３０１の電位が、それぞれ線Ｌ１０４、線Ｌ１０６、線Ｌ１２０および線Ｌ１３０１で表されている。また、センスアンプ１０２が活性化される時点を矢印Ａ１で示し、ビット線１０４，１０６のイコライズが開始される時点を矢印Ａ２で示している。
【０００９】
図１４（ａ）に示すように、メモリセル１３０１から読み出される電位がＨｉｇｈである場合、センスアンプ１０２が活性化されると、ビット線１０４およびビット線１０６の電位がそれぞれＨｉｇｈおよびＬｏｗに近づいていく。それに伴い、リファレンスセル１２０の電位もＬｏｗに近づくことになる。一方、図１４（ｂ）に示すように、メモリセル１３０１から読み出される電位がＬｏｗである場合、センスアンプ１０２が活性化されると、ビット線１０４およびビット線１０６の電位がそれぞれＬｏｗおよびＨｉｇｈに近づいていく。それに伴い、リファレンスセル１２０の電位もＨｉｇｈに近づくことになる。
【００１０】
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２、特許文献３、特許文献４が挙げられる。
【特許文献１】特開２００６−２７８７７８号公報
【特許文献２】特開平６−１２８６０号公報
【特許文献３】特開２００５−２２８４４６号公報
【特許文献４】特開２００１−６８６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のように、メモリセル１３０１から読み出される電位がＨｉｇｈである場合は、読み出し終了時のリファレンスセル１２０の電位がＬｏｗとなり、メモリセル１３０１から読み出される電位がＬｏｗである場合は、読み出し終了時のリファレンスセル１２０の電位がＨｉｇｈとなる。
【００１２】
図１２に示した半導体記憶装置１００においては、多数（例えば数千個）のリファレンスセル１１０が１本の電位線１０８に接続されている。そして、それら全てのリファレンスセル１１０への参照電位の書込みは、電位線１０８を通じて同時に行われることになる。具体的には、リファレンスセル１１０の電位がＬｏｗの場合であれば電位線１０８からリファレンスセル１１０に電荷が供給され、リファレンスセル１１０の電位がＨｉｇｈの場合であればリファレンスセル１１０から電位線１０８に電荷が放出される。
【００１３】
したがって、図１４（ａ）または（ｂ）に示した読み出し動作後、続いてメモリセル１３０１からデータを読み出すと、次のような問題を生じる。例えば、大部分のリファレンスセル１２０の電位がＬｏｗであった場合には、図１５（ａ）に線Ｌ１２０で示すように、電位線１０８の電位が一時的に参照電位Ｖrefよりも低い状態となる。逆に、大部分のリファレンスセル１２０の電位がＨｉｇｈであった場合には、図１５（ｂ）に線Ｌ１０８で示すように、電位線１０８の電位が一時的に参照電位Ｖrefよりも高い状態となる。なお、図１５（ａ）および図１５（ｂ）において、縦軸および横軸は、それぞれ電位Ｖおよび時間ｔを表している。
【００１４】
このような電位線１０８の一時的な電位変動は、汎用ＤＲＡＭの動作のような低速動作をする場合には問題にならない。例えば、大部分のリファレンスセル１１０の電位がＬｏｗであった場合、図１６に示すように、ワード線１５６が活性化されている時間が長いため、その間にキャパシタ１１２の電位（線Ｌ１１２で示されている）を参照電位Ｖrefまで上昇させることができるからである。大部分のリファレンスセル１１０の電位がＨｉｇｈであった場合も同様に、ワード線１５６が活性化されている間にキャパシタ１１２の電位を参照電位Ｖrefまで低下させることができる。
【００１５】
しかしながら、同一基板上にロジック回路部とメモリ回路部を搭載したロジック混載の半導体記憶装置のような高速動作を行う場合には、図１５（ａ）および図１５（ｂ）に示すように、ワード線１５６が活性化されている時間が短いため、キャパシタ１１２の電位が所定の参照電位Ｖrefに達する前にワード線１５６が非活性化されてしまう。そのため、リファレンスセル１１０の電位が参照電位Ｖrefから乖離した状態で、各メモリセル１４０１〜１４０ｎからのデータの読出しが行われることになる。このことは、データ読出しの誤りにつながってしまう。
【００１６】
例えば、リファレンスセル１１０の電位が参照電位Ｖrefよりも低い状態で、電位がＬｏｗであるメモリセル１４０１〜１４０ｎからデータを読み出す場合、両セル間の電位差が小さくなるために、センスアンプ１０２による差動増幅が正しく行われない恐れがある。リファレンスセル１１０の電位が参照電位Ｖrefよりも高い状態で、電位がＨｉｇｈであるメモリセル１４０１〜１４０ｎからデータを読み出す場合も同様である。
【００１７】
以上の説明ではリファレンスセル１１０を例にとったが、リファレンスセル１２０についてもリファレンスセル１１０と同様の課題が生じることは言うまでもない。
【００１８】
かかる問題を解決するための従来の技術としては、特許文献２に記載のデータ読出し方法がある。特許文献２では、ビット線に接続された、リファレンスセルのトランジスタを、センスアンプが活性化される前に非活性化する。それにより、センスアンプによる差動増幅時のビット線の電位変動にリファレンスセルの電位が追従するのを防ぐことができるとしている。
【００１９】
しかしながら、かかる手法では、リファレンスセルのトランジスタをオンして参照電位を書込んでから当該トランジスタをオフするまでに、ある程度の時間が必要になってしまう。このため、ワード線の立ち上がりからセンスアンプの活性化までの時間を短縮することが難しくなる。このことは、高速のランダムアクセスが要求されるＤＲＡＭ（特にロジック混載ＤＲＡＭ）等において、動作速度が遅くなってしまうという問題を引き起こす。したがって、特許文献２の手法は、高速動作が要求される半導体記憶装置には適用できない。
【００２０】
さらに、特許文献２の手法には、センスアンプによる差動増幅時に、当該センスアンプに接続された２本のビット線間で容量のバランスが崩れてしまうという問題もある。一方のビット線にはキャパシタが接続されているのに対し、他方のビット線にはキャパシタが接続されていない状態になるためである。このことは、データ読出しの誤りを引き起こす原因となる。したがって、特許文献２の手法は、データ読出しの信頼性の点でも問題がある。
【００２１】
本発明は、上記問題点に鑑みてなされたものであり、その目的とするところは、高速読み出し動作時でも、リファレンスセルに電位を供給する電位線の電位変動を抑制し、データ読出しの信頼性に優れた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明による半導体記憶装置は、メモリセルの電位とリファレンスセルの参照電位との比較により、データの読出しが行われる半導体記憶装置であって、同一のセンスアンプに接続された第１および第２のビット線と、前記第１のビット線に接続された第１のメモリセルと、前記第２のビット線に接続された第２のメモリセルと、前記第１のビット線に接続された第１のリファレンスセルと、前記第２のビット線に接続された第２のリファレンスセルと、前記第１および第２のリファレンスセルに前記参照電位を供給する電位線と、前記第１および第２のリファレンスセルと別に設けられたダミーセルと、前記ダミーセル内に設けられたカップリングキャパシタと、を備え、前記ダミーセル内に設けられた前記カップリングキャパシタの一端は、前記電位線に電気的に直接接続されていることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、高速動作時でも、電位線の電位変動を抑制し、データ読み出しの信頼性に優れた半導体記憶装置が実現される。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２５】
図１は、本発明による半導体記憶装置の第１実施形態を示す回路図である。ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、同一のセンスアンプ１２に接続されたビット線１４（第１のビット線）、ビット線１６（第２のビット線）を備えている。ＤＲＡＭ１は、キャパシタ２２（第１のキャパシタ）、キャパシタ３２（第２のキャパシタ）、およびカップリングキャパシタ８２，９２を備えている。
【００２６】
キャパシタ２２およびキャパシタ３２は、それぞれリファレンスセル２０（第１のリファレンスセル）およびリファレンスセル３０（第２のリファレンスセル）内に設けられている。一方、カップリングキャパシタ８２およびカップリングキャパシタ９２は、それぞれダミーセル８０およびダミーセル９０内に設けられている。本明細書において、ダミーセルとは、メモリセルおよびリファレンスセルの何れにも該当しないセルを意味する。ダミーセル８０およびダミーセル９０は、後述する理由により、メモリセルおよびリファレンスセルを含むセルアレイの外周部に配置されることが好ましい。
【００２７】
リファレンスセル２０およびリファレンスセル３０は、それぞれビット線１４およびビット線１６に接続されている。一方、各ダミーセル８０，９０は、ビット線１４またはビット線１６の何れにも接続されていない。リファレンスセル２０，３０およびダミーセル８０，９０は、共通の電位線１８に接続されている。リファレンスセル２０，３０およびダミーセル８０，９０への参照電位の書込みは、後述するように、この電位線１８を通じて行われる。
【００２８】
リファレンスセル２０は、キャパシタ２２、トランジスタ２４（第１のトランジスタ）、およびトランジスタ２６によって構成されている。トランジスタ２４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ２２の一端に接続されている。キャパシタ２２の他端は、固定電位に接続される。固定電位は例えば、１／２Ｖｃｃ（電源電圧の１／２）とすることができる。トランジスタ２６は、ソースまたはドレインの一方がビット線１４に接続されるとともに、他方がキャパシタ２２の上記一端に接続されている。トランジスタ２４およびトランジスタ２６のゲートには、それぞれワード線６６およびワード線６８が接続されている。
【００２９】
リファレンスセル３０は、キャパシタ３２、トランジスタ３４（第２のトランジスタ）、およびトランジスタ３６によって構成されている。トランジスタ３４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ３２の一端に接続されている。キャパシタ３２の他端は、固定電位に接続される。固定電位は例えば、１／２Ｖｃｃとすることができる。トランジスタ３６は、ソースまたはドレインの一方がビット線１６に接続されるとともに、他方がキャパシタ３２の上記一端に接続されている。トランジスタ３４およびトランジスタ３６のゲートには、それぞれワード線６２およびワード線６４が接続されている。
【００３０】
ダミーセル８０内には、カップリングキャパシタ８２を含んでいる。カップリングキャパシタ８２のキャパシタンスは、特に限定される必要はないが、デバイス設計および製造上の観点から、メモリセルやリファレンスセル内に設けられたキャパシタのキャパシタンスと同じ値に設定することが好ましい。カップリングキャパシタ８２の一端は、電位線１８に電気的に直接接続されている。また、カップリングキャパシタ８２の他端は、固定電位に接続される。固定電位は例えば、１／２Ｖｃｃとすることができる。ここで、「電気的に直接接続されている」とは、トランジスタ等のスイッチング手段を介さずに、電気的に接続されていることを意味する。レイアウト上は、配線だけでなく、プラグや拡散層を介して電気的に接続されるものを含む。
【００３１】
ダミーセル９０内には、ダミーセル８０と同様、カップリングキャパシタ９２を含んでいる。カップリングキャパシタ９２のキャパシタンスは、特に限定される必要はないが、デバイス設計および製造上の観点から、メモリセルやリファレンスセルに設けられたキャパシタ２２，３２のキャパシタンスと同じ値に設定することが好ましい。カップリングキャパシタ９２の一端は、電位線１８に電気的に直接接続されている。また、カップリングキャパシタ８２の他端は、固定電位に接続される。固定電位は例えば、１／２Ｖｃｃとすることができる。
【００３２】
ビット線１４には、メモリセル４０１〜４０ｎが接続されている。ｎは、２以上の整数であり、例えば１２８または２５６である。各メモリセル４０１〜４０ｎは、キャパシタ４２（第３のキャパシタ）およびトランジスタ４４（第３のトランジスタ）によって構成されている。トランジスタ４４は、ソースまたはドレインの一方がビット線１４に接続されるとともに、他方がキャパシタ４２の一端に接続されている。キャパシタ４２の他端は、例えば１／２Ｖｃｃに接続される。メモリセル４０１〜４０ｎのトランジスタ４４のゲートには、それぞれワード線７２１〜７２ｎが接続されている。
【００３３】
ビット線１６には、メモリセル５０１〜５０ｎが接続されている。各メモリセル５０１〜５０ｎは、キャパシタ５２（第４のキャパシタ）およびトランジスタ５４（第４のトランジスタ）によって構成されている。トランジスタ５４は、ソースまたはドレインの一方がビット線１６に接続されるとともに、他方がキャパシタ５２の一端に接続されている。キャパシタ５２の他端は、例えば１／２Ｖｃｃに接続される。メモリセル５０１〜５０ｎのトランジスタ５４のゲートには、それぞれワード線７４１〜７４ｎが接続されている。
【００３４】
図２のタイミングチャートを参照しつつ、本発明によるデータ読出方法の一実施形態として、ＤＲＡＭ１におけるデータの読出し動作を説明する。同図においては、ワード線６２，６４，６６，６８，７２１，７４１の電位が、それぞれ線Ｌ６２，Ｌ６４，Ｌ６６，Ｌ６８，Ｌ７２１，Ｌ７４１で表されている。ここでは、メモリセル４０１およびメモリセル５０１からのデータの読み出しを連続して行う場合を例にとる。
【００３５】
まず、ワード線６２を活性化することで、トランジスタ３４をオンにすることにより、電位線１８を通じてリファレンスセル３０のキャパシタ３２に参照電位を書き込む。参照電位は、例えば１／２Ｖｃｃ（電源電圧の１／２）とされる。次に、ワード線６２を非活性化することで、トランジスタ３４をオフにした後、ワード線６４およびワード線７２１を活性化する。すると、トランジスタ３６およびトランジスタ４４がオンとなり、メモリセル４０１の電位とリファレンスセル３０の電位とがセンスアンプ１２によって比較され、それによりメモリセル４０１からデータが読み出される。その後、ワード線６４およびワード線７２１を非活性化することで、トランジスタ３６およびトランジスタ４４をオフにする。
【００３６】
続いて、ワード線６６を活性化することで、トランジスタ２４をオンにすることにより、電位線１８を通じてリファレンスセル２０のキャパシタ２２に参照電位を書き込む。次に、ワード線６６を非活性化することで、トランジスタ２４をオフにした後、ワード線６８およびワード線７４１を活性化する。これにより、トランジスタ２６およびトランジスタ５４がオンとなり、メモリセル５０１からデータが読み出される。その後、ワード線６８およびワード線７４１を非活性化することで、トランジスタ２６およびトランジスタ５４をオフにする。
【００３７】
次に、本実施形態の効果を説明する。本実施形態においては、カップリングキャパシタ８２、９２が電位線１８に電気的に直接接続されている。実際の半導体記憶装置１００では、多数（例えば数千個）のカップリングキャパシタが接続される。よって、電位線１８全体では、極めて大きなカップリング容量を持っているため、リファレンスセル内部のキャパシタへの書き込みに伴う電荷の放電・充電による電位線１８の電位変動が緩和される。つまり、図３に示すように、電位線１８の電位変動を極めて小さくすることができる。その結果、リファレンスセルに書き込まれた電位が安定するため、メモリセルからの読み出し動作が安定し、ＤＲＡＭ１への動作マージンが拡大する。したがって、高速動作にも十分追従することが可能となる。
【００３８】
ところで、電位線１８は隣接する配線との間で寄生容量を持っている。例えば、特許文献３には、寄生容量が付随している配線を、リファレンスセルに接続する構成が記載されている。これに対し、本発明の半導体記憶装置におけるカップリングキャパシタは、該寄生容量に比べて十分に大きい。よって、本発明の半導体装置は電位線の電位変動の抑制に十分な効果がある。以下、本発明の半導体記憶装置におけるカップリングキャパシタと、電位線に隣接する配線との間の寄生容量の大小関係について定量的な説明をする。
【００３９】
図４は、隣接する配線間の寄生容量の計算を説明する図である。この図を用いて、電位線１８と、隣接する配線１９との間に生じる寄生容量を計算する。
【００４０】
配線間隔と配線の高さは、例えば６５ｎｍ世代では、金属の最小配線間隔ｓ＝０．１０μｍ、配線の高さｄ＝０．２５μｍ程度である。配線間の寄生容量Ｃは、Ｃ=ε0εｒ×d×L／ｓで与えられる。ここで、ε0は真空中の誘電率、εｒは、配線層間に使用される絶縁膜の比誘電率（ここではＳｉＯ２を想定し、εｒ＝３．９とする）である。配線の長さを１．０μｍとすると、配線間の寄生容量は、Ｃ＝０．２２［ｆＦ／μｍ］程度と見積もられる。対象配線の両側に配線が配置される場合はこの２倍となる。
【００４１】
一方、ダミーセルに関しては、セルサイズによって異なるが６５ｎｍ世代では１．０μｍあたり、４〜６個程度のセルが配置可能と考えられる。そのダミーセル内部に設けられるカップリングキャパシタは、メモリセルやリファレンスセル内部のキャパシタの容量値と同様、８〜２０［ｆＦ／ｃｅｌｌ］とである。
【００４２】
したがって、６５ｎｍ世代では、ダミーセル内部に設けられたカップリングキャパシタを電位線に接続することにより増加するカップリング容量は、３２〜１２０［ｆＦ／μｍ］程度であると計算される。
【００４３】
隣接する配線間の寄生容量と比較すると約二桁以上大きい値であることから、ダミーセル内部に設けられたカップリングキャパシタは、電位線の電圧変動の抑制に十分な効果があることがわかる。また、上述の説明では、配線間の絶縁膜としてＳｉＯ２を想定したが、誘電率の小さなｌｏｗ−ｋ膜を用いた場合には、隣接する配線間の寄生容量はさらに小さくなる。したがって、配線間絶縁膜としてｌｏｗ−ｋ膜を用いた場合には本発明の効果はさらに大きい。
【００４４】
したがって、高速動作時であっても、リファレンスセル２０の電位が所定の参照電位から乖離した状態で各メモリセル５０１〜５０ｎからのデータの読出しが行われるのを防ぐことができる。同様に、リファレンスセル３０の電位が所定の参照電位から乖離した状態で各メモリセル４０１〜４０ｎからのデータの読出しが行われるのも防ぐことができる。これにより、リファレンスセルに書き込まれた電位が安定するため、メモリセルからの読出し動作が安定し、ＤＲＡＭ１の動作マージンが拡大する。よって、高速読み出し動作に十分追従することが可能となる。
（第２実施形態）
【００４５】
図５は、本発明による半導体記憶装置の第２実施形態を示す回路構成を示す図である。第１実施形態のＤＲＡＭ１が設けられた基板と同一の基板上に、ロジック回路２０６、その他の周辺回路（高速ＩＯ回路２０８、ＡＤコンバータ２１０、ＤＡコンバータ２１２）が設けられたロジック混載の半導体記憶装置の構成をとっている。
【００４６】
このようなロジック混載の半導体記憶装置では、従来の汎用半導体メモリ回路と比較して、高速な動作を行う必要がある。本発明の半導体記憶装置は、高速動作時でも、電位線の電位の安定性を確保し、データ読み出しの信頼性に優れた半導体記憶装置が実現できるため、本実施例のようなロジック混載の場合には特に有効である。
（実施例１）
【００４７】
第１実施形態の半導体記憶装置（ＤＲＡＭ）を作製した。図６は、本発明による半導体記憶装置の実施例１における各セル形成領域の配置を示す平面図である。また、図７は、本発明による半導体記憶装置の実施例１を示す平面図である。ここで、図６に示す各セル形成領域の平面配置は、従来の半導体記憶装置と同様である。
【００４８】
図６に示すように、半導体基板上にメモリセル形成領域、リファレンスセル形成領域、ダミーセル形成領域が、素子分離用の酸化シリコン膜３０２を介して配置される。図６の各セル内にトランジスタが形成される。そして、ワード線WL、ビットコンタクト３１８、ビット線BL、メモリセルのキャパシタ、リファレンスセルのキャパシタ、カップリングキャパシタが形成されて、図７のような半導体装置３が得られる。
【００４９】
図８は、図７におけるＡ−Ａ’線に沿った断面図である。セルアレイの端部では、セル配置の周期性が崩れるため、フォトリソグラフィーの加工精度が低下する（例えば、特許文献４）。このため、通常、ＤＲＡＭ回路では、図７や図８に示すように、セルアレイの外周部にメモリセルやリファレンスセルと同じ形状を持つダミーセルが配置される。従来の半導体記憶装置では、このダミーセル内のキャパシタは、他のセル内のトランジスタ等に電気的に接続されることはなく、使用されていなかった。
【００５０】
図８のように、本実施例の半導体記憶装置（ＤＲＡＭ３）においては、シリコン基板上に、素子分離用の酸化シリコン膜３０２、トランジスタのソースまたはドレインとなる拡散層３０４、シリサイド層３０６、ゲート絶縁膜（不図示）、ゲート電極３０７が設けられている。メモリセルおよびリファレンスセル領域において、メモリセル内またはリファレンスセル内のキャパシタが、容量コンタクトプラグ３０８によりシリサイド層３０６を介して拡散層３０４に接続されている。また、ビット線３２０はビットコンタクトプラグ３１８により、シリサイド層３０６を介して拡散層３０４に接続されている。
【００５１】
ダミーセル領域においては、カップリングキャパシタ８２（９２）の一端が、容量コンタクトプラグ３０８により、シリサイド層３０６を介して拡散層３０４に接続されている。この拡散層３０４からコンタクトプラグ３１０、ビット線と同一層に形成された配線３１２、コンタクトプラグ３１４を介して、電位線１８に電気的に直接接続されている。このようにして、従来の半導体記憶装置では、使用されていなかったダミーセル領域内のキャパシタを利用することにより、第１実施形態の半導体記憶装置が実現される。
【００５２】
本実施例では、このダミーセル内に形成されたキャパシタを電位線に電気的に直接接続することにより、第１実施形態のＤＲＡＭの回路構成を実現した例である。
図８におけるダミーセル領域のキャパシタ８２（または９２）は、単に電位線１８のカップリングキャパシタとして機能するだけであるため、メモリセルやリファレンスセル内のキャパシタほど高い加工精度は要求されない。つまり、セルアレイ外周部のセルであっても、カップリングキャパシタとして十分な加工精度を有する。このため、本実施例の構成は、従来の半導体記憶装置と同じ面積で実現することができる。
（実施例２）
【００５３】
図９は、本発明の実施例２の半導体記憶装置（ＤＲＡＭ４）のセルアレイ端部の断面図である。ダミーキャパシタ８２（または９２）の直下に電位線１８を配置して、容量コンタクトプラグ４０８により電気的に直接接続されている。
【００５４】
本実施例においては、実施例１の構成よりも、電位線を含めたＤＲＡＭ回路全体の面積を小さくできる。さらに、カップリングキャパシタ８２（または９２）は、拡散層を介さずに電位線１８に接続されるので、寄生抵抗がつかないという点で有利である。
（実施例３）
【００５５】
図１０は、本発明の実施例３の半導体記憶装置（ＤＲＡＭ５）のセルアレイ端部の断面図である。実施例１では、図５のように、カップリングキャパシタ８２（または９２）と電位線１８は拡散層３０４を介して、電気的に直接接続されていた。一方、本実施例では、図１０のように、カップリングキャパシタ８２（または９２）と電位線１８は拡散層を介さずに、容量プラグ５０８、ビット線と同じ層に形成された配線３１２、ビアプラグ３１４によって、電気的に直接接続されている。
【００５６】
本実施例においては、拡散層を介していないため、実施例１の構成よりも寄生抵抗を小さくできる。さらに、実施例２の構成のような電位線のレイアウト変更を伴わなくてすむ。
（比較例）
【００５７】
比較例として、従来の半導体記憶装置（ＤＲＡＭ１００）を作成した。図１７は、従来の半導体記憶装置（ＤＲＡＭ１００）のセルアレイ端部の断面図である。各セルの平面配置は、図６の本発明の実施例１の配置と同様である。シリコン基板上に、素子分離用の酸化シリコン膜１７０、トランジスタのソースまたはドレインとなる拡散層１７２、シリサイド層１７４、ゲート絶縁膜（不図示）、ゲート電極１７５が設けられている。メモリセルおよびリファレンスセル領域において、メモリセル内またはリファレンスセル内のキャパシタが、容量コンタクトプラグ１７６によりシリサイド層１７４を介して拡散層１７２に接続されている。また、ビット線１８４はビットコンタクトプラグ１８２により、シリサイド層１７４を介して拡散層１７２に接続されている。また、電位線１０８は、ダミーセルの拡散層１７２とは接続されていない。
【００５８】
実施例１、２、３のようにして作製した半導体記憶装置では、従来の半導体記憶装置と比較して、高速動作時でも安定した読み出し動作を確認することができた。
【００５９】
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、半導体記憶装置１００のカップリングキャパシタの一端は、図１１に示すように、リファレンスセルに電位線からの電位を供給する配線に接続されていてもよい。このような構成も、カップリングキャパシタは電位線に電気的に直接接続されており、上述の実施形態と同様の効果が得られることは言うまでもない。
【００６０】
また、上記実施形態においては、すべてのダミーセルの内部に設けられたキャパシタを電位線１８に電気的に直接接続した例を示したが、一部のダミーセルの内部に設けられたキャパシタを電位線１８に電気的に直接接続してもよい。
【００６１】
また、上記実施形態においては、本発明をロジック混載ＤＲＡＭに適用した場合を例示した。しかし、本発明は、リファレンスセルとの比較によってメモリセルからデータを読み出す方式の半導体記憶装置全般の高速化に適用することが可能である。かかる半導体記憶装置としては、ロジック混載ＤＲＡＭの他に、高速のランダムアクセスが要求されるＤＲＡＭ、ＦｅＲＡＭ（Ferroelectric RAM）、およびＭＲＡＭ（Magnetoresistive RAM）等が挙げられる。
【図面の簡単な説明】
【００６２】
【図１】本発明による半導体記憶装置の第１実施形態を示す回路図である。
【図２】図１の半導体記憶装置におけるデータの読出し動作を説明するためのタイミ    ングチャートである。
【図３】図１の半導体記憶装置におけるデータ読出し時のビット線等の電位の変化を示すグラフである。
【図４】隣接配線間の寄生容量を説明するための図である。
【図５】本発明による半導体記憶装置の第２実施形態を示す周辺回路構成を示す図である。
【図６】本発明による半導体記憶装置の実施例１における各セル形成領域の配置を示す平面図である。
【図７】本発明による半導体記憶装置の実施例１を示す平面図である。
【図８】本発明による半導体記憶装置の実施例１のメモリセルアレイ端部における断面図（図７のＡ−Ａ’に沿った断面図）である。
【図９】本発明による半導体記憶装置の実施例２のメモリセルアレイ端部における断面図である。
【図１０】本発明による半導体記憶装置の実施例３のメモリセルアレイ端部における断面図である。
【図１１】本発明の第１実施形態の変形例を示す図である。
【図１２】従来の半導体記憶装置を示す回路図である。
【図１３】図１２の半導体記憶装置におけるデータの読出し動作を説明するためのタイミングチャートである。
【図１４】（ａ）および（ｂ）は、図１２の半導体記憶装置におけるデータ読出し時のビット線等の電位の変化を示すグラフである。
【図１５】（ａ）および（ｂ）は、図１２の半導体記憶装置における問題点を説明するためのグラフである。
【図１６】図１２の半導体記憶装置における問題点を説明するためのグラフである。
【図１７】従来の半導体記憶装置のメモリセルアレイ端部における断面図である
【符号の説明】
【００６３】
１    ＤＲＡＭ
１２    センスアンプ
１４    ビット線
１６    ビット線
１８    電位線
２０    リファレンスセル
２２    キャパシタ
２４    トランジスタ
２６    トランジスタ
３０    リファレンスセル
３２    キャパシタ
３４    トランジスタ
３６    トランジスタ
４０１〜４０ｎ    メモリセル
４２    キャパシタ
４４    トランジスタ
５０１〜５０ｎ    メモリセル
５２    キャパシタ
５４    トランジスタ
６２    ワード線
６４    ワード線
６６    ワード線
６８    ワード線
６９    ワード線
７２１〜７２ｎ    ワード線
７４１〜７４ｎ    ワード線
８０    ダミーセル
８２    キャパシタ
８４    トランジスタ
９０    ダミーセル
９２    キャパシタ
９４    トランジスタ
ＷＬ    ワード線
ＢＬ    ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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