(57)【要約】【課題】本発明は、より安定しているデューティサイクル補正動作を具現するデューティサイクル補正回路及び方法を提供する。【解決手段】本発明は、デューティ比感知信号に応じて、複数ビットのプルアップ制御信号及び複数ビットのプルダウン制御信号の論理値を交互に変化させるデューティ比制御手段と、複数ビットのプルアップ制御信号及び複数ビットのプルダウン制御信号に応じて、第１のドライバ及び第２のドライバの駆動力を調節して、補正クロックを出力するデューティ比補正手段と、補正クロックのデューティ比を感知して、デューティ比感知信号を生成するデューティ比感知手段とを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
デューティ比感知信号に応じて、複数ビットのプルアップ制御信号及び複数ビットのプルダウン制御信号の論理値を交互に変化させるデューティ比制御手段と、
前記複数ビットのプルアップ制御信号及び前記複数ビットのプルダウン制御信号に応じて、第１のドライバ及び第２のドライバの駆動力を調節して、補正クロックを出力するデューティ比補正手段と、
前記補正クロックのデューティ比を感知して、前記デューティ比感知信号を生成するデューティ比感知手段と
を含むことを特徴とするデューティサイクル補正回路。
【請求項２】
前記デューティ比制御手段は、
前記デューティ比感知信号に応じて、複数ビットのカウンティング信号を生成するカウンティング手段と、
前記複数ビットのカウンティング信号をデコードして、前記複数ビットのプルアップ制御信号及び前記複数ビットのプルダウン制御信号を生成するデコーディング手段と
を含むことを特徴とする請求項１に記載のデューティサイクル補正回路。
【請求項３】
前記カウンティング手段は、前記デューティ比感知信号のイネーブル時、前記複数ビットのカウンティング信号の論理値を所定の単位に増加させ、前記デューティ比感知信号がディセーブルされると、前記複数ビットのカウンティング信号の論理値を固定させることを特徴とする請求項２に記載のデューティサイクル補正回路。
【請求項４】
前記デコーディング手段は、前記複数ビットのカウンティング信号の最下位ビットの論理値を判別して、前記判別の結果により、前記複数ビットのプルアップ制御信号又は前記複数ビットのプルダウン制御信号の論理値を変化させることを特徴とする請求項２に記載のデューティサイクル補正回路。
【請求項５】
前記デコーディング手段は、前記複数ビットのカウンティング信号の２番目の下位ビットの論理値を判別して、前記判別の結果により、前記複数ビットのプルアップ制御信号又は前記複数ビットのプルダウン制御信号の論理値を変化させることを特徴とする請求項２に記載のデューティサイクル補正回路。
【請求項６】
前記デューティ比補正手段の第１のドライバ及び第２のドライバは、それぞれプルアップ部及びプルダウン部を備え、前記複数ビットのプルアップ制御信号に応じて前記第１のドライバのプルアップ部の駆動力を変化させ、前記複数ビットのプルダウン制御信号に応じて前記第２のドライバのプルダウン部の駆動力を変化させることを特徴とする請求項４又は請求項５に記載のデューティサイクル補正回路。
【請求項７】
前記第１のドライバは、
出力ノードと、
前記入力クロックを駆動して前記出力ノードに伝達するデフォルトドライバと、
前記入力クロック及び前記複数ビットのプルアップ制御信号に応じて、前記出力ノードをプルアップするプルアップ部と、
前記入力クロックに応じて、前記出力ノードをプルダウンするプルダウン部と
を含むことを特徴とする請求項６に記載のデューティサイクル補正回路。
【請求項８】
前記第２のドライバは、
前記補正クロックを出力する出力ノードと、
前記第１のドライバの出力信号を駆動して、前記出力ノードに伝達するデフォルトドライバと、
前記第１のドライバの出力信号に応じて、前記出力ノードをプルアップするプルアップ部と、
前記第１のドライバの出力信号及び前記複数ビットのプルダウン制御信号に応じて、前記出力ノードをプルダウンするプルダウン部と
を含むことを特徴とする請求項６に記載のデューティサイクル補正回路。
【請求項９】
前記デューティ比感知手段は、前記補正クロックの第１のレベル区間が第２のレベル区間に比べて広いと、前記デューティ比感知信号のイネーブル状態を維持させ、前記第１のレベルの区間が前記第２のレベル区間に比べてこれ以上広くないと、前記デューティ比感知信号をディセーブルさせることを特徴とする請求項１に記載のデューティサイクル補正回路。
【請求項１０】
所定の単位に論理値が増加する複数ビットのカウンティング信号を生成するカウンティング手段と、
前記複数ビットのカウンティング信号の最下位ビットの論理値を判別して、複数ビットのプルアップ制御信号又は複数ビットのプルダウン制御信号の論理値を変更するデコーディング手段と、
前記複数ビットのプルアップ制御信号及び前記複数ビットのプルダウン制御信号に応じて、第１のドライバ及び第２のドライバの駆動力を調節して、補正クロックを出力するデューティ比補正手段と
を含むことを特徴とするデューティサイクル補正回路。
【請求項１１】
前記カウンティング手段は、デューティ比感知信号のイネーブル時、前記複数ビットのカウンティング信号の論理値を増加させ、前記デューティ比感知信号がディセーブルされると、前記複数ビットのカウンティング信号の論理値を固定させることを特徴とする請求項１０に記載のデューティサイクル補正回路。
【請求項１２】
前記デコーディング手段は、前記複数ビットのカウンティング信号の最下位ビットの論理値が第１の論理値であれば、前記複数ビットのプルアップ制御信号の論理値を変化させ、前記複数ビットのカウンティング信号の最下位ビットの論理値が第２の論理値であれば、前記複数ビットのプルダウン制御信号の論理値を変化させることを特徴とする請求項１１に記載のデューティサイクル補正回路。
【請求項１３】
前記第１のドライバは、
出力ノードと、
前記入力クロックを駆動して、前記出力ノードに伝達するデフォルトドライバと、
前記入力クロック及び前記複数ビットのプルアップ制御信号に応じて、前記出力ノードをプルアップするプルアップ部と、
前記入力クロックに応じて、前記出力ノードをプルダウンするプルダウン部と
を含むことを特徴とする請求項１２に記載のデューティサイクル補正回路。
【請求項１４】
前記第２のドライバは、
前記補正クロックを出力する出力ノードと、
前記第１のドライバの出力信号を駆動して、前記出力ノードに伝達するデフォルトドライバと、
前記第１のドライバの出力信号に応じて、前記出力ノードをプルアップするプルアップ部と、
前記第１のドライバの出力信号及び前記複数ビットのプルダウン制御信号に応じて、前記出力ノードをプルダウンするプルダウン部と
を含むことを特徴とする請求項１２に記載のデューティサイクル補正回路。
【請求項１５】
前記補正クロックのデューティ比を感知して、前記デューティ比感知信号を生成するデューティ比感知手段をさらに含むことを特徴とする請求項１１に記載のデューティサイクル補正回路。
【請求項１６】
前記プルアップ制御信号は、第１のプルアップ制御信号及び第２のプルアップ制御信号を含み、前記プルダウン制御信号は、第１のプルダウン制御信号及び第２のプルダウン制御信号を含み、
前記デコーディング手段は、前記複数ビットのカウンティング信号の最下位の２つのビットの論理値を判別して、前記判別の結果により、前記第１のプルアップ制御信号、前記第２のプルダウン制御信号、前記第１のプルダウン制御信号及び前記第２のプルアップ制御信号の論理値を所定の単位ずつ交互に変化させることを特徴とする請求項２又は請求項１０に記載のデューティサイクル補正回路。
【請求項１７】
前記デューティ比補正手段の前記第１のドライバは、第１のプルアップ部及び第１のプルダウン部を備え、前記第２のドライバは、第２のプルアップ部及び第２のプルダウン部を備え、
前記第１のプルアップ部は、前記第１のプルアップ制御信号に応じて駆動力を変化させ、前記第１のプルダウン部は、前記第１のプルダウン制御信号に応じて 駆動力を変化させ、前記第２のプルアップ部は、前記第２のプルアップ制御信号に応じて駆動力を変化させ、前記第２のプルダウン部は、前記第２のプルダウン制御信号に応じて駆動力を変化させることを特徴とする請求項１６に記載のデューティサイクル補正回路。
【請求項１８】
前記第１のドライバは、
出力ノードと、
前記入力クロックを駆動して、前記出力ノードに伝達するデフォルトドライバと、
前記入力クロック及び前記第１のプルアップ制御信号に応じて、前記出力ノードをプルアップする前記第１のプルアップ部と、
前記入力クロック及び前記第１のプルダウン制御信号に応じて、前記出力ノードをプルダウンする前記第１のプルダウン部と
を含むことを特徴とする請求項１７に記載のデューティサイクル補正回路。
【請求項１９】
前記第２のドライバは、
前記補正クロックを出力する出力ノードと、
前記第１のドライバの出力信号を駆動して、前記出力ノードに伝達するデフォルトドライバと、
前記第１のドライバの出力信号及び第２のプルアップ制御信号に応じて、前記出力ノードをプルアップする前記第２のプルアップ部と、
前記第１のドライバの出力信号及び前記第２のプルダウン制御信号に応じて、前記出力ノードをプルダウンする前記第２のプルダウン部を含むことを特徴とする請求項１７に記載のデューティサイクル補正回路。
【請求項２０】
入力クロックのデューティ比を補正して、補正クロックを生成する直列連結している第１及び第２のドライバを備えるデューティサイクル補正回路の補正方法であって、
前記補正クロックのデューティ比を感知して、デューティ比感知信号を生成する段階と、
前記デューティ比感知信号に応じて、前記第１のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階と、
前記補正クロックのデューティ比を感知して、前記デューティ比感知信号を生成する段階と、
前記デューティ比感知信号に応じて、前記第２のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階と
を含むことを特徴とするデューティサイクル補正方法。
【請求項２１】
前記デューティ比感知信号を生成する段階は、それぞれ前記補正クロックの第１のレベル区間が第２のレベル区間に比べて広いと、前記デューティ比感知信号のイネーブル状態を維持させ、前記第１のレベルの区間が前記第２のレベル区間に比べてこれ以上広くないと、前記デューティ比感知信号をディセーブルさせる段階を含むことを特徴とする請求項２０に記載のデューティサイクル補正方法。
【請求項２２】
前記第１のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階は、
前記デューティ比感知信号のイネーブル状態が感知されると、カウンティング動作を遂行して、複数ビットのカウンティング信号の論理値を増加させる段階と、
前記複数ビットのカウンティング信号の最下位ビットの論理値を判別して、前記判別の結果により、前記複数ビットのプルアップ制御信号の論理値を変化させる段階と、
前記複数ビットのプルアップ制御信号に応じて、前記第１のドライバのプルアップ部の駆動力を変化させる段階と
を含むことを特徴とする請求項２０に記載のデューティサイクル補正方法。
【請求項２３】
前記第２のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階は、
前記デューティ比感知信号のイネーブル状態が感知されると、カウンティング動作を遂行して、複数ビットのカウンティング信号の論理値を増加させる段階と、
前記複数ビットのカウンティング信号の最下位ビットの論理値を判別して、前記判別の結果により、複数ビットのプルダウン制御信号の論理値を変化させる段階と、
前記複数ビットのプルダウン制御信号に応じて、前記第２のドライバのプルダウン部の駆動力を変化させる段階と
を含むことを特徴とする請求項２０に記載のデューティサイクル補正方法。
【請求項２４】
前記第１のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階は、
前記デューティ比感知信号のイネーブル状態が感知されると、カウンティング動作を遂行して、複数ビットのカウンティング信号の論理値を増加させる段階と、
前記複数ビットのカウンティング信号の最下位の２つのビットの論理値を判別して、前記判別の結果により、前記複数ビットのプルダウン制御信号の論理値を変化させる段階と、
前記複数ビットのプルダウン制御信号に応じて、前記第１のドライバのプルダウン部の駆動力を変化させる段階と
を含むことを特徴とする請求項２０に記載のデューティサイクル補正方法。
【請求項２５】
前記第２のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階は、
前記デューティ比感知信号のイネーブル状態が感知されると、カウンティング動作を遂行して、複数ビットのカウンティング信号の論理値を増加させる段階と、
前記複数ビットのカウンティング信号の最下位の２つのビットの論理値を判別して、前記判別の結果により、前記複数ビットのプルアップ制御信号の論理値を変化させる段階と、
前記複数ビットのプルアップ制御信号に応じて、前記第２のドライバのプルアップ部の駆動力を変化させる段階と
を含むことを特徴とする請求項２０に記載のデューティサイクル補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路に具備されるクロックのデューティサイクルを補正する回路及び方法に関する。
【背景技術】
【０００２】
一般に、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)のような半導体集積回路は、クロックを用いた動作により動作速度を向上させた。このために、半導体集積回路は、クロックバッファを備え、外部から入力されたクロックをバッファリングした後に使用するが、場合に応じてＤＬＬ(Delay Locked Loop)回路又はＰＬＬ(Phase Locked Loop)回路を用いて外部クロックとの位相差を補正した内部クロックを自体生成して使用することもできる（例えば、特許文献１）。半導体集積回路の内部で使用されるクロックは、ハイレベル区間及びローレベル区間の比、すなわちデューティ比(Duty Ratio)が５０：５０に維持されることが好ましい。しかしながら、半導体集積回路の内部に具備される多くの遅延素子により、内部クロックのデューティ比の歪みがよく発生する。
【０００３】
半導体集積回路の高速化に伴い、クロックの活用度は益々増加しつつあり、これにより安定なデューティ比を有するクロックが要求されている。よって、各半導体集積回路は、内部に具備されるデューティサイクル補正回路によりクロックのデューティ比を安定化させるため、高速動作時の安定しているクロックを活用するために、デューティサイクル補正回路の重要性が益々高くなっている。デューティサイクル補正回路には、アナログタイプ及びデジタルタイプがあり、デジタルタイプのデューティサイクル補正回路が占有面積及び動作速度の面において利点を有している。
【０００４】
デジタルタイプで具現された従来のデューティサイクル補正回路は、マルチステージ(Multi-Stage)ドライバを含み、デジタルコードの入力に応じてドライバの駆動力を変化させることで、クロックのデューティ比を調整する。例えば、２段のドライバを備え、第１段のドライバのプルアップ部の駆動力と、第２段のドライバのプルダウン部の駆動力とを調整することで、クロックのロー区間の幅を変更する。このとき、デジタルコードは、一般のカウンタを用いてバイナリ(Binary)コードを生成し、これをデコードして生成される信号であり、デジタルコードの論理値の変化により、２段のドライバの駆動力は各々順次変化する。
【０００５】
従来のデューティサイクル補正回路は、デジタルコードに応じて複数のドライバの何れか一つに対する駆動力を変化させた後、他のドライバの駆動力を変化させる。すなわち、デジタルコードのデフォルト値により、第１段のドライバのプルアップ部と、第２段のドライバのプルダウン部とが各々最大の駆動力を有するように設定され、以後、デジタルコードの変化により、第１段のドライバのプルアップ部の駆動力を減少させて最小化した後、第２段のドライバのプルダウン部の駆動力を減少させて最小化させる。第１段のドライバのプルアップ部の駆動力が最小化すれば、第１段のドライバの全体の駆動力が減少するため、第２段のドライバとの間にファンアウト(Fan-out)の差が大きくなり、ドライバ全体の誤作動につながる恐れがある。すなわち、従来のデューティサイクル補正回路は、各ドライバ間のファンアウトを考慮しないまま、デューティサイクル補正動作だけを考慮して設計されているため、動作の安全性が低下するという問題点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１４７９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、前記問題点を解決するために案出されたもので、その目的は、より安定しているデューティサイクル補正動作を具現するデューティサイクル補正回路及び方法を提供することにある。
【０００８】
また、本発明の目的は、クロックのデューティサイクルをより精密に補正できるデューティサイクル補正回路及び方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を達成するための本発明の一実施例によるデューティサイクル補正回路は、デューティ比感知信号に応じて、複数ビットのプルアップ制御信号及び複数ビットのプルダウン制御信号の論理値を交互に変化させるデューティ比制御手段；前記複数ビットのプルアップ制御信号及び前記複数ビットのプルダウン制御信号に応じて、第１のドライバ及び第２のドライバの駆動力を調節して、補正クロックを出力するデューティ比補正手段；及び、前記補正クロックのデューティ比を感知して、前記デューティ比感知信号を生成するデューティ比感知手段を含むことを特徴とする。
【００１０】
また、本発明の他の実施例によるデューティサイクル補正回路は、 所定の単位に論理値が増加する複数ビットのカウンティング信号を生成するカウンティング手段；前記複数ビットのカウンティング信号の最下位ビットの論理値を判別して、複数ビットのプルアップ制御信号又は複数ビットのプルダウン制御信号の論理値を変更するデコーディング手段；及び、前記複数ビットのプルアップ制御信号及び前記複数ビットのプルダウン制御信号に応じて、第１のドライバ及び第２のドライバの駆動力を調節して、補正クロックを出力するデューティ比補正手段を含むことを特徴とする。
【００１１】
また、本発明のまた他の実施例によるデューティサイクル補正方法は、入力クロックのデューティ比を補正して、補正クロックを生成する直列連結している第１及び第２のドライバを備えるデューティサイクル補正回路の補正方法であって、
前記補正クロックのデューティ比を感知して、デューティ比感知信号を生成する段階；前記デューティ比感知信号に応じて、前記第１のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階；前記補正クロックのデューティ比を感知して、前記デューティ比感知信号を生成する段階；及び、前記デューティ比感知信号に応じて、前記第２のドライバの駆動力を変化させ、前記補正クロックのデューティ比を補正する段階を含むことを特徴とする。
【発明の効果】
【００１２】
本発明のデューティサイクル補正回路及び方法は、入力クロックのデューティサイクルを補正するマルチステージドライバにおいて、各ドライバの駆動力を交互に変化させることで、ファンアウトの差が大きくなることを防止し、より安定しているデューティサイクル補正動作を具現できる。
【００１３】
また、本発明のデューティサイクル補正回路及び方法は、マルチステージドライバの各ドライバの安全性を確保しながら、デューティサイクル補正動作を行うことで、より精密にクロックのデューティサイクルを補正できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例によるデューティサイクル補正回路の構成を示すブロック図である。
【図２】図１に示すデコーディング手段の詳細構成を示す第１の例示図である。
【図３】図１に示すデューティ比補正手段の詳細構成を示す第１の例示図である。
【図４】図１に示すデコーディング手段の詳細構成を示す第２の例示図である。
【図５】図１に示すデューティ比補正手段の詳細構成を示す第２の例示図である。
【発明を実施するための形態】
【００１５】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
【００１６】
図１は、本発明の一実施例によるデューティサイクル補正回路の構成を示すブロック図である。
【００１７】
同図に示すように、デューティサイクル補正回路は、カウンティング手段１０、デコーディング手段２０、デューティ比補正手段３０及びデューティ比感知手段４０を含む。
【００１８】
カウンティング手段１０は、デューティ比感知信号(ｄｔｄｅｔ)に応じて、ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)を生成する。デューティ比感知信号(ｄｔｄｅｔ)は、補正クロック(ｃｌｋ＿ｃｒｔ)のロー区間の幅が、ハイ区間の幅に比べて広い場合にイネーブルされる信号である。カウンティング手段１０は、デューティ比感知信号(ｄｔｄｅｔ)のイネーブル時に動作し、これにより生成されるｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)は、所定の単位(ここでは、“１”)に論理値が増加する。以後、カウンティング手段１０は、デューティ比感知信号(ｄｔｄｅｔ)がディセーブルすれば、ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)の論理値を固定させる。
【００１９】
デコーディング手段２０は、ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)をデコードし、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)と、ｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)とを生成する。デコーディング手段２０は、ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)の最下位ビットの論理値を判別し、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)又はｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞）の論理値を変更させる。例えば、ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)の最下位ビットの論理値が、“０”であればｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)の論理値を“１”だけ変化させ、“１”であればｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)の論理値を“１”だけ変化させる。
【００２０】
ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)は、カウンティング手段１０が“１”単位に論理値を変化させることにより生成される信号なので、ｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)の最下位ビットの論理値は“０”及び“１”を繰返して有することになり、これによりｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)及びｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)の論理値は、交互に変化する。ここでは、デコーディング手段２０がｎビットのカウンティング信号(ｃｎｔ＜１：ｎ＞)の最下位ビットの論理値を判別することを例としたが、２番目の下位ビットの論理値を判別することも、本発明の範囲に含まれる。
【００２１】
デューティ比補正手段３０は、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)及びｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)に応じて、入力クロック(ｃｌｋ＿ｉｎ)のデューティ比を補正して補正クロック(ｃｌｋ＿ｃｒｔ)を出力する。
【００２２】
デューティ比補正手段３０は、マルチステージドライバとして具現され、以下で詳細に説明するが、直列連結している第１のドライバ及び第２のドライバを用いて、入力クロック(ｃｌｋ＿ｉｎ)のデューティ比を補正して補正クロック(ｃｌｋ＿ｃｒｔ)を出力する。第１のドライバ及び第２のドライバはそれぞれプルアップ部及びプルダウン部を具備するが、第１のドライバのプルアップ部はｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)に応じて駆動力が変化し、第２のドライバのプルダウン部はｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)に応じて駆動力が変化する。勿論、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)が第２のドライバのプルアップ部に入力され、ｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)が第１のドライバのプルダウン部に入力される形態も、容易に構成できる。
【００２３】
前述したように、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)及びｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)は、交互に論理値が“１”ずつ変化する。よって、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)に応じて動作する第１のドライバのプルアップ部と、ｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)に応じて動作する第２のドライバのプルダウン部とは、交互にその駆動力が変化する。このように、第１のドライバのプルアップ部及び第２のドライバのプルダウン部が、交互に駆動力を変化させることで、第１のドライバ及び第２のドライバのファンアウト差は、適正範囲を超過しなくなる。
【００２４】
このように、本発明の一実施例によるデューティサイクル補正回路は、マルチステージドライバを用いてクロックのデューティサイクルを補正するが、各ドライバの駆動力を交互に変更させるので、各ドライバのファンアウト差が大きくなることを防止することで、動作の安全性を向上できる。
【００２５】
デューティ比感知手段４０は、補正クロック(ｃｌｋ＿ｃｒｔ)のデューティ比を感知して、デューティ比感知信号(ｄｔｄｅｔ)を生成する。デューティサイクル補正回路の動作初期には、補正クロック(ｃｌｋ＿ｃｒｔ)の第１の区間(例えば、ロー区間)が、第２の区間(例えば、ハイ区間)に比べて広く具現される。以後、前述したデューティサイクル補正動作が遂行されていて、補正クロック(ｃｌｋ＿ｃｒｔ)の第１の区間が第２の区間に比べてこれ以上広くないと、デューティ比感知手段４０はデューティ比感知信号(ｄｔｄｅｔ)をディセーブルさせ、デューティサイクル補正回路はこれ以上補正クロック(ｃｌｋ＿ｃｒｔ)のデューティサイクルを変化させない。このようなデューティ比感知手段４０の構成は、デューティアキュムレータ(Duty Accumlator)のような一般の回路構成を用いて容易に具現でき、こうした水準の回路構成の具現は当業者に特別な事項でないはずである。
【００２６】
一方、カウンティング手段１０及びデコーディング手段２０は、デューティ比制御手段５０として通称できる。すなわち、デューティ比制御手段５０は、デューティ比感知信号(ｄｔｄｅｔ)に応じて、ｎ−１ビットのプルアップ制御信号(ｐｌｕｐ＜１：ｎ−１＞)及びｎ−１ビットのプルダウン制御信号(ｐｌｄｎ＜１：ｎ−１＞)の論理値を交互に変化させる。
【００２７】
図２及び図３は、図１に示すデコーディング手段及びデューティ比補正手段の詳細構成を示す第１の例示図であって、信号のビット数を表現したｎが５であると仮定して示すものである。以下では、５ビットのカウンティング信号(ｃｎｔ＜１：５＞)のうち、最上位ビットがカウンティング信号１(ｃｎｔ＜１＞)であり、最下位ビットがカウンティング信号５(ｃｎｔ＜５＞)であると表現する。同様に、それぞれ４ビットで具現されるプルアップ制御信号(ｐｌｕｐ＜１：４＞)及びプルダウン制御信号(ｐｌｄｎ＜１：４＞)のうち、最上位ビットはそれぞれプルアップ制御信号１(ｐｌｕｐ＜１＞)及びプルダウン制御信号１(ｐｌｄｎ＜１＞)であり、最下位ビットはそれぞれプルアップ制御信号４(ｐｌｕｐ＜４＞)及びプルダウン制御信号４(ｐｌｄｎ＜４＞)であると表現する。
【００２８】
同図に示すように、デコーディング手段２０ａは、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)及び第１〜第５のインバータ(ＩＶ１〜ＩＶ５)を含む。
【００２９】
第１のインバータ(ＩＶ１)は、カウンティング信号５(ｃｎｔ＜５＞)を反転させて、負カウンティング信号５(／ｃｎｔ＜５＞)を生成する。
【００３０】
第１のフリップフロップ(ＦＦ１)は、リセット信号(ｒｓｔ)によりリセットされ、負カウンティング信号５(／ｃｎｔ＜５＞)に応じてカウンティング信号１(ｃｎｔ＜１＞)をラッチして、プルアップ制御信号１(ｐｌｕｐ＜１＞)を生成する。第２のインバータ(ＩＶ２)は、カウンティング信号１(ｃｎｔ＜１＞)の入力を受ける。第２のフリップフロップ(ＦＦ２)は、リセット信号(ｒｓｔ)によりリセットされ、カウンティング信号５(ｃｎｔ＜５＞)に応じて第２のインバータ(ＩＶ２)の出力信号をラッチして、プルダウン制御信号１(ｐｌｄｎ＜１＞)を出力する。
【００３１】
第３のフリップフロップ(ＦＦ３)は、リセット信号(ｒｓｔ)によりリセットされ、負カウンティング信号５(／ｃｎｔ＜５＞)に応じてカウンティング信号２(ｃｎｔ＜２＞)をラッチして、プルアップ制御信号２(ｐｌｕｐ＜２＞)を生成する。第３のインバータ(ＩＶ３)は、カウンティング信号２(ｃｎｔ＜２＞)の入力を受ける。第４のフリップフロップ(ＦＦ４)は、リセット信号(ｒｓｔ)によりリセットされ、カウンティング信号５(ｃｎｔ＜５＞)に応じて第３のインバータ(ＩＶ３)の出力信号をラッチして、プルダウン制御信号２(ｐｌｄｎ＜２＞)を出力する。
【００３２】
第５のフリップフロップ(ＦＦ５)は、リセット信号(ｒｓｔ)によりリセットされ、負カウンティング信号５(／ｃｎｔ＜５＞)に応じてカウンティング信号３(ｃｎｔ＜３＞)をラッチして、プルアップ制御信号３(ｐｌｕｐ＜３＞）を生成する。第４のインバータ(ＩＶ４)は、カウンティング信号３(ｃｎｔ＜３＞)の入力を受ける。第６のフリップフロップ(ＦＦ６)は、リセット信号(ｒｓｔ)によりリセットされ、カウンティング信号５(ｃｎｔ＜５＞)に応じて第４のインバータ(ＩＶ４)の出力信号をラッチして、プルダウン制御信号３(ｐｌｄｎ＜３＞)を出力する。
【００３３】
第７のフリップフロップ(ＦＦ７)は、リセット信号(ｒｓｔ)によりリセットされ、負カウンティング信号５(／ｃｎｔ＜５＞)に応じてカウンティング信号４(ｃｎｔ＜４＞)をラッチして、プルアップ制御信号４(ｐｌｕｐ＜４＞)を生成する。第５のインバータ(ＩＶ５)は、カウンティング信号４(ｃｎｔ＜４＞)の入力を受ける。第８のフリップフロップ(ＦＦ８)は、リセット信号(ｒｓｔ)によりリセットされ、カウンティング信号５(ｃｎｔ＜５＞)に応じて第５のインバータ(ＩＶ５)の出力信号をラッチして、プルダウン制御信号４(ｐｌｄｎ＜４＞)を出力する。
【００３４】
このようなデコーディング手段２０ａの構成により、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)と、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)とは、交互にその論理値が変化する。５ビットのカウンティング信号(ｃｎｔ＜１：５＞)、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)及び４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)の論理値の変化は、下記の表１から分かる。
【表１】
2009290859.tif 000003
表１に示すように、５ビットのカウンティング信号(ｃｎｔ＜１：５＞)のうち、最下位ビットであるカウンティング信号５(ｃｎｔ＜５＞)の論理値が“０”であれば、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)の論理値が“１”ずつ増加し、カウンティング信号５(ｃｎｔ＜５＞)の論理値が“１”であれば、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)の論理値が“１”ずつ減少する。すなわち、デコーディング手段２０ａは、５ビットのカウンティング信号(ｃｎｔ＜１：５＞)の入力により、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)及び４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)を生成する。このとき、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)の論理値と、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)の論理値とは、交互に変化する。このように、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)の論理値と、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)の論理値とが交互に変化することで、デューティ比補正手段３０は、デューティ比補正動作時、ファンアウト差の増加による誤動作を防止できる。
【００３５】
図３を参照すれば、デューティ比補正手段３０ａは、第１のドライバ３１０ａ及び第２のドライバ３２０ａを含む。
【００３６】
第１のドライバ３１０ａは、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)に応じて入力クロック(ｃｌｋ＿ｉｎ)を駆動して、駆動クロック(ｃｌｋ＿ｄｒｖ)を出力する。第１のドライバ３１０ａは、第１の出力ノード(Ｎｏｕｔ１)、第１のデフォルトドライバ３１２、第１のプルアップ部３１４ａ及び第１のプルダウン部３１６ａを含む。
【００３７】
第１の出力ノード(Ｎｏｕｔ１)は、駆動クロック(ｃｌｋ＿ｄｒｖ）を出力する。
第１のデフォルトドライバ３１２は、入力クロック(ｃｌｋ＿ｉｎ)を駆動して第１の出力ノード(Ｎｏｕｔ１)に伝達する。第１のデフォルトドライバ３１２は、第１〜第４のトランジスタ(ＴＲ１〜ＴＲ４)を含む。
【００３８】
第１のトランジスタ(ＴＲ１)は、入力クロック(ｃｌｋ＿ｉｎ)を受信するゲート及び外部供給電源(ＶＤＤ)が印加されるソースを含む。第２のトランジスタ(ＴＲ２)は、グラウンド電源(ＶＳＳ)が印加されるゲート、第１のトランジスタ(ＴＲ１)のドレーン端に接続されるソース及び第１の出力ノード(Ｎｏｕｔ１)に接続されるドレーンを含む。第３のトランジスタ(ＴＲ３)は、外部供給電源(ＶＤＤ)が印加されるゲート及び第１の出力ノード(Ｎｏｕｔ１)に接続されるドレーンを含む。第４のトランジスタ(ＴＲ４)は、入力クロック(ｃｌｋ＿ｉｎ)を受信するゲート、第３のトランジスタ(ＴＲ３)のソース端に接続されるドレーン及び接地されるソースを含む。
【００３９】
第１のプルアップ部３１４ａは、入力クロック(ｃｌｋ＿ｉｎ)及び４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)に応じて、第１の出力ノード(Ｎｏｕｔ１)をプルアップする。第１のプルアップ部３１４ａは、４つの第５のトランジスタ(ＴＲ５ａ＜１：４＞)及び４つの第６のトランジスタ(ＴＲ６ａ＜１：４＞)を含む。
【００４０】
４つの第５のトランジスタ(ＴＲ５ａ＜１：４＞)のそれぞれは、入力クロック(ｃｌｋ＿ｉｎ)を受信するゲート及び外部供給電源(ＶＤＤ)が印加されるソースを含む。４つの第６のトランジスタ(ＴＲ６ａ＜１：４＞)のそれぞれは、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)を１ビットずつ受信するゲート、４つの第５のトランジスタ(ＴＲ５ａ＜１：４＞)のドレーン端にそれぞれ接続されるソース及び前記第１の出力ノード(Ｎｏｕｔ１)に接続されるドレーンを含む。
【００４１】
第１のプルダウン部３１６ａは、外部供給電源(ＶＤＤ)及び入力クロック(ｃｌｋ＿ｉｎ)に応じて、第１の出力ノード(Ｎｏｕｔ１)をプルダウンする。第１のプルダウン部３１６ａは、４つの第７のトランジスタ(ＴＲ７ａ＜１：４＞)及び４つの第８のトランジスタ(ＴＲ８ａ＜１：４＞)を含む。
【００４２】
４つの第７のトランジスタ(ＴＲ７ａ＜１：４＞)のそれぞれは、外部供給電源(ＶＤＤ)が印加されるゲート及び第１の出力ノード(Ｎｏｕｔ１)に接続されるドレーンを含む。４つの第８のトランジスタ(ＴＲ８ａ＜１：４＞)のそれぞれは、入力クロック(ｃｌｋ＿ｉｎ)を受信するゲート、４つの第７のトランジスタ(ＴＲ７ａ＜１：４＞)のソース端にそれぞれ接続されるドレーン及び接地されるソースを含む。
【００４３】
第２のドライバ３２０ａは、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)に応じて駆動クロック(ｃｌｋ＿ｄｒｖ)を駆動して、補正クロック(ｃｌｋ＿ｃｒｔ)を生成する。第２のドライバ３２０ａは、第２の出力ノード(Ｎｏｕｔ２)、第２のデフォルトドライバ３２２、第２のプルアップ部３２４ａ及び第２のプルダウン部３２６ａを含む。
【００４４】
第２の出力ノード(Ｎｏｕｔ２)は、補正クロック(ｃｌｋ＿ｃｒｔ）を出力する。
第２のデフォルトドライバ３２２は、駆動クロック(ｃｌｋ＿ｄｒｖ)を駆動して第２の出力ノード(Ｎｏｕｔ２)に伝達する。第２のデフォルトドライバ３２２は、第９〜第１２のトランジスタ(ＴＲ９〜ＴＲ１２)を含む。
【００４５】
第９のトランジスタ(ＴＲ９)は、駆動クロック(ｃｌｋ＿ｄｒｖ)を受信するゲート及び外部供給電源(ＶＤＤ)が印加されるソースを含む。第１０のトランジスタ(ＴＲ１０)は、グラウンド電源(ＶＳＳ)が印加されるゲート、第９のトランジスタ(ＴＲ９)のドレーン端に接続されるソース及び第２の出力ノード(Ｎｏｕｔ２)に接続されるドレーンを含む。第１１のトランジスタ(ＴＲ１１)は、外部供給電源(ＶＤＤ)が印加されるゲート及び第２の出力ノード(Ｎｏｕｔ２)に接続されるドレーンを含む。第１２のトランジスタ(ＴＲ１２)は、駆動クロック(ｃｌｋ＿ｄｒｖ)を受信するゲート、第１１のトランジスタ(ＴＲ１１)のソース端に接続されるドレーン及び接地されるソースを含む。
【００４６】
第２のプルアップ部３２４ａは、駆動クロック(ｃｌｋ＿ｄｒｖ)及びグラウンド電源(ＶＳＳ)に応じて、第２の出力ノード(Ｎｏｕｔ２)をプルアップする。第２のプルアップ部３２４ａは、４つの第１３のトランジスタ(ＴＲ１３ａ＜１：４＞)及び４つの第１４のトランジスタ(ＴＲ１４ａ＜１：４＞)を含む。
【００４７】
４つの第１３のトランジスタ(ＴＲ１３ａ＜１：４＞)のそれぞれは、駆動クロック(ｃｌｋ＿ｄｒｖ)を受信するゲート及び外部供給電源(ＶＤＤ)が印加されるソースを含む。４つの第１４のトランジスタ(ＴＲ１４ａ＜１：４＞)のそれぞれは、グラウンド電源(ＶＳＳ)が印加されるゲート、４つの第１３のトランジスタ(ＴＲ１３ａ＜１：４＞)のドレーン端にそれぞれ接続されるソース及び第２の出力ノード(Ｎｏｕｔ２)に接続されるドレーンを含む。
【００４８】
第２のプルダウン部３２６ａは、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞及び駆動クロック(ｃｌｋ＿ｄｒｖ)に応じて、第２の出力ノード(Ｎｏｕｔ２)をプルダウンする。第２のプルダウン部３２６ａは、４つの第１５のトランジスタ(ＴＲ１５ａ＜１：４＞)及び４つの第１６のトランジスタ(ＴＲ１６ａ＜１：４＞)を含む。
【００４９】
４つの第１５のトランジスタ(ＴＲ１５ａ＜１：４＞)のそれぞれは、外部供給電源(ＶＤＤ)が印加されるゲート及び第２の出力ノード(Ｎｏｕｔ２)に接続されるドレーンを含む。４つの第１６のトランジスタ(ＴＲ１６ａ＜１：４＞)のそれぞれは、駆動クロック(ｃｌｋ＿ｄｒｖ)を受信するゲート、４つの第１５のトランジスタ(ＴＲ１５ａ＜１：４＞)のソース端にそれぞれ接続されるドレーン及び接地されるソースを含む。
【００５０】
このように構成されたデューティ比補正手段３０ａにおいて、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)と、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)との論理値が、前記表１に示すようであれば、補正クロック(ｃｌｋ＿ｃｒｔ)の波形の初期はロー区間がハイ区間に比べて広い形態となる。以後、４ビットのプルアップ制御信号(ｐｌｕｐ＜１：４＞)と、４ビットのプルダウン制御信号(ｐｌｄｎ＜１：４＞)との論理値が順次変化することで、第１のドライバ３１０ａの第１のプルアップ部３１４ａの駆動力と、第２のドライバ３２０ａの第２のプルダウン部３２６ａの駆動力とは交互に減少する。これにより、補正クロック(ｃｌｋ＿ｃｒｔ)のロー区間は益々狭くなる。以後、補正クロック(ｃｌｋ＿ｃｒｔ)のロー区間がハイ区間に比べてこれ以上広くないと、第１のドライバ３１０ａの第１のプルアップ部３１４ａの駆動力と、第２のドライバ３２０ａの第２のプルダウン部３２６ａの駆動力とは固定される。
【００５１】
図４及び図５は、図１に示すデコーディング手段及びデューティ比補正手段の詳細構成を示す第２の例示図である。ここでも、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)は、４ビットとして具現される。一方、プルアップ制御信号(ｐｌｕｐ)は、第１のプルアップ制御信号(ｐｌｕｐ１＜１：４＞)及び第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)を含み、プルダウン制御信号(ｐｌｄｎ)は、第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)及び第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)を含む。ここで、カウンティング信号(ｃｎｔ＜１：ｎ＞)は、６ビットの信号として具現され、最上位ビットがカウンティング信号１(ｃｎｔ＜１＞)であり、最下位ビットがカウンティング信号６(ｃｎｔ＜６＞)であると表現するようにする。
【００５２】
同図に示すように、デコーディング手段２０ｂは、デコーダ(ＤＥＣ)、第９〜第２４のフリップフロップ(ＦＦ９〜ＦＦ２４)及び第６〜第９のインバータ(ＩＶ６〜ＩＶ９)を含む。
【００５３】
デコーダ(ＤＥＣ)は、カウンティング信号５(ｃｎｔ＜５＞)及びカウンティング信号６(ｃｎｔ＜６＞)をデコードして、第１〜第４のラッチ制御信号(ｌａｔ＜１：４＞)を生成する。ここで、２ビットのデジタル信号をデコードして４つの出力信号の何れかをイネーブルさせるデコーダ(ＤＥＣ)の構成は、当業者であれば容易に実施・構成できる。第１〜第４のラッチ制御信号(ｌａｔ＜１：４＞)は、カウンティング信号(ｃｎｔ＜１：６＞)の論理値の変化により順次一つずつイネーブルされる。
【００５４】
第９のフリップフロップ(ＦＦ９)は、リセット信号(ｒｓｔ)によりリセットされ、第１のラッチ制御信号(ｌａｔ＜１＞)に応じてカウンティング信号１(ｃｎｔ＜１＞)をラッチして、第１のプルアップ制御信号１(ｐｌｕｐ１＜１＞)を生成する。第１０のフリップフロップ(ＦＦ１０)は、リセット信号(ｒｓｔ)によりリセットされ、第３のラッチ制御信号(ｌａｔ＜３＞)に応じて第１のプルアップ制御信号１(ｐｌｕｐ１＜１＞)を生成する。第６のインバータ(ＩＶ６)は、カウンティング信号１(ｃｎｔ＜１＞)の入力を受ける。第１１のフリップフロップ(ＦＦ１１)は、リセット信号(ｒｓｔ)によりリセットされ、第２のラッチ制御信号(ｌａｔ＜２＞)に応じて第６のインバータ(ＩＶ６)の出力信号をラッチして、第２のプルダウン制御信号１(ｐｌｄｎ２＜１＞)を出力する。第１２のフリップフロップ(ＦＦ１２)は、リセット信号(ｒｓｔ)によりリセットされ、第４のラッチ制御信号(ｌａｔ＜４＞)に応じて第２のプルダウン制御信号１(ｐｌｄｎ２＜１＞）をラッチして、第２のプルアップ制御信号１(ｐｌｕｐ２＜１＞)を出力する。
【００５５】
第１３のフリップフロップ(ＦＦ１３)は、リセット信号(ｒｓｔ)によりリセットされ、第１のラッチ制御信号(ｌａｔ＜１＞)に応じてカウンティング信号２(ｃｎｔ＜２＞)をラッチして、第１のプルアップ制御信号２(ｐｌｕｐ１＜２＞)を生成する。第１４のフリップフロップ(ＦＦ１４)は、リセット信号(ｒｓｔ)によりリセットされ、第３のラッチ制御信号(ｌａｔ＜３＞)に応じて第１のプルアップ制御信号２(ｐｌｕｐ１＜２＞)を生成する。第７のインバータ(ＩＶ７)は、カウンティング信号２(ｃｎｔ＜２＞)の入力を受ける。第１５のフリップフロップ(ＦＦ１５)は、リセット信号(ｒｓｔ)によりリセットされ、第２のラッチ制御信号(ｌａｔ＜２＞)に応じて第７のインバータ(ＩＶ７)の出力信号をラッチして、第２のプルダウン制御信号２(ｐｌｄｎ２＜２＞)を出力する。第１６のフリップフロップ(ＦＦ１６)は、リセット信号(ｒｓｔ)によりリセットされ、第４のラッチ制御信号(ｌａｔ＜４＞)に応じて第２のプルダウン制御信号２(ｐｌｄｎ２＜２＞）をラッチして、第２のプルアップ制御信号２(ｐｌｕｐ２＜２＞)を出力する。
【００５６】
第１７のフリップフロップ(ＦＦ１７)は、リセット信号(ｒｓｔ)によりリセットされ、第１のラッチ制御信号(ｌａｔ＜１＞)に応じてカウンティング信号３(ｃｎｔ＜３＞)をラッチして、第１のプルアップ制御信号３(ｐｌｕｐ１＜３＞)を生成する。第１８のフリップフロップ(ＦＦ１８)は、リセット信号(ｒｓｔ)によりリセットされ、第３のラッチ制御信号(ｌａｔ＜３＞)に応じて第１のプルアップ制御信号３(ｐｌｕｐ１＜３＞)を生成する。第８のインバータ(ＩＶ８)は、カウンティング信号３(ｃｎｔ＜３＞)の入力を受ける。第１９のフリップフロップ(ＦＦ１９)は、リセット信号(ｒｓｔ)によりリセットされ、第２のラッチ制御信号(ｌａｔ＜２＞)に応じて第８のインバータ(ＩＶ８)の出力信号をラッチして、第２のプルダウン制御信号３(ｐｌｄｎ２＜３＞)を出力する。第２０のフリップフロップ(ＦＦ２０)は、リセット信号(ｒｓｔ)によりリセットされ、第４のラッチ制御信号(ｌａｔ＜４＞)に応じて第２のプルダウン制御信号３(ｐｌｄｎ２＜３＞）をラッチして、第２のプルアップ制御信号３(ｐｌｕｐ２＜３＞)を出力する。
【００５７】
第２１のフリップフロップ(ＦＦ２１)は、リセット信号(ｒｓｔ)によりリセットされ、第１のラッチ制御信号(ｌａｔ＜１＞)に応じてカウンティング信号４(ｃｎｔ＜４＞)をラッチして、第１のプルアップ制御信号４(ｐｌｕｐ１＜４＞)を生成する。第２２のフリップフロップ(ＦＦ２２)は、リセット信号(ｒｓｔ)によりリセットされ、第３のラッチ制御信号(ｌａｔ＜３＞)に応じて第１のプルアップ制御信号４(ｐｌｕｐ１＜４＞)を生成する。第９のインバータ(ＩＶ９)は、カウンティング信号４(ｃｎｔ＜４＞)の入力を受ける。第２３のフリップフロップ(ＦＦ２３)は、リセット信号(ｒｓｔ)によりリセットされ、第２のラッチ制御信号(ｌａｔ＜２＞)に応じて第９のインバータ(ＩＶ９)の出力信号をラッチして、第２のプルダウン制御信号４(ｐｌｄｎ２＜４＞)を出力する。第２４のフリップフロップ(ＦＦ２４)は、リセット信号(ｒｓｔ)によりリセットされ、第４のラッチ制御信号(ｌａｔ＜４＞)に応じて第２のプルダウン制御信号４(ｐｌｄｎ２＜４＞）をラッチして、第２のプルアップ制御信号４(ｐｌｕｐ２＜４＞)を出力する。
【００５８】
このようなデコーディング手段２０ｂの構成により、６ビットのカウンティング信号(ｃｎｔ＜１：６＞)における最下位の２つのビットは、第１のプルアップ制御信号(ｐｌｕｐ1＜１：４＞)、第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)、第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)及び第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)のうち、どの信号の論理値を変更するかを選択するのに活用される。第１のプルアップ制御信号(ｐｌｕｐ１＜１：４＞)及び第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)は、初期に同一の論理値を有し、論理値が“１”ずつ増加する形態として具現され、第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)及び第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)は、初期に同一の論理値を有し、論理値が“１”ずつ減少する形態として具現される。このとき、６ビットのカウンティング信号(ｃｎｔ＜１：６＞)における最下位の２つのビットの論理値の変化により、第１のプルアップ制御信号(ｐｌｕｐ１＜１：４＞)、第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)、第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)及び第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)の順に論理値が変更される。
【００５９】
図５を参照すれば、本実施例のデューティ比補正手段３０ｂは、図３のデューティ比補正手段３０ａと類似している形態の構成を有する。しかしながら、第１のドライバ３１０ｂの第１のプルアップ部３１４ｂは、第１のプルアップ制御信号(ｐｌｕｐ１＜１：４＞)に応じて駆動力が変化し、第１のプルダウン部３１６ｂは、第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)に応じて駆動力が変化し、第２のドライバ３２０ｂの第２のプルアップ部３２４ｂは、第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)に応じて駆動力が変化し、第２のプルダウン部３２６ｂは、第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)に応じて駆動力が変化することが、異なる。
【００６０】
第１のプルアップ部３１４ｂは、４つの第５のトランジスタ(ＴＲ５ｂ＜１：４＞)及び４つの第６のトランジスタ(ＴＲ６ｂ＜１：４＞)を含む。４つの第５のトランジスタ(ＴＲ５ｂ＜１：４＞)のそれぞれは、入力クロック(ｃｌｋ＿ｉｎ)を受信するゲート及び外部供給電源(ＶＤＤ)が印加されるソースを含む。４つの第６のトランジスタ(ＴＲ６ｂ＜１：４＞)のそれぞれは、４ビットの第１のプルアップ制御信号(ｐｌｕｐ１＜１：４＞)をそれぞれ１ビットずつ受信するゲート、４つの第５のトランジスタ(ＴＲ５ｂ＜１：４＞)のドレーン端にそれぞれ接続されるソース及び第１の出力ノード(Ｎｏｕｔ１)に接続されるドレーンを含む。
【００６１】
第１のプルダウン部３１６ｂは、４つの第７のトランジスタ(ＴＲ７ｂ＜１：４＞)及び４つの第８のトランジスタ(ＴＲ８ｂ＜１：４＞)を含む。４つの第７のトランジスタ(ＴＲ７ｂ＜１：４＞)のそれぞれは、４ビットの第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)をそれぞれ１ビットずつ受信するゲート及び第１の出力ノード(Ｎｏｕｔ１)に接続されるドレーンを含む。４つの第８のトランジスタ(ＴＲ８ｂ＜１：４＞)のそれぞれは、入力クロック(ｃｌｋ＿ｉｎ)を受信するゲート、４つの第７のトランジスタ(ＴＲ７ｂ＜１：４＞)のソース端にそれぞれ接続されるドレーン及び接地されるソースを含む。
【００６２】
第２のプルアップ部３２４ｂは、４つの第１３のトランジスタ(ＴＲ１３ｂ＜１：４＞)及び４つの第１４のトランジスタ(ＴＲ１４ｂ＜１：４＞)を含む。４つの第１３のトランジスタ(ＴＲ１３ｂ＜１：４＞)のそれぞれは、駆動クロック(ｃｌｋ＿ｄｒｖ)を受信するゲート及び外部供給電源(ＶＤＤ)が印加されるソースを含む。４つの第１４のトランジスタ(ＴＲ１４ｂ＜１：４＞)のそれぞれは、４ビットの第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)をそれぞれ１ビットずつ受信するゲート、４つの第１３のトランジスタ(ＴＲ１３ｂ＜１：４＞)のドレーン端にそれぞれ接続されるソース及び第２の出力ノード(Ｎｏｕｔ２)に接続されるドレーンを含む。
【００６３】
第２のプルダウン部３２６ｂは、４つの第１５のトランジスタ(ＴＲ１５ｂ＜１：４＞)及び４つの第１６のトランジスタ(ＴＲ１６ｂ＜１：４＞)を含む。４つの第１５のトランジスタ(ＴＲ１５ｂ＜１：４＞)のそれぞれは、４ビットの第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)をそれぞれ１ビットずつ受信するゲート及び第２の出力ノード(Ｎｏｕｔ２)に接続されるドレーンを含む。４つの第１６のトランジスタ(ＴＲ１６ｂ＜１：４＞)のそれぞれは、駆動クロック(ｃｌｋ＿ｄｒｖ)を受信するゲート、４つの第１５のトランジスタ(ＴＲ１５ｂ＜１：４＞)のソース端にそれぞれ接続されるドレーン及び接地されるソースを含む。
【００６４】
第１のプルアップ制御信号(ｐｌｕｐ＜１：４＞)、第２のプルダウン制御信号(ｐｌｄｎ２＜１：４＞)、第１のプルダウン制御信号(ｐｌｄｎ１＜１：４＞)及び第２のプルアップ制御信号(ｐｌｕｐ２＜１：４＞)の論理値がそれぞれ１ビットずつ交互に変化することで、第１のドライバ３１０ｂの第１のプルアップ部３１４ｂ、第２のドライバ３２０ｂの第２のプルダウン部３２６ｂ、第１のドライバ３１０ｂの第１のプルダウン部３１６ｂ、第２のドライバ３２０ｂの第２のプルアップ部３２４ｂの順に各構成の駆動力が変化し、このような動作により、デューティ比補正手段３０ｂは、補正クロック(ｃｌｋ＿ｃｒｔ)のロー区間を益々狭めることによりデューティ比を補正できる。このとき、図２及び図３で説明した場合よりも精密なデューティ比補正動作を行うことができる。
【００６５】
前述したように、本発明のデューティサイクル補正回路及び方法は、マルチステージドライバを用いて入力クロックのデューティサイクルを補正するが、各ドライバの駆動力を交互に変化させることで、ドライバ間のファンアウト差が大きくなる誤動作を防止できる。これは、論理値が“１”ずつ増加するカウンティング信号をデコードする際、下位ビットを各ドライバを区分するのに使用して得られる利点である。これにより、デューティサイクル補正回路の動作の安全性が向上し、より安定的にデューティサイクル補正動作を具現できる。また、デコーディング方式を若干変化させ、各ドライバの構成に単純な設計変更を実施することで、安定な且つ精密なデューティサイクル補正動作を具現できる。
【００６６】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００６７】
１０…カウンティング手段
２０…デコーディング手段
３０…デューティ比補正手段
４０…デューティ比感知手段
３１０…第１のドライバ
３２０…第２のドライバ
【図１】
2009290859.tif 000004
【図２】
2009290859.tif 000005
【図３】
2009290859.tif 000006
【図４】
2009290859.tif 000007
【図５】
2009290859.tif 000008