(57)【要約】【課題】ディスターブを抑制し “１”と “０”との信号差を大きくした半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセル、ビット線、ワード線、ワード線に沿って延伸するソース線を備え、データ“１”を書き込むサイクルにおいて、センスアンプはビット線に第１の電位を印加し、ドライバは選択ワード線および選択ソース線に第２および第３の電位を印加し、第２および第３の電位は第１の電位を基準として多数キャリアと同極性であり、メモリセルへデータ“０”を書き込むサイクルにおいて、センスアンプは選択ビット線に第４の電位を印加し、ドライバは選択ワード線および選択ソース線に第５および第６の電位を印加し、第６の電位は第２および第３の電位よりも第１の電位に近い電位であり、第５の電位は第６の電位を基準として多数キャリアの極性と同極性であり、第４の電位は第６の電位を基準として多数キャリアの極性に対して逆極性である。【選択図】図４
2009205724.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、
前記ドレインに接続された複数のビット線と、
前記ビット線に交差する複数のワード線であって、前記メモリセルのゲートとして機能し、あるいは、前記メモリセルのゲートに接続された複数のワード線と、
前記ソースに接続され、前記ワード線に沿って延伸する複数のソース線と、
前記メモリセルに記憶されたデータを検出するセンスアンプと、
前記ワード線または前記ソース線を駆動するドライバとを備え、
前記メモリセルへ前記多数キャリアの多い状態を示す第1の論理データを書き込む第１のサイクルにおいて、前記センスアンプは、前記複数のビット線に第１の電位を印加し、前記ドライバは、前記複数のワード線のうち選択ワード線および前記複数のソース線のうち選択ソース線にそれぞれ第２の電位および第３の電位を印加し、前記第２および前記第３の電位は、前記第１の電位を基準として前記多数キャリアの極性と同じ極性の電位であり、
前記メモリセルへ前記多数キャリアの少ない状態を示す第２の論理データを書き込む第２のサイクルにおいて、前記センスアンプは、前記複数のビット線のうち選択ビット線に第４の電位を印加し、前記ドライバは、前記選択ワード線および前記選択ソース線にそれぞれ第５の電位および第６の電位を印加し、前記第６の電位は前記第２および前記第３の電位よりも前記第１の電位に近い電位であり、前記第５の電位は前記第６の電位を基準として前記多数キャリアの極性と同じ極性の電位であり、前記第４の電位は前記第６の電位を基準として前記多数キャリアの極性に対して逆極性の電位であることを特徴とする半導体記憶装置。
【請求項２】
ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、
前記ドレインに接続された複数のビット線と、
前記ビット線に交差する複数のワード線であって、前記メモリセルのゲートとして機能し、あるいは、前記メモリセルのゲートに接続された複数のワード線と、
前記ソースに接続され、前記ワード線に沿って延伸する複数のソース線と、
前記メモリセルに記憶されたデータを検出するセンスアンプと、
前記ワード線または前記ソース線を駆動するドライバとを備え、
前記ドライバが前記複数のワード線のうちの選択ワード線および前記複数のソース線のうちの選択ソース線を駆動する第１のサイクルによって、前記選択ワード線および前記選択ソース線に接続された前記メモリセルへ前記多数キャリアの多い状態を示す第1の論理データを書き込み、
前記センスアンプが前記複数のビット線のうちの選択ビット線を駆動する第２のサイクルによって、前記第１のサイクルにおいて前記第１の論理データを書き込んだ前記メモリセルのうち前記選択ビット線に接続されたメモリセルへ選択的に前記多数キャリアの少ない状態を示す第２の論理データを書き込むことを特徴とする半導体記憶装置。
【請求項３】
前記第１のサイクルにおいて、前記センスアンプは、前記複数のビット線に第１の電位を印加し、前記ドライバは、前記複数のワード線のうち選択ワード線および前記複数のソース線のうち選択ソース線にそれぞれ第２の電位および第３の電位を印加し、前記第２および前記第３の電位は、前記第１の電位を基準として前記多数キャリアの極性と同じ極性の電位であり、
前記第２のサイクルにおいて、前記センスアンプは、前記複数のビット線のうち選択ビット線に第４の電位を印加し、前記ドライバは、前記選択ワード線および前記選択ソース線にそれぞれ第５の電位および第６の電位を印加し、前記第６の電位は前記第２および前記第３の電位よりも前記第１の電位に近い電位であり、前記第５の電位は前記第６の電位を基準として前記多数キャリアの極性と同じ極性の電位であり、前記第４の電位は前記第６の電位を基準として前記多数キャリアの極性と逆極性の電位であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
データ保持状態において、前記センスアンプは前記複数のビット線に第７の電位を印加し、前記ドライバは前記複数のソース線に第７の電位を印加し、前記第７の電位は、前記第１および前記第６の電位を基準として前記多数キャリアの極性に対して逆極性の電位であることを特徴とする請求項１または請求項３に記載の半導体記憶装置。
【請求項５】
ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、
前記ドレインに接続された複数のビット線と、
前記ビット線に交差する複数のワード線であって、前記メモリセルのゲートとして機能し、あるいは、前記メモリセルのゲートに接続された複数のワード線と、
前記ソースに接続され、前記ワード線に沿って延伸する複数のソース線と、
前記メモリセルに記憶されたデータを検出するセンスアンプと、
前記ワード線または前記ソース線を駆動するドライバと、
前記複数のワード線の各々に対応して設けられた複数のカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、
前記メモリセルのデータの読出しまたは書込み動作ごとに、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器とを備え、
前記ワード線のうち隣接する第１および第２のワード線は１つの前記ソースまたは１つの前記ドレインに対応して設けられており、
前記第１のワード線の活性化回数が所定値になった場合に、前記加算回路は、前記第２のワード線に接続された前記メモリセルに対して、該メモリセルに記憶された論理データの劣化を回復させるリフレッシュ動作を実行する命令を出力することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、電界効果トランジスタ(Field Effect Transistor)のフローティングボディに多数キャリアを蓄積することによって情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＦＥＴのフローティングボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
データ書込み時に、選択ビット線に接続された非選択メモリセルのデータが劣化する場合がある。これは、ビット線ディスターブと呼ばれている。例えば、データ“１”を書き込む場合、選択ビット線に接続された非選択の“０”セルのデータが劣化してしまう（ビット線“１”ディスターブ）。例えば、データ“０”を書き込む場合、選択ビット線に接続された非選択の“１”セルのデータが劣化してしまう（ビット線“０”ディスターブ）。
【０００４】
一般に、データ“１”とデータ“０”との信号差を充分に大きくするためには、データ書込み時にビット線電位の振幅（データ“１”の書込み時のビット線電位とデータ“０”の書込み時のビット線電位との差）を大きくする必要がある。
【０００５】
しかし、ビット線電位の振幅を大きくすることは、上記ビット線ディスターブを引き起こす原因となる。従って、ビット線電位の振幅を大きくすると、メモリセルの論理データの劣化を回復させるリフレッシュ動作を頻繁に実行しなければならない。即ち、リフレッシュビジー率が増大する。リフレッシュビジー率の増大は、通常の読出し／書込み動作を妨げる原因となり、かつ、消費電流の増大の原因となる。
【特許文献１】特開２００６−２６０７２２号公報
【特許文献２】特開２００５−２５１２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ディスターブを抑制することによってデータ“１”とデータ“０”との信号差を充分に大きくすることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、前記ドレインに接続された複数のビット線と、前記ビット線に交差する複数のワード線であって、前記メモリセルのゲートとして機能し、あるいは、前記メモリセルのゲートに接続された複数のワード線と、前記ソースに接続され、前記ワード線に沿って延伸する複数のソース線と、前記メモリセルに記憶されたデータを検出するセンスアンプと、前記ワード線または前記ソース線を駆動するドライバとを備え、
前記メモリセルへ前記多数キャリアの多い状態を示す第1の論理データを書き込む第１のサイクルにおいて、前記センスアンプは、前記複数のビット線に第１の電位を印加し、前記ドライバは、前記複数のワード線のうち選択ワード線および前記複数のソース線のうち選択ソース線にそれぞれ第２の電位および第３の電位を印加し、前記第２および前記第３の電位は、前記第１の電位を基準として前記多数キャリアの極性と同じ極性の電位であり、
前記メモリセルへ前記多数キャリアの少ない状態を示す第２の論理データを書き込む第２のサイクルにおいて、前記センスアンプは、前記複数のビット線のうち選択ビット線に第４の電位を印加し、前記ドライバは、前記選択ワード線および前記選択ソース線にそれぞれ第５の電位および第６の電位を印加し、前記第６の電位は前記第２および前記第３の電位よりも前記第１の電位に近い電位であり、前記第５の電位は前記第６の電位を基準として前記多数キャリアの極性と同じ極性の電位であり、前記第４の電位は前記第６の電位を基準として前記多数キャリアの極性に対して逆極性の電位であることを特徴とする。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、前記ドレインに接続された複数のビット線と、前記ビット線に交差する複数のワード線であって、前記メモリセルのゲートとして機能し、あるいは、前記メモリセルのゲートに接続された複数のワード線と、前記ソースに接続され、前記ワード線に沿って延伸する複数のソース線と、前記メモリセルに記憶されたデータを検出するセンスアンプと、前記ワード線または前記ソース線を駆動するドライバとを備え、
前記ドライバが前記複数のワード線のうちの選択ワード線および前記複数のソース線のうちの選択ソース線を駆動する第１のサイクルによって、前記選択ワード線および前記選択ソース線に接続された前記メモリセルへ前記多数キャリアの多い状態を示す第1の論理データを書き込み、
前記センスアンプが前記複数のビット線のうちの選択ビット線を駆動する第２のサイクルによって、前記第１のサイクルにおいて前記第１の論理データを書き込んだ前記メモリセルのうち前記選択ビット線に接続されたメモリセルへ選択的に前記多数キャリアの少ない状態を示す第２の論理データを書き込むことを特徴とする。
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、前記ドレインに接続された複数のビット線と、前記ビット線に交差する複数のワード線であって、前記メモリセルのゲートとして機能し、あるいは、前記メモリセルのゲートに接続された複数のワード線と、前記ソースに接続され、前記ワード線に沿って延伸する複数のソース線と、前記メモリセルに記憶されたデータを検出するセンスアンプと、前記ワード線または前記ソース線を駆動するドライバと、前記複数のワード線の各々に対応して設けられた複数のカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、前記メモリセルのデータの読出しまたは書込み動作ごとに、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器とを備え、
前記ワード線のうち隣接する第１および第２のワード線は１つの前記ソース層または１つの前記ドレイン層に共通に対応して設けられており、
前記第１のワード線の活性化回数が所定値になった場合に、前記加算回路は、前記第２のワード線に接続された前記メモリセルに対して、該メモリセルに記憶された論理データの劣化を回復させるリフレッシュ動作を実行する命令を出力することを特徴とする。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、ディスターブを抑制することによってデータ“１”とデータ“０”との信号差を充分に大きくすることができる。
【発明を実施するための最良の形態】
【００１１】
以下図面を参照しつつ本発明の係る実施形態を説明する。本実施形態は本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。ＦＢＣメモリは、メモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬ２５５、ＷＬＲ０〜ＷＬＲ２５５（以下、ワード線ＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬ１０２３、ＢＬＲ０〜ＢＬＲ１０２３（以下、ビット線ＢＬともいう）と、センスアンプＳ／Ａと、ソース線ＳＬＬ０〜ＳＬＬ１０２３、ＳＬＲ０〜ＳＬＲ１０２３（以下、ソース線ＳＬともいう）と、ロウデコーダＲＤと、ワード線ドライバＷＬＤと、ソース線ドライバＳＬＤと、カラムデコーダＣＤと、センスアンプコントローラＳＡＣと、センスアンプＳ／Ａと、ＤＱバッファＤＱＢとを備えている。
【００１３】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている。ビット線ＢＬは、カラム(Column)方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向の呼称は、便宜的なものであり、その呼称は互いに入れ替えても差し支えない。ソース線ＳＬは、ワード線ＷＬと平行に延伸しており、メモリセルＭＣのソースに接続されている。
【００１４】
データ読出し時には、同一センスアンプＳ／Ａの左右に接続されたビット線ＢＬＬ、ＢＬＲのうち一方がデータ状態を伝達し、他方が基準（リファレンス）信号を伝達する。基準信号は、データ“１”とデータ“０”との中間電流または中間電位であり、複数のダミーセルＤＣの信号を平均化することにより生成される。これにより、センスアンプＳ／Ａは、選択ビット線および選択ワード線に接続された選択メモリセルのデータを読み出し、あるいは、この選択メモリセルへデータを書き込む。センスアンプＳ／Ａは、ラッチ回路Ｌ／Ｃ０〜Ｌ／Ｃ１０２３（以下、ラッチ回路Ｌ／Ｃともいう）を備え、メモリセルＭＣのデータを一時的に保持することができる。
【００１５】
さらに、ＦＢＣメモリは、データ“１”の書き込み動作時におけるビット線電位ＶＳＤ１とビット線ＢＬとの間に接続されたＮ型トランジスタＴ１Ｌ、Ｔ１Ｒを備えている。トランジスタＴ１Ｌ、Ｔ１Ｒは、ビット線ＢＬに対応して設けられている。トランジスタＴ１ＬおよびＴ１Ｒの各ゲートは、それぞれ書込み許可信号ＷＥＬおよびＷＥＲに接続されている。書込み許可信号ＷＥＬおよびＷＥＲは、データ“１”を書き込むときに活性化される信号である。
【００１６】
本実施形態による書込み動作を簡単に説明する。まず、センスアンプＳ／Ａのラッチ回路Ｌ／Ｃが、選択ワード線に接続された全カラムのメモリセルＭＣのデータをラッチする。例えば、ワード線ＷＬＬ１が選択ワード線とすると、ラッチ回路Ｌ／Ｃは、選択ワード線ＷＬＬ１に接続された全メモリセルＭＣのデータをラッチする。このとき、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲから基準信号を受け取る。次に、トランスファゲートＴＧＬ、ＴＧＲをオフにすることによって、ラッチ回路Ｌ／Ｃとビット線ＢＬとを分離する。次に、トランジスタＴ１Ｌをオンにすることによって、第１の電位としての電位ＶＳＤ１をメモリセルアレイＭＣＡＬ内の全ビット線ＢＬＬに接続する。さらに、選択ワード線ＷＬＬ１および選択ソース線ＳＬ１にそれぞれ所定の電位を与える。これにより、選択ワード線ＷＬＬ１に接続された全カラムのメモリセルＭＣにデータ“１”が書き込まれる（第１のサイクル）。さらに、センスアンプＳ／Ａは、ラッチ回路Ｌ／Ｃに書き込まれたデータ“０”をメモリセルＭＣ（“０”セル）へ書き戻す（第２のサイクル）。
【００１７】
メモリ外部からのデータを書き込む動作では、ＤＱバッファＤＱＢを介して外部から受け取ったデータをラッチ回路Ｌ／Ｃに一旦格納する。このとき、ＤＱバッファＤＱＢからラッチ回路Ｌ／Ｃへデータを格納するために、或る程度の時間を要する。この時間を利用して第１のサイクルを実行すれば、全体のサイクル時間を長くすることなく、本実施形態による２ステップの書込みを実行することができる。
【００１８】
図２は、メモリセルアレイＭＣＡの一部を示す平面図である。複数のアクティブ領域ＡＡがストライプ状にカラム方向へ延びている。隣接するアクティブ領域ＡＡの間には、素子分離領域ＳＴＩ（Shallow Trench Isolation）が形成されている。メモリセルＭＣはアクティブ領域ＡＡに形成されている。
【００１９】
図３（Ａ）は、図２のＡ−Ａ線に沿った断面図である。図３（Ｂ）は、図２のＢ−Ｂ線に沿った断面図である。図３（Ｃ）は、図２のＣ−Ｃ線に沿った断面図である。メモリセルＭＣは、支持基板１０と、支持基板１０上に設けられたＢＯＸ（Buried Oxide）層２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３０とを含むＳＯＩ構造上に形成されている。
【００２０】
ＢＯＸ層２０は、図３（Ａ）に示すバックゲート絶縁膜ＢＧＩとして機能する。半導体層としてのＳＯＩ層３０には、Ｎ型ソースＳおよびＮ型ドレインＤが形成される。電気的に浮遊状態であるＰ型フローティングボディＢ（以下、単にボディＢという）は、ソースＳとドレインＤとの間のＳＯＩ層３０に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する（消滅させる）。論理データは、“０”または“１”のバイナリデータ、あるいは、多値データであってもよい。本実施形態によるＦＢＣメモリは、バイナリデータを格納するものとする。例えば、メモリセルＭＣがＮ型ＦＥＴからなる場合、ボディに多数のホールを蓄積したメモリセルを “１”セルとし、ボディからホールを放出したメモリセルＭＣを“０”セルとする。
【００２１】
ゲート絶縁膜ＧＩがボディＢ上に設けられており、ゲート電極Ｇがゲート絶縁膜ＧＩ上に設けられている。シリサイド１２が、ゲート電極Ｇ、ソースＳおよびドレインＤ上に形成されている。これにより、ゲート抵抗およびコンタクト抵抗が低減される。
【００２２】
ソースＳは、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されている。ソース線コンタクトＳＬＣはメモリセル毎に設けられている。すなわち、ソース線ＳＬは、カラム方向に配列されているメモリセルに対応して設けられている。
【００２３】
一方、ドレインＤは、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。ドレインＤは、カラム方向に隣接する複数のメモリセルＭＣによって共有されている。同様に、ビット線コンタクトＢＬＣは、カラム方向に隣接する複数のメモリセルＭＣによって共有されている。
【００２４】
ゲート電極Ｇは、ロウ方向へ延伸しており、ワード線ＷＬとしても機能する。ワード線ＷＬは、ゲート電極Ｇとは異なる層に形成されてもよい。この場合、ワード線ＷＬとゲート電極Ｇとの間を接続するワード線コンタクト（図示せず）が必要となる。
【００２５】
ゲート電極Ｇの側面にはサイドウォール１４が形成されている。さらに、ソース線ＳＬやビット線ＢＬの配線間には、層間絶縁膜ＩＬＤが充填されている。図３（Ａ）は、ビット線ＢＬに沿った断面である。ゲート電極Ｇ（ワード線ＷＬ）およびソース線ＳＬは、ロウ方向（図３（Ａ）の紙面に向かう方向）に延伸しており、ビット線ＢＬに対して直交する。
【００２６】
図３（Ｂ）を参照すると、ソース線コンタクトＳＬＣを介してソースＳに接続されるソース線ＳＬがワード線ＷＬに沿ってロウ方向に延伸している様子が分かる。図３（Ｃ）を参照すると、ゲート電極Ｇがロウ方向へ延伸しており、ワード線ＷＬとしても機能することが分かる。
【００２７】
図３（Ａ）を再度参照すると、ＳＯＩ層３０の底面は、バックゲート絶縁膜ＢＧＩを介してプレートに面していることが分かる。プレートは、支持基板１０に形成されたウェルである。以下、プレートを（１０）と示す。プレート（１０）およびゲート電極ＧがボディＢに電界を与えることによって、ボディＢを完全空乏化することができる。このようなＦＢＣを完全空乏型ＦＢＣ（ＦＤ（Fully Depleted）−ＦＢＣ）という。ＦＤ−ＦＢＣでは、データ読出し時にゲート電極Ｇに正電圧を与え、ボディＢの表面にチャネル（反転層）を形成し、ボディＢを完全に空乏化させる。このとき、ボディＢの底面側にホールを保持するために、プレート（１０）に負電圧を与える。
【００２８】
本実施形態によるＦＢＣは、部分空乏型ＦＢＣ（ＰＤ（Partially Depleted）−ＦＢＣ）でもよい。ＰＤ−ＦＢＣでは、データ読出し時にゲート電極Ｇに正電圧を与えてチャネルを形成した場合、ボディＢが部分的に空乏化する。このとき、ホールを蓄積可能な中性領域がボディＢ中に残存する。中性領域にホールを保持するので、ＰＤ−ＦＢＣではプレート（１０）に与える負電圧は小さくてもよい。
【００２９】
図４（Ａ）および図４（Ｂ）は、第１の実施形態に従ったデータ書込み動作を示す説明図である。本実施形態による書込み動作は、第１のサイクルおよび第２のサイクルの２ステップで構成されている。
【００３０】
図４（Ａ）に示す第１のサイクルでは、選択されたワード線ＷＬ１に接続された全メモリセルＭＣ０１、ＭＣ１１にデータ“１”を書き込む。このとき、第１の電位としてのビット線電位ＶＳＤ１を基準として、第２の電位としての選択ワード線電位ＶＷＬ１をメモリセルＭＣの多数キャリアの極性と同じ極性にバイアスし、かつ、ビット線電位を基準として、第３の電位としての選択ソース線電位ＶＳＤＨを多数キャリアの極性と同じ極性にバイアスする。ここで、ホールの極性はプラス（＋）であり、電子の極性はマイナス（−）である。本実施形態によるメモリセルＭＣの多数キャリアはホールである。
【００３１】
より詳細には、全カラムのビット線ＢＬ０、ＢＬ１に第１の電位ＶＳＤ１（例えば、０Ｖ）を印加する。選択ワード線ＷＬ１に、第１の電位ＶＳＤ１よりも高い第２の電位ＶＷＬ１（例えば、１．０Ｖ）を印加する。選択ソース線ＳＬ１に、第１の電位ＶＳＤ１よりも高い第３の電位ＶＳＤＨ（例えば、１．５Ｖ）を印加する。これにより、インパクトイオン化電流が発生し、ホールがソースＳおよびドレインＤよりも電位の低いボディＢに蓄積される。その結果、選択ワード線ＷＬ１および選択ソース線ＳＬ１に接続された全メモリセルＭＣ０１、ＭＣ１１にデータ“１”が書き込まれる。このように、第１のサイクルでは、選択ワード線ＷＬ１および選択ソース線ＳＬ１に接続された全メモリセルＭＣ０１、ＭＣ１１へデータ“１”を書き込む。
【００３２】
非選択ワード線ＷＬ０，ＷＬ２の電位は、データ保持時のワード線電位ＶＷＬＬ（例えば、−２．２Ｖ）であり、非選択ソース線ＳＬ０、ＳＬ２の電位は、データ保持時のソース線電位ＶＳＤ１（０Ｖ）である。
【００３３】
図４（Ｂ）に示す第２のサイクルでは、選択ワード線ＷＬ１および選択ビット線ＢＬ０に接続されたメモリセルＭＣ０１にデータ“０”を書き込む。このとき、第５の電位としての選択ワード線ＷＬ１の電位は、第６の電位としてのソース線電位を基準として、メモリセルＭＣの多数キャリアの極性と同じ極性にバイアスされた電位である。第４の電位としてのビット線電位は、第６の電位としてのソース線電位を基準として、メモリセルＭＣの多数キャリアの極性に対して逆極性にバイアスされた電位である。
【００３４】
より詳細には、全ソース線に第６の電位としてＶＳＤ１（例えば、０Ｖ）を印加する。選択ビット線ＢＬ０にソース線電位ＶＳＤ１よりも低い第４の電位ＶＳＤＬ（例えば、−０．９Ｖ）を印加する。非選択のビット線ＢＬ１は、ソース線電位ＶＳＤ１とほぼ等しい電位ＶＳＤ１に設定する。選択ワード線ＷＬ１に、選択ソース線電位ＶＳＤ１および選択ビット線電位ＶＳＤＬよりも高い第５の電位ＶＷＬ０（例えば、０．４Ｖ）を印加する。ワード線とボディとの容量カップリングによって、ボディ電位がソースＳおよびドレインＤの電位よりも高くなる。これにより、メモリセルＭＣ０１のボディ−ドレイン間のｐｎ接合に順バイアスが印加される。この順バイアスによってボディ−ドレイン間のｐｎ接合にフォワード電流が流れ、その結果、ボディＢに蓄積されたホールがドレインＤへ引き抜かれる（消滅する）。一方、ビット線ＢＬ１の電位がソース線電位ＶＳＤ１と同じ接地電位であるので、メモリセルＭＣ１１はデータ“１”を維持する。このように、第２のサイクルでは、第１のサイクルにおいてデータ“１”を書き込んだメモリセルＭＣのうち選択ビット線ＢＬ０に接続されたメモリセルＭＣ０１へ選択的にデータ“０”を書き込む。
【００３５】
非選択ワード線ＷＬ０，ＷＬ２の電位は、データ保持時のワード線電位ＶＷＬＬ（例えば、−２．２Ｖ）であり、非選択ビット線ＢＬ１の電位は、データ保持時のソース線電位ＶＳＤ１（０Ｖ）に等しい。
【００３６】
本実施形態では、第６の電位ＶＳＤ１は、第１のサイクルにおける第１の電位とほぼ等しい。第６の電位としてのソース線電位ＶＳＤ１は、第５の電位ＶＷＬ０および第４の電位ＶＳＤＬの電位レベルの間にあるように設定される。すなわち、ソース線電位ＶＳＤ１を基準とした場合には、第５の電位ＶＷＬ０および第４の電位ＶＳＤＬは互いに逆極性の電位となる。また、第２の電位ＶＷＬ１および第５の電位ＶＷＬ０は、多数キャリアとしてのホールと同じ極性の正電位である。これにより、本実施形態では、第１のサイクルにおいて、選択ワード線に接続された全カラムのメモリセルにデータ“１”を書き込み、続く第２のサイクルにおいて、選択ワード線および選択ビット線に接続された選択メモリセルにデータ“０”を書き込む。これにより、選択ワード線に接続されたメモリセルＭＣに所望の論理データを書き込むことができる。
【００３７】
ここで、選択および活性化とは素子または回路をオンまたは駆動させることを意味し、非選択および不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が選択信号または活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が選択信号または活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって選択される（活性化される）。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって選択される（活性化される）。
【００３８】
以上のように本実施形態による書込み方法では、データ“１”の書込み動作において、ビット線電位を高くする代わりに、ソース線ＳＬを選択的に高レベル電位に立ち上げている。選択ソース線ＳＬ１の電位を高レベル電位ＶＳＤＨにすることにより、データ“１”を書き込むために必要なホールをインパクトイオン化により発生させる。ソース線ＳＬはワード線に平行に延伸しているため、選択ワード線ＷＬ１に接続されたすべてのメモリセルにホールが蓄積される。“０”書きの対象であるメモリセルＭＣ０１には、次の第２のサイクルにおいてデータ“０”が書き込まれるので、第１のサイクルでホールが蓄積されても問題は無い。ただし、第１のサイクルでホールを蓄積するのに先立ち、センスアンプ内にデータ“０”を退避する。このためセンスアンプＳ／Ａはビット線ごとに設けられている。
【００３９】
第２サイクルにおいて、メモリセルＭＣ０１にデータ“０”を書き込む。このとき、メモリセルＭＣ０１とＭＣ１１との違いは、ドレインＤに印加される電位である。即ち、メモリセルＭＣ１１のドレインＤにはソース線電位ＶＳＤ１と等しい電位が印加され、メモリセルＭＣ０１のドレインＤにはソース線電位ＶＳＤ１よりも低い第４の電位ＶＳＤＬが印加される。従って、“０”セルと“１”セルとの閾値電圧差は、データ“０”を書き込むためにドレインＤに印加される第４の電位ＶＳＤＬに依存する。
【００４０】
従来の書込み動作では、“０”セルと“１”セルとの閾値電圧差を大きくするためには、選択ビット線（データ“１”を書き込むビット線）の電位ＶＳＤ１を大きくする必要があった。しかし、選択ビット線の電位ＶＳＤ１を大きくすることは、その選択ビット線に接続された非選択メモリセルに対して、上述のビット線“１”ディスターブを生じさせてしまう。逆に、選択ビット線の電位ＶＳＤ１を低くした場合、ビット線“１”ディスターブは抑制されるものの、“０”セルと“１”セルとの閾値電圧差が小さくなってしまう。このように、従来においては、ビット線ディスターブの抑制と閾値電圧差（信号差）の増大との間にトレードオフの関係があった。
【００４１】
本実施形態では、非選択ワード線に接続されたメモリセルＭＣに関しては、第１のサイクルにおけるドレイン電圧はソース電圧とほぼ等しいので、ビット線 “１”ディスターブは発生しない。一方、第１のサイクルにおける選択ソース線の電位ＶＳＤＨを高くし、第２のサイクルにおける選択ビット線の電位ＶＳＤＬを低くすることによって、“０”セルと“１”セルとの閾値電圧差を充分に大きくすることができる。従って、本実施形態では、ビット線“１”ディスターブの抑制および信号差の増大を両立することができる。
【００４２】
また、ビット線“０”ディスターブを抑制するために第２のサイクルにおける選択ビット線の電位ＶＳＤＬを、従来の“０”書きのそれよりもソース電位ＶＳＤ１に接近させたとしても、第１のサイクルにおける選択ソース線の電位ＶＳＤＨを充分に高くすることによって、“０”セルと“１”セルとの閾値電圧差を従来よりも大きく維持させることができる。よって、本実施形態は、ビット線“１”ディスターブの抑制だけでなく、ビット線“０”ディスターブの抑制にも繋がる。
【００４３】
図４（Ｃ）は、データ保持状態における各配線の電位を示す図である。データ保持状態では、全ワード線ＷＬはソース線電位およびビット線電位を基準として多数キャリアの極性に対して逆極性の電位に設定される。例えば、ソース線電位およびビット線電位がＶＳＤ１（０Ｖ）に設定され、全ワード線電位が深い負電位ＶＷＬＬ（−２．２Ｖ）に設定される。これにより、メモリセルアレイ内の全メモリセルＭＣのボディ電位が深い負電位となり、ホールの蓄積状態を維持することができる。
【００４４】
図５は、第１サイクルおよび第２サイクルにおいてメモリセルＭＣに印加される電圧のタイミング図である。約１０ｎｓ〜約３６ｎｓの期間は、データ“１”の書込み動作期間である。約４６ｎｓ〜約７２ｎｓの期間は、データ“０”の書込み動作期間である。図５では、図４（Ａ）および図４（Ｂ）に示すメモリセルＭＣ０１およびＭＣ１１の動作を時間的に連続して示している。メモリセルＭＣ０およびＭＣ１１は同一の選択ワード線ＷＬ１に接続されているので、実際には、約１０ｎｓと約４６ｎｓとが同時刻とみなし、約３６ｎｓと約７２ｎｓとが同時刻であるとみなすことができる。即ち、実際の第１サイクルおよび第２サイクルの実行期間は、約２６ｎｓである。
【００４５】
このシミュレーションでは、ＳＯＩ層３０の膜厚を２１ｎｍ、ゲート絶縁膜ＧＩの膜厚を５．２ｎｍ、ゲート長を７５ｎｍ、ＢＯＸ層２０の膜厚を１２．５ｎｍ、ボディＢのＰ型不純物濃度を１×１０１７ｃｍ−３とした。プレート（１０）には−２．４Ｖの固定電圧を印加するものとした。
【００４６】
約１０ｎｓ〜約１２ｎｓおよび約４６ｎｓ〜約４８ｎｓでは、ソース線ドライバＳＬＤが選択ソース線ＳＬ１の電位を第３の電位ＶＳＤＨに立ち上げ、ワード線ドライバＷＬＤが選択ワード線ＷＬ１の電位を第２の電位ＶＷＬ１に立ち上げるとともに、センスアンプＳ／Ａが全カラムのビット線電位を第１の電位ＶＳＤ１に設定する。約１２ｎｓ〜約２２ｎｓおよび約４８ｎｓ〜約５８ｎｓにおいて、データ“１”がメモリセルＭＣ０１およびＭＣ１１に書き込まれる（第１のサイクル）。
【００４７】
約２２ｎｓ〜約２４ｎｓおよび約５８ｎｓ〜約６０ｎｓの期間では、ワード線ドライバＷＬＤが選択ワード線ＷＬ１の電位を第５の電位ＶＷＬ０に設定する。ボディ−ゲート間の容量結合によりボディ電位Ｖｂｏｄｙは下降する。この後に、センスアンプＳ／Ａは、データ“０”を書き込まない非選択メモリセルＭＣ１１に対応するビット線ＢＬの電位をソース線電位ＶＳＬに立ち下げる。これによりメモリセルＭＣ１１のドレイン−ソース間に電位差が無くなるので、データ“０”はメモリセルＭＣ１１に書き込まれない。センスアンプＳ／Ａは、データ“０”を書き込む選択メモリセルＭＣ０１に対応するビット線ＢＬの電位をソース線電位ＶＳＬよりも低い第４の電位ＶＳＤＬに立ち下げる。これにより、メモリセルＭＣ０１のドレイン−ソース間に電位差が生じるので、ボディＢ内のホールが消滅し、データ“０”がメモリセルＭＣ０１に書き込まれる。約６２ｎｓから７２ｎｓにおいて、データ“０”がメモリセルＭＣ０１に書き込まれている。
【００４８】
約３６ｎｓ〜約３８ｎｓおよび約７２ｎｓ〜約７４ｎｓの期間において、センスアンプＳ／Ａは、ビット線電位をＶＳＤ１（０Ｖ）に戻す。約３８ｎｓ〜約４０ｎｓおよび約７４ｎｓ〜約７６ｎｓの期間では、ワード線ドライバＷＬＤがワード線ＷＬ１の電位をデータ保持状態の電位ＶＷＬＰ（−２．２Ｖ）へ立ち下げる。これにより、約４０ｎｓおよび７６ｎｓにおいて、メモリセルＭＣ０１およびＭＣ１１はデータ保持状態（ポーズ状態）になる。
【００４９】
約７ｎｓ、約４４ｎｓおよび約８０ｎｓでは、データ読出し動作が実行されている。このとき、ワード線電位は１．０Ｖ、ビット線電位は０．２Ｖである。この読出し動作におけるドレイン電流差は、６７μＡ／μｍであった。ドレイン電流差は、“１”セルの閾値電圧と“０”セルの閾値電圧との差（信号差）に依存する。よって、ドレイン電流差が大きいほど、センスアンプＳ／Ａは、データを正確かつ高速に検出することができる。
【００５０】
単純な駆動方法を実現するために、第１のサイクルにおけるワード線電圧ＶＷＬ１と第２のサイクルにおけるワード線電圧ＶＷＬ０は同じ値としてもよい。第１のサイクルのワード線電圧と第２のサイクルのワード線電圧を同じ１．０Ｖとした場合、“０”セルと“１”セルのドレイン電流差は６４μＡ／μｍであった。データ“１”を書くために最適なワード線電圧とデータ“０”を書くために最適なワード線電圧が異なるため、同じワード線電圧で書き込みを行った場合には若干信号量が低下する。データ“１”を書き終えたメモリセルは、ボディ電位がソースおよびドレインの電圧（０Ｖ）よりも高い。そのため、高いワード線電圧を保つと、順バイアスされたＰＮ接合付近でホールが徐々に消滅してゆく。第１サイクルのワード線電圧に対し、第２サイクルのワード線電圧をある程度下げることにより、“１”セルのボディ電位を下がり、“１”セルのホールの消滅を抑制しつつ、“０”セルの書き込みを効果的に行うことができる。
【００５１】
尚、本実施形態においてリフレッシュ動作とは、メモリセルＭＣからデータを一旦読み出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻すセンスアンプリフレッシュだけでなく、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を同時に回復させる自律リフレッシュをも含む。
【００５２】
図６から図１１を参照して、第１の実施形態によるＦＢＣメモリの製造方法を説明する。まず、ＳＯＩ基板を準備する。ＢＯＸ層２０の膜厚は１２．５ｎｍ、ＳＯＩ層３０の膜厚は２１ｎｍである。ＳＯＩ層３０上にシリコン窒化膜からなるマスク材（図示せず）を堆積する。素子分離領域にあるマスク材およびＳＯＩ層３０を異方的にエッチングする。次に、シリコン酸化膜から成るＳＴＩ材料を素子分離領域に充填する。ＳｉＮマスクを熱燐酸溶液で除去する。これにより、図６に示す構造が得られる。ＳＯＩ層３０に１×１０１７ｃｍ‐３のＰ型不純物を導入する。これによりボディＢがＳＯＩ層３０内に形成される。
【００５３】
図７（Ａ）、図７（Ｂ）および図７（Ｃ）は、図６に続く製造方法を示す断面図であり、それぞれ図３（Ａ）、図３（Ｂ）および図３（Ｃ）に対応する。ＳＯＩ層３０の上面を熱酸化することにより、図７（Ａ）〜図７（Ｃ）に示すように、ＳＯＩ層３０上にゲート絶縁膜ＧＩを形成する。続いて、Ｎ型ポリシリコン４０を堆積する。次に、Ｎ型ポリシリコン４０をゲート電極パターン（ワード線の配線パターン）に加工する。Ｎ型ポリシリコン４０をマスクとして用いて、ソース形成領域およびドレイン形成領域に低濃度のＮ型不純物をイオン注入により導入する。ワード線ＷＬの側面にスペーサＳｉＮ１４を形成する。ソース形成領域およびドレイン形成領域に高濃度のＮ型不純物をイオン注入により導入する。これにより、ソース層Ｓおよびドレイン層ＤがＳＯＩ層３０内に形成される。ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄの表面にサリサイド１２を形成する。
【００５４】
図８に示すように、層間絶縁膜（例えば酸化膜）ＩＬＤ１を堆積し、これをＣＭＰによって平坦化する。次に、ソース線コンタクトＳＬＣを形成するために、層間絶縁膜ＩＬＤ１に、２本のソース線コンタクトＳＬＣを含む開口部４６を形成する。このとき開口部４６の幅は２Ｆとする。従来技術のユニットセルにおいて、直径Ｆのソース線コンタクトはカラム方向に幅０．５Ｆを占める。一方、本実施形態では、ユニットセルにおいて、開口領域はカラム方向における幅Ｆを占める。ここで、Ｆは、或る世代におけるリソグラフィ技術によって形成可能なレジストパターンの最小寸法である。
【００５５】
図９に示すように、開口部４６が塞がらない膜厚Ｔ１（Ｔ１＜Ｆ）（例えば、０．７５Ｆ）のタングステンを堆積する。次に、開口部４６の底部のタングステンを除去し、開口部４６の側壁のタングステンを残存するように、タングステンを異方性エッチングする。開口部４６の側壁に残存したタングステンがソース線コンタクトＳＬＣとして機能する。ソース線コンタクトＳＬＣの形成と同時に、ソースＳおよびサリサイド１２を異方性エッチングする。これにより、ソースＳおよびサリサイド１２はカラム方向においてＤ１（Ｄ１＝約０．５Ｆ）の距離で分離される。
【００５６】
図１０に示すように、層間絶縁膜（例えば酸化膜）ＩＬＤ２を堆積してＣＭＰによって平坦化を行う。次にソース線ＳＬを形成するために、層間絶縁膜ＩＬＤ２に溝Ｔｒを形成する。カラム方向に沿った断面において、隣接するソース線コンタクトＳＬＣの端部Ｅ１は幅０．５Ｆで分離される。カラム方向に沿った断面において、溝Ｔｒの端部Ｅ２は幅Ｆで分離される。従って、ソース線コンタクトＳＬＣの端部Ｅ１と溝Ｔｒの端部Ｅ２との距離は０．２５Ｆである。溝Ｔｒとソース線コンタクトＳＬＣの開口部４６とのレジストパターンのアライメントエラーを０．５Ｆ以下とすれば、隣接するソース線ＳＬが短絡することなく、かつ、ソース線コンタクトＳＬＣおよびソース線ＳＬが断線することなく、低抵抗なソース配線を形成することができる。溝Ｔｒの他方の端部Ｅ３は、ワード線ＷＬの上方に位置する。よって、ソース線ＳＬとワード線ＷＬとは一部が重なるように形成される。これによりソース線ＳＬの抵抗がさらに小さくなる。
【００５７】
次に、図１１に示すように、溝Ｔｒに、銅、アルミまたはタングステンなどの金属材料を埋め込むことにより、ソース線ＳＬを形成する。層間絶縁膜ＩＬＤ３を堆積したあと、ビット線コンタクトＢＬＣのためのコンタクトホールＣＨの形成を行う。この後、コンタクトホールＣＨへ金属材料を埋め込み、ビット線コンタクトＢＬＣが形成される。さらに、ビット線ＢＬの配線を形成する。その結果、図３（Ａ）〜図３（Ｃ）に示したＦＢＣメモリ装置が完成する。
【００５８】
（第２の実施形態）
第２の実施形態は、データ保持状態（データを保持しているメモリセルの状態）が第１の実施形態のそれと異なる。
【００５９】
図１２は第２の実施形態に従ったデータ保持における電圧状態を示す。データ書込みにおける電圧状態は、図４（Ａ）および図４（Ｂ）に示すものと同様でよい。データ保持時における全ビット線電位および全ソース線電位を第７の電位とする。データ保持時における全ワード線電位を第８の電位とする。第７の電位は、第１または第６の電位ＶＳＤ１（０Ｖ）を基準としてホールの極性に対して逆極性の電位である。さらに、第８の電位としてのワード線の電位ＶＷＬＬ（例えば、−２．２Ｖ）は、第７の電位としてのビット線電位およびソース線電位ＶＳＤＬ（−０．９Ｖ）を基準としてホールの極性に対して逆極性の電位である。第９の電位としてのプレートの電位ＶＰＬ（例えば、−２．４Ｖ）は、第７の電位としてのビット線電位を基準としてホールの極性に対して逆極性の電位である。尚、第２の実施形態において、第７の電位ＶＳＤＬ（−０．９Ｖ）は、第１のサイクルの第４の電位と等しい。第８の電位ＶＷＬＬ（例えば、−２．２Ｖ）は、第１のサイクルにおけるワード線のデータ保持電位と同じである。しかし、第７〜第８の電位はこれに限定されない。
【００６０】
第２の実施形態では、データ書込み時の基準電位ＶＳＤ１（０Ｖ）よりも、データ保持時のソース線およびビット線電位ＶＳＤＬ（−０．９Ｖ）を低く設定している。データ保持時のソース電圧を０Ｖから−０．９Ｖへと低減させることによって、“０”セルのデータリテンション時間が長くなる。
【００６１】
データ保持時におけるドレイン−ゲート間電圧差ＶＤＧおよびソース−ゲート間電圧差ＶＳＧが大きいと、ボディとゲート電極との界面付近の電界が大きくなる。また、データ保持時におけるドレイン−プレート間電圧差ＶＤＰおよびソース−プレート間電圧差ＶＳＰが大きいと、ボディとプレート電極との界面付近の電界が大きくなる。ボディ−ゲート界面およびボディ−プレート界面の電界が大きくなることは、ＧＩＤＬ（Gate Induced Drain Leakage）電流の原因となる。
【００６２】
ＧＩＤＬ電流は、ソース線電位およびビット線電位を基準として、ワード線電位をメモリセルＭＣの多数キャリアの極性に対して逆極性にバイアスすることによって生じるリーク電流である。さらに、ソース線電位およびビット線電位を基準として、プレート電位をメモリセルＭＣの多数キャリアの極性に対して逆極性にバイアスすることによって生じるリーク電流である。ＧＩＤＬは“０”セルのボディにホールを蓄積させるため、長期間データを保持した場合、データ“０”が劣化する。
【００６３】
一方、本実施形態のようにデータ保持時にソース電圧およびドレイン電圧を−０．９Ｖにした場合、ＶＤＧおよびＶＳＧの絶対値は１．３Ｖであり、ＶＤＰおよびＶＳＰの絶対値は１．５Ｖである。このため、ボディ−ゲート間の界面およびボディ−プレート間の界面における各電界が第１の実施形態のそれよりも小さくなる。これにより、ＧＩＤＬ電流が小さくなり、“０”セルのデータリテンション時間が長くなる。
【００６４】
データ“１”を書き込む際には、プレート電圧ＶＰＬ（−２．４Ｖ）とソース電圧またはドレイン電圧との差をある程度大きくする必要がある。よって、ソース電圧が−０．９Ｖではデータ“１”の書込みが不十分となる可能性があるため、書込み時にはソース電位は０Ｖとすることが好ましい。これにより、プレート電極（１０）と対向するボディＢの底面にホールを蓄積することができる。読出し動作においても、ボディＢの底面を蓄積状態にすれば、データ“０”とデータ“１”のドレイン電流差を大きくすることができる。よって、データ書込みおよび読出し時には、非選択ソース線の電位は、ＶＳＤ１（０Ｖ）にする。特にＦＤ−ＦＢＣの場合には、データ書込みおよび読み出し時における、ソース電圧を基準として深い負の電位がプレートに与えられることが重要である。
【００６５】
また、ワード線電位を０Ｖとしてデータを保持した場合、ゲート電極とボディの界面が空乏状態となる。界面が空乏状態の場合には、界面準位を介したリーク電流が著しく増大する。従ってワード線電位もプレート電位と同様に、ソース電位およびドレイン電位を基準として負の電位に設定して、界面が蓄積状態となるようにしながらデータを保持することが好ましい。
【００６６】
図１３は、第２の実施形態によるＦＢＣメモリの動作を示すタイミング図である。第２の実施形態における第１および第２のサイクルは、第１の実施形態における第１および第２のサイクルと同様である。
【００６７】
第２のサイクルの実行後、約３６ｎｓ〜約３８ｎｓおよび約７２ｎｓ〜約７４ｎｓの期間において、ワード線ドライバＷＬＤは、ワード線ＷＬ１の電位をデータ保持時におけるワード線電位ＶＷＬＬ（−２．２Ｖ）へ立ち下げる。約３８ｎｓ〜約４０ｎｓおよび約７４ｎｓ〜約７６ｎｓの期間では、センスアンプＳ／Ａおよびソース線ドライバＳＬＤは、それぞれビット線電位およびソース線電位をデータ保持時における電位ＶＳＤＬ（−０．９Ｖ）へ立ち下げる。このとき、第７の電位としてのビット線電位およびソース線電位は、“１”セルのボディ電位にほぼ等しい。
【００６８】
第１の実施形態では、データ保持時においてもビット線電位およびソース線電位はＶＳＤ１（０Ｖ）のままであったが、第２の実施形態では電位ＶＳＤＬ（−０．９Ｖ）へ立ち下げる。約７６ｎｓにおいて、データ保持時における“０”セルの最大電界は０．６７ＭＶ／ｃｍであった。一方、ビット線電位およびソース線電位をＶＳＤ１（０Ｖ）のままとした場合、“０”セルの最大電界は０．９７ＭＶ／ｃｍであった。このように、書込み動作からデータ保持に移行するときにソース線ドライバＳＬＤがソース電位をホールの極性と逆極性へ変化させることにより、“０”セルの最大電界が小さくなり、データリテンション時間が長くなる。
【００６９】
（第３の実施形態）
図１４および図１５は、それぞれ第３の実施形態によるＦＢＣメモリの平面図および断面図である。第３の実施形態は、カラム方向において隣接する２つのワード線ＷＬが１つのソース線ＳＬに共通に対応している点で第２の実施形態と異なる。２つの第１のワード線および第２のワード線に接続されたメモリセルＭＣは、第１および第２のワード線に対応する１本のソース線に接続される。このため、第３の実施形態によるＦＢＣメモリは、第１および第２の実施形態によるＦＢＣメモリよりも微細化に優れている。
【００７０】
図１６（Ａ）および図１６（Ｂ）は、データ書込み動作を示す説明図である。図１６（Ａ）に示すように、選択ソース線ＳＬ１は、選択された第１のワード線ＷＬ１および非選択の第２のワード線ＷＬ２に対応している。選択ソース線ＳＬ１は、メモリセルＭＣ０２、ＭＣ１２、ＭＣ０１、ＭＣ１１に接続されている。
【００７１】
データ“１”の書込み時におけるビット線電圧が低いので、非選択ワード線（選択ワード線とソース線を共有する非選択ワード線を除く）に接続されたメモリセルに対するビット線“１”ディスターブが抑制される。
【００７２】
第１および第２のサイクルにおけるメモリセルＭＣの駆動方法は、基本的に第２の実施形態のそれと同様である。しかし、非選択の第２のワード線ＷＬ２に接続されたメモリセルの動作は第２の実施形態のそれと異なる。よって、非選択の第２のワード線ＷＬ２に接続されたメモリセルの動作を以下に説明する。
【００７３】
図１６（Ａ）に示すように、第１のサイクルでは、メモリセルＭＣ０２、ＭＣ１２のドレインには第１の電位ＶＳＤ１（例えば、０Ｖ）が、ソースには第３の電位ＶＳＤH（例えば、１．５Ｖ）が印加される。メモリセルＭＣ０２、ＭＣ１２のゲートには、ＶＷＬＬ（−２．２Ｖ）が与えられる。このように、非選択の第２のワード線ＷＬ２に接続されたメモリセルは、従来と同様にビット線“１”ディスターブを受ける状態にある。即ち、選択ソース線ＳＬ１に接続された非選択の第２のワード線ＷＬ２に接続された“０”セルは、従来技術と同様の速度で劣化する。
【００７４】
そこで、第３の実施形態によるＦＢＣメモリは、カウンタセルＣＣを備えていてもよい。カウンタセルＣＣは、複数のワード線ＷＬの各々に対して設けられており、各カウンタセルＣＣのゲートは、各ワード線ＷＬに接続されている。カウンタセルＣＣの構成はメモリセルＭＣと同一の構成でよく、データを記憶することができる。カウンタセルＣＣは各々のワード線ＷＬをデータ書込みのために活性化させた回数を記憶する。複数のカウンタセルＣＣが二次元配置されカウンタセルアレイを構成する。
【００７５】
図１７は、第３の実施形態によるＦＢＣメモリの一例を示す構成図である。カウンタセルアレイＣＣＡは、ワード線ＷＬごとに対応して設けられた８ビットのカウンタセルＣＣを含む。データ読出しまたは書込み動作において第１のワード線ＷＬ２ｎが活性化されるごとに、加算回路は第１のワード線ＷＬ２ｎに接続されたカウンタセルＣＣ０〜ＣＣ７から計８ビットのデータを得る。加算回路はカウンタセルＣＣ０〜ＣＣ７からのデータを組み合わせてデジタル値Ｎを生成し、このデジタル値に１を足して（インクリメントして）デジタル値Ｎ＋１とする。さらに加算回路はデジタル値Ｎ＋１をカウンタセルＣ０〜Ｃ７に書き戻す。デジタル値Ｎが最大値“１１１１１１１１”になった後、第１のワード線ＷＬ２ｎが活性化されたとき、加算回路はデジタル値を０に戻す。これと共に、第１のワード線ＷＬ２ｎとソース線ＳＬｎを共有する第２のワード線ＷＬ２ｎ＋１に接続されたすべてのメモリセルＭＣのリフレッシュを実行する。ワード線ＷＬ２ｎ＋１の活性化回数が所定値になった場合には、ワード線ＷＬ２ｎに接続されたすべてのメモリセルＭＣのリフレッシュを実行する。
【００７６】
このように、第１のワード線の活性化回数が所定値になった場合に、加算回路は、第２のワード線に接続されたメモリセルに対してリフレッシュ動作を実行するように命令を出力する。これによって、従来と同様に劣化する第２のワード線に接続されたメモリセルＭＣを適切にリフレッシュすることができる。
【００７７】
第１のワード線の活性化回数が所定値になった場合、加算回路は、第２のワード線に接続されたすべてのメモリセルＭＣと共に、隣接する第３のワード線に接続されたすべてのメモリセルＭＣのリフレッシュを実行するよう命令を出力してもよい。一般に、カラム方向において隣接するメモリセルＭＣがドレインＤまたはソースＳを共有する場合、“１”セルのボディＢのホールがドレインＤまたはソースＳを通過して隣接する“０”セルに流れ込む場合がある。すなわち、データ“１”をインパクトイオン化によって書き込む場合、書込み対象のメモリセルのN型ソースまたはN型ドレインのうち相対的に低い電圧を与える拡散層を介して、隣接する“０”セルが劣化するという問題（バイポーラディスターブ）が従来からあった。例えば、図１５において、メモリセルＭＣ０が“０”セルであり、第１のサイクルにおいてメモリセルＭＣ１のソース付近でインパクトイオン化によりホールが発生している場合を考える。メモリセルＭＣ１のドレインには０Ｖが与えられ、ソースには１．５Ｖが与えられる。メモリセルＭＣ１に十分なホールが蓄積された後、溢れたホールの一部はメモリセルＭＣ１のドレインを通過し、メモリセルＭＣ０に流れ込み、“０”セルが劣化する場合がある。
【００７８】
本実施形態では、このようなバイポーラディスターブに対処するために、書込み時の第１のワード線の活性化回数が所定値になった場合に、第1のワード線とドレインまたはソースを共有しかつ第1のワード線に隣接する第２のワード線に接続されたすべてのメモリセルをリフレッシュする。これにより、上述のディスターブによって劣化する“０”セルをリフレッシュすることができる。本実施形態は、隣接する２本のワード線が１つのソース層または１つのドレイン層に対応して設けられており、かつ、インパクトイオン化を用いてデータ“１”を書き込むメモリに広く適用することができる。
【００７９】
（第４の実施形態）
上記実施形態は、半導体層３０の側面にゲート電極を設け、ボディＢの側面にチャネルが形成されるフィン・トランジスタに適用することができる。また、上記実施形態は、半導体層３０の側面にゲート電極を設け、垂直方向にソース−ドレイン電流を流すバーティカル（縦型）・トランジスタに適用することもできる。
【００８０】
図１８から図２０は、バーティカル・トランジスタで構成されたＦＢＣメモリの一例を示す断面図である。平面図は図１４と同じである。バーティカル・トランジスタは、基板１０の表面に対して垂直な方向に延びるボディＢを有する。ボディＢの下方の半導体層にドレインＤ、上方の半導体層にソースＳが形成される。カラム方向において隣接する２つのメモリセルのソースＳは、共通であり平面部を有する。このソースＳの平面部上にサリサイド１２が形成されている。サリサイド上１２にソース線コンタクトＳＬＣが形成されている。このような構造により、ソースＳの寄生抵抗は小さく、ソースＳは選択的に駆動することができる。このようなバーティカル・トランジスタにも第１から第３の実施形態を適用することができる。尚、第１の実施形態を第４の実施形態に適用するためには、ソースＳをワード線ＷＬごとに分離し、各ワード線ＷＬに対応するようにソース線ＳＬを設ける必要がある。
【００８１】
以上の実施形態において、メモリセルＭＣはｎ型ＦＥＴであった。しかし、メモリセルＭＣは、ｐ型ＦＥＴであってもよい。この場合、メモリセルＭＣは、ボディＢ内に電子を蓄積し、あるいは、電子を放出することによってデータを記憶する。よって、上記実施形態の各電極（ゲート、ソースおよびドレイン）の電位および各配線（ワード線、ビット線、ソース線およびプレート）の電位は、上記記載の極性に対して逆極性となる。ただし、上記実施形態の各電極の電位および各配線の電位の絶対値の大小関係は上記実施形態のそれと同様でよい。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【図２】メモリセルアレイＭＣＡの一部を示す平面図。
【図３】図２のＡ−Ａ線に沿った断面図および図２のＢ−Ｂ線に沿った断面図および図２のＣ−Ｃ線に沿った断面図。
【図４】第１の実施形態に従ったＦＢＣメモリのデータ書込みおよびデータ保持時における電圧状態を示す図。
【図５】第１サイクルおよび第２サイクルにおいてメモリセルＭＣに印加される電圧のタイミング図。
【図６】第１の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図７】図６に続くＦＢＣメモリの製造方法を示す断面図。
【図８】図７に続くＦＢＣメモリの製造方法を示す断面図。
【図９】図８に続くＦＢＣメモリの製造方法を示す断面図。
【図１０】図９に続くＦＢＣメモリの製造方法を示す断面図。
【図１１】図１０に続くＦＢＣメモリの製造方法を示す断面図。
【図１２】第２の実施形態に従ったＦＢＣメモリのデータ保持時における電圧状態を示す図。
【図１３】第２の実施形態によるＦＢＣメモリの動作を示すタイミング図。
【図１４】第３の実施形態によるＦＢＣメモリの平面図。
【図１５】第３の実施形態によるＦＢＣメモリの断面図。
【図１６】第３の実施形態に従ったＦＢＣメモリのデータ書込み時における電圧状態を示す図。
【図１７】第３の実施形態によるＦＢＣメモリの一例を示す構成図。
【図１８】バーティカル・トランジスタで構成されたＦＢＣメモリの一例を示す断面図。
【図１９】バーティカル・トランジスタで構成されたＦＢＣメモリの一例を示す断面図。
【図２０】バーティカル・トランジスタで構成されたＦＢＣメモリの一例を示す断面図。
【符号の説明】
【００８３】
ＭＣ…メモリセル
Ｓ／Ａ…センスアンプ
ＷＬＤ…ワード線ドライバ
ＳＬＤ…ソース線ドライバ
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＰＬ…プレート
ＣＣ…カウンタセル
ＣＣＡ…カウンタセルアレイ
【図１】
2009205724.tif 000003
【図２】
2009205724.tif 000004
【図３】
2009205724.tif 000005
【図４】
2009205724.tif 000006
【図５】
2009205724.tif 000007
【図６】
2009205724.tif 000008
【図７】
2009205724.tif 000009
【図８】
2009205724.tif 000010
【図９】
2009205724.tif 000011
【図１０】
2009205724.tif 000012
【図１１】
2009205724.tif 000013
【図１２】
2009205724.tif 000014
【図１３】
2009205724.tif 000015
【図１４】
2009205724.tif 000016
【図１５】
2009205724.tif 000017
【図１６】
2009205724.tif 000018
【図１７】
2009205724.tif 000019
【図１８】
2009205724.tif 000020
【図１９】
2009205724.tif 000021
【図２０】
2009205724.tif 000022