(57)【要約】【課題】III族窒化物半導体の特性を最大限に引き出して低抵抗化を実現し、かつ、生産性にすぐれたパンチスルー型トランジスタを提供する。【解決手段】この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備え、パンチスルー型トランジスタを構成している。窒化物半導体積層構造部２は、ｎ+型ＧａＮドレイン層６と、ｎ-型ＧａＮドリフト層７と、ｐ型ＧａＮチャネル層４と、ｎ+型ＧａＮソース層５とを積層して形成されている。たとえば、動作電圧は４００Ｖ、ｎ-型ＧａＮドリフト層７のドナー濃度が２×１０16ｃｍ-3、ｐ型ＧａＮチャネル層４のアクセプタ濃度が３×１０17ｃｍ-3であって、ｎ-型ＧａＮドリフト層７の層厚が、１μｍとされている。【選択図】図１
2009188041.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体からなるトランジスタであって、
ｎ型III族窒化物半導体からなる第１層と、
この第１層上にあり、かつ、当該第１層とは不純物濃度が異なるｎ型III族窒化物半導体からなる第２層と、
この第２層上にあるｐ型III族窒化物半導体からなる第３層と、
この第３層上にあるｎ型III族窒化物半導体からなる第４層と、
前記第２層、第３層および第４層に跨る壁面に形成されたゲート絶縁膜と、
このゲート絶縁膜を介して前記第３層に対向配置されたゲート電極とを含み、
前記トランジスタのオフ状態において、前記第１層と前記第４層との間に印加された動作電圧により、前記第２層内に広がる空乏層が前記第１層に達するトランジスタ。
【請求項２】
前記第２層の厚さが１μｍ以下であり、当該第２層のｎ型不純物濃度が１×１０17ｃｍ-3以下である、請求項１記載のトランジスタ。
【請求項３】
前記動作電圧が３５０Ｖ以上であり、前記第２層のｎ型不純物濃度が２×１０16ｃｍ-3以下である、請求項１または２記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いたトランジスタに関する。III族窒化物半導体とは、一般式ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる半導体をいう。
【背景技術】
【０００２】
従来から、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられてきた。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
シリコン半導体でトランジスタを作製する場合、必要な耐圧を確保するために、ドリフト層の厚さを大きくする必要がある。たとえば、耐圧４００Ｖの高耐圧のトランジスタを設計するには、ドリフト層の不純物濃度を７．５×１０14ｃｍ-3程度とし、ドリフト層の厚さを２６μｍ程度とする必要がある。ところが、この場合、ドリフト層が寄与するオン抵抗はきわめて大きい。
【０００４】
一方、III族窒化物半導体を用いる場合、ドリフト層の不純物濃度を８．５×１０16ｃｍ-3程度とし、ドリフト層の厚さを１．９μｍ程度とする必要がある。この場合、一般的に用いられる、ドリフト層抵抗のみから算出されるオン抵抗は、０．２５ｍΩ・ｃｍ2程度となる。しかしながら、デバイス構造を製造する過程において、このドリフト層の結晶成長にかかる時間とコストが大きかった。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
III族窒化物半導体を用いてパンチスルー型トランジスタ（オフ時にドリフト層に広がる空乏層がドレイン側のｎ+層に接触するトランジスタ）を構成することによって、ドリフト層の厚さを抑制し、その上で、高耐圧で低オン抵抗の素子を実現できると考えられる。
しかし、III族窒化物半導体の特性を引き出すことができるドリフト層の設計については、未だ提案がされていない。
【０００６】
そこで、この発明の目的は、III族窒化物半導体の特性を最大限に引き出して低抵抗化かつ生産性にすぐれたトランジスタを提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための請求項１記載の発明は、III族窒化物半導体からなるトランジスタであって、ｎ型III族窒化物半導体からなる第１層（ドレイン層）と、この第１層上にあり、かつ、当該第１層とは不純物濃度が異なるｎ型III族窒化物半導体からなる第２層（ドリフト層とよぶ）と、この第２層上にあるｐ型III族窒化物半導体からなる第３層（チャネル層）と、この第３層上にあるｎ型III族窒化物半導体からなる第４層（ソース層）と、前記第２層、第３層および第４層に跨る壁面に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記第３層に対向配置されたゲート電極とを含み、前記トランジスタのオフ状態において、前記第１層と前記第４層との間に印加された動作電圧により、前記第２層内に広がる空乏層が前記第１層に達するトランジスタである。
【０００８】
この構成によれば、III族窒化物半導体を用いて、縦型ｎｐｎ構造を有するパンチスルー型トランジスタが構成されている。ドレイン層とゲート電極が短絡された、または、ゲート電圧が閾値電圧以下の状態（オフ状態と呼ぶ）で、ドレイン層とソース層との間にソース層側が正となる動作電圧を印加すると、チャネル層とドリフト層との界面からドリフト層内に空乏層が広がる。このとき、この空乏層が、ドレイン電極側に位置するドレイン層に達するよう設計されている。
【０００９】
トランジスタに負荷することができる耐圧は、主にドリフト層の厚さで決まっている。オフ時には、形成される空乏層内において、ドリフト層とチャネル層との間に最大電界が生じる。この電界が材料のもつ限界電界強度を超えるとブレイクダウンを起こし、破壊に至ってしまう。より大きな耐圧をもつ設計をするためには、ドリフト層の不純物濃度を下げ、ドリフト層の膜厚を必要なだけ厚くすることで、ドリフト層に広がる空乏層を広くすることで、生じる電界を小さくすることが必要である。しかし、そうすると、ドリフト層で生じる抵抗値は大きくなってしまう。
【００１０】
本発明によると、ドリフト層の不純物濃度は、必要値よりもさらに小さい値とする。一方で、ドリフト層の膜厚は、必要な耐圧が確保できるだけの厚さとすることができる。そうすることで、より薄いドリフト層の膜厚で必要な耐圧を維持できるトランジスタを提供することができる。
請求項２記載の発明は、前記第２層の厚さが１μｍ以下であり、当該第２層のｎ型不純物濃度が１×１０17ｃｍ-3以下である、請求項１記載のトランジスタである。この構成では、４００Ｖまでの耐圧を保証することを想定している。ｎ型不純物濃度が２×１０16ｃｍ-3の場合、１４００Ｖ程度の耐圧を確保できるが、空乏層は８μｍに達する。ドリフト層（第２層）をその厚さにすると、極めて抵抗が高くなる。そこで、前記ドリフト層の厚さを、１μｍ以下とすることにより、ドリフト層の電気抵抗を低く抑えることができ、かつ、デバイス構造の薄い低オン抵抗のトランジスタを実現できる。
【００１１】
さらに具体的には、請求項３に記載されているように、前記第２層（ドリフト層）のｎ型不純物濃度（ドナー濃度）を２×１０16ｃｍ-3以下とすることで、ドリフト層の膜厚が１μｍ以下で、耐圧３５０Ｖ以上のトランジスタを実現できる。
通常、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition : 有機金属気相成長法）を使用すると、ＧａＮの成長には１μｍ/時間のオーダーの時間がかかる。したがって、デバイス構造の厚さを薄くできることにより、製造にかかる時間を短縮し、コストの低減かつ材料の節約を実現することができる。
【００１２】
ｎ型不純物濃度の制御は、たとえば、Ｓｉのドーピング量を制御することで行われる。本発明では、Ｓｉドーピング濃度を一定値に固定し、ドリフト層（第２層）の膜厚（結晶成長の時間）を変えることで、異なる耐圧設計を可能とすることができる。したがって、生産性にすぐれている。
【発明を実施するための最良の形態】
【００１３】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るパンチスルー型トランジスタである窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板１と、基板１の一方主面上に形成された窒化物半導体積層構造部２とを備え、たとえば動作電圧４００Ｖ（耐圧４００Ｖ）のパンチスルー型トランジスタを構成している。
【００１４】
基板１としては、たとえば、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされるIII族窒化物半導体からなる基板（たとえば、ＧａＮ基板、ＡｌＮ基板など）、ＳｉＣ基板、およびＳｉ基板などの導電性基板を適用することが好ましい。つまり、基板１には、窒化物半導体積層構造部２と同種の基板を用いてもよいし、異種の基板を用いてもよい。また、導電性基板に限らず、サファイア等の絶縁性基板を用いることもできる。
【００１５】
窒化物半導体積層構造部２は、III族窒化物半導体からなり、ｎ型層３と、ｎ型層３上に形成されたｐ型ＧａＮチャネル層４と、ｐ型ＧａＮチャネル層４上に形成されたｎ+型ＧａＮソース層５とを備えている。
ｎ型層３は、基板１の一方表面（上面）に形成されたｎ+型ＧａＮドレイン層６と、ｎ+型ＧａＮドレイン層６上に積層形成されたｎ-型ＧａＮドリフト層７とを備えている。
【００１６】
ｎ+型ＧａＮドレイン層６は、ｎ-型ＧａＮドリフト層７よりもｎ型不純物濃度（ドナー濃度）が高く、その濃度は、１×１０18ｃｍ-3〜１×１０20ｃｍ-3（たとえば３×１０18ｃｍ-3）である。一方、ｎ-型ＧａＮドリフト層７のｎ型不純物濃度は、１×１０16ｃｍ-3〜１×１０17ｃｍ-3（たとえば１×１０17ｃｍ-3）である。基板１が導電性基板である場合、この基板１もドレイン層の一部として機能する。ｎ+型ＧａＮドレイン層６の層厚は、０．１μｍ〜０．５μｍ（たとえば、０．２μｍ）とされ、ｎ-型ＧａＮドリフト層７の層厚は、１．４５μｍ〜１．５μｍ（たとえば、１．４５μｍ）とされる。
【００１７】
ｐ型ＧａＮチャネル層４は、そのｐ型不純物濃度（アクセプタ濃度）が、１×１０18ｃｍ-3〜４×１０19ｃｍ-3（より具体的には、４×１０19ｃｍ-3）である。ｐ型ＧａＮチャネル層４の層厚は、０．８μｍ〜１．０μｍ（より具体的には、０．９μｍ）とされる。
また、ｎ+型ＧａＮソース層５は、そのｎ型不純物濃度が、１×１０18ｃｍ-3〜１×１０20ｃｍ-3（より具体的には、３×１０18ｃｍ-3）である。ｎ+型ＧａＮソース層５の層厚は、０．２μｍ〜１μｍ（より具体的には、０．５μｍ）とされる。
【００１８】
窒化物半導体積層構造部２は、図１の紙面に垂直な方向に延びる帯状に形成されており、断面が略台形となるようにｎ+型ＧａＮソース層５からｎ+型ＧａＮドレイン層６が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ+型ＧａＮドレイン層６は、窒化物半導体積層構造部２の両側から、基板１の上面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ+型ＧａＮドレイン層６の延長部で構成されている。
【００１９】
一方、窒化物半導体積層構造部２の幅方向中間付近には、ｎ+型ＧａＮソース層５からｐ型ＧａＮチャネル層４を貫通してｎ-型ＧａＮドリフト層７の途中部に至る深さのトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成されている。この実施形態では、トレンチ１０は、断面略Ｖ字形に形成されており、その傾斜した側面は、ｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５に跨がる壁面１１を形成している。この壁面１１の全域を覆い、さらに、ｎ+型ＧａＮドレイン層６、ｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５の表面を覆うように、ゲート絶縁膜１２が形成されている。
【００２０】
ｎ+型ＧａＮドレイン層６、ｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５は、基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によってエピタキシャル成長されている。
たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるｎ+型ＧａＮドレイン層６、ｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５は、やはりｃ面（０００１）を主面として積層されることになる。また、窒化物半導体積層構造部２の壁面１１の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面（ノンポーラ面）や、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面（セミポーラ面）となる。
【００２１】
ゲート絶縁膜１２は、たとえば、窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜１２は、ＳｉＮ（窒化シリコン）、ＳｉＯ2（酸化シリコン）またはこれらの組み合わせで構成することができる。ゲート絶縁膜１２上には、ゲート電極１３が形成されている。
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５に対向しており、さらに、ｎ+型ＧａＮソース層５の上面においてトレンチ１０の縁部付近にまで延びて形成されている。ゲート電極１３は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。
【００２２】
ｐ型ＧａＮチャネル層４において壁面１１付近の領域は、ゲート電極１３に対向したチャネル領域１４である。このチャネル領域１４には、ゲート電極１３に適切なバイアスが与えられることにより、ｎ型層３とｎ+型ＧａＮ層５との間を電気的に導通させる反転層（チャネル）が形成される。
ゲート絶縁膜１２には、ｎ+型ＧａＮソース層５の上面を露出させる開口１５が形成されている。開口１５から露出するｎ+型ＧａＮソース層５上には、ソース電極１６が形成されている。
【００２３】
ソース電極１６は、ｎ+型ＧａＮソース層５に対してオーミック接触しており、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて構成することができる。ソース電極１６を、Ａｌを含む金属で構成しておくことにより、ソース電極１６をｎ+型ＧａＮソース層５に対して良好にオーミック接触させることができる。ソース電極１６は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００２４】
基板１の他方表面（下面）には、ドレイン電極１７が接触形成されている。ドレイン電極１７は、基板１に対してオーミック接触しており、たとえば、ソース電極１６と同種の金属、すなわち、Ｔｉ／Ａｌ合金などの金属を用いて構成することができる。ドレイン電極１７は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００２５】
基板１として、サファイア等の絶縁性基板を用いる場合には、たとえば、引き出し部９において絶縁膜１２に開口が形成される。そしてこの開口を介してｎ+ＧａＮドレイン層６にオーミック接触するようにドレイン電極が形成されることになる。
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１６とドレイン電極１７との間には、ドレイン電極１７側が正となる動作電圧（たとえば２００Ｖ）が与えられる。これにより、ｎ-型ＧａＮドリフト層７とｐ型ＧａＮチャネル層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、この界面からｎ+型ＧａＮドレイン層６に向けて空乏層２０が広がる。これにより、ｎ+型ＧａＮソース層５とｎ+型ＧａＮドレイン層６との間、すなわち、ソース電極１６とドレイン電極１７との間（ソース−ドレイン間）は、遮断状態となる。この状態から、ゲート電極１３に対して、ソース電極１６を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル領域１４におけるゲート絶縁膜１２との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層３とｎ+型ＧａＮソース層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１３に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１３にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ型のトランジスタ動作が実現される。
【００２６】
図２は、ｐ型ＧａＮチャネル層４のアクセプタ濃度とｎ-型ＧａＮドリフト層７に広がる空乏層２０の幅との関係を調べた結果を示す図である。ただし、ｎ-型ＧａＮドリフト層７のｎ型不純物（ドナー）濃度を１×１０17ｃｍ-3とし、ソース−ドレイン間に動作電圧として２００Ｖを印加した。「空乏層２０の幅」とは、ｐ型ＧａＮチャネル層４とｎ-型ＧａＮドリフト層７とのｐｎ接合界面からドレイン層６側への空乏層２０の広がり幅である。
【００２７】
この図２から理解されるように、ｐ型ＧａＮチャネル層４のアクセプタ濃度を高くするに従って空乏層２０の幅が大きくなるが、この空乏層２０の幅は或る程度以上のアクセプタ濃度では飽和してしまうことがわかる。すなわち、ｐ型ＧａＮチャネル層４のアクセプタ濃度によらずに、空乏層２０の幅には或る上限値が存在している。これより、ｎ-型ドリフト層７のｎ型不純物濃度が１×１０17ｃｍ-3の場合はその膜厚について、空乏層が広がりきらない領域を作らない条件として１．５μｍ以下という値が提示され、４００Ｖの耐圧を保証する膜厚としては１μｍという値が提示される。このようにトランジスタのオフ時にｎ-型ＧａＮドリフト層７が完全に空乏化し、空乏層がｎ+型ＧａＮドレイン層６に接触しているパンチスルー型のトランジスタを作製することで、必要な耐圧を持たせつつ、より低オン抵抗なトランジスタを実現することができる。
【００２８】
図３Ａ〜図３Ｈは、図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子の製造に際しては、基板１が用意され、この基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により窒化物半導体積層構造部２の各層が結晶成長させられる。
【００２９】
より具体的には、まず、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図３Ａに示すように、ｎ+型ＧａＮドレイン層６およびｎ-型ＧａＮドリフト層７が形成される。こうして、ｎ+型ＧａＮドレイン層６およびｎ-型ＧａＮドリフト層７からなるｎ型層３が形成される。成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。ｎ+型ＧａＮドレイン層６の成長時には、シリコン原料ガス（シラン）の流量が比較的多くされ、ｎ-型ＧａＮドリフト層７の成長時にはシリコン原料ガスの流量が比較的少なくされる。
【００３０】
ｎ-型ＧａＮドリフト層７の形成に続いて、ｎ-型ＧａＮドリフト層７の上に、たとえば、成長温度：９５０℃〜１０５０℃、成長時間:３０分間〜５０分間の成長条件でＧａＮを成長させることにより、図３Ｂに示すように、ｐ型ＧａＮチャネル層４が形成される。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、ＭｇやＺｎを用いることができる。
【００３１】
ｐ型ＧａＮチャネル層４の形成後は、たとえば、成長温度：１０００℃〜１１００℃、成長時間:５分間〜１５分間の成長条件でＧａＮを成長させることにより、図３Ｃに示すように、ｎ+型ＧａＮソース層５が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、基板１の一方側に、ｎ+型ＧａＮドレイン層６、ｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５からなる窒化物半導体積層構造部２が形成される。
【００３２】
こうして窒化物半導体積層構造部２が形成された後には、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ+型ＧａＮ層ソース５からｎ-型ＧａＮドレイン層６の層厚中間部に至る断面略逆台形のストライプ状トレンチ１８がエッチングによって形成される。これにより、図３Ｄに示すように、複数本（図３Ｄ等には３本が表れている。）の窒化物半導体積層構造部２がストライプ状（図３Ｄ等の紙面に垂直な方向に延びるストライプ状）に整形されるとともに、ｎ-型ＧａＮドレイン層６の延長部からなる引き出し部９が同時に形成される。トレンチ１８の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
【００３３】
そして、各窒化物半導体積層構造部２の幅方向中間部付近に、断面略Ｖ字形のトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成される。トレンチ１０の形成は、トレンチ１８と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ１０の壁面１１を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などによるウェットエッチングによって、ダメージを受けた壁面１１を改善することが好ましい。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることができる。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面１１を均すことができる。壁面１１のダメージを低減しておくことにより、チャネル領域１４（図１参照）の結晶状態を良好に保つことができ、また、壁面１１とゲート絶縁膜１２との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００３４】
次に、図３Ｅに示すように、略Ｖ字形のトレンチ１０の壁面１１を覆うとともに、ｎ+型ＧａＮドレイン層６、ｎ-型ＧａＮドリフト層７、ｐ型ＧａＮチャネル層４およびｎ+型ＧａＮソース層５の表面を覆うゲート絶縁膜１２が形成される。ゲート絶縁膜１２の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
【００３５】
その後、公知のフォトリソグラフィ技術により、開口１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜１２がストライプ状にドライエッチングされる。これにより、図３Ｆに示すように、開口１５が形成されて、ｎ+型ＧａＮ層５が部分的に露出する。
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図３Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ+型ＧａＮ層５との接触がオーミック接触となる。
【００３６】
その後は、ソース電極１６の場合と同様の方法により、図３Ｇに示すように、ゲート絶縁膜１２を挟んで壁面１１およびｎ+型ＧａＮソース層５の上面においてトレンチ１０の縁部に対向するゲート電極１３が形成される。
そして、ソース電極１６の場合と同様の方法により、図３Ｈに示すように、基板１の他方表面（下面）にドレイン電極１７が形成される。こうして、図１に示す窒化物半導体素子を得ることができる。
【００３７】
ストライプ状に形成される複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１３およびソース電極１６は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１７は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、III族窒化物半導体としてＧａＮを用いた例を示したが、ＡｌＧａＮ等の他のIII族窒化物半導体を用いて同様なパンチスルー型トランジスタを構成してもよい。この場合に、単一種類のIII族窒化物半導体を用いる必要はなく、たとえば、ＧａＮ層とＡｌＧａＮ層とを組み合わせて窒化物半導体積層構造部２を形成してもよい。また、前述の実施形態では、動作電圧が２００Ｖ（耐圧２００Ｖ）のトランジスタを例にとったが、動作電圧値は別の値であってもよい。さらに、ｎ-型ＧａＮドリフト層７の不純物濃度は１×１０17ｃｍ-3よりも高い値であってもよく、この場合には、空乏層２０の広がり上限幅は図２の例よりも小さくなる。したがって、それに応じて、ｎ-型ＧａＮドリフト層７の層厚を小さく定めることができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００３８】
実施例１
図１の構造において、各層の不純物濃度および層厚を次のとおりとした。
ＧａＮソース層５：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮチャネル層４：ｐ型不純物濃度＝３×１０17ｃｍ-3、層厚＝０．６μｍ
ＧａＮドリフト層７：ｎ型不純物濃度＝２×１０16ｃｍ-3、層厚＝０．９６μｍ
ＧａＮドレイン層６：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮ基板１：ｎ型不純物濃度＝２×１０18ｃｍ-3
この構造では、トランジスタオフ状態でソース電極１６とドレイン電極１７との間に３９６Ｖの電圧を印加すると、ドレイン・ソース間の降伏が起こり、その時点でドリフト層７とチャネル層４との界面からドリフト層７側に広がる空乏層の幅は０．９６μｍとなり、この空乏層はドレイン層６に達している。また、ドレイン層６には、幅０．０７２μｍの空乏層が生じる。このとき、ドリフト層７とチャネル層４との界面からチャネル層４側に広がる空乏層の幅は０．５５μｍとなる。
【００３９】
実施例２
図１の構造において、各層の不純物濃度および層厚を次のとおりとした。
ＧａＮソース層５：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮチャネル層４：ｐ型不純物濃度＝３×１０17ｃｍ-3、層厚＝０．６μｍ
ＧａＮドリフト層７：ｎ型不純物濃度＝８．７×１０16ｃｍ-3、層厚＝１．９μｍ
ＧａＮドレイン層６：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮ基板１：ｎ型不純物濃度＝２×１０18ｃｍ-3
この構造では、トランジスタオフ状態でソース電極１６とドレイン電極１７との間に４０２Ｖの電圧を印加すると、ドレイン・ソース間の降伏が起こり、その時点でドリフト層７とチャネル層４との界面からドリフト層７側に広がる空乏層の幅は１．９μｍとなり、この空乏層はドレイン層６に達している。このとき、ドリフト層７とチャネル層４との界面からチャネル層４側に広がる空乏層の幅は０．５５μｍとなる。
【００４０】
実施例１，２を対比すると、ドリフト層７の不純物濃度を低く設定した実施例１では、ドリフト層２の層厚を１μｍ以下の０．９６μｍ（ほぼ１μｍ。実施例２の約１／２）としながら、充分な耐圧が確保されている。すなわち、実施例１では、充分な耐圧を確保しながら、ドリフト層２の層厚が薄くなっており、これにより、低オン抵抗化が達成されている。むろん、III族窒化物半導体積層構造全体の層厚が薄くなるため、ＧａＮ成長時間を短縮でき、生産性を向上できる効果も得られる。
【００４１】
実施例３
図１の構造において、各層の不純物濃度および層厚を次のとおりとした。
ＧａＮソース層５：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮチャネル層４：ｐ型不純物濃度＝３×１０17ｃｍ-3、層厚＝０．６μｍ
ＧａＮドリフト層７：ｎ型不純物濃度＝２×１０16ｃｍ-3、層厚＝０．３μｍ
ＧａＮドレイン層６：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮ基板１：ｎ型不純物濃度＝２×１０18ｃｍ-3
この構造では、トランジスタオフ状態でソース電極１６とドレイン電極１７との間に２００Ｖの電圧を印加すると、ドレイン・ソース間の降伏が起こり、その時点でドリフト層７とチャネル層４との界面からドリフト層７側に広がる空乏層の幅は０．３μｍとなり、この空乏層はドレイン層６に達している。また、ドレイン層６には、幅０．０７９μｍの空乏層が生じる。このとき、ドリフト層７とチャネル層４との界面からチャネル層４側に広がる空乏層の幅は０．５５μｍとなる。
【００４２】
実施例４
図１の構造において、各層の不純物濃度および層厚を次のとおりとした。
ＧａＮソース層５：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮチャネル層４：ｐ型不純物濃度＝３×１０17ｃｍ-3、層厚＝０．６μｍ
ＧａＮドリフト層７：ｎ型不純物濃度＝２．４×１０17ｃｍ-3、層厚＝０．６８μｍ
ＧａＮドレイン層６：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
ＧａＮ基板１：ｎ型不純物濃度＝２×１０18ｃｍ-3
この構造では、トランジスタオフ状態でソース電極１６とドレイン電極１７との間に２０３Ｖの電圧を印加すると、ドレイン・ソース間の降伏が起こり、その時点でドリフト層７とチャネル層４との界面からドリフト層７側に広がる空乏層の幅は０．６８μｍとなり、この空乏層はドレイン層６に達している。このとき、ドリフト層７とチャネル層４との界面からチャネル層４側に広がる空乏層の幅は０．５５μｍとなる。
【００４３】
実施例３，４を対比すると、ドリフト層７の不純物濃度を１×１０17ｃｍ-3未満に低く設定した実施例３では、ドリフト層２の層厚を０．５μｍ未満（実施例４の１／２以下）としながら、充分な耐圧が確保されている。すなわち、実施例３では、充分な耐圧を確保しながら、ドリフト層２の層厚が薄くなっており、これにより、低オン抵抗化が達成されている。むろん、III族窒化物半導体積層構造全体の層厚が薄くなるため、ＧａＮ成長時間を短縮でき、生産性を向上できる効果も得られる。
【００４４】
比較例
図１と同様の構造をシリコンを用いて構成し、各層の不純物濃度および層厚を次のとおりとした。
Ｓｉソース層：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
Ｓｉチャネル層：ｐ型不純物濃度＝３×１０17ｃｍ-3、層厚＝０．６μｍ
Ｓｉドリフト層：ｎ型不純物濃度＝１．１×１０15ｃｍ-3、層厚＝１３．５６μｍ
Ｓｉドレイン層：ｎ型不純物濃度＝２×１０18ｃｍ-3、層厚＝０．５μｍ
Ｓｉ基板：ｎ型不純物濃度＝２×１０18ｃｍ-3
この構造では、トランジスタオフ状態でソース−ドレイン間に２０４Ｖの電圧を印加すると、ドレイン・ソース間の降伏が起こり、その時点でドリフト層とチャネル層との界面からドリフト層側に広がる空乏層の幅は１３．５６μｍとなり、この空乏層はドレイン層に達している。このとき、ドリフト層とチャネル層との界面からチャネル層側に広がる空乏層の幅は０．０５μｍとなる。
【００４５】
Ｓｉの場合は、絶縁破壊電界が０．３ＭＶ／ｃｍであり、ＧａＮの１／１０ほどである。そのため、局所的にかかる電界は充分低くなくてはならない。そのため、ドリフト層の不純物濃度は、１０15ｃｍ-3のオーダーか、それ以下に抑えなければならず、膜厚も１０μｍを超える。したがって、オン抵抗が高くなる問題を避けられない。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るパンチスルー型トランジスタを形成する窒化物半導体素子の構造を説明するための模式的な断面図である。
【図２】チャネル層のアクセプタ濃度とドリフト層に広がる空乏層の幅との関係を調べた結果を示す図である。
【図３Ａ】図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【符号の説明】
【００４７】
１    基板
２    窒化物半導体積層構造部
３    ｎ型層
４    ｐ型ＧａＮチャネル層（第３層）
５    ｎ+型ＧａＮソース層（第４層）
６    ｎ+型ＧａＮドレイン層（第１層）
７    ｎ-型ＧａＮドリフト層（第２層）
９    引き出し部
１０  トレンチ
１１  壁面
１２  ゲート絶縁膜
１３  ゲート電極
１４  チャネル領域
１５  開口
１６  ソース電極
１７  ドレイン電極
１８  トレンチ
２０  空乏層
【図１】
2009188041.tif 000003
【図２】
2009188041.tif 000004
【図３Ａ】
2009188041.tif 000005
【図３Ｂ】
2009188041.tif 000006
【図３Ｃ】
2009188041.tif 000007
【図３Ｄ】
2009188041.tif 000008
【図３Ｅ】
2009188041.tif 000009
【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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