(57)【要約】【課題】新規な構成にてハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてｎチャネルＭＯＳＦＥＴを使用することができる半導体装置を提供する。【解決手段】ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０による直列回路が高電圧端子５０とグランド端子５１の間に接続され、抵抗５５とｎチャネルＭＯＳＦＥＴ３０による直列回路の間がｎチャネルＭＯＳＦＥＴ２０のゲートに接続されている。ｎチャネルＭＯＳＦＥＴ３０はゲートが駆動用ＩＣ５６の出力端子５６ａに接続され、ｎチャネルＭＯＳＦＥＴ４０はｎチャネルＭＯＳＦＥＴ１０のゲートとグランド端子５１の間に接続され、ゲートが抵抗５５とｎチャネルＭＯＳＦＥＴ１０の間に接続されている。抵抗５７がｎチャネルＭＯＳＦＥＴ１０のゲートと駆動用ＩＣ５６の出力端子５６ａとの間に接続されている。【選択図】図１
2009290716.tif 000002
【特許請求の範囲】
【請求項１】
高電圧端子と低電圧端子の間において、ハイサイドスイッチ用の第１のｎチャネルＭＯＳＦＥＴとローサイドスイッチ用の第２のｎチャネルＭＯＳＦＥＴにより構成され、第１のｎチャネルＭＯＳＦＥＴと第２のｎチャネルＭＯＳＦＥＴの間が出力端子と接続された第１の直列回路と、
高電圧端子と低電圧端子の間において、高電圧端子側に配置される第１の抵抗と低電圧端子側に配置される第３のトランジスタにより構成され、第１の抵抗と第３のトランジスタの間が前記第２のｎチャネルＭＯＳＦＥＴのゲートに接続されるとともに第３のトランジスタの制御端子が駆動回路の出力端子に接続された第２の直列回路と、
前記第１のｎチャネルＭＯＳＦＥＴのゲートと低電圧端子の間に接続され、ゲートが前記第１の抵抗と前記第３のトランジスタの間に接続された第４のトランジスタと、
前記第１のｎチャネルＭＯＳＦＥＴのゲートと前記駆動回路の出力端子との間に接続された第２の抵抗と、
を備え、
前記駆動回路により前記第３のトランジスタをターンオンさせ、当該第３のトランジスタのターンオンに伴い前記第２のｎチャネルＭＯＳＦＥＴをターンオフさせるとともに前記第４のトランジスタをターンオフさせ、当該第４のトランジスタのターンオフに伴い前記第１のｎチャネルＭＯＳＦＥＴをターンオンさせ、他方、前記駆動回路により前記第１のｎチャネルＭＯＳＦＥＴをターンオフさせるとともに前記第３のトランジスタをターンオフさせ、当該第３のトランジスタのターンオフに伴い前記第４のトランジスタおよび前記第２のｎチャネルＭＯＳＦＥＴをターンオンさせるようにした
ことを特徴とする半導体装置。
【請求項２】
前記第１のｎチャネルＭＯＳＦＥＴのゲートと前記駆動回路の出力端子との間において、アノードが第１のｎチャネルＭＯＳＦＥＴのゲート側となると共にカソードが駆動回路の出力端子側となるように接続されたダイオードを、更に備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３のトランジスタおよび第４のトランジスタは共にｎチャネルＭＯＳＦＥＴであることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
ハイサイドスイッチとローサイドスイッチを備えた半導体装置において貫通電流を防止する技術が各種知られている（例えば特許文献１，２等）。ハイサイドスイッチとローサイドスイッチを備えた半導体装置の一例を図３に示す。
【０００３】
図３において抵抗１４３とｐチャネルＭＯＳＦＥＴ１００とｎチャネルＭＯＳＦＥＴ１１０と抵抗１４４の直列回路が高電圧端子１４１とグランド端子１４２との間に接続され、両ＭＯＳＦＥＴ１００，１１０間が出力端子１４５と接続されている。また、ｐチャネルＭＯＳＦＥＴ１２０と抵抗１４６とｎチャネルＭＯＳＦＥＴ１３０の直列回路が高電圧端子１４１とグランド端子１４２との間に接続されている。さらに、ｐチャネルＭＯＳＦＥＴ１２０と抵抗１４６との間がｐチャネルＭＯＳＦＥＴ１００のゲートと接続され、ｎチャネルＭＯＳＦＥＴ１３０と抵抗１４６との間がｎチャネルＭＯＳＦＥＴ１１０のゲートと接続されている。ｐチャネルＭＯＳＦＥＴ１２０のゲートおよびｎチャネルＭＯＳＦＥＴ１３０のゲートが駆動用ＩＣ１４７と接続されている。
【０００４】
駆動用ＩＣ１４７はＭＯＳＦＥＴ１２０，１３０のゲートに対しハイあるいはローレベルとすることによりＭＯＳＦＥＴ１２０，１３０のうちの一方をオン、他方をオフにしてＭＯＳＦＥＴ１００，１１０のうちの一方をオン、他方をオフにして出力端子１４５を高電位あるいはグランド電位にする。
【特許文献１】特開平４−３６２８１１号公報
【特許文献２】特開平７−１３１３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、スイッチング時にｐチャネルＭＯＳＦＥＴ１００とｎチャネルＭＯＳＦＥＴ１１０が同時にオンして貫通電流が流れる時間が発生してしまう。これを図４のタイムチャートを用いて説明する。
【０００６】
図４において駆動用ＩＣ１４７の出力をｔ１０のタイミングでローレベルからハイレベルに立ち上げると、ｔ１１のタイミングでｎチャネルＭＯＳＦＥＴ１３０がオンするとともにｔ１２のタイミングでｐチャネルＭＯＳＦＥＴ１２０がオフする。さらに、ｔ１３のタイミングでｐチャネルＭＯＳＦＥＴ１００がオンするとともにｔ１４のタイミングでｎチャネルＭＯＳＦＥＴ１１０がオフする。その結果、ｔ１５のタイミングで出力端子１４５がハイ（高電位）になる。一方、駆動用ＩＣ１４７の出力をｔ１６のタイミングでハイレベルからローレベルに立ち下げると、ｔ１７のタイミングでｐチャネルＭＯＳＦＥＴ１２０がオンするとともにｔ１８のタイミングでｎチャネルＭＯＳＦＥＴ１３０がオフする。さらに、ｔ１９のタイミングでｎチャネルＭＯＳＦＥＴ１１０がオンするとともにｔ２０のタイミングでｐチャネルＭＯＳＦＥＴ１００がオフする。その結果、ｔ２１のタイミングで出力端子１４５がグランド電位になる。
【０００７】
ここで、ｔ１３〜ｔ１４の期間、および、ｔ１９〜ｔ２０の期間においてｐチャネルＭＯＳＦＥＴ１００とｎチャネルＭＯＳＦＥＴ１１０が同時にオンしてしまう。
本発明は、このような背景の下になされたものであり、その目的は、新規な構成にてハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてｎチャネルＭＯＳＦＥＴを使用することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明では、高電圧端子と低電圧端子の間において、ハイサイドスイッチ用の第１のｎチャネルＭＯＳＦＥＴとローサイドスイッチ用の第２のｎチャネルＭＯＳＦＥＴにより構成され、第１のｎチャネルＭＯＳＦＥＴと第２のｎチャネルＭＯＳＦＥＴの間が出力端子と接続された第１の直列回路と、高電圧端子と低電圧端子の間において、高電圧端子側に配置される第１の抵抗と低電圧端子側に配置される第３のトランジスタにより構成され、第１の抵抗と第３のトランジスタの間が前記第２のｎチャネルＭＯＳＦＥＴのゲートに接続されるとともに第３のトランジスタの制御端子が駆動回路の出力端子に接続された第２の直列回路と、前記第１のｎチャネルＭＯＳＦＥＴのゲートと低電圧端子の間に接続され、ゲートが前記第１の抵抗と前記第３のトランジスタの間に接続された第４のトランジスタと、前記第１のｎチャネルＭＯＳＦＥＴのゲートと前記駆動回路の出力端子との間に接続された第２の抵抗と、を備え、前記駆動回路により前記第３のトランジスタをターンオンさせ、当該第３のトランジスタのターンオンに伴い前記第２のｎチャネルＭＯＳＦＥＴをターンオフさせるとともに前記第４のトランジスタをターンオフさせ、当該第４のトランジスタのターンオフに伴い前記第１のｎチャネルＭＯＳＦＥＴをターンオンさせ、他方、前記駆動回路により前記第１のｎチャネルＭＯＳＦＥＴをターンオフさせるとともに前記第３のトランジスタをターンオフさせ、当該第３のトランジスタのターンオフに伴い前記第４のトランジスタおよび前記第２のｎチャネルＭＯＳＦＥＴをターンオンさせるようにしたことを要旨とする。
【０００９】
これにより、駆動回路により第３のトランジスタをターンオンさせ、第３のトランジスタのターンオンに伴い第２のｎチャネルＭＯＳＦＥＴをターンオフさせるとともに第４のトランジスタをターンオフさせ、第４のトランジスタのターンオフに伴い第１のｎチャネルＭＯＳＦＥＴをターンオンさせ、他方、駆動回路により第１のｎチャネルＭＯＳＦＥＴをターンオフさせるとともに第３のトランジスタをターンオフさせ、第３のトランジスタのターンオフに伴い第４のトランジスタおよび第２のｎチャネルＭＯＳＦＥＴをターンオンさせる。
【００１０】
その結果、第１の直列回路におけるハイサイドスイッチ用の第１のｎチャネルＭＯＳＦＥＴとローサイドスイッチ用の第２のｎチャネルＭＯＳＦＥＴを交互にオンさせる際において、両方のＭＯＳＦＥＴが同時にオンすることがない。
【００１１】
よって、ハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてｎチャネルＭＯＳＦＥＴを使用することができる。
【００１２】
請求項２に記載の発明では、請求項１に記載の半導体装置において前記第１のｎチャネルＭＯＳＦＥＴのゲートと前記駆動回路の出力端子との間において、アノードが第１のｎチャネルＭＯＳＦＥＴのゲート側となると共にカソードが駆動回路の出力端子側となるように接続されたダイオードを、更に備えた。
【００１３】
これにより、第１のｎチャネルＭＯＳＦＥＴにおけるゲート・ソース間の電荷をより速く抜くことができる。
請求項３に記載のように、請求項１または２に記載の半導体装置において前記第３のトランジスタおよび第４のトランジスタは共にｎチャネルＭＯＳＦＥＴである。
【００１４】
これにより、４つのトランジスタを全てｎチャネルＭＯＳＦＥＴにすることにより、部品（トランジスタ）の種類が少なくてすむ。
【発明の効果】
【００１５】
本発明によれば、ハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてｎチャネルＭＯＳＦＥＴを使用することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１には、本実施形態における半導体装置の回路構成を示す。本実施形態ではゲートドライブ回路に適用している。即ち、出力端子５４にパワーＭＯＳＦＥＴあるいはＩＧＢＴのゲートが接続され、このパワーＭＯＳＦＥＴあるいはＩＧＢＴはインバータの上アームや下アームを構成している。ハイサイドスイッチ用のｎチャネルＭＯＳＦＥＴ１０とローサイドスイッチ用のｎチャネルＭＯＳＦＥＴ２０が交互にオンする。これによって、抵抗５２により調整された電流が出力端子５４から、インバータのアームを構成するパワーＭＯＳＦＥＴあるいはＩＧＢＴのゲートに供給され、また、インバータのアームを構成するパワーＭＯＳＦＥＴあるいはＩＧＢＴのゲートから、出力端子５４を通して抵抗５３により調整された電流がグランド端子５１に流れる。
【００１７】
図１において、高電圧端子５０と、低電圧端子としてのグランド端子５１の間において、ハイサイドスイッチ用のｎチャネルＭＯＳＦＥＴ１０と抵抗５２とローサイドスイッチ用のｎチャネルＭＯＳＦＥＴ２０と抵抗５３からなる第１の直列回路が設けられている。抵抗５２とｎチャネルＭＯＳＦＥＴ２０の間、即ち、ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０の間が出力端子５４と接続されている。高電圧端子５０は本実施形態では１５ボルトである。
【００１８】
高電圧端子５０とグランド端子５１の間において、高電圧端子５０側に配置される抵抗５５とグランド端子５１側に配置されるｎチャネルＭＯＳＦＥＴ３０により構成された第２の直列回路が設けられている。抵抗５５とｎチャネルＭＯＳＦＥＴ３０の間がｎチャネルＭＯＳＦＥＴ２０のゲートに接続されている。また、ｎチャネルＭＯＳＦＥＴ３０のゲート（制御端子）が、駆動回路としての駆動用ＩＣ５６の出力端子５６ａに接続されている。さらに、ｎチャネルＭＯＳＦＥＴ３０のゲートとグランド端子５１との間はプルダウン抵抗５９を介して接続されている。
【００１９】
ｎチャネルＭＯＳＦＥＴ４０が、ｎチャネルＭＯＳＦＥＴ１０のゲートとグランド端子５１の間に接続されている。ｎチャネルＭＯＳＦＥＴ４０のゲートが抵抗５５とｎチャネルＭＯＳＦＥＴ３０の間に接続されている。
【００２０】
ｎチャネルＭＯＳＦＥＴ１０のゲートと、駆動用ＩＣ５６の出力端子５６ａとが抵抗５７を介して接続されている。また、ｎチャネルＭＯＳＦＥＴ１０のゲートと、駆動用ＩＣ５６の出力端子５６ａとがダイオード５８を介して接続されている。ダイオード５８は、アノードがｎチャネルＭＯＳＦＥＴ１０のゲート側となると共にカソードが駆動用ＩＣ５６の出力端子５６ａ側となるように接続されている。駆動用ＩＣ５６は、高電圧端子５０およびグランド端子５１と接続されている。
【００２１】
本実施形態においては、ｎチャネルＭＯＳＦＥＴ１０により第１のｎチャネルＭＯＳＦＥＴが、ｎチャネルＭＯＳＦＥＴ２０により第２のｎチャネルＭＯＳＦＥＴが、ｎチャネルＭＯＳＦＥＴ３０により第３のトランジスタが、ｎチャネルＭＯＳＦＥＴ４０により第４のトランジスタが、それぞれ構成されている。また、抵抗５５により第１の抵抗が、抵抗５７により第２の抵抗が、それぞれ構成されている。
【００２２】
次に、このように構成した半導体装置の作用を、図２のタイムチャートを用いて説明する。
図２のｔ１以前においては駆動用ＩＣ５６の出力端子５６ａがローレベルである。このとき、ｎチャネルＭＯＳＦＥＴ３０がオフ、ｎチャネルＭＯＳＦＥＴ４０がオン、ｎチャネルＭＯＳＦＥＴ１０がオフ、ｎチャネルＭＯＳＦＥＴ２０がオンとなり、出力端子５４はローレベル、即ち、グランド電位となっている。
【００２３】
この状態から、図２のｔ１のタイミングで駆動用ＩＣ５６の出力端子５６ａがそれまでのローレベルからハイレベルに切り替わると、次のように動作する。
まず、ｔ２のタイミングでｎチャネルＭＯＳＦＥＴ３０がオンし、これに伴ってｔ３のタイミングでｎチャネルＭＯＳＦＥＴ２０およびｎチャネルＭＯＳＦＥＴ４０がオフする。その後、駆動用ＩＣ５６の出力がｔ１のタイミングでハイレベルになった後において抵抗５７により遅れたｔ４のタイミングでｎチャネルＭＯＳＦＥＴ１０のゲート・ソース間が充電されてオンする。このとき、抵抗５７はｔ３からｔ４にかけてのｎチャネルＭＯＳＦＥＴ１０のターンオン時間を決めると共に、ｔ２からｔ３の間にｎチャネルＭＯＳＦＥＴ４０に流れる電流を制限する役割をもつ。
【００２４】
その結果、ｔ５のタイミングで出力端子５４はハイレベル、即ち、高電圧電位に切り替わる。
このようにして、駆動用ＩＣ５６によりｎチャネルＭＯＳＦＥＴ３０をターンオンさせ、ｎチャネルＭＯＳＦＥＴ３０のターンオンに伴いｎチャネルＭＯＳＦＥＴ２０をターンオフさせるとともにｎチャネルＭＯＳＦＥＴ４０をターンオフさせ、ｎチャネルＭＯＳＦＥＴ４０のターンオフに伴いｎチャネルＭＯＳＦＥＴ１０をターンオンさせる。
【００２５】
このような順序で動作し、ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０は同時にオンすることはなく、貫通電流は流れない。具体的には、図２においてｎチャネルＭＯＳＦＥＴ２０がｔ３のタイミングでオフし、時間τが経過した後のｔ４のタイミングでｎチャネルＭＯＳＦＥＴ１０がオンして貫通電流が流れることはない。
【００２６】
図２のｔ５以後においては駆動用ＩＣ５６の出力端子５６ａがハイレベルである。このとき、ｎチャネルＭＯＳＦＥＴ３０がオン、ｎチャネルＭＯＳＦＥＴ４０がオフ、ｎチャネルＭＯＳＦＥＴ１０がオン、ｎチャネルＭＯＳＦＥＴ２０がオフとなり、出力端子５４はハイレベル（高電圧電位）となっている。
【００２７】
この状態から、図２のｔ６のタイミングで駆動用ＩＣ５６の出力端子５６ａがそれまでのハイレベルからローレベルに切り替わると、次のように動作する。
まず、ｔ７のタイミングでｎチャネルＭＯＳＦＥＴ１０およびｎチャネルＭＯＳＦＥＴ３０がオフし、これに伴ってｔ８のタイミングでｎチャネルＭＯＳＦＥＴ４０およびｎチャネルＭＯＳＦＥＴ２０がオンする。その結果、ｔ９のタイミングで出力端子５４はローレベル、即ち、グランド電位に切り替わる。
【００２８】
ここで、ｎチャネルＭＯＳＦＥＴ１０はゲートがダイオード５８を介して駆動用ＩＣ５６の出力端子５６ａに接続されているので、ｎチャネルＭＯＳＦＥＴ１０のターンオフの際にｎチャネルＭＯＳＦＥＴ１０のゲート・ソース間の電荷がダイオード５８→駆動用ＩＣ５６→グランド端子５１へと抜かれる。
【００２９】
このようにして、駆動用ＩＣ５６によりｎチャネルＭＯＳＦＥＴ１０をターンオフさせるとともにｎチャネルＭＯＳＦＥＴ３０をターンオフさせ、ｎチャネルＭＯＳＦＥＴ３０のターンオフに伴いｎチャネルＭＯＳＦＥＴ４０およびｎチャネルＭＯＳＦＥＴ２０をターンオンさせる。
【００３０】
このような順序で動作し、ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０は同時にオンすることはなく、貫通電流は流れない。具体的には、図２においてｎチャネルＭＯＳＦＥＴ１０がｔ７のタイミングでオフし、時間τが経過した後のｔ８のタイミングでｎチャネルＭＯＳＦＥＴ２０がオンして貫通電流が流れることはない。
【００３１】
また、ダイオード５８により、ｎチャネルＭＯＳＦＥＴ１０におけるゲート・ソース間の電荷をより速く抜くことができる。
上記実施形態によれば、以下のような効果を得ることができる。
【００３２】
（１）ハイサイドスイッチとしてｎチャネルＭＯＳＦＥＴ１０を用いるとともにローサイドスイッチとしてｎチャネルＭＯＳＦＥＴ２０を用いた。また、抵抗５５とｎチャネルＭＯＳＦＥＴ３０との直列回路における抵抗５５とｎチャネルＭＯＳＦＥＴ３０の間をｎチャネルＭＯＳＦＥＴ２０のゲートに接続するとともにｎチャネルＭＯＳＦＥＴ３０のゲートを駆動用ＩＣ５６の出力端子５６ａに接続した。さらに、ｎチャネルＭＯＳＦＥＴ１０のゲートとグランド端子５１の間に接続したｎチャネルＭＯＳＦＥＴ４０のゲートを抵抗５５とｎチャネルＭＯＳＦＥＴ３０の間に接続した。また、ｎチャネルＭＯＳＦＥＴ１０のゲートと駆動用ＩＣ５６の出力端子５６ａとを抵抗５７を介して接続した。よって、ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０を交互にオンさせる際において、ハイサイドスイッチ（１０）とローサイドスイッチ（２０）が同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてｎチャネルＭＯＳＦＥＴを使用することができる。ｎチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴに比べて種類が多く、使い勝手がよい。
【００３３】
（２）ｎチャネルＭＯＳＦＥＴ１０のゲートと駆動用ＩＣ５６の出力端子５６ａとの間において、アノードがｎチャネルＭＯＳＦＥＴ１０のゲート側となると共にカソードが駆動用ＩＣ５６の出力端子５６ａ側となるように接続されたダイオード５８を、更に備えた。これにより、ｎチャネルＭＯＳＦＥＴ１０におけるゲート・ソース間の電荷をより速く抜くことができる。
【００３４】
（３）トランジスタ３０およびトランジスタ４０は共にｎチャネルＭＯＳＦＥＴである。これにより、４つのトランジスタ１０，２０，３０，４０を全てｎチャネルＭＯＳＦＥＴにすることにより、部品（トランジスタ）の種類が少なくてすむ。
【００３５】
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・トランジスタ３０およびトランジスタ４０は共にｎチャネルＭＯＳＦＥＴであったが、ｎｐｎトランジスタを用いてもよい。
【００３６】
・ｎチャネルＭＯＳＦＥＴ３０のゲートとグランド端子５１との間を抵抗５９を介して接続したが、これを行わないようにしてもよい。
・ｎチャネルＭＯＳＦＥＴ１０のゲートと駆動用ＩＣ５６の出力端子５６ａ間をダイオード５８を介して接続したが、これを行わないようにしてもよい。この場合、抵抗５７を介してｎチャネルＭＯＳＦＥＴ１０のゲート・ソース間の電荷を駆動用ＩＣ５６を通してグランド端子５１に抜くことになる。
【００３７】
・グランド端子５１を用いたが高電圧端子５０との間に所定の電位差が生じるならばグランド端子以外の低電圧端子を用いてもよい。
・本実施形態ではゲートドライブ回路（出力端子５４にパワーＭＯＳＦＥＴあるいはＩＧＢＴのゲートが接続されている場合）に適用したが、これに限ることなく、他の装置、例えば、直流モータの駆動装置に適用してもよい。つまり、出力端子５４にモータコイルが接続され、負荷であるモータコイルに電流を流す装置に適用してもよい。
【００３８】
・図１の抵抗５２，５３はゲートドライブ回路における電流調整用の抵抗であり、この抵抗５２，５３は無くてもよい。要は、第１の直列回路は、ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０を用いて構成されていればよい。
【図面の簡単な説明】
【００３９】
【図１】実施形態における半導体装置の回路構成図。
【図２】実施形態の作用を説明するためのタイムチャート。
【図３】従来技術を説明するための半導体装置の回路構成図。
【図４】従来技術の作用を説明するためのタイムチャート。
【符号の説明】
【００４０】
１０…ｎチャネルＭＯＳＦＥＴ、２０…ｎチャネルＭＯＳＦＥＴ、３０…ｎチャネルＭＯＳＦＥＴ、４０…ｎチャネルＭＯＳＦＥＴ、５０…高電圧端子、５１…グランド端子、５４…出力端子、５５…抵抗、５６…駆動用ＩＣ、５６ａ…駆動用ＩＣの出力端子、５７…抵抗、５８…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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