(57)【要約】【課題】信号波形に依存せず、サンプリングクロックの位相を調整することが可能な信号処理方法及び回路を提供する。【解決手段】信号処理回路1内の位相決定部60は、クロック発生器20に位相の異なるサンプリングクロックC0〜Cnを発生させてアナログ-デジタル変換器10に順次与える。そして、位相決定部60は、サンプリングクロックC0〜Cnを用いてサンプリングされた各デジタル信号SD中の隣接する信号レベル同士間の差分を求めると共に前記差分の極性変化を監視し、前記極性変化を検出した差分の絶対値に基づき各サンプリングクロックC0〜Cnの位相P0〜Pnの内でサンプリングに用いるのにより不適な位相を抽出し、前記抽出した位相の逆位相をアナログ-デジタル変換器10に与えるべきサンプリングクロックの位相として決定する。【選択図】図１
2009182779.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をサンプリングしてデジタル信号に変換する信号変換ステップと、
位相の異なるサンプリングクロックに順次同期させて前記信号変換ステップを実行してサンプリングした各デジタル信号中の隣接する信号レベル同士間の差分を求めると共に前記差分の極性変化を監視し、前記極性変化を検出した差分の絶対値に基づき各サンプリングクロックの位相の内でサンプリングに用いるのにより不適な位相を抽出し、前記抽出した位相の逆位相を前記信号変換ステップを実行すべきサンプリングクロックの位相として決定する位相決定ステップと、
を備えたことを特徴とする信号処理方法。
【請求項２】
請求項１において、
前記位相決定ステップが、前記極性変化を検出した差分の絶対値のデジタル信号毎の最大値の内で、最小値が得られたサンプリングクロックの位相を前記不適な位相として抽出するステップを含むことを特徴とした信号処理方法。
【請求項３】
請求項１において、
前記位相決定ステップが、前記極性変化を検出した差分の絶対値のデジタル信号毎の総和の内で、最小値が得られたサンプリングクロックの位相を前記不適な位相として抽出するステップを含むことを特徴とした信号処理方法。
【請求項４】
請求項１において、
前記位相決定ステップが、前記極性変化を検出した差分の絶対値の内で、最小値が得られたサンプリングクロックの位相を前記不適な位相として抽出するステップを含むことを特徴とした信号処理方法。
【請求項５】
アナログ信号をサンプリングしてデジタル信号に変換する信号変換部と、
位相の異なるサンプリングクロックを前記信号変換部に順次与えてサンプリングした各デジタル信号中の隣接する信号レベル同士間の差分を求めると共に前記差分の極性変化を監視し、前記極性変化を検出した差分の絶対値に基づき各サンプリングクロックの位相の内でサンプリングに用いるのにより不適な位相を抽出し、前記抽出した位相の逆位相を前記信号変換部に与えるべきサンプリングクロックの位相として決定する位相決定部と、
を備えたことを特徴とする信号処理回路。
【請求項６】
請求項５において、
前記位相決定部が、前記極性変化を検出した差分の絶対値のデジタル信号毎の最大値の内で、最小値が得られたサンプリングクロックの位相を前記不適な位相として抽出することを特徴とした信号処理回路。
【請求項７】
請求項５において、
前記位相決定部が、前記極性変化を検出した差分の絶対値のデジタル信号毎の総和の内で、最小値が得られたサンプリングクロックの位相を前記不適な位相として抽出することを特徴とした信号処理回路。
【請求項８】
請求項５において、
前記位相決定部が、前記極性変化を検出した差分の絶対値の内で、最小値が得られたサンプリングクロックの位相を前記不適な位相として抽出することを特徴とした信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理方法及び回路に関し、特にアナログ信号をサンプリングしてデジタル信号に変換する際に用いるサンプリングクロックの位相を自動調整する方法及び回路に関する。
【背景技術】
【０００２】
デジタル画像表示装置等においては、アナログ-デジタル変換器が、映像データであるRGB(Red-Green-Blue)信号をその同期信号(水平同期信号及び垂直同期信号)をトリガに生成されたサンプリングクロックを用いてサンプリング(量子化)し、以てデジタル画像信号に変換する。しかしながら、RGB信号と同期信号の遅延(入力タイミング)が一致しない条件下では、同期信号をトリガとして発生されるサンプリングクロックを用いても適切なサンプリングが行われず、デジタル画像信号を表示すると映像がぼやけた状態になってしまうという問題があった。
【０００３】
以下、この問題に対処するための関連技術[1]及び[2]を説明する。
【０００４】
関連技術[1]：図7〜図10
図7に示す信号処理回路1aは、入力されたアナログ信号SAをサンプリングしてデジタル信号SDに変換するアナログ-デジタル変換器10と、アナログ信号SAの同期信号Ssyncをトリガとして位相の異なるサンプリングクロックC0〜Cnを順次発生して変換器10に与えるクロック発生器20と、この発生器20に対してサンプリングクロックの周波数及び位相をそれぞれ指示するための周波数データCf及び位相データCp(クロックC0〜Cnの位相P0〜Pn)を与えるクロック制御部30と、サンプリングクロックC0〜Cn及び同期信号Ssyncにより動作し、デジタル信号SDの信号レベルと所定の閾値Thとを比較することによりアナログ信号SAの有効画像領域の開始位置HcS及び終了位置HcEを検出してクロック制御部30に与える有効画像領域開始・終了位置検出部40とを備えている。
【０００５】
ここで、クロック制御部30は、同期信号Ssyncを受けた際に、予め保持しているパラメータ(デジタル信号SDの出力画素数等)に基づきサンプリングクロックC0〜Cnに共通の周波数を決定し、周波数データCfとして出力する。また、クロック制御部30は、サンプリングクロックC0〜Cnによる各動作条件下で検出された有効画像領域開始位置HcS及び終了位置HcEに基づき、クロック位相P0〜Pnの内でサンプリングに適する位相を最終的に決定する。
【０００６】
また、図8に示すように、有効画像領域開始位置HcSは、同期信号Ssyncの入力後に最初に有効画像領域となる位置(タイミング)であり、終了位置HcEは、有効画像領域ではなくなった位置である。従って、これらの位置HcS及びHcEは、デジタル信号SDの信号レベルを監視することにより検出できる。
【０００７】
以下、上記の信号処理回路1aの詳細な動作を、図9及び10を参照して説明する。
【０００８】
今、図9に示すアナログ信号SAが、サンプリングクロックC0〜C7(クロック周期を８等分した時間ずつ位相がずれたクロック)を用いてサンプリングされたとする。
【０００９】
この場合、サンプリングクロックC0〜C3について、アナログ-デジタル変換器10から出力されたデジタル信号SDの信号レベル(図示せず)が、先頭からs番目のパルスPLsの立ち上がりタイミングで初めて閾値Thを超える。この後、デジタル信号SDの信号レベルは、先頭からe番目(e＞s)のパルスPLeの立ち上がりタイミングを最後に閾値Thを下回ることとなる。
【００１０】
一方、サンプリングクロックC4〜C7については、デジタル信号SDの信号レベルがパルスPLs-1の立ち上がりタイミングで初めて閾値Thを超える。この後、サンプリングクロックC4について、デジタル信号SDの信号レベルが、サンプリングクロックC0〜C3と同様、パルスPLeの立ち上がりタイミングを最後に閾値Thを下回ることとなる。また、サンプリングクロックC5〜C7については、デジタル信号SDの信号レベルがパルスPLe-1の立ち上がりタイミングを最後に閾値Thを下回ることとなる。
【００１１】
従って、図10に示すように、有効画像領域開始・終了位置検出部40は、サンプリングクロックC0〜C3については有効画像領域開始位置HcSをパルスPLsとする一方、サンプリングクロックC4〜C7については開始位置HcSをパルスPLs-1とする。また、有効画像領域開始・終了位置検出部40は、サンプリングクロックC0〜C4については有効画像領域終了位置HcEをパルスPLeとする一方、サンプリングクロックC5〜C7については終了位置HcEをパルスPLe-1とする。
【００１２】
これらの開始位置HcS及び終了位置HcEを受けたクロック制御部30は、まず両者の差分"HcE−HcS"(すなわち、デジタル信号SD中に含まれるサンプル数)を算出する。これにより得られた位置差分"HcE−HcS"は、同図に網掛けで示す如く、サンプリングクロックC4に対応するものが他のサンプリングクロックC0〜C3及びC5〜C7に対応するものより"1"パルス分だけ大きくなり(すなわち、サンプル数が異なり)一致しない。
【００１３】
従って、クロック制御部30は、位置差分"HcE−HcS"が正しいと期待されるサンプリングクロックC0〜C3及びC5〜C7の中心位相、すなわち、サンプリングクロックC0の位相P0を位相データCpとしてクロック発生器20に与える。
【００１４】
このように、信号処理回路1aは、アナログ信号SAのサンプリングに用いるサンプリングクロックの位相を自動調整することが可能である(例えば、特許文献1参照)。
【００１５】
しかしながら、このような信号処理回路では、閾値Thの設定値に依存して、調整されるサンプリングクロックの位相が変動してしまうという問題があった。
【００１６】
例えば図11に示すようなアナログ信号SAが入力されたとすると、閾値Thaを用いた場合とこれより小さな値に設定した閾値Thbを用いた場合とでサンプリングクロックの位相調整結果が異なる。
【００１７】
すなわち、同一のアナログ信号SAをそれぞれ同一の位相を有するサンプリングクロックC0〜C7を用いてサンプリングしているにも関わらず、クロック制御部30が、図12に示すように、閾値Thaを用いた場合にサンプリングクロックC1の位相P1(位置差分"HcE−HcS"が正しいと期待されるサンプリングクロックC0〜C3及びC7の中心位相)を選択し、閾値Thbを用いた場合にはサンプリングクロックC7の位相P7(位置差分"HcE−HcS"が正しいと期待されるサンプリングクロックC0〜C2及びC4〜C7の中心位相)を選択してしまうこととなる。
【００１８】
この問題に対処する関連技術[2]が、下記の通り提案されている。
【００１９】
関連技術[2]：図13〜図17
図13に示す信号処理回路1bは、図7に示したクロック制御部30及び有効画像領域開始・終了位置検出部40に代えて、周波数指示部50と位相決定部60とを備えている。
【００２０】
ここで、周波数指示部50は、クロック制御部30と同様、同期信号Ssyncを受けた際に予め保持しているパラメータに基づきサンプリングクロックC0〜Cnに共通の周波数を決定し、周波数データCfとして出力するものである。
【００２１】
また、位相決定部60は、サンプリングクロックC0〜Cnにより順次サンプリングされた各デジタル信号SD中の隣接する信号レベル同士間の差分絶対値の最大値D0_max〜Dn_max(以下、差分最大値と呼称し、符号D_maxで総称することがある)を検出する差分最大値検出部61と、これらの差分最大値D0_max〜Dn_maxの内で、最大値が得られたサンプリングクロックの位相を位相データCpとしてクロック発生器20に与える位相指示部62bとを有する。
【００２２】
動作においては、まず位相指示部62bが、図7に示したクロック制御部30と同様、クロック位相P0〜P7をクロック発生器20に順次与えて、サンプリングクロックC0〜C7を発生させる。
【００２３】
アナログ-デジタル変換器10は、図14に示す如くサンプリングクロックC0、C1、…、C4、…、及びC7により動作して、アナログ信号SAをデジタル信号SD0_1, SD0_2,…(以下、符号SD0で総称することがある)、SD1_1, SD1_2,…(以下、符号SD1で総称することがある)、…、SD4_1, SD4_2,…(以下、符号SD4で総称することがある)、…、及びSD7_1, SD7_2,…(以下、符号SD7で総称することがある)に順次変換して差分最大値検出部61に与える。
【００２４】
ここで、最適なサンプリングクロックの位相はアナログ信号SAのピーク値を捕捉可能なものであるため、デジタル信号SD中の隣接する信号レベル同士間の差分絶対値は、より適切な位相を有するサンプリングクロックでサンプリングされる程に大きな値となる。従って、差分最大値検出部61は、デジタル信号SD0〜SD7中の全ての信号レベルについて差分絶対値を検出する。
【００２５】
すなわち、図15に示すように、まず差分最大値検出部61は、サンプリングクロックC0により得られた互いに隣接するデジタル信号SD0_1の信号レベルとSD0_2の信号レベルとの差分を検出し、その差分絶対値DA0を検出する。同様にして、差分最大値検出部61は、サンプリングクロックC1〜C7によりそれぞれ得られたデジタル信号SD1〜SD7の差分絶対値DA1〜DA7を検出する。差分最大値検出部61は、これらの処理をデジタル信号SD0〜SD7中の全ての信号レベルについてそれぞれ実行する。
【００２６】
すなわち、差分最大値検出部61は、図16に示すように、アナログ信号SA全体に対して差分絶対値DAn(i), DAn(i+1), DAn(i+2),…(iは自然数)を検出する。そして、差分最大値検出部61は、例えば図示の差分絶対値DAn(i)〜DAn(i+2)の内で最も大きいDAn(i)を、差分最大値Dn_maxとして位相指示部62bに与える。
【００２７】
今、図17に示す如く差分最大値D0_max〜D7_maxの内でD0_maxが最も大きいとすると、位相指示部62bは、差分最大値D0_maxが得られたサンプリングクロックC0の位相P0を位相データCpとしてクロック発生器20に与える(ステップT1)。
【００２８】
これにより、信号処理回路1bは、アナログ信号SAのサンプリングに用いるサンプリングクロックの位相を、上記の関連技術[1](図7に示した信号処理回路1a)と比較してより精度良く調整することが可能となる(例えば、特許文献2〜4参照)。
【特許文献１】特開２０００−４７６４９号公報
【特許文献２】特開２０００−８９７０９号公報
【特許文献３】特開２００１−３５６７２９号公報
【特許文献４】特開２００４−１４４８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上記の関連技術[2]では、差分最大値の内で最大値が得られた位相を選択してサンプリングクロックの調整精度を向上させているが、この調整精度がデジタル信号(すなわち、変換前のアナログ信号)の波形に依存してしまうという課題があった。
【００３０】
例えば、図18に示す如く信号レベルが単調増加と単調減少とを繰り返すようなデジタル信号SDから差分最大値を求めた場合、下記の通り、サンプリングクロックの位相調整が困難である。
【００３１】
ここで、説明の簡易化のため、サンプリングクロックで１クロック分隣の画素との値の差が"4"となる傾きをもつ単調増加、単調減少の場合を考える。図19(a)に示すように、サンプリングクロックCnの位相がデジタル信号SDのピーク値を捕捉する最適な位相である場合、差分絶対値DA(0)〜DA(1)が全て"4"であり、以て差分最大値は"4"となる。しかしながら、同図(b)に示すように、サンプリングクロックCnの位相がデジタル信号SDのピーク値を跨ぐ最も不適な位相である場合にも、差分最大値が"4"となってしまう。
【００３２】
これは、サンプリングクロックCnが他の位相を有する場合においても同様であり、同図(c)に示す如くクロック位相P0〜Pnの各々について、全ての差分最大値Dn_maxが同一の値となる。
【００３３】
従って、サンプリングクロックの位相を変化させても差分最大値Dn_maxの最大値は変化せず、位相を調整するための情報を何ら得ることができない(すなわち、この場合、サンプリングクロックの位相がどのように調整されるか不確定である)。
【課題を解決するための手段】
【００３４】
本発明の一態様に係る信号処理方法は、アナログ信号をサンプリングしてデジタル信号に変換する信号変換ステップと、位相の異なるサンプリングクロックに順次同期させて前記信号変換ステップを実行してサンプリングした各デジタル信号中の隣接する信号レベル同士間の差分を求めると共に前記差分の極性変化を監視し、前記極性変化を検出した差分の絶対値に基づき各サンプリングクロックの位相の内でサンプリングに用いるのにより不適な位相を抽出し、前記抽出した位相の逆位相を前記信号変換ステップを実行すべきサンプリングクロックの位相として決定する位相決定ステップとを備える。
【００３５】
また、本発明の一態様に係る信号処理回路は、アナログ信号をサンプリングしてデジタル信号に変換する信号変換部と、位相の異なるサンプリングクロックを前記信号変換部に順次与えてサンプリングした各デジタル信号中の隣接する信号レベル同士間の差分を求めると共に前記差分の極性変化を監視し、前記極性変化を検出した差分の絶対値に基づき各サンプリングクロックの位相の内でサンプリングに用いるのにより不適な位相を抽出し、前記抽出した位相の逆位相を前記信号変換部に与えるべきサンプリングクロックの位相として決定する位相決定部とを備える。
【００３６】
すなわち、本発明では、デジタル信号が図18に示したような波形であっても、極性変化時の差分絶対値が、サンプリングクロックの位相が不適であればある程に小さな値となる特性を呈すること(すなわち、位相変化に応じて少なくとも同一で無い値が得られること)に着目して、サンプリングに用いるのにより不適な位相を抽出し、その位相の逆位相を好適なサンプリングクロックの位相として決定することができる。
【発明の効果】
【００３７】
本発明によれば、信号波形に依存せず、サンプリングクロックの位相を上記の関連技術[2]と比較して確実且つ精度良く調整できるため、これを適用する種々の装置における信号品質(例えば、デジタル画像表示装置における表示品質)を向上させることが可能である。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る信号処理方法及びこれを使用する回路の実施の形態[1]〜[3]を、図1〜図6を参照して以下に説明する。
【００３９】
各実施の形態に共通の構成例：図1
図1は、本発明に係る実施の形態[1]〜[3]に共通の信号処理回路の構成例を示している。この信号処理回路1は、位相決定部60が、図13に示した差分最大値検出部61及び位相指示部62bに代えて、極性変化時の差分絶対値を統計する差分絶対値統計部63と、この統計部63から出力された統計情報STに基づき位相データCpを発生する位相指示部62を有している点が上記の関連技術[2]と異なっている。
【００４０】
実施の形態[1]：図2〜図4
図2に示すように、本実施の形態に用いる差分最大値統計部63aは、サンプリングクロックC0〜Cnにより順次サンプリングされた各デジタル信号SD中の隣接する信号レベル同士間の差分値DVを検出する差分検出部631と、差分値DVの絶対値DAを検出する絶対値検出部632と、差分値DVの極性変化を監視して選択信号SS("1"又は"0")を発生する極性変化監視部633と、選択信号SSに従って、絶対値検出部632から入力された差分絶対値DA又は常時入力される"0"の一方を選択するセレクタ634と、このセレクタ634からの出力の最大値D_maxを検出し、図1に示した統計情報STとして位相指示部62に与える最大値検出635とを備えている。
【００４１】
すなわち、極性変化監視部633は、差分絶対値DAの極性変化を検出した時のみ選択信号SS＝"1"をセレクタ634に与え、以て差分絶対値DAを最大値検出の対象とする。これに対して、差分絶対値DAの極性変化を検出しない場合には、極性変化監視部633は、選択信号SS＝"0"をセレクタ634に与え、以て差分絶対値DAを最大値検出の対象外とする(廃棄する)ようにしている。
【００４２】
今、アナログ-デジタル変換器10がアナログ信号SAをサンプリングクロックC0〜C31(クロック周期を３２等分した時間ずつ位相がずれたクロック)を用いてサンプリングし、図18に示した単調増加と単調減少とを繰り返すようなデジタル信号SDに変換したとする。また、図3(b)に示す如くサンプリングクロックC16の位相P16がデジタル信号SDのピーク値を跨ぐ最も不適な位相であるとする。
【００４３】
この場合、差分最大値統計部63aを構成する差分検出部631は、サンプリングクロックC0〜C15について、例えば図3(a)に示す如く差分値DV(0)＝"+2"及びDV(1)＝"-4"を順に検出する。DV(0)において、図3(a)では"+2"としているが、0＜DV(0)≦+4の値を取る。なお、説明を分かり易くするため、この例では、図示の如くサンプリングクロックの１周期当たりの信号レベルの増加傾き及び減少傾きがそれぞれ"＋4"及び"-4"である場合を扱っている。
【００４４】
この時、極性変化監視部633は、差分値DVが"＋"から"−"へ極性変化したことを検出して選択信号SS＝"1"をセレクタ634に与える。これにより、絶対値検出部632から出力された差分絶対値DA(1)＝"4"が最大値検出635に与えられる。
【００４５】
また、サンプリングクロックC16について、差分検出部631は、同図(b)に示す如く差分値DV(0)＝"+4"、DV(1)＝"0"、及びDV(2)＝"-4"を順に検出する。差分値DV(2)を受けた時、極性変化監視部633は、差分値DVが"＋"から"−"へ極性変化したことを検出する。これにより、絶対値検出部632から出力された差分絶対値DA(2)＝"4"が最大値検出635に与えられる。
【００４６】
従って、図4に示すように、最大値検出部635で検出されるクロック位相P0〜P16に対応する差分最大値D0_max〜D16_maxは同一の値となる。
【００４７】
一方、サンプリングクロックC17〜C31については、差分検出部631が、例えば図3(c)に示す如く差分値DV(0)＝"+4"及びDV(1)＝"-2"を順に検出する。差分値DV(1)を受けた時、極性変化監視部633は、差分値DVが"＋"から"−"へ極性変化したことを検出し、以て差分絶対値DA(1)＝"2"が最大値検出635に与えられる。DV(1)において、図3(c)では"-2"としているが、-4＜DV(1)＜0の値を取る。そのため、DA(1)も0＜DA(1)＜+4の値を取る。
【００４８】
従って、図4に示すように、クロック位相P17〜P31に対応する差分最大値D17_max〜D31_maxがD0_max〜D16_maxとは異なる値となる。また、図示の如く、差分最大値D17_max〜D31_maxは、D17_max及びD31_maxをそれぞれ最小値及び最大値としてクロック位相がシフトして行くにつれて増加する特性を呈する。
【００４９】
これらの差分最大値D17_max〜D31_maxを最大値検出635から受けた位相指示部62は、差分最大値D17_max〜D31_maxの内の最小値D17_maxに対応するクロック位相P17を不適な位相として抽出する(図4のステップS1)と共に、クロック位相P17の逆位相
を好適なサンプリングクロックの位相として決定する(ステップS2)。
【００５０】
このように、信号処理回路1は、デジタル信号SDの波形に依存せず、アナログ信号SAのサンプリングに用いるサンプリングクロックの位相を自動調整することができる。
【００５１】
実施の形態[2]：図5
図5に示す本実施の形態に用いる差分最大値統計部63bは、図2に示した最大値検出635に代えて、極性変化が検出された差分絶対値DAを積算して総和(以下、差分総和と呼称する)SUMを求め、図1に示した統計情報STとして位相指示部62に与える積算部636を設けた点が上記の実施の形態[1]と異なっている。
【００５２】
動作においては、積算部636が、サンプリングクロックC0〜Cnについて差分絶対値DAを順次積算して得た差分総和SUM0〜SUMnを位相指示部62に与える。位相指示部62は、差分総和SUM0〜SUMnの内の最小値に対応するクロック位相を不適な位相として抽出すると共に、図4に示したステップS2と同様、抽出した位相の逆位相を好適なサンプリングクロックの位相として決定する。
【００５３】
この場合も、信号処理回路1は、上記の実施の形態[1]と同様、デジタル信号SDの波形に依存せずにサンプリングクロックの位相を自動調整することができる。
【００５４】
また、差分総和SUMを用いるため、上記の実施の形態[1]と比較してより大局的に不適なクロック位相を抽出すること(すなわち、極性変化時の小さな差分絶対値がデジタル信号SD全体に亘ってより多く得られるサンプリングクロックの位相を抽出すること)ができる。さらに、デジタル信号SD中に含まれるノイズ等による影響を低減できるというメリットもある。
【００５５】
実施の形態[3]：図6
図6に示す本実施の形態に用いる差分最大値統計部63cは、図2に示した最大値検出635に代えて、極性変化が検出された差分絶対値DAの最小値(以下、差分最小値と呼称する)D_minを検出し、図1に示した統計情報STとして位相指示部62に与える最小値検出部637を設けた点が上記の実施の形態[1]と異なっている。
【００５６】
動作においては、最小値検出部637が、サンプリングクロックC0〜Cnについて差分最小値D0_min〜Dn_minを順次検出して位相指示部62に与える。位相指示部62は、差分最小値D0_min〜Dn_minの内の最小値に対応するクロック位相を不適な位相として抽出すると共に、図4に示したステップS2と同様、抽出した位相の逆位相を好適なサンプリングクロックの位相として決定する。
【００５７】
この場合も、信号処理回路1は、上記の実施の形態[1]と同様、デジタル信号SDの波形に依存せずにサンプリングクロックの位相を自動調整することができる。また、差分最小値D_minを用いるため、極性変化時の差分絶対値としてより小さな値が得られるサンプリングクロックの位相(すなわち、より不適であり得るクロック位相)を抽出することができる。
【００５８】
なお、上記実施例によって本発明は限定されるものではなく、特許請求の範囲の記載に基づき、当業者によって種々の変更が可能なことは明らかである。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る信号処理回路の実施の形態[1]〜[3]に共通の構成例を示したブロック図である。
【図２】本発明に係る信号処理回路の実施の形態[1]に用いる差分絶対値統計部の構成例を示したブロック図である。
【図３】本発明に係る信号処理回路の実施の形態[1]に用いる差分絶対値統計部の動作例を示したタイムチャート図である。
【図４】本発明に係る信号処理回路の実施の形態[1]に用いる位相指示部の動作例を示した図である。
【図５】本発明に係る信号処理回路の実施の形態[2]に用いる差分絶対値統計部の構成例を示したブロック図である。
【図６】本発明に係る信号処理回路の実施の形態[3]に用いる差分絶対値統計部の構成例を示したブロック図である。
【図７】本発明の関連技術[1]に係る信号処理回路の構成例を示したブロック図である。
【図８】アナログ信号の有効画像領域の開始位置及び終了位置を説明するためのタイムチャート図である。
【図９】本発明の関連技術[1]に係る信号処理回路におけるアナログ信号の開始位置及び終了位置の検出動作例を示したタイムチャート図である。
【図１０】本発明の関連技術[1]に係る信号処理回路におけるサンプリングクロックの位相調整動作例を示した図である。
【図１１】本発明の関連技術[1]に係る信号処理回路の課題を説明するための閾値設定例を示した図である。
【図１２】本発明の関連技術[1]に係る信号処理回路の課題を説明するためのサンプリングクロックの位相調整動作例を示した図である。
【図１３】本発明の関連技術[2]に係る信号処理回路の構成例を示したブロック図である。
【図１４】本発明の関連技術[2]に係る信号処理回路におけるアナログ信号のサンプリング動作例を示したタイムチャート図である。
【図１５】本発明の関連技術[2]に係る信号処理回路における差分絶対値の検出動作例を示した図である。
【図１６】本発明の関連技術[2]に係る信号処理回路における差分最大値の検出動作例を示した図である。
【図１７】本発明の関連技術[2]に係る信号処理回路におけるサンプリングクロックの位相調整動作例を示した図である。
【図１８】デジタル信号の波形例を示したタイムチャート図である。
【図１９】本発明の関連技術[2]に係る信号処理回路の課題を説明するための図である。
【符号の説明】
【００６０】
1  信号処理回路
10  アナログ-デジタル変換器
20  クロック発生器
50  周波数指示部
60  位相決定部
62  位相指示部
63, 63a〜63c  差分絶対値統計部
631  差分検出部
632  絶対値検出部
633  極性変化監視部
634  セレクタ
635  最大値検出部
636  積算部
637  最小値検出部
SA  アナログ信号
SD  デジタル信号
SS  選択信号
C0〜Cn  サンプリングクロック
P0〜Pn  クロック位相
Cp  位相データ
ST  統計情報
DV  差分値
DA  差分絶対値
D_max  差分最大値
DSUM  差分総和
D_min  差分最小値
図中、同一符号は同一又は相当部分を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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