(57)【要約】【課題】本発明は、オペアンプのバイアス電圧を基準とした上下対称のソフトクリップを抵抗比で簡易かつ高精度に実現することが可能な出力制限回路の提供を目的とする。【解決手段】本発明に係る出力制限回路６０は、抵抗Ｒｅｘ１を用いて、定電圧（図２ではバイアス電圧ＢＩＡＳ）を電流Ｉに変換する基準電流生成部（Ｒｅｘ１、ＢＵＦ１、Ｑ０、ＣＭ１、ＣＭ２）と；抵抗Ｒｅｘ２を用いて、バイアス電圧基準で電流Ｉを電圧ＶＨに変換する上側クリップ電圧生成部（Ｒｅｘ２、ＢＵＦ２）と；抵抗Ｒｅｘ３を用いて、バイアス電圧基準で電流Ｉを電圧ＶＬに変換する下側クリップ電圧生成部（Ｒｅｘ３、ＢＵＦ２）と；出力信号ＡＯＵＴの電圧レベルが電圧ＶＨに応じた上側リミットレベルを超えないように、かつ、電圧ＶＬに応じた下側リミットレベルを超えないように、オペアンプ１３のゲインを調整するゲイン調整部（Ｑ１、Ｑ２）と；を有して成る。【選択図】図２
2009049671.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路であって、
第１抵抗を用いて、所定の定電圧を基準電流に変換する基準電流生成部と；
第２抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を上側クリップ電圧に変換する上側クリップ電圧生成部と；
第３抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を下側クリップ電圧に変換する下側クリップ電圧生成部と；
前記出力信号の電圧レベルが前記上側クリップ電圧に応じた上側リミットレベルを超えないように、かつ、前記出力信号の電圧レベルが前記下側クリップ電圧に応じた下側リミットレベルを超えないように、前記オペアンプのゲインを調整するゲイン調整部と；
を有して成ることを特徴とする出力制限回路。
【請求項２】
前記ゲイン調整部は、前記オペアンプの入出力間に接続され、制御端が前記上側クリップ電圧の印加端に直接的ないしは間接的に接続された第１トランジスタと、同じく前記オペアンプの入出力端間に接続され、制御端が前記下側クリップ電圧の印加端に直接的ないしは間接的に接続された第２トランジスタと、を有して成ることを特徴とする請求項１に記載の出力制限回路。
【請求項３】
制御端が前記上側クリップ電圧の印加端に接続された第３トランジスタと、第３トランジスタに直列接続される第１定電流源と、制御端が前記下側クリップ電圧の印加端に接続された第４トランジスタと、第４トランジスタに直列接続される第２定電流源と、を有して成り、第１トランジスタの制御端は、第３トランジスタと第１定電流源との接続ノードに接続され、第２トランジスタの制御端は、第４トランジスタと第２定電流源との接続ノードに接続されていることを特徴とする請求項２に記載の出力制限回路。
【請求項４】
第１抵抗、第２抵抗、及び、第３抵抗は、いずれも外付け素子であることを特徴とする請求項１〜請求項３のいずれかに記載の出力制限回路。
【請求項５】
入力信号を増幅して出力信号を生成する前置増幅回路と、前記出力信号をＰＷＭ信号に変調するＰＷＭ変調回路と、前記ＰＷＭ信号を電力増幅して駆動信号を生成する駆動回路と、前記駆動信号を平滑化して平滑信号を生成する平滑回路と、前記前置増幅回路を構成するオペアンプの出力振幅を制限する請求項１〜請求項４のいずれかに記載の出力制限回路と、を有して成ることを特徴とするＤ級パワーアンプ。
【請求項６】
請求項５に記載のＤ級パワーアンプと、前記Ｄ級パワーアンプで生成される平滑信号によって駆動されるスピーカと、を有して成ることを特徴とする音響機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路に関するものであり、さらには、これを用いたＤ級パワーアンプ及び音響機器に関するものである。
【背景技術】
【０００２】
従来より、アナログ信号（例えばアナログ音声信号）を入力とするＤ級パワーアンプには、出力電力を制限するためのリミッタ回路が設けられている。
【０００３】
上記に関連する従来技術としては、特許文献１、２などを挙げることができる。
【０００４】
なお、特許文献１には、入力端子へ加えられる入力信号を外部から入力される制御信号によって一定電圧でクリップするリミッタ回路において、電源端子と前記入力端子との間に接続された制御素子と、前記制御素子を常時はオフとし、前記入力信号が前記一定電圧を超えた時に、前記制御素子をオン状態に制御する制御回路と、を具備することを特徴とするリミッタ回路が開示・提案されている。
【０００５】
また、特許文献２には、サブウーハ駆動用の低音域増幅装置において、入力信号を増幅するプリアンプと、前記プリアンプの出力信号を波形整形する波形整形回路と、前記波形整形回路の出力を増幅するパワーアンプと、前記パワーアンプに供給される電源電圧よりも絶対値が小さい電源電圧を前記プリアンプに供給する電源電圧供給回路と、を有することを特徴とする低音域増幅装置が開示・提案されている。
【特許文献１】特開２００６−５７４１号公報
【特許文献２】特開平１０−３３５９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、上記の従来技術によれば、過大な入力信号が印加された場合であっても、出力飽和に伴う歪みの増大やスピーカの破壊などを防止することが可能となる。
【０００７】
しかしながら、特許文献１の従来技術では、クリップ時の波形がソフトクリップではなく、出力信号に高調波成分が多く含まれる結果となるため、スピーカで耳障りな異音を生じるおそれがあった。
【０００８】
また、特許文献１の従来技術では、制御電圧の可変制御に対して出力電力のリミットレベルが比較的過敏に反応するため、所望の出力電力を精度良く設定することが必ずしも容易ではなかった。
【０００９】
また、特許文献１の従来技術では、一の制御信号を用いて、上下のリミットレベルが設定されていたため、オペアンプのバイアス電圧を基準とした上下対称クリップを実現するためには、回路定数の調整を行う必要があった。
【００１０】
一方、特許文献２の従来技術は、プリアンプの電源電圧を制御することで、ソフトクリップを実現するものであり、本願発明とは、その本質的構成を異にするものであった。
【００１１】
本発明は、上記の問題点に鑑み、オペアンプのバイアス電圧を基準とした上下対称のソフトクリップを抵抗比で簡易かつ高精度に実現することが可能な出力制限回路、Ｄ級パワーアンプ、及び、音響機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る出力制限回路は、入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路であって、第１抵抗を用いて、所定の定電圧を基準電流に変換する基準電流生成部と；第２抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を上側クリップ電圧に変換する上側クリップ電圧生成部と；第３抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を下側クリップ電圧に変換する下側クリップ電圧生成部と；前記出力信号の電圧レベルが前記上側クリップ電圧に応じた上側リミットレベルを超えないように、かつ、前記出力信号の電圧レベルが前記下側クリップ電圧に応じた下側リミットレベルを超えないように、前記オペアンプのゲインを調整するゲイン調整部と；を有して成る構成（第１の構成）とされている。
【００１３】
なお、上記第１の構成から成る出力制限回路において、前記ゲイン調整部は前記オペアンプの入出力間に接続され、制御端が前記上側クリップ電圧の印加端に直接的ないしは間接的に接続された第１トランジスタと、同じく前記オペアンプの入出力端間に接続され、制御端が前記下側クリップ電圧の印加端に直接的ないしは間接的に接続された第２トランジスタと、を有して成る構成（第２の構成）にするとよい。
【００１４】
また、上記した第２の構成から成る出力制限回路は、制御端が前記上側クリップ電圧の印加端に接続された第３トランジスタと、第３トランジスタに直列接続される第１定電流源と、制御端が前記下側クリップ電圧の印加端に接続された第４トランジスタと、第４トランジスタに直列接続される第２定電流源と、を有して成り、第１トランジスタの制御端は、第３トランジスタと第１定電流源との接続ノードに接続され、第２トランジスタの制御端は、第４トランジスタと第２定電流源との接続ノードに接続されている構成（第３の構成）にするとよい。
【００１５】
また、上記第１〜第３いずれかの構成から成る出力制限回路において、第１抵抗、第２抵抗及び、第３抵抗は、いずれも外付け素子である構成（第４の構成）にするとよい。
【００１６】
また、本発明に係るＤ級パワーアンプは、入力信号を増幅して出力信号を生成する前置増幅回路と、前記出力信号をＰＷＭ信号に変調するＰＷＭ変調回路と、前記ＰＷＭ信号を電力増幅して駆動信号を生成する駆動回路と、前記駆動信号を平滑化して平滑信号を生成する平滑回路と、前記前置増幅回路を構成するオペアンプの出力振幅を制限する上記第１〜第４いずれかの構成から成る出力制限回路と、を有して成る構成（第５の構成）とされている。
【００１７】
また、本発明に係る音響機器は、上記第５の構成から成るＤ級パワーアンプと、前記Ｄ級パワーアンプで生成される平滑信号によって駆動されるスピーカと、を有して成る構成（第６の構成）とされている。
【発明の効果】
【００１８】
本発明によれば、オペアンプのバイアス電圧を基準とした上下対称のソフトクリップを抵抗比で簡易かつ高精度に実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下では、Ｄ級パワーアンプを備えた音響機器の出力電力制限手段として、本発明に係る出力制限回路を適用した構成を例に挙げて、詳細な説明を行う。
【００２０】
図１は、本発明に係る音響機器の一実施形態を示すブロック図である。
【００２１】
図１に示すように、本実施形態の音響機器は、前置増幅回路１０と、ＰＷＭ変調回路２０と、駆動回路３０と、平滑回路４０と、スピーカ５０と、出力制限回路６０と、を有して成る。なお、スピーカ５０を除く回路群により、Ｄ級パワーアンプが形成されている。
【００２２】
前置増幅回路１０は、入力信号ＡＩＮ（アナログ音声信号）を反転増幅して出力信号ＡＯＵＴを生成する反転増幅回路であり、抵抗１１及び１２と、オペアンプ１３と、を有して成る。オペアンプ１３の非反転入力端（＋）は、バイアス電圧ＢＩＡＳの印加端に接続されている。オペアンプ１３の反転入力端（−）は、抵抗１１を介して、入力信号ＡＩＮの印加端に接続される一方、抵抗１２を介して、自身の出力端にも接続されている。
【００２３】
ＰＷＭ変調回路２０は、出力信号ＡＯＵＴをＰＷＭ信号に変調する手段であり、位相反転器２１と、積分器２２ａ及び２２ｂと、発振器２３と、比較器２４ａ及び２４ｂと、デッドタイム生成部２５ａ及び２５ｂと、を有して成る。
【００２４】
位相反転器２１は、出力信号ＡＯＵＴを位相反転させて、反転出力信号ＡＯＵＴＢを生成する手段である。
【００２５】
積分器２２ａは、出力信号ＡＯＵＴと第１の帰還経路（図２では不図示）を介して入力される駆動信号ＤＲＶａとの差分積分を行い、第１積分結果信号を生成する手段である。また、積分器２２ｂは、反転出力信号ＡＯＵＴＢと第２の帰還経路（図２では不図示）を介して入力される駆動信号ＤＲＶｂとの差分積分を行い、第２積分結果信号を生成する手段である。
【００２６】
発振器２３は、所定周波数の三角波信号ないしはランプ波信号を生成する手段である。
【００２７】
比較器２４ａは、第１積分結果信号と三角波信号とを比較して、第１比較信号を生成する手段である。比較器２４ｂは、第２積分結果信号と三角波信号とを比較して、第２比較信号を生成する手段である。
【００２８】
デッドタイム生成部２５ａは、第１比較信号に基づいて駆動回路３０の上側スイッチ３３ａ及び下側スイッチ３４ａをプッシュプル駆動するに際し、両スイッチが同時オフとなるデッドタイムを設けるように、各々の制御信号（ＰＷＭ信号）を生成する手段である。デッドタイム生成部２５ｂは、第２比較信号に基づいて駆動回路３０の上側スイッチ３３ｂ及び下側スイッチ３４ｂをプッシュプル駆動するに際し、両スイッチが同時オフとなるデッドタイムを設けるように、各々の制御信号（ＰＷＭ信号）を生成する手段である。上記したように、デッドタイム生成部２５ａ及び２５ｂを用いて、デッドタイムを設けることにより、駆動回路３０での貫通電流を防止することが可能となる。
【００２９】
駆動回路３０は、制御信号（ＰＷＭ信号）を電力増幅して駆動信号ＤＲＶａ及びＤＲＶｂを生成する手段であり、上側ドライバ３１ａ及び３１ｂと、下側ドライバ３２ａ及び３２ｂと、上側スイッチ（Ｐチャネル型電界効果トランジスタ）３３ａ及び３３ｂと、下側スイッチ（Ｎチャネル型電界効果トランジスタ）３４ａ及び３４ｂと、を有して成る。上記の駆動信号ＤＲＶａ及びＤＲＶｂのデューティ（変調度）と電源電圧Ｖｃｃに応じて、Ｄ級パワーアンプの出力電力が決定される。
【００３０】
平滑回路４０は、駆動信号ＤＲＶａ及びＤＲＶｂを各々平滑化して平滑信号ＢＴＬａ及びＢＴＬｂを生成するローパスフィルタであり、コイル４１ａ及び４１ｂと、コンデンサ４２ａ及び４２ｂと、を有して成る。
【００３１】
スピーカ５０は、平滑信号ＢＴＬａ及びＢＴＬｂによって駆動され、音声を出力する手段である。
【００３２】
出力制限回路６０は、前置増幅回路１０を構成するオペアンプ１３の出力振幅を制限する手段である。なお、出力制限回路６０の内部構成及び動作については後ほど詳述する。
【００３３】
なお、上記からも分かるように、本実施形態の音響機器では、Ｄ級パワーアンプがＢＴＬ［Balanced Transformer Less］形式とされている。このように、スピーカ５０の駆動手段として、ＢＴＬ形式のＤ級パワーアンプを用いる構成であれば、音響機器の電源効率を高めることが可能となる。
【００３４】
次に、出力制限回路６０の内部構成について詳細な説明を行う。
【００３５】
図２は、出力制限回路６０の一構成例を示す回路図である。
【００３６】
図２に示すように、出力制限回路６０は、バッファＢＵＦ１及びＢＵＦ２と、カレントミラーＣＭ１及びＣＭ２と、ＮＰＮ型バイポーラトランジスタＱ０と、ＰＮＰ型バイポーラトランジスタＱ１と、ＮＰＮ型バイポーラトランジスタＱ２と、ＮＰＮ型バイポーラトランジスタＱ３と、ＰＮＰ型バイポーラトランジスタＱ４と、定電流源Ｉ１及びＩ２と、抵抗Ｒｅｘ１、Ｒｅｘ２、Ｒｅｘ３と、を有して成る。なお、抵抗Ｒｅｘ１の抵抗値は、Ｒ１に設定されており、抵抗Ｒｅｘ２及び抵抗Ｒｅｘ３の抵抗値は、いずれもＲ２に設定されている。
【００３７】
トランジスタＱ０のエミッタは、外部端子及び抵抗Ｒｅｘ１を介して、接地端に接続されている。トランジスタＱ０のベースは、バッファＢＵＦ１の出力端に接続されている。バッファＢＵＦ１の非反転入力端（＋）は、定電圧（図２ではバイアス電圧ＢＩＡＳ）の印加端に接続されている。バッファＢＵＦ１の反転入力端（−）は、トランジスタＱ０のエミッタに接続されている。なお、バッファＢＵＦ１の非反転入力端（＋）に印加する低電圧として、内部電圧ＲＥＧを用いても構わない。
【００３８】
カレントミラーＣＭ１の入力端は、トランジスタＱ０のコレクタに接続されている。カレントミラーＣＭ２の入力端は、カレントミラーＣＭ１の第１出力端に接続されている。
【００３９】
バッファＢＵＦ２の非反転入力端（＋）は、バイアス電圧ＢＩＡＳの印加端に接続されている。バッファＢＵＦ２の反転入力端（−）は、自身の出力端に接続されている。バッファＢＵＦ２の出力端は、外部端子を介して、抵抗Ｒｅｘ２と抵抗Ｒｅｘ３の各一端に接続されている。抵抗Ｒｅｘ２の他端は、外部端子を介して、カレントミラーＣＭ１の第２出力端（駆動電流Ｉの引出端）に接続されている。抵抗Ｒｅｘ３の他端は、外部端子を介して、カレントミラーＣＭ２の出力端（駆動電流Ｉの引入端）に接続されている。
【００４０】
トランジスタＱ３のコレクタは、内部電圧ＲＥＧの印加端に接続されている。トランジスタＱ３のベースは、外部端子を介して、抵抗Ｒｅｘ２の他端（上側クリップ電圧ＶＨの引出端）に接続されている。トランジスタＱ３のエミッタは、定電流源Ｉ１を介して、接地端に接続されている。
【００４１】
トランジスタＱ１のコレクタは、前置増幅回路１０を構成するオペアンプ１３の反転入力端（−）に接続されている。トランジスタＱ１のエミッタは、オペアンプ１３の出力端に接続されている。トランジスタＱ１のベースは、トランジスタＱ３のエミッタと定電流源Ｉ１との接続ノードに接続されている。
【００４２】
トランジスタＱ４のコレクタは、接地端に接続されている。トランジスタＱ４のベースは、外部端子を介して、抵抗Ｒｅｘ３の他端（下側クリップ電圧ＶＬの引出端）に接続されている。トランジスタＱ４のエミッタは、定電流源Ｉ２を介して、内部電圧ＲＥＧの印加端に接続されている。
【００４３】
トランジスタＱ２のコレクタは、前置増幅回路１０を構成するオペアンプ１３の反転入力端（−）に接続されている。トランジスタＱ２のエミッタは、オペアンプ１３の出力端に接続されている。トランジスタＱ２のベースは、トランジスタＱ４のエミッタと定電流源Ｉ２との接続ノードに接続されている。
【００４４】
次に、上記構成から成る出力制限回路６０の動作について詳細な説明を行う。
【００４５】
出力制限回路６０では、抵抗Ｒｅｘ１を用いて、所定の定電圧（図２の例ではバイアス電圧ＢＩＡＳ）が電流に変換され、さらに、この電流をカレントミラーＣＭ１及びＣＭ２でミラーすることにより、基準電流Ｉ（＝ＢＩＡＳ／Ｒ１）が生成される。
【００４６】
また、出力制限回路６０では、抵抗Ｒｅｘ２を用いて、バイアス電圧ＢＩＡＳを基準とした形で、基準電流Ｉが上側クリップ電圧ＶＨ（＝ＢＩＡＳ＋Ｉ×Ｒ２）に変換されるとともに、抵抗Ｒｅｘ３を用いて、バイアス電圧ＢＩＡＳを基準とした形で、基準電流Ｉが下側クリップ電圧ＶＬ（＝ＢＩＡＳ−Ｉ×Ｒ２）に変換される。
【００４７】
上側クリップ電圧ＶＨは、トランジスタＱ３のベースに印加され、トランジスタＱ１のベースには、上側クリップ電圧ＶＨよりもトランジスタＱ３の順方向電圧Ｖｆだけ低い電圧（ＶＨ−Ｖｆ）が印加される。従って、出力電圧ＡＯＵＴの上側リミットレベルは、トランジスタＱ１のベース電圧（ＶＨ−Ｖｆ）よりもトランジスタＱ１の順方向電圧Ｖｆだけ高い電圧、すなわち、上側クリップ電圧ＶＨと同値に設定される。
【００４８】
一方、下側クリップ電圧ＶＬは、トランジスタＱ４のベースに印加され、トランジスタＱ２のベースには、下側クリップ電圧ＶＬよりもトランジスタＱ４の順方向電圧Ｖｆだけ高い電圧（ＶＬ＋Ｖｆ）が印加される。従って、出力電圧ＡＯＵＴの下側リミットレベルは、トランジスタＱ２のベース電圧（ＶＬ＋Ｖｆ）よりもトランジスタＱ２の順方向電圧Ｖｆだけ低い電圧、すなわち、下側クリップ電圧ＶＨと同値に設定される。
【００４９】
図３は、出力信号ＡＯＵＴがバイアス電圧ＢＩＡＳを基準として上下対称クリップされる様子を示した波形図である。なお、本図中の実線Ａ１は、本発明による出力制限が施されている場合の出力信号ＡＯＵＴを示しており、破線Ａ０は、出力制限が施されていない場合の出力信号ＡＯＵＴを参考までに示している。
【００５０】
出力信号ＡＯＵＴの電圧レベルがバイアス電圧ＢＩＡＳよりも高くなり、上側クリップ電圧ＶＨによって可変設定される上側リミットレベル（本実施形態では、先述した通り、上側クリップ電圧ＶＨと同値）に近付くにつれて、トランジスタＱ１のオン抵抗が徐々に低下していき、最終的には、出力信号ＡＯＵＴの電圧レベルが上側リミットレベルに達した時点で、トランジスタＱ１がフルオンとなる。
【００５１】
すなわち、出力信号ＡＯＵＴが上側リミットレベルに近付くにつれて、オペアンプ１３の帰還抵抗値（抵抗１２の抵抗値とトランジスタＱ１のオン抵抗値との合成抵抗値）が徐々に低下していき、前置増幅回路１０のゲインが徐々に低下していく。その結果、出力信号ＡＯＵＴは、上側リミットレベルでクランプされる形となり、出力信号ＡＯＵＴの上側ソフトクリップが実現される。
【００５２】
逆に、出力信号ＡＯＵＴの電圧レベルがバイアス電圧ＢＩＡＳよりも低くなり、下側クリップ電圧ＶＬによって可変設定される下側リミットレベル（本実施形態では、先述した通り、下側クリップ電圧ＶＬと同値）に近付くにつれて、トランジスタＱ２のオン抵抗が徐々に低下していき、最終的には、出力信号ＡＯＵＴの電圧レベルが下側リミットレベルに達した時点で、トランジスタＱ２がフルオンとなる。
【００５３】
すなわち、出力信号ＡＯＵＴが下側リミットレベルに近付くにつれて、オペアンプ１３の帰還抵抗値（抵抗１２の抵抗値とトランジスタＱ２のオン抵抗値との合成抵抗値）が徐々に低下していき、前置増幅回路１０のゲインが徐々に低下していく。その結果、出力信号ＡＯＵＴは、下側リミットレベルでクランプされる形となり、出力信号ＡＯＵＴの下側ソフトクリップが実現される。
【００５４】
上記で説明した通り、本実施形態の音響機器において、出力制限回路６０は、抵抗Ｒｅｘ１を用いて、所定の定電圧（図２の例ではバイアス電圧ＢＩＡＳ）を基準電流Ｉに変換する基準電流生成部（Ｒｅｘ１、ＢＵＦ１、Ｑ０、ＣＭ１、ＣＭ２）と；抵抗Ｒｅｘ２を用いて、オペアンプ１３のバイアス電圧基準で、基準電流Ｉを上側クリップ電圧ＶＨ（＝ＢＩＡＳ＋Ｉ×Ｒ２）に変換する上側クリップ電圧生成部（Ｒｅｘ２、ＢＵＦ２）と；抵抗Ｒｅｘ３を用いて、オペアンプ１３のバイアス電圧基準で、基準電流Ｉを下側クリップ電圧ＶＬ（＝ＢＩＡＳ−Ｉ×Ｒ２）に変換する下側クリップ電圧生成部（Ｒｅｘ３、ＢＵＦ２）と；出力信号ＡＯＵＴの電圧レベルが上側クリップ電圧ＶＨに応じた上側リミットレベル（ＶＨ＋Ｖｆ）を超えないように、かつ、出力信号ＡＯＵＴの電圧レベルが下側クリップ電圧ＶＬに応じた下側リミットレベル（ＶＬ−Ｖｆ）を超えないように、オペアンプ１３のゲインを調整するゲイン調整部（Ｑ１、Ｑ２）と；を有する構成とされている。
【００５５】
より具体的に述べると、出力制限回路６０のゲイン調整部は、エミッタがオペアンプ１３の出力端に接続され、コレクタがオペアンプ１３の入力端に接続され、ベースが上側クリップ電圧ＶＨの印加端に間接的に接続されたＰＮＰ型バイポーラトランジスタＱ１と、同じくエミッタがオペアンプ１３の出力端に接続され、コレクタがオペアンプ１３の入力端に接続され、ベースが下側クリップ電圧ＶＬの印加端に間接的に接続されたＮＰＮ型バイポーラトランジスタＱ２と、を有して成り、ダイオードクリッピング方式（トランジスタＱ１、Ｑ２のベース・エミッタ間におけるダイオード特性を使ったクリッピング方式）を採用して、前置増幅回路１０を構成するオペアンプ１３の出力ダイナミックレンジを制限することにより、ＰＷＭ信号のデューティ（変調度）に制限をかけ、延いては、Ｄ級パワーアンプの出力電力を制限する構成とされている。
【００５６】
このような出力電力制限機能を備えたことにより、過大な入力信号ＡＩＮが印加された場合であっても、オペアンプ１３の出力信号ＡＯＵＴの振幅レベルが抑えられ、延いてはＤ級パワーアンプの出力電力が制限されるので、出力飽和に伴う歪みの増大やスピーカ５０の破壊などを防止することが可能となる。
【００５７】
また、本実施形態の出力制限回路６０であれば、出力信号ＡＯＵＴがソフトクリッピング波形となるため、ハードクリップを行う従来構成に比べて、スピーカ５０での異音を軽減することが可能となる。
【００５８】
また、本実施形態の出力制限回路６０は、ベースが上側クリップ電圧ＶＨの印加端に接続されたトランジスタＱ３と、トランジスタＱ３に直列接続される定電流源Ｉ１と、ベースが下側クリップ電圧ＶＬの印加端に接続されたトランジスタＱ４と、トランジスタＱ４に直列接続される定電流源Ｉ２と、を有して成り、トランジスタＱ１のベースは、トランジスタＱ３と定電流源Ｉ１との接続ノードに接続され、トランジスタＱ２のベースは、トランジスタＱ４と定電流源とＩ２の接続ノードに接続されている。
【００５９】
このような構成とすることにより、トランジスタＱ１、Ｑ２の順方向電圧Ｖｆの温特をトランジスタＱ３、Ｑ４の温特によってキャンセルすることができるとともに、抵抗Ｒｅｘ２、Ｒｅｘ３の他端から引き出される上側クリップ電圧ＶＨ及び下側クリップ電圧ＶＬの値がそのまま前置増幅回路１０の出力電圧ＡＯＵＴの上側リミットレベル及び下側リミットレベルとなるので、非常に使い勝手がよい。
【００６０】
ただし、本発明の構成はこれに限定されるものではなく、トランジスタＱ１、Ｑ２のベースを上側クリップ電圧ＶＨ及び下側クリップ電圧ＶＬの印加端に直接的に接続する構成としても構わない。
【００６１】
また、本実施形態の出力制限回路６０であれば、煩わしい回路定数の調整を行うことなく、抵抗Ｒｅｘ２と抵抗Ｒｅｘ３の抵抗値を同一とするだけで、オペアンプ１３のバイアス電圧ＢＩＡＳを基準とした上下対称クリップを容易に実現することが可能となる。
【００６２】
また、本実施形態の出力制限回路６０であれば、上側クリップ電圧ＶＨ及び下側クリップ電圧ＶＬを非常に広い範囲で可変制御することが可能となる。例えば、バイアス電圧を３．５［Ｖ］とし、内部電圧ＲＥＧを７［Ｖ］とした場合、上側クリップ電圧ＶＨ及び下側クリップ電圧ＶＬは、カレントミラーＣＭ１及びＣＭ２を形成するトランジスタの飽和電圧分（０．１［Ｖ］）を考慮して、バイアス電圧ＢＩＡＳ±３．４［Ｖ］の範囲をダイナミックレンジとすることが可能となる。従って、上側クリップ電圧ＶＨ及び下側クリップ電圧ＶＬの可変制御に対して出力電力のリミットレベルが過敏に反応することがないため、所望の出力電力を精度良くかつ容易に設定することが可能となる。
【００６３】
なお、出力制限回路６０において、抵抗Ｒｅｘ１、抵抗Ｒｅｘ２、及び、抵抗Ｒｅｘ３は、いずれも外付け素子を用いるとよい。このような構成とすることにより、外付け素子の抵抗値を任意に変更することで、出力電力のリミットレベルを無段階に、かつ、高精度に調整することが可能となる。
【００６４】
例えば、上側クリップ電圧ＶＨ及び下側クリップ電圧ＶＬをスピーカ５０のワッテージに応じて適宜設定すれば、予期せぬ過大入力によるスピーカ破壊を防止することができ、或いは、スピーカ出力に応じた電源設計が不要となる。
【００６５】
なお、抵抗Ｒｅｘ１、Ｒｅｘ２、Ｒｅｘ３としては、出力電力のリミットレベルを高精度に設定すべく、精度の良い素子（±１％を推奨）を使用することが望ましい。
【００６６】
また、基準電流Ｉが過大とならないように、抵抗Ｒｅｘ１の抵抗値Ｒ１を比較的大きい値（２０［ｋΩ］以上）に設定することが望ましい。
【００６７】
また、出力電力制限機能を使用しない場合には、抵抗Ｒｅｘ１の抵抗値Ｒ１と、抵抗Ｒｅｘ２及びＲｅｘ３の抵抗値Ｒ２とを同値に設定すればよい。
【００６８】
図４は、平滑信号ＢＴＬａ（ＢＴＬｂ）がソフトクリップされる様子を示した波形図である。なお、図中の実線Ｂ０は、本発明による出力制限が施されていない場合の平滑信号ＢＴＬａ（ＢＴＬｂ）を示しており、実線Ｂ１〜Ｂ３は、本発明による出力制限が徐々に重く施される場合の平滑信号ＢＴＬａ（ＢＴＬｂ）を示している。
【００６９】
図４で示すように、抵抗Ｒｅｘ２及びＲｅｘ３の抵抗値Ｒ２を小さく設定して、本発明による出力制限を重く施すほど、平滑信号ＢＴＬａ（ＢＴＬｂ）の振幅が小さく抑えられることが分かる。
【００７０】
図５は、入力振幅（対数）と出力電圧（対数）との相関関係を示す図である。図中の実線Ｃ０は、本発明による出力制限が施されていない場合の相関関係を示しており、実線Ｃ１〜Ｃ３は本発明による出力制限が徐々に重く施される場合の相関関係を示している。
【００７１】
図５で示すように、抵抗Ｒｅｘ２及びＲｅｘ３の抵抗値Ｒ２を小さく設定して、本発明による出力制限を重く施すほど、入力振幅が大きくなっても、出力電力が小さく抑えられることが分かる。
【００７２】
なお、上記実施形態では、Ｄ級パワーアンプを備えた音響機器の出力電力制限手段として、本発明に係る出力制限回路を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路全般に広く適用することが可能である。
【００７３】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００７４】
本発明は、ＴＶ機器、デスクトップＰＣ、ＡＶレシーバ、カーオーディオなどで使用されるパワーアンプの出力電力を制限する上で好適な技術である。
【図面の簡単な説明】
【００７５】
【図１】は、本発明に係る音響機器の一実施形態を示すブロック図である。
【図２】は、出力制限回路６０の一構成例を示す回路図である。
【図３】は、出力信号ＡＯＵＴがバイアス電圧ＢＩＡＳを基準として上下対称クリップされる様子を示した波形図である。
【図４】は、平滑信号ＢＴＬａ（ＢＴＬｂ）がソフトクリップされる様子を示した波形図である。
【図５】は、入力振幅（対数）と出力電圧（対数）との相関関係を示す図である。
【符号の説明】
【００７６】
１０    前置増幅回路（反転増幅回路）
１１、１２    抵抗
１３    オペアンプ
２０    ＰＷＭ変調回路
２１    位相反転器
２２ａ、２２ｂ    積分器
２３    発振器
２４ａ、２４ｂ    比較器
２５ａ、２５ｂ    デッドタイム生成部
３０    駆動回路
３１ａ、３１ｂ    上側ドライバ
３２ａ、３２ｂ    下側ドライバ
３３ａ、３３ｂ    上側スイッチ（Ｐチャネル型電界効果トランジスタ）
３４ａ、３４ｂ    下側スイッチ（Ｎチャネル型電界効果トランジスタ）
４０    平滑回路
４１ａ、４１ｂ    コイル
４２ａ、４２ｂ    コンデンサ
５０    スピーカ
６０    出力制限回路
ＢＵＦ１、ＢＵＦ２    バッファ
ＣＭ１、ＣＭ２    カレントミラー
Ｑ０    ＮＰＮ型バイポーラトランジスタ
Ｑ１    ＰＮＰ型バイポーラトランジスタ
Ｑ２    ＮＰＮ型バイポーラトランジスタ
Ｑ３    ＮＰＮ型バイポーラトランジスタ
Ｑ４    ＰＮＰ型バイポーラトランジスタ
Ｉ１、Ｉ２    定電流源
Ｒｅｘ１、Ｒｅｘ２、Ｒｅｘ３    抵抗（外付け素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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