(57)【要約】【課題】記憶部に故障が発生した時でもハードウェアを交換することなしに継続して使用することができ、ワランティコストの削減が可能な半導体試験装置を実現する。【解決手段】ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、ＤＵＴを試験する半導体試験装置において、記憶部が通常のテスト時には使用しない代替領域を有し、記憶部に故障が発生した時に、この故障領域へのアクセスを代替領域へのアクセスにするようにアドレスを振り替えるアドレス振り替え部と、このアドレス振り替え部により振り替えられたアドレスを記憶部の実アドレスに変換するアドレス変換部とを備える。【選択図】  図１
2009020934.tif 000002
【特許請求の範囲】
【請求項１】
ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置において、
前記記憶部が通常のテスト時には使用しない代替領域を有し、
前記記憶部に故障が発生した時に、この故障領域へのアクセスを前記代替領域へのアクセスにするように前記アドレスを振り替えるアドレス振り替え部と、
このアドレス振り替え部により振り替えられたアドレスを前記記憶部の実アドレスに変換するアドレス変換部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置において、
前記記憶部が通常のテスト時には使用しない代替領域を有し、
前記アドレスを前記記憶部の実アドレスに変換するアドレス変換部と、
前記記憶部に故障が発生した時に、この故障領域へのアクセスを前記代替領域へのアクセスにするように前記実アドレスを振り替えるアドレス振り替え部と
を備えたことを特徴とする半導体試験装置。
【請求項３】
前記アドレス振り替え部が、
前記故障領域の情報を保存する情報保存部と、
前記アドレスまたは前記実アドレスをモニタすると共に前記情報に基づいて前記故障領域へのアクセスを検出する検出部と、
この検出部にて前記故障領域へのアクセスを検出した場合にオフセットアドレスを出力するオフセット設定部と、
前記アドレスまたは前記実アドレスに前記オフセットアドレスを加算して前記振り替えられたアドレスを出力する加算器とから構成されることを特徴とする
請求項１または請求項２に記載の半導体試験装置。
【請求項４】
前記情報保存部が、
不揮発性記憶装置であることを特徴とする
請求項３記載の半導体試験装置。
【請求項５】
前記アドレス振り替え部が、
前記記憶部のバンク単位でアドレスの振り替えを行うことを特徴とする
請求項１〜４のいずれかに記載の半導体試験装置。
【請求項６】
前記アドレス振り替え部が、
前記記憶部のバンクインターリーブ接続された複数のバンク単位でアドレスの振り替えを行うことを特徴とする
請求項１〜４のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）のアドレスと共にこのアドレスが指定する領域のパス（正常）またはフェイル（異常）を示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置に関し、特に記憶部に故障が発生した時でもハードウェアを交換することなしに継続して使用することができ、品質保証にかかる経費（以下、ワランティコストという）の削減が可能な半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、ＤＵＴに信号を印加し、ＤＵＴからの出力信号と期待値を比較判定することにより、ＤＵＴの良品または不良品を判別する。特に、メモリデバイスをＤＵＴとする半導体試験装置（メモリテスタ）には、メモリデバイスのメモリ領域に対応した大規模なフェイルメモリを実装している。
【０００３】
メモリデバイスの試験は、メモリ領域のあるアドレスに書き込んだデータと読み出したデータが一致するか否かでパスまたはフェイルの判定を行う。このような試験をメモリデバイスの全領域に対して行い、メモリ領域の位置を指定するアドレスとこのアドレスに対応する領域のパスまたはフェイルのデータをまとめたフェイルデータがフェイルメモリに入力される。
【０００４】
従来の半導体試験装置装置に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開２００７−１５７２６４号公報
【０００６】
図６はこのような従来の半導体試験装置のフェイルメモリ部を示す構成ブロック図である。図６において、入出力部１は、フェイルデータ１を入力し、データとアドレスに分離する。また、ＦＩＦＯ（First-In First-Out）メモリ（図示せず）を内蔵しており、分離したデータとアドレスを順次記憶する。
【０００７】
アドレス変換部２は、入力されたアドレス１を記憶部の実際のアドレス（以下、実アドレスという）に変換して出力する。記憶部３、記憶部４および記憶部５は、バンク構造を有するメモリ（例えば、ＲＡＭ（Random Access Memory））等で構成されている。
【０００８】
フェイルデータ１は入出力部１に入力され、入出力部１のフェイルデータ２出力端子からはフェイルデータ２が出力される。入出力部１のデータ１入出力端子はアドレス変換部２のデータ１入出力端子に相互に接続され、入出力部１のアドレス１出力端子はアドレス変換部２のアドレス１入力端子に接続される。
【０００９】
入出力部１のデータ２入出力端子はアドレス変換部２のデータ２入出力端子に相互に接続され、入出力部１のアドレス２出力端子はアドレス変換部２のアドレス２入力端子に接続される。アドレス変換部２の一方のメモリデータ入出力端子は記憶部３および記憶部４のデータ入出力端子にそれぞれ相互に接続され、アドレス変換部２の一方のアドレス出力端子は記憶部３および記憶部４のアドレス入力端子にそれぞれ接続される。
【００１０】
アドレス変換部２の他方のメモリデータ入出力端子は記憶部５のデータ入出力端子に相互に接続され、アドレス変換部２の他方のアドレス出力端子は記憶部５のアドレス入力端子に接続される。入出力部１、アドレス変換部２、記憶部３、記憶部４および記憶部５はフェイルメモリ部５０を構成している。
【００１１】
図６に示す従来例の動作を説明する。ＤＵＴとなるメモリデバイスは、主たるメモリ領域であるメイン領域とこのメイン領域の欠陥を補完するためのスペア領域を持っている。半導体試験装置のフェイルメモリ部５０はメモリ領域のフェイルデータをＤＵＴのビットマップイメージで記憶するため、ＤＵＴのメイン領域に対応したメインメモリ（記憶部３および記憶部５）とＤＵＴのスペア領域に対応したスペアメモリ（記憶部４）を持つ必要がある。
【００１２】
記憶部３および記憶部５はバンク０、バンク１、バンク２およびバンク３の４つのバンクをそれぞれ持ち、記憶部４はバンク０およびバンク１の２つのバンクを持っている。入出力部１にフェイルデータ１が入力されると、前述のようにフェイルデータ１をデータおよびアドレスに分離し、ＦＩＦＯメモリに順次記憶していく。ＦＩＦＯメモリに所定数以上のデータおよびアドレスが記憶されると、入出力部１はＦＩＦＯメモリから２組のデータおよびアドレスを取り出し、データ１およびアドレス１、データ２およびアドレス２としてそれぞれ出力する。
【００１３】
アドレス変換部２は、入力されたアドレス１を記憶部３または記憶部４の実アドレスに変換して出力し、このアドレスに基づいて記憶部３または記憶部４にデータ１を書き込む。同様に、入力されたアドレス２を記憶部５の実アドレスに変換して出力し、このアドレスに基づいて記憶部５にデータ２を書き込む。
【００１４】
メインメモリである記憶部３および記憶部５にはＤＵＴのメイン領域のテスト結果であるフェイルデータが記憶され、スペアメモリである記憶部４にはＤＵＴのスペア領域のテスト結果であるフェイルデータが記憶される。
【００１５】
一般に、ＤＵＴのスペア領域は、メイン領域に欠陥があった場合の補完目的に使用されるため、メイン領域に比べて容量が小さい。このため、フェイルメモリ部５０においても、スペアメモリである記憶部４はメインメモリである記憶部３および記憶部５よりも小さいメモリ容量となる。
【００１６】
フェイルデータ読み出し時には、入出力部１が記憶部３、記憶部４および記憶部５に記憶されているフェイルデータを読み出し、所望の出力形式に変換してフェイルデータ２として出力する。フェイルデータ２は、フェイル状況の表示やリダンダンシ等の演算に使用される。
【００１７】
この結果、ＤＵＴのメイン領域のテスト結果であるフェイルデータをメインメモリである記憶部３および記憶部５にそれぞれ記憶し、ＤＵＴのスペア領域のテスト結果であるフェイルデータをスペアメモリである記憶部４に記憶することにより、ＤＵＴのメイン領域とスペア領域で記憶される場所が分けられるので、フェイルデータのその後の処理が容易になる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
半導体試験装置、特にメモリテスタのフェイルメモリ部では、非常に多くのメモリデバイスを長期に渡り使用するため、信頼性が重要となっている。しかしながら、近年、メモリデバイスは微細化が進み、長期に渡って信頼性を維持するのが困難になってきている。
【００１９】
図６に示す従来例では、記憶部３、記憶部４、または、記憶部５のいずれかが故障した場合、故障した記憶部が実装されているカード全体（例えば、フェイルメモリカード）を交換することになり、ワランティコストが増大するといった問題があった。
【００２０】
また、突然の記憶部の故障に対応するため、記憶部にＥＣＣ（Error Checking and Correcting）機能付きのメモリデバイスを使用する方法もあるが、コストの大幅なアップとなってしまう。ＥＣＣ機能とは、誤ったデータが記憶されていることを検出し、正しい値にデータを訂正することができる機能である。
従って本発明が解決しようとする課題は、記憶部に故障が発生した時でもハードウェアを交換することなしに継続して使用することができ、ワランティコストの削減が可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置において、
前記記憶部が通常のテスト時には使用しない代替領域を有し、前記記憶部に故障が発生した時に、この故障領域へのアクセスを前記代替領域へのアクセスにするように前記アドレスを振り替えるアドレス振り替え部と、このアドレス振り替え部により振り替えられたアドレスを前記記憶部の実アドレスに変換するアドレス変換部とを備えたことを特徴とする。
【００２２】
請求項２記載の発明は、
ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置において、
前記記憶部が通常のテスト時には使用しない代替領域を有し、前記アドレスを前記記憶部の実アドレスに変換するアドレス変換部と、前記記憶部に故障が発生した時に、この故障領域へのアクセスを前記代替領域へのアクセスにするように前記実アドレスを振り替えるアドレス振り替え部とを備えたことを特徴とする。
【００２３】
請求項３記載の発明は、
請求項１または請求項２に記載の半導体試験装置において、
前記アドレス振り替え部が、
前記故障領域の情報を保存する情報保存部と、前記アドレスまたは前記実アドレスをモニタすると共に前記情報に基づいて前記故障領域へのアクセスを検出する検出部と、この検出部にて前記故障領域へのアクセスを検出した場合にオフセットアドレスを出力するオフセット設定部と、前記アドレスまたは前記実アドレスに前記オフセットアドレスを加算して前記振り替えられたアドレスを出力する加算器とから構成されることを特徴とする。
【００２４】
請求項４記載の発明は、
請求項３記載の半導体試験装置において、
前記情報保存部が、
不揮発性記憶装置であることを特徴とする。
【００２５】
請求項５記載の発明は、
請求項１〜４のいずれかに記載の半導体試験装置において、
前記記憶部のバンク単位でアドレスの振り替えを行うことを特徴とする。
【００２６】
請求項６記載の発明は、
請求項１〜４のいずれかに記載の半導体試験装置において、
前記記憶部のバンクインターリーブ接続された複数のバンク単位でアドレスの振り替えを行うことを特徴とする。
【発明の効果】
【００２７】
本発明によれば次のような効果がある。
請求項１、請求項３〜請求項６の発明によれば、ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置において、前記記憶部が通常のテスト時には使用しない代替領域を有し、前記記憶部に故障が発生した時に、この故障領域へのアクセスを前記代替領域へのアクセスにするように前記アドレスを振り替えるアドレス振り替え部と、このアドレス振り替え部により振り替えられたアドレスを前記記憶部の実アドレスに変換するアドレス変換部とを備えたことにより、フェイルメモリカード（ハードウェア）を交換することなしに継続して使用することができるので、ワランティコストの削減が可能になる。
【００２８】
請求項２〜請求項６の発明によれば、ＤＵＴのアドレスとこのアドレスが指定する領域のパス／フェイルを示すデータを記憶部に記憶し、前記ＤＵＴを試験する半導体試験装置において、前記記憶部が通常のテスト時には使用しない代替領域を有し、前記アドレスを前記記憶部の実アドレスに変換するアドレス変換部と、前記記憶部に故障が発生した時に、この故障領域へのアクセスを前記代替領域へのアクセスにするように前記実アドレスを振り替えるアドレス振り替え部とを備えたことにより、フェイルメモリカード（ハードウェア）を交換することなしに継続して使用することができるので、ワランティコストの削減が可能になる。
【発明を実施するための最良の形態】
【００２９】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置のフェイルメモリ部の一実施例を示す構成ブロック図であり、図６と共通する部分には同一の符号を付けている。
【００３０】
図１において、スペアメモリである記憶部４は、図６に示す従来例に比べてバンク２およびバンク３が追加されている。アドレス振り替え部６およびアドレス振り替え部７は、入力されたアドレスに基づいて、オフセットアドレスを加算する機能を有する。
【００３１】
入出力部１のアドレス１出力端子はアドレス振り替え部６の入力端子に接続され、アドレス振り替え部６の出力端子はアドレス変換部２のアドレス１入力端子に接続される。入出力部１のアドレス２出力端子はアドレス振り替え部７の入力端子に接続され、アドレス振り替え部７の出力端子はアドレス変換部２のアドレス２入力端子に接続される。その他の接続に関しては、図６に示す従来例と同じため、説明を省略する。
【００３２】
図１に示す実施例の動作を図２および図３を用いて説明する。図２はアドレス振り替え部６の構成ブロック図であり、図３は本発明の故障時の動作を説明する説明図である。
【００３３】
図２において、情報保存部６１は、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等の不揮発性記憶装置で構成され、故障領域の情報を保存する。検出部６２は、入力されたアドレスをモニタし、故障領域へのアクセスを検出する。オフセット設定部６３は、故障領域を回避するためのオフセットアドレスを出力する。加算器６４は、入力アドレスにオフセットアドレスを加算して出力する。
【００３４】
アドレスｎは検出部６２の一方の入力端子および加算器６４の一方の入力端子にそれぞれ入力され、加算器６４の出力はアドレスｎ’として出力される。情報保存部６１の出力端子は検出部６２の他方の入力端子に接続され、検出部６２の出力端子はオフセット設定部６３の入力端子に接続される。オフセット設定部６３の出力端子は加算器６４の他方の入力端子に接続される。情報保存部６１、検出部６２、オフセット設定部６３および加算器６４はアドレス振り替え部６を構成している。なお、アドレス振り替え部７の構成もアドレス振り替え部６の構成と同じとする。
【００３５】
図１は故障が発生していない時、すなわち、正常時の動作を示している。正常時には、アドレス振り替え部６およびアドレス振り替え部７はそれぞれdisable状態になっており、入力されるアドレス１またはアドレス２はそのまま出力される。この場合の詳細な動作は、図６に示す従来例と同じため、説明を省略する。
【００３６】
次に故障時の動作について説明する。一般に、半導体試験装置に故障が発生した時、各部の機能をチェックするための診断プログラムを実行し、故障原因の特定作業を行う。例えば、図３に示すようにフェイルメモリ部５１の診断で記憶部３のバンク０およびバンク１で故障（フェイル）が発生した場合、診断プログラムにより演算制御部（図示せず）が記憶部３のバンク０およびバンク１を指定するアドレス（故障領域の情報）をアドレス振り替え部６の情報保存部６１に保存する。
【００３７】
また、スペアメモリである記憶部４のバンク２およびバンク３は通常テストでは使用されない代替領域である。そして、記憶部３のバンク０およびバンク１へのアクセスを記憶部４の代替領域のアクセスになるように、診断プログラムにより演算制御部（図示せず）がオフセット設定部６３にオフセットアドレスを設定する。
【００３８】
この状態で、ＤＵＴのテストを開始する。ＤＵＴのメモリ領域のうちメイン領域のテスト結果であるフェイルデータが入出力部１に入力されると、フェイルデータをデータおよびアドレスに分離し、入出力部１に内蔵されているＦＩＦＯメモリ（図示せず）に順次記憶していく。ＦＩＦＯメモリに所定数以上のデータおよびアドレスが記憶されると、入出力部１はＦＩＦＯメモリから２組のデータおよびアドレスを取り出し、データ１およびアドレス１、データ２およびアドレス２として出力する。
【００３９】
アドレス振り替え部６はenable状態となり、検出部６２でアドレス１をモニタし、情報保存部６１に保存されている故障領域のアドレスと一致するアドレス１を検出する。もし、故障領域のアドレスと一致するアドレス１を検出した場合には、検出信号をオフセット設定部６３に出力する。
【００４０】
検出信号を受信したオフセット設定部６３は、診断時に予め設定されていたオフセットアドレスを加算器６４に出力する。加算器６４はアドレス１にオフセットアドレスを加算してアドレス１’として出力する。これにより、故障領域である記憶部３のバンク０およびバンク１にはアクセスせず、フェイルデータは記憶部４の代替領域に記憶される。
【００４１】
スペアメモリである記憶部４にバンクを追加することは、使用するメモリデバイスのメモリ容量を増やすことになり、部品費のコストアップになると思われる。しかし、例えばＳＤＲＡＭ（Synchronous DRAM）等の汎用デバイスは、メモリ容量が小さければ価格も安いとは限らず、パソコン等に多用されるメモリ容量のデバイスの価格が下がりやすい。これは、パソコン等に使用されることにより、大量に生産されるためである。このような市場価格の傾向を考慮すれば、スペアメモリである記憶部４の容量を増やすことによるコストアップは少ないと考えられる。
【００４２】
この結果、フェイルメモリ部５１の診断時に故障（フェイル）が発生した場合、アドレス振り替え部の情報保存部６１に故障領域の情報を保存すると共にオフセット設定部６３にオフセットアドレスを設定する。そして、ＤＵＴのテスト時にアドレス振り替え部でアドレスをモニタし、このアドレスが故障領域のアドレスと一致した場合には故障領域へのアクセスを代替領域へのアクセスにするようにアドレスを振り替えることにより、フェイルメモリカード（ハードウェア）を交換することなしに継続して使用することができるので、ワランティコストの削減が可能になる。
【００４３】
図４は本発明に係る半導体試験装置のフェイルメモリ部の他の実施例を示す構成ブロック図である。図４の実施例において、図１の実施例と異なる点は記憶部に使用しているメモリデバイスをバンクインターリーブ接続していることである。
【００４４】
図４において、入出力部８は、フェイルデータ１を入力し、データとアドレスに分離する。また、ＦＩＦＯメモリを内蔵しており、分離したデータとアドレスを順次記憶する。アドレス振り替え部９、アドレス振り替え部１０、アドレス振り替え部１１およびアドレス振り替え部１２は、入力されたアドレスに基づいて、オフセットアドレスを加算する機能を有する。
【００４５】
アドレス変換部１３は、入力されたアドレスを記憶部の実アドレスに変換して出力する。記憶部１４、記憶部１５および記憶部１６は、バンク構造を有するメモリ（例えば、ＲＡＭ）等で構成されており、高速動作させるため、バンクインターリーブが可能となっている。
【００４６】
フェイルデータ１は入出力部８に入力され、入出力部８のフェイルデータ２出力端子からはフェイルデータ２が出力される。入出力部８のデータ１ａ／２ａ入出力端子はアドレス変換部１３のデータ１ａ／２ａ入出力端子に相互に接続され、入出力部８のアドレス１ａ／２ａ出力端子はアドレス振り替え部９の入力端子に接続される。アドレス振り替え部９の出力端子はアドレス変換部１３のアドレス１ａ／２ａ入力端子に接続される。
【００４７】
入出力部８のデータ１ｂ／２ｂ入出力端子はアドレス変換部１３のデータ１ｂ／２ｂ入出力端子に相互に接続され、入出力部８のアドレス１ｂ／２ｂ出力端子はアドレス振り替え部１０の入力端子に接続される。アドレス振り替え部１０の出力端子はアドレス変換部１３のアドレス１ｂ／２ｂ入力端子に接続される。
【００４８】
入出力部８のデータ１ｃ／２ｃ入出力端子はアドレス変換部１３のデータ１ｃ／２ｃ入出力端子に相互に接続され、入出力部８のアドレス１ｃ／２ｃ出力端子はアドレス振り替え部１１の入力端子に接続される。アドレス振り替え部１１の出力端子はアドレス変換部１３のアドレス１ｃ／２ｃ入力端子に接続される。
【００４９】
入出力部８のデータ１ｄ／２ｄ入出力端子はアドレス変換部１３のデータ１ｄ／２ｄ入出力端子に相互に接続され、入出力部８のアドレス１ｄ／２ｄ出力端子はアドレス振り替え部１２の入力端子に接続される。アドレス振り替え部１２の出力端子はアドレス変換部１３のアドレス１ｄ／２ｄ入力端子に接続される。
【００５０】
アドレス変換部１３の第１のメモリデータ入出力端子は記憶部１４のデータ入出力端子に相互に接続され、アドレス変換部１３の第１のアドレス出力端子は記憶部１４のアドレス入力端子に接続される。
【００５１】
アドレス変換部１３の第２のメモリデータ入出力端子は記憶部１５のデータ入出力端子に相互に接続され、アドレス変換部１３の第２のアドレス出力端子は記憶部１５のアドレス入力端子に接続される。
【００５２】
アドレス変換部１３の第３のメモリデータ入出力端子は記憶部１６のデータ入出力端子に相互に接続され、アドレス変換部１３の第３のアドレス出力端子は記憶部１６のアドレス入力端子に接続される。
【００５３】
入出力部８、アドレス振り替え部９、アドレス振り替え部１０、アドレス振り替え部１１、アドレス振り替え部１２、アドレス変換部１３、記憶部１４、記憶部１５および記憶部１６はフェイルメモリ部５２を構成している。
【００５４】
図４に示す実施例の動作を図５を用いて説明する。図５は本発明の故障時の動作を説明する説明図である。
【００５５】
アドレス振り替え部９、アドレス振り替え部１０、アドレス振り替え部１１およびアドレス振り替え部１２の構成は、図２に示すアドレス振り替え部６と同じである。  図４は故障が発生していない時、すなわち、正常時の動作を示している。
【００５６】
入出力部８にフェイルデータ１が入力されると、フェイルデータ１をデータおよびアドレスに分離し、内蔵しているＦＩＦＯメモリに順次記憶していく。ＦＩＦＯメモリに所定数以上のデータおよびアドレスが記憶されると、入出力部１はＦＩＦＯメモリから４組のデータおよびアドレスを取り出し、データ１ａ（２ａ）およびアドレス１ａ（２ａ）、データ１ｂ（２ｂ）およびアドレス１ｂ（２ｂ）、データ１ｃ（２ｃ）およびアドレス１ｃ（２ｃ）、データ１ｄ（２ｄ）およびアドレス１ｄ（２ｄ）として出力する。
【００５７】
データ１ａとデータ２ａ、アドレス１ａとアドレス２ａはそれぞれ記憶部のバンクインターリーブに使用されるため、交互に出力される。同様に、データ１ｂとデータ２ｂ、アドレス１ｂとアドレス２ｂ、データ１ｃとデータ２ｃ、アドレス１ｃとアドレス２ｃ、データ１ｄとデータ２ｄ、アドレス１ｄとアドレス２ｄもそれぞれ交互に出力される。
【００５８】
正常時には、アドレス振り替え部９、アドレス振り替え部１０、アドレス振り替え部１１およびアドレス振り替え部１２はそれぞれdisable状態になっており、入力されるアドレスはそのまま出力される。
【００５９】
アドレス変換部１３は、入力されたアドレス１ａ（２ａ）を記憶部１４の実アドレスに変換して出力し、このアドレスに基づいて記憶部１４にデータ１ａ（２ａ）を書き込む。具体的には、アドレス１ａの場合には記憶部１４のバンク０にデータ１ａを書き込み、アドレス２ａの場合には記憶部１４のバンク２にデータ２ａを書き込む。
【００６０】
同様に、アドレス変換部１３は、入力されたアドレス１ｂ，２ｂ，１ｃ，２ｃ，１ｄ，２ｄを記憶部１４または記憶部１５の実アドレスに変換して出力する。アドレス１ｂの場合には記憶部１４のバンク１にデータ１ｂを書き込み、アドレス２ｂの場合には記憶部１４のバンク３にデータ２ｂを書き込む。
【００６１】
アドレス１ｃの場合には記憶部１５のバンク０にデータ１ｃを書き込み、アドレス２ｃの場合には記憶部１５のバンク２にデータ２ｃを書き込む。アドレス１ｄの場合には記憶部１５のバンク１にデータ１ｄを書き込み、アドレス２ｄの場合には記憶部１５のバンク３にデータ２ｄを書き込む。
【００６２】
次に故障時の動作について説明する。図５に示すようにフェイルメモリ部５２の診断で記憶部１５のバンク０およびバンク２で故障（フェイル）が発生した場合、診断プログラムにより演算制御部（図示せず）が記憶部１５のバンク０およびバンク２を指定するアドレス（故障領域の情報）をアドレス振り替え部１１の情報保存部６１に保存する。
【００６３】
また、スペアメモリである記憶部１６のバンク１およびバンク３は代替領域である。そして、記憶部１５のバンク０およびバンク２へのアクセスを記憶部１６の代替領域のアクセスになるように、診断プログラムにより演算制御部（図示せず）がアドレス振り替え部１１のオフセット設定部６３にオフセットアドレスを設定する。
【００６４】
この状態で、ＤＵＴのテストを開始する。ＤＵＴのメモリ領域のうちメイン領域のテスト結果であるフェイルデータが入出力部１に入力されると、フェイルデータをデータおよびアドレスに分離し、内蔵されているＦＩＦＯメモリ（図示せず）に順次記憶していく。ＦＩＦＯメモリに所定数以上のデータおよびアドレスが記憶されると、入出力部１はＦＩＦＯメモリから４組のデータおよびアドレスを取り出し、データ１ａ（２ａ）およびアドレス１ａ（２ａ）、データ１ｂ（２ｂ）およびアドレス１ｂ（２ｂ）、データ１ｃ（２ｃ）およびアドレス１ｃ（２ｃ）、データ１ｄ（２ｄ）およびアドレス１ｄ（２ｄ）として出力する。
【００６５】
アドレス振り替え部１０はenable状態となり、検出部６２でアドレス１ｃ（２ｃ）をモニタし、情報保存部６１に保存されている故障領域のアドレスと一致するアドレス１ｃ（２ｃ）を検出する。もし、故障領域のアドレスと一致するアドレス１ｃ（２ｃ）を検出した場合には、検出信号をオフセット設定部６３に出力する。
【００６６】
検出信号を受信したオフセット設定部６３は、診断時に予め設定されていたオフセットアドレスを加算器６４に出力する。加算器６４はアドレス１ｃ（２ｃ）にオフセットアドレスを加算してアドレス１ｃ’（２ｃ’）として出力する。これにより、故障領域である記憶部１５のバンク０およびバンク２にはアクセスせず、フェイルデータは記憶部１６の代替領域に記憶される。
【００６７】
この結果、フェイルメモリ部５２の診断時に故障（フェイル）が発生した場合、アドレス振り替え部の情報保存部６１に故障領域の情報を保存すると共にオフセット設定部６３にオフセットアドレスを設定する。そして、ＤＵＴのテスト時にアドレス振り替え部でアドレスをモニタし、このアドレスが故障領域のアドレスと一致した場合には故障領域へのアクセスを代替領域へのアクセスにするようにアドレスを振り替えることにより、フェイルメモリ（ハードウェア）を交換することなしに継続して使用することができるので、ワランティコストの削減が可能になる。
【００６８】
なお、図１および図４に示す実施例において、アドレス振り替え部が入出力部とアドレス変換部の間に配置されているが、必ずしもこれに限定されるわけではなく、アドレス変換部の後にアドレス振り替え部を配置してもよい。
【００６９】
この場合、入出力部から出力されたアドレスはアドレス変換部で記憶部の実アドレスに変換され、この実アドレスがアドレス振り替え部で記憶部の代替領域のアドレスに振り替えられる。
【００７０】
また、図２に示す実施例において、入力されたアドレスにオフセットアドレスを加算してアドレスを振り替えているが、必ずしもこれに限定されるわけではなく、入力アドレスを加工せずに全く別のアドレスに置き換えてアドレス振り替えを行ってもよい。
【００７１】
例えば、アドレス振り替え部に記憶部を用意しておく。この記憶部上に入力アドレスから全く別のアドレス（振り替えアドレス）に置き換えるようにルックアップテーブルを用意する。記憶部上のルックアップテーブルに予め振り替えアドレスを記憶させておくことで、入力アドレスを容易に全く別のアドレスに置き換えることが可能になる。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る半導体試験装置のフェイルメモリ部の一実施例を示す構成ブロック図である。
【図２】アドレス振り替え部の構成ブロック図である。
【図３】本発明の故障時の動作を説明する説明図である。
【図４】本発明に係る半導体試験装置のフェイルメモリ部の他の実施例を示す構成ブロック図である。
【図５】本発明の故障時の動作を説明する説明図である。
【図６】従来の半導体試験装置のフェイルメモリ部を示す構成ブロック図である。
【符号の説明】
【００７３】
１  入出力部
２  アドレス変換部
３，４，５  記憶部
６，７，８，９，１０，１１  アドレス振り替え部
５０，５１，５２  フェイルメモリ部
６１  情報保存部
６２  検出部
６３  オフセット設定部
６４  加算器
【図１】
2009020934.tif 000003
【図２】
2009020934.tif 000004
【図３】
2009020934.tif 000005
【図４】
2009020934.tif 000006
【図５】
2009020934.tif 000007
【図６】
2009020934.tif 000008