(57)【要約】【課題】ＳＯＩ上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板11と、前記半導体基板上に設けられ開口を有する絶縁層12と、前記絶縁層上に設けられた半導体層13とを備える支持基板15と、前記半導体層上に設けられ、電流経路が直列接続された複数のメモリセルを備えるメモリセルユニットMUと、前記メモリセルユニットに隣接し、かつ前記開口の上方の前記半導体層上に配置され、前記開口の上方の前記半導体層の上面は前記メモリセルユニットが設けられた前記半導体層よりも中央近傍のみが低いリセス構造17を有し、前記リセス構造上における前記半導体層上に設けられたゲート絶縁膜18と、前記ゲート絶縁膜上に設けられたゲート電極19とを備えた選択トランジスタSTとを具備する。【選択図】      図１
2009135334.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられ開口を有する絶縁層と、前記絶縁層上に設けられた半導体層とを備える支持基板と、
前記半導体層上に設けられ、電流経路が直列接続された複数のメモリセルを備えるメモリセルユニットと、
前記メモリセルユニットに隣接し、かつ前記開口の上方の前記半導体層上に配置され、前記開口の上方の前記半導体層の上面は前記メモリセルユニットが設けられた前記半導体層よりも中央近傍のみが低いリセス構造を有し、前記リセス構造上における前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えた選択トランジスタとを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御電極とを有すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記選択トランジスタのゲート電極の上面が平坦であること
を特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
半導体基板上に絶縁層を形成する工程と、
前記絶縁層のリセス構造の形成予定位置に、前記半導体基板の表面上が露出する開口を形成する工程と、
前記絶縁層上に、半導体層を形成するとともに、前記開口上にリセス構造を自己整合的に形成する工程と、
前記半導体層上に順次、トンネル絶縁膜，第１導電層，ゲート間絶縁膜，および第２導電層を形成する工程と、
前記第１導電層，前記ゲート間絶縁膜，および前記第２導電層をエッチングし、前記半導体層上にメモリセルユニットおよび前記半導体層のリセス構造上に選択トランジスタを形成する工程とを具備すること
を特徴とする半導体記憶装置の製造方法。
【請求項５】
前記リセス構造を自己整合的に形成する工程の後に、前記半導体層をアニールし、前記半導体層を結晶化させる工程と、
前記半導体層にエッチングを行い、前記半導体層を薄膜化する工程とを更に具備すること
を特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその製造方法に関し、例えば、部分ＳＯＩ型メモリセルアレイにより構成されたＮＡＮＤ型フラッシュEEPROM等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリにおいては、大容量化およびビット（bit）単価低減の要求により、メモリセルの微細化が課題とされている。
【０００３】
しかし、メモリセルの微細化に伴って行われる素子分離領域の微細化は、セル間の耐圧低下をもたらす。そこで、耐圧低下をもたらすことなく、セルの微細化を実現するためには、メモリセルアレイを、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成する技術が有効である。例えば、特許文献１には、部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置とその製造方法が開示されている。
【０００４】
ここで、メモリセルの微細化のみならず、選択トランジスタのさらなる微細化も課題とされている。しかし、選択トランジスタの微細化、特にゲート長方向のシュリンクにおいては、下記１．２．のようなトランジスタ特性の劣化が避けられない。そのため、選択トランジスタの動作速度低減等のパフォーマンス劣化を招く。
【０００５】
１．カットオフ（Cut Off）特性の劣化  
２．ショートチャネル効果により、チャネル長寸法のバラつきによる閾値電圧（Vth）変動量の増大  
そのため、ＮＡＮＤ型フラッシュメモリの微細化のためには、メモリセルのみならず、選択トランジスタの特性を維持、さらには向上させつつ、選択トランジスタをゲート長方向にシュリンクする必要がある。
【特許文献１】特開２００７−１１００２９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、ＳＯＩ上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ開口を有する絶縁層と、前記絶縁層上に設けられた半導体層とを備える支持基板と、前記半導体層上に設けられ、電流経路が直列接続された複数のメモリセルを備えるメモリセルユニットと、前記メモリセルユニットに隣接し、かつ前記開口の上方の前記半導体層上に配置され、前記開口の上方の前記半導体層の上面は前記メモリセルユニットが設けられた前記半導体層よりも中央近傍のみが低いリセス構造を有し、前記リセス構造上における前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えた選択トランジスタとを具備する半導体記憶装置を提供できる。
【０００８】
この発明の一態様によれば、半導体基板上に絶縁層を形成する工程と、前記絶縁層のリセス構造の形成予定位置に、前記半導体基板の表面上が露出する開口を形成する工程と、前記絶縁層上に、半導体層を形成するとともに、前記開口上にリセス構造を自己整合的に形成する工程と、前記半導体層上に順次、トンネル絶縁膜，第１導電層，ゲート間絶縁膜，および第２導電層を形成する工程と、前記第１導電層，前記ゲート間絶縁膜，および前記第２導電層をエッチングし、前記半導体層上にメモリセルユニットおよび前記半導体層のリセス構造上に選択トランジスタを形成する工程とを具備する半導体記憶装置の製造方法を提供できる。
【発明の効果】
【０００９】
この発明によれば、ＳＯＩ上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる半導体記憶装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１０】
［概要］  
まず、この発明の概要について、図１を用いて説明する。  
この発明の一例によれば、ＳＯＩ基板上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる半導体記憶装置およびその製造方法を提案する。
【００１１】
また、フローティングゲート電極及びコントロールゲート電極を有する２層ゲート構造のＮＡＮＤ型フラッシュメモリを例に説明するが、本実施形態は、電荷蓄積層としてフローティングゲート電極の代わりにシリコン窒化膜（Ｓｉ３Ｎ４膜）を使用するmetal-oxide-nitride-oxide-silicon（ＭＯＮＯＳ）型不揮発性半導体記憶装置、タンタル窒化膜のコントロールゲート電極と高誘電率絶縁膜、例えばアルミナ膜（Ａｌ２Ｏ３膜）を電荷蓄積層として使用するtantalum nitride-aluminum oxide- oxide-nitride-oxide-silicon（ＴＡＮＯＳ）型不揮発性半導体記憶装置等にも適用することができる。
【００１２】
その半導体記憶装置の構成とは、例えば、図１に示すように、半導体基板１１と、前記半導体基板上に設けられ開口ＯＰを有する絶縁層１２と、前記絶縁層上に設けられた半導体層１３とを備える支持基板１５と、前記半導体層上に設けられ、電流経路が直列接続された複数のメモリセルを備えるメモリセルユニットＭＵと、前記メモリセルユニットに隣接し、かつ前記開口の上方の前記半導体層上に配置され、前記開口の上方の前記半導体層の上面は前記メモリセルユニットが設けられた前記半導体層よりも中央近傍のみが低いリセス構造１７を有し、前記リセス構造上における前記半導体層上に設けられたゲート絶縁膜１８と、前記ゲート絶縁膜上に設けられたゲート電極１９とを備えた選択トランジスタＳＴとを具備するものである。
【００１３】
上記の構成によれば、選択トランジスタＳＴは、メモリセルユニットＭＵが設けられた半導体層よりも中央近傍のみが低くかつ開口ＯＰの上方に位置するリセス構造１７を備えている。
【００１４】
そのため、選択トランジスタＳＴの実効的なチャネル長を伸ばすことができ、選択トランジスタＳＴのカットオフ特性を向上することができる。さらに、チャネル長を増大できるため、閾値電圧（Vth）変動量の増大を防止することもできる。
【００１５】
加えて、メモリセルユニットＭＵが、部分ＳＯＩ基板（支持基板）１５上に設けられているため、メモリセル間の耐圧を向上することも可能である。
【００１６】
このように、上記の構成によれば、部分ＳＯＩ基板上にメモリセルユニットＭＵ及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上することができる。
【００１７】
以下、この発明の実施形態および変形例について図面を参照して説明する。以下の実施形態および変形例においては、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１８】
［第１の実施形態］  
＜１−１．全体構成例＞  
まず、図２を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。
【００１９】
図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ２１、ビット線制御回路２２、カラムデコーダ２３、データ入出力バッファ２４、データ入出力端子２５、ワード線制御回路２６、制御信号及び制御電圧発生回路２７、および制御信号入力端子２８により構成されている。
【００２０】
メモリセルアレイ２１は、複数のブロック（ＢＬＯＣＫ１，ＢＬＯＣＫ２，…，ＢＬＯＣＫｎ）により構成されている。このメモリセルアレイ２１には、ワード線を制御するワード線制御回路２６、ビット線を制御するビット制御回路２２が接続されている。
【００２１】
ビット線制御回路２２は、ビット線を介してメモリセルアレイ２１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ２１中のメモリセルの状態を検出する。また、ビット線制御回路２２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２２には、カラムデコーダ２３、データ入出力バッファ２４、制御信号及び制御電圧発生回路２７が接続されている。
【００２２】
ビット線制御回路２２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ２３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ２４を介してデータ入出力端子２５から外部へ出力される。データ入出力端子２５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００２３】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子２５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子２５に入力された書き込みデータは、データ入出力バッファ２４を介して、カラムデコーダ２３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路２７に供給される。
【００２４】
ワード線制御回路２６は、メモリセルアレイ２１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２５】
制御信号及び制御電圧発生回路２７は、上記メモリセルアレイ２１、ビット線制御回路２２、カラムデコーダ２３、データ入出力バッファ２４、およびワード線制御回路２６に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路２７によって制御される。制御信号及び制御電圧発生回路２７は、制御信号入力端子２８に接続され、ホスト機器から制御信号入力端子２８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００２６】
ここで、上記ワード線制御回路２６、ビット線制御回路２２、カラムデコーダ２３、制御信号及び制御電圧発生回路２７は、書き込み回路、および読み出し回路を構成している。
【００２７】
＜１−２．ブロックＢＬＯＣＫの構成例＞  
次に、図３を用いて、第１の実施形態に係るブロックＢＬＯＣＫの構成例について説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。
【００２８】
ここで、ＮＡＮＤ型フラッシュメモリの消去動作は、このブロックＢＬＯＣＫ単位で一括して行われる。そのため、ブロックＢＬＯＣＫは、消去単位である。
【００２９】
ブロックＢＬＯＣＫ１は、ＷＬ方向に配置された複数のメモリセルユニットＭＵおよびメモリセルユニットを選択する選択トランジスタＳＴ１，ＳＴ２を備えている。
【００３０】
メモリセルユニットＭＵは、電流経路が直列接続される８個のメモリセルトランジスタＭＴから構成される。選択トランジスタＳＴ１の電流経路の一端は、メモリセルユニットＭＵの電流経路の一端に接続される。選択トランジスタＳＴ２の電流経路の一端は、メモリセルユニットＭＵの電流経路の他端に接続される。本例では、メモリセルユニットＭＵは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００３１】
ＮＡＮＤ型フラッシュメモリの読み出し動作および書き込み動作は、図中に示す、ページＰＡＧＥ単位で一括して行われる。そのため、ページＰＡＧＥは、読み出しおよび書き込み単位である。
【００３２】
選択トランジスタＳＴ１の電流経路の他端は、ソース線ＳＬに接続される。選択トランジスタＳＴ２の電流経路の他端は、ビット線ＢＬに接続される。
【００３３】
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴの制御電極に共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳＴ１のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳＴ２のゲート電極に共通に接続される。
【００３４】
＜１−３．メモリセルユニットおよび選択トランジスタの平面、断面構成例＞  
次に、図４乃至図６を用いて、第１の実施形態に係るメモリセルユニットＭＵおよび選択トランジスタＳＴ１，ＳＴ２の平面構造例および断面構成例について説明する。図５は、図４中のＶ−Ｖ線に沿った断面図である。図６は、図４中のＶＩ−ＶＩ線に沿った断面図である。
【００３５】
図４に示すように、ＢＬ方向に素子領域ＡＡ及び素子分離絶縁膜ＳＴＩが延びている。この素子領域ＡＡと素子分離絶縁膜ＳＴＩはＷＬ方向に交互に配置されている。ＷＬ方向に複数のワード線ＷＬがＢＬ方向に所定の間隔をおいて延びている。これらワード線を挟むように、ＷＬ方向に延びる選択ゲート線ＳＧＤ及びＳＧＳが配置されている。素子領域ＡＡとワード線ＷＬの交点にはメモリセルトランジスタＭＴが形成され、素子領域ＡＡと選択ゲート線ＳＧＤ及びＳＧＳの交点には選択トランジスタＳＴ１及びＳＴ２が形成されている。選択ゲート線ＳＧＤの外側の素子領域ＡＡにはそれぞれビット線コンタクトＢＣが形成されている。選択ゲート線ＳＧＳの外側にはＷＬ方向に延びるソース線コンタクトＳＣが形成されている。また、素子領域ＡＡ上にはビット線コンタクトＢＣに接続された、ＢＬ方向に延びるビット線（図示せず）が配置されている。  図６に示すように、支持基板１５上に、メモリセルユニットＭＵ、およびリセス構造１７を備えた選択トランジスタＳＴ１，ＳＴ２が設けられている。
【００３６】
支持基板１５は、基板中に順次形成されたＰウェル１ａ、Ｎウェル１ｂ、Ｐウェル１ｃを備えた半導体基板１１と、半導体基板１１上に設けられ所定の位置に開口ＯＰ１，ＯＰ２を有するＢＯＸ層（絶縁層）１２と、ＢＯＸ層（絶縁層）１２上に設けられた半導体層１３とを備えるものである。
【００３７】
図示するように、支持基板１５は、半導体基板（Ｓｉ）基板１１上にＢＯＸ層１２により分離されて形成された半導体（Ｓｉ）層１３を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である。ここで、半導体層１３は、完全には半導体基板１１と電気的に分離されておらず、ＢＯＸ層１２に開けられた開口ＯＰ１，ＯＰ２を介して半導体基板１１と電気的に接続されている。この意味で、この実施の形態の支持基板（ＳＯＩ基板）１５を、以下、“部分ＳＯＩ基板”と称する。
【００３８】
半導体層１３には、メモリセルユニットＭＵの下方にＮ−ウェルが、選択トランジスタＳＴ１，ＳＴ２の下方にＰウェルが、ビット線コンタクトＢＣおよびソース線コンタクトＳＣの下方にＮ＋ウェルが、それぞれ形成されている。
【００３９】
メモリセルユニットＭＵは、半導体層１３上に設けられ、電流経路が直列接続された複数（ここでは、８個）のメモリセルトランジスタＭＴを備えている。
【００４０】
メモリセルトランジスタＭＴは、半導体層（Ｎ−層）１３上に、順次設けられたトンネル絶縁膜Ｇox、浮遊電極ＦＧ、ゲート間絶縁膜ＩＰＤ、制御電極ＣＧ、をそれぞれ備えた積層構造である。また、メモリセルユニットＭＵが形成された半導体層１３の抵抗を減らすため、メモリセルトランジスタＭＴ間の半導体層１３にＮ＋層からなる拡散層を有していても良い。
【００４１】
選択トランジスタＳＴ１，ＳＴ２が設けられた半導体層は、メモリセルユニットＭＵが設けられた半導体層（Ｎ−層）１３よりも中央近傍のみが低く、かつＢＯＸ層１２の開口ＯＰ１，ＯＰ２の上方に位置するリセス構造１７を有している。選択トランジスタＳＴ１，ＳＴ２は、リセス構造１７が形成された半導体層１３上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを備えている。選択トランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵを選択するため、ＢＬ方向に沿ってメモリセルユニットＭＵに隣接して配置されている。
【００４２】
また、ゲート電極１９は上層ゲート電極、下層ゲート電極から構成されており、ゲート電極１９中にはリセス構造１７の中央部分付近に対応する部分に開口を有するゲート間絶縁膜ＩＰＤが形成されている。上層ゲート電極はメモリセルトランジスタＭＴの制御電極ＣＧと、下層ゲート電極はメモリセルトランジスタＭＴの浮遊電極ＦＧと、ゲート間絶縁膜はメモリセルトランジスタＭＴのゲート間絶縁膜ＩＰＤと同じ材質である。
【００４３】
また、選択トランジスタＳＴ１，２のゲート電極の上面の形状はリセス構造ではなく平坦である。選択トランジスタＳＴ１，２とメモリセルトランジスタＭＴのゲート電極の上面の高さはほぼ同じである。
【００４４】
このリセス構造１７は選択トランジスタのチャネル部分として機能し、カットオフ特性を改善するためにＰ型層となっている。さらに、選択トランジスタＳＴ１とＳＴ２間の半導体層には、Ｎ＋層２０が形成されている。
【００４５】
メモリセルユニットＭＵ上および選択トランジスタＳＴ１，ＳＴ２上を覆うように、層間絶縁膜３０−１が設けられる。  
ビット線コンタクトＢＣおよびソース線コンタクトＳＣは、コンタクトと半導体層１３の接触抵抗を低減するため、Ｎ＋層２０に接続されている。  
ソース線ＳＬは、ソース線コンタクトＳＣ上に設けられ、選択トランジスタＳＴ１の電流経路に電気的に接続される。  
ビット線ＢＬは、ビット線コンタクトＢＣ上に設けられ、選択トランジスタＳＴ２の電流経路に電気的に接続される。ここで、選択トランジスタＳＴ１，ＳＴ２の上面が平坦であり、選択トランジスタＳＴ１，２とメモリセルトランジスタＭＴの上面の高さも同じなので、ビット線ＢＬも平坦に形成でき、ビット線オープンなどが生じにくい。  
ビット線ＢＬ上に、層間絶縁膜３０−２が設けられる。
【００４６】
図５に示すように、浮遊ゲートＦＧは素子分離絶縁膜ＳＴＩで分離された半導体層１３上に形成されている。浮遊ゲートＦＧ上にはゲート間絶縁膜ＩＰＤを介して制御電極ＣＧ制御ゲートＣＧが形成されている。この制御電極ＣＧは複数の浮遊ゲートＦＧ上に連続して形成され、ＷＬを構成している。
【００４７】
また、図５中に破線３１で囲って示すように、ＢＯＸ層１２と素子分離絶縁膜ＳＴＩとが接している。そのため、浮遊ゲートＦＧの下に形成された半導体層１３がそれぞれ絶縁膜で囲まれることになり、メモリセルトランジスタＭＴ間の耐圧を向上することが可能である。なお、素子分離絶縁膜ＳＴＩがＢＯＸ層１２を突き抜けている場合でも、浮遊ゲートＦＧの下に形成された半導体層１３がそれぞれ絶縁膜で囲まれているので同様の効果がある。
【００４８】
＜２．動作例＞  
次に、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの動作例について説明する。
【００４９】
２−１．データ消去動作  
データ消去は、メモリセルトランジスタＭＴの浮遊電極ＦＧ中の電子を放出させて、しきい値が負の状態（デプレッションタイプ（Ｄタイプ）状態）にすることを言い、この消去状態をデータ“１”とする。これにより、２値記憶が行われる。書き込みしきい値状態を更に複数しきい値分布に制御することにより、多値記憶が可能であるが、以下では２値記憶の動作を説明する。
【００５０】
データ消去は、図３に示す等価回路において、ブロックＢＬＯＣＫ１を消去単位として行われる。
【００５１】
選択ブロックの選択ゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及びソース線ＳＬをフローティング状態とし、選択ブロックＢＬＯＣＫ１の全ワード線ＷＬ１−ＷＬ８を０Ｖとし、Ｎウェル１ｂおよびＰウェル１ｃに正の消去電圧Ｖｅｒａを与える。消去電圧Ｖｅｒａは、通常昇圧回路により電源電圧Ｖｃｃより高い値、例えば、１５Ｖ〜２５Ｖ程度に昇圧された電圧である。
【００５２】
このバイアス条件下で、メモリセルユニットＭＵ領域下のｎ型半導体層１３と選択ゲート線直下のｐ型半導体層１３との間のＰＮ接合は順バイアスされる。従って、ｎ型半導体層１３は、Ｐウェル１ｃから開口ＯＰ１またはＯＰ２上のｐ型半導体層１３を介して、消去電圧Ｖｅｒａまで充電される。これにより、選択ブロックＢＬＯＣＫ１のメモリセルトランジスタＭＴでは、浮遊ＦＴとチャネル間に大きな電界がかかり、ＦＮトンネル電流により浮遊電極ＦＴの電子が放出され、しきい値が負の消去状態（データ“１”状態）になる。以上の動作により、データ消去動作を行う。
【００５３】
２−２．データ書き込み動作  
データ書き込みは、ページＰＡＧＥ単位で行われる。ここでは、図３の等価回路において、ワード線ＷＬ１が選択された場合を一例に説明する。
【００５４】
Ｎウェル１ｂおよびＰウェル１ｃには０Ｖ（或いは小さい負電圧）が与えられ、選択ワード線ＷＬ１には１５〜２０Ｖに昇圧された書き込み電圧Ｖｐｇｍが与えられ、残りの非選択ワード線には書き込み電圧Ｖｐｇｍより低い正の中間電圧Ｖｍが与えられ、ビット線側の選択ゲート線ＳＧＤにＶｄｄ、ソース線側選択ゲート線ＳＧＳに０Ｖが与えられる。ソース線ＳＬには、０Ｖ又は適当な正電圧を与える。
【００５５】
以上の書き込みバイアス電圧印加に先立って、ビット線ＢＬには書き込みデータに応じて０Ｖ（“０”書き込み），Ｖｄｄ（“１”書き込み）が与えられる。これにより、“０”書き込みのメモリセルトランジスタのチャネルには、０Ｖが与えられる。
【００５６】
“１”書き込みの場合、選択トランジスタＳＴ１は、そのソース（ビット線と反対側）がＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）まで充電されるとオフになり、メモリセルトランジスタのチャネルはフローティングになる。
【００５７】
この状態で、上述の書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｍが与えられると、“０”書き込み選択セルでは、ＦＮトンネル電流により浮遊電極ＦＧに電子が注入される。即ち、しきい値が正の“０”データが書かれる。一方、“１”書き込みセルでは、フローティングのチャネルが容量結合により電位上昇し、電子注入は生じない。即ち“１”データ状態を維持する。以上の動作により、データ書き込み動作を行う。
【００５８】
２−３．データ読み出し動作  
データ読み出し動作も、ページＰＡＧＥ単位で行われる。ここでは、図３に示す等価回路において、ワード線ＷＬ１が選択された場合を、一例として以下説明する。
【００５９】
ソース線ＳＬは０Ｖとし、ビット線ＢＬは予め所定の正電圧ＶＢＬまで充電してフローティング状態に保つ。Ｎウェル１ｂを０Ｖ（或いは小さい負電圧）とし、選択ワード線ＷＬ１には読み出し電圧Ｖｒ（例えば０Ｖ）を、残りの非選択ワード線にはセルデータによらずセルをオンさせることができる読み出しパス電圧Ｖｒｅａｄを、選択ゲート線ＳＧＤ，ＳＧＳにも読み出しパス電圧Ｖｒｅａｄを与える。
【００６０】
これにより、選択セルは、データ“０”であればオンせず、ビット線ＢＬは放電されない。選択セルが“１”であればオンして、ビット線ＢＬが放電される。従って、一定時間のビット線放電動作後、ビット線ＢＬの電圧をセンスアンプで検知することにより、データを読み出すことができる。以上の動作により、データ読み出し動作を行う。
【００６１】
上記２−１．乃至２−３．において説明したように、選択トランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタを書き込む等の際に、メモリセルユニットＭＵに転送される書き込み等の動作電圧をカットオフするように働く。しかし、メモリセルトランジスタＭＴは世代が進むごとに微細化され、メモリセルトランジスタＭＴの専有面積は微細化されているにもかかわらず、その消去／書き込み／読み出し時の動作電圧は低下していない。
【００６２】
そのため、メモリセルユニットＭＵに転送される動作電圧をカットオフする必要のある選択トランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタのような微細化を伴わず、カットオフ特性を維持するためその微細化が制限されるとも思われる。
【００６３】
しかし、本例の選択トランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵが設けられた半導体層１３よりも中央近傍のみが低くかつ開口ＯＰ１，ＯＰ２の上方に位置するリセス構造１７を備えている。
【００６４】
そのため、選択トランジスタＳＴ１，ＳＴ２の実効的なチャネル長を伸ばすことができ、選択トランジスタＳＴ１，ＳＴ２のカットオフ特性を向上することができる。さらに、チャネル長を増大できるため、閾値電圧（Vth）変動増大を防止することもできる。
【００６５】
また、通常のＳＯＩ基板を用いてＮＡＮＤ型フラッシュメモリを形成した場合、メモリセルユニットのチャネルボディに消去電圧を与えるために、格別の工夫が必要である。これに対してこの実施の形態の場合、チャネルボディとなる半導体層（Ｎ−ウェル）１３は絶縁膜（ＢＯＸ）層１２に開けられた開口ＯＰ１，ＯＰ２を介して半導体基板１１と電気的に接している。従って、半導体基板１１を介して、メモリセルユニットＭＵのチャネルボディ（Ｎ−ウェル）に一括消去のための消去電圧を与えることができ、確実な消去が可能になる。
【００６６】
＜３．製造方法＞  
次に、図７乃至図１４を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。本例では、図６に示した半導体記憶装置を一例に挙げて説明する。この説明においては、図７のフローに従って説明する。
【００６７】
ステップＳＴ１（ＢＯＸ層の形成）  
まず、図８に示すように、シリコン基板１１中に、例えば、イオン注入法等を用いてボロン（Ｂ）等のＰ型の不純物を注入し、Ｐウェル１ａを形成する。続いて、シリコン基板１１中に、例えば、イオン注入法等を用いてヒ素（Ａｓ）等のＮ型の不純物を注入し、Ｎウェル１ｂを、Ｐウェル１ａ上に形成する。続いて、同様の工程により、Ｐウェル１ｃを、Ｎウェル１ｂ上に形成する。
【００６８】
続いて、半導体基板１１（Ｐウェル１ｃ）上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等により、シリコン酸化（ＳｉＯ２）膜等を４０ｎｍ程度形成し、ＢＯＸ層１２を形成する。
【００６９】
ステップＳＴ２（Seed開口の形成）  
続いて、図９に示すように、例えば、フォトリソグラフィー法等を用いて、選択トランジスタＳＴ１，ＳＴ２の形成位置に、半導体基板（Ｐウェル１ｃ）１１表面上が露出するSeed開口ＯＰ１，ＯＰ２を形成する。ここで、後述するように、ビット線方向における開口ＯＰ１，ＯＰ２の開口幅Ｌopを必要に応じて選択することで、リセス構造１７の形状を選択的に形成することが可能である。
【００７０】
また、Seed開口ＯＰ１，ＯＰ２に挟まれた領域（メモリセルユニットが形成される領域）は、例えば、５μｍ程度である。
【００７１】
ステップＳＴ３（a-Siの成膜、結晶化アニール）  
続いて、図１０に示すように、ＢＯＸ層１２上に、例えば、ＣＶＤ法等を用いて、アモルファスシリコン（ａ−Ｓｉ）層を６０ｎｍ〜３００ｎｍ程度形成する。この際、ＢＯＸ層１２には、開口ＯＰ１，ＯＰ２が形成されているため、開口ＯＰ１，ＯＰ２の上方には、自己整合的にリセス構造１７がそれぞれ形成される。
【００７２】
続いて、図１１に示すように、アモルファスシリコン層を、例えば、５００℃程度でアニールする。この際、Seed開口ＯＰ１，ＯＰ２から露出する基板１１の結晶を結晶種（図中の×印）としてアモルファスシリコン層を固相成長させて、良質の結晶性シリコン層１３を得ることができる。さらに、このアニール工程の際には、選択トランジスタが形成されるＳＴエリア３４のみならず、メモリセルユニットＭＵが形成されるＭＵエリア３３におけるアモルファスシリコン層も、固相成長させることができる。
【００７３】
ステップＳＴ４（ＳＯＩ_Thinning）  
続いて、図１２に示すように、半導体（シリコン）層１３表面上に、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを行い、半導体層１３を薄膜化（Thinning）する。この際、半導体層１３の膜厚ｘは、例えば、２０ｎｍ〜１００ｎｍ程度である。
【００７４】
この工程後にあっても、先の工程により形成したリセス構造１７は、そのまま開口ＯＰ１，ＯＰ２の上方に自己整合的に形成される。
【００７５】
開口の近傍３５（段差見積もり）  
ここで、図１３を用いて、図１２中の開口ＯＰ２近傍３５における段差見積もりについて説明する。図示するように、リセス構造１７の底面から半導体層１３の表面までの段差寸法Δは、ｄa-Siを開口ＯＰ２のかどを中心とした半径として、以下の式（※）のように表される。
【００７６】
Δ＝ｄa-Si − ｘ ・・・式（※）
ここで、ｘは半導体層１３の膜厚であって、ｘ＝（ｄa-Si２−Ｌop２）１／２
上記式（※）に示すように、Seed開口ＯＰ１，ＯＰ２の開口幅Ｌopが広い場合、開口ＯＰ１，ＯＰ２の上部に形成されるリセス構造１７の段差Δは、大きくなる。段差Δが大きくなると、デバイス特性や後工程に悪影響を及ぼす可能性が大きくなるため、望ましくない。
【００７７】
そのため、Seed開口ＯＰ１，ＯＰ２の開口幅Ｌopは、段差Δがデバイス特性や後工程に関し無視できる程度に、小さい方が望ましい。より具体的に、例えば、開口幅Ｌopは、２００ｎｍよりも小さい方が望ましい。
【００７８】
ステップＳＴ５（トンネル絶縁膜、およびコントロールゲート等の形成）  
続いて、図１４に示すように、リセス構造１７を形成した半導体層１３上に、例えば、熱酸化法等を用いて酸化膜を形成し、トンネル絶縁膜Ｇox、ゲート絶縁膜１８を形成する。続いて、トンネル絶縁膜Ｇox上およびゲート絶縁膜１８上に、周知の製造工程を用いて、ポリシリコン層を堆積した後、素子領域を複数に分け、ＢＯＸ層１２にまでいたる素子分離絶縁膜を形成する。この素子分離領域の上面を用いてメモリセルトランジスタ及び選択トランジスタの上面の平坦化を行う。この工程により、リセス構造上に形成された選択トランジスタＳＴ１、ＳＴ２の上面を平坦にし、かつ上面の高さをメモリセルトランジスタＭＴの上面の高さと合せることができる。その後、ゲート間絶縁膜ＩＰＤ、ポリシリコン層等を順次積層し、加工することによりメモリセルトランジスタ等を形成する。
【００７９】
その後、周知の製造工程を行い、図６に示す半導体記憶装置を製造する。
【００８０】
＜４．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００８１】
（１）ＳＯＩ上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる  
上記のように、選択トランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵが設けられた半導体層よりも中央近傍のみが低くかつ開口ＯＰ１，ＯＰ２の上方に位置するリセス構造１７を備えている。
【００８２】
そのため、選択トランジスタＳＴ１，ＳＴ２の実効的なチャネル長を伸ばすことができ、選択トランジスタＳＴ１，ＳＴ２のカットオフ特性を向上することができる。さらに、チャネル長を増大できるため、閾値電圧（Vth）変動増大を防止することもできる。
【００８３】
加えて、メモリセルユニットＭＵが、部分ＳＯＩ基板（支持基板）１５上に設けられているため、メモリセル間の耐圧を向上することも可能である。
【００８４】
このように、選択トランジスタＳＴ１，ＳＴ２の実効的なチャネル長を増大させることができるため、チャネル長を保ちつつゲート長シュリンクが可能である。そのため、ゲート長シュリンクによる微細化が進んだ場合であっても、選択トランジスタＳＴ１、ＳＴ２の、トランジスタ特性劣化を抑制できる点で、微細化に対して有利であるとも言える。
【００８５】
（２）製造コストの低減に対して有利である。
【００８６】
本例では、ステップＳＴ３、ＳＴ４のように、開口部ＯＰ１，ＯＰ２上に、リセス構造１７を自己整合的に形成することができる。そのため、リセス構造１７形成のための別途のフォトリソグラフィー工程等が不要である点で、製造コストの低減に対して有利である。
【００８７】
（３）リセス構造１７の形状を、必要に応じて制御することができる。
【００８８】
リセス構造１７の形状は、例えば、ステップＳＴ２の際の開口ＯＰ１，ＯＰ２の開口形状や、ステップＳＴ３の際のＢＯＸ層１２の膜厚等の製造条件を選択することにより、必要に応じて、制御することができる。
【００８９】
例えば、リセス構造１７の形状は、以下のパラメータにより、制御可能である。
【００９０】
・ＢＯＸ層１２の膜厚
・Seed開口ＯＰ１，ＯＰ２の開口幅Ｌop
・Seed開口ＯＰ１，ＯＰ２のテーパ角度
・Seed開口ＯＰ１，ＯＰ２のSi基板掘り量
・アモルファス-Si膜厚
・アモルファス-Si成膜温度、圧力
上記パラメータを操作することにより、リセス構造１７の形状を選択し、選択トランジスタＳＴ１、ＳＴ２のチャネル長の制御することができる。
【００９１】
本例では、図１３に示したように、Seed開口ＯＰ１，ＯＰ２の開口幅Ｌopによる制御を一例として説明した。即ち、リセス構造の底面から半導体層１３の表面までの段差寸法Δは、ｄa-Siを開口ＯＰのかどを中心とした半径として、以下の式（※）のように表される。
【００９２】
Δ＝ｄa-Si − ｘ ・・・式（※）
ここで、ｘは半導体層１３の膜厚であって、ｘ＝（ｄa-Si２−Ｌop２）１／２
上記式（※）に示すように、Seed開口ＯＰ１，ＯＰ２の開口幅Ｌopが広い場合、開口ＯＰ１，ＯＰ２の上部に形成されるリセス構造１７の段差Δは、大きくなる。段差Δが大きくなると、デバイス特性や後工程に悪影響を及ぼす可能性が大きくなるため、望ましくない。
【００９３】
そのため、Seed開口ＯＰ１，ＯＰ２の開口幅Ｌopは、段差Δがデバイス特性や後工程に関し無視できる程度に、小さい方が望ましい。より具体的に、例えば、開口幅Ｌopは２００ｎｍよりも小さい方が望ましい。さらに、１０ｎｍ程度＜開口幅Ｌop＜５０ｎｍ程度、であることがさらに望ましい。
【００９４】
上記のようにリセス構造１７の形状を、必要に応じて制御することができる点で有利である。
【００９５】
［第２の実施形態（台形型のリセス構造の一例）］  
次に、第２の実施形態に係る半導体記憶装置およびその製造方法について、図１５を用いて説明する。この実施形態は、リセス構造１７が台形型である一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９６】
図示するように、本例に係る半導体記憶装置は、リセス構造１７が台形型であり、ＢＯＸ層１２のかど部が鋭角となるテーパ角を有する点で、上記第１の実施形態と相違している。
【００９７】
台形型のリセス構造１７を形成するためには、例えば、以下のような製造工程を用いることができる。即ち、
上記ステップＳＴ２において、開口ＯＰ１，ＯＰ２の形成工程において、ウェットエッチングを用い、開口幅Ｌopを第１の実施形態と比べて大きく形成する。このウェットエッチングは等方性エッチングであるため、ＢＯＸ層１２の端部が一部エッチングされることになる。その結果、ＢＯＸ層１２のかど部が鋭角となるテーパ角を有することになる。
【００９８】
続いて、上記ステップＳＴ３において、アモルファスシリコン層の膜厚を、第１の実施形態と比べ、薄く形成する。その結果、リセス構造１７の中央付近では半導体層１３の膜厚が一定となり、台形型のリセス構造１７が形成できる。
【００９９】
動作等その他は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
【０１００】
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、すくなくとも上記（１）乃至（３）と同様の効果が得られる。
【０１０１】
さらに、本例によれば、必要に応じて、表面が最も深い部分での電界集中を緩和する台形型のリセス構造１７を有する選択トランジスタＳＴ１、ＳＴ２を適用することが可能である。
【０１０２】
［変形例］  
ここで、上記に説明したように、リセス構造１７の形状は、以下のパラメータにより、制御可能である。
【０１０３】
・ＢＯＸ層１２の膜厚
・Seed開口ＯＰ１，ＯＰ２の開口幅Ｌop
・ Seed開口ＯＰ１，ＯＰ２のテーパ角度
・ Seed開口ＯＰ１，ＯＰ２のSi基板掘り量
・アモルファス-Si膜厚
・アモルファス-Si成膜温度、圧力
上記パラメータを操作することにより、リセス構造１７の形状を選択し、選択トランジスタＳＴ１、ＳＴ２のチャネル長の制御することができる。以下、種々の変形例について具体的に説明する。しかし、リセス構造１７の形状を形成する製造方法は、これに限られるものではない。
【０１０４】
［変形例１（段差と開口幅との関係からのリセス構造の形状制御の一例）］  
次に、変形例１に係る半導体記憶装置の製造方法について、図１６を用いて説明する。この実施形態は、リセス構造の段差と開口幅との関係からリセス構造の形状を制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０５】
図１６は、リセス構造１７の段差Ｙと開口幅Ｌopとの関係を示す図である。図中には、ステップＳＴ２の際の開口ＯＰ１、ＯＰ２を形成する際において、ＲＩＥ法による場合と、ウェットエッチング法による場合とが示されている。ここで、リセス構造１７の段差Ｙとは、リセス構造１７の底部から表面上までの高さ、即ち、図１３に示した段差Δに相当する。なお、半導体層１３の膜厚ｄa-Siは一定である。
【０１０６】
以下、図１６中のいくつかの観測点における、開口幅Ｌopの大きさおよび開口手段によるリセス構造１７近傍の断面図を説明する。  
ＲＩＥ＿１Ｙ（開口幅Ｌop＝１００ｎｍ程度）の場合
この場合の断面構造は、例えば、図１７のように示される。図示するように、ＢＯＸ層１２にテーパはない。段差Ｙは、約１０ｎｍである。
【０１０７】
Ｗｅｔ＿１Ｙ（開口幅Ｌop＝２５０ｎｍ程度）の場合
この場合の断面構造は、例えば、図１８のように示される。図示するように、ＢＯＸ層１２にテーパが形成されている。
【０１０８】
ＲＩＥ＿２Ｙ（開口幅Ｌop＝４５０ｎｍ程度）の場合
この場合の断面構造は、例えば、図１９のように示される。図示するように、ＢＯＸ層１２にテーパはない。
【０１０９】
Ｗｅｔ＿２Ｙ（開口幅Ｌop＝６００ｎｍ程度）の場合
この場合の断面構造は、例えば、図２０のように示される。図示するように、ＢＯＸ層１２にテーパが形成されている。
【０１１０】
図１７乃至図２０に示すように、開口手段がＲＩＥ法ではＢＯＸ層１２にテーパが形成されず、ウェットエッチング法ではＢＯＸ層１２にテーパが形成されることが解る。さらに、図１６に示すように、開口手段がＲＩＥ法でもウェットエッチング法でもリセス構造１７を形成することができ、どちらの開口手段を用いても段差Ｙは同一特性線上にのることが分かる。このように、段差Ｙは、開口幅Ｌopの寸法で決定され、ＢＯＸ層１２のテーパの有無に依存しないことが分かる。
【０１１１】
［変形例２（肩幅と開口幅との関係からのリセス構造の形状制御の一例）］  
次に、変形例２に係る半導体記憶装置およびその製造方法について、図２１を用いて説明する。この実施形態は、リセス肩幅と開口幅との関係からのリセス構造の形状を制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１２】
図２１は、リセス構造１７の肩幅Ｚと開口幅Ｌopとの関係を示す図である。図中には、ステップＳＴ２の際の開口ＯＰ１、ＯＰ２を形成する際において、ＲＩＥ法による場合と、ウェットエッチング法による場合とが示されている。ここで、リセス構造１７の肩幅Ｙとは、選択トランジスタのチャネル長方向のリセス構造１７の幅、即ち一方の半導体層１３の上面が落ち込み始める位置から他方の半導体層１３の上面が落ち込み始める位置までの距離である。なお、半導体層１３の膜厚ｄa-Siは一定である。
【０１１３】
以下、図２１中のいくつかの観測点における、開口幅Ｌopの大きさおよび開口手段によるリセス構造１７近傍の断面図を説明する。  
ＲＩＥ＿１Ｚ（開口幅Ｌop＝１００ｎｍ程度）の場合
この場合の断面構造は、例えば、図２２のように示される。図示するように、ＢＯＸ層１２にテーパはない。
【０１１４】
ＲＩＥ＿２Ｚ（開口幅Ｌop＝２５０ｎｍ程度）の場合
この場合の断面構造は、例えば、図２３のように示される。図示するように、ＢＯＸ層１２にテーパはない。また、肩幅Ｚは２００ｎｍ程度である。
【０１１５】
ＲＩＥ＿３Ｚ（開口幅Ｌop＝４５０ｎｍ程度）の場合
この場合の断面構造は、例えば、図２４のように示される。図示するように、ＢＯＸ層１２にテーパはない。
【０１１６】
Ｗｅｔ＿１Ｚ（開口幅Ｌop＝２５０ｎｍ程度）の場合
この場合の断面構造は、例えば、図２５のように示される。図示するように、ＢＯＸ層１２にテーパが形成されている。なお、この開口幅は図２４に示された、ＲＩＥ＿２Ｚの開口幅と同じである。また、肩幅Ｚは４５０ｎｍ程度である。
【０１１７】
Ｗｅｔ＿２Ｚ（開口幅Ｌop＝６００ｎｍ程度）の場合
この場合の断面構造は、例えば、図２６のように示される。図示するように、ＢＯＸ層１２にテーパが形成されている。
【０１１８】
図２３と図２５を比較すれば解るように、開口幅Ｌopが同じ寸法であれば、ＢＯＸ層１２にテーパが形成されると肩幅Ｚが広くなることが分かる。さらに図１６に示したように開口幅Ｌopが同じ寸法であればリセス構造１７の段差Ｙは同じである。
【０１１９】
即ち、開口幅Ｌop及び半導体層１３の膜厚ｄa-Siが同じであれば、ウェットエッチング法を用いることにより、リセス構造１７の表面が最も深い部分の角度が緩やかになり電界集中を緩和することができる。さらに、肩幅Ｚが広くなるため、狭い開口Ｌopでも台形方のリセス構造１７を形成することができる。
【０１２０】
以上、第１，第２の実施形態、および変形例１，２を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２１】
【図１】この発明の一概要を説明するための断面図。
【図２】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図３】第１の実施形態に係る半導体記憶装置のブロックＢＬＯＣＫを示す等価回路図。
【図４】第１の実施形態に係る半導体記憶装置の平面構造を示す平面図。
【図５】図４中のＶ−Ｖ線に沿った断面図。
【図６】図４中のＶＩ−ＶＩ線に沿った断面図。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を説明するためのフロー図。
【図８】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図９】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１０】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１１】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１２】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る半導体記憶装置の一製造工程の段差見積もりを説明するための断面図。
【図１４】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１５】この発明の第２の実施形態に係る半導体記憶装置を示す断面図。
【図１６】この発明の変形例１に係るリセス構造の段差と開口幅との関係を示す図。
【図１７】図１６中の一観測点における断面構造を示す図。
【図１８】図１６中の一観測点における断面構造を示す図。
【図１９】図１６中の一観測点における断面構造を示す図。
【図２０】図１６中の一観測点における断面構造を示す図。
【図２１】この発明の変形例２に係るリセス構造の肩幅と開口幅との関係を示す図。
【図２２】図２１中の一観測点における断面構造を示す図。
【図２３】図２１中の一観測点における断面構造を示す図。
【図２４】図２１中の一観測点における断面構造を示す図。
【図２５】図２１中の一観測点における断面構造を示す図。
【図２６】図２１中の一観測点における断面構造を示す図。
【符号の説明】
【０１２２】
１１…半導体基板、１２…絶縁層（ＢＯＸ層）、１３…半導体層、ＭＵ…メモリセルユニット、ＳＴ…選択トランジスタ、１７…リセス構造、１８…ゲート絶縁膜、１９…ゲート電極。
【図１】
2009135334.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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