(57)【要約】【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、シリコン膜と該シリコン膜上に形成された第１の金属シリサイド膜とからなる第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２の金属シリサイド膜からなる第２のゲート電極とを備え、
前記第１の金属シリサイド膜は、前記第２の金属シリサイド膜に比べて膜厚が薄いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極の上を覆うように形成された保護膜をさらに備え、
前記保護膜は、前記第２のゲート電極の上には形成されていないことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第２のゲート電極の側面上に形成された第２のサイドウォールとをさらに備え、
前記保護膜は、前記第１のサイドウォール及び前記第２のサイドウォールの少なくても一部を覆うように形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなり、
前記第２のサイドウォールは、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１の内側サイドウォールからなり、
前記第２のサイドウォールは、断面形状がＬ字状の第２の内側サイドウォールからなることを特徴とする半導体装置。
【請求項６】
請求項３〜５のうちいずれか１項に記載の半導体装置において、
前記第２の活性領域における前記第２のサイドウォールの外側方下の領域に設けられたトレンチと、
前記トレンチ内に形成され、前記第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層とをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層からなり、
前記第１の応力は、圧縮応力であることを特徴とする半導体装置。
【請求項８】
請求項２〜７のうちいずれか１項に記載の半導体装置において、
前記保護膜は、前記第１の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせる応力絶縁膜であることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記保護膜は、シリコン窒化膜からなり、
前記第２の応力は、引っ張り応力であることを特徴とする半導体装置。
【請求項１０】
請求項２〜９のうちいずれか１項に記載の半導体装置において、
前記保護膜上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜とをさらに備え、
前記第１のゲート電極及び前記第２のゲート電極の上方には、前記第１の層間絶縁膜は形成されていないことを特徴とする半導体装置。
【請求項１１】
第１のゲート絶縁膜上に第１のシリコン膜及び第１の金属シリサイド膜からなる第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜上にフルシリサイド化された第２の金属シリサイド膜からなる第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のシリコン膜を形成する共に、前記第２の活性領域上に前記第２のゲート絶縁膜及び第２のシリコン膜を形成する工程（ｂ）と、
前記第１のシリコン膜の上部をシリサイド化して、前記第１のシリコン膜上に前記第１の金属シリサイド膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２のシリコン膜をフルシリサイド化して前記第２の金属シリサイド膜を形成する工程（ｄ）とを備え、
前記第１の金属シリサイド膜は、前記第２の金属シリサイド膜に比べて膜厚が薄いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板上に保護膜を形成した後、前記第２のシリコン膜上の前記保護膜を選択的に除去する工程（ｅ）をさらに備え、
前記工程（ｄ）では、前記第１のシリコン膜上を前記保護膜で覆った状態で前記第２の金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記半導体基板上に前記保護膜を形成する工程（ｅ１）と、前記保護膜上に第１の層間絶縁膜を形成する工程（ｅ２）と、前記第１のシリコン膜及び前記第２のシリコン膜の上に形成されている前記保護膜が露出するまで前記第１の層間絶縁膜を除去する工程（ｅ３）と、前記第２のシリコン膜上の前記保護膜を選択的に除去することにより前記第１のシリコン膜上に前記保護膜を残存させる工程（ｅ４）とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第１のシリコン膜の側面上に第１のサイドウォールを形成すると共に、前記第２のシリコン膜の側面上に第２のサイドウォールを形成する工程（ｆ）をさらに備え、
前記工程（ｅ）において、前記保護膜は、前記第１のサイドウォール及び前記第２のサイドウォールの少なくても一部を覆うように形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｆ）は、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなる前記第１のサイドウォールを形成すると共に、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなる前記第２のサイドウォールを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記工程（ｃ）の前に、前記第１の外側サイドウォール及び前記第２の外側サイドウォールを選択的に除去して、前記第１の内側サイドウォールからなる前記第１のサイドウォールを形成すると共に前記第２の内側サイドウォールからなる前記第２のサイドウォールを形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記工程（ｃ）の前に、前記第２の活性領域における前記第２のサイドウォールの外側方下の領域にトレンチを形成する工程（ｈ）と、前記トレンチ内に、前記第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を形成する工程（ｉ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記工程（ｇ）の前に、前記第２の活性領域における前記第２のサイドウォールの外側方下の領域にトレンチを形成する工程（ｊ）と、前記トレンチ内に、前記第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を形成する工程（ｋ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７又は１８に記載の半導体装置の製造方法において、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層からなり、
前記第１の応力は、圧縮応力であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２〜１９のうちいずれか１項に記載の半導体装置の製造方法において、
前記保護膜は、前記第１の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせる応力絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記保護膜は、シリコン窒化膜からなり、
前記第２の応力は、引っ張り応力であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド化されたゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の微細化が進められており、ゲート絶縁膜の極薄膜化に伴うポリシリコンゲート電極の空乏容量の顕在化及びボロンのチャネル領域への突き抜けの解決策として、ゲート電極のメタル化技術が近年、活発に研究されている。特に、シリコンゲート電極全体をシリサイド化して金属シリサイド膜とするフルシリサイド（Fully Silicided：ＦＵＳＩ）化技術は、現状のシリコンプロセス技術を踏襲することができるため有力な技術として注目されている。
【０００３】
ｎ型ＭＩＳトランジスタのゲート電極として、従来のｎ型ポリシリコンゲート電極の代わりにＮｉＳｉ膜からなるＦＵＳＩ化ゲート電極を用いた場合、仕事関数がシリコンのミッドギャップ付近にあるため、ｎ型ＭＩＳトランジスタの閾値電圧が高くなる。このため、ｎ型ＭＩＳトランジスタのゲート電極にはｎ型ポリシリコンゲート電極を用い、ｐ型ＭＩＳトランジスタのゲート電極にはＮｉＳｉ膜からなるＦＵＳＩ化ゲート電極を用いる方法が知られている（例えば非特許文献１参照）。
【０００４】
ここで、従来の半導体装置の製造方法について、図１１(a) 〜(c) を参照しながら以下に簡単に説明する。図１１(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図であり、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０００５】
通常のポリシリコンゲート電極を有する半導体装置の製造方法と同様の工程を順次経ることにより、図１１(a) に示すように、半導体基板１００のｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれたｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０３ａを介して、ポリシリコン膜からなるシリコン膜１０４ａを形成すると共に、半導体基板１００のｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれたｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０３ｂを介して、ポリシリコン膜からなるシリコン膜１０４ｂを形成する。その後、シリコン膜１０４ａ，１０４ｂの側面上にオフセットスペーサ１０５ａ，１０５ｂを形成する。その後、リソグラフィ法及びイオン注入法により、ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるシリコン膜１０４ａの側方下の領域に、接合深さが比較的浅いｎ型ソースドレイン領域１０６ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の活性領域１００ｂにおけるシリコン膜１０４ｂの側方下の領域に、接合深さが比較的浅いｐ型ソースドレイン領域１０６ｂを自己整合的に形成する。その後、オフセットスペーサ１０５ａ，１０５ｂの側面上にサイドウォール１０７ａ，１０７ｂを形成する。その後、リソグラフィ法及びイオン注入法により、ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるサイドウォール１０７ａの外側方下の領域に、接合深さが比較的深いｎ型ソースドレイン領域１０８ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成流域の活性領域１００ｂにおけるサイドウォール１０７ｂの外側方下の領域に、接合深さが比較的深いｐ型ソースドレイン領域１０８ｂを自己整合的に形成する。その後、半導体基板１００上に保護膜１０９及び層間絶縁膜１１０を順次形成した後、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜１１０の表面の平坦化を行いながら、シリコン膜１０４ａ，１０４ｂの上面を露出させる。
【０００６】
次に、図１１(b) に示すように、半導体基板１００上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト１１１を形成し、レジスト１１１をマスクにして、ｐ型ＭＩＳ形成領域のシリコン膜１０４ｂに対してエッチングを行うことにより、ｐ型ＭＩＳ形成領域のシリコン膜１０４ｂの膜厚を、ｎ型ＭＩＳ形成領域のシリコン膜１０４ａの膜厚よりも薄くする。
【０００７】
次に、図１１(c) に示すように、レジスト１１１を除去した後、半導体基板１００上の全面に、シリコン膜１０４ａ，１０４ｂを覆うように、ニッケル膜からなる金属膜（図示せず）を形成する。その後、熱処理により、シリコン膜１０４ａ，１０４ｂの各シリコンと、金属膜のニッケルとを反応させた後、エッチングにより、半導体基板１００上に残存する未反応の金属膜を除去する。このようにして、ｎ型ＭＩＳ形成領域のシリコン膜１０４ａの上部をシリサイド化して、シリコン膜１０４ａ上に金属シリサイド膜１１２ａを形成すると共に、ｐ型ＭＩＳ形成領域のシリコン膜１０４ｂをフルシリサイド化して金属シリサイド膜１１２ｂを形成する。
【０００８】
以上のようにして、ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０３ａを介して、シリコン膜１０４ａと、ＮｉＳｉ膜からなる金属シリサイド膜１１２ａとで構成されたゲート電極１１３ａを形成する。一方、ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０３ｂを介して、フルシリサイド化されたＮｉＳｉ膜からなる金属シリサイド膜１１２ｂで構成されたゲート電極（ＦＵＳＩ化ゲート電極）１１３ｂを形成する。
【非特許文献１】T.Aoyama et al., “Proposal of New HfSiON CMOS Fabrication Process(HAMDAMA) for Low Stanby Power Device”, IEDM2004，pp.95-98
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、低閾値電圧のｐ型ＭＩＳトランジスタを実現するには、ｐ型ＭＩＳトランジスタのＦＵＳＩ化ゲート電極として、ＮｉＳｉ膜ではなくＮｉリッチな膜（例えばＮｉ2Ｓｉ、Ｎｉ31Ｓｉ12、又はＮｉ3Ｓｉ）を用いることが好ましい。
【００１０】
ここで、ＦＵＳＩ化ゲート電極のシリサイド組成比の調整（相制御）は、シリコン膜と該シリコン膜上に堆積されたニッケル膜との膜厚比、及びシリコン膜とニッケル膜とを反応させる熱処理条件（詳細には温度，時間）を調整することによって行われる。膜厚比の具体例としては、シリコン膜厚をｔＳｉ，ニッケル膜厚をｔＮｉとすると、シリコン膜厚ｔＳｉ及びニッケル膜厚ｔＮｉは、その膜厚比ｔＮｉ／ｔＳｉが、第１に例えばＮｉＳｉ膜からなるＦＵＳＩ化ゲート電極を形成する場合には、０．５５＜ｔＮｉ／ｔＳｉ＜０．８を満たす必要がある。第２に例えばＮｉ2Ｓｉ膜からなるＦＵＳＩ化ゲート電極を形成する場合には、１．１＜ｔＮｉ／ｔＳｉを満たす必要がある。このように、シリコン膜とニッケル膜との膜厚比が所定の膜厚比に調整された状態で、シリコン膜とニッケル膜とを反応させる熱処理条件を調整することにより、ＦＵＳＩ化ゲート電極の相制御が行われる。
【００１１】
しかしながら、従来の半導体装置の製造方法では、ｐ型ＭＩＳトランジスタのＦＵＳＩ化ゲート電極として、ＮｉＳｉ膜ではなくＮｉリッチな膜を採用する場合、以下に示す問題がある。この問題について、Ｎｉリッチな膜としてＮｉ2Ｓｉ膜を用いる場合を具体例に挙げて説明する。
【００１２】
従来の半導体装置の製造方法において、第１に例えば、図１１(c) に示す工程において、膜厚比が１．１＜ｔＮｉ／ｔＳｉを満たすように、ニッケル膜からなる金属膜を厚く形成した場合、次の問題がある。この場合、シリコン膜１０４ｂ上に堆積された金属膜の膜厚は比較的厚いため、シリコン膜１０４ｂと金属膜とを充分に反応させるには、熱処理温度の高温化、又は熱処理時間の長時間化を図る必要がある。そこで、熱処理条件を比較的高温（又は比較的長時間）に設定すると、ｐ型ＭＩＳ形成領域のシリコン膜１０４ｂは、その上に膜厚比が１．１＜ｔＮｉ／ｔＳｉを満たす金属膜が形成された状態で比較的高温（又は比較的長時間）の下熱処理されるため、Ｎｉ2Ｓｉ膜からなるＦＵＳＩ化ゲート電極が形成される。一方、ｎ型ＭＩＳ形成領域のシリコン膜１０４ａは、その上に比較的膜厚の厚い金属膜が形成された状態で比較的高温（又は比較的長時間）の下熱処理されるため、上部だけでなく下部もシリサイド化されて、例えば上部にＮｉリッチな膜を有し、下部にＮｉＳi膜、又はＳｉが部分的に残存するＮｉＳｉ膜を有するゲート電極が形成される。すなわち、ｐ型ＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜（すなわちＮｉリッチな膜）からなるＦＵＳＩ化ゲート電極を精度良く実現することは可能なものの、ｎ型ＭＩＳトランジスタにおいて、所望の領域（すなわち上部のみ）に所望のシリサイド組成比の金属シリサイド膜を有するゲート電極を精度良く実現することができないという問題がある。
【００１３】
また、第２に例えば、図１１(c) に示す工程において、膜厚比が１．１＜ｔＮｉ／ｔＳｉを満たすように、前工程の図１１(b) に示す工程において、ｐ型ＭＩＳ形成領域のシリコン膜１０４ｂのエッチング量を増加させてその膜厚をさらに薄くした場合、次の問題がある。ここで、シリコン膜１０４ｂに対してエッチングを精度良く行うには、エッチング条件、特にエッチングレートとエッチング時間とを精度良く制御することが必要である。しかしながら、エッチングレートとエッチング時間とを、相異なるロット間、ウェハ間、及びパターン間（すなわち相異なるエッチング面積間）において差異が生じることなく、精度良く制御することは非常に困難である。そのため、エッチング後のｐ型ＭＩＳ形成領域のシリコン膜は、相異なるロット間、ウェハ間、及びパターン間において、その膜厚にバラツキが生じ、この膜厚のバラツキは、エッチング量の増加に伴い増加する。このため、図１１(c) に示す工程において、ｐ型ＭＩＳ形成領域のシリコン膜ｔＳｉと金属膜ｔＮｉとの膜厚比ｔＮｉ／ｔＳｉが、所望の膜厚比（すなわち、１．１＜ｔＮｉ／ｔＳｉ）を精度良く満たすことができない。そのため、ｎ型ＭＩＳトランジスタにおいて、所望の領域（すなわち上部のみ）に所望のシリサイド組成比の金属シリサイド１１２ａを有するゲート電極１１３ａを精度良く実現することは可能なものの、ｐ型ＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を精度良く実現することができないという問題がある。
【００１４】
従って、従来の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタのゲート電極（すなわち、シリコン膜と該シリコン膜上に形成された金属シリサイド膜とからなるゲート電極）、及びｐ型ＭＩＳトランジスタのゲート電極（すなわち、フルシリサイド化された金属シリサイド膜からなるゲート電極）のうち、一方のゲート電極を精度良く実現することは可能なものの、他方のゲート電極を精度良く実現することができないという課題がある。
【００１５】
前記に鑑み、本発明の目的は、ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、シリコン膜と該シリコン膜上に形成された第１の金属シリサイド膜とからなる第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され、フルシリサイド化された第２の金属シリサイド膜からなる第２のゲート電極とを備え、第１の金属シリサイド膜は、第２の金属シリサイド膜に比べて膜厚が薄いことを特徴とする。
【００１７】
本発明に係る半導体装置によると、第１のＭＩＳトランジスタにおいて、その上部のみに所望のシリサイド組成比の第１の金属シリサイド膜を有する第１のゲート電極を精度良く実現できると共に、第２のＭＩＳトランジスタにおいて、所望のシリサイド組成比の第２の金属シリサイド膜からなる第２のゲート電極を精度良く実現できる。
【００１８】
本発明に係る半導体装置において、第１のゲート電極の上を覆うように形成された保護膜をさらに備え、保護膜は、第２のゲート電極の上には形成されていないことが好ましい。
【００１９】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された第１のサイドウォールと、第２のゲート電極の側面上に形成された第２のサイドウォールとをさらに備え、保護膜は、第１のサイドウォール及び第２のサイドウォールの少なくても一部を覆うように形成されていることが好ましい。
【００２０】
本発明に係る半導体装置において、第１のサイドウォールは、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなり、第２のサイドウォールは、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなることが好ましい。
【００２１】
本発明に係る半導体装置において、第１のサイドウォールは、断面形状がＬ字状の第１の内側サイドウォールからなり、第２のサイドウォールは、断面形状がＬ字状の第２の内側サイドウォールからなることが好ましい。
【００２２】
本発明に係る半導体装置において、第２の活性領域における第２のサイドウォールの外側方下の領域に設けられたトレンチと、トレンチ内に形成され、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層とをさらに備えていることが好ましく、例えば、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、シリコン混晶層は、ＳｉＧｅ層からなり、第１の応力は、圧縮応力であることが好ましい。
【００２３】
このようにすると、シリコン混晶層により、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を印加することができるので、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
【００２４】
本発明に係る半導体装置において、保護膜は、第１の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせる応力絶縁膜であることが好ましく、例えば、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、保護膜は、シリコン窒化膜からなり、第２の応力は、引っ張り応力であることが好ましい。
【００２５】
このようにすると、応力絶縁膜（保護膜）により、第１の活性領域におけるチャネル領域のゲート長方向に第２の応力を印加することができるので、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
【００２６】
本発明に係る半導体装置において、保護膜上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された第２の層間絶縁膜とをさらに備え、第１のゲート電極及び第２のゲート電極の上方には、第１の層間絶縁膜は形成されていないことが好ましい。
【００２７】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１のゲート絶縁膜上に第１のシリコン膜及び第１の金属シリサイド膜からなる第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜上にフルシリサイド化された第２の金属シリサイド膜からなる第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域上に第１のゲート絶縁膜及び第１のシリコン膜を形成する共に、第２の活性領域上に第２のゲート絶縁膜及び第２のシリコン膜を形成する工程（ｂ）と、第１のシリコン膜の上部をシリサイド化して、第１のシリコン膜上に第１の金属シリサイド膜を形成する工程（ｃ）と、工程（ｃ）の後に、第２のシリコン膜をフルシリサイド化して第２の金属シリサイド膜を形成する工程（ｄ）とを備え、第１の金属シリサイド膜は、第２の金属シリサイド膜に比べて膜厚が薄いことを特徴とする。
【００２８】
本発明に係る半導体装置の製造方法によると、第１のシリコン膜上に第１の金属シリサイド膜を形成した後、第２の金属シリサイド膜を形成する（すなわち、第１の金属シリサイド膜、及び第２の金属シリサイド膜のそれぞれを個別に形成する）ため、第１のＭＩＳトランジスタにおいて、その上部のみに所望のシリサイド組成比の第１の金属シリサイド膜を有する第１のゲート電極を精度良く実現できると共に、第２のＭＩＳトランジスタにおいて、所望のシリサイド組成比の第２の金属シリサイド膜からなる第２のゲート電極を精度良く実現できる。
【００２９】
本発明に係る半導体装置の製造方法において、工程（ｃ）の後で工程（ｄ）の前に、半導体基板上に保護膜を形成した後、第２のシリコン膜上の保護膜を選択的に除去する工程（ｅ）をさらに備え、工程（ｄ）では、第１のシリコン膜上を保護膜で覆った状態で第２の金属シリサイド膜を形成することが好ましい。
【００３０】
このようにすると、第１のシリコン膜上に第１の金属シリサイド膜を形成した後、第１のシリコン膜上を保護膜で覆った状態で第２の金属シリサイド膜を形成するため、第２のシリコン膜をフルシリサイド化する際に、第１のシリコン膜がシリサイド化されることを防止することができる。
【００３１】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、半導体基板上に保護膜を形成する工程（ｅ１）と、保護膜上に第１の層間絶縁膜を形成する工程（ｅ２）と、第１のシリコン膜及び第２のシリコン膜の上に形成されている保護膜が露出するまで第１の層間絶縁膜を除去する工程（ｅ３）と、第２のシリコン膜上の保護膜を選択的に除去することにより第１のシリコン膜上に保護膜を残存させる工程（ｅ４）とを有することが好ましい。
【００３２】
本発明に係る半導体装置の製造方法において、工程（ｂ）の後で工程（ｃ）の前に、第１のシリコン膜の側面上に第１のサイドウォールを形成すると共に、第２のシリコン膜の側面上に第２のサイドウォールを形成する工程（ｆ）をさらに備え、工程（ｅ）において、保護膜は、第１のサイドウォール及び第２のサイドウォールの少なくても一部を覆うように形成されることが好ましい。
【００３３】
本発明に係る半導体装置の製造方法において、工程（ｆ）は、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなる第１のサイドウォールを形成すると共に、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなる第２のサイドウォールを形成する工程を含むことが好ましい。
【００３４】
本発明に係る半導体装置の製造方法において、工程（ｆ）の後で工程（ｃ）の前に、第１の外側サイドウォール及び第２の外側サイドウォールを選択的に除去して、第１の内側サイドウォールからなる第１のサイドウォールを形成すると共に第２の内側サイドウォールからなる第２のサイドウォールを形成する工程（ｇ）をさらに備えていることが好ましい。
【００３５】
このようにすると、保護膜の形成の際に、半導体基板上に、第１の内側サイドウォールのみからなる第１のサイドウォール、及び第２の内側サイドウォールのみからなる第２のサイドウォールを覆うように、保護膜を形成することができるため、保護膜を厚く形成することができる。
【００３６】
加えて、保護膜の形成の際に、第１，第２のゲート電極の側面との間に第１，第２の内側サイドウォールのみを挟んで保護膜を形成することができるため、保護膜を第１のゲート電極に近接させて形成することができる。
【００３７】
本発明に係る半導体装置の製造方法において、工程（ｆ）の後で工程（ｃ）の前に、第２の活性領域における第２のサイドウォールの外側方下の領域にトレンチを形成する工程（ｈ）と、トレンチ内に、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を形成する工程（ｉ）とをさらに備えていることが好ましい。
【００３８】
このようにすると、シリコン混晶層により、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を印加することができるので、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
【００３９】
本発明に係る半導体装置の製造方法において、工程（ｆ）の後で工程（ｇ）の前に、第２の活性領域における第２のサイドウォールの外側方下の領域にトレンチを形成する工程（ｊ）と、トレンチ内に、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を形成する工程（ｋ）とをさらに備えていることが好ましい。
【００４０】
このようにすると、シリコン混晶層により、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を印加することができるので、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４１】
本発明に係る半導体装置の製造方法において、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、シリコン混晶層は、ＳｉＧｅ層からなり、第１の応力は、圧縮応力であることが好ましい。
【００４２】
本発明に係る半導体装置の製造方法において、保護膜は、第１の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせる応力絶縁膜であることが好ましい。
【００４３】
このようにすると、応力絶縁膜（保護膜）により、第１の活性領域におけるチャネル領域のゲート長方向に第２の応力を印加することができるので、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４４】
本発明に係る半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、保護膜は、シリコン窒化膜からなり、第２の応力は、引っ張り応力であることが好ましい。
【発明の効果】
【００４５】
本発明に係る半導体装置及びその製造方法によると、第１のシリコン膜上に第１の金属シリサイド膜を形成した後、第２の金属シリサイド膜を形成する（すなわち、第１の金属シリサイド膜、及び第２の金属シリサイド膜のそれぞれを個別に形成する）ため、第１のＭＩＳトランジスタにおいて、その上部のみに所望のシリサイド組成比の第１の金属シリサイド膜を有する第１のゲート電極を精度良く実現できると共に、第２のＭＩＳトランジスタにおいて、所望のシリサイド組成比の第２の金属シリサイド膜からなる第２のゲート電極を精度良く実現できる。
【発明を実施するための最良の形態】
【００４６】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００４７】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００４８】
まず、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、及び図３(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) 、図２(a) 〜(c) 、及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００４９】
まず、図１(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施すことにより、半導体基板１０におけるｎ型ＭＩＳ形成領域に、ｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、ｎ型ウェル領域１２ｂを形成する。
【００５０】
次に、図１(b) に示すように、希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えば酸化性雰囲気中、６００℃〜１０００℃の下、半導体基板１０に対して熱処理を行い、シリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition:ＭＯＣＶＤ）法により、下地膜上に、例えば膜厚が２ｎｍの高誘電体膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３としては、比誘電率が１０以上の金属酸化物を含む高誘電体膜を用いることが望ましい。その後、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート絶縁膜形成膜１３上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１４を堆積する。
【００５１】
次に、図１(c) に示すように、フォトリソグラフィ法により、シリコン膜１４上に、ゲートパターン形状を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、ドライエッチング法により、シリコン膜１４及びゲート絶縁膜形成膜１３をパターニングする。これにより、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ及び第１のシリコン膜１４ａを順次形成すると共に、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ及び第２のシリコン膜１４ｂを順次形成する。その後、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行うことにより、第１のシリコン膜１４ａの側面上に第１のオフセットスペーサ１５ａを形成すると共に、第２のシリコン膜１４ｂの側面上に第２のオフセットスペーサ１５ｂを形成する。
【００５２】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のシリコン膜１４ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のシリコン膜１４ａの側方下の領域に接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１６ａを自己整合的に形成する。一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のシリコン膜１４ｂをマスクにして、例えばＢＦ2等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のシリコン膜１４ｂの側方下の領域に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１６ｂを自己整合的に形成する。
【００５３】
次に、図２(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第１の絶縁膜と、膜厚が３０ｎｍのシリコン窒化膜からなる第２の絶縁膜とを順次堆積する。その後、第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行う。これにより、第１のシリコン膜１４ａの側面上に、第１のオフセットスペーサ１５ａを介して、断面形状がＬ字状の第１の絶縁膜からなる第１の内側サイドウォール１７ａと第１の内側サイドウォール１７ａ上に形成された第２の絶縁膜からなる第１の外側サイドウォール１８ａとで構成された第１のサイドウォール１８Ａを形成すると共に、第２のシリコン膜１４ｂの側面上に、第２のオフセットスペーサ１５ｂを介して、断面形状がＬ字状の第１の絶縁膜からなる第２の内側サイドウォール１７ｂと第２の内側サイドウォール１７ｂ上に形成された第２の絶縁膜からなる第２の外側サイドウォール１８ｂとで構成された第２のサイドウォール１８Ｂを形成する。
【００５４】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のシリコン膜１４ａ及び第１のサイドウォール１８Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のシリコン膜１４ｂ及び第２のサイドウォール１８Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入する。その後、熱処理により、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域に、浅いｎ型ソースドレイン領域１６ａの接合深さよりも深い接合深さを有し、接合深さの比較的深いｎ型ソースドレイン領域１９ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域に、浅いｐ型ソースドレイン領域１６ｂの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域１９ｂを自己整合的に形成する。
【００５５】
その後、第１，第２のシリコン膜１４ａ，１４ｂの上面、及び深いソースドレイン領域１９ａ，１９ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、スパッタリング法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル膜からなる第１の金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１０に対して１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理を行うことにより、第１，第２のシリコン膜１４ａ，１４ｂ及び深いソースドレイン領域１９ａ，１９ｂの各シリコンと、第１の金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１５ａ，１５ｂ、及び第１，第２のサイドウォール１８Ａ，１８Ｂ等の上に残存する未反応の第１の金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１０に対して２回目のＲＴＡ処理を行う。
【００５６】
このようにして、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａの上部をシリサイド化して、第１のシリコン膜１４ａ上に、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第１の金属シリサイド膜２０ａを形成すると共に、深いｎ型ソースドレイン領域１９ａの上部をシリサイド化して、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第３の金属シリサイド膜２１ａを形成する。一方、ｐ型ＭＩＳ形成領域の第２のシリコン膜１４ｂの上部をシリサイド化して、第２のシリコン膜１４ｂ上に、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる金属シリサイド膜２０ｂを形成すると共に、深いｐ型ソースドレイン領域１９ｂの上部をシリサイド化して、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第４の金属シリサイド膜２１ｂを形成する。
【００５７】
次に、図２(b) に示すように、プラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚２０ｎｍのシリコン窒化膜からなる保護膜２２を堆積する。その後、例えばＣＶＤ法により、保護膜２２上に、シリコン酸化膜からなる第１の層間絶縁膜２３を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２３の表面の平坦化を行う。
【００５８】
次に、図２(c) に示すように、保護膜２２（シリコン窒化膜）と選択比のあるドライエッチング法又はウェットエッチング法により、第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）、及び第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜２２が露出するまで、第１の層間絶縁膜（シリコン酸化膜）２３を除去する。これにより、第１の層間絶縁膜２３の上面の高さは、図２(c) に示すように、第１の金属シリサイド膜２０ａ上に形成されている保護膜２２の上面の高さよりも低くなる。
【００５９】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト２４を形成した後、レジスト２４をマスクにして、第１の層間絶縁膜２３（シリコン酸化膜）と選択比のあるドライエッチング法により、第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜（シリコン窒化膜）２２を除去して、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）上に保護膜２２を残存させると共に、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂの上面を露出させる。このように、保護膜２２は、第１の金属シリサイド膜２０ａ上を覆うように形成される一方、金属シリサイド膜２０ｂ上には形成されない。
【００６０】
次に、図３(a) に示すように、レジスト２４を除去した後、例えばスパッタリング法により、半導体基板１０上の全面に、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂを覆うように、例えば膜厚が１００ｎｍのニッケル膜からなる第２の金属膜２５を堆積する。
【００６１】
次に、図３(b) に示すように、例えば窒素雰囲気中、３８０℃の下、半導体基板１０に対して１回目のＲＴＡ処理を行うことにより、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂを介して、第２のシリコン膜１４ｂのシリコンと、第２の金属膜２５のニッケルとを反応させる。このとき、第１のシリコン膜１４ａ上には、保護膜２２が形成されているため、第１のシリコン膜１４ａのシリコンと第２の金属膜２５のニッケルとは反応しない。このように、保護膜２２は、第２のシリコン膜１４ｂをフルシリサイド化させる際に、第１のシリコン膜１４ａがシリサイド化されることを防止する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２３、保護膜２２及び第２のサイドウォール１８Ｂ等の上に残存する未反応の第２の金属膜２５を除去する。その後、例えば窒素雰囲気中、５００℃の下、３０秒間、半導体基板１０に対して２回目のＲＴＡ処理を行う。このようにして、第２のシリコン膜１４ｂをフルシリサイド化して、例えば膜厚が１４０ｎｍのＮｉ2Ｓｉ膜からなる第２の金属シリサイド膜２０Ｂを形成する。
【００６２】
このように、図２(a) に示すシリサイド化工程と、図３(a) 〜(b) に示すフルシリサイド化工程とを順次経ることにより、シリサイド化工程において、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａが形成されると共に、フルシリサイド化工程において、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属シリサイド膜２０ａの膜厚よりも厚い膜厚を有し、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂが形成される。
【００６３】
次に、図３(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２３上に、第１の金属シリサイド膜２０ａ上に形成されている保護膜２２及び第２の金属シリサイド膜２０Ｂを覆うように、第２の層間絶縁膜２７を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜２７の表面の平坦化を行う。
【００６４】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、第２の層間絶縁膜２７上に、レジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、保護膜２２、第１の層間絶縁膜２３及び第２の層間絶縁膜２７中に、第３，第４の金属シリサイド膜２１ａ，２１ｂの上面に到達する第１，第２のコンタクトホール２８ａ，２８ｂを形成する。このとき、保護膜２２が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、第３，第４の金属シリサイド膜２１ａ，２１ｂのオーバーエッチング量を減らすことができる。
【００６５】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール２８ａ，２８ｂの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜２７上に、第１，第２のコンタクトホール２８ａ，２８ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜における第１，第２のコンタクトホール２８ａ，２８ｂ外に存在する部分を除去する。このようにして、図３(c) に示すように、第１，第２のコンタクトホール２８ａ，２８ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ２９ａ，２９ｂを形成する。その後、第２の層間絶縁膜２７上に、各コンタクトプラグ２９ａ，２９ｂと電気的に接続する金属配線（図示せず）を形成する。
【００６６】
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａを有するｎ型ＭＩＳトランジスタと、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂを有するｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【００６７】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図３(c) を参照しながら説明する。
【００６８】
図３(c) に示すように、半導体基板１０上の上部には、第１の活性領域１０ａと第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、第１の活性領域１０ａに設けられたｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂに設けられたｐ型ＭＩＳトランジスタとを備えている。
【００６９】
ここで、ｎ型ＭＩＳトランジスタは、図３(c) に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａと、第１のゲート電極２６ａの側面上に第１のオフセットスペーサ１５ａを介して形成され、断面形状がＬ字状の第１の内側サイドウォール１７ａと第１の外側サイドウォール１８ａとからなる第１のサイドウォール１８Ａと、第１の活性領域１０ａにおける第１のゲート電極２６ａの側方下の領域に形成された接合深さの比較的浅いｎ型ソースドレイン領域１６ａと、第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域に形成された接合深さの比較的深いｎ型ソースドレイン領域１９ａと、深いｎ型ソースドレイン領域１９ａ上に形成された第３の金属シリサイド膜２１ａと、第１のゲート電極２６ａ上に形成された保護膜２２とを備えている。
【００７０】
一方、ｐ型ＭＩＳトランジスタは、図３(c) に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂと、第２のゲート電極２６ｂの側面上に第２のオフセットスペーサ１５ｂを介して形成され、断面形状がＬ字状の第２の内側サイドウォール１７ｂと第２の外側サイドウォール１８ｂとからなる第２のサイドウォール１８Ｂと、第２の活性領域１０ｂにおける第２のゲート電極２６ｂの側方下の領域に形成された接合深さの比較的浅いｐ型ソースドレイン領域１６ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域に形成された接合深さの比較的深いｐ型ソースドレイン領域１９ｂと、深いｐ型ソースドレイン領域１９ｂ上に形成された第４の金属シリサイド膜２１ｂとを備えている。
【００７１】
保護膜２２上には、第１の層間絶縁膜２３及び第２の層間絶縁膜２７が順次形成されており、保護膜２２、第１の層間絶縁膜２３、及び第２の層間絶縁膜２７中には、第３，第４の金属シリサイド膜２１ａ，２１ｂを介して、深いソースドレイン領域１９ａ，１９ｂと電気的に接続する第１，第２のコンタクトプラグ２９ａ，２９ｂが形成されている。
【００７２】
ここで、本実施形態に係る半導体装置の構造上の特徴点は、以下に示す点である。
【００７３】
ｎ型ＭＩＳトランジスタの第１のゲート電極２６ａを構成する第１の金属シリサイド膜２０ａは、所望のシリサイド組成比を有し、所望の領域（すなわち第１のゲート電極２６ａの上部のみ）に精度良く形成されている。それと共に、ｐ型ＭＩＳトランジスタの第２のゲート電極２６ｂを構成する第２の金属シリサイド膜２０Ｂは、所望のシリサイド組成比のＮｉリッチな膜（具体的には例えば、Ｎｉ2Ｓｉ膜）からなり、精度良く形成されている。
【００７４】
第２のシリコン膜１４ｂをフルシリサイド化させる際に第１のシリコン膜１４ａがシリサイド化されることを防止する保護膜２２（図３(a) 〜(b) 参照）は、図３(c) に示すように、第１のゲート電極２６ａ上を覆うように形成されている一方、第２のゲート電極２６ｂ上には形成されていない。
【００７５】
第１の層間絶縁膜２３は、第１，第２のゲート電極２６ａ，２６ｂの上方には形成されておらず、図３(c) に示すように、第１の層間絶縁膜２３の上面の高さは、第１のゲート電極２６ａ上に形成されている保護膜２２の上面の高さよりも低い。
【００７６】
本実施形態によると、図２(a) に示すように、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａの上部をシリサイド化して、第１のシリコン膜１４ａ上に第１の金属シリサイド膜２０ａを形成した後、図３(a) 〜(b) に示すように、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）上を保護膜２２で覆った状態で、ｐ型ＭＩＳ形成領域の第２のシリコン膜１４ｂをフルシリサイド化して第２の金属シリサイド膜２０Ｂを形成することができる。そのため、第２の金属膜２５のニッケルを、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａのシリコンと反応させることなく、ｐ型ＭＩＳ形成領域の第２のシリコン膜１４ｂのシリコンのみと反応させることができる。このため、ｎ型ＭＩＳトランジスタにおいて、その上部のみに所望のシリサイド組成比の第１の金属シリサイド膜２０ａを有する第１のゲート電極２６ａを精度良く実現できると共に、ｐ型ＭＩＳトランジスタにおいて、所望のシリサイド組成比の第２の金属シリサイド膜２０Ｂ（すなわちＮｉリッチな膜）からなる第２のゲート電極２６ｂを精度良く実現できる。
【００７７】
本実施形態において、保護膜２２として、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を用いてもよい。このような応力絶縁膜の具体例としては、例えばシリコン窒化膜が挙げられる。このようにすると、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００７８】
ここで、一般にｐ型ＭＩＳトランジスタのチャネル領域のゲート長方向に引っ張り応力が印加されると、ｐ型ＭＩＳトランジスタの駆動能力が劣化することが知られているが、図３(c) に示すように、保護膜（応力絶縁膜）２２は、第１のゲート電極２６ａ上を覆うように形成されている一方、第２のゲート電極２６ｂ上には形成されていない（すなわち、応力絶縁膜は、第２のゲート電極２６ｂ上にて分断されている）ため、応力絶縁膜による引っ張り応力を、ｐ型ＭＩＳトランジスタのチャネル領域に印加させることなく、ｎ型ＭＩＳトランジスタのチャネル領域のみに印加させることができるので、ｐ型ＭＩＳトランジスタの駆動能力を劣化させることなく、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００７９】
なお、本実施形態では、図２(c) に示すように、エッチング法により、保護膜２２のうち金属シリサイド膜２０ａ，２０ｂ上に形成された部分が露出するまで第１の層間絶縁膜２３を除去した後、金属シリサイド膜２０ｂ上の保護膜２２を除去して、第１の金属シリサイド膜２０ａ上に保護膜２２を残存させる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、後述する第２，第４の実施形態のように、ＣＭＰ法により、保護膜２２のうち金属シリサイド膜２０ａ，２０ｂ上に形成された部分の上面が露出するまで第１の層間絶縁膜２３を研磨除去した後、上記と同様に、金属シリサイド膜２０ｂ上の保護膜２２を除去して、第１の金属シリサイド膜２０ａ上に保護膜２２を残存させてもよい。この場合、第１の層間絶縁膜２３の上面の高さは、後述する第２，第４の実施形態のように、保護膜２２のうち第１の金属シリサイド膜２０ａ上に形成された部分の上面の高さと同じになる。
【００８０】
また、本実施形態では、図２(c) に示すように、保護膜２２のうち金属シリサイド膜２０ｂ上に形成された部分のみが除去される場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８１】
第１に例えば、保護膜２２のうち、金属シリサイド膜２０ｂ上に形成された部分だけでなく、第２のサイドウォール１８Ｂと第１の層間絶縁膜２３との間に形成された部分の上部も除去される場合がある。この場合、保護膜２２は、第２のサイドウォール１８Ｂの側方下部を覆うように形成されている一方、その上部には形成されておらず、第２のサイドウォール１８Ｂの少なくても一部を覆うように形成されている。従って、保護膜２２の上端は、第２のサイドウォール１８Ｂの上端よりも低く形成される。
【００８２】
第２に例えば、保護膜（シリコン窒化膜）２２のうち金属シリサイド膜２０ｂ上に形成された部分だけでなく、保護膜２２のうち第２のサイドウォール１８Ｂと第１の層間絶縁膜２３との間に形成された部分の上部、及び第２の外側サイドウォール（シリコン窒化膜）１８ｂの上部も除去される場合がある。この場合、保護膜２０及び第２の外側サイドウォール１８ｂの上端は、金属シリサイド膜２０ｂの上面よりも低く形成される。
【００８３】
また、本実施形態では、図２(c) に示す工程において、金属シリサイド膜２０ｂ上の保護膜２２を除去する際に金属シリサイド膜２０ｂを残存させているが、必ずしも残存させる必要はなく金属シリサイド膜２０ｂも除去してもよい。この場合、次工程の図３(a) に示す工程において、第２のシリコン膜１４ｂ上に、金属シリサイド膜２０ｂを介さずに、第２の金属膜２５が直接形成されるが、第２の金属膜２５の膜厚と熱処理条件（詳細には、温度，時間）とを適宜調整することにより、第１の実施形態と同様に、所望のシリサイド組成比の第２の金属シリサイド膜を形成することができる。
【００８４】
また、本実施形態では、ｐ型ＭＩＳ形成領域の第２のシリコン膜１４ｂのシリコンと、第２の金属膜２５のニッケルとを反応させて、第２のシリコン膜１４ｂをフルシリサイド化して、Ｎｉ2Ｓｉ膜からなる第２の金属シリサイド膜２０Ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の金属膜２５の膜厚と熱処理条件（詳細には、温度，時間）とを適宜調整することにより、Ｎｉ2Ｓｉ膜以外のＮｉリッチな膜、具体的には例えば、Ｎｉ31Ｓｉ12膜又はＮｉ3Ｓｉ膜からなる第２の金属シリサイド膜を形成してもよい。
【００８５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００８６】
以下では、本発明の第２の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【００８７】
ここで、前述の第１の実施形態と第２の実施形態との製造方法上での相違点は、以下に示す点である。
【００８８】
第１の実施形態では、図２(a) に示すように、第１，第２のサイドウォール１８Ａ，１８Ｂの形成、深いソースドレイン領域１９ａ，１９ｂの形成、及び第１の金属シリサイド膜２０ａの形成を順次行う点に対し、第２の実施形態では、図４(a) に示すように、第１，第２のサイドウォール１８Ａ，１８Ｂの形成、及び深いソースドレイン領域１９ａ，１９ｂの形成を順次行い、図４(b) に示すように、第１の金属シリサイド膜２０ａの形成前に、第１，第２のサイドウォール１８Ａ，１８Ｂを構成する第１，第２の外側サイドウォール１８ａ，１８ｂの除去を行う点である。すなわち、第２の実施形態の特徴点は、深いソースドレイン領域１９ａ，１９ｂの形成と、第１の金属シリサイド膜２０ａの形成との間に、第１，第２の外側サイドウォール１８ａ，１８ｂの除去を行う点である。
【００８９】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図４(a) 〜(d) 及び図５(a) 〜(c) を参照しながら説明する。図４(a) 〜(d) 及び図５(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。ここで、図４(a) 〜(d) 及び図５(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付しており、本実施形態では第１の実施形態と同様の説明は繰り返さない。
【００９０】
まず、前述の図１(a) 〜(c) に示す工程を順次行い、図１(c) に示す構成を得る。
【００９１】
次に、第１の実施形態における図２(a) に示す工程での第１，第２のサイドウォールの形成と同様に、図４(a) に示すように、第１のシリコン膜１４ａの側面上に、第１のオフセットスペーサ１５ａを介して、断面形状がＬ字状の第１の絶縁膜からなる第１の内側サイドウォール１７ａと第２の絶縁膜からなる第１の外側サイドウォール１８ａとで構成された第１のサイドウォール１８Ａを形成すると共に、第２のシリコン膜１４ｂの側面上に、第２のオフセットスペーサ１５ｂを介して、断面形状がＬ字状の第１の絶縁膜からなる第２の内側サイドウォール１７ｂと第２の絶縁膜からなる第２の外側サイドウォール１８ｂとで構成された第２のサイドウォール１８Ｂを形成する。
【００９２】
その後、第１の実施形態における図２(a) に示す工程での深いソースドレイン領域の形成と同様に、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域に、浅いｎ型ソースドレイン領域１６ａの接合深さよりも深い接合深さを有し、接合深さの比較的深いｎ型ソースドレイン領域１９ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域に、浅いｐ型ソースドレイン領域１６ｂの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域１９ｂを自己整合的に形成する。
【００９３】
次に、図４(b) に示すように、シリコン膜（ポリシリコン膜）及び第１の絶縁膜（シリコン酸化膜）と選択比のあるドライエッチング法又はウェットエッチング法により、第２の絶縁膜（シリコン窒化膜）からなる第１，第２の外側サイドウォール１８ａ，１８ｂを除去する。これにより、第１のシリコン膜１４ａの側面上に、第１のオフセットスペーサ１５ａを介して、断面形状がＬ字状の第１の内側サイドウォール１７ａからなる第１のサイドウォール１８Ａが形成されると共に、第２のシリコン膜１４ｂの側面上に、第２のオフセットスペーサ１５ｂを介して、断面形状がＬ字状の第２の内側サイドウォール１７ｂからなる第２のサイドウォール１８Ｂが形成される。
【００９４】
その後、第１，第２のシリコン膜１４ａ，１４ｂの上面、及び深いソースドレイン領域１９ａ，１９ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、スパッタリング法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル膜からなる第１の金属膜（図示せず）を堆積する。その後、窒素雰囲気中、３２０℃の下、半導体基板１０に対して１回目のＲＴＡ処理を行うことにより、第１，第２のシリコン膜１４ａ，１４ｂ及び深いソースドレイン領域１９ａ，１９ｂの各シリコンと第１の金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１５ａ，１５ｂ、及び第１，第２の内側サイドウォール１７ａ，１７ｂ等の上に残存する未反応の第１の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１０に対して２回目のＲＴＡ処理を行う。
【００９５】
このようにして、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａの上部をシリサイド化して、第１のシリコン膜１４ａ上に、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第１の金属シリサイド膜２０ａを形成すると共に、深いｎ型ソースドレイン領域１９ａの上部をシリサイド化して、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第３の金属シリサイド膜２１ａを形成する。一方、ｐ型ＭＩＳ形成領域の第２のシリコン膜１４ｂの上部をシリサイド化して、第２のシリコン膜１４ｂ上に、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる金属シリサイド膜２０ｂを形成すると共に、深いｐ型ソースドレイン領域１９ｂの上部をシリサイド化して、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第４の金属シリサイド膜２１ｂを形成する。
【００９６】
次に、図４(c) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる保護膜２２を堆積する。このように、第２の実施形態における保護膜２２の膜厚（例えば５０ｎｍ）は、第１の実施形態における保護膜２２の膜厚（例えば２０ｎｍ）よりも厚く形成される。その後、例えばＣＶＤ法により、保護膜２２上に、シリコン酸化膜からなる第１の層間絶縁膜２３を堆積した後、ＣＭＰ法により、第１の層間絶縁膜２３の表面の平坦化を行う。このとき、第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）及び第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜２２の上面が露出するまで、第１の層間絶縁膜２３を研磨除去する。これにより、第１の層間絶縁膜２３の上面の高さは、図４(c) に示すように、第１の金属シリサイド膜２０ａ上に形成されている保護膜２２の上面の高さと同じになる。
【００９７】
次に、図４(d) に示すように、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域に開口を有するレジスト２４を形成する。その後、レジスト２４をマスクにして、第１の層間絶縁膜２３（シリコン酸化膜）と選択比のあるドライエッチング法により、第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜（シリコン窒化膜）２２を除去して、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）上に保護膜２２を残存させると共に、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂの上面を露出させる。このように、保護膜２２は、第１の金属シリサイド膜２０ａ上を覆うように形成される一方、金属シリサイド膜２０ｂ上には形成されない。
【００９８】
次に、図５(a) に示すように、レジスト２４を除去した後、例えばスパッタリング法により、半導体基板１０上の全面に、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂを覆うように、例えば膜厚が１００ｎｍのニッケル膜からなる第２の金属膜２５を堆積する。
【００９９】
次に、図５(b) に示すように、窒素雰囲気中、３８０℃の下、半導体基板１０に対して１回目のＲＴＡ処理を行うことにより、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂを介して、第２のシリコン膜１４ｂのシリコンと第２の金属膜２５のニッケルとを反応させる。このとき、第１のシリコン膜１４ａ上には保護膜２２が形成されているため、第１のシリコン膜１４ａのシリコンと第２の金属膜２５のニッケルとは反応しない。このように、保護膜２２は、第２のシリコン膜１４ｂをフルシリサイド化させる際に、第１のシリコン膜１４ａがシリサイド化されることを防止する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２３、保護膜２２及び第２の内側サイドウォール１７ｂ等の上に残存する未反応の第２の金属膜２５を除去する。その後、窒素雰囲気中、５００℃の下、３０秒間、半導体基板１０に対して２回目のＲＴＡ処理を行う。このようにして、第２のシリコン膜１４ｂをフルシリサイド化して、例えば膜厚が１４０ｎｍのＮｉ2Ｓｉ膜からなる第２の金属シリサイド膜２０Ｂを形成する。
【０１００】
このように、図４(b) に示すシリサイド化工程と、図５(a) 〜(b) に示すフルシリサイド化工程とを順次経ることにより、シリサイド化工程において、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａが形成されると共に、フルシリサイド化工程において、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属シリサイド膜２０ａの膜厚よりも厚い膜厚を有し、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂが形成される。
【０１０１】
次に、図５(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２３上に、第１の金属シリサイド膜２０ａ上に形成されている保護膜２２及び第２の金属シリサイド膜２０Ｂを覆うように、第２の層間絶縁膜２７を堆積した後、ＣＭＰ法により、第２の層間絶縁膜２７の表面の平坦化を行う。
【０１０２】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、保護膜２２、第１の層間絶縁膜２３、及び第２の層間絶縁膜２７中に形成され、第３，第４の金属シリサイド膜２１ａ，２１ｂの上面を露出させる第１，第２のコンタクトホール２８ａ，２８ｂと、第１，第２のコンタクトホール２８ａ，２８ｂ内に形成され、第３，第４の金属シリサイド膜２１ａ，２１ｂを介して深いソースドレイン領域１９ａ，１９ｂと電気的に接続する第１，第２のコンタクトプラグ２９ａ，２９ｂと、各コンタクトプラグ２９ａ，２９ｂと電気的に接続する金属配線（図示せず）とを形成する。
【０１０３】
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａを有するｎ型ＭＩＳトランジスタと、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂを有するｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【０１０４】
ここで、前述の第１の実施形態と第２の実施形態との構造上の相違点は、以下に示す点である。
【０１０５】
第１に、第１の実施形態では、第１，第２の内側サイドウォール１７ａ，１７ｂと第１，第２の外側サイドウォール１８ａ，１８ｂとからなる第１，第２のサイドウォール１８Ａ，１８Ｂ（前述の図３(c) 参照）を備えている点に対し、第２の実施形態では、図５(c) に示すように、第１，第２の内側サイドウォール１７ａ，１７ｂのみからなる第１，第２のサイドウォール１８Ａ，１８Ｂを備えている点であり、これにより、第２の実施形態における保護膜２２は、第１の実施形態における保護膜２２よりも厚く形成されている。
【０１０６】
第２に、第１の実施形態では、第１の層間絶縁膜２３の上面の高さは、第１のゲート電極２６ａ上に形成されている保護膜２２の上面の高さよりも低い（前述の図３(c) 参照）点に対し、第２の実施形態では、図５(c) に示すように、第１の層間絶縁膜２３の上面の高さは、第１のゲート電極２６ａ上に形成されている保護膜２２の上面の高さと同じ点である。
【０１０７】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１０８】
加えて、図４(b) に示すように、第１，第２の外側サイドウォール１８ａ，１８ｂを除去することにより、図４(c) に示す工程において、第２の実施形態における保護膜２２を、第１の実施形態における保護膜２２よりも厚く形成することができる。これにより、ＣＭＰ法による第１の層間絶縁膜２３の研磨除去の際に、保護膜２２の上面が露出するまで第１の層間絶縁膜２３を研磨除去することによって、比較的膜厚の厚い保護膜２２をストッパ膜として有効に利用して、研磨除去を保護膜２２において確実にストップさせることができるので、研磨除去後の第１の層間絶縁膜２３の膜厚を均一にすることができる。
【０１０９】
ここで、ＣＭＰ法による第１の層間絶縁膜２３の研磨除去を、本実施形態のように保護膜２２の上面が露出するまで行うのではなく、保護膜の上面が露出する前に終えた場合、第１の層間絶縁膜の表面の凹凸を解消して、第１の層間絶縁膜の表面を滑らかにする（すなわち平坦化する）ことは可能である。しかしながら、一般に、表面全体に対してＣＭＰ法による研磨除去を均一に行うことは困難であり、表面全体のうち、周縁領域での研磨除去と、中央領域での研磨除去とを均一に行うことが難しく、例えば第１の層間絶縁膜において、周縁領域が中央領域よりも過剰に研磨除去されて、研磨除去後の第１の層間絶縁膜の表面が緩やかな凸状に形成される場合がある。
【０１１０】
これに対し、ＣＭＰ法による第１の層間絶縁膜２３の研磨除去を、本実施形態のように保護膜２２の上面が露出するまで行うことにより、保護膜２２をストッパ膜として利用して、研磨除去を保護膜２２においてストップさせることができるため、第１の層間絶縁膜２３において、周辺領域での研磨除去と中央領域での研磨除去とを均一に行うことができるので、ＣＭＰ法による研磨除去のバラツキを解消することができる。
【０１１１】
第２の実施形態において、ｎ型ＭＩＳトランジスタの駆動能力の向上を目的に、保護膜２２として、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を用いた場合、第２の実施形態における保護膜２２は、第１の実施形態における保護膜２２よりも厚く形成されると共に、第２の実施形態における保護膜２２は、第１，第２のゲート電極１４ａ，１４ｂの側面との間に第１，第２の外側サイドウォール１８ａ，１８ｂを挟まずに形成される（言い換えれば、第１，第２のゲート電極１４ａ，１４ｂの側面との間に第１，第２のオフセットスペーサ１５ａ，１５ｂ及び第１，第２の内側サイドウォール１７ａ，１７ｂのみを挟んで形成される）ため、第１の実施形態における保護膜２２よりも第１のゲート電極１４ａに近接して形成されるため、第１の実施形態における保護膜２２として応力絶縁膜を用いた場合と比較して、より大きい引っ張り応力を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に印加することができるので、ｎ型ＭＩＳトランジスタの駆動能力をより向上させることができる。
【０１１２】
このように、第２の実施形態では、半導体装置が微細化されることがあっても、保護膜２２を比較的厚く形成することができるため、ＣＭＰ法による第１の層間絶縁膜２３の研磨除去の際に、ストッパ膜として保護膜２２を有効に利用すると共に、保護膜２２として応力絶縁膜を用いた場合、保護膜（応力絶縁膜）による引っ張り応力を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１１３】
なお、第２の実施形態では、図４(c) に示すように、ＣＭＰ法により、保護膜２２のうち金属シリサイド膜２０ａ，２０ｂ上に形成された部分の上面が露出するまで第１の層間絶縁膜２３を研磨除去した後、金属シリサイド膜２０ｂ上の保護膜２２を除去して、第１の金属シリサイド膜２０ａ上に保護膜２２を残存させる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、前述の第１の実施形態のように、エッチング法により、保護膜２２のうち金属シリサイド膜２０ａ，２０ｂ上に形成された部分が露出するまで第１の層間絶縁膜２３を除去した後、上記と同様に、金属シリサイド膜２０ｂ上の保護膜２２を除去して、第１の金属シリサイド膜２０ａ上に保護膜２２を残存させてもよい。この場合、第１の層間絶縁膜２３の上面の高さは、前述の第１の実施形態のように、保護膜２２のうち第１の金属シリサイド膜２０ａ上に形成された部分の上面の高さよりも低くなる。
【０１１４】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１１５】
以下では、本発明の第３の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１１６】
ここで、前述の第１の実施形態と第３の実施形態との製造方法上での相違点は、以下に示す点である。
【０１１７】
第１の実施形態では、図２(a) に示すように、第１，第２のサイドウォール１８Ａ，１８Ｂの形成、深いソースドレイン領域１９ａ，１９ｂの形成、及び第１の金属シリサイド膜２０ａの形成を順次行う点に対し、第３の実施形態では、図６(a) に示すように、第１，第２のサイドウォール１８Ａ，１８Ｂの形成後、図６(b) 〜(d) に示すように、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域に、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１のシリコン混晶層３３を設け、その後、図７(a) に示すように、深いソースドレイン領域１９ａ，１９ｂの形成、及び第１の金属シリサイド膜２０ａの形成を順次行う点である。すなわち、第３の実施形態の特徴点は、第１，第２のサイドウォール１８Ａ，１８Ｂの形成と深いソースドレイン領域１９ａ，１９ｂの形成との間に、図６(b) 〜(d) に示すように、第１のシリコン混晶層３３を設ける点である。
【０１１８】
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図６(a) 〜(d) 、図７(a) 〜(d) 及び図８(a) 〜(c) を参照しながら説明する。図６(a) 〜(d) 、図７(a) 〜(d) 及び図８(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。ここで、図６(a) 〜(d) 、図７(a) 〜(d) 及び図８(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付しており、本実施形態では第１の実施形態と同様の説明は繰り返さない。
【０１１９】
まず、前述の図１(a) 〜(c)に示す工程を順次行い、図１(c) に示す構成を得る。
【０１２０】
次に、第１の実施形態における図２(a) に示す工程での第１，第２のサイドウォールの形成と同様に、図６(a) に示すように、第１のシリコン膜１４ａの側面上に、第１のオフセットスペーサ１５ａを介して、断面形状がＬ字状の第１の絶縁膜からなる第１の内側サイドウォール１７ａと第２の絶縁膜からなる第１の外側サイドウォール１８ａとで構成された第１のサイドウォール１８Ａを形成すると共に、第２のシリコン膜１４ｂの側面上に、第２のオフセットスペーサ１５ｂを介して、断面形状がＬ字状の第１の絶縁膜からなる第２の内側サイドウォール１７ｂと第２の絶縁膜からなる第２の外側サイドウォール１８ｂとで構成された第２のサイドウォール１８Ｂを形成する。
【０１２１】
次に、図６(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が２０ｎｍのシリコン酸化膜からなる表面保護膜３０を堆積する。その後、表面保護膜３０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト３１を形成した後、レジスト３１をマスクにして、ウェットエッチング法又は等方性ドライエッチング法により、ｐ型ＭＩＳ形成領域に形成されている表面保護膜３０を除去する。これにより、第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域（すなわちソースドレイン形成領域）の表面、及び第２のシリコン膜１４ｂの上面を露出させる。
【０１２２】
次に、図６(c) に示すように、レジスト３１を除去した後、表面保護膜（シリコン酸化膜）及び第１の絶縁膜（シリコン酸化膜）、並びに第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いて、又はドライエッチング法とウェットエッチング法とを順次組み合わせて用いて、半導体基板１０（シリコン）及び第２のシリコン膜１４ｂ（ポリシリコン）をエッチングする。これにより、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域（すなわちソースドレイン形成領域）に、例えば深さ６０ｎｍのトレンチ（溝）３２を形成すると共に、第２のシリコン膜１４ｂの膜厚を、例えば４０ｎｍにまでエッチングする。このとき、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａの表面、及び第１のシリコン膜１４ａの上面は、表面保護膜３０で覆われているためエッチングされない。
【０１２３】
次に、図６(d) に示すように、フッ酸処理により、トレンチ３２内に露出する第２の活性領域１０ｂ、及び第２のシリコン膜１４ｂの表面に形成されているエッチング残渣（図示せず）及び自然酸化膜（図示せず）等を除去した後、例えばＣＶＤ法により、例えば６５０〜７００℃の下、例えばシラン（ＳｉＨ4）ガス及びゲルマン（ＧｅＨ4）ガスを、ジボラン（Ｂ2Ｈ6）ガス等のｐ型ドーパントガスと共に供給する。これにより、トレンチ３２内を充填するようにｐ型ＳｉＧｅ層からなる第１のシリコン混晶層３３をエピタキシャル成長させると共に、第２のシリコン膜１４ｂ上にｐ型ＳｉＧｅ層からなる第２のシリコン混晶層３４をエピタキシャル成長させる。このとき、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａの表面、及び第１のシリコン膜１４ａの上面は表面保護膜３０で覆われているため、第１の活性領域１０ａ上、及び第１のシリコン膜１４ａ上にｐ型ＳｉＧｅ層がエピタキシャル成長されることはない。このようにして、第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域（すなわちソースドレイン形成領域）に、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１のシリコン混晶層３３を形成する。
【０１２４】
次に、図７(a) に示すように、シリコン膜（ポリシリコン膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いて、又はドライエッチング法とウェットエッチング法とを順次組み合わせて用いて、ｎ型ＭＩＳ形成領域に形成されている表面保護膜３０を除去する。これにより、第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域の表面、及び第１のシリコン膜１４ａの上面を露出させる。
【０１２５】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のシリコン膜１４ａ及び第１のサイドウォール１８Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のシリコン膜１４ｂ及び第２のサイドウォール１８Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入する。その後、熱処理により、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域に、浅いｎ型ソースドレイン領域１６ａの接合深さよりも深い接合深さを有し、接合深さの比較的深いｎ型ソースドレイン領域１９ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の第１のシリコン混晶層３３を含む領域に、浅いｐ型ソースドレイン領域１６ｂの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域１９ｂを自己整合的に形成する。
【０１２６】
その後、第１のシリコン膜１４ａ、第２のシリコン混晶層３４、及び深いソースドレイン領域１９ａ，１９ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、スパッタリング法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル膜からなる第１の金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１０に対して１回目のＲＴＡ処理を行うことにより、第１のシリコン膜１４ａ、第２のシリコン混晶層３４、及び深いソースドレイン領域１９ａ，１９ｂの各シリコンと第１の金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１５ａ，１５ｂ、及び第１，第２のサイドウォール１８Ａ，１８Ｂ等の上に残存する未反応の第１の金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１０に対して２回目のＲＴＡ処理を行う。
【０１２７】
このようにして、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａの上部をシリサイド化して、第１のシリコン膜１４ａ上に、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第１の金属シリサイド膜２０ａを形成すると共に、深いｎ型ソースドレイン領域１９ａの上部をシリサイド化して、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第３の金属シリサイド膜２１ａを形成する。一方、ｐ型ＭＩＳ形成領域の第２のシリコン混晶層３４の上部をシリサイド化して、第２のシリコン混晶層３４上に、例えば膜厚が１５ｎｍのゲルマニウムを含むニッケルシリサイド膜からなる金属シリサイド膜２０ｂを形成すると共に、深いｐ型ソースドレイン領域１９ｂの上部をシリサイド化して、例えば膜厚が１５ｎｍのゲルマニウムを含むニッケルシリサイド膜からなる第４の金属シリサイド膜２１ｂを形成する。
【０１２８】
次に、図７(b) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚２０ｎｍのシリコン窒化膜からなる保護膜２２を堆積する。その後、例えばＣＶＤ法により、保護膜２２上に、シリコン酸化膜からなる第１の層間絶縁膜２３を堆積した後、ＣＭＰ法により、第１の層間絶縁膜２３の表面の平坦化を行う。
【０１２９】
次に、図７(c) に示すように、保護膜２２（シリコン窒化膜）と選択比のあるドライエッチング法又はウェットエッチング法により、第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）及び第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜２２が露出するまで、第１の層間絶縁膜２３（シリコン酸化膜）を除去する。これにより、第１の層間絶縁膜２３の上面の高さは、図７(c) に示すように、第１の金属シリサイド膜２０ａ上に形成されている保護膜２２の上面の高さよりも低くなる。
【０１３０】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト２４を形成した後、レジスト２４をマスクにして、第１の層間絶縁膜２３（シリコン酸化膜）と選択比のあるドライエッチング法により、第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜２２（シリコン窒化膜）を除去して、第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）上に保護膜２２を残存させると共に、金属シリサイド膜２０ｂの上面を露出させる。このように、保護膜２２は、第１の金属シリサイド膜２０ａ上を覆うように形成される一方、金属シリサイド膜２０ｂ上には形成されない。
【０１３１】
次に、図７(d) に示すように、レジスト２４を除去した後、例えばウェットエッチング法により、ｐ型ＭＩＳ形成領域の金属シリサイド膜２０ｂ及び第２のシリコン混晶層３４を除去する。
【０１３２】
次に、図８(a) に示すように、例えばスパッタリング法により、半導体基板１０上の全面に、第２のシリコン膜１４ｂを覆うように、例えば膜厚が６０ｎｍのニッケル膜からなる第２の金属膜２５を堆積する。
【０１３３】
次に、図８(b) に示すように、窒素雰囲気中、３８０℃の下、半導体基板１０に対して１回目のＲＴＡ処理を行うことにより、第２のシリコン膜１４ｂのシリコンと、第２の金属膜２５のニッケルとを反応させる。このとき、第１のシリコン膜１４ａ上には保護膜２２が形成されているため、第１のシリコン膜１４ａのシリコンと第２の金属膜２５のニッケルとは反応しない。このように、保護膜２２は、第２のシリコン膜１４ｂをフルシリサイド化させる際に、第１のシリコン膜１４ａがシリサイド化されることを防止する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２３、保護膜２２及び第２のサイドウォール１８Ｂ等の上に残存する未反応の第２の金属膜２５を除去する。その後、窒素雰囲気中、５００℃の下、３０秒間、半導体基板１０に対して２回目のＲＴＡ処理を行う。このようにして、第２のシリコン膜１４ｂをフルシリサイド化して、例えば膜厚が５５ｎｍのＮｉ2Ｓｉ膜からなる第２の金属シリサイド膜２０Ｂを形成する。
【０１３４】
このように、図７(a) に示すシリサイド化工程と、図８(a) 〜(b) に示すフルシリサイド化工程とを順次経ることにより、シリサイド化工程において、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａが形成されると共に、フルシリサイド化工程において、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属シリサイド膜２０ａの膜厚よりも厚い膜厚を有し、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂが形成される。
【０１３５】
次に、第１の実施形態における図３(c) に示す工程と同様に、第１の層間絶縁膜２３上に形成された第２の層間絶縁膜２７と、保護膜２２、第１の層間絶縁膜２３、及び第２の層間絶縁膜２７中に形成され、第３，第４の金属シリサイド膜２１ａ，２１ｂの上面を露出させる第１，第２のコンタクトホール２８ａ，２８ｂと、第１，第２のコンタクトホール２８ａ，２８ｂ内に形成され、第３，第４の金属シリサイド膜２１ａ，２１ｂを介して深いソースドレイン領域１９ａ，１９ｂと電気的に接続する第１，第２のコンタクトプラグ２９ａ，２９ｂと、各コンタクトプラグ２９ａ，２９ｂと電気的に接続する金属配線（図示せず）とを形成し、図８(c) に示す構成を得る。
【０１３６】
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａを有するｎ型ＭＩＳトランジスタと、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂを有するｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【０１３７】
ここで、第３の実施形態の構造上での特徴点は、以下に示す点である。
【０１３８】
第３の実施形態では、第１の実施形態に係る半導体装置と同様の構成に加えて、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の領域に、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１のシリコン混晶層３３をさらに備えている点である。そして、深いｐ型ソースドレイン領域１９ｂは、第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の第１のシリコン混晶層３３を含む領域に形成されている。
【０１３９】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１４０】
加えて、第１のシリコン混晶層３３を設けることにより、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１４１】
第３の実施形態において、保護膜２２として、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を用いた場合、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１４２】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１４３】
以下では、本発明の第４の実施形態に係る半導体装置及びその製造方法について、前述の第３の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１４４】
ここで、前述の第３の実施形態と第４の実施形態との製造方法上での相違点は、以下に示す点である。
【０１４５】
第３の実施形態では、図７(a) に示すように、深いソースドレイン領域１９ａ，１９ｂの形成、及び第１の金属シリサイド膜２０ａの形成を順次行う点に対し、第４の実施形態では、図９(a) に示すように、深いソースドレイン領域１９ａ，１９ｂの形成を行い、図９(b) に示すように、第１の金属シリサイド膜２０ａの形成前に、第１，第２の外側サイドウォール１８ａ，１８ｂの除去を行う点である。すなわち、第４の実施形態の特徴点は、深いソースドレイン領域１９ａ，１９ｂの形成と、第１の金属シリサイド膜２０ａの形成との間に、第１，第２の外側サイドウォール１８ａ，１８ｂの除去を行う点である。
【０１４６】
以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、図９(a) 〜(c) 及び図１０(a) 〜(b) を参照しながら説明する。図９(a) 〜(c) 及び図１０(a) 〜(b) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。ここで、図９(a) 〜(c) 及び図１０(a) 〜(b) において、前述の第３の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付しており、本実施形態では第３の実施形態と同様の説明は繰り返さない。
【０１４７】
まず、前述の図１(a) 〜(c) 及び図６(a) 〜(d) に示す工程を順次行い、図６(d) に示す構成を得る。
【０１４８】
次に、図７(a) に示す工程での表面保護膜の除去と同様に、図９(a) に示すように、ｎ型ＭＩＳ形成領域に形成されている表面保護膜３０を除去する。これにより、第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域の表面、及び第１のシリコン膜１４ａの上面を露出させる。
【０１４９】
その後、図７(a) に示す工程での深いソースドレイン領域の形成と同様に、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおける第１のサイドウォール１８Ａの外側方下の領域に、浅いｎ型ソースドレイン領域１６ａの接合深さよりも深い接合深さを有し、接合深さの比較的深いｎ型ソースドレイン領域１９ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下の第１のシリコン混晶層３３を含む領域に、浅いｐ型ソースドレイン領域１６ｂの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域１９ｂを自己整合的に形成する。
【０１５０】
次に、図９(b) に示すように、シリコン膜（ポリシリコン膜）及び第１の絶縁膜（シリコン酸化膜）と選択比のあるドライエッチング法又はウェットエッチング法により、第２の絶縁膜（シリコン窒化膜）からなる第１，第２の外側サイドウォール１８ａ，１８ｂを除去する。これにより、第１のシリコン膜１４ａの側面上に、第１のオフセットスペーサ１５ａを介して、断面形状がＬ字状の第１の内側サイドウォール１７ａからなる第１のサイドウォール１８Ａが形成されると共に、第２のシリコン膜１４ｂの側面上に、第２のオフセットスペーサ１５ｂを介して、断面形状がＬ字状の第２の内側サイドウォール１７ｂからなる第２のサイドウォール１８Ｂが形成される。
【０１５１】
その後、第１のシリコン膜１４ａ、第２のシリコン混晶層３４、及び深いソースドレイン領域１９ａ，１９ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、スパッタリング法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル膜からなる第１の金属膜（図示せず）を堆積する。その後、窒素雰囲気中、３２０℃の下、半導体基板１０に対して１回目のＲＴＡ処理を行うことにより、第１のシリコン膜１４ａ、第２のシリコン混晶層３４、及び深いソースドレイン領域１９ａ，１９ｂの各シリコンと第１の金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１５ａ，１５ｂ、及び第１，第２の内側サイドウォール１７ａ，１７ｂ等の上に残存する未反応の第１の金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１０に対して２回目のＲＴＡ処理を行う。
【０１５２】
このようにして、ｎ型ＭＩＳ形成領域の第１のシリコン膜１４ａの上部をシリサイド化して、第１のシリコン膜１４ａ上に、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第１の金属シリサイド膜２０ａを形成すると共に、深いｎ型ソースドレイン領域１９ａの上部をシリサイド化して、例えば膜厚が１５ｎｍのＮｉＳｉ膜からなる第３の金属シリサイド膜２１ａを形成する。一方、ｐ型ＭＩＳ形成領域の第２のシリコン混晶層３４の上部をシリサイド化して、第２のシリコン混晶層３４上に、例えば膜厚が１５ｎｍのゲルマニウムを含むニッケルシリサイド膜からなる金属シリサイド膜２０ｂを形成すると共に、深いｐ型ソースドレイン領域１９ｂの上部をシリサイド化して、例えば膜厚が１５ｎｍのゲルマニウムを含むニッケルシリサイド膜からなる第４の金属シリサイド膜２１ｂを形成する。
【０１５３】
次に、図９(c) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる保護膜２２を堆積する。このように、第４の実施形態における保護膜２２の膜厚（例えば５０ｎｍ）は、第３の実施形態における保護膜２２の膜厚（例えば２０ｎｍ）よりも厚く形成される。その後、例えばＣＶＤ法により、保護膜２２上に、シリコン酸化膜からなる第１の層間絶縁膜２３を堆積した後、ＣＭＰ法により、第１の層間絶縁膜２３の表面の平坦化を行う。このとき、第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）、及び第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜２２の上面が露出するまで、第１の層間絶縁膜２３を研磨除去する。これにより、第１の層間絶縁膜２３の上面の高さは、図９(c) に示すように、第１の金属シリサイド膜２０ａ上に形成されている保護膜２２の上面高さと同じになる。
【０１５４】
次に、図１０(a) に示すように、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト２４を形成する。その後、レジスト２４をマスクにして、第１の層間絶縁膜２３（シリコン酸化膜）と選択比のあるドライエッチング法により、第２のシリコン膜１４ｂ（詳細には金属シリサイド膜２０ｂ）上に形成されている保護膜２２を除去して、第１のシリコン膜１４ａ（詳細には第１の金属シリサイド膜２０ａ）上に保護膜２２を残存させると共に、金属シリサイド膜２０ｂの上面を露出させる。
【０１５５】
次に、第３の実施形態における図７(d) に示す工程と同様に、金属シリサイド膜２０ｂと、第２のシリコン混晶層３４とを順次除去する。その後、第３の実施形態における図８(a) に示す工程と同様に、半導体基板１０上の全面に第２の金属膜を形成する。その後、第３の実施形態における図８(b) に示す工程と同様に、第２のシリコン膜１４ｂをフルシリサイド化して、例えば膜厚が５５ｎｍのＮｉ2Ｓｉ膜からなる第２の金属シリサイド膜２０Ｂを形成する。
【０１５６】
このように、シリサイド化工程と、フルシリサイド化工程とを順次経ることにより、シリサイド化工程において、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａが形成されると共に、フルシリサイド化工程において、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属シリサイド膜２０ａの膜厚よりも厚い膜厚を有し、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂが形成される。
【０１５７】
その後、第３の実施形態における図８(c) に示す工程と同様に、第１の層間絶縁膜２３上に形成された第２の層間絶縁膜２７と、保護膜２２、第１の層間絶縁膜２３、及び第２の層間絶縁膜２７中に形成され、第３，第４の金属シリサイド膜２１ａ，２１ｂの上面を露出させる第１，第２のコンタクトホール２８ａ，２８ｂと、第１，第２のコンタクトホール２８ａ，２８ｂ内に形成され、第３，第４の金属シリサイド膜２１ａ，２１ｂを介して深いソースドレイン領域１９ａ，１９ｂと電気的に接続する第１，第２のコンタクトプラグ２９ａ，２９ｂと、各コンタクトプラグ２９ａ，２９ｂと電気的に接続する金属配線（図示せず）とを形成し、図１０(b) に示す構成を得る。
【０１５８】
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のシリコン膜１４ａと第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａを有するｎ型ＭＩＳトランジスタと、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂを有するｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【０１５９】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１６０】
加えて、第２の実施形態と同様に、保護膜２２の厚膜化により、ＣＭＰ法による第１の層間絶縁膜２３の研磨除去の際に、比較的膜厚の厚い保護膜２２をストッパ膜として有効に利用して、研磨除去を保護膜２２において確実にストップさせることができるため、研磨除去後の第１の層間絶縁膜２３の膜厚を均一にすることができる。
【０１６１】
さらに、第３の実施形態と同様に、第１のシリコン混晶層３３により、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１６２】
第４の実施形態において、ｎ型ＭＩＳトランジスタの駆動能力の向上を目的に、保護膜２２として、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を用いた場合、第１，第２の外側サイドウォール１８ａ，１８ｂの除去による保護膜２２の厚膜化及び保護膜２２の近接化により、保護膜（応力絶縁膜）による引っ張り応力を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１６３】
なお、第１〜第４の実施形態では、ゲート絶縁膜形成膜として高誘電体膜を用いたが、高誘電体膜の具体例としては、例えばハフニウムを含む酸化物、タンタルを含む酸化物、ランタンを含む酸化物、及びアルミニウムを含む酸化物からなる金属酸化物群のうちの少なくとも１つを含む高誘電体膜が挙げられる。さらに、ハフニウムを含む酸化物からなる高誘電体膜の具体例としては、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等が挙げられる。また、その他の具体例としては、例えばジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、及びイットリウム（Ｙ）等の遷移元素、アルミニウム（Ａｌ）、並びにランタン（Ｌａ）等のランタノイド等の希土類元素のうち、少なくとも１つを含む高誘電体膜が挙げられる。
【０１６４】
また、第１〜第４の実施形態では、シリコン膜１４を構成する材料として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜等を用いてもよい。
【０１６５】
また、第１〜第４の実施形態では、第１の金属シリサイド膜２０ａの形成の際に、第１のシリコン膜１４ａのシリコンと反応させる第１の金属膜として、ニッケル膜からなる金属膜を用いたが、これに代えて、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、及びタングステン（Ｗ）等からなるシリサイド化用金属群のうち、少なくとも１つを含む金属膜を用いてもよい。具体的には例えば、金属膜として、白金を含むニッケル膜を用いて、ＮｉＳｉ膜からなる第１の金属シリサイド膜２０ａに代えて、ＮｉＰｔＳｉ膜からなる第１の金属シリサイド膜を形成しても良い。
【０１６６】
また、第１〜第４の実施形態では、第２の金属シリサイド膜２０Ｂの形成の際に、第２のシリコン膜１４ｂのシリコンと反応させる第２の金属膜２５として、ニッケル膜からなる金属膜を用いたが、これに代えて、例えばコバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）等の遷移金属、並びにイッテルビウム（Ｙｂ）等のランタノイドからなるフルシリサイド化用金属群のうち、少なくとも１つを含む金属膜を用いてもよい。
【産業上の利用可能性】
【０１６７】
本発明は、ｎ型ＭＩＳトランジスタにおいて、上部のみに所望のシリサイド組成比の金属シリサイド膜を有するゲート電極を精度良く実現できると共に、ｐ型ＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を精度良く実現できるので、シリサイド化されたゲート電極を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１６８】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図９】(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１０】(a) 〜(b) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１１】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【符号の説明】
【０１６９】
１０    半導体基板
１０ａ  第１の活性領域
１０ｂ  第２の活性領域
１１    素子分離領域
１２ａ  ｐ型ウェル領域
１２ｂ  ｎ型ウェル領域
１３    ゲート絶縁膜形成膜
１３ａ  第１のゲート絶縁膜
１３ｂ  第２のゲート絶縁膜
１４    シリコン膜
１４ａ  第１のシリコン膜
１４ｂ  第２のシリコン膜
１５ａ  第１のオフセットスペーサ
１５ｂ  第２のオフセットスペーサ
１６ａ  浅いｎ型ソースドレイン領域
１６ｂ  浅いｐ型ソースドレイン領域
１７ａ  第１の内側サイドウォール
１７ｂ  第２の内側サイドウォール
１８ａ  第１の外側サイドウォール
１８ｂ  第２の外側サイドウォール
１８Ａ  第１のサイドウォール
１８Ｂ  第２のサイドウォール
１９ａ  深いｎ型ソースドレイン領域
１９ｂ  深いｐ型ソースドレイン領域
２０ａ  第１の金属シリサイド膜
２０ｂ  金属シリサイド膜
２１ａ  第３の金属シリサイド膜
２１ｂ  第４の金属シリサイド膜
２０Ｂ  第２の金属シリサイド膜
２２    保護膜
２３    第１の層間絶縁膜
２４    レジスト
２５    第２の金属膜
２６ａ  第１のゲート電極
２６ｂ  第２のゲート電極
２７    第２の層間絶縁膜
２８ａ  第１のコンタクトホール
２８ｂ  第２のコンタクトホール
２９ａ  第１のコンタクトプラグ
２９ｂ  第２のコンタクトプラグ
３０    表面保護膜
３１    レジスト
３２    トレンチ
３３    第１のシリコン混晶層
３４    第２のシリコン混晶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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