(57)【要約】【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。【解決手段】シリコン基板１の主面ｆ１上に形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧの側方に電荷蓄積絶縁膜ＩＳを介して形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に形成された金属シリサイド層ＳＣと、制御ゲート電極ＣＧの側面に形成された側壁絶縁膜ＩＷとを有する不揮発性メモリセルＮＶＭを備えた半導体装置であって、側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの側面と、制御ゲート電極ＣＧ上面の金属シリサイド層ＳＣの側面とを一体的に覆うようにして形成され、この側壁絶縁膜ＩＷによって各電極ＣＧ，ＭＧ上面の金属シリサイド層ＳＣは互いに絶縁されている。【選択図】図１
2009224426.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に形成された第１ゲート電極と、
（ｂ）前記半導体基板と前記第１ゲート電極との間に形成された第１ゲート絶縁膜と、
（ｃ）前記半導体基板の主面上に、前記第１ゲート電極の側方に隣り合うようにして形成された第２ゲート電極と、
（ｄ）前記半導体基板と前記第２ゲート電極との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に形成された電荷蓄積絶縁膜と、
（ｅ）前記第１ゲート電極と、前記第２ゲート電極との上面に形成された金属シリサイド層と、
（ｆ）前記第１ゲート電極の側面と、前記第１ゲート電極の上面の前記金属シリサイド層の側面とを一体的に覆うようにして、前記第１ゲート電極と前記電荷蓄積絶縁膜との間に形成された側壁絶縁膜とを有し、
前記第１ゲート電極と前記第２ゲート電極とは、前記電荷蓄積絶縁膜および前記側壁絶縁膜を隔てて配置されることで、互いに電気的に絶縁され、
前記第１ゲート電極上面の金属シリサイド層と、前記第２ゲート電極上面の金属シリサイド層とは、前記側壁絶縁膜によって互いに電気的に絶縁されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記側壁絶縁膜は、前記第１ゲート電極の側面において、前記第１ゲート電極の下端である前記第１ゲート絶縁膜との接点に達しないようにして形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記側壁絶縁膜は、前記半導体基板から見て、前記金属シリサイド層よりも高い位置に突き出すようにして形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記側壁絶縁膜は、窒化シリコン膜を主体とする絶縁膜であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板から見た前記第１ゲート電極の高さ、および、前記第２ゲート電極の高さは、それぞれ最も高い部分の高さを比較して、高低差を持たないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極の側壁のうちいずれか一方の側壁の側方に、隣り合うようにして配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記電荷蓄積絶縁膜は、第１絶縁膜、第２絶縁膜、および、第３絶縁膜を有し、
前記第１絶縁膜および前記第３絶縁膜は、酸化シリコンを主体とする絶縁膜であり、
前記第２絶縁膜は、窒化シリコンを主体とする絶縁膜であり、
前記第２絶縁膜は、前記第１絶縁膜と前記第３絶縁膜との間に挟まれるようにして配置され、
前記半導体基板に近い方から、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜の順に配置されていることを特徴とする半導体装置。
【請求項８】
（ａ）半導体基板の主面上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の主面上に、前記第１ゲート絶縁膜を介して配置され、かつ、上面に保護絶縁膜、側面に側壁絶縁膜を備えた第１ゲート電極を形成する工程と、
（ｃ）前記保護絶縁膜を除去する工程と、
（ｄ）前記半導体基板の主面上に、電荷蓄積絶縁膜を介して、第２ゲート電極を形成する工程と、
（ｅ）前記第１ゲート電極と前記第２ゲート電極との上面に、金属シリサイド層を形成する工程とを有し、
前記（ｂ）工程の前記側壁絶縁膜は、前記第１ゲート電極の側面から前記保護絶縁膜の側面に渡って一体的に配置され、
前記（ｃ）工程は、前記（ｂ）工程後、前記（ｅ）工程に至る前までに施し、
前記（ｄ）工程で形成された前記第２ゲート電極は、前記第１ゲート電極の側方に隣り合うようにして配置され、
前記（ｄ）工程で形成された前記電荷蓄積絶縁膜は、前記半導体基板と前記第２ゲート電極との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置され、
前記（ｄ）工程で形成された前記第２ゲート電極は、前記第１ゲート電極と、前記電荷蓄積絶縁膜および前記側壁絶縁膜を隔てて配置され、
前記（ｅ）工程では、
前記第１ゲート電極上面の金属シリサイド層と、前記第２ゲート電極上面の金属シリサイド層とは、前記側壁絶縁膜によって互いに電気的に絶縁されるようにして形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１ゲート絶縁膜を覆うようにして、第１導体膜と前記保護絶縁膜とを順に形成する工程と、
（ｂ２）前記保護絶縁膜上に、フォトレジスト膜を形成する工程と、
（ｂ３）前記フォトレジスト膜をエッチングマスクとして第１の異方性エッチングを施すことで、前記フォトレジスト膜に平面的に覆われていない領域の前記保護絶縁膜を除去する工程と、
（ｂ４）前記フォトレジスト膜をエッチングマスクとして第２の異方性エッチングを施すことで、前記フォトレジスト膜に平面的に覆われていない領域の前記第１導体膜のうち、厚さ方向の途中までを除去する工程と、
（ｂ５）前記（ｂ３）および（ｂ４）工程によって生じる、前記保護絶縁膜の側面および前記第１導体膜の側面を一体的に覆うようにして、前記側壁絶縁膜を形成する工程と、
（ｂ６）前記第１導体膜のうち、前記保護絶縁膜および前記側壁絶縁膜のいずれにも覆われていない領域を、第３の異方性エッチングにより除去することで、前記第１導体膜からなる前記第１ゲート電極を形成する工程とを有し、
前記（ｂ１）から（ｂ６）工程によって、前記第１ゲート電極の側面において、前記第１ゲート電極の下端である前記第１ゲート絶縁膜との接点に達しないようにして、前記側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程では、
前記金属シリサイド層は、前記半導体基板から見て、前記側壁絶縁膜の高さを越えないような膜厚の範囲内で、前記第１ゲート電極の上面に形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記保護絶縁膜として、前記（ｂ６）工程の前記第３の異方性エッチングに対して、前記第１導体膜よりも除去速度が遅い絶縁膜を形成し、
前記（ｂ５）工程では、前記側壁絶縁膜として、前記（ｂ６）工程の前記第３の異方性エッチングに対して、前記第１導体膜よりも除去速度が遅い絶縁膜を形成し、
前記（ｂ６）工程では、前記保護絶縁膜および前記側壁絶縁膜をエッチングマスクとして前記第３の異方性エッチングを施すことで、前記第１導体膜のうち、前記保護絶縁膜および前記側壁絶縁膜のいずれにも覆われていない領域を除去し、前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程では、ウェットエッチングによって前記保護絶縁膜を除去し、
前記（ｂ１）工程では、前記保護絶縁膜として、前記（ｃ）工程のウェットエッチングに対して、前記側壁絶縁膜よりも除去速度が速い絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記保護絶縁膜として、酸化シリコンを主体とする絶縁膜を形成し、
前記（ｂ５）工程では、前記側壁絶縁膜として、窒化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記保護絶縁膜として、原材料の一つにオゾンを含む化学気相成長法によって酸化シリコンを主体とする絶縁膜を形成し、形成後、前記（ｃ）工程で前記保護絶縁膜を除去するまでは熱処理を施さないことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記（ｂ）工程後、前記（ｄ）工程に至る前までに施すことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記半導体基板から見た前記第２ゲート電極の高さのうち最も高い部分が、前記第１ゲート電極の高さのうち最も高い部分と比較して、高低差を持たないようにして、前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第２ゲート電極を、前記第１ゲート電極の側壁のうちいずれか一方の側壁の側方に、隣り合うようにして配置することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｄ）工程では、
前記電荷蓄積絶縁膜として、前記半導体基板に近い方から、第１絶縁膜、第２絶縁膜、および、第３絶縁膜を順に形成し、
前記第１絶縁膜および前記第３絶縁膜として、酸化シリコンを主体とする絶縁膜を形成し、
前記第２絶縁膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記第２絶縁膜は、前記第１絶縁膜と前記第３絶縁膜との間に挟まれるようにして配置することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置（不揮発性メモリ）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）のゲート電極下に浮遊状態（フローティング状態）の浮遊ゲート電極を備えた構造や、電荷蓄積機能を有する絶縁膜を備えた構造となっている。これら浮遊ゲート電極や電荷蓄積絶縁膜に電荷を蓄積させ、また、ＭＩＳ構造によって、電荷蓄積領域への電荷の注入または放出を制御することで、データ書き込み機能またはデータ消去機能を実現している。
【０００３】
上記のような電荷蓄積領域における電荷の注入または放出によって、ＭＩＳトランジスタの閾値電圧は変化する。ＭＩＳトランジスタにおける閾値電圧の違いは、印加するゲート電圧に応じて流れるソース／ドレイン電流の違いとして現れる。この、ＭＩＳトランジスタのソース／ドレイン電流量によって、電荷の蓄積状態、即ち、データ保持状態を読み出すことができる。以上のような、データ書き込み、消去、読み出し機能によって、メモリ動作を実現している。
【０００４】
ロジック回路などと共に半導体基板上に混載される不揮発性メモリでは、ＭＩＳトランジスタの絶縁膜である電荷蓄積絶縁膜として、酸化シリコン膜（Oxide）／窒化シリコン膜（Nitride）／酸化シリコン膜（Oxide）の積層膜（ＯＮＯ膜）に置き換えた、所謂ＭＯＮＯＳ型の不揮発性メモリ（以下、単にＭＯＮＯＳメモリ）がある。特に、１セルにおいて、隣接して配置させた２つのゲート電極を用いる、スプリットゲート型のＭＯＮＯＳメモリ（以下、単にスプリットゲート型メモリ）がある。
【０００５】
例えば、スプリットゲート型メモリの２つのゲート電極に高低差を与え、互いに接触し難い構造とすることで、短絡不良を低減する技術などが、特開２００２−２３１８２９号公報（特許文献１）などに開示されている。
【０００６】
また、例えば、スプリットゲート型メモリの２つのゲート電極上のシリサイド層の表面を酸化することで、両電極間の絶縁耐性を向上させる技術などが、特開２００７−２５１０７９号公報（特許文献２）などに開示されている。
【０００７】
また、例えば、スプリットゲート型メモリの２つのゲート電極のうち、一方のゲート電極上にはシリサイド層を形成しない構造とすることで、両電極間のショートを防止し、耐圧性を向上させる技術などが、特開２００７−２８１０９２号公報（特許文献３）などに開示されている。
【０００８】
また、例えば、スプリットゲート型メモリの２つのゲート電極を互いに絶縁しているＯＮＯ膜において、端部の酸化シリコン膜をバーズビーク形状にし、両電極上部間の距離を離すことで接触し難い構造とし、両電極間の短絡の発生を抑制する技術などが、特開２００７−２５８４９７号公報（特許文献４）などに開示されている。
【特許文献１】特開２００２−２３１８２９号公報
【特許文献２】特開２００７−２５１０７９号公報
【特許文献３】特開２００７−２８１０９２号公報
【特許文献４】特開２００７−２５８４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者は、制御ゲート電極とメモリゲート電極とからなるスプリットゲート型メモリ、および、その周辺回路を構成する種々の特性のＭＩＳトランジスタを備えたマイクロコンピュータ（マイコン）などの半導体装置について検討を行っている。以下では、本発明者が検討したスプリットゲート型メモリについて、図面を参照しながら説明する。
【００１０】
図２３は、本発明者が検討したスプリットゲート型の不揮発性メモリセルＮＶＭａの要部を示す断面図である。不揮発性メモリセルＮＶＭａは、例えば、ｎ型の単結晶シリコン（Ｓｉ）からなるシリコン基板１ａに形成されている。シリコン基板１ａの主面には、ｐ型の半導体領域であるｐ型メモリウェルｐｗａが形成され、このｐ型メモリウェルｐｗａ内に不揮発性メモリセルＮＶＭａが配置されている。本発明者が検討した不揮発性メモリセルＮＶＭａは、以下のような構成を有する。
【００１１】
シリコン基板１ａの主面上には、導電性の多結晶シリコン（ポリシリコン）からなる制御ゲート電極ＣＧａと、メモリゲート電極ＭＧａとが隣り合って配置されている。制御ゲート電極ＣＧａとシリコン基板１ａとの間には、酸化シリコンからなる制御ゲート絶縁膜ＩＧａが形成され、これにより互いに絶縁されている。また、メモリゲート電極ＭＧａとシリコン基板１ａとの間には電荷蓄積絶縁膜ＩＳａが形成され、これにより互いに絶縁されている。この電荷蓄積絶縁膜ＩＳａは、メモリゲート電極ＭＧａと制御ゲート電極ＣＧａとの間にも一体的に形成され、両電極を互いに絶縁している。
【００１２】
電荷蓄積絶縁膜ＩＳａは、電子や正孔などの電荷担体（キャリア）を蓄積する機能を有する絶縁膜である。本発明者の検討した不揮発性メモリセルＮＶＭａでは、電荷蓄積絶縁膜ＩＳａは、窒化シリコン膜を酸化シリコン膜で挟んだ３層構造の絶縁膜である。
【００１３】
制御ゲート電極ＣＧａとメモリゲート電極ＭＧａとの側壁には、酸化シリコンなどからなるサイドウォールスペーサｓｗａが形成されており、これにより、コンタクトプラグ（図示しない）などの導電部分と各電極とが絶縁されている。
【００１４】
サイドウォールスペーサｓｗａの側方下部に位置するシリコン基板１ａの主面には、高濃度のｎ型半導体領域である、ソース／ドレイン領域ｓｄａが形成されている。また、サイドウォールスペーサｓｗａの直下に位置するシリコン基板１ａの主面であり、ソースドレイン領域ｓｄａの端部から各ゲート電極ＣＧａ，ＭＧａの側方下部に達する領域には、ｎ型の半導体領域であるエクステンション領域ｅｘａが形成されている。エクステンション領域ｅｘａのｎ型不純物濃度は、ソース／ドレイン領域ｓｄａのｎ型不純物濃度よりも低い。
【００１５】
制御ゲート電極ＣＧａ、メモリゲート電極ＭＧａ、および、ソース／ドレイン領域ｓｄａの上部表面には、金属シリサイド層ＳＣａが形成されている。金属シリサイド層ＳＣａは、各領域に外部から電気的に導通する際のオーミック接続を実現するために形成される、抵抗値の低い層である。本発明者が検討した不揮発性メモリセルＮＶＭａの金属シリサイド層ＳＣａは、コバルトシリサイドである。
【００１６】
上記のように、本発明者が検討した不揮発性メモリセルＮＶＭａは、２つの隣接するＭＩＳ構造を有する。即ち、不揮発性メモリセルＮＶＭａは、制御ゲート電極ＣＧａ、制御ゲート絶縁膜ＩＧａ、および、ｐ型メモリウェルｐｗａからなるＭＩＳ構造と、メモリゲート電極ＭＧａ、電荷蓄積絶縁膜ＩＳａ、および、ｐ型メモリウェルｐｗａからなるＭＩＳ構造とを有している。この様な２つの隣接するＭＩＳ構造への電圧印加条件を制御することで、電荷蓄積絶縁膜ＩＳａに、電荷を注入したり、放出したりする。
【００１７】
また、本発明者が検討した不揮発性メモリセルＮＶＭａは、２つの隣接するＭＩＳ構造を一体とみなせば、ソース／ドレイン領域ｓｄａを備えた通常のＭＩＳトランジスタである。そして、上記の電荷蓄積絶縁膜ＩＳａへの電荷注入による荷電状態の違いによって、ＭＩＳトランジスタの閾値電圧が変化する。これを、ソース／ドレイン電流値の変化として判別することで、記憶状態を読み出すことができる。
【００１８】
以上のようにメモリ動作が実現できる不揮発性メモリセルＮＶＭａであるが、本発明者の検討により、以下に示す課題を有することが明らかとなった。それは、図中の要部ｐ１００に示す、制御ゲート電極ＣＧａとメモリゲート電極ＭＧａとの上面端部の境界部において主に生じる短絡不良に起因する。
【００１９】
制御ゲート電極ＣＧａ、メモリゲート電極ＭＧａのような多結晶シリコン上に、金属シリサイド層ＳＣａを形成するには、金属膜とシリコンとの化合反応（シリサイド反応）を利用する。即ち、各電極ＣＧａ，ＭＧａ上に、例えばコバルト（Ｃｏ）を堆積し、熱処理を施すことで、コバルトシリサイドなどからなる金属シリサイドを形成する。その後、未反応のコバルト膜を除去することで、金属シリサイド層ＳＣａを形成する。このシリサイド反応は熱処理による化合反応であるから、元の電極表面に対し、内側（多結晶シリコン側）と外側（コバルト膜側）とに渡って、コバルトシリサイドが形成される。従って、金属シリサイド層ＳＣａは、シリコン基板１ａの主面から見て、元の電極表面よりも高い位置に盛り上がるようにして形成される。
【００２０】
ここで、本発明者が検討した不揮発性メモリセルＮＶＭａは、制御ゲート電極ＣＧａとメモリゲート電極ＭＧａとは、十数ｎｍの電荷蓄積絶縁膜を隔て、比較的近い位置に配置されている。従って、上記のシリサイド反応時の熱処理などにおける僅かな条件設定のずれによって、両電極上に形成した金属シリサイド層ＳＣａが接触してしまうことが起こり得る。
【００２１】
スプリットゲート型の不揮発性メモリセルＮＶＭａでは、制御ゲート電極ＣＧａとメモリゲート電極ＭＧａとは、独立に制御することでメモリ動作を完遂できる。しかしながら、上記のように、要部ｐ１００において金属シリサイド層ＳＣａが接触することで、両電極ＣＧａ，ＭＧａが短絡すると、動作不良を引き起こす。結果として、不揮発性メモリセルＮＶＭａの信頼性を低下させてしまう。
【００２２】
本発明者は、このような課題を克服するために、以下のような技術の適用を更に検討した。
【００２３】
第１に、本発明者は、メモリゲート電極ＭＧａの高さを、制御ゲート電極ＣＧａよりも低くなるように形成する技術の適用を検討した。これにより、両電極上の金属シリサイド層ＳＣａ間の距離を離すことができ、短絡不良を低減できる。
【００２４】
一方、半導体装置の製造工程中には、例えばソース／ドレイン領域ｓｄａなどの半導体領域をイオン注入法などにより形成する工程の際に、メモリゲート電極ＭＧａなどの各種ゲート電極にイオン注入マスクの役割を担わせることがある。このとき、メモリゲート電極ＭＧａの高さが低すぎると、直下のｐ型メモリウェルｐｗａに、意図しない不純物イオンを注入してしまうことがある。更に、メモリゲート電極ＭＧａ下の電荷蓄積絶縁膜ＩＳａに損傷を与えてしまうことがある。この現象は、素子が微細化され、メモリゲート電極ＭＧａがより低くなるに従って顕著になってくる。即ち、メモリゲート電極ＭＧａを低くする技術は、電極間の短絡不良の低減にとって効果的であるが、素子の微細化に際しては更なる改良が必要であることが、本発明者の検討により明らかになった。
【００２５】
第２に、本発明者は、金属シリサイド層ＳＣａの表面を酸化する技術の適用を検討した。これにより、両電極上の金属シリサイドＳＣａが接触したとしても両者は絶縁された状態であり、絶縁耐性を向上させることができる。
【００２６】
一方、本発明者の検討により、金属シリサイド層ＳＣａを酸化した場合、含まれる不純物イオンのイオン種や濃度によって、形成される酸化膜の膜厚が異なることが分かった。金属シリサイド層ＳＣａは、外部からの給電機構に対してオーミック接続を実現するために形成する。従って、コンタクトプラグなどを接続させる領域は、酸化膜などの絶縁膜をエッチングなどによって除去する必要がある。金属シリサイド層ＳＣａ上に異なる膜厚の酸化膜が形成されている場合、同一のエッチング条件によって均一なエッチングが施せなくなり、コンタクト不良を引き起こす可能性がある。即ち、金属シリサイド層ＳＣａを酸化する技術は、電極間の絶縁耐性の向上にとって効果的であるが、正常なコンタクト形成に関しては更なる改良が必要となることが、本発明者の検討により明らかになった。
【００２７】
第３に、本発明者は、メモリゲート電極ＭＧａ上には金属シリサイド層ＳＣａを形成しない構造とする技術の適用を検討した。これにより、制御ゲート電極ＣＧａとメモリゲート電極ＭＧａとのショートを防止し、耐圧性を向上させることができる。
【００２８】
一方、金属シリサイド層ＳＣａは、各電極や半導体領域への給電の際の抵抗率を低下させる役割を担っている。従って、メモリゲート電極ＭＧａに金属シリサイド層ＳＣａを形成しなかった場合、メモリゲート電極ＭＧａへの電気的導通は高抵抗化する。これは、メモリ動作時の遅延時間が長くなるなど、不揮発性メモリセルＮＶＭａの性能を低下させる原因となる。即ち、メモリゲート電極ＭＧａ上に金属シリサイド層ＳＣａを形成しない技術は、電極間の耐圧性の向上にとって効果的であるが、素子の動作性能の更なる向上のためには改良を要することが、本発明者の検討により明らかになった。
【００２９】
第４に、本発明者は、両電極上の金属シリサイド層ＳＣａの間に位置する電荷蓄積絶縁膜ＩＳａの端部を、バーズビーク形状にする技術の適用を検討した。これにより、実質、両電極上の金属シリサイド層ＳＣａ間の距離はより離され、短絡の発生を抑制できる。
【００３０】
一方、酸化シリコン膜にバーズビークを形成するためには、熱酸化工程を要する。本発明者の検討によれば、所望の形状を実現するためには、〜１１００℃程度の熱酸化工程を施す必要がある。ここで、電荷蓄積絶縁膜ＩＳａを形成した段階では、シリコン基板１ａ上には他の種々の構成要素が既に形成されており、高温での熱処理はこれらの構成を変質させる原因となる。熱処理による構成素子への影響は、素子が微細化され、シリコン基板１ａ上に形成される素子数や素子種が増えるに従って顕著になってくる。即ち、電荷蓄積絶縁膜ＩＳａの端部にバーズビークを形成する技術は、短絡発生の抑制にとって効果的であるが、素子の微細化に際して更なる改良が必要となることが、本発明者の検討により明らかになった。
【００３１】
以上のように、上記第１〜第４の検討技術は、金属シリサイド層ＳＣａの接触不良を起こし難い構成とすることができ、これにより、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。しかしながら、これらの技術を適用した場合、例えば素子の微細化などに際しては更なる改良が必要となることが、本発明者らの検討により明らかになった。
【００３２】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供することにある。
【００３３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３４】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００３５】
半導体基板の主面上に形成された第１ゲート電極と、第１ゲート電極の側方に電荷蓄積絶縁膜を介して形成された第２ゲート電極と、第１ゲート電極および第２ゲート電極の上面に形成された金属シリサイド層と、第１ゲート電極の側面に形成された側壁絶縁膜とを有する不揮発性メモリセルを備えた半導体装置であって、側壁絶縁膜は、第１ゲート電極の側面と、第１ゲート電極上面の金属シリサイド層の側面とを一体的に覆うようにして形成され、この側壁絶縁膜によって各電極上面の金属シリサイド層は互いに絶縁されている。
【発明の効果】
【００３６】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００３７】
即ち、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３９】
（実施の形態）
本実施の形態の半導体装置において、当該半導体装置が備える不揮発性メモリの構造に関して、断面図を用いて詳しく説明する。図１は、本発明の実施の形態の不揮発性メモリセルＮＶＭの要部断面図である。図２は、上記図１の不揮発性メモリセルＮＶＭが有する２つのゲート電極（制御ゲート電極ＣＧ、メモリゲート電極ＭＧ）周辺を拡大した、要部拡大図である。本実施の形態の半導体装置は、同図のような不揮発性メモリセルＮＶＭを複数有する。また、同一のシリコン基板１上には、ロジック回路などの周辺回路を構成するＭＩＳトランジスタのような、通常知られた半導体素子が形成されている。
【００４０】
以下では、本実施の形態の不揮発性メモリセルＮＶＭが有する構成要素に関して、図１および図２を用いて詳しく説明する。なお、図１には、２つの不揮発性メモリセルＮＶＭが対称に配置された構造を示した。これらは、対象に配置されていることを除いて、全く同様の構成を有している。従って、以下では、特筆しない限り、片方の不揮発性メモリセルＮＶＭに関してその構成を説明する。また、不揮発性メモリセルＮＶＭを形成したシリコン基板１と同一の基板上には、周辺回路を構成するＭＩＳトランジスタなど、種々の半導体素子が形成されている。
【００４１】
不揮発性メモリセルＮＶＭは、単結晶のシリコン（Ｓｉ）からなるｎ型のシリコン基板（半導体基板）１上に形成されている。ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ヒ素（Ａｓ）やリン（Ｐ）などのＶ族の元素をＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様である。なお、このｎ型のシリコン基板１は、ｐ型基板に形成したｎ型の半導体領域と見ても、以下の説明は同様である。ｐ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素をＶ族の元素よりも多く含有した状態であり、多数キャリアが正孔（ホール）であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては同様である。
【００４２】
ｎ型のシリコン基板１の主面ｆ１には、不揮発性メモリセルＮＶＭを形成するために規定された、ｐ型メモリウェルｐｗ１が形成されている。ｐ型メモリウェルは、導電型がｐ型の半導体領域である。更に、シリコン基板１の主面ｆ１には、浅溝型の酸化シリコンからなる絶縁体である分離部２が形成されている。分離部２によって、ｐ型メモリウェルｐｗ１上に個々の不揮発性メモリセルＮＶＭを形成するための領域（活性領域、アクティブ領域）が規定されている。
【００４３】
シリコン基板１の主面ｆ１上には、制御ゲート絶縁膜（第１ゲート絶縁膜）ＩＧを介して制御ゲート電極（第１ゲート電極）ＣＧが形成されている。制御ゲート絶縁膜ＩＧは、酸化シリコンを主体とする絶縁膜であり、制御ゲート電極ＣＧは多結晶シリコンを主体とする導体膜である。また、シリコン基板１の主面ｆ１上には、電荷蓄積絶縁膜ＩＳを介して、メモリゲート電極（第２ゲート電極）ＭＧが形成されている。電荷蓄積絶縁膜ＩＳは、電子や正孔などのキャリアを蓄積する機能を有する絶縁膜である。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとしての多結晶シリコン膜には不純物を含んでいても良い。これにより、各電極ＣＧ，ＭＧは所望の導電率とされている。
【００４４】
ここで、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側方に隣り合うようにして形成されている。また、電荷蓄積絶縁膜ＩＳは、シリコン基板１とメモリゲート電極ＭＧとの間から、制御ゲート電極ＩＧとメモリゲート電極ＭＧとの間に渡って一体的に配置されている。即ち、制御ゲート電極ＩＧとメモリゲート電極ＭＧとは、電荷蓄積絶縁膜ＩＳを隔てて、隣り合って配置されることで、互いに電気的に絶縁されている。なお、制御ゲート電極ＣＧの側面であり、制御ゲート電極ＣＧと電荷蓄積絶縁膜ＩＳとの間には側壁絶縁膜ＩＷが形成されている。従って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、電荷蓄積絶縁膜ＩＳに加え、側壁絶縁膜ＩＷによっても、互いに電気的に絶縁されている。側壁絶縁膜ＩＷの詳しい構成や効果に関しては後に詳細を説明する。
【００４５】
電荷蓄積絶縁膜ＩＳは、以下のような特性を有する第１絶縁膜ｓ１、第２絶縁膜ｓ２、および、第３絶縁膜ｓ３の３層構造であることが、より好ましい。まず、その構造としては、第２絶縁膜ｓ２は、第１絶縁膜ｓ１と第３絶縁膜ｓ３との間に挟まれるようにして配置されている。第２絶縁膜ｓ２は電荷を蓄積する機能を有する絶縁膜である。より具体的には、第２絶縁膜ｓ２は、膜中に結晶欠陥などを比較的多く有し、そこにキャリアを捕獲（トラップ）することで、電荷を蓄積することができる絶縁膜である。また、第２絶縁膜ｓ２を挟む第１絶縁膜ｓ１および第３絶縁膜ｓ３は、第２絶縁膜ｓ２に蓄積された電荷が外部へ漏出することを防ぐ機能を有する絶縁膜である。より具体的には、第１絶縁膜ｓ１および第３絶縁膜ｓ３は、第２絶縁膜ｓ２にトラップされたキャリアのエネルギー準位に比べ、高いエネルギー位置まで禁制帯を有するような、所謂バリア性の高い絶縁膜である。電荷蓄積絶縁膜ＩＳをこのような３層構造とすることで、第２絶縁膜ｓ２に捕獲されたキャリアが外部に漏出するのを防ぐことができる。これにより、不揮発性メモリセルＮＶＭのデータ保持特性を、より向上させることができる。
【００４６】
また上記のような特性を有する電荷蓄積絶縁膜ＩＳとして、第１絶縁膜ｓ１および第３絶縁膜ｓ３は、酸化シリコンを主体とする絶縁膜であり、第２絶縁膜ｓ２は、窒化シリコンを主体とする絶縁膜であることが、より好ましい。窒化シリコン膜である第２絶縁膜ｓ２を、酸化シリコン膜である第１絶縁膜ｓ１と第３絶縁膜ｓ３とで挟んだ構造は、所謂ＯＮＯ構造である。これらの材料は、上記で説明した各絶縁膜ｓ１，ｓ２，ｓ３に求められる特性を有する。更に、酸化シリコン膜、窒化シリコン膜などは、半導体装置の構成要素として使われる実績を持ち、形成技術の蓄積が多い。従って、このような絶縁膜を用いることで、より信頼性の高い電荷蓄積絶縁膜ＩＳを形成できる。これにより、不揮発性メモリセルＮＶＭの信頼性を、より向上させることができる。
【００４７】
例えば、酸化シリコン膜からなる第１絶縁膜ｓ１は４ｎｍ程度、窒化シリコン膜からなる第２絶縁膜ｓ２は８．５ｎｍ程度、酸化シリコン膜からなる第３絶縁膜ｓ３は５ｎｍ程度であれば好ましい。
【００４８】
また、シリコン基板１の主面ｆ１から見た制御ゲート電極ＣＧの高さ、および、メモリゲート電極ＭＧの高さは、それぞれ、最も高い部分の高さを比較して、高低差を持たないような構造であることが、より好ましい。なぜなら、このような構造とすることで、当該半導体装置の製造工程において、シリコン基板１の主面に施すイオン注入の際に、電荷蓄積絶縁膜ＩＳへの損傷を防止できる。詳細は、後の製造工程の説明と共に詳細に説明する。これにより、不揮発性メモリセルＮＶＭの信頼性を、より向上させることができる。
【００４９】
また、メモリゲート電極ＭＧは、上記のように制御ゲート電極ＣＧの側方に隣り合うようにして配置されているが、制御ゲート電極ＣＧの側壁のうちいずれか一方の側壁の側方に、隣り合って配置されている構造とした方が、より好ましい。なぜなら、後に詳細を説明するように、本実施の形態の不揮発性メモリセルＮＶＭのメモリ動作は、１つのメモリゲート電極ＭＧを用いれば、そのメモリ動作を完遂できる。そして、１つのメモリゲート電極ＭＧを有する構造とすることで、不揮発性メモリセルＮＶＭのセル面積を、小面積化できる。
【００５０】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁のうち、互いに隣接していない側の側壁には、サイドウォールスペーサｓｗが形成されている。サイドウォールスペーサｓｗは、他の導電部と各ゲート電極ＣＧ，ＭＧとの接触を起こし難くするために形成される絶縁膜である。
【００５１】
また、一般的に、絶縁膜は単結晶シリコンなどに対して応力を及ぼす作用を有する。応力をかけられた単結晶シリコン中では、キャリア移動度が変化する。例えば、ＭＩＳトランジスタにおける半導体層のキャリア移動度が変わると、ＭＩＳトランジスタの性能が変化する。なぜなら、ＭＩＳトランジスタにおける半導体層は、実際にキャリアを輸送するチャネルが形成される層だからである。
【００５２】
ここで、サイドウォールスペーサｓｗは、直下のシリコン基板１に対して応力を作用させることができる。即ち、形成されるサイドウォールスペーサｓｗの絶縁膜種を変えることで、不揮発性メモリセルＮＶＭや周辺回路を構成するＭＩＳトランジスタの性能を制御できる。本実施の形態のサイドウォールスペーサｓｗは、例えば、シリコン基板１に近い方から順に、酸化シリコン膜ｓｗ１、窒化シリコン膜ｓｗ２、酸化シリコン膜ｓｗ３を形成したものである。実際には、要求されるＭＩＳトランジスタの性能に対応して、サイドウォールスペーサｓｗを、例えば、窒化シリコン膜と酸化シリコン膜との２層構造とすることもある。
【００５３】
サイドウォールスペーサｓｗの側壁には、酸化シリコン膜からなるシリサイドブロック層ｓｂが形成されている。シリサイドブロック層ｓｂは、本実施の形態の半導体装置を製造する過程で、シリサイド層を形成しない領域をシリサイド化反応から保護するための絶縁層である。当該工程に関しては、後に、全体の製造工程と共に詳細に説明する。
【００５４】
ｐ型メモリウェルｐｗ１内において、サイドウォールスペーサｓｗの側方下部に位置するシリコン基板１の主面ｆ１には、ｎ型の半導体領域であるメモリソース／ドレイン領域ｓｄ１が形成されている。メモリソース／ドレイン領域ｓｄ１のｎ型不純物濃度は、シリコン基板１のｎ型不純物濃度よりも高い。
【００５５】
ｐ型メモリウェルｐｗ１内において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側方下部に位置するシリコン基板１の主面ｆ１には、ｎ型の半導体領域であるメモリエクステンション領域ｅｘ１が形成されている。メモリエクステンション領域ｅｘ１は、各電極ＣＧ，ＭＧが互いに隣り合わない方の側方下部から、メモリソース／ドレイン領域ｓｄ１の端部に至るまで形成され、メモリソース／ドレイン領域ｓｄ１に電気的に接続している。メモリエクステンション領域ｅｘ１のｎ型不純物濃度は、メモリソース／ドレイン領域ｓｄ１のｎ型不純物濃度よりも低い。
【００５６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとの上面、および、メモリソース／ドレイン領域ｓｄ１の表面には、金属シリサイド層ＳＣが形成されている。金属シリサイド層ＳＣは、コバルトやニッケル（Ｎｉ）などの金属とシリコンとの化合物であり、本実施の形態の金属シリサイド層ＳＣは、例えばコバルトシリサイドである。金属シリサイド層ＳＣは、不揮発性メモリセルＮＶＭの各要素に対して外部から電気的な接続を取るために必要な要素である。即ち、金属シリサイド層ＳＣは、それ自体の抵抗が低く、かつ、導電体との接触においてオーミック接続を実現するために形成されている。このように、本実施の形態の不揮発性メモリセルＮＶＭは、特性上、金属シリサイド層ＳＣを有することが必要である。
【００５７】
しかしながら、本発明者の検討では、上述のように、独立要素間の金属シリサイド層ＳＣが接触することにより、不揮発性メモリセルＮＶＭの動作不良が起こり、信頼性が低下するという課題が生じていた。即ち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの距離が近く、それらの上面に形成された金属シリサイド層ＳＣ同士が接触してしまう。
【００５８】
これに対し、本実施の形態の不揮発性メモリセルＮＶＭは、以下のような特性の側壁絶縁膜ＩＷを有することで、金属シリサイド層ＳＣの接触不良を回避できる。以下に、その詳細を説明する。
【００５９】
側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの側面に形成されている。即ち、側壁絶縁膜ＩＷは、電荷蓄積絶縁膜ＩＳ接する方の側壁においては第１絶縁膜ｓ１に接し、サイドウォールスペーサｓｗに接する方の側壁においては酸化シリコン膜ｓｗ１に接するようにして、制御ゲート電極ＣＧの側壁に形成されている。また、側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの側面と、制御ゲート電極ＣＧの上面に形成された金属シリサイド層ＳＣの側面とを、一体的に覆うようにして形成されている。そして、側壁絶縁膜ＩＷは、制御ゲート電極と電荷蓄積絶縁膜ＩＳとの間に配置されている。即ち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、電荷蓄積絶縁膜ＩＳおよび側壁絶縁膜を隔てて配置されており、これにより、互いに電気的に絶縁されている。更に、制御ゲート電極ＣＧ上面の金属シリサイド層ＳＣと、メモリゲート電極ＭＧ上面の金属シリサイド層ＳＣとの間にも、電荷蓄積絶縁膜ＩＳだけでなく、側壁絶縁膜ＩＷが配置されることになる。
【００６０】
ここで、本発明者が検討した、上記図２３のような不揮発性メモリセルＮＶＭａでは、両電極ＣＧａ，ＭＧａ上面の金属シリサイド層ＳＣａにおいて、横方向の距離を物理的に隔てている要素は、電荷蓄積絶縁膜ＩＳだけであった。例えば、上記のようなＯＮＯ構造の電荷蓄積絶縁膜ＩＳａの厚さは十数ｎｍであり、両金属シリサイド層ＳＣａは接触不良を起こし易く、信頼性の低下を招く要因となっていた。例えば、両電極ＣＧａ，ＭＧａ間の電荷蓄積絶縁膜ＩＳａの膜厚を増やすことで、両者間の距離を確保し得るが、電荷蓄積絶縁膜ＩＳａはメモリゲート電極ＭＧａ下のゲート絶縁膜の役割をも担っているので、膜厚を変えることは特性上好ましくない。
【００６１】
これに対し、本実施の形態の不揮発性メモリセルＮＶＭでは、制御ゲート電極ＣＧの側面（特に、メモリゲート電極ＭＧに隣り合う側の側面）に側壁絶縁膜ＩＷを設けている。これにより、制御ゲート電極ＣＧ上面の金属シリサイド層ＳＣと、メモリゲート電極ＭＧ上面の金属シリサイド層ＳＣと間の物理的な距離は、電荷蓄積絶縁膜ＩＳに加え、側壁絶縁膜ＩＷを設けている分だけ長くなる。従って、本実施の形態の不揮発性メモリセルＮＶＭは、両電極ＣＧ，ＭＧ上面の金属シリサイド層ＳＣの接触による電気的な短絡（ショート）を起こし難い。更に、この技術の適用に際しては、電荷蓄積絶縁膜ＩＳの膜厚などを変える必要が無い。即ち、電気特性の重要なパラメータである電荷蓄積絶縁膜ＩＳの膜厚などを変えることなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のショートに対する、横方向のマージンをより大きく取ることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を、より向上させることができる。
【００６２】
また、側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの側面において、制御ゲート電極ＣＧの下端である制御ゲート絶縁膜ＩＧとの接点に達しない構造とすることが、より好ましい。この構造および、好ましい理由に関して、以下で詳しく説明する。
【００６３】
ここで説明する不揮発性メモリセルＮＶＭの側壁絶縁膜ＩＷは、金属シリサイド層ＳＣの側面の途中から、制御ゲート電極ＣＧの側面の途中までを一体的に覆うようにして形成されている。即ち、制御ゲート電極ＣＧの上方では、制御ゲート電極ＣＧおよび金属シリサイド層ＳＣの側面を一体的に覆うように、かつ、制御ゲート電極ＣＧと電荷蓄積絶縁膜ＩＳとの間に配置するように、側壁絶縁膜ＩＷが形成されている。また、制御ゲート電極ＣＧの下方では、制御ゲート電極ＣＧの側面に側壁絶縁膜ＩＷは形成されておらず、制御ゲート電極ＣＧと電荷蓄積絶縁膜ＩＳとが接している。なお、側壁絶縁膜ＩＷは、制御ゲート電極ＣＧと電荷蓄積絶縁膜ＩＳとの境界から、制御ゲート電極ＣＧ側に入り込むようにして形成されている。即ち、制御ゲート電極ＣＧの側面の途中まで配置している側壁絶縁膜ＩＷの下端より下には、電荷蓄積絶縁膜ＩＳではなく、制御ゲート電極ＣＧが存在している。このような構造とすることがより好ましい理由を、以下で説明する。
【００６４】
制御ゲート電極ＣＧは、不揮発性メモリセルＮＶＭにおいてＭＩＳ構造を構成する要素である。そして、読み出し動作時には、メモリゲート電極ＭＧと一体とみなして、ＭＩＳトランジスタのゲート電極として作用させる。従って、ＭＩＳトランジスタとして要求される特性に基づいて、制御ゲート電極ＣＧのゲート長が決められることになる。制御ゲート電極ＣＧのゲート長とは、図中、制御ゲート電極ＣＧと制御ゲート絶縁膜ＩＧとが接する部分の長さである。この直下のｐ型メモリウェルｐｗ１に、電界効果による反転層が形成され、その反転層の中でキャリアが輸送される。従って、ゲート長はキャリア輸送距離に関連し、ＭＩＳトランジスタの特性における重要なパラメータの一つである。
【００６５】
本実施の形態の側壁絶縁膜ＩＷは、上記のように、制御ゲート電極ＣＧの下端に達しないようにして形成されることで、制御ゲート電極ＣＧのゲート長に影響を及ぼすことなく、金属シリサイド層ＳＣの接触不良を起こし難い構造を実現できる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【００６６】
例えば、制御ゲート電極ＣＧの制御ゲート絶縁膜ＩＧからの高さは２００〜２２０ｎｍ程度であれば好ましい。そして、例えば、制御ゲート絶縁膜ＩＧから側壁絶縁膜ＩＷの下端までの距離は５０〜１００ｎｍ程度であれば好ましい。また、例えば、制御ゲート電極のゲート長、即ち、制御ゲート電極ＣＧの下方において、側壁に側壁絶縁膜ＩＷが形成されておらず、制御ゲート絶縁膜ＩＧと接する部分の、シリコン基板１の主面ｆ１に沿った方向に見た距離は、１１０ｎｍ程度であれば好ましい。なお、例えば、メモリゲート電極ＭＧにおける同様のゲート長は、５５ｎｍ程度であれば好ましい。
【００６７】
また、側壁絶縁膜ＩＷは、シリコン基板１の主面ｆ１から見て、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上面の金属シリサイド層ＳＣの上面よりも、高い位置に突き出すような構造とすることがより好ましい。その理由を以下で説明する。
【００６８】
後に製造工程を記載する際に詳細を説明するように、金属シリサイド層ＳＣは、制御ゲート電極ＣＧやメモリゲート電極ＭＧの上面から、上方に向かって成長するようにして形成される。ここで、本発明者が検討した上記図２３のような不揮発性メモリセルＮＶＭａでは、両電極ＣＧａ，ＭＧａを隔てているのは電荷蓄積絶縁膜ＩＳａのみである。この電荷蓄積絶縁膜ＩＳａは、両電極ＣＧａ，ＭＧａ上面の金属シリサイド層ＳＣの上面よりも、高い位置に突き出す構造とはなっていない。従って、両電極ＣＧａ，ＭＧａの上面に金属シリサイド層ＳＣを形成する過程において接触し易く、信頼性の低下を招く要因となっていた。
【００６９】
これに対し、本実施の形態の不揮発性メモリセルＮＶＭでは、制御ゲート電極ＣＧの上面よりも高い位置に突き出すようにして、側壁絶縁膜ＩＷが形成されている。更に、最終的な構造では、制御ゲート電極ＣＧ上面の金属シリサイド層ＳＣの上面よりも高い位置に突き出すようにして、側壁絶縁膜ＩＷが形成されている。従って、本実施の形態の不揮発性メモリセルＮＶＭは、両電極ＣＧ，ＭＧ上面の金属シリサイド層ＳＣが、側壁絶縁膜ＩＷや電荷蓄積絶縁膜ＩＳを乗り越えて互いに接触するような、電気的な短絡を起こし難い。即ち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のショートに対する、金属シリサイド層ＳＣの膜厚方向のマージンをより大きく取ることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を、より向上させることができる。
【００７０】
例えば、制御ゲート電極ＣＧの上面から、側壁絶縁膜ＩＷの頂点までの距離は３０〜５０ｎｍ程度であれば好ましい。従って、金属シリサイド層ＳＣの厚さは、３０〜５０ｎｍ程度以下であれば好ましい。
【００７１】
また、側壁絶縁膜ＩＷは、窒化シリコン膜を主体とする絶縁膜であることが、より好ましい。例えば、低圧の化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより窒化シリコン膜を形成することで、他の絶縁膜よりも緻密な側壁絶縁膜ＩＷとすることができる。これにより、金属シリサイド層ＳＣを介したリーク電流を、より確実に抑制し易い構造とすることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を、より向上させることができる。
【００７２】
なお、本実施の形態の側壁絶縁膜ＩＷは、シリコン基板１の主面ｆ１に沿った方向に見た厚さが１０〜２０ｎｍ程度であれば好ましい。なぜなら、絶縁性を考慮すれば、側壁絶縁膜ＩＷは厚ければ厚いほどより好ましいが、側壁絶縁膜ＩＷを厚くすると、制御ゲート電極ＣＧ上部の金属シリサイドＳＣが形成される領域が狭くなり、これは、制御ゲート電極ＣＧへの導通部としての抵抗値が増加させてしまうからである。従って、両電極ＣＧ，ＭＧ間のショートマージンを向上させるのに必要な最小限の膜厚とすることが好ましく、本実施の形態の側壁絶縁膜ＩＷの厚さは、本発明者の検証により、上記の数値を好ましい範囲とした。具体的な形成方法に関しては、後の製造工程の説明と共に詳細に説明する。
【００７３】
また、本実施の形態の側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの側面のうち、少なくともメモリゲート電極ＭＧが配置された側に設けられていれば十分である。即ち、接触不良を低減するための上記の効果を得るためには、側壁絶縁膜ＩＷは、メモリゲート電極ＭＧが配置されていない側において、制御ゲート電極ＣＧとサイドウォールスペーサｓｗとの間に配置されている必要は無い。ただし、製造工程の観点からは、メモリゲート電極ＭＧが制御ゲート電極ＣＧの片側にしか形成されていないような場合でも、側壁絶縁膜ＩＷは制御ゲート電極ＣＧの両側面に配置されている構造の方がより好ましい。理由の詳細に関しては、後の製造工程の説明と共に記載する。なお、このように両側面に側壁絶縁膜ＩＷを備えた構造としても、特性には影響を与えないことが、本発明者の検証により確かめられている。また、素子の微細化などに伴って、側壁絶縁膜ＩＷを配置することが、制御ゲート電極ＣＧの特性（例えば上面の金属シリサイド層ＳＣの抵抗など）に影響を与えるような場合には、メモリゲート電極ＭＧが配置されていない側の制御ゲート電極ＣＧの側面には、側壁絶縁膜ＩＷが配置されていない構造としても良い。
【００７４】
上記の様な構成の不揮発性メモリセルＮＶＭは、その全体が、窒化シリコン膜からなるエッチングストップ絶縁膜ＩＢで覆われている。更に、エッチングストップ絶縁膜ＩＢを覆うようにして、かつ、上記の不揮発性メモリセルＮＶＭの構成を埋め込むようにして、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。また、層間絶縁膜ＩＬおよびエッチングストップ絶縁膜ＩＢを貫くようにして、金属シリサイド層ＳＣに導通するコンタクトホールＣＨが形成されている。更に、コンタクトホールＣＨ内は、タングステン（Ｗ）などにより埋め込まれ、コンタクトプラグＣＰが形成されている。ここで、コンタクトプラグＣＰは、層間絶縁膜ＩＬとタングステンとの界面に形成されたバリアメタルとして、例えば窒化チタン（ＴｉＮ）などを有していても良い（図示しない）。このコンタクトプラグＣＰを通じて、不揮発性メモリセルＮＶＭを構成する制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、メモリソース／ドレイン領域ｓｄ１に対して、外部から電気的に給電できる。
【００７５】
なお、エッチングストップ絶縁膜ＩＢは、所謂ＳＡＣ（Self Align Contact）技術により、層間絶縁膜に自己整合的にコンタクトホールを形成するために形成されたものである。ＳＡＣ技術によるコンタクトホールの加工に関しては、後の製造工程の説明と共に詳細に説明する。
【００７６】
層間絶縁膜ＩＬの上層には、酸化シリコン膜からなる絶縁膜ＩＭが形成されている。絶縁膜ＩＭ中には、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）などの導電体からなる、配線ＷＭが形成されている。配線ＷＭは、アルミニウムの上下を挟むバリアメタルとして、例えば窒化チタンなどを有していても良い（図示しない）。バリアメタルは、配線金属と層間絶縁膜ＩＬなどとの化学反応を抑制するために形成されている。この配線ＷＭは、コンタクトプラグＣＰに電気的に接続されており、絶縁膜ＩＭ中で所望の配線パターンを構成している。また、絶縁膜ＩＭの更に上層には、同様の層間絶縁膜ＩＬ、コンタクトプラグＣＰ（ビアプラグともいう）、絶縁膜ＩＭ、および、配線ＷＭなどが繰り返し形成され、多層配線を構成している（図示しない）。
【００７７】
以上が、本実施の形態における、スプリットゲート型の不揮発性メモリセルＮＶＭを備えた半導体装置の構造である。以下では、本実施の形態におけるスプリットゲート型の不揮発性メモリセルＮＶＭのメモリ動作を、図３を用いて詳細に説明する。図３は不揮発性メモリセルＮＶＭのメモリ動作を説明するための、要部断面を表す説明図である。ここでは、制御ゲート電極ＣＧに印加する電圧を制御ゲート電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧をメモリゲート電圧Ｖｍｇと呼称する。また、メモリソース／ドレイン領域ｓｄ１に通じるエクステンション領域ｅｘ１のうち、制御ゲート電極ＣＧ側のエクステンション領域ｅｘ１に印加する電圧をドレイン電圧Ｖｄ、メモリゲート電極ＭＧ側のエクステンション領域ｅｘ１に印加する電圧をソース電圧Ｖｓと呼称する。
【００７８】
書き込み動作では、例えば、ドレイン電圧Ｖｄとして０．８Ｖ、ソース電圧Ｖｓとして６Ｖ、メモリゲート電圧Ｖｍｇとして１２Ｖ、そして、制御ゲート電圧Ｖｃｇとして１．５Ｖをそれぞれ印加する。このようなバイアス条件下で、メモリゲート電極ＭＧ下のチャネル形成領域から電荷蓄積絶縁膜ＩＳ中にホットエレクトロンを注入することによって行われる。このように、本実施の形態の不揮発性メモリセルＮＶＭでは、ドレインからソース方向に輸送する電子（エレクトロン）を、メモリゲート電極ＭＧ付近の高電界によって電荷蓄積絶縁膜ＩＳに引き抜くような、所謂ＳＳＩ（Source Side Injection）方式によって、書き込み動作が行われる。
【００７９】
読み出し動作では、例えば、ドレイン電圧として１．５Ｖ、ソース電圧Ｖｄとして０Ｖ、そして、メモリゲート電圧Ｖｍｇおよび制御ゲート電圧Ｖｃｇとして１．５Ｖをそれぞれ印加する。先の書き込み動作を受けているメモリセルであれば、メモリゲート電極ＭＧ下の電荷蓄積絶縁膜ＩＳに電子が蓄えられて負に帯電しているため、ｎチャンネルＭＩＳトランジスタとしての閾値電圧は上昇している。一方、書き込み動作を受けていないメモリセルであれば、電荷蓄積絶縁膜ＩＳは負に帯電していないため、閾値電圧の上昇は無い。従って、書き込みを受けた状態と書き込みを受けていない状態とでは、後者に比べて前者の方がドレイン電流は小さいこととなる。このようにして、不揮発性メモリセルＮＶＭの書き込み状態を読み出すことができる。
【００８０】
消去動作は、書き込みを受けて負に帯電した電荷蓄積絶縁膜ＩＳを、電気的に中性な状態にすれば良い。その方法にはいくつかあるが、ここでは一例として、電荷蓄積絶縁膜ＩＳに、正電荷であるホールを注入する方法を説明する。例えば、ドレイン電圧Ｖｄおよびソース電圧Ｖｓとして０Ｖ、メモリゲート電圧Ｖｍｇとして−６Ｖ、そして、制御ゲート電圧Ｖｃｇとして０Ｖをそれぞれ印加する。このようなバイアス条件下では、メモリゲート電極ＭＧの側方下部のエクステンション領域ｅｘ１において強反転が起こり、ｎ型半導体であるエクステンション領域ｅｘ１にホールが生成される。そして、生成したホールは、メモリゲート電極ＭＧの高電界によって電荷蓄積絶縁膜ＩＳに引き抜かれる。このように、本実施の形態の不揮発性メモリセルＮＶＭは、メモリゲート電極ＭＧ側のエクテンション領域ｅｘ１の強反転で生成したホールを電荷蓄積絶縁膜ＩＳに引き抜くような、所謂ＢＴＢＴ（Band To Band Tunneling）方式によって、消去動作が行われる。
【００８１】
以上のようなバイアス条件によって、本実施の形態の不揮発性メモリセルＮＶＭのメモリ動作が可能となる。数値は一例であり、実際の構造によって決まるものである。
【００８２】
以下では、本実施の形態の半導体装置の製造方法を、図４〜図２２を用いて説明する。当該半導体装置は上記図１〜図３を用いて説明した構成の不揮発性メモリセルＮＶＭを複数有する。そして、同一のシリコン基板１上には、例えばロジック回路などの周辺回路を構成するＭＩＳトランジスタのような、通常知られた半導体素子を形成する。本実施の形態では、これらの不揮発性メモリセルＮＶＭとその他の半導体素子とは、同じ工程によって作り分けられる。従って、以下では、不揮発性メモリセルＮＶＭと、周辺回路を構成する素子とを形成する工程を説明する。シリコン基板１における、不揮発性メモリセルＮＶＭを形成するメモリ領域Ｒｍ、周辺回路を形成する周辺領域Ｒｐ、および、それらの境界となる境界領域Ｒｂの三つの領域において、それらに施す工程を詳しく説明する。
【００８３】
また、シリコン基板１上のメモリ領域Ｒｍに形成される複数の不揮発性メモリセルＮＶＭは、全て同一の工程で形成されるため、そのうち一つの不揮発性メモリセルＮＶＭの製造工程を代表して説明する。なお、形成する膜などの厚さや、加工寸法などは、上記図１、図２を用いて説明した数値例と同様であるとし、特筆しない限り重複した説明は省略する。また、周辺領域Ｒｐには種々の半導体素子を形成するが、その代表的な例として、ｎチャネル型のＭＩＳトランジスタ（以下、ｎ型ＭＩＳトランジスタ）を形成する工程を示す。
【００８４】
まず、図４に示すように、単結晶のシリコン基板１を準備する。シリコン基板１の導電型は、ｎ型であってもｐ型であっても良い。本実施の形態の製造方法では、ｎ型のシリコン基板１を用いた場合を説明する。なお、このｎ型のシリコン基板１は、ｐ型基板に形成したｎ型の半導体領域と見ても、以下の説明は同様である。
【００８５】
シリコン基板１の主面ｆ１の所定の領域に、分離部２を形成する。これには、まず、シリコン基板１の主面ｆ１にフォトリソグラフィ工程および異方性エッチング工程により、浅い溝を形成する。フォトリソグラフィ工程とは、フォトレジスト膜の塗布、露光および現像などの工程により、フォトレジスト膜に所望のレジストパターンを形成する一連の工程である。この様なフォトレジスト膜をマスクとして、露出した領域に異方性エッチングや、イオン注入を施すことができる。以後、フォトリソグラフィ工程に関しては、特筆しない限り同様である。
【００８６】
続いて、この浅い溝の内部を含むシリコン基板１上に、ＣＶＤ法などによって酸化シリコン膜などの絶縁膜を堆積する。その後、浅い溝の外部の不要な酸化シリコン膜を所謂ＣＭＰ（Chemical Mechanical Polishing）法などによって研磨、除去することで、浅い溝の内部に酸化シリコン膜を埋め込んだ構造を形成する。このようにして、ＳＴＩ構造の分離部２を形成する。この分離部２を形成することにより、シリコン基板１の主面ｆ１には、分離部２によって周囲を規定された活性領域が形成される。
【００８７】
続いて、メモリ領域Ｒｍにおいて、シリコン基板１の主面ｆ１にｐ型メモリウェルｐｗ１を形成する。また、境界領域Ｒｂ、周辺領域Ｒｐのシリコン基板１の主面ｆ１に、それぞれ、ｐ型ウェルｐｗ２，ｐｗ３を形成する。これらは、フォトリソグラフィ工程、イオン注入工程、および、熱処理工程などにより形成する。まず、フォトリソグラフィ工程によって、ウェルを形成したい領域が開口されたパターンを有するフォトレジスト膜を、シリコン基板１の主面ｆ１上に形成する。その後、パターニングしたフォトレジスト膜をイオン注入マスクとして、主面ｆ１にイオン注入を施す。ｐ型のウェルを形成する場合には、アクセプタとなり得る不純物イオン（例えばホウ素イオンなど）を注入する。その後、熱処理を施すことで、導入された不純物イオンは拡散されると同時に活性化され、ｐ型のウェルを形成できる。以下、ｐ型の半導体領域を形成する工程は、特筆しない限り同様であるとする。
【００８８】
また、周辺領域Ｒｐには後にｎ型ＭＩＳトランジスタを形成するため、上記の工程でｐ型ウェルｐｗ３を形成する工程を示したが、例えばｐ型ＭＩＳトランジスタなどを形成する領域には、ｎ型ウェルを形成する。この場合には、上記で説明したイオン注入工程において、ドナーとなり得る不純物イオン（例えばリンイオンやヒ素イオンなど）を注入すれば良く、それ以外は同様にして形成できる。以下、ｎ型の半導体領域を形成する工程は、特筆しない限り同様であるとする。また、境界領域Ｒｂにおいては、機能性を有する半導体素子を意図的に形成する必要が無いのであれば、ｐ型ウェルｐｗ２を形成しても良いし、ｎ型ウェルを形成しても良いし、ウェルを形成しなくても良い。
【００８９】
また、上記のｐ型メモリウェルｐｗ１、ｐ型ウェルｐｗ２，ｐｗ３などを形成する工程にあっては、ウェルの性質によって、工程を共有できるものは同時に形成しても良い。例えば、注入する不純物イオンの極性と濃度が同じであれば、イオン注入工程を同時に施すことがより好ましい。また、例えば、形成するウェルの深さなどから要求される熱処理条件が同じであれば、熱処理を同時に施すことがより好ましい。なぜなら、上記のように複数の処理工程を共有させることで、製造工程を簡易化できるからである。以下、半導体領域を形成する工程に関しては同様である。
【００９０】
次に、図５に示すように、シリコン基板１の主面ｆ１上において、メモリ領域Ｒｍに制御ゲート絶縁膜ＩＧを形成し、周辺領域Ｒｐにゲート絶縁膜３を形成する。なお、周辺領域に形成するゲート絶縁膜３は、後に、ＭＩＳトランジスタを構成するゲート絶縁膜となる。ここで、本実施の形態の製造工程では、制御ゲート絶縁膜ＩＧもゲート絶縁膜３も、酸化シリコンを主体とする絶縁膜である。そこで、周辺領域Ｒｐに形成するゲート絶縁膜３は、メモリ領域Ｒｍに形成する制御ゲート絶縁膜ＩＧと同一の工程で形成することが、より好ましい。なぜなら、これにより製造工程を簡略化できるからである。この場合、境界領域にも同様のゲート絶縁膜３が形成されることになる。ここでは、制御ゲート絶縁膜ＩＧおよびゲート絶縁膜３を、熱酸化法などによって形成する。
【００９１】
以後の工程は、メモリ領域Ｒｍにおけるシリコン基板１の主面ｆ１上に、制御ゲート絶縁膜ＩＧを介して、上記図１の制御ゲート電極ＣＧを形成するための工程である。
【００９２】
シリコン基板１の主面ｆ１上に、制御ゲート絶縁膜ＩＧおよびゲート絶縁膜３を覆うようにして、第１導体膜４と保護絶縁膜５とを順に形成する。ここでは、第１導体膜４は多結晶シリコンを主体とする導体膜であり、ＣＶＤ法などによって形成する。第１導体膜４は、後に不揮発性メモリセルＮＶＭの制御ゲート電極ＣＧとなる導体膜であるから、上記図１、図２を用いて説明したように、厚さは２００〜２２０ｎｍ程度であれば好ましい。なお、多結晶シリコン膜である第１導体膜４を所望の導電率にするために、保護絶縁膜５を形成する前に、第１導体膜４に対してイオン注入法などによって不純物を導入しても良い。また、保護絶縁膜５は酸化シリコンを主体とする絶縁膜であり、ＣＶＤ法などによって形成する。保護絶縁膜５の厚さは、３０〜５０ｎｍ程度であれば好ましい。保護絶縁膜５の形成手法に関しては、後に詳細を説明する。
【００９３】
次に、図６に示すように、保護絶縁膜５上に、フォトレジスト膜６を形成し、これをフォトリソグラフィ法などによってパターニングする。より具体的には、メモリ領域Ｒｍにおいては、後に不揮発性メモリセルＮＶＭの制御ゲート電極ＣＧとなる領域を覆うように、そして、他を露出させるような形状となるように、フォトレジスト膜６をパターニングする。また、周辺領域Ｒｐにおいては、領域内の全てを覆うような形状に、フォトレジスト膜６をパターニングする。これにより、境界領域Ｒｂにおいては、周辺領域Ｒｐに続く領域は覆われ、メモリ領域Ｒｍに続く領域は露出するように、フォトレジスト膜６をパターニングすることになる。
【００９４】
続いて、フォトレジスト膜６をエッチングマスクとして第１の異方性エッチングを施すことで、フォトレジスト膜６に平面的に覆われていない領域の保護絶縁膜５を除去する。続いて、フォトレジスト膜６をエッチングマスクとして第２の異方性エッチングを施すことで、フォトレジスト膜６に平面的に覆われていない領域の第１導体膜４を除去する。このようにして、第１の異方性エッチング、第２の異方性エッチング共に、フォトレジスト膜６をエッチングマスクとして適用することの効果に関しては、後に詳細を説明する。
【００９５】
ここで、本実施の形態の製造工程では、第２異方性エッチングの対象となる第１導体膜４は、厚さ方向に見て除去し切らないように、第２の異方性エッチングを途中で止める。即ち、この工程では、フォトレジスト膜６に平面的に覆われていない領域の第１導体膜４のうち、厚さ方向の途中までを除去することになる。これには、除去されていく第１導体膜４の残りの膜厚を光学的な観察手法によって測定しながら、第２の異方性エッチングを施す。そして、所望の厚さの第１導体膜４となったところで、第２の異方性エッチングを停止する。本実施の形態の製造工程では、この第２の異方性エッチングで残す部分の第１導体膜４の厚さは、５０〜１００ｎｍ程度であれば好ましい。なぜなら、この数値範囲で第１導体膜４を残せば、後に説明する側壁絶縁膜ＩＷの加工の際にオーバーエッチングにより削り切ることがなく、また、残った制御ゲート電極ＣＧに対して保護絶縁膜５をハードマスクとして加工する際の、保護絶縁膜５の残膜ばらつきを抑えられるからである。このようにして第２の異方性エッチングを途中で止めることの効果に関しては、後に詳細を説明する。以上の工程の後、フォトレジスト膜６を除去する。
【００９６】
次に、図７に示すように、上記のようにして形成された構成を覆うようにして、シリコン基板１の主面ｆ１に、絶縁膜である保護膜７を形成する。その後、図８に示すように、保護膜７に対して全面的に異方性エッチングを施すことで（保護膜７をエッチバックすることで）、シリコン基板１の主面ｆ１上に生じている段差部の側壁に、保護膜７からなる側壁絶縁膜ＩＷを形成する。即ち、上記の第１の異方性エッチングおよび第２の異方性エッチングによって生じた、保護絶縁膜５の側面および第１導体膜４の側面を一体的に覆うようにして、保護膜７からなる側壁絶縁膜ＩＷを形成したことになる。ここで、保護膜７はエッチバックにより側壁絶縁膜ＩＷの形状に加工するため、下地となる第１導体膜４および保護絶縁膜５と比較して、異方性エッチングにより除去される速度の速い絶縁膜を、保護膜７として形成する。
【００９７】
次に、図９に示すように、第１導体膜４のうち、保護絶縁膜５および側壁絶縁膜ＩＷのいずれにも覆われていない領域を、第３の異方性エッチングにより除去する。即ち、上記図６を用いた説明において、第２の異方性エッチングの対象となる第１導体膜４のうち、エッチングを途中で止めて残した部分を、第３の異方性エッチングによって除去する。これにより、メモリ領域Ｒｍに、第１導体膜４からなる制御ゲート電極ＣＧを形成したことになる。以上図６〜図９を用いて説明した工程によって、シリコン基板１の主面ｆ１上に、制御ゲート絶縁膜ＩＧを介して配置され、かつ、上面に保護絶縁膜５、側面に側壁絶縁膜ＩＷを備えた制御ゲート電極ＣＧを形成する。
【００９８】
ここで、上記図９を用いて説明した工程では、新たにパターニングしたフォトレジスト膜をエッチングマスクとしても良いが、保護絶縁膜５および側壁絶縁膜ＩＷをエッチングマスクとして、第１導体膜４に第３の異方性エッチングを施す方が、より好ましい。その理由を以下で説明する。
【００９９】
第２の異方性エッチングにより一度加工した第１導体膜４の凸部（メモリ領域Ｒｍでは、後の制御ゲート電極ＣＧとなる部分）を保護するために、ちょうど同じ箇所にフォトレジスト膜を形成するのは困難である。所望の形状の制御ゲート電極ＣＧの形成が困難であることは、歩留まりの低下を招き、半導体装置の信頼性が低下する原因となる。更に、フォトレジスト膜をパターニングする際にはフォトレジスト工程を追加する必要があり、製造工程の増加を招く。これに対し、本実施の形態の製造工程では、第３の異方性エッチングの際に再度のフォトレジスト膜の加工を要せず、所謂ハードマスクとして、既に形成した保護絶縁膜５および側壁絶縁膜ＩＷをエッチングマスクとして適用する。従って、加工精度良く制御ゲート電極ＣＧを形成できる。更に、第３の異方性エッチングによって自己整合的に制御ゲート電極ＣＧを形成するため、フォトリソグラフィ工程を減らすことができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１００】
以上のようにして、保護絶縁膜５および側壁絶縁膜ＩＷをエッチングマスクとして、第１導体膜４に第３の異方性エッチングを施すためには、以下の条件が必要となる。まず、上記図５の工程では、保護絶縁膜５として、第３の異方性エッチングに対して、第１導体膜よりも除去速度（エッチングレートともいう）が遅い絶縁膜を形成する。即ち、第３の異方性エッチングに対する選択比が、同第１導体膜４の選択比よりも低い絶縁膜を保護絶縁膜５として形成する。続いて、上記図７の工程では、側壁絶縁膜ＩＷとなる保護膜７として、第３の異方性エッチングに対して、第１導体膜よりも除去速度が遅い絶縁膜を形成する。即ち、第３の異方性エッチングに対する選択比が、同第１導体膜４の選択比よりも低い絶縁膜を保護膜７として形成する。
【０１０１】
上記のような条件の材料を用いることで、第３の異方性エッチングの際には、保護絶縁膜５および側壁絶縁膜ＩＷをエッチングマスクとして適用できる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。本実施の形態の保護絶縁膜５および保護膜７（後の側壁絶縁膜ＩＷ）として用いる材料や、その形成方法を決める要因は他にも存在するため、当該要因を説明した後に詳しく説明する。
【０１０２】
また、上記図６を用いた説明における第２の異方性エッチングの際には、フォトレジスト膜６に覆われていない第１導体膜４を全て除去しても良い。この場合、上記図７〜９に示す工程と同様の工程を施した後には、制御ゲート電極ＣＧの下端にまで達する側壁絶縁膜ＩＷが形成される。
【０１０３】
一方、上記で説明した本実施の形態の製造工程のように、当該第１導体膜４への第２の異方性エッチングは途中で止めることがより好ましい。なぜなら、第２の異方性エッチングを途中で止め、その後に上記図７〜９に示すようにして側壁絶縁膜ＩＷを形成することで、制御ゲート電極ＣＧの下端である制御ゲート絶縁膜ＩＧとの接点に達しないような側壁絶縁膜ＩＷを形成できる。このような形状の側壁絶縁膜ＩＷとする効果は、上記図１、図２を用いて説明した通りである。本実施の形態の製造工程では、このような効果を有する側壁絶縁膜ＩＷを自己整合的に形成できる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１０４】
上記のようにして制御ゲート電極ＣＧを形成した後、制御ゲート電極ＣＧおよび第１導体膜４に覆われていない制御ゲート絶縁膜ＩＧおよびゲート絶縁膜３を除去する。
【０１０５】
次に、図１０に示すように、制御ゲート電極ＣＧの上面や第１導体膜４の上面などに形成されていた保護絶縁膜５を除去する。ここで、前述の通り、保護絶縁膜５は３０〜５０ｎｍ程度形成していた。従って、このような保護絶縁膜５を除去することで、側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの上面よりも、少なくとも３０〜５０ｎｍ程度高い位置に突き出すような形状となる。これにより、後に制御ゲート電極ＣＧの上面に導体層を形成しても、他の導体層と接触不良を起こし難い構造とすることができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。より具体的には、後に詳細を説明する。
【０１０６】
以上のように、保護絶縁膜５は、第３の異方性エッチングにおけるエッチングマスクとして、および、側壁絶縁膜ＩＷを突き出させるために必要な構成要素として形成する。これらは、いずれも本実施の形態の不揮発性メモリＮＶＭを形成するための重要な役割を担っており、従来技術の設計変更等で容易に着想されるものではない。
【０１０７】
また、本実施の形態の製造工程では、保護絶縁膜５を除去する工程では、新たにパターニングしたフォトレジスト膜などを形成せずに、ウェットエッチング（等方性エッチング）を施すことで自己整合的に除去することが、より好ましい。なぜなら、このようにフォトリソグラフィ工程を要しない工程を適用することで、半導体装置の製造工程をより簡略化できるからである。そのためには、上記図５の工程では、保護絶縁膜５として、当該ウェットエッチングに対して、側壁絶縁膜ＩＷおよび制御ゲート電極ＣＧ（第１導体膜４）よりも除去速度が速い絶縁膜を形成する必要がある。このような絶縁膜を用いることで、半導体装置の製造工程をより簡略化でき、結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１０８】
このような条件を有する絶縁膜のうち、本実施の形態の保護絶縁膜５としては、酸化シリコンを主体とする絶縁膜を形成することがより好ましい。その理由を、以下で説明する。
【０１０９】
上記図１０のメモリ領域Ｒｍのように、シリコン基板１の主面ｆ１が露出した状態で次の工程に移る際には、自然酸化膜や汚染物質の除去のために、予め洗浄を施す（前洗浄）。より具体的には、例えば薬液などの処理により、シリコン基板１に意図的に自然酸化膜を形成した後、ウェットエッチングによりこの自然酸化膜を除去する。これにより、清浄なシリコン基板１の主面ｆ１などを得る。
【０１１０】
ここで、本実施の形態において保護絶縁膜５として酸化シリコンを主体とする絶縁膜を適用すれば、保護絶縁膜５を除去するためのウェットエッチングを、上記の前洗浄におけるウェットエッチングと共有させることができる。なぜなら、前洗浄におけるウェットエッチングによって除去される自然酸化膜は酸化シリコンを主体とする絶縁膜であり、これと同時に保護絶縁膜５を除去できるからである。即ち、この前洗浄によって同時に保護絶縁膜５を除去すれば、フォトリソグラフィ工程に依らない自己整合的なウェットエッチング工程をも、新たに追加することなく施すことが可能となる。従って、製造工程をより簡略化でき、結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。なお、後に詳細を説明するように、保護絶縁膜５は、少なくとも制御ゲート電極ＣＧ上に金属シリサイドからなる導体膜を形成する前までに除去すれば良いが、上記のように前洗浄時に同時に除去するのであれば、シリコン基板１の主面ｆ１が露出した後、次の工程が施される前までに除去することになる。
【０１１１】
また、上記図８を用いて説明したように、側壁絶縁膜ＩＷとなる保護膜７は、第１導体膜４および保護絶縁膜５と比較して、異方性エッチングにより除去される速度の速い絶縁膜を形成する。ここで、上記のように、本実施の形態では、第１導体膜４として多結晶シリコンを主体とする導体膜を形成し、保護絶縁膜５として酸化シリコンを主体とする絶縁膜を形成する方法を説明した。これらを勘案すると、上記図７の工程で形成する保護膜７（後の側壁絶縁膜ＩＷ）としては、窒化シリコンを主体とする絶縁膜が適している。このような材料を用いることで、側壁絶縁膜ＩＷが制御ゲート電極ＣＧ上に突き出す構造を、自己整合的に形成できる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。なお、構造および特性上の観点からも、側壁絶縁膜ＩＷは窒化シリコンを主体とする絶縁膜であることがより好ましいことを、上記図１、図２を用いて説明している。
【０１１２】
また、酸化シリコンを主体とする絶縁膜の形成方法としては、例えばＣＶＤ法であっても、原材料、熱処理の条件など種々知られている。その中でも、本実施の形態の保護絶縁膜５としては以下のような方法によって形成することがより好ましい。即ち、上記図５の工程では、保護絶縁膜５としての酸化シリコンを主体とする絶縁膜を、オゾン（Ｏ３）およびＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原材料としたＣＶＤ法によって形成し、形成後、上記図１０の工程で除去するまでは熱処理を施さないようにすることが、より好ましい。その理由を以下で説明する。
【０１１３】
以上で説明した工程のように、本実施の形態の保護絶縁膜５は、上記図９の工程では、第３の異方性エッチングに対するエッチングマスクとして用いることができ、上記図１０の工程では、前洗浄時のウェットエッチングにより同時に除去できるような絶縁膜が好ましい。即ち、保護絶縁膜５としては、第３の異方性エッチングにおいてはできるだけ除去速度が遅く、かつ、自然酸化膜を除去できる程度の等方的なウェットエッチングにおいてはできるだけ除去速度が速いような膜であることがより好ましい。
【０１１４】
ここで、前述のように、第３の異方性エッチングの対象である第１導体膜４が多結晶シリコンを主体とする導体膜であることから、保護絶縁膜５としては酸化シリコンを主体とする絶縁膜が適している。加えて、本発明者の検証によれば、オゾンを一原材料として用いたＣＶＤ法によって形成し、かつ、形成後に熱処理を施さないようにして形成した酸化シリコン膜であれば、ウェットエッチングの速度が速いことが分かった。従って、保護絶縁膜５として上記のように酸化シリコン膜を形成することで、第３の異方性エッチングに対するエッチングマスクとしての機能を維持し、かつ、前洗浄時のウェットエッチングによって容易に除去することが可能となる。これにより、側壁絶縁膜ＩＷが制御ゲート電極ＣＧから突き出す構造を自己整合的に形成でき、かつ、製造工程をより簡略化させることができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１１５】
また、上記図６を用いた説明では、第２の異方性エッチングは保護絶縁膜５をエッチングマスクとしても良いが、第１の異方性エッチングと同様にフォトレジスト膜６をエッチングマスクとした方が、より好ましいことを述べた。その理由を以下で詳しく説明する。
【０１１６】
保護絶縁膜５は、シリコン基板１の前洗浄時のウェットエッチングにより除去する前に、上記図９の第３の異方性エッチングに対するエッチングマスクとして用いる。この第３の異方性エッチングにおいて除去速度の遅い保護絶縁膜５ではあるが、異方性エッチングの際には少なからずダメージを受ける。一方、等方的なウェットエッチングにより、酸化シリコン膜である保護絶縁膜５を除去する場合、下地の制御ゲート電極ＣＧなどに与える影響を軽減するために、保護絶縁膜５はなるべく均一な膜厚であった方が望ましい。従って、異方性エッチングによるダメージを避けるために、保護絶縁膜５を異方性エッチングのエッチングマスクとして用いる回数は、より少ないことが望ましい。即ち、第１、第２の異方性エッチングのエッチングマスクにはフォトレジスト膜６を適用することで、異方性エッチングによる保護絶縁膜５へのダメージを低減できる。これにより、上記図９の工程によりウェットエッチングで除去する保護絶縁膜５の均一性を向上させることができ、制御ゲート電極ＣＧに与える影響を軽減できる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１１７】
次に、図１１に示すように、以上の工程で形成した構成を覆うようにして、シリコン基板１の主面ｆ１上に電荷蓄積絶縁膜ＩＳを形成する。この工程では、電荷蓄積絶縁膜ＩＳとして、シリコン基板１に近い方から、第１絶縁膜ｓ１、第２絶縁膜ｓ２、および、第３絶縁膜ｓ３を順に形成する。ここで、第１絶縁膜ｓ１および第３絶縁膜ｓ３としては酸化シリコンを主体とする絶縁膜をＣＶＤ法などにより形成し、第２絶縁膜ｓ２としては窒化シリコンを主体とする絶縁膜をＣＶＤ法などにより形成する。従って、本実施の形態の電荷蓄積絶縁膜ＩＳは、窒化シリコン膜である第２絶縁膜ｓ２が、酸化シリコン膜である第１絶縁膜ｓ１と第３絶縁膜ｓ３との間に挟まれるようにして配置した、所謂ＯＮＯ構造を有する。
【０１１８】
続いて、電荷蓄積絶縁膜ＩＳを覆うようにして、第２導体膜８を形成する。この工程では、第２導体膜８として、多結晶シリコンを主体とする導体膜をＣＶＤ法などにより形成する。なお、多結晶シリコン膜である第２導体膜８を所望の導電率にするために、第２導体膜８に対してイオン注入法などによって不純物を導入しても良い。
【０１１９】
次に、図１２に示すように、第２導体膜８をエッチバックすることで、メモリゲート電極ＭＧを形成する。
【０１２０】
また、本実施の形態の半導体装置では、図１３に示すように、制御ゲート電極ＣＧの側壁のうち、いずれか一方の側壁の側方に形成されたメモリゲート電極ＭＧを除去する。これには、片方のメモリゲート電極ＭＧのみを覆うようにして、フォトリソグラフィ法などによりパターニングしたフォトレジスト膜９を形成し、これをエッチングマスクとして、露出した方のメモリゲート電極ＭＧをエッチングにより除去する。その後、フォトレジスト膜９は除去する。このように、メモリゲート電極ＭＧを、制御ゲート電極ＣＧの側壁のうちいずれか一方の側壁の側方に隣り合うようにして配置することの効果は、上記図１、図２を用いて説明した通りである。従って、本実施の形態の製造工程によれば、このような効果を有する不揮発性メモリセルＮＶＭを形成できる。結果として、不揮発性メモリセルＮＶＭのセル面積を、小面積化できる。
【０１２１】
また、片側のメモリゲート電極ＭＧを除去した場合、上記図１、図２を用いて説明したように、側壁絶縁膜ＩＷは、制御ゲート電極ＣＧの側面のうち、メモリゲート電極ＭＧを配置した側の制御ゲート電極ＣＧと電荷蓄積絶縁膜ＩＳとの間に形成すれば十分である。従って、制御ゲート電極ＣＧの側面のうち、メモリゲート電極ＭＧを除去した側の側壁絶縁膜ＩＷは、この後のいずれかの工程において除去しても良い。ただし、この場合、片側の側壁絶縁膜ＩＷを除去するための工程を増やすことになる。従って、本実施の形態の製造工程では、側壁絶縁膜ＩＷは、メモリゲート電極ＭＧを除去した側の制御ゲート電極ＣＧの側面に形成したものであっても、除去せずに残す。従って、製造工程をより簡略化でき、結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。なお、このように両側面に側壁絶縁膜ＩＷを備えた構造としても、特性には影響を与えないことが、本発明者の検証により確かめられている。
【０１２２】
次に、図１４に示すように、メモリゲート電極ＭＧまたは第２導体膜８に覆われていない領域の第３絶縁膜ｓ３をエッチングにより除去する。ここで、第３絶縁膜ｓ３である酸化シリコン膜は、メモリゲート電極ＭＧおよび第２導体膜８である多結晶シリコン膜や、下地の第２絶縁膜ｓ２である窒化シリコン膜とは異なる材料である。従って、選択的なエッチングにより、第３絶縁膜ｓ３のみを除去できる。
【０１２３】
その後、メモリゲート電極ＭＧまたは第２導体膜８に覆われていない領域の第２絶縁膜ｓ２をエッチングにより除去する。ここで、第２絶縁膜ｓ２である窒化シリコン膜は、メモリゲート電極ＭＧおよび第２導体膜８である多結晶シリコン膜や、下地の第１絶縁膜ｓ１である酸化シリコン膜とは異なる材料である。従って、選択的なエッチングにより、第２絶縁膜ｓ２のみを除去できる。また、側壁絶縁膜ＩＷは第２絶縁膜ｓ２と同様の窒化シリコンを主体とする絶縁膜であるが、側壁絶縁膜ＩＷは酸化シリコン膜である第１絶縁膜ｓ１によって覆われているので、第２絶縁膜ｓ２に対するエッチングの影響は受け難い。
【０１２４】
次に、図１５に示すように、メモリゲート電極ＭＧまたは第２導体膜８に覆われていない領域の第１絶縁膜ｓ１をエッチングにより除去する。ここで、第１絶縁膜ｓ１である酸化シリコン膜は、メモリゲート電極ＭＧおよび第２導体膜８である多結晶シリコン膜や、下地の制御ゲート電極ＣＧである多結晶シリコン膜、側壁絶縁膜ＩＷの窒化シリコン膜とは異なる材料である。従って、選択的なエッチングにより、第１絶縁膜ｓ１のみを除去できる。
【０１２５】
以上のようにして、メモリ領域Ｒｍに、上記図１、図２を用いて説明した不揮発性メモリＮＶＭが有するような、電荷蓄積絶縁膜ＩＳおよびメモリゲート電極ＭＧを形成することができる。
【０１２６】
また、周辺領域Ｒｐにおけるシリコン基板１の主面ｆ１には、以上の工程を経た後にも、ゲート絶縁膜３を介して第１導体膜４が形成されている。本実施の形態の製造工程では、これを用いて、周辺領域Ｒｐに形成するＭＩＳトランジスタのＭＩＳ構造を形成する。即ち、所望の形状にパターニングしたフォトレジスト膜１０をエッチングマスクとして、周辺領域Ｒｐの第１導体膜４とゲート絶縁膜３とに異方性エッチングを施すことで、ゲート電極ＧＥを形成する。このとき、メモリ領域Ｒｍの構成に対してはこの異方性エッチングが施されないようにするため、メモリ領域Ｒｍはフォトレジスト膜１０で覆っておく。これに伴い、メモリ領域Ｒｍと周辺領域Ｒｐとの境界領域Ｒｂにおいては、メモリ領域Ｒｍ側はフォトレジスト膜１０で覆われ、周辺領域Ｒｐ側は露出している。従って、境界領域Ｒｂでフォトレジスト膜１０に覆われずに、露出している部分の第１導体膜４は、異方性エッチングによって除去される。その後、フォトレジスト膜１０を除去する。
【０１２７】
次に、図１６に示すように、シリコン基板１の主面ｆ１のうち、メモリ領域Ｒｍにメモリエクステンション領域ｅｘ１を形成し、境界領域Ｒｂおよび周辺領域Ｒｐにエクステンション領域ｅｘ２を、それぞれイオン注入法などによって形成する。ここでは、既に主面ｆ１上に形成されている制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、電荷蓄積絶縁膜ＩＳ、第１導体膜４、第２導体膜８、および、ゲート電極ＧＥをイオン注入マスクとして、主面ｆ１にイオン注入を施す。これにより、上記の各要素のいずれにも覆われていない部分のシリコン基板１の主面ｆ１に、メモリエクステンション領域ｅｘ１またはエクステンション領域ｅｘ２が形成される。特に、メモリ領域Ｒｍにおいては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側方のうち、互いに隣り合っていない方の側方下部に、メモリエクステンション領域ｅｘ１が形成される。
【０１２８】
また、本実施の形態の不揮発性メモリセルＮＶＭのメモリエクステンション領域ｅｘ１はｎ型の半導体領域である。そして、周辺領域Ｒｐにおいてｎ型ＭＩＳトランジスタを形成する箇所では、エクステンション領域ｅｘ２は同じくｎ型の半導体領域である。従って、これらを同一の工程で形成すれば、半導体装置の製造工程をより簡略化できる。周辺領域Ｒｐにおいてｐ型ＭＩＳトランジスタを形成する箇所では、エクステンション領域ｅｘ２としてｐ型の半導体領域を、別のイオン注入工程などによって形成すれば良い。また、境界領域Ｒｂにおいては、メモリエクステンション領域ｅｘ１を形成しても良いし、エクステンション領域ｅｘ２を形成しても良いし、いずれも形成しなくても良い。
【０１２９】
次に、図１７に示すように、例えば制御ゲート電極ＣＧやメモリゲート電極ＭＧなど、シリコン基板１の主面ｆ１上で突起形状になっている部材の側壁に、サイドウォールスペーサｓｗを形成する。本実施の形態のサイドウォールスペーサｓｗは、シリコン基板１に近い方から順に、酸化シリコン膜ｓｗ１、窒化シリコン膜ｓｗ２、酸化シリコン膜ｓｗ３を形成した３層構造であるとする。サイドウォールスペーサｓｗとしてこのような３層構造を適用することの効果は、上記図１、図２を用いて説明した通りである。
【０１３０】
ここでは、以上の工程で形成した構成を覆うようにして、シリコン基板１の主面ｆ１上に、酸化シリコン膜ｓｗ１、窒化シリコン膜ｓｗ２、および、酸化シリコン膜ｓｗ１を順に、ＣＶＤ法などによって形成する。その後、形成した膜をエッチバックすることで、上記のような酸化シリコン膜ｓｗ１，ｓｗ３と窒化シリコン膜ｓｗ２とからなる、サイドウォールスペーサｓｗを形成する。
【０１３１】
その後、シリコン基板１の主面ｆ１のうち、メモリ領域Ｒｍにメモリソース／ドレイン領域ｓｄ１を形成し、境界領域Ｒｂおよび周辺領域Ｒｐにソース／ドレイン領域ｓｄ２を、それぞれイオン注入法などによって形成する。ここでは、既に主面ｆ１上に形成されている制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、電荷蓄積絶縁膜ＩＳ、サイドウォールスペーサｓｗ、第１導体膜４、第２導体膜８、および、ゲート電極ＧＥをイオン注入マスクとして、主面ｆ１にイオン注入を施す。これにより、上記の各要素のいずれにも覆われていない部分のシリコン基板１の主面ｆ１に、メモリソース／ドレイン領域ｓｄ１またはソース／ドレイン領域ｓｄ２が形成される。特に、メモリ領域Ｒｍにおいては、サイドウォールスペーサｓｗの側方のうち、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧと隣り合っていない方の側方下部に、メモリソース／ドレイン領域ｓｄ１が形成される。
【０１３２】
また、本実施の形態の不揮発性メモリセルＮＶＭのメモリソース／ドレイン領域ｓｄ１はｎ型の半導体領域である。そして、周辺領域Ｒｐにおいてｎ型ＭＩＳトランジスタを形成する箇所では、ソース／ドレイン領域ｓｄ２は同じくｎ型の半導体領域である。従って、これらを同一の工程で形成すれば、半導体装置の製造工程をより簡略化できる。なお、メモリソース／ドレイン領域ｓｄ１およびソース／ドレイン領域ｓｄ２のｎ型不純物濃度は、メモリエクステンション領域ｅｘ１およびエクステンション領域ｅｘ２のｎ型不純物濃度よりも高い。また、周辺領域Ｒｐにおいてｐ型ＭＩＳトランジスタを形成する箇所では、ソース／ドレイン領域ｓｄ２としてｐ型の半導体領域を、別のイオン注入工程などによって形成すれば良い。また、境界領域Ｒｂにおいては、メモリソース／ドレイン領域ｓｄ１を形成しても良いし、ソース／ドレイン領域ｓｄ２を形成しても良いし、いずれも形成しなくても良い。
【０１３３】
また、上記のメモリソース／ドレイン領域ｓｄ１などを形成するイオン注入工程を考慮すると、メモリゲート電極ＭＧの高さについて、以下のような条件を持たせることがより好ましい。即ち、上記図１２の工程では、シリコン基板１の主面ｆ１から見たメモリゲート電極ＭＧの高さのうち最も高い部分が、制御ゲート電極ＣＧの高さのうち最も高い部分と比較して高低差を持たないようにして、第２導体膜８に対するエッチバックを調節し、メモリゲート電極ＭＧを形成することが、より好ましい。その理由を以下で説明する。
【０１３４】
上記のように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばメモリエクステンション領域ｅｘ１やメモリソース／ドレイン領域ｓｄ１を形成する際のイオン注入高低に対する、イオン注入マスクとして用いる。特に、メモリソース／ドレイン領域ｓｄ１は、メモリエクステンション領域ｅｘ１などと比較して、不純物濃度が高く、主面ｆ１からの深さも深い。従って、より高いエネルギーで加速した不純物イオンを注入する。このとき、メモリゲート電極ＭＧの高さが低いと、イオン注入マスクとしての機能が脆弱となり、メモリゲート電極ＭＧ下にも不純物が導入されてしまったり、電荷蓄積絶縁膜ＩＳに損傷を与えてしまったりする。
【０１３５】
一方、上記図１２のように、メモリゲート電極ＭＧは、第２導体膜８をエッチバックすることで形成する。このとき、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは電荷蓄積絶縁膜ＩＳによって電気的に絶縁するため、少なくとも制御ゲート電極ＣＧを覆う部分の第２導体膜８は完全に除去する。従って、メモリゲート電極ＭＧの高さは、どんなに高くても、制御ゲート電極ＣＧと同程度である。そこで、イオン注入マスクとしてより効果的な構造とするために、本実施の形態のメモリゲート電極ＭＧとしては、その高さが、制御ゲート電極ＣＧの高さと同程度になるように形成することがより好ましい。これにより、意図しない領域へのイオン注入や、電荷蓄積絶縁膜ＩＳへの損傷を起こし難い構造とすることができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。なお、メモリゲート電極ＭＧの高さの上限は制御ゲート電極ＣＧの高さによって制限されるが、制御ゲート電極ＣＧの高さは、上記図５における第１導体膜４の厚さによるため、任意に制御できる。
【０１３６】
また、上記のように、メモリゲート電極ＭＧの高さを制御ゲート電極ＣＧの高さと同程度まで高くしたとしても、本実施の形態の不揮発性メモリセルＮＶＭは、両者の間に側壁絶縁膜ＩＷを有するため、後に金属シリサイドなどの導体膜を形成したとしても、接触不良を起こし難い。この点に関しては、後に詳細を説明する。
【０１３７】
次の工程では、図１８に示すように、各構成要素のうち、外部から電気的な接続を取る箇所に、金属シリサイド層ＳＣを形成する。後に詳細を説明するように、金属シリサイド層ＳＣは、この段階で露出している単結晶シリコンまたは多結晶シリコンの領域に、自己整合的に形成される。
【０１３８】
一方、シリコン基板１上には、シリコンが露出した領域であっても、当該金属シリサイド層ＳＣを形成しない箇所が存在する。そこで、金属シリサイド層ＳＣを形成する前に、シリサイドブロック層ｓｂとして例えば酸化シリコンを主体とする絶縁膜を形成し、金属シリサイド層ＳＣを形成しない領域を覆うように加工する。加工には、フォトリソグラフィ法および異方性エッチング法を用いる。ここで、シリサイドブロック層ｓｂは異方性エッチングにより除去されるため、例えば、サイドウォールスペーサｓｗの側壁などに残る。
【０１３９】
上記のようにしてシリサイドブロック層ｓｂを形成した後、以下の工程によって金属シリサイド層ＳＣを形成する。これには、まず、以上の工程によって形成した構成を覆うようにして、シリコン基板１の主面ｆ１上に、例えばコバルト膜をスパッタリング法などによって堆積する。その後、熱処理を施す。このとき、単結晶シリコンや多結晶シリコンなどのシリコンを主体とする半導体部と、堆積したコバルト膜とが接触している箇所では、化合反応（シリサイド反応）が起こり、金属シリサイド（コバルトシリサイド）が形成される。その後、金属シリサイドとならなかった余分なコバルト膜を除去することで、所定の領域に金属シリサイド層ＳＣを形成する。なお、シリサイド反応により金属シリサイドを形成する対象となる金属膜は、コバルト膜のほかに、例えばニッケル膜などであっても良い。この場合、形成される金属シリサイド層ＳＣはニッケルシリサイド層となる。
【０１４０】
この工程で金属シリサイド層ＳＣが形成される領域は、シリコンとコバルト膜とが接触していた箇所である。即ち、メモリ領域Ｒｍにおいては、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面、および、メモリソース／ドレイン領域ｓｄ１の表面に、金属シリサイド層ＳＣが形成される。また、周辺領域Ｒｐにおいては、ゲート電極ＧＥの上面、および、ソース／ドレイン領域ｓｄ２の表面に、金属シリサイド層ＳＣが形成される。また、境界領域Ｒｂにおいては、第１導体膜４の上面、第２導体膜８の上面、および、ソース／ドレイン領域ｓｄ２の表面に金属シリサイド層ＳＣが形成される。なお、境界領域Ｒｂにおいては、金属シリサイド層ＳＣを形成しても良いし、形成しなくても良い。
【０１４１】
ここで、本実施の形態の製造工程では、制御ゲート電極ＣＧの側壁に、その上面から突き出すようにして側壁絶縁膜ＩＷが配置されている。そして、制御ゲート電極ＣＧの上面において、金属シリサイド層ＳＣは、この側壁絶縁膜ＩＷに囲まれた領域に形成されることになる。言い換えれば、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に単に電荷蓄積絶縁膜ＩＳのみが配置されている構造に比べて、側壁絶縁膜ＩＷが配置されていることで、より隔離された領域に金属シリサイド層ＳＣを形成することができる。即ち、制御ゲート電極ＣＧとメモリゲート電極間ＭＧとの間で起こりうるショートに対して、横方向のマージンをより大きく取れることになる。これにより、金属シリサイド層ＳＣの形成工程の際に起こる、制御ゲート電極ＣＧ上とメモリゲート電極上との間での接触不良を低減することができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１４２】
また、金属シリサイド層ＳＣは、シリコン基板１から見て、側壁絶縁膜ＩＷの高さを越えないような膜厚の範囲内で、制御ゲート電極ＣＧの上面に形成することが、より好ましい。その理由を以下で説明する。コバルトなどの金属膜とシリコンとの接触面で起こるシリサイド反応においては、接触面から広がるようにして金属シリサイドが形成されていく。従って、制御ゲート電極ＣＧの上面に金属シリサイド層ＳＣを形成する工程に際して派、制御ゲート電極ＣＧの上面よりも高い位置に成長するようにして、金属シリサイド層ＳＣが形成される。このとき、本実施の形態のように、側壁絶縁膜ＩＷを乗り越えないような膜厚の範囲内で、金属シリサイド層ＳＣを形成すれば、メモリゲート電極ＭＧ上面に同時に形成する金属シリサイド層ＳＣとの接触を防止することができる。言い換えれば、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に形成する金属シリサイド層ＳＣにおいて、その膜厚方向への成長で起こるショートに対してのマージンを、より大きく取れることになる。即ち、金属シリサイド層ＳＣを形成する際に膜厚にばらつきが生じたとしても、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの接触不良を起こし難い構造とすることができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１４３】
ここで、上記図５、図１０を用いて説明したように、側壁絶縁膜ＩＷが制御ゲート電極ＣＧの上面に突き出す長さは、保護絶縁膜５の膜厚による。本実施の形態では、保護絶縁膜５の膜厚を３０〜５０ｎｍとし、従って、保護絶縁膜５を除去した後の側壁絶縁膜ＩＷの突き出し長さも、概ね３０〜５０ｎｍとなる。本発明者の検証によれば、このような条件であれば、側壁絶縁膜ＩＷを乗り越えないように金属シリサイド層ＳＣを形成しても、低抵抗層として十分な厚さとなる。従って、金属シリサイド層ＳＣの導通不良などを起こすことなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の短絡不良を低減することができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。
【０１４４】
以上の工程によって、メモリ領域Ｒｍには不揮発性メモリＮＶＭ、周辺領域Ｒｐにはｎチャネル型のＭＩＳトランジスタＱ１の基本的な素子構成が形成されたことになる。同様に、境界領域Ｒｂにはダミー構造Ｄ１が形成されたことになる。
【０１４５】
ところで、上記図９〜図１１で説明した工程のように、制御ゲート電極ＣＧの上面に形成された保護絶縁膜５は、電荷蓄積絶縁膜ＩＳを形成する前に、シリコン基板１の前洗浄としてのウェットエッチングによって除去していた。前述の通り、この保護絶縁膜５は、第１導体膜４を制御ゲート電極ＣＧ状に加工するための、第３の異方性エッチングに対するエッチングマスクとして形成したものであった。また、製造工程を簡略化するために、シリコン基板１の主面ｆ１に施す前洗浄と同時に、保護絶縁膜５を除去することが、より好ましいことを述べた。
【０１４６】
一方、上記図１８を用いて説明したように、制御ゲート電極ＣＧの上面には金属シリサイド層ＳＣを形成する。これは、制御ゲート電極ＣＧに対して外部から電気的な導通をとるためである。従って、上記の保護絶縁膜５は、制御ゲート電極ＣＧ状面に金属シリサイド層ＳＣを形成する前までに除去していれば良い。以上を考慮すると、保護絶縁膜５をウェットエッチングにより除去する工程は、上記図９の第３の異方性エッチングを終えた後、上記図１８の金属シリサイド層ＳＣを形成する工程に至る前までに、シリコン基板１に施されるいずれかの前洗浄と同時に除去してあれば良い。
【０１４７】
例えば、上記図１０で説明した工程では保護絶縁膜５を除去せず、同様の方法によって、上記図１７の工程を終えた後に、保護絶縁膜５を除去しても良い。上記図１７の工程では、シリコン基板１の主面ｆ１にメモリソース／ドレイン領域ｓｄ１を形成する。その後、上記図１８の工程では、そのメモリソース／ドレイン領域ｓｄ１におけるシリコン基板１の主面ｆ１にも金属シリサイド層ＳＣを形成する。従って、金属シリサイド層ＳＣを形成する前には、シリコン基板１の前洗浄としての前洗浄を施す必要がある。この前洗浄工程時に、同時に保護絶縁膜５を除去すれば良い。
【０１４８】
一方、シリコン基板１上に形成する他の素子の観点から、保護絶縁膜５を除去する工程は、上記図１０の工程のように、制御ゲート電極ＣＧを加工・形成する工程（上記図９）を終えた後、電荷蓄積絶縁膜ＩＳを形成する工程（上記図１１）に至る前までに施すことが、より好ましい。その理由を以下で説明する。
【０１４９】
本実施の形態では、シリコン基板１上には、不揮発性メモリセルＮＶＭやＭＩＳトランジスタＱ１などの他に、種々の素子を形成している。その一つに、図１９、図２０に製造工程を示すような、シリコン基板１上の容量領域Ｒｃに形成される容量素子Ｃ１がある。図１９は、上記図８に続く工程のうちの上記図９と同じ工程中であり、シリコン基板１上の容量領域Ｒｃにおける要部断面図を示している。図２０は、上記図１０に続く工程のうちの上記図１１と同じ工程中であり、容量領域Ｒｃにおける要部断面図を示している。
【０１５０】
ここで、通常の容量素子は、例えば、シリコン基板１中の半導体領域、絶縁膜、および、電極材料などを組み合わせた構成によって形成される。一方、本実施の形態の不揮発性メモリセルＮＶＭを有するような半導体装置の製造工程では、制御ゲート電極ＣＧとなる第１導体膜４、３層の絶縁膜ｓ１〜ｓ３からなる電荷蓄積絶縁膜ＩＳ、および、メモリゲート電極ＭＧとなる第２導体膜８が用いられる。従って、これらの材料を用いて容量素子Ｃ１を形成することで、通常の容量素子とは異なる特性の容量素子Ｃ１を形成することができる。
【０１５１】
上記図４〜図９によって制御ゲート電極ＣＧを形成する工程と同様にして、図１９のような、第１導体膜４からなる第１容量電極ＥＣ１を形成する。その後、上記図１１の工程と同様にして、第１〜第３絶縁膜ｓ１〜ｓ３からなる電荷蓄積絶縁膜ＩＳを形成し、その上に、第２導体膜８からなる第２容量電極ＥＣ２を形成する。これにより、第１導体膜４からなる第１容量電極ＥＣ１と、第２導体膜８からなる第２容量電極ＥＣ２とによって、電荷蓄積絶縁膜ＩＳを挟み込んだ構造の容量素子Ｃ１を形成することができる。なお、構造上、容量素子ＥＣ１は、第１容量電極ＥＣ１の側面に側壁絶縁膜ＩＷを備えている。これについて、電気容量を決める電荷蓄積領域の面積においては、第１容量電極ＥＣ１の上面の面積が主であるので、特性上、側壁絶縁膜ＩＷがもたらす影響は少ないことを、本発明者は検証している。
【０１５２】
ここで、上記図９の工程により第１導体膜４を加工して第１容量電極ＥＣ１を形成した時点では、上面に保護絶縁膜５が形成されていることになる。従って、図１９における第１容量電極ＥＣ１の上面にも保護絶縁膜５が形成されている。この保護絶縁膜５は、本実施の形態では３０〜５０ｎｍ程度形成するため、容量膜として無視できない程の厚さを有する酸化シリコン膜となる。従って、現実的な特性の容量素子Ｃ１を形成するためには、図１９の工程で第１容量電極ＥＣ１を形成した後、図２０の工程で電荷蓄積絶縁膜ＩＳおよび第２容量電極ＥＣ２を形成する前に、保護絶縁膜５を除去しておく必要がある。以上の理由から、本実施の形態の製造工程において、上記図９工程の第３の異方性エッチングを終えた後、上記図１１の電荷蓄積絶縁膜ＩＳを形成する前に施す前洗浄によって、保護絶縁膜５を除去することがより好ましい。これにより、シリコン基板１上に、他の容量素子とは独立した特性を有する容量素子Ｃ１を形成することができる。結果として、不揮発性メモリを備える半導体装置の性能を、より高性能化させることができる。
【０１５３】
次に、図２１に示すように、以上の工程で形成した構成を覆うようにして、シリコン基板１の主面にエッチングストップ絶縁膜ＩＢと層間絶縁膜ＩＬとを順に堆積する。層間絶縁膜ＩＬは、後に形成する導体プラグや導体配線などを互いに絶縁するための絶縁膜であり、不揮発性メモリＮＶＭやＭＩＳトランジスタＱ１などの構成を十分埋め込む程度に、厚く形成する。このような層間絶縁膜ＩＬとして、酸化シリコン膜をＣＶＤ法などによって形成する。また、後の工程で層間絶縁膜ＩＬにコンタクトホールＣＨを形成する際に、所謂ＳＡＣ技術を適用して自己整合的に加工するために、エッチングストップ絶縁膜ＩＢを形成している。詳細を以下で説明する。
【０１５４】
続く工程では、フォトリソグラフィ法や異方性エッチングなどによって、層間絶縁膜ＩＬにコンタクトホールＣＨを形成する。コンタクトホールＣＨは、シリコン基板１上に形成した各素子に対して電気的な接続を形成するための導通孔である。従って、上記図１８の工程で形成した金属シリサイド層ＳＣの上部を開口するようにして、コンタクトホールＣＨを形成する。その際、異方性エッチングによる層間絶縁膜ＩＬの除去は、金属シリサイド層ＳＣに達した時点で停止させる必要がある。金属シリサイド層ＳＣに与えられる異方性エッチングのダメージが多いほど、後の導通不良などが起こり易くなる。
【０１５５】
そこで、層間絶縁膜ＩＬの下地膜として、この異方性エッチングにおいて層間絶縁膜ＩＬおける除去速度が遅い絶縁膜を、エッチングストップ絶縁膜ＩＢとして形成する。これにより、当該異方性エッチングによる層間絶縁膜ＩＬの除去は、エッチングストップ絶縁膜ＩＢに達した時点で自己整合的に停止する。その後、エッチングストップ絶縁膜ＩＢに対する選択比の高い条件で異方性エッチングを施し、エッチングストップ絶縁膜ＩＢを除去することで、金属シリサイド層ＳＣの上部を開口できる。このエッチングストップ絶縁膜ＩＢは、層間絶縁膜ＩＬと比較して薄いので、金属シリサイド層ＳＣへのオーバーエッチングの影響を低減できる。このようなエッチングストップ絶縁膜ＩＢとして、窒化シリコン膜をＣＶＤ法などによって形成する。
【０１５６】
次に、図２２に示すように、コンタクトホールＣＨの内部を、例えばタングステン膜などの導電体で埋め込むことで、コンタクトプラグＣＰを形成する。これには、まず、シリコン基板１上に、スパッタリング法などによりタングステン膜を形成する。そして、余分なタングステン膜をエッチングまたはＣＭＰ法などにより除去することで、コンタクトプラグＣＰを形成する。なお、タングステン膜を堆積する前に、バリア膜として、例えば窒化チタンなどを形成しても良い（図示しない）。
【０１５７】
その後、層間絶縁膜ＩＬの上部に、酸化シリコン膜からなる絶縁膜ＩＭを、ＣＶＤ法などによって形成する。続いて、フォトリソグラフィ法や異方性エッチングなどによって、絶縁膜ＩＭに配線パターン孔ＭＨを形成する。その後、配線パターン孔ＭＨの内部を、例えばアルミニウムまたは銅などの導電体で埋め込むことで、配線ＷＭを形成する。このような配線ＷＭは、コンタクトホールＣＨ内に形成したコンタクトプラグＣＰと同様にして、配線パターン孔ＭＨ内に形成する。配線ＷＭは、コンタクトプラグＣＰに電気的に接続するようにして形成する。更に、絶縁膜ＩＭの更に上層には、同様の層間絶縁膜ＩＬ、コンタクトプラグＣＰ（ビアプラグともいう）、絶縁膜ＩＭ、および、配線ＷＭなどを繰り返し形成することで、多層配線を形成する（図示しない）。これらの電気的配線機構により、不揮発性メモリＮＶＭやＭＩＳトランジスタＱ１などに給電することが可能となる。
【０１５８】
以上のようにして、上記図１、図２を用いて説明した構造の不揮発性メモリセルＮＶＭを有する半導体装置を製造することができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。なお、上記の製造工程の説明では、各工程で形成された構成要素を備えることによる効果の記載や、当該構造としたことによる効果の記載については、上記図１〜図２を用いた構造の説明における記載と重複するものを省略した。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６０】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１に示した半導体装置の要部拡大図である。
【図３】図１に示した半導体装置の電気特性を説明するための説明図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図８に続く半導体装置の製造工程中であり、図９と同じ工程中における他の要部断面図である。
【図２０】図１０に続く半導体装置の製造工程中であり、図１１と同じ工程中における他の要部断面図である。
【図２１】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】本発明者が検討した半導体装置の要部断面図である。
【符号の説明】
【０１６２】
１  シリコン基板（半導体基板）
２  分離部
３  ゲート絶縁膜
４  第１導体膜
５  保護絶縁膜
６，９，１０  フォトレジスト膜
７  保護膜
８  第２導体膜
Ｃ１  容量素子
ＣＧ  制御ゲート電極（第１ゲート電極）
ＣＨ  コンタクトホール
ＣＰ  コンタクトプラグ
Ｄ１  ダミー構造
ＥＣ１  第１容量電極
ＥＣ２  第２容量電極
ｅｘ１  メモリエクステンション領域
ｅｘ２  エクステンション領域
ｆ１  主面
ＧＥ  ゲート電極
ＩＢ  エッチングストップ絶縁膜
ＩＧ  制御ゲート絶縁膜（第１ゲート絶縁膜）
ＩＬ  層間絶縁膜
ＩＭ  絶縁膜
ＩＳ  電荷蓄積絶縁膜
ＩＷ  側壁絶縁膜
ＭＧ  メモリゲート電極（第２ゲート電極）
ＭＨ  配線パターン孔
ＮＶＭ  不揮発性メモリセル
ｐｗ１  ｐ型メモリウェル
ｐｗ２，ｐｗ３  ｐ型ウェル
Ｑ１  ＭＩＳトランジスタ
Ｒｂ  境界領域
Ｒｃ  容量領域
Ｒｍ  メモリ領域
Ｒｐ  周辺領域
ｓ１  第１絶縁膜
ｓ２  第２絶縁膜
ｓ３  第３絶縁膜
ｓｂ  シリサイドブロック層
ＳＣ  金属シリサイド層
ｓｄ１  メモリソース／ドレイン領域
ｓｗ  サイドウォールスペーサ
ｓｗ１，ｓｗ３  酸化シリコン膜
ｓｗ２  窒化シリコン膜
Ｖｃｇ  制御ゲート電圧
Ｖｄ  ドレイン電圧
Ｖｍｇ  メモリゲート電圧
Ｖｓ  ソース電圧
ＷＭ  配線
【図１】
2009224426.tif 000003
【図２】
2009224426.tif 000004
【図３】
2009224426.tif 000005
【図４】
2009224426.tif 000006
【図５】
2009224426.tif 000007
【図６】
2009224426.tif 000008
【図７】
2009224426.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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