(57)【要約】【課題】記録された検査結果を迅速に読み込み可能としたデバイス検査装置およびデバイス検査方法を提供する。【解決手段】  第１の記録手段１４は、判定部１３の判定結果に従って、３２ピン分の検査結果をフェイルメモリ１５に書き込む。次に、書き込んだ検査結果にフェイルが存在するか否か判断し、判断が肯定されれば、第２の記録手段１６は、検査結果を書き込んだフェイルメモリ１５のアドレスをフェイルアドレスメモリ１７の所定のアドレスに書き込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
被検査デバイスをピン毎に検査し、その検査結果を当該ピンに対応付けて記録するデバイス検査装置において、
検査結果群をワードとして順次、第１のメモリの新たなアドレスに記録する第１の記録手段と、
前記第１の記録手段による記録に際して、前記検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録する第２の記録手段と、
を備えることを特徴とするデバイス検査装置。
【請求項２】
前記第２のメモリに記録されたアドレスを取得し、取得された当該アドレスのワードを前記第１のメモリから取得する検査結果取得手段を備えることを特徴とする請求項１に記載のデバイス検査装置。
【請求項３】
被検査デバイスをピン毎に検査し、その検査結果を当該ピンに対応付けて記録するデバイス検査方法において、
検査結果群をワードとして順次、第１のメモリの新たなアドレスに記録するステップと、
前記第１のメモリへの前記検査結果群の記録に際して、前記検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するステップと、
を備えることを特徴とするデバイス検査方法。
【請求項４】
前記第２のメモリに記録されたアドレスを取得し、取得された当該アドレスのワードを前記第１のメモリから取得するステップを備えることを特徴とする請求項３に記載のデバイス検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検査デバイス（ＤＵＴ（Device Under Test））をピン毎に検査し、その検査結果を当該ピンに対応付けて記録するデバイス検査装置およびデバイス検査方法に関する。
【背景技術】
【０００２】
デバイス検査装置は、被検査デバイスのピンに接続されるピンエレクトロニクスを備え、ピンエレクトロニクスは、それぞれ被検査デバイスの複数のピンに対して入力信号を与えるとともに、被検査デバイスの出力信号レベルを測定する機能を有する。
【０００３】
ピンエレクトロニクスは、それぞれ、被検査デバイスの出力信号をＨＩまたはＬＯなどのデジタル値に変換するコンパレータと、コンパレータの出力と被検査デバイス出力信号の期待値とを比較して両者の一致の有無をパスとフェイルに２値化して出力する判定部と、判定部の判定結果を格納するフェイルメモリと、を備える。
【特許文献１】特開平８−１８５７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年のＩＣデバイス等では多ピン化が進んでいるとともに、通常、多数個デバイスの同時試験を行うので、全体として取り扱うピン数も多数（例えば２０００ピン以上）に上り、フェイルメモリに格納されるデータは膨大なものとなる。そのため、検査結果の解析等のために、フェイルメモリに格納した検査結果を取得するのに長時間を要するようになっている。
【０００５】
本発明の目的は、記録された検査結果を迅速に読み込み可能としたデバイス検査装置およびデバイス検査方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のデバイス検査装置は、被検査デバイスをピン毎に検査し、その検査結果を当該ピンに対応付けて記録するデバイス検査装置において、検査結果群をワードとして順次、第１のメモリの新たなアドレスに記録する第１の記録手段と、前記第１の記録手段による記録に際して、前記検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録する第２の記録手段と、を備えることを特徴とする。
このデバイス検査装置によれば、第１のメモリへの検査結果群の記録に際して、検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するので、記録された検査結果を迅速に読み込むことが可能となる。
【０００７】
前記第２のメモリに記録されたアドレスを取得し、取得された当該アドレスのワードを前記第１のメモリから取得する検査結果取得手段を備えてもよい。
【０００８】
本発明のデバイス検査方法は、被検査デバイスをピン毎に検査し、その検査結果を当該ピンに対応付けて記録するデバイス検査方法において、検査結果群をワードとして順次、第１のメモリの新たなアドレスに記録するステップと、前記第１のメモリへの前記検査結果群の記録に際して、前記検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するステップと、を備えることを特徴とする。
このデバイス検査装置によれば、第１のメモリへの検査結果群の記録に際して、検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するので、記録された検査結果を迅速に読み込むことが可能となる。
【０００９】
前記第２のメモリに記録されたアドレスを取得し、取得された当該アドレスのワードを前記第１のメモリから取得するステップを備えてもよい。
【発明の効果】
【００１０】
本発明のデバイス検査装置によれば、第１のメモリへの検査結果群の記録に際して、検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するので、記録された検査結果を迅速に読み込むことが可能となる。
【００１１】
本発明のデバイス検査方法によれば、第１のメモリへの検査結果群の記録に際して、検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するので、記録された検査結果を迅速に読み込むことが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図１〜図５を参照して、本発明によるデバイス検査装置の実施形態について説明する。
【００１３】
図１は、本発明によるデバイス検査装置の一実施形態の構成を示すブロック図である。
【００１４】
図１に示すように、本実施形態のデバイス検査装置は、被検査デバイスのピンに接続されるピンエレクトロニクス１を少なくとも１つ以上備える。ピンエレクトロニクス１は、それぞれ被検査デバイスの複数ピン（例えば、図１では３２ピン）に対して入力信号を与えるとともに、被検査デバイスのＤＵＴ出力信号レベルを測定する機能を有する。
【００１５】
図１に示すように、ピンエレクトロニクス１は、それぞれ、被検査デバイスのＤＵＴ出力信号をＨＩまたはＬＯなどのデジタル値に変換するコンパレータ１１と、ＤＵＴ出力信号の期待値を出力する期待値発生部１２と、コンパレータ１１の出力と期待値発生部１２の出力とを比較して両者の一致の有無を２値化して出力する判定部１３と、判定部１３の判定結果を第１のメモリとしてのフェイルメモリ１５の所定のアドレスに書き込む第１の記録手段１４と、判定部１３の判定結果にフェイルが存在する場合に、その判定結果が格納されるフェイルメモリ１５のアドレスを第２のメモリとしてのフェイルアドレスメモリ１７に書き込む第２の記録手段１６と、フェイルメモリ１５およびフェイルアドレスメモリ１７にアクセスして検査結果を取得する検査結果取得手段１８と、ピンエレクトロニクス１とシステムバス２との間のインタフェースを実行するバスインタフェース１８と、を備える。なお、フェイルメモリ１５およびフェイルアドレスメモリ１７を共通のメモリデバイスにより構成してもよい。
【００１６】
図２は、フェイルメモリ１５およびフェイルアドレスメモリ１７の構成を示す図である。
【００１７】
図２に示すように、フェイルメモリ１５には、各ピン（１ピン〜３２ピン）の判定結果（パス／フェイル）の値を順番に並べて構成したワードを格納するアドレスが割り当てられ、その深さ（アドレス数）は、例えば図２に示すように、４Ｋ程度である。
【００１８】
一方、フェイルアドレスメモリ１７には、フェイルメモリ１５の深さ（例えば図２の例では、４Ｋ）を表現できるだけのビット数（図２の例では、１２ビット）のワードを格納するアドレスが設けられ、その深さ（アドレス数）は、フェイルメモリ１５の深さに等しい。
【００１９】
図３は、本実施形態のデバイス検査装置の動作手順を示すフローチャートである。
【００２０】
図３のステップＳ１〜ステップＳ３は、フェイルメモリ１５およびフェイルアドレスメモリ１７への書き込み動作を示している。
【００２１】
図３のステップＳ１では、第１の記録手段１４は、判定部１３の判定結果に従って、３２ピン分の検査結果をフェイルメモリ１５に書き込む。
【００２２】
図４は、フェイルメモリ１５およびフェイルアドレスメモリ１７にデータが書き込まれた様子を示している。図４の例では、対応するピンについて検査結果がパスであれば「０」を、フェイルであれば「１」を配列したワードを形成し、フェイルメモリ１５の所定のアドレスに、これを格納する。
【００２３】
次に、ステップＳ２では、ステップＳ１で書き込んだ検査結果（ワード）にフェイル（「１」）が存在するか否か判断し、判断が肯定されればステップＳ３へ進み、判断が否定されればステップＳ１へ戻る。ステップＳ１では、次の検査結果をフェイルメモリ１５の次のアドレスに書き込む。
【００２４】
ステップＳ３では、第２の記録手段１６は、ステップＳ１で検査結果を書き込んだフェイルメモリ１５のアドレス（フェイルアドレス）をフェイルアドレスメモリ１７の所定のアドレスに書き込み、ステップＳ１へ戻る。
【００２５】
このような動作を繰り返すことにより、図４に示すように、フェイルアドレスメモリ１７には、検査結果にフェイルが存在するフェイルメモリ１５のアドレスのみが、順次記録される。フェイルアドレスメモリ１７に記録されないアドレスでは、すべてのピンについて検査結果は「パス」であり、１つでもフェイルがあるアドレスは、フェイルアドレスメモリ１７に記録される。図４の例では、フェイルが存在するフェイルメモリ１５のアドレスとして、アドレス「０」、アドレス「２」、・・・などが記録されていき、フェイルが存在する最後のアドレス「Ｘ」が、フェイルアドレスメモリ１７のアドレス「Ｙ」に記録される。したがって、「Ｙ」はフェイルが存在するアドレス数に対応し、Ｙ≦Ｘである。
【００２６】
図３のステップＳ１１〜ステップＳ１２は、検査結果取得手段１８の動作手順を示すフローチャートである。各ピンエレクトロニクス１の検査結果取得手段１８は、システムバス２を介する検査結果取得の指示に基づいて以下の手順を実行する。
【００２７】
図３のステップＳ１１では、検査結果取得手段１８は、フェイルアドレスメモリ１７から、フェイルが存在するフェイルメモリ１５のアドレスを１つ取得する。
【００２８】
次に、ステップＳ１２では、検査結果取得手段１８は、ステップＳ１１で取得されたフェイルが存在するフェイルメモリ１５のアドレスから検査結果を示すワードを取得して、ステップＳ１１へ戻る。ステップＳ１１では、フェイルアドレスメモリ１７から、フェイルが存在するフェイルメモリ１５の次のアドレスを１つ取得する。
【００２９】
検査結果取得手段１８を介して取得されたワード、すなわち検査結果は、システムバス２を介して収集され、検査結果の解析情報として利用される。
【００３０】
このように、フェイルアドレスメモリ１７から、フェイルが存在するフェイルメモリ１５のアドレスを１つずつ取得し、当該アドレスのワードをフェイルメモリ１５から取得する動作を繰り返すことにより、フェイルの存在する検査結果のみを短時間で取得できる。通常、パスとフェイルの比率は、パスの方が高い場合が多く、また、フェイルが種々のピンに分散するよりは、特定のピンに集中することが多い傾向がある。このため、本実施形態のデバイス検査装置のように、３２ピンごとにフェイルメモリ１５を分割して記憶するとともに、検査結果の読み込み時には、パスのみが含まれるワードの読み込みを省略し、フェイルを含むワードだけを読み込むようにすれば、必要な検査結果を効率的に短時間で取得することができる。
【００３１】
なお、検査結果の書き込みに際して、フェイルアドレスメモリ１７に格納されたアドレス数（図４において「Ｙ」）をレジスタに記録しておき、このアドレス数を用いて検査結果取得手段１８によるフェイルアドレスメモリ１７からの読み込み回数を制御してもよい。
【００３２】
図５は、２つのピンエレクトロニクス１に対して１つのフェイルアドレスメモリ１７Ａを用意した例を示している。この場合には、２つのフェイルメモリ１５，１５に対して１つのフェイルアドレスメモリ１７Ａが対応付けられる。図５の例では、フェイルが存在するアドレスに加えて、フェイルがどちらのフェイルメモリ１５に存在するのかを示すビット（２ビット分）が用意されている。この場合、２つのフェイルメモリ１５，１５の該当するアドレスのうちのいずれかにフェイルが存在すれば、そのアドレスがフェイルアドレスメモリ１７に記録されるとともに、上記の２ビット分の領域に、フェイルが存在するフェイルメモリ１５を示す値「１」が記録される。例えば、一方のフェイルメモリ１５のみにフェイルが存在すれば、（Valid1,Valid2）＝（１，０）または（Valid1,Valid2）＝（０，１）であり、両者にフェイルが存在すれば、（Valid1,Valid2）＝（１，１）となる。
【００３３】
検査結果取得手段１８による読み込み時には、フェイルアドレスメモリ１７Ａにアクセスし、フェイルアドレスメモリ１７Ａから読み込んだ情報に従って、フェイルメモリ１５，１５の該当アドレスのワードのみを読み込むようにすればよい。
【００３４】
このように、フェイルアドレスメモリを、複数のピンエレクトロニクスないしフェイルメモリに対応付けることにより、パスの比率が高く、フェイルが特定のピンに集中する場合に、より効率的に検査結果を取得する時間を短縮できる。フェイルアドレスメモリを、３つ以上のピンエレクトロニクスないしフェイルメモリに対応付けてもよい。
【００３５】
また、図３に示す実施例において、ステップＳ１１で検査結果取得手段１８がフェイルアドレスメモリ１７からフェイルメモリ１５のアドレスを１つずつ取得しているが、必ずしもこのようにする必要はなく、フェイルメモリ１５のアドレスを複数取得して、この複数のアドレスのワードをフェイルメモリ１５から順次取得するようにしてもよい。
【００３６】
以上説明したように、本発明のデバイス検査装置によれば、第１のメモリへの検査結果群の記録に際して、検査結果群の中にフェイルが存在する場合に当該アドレスを第２のメモリに記録するので、記録された検査結果を迅速に読み込むことが可能となる。
【００３７】
本発明の適用範囲は上記実施形態に限定されることはない。本発明は、被検査デバイスをピン毎に検査し、その検査結果を当該ピンに対応付けて記録するデバイス検査装置およびデバイス検査方法に対し、広く適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明によるデバイス検査装置の一実施形態の構成を示すブロック図。
【図２】フェイルメモリおよびフェイルアドレスメモリの構成を示す図。
【図３】本実施形態のデバイス検査装置の動作手順を示すフローチャート。
【図４】フェイルメモリおよびフェイルアドレスメモリにデータが書き込まれた様子を示す図。
【図５】２つのピンエレクトロニクスに対して１つのフェイルアドレスメモリを用意した例を示す図。
【符号の説明】
【００３９】
１４    第１の記録手段
１５    フェイルメモリ（第１のメモリ）
１６    第２の記録手段
１７    フェイルアドレスメモリ（第２のメモリ）
１８    検査結果取得手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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