(57)【要約】【課題】ボディ−基板間容量を大きくすることによって大きな信号量を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板１０と、半導体基板上に設けられた埋込み絶縁膜２０と、埋込み絶縁膜上に設けられた半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層と前記ドレイン層との間の半導体層内に設けられ、電気的に浮遊状態であり、データを格納するために電荷を蓄積あるいは放出するボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜７０と、ゲート絶縁膜上に設けられたゲート電極ＷＬと、半導体層の無い素子分離領域において、ボディ領域の側面と絶縁膜を介して対向しているプレート電極ＰＥとを備えている。【選択図】図２
2009117518.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた埋込み絶縁膜と、
前記埋込み絶縁膜上に設けられた半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを格納するために電荷を蓄積あるいは放出するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
素子分離領域において、前記ボディ領域の側面と絶縁膜を介して対向しているプレート電極とを備えた半導体記憶装置。
【請求項２】
前記ゲート電極は、前記ゲート絶縁膜を介して前記ボディ領域の上面および両側面に対向していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ソース層および前記ドレイン層の上面および両側面に設けられたシリサイド層をさらに備え、
前記ソース層、前記ドレイン層、前記ボディ領域、前記ゲート電極は、メモリセルを構成し、
前記ビット線の延伸方向に隣り合う２つの前記メモリセルは、前記ソース層または前記ドレイン層を共有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
半導体基板、埋込み絶縁膜およびＳＯＩ層からなるＳＯＩ基板のうち素子分離領域にあるＳＯＩ層を除去し、
素子形成領域にある前記ＳＯＩ層の側面に絶縁膜を形成し、
前記素子分離領域の前記埋込み絶縁膜上に、前記絶縁膜を介して前記ＳＯＩ層の側面に面するプレート電極を形成し、
前記素子形成領域にある前記ＳＯＩ層上にＭＩＳＦＥＴを形成することを具備した半導体記憶装置の製造方法。
【請求項５】
前記ＭＩＳＦＥＴの形成は、
前記ＳＯＩ層の上面および両側面にゲート絶縁膜を形成し、
前記ＳＯＩ層の上面および両側面に前記ゲート絶縁膜を介して面するようにゲート電極を形成し、
前記ゲート電極をマスクとして用いて、不純物を前記ＳＯＩ層の側面に対して傾斜する方向から導入することによってソース層およびドレイン層を形成することを含むことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に係り、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリア（ホール）の数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
一般に、ＦＢＣメモリの信号量（データ“１”とデータ“０”との電位差）は、ボディ−ゲート間容量とボディ−基板間容量との比で決まる。ボディ−ゲート間容量が小さいほど、信号量は大きくなる。また、ボディ−基板間容量が大きいほど、信号量は大きくなる。従って、信号量を増大させるために、ボディ−ゲート間容量を小さくし、あるいは、ボディ−基板間容量を大きくすることが望まれている。しかし、ボディ−ゲート間容量が小さいと、データ書込み時のワード線電圧を高くしなければならない。ワード線電圧を上昇させなければ、データ書込み時にボディに蓄積される電荷量が少なくなってしまうからである。
【０００４】
従って、ボディ−基板間容量を大きくすることによって、信号量を増大させることが好ましい。例えば、ＦＩＮ型ＭＩＳＦＥＴ（Metal-Insulator Semiconductor FET）をメモリセルとして採用したＦＢＣメモリでは、ワード線がチャネル領域の上面および両側面に亘って設けられる。従って、通常、ＦＩＮ型ＦＢＣのボディ−ゲート間容量はプレナー型ＭＩＳＦＥＴのそれよりも大きいので、信号量を維持しあるいは増大させるために、ボディ−基板間容量を大きくすることがより強く望まれる。
【特許文献１】特開平１０−２５６５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ボディ−基板間容量を大きくすることによって大きな信号量を有する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた埋込み絶縁膜と、前記埋込み絶縁膜上に設けられた半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを格納するために電荷を蓄積あるいは放出するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、素子分離領域において、前記ボディ領域の側面と絶縁膜を介して対向しているプレート電極とを備えている。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板、埋込み絶縁膜およびＳＯＩ層からなるＳＯＩ基板のうち素子分離領域にあるＳＯＩ層を除去し、素子形成領域にある前記ＳＯＩ層の側面に絶縁膜を形成し、前記素子分離領域の前記埋込み絶縁膜上に、前記絶縁膜を介して前記ＳＯＩ層の側面に面するプレート電極を形成し、前記素子形成領域にある前記ＳＯＩ層上にＭＩＳＦＥＴを形成することを具備する。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、ボディ−基板間容量を大きくすることによって大きな信号量を有することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す概略平面図である。ＳＯＩ基板のＳＯＩ層３０がアイランド状に形成されており、そのＳＯＩ層３０がアクティブエリアＡＡとして用いられている。アクティブエリアＡＡには、メモリセルＭＣが形成されている。ＳＯＩ層３０が設けられていないアクティブエリアＡＡ間の領域は、素子分離領域ＳＴＩ（Shallow Trench Isolation）である。素子分離領域ＳＴＩには、シリコン酸化膜などの絶縁材料が充填されている。
【００１１】
ワード線ＷＬは、ロウ方向に延伸しており、メモリセルＭＣのゲート電極の機能を兼ね備えている。ビット線（図１では図示せず）は、ビット線コンタクトＢＬＣ上を通過するように、カラム方向へ延伸している。メモリセルＭＣは、ワード線ＷＬとビット線との交点に位置する。
【００１２】
図２は、図１の２−２線に沿った断面図である。図３は、図１の３−３線に沿った断面図である。図４は、図１の４−４線に沿った断面図である。図２に示すように、本実施形態によるＦＢＣメモリは、シリコン基板１０と、シリコン基板１０上に設けられた埋込み絶縁膜（ＢＯＸ（Buried Oxide）層）２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３０とを備えたＳＯＩ基板上に形成されている。
【００１３】
ＳＯＩ層３０内には、ｎ型のソース層Ｓおよびｎ型のドレイン層Ｄが形成されている。ｐ型のボディ領域Ｂは、ソース層Ｓとドレイン層Ｄとの間のＳＯＩ層３０内に設けられている。さらに、ボディ領域Ｂは、ソース層Ｓおよびドレイン層Ｄの直下のＳＯＩ層３０にもｐ型半導体層として設けられている。このように、ボディ領域Ｂは、ビット線ＢＬ方向の断面において、上面面積よりも底面面積が広く、凸状に形成されている。ボディ領域Ｂは、ソース層Ｓ、ドレイン層Ｄ、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩとして用いられるシリコン酸化膜１０５、１０７に囲まれることによって電気的に浮遊状態である。
【００１４】
ボディ領域Ｂ上には、ゲート絶縁膜７０が設けられている。ゲート絶縁膜７０上には、ワード線ＷＬが設けられている。ワード線ＷＬは、メモリセルＭＣのゲート電極としての機能を兼ね備えている。メモリセルＭＣは、ｎ型ＭＩＳＦＥＴであり、ボディ領域Ｂに多数キャリア（ホール）を蓄積あるいは放出することによって論理データ（例えば、バイナリデータ）を記憶することができる。ワード線ＷＬは、例えば、ドープトポリシリコンからなる。
【００１５】
隣接するアクティブエリアＡＡ間には、素子分離ＳＴＩとしてのシリコン酸化膜１０５、１０７が設けられている。シリコン酸化膜１０５、１０７は、アクティブエリアＡＡに設けられた各メモリセルＭＣを素子分離している。
【００１６】
素子分離領域において、プレート電極ＰＥがボディ領域Ｂの側面にシリコン酸化膜１０５を介して対向している。プレート電極ＰＥは、ボディ領域Ｂと電気的に接続されていないが、薄いシリコン酸化膜１０５を介して対向しているためボディ領域Ｂと容量結合している。プレート電極ＰＥは、例えば、ドープトポリシリコンからなる。
【００１７】
ソース層Ｓ、ドレイン層Ｄおよびワード線ＷＬの上面には、コバルトシリサイド層１０８が設けられている。これにより、ソース層Ｓおよびドレイン層Ｄへのコンタクト抵抗およびゲート抵抗が低く抑えられる。シリサイド層１０８は、コバルトシリサイドに代えて、他の金属シリサイド（例えば、ニッケルシリサイド、チタンシリサイド等）でもよい。
【００１８】
ソース線ＳＬは、ソース線コンタクトＳＬＣを介してソース層Ｓに接続されている。ビット線ＢＬは、ビット線コンタクトＢＬＣを介してドレイン層Ｄに接続されている。ソース線ＳＬ、ソース線コンタクトＳＬＣ、ビット線ＢＬおよびビット線コンタクトＢＬＣは、アルミニウム、銅、タングステン等の金属、あるいは、これらの合金からなる。配線間、および、コンタクト間には、シリコン酸化膜からなる層間絶縁膜ＩＬＤが充填されている。
【００１９】
図２から図４に示すように、薄いシリコン酸化膜１０５がボディ領域Ｂの側面に設けられ、さらに、プレート電極ＰＥがシリコン酸化膜１０５を介してボディ領域Ｂの側面に面している。プレート電極ＰＥは、図１の破線で示す素子分離領域のほぼ全域に亘って設けられている。即ち、プレート電極ＰＥは、アイランド型のアクティブエリアＡＡ（ボディ領域Ｂ）の周囲を取り囲むように設けられ、尚且つ、アクティブエリアＡＡ（ボディ領域Ｂ）とは電気的に絶縁さている。
【００２０】
ＦＢＣメモリのメモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン層Ｄ近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレイン層Ｄに流れ、ホールはポテンシャルの低いボディ領域Ｂに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００２１】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ−ドレイン間のｐｎ接合が大きく順方向にバイアスされる。ボディ領域Ｂに蓄積されていたホールはドレイン層Ｄへ排出され、データ“０”がメモリセルＭＣに記憶される。
【００２２】
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。これにより、メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ領域Ｂに蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差をセンスアンプが検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
【００２３】
データ書込みおよびデータ読出しにおいて、プレート電極ＰＥの電位は固定されている。このとき、プレート電極ＰＥの電位は、例えば、−２Ｖである。
【００２４】
本実施形態によれば、チャネルとして機能するボディ領域Ｂと基板１０との容量に加えて、ボディ領域Ｂとプレート電極ＰＥとの容量が追加される。これにより、ボディ領域Ｂと固定電極（１０、ＰＥ）との間の容量が増大する。その結果、メモリセルＭＣの信号量（データ“１”とデータ“０”との信号差）を増大させることができる。ボディ領域Ｂとプレート電極ＰＥとの容量を大きくするために、プレート電極ＰＥのＢＯＸ層２０の表面からの高さ（厚み）は、隣接するボディ領域Ｂの側面のそれとほぼ等しいかそれ以上であることが好ましい。
【００２５】
ボディ領域Ｂは、ビット線ＢＬ方向の断面において、上面面積よりも底面面積が広い。よって、シリコン基板１０とボディ領域Ｂとの容量が大きくなる。これとともに、ボディ領域Ｂが凸形状であることによって、ボディ領域Ｂの下部側面（ソース層Ｓおよびドレイン層Ｄの直下のボディ領域Ｂの側面）がプレート電極ＰＥの近傍に隣接するため、さらに、ボディ領域Ｂと固定電極（１０、ＰＥ）との間の容量が増大する。
【００２６】
ソース層Ｓおよびドレイン層Ｄの拡散層の深さは、ＳＯＩ層３０の高さ（厚み）の半分以下でも構わない。この場合、ソース層Ｓおよびドレイン層Ｄの直下のボディ領域Ｂの高さ（厚み）が高く（厚く）なる。これに伴い、プレート電極ＰＥの高さ（厚み）を高く（厚く）することによって、ボディ領域Ｂとプレート電極ＰＥとの間の容量を増大させることができる。尚、層の高さは、その層の底面を基準とした上面の高さである。以下、層の高さは、層の厚みともいう。
【００２７】
本実施形態では、ボディ領域Ｂは、図３に示すようにその幅よりもその高さのほうが大きい。これに伴い、ワード線ＷＬがボディ領域Ｂの側面にも面している。このようなボディ−ゲート（ワード線）間容量の大きなＦＩＮ型ＦＢＣメモリに、本実施形態によるプレート電極ＰＥを設けることによって、ボディ領域Ｂと固定電極（１０、ＰＥ）との間の容量を確保することができる。その結果、ＦＩＮ型ＦＢＣメモリであっても、信号量の低下を抑制することができる。勿論、平面型ＦＢＣメモリに本実施形態を適用すれば、信号量の増大を期待することができる。
【００２８】
次に、本実施形態によるＦＢＣメモリの製造方法を説明する。図５は、第１の実施形態によるＦＢＣメモリの製造方法を示す平面図である。図６（Ａ）から図６（Ｃ）は、それぞれ図５のＡ−Ａ線に沿った断面図、図５のＢ−Ｂ線に沿った断面図、図５のＣ−Ｃ線に沿った断面図である。まず、シリコン基板１０、ＢＯＸ層２０およびＳＯＩ層３０からなるＳＯＩ基板を準備する。ＢＯＸ層２０の厚みは、例えば、１５０ｎｍであり、ＳＯＩ層３０の厚みは、５０ｎｍである。
【００２９】
次に、マスク材料としてのシリコン窒化膜１１５をＳＯＩ層３０上に堆積する。シリコン窒化膜１１５の厚みは、例えば、２０ｎｍである。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、シリコン窒化膜１１５をアクティブエリアＡＡ上に残るようにパターニングする。これにより、シリコン窒化膜１１５がアクティブエリアＡＡのＳＯＩ層３０を被覆し、素子分離領域にあるＳＯＩ層３０を被覆しない。つまり、素子分離領域にあるＳＯＩ層３０は露出される。パターニング後のシリコン窒化膜１１５をマスクとして用いて、ＳＯＩ層３０を異方的にエッチングする。これにより、アクティブエリアＡＡにあるＳＯＩ層３０を残存させたまま、素子分離領域にあるＳＯＩ層３０を除去する。このエッチングにより、ＳＯＩ層３０は、アイランド状に形成される。
【００３０】
図７は、図５に続くＦＢＣメモリの製造方法を示す平面図である。図８（Ａ）から図８（Ｃ）は、それぞれ図７のＡ−Ａ線に沿った断面図、図７のＢ−Ｂ線に沿った断面図、図７のＣ−Ｃ線に沿った断面図である。シリコン酸化膜１０５が、アクティブエリアＡＡの領域にアイランド状に形成されたＳＯＩ層３０の側面に熱酸化により形成される。シリコン酸化膜１０５の厚みは、例えば、５ｎｍである。
【００３１】
次に、燐をドープしたポリシリコンを堆積する。ポリシリコンは、例えば、４００ｎｍの厚みに堆積される。続いて、ＲＩＥを用いて、ポリシリコンをエッチングバックする。これにより、素子分離領域ＳＴＩの底部にポリシリコンを残存させる。このエッチバック後のポリシリコンが図８（Ａ）から図８（Ｃ）に示すようにプレート電極ＰＥとなる。プレート電極ＰＥの厚みは、例えば、２０ｎｍである。このとき、プレート電極ＰＥの側面は、アクティブエリアＡＡにあるＳＯＩ層３０の側面にシリコン酸化膜１０５を介して面している。プレート電極ＰＥは、図７に示すようにアクティブエリアＡＡにあるＳＯＩ層３０の周囲を取り囲むように形成される。プレート電極ＰＥの高さ（厚み）は、隣接するボディ領域Ｂの側面の高さ（厚み）とほぼ等しいかそれ以上であることが好ましい。
【００３２】
図９は、図７に続くＦＢＣメモリの製造方法を示す平面図である。図１０（Ａ）から図１０（Ｃ）は、それぞれ図９のＡ−Ａ線に沿った断面図、図９のＢ−Ｂ線に沿った断面図、図９のＣ−Ｃ線に沿った断面図である。シリコン窒化膜１１５の除去後、ＳＯＩ層３０を熱酸化することによって、ボディ量Ｂの上面および側面を含むＳＯＩ層３０の表面にゲート絶縁膜７０を形成する。続いて、ゲート絶縁膜７０上にワード線材料としてのドープトポリシリコンを堆積する。リソグラフィおよびＲＩＥを用いて、このポリシリコンをワード線ＷＬのパターンに加工する。これにより、ワード線ＷＬ（ゲート電極）がゲート絶縁膜７０上に形成される。ワード線ＷＬは、図１０（Ｂ）に示すようにゲート絶縁膜７０を介してボディ領域Ｂの上面に面し、さらに、ゲート絶縁膜７０を介してボディ領域Ｂの側面にも面している。ワード線ＷＬの幅、即ち、メモリセルＭＣのゲート長は、例えば、２０ｎｍである。
【００３３】
次に、ワード線ＷＬをマスクとして用いて、ＳＯＩ層３０に砒素または燐をイオン注入する。このとき、図１０（Ｂ）の矢印で示すように、斜め方向からイオン注入を行う。これにより、図１０（Ａ）に示すように、ＳＯＩ層３０の上部のみに不純物を注入し、ＳＯＩ層３０の底部にボディ領域Ｂを残存させることができる。即ち、斜めイオン注入を利用することによって、ボディ領域Ｂを凸状に形成することができる。さらに、イオン注入された不純物を活性化させるために熱処理を行う。これにより、n型拡散層がワード線ＷＬの両側にあるＳＯＩ層３０内に形成される。このｎ型拡散層が、ソース層Ｓおよびドレイン層Ｄである。必要に応じて、ソース層Ｓおよびドレイン層Ｄからチャネル部へ延びるｎ型エクステンション層を形成してもよい。
【００３４】
次に、シリコン酸化膜を堆積し、このシリコン酸化膜をエッチングバックする。これにより、図１０（Ａ）および図１０（Ｃ）に示すように、素子分離領域ＳＴＩにシリコン酸化膜１０７が埋め込まれる。
【００３５】
図１１は、図９に続くＦＢＣメモリの製造方法を示す平面図である。図１２（Ａ）から図１２（Ｃ）は、それぞれ図１１のＡ−Ａ線に沿った断面図、図１１のＢ−Ｂ線に沿った断面図、図１１のＣ−Ｃ線に沿った断面図である。素子分離領域ＳＴＩにシリコン酸化膜１０７を充填した後、ワード線ＷＬの側面にスペーサＳＰを形成する。スペーサＳＰは、例えば、シリコン酸化膜、シリコン窒化膜などの絶縁膜からなる。続いて、ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄ上に金属膜を堆積し、この金属膜とシリコンとを反応させる。これにより、ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄの上面にシリサイド層１０８が形成される。シリサイド層１０８は、例えば、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド等の低抵抗の金属シリサイドである。
【００３６】
その後、図１〜図４に示すように、層間絶縁膜ＩＬＤを堆積し、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬ、ビット線ＢＬを形成する。ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬ、ビット線ＢＬは、例えば、アルミニウム、銅などの金属からなる。
【００３７】
（第２の実施形態）
本発明に係る実施形態に従ったＦＢＣメモリの製造方法は、ダマシンプロセスを用いてワード線ＷＬを形成している点で第１の実施形態と異なる。第２の実施形態によるその他の製造工程は、第１の実施形態による製造方法と同様でよい。第２の実施形態による製造方法によって形成されるＦＢＣメモリの構成は、第１の実施形態によるＦＢＣメモリの構成と同様である。
【００３８】
図１３は、本発明に係る実施形態に従ったＦＢＣメモリの製造方法を示す平面図である。図１４（Ａ）から図１４（Ｃ）は、それぞれ図１３のＡ−Ａ線に沿った断面図、図１３のＢ−Ｂ線に沿った断面図、図１３のＣ−Ｃ線に沿った断面図である。図５〜図８（Ｃ）に示した工程を実行した後、素子分離領域ＳＴＩおよびアクティブエリアＡＡ上に層間絶縁膜ＩＬＤを堆積する。
【００３９】
次に、リソグラフィおよびＲＩＥを用いて、ワード線ＷＬの形成領域にある層間絶縁膜ＩＬＤおよびシリコン窒化膜１１５を除去する。これにより、ワード線ＷＬの形成領域にトレンチが形成され、そのトレンチの底部にＳＯＩ層３０が露出される。
【００４０】
図１５は、図１３に続く、ＦＢＣメモリの製造方法を示す平面図である。図１６（Ａ）から図１６（Ｃ）は、それぞれ図１５のＡ−Ａ線に沿った断面図、図１５のＢ−Ｂ線に沿った断面図、図１５のＣ−Ｃ線に沿った断面図である。図１６（Ａ）に示すように、露出されたＳＯＩ層３０上にゲート絶縁膜７０を形成する。
【００４１】
続いて、ゲート絶縁膜７０および層間絶縁膜ＩＬＤ上にドープトポリシリコンを堆積する。ドープトポリシリコンの膜厚は、ＳＯＩ層３０上のシリコン窒化膜１１５および層間絶縁膜ＩＬＤの膜厚よりも厚ければよく、例えば、１００ｎｍである。ワード線ＷＬの形成領域のトレンチは、ドープトポリシリコンにより充填される。このドープトポリシリコンをエッチングバックすることによって、ワード線ＷＬの形成領域のトレンチにドープトポリシリコンを残置する。これにより、ドープトポリシリコンからなるワード線ＷＬがゲート絶縁膜７０上に形成される。
【００４２】
層間絶縁膜ＩＬＤおよびシリコン窒化膜１１５の除去後、図１０（Ｂ）を参照して説明したように、斜めイオン注入を行う。その後、第１の実施形態と同様の工程を経てＦＢＣメモリが完成する。
【００４３】
第２の実施形態においては、シリコン窒化膜１１５はワード線ＷＬの加工後に除去されている。しかし、シリコン窒化膜１１５を除去することなく斜めイオン注入を行っても、ソース層Ｓおよびドレイン層Ｄを形成することはできる。
【００４４】
第２の実施形態により形成されたＦＢＣメモリは、第１の実施形態によるＦＢＣメモリと同様の構成を有するので、第１の実施形態と同様の効果を奏することができる。
【００４５】
（第３の実施形態）
図１７は、本発明に係る第３の実施形態に従ったＦＢＣメモリの平面図である。図１８〜図２０は、それぞれ図１７のＡ−Ａ線に沿った断面図、図１７のＢ−Ｂ線に沿った断面図、図１７のＣ−Ｃ線に沿った断面図である。第３の実施形態では、図１７および図１８に示すようにアクティブエリアＡＡ（ＳＯＩ層３０）がストライプ状にビット線方向に連続している。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４６】
素子分離領域ＳＴＩは、隣接するアクティブエリアＡＡ間に設けられているので、素子分離領域ＳＴＩも必然的にストライプ状になる。プレート電極ＰＥは、素子分離領域ＳＴＩに形成されるので、図１７に示す破線の領域にストライプ状に設けられる。
【００４７】
第３の実施形態では、アクティブエリアＡＡがビット線方向に連続しているので、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣがビット線方向に隣接する２つのメモリセルＭＣに共有されている。これにより、ＦＢＣメモリのチップサイズが小さくなる。第３の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００４８】
（第４の実施形態）
図２１は、本発明に係る第４の実施形態に従ったＦＢＣメモリの平面図である。図２２〜図２４は、それぞれ図２１のＡ−Ａ線に沿った断面図、図２１のＢ−Ｂ線に沿った断面図、図２１のＣ−Ｃ線に沿った断面図である。第４の実施形態では、図２２および図２４に示すようにシリサイド層１０８が、ソース層Ｓおよびドレイン層Ｄの上面だけでなく、それらの両側面にも設けられている点で第３の実施形態と異なる。第４の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。従って、第４の実施形態では、図２１に示すように、アクティブエリアＡＡ（ＳＯＩ層３０）がストライプ状にビット線方向に連続している。また、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣがビット線方向に隣接する２つのメモリセルＭＣに共有されている。尚、ソース層Ｓの部分の断面図が省略されているが、ソース層Ｓに設けられたシリサイド層１０８は、ドレイン層Ｄに設けられたシリサイド層１０８と同様にソース層Ｓの上面および両側面に設けられている。
【００４９】
シリサイド層１０８がソース層Ｓおよびドレイン層Ｄの上面だけでなく、その両側面に設けられている。これによって、ソース層Ｓおよびドレイン層Ｄにおけるコンタクト寄生抵抗が低下する。その結果、ＦＩＮ型ＦＢＣの電流駆動能力が増大する。
【００５０】
また、シリサイド層１０８がソース層Ｓおよびドレイン層Ｄの両側面に設けられていることによって、図２４に示すように、ソース層Ｓおよびドレイン層Ｄのワード線方向の幅ＷＤが第３の実施形態のそれよりも狭くなる。これにより、メモリセルＭＣのボディ領域Ｂに蓄積されたホールが隣接したメモリセルＭＣへ侵入する現象（バイポーラディターブ）を抑制することができる。バイポーラディスターブの抑制によって、メモリセルＭＣの信号の劣化を抑制することができる。これは、ボディ領域Ｂのチャネルからソース層Ｓまたはドレイン層Ｄへ放出されたホールがシリサイド層１０８に吸い寄せられて、隣接メモリセルのボディ領域Ｂまで到達しないからである。第４の実施形態は、さらに、第３の実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す概略平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１の３−３線に沿った断面図。
【図４】図１の４−４線に沿った断面図。
【図５】第１の実施形態によるＦＢＣメモリの製造方法を示す平面図。
【図６】図５のＡ−Ａ線に沿った断面図、図５のＢ−Ｂ線に沿った断面図、図５のＣ−Ｃ線に沿った断面図。
【図７】図５に続くＦＢＣメモリの製造方法を示す平面図。
【図８】図７のＡ−Ａ線に沿った断面図、図７のＢ−Ｂ線に沿った断面図、図７のＣ−Ｃ線に沿った断面図。
【図９】図７に続くＦＢＣメモリの製造方法を示す平面図。
【図１０】図９のＡ−Ａ線に沿った断面図、図９のＢ−Ｂ線に沿った断面図、図９のＣ−Ｃ線に沿った断面図。
【図１１】図９に続くＦＢＣメモリの製造方法を示す平面図。
【図１２】図１１のＡ−Ａ線に沿った断面図、図１１のＢ−Ｂ線に沿った断面図、図１１のＣ−Ｃ線に沿った断面図。
【図１３】本発明に係る実施形態に従ったＦＢＣメモリの製造方法を示す平面図。
【図１４】図１３のＡ−Ａ線に沿った断面図、図１３のＢ−Ｂ線に沿った断面図、図１３のＣ−Ｃ線に沿った断面図。
【図１５】図１３に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１６】図１５のＡ−Ａ線に沿った断面図、図１５のＢ−Ｂ線に沿った断面図、図１５のＣ−Ｃ線に沿った断面図。
【図１７】本発明に係る第３の実施形態に従ったＦＢＣメモリの平面図。
【図１８】図１７のＡ−Ａ線に沿った断面図。
【図１９】図１７のＢ−Ｂ線に沿った断面図。
【図２０】図１７のＣ−Ｃ線に沿った断面図。
【図２１】本発明に係る第４の実施形態に従ったＦＢＣメモリの平面図。
【図２２】図２１のＡ−Ａ線に沿った断面図。
【図２３】図２１のＢ−Ｂ線に沿った断面図。
【図２４】図２１のＣ−Ｃ線に沿った断面図。
【符号の説明】
【００５２】
１０…半導体基板
２０…ＢＯＸ層
３０…ＳＯＩ層
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ領域
７０…ゲート絶縁膜
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＰＥ…プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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