(57)【要約】【課題】  小型であるとともに、配線の信頼性が高い半導体装置を提供する。【解決手段】  半導体装置１０は、半導体基板１２と電極パッド２０ｂを備えている。その電極パッド２０ｂは、その半導体基板１２の表面に形成されている。その半導体基板１２の表面に臨む領域に複数個の半導体素子領域３０、５０が形成されている。その半導体基板１２の表面において隣接する半導体素子領域３０、５０を分離している範囲にトレンチ１００が形成されている。そのトレンチ１００の壁面が絶縁膜１０２で被覆されている。壁面が絶縁膜１０２で被覆されているトレンチ１００の内部に導体１０４が充填されている。前記複数個の半導体素子領域３０、５０のうちの少なくとも１つが、前記導体１０４を介して前記電極パッド２０ｂに接続されている。【選択図】図７
2009224573.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と電極パッドを備えている半導体装置であって、
その電極パッドは、その半導体基板の表面に形成されており、
その半導体基板の表面に臨む領域に複数個の半導体素子領域が形成されており、
その半導体基板の表面において隣接する半導体素子領域を分離している範囲にトレンチが形成されており、
そのトレンチの壁面が絶縁膜で被覆されており、
壁面が絶縁膜で被覆されているトレンチの内部に導体が充填されており、
前記複数個の半導体素子領域のうちの少なくとも１つが、前記導体を介して前記電極パッドに接続されていることを特徴とする半導体装置。
【請求項２】
前記電極パッドが、第１電位が印加される高電位パッドと、前記第１電位より低い第２電位が印加される低電位パッドと、前記第１電位と前記第２電位の間で変動する信号電位が印加される信号電位パッドを含んでおり、
前記半導体素子領域が、前記高電位パッドと前記信号電位パッドの間に接続されている第１サージ保護回路と、前記低電位パッドと前記信号電位パッドの間に接続されている第２サージ保護回路を含んでおり、
前記トレンチが、前記第１サージ保護回路と前記第２サージ保護回路を分離しており、
前記第１サージ保護回路が前記トレンチ内の導体を介して前記高電位パッドに接続されているか、あるいは、前記第２サージ保護回路が前記トレンチ内の導体を介して前記低電位パッドに接続されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表面に臨む領域に複数個の半導体素子領域が形成されており、その半導体基板の表面において隣接する半導体素子領域を分離している範囲にトレンチが形成されている半導体装置に関する。半導体素子領域とは、半導体基板の表面において半導体素子が形成されている領域をいう。半導体素子領域内には、単一の半導体素子が形成されている場合と、複数の半導体素子（例えば、半導体回路）が形成されている場合がある。
【背景技術】
【０００２】
特許文献１には、半導体基板の表面に臨む領域に複数個の半導体素子領域が形成されている半導体装置が開示されている。半導体基板の表面において隣接する半導体素子領域を分離している範囲には、トレンチが形成されている。このトレンチによって、隣接する半導体素子領域間での電流リークが抑制されている。
【０００３】
【特許文献１】特開２００７−２５０９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置の半導体基板の表面には、電極パッドと、その電極パッドと半導体素子領域とを接続する配線が形成される。例えば、電源入力配線（ＶＣＣ配線、ＧＮＤ配線）や、信号入出力配線が半導体基板の表面に形成される。近年では、半導体装置の高密度化に伴い、半導体基板の表面の配線も高密度化されている。すなわち、配線の幅がより細くなり、隣接する配線間の幅もより小さくなっている。このように、配線を高密度に形成すると、配線間の絶縁性が低下したり、配線間のクロストークが生じ易くなる等、配線の信頼性の低下が問題となる。上述したトレンチを備えている半導体装置も、小型化による配線の信頼性の低下が問題となる。
【０００５】
本発明は、上述した実情に鑑みてなされたものであり、小型であるとともに、配線の信頼性が高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と電極パッドを備えている。電極パッドは、その半導体基板の表面に形成されている。半導体基板の表面に臨む領域には、複数個の半導体素子領域が形成されている。半導体基板の表面において隣接する半導体素子領域を分離している範囲には、トレンチが形成されている。トレンチの壁面は、絶縁膜で被覆されている。壁面が絶縁膜で被覆されているトレンチの内部には、導体が充填されている。そして、複数個の半導体素子領域のうちの少なくとも１つが、前記導体を介して電極パッドに接続されている。
この半導体装置では、半導体素子領域のうちの少なくとも１つがトレンチ内の導体を介して電極パッドに接続されている。例えば、半導体素子領域としてソース領域とドレイン領域が形成されている場合、少なくとも一方の領域がトレンチ内の導体を介して電極パッドに接続されている。すなわち、トレンチ内の導体を、半導体素子領域と電極パッドとを接続する配線として利用している。この場合、半導体基板の表面に形成されている配線とトレンチ内の導体との間の間隔を広く確保することができる。クロストーク等の発生を抑制することができ、配線の信頼性を確保することができる。また、トレンチ内の導体を配線として利用するので、半導体基板の表面に形成する配線の密度を低下させることができる。したがって、表面の配線の信頼性も確保できる。このように、本発明の半導体装置によれば、配線（トレンチ内の導体を含む）の信頼性を向上させることができる。また、隣接する半導体素子領域を分離するトレンチ内の導体を配線として利用するので、半導体装置が大型化することもない。すなわち、小型で配線の信頼性が高い半導体装置を提供することができる。
【０００７】
サージ保護回路を有する半導体装置では、サージ保護回路を形成する領域が非常に狭い領域に制限されることが多い。したがって、サージ保護回路近傍の半導体基板の表面では、配線が非常に密となる。上述したトレンチ内の導体を配線として利用する構成は、このように配線が密となるサージ保護回路周辺に適用することで、特に高い効果を得ることができる。
したがって、サージ保護回路を有する半導体装置は、以下のように構成されていることが好ましい。すなわち、電極パッドが、第１電位が印加される高電位パッドと、第１電位より低い第２電位が印加される低電位パッドと、第１電位と第２電位の間で変動する信号電位が印加される信号電位パッドを含んでいる。半導体素子領域が、高電位パッドと信号電位パッドの間に接続されている第１サージ保護回路と、低電位パッドと信号電位パッドの間に接続されている第２サージ保護回路を含んでいる。トレンチが、第１サージ保護回路と第２サージ保護回路を分離している。そして、第１サージ保護回路がトレンチ内の導体を介して高電位パッドに接続されているか、あるいは、第２サージ保護回路がトレンチ内の導体を介して低電位パッドに接続されている。
このように、隣接するサージ保護回路を分離しているトレンチ内の導体を配線として利用することで、サージ保護回路の配線の信頼性を向上させることができる。
【発明の効果】
【０００８】
本発明によれば、小型であり、配線の信頼性が高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
下記に詳細に説明する実施例の主要な特徴を最初に列記する。
（特徴１）トレンチ内の導体は、半導体基板の表面に形成されている配線によって、第１サージ保護回路または第２サージ保護回路（すなわち、半導体素子領域）に接続されている。
（特徴２）半導体基板の表面には、複数個の信号入力パッドが形成されている。半導体基板の表面に臨む領域には、信号入力パッド毎に、第１サージ保護回路と第２サージ保護回路が形成されている。各第１サージ保護回路がトレンチ内の導体を介して高電位パッドに接続されているか、あるいは、各第２サージ保護回路がトレンチ内の導体を介して低電位パッドに接続されている。
（特徴３）半導体基板の表面を平面視したときに、トレンチは半導体基板の表面を直線状に伸びており、各第１サージ保護回路はトレンチに沿って直線状に配列されており、各第２サージ保護回路は、トレンチを挟んで第１サージ保護回路群と反対側の領域において、トレンチに沿って直線状に配列されている。
【実施例】
【００１０】
本発明をＩＣに形成されているサージ保護回路に適用した実施例について、図面を参照しながら説明する。本実施例のＩＣは、半導体基板と、半導体基板上に形成されている電極パッドと、配線と、絶縁膜等により構成されている。半導体基板には、内部回路と複数の保護回路が形成されている。半導体基板の上面（すなわち、半導体基板の上側の表面）には、複数の電極パッドと、各電極パッドを内部回路に接続する配線が形成されている。図１は、本実施例のＩＣ１０の上面（すなわち、半導体基板１２の上面）のうち、電極パッドと内部回路を接続する配線が形成されている範囲を拡大視した平面図である。なお、以下では、図１における左右方向をＸ方向といい、上下方向（Ｘ方向に直交する方向）をＹ方向という。図示するように、半導体基板１２の上面の端部（図１の左端）には、電極パッド２０ａ〜２０ｅが形成されている。電極パッド２０ａ〜２０ｅは、Ｙ方向に配列されている。電極パッド２０ａ〜２０ｅは、対応する配線２２ａ〜２２ｅによって内部回路１４に接続されている。なお、ＩＣ１０には、図１に示す範囲外にも多数の電極パッドと配線が形成されている。
【００１１】
電極パッド２０ａは、電源電位が印加されるＶＤＤパッドである。ＶＤＤパッド２０ａは、ＶＤＤ配線２２ａによって内部回路１４に接続されている。ＶＤＤ配線２２ａ近傍の半導体基板１２には、ＶＤＤパッド２０ａに入力されるサージから内部回路１４を保護するサージ保護回路２４ａが形成されている。
電極パッド２０ｂは、グランド電位が印加されるＧＮＤパッドである。ＧＮＤパッド２０ｂは、ＧＮＤ配線２２ｂによって内部回路１４に接続されている。ＧＮＤ配線２２ｂ近傍の半導体基板１２には、ＧＮＤパッド２０ｂに入力されるサージから内部回路１４を保護するサージ保護回路２４ｂが形成されている。
電極パッド２０ｃ〜２０ｅは、電源電位とグランド電位の間で変動する信号電位が印加される信号電位パッドである。より詳細には、信号電位パッド２０ｃ〜２０ｅは、外部から入力される信号電位を内部回路１４に入力する入力パッドと、内部回路１４から出力される信号電位を外部に出力する出力パッドのいずれかである。信号電位パッド２０ｃ〜２０ｅは、対応する信号電位配線２２ｃ〜２２ｅによって内部回路１４に接続されている。信号電位配線２２ｃ〜２２ｅ近傍の半導体基板１２には、信号電位パッド２０ｃ〜２０ｅに入力されるサージから内部回路１４を保護するサージ保護回路２４ｃ〜２４ｅが形成されている。なお、図１には示していないが、サージ保護回路２４ｃ〜２４ｅには、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂも接続されている。
【００１２】
図２は、サージ保護回路２４ｃ〜２４ｅが形成されている範囲の半導体基板１２を上面から見た平面図を示している。なお、図２は、各保護回路の概略構成を示しており、その詳細については図示していない。また、図２においては、半導体基板１２上の配線の図示を省略している。図２に示すように、サージ保護回路２４ｃ〜２４ｅは、Ｙ方向に配列して形成されている。サージ保護回路２４ｃ〜２４ｅは、第１サージ保護回路５０と、第２サージ保護回路３０をそれぞれ備えている。第１サージ保護回路５０は、第２サージ保護回路３０に対してＸ方向（図２の右側）に隣接している。図２に示すように、半導体基板１２の上面には、トレンチ１００が格子状に形成されている。トレンチ１００は、半導体基板１２の上面から所定深さまで伸びる溝である。トレンチ１００によって、第１サージ保護回路５０の外周及び第２サージ保護回路３０の外周が区画されている。すなわち、Ｙ方向に隣接するサージ保護回路２４ｃ〜２４ｅは、Ｘ方向に伸びるトレンチ１００ｂによって分離されている。Ｘ方向に隣接する第１サージ保護回路５０と第２サージ保護回路３０は、Ｙ方向に伸びる２本のトレンチ１００ａによって分離されている。
【００１３】
次に、サージ保護回路２４ｄの構造について詳細に説明する。なお、サージ保護回路２４ｃ及び２４ｅは、サージ保護回路２４ｄと略同じ構造を有しているので、その説明を省略する。
図３は、サージ保護回路２４ｄを半導体基板１２の上面側から見た平面図を示している。なお、図３では、半導体基板１２上に形成されている配線の図示を省略している。また、図３では、図の見易さを考慮して、ゲート電極３４、５４を斜線模様で示している。
【００１４】
図３に示すように、第１サージ保護回路５０は、Ｎ型ウェル５１と、Ｐ型ドレイン領域５２と、ゲート電極５４と、Ｐ型ソース領域５６と、Ｎ型ウェルコンタクト領域５８を備えている。
図４は、図３のＩＶ−ＩＶ線における半導体基板１２（すなわち、第１サージ保護回路５０）の断面図を示している。
図４に示すように、Ｎ型ウェル５１は、半導体基板１２の上面から所定の深さ範囲まで形成されている。図３及び図４に示すように、Ｎ型ウェル５１内には、Ｐ型ドレイン領域５２、ゲート電極５４、Ｐ型ソース領域５６及びＮ型ウェルコンタクト領域５８が形成されている。
図３に示すように、Ｐ型ドレイン領域５２、ゲート電極５４及びＰ型ソース領域５６は、Ｘ方向に長く伸びている。図４に示すように、Ｐ型ドレイン領域５２とＰ型ソース領域５６は、半導体基板１２の上面（すなわち、Ｎ型ウェル５１の上面）に臨む範囲に形成されている。図３及び図４に示すように、Ｐ型ドレイン領域５２とＰ型ソース領域５６は、所定間隔を隔ててＹ方向に交互に繰り返し形成されている。図４に示すように、Ｐ型ドレイン領域５２とＰ型ソース領域５６の間の領域では、Ｎ型ウェル５１が半導体基板１２の上面に露出している。そのＮ型ウェル５１が上面に露出している範囲の半導体基板１２上には、ゲート絶縁膜５５が形成されている。ゲート絶縁膜５５上には、ゲート電極５４が形成されている。ゲート電極５４と、ゲート電極５４と対向する範囲のＮ型ウェル５１と、ゲート電極５４の両隣のＰ型ドレイン領域５２及びＰ型ソース領域５６は、ＰＭＯＳを形成している。すなわち、第１サージ保護回路５０内には、複数のＰＭＯＳが形成されている。隣接する２つのＰＭＯＳは、Ｐ型ドレイン領域５２またはＰ型ソース領域５６を共有している。これによって、複数のＰＭＯＳが高密度に集積して形成されている。以下では、ゲート電極５４、Ｐ型ドレイン領域５２及びＰ型ソース領域５６が形成されている領域をＰＭＯＳ領域５９という。
図４に示すように、Ｎ型ウェルコンタクト領域５８は、半導体基板１２の上面に臨む範囲に形成されている。Ｎ型ウェルコンタクト領域５８は、Ｎ型ウェル５１に比べてＮ型不純物濃度が高い領域である。図３に示すように、Ｎ型ウェルコンタクト領域５８は、ＰＭＯＳ領域５９の３方を取り囲むように形成されている。
【００１５】
図３に示すように、第２サージ保護回路３０は、Ｐ型ウェル３１と、Ｎ型ドレイン領域３２と、ゲート電極３４と、Ｎ型ソース領域３６と、Ｐ型ウェルコンタクト領域３８を備えている。
図５は、図３のＶ−Ｖ線における半導体基板１２（すなわち、第２サージ保護回路３０）の断面図を示している。
図５に示すように、Ｐ型ウェル３１は、半導体基板１２の上面から所定の深さ範囲まで形成されている。図３及び図５に示すように、Ｐ型ウェル３１内には、Ｎ型ドレイン領域３２、ゲート電極３４、Ｎ型ソース領域３６及びＰ型ウェルコンタクト領域３８が形成されている。
図３に示すように、Ｎ型ドレイン領域３２、ゲート電極３４及びＮ型ソース領域３６は、Ｘ方向に長く伸びている。図５に示すように、Ｎ型ドレイン領域３２とＮ型ソース領域３６は、半導体基板１２の上面（すなわち、Ｐ型ウェル３１の上面）に臨む範囲に形成されている。図３及び図５に示すように、Ｎ型ドレイン領域３２とＮ型ソース領域３６は、所定間隔を隔ててＹ方向に交互に繰り返し形成されている。図５に示すように、Ｎ型ドレイン領域３２とＮ型ソース領域３６の間の領域では、Ｐ型ウェル３１が半導体基板１２の上面に露出している。そのＰ型ウェル３１が上面に露出している範囲の半導体基板１２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５上には、ゲート電極３４が形成されている。ゲート電極３４と、ゲート電極３４と対向する範囲のＰ型ウェル３１と、ゲート電極３４の両隣のＮ型ドレイン領域３２及びＮ型ソース領域３６は、ＮＭＯＳを形成している。すなわち、第２サージ保護回路３０内には、複数のＮＭＯＳが形成されている。隣接する２つのＮＭＯＳは、Ｎ型ドレイン領域３２またはＮ型ソース領域３６を共有している。これによって、複数のＮＭＯＳが高密度に集積して形成されている。以下では、ゲート電極３４、Ｎ型ドレイン領域３２及びＮ型ソース領域３６が形成されている領域をＮＭＯＳ領域３９という。
図５に示すように、Ｐ型ウェルコンタクト領域３８は、半導体基板１２の上面に臨む範囲に形成されている。Ｐ型ウェルコンタクト領域３８は、Ｐ型ウェル３１に比べてＰ型不純物濃度が高い領域である。図３に示すように、Ｐ型ウェルコンタクト領域３８は、ＮＭＯＳ領域３９の３方を取り囲むように形成されている。
【００１６】
図４及び図５に示すように、半導体基板１２の深さ方向においてＰ型ウェル３１及びＮ型ウェル５１より下面側の位置には、ボックス層７０が形成されている。ボックス層７０は、酸化シリコンからなる絶縁層である。ボックス層７０は、半導体基板１２の平面方向全域に亘って形成されている。すなわち、半導体基板１２はＳＯＩ基板である。
【００１７】
図４及び図５に示すように、トレンチ１００は、半導体基板１２の上面からボックス層７０まで達している。トレンチ１００の内壁面には、酸化シリコンからなる絶縁膜１０２が形成されている。トレンチ１００内には、ポリシリコン１０４（すなわち、導体）が充填されている。ポリシリコン１０４と半導体基板１２の間には、全域に亘って絶縁膜１０２が形成されている。これによって、ポリシリコン１０４と半導体基板１２が直接導通することが防止されている。図３に示すように、トレンチ１００は、第１サージ保護回路５０の周囲と、第２サージ保護回路３０の周囲を取り囲むように形成されている。これによって、第１サージ保護回路５０から他の領域への電流リーク、及び、第２サージ保護回路３０から他の領域への電流リークが抑制されている。
また、図示していないが、トレンチ１００は、図１のサージ保護回路２４ｂ内まで延びている。トレンチ１００内のポリシリコン１０４は、サージ保護回路２４ｂ内でＧＮＤ配線２２ｂに接続されている。後に詳述するが、ポリシリコン１０４は、第２サージ保護回路３０にも接続されている。すなわち、ポリシリコン１０４は、ＧＮＤ配線２２ｂ（すなわち、ＧＮＤパッド２０ｂ）と第２サージ保護回路３０とを接続する配線として機能する。したがって、以下では、ポリシリコン１０４をトレンチ内配線１０４という。
【００１８】
次に、半導体基板１２の上面に形成されている配線について説明する。
図４及び図５に示すように、半導体基板１２の上面（ゲート電極３４、５４及びトレンチ１００が形成されている範囲においてはその上面）は、酸化シリコンからなる絶縁層７８に覆われている。絶縁層７８上には、信号電位配線２２ｄ、ＧＮＤ配線８２及びＶＤＤ配線８４が形成されている。信号電位配線２２ｄ、ＧＮＤ配線８２及びＶＤＤ配線８４の上部は、絶縁層７７に覆われている。絶縁層７７上には、ＶＤＤ配線８６が形成されている。図６は、図３に示す範囲における半導体基板１２上の配線の位置を示している。
図６に示すように、信号電位配線２２ｄは、Ｎ型ドレイン領域３２とＰ型ドレイン領域５２の上部をＸ方向に伸びている。図１に示すように、信号電位配線２２ｄの左端部は信号電位パッド２０ｄに接続されており、信号電位配線２２ｄの右端部は内部回路１４に接続されている。図６に示すように、信号電位配線２２ｄは、絶縁層７８を貫通するコンタクトホール９０によって、Ｎ型ドレイン領域３２及びＰ型ドレイン領域５２に接続されている。
図６に示すように、ＧＮＤ配線８２は、第２サージ保護回路３０上をＸ方向に伸びている。ＧＮＤ配線８２は、第１サージ保護回路５０と第２サージ保護回路３０の間のトレンチ１００の上部、Ｎ型ソース領域３６の上部、及び、Ｐ型ウェルコンタクト領域３８の上部を通過するように形成されている。図７は、図６のＶＩＩ−ＶＩＩ線断面図を示している。図７に示すように、ＧＮＤ配線８２は、コンタクトホール９０によって、Ｐ型ウェルコンタクト領域３８、Ｎ型ソース領域３６及びトレンチ内配線１０４に接続されている。また、図示していないが、ＧＮＤ配線８２は、各ゲート電極３４にも接続されている。上述したように、トレンチ内配線１０４は、ＧＮＤ配線２２ｂを介してＧＮＤパッド２０ｂ（図１参照）に接続されている。したがって、Ｐ型ウェルコンタクト領域３８、Ｎ型ソース領域３６及びゲート電極３４は、ＧＮＤ配線８２、トレンチ内配線１０４及びＧＮＤ配線２２ｂを介してＧＮＤパッド２０ｂに接続されている。
図６に示すように、ＶＤＤ配線８４は、第１サージ保護回路５０上をＸ方向に伸びている。ＶＤＤ配線８４は、Ｐ型ソース領域５６の上部とＮ型ウェルコンタクト領域５８の上部を通過するように形成されている。図６、７に示すように、ＶＤＤ配線８４は、コンタクトホール９０によって、Ｐ型ソース領域５６とＮ型ウェルコンタクト領域５８に接続されている。
図６に示すように、ＶＤＤ配線８６はＹ方向に伸びている。ＶＤＤ配線８６は、図６の上方向に延出されており、ＶＤＤ配線２２ａ（図１参照）に接続されている（すなわち、ＶＤＤパッド２０ａに接続されている）。また、図４及び図６に示すように、ＶＤＤ配線８６は、絶縁層７７を貫通するコンタクトホール９２によって各ＶＤＤ配線８４に接続されている。したがって、Ｐ型ソース領域５６とＮ型ウェルコンタクト領域５８は、ＶＤＤ配線８４、８６、２２ａを介してＶＤＤパッド２０ａに接続されている。
【００１９】
上述したサージ保護回路２４ｄは、図８に示す等価回路を形成している。なお、上述したようにＰＭＯＳ領域５９は複数のＰＭＯＳを有しているが、各ＰＭＯＳは実質的に１つの素子として機能する。したがって、図８では、ＰＭＯＳ領域５９を１つのＰＭＯＳ５９として示している。同様に、ＮＭＯＳ領域３９についても、図８では１つのＮＭＯＳ３９として示している。
図８に示すように、ＰＭＯＳ５９（すなわち、ＰＭＯＳ領域５９）は、信号電位配線２２ｄとＶＤＤ配線２２ａの間に接続されている。すなわち、ドレイン（Ｐ型ドレイン領域５２）が信号電位配線２２ｄに接続され、ゲート（ゲート電極５４）とソース（Ｐ型ソース領域５６）とバックゲート（Ｎ型ウェルコンタクト領域５８）がＶＤＤ配線２２ａに接続されている。
また、ＮＭＯＳ３９（すなわち、ＮＭＯＳ領域３９）は、信号電位配線２２ｄとＧＮＤ配線２２ｂの間に接続されている。すなわち、ドレイン（Ｎ型ドレイン領域３２）が信号電位配線２２ｄに接続され、ゲート（ゲート電極３４）とソース（Ｎ型ソース領域３６）とバックゲート（Ｐ型ウェルコンタクト領域３８）がＧＮＤ配線２２ｂに接続されている。
また、上述した第１サージ保護回路５０内には、信号電位配線２２ｄからＰ型ドレイン領域５２、Ｎ型ウェル５１、及び、Ｎ型ウェルコンタクト領域５８を経由してＶＤＤ配線２２ａに至る経路によって、図８に示すダイオード４６が形成されている。
また、上述した第２サージ保護回路３０内には、信号電位配線２２ｄからＮ型ドレイン領域３２、Ｐ型ウェル３１、及び、Ｐ型ウェルコンタクト領域３８を経由してＧＮＤ配線２２ｂに至る経路によって、図８に示すダイオード４２が形成されている。
【００２０】
次に、サージ保護回路２４ｄの動作について説明する。サージ保護回路２４ｄは、信号電位配線２２ｄ（すなわち、信号電位パッド２０ｄ）に入力されるサージから内部回路１４を保護する。信号電位配線２２ｄには、ＶＤＤ配線２２ａに対して信号電位配線２２ｄがプラスとなるサージ（以下では、ＳＩＧ−ＶＤＤサージという）と、ＶＤＤ配線２２ａに対して信号電位配線２２ｄがマイナスとなるサージ（以下では、ＶＤＤ−ＳＩＧサージという）と、ＧＮＤ配線２２ｂに対して信号電位配線２２ｄがプラスとなるサージ（以下では、ＳＩＧ−ＧＮＤサージという）と、ＧＮＤ配線２２ｂに対して信号電位配線２２ｄがマイナスとなるサージ（以下では、ＧＮＤ−ＳＩＧサージという）の４種類のサージが入力される場合がある。
信号電位配線２２ｄにＳＩＧ−ＶＤＤサージが入力されると、図８のダイオード４６がオンする。これによって、信号電位配線２２ｄからＶＤＤ配線２２ａに電流が流れ、ＳＩＧ−ＶＤＤサージが減衰する。
信号電位配線２２ｄにＶＤＤ−ＳＩＧサージが入力されると、図８のＰＭＯＳ５９がスナップバック現象によりオンする。これによって、ＶＤＤ配線２２ａから信号電位配線２２ｄに電流が流れ、ＶＤＤ−ＳＩＧサージが減衰する。
信号電位配線２２ｄにＳＩＧ−ＧＮＤサージが入力されると、図８のＮＭＯＳ３９がスナップバック現象によりオンする。これによって、信号電位配線２２ｄからＧＮＤ配線２２ｂに電流が流れ、ＳＩＧ−ＧＮＤサージが減衰する。
信号電位配線２２ｄにＧＮＤ−ＳＩＧサージが入力されると、図８のダイオード４２がオンする。これによって、ＧＮＤ配線２２ｂから信号電位配線２２ｄに電流が流れ、ＧＮＤ−ＳＩＧサージが減衰する。
このように、サージ保護回路２４ｄによれば、信号電位配線２２ｄにサージが入力された場合でも、内部回路１４にサージが入力されることが防止される。内部回路１４を適切に保護することができる。
【００２１】
以上に説明したように、本実施例のＩＣ１０では、サージ保護回路２４ｄが有している第１サージ保護回路５０と第２サージ保護回路３０が、トレンチ１００によって分離されている。トレンチ１００内には、トレンチ内配線１０４が形成されている。そして、トレンチ内配線１０４を介して、第２サージ保護回路３０（すなわち、第２サージ保護回路３０のＮ型ソース領域３６、ゲート電極３４及びＰ型ウェルコンタクト領域３８）がＧＮＤパッド２０ｂに接続されている。すなわち、トレンチ１００内に充填したポリシリコン１０４を、配線として利用している。これによって、半導体基板１２の上面に形成されている各配線とトレンチ内配線１０４の間の間隔が広く確保されている。トレンチ内配線１０４と半導体基板１２上の各配線との間で十分な絶縁性を確保することができる。また、トレンチ内配線１０４と半導体基板１２上の配線との間でクロストークが生じることも抑制される。また、トレンチ内配線１０４を形成することで、半導体基板１２上に形成する配線数を減らすことができる。したがって、半導体基板１２上の配線の密度を低減させることができる。これによって、半導体基板１２上の配線間の絶縁性及びクロストークの問題も解消される。さらに、半導体基板１２上のスペースが広くなることにより、配線の引き回しの自由度が増す。したがって、配線の幅（すなわち、断面積）を広くすることもできる。配線の幅を広くすることで、その配線の許容電流を増大させることができる。また、配線の幅を広くすることで、配線内の電流密度を低下させ、エレクトロマイグレーションの発生を抑制することもできる。
このように、本実施例のＩＣ１０によれば、配線（トレンチ内配線１０４を含む）の信頼性を向上させることができる。また、トレンチ１００内のポリシリコン１０４を配線として利用するので、ＩＣ１０が通常のＩＣより大型化することもない。小型であるとともに、配線の信頼性が高いＩＣを提供することができる。
また、上述したサージサージ保護回路２４ｄのように、非常に狭い領域に制限されることによって配線の密度が高くなる領域にトレンチ内配線１０４を形成することで、配線の信頼性を大きく向上させることができる。
【００２２】
なお、上述した実施例では、トレンチ内配線１０４を介して第２サージ保護回路３０がＧＮＤパッド２０ｂに接続されていた。しかしながら、トレンチ内配線１０４を介して第１サージ保護回路５０をＶＤＤパッド２０ａに接続してもよい。すなわち、第１サージ保護回路５０のＰ型ソース領域５６、ゲート電極５４及びＮ型ウェルコンタクト領域５８をトレンチ内配線１０４に接続する。トレンチ内配線１０４は、ＶＤＤ配線２２ａに接続する（図１参照）。この場合には、第２サージ保護回路３０を、トレンチ内配線１０４には接続せずに、半導体基板１２上に形成した配線によってＧＮＤパッド２０ｂに接続する。このように、トレンチ内配線１０４は、第１サージ保護回路５０をＶＤＤパッド２０ａに接続する配線として利用することもできる。このような構成によっても、配線の信頼性を向上させることができる。
【００２３】
また、上述した実施例では、半導体基板１２がＳＯＩ基板であった。しかしながら、ボックス層７０を有していないシリコン基板に本発明を適用してもよい。ボックス層７０を有していないシリコン基板においても、所定深さのトレンチを形成することで、隣接する半導体素子領域間の電流リークを抑制できる。また、トレンチ内の導体を配線として利用することで、配線の信頼性を向上させることができる。
【００２４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２５】
【図１】実施例のＩＣ１０の上面の拡大平面図。
【図２】保護回路２４ｃ〜２４ｅが形成されている範囲の半導体基板１２の上面の拡大平面図。
【図３】保護回路２４ｄの上面の拡大平面図。
【図４】図３のＩＶ−ＩＶ線断面図。
【図５】図３のＶ−Ｖ線断面図。
【図６】保護回路２４ｄの上面に形成されている配線の配置を示す図。
【図７】図６のＶＩＩ−ＶＩＩ線断面図。
【図８】保護回路２４ｄの等価回路を示す回路図。
【符号の説明】
【００２６】
１０：ＩＣ
１２：半導体基板
１４：内部回路
２０ａ：ＶＤＤパッド
２０ｂ：ＧＮＤパッド
２０ｄ：信号電位パッド
３０：第２サージ保護回路
３１：Ｐ型ウェル
３２：Ｎ型ドレイン領域
３４：ゲート電極
３６：Ｎ型ソース領域
３８：Ｐ型ウェルコンタクト領域
５０：第１サージ保護回路
５１：Ｎ型ウェル
５２：Ｐ型ドレイン領域
５４：ゲート電極
５６：Ｐ型ソース領域
５８：Ｎ型ウェルコンタクト領域
１００：トレンチ
１０２：絶縁膜
１０４：ポリシリコン（トレンチ内配線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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