(57)【要約】【課題】パッケージングされた段階で、シリコン半導体基板の表面側のトランジスタ等の半導体素子等にＣｕ汚染が及ばないようなＣｕ分布を有し、歩留まりに優れた半導体装置、及びその製造方法を提供する。【解決手段】（１）銅含有量が１ｐｐｍ未満の砥石を用いて、シリコン半導体基板の前記半導体素子を設けた側と反対側である裏面側から粗研削及び仕上げ研削を行う。（２）シリコン半導体基板の裏面側に対してシリコン化学エッチングによる洗浄を行い、シリコン半導体基板の裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅の含有量を１×１０9／ｃｍ2以下とする。【選択図】図４
2009117653.tif 000002
【特許請求の範囲】
【請求項１】
（１）一方の面側に半導体素子を形成したシリコン半導体基板を準備する工程と、
（２）銅含有量が１ｐｐｍ未満の砥石を用いて、前記シリコン半導体基板の前記半導体素子を設けた側と反対側である裏面側から粗研削を行う工程と、
（３）銅含有量が１ｐｐｍ未満の砥石を用いて、前記シリコン半導体基板の前記裏面側から仕上げ研削を行う工程と、
（４）前記シリコン半導体基板の前記裏面側に対してシリコン化学エッチングによる洗浄を行う工程と、
（５）前記シリコン半導体基板の前記裏面側に対して、少なくとも窒素又はアンモニアを含む雰囲気中、２００℃以下で熱処理又はプラズマ処理を行うことにより、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
（６）前記シリコン半導体基板をダイシングして半導体チップにした後、パッケージングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
（１）一方の面側に半導体素子を形成したシリコン半導体基板を準備する工程と、
（２）前記シリコン半導体基板の前記半導体素子を設けた側と反対側である裏面側から粗研削を行う工程と、
（３）前記シリコン半導体基板の前記裏面側から仕上げ研削を行う工程と、
（４）前記シリコン半導体基板の前記裏面側に対してシリコン化学エッチングによる洗浄を行い、前記シリコン半導体基板の前記裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅の含有量を１×１０9／ｃｍ2以下とする工程と、
（５）前記シリコン半導体基板の前記裏面側に対して、少なくとも窒素又はアンモニアを含む雰囲気中、２００℃以下で熱処理又はプラズマ処理を行うことにより、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
（６）前記シリコン半導体基板をダイシングして半導体チップにした後、パッケージングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記工程（４）に代えて、
（７）前記シリコン半導体基板の前記裏面側に、キレート処理後に酸化金属を混入させて固化した研磨バフを用いてポリッシュ仕上げ研磨を行う工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（４）に代えて、
（７）前記シリコン半導体基板の前記裏面側に、キレート処理後に酸化金属を混入させて固化した研磨バフを用いてポリッシュ仕上げ研磨を行い、前記シリコン半導体基板の前記裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅の含有量を１×１０9／ｃｍ2以下とする工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記工程（３）と（４）の間に更に、
（８）前記シリコン半導体基板の前記裏面側に、キレート処理後に酸化金属を混入させて固化した研磨バフを用いてポリッシュ仕上げ研磨を行う工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【請求項７】
前記半導体チップの前記半導体素子を設けた側と反対側である裏面側に研削損傷を有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体チップの前記半導体素子を設けた側と反対側である裏面側に研削損傷を有しないことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、パッケージング後において、半導体素子の駆動特性が変動することのない半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、特許文献１の図２のように、半導体素子を主表面に形成した半導体基板を裏面側から研削して所望のウエハ厚を得た後、ダイシングして半導体チップにし、更にパッケージングを行っている。
【０００３】
この裏面研削工程は例えば、所望のウエハ厚が１００μｍの場合、まず、７００μｍの半導体基板の裏面を粗研削で１２０μｍまで薄くする。次に、仕上げ研削を行い１００μｍまで薄くして所望の厚さを得ている。
【０００４】
また、例えば、所望のウエハ厚が５０μｍの場合、まず、７００μｍの半導体基板の裏面を粗研削で７２μｍまで薄くする。次に、仕上げ研削を行い５２μｍまで薄くする。この後、ポリッシング工程でポリッシュ仕上げ研磨を行って５０μｍの厚さまで薄くして所望の厚さを得ている。ここで、ポリッシュ仕上げ研磨を採用する理由は、上記仕上げ研削後に裏面に生じた多くの研削損傷（マイクロクラック）に起因して機械的強度が低下してウエハが割れやすくなることを防止することにある。すなわち、仕上げ研削によりウエハ厚が５２μｍ程度となるまで薄くすると、より厚いウエハ厚のウエハと比べて研削損傷により半導体基板が割れやすくなっている。このため、このまま仕上げ研削を続けると半導体基板が割れてしまう場合が生じるためである。そこで、ポリッシュ仕上げ研磨を採用することによって研磨時に半導体基板に加わる力を弱くすることができ、このような研削損傷による半導体基板の割れを防止することができる。
なお、マイクロクラックを消滅させることを目的とする裏面研削方法については、特許文献２にも記載されている。
【０００５】
一方、従来から、半導体装置の信頼性を損ねる大きな原因の一つにＣｕ（銅）汚染が知られている。このＣｕ汚染は、半導体基板の製造工程や、半導体基板を準備後、半導体装置の製造工程においてＣｕが混入したものである。そこで、従来から、半導体装置中に存在するＣｕを除去する方法が検討されている。
【０００６】
特許文献３には、半導体基板中に元々、存在するＣｕ起因の欠陥を、半導体装置の製造に着手する前に除去する方法が記載されている。
また、特許文献４には、半導体装置の製造途中において、半導体装置自体の構成部材となるＣｕやアルミニウム等の金属が半導体基板の裏面に付着し、付着した上記金属が搬送系を通して他の半導体基板に再付着するクロスコンタミネーションの防止方法が記載されている。
【特許文献１】特開２００５−２７７１１６号公報
【特許文献２】特開２００５−８５９２５号公報
【特許文献３】特開２０００−２９０１００号公報
【特許文献４】特開２００２−２５９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置は、（１）半導体基板にトランジスタ等の半導体素子や配線などを形成する工程（以下、「前工程」と記載する場合がある）と、（２）上記背景技術に述べたように、半導体基板の裏面研削、ダイシング、パッケージングを施す工程（以下、「後工程」と記載する場合がある）を経て、最終的な完成品となる。
【０００８】
ここで、特許文献３及び４に記載されたＣｕ汚染の除去方法は、前工程中に混入したＣｕの除去を対象とするものである。従って、特許文献３及び４に記載された方法では、後工程におけるＣｕ汚染の影響を回避することはできず、後工程中にＣｕ汚染を受けた半導体装置は、Ｃｕ汚染を引き継いだままパッケージングされてしまい、製品歩留まりを著しく低下させる原因となっていた。
【０００９】
特に、Ｃｕは、２００℃程度の低温であっても、他の金属に比べてシリコン半導体基板中の拡散係数が大きいという固有の特徴を有している。このため、Ｃｕ汚染の影響を回避するためには、前工程のみならず、後工程におけるＣｕ汚染の回避が重要な課題となっていた。
【００１０】
本発明の目的は、上記課題に鑑み、パッケージングの段階で、トランジスタ等の半導体素子や配線等へＣｕ汚染が及ばない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明者は、上記本発明の目的を達成する手段を確立するのに先立ち、以下に述べる実験を試みた。
【００１２】
（ａ）まず、図１に示すように、５１２メガビットの記憶容量からなるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を、半導体素子１として、厚さ７００μｍのシリコン半導体基板２の主表面３に形成した。なお、図１では、半導体素子は、模式的に層状に表している。
【００１３】
（ｂ）次に、シリコン半導体基板の裏面４側から研削工程を実施した。まず、粗研削でシリコン半導体基板を７２μｍまで薄くした。次に、Ｃｕ含有量１０００ｐｐｍの研削砥石を用いた仕上げ研削によりシリコン半導体基板を５２μｍまで薄くした。この後、この仕上げ研削によりＣｕを含有したシリコン半導体基板を、搬送部内を通過させた。更に、通常の研磨バフを用いて、シリコン半導体基板の裏面側に対してポリッシング工程を実施し、ポリッシュ仕上げ研磨を行って、シリコン半導体基板を５０μｍまで薄くした。
【００１４】
（ｃ）この後、シリコン半導体基板に対してダイシング、パッケージングを行った。
【００１５】
（ｄ）この後、リフレッシュ特性の評価を行った。そして、リフレッシュ不良による不良率から半導体チップが不良となる確率を求めた。この結果、上記条件で裏面処理工程を実施した半導体チップの不良確率は２５０ｐｐｍであった。この製品不良となった半導体チップの裏面の結晶状態（研削損傷の有無）をラマン分光分析で調べた。また、全反射蛍光Ｘ線分析を用いてＣｕ含有量を同時に調べた。この全反射蛍光Ｘ線分析では、シリコン半導体基板の裏面側から１ｎｍずつエッチングをしながら分析するステップ分析法を用いた。なお、この１ｎｍずつのエッチング工程としては、後述する実施例１で説明するシリコン化学エッチング洗浄を用いれば良い。この結果、以下の知見が得られた。
（１）シリコン半導体基板の裏面には、研削損傷は存在していなかった。
（２）Ｃｕは、シリコン半導体基板の裏面側から３ｎｍ以下の領域に存在していた。
（３）シリコン半導体基板の裏面表面に付着したＣｕ含有量は１×１０10／ｃｍ2から１×１０11／ｃｍ2であった。
【００１６】
この結果から、以下の事実が判明した。
（Ａ）研削工程に使用した砥石及び搬送系によりシリコン半導体基板に付着したＣｕは、ポリッシング工程では除去されていない。
（Ｂ）上記（ｂ）の裏面処理工程では、最後にポリッシング工程を実施しているため、シリコン半導体基板の裏面側の研削損傷が除去されている。このため、シリコン半導体基板の裏面表面やその近傍に存在するＣｕは、後のパッケージング時に例えば、１８０℃、５時間の熱処理を行った際にもシリコン半導体基板の裏面側の研削損傷中にトラップされるといったことがない。この結果、Ｃｕは容易にシリコン半導体基板の主表面まで拡散することとなった。このように半導体素子１を構成するｐｎ接合に到達したＣｕは接合リークを増大させ、リフレッシュ不良の半導体チップを発生させる原因になるものと推察される。
【００１７】
本発明は、上記（Ａ）及び（Ｂ）、並びに他の実験結果から得られた知見に基づいて完成されたものである。
すなわち、本発明の目的を達成するために、本発明の第１の半導体装置の製造方法は、
（１）一方の面側に半導体素子を形成したシリコン半導体基板を準備する工程と、
（２）銅含有量が１ｐｐｍ未満の砥石を用いて、前記シリコン半導体基板の前記半導体素子を設けた側と反対側である裏面側から粗研削を行う工程と、
（３）銅含有量が１ｐｐｍ未満の砥石を用いて、前記シリコン半導体基板の前記裏面側から仕上げ研削を行う工程と、
（４）前記シリコン半導体基板の前記裏面側に対してシリコン化学エッチングによる洗浄を行う工程と、
（５）前記シリコン半導体基板の前記裏面側に対して、少なくとも窒素又はアンモニアを含む雰囲気中、２００℃以下で熱処理又はプラズマ処理を行うことにより、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
（６）前記シリコン半導体基板をダイシングして半導体チップにした後、パッケージングを行う工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１８】
本発明の目的を達成するために、本発明の第２の半導体装置の製造方法は、
（１）一方の面側に半導体素子を形成したシリコン半導体基板を準備する工程と、
（２）前記シリコン半導体基板の前記半導体素子を設けた側と反対側である裏面側から粗研削を行う工程と、
（３）前記シリコン半導体基板の前記裏面側から仕上げ研削を行う工程と、
（４）前記シリコン半導体基板の前記裏面側に対してシリコン化学エッチングによる洗浄を行い、前記シリコン半導体基板の前記裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅の含有量を１×１０9／ｃｍ2以下とする工程と、
（５）前記シリコン半導体基板の前記裏面側に対して、少なくとも窒素又はアンモニアを含む雰囲気中、２００℃以下で熱処理又はプラズマ処理を行うことにより、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
（６）前記シリコン半導体基板をダイシングして半導体チップにした後、パッケージングを行う工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１９】
また、本発明の半導体装置は、上記第１及び第２の半導体装置の製造方法によって製造されたことを特徴とする半導体装置に関する。
【発明の効果】
【００２０】
本発明によれば、パッケージングされた段階で、シリコン半導体基板の表面側のトランジスタ等の半導体素子にＣｕ汚染が及ばないようなＣｕ分布を有し、製品歩留まりが優れた半導体装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
１．第１の半導体装置の製造方法
第１の半導体装置の製造方法は以下の工程を有する。
（１）一方の面側に半導体素子を形成したシリコン半導体基板を準備する工程と、
（２）銅含有量が１ｐｐｍ未満の砥石を用いて、シリコン半導体基板の半導体素子を設けた側と反対側である裏面側から粗研削を行う工程と、
（３）銅含有量が１ｐｐｍ未満の砥石を用いて、シリコン半導体基板の裏面側から仕上げ研削を行う工程と、
（４）シリコン半導体基板の裏面側に対してシリコン化学エッチングによる洗浄を行う工程と、
（５）シリコン半導体基板の裏面側に対して、少なくとも窒素又はアンモニアを含む雰囲気中、２００℃以下で熱処理又はプラズマ処理を行うことにより、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
（６）シリコン半導体基板をダイシングして半導体チップにした後、パッケージングを行う工程。
【００２２】
第１の半導体装置の製造方法では、工程（２）及び（３）において、銅含有量が１ｐｐｍ未満の砥石を用いて粗研削及び仕上げ研削を行っている。このため、工程（３）の仕上げ研削後に、シリコン半導体基板の裏面近傍にのみ銅が含まれるようにすると共に、この銅含有量自体も少なくすることができる。第１の半導体装置の製造方法では、このようにシリコン半導体基板の裏面近傍にのみ微量の銅が存在しているため、工程（５）のシリコン窒化膜又はシリコン酸窒化膜の形成時や、工程（６）のパッケージング時に熱負荷をかけた場合であっても、シリコン半導体基板の裏面側から表面の半導体素子側まで銅が拡散して、半導体素子の駆動特性が損なわれる場合が少なく、製品歩留まりを向上させることができる。
【００２３】
なお、砥石中の銅含有量は全反射蛍光Ｘ線分析を用いて測定することができる。また、「銅含有量が１ｐｐｍ未満の砥石」とは、上記方法により砥石のシリコン半導体基板と接する部分を測定した場合に、この部分の何れの領域でも銅含有量が１ｐｐｍ未満となることを表す。
【００２４】
２．第２の半導体装置の製造方法
第２の半導体装置の製造方法は以下の工程を有する。
（１）一方の面側に半導体素子を形成したシリコン半導体基板を準備する工程と、
（２）シリコン半導体基板の半導体素子を設けた側と反対側である裏面側から粗研削を行う工程と、
（３）シリコン半導体基板の裏面側から仕上げ研削を行う工程と、
（４）シリコン半導体基板の裏面側に対してシリコン化学エッチングによる洗浄を行い、シリコン半導体基板の裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅の含有量を１×１０9／ｃｍ2以下とする工程と、
（５）シリコン半導体基板の裏面側に対して、少なくとも窒素又はアンモニアを含む雰囲気中、２００℃以下で熱処理又はプラズマ処理を行うことにより、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
（６）シリコン半導体基板をダイシングして半導体チップにした後、パッケージングを行う工程。
【００２５】
第２の半導体装置の製造方法では、工程（４）の後に、シリコン半導体基板の裏面側から３ｎｍまでの部分にのみ銅が局在化して含有されるようにする。また、このシリコン半導体基板の裏面側から３ｎｍまでの部分に含まれる銅含有量を１×１０9／ｃｍ2以下とする。なお、この「シリコン半導体基板の裏面側から３ｎｍまでの部分に含まれる銅含有量が１×１０9／ｃｍ2以下」とは、シリコン半導体基板の裏面側から３ｎｍまでの部分中の何れの部分であっても、銅含有量が１×１０9／ｃｍ2以下となっていることを表す。また、シリコン半導体基板の内部に銅が存在せず、シリコン半導体基板の裏面表面にのみ銅が付着している場合であっても、この銅は「シリコン半導体基板の裏面側から３ｎｍまでの部分に含まれる」ものとし、このシリコン半導体基板の裏面表面に付着した銅についても１×１０9／ｃｍ2以下となっているものとする。すなわち、シリコン半導体基板の裏面に付着した銅も、上記工程（４）中の銅含有量に含まれるものとする。
【００２６】
第２の半導体装置の製造方法では、このように工程（４）の後にシリコン半導体基板の裏面近傍にのみ微量の銅が存在するようにしているため、工程（５）のシリコン窒化膜又はシリコン酸窒化膜の形成時や、工程（６）のパッケージング時に熱負荷をかけた場合であっても、シリコン半導体基板の裏面側から表面の半導体素子側まで銅が拡散して、半導体素子の駆動特性が損なわれる場合が少なく、製品歩留まりを向上させることができる。
【００２７】
なお、第１及び第２の半導体装置の製造方法において、シリコン半導体基板の一方の面側に設ける半導体素子の種類は特に限定されない。半導体素子としては例えば、プレーナ型の電界効果型トランジスタ（ＭＯＳＦＥＴ）、フィン型の電界効果型トランジスタ（ＭＯＳＦＥＴ）、ＤＲＡＭ、キャパシタ、配線構造などを挙げることができる。
【００２８】
また、第１及び第２の半導体装置の製造方法において、工程（２）の「粗研削」とは、砥石を用いて研削速度が１μｍ／ｓを超えるようにシリコン半導体基板を研削する工程のことを表す。第１及び第２の半導体装置の製造方法において、工程（３）の「仕上げ研削」とは、砥石を用いて研削速度が１μｍ／ｓ以下となるようにシリコン半導体基板を研削する工程のことを表す。
【００２９】
この第１及び第２の半導体装置の製造方法の工程（２）の粗研削、及び工程（３）の仕上げ研削は、同じ研削装置を用いて研削条件を変えることによって実施することができる。図２及び３に、粗研削及び仕上げ研削を行うシリコン半導体基板の研削装置の一例を示す。図２は、砥石１４を台座１５に装着した研削装置の主要断面を例示したものである。本発明の粗研削工程及び仕上げ研削工程では、図２に例示されるように、シリコン半導体基板側に対向するように砥石を配置して粗研削及び仕上げ研削を行うことができる。
【００３０】
図３は、砥石１４を装着した研削装置を用いて、シリコン半導体基板１８の裏面側を研削する工程を例示した模式図である。なお、図３においては、台座１５及びシリコン半導体基板１８がそれぞれ回転する態様について例示しているが、例えば、シリコン半導体基板１８を固定して台座１５を回転させる態様、台座１５を固定してシリコン半導体基板１８を回転させる態様、シリコン半導体基板１８を固定して台座１５をその中心軸に沿って回転させながらその中心軸をシリコン半導体基板１８に対して公転させる態様、台座１５を固定してシリコン半導体基板１８をその中心を通る垂線を中心軸として回転させながら中心軸を台座１５に対して公転させる態様等も、本発明の回転手段に含まれる。また、台座１５及びシリコン半導体基板１８がそれぞれ回転する場合には、その回転方向は互いに同じ方向であっても逆方向であっても良いが、互いに逆方向に回転することが好ましい。
【００３１】
粗研削工程では、例えば、粒度が＃３００〜＃５００メッシュの範囲の砥石が固定された台座を好ましくは２０００〜４０００ｒｐｍ（回転数／分）、より好ましくは２５００〜３５００ｒｐｍ（回転数／分）の条件で回転させるのが良い。また、シリコン半導体基板を好ましくは１００〜５００ｒｐｍ（回転数／分）、より好ましくは２００〜３００ｒｐｍ（回転数／分）の条件で回転させるのが良い。更に、シリコン半導体基板の研削速度は、好ましくは１μｍ／ｓを超え１０μｍ／ｓ以下、より好ましくは３〜８μｍ／ｓとするのが良い。
【００３２】
仕上げ研削工程では、例えば、粒度が＃３０００〜＃４０００メッシュの範囲の砥石が固定された台座を好ましくは２０００〜４０００ｒｐｍ（回転数／分）、より好ましくは２５００〜３５００ｒｐｍ（回転数／分）の条件で回転させるのが良い。また、シリコン半導体基板を好ましくは１００〜５００ｒｐｍ（回転数／分）、より好ましくは２００〜３００ｒｐｍ（回転数／分）の範囲で回転させるのが良い。更に、シリコン半導体基板の研削速度は、好ましくは０．１〜１μｍ／ｓ、より好ましくは０．３〜０．８μｍ／ｓとするのが良い。
【００３３】
このシリコン半導体基板を研削する際には、通常、純水をシリコン半導体基板上に流して研削屑を除去しながら実施するのが良い。この純水の純度は通常、シリコン半導体基板を製造する際に用いられる純水の純度であれば特に限定されない。また、純水の流量は、通常、好ましくは１０〜４０リットル／分、より好ましくは２０〜３０リットル／分の範囲である。粗研削及び仕上げ研削の終了後には、シリコン半導体基板上に異物を取り除いた乾燥空気等の気体を吹き付けることにより、シリコン半導体基板上に付いた水分を除去することができる。
【００３４】
粗研削後のシリコン半導体基板の厚みは好ましくは５０μｍ〜３００μｍの範囲であり、より好ましくは６０μｍ〜２００μｍの範囲であり、更に好ましくは７０μｍ〜１００μｍの範囲であるのが良い。
仕上げ研削後のシリコン半導体基板の厚みは好ましくは２０μｍ〜２００μｍの範囲であり、より好ましくは３０μｍ〜１００μｍの範囲であり、更に好ましくは５０μｍ〜８０μｍの範囲であるのが良い。
【００３５】
第１及び第２の半導体装置の製造方法の工程（４）では、シリコン半導体基板を構成するシリコンの化学エッチングを行う。このシリコン化学エッチングは、シリコン半導体基板の裏面側に付着した銅を洗浄により除去するために実施するものである。この際、シリコン半導体基板は研削されず、その厚みは変化しないか、又はほとんど変化しない。
【００３６】
また、第１及び第２の半導体装置の製造方法の工程（６）では、まず、シリコン半導体基板をダイシングして複数の半導体チップにする。この後、パッケージング工程では、半導体チップをＦＢＧＡ等の基板上に貼付し、ワイヤーボンディング工程によりシリコン半導体基板とＦＢＧＡ等の基板との間に金線等による配線を施す。次に、ＦＢＧＡ等の基板上に実装された半導体チップを封止用樹脂により封止し、次いでアフターキュアーを行なうことにより封止工程を実施することができる。この封止工程の条件としては典型的には、１７０〜１９０℃、１０時間、好ましくは２〜６時間の範囲とすることができる。
【００３７】
また、封止用樹脂は特に限定されるわけではなく、市販のものを使用することができ例えば、エポキシ樹脂、フェノール系硬化剤、硬化促進剤、シリカ等の充填剤等を主成分とするエポキシ樹脂組成物等が使用される。次に、半田ボールをリフロー工程により付けることができ、これにより最終的にパッケージを得ることができる。
【００３８】
なお、第１及び第２の半導体装置の製造方法では、各工程の間に、シリコン半導体基板を所定領域から所定領域まで搬送させる搬送工程を含んでいても良い。この搬送工程では、搬送中にＣｕ等の不純物がシリコン半導体基板中に拡散したり、シリコン半導体基板の裏面に付着する場合がある。しかし、このＣｕ等の不純物のシリコン半導体基板中への拡散・付着量は微量であるため、第１及び第２の半導体装置の製造方法の発明の効果に影響しない。
更に、第２の半導体装置の製造方法では、搬送工程は、工程（４）のシリコン化学エッチングによる洗浄工程の前に実施される。また、工程（４）では、シリコン半導体基板の裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅の含有量が１×１０9／ｃｍ2以下に制御されている。
【００３９】
また、半導体チップ中の「研削損傷」（マイクロクラック）の有無は、シリコン半導体基板中の結晶状態をラマン分光分析で調べることにより確認することができる。具体的には、ラマン分光の励起光波長として３６４ｎｍのレーザーを照射し、散乱光強度のラマンシフト依存性を求め、散乱光強度分布（代表的にはローレンツ分布）の半値幅が４ｃｍ-1以上の場合に研削損傷があると判断している。
【実施例１】
【００４０】
（構造）
図４を用いて、本発明の実施例１の半導体装置について説明する。図４に、パッケージング直前の厚さ１００μｍの半導体チップを示す。この半導体チップでは、シリコン半導体基板２の主表面３上に、半導体素子１としてＤＲＡＭが設けられている。なお、図４では、半導体素子は模式的に層状に表す。また、シリコン半導体基板２の裏面４側には、深さ１０〜１００ｎｍの研削損傷領域５が形成されている。
【００４１】
この半導体チップでは、後述するように、シリコン化学エッチング工程（４）の後にシリコン半導体基板２の裏面４側から２ｎｍまでの部分に局在化した状態で、Ｃｕ６が５×１０8／ｃｍ2の含有量で含まれている。また、シリコン半導体基板２の裏面４は、厚さ５ｎｍのシリコン窒化膜からなる薄膜７で覆われている。
【００４２】
（製造方法）
実施例１の半導体装置の製造方法について以下に説明する。
先ず、図５に示すように、主表面３に半導体素子１としてＤＲＡＭを形成したシリコン半導体基板２の、半導体素子１上に石英からなる保護基板（図示していない）を設けた（工程（１））。次に、裏面４側からシリコン半導体基板２を粗研削して１２０μｍの厚さまで薄くした（工程（２））。なお、この粗研削に用いた砥石は、メッシュ状で＃４００のダイヤモンド砥粒をレジンボンドしたものであり、Ｃｕ含有量０．５ｐｐｍのものを用いた。
【００４３】
次に、図６に示すように、仕上げ研削によりシリコン半導体基板２の厚さを１００μｍまで薄くした（工程（３））。この仕上げ研削に用いた砥石は、メッシュで＃２０００のダイヤモンド砥粒をレジンボンドしたものであり、Ｃｕ含有量０．２ｐｐｍのものを用いた。
【００４４】
この仕上げ研削後にラマン分光分析により、シリコン半導体基板２の研削面を調べた結果、研削面には深さ１０〜１００ｎｍの研削損傷５が形成されていた。また、仕上げ研削後に、搬送部を通過したシリコン半導体基板の裏面を全反射蛍光Ｘ線分析で調べた結果、Ｃｕ含有量は１×１０10／ｃｍ2として検出された。
【００４５】
このように検出されたＣｕを除去するため、図７に示すように、裏面スピン洗浄装置を用い、オゾンを添加した純水に稀フッ酸を加えた洗浄液でシリコン化学エッチング洗浄を行った（工程（４））。なお、シリコン化学エッチング洗浄は、以下の条件で行なった。１５０ｒｐｍで回転するシリコン半導体基板の裏面側に、フッ化水素酸（ＨＦ）／純水（Ｈ2Ｏ）の１／１００の希釈液を８秒間、供給した後、１５ｐｐｍのオゾン含有純水を１０秒間、供給した。続いて、純水を１５秒間、供給した後、回転数を１０００ｒｐｍに上げてスピン乾燥した。この洗浄工程ではシリコン半導体基板が１ｎｍ程度エッチングされ、シリコン半導体基板の裏面側から２ｎｍまでの範囲にＣｕが局在化して存在し、その含有量は５×１０8／ｃｍ2となった。この結果、搬送系においてシリコン半導体基板の裏面側に付着したＣｕが除去されたことが分かる。
【００４６】
なお、本実施例では工程（４）のシリコン化学エッチングの洗浄条件として上記の条件を用いたが、以下の好ましい条件範囲に設定すれば、所望のシリコン半導体基板のエッチング量とＣｕ除去効果が得られる。
【００４７】
まず、上記希釈液の供給、オゾン含有純水の供給、純水の供給時のシリコン半導体基板の回転数は、１００ｒｍｐ〜２００ｒｐｍの範囲から選ぶのが良い。本実施例では、シリコン半導体基板のエッチング量の均一性が良好な回転数として、１５０ｒｐｍを選んだ。
【００４８】
また、上記希釈液の組成は、フッ化水素酸（ＨＦ）／純水（Ｈ2Ｏ）が１／２００から１／５０の範囲から選ぶのが良い。本実施例では、供給時間、すなわち、自然酸化膜の除去時間にも依存するが、１／１００の組成比を選んだ。なお、自然酸化膜の除去を完全に行うには、組成比を１／２００にした場合、供給時間が２０秒必要となり、また、１／５０にした場合、供給時間が４秒必要となる。供給時間が２０秒になると上記一連の洗浄時間が増加するため、また、供給時間が４秒になるとシリコン半導体基板のエッチング量の均一性が悪化する。このため、本実施例では供給時間として８秒で完全に自然酸化膜を除去できる組成を選んだ。
なお、上記希釈液の供給量は、毎分０．５リットルから０．７リットルの範囲にするのが良い。
【００４９】
また、オゾン含有純水のオゾン含有量は、１０ｐｐｍ〜３０ｐｐｍの範囲から選ぶのが良い。オゾン含有量が少ないと所望のシリコン半導体基板のエッチング量が得られないので供給時間を長くする必要がある。また、オゾン含有量が多いとシリコン半導体基板のエッチング量の均一性が悪くなる。このため、本実施例では１５ｐｐｍを選んだ。
【００５０】
このオゾン含有純水の供給時間としては、５秒〜２０秒の範囲が好ましく、シリコン半導体基板のエッチング量の均一性と上記一連の洗浄時間の観点から、本実施例では１０秒を選んだ。なお、上記オゾン含有純水の供給量は、毎分１．５リットル程度にした。
【００５１】
さらに、上記の薬液を除去するための純水供給の時間は、その供給量にもよるが薬液除去性を考慮して１０秒〜３０秒の範囲から選ぶのが良い。本実施例では、供給量毎分２リットル程度で供給したため、１０秒程度で薬液はほぼ完全に除去できたが、マージンを持って１５秒とした。
【００５２】
そして、スピン乾燥の際のシリコン半導体基板の回転数は５００ｒｐｍ〜２０００ｒｐｍの範囲から選ぶのが良い。この回転数が低いと純水除去時間が長くなり、回転数が高いと除去時間が短くなるが回転負荷が大きくなるため、上記一連の洗浄時間を考慮して任意に選ぶことができる。本実施例では、純水除去時間が長くならず、かつ、回転負荷が大きくならないように、１０００ｒｐｍを選んだ。
【００５３】
そして、上記一連の洗浄を繰り返すことによりシリコン半導体基板のエッチング量を任意に選ぶことができる。本実施例では、１ｎｍのエッチングでＣｕが十分除去できたので１回としたが、深い領域までＣｕ汚染が進んでいる場合には数回、繰り返しても良い。
【００５４】
なお、工程（４）では、上記シリコン化学エッチング洗浄と併用して、ベルクリーンブラシ洗浄、２流体ジェット洗浄あるいはアイススクラバー洗浄を実施しても良い。シリコン化学エッチング洗浄以外の洗浄ではシリコン半導体基板はエッチングされない。本実施例では、これらの洗浄方法を組み合わせることによって、効果的にＣｕの洗浄を行うことができる。
【００５５】
この後、図８に示すように、シリコン半導体基板の裏面側に、室温で窒素を含む雰囲気中でプラズマ照射をして膜厚が５ｎｍのシリコン窒化膜からなる薄膜７を形成した（工程（５））。なお、この工程（５）では、窒素に代えてアンモニアを含む雰囲気中でプラズマ処理を行っても良い。また、これらの窒素又はアンモニアを含む雰囲気中に酸素を混合してプラズマ処理を行うことにより、シリコン酸窒化膜を形成することも可能である。
【００５６】
ここで、好ましいプラズマ照射の条件としては、真空度を５００Ｐａに保つようにアルゴンと同量の窒素を供給した状態でプラズマ励起して、発生したプラズマをシリコン半導体基板の裏面側に照射するのが良い。本実施例では、５分間程度、プラズマ照射をして５ｎｍのシリコン窒化膜を形成した。
【００５７】
なお、真空度は、所望のプラズマ強度になるように１００Ｐａ〜５００Ｐａの範囲を選ぶことが好ましい。本実施例では、プラズマ強度が大きくなるように５００Ｐａを選んだ。
【００５８】
また、窒素に代えてアンモニアを含むガス、具体的には、ＮＨ3／Ｈｅ＝１／１０の組成のガスを用いた場合、上記真空度でプラズマ励起して、発生したプラズマをシリコン半導体基板の裏面側に照射すると、２分程度で５ｎｍのシリコン窒化膜を形成できる。さらに、酸素を、窒素またはアンモニアを含むガスとほぼ同量供給することにより、シリコン酸窒化膜を形成できる。
【００５９】
シリコン半導体基板の裏面側の薄膜７を、シリコン窒化膜やシリコン酸窒化膜から形成することにより、薄膜７の形成前にシリコン半導体基板の裏面近傍の内部に存在していたＣｕを、この薄膜７内に効果的に捕獲できる。また、薄膜７の形成後に外部からシリコン半導体基板の裏面側に付着したＣｕのシリコン半導体基板内部への拡散を効果的にブロックすることができる。
【００６０】
ここで、薄膜７としてシリコン酸化膜を用いた場合、シリコン酸化膜は界面応力が小さいためＣｕの捕獲力が弱く、且つ膜中のＣｕの拡散速度が速くなる。このため、シリコン酸化膜は薄膜７には不適である。また、シリコンとの界面応力を増加させてＣｕの捕獲力を高めたり、膜中のＣｕの拡散を抑制できるため、薄膜７としてはシリコン窒化膜を用いることが好ましい。
【００６１】
なお、薄膜７の形成方法としては、上記の窒素を含む雰囲気中でプラズマ照射を行う方法に代えて、リモートプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。このリモートプラズマＣＶＤ法では、シリコン原料にモノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）ガスを用いてシリコン半導体基板の裏面側に供給し、リモートプラズマ励起の窒化剤原料に窒素（Ｎ2）やアンモニア（ＮＨ3）ガスを用いて、リモートプラズマにより励起反応を起こさせ、シリコン窒化膜を堆積させることができる。リモートプラズマＣＶＤ法はプラズマ反応であるため、１００℃以下の低温で緻密な膜を堆積させることができる。
【００６２】
なお、プラズマ窒化法で形成できるシリコン窒化膜の膜厚は５ｎｍ程度が限度となり、これよりも厚い薄膜７を形成することができない。このため、厚さ１０ｎｍのシリコン窒化膜を所望する場合、プラズマ窒化法で５ｎｍ形成した後、続いてリモートプラズマＣＶＤ法により残りの５ｎｍを堆積する積層膜を形成すれば良い。また、薄膜７としてシリコン酸窒化膜を形成する場合には、雰囲気中に酸素（Ｏ2）ガス又は一酸化二窒素（Ｎ2Ｏ）ガスを混合すれば良い。
【００６３】
このリモートプラズマＣＶＤ法では例えば、上記プラズマ照射と同様の真空度で、アルゴンガスと上記ＮＨ3／Ｈｅガスを同量供給した状態で、シリコン半導体基板の裏面側に微量（上記アルゴンガス流量の１／１００程度）のＨｅ希釈したモノシランを約１分間、導入することにより５ｎｍのシリコン窒化膜を積層させることができる。
【００６４】
次に、保護基板を除去した後、シリコン半導体基板をダイシングして半導体チップにし、図９に示したようなＦＢＧＡパッケージングを行った（工程（６））。この工程（６）ではまず、半導体チップ８の裏面側にダイアタッチフィルム９を貼り付け、一方のダイアタッチフィルム９面をＦＢＧＡ基板１０に貼り付けた。
【００６５】
この時、ダイアタッチフィルム９の接着性を高めるために、半導体チップ温度が１５０℃の状態でＦＢＧＡ基板１０を貼り付けた。次に、ワイヤ１１をボンディングした後、１７５℃で全体に樹脂１２を封止した。この樹脂封止後、樹脂硬化のために１７５℃で５時間程度、ベーキングした。最後に、ＦＢＧＡ基板１０の裏面側（シリコン半導体基板８側と反対側）に半田ボール１３を取り付けた。なお、この半田ボール１３の取り付けは、２６０℃、１０ｓ程度の半田リフローにより実施した。
以上のようにして上記実施例１の半導体装置を作製した。
【００６６】
（作用効果）
実施例１によれば、工程（４）の後において、シリコン半導体基板２の裏面４側に研削損傷５を有した状態で、シリコン半導体基板の裏面側から２ｎｍまでの部分に局在化した状態で含まれるＣｕ６の含有量を５×１０8／ｃｍ2と少なくすることができる。このため、裏面研削工程によるシリコン半導体基板へのＣｕ汚染の影響を無視することができる。また、シリコン半導体基板の裏面がシリコン窒化膜からなる薄膜７で覆われているので、パッケージング時に、薄膜７によって外部からシリコン半導体基板の裏面側へのＣｕの浸入をブロックすることができる。
【００６７】
この結果、パッケージング後のＤＲＡＭの情報保持特性が良好に保たれ、パッケージング後にリフレッシュ不良となる半導体チップの不良確率を、おおよそ５ｐｐｍとすることができた。すなわち、従来の方法で製造したシリコン化学エッチング後のＣｕ含有量が１×１０10／ｃｍ2で不良確率が５００ｐｐｍの場合と比べて、製品歩留まりが大幅に改善されたことが分かる。
【実施例２】
【００６８】
（構造）
図１０を用いて、本発明の実施例２の半導体装置を説明する。図１０には、パッケージング直前の厚さ５０μｍの半導体チップを示す。この半導体チップでは、シリコン半導体基板２の主表面３に、半導体素子１としてＤＲＡＭが設けられている。なお、図１０では、半導体素子は、模式的に層状に表している。本実施例では、裏面４の研削面には研削損傷が形成されていない。
【００６９】
この半導体チップでは、後述するように、ポリッシュ仕上げ研磨工程（７）の後にシリコン半導体基板の裏面側から３ｎｍまでの部分には、局在化した状態でＣｕ６が１×１０8／ｃｍ2の含有量で含まれている。また、シリコン半導体基板の裏面側は、膜厚が５ｎｍのシリコン窒化膜からなる薄膜７で覆われている。
【００７０】
（製造方法）
実施例２の製造方法について、以下に説明する。先ず、図１１に示すように、半導体素子１としてＤＲＡＭを主表面３に形成したシリコン半導体基板２の、半導体素子１上に石英からなる保護基板（図示していない）を設けた（工程（１））。次に、シリコン半導体基板２の裏面４側から粗研削を行って７２μｍ厚まで薄くした（工程（２））。この粗研削に用いた砥石は、メッシュで＃４００のダイヤモンド砥粒をレジンボンドしたものであり、銅含有量は０．５ｐｐｍのものである。
【００７１】
次に、図１２に示すように、仕上げ研削によりシリコン半導体基板２を５２μｍまで薄くした（工程（３））。この仕上げ研削に用いた砥石は、メッシュで＃２０００のダイヤモンド砥粒をレジンボンドしたものであり、銅含有量は０．２ｐｐｍのものである。
【００７２】
次に、図１３に示すように、ポリッシュ仕上げ研磨を行ない、シリコン半導体基板２を５０μｍまで薄くした（工程（７））。このポリッシュ仕上げ研磨では、シリコン半導体基板の裏面側を研磨することによって、シリコン半導体基板の裏面側に存在する研削損傷を除去することができた。
【００７３】
なお、ポリッシュ仕上げ研磨の好ましい条件としては、下記の研磨バフを取り付けたホイールを１０００ｒｐｍ〜３０００ｒｐｍの範囲で回転し、また、シリコン半導体基板側を１００ｒｐｍ〜５００ｒｐｍの範囲で回転する条件を挙げることができる。これらの条件でポリッシュ仕上げ研磨を実施した場合、ポリッシュ速度（シリコン半導体基板の削れ速度）は３ｎｍ／ｓ〜２０ｎｍ／ｓの範囲となる。本実施例では、研磨バフの寿命およびポリッシュ時間の観点から、ポリッシュ速度として１２ｎｍ／ｓを選び、このポリッシュ速度となるように研磨バフを取り付けたホイールの回転数を１５００ｒｐｍとし、また、シリコン半導体基板側の回転数を２００ｒｐｍとした。
【００７４】
また、このポリッシュ仕上げ研磨で用いた研磨バフは、キレート処理した研磨バフに酸化セリウムを含む酸化金属を混入させて固化したものである。この研磨バフの主構成体は、ポリビニルアルコールを原料とした連続気孔の多孔質体である。この研磨バフのキレート処理は、エデト酸粉末を上記多孔質体に混入することにより実施することができる。更に、上記多孔質体に微粉末の酸化セリウム等を混入して研磨バフを固化している。
【００７５】
この後、図１４に示したように、室温、窒素雰囲気中で、シリコン半導体基板の裏面側にプラズマを照射することにより、膜厚が５ｎｍのシリコン窒化膜からなる薄膜７を形成した（工程（５））。次に、保護基板を除去した後、ウエハをダイシングして半導体チップにし、実施例１の図９に示したようなＦＢＧＡパッケージングを行った（工程（６））。このパッケージング工程では、実施例１と同じように処理を行った。
【００７６】
（作用効果）
実施例２では、工程（７）の後において、裏面４の研削面に研削損傷５の無い状態で、シリコン半導体基板の裏面側から２ｎｍまでの部分に局在化した状態で含まれるＣｕ６の含有量を１×１０8／ｃｍ2と少なくすることができる。このため、最終的な製品では、研削工程によるＣｕ汚染の影響を無視できる。また、シリコン半導体基板の裏面側が、厚さ５ｎｍのシリコン窒化膜の薄膜７で覆われているため、薄膜によりパッケージング時にシリコン半導体基板の裏面側に到達する銅をブロックすることができる。
【００７７】
また、ポリッシュ仕上げ研磨で使用するキレート処理を行なった研磨バフは、Ｃｕイオンを捕獲することができるため、ポリッシュ仕上げ研磨を行っている際にシリコン半導体基板の内部に局在化するＣｕイオンを研磨バフが捕獲して、シリコン半導体基板中から効果的に除去することができる。更に、通常の研磨バフを用いた場合、ポリッシュ仕上げ研磨時の摩擦によりシリコン半導体基板が帯電してＣｕイオンの捕獲が不充分となるが、本実施例では研磨バフ中に酸化金属を混入させているためシリコン半導体基板の帯電を防止してＣｕイオンの捕獲を促進することができる。このように本実施例では、キレート処理を行なった研磨バフを用いることにより、より効果的にＣｕを除去できた。
【００７８】
この結果、パッケージング後のＤＲＡＭの情報保持特性が良好に保たれ、パッケージング後にリフレッシュ不良となる半導体チップの不良確率は、おおよそ３ｐｐｍであり、製品歩留まりが大幅に改善されたことが分かる。
【実施例３】
【００７９】
（構造）
図１０に、パッケージング直前の厚さ５０μｍの半導体チップを示す。この半導体チップでは、シリコン半導体基板２の主表面３に、半導体素子１としてＤＲＡＭが設けられている。なお、図１０では、半導体素子は、模式的に層状に表している。本実施例では、裏面４の研削面には研削損傷が形成されていない。
【００８０】
この半導体チップでは、後述するように、シリコン化学エッチング工程（４）の後にシリコン半導体基板の裏面側から３ｎｍまでの部分に局在化した状態で含まれる銅６含有量が５×１０7／ｃｍ2であり、且つ、シリコン半導体基板の裏面が膜厚５ｎｍのシリコン酸窒化膜の薄膜７で覆われている。
【００８１】
（製造方法）
実施例３の半導体装置の製造方法は、以下の通りである。先ず、図１１に示すように、半導体素子１を主表面３に形成したシリコン半導体基板２の、半導体素子１上に石英からなる保護基板（図示していない）を設けた（工程（１））。次に、シリコン半導体基板２の裏面４側から粗研削して７２μｍ厚まで薄くした（工程（２））。この粗研削に用いた砥石は、メッシュで＃４００のダイヤモンド砥粒をレジンボンドしたものであり、銅含有量は０．５ｐｐｍのものである。
【００８２】
次に、図１２に示すように、仕上げ研削によりシリコン半導体基板２を５２μｍまで薄くした（工程（３））。この仕上げ研削に用いた砥石は、メッシュで＃２０００のダイヤモンド砥粒をレジンボンドしたものであり、銅含有量は０．２ｐｐｍである。
【００８３】
次に、図１３に示すように、ポリッシュ仕上げ研磨を行ない、シリコン半導体基板２を５０μｍまで薄くした（工程（８））。このポリッシュ仕上げ研磨で用いた研磨バフは、実施例２で述べたキレート処理した研磨バフに酸化金属を混入して固化したものである。このポリッシュ仕上げ研磨では、シリコン半導体基板の裏面側を研磨することによって、シリコン半導体基板の裏面側に存在する研削損傷を除去することができた。次に、ポリッシュ研磨面に対して前記実施例１と同様のシリコン化学エッチング洗浄を実施して、裏面に付着した銅６を除去した（工程（４））。
【００８４】
この後、図１４に示すように、室温、酸素と窒素の混合雰囲気中で、シリコン半導体基板の裏面側にプラズマ処理を施して膜厚５ｎｍのシリコン酸窒化膜７を形成した（工程（５））。次に、保護基板を除去した後、シリコン半導体基板をダイシングして半導体チップにし、実施例１の図９に示したようなＦＢＧＡパッケージングを行った（工程（６））。このパッケージング工程は、実施例１と同じようにした。
【００８５】
（作用効果）
実施例３では、工程（４）の後において、シリコン半導体基板の裏面４側に研削損傷５の無い状態で、シリコン半導体基板の裏面側から２ｎｍまでの部分に局在化した状態で含まれる銅６含有量が５×１０7／ｃｍ2と少なくなっている。このため、研削によるシリコン半導体基板の銅汚染の影響を殆ど無視できる。また、シリコン半導体基板の裏面側が厚さ５ｎｍのシリコン酸窒化膜の薄膜７で覆われているため、この薄膜によりパッケージング時にシリコン半導体基板の裏面に到達する銅をブロックすることができる。
【００８６】
この結果、パッケージング後のＤＲＡＭの情報保持特性が良好に保たれ、パッケージング後にリフレッシュ不良となる半導体チップの不良確率をおおよそ２ｐｐｍとすることができ、製品歩留まりが大幅に改善されたことが分かる。
【００８７】
（比較例１）
図１５に示すように、主表面３に半導体素子１としてＤＲＡＭを形成したシリコン半導体基板２を準備し、Ｃｕ含有量が１０００ｐｐｍの研削砥石を用いてシリコン半導体基板の裏面４側に対して粗研削及び仕上げ研削を行った。なお、図１５では、半導体素子１は、模式的に層状に表している。この仕上げ研削後にＣｕを含有する搬送部を通過させたシリコン半導体基板の裏面をラマン分光分析と全反射蛍光Ｘ線分析で分析した。なお、本比較例１は、実施例１の製造方法に対して、（１）研削用の砥石のＣｕ含有量が１０００ｐｐｍである点、（２）搬送部を通過させた後のシリコン半導体基板の洗浄工程が無い点、（３）シリコン半導体基板の研削面を保護する薄膜７が無い点で異なっている。
【００８８】
分析の結果、シリコン半導体基板の裏面側には、深さ数１０ｎｍから数１００ｎｍの研削損傷５が存在していた。また、この研削損傷５領域（裏面側から深さ数１０ｎｍから数１００ｎｍの領域）のＣｕ含有量は１×１０17／ｃｍ3から１×１０18／ｃｍ3であった。
【００８９】
この状態のシリコン半導体基板にパッケージング処理を行った後の最終製造品のリフレッシュ特性を評価した。この結果、リフレッシュ不良となる半導体チップの不良確率はおおよそ５０ｐｐｍであり、製品歩留まりが悪かった。
【００９０】
（比較例２）
図１６に示すように、主表面３に半導体素子１としてＤＲＡＭを形成したシリコン半導体基板２を準備し、Ｃｕ含有量が０．５ｐｐｍの研削砥石を用いてシリコン半導体基板２の裏面４に対して粗研削及び仕上げ研削を行った。なお、図１６では、半導体素子１は、模式的に層状に表している。この仕上げ研削後にＣｕを含有する搬送部を通過させたシリコン半導体基板２の裏面４をラマン分光分析と全反射蛍光Ｘ線分析で分析した。なお、本比較例２は、実施例１の製造方法に対して、（１）搬送部を通過させた後のシリコン半導体基板の洗浄工程が無い点、（２）シリコン半導体基板の研削面を保護する薄膜７が無い点で異なっている。
【００９１】
この結果、シリコン半導体基板２の裏面側から深さが数１０ｎｍから数１００ｎｍの部分には研削損傷５が存在していた。また、Ｃｕ含有量は１×１０15／ｃｍ3から１×１０16／ｃｍ3であった。
【００９２】
この状態のシリコン半導体基板に対してパッケージング後の最終製造品のリフレッシュ特性を評価した。この結果、リフレッシュ不良となる半導体チップの不良確率はおおよそ２０ｐｐｍであり、製品歩留まりが悪かった。
【００９３】
（比較例３）
図１７に示すように、主表面３に半導体素子１としてＤＲＡＭを形成したシリコン半導体基板２を準備し、Ｃｕ含有量が１０００ｐｐｍの研削砥石を用いてシリコン半導体基板２の裏面４側に対して粗研削及び仕上げ研削を行った。なお、図１７では、半導体素子１は、模式的に層状に表している。次に、通常の研磨バフを用いたポリッシュ仕上げ研磨を行った後、シリコン半導体基板２の裏面側にシリコン窒化膜からなる薄膜７を形成した。そして、搬送部を通過させた後のシリコン半導体基板の裏面をラマン分光分析及び全反射蛍光Ｘ線分析を用いて分析した。なお、本比較例３は、実施例２の製造方法に対して、（１）砥石のＣｕ含有量が１０００ｐｐｍである点、（２）ポリッシュ仕上げ研磨に用いる研磨バフとしてキレート処理したものを用いていない点で異なっている。
【００９４】
分析の結果、シリコン半導体基板の裏面側には研削損傷が存在していなかった。しかし、薄膜７とシリコン半導体基板２の裏面には１×１０10／ｃｍ2から１×１０11／ｃｍ2のＣｕが偏析していた。これは、ポリッシュ仕上げ研磨で通常の研磨バフを用いたため、前の研削時において研削砥石からシリコン半導体基板内に転写されたＣｕ汚染を除去しきれなかったことを表している。
【００９５】
この状態のシリコン半導体基板に対してパッケージング後の最終製造品のリフレッシュ特性を評価した。この結果、リフレッシュ不良となる半導体チップの不良確率はおおよそ１００ｐｐｍであり、製品歩留まりが悪かった。
【図面の簡単な説明】
【００９６】
【図１】従来の半導体装置の製造方法の一工程を表す図である。
【図２】本発明の製造方法で用いる研削装置の一例を表す図である。
【図３】本発明の製造方法で用いる研削装置の一例を表す図である。
【図４】本発明の半導体装置の一例を表す図である。
【図５】本発明の半導体装置の製造方法の一工程を表す図である。
【図６】本発明の半導体装置の製造方法の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一工程を表す図である。
【図９】本発明の半導体装置の製造方法の一工程を表す図である。
【図１０】本発明の半導体装置の製造方法の一工程を表す図である。
【図１１】本発明の半導体装置の製造方法の一工程を表す図である。
【図１２】本発明の半導体装置の製造方法の一工程を表す図である。
【図１３】本発明の半導体装置の製造方法の一工程を表す図である。
【図１４】本発明の半導体装置の製造方法の一工程を表す図である。
【図１５】比較例１の半導体装置を表す図である。
【図１６】比較例２の半導体装置を表す図である。
【図１７】比較例３の半導体装置を表す図である。
【符号の説明】
【００９７】
１  半導体素子
２  シリコン半導体基板
３  主表面
４  裏面
５  研削損傷領域
６  銅
７  薄膜
８  半導体チップ
９  ダイアタッチフィルム
１０  ＦＢＧＡ基板
１１  ワイヤ
１２  樹脂
１３  半田ボール
１４  砥石
１５  台座
１８  シリコン半導体基板
【図１】
2009117653.tif 000003
【図２】
2009117653.tif 000004
【図３】
2009117653.tif 000005
【図４】
2009117653.tif 000006
【図５】
2009117653.tif 000007
【図６】
2009117653.tif 000008
【図７】
2009117653.tif 000009
【図８】
2009117653.tif 000010
【図９】
2009117653.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2009117653.tif 000015
【図１４】
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【図１５】
2009117653.tif 000017
【図１６】
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【図１７】
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