(57)【要約】【課題】ステップバンチングにより劣化し得るＳｉＣ層の表面状態の改善と残留不純物濃度の抑制とを両立させることにより、特性の向上、特にキャリアの移動度の向上を達成しつつ、十分な信頼性を確保することが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体装置であるＭＯＳＦＥＴの製造方法は、オフ角が４°以下の｛０００１｝面４Ｈ−ＳｉＣ基板を準備する工程（Ｓ１０）と、ＳｉＣ基板上に、Ｃ／Ｓｉが１．２以上となる条件下で、ＳｉＣ層をエピタキシャル成長させる工程（Ｓ３０）と、ＳｉＣ層の主面上にファセットを形成する工程（Ｓ４０）と、当該主面を含むように、チャネル領域を形成する工程（Ｓ５０）〜（Ｓ６０）とを備え、チャネル領域を形成する工程（Ｓ５０）〜（Ｓ６０）では、上記ファセットがチャネル領域となるように、チャネル領域が形成される。【選択図】図３
2009182240.tif 000002
【特許請求の範囲】
【請求項１】
六方晶炭化珪素からなり、オフ角が４°以下の｛０００１｝面ＳｉＣ基板を準備する工程と、
前記ＳｉＣ基板上に、Ｃ／Ｓｉが１．２以上となる条件下で、炭化珪素からなるＳｉＣ層をエピタキシャル成長させる工程と、
前記ＳｉＣ層の、前記ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面に対して珪素を供給しつつ、前記ＳｉＣ層を加熱することにより、前記第２の主面上にファセットを形成する工程と、
前記第２の主面を含むように、チャネル領域を形成する工程とを備え、
前記チャネル領域を形成する工程では、前記ファセットが前記チャネル領域となるように、前記チャネル領域が形成される、半導体装置の製造方法。
【請求項２】
前記ＳｉＣ層をエピタキシャル成長させる工程よりも後であって、前記ファセットを形成する工程よりも前に、前記第２の主面に溝部を形成する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳｉＣ基板のオフ方位が＜１−１００＞方向となす角は１０°以下である、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ＳｉＣ層をエピタキシャル成長させる工程におけるＣ／Ｓｉは１．５以上である、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ＳｉＣ層をエピタキシャル成長させる工程におけるＣ／Ｓｉは２以上である、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法により製造された、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、より特定的には、六方晶炭化珪素からなり、オフ角が４°以下の｛０００１｝面ＳｉＣ基板を用いた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
そして、上記炭化珪素を材料として採用した半導体装置の製造方法においては、少なくとも一方の主面が炭化珪素からなるＳｉＣ基板が準備され、当該ＳｉＣ基板上に炭化珪素からなるＳｉＣ層がエピタキシャル成長により形成されるプロセスが含まれる場合が多い。また、このエピタキシャル成長により高品質なＳｉＣ層を形成する目的で、ＳｉＣ基板の主面は、所定の結晶面に対してわずかに傾斜するように（オフ角を有するように）形成されることがある。具体的には、たとえば六方晶炭化珪素からなる｛０００１｝面ＳｉＣ基板上に、ＳｉＣ層がエピタキシャル成長により形成される場合、当該基板の主面は｛０００１｝面に対してオフ角を有するように形成される。このとき、オフ角は、たとえば８°程度とされる場合が多い。
【０００４】
一方、近年の半導体装置が使用される製品に対する低コスト化の要求に伴い、半導体装置に対しても低コスト化が要求されている。これに対応するため、上記ＳｉＣ基板のオフ角を小さくすることによりＳiＣ基板の収率を向上させる検討がなされている。この場合、｛０００１｝面ＳｉＣ基板のオフ角は、たとえば４°とされる（たとえば非特許文献１参照）。
【非特許文献１】Ｋｅｉｊｉ  Ｗａｄａ  ｅｔ  ａｌ．、“Ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｏｆ  ４Ｈ−ＳｉＣ  ｏｎ  ４°  ｏｆｆ−ａｘｉｓ  （０００１）  ａｎｄ  （０００−１）  ｓｕｂｓｔｒａｔｅｓ  ｂｙ  ｈｏｔ−ｗａｌｌ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ”、Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ、２００６年、２９１、ｐ．３７０−３７４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、オフ角を４°程度にまで小さくした場合、ＳｉＣ基板上にエピタキシャル成長により形成されるＳｉＣ層の表面において、ＳｉＣ層を構成するＳｉＣ結晶の成長により形成されるステップが統合されて凹凸が激しくなる現象（ステップバンチング）が発生しやすくなるという問題点がある。このステップバンチングが発生すると、ＳｉＣ層の表面（ＳｉＣ層上に他の層が形成される場合、当該他の層との界面）におけるエネルギー準位の密度が増加し、たとえば当該表面（界面）におけるキャリアの移動度が低下する。その結果、半導体装置の特性が劣化する。また、オフ角を４°以下にまでさらに低下させると、上記ステップバンチングは一層発生しやすくなる傾向にある。
【０００６】
これに対し、ＳｉＣ層がＳｉ（珪素）を含む原料ガスとＣ（炭素）を含む原料ガスとを用いた気相成長により形成される場合、供給される原料ガス中のＳｉ原子数に対するＣ原子数の比（以下、Ｃ／Ｓｉという）を低減することにより、上記ステップバンチングの発生を抑制することができる。しかし、Ｃ／Ｓｉを低減した場合、ＳｉＣ層において、意図的に導入された不純物以外の不純物の濃度（残留不純物濃度）が上昇するという問題が発生する。炭化珪素を素材として採用した半導体装置においては、ＳｉＣ層内に不純物の導電型およびその濃度を制御した領域を形成することにより、所望の動作を可能としている。したがって、残留不純物濃度が上昇すると、製造される半導体装置の信頼性が低下するおそれがある。特に、半導体装置の耐圧を担う領域の残留不純物濃度が上昇すると、半導体装置の耐圧が低下するおそれがある。つまり、オフ角を４°以下にまで小さくしたＳｉＣ基板を採用した場合、ステップバンチングの抑制と残留不純物濃度の抑制とを両立することが困難になるという問題が発生する。
【０００７】
そこで、本発明の目的は、ステップバンチングにより劣化し得るＳｉＣ層の表面状態の改善と残留不純物濃度の抑制とを両立させることにより、特性の向上、特にキャリアの移動度の向上を達成しつつ、十分な信頼性を確保することが可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置の製造方法は、六方晶炭化珪素からなり、オフ角が４°以下の｛０００１｝面ＳｉＣ基板を準備する工程と、当該ＳｉＣ基板上に、Ｃ／Ｓｉが１．２以上となる条件下で、炭化珪素からなるＳｉＣ層をエピタキシャル成長させる工程と、ＳｉＣ層の、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面に対して珪素を供給しつつ、ＳｉＣ層を加熱することにより、第２の主面上にファセットを形成する工程と、第２の主面を含むように、チャネル領域を形成する工程とを備えている。そして、チャネル領域を形成する工程では、ファセットがチャネル領域となるように、チャネル領域が形成される。
【０００９】
本発明者は、半導体装置の特性の劣化、特にキャリアの移動度の低下を抑制しつつ、半導体装置の十分な信頼性を確保する方策について詳細な検討を行なった。その結果、以下のような知見が得られた。すなわち、Ｃ／Ｓｉが１．２以上となる条件下でＳｉＣ層をエピタキシャル成長させることにより、ＳｉＣ層内の残留不純物濃度を半導体装置の十分な信頼性確保に必要な範囲、具体的には１×１０１５ｃｍ−３以下、あるいはより好ましい範囲である５×１０１４ｃｍ−３以下にまで抑制することができる。一方、オフ角が４°以下の｛０００１｝面ＳｉＣ基板上に上述のような条件下でＳｉＣ層を形成した場合、当該表面にファセットを形成することにより、ステップバンチングにより劣化し得るＳｉＣ層の表面状態を改善することができる。そして、当該ファセットがチャネル領域となるようにチャネル領域を形成することにより、当該チャネル領域において十分なキャリア（電子または正孔）の移動度（チャネル移動度）を確保することができる。
【００１０】
本発明の半導体装置の製造方法では、オフ角が４°以下の｛０００１｝面ＳｉＣ基板上に、Ｃ／Ｓｉが１．２以上となる条件下でＳｉＣ層をエピタキシャル成長させた後、ＳｉＣ層の第２の主面上にファセットを形成した上で、当該ファセットがチャネル領域となるようにチャネル領域が形成される。そのため、本発明の半導体装置の製造方法によれば、ステップバンチングにより劣化し得るＳｉＣ層の表面状態の改善と残留不純物濃度の抑制とを両立することにより、半導体装置の特性の向上、特にチャネル移動度の向上を達成しつつ、十分な信頼性を確保することが可能な半導体装置を製造することができる。
【００１１】
なお、上記ＳｉＣ層をエピタキシャル成長させる工程において、Ｃ／Ｓｉが４を超えると、その後にファセットを形成する工程を実施した場合でも、ステップバンチングにより劣化し得るＳｉＣ層の表面状態を十分に改善することができないおそれがある。そのため、Ｃ／Ｓｉは４以下とすることが好ましい。また、「オフ角が４°以下」とは、オフ角が０の場合、つまりオフ角を有さない場合を含んでいる。ただし、ステップバンチングの発生を容易に抑制するためには、オフ角は０．５°以上であることが好ましい。さらに、オフ角が４°以下の｛０００１｝面ＳｉＣ基板とは、上記ＳｉＣ層が形成されるべき主面と当該ＳｉＣ基板を構成する結晶の｛０００１｝面とのなす角が４°以下であるＳｉＣ基板をいい、別の観点から説明すると、上記ＳｉＣ層が形成されるべき主面に垂直な直線（法線）が＜０００１＞方向に対してなす角が４°以下となっているＳｉＣ基板をいう。
【００１２】
上記半導体装置の製造方法において好ましくは、ＳｉＣ層をエピタキシャル成長させる工程よりも後であって、ファセットを形成する工程よりも前に、上記第２の主面に溝部を形成する工程をさらに備えている。
【００１３】
ファセットを形成する工程では、ファセットは、隣接するファセットとの間で互いに影響を及ぼし合いながら形成される。そのため、小型のファセットが形成されたり、形成されたファセットの大きさや方位がばらついたりする場合がある。これに対し、ファセットを形成する前に溝部を形成しておくことにより、溝部に隣接する位置に形成されるファセットは、当該溝部に面する側において他のファセットの影響を受けることなく成長することができるため、大型のファセットを一様に形成することが可能となる。その結果、半導体装置の特性を一層向上させることが可能となる。
【００１４】
上記半導体装置の製造方法において好ましくは、ＳｉＣ基板のオフ方位が＜１−１００＞方向となす角は１０°以下である。これにより、方位の揃った大きなファセットを形成することが容易となり、半導体装置の特性を一層向上させることが可能となる。ここで、方位の揃った大きなファセットを容易に形成するためには、上記ＳｉＣ基板のオフ方位が＜１−１００＞であることが理想的である。しかし、ＳｉＣ基板のオフ方位が＜１−１００＞方向となす角が１０°以下であれば、実用上十分な効果が得られ、当該角が５°以下であればさらに高い効果が得られる。
【００１５】
上記半導体装置の製造方法において好ましくは、ＳｉＣ層をエピタキシャル成長させる工程におけるＣ／Ｓｉ比は１．５以上である。これにより、残留不純物濃度を一層抑制することが可能となり、半導体装置の信頼性が一層向上する。
【００１６】
上記半導体装置の製造方法において好ましくは、ＳｉＣ層をエピタキシャル成長させる工程におけるＣ／Ｓｉ比は２以上である。これにより、残留不純物濃度をさらに抑制することが可能となり、半導体装置の信頼性がより一層向上する。
【００１７】
本発明に従った半導体装置は、上記本発明の半導体装置の製造方法により製造されている。
【００１８】
上記本発明の半導体装置の製造方法により製造されていることにより、本発明の半導体装置によれば、特性の向上を達成しつつ、十分な信頼性を確保することが可能な半導体装置を提供することができる。
【発明の効果】
【００１９】
以上の説明から明らかなように、本発明の半導体装置の製造方法および半導体装置によれば、ステップバンチングにより劣化し得るＳｉＣ層の表面状態の改善と残留不純物濃度の抑制とを両立させることにより、半導体装置の特性の向上、特にキャリアの移動度の向上を達成しつつ、半導体装置の十分な信頼性を確保することが可能な半導体装置の製造方法および半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２１】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の構成を示す概略断面図である。また、図２は、図１の領域α付近を拡大して示す概略部分断面図である。図１および図２を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。
【００２２】
図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１０と、ＳｉＣからなり、導電型がｎ型（第１導電型）のバッファー層１１と、ＳｉＣからなり、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐ型ウェル１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１８とを備えている。ｎ＋ＳｉＣ基板１０は、六方晶ＳｉＣ（４Ｈ−ＳｉＣ）からなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。また、ｎ＋ＳｉＣ基板１０の一方の主面１０Ａは、（０００１）Ｓｉ面に対してオフ方位が＜１−１００＞、オフ角が４°となっている。
【００２３】
バッファー層１１は、ｎ＋ＳｉＣ基板１０の一方の主面１０Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。バッファー層１１に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。ｎ−ＳｉＣ層１２は、バッファー層１１のｎ＋ＳｉＣ基板１０側とは反対側の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファー層１１に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２４】
一対のｐ型ウェル１３は、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐ型ウェル１３に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２５】
ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐ型ウェル１３に取り囲まれるように、一対のｐ型ウェル１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばリン（Ｐ）などをｎ−ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度で含んでいる。ｐ＋領域１８は、一対のｐ型ウェル１３のうち一方のｐ型ウェル１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐ型ウェル１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ＋領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐ型ウェル１３に含まれるｐ型不純物よりも高い濃度で含んでいる。
【００２６】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、ソース電極１９と、ドレイン電極２０とを備えている。
【００２７】
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００２８】
ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
【００２９】
ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域１４とオーミックコンタクト可能な材料からなっている。
【００３０】
ソース電極１９は、ソースコンタクト電極１６に接触して形成されており、Ａｌなどの導電体からなっている。そして、ソース電極１９は、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。
【００３１】
ドレイン電極２０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１０Ａとは反対側の主面である他方の主面１０Ｂに接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１０とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１０と電気的に接続されている。
【００３２】
さらに、図１および図２を参照して、ｐ型ウェル１３のゲート酸化膜１５と接触する付近であり、後述するＭＯＳＦＥＴ１の動作の際に反転層が形成されるべき領域であるチャネル領域１３Ａの表面には、ファセット１２１が形成されている。ファセット１２１は、｛０００１｝面である第１面１２１Ａと、第１面１２１Ａに交差する面である第２面１２１Ｂとを含んでいる。なお、本実施の形態においては、ファセット１２１は、第２の主面１２Ｂの全域にわたって形成されている。
【００３３】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１および図２を参照して、ゲート電極１７の電圧が０Ｖの状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐ型ウェル１３とｎ−ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐ型ウェル１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ−ＳｉＣ層１２とが電気的に接続され、ソース電極１９とドレイン電極２０との間に電流が流れる。
【００３４】
ここで、実施の形態１におけるＭＯＳＦＥＴ１は、後述する本発明の一実施の形態である実施の形態１における半導体装置の製造方法により製造されている。その結果、特性の向上を達成しつつ、十分な信頼性を確保することが可能な半導体装置（ＭＯＳＦＥＴ）となっている。
【００３５】
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図３は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図４〜図１０は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。なお、図６および図８は、それぞれ図５の領域β付近および図７の領域γ付近を拡大して示す図である。
【００３６】
図３を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型のＳｉＣ基板が準備される。具体的には、図４を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１０が準備される。ｎ＋ＳｉＣ基板１０の一方の主面１０Ａは、（０００１）Ｓｉ面に対してオフ方位が＜１−１００＞、オフ角が４°となっている。
【００３７】
次に、図３を参照して、工程（Ｓ２０）としてバッファー層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１０上に第１導電型のバッファー層が形成される。具体的には、図４を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１０の一方の主面１０Ａ上にバッファー層１１が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むバッファー層１１を形成することができる。
【００３８】
次に、図３を参照して、工程（Ｓ３０）としてｎ型層形成工程が実施される。この工程（Ｓ３０）では、バッファー層１１上に第１導電型の半導体層が形成される。具体的には、図４を参照して、エピタキシャル成長によりバッファー層１１上にｎ−ＳｉＣ層１２が形成される。エピタキシャル成長は、上記工程（Ｓ２０）と同様に実施することができる。これにより、バッファー層１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層１２を形成することができる。ここで、工程（Ｓ３０）においては、原料ガスとして用いられるＳｉＨ４とＣ３Ｈ８とに含まれるＳｉ原子数に対するＣ原子の比であるＣ／Ｓｉは、１．２以上とされる。これにより、ｎ−ＳｉＣ層１２内の残留不純物濃度をＭＯＳＦＥＴ１の十分な信頼性確保に必要な範囲、具体的には１×１０１５ｃｍ−３以下、あるいはより好ましい範囲である５×１０１４ｃｍ−３以下にまで抑制することができる。
【００３９】
次に、図３を参照して、工程（Ｓ４０）としてファセット形成工程が実施される。この工程（Ｓ４０）では、ｎ−ＳｉＣ層１２の、ｎ＋ＳｉＣ基板１０側の第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂに対して珪素（Ｓｉ）を供給しつつ、ｎ−ＳｉＣ層１２を加熱することにより、第２の主面１２Ｂ上にファセットが形成される。具体的には、図５を参照して、まず、第２の主面１２Ｂ上にＳｉからなるＳｉ膜３１が形成される。Ｓｉ膜３１の形成は、たとえば蒸着法により実施することができる。次に、Ｓｉ膜３１が形成されたｎ−ＳｉＣ層１２を所定の温度に加熱する。これにより、Ｓｉ膜３１から第２の主面１２Ｂに対してＳｉが供給されつつ、ｎ−ＳｉＣ層１２が加熱される。これにより、図６に示すように、第２の主面１２Ｂにファセット１２１が形成される。ここで、上記加熱の温度は、ファセットの形成を促進する観点から、Ｓｉの融点以上の温度である１４５０℃以上であることが好ましく、１６００℃以上とすることがより好ましい。一方、ＳｉＣの昇華を抑制する観点から上記加熱の温度は２０００℃以下とすることが好ましく、１８００℃以下であることがより好ましい。
【００４０】
次に、図３を参照して、工程（Ｓ５０）としてｐ型ウェル形成工程が実施される。この工程（Ｓ５０）では、図５および図６を参照して、工程（Ｓ４０）において形成されたＳｉ膜３１が、たとえばウエットエッチングにより除去された上で、図７を参照して、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐ型ウェル１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いてｎ−ＳｉＣ層１２にイオン注入を行なうことにより、ｎ−ＳｉＣ層１２にｐ型ウェル１３が形成される。
【００４１】
次に、図３を参照して、工程（Ｓ６０）としてｎ＋領域形成工程が実施される。この工程（Ｓ６０）では、ｐ型ウェル１３内の第２の主面１２Ｂを含む領域に、ｎ−ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図７を参照して、まず、工程（Ｓ５０）においてマスクとして使用された上記酸化膜が除去された上で、工程（Ｓ５０）と同様の手順で、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、リン（Ｐ）などのｎ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｎ＋ソース領域１４が形成される。
【００４２】
ここで、図７および図８を参照して、上記工程（Ｓ５０）および（Ｓ６０）においてｐ型ウェル１３およびｎ＋ソース領域１４が形成されることにより、ファセット１２１がチャネル領域１３Ａとなるように、第２の主面１２Ｂを含むようにチャネル領域１３Ａが形成される。つまり、チャネル領域１３Ａは、ファセット１２１を含むように形成される。これにより、チャネル領域１３Ａにおいて十分なキャリア（電子または正孔）の移動度（チャネル移動度）を確保することができる。
【００４３】
次に、図３を参照して、工程（Ｓ７０）としてｐ＋領域形成工程が実施される。この工程（Ｓ７０）では、図７を参照して、一対のｐ型ウェル１３のうち一方のｐ型ウェル１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐ型ウェル１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように、高濃度第２導電型領域（ｐ＋領域１８）が形成される。具体的には、図７を参照して、工程（Ｓ５０）および（Ｓ６０）と同様の手順で所望のｐ＋領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｐ＋領域１８が形成される。
【００４４】
次に、図３を参照して、工程（Ｓ８０）として活性化アニール工程が実施される。この工程（Ｓ８０）では、イオン注入が実施されたｎ−ＳｉＣ層１２を加熱することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。
【００４５】
次に、図３を参照して、工程（Ｓ９０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ９０）では、図９を参照して、工程（Ｓ１０）〜（Ｓ８０）までが実施されて所望のイオン注入層を含むｎ−ＳｉＣ層１２が形成されたｎ＋ＳｉＣ基板１０が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなるゲート酸化膜１５（図１参照）となるべき熱酸化膜１５Ａが、第２の主面１２Ｂ上に形成される。
【００４６】
次に、図３を参照して、工程（Ｓ１００）および（Ｓ１１０）としてドレイン電極形成工程およびオーミック電極形成工程が実施される。工程（Ｓ１００）では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１０に示すように、ｎ＋ＳｉＣ基板１０とオーミックコンタクト可能なＮｉＳｉからなるドレイン電極２０が、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層１２が形成される側とは反対側の主面に接触するように形成される。また、工程（Ｓ１１０）では、工程（Ｓ１００）と同様に、たとえば蒸着法により形成されたＮｉ膜が加熱されてシリサイド化されることにより、ＮｉＳｉ（ニッケルシリサイド）からなり、ｎ＋ソース領域１４とオーミックコンタクトする一対のソースコンタクト電極１６が、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するように、第２の主面１２Ｂに接触して形成される。ここで、工程（Ｓ１００）および（Ｓ１１０）は、所望の領域にＮｉ膜をたとえば蒸着法により形成し、これを加熱してシリサイド化させることにより、同時に実施することができる。
【００４７】
次に、図３を参照して、工程（Ｓ１２０）としてゲート電極形成工程が実施される。この工程（Ｓ１２０）では、たとえば導電体であるＡｌ、ポリシリコンなどからなるゲート電極１７（図１参照）が、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。
【００４８】
次に、図３を参照して、工程（Ｓ１３０）としてソース電極形成工程が実施される。この工程（Ｓ１３０）では、たとえば蒸着法により、導電体であるＡｌからなるソース電極１９（図１参照）が、ソースコンタクト電極１６の上部表面上に形成される。以上の工程（Ｓ１０）〜（Ｓ１３０）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１製造方法は完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。
【００４９】
実施の形態１におけるＭＯＳＦＥＴの製造方法においては、オフ角が４°以下（本実施の形態では４°）、オフ方位が＜１−１００＞である六方晶ｎ＋ＳｉＣ基板１０上に、工程（Ｓ３０）において、Ｃ／Ｓｉが１．２以上となる条件下でｎ−ＳｉＣ層１２をエピタキシャル成長させた後、ｎ−ＳｉＣ層１２の第２の主面１２Ｂ上にファセット１２１を形成した上で、当該ファセット１２１がチャネル領域１３Ａとなるようにチャネル領域１３Ａが形成される。そのため、本実施の形態におけるＭＯＳＦＥＴ１の製造方法によれば、ステップバンチングにより劣化し得るｎ−ＳｉＣ層１２の表面状態の改善と残留不純物濃度の抑制とを両立させることにより、特性の向上、特にチャネル移動度の向上を達成しつつ、十分な信頼性を確保することが可能なＭＯＳＦＥＴ１を製造することができる。
【００５０】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２における半導体装置の製造方法について説明する。図１１は、実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。なお、図１１は、図７の領域γ付近を拡大して示す図に相当する。実施の形態２における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図３を参照して、工程（Ｓ５０）および工程（Ｓ６０）において、実施の形態２は実施の形態１とは異なっている。
【００５１】
すなわち、実施の形態２におけるＭＯＳＦＥＴの製造方法では、工程（Ｓ５０）および工程（Ｓ６０）においてｐ型ウェル１３およびｎ＋ソース領域１４が形成されることにより、チャネル領域１３Ａにおける第２の主面１２Ｂが、単一のファセット１２１内に含まれるように、チャネル領域１３Ａが形成される。これにより、チャネル領域１３Ａにおける第２の主面の凹凸が抑制され、チャネル移動度が一層向上する。
【００５２】
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３における半導体装置の製造方法について説明する。図１２は、実施の形態３におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図１３〜図１５は、実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。なお、図１３、図１４および図１５は、それぞれ図４の領域δ付近、図５の領域β付近および図７の領域γ付近を拡大して示す図に相当する。実施の形態３における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図１２および図３を参照して、工程（Ｓ３０）の後であって工程（Ｓ４０）の前に、工程（Ｓ１４０）として溝部形成工程が実施される点で、実施の形態３は実施の形態１とは異なっている。
【００５３】
すなわち、実施の形態３におけるＭＯＳＦＥＴの製造方法では、実施の形態１と同様に工程（Ｓ１０）〜（Ｓ３０）が実施された後、工程（Ｓ１４０）が実施される。この工程（Ｓ１４０）では、第２の主面１２Ｂを含む領域に溝部が形成される。具体的には、図４および図１３を参照して、工程（Ｓ１０）〜（Ｓ３０）が実施されて形成されたｎ−ＳｉＣ層１２の第２の主面１２Ｂを含む領域に、溝部３２が形成される。溝部３２の形成は、たとえばＲＩＥにより実施することができる。ここで、溝部３２は、ｎ＋ＳｉＣ基板１０のオフ方位である＜１−１００＞方向に垂直な方向（図１３において紙面奥から手前に向かう方向）に複数本、互いに平行に、かつ等間隔に形成される。
【００５４】
次に、図１２を参照して、工程（Ｓ４０）が実施の形態１の場合と同様に実施される。このとき、工程（Ｓ１４０）において溝部３２が形成されていることにより、形成されるファセット１２１は当該溝部３２に面する側において他のファセット１２１の影響を受けることなく成長することができる。そのため、図１４に示すように、工程（Ｓ４０）において大型のファセット１２１が一様に形成される。そして、工程（Ｓ５０）および工程（Ｓ６０）においては、実施の形態２の場合と同様に、ｐ型ウェル１３およびｎ＋ソース領域１４が形成されることにより、チャネル領域１３Ａにおける第２の主面１２Ｂが、単一のファセット１２１内に含まれるように、チャネル領域１３Ａが形成される（図１５参照）。ここで、本実施の形態においては、工程（Ｓ４０）において大型のファセット１２１が一様に形成されているため、チャネル領域１３Ａにおける第２の主面１２Ｂが、単一のファセット１２１内に含まれるようにチャネル領域１３Ａを形成することが容易となっている。そして、大型のファセットを用いてチャネル領域１３Ａが形成されることにより、チャネル移動度が一層向上する。
【実施例１】
【００５５】
以下、本発明の実施例１について説明する。本発明の半導体装置の製造方法と同様のプロセスを用いてＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を作製し、ＭＯＳチャネル移動度の評価を行なう実験、およびＭＯＳＦＥＴを実際に作製しオン抵抗を測定する実験を行なった。実験の手順は以下のとおりである。
【００５６】
まず、上記実施の形態１と同様のプロセスで工程（Ｓ１０）〜（Ｓ４０）を実施した。ここで、工程（Ｓ１０）においては、（０００１）Ｓｉ面に対してオフ角が４°、オフ方位が＜１−１００＞方向の４Ｈ−ＳｉＣ基板（ｎ＋ＳｉＣ基板１０）が準備された。また、工程（Ｓ３０）では、Ｃ／Ｓｉが１．２の条件下で、ｎ−ＳｉＣ層１２がエピタキシャル成長により形成された。また、工程（Ｓ４０）では、Ｓｉ膜３１が形成された後、アルゴンガス雰囲気中で１７００℃に３０分間保持する熱処理が行なわれることにより、ファセット１２１が形成された。
【００５７】
次に、上述のようにして作製されたエピタキシャル層付基板（エピ基板）を用いてＭＯＳチャネル移動度評価用のＴＥＧを作製した。また、同様のエピ基板を用いて縦型ＭＯＳＦＥＴ（チャネル長：２μｍ）を作製した。ここで、ｎ−ＳｉＣ層１２の厚みは１０μｍ、ｎ−ＳｉＣ層１２中のｎ型不純物の濃度は５×１０１５ｃｍ−３とした（実施例）。
【００５８】
一方、比較のため、上記手順のうちファセットを形成する工程である工程（Ｓ４０）を省略して同様にエピ基板を作製し、これを用いて同様のＴＥＧおよび縦型ＭＯＳＦＥＴを作製した（比較例）。そして、上記実施例および比較例のＴＥＧおよび縦型ＭＯＳＦＥＴを用いてＭＯＳチャネル移動度および特性オン抵抗を測定した。
【００５９】
次に、実験の結果を説明する。上記実施例におけるチャネル移動度は１００ｃｍ２／Ｖ・ｓ、特性オン抵抗は５ｍΩ・ｃｍ２であったのに対し、比較例におけるチャネル移動度は２０ｃｍ２／Ｖ・ｓ、特性オン抵抗は１５ｍΩ・ｃｍ２であった。このことから、本発明の半導体装置の製造方法によれば、高いチャネル移動度および低いオン抵抗を実現できる半導体装置を製造可能であることが確認された。
【実施例２】
【００６０】
以下、本発明の実施例２について説明する。４Ｈ−ＳｉＣ基板上にＳｉＣ層をエピタキシャル成長により形成した場合の、Ｃ／Ｓｉと当該ＳｉＣ層における残留不純物濃度との関係を調査する実験を行なった。実験の手順は以下のとおりである。
【００６１】
まず、（０００１）Ｓｉ面に対してオフ角が４°、オフ方位が＜１−１００＞方向である４Ｈ−ＳｉＣ基板が準備された。そして、当該基板の主面上に種々のＣ／Ｓｉの下で意図的に不純物を導入することなくＳｉＣ層をエピタキシャル成長させ、当該ＳｉＣ層中の残留不純物濃度を測定した。
【００６２】
次に、実験の結果について説明する。図１６は、実施例２における実験結果を示す図である。図１６において、横軸はＣ／Ｓｉ、縦軸はｎ型不純物の濃度からｐ型不純物の濃度を差し引いた値である残留不純物濃度を示している。また、図中の破線は、半導体装置の信頼性、特に耐圧を考慮した場合の残留不純物濃度の許容範囲の上下限値を示している。
【００６３】
図１６を参照して、Ｃ／Ｓｉが１．２以上では、残留不純物濃度が大幅に低下し、残留不純物濃度の許容範囲内となる。そして、Ｃ／Ｓｉが１．５以上では、残留不純物濃度がさらに低下し、Ｃ／Ｓｉが２．０以上では一層低い値となっている。このことから、半導体装置の信頼性、特に耐圧を考慮した場合、ＳｉＣ層をエピタキシャル成長させる際のＣ／Ｓｉの値は１．２以上とする必要があり、Ｃ／Ｓｉが１．５以上とすることが好ましく、２．０以上とすることがより好ましいことが確認された。
【００６４】
なお、上記実施の形態および実施例においては、本発明の半導体装置の製造方法を適用可能な半導体装置として、縦型ＭＯＳＦＥＴを例として挙げたが、本発明の半導体装置の製造方法を適用可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法を適用可能な半導体装置としては、縦型ＭＯＳＦＥＴのほか、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属半導体電界効果トランジスタ）などが挙げられる。
【００６５】
また、結晶面および結晶方向を表記する際、マイナスの数値を記載する場合、数値の上にバーを記載する表記が一般的であるが、本願の特許請求の範囲、明細書、要約書、図面においては、便宜上数値の前に「−（マイナス）」を付して表記した。
【００６６】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６７】
本発明の半導体装置の製造方法および半導体装置は、六方晶炭化珪素からなり、オフ角が４°以下の｛０００１｝面ＳｉＣ基板を用いた半導体装置の製造方法および半導体装置に、特に有利に適用され得る。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図２】図１の領域α付近を拡大して示す概略部分断面図である。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態３におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図１３】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施例２における実験結果を示す図である。
【符号の説明】
【００６９】
１  ＭＯＳＦＥＴ、１０  ｎ＋ＳｉＣ基板、１０Ａ  一方の主面、１０Ｂ  他方の主面、１１  バッファー層、１２  ｎ−ＳｉＣ層、１２Ａ  第１の主面、１２Ｂ  第２の主面、１３  ｐ型ウェル、１３Ａ  チャネル領域、１４  ｎ＋ソース領域、１５  ゲート酸化膜、１５Ａ  熱酸化膜、１６  ソースコンタクト電極、１７  ゲート電極、１８  ｐ＋領域、１９  ソース電極、２０  ドレイン電極、３１  Ｓｉ膜、３２  溝部、１２１  ファセット、１２１Ａ  第１面、１２１Ｂ  第２面。
【図１】
2009182240.tif 000003
【図２】
2009182240.tif 000004
【図３】
2009182240.tif 000005
【図４】
2009182240.tif 000006
【図５】
2009182240.tif 000007
【図６】
2009182240.tif 000008
【図７】
2009182240.tif 000009
【図８】
2009182240.tif 000010
【図９】
2009182240.tif 000011
【図１０】
2009182240.tif 000012
【図１１】
2009182240.tif 000013
【図１２】
2009182240.tif 000014
【図１３】
2009182240.tif 000015
【図１４】
2009182240.tif 000016
【図１５】
2009182240.tif 000017
【図１６】
2009182240.tif 000018