(57)【要約】【課題】画素内にラッチ回路を備えた電気泳動表示装置に適用できるアクティブマトリクス基板において、ラッチ回路内の画素データを破壊することなく読み出す方法を提供する。【解決手段】本発明の画素データ読み出し方法は、画素４０Ａのラッチ回路７０ａの電源（Ｖｄｄ、Ｖｓｓ）を正負両電源に切り替える電源切替ステップと、読み出し対象となる画素４０Ａに接続されたデータ線６８ａにグランド電位を入力する基準電位入力ステップと、ラッチ回路７０ａの出力をデータ線６８ａを介して取得するデータ読み出しステップと、を有する。【選択図】図９
2009229522.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置において、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられ、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路とを備えたアクティブマトリクス基板から画素データを読み出す方法であって、
前記ラッチ回路に書き込まれた前記画素データを読み出すステップが、前記ラッチ回路の電源を正負両電源に切り替える電源切替ステップと、読み出し対象となる前記画素に接続された前記データ線にグランド電位を入力する基準電位入力ステップと、前記走査線駆動回路及び前記データ線駆動回路により前記画素を選択し、選択された前記画素の前記ラッチ回路の出力を前記データ線を介して取得するデータ読み出しステップと、を含むことを特徴とするアクティブマトリクス基板の画素データ読み出し方法。
【請求項２】
前記基準電位入力ステップにおいて、前記データ線駆動回路に接続された複数の前記データ線にグランド電位を入力し、
前記データ読み出しステップにおいて、前記走査線駆動回路及び前記データ線駆動回路により前記画素を順次選択し、選択された前記画素の前記ラッチ回路の出力を取得することを特徴とする請求項１に記載のアクティブマトリクス基板の画素データ読み出し方法。
【請求項３】
前記電源切替ステップに先立って、前記データ線駆動回路から前記ラッチ回路に到る配線の少なくとも一部をハイインピーダンス状態とするステップを有することを特徴とする請求項１又は２に記載のアクティブマトリクス基板の画素データ読み出し方法。
【請求項４】
前記電源切替ステップが、前記ラッチ回路の電源を正負両電源に切り替えるステップとともに、前記走査線駆動回路及び前記データ線駆動回路の電源を正負両電源に切り替えるステップを含むことを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリクス基板の画素データ読み出し方法。
【請求項５】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置に適用でき、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられ、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路とを備えたアクティブマトリクス基板の検査方法であって、
前記走査線駆動回路及び前記データ線駆動回路を駆動して前記表示部の前記画素に画素データを書き込むデータ書き込みステップと、前記画素のラッチ回路から前記画素データを読み出すステップとを有し、
前記画素データを読み出すステップが、前記ラッチ回路の電源を正負両電源に切り替える電源切替ステップと、読み出し対象となる前記画素に接続された前記データ線にグランド電位を入力する基準電位入力ステップと、前記走査線駆動回路及び前記データ線駆動回路により前記画素を選択し、選択された前記画素の前記ラッチ回路の出力を前記データ線を介して取得するデータ読み出しステップと、を有することを特徴とするアクティブマトリクス基板の検査方法。
【請求項６】
前記基準電位入力ステップにおいて、前記データ線駆動回路に接続された複数の前記データ線にグランド電位を入力し、
前記データ読み出しステップにおいて、前記走査線駆動回路及び前記データ線駆動回路により前記画素を順次選択し、選択された前記画素の前記ラッチ回路の出力を取得することを特徴とする請求項５に記載のアクティブマトリクス基板の検査方法。
【請求項７】
前記電源切替ステップに先立って、前記データ線駆動回路から前記ラッチ回路に到る配線の少なくとも一部をハイインピーダンス状態とするステップを有することを特徴とする請求項５又は６に記載のアクティブマトリクス基板の検査方法。
【請求項８】
前記電源切替ステップが、前記ラッチ回路の電源を正負両電源に切り替えるステップとともに、前記走査線駆動回路及び前記データ線駆動回路の電源を正負両電源に切り替えるステップを含むことを特徴とする請求項５から７のいずれか１項に記載のアクティブマトリクス基板の検査方法。
【請求項９】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置に適用でき、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられ、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路と、外部接続端子としての外部電源端子と外部データ入力端子と外部データ出力端子と、を備えたアクティブマトリクス基板の検査装置であって、
前記外部データ入力端子に対して検査用データを入力するデータ書き込み部と、前記外部データ出力端子を介して前記検査用データを読み出すデータ読み出し部とを備えており、
前記データ書き込み部が、前記電源端子に対して正電源を供給する正電源回路を有する一方、前記データ読み出し部が、前記電源端子に正負両電源を供給する正負両電源回路を有することを特徴とするアクティブマトリクス基板の検査装置。
【請求項１０】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置に適用できるアクティブマトリクス基板であって、
前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられており、
走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路と、外部接続端子としての外部電源端子と外部データ入力端子と外部データ出力端子と、を備えていることを特徴とするアクティブマトリクス基板。
【請求項１１】
請求項１０に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向配置された対向基板との間に、電気泳動粒子を含む電気泳動素子を挟持してなることを特徴とする電気泳動表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板の画素データ読み出し方法、アクティブマトリクス基板の検査方法及び検査装置、アクティブマトリクス基板、電気泳動表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を備え、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示する構成であった。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１３（ａ）は、特許文献１記載の構成を備えた画素４０の回路構成図である。同図に示す画素４０は、選択トランジスタ４１と、ラッチ回路７０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを有する。選択トランジスタ４１にはデータ線６８及び走査線６６が接続されている。ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとをループ接続した構成であり、ラッチ回路７０のデータ入力端子Ｎ１に選択トランジスタ４１が接続され、データ出力端子Ｎ２に画素電極３５が接続されている。
なお、画素４０の各構成要素の詳細については、後段の実施の形態で図２を参照して説明している。
【０００４】
ところで、画素４０を備えた電気泳動表示装置の製造工程においても動作検査が成されている。この検査は、通常、電気泳動表示装置が組み上がった状態（画素電極３５と共通電極３７との間に電気泳動素子３２が配置された状態）で、画素４０の表示状態を観察する方法により実施されており、ラッチ回路７０自体の検査は行われていなかった。これは、画素４０のラッチ回路７０に接続されたデータ線６８が１本しかなく、データ読み出しには不向きな構造となっているためである。
【０００５】
ここで図１３（ｂ）は、半導体メモリに用いられるＳＲＡＭ回路の一般的な構成を示す図である。図１３（ｂ）に示すＳＲＡＭ回路４００は、２つのインバータＩＮＶ１、ＩＮＶ２を有するメモリセル４０１と、選択トランジスタ４０２、４０３と、ワード線４０４と、２本のビット線４０５、４０６とにより構成されている。
ＳＲＡＭ回路４００では、データを保持したメモリセル４０１の端子Ａ、Ｂのいずれかは必ずローレベルであるため、ワード線４０４をハイレベル（Ｈ）にしたときに、ハイレベルにプリチャージされた２本のビット線４０５、４０６のいずれかからメモリセル４０１に電流が流れ込む。これにより生じたビット線４０５、４０６同士の電位差をセンスアンプで増幅してデータを復元することによって読み出していた。
【０００６】
しかし、図１３（ａ）に示した画素４０では、ラッチ回路７０に対して設けられたデータ線６８は１本のみであるため、上記のようなデータ読み出し方法を用いることはできない。また、データ線６８を用いてラッチ回路７０のデータを読み出そうとすると、ラッチ回路７０内のデータが破壊されてしまうおそれがあった。
【０００７】
データ線６８を介してラッチ回路７０へのデータの書き込み及び読み出しを行う場合、（１）ラッチ回路７０に「１」（ハイレベル）のデータ（画像信号）を書き込んだ後、（２）ラッチ回路７０からデータを読み出すために選択トランジスタ４１をオン状態とし、データ線６８にラッチ回路７０からデータを出力させる。
そうすると、上記（２）の過程において、グランド電位のデータ線６８の寄生容量をラッチ回路７０の帰還インバータ７０ｆが充電するため、帰還インバータ７０ｆの出力電位が一時的に低下する。このとき、帰還インバータ７０ｆの電流駆動能力によっては、出力電位がラッチ回路７０の閾値電圧を下回ってしまうために、ラッチ回路７０のデータが反転して破壊されてしまう。
【０００８】
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素内にラッチ回路を備えた電気泳動表示装置に適用されるアクティブマトリクス基板において、ラッチ回路内の画素データを破壊することなく読み出す方法を提供することを目的の一つとする。
また本発明は、上記の読み出し方法を利用したアクティブマトリクス基板の検査方法及び検査装置を提供することを目的の他の一つとする。
【課題を解決するための手段】
【０００９】
本発明の画素データ読み出し方法は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置において、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられ、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路とを備えたアクティブマトリクス基板から画素データを読み出す方法であって、前記ラッチ回路に書き込まれた前記画素データを読み出すステップが、前記ラッチ回路の電源を正負両電源に切り替える電源切替ステップと、読み出し対象となる前記画素に接続された前記データ線にグランド電位を入力する基準電位入力ステップと、前記走査線駆動回路及び前記データ線駆動回路により前記画素を選択し、選択された前記画素の前記ラッチ回路の出力を前記データ線を介して取得するデータ読み出しステップと、を含むことを特徴とする。
【００１０】
本発明に係る画素データ読み出し方法では、ラッチ回路から画素データを読み出す際に、ラッチ回路の保持電位を階調に応じた正電位及び負電位とし、これらの正電位又は負電位をデータ線のグランド電位を基準電位として読み出す。
このような方法を採用することで、データ読み出しに際してデータ線の寄生容量がラッチ回路の保持電位により充電されるときに、正電位とグランド電位との間、又は負電位とグランド電位との間で寄生容量が充電されるようになる。そのため、寄生容量の充電によってラッチ回路の保持電位が変動したとしても、電位の極性が反転することはなく、画素データが保持される。したがって本発明では、ラッチ回路内の画素データを破壊することなく読み出すことができる。
また、出力される画素データは、階調値に応じて電位の極性が逆になるので、容易かつ高精度に検出することができる。
【００１１】
前記基準電位入力ステップにおいて、前記データ線駆動回路に接続された複数の前記データ線にグランド電位を入力し、前記データ読み出しステップにおいて、前記走査線駆動回路及び前記データ線駆動回路により前記画素を順次選択し、選択された前記画素の前記ラッチ回路の出力を取得することが好ましい。
このような方法とすれば、全データ線に基準電位を一括して入力しておき、その後画素を順次選択して読み出すので、効率よく画素データを読み出すことができる。
【００１２】
前記電源切替ステップに先立って、前記データ線駆動回路から前記ラッチ回路に到る配線の少なくとも一部をハイインピーダンス状態とするステップを有することが好ましい。
このような方法とすることで、電源の切替による画素回路の誤動作やデータ損傷を回避することができる。
【００１３】
前記電源切替ステップが、前記ラッチ回路の電源を正負両電源に切り替えるステップとともに、前記走査線駆動回路及び前記データ線駆動回路の電源を正負両電源に切り替えるステップとを含むことが好ましい。
このような方法とすることで、正電源と正負両電源との電位レベルの差異によってラッチ回路のインバータにラッチアップが発生するのを防止することができ、回路の破損を確実に防止することができる。
【００１４】
次に、本発明のアクティブマトリクス基板の検査方法は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置に適用でき、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられ、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路とを備えたアクティブマトリクス基板の検査方法であって、前記走査線駆動回路及び前記データ線駆動回路を駆動して前記表示部の前記画素に画素データを書き込むデータ書き込みステップと、前記画素のラッチ回路から前記画素データを読み出すステップとを有し、前記画素データを読み出すステップが、前記ラッチ回路の電源を正負両電源に切り替える電源切替ステップと、読み出し対象となる前記画素に接続された前記データ線にグランド電位を入力する基準電位入力ステップと、前記走査線駆動回路及び前記データ線駆動回路により前記画素を選択し、選択された前記画素の前記ラッチ回路の出力を前記データ線を介して取得するデータ読み出しステップと、を有することを特徴とするアクティブマトリクス基板の検査方法。
この検査方法によれば、ラッチ回路に書き込んだ画素データを、破壊することなく確実に読み出すことができる。したがって、アクティブマトリクス基板の全画素における書き込みエラーの発生位置や発生頻度を正確に検出することができる。
【００１５】
前記基準電位入力ステップにおいて、前記データ線駆動回路に接続された複数の前記データ線にグランド電位を入力し、前記データ読み出しステップにおいて、前記走査線駆動回路及び前記データ線駆動回路により前記画素を順次選択し、選択された前記画素の前記ラッチ回路の出力を取得することが好ましい。
この検査方法によれば、アクティブマトリクス基板の全画素を効率よく短時間に検査することができる。
【００１６】
前記電源切替ステップに先立って、前記データ線駆動回路から前記ラッチ回路に到る配線の少なくとも一部をハイインピーダンス状態とするステップを有することが好ましい。
このような方法とすることで、電源の切替による画素回路の誤動作やデータ損傷を回避することができる。
【００１７】
前記電源切替ステップが、前記ラッチ回路の電源を正負両電源に切り替えるステップとともに、前記走査線駆動回路及び前記データ線駆動回路の電源を正負両電源に切り替えるステップを含むことが好ましい。
このような方法とすることで、正電源と正負両電源との電位レベルの差異によってラッチ回路のインバータにラッチアップが発生するのを防止することができ、回路の破損を確実に防止することができる。
【００１８】
次に、本発明のアクティブマトリクス基板の検査装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置に適用でき、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられ、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路と、外部接続端子としての外部電源端子と外部データ入力端子と外部データ出力端子と、を備えたアクティブマトリクス基板の検査装置であって、前記外部データ入力端子に対して検査用データを入力するデータ書き込み部と、前記外部データ出力端子を介して前記検査用データを読み出すデータ読み出し部とを備えており、前記データ書き込み部が、前記電源端子に対して正電源を供給する正電源回路を有する一方、前記データ読み出し部が、前記電源端子に正負両電源を供給する正負両電源回路を有することを特徴とする。
この検査装置によれば、本発明に係る検査方法を容易に実施することができる。すなわち、ラッチ回路に書き込んだ画素データを破壊することなく確実に読み出すことができるので、アクティブマトリクス基板の全画素における書き込みエラーの発生位置や発生頻度を正確に検出することができる。
【００１９】
次に、本発明のアクティブマトリクス基板は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置に適用できるアクティブマトリクス基板であって、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられており、走査線を介して前記画素に接続された走査線駆動回路と、データ線を介して前記画素に接続されたデータ線駆動回路と、外部接続端子としての外部電源端子と外部データ入力端子と外部データ出力端子と、を備えていることを特徴とする。
かかる構成のアクティブマトリクス基板によれば、外部電源端子と外部データ出力端子とを利用して本発明に係る検査方法による画素回路の検査が可能である。したがって、電気泳動表示装置に組み込まなくても画素回路を検査することができるので、製造性に優れたアクティブマトリクス基板となる。
【００２０】
次に、本発明の電気泳動表示装置は、先に記載の本発明のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向配置された対向基板との間に、電気泳動粒子を含む電気泳動素子を挟持してなることを特徴とする。
この構成によれば、簡便な検査方法によって全画素の書き込みエラーを検出することができる電気泳動表示装置が提供される。
【発明を実施するための最良の形態】
【００２１】
以下、図面を用いて本発明の実施の形態について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２２】
（画素メモリのデータ読み出し方法）
まず、本発明に係るデータ読み出し方法が適用されるアクティブマトリクス基板及び電気泳動表示装置について説明する。
【００２３】
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２４】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００２５】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２６】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
【００２７】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２８】
図２は、画素４０の回路構成図である。
画素４０には、選択トランジスタ４１と、ラッチ回路（画素メモリ）７０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、及び高電位電源線５０が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２９】
選択トランジスタ４１は、シングルゲートのＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。選択トランジスタ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。ラッチ回路７０のデータ出力端子Ｎ２は画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
【００３０】
ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００３１】
転送インバータ７０ｔは、それぞれのドレイン端子がデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。
【００３２】
帰還インバータ７０ｆは、それぞれのドレイン端子がデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
【００３３】
上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
【００３４】
画素電極３５は、Ａｌ（アルミニウム）などにより形成された電気泳動素子３２に電圧を印加する電極である。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。共通電極３７には、共通電極配線５５を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。
【００３５】
図３（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、アクティブマトリクス基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、アクティブマトリクス基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
【００３６】
アクティブマトリクス基板３０は、ガラスやプラスチック等からなる基板を基体としてなり、かかる基体は、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５とアクティブマトリクス基板３０との間には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成されている。一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。
【００３７】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造されたアクティブマトリクス基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３８】
図３（ｂ）は、アクティブマトリクス基板３０の概略構成を示す平面図である。図３（ｂ）に示すように、アクティブマトリクス基板３０は、表示部５となる矩形領域５ａを有している。矩形領域５ａの一短辺に沿う位置に走査線駆動回路６１が形成され、一長辺に沿う位置にデータ線駆動回路６２が形成されている。走査線駆動回路６１は、シフトレジスタ６１ａと、レベルシフタ６１ｂと、バッファ６１ｃとを備えている。データ線駆動回路６２は、シフトレジスタ６２ａと、データ線スイッチ回路６２ｂとを備えている。走査線駆動回路６１とデータ線駆動回路６２とが端部を突き合わせる位置（矩形領域５ａの一角部）に、インターフェース回路６５が形成されている。
【００３９】
アクティブマトリクス基板３０のデータ線駆動回路６２近傍の辺端部には、複数の外部接続端子からなる端子群３８が形成されている。図３（ｂ）に示す例では、端子群３８は、外部電源端子ＰＳと、外部データ入力端子Ｄｉｎと、ドライバ制御信号端子Ｘｄｒ、Ｙｄｒと、外部データ出力端子Ｄｏｕｔとを含む。
なお、端子群３８の具体的構成は一例であり、図示された端子以外の外部接続端子が設けられていてもよく、入出力される信号ごとに割り振られた端子数も適宜変更することができる。
【００４０】
インターフェース回路６５は、走査線駆動回路６１及びデータ線駆動回路６２と接続されるとともに、端子群３８を構成する外部接続端子の少なくとも一部と接続されており、外部接続端子を介して入力される信号（電源、データ、クロック等）の中継や、各種信号の生成、送出タイミング制御等を行う。
本実施形態において、端子群３８を構成する外部接続端子の一部は、走査線駆動回路６１やデータ線駆動回路６２と直接接続されていてもよい。例えば、外部データ入力端子Ｄｉｎ及び外部データ出力端子Ｄｏｕｔは、データ線駆動回路６２に直接接続することができる。
【００４１】
本実施形態の場合、上記の端子群３８にフレキシブル配線基板６７が接続され、かかるフレキシブル配線基板６７上の配線（図示略）を介して端子群３８とコントローラ６３とが接続されている。コントローラ６３は、図３（ｂ）に示すようにフレキシブル配線基板６７上に実装された形態であっても、フレキシブル配線基板６７以外の外部プリント基板上に実装された形態であってもよい。
【００４２】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００４３】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４４】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００４５】
図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、図２に示した選択トランジスタ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。これにより、ラッチ回路７０のデータ出力端子Ｎ２から画素電極３５に画像信号に対応する電位が入力される。そして、共通電極３７に所定の電位を入力すると、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００４６】
図５（ａ）に示す白表示を行う場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示を行う場合には、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
【００４７】
［データ読み出し方法］
次に、上記構成の電気泳動表示装置１００を構成するアクティブマトリクス基板３０に形成されたラッチ回路７０からデータを読み出す方法について図６から図９を参照して説明する。
図６及び図７は、本実施形態のデータ読み出し方法を示すフローチャートである。図８は、図６及び図７に対応するタイミングチャートである。図９は、本実施形態のデータ読み出し方法におけるアクティブマトリクス基板３０の動作説明に用いる図である。
【００４８】
以下では、本実施形態のデータ読み出し方法について、図９に示す２つの画素４０Ａ、４０Ｂを参照しつつ詳細に説明する。
なお、図８及び図９において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０（４０Ａ、４０Ｂ）と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
【００４９】
図９に示す画素４０Ａ、４０Ｂは、共通の走査線６６に属する２つの画素４０である。画素４０Ａは、選択トランジスタ４１ａと、ラッチ回路７０ａとを有しており、データ線６８ａを介してデータ線駆動回路６２と接続されている。画素４０Ｂは、選択トランジスタ４１ｂと、ラッチ回路７０ｂとを有しており、データ線６８ｂを介してデータ線駆動回路６２と接続されている。
【００５０】
データ線駆動回路６２は、シフトレジスタ６２ａとデータ線スイッチ回路６２ｂとを有しており、データ線スイッチ回路６２ｂは、データ線６８ａ、６８ｂにそれぞれ対応して設けられたトランスミッションゲート１６２ａ、１６２ｂを備えている。
トランスミッションゲート１６２ａは、Ｐ−ＭＯＳトランジスタ１６２ｐａと、Ｎ−ＭＯＳトランジスタ１６２ｎａとを有する。これらのトランジスタ１６２ｐａ、１６２ｎａのソース端子はデータ線駆動回路６２内に引き込まれたデータ供給配線６２ｓに接続されており、ドレイン端子はデータ線６８ａに接続され、ゲート端子はシフトレジスタ６２ａに接続されている。
トランスミッションゲート１６２ａは、シフトレジスタ６２ａから入力される選択信号ｓｅｌ及び反転選択信号ｘｓｅｌに基づいてデータ供給配線６２ｓとデータ線６８ａとの電気的接続をスイッチングする。
【００５１】
トランスミッションゲート１６２ｂは、トランスミッションゲート１６２ａと同様の構成であり、Ｐ−ＭＯＳトランジスタ１６２ｐｂとＮ−ＭＯＳトランジスタ１６２ｎｂとを有する。トランスミッションゲート１６２ｂは、シフトレジスタ６２ａから入力される選択信号（ｓｅｌ、ｘｓｅｌ）に基づいてデータ供給配線６２ｓとデータ線６８ｂとの電気的接続をスイッチングする。
【００５２】
データ供給配線６２ｓの一端には外部データ入力端子Ｄｉｎが直接又は他の回路を介して接続されており、他端には外部データ出力端子Ｄｏｕｔが直接又は他の回路を介して接続されている。データ線駆動回路６２と外部データ出力端子Ｄｏｕｔとの間には、電圧増幅回路ＯＰが介挿されている。
【００５３】
以下、データ読み出し方法の詳細について説明する。
図６及び図７に示すように、本実施形態のデータ読み出し方法では、画素４０にデータを書き込むステップＳＴ０と、データ読み出しのために電源や配線の電位を調整するステップＳＴ１と、ラッチ回路７０から画素データを読み出すステップＳＴ２とを順次実行する。
【００５４】
図８には、上記各ステップＳＴ０、ＳＴ１、及びＳＴ２における配線や端子の電位状態が示されている。具体的には、高電位電源線５０（高電位電源端子ＰＨ）の電位Ｖｄｄと、低電位電源線４９（低電位電源端子ＰＬ）の電位Ｖｓｓと、走査線６６の電位Ｇと、外部データ入力端子Ｄｉｎの電位と、外部データ出力端子Ｄｏｕｔの電位と、データ線６８ａ、６８ｂの電位Ｄａ、Ｄｂと、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位と、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位と、が示されている。
【００５５】
なお、図８において、Ｈ１、Ｌ１はそれぞれ正電源動作における入力信号のハイレベルとローレベルを示しており、ＶＨ１、ＶＬ１はそれぞれ正電源動作における電源のハイレベル電位とローレベル電位を示している。一方、Ｈ２、Ｌ２は、それぞれ正負両電源動作における入力信号のハイレベルとローレベルを示しており、ＶＨ２、ＶＬ２はそれぞれ正負両電源動作における電源のハイレベル電位とローレベル電位とを示している。
【００５６】
まず、図６に示すステップＳＴ０では、図１に示した表示部５の全ての画素４０に対して、所定の画素データ（画像信号）が書き込まれる。本実施形態の場合、図９に示す画素４０Ａに対して画素データ「０」（ローレベルの画像信号）を書き込み、画素４０Ｂに対しては画素データ「１」（ハイレベルの画像信号）を書き込む。
【００５７】
図８には、データ書き込みが終了した後の各配線等の電位状態が示されている。ステップＳＴ０では、アクティブマトリクス基板３０は正電源動作であり、高電位電源線５０の電位ＶｄｄはＶＨ１（例えば５Ｖ）、低電位電源線４９の電位ＶｓｓはＶＬ１（例えば０Ｖ）である。画素データを書き込まれたラッチ回路７０ａ、７０ｂのデータ入力端子Ｎ１ａ、Ｎ１ｂの電位は、それぞれＶＬ１、ＶＨ１である。
なお、図８では、本実施形態の各ステップにおけるスイッチ操作により故意に配線をハイインピーダンス状態とする場合にのみ「Ｈｉ−Ｚ」と表示する。したがって、データ書き込み終了後にハイインピーダンス状態を含む任意の電位状態を採りうるデータ線６８ａ、６８ｂ、外部データ入力端子Ｄｉｎ及び外部データ出力端子Ｄｏｕｔの電位は、不定であるとして点線で表示している。
【００５８】
ステップＳＴ０におけるデータ書き込みが終了したならば、ステップＳＴ１に移行する。
ステップＳＴ１は、図６に示すように、外部データ入力端子Ｄｉｎ（データ供給配線６２ｓ）をハイインピーダンス化するステップＳＴ１０と、アクティブマトリクス基板３０の電源系を正電源から正負両電源に切り替えるステップＳＴ１１（電源切替ステップ）と、全てのデータ線６８にグランド電位（ＧＮＤ）を入力するステップＳＴ１２（基準電位入力ステップ）と、外部データ入力端子Ｄｉｎ（データ供給配線６２ｓ）を再びハイインピーダンス化するステップＳＴ１４と、を含む。
【００５９】
まず、ステップＳＴ１０では、外部データ入力端子Ｄｉｎとデータ供給配線６２ｓとを、電気的に切断されたハイインピーダンス状態に移行させる。これにより、データ線６８に対して誤って電位が入力されるのを防止することができる。
この電位状態の切替は、外部データ入力端子Ｄｉｎに接続された外部回路により行うことができる。また、外部データ入力端子Ｄｉｎとデータ供給配線６２ｓとの間にインターフェース回路６５が介在している場合には、インターフェース回路６５によりデータ供給配線６２ｓをハイインピーダンス化してもよい。
【００６０】
次に、ステップＳＴ１１では、ラッチ回路７０に供給される電源系を正負両電源に切り替えるステップＳＴ１１Ａと、少なくとも走査線駆動回路６１とデータ線駆動回路６２の電源系を正負両電源に切り替えるステップＳＴ１１Ｂと、が実行される。これらのステップＳＴ１１Ａ、１１Ｂは同時に実行してもよく、順序を入れ替えてもよい。
【００６１】
ステップＳＴ１１Ａでは、図８に示すように、ラッチ回路７０に電源電圧を供給する高電位電源線５０に入力される電位Ｖｄｄが、正電源のハイレベル電位ＶＨ１（例えば５Ｖ）から正負両電源のハイレベル電位ＶＨ２（例えば２．５Ｖ）に切り替えられるとともに、低電位電源線４９に入力される電位Ｖｓｓが、正電源のローレベル電位ＶＬ１（例えば０Ｖ）から正負両電源のローレベル電位ＶＬ２（例えば−２．５Ｖ）に切り替えられる。
【００６２】
上記電源系の切り替えにより、ラッチ回路７０の保持電位も変化する。
図８に示すように、画素データ「０」を保持している画素４０Ａにおけるラッチ回路７０ａのデータ入力端子Ｎ１ａの電位は、ローレベル電位ＶＬ１（０Ｖ）からローレベル電位ＶＬ２（−２．５Ｖ）に変化する。また、画素データ「１」を保持している画素４０Ｂにおけるラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位は、ハイレベル電位ＶＨ１（５Ｖ）からハイレベル電位ＶＨ２（２．５Ｖ）に変化する。
なお、電源系の切り替えにより電位レベルが変動しても、ラッチ回路７０ａ、７０ｂの各トランジスタにおけるゲート−ソース間電圧（Ｖｇｓ）は保持されるので、各トランジスタの状態が変化することはなく、ラッチ回路７０ａ、７０ｂが保持している画素データは保存される。
【００６３】
次に、ステップＳＴ１１Ｂでは、表示部５に接続された駆動回路の電源系が正電源から正負両電源に切り替えられる。
本実施形態の場合、走査線駆動回路６１及びデータ線駆動回路６２の電源電位が、例えば０Ｖ（ＶＬ１）／５Ｖ（ＶＨ１）の正電源から、−２．５Ｖ（ＶＬ２）／２．５Ｖ（ＶＨ２）の正負両電源に切り替えられる。これは、ラッチ回路７０のみを正負両電源動作とすると、駆動回路のハイレベル電位ＶＨ１（５Ｖ）がラッチ回路７０のハイレベル電位ＶＨ２（２．５Ｖ）よりも高くなるため、Ｃ−ＭＯＳ（インバータ７０ｔ、７０ｆ）にラッチアップ等が発生する危険があるからである。換言すると、ラッチ回路と駆動回路とのロジックレベルを合わせるためである。
なお、ステップＳＴ１１Ｂにおける電源系の切り替えに際しても、データ供給配線６２ｓはハイインピーダンス状態に維持されているので、データ線６８に誤って電位が入力されてしまうことはない。
【００６４】
上記電源系の切り替えが終了したならば、ステップＳＴ１２に移行する。
ステップＳＴ１２では、外部データ入力端子Ｄｉｎにグランド電位を入力するステップＳＴ１２Ａと、データ線駆動回路６２を駆動して全てのデータ線６８に対してグランド電位を入力するステップＳＴ１２Ｂとが実行される。
【００６５】
まず、ステップＳＴ１２Ａでは、図８に示すように、外部データ入力端子Ｄｉｎにグランド電位が入力され、これにより、ステップＳＴ０終了時に不定であったデータ供給配線６２ｓの電位が、グランド電位に設定される。
次に、ステップＳＴ１２Ｂでは、データ線駆動回路６２のシフトレジスタ６２ａを駆動することで、データ線スイッチ回路６２ｂのトランスミッションゲート（１６２ａ、１６２ｂ）を順次動作させ、全てのデータ線６８に対してデータ供給配線６２ｓのグランド電位を入力する。これにより、データ線６８ａ、６８ｂの電位がグランド電位（基準電位；０Ｖ）に設定される。
【００６６】
以上により電源や配線等の電位を調整するステップＳＴ１が実行されたならば、データ読み取りを行うステップＳＴ２に移行する。
ステップＳＴ２は、図７に示すように、走査線６６を選択するステップＳＴ２０と、選択された走査線６６に属するデータ線６８を選択するステップＳＴ２１と、選択された走査線６６及びデータ線６８に接続された画素４０のラッチ回路７０から画素データを読み出すステップＳＴ２２と、データ供給配線６２ｓにグランド電位を入力するステップＳＴ２３と、データ線６８の走査終了を判断するステップＳＴ２４と、走査線６６の走査終了を判断するステップＳＴ２５とを含む。
【００６７】
まず、ステップＳＴ２０では、走査線駆動回路６１から１本の走査線６６に対してハイレベルのパルスからなる選択信号が入力される。これにより、図９に示す画素４０Ａ、４０Ｂでは、走査線６６に接続された選択トランジスタ４１ａ、４１ｂがオン状態となり、データ線６８ａとラッチ回路７０ａとが選択トランジスタ４１ａを介して電気的に接続され、データ線６８ｂとラッチ回路７０ｂとが選択トランジスタ４１ｂを介して電気的に接続される。
【００６８】
次に、ステップＳＴ２１に移行すると、データ線駆動回路６２により例えばデータ線６８ａが選択され、トランスミッションゲート１６２ａを介してデータ線６８ａとデータ供給配線６２ｓが接続される。これにより、図８に示すように、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位（ローレベル電位ＶＬ２（−２．５Ｖ））がデータ線６８ａを介してデータ供給配線６２ｓ（データ入力端子Ｄｉｎ）に出力される。そして、続くステップＳＴ２２において、外部データ出力端子Ｄｏｕｔに出力されている電位Ｖｏｕｔ（Ｌ）（電圧増幅回路ＯＰにより増幅されたローレベル電位ＶＬ２）が、出力データとして検出される。
【００６９】
続くステップＳＴ２３では、データの読み出しが終了したデータ線６８ａに接続されたトランスミッションゲート１６２ａがオフ状態とされ、データ線６８ａが非選択状態となる。その後、データ供給配線６２ｓにグランド電位が入力される。これにより、ラッチ回路７０ａからの出力により変化したデータ供給配線６２ｓを基準電位（グランド電位）に戻し、次段のデータ線（６８ｂ）からのデータ読み出しの準備が完了する。
【００７０】
その後、ステップＳＴ２４において、全データ線の走査が終了しているか否かが判定される。上記の場合、データ線６８ａの次段にはデータ線６８ｂが存在するため、ステップＳＴ２１以降が再度実行される。
続くステップＳＴ２１では、データ線駆動回路６２によりデータ線６８ｂが選択され、データ線６８ｂとデータ供給配線６２ｓ（外部データ入力端子Ｄｉｎ）とが電気的に接続される。これにより、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位（ハイレベル電位ＶＨ２（２．５Ｖ））がデータ線６８ｂに出力される。そして、ステップＳＴ２２において、外部データ出力端子Ｄｏｕｔに出力されている電位Ｖｏｕｔ（Ｈ）（増幅されたハイレベル電位ＶＨ２）が、出力データとして検出される。その後、ステップＳＴ２３において、再びデータ供給配線６２ｓにグランド電位が入力される。
【００７１】
その後、ステップＳＴ２４において、全てのデータ線６８の走査が終了していると判定されるまで、上述したようにステップＳＴ２１からＳＴ２４が繰り返し実行される。
一方、ステップＳＴ２４においてデータ線６８の走査が終了している判定されたならば、ステップＳＴ２５に移行し、全ての走査線６６の走査が終了しているか否かが判定される。ステップＳＴ２５において、選択すべき次段の走査線６６が存在している場合には、ステップＳＴ２１からＳＴ２５が繰り返し実行される。このようにして、表示部５の全ての画素４０のラッチ回路７０から、順次画素データを読み出すことができる。そして、全ての走査線６６の走査が終了したならば、ラッチ回路７０からのデータ読み出し動作が終了する（エンド）。
【００７２】
以上に詳細に説明した本実施形態の画素データ読み出し方法によれば、ラッチ回路７０内の保持データを破壊することなく安全に画素データを読み出すことができる。
図８には、理想的な電位状態を示しているが、実際にデータ読み出しを行うと、図７に示すステップＳＴ２０において、走査線６６に選択信号を入力してラッチ回路７０とデータ線６８とを電気的に接続したときに、ラッチ回路７０のインバータがデータ線６８の寄生容量を充電しようとする。そのため、図８に示す走査線６６の電位Ｇがハイレベルの期間において、データ入力端子Ｎ１ａの電位（ローレベル電位ＶＬ２）は上昇し、データ入力端子Ｎ１ｂの電位（ハイレベル電位ＶＨ２）は低下する。
【００７３】
しかし、ステップＳＴ２０において、データ入力端子Ｎ１ａは負電位（−２．５Ｖ）、データ線６８ａはグランド電位（０Ｖ）であるため、データ線６８ａの容量を充電してデータ入力端子Ｎ１ａの電位が上昇したとしても、データ入力端子Ｎ１ａが正電位に反転することはない。同様に、データ線６８ｂの容量の充電によりデータ入力端子Ｎ１ｂの電位が低下したとしても、データ入力端子Ｎ１ｂの電位が負電位に反転することはない。
【００７４】
このように本実施形態では、画素データを読み出す期間において、正電位又は負電位とされたラッチ回路７０の保持電位が反転するのを防止できるので、データ線６８の容量充電によりデータ入力端子Ｎ１（Ｎ１ａ、Ｎ１ｂ）の電位が変動しても、その後の電源電圧（Ｖｄｄ、Ｖｓｓ）による充電で必ず元の正電位又は負電位に復帰させることができる。したがって、データ読み出しによってラッチ回路７０の保持データが破壊されることはない。
また、外部データ出力端子Ｄｏｕｔに出力される電位Ｖｏｕｔ（Ｈ）、Ｖｏｕｔ（Ｌ）は、互いに異なる極性の電位となるため、容易かつ高精度に検出することができる。
【００７５】
なお、本実施形態ではアクティブマトリクス基板３０における画素データ読み出し方法について説明したが、本発明に係る画素データ読み出し方法は、アクティブマトリクス基板３０が単体であるか、対向基板３１とともに電気泳動表示装置１００を構成している状態であるかを問わず適用することができる。すなわち本発明は、電気泳動表示装置の画素データ読み出し方法として実施することもできる。
また本実施形態では、アクティブマトリクス基板３０の電源を外部電源端子ＰＳを介して外部装置から供給する構成としたが、アクティブマトリクス基板３０上に、正電源と正負両電源の双方を出力可能な電圧生成回路を備えた構成としてもよい。
【００７６】
（アクティブマトリクス基板の検査装置及び検査方法）
次に、先に記載の画素データ読み出し方法を用いたアクティブマトリクス基板の検査方法について説明する。
図１０は、アクティブマトリクス基板３０の回路検査に用いられる検査装置の概略構成を示す図である。図１０に示す検査装置３００は、基体３００Ａと、コントローラ３０１と、データ書き込み部３０２と、データ読み出し部３０３とを備えている。
【００７７】
基体３００Ａの端部には、複数の外部接続端子８１〜８８が形成されている。
外部接続端子８１、８２は、図３（ｂ）に示した外部電源端子ＰＳに対応する端子である。外部接続端子８３は外部データ入力端子Ｄｉｎに対応する端子である。外部接続端子８４、８５はドライバ制御信号端子Ｘｄｒに対応する端子である。外部接続端子８６、８７は、ドライバ制御信号端子Ｙｄｒに対応する端子である。外部接続端子８８は、外部データ出力端子Ｄｏｕｔに対応する端子である。
【００７８】
外部接続端子８１〜８８は、それぞれ対応する接続コード３１９を介して、プローブ部３２０と接続されている。プローブ部３２０は、複数本のプローブ３２１と、プローブ３２１と接続コード３１９とを対応させて接続するプローブコネクタ３２２とを備えている。すなわち、検査装置３００では、基体３００Ａの外部接続端子８１〜８８がそれぞれプローブ３２１に引き出されている。そして、これらのプローブ３２１を、図３（ｂ）に示したアクティブマトリクス基板３０の外部接続端子に接触させることで、アクティブマトリクス基板３０と検査装置３００とを接続することができる。
【００７９】
コントローラ３０１はデータ書き込み部３０２及びデータ読み出し部３０３と接続されるとともに、これらを含む検査装置全体を総合的に制御する。また、コントローラ３０１が図示しない外部装置との通信を行うようになっている。
【００８０】
データ書き込み部３０２は、例えば０Ｖ（Ｌ）／５Ｖ（Ｈ）の正電源を出力する正電源回路３０２ａを有している。正電源回路３０２ａは、スイッチ回路３０４、３０５を介して外部接続端子８１、８２に接続されている。またデータ書き込み部３０２は、外部接続端子８３〜８７と接続されており、これらの端子を介してデータ信号や制御信号を出力する。
【００８１】
データ読み出し部３０３は、例えば−２．５Ｖ（Ｌ）／２．５Ｖ（Ｈ）の正負両電源を出力する正負両電源回路３０３ａを有している。正負両電源回路３０３ａは、スイッチ回路３０４、３０５を介して外部接続端子８１、８２に接続されている。またデータ読み出し部３０３は、外部接続端子８３〜８８と接続されており、これらの端子を介してデータ信号や制御信号の入出力を行う。
【００８２】
正電源回路３０２ａ及び正負両電源回路３０３ａと、外部接続端子８１、８２との間には、スイッチ回路３０４、３０５がそれぞれ介挿されている。スイッチ回路３０４、３０５は、外部接続端子８１、８２（外部電源端子ＰＳ）に対して供給する電源（正電源／正負両電源）を切り替える素子であり、コントローラ３０１から供給されるスイッチング信号に基づいて動作する。
【００８３】
以上に説明した検査装置３００を用いてアクティブマトリクス基板３０の検査を行うには、図１１に示すように、プローブ部３２０のプローブ３２１を、アクティブマトリクス基板３０の端子群３８の対応する外部接続端子に接触させ、検査装置３００とアクティブマトリクス基板３０とを接続する。
その後、図６及び図７に示した一連のデータ読み出し動作を実行することで、アクティブマトリクス基板３０の検査を行うことができる。以下、検査方法の具体例について詳細に説明する。
【００８４】
本実施形態の検査方法は、図６及び図７に示したステップＳＴ０〜ＳＴ２を順次実行することで、アクティブマトリクス基板３０を検査するものである。したがって以下では、図６、７、１０、１１を適宜参照しつつ説明する。
【００８５】
まず、図６に示したステップＳＴ０において、検査用データ（画素データ）をアクティブマトリクス基板３０のラッチ回路７０（画素４０）に書き込む。
このデータ書き込み動作では、検査装置３００のデータ書き込み部３０２が使用される。したがって、アクティブマトリクス基板３０の外部電源端子ＰＳに接続される検査装置の外部接続端子８１、８２には、スイッチ回路３０４、３０５を介してデータ書き込み部３０２の正電源回路３０２ａが接続されている。
そして、データ書き込み部３０２から出力される電源電圧、制御信号、及び検査用データが、プローブ３２１を介してアクティブマトリクス基板３０の外部電源端子ＰＳ、ドライバ制御信号端子Ｘｄｒ、Ｙｄｒ、外部データ入力端子Ｄｉｎにそれぞれ入力される。
【００８６】
アクティブマトリクス基板３０は、検査装置３００から入力される各種信号に基づいて走査線駆動回路６１及びデータ線駆動回路６２を駆動し、外部データ入力端子Ｄｉｎから入力される検査用データを画素４０のラッチ回路７０に順次入力する。各々の画素４０のラッチ回路７０は入力された検査用データ（画素データ）を記憶する。
【００８７】
次に、ステップＳＴ１において、電源や配線電位の調整が行われる。
本実施形態では、ＳＴ１を構成するステップＳＴ１０〜１３は、検査装置３００からアクティブマトリクス基板３０に入力される電源電圧や制御信号に基づいて実行される。
【００８８】
ステップＳＴ１０では、データ書き込み部３０２によって外部接続端子８３がハイインピーダンス化され、これにより外部データ入力端子Ｄｉｎがハイインピーダンス化される。
【００８９】
次に、ステップＳＴ１１では、データ書き込み部３０２からデータ読み出し部３０３への切替が行われ、以降のステップＳＴ１及びＳＴ２では、データ読み出し回路３０３が動作主体となる。すなわち、スイッチ回路３０４、３０５がデータ読み出し部３０３側へ切り替えられ、外部接続端子８１、８２に、正負両電源回路３０３ａと接続され、これにより外部電源端子ＰＳから正負両電源の供給が開始される。そして、アクティブマトリクス基板３０において、ラッチ回路７０の電源電圧（Ｖｄｄ、Ｖｓｓ）と、駆動回路の電源系とが正負両電源に切り替わる（ステップＳＴ１２）。
続くステップＳＴ１３では、データ読み出し部３０３によって外部接続端子８３がハイインピーダンス化され、これにより外部データ入力端子Ｄｉｎがハイインピーダンス化される。
【００９０】
以上のステップＳＴ１が終了したならば、ステップＳＴ２に移行する。
図７に示すステップＳＴ２では、データ読み出し部３０３から出力される制御信号に基づいて走査線駆動回路６１及びデータ線駆動回路６２が駆動され、表示部５の画素４０が順次選択される。そして、画素４０の選択期間において、ラッチ回路７０からデータ線６８を介して外部データ出力端子Ｄｏｕｔに出力される電位が、プローブ部３２０（外部接続端子８８）を介してデータ読み出し部３０３に画素データとして検出される。かかるステップＳＴ２におけるアクティブマトリクス基板３０の具体的動作は、画素データ読み出し方法において説明した動作と同様である。
【００９１】
以上詳細に説明したように、本実施形態の検査装置３００は、アクティブマトリクス基板３０の端子群３８にプローブ部３２０を接続し、本発明に係る検査方法（画素データ読み出し方法）のシーケンスを実行することで、アクティブマトリクス基板３０におけるラッチ回路７０の検査を行うことができる。
したがって、本実施形態によれば、集積度の高いラッチ回路（ＳＲＡＭ）内蔵画素を搭載したアクティブマトリクス基板に対して、パネル実装前の状態で、全画素の書き込みエラー等を検出できる検査系を構成することができる。
【００９２】
上記の検査系によれば、例えば、パネル組み込み前のアクティブマトリクス基板３０における線欠陥及び点欠陥の発生位置及び発生頻度を正確に検出することができる。したがって、上記検査系をアクティブマトリクス基板３０の製造工程に導入すれば、製造したアクティブマトリクス基板３０の全画素の動作チェックを短時間で実施することができ、不良品を予め取り除くことができる。したがって、電気泳動表示装置１００における製造歩留まりを向上させることができる。
【００９３】
なお、本実施形態ではアクティブマトリクス基板３０の検査方法について説明したが、本実施形態の検査装置及び検査方法は、アクティブマトリクス基板３０を搭載した電気泳動表示装置１００の検査にも適用できるのはもちろんである。
【００９４】
（変形例）
上記実施形態では、ラッチ回路７０のデータ出力端子Ｎ２に画素電極３５が直接接続されている構成の画素４０を備えた電気泳動表示装置について説明したが、本発明に係る電気泳動表示装置（アクティブマトリクス基板）の画素構造としては、図１２に示す画素１４０も採用することができる。
なお、図１２において、先の実施形態で参照した各図と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
【００９５】
図１２に示す画素１４０は、選択トランジスタ４１と、ラッチ回路７０と、スイッチ回路１８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素１４０には、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０と、第１の制御線９１と、第２の制御線９２と、が接続されている。
【００９６】
本例において特徴的な構成であるスイッチ回路１８０は、ラッチ回路７０と画素電極３５との間に介挿されており、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを有している。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ１８１とＮ−ＭＯＳトランジスタ１８２とを有している。Ｐ−ＭＯＳトランジスタ１８１及びＮ−ＭＯＳトランジスタ１８２のソース端子は第１の制御線９１に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ１８１のゲート端子はラッチ回路７０のデータ入力端子Ｎ１（選択トランジスタ４１のドレイン端子）に接続され、Ｎ−ＭＯＳトランジスタ１８２のゲート端子はラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【００９７】
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ１８３とＮ−ＭＯＳトランジスタ１８４とを有している。Ｐ−ＭＯＳトランジスタ１８３及びＮ−ＭＯＳトランジスタ１８４のソース端子は第２の制御線９２に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ１８３のゲート端子はラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ１８４のゲート端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【００９８】
上記構成の画素１４０を備えた電気泳動表示装置において表示部５に画像を表示させるには、まず、選択トランジスタ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力し、ラッチ回路７０に画像信号を電位として記憶させる。すると、ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２から画像信号に対応する電位が出力され、スイッチ回路１８０に入力される。
【００９９】
例えば、高電位電源線５０の電位Ｖｄｄがハイレベル電位ＶＨ、低電位電源線４９の電位Ｖｓｓがローレベル電位ＶＬであるとすると、ラッチ回路７０がローレベルの画像信号を保持している場合、データ入力端子Ｎ１はローレベル電位ＶＬ（Ｖｓｓ）、データ出力端子Ｎ２はハイレベル電位ＶＨ（Ｖｄｄ）となるので、スイッチ回路１８０の第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１と画素電極３５とが接続される。これにより、第１の制御線９１の電位Ｓ１（例えばハイレベル電位ＶＨ）が画素電極３５に画像表示用の電位として入力される。
【０１００】
一方、ラッチ回路７０がハイレベルの画像信号を保持している場合、データ入力端子Ｎ１はハイレベル電位ＶＨ（Ｖｄｄ）、データ出力端子Ｎ２はローレベル電位ＶＬ（Ｖｓｓ）となるので、スイッチ回路１８０の第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２と画素電極３５とが接続される。これにより、第２の制御線９２の電位Ｓ２（例えばローレベル電位ＶＬ）が画素電極３５に画像表示用の電位として入力される。
【０１０１】
そして、共通電極３７に例えばハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形波状のパルスを入力することで、画素電極３５と共通電極３７との電位差に基づいて画素１４０を黒表示又は白表示することができる。
【０１０２】
画素１４０を備えた電気泳動表示装置では、ラッチ回路７０と画素電極３５との間にスイッチ回路１８０が介在しているので、スイッチ回路１８０に接続された第１及び第２の制御線９１、９２の電位を操作することにより、ラッチ回路７０の保持電位によらない表示部５の表示制御を行うことができる。
例えば、第１及び第２の制御線９１、９２に入力するハイレベル電位ＶＨとローレベル電位ＶＬを入れ替え、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形状のパルスを入力することで、表示部５の表示画像を反転させて表示することができる。
また、第１及び第２の制御線９１、９２を操作することにより表示部５の消去動作を行うこともできる。すなわち、第１及び第２の制御線９１、９２の双方にハイレベル電位ＶＨを入力し、共通電極３７にローレベル電位ＶＬを入力すれば、表示部５を全面黒表示により消去することができる。あるいは、第１及び第２の制御線９１、９２の双方にローレベル電位ＶＬを入力し、共通電極３７にハイレベル電位ＶＨを入力すれば、表示部５を全面白表示により消去することができる。
【０１０３】
以上の画素１４０を備えた電気泳動表示装置においても、ラッチ回路７０の機能及び動作は、先の実施形態に係る画素４０と同様であるから、本発明に係る画素データ読み出し方法を問題なく適用することができる。
【図面の簡単な説明】
【０１０４】
【図１】実施形態に係る電気泳動表示装置の概略構成図。
【図２】実施形態に係る電気泳動表示装置の画素回路を示す図。
【図３】電気泳動表示装置の断面図及びアクティブマトリクス基板の平面図。
【図４】マイクロカプセルの構成図。
【図５】電気泳動表示装置の動作説明図。
【図６】実施形態に係る画素データ読み出し方法を示すフローチャート。
【図７】実施形態に係る画素データ読み出し方法を示すフローチャート。
【図８】実施形態に係る画素データ読み出し方法のタイミングチャート。
【図９】画素データ読み出し方法に係る動作説明図。
【図１０】アクティブマトリクス基板の検査装置の概略構成図。
【図１１】検査装置とアクティブマトリクス基板の接続状態を示す図。
【図１２】変形例に係る画素回路を示す図。
【図１３】ラッチ回路を備えた画素と、半導体メモリのＳＲＡＭ回路とを示す図。
【符号の説明】
【０１０５】
１００  電気泳動表示装置、５  表示部、３０  アクティブマトリクス基板、３２  電気泳動素子、３５  画素電極、３７  共通電極、４０，１４０  画素、４９  低電位電源線、５０  高電位電源線、６１  走査線駆動回路、６２  データ線駆動回路、６６  走査線、６８  データ線、７０  ラッチ回路、３００  検査装置、３０２  データ書き込み部、３０２ａ  正電源回路、３０３  データ読み出し部、３０３ａ  正負両電源回路、Ｄｉｎ  外部データ入力端子、Ｄｏｕｔ  外部データ出力端子、ＰＳ  外部電源端子
【図１】
2009229522.tif 000003
【図２】
2009229522.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009229522.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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