(57)【要約】【課題】オン抵抗とゲート抵抗の両方を低減したパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）等の半導体装置を提供する。【解決手段】パワーＭＩＳＦＥＴが形成された半導体装置において、半導体基板１に形成されたドレイン領域の主面の第１方向に延在する溝を形成し、この溝内の絶縁膜上にゲート電極６を形成し、このゲート電極６上にゲート電極６より導電率が高いシリサイド膜７を形成し、ドレイン領域内にドレイン領域と逆の導電型を持つチャネル形成領域を形成し、このチャネル形成領域内にドレイン領域と同一導電型のソース領域を形成する、各工程を有し、溝を形成する工程の後に、チャネル形成領域を形成する工程と、ソース領域を形成する工程とを実施する。これにより、チャネル形成領域とソース領域を浅接合化でき、オン抵抗とゲート抵抗が低減できる。【選択図】図４
2009135354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１半導体領域の主面の第１方向に延在する溝を形成する工程と、前記溝内に絶縁膜を形成する工程と、前記絶縁膜上に第１導電体を形成する工程と、前記第１導電体上に前記第１導電体より導電率が高い第２導電体を形成する工程と、前記第１半導体領域内に前記第１半導体領域と逆の導電型を持つ第２半導体領域を形成する工程と、前記第２半導体領域内に前記第１半導体領域と同一導電型の第３半導体領域を形成する工程とを有し、
前記溝を形成する工程の後に、前記第２半導体領域を形成する工程と、前記第３半導体領域を形成する工程とを実施することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１導電体はポリシリコン膜であり、前記第２導電体はシリサイド膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１導電体をゲート電極とし、前記第１半導体領域をドレイン領域とし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とするＭＩＳＦＥＴを形成することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に形成された第１半導体領域と、前記第１半導体領域の主面の第１方向に延在して形成された溝と、前記溝内に形成された絶縁膜と、前記絶縁膜上に形成された第１導電体と、前記第１導電体上に形成され、前記第１導電体より導電率が高い第２導電体と、前記第１半導体領域内に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、前記第２半導体領域内に形成され、前記第１半導体領域と同一導電型の第３半導体領域とを有し、
前記溝の形成後に前記第２半導体領域と前記第３半導体領域とが形成されることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１導電体はポリシリコン膜であり、前記第２導電体はシリサイド膜であることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１導電体をゲート電極とし、前記第１半導体領域をドレイン領域とし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とするＭＩＳＦＥＴが形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電源などの電力変換器に用いられる半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、電力増幅回路や電源回路等のスイッチング素子に使用される半導体装置として、例えばパワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるパワートランジスタ（高電圧素子）を有する半導体装置が知られている。パワーＭＩＳＦＥＴは、大電力を得るため、微細パターンのＭＩＳＦＥＴを複数並列に接続したマルチセル構造になっている。
【０００３】
パワーＭＩＳＦＥＴにおいては、縦型や横型と呼ばれるものが知られており、更に縦型においてはトレンチゲート構造と呼ばれるものも知られている。ここで、ＭＩＳＦＥＴとは、チャネル形成領域とゲート電極との間に絶縁膜が介在された絶縁ゲート型電界効果トランジスタのことであり、ゲート絶縁膜が酸化シリコン膜からなるものは、一般的にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の表面方向に流れるものを横型と呼んでいる。また、ソース領域とドレイン領域との間（ゲート電極下）のチャネル形成領域に電子の導電通路ができるものをｎ型（又はｎチャネル導電型）、正孔のチャネルができるものをｐ型（又はｐチャネル導電型）と呼んでいる。また、トレンチゲート構造とは、半導体基板の主面に設けられた溝の内部に、絶縁膜を介在してゲート電極が設けられたゲート構造のことである。トレンチゲート構造のパワーＭＩＳＦＥＴについては、例えば、特許文献１（特開平７−２４９７７０号公報）に記載されている。
【０００４】
トレンチゲート構造のパワーＭＩＳＦＥＴにおいては、世代毎にセルの微細化が進んでいる。セルの微細化に伴い、ゲート電極が形成される溝の幅（トレンチ幅）も縮小されている。溝の幅を縮小すると、次のような２つのメリットがある。
【０００５】
一つ目のメリットは、導通損失を減らせることである。溝の幅を縮小すると、セルピッチを縮小することができ、セルの数を増やすことができるため、単位面積当たりのゲート幅を増加することができる。単位面積当たりのゲート幅を増加することにより、オン抵抗を低減することができるため、パワーＭＩＳＦＥＴの導通損失を減らすことができる。
【０００６】
二つ目のメリットは、スイッチング損失を減らせることである。溝の幅を縮小すると、ゲート電極の底面とドレイン領域であるｎ型半導体領域とが向かい合う対向面積を減らすことができ、ゲートとドレイン間の寄生容量を低減することができるため、パワーＭＩＳＦＥＴのスイッチング損失を減らすことができる。
【０００７】
しかしながら、溝の幅を縮小した場合、その副作用としてゲート抵抗が増大する。このゲート抵抗の増大は、スイッチング損失を増大させる要因となる。ゲート抵抗を低減する手段として、特許文献２（特開２００３−１７４１６７号公報）では、ゲート電極の材料となるポリシリコンの上にポリシリコンより導電率の高いシリサイドを積層した構造が記載されている。
【特許文献１】特開平７−２４９７７０号公報
【特許文献２】特開２００３−１７４１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記特許文献２に記載された構造では、セルピッチを縮小することが難しく、オン抵抗の低減に限界がある。以下、特許文献２に記載された構造で、オン抵抗を低減することが難しい理由について説明する。
【０００９】
前記特許文献２に記載されている製造方法では、溝を形成する前に、ｐ型半導体領域（ウェル領域）とｎ型半導体領域を形成するので、溝形成時の熱処理によりｐ型半導体領域とｎ型半導体領域が拡散するため、ｐ型半導体領域とｎ型半導体領域を浅く形成できず、チャネル長が長くなり、オン抵抗が増加するという問題が発生する。
【００１０】
そこで、本発明は、前記問題を解決するためになされたもので、その目的は、ｐ型半導体領域とｎ型半導体領域を浅く形成し、オン抵抗とゲート抵抗の両方を低減したパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）等の半導体装置を提供することである。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、代表的なものの概要は、パワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）等の半導体装置の製造方法において、半導体基板に形成された第１半導体領域の主面の第１方向に延在する溝を形成する工程と、この溝内に絶縁膜を形成する工程と、この絶縁膜上に第１導電体を形成する工程と、この第１導電体上に第１導電体より導電率が高い第２導電体を形成する工程と、第１半導体領域内に第１半導体領域と逆の導電型を持つ第２半導体領域を形成する工程と、この第２半導体領域内に第１半導体領域と同一導電型の第３半導体領域を形成する工程とを有し、溝を形成する工程の後に、第２半導体領域を形成する工程と、第３半導体領域を形成する工程とを実施することを特徴とするものである。
【００１４】
また、パワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）等の半導体装置において、半導体基板に形成された第１半導体領域と、この第１半導体領域の主面の第１方向に延在して形成された溝と、この溝内に形成された絶縁膜と、この絶縁膜上に形成された第１導電体と、この第１導電体上に形成され、第１導電体より導電率が高い第２導電体と、第１半導体領域内に形成され、第１半導体領域と逆の導電型を持つ第２半導体領域と、この第２半導体領域内に形成され、第１半導体領域と同一導電型の第３半導体領域とを有し、溝の形成後に第２半導体領域と第３半導体領域とが形成されることを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、代表的なものによって得られる効果は、オン抵抗とゲート抵抗の両方を低減したパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）等の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
＜実施の形態１＞
まず、図１〜図４を用いて、本発明の実施の形態１の半導体装置について説明する。図１は本発明の実施の形態１の半導体装置の概略構成を示す平面レイアウト図であり、図２は図１の半導体装置のゲート電極パターンを示す模式的平面図であり、図３は図２に示す領域Ａの部分を拡大した模式的平面図であり、図４は図３のＡ−Ａ’線に沿う模式的断面図である。
【００１９】
本実施の形態１の半導体装置は、図１に示すように、平面が方形状の半導体チップ２０を主体に構成されている。半導体チップ２０の主面（回路形成面）には、ソース電極層１０及びゲート電極層２１が配置されている。ソース電極層１０及びゲート電極層２１は、外部端子（ボンディングパッド）として使用され、外部との電気的な導通の仲介を行うボンディングワイヤ等の接続手段が接続される。半導体チップ２０の主面と反対側の裏面には、ドレイン電極層が配置されている。
【００２０】
半導体装置には、パワーＭＩＳＦＥＴが搭載されている。パワーＭＩＳＦＥＴは、大電力を得るため、微細パターンのＭＩＳＦＥＴを複数並列に接続したマルチセル構造になっている。本実施の形態のパワーＭＩＳＦＥＴは、図２及び図３に示すように、半導体チップ２０の主面の第１方向（図において上下方向）及びこの第１方向に垂直な第２方向（図において左右方向）を含む平面内において、第１方向に沿って延在するセルＣｅを第２方向に沿って複数配置したストライプ状のセルレイアウトになっている。
【００２１】
半導体チップ２０は、図４に示すように、半導体基板１を主体に構成されている。半導体基板１としては、例えば、単結晶シリコンからなるｎ＋型半導体領域１ａの主面上に単結晶シリコンからなるｎ−型半導体領域１ｂが設けられた半導体基板を用いている。ｎ−型半導体領域１ｂは、ｎ＋型半導体領域１ａよりも低不純物濃度に設定されている。ｎ−型半導体領域１ｂは、例えば１．０×１０１６ｃｍ−３程度の不純物濃度に設定され、ｎ＋型半導体領域１ａは、例えば２．０×１０１９ｃｍ−３程度の不純物濃度に設定されている。
【００２２】
半導体基板１には、複数の微細なＭＩＳＦＥＴが形成されている。各ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜、ゲート電極６、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域は、例えばｎ−型半導体領域１ｂ内に設けられたｐ型半導体領域３で形成されている。ゲート絶縁膜５は、例えば絶縁膜である酸化シリコン膜で形成されている。ソース領域は、ｐ型半導体領域３内に設けられたｎ＋型半導体領域１２で形成されている。ドレイン領域は、ｎ−型半導体領域１ｂ及びｎ＋型半導体領域１ａで形成されている。
【００２３】
半導体基板１の主面には、深さ方向に向かって窪む第１溝が形成されている。この第１溝は、半導体基板１の主面の第１方向に沿って延在し、セルＣｅ毎に設けられている。半導体基板１の主面と反対側の裏面（他の主面）には、ｎ＋型半導体領域１ａと接してドレイン電極層１１が設けられている。このドレイン電極層１１は、例えばアルミニウム（Ａｌ）を主材料とする金属膜で形成されている。
【００２４】
酸化シリコン膜からなるゲート絶縁膜５は第１溝内に形成され、ゲート電極６は酸化シリコン膜上に形成された導電体で構成されている。本実施の形態において、ゲート電極６は第１溝の内部に酸化シリコン膜を介在して埋め込まれた第１部分（埋め込み部分）と、この第１部分に連なり、溝から突出する第２部分（突出部分）とを有する構成になっている。第１部分及び第２部分は第１溝の延在方向に沿って形成されている。即ち、パワーＭＩＳＦＥＴはトレンチゲート構造になっている。
【００２５】
ゲート電極６は、例えば、主に、抵抗値を低減する不純物が導入されたポリシリコン（多結晶シリコン）膜で形成され、ゲート電極６上に、ポリシリコン膜よりも導電性が高いタングステンシリサイド（ＷＳｉ）などのシリサイド膜７が形成される。本実施の形態において、ゲート電極６の第１部分はポリシリコン膜で形成され、第２部分はポリシリコン膜及びこのポリシリコン膜上に設けられたシリサイド膜７で構成されている。
【００２６】
各ＭＩＳＦＥＴは、半導体基板１の主面から深さ方向に向かって、ｎ＋型半導体領域１２からなるソース領域、ｐ型半導体領域３からなるチャネル形成領域、ｎ−型半導体領域１ｂ及びｎ＋型半導体領域１ａからなるドレイン領域を順次配置した構成になっている。即ち、各ＭＩＳＦＥＴは、半導体基板１の厚さ方向に電流が流れる縦型で構成され、更に、ソース領域とドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるｎチャネル導電型で構成されている。
【００２７】
ポリシリコン膜からなるゲート電極６とシリサイド膜７は絶縁膜８で覆われている。半導体基板１の主面で、隣り合ったゲート電極６の間に、深さ方向に向かって窪む第２溝が形成されている。この第２溝は、第１方向に沿って延在している。第２溝の下にはｐ＋型半導体領域４が設けられ、このｐ＋型半導体領域４はｐ型半導体領域３内に形成されている。
【００２８】
半導体基板１の主面上にはゲート電極６の第２部分を覆うようにしてバリアメタル膜９が形成され、このバリアメタル膜９上にはソース電極層１０が形成されている。ソース電極層１０は、バリアメタル膜９を介在して、ｎ＋型半導体領域１２及びｐ＋型半導体領域４と電気的に接続されている。ゲート電極６の第２部分は、絶縁膜８によって、バリアメタル膜９及びソース電極層１０と電気的に分離されている。
【００２９】
各ＭＩＳＦＥＴのゲート電極６は、複数のセルＣｅが配置されたセルアレイ部を囲むようにして延在するゲート引き出し用配線と一体に形成され、このゲート引き出し用配線は図１に図示するゲート電極層２１と電気的に接続されている。ゲート電極層２１はソース電極層１０と同一の層に形成され、例えばアルミニウム若しくはアルミニウムを主体とする合金からなる金属膜で形成されている。
【００３０】
ゲート電極６の第１部分はポリシリコン膜で形成され、第２部分はポリシリコン膜及びこのポリシリコン膜上に設けられたシリサイド膜で構成されている。このような構成にすることにより、ゲート抵抗を低減することができる。
【００３１】
次に、図５Ａ〜図５Ｅを用いて、本実施の形態１の半導体装置の製造方法について説明する。図５Ａ〜図５Ｅは半導体装置の製造工程中における模式的断面図である。
【００３２】
まず、図５Ａに示す半導体基板１を準備し、半導体基板１の主面上に、例えば酸化シリコン膜からなるマスク３１を形成する。マスク３１は、半導体基板１の主面の溝形成領域に開口を有するパターンで形成される。次に、マスク３１をエッチングマスクとして使用し、半導体基板１をエッチングして溝３２を形成する。
【００３３】
次に、図５Ｂに示すように、熱酸化処理を施して、溝３２の内壁に酸化シリコン膜を形成する。この酸化シリコン膜は、ゲート絶縁膜５として使用される。熱酸化処理は、例えば、８５０℃程度のウエット酸化法で行われる。次に、溝３２を埋め込むように半導体基板１の主面上に、ゲート電極６となるポリシリコン膜を例えばＣＶＤ法で形成し、エッチバックによりマスク３１上のポリシリコン膜を除去する。その後、シリサイド膜（例えばＷＳｉ膜）７を例えばＣＶＤ法で形成し、エッチバックによりマスク３１上のシリサイド膜７を除去する。
【００３４】
次に、図５Ｃに示すように、マスク３１を除去し、半導体基板１の主面にｐ型半導体領域３を形成する。ｐ型半導体領域３は、半導体基板１の主面に不純物（例えばボロン）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。次に、ｐ型半導体領域３の主面にｎ＋型半導体領域１２を形成する。ｎ＋型半導体領域１２は、ｐ型半導体領域３の主面に不純物（例えば砒素）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。
【００３５】
次に、図５Ｄに示すように、絶縁膜８を例えばＣＶＤ法で形成し、絶縁膜８をパターニングする。その後、絶縁膜８をマスクとし、ｎ＋型半導体領域１２とｐ型半導体領域３をエッチングし、ｐ＋型半導体領域４は、不純物（例えばボロン）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。次に、半導体基板１上の全面にバリアメタル膜９を例えばスパッタリング法で形成する。
【００３６】
次に、図５Ｅに示すように、バリアメタル膜９上の全面に例えばアルミニウム若しくはアルミニウムを主成分とする合金からなる金属膜を例えばスパッタリング法で形成し、その後、この金属膜及びバリアメタル膜９を順次パターニングして、ソース電極層１０及びゲート電極層２１を形成する。ソース電極層１０は、バリアメタル膜９を介在して、ｐ＋型半導体領域４及びｎ＋型半導体領域１２と電気的に接続される。次に、半導体基板１上の全面に例えば酸化シリコン膜からなる保護膜を形成し、その後、保護膜にパターンニングを施して、ソース電極層１０の表面の一部を露出する開口及びゲート電極層２１の表面の一部を露出する開口を形成し、その後、半導体基板１の主面と反対側の裏面にドレイン電極層１１を形成することにより、図１に示す半導体装置がほぼ完成する。
【００３７】
上記したように、本実施の形態１の半導体装置の製造方法では、高温の熱処理となるゲート酸化の後に、ｐ型半導体領域３からなるチャネル形成領域とｎ＋型半導体領域１２からなるソース領域を形成するので、ｐ型半導体領域３とｎ＋型半導体領域１２の浅接合化が可能となり、オン抵抗を低減することができる。よって、ゲート電極６の材料となるポリシリコン膜上にシリサイド膜７を積層した構造によりゲート抵抗が低減できるので、オン抵抗とゲート抵抗の両方を低減することができる。
【００３８】
＜実施の形態２＞
前記実施の形態１の半導体装置の製造方法では、ゲート電極６の溝外の第２方向における幅Ｗ２は、溝内の第２方向における幅Ｗ１と同等に図示されている。以下に記述する、実施の形態２が実施の形態１と異なる点はＷ２がＷ１より大きいことである。
【００３９】
図６Ａ〜図６Ｇを用いて、本実施の形態２の半導体装置の製造方法について説明する。図６Ａ〜図６Ｇは半導体装置の製造工程中における模式的断面図である。
【００４０】
まず、図６Ａに示す半導体基板１を準備し、半導体基板１の主面上に例えば酸化シリコン膜からなるマスク３１を形成する。マスク３１は、半導体基板１の主面の溝形成領域に開口を有するパターンで形成される。次に、マスク３１をエッチングマスクとして使用し、半導体基板１をエッチングして溝３２を形成する。
【００４１】
次に、ゲート酸化前の洗浄工程で、図６Ｂに示すように、マスク３１の側面がエッチングされる。次に、図６Ｃに示すように、熱酸化処理を施して、溝３２の内壁に酸化シリコン膜を形成する。この酸化シリコン膜は、ゲート絶縁膜５として使用される。熱酸化処理は、例えば、８５０℃程度のウエット酸化法で行われる。
【００４２】
次に、図６Ｄに示すように、溝３２を埋め込むように半導体基板１の主面上に、ゲート電極６となるポリシリコン膜を例えばＣＶＤ法で形成し、エッチバックによりマスク３１上のポリシリコン膜を除去する。その後、シリサイド膜（例えばＷＳｉ膜）７を例えばＣＶＤ法で形成し、エッチバックによりマスク３１上のシリサイド膜７を除去する。その際、ゲート電極６の溝外の第２方向における幅Ｗ２は、溝内の第２方向における幅Ｗ１より大きくなる。
【００４３】
次に、図６Ｅに示すように、マスク３１を除去し、半導体基板１の主面にｐ型半導体領域３を形成する。ｐ型半導体領域３は、半導体基板１の主面に不純物（例えばボロン）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。次に、ｐ型半導体領域３の主面にｎ＋型半導体領域１２を形成する。ｎ＋型半導体領域１２は、ｐ型半導体領域３の主面に不純物（例えば砒素）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。
【００４４】
次に、図６Ｆに示すように、絶縁膜８を例えばＣＶＤ法で形成し、絶縁膜８をパターニングする。その後、絶縁膜８をマスクとし、ｎ＋型半導体領域１２とｐ型半導体領域３をエッチングし、ｐ＋型半導体領域４は、不純物（例えばボロン）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。次に、半導体基板１上の全面にバリアメタル膜９を例えばスパッタリング法で形成する。
【００４５】
次に、図６Ｇに示すように、バリアメタル膜９上の全面に例えばアルミニウム若しくはアルミニウムを主成分とする合金からなる金属膜を例えばスパッタリング法で形成し、その後、この金属膜及びバリアメタル膜９を順次パターニングして、ソース電極層１０及びゲート電極層２１を形成する。ソース電極層１０は、バリアメタル膜９を介在して、ｐ＋型半導体領域４及びｎ＋型半導体領域１２と電気的に接続される。次に、半導体基板１上の全面に例えば酸化シリコン膜からなる保護膜を形成し、その後、保護膜にパターンニングを施して、ソース電極層１０の表面の一部を露出する開口及びゲート電極層２１の表面の一部を露出する開口を形成し、その後、半導体基板１の主面と反対側の裏面にドレイン電極層１１を形成することにより、図１に示す半導体装置がほぼ完成する。
【００４６】
上記したように、本実施の形態２の半導体装置の製造方法では、前記実施の形態１と同様に、高温の熱処理となるゲート酸化の後に、ｐ型半導体領域３とｎ＋型半導体領域１２を形成するので、ｐ型半導体領域３とｎ＋型半導体領域１２の浅接合化が可能となり、オン抵抗を低減することができるので、オン抵抗とゲート抵抗の両方を低減することが可能となる。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
上記実施の形態では、電圧駆動型半導体素子としてパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）を例に説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）でも同様に適用可能である。
【産業上の利用可能性】
【００４９】
本発明は、半導体装置の製造技術に関し、特に、電源などの電力変換器に用いられる、パワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）やＩＧＢＴ等の半導体装置に利用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１の半導体装置の概略構成を示す平面レイアウト図である。
【図２】図１の半導体装置のゲート電極パターンを示す模式的平面図である。
【図３】図２の領域Ａの部分を拡大した模式的平面図である。
【図４】図３のＡ−Ａ’線に沿う模式的断面図である。
【図５Ａ】本発明の実施の形態１の半導体装置の製造工程中における模式的断面図である。
【図５Ｂ】本発明の実施の形態１の半導体装置の製造工程中（図５Ａに続く）における模式的断面図である。
【図５Ｃ】本発明の実施の形態１の半導体装置の製造工程中（図５Ｂに続く）における模式的断面図である。
【図５Ｄ】本発明の実施の形態１の半導体装置の製造工程中（図５Ｃに続く）における模式的断面図である。
【図５Ｅ】本発明の実施の形態１の半導体装置の製造工程中（図５Ｄに続く）における模式的断面図である。
【図６Ａ】本発明の実施の形態２の半導体装置の製造工程中における模式的断面図である。
【図６Ｂ】本発明の実施の形態２の半導体装置の製造工程中（図６Ａに続く）における模式的断面図である。
【図６Ｃ】本発明の実施の形態２の半導体装置の製造工程中（図６Ｂに続く）における模式的断面図である。
【図６Ｄ】本発明の実施の形態２の半導体装置の製造工程中（図６Ｃに続く）における模式的断面図である。
【図６Ｅ】本発明の実施の形態２の半導体装置の製造工程中（図６Ｄに続く）における模式的断面図である。
【図６Ｆ】本発明の実施の形態２の半導体装置の製造工程中（図６Ｅに続く）における模式的断面図である。
【図６Ｇ】本発明の実施の形態２の半導体装置の製造工程中（図６Ｆに続く）における模式的断面図である。
【符号の説明】
【００５１】
１…半導体基板、１ａ…ｎ＋型半導体領域、１ｂ…ｎ−型半導体領域、３…ｐ型半導体領域、４…ｐ＋型半導体領域、５…ゲート絶縁膜、６…ゲート電極、７…シリサイド膜、８…絶縁膜、９…バリアメタル膜、１０…ソース電極層、１１…ドレイン電極層、１２…ｎ＋型半導体領域、２０…半導体チップ、２１…ゲート電極層、３１…マスク、３２…溝。
【図１】
2009135354.tif 000003
【図２】
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【図３】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｅ】
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【図６Ｆ】
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【図４】
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【図５Ｅ】
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【図６Ｄ】
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【図６Ｇ】
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