(57)【要約】【課題】本発明の課題は、近年、パワーＭＯＳＦＥＴでは高速動作が益々要求されてきており、そのスイッチングタイムを短くする必要があり、そのためには、ゲート抵抗を低減させることが重要であり、金属に比較して高抵抗であるポリシリコンからなる配線部分の抵抗をより小さくしてやる必要があった。【解決手段】本発明のパワーＭＯＳＦＥＴ１０１は、網目状に設けられたトレンチ１１，１１１の内部に形成されたゲート電極１４，１１４を備えたトランジスタからなるセル２が複数個、配列されたセル領域Ｅの最外周のゲート電極１１４に、一端を最外周のゲート電極１１４の幅方向にオーバーラップ接続され、セル領域Ｅの外方に向かって延在するゲート引き出し配線１１５を有する。【選択図】図１
2009188294.tif 000002
【特許請求の範囲】
【請求項１】
トレンチの内部に形成されたゲート電極を備えたトランジスタからなるセルが複数個、配列されたセル領域と、
前記セル領域の最外周のゲート電極上に一端をオーバーラップ接続され、前記セル領域の外方に向かって延在するゲート引き出し配線とを有するパワーＭＯＳＦＥＴ。
【請求項２】
前記ゲート引き出し配線は、前記セル領域を取り囲むように形成された請求項１に記載のパワーＭＯＳＦＥＴ。
【請求項３】
前記ゲート引き出し配線は、前記最外周のゲート電極上に、前記最外周のゲート電極の幅方向に略半分、オーバーラップ接続する請求項１または２に記載のパワーＭＯＳＦＥＴ。
【請求項４】
前記最外周のゲート電極と前記ゲート引き出し配線とは、同じ種類の導電体からなる請求項１から３のいずれかに記載のパワーＭＯＳＦＥＴ。
【請求項５】
前記最外周のゲート電極の幅は、他のゲート電極の幅の２〜５倍の範囲である請求項１から４のいずれかに記載のパワーＭＯＳＦＥＴ。
【請求項６】
前記最外周のゲート電極の幅は、２〜５μｍの範囲である請求項５に記載のパワーＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴに関し、特に、トレンチゲート構造を有するパワーＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴの一例を図５，６に示す。
【０００３】
図５（ａ）はパワーＭＯＳＦＥＴチップの平面図、図５（ｂ）は要部拡大図、図６（ａ）はゲート電極およびゲート引き出し配線の接続状態を模式的に示す部分斜視図である。尚、図５（ｂ），図６（ａ）ではソース電極、ゲート絶縁膜および層間絶縁膜を省略してある。
【０００４】
図５，図６（ａ）において、１はパワーＭＯＳＦＥＴチップ，２は縦型トランジスタからなるセル，２ａは外周のセル，３はソース電極，４はゲート配線，５はゲートボンディングパッド，６は半導体基板，１１はゲートトレンチ，１１ａは最外周のゲートトレンチ，１４はゲート電極，１４ａは最外周のゲート電極，１５はゲート引き出し配線，１５ａはゲート引き出し配線１５のうちトレンチ内部に形成されたライン状引き出し部，１５ｂはゲート引き出し配線１５のうちトレンチ外部に形成された環状引き出し部，Ｅはセル領域（図５（ａ）中の一点鎖線で囲んだ領域）である。
【０００５】
図５（ａ）に示すように、パワーＭＯＳＦＥＴチップ１の中央部には、縦型トランジスタからなるセル２，２ａが多数個、規則的に配列されたセル領域Ｅが配置されている。
【０００６】
また、セル領域Ｅ上の全面には、層間絶縁膜を介してアルミニウム等からなるソース電極３が形成されている。
【０００７】
また、セル領域Ｅ（ソース電極３）の外側には、セル領域Ｅ（ソース電極３）と一定距離だけ離間して、その周囲を取り囲むようにアルミニウム等からなるゲート配線４が形成されている。
【０００８】
このゲート配線４は所定位置に設けられたゲートボンディングパッド５と電気的接続されている。
【０００９】
ここで、セル領域Ｅ（ソース電極３）を取り囲むようにゲート配線４を配置する理由は、ゲートボンディングパッド５から遠く離れたトランジスタに対してもアルミニウム等の金属からなる低抵抗配線経路を形成するためである。
【００１０】
そして、図５（ｂ）に示すように、セル領域Ｅの表面層に網目状に形成されたゲートトレンチ１１，１１ａの内部にポリシリコンからなるゲート電極１４，１４ａが形成されている。
【００１１】
次に、図５（ｂ），図６（ａ）を用いて、ゲート電極１４，１４ａの引き出し構造について説明する。
【００１２】
セル領域Ｅ内に網目状に形成されたゲート電極１４，１４ａをセル領域Ｅ外部に引き出すためのゲート引き出し配線１５は、ゲートトレンチ１１，１１ａをセル領域Ｅの外部にさらに一定長さだけ延長したトレンチの内部をポリシリコンで埋め込んで形成されたライン状引き出し部１５ａと、そのライン状引き出し部１５ａの終端部分上に直交する格好でオーバーラップ接続されたポリシリコンからなる環状引き出し部１５ｂとで構成されている。
【００１３】
環状引き出し部１５ｂは、セル領域Ｅ（ソース電極３）と一定距離だけ離間して、その周囲を取り囲むように形成されている。
【００１４】
つまり、図６（ａ）に示すように、ゲート電極１４，１４ａとライン状引き出し部１５ａとは連続するトレンチ内部に一体的形成され、さらに環状引き出し部１５ｂはその多数本のライン状引き出し部１５ａ上に一定長さオーバーラップ接続して、セル領域Ｅの外部でそれらを連結する格好となっている。
【００１５】
また、ゲート引き出し配線１５はその上に形成された層間絶縁膜（図示せず）を貫通して設けられたタングステンからなるコンタクトプラグ（図示せず）によってゲート配線４に電気的接続されている。（例えば、特許文献１参照。）
【００１６】
また、図６（ｂ）に示すように、特許文献２には、最外周のゲート電極ＳＧから外側に向かって形成された延長トレンチの内部に形成されたポリシリコン層Ｐ１と、それらを連結する格好の連結トレンチの内部に形成されたポリシリコン層Ｐ２と、その上にオーバーラップするゲートパッドＰ３とで構成された引き出し構造が開示されている。
【特許文献１】特開２００５−１９７２７４号公報    図２３
【特許文献２】特開２００２−３７３９８８号公報    図８（ｃ）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年、ＤＣ／ＤＣコンバータ等に用いられるパワーＭＯＳＦＥＴでは、高速動作が益々要求されてきており、そのスイッチングタイムを短くする必要があった。
【００１８】
そしてそのためには、ゲート抵抗を低減させることが重要であり、金属に比較して高抵抗であるポリシリコンからなる配線部分の抵抗をより小さくしてやる必要があった。特に細いトレンチ内部に形成された引き出し部である、特許文献１のライン状引き出し部１５ａや特許文献２のポリシリコン層Ｐ１の配線抵抗（図６中のＲ）は無視できなかった。
【課題を解決するための手段】
【００１９】
本発明のパワーＭＯＳＦＥＴは、
トレンチの内部に形成されたゲート電極を備えたトランジスタからなるセルが複数個、配列されたセル領域と、
セル領域の最外周のゲート電極上に一端をオーバーラップ接続され、セル領域の外方に向かって延在するゲート引き出し配線とを有するパワーＭＯＳＦＥＴである。
【発明の効果】
【００２０】
本発明のパワーＭＯＳＦＥＴによると、ゲート抵抗を低減でき、その結果、パワーＭＯＳＦＥＴのスイッチングタイムを短くできる。
【発明を実施するための最良の形態】
【００２１】
本発明のパワーＭＯＳＦＥＴの一例を図１〜図３に示す。
【００２２】
図１（ａ）はパワーＭＯＳＦＥＴチップの平面図、図１（ｂ）は要部拡大図、図２（ａ）は図１（ｂ）のＣ−Ｃ´線における詳細断面図、図２（ｂ）は図１（ｂ）のＤ−Ｄ´線における詳細断面図である。図３はゲート電極とゲート引き出し配線の接続状態を模式的に示す部分斜視図および平面図である。尚、図１（ｂ），図３（ａ）ではソース電極、ゲート絶縁膜および層間絶縁膜を省略してある。
【００２３】
図１〜図３において、１０１はパワーＭＯＳＦＥＴチップ，１１１は最外周のゲートトレンチ，１１４は最外周のゲート電極，１１５はゲート引き出し配線，Ｅはセル領域（図１（ａ）中の一点鎖線で囲んだ領域）である。尚、図５，図６と同一部分には同一符号を付す。
【００２４】
図１（ａ）に示すように、パワーＭＯＳＦＥＴチップ１０１の中央部には、縦型トランジスタからなるセル２，２ａが多数個、規則的に配列されたセル領域Ｅが配置されている。
【００２５】
また、セル領域Ｅ上の全面には、層間絶縁膜を介してアルミニウム等からなるソース電極３が形成されている。
【００２６】
また、セル領域Ｅ（ソース電極３）の外側には、セル領域Ｅ（ソース電極３）と一定距離だけ離間して、その周囲を取り囲むようにアルミニウム等からなるゲート配線４が形成されている。
【００２７】
このゲート配線４は所定位置に設けられたゲートボンディングパッド５と電気的接続されている。
【００２８】
ここで、セル領域Ｅ（ソース電極３）を取り囲むようにゲート配線４を配置する理由は、ゲートボンディングパッド５から遠く離れたトランジスタに対してもアルミニウム等の金属からなる低抵抗配線経路を形成するためである。
【００２９】
そして、図１（ｂ）に示すように、セル領域Ｅの表面層に網目状に形成されたゲートトレンチ１１，１１１の内部にポリシリコンからなるゲート電極１４，１１４が形成されている。
【００３０】
また、図２（ａ）に示すように、セル２（図２では外周のセル２ａ近傍のみ示す）は、ドレイン領域としてのｎ型の半導体基板６と、その表面層に形成されたｐ型ウェル層８およびｐ型ベース領域９と、さらにその表面層に形成されたｎ型ソース領域１０と、ゲートトレンチ１１，１１１の内部にゲート絶縁膜１３を介して形成されたポリシリコンからなるゲート電極１４，１１４とを備えた縦型ＦＥＴとして構成されている。
【００３１】
ｐ型ベース領域９は、層間絶縁膜１６に設けられた開口を通じてソース電極３と電気的接続されている。
【００３２】
また、ｐ型ウェル層８は、ゲート絶縁膜１３，ゲート引き出し配線１１５および層間絶縁膜１６に設けられたコンタクトホールに形成されたタングステンからなるコンタクトプラグ１８ａでソース電極３と電気的接続されている。コンタクトプラグ１８ａとゲート引き出し配線１１５とは、コンタクトホールの内壁側面に形成された絶縁膜で絶縁されている。
【００３３】
次に、図１（ｂ），図２，図３を用いて、ゲート電極１４，１１４の引き出し構造について説明する。
【００３４】
セル領域Ｅ内に網目状に形成されたゲート電極１４，１１４をセル領域Ｅ外部に引き出すためのゲート引き出し配線１１５は、セル領域Ｅの最外周のゲート電極１１４上に一端をオーバーラップ接続させ、セル領域Ｅの外方に向かって延在するポリシリコンからなるベタ状の配線である。
【００３５】
また、最外周のゲート電極１１４（最外周のゲートトレンチ１１１）の幅は、他のゲート電極１４（ゲートトレンチ１１）の幅Ｗの２〜５倍（図１（ｂ）では３倍）の範囲としてある。
【００３６】
例えば、最外周のゲート電極１１４の幅を２〜５μｍとする。
【００３７】
また、ゲート引き出し配線１１５は、最外周のゲート電極１１４上に最外周のゲート電極１１４の幅方向に半分、オーバーラップ接続させる。
【００３８】
ここで、最外周のゲート電極１１４の幅を他のゲート電極１４の幅Ｗの２倍よりも幅広とする理由は、オーバーラップ接続部分の接続面積を大きくして機械的強度および電流経路面積を十分確保するためである。
【００３９】
また、ゲート引き出し配線１１５を最外周のゲート電極１１４の幅方向に半分、オーバーラップ接続させる理由は、幅広とした最外周のゲート電極１１４の幅センタを狙ってオーバーラップさせることで、後述するエッチバック法を用いてオーバーラップ接続部分を製造する際のレジストマスクの目合わせ等の製造ばらつきに対するマージンを確保するためである。
【００４０】
また、最外周のゲート電極１１４の幅を他のゲート電極１４の幅Ｗの５倍より狭くする理由は、トレンチ内部をポリシリコンで埋め込む際に凹凸の少ない良好な埋め込み性が得られるためである。
【００４１】
また、ゲート引き出し配線１１５をベタ状の配線とし、最外周のゲート電極１１４の概ね全周囲に亘ってオーバーラップ接続させ、セル領域Ｅの周囲を取り囲むように形成すると、従来のようなトレンチ内部に形成された細いライン状引き出し部１５ａ（図６（ａ）またはライン状引き出し部Ｐ１（図６（ｂ））がないため、ポリシリコン配線抵抗を低減でき、その結果、ゲート抵抗が低減できる。
【００４２】
つまり、図３に示すように、最外周のゲート電極１１４とゲート引き出し配線１１５とは、共にポリシリコンからなり、最外周のゲート電極１１４の幅方向に半分までオーバーラップ接続して連続的かつ一体的に形成されている。
【００４３】
また、図２（ａ），（ｂ）に示すように、ゲート引き出し配線１１５上には層間絶縁膜１６が形成され、その層間絶縁膜１６を貫通して設けられたタングステンからなるコンタクトプラグ１８ｂによってゲート配線４に電気的接続されている。
【００４４】
また、半導体基板６の表面側には層間絶縁膜１６に設けた開口部を通して、ｐ型ベース領域９およびｎ型ソース領域１０と電気的接続されたソース電極３が、裏面側にはドレイン電極１９がそれぞれ形成されている。
【００４５】
次に、このパワーＭＯＳＦＥＴチップ１０１の製造方法を、図４を参照して説明する。図４は、各製造工程完了毎のデバイスの要部断面図である。
【００４６】
先ず、図４（ａ）に示すように、半導体基板６にフォトリソグラフィ法を用いて選択的にボロンをイオン注入後、熱処理を施してｐ型ウェル層８を形成する。
【００４７】
次に、所定領域にフィールド酸化膜１７を、ロコス酸化法を用いて形成する。
【００４８】
次に、ゲートトレンチ１１，１１１をフォトリソグラフィ法および選択的エッチングによって形成する。
【００４９】
このとき、最外周のゲートトレンチ１１１の幅だけを他のゲートトレンチ１１の幅の２〜５倍となるようなレジストマスクパターンを用いて形成する。
【００５０】
その後、ゲート絶縁膜１３を熱酸化法にて全面に形成する
【００５１】
次に、図４（ｂ）に示すように、ゲートトレンチ１１，１１１を埋め込むように全面にポリシリコン層をＣＶＤ法によって形成する。
【００５２】
このとき、最外周のゲートトレンチ１１１の幅を他のゲートトレンチ１１幅の５倍より狭くしてあるので、その内部はポリシリコン層で良好に埋設される。
【００５３】
その後、レジストマスク１２０を形成し、ＲＩＥ法によるエッチバックを行う。
【００５４】
ここで、レジストマスク１２０は、最外周のゲートトレンチ１１１の幅方向の半分までオーバーラップさせるようなベタ状のマスクパターンとする。
【００５５】
また、このレジストマスク１２０は、最外周のゲートトレンチ１１１の概ね全周囲に亘ってオーバーラップし、セル領域Ｅの周囲を取り囲むようなマスクパターンとする。
【００５６】
このエッチバックにより、ゲートトレンチ１１には、その内部のみにポリシリコン膜が残存する。
【００５７】
また、最外周のゲートトレンチ１１１には、その内部にポリシリコン膜が残存するとともに、その残存したポリシリコンの幅方向の半分にオーバーラップ接続してセル領域Ｅの外方（図中、左側）に延在するベタ状のゲート引き出し配線１１５が形成される。
【００５８】
尚、レジストマスク１２０を最外周のゲートトレンチ１１１の幅のセンタを狙ってオーバーラップさせると、前述したようにレジストマスク１２０の目合わせ等の製造ばらつきに対するマージンを確保でき好適である。すなわち、目合わせ等の製造ばらつきが若干あっても、ゲート引き出し配線１１５が最外周のゲートトレンチ１１１を越えてセル領域Ｅ内の拡散領域にまで残存する心配がない。
【００５９】
次に、レジストマスク１２０を除去後、図４（ｃ）に示すように、ボロンをイオン注入した後、熱処理を施してｐ型ベース領域９を形成し、さらに、ヒ素をイオン注入した後、熱処理を施してｎ型ソース領域１０を形成する。
【００６０】
次に、ＣＶＤ法を用いて層間絶縁膜１６を形成する。
【００６１】
次に、層間絶縁膜１６にコンタクトホールを設けてタングステンからなるコンタクトプラグ１８ｂを形成する。
【００６２】
また、層間絶縁膜１６にｐ型ベース領域９を露出させるための所定の開口部を設けると共に、ゲート絶縁膜１３，ゲート引き出し配線１１５および層間絶縁膜１６にコンタクトホールを設け、その内壁側面に絶縁膜を形成後、タングステンからなるコンタクトプラグ１８ａを形成する。
【００６３】
そして、アルミニウム等をスパッタリングして、表面側にソース電極３およびゲート配線４を、裏面側にドレイン電極１９を形成し、ゲート引出し配線１１５はゲート配線４と、ｐ型ベース領域９，ｎ型ソース領域１０およびｐ型ウェル層８はソース電極３と、それぞれ電気的接続される。
【００６４】
また、上記の例では、ゲート引き出し配線１１５をベタ状の配線としてセル領域Ｅを取り囲むようにしたが、特にこれに限定するものではない。
【００６５】
また、図３では、ゲート引き出し配線１１５とゲートボンディングパッド部を別体で形成するように図示したが一体的に形成してもよい。
【００６６】
また、上記では、ｐ型ウェル層８とソース電極３とをコンタクトプラグ１８ａで電気的接続する構成で説明したが、ｐ型ウェル層８はフローティングとしてもよい。
【００６７】
また、ｎチャンネル型のＭＯＳＦＥＴの例で説明したが、ｐチャンネル型のＭＯＳＦＥＴであってもよい。この場合、拡散層の導電型をすべて反対導電型とすればよい。
【産業上の利用可能性】
【００６８】
本発明は、ゲート抵抗を低減でき、ＭＯＳＦＥＴのスイッチングタイムを短くできるパワーＭＯＳＦＥＴに適用できる。
【図面の簡単な説明】
【００６９】
【図１】本発明のパワーＭＯＳＦＥＴチップの平面図および要部拡大図
【図２】図１（ｂ）のＣ−Ｃ´線およびＤ−Ｄ´線における詳細断面図
【図３】本発明のゲート電極とゲートポリシリコン配線の接続状態を模式的に示す平面図および部分斜視図
【図４】本発明のパワーＭＯＳＦＥＴの各製造工程完了毎のデバイスの要部断面図
【図５】従来のパワーＭＯＳＦＥＴチップの平面図および要部拡大図
【図６】ゲート電極，ゲート引き出し配線の接続状態を模式的に示す部分斜視図
【符号の説明】
【００７０】
１，１０１    パワーＭＯＳＦＥＴチップ
２    セル
２ａ    外周のセル
３    ソース電極
４    ゲート配線
５    ゲートボンディングパッド
６    半導体基板
８    ｐ型ウェル層
９    ｐ型ベース領域
１０    ｎ型ソース領域
１１    ゲートトレンチ
１１ａ，ＳＧ    最外周のゲートトレンチ
１３    ゲート絶縁膜
１４    ゲート電極
１４ａ    最外周のゲート電極
１５    ゲート引き出し配線
１５ａ    ライン状引き出し部
１５ｂ    環状引き出し部
１６    層間絶縁膜
１７    フィールド酸化膜
１８ａ，１８ｂ    コンタクトプラグ
１９    ドレイン電極
１１１    最外周のゲートトレンチ
１１４    最外周のゲート電極
１１５    ゲート引き出し配線
１２０    レジストマスク
Ｅ    セル領域
Ｐ１，Ｐ２，Ｐ３    ポリシリコン層
【図１】
2009188294.tif 000003
【図２】
2009188294.tif 000004
【図３】
2009188294.tif 000005
【図４】
2009188294.tif 000006
【図５】
2009188294.tif 000007
【図６】
2009188294.tif 000008