(57)【要約】【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いに層の異なる第１及び第２の配線層と、
前記第１の配線層の配線と前記第２の配線層の配線を接続するビアであって、導電率の可変な部材を含むビアを有し、
前記ビアは、前記ビアと前記第１の配線との接触部を第１の端子、前記ビアと前記第２の配線との接触部を第２の端子とする、導電率可変型のスイッチ素子をなし、
前記スイッチ素子は、前記第１の端子と前記第２の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、可変に設定自在とされ、
一の方向に平行に配設される複数の第１の配線と、
前記一の方向に直行する方向に平行に配設される複数の第２の配線と、
を有し、
前記第１の配線と前記第２の配線の交差部に、前記スイッチ素子が設けられ、
前記スイッチ素子の前記第１及び第２の端子の一方が前記第１の配線に接続され、前記第１及び第２の端子の他方が前記第２の配線に接続されてなる、スイッチボックスを有し、
前記スイッチ素子が、金属電解質材料を有し、
前記金属電解質材料の酸化還元反応を用いて、少なくとも１つの前記端子の周囲に、金属物質を析出させるか、又は溶解させ、前記端子間の導電率を変える、ことを特徴とする半導体装置。
【請求項２】
互いに層の異なる第１及び第２の配線層と、
前記第１の配線層の配線と前記第２の配線層の配線を接続するビアであって、導電率の可変な部材を含むビアを有し、
前記ビアは、前記ビアと前記第１の配線との接触部を第１の端子、前記ビアと前記第２の配線との接触部を第２の端子とする、導電率可変型のスイッチ素子をなし、
前記スイッチ素子は、前記第１の端子と前記第２の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、可変に設定自在とされ、
列方向に配設される複数の第１の配線と、
行方向に配設される複数の第２の配線と、
前記複数の第２の配線のそれぞれに対応して平行に配設される複数の第３の配線と、
を有し、
前記第１の配線と前記第２の配線の交差部に前記スイッチ素子とトランジスタとがマトリクス状に設けられ、
前記トランジスタのソースとドレインの一方が対応する前記第１の配線に接続され、前記トランジスタのソースとドレインの他方が前記スイッチ素子の前記第１及び第２の端子の一方に接続され、前記スイッチ素子の前記第１及び第２の端子の他方が対応する第２の配線に接続され、
同一行の複数のトランジスタのゲートは前記第３の配線に共通に接続されてなる、スイッチボックスを有し、
前記スイッチ素子が、金属電解質材料を有し、
前記金属電解質材料の酸化還元反応を用いて、少なくとも１つの前記端子の周囲に、金属物質を析出させるか、又は溶解させ、前記端子間の導電率を変える、ことを特徴とする半導体装置。
【請求項３】
互いに層の異なる第１及び第２の配線層と、
前記第１の配線層の配線と前記第２の配線層の配線を接続するビアであって、導電率の可変な部材を含むビアを有し、
前記ビアは、前記ビアと前記第１の配線との接触部を第１の端子、前記ビアと前記第２の配線との接触部を第２の端子とする、導電率可変型のスイッチ素子をなし、
前記スイッチ素子は、前記第１の端子と前記第２の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、可変に設定自在とされ、
列方向に配設される複数の第１の配線と、
行方向に配設される複数の第２の配線と、
前記複数の第２の配線のそれぞれに対応して平行に配設される複数の第３の配線と、
を有し、
前記第１の配線と前記第２の配線の交差部に前記スイッチ素子とトランジスタとがマトリクス状に設けられ、
前記スイッチ素子の前記第１及び第２の端子の一方が前記第１の配線に接続され、前記スイッチ素子の前記第１及び第２の端子の一方がトランジスタのソース及びドレインの一方に接続され、前記トランジスタのソース及びドレインの他方は対応する前記第２の配線に接続され、
同一行のトランジスタのゲートは前記第３の配線に共通に接続されているスイッチボックスを備え、
前記スイッチ素子が、金属電解質材料を有し、
前記金属電解質材料の酸化還元反応を用いて、少なくとも１つの前記端子の周囲に、金属物質を析出させるか、又は溶解させ、前記端子間の導電率を変える、ことを特徴とする半導体装置。
【請求項４】
互いに層の異なる第１及び第２の配線層と、
前記第１の配線層の配線と前記第２の配線層の配線を接続するビアであって、導電率の可変な部材を含むビアを有し、
前記ビアは、前記ビアと前記第１の配線との接触部を第１の端子、前記ビアと前記第２の配線との接触部を第２の端子とする、導電率可変型のスイッチ素子をなし、
前記スイッチ素子は、前記第１の端子と前記第２の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、可変に設定自在とされ、
列方向に配設される複数の第１の配線と、
行方向に配設される複数の第２の配線と、
前記複数の第２の配線のそれぞれに対応して平行に配設される複数の第３の配線と、
を有し、
前記第１の配線と前記第２の配線の交差部に前記スイッチ素子がマトリクス状に設けられ、
前記スイッチ素子の前記第１及び第２の端子の一方が対応する前記第１の配線に接続され、前記スイッチ素子の前記第１及び第２の端子の他方が対応する第２の配線に接続され、
同一行の複数の前記スイッチ素子の第３の端子は前記第３の配線に共通に接続されてなる、スイッチボックスを備え、
前記スイッチ素子が、金属電解質材料を有し、
前記金属電解質材料の酸化還元反応を用いて、少なくとも１つの前記端子の周囲に、金属物質を析出させるか、又は溶解させ、前記端子間の導電率を変える、ことを特徴とする半導体装置。
【請求項５】
プログラム可変の論理回路を有する論理ブロックが複数配置され、
前記論理ブロック同士は前記スイッチボックスを介して接続され、
前記論理ブロックの論理動作と、前記スイッチボックスの前記スイッチ素子をプログラムすることで所望の論理動作を行う、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
互いに層の異なる第１及び第２の配線層と、
前記第１の配線層の配線と前記第２の配線層の配線を接続するビアであって、導電率の可変な部材を含むビアを有し、
前記ビアは、前記ビアと前記第１の配線との接触部を第１の端子、前記ビアと前記第２の配線との接触部を第２の端子とする、導電率可変型のスイッチ素子をなし、
前記スイッチ素子は、前記第１の端子と前記第２の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、可変に設定自在とされ、
一の方向に複数の配線が配置された第１の配線層と、
前記一の方向と直交する方向に複数の配線が配置された第２の配線層と、
を備え、
前記第１の配線層の配線と前記第２の配線層の配線の接続部分、前記第１の配線層内の異なる配線の接続部分、前記第２の配線層内の異なる配線の接続部分のうち少なくとも１つが、前記スイッチ素子の前記第１及び第２の端子に接続され、
前記スイッチ素子が、金属電解質材料を有し、
前記金属電解質材料の酸化還元反応を用いて、少なくとも１つの前記端子の周囲に、金属物質を析出させるか、又は溶解させ、前記端子間の導電率を変える、ことを特徴とする半導体装置。
【請求項７】
配線抵抗の相対的に小さい配線層の方が、配線抵抗の相対的に大きい配線層よりも前記スイッチ素子と前記スイッチ素子の間隔が長い、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
請求項１乃至７のいずれか一に記載の前記スイッチ素子を有する、ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、プログラム可能な半導体装置の配線構造、該配線
構造を有する論理集積回路装置、演算回路装置、メモリ装置と、それらのプログラミング
回路に関する。
【背景技術】
【０００２】
従来の半導体集積回路は、半導体基板に形成されたトランジスタ等の素子と、該素子を
接続するために半導体基板の上層に形成された配線構造を備えて構成されている。配線は
、集積回路の設計段階でパターンが決められており、半導体集積回路製造後に、トランジ
スタ同士の接続を変更することは不可能である。
【０００３】
ＦＰＧＡ（Field Programmable Gate Array）などのプログラム可能な半導体集積回路
は、前記課題を解決することが可能である。プログラム可能な半導体集積回路は、論理回
路や演算回路の動作や論理回路や演算回路同士の接続をメモリに記憶することで、論理動
作や配線の接続の変更を可能にしている。ここで、構成情報の記憶を行うメモリ素子とし
ては、ＳＲＡＭ（Static  Random  Access  Memory）セル、アンチヒューズ、フローティ
ングゲートＭＯＳトランジスタなどを用いている。
【０００４】
また、ＤＲＡＭ（Dynamic  Random  Access  Memory）セルや強誘電体キャパシタなど
を用いることもできる。
【０００５】
【特許文献１】米国特許第６，４８７，１０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体集積回路では、製造後に不具合が発見された場合や設計の変更を行った場
合には、配線パターンを設計し直してから、再度製造を行う必要がある。
【０００７】
また、設計変更がある場合には、配線パターンの再設計やマスクの製造のために、莫大
なコストが発生してしまう。集積回路の大規模化に伴い、製造後に不具合が発生する確率
は益々高くなり、また、微細化に伴いマスクのコストは急激に高騰している。そのため、
マスクの作り直しを行うことなく製造後の不具合の修正や仕様の変更に対応できる技術が
求められる。
【０００８】
また、ＦＰＧＡなどのプログラム可能な半導体集積回路はメモリの記憶内容を変更する
ことで、回路構成を変更することが可能であるが、メモリ素子が半導体基板上のトランジ
スタと同じ層に形成されているため、非常に大きな面積を占有する問題がある。このこと
から、プログラム可能な集積回路はチップ面積が大きくなり、製造コストが上昇する。
また、このようなメモリ素子が大きな面積を占有するＦＰＧＡでは、論理回路や演算回路
同士の接続を変更する配線スイッチの面積が大きくなるために、チップ面積に占める論理
回路や演算回路の割合が低くなってしまうも問題がある。このため、通常のＦＰＧＡでは
１つの論理回路や演算回路に出来るだけ多くの機能を持たせ、論理回路や演算回路の粒度
を大きくすることで、チップ面積に占める論理回路や演算回路の割合を高めている。しか
し、このような粒度の粗い論理回路や演算回路は、割り当てられる機能によっては無駄が
生じるために、使用効率が低くなってしまう問題がある。
【０００９】
また、今後は回路の構成情報を記憶しているメモリ素子のリーク電流により消費電力が
大きくなることや、宇宙線によるソフトエラーにより記憶内容が破壊されるといった問題
が現れてくる。
【００１０】
また、スイッチ回路は、メモリ回路とパストランジスタ、または、これらが一体化した
素子によって構成されるが、該素子のオン抵抗は、数百オームから数キロオームと大きく
、信号の遅延が大きくなる問題がある。
【００１１】
一方で、プログラム可能な素子としてヒューズやアンチヒューズを用いたＦＰＧＡもあ
る。アンチヒューズなどこれらの素子は、オン抵抗を数百Ω程度に小さく出来るが、一度
オンまたはオフの状態にプログラムを行うと、元の状態に戻すことが不可能である。した
がって、本発明が解決しようとする製造後の回路の修正や、機能の変更に対応することが
できない。
【００１２】
したがって、本発明の目的は、製造後に配線接続構成の変更を可能とし、製造後の半導
体集積回路、メモリ装置等において、不具合の修正や仕様の変更を可能とし、コスト低減
を図る半導体装置を提供することにある。
【００１３】
本発明の他の目的は、チップ面積の低減を図る、再構成可能な半導体装置を提供するこ
とにある。
【００１４】
さらに、本発明の他の目的は、粒度が細かい論理回路や演算回路を用いて、論理回路や
演算回路の使用効率が高い、再構成可能な半導体装置を提供することにある。
【００１５】
さらに、本発明の他の目的は、信号の遅延の低減を図る、再構成可能な半導体装置を提
供することにある。
【課題を解決するための手段】
【００１６】
前記目的を達成する本発明の１つのアスペクトに係る半導体装置は、素子が形成される
基板と、前記基板上層に設けられる配線構造と、を有し、前記配線構造のうち、互いに離
間した第１の端部と第２の端部の間に導電率可変型の部材を含む配線を有し、前記配線構
造内に、前記配線の前記第１の端部と前記第２の端部を２端子とするスイッチ素子を備え
ている。
【００１７】
本発明において、前記導電率可変型の部材を含む配線が接続孔である。本発明において
、前記導電率可変型の部材は、電解質材料やカルコゲナイド材料等であり、スイッチ素子
の２端子間は短絡、開放、短絡と開放の中間状態のいずれかに可変に設定される。
【００１８】
本発明の他のアスペクトに係る半導体装置は、素子が形成される基板と、前記基板上層
に設けられる配線構造と、を有し、前記配線構造のうち、互いに離間した第１の端部と第
２の端部の間に導電率可変型の部材を含む配線を有する一の配線層と、さらに前記配線層
と別の配線層に、前記導電率可変型の部材を覆い前記第１の端部と第２の端部と一部で重
なる配線を有し、前記配線構造内に、前記一の配線層の配線の前記第１の端部と前記第２
の端部が第１、第２の端子をなし、前記第１の端部と第２の端部と一部で重なる前記別の
配線層の配線が前記制御端子をなす３端子のスイッチ素子を、を備えてなる、ことを特徴
とする。
【００１９】
本発明の他のアスペクトに係る半導体装置は、２本の配線間に配置された電解質材料か
ら導電性物質を析出させたり、溶解させたりすることで、２本の配線間の導電率を変化さ
せる、不揮発性スイッチ素子を提供する。本発明によれば、これらのスイッチ素子を用い
て再構成可能な論理回路や演算回路を構成したり、トランジスタ同士の接続にこれらのス
イッチ素子を用いたりすることで、プログラム可能な論理回路や演算回路、メモリ回路な
どの半導体装置を形成する。
【００２０】
本発明の他のアスペクトに係る半導体装置は、第１の電極と、第２の電極と、前記第１
の電極と前記第２の電極間に介在され、金属イオンが伝導するイオン伝導体と、を有し、
前記第２の電極は、前記第１の電極よりもイオン化傾向の低い材料よりなり、前記金属イ
オンの酸化還元反応によって、前記第１の電極と前記第２の電極間の導電率が変化する２
端子スイッチ素子を備え、さらに、前記第１の電極に接続された、互いに異なる極性の第
１及び第２のトランジスタと、前記第２の電極に接続された、互いに異なる極性の第３及
び第４のトランジスタを備えている。
【００２１】
本発明の他のアスペクトに係る半導体装置は、第１の電極と、前記第１の電極と隣り合
う第２の電極と、前記第１の電極と前記第２の電極とに対向する第３の電極と、前記第１
の電極と、前記第２の電極、前記第３の電極間に介在された金属イオンが伝導するイオン
伝導体と、を有し、前記第１の電極と前記第２の電極の少なくとも一方は、前記第３の電
極よりイオン化傾向の低い材料であり、前記金属イオンの酸化還元反応によって前記第１
の電極と第２の電極間の導電率が変化する３端子スイッチ素子を備え、さらに、前記第１
の電極に接続された、互いに異なる極性の第１及び第２のトランジスタと、前記第２の電
極に接続された、互いに異なる極性の第３及び第４のトランジスタと、前記第３の電極に
接続された、互いに異なる極性の第５及び第６のトランジスタを備えている。
【発明の効果】
【００２２】
本発明によれば、製造後の半導体集積回路において、配線の接続の変更が可能とされて
いるため、製造後の半導体集積回路において、不具合の修正や仕様の変更が可能となり、
低コストでの半導体集積回路の開発や生産を可能としている。
【００２３】
また、従来のプログラム可能な集積回路で用いられていた、構成情報を記憶するための
メモリ素子またはメモリ回路と、配線同士の接続を行うためのパストランジスタの双方を
、本発明の配線構造で置き換えることが可能である。
【００２４】
本発明によれば、スイッチ素子は、配線層中に多層に積層することが可能であり、単位
面積あたりのスイッチ素子の密度を高めることが可能である。
【００２５】
さらに、本発明は、このスイッチ素子は基板上に形成されたスイッチ素子と異なり、基
盤に流れるリーク電流が無いため、消費電力を小さくすることが可能である。
【００２６】
また、このスイッチ素子はパストランジスタに比べてオン抵抗が小さいため、負荷の駆
動能力を高くでき、回路を高速動作させることが可能である。このように、本発明の配線
構造は、従来のメモリ素子とパストランジスタの組み合わせと比較して、占有面積、消費
電力、動作速度などの点で優れた特性を提供する。本発明によれば、面積、遅延、リーク
電流、ソフトエラー耐性などの特性を向上した再構成可能な半導体装置を提供することが
できる。
【発明を実施するための最良の形態】
【００２７】
添付図面を用いて、発明を実施するための最良の形態について以下説明する。
【００２８】
図１は、本発明の配線構造の第１の実施形態を示す図である。図１（Ａ）は、本発明の
プログラム可能なスイッチ回路の立体構造を説明するための図である。図１（Ａ）を参照
すると、本発明に係わる配線構造の実施形態は、半導体基板１００、第１の配線層１０１
、第２の配線層１０２、ビア形状のスイッチ素子１０３を備えている。
【００２９】
半導体基板１００には、トランジスタなどの素子が形成されている。第１の配線層１０
１と第２の配線層１０２は、それぞれ平面状の配線を有しており、配線は銅やアルミニウ
ムなどの導電性材料からなる。スイッチ機能を有するビア１０３は、第１の配線層１０１
の中の配線の１本と、第２の配線層１０２の中の配線の１本を接続するための縦の配線で
ある。
【００３０】
ビア１０３の内部、または、ビア１０３と第１の配線層１０１の配線、または第２の配
線層１０２の配線が接触する部分には、金属イオンを含有する電解質材料が配置され、導
電性材料を析出させる方法により、導電率を変える。
【００３１】
例えば、図１（Ｂ）に示すように、ビア１０３に電解質材料１０４として、硫化銅（Ｃ
ｕ２Ｓ）を配置し、この電解質材料と、第１の配線層１０１が接続される部分に、銅の電
極（「第１の電極」と呼ぶ）１０５を配設し、電解質材料と第２の配線層が接続される部
分に、チタンや白金など酸化され難い材料の電極（「第２の電極」と呼ぶ）１０６を配設
する。
【００３２】
図１（Ｂ）において、第１の電極１０５に正の電圧を印加し、第２の電極１０６に負の
電圧を印加すると、基本的に、金属メッキと同様の原理にしたがって、第２の電極１０６
から電解質材料１０４に電子（ｅ−）が供給され、第２の電極１０６付近で硫化銅の中の
銅イオン（Ｃｕ２＋）が還元され（Ｃｕ２＋＋２ｅ−→Ｃｕ）、第２の電極１０６付近に
、銅（Ｃｕ）が析出する。さらに、電圧を印加することで、第２の電極１０６から析出し
た銅が第１の電極１０５に向かって成長し、第１の電極１０５と接触する。このとき、第
１の電極１０５と第２の電極１０６は、析出した銅によって接続されるため、両端子間の
抵抗は小さくできる。この状態での具体的な両端子間の抵抗値（オン抵抗）としては、５
０Ω以下にすることも可能であり、パストランジスタを用いた接続に比べて、抵抗値を１
０分の１から１００分の１程度に低減できる。
【００３３】
また、この状態から、第１の電極１０５に負の電圧を、第２の電極１０６に正の電圧を
印加すると、第１の電極１０５と第２の電極１０６の間に析出していた銅が酸化され（Ｃ
ｕ→Ｃｕ２＋＋２ｅ−）、電解質材料１０４中に、再び銅イオン（Ｃｕ２＋）となって溶
け出し、第１の電極１０５と第２の電極１０６の接続が断たれる。この状態での第１の電
極１０５と第２の電極１０６の間の電気抵抗（オフ抵抗）は、電解質材料１０４の厚みや
、ビア１０３の面積にも依存するが、試作した素子では１MΩ以上と高抵抗である。かか
る動作原理により、第１の配線層１０１の配線と、第２の配線層１０２の配線を、短絡ま
たは開放させることができ、スイッチ素子として利用することが可能である。また、短絡
と開放の状態は、１０００回以上繰り返し再プログラムすることが可能である。さらに、
この短絡または開放させた状態は、常温では１０００時間以上保持されることが確認され
ている。なお、本発明に係るビア構成を、スタックトビアに適用してもよいことは勿論で
ある。
【００３４】
図２は、本発明の配線構造の別の実施形態を示す図である。図２を参照すると、本発明
の配線構造は、半導体基板１００、第１の配線層１１１、第２の配線層１１２を備えてい
る。
【００３５】
半導体基板１００は、トランジスタなどの素子を有している。第１の配線層１１１と第
２の配線層１１２は、それぞれ平面状の配線を有しており、配線は銅やアルミなどの導電
性材料からなる。第１の配線層１１１の２本の配線は、微小な空隙１１７を介して近接し
ており、ソース電極１１４とドレイン電極１１５を形成している。空隙１１７の内部とそ
の周辺には、電解質材料１１３が積層されており、その上に、第２の配線層１１２の配線
が配設され、ゲート電極１１６を構成している。空隙１１７は、一例として１０ｎｍ〜１
μｍの範囲としてもよい。
【００３６】
電解質材料１１３では、ゲート１１６に適切な電圧または電流を印加することにより、
電解質材料から導電性材料を析出させる方法で、導電率を変える。
【００３７】
例えば、ソース電極１１４とドレイン電極１１５を、チタンや白金など酸化されにくい
材料とし、ゲート電極１１６を銅で構成し、それらの間に配置される部材１１３を硫化銅
（Ｃｕ２Ｓ）とした場合について説明する。
【００３８】
ゲート電極１１６に正の電圧、ソース電極１１４とドレイン電極１１５に負の電圧を与
えると、金属メッキと同様の原理により、ソース電極１１４とドレイン電極１１５付近で
、硫化銅に電子が供給され、硫化銅中の銅イオンＣｕ２＋が還元され、図３７（ａ）に示
すように、ソース電極１１４とドレイン電極１１５付近で銅１１９が析出する。さらに電
圧を印加すると、この銅の析出物１１９が徐々に成長し、図３７（ｂ）に示すように、や
がてソース電極１１４から成長した銅の析出物と、ドレイン電極１１５から成長した銅の
析出物が接触し、両者は電気的に接続される。
【００３９】
逆に、ソース電極１１４とドレイン電極１１５に正の電圧を、ゲート電極１１６に負の
電圧を印加すると、ソース電極１１４およびドレイン電極１１５付近に析出していた銅１
１９が酸化され、再び電解質材料中に溶け出し、ソース電極１１４とドレイン電極１１５
の間の接続は断たれる。
【００４０】
これにより、ソース１１４とドレイン１１５を短絡または開放させることができる。こ
のようにして、ゲート１１６に印加する電圧または電流により、ソース１１４とドレイン
１１５の間の導電率を調整することができる３端子スイッチ素子１１８が、基板上層の配
線層の中に形成される。
【００４１】
図１または図２に示したスイッチ素子として、電解質材料の酸化還元反応を用いたもの
である場合は、少なくとも１つの端子に、第１の電極材料として、白金、アルミニウム、
金、銀、銅、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、モリブデ
ン、または、これらの金属の窒化物、または、これらの金属のシリ化物のいずれか１つを
有する。また、別の少なくとも１つの端子に第２の電極材料として、銅、銀、クロム、タ
ンタル、タングステンなどを有し、第１の電極と第２の電極の間に第２の電極材料の硫化
物など、金属イオンを含有する電解質材料、または、第２の電極からイオン化して溶け出
した金属イオンが、自由に動くことができる電解質材料が配置された構造を有する。かか
る電極構造により、端子間に電圧を印加するか電流を流すことで、該電解質材料中の金属
イオンの酸化還元反応により端子間の金属析出物の量が変わり、金属析出物により端子間
を短絡または開放させることで、端子間の導電率を変更することが出来る。
【００４２】
図３は、前記のスイッチ素子を用いた半導体集積回路の断面構成を模式的に説明する図
である。図３を参照すると、本発明に係る半導体集積回路の一実施形態は、半導体基板１
００、半導体基板１００に形成された複数の論理回路１２１、１２２、１２３、第１の配
線層１０１、第２の配線層１０２、通常のビア１２６、前記実施形態で説明したスイッチ
ング機能を有するビア１０３ａ、１０３ｂを備えている。
【００４３】
半導体基板１００は、複数の論理回路が形成されており、複数の論理回路が第１の配線
層１０１、第２の配線層１０２またはその他の配線層の配線で接続されている。異なる配
線層の配線はビア１２６または１０３で接続される。
【００４４】
この実施形態では、一部のビアは、図１に示したような導電率を変えられるビア１０３
であり、残りのビアは、通常の導電性材料のビア１２６である。このような構成の半導体
集積回路においては、導電率が変えられるビアの状態を制御することによって、回路の動
作を変更することができる。
【００４５】
例えば、論理回路１２１と１２３から出力が得られ、論理回路１２２に信号を入力する
場合を考えると、ビア１０３ａの導電率が高く、ビア１０３ｂの導電率が低く設定された
場合には、論理回路１２２は論理回路１２１の出力結果に依存して動作する。逆に、ビア
１０３ａの導電率が低く、ビア１０３ｂの導電率が高く設定された場合には、論理回路１
２２は論理回路１２３の出力結果に依存して動作する。このようにして、導電率を変える
ことが出来るビア１０３ａ、１０３ｂの設定を変えることで、論理回路１２２の動作を変
更することが出来る。
【００４６】
図４は、図３の回路の導電率が変えられるビア１０３ａ及び１０３ｂを、３端子デバイ
ス１１８ａ及び１１８ｂに置き換えたものである。図４を参照すると、本発明に係る半導
体集積回路の一実施形態は、半導体基板１００、半導体基板１００に形成された複数の論
理回路１３１、１３２、１３３、第１の配線層１１１、第２の配線層１１２、第２の配線
層に形成されたゲート端子１１６ａ、１１６ｂ、図２に示したようにゲート端子の電圧に
よって第１の配線層の２つの端子の導電率を変えることができる３端子デバイス１１８ａ
及び１１８ｂ、３端子デバイス１１８の中で端子間の導電率を変える役割を果たす材料１
１３を備えている。
【００４７】
図４に示す回路においては、ゲート１１６ａ、１１６ｂに、適切な電圧または電流を印
加することにより、３端子デバイス１１８ａ、１１８ｂのチャネル間の導電率を変えるこ
とが可能である。例えば、３端子デバイス１１８ａの導電率を高く、３端子デバイス１１
８ｂの導電率を低く設定すると、論理回路１３２は論理回路１３１と接続され、逆に３端
子デバイス１１８ａの導電率を低く、３端子デバイス１１８ｂの導電率を高く設定するこ
とで、論理回路１３２は論理回路１３３と接続される。このようにして、３端子デバイス
１１８ａと１１８ｂの導電率を適切に設定することで、論理回路１３２の動作を変更する
ことができる。
【実施例】
【００４８】
以下、前記実施形態で説明した本発明に係るスイッチ素子を、プログラム可能な論理回
路、メモリ装置等に適用した各種実施例について図面を参照して説明する。
【００４９】
図５は、本発明のスイッチ素子を用いたプログラム可能な論理回路の一実施例の構成を
示す図である。
【００５０】
図５を参照すると、本実施例の半導体集積回路は、複数の入力端子１５０、セレクタ回
路１５１、複数のスイッチ素子１５２、センス回路１５３、出力端子１５４を備えている
。ここで、スイッチ１５２素子は、図１、図３に示したビア１０３、または、図２、図４
に示したスイッチ素子１１８のように配線層に形成され、２端子間の導電率が変えられる
ものである。
【００５１】
セレクタ回路１５１は、スイッチ素子１５２の出力と、センス回路１５３の入力との間
に３個直列に接続され８個のスイッチ素子１５２に対応して８行備え、３本の入力１５０
のそれぞれについてインバータ１５３−１による反転信号と正転信号をゲートに入力とす
るパストランジスタ１５３−２がアレイ状に配設されている。３本の入力信号１５０が”
０００”のときは、第１列のスイッチ素子１５２の出力が選択されてセンス回路１５３に
伝達され、３本の入力信号１５０が”００１”のときは、第２列のスイッチ素子１５２の
出力が選択されてセンス回路１５３に伝達され、以下同様にして、３本の入力信号１５０
が”１１１”のときは、第８列のスイッチ素子１５２の出力が選択されてセンス回路１５
３に伝達される。セレクタ回路１５１の出力はセンス回路１５３のインバータ１５３−１
に入力され、インバータ１５３−１の入力と電源間にはｐチャネルＭＯＳトランジスタ１
５３−２が接続されている。
【００５２】
図５に示す回路において、入力１５０の論理の組み合わせにより、セレクタ１５１がス
イッチ素子１５２の中から、入力した論理に対応するスイッチを１つ選択し、選択された
スイッチ素子１５２の導電率が高ければ、定電位１５５に接続され、低ければ開放される
。
【００５３】
センス回路１５３が、これらの状態を判別することによって”１”または”０”を出力
する。例えばスイッチ素子１５２は、導電率が高い状態を”０”、導電率が低い状態を”
１”と規定し、予め導電率がプログラムされており、このプログラムの内容によって、入
力と出力の間の論理関数が設定される。スイッチ素子１５２のプログラミングを行う場合
には、セレクタによりプログラミングを行うスイッチ素子を選択し、センス回路から適切
な電圧を印加することで、選択されたスイッチ素子の２端子間に電圧が印加され、導電率
が変更される。また、スイッチ素子１５２が３端子デバイス１１８である場合には、ゲー
ト端子１１６に適切な電圧を印加することで、導電率が変更される。
【００５４】
図６は、本発明に係るスイッチ素子を用いたプログラム可能なセレクタ回路の一実施例
の構成を示す図である。図６を参照すると、本実施例のセレクタ回路は、複数の入出力端
子１６０、複数のスイッチ素子１６１、１つの入出力端子１６２を備えている。スイッチ
素子１６１は、図１の１０３または図２の１１８のように配線層に形成され、２端子間の
導電率が変えられるものである。
【００５５】
図６に示す回路において、複数あるスイッチ素子１６１の中から、１つのスイッチ素子
の導電率を高くし、残りのスイッチ素子の導電率を低くすることで、複数ある入出力端子
１６０の中の任意の１つの端子と、入出力端子１６２を接続することができる。これによ
り、例えば、複数ある入力の中から１つの入力を選択して出力するセレクタや、複数ある
信号線の中から任意の信号線に信号を出力するといったことが可能となる。このセレクタ
回路の入出力端子１６０の中から任意の選んだ１つと、入出力端子１６２の間の導電率を
高くしたい場合には、入出力端子１６０の中の任意に選んだ端子に、ある一定の電圧を印
加し、入出力端子１６０のその他の端子には別の電圧が印加される。このとき、入出力端
子１６２はオープンまたは、トランジスタや抵抗素子を介して一定の電圧にバイアスされ
ている。
【００５６】
図７は、本発明の別の実施例の構成を示す図である。本実施例は、図６に示したセレク
タに制御ゲートを付加したものである。図７を参照すると、本実施例のセレクタ回路は、
複数の入出力端子１６０と、複数のスイッチ素子１６１と、複数のトランジスタ１７１と
、制御入力１７２と、１つの入出力端子１６２を備えている。
【００５７】
図７の回路において、制御入力１７２から与える信号により、トランジスタ１７１をオ
フ状態とし、スイッチ素子１６１に電圧や電流が印加されないようにすることが可能であ
る。これにより、プログラミングを行いたいスイッチ素子１６１に接続されているトラン
ジスタ１７１だけをオン状態にし、他のトランジスタ１７１をオフ状態にすることで、ス
イッチ素子１６１を選択的にプログラミングすることができる。トランジスタ１７１は、
スイッチ素子１６１と入力端子１６０の間に配置されていてもよい。また、トランジスタ
１７１のゲート端子に接続されている制御入力１７２は、全てのトランジスタで共通であ
っても良いし、各々のトランジスタに別個の制御入力が接続されていてもよい。
【００５８】
図８は、本発明の別の実施例の構成を示す図である。本実施例は、図６または図７のセ
レクタ回路にバイアス回路を付加したものである。図８を参照すると、本実施例のセレク
タ回路は、複数の入出力端子１６０、複数のスイッチ素子１６１、トランジスタ、抵抗素
子、またはそれらの組み合わせからなる回路１８０、定電圧源１８１、１つの入出力端子
１６２を備えている。
【００５９】
図８の回路は、スイッチ素子１６１をプログラミングする際にスイッチ素子１６１の２
端子間に適切な電圧が印加されるようにする回路である。例えば、スイッチ素子１６１は
、入出力端子１６０側に正の電圧、入出力端子１６２側に負の電圧を印加された場合（「
順バイアス」と呼ぶ）にオン状態になり、逆向きに電圧を印加された場合（「逆バイアス
」と呼ぶ）にはオフになるものとする。ここで、入出力端子１６０の１つに、１ボルトの
電圧を印加し、入出力端子１６０の他の端子には、０ボルトを印加し、入出力端子１６２
は開放し、定電圧源１８１は０ボルトであるとする。この場合、入出力端子１６２は、抵
抗素子またはトランジスタ１８０を介して０ボルトに接地されており、スイッチ素子１６
１の１つ（「Ａ」と呼ぶ）は、入力端子１６０から１ボルトが印加されているので、この
スイッチ素子Ａには、順バイアスが印加され、オン状態になる。すると、入出力端子１６
０から１ボルトの電圧がスイッチ素子Ａを介して、入出力端子１６２に伝わり、入出力端
子１６２の電位が上昇する。すると、Ａ以外のスイッチ素子には、逆バイアスが印加され
るので、Ａ以外のスイッチ素子はオフ状態となる。このようにして、入出力端子１６２の
電圧が適切な電圧になるような回路を付加することで、任意の１つのスイッチ素子の導電
率を高くすることができる。抵抗素子またはトランジスタ１８０が入出力端子１６０側に
付加され、入出力端子１６０にもバイアス電圧を与えるようなプログラミング方法も可能
である。
【００６０】
図９は、本発明の別の実施例の構成を示す図である。本実施例は、図８のセレクタ回路
に制御ゲートを付加したものである。図９を参照すると、本実施例のセレクタ回路は、複
数の入出力端子１６０、複数のスイッチ素子１６１、トランジスタ、抵抗素子、またはそ
れらの組み合わせからなる回路１８０、トランジスタ１９０、定電圧源１８１、制御入力
１９１、１つの入出力端子１６２を備えている。
【００６１】
図９に示す回路において、制御入力１９１により、トランジスタ１９０をオフにするこ
とができる。これにより、スイッチ素子１６１のプログラミング時には入出力端子１６２
に適正な電圧が印加されるように回路１８０を機能させ、逆にセレクタとして動作する際
にはトランジスタ１９０をオフにすることで、回路１８０がセレクタの動作に影響しない
ようにすることができる。
【００６２】
図１０は、本発明の別の実施例として、図６から図９に示した本実施例のセレクタ回路
の応用例の１つを示す図である。図１０を参照すると、本実施例の半導体集積回路は、複
数の入力端子２００、前記のセレクタ回路２０１、論理回路２０２、出力端子２０３、グ
ローバル配線２０４を備えている。配線２０４は他の論理回路との接続に用いられる長さ
が数十ミクロンから数ミリ程度の配線である。
【００６３】
図１０に示す回路において、セレクタ２０１により、入力端子２００のうちの１つが論
理回路２０２の入力端子に接続される。論理回路の出力２０３は、セレクタ２０１がどの
入力端子を選択するかによって動作が変わる。これにより、他の論理回路と接続される配
線２０４と、論理回路２０２に接続を変更することができる。
【００６４】
図１１は、本発明の別の実施例として、図６から図９に示した本発明のセレクタ回路の
応用例の１つを示す図である。図１１を参照すると、本実施例の半導体集積回路は、前述
したセレクタ回路２１１、論理回路２０２、複数の出力端子２１３、他の論理回路と接続
されたグローバル配線２０４を備えている。配線２０４は他の論理回路との接続に用いら
れる長さが数十ミクロンから数ミリ程度の配線である。図１１に示す回路では、セレクタ
２１１により、論理回路２０２の出力を配線２０４の中の任意に選択した１つまたは複数
の配線に伝播させることができる。
【００６５】
図１２は、本発明のスイッチ素子を適用したプログラム可能な論理回路（半導体集積回
路）の一実施例の構成を示す図である。図１２を参照すると、本実施例は、複数の入力端
子２２０、複数個のスイッチ素子２２１、論理ゲート２２２、出力端子２２３を備えてい
る。ここで、入力端子２２０の本数がＭ本、論理ゲート２２２の入力端子の総数がＮ本だ
とすると、スイッチ素子２２１はこれら縦横の配線の各交点に１つずつ配置され、スイッ
チ素子２２１の総数はＭ×Ｎ個となる。
【００６６】
スイッチ素子２２１は、図１のビア１０３または図２のスイッチ素子１１８のように配
線層に形成され、２端子間の導電率が変えられるものである。
【００６７】
図１２に示す回路は、ＮＡＮＤやインバータなどの単純なゲートが規則的に配置された
論理回路（論理ゲート）２２２と、入出力される信号の接続を変更するスイッチ素子２２
１によって、入力と出力の間の論理関数を変更することができる。
【００６８】
図１３（ａ）乃至図１３（ｄ）に、その構成例を示す。図１３は、本発明の配線構造を
適用した、論理関数をプログラム可能な半導体集積回路の例である。図１３を参照すると
、本実施例の半導体集積回路は、スイッチマトリクス４００、ＮＡＮＤゲート４０１〜４
０４、インバータ４０５〜４０８、スイッチマトリクス４０９、スイッチマトリクス４１
０を備えている。スイッチマトリクス４００、４０９、４１０の配線の交点には、図１ま
たは図２に示した構造のスイッチ素子を有する。
【００６９】
これら交点のうち、縦の配線と横の配線がスイッチ素子により接続される部分は黒い点
４１１で示される。また、これら交点のうち黒い点４１１が付されて無いものは、縦の配
線と横の配線を接続するスイッチ素子がオープンの状態で接続されていないことを示す。
【００７０】
図１３（ａ）は、この半導体集積回路を用いて半加算器を構成した例である。スイッチ
マトリクス４００、４０９、４１０を適切にプログラムすることで、論理ゲート４０１〜
４０８の接続を変更し、図１３（ｂ）に示した半加算器と等価な回路を構成できる。
【００７１】
図１３（ｃ）は、この半導体集積回路を用いてイネーブル入力つきセットリセットフリ
ップフロップを構成した例である。スイッチマトリクス４００、４０９、４１０を適切に
プログラムすることで、論理ゲート４０１〜４０８の接続を変更し、図１３（ｄ）に示し
たフリップフロップ（イネーブル入力つきセットリセット）と等価な回路を構成できる。
【００７２】
図１４は、図１３に示した半導体集積回路のスイッチマトリクス４００、４０９、４１
０の接続を変更する方法の一例を説明するための図である。図１４を参照すると、このス
イッチマトリクスは、横方向の配線４２４、縦方向の配線４２２、スイッチ素子４２０、
横方向の配線４２４を定電位に設定するためのトランジスタ４２６を備えている。ここで
、スイッチ素子４２０は図１または図２に示した配線層中に形成されたスイッチ素子であ
り、縦配線と横配線の交点の数だけ配置される。例えば、縦の配線４２２がｍ本、横の配
線４２４がｎ本の場合、このスイッチはｍ×ｎ個配置される。これらスイッチ素子の初期
状態は全てオフであると仮定する。また、このスイッチ素子の２つある端子のうち、縦配
線４２２に接続される側の端子に正の電圧を、横配線４２４に接続される側の端子に負の
電圧を印加し、両端子間の電位差がしきい値ＶＴＨよりも大きい場合にスイッチがオン状
態に遷移するものとする。
【００７３】
図１４に示す回路において、ターゲットとなるスイッチ素子４２０ａをオフ状態からオ
ン状態にする場合には、スイッチ素子４２０ａと接続されている縦配線４２２ａにしきい
値ＶＴＨよりも高い電圧（ここでは２ＶＴＨ）を印加する。さらに、スイッチ素子４２０
ａと接続されている横配線４２４ａは、トランジスタ４２６ａをオンにすることにより接
地する。すると、ターゲットとなるスイッチ素子４２０ａの両端子間には、スイッチ素子
のしきい値ＶＴＨよりも高い電圧２ＶＴＨが印加されるので、スイッチがオン状態に遷移
する。このとき、ターゲットとなるスイッチ素子４２０ａと接続されていない縦配線４２
２には、しきい値ＶＴＨよりも低い電圧（ここではＶＴＨ）を印加し、スイッチ素子４２
０ａと接続されていない横配線４２４は、トランジスタ４２６がオフ状態であり、縦配線
４２２の電圧ＶＴＨが伝播している。そのため、縦配線４２２ａと横配線４２４に接続さ
れている素子の両端子には、それぞれ２ＶＴＨとＶＴＨが印加されるため、端子間電圧は
ＶＴＨとなるが、この電圧はしきい値電圧をＶＴＨを超えないので、スイッチの状態は変
わらない。また、縦配線４２２と横配線４２４ａに接続されている素子の両端子には、Ｖ
ＴＨと０ボルトが印加されるため、端子間電圧はＶＴＨとなるが、この電圧もしきい値電
圧をＶＴＨ超えないので、スイッチの状態は変わらない。縦配線４２２と横配線４２４に
接続されている素子の両端子にはＶＴＨが印加されるため、端子間電圧はゼロであり、ス
イッチの状態は変わらない。このようにして、任意に選択したスイッチ素子４２０ａの状
態だけをオン状態に遷移させることができる。
【００７４】
図１５は、図１３に示した半導体集積回路のスイッチマトリクス４００、４０９、４１
０の接続を変更する方法の一例を示す図である。図１５を参照すると、このスイッチマト
リクスは、横方向の配線５０１、縦方向の配線５００、スイッチ素子５０４、縦配線５０
０とスイッチ素子５０４との間に直列に挿入されたトランジスタ５０５、トランジスタ５
０５のゲート端子を制御するための制御線５０２を備えている。ここで、スイッチ素子５
０４は、図１または図２に示した配線層中に形成されたスイッチ素子１０３、１１８であ
り、縦配線と横配線の交点の数だけ配置される。例えば、縦の配線５００がｍ本、横の配
線５０１がｎ本の場合、このスイッチはｍ×ｎ個配置される。これらスイッチ素子の２つ
ある端子のうち、縦配線５００に接続される側の端子に正の電圧を、横配線５０１に接続
される側の端子に負の電圧を印加した場合にスイッチがオン状態に遷移し、逆方向に電圧
を印加するとオフ状態に遷移するものとする。
【００７５】
図１５に示す回路において、ターゲットとなるスイッチ素子５０４ａをオン状態にして
、縦配線５００ａと横配線５０１ａを接続する場合には、スイッチ素子５０４ａと接続さ
れている縦配線５００ａに１ボルト程度の電圧が印加される。スイッチ素子５０４ａと接
続されていない縦配線５００は接地される。さらに、スイッチ素子５０４ａと接続されて
いるトランジスタ５０５ａのゲートには、トランジスタ５０５ａがオンになるように、制
御端子５０２ａに電圧が印加される。そのほかの制御端子５０２は接地される。すると、
縦配線５００ａと隣の縦配線５００の間に印加された電圧は、ターゲットとなるスイッチ
素子５０４ａと、ターゲット以外のスイッチ素子５０４ｂによって抵抗分割され、スイッ
チ素子５０４ａには順方向バイアスが、スイッチ素子５０４ｂには逆方向バイアスが印加
される。このとき、順方向バイアスが印加されたスイッチ素子５０４ａは、オン状態に遷
移し、逆方向バイアスが印加されたスイッチ素子５０４ｂは、オフ状態に遷移する。逆方
向バイアスが印加されたスイッチ素子５０４ｂが全てオフ状態に遷移した後は、横方向の
配線５０１ａを接地して、スイッチ素子５０４ａに、さらに順方向バイアスを印加するこ
とが可能である。
【００７６】
このようにして、スイッチ素子５０４ａがオンとなり、スイッチ素子５０４ｂがオフと
なることで、任意に選択した配線５００ａと配線５０１ａが接続される。このとき、制御
信号５０２は接地されているため、トランジスタ５０５はオフ状態であり、スイッチ素子
５０４の両端子間には電圧が印加されず、スイッチ素子５０４のインピーダンスは変化し
ない。このため、他の横方向の配線５０１に接続されるスイッチ素子には影響を及ぼさな
い。
【００７７】
図１６は、図１３に示した半導体集積回路のスイッチマトリクス４００、４０９、４１
０の接続を変更する方法を説明するための図である。図１６を参照すると、このスイッチ
マトリクスは、横方向の配線５１１、縦方向の配線５１０、スイッチ素子５１３、スイッ
チ素子５１３のゲート端子を制御するための制御線５１２を備えている。ここで、スイッ
チ素子５１３は、図２に示した配線層中に形成されたスイッチ素子１１８であり、縦配線
と横配線の交点の数だけ配置される。例えば、縦の配線５１０がｍ本、横の配線５１１が
ｎ本の場合、このスイッチは、ｍ×ｎ個配置される。
【００７８】
これらスイッチ素子５１３の３つある端子のうち、制御線５１２に接続されているゲー
ト端子に正の電圧を印加し、縦配線５１０に接続される側の端子または横配線５１１に接
続される側の端子の少なくともいずれか一方に負の電圧を印加した場合に、当該スイッチ
素子５１３がオン状態に遷移し、逆方向に電圧を印加すると、オフ状態に遷移するものと
する。
【００７９】
図１６に示す回路において、ターゲットとなるスイッチ素子５１３ａをオン状態にして
、縦の配線５１０ａと横配線５１１ａを接続する場合には、スイッチ素子５１３ａと接続
されている縦配線５１０ａは接地される。スイッチ素子５１３ａと接続されていない縦配
線５１０には１ボルト程度の電圧が印加される。さらに、スイッチ素子５１３ａと接続さ
れている制御端子５１２ａには１ボルト程度の電圧が印加される。そのほかの制御端子５
１２は開放する。すると、スイッチ素子５１３ａの制御ゲートに正の電圧が印加され、縦
配線５１０ａと接続されている端子は接地されるため、スイッチ素子５１３ａがオン状態
になる。スイッチ素子５１３ｂは、制御ゲートと縦配線の両方に１ボルト程度の電圧が印
加されているため状態は変わらない。制御端子５１２に接続されているスイッチ素子５１
３は、制御端子が開放されているため、制御端子での電子の授受が行われないため、スイ
ッチ素子の状態は変化しない。このようにして、スイッチ素子５１３ａがオンになること
で、任意に選択した配線５１０ａと配線５１１ａが接続される。
【００８０】
図１７（Ａ）及び（Ｂ）は、図１３に示した半導体集積回路のスイッチマトリクス４０
０、４０９、４１０の立体構造の一実施例を示したものである。図１７（Ａ）及び（Ｂ）
を参照すると、このスイッチマトリクスは、半導体基板１００、半導体基板１００上に形
成された配線４３１、配線同士を接続（短絡）または開放するスイッチ素子４３２を備え
ている。また、スイッチ素子４３２は、配線層に２次元状または３次元状に配置され、半
導体基板１００とは、別平面にスイッチマトリクス４３３を形成している。図１３におけ
る論理ゲート４０１〜４０８は、半導体基板１００上に形成されている。なお、図１７（
Ａ）では、スイッチ素子４３２は、異なる配線層の配線４３１間の縦方向、図１７（Ｂ）
では、スイッチ素子４３２は、縦と横の配線間（同一配線層）に設けられている。
【００８１】
一方、図１８は、本発明の比較例（本発明の構成を採用しない構成）をなすスイッチマ
トリクスの立体構造の一例を示す図である。図１８を参照すると、比較例によるスイッチ
マトリクス４３３は、半導体基板１００、配線４３１、半導体基板１００に形成されたメ
モリ素子４４２、半導体基板に形成されたパストランジスタ４４３を備えている。比較例
によるスイッチマトリクスは、配線層だけでなく、半導体基板上のメモリ回路やパストラ
ンジスタを必要とし、論理ゲート４３０とは別の場所に形成されるため、面積が非常に大
きくなる。また、パストランジスタのオン抵抗が大きいために信号の伝播遅延が大きくな
る問題がある。さらに、今後は半導体基板上に形成された回路のリーク電流が大きくなる
ことや、ソフトエラーによりメモリ素子に記憶されたコンフィグレーション情報が破壊さ
れるなどの問題が起こることが予想される。このような理由から、図１７に示した、本発
明に係るスイッチマトリクスは、面積、遅延、リーク電流、ソフトエラー耐性などの点で
、従来の技術で構成したものよりも有利である。
【００８２】
図１９は、本発明の配線構造を適用したスイッチボックスの一実施例を示す図である。
図１９を参照すると、本実施例のスイッチボックスは、複数の入出力端子２３０と、入出
力端子２３０の中の２つの端子を接続する複数のスイッチ素子２３１を備えている。スイ
ッチ素子２３１は、図１の１０３または図２の１１８のように配線層に形成され、２端子
間の導電率が変えられるものである。
【００８３】
図１９に示す回路は、任意のスイッチ素子をオン状態にすることで、ある任意の入出力
端子と、別の任意の入出力端子を接続するものである。また、複数のスイッチ素子をオン
状態にすることで、ある１つの端子から入力された信号を、複数の配線ノードに出力する
ことも可能である。
【００８４】
スイッチ素子２３１は、入出力端子２３０の中から選ばれる２端子の組み合わせ全てに
対して配置されている場合もあり、または一部に対して配置されている場合もある。図１
９は、４つの入出力端子２３０を有し、これらの中から選ばれる２端子の組み合わせ全て
に対してスイッチが配置されている例である。このような、Ｎ個の入出力端子の中から全
ての２端子の組み合わせに対してスイッチ素子が配置される場合は、スイッチ素子はＮＣ
２個必要となる。
【００８５】
図２０は、本発明の配線構造を適用したプログラム可能な半導体集積回路の一実施例を
示す図である。図２０を参照すると、本実施例の半導体集積回路は、複数の論理ブロック
２４０、複数の論理ブロック２４０同士を接続するスイッチボックス２４１を備えている
。
【００８６】
論理ブロック２４０は、図５のルックアップテーブルや、図１２のプログラム可能なス
イッチと論理ゲートの組み合わせにより、入力と出力の間の論理関数が任意にプログラム
できる構造になっている。スイッチ２４１は図６のセレクタや図１９のスイッチボックス
が集まって出来ており、任意の入出力端子と別の任意の入出力端子を接続することが可能
である。これらにより、任意の論理関数をプログラムした論理ブロック同士を任意に接続
することで、所望の機能を実現する半導体集積回路を実現することができる。
【００８７】
図２１（Ａ）及び（Ｂ）は、本発明に係る配線構造を適用したメモリセルの一実施例の
構成を示す図であり、（Ａ）は断面構成、（Ｂ）は回路構成を示している。図２１（Ａ）
及び（Ｂ）を参照すると、本実施例のメモリセルは、半導体基板１００、半導体基板１０
０に形成されたトランジスタ２５１、第１の配線層１０１、第２の配線層１０２、導電率
が変えられるビア１０３（２端子スイッチ素子）、ビット線２５５、ワード線２５６、プ
レート線２５７を備えている。
【００８８】
導電率が変えられるビア１０３（２端子スイッチ素子）は、図１を参照して説明したよ
うに、金属硫化物などの電解質材料を含んでおり、端子間に印加される電圧または流れる
電流により、端子付近で金属物質を析出または溶解させて端子間の導電率を変えることが
できる。この導電率が変えられるビア１０３の一側の端子は、トランジスタ２５１のソー
ス端子またはドレイン端子に接続されている。また、トランジスタ２５１のソース端子ま
たはドレイン端子のうち、ビア１０３に接続されていない側の端子は、ビット線２５５ま
たはプレート線２５７に接続される。さらに、ビット線２５５またはプレート線２５７の
うちトランジスタ２５１に接続されていない側の線は、ビア１０３の端子のうちトランジ
スタ２５１と接続されていない側の端子と接続される。トランジスタ２５１のゲート端子
はワード線２５６に接続されている。
【００８９】
このような構造のメモリセルを複数個有する半導体集積回路において、各メモリセルの
ビアの導電率を予めプログラムしておき、ある１つのメモリセルのワード線２５６の電圧
を操作することで、トランジスタ２５１をオン状態とし、この状態でビット線２５５とプ
レート線２５７の間の導電率を検出することで、プログラムされている情報を読み出すこ
とができる。
【００９０】
また、プログラム時には、ある１つのメモリセルのワード線２５６の電圧を操作するこ
とで、トランジスタ２５１をオン状態とし、この状態でビット線２５５とプレート線２５
７の間に適正な電圧を印加するか電流を流すことで、ビア１０３の導電率を変えることが
できる。このように、本発明の配線構造を応用することで、情報の記憶を行うメモリ回路
が実現できる。
【００９１】
図２２（Ａ）及び図２２（Ｂ）は、本発明の配線構造を適用したメモリセルの別の実施
例の構成を示す図であり、（Ａ）は断面構成、（Ｂ）は回路構成を示している。図２２（
Ａ）及び（Ｂ）を参照すると、本実施例のメモリセルは、半導体基板１００、半導体基板
１００に形成されたトランジスタ２５１、第１の配線層１１１、第２の配線層１１２、金
属硫化物などを含む電解質材料１１３、電解質材料１１３中の金属析出物の量を制御する
ためのゲート端子１１６、ビット線２５５、ワード線２５６、プレート線２５７を備えて
いる。
【００９２】
電解質材料１１３とゲート１１６は、図２に示したように、第１の配線層１１１の２つ
の配線を短絡または開放させる機能を有する。電解質材料１１３は、金属硫化物などを含
んでおり、端子間に印加される電圧または流れる電流により、端子付近で金属物質を析出
または溶解させて、端子間の導電率を変えることができる。この電解質材料１１３と接す
る端子の１つは、トランジスタ２５１のソース端子またはドレイン端子に接続されている
。また、トランジスタ２５１のソース端子またはドレイン端子のうち、電解質材料１１３
と接する端子に接続されていない側の端子は、ビット線２５５またはプレート線２５７に
接続される。さらに、ビット線２５５またはプレート線２５７のうちトランジスタ２５１
に接続されていない側の線は、電解質材料１１３に接する端子のうちトランジスタ２５１
と接続されていない側の端子と接続される。トランジスタ２５１のゲート端子はワード線
２５６に接続される。
【００９３】
このような構造のメモリセルを複数個有する半導体集積回路において、各メモリセルの
電解質材料１１３の導電率を予めプログラムしておき、ある１つのメモリセルのワード線
２５６の電圧を操作することで、トランジスタ２５１をオン状態にし、この状態でビット
線２５５とプレート線２５７の間の導電率を検出することで、プログラムされている情報
を読み出すことができる。
【００９４】
また、プログラム時には、ビット線２５５、プレート線２５７、ゲート端子１１６の間
に適正な電圧を印加するか電流を流すことで、電解質材料１１３の導電率を変えることが
できる。このように、本発明の配線構造を応用することで、情報の記憶を行うメモリ回路
が実現できる。
【００９５】
図２３は、本発明のメモリセルを用いたメモリセルアレイの一実施例の構成を示す図で
ある。図２３を参照すると、このメモリセルアレイは、ビット線２５５、ワード線２５６
、スイッチ素子２５８、アクセストランジスタ２５１、プレート線２５７を備えている。
スイッチ素子２５８とアクセストランジスタ２５１は、図２１または図２２に示したメモ
リセルを構成し、ビット線とワード線の交点の数だけ配置される。例えば、ビット線２５
５がｍ本、ワード線２５６がｎ本の場合、このスイッチは、ｍ×ｎ個、マトリクス状に配
置される。
【００９６】
図２３に示す回路において、メモリセルの情報の書き換えは、ターゲットとなるメモリ
セルのスイッチ素子のインピーダンスを変えることによって実現される。本実施例では、
ワード線２５６ａに、１ボルトから２ボルト程度の電圧が印加される。すると、アクセス
トランジスタ２５１ａがオン状態になり、スイッチ素子２５８ａの２端子間に、ビット線
２５５の電圧とプレート線２５７の電圧がそれぞれ印加される。このとき、スイッチ素子
に順方向バイアスが印加されていると、スイッチ素子２５８ａのインピーダンスは小さく
なり、逆方向バイアスが印加されていると、インピーダンスは大きくなる。他のワード線
２５６ｂは接地されているので、アクセストランジスタ２５１ｂはオフ状態であり、スイ
ッチ素子２５８ｂの２端子間には電圧は印加されず、インピーダンスは変化しない。
【００９７】
このようにして、任意に選択したワード線に接続されているメモリセルのインピーダン
スだけを変えることができる。
【００９８】
また、このメモリセルに書き込まれている情報を読み出す際には、読み出し対象のメモ
リセルが接続するワード線２５６ａに１ボルトから２ボルト程度の電圧を印加してアクセ
ストランジスタ２５１ａをオン状態にし、プレート線２５７を接地電位とし、ビット線２
５５を１ボルトから２ボルト程度の電圧にプリチャージする。このとき、スイッチ素子２
５８ａのインピーダンスが高ければ、ビット線２５５の電圧は、それぞれ１ボルトから２
ボルト程度の電圧が現れ、逆に、スイッチ素子２５８ａのインピーダンスが低ければ、ビ
ット線２５５には、０ボルト近辺の電圧が現れる。
【００９９】
このように、ビット線に現れる電圧を検出することで、選択したワードのメモリセルに
書き込まれている情報を読み出すことができる。また、選択されていないメモリセルのア
クセストランジスタ２５１ｂはオフ状態であるため、スイッチ素子２５８ｂの状態がこの
読み出し操作に対して影響を及ぼすことは無い。
【０１００】
図２３に示すメモリセルアレイは、前記したスイッチマトリクスとは異なり、あるビッ
ト線２５５に接続されている複数のメモリセルは、全て共通のプレート線２５７に接続さ
れている。つまり、対になっているビット線２５５とプレート線２５７の間の導電率を変
えることができるが、任意の２本の配線を接続することはできない。
【０１０１】
図２４は、本発明の配線構造を適用したメモリセルの書き込み回路または読み出し回路
の一実施例の構成を示す図である。図２４を参照すると、本実施例のメモリセルの書き込
み回路または読み出し回路は、電流源２７０、スイッチ素子２５８を含有するメモリセル
２７１、参照電圧２７３、電圧比較器２７４、出力端子２７５を備えている。
【０１０２】
図２４に示す回路において、電流源２７０により、メモリセル２７１に電流が流され、
このとき、メモリセル２７１の中のスイッチ素子２５８の導電率により、メモリセル２７
１に現れる電圧が変化する。電圧比較器２７４は、メモリセル２７１に現れる電圧と、参
照電圧２７３とを電圧比較し、メモリセル２７１に現れる電圧が参照電圧２７３よりも高
いか低いかを判定する。例えば、スイッチ素子２５８の導電率を所望の導電率まで高くし
たい場合、電流源２７０からメモリセル２７１に電流を流し込むことで、スイッチ素子２
５８の導電率を徐々に高くすると、メモリセル２７１に現れる電圧は徐々に低下する。メ
モリセル２７１に現れる電圧が、参照電圧２７３よりも小さくなると、電圧比較器２７４
の出力端子２７５の値が変化するので、これにより、メモリセル２７１の導電率が所望の
値まで上がったことを判別できる。
【０１０３】
逆に、メモリセル２７１の導電率を低くしたい場合には、メモリセル２７１に現れる電
圧が徐々に上昇するので、この電圧が参照電圧２７３よりも高くなるタイミングを検出す
ることで、所望の導電率に達したことが判別できる。このようにして、本発明の回路を用
いることで、メモリセルの導電率が所望の値にプログラムされたかを判別することができ
る。
【０１０４】
図２５は、図２４のメモリセルの書き込み回路または読み出し回路において、参照電圧
をレプリカメモリセルで発生させる構成の一実施例を示す図である。図２５を参照すると
、本実施例のメモリセルの書き込みまたは読み出し回路は、２つの電流源２７０、スイッ
チ素子２５８を有するメモリセル２７１、抵抗素子またはトランジスタなど一定の導電率
を有する素子２８５を有するレプリカメモリセル２８４、電圧比較器２７４、出力端子２
７５を備えている。レプリカメモリセル２８４は、メモリセル２７１のスイッチ素子２５
８を、導電率が一定の素子２８５で置き換えた構成を有する。
【０１０５】
図２５に示す回路においては、スイッチ素子２５８を有するメモリセル２７１と、導電
率が固定のレプリカメモリセル２８４の双方に同じ電流を流し、両者に現れる電圧の大小
関係を電圧比較器２７４で比較することで、メモリセル２７１の導電率とレプリカメモリ
セル２８４の導電率のいずれが高いかを判別することができる。例えば、レプリカメモリ
セル２８４の導電率を、メモリセル２７１をプログラムする際の目標となる導電率に設定
することで、メモリセル２７１の導電率が目標の導電率に到達したか否かを判別できる。
かかるプログラミング回路により、メモリセルの導電率が所望の値にプログラムされたか
を判別することができる。さらに、導電率が異なるレプリカメモリセル２８４を複数備え
ることで、導電率が異なる複数のレプリカメモリセルと、メモリセル２７１の導電率の比
較を行うことが可能となり、導電率の違いを、アナログ情報や多値情報に割り当てること
で、アナログ情報や多値情報の判別が可能となる。レプリカメモリセル２８４が備える抵
抗素子２８５のインピーダンスは、好ましくは、スイッチ素子２５８のオン抵抗よりも大
きく、オフ抵抗よりも小さく設定される。
【０１０６】
図２６は、本発明の配線構造を適用したメモリセルの書き込み回路または読み出し回路
の別の実施例の構成を示す図である。図２６を参照すると、本発明のメモリセルの書き込
みまたは読み出し回路は、電圧源２９０、スイッチ素子２５８を有するメモリセル２７１
、参照電流２９２、電流比較器２９３、出力端子２９４を備えている。
【０１０７】
図２６に示す回路では、電圧源２９０からメモリセル２７１に電圧を印加することで、
スイッチ素子２５８の導電率に依存して電流が流れる。その電流が参照電流２９２よりも
大きいか小さいかを電流比較器２９３で比較することで、スイッチ素子の導電率が所望の
導電率よりも高いか低いかを判別することができる。
【０１０８】
図２７は、図２６のメモリセルの書き込みまたは読み出し回路において、参照電流をレ
プリカメモリセルで発生させる一例を示す図である。図２７を参照すると、本発明のメモ
リセルの書き込みまたは読み出し回路は、２つの電圧源２９０、スイッチ素子２５８を有
するメモリセル２７１、抵抗素子またはトランジスタなど一定の導電率を有する素子２８
５を有するレプリカメモリセル２８４、電流比較器２９３、出力端子２９４を備えている
。
【０１０９】
図２７に示す回路では、メモリセル２７１とレプリカメモリセル２８４に同じ電圧を印
加し、両者に流れる電流の大小関係を比較することで、メモリセル２７１の導電率がレプ
リカメモリセル２８４の導電率よりも高いか低いかを判別する。レプリカメモリセル２８
４に目標値となる導電率の素子を配置しておくことで、メモリセル２７１が目標の導電率
に到達したか否かを判別できる。さらに、メモリセル２７１の導電率をアナログ情報また
は多値情報に対応させ、導電率が異なるレプリカメモリセルを複数個用意し、それらのレ
プリカメモリセルとメモリセル２７１の導電率を比較することで、メモリセルの導電率を
アナログ的に扱い、アナログ情報や多値情報の判別が可能となる。
【０１１０】
図２８は、図２５に示したメモリの書き込み回路及びメモリセルアレイの詳細な回路構
成の一例を示す図である。図２８を参照すると、メモリの書き込み回路は、データ入力４
５０をデータ端子Ｄに入力し書き込みパルス４５１をクロック端子に入力し正転出力（Ｑ
）４６６と反転出力（／Ｑ）４５２を出力する非同期リセット入力付きＤ型フリップフロ
ップ４７１と、データ入力４５０をインバータ４７８で反転した信号をデータ端子Ｄに入
力し書き込みパルス４５１をクロック端子に入力し正転出力（Ｑ）４５３と反転出力（／
Ｑ）４６７を出力する非同期リセット入力付きＤ型フリップフロップ４７２と、ソースが
電源に接続され、ゲートに、Ｄ型フリップフロップ４７１の反転出力４５２を入力するｐ
ＭＯＳスイッチ（トランジスタ）４５４と、ソースが接地され、ゲートにＤ型フリップフ
ロップ４７２の正転出力４５３を入力するｎＭＯＳスイッチ４５５と、ｐＭＯＳスイッチ
４５４のドレインに接続されたｐＭＯＳカレントミラー回路４５６と、ｎＭＯＳスイッチ
４５５のドレインに接続されたｎＭＯＳカレントミラー４５７を備えている。
【０１１１】
メモリセルアレイ４６１は、ビット線２５５、参照線４５９、プレート線２５７、複数
のメモリセル２７１から構成されている。メモリセル２７１は、アクセストランジスタ２
５１と、スイッチ素子２５８を有し、アクセストランジスタ２５１のゲートはワード線に
接続され、ソース及びドレインの一方はビット線に接続され、ソース及びドレインの他方
はスイッチ素子２５８の一端に接続され、スイッチ素子２５８の他端は、プレート線２５
７に接続されている。
【０１１２】
メモリの書き込み回路は、２つのレプリカメモリセル（図２５参照）を有し、第１のレ
プリカメモリセル２８４ａは、ダミーアクセストランジスタ４７４とリファレンス抵抗素
子２８５ａを有し、第２のレプリカメモリセル２８４ｂは、ダミーアクセストランジスタ
４７７とリファレンス抵抗２８５ｂを備えている。第１のレプリカメモリセル２８４ａの
ダミーアクセストランジスタ４７４と、第２のレプリカメモリセル２８４ｂのダミーアク
セストランジスタ４７７は、ソースとドレインの一方が参照線４５９に共通に接続され、
ゲートには、データ入力４５０とデータ入力４５０をインバータ４７９で反転した信号が
それぞれ入力されている。第１のレプリカメモリセル２８４ａのスイッチ素子２８５ａと
第２のレプリカメモリセル２８４ｂのスイッチ素子２８５ｂの第１及び第２の端子の一方
は、プレート線２５７に共通に接続され、第１及び第２の端子の他方は、ダミーアクセス
トランジスタ４７４、４７７のソースとドレインの他方に接続されている。プレート線２
５７とグランド間には、ｎＭＯＳスイッチ４６８が挿入され、ｎＭＯＳスイッチ４６８の
ゲートには、Ｄ型フリップフロップ４７１の正転出力４６６が入力され、オンのときプレ
ート線２５７をグランド電位とする。プレート線２５７と電源ＶＤＤ間には、ｐＭＯＳス
イッチ４６９が挿入され、ｐＭＯＳスイッチ４６９のゲートには、Ｄ型フリップフロップ
４７２の反転出力４６７が入力され、オンのときプレート線２５７を電源電位とする。参
照線４５９は、ｐＭＯＳカレントミラー回路４５６とｎＭＯＳカレントミラー回路４５７
のトランジスタ対の一方のトランジスタ（ソースとドレインが接続されたトランジスタ）
のドレインに接続されている。ビット線２５５は、ｐＭＯＳカレントミラー回路４５６と
ｎＭＯＳカレントミラー回路４５７のトランジスタ対の他方のトランジスタのドレインに
接続されている。選択されたメモリセル２７１が接続されるビット線２５５に流れる電流
と、選択されたレプリカメモリセル２８４が接続される参照線４５９に流れる電流（ミラ
ー電流）は等しく設定される。電圧比較回路２７４は、ビット線２５５と参照線４５９の
電圧を比較し、出力は、Ｄ型フリップフロップ４７１、４７２のリセット端子Ｒに接続さ
れている。
【０１１３】
スイッチ素子２５８は、図１または図２に示した、配線層に形成されたスイッチ素子で
ある。ダミーアクセストランジスタ４７４、４７７は、メモリセル２７１のアクセストラ
ンジスタ２５１と同じ特性をもつ素子である。リファレンス抵抗素子２８５ａ、２８５ｂ
は、メモリセル２７１のスイッチ素子２５８の抵抗値を設定する際の目標となる抵抗値を
持つ素子であり、リファレンス抵抗２８５ｂのインピーダンスは、リファレンス抵抗２８
５ａのインピーダンスよりも大きい。図２８に示す書き込み回路の動作について説明する
。
【０１１４】
図２８に示す回路において、データ入力４５０に”１”を設定して書き込み動作を行う
場合、スイッチ素子２５８のインピーダンスを、リファレンス抵抗の抵抗値よりも低くな
るようにプログラミングを行う。例えば、データ４５０を”１”に設定し、書き込みパル
ス入力４５１に、立ち上がりエッジが入力されると、出力４５２が”０”に、出力４６６
が”１”になる。すると、ｐＭＯＳスイッチ４５４がオンとなり、ｐＭＯＳカレントミラ
ー回路４５６に電流が供給される。また、ｎＭＯＳスイッチ４６８がオンとなり、プレー
ト線２５７が接地電位となる。
【０１１５】
ワード線２５６（選択ワード線２５６はＨレベル、他のワード線はＬレベル）によって
選択されたメモリセル２７１のアクセストランジスタ２５１はオン状態であり、ｐＭＯＳ
カレントミラー回路４５６から供給される電流は、ビット線２５５を経由し、メモリセル
２７１のアクセストランジスタ２５１と、スイッチ素子２５８を経由して、プレート線２
５７に流れる。また、データ４５０を”１”に設定したとき、第１のレプリカメモリセル
２８４ａのアクセストランジスタ４７４がオンし、第１のレプリカメモリセル２８４ａが
選択される。
【０１１６】
このとき、選択されたメモリセル２７１のスイッチ素子２５８には、順方向バイアスが
印加されるので、選択されたメモリセル２７１のスイッチ素子２５８のインピーダンスは
徐々に小さくなる。
【０１１７】
一方、ｐＭＯＳカレントミラー回路４５６から供給される電流は、参照線４５９を経由
して、レプリカメモリセル２８４ａに流れ込む。ｐＭＯＳカレントミラー回路４５６は、
メモリセル２７１に流れ込む電流と同じ電流を、参照線４５９からレプリカメモリセル２
８４ａに流し込むため、抵抗素子（リファレンス抵抗）２８５ａのインピーダンスが、メ
モリセル２７１のスイッチ素子２５８のインピーダンスよりも小さければ、参照線４５９
の電圧は、ビット線２５５の電圧よりも小さくなり、逆に、リファレンス抵抗２８５ａの
インピーダンスがメモリセル２７１のスイッチ素子２５８のインピーダンスよりも大きけ
れば、参照線４５９の電圧はビット線２５５の電圧よりも大きくなる。
【０１１８】
このため、メモリセル２７１のスイッチ素子２５８に、順方向バイアスが印加され、メ
モリセル２７１のスイッチ素子２５８のインピーダンスが徐々に小さくなり、メモリセル
２７１のスイッチ素子２５８のインピーダンスがリファレンス抵抗２８５ａのインピーダ
ンスよりも低くなったところで、電圧比較器２７４の出力４７０が”１”になる。
【０１１９】
すると、Ｄ型フリップフロップ４７１の出力がリセットされ、反転出力（／Ｑ）４５２
が”１”に、正転出力（Ｑ）４６６が”０”となり、ｐＭＯＳスイッチ４５４がオフし、
ビット線２５５への電流の供給が停止され、同時に、ｎＭＯＳスイッチ４６８がオフし、
プレート線２５７もオープン状態となり、スイッチ素子２５８のプログラミングが終了す
る。
【０１２０】
逆に、データ４５０を”０”に設定し、書き込みパルス入力４５１に立ち上がりエッジ
が入力されると、Ｄ型フリップフロップ４７２の正転出力４５３が”１”に、反転出力４
６７が”０”になる。すると、ｎＭＯＳスイッチ４５５がオンし、ｎＭＯＳカレントミラ
ー４５７が活性化される。また、ｐＭＯＳスイッチ４６９がオンとなり、プレート線２５
７に電流が供給される。
【０１２１】
ワード線２５６により任意に選択されたメモリセル２７１のアクセストランジスタ２５
１はオン状態であり、ｐＭＯＳスイッチ４６９からプレート線２５７を介して供給される
電流は、選択されたメモリセル２７１のスイッチ素子２５８とアクセストランジスタ２５
１を経由してビット線２５５に流れる。
【０１２２】
このとき、メモリセル２７１のスイッチ素子２５８には逆方向バイアスが印加されるの
で、スイッチ素子２５８のインピーダンスは徐々に大きくなる。
【０１２３】
一方、選択された第２のレプリカメモリセル２８４ｂ（データ入力４５０：”０”でダ
ミーアクセストランジスタ４７７がオンされる）から参照線４５９を経由して、ｎＭＯＳ
型カレントミラー回路４５７に流れ込む。ここで、ｎＭＯＳ型カレントミラー回路４５７
は、メモリセル２７１に流れる電流と同じ電流を、レプリカメモリセル２８４ｂにも流し
込もうとする。このため、リファレンス抵抗２８５ｂのインピーダンスがスイッチ素子２
５８のインピーダンスよりも大きければ、参照線４５９の電圧はビット線２５５の電圧よ
りも小さくなり、逆に、リファレンス抵抗２８５ｂのインピーダンスがスイッチ素子２５
８のインピーダンスよりも小さければ、参照線４５９の電圧はビット線２５５の電圧より
も大きくなる。
【０１２４】
このため、メモリセル２７１のスイッチ素子２５８に逆方向バイアスが印加され、スイ
ッチ素子２５８のインピーダンスが徐々に大きくなり、スイッチ素子２５８のインピーダ
ンスがリファレンス抵抗２８５ｂのインピーダンスよりも高くなったところで、比較器２
７４の出力４７０が”１”になる。すると、Ｄ型フリップフロップ４７２の出力がリセッ
トされ、正転出力４５３は”０”、反転出力４６７は”１”となり、ｐＭＯＳスイッチ４
６９がオフし、プレート線２５７への電流の供給が停止され、同時に、ｎＭＯＳスイッチ
４５５がオフし、ビット線２５５もオープン状態となり、スイッチ素子２５８のプログラ
ミングが終了する。
【０１２５】
このようにして、図２８に示した回路構成により、データ４５０に”１”を設定して書
き込み動作を行った場合には、スイッチ素子２５８のインピーダンスが、リファレンス抵
抗２８５ａのインピーダンスに設定され、データ４５０に”０”を設定して書き込み動作
を行った場合には、スイッチ素子２５８のインピーダンスが、リファレンス抵抗２８５ｂ
のインピーダンスに設定される。
【０１２６】
図２８に示した回路を用いることで、スイッチ素子２５８を任意のインピーダンスに精
度良く調整できる。このため、多値情報の書き込みや、書き込み動作による素子へのスト
レスを軽減、特性のばらつきが大きい素子に対してプログラミング動作を保障することな
どに効果がある。
【０１２７】
図２９は、本発明の配線構造を適用したメモリセルの構成の一実施例を示す図である。
図２９を参照すると、本発明のメモリセルは、交差接続した二つのインバータ（ｐＭＯＳ
トランジスタＭＰ１、ｎＭＯＳトランジスタＭＮ１と、ｐＭＯＳトランジスタＭＰ２、ｎ
ＭＯＳトランジスタＭＮ２）からなるフリップフロップを有するＳＲＡＭセル３１０、２
つのスイッチ素子３１１ａ、３１１ｂ、制御線３１３を備えている。３１７ａ、３１７ｂ
はアクセストランジスタであり、ゲートにはワード線（不図示）が接続され、ワード線が
高電位のときオンし、フリップフロップをビット線対（不図示）に接続する。スイッチ素
子３１１ａ、３１１ｂは、図１の１０３または図２の１１８に示したような構造であり、
内部に電解質材料やカルコゲナイド材料を備えている。スイッチ素子３１１ａ、３１１ｂ
のオン抵抗は、二つのインバータを構成するｐＭＯＳトランジスタＭＰ１、ＭＰ２のオン
抵抗よりも高い。
【０１２８】
図２９の回路では、電源が供給されている時には、通常のＳＲＡＭとして動作し、電源
がオフの時、スイッチ素子３１１に情報を導電率として記憶する。再び、電源がオンにな
った場合には、スイッチ素子３１１の導電率の違いにより、ノード３１４および３１５の
電圧レベルが設定される。例えば、電源がオンの状態で、端子３１４が”Ｈ”（電源電圧
）、端子３１５が”Ｌ”（接地）の状態であったとする。ここで、制御線３１３を電源電
圧と接地電圧の中間の電位にすることで、スイッチ素子３１１ａには順方向バイアスが、
スイッチ素子３１１ｂには逆方向バイアスが印加される。この状態で、電源電圧をオフに
すると、ＳＲＡＭセルの記憶内容は失われるが、スイッチ素子３１１ａは導電率が高い状
態を、スイッチ素子３１１ｂは導電率が低い状態を維持している。
【０１２９】
次に再び電源が投入されるときに、制御線３１３を電源電圧と等しくなるように設定す
ることで、ＳＲＡＭセルの端子３１４は高い導電率で電源に接続され、端子３１５が低い
導電率で電源に接続されるため、ＳＲＡＭセルの端子３１４と３１５の電圧にはアンバラ
ンスが生じ、このアンバランスがＳＲＡＭセルのインバータの交差接続構成により増幅さ
れ、最終的にノード３１４には”Ｈ”が設定され、ノード３１５には”Ｌ”が設定される
。
【０１３０】
このようにして、本発明のメモリセルは、電源を断しても記憶を保持し、電源を再投入
した際に、元の記憶内容を修復させるＳＲＡＭセルを実現することが可能である。
【０１３１】
さらに、スイッチ素子３１１は、配線層に形成されるため、通常のＳＲＡＭセルに対し
て、メモリセル面積を増やすことなく、不揮発メモリを実現できる。
【０１３２】
図３０は、本発明の配線構造を適用したメモリセルの他の実施例の構成を示す図である
。図３０を参照すると、本発明のメモリセルは、ＳＲＡＭセル３１０、２つのトランジス
タ３２１ａ、３２１ｂ、２つのスイッチ素子３２２ａ、３２２ｂ、バイアス電圧を与える
制御線３１３を備えている。スイッチ素子３２２ａ、３２２ｂは、図１の１０３または図
２の１１８に示したものと同一の構成とされ、内部に電解質材料やカルコゲナイド材料を
備えている。
【０１３３】
図３０の回路の動作は、図２９に示した回路の動作と同じであり、電源が投入されてい
る間は、通常のＳＲＡＭとして動作し、電源が断されると、スイッチ素子３２２が導電率
を変化させることで情報を記憶し、電源が再投入されると、元の記憶内容を書き戻す。
【０１３４】
ただし、図３０の回路は、図２９の回路と異なり、ノード３１４、３１５と、スイッチ
素子３２２ａ、３２２ｂ間にそれぞれ、トランジスタ３２１ａ、３２１ｂが付加されてい
る。
【０１３５】
通常動作時は、これらのトランジスタ３２１ａ、３２１ｂをオフ状態にして、スイッチ
素子３２２が動作に影響を及ぼさないようにすることが可能である。電源を切る直前に、
これらのトランジスタ３２１ａ、３２１ｂをオンにして、スイッチ素子３２２ａ、３２２
ｂに情報を書き込み、電源を再投入した際にも、ＳＲＡＭセル３１０に記憶を書き戻すま
での間、これらのトランジスタ３２１ａ、３２１ｂをオンにすることで、スイッチ素子３
２２ａ、３２２ｂの導電率の違いにより、ノード３１４および３１５に、電圧のアンバラ
ンスを生じさせる。このアンバランスが、ＳＲＡＭセルの交差接続されたフリップフロッ
プにより増幅され、最終的に、ノード３１４と３１５に、元の記憶内容が設定される。こ
のようにして、本発明のメモリセルは、電源を切っても記憶を保持し、電源を再投入した
際に元の記憶内容を修復させるＳＲＡＭセルを実現することが可能である。
【０１３６】
図３１は、本発明の配線構造の一実施例を示す図である。図３１を参照すると、本発明
の配線構造は、横方向の配線４８０、縦方向の配線４８１、縦方向の配線と横方向の配線
の交点に配置されたスイッチ素子２３２（例えば図１９の２３２参照）を備えている。ス
イッチ素子２３２は、図１のスイッチ素子１０３または図２のスイッチ素子１１８と同様
、配線層に形成されたスイッチ素子を有し、図１９に示したように、４方向の配線の接続
を任意に切り替えることが出来る。スイッチ素子２３２をプログラムすることで、任意の
配線４８３を形成することができる。
【０１３７】
図３２は、本発明の配線構造とスイッチ素子の配置の他の例を示す図である。図３２を
参照すると、本発明の配線構造は縦方向の配線５４３、横方向の配線５４４、縦配線５４
３と横配線５４４の交点に配置されたスイッチ素子５４０、横配線５４４に配置されたス
イッチ素子５４１、縦配線５４３に配置されたスイッチ素子５４２を備えている。図３２
において、スイッチ素子５４０〜５４２は、図１または図２に示した構造を有する。縦配
線５４３と横配線５４４は、互いに異なる配線層に形成されている場合と、同じ層に形成
されている場合がある。縦配線５４３と横配線５４４が異なる配線層に形成される場合に
は、横配線５４４同士を接続するスイッチ素子５４１と縦配線５４３同士を接続するスイ
ッチ素子５４２が図２で示された構造であり、縦配線５４３と横配線５４４を接続するス
イッチ素子５４０が、図１に示したように異なる配線層同士を接続するビアの形状を有し
ている。
【０１３８】
一方、縦配線５４３と横配線５４４が同じ配線層に形成される場合には、スイッチ素子
５４０、５４１、５４２が、図２で示された構造を有する。図示したような層構造と、ス
イッチ素子の配置により、図３１に示したような任意の配線をプログラムできる集積回路
を構成することができる。なお、同一配線層の配線間に配線される配線間のスイッチ素子
は、第１、第２配線層についてみると、１μｍ〜１０ｍｍ程度としてもよい。層の配線抵
抗が異なる場合、配線抵抗の相対的に小さい配線層の方が、配線抵抗の相対的に大きい配
線層よりもスイッチ素子とスイッチ素子の間隔は長く設定される。縦配線５４３と横配線
５４４の配線間隔は、例えば１μｍ〜１０μｍ程度としてもよい。
【０１３９】
図３３は、図３２の配線構造およびスイッチの配置を示す図であり、縦配線５４３と横
配線５４４が異なる層に形成された構成例を立体的に表したものである。
【０１４０】
図３４は、本発明の配線構造の断面の一実施例を示す図である。図３４を参照すると、
本発明の配線構造は、半導体基板１００、半導体基板と配線層または層が異なる配線層同
士を接続するビア１２６、配線層１１１、１１２、５５０、配線層中に形成されたスイッ
チ素子１１８、スイッチ素子の導電率を制御するための制御ゲート１１６を備えている。
スイッチ素子は、図２に示した構造であり、制御ゲート１１６の電圧を制御することで、
任意にオン状態１１８ｄまたはオフ状態１１８ｃに設定することができる。
【０１４１】
一般に、集積回路の配線層は、半導体基板に近い配線層が局所的な配線に用いられ、上
層の配線ほど大きなブロック同士を接続するグローバル配線として用いられる。このよう
に、集積回路の配線は層ごとに信号を伝播する距離が異なる階層構造を成している。
【０１４２】
本発明に係る配線構造では、配線の接続と開放を任意にプログラムすることができるの
で、配線の階層構造を任意にプログラムすることができる。この特徴を応用することで、
必要に応じて無駄の無い最適な回路構成を実現することができる。
【０１４３】
図３５は、本発明の配線構造を用いたメモリセルの構成の一実施例を示す図である。図
３５を参照すると、このメモリセルは、第１のスイッチ素子５６０と、第２のスイッチ素
子５６１と、入出力端子５６２と、第１の電圧源５６３と、第２の電圧源５６４を備えて
いる。スイッチ素子５６１、５６２は、図１または図２に示したスイッチ素子である。ス
イッチ素子５６１、５６２は共に、図の上側の端子に負の電圧、下側の端子に正の電圧（
以下、「順方向バイアス」と呼ぶ）を印加すると、スイッチがオン状態になり、逆向きの
電圧（「逆方向バイアス」と呼ぶ）を印加するとオフ状態になる。また、第１の電圧源５
６３の電圧は、第２の電圧源５６４の電圧よりも高く設定されている。
【０１４４】
図３５に示す回路において、入出力端子５６２に、第１の電圧源５６３の電圧よりも高
い電圧を入力すると、スイッチ素子５６０には順方向バイアスが印加される。また、スイ
ッチ素子５６１には逆方向バイアスが印加されるので、スイッチ素子５６０がオン状態に
なり、スイッチ素子５６１がオフ状態になる。この状態で、入出力端子５６２を開放する
と、入出力端子５６２には、第１の電圧源５６３の電圧が現れる。逆に、入出力端子５６
２に、第２の電圧源５６４の電圧よりも低い電圧を入力すると、スイッチ素子５６１には
、順方向バイアスが印加される。また、スイッチ素子５６０には、逆方向バイアスが印加
されるので、スイッチ素子５６１がオン状態になり、スイッチ素子５６０がオフ状態にな
る。この状態で、入出力端子５６２を開放すると、入出力端子５６２には、第２の電圧源
５６４の電圧が現れる。また、入出力端子５６２を開放した状態で電源を切ると、２つの
スイッチ素子は状態を保つことができる。ここで、第１の電圧源５６３の電圧が論理値”
１”に対応する電圧であり、第２の電圧源５６４の電圧が論理値”０”に対応する電圧で
あると想定すると、この回路は、不揮発メモリ回路として機能する。
【０１４５】
図３６は、本発明のスイッチ素子を用いて、異なる２つの配線層を接続した配線構造の
立体構造を模式的に示した図である。図３６を参照すると、本発明の配線構造は、第１の
配線層１０１、第２の配線１０２、第１の配線１０１と第２の配線１０２を接続するスイ
ッチ素子１０３を複数個備える。複数個のスイッチ素子１０３を並列に配置することで、
スイッチ素子が１個の場合と比べ、例えば電流によるストレス（エレクトロマイグレーシ
ョン）に対する耐性が高くなるほか、スイッチ素子の１つまたは複数が破壊された場合で
も動作が可能となり、さらに素子の欠陥による製造歩留まりの悪化を改善することが可能
である。
【０１４６】
［別の実施例］
図３８は、本発明の配線構造の別の実施例を示す図である。図３８には、ＦＰＧＡなど
で用いられている再構成可能なスイッチ回路が示されている。図３８を参照すると、再構
成可能なスイッチ回路は、半導体基板１１００と該基板上に形成された論理回路、演算回
路、アナログ回路、メモリ回路などの電子回路１１２０、２端子間の接続をオンまたはオ
フに変更可能なスイッチ回路１１２１、電子回路１１２０とスイッチ回路１１２１を接続
するためのコンタクトまたはビア１１２２および配線１１２３から構成される。スイッチ
回路１１２１がオン状態にプログラムされていれば、電子回路１１２０ａと１１２０ｂが
互いに接続され、スイッチ回路１１２１がオフ状態にプログラムされていれば、電子回路
１１２０ａと１１２０ｂの接続は断たれる。
【０１４７】
図３９は、図３８の該スイッチ回路１１２１の構成例を示す図である。図３９（ａ）に
は、ＳＲＡＭ（スタティックランダムアクセスメモリ）１１２４と、パストランジスタ１
１２５で、スイッチ回路１１２１を構成した例が示されており、図３９（ｂ）には、フリ
ップフロップ回路１１２８とパストランジスタ１１２５でスイッチ回路１１２１を構成し
た例が示されている。
【０１４８】
これらのトランジスタを用いた回路によって、スイッチ回路１１２１を構成する場合は
、図３８に示したように、スイッチ回路１１２１を半導体基板１１００に形成する必要が
あり、該スイッチ回路が半導体基板上で一定の面積を占有することになる。ＦＰＧＡでは
一般的に、スイッチ回路が半導体基板の半分程度の面積を占有しており、チップ面積が大
きくなり、コスト増加の主因となっている。
【０１４９】
図４０は、本発明による再構成可能なスイッチ回路の実施例の構成を示す図である。図
４０（ａ）は、図１を参照して説明した２端子素子を用いたスイッチ回路であり、図４０
（ｂ）は、図２を参照して説明した３端子素子を用いたスイッチ回路である。
【０１５０】
図４０（ａ）を参照すると、本実施例の再構成可能なスイッチ回路は、半導体基板１１
００と該基板上に形成された論理回路、演算回路、アナログ回路、メモリ回路などの電子
回路１１２０、２端子間の接続をオンまたはオフに変更可能なスイッチ機能を有するビア
１１０３、該ビア１１０３と電子回路１１２０を接続するためのコンタクト１１２２およ
び配線１１２３から構成される。該ビア１１０３がオン状態にプログラムされていれば、
電子回路１１２０ａと１１２０ｂが互いに接続され、該ビア１１０３がオフ状態にプログ
ラムされていれば、電子回路１１２０ａと１１２０ｂの接続は断たれる。
【０１５１】
また、図４０（ｂ）を参照すると、本実施例の再構成可能なスイッチ回路は、半導体基
板１１００と該基板上に形成された論理回路、演算回路、アナログ回路、メモリ回路など
の電子回路１１２０、金属イオンを含有する電解質材料１１１３、該電解質材料と接する
ように配置されているゲート電極１１１６、該電解質材料１１１３と電子回路１１２０を
接続するためのコンタクト１１２２および配線１１２３から構成される。電解質材料１１
１３中の、配線１１２３ａおよび配線１１２３ｂと接する部分に金属物質が析出し、これ
ら金属析出物同士が接触して、配線１１２３ａと配線１１２３ｂの間がオン状態にプログ
ラムされていれば、電子回路１１２０ａと１１２０ｂが互いに接続され、該電解質材料中
に配線１１２３ａと１１２３ｂを接続させるための金属析出物が十分に存在せず、配線１
１２３ａと１１２３ｂの間がオフ状態にプログラムされていれば、電子回路１１２０ａと
１１２０ｂの接続は断たれる。
【０１５２】
図４０を参照して説明した実施例の再構成可能なスイッチ回路を用いることにより、半
導体基板１１００上に回路を形成することなく、配線間のスイッチ機能を提供することが
可能であり、ＦＰＧＡなどのプログラム可能な半導体集積回路において、チップ面積を大
幅に減らすことが可能であり、低コストでプログラム可能な半導体集積回路を実現するこ
とができる。
【０１５３】
図４１は、図１を参照して説明したスイッチ機能を有するビア（以下、「２端子スイッ
チ素子」と呼ぶ）のプログラムを行うための回路の一実施例を示す図である。図４１を参
照すると、この実施例のプログラミング回路は、２端子スイッチ素子１１０３、ｐＭＯＳ
トランジスタ１２０３、１２０５、ｎＭＯＳトランジスタ１２０４、１２０６、制御入力
端子１２０７、１２０８、１２０９、１２１０、電圧源１２１１、１２１２から構成され
る。電圧源１２１１および１２１２から供給される電圧は、論理信号の伝播に用いる信号
電圧よりも高いものとする。トランジスタ１２０３、１２０４、１２０５、１２０６は、
論理信号を扱う通常のトランジスタよりも、高い電圧を扱うため、耐圧が高いトランジス
タであることが好ましい。また、２端子スイッチ素子１１０３は、端子１２０１（以下、
「アノード」と呼ぶ）の電圧が、端子１２０２（以下、「カソード」と呼ぶ）の電圧より
も高い（以下、「フォワードバイアス」または「順方向バイアス」と呼ぶ）ときにオン状
態にプログラムされ、アノード１２０１の電圧が、カソード１２０２の電圧よりも低い（
以下、「リバースバイアス」または「逆方向バイアス」と呼ぶ）ときにオフ状態にプログ
ラムされるものとする。
【０１５４】
ここで、端子１２０７と１２０８をＬ（ｌｏｗ  ｌｅｖｅｌ）に、端子１２０９と１２
１０をＨ（ｈｉｇｈ  ｌｅｖｅｌ）に設定すると、スイッチ素子１１０３のアノード１２
０１には、電圧源１２１１から電圧が供給され、カソード１２０２は接地され、スイッチ
素子１１０３はフォワードバイアスの状態となる。ここで、電圧源１２１１から供給され
る電圧が、スイッチ素子１１０３のしきい値電圧よりも高ければ、スイッチ素子１１０３
はオン状態にプログラムされる。また、端子１２０７と１２０８をＨに、端子１２０９と
１２１０をＬに設定すると、スイッチ素子１１０３のアノード１２０１は接地され、カソ
ード１２０２は電圧源１２１２から電圧が供給され、スイッチ素子１１０３はリバースバ
イアスの状態になる。ここで、電圧源１２１２から供給される電圧が、スイッチ素子１１
０３のしきい値電圧よりも高ければ、スイッチ素子１１０３はオフ状態にプログラムされ
る。
【０１５５】
このように、図４１に示した回路を用いることで、２端子スイッチ素子１１０３をオン
状態またはオフ状態の任意の状態にプログラムすることが可能である。
【０１５６】
プログラム可能な２端子素子としては、従来から、アンチヒューズがある。しかしなが
ら、アンチヒューズには極性が無いため、プログラミング回路のバイアスは単方向にしか
印加できない構造を有する。
【０１５７】
本発明のスイッチ素子は、極性を有しており、プログラムするときには極性に注意する
必要がある。また、本発明のスイッチ素子は再プログラムが可能であるが、再プログラム
を行うためには、双方向からバイアス電圧を印加するための回路が必要となる。
【０１５８】
図４１に示した回路は、再プログラム可能であるというこのスイッチの特徴を利用する
ために、不可欠な基本回路である。
【０１５９】
また、アンチヒューズでは、一度オン状態にしたスイッチをオフ状態に戻すことが出来
ないが、本発明のスイッチでは、オン状態のスイッチに対して適切な電圧を印加すること
で、オフ状態に戻すことができる。ここで、オン状態のスイッチ素子をオフ状態にするた
めに、スイッチ素子の端子間に電圧を印加すると、端子間に電流が流れる。
【０１６０】
本発明のスイッチ素子では、通常、オン抵抗が低いために、スイッチの端子間に電圧を
印加しようとすると、スイッチに流れる電流は大きくなる。そのため、オン状態のスイッ
チ素子をオフ状態に戻すためには、図４１のトランジスタ１２０４および１２０５には電
流駆動能力が高いトランジスタが必要となる。この点でも、アンチヒューズのプログラミ
ング回路とは異なる。
【０１６１】
図４２は、並列に接続された複数個の２端子スイッチ素子をプログラムするための回路
の一実施例の構成を示す図である。図４２を参照すると、この実施例のプログラミング回
路は、２端子スイッチ素子１１０３、ｐＭＯＳトランジスタ１２０３、１２０５、ｎＭＯ
Ｓトランジスタ１２０４、１２０６、制御入力端子１２０７、１２０８、１２０９、１２
１０、電圧源１２１１、１２１２、選択トランジスタ１２１５、制御入力端子１２１６を
備えて構成されている。
【０１６２】
ここで、端子１２０７と１２０８をＬ（ｌｏｗレベル）に、端子１２０９と１２１０を
Ｈ（ｈｉｇｈレベル）に、端子１２１６ａと端子１２１６ｃをＬに、端子１２１６ｂをＨ
に設定すると、スイッチ素子１１０３ｂのアノード１２０１ｂには、電圧源１２１１から
電圧が供給され、カソード１２０２は接地され、スイッチ素子１１０３ｂはフォワードバ
イアスの状態となる。ここで、電圧源１２１１から供給される電圧が、スイッチ素子１１
０３のしきい値電圧よりも高ければ、スイッチ素子１１０３ｂはオン状態にプログラムさ
れる。また、選択トランジスタ１２１５ａと１２１５ｃはオフ状態のため、電圧源１２１
１からの電圧は遮断され、スイッチ素子１１０３ａと１１０３ｃのアノード端子１２０１
ａおよび１２０１ｃには電圧が印加されないので、スイッチの状態は変化しない。また、
端子１２０７と１２０８をＨに、端子１２０９と１２１０をＬに、端子１２１６ａと端子
１２１６ｃをＬに、端子１２１６ｂをＨに設定すると、スイッチ素子１１０３ｂのアノー
ド１２０１ｂは接地され、カソード１２０２は電圧源１２１２から電圧が供給され、スイ
ッチ素子１１０３ｂはリバースバイアスの状態になる。ここで、電圧源１２１２から供給
される電圧が、スイッチ素子１１０３のしきい値電圧よりも高ければ、スイッチ素子１１
０３ｂはオフ状態にプログラムされる。
【０１６３】
このように、図４２に示した回路を用いることにより、並列に接続された複数の２端子
スイッチ素子１１０３ａ〜１１０３ｃを、オン状態またはオフ状態の任意の状態にプログ
ラムすることが可能である。
【０１６４】
図４３は、図２で説明した３端子スイッチ素子１１８の、プログラムを行う回路の一実
施例を示している。図４３を参照すると、この実施例のプログラミング回路は、３端子ス
イッチ素子１１１８、ｐＭＯＳトランジスタ１２２０、１２２２、１２２４、ｎＭＯＳト
ランジスタ１２２１、１２２３、１２２５、制御入力端子１２２６、１２２７、１２２８
、１２２９、１２３０、１２３１、電圧源１２３２、１２３３、１２３４から構成される
。また、３端子スイッチ素子１１１８は、端子１１１６（以下、「ゲート」と呼ぶ）の電
圧が、端子１１１４および端子１１１５（以下、「ソース」、「ドレイン」と呼ぶ）の電
圧よりも高い（以下、「フォワードバイアス」または「順方向バイアス」と呼ぶ）ときに
オン状態にプログラムされ、ゲート１１１６の電圧が、ソース１１１４およびドレイン１
１１５の電圧よりも低い（以下、「リバースバイアス」または「逆方向バイアス」と呼ぶ
）ときにオフ状態にプログラムされるものとする。
【０１６５】
ここで、端子１２３０と１２３１をＬに、端子１２２６、１２２７、１２２８、１２２
９をＨに設定すると、スイッチ素子１１１８のゲート１１１６には、電圧源１２３４から
電圧が供給され、ソース１１１４とドレイン１１１５は接地され、スイッチ素子１１１８
はフォワードバイアスの状態となる。
【０１６６】
ここで、電圧源１２３４から供給される電圧が、スイッチ素子１１１８のしきい値電圧
よりも高ければ、スイッチ素子１１１８はオン状態にプログラムされる。また、端子１２
３０と１２３１をＨに、端子１２２６、１２２７、１２２８、１２２９をＬに設定すると
、スイッチ素子１１１８のゲート１１１６は接地され、ソース１１１４およびドレイン１
１１５は電圧源１２３２および１２３３から電圧が供給され、スイッチ素子１１１８はリ
バースバイアスの状態になる。
【０１６７】
ここで、電圧源１２３２および１２３３から供給される電圧が、スイッチ素子１１１８
のしきい値電圧よりも高ければ、スイッチ素子１１１８はオフ状態にプログラムされる。
【０１６８】
このように、図４３で説明した回路を用いることで、３端子スイッチ素子１１１８をオ
ン状態またはオフ状態の任意の状態にプログラムすることが可能である。
【０１６９】
図４４は、並列に接続された複数の２端子スイッチ素子１１０３のプログラムを行う回
路の一実施例の構成を示したものである。図４４を参照すると、この実施例のプログラミ
ング回路は、２端子スイッチ素子１１０３ａ、１１０３ｂ、１１０３ｃ、１１０３ｄ、ｐ
ＭＯＳトランジスタ１２５２、１２５８、ｎＭＯＳトランジスタ１２５５、制御入力端子
１２５１、１２５４ａ、１２５４ｂ、１２５４ｃ、１２５４ｄ、１２５７、電圧源１２５
３、１２５９、配線１２５０、１２５６ａ、１２５６ｂ、１２５６ｃ、１２５６ｄから構
成される。１２０１は２端子スイッチ素子１１０３のアノード端子であり、１２０２ａ、
１２０２ｂ、１２０２ｃ、１２０２ｄはそれぞれ、スイッチ素子１１０３ａ、１１０３ｂ
、１１０３ｃ、１１０３ｄのカソード端子である。
【０１７０】
以下では、一例として、スイッチ素子１１０３ｂをオン状態にプログラムする場合を説
明する。初期状態では、入力１２５１と入力１２５７はＨレベル、入力１２５４ａ、１２
５４ｂ、１２５４ｃ、１２５４ｄはＬレベルである。入力１２５１をＬレベルにすると、
配線１２５６ａ、１２５６ｂ、１２５６ｃ、１２５６ｄにそれぞれ、トランジスタ１２５
２を通して、電圧源１２５３から電圧が供給される。ここでは、電圧源１２５３から供給
される電圧をＶｐｐ／２とする。
【０１７１】
次に、入力１２５１をＨレベルにし、入力１２５４ｂをＨレベルにする。すると、配線
１２５６ｂはトランジスタ１２５５ｂを介して接地される。ここまでの操作により、配線
１２５６ａ、１２５６ｃ、１２５６ｄの電圧はＶｐｐ／２、配線１２５６ｂの電圧は０（
グランド電位）となる。
【０１７２】
次に、入力１２５４ｂをＬレベルに戻し、入力１２５７をＬレベルにすると、２端子ス
イッチ素子１１０３のアノード１２０１には、トランジスタ１２５８を介して電圧源１２
５９の電圧が供給される。ここで、電圧源１２５９の電圧をＶｐｐとすると、スイッチ素
子１１０３ａ、１１０３ｃ、１１０３ｄのカソード端子１２０２ａ、１２０２ｃ、１２０
２ｄの電圧はＶｐｐ／２であることから、これらスイッチ素子の２端子間の電位差は、Ｖ
ｐｐ／２となり、スイッチ素子１１０３ｂのカソード端子１２０２ｂの電圧は０であるこ
とから、スイッチ素子１１０３ｂの２端子間には、電位差Ｖｐｐが印加される。
【０１７３】
ここで、この２端子素子のしきい値が、Ｖｐｐ／２とＶｐｐの間にあると仮定すると、
スイッチ素子１１０３ｂは２端子間の電位差がしきい値を超えているため、オン状態にプ
ログラムされ、スイッチ素子１１０３ａ、１１０３ｃ、１１０３ｄの２端子間の電位差は
、しきい値を超えていないため状態は変化しない。以上のように、並列に接続された複数
の２端子スイッチ素子の中から、任意に選択したスイッチ素子をオン状態にプログラムす
ることができる。また、通常動作時に論理信号の伝播のために用いる電圧は、２端子素子
１１０３のしきい値電圧よりも低いことが好ましい。
【０１７４】
図４５は、マトリクス状に縦横に並列に接続された複数の２端子スイッチ素子（以下、
「スイッチマトリクス」と呼ぶ）のプログラムを行う回路の一実施例の構成を示したもの
である。図４５を参照すると、本実施例のプログラミング回路は、２端子スイッチ素子１
１０３ａａ、１１０３ａｂ、１１０３ａｃ、１１０３ａｄ、１１０３ｂａ、１１０３ｂｂ
、１１０３ｂｃ、１１０３ｂｄ、１１０３ｃａ、１１０３ｃｂ、１１０３ｃｃ、１１０３
ｃｄ、ｐＭＯＳトランジスタ１２５２、１２５８ａ、１２５８ｂ、１２５８ｃ、ｎＭＯＳ
トランジスタ１２５５ａ、１２５５ｂ、１２５５ｃ、１２５５ｄ、制御入力端子１２５１
、１２５４ａ、１２５４ｂ、１２５４ｃ、１２５４ｄ、１２５７ａ、１２５７ｂ、１２５
７ｃ、電圧源１２５３、１２５９、配線１２５０ａ、１２５０ｂ、１２５０ｃ、１２５６
ａ、１２５６ｂ、１２５６ｃ、１２５６ｄから構成される。
【０１７５】
１２０１は２端子スイッチ素子１１０３のアノード端子であり、１２０２はスイッチ素
子１１０３のカソード端子である。
【０１７６】
以下では、一例として、スイッチ素子１１０３ｂｂをオン状態にプログラムする場合に
ついて説明する。初期状態では、入力１２５１と入力１２５７ａ、１２５７ｂ、１２５７
ｃはＨレベル、入力１２５４ａ、１２５４ｂ、１２５４ｃ、１２５４ｄはＬレベルである
。入力１２５１をＬレベルにすると、配線１２５６ａ、１２５６ｂ、１２５６ｃ、１２５
６ｄにそれぞれ、トランジスタ１２５２を通して、電圧源１２５３から電圧が供給される
。ここで、電圧源１２５３から供給される電圧をＶｐｐ／２とすると、配線１２５６ａ、
１２５６ｂ、１２５６ｃ、１２５６ｄの電圧は全てＶｐｐ／２にチャージアップされる。
【０１７７】
次に、入力１２５１をＨレベルにし、入力１２５４ｂをＨレベルにする。すると、配線
１２５６ｂはトランジスタ１２５５ｂを介して接地される。ここまでの操作により、配線
１２５６ａ、１２５６ｃ、１２５６ｄの電圧はＶｐｐ／２、配線１２５６ｂの電圧は０と
なる。次に、入力１２５４ｂをＬレベルに戻し、入力１２５７ｂをＬレベルにすると、２
端子スイッチ素子１１０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂｄのアノード
１２０１ｂには、トランジスタ１２５８ｂを介して電圧源１２５９の電圧が供給される。
ここで、電圧源１２５９の電圧をＶｐｐとすると、スイッチ素子１１０３ｂａ、１１０３
ｂｃ、１１０３ｂｄのカソード端子１２０２ｂａ、１２０２ｂｃ、１２０２ｂｄの電圧は
Ｖｐｐ／２であることから、これらスイッチ素子の２端子間の電位差は、Ｖｐｐ／２とな
り、スイッチ素子１１０３ｂｂのカソード端子１２０２ｂｂの電圧は０であることから、
スイッチ素子１１０３ｂｂの２端子間には電位差Ｖｐｐが印加される。
【０１７８】
ここで、この２端子素子のしきい値が、Ｖｐｐ／２とＶｐｐの間にあると仮定すると、
スイッチ素子１１０３ｂｂは２端子間の電位差がしきい値を超えているためオン状態にプ
ログラムされ、スイッチ素子１１０３ｂａ、１１０３ｂｃ、１１０３ｂｄの２端子間の電
位差はしきい値を越えていないため状態は変化しない。
【０１７９】
また、トランジスタ１２５８ａと１２５８ｃはオンにさせていないため、スイッチ素子
１１０３ａａ、１１０３ａｂ、１１０３ａｃ、１１０３ａｄ、１１０３ｃａ、１１０３ｃ
ｂ、１１０３ｃｃ、１１０３ｃｄのアノード端子１２０１ａと１２０１ｃの電圧は０であ
り、これらスイッチ素子の２端子間にはＶｐｐ／２以上の電位差が生じないため、これら
のスイッチのプログラミング状態も変化しない。
【０１８０】
以上のように、並列に接続された複数の２端子スイッチ素子の中から、任意に選択した
スイッチ素子をオン状態にプログラムすることができる。また、通常動作時に論理信号の
伝播のために用いる電圧は、２端子素子１１０３のしきい値電圧よりも低いことが好まし
い。
【０１８１】
図４６は、スイッチマトリクスの接続状態をオフ状態にする回路の一実施例の構成を示
したものである。図４６を参照すると、本実施例のプログラミング回路は、２端子スイッ
チ素子１１０３ａａ、１１０３ａｂ、１１０３ａｃ、１１０３ａｄ、１１０３ｂａ、１１
０３ｂｂ、１１０３ｂｃ、１１０３ｂｄ、１１０３ｃａ、１１０３ｃｂ、１１０３ｃｃ、
１１０３ｃｄ、ｐＭＯＳトランジスタ１２６０、ｎＭＯＳトランジスタ１２６４ａ、１２
６４ｂ、１２６４ｃ、制御入力端子１２６１、１２６３ａ、１２６３ｂ、１２６３ｃ、電
圧源１２６２、配線１２５０ａ、１２５０ｂ、１２５０ｃ、１２５６ａ、１２５６ｂ、１
２５６ｃ、１２５６ｄから構成される。１２０１は２端子スイッチ素子１１０３のアノー
ド端子であり、１２０２はスイッチ素子１１０３のカソード端子である。
【０１８２】
初期状態では、入力端子１２６１はＨレベル、入力端子１２６３ａ、１２６３ｂ、１２
６３ｃは全てＬレベルである。
【０１８３】
ここで、スイッチ素子１１０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂｄをオ
フ状態にプログラムする場合について説明する。この場合、入力端子１２６１をＬレベル
に、入力端子１２６３ｂをＨレベルに設定すると、配線１２５６ａ、１２５６ｂ、１２５
６ｃ、１２５６ｄには、トランジスタ１２６０を通して電圧源１２６２の電圧が供給され
、スイッチ素子１１０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂｄのカソード端
子１２０２ｂａ、１２０２ｂｂ、１２０２ｂｃ、１２０２ｂｄには、電圧源１２６２の電
圧が供給される。また、アノード端子１２０１ｂは、トランジスタ１２６４ｂを介して接
地される。
【０１８４】
この状態では、スイッチ素子１１０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂ
ｄには、逆バイアスが印加され、２端子間の電圧がしきい値電圧を越えていれば、スイッ
チ素子１１０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂｄはオフ状態にプログラ
ムされる。
【０１８５】
また、スイッチ素子１１０３ａａ、１１０３ａｂ、１１０３ａｃ、１１０３ａｄ、１１
０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂｄ、１１０３ｃａ、１１０３ｃｂ、
１１０３ｃｃ、１１０３ｃｄの全てをオフ状態にプログラムする場合には、入力端子１２
６１をＬレベルに、入力端子１２６３ａ、１２６３ｂ、１２６３ｃをＨレベルに設定する
。配線１２５６ａ、１２５６ｂ、１２５６ｃ、１２５６ｄにはトランジスタ１２６０を通
して電圧源１２６２の電圧が供給され、全てのスイッチ素子１１０３のカソード端子１２
０２ａａ、１２０２ａｂ、１２０２ａｃ、１２０２ａｄ、１２０２ｂａ、１２０２ｂｂ、
１２０２ｂｃ、１２０２ｂｄ、１２０２ｃａ、１２０２ｃｂ、１２０２ｃｃ、１２０２ｃ
ｄには電圧源１２６２の電圧が供給される。また、アノード端子１２０１ａ、１２０１ｂ
、１２０１ｃは、トランジスタ１２６４ａ、１２６４ｂ、１２６４ｃを通して接地される
。この状態では、全てのスイッチ素子１１０３に逆バイアスが印加され、２端子間の電圧
がしきい値電圧を越えていれば、スイッチ素子１１０３ａａ、１１０３ａｂ、１１０３ａ
ｃ、１１０３ａｄ、１１０３ｂａ、１１０３ｂｂ、１１０３ｂｃ、１１０３ｂｄ、１１０
３ｃａ、１１０３ｃｂ、１１０３ｃｃ、１１０３ｃｄの全てがオフ状態にプログラムされ
る。
【０１８６】
図４７は、本発明のスイッチマトリクスおよび、そのプログラミング回路を用いた、プ
ログラム可能な２入力論理回路の構成の一例を示す図である。図４７を参照すると、本実
施例のプログラム可能な論理回路は、プログラミング回路１２７０、１２７１、第１の配
線１２５０ａ〜１２５０ｆ、第２の配線１２５６ａ〜１２５６ｅ、セレクタ回路１２７３
、インバータ１２７４、制御信号入力端子１２７２、から構成され、配線１２５０と配線
１２５６の各交差部には、２端子スイッチ素子１１０３が配置され、該スイッチ素子１１
０３のアノード端子１２０１は第１の配線１２５０ａ〜１２５０ｆのいずれか１本に接続
され、該スイッチ素子１１０３のカソード端子１２０２は、第２の配線１２５６ａ〜１２
５６ｅのいずれか１本に接続されている。プログラミング回路１２７０、１２７１は、図
４５と図４６を参照して説明した、プログラミング回路、消去回路に対応する。
【０１８７】
セレクタ回路１２７３は、１２５６ｃの論理値が“Ｌ”（ｌｏｗ）レベルの場合には、
１２５６ａの論理値を１２５６ｄに出力し、１２５６ｃの論理値が“Ｈ”（ｈｉｇｈ）レ
ベルの場合には、１２５６ｂの論理値を１２５６ｄに出力する。インバータ１２７４は、
１２５６ｄの論理値を反転した値を１２５６ｅに出力する。
【０１８８】
図４７に示した回路は、配線１２５０と配線１２５６の接続を変更することで、任意の
２入力論理関数を実現することができる。
【０１８９】
図４８は、セレクタとインバータを用いて、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ
、ＸＮＯＲ論理を実現した回路構成の一例を示す図である。例えば、ＡＮＤ論理を実現す
る場合、入力Ａが“Ｌ”レベルの場合には０が選択されて出力されるので、出力は“Ｌ”
レベルに、入力Ａが“Ｈ”レベルの場合には、“Ｂ”が出力される。従って、ＡとＢの両
方が“Ｈ”レベルの場合のみ、“Ｈ”レベルが出力される。また、セレクタ１２７３の各
入力端子に入力される値を変更することで、ＯＲ論理やＸＯＲ論理などを構成できる。
【０１９０】
図４８の回路において、例えば、配線１２５０ａにＡという論理値、配線１２５０ｂに
Ｂという論理値を与え、１２５０ｃは常に“Ｌ”レベル（論理値０）であると仮定する。
ここで、プログラミング回路１２７０および１２７１を用いて、配線１２５０ａと配線１
２５６ｃ、配線１２５０ｂと配線１２５６ｂ、配線１２５０ｃと配線１２５６ａ、配線１
２５６ｄと配線１２５０ｄ、配線１２５６ｅと配線１２５０ｅがそれぞれ接続されるよう
に、２端子スイッチ素子１１０３をプログラムすると、論理値Ａと論理値Ｂが共に“Ｈ”
レベルの場合のみ、配線１２５６ｄに“Ｈ”レベルが現れる。このようにして、ＡＮＤ論
理が実現される。
【０１９１】
また、同様に、配線１２５０ａにＡという論理値、配線１２５０ｂにＢという論理値を
与え、１２５０ｆは常に“Ｈ”レベル（論理値１）であると仮定して、配線１２５０ａと
配線１２５６ｃ、配線１２５０ｆと配線１２５６ａ、配線１２５０ｃと配線１２５６ｂ、
配線１２５６ｄと配線１２５０ｄ、配線１２５６ｅと配線１２５０ｅがそれぞれ接続され
るように、２端子スイッチ素子１１０３をプログラムすると、論理値Ａまたは論理値Ｂの
少なくともどちらか一方が“Ｈ”レベルの場合に、配線１２５６ｄに“Ｈ”レベルが現れ
る。このようにして、ＯＲ論理が実現される。
【０１９２】
以上説明したように、本発明の２端子スイッチマトリクスとそのプログラミング回路を
用いることで、任意の２入力論理関数を実現できるプログラム可能な論理回路が構成され
る。
【０１９３】
図４７に示した回路では、セレクタ１２７３とインバータ１２７４は、出力をハイイン
ピーダンスにすることができる３ステート回路を用いて、スイッチマトリクスのプログラ
ミングを行う際には制御入力１２７２からの入力信号により、セレクタ１２７３とインバ
ータ１２７４の出力をハイインピーダンスにして、これらの回路の出力が、配線１２５６
ｄと配線１２５６ｅの信号レベルに影響を与えないようにすることが望ましい。
【０１９４】
図４９は、本発明に係る２端子スイッチマトリクスと、それを応用したプログラム可能
な論理回路を組み合わせた、フィールドプログラマブル論理回路の一実施例の構成を示す
図である。図４９を参照すると、本実施例のフィールドプログラマブル論理回路は、セレ
クタ１２７３とインバータ１２７４を有する複数のプログラム可能な論理回路１２８１、
縦方向の配線１２５６、横方向の配線１２５０、２端子スイッチ素子１１０３を有し、縦
方向の配線１２５６と横方向の配線１２５０の各交点をオン状態またはオフ状態に任意に
プログラム可能なスイッチマトリクス１２８３、２端子スイッチ素子１１０３を有し、横
方向の配線１２５０とプログラム可能な論理回路１２８１の各端子の接続をオン状態また
はオフ状態に任意にプログラム可能なスイッチマトリクス１２８４、横方向の配線、縦方
向の配線１２５６同士または横方向の配線１２５０同士の接続をオン状態またはオフ状態
の任意の状態にプログラム可能なスイッチ回路１２８２、から構成される。
【０１９５】
スイッチマトリクス１２８３および１２８４は、縦方向の配線と横方向の配線の各交点
に２端子スイッチ素子１１０３が配置され、該スイッチ素子の２つの端子がそれぞれ、縦
方向の配線と横方向の配線に接続された構造を有する。
【０１９６】
また、スイッチ１２８２は、スイッチ素子１１０３が、パストランジスタ１２８０のソ
ースおよびドレイン端子と並列に接続された構造を有する。
【０１９７】
複数個あるプログラム可能な論理回路１２８１に、それぞれ任意の論理関数をプログラ
ムし、スイッチマトリクス１２８３、１２８４と、スイッチ１２８５の接続状態を変更し
て、複数個あるプログラム可能な論理回路１２８１の相互接続を任意にプログラムするこ
とで、複雑な論理関数を有する論理回路を構成することができる。
【０１９８】
図５０は、図４９で示したフィールドプログラマブル論理回路の、スイッチマトリクス
１２８３およびスイッチ回路１２８５のプログラミング回路を説明するための図である。
【０１９９】
図５０を参照すると、本実施例のフィールドプログラマブル論理回路のプログラミング
回路は、スイッチマトリクス１２８３、スイッチ回路１２８５、縦方向の配線１２５６、
横方向の配線１２５０、ｐＭＯＳトランジスタ１２９０、１２９２、１２９４、ｎＭＯＳ
トランジスタ１２９１、１２９３、１２９５、制御信号入力端子１２９６ａ、１２９６ｂ
、１２９６ｃ、電圧源１２９７から構成される。電圧源１２９７は、スイッチ素子１１０
３のしきい値電圧よりも高い電圧Ｖｐｐを供給する。
【０２００】
ここで、スイッチマトリクス１２８３の中の、スイッチ素子１１０３ａをオン状態にプ
ログラムする場合を考える。トランジスタ１２９０と１２９５をオン状態に、トランジス
タ１２９１、１２９２、１２９３、１２９４はオフ状態に設定し、縦方向の配線１２５６
ａ、１２５６ｃ、１２５６ｘ、１２５６ｙ、横方向の配線１２５０ａ、１２５０ｃには、
電圧源１２９７から供給される電圧Ｖｐｐの半分の電圧Ｖｐｐ／２を印加する。
【０２０１】
また、制御信号入力１２９６ａ、１２９６ｂ、１２９６ｃは、全て“Ｈ”レベルとし、
トランジスタ１２８０は、全てオン状態にする。すると、横方向の配線１２５０ｂからは
電圧Ｖｐｐがスイッチ素子１１０３ａのアノード端子に供給され、縦方向の配線１２５６
ｂを通じてスイッチ素子１１０３ｂのカソード端子は接地される。
【０２０２】
ここで、スイッチ素子１１０３ａの２端子間には、しきい値を超える電圧Ｖｐｐが印加
されるため、スイッチ素子１１０３ａはオン状態にプログラムされる。その他のスイッチ
素子には、少なくとも片側の端子にＶｐｐ／２の電圧が印加されているため、２端子間の
電位差はＶｐｐ／２以下となるため、スイッチの接続状態は変化しない。
【０２０３】
このようにして、スイッチマトリクス１２８３の中の任意のスイッチ素子をプログラム
することができる。
【０２０４】
スイッチマトリクス１２８３の中のスイッチ素子を全てオフ状態にプログラム（消去）
するには、縦方向の配線１２５６の全てに、Ｖｐｐを印加し、横方向の全ての配線を接地
し、トランジスタ１２８０は全てオンになるように制御信号入力１２９６ａ、１２９６ｂ
、１２９６ｃは全て“Ｈ”レベルにする。
【０２０５】
すると、スイッチ素子１１０３のカソード側には縦方向の配線１２５６を介してＶｐｐ
が印加され、該スイッチ素子のアノード側は、トランジスタ１２８０を介して接地される
。このため、スイッチ素子１１０３のプログラミング状態は消去され、オフ状態に設定さ
れる。
【０２０６】
次に、スイッチ１２８５の中の、スイッチ素子１１０３ｂをプログラムする場合を考え
る。トランジスタ１２９０と１２９３をオン状態に、トランジスタ１２９１、１２９２、
１２９４、１２９５は全てオフ状態に、縦の配線１２５６は全てＶｐｐ／２の電位に設定
し、制御入力信号１２９６ａと１２９６ｃは“Ｈ”レベルに、制御入力信号１２９６ｂは
“Ｌ”レベルに設定する。
【０２０７】
すると、スイッチ素子１１０３ｂの片側の端子には、トランジスタ１２９０を通して電
圧Ｖｐｐが供給され、スイッチ素子１１０３ｂのもう片方の端子は、トランジスタ１２９
３を通して接地される。スイッチ素子１１０３ｂと直列に接続されている他のスイッチ素
子は、それらのスイッチ素子と並列に接続されているトランジスタ１２８０ａ、１２８０
ｃがオン状態のため、これらスイッチ素子の端子間には電圧がかからない。
【０２０８】
また、横方向の配線１２５０と縦方向の配線１２５６の交点に接続されているスイッチ
素子に関しては、縦方向の配線１２５６にＶｐｐ／２の電圧が印加されているため、スイ
ッチ素子の２端子間の電位差はＶｐｐ／２以下であり、これら交点のスイッチ素子のプロ
グラミング状態は変化しない。
【０２０９】
このようにして、スイッチ１２８５のなかから、任意に選択したスイッチ素子１１０３
ｂのプログラミング状態を変化させることができる。
【０２１０】
図５１は、本発明によるスイッチマトリクスのプログラミングの状態を検証（ベリファ
イ）するための回路の一例を示す図である。図５１を参照すると、この実施例の検証回路
は、２端子スイッチ素子１１０３、縦方向の配線１２５６、横方向の配線１２５０、ｎＭ
ＯＳトランジスタ１２５５、１３０６、ｐＭＯＳトランジスタ１３０１、１３０３、１３
０５、入力端子１２５４、１３００、１３０２、１３０４、出力端子１３０７から構成さ
れる。この検証回路を用いることで、オン状態にプログラムされているべきスイッチが全
てオン状態になっているかを行単位で検証することができる。
【０２１１】
例えば、スイッチ素子１１０３ａａと１１０３ａｃをオン状態にプログラムしたと仮定
する。これを確認するためには、入力端子１３００に“Ｌ”レベルのパルスを与え、トラ
ンジスタ１３０１を通して縦の配線１２５６を全てプリチャージする。次に、検証したい
プログラミングパターンを入力（１２５４）する。例えば、ここでは、１１０３ａａと１
１０３ａｃをオン状態にプログラムしたので、それらの列に対応する入力１２５４ａと入
力１２５４ｃに“Ｈ”レベルを、それ以外の入力１２５４ｂと１２５４ｄは“Ｌ”レベル
にする。
【０２１２】
すると、縦の配線１２５６ａと１２５６ｃはトランジスタ１２５４ａと１２５４ｃを介
して接地され、その電位がゼロになる。次に、入力１３０２に“Ｌ”レベルのパルスを与
えると、トランジスタ１３０３を介して、出力１３０７がプリチャージされる。ここでは
、１２５６ｂと１２５６ｄが“Ｈ”レベルにプリチャージされたままであるが、１２５６
ａと１２５６ｃは電位がゼロなので、トランジスタ１３０６ａと１３０６ｃはオフであり
、出力１３０７はプリチャージされたまま“Ｈ”レベルを保つ。
【０２１３】
次に、入力１２５４全てを“Ｌ”レベルに戻し、入力１３０４ａを“Ｌ”レベルにする
と、トランジスタ１３０５ａを介して配線１２５０ａが“Ｈ”レベルになる。ここで、ス
イッチ素子１１０３ａａと１１０３ａｃがオン状態にプログラムされていれば、これらの
スイッチ素子を通して配線１２５６ａと１２５６ｃが“Ｈ”レベルになる。
【０２１４】
すると、トランジスタ１３０６ａ〜１３０６ｄが全てオンになり、出力１３０７は接地
され、“Ｌ”レベルになる。もしここで、スイッチ素子１１０３ａａまたは１１０３ａｃ
が正常にプログラムされずにオフ状態のままであれば、配線１２５６ａまたは配線１２５
６ｃが“Ｌ”レベルのままとなり、トランジスタ１３０６ａまたは１３０６ｃがオフ状態
のままとなる。
【０２１５】
すると、出力１３０７は“Ｈ”レベルのままとなり、本来オン状態にプログラムされて
いるはずのスイッチがオフ状態であることを検出できる。ここで、これらの動作に用いら
れる信号電圧は、２端子素子１１０３のしきい値電圧よりも低いことが好ましい。
【０２１６】
図５２は、スイッチマトリクスのプログラミングの状態を検証（ベリファイ）するため
の回路の一実施例の構成を示す図である。図５２を参照すると、この実施例の検証回路は
、２端子スイッチ素子１１０３、縦方向の配線１２５６、横方向の配線１２５０、ｎＭＯ
Ｓトランジスタ１２５５、１３１２、ｐＭＯＳトランジスタ１３０１、１３０５、１３１
１、入力端子１２５４、１３００、１３０４、１３１０、出力端子１３１３から構成され
る。この検証回路を用いることで、オフ状態にプログラムされているべきスイッチが全て
オフ状態になっているかを検証することができる。例えば、スイッチ素子１１０３ａａと
１１０３ａｃをオン状態に、スイッチ素子１１０３ａｂと１１０３ａｄをオフ状態にプロ
グラムしたと仮定する。これを確認するためには、入力端子１２５４ａ〜１２５４ｄにＨ
レベルのパルスを与えて、縦の配線１２５６を全て接地し、配線１２５６の電位を全て“
Ｌ”レベルにする。
【０２１７】
その後、入力端子１３０４ａに“Ｌ”レベルのパルスを与え、トランジスタ１３０５ａ
を通して横の配線１２５０ａをＨレベルにプリチャージする。ここで、スイッチ素子１１
０３ａａと１１０３ａｃはオン状態のため、縦の配線１２５６ａと１２５６ｃが“Ｈ”レ
ベルになる。次に、検証したいプログラミングパターンを入力（１２５４）する。例えば
、ここでは１１０３ａａと１１０３ａｃをオン状態にプログラムしたので、それらの列に
対応する入力１２５４ａと入力１２５４ｃに“Ｈ”レベルを、それ以外の入力１２５４ｂ
と１２５４ｄは“Ｌ”レベルにする。すると、縦の配線１２５６ａと１２５６ｃはトラン
ジスタ１２５４ａと１２５４ｃを介して接地され、その電位がゼロになる。
【０２１８】
次に、入力１３１０に“Ｌ”レベルのパルスを与えると、トランジスタ１３１１を介し
て、出力１３１３がプリチャージされる。ここで、１２５６ｂと１２５６ｄは最初に配線
１２５６を接地したときから“Ｌ”レベルのままであり、１２５６ａと１２５６ｃはトラ
ンジスタ１３０５ａとスイッチ素子１１０３ａａ、１１０３ａｃを介して“Ｈ”レベルに
プリチャージされた後、入力端子１２５４から与えられた入力パターンによって、トラン
ジスタ１２５５を介して接地されたので“Ｌ”レベルである。従って、トランジスタ１３
１２ａ〜１３１２ｄは全てオフであり、出力１３１３はプリチャージされたまま“Ｈ”レ
ベルを保つ。
【０２１９】
もし、ここで、スイッチ素子１１０３ａｂまたは１１０３ａｄが正常にプログラムされ
ずに、オン状態であれば、入力端子１３０４ａに“Ｌ”レベルのパルスを与えた際に、配
線１２５６ａ、１２５６ｃと共に、配線１２５６ｂまたは配線１２５６ｄが“Ｈ”レベル
になり、入力端子１２５４からパターンを与えた際にも、“Ｈ”レベルになった配線１２
５６ｂまたは配線１２５６ｄは“Ｈ”レベルのままである。
【０２２０】
すると、出力１３１３はトランジスタ１３１２ｂまたは１３１２ｄを介して接地され、
“Ｌ”レベルを出力する。このようにして、本来オフ状態にプログラムされているはずの
スイッチがオン状態であることを検出することができる。ここで、これらの動作に用いら
れる信号電圧は、２端子素子１１０３のしきい値電圧よりも低いことが好ましい。
【０２２１】
図５３は、スイッチマトリクスのスイッチ素子の一部または全てがオフ状態であること
を検証するための回路の一実施例の構成を示す図である。図５３を参照すると、この実施
例の検証回路は、２端子スイッチ素子１１０３、縦方向の配線１２５６、横方向の配線１
２５０、ｎＭＯＳトランジスタ１３０６、１３２１、ｐＭＯＳトランジスタ１３０１、１
３０３、制御入力端子１３００、１３０２、１３２０、出力端子１３０７から構成される
。この検証回路を用いることで、全てオフ状態にプログラムされているべきスイッチの中
にオン状態のスイッチが無いかを、行単位またはスイッチマトリクス全体で検証すること
ができる。この検証を行うには、入力端子１３００に“Ｌ”レベルのパルスを与え、トラ
ンジスタ１３０１を通して縦の配線１２５６を全て“Ｈ”レベルにプリチャージする。
【０２２２】
次に、検証したい行のトランジスタ１３２１をオンにする。例えば、２つの行を一括し
て検証する場合には、入力端子１３２０ａ、１３２０ｂを“Ｈ”レベルにし、トランジス
タ１３２１ａ、１３２１ｂを介して、横方向の配線１２５０ａ、１２５０ｂを接地する。
【０２２３】
ここで、もし、スイッチ素子１１０３の中にオン状態のものがあれば、“Ｈ”レベルに
プリチャージされた配線１２５６が、そのオン状態のスイッチ素子、配線１２５０、トラ
ンジスタ１３２１を介して接地され“Ｌ”レベルになる。
【０２２４】
次に、入力端子１３０２に“Ｌ”レベルのパルスを入力すると、トランジスタ１３０３
を介して、出力１３０７が“Ｈ”レベルにプリチャージされる。ここで、全てのスイッチ
素子１１０３がオフであれば、縦方向の配線１２５６は全て“Ｈ”レベルを保っているの
で、出力１３０７はトランジスタ１３０６を介して接地されて“Ｌ”レベルを出力するが
、スイッチ素子１１０３の中にオン状態のものがあれば、一部の縦方向の配線が“Ｌ”レ
ベルになるので、その列のトランジスタ１３０６がオフ状態になり、出力１３０７は接地
されず、“Ｈ”レベルを保つ。
【０２２５】
このようにして、スイッチマトリクスのスイッチ素子の中にオン状態のスイッチ素子が
有るかを検証することができる。ここで、これらの動作に用いられる信号電圧は、２端子
素子１１０３のしきい値電圧よりも低いことが好ましい。
【０２２６】
図５４は、図４９および図５０を参照して説明したフィールドプログラマブル論理回路
で、スイッチ回路１２８２が直列に複数個接続された構造において、接続の検証を行う回
路の一実施例の構成を示す図である。図５４を参照すると、この実施例の検証回路は、直
列に接続された複数個の２端子スイッチ素子１１０３、該スイッチ素子と並列にソース端
子とドレイン端子が接続されたトランジスタ１２８０、該トランジスタのゲート端子に接
続された制御入力端子１２９６、ｐＭＯＳトランジスタ１３２５、ｎＭＯＳトランジスタ
１３２７、制御入力端子１３２４、１３２６、出力端子１３２８、１３２９を備える。
【０２２７】
ここで、スイッチ素子１１０３ａの接続がオン状態かオフ常態かを検証する場合を考え
る。入力信号１２９６ａを“Ｌ”レベルに、１２９６ｂを“Ｈ”レベルにする。次に、入
力信号１３２４に“Ｌ”レベルのパルスを加える。すると、出力信号１３２８はプリチャ
ージされる。次に、入力信号１３２６を“Ｈ”レベルにすると、出力信号１３２９は接地
される。ここで、スイッチ素子１１０３ａがオン状態であれば、入力信号１３２８にプリ
チャージされた電荷が、トランジスタ１２８０ｂ、スイッチ素子１１０３ａとトランジス
タ１３２７を通して接地されるので、出力１３２８からは“Ｌ”レベルが出力される。
【０２２８】
逆に、スイッチ素子１１０３ａがオフ状態であれば、出力端子１３２８にプリチャージ
された電荷が保持されるため、“Ｈ”レベルが出力される。このとき、検証を行うスイッ
チ素子１１０３ａ以外のスイッチ素子１１０３ｂは、オン状態であってもオフ状態であっ
ても、それらスイッチ素子１１０３ｂと並列に接続されたトランジスタ１２８０ｂによっ
て２端子間がオン状態になっているため、１１０３ａの検証には影響しない。
【０２２９】
以上で説明した手順により、直列に複数個接続された２端子スイッチ素子の中から、任
意のスイッチ素子の接続状態を調べることができる。また、この検証は、先に入力端子１
３２６に“Ｈ”レベルのパルスを与えて出力１３２９を“Ｌ”レベルにした後、入力端子
１３２４に“Ｌ”レベルのパルスを与えて、出力端子１３２９のレベルを判別する方法で
も、同様の結果を得ることができる。ここで、これらの動作に用いられる信号電圧は、２
端子素子１１０３のしきい値電圧よりも低いことが好ましい。
【０２３０】
図５５は、以上で説明した書き込み・消去回路と検証回路を用いた、２端子スイッチ素
子１１０３のプログラミングの手順を示すフローチャートである。図５５を参照すると、
２端子スイッチ素子のプログラミング手順は、以下のステップよりなる。
【０２３１】
複数個のスイッチ素子の一部または全てのスイッチをオフ状態にプログラムする（ステ
ップ１３３０）。
【０２３２】
オフ状態にプログラムした全てのスイッチがオフ状態であるか否かを検証（ベリファイ
）する（ステップ１３３１）。
【０２３３】
その結果を判別する（ステップ１３３２）。ここでオン状態のスイッチがあれば、ステ
ップ１３３０から始まる手順を繰り返す。一方、全てのスイッチがオフであれば、選択し
たスイッチ素子をオン状態にプログラムする（ステップ１３３３）。
【０２３４】
選択したスイッチ素子がオン状態であるか検証（ベリファイ）する（ステップ１３３４
）。
【０２３５】
その結果を判別する（ステップ１３３５）。ここでオフ状態のままのスイッチ素子があ
れば、ステップ１３３３から始まる手順を繰り返し、逆に、オン状態にプログラムしたス
イッチ素子が全てオン状態にプログラムなっていれば、プログラミングを終了する。
【０２３６】
全てのスイッチをオフ状態にプログラムするステップ１３３０には、図４６の回路を用
いることで実現することができる。
【０２３７】
オフ状態にプログラムした全てのスイッチがオフ状態であるか否かを検証（ベリファイ
）し（ステップ１３３１）、その結果を判別するステップ１３３２には、図５３に示した
回路を用いることができる。
【０２３８】
スイッチ素子をオン状態にプログラムするステップ１３３３には、図４５に示した回路
をもちいることができる。
【０２３９】
選択したスイッチ素子がオン状態であるか検証（ベリファイ）し（ステップ１３３４）
、その結果を判別するステップ１３３５には、図５１、図５２で示した回路を用いること
ができる。
【０２４０】
以上で説明した手順により、複数個のスイッチ素子１１０３が接続された回路において
、所望の接続を確実にプログラムすることができる。
【０２４１】
図５６は、本発明によるスイッチマトリクスを用いたプログラム可能な入出力（Ｉ／Ｏ
）回路の一実施例の構成を示す図である。図５６を参照すると、この実施例のＩ／Ｏ回路
は、縦方向の配線１２５６、横方向の配線１２５０、配線１２５６と配線１２５０の各交
点に、１つずつ配置され、一方の端子が配線１２５６に、他方の端子が配線１２５０に接
続された２端子スイッチ素子１１０３と、出力を“Ｈ”レベル、“Ｌ”レベル、ハイイン
ピーダンスの３状態に設定可能な３ステートバッファ１３４０と、２つのインバータ１３
４１、１３４２と、入出力端子１３４３と、を備えて構成されている。３ステートバッフ
ァ１３４０は、一例として、配線１２５６ａから“Ｈ”レベルが入力されれば、配線１２
５６ｂから入力された値を入出力端子１３４３に出力し、配線１２５６ａから“Ｌ”レベ
ルが入力されれば、出力はハイインピーダンスになるものとする。
【０２４２】
このＩ／Ｏ回路を出力バッファとして用い、ＬＳＩ内部の配線１２５０ａの値を、入出
力端子１３４３と介して外部に出力する場合を考えると、スイッチの接続の一例として、
配線１２５６ａと配線１２５０ｂ、配線１２５６ｂと配線１２５０ａ、がそれぞれ接続さ
れるように、配線１２５６ａと配線１２５０ｂの交点のスイッチ素子と、配線１２５６ｂ
と配線１２５０ａの交点のスイッチ素子をオン状態にプログラムする。それら以外のスイ
ッチ素子は全てオフ状態にプログラムする。ここで、配線１２５０ｂには常に“Ｈ”レベ
ルの信号が供給されるようにすると、３ステートバッファ１３４０は配線１２５６ｂを介
して伝播された配線１２５０ａの信号を、入出力端子１３４３に出力する。
【０２４３】
また、このＩ／Ｏ回路を入力バッファとして用い、ＬＳＩ外部から入出力端子１３４３
に入力される信号の値を、ＬＳＩ内部の配線１２５０ｄに、その値を反転した値を配線１
２５０ｅに入力する場合を考えると、スイッチの接続の一例として、配線１２５６ａと配
線１２５０ｂ、配線１２５６ｃと配線１２５０ｄ、配線１２５６ｄと配線１２５０ｅ、が
それぞれ接続されるように、配線１２５６ａと配線１２５０ｂの交点のスイッチ素子と、
配線１２５６ｃと配線１２５０ｄの交点のスイッチ素子と、配線１２５６ｄと配線１２５
０ｅの交点のスイッチ素子、をオン状態にプログラムする。それら以外のスイッチ素子は
全てオフ状態にプログラムする。ここで、配線１２５０ｂには常に“Ｌ”レベルの信号が
供給されるようにすると、３ステートバッファ１３４０の出力はハイインピーダンス状態
になるので、配線１２５６ｂの値が入出力端子１３４３に影響を及ぼすことはない。
【０２４４】
また、入出力端子１３４３から入力された値は、インバータ１３４１、１３４２、配線
１２５６ｃを伝播して、配線１２５０ｄに出力される。また、入出力端子１３４３から入
力された値を反転した値が、インバータ１３４１、配線１２５６ｄを伝播して、配線１２
５０ｅに出力される。以上の例で述べたように、スイッチマトリクスの接続を変更するこ
とで、入力にも出力にも使え、チップ内の任意の配線の信号を外部に入力したり、外部か
ら入力される信号をチップ内の任意の配線に出力したりすることができるＩ／Ｏ回路を実
現することができる。
【０２４５】
図５７は、図２で説明した３端子スイッチ素子を用いたスイッチマトリクスの一実施例
の構成を示す図である。図５７を参照すると、本実施例のスイッチマトリクスは、縦方向
の配線１４００と、縦方向のプログラム制御線１４０１と、横方向のプログラム制御線１
４０２と、横方向の配線１４０３と、スイッチ素子１１１８と、インバータ１４０４と、
を備えて構成されている。
【０２４６】
スイッチ素子１１１８は、縦方向の配線１４００と横方向の配線１４０３の各交点に配
置され、ソース端子またはドレイン端子が、それぞれ配線１４００または配線１４０３に
接続される。また、ゲート端子はインバータ１４０４の出力端子に接続される。インバー
タのゲート入力端子には縦方向のプログラム制御線１４０１が接続され、インバータの電
源入力には横方向のプログラム制御線１４０２が接続される。インバータ１４０４の内部
は、図５７（ｂ）に示すように、入力端子１４０５、出力端子１４０６、電源入力１４０
７、ｐＭＯＳトランジスタ１４０８、ｎＭＯＳトランジスタ１４０９から構成され、入力
端子１４０５に“Ｈ”レベルが入力されると出力端子１４０６は０ボルトを出力し、入力
端子１４０５に“Ｌ”レベルが入力されると出力端子１４０６は、電源入力１４０７に与
えられる電圧を出力する。
【０２４７】
図５７に示す回路において、スイッチ素子１１１８ａをオン状態にプログラムして、配
線１４００ａと配線１４０３ａを接続する場合について以下に説明する。縦方向の配線１
４００と横方向の配線１４０３は全て接地し、３端子スイッチ素子１１１８のソース端子
およびドレイン端子の電位を全てゼロ（グランド電位）にする。
【０２４８】
次に、縦方向のプログラム制御線１４０１ｂを“Ｈ”レベルに、１４０１ａを“Ｌ”レ
ベルにし、横方向のプログラム制御線１４０２ｂに０ボルト、１４０２ａに電圧Ｖｐｐを
与える。ここで、電圧Ｖｐｐは、３端子スイッチ素子のしきい値よりも大きい電圧である
。すると、インバータ１４０４ａはＶｐｐを出力し、１４０４ｂは０ボルトを出力する。
このため、スイッチ素子１１１８ａのゲートにだけ電圧Ｖｐｐが印加され、１１１８ａの
ソース端子とドレイン端子間がオン状態にプログラムされる。
【０２４９】
また、スイッチ素子１１１８全てをオフ状態にプログラムする場合には、縦の配線１４
００の全てと、横の配線１４０３の全てに対して電圧Ｖｐｐを印加し、縦方向のプログラ
ム制御線１４０１を全て“Ｈ”レベルに設定するか、横方向のプログラム制御線１４０２
を全て０ボルトに設定することで、全てのソース端子およびドレイン端子には電圧Ｖｐｐ
が印加され、全てのゲート端子の電圧が０ボルトになるため、全てのスイッチ素子１１１
８はオフ状態にプログラムされる。
【０２５０】
以上説明したように、本発明による３端子素子を用いたスイッチマトリクスは、３端子
スイッチ素子の一括消去および選択的なプログラミングが可能である。
【０２５１】
また、以上説明した３端子スイッチ素子を用いたスイッチマトリクスは、配線の各交点
に２個のトランジスタと３端子スイッチ素子を配置するだけで実現できるため、図３９に
示したような、従来のスイッチ回路を、配線の各交点に配置した構成に比べて、回路面積
を数分の１にまで減少させることができる。
【０２５２】
図５８は、本発明による、トランジスタを用いないで構成できるスイッチマトリクスの
一実施例の構成を示す図である。図５８を参照すると、本実施例のスイッチマトリクスは
、縦方向の配線１４００と、横方向の配線１４０３と、プログラム制御線１４０２と、ス
イッチ素子１１１８とを備えて構成される。
【０２５３】
スイッチ素子１１１８は、縦方向の配線１４００と横方向の配線１４０３の各交点に配
置され、ソース端子またはドレイン端子が、それぞれ配線１４００または配線１４０３に
接続される。また、ゲート端子はプログラム制御線１４０２に接続されている。また、プ
ログラム制御線１４０２同士は、図中に破線で示した部分を接続しても良い。
【０２５４】
この実施例のスイッチマトリクスによれば、配線１４００の１本と配線１４０３の１本
の間の交点が１点しかないのと同様に、配線１４００の１本と配線１４０２の１本の間の
交点も１点しかなく、配線１４０３の１本と配線１４０２の１本の間の交点も１点しかな
い構造を有する。つまり、配線１４０２はスイッチマトリクスの同一行内もしくは同一列
内の２つ以上のスイッチのゲート端子とは接続されない構造を有する。例えば、ｍ列×ｎ
行のスイッチマトリクスのスイッチ素子をＳｘ,ｙ（ｘ＜ｍ、ｙ＜ｎ）とすると、配線１
４０２の１本はＳｎ,ｎ（ｎ＝１，２，３，．．．）に接続され、配線１４０２の他の１
本はＳｎ＋１,ｎに接続されるような場合などが、この条件を満たす。
【０２５５】
また、図５８に示す回路も、この条件を満たしており、さらに、図５８に示す回路にお
いて、破線で示したように１４０２ｂと１４０２ｇ、１４０２ｃと１４０２ｆ、１４０２
ｄと１４０２ｅをそれぞれ接続して、プログラム制御線を４本にした場合でも、この条件
を満たす。
【０２５６】
図５８のスイッチマトリクスにおいて、スイッチ素子１１１８ａをオン状態にプログラ
ムして、配線１４００ａと１４０３ａを接続する場合を考える。スイッチ素子１１１８ａ
のソース端子およびドレイン端子にそれぞれ接続されている配線１４００ａと配線１４０
０ｂを接地し、スイッチ素子１１１８ａのゲート端子に接続されているプログラム制御線
１４０２ａに電圧Ｖｐｐを印加する。また、スイッチ素子１１１８ａのいずれの端子とも
接続を持たない配線１４００ｂ、１４０３ｂ、１４０２ｂは、Ｖｐｐ／２の電圧に設定す
る。ここで、電圧Ｖｐｐはスイッチ素子１１１８のしきい値電圧を超える電圧であり、そ
の半分の電圧Ｖｐｐ／２はしきい値電圧を超えない。
【０２５７】
このような条件では、スイッチ素子１１１８ａのソース端子およびドレイン端子は０ボ
ルト、ゲート端子にはＶｐｐが印加されるため、ゲートとチャネル間の電位差はＶｐｐで
あり、スイッチ素子１１１８ａがオン状態にプログラムされる。また、プログラム制御線
１４０２ａに接続されているその他のスイッチ素子のソース端子およびドレイン端子には
Ｖｐｐ／２の電圧が印加されているため、ゲートとの電位差はＶｐｐ／２であり、プログ
ラミングの状態は変化しない。また、これら以外のスイッチ素子では、ゲート端子の電圧
がＶｐｐ／２であり、ソース端子およびドレイン端子の電圧は０〜Ｖｐｐ／２なので、そ
の電位差は０〜Ｖｐｐ／２であり、プログラミング状態は変化しない。
【０２５８】
また、オン状態であるスイッチ素子１１１８ａをオフ状態に選択的にプログラムするに
は、配線１４００ａと１４０３ａをＶｐｐに、プログラム制御線１４０２ａを０ボルト、
それ以外の端子をＶｐｐ／２に設定することで実現できる。このようにして、任意に選択
した１つのスイッチ素子をオン状態またはオフ状態にプログラムすることができる。
【０２５９】
また、全てのスイッチ素子をオフ状態にプログラムする場合には、配線１４００の全て
と、配線１４０３の全てに電圧Ｖｐｐを印加し、プログラム制御線１４０２は全て接地す
る。この場合、全てのスイッチ素子のソース端子およびドレイン端子は電圧Ｖｐｐが印加
され、全てのゲート端子は０ボルトであるため、ゲートとチャネル間には−Ｖｐｐの電圧
が印加され、全てのスイッチ素子がオフ状態にプログラムされる。
【０２６０】
以上説明したように、図５８に示した、トランジスタを用いないで構成したスイッチマ
トリクスにおいて、スイッチ素子の一括消去および、選択的なプログラミングが実現でき
る。
【０２６１】
本発明による、トランジスタを用いないスイッチマトリクスは、従来のＳＲＡＭやＦＦ
とパスとランジスを組み合わせた構成に比べて、ＳＲＡＭやＦＦが要らないために回路面
積を低減できるほか、トランジスタを用いないという特徴のため、配線層に３端子スイッ
チ素子を並べるだけで構成でき、回路面積がさらに小さくできる。また、スイッチマトリ
クスが構成される配線層の下に、自由にトランジスタが配置できるため、別のトランジス
タ回路とスイッチマトリクスを立体的に配置することが可能となり、ＬＳＩの面積効率を
飛躍的に向上させることができる。
【０２６２】
図５９は、スイッチ素子１１１８を用いた無極性スイッチの構成を示す図である。図５
９を参照すると、このスイッチは、２つの２端子スイッチ素子１１１８ａと１１１８ｂを
、互いに極性が逆向きになるように並列に接続したものであり、端子１４１０と端子１４
１１の間で対称な構造になっている。この素子に、例えば端子１４１０側からしきい値電
圧を超える電圧Ｖｐｐを、端子１４１１側から０ボルト（グランド電位）を与えると、ス
イッチ素子１１０３ａにフォワードバイアスが印加されるため、端子１４１０と端子１４
１１の間がオン状態にプログラムされる。端子１４１０と１４１１に印加する電圧を入れ
替えたとしても、スイッチ素子１１０３ｂにフォワードバイアスが印加されるので、端子
１４１０と端子１４１１の間がオン状態にプログラムされる。
【０２６３】
このようにして、どちらの端子から電圧を印加してもオン状態にプログラムできる無極
性スイッチを構成することができる。この素子は基本的にアンチヒューズと同様の動作を
するため、既存のアンチヒューズ用の回路に適用することができる。
【０２６４】
図６０（ａ）、（ｂ）、（ｃ）は、２端子スイッチ素子１１０３を用いたメモリセルア
レイの一実施例の回路構成、レイアウト図、断面図を示したものである。図６０を参照す
ると、本発明のメモリセルアレイは、２端子スイッチ素子１１０３、ワード線１５００、
ビット線１５０１、プレート線１５０２、配線またはビア１５０３、トランジスタ１５０
４を備えて構成される。
【０２６５】
トランジスタ１５０４は、ゲート端子がワード線１５００と接続され、ソース端子とド
レイン端子は、スイッチ素子１１１８のアノード端子、カソード端子と接続される。
【０２６６】
また、このスイッチ素子とトランジスタを並列に接続したメモリセルは、直列に複数個
接続される。直列に複数個接続されたトランジスタ１５０４は隣り合うトランジスタ同士
でソースおよびドレインを共有している。また、複数個のメモリセルが直列に接続された
ものが複数個並列に並び、それらの間でワード線が共有されている。
【０２６７】
このメモリセルアレイにおいて、任意に選択したメモリセルをプログラムする例を、図
６１を用いて説明する。一例として、スイッチ素子１１０３ｂａをプログラムする場合を
考えると、プログラムを行いたいメモリセルが接続されているワード線１５００ｂを“Ｌ
”レベルにし、それ以外のワード線１５００ａ、１５００ｃ、１５００ｄを全て“Ｈ”レ
ベルにする。
【０２６８】
また、プログラムを行いたいメモリセル列とビット線、プレート線を接続するため、ワ
ード線１５０９ａを“Ｈ”レベルにする。メモリセル１１０３ａｂ〜１１０３ｄｎには、
プログラムを行わないので、ワード線１５０９ｂ〜１５０９ｎは全て“Ｌ”レベルする。
【０２６９】
このような条件では、スイッチ素子１１０３ａａ、１１０３ｃａ、１１０３ｄａがオン
状態であってもオフ状態であっても、それぞれ、トランジスタ１５０４ａａ、１５０４ｃ
ａ、１５０４ｄａを介して、ビット線１５１６とプレート線１５１７の電圧がスイッチ素
子１１０３ｂａの両端子に伝わる。
【０２７０】
また、スイッチ素子１１０３ｂａと並列に接続されているトランジスタ１５０４ｂａは
オフ状態のため電流は流れず、スイッチ素子１１０３ｂａのアノードとカソードの２端子
間に、ビット線１５１６の電圧とプレート線１５１７の電圧が印加される。ここで、入力
端子１５０５、１５０６、１５０７、１５０８に信号を与え、トランジスタ１５１２、１
５１３、１５１４、１５１５を適宜オン状態またはオフ状態に設定することでビット線１
５１６とプレート線１５１７の電圧を制御し、スイッチ素子１１０３ｂａにフォワードバ
イアスまたはリバースバイアスを印加することができる。また、スイッチ素子１１０３ａ
ａ、１１０３ｃａ、１１０３ｄａは、それぞれ並列に接続されているトランジスタ１５０
４ａａ、１５０４ｃａ、１５０４ｄａがオン状態のため、２端子間に書き換えに十分な電
位差発生しない。
【０２７１】
また、スイッチ素子１１０３ａｂ、１１０３ｂｂ、１１０３ｃｂ、１１０３ｄｂ、１１
０３ａｎ、１１０３ｂｎ、１１０３ｃｎ、１１０３ｄｎは、トランジスタ１５１０ｂ、１
５１０ｎ、１５１１ｂ、１５１１ｎによってビット線１５１６およびプレート線１５１７
との接続が断たれているため、ビット線１５１６およびプレート線１５１７の電圧はスイ
ッチ素子には印加されず、プログラムの状態が変化することはない。このようにして、任
意に選択した１つのスイッチ素子のプログラミング状態を変更することができる。
【０２７２】
本発明のメモリセル構造は、特許文献（米国特許US6,487,106の請求項１２）に記載さ
れているような、トランジスタとスイッチ素子を直列に接続した構成に比べて、メモリセ
ル面積を小さくすることができ、チップの単位面積あたりの記憶容量を高められるという
メリットがある。
【０２７３】
図６２は、図６０で示した２端子スイッチ素子を用いたメモリセルアレイを改良したも
構成を示す図であり、（ａ）、（ｂ）、（ｃ）には、その回路構成、レイアウト、断面構
成が示されている。２端子スイッチ素子１１０３のアノードとカソードの向きが、交互に
逆向きになった構造を有する。つまり、隣接する２端子スイッチ素子１１０３は、アノー
ド同士、カソード同士が接続された構造を有する。
【０２７４】
図６０のメモリセルアレイでは、通常の金属配線のビア１５０３Ｖと、ビアの形状をし
たスイッチ素子１１０３が、１つのメモリセルの中に１つずつ並んで配置されており、ビ
アの直径および間隔の制限から、セル面積の縮小が困難となる。
【０２７５】
これに対して、図６２に示したメモリセルアレイの構造では、金属配線のビア１５０３
Ｖが、２つのメモリセルで共有されているため、１つのメモリセルの中には、１／２個の
ビア１５０３Ｖと、１つのスイッチ素子１１０３が並ぶ構造となる。このように、ビア１
５０３Ｖの本数を減らすことにより、セル間隔を狭めることができ、チップの単位面積当
たりの記憶容量を、図６０に示した構成よりも、さらに高めることができる。
【０２７６】
ただし、縦に直列接続されたスイッチ素子１１０３は、奇数番目のものと、偶数番目の
もので、極性が反転している。このため、奇数番目のメモリセルと、偶数番目のメモリセ
ルでは、プログラミング時のバイアス方向を反転させるか、読み出し時にオン状態とオフ
状態に対する、論理値“０”と“１”の割り当てを反転させるなどの機能を、書き込み回
路、または読み出し回路で実現することが好ましい。
【０２７７】
図６３は、２端子スイッチ素子１１０３を用いたメモリセルアレイの一実施例のレイア
ウト図（図６３（ａ））、断面図（図６３（ｂ））を示したものである。図６３を参照す
ると、このメモリセルアレイは、縦方向の配線１５２３が金属配線で構成されており、横
方向の配線がＮウェル１５２１で構成されている。Ｎウェル１５２１は、Ｎ＋拡散層１５
２４を介して、配線１５２２に接続されている。配線１５２３とＮウェル１５２１の各交
点には、２端子スイッチ素子１１０３が配置され、該スイッチ素子１１０３とＮウェル１
５２１との接続には、Ｐ＋拡散層１５２５を介しているので、スイッチ素子１１０３とＮ
ウェル１５２１の間にはダイオードが直列に接続された構成となる。
【０２７８】
２端子素子１１０３のアノード端子はＰ＋拡散層１５２５と接続され、カソード端子は
配線１５２３に接続される。このメモリセルアレイは、読み書きにアクセストランジスタ
を必要としないため、セル面積を従来構成よりも小さく出来る。
【０２７９】
図６４は、図６３を参照して説明したメモリセルの読み出しと書き込みを説明するため
に、図６３（ａ）のレイアウト構成を、回路図（等価回路）で示したしたものである。図
６４において、Ｎウェル１５２１とＰ＋拡散層１５２５の接合部は、ダイオード１５３０
として記載されている。ダイオード１５３０はスイッチ素子１１０３と直列に接続され、
ダイオード１５３０のアノード端子とスイッチ素子１１０３のアノード端子が互いに接続
される。
【０２８０】
また、スイッチ素子１１０３のしきい値は電圧Ｖｐｐよりも０．７Ｖ以上低いものとし
、オン状態にすることを消去、オフ状態にすることを書き込みと仮定する。初期状態では
、全てのダイオードのアノード端子の電圧は０ボルト〜０．７ボルト程度であるとする。
【０２８１】
先ず、全ビットを消去する場合について以下に説明する。ここでは、配線１５２２を全
て接地し、配線１５２３の全てに接地した状態よりも低い電圧である−Ｖｐｐを印加する
。すると、スイッチ素子１１０３のアノードには０ボルト〜０．７ボルト程度の電圧、カ
ソードには−Ｖｐｐが印加されるため、スイッチ素子１１０３は順方向バイアス状態にな
り、全てのスイッチ素子１１０３がオン状態になる。ここでは、ダイオード１５３０があ
るために、スイッチがオン状態になっても、配線１５２２から配線１５２３には電流は流
れない。このようにして、全てのスイッチ素子の消去が行われる。全てのスイッチがオン
になったら、配線１５２３を全て接地する。
【０２８２】
次に、選択したビットを書き込む場合について説明する。一例として、スイッチ素子１
１０３ｂａをオン状態に書き込む場合には、配線１５２３ａに正の電圧Ｖｐｐを印加し、
１５２３ｂ、１５２３ｃ、１５２３ｄは接地する。また、配線１５２２ｂは接地し、１５
２２ａと１５２２ｃには正の電圧（例えばＶｐｐまたはＶｐｐ／２）を印加する。
【０２８３】
すると、スイッチ素子１１０３ｂａのカソード端子には、配線１５２３ａから正の電圧
（Ｖｐｐ）が印加され、アノード端子はダイオード１５３０ｂａと配線１５２２ｂを介し
て接地されるので、スイッチ素子１１０３ｂａは、逆バイアス状態になり、オフ状態に書
き込まれる。オフに書き込まれると、スイッチ素子１１０３ｂａのアノード側の電位は、
ダイオード１５３０ｂａを介して、０ボルトから０．７ボルト程度の間の電圧に収束する
。スイッチ素子１１０３ａａや１１０３ｃａには、それぞれ、配線１５２２ａ、１５２２
ｃを介して、アノードにもカソードにも電圧が印加されているので、アノードとカソード
の端子間の電位差がしきい値電圧を超えない限りは、オフ状態に書き込まれない。また、
配線１５２３ｂ、１５２３ｃ、１５２３ｄは、接地されているので、これらに接続されて
いるスイッチ素子には、逆バイアスが印加されず、書き込みは行われない。
【０２８４】
また、ダイオードが配線１５２２ａと１５２２ｃからの電圧を遮断するので、スイッチ
素子１１０３には順方向バイアスも印加されないので、オフ状態にプログラムされている
２端子素子の記憶内容を破壊することも無い。
【０２８５】
配線１５２３ｂａ（スイッチ素子１１０３ｂａ）の読み出しを行う場合には、配線１５
２２ｂの電位を、配線１５２３ａの電位よりも０．７Ｖ以上低く設定する。配線１５２２
ａと１５２２ｃの電位は、配線１５２３ａの電位と等しいか大きく、配線１５２３ｂ、１
５２３ｃ、１５２３ｄの電位は、配線１５２２ｂの電位と等しいか、それよりも低く設定
する。
【０２８６】
すると、ダイオード１５３０ｂａのみが順方向バイアスの条件となるので、スイッチ素
子１１０３ｂａがオン状態であれば、ダイオード１５３０ｂａを介して、配線１５２３ａ
から１５２２ｂに電流が流れ、オフ状態であれば、どこにも電流が流れない。ここで、配
線１５２３ａまたは配線１５２２ｂの電流を検出するか、或いは、配線１５２３ｂにプリ
チャージした電圧が保たれるか否かを検出することにより、スイッチ素子１１０３ｂａに
プログラムされた状態を読み出すことができる。
【０２８７】
図６５は、本発明によるスイッチアレイを３次元的に配置した実施例の構成を示す図で
ある。図６５を参照すると、この実施例のスイッチアレイは、半導体基板１１００と、ス
イッチ素子１１０３と、第１の配線層１１２３ａと、第２の配線層１１２３ｂと、第３の
配線層１１２３ｃと、第４の配線層１１２３ｄとを備え、各配線層の間に、スイッチ素子
１１０３が配置されている。
【０２８８】
従来の半導体素子で構成されるスイッチ回路は、半導体基板１１００上に平面的に形成
されるため、スイッチの数に比例して、スイッチが占める面積が大きくなるという問題が
ある。
【０２８９】
これに対して、本発明によるスイッチアレイ構造は、配線層に形成されるスイッチを用
いるため、多層に形成された配線層に埋め込むことで、スイッチ素子も多層に形成するこ
とができる。このことにより、単位面積あたりのスイッチの数を増やすことが可能であり
、集積度を高めることができる。
【０２９０】
上記した、抵触領域、配線層にスイッチ素子を有する半導体集積回路に関しては、特許
請求の範囲の請求項記載の発明の原理及び範囲を逸脱しない範囲で当業者であればなし得
るであろう、種々の変更および変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０２９１】
【図１】本発明の一実施形態を説明するための図であり、（Ａ）は、ビアにスイッチ素子を備える配線構造の立体構造を模式的に示す図であり、（Ｂ）はビアにスイッチ素子を備える配線構造の断面を模式的に示す図である。
【図２】本発明の他の実施形態による制御ゲート付きのスイッチ素子を備える配線構造を示す図である。
【図３】本発明の一実施形態による、論理回路の接続を変更できる配線構造を示す図である。
【図４】本発明の他の実施形態による、論理回路の接続を変更できる配線構造を示す図である。
【図５】本発明に係るスイッチ素子を用いたプログラム可能な論理回路の一実施例の構成を示す図である。
【図６】本発明に係るスイッチ素子を用いたプログラム可能なセレクタ回路の一実施例の構成を示す図である。
【図７】本発明に係るスイッチ素子を用いたプログラム可能なセレクタ回路の別の実施例の構成を示す図である。
【図８】本発明に係るスイッチ素子を用いたプログラム可能なセレクタ回路のさらに別の実施例の構成を示す図である。
【図９】本発明に係るスイッチ素子を用いたプログラム可能なセレクタ回路のさらに別の実施例の構成を示す図である。
【図１０】本発明に係るスイッチ素子を用いたセレクタを有する論理回路の一実施例の構成を示す図である。
【図１１】本発明に係るスイッチ素子を用いたセレクタを有する論理回路の別の実施例の構成を示す図である。
【図１２】本発明に係るスイッチ素子を用いたセレクタと論理ゲートを有するＰＬＤの一実施例の構成を示す図である。
【図１３】本発明に係る配線構造を適用した、論理関数をプログラム可能な半導体集積回路の例を示す図であり、（ａ）、（ｂ）は、半加算器とその等価回路、（ｃ）、（ｄ）はフリップフロップとその等価回路を示す図である。
【図１４】図１３に示した半導体集積回路のスイッチマトリクスの接続を変更する方法の一例を説明するための図である。
【図１５】図１３に示した半導体集積回路のスイッチマトリクスの接続を変更する方法の一例を説明するための図である。
【図１６】図１３に示した半導体集積回路のスイッチマトリクスの接続を変更する方法を説明するための図である。
【図１７】図１３に示した半導体集積回路のスイッチマトリクスの立体構造の一実施例を示したものである
【図１８】比較例をなすスイッチマトリクスの立体構造の一例を示す図である。
【図１９】本発明に係る配線構造を適用したスイッチボックスの一実施例を示す図である。
【図２０】本発明に係る配線構造を適用したプログラム可能な半導体集積回路の一実施例を示す図である
【図２１】本発明に係る配線構造を適用したメモリセルの一実施例の構成を示す図であり、（Ａ）は断面構成、（Ｂ）は回路構成を示している。
【図２２】本発明に係る配線構造を適用したメモリセルの別の実施例の構成を示す図であり、（Ａ）は断面構成、（Ｂ）は回路構成を示している。
【図２３】本発明に係るメモリセルを用いたメモリセルアレイの一実施例の構成を示す図である。
【図２４】本発明に係る配線構造を適用したメモリセルの書き込み回路または読み出し回路の一実施例の構成を示す図である。
【図２５】本発明に係る配線構造を適用したメモリセルの書き込み回路または読み出し回路の他の実施例の構成を示す図である。
【図２６】本発明の配線構造を適用したメモリセルの書き込み回路または読み出し回路の別の実施例の構成を示す図である。
【図２７】本発明の配線構造を適用したメモリセルの書き込み回路または読み出し回路のさらに別の実施例の構成を示す図である。
【図２８】図２５に示したメモリの書き込み回路の詳細な回路構成の一例を示す図である。
【図２９】本発明に係る配線構造を適用したメモリセルの構成の一実施例を示す図である。
【図３０】本発明に係る配線構造を適用したメモリセルの他の実施例の構成を示す図である。
【図３１】本発明の配線構造の一実施例を示す図である。
【図３２】本発明の配線構造の他の実施例を示す図である。
【図３３】図３２の配線構造およびスイッチの配置を示す図である。
【図３４】本発明の配線構造の断面の一実施例を示す図である。
【図３５】本発明に係る配線構造を用いたメモリセルの一実施例の構成を示す図である。
【図３６】本発明に係るスイッチ素子を用いて異なる２つの配線層を接続した例の立体構造を模式的に示した図である。
【図３７】本発明の実施例に係る３端子スイッチ素子の動作説明するための図である。
【図３８】本発明の別の実施例による半導体基板上に形成された集積回路の構成を示す図である。
【図３９】プログラム可能な従来のスイッチ回路の構成を示す図である。
【図４０】本発明の実施例に係る固体電解質を用いたスイッチ素子によるプログラム可能なスイッチ回路の構成を示す図である。
【図４１】本発明の実施例に係る２端子スイッチ素子のプログラミング回路の構成を示す図である。
【図４２】本発明の実施例に係る並列に複数個接続された２端子スイッチ素子のプログラミング回路の構成を示す図である。
【図４３】本発明の実施例に係る３端子スイッチ素子のプログラミング回路の構成を示す図である。
【図４４】本発明の実施例に係る並列に複数個接続された２端子スイッチ素子のプログラミング回路の構成を示す図である。
【図４５】本発明の実施例に係るスイッチマトリクスのプログラミング回路の構成を示す図である。
【図４６】本発明の実施例に係るスイッチマトリクスのプログラミング回路の構成を示す図である。
【図４７】本発明の実施例に係るスイッチマトリクスを用いたプログラム可能な論理回路の構成を示す図である。
【図４８】本発明の実施例に係るプログラム可能な論理回路の動作例を示す図である。
【図４９】本発明の実施例に係るフィールドプログラマブル論理回路の構成を示す図である。
【図５０】本発明の実施例に係るフィールドプログラマブル論理回路中のスイッチ回路の構成を示す図である。
【図５１】本発明の実施例に係る接続検証回路を備えたスイッチマトリクスのプログラミング回路の構成を示す図である。
【図５２】本発明の実施例に係る接続検証回路を備えたスイッチマトリクスのプログラミング回路の構成を示す図である。
【図５３】本発明の実施例に係る接続検証回路を備えたスイッチマトリクスのプログラミング回路の構成を示す図である。
【図５４】本発明の実施例に係る直列に接続されたスイッチ回路の接続検証回路の構成を示す図である。
【図５５】本発明の実施例に係るスイッチ回路のプログラミング手順の構成を示す図である。
【図５６】本発明の実施例に係るプログラム可能な入出力回路の構成を示す図である。
【図５７】本発明の実施例に係る３端子スイッチ素子を用いたスイッチマトリクスの構成を示す図である。
【図５８】本発明の実施例に係る３端子スイッチ素子を用いたスイッチマトリクスの構成を示す図である。
【図５９】本発明の実施例に係る無極性スイッチ回路の構成を示す図である。
【図６０】（ａ）、（ｂ）、（ｃ）は、本発明の実施例に係るメモリセルアレイの回路図、レイアウト図、断面図を示す図である。
【図６１】図６０のメモリセルアレイの動作の説明図である。
【図６２】（ａ）、（ｂ）、（ｃ）は、本発明の実施例に係るメモリセルアレイの回路図、レイアウト図、断面図を示す図である。
【図６３】（ａ）、（ｂ）は、本発明の実施例に係るメモリセルアレイのレイアウト図、断面図を示す図である。
【図６４】図６３のメモリセルアレイの動作の説明する図である。
【図６５】本発明の実施例に係る、スイッチ素子が配線層中に３次元状に配置された集積回路の構成を示す図である。
【符号の説明】
【０２９２】
１００  半導体基板
１０１  第１の配線層
１０２  第２の配線層
１０３  導電率を変えることが可能なビア（スイッチ素子）
１０４  硫化銅
１０５  電極
１０６  電極
１１１  第１の配線層
１１２  第２の配線層
１１３  導電率可変部材（電解質材料）
１１４  ソース電極
１１５  ドレイン電極
１１６  ゲート電極
１１７  空隙
１１８  スイッチ素子
１１９  導電性の金属析出物
１１２０  電子回路
１２１、１２２、１２３、１３１、１３２、１３３  論理回路
１２６  ビア
１５０  入力端子
１５１  セレクタ
１５２  スイッチ素子
１５３  センス回路
１５３−１  インバータ
１５３−２  トランジスタ
１５４  出力端子
１５５  定電圧源
１６０  入出力端子
１６１  スイッチ素子
１６２  入出力端子
１７１  トランジスタ
１７２  制御入力
１８０  抵抗素子、トランジスタ、またはそれらの組み合わせ
１８１  定電圧源
１９０  トランジスタ
１９１  制御端子
２００  入力端子
２０１  セレクタ
２０２  論理回路
２０３  出力端子
２０４  グローバル配線
２１１  セレクタ
２１３  出力端子
２２０  入力端子
２２１  スイッチ素子
２２２  論理ゲート
２２３  出力端子
２３０  入出力端子
２３１  スイッチ素子
２３２  スイッチボックス
２４０  論理回路ブロック
２４１  スイッチ回路（スイッチボックス）
２５１  アクセストランジスタ
２５５  ビット線
２５６  ワード線
２５７  プレート線
２５８  スイッチ素子
２７０  電流源
２７１  メモリセル
２７３  参照電圧
２７４  電圧比較器
２７５  出力端子
２８４  レプリカメモリセル
２８５  抵抗素子
２９０  電圧源
２９２  参照電流
２９３  電流比較器
２９４  出力端子
３１０  ＳＲＡＭセル
３１１  スイッチ素子
３１３  バイアス電圧
３１４、３１５  端子
３１７  アクセストランジスタ
３２１  トランジスタ
３２２  スイッチ素子
４００  スイッチマトリクス
４０１〜４０４  ＮＡＮＤゲート
４０５〜４０８  インバータ
４０９、４１０  スイッチマトリクス
４１１  オン状態のスイッチ素子
４２０  スイッチ素子
４２２  縦の配線
４２４  横の配線
４２６  トランジスタ
４３０  論理ゲート
４３１  配線
４３２  スイッチ素子
４３３  スイッチマトリクス
４４２  メモリ素子
４４３  パストランジスタ
４５０  データ入力
４５１  書き込みパルス
４５２、４６７  反転出力
４５３、４６６  正転出力
４５４  ｐＭＯＳスイッチ
４５５  ｎＭＯＳスイッチ
４５６  ｐＭＯＳ型カレントミラー回路
４５７  ｎＭＯＳ型カレントミラー回路
４５９  参照線
４６１  メモリセルアレイ
４６８  ｎＭＯＳスイッチ
４６９  ｐＭＯＳスイッチ
４７０  電圧比較出力（リセット信号）
４７１、４７２  Ｄ型フリップフロップ
４７４、４７７  ダミーアクセストランジスタ
４７８、４７９  インバータ
４８０  横の配線
４８１  縦の配線
４８３  プログラムされた配線
５００  縦の配線
５０１  横の配線
５０２  制御線
５０４  スイッチ素子
５０５  トランジスタ
５１０  縦の配線
５１１  横の配線
５１２  制御線
５１３  ３端子スイッチ素子
５４０  縦の配線と横の配線を接続するスイッチ素子
５４１  横の配線同士を接続するスイッチ素子
５４２  縦の配線同士を接続するスイッチ素子
５４３  縦の配線
５４４  横の配線
５５０  第３の配線層
５６０、５６１  スイッチ素子
５６２  入出力端子
５６３  第１の電圧源
５６４  第２の電圧源
１１００  半導体基板
１１０３  ビア（２端子スイッチ素子）
１１１３  電解質材料
１１１４  ソース
１１１５  ドレイン
１１１６  ゲート電極
１１１８  ３端子スイッチ
１１２０  電子回路
１１２１  スイッチ回路
１１２２  コンタクトまたはビア
１１２３  配線
１１２４  ＳＲＡＭ
１１２５  パストランジスタ
１１２６  プログラム可能なスイッチの第１の端子
１１２７  プログラム可能なスイッチの第２の端子
１１２８  フリップフロップ
１２０１  アノード電極
１２０２  カソード電極
１２０３  ｐＭＯＳトランジスタ
１２０４  ｎＭＯＳトランジスタ
１２０５  ｐＭＯＳトランジスタ
１２０６  ｎＭＯＳトランジスタ
１２０７  制御入力
１２０８  制御入力
１２０９  制御入力
１２１０  制御入力
１２１１  電圧源
１２１２  電圧源
１２１５  選択トランジスタ
１２１６  制御入力
１２２０  ｐＭＯＳトランジスタ
１２２１  ｎＭＯＳトランジスタ
１２２２  ｐＭＯＳトランジスタ
１２２３  ｎＭＯＳトランジスタ
１２２４  ｐＭＯＳトランジスタ
１２２５  ｎＭＯＳトランジスタ
１２２６  制御入力
１２２７  制御入力
１２２８  制御入力
１２２９  制御入力
１２３０  制御入力
１２３１  制御入力
１２３２  電圧源
１２３３  電圧源
１２３４  電圧源
１２５０  配線
１２５１  制御入力
１２５２  ｐＭＯＳトランジスタ
１２５３  電圧源
１２５４  制御入力
１２５５  ｎＭＯＳトランジスタ
１２５６  配線
１２５７  制御入力
１２５８  ｐＭＯＳトランジスタ
１２５９  電圧源
１２６０  ｐＭＯＳトランジスタ
１２６１  制御入力
１２６２  電圧源
１２６３  制御入力
１２６４  ｎＭＯＳトランジスタ
１２７０  プログラミング回路
１２７１  プログラミング回路
１２７２  ３ステート回路制御入力
１２７３  セレクタ
１２７４  インバータ
１２８０  パストランジスタ
１２８１  論理回路または演算回路
１２８２  スイッチ回路
１２８３  配線同士のスイッチマトリクス
１２８４  論理回路１２８１と配線を接続するスイッチマトリクス
１２８５  縦方向の配線同士、または横方向の配線同士を接続するスイッチ回路
１２９０  ｐＭＯＳトランジスタ
１２９１  ｎＭＯＳトランジスタ
１２９２  ｐＭＯＳトランジスタ
１２９３  ｎＭＯＳトランジスタ
１２９４  ｐＭＯＳトランジスタ
１２９５  ｎＭＯＳトランジスタ
１２９６  制御入力
１２９７  電圧源
１３００  制御入力
１３０１  ｐＭＯＳトランジスタ
１３０２  制御入力
１３０３  ｐＭＯＳトランジスタ
１３０４  制御入力
１３０５  ｐＭＯＳトランジスタ
１３０６  ｎＭＯＳトランジスタ
１３０７  出力端子
１３１０  制御入力
１３１１  ｐＭＯＳトランジスタ
１３１２  ｎＭＯＳトランジスタ
１３１３  出力端子
１３２０  制御入力
１３２１  ｎＭＯＳトランジスタ
１３２４  制御入力
１３２５  ｐＭＯＳトランジスタ
１３２６  制御入力
１３２７  ｎＭＯＳトランジスタ
１３２８  出力端子
１３２９  出力端子
１３３０  スイッチ素子をオフ状態にプログラムする過程
１３３１  １３３０で正常にオフ状態にプログラムできたかを確認する過程
１３３２  １３３１の過程で異常が無いかの判定
１３３３  選択したスイッチ素子をオン状態にプログラムする過程
１３３４  １３３３で選択したスイッチ素子がオン状態にプログラムできたかを確認す
る過程
１３３５  １３３４の過程で異常が無いかの判定
１３４０  ３ステートバッファ
１３４１  インバータ
１３４２  インバータ
１３４３  入出力端子
１４００  配線
１４０１  プログラム制御線
１４０２  プログラム制御線
１４０３  配線
１４０４  プログラム制御ゲート（インバータ）
１４０５  制御入力
１４０６  制御出力
１４０７  電源入力
１４０８  ｐＭＯＳトランジスタ
１４０９  ｎＭＯＳトランジスタ
１４１０  第１の入出力端子
１４１１  第２の入出力端子
１５００  ワード線
１５０１  ビット線
１５０２  プレート線
１５０３  配線又はビア
１５０４  トランジスタ
１５０５  制御入力
１５０６  制御入力
１５０７  制御入力
１５０８  制御入力
１５０９  ワード線
１５１０  アクセストランジスタ
１５１１  アクセストランジスタ
１５１２  ｐＭＯＳトランジスタ
１５１３  ｎＭＯＳトランジスタ
１５１４  ｐＭＯＳトランジスタ
１５１５  ｎＭＯＳトランジスタ
１５１６  ビット線
１５１７  プレート線
１５２０  シリコン基板
１５２１  Ｎウェル
１５２２  配線
１５２３  配線
１５２４  ｎ＋拡散層
１５２５  ｐ＋拡散層
１５３０  ダイオード
【図１】
2009117866.tif 000003
【図２】
2009117866.tif 000004
【図３】
2009117866.tif 000005
【図４】
2009117866.tif 000006
【図５】
2009117866.tif 000007
【図６】
2009117866.tif 000008
【図７】
2009117866.tif 000009
【図８】
2009117866.tif 000010
【図９】
2009117866.tif 000011
【図１０】
2009117866.tif 000012
【図１１】
2009117866.tif 000013
【図１２】
2009117866.tif 000014
【図１３】
2009117866.tif 000015
【図１４】
2009117866.tif 000016
【図１５】
2009117866.tif 000017
【図１６】
2009117866.tif 000018
【図１７】
2009117866.tif 000019
【図１８】
2009117866.tif 000020
【図１９】
2009117866.tif 000021
【図２０】
2009117866.tif 000022
【図２１】
2009117866.tif 000023
【図２２】
2009117866.tif 000024
【図２３】
2009117866.tif 000025
【図２４】
2009117866.tif 000026
【図２５】
2009117866.tif 000027
【図２６】
2009117866.tif 000028
【図２７】
2009117866.tif 000029
【図２８】
2009117866.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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