(57)【要約】【課題】双方向タイプの信号レベル変換回路の信号方向を切り替える制御信号を不用とする。【解決手段】双方向タイプの信号レベル変換回路７０にはＶＣＣＡ系回路部１、ＶＣＣＢ系回路部２、レベシフタ回路ＬＳ１、及びレベルシフタ回路ＬＳ２が設けられる。ＶＣＣＡ系回路部１には入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。ＶＣＣＢ系回路部２には入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。信号レベル変換回路７０では方向切り替え制御信号を必要としない。【選択図】図１
2009182609.tif 000002
【特許請求の範囲】
【請求項１】
第１の入出力端子と、第１及び第２の絶縁ゲート型電界効果トランジスタを備え、第１の出力信号を出力する第１の出力バッファ回路と、前記第１の入出力端子と前記第１の出力バッファ回路の間に設けられた第１のラッチ回路と、第１及び第２の遅延手段とを有し、第１の高電位側電源が供給される第１のレベルシフト回路部と、
前記第１のレベルシフト回路部から出力される信号が入力され、この信号をレベルシフトした第１の信号を出力する第１のレベルシフタ回路と、
第２の入出力端子と、第３及び第４の絶縁ゲート型電界効果トランジスタを備え、第２の出力信号を出力する第２の出力バッファ回路と、前記第２の入出力端子と前記第２の出力バッファ回路の間に設けられた第２のラッチ回路と、第３及び第４の遅延手段とを有し、前記第１の高電位側電源よりも電圧の高い第２の高電位側電源が供給される第２のレベルシフト回路部と、
前記第２のレベルシフト回路部から出力される信号が入力され、この信号をレベルシフトした第２の信号を前記第１のレベルシフタ回路に出力する第２のレベルシフタ回路と、
を具備し、
前記第２の入出力端子に信号が入力された場合、前記第２の信号が立ち上がる時に、前記第１の遅延手段の第１の遅延時間の間前記第１の高電位側電源側に設けられる前記第１の絶縁ゲート型電界効果トランジスタがオンし、前記第１のラッチ回路でハイレベルにラッチされた第１の出力信号が前記第１の入出力端子から出力され、前記第２の信号が立ち下がる時に、前記第２の遅延手段の第２の遅延時間の間前記低電位側電源側に設けられる前記第２の絶縁ゲート型電界効果トランジスタがオンし、前記第１のラッチ回路でローレベルにラッチされた第１の出力信号が前記第１の入出力端子から出力され、
前記第１の入出力端子に信号が入力された場合、前記第１の信号が立ち上がる時に、前記第３の遅延手段の第３の遅延時間の間前記第２の高電位側電源側に設けられる前記第３の絶縁ゲート型電界効果トランジスタがオンし、前記第２のラッチ回路でハイレベルにラッチされた第２の出力信号が前記第２の入出力端子から出力され、前記第１の信号が立ち下がる時に、前記第４の遅延手段の第４の遅延時間の間低電位側電源側に設けられる前記第４の絶縁ゲート型電界効果トランジスタがオンし、前記第２のラッチ回路でローレベルにラッチされた第２の出力信号が前記第２の入出力端子から出力されることを特徴とする信号レベル変換回路。
【請求項２】
前記第１の入出力端子と前記第１のレベルシフタ回路、前記前記第１のレベルシフタ回路の出力側、前記第２の入出力端子と前記第２のレベルシフタ回路、及び前記前記第２のレベルシフタ回路の出力側には、それぞれバッファ或いはインバータが設けられ、前記バッファ或いはインバータは前記ラッチ回路を構成するインバータよりもドライブ能力が大きいことを特徴とする請求項１に記載の信号レベル変換回路。
【請求項３】
前記第１及び第２の遅延手段は前記第２の信号を遅延させ、前記第３及び第４の遅延手段は前記第１の信号を遅延させ、前記第１乃至４の遅延手段は奇数段のインバータから構成されることを特徴とする請求項１又は２に記載の信号レベル変換回路。
【請求項４】
前記第３の遅延手段から出力される信号及び前記第１の信号が入力され、論理演算した信号を前記第３の絶縁ゲート型電界効果トランジスタの制御端子に出力する第１のＮＡＮＤ回路と、前記第４の遅延手段から出力される信号及び前記第１の信号が入力され、論理演算した信号を前記第４の絶縁ゲート型電界効果トランジスタの制御端子に出力する第１のＮＯＲ回路と、前記第１の遅延手段から出力される信号及び前記第２の信号が入力され、論理演算した信号を前記第１の絶縁ゲート型電界効果トランジスタの制御端子に出力する第２のＮＡＮＤ回路と、前記第２の遅延手段から出力される信号及び前記第２の信号が入力され、論理演算した信号を前記第２の絶縁ゲート型電界効果トランジスタの制御端子に出力する第２のＮＯＲ回路とを具備することを特徴とする請求項３に記載の信号レベル変換回路。
【請求項５】
前記第１及び第３の絶縁ゲート型電界効果トランジスタはＰｃｈ  ＭＯＳトランジスタ或いはＰｃｈ  ＭＩＳトランジスタであり、前記第２及び第４の絶縁ゲート型電界効果トランジスタはＮｃｈ  ＭＯＳトランジスタ或いはＮｃｈ  ＭＩＳトランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載の
信号レベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向タイプの信号レベル変換回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）などから構成され、論理回路や順序回路を備える半導体集積回路（ＬＳＩ）には、異なる高電位側電源間で、信号レベルをレベルシフトする信号レベル変換回路（レベルシフト回路とも呼称される）が設けられる。信号レベル変換回路には、一方向だけ信号を流す片方向タイプのものと、信号の処理方向を制御する方向切り替え制御信号に基づいて、両方向に信号を流す双方向タイプのものとがある（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される双方向タイプの信号レベル変換回路では、方向切り替え制御信号が設けられないシステムには使用することができないという問題点がある。また、方向切り替え制御信号を外部から供給する場合には専用の端子が必要となり、外部端子の数が増加するという問題点がある。更に、方向切り替え制御信号を用いない双方向タイプの信号レベル変換回路として、例えばブースト回路などを内蔵させた場合、高速フルスイング動作が困難になるという問題点がある。
【特許文献１】特開２００５−１７６１７２号公報（頁２０、図２２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、方向切り替え制御信号が不要な双方向タイプの信号レベル変換回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の信号レベル変換回路は、第１の入出力端子と、第１及び第２の絶縁ゲート型電界効果トランジスタを備え、第１の出力信号を出力する第１の出力バッファ回路と、前記第１の入出力端子と前記第１の出力バッファ回路の間に設けられた第１のラッチ回路と、第１及び第２の遅延手段とを有し、第１の高電位側電源が供給される第１のレベルシフト回路部と、前記第１のレベルシフト回路部から出力される信号が入力され、この信号をレベルシフトした第１の信号を出力する第１のレベルシフタ回路と、第２の入出力端子と、第３及び第４の絶縁ゲート型電界効果トランジスタを備え、第２の出力信号を出力する第２の出力バッファ回路と、前記第２の入出力端子と前記第２の出力バッファ回路の間に設けられた第２のラッチ回路と、第３及び第４の遅延手段とを有し、前記第１の高電位側電源よりも電圧の高い第２の高電位側電源が供給される第２のレベルシフト回路部と、前記第２のレベルシフト回路部から出力される信号が入力され、この信号をレベルシフトした第２の信号を前記第１のレベルシフタ回路に出力する第２のレベルシフタ回路とを具備し、前記第２の入出力端子に信号が入力された場合、前記第２の信号が立ち上がる時に、前記第１の遅延手段の第１の遅延時間の間前記第１の高電位側電源側に設けられる前記第１の絶縁ゲート型電界効果トランジスタがオンし、前記第１のラッチ回路でハイレベルにラッチされた第１の出力信号が前記第１の入出力端子から出力され、前記第２の信号が立ち下がる時に、前記第２の遅延手段の第２の遅延時間の間前記低電位側電源側に設けられる前記第２の絶縁ゲート型電界効果トランジスタがオンし、前記第１のラッチ回路でローレベルにラッチされた第１の出力信号が前記第１の入出力端子から出力され、前記第１の入出力端子に信号が入力された場合、前記第１の信号が立ち上がる時に、前記第３の遅延手段の第３の遅延時間の間前記第２の高電位側電源側に設けられる前記第３の絶縁ゲート型電界効果トランジスタがオンし、前記第２のラッチ回路でハイレベルにラッチされた第２の出力信号が前記第２の入出力端子から出力され、前記第１の信号が立ち下がる時に、前記第４の遅延手段の第４の遅延時間の間低電位側電源側に設けられる前記第４の絶縁ゲート型電界効果トランジスタがオンし、前記第２のラッチ回路でローレベルにラッチされた第２の出力信号が前記第２の入出力端子から出力されることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、方向切り替え制御信号が不要な双方向タイプの信号レベル変換回路を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００８】
まず、本発明の実施例１に係る信号レベル変換回路について、図面を参照して説明する。図１は双方向タイプの信号レベル変換回路を示す回路図である。本実施例では、双方向タイプの信号レベル変換回路の方向切り替え制御信号を不要にしている。
【０００９】
図１に示すように、双方向タイプの信号レベル変換回路７０には、ＶＣＣＡ系回路部１、ＶＣＣＢ系回路部２、レベシフタ回路ＬＳ１、及びレベルシフタ回路ＬＳ２が設けられる。信号レベル変換回路７０は、例えばＰＤＡ（Personal  Digital  Assistant）などの移動体端末機器に用いられる。
【００１０】
第１のレベルシフト回路部としてのＶＣＣＡ系回路部１には、入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。ＶＣＣＡ系回路部１には、第１の電源系の高電位側電源ＶＣＣＡが供給される。高電位側電源ＶＣＣＡ電圧は、１．１〜２．７Ｖの範囲の、例えば１．８Ｖに設定される。
【００１１】
第１の入出力端子ＰａｄＡは、外部から信号が入力され、その信号をＶＣＣＡ系回路部１内部に出力し、出力バッファ回路ＳＢＵＦＦ２から出力され、ラッチ回路ＬＡＴＣＨ１でラッチされた信号が出力される。
【００１２】
ラッチ回路ＬＡＴＣＨ１は、入出力端子ＰａｄＡとノードＮ１の間に設けられ、ノードＮ１側のデータをラッチする。ラッチ回路ＬＡＴＣＨ１には、インバータＩＮＶ１１とインバータＩＮＶ１２が設けられる。インバータＩＮＶ１１の入力側とインバータＩＮＶ１２の出力側がノードＮ１側に接続され、インバータＩＮＶ１１の出力側がインバータＩＮＶ１２の入力側に接続される。
【００１３】
インバータＩＮＶ１は、ノードＮ１とノードＮ２の間に設けられ、ノードＮ１の信号が入力され、その信号を反転ドライブした信号をノードＮ２から出力する。インバータＩＮＶ１は反転バッファとして機能する。
【００１４】
インバータＩＮＶ４は、ノードＮ１３とノードＮ１４の間に設けられ、ノードＮ１３の信号が入力され、その信号を反転ドライブした信号をノードＮ１４から出力する。インバータＩＮＶ４は反転バッファとして機能する。
【００１５】
第３の遅延回路ＤＩＮ３は、ノードＮ１４とノードＮ１５の間に設けられ、ノードＮ１４の信号を遅延させ、遅延させた信号をノードＮ１５から出力する。第４の遅延回路ＤＩＮ４は、ノードＮ１４とノードＮ１６の間に設けられ、ノードＮ１４の信号を遅延させ、遅延させた信号をノードＮ１６から出力する。
【００１６】
２入力ＮＡＮＤ回路ＮＡＮＤ２は、ノードＮ１４及びＮ１５とノードＮ１７の間に設けられ、論理演算した信号をノードＮ１７から出力する。ノードＮ１４及びＮ１５の信号が共に“Ｈｉｇｈ”レベルのときに“Ｌｏｗ”レベルの信号をノードＮ１７から出力し、それ以外のときに“Ｈｉｇｈ”レベルの信号をノードＮ１７から出力する。
【００１７】
２入力ＮＯＲ回路ＮＯＲ２は、ノードＮ１４及びＮ１６とノードＮ１８の間に設けられ、論理演算した信号をノードＮ１８から出力する。ノードＮ１４及びＮ１６の信号が共に“Ｌｏｗ”レベルのときに“Ｈｉｇｈ”レベルの信号をノードＮ１８から出力し、それ以外のときに“Ｌｏｗ”レベルの信号をノードＮ１８から出力する。
【００１８】
出力バッファ回路ＳＢＵＦＦ２は、ノードＮ１７及びＮ１８とノードＮ１９の間に設けられる。出力バッファ回路ＳＢＵＦＦ２には、Ｐｃｈ  ＭＯＳトランジスタＰＴ２とＮｃｈ  ＭＯＳトランジスタＮＴ２が設けられ、ノードＮ１９から出力信号を出力する。なお、ＭＯＳトランジスタはゲート絶縁膜がシリコン酸化膜からなり、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはゲート絶縁膜がＮＯ膜やＨｉｇｈ  Ｋゲート絶縁膜などシリコン酸化膜以外の絶縁膜からなり、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソース（第２の端子）が高電位側電源ＶＣＣＡに接続され、ゲート（制御端子）がノードＮ１７に接続され、ドレイン（第１の端子）がノードＮ１９に接続され、ノードＮ１７の信号が“Ｌｏｗ”レベルのときに“ＯＮ”して出力側のノードＮ１９を“Ｈｉｇｈ”レベル（ＶＣＣＡレベル）にする。
【００２０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレイン（第１の端子）がノードＮ１９に接続され、ゲート（制御端子）がノードＮ１８に接続され、ソース（第２の端子）が低電位側電源（接地電位）ＶＳＳに接続され、ノードＮ１８の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”して出力側のノードＮ１９を“Ｌｏｗ”レベル（ＶＳＳレベル）にする。
【００２１】
第２のレベルシフト回路部としてのＶＣＣＢ系回路部２には、入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。ＶＣＣＢ系回路部１には、第１の電源系の高電位側電源ＶＣＣＡよりも電圧が高い第２の電源系の高電位側電源ＶＣＣＢが供給される。高電位側電源ＶＣＣＢ電圧は、２．３〜３．６Ｖの範囲の、例えば３．３Ｖに設定される。
【００２２】
第２の入出力端子ＰａｄＢは、外部から信号が入力され、その信号をＶＣＣＢ系回路部２内部に出力し、出力バッファ回路ＳＢＵＦＦ１から出力され、ラッチ回路ＬＡＴＣＨ２でラッチされた信号が出力される。
【００２３】
ラッチ回路ＬＡＴＣＨ２は、入出力端子ＰａｄＢとノードＮ９の間に設けられ、ノードＮ９側のデータをラッチする。ラッチ回路ＬＡＴＣＨ２には、インバータＩＮＶ１３とインバータＩＮＶ１４が設けられる。インバータＩＮＶ１３の入力側とインバータＩＮＶ１４の出力側がノードＮ９側に接続され、インバータＩＮＶ１３の出力側がインバータＩＮＶ１４の入力側に接続される。
【００２４】
インバータＩＮＶ３は、ノードＮ９とノードＮ１２の間に設けられ、ノードＮ９の信号が入力され、その信号を反転ドライブした信号をノードＮ１２から出力する。インバータＩＮＶ３は反転バッファとして機能する。
【００２５】
インバータＩＮＶ２は、ノードＮ３とノードＮ４の間に設けられ、ノードＮ３の信号が入力され、その信号を反転ドライブした信号をノードＮ４から出力する。インバータＩＮＶ２は反転バッファとして機能する。
【００２６】
第１の遅延回路ＤＩＮ１は、ノードＮ４とノードＮ５の間に設けられ、ノードＮ４の信号を遅延させ、遅延させた信号をノードＮ５から出力する。第２の遅延回路ＤＩＮ２は、ノードＮ４とノードＮ６の間に設けられ、ノードＮ４の信号を遅延させ、遅延させた信号をノードＮ６から出力する。
【００２７】
２入力ＮＡＮＤ回路ＮＡＮＤ１は、ノードＮ４及びＮ５とノードＮ７の間に設けられ、論理演算した信号をノードＮ７から出力する。ノードＮ４及びＮ５の信号が共に“Ｈｉｇｈ”レベルのときに“Ｌｏｗ”レベルの信号をノードＮ７から出力し、それ以外のときに“Ｈｉｇｈ”レベルの信号をノードＮ７から出力する。
【００２８】
２入力ＮＯＲ回路ＮＯＲ１は、ノードＮ４及びＮ６とノードＮ８の間に設けられ、論理演算した信号をノードＮ８から出力する。ノードＮ４及びＮ６の信号が共に“Ｌｏｗ”レベルのときに“Ｈｉｇｈ”レベルの信号をノードＮ８から出力し、それ以外のときに“Ｌｏｗ”レベルの信号をノードＮ８から出力する。
【００２９】
出力バッファ回路ＳＢＵＦＦ１は、ノードＮ７及びＮ８とノードＮ９の間に設けられる。出力バッファ回路ＳＢＵＦＦ１には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ１が設けられ、ノードＮ９から出力信号を出力する。
【００３０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソース（第２の端子）が高電位側電源ＶＣＣＢに接続され、ゲート（制御端子）がノードＮ７に接続され、ドレイン（第１の端子）がノードＮ９に接続され、ノードＮ７の信号が“Ｌｏｗ”レベルのときに“ＯＮ”して出力側のノードＮ９を“Ｈｉｇｈ”レベル（ＶＣＣＢレベル）にする。
【００３１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレイン（第１の端子）がノードＮ９に接続され、ゲート（制御端子）がノードＮ８に接続され、ソース（第２の端子）が低電位側電源（接地電位）ＶＳＳに接続され、ノードＮ８の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”して出力側のノードＮ９を“Ｌｏｗ”レベル（ＶＳＳレベル）にする。
【００３２】
第１のレベルシフタ回路ＬＳ１は、ＶＣＣＡ系回路部１とＶＣＣＢ系回路部２の間に設けられ、ノードＮ２の信号が入力され、ノードＮ２の信号レベルをレベルシフト（振幅レベルを大きく）した信号をノードＮ３から出力する。第２のレベルシフタ回路ＬＳ２は、ＶＣＣＢ系回路部２とＶＣＣＡ系回路部１の間に設けられ、ノードＮ１２の信号が入力され、ノードＮ１２の信号レベルをレベルシフト（振幅レベルを小さく）した信号をノードＮ１３から出力する。
【００３３】
ここで、反転バッファとして機能するインバータＩＮＶ乃至４は、ラッチ回路ＬＡＴＣＨ１を構成するインバータＩＮＶ１１及びＩＮ１２とラッチ回路ＬＡＴＣＨ２を構成するインバータＩＮＶ１３及びＩＮ１４よりもドライブ能力を大きく設定するのが好ましい。
【００３４】
なお、ノードＮ１とノードＮ２の間にインバータＩＮＶ１を設け、ノードＮ３とノードＮ４の間にインバータＩＮＶ２を設けているが、インバータの数は必ずしも１個でなくてもよく、ノードＮ１及びＮ４の信号が同位相になるようにインバータの数を適宜変更してもよい。ノードＮ９とノードＮ１２の間にインバータＩＮＶ３を設け、ノードＮ１３とノードＮ１４の間にインバータＩＮＶ４を設けているが、インバータの数は必ずしも１個でなくてもよく、ノードＮ９及びＮ１４が同位相になるようにインバータの数を適宜変更してもよい。また、インバータの代わりにバッファを設けてもよい。
【００３５】
次に、レベルシフタ回路と遅延回路の構成について図２及び図３を参照して説明する。図２はレベルシフタ回路を示す回路図、図２（ａ）は第１のレベルシフタ回路を示す回路図、図２（ｂ）は第２のレベルシフタ回路を示す回路図。図３は遅延回路を示す回路図、図３（ａ）は第１の遅延回路を示す回路図、図３（ｂ）は第２の遅延回路を示す回路図、図３（ｃ）は第３の遅延回路を示す回路図、図３（ｄ）は第４の遅延回路を示す回路図である。
【００３６】
図２（ａ）に示すように、第１のレベルシフタ回路ＬＳ１には、インバータＩＮＶ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＰｃｈ  ＭＯＳトランジスタＰＴ１２が設けられる。
【００３７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源ＶＣＣＢに接続され、ゲートがノードＮ３に接続され、ドレインがノードＮ２１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源ＶＣＣＢに接続され、ゲートがノードＮ２１に接続され、ドレインがノードＮ３に接続される。
【００３８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ドレインがノードＮ２１に接続され、ゲートがノードＮ２に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ３に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。
【００３９】
インバータＩＮＶ２１は、高電位側電源ＶＣＣＡと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側がノードＮ２に接続され、出力側がＮｃｈ  ＭＯＳトランジスタＮＴ１２のゲートに接続される。
【００４０】
図２（ｂ）に示すように、第２のレベルシフタ回路ＬＳ２には、インバータＩＮＶ２２、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１、及びＰｃｈ  ＭＯＳトランジスタＰＴ２２が設けられる。
【００４１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２１は、ソースが高電位側電源ＶＣＣＡに接続され、ゲートがノードＮ２２に接続され、ドレインがノードＮ１３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２２は、ソースが高電位側電源ＶＣＣＡに接続され、ゲートがノードＮ１３に接続され、ドレインがノードＮ２２に接続される。
【００４２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２１は、ドレインがノードＮ１３に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２２は、ドレインがノードＮ２２に接続され、ゲートがノードＮ１２に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。
【００４３】
インバータＩＮＶ２２は、高電位側電源ＶＣＣＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側がノードＮ１２に接続され、出力側がＮｃｈ  ＭＯＳトランジスタＮＴ２１のゲートに接続される。
【００４４】
図３（ａ）に示すように、第１の遅延回路ＤＩＮ１には、縦続接続されたｇ個（ただし、ｇは奇数）のインバータが設けられる。第１の遅延回路ＤＩＮ１は、ノードＮ４の信号が入力され、ノードＮ４の信号を反転し、遅延時間ｔｄ１１だけ遅延させた信号をノードＮ５から出力する。
【００４５】
図３（ｂ）に示すように、第２の遅延回路ＤＩＮ２には、縦続接続されたｋ個（ただし、ｋは奇数）のインバータが設けられる。第２の遅延回路ＤＩＮ２は、ノードＮ４の信号が入力され、ノードＮ４の信号を反転し、遅延時間ｔｄ１２だけ遅延させた信号をノードＮ６から出力する。
【００４６】
図３（ｃ）に示すように、第３の遅延回路ＤＩＮ３には、縦続接続されたｍ個（ただし、ｍは奇数）のインバータが設けられる。第３の遅延回路ＤＩＮ３は、ノードＮ１４の信号が入力され、ノードＮ１４の信号を反転し、遅延時間ｔｄ１３だけ遅延させた信号をノードＮ１５から出力する。
【００４７】
図３（ｄ）に示すように、第４の遅延回路ＤＩＮ４には、縦続接続されたｎ個（ただし、ｎは奇数）のインバータが設けられる。第４の遅延回路ＤＩＮ４は、ノードＮ１４の信号が入力され、ノードＮ１４の信号を反転し、遅延時間ｔｄ１４だけ遅延させた信号をノードＮ１６から出力する。
【００４８】
次に、双方向タイプの信号レベル変換回路の動作について図４及び図５を参照して説明する。図４は第１の入出力端子から第２の入出力端子へ信号が伝送される場合の双方向タイプの信号レベル変換回路の動作を示すタイミングチャート、図５は第２の入出力端子から第１の入出力端子へ信号が伝送される場合の双方向タイプの信号レベル変換回路の動作を示すタイミングチャートである。
【００４９】
図４に示すように、第１の入出力端子から第２の入出力端子へ信号が伝送される場合、第１の入力端子ＰａｄＡ及び第２の入力端子ＰａｄＢの信号レベルが低電位側電源（接地電位）ＶＳＳレベルのとき、ノードＮ４及びＮ９がＶＳＳレベルとなる。
【００５０】
ノードＮ７が高電位側電源ＶＣＣＢレベル、ノードＮ８がＶＳＳレベルで出力バッファ回路ＳＢＵＦＦ１のＰｃｈ  ＭＯＳトランジスタＰＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ１が共に“ＯＦＦ”しているので、ラッチ回路ＬＡＴＣＨ２でＶＳＳレベルにラッチされ、ノードＮ９の信号はＶＳＳレベルとなる。
【００５１】
次に、ノードＮ１の信号が立ち上がる（ＶＳＳレベルから高電位側電源ＶＣＣＡレベルへ）と、遅延時間ｔｄ１だけ遅延してノードＮ４の信号が立ち上がる（ＶＳＳレベルから高電位側電源ＶＣＣＢレベルへ）。遅延時間ｔｄ１は、
td1＝tdINV1＋tdLS1＋tdINV2・・・・・・・・・・・・式（１）
と表わされる。なお、ｔｄＩＮＶ１はインバータＩＮＶ１の立ち下がりの遅延時間、ｔｄＬＳ１は第１のレベルシフタ回路ＬＳ１の立ち下がりの遅延時間、ｔｄＩＮＶ２はインバータＩＮＶ２の立ち上がりの遅延時間である。
【００５２】
続いて、ノードＮ５の信号が遅延回路ＤＩＮ１の遅延時間ｔｄ１１だけ遅延され、且つ反転されＶＣＣＢレベルからＶＳＳレベルとなる。２入力ＮＡＮＤ回路ＮＡＮＤ１に入力されるノードＮ４及びノードＮ５信号が略遅延時間ｔｄ１１の間、ＶＣＣＢレベルとなるのでノードＮ７がＶＳＳレベルとなる。この結果、略遅延時間ｔｄ１１の間出力バッファ回路ＳＢＵＦＦ１のＰｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”し、ノードＮ９の信号が“Ｈｉｇｈ”レベルであるＶＣＣＢレベルとなる。このＶＣＣＢレベルのデータはラッチ回路ＬＡＴＣＨ２でラッチされ第２の入出力端子ＰａｄＢから出力される。
【００５３】
なお、出力バッファ回路ＳＢＵＦＦ１のＮｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＮ”するまでは、このデータはラッチ回路ＬＡＴＣＨ２でラッチされる。ノードＮ８の信号は、ＶＳＳレベルを維持するので出力バッファ回路ＳＢＵＦＦ１のＮｃｈ  ＭＯＳトランジスタＮＴ１は“ＯＮ”しない。
【００５４】
そして、ノードＮ１の信号が立ち下がる（高電位側電源ＶＣＣＡレベルからＶＳＳレベルへ）と、遅延時間ｔｄ２だけ遅延してノードＮ４の信号が立ち下がる（高電位側電源ＶＣＣＡレベルからＶＳＳレベルへ）。遅延時間ｔｄ２は、
td2＝tdINV1a＋tdLS1a＋tdINV2a・・・・・・・・・・式（２）
と表わされる。なお、ｔｄＩＮＶ１ａはインバータＩＮＶ１の立ち上がりの遅延時間、ｔｄＬＳ１ａは第１のレベルシフタ回路ＬＳ１の立ち上がりの遅延時間、ｔｄＩＮＶ２ａはインバータＩＮＶ２の立ち下がりの遅延時間である。
【００５５】
続いて、ノードＮ６の信号が遅延回路ＤＩＮ２の遅延時間ｔｄ１２だけ遅延され、且つ反転されＶＳＳレベルからＶＣＣＢレベルとなる。２入力ＮＯＲ回路ＮＯＲ１に入力されるノードＮ４及びノードＮ６の信号が略遅延時間ｔｄ１２の間、ＶＳＳレベルとなるのでノードＮ８がＶＣＣＢレベルとなる。この結果、略遅延時間ｔｄ１２の間出力バッファ回路ＳＢＵＦＦ１のＮｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＮ”し、ノードＮ９の信号が“Ｌｏｗ”レベルであるＶＳＳレベルとなる。このＶＳＳレベルのデータはラッチ回路ＬＡＴＣＨ２でラッチされ第２の入出力端子ＰａｄＢから出力される。
【００５６】
なお、出力バッファ回路ＳＢＵＦＦ１のＰｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”するまでは、このデータはラッチ回路ＬＡＴＣＨ２でラッチされる。ノードＮ７の信号は、ＶＣＣＢレベルを維持するので出力バッファ回路ＳＢＵＦＦ１のＰｃｈ  ＭＯＳトランジスタＰＴ１は“ＯＮ”しない。
【００５７】
図５に示すように、第２の入出力端子から第１の入出力端子へ信号が伝送される場合、第２の入力端子ＰａｄＢの信号レベル及び第１の入力端子ＰａｄＡの信号レベルが“Ｈｉｇｈ”レベルのとき、ノードＮ１４及びノードＮ１９（ノードＮ１）がＶＣＣＡレベルとなる。
【００５８】
ノードＮ１７が高電位側電源ＶＣＣＡレベル、ノードＮ１８がＶＳＳレベルで出力バッファ回路ＳＢＵＦＦ２のＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２が共に“ＯＦＦ”しているので、ラッチ回路ＬＡＴＣＨ１でＶＣＣＡレベルにラッチされ、ノードＮ１９（ノードＮ１）の信号はＶＣＣＡレベルとなる。
【００５９】
次に、ノードＮ９の信号が立ち下がる（ＶＣＣＢレベルからＶＳＳレベルへ）と、遅延時間ｔｄ３だけ遅延してノードＮ１４の信号が立ち下がる（ＶＣＣＢレベルからＶＳＳレベルへ）。遅延時間ｔｄ３は、
td3＝tdINV3＋tdLS2＋tdINV4・・・・・・・・・・式（３）
と表わされる。なお、ｔｄＩＮＶ１はインバータＩＮＶ３の立ち上がりの遅延時間、ｔｄＬＳ２は第２のレベルシフタ回路ＬＳ２の立ち上がりの遅延時間、ｔｄＩＮＶ４はインバータＩＮＶ４の立ち下がりの遅延時間である。
【００６０】
続いて、ノードＮ１６の信号が遅延回路ＤＩＮ４の遅延時間ｔｄ１４だけ遅延され、且つ反転されＶＳＳレベルからＶＣＣＡレベルとなる。２入力ＮＯＲ回路ＮＯＲ２に入力されるノードＮ１４及びノードＮ１６の信号が略遅延時間ｔｄ１４の間、ＶＳＳレベルとなるのでノードＮ１８がＶＣＣＡレベルとなる。この結果、略遅延時間ｔｄ１４の間出力バッファ回路ＳＢＵＦＦ２のＮｃｈ  ＭＯＳトランジスタＮＴ２が“ＯＮ”し、ノードＮ１９の信号が“Ｌｏｗ”レベルであるＶＳＳレベルとなる。このＶＳＳレベルのデータはラッチ回路ＬＡＴＣＨ１でラッチされ第１の入出力端子ＰａｄＡから出力される。
【００６１】
なお、出力バッファ回路ＳＢＵＦＦ２のＰｃｈ  ＭＯＳトランジスタＰＴ２が“ＯＮ”するまでは、このデータはラッチ回路ＬＡＴＣＨ１でラッチされる。ノードＮ１７の信号は、ＶＣＣＡレベルを維持するので出力バッファ回路ＳＢＵＦＦ２のＰｃｈ  ＭＯＳトランジスタＰＴ２は“ＯＮ”しない。
【００６２】
そして、ノードＮ９の信号が立ち上がる（ＶＳＳレベルからＶＣＣＢレベルへ）と、遅延時間ｔｄ４だけ遅延してノードＮ１４の信号が立ち上がる（ＶＳＳレベルからＶＣＣＢレベルへ）。遅延時間ｔｄ４は、
td4＝tdINV3a＋tdLS2a＋tdINV4a・・・・・・・・・・式（４）
と表わされる。なお、ｔｄＩＮＶ３ａはインバータＩＮＶ３の立ち下がりの遅延時間、ｔｄＬＳ２ａは第２のレベルシフタ回路ＬＳ２の立ち下がりの遅延時間、ｔｄＩＮＶ４ａはインバータＩＮＶ４の立ち上がりの遅延時間である。
【００６３】
続いて、ノードＮ１５の信号が遅延回路ＤＩＮ３の遅延時間ｔｄ１３だけ遅延され、且つ反転されＶＣＣＡレベルからＶＳＳレベルとなる。２入力ＮＡＮＤ回路ＮＡＮＤ２に入力されるノードＮ１４及びノードＮ１５の信号が略遅延時間ｔｄ１３の間、ＶＣＣＡレベルとなるのでノードＮ１７がＶＳＳレベルとなる。この結果、略遅延時間ｔｄ１３の間出力バッファ回路ＳＢＵＦＦ２のＰｃｈ  ＭＯＳトランジスタＰＴ２が“ＯＮ”し、ノードＮ１９の信号が“Ｈｉｇｈ”レベルであるＶＣＣＡレベルとなる。このＶＣＣＡレベルのデータはラッチ回路ＬＡＴＣＨ１でラッチされ第１の入出力端子ＰａｄＡから出力される。
【００６４】
なお、出力バッファ回路ＳＢＵＦＦ２のＮｃｈ  ＭＯＳトランジスタＮＴ２が“ＯＮ”するまでは、このデータはラッチ回路ＬＡＴＣＨ１でラッチされる。ノードＮ１８の信号は、ＶＳＳレベルを維持するので出力バッファ回路ＳＢＵＦＦ２のＮｃｈ  ＭＯＳトランジスタＮＴ２は“ＯＮ”しない。
【００６５】
上述したように、本実施例の信号レベル変換回路では、ＶＣＣＡ系回路部１、ＶＣＣＢ系回路部２、レベシフタ回路ＬＳ１、及びレベルシフタ回路ＬＳ２が設けられる。ＶＣＣＡ系回路部１には入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。ＶＣＣＢ系回路部２には入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。入出力端子ＰａｄＡから入力信号が入力され、入出力端子ＰａｄＢにレベルシフトされた信号が伝送される場合、入力信号が立ち上がるとき遅延回路ＤＩＮ１及び２入力ＮＡＮＤ回路ＮＡＮＤ１により、出力バッファ回路ＳＢＵＦＦ１のＰｃｈ  ＭＯＳトランジスタＰＴ１がオンし、ラッチ回路ＬＡＴＣＨ２でハイレベルのデータがラッチされ、ラッチされたハイレベルのデータが入出力端子ＰａｄＢから出力される。入力信号が立ち下がるとき遅延回路ＤＩＮ２及び２入力ＮＯＲ回路ＮＯＲ１により、出力バッファ回路ＳＢＵＦＦ１のＮｃｈ  ＭＯＳトランジスタＮＴ１がオンし、ラッチ回路ＬＡＴＣＨ２でローレベルのデータがラッチされ、ラッチされたローレベルのデータが入出力端子ＰａｄＢから出力される。一方、入出力端子ＰａｄＢから入力信号が入力され、入出力端子ＰａｄＡにレベルシフトされた信号が伝送される場合、入力信号が立ち上がるとき遅延回路ＤＩＮ３及び２入力ＮＡＮＤ回路ＮＡＮＤ２により、出力バッファ回路ＳＢＵＦＦ２のＰｃｈ  ＭＯＳトランジスタＰＴ２がオンし、ラッチ回路ＬＡＴＣＨ１でハイレベルのデータがラッチされ、ラッチされたハイレベルのデータが入出力端子ＰａｄＡから出力される。入力信号が立ち下がるとき遅延回路ＤＩＮ４及び２入力ＮＯＲ回路ＮＯＲ２により、出力バッファ回路ＳＢＵＦＦ２のＮｃｈ  ＭＯＳトランジスタＮＴ２がオンし、ラッチ回路ＬＡＴＣＨ１でローレベルのデータがラッチされ、ラッチされたローレベルのデータが入出力端子ＰａｄＡから出力される。
【００６６】
このため、双方向タイプの信号レベル変換回路７０では、方向切り替え制御信号を必要としない。また、方向切り替え制御信号を伝送する専用端子を必要としない。更に、方向切り替え制御信号を用いない双方向タイプの信号レベル変換回路にブースト回路などを内蔵させた場合、高速フルスイング動作が困難であるが、双方向タイプの信号レベル変換回路７０では高速フルスイング動作が達成できる。
【００６７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６８】
例えば、実施例では、移動体端末機器に適用されたが、ＣＰＵ（Central  Processing  Unit）やプロセッサを含むシステムなどに適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係る双方向タイプの信号レベル変換回路を示す回路図。
【図２】本発明の実施例１に係るレベルシフタ回路を示す回路図、図２（ａ）は第１のレベルシフタ回路を示す回路図、図２（ｂ）は第２のレベルシフタ回路を示す回路図。
【図３】本発明の実施例１に係る遅延回路を示す回路図、図３（ａ）は第１の遅延回路を示す回路図、図３（ｂ）は第２の遅延回路を示す回路図、図３（ｃ）は第３の遅延回路を示す回路図、図３（ｄ）は第４の遅延回路を示す回路図。
【図４】本発明の実施例１に係る第１の入出力端子から第２の入出力端子へ信号が伝送される場合の双方向タイプの信号レベル変換回路の動作を示すタイミングチャート。
【図５】本発明の実施例１に係る第２の入出力端子から第１の入出力端子へ信号が伝送される場合の双方向タイプの信号レベル変換回路の動作を示すタイミングチャート。
【符号の説明】
【００７０】
１  ＶＣＣＡ系回路部
２  ＶＣＣＢ系回路部
７０  信号レベル変換回路
ＤＩＮ１〜４  遅延回路
ＩＮＶ１〜４、ＩＮＶ１１〜１４、ＩＮＶ２１、ＩＮＶ２２  インバータ
ＬＡＴＣＨ１、ＬＡＴＣＨ２  ラッチ回路
ＬＳ１、ＬＳ２  レベルシフタ回路
Ｎ１〜９、Ｎ１２〜１９、Ｎ２１、Ｎ２２  ノード
ＮＡＮＤ１、ＮＡＮＤ２  ２入力ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２  ２入力ＮＯＲ回路
ＮＴ１、ＮＴ２  Ｎｃｈ、ＮＴ１１、ＮＴ１２、ＮＴ２１、ＮＴ２２  ＭＯＳトランジスタ
ＰａｄＡ、ＰａｄＢ  入出力端子
ＰＴ１、ＰＴ２、ＰＴ１１、ＰＴ１２、ＰＴ２１、ＰＴ２２  Ｐｃｈ  ＭＯＳトランジスタ
ＳＢＵＦＦ１、ＳＢＵＦＦ２  出力バッファ回路
ｔｄ１〜４、ｔｄ１１〜１４  遅延時間
ＶＣＣＡ、ＶＣＣＢ  高電位側電源
ＶＳＳ  低電位側電源（接地電位）
【図１】
2009182609.tif 000003
【図２】
2009182609.tif 000004
【図３】
2009182609.tif 000005
【図４】
2009182609.tif 000006
【図５】
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