(57)【要約】【課題】電気泳動表示装置において表示切替を迅速に行う。【解決手段】電気泳動表示装置１の表示部３の各画素２０における第１のメモリ構造部７００及び第２のメモリ構造部８００について、第１のメモリ構造部７００の第１のメモリ回路２５０に対して、制御用スイッチ２４により第２のメモリ構造部８００との電気的接続が切断された状態で画像信号が供給され書き込まれると共に、第２のメモリ構造部８００では、第１のメモリ構造部７００において保持された画像信号が制御用スイッチ２４を介して第２のメモリ回路２５に書き込まれ、画素電極２１の電位は、第２のメモリ構造部８００に保持された画像信号に基づいて制御される。【選択図】図２
2009229850.tif 000002
【特許請求の範囲】
【請求項１】
電気泳動表示装置の表示部における複数の画素の各々を構成し、画素電極と前記画素電極に対向する共通電極との間に印加される電位差に基づいて駆動される電気泳動素子を有する画素回路であって、
メモリ回路を夫々有する少なくとも二つのメモリ構造部と、
該少なくとも二つのメモリ構造部の各々の間の電気的接続を制御する制御用スイッチと
を備え、
前記少なくとも二つのメモリ構造部のうち一のメモリ構造部が有する前記メモリ回路に対して、前記制御用スイッチにより前記少なくとも二つのメモリ構造部のうち他のメモリ構造部との電気的接続が切断された状態で前記画素が選択される期間に、画像信号が書き込まれると共に、前記他のメモリ構造部が有する前記メモリ回路に対して、前記一のメモリ構造部において保持された前記画像信号が前記制御用スイッチを介して書き込まれ、
前記画素電極の電位は、前記他のメモリ構造部に保持された前記画像信号に基づいて制御される
ことを特徴とする画素回路。
【請求項２】
前記他のメモリ構造部が有する前記メモリ回路は、ＳＲＡＭを含むことを特徴とする請求項１に記載の画素回路。
【請求項３】
前記他のメモリ構造部は、当該他のメモリ構造部が有する前記メモリ回路からの前記画像信号に基づく出力に応じて前記画素電極をスイッチング制御することで、前記画素電極に所定の電位を供給するスイッチ回路を含むことを特徴とする請求項１又は２に記載の画素回路。
【請求項４】
前記一のメモリ構造部が有する前記メモリ回路は、蓄積容量を含むことを特徴とする請求項１から３のいずれか一項に記載の画素回路。
【請求項５】
請求項１から４のいずれか一項に記載の画素回路を備えることを特徴とする電気泳動表示装置。
【請求項６】
画素電極と前記画素電極に対向する共通電極との間に印加される電位差に基づいて駆動される電気泳動素子と、メモリ回路を夫々有する少なくとも二つのメモリ構造部と、該少なくとも二つのメモリ構造部の各々の間の電気的接続を制御する制御用スイッチとが夫々設けられた複数の画素を含む表示部を備えた電気泳動表示装置を駆動する電気泳動表示装置の駆動方法であって、
前記画素を選択し、前記少なくとも二つのメモリ構造部のうち一のメモリ構造部が有する前記メモリ回路に対して、前記制御用スイッチにより前記少なくとも二つのメモリ構造部のうち他のメモリ構造部との電気的接続を切断した状態で画像信号を書き込む第１の工程と、
前記他のメモリ構造部が有する前記メモリ回路に対して、前記一のメモリ構造部に保持された前記画像信号を前記制御用スイッチを介して書き込む第２の工程と、
前記他のメモリ構造部に保持された前記画像信号に基づいて前記画素電極の電位を制御する第３の工程と
を含むことを特徴とする電気泳動表示装置の駆動方法。
【請求項７】
請求項５に記載の電気泳動表示装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置における画素回路、電気泳動表示装置及びその駆動方法、並びに電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の電気泳動表示装置は、複数の画素によって次のように表示を行う表示部を有する。各画素では、画素スイッチング素子を介してメモリ回路に画像信号を書き込んだ後、書き込まれた画像信号に応じた電位により画素電極が駆動され、共通電極との間に電位差が生じる。これによって画素電極及び共通電極間の電気泳動素子を駆動することにより表示を行う。特許文献１には、このような画素について、メモリ回路にＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）を含む構成が開示されている。
【０００３】
或いは、本願発明者らの研究によれば、電気泳動素子を駆動するために、各画素において画素スイッチング素子及びＳＲＡＭを含むメモリ回路に加えてスイッチ回路を有する画素回路を構築し、このような画素回路により表示部において表示を行う。この画素回路は、（i）メモリ回路における画像信号の書き込みと分離して（ii）画素電極への電位の供給を行うことが可能なように構成されている。このような画素回路によれば、特許文献１による上述の画素回路と比較して、低消費電力で各画素を駆動することが可能となると共に、互いに画素電極が異なる電位となる隣接画素間でリーク電流が発生するのをより有効に防止することができる。
【０００４】
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような上記（i）と上記（ii）とを分離して行う画素回路では、以下のような問題点が生じる。即ち、まず第１の画像としてＸ画像の表示を行った後、Ｘ画像から第２の画像のＹ画像へ切り替える際に、Ｘ画像を階調反転させたＸ反転画像を表示し、続いてＹ画像を階調反転させたＹ反転画像を表示した後、Ｙ画像の表示を行うとする。この場合画素回路において、既にＸ画像の表示の際にメモリ回路に書き込まれた画像信号に基づいて上記（ii）を行ってＸ反転画像の表示を行い、同様にＹ画像の表示についても既にＹ反転画像の表示の際にメモリ回路に書き込まれた画像信号に基づいて行うため、夫々において上記（i）の動作は不要となる。これに対して、Ｙ反転画像の表示の際は上記（i）の動作を要し、各画素に対する画像信号を供給するための駆動回路の作動が必要となる。よって、Ｘ反転画像からＹ反転画像への切換に要する時間的な長さは、Ｘ画像からＸ反転画像への切換及びＹ反転画像からＹ画像への切換の各々と比較してより大きくなる。従って、本来の画像表示には何ら寄与しないため意味のないＸ反転画像が表示部に表示される時間もより長くなり、時間的に連続するＸ画像からＹ画像の間に意味のない画像（Ｘ反転画像）が視認されるに至り、その結果、表示品質が劣化してしまうという技術的問題点が発生し得る。
【０００６】
本発明は、例えば上記問題点に鑑みなされたものであり、表示切替を迅速に行うことが可能な画素回路、電気泳動表示装置及びその駆動方法、並びにこれらを適用した電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の画素回路は上記課題を解決するために、電気泳動表示装置の表示部における複数の画素の各々を構成し、画素電極と前記画素電極に対向する共通電極との間に印加される電位差に基づいて駆動される電気泳動素子を有する画素回路であって、メモリ回路を夫々有する少なくとも二つのメモリ構造部と、該少なくとも二つのメモリ構造部の各々の間の電気的接続を制御する制御用スイッチとを備え、前記少なくとも二つのメモリ構造部のうち一のメモリ構造部が有する前記メモリ回路に対して、前記制御用スイッチにより前記少なくとも二つのメモリ構造部のうち他のメモリ構造部との電気的接続が切断された状態で前記画素が選択される期間に、画像信号が書き込まれると共に、前記他のメモリ構造部が有する前記メモリ回路に対して、前記一のメモリ構造部において保持された前記画像信号が前記制御用スイッチを介して書き込まれ、前記画素電極の電位は、前記他のメモリ構造部に保持された前記画像信号に基づいて制御される。
【０００８】
本発明の画素回路は、電気泳動表示装置の表示部に含まれる複数の画素の各々を構成する。本発明の画素回路においては、画素電極及び共通電極の電位差に基づく電圧を印加することにより、画素電極及び共通電極間に設けられた電気泳動素子に含まれる電気泳動粒子を画素電極及び共通電極間で移動させることで画像を表示する。
【０００９】
本発明の画素回路は、電気泳動素子の他に、各々の間が制御用スイッチを介して電気的に接続される少なくとも二つのメモリ構造部を有している。各画素において表示を行う際には、電気泳動表示装置の駆動回路からの選択信号に基づいて画素が選択されると共に、この選択期間に画像信号が駆動回路から供給される。このように供給された画像信号は、少なくとも二つのメモリ構造部のうち一のメモリ構造部のメモリ回路に書き込まれる。この際、一のメモリ構造部は他のメモリ構造部と制御用スイッチにより電気的に切断された状態にある。
【００１０】
少なくとも二つのメモリ構造部のうち他のメモリ構造部には、一のメモリ構造部に保持された画像信号が制御用スイッチを介して供給され、メモリ回路に書き込まれる。画素電極の電位は、他のメモリ構造部において保持された画像信号に基づいて制御される。
【００１１】
従って、既に説明したように表示部においてＸ画像、Ｘ反転画像、Ｙ反転画像及びＹ画像の表示を順次に行う場合、他のメモリ構造部に保持された画像信号に基づいて画素電極に所定の電位が供給され、Ｘ画像又はＸ反転画像が表示されている状態で、各画素を選択して一のメモリ構造部に対して画像信号を供給することが可能となる。これにより、上記（i）の画像信号の書き込みと上記（ii）の画素電極への電位の供給とを同時並行的に行うことができる。ここに、一のメモリ構造部から画像信号を他のメモリ構造部に書き込む際には、画素電極に電位を供給することはできないが、各画素に対して画像信号を供給するための駆動回路の作動は不要となる。
【００１２】
従って、Ｘ反転画像の後にＹ反転画像を表示するための上記（i）の画像信号の書き込みに要する時間的な長さを、Ｘ反転画像の表示後に上記（i）を行う場合と比較して飛躍的に短くすることが可能となる。よって、Ｘ反転画像からＹ反転画像への切換に要する時間的な長さも飛躍的に短くすることが可能となり、無意味なＸ反転画像が表示される時間を短くすることができる。その結果、Ｘ画像からＹ画像へ迅速な表示切換が可能となり、例えば表示部において動画を表示する場合もより高品位な表示を行うことができる。
【００１３】
本発明の画素回路の一態様では、前記他のメモリ構造部が有する前記メモリ回路は、ＳＲＡＭを含む。
【００１４】
この態様によれば、他のメモリ構造部に対する一のメモリ構造部からの画像信号の書き込みと、他のメモリ構造部に保持された画像信号に基づく画素電極に対する所定の電位の供給とで、互いに異なる電圧でメモリ回路を駆動することが可能となる。具体的には、例えば、メモリ回路を駆動するために要する最低限の電圧を供給して、一のメモリ構造部から画像信号を他のメモリ構造部に書き込み、その後、画素電極及び共通電極間を所定の電位差とするために、メモリ回路の駆動に要する電圧を昇圧させ、この状態で画素電極に所定の電位を供給する。
【００１５】
従って、他のメモリ構造部を画素電極及び共通電極間を所定の電位差とするために要する電圧で常時駆動する場合と比較して、より低消費電力で画素回路を駆動することができる。
【００１６】
本発明の画素回路の他の態様では、前記他のメモリ構造部は、当該他のメモリ構造部が有する前記メモリ回路からの前記画像信号に基づく出力に応じて前記画素電極をスイッチング制御することで、前記画素電極に所定の電位を供給するスイッチ回路を含む。
【００１７】
この態様では、他のメモリ構造部においてスイッチ回路はメモリ回路からの画像信号に基づく出力に応じて、制御線と画素電極との電気的接続を切り替えることで、画素電極には所定の電位が制御線及びスイッチ回路を介して供給される。ここに、互いに異なる電位に画素電極が維持される隣接画素は、互いに異なる制御線にスイッチ回路により画素電極が電気的に接続されると共に、一方における画素電極に制御線を介して所定電位が供給されている状態で、他方に対応する制御線は電気的接続が切断されたハイインピーダンス状態にある。従って、互いに異なる電位に画素電極が維持される隣接画素間でリーク電流が発生するのを有効に防止することが可能となる。
【００１８】
本発明の画素回路の他の態様では、前記一のメモリ構造部が有する前記メモリ回路は、蓄積容量を含む。
【００１９】
この態様では、一のメモリ構造部におけるメモリ回路をＤＲＡＭにより構成することで、より簡易な構成とし、メモリ回路に対する画像信号の書き込みをより簡略化させることができる。
【００２０】
本発明の電気泳動表示装置は上記課題を解決するために、上述した本発明の画素回路（但し、その各種態様を含む）を備える。
【００２１】
本発明の電気泳動表示装置によれば、上述した本発明の画素回路により表示部において画像表示を行うため、迅速な表示切換が可能となり高品位な表示を行うことができる。
【００２２】
本発明の電気泳動表示装置の駆動方法は上記課題を解決するために、画素電極と前記画素電極に対向する共通電極との間に印加される電位差に基づいて駆動される電気泳動素子と、メモリ回路を夫々有する少なくとも二つのメモリ構造部と、該少なくとも二つのメモリ構造部の各々の間の電気的接続を制御する制御用スイッチとが夫々設けられた複数の画素を含む表示部を備えた電気泳動表示装置を駆動する電気泳動表示装置の駆動方法であって、前記画素を選択し、前記少なくとも二つのメモリ構造部のうち一のメモリ構造部が有する前記メモリ回路に対して、前記制御用スイッチにより前記少なくとも二つのメモリ構造部のうち他のメモリ構造部との電気的接続を切断した状態で画像信号を書き込む第１の工程と、前記他のメモリ構造部が有する前記メモリ回路に対して、前記一のメモリ構造部に保持された前記画像信号を前記制御用スイッチを介して書き込む第２の工程と、前記他のメモリ構造部に保持された前記画像信号に基づいて前記画素電極の電位を制御する第３の工程とを含む。
【００２３】
本発明の電気泳動表示装置の駆動方法によれば、上述した本発明の画素回路と同様に、迅速な表示切換が可能となり電気泳動表示装置においてより高品位な表示を行うことができる。
【００２４】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気泳動表示装置を備える。
【００２５】
本発明の電子機器によれば、上述した本発明の電気泳動表示装置を具備してなるので、迅速に表示切換を行うことが出来、高品位な表示を行うことが可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。
【００２６】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
【発明を実施するための最良の形態】
【００２７】
以下では、本発明の実施形態について図を参照しつつ説明する。
【００２８】
先ず、本実施形態に係る電気泳動表示装置の全体構成について、図１及び図２を参照して説明する。
【００２９】
図１は、本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【００３０】
図１において、本実施形態に係る電気泳動表示装置１は、表示部３と、制御部１０と、走査線駆動回路６０と、データ線駆動回路７０と、電源回路２１０と、共通電位供給回路２２０とを備えている。
【００３１】
表示部３には、ｍ行×ｎ列分の画素２０がマトリクス状（二次元平面的）に配列されている。また、表示部３には、ｍ本の走査線４０（即ち、走査線Ｙ１、Ｙ２、…、Ｙｍ）と、ｎ本のデータ線５０（即ち、データ線Ｘ１、Ｘ２、…、Ｘｎ）とが互いに交差するように設けられている。具体的には、ｍ本の走査線４０は、行方向（即ち、Ｘ方向）に延在し、ｎ本のデータ線５０は、列方向（即ち、Ｙ方向）に延在している。ｍ本の走査線４０とｎ本のデータ線５０との交差に対応して画素２０が配置されている。
【００３２】
制御部１０は、走査線駆動回路６０、データ線駆動回路７０、電源回路２１０及び共通電位供給回路２２０の動作を制御する。制御部１０は、例えば、クロック信号、スタートパルス等のタイミング信号を各回路に供給する。制御部１０は、後述する各画素２０の制御用スイッチに、制御信号線９６を介して制御信号を供給する。
【００３３】
走査線駆動回路６０は、制御部１０から供給されるタイミング信号に基づいて、走査線Ｙ１、Ｙ２、…、Ｙｍの各々に走査信号をパルス的に順次供給する。
【００３４】
データ線駆動回路７０は、制御部１０から供給されるタイミング信号に基づいて、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給する。画像信号は、高電位レベル（以下「ハイレベル」という。例えば５Ｖ）又は低電位レベル（以下「ローレベル」という。例えば０Ｖ）の２値的なレベルをとる。
【００３５】
電源回路２１０は、高電位電源線９１に高電位電源電位ＶＥＰを供給し、低電位電源線９２に低電位電源電位Ｖｓｓを供給し、第１の制御線９４に第１の電位Ｓ１を供給し、第２の制御線９５に第２の電位Ｓ２を供給する。尚、ここでは図示を省略するが、高電位電源線９１、低電位電源線９２、第１の制御線９４及び第２の制御線９５の各々は、電気的なスイッチを介して電源回路２１０に電気的に接続されている。
【００３６】
共通電位供給回路２２０は、共通電位線９３に共通電位Ｖｃｏｍを供給する。尚、ここでは図示を省略するが、共通電位線９３は、電気的なスイッチを介して共通電位供給回路２２０に電気的に接続されている。
【００３７】
尚、制御部１０、走査線駆動回路６０、データ線駆動回路７０、電源回路２１０及び共通電位供給回路２２０には、各種の信号が入出力されるが、本実施形態と特に関係のないものについては説明を省略する。
【００３８】
図２は、画素の電気的な構成を示す等価回路図である。
【００３９】
画素２０は、画素電極２１と、画素電極２１と互いに対向するように配置された共通電極２２と、画素電極２１及び共通電極２２間に設けられた電気泳動素子２３と、第１のメモリ構造部７００と、第２のメモリ構造部８００と、第１のメモリ構造部７００及び第２のメモリ構造部８００間の電気的接続を制御する制御用スイッチ２４とを含む画素回路により構成されている。
【００４０】
第１のメモリ構造部７００は、駆動用スイッチ２４０と、蓄積容量からなる第１のメモリ回路２５０とを含み、ＤＲＡＭ構造を有している。このような構成によれば、第１のメモリ回路２５０をより簡易な構成とし、以下のような画像信号の書き込みをより簡略化させることができる。
【００４１】
駆動用スイッチ２４０は、例えばＮ型トランジスタで構成されている。駆動用スイッチ２４０は、そのゲートが走査線４０に電気的に接続されており、そのソースがデータ線５０に電気的に接続されており、そのドレインが第１のメモリ回路２５０に電気的に接続されている。駆動用スイッチ２４０は、データ線駆動回路７０（図１参照）からデータ線５０を介して供給される画像信号を、走査線駆動回路６０（図１参照）から走査線４０を介してパルス的に供給される走査信号に応じたタイミングで、第１のメモリ回路２５０に入力する。これにより、第１のメモリ回路２５０を構成する蓄積容量に画像信号が書き込まれる。
【００４２】
第２のメモリ構造部８００は、第１のメモリ構造部７００と制御用スイッチ２４を介して電気的に接続可能に構成されており、第２のメモリ回路２５及びスイッチ回路１１０を含んでいる。
【００４３】
制御用スイッチ２４は、例えばＮ型トランジスタで構成されている。制御用スイッチ２４は、そのゲートが制御信号線９６に電気的に接続されており、そのソースが第１のメモリ回路２５０に電気的に接続されており、そのドレインが第２のメモリ回路２５の入力端子Ｎ１に電気的に接続されている。制御用スイッチ２４は、第１のメモリ回路２５０に保持された画像信号を、制御部１０（図１参照）から制御信号線９６を介してパルス的に供給される制御信号に応じたタイミングで、第２のメモリ回路２５の入力端子Ｎ１に出力する。
【００４４】
第２のメモリ回路２５は、インバータ回路２５ａ及び２５ｂを有しており、ＳＲＡＭとして構成されている。
【００４５】
インバータ回路２５ａ及び２５ｂは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバータ回路２５ａの入力端子とインバータ回路２５ｂの出力端子とが互いに電気的に接続され、インバータ回路２５ｂの入力端子とインバータ回路２５ａの出力端子とが互いに電気的に接続されている。インバータ回路２５ａの入力端子が、メモリ回路２５の入力端子Ｎ１として構成されており、インバータ回路２５ａの出力端子が、メモリ回路２５の出力端子Ｎ２として構成されている。
【００４６】
インバータ回路２５ａは、Ｎ型トランジスタ２５ａ１及びＰ型トランジスタ２５ａ２を有している。Ｎ型トランジスタ２５ａ１及びＰ型トランジスタ２５ａ２のゲートは、第２のメモリ回路２５の入力端子Ｎ１に電気的に接続されている。Ｎ型トランジスタ２５ａ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐ型トランジスタ２５ａ２のソースは、高電位電源電位ＶＥＰが供給される高電位電源線９１に電気的に接続されている。Ｎ型トランジスタ２５ａ１及びＰ型トランジスタ２５ａ２のドレインは、第２のメモリ回路２５の出力端子Ｎ２に電気的に接続されている。
【００４７】
インバータ回路２５ｂは、Ｎ型トランジスタ２５ｂ１及びＰ型トランジスタ２５ｂ２を有している。Ｎ型トランジスタ２５ｂ１及びＰ型トランジスタ２５ｂ２のゲートは、第２のメモリ回路２５の出力端子Ｎ２に電気的に接続されている。Ｎ型トランジスタ２５ｂ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐ型トランジスタ２５ｂ２のソースは、高電位電源電位ＶＥＰが供給される高電位電源線９１に電気的に接続されている。Ｎ型トランジスタ２５ｂ１及びＰ型トランジスタ２５ｂ２のドレインは、第２のメモリ回路２５の入力端子Ｎ１に電気的に接続されている。
【００４８】
第２のメモリ回路２５は、その入力端子Ｎ１にハイレベルの画像信号が入力されると、その出力端子Ｎ２から低電位電源電位Ｖｓｓを出力し、その入力端子Ｎ１にローレベルの画像信号が入力されると、その出力端子Ｎ２から高電位電源電位ＶＥＰを出力する。即ち、第２のメモリ回路２５は、入力された画像信号がハイレベルであるかローレベルであるかに応じて、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰを出力する。言い換えれば、第２のメモリ回路２５は、入力された画像信号を、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰとして記憶可能に構成されている。
【００４９】
高電位電源線９１及び低電位電源線９２は、電源回路２１０からそれぞれ高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓが供給可能に構成されている。高電位電源線９１は、スイッチ９１ｓを介して電源回路２１０に電気的に接続されており、低電位電源線９２は、スイッチ９２ｓを介して電源回路２１０に電気的に接続されている。スイッチ９１ｓ及び９２ｓは、制御部１０によってオン状態とオフ状態とが切り替えられるように構成されている。スイッチ９１ｓがオン状態とされることで、高電位電源線９１と電源回路２１０とが電気的に接続され、スイッチ９１ｓがオフ状態とされることで、高電位電源線９１は電気的に切断されたハイインピーダンス状態とされる。スイッチ９２ｓがオン状態とされることで、低電位電源線９２と電源回路２１０とが電気的に接続され、スイッチ９２ｓがオフ状態とされることで、低電位電源線９２は電気的に切断されたハイインピーダンス状態とされる。
【００５０】
スイッチ回路１１０は、一例として第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２を備えている。
【００５１】
第１のトランスミッションゲート１１１は、Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎを備えている。Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎのソースは、第１の制御線９４に電気的に接続されている。Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎのドレインは、画素電極２１に電気的に接続されている。Ｐ型トランジスタ１１１ｐのゲートは、第２のメモリ回路２５の入力端子Ｎ１に電気的に接続されており、Ｎ型トランジスタ１１１ｎのゲートは、第２のメモリ回路２５の出力端子Ｎ２に電気的に接続されている。
【００５２】
第２のトランスミッションゲート１１２は、Ｐ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎを備えている。Ｐ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎのソースは、第２の制御線９５に電気的に接続されている。Ｐ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎのドレインは、画素電極２１に電気的に接続されている。Ｐ型トランジスタ１１２ｐのゲートは、第２のメモリ回路２５の出力端子Ｎ２に電気的に接続されており、Ｎ型トランジスタ１１２ｎのゲートは、第２のメモリ回路２５の入力端子Ｎ１に電気的に接続されている。
【００５３】
スイッチ回路１１０は、第２のメモリ回路２５に入力される画像信号に応じて、第１の制御線９４及び第２の制御線９５のいずれか一方の制御線を択一的に選択して、その一方の制御線を画素電極２１に電気的に接続する。
【００５４】
具体的には、第２のメモリ回路２５の入力端子Ｎ１にハイレベルの画像信号が入力されると、第２のメモリ回路２５からＮ型トランジスタ１１１ｎ及びＰ型トランジスタ１１２ｐのゲートに低電位電源電位Ｖｓｓが出力されると共に、Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１２ｎのゲートに高電位電源電位ＶＥＰが出力されることにより、第２のトランスミッションゲート１１２を構成するＰ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎのみがオン状態となり、第１のトランスミッションゲート１１１を構成するＰ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎはオフ状態となる。一方、第２のメモリ回路２５の入力端子Ｎ１にローレベルの画像信号が入力されると、第２のメモリ回路２５からＮ型トランジスタ１１１ｎ及びＰ型トランジスタ１１２ｐのゲートに高電位電源電位ＶＥＰが出力されると共に、Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１２ｎのゲートに低電位電源電位Ｖｓｓが出力されることにより、第１のトランスミッションゲート１１１を構成するＰ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎのみがオン状態となり、第２のトランスミッションゲート１１２を構成するＰ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎはオフ状態となる。つまり、第２のメモリ回路２５の入力端子Ｎ１にハイレベルの画像信号が入力された場合には、第２のトランスミッションゲート１１２のみがオン状態となり、一方、第２のメモリ回路２５の入力端子Ｎ１にローレベルの画像信号が入力された場合には、第１のトランスミッションゲート１１１のみがオン状態となる。
【００５５】
第１の制御線９４及び第２の制御線９５は、電源回路２１０からそれぞれ第１の電位Ｓ１及び第２の電位Ｓ２が供給可能に構成されている。第１の制御線９４は、スイッチ９４ｓを介して電源回路２１０に電気的に接続されており、第２の制御線９５は、スイッチ９５ｓを介して電源回路２１０に電気的に接続されている。スイッチ９４ｓ及び９５ｓは、制御部１０によってオン状態とオフ状態とが切り替えられるように構成されている。スイッチ９４ｓがオン状態とされることで、第１の制御線９４と電源回路２１０とが電気的に接続され、スイッチ９４ｓがオフ状態とされることで、第１の制御線９４は電気的に切断されたハイインピーダンス状態とされる。スイッチ９５ｓがオン状態とされることで、第２の制御線９５と電源回路２１０とが電気的に接続され、スイッチ９５ｓがオフ状態とされることで、第２の制御線９５は電気的に切断されたハイインピーダンス状態とされる。
【００５６】
複数の画素２０の各々の画素電極２１は、スイッチ回路１１０によって画像信号に応じて択一的に選択された制御線９４又は９５に電気的に接続される。その際、複数の画素２０の各々の画素電極２１は、スイッチ９４ｓ又は９５ｓのオンオフ状態に応じて、電源回路２１０から第１の電位Ｓ１又は第２の電位Ｓ２が供給される、或いはハイインピーダンス状態とされる。
【００５７】
より具体的には、ローレベルの画像信号が供給される画素２０については、第１のトランスミッションゲート１１１のみがオン状態となり、その画素２０の画素電極２１は、第１の制御線９４に電気的に接続され、スイッチ９４ｓのオンオフ状態に応じて電源回路２１０から第１の電位Ｓ１が供給され、又は、ハイインピーダンス状態とされる。一方、ハイレベルの画像信号が供給される画素２０については、第２のトランスミッションゲート１１２のみがオン状態となり、その画素２０の画素電極２１は、第２の制御線９５に電気的に接続され、スイッチ９５ｓのオンオフ状態に応じて電源回路２１０から第２の電位Ｓ２が供給され、又は、ハイインピーダンス状態とされる。
【００５８】
画素電極２１は、電気泳動素子２３を介して共通電極２２と互いに対向するように配置されている。
【００５９】
共通電極２２は、共通電位Ｖｃｏｍが供給される共通電位線９３に電気的に接続されている。共通電位線９３は、共通電位供給回路２２０から共通電位Ｖｃｏｍが供給可能に構成されている。共通電位線９３は、スイッチ９３ｓを介して共通電位供給回路２２０に電気的に接続されている。スイッチ９３ｓは、制御部１０によってオン状態とオフ状態とが切り替えられるように構成されている。スイッチ９３ｓがオン状態とされることで、共通電位線９３と共通電位供給回路２２０とが電気的に接続され、スイッチ９３ｓがオフ状態とされることで、共通電位線９３は電気的に切断されたハイインピーダンス状態とされる。
【００６０】
電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。
【００６１】
次に、本実施形態に係る電気泳動表示装置の表示部の具体的な構成について、図３及び図４を参照して説明する。
【００６２】
図３は、本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【００６３】
図３において、表示部３は、素子基板２８と対向基板２９との間に電気泳動素子２３が挟持される構成となっている。尚、本実施形態では、対向基板２９側に画像を表示することを前提として説明する。
【００６４】
素子基板２８は、例えばガラスやプラスチック等からなる基板である。素子基板２８上には、ここでは図示を省略するが、図２を参照して上述した制御用スイッチ２４、第１及び第２のメモリ構造部、走査線４０、データ線５０、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４、第２の制御線９５等が作り込まれた積層構造が形成されている。この積層構造の上層側に複数の画素電極２１がマトリクス状に設けられている。
【００６５】
対向基板２９は、例えばガラスやプラスチック等からなる透明な基板である。対向基板２９における素子基板２８との対向面上には、共通電極２２が複数の画素電極９ａと対向してベタ状に形成されている。共通電極２２は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム・スズ酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）等の透明導電材料から形成されている。
【００６６】
電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセル８０から構成されており、例えば樹脂等からなるバインダー３０及び接着層３１によって素子基板２８及び対向基板２９間で固定されている。尚、本実施形態に係る電気泳動表示装置１は、製造プロセスにおいて、電気泳動素子２３が予め対向基板２９側にバインダー３０によって固定されてなる電気泳動シートが、別途製造された、画素電極２１等が形成された素子基板２８側に接着層３１によって接着されている。
【００６７】
マイクロカプセル８０は、画素電極２１及び共通電極２２間に挟持され、１つの画素２０内に（言い換えれば、１つの画素電極２１に対して）１つ又は複数配置されている。
【００６８】
図４は、マイクロカプセルの構成を示す模式図である。尚、図４では、マイクロカプセルの断面を模式的に示している。
【００６９】
図４において、マイクロカプセル８０は、被膜８５の内部に分散媒８１と、電気泳動粒子である複数の白色粒子８２及び複数の黒色粒子８３とが封入されてなる。マイクロカプセル８０は、例えば、５０ｕｍ程度の粒径を有する球状に形成されている。
【００７０】
被膜８５は、マイクロカプセル８０の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂から形成されている。
【００７１】
分散媒８１は、白色粒子８２及び黒色粒子８３をマイクロカプセル８０内（言い換えれば、被膜８５内）に分散させる媒質である。分散媒８１としては、水や、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素、ベンゼン、トルエンや、キシレン、ヘキシルベンゼン、へブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１、２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩やその他の油類を単独で又は混合して用いることができる。また、分散媒８１には、界面活性剤が配合されてもよい。
【００７２】
白色粒子８２は、例えば、二酸化チタン、亜鉛華（酸化亜鉛）、三酸化アンチモン等の白色顔料からなる粒子（高分子或いはコロイド）であり、例えば負に帯電されている。
【００７３】
黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子或いはコロイド）であり、例えば正に帯電されている。
【００７４】
このため、白色粒子８２及び黒色粒子８３は、画素電極２１と共通電極２２との間の電位差によって発生する電場によって、分散媒８１中を移動することができる。
【００７５】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
【００７６】
図３及び図４において、画素電極２１と共通電極２２との間に、相対的に共通電極２２の電位が高くなるように電圧が印加された場合には、正に帯電された黒色粒子８３はクーロン力によってマイクロカプセル８０内で画素電極２１側に引き寄せられると共に、負に帯電された白色粒子８２はクーロン力によってマイクロカプセル８０内で共通電極２２側に引き寄せられる。この結果、マイクロカプセル８０内の表示面側（即ち、共通電極２２側）に白色粒子８２が集まることで、表示部３の表示面にこの白色粒子８２の色（即ち、白色）を表示することができる。逆に、画素電極２１と共通電極２２との間に、相対的に画素電極２１の電位が高くなるように電圧が印加された場合には、負に帯電された白色粒子８２がクーロン力によって画素電極２１側に引き寄せられると共に、正に帯電された黒色粒子８３はクーロン力によって共通電極２２側に引き寄せられる。この結果、マイクロカプセル８０の表示面側に黒色粒子８３が集まることで、表示部３の表示面にこの黒色粒子８３の色（即ち、黒色）を表示することができる。
【００７７】
更に、画素電極２１及び共通電極２２間における白色粒子８２及び黒色粒子８３の分布状態によって、白色と黒色との中間階調を表示することも可能である。また、白色粒子８２、黒色粒子８３に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等のカラー表示も可能となる。
【００７８】
次に、本実施形態の電気泳動表示装置における表示動作について、図５を参照して説明する。
【００７９】
図５は、電気泳動表示装置における表示動作を説明するためのフローチャートである。
【００８０】
本実施形態では一例として、図１における表示部３に第１の画像としてＸ画像を表示し、第２の画像としてＹ画像へ切り替える場合の表示動作を図５を参照して説明する。Ｘ画像からＹ画像へ切り替える際には、Ｘ画像及びＹ画像の間にＸ画像を階調反転させたＸ反転画像、及びＸ反転画像に続いてＹ画像を階調変転させたＹ反転画像を描画することで、Ｘ画像を消去する動作を行うものとする。
【００８１】
図１及び図５において、先ず、走査線駆動回路６０は、走査線Ｙ１、Ｙ２、…Ｙｍに順次に走査信号を供給し、走査信号に基づいて走査線Ｙ１、Ｙ２、…Ｙｍのうち一の走査線に対応する一行の画素２０が選択される期間において、データ線駆動回路７０はデータ線Ｘ１、Ｘ２、…て走査線Ｙ１、Ｙ２、Ｘｎに、Ｘ画像描画用の画像信号を供給する（ステップＳ１）。これにより、各画素２０では、走査信号に応じて駆動用スイッチ２４０（図２参照）から画像信号が第１のメモリ回路２５０を構成する蓄積容量に書き込まれる。
【００８２】
次に、制御部１０から制御信号線９６を介して制御信号が供給され制御用スイッチ２４がオン状態となる（ステップＳ２）。
【００８３】
続いて、制御信号に応じて第１のメモリ回路２５０に保持されたＸ画像描画用の画像信号が、制御用スイッチ２４を介して第２のメモリ回路２５の入力端子Ｎ１に入力される（ステップＳ３）。
【００８４】
ここで、図１において、電源回路２１０は、ハイレベル（例えば５Ｖ）の高電位電源電位ＶＥＰ及びローレベルの低電位電源電位Ｖｓｓ（例えば０Ｖ）を供給する。図２において、高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓは夫々、オン状態とされたスイッチ９１ｓ及び９２ｓを介して高電位電源線９１及び低電位電源線９２に供給される。一方で、ステップＳ３に係る動作では、電源回路２１０は、第１の電位Ｓ１及び第２の電位Ｓ２の供給を行わず、共通電位供給回路２２０は共通電位Ｖｃｏｍの供給を行わず、更に、スイッチ９３ｓ、９４ｓ及び９５ｓはオフ状態となっている。よって、図２に示す共通電位線９３、第１の制御線９４及び第２の制御線９５はハイインピーダンス状態にある。
【００８５】
続いて、制御部１０が制御信号線９６への制御信号の供給を停止することで、制御用スイッチ２４もオフ状態となる（ステップＳ４）。これにより、図２において第１のメモリ構造部７００及び第２のメモリ構造部８００間の電気的接続が切断される。
【００８６】
続いて、電源回路２１０は、ハイレベル（例えば１５Ｖ）の高電位電源電位ＶＥＰを昇圧して供給し且つローレベルの低電位電源電位Ｖｓｓ（例えば０Ｖ）を供給すると共に、第１の電位Ｓ１をハイレベル（例えば１５Ｖ）として供給し、第２の電位Ｓ２をローレベル（例えば０Ｖ）として供給する（ステップＳ５）。この場合、第１の電位Ｓ１が供給される期間において第２の電位Ｓ２は供給されず、第２の電位Ｓ２が供給される期間において第１の電位Ｓ１は供給されない。
【００８７】
また、共通電位供給回路２２０は、好ましくは共通電位Ｖｃｏｍをローレベル（例えば０Ｖ）及びハイレベル（例えば１５Ｖ）のいずれかに周期的に変動させて供給する。これにより、所謂「コモン振り駆動」が行われる。
【００８８】
このように供給された高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ、第１の電位Ｓ１及び第２の電位Ｓ２、並びに共通電位Ｖｃｏｍはオン状態とされたスイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓを介して図２に示す各種の配線９１、９２、９３、９４及び９５に供給される。但し、第１の電位Ｓ１が供給される期間においては、第１の制御線９４がスイッチ９４ｓを介して電源回路２１０に電気的に接続され、第２の制御線９５は対応するスイッチ９５ｓがオフ状態とされるため、ハイインピーダンス状態にある。一方で、第２の電位Ｓ２が供給される期間においては、第２の制御線９５がスイッチ９５ｓを介して電源回路２１０に電気的に接続され、第１の制御線９４は対応するスイッチ９４ｓがオフ状態とされるため、ハイインピーダンス状態にある。
【００８９】
各画素２０の第２のメモリ回路２５にはローレベル或いはハイレベルの画像信号が保持された状態にある。よって、各画素２０では、第２のメモリ回路２５からの出力（高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ）に応じて、スイッチ回路１１０の第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２の一方がオン状態にある。
【００９０】
具体的には、ローレベルの画像信号が入力された画素２０では、第１のトランスミッションゲート１１１のみがオン状態にあり、画素電極２１は第１の制御線９４に電気的に接続されている。また、ハイレベルの画像信号が入力された画素２０では、第２のトランスミッションゲート１１２のみがオン状態にあり、画素電極２１は第２の制御線９５に電気的に接続されている。
【００９１】
従って、ローレベルの画像信号が入力された画素２０では、第１の制御線９４から第１の電位Ｓ１（ハイレベル、例えば１５Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがローレベル（例えば０Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、黒色表示が行われる。一方で、ハイレベルの画像信号が入力された画素２０では、第２の制御線９５から第２の電位Ｓ２（ローレベル、例えば０Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがハイレベル（例えば１５Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、白色表示が行われる。これにより、表示部３においてはＸ画像が描画されて表示される。
【００９２】
ここに、ステップＳ５に係る動作と同時並行的にステップＳ６に係る動作を行う。図１において、走査線駆動回路６０から供給される走査信号に基づいて走査線Ｙ１、Ｙ２、…Ｙｍの各々に対応する各行の画素２０が選択される期間において、データ線駆動回路７０はデータ線Ｘ１、Ｘ２、…Ｘｎに、Ｙ画像描画用の画像信号を供給する（ステップＳ６）。図２において各画素２０では、走査信号に応じて駆動用スイッチ２４０から画像信号が第１のメモリ回路２５０を構成する蓄積容量に書き込まれる。この際、既に説明したように制御用スイッチ２４はオフ状態となっており、第１のメモリ構造部７００及び第２のメモリ構造部８００間の電気的接続が切断された状態となっている。
【００９３】
ステップＳ５及びステップＳ６の各々に係る動作の終了後、表示部３における表示切替を行うべく、Ｘ画像を消去するためのＸ反転画像を描画する（ステップＳ７）。この際、第１のメモリ構造部７００及び第２のメモリ構造部８００間の電気的接続が切断された状態となっている。
【００９４】
ステップＳ７に係る動作では、ステップＳ５に係る動作と同様に、高電位電源電位ＶＥＰ（ハイレベル、例えば１５Ｖ）及び低電位電源電位Ｖｓｓ（ローレベル、例えば０Ｖ）が供給されると共に、共通電位Ｖｃｏｍ（ハイレベル、例えば１５Ｖ又はローレベル、例えば０Ｖ）が供給され、好ましくはコモン振り駆動が行われる。また、電源回路２１０からは、第１の電位Ｓ１がローレベル（例えば０Ｖ）、第２の電位Ｓ２がハイレベル（例えば１５Ｖ）で夫々供給される。尚、ステップＳ５に係る動作と同様に、第１の電位Ｓ１が供給される期間において第２の電位Ｓ２は供給されず、第２の電位Ｓ２が供給される期間において第１の電位Ｓ１は供給されない。よって、第１の電位Ｓ１が供給される期間においては、第２の制御線９５がハイインピーダンス状態となり、第２の電位Ｓ２が供給される期間においては、第１の制御線９４がハイインピーダンス状態となる。
【００９５】
この際、表示部３において、ローレベルの画像信号が入力された画素２０では、第１のトランスミッションゲート１１１のみがオン状態にあり、画素電極２１は第１の制御線９４に電気的に接続されている。また、ハイレベルの画像信号が入力された画素２０では、第２のトランスミッションゲート１１２のみがオン状態にあり、画素電極２１は第２の制御線９５に電気的に接続されている。
【００９６】
従って、ローレベルの画像信号が入力された画素２０では、第１の制御線９４から第１の電位Ｓ１（ローレベル、例えば０Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがハイレベル（例えば１５Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、白色表示が行われる。一方で、ハイレベルの画像信号が入力された画素２０では、第２の制御線９５から第２の電位Ｓ２（ハイレベル、例えば１５Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがローレベル（例えば０Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、黒色表示が行われる。これにより、表示部３においてはＸ画像が階調反転されたＸ反転画像が描画されて表示される。
【００９７】
その後、電源回路２１０及び共通電位供給回路２２０からの各種の電源の供給が停止し、且つ図２に示す画素２０について、スイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓはオフ状態となる（ステップＳ８）。よって、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５はいずれもハイインピーダンス状態（Ｈｉ−Ｚ）となる。
【００９８】
続いて、制御信号に応じて制御用スイッチ２４がオン状態となり（ステップＳ９）、その後、上述したステップＳ３に係る動作と同様に電源回路２１０からの高電位電源電位ＶＥＰ（例えば５Ｖ）及び低電位電源電位Ｖｓｓ（例えば０Ｖ）の供給により、第２のメモリ回路２５が駆動される（ステップＳ１０）。これにより、第１のメモリ回路２５０に保持されたＹ画像描画用の画像信号が、制御用スイッチ２４を介して第２のメモリ回路２５の入力端子Ｎ１に入力される（ステップＳ１１）。その後、制御用スイッチ２４がオフ状態とされ、第１のメモリ構造部７００及び第２のメモリ構造部８００間の電気的接続が切断される。
【００９９】
続いて、Ｘ反転画像を、これと同様にＸ画像を消去するためのＹ反転画像に切り替える（ステップＳ１２）。この際には、ステップＳ７に係る動作と同様に、各種の電位が供給され、好ましくはコモン振り駆動が行われる。
【０１００】
各画素２０の第２のメモリ回路２５にはローレベル或いはハイレベルの画像信号が保持された状態にあり、ローレベルの画像信号が入力された画素２０では、第１のトランスミッションゲート１１１のみがオン状態にあり、画素電極２１は第１の制御線９４に電気的に接続されている。また、ハイレベルの画像信号が入力された画素２０では、第２のトランスミッションゲート１１２のみがオン状態にあり、画素電極２１は第２の制御線９５に電気的に接続されている。よって、ステップＳ７に係る動作と同様に、ローレベルの画像信号が入力された画素２０では白色表示が行われ、ハイレベルの画像信号が入力された画素２０では黒色表示が行われる。これにより、表示部３においてはＹ画像が階調反転されたＹ反転画像が描画されて表示される。
【０１０１】
その後、Ｙ反転画像を階調反転したＹ画像を表示する（ステップＳ１３）。この際には、ステップＳ１２に係る動作と同様に、各種の電位が供給され、好ましくはコモン振り駆動が行われる。また、電源回路２１０からは、第１の電位Ｓ１がハイレベル（例えば１５Ｖ）、第２の電位Ｓ２がローレベル（例えば０Ｖ）で夫々供給される。尚、第１の電位Ｓ１が供給される期間においては、第２の制御線９５は第２の電位Ｓ２が供給されずハイインピーダンス状態となり、第２の電位Ｓ２が供給される期間においては、第１の制御線９４は第１の電位Ｓ１が供給されずハイインピーダンス状態となる。
【０１０２】
ローレベルの画像信号が入力された画素２０では、第１のトランスミッションゲート１１１のみがオン状態にあり、画素電極２１は第１の制御線９４に電気的に接続されている。従って、第１の制御線９４から第１の電位Ｓ１（ハイレベル、例えば１５Ｖ）が画素電極２１に供給され、黒色表示が行われる。
【０１０３】
また、ハイレベルの画像信号が入力された画素２０では、第２のトランスミッションゲート１１２のみがオン状態にあり、画素電極２１は第２の制御線９５に電気的に接続されている。従って、第２の制御線９５から第２の電位Ｓ２（ローレベル、例えば０Ｖ）が画素電極２１に供給され、白色表示が行われる。これにより、表示部３においてはＹ画像が表示される。
【０１０４】
以上のような表示動作では、第２のメモリ構造部８００において、ＳＲＡＭにより構成される第２のメモリ回路２５は、高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓの電位差（例えば５Ｖ）に基づく電圧で駆動されて、第１のメモリ回路２５０に保持された画像信号が書き込まれると共に、Ｘ画像、Ｘ反転画像、Ｙ反転画像及びＹ画像の各々の表示を行う際には、昇圧された高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓの電位差（例えば１５Ｖ）に基づく電圧で駆動される。即ち、この場合は第２のメモリ回路２５を駆動するために要する最低限の電圧を供給して、画像信号の書き込みを行い、その後、画素電極２１及び共通電極２２間を所定の電位差（例えば１５Ｖ）とするために、第２のメモリ回路２５の駆動に要する電圧を昇圧させ、この状態で画素電極２１に第１の電位Ｓ１又は第２の電位Ｓ２を供給する。
【０１０５】
従って、第２のメモリ回路２５を画素電極２１及び共通電極２２間を所定の電位差（例えば１５Ｖ）とするために要する電圧で常時駆動する場合と比較して、より低消費電力で各画素２０を駆動することができる。
【０１０６】
また、Ｘ画像、Ｘ反転画像、Ｙ反転画像及びＹ画像の各々の表示を行うために、互いに異なる電位（ハイレベル、例えば１５Ｖ及びローレベル、例えば０Ｖ）に画素電極２１が維持される隣接画素２０は、互いに異なる制御線９４及び９５に夫々スイッチ回路１１０により画素電極２１が電気的に接続されると共に、一方における画素電極２１に制御線９４又は９５を介して電位が供給されている状態で、他方に対応する制御線９４又は９５は電気的接続が切断されたハイインピーダンス状態にある。具体的に、ローレベルの画像信号が入力された画素２０では、画素電極２１は第１の制御線９４に電気的に接続され、ハイレベルの画像信号が入力された画素２０では、画素電極２１は第２の制御線９５に電気的に接続される。また、第１の電位Ｓ１が第１の制御線９４を介して供給される期間においては、第２の制御線９５はハイインピーダンス状態にあり、第２の電位Ｓ２が第２の制御線９５を介して供給される期間においては、第１の制御線９４はハイインピーダンス状態にある。また、各々の画素２０において、それ以外の第２のメモリ回路２５に画像信号が書き込まれる期間等においては、第１の制御線９４及び第２の制御線９５はハイインピーダンス状態となる。従って、互いに異なる電位に画素電極２１が維持される隣接画素２０間でリーク電流が発生するのを有効に防止することが可能となる。
【０１０７】
次に、図６を参照して比較例について、本実施形態と異なる主要な構成についてのみ説明する。
【０１０８】
図６は、比較例における画素の電気的な構成を示す等価回路図である。
【０１０９】
比較例において、画素２０の回路構成の本実施形態との主要な相違点は、図２に示す第１のメモリ構造部７００が設けられておらず、第２のメモリ構造部８００と同様のメモリ構造を有する。即ち、図６において、画素２０には、図２に示す駆動用スイッチ２４０と同様の画素スイッチング用トランジスタ２４が設けられると共に、第２のメモリ回路と同様のメモリ回路２５及びスイッチ回路１１０を含む。従って、本実施形態とは異なり、図２に示すような制御用スイッチ２４は設けられていないので、表示部３には制御信号線９６は配線されず（図１又は図２参照）、制御信号の供給も行われない。
【０１１０】
この場合、図５を参照して説明したものと同様の表示動作を行う場合、図５を参照すれば、ステップＳ１に係る動作と同様に走査線駆動回路６０及びデータ線駆動回路７０が駆動されて、各画素２０にはＸ画像描画用の画像信号が供給され、ステップＳ３と同様にメモリ回路２５に画像信号が書き込まれた後、ステップＳ５に係る動作と同様に、表示部３においてＸ画像が描画されて表示される。その後、図５におけるステップＳ７に係る動作と同様にＸ反転画像による消去が行われた後に、Ｙ反転画像による消去を行うためには、ステップＳ６に係る動作と同様の動作を行ってＹ画像描画用の画像信号をメモリ回路２５に書き込む必要がある。
【０１１１】
即ち、図６に示す比較例の画素２０は、Ｘ画像又はＸ反転画像が描画されるのと同時並行的に、Ｙ画像描画用の画像信号を書き込むことが不可能な回路構成となっている。従って、Ｘ反転画像からＹ反転画像への切換に要する時間的な長さがより大きくなるため、無意味なＸ反転画像の表示が表示部３において行われる時間もより長くなる。
【０１１２】
これに対して、本実施形態では、図５に示すようにステップＳ５に係る動作と同時並行的にステップＳ６に係る動作を行い、Ｘ画像が表示されている状態で、各画素２０を選択して第１のメモリ構造部７００に対してＹ画像描画用の画像信号を供給することができる。
【０１１３】
ここに、ステップＳ１１に係る動作において第１のメモリ構造部７００からＹ画像描画用の画像信号を第２のメモリ構造部８００に書き込む際には、画素電極２１には第１の電位Ｓ１又は第２の電位Ｓ２を供給することはできず、Ｙ反転画像の描画を行うことはできないが、各画素２０に対して画像信号を供給するための走査線駆動回路６０及びデータ線駆動回路７０の作動は不要となる。従って、Ｘ反転画像の後にＹ反転画像を表示するためのＹ画像描画用の画像信号の書き込みに要する時間的な長さを、比較例のようにＸ反転画像の表示後に走査線駆動回路６０及びデータ線駆動回路７０を駆動させて行う場合と比較して飛躍的に短くすることが可能となる。
【０１１４】
よって、Ｘ反転画像からＹ反転画像への切換に要する時間的な長さも飛躍的に短くすることが可能となり、無意味なＸ反転画像が表示される時間を短くすることができる。その結果、Ｘ画像からＹ画像へ迅速な表示切換が可能となり、例えば表示部３において動画を表示する場合もより高品位な表示を行うことができる。
【０１１５】
次に、上述した電気泳動表示装置を適用した電子機器について、図７及び図８を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。
【０１１６】
図７は、電子ペーパー１４００の構成を示す斜視図である。
【０１１７】
図７に示すように、電子ペーパー１４００は、上述した実施形態に係る電気泳動表示装置を表示部１４０１として備えている。電子ペーパー１４００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１４０２を備えて構成されている。
【０１１８】
図８は、電子ノート１５００の構成を示す斜視図である。
【０１１９】
図８に示すように、電子ノート１５００は、図７で示した電子ペーパー１４００が複数枚束ねられ、カバー１５０１に挟まれているものである。カバー１５０１は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１２０】
上述した電子ペーパー１４００及び電子ノート１５００は、上述した実施形態に係る電気泳動表示装置を備えるので、消費電力が小さく、高品質な画像表示を行うことが可能である。
【０１２１】
尚、これらの他に、腕時計、携帯電話、携帯用オーディオ機器などの電子機器の表示部に、上述した本実施形態に係る電気泳動表示装置を適用することができる。
【０１２２】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う画素回路、電気泳動表示装置及びその駆動方法、該電気泳動表示装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１２３】
【図１】本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【図２】画素の電気的な構成を示す等価回路図である。
【図３】本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【図４】マイクロカプセルの構成を示す模式図である。
【図５】電気泳動表示装置における表示動作を説明するためのフローチャートである。
【図６】比較例における画素の電気的な構成を示す等価回路図である。
【図７】電気泳動表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図である。
【図８】電気泳動表示装置を適用した電子機器の一例たる電子ノートの構成を示す斜視図である。
【符号の説明】
【０１２４】
１…電気泳動表示装置、３…表示部、２０…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…制御用スイッチ、２５…第２のメモリ回路、２８…素子基板、２９…対向基板、８０…マイクロカプセル、８２…白色粒子、８３…黒色粒子、１１０…スイッチ回路、２４０…駆動用スイッチ、２５０…第１のメモリ回路、７００…第１のメモリ構造部、８００…第２のメモリ構造部
【図１】
2009229850.tif 000003
【図２】
2009229850.tif 000004
【図３】
2009229850.tif 000005
【図４】
2009229850.tif 000006
【図５】
2009229850.tif 000007
【図６】
2009229850.tif 000008
【図７】
2009229850.tif 000009
【図８】
2009229850.tif 000010