(57)【要約】【課題】抵抗値のばらつきの小さな金属シリサイド層を形成することが可能な半導体装置の製造方法を提供すること。【解決手段】本発明は、シリコン基板１０上に金属層３４を形成する工程と、金属層３４をプラズマに晒す工程と、シリコン基板１０と金属層３４とを熱処理し金属シリサイド層３８を形成する工程と、を有する半導体装置の製造方法である。また、金属層３４上に窒化金属層３６を形成し、窒化金属層３６をプラズマに晒してもよい。【選択図】図２
2009049207.tif 000002
【特許請求の範囲】
【請求項１】
シリコン材上に金属層を形成する工程と、
前記金属層をプラズマに晒す工程と、
前記シリコン材と前記金属層とを熱処理し金属シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
シリコン材上に金属層を形成する工程と、
前記金属層上に窒化金属層を形成する工程と、
前記窒化金属層をプラズマに晒す工程と、
前記シリコン材と前記金属層とを熱処理し金属シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記プラズマは、還元性ガスを含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記プラズマは、還元性ガスおよび不活性ガスを含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記プラズマは、窒素および水素を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項６】
前記窒化金属層は前記金属層を形成する金属の窒化物であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記シリコン材上に開口部を有する層を形成する工程を有し、
前記金属層を形成する工程は、前記開口部を介し前記シリコン材上に選択的に金属層を形成する工程であることを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記シリコン材内に拡散領域を形成する工程を有し、
前記金属シリサイド層を形成する工程は、前記拡散領域上に金属シリサイド層を形成する工程であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記開口部を有する層を形成する工程は、前記シリコン材上にゲート電極を形成する工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記開口部を有する層を形成する工程は、前記シリコン材上に層間絶縁膜を形成する工程を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記金属層は、Ｔｉ、ＣｏおよびＮｉの少なくとも１つを含むことを特徴とする請求項１から１０のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、シリコン上に金属層を反応させ金属シリサイド層を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン基板内に形成された例えばソース領域またはドレイン領域やポリシリコン層からなる例えばゲート電極の表面に金属シリサイドを形成し、ソース領域、ドレイン領域またはゲート電極を抵抗化する技術が知られている。シリコン基板等のシリコン材上に金属シリサイドを形成する方法として、例えばシリコン基板やシリコン層上にスパッタ法を用い金属層を形成し、熱処理することにより、シリコンと金属層の金属とを反応させ金属シリサイド層を形成する技術（従来例）が知られている。
【０００３】
また、特許文献１には以下の技術が開示されている。シリコン基板表面にＣＶＤ法を用いＴｉ（チタン）原子およびＣｌ（塩素）原子を吸着させる。プラズマ処理によりＣｌをシリコン基板表面から離脱させる。熱処理することにより、シリコン基板上に残存するＴｉとシリコンとを反応させチタンシリサイド層を形成する。
【特許文献１】特開２０００−２９９２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来例において、ゲート長やゲート電極間距離が短くなると、金属シリサイド層同士が短絡してしまうという課題がある。この課題を回避するため、金属シリサイド層を薄膜化する方法がある。しかしながら、金属シリサイド層を薄膜化するため金属層を薄膜化すると、金属シリサイド層が島状に形成されてしまい、金属シリサイド層の抵抗値がばらつくという課題がある。また、特許文献１の技術では、Ｔｉ原子を吸着するだけであり、実用的な厚さのチタンシリサイド層を形成するためには、上記工程を繰り返すことが必要である。
【０００５】
本発明は、上記課題に鑑みなされたものであり、抵抗値のばらつきの小さな金属シリサイド層を形成することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、シリコン材上に金属層を形成する工程と、前記金属層をプラズマに晒す工程と、前記シリコン材と前記金属層とを熱処理し金属シリサイドを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、金属層をプラズマに晒した後、シリコン材と金属層とを熱処理し金属シリサイドを形成することにより、金属シリサイドの抵抗値のばらつきを低減することができる。
【０００７】
本発明は、シリコン材上に金属層を形成する工程と、前記金属層上に窒化金属層を形成する工程と、前記窒化金属層をプラズマに晒す工程と、前記シリコン材と前記金属層とを熱処理し金属シリサイドを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、窒化金属層をプラズマに晒した後、シリコン材と金属層とを熱処理し金属シリサイドを形成することにより、金属シリサイドの抵抗値のばらつきを低減する。
【０００８】
上記構成において、前記プラズマは、還元性ガスを含む構成とすることができる。また、上記構成において、前記プラズマは、還元性ガスおよび不活性ガスを含む構成とすることができる。さらに、上記構成において、前記プラズマは、窒素および水素を含む構成とすることができる。
【０００９】
上記構成において、前記窒化金属層は前記金属層を形成する金属の窒化物である構成とすることができる。
【００１０】
上記構成において、前記シリコン材上に開口部を有する層を形成する工程を有し、前記金属層を形成する工程は、前記開口部を介し前記シリコン材上に選択的に金属層を形成する工程である構成とすることができる。この構成によれば、抵抗値のばらつき易い開口部下の金属シリサイド層の抵抗値のばらつきを抑制することができる。
【００１１】
上記構成において、前記シリコン材内に拡散領域を形成する工程を有し、前記金属シリサイド層を形成する工程は、前記拡散領域上に金属シリサイド層を形成する工程である構成とすることができる。
【００１２】
上記構成において、前記開口部を有する層を形成する工程は、前記シリコン材上にゲート電極を形成する工程を含む構成とすることができる。この構成によれば、ゲート電極間のシリコン材上に形成される金属シリサイド層の抵抗値のばらつきを低減することができる。
【００１３】
上記構成において、前記開口部を有する層を形成する工程は、前記シリコン材上に層間絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、層間絶縁膜に形成された開口部下のシリコン材上に形成される金属シリサイド層の抵抗値のばらつきを低減することができる。
【００１４】
上記構成において、前記金属層は、Ｔｉ、ＣｏおよびＮｉの少なくとも１つを含む構成とすることができる。
【発明の効果】
【００１５】
本発明によれば、金属層または窒化金属層をプラズマに晒した後、シリコン材と金属層とを熱処理し金属シリサイドを形成することにより、金属シリサイドの抵抗値のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照に本発明の実施例について説明する。
【実施例１】
【００１７】
実施例１は、浮遊ゲートタイプのフラッシュメモリのドレイン領域に金属シリサイド層を形成する例である。図１（ａ）から図２（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図である。図１（ａ）を参照に、ｐ型シリコン基板（またはシリコン基板内のｐ型領域）１０（シリコン材）上に酸化シリコンからなるトンネル酸化膜１２、ポリシリコンからなる浮遊ゲート１４、酸化膜および窒化膜からなるゲート間絶縁膜１６およびポリシリコンからなる制御ゲート１８を形成する。これにより積層ゲート２０が形成される。図１（ｂ）を参照に、積層ゲート２０をマスクにシリコン基板１０内に砒素を注入し熱処理することによりｎ型拡散領域であるソース領域２２およびドレイン領域２４を形成する。
【００１８】
図１（ｃ）を参照に、積層ゲート２０の側方に窒化シリコンからなる側壁２６を形成する。ソース領域２２の幅は狭いため、ソース領域２２上ではソース領域２２両側の積層ゲート２０の側面に形成された側壁２６は互いに接して一体となる。一方、ドレイン領域２４の幅はソース領域２２に比べ広いため、ドレイン領域２４両側の積層ゲート２０の側面に形成された側壁２６は接しない。これにより、側壁２６および積層ゲート２０からなるマスク層３０は開口部３２を有する。以上により、シリコン基板１０上に開口部３２を有するマスク層３０が形成される。
【００１９】
図２（ａ）を参照に、開口部３２内のシリコン基板１０上およびマスク層３０上にスパッタ法を用いＴｉからなる金属層３４、金属層３４上にＴｉＮ（窒化チタン）からなる窒化金属層３６を形成する。図２（ｂ）を参照に、窒化金属層３６をＮ２（窒素）／Ｈ２（水素）からなるプラズマに晒す。図２（ｃ）を参照に、熱処理を行い、金属層３４とシリコン基板１０とを反応させる。未反応の金属層３４および窒化金属層３６を除去する。これにより、開口部３２の底面のシリコン基板１０（ドレイン領域２４）上に金属シリサイド層３８が形成される。また、制御ゲート１８の上面に金属シリサイド層４０が形成される。
【００２０】
図３（ａ）および図３（ｂ）は実施例１および比較例１における金属シリサイドのシート抵抗値を示した図である。実施例１は、図２（ａ）において、金属層３４の膜厚は１０ｎｍ、窒化金属層の膜厚は３０ｎｍ，スパッタリングする際の温度は１５０℃である。図２（ｂ）において、Ｎ２とＨ２との比は４：６、圧力は１．３Ｔｏｒｒ、ＲＦパワーは７５０Ｗである。図２（ｃ）において、熱処理はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法を用い、熱処理温度が６００℃、熱処理時間が６０秒である。比較例１は図２（ｂ）の窒化金属層３６をプラズマに晒す処理を行わず、その他の工程は実施例１と同じである。シート抵抗値は、フラットウエハを用いて測定した。
【００２１】
図３（ａ）は実施例１と比較例１において、図２（ｃ）の熱処理を行う前に、８インチウエハのウエハ面内４８点の金属層３４と窒化金属層３６との積層膜のシート抵抗値を測定した結果である。最小値、平均値、最大値およびレンジはそれぞれウエハ面内のシート抵抗値の最小値、平均値、最大値およびレンジを示している。なおレンジは、最大値−最小値である。図３（ａ）より、熱処理前は実施例１と比較例１とで抵抗値に大きな違いはない。これより、実施例１と比較例１とでは、金属層３４および窒化金属層３６は同様に形成されていることがわかる。
【００２２】
図３（ｂ）は、実施例１と比較例１において、図２（ｃ）の熱処理後に、８インチウエハのウエハ面内４８点における金属シリサイド層３８の抵抗値を測定した結果である。実施例１と比較例１とでは平均値はほとんど変わらないが、比較例１は最小値と最大値との差が大きくなる。すなわち、比較例１は、ウエハ面内の抵抗値のばらつきが大きいのに対し、実施例１では、ウエハ面内の抵抗値のばらつきを抑制することができる。
【００２３】
図４（ａ）および図４（ｂ）を用い、実施例１において金属シリサイド層３８の抵抗値のばらつきが抑制できた原因について説明する。図４（ａ）は、比較例１に係る金属シリサイド層３８ａの模式図である。シリコン基板１０上に開口部３２を有するマスク層３０が形成されている。開口部３２の内面およびマスク層３０上に金属層３４が形成されている。この状態で熱処理を行うと、開口部３２の底面においてシリコン基板１０と金属層３４とが合金化し金属シリサイド層３８ａが形成される。しかしながら、金属シリサイド層３８ａが島状に形成されるため、金属シリサイド層３８ａが形成されない領域３９が生じてしまう。このため、比較例１においては、金属シリサイド層３８ａのシート抵抗がばらついてしまう。この現象は、開口部３２の幅が小さくなると、特に顕著になる。前述のように、金属層３４（つまり金属シリサイド層３８ａ）を薄膜化するため、金属シリサイド層が島状になりやすりためである。
【００２４】
図４（ｂ）は実施例１に係る金属シリサイド層３８の模式図である。熱処理の前に金属層３４をプラズマに晒すことにより、金属シリサイド層３８が島状に形成されていない。これにより、金属シリサイド層３８の抵抗値のばらつきが少なく、すなわち安定に金属シリサイド層３８を形成することができる。なお、金属シリサイド層３８が島状に形成されない理由としては、金属層３４をプラズマに晒すことにより金属層３４内の酸素や炭素が還元されるためと考えられる。なお、金属層４上に薄い窒化金属層３６が設けられている場合も、窒化金属層３６を介して還元反応が生じるため、窒化金属層３６を設けない場合と同様の効果が得られたものと考えられる。
【００２５】
図５は、図２（ｂ）におけるプラズマ処理の時間に対する金属シリサイド層３８のシート抵抗の平均値とシート抵抗のユニフォミティを示す図である。ユニフォミティは、（最大値−最小値）／（最大値＋最小値）×１００（％）で求めた値である。プラズマ処理時間が０秒のときが比較例１に相当する。プラズマ処理時間が３５秒以上となると、シート抵抗の平均値およびユニフォミティは比較例１より小さくなる。このように、プラズマ処理時間は３５秒以上が好ましい。また、プラズマのＲＦパワーは６５０Ｗから８５０Ｗであることが好ましい。
【００２６】
プラズマとして用いるガスは、実施例１で用いたＮ２／Ｈ２ガス以外にも、還元性ガスが含まれていればよい。また、還元性ガスを希釈するために不活性ガスが含まれていてもよい。還元性ガスは、Ｈ２以外にも、シラン等、水素基を有するガスとすることができる。また、不活性ガスとしては、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ｘｅ（キセノン）等の希ガス、Ｎ２等のガスとすることができる。
【００２７】
また、金属層３４は、Ｔｉ、Ｃｏ（コバルト）またはＮｉ（ニッケル）やこれらの合金を用いることができる。すなわち、金属層はＴｉ、ＣｏおよびＮｉの少なくとも１つを含めばよい。これにより、良好な金属シリサイド層を形成することができる。
【００２８】
窒化金属層３６を用いなくてもよい。図６を参照に、図２（ａ）に対し窒化金属層３６が設けられていない。この状態で、図２（ｂ）のように金属層３４表面をプラズマに晒す。図２（ｃ）のように熱処理を行い、金属シリサイド層３８および４０を形成する。このようにして、金属シリサイド層３８および４０を形成してもよい。しかしながら、窒化金属層３６を金属層３４上に形成することにより、プロセス途中の金属層３４等の酸化等を抑制することができる。
【実施例２】
【００２９】
実施例２は、コンタクトホールの底面のビットラインに金属シリサイド層を形成する例であり、仮想接地型フラッシュメモリの例である。図７（ａ）から図８（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す断面図である。図７（ａ）を参照に、ｐ型シリコン基板１０内に砒素をイオン注入し、ｎ型拡散層であるビットライン２５を形成する。シリコン基板１０上に、実施例１の図１（ａ）と同じように積層ゲート２０を形成する。図１（ｃ）と同じように積層ゲート２０の側面に側壁２６を形成する。積層ゲート２０および側壁２６上に酸化シリコンからなる層間絶縁膜４２を形成する。層間絶縁膜４２にビットライン２５と接続するコンタクトホール４４を形成する。図７（ｃ）を参照に、コンタクトホール４４の内面および層間絶縁膜４２上に、図２（ａ）と同様に、スパッタリング法を用いＴｉからなる金属層３４、金属層３４上にＴｉＮからなる窒化金属層３６を形成する。
【００３０】
図８（ａ）を参照に、図２（ｂ）と同様に窒化金属層３６をＮ２／Ｈ２からなるプラズマに晒す。図８（ｂ）を参照に、熱処理を行い、金属層３４とシリコン基板１０とを反応させる。未反応の金属層３４および窒化金属層３６を除去する。これにより、コンタクトホール４４の底面のシリコン基板１０（ビットライン２５）上に金属シリサイド層４６が形成される。図８（ｃ）を参照に、コンタクトホール４４内に例えばＷ（タングステン）からなるプラグ金属４８を形成する。プラグ金属４８に接続する配線層５０を形成する。なお、コンタクトホール４４内の窒化金属層３６を除去せず、窒化金属層３６をそのままプラグ金属４８と金属シリサイド層４６との間のバリア層としてもよい。
【００３１】
実施例１および実施例２においては、シリコン基板上に開口部（実施例１の開口部３２、実施例２のコンタクトホール４４）を有する層（実施例１のマスク層３０、実施例２の層間絶縁膜４２）を形成する。金属層３４を形成は、開口部を介しシリコン基板１０上に選択的に金属層３４を形成する。このような工程においては、開口部の幅が小さくなると、図５（ａ）で説明したように、金属層３４を薄膜化することとなり、金属シリサイド層３８または４６が島状に形成されやすい。よって、実施例１および実施例２のように、プラズマ処理を行うことが有効である。
【００３２】
また、シリコン基板１０内のドレイン領域やビットラインのような拡散領域に金属シリサイドを形成することにより、ドレイン抵抗やビットライン抵抗を低減することができる。
【００３３】
実施例１および実施例２は、主にシリコン基板１０（シリコン材）内に金属シリサイド層３８、４６を形成する例であったが、実施例１の金属シリサイド層４０のように、ポリシリコン層等のシリコン層（シリコン材）内に金属シリサイド層４０を形成してもよい。
【００３４】
さらに、浮遊ゲートフラッシュメモリ以外の半導体装置の製造方法に本発明を利用できることはいうまでもない。
【００３５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）から図１（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図２】図２（ａ）から図２（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図３】図３（ａ）および図３（ｂ）は実施例１および比較例１の金属シリサイド層のシート抵抗値を示した図である。
【図４】図４（ａ）および図４（ｂ）は比較例１および実施例１の断面を示す模式図である。
【図５】図５は実施例１のシート抵抗の平均値およびユニフォミティのプラズマ処理時間を示す図である。
【図６】図６は実施例１の別の例に係るフラッシュメモリの製造工程を示す断面図である。
【図７】図７（ａ）から図７（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図８】図８（ａ）から図８（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【符号の説明】
【００３７】
１０          シリコン基板
２０          積層ゲート
２２          ソース領域
２４          ドレイン領域
２５          ビットライン
３０          マスク層
３２          開口部
３４          金属層
３６          窒化金属層
３８、４０、４６  金属シリサイド層
４２          層間絶縁膜
４４          コンタクトホール
４８          プラグ金属
５０          配線層
【図１】
2009049207.tif 000003
【図２】
2009049207.tif 000004
【図３】
2009049207.tif 000005
【図４】
2009049207.tif 000006
【図５】
2009049207.tif 000007
【図６】
2009049207.tif 000008
【図７】
2009049207.tif 000009
【図８】
2009049207.tif 000010