(57)【要約】【課題】新たにＧＮＤに接続するスイッチを設けることにより、掃引モード時に直前のチャンネルにおけるＡＤ変換処理の影響を受けることのないＡＤ変換器を提供する。【解決手段】複数のアナログ入力信号を順次切り替えて出力するアナログマルチプレクサと、コンデンサを有し、アナログ入力信号の電圧を充電して保持するサンプルホールド回路と、サンプルホールド回路に保持された電圧値をデジタル信号に変換するデジタル信号生成部と、コンデンサの高電位側の端子をＧＮＤに接続するスイッチを含み、サンプルホールド回路のホールド電圧を放電させる放電回路と、ホールド電圧を放電回路により放電させた後、次のアナログ入力信号をサンプルホールド回路に入力させる制御回路と、を備えたことで、直前のチャンネルから入力された信号のＡＤ変換時にサンプルホールド回路に残った容量成分の影響を受けないようにすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のアナログ入力信号を順次切り替えて出力するアナログマルチプレクサと、
コンデンサを有し、前記アナログマルチプレクサを介して入力されたアナログ入力信号の電圧を充電して保持するサンプルホールド回路と、
前記サンプルホールド回路に保持された電圧値をデジタル信号に変換するデジタル信号生成部と、
前記コンデンサの高電位側の端子をＧＮＤに接続するスイッチを含み、前記サンプルホールド回路のホールド電圧を放電させる放電回路と、
前記アナログ入力信号の入力切り替え時に、前記サンプルホールド回路のホールド電圧を前記放電回路により放電させた後、次のアナログ入力信号を前記サンプルホールド回路に入力させる制御回路と、を備えたことを特徴とするＡＤ変換器。
【請求項２】
前記スイッチは、前記アナログマルチプレクサに設けられていることを特徴とする請求項１に記載のＡＤ変換器。
【請求項３】
前記デジタル信号生成部は、
参照電圧を出力するＤＡ変換器と、
前記サンプルホールド回路が保持する電圧と、前記ＤＡ変換器が出力する参照電圧とを比較するコンパレータと、
前記コンパレータによる比較結果を受けて前記参照電圧を制御し、前記比較結果をデジタルデータに変換して出力する逐次比較制御回路と、で構成されることを特徴とする請求項１又は２に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力チャンネルを持つＡＤ変換器に関する。
【背景技術】
【０００２】
従来、複数の入力チャンネルを持つＡＤ変換器が知られている。
以下、図５〜８を用いて、従来技術に係るＡＤ変換器２００の構成と動作を説明する。
【０００３】
図５は、従来技術に係るＡＤ変換器２００の概略構成を示すブロック図である。
図５に示すように、従来技術に係るＡＤ変換器２００は、アナログマルチプレクサ１と、サンプルホールド回路２と、コンパレータ３と、逐次比較制御回路４と、８ｂｉｔＤＡＣ５と、ＡＤ変換データレジスタ６と、タイミング制御回路７と、を備えて構成されている。
【０００４】
ＡＤ変換器２００は、８つのチャンネルＡＤＩＮ０〜ＡＤＩＮ７（以下、単にＡＤＩＮ０〜ＡＤＩＮ７と略記する。）に対応したスイッチＳＷ０〜ＳＷ７（以下、単にＳＷ０〜ＳＷ７と略記する。）を備えたアナログマルチプレクサ１により入力チャンネルを切り替えることができる。アナログマルチプレクサ１で選択されたチャンネルから入力された信号は、サンプルホールド回路２に入力される。サンプルホールド回路２では、信号の入力を受けてサンプリングＳＷ２１がＯＮにされ、当該信号のサンプリングが行われる。サンプリングされた電圧は、コンデンサ２２に蓄えられる。ＡＤ変換処理が行われる間、サンプリングＳＷ２１はＯＦＦにされ、コンデンサ２２に蓄えられた電圧値がホールドされる。ホールドされた電圧値は、コンパレータ３に入力され、８ｂｉｔＤＡＣ５から入力された参照電圧値と大小比較される。逐次比較制御回路４では、当該比較結果の出力を受けて、新たな参照電圧値を出力する指示（ＤＡＣ制御信号）が８ｂｉｔＤＡＣ５に出力される。コンパレータ３により８ビットすべてが比較されると、当該比較結果に基づいたＡＤ変換データが出力される。当該ＡＤ変換データは、ＡＤ変換データレジスタ６に格納される。
【０００５】
また、タイミング制御回路７では、アナログマルチプレクサ１によるチャンネルの切り替え、サンプルホールド回路２のタイミング制御、コンパレータ３及び逐次比較制御回路４のタイミング制御、ＡＤ変換データレジスタ６の取り込みタイミングの制御等が行われている。
【０００６】
ＡＤ変換器２００により行われるＡＤ変換の方法としては、単掃引モード、フリー掃引モードがある。単掃引モードは、一回の動作で８チャンネルの信号をＡＤ変換するモードであり、フリー掃引モードは、単掃引モードが定期的に繰り返し動作するモードである。
【０００７】
図６は、従来技術に係るＡＤ変換器２００のタイミング制御回路７について詳細に示したブロック図であり、アナログマルチプレクサ１によるチャンネルの切り替え方法を示している。
図６に示すように、タイミング制御回路７は３ｂｉｔカウンタを備える。３ｂｉｔカウンタは、カウントクロック、カウンタコントロール信号、リセット信号の制御を受けて、０００〜１１１までの値をとる。３ｂｉｔカウンタのとる値により、制御されるＳＷが切り替わる。３ｂｉｔカウンタがとった値は、ＡＮＤ回路でデコードされ、ＳＷの制御信号へと変換される。詳細は、図７、８で説明する。
【０００８】
図７は、従来技術に係るＡＤ変換器２００のアナログマルチプレクサ１によるチャンネルの切り替えの際のカウントアップのタイミングについて示したタイミングチャートである。
図７に示すように、３ｂｉｔのカウンタはカウントクロックの周期に合わせてカウントアップされる。カウントアップは、カウンタコントロール信号がアクティブ（ＨＩＧＨ）のときに行われる。一方、リセット信号がアクティブ（ＬＯＷ）のときには、カウンタがリセットされる。３ｂｉｔカウンタでカウントされたカウンタ値は、ＡＮＤ回路でデコードされ、アナログマルチプレクサ１のＳＷの制御信号へと変換される。
【０００９】
図８は、従来技術に係るＡＤ変換器２００において、カウンタ値と制御ＳＷ及び取得される信号との対応関係について示した説明図である。
図８に示すように、カウンタ値が０００のときは、ＳＷ０がＯＮにされ、ＡＤＩＮ０から信号が取り込まれる。このとき、他のＳＷはＯＦＦである。カウンタは、０００〜１１１まで順にカウントアップされ、それに対応してＳＷ０〜ＳＷ７まで順にＳＷが切り替わっていく。
このように、掃引モード時は、ＡＤＩＮ０〜ＡＤＩＮ７まで信号が順に取り込まれてＡＤ変換が行われる。そして、ＡＤ変換されたデータ（ＡＤ変換データ）は、順にＡＤ変換データレジスタ６に格納される。
【００１０】
また、複数の入力チャンネルを持つＡＤ変換器に有効な技術として、例えば、特許文献１に記載の技術が提案されている。
【特許文献１】特開昭６３−１７７２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の技術では、掃引モード時に、ＡＤＩＮ０から順にＡＤＩＮ７までチャンネルが切り替わってＡＤ変換が行われるため、直前のチャンネルから入力された信号のＡＤ変換時にサンプルホールド回路２に残った容量成分の影響を受けてしまう。
【００１２】
その影響を受けないようにするには、各チャンネルの入力信号のインピーダンスを低くする必要がある。例えば、図９のような回路の場合、入力信号のインピーダンスを低くするためには、Ｒ２、Ｒ４、Ｒ６、Ｒ８の値を小さくする必要があるが、Ｒ２、Ｒ４、Ｒ６、Ｒ８の値を小さくすると、ＧＮＤ側に流れ込む電流の量が増大するので、結果として電流を無駄に消費していた。
【００１３】
本発明は、新たにＧＮＤに接続するスイッチを設けることにより、掃引モード時に直前のチャンネルにおけるＡＤ変換処理の影響を受けることのないＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、上記目的を達成するためになされたものであり、ＡＤ変換器において、複数のアナログ入力信号を順次切り替えて出力するアナログマルチプレクサと、コンデンサを有し、前記アナログマルチプレクサを介して入力されたアナログ入力信号の電圧を充電して保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧値をデジタル信号に変換するデジタル信号生成部と、前記コンデンサの高電位側の端子をＧＮＤに接続するスイッチを含み、前記サンプルホールド回路のホールド電圧を放電させる放電回路と、前記アナログ入力信号の入力切り替え時に、前記サンプルホールド回路のホールド電圧を前記放電回路により放電させた後、次のアナログ入力信号を前記サンプルホールド回路に入力させる制御回路と、を備えたことを特徴とする。
【００１５】
請求項２に記載の発明は、請求項１に記載のＡＤ変換器において、前記スイッチは、前記アナログマルチプレクサに設けられていることを特徴とする。
【００１６】
請求項３に記載の発明は、請求項１又は２に記載のＡＤ変換器において、前記デジタル信号生成部は、参照電圧を出力するＤＡ変換器と、前記サンプルホールド回路が保持する電圧と、前記ＤＡ変換器が出力する参照電圧とを比較するコンパレータと、前記コンパレータによる比較結果を受けて前記参照電圧を制御し、前記比較結果をデジタルデータに変換して出力する逐次比較制御回路と、で構成されることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、新たにＧＮＤに接続するスイッチを設けることにより、掃引モード時に直前のチャンネルにおけるＡＤ変換処理の影響を受けることのないＡＤ変換器を提供することを可能とする。
これにより、各チャンネルの入力信号のインピーダンスを低くする必要がなくなり、消費電流を抑えることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１９】
図１は、本実施形態に係るＡＤ変換器１００の概略構成を示すブロック図である。
図１に示すように、本実施形態に係るＡＤ変換器１００は、アナログマルチプレクサ１と、サンプルホールド回路２と、コンパレータ３と、逐次比較制御回路４と、８ｂｉｔＤＡＣ５と、ＡＤ変換データレジスタ６と、タイミング制御回路７と、を備えて構成されている。
【００２０】
アナログマルチプレクサ１は、複数の入力信号から一つの信号を選択して出力するアナログスイッチで構成される。アナログマルチプレクサ１は、図１に示すように、ＡＤＩＮ０〜ＡＤＩＮ７までの８つのチャンネルに対応するＳＷ０〜ＳＷ７及び放電用スイッチＳＷ８を備えている。ＳＷ８の一端は、ＳＷ０〜ＳＷ７の共通接続側に接続され、他端はＧＮＤに接続されている。アナログマルチプレクサ１は、各ＳＷ０〜ＳＷ７を制御することにより、チャンネルを切り替えることができる。また、ＳＷ８をＯＮする（閉じる）ことによりＳＷ０〜ＳＷ７の共通接続側電位をＧＮＤ電位に引き落とすことができる。
アナログマルチプレクサ１で選択されたチャンネルから入力された信号は、サンプルホールド回路２に入力される。
【００２１】
サンプルホールド回路２は、サンプリングＳＷ２１と、コンデンサ２２と、を備える。コンデンサ２２の一端はコンパレータ３の一方の入力とサンプリングＳＷ２１との接続点Ｐに接続され、他端はＧＮＤに接続されている。
サンプルホールド回路２では、アナログマルチプレクサ１を介して信号が入力されると、サンプリングＳＷ２１がＯＮ（閉）にされ、当該入力信号のサンプリングが行われる。サンプリングされた電圧は、接続点Ｐ→コンデンサ２２→ＧＮＤの経路で流れる電流によってコンデンサ２２に充電され蓄えられる。ＡＤ変換処理が行われる間、サンプリングＳＷ２１はＯＦＦ（開）にされ、コンデンサ２２に蓄えられた電圧がホールドされる。ホールドされた電圧は、コンパレータ３に入力される。
ＡＤ変換処理が終わると、サンプリングＳＷ２１はＯＮにされる。この状態で、アナログマルチプレクサ１のＳＷ８がＯＮ（他のＳＷはＯＦＦ）にされると、コンデンサ２２にホールドされていた電荷がサンプリングＳＷ２１→ＳＷ８→ＧＮＤの経路Ｒｔを通じて放電され、直前のサンプリング時のホールド電圧がＧＮＤ電位に引き落とされることになる。
【００２２】
コンパレータ３は、二つの電圧を比較し、どちらが大きいかによって出力を切り替える素子である。
コンパレータ３では、サンプルホールド回路２から入力された電圧値と、８ｂｉｔＤＡＣ５から入力された参照電圧値とが大小比較される。当該比較結果は、逐次比較制御回路４に出力される。
【００２３】
逐次比較制御回路４は、内部ＤＡ変換器（後述する８ｂｉｔＤＡＣ５）による参照電圧値の出力を逐次制御する回路である。
逐次比較制御回路４では、コンパレータ３から比較結果の出力を受けると、新たな参照電圧値を出力する指示（ＤＡＣ制御信号）が８ｂｉｔＤＡＣ５に出力される。
また、コンパレータ３により８ビットすべてが比較されると、逐次比較制御回路４から当該比較結果に基づいたＡＤ変換データが出力される。具体的には、コンパレータ３により８ｂｉｔＤＡＣ５から入力された参照電圧値よりもサンプルホールド回路２でホールドされた電圧値の方が大きいと判定された場合は、当該ビットにはそのまま（＝１）の値が設定される。一方、小さいと判定された場合は、当該ビットに０が設定される。８ビットすべてに値が設定されると、当該値に基づいたＡＤ変換データがＡＤ変換データレジスタ６に出力される。
【００２４】
８ｂｉｔＤＡＣ５は、サンプルホールド回路２でホールドされた電圧値との比較に用いられる参照電圧値を出力するＤＡ変換器である。
８ｂｉｔＤＡＣ５では、逐次比較制御回路４からＤＡＣ制御信号が入力されると、デジタル値に重みを掛けた参照電圧値がコンパレータ３に入力される。具体的には、８ｂｉｔＤＡＣ５は、まず最上位ビット（ＭＳＢ：Most Significant Bit）に１を設定した値に基づいた参照電圧値をコンパレータ３に出力する。その後、逐次比較制御回路４からのＤＡＣ制御信号に基づいて、ＭＳＢの次のビットから順に１ビットごとに参照電圧値の出力を行う。
【００２５】
ＡＤ変換データレジスタ６は、逐次比較制御回路４から出力されたＡＤ変換データを格納する記憶装置である。
【００２６】
タイミング制御回路７は、ＡＤ変換器１００内で行われる各種動作のタイミング制御、例えば、アナログマルチプレクサ１によるチャンネルの切り替え、サンプルホールド回路２のタイミング制御、コンパレータ３及び逐次比較制御回路４のタイミング制御、ＡＤ変換データレジスタ６の取り込みタイミングの制御等を行う。
【００２７】
このように、本実施形態に係るＡＤ変換器１００は、複数のアナログ入力信号を順次切り替えて出力するアナログマルチプレクサ１と、コンデンサ２２を有し、前記アナログマルチプレクサ１を介して入力されたアナログ入力信号の電圧を充電して保持するサンプルホールド回路２と、前記サンプルホールド回路２に保持された電圧値をデジタル信号に変換するデジタル信号生成部と、前記コンデンサ２２の高電位側の端子をＧＮＤに接続するスイッチＳＷ８を含み、前記サンプルホールド回路２のホールド電圧を放電させる放電回路（Ｒｔ、ＳＷ８）と、前記アナログ入力信号の入力切り替え時に、前記サンプルホールド回路２のホールド電圧を前記放電回路により放電させた後、次のアナログ入力信号を前記サンプルホールド回路２に入力させるタイミング制御回路７と、を備える。
【００２８】
なお、本実施形態において、デジタル信号生成部は、参照電圧を出力する８ｂｉｔＤＡＣ５と、前記サンプルホールド回路２が保持する電圧と、前記８ｂｉｔＤＡＣ５が出力する参照電圧とを比較するコンパレータ３と、前記コンパレータ３による比較結果を受けて前記参照電圧を制御し、前記比較結果をデジタルデータに変換して出力する逐次比較制御回路４と、で構成される。
【００２９】
図２は、本実施形態に係るＡＤ変換器１００のタイミング制御回路７について詳細に示したブロック図であり、アナログマルチプレクサ１によるチャンネルの切り替え方法を示している。
図２に示すように、タイミング制御回路７は４ｂｉｔカウンタを備える。４ｂｉｔカウンタは、カウントクロック、カウンタコントロール信号、リセット信号の制御を受けて、００００〜１１１１までの値をとる。４ｂｉｔカウンタのとる値により、制御されるＳＷが切り替わる。４ｂｉｔカウンタがとった値は、ＡＮＤ回路でデコードされ、ＳＷの制御信号へと変換される。詳細は、図３、４で説明する。
【００３０】
図３は、本実施形態に係るＡＤ変換器１００のアナログマルチプレクサ１によるチャンネルの切り替えの際のカウントアップのタイミングについて示したタイミングチャートである。
図３に示すように、４ｂｉｔのカウンタはカウントクロックの周期に合わせてカウントアップされる。カウントアップは、カウンタコントロール信号がアクティブ（ＨＩＧＨ）のときに行われる。一方、リセット信号がアクティブ（ＬＯＷ）のときには、カウンタがリセットされる。４ｂｉｔカウンタでカウントされたカウンタ値は、ＡＮＤ回路でデコードされ、アナログマルチプレクサ１のＳＷの制御信号へと変換される。
【００３１】
図４は、本実施形態に係るＡＤ変換器１００において、カウンタ値と制御ＳＷ及び取得される信号との対応関係について示した説明図である。
図４に示すように、カウンタ値が００００のときは、ＳＷ０がＯＮにされ、ＡＤＩＮ０から信号が取り込まれる。このとき、他のＳＷはＯＦＦである。カウントアップが行われてカウンタ値が０００１になると、ＳＷ８がＯＮにされ、ＧＮＤと接続される。ＧＮＤに接続されると、ＡＤ変換器１００内部の電位差がなくなり、電圧値がリセットされる。またカウントアップが行われてカウンタ値が００１０になると、ＳＷ１がＯＮにされ、ＡＤＩＮ１から信号が取り込まれる。
カウンタが００００〜１１１１まで順にカウントアップされるにつれて、入力信号ライン（ＡＤＩＮ）とＧＮＤは交互に切り替えられる。そして、ＡＤＩＮ０〜ＡＤＩＮ７まで信号が順に取り込まれてＡＤ変換が行われる。ＡＤ変換されたデータ（ＡＤ変換データ）は、順にＡＤ変換データレジスタ６に格納される。
【００３２】
このように、タイミング制御回路７は、アナログ入力信号の入力切り替え時に、サンプルホールド回路２のホールド電圧を放電回路により放電させた後、次のアナログ入力信号をサンプルホールド回路２に入力させる。そうすることで、直前のチャンネルから入力された信号のＡＤ変換時にサンプルホールド回路２に残った容量成分の影響を受けないようにすることができる。これにより、各チャンネルの入力信号のインピーダンスを低くする必要がなくなり、消費電流を抑えることが可能となる。
【００３３】
以上、本発明に係る実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
【００３４】
例えば、上記実施形態では、ＡＤ変換を逐次比較型で行っているが、例えば、並列比較型等で行ってもよい。
【００３５】
また、上記実施形態では、８つの入力チャンネルを備える構成にしているが、チャンネルの数は自由に構成することができる。
【００３６】
また、上記実施形態では、内部ＤＡ変換器として８ｂｉｔＤＡＣを使用しているが、例えば、１６ｂｉｔＤＡＣを用いてもよいし、扱うビット数に特に制限はない。
【００３７】
また、上記実施形態では、ＧＮＤに接続するスイッチ（ＳＷ８）をアナログマルチプレクサ１内に設けているが、コンデンサ２２とＧＮＤを結ぶ放電回路Ｒｔ上であればどこに設けてもよい。
【図面の簡単な説明】
【００３８】
【図１】本実施形態に係るＡＤ変換器１００の概略構成を示すブロック図である。
【図２】本実施形態に係るＡＤ変換器１００のタイミング制御回路７について詳細に示したブロック図である。
【図３】本実施形態に係るＡＤ変換器１００のアナログマルチプレクサ１によるチャンネルの切り替えの際のカウントアップのタイミングについて示したタイミングチャートである。
【図４】本実施形態に係るＡＤ変換器１００において、カウンタ値と制御ＳＷ及び取得される信号との対応関係について示した説明図である。
【図５】従来技術に係るＡＤ変換器２００の概略構成を示すブロック図である。
【図６】従来技術に係るＡＤ変換器２００のタイミング制御回路７について詳細に示したブロック図である。
【図７】従来技術に係るＡＤ変換器２００のアナログマルチプレクサ１によるチャンネルの切り替えの際のカウントアップのタイミングについて示したタイミングチャートである。
【図８】従来技術に係るＡＤ変換器２００において、カウンタ値と制御ＳＷ及び取得される信号との対応関係について示した説明図である。
【図９】従来技術に係るＡＤ変換器２００において、アナログマルチプレクサ１に入力される信号が入力される様子について説明した回路図である。
【符号の説明】
【００３９】
１００  ＡＤ変換器
１  アナログマルチプレクサ
２  サンプルホールド回路
２１  サンプリングＳＷ
２２  コンデンサ
３  コンパレータ
４  逐次比較制御回路
５  ８ｂｉｔＤＡＣ
６  ＡＤ変換データレジスタ
７  タイミング制御回路
【図１】
2009188736.tif 000003
【図２】
2009188736.tif 000004
【図３】
2009188736.tif 000005
【図４】
2009188736.tif 000006
【図５】
2009188736.tif 000007
【図６】
2009188736.tif 000008
【図７】
2009188736.tif 000009
【図８】
2009188736.tif 000010
【図９】
2009188736.tif 000011