(57)【要約】【課題】トレンチ構造のＭＯＳＦＥＴではゲート抵抗を低減するためにトレンチに埋め込んだポリシリコンに不純物を導入してゲート電極を形成している。しかし不純物の高濃度化にも限界があり、スイッチング速度の向上にも影響があった。【解決手段】トレンチ内にポリシリコン層を埋め込み、ポリシリコン層の上面にポリサイド層からなる導体層を設けてゲート電極とする。これにより、ポリシリコン層のみでゲート電極を形成した場合と比較して、ゲート抵抗を低減できる。これにより低抵抗化のために導入する不純物の高濃度化によるデバイスへの悪影響やプロセス的な問題を回避して、ゲート抵抗を低減でき、それによりスイッチング速度の向上に大きく寄与できる利点を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
該半導体基板上に設けた一導電型半導体層と、
該一導電型半導体層表面に設けた逆導電型のチャネル層と、
該チャネル層を貫通するトレンチと、
該トレンチの内壁を被覆するゲート絶縁膜と、
前記トレンチに埋め込まれたポリシリコン層と、該ポリシリコン層の表面に設けられ該ポリシリコン層より比抵抗の低い導体層よりなるゲート電極と、
前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記導体層は、ポリサイド層であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記導体層は前記トレンチ内に埋め込まれることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記導体層は前記ポリシリコン層の上面のみに設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記ゲート電極に接続し、前記半導体層上に延在するゲート引き出し電極を有し、該ゲート引き出し電極上に前記導体層が設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
一導電型の半導体基板に一導電型半導体層を積層した基板を準備し、前記半導体層表面に逆導電型のチャネル層を形成する工程と、
該チャネル層を貫通し前記半導体層まで達するトレンチを形成する工程と、
該トレンチの内壁にゲート絶縁膜を形成する工程と、
前記トレンチ内に埋め込まれたポリシリコン層と、該ポリシリコン層表面に形成され該ポリシリコン層より比抵抗の低い導体層からなるゲート電極を形成する工程と、
前記チャネル層表面の前記トレンチに隣接して一導電型のソース領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記ゲート電極は、前記トレンチ内に前記ポリシリコン層を埋設後、全面に高融点金属層を蒸着し、熱処理によりポリサイド層である前記導体層を形成し、該導体層を前記トレンチ内に埋め込むようにパターンニングして形成されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項８】
前記導体層は前記ポリシリコン層の上面のみに形成されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項９】
前記ゲート電極に接続し、前記半導体層上に延在するゲート引き出し電極が形成され、該ゲート引き出し電極上に前記導体層が形成されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にゲート抵抗を低減するトレンチ構造の絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図９を参照して従来の絶縁ゲート型半導体装置について、トレンチ構造のｎチャネル型ＭＯＳＦＥＴを例に説明する。
【０００３】
ｎ＋型のシリコン半導体基板２１の上にｎ−型半導体層２２を設けてドレイン領域としその表面にｐ型のチャネル層２４を設ける。チャネル層２４を貫通し、ｎ−型半導体層２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２８で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３２を設ける。トレンチ２７に隣接したチャネル層２４表面にはｎ＋型のソース領域３４が形成され、隣り合う２つのセルのソース領域３４間のチャネル層２４表面にはｐ＋型のボディ領域３３を設ける。ゲート電極３２上は層間絶縁膜３５で覆い、ソース領域３４およびボディ領域３３にコンタクトするソース電極３６を設ける。
【０００４】
図１０を参照して、図９に示すＭＯＳＦＥＴの製造方法を説明する。
【０００５】
ｎ＋型シリコン半導体基板２１にｎ−型半導体層２２を積層した基板２０を準備し、表面に酸化膜２３を形成した後、予定のチャネル層２４の部分の酸化膜２３をエッチングする。この酸化膜２３をマスクとして全面に例えばボロンを注入した後、拡散してｐ型のチャネル層２４を形成する。
【０００６】
その後、例えばＣＶＤ酸化膜２５を所望の形状にパターンニングしたマスクにより、基板２０をドライエッチングし、チャネル層２４を貫通してｎ−型半導体層２２まで達するトレンチ２７を形成する。トレンチ２７内にはゲート酸化膜２８を形成する。
【０００７】
更に、全面にノンドープのポリシリコン層２９を付着し、リンを高濃度に注入・拡散して高導電率化を図る（図１０（Ａ））。
【０００８】
全面に付着したポリシリコン層２９をマスクを設けずにドライエッチして、トレンチ２７に埋設したゲート電極３２を形成する。
【０００９】
チャネル層２４の表面に所望のマスクを設けてソース領域を形成するｎ型不純物およびボディ領域を形成するｐ型不純物を導入し、全面に層間絶縁膜となる絶縁膜３５’を形成する。この熱処理によりｎ型不純物及びｐ型不純物を拡散し、ソース領域３４およびボディ領域３３を形成する（図１０（Ｂ））。
【００１０】
絶縁膜３５’を所望の形状でパターンニングして層間絶縁膜３５を形成し、全面にソース電極３６を形成して、図９に示す最終構造を得る。
【特許文献１】特開２００１−２７４３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
かかる従来のＭＯＳＦＥＴではトレンチ内に埋設したポリシリコンに高濃度の不純物イオンをドープしてゲート電極３２の低抵抗化を図っている。しかし、ドープする不純物の不純物濃度にも限界がある。
【００１２】
すなわち不純物濃度が高すぎると、ゲート電極３２中の不純物イオンがゲート酸化膜２７からチャネル層２４へ染み出し、チャネル層２４に悪影響を及ぼす問題がある。またＭＯＳＦＥＴの場合は、ゲート−ソース間の保護のためにチップ上に保護ダイオードを形成する場合があるが、保護ダイオードはゲート電極３２と同じポリシリコン層を同一プロセスにてパターンニングして形成するため、ポリシリコン層にドープする不純物濃度が高すぎると、保護ダイオードの耐圧が劣化する問題もある。
【００１３】
一方、ＭＯＳＦＥＴセルの微細化に伴い、ポリシリコン層を埋め込むトレンチの幅が狭くなっており、更に微細化を進め易いストライプ構造にすることで、ゲート抵抗は増加傾向となる。ゲート抵抗が増加するとＣＲ時定数の遅れが大きくなり、各セルのスイッチング（オン／オフ）動作が不均一となるため、電流集中による破壊が発生しやすくなる。
【００１４】
上記の如くポリシリコン層への高濃度ドープには限界があるため、ゲート引き出し電極を形成し、ゲート抵抗を低減する方法も知られている。
【００１５】
図１１は、従来のゲート引き出し電極３８の一例を示した概要図である。
【００１６】
ゲート引き出し電極３８は、ゲート電極（不図示）と同様のポリシリコン層で形成され、セルの配置領域である実動作領域Ｅ’を囲むように、チップ上に延在されてゲート電極とゲートパッド電極３９とを接続する。
【００１７】
しかし、抵抗を低減するため、チップ上で引き回すように形成すると、その分占有面積も大きくなってしまい、セルの配置領域（実動作領域Ｅ’）としての面積が影響を受けるため、微細化を進めてセル密度を向上させる目的とは相反する結果となってしまう。
【課題を解決するための手段】
【００１８】
本発明はかかる課題に鑑みてなされ、第１に、一導電型の半導体基板と、該半導体基板上に設けた一導電型半導体層と、該一導電型半導体層表面に設けた逆導電型のチャネル層と、該チャネル層を貫通するトレンチと、該トレンチの内壁を被覆するゲート絶縁膜と、前記トレンチに埋め込まれたポリシリコン層と、該ポリシリコン層の表面に設けられ該ポリシリコン層より比抵抗の低い導体層よりなるゲート電極と、前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、を具備することにより解決するものである。
【００１９】
第２に、一導電型の半導体基板に一導電型半導体層を積層した基板を準備し、前記半導体層表面に逆導電型のチャネル層を形成する工程と、該チャネル層を貫通し前記半導体層まで達するトレンチを形成する工程と、該トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチ内に埋め込まれたポリシリコン層と、該ポリシリコン層表面に形成され該ポリシリコン層より比抵抗の低い導体層からなるゲート電極を形成する工程と、前記チャネル層表面の前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本発明によれば、以下の効果が得られる。
【００２１】
本発明の構造に依れば、ポリシリコン層と、ポリサイド層および金属層でゲート電極を構成するので、ポリシリコン層の不純物濃度を従来通りに維持したまま、ゲート抵抗を低減できる。具体的には、ポリサイド層の比抵抗は、ゲート電極のポリシリコン層より低い（ポリサイド層の比抵抗はポリシリコン層の比抵抗の２分の１）であるため、ゲート電極の不純物を高濃度にすることによるデバイスへの影響を回避して、ゲート抵抗を低減できる。
【００２２】
また、ゲート抵抗の低減によりＣＲ時定数の遅れも小さくできる。特に本実施形態では各セル毎にゲート電極の抵抗を低減するものであり、各セルのスイッチング動作の不均一性も少なくなり、電流集中による破壊の発生も防止できる。
【００２３】
更に、基板上に引き回すポリシリコン層（ゲート引き出し電極）の占有面積を低減できる。つまりその分、動作領域の面積を増加させることができ、かつゲート抵抗を低減することができる。
【００２４】
また、ポリサイド層は、全面に金属を蒸着して熱処理することにより、ゲート電極を構成するポリシリコン層上にセルフアラインで形成できるため、製造工程を複雑にすることなく、ゲート抵抗を低減できる。
【００２５】
更に、ポリサイド層は、ゲート引き出し電極上にもセルフアラインで形成することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態を図１から図８を参照して、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に詳細に説明する。
【００２７】
図１は、本実施形態のＭＯＳＦＥＴを説明するための図であり、図１（Ａ）が断面図、図１（Ｂ）が本実施形態の平面の概要図、図１１が従来の平面の概要図である。
【００２８】
図１（Ａ）を参照して、ＭＯＳＦＥＴ１００は、一導電型の半導体基板１と、一導電型半導体層２と、逆導電型のチャネル層４と、トレンチ７と、ゲート絶縁膜１１と、ゲート電極１３、ソース領域１５と、から構成される。
【００２９】
基板１０は、ｎ＋型のシリコン半導体基板１に、ｎ−型半導体層（例えばエピタキシャル層）２が積層され、ドレイン領域となる。
【００３０】
チャネル層４は、ｎ−型半導体層２表面に設けたｐ型不純物領域である。トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで達する深さに設けられ、トレンチ７の内壁を、駆動電圧に応じた膜厚のゲート絶縁膜（酸化膜）１１で被覆する。
【００３１】
トレンチ７内にはゲート電極１３が埋設される。ゲート電極１３は、不純物（例えばリン（Ｐ））をドープ（１Ｅ１９ｃｍ−３程度の不純物濃度）したポリシリコン層１３ａと、ポリシリコン層１３ａの表面に設けられた導体層１３ｂとからなる。導体層１３ｂは、ポリサイド層である。
【００３２】
より詳細には、ポリシリコン層１３ａはトレンチ７の開口部から例えば約２０００Å程度下方までの高さに埋め込まれる。ポリシリコン層１３ａの上の導体層１３ｂは２０００Å程度である。導体層１３ｂは、ポリシリコン層１３ａの上に設けた高融点金属層（例えばタングステン（Ｗ）、モリブデン（Ｍｏ）など）を熱処理してポリサイド層としたものである。
【００３３】
導体層１３ｂは、トレンチ７の側壁付近と、中心付近での厚みが略同等である。また、トレンチ７内においては、ポリシリコン層１３ａの上面のみに設けられる。すなわちトレンチ７内には開口部から２０００Å程度の厚みで導体層１３ｂのみが埋設され、その下方にポリシリコン層１３ａのみが埋設される。また、導体層１３ｂはトレンチ７に完全に埋設される。
【００３４】
トレンチ７に隣接したチャネル層４表面には高濃度のｎ型不純物領域であるソース領域１５が設けられ、隣り合うソース領域１５間のチャネル層４表面には高濃度のｐ型不純物領域であるボディ領域１４が設けられる。ソース領域１５は、ゲート酸化膜１１を介してゲート電極１３と隣接する。トレンチ７に囲まれた領域がＭＯＳＦＥＴの１つのセルとなる。
【００３５】
層間絶縁膜１６は、少なくともゲート電極１３上を覆い、トレンチ７の開口部を覆って設けられる。
【００３６】
ソース電極１７は、Ａｌ等からなり、一般的にはスパイク防止のためシリコンを含有し、所望の配線形状にパターンニングされた配線層であり、層間絶縁膜１６間のコンタクトホールＣＨを介してソース領域１５およびボディ領域１４にコンタクトする。
【００３７】
本実施形態では、トレンチ７に埋設されるゲート電極１３をポリシリコン層１３ａと、その上面に設けた導体層１３ｂで構成する。
【００３８】
導体層１３ｂ（ポリサイド層）の比抵抗は、ポリシリコン層１３ａの比抵抗の２分の１である。従って、ゲート電極１３をポリシリコン層のみで形成する場合と比較して、ゲート抵抗を低減できる。
【００３９】
また、チップ全体としてもＣＲ時定数の遅れを回避できるが、特に各ゲート電極１３毎に均一にゲート抵抗を低減できるので、各セルのスイッチング（オン／オフ）動作を均一にでき、電流集中による破壊の発生を抑制できる。
【００４０】
図１（Ｂ）は、ＭＯＳＦＥＴの周辺部に設けられたゲート引き出し電極の概略を示す平面図である。
【００４１】
ゲート引き出し電極１８は、トレンチ７内に形成されたゲート電極１３と接続し、ゲート電極１３を基板１０表面に引き出すように延在し、ゲートパッド電極１９と接続する。ゲート引き出し電極１８は、ゲート電極１３と同様の構成である。すなわちポリシリコン層１３ａとその上に重畳する導体層１３ｂとから構成される。尚、ゲート引き出し電極１８上には、これと重畳する金属層によるゲート配線が設けられるが、ここでの図示は省略する。
【００４２】
つまり本実施形態によれば、ゲート引き出し電極１８においても抵抗を低減できるので、例えばゲート引き出し電極１８の幅Ｗを従来より狭くすることができる。また、ゲート電極１３（トレンチ７）を格子状にパターンニングする場合には、図１（Ｂ）の如く、ゲート引き出し電極１８をチップの周辺部全周ではなく、一部分にすることもできる。
【００４３】
従来のゲート引き出し電極３８は、その長さを確保することで抵抗を低減するため、チップの全周およびチップの中程に設けられてゲートパッド電極３９に接続していた。このため、ＭＯＳＦＥＴのセルが配置される実動作領域Ｅ’の面積増加にも限界があった（図１１）。
【００４４】
しかし、本実施形態によればゲート引き出し電極１８の抵抗を低減できるので、部分的に配置することも可能となり、その分、実動作領域Ｅの面積を増加させることができる。
【００４５】
図２から図８を参照して、図１に示すＭＯＳＦＥＴの製造方法について説明する。
【００４６】
本実施形態のＭＯＳＦＥＴの製造方法は、一導電型の半導体基板に一導電型半導体層を積層した基板を準備し、前記半導体層表面に逆導電型のチャネル層を形成する工程と、該チャネル層を貫通し前記半導体層まで達するトレンチを形成する工程と、該トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチ内に埋め込まれたポリシリコン層と、該ポリシリコン層表面に形成され該ポリシリコン層より比抵抗の低い導体層からなるゲート電極を形成する工程と、前記チャネル層表面の前記トレンチに隣接して一導電型のソース領域を形成する工程と、から構成される。
【００４７】
第１工程（図２参照）：一導電型の半導体基板に一導電型半導体層を積層した基板を準備し、半導体層表面に逆導電型のチャネル層を形成する工程。
【００４８】
ｎ＋型シリコン半導体基板１にｎ−型半導体層（例えばエピタキシャル層）２を積層するなどしてドレイン領域を形成した基板１０を準備する。基板１０（ｎ−型半導体層２）表面に酸化膜（不図示）を形成した後、チャネル層の形成予定領域の酸化膜をエッチングする。この酸化膜をマスクとして全面に所定のｐ型不純物（例えばボロン）を注入（ドーズ量：１Ｅ１３ｃｍ−２程度）した後、拡散してチャネル層４を形成する。
【００４９】
第２工程（図３参照）：チャネル層を貫通し、半導体層まで達するトレンチを形成する工程。
【００５０】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成し、トレンチ形成のためのレジストマスクＰＲを設け、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部ＯＰを形成する（図３（Ａ））。
【００５１】
更に、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部ＯＰの基板１０をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してｎ−型半導体層２まで達するトレンチ７を形成する（図３（Ｂ））。
【００５２】
第３工程（図４参照）：トレンチの内壁にゲート絶縁膜を形成する工程。
【００５３】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とＣＶＤ酸化膜を同時に、フッ酸などの酸化膜エッチャントにより除去する。これにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化してゲート酸化膜１１を閾値に応じて数百Åの膜厚に形成する。
【００５４】
第４工程（図５および図６参照）：トレンチ内に埋め込まれたポリシリコン層と、ポリシリコン層表面に形成されポリシリコン層より比抵抗の低い導体層からなるゲート電極を形成する工程。
【００５５】
まず、図５を参照してトレンチ７内にポリシリコン層を埋設する。
【００５６】
全面にノンドープのポリシリコン層１３ａを堆積し、（不純物濃度：１Ｅ１９ｃｍ−３程度）のリン等を注入・拡散して高導電率化を図る。また、予めリン等の不純物がドープされたポリシリコン層１３ａを堆積してもよい（図５（Ａ））。
【００５７】
全面に堆積したポリシリコン層１３をマスクなしでドライエッチングして、トレンチ７内にポリシリコン層１３ａを埋設する。ポリシリコン層１３ａは、トレンチ７の開口部から例えば１０００Å程度下方に位置する。
【００５８】
次に、図６を参照して、ポリシリコン層１３ａ上に導体層１３ｂを形成する。
【００５９】
すなわち、全面に例えばタングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属層１３ｂ’を蒸着する。高融点金属層１３ｂ’の厚みは例えば２０００Å程度である（図６（Ａ））。
【００６０】
その後、熱処理（例えば１０００℃、３０分）を行う。これにより、ポリシリコン層１３ａと、高融点金属層１３ｂ’とが反応し、これらの接触面にポリサイド層（導体層）１３ｂが形成される。ポリサイド層１３ｂの厚みは例えば２０００Å程度である（図６（Ｂ））。
【００６１】
次に、マスクを設けずにポリサイド層１３ｂ上の高融点金属層１３ｂ’をウェットエッチングにより除去する。
【００６２】
これにより、ポリシリコン層１３ａとこれに重畳する導体層（ポリサイド層１３ｂ）がセルフアラインにより形成される。ポリサイド層は、ポリシリコン層１３ａより比抵抗の低い導体層１３ｂとなる。また、導体層１３ｂは、トレンチ７内においては完全に埋め込まれてポリシリコン層１３ａの上面のみに形成され、ポリシリコン層１３ａと導体層１３ｂによりゲート電極１３が形成される（図６（Ｃ））。
【００６３】
尚、ここでの図示は省略するが、トレンチ７内のゲート電極１３は、トランジスタセルが配置される領域（実動作領域）の外側で基板１０上に引き出されてゲート引き出し電極１８となり、ゲートパッド電極１９に接続する（図１（Ｂ）参照）。すなわち、図６に図示した以外でも、ポリシリコン層１３ａの形成領域にはこれと重畳して（同一パターンで）ポリサイド層１３ｂが形成されている。
【００６４】
このように、本実施形態では、ゲート電極１３を構成するポリシリコン層１３ａ上に、ポリシリコン層１３ａより比抵抗の低い導体層（ポリサイド層）１３ｂを形成する。そして、導体層１３ｂは、セルフアラインでポリシリコン層１３ａ上に形成することができる。
【００６５】
第５工程（図７参照）：チャネル層表面のトレンチに隣接して一導電型のソース領域を形成する工程。
【００６６】
まずレジストマスク（不図示）により選択的にボロン等の不純物をイオン注入しｐ＋型不純物領域１４ａを形成し、レジストマスクを除去する。更に、新たなレジストマスク（不図示）で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、砒素等の不純物をイオン注入してｎ＋型不純物領域１５ａを形成し、レジスト膜を除去する。尚、ｎ型不純物をイオン注入した後、ｐ型不純物をイオン注入してもよい（図７（Ａ））。
【００６７】
その後、全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１６ａをＣＶＤ法により堆積し、ｐ型およびｎ型の不純物を基板表面に拡散し、トレンチ７に隣接するチャネル層４表面にｎ＋型のソース領域１５を形成し、隣り合うソース領域１５間の基板表面にｐ型のボディ領域１４を形成する（図７（Ｂ））。
【００６８】
第６工程（図８参照）：ゲート電極上を覆う層間絶縁膜を形成する工程。
【００６９】
ＢＰＳＧ膜１６ａをレジストマスクによりエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残す。層間絶縁膜１６は、トレンチ７開口部を覆って、例えば８０００Å程度の厚みに設けられる。
【００７０】
その後、全面に、金属層（例えばＡｌ／Ｓｉ層）をスパッタする。膜厚は、例えば２μｍ程度である。金属層は所望の配線形状にパターンニングされ、ソース電極１７が形成される。またここでの図示は省略するが、ゲート電極１３に接続し、ゲート引き出し電極と重畳するゲート配線およびゲートパッド電極も同一金属層のパターンニングで形成される。
【００７１】
尚、本実施形態では、ｎチャネル型ＭＯＳＦＥＴを例に説明したがこれに限らず、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴでもよく、ＩＧＢＴ等の絶縁ゲート型のトランジスタにおいても同様に実施できる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図２】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置を説明する平面図である。
【符号の説明】
【００７３】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
４      チャネル層
７      トレンチ
１０    基板
１１    ゲート酸化膜
１３    ゲート電極
１３ａ  ポリシリコン層
１３ｂ  導体層（ポリサイド層）
１３’    高融点金属層
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    ソース電極
１８    ゲート引き出し電極
１９    ゲートパッド電極
２１    ｎ＋型シリコン半導体基板
２２    ｎ−型半導体層
２３    酸化膜  
２４    チャネル層
２７    トレンチ
２８    ゲート酸化膜
３２    ゲート電極
３３    ボディ領域
３４    ソース領域
３５    層間絶縁膜
３６    ソース電極
３８    ゲート引き出し電極
３９    ゲートパッド電極
１００    ＭＯＳＦＥＴ
【図１】
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【図２】
2009117412.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009117412.tif 000009
【図８】
2009117412.tif 000010
【図９】
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【図１０】
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【図１１】
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