(57)【要約】【課題】スクライブの際に起こるチップに欠けや割れを低減する可能な、半導体光素子を作製する方法を提供する。【解決手段】半導体光素子５０ｂでは、ＩｎＰ支持基体１０ａの裏面のエッジに沿ってIII−Ｖ族化合物半導体層２６ａが設けられている。ＩｎＰ層２４上には、絶縁層３０が設けられていることが好ましい。電極３２が、半導体メサ２２上には設けられており、絶縁層３０の開口部を介して半導体メサ２２に接続されている。電極３２には、絶縁層３０上に位置する電極パッド３２ａが接続されている。電極パッド３２ａは、劈開エリアから離れている。電極パッド３２ａにはワイヤがボンディングされる。ＩｎＰ支持基体１０ａの裏面の電極エリアには電極３４が設けられている。半導体光素子５０では、半導体メサ２２の活性層１２ａに電流が注入される。基板裏面からの劈開面に半導体メサの断面が現れている。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体光素子を作製する方法であって、
III−Ｖ族化合物半導体から成る支持基体と該支持基体の主面上に設けられたIII−Ｖ族化合物半導体構造とを有するエピタキシャル基板の裏面におけるスクライブエリア上に、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層を形成する工程と、
前記III−Ｖ族化合物半導体層の表面が露出されるように、前記エピタキシャル基板の前記裏面上に第１の電極を形成する工程と、
前記スクライブエリア上の前記III−Ｖ族化合物半導体層へのスクライブを行って、半導体光素子のための半導体片の作製を劈開により行う工程と
を備え、
前記III−Ｖ族化合物半導体構造は、前記半導体光素子のための複数のエピタキシャル層を含む、ことを特徴とする方法。
【請求項２】
前記III−Ｖ族化合物半導体構造は、第１の方向に延び活性層を有する半導体メサを含み、
前記スクライブエリアは前記第１の方向に交差する第２の方向に延びる第１の部分を有しており、
前記III−Ｖ族化合物半導体層は、前記スクライブエリアの前記第１の部分上に設けられており、
前記半導体片は、前記第２の方向に延びる劈開面を有しており、
前記半導体片の前記劈開面には、前記半導体メサの断面が現れている、ことを特徴とする請求項１に記載された方法。
【請求項３】
前記スクライブエリアは、前記第２の方向に交差する第３の方向に延びる第２の部分を有しており、
前記III−Ｖ族化合物半導体層は、前記スクライブエリアの前記第２の部分上に設けられており、
前記スクライブエリアは前記第２の方向に交差する第３の方向に延びており、
前記半導体光素子のための前記半導体片は、前記第３の方向に延びる劈開面を有する、ことを特徴とする請求項２に記載された方法。
【請求項４】
前記III−Ｖ族化合物半導体構造を基板上に形成した後に、該基板の厚さを薄くして、前記エピタキシャル基板を作製する工程を更に備える、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された方法。
【請求項５】
前記III−Ｖ族化合物半導体構造は、第１の方向に延び活性層を有する半導体メサと、該半導体メサを埋め込む電流ブロック領域とを含み、
前記電流ブロック領域は、鉄ドープのＩｎＰ層を含み、
前記電流ブロック領域の鉄ドープのＩｎＰが、劈開面に現れている、ことを特徴とする請求項１に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光素子を作製する方法に関する。
【背景技術】
【０００２】
特許文献１には、半導体レーザ素子を製造する方法が記載されている。この製造方法では、２０〜１００ｔｏｒｒ程度の減圧有機金属気相成長法によってメサ構造の周囲にＩｎＰ埋込層を形成する。原料ガスには、III 族原料ガス比で例えば０．１〜１．０の範囲で塩化水素（ＨＣｌ）が添加されている。ＩｎＰ基板の裏面にｎ電極を形成し、半導体メサの上面上にｐ電極を形成する。
【特許文献１】特開平０８−７８７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体光素子の作製では、ウエハ上への半導体結晶の成長が終了した後に、メタライズ工程により電極を形成する。この後に、半導体チップ、またはレーザバーの作製のために、スクライブを行う。しかしながら、最表面の結晶がＩｎＰ結晶である場合、スクライブの際にスクライブ位置とは異なる位置で、ウエハが劈開されることがある。また、劈開の際に、チップに欠けや割れが生じることがある。これらは、外観不良及び特性不良の原因になる。半導体光素子の作製では、スクライブ及び劈開を利用するので、スクライブの際に起こるチップに欠けや割れを低減することが望まれる。
【０００４】
本発明は、上記の事項を鑑みて為されたものであり、スクライブの際に起こるチップに欠けや割れを低減する可能な、半導体光素子を作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一側面は、半導体光素子を作製する方法である。この方法は、（ａ）III−Ｖ族化合物半導体から成る支持基体と該支持基体の主面上に設けられたIII−Ｖ族化合物半導体構造とを有するエピタキシャル基板の裏面におけるスクライブエリア上に、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層を形成する工程と、（ｂ）前記III−Ｖ族化合物半導体層の表面が露出されるように、前記エピタキシャル基板の前記裏面上に第１の電極を形成する工程と、（ｃ）前記スクライブエリア上の前記III−Ｖ族化合物半導体層へのスクライブを行って、半導体光素子のための半導体片の作製を劈開により行う工程とを備え、前記III−Ｖ族化合物半導体構造は、前記半導体光素子のための複数のエピタキシャル層を含む。
【０００６】
この方法によれば、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層の表面をスクライブするので、ＩｎＰ層の表面をスクライブする場合に比べて、III−Ｖ族化合物半導体層の表面に、劈開のために好適な溝が形成される。これ故に、ＩｎＰ層及びＩｎＰ基板を劈開する際に、スクライブラインに沿ってＩｎＰ層及びＩｎＰ基板が高精度に劈開される。よって、劈開面における割れや欠けの発生が低減される。また、III−Ｖ族化合物半導体層が基板の裏面上に設けられるので、III−Ｖ族化合物半導体層の追加による素子特性への影響が少ない。
【０００７】
本発明に係る方法では、前記III−Ｖ族化合物半導体構造は、第１の方向に延び活性層を有する半導体メサを含み、前記スクライブエリアは前記第１の方向に交差する第２の方向に延びる第１の部分を有しており、前記III−Ｖ族化合物半導体層は、前記スクライブエリアの前記第１の部分上に設けられており、前記半導体片は、前記第２の方向に延びる劈開面を有しており、前記半導体片の前記劈開面には、前記半導体メサの断面が現れている。この方法によれば、劈開面には半導体メサの断面が現れているので、活性層の端面が上記の劈開面からなる。活性層の端面における割れや欠けの発生を低減できる。
また、本発明に係る方法では、前記スクライブエリアは、前記第２の方向に交差する第３の方向に延びる第２の部分を有しており、前記III−Ｖ族化合物半導体層は、前記スクライブエリアの前記第２の部分上に設けられており、前記スクライブエリアは前記第２の方向に交差する第３の方向に延びており、前記半導体光素子のための前記半導体片は、前記第３の方向に延びる劈開面を有する。
【０００８】
本発明に係る方法は、前記III−Ｖ族化合物半導体構造を基板上に形成した後に、該基板の厚さを薄くして、前記エピタキシャル基板を作製する工程を更に備えることができる。この方法によれば、基板裏面の研削を行った後にIII−Ｖ族化合物半導体層を形成するので、半導体光素子を所望の厚さに作製できる。
【０００９】
本発明に係る方法では、前記III−Ｖ族化合物半導体構造は、第１の方向に延び活性層を有する半導体メサと、該半導体メサを埋め込む電流ブロック領域とを含み、前記電流ブロック領域は、鉄ドープのＩｎＰ層を含み、前記劈開面には、前記電流ブロック領域の鉄ドープのＩｎＰが現れている。この方法によれば、電流ブロック領域が鉄ドープのＩｎＰ領域を含む半導体光素子でも、鉄ドープのＩｎＰ領域をスクライブすることを避けることができる。
【００１０】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、スクライブの際に起こるチップに欠けや割れを低減する可能な、半導体光素子を作製する方法が提供される。
【発明を実施するための最良の形態】
【００１２】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を作製する方法に係わる実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
（第１の実施の形態）
【００１３】
図１〜図３は、実施形態に係る半導体光素子の製造方法を模式的に示す図面である。半導体光素子は、例えば半導体レーザを含む。図１（Ａ）に示されるように、ＩｎＰ基板１０上に、複数の半導体膜を形成する。これらの半導体膜は、III−Ｖ化合物半導体からなる。例えば、第１導電型のＩｎＰ基板１０上に、第１導電型のクラッド層１１、活性層１２、第２導電型のクラッド層１４、及び第２導電型のコンタクト層１６をこの順に形成する。積層体１９は、第１導電型のクラッド層１１、活性層１２、第２導電型のクラッド層１４、及び第２導電型のコンタクト層１６を含む。ＩｎＰ基板１０は、その表面にＩｎＰバッファ層を含んでもよい。活性層１２は、多重量子井戸構造を有することができる。この実施例では、コンタクト層１６の厚さは、例えば０．２〜０．５μｍである。
【００１４】
積層体１９の一例は、以下の構造を有する。
・クラッド層１１：ｎ型ＩｎＰ、０．５μｍ
・活性層１２：例えばＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ、０．３μｍ
・クラッド層１４：ｐ型ＩｎＰ、２．０μｍ
・コンタクト層１６：ｐ型ＧａＩｎＡｓ、０．２μｍ
【００１５】
次に、図１(Ｂ)に示されるように、積層体１９上に絶縁膜２０を堆積する。絶縁膜２０は、例えばＳｉＯ２、ＳｉＮ等からなることができる。一実施例において、絶縁膜２０の厚さは、例えば０．３μｍである。フォトリソグラフィ及びエッチングを用いて、図１(Ｃ)に示されるように絶縁膜２０にパターン形成が行われる。この加工により、積層体１９上にマスク２０ａが形成される。マスク２０ａのパターン形状は、例えばストライプ状であり、ストライプの幅は、例えば０．８〜１．５μｍである。
【００１６】
次に、図１(Ｄ)に示されるように、ＩｎＰ基板１０上に半導体メサ２２を形成する。半導体メサ２２を形成するために、マスク２０ａを用いて積層体１９をエッチングすると共に第１導電型のクラッド層１１の一部をエッチングする。半導体メサ２２は、ドライエッチング（ＲＩＥ）により形成されることができ、エッチャントは、例えばＣＨ４ガス及びＨ２ガスを含む。ドライエッチング後に、例えば０．１μｍ程度のウェットエッチングを行うことが好ましい。半導体メサ２２は、活性層１２ａ、クラッド層１４ａ、及びコンタクト層１６ａを含むことができ、これらの層は、この順に積層されている。半導体メサ２２は、光導波路構造を有する。半導体メサ２２は、例えばストライプ状に形成される。
【００１７】
次に、図２(Ａ)に示されるように、半導体メサ２２を埋め込むように、マスク２０ａを用いてＩｎＰ基板１０上に埋込領域を形成する。埋込領域は、例えば、ＩｎＰ領域２４からなることができる。ＩｎＰ領域２４は例えばＦｅドープされている。ＩｎＰ領域２４は例えば有機金属気相成長（ＯＭＶＰＥ）により形成される。ＩｎＰ領域２４は、その表面が半導体メサ２２の頂面と略同じ位置になるように形成されることが好ましい。これらの工程により、III−Ｖ族化合物半導体構造がＩｎＰ基板上に形成された。
【００１８】
ＩｎＰ領域２４を形成した後に、マスク２０ａを除去する。この除去は、例えばＨＦ系エッチャントにより行われる。次に、図２(Ｂ)に示されるように、絶縁膜３０を半導体メサ２２及びＩｎＰ層２４上に形成する。絶縁膜３０は例えばＳｉＯ２、ＳｉＮ等からなることができる。
【００１９】
必要な場合には、ＩｎＰ基板１０の裏面１０ｂを研削する。この研削によりＩｎＰ基板１０の厚さを薄くして、上記のIII−Ｖ族化合物半導体構造及びＩｎＰ支持基体１０ａを含むエピタキシャル基板Ｅ１を作製する。このエピタキシャル基板Ｅ１は、ＩｎＰ支持基体１０ａの表面１０ｃ及び裏面１０ｄを含む。ＩｎＰ基板１０の厚さＤ１は、例えば３００μｍであり、ＩｎＰ支持基体１０ａの厚さＤ２は、例えば１００μｍである。
【００２０】
続いて、図２(Ｄ)に示されるように、ＩｎＰ支持基体１０ａの裏面１０ｂ上にIII−Ｖ族化合物半導体層２６を形成する。III−Ｖ族化合物半導体層２６は、構成元素として、Ｇａ、Ｉｎ、及びＡｓを含む。III−Ｖ族化合物半導体層２６は、例えばＧａＩｎＡｓ、ＧａＩｎＡｓＰ等からなることができる。III−Ｖ族化合物半導体層２６は、ＩｎＰと格子整合する単結晶からなることが好ましい。III−Ｖ族化合物半導体層２６の厚さは、０．１μｍ〜０．２μｍであることが好ましい。III−Ｖ族化合物半導体層２６は、アンドープであることが好ましい。アンドープとすることで、基板または活性層等への不純物拡散や、III−Ｖ族化合物半導体層とＩｎＰ基板との格子不整合の増大を抑制することができるからである。また、III−Ｖ族化合物半導体層２６に不純物をドーピングする場合でも、ＩｎＰ基板の導電型と同じ導電型を示す不純物をドープすることが好ましい。不純物がＩｎＰ基板等に拡散した場合でも、不純物が相互に補償して電気抵抗が増大することを抑制できるからである。III−Ｖ族化合物半導体層２６は、単層の半導体膜からなることに限定されることなく、多層構造を有してもよい。
【００２１】
III−Ｖ族化合物半導体層２６を形成した後に、図３(Ａ)に示されるように、III−Ｖ族化合物半導体層２６上にマスク２８を形成する。マスク２８は、例えばレジストからなる。図３(Ｂ)に示されるように、マスク２８を用いたエッチングによりIII−Ｖ族化合物半導体層２６にパターン形成し、スクライブのためのIII−Ｖ族化合物半導体層２６ａを形成する。このIII−Ｖ族化合物半導体層２６は、例えばリン酸系エッチャントによりエッチングされる。この後に、マスク２８を除去する。III−Ｖ族化合物半導体層２６ａは、ＩｎＰ支持基体１０ａの裏面１０ｄのスクライブエリア１０ｅ上に設けられており、スクライブエリア１０ｅと異なる電極エリア１０ｆ上には形成されていない。なお、III−Ｖ族化合物半導体層２６ａにパターン形成を行わなくてもよい。この場合には、III−Ｖ族化合物半導体層２６にはｎ型ドーパントが添加される。
【００２２】
図４は、エピタキシャル基板Ｅ１の裏面１０ｄを示す図面である。III−Ｖ族化合物半導体層２６ａは、座標系Ｓのｘ軸の方向に延びる領域２６ｂと、座標系Ｓのｙ軸の方向に延びる領域２６ｃとを含む。III−Ｖ族化合物半導体層２６ａは、裏面１０ｄのスクライブエリア１０ｅ上に設けられている。裏面１０ｄの電極エリア１０ｆは、領域２６ｂ及び領域２６ｃに囲まれている。領域２６ｃは、半導体メサ２２の間に位置する基準面ＳＸに沿って設けられ、領域２６ｂは、半導体メサ２２に直交する方向に延びる基準面ＳＹに沿って設けられている。
【００２３】
図３(Ｃ)に示されるように、絶縁膜３０に開口部３０ａを形成する。開口部３０ａは、例えばフォトリソグラフィ法により形成される。開口部３０ａは、例えばストライプ状の半導体メサ２２上に設けられており、また半導体メサ２２に沿って延びている。開口部３０ａの幅は、半導体メサ２２の上面の幅よりも広くなる。エピタキシャル基板Ｅ１のおもて面は劈開エリアを有しており、この劈開エリアはエピタキシャル基板Ｅ１の裏面１０のスクライブエリア１０ｅに対応している。絶縁膜３０ｂは劈開エリアを覆う。
【００２４】
次に、図３(Ｄ)に示されるように、電極３２を半導体メサ２２上にリフトオフにより形成すると共に、ＩｎＰ支持基体１０ａの裏面１０ｄに電極３４をリフトオフにより形成する。電極３２は、各半導体メサ２２の各々上に形成されており、またコンタクト層１６ａに電気的に接続されている。電極３２は、絶縁層３０ｂの開口部３０ａ内に形成され、ストライプ状の半導体メサ２２の延在方向に沿って延びる。また、電極３４は、エピタキシャル基板Ｅ１の裏面１０ｄの電極エリア１０ｆ上に形成されている。電極３４は、III−Ｖ族化合物半導体層２６ａに囲まれている。電極３４は、III−Ｖ族化合物半導体層２６ａから離間していることが好ましい。スクライブの際、スクライブ装置（ツール）で電極を損傷することを防止できるからである。
【００２５】
図５は、エピタキシャル基板Ｅ１の裏面１０ｄを示す図面である。図５に示されるように、III−Ｖ族化合物半導体層２６ａをスクライブする。例えば、III−Ｖ族化合物半導体層２６ａの表面２６をｘ軸の方向にスクライブする。スクライブは、例えば、ダイヤモンドペン等のスクライブ装置３６を用いて行われる。これにより、III−Ｖ族化合物半導体層２６ａ上にスクライブ溝２６ｇが形成される。
【００２６】
スクライブ溝２６ｇは、半導体メサ２２の延在方向と交差する方向（例えばIII−Ｖ族化合物半導体層２６ａの＜１００＞方向）に形成されることができる。スクライブ溝２６ｇは、ＩｎＰ支持基体１０ａのエッジに形成されることが好ましい。ＩｎＰ支持基体１０ａの縁領域には半導体光素子が形成されないので、半導体光素子５０にスクライブ溝２６ｇを形成することにより、素子特性に影響を与えることがない。さらに、ＩｎＰ支持基体１０ａの縁領域において、ストライプ状に形成された半導体メサ２２の延在方向と交差する方向に沿ってスクライブ溝２６ｇを形成すると、半導体光素子５０の光出射面（例えばミラー面）にスクライブ溝２６ｇが残存しないので、半導体光素子の特性が向上する。
【００２７】
次に、図６は、劈開により形成された、レーザバーといった半導体片５０ａを示す図面である。図６に示されるように、基準面ＳＹに沿って形成されたスクライブ溝２６ａを起点として、ＩｎＰ層２４、及びＩｎＰ支持基体１０ａを劈開する。例えばブレードをスクライブラインに押し当てることによって劈開を行うことが好ましい。劈開により、ＩｎＰ支持基体１０ａから半導体片５０ａが形成される。この半導体片５０ａの作製により、半導体光素子５０のための光出射面を形成することができる。次に、ストライプ状に形成された半導体メサ２２の延在方向と交差する方向（ｘ軸方向）に沿って劈開を行った後に、その延在方向（ｙ軸方向）にスクライブを行うと共に劈開を行うことが好ましい。半導体片５０ａにおいて、半導体メサ２２は、基準面ＳＭに沿って延びている。
【００２８】
以上の工程を経ることによって、図７に示される半導体光素子５０ｂが製造された。図７は、実施形態に係る半導体光素子の製造方法により製造される半導体光素子を模式的に示す斜視図である。図７に示される半導体光素子５０ｂとしては、例えば半導体レーザ、光増幅器、光変調器、これらの素子のうちの２以上の素子を組み合わせた集積素子等が挙げられる。
【００２９】
図７に示されるように、半導体光素子５０ｂは、ＩｎＰ支持基体１０ａと、ＩｎＰ支持基体１０ａ上に形成された半導体メサ２２と、半導体メサ２２を埋め込むＩｎＰ層２４と、ＩｎＰ層２４上に設けられた絶縁膜３０ｂとを備える。ＩｎＰ支持基体１０ａの裏面１０ｄには、そのエッジに沿ってIII−Ｖ族化合物半導体層２６ａが設けられている。ＩｎＰ層２４上には、絶縁層３０ｂが設けられていることが好ましい。電極３２が、半導体メサ２２上には設けられており、絶縁層３０ｂの開口部を介して半導体メサ２２に接続されている。電極３２には、絶縁層３０ｂ上に位置する電極パッド３２ａが接続されている。電極パッド３２ａは、劈開エリアから離れている。ＩｎＰ支持基体１０ａの裏面１０ｄの電極エリア１０ｆには電極３４が設けられている。半導体光素子５０ｂでは、半導体メサ２２の活性層１２ａに電流が注入される。
【００３０】
III−Ｖ族化合物半導体構造では、ｘ軸方向に延びる活性層１２ａを有する半導体メサ２２を含み、スクライブエリア１０ｅはｘ軸の方向に交差するｙ軸の方向に延びる部分を有する。半導体光素子のための半導体片５０ａ、５０ｂは、ｙ軸の方向に延びる劈開面を有しており、この劈開面には、半導体メサの断面が現れている。劈開面には半導体メサ２２の断面が現れているので、活性層１２ａの端面が上記の劈開面からなる。活性層１２ａの端面における割れや欠けの発生を低減できる。
【００３１】
また、スクライブエリア１０ｅはｙ軸の方向に交差するｘ軸の方向に延びる部分を有する。スクライブエリア１０ｅはｘ軸の方向に延びており、半導体片５０ｂはｘ軸の方向に延びる劈開面を有する。この劈開面には、埋込のためのＩｎＰ層２４が現れている。
【００３２】
以上説明したように、本実施形態の半導体光素子の製造方法では、Ｇａ、Ｉｎ、及びＡｓを含むIII−Ｖ族化合物半導体層２６ａを基板裏面に形成すると共に、III−Ｖ族化合物半導体層２６ａをスクライブするので、ＩｎＰ層の表面をスクライブすることに比べて、III−Ｖ族化合物半導体層２６ａの表面にシャープな溝が形成される。故に、半導体メサ２２、ＩｎＰ層２４及びＩｎＰ支持基体１０ａを劈開する際に、半導体メサ２２、ＩｎＰ層２４及びＩｎＰ支持基体１０ａが、所望のスクライブエリアに沿って劈開される。よって、劈開面における割れや欠けの発生が低減され、故に、割れや欠けの発生により、半導体光素子５０ｂの特性が損なわれることがない。
【００３３】
発明者らの知見によれば、ＦｅドープされたＩｎＰ表面は押し潰されやすいので、ＦｅドープされたＩｎＰの表面のスクライブにより劈開面における割れや欠けが発生することがある。しかしながら、本実施形態の半導体光素子の製造方法では、ＦｅドープされたＩｎＰ層２４の劈開面における割れや欠けの発生が低減される。
【００３４】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００３５】
【図１】図１は、実施形態に係る半導体光素子の製造方法を模式的に示す図面である。
【図２】図２は、実施形態に係る半導体光素子の製造方法を模式的に示す図面である。
【図３】図３は、実施形態に係る半導体光素子の製造方法を模式的に示す図面である。
【図４】図４は、エピタキシャル基板の裏面を示す図面である。
【図５】図５は、エピタキシャル基板の裏面を示す図面である。
【図６】図６は、劈開により形成された、レーザバーといった半導体片を示す図面である。
【図７】図７は、実施形態に係る半導体光素子の製造方法により製造される半導体光素子を模式的に示す斜視図である。
【符号の説明】
【００３６】
１０…ＩｎＰ基板、１１…第１導電型のクラッド層、１２…活性層、１４…第２導電型のクラッド層、１６…第２導電型のコンタクト層、１２ａ…活性層、１４ａ…クラッド層、１６ａ…コンタクト層、１９…積層体、２０…絶縁膜、２０ａ…マスク、２２…半導体メサ、２４…ＩｎＰ領域、１０ｂ…ＩｎＰ基板の裏面、１０ｃ…ＩｎＰ支持基体の表面、１０ｄ…ＩｎＰ支持基体の裏面、１０ｅ…スクライブエリア、１０ｆ…電極エリア、２６…III−Ｖ族化合物半導体層、２６ａ…III−Ｖ族化合物半導体層、２６ｂ、２６ｃ…III−Ｖ族化合物半導体層の領域、２６ｇ…スクライブ溝、２８…マスク、３０ａ…開口部、３０、３０ｂ…絶縁膜、３２ａ…電極パッド、３２、３４…電極、５０ａ…半導体片、５０ｂ…半導体光素子、ＳＸ、ＳＹ、ＳＭ…基準面、Ｅ１…エピタキシャル基板  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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