(57)【要約】【課題】各画素に形成された駆動トランジスタの特性ばらつきを補正可能なアクティブマトリクス型表示装置を提供する。【解決手段】画素２は、映像信号に応じて駆動電流を出力する駆動トランジスタＴｒｄと、駆動電流に応じた輝度で発光する発光素子ＥＬとを含む。駆動トランジスタＴｒｄは、電源と発光素子ＥＬとの間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、信号線から信号が書き込まれる第１ゲート電極と、チャネル領域を間にして第１ゲート電極と対向する第２ゲート電極とを有する。補正回路６は、制御線ＣＬを介して駆動トランジスタＴｒｄの特性のバラツキを補正するための補正電位を第２ゲート電極に印加する。【選択図】図１４
2009251205.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部と回路部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含み、
前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、
前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第１ゲート電極と、該チャネル領域を間にして該第１ゲート電極と対向する第２ゲート電極とを有し、
前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第２ゲート電極に印加する補正回路を含む表示装置。
【請求項２】
前記画素アレイ部は、各画素に含まれる駆動トランジスタの第２ゲート電極を行単位又は列単位で共通接続する制御線を有し、
前記補正回路は、各制御線毎に補正電位を印加する請求項１記載の表示装置。
【請求項３】
前記駆動トランジスタは、その閾電圧特性のバラツキに応じて駆動電流が変動し、
前記補正回路は、該閾電圧特性のバラツキを補正する補正電位を該第２ゲート電極に印加する請求項２記載の表示装置。
【請求項４】
前記回路部は該補正回路を含めて該画素アレイ部と同じパネル上に配されており、
前記補正回路は、各制御線単位で補正電位を自動的に検出し、且つ検出した補正電位を対応する制御線に印加する請求項２記載の表示装置。
【請求項５】
前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、
前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された検出トランジスタと抵抗素子からなり、
各補正ユニットに対応する制御線は、該検出トランジスタと該抵抗素子の中点に接続している請求項４記載の表示装置。
【請求項６】
前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、
前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された一対の検出トランジスタと相補トランジスタからなり、
各補正ユニットに対応する制御線は、該検出トランジスタと該相補トランジスタの中点に接続している請求項４記載の表示装置。
【請求項７】
前記一対の検出トランジスタ及び相補トランジスタをオンして補正電位を自動的に検出し、その後前記一対の検出トランジスタ及び相補トランジスタをオフして該検出した補正電位を該中間点に保持し対応する制御線に印加する請求項６記載の表示装置。
【請求項８】
前記検出トランジスタは、対応する制御線に接続している駆動トランジスタと同一サイズで同一ライン上に位置する請求項５又は請求項６記載の表示装置。
【請求項９】
表示部とこれに情報を表示する本体部とを有し、
前記表示部は、画素アレイ部と回路部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含み、
前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、
前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第１ゲート電極と、該チャネル領域を間にして該第１ゲート電極と対向する第２ゲート電極とを有し、
前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第２ゲート電極に印加する補正回路を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置に関する。より詳しくは、発光素子を駆動するトランジスタの閾電圧のばらつきを補正する技術に関する。
【背景技術】
【０００２】
従来のアクティブマトリクス型表示装置は、画素アレイ部と回路部とからなる。画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含む。回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含む。画素は、信号に応じて駆動電流を出力する駆動トランジスタと、駆動電流に応じた輝度で発光する発光素子とを含む。かかる構成を有するアクティブマトリクス型の表示装置は、例えば以下の特許文献１に記載されている。
【特許文献１】特開２００７−３１０３１１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
各画素に形成された駆動トランジスタは、回路部から供給される映像信号に応じて駆動電流を出力し、発光素子を駆動している。しかしながら駆動トランジスタはその電気特性が必ずしも均一ではなく、画素間でばらつきがある。この特性ばらつきの結果駆動電流がばらつき、画素アレイ部内で画素の発光輝度にムラが生じ、ユニフォーミティを損ねているという課題がある。
【課題を解決するための手段】
【０００４】
上述した従来の技術の課題に鑑み、本発明は各画素に形成された駆動トランジスタの特性ばらつきを補正可能なアクティブマトリクス型表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち、本発明にかかる表示装置は、画素アレイ部と回路部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含む。前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第１ゲート電極と、該チャネル領域を間にして該第１ゲート電極と対向する第２ゲート電極とを有し、前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第２ゲート電極に印加する補正回路を含む。
【０００５】
好ましくは、前記画素アレイ部は、各画素に含まれる駆動トランジスタの第２ゲート電極を行単位又は列単位で共通接続する制御線を有し、前記補正回路は、各制御線毎に補正電位を印加する。又前記駆動トランジスタは、その閾電圧特性のバラツキに応じて駆動電流が変動し、前記補正回路は、該閾電圧のバラツキを補正する補正電位を該第２ゲート電極に印加する。又前記回路部は該補正回路を含めて該画素アレイ部と同じパネル上に配されており、前記補正回路は、各制御線単位で補正電位を自動的に検出し、且つ検出した補正電位を対応する制御線に印加する。又前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された検出トランジスタと抵抗素子とからなり、各補正ユニットに対応する制御線は、該検出トランジスタと該抵抗素子の中点に接続している。或いは前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された一対の検出トランジスタと相補トランジスタからなり、各補正ユニットに対応する制御線は、該検出トランジスタと該相補トランジスタの中点に接続している。又前記一対の検出トランジスタ及び相補トランジスタをオンして補正電位を自動的に検出し、その後前記一対の検出トランジスタ及び相補トランジスタをオフして該検出した補正電位を該中間点に保持し対応する制御線に印加する。又前記検出トランジスタは、対応する制御線に接続している駆動トランジスタと同一サイズで同一ライン上に位置する。
【発明の効果】
【０００６】
本発明によれば、駆動トランジスタがいわゆるダブルゲート構造（サンドイッチゲート構造）を有している。即ち、駆動トランジスタは、チャネル領域を間にして互いに対向した第１ゲート電極及び第２ゲート電極を有している。第１ゲート電極は直接的もしくは間接的に信号線に接続している。一方第２ゲート電極は補正回路に接続している。この補正回路は各駆動トランジスタの第２ゲート電極に補正電位を印加して、特性のばらつきを補正している。かかる構成により、画素アレイ部は局所的な輝度のムラがなくなり、ユニフォーミティを改善することができる。
【発明を実施するための最良の形態】
【０００７】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の第１実施形態を示す模式的な平面図である。図示するように、本表示装置は、画素アレイ部１と回路部とからなる。画素アレイ部１はパネル０に形成されている。また回路部の一部も、パネル０に搭載されている。画素アレイ部１は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素２とを含む。本実施形態の場合、画素２には赤緑青三原色（ＲＧＢ）のいずれかが割り当てられており、カラー表示を行う。但し本発明はカラー表示装置に限られるものではなく、例えば白黒の単色表示装置も含まれる。
【０００８】
一方回路部は、セレクタ３とスキャナ４とを含む。本実施形態では、スキャナ４はパネル０に搭載されており、各走査線を介して画素２を行単位で選択する走査回路となっている。またセレクタ３もパネル０に搭載されており、選択された画素２に各信号線を介して映像信号を供給する。パネル０には端子９が形成されている。この端子９は、外部の回路部からパネル内のスキャナ４やセレクタ３に映像信号や制御信号を供給するためのものである。
【０００９】
個々の画素２は、少なくとも駆動トランジスタＴｒｄと発光素子ＥＬを含んでいる。駆動トランジスタＴｒｄはセレクタ３から供給された映像信号（以下単に信号と呼ぶ場合がある）に応じて駆動電流を出力する。発光素子ＥＬは例えば二端子型の有機エレクトロルミネッセンス素子からなり、駆動電流に応じた輝度で発光する。この駆動トランジスタＴｒｄは、電源と発光素子ＥＬとの間に接続する一対の電流端（ソース／ドレイン）と、一対の電流端の間にあるチャネル領域と、第１ゲート電極と、第２ゲート電極とを有する。この駆動トランジスタＴｒｄは一対のゲート電極を備えており、いわゆるダブルゲート型もしくはサンドイッチゲート構造となっている。第１ゲート電極は、直接的もしくは間接的に信号線に接続している。一方第２ゲート電極は、チャネル領域を間にして第１ゲート電極に対向している。回路部は、前述したセレクタ３やスキャナ４に加え、補正回路を含んでいる。本実施形態では、この補正回路はパネル０の外部に設けてある。補正回路は、所定の補正電位を各駆動トランジスタＴｒｄの第２ゲート電極に印加する。この補正電位は個々の駆動トランジスタＴｒｄの特性ばらつきを補正する。これにより画素アレイ部０の全体にわたって駆動電流のばらつきがなくなり、各画素の発光輝度が均一化し、画面のユニフォーミティを改善することができる。
【００１０】
本実施形態では、画素アレイ部１は前述した行状の走査線や列状の信号線に加え制御線ＣＬを有している。この制御線ＣＬは各画素２に含まれる駆動トランジスタＴｒｄの第２ゲート電極を行単位で共通接続している。換言すると、制御線ＣＬは走査線と平行に行状に配されている。各制御線ＣＬはパネル０の外周部に設けた端子に接続している。これらの端子にはパネル外の補正回路が接続している。補正回路は行状の各制御線ＣＬに補正電位Ｖｂｇ（１）〜Ｖｂｇ（ｎ）を印加している。なお括弧で示した数字は画素アレイ部１の行番号を表している。ｎは最終段の行番号を表している。換言すると画素アレイ部１は本実施形態の場合ｎ行の画素で構成されていることになる。なお本発明の場合、補正電位はダブルゲート構造の駆動トランジスタＴｒｄの第２ゲート電極（バックゲート電極）に印加されるので、補正電位をバックゲート電位（Ｖｂｇ）と呼ぶ場合がある。
【００１１】
駆動トランジスタＴｒｄは、製造プロセスなどの影響を受けて、種々の特性ばらつきが現れる。この中には、特にチャネル領域の閾電圧のばらつきが含まれる。駆動トランジスタＴｒｄは、このチャネル領域の閾電圧のばらつきに応じて駆動電流が変動し、画面のユニフォーミティを損なう。そこで本実施形態では特に、補正回路は駆動トランジスタＴｒｄの閾電圧のばらつきを補正する補正電位Ｖｂｇを第２ゲート電極（バックゲート）に印加している。
【００１２】
図２は、本発明にかかる表示装置の第２実施形態を示す模式的な平面図である。理解を容易にするため、図１に示した第１実施形態と対応する部分には対応する参照番号を付してある。第１実施形態と異なる点は、制御線ＣＬが、信号線と平行になるように列状に配されていることである。即ち本実施形態では、制御線ＣＬは、各画素２に含まれる駆動トランジスタＴｒｄの第２ゲート電極（バックゲート電極）を列単位で共通接続している。各制御線ＣＬの列に対応して、パネル０の外周端に端子が配されている。これらの端子にはパネル外の補正回路から補正電位（バックゲート電位Ｖｂｇ）が印加される。この制御線ＣＬは各画素２に割り当てられたＲＧＢ三原色に分かれて配されている。各色ごとにｍ本の制御線ＣＬが含まれる。なおパネル０には外部の補正回路と接続するための端子に加え、別の端子９も含まれている。この端子９は、外部の回路部からパネル内のスキャナ４やセレクタ３に映像信号や制御信号を供給するためのものである。
【００１３】
図３は、図１または図２に示した実施形態に含まれる駆動トランジスタの電流電圧特性を示すグラフである。駆動トランジスタＴｒｄはＮチャネル型の薄膜トランジスタ（ＴＦＴ）からなる。グラフはこのＮチャネル型ＴＦＴのゲート電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を表している。ゲート電圧Ｖｇｓはソース（Ｓ）を基準にしたゲート（Ｇ）の電圧を表し、ダブルゲート構造の駆動トランジスタの第１ゲート電極に印加される。従ってセレクタ３から供給される映像信号に対応している。一方ドレイン電流Ｉｄｓは駆動トランジスタＴｒｄの一対の電流端（ソース／ドレイン）に流れる駆動電流であり、発光素子に供給される。
【００１４】
グラフに示すように、個々の駆動トランジスタの閾電圧特性は必ずしも狙い特性どおりではなく、エンハンス側もしくはデプレション側にばらついている。Ｎチャネル型ＴＦＴの場合、エンハンスＴＦＴ特性になると閾電圧Ｖｔｈは正側にシフトする一方、デプレションＴＦＴ特性では閾電圧が負側にシフトする。この様な閾電圧のばらつきにより、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じるため、各画素で必ずしも発光輝度が一様にならず、画面のユニフォーミティが損なわれる。そこで本発明では、駆動トランジスタＴｒｄの第２ゲート電極（バックゲート電極）に補正電位Ｖｂｇを印加することで、閾電圧のばらつきを取り除くようにしている。具体的には、エンハンスＴＦＴ特性の駆動トランジスタに対しては、相対的に高めのバックゲート電位を印加することで、特性をデプレション方向にシフトさせ、その閾電圧特性を目標の狙い特性に近づけることができる。逆にデプレションＴＦＴ特性の駆動トランジスタには相対的に低めのバックゲート電位（補正電位）を印加することで、特性をエンハンス方向にシフトさせ、その閾電圧特性を目標の狙い特性に近付けることができる。この様にして、画面全体にわたり駆動トランジスタの閾電圧を目標の狙い特性に合わせ込むことで、画面のユニフォーミティを改善することができる。
【００１５】
以下図４〜図１１を参照して、本発明の背景、構成、作用および効果を詳細に説明する。図４は、表示装置の典型的な構成例を示す模式的な平面図である。図示するように、画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、各走査線ＷＳと各信号線ＳＬとが交差する部分に配された行列状の画素２とを含む。スキャナ４は各走査線ＷＳを介して画素２を行単位で選択する。セレクタ３は、選択された画素２に各信号線ＳＬを介して信号を供給する。
【００１６】
画素２は、サンプリングトランジスタＴｒ１と駆動トランジスタＴｒｄと発光素子ＥＬとで構成されている。サンプリングトランジスタＴｒ１及び駆動トランジスタＴｒｄはＮチャネル型のＴＦＴである。サンプリングトランジスタＴｒ１の一方の電流端は信号線ＳＬに接続されている。他方の電流端は駆動トランジスタＴｒｄのゲートに接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続されている。駆動トランジスタＴｒｄの一方の電流端であるドレインは電源Ｖｃｃｐに接続されている。駆動トランジスタＴｒｄの他方の電流端であるソースは発光素子ＥＬのアノードに接続されている。発光素子ＥＬのカソードは接地電位に接続している。即ちこの接地電位はカソード電位Ｖｃａｔｈとなっている。前述したように駆動トランジスタＴｒｄの制御端となる第１のゲート電極はサンプリングトランジスタＴｒ１を介して信号線ＳＬに接続している。
【００１７】
図５は、図４に示した画素２の動作説明に供する模式図である。図示するように、サンプリングトランジスタＴｒ１は走査線ＷＳにより選択されたときオンして、信号線ＳＬから映像信号Ｖｓｉｇをサンプリングし、駆動トランジスタＴｒｄのゲートＧに書き込む。駆動トランジスタＴｒｄはゲートＧに書き込まれたゲート電圧Ｖｇｓに応じて、ドレイン電流Ｉｄｓを出力する。発光素子ＥＬはこのドレイン電流（駆動電流）Ｉｄｓに応じた輝度で発光する。このとき駆動電流Ｉｄｓは電源Ｖｃｃｐから駆動トランジスタＴｒｄ及び発光素子ＥＬの直列接続を通して接地ライン（カソード電位Ｖｃａｔｈ）に流れる。
【００１８】
図５のグラフに示すように、発光素子ＥＬの電流Ｉと輝度Ｌは比例関係にある。即ち駆動トランジスタＴｒｄから供給される電流Ｉが大きいほど、発光素子ＥＬの輝度Ｌが高くなる。駆動電流Ｉｄｓはゲート電圧Ｖｇｓにより制御される。ゲート電圧Ｖｇｓは映像信号Ｖｓｉｇに対応している。従ってこの画素２は映像信号Ｖｓｉｇ（即ち階調を表すデータ電圧）に応じて発光素子の輝度Ｌを制御しており、電圧プログラム−電流駆動タイプとなっている。
【００１９】
電圧プログラム−電流駆動タイプの画素２に組み込まれる駆動トランジスタＴｒｄは飽和領域で動作し、図５に示したトランジスタ特性式に従って駆動電流Ｉｄｓを出力している。トランジスタ特性式から明らかなように、駆動トランジスタＴｒｄは飽和領域で動作するとき、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えた時点でドレイン電流Ｉｄｓが流れ始め、以降ゲート電圧Ｖｇｓが大きくなるほど、ドレイン電流Ｉｄｓが増大する。なおトランジスタ特性式に含まれる係数βは、パラメータＷ、Ｌ、μ、Ｃｏｘで決まる定数である。ここでＷは駆動トランジスタＴｒｄのチャネル幅を表し、Ｌは同じくチャネル長を表し、μは同じく移動度を表し、Ｃｏｘはゲート酸化膜の単位容量を表している。
【００２０】
以上の説明から明らかなように、図５に示した電圧プログラム−電流駆動タイプの画素回路は、セレクタ（ソースドライバ）から供給される映像信号ＶｓｉｇをノードＧに書き込み、駆動トランジスタＴｒｄを飽和領域で動作させることで、これを電流源として利用している。一方この電流源に接続した発光素子ＥＬは輝度が電流に比例する。この様にして駆動トランジスタＴｒｄは信号Ｖｓｉｇ（データ電圧）を発光電流に変換する役割を担っている。映像信号Ｖｓｉｇ（データ電圧）は階調に応じたレベルを有している。ＶｓｉｇとＶｇｓが対応しているため、発光素子ＥＬの輝度を階調制御することができる。
【００２１】
図５のトランジスタ特性式に示すように、閾電圧Ｖｔｈやパラメータβにばらつきがなければ、ゲート電圧Ｖｇｓに応じて正確にＩｄｓが得られるため、各画素の発光輝度にばらつきは生じない。しかしながら実際には製造プロセスの影響を受けて、閾電圧Ｖｔｈやパラメータβ中の移動度μにばらつきが生じ、画面のユニフォーミティが乱される。
【００２２】
図６は、薄膜トランジスタ（ＴＦＴ）の製造プロセスを示す模式図である。薄膜トランジスタは素子領域が例えば多結晶シリコン薄膜からなる。多結晶シリコンは非晶質シリコン（以下、アモルファスシリコンと呼ぶ場合もある）の薄膜にレーザー光を照射しアニールすることで得られる。図６は、このレーザーアニールプロセスを示す模式図である。エキシマレーザーから放射したレーザー光はミラーＭ１で反射された後、バリアブルアッテネータを通過する。その後ミラーＭ２で光路が折り曲げられ、ビーム整形器、ホモジナイザー、フィールドレンズ、ミラーＭ３、投影レンズを通ってラインビームＬＢに整形される。ラインビームＬＢは真空チャンバのウインドウを通過して、ガラス基板１００に照射される。ガラス基板１００には予め非晶質シリコン薄膜が成膜されており、これにラインビームＬＢを照射することで、多結晶シリコンに転換する。
【００２３】
図示するように、ラインビームＬＢは長軸及び短軸を有する短冊状になっている。このラインビームＬＢを基板１００に対して短軸方向にシフトしながら照射することで、基板１００全面のアモルファスシリコンを多結晶シリコンに転換することができる。実際のプロセスでは、ラインビームＬＢの位置を固定する一方、基板１００をスライドシフトしながら照射を行う。
【００２４】
ラインビームＬＢの強度は常に一定となるように調整しているが、実際にはその強度が時間的に変動してしまう。これにより多結晶シリコンの結晶ばらつきが生じ、結果的に薄膜トランジスタの特性にばらつきが生じる。このＴＦＴ特性のばらつきが表示装置のユニフォーミティの低下原因となっている。
【００２５】
図７は、画素アレイ部１の表示状態を示す写真図である。図７は、パネル０の画面を写真撮影した図である。前述したように、レーザーアニールは、短冊状のラインビームＬＢをパネル０になる基板に対して断続的に照射していく。基板を短軸方向にずらしてはラインビームＬＢを照射するという処理を繰り返すことで、基板全面のアモルファスシリコンを多結晶化できる。ラインビームは照射するたびにエネルギーばらつきがあるため、ラインビームＬＢの照射領域ごとにＴＦＴ特性の差が発生する。ラインビームＬＢ内では、長軸方向に沿って多少のエネルギー分布もあるが、これは連続的であるため大きな影響はない。長軸方向に沿ったＴＦＴの特性ばらつきは連続的であるため、発光輝度のムラもグラデーションを持った状態となり、視覚的には目立たない。これに対して短軸方向に沿って重なり合うラインビームＬＢの境界ではＴＦＴ特性が非連続的に変化するため、ＴＦＴ特性のばらつきも非連続的となる。このため、画面上では輝度の差が横スジとして認識され、目立つようになってしまう。図のパネル写真では、ラインビームＬＢの長軸方向に沿った横スジが現れてしまい、パネル０のユニフォーミティの低下原因となっている。
【００２６】
図８は多結晶シリコン薄膜を素子領域とする薄膜トランジスタＴＦＴの構成を示す模式的な断面図である。上側はボトムゲート構造のＴＦＴを表し、下側はトップゲート構造のＴＦＴを表している。いずれも画素の駆動トランジスタＴｒｄとして用いられる。
【００２７】
ボトムゲート構造では、基板１００の上にゲート電極Ｇが形成され、その上にゲート絶縁膜１０１を介して多結晶シリコン膜１０２が形成されている。前述したように、この多結晶シリコン薄膜１０２はレーザアニールによりアモルファスシリコンから転換されたものである。多結晶シリコン膜１０２は、ゲート電極Ｇの直上に位置するチャネル領域と、その両側に位置するソース領域Ｓ及びドレイン領域Ｄに分かれている。多結晶シリコン膜１０２は層間絶縁膜１０３で被覆されており、その上にソース電極Ｓ及びドレイン電極Ｄが形成されている。
【００２８】
トップゲート構造の駆動トランジスタＴｒｄは、基板１００の上に下地膜１０４を介して多結晶シリコン膜１０２が形成されている。その上にはゲート絶縁膜１０１を介してゲート電極Ｇが形成されている。ゲート電極Ｇは層間絶縁膜１０３により被覆されており、その上にソース電極Ｓ及びドレイン電極Ｄが形成されている。
【００２９】
いずれの構造においても、駆動トランジスタＴｒｄのチャネル領域は多結晶シリコン膜１０２で形成されており、レーザアニールプロセスの変動の影響を受けている。具体的には、チャネル領域の閾電圧Ｖｔｈや移動度μが個々の画素ごとにばらつく。より具体的には、ラインビームの照射領域と対応した関係で駆動トランジスタの閾電圧Ｖｔｈや移動度μにばらつきが生じる。図５に示したトランジスタ特性式から明らかなように、Ｖｔｈやμがばらつくと、駆動電流が変動するため、画素の発光輝度に差が生じる。この発光輝度差はラインビームの長軸方向に沿って現れるため、画面上ではスジとなって現れてしまう。なお、トランジスタ特性式を見ると、Ｖｔｈやμの他、パラメータとしてチャネル幅Ｗ、チャネル長Ｌ、ゲート酸化膜単位容量Ｃｏｘなどが含まれるが、これらは成膜プロセスや露光プロセスと関係するため、局所的なムラの原因にはなるが、スジの原因とはなり得ない。
なお、これらのプロセスに関係するムラは、連続的な変化であるため、スジのように非連続的に特性が変化すことはない。ユニフォーミティを最も悪化させるのは非連続な特性の変化であるり、この原因となるのは、ＬＴＰＳ(低温ポリシリコン)プロセスのＥＬＡ(エキシマレーザーアニール)である。
【００３０】
以上の説明から明らかなように、画面のユニフォーミティを改善するためには、個々の駆動トランジスタの閾電圧Ｖｔｈや移動度μのばらつきを抑制する必要がある。しかしながらレーザアニールプロセスを用いてアモルファスシリコンを多結晶シリコンに転換する場合、ラインビームの境界で現れるＴＦＴ特性のばらつきは抑えることができない。そのため、この様な特性ばらつきを補正する手段が必要である。この目的で、本発明はダブルゲート構造の薄膜トランジスタを駆動トランジスタＴｒｄに採用している。図９は、このダブルゲート構造の駆動トランジスタＴｒｄを示す模式的な断面図である。図示するように基板１００の上に第１ゲート電極Ｇが形成されている。その上にはゲート絶縁膜１０１を介して多結晶シリコン膜（以下、ポリシリコン膜と呼ぶ場合がある）１０２が形成されている。その上には層間絶縁膜１０３を介して第２ゲート電極（バックゲート電極）ＢＧが形成されている。即ち層間絶縁膜１０３がポリシリコン膜１０２のチャネル領域と第２ゲート電極ＢＧとの間のゲート絶縁膜となっている。この層間絶縁膜１０３の上にはソース電極Ｓとドレイン電極Ｄも形成されている。ポリシリコン膜１０２のチャネル領域を間にして、第１ゲート電極Ｇと第２ゲート電極ＢＧは互いに対向している。
【００３１】
チャネル領域の閾電圧Ｖｔｈや移動度μはレーザアニールプロセスの影響を受けてラインごとにばらつく。Ｖｔｈばらつきに対してμばらつきの影響は１／１０程度である。従って画面のユニフォーミティを改善するためには、Ｖｔｈ補正が重要である。閾電圧Ｖｔｈはゲート電界によって補正することができる。そこで本発明では、図９に示したダブルゲート構造を採用し、閾電圧のばらつきを補正する補正電位（バックゲート電位）を第２ゲート電極ＢＧに印加している。なお図９のダブルゲート構造では、第１ゲート電極Ｇと第２ゲート電極ＢＧのサイズはチャネル領域と合わせて同じになるようにしている。但し本発明はこれに限られるものではなく、駆動トランジスタＴｒｄの閾電圧Ｖｔｈを調整可能な範囲でバックゲート電極ＢＧのサイズを設定することができる。
【００３２】
図１０は、ダブルゲート構造のトランジスタの回路図である。左側はＮチャネル型であり、右側はＰチャネル型である。いずれの場合も、一対の電流端（ソース領域Ｓ及びドレイン領域Ｄ）の間に位置するチャネル部に対して、第１ゲート電極Ｇ及び第２ゲート電極ＢＧが対向配置されている。回路図の上にある模式図に示すように、ポリシリコン膜ＰＳがソース領域Ｓ及びドレイン領域Ｄとその間のチャネル領域（チャネル部）に分かれている。チャネル部の下側に第１ゲート電極（Ｇａｔｅ１）が配されている一方、チャネル部の上側に第２ゲート電極（Ｇａｔｅ２）が配されている。第１ゲート電極Ｇａｔｅ１はチャネル部の導通状態（電気抵抗）を制御する。これに対し第２ゲート電極Ｇａｔｅ２はチャネル部に加える電界によってチャネル部の閾電圧を調整する。
【００３３】
図１１はダブルゲート型トランジスタの動作説明に供する回路図及び特性グラフである。図示するように、ダブルゲートトランジスタのドレインＤ、第１ゲートＧ及び第２ゲートＢＧに対し、ソースＳを基準として所定の電位が印加され、チャネル部の状態を決定している。第１ゲート電極Ｇにゲート電圧Ｖｇｓが印加されている。前述したように、このゲート電圧Ｖｇｓは映像信号に対応しており、ソースＳとドレインＤの間に流れる電流Ｉｄｓを制御している。またソースＳとドレインＤとの間に印加される電圧Ｖｄｓは駆動トランジスタＴｒｄが飽和領域で動作するように、十分な電圧幅となるように設定されている。最後に第２ゲート電極ＢＧに印加されるバックゲート電圧Ｖｂｇｓが本発明にかかる補正電位であり、チャネル領域の閾電圧Ｖｔｈのばらつきを抑制している。
【００３４】
Ｎチャネル型のＴＦＴ（ＮＭＯＳ）の場合、バックゲート電位Ｖｂｇｓを高レベルＨｉから低レベルＬｏに変化することで、ＮＭＯＳの特性はデプレション側からエンハンス側に変化する。この様に適切な補正電位Ｖｂｇｓを駆動トランジスタのバックゲートに印加することで、駆動トランジスタの閾電圧Ｖｔｈを所定の狙い値に近付けることができる。
【００３５】
またＰチャネル型のトランジスタ（ＰＭＯＳ）の場合も、バックゲート電位Ｖｂｇｓを低レベルＬｏ側からハイレベルＨｉ側に変化させると、ＰＭＯＳのトランジスタ特性はデプレション側からエンハンス側に変化する。Ｖｂｇｓを適切に設定することで、個々のＰＭＯＳトランジスタの閾電圧Ｖｔｈを狙い値に揃えることが可能である。
【００３６】
ＴＦＴ特性のばらつきのほとんどがＶｔｈばらつきである。よってバックゲートによるＶｔｈシフトを用いれば、Ｖｔｈばらつきを補正することができる。実際のＴＦＴでは、Ｖｔｈばらつきの１／１０程度がμばらつきである。Ｖｔｈばらつきが１０％ならば、μばらつきは１％程度である。人間の輝度差視認能力は１％以上なので、本発明に従ってＶｔｈばらつきを画面全体にわたって１％以下に補正すれば、画質ユニフォーミティは実際上問題のないレベルまで改善できる。換言すると、駆動トランジスタのバックゲートに印加する補正電位を適切に制御することで、駆動トランジスタのＶｔｈばらつきを１％以内に収める。
【００３７】
図１２は、本発明にかかる表示装置の第３実施形態を示す模式的な平面図である。図１に示した第１実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。第１実施形態と異なる点は、各画素２の駆動トランジスタがＮチャネル型ではなくＰチャネル型としたことである。このＰチャネル型の駆動トランジスタＴｒｄもポリシリコンを素子領域としたＴＦＴである。このポリシリコンはレーザアニールでアモルファスシリコンをポリシリコンに転換したものである。各駆動トランジスタＴｒｄの第２ゲート電極（バックゲート電極）は制御線ＣＬによって共通接続されている。この制御線ＣＬは画素２の行と平行に配されている。レーザアニールに用いたラインビームの長軸方向は、同じく画素２の行方向と平行に設定されている。レーザアニールでアモルファスシリコンをポリシリコンに転換したＴＦＴは、ラインビームの長軸方向に沿ってＴＦＴ特性が揃っている。そこで本実施形態は行方向に沿って駆動トランジスタＴｒｄのバックゲートを共通接続している。バックゲートを共通接続した制御線ＣＬに対し、外部の補正回路から補正電位Ｖｂｇを印加する。
【００３８】
図１３は、図１２に示したＰチャネル型駆動トランジスタＴｒｄの電流電圧特性を示すグラフである。理解を容易にするため、図３に示したＮチャネル型トランジスタの電流電圧特性グラフと同様の表記を採用している。図１１で説明したように、Ｐチャネル型のＴＦＴの場合、バックゲート電位を低レベルＬｏから高レベルＨｉに変化させると、ＴＦＴ特性はデプレション側からエンハンス側に変化する。そこで画素の駆動トランジスタＴｒｄがデプレション特性を示す場合、相対的に高いバックゲート電圧を印加して、ＴＦＴ特性を目標の狙い特性に近づける。逆に画素の駆動トランジスタＴｒｄがエンハンス特性を示す場合、相対的に低い補正電位をバックゲートに印加して、ＴＦＴ特性を目標となる狙い特性に近づける。
【００３９】
レーザアニールを用いた低温ポリシリコンプロセスで生じるＴＦＴ特性ばらつきの内で、最も目立つものはＶｔｈばらつきである。これは、レーザアニールに用いるラインビームの長軸方向と平行に、ＴＦＴの閾電圧特性が揃うためである。従って、本発明ではラインビームの長軸方向に合わせてバックゲート補正を行っている。画素の行または列に沿ったスジ状のＴＦＴばらつきは、主としてレーザアニールプロセスによるものであるが、これ以外にシリコン薄膜の膜厚やシリコン薄膜に注入する不純物の濃度に起因する、ムラ状のＴＦＴ特性ばらつきもある。このムラに対処するためには、画素アレイ部を格子状に領域分割し、個々の領域ごとにバックゲート補正を行うようにすればよい。究極的には、各駆動トランジスタを画素単位で個別にバックゲート補正すれば、理想的な状態で画面のユニフォーミティを高めることができる。本発明の技術は、ＴＦＴ特性ばらつきを抑える手法として、画素アレイ部に形成されるＴＦＴの他、画素アレイ部１と同じパネル０上に形成される周辺回路のＴＦＴにも適応できる。例えばスキャナ４やセレクタ３を構成するＴＦＴにも、その閾電圧ばらつきを補正するために本発明のバックゲート補正を採用することができる。本発明にかかるバックゲート補正は、様々な種類のＴＦＴに適用できる。低温ポリシリコンＴＦＴだけでなく、高温ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴにも応用できる。さらにはＬＳＩ製造プロセスにも適用可能である。
【００４０】
図１４は、本発明にかかる表示装置の第４実施形態を示す模式的な平面図である。理解を容易にするため、図１に示した第１実施形態と対応する部分には対応する参照番号を付してある。本実施形態の表示装置も、基本的に画素アレイ部１と回路部とからなる。画面を構成する画素アレイ部１はパネル０に配されている。画素アレイ部１を駆動する周辺回路部も同じパネル０上に搭載されている。パネル０に搭載された回路部は、セレクタ３やスキャナ４ばかりでなく、補正回路６も含んでいる。この補正回路６は、各制御線ＣＬ単位で補正電位を自動的に検出し、且検出した補正電位を対応する制御線ＣＬに印加する。
【００４１】
以上の説明から明らかなように第４実施形態は補正回路６をパネル０に内蔵する点で、先の第１実施形態と異なる。図１に示した第１実施形態は、補正電位（バックゲート電位）をパネルの外部から入力する構成になっている。そのためにパネルの外周端に沿って端子を設けている。その端子数（パッド数）は画素アレイ部の行数もしくは列数と同じである。例えば制御線ＣＬを走査線と平行に配する場合、画素の行ごとにパッドを設ける必要がある。画素アレイ部が高精細化して画素密度が高くなると、非常に細かい間隔でパッドを形成する必要があり、外部の補正回路との接続が難しくなってくる。また各制御線ＣＬごとに適切なバックゲート電位を決定するために工数がかかるなどの問題がある。これに対し本実施形態はパネル０内に補正回路６を内蔵し、各制御線ＣＬごとに最適な補正電位を自動的に検出すると共に、この検出した補正電位を対応する制御線ＣＬに印加している。かかる構成により、パネル０の内側の画素アレイ部１と、外側の補正回路を結線する必要がなくなる。
【００４２】
図１５は、図１４に示した第４実施形態に含まれる補正回路６の具体的な構成例を示す回路図である。図示するように、補正回路６は、各制御線ＣＬに対応して配された補正ユニットの集合からなる。この補正ユニットは、電源ライン（高電位Ｖｈ）と接地ライン（低電位Ｖｌ）との間で直列接続された検出トランジスタＴｒｎと抵抗素子Ｒからなる。各補正ユニットに対応する制御線ＣＬは、検出トランジスタＴｒｎと抵抗素子Ｒの中点（中間ノード）に接続している。本実施形態では、この中間ノードの電位をバックゲート電位（補正電位）として各制御線ＣＬに印加している。
【００４３】
検出トランジスタＴｒｎは、対応する制御線ＣＬに接続している駆動トランジスタＴｒｄと同一サイズで同一ライン上に位置する。駆動トランジスタＴｒｄはＮチャネル型であり、検出トランジスタＴｒｎもこれに対応してＮチャネル型となっている。同一の制御線ＣＬに接続している駆動トランジスタＴｒｄと検出トランジスタＴｒｎは同一ライン上に位置し、同じタイミングでラインビームの照射を受けている。従って同じ制御線ＣＬに接続した駆動トランジスタＴｒｄと検出トランジスタＴｒｎは同一の特性を備えている。このことを利用して行単位（ライン単位）で駆動トランジスタＴｒｄの特性を検出し、それに合わせた補正電位を自動的に設定している。
【００４４】
引き続き図１５を参照して、補正回路６の動作を詳細に説明する。各補正ユニットに含まれる検出トランジスタＴｒｎのゲートに外部から所定の動作電圧Ｖｇを印加する。これにより、各補正ユニットの検出トランジスタＴｒｎはオン状態となり、負荷抵抗Ｒに高電位Ｖｈ側から低電位Ｖｌ側に向かって電流が流れる。
【００４５】
かかる動作で、狙いＴＦＴ特性（平均ＴＦＴ特性）よりも駆動トランジスタＴｒｄがデプレションのＴＦＴ特性を示すラインでは、対応する補正ユニットの中間ノード電位は比較的低くなる。このため対応する制御線ＣＬには比較的低いバックゲート電位が印加される。これにより図３に示したとおりＴＦＴ特性がエンハンス方向にずれる。デプレション特性がエンハンス方向にシフトすることで、狙いのＴＦＴ特性が得られる。
【００４６】
逆に狙いＴＦＴ特性（平均ＴＦＴ特性）よりもエンハンスのＴＦＴ特性を示すラインでは、対応する補正ユニットの中間ノード電位は比較的高レベルになる。そのため対応する制御線ＣＬにはバックゲート電位（補正電位）として比較的高い電位が印加され、ＴＦＴ特性がデプレション方向にシフトする。エンハンス特性がデプレション方向にずれることで、狙いのＴＦＴ特性になる。この様な動作により、各駆動トランジスタの特性がライン単位で調節され、画素アレイ部１全体として均一になる為、図７に示したようなスジムラが改善される。
【００４７】
補正回路６に動作電圧Ｖｇ、電源電圧Ｖｈ及び接地電圧Ｖｌを供給するため、パネル０の外周端には３個の端子（パッド）が形成されている。図１に示した実施形態と比較すれば明らかなように、外部接続用のバッド数が大幅に削減できる。外部からゲート電位Ｖｇ、高電位Ｖｈ及び低電位Ｖｌを調整することで、補正回路６で行われるバックゲート補正の程度（かかり具合）を調整することができる。
【００４８】
図１６を参照して、図１５に示した補正回路６の動作を詳細に説明する。図１６は１個の補正ユニットの等価回路図である。また検出トランジスタＴｒｎのＶｇｓ−Ｉｄｓ特性を示すグラフも併せて載せてある。検出トランジスタＴｒｎがデプレション特性を示す場合、ドレイン電流Ｉｄｓが高いため、中間ノードはＶｌよりの電位となる。中間ノードに現れる補正電位Ｖｂｇが低くなるため、検出トランジスタＴｒｎと同じくデプレション特性を示す同一ライン上のＮチャネル駆動トランジスタＴｒｄはエンハンス方向にシフトし、狙いのＴＦＴ特性となる。逆に検出トランジスタＴｒｄがエンハンス特性の場合、ドレイン電流Ｉｄｓが低いため、中間ノードはＶｈよりの電位となる。中間ノードに現れる補正電位Ｖｂｇが高いため、エンハンス特性を示す同一ライン上のＮチャネル駆動トランジスタＴｒｄはデプレション方向にシフトし、やはり狙いのＴＦＴ特性となる。
【００４９】
図１７は、本発明にかかる表示装置の第５実施形態を示す模式的な平面図である。図１４及び図１５に示した第４実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。図１５に示した第４実施形態と異なり、この第５実施形態は駆動トランジスタＴｒｄがＰチャネル型である。これに対応して補正回路６側の各補正ユニットにはＰチャネル型の検出トランジスタＴｒｐを用いている。
【００５０】
図１８は、図１７に示した第５実施形態に含まれる補正回路の動作説明に供する模式図である。１個の補正ユニットの等価回路図と、この補正ユニットに含まれる検出トランジスタＴｒｐのＶｇｓ−Ｉｄｓ特性を示すグラフである。図示するように補正ユニットは高電位Ｖｈと低電位Ｖｌとの間に直列接続された検出トランジスタＴｒｐと負荷抵抗Ｒからなり、両者の中間ノードに補正電位（バックゲート電位）Ｖｂｇが現れる。外部から供給される動作電位Ｖｇに応じて検出トランジスタＴｒｐがオンすると、高電位Ｖｈから低電位Ｖｌに向かってドレイン電流Ｉｄｓが流れる。
【００５１】
検出トランジスタＴｒｐがデプレション特性の場合、Ｉｄｓが高いため中間ノードはＶｈよりの電位になる。中間ノードに現れるＶｂｇ電位が高いため、同じくデプレション特性を示す同一ライン上の駆動トランジスタＴｒｐはエンハンス方向にシフトし、狙いのＴＦＴ特性になる。逆に検出トランジスタＴｒｐがエンハンス特性を示す場合、Ｉｄｓが低いため中間ノードはＶｌよりの電位となる。中間ノードに現れるバックゲート電位Ｖｂｇが低いため、同じくエンハンス特性を示す同一ライン上のＰチャネル駆動トランジスタＴｒｐはデプレション方向にシフトし、狙いのＴＦＴ特性になる。
【００５２】
図１９は、本発明にかかる表示装置の第６実施形態を示す模式的な平面図である。図１５に示した第４実施形態と対応する部分には対応する参照番号を付してある。第４実施形態と異なる点は、各補正ユニットの負荷抵抗Ｒを負荷トランジスタで置き換えていることである。即ち各制御線ＣＬに対応する各補正ユニットは、電源ラインＶｈと接地ラインＶｌとの間で直列接続された一対の検出トランジスタＴｒｎとこれに相補的な負荷トランジスタＴｒｐとからなる。各補正ユニットに対応する制御線ＣＬは、検出トランジスタＴｒｎと負荷トランジスタＴｒｐの中点（中間ノード）に接続している。検出トランジスタＴｒｎのゲートには外部からゲート電圧Ｖｇｎが印加され、負荷トランジスタＴｒｐのゲートにも外部からゲート電圧Ｖｇｐが印加される。
【００５３】
図１５に示した第４実施形態は、補正回路６を動作させるために、検出トランジスタＴｒｎを常に通電状態におく必要がある。常に高電位Ｖｈから低電位Ｖｌに向かって動作電流が流れることになり、結果的にパネルの消費電力が高くなってしまう。これに対処するため、本実施形態は一対の相補トランジスタを直列接続して補正ユニットとし、消費電力の節約を図っている。即ち図１９に示した第６実施形態は一対の相補トランジスタをオンして補正電位を自動的に検出し、その後一対の相補トランジスタをオフして検出した補正電位を中間ノードに保持する構成としている。この保持された補正電位をバックゲート電位として対応する制御線ＣＬに印加する。かかる構成により補正電位の検出及び印加に要する消費電力を大幅に削減できる。直列接続されたＮチャネルトランジスタＴｒｎ及びＰチャネルトランジスタＴｒｐのゲート電位を同時にオフすることで、中間ノードに補正電位が保持される。これにより常時貫通電流が流れるという状態がなくなる。定期的に相補トランジスタＴｒｎ，Ｔｒｐのゲートをオンにすることで、中間ノードの電位をリフレッシュできる。
【００５４】
図２０は、本発明にかかる表示装置の第７実施形態を示す模式的な平面図である。理解を容易にするため、図１９に示した第６実施形態と対応する部分には対応する参照番号を付してある。第６実施形態と同様にこの第７実施形態も、各補正ユニットが一対の相補トランジスタＴｒｎ，Ｔｒｐの直列接続からなる。異なる点は、図１９に示した第６実施形態がＮチャネル型の駆動トランジスタを用いているのに対し、本実施形態では各画素２がＰチャネル型の駆動トランジスタＴｒｄを用いていることである。これに対応して補正ユニット側ではＰチャネルトランジスタＴｒｐが検出トランジスタになり、ＮチャネルトランジスタＴｒｎが負荷トランジスタとなる。但し補正回路６の各ユニットの構成は第６実施形態と第７実施形態で同様となっており、動作もまったく同じようになる。
【００５５】
図２１を参照して、第６実施形態及び第７実施形態の動作を詳細に説明する。図２１は１個の補正ユニットの等価回路と、ＰチャネルトランジスタＴｒｐのＶｇｓ−Ｉｄｓ特性及びＮチャネルトランジスタＴｒｎのＶｇｓ−Ｉｄｓ特性を示している。図示するようにＰチャネルトランジスタＴｒｐとＮチャネルトランジスタＴｒｎは高電位Ｖｈと低電位Ｖｌとの間で直列接続されており、両トランジスタの中間ノードに補正電位Ｖｂｇが現れる。ゲート電位Ｖｇｐ及びＶｇｎを制御することで、トランジスタＴｒｐ，Ｔｒｎをオンオフ切換できる。
【００５６】
第６実施形態及び第７実施形態では、トランジスタＴｒｎ及びＴｒｐが同一層のポリシリコンで形成されている。即ちトランジスタＴｒｎとＴｒｐはチャネル領域が共通のポリシリコンで形成されている。この場合、ＮチャネルトランジスタＴｒｎがデプレション特性を示すときＰチャネルトランジスタはエンハンス特性を示す特徴がある。逆にＮチャネルトランジスタＴｒｎがエンハンス特性を示すとき、ＰチャネルトランジスタＴｒｐはデプレション特性を示す特徴がある。この様に、ＮＭＯＳとＰＭＯＳのチャネル部が共通となっている場合には、ＮＭＯＳとＰＭＯＳの間でＴＦＴ特性に逆の相関がある。
【００５７】
トランジスタＴｒｎがデプレション特性で且トランジスタＴｒｐがエンハンス特性の場合、両トランジスタをオンすると中間ノードの電位はＶｌよりになる。補正電位Ｖｂｇが低いため、駆動トランジスタＴｒｄがＮチャネル型であればエンハンス特性にシフトする。逆に駆動トランジスタＴｒｄがＰチャネル型であればデプレション傾向にシフトする。従って駆動トランジスタＴｒｄはＮチャネル型及びＰチャネル型のいずれの場合でも狙いのＴＦＴ特性に近づくことになる。
【００５８】
逆にトランジスタＴｒｎがエンハンスメント特性でトランジスタＴｒｐがデプレション特性を示す場合、両者の中間ノード電位はＶｈよりになる。中間ノードに現れる補正電位Ｖｂｇが高いため、駆動トランジスタＴｒｄがＮチャネル型であればデプレションシフト傾向となり、逆にＰチャネル型であればエンハンスシフト傾向となる。よって駆動トランジスタＴｒｄがＮＭＯＳ及びＰＭＯＳのいずれの場合も、共に狙いのＴＦＴ特性になる。
【００５９】
トランジスタＴｒｎ，Ｔｒｐに印加するゲート電圧を変更することで簡単に各トランジスタＴｒｎ，Ｔｒｐのオン抵抗を変更でき、従って両者の中間ノードに現れる補正電位Ｖｂｇを上下方向に調整できる。消費電力を抑えた補正回路とするためには、トランジスタＴｒｎ，Ｔｒｐに印加するゲート電位をパルス状とし、定期的に補正ユニットをオンオフすればよい。この様にすることで、各補正ユニットはオンのときのみ貫通電流が流れる。このオンタイミングは中間ノードの電位保持状態によって決めることが可能である。
【００６０】
第６実施形態や第７実施形態のように、補正ユニットをＰＭＯＳとＮＭＯＳの直列接続で構成すると、その中間電位はバックゲート補正をかけ易い方向に働く。第４実施形態や第５実施形態のように負荷抵抗とＴＦＴの直列接続で構成した補正ユニットと比較すると、ＰＭＯＳとＮＭＯＳの直列接続の方が、特性ばらつきの差を検出し易くなる。各補正ユニットの中間ノードに現れる補正電位は、外部から供給される電位Ｖｇｎ，Ｖｇｐ，Ｖｈ，Ｖｌで適切に調整可能である。デプレション特性のトランジスタとエンハンス特性のトランジスタでＩｄｓの差が大きくなる動作点で、Ｖｇｐ−Ｖｈ，Ｖｇｎ−Ｖｌを設定すれば、中間ノードに現れる補正電位はＴＦＴ特性によって大きな差を出すことが可能である。Ｖｇｎ，Ｖｇｐ，Ｖｈ，Ｖｌの電位は画質を確認しながら調整することができる。調整電源数が４個なので工数を大幅に短縮できる。
【００６１】
図２２は、画素アレイ部側の駆動トランジスタＴｒｄと、補正回路側のトランジスタＴｒｎ，Ｔｒｐの配置関係を示す模式図である。前述したようにＴＦＴ特性はレーザアニールに用いるラインビームの長軸方向に揃うため、これに合わせて各画素２の駆動トランジスタＴｒｄと、補正回路側の検出トランジスタＴｒｎが長軸ライン上に並ぶように配置することが好ましい。またトランジスタサイズも駆動トランジスタＴｒｄと検出トランジスタＴｒｎで揃えておく必要がある。トランジスタサイズが異なると、チャネル内の多結晶シリコン結晶数が異なってしまい、ＴＦＴ特性に若干のずれが生まれる原因となる。またトランジスタ構造やその周辺のレイアウトも駆動トランジスタＴｒｄと検出トランジスタＴｒｎで同じにしておくことが好ましい。レーザアニールでは加熱状態がレイアウトによって異なるためである。
【００６２】
以上に説明したように本発明は駆動トランジスタをダブルゲート構造とし、そのバックゲート電圧を調整することで閾電圧のばらつきを補正している。本発明は、個々の画素内に閾電圧補正機能や移動度補正機能を組み込んだ表示装置にも適用可能である。本発明に従ってライン単位で大まかに閾電圧のばらつきを補正し、さらに各画素に組み込まれた閾電圧補正機能で閾電圧のばらつきを精密に補正することで、画面のユニフォーミティをさらに一層改善することができる。
【００６３】
図２３は、各画素内に閾電圧補正機能と移動度補正機能を組み込んだ表示装置の一例を示す模式的なブロック図である。閾電圧と異なり移動度はバックゲート電位で補正することが難しい。従って移動度は個々の画素内で補正することにより、本発明と組み合わせることでより一層画面のユニフォーミティを高めることができる。
【００６４】
図示する様に本表示装置は、画素アレイ部１とこれを駆動する回路部とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、両者が交差する部分に配された行列状の画素２と、画素２の各行に対応して配された給電線ＤＳとを備えている。回路部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するライトスキャナ４と、この線順次走査に合わせて各給電線ＤＳに高電位と低電位で切換わる電源電圧を供給するドライブスキャナ５と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する水平セレクタ３とを備えている。ここでライトスキャナ４とドライブスキャナ５がスキャナ部を構成し、水平セレクタ３が信号ドライバを構成している。
【００６５】
個々の画素２は、サンプリングトランジスタＴｒ１と駆動トランジスタＴｒｄと保持容量Ｃｓと発光素子ＥＬとで構成されている。個々の発光素子ＥＬはＲＧＢ三原色のいずれかの色で発光するようになっている。赤色発光素子を備えた画素（ＲＥＤ）と緑色発光素子を備えた画素（ＧＲＥＥＮ）と青色発光素子を備えた画素（ＢＬＵＥ）とで画素トリオを構成している。この画素トリオを画素アレイ部１上でマトリクス状に配列することによりカラー表示ができる。
【００６６】
図２４は、図２３に示した表示装置に含まれる画素２の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素２は、有機ＥＬデバイスなどで代表される発光素子ＥＬと、サンプリングトランジスタＴｒ１と、駆動トランジスタＴｒｄと、保持容量Ｃｓとを含む。サンプリングトランジスタＴｒ１はそのゲートが対応する走査線ＷＳに接続し、そのソース及びドレインの一方が対応する信号線ＳＬに接続し、他方が駆動トランジスタＴｒｄのゲートＧに接続する。駆動トランジスタＴｒｄは、そのソースＳが発光素子ＥＬに接続し、ドレインが対応する給電線ＤＳに接続している。発光素子ＥＬのカソードは接地電位Ｖｃａｔｈに接続している。なおこの接地配線は全ての画素２に対して共通に配線されている。保持容量（画素容量）Ｃｓは、駆動トランジスタＴｒｄのソースＳとゲートＧとの間に接続している。
【００６７】
図２４に示した画素構成は一例であって、本発明が適用される表示装置はこの回路構成に限られるものではない。基本的に各画素２は、サンプリングトランジスタＴｒ１と駆動トランジスタＴｒｄと発光素子ＥＬと保持容量Ｃｓとを含む。サンプリングトランジスタＴｒ１は、その制御端（ゲート）が走査線ＷＳに接続し、その一対の電流端（ソース及びドレイン）が信号線ＳＬと駆動トランジスタＴｒｄの制御端との間に接続している。駆動トランジスタＴｒｄは一対の電流端（ソース及びドレイン）の一方が発光素子ＥＬに接続し、他方が給電線ＤＳに接続している。保持容量Ｃｓは、駆動トランジスタＴｒｄの制御端（ゲートＧ）と駆動トランジスタＴｒｄの一対の電流端（ソース及びドレイン）の片方（ソースＳ）との間に接続している。
【００６８】
図２５は、図２４に示した画素２の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線ＷＳの電位変化、給電線ＤＳの電位変化及び信号線ＳＬの電位変化を表してある。またこれらの電位変化と並行に、駆動トランジスタＴｒｄのゲートＧ及びソースＳの変化も表してある。
【００６９】
このタイミングチャートは、画素２の動作の遷移に合わせて期間を（０）〜（７）まで便宜的に区切ってある。まず発光期間（０）では、給電線ＤＳが高電位Ｖｃｃｐにあり、駆動トランジスタＴｒｄが駆動電流Ｉｄｓを発光素子ＥＬに供給している。駆動電流Ｉｄｓは高電位Ｖｃｃｐにある給電線ＤＳから駆動トランジスタＴｒｄを介して発光素子ＥＬを通り、共通接地配線Ｖｃａｔｈに流れ込んでいる。
【００７０】
続いて期間（１）に入ると、給電線ＤＳを高電位Ｖｃｃｐから低電位Ｖｉｎｉに切換える。これにより給電線ＤＳはＶｉｎｉまで放電され、さらに駆動トランジスタＴｒｄのソース電位はＶｉｎｉに近い電位まで遷移する。給電線ＤＳの配線容量が大きい場合は比較的早いタイミングで給電線ＤＳを高電位Ｖｃｃｐから低電位Ｖｉｎｉに切換えると良い。
【００７１】
次に期間（２）に進むと、走査線ＷＳを低レベルから高レベルに切換えることで、サンプリングトランジスタＴｒ１が導通状態になる。このとき信号線ＳＬは基準電位Ｖｏｆｓにある。よって駆動トランジスタＴｒｄのゲート電位は導通したサンプリングトランジスタＴｒ１を通じて信号線ＳＬの基準電位Ｖｏｆｓとなる。これと同時に駆動トランジスタＴｒｄのソース電位は即座に低電位Ｖｉｎｉに固定される。以上により駆動トランジスタＴｒｄのソース電位が映像信号線ＳＬの基準電位Ｖｏｆｓより十分低い電位Ｖｉｎｉに初期化（リセット）される。具体的には駆動トランジスタＴｒｄのゲート‐ソース間電圧Ｖｇｓ（ゲート電位とソース電位の差）が駆動トランジスタＴｒｄの閾電圧Ｖｔｈより大きくなるように、給電線ＤＳの低電位Ｖｉｎｉを設定する。
【００７２】
以上の説明から明らかなように、期間（１）と期間（２）が閾電圧補正動作の準備過程となっている。即ちこの準備過程では、駆動トランジスタＴｒｄのゲートＧである制御端を基準電位Ｖｏｆｓに保持する一方、駆動トランジスタＴｒｄのソースＳとなる電流端の間のゲート／ソース間電圧Ｖｇｓを閾電圧Ｖｔｈより大きく設定して、駆動トランジスタＴｒｄをオン状態にする。
【００７３】
次にＶｔｈキャンセル期間（３）に進むと、給電線ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに遷移し、駆動トランジスタＴｒｄのソース電位が上昇を開始する。やがて駆動トランジスタＴｒｄのゲート‐ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにして駆動トランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧が保持容量（画素容量）Ｃｓに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量Ｃｓ側に流れ、発光素子ＥＬ側には流れないようにするため、発光素子ＥＬがカットオフとなるように共通接地配線Ｖｃａｔｈの電位を設定しておく。
【００７４】
以上の説明から明らかなように、このＶｔｈキャンセル期間（３）が閾電圧補正動作の通電過程となっている。この通電過程では、ゲートＧを基準電位Ｖｏｆｓに維持したまま駆動トランジスタＴｒｄに通電し駆動トランジスタＴｒｄがカットオフしたときそのゲート／ソース間に現れる閾電圧相当の電圧を保持容量Ｃｓに保持する。
【００７５】
期間（４）に進むと、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒ１が一端オフ状態になる。このとき駆動トランジスタＴｒｄのゲートＧはフローティングになるが、ゲート‐ソース間電圧Ｖｇｓは駆動トランジスタＴｒｄの閾電圧Ｖｔｈに等しいためカットオフ状態であり、ドレイン電流Ｉｄｓは流れない。
【００７６】
続いて期間（５）に進むと、信号線ＳＬの電位が基準電位Ｖｏｆｓからサンプリング電位（信号電位）Ｖｓｉｇに遷移する。これにより次のサンプリング動作及び移動度補正動作（信号書込み及び移動度μキャンセル）の準備が完了する。
【００７７】
信号書込み／移動度μキャンセル期間（６）に入ると、走査線ＷＳが高電位側に遷移してサンプリングトランジスタＴｒ１がオン状態となる。従って駆動トランジスタＴｒｄのゲート電位は信号電位Ｖｓｉｇとなる。ここで発光素子ＥＬは始めカットオフ状態（ハイインピーダンス状態）にあるため、駆動トランジスタＴｒｄのドレイン‐ソース間電流Ｉｄｓは発光素子容量に流れ込み、充電を開始する。したがって駆動トランジスタＴｒｄのソース電位は上昇を開始し、やがて駆動トランジスタＴｒｄのゲート‐ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位Ｖｓｉｇのサンプリングと補正量ΔＶの調整が同時に行われる。Ｖｓｉｇが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｓｉｇを一定とした場合、駆動トランジスタＴｒｄの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。
【００７８】
最後に発光期間（７）になると、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒ１はオフ状態となる。これにより駆動トランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。同時にドレイン電流Ｉｄｓが発光素子ＥＬを流れ始める。これにより発光素子ＥＬのアノード電位は駆動電流Ｉｄｓに応じて上昇する。発光素子ＥＬのアノード電位の上昇は、即ち駆動トランジスタＴｒｄのソース電位の上昇に他ならない。駆動トランジスタＴｒｄのソース電位が上昇すると、保持容量Ｃｓのブートストラップ動作により、駆動トランジスタＴｒｄのゲート電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間（７）中駆動トランジスタＴｒｄのゲート‐ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶで一定に保持される。なお以上の説明では、Ｖｏｆｓ＝Ｖｃａｔｈ＝０ＶとしてＶｇｓを計算している。
【００７９】
本発明にかかる表示装置は、図２６に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【００８０】
本発明にかかる表示装置は、図２７に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００８１】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器の本体部に入力された、若しくは、電子機器の本体部内で生成した情報を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイ（表示部）に適用することが可能である。以下この様な表示部を備えた電子機器の例を示す。
【００８２】
図２８は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００８３】
図２９は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００８４】
図３０は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００８５】
図３１は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００８６】
図３２は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００８７】
【図１】本発明にかかる表示装置の第１実施形態を示す模式的な平面図である。
【図２】同じく第２実施形態を示す模式的な平面図である。
【図３】Ｎチャネル型駆動トランジスタの特性を示すグラフである。
【図４】表示装置の典型的な構成例を示す回路図である。
【図５】図４に示した表示装置の動作説明に供する模式図である。
【図６】レーザアニール処理を示す模式図である。
【図７】表示装置の画面写真図である。
【図８】駆動トランジスタの断面図である。
【図９】ダブルゲート構造を有する駆動トランジスタの断面図である。
【図１０】ダブルゲートトランジスタの等価回路図である。
【図１１】ダブルゲートトランジスタの動作特性を示す回路図及びグラフである。
【図１２】本発明にかかる表示装置の第３実施形態を示す平面図である。
【図１３】Ｐチャネル型駆動トランジスタの特性式である。
【図１４】本発明にかかる表示装置の第４実施形態を示す平面図である。
【図１５】同じく第４実施形態を示す回路図である。
【図１６】第４実施形態の動作説明に供する模式図である。
【図１７】本発明にかかる表示装置の第５実施形態を示す模式的な平面図である。
【図１８】第５実施形態の動作説明に供する模式図である。
【図１９】本発明にかかる表示装置の第６実施形態を示す模式的な平面図である。
【図２０】同じく第７実施形態を示す模式的な平面図である。
【図２１】第６実施形態及び第７実施形態の動作説明に供するグラフである。
【図２２】駆動トランジスタと検出トランジスタのレイアウトを示す模式図である。
【図２３】本発明が適用される表示装置の一例を示すブロック図である。
【図２４】図２３に示した表示装置の動作説明に供する回路図である。
【図２５】図２３に示した表示装置の動作説明に供するタイミングチャートである。
【図２６】本発明にかかる表示装置のデバイス構成を示す断面図である。
【図２７】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図２８】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図２９】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図３０】本発明にかかる表示装置を備えたノート型パーソナルコンピュータを示す斜視図である。
【図３１】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図３２】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【００８８】
０・・・パネル、１・・・画素アレイ部、２・・・画素、３・・・セレクタ（信号回路）、４・・・スキャナ（走査回路）、Ｔｒｄ・・・駆動トランジスタ、Ｔｒｎ・・・検出トランジスタ、Ｔｒｐ・・・検出トランジスタ、ＥＬ・・・発光素子、６・・・補正回路、ＣＬ・・・制御線、ＷＳ・・・走査線、ＳＬ・・・信号線
【図１】
2009251205.tif 000003
【図２】
2009251205.tif 000004
【図３】
2009251205.tif 000005
【図４】
2009251205.tif 000006
【図５】
2009251205.tif 000007
【図６】
2009251205.tif 000008
【図８】
2009251205.tif 000009
【図９】
2009251205.tif 000010
【図１０】
2009251205.tif 000011
【図１１】
2009251205.tif 000012
【図１２】
2009251205.tif 000013
【図１３】
2009251205.tif 000014
【図１４】
2009251205.tif 000015
【図１５】
2009251205.tif 000016
【図１６】
2009251205.tif 000017
【図１７】
2009251205.tif 000018
【図１８】
2009251205.tif 000019
【図１９】
2009251205.tif 000020
【図２０】
2009251205.tif 000021
【図２１】
2009251205.tif 000022
【図２２】
2009251205.tif 000023
【図２３】
2009251205.tif 000024
【図２４】
2009251205.tif 000025
【図２５】
2009251205.tif 000026
【図２６】
2009251205.tif 000027
【図２７】
2009251205.tif 000028
【図２８】
2009251205.tif 000029
【図２９】
2009251205.tif 000030
【図３０】
2009251205.tif 000031
【図３１】
2009251205.tif 000032
【図３２】
2009251205.tif 000033
【図７】
2009251205.tif 000034