(57)【要約】【課題】回路規模をより縮小することが可能なヒステリシスコンパレータ回路を提供する。【解決手段】ヒステリシスコンパレータ回路１００は、定電流源と、定電流による電圧降下に応じた出力電圧を出力する可変抵抗回路と、入力端子に反転入力端子が接続され、定電流源と可変抵抗回路との間の第１の接点に非反転入力端子が接続され、反転入力端子に入力された入力信号と非反転入力端子に入力された第１の接点の基準電圧とを比較し、この比較結果に応じた電圧を出力するコンパレータと、スイッチ回路と、を備える。スイッチ回路は、コンパレータの非反転出力が“Ｌｏｗ”レベルの場合は、可変抵抗回路の抵抗値を第１の抵抗値に切り換え、コンパレータの非反転出力が“Ｈｉｇｈ”レベルの場合は、可変抵抗回路の抵抗値を第１の抵抗値よりも小さい第２の抵抗値に切り換える。【選択図】図１
2009188451.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端子と、
出力電圧が出力される出力端子と、
電源に接続され、定電流を出力する定電流源と、
前記定電流源と接地との間に接続され、前記定電流による電圧降下に応じた前記出力電圧を出力し、抵抗値が可変である可変抵抗回路と、
前記入力端子に第１の入力端子が接続され、前記定電流源と前記可変抵抗回路との間の第１の接点に第２の入力端子が接続され、前記第１の入力端子に入力された前記入力信号と前記第２の入力端子に入力された前記第１の接点の基準電圧とを比較し、この比較結果に応じた電圧を出力するコンパレータと、
前記コンパレータの出力に応じて、前記可変抵抗回路の抵抗値を切り換えるスイッチ回路と、を備え、
前記スイッチ回路は、
前記コンパレータの前記出力が第１のレベルの場合は、前記可変抵抗回路の抵抗値を第１の抵抗値に切り換え、
前記コンパレータの前記出力が第２のレベルの場合は、前記可変抵抗回路の抵抗値を第１の抵抗値よりも小さい第２の抵抗値に切り換える
ことを特徴とするヒステリシスコンパレータ回路。
【請求項２】
前記可変抵抗回路は、
前記第１の接点に一端が接続された第１の抵抗と、
前記第１の抵抗の他端と前記接地との間に接続された第２の抵抗と、
前記第１の接点に一端が接続された第３の抵抗と、を有し、                     
前記スイッチ回路は、
前記第３の抵抗の他端と前記接地との間に接続され、前記コンパレータの前記出力が前記第１のレベルの場合はオフし、前記コンパレータの前記出力が前記第２のレベルの場合はオンする前記第１のスイッチ素子と、
前記第１の抵抗の他端と前記接地との間に接続され、前記コンパレータの前記出力が前記第１のレベルの場合はオンし、前記コンパレータの前記出力が前記第２のレベルの場合はオフする第２のスイッチ素子と、を有し、
前記可変抵抗回路は、前記第１の抵抗と前記第２の抵抗との間の第２の接点の電圧を前記出力電圧として前記出力端子に出力する
ことを特徴とする請求項１に記載のヒステリシスコンパレータ回路。
【請求項３】
前記可変抵抗回路は、
前記第１の接点に一端が接続された第１の抵抗と、
前記第１の抵抗の他端と前記接地との間に接続された第２の抵抗と、
前記第１の接点に一端が接続された第３の抵抗と、を有し、
前記スイッチ回路は、
前記第３の抵抗の他端と前記接地との間に接続され、前記コンパレータの前記出力が前記第１のレベルの場合はオフし、前記コンパレータの前記出力が前記第２のレベルの場合はオンする前記第１のスイッチ素子と、
前記第１の抵抗の他端と前記接地との間に接続され、前記コンパレータの前記出力が前記第１のレベルの場合はオンし、前記コンパレータの前記出力が前記第２のレベルの場合はオフする第２のスイッチ素子と、を有し、
前記可変抵抗回路は、前記第３の抵抗と前記第１のスイッチ素子との間の第２の接点の電圧を前記出力電圧として前記出力端子に出力する
ことを特徴とする請求項１に記載のヒステリシスコンパレータ回路。
【請求項４】
前記可変抵抗回路から出力された前記出力電圧を増幅し前記出力端子に出力する出力ドライバをさらに備える
ことを特徴とする請求項１ないし３の何れかに記載のヒステリシスコンパレータ回路。
【請求項５】
前記第１の入力端子は、反転入力端子であり、前記第２の入力端子は、非反転入力端子であり、前記第１のレベルは、“Ｌｏｗ”レベルであり、前記第２のレベルは、“Ｈｉｇｈ”レベルであり、前記出力が非反転出力であることを特徴とする請求項１ないし４に記載のヒステリシスコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス機能を有するヒステリシスコンパレータ回路に関するものである。
【背景技術】
【０００２】
従来、通常のコンパレータは、入力電圧を基準電圧と比較し、比較結果に応じた電圧を出力する。
【０００３】
これに対して、ヒステリシスコンパレータ回路は、入力電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するときは高い基準電圧を有し、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときには低い基準電圧を有する。
【０００４】
このようなヒステリシス特性をコンパレータに持たせることで、入力電圧が基準電圧に近くなったときに、入力電圧に混在するノイズによりコンパレータの出力が頻繁に変化するのを防止する。
【０００５】
ここで、従来のヒステリシスコンパレータ回路には、例えば、コンパレータの出力信号を分岐し、この分岐した信号に応じて２つの定電流源からの電流をオン／オフ制御することにより、基準電圧にヒステリシス幅を持たせるものがある（例えば、特許文献１参照。）
上記従来のヒステリシスコンパレータ回路は、上述のように、分岐した信号に応じて２つの定電流源からの電流をオン／オフ制御することにより、基準電圧を変化させる。このとき、該分岐した信号に応じた出力信号が同時に変化する。このため、コンパレータのチャタリングを防止するために、遅延回路を別途も設ける必要であった。
【０００６】
また、上記従来のヒステリシスコンパレータ回路は、既述のように、２つの定電流源を有するため、回路規模が増大するという問題があった。
【特許文献１】特開２００５−２１７４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路規模をより縮小することが可能なヒステリシスコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係るヒステリシスコンパレータ回路は、
入力信号が入力される入力端子と、
出力電圧が出力される出力端子と、
電源に接続され、定電流を出力する定電流源と、
前記定電流源と接地との間に接続され、前記定電流による電圧降下に応じた前記出力電圧を出力し、抵抗値が可変である可変抵抗回路と、
前記入力端子に第１の入力端子が接続され、前記定電流源と前記可変抵抗回路との間の第１の接点に第２の入力端子が接続され、前記第１の入力端子に入力された前記入力信号と前記第２の入力端子に入力された前記第１の接点の基準電圧とを比較し、この比較結果に応じた電圧を出力するコンパレータと、
前記コンパレータの出力に応じて、前記可変抵抗回路の抵抗値を切り換えるスイッチ回路と、を備え、
前記スイッチ回路は、
前記コンパレータの前記出力が第１のレベルの場合は、前記可変抵抗回路の抵抗値を第１の抵抗値に切り換え、
前記コンパレータの前記出力が第２のレベルの場合は、前記可変抵抗回路の抵抗値を第１の抵抗値よりも小さい第２の抵抗値に切り換える
ことを特徴とする。
【発明の効果】
【０００９】
本発明の一態様に係るヒステリシスコンパレータ回路によれば、回路規模をより縮小することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
図１は、本発明の一態様である実施例１に係るヒステリシスコンパレータ回路１００の構成を示す図である。
【００１２】
図１に示すように、ヒステリシスコンパレータ回路１００は、入力端子１と、出力端子２と、定電流源３と、可変抵抗回路４と、コンパレータ５と、スイッチ回路６と、出力ドライバ９と、を備える。
【００１３】
入力端子１は、入力信号（入力電圧）Ｖｉｎが入力されるようになっている。
【００１４】
出力端子２は、出力電圧Ｖｏｕｔが出力されるようになっている。
【００１５】
定電流源３は、電源に接続され、定電流Ｉを出力するようになっている。
【００１６】
可変抵抗回路４は、定電流源３と接地との間に接続されている。この可変抵抗回路４は、  定電流Ｉによる電圧降下に応じた出力電圧を出力し、抵抗値が可変である。
【００１７】
コンパレータ５は、入力端子１に反転入力端子が接続され、定電流源３と可変抵抗回路４との間の第１の接点７に非反転入力端子が接続されている。
【００１８】
このコンパレータ５は、反転入力端子に入力された入力信号Ｖｉｎと非反転入力端子に入力された第１の接点７の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じた電圧を出力するようになっている。
【００１９】
例えば、基準電圧Ｖｒｅｆよりも入力信号Ｖｉｎが低い場合は、コンパレータ５の非反転出力は第１のレベルである“Ｌｏｗ”レベル（言い換えれば、反転出力が第２のレベルである“Ｈｉｇｈ”レベル）となる。
【００２０】
一方、基準電圧Ｖｒｅｆよりも入力信号Ｖｉｎが高い場合は、コンパレータ５の非反転出力は“Ｈｉｇｈ”レベル（言い換えれば、反転出力が“Ｌｏｗ”レベル）となる。
【００２１】
スイッチ回路６は、コンパレータ５の出力に応じて、可変抵抗回路４の抵抗値を切り換える。
【００２２】
例えば、スイッチ回路６は、コンパレータ５の非反転出力が“Ｌｏｗ”レベル（言い換えれば、反転出力が“Ｈｉｇｈ”レベル）の場合は、可変抵抗回路４の抵抗値を第１の抵抗値Ｒ１に切り換える。
【００２３】
一方、このスイッチ回路６は、コンパレータ５の前記非反転出力が“Ｈｉｇｈ”レベル（言い換えれば、反転出力が“Ｌｏｗ”レベル）の場合は、前記可変抵抗回路の抵抗値を第１の抵抗値よりも小さい第２の抵抗値に切り換える。
【００２４】
可変抵抗回路４は、例えば、第１の抵抗４ａと、第２の抵抗４ｂと、第３の抵抗４ｃと、を有する。
【００２５】
第１の抵抗４ａは、第１の接点７に一端が接続され、抵抗値ｒ１を有する。
【００２６】
第２の抵抗４ｂは、第１の抵抗４ａの他端と接地との間に接続され、抵抗値ｒ２を有する。
【００２７】
第３の抵抗４ｃは、第１の接点７に一端が接続され、第１のスイッチ素子６ａを介して接地に他端が接続され、抵抗値ｒ３を有する。
【００２８】
このような構成を有する可変抵抗回路４は、第１の抵抗４ａと第２の抵抗４ｂとの間の第２の接点８の電圧を出力電圧Ｖｏｕｔとして、出力端子に出力ドライバ９を介して出力するようになっている。
【００２９】
スイッチ回路６は、例えば、第１のスイッチ素子６ａと、第２のスイッチ素子６ｂと、を有する。
【００３０】
第１のスイッチ素子６ａは、第３の抵抗４ｃの他端と接地との間に接続されている。この第１のスイッチ素子６ａは、コンパレータ５の非反転出力ＯＵＴ１が“Ｌｏｗ”レベルの場合はオフし、コンパレータ５の非反転出力ＯＵＴ１が“Ｈｉｇｈ”レベルの場合はオンするようになっている。
【００３１】
ここで、図２は、図１に示すヒステリシスコンパレータ回路１００の第１のスイッチ素子６ａの回路構成の一例を示す図である。
【００３２】
図２に示すように、第１のスイッチ素子６ａは、第３の抵抗４ｃの他端と接地との間に接続され、コンパレータ５の非反転出力端子がゲートに接続されたｎＭＯＳトランジスタで構成される。
【００３３】
また、第２のスイッチ素子６ｂは、第１の抵抗４ａの他端と接地との間に接続されている。この第２のスイッチ素子６ｂは、コンパレータ５の反転出力ＯＵＴ２が“Ｌｏｗ”レベルの場合はオフし、コンパレータ５の反転出力ＯＵＴ２が“Ｈｉｇｈ”レベルの場合はオンするようになっている。
【００３４】
ここで、図３は、図１に示すヒステリシスコンパレータ回路１００の第２のスイッチ素子６ｂの回路構成の一例を示す図である。
【００３５】
図３に示すように、第２のスイッチ素子６ｂは、第１の抵抗４ａの他端と接地との間に接続され、コンパレータ５の反転出力端子がゲートに接続されたｎＭＯＳトランジスタで構成される。
【００３６】
なお、上述のように、図２、図３においては、第１、第２のスイッチ素子の一例としてｎＭＯＳトランジスタを用いた場合について説明した。しかし、回路論理を逆にすることによりｐＭＯＳトランジスタを用いてもよい。また、バイポーラトランジスタ等の他のトランジスタや他のスイッチ素子を用いてもよい。  
ここで、例えば、第１のスイッチ素子６ａをオンし第２のスイッチ素子６ｂをオフした場合、可変抵抗回路４の合成抵抗値Ｒ（ａ）は、式（１）のように表される。
Ｒ（ａ）＝ｒ３（ｒ１＋ｒ２）/（ｒ１＋ｒ２＋ｒ３）・・・（１）
【００３７】
この場合、基準電圧ＶｒｅｆをＶｒｅｆ（ａ）とすると、Ｖｒｅｆ（ａ）は式（２）のように表される。なお、Ｉは、既述のように、定電流源３が出力する定電流である。
Ｖｒｅｆ（ａ）＝Ｉ×ｒ３（ｒ１＋ｒ２）/（ｒ１＋ｒ２＋ｒ３）・・・（２）
【００３８】
また、この場合、出力電圧ＶｏｕｔをＶｏｕｔ（ａ）とすると、Ｖｏｕｔ（ａ）は式（３）のように表される。
Ｖｏｕｔ（ａ）＝Ｉ×ｒ２ｒ３/（ｒ１＋ｒ２＋ｒ３）・・・（３）
【００３９】
一方、第１のスイッチ素子６ａをオフし第２のスイッチ素子６ｂをオンした場合、可変抵抗回路４の合成抵抗値Ｒ（ｂ）は、式（４）のように表される。
Ｒ（ｂ）＝ｒ１・・・（４）
【００４０】
この場合、基準電圧ＶｒｅｆをＶｒｅｆ（ｂ）とすると、Ｖｒｅｆ（ｂ）は式（５）のように表される。
Ｖｒｅｆ（ｂ）＝Ｉ×ｒ１・・・（５）
【００４１】
また、この場合、出力電圧ＶｏｕｔをＶｏｕｔ（ｂ）とすると、Ｖｏｕｔ（ｂ）は式（６）のように表される。
Ｖｏｕｔ（ｂ）＝０（接地）・・・（６）
【００４２】
なお、本実施例においては、Ｒ（ａ）＜Ｒ（ｂ）となるように第１ないし第３の抵抗ｒ１〜ｒ３の抵抗値を設定する。これにより、Ｖｒｅｆ（ａ）＜Ｖｒｅｆ（ｂ）となる。
【００４３】
また、式（３）、（６）より、Ｖｏｕｔ（ａ）＞Ｖｏｕｔ（ｂ）となる。すなわち、コンパレータ５の非反転出力ＯＵＴ１が“Ｈｉｇｈ”レベルの場合、可変抵抗回路４は“Ｈｉｇｈ”レベルに相当するＶｏｕｔ（ａ）を出力するようになっている。一方、コンパレータ５の非反転出力ＯＵＴ１が“Ｌｏｗ”レベルの場合、可変抵抗回路４は、“Ｌｏｗ”レベルに相当するＶｏｕｔ（ｂ）を出力するようになっている。すなわち、既述のように、可変抵抗回路４は、  定電流Ｉによる電圧降下に応じた出力電圧を出力する。
【００４４】
また、図１に示すように、出力ドライバ９は、第２の端子８と出力端子２との間に接続されている。この出力ドライバ９は、可変抵抗回路４から出力された出力電圧Ｖｏｕｔを所定値に増幅し、出力端子２に出力するようになっている。この出力ドライバ９は、必要に応じて省略されてもよい。
【００４５】
次に、以上のような構成を有するヒステリシスコンパレータ回路１００の動作について説明する。
【００４６】
図４は、ヒステリシスコンパレータ回路１００の各信号と時間との関係を示すタイミングチャートである。
【００４７】
なお、入力信号Ｖｉｎが入力されていない初期状態では、コンパレータ５の非反転出力ＯＵＴ１が“Ｌｏｗ”レベルであるので、第１のスイッチ素子６ａがオフし第２のスイッチ素子６ｂがオンしている。すなわち、基準電圧ＶｒｅｆはＶｒｅｆ（ｂ）であり、出力電圧Ｖｏｕｔは、“Ｌｏｗ”レベルであるＶｏｕｔ（ｂ）である。
【００４８】
図４に示すように、時間ｔ０〜ｔ１において、入力された入力信号Ｖｉｎが基準電圧Ｖｒｅｆよりも低い。このため、コンパレータ５の非反転出力ＯＵＴ１は“Ｌｏｗ”レベルを維持し、出力電圧Ｖｏｕｔも“Ｌｏｗ”レベルであるＶｏｕｔ（ｂ）に維持される。
【００４９】
次に、時間ｔ１において、入力された入力信号Ｖｉｎが基準電圧Ｖｒｅｆ（すなわち、Ｖｒｅｆ（ｂ））よりも高くなる。このため、コンパレータ５の非反転出力ＯＵＴ１は“Ｈｉｇｈ”レベルに変化する。このとき、可変抵抗回路４の抵抗値が変化して、基準電圧ＶｒｅｆがＶｒｅｆ（ａ）に変化する。同様に、可変抵抗回路４の抵抗値が変化して、出力電圧Ｖｏｕｔも“Ｈｉｇｈ”レベルであるＶｏｕｔ（ａ）に変化する。
【００５０】
これにより、時間ｔ１〜ｔ２において、入力された入力信号Ｖｉｎが基準電圧Ｖｒｅｆよりも高くなる。このため、コンパレータ５の非反転出力ＯＵＴ１は“Ｈｉｇｈ”レベルを維持し、出力電圧Ｖｏｕｔも“Ｈｉｇｈ”レベルであるＶｏｕｔ（ａ）に維持される。
【００５１】
次に、時間ｔ２において、入力された入力信号Ｖｉｎが基準電圧Ｖｒｅｆ（すなわち、Ｖｒｅｆ（ａ））よりも低くなる。このため、コンパレータ５の非反転出力ＯＵＴ１は“Ｌｏｗ”レベルに変化する。このとき、可変抵抗回路４の抵抗値が変化して、基準電圧ＶｒｅｆがＶｒｅｆ（ｂ）に変化する。その後、出力電圧Ｖｏｕｔも“Ｌｏｗ”レベルであるＶｏｕｔ（ｂ）に変化する。
【００５２】
以上の動作により、ヒステリシスコンパレータ回路１００は、ヒステリシス動作する。
【００５３】
また、上述のように、基準電圧Ｖｒｅｆが切り換えられた後、コンパレータ５のフィードバック動作により出力電圧Ｖｏｕｔが変化する。このため、従来技術のようなチャタリング防止のための遅延回路が不要である。これにより、従来技術と比較して、回路規模をより縮小することができる。
【００５４】
また、ヒステリシスコンパレータ回路１００は、定電流源が１つであるので、従来技術と比較して、消費電力を低減することができる。
【００５５】
以上のように、本実施例に係るヒステリシスコンパレータ回路によれば、回路規模をより縮小することができる。
【実施例２】
【００５６】
実施例１では、ヒステリシス動作し、コンパレータの動作に応じて可変抵抗回路から出力電圧するヒステリシスコンパレータ回路の構成の一例について説明した。
【００５７】
本実施例では、可変抵抗回路から異なる論理の出力電圧を出力する構成の一例について述べる。
【００５８】
図５は、本発明の一態様である実施例２に係るヒステリシスコンパレータ回路２００の構成を示す図である。なお、図５において図１の符号と同じ符号は実施例１と同様の構成を示す。
【００５９】
図５に示すように、ヒステリシスコンパレータ回路２００は、実施例１と同様に、入力端子１と、出力端子２と、定電流源３と、可変抵抗回路４と、コンパレータ５と、スイッチ回路６と、出力ドライバ９と、を備える。
【００６０】
可変抵抗回路４は、実施例１の場合と異なり、第３の抵抗４ｃと第１のスイッチ素子６ａとの間の第２の接点２０８の電圧を出力電圧Ｖｏｕｔとして出力端子２に出力ドライバ９を介して出力するようになっている。
【００６１】
ここで、例えば、第１のスイッチ素子６ａをオンし第２のスイッチ素子６ｂをオフした場合、出力電圧ＶｏｕｔをＶｏｕｔ（ａ）とすると、Ｖｏｕｔ（ａ）は式（７）のように表される。
Ｖｏｕｔ（ａ）＝０（接地）・・・（７）
【００６２】
一方、第１のスイッチ素子６ａをオフし第２のスイッチ素子６ｂをオンした場合、出力電圧ＶｏｕｔをＶｏｕｔ（ｂ）とすると、Ｖｏｕｔ（ｂ）は式（８）のように表される。
Ｖｏｕｔ（ｂ）＝Ｉ×ｒ１・・・（８）
【００６３】
式（７）、（８）より、Ｖｏｕｔ（ａ）＜Ｖｏｕｔ（ｂ）となる。すなわち、コンパレータ５の非反転出力ＯＵＴ１が“Ｈｉｇｈ”レベルの場合、可変抵抗回路４は“Ｌｏｗ”レベルに相当するＶｏｕｔ（ａ）を出力するようになっている。一方、コンパレータ５の非反転出力ＯＵＴ１が“Ｌｏｗ”レベルの場合、可変抵抗回路４は、“Ｈｉｇｈ”レベルに相当するＶｏｕｔ（ｂ）を出力するようになっている。
【００６４】
なお、その他の条件は、実施例１と同様である。
【００６５】
また、出力ドライバ９は、実施例１と同様に、可変抵抗回路４から出力された出力電圧Ｖｏｕｔを所定値に増幅し、出力端子２に出力するようになっている。この出力ドライバ９は、必要に応じて省略されてもよい。
【００６６】
このようなヒステリシスコンパレータ回路２００の動作原理は、実施例１に示すヒステリシスコンパレータ回路１００の動作原理と比較して出力電圧Ｖｏｕｔの論理が逆になる以外は、同じである。
【００６７】
すなわち、ヒステリシスコンパレータ回路２００は、実施例１と同様に、ヒステリシス動作する。
【００６８】
また、ヒステリシスコンパレータ回路２００は、実施例１と同様に、基準電圧Ｖｒｅｆが切り換えられた後、コンパレータ５のフィードバック動作により出力電圧Ｖｏｕｔが変化する。このため、従来技術のようなチャタリング防止のための遅延回路が不要である。これにより、従来技術と比較して、回路規模をより縮小することができる。
【００６９】
また、ヒステリシスコンパレータ回路２００は、実施例１と同様に、定電流源が１つであるので、従来技術と比較して、消費電力を低減することができる。
【００７０】
以上のように、本実施例に係るヒステリシスコンパレータ回路によれば、回路規模をより縮小することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一態様である実施例１に係るヒステリシスコンパレータ回路１００の構成を示す図である。
【図２】図１に示すヒステリシスコンパレータ回路１００の第１のスイッチ素子６ａの回路構成の一例を示す図である。
【図３】図１に示すヒステリシスコンパレータ回路１００の第２のスイッチ素子６ｂの回路構成の一例を示す図である。
【図４】ヒステリシスコンパレータ回路１００の各信号と時間との関係を示すタイミングチャートである。
【図５】本発明の一態様である実施例２に係るヒステリシスコンパレータ回路２００の構成を示す図である。
【符号の説明】
【００７２】
１  入力端子
２  出力端子
３  定電流源
４  可変抵抗回路
５  コンパレータ
６  スイッチ回路
７  第１の接点
８、２０８  第２の接点
９  出力ドライバ
１００、２００  ヒステリシスコンパレータ回路
Ｉ  定電流
Ｖｉｎ  入力信号
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ  基準電圧
【図１】
2009188451.tif 000003
【図２】
2009188451.tif 000004
【図３】
2009188451.tif 000005
【図４】
2009188451.tif 000006
【図５】
2009188451.tif 000007