(57)【要約】【課題】静電気に対する耐性が高い表示装置が要望されている。【解決手段】表示装置は、基板と、該基板上に形成される画素マトリクスと、所定の機能を実行する複数の回路ブロックと、前記基板を外部回路に接続するための接続端子と、前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路の定電位電源に接続する保護素子を備える。【選択図】      図１
2009251016.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
該基板上に形成される画素マトリクスと、
所定の機能を実行する複数の回路ブロックと、
前記基板を外部回路に接続するための接続端子と、
前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、
少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路の定電位電源に接続する保護素子と
を備えることを特徴とする表示装置。
【請求項２】
前記保護素子は、前記第１の端子と前記第２の端子との間の電位差が所定の値以上の場合に前記第１および第２の端子間の抵抗値が小さくなり、前記電位差が所定の値よりも小さい場合に前記第１および第２の端子間の抵抗値が大きくなるという非線形特性を有することを特徴とする請求項１記載の表示装置。
【請求項３】
前記保護素子は、バリスタおよびツェナーダイオードのうちのいずれかで構成されることを特徴とする請求項２記載の表示装置。
【請求項４】
前記保護素子の第１の端子は、複数の前記内部配線の中で他の内部配線と比較して静電気が放電されやすい少なくとも１つの内部配線に接続することを特徴とする請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
前記静電気が放電されやすい内部配線は、配線面積または該内部配線に接続される電極の面積が大きい内部配線であることを特徴とする請求項４記載の表示装置。
【請求項６】
第１の基板と、液晶を挟んで前記第１の基板と対向配置される第２の基板とを備える表示装置であって、
前記第１の基板上に形成される画素マトリクスと、
所定の機能を実行する複数の回路ブロックと、
前記第１の基板を外部回路に接続するための接続端子と、
前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、
少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路に接続する保護素子と
を備える表示装置。
【請求項７】
前記保護素子の第２の端子は、前記外部回路の定電位電源に接続することを特徴とする請求項６記載の表示装置。
【請求項８】
前記保護素子の第２の端子は、複数の前記回路ブロックのうちのいずれかの回路ブロックに対して外部より電源電圧あるいはグランド電位を供給する配線に接続することを特徴とする請求項６記載の表示装置。
【請求項９】
前記保護素子は、前記第１の端子と前記第２の端子との間の電位差が所定の電圧以上の場合に前記第１および第２の端子間の抵抗値が小さくなり、前記電位差が前記所定の電圧よりも小さい場合に前記第１および第２の端子間の抵抗値が大きくなるという非線形特性を有することを特徴とする請求項６〜８のいずれか１項に記載の表示装置。
【請求項１０】
前記所定の電圧は、前記保護素子の第１の端子に接続される内部配線に通常印可される電圧の範囲よりも大きく、且つ該内部配線を駆動する回路ブロックの耐圧よりも低い電圧であることを特徴とする請求項９記載の表示装置。
【請求項１１】
前記保護素子は、バリスタおよびツェナーダイオードのうちのいずれかで構成されることを特徴とする請求項９または１０記載の表示装置。
【請求項１２】
前記保護素子の第１の端子は、複数の前記内部配線の中で他の内部配線と比較して静電気が放電されやすい少なくとも１つの内部配線に接続することを特徴とする請求項６〜１１のいずれか１項に記載の表示装置。
【請求項１３】
静電気が放電されやすい内部配線は、配線面積または該内部配線に接続される電極の面積が大きい内部配線であることを特徴とする請求項１２記載の表示装置。
【請求項１４】
前記画素マトリクスには少なくともスイッチング素子、画素電極、蓄積容量を有する画素が複数配置され、前記第１または前記第２の基板上に、前記各画素に共通の信号電圧を印可するＣＯＭ（共通／common）電極が配置され、前記保護素子の第１の端子に接続される前記内部配線の１つは、前記ＣＯＭ電極に電気的に接続されたＣＯＭ配線であることを特徴とする請求項６〜１３のいずれか１項に記載の表示装置。
【請求項１５】
前記ＣＯＭ電極が前記第２の基板上に形成されることを特徴とする請求項１４記載の表示装置。
【請求項１６】
前記ＣＯＭ電極が前記第１の基板上に形成されることを特徴とする請求項１４記載の表示装置。
【請求項１７】
前記保護素子は、前記第１の基板上に配置されることを特徴とする請求項６〜１６のいずれか１項に記載の表示装置。
【請求項１８】
前記接続端子に接続することにより前記第１の基板と前記外部回路とを接続する接続基板をさらに備え、前記保護素子は、前記接続基板上に配置されることを特徴とする請求項６〜１７のいずれか１項に記載の表示装置。
【請求項１９】
前記接続基板をフレキシブル基板とすることを特徴とする請求項１８記載の表示装置。
【請求項２０】
前記保護素子を２つ備え、各保護素子の第１の端子を前記ＣＯＭ配線に接続し、第２の端子の各々を、複数の前記回路ブロックのうちのいずれかの回路ブロックに対して外部より異なる電源電圧を供給する電源配線の各々に接続することを特徴とする請求項１４〜１９のいずれか１項に記載の表示装置。
【請求項２１】
前記複数の回路ブロックのうちの少なくとも１つは前記ＣＯＭ電極を駆動するＣＯＭ電極駆動回路であり、該ＣＯＭ電極駆動回路の出力端子からのＣＯＭ配線は、前記保護素子の第１の端子に接続された後に前記ＣＯＭ電極に接続されることを特徴とする請求項１４〜２０のいずれか１項に記載の表示装置。
【請求項２２】
前記第１の基板上において前記接続端子が形成される辺を除く一対の対向辺の各々に第１および第２のＣＯＭ配線を配置し、前記第１のＣＯＭ配線と前記第２のＣＯＭ配線とを前記接続基板上に形成したバイパス配線により接続し、前記バイパス配線を前記保護素子の第１の端子と接続することを特徴とする請求項１８〜２１のいずれか１項に記載の表示装置。
【請求項２３】
前記保護素子は、第１の端子に接続された前記内部配線の電位と所定の基準電圧とを比較し、その差分電圧に応じて異常信号を出力することを特徴とする請求項６〜２２のいずれか１項に記載の表示装置。
【請求項２４】
前記保護素子は、第１の端子の電圧が第１の基準電圧よりも大きい場合は正極性側電源電圧付近まで上昇し、第１の端子の電圧が前記第１の基準電圧よりも小さい場合は負極性側電源電圧付近となる第１のオペアンプと、第１の端子の電圧が第２の基準電圧よりも小さい場合は正極性側電源電圧付近となり、第１の端子の電圧が前記第２の基準電圧よりも大きい場合は負極正側電源電圧付近となる第２のオペアンプと、第１のオペアンプおよび第２のオペアンプの結果に基づいて異常信号を出力する論理回路を備えることを特徴とする請求項２３記載の表示装置。
【請求項２５】
前記第１の基準電圧は、前記保護素子の第１の端子に接続される内部配線に定常的に印可される電圧範囲の最大値よりも所定量だけ大きい電圧であり、前記第２の基準電圧は、前記電圧範囲の最小値よりも所定量だけ小さい電圧であることを特徴とする請求項２４記載の表示装置。
【請求項２６】
基板と、
該基板上に配置されるとともに、縦横に配置されたデータ線とゲート線の各交点に少なくともスイッチトランジスタ、蓄積容量、駆動ＴＦＴ（Thin-Film-Transistor）、ＥＬ（Electro-Luminescence）ダイオードからなる画素を配置して構成される画素マトリクスと、
所定の機能を実行する複数の回路ブロックと、
前記基板を外部回路に接続するための接続端子と、
前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、
少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路の定電位電源に接続する保護素子と
を備えることを特徴とする表示装置。
【請求項２７】
前記保護素子は、前記第１の端子と前記第２の端子との間の電位差が所定の値以上の場合に前記第１および第２の端子間の抵抗値が小さくなり、前記電位差が所定の値よりも小さい場合に前記第１および第２の端子間の抵抗値が大きくなるという非線形特性を有することを特徴とする請求項２６記載の表示装置。
【請求項２８】
前記保護素子は、バリスタおよびツェナーダイオードのうちのいずれかで構成されることを特徴とする請求項２７記載の表示装置。
【請求項２９】
前記保護素子の第１の端子は、前記各ＥＬダイオードに共通に接続される電源線のうちの少なくとも１つに接続することを特徴とする請求項２６〜２８のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置やＥＬ（Electro-Luminescence）表示装置等の表示装置に関する。
【背景技術】
【０００２】
画素毎にアクティブ素子であるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を配置したアクティブマトリクス型表示装置が知られている。例えば、アクティブマトリクス型液晶表示装置は、高画質であること、装置を薄型化できること、軽量であること、消費電力が小さいなどの理由から、薄型テレビをはじめ様々な機器のディスプレイとして用いられている。また、アクティブマトリクス型液晶表示装置は、その製造プロセスの微細化により更なる小型化、高精細化が可能となり、例えば、携帯電話機に代表される小型の携帯端末装置のディスプレイとしても普及している。
【０００３】
ところで、特に携帯端末装置の場合、操作者によって直接把持あるいは操作されるため、液晶表示装置の表示面に静電気の放電が起こりやすくなる。静電気は、液晶表示装置内の回路を誤動作させ、あるいは破壊させる。
【０００４】
上記問題の解決策の一つとして、特許文献１には、液晶表示装置において、電極パッド部近傍の電源入力端子とグランド端子間に、複数の保護ダイオードにより構成した保護回路を形成することが記載されている。この保護回路により、電極パッドに静電ノイズ等が侵入し過大な順方向電流が流れたとしても、液晶表示装置の駆動回路等の内部回路の破壊を防止することができる。
【０００５】
一方近年、液晶を動作させるために必要となる電圧の大きさが一般の半導体素子の電源電圧よりも高くなり、携帯端末装置のシステム電源と液晶表示装置に供給する電源とを共通化することが困難となっている。そこで、液晶表示装置が独自に電源を搭載する必要性が生じている。例えば、特許文献２には、電源回路を内蔵したソースドライバ回路を含む液晶コントロールドライバＩＣが記載されている。しかしながら、上記のように電源回路をＩＣチップに内蔵した液晶表示装置の場合、特許文献１に記載されているような配線保護構成を適用することができない。
【０００６】
そこで、電源回路をＩＣチップに内蔵した液晶表示装置において、例えば、図１６に示すような静電気対策が行われている。液晶表示装置１は、縦横に配置されたデータ線Ｄｍ、ゲート線Ｇｍの各交点に画素ＴＦＴ、液晶容量、蓄積容量とで形成される画素がマトリクス状に配置された表示部２と、データ線Ｄｍに映像信号を供給するドライバＩＣ３と、ゲート線Ｇｍに画素ＴＦＴを制御するゲートパルスを供給するゲートドライバ回路４とが実装された基板を備える。この場合、電源回路５は、ドライバＩＣ３に内蔵され、ドライバＩＣ３内部のその他の回路やゲートドライバ回路４に対して電力を供給している。そして、ゲートドライバ回路４の制御信号の一つであるＧＣＬＫには、保護素子６が設けられる。保護素子６は、一端がＧＣＬＫに接続されるとともに他端がゲートドライバ回路４の電源であるＶＧＨに接続された第１のダイオードと、一端がＧＣＬＫに接続されるとともに他端がゲートドライバ回路４の電源であるＶＧＬとに接続された第２のダイオードを備える。尚、これらの第１および第２のダイオードは、例えば、図１７に示すようなダイオード接続されたＴＦＴで構成される。ＧＣＬＫに静電気による電荷が印加されると、その電荷の極性に応じて２つのダイオードのどちらかを介して電源ＶＧＨまたはＶＧＬに電荷が放電される。ＶＧＨまたはＶＧＬに放電された静電気による電荷は、ドライバＩＣ３の電源回路で吸収される。従って、ＧＣＬＫを駆動する回路に高電圧が印加されることはない。
【０００７】
【特許文献１】特開平０９−０８０４７１号公報
【特許文献２】特開２００６−２９２８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、ドライバＩＣの低コスト化や省スペース化のためにＩＣの製造プロセスの微細化が進んでいる。しかしながら、一方で、製造プロセスの微細化は、ドライバＩＣ内部における保護素子の耐圧減少という弊害をもたらしている。すなわち、耐圧が十分でない保護素子を有する電源回路５は、静電気による電荷を十分に吸収することができない。また、液晶表示装置の小型化に伴い、静電気の放電される配線の容量も小さくなり、それに応じて印加された電荷による配線電圧の上昇も大きくなり、その電圧が液晶表示装置上に配置された保護素子として用いているＴＦＴの耐圧を超えて、ＴＦＴを破壊してしまうという問題も生じている。
【０００９】
本発明は、上記の課題を解決するためになされたものであり、静電気に対する耐性が高い表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明の表示装置は、基板と、該基板上に形成される画素マトリクスと、所定の機能を実行する複数の回路ブロックと、前記基板を外部回路に接続するための接続端子と、前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路の定電位電源に接続する保護素子を備える。
【００１１】
また、本発明の表示装置は、第１の基板と、液晶を挟んで前記第１の基板と対向配置される第２の基板とを備える表示装置であって、前記第１の基板上に形成される画素マトリクスと、所定の機能を実行する複数の回路ブロックと、前記第１の基板を外部回路に接続するための接続端子と、前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路に接続する保護素子を備える。
【００１２】
また、本発明の表示装置は、基板と、該基板上に配置されるとともに、縦横に配置されたデータ線とゲート線の各交点に少なくともスイッチトランジスタ、蓄積容量、駆動ＴＦＴ、ＥＬダイオードからなる画素を配置して構成される画素マトリクスと、所定の機能を実行する複数の回路ブロックと、前記基板を外部回路に接続するための接続端子と、前記画素マトリクスと前記各回路ブロックとの間および前記回路ブロック間を各々に接続する複数の内部配線と、少なくとも第１の端子および第２の端子を備え、第１の端子が複数の前記内部配線のうちの少なくとも１つに接続され、第２の端子が前記接続端子を介して前記外部回路の定電位電源に接続する保護素子を備える。
【発明の効果】
【００１３】
本発明によれば、静電気に対する耐性が高い表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の第１の実施形態に係わる表示装置１０の制御ブロック図の一例である。表示装置１０は、基板１２を備える。基板１２には、画素マトリクス１４と、複数の回路ブロック１６−１〜ｎと、接続端子１８とが形成される。画素マトリクス１４は、スイッチング素子と画素電極とを少なくとも含む複数の画素をマトリクス状に配置する。複数の回路ブロック１６−１〜ｎは、各々に所定の処理を実行する。回路ブロック１６−１〜ｎの例として、例えば、画素マトリクス１４のデータ線を駆動するデータドライバ回路１６−１、画素マトリクス１４のゲート線を駆動するゲートドライバ回路１６−２、および各回路に電力を供給する電源回路１６−３等を挙げることができる。接続端子１８は、少なくとも外部回路２０の定電位電源と接続する。画素マトリクス１４と回路ブロックとの間および回路ブロック間は、内部配線ＩＷにより各々接続される。
【００１５】
表示装置１０は、さらに、保護素子２２を備える。保護素子２２は、少なくとも第１の端子２４と第２の端子２６を備え、第１の端子２４は、少なくとも１つの所定の内部配線ＩＷと接続し、第２の端子２６は、接続端子１８を介して外部回路２０の定電位電源と接続する。
【００１６】
上記構成によれば、表示装置１０に静電気が放電された場合、静電気の電荷は、内部配線ＩＷに接続された保護素子２２を介して外部回路２０に放電される。従って、画素マトリクス１４や回路ブロック１６−１〜１６−ｎにおける静電気の電荷による電圧上昇を回避することができ、結果として、表示装置１０が静電気により誤動作または破壊する確率を低減することが可能となる。
【００１７】
この場合、保護素子２２を、第１の端子２４と第２の端子２６との間の電位差が所定の値以上の場合は端子間の抵抗値が小さくなり、該電位差が所定の値よりも小さい場合は端子間の抵抗値が大きくなるという非線形特性を有する保護素子とすると好適である。非線形特性を有する保護素子としては、例えば、バリスタや、２つのツェナーダイオードからなる素子を挙げることができる。バリスタやツェナーダイオードで構成した保護素子２２は、破壊耐圧が高く、保護素子２２を流れる電流値の許容値も大きいことなどから、ＴＦＴによる保護ダイオードを用いた場合や、ドライバＩＣに設けられた保護素子を用いた場合に比べ、はるかに大きい静電気の電荷量にまで対応できる。そのため、表示装置１０の静電気による耐性をより一層高くすることが可能となる。
【００１８】
さらに、保護素子２２と接続する内部配線を、各配線の中で他の配線と比較して静電気が放電されやすい内部配線（例えば、配線面積または該内部配線に接続される電極の面積が大きい内部配線）に接続することができる。このようにすることにより、表示装置１０の静電気による耐性をより一層高くすることが可能となる。
【００１９】
図２は、本発明の第２の実施形態に係わる表示装置５０の制御ブロック図の一例である。図３は、図２のＡ−Ａ矢視断面図の一例である。表示装置５０は、液晶表示装置であって、図３から諒解されるように、液晶９６を挟んで対向配置される第１の基板５２と第２の基板８０とを備える。第１の基板５２は、画素マトリクス５４と、複数の回路ブロック（例えば、データドライバ回路５６、ゲートドライバ回路５８、ＣＯＭ（共通／common）電極駆動回路６０、電源回路６２、コントローラ回路６４）と、接続端子６６とを備える。
【００２０】
画素マトリクス５４は、縦横に配置されたデータ線Ｄｍとゲート線Ｇｍの各交点に少なくとも画素ＴＦＴ、蓄積容量、液晶容量からなる画素を配置する。データドライバ回路５６は、データ線Ｄｍを駆動する。ゲートドライバ回路５８は、ゲート線Ｇｍを駆動する。ＣＯＭ電極駆動回路６０は、各画素に共通の信号電圧を印可するＣＯＭ電極９０（図３参照）を駆動する。電源回路６２は、各回路ブロックに電力を供給する。コントローラ回路６４は、各回路ブロックを制御する。接続端子６６は、接続基板６８を介して外部回路７０と接続する。例えば、第１の基板５２は、接続端子６６および接続基板６８を介して動作に必要な電圧ＶＤＤ、ＶＳＳ、同期信号ＳＹＮＣ、映像信号ＩＮＰＵＴ＿ＤＡＴＡなどを外部回路７０から入力する。
【００２１】
表示装置５０は、液晶モードとして、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードまたはＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードを採用する。すなわち、表示装置５０は、図３の如き断面構造を成す。第２の基板８０の主面には、ＣＯＭ電極９０が形成される。第２の基板８０の主面とＣＯＭ電極９０との間には、色レジスト９２（Ｒ）、９２（Ｇ）、９２（Ｂ）とＢＭ（Ｂｌａｃｋ  Ｍａｔｒｉｘ）９４とが配置される。第１の基板５２と第２の基板８０はシール材９８により張り合わされ、第２の基板８０のＣＯＭ電極９０と第１の基板５２のＣＯＭ配線１１０とはシール材９８の中に添加された導電粒子１００により電気的に接続される。第１の基板５２および第２の基板８０の液晶９６と接する各面と反対の各面には各々に偏光板（不図示）が配置される。画素電極１０２およびＣＯＭ電極９０の表面には液晶９６の分子をある一定方向に配向させる配向膜（不図示）が塗布されている。また、表示装置５０がいわゆる透過型液晶表示装置である場合、第１の基板５２の偏光板の後方にはバックライト（不図示）が配置される。この場合の液晶容量は、ＣＯＭ電極９０、画素電極１０２、ＣＯＭ電極９０と画素電極１０２の間に配置された液晶９６で構成される。
【００２２】
尚、色レジスト９２（Ｒ）、９２（Ｇ）、９２（Ｂ）およびＢＭ９４は、必ずしも必要ではない。また、ＣＯＭ電極９０とＣＯＭ配線１１０との電気的な接続は、シール材９８に添加された導電粒子１００を用いる方法に限定されない。例えば、シール材９８が配置された位置とは異なる位置において銀ペーストなどの導電材料により電気的に接続することもできる。
【００２３】
図２に示すように、電源回路６２は、例えば、内部配線である電源線ＶＧＨ、ＶＧＬ、ＶＤＨ、ＶＤＬ、ＶＣＨ、ＶＣＬや制御信号線ＰＣＬＫにより他の回路ブロックと接続する。また、回路ブロック同士は、例えば、内部配線である制御信号線ＧＳＴ、ＧＣＬＫ、ＤＳＴ、ＤＣＬＫ、ＤＡＴＡ等により互いに接続する。電源回路６２は、外部配線であるＶＤＤ、ＶＳＳにより接続端子６６と接続する。ＣＯＭ電極駆動回路６０は、内部配線であるＣＯＭ配線１１０を介してＣＯＭ電極９０と接続する。
【００２４】
表示装置５０は、さらに、保護素子７２を備える。保護素子７２は、少なくとも第１の端子７４と第２の端子７６を備える。第１の端子７４は、上述した複数の内部配線のうちの少なくとも１つに接続し、第２の端子７６は、接続端子６６を介して外部回路７０の定電位電源（不図示）に接続する。
【００２５】
すなわち、以上説明した構成によれば、表示面である第２の基板８０の表面に静電気が放電された場合、静電気の電荷は、内部配線に接続された保護素子７２を介して外部回路７０に放電される。従って、画素マトリクス５２や各回路ブロックにおける静電気の電荷による電圧上昇を回避することができ、結果として、表示装置５０が誤動作または破壊する確率を低減することが可能となる。
【００２６】
発明者らは、実験等を通じて、表示装置、特に液晶表示装置の配線の中で他の配線と比べて静電気が放電されやすい配線があるという知見を得た。具体的には、例えば、ＴＮモードやＶＡモードのように画素電極が配置された基板と液晶を挟んで対向配置される対向基板に各画素に共通のＣＯＭ電極が配置された液晶表示装置の場合、ＣＯＭ電極配線に最も静電気が放電しやすいことを突き止めた。さらに、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードのように画素電極が配置された基板と同一の基板に各画素に共通のＣＯＭ電極が配置された液晶表示装置の場合でもＣＯＭ電極配線に最も静電気が放電しやすいことを突き止めた。ＣＯＭ電極配線に静電気が放電しやすい理由は、ＴＮモードやＶＡモードの液晶表示装置の場合、静電気の放電される表示面が対向基板であり、そのため対向基板に配置されたＣＯＭ電極に静電気が放電される確率が高くなるからである。また、ＩＰＳモードの液晶表示装置の場合、ＣＯＭ電極配線が液晶表示装置の基板の中で最も面積の大きい配線であることがその理由となる。図２には、上記知見に基づいて、保護素子７２の第１の端子７４をＣＯＭ配線１１０に接続する例が示される。
【００２７】
さらに、保護素子７２を、図４に示すように、第１の端子７４と第２の端子７６との間の電位差が所定の値以上の場合は端子間の抵抗値が小さくなり、該電位差が所定の値よりも小さい場合は端子間の抵抗値が大きくなる非線形特性を有する保護素子とする。非線形特性を有する保護素子としては、例えば、バリスタや、図５に示すように接続された２つのツェナーダイオードからなる素子を挙げることができる。
【００２８】
ここで、第１の端子７４をＣＯＭ配線１１０に接続し、且つ上述したような非線形特性を有する保護素子７２の静電気の放電動作について説明する。ＣＯＭ電極９０に静電気による電荷が印加されると、ＣＯＭ電極９０の容量と放電された電荷の量に応じてＣＯＭ電極９０の電圧が上昇する。しかしながら、ＣＯＭ配線１１０には図４に示す如き非線形特性を有する保護素子７２が接続されている。そのため、ＣＯＭ配線１１０の電圧がある一定以上となると、保護素子７２の第１の端子７４と第２の端子７６との間の抵抗値が極めて小さくなり、静電気の電荷は保護素子７２を介して外部回路７０に放電される。従って、ＣＯＭ配線１１０の電圧は、−Ｖｚ〜＋Ｖｚ（Ｖ）の範囲内となり、ＣＯＭ電極駆動回路６０を誤動作や破壊から保護することが可能となる。
【００２９】
本実施形態によれば、表示装置５０の表示面に静電気による電荷が放電された場合、該電荷は、静電気が放電される確率の高いＣＯＭ電極９０に接続されたＣＯＭ配線１１０に電気的に接続された保護素子７２を介して外部に放電される。従って、ＣＯＭ電極９０を駆動するＣＯＭ電極駆動回路６０において電荷による電圧上昇が生じない。そのため、表示装置５０が誤動作または破壊する確率を大幅に低減することが可能となる。
【００３０】
さらに、保護素子７２としてバリスタやツェナーダイオードを用いた場合、保護素子７２自体の破壊耐圧が高くなり、また、保護素子７２を流れる電流値の許容値も大きくなることから、ＴＦＴによる保護ダイオードを用いた場合や、ドライバＩＣに設けられた保護素子を用いた場合に比べ、はるかに大きい静電気の電荷量にまで対応できる。すなわち、表示装置５０の静電気による耐性を高くすることが可能となる。ここで、保護素子７２の抵抗値が急激に小さくなる電圧Ｖｚは、表示装置５０の種類毎にＣＯＭ電極９０に通常印加される電圧の範囲よりも大きく、かつＣＯＭ電極駆動回路６０の耐圧よりも低い電圧に設定することが望ましい。
【００３１】
尚、データドライバ回路５６、ゲートドライバ回路５８、ＣＯＭ電極駆動回路６０、電源回路６２、コントローラ回路６４は、画素ＴＦＴを作製するプロセスと同じプロセスを用い、画素ＴＦＴと同時に作製しても良く、あるいは、単結晶Ｓｉ基板を用いたドライバＩＣとして作製し、第１の基板５２上に電気的に接続しても良い。さらに、各画素に配置された蓄積容量のもう一方の端子ＳＴは、各画素に共通の蓄積容量線に接続されており、ＣＯＭ電極９０と同じ電位を供給することが出来る。
【００３２】
図６は、本発明の第３の実施形態に係わる表示装置１５０の図２のＡ−Ａ矢視断面図の一例である。この表示装置１５０は、液晶モードとして、ＩＰＳモードを採用しており、従って、ＴＮまたはＶＡモードを採用する第２の実施形態の表示装置５０と差異は、画素電極１０２とＣＯＭ電極１５２の配置にある。本実施形態の表示装置１５０おいて、ＣＯＭ電極１５２は、第１の基板５２上に配置されており、第２の基板８０上には配置されていない。また、第１の基板５２と第２の基板８０とを張り合わせるためのシール材１５４には、導電粒子は添加されていない。表示装置１５０は、第１の基板５２上の画素電極１０２とＣＯＭ電極１５２との間に発生する、第１の基板５２および第２の基板８０の各表面に平行な横方向電界により液晶分子の配向状態を制御する。尚、表示装置１５０の第１の基板５２の回路構成および配線については表示装置５０と同一であるから、それらについての説明は省略する。
【００３３】
表示装置１５０の場合、前述したとおりＣＯＭ電極１５２が第１の基板５２上に配置されるため、第２の基板８０上に導電体は存在しない。従って、静電気の放電による電荷は、第１の基板５２上の導電体に放電されることになる。第１の基板５２において最も面積が広い導電体は、全ての画素に対して共通に配置されているＣＯＭ電極１５２である。すなわち、ＩＰＳモードの場合も、静電気による電荷が放電する確率が最も高いのはＣＯＭ電極１５２ということになる。これらのことは、前述の発明者らの知見でも説明されている。本実施形態の表示装置１５０は、第２の実施形態の表示装置５０と同様に、ＣＯＭ電極１５２に電気的に接続されたＣＯＭ配線１１０に保護素子７２を接続する。静電気による電荷が放電されても、この保護素子７２が電荷を外部回路７０へ放電するため、保護素子７２の特性で規定されている電圧以上にＣＯＭ配線１１０の電圧が上昇することはない。したがって、誤動作や破壊が発生する確率を大幅に低減することが可能とある。保護素子７２の抵抗値が急激に小さくなる電圧Ｖｚの設定の方法は、第１の実施形態で説明した方法と同じ方法で決めることができる。
【００３４】
ところで、ＩＰＳモードの液晶表示装置の一部には、第２の基板８０上に配置された偏光板の表面等に極めて低い導電率を有する薄膜が設けられるものがある。その理由は、何らかの要因により帯電した電荷が、第２の基板８０の表面に、長時間に亘り帯電したままにならないようにすることを目的としている。しかしながら、この導電性薄膜の抵抗値は極めて高いため、静電気による急激な放電による電荷を瞬時に逃がすことが出来ず、この静電気による電荷が引き起こす電界により第１の基板５２に電荷を誘電させることになる。しかしながら、本実施形態の表示装置１５０は、このような誘電による電荷を、保護素子７２により外部回路７０に放電することができる。従って、上述のような薄膜を設けた液晶表示装置においても、誤動作や破壊が発生する確率を大幅に低減することが可能とある。
【００３５】
図７は、本発明の第４の実施形態に係わる表示装置２００の制御ブロック図の一例である。この表示装置２００と第１の実施形態の表示装置５０との差異は、保護素子７２の配置位置の違いにある。表示装置５０では保護素子７２が第１の基板５２上に配置されているのに対して、表示装置２００では保護素子７２は接続基板６８上に配置されている。第１の基板５２の回路構成および配線、あるいは画素電極１０２やＣＯＭ電極９０の配置等は、第１の実施形態と同じであるため、それらについての説明は省略する。
【００３６】
保護素子７２を接続基板６８に配置する本実施形態の表示装置２００は、静電気による誤動作や破壊の確率を大幅に低減することができる。その理由は、第２の実施形態において説明済みであるからここでの説明は省略する。
【００３７】
さらに、本実施形態の表示装置２００は、該表示装置２００を組み込む装置の表示面をフラットにするという効果を奏する。その理由について説明する。表示装置２００を構成する部品の中で最も背の高い部品は、保護素子７２である。保護素子７２を作製する製造プロセスは、第１の基板５２上に作製されるＴＦＴやドライバＩＣ等の製造プロセスとは異なる。なぜならば、保護素子７２は、電圧に対して高い耐圧を有し、ある程度以上の電流が流れても破壊しない熱的耐性を持つ必要があるからである。例えば、保護素子７２を構成するバリスタは、半導体素子を作製する製造プロセスとは大きく異なったプロセスで作製され、また、ツェナーダイオードは、微細化に適していないバイポーラトランジスタと類似した半導体製造プロセスによって作製される。さらに、電流による温度上昇にも対応できるように、パッケージも他の半導体素子のそれとは異なっている。以上のことから、保護素子７２は、他の部品よりもどうしても背が高くなってしまう。このような保護素子７２に対して、ドライバＩＣのほとんどは微細化に有利なＣＭＯＳプロセスで作製されており、さらに基板の厚さ以下になるようにＳｉ基板を研磨することでより一層薄くなる傾向にある。従って、保護素子７２の背の高さがさらに浮き彫りとなってしまう。そこで、本実施形態の表示装置２００は、背の高い部品である保護素子７２を第１の基板５２ではなく、接続基板６８上に配置している。これにより、第１の基板５２は、微細化プロセスで作製された薄いＩＣのみで構成される。すなわち、表示装置２００を組み込む装置の表示面をフラットにすることができる。
【００３８】
この場合、さらに、接続基板６８をフレキシブル基板とすることで、表示装置２００の裏面側に折りたたむことが可能となる。これにより、表示装置２００の表示面よりも高い位置に部品が配置されることが無く、表示装置２００を組み込む装置の表示面をフラットにすることが可能となる。
【００３９】
図８は、本発明の第５の実施形態に係わる表示装置２５０の制御ブロック図の一例である。この表示装置２５０と第１の実施形態の表示装置５０との差異は、保護素子７２の第２の端子７６の接続先が異なる点にある。表示装置２５０において、第２の端子７６は、表示装置２５０の回路に外部から電源電圧を供給する電源配線であるＶＳＳに接続されている。すなわち、静電気を放電させる先を既存の外部電源（表示装置２５０を駆動するのに必要な外部電源）とすることにより、静電気を放電させるために新たな電源を配置する必要が無く、小型化、低コスト化を実現することができる。この場合、第２の端子７６の接続先は、ＶＳＳに限定されず、外部回路の電源であれば同様の効果を得ることができる。例えば、第２の端子７６の接続先は、ＶＤＤとすることができる。もちろん、第２の端子７６をＶＳＳやＶＤＤに接続したとしても、表示装置２５０における静電気耐性が他の実施形態のそれと比較して低下することはない。尚、図８において、保護素子７２は、接続基板６８上に配置されているがこれはあくまで一例であって、例えば、第２の実施形態のように第１の基板５２上に配置することもできる。
【００４０】
図９は、本発明の第６の実施形態に係わる表示装置３００の制御ブロック図の一例である。この表示装置３００と第１の実施形態の表示装置５０との違いは、保護素子を２つ用い、且つ表示装置３００上の回路に外部から電源電圧を供給する２つの電源配線にそれぞれ接続している点にある。具体的には、２つの保護素子７２ａおよび保護素子７２ｂを備え、保護素子７２ａおよび保護素子７２ｂの各第１の端子７４ａ、７４ｂをＣＯＭ配線１１０に接続し、保護素子７２ａの第２の端子７６ａをＶＤＤに接続し、保護素子７２ｂの第２の端子７６ｂをＶＳＳに接続する。
【００４１】
発明者らは、表示装置３００の表示面に人為的に電荷を放電する実験を通じて、放電した電荷の極性により２つの保護素子のどちらに電流が流れやすいかに規則性があることを突き止めた。具体的には、発明者らは、放電した電荷の電圧に近い電源に接続された保護素子の方が電荷を流しやすいという知見を得た。
【００４２】
この知見に基づいて前述したように保護素子を２つ設けることにした。このように構成することにより、プラスの電荷の放電にもマイナスの電荷の放電にもより耐性が得られるようになった。すなわち、表示面である第２の基板８０の表面に静電気による電荷が放電された場合でも、表示装置３００上に配置された回路等が誤動作したり、破壊したりする確率をより大幅に低減することが可能となる。
【００４３】
尚、図９において、保護素子７２ａおよび保護素子７２ｂは、接続基板６８上に配置されているが、これはあくまで一例であって、例えば、第２の実施形態のように第１の基板５２上に配置することもできる。
【００４４】
図１０は、本発明の第７の実施形態に係わる表示装置３５０の制御ブロック図の一例である。この表示装置３５０と第１の実施形態の表示装置５０との違いは、保護素子７２の第１の端子７４に接続されるＣＯＭ配線１１０の結線方法にある。具体的には、この表示装置３５０において、ＣＯＭ電極駆動回路６０の出力端子からのＣＯＭ配線１１０は、ＣＯＭ電極９０の接続に先立って先ず保護素子７２の第１の端子７４に接続され、その後ＣＯＭ電極９０に接続される。ＣＯＭ配線１１０をこのように配線することにより、ＣＯＭ電極９０から保護素子７２までの配線抵抗値は、ＣＯＭ電極９０からＣＯＭ電極駆動回路６０までの配線抵抗値よりも必ず小さくなる。静電気による電荷は、抵抗値の低い経路を通り放電する特性を有する。表示装置３５０の場合、前述したとおり、ＣＯＭ電極９０から保護素子７２までの抵抗値の方が必ず小さくなるため、ＣＯＭ電極駆動回路６０に高電圧が印加される以前に保護素子７２が静電気による電荷を放電する。従って、静電気による誤動作や回路の破壊をより効果的に防ぐことが可能となる。
【００４５】
尚、図１０において、保護素子７２は、接続基板６８上に配置されているが、これはあくまで一例であって、例えば、第２の実施形態のように第１の基板５２上に配置することもできる。
【００４６】
図１１は、本発明の第８の実施形態に係わる表示装置４００の制御ブロック図の一例である。表示装置４００は、ＣＯＭ電極９０に接続されたＣＯＭ配線を、表示装置４００の所定の二辺に配置する。具体的には、第１の基板５２上において接続端子６６が形成される辺を除く一対の対向辺の各々に第１のＣＯＭ配線４０２と第２のＣＯＭ配線４０４を配置する。第１のＣＯＭ配線４０２の近傍には、ＣＯＭ電極駆動回路６０が配置される。第１のＣＯＭ配線４０２は、接続基板６８上に形成したバイパス配線４０６を介して第２のＣＯＭ配線４０４と接続する。バイパス配線４０６は、保護素子７２の第１の端子７４と接続する。
【００４７】
ところで、一般的に、各画素に共通のＣＯＭ電極を有する表示装置において、画素の輝度が位置によりばらつくことがある。その原因の一つとして、ＣＯＭ電極の電位差を挙げることができる。ＣＯＭ電極には駆動方法に応じて定められた最適な電圧または電圧波形を均一に供給する必要があるが、ＣＯＭ電極駆動回路からの距離により、その間の抵抗値によって、電位差が生じてしまう。これを防ぐには、ＣＯＭ配線等の抵抗値を小さくすることが有効であるが、そのためには配線面積を大きくするか、膜厚を厚くするか、あるいは配線に用いる金属として導電率の高い金属を用いる必要がある。しかしながら、配線面積を大きくすると、表示装置の大型化が懸念される。膜厚を厚くすると、応力により金属がはがれる可能性がある。また、導電率の高い金属であるＣｕ等を用いるには製造プロセス上の制約がある。表示装置では、通常、配線としてＡｌやＣｒ及びそれらの合金が用いられているが、導電率の高いＣｕは用いられていない。その理由は、Ｃｕのドライエッチング技術が確立されていないからである。
【００４８】
本実施形態の表示装置４００の場合、接続基板６８に設けたバイパス配線４０６で少なくともパネルの２辺からＣＯＭ電極に電圧を供給する。接続基板６８として一般的に用いられるフレキシブル基板では、配線にＣｕを用いることができる。その理由は、フレキシブル基板上の配線寸法は、液晶表示装置内の配線や、ドライバＩＣ内部の配線と比較して遥かに大きく、その結果ウエットエッチングのプロセスが利用できるためである。したがって、本実施形態の表示装置４００の場合、ＣＯＭ配線の抵抗値を小さくすることができ、結果として画素の輝度が位置によりばらつくという問題を解決することができる。もちろん、本実施形態の表示装置４００の場合、２系統いずれのＣＯＭ配線にも保護素子７２が接続されているため、他の実施形態と同様に、表示面である第２の基板８０の表面に静電気による電荷が放電された場合でも、表示装置４００上に配置された回路等が誤動作したり、破壊したりする確率を大幅に低減することが可能となる。
【００４９】
図１２は、本発明の第９の実施形態に係わる表示装置４５０の制御ブロック図の一例である。この表示装置４５０は、保護素子４５２を備える。保護素子４５２は、以上説明した保護素子７２が備える基本的な機能に加え、第１の端子に接続されたＣＯＭ配線１１０の電位と所定の基準電圧との差分電圧に応じて異常信号ＡＲＭを出力する機能を備える。
【００５０】
上記したような保護素子４５２を備えることにより、表示装置４５０の信頼性を向上させることが可能となる。その理由について説明する。ＣＯＭ電極駆動回路６０が誤動作していても、表示装置４５０が表示している映像によっては誤動作しているか否かを操作者が判別しにくい場合がある。そのような映像として画面全体に黒などを表示させる映像がある。このような場合、操作者が装置のリセット動作を行わないと、液晶にＤＣ電界がかけ続けられる可能性がある。液晶にＤＣ電界がかけ続けられると、液晶の分解等により不純物イオンが発生するなどの信頼性上の不具合が生じる。本実施形態の場合、ＣＯＭ電極駆動回路６０の出力の異常を監視することで、異常が検出された場合、表示装置４５０を組み込んだ装置で表示装置４５０のリセット動作を強制的に実施するか、操作者に異常の発生を知らせることでリセット動作を促すことが可能となる。よって、液晶にＤＣ電界がかけ続けられる時間を短くすることができ、表示装置４５０の信頼性を向上させることが可能となる。
【００５１】
尚、保護素子４５２による電圧異常検出対象は、ＣＯＭ配線１１０に限定されず、他の内部配線とすることができる。また、保護素子４５２の配置位置は、接続基板６８に限定されず、第１の基板５２に配置することもできる。
【００５２】
図１３は、本実施形態における保護素子４５２の第１の回路例である。保護素子４５２Ａは、以上説明した保護素子７２と、基準電圧との差分を検出する第１のオペアンプ４５４および第２のオペアンプ４５６と、論理回路４５８とで構成される。保護素子４５２Ａにおいて、端子ＴＭ１はＣＯＭ配線１１０と接続し、端子ＴＭ２は外部回路７０の定電位電源と接続する。第１のオペアンプ４５４の出力は、端子ＴＭ１の電圧が第１の基準電圧ＶｒｅｆＰよりも大きい場合はオペアンプの正極性側電源電圧付近まで上昇し、端子ＴＭ１の電圧が第１の基準電圧ＶｒｅｆＰよりも小さい場合はオペアンプの負極性側電源電圧付近となる。一方、第２のオペアンプ４５６の出力は、端子ＴＭ１の電圧が第２の基準電圧ＶｒｅｆＮよりも小さい場合は正極性側電源電圧付近となり、第２の基準電圧ＶｆｅｆＮよりも大きい場合はオペアンプの負極正側電源電圧付近となる。論理回路４５８は、必要に応じてレベルシフトされた第１のオペアンプ４５４と第２のオペアンプ４５６の出力の論理和をとる。これにより、論理回路４５８の出力（すなわち、異常信号ＡＲＭ）は、端子ＴＭ１の電圧が第１の基準電圧ＶｒｅｆＰよりも大きい場合、あるいは、第２の基準電圧ＶｒｅｆＮよりも小さい場合、Ｈｉｇｈレベル（すなわち、アクティブ）となる。ここで、第１の基準電圧ＶｒｅｆＰをＣＯＭ配線１１０に定常的に印加される電圧範囲の最大値より若干大きい電圧とし、第２の基準電圧ＶｒｅｆＮを該電圧範囲の最小値よりも若干小さい電圧にすることにより、ＣＯＭ配線１１０の電圧に異常が生じているか否かを異常信号ＡＲＭで検出することが可能となる。また、第１の基準電圧ＶｒｅｆＰおよび第２の基準電圧ＶｒｅｆＮは、任意の電源電圧を抵抗で分圧して生成されても良く、あるいは、ＤＡＣ回路等により生成されても良い。また、オペアンプの代わりにコンパレーターを用いることも可能である。
【００５３】
図１４は、本実施形態における保護素子４５２の第２の回路例である。保護素子４５２Ｂは、以上説明した保護素子７２と、アナログデジタルコンバータ（ＡＤＣ）４６０と、第１のデジタルコンパレータ４６２と、第２のデジタルコンパレータ４６４と、第１の基準値Ｒｅｇ１を保持する第１のレジスタ４６６と、第２の基準値Ｒｅｇ２を保持する第２のレジスタ４６８と、論理回路４７０で構成される。端子ＴＭ１はＣＯＭ配線１１０と接続され、端子ＴＭ２は外部回路７０の定電位電源と接続される。端子ＴＭ１の電圧はＡＤＣ４６０においてデジタル信号に変換される。デジタル信号としての端子ＴＭ１の電圧は、第１のデジタルコンパレータ４６２において第１のレジスタ４６６に設定された第１の基準値Ｒｅｇ１と比較される。また、デジタル信号としての端子ＴＭ１の電圧は、第２のデジタルコンパレータ４６４において第２のレジスタ４６８に設定された第２の基準値Ｒｅｇ２と比較される。第１のデジタルコンパレータ４６２は、端子ＴＭ１の電圧が第１の基準値Ｒｅｇ１よりも大きい場合はＨｉｇｈレベルの信号を出力し、小さい場合はＬｏｗレベルの信号を出力する。第２のデジタルコンパレータ４６４は、端子ＴＭ１の電圧が第２の基準値Ｒｅｇ２よりも小さい場合はＨｉｇｈレベルの信号を出力し、大きい場合はＬｏｗレベルの信号を出力する。論理回路４７０は、第１のデジタルコンパレータ４６２および第２のデジタルコンパレータ４６４の出力の論理和をとる。これにより、論理回路４７０の出力（すなわち、異常信号ＡＲＭ）は、端子ＴＭ１の電圧が第１の基準値Ｒｅｇ１よりも大きい場合、あるいは、第２の基準値Ｒｅｇ２よりも小さい場合、Ｈｉｇｈレベル（すなわち、アクティブ）となる。ここで、第１の基準値Ｒｅｇ１をＣＯＭ配線１１０に定常的に印加される電圧範囲の最大値よりも若干大きい電圧に設定し、第２の基準値Ｒｅｇ２をＣＯＭ配線１１０に定常的に印加される電圧範囲の最小値よりも若干小さい電圧に設定することで、ＣＯＭ配線１１０の電圧に異常が生じているか否かを、異常信号ＡＲＭの出力を通して検出することが可能となる。尚、第１の基準値Ｒｅｇ１および第２の基準値Ｒｅｇ２は、揮発性メモリ等に記憶することもできる。また、ＣＯＭ配線電圧の異常を知らせる異常信号ＡＲＭの論理は負論理で記述しても良く、第１のデジタルコンパレータ４６２および第２のデジタルコンパレータ４６４の出力は、論理的に整合がとられていれば負論理で記述することもできる。
【００５４】
ここまで説明してきた本発明の第２〜第９の実施形態では、保護素子によりＣＯＭ配線１１０を保護する例を示してきたが、保護される配線はＣＯＭ配線１１０に限定されない。ＣＯＭ配線以外の内部配線（例えば、電源線ＶＧＨ、ＶＧＬ、ＶＤＨ、ＶＤＬ、ＶＣＨ、ＶＣＬ、制御信号線ＰＣＬＫ、ＧＳＴ、ＧＣＬＫ、ＤＳＴ、ＤＣＬＫ、ＤＡＴＡ等）も保護素子によって保護することができる。特に蓄積容量を形成する電極ＳＴに電気的に接続される配線は、全ての画素の蓄積容量に共通に接続されるため、ＣＯＭ配線に次いで配線面積が大きくなるため、保護素子に接続することで大きな効果が得られる。
【００５５】
図１５は、本発明の第１０の実施形態に係わる表示装置５００の制御ブロック図の一例である。表示装置５００は、ＥＬ（Electro-Luminescence）表示装置である。表示装置５００は、基板５０２を備える。基板５０２は、画素マトリクス５０４と、複数の回路ブロック（例えば、データドライバ回路５０６、ゲートドライバ回路５０８、電源回路５１０、コントローラ回路５１２）と、接続端子５１４とを備える。
【００５６】
画素マトリクス５０４は、縦横に配置されたデータ線Ｄｍとゲート線Ｇｍの各交点に少なくともスイッチトランジスタＳＷ＿ＴＦＴ、蓄積容量、駆動ＴＦＴ、ＥＬダイオードＥＬＤからなる画素を配置する。尚、図１５では、説明を明確にするためにデータ線Ｄｍおよびゲート線Ｇｍをそれぞれ１本ずつしか図示していないが、実際には、複数のデータ線Ｄｍおよびゲート線Ｇｍが配置される。データドライバ回路５０６は、データ線Ｄｍを駆動する。ゲートドライバ回路５０８は、ゲート線Ｇｍを駆動する。電源回路５１０は、各回路ブロックに電力を供給する。コントローラ回路５１２は、各回路ブロックを制御する。接続端子５１４は、接続基板５１６を介して外部回路５１８と接続する。例えば、基板５０２は、接続端子５１４および接続基板５１６を介して動作に必要な電圧ＶＤＤ、ＶＳＳ、同期信号ＳＹＮＣ、映像信号ＩＮＰＵＴ＿ＤＡＴＡなどを外部回路５１８から入力する。
【００５７】
電源回路５１０は、例えば、内部配線である電源線ＶＧＨ、ＶＧＬ、ＶＤＨ、ＶＤＬ、ＶＰ、ＶＮや制御信号線ＰＣＬＫにより画素マトリクス５０４や他の回路ブロックと接続する。また、回路ブロック同士は、例えば、内部配線である制御信号線ＧＳＴ、ＧＣＬＫ、ＤＳＴ、ＤＣＬＫ、ＤＡＴＡ等により互いに接続する。電源回路５１０は、外部配線であるＶＤＤ、ＶＳＳを介して接続端子５１４と接続する。
【００５８】
表示装置５００は、さらに、保護素子５２０を備える。保護素子５２０は、少なくとも第１の端子５２２と第２の端子５２４を備える。第１の端子５２２は、上述した複数の内部配線のうちの少なくとも１つに接続し、第２の端子５２４は、接続端子５１４を介して外部回路５１８の定電位電源（不図示）に接続する。
【００５９】
表示装置５００の動作について簡単に説明する。各画素に配置されたスイッチトランジスタＳＷ＿ＴＦＴは、ゲートドライバ回路５０８により、オン−オフ制御される。ゲートドライバ回路５０８がゲート線Ｇｍを順次走査することで、各画素のスイッチトランジスタＳＷ＿ＴＦＴを介してデータ線Ｄｍに書き込まれた電圧が蓄積容量にサンプリングされる。このサンプリングされた電圧に応じて駆動ＴＦＴによりＥＬダイオードＥＬＤに流れる電流が制御され表示を行う。この動作を全てのゲート線Ｇｍに対して行うことで、１画面分の映像を表示することが可能となる。
【００６０】
すなわち、以上説明した構成によれば、表示装置５００に静電気が放電された場合、静電気の電荷は、内部配線に接続された保護素子５２０を介して外部回路５１８に放電される。従って、画素マトリクス５０４や各回路ブロックにおける静電気の電荷による電圧上昇を回避することができ、結果として、表示装置５００が誤動作または破壊する確率を低減することが可能となる。
【００６１】
ここで、発明者らは、表示装置、特にＥＬ表示装置の配線の中で他の配線と比べて静電気が放電されやすい内部配線があることに気が付いた。その内部配線は、具体的には、各ＥＬダイオードＥＬＤに共通に接続される電源線ＶＮである。電源線ＶＮに最も静電気が放電されやすい第１の理由は、電源線ＶＮは、全てのＥＬダイオードＥＬＤに共通に接続されるため、配線面積が他の配線と比較して大きいからである。第２の理由は、通常、電源線ＶＮに接続されたＥＬダイオードの端子には透明導電膜が用いられることが多く且つ発光面側に配置されるからである。図１５には、上記知見に基づいて、保護素子５２０の第１の端子５２２を電源線ＶＮに接続する例が示される。
【００６２】
さらに、保護素子５２０を、図４に示すように、第１の端子５２２と第２の端子５２４との間の電位差が所定の値以上の場合は端子間の抵抗値が小さくなり、該電位差が所定の値よりも小さい場合は端子間の抵抗値が大きくなる非線形特性を有する保護素子とする。非線形特性を有する保護素子としては、例えば、バリスタや、図５に示すように接続された２つのツェナーダイオードからなる素子を挙げることができる。
【００６３】
第１の端子５２２を電源線ＶＮと接続し且つ上述したような非線形特性を有する保護素子５２０の静電気の放電動作について説明する。電源線ＶＮに静電気による電荷が印加されると、電源線ＶＮの容量と放電された電荷の量に応じて電源線ＶＮの電圧が上昇する。しかしながら、電源線ＶＮには図４に示す如き非線形特性を有する保護素子５２０が接続されている。そのため、電源線ＶＮの電圧がある一定以上となると、保護素子５２０の第１の端子５２２と第２の端子５２４との間の抵抗値が極めて小さくなり、静電気の電荷は保護素子５２０を介して外部回路５１８に放電される。従って、電源線ＶＮの電圧は、−Ｖｚ〜＋Ｖｚ（Ｖ）の範囲内となり、電源回路５１０を誤動作や破壊から保護することが可能となる。
【００６４】
さらに、発明者らは、ＥＬ表示装置の配線の中で電源線ＶＮの次に面積が大きい内部配線は、各画素に共通の電源線である電源線ＶＰであることに気が付いた。電源線ＶＰの配線には、データ線Ｄｍやゲート線Ｇｍに用いられるものと同様の低抵抗金属配線が用いられる。従って、電源線ＶＰの面積は、電源線ＶＮよりも小さい。しかしながら、他の配線に比べると面積が圧倒的に大きくなるため、電源線ＶＮに次いで大きな面積を有している。よって、静電気による電荷が放電される確率も、電源線ＶＮの次に高くなることになる。したがって、電源線ＶＰに保護素子５２０を接続することで、電源線ＶＮに保護素子５２０を接続した際の効果と同様に、ＥＬ表示装置の静電気による誤動作や破壊を大幅に低減することが可能となる。
【００６５】
もちろん、保護素子５２０によって保護対象となる配線は、上記の電源線ＶＮや電源線ＶＰに限定されず、他の内部配線（例えば、電源線ＶＧＨ、ＶＧＬ、ＶＤＨ、ＶＤＬ、制御信号線ＰＣＬＫ、ＧＳＴ、ＧＣＬＫ、ＤＳＴ、ＤＣＬＫ、ＤＡＴＡ等）とすることができる。
【００６６】
ここで、保護素子５２０の抵抗値が急激に小さくなる電圧Ｖｚは、電源ＶＮまたはＶＰに通常印加される電圧の範囲よりも大きく、かつ電源回路の耐圧よりも低い電圧に設定することが望ましい。
【００６７】
尚、ＥＬ画素は、図１５で示した構成のもの以外に、データ線Ｄｍに流れる電流をコピーするカレントコピア回路などが用いられる例もあるが、以上説明した本実施形態の表示装置５００は、そのカレントコピア回路を用いた構成にも応用することができる。
【００６８】
また、データドライバ回路５０６、ゲートドライバ回路５０８、電源回路５１０、コントローラ回路５１２は、ＳＷ＿ＴＦＴおよび駆動ＴＦＴを作製するプロセスと同じプロセスを用い、これらＴＦＴと同時に作製しても良く、あるいは、単結晶Ｓｉ基板を用いたドライバＩＣとして作製し、基板５０２上に電気的に接続しても良い。
【００６９】
以上説明した本発明の第１〜第１０の実施形態によれば、液晶表示装置やＥＬ表示装置等の表示装置の静電気に対する耐性を向上させることができ、従って、そのような表示装置を組み込んだ通信端末、携帯端末、液晶モニタ等、各種情報装置の性能も向上させることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係わる表示装置の制御ブロック図の一例である。
【図２】本発明の第２の実施形態に係わる表示装置の制御ブロック図の一例である。
【図３】図２のＡ−Ａ矢視断面図の一例である。
【図４】図２に示す表示装置で用いられる保護素子の特性を示した図である。
【図５】図４に示す特性を有する保護素子の回路構成例である。
【図６】本発明の第３の実施形態に係わる表示装置の図２のＡ−Ａ矢視断面図である。
【図７】本発明の第４の実施形態に係わる表示装置の制御ブロック図の一例である。
【図８】本発明の第５の実施形態に係わる表示装置の制御ブロック図の一例である。
【図９】本発明の第６の実施形態に係わる表示装置の制御ブロック図の一例である。
【図１０】本発明の第７の実施形態に係わる表示装置の制御ブロック図の一例である。
【図１１】本発明の第８の実施形態に係わる表示装置の制御ブロック図の一例である。
【図１２】本発明の第９の実施形態に係わる表示装置の制御ブロック図の一例である。
【図１３】本発明の第９の実施形態に係わる表示装置で用いられる保護素子の第１の回路例である。
【図１４】本発明の第９の実施形態に係わる表示装置で用いられる保護素子の第２の回路例である。
【図１５】本発明の第１０の実施形態に係わる表示装置の制御ブロック図の一例である。
【図１６】本発明に関連する一般的な表示装置の制御ブロック図の一例である。
【図１７】図１６に示す表示装置において、一般的に用いられる保護素子の回路図の一例である。
【符号の説明】
【００７１】
１０、５０、１５０、２００、２５０、３００、３５０、４００、４５０、５００    表示装置
１２    基板
１４    画素マトリクス
１６−１〜ｎ    回路ブロック
１８    接続端子
２０    外部回路
２２    保護素子
５２    第１の基板
５０２    基板
５４、５０４    画素マトリクス
５６、５０６    データドライバ回路
５８、５０８    ゲートドライバ回路
６０    ＣＯＭ電極駆動回路
６２、５１０    電源回路
６６、５１４    接続端子
６８、５１６    接続基板
７０、５１８    外部回路
７２、４５２、４５２Ａ、４５２Ｂ、５２０    保護素子
８０    第２の基板
９０、１５２    ＣＯＭ電極
９６    液晶
１０２    画素電極
１１０、４０２、４０４    ＣＯＭ配線
４０６    バイパス線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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