(57)【要約】【課題】抵抗物質および内部電極を使用する不揮発性メモリ装置、これの製造方法、およびこれを含むプロセシングシステムを提供する。【解決手段】不揮発性メモリ装置は、基板の一面に実質的に垂直の方向に延長され形成された内部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第１側に配置される第１外部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第２側に配置される第１外部電極、および前記各内部電極、前記各第１外部電極、および前記各第２外部電極と接触する複数の可変抵抗体と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の一面に実質的に垂直の方向に延長され形成された内部電極と、
前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第１側に配置される第１外部電極と、
前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第２側に配置される第２外部電極、および
前記各内部電極、前記各第１外部電極、および前記各第２外部電極と接触する複数の可変抵抗体と、を含む不揮発性メモリ装置。
【請求項２】
前記第１および第２外部電極は、前記内部電極の延長方向に沿って複数層で形成された、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記可変抵抗体を選択する選択素子をさらに含み、
前記各選択素子は、複数の前記可変抵抗体を選択することができる請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第１外部電極は互いに電気的に接続されており、前記第２外部電極は互いに電気的に接続されている、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記基板内に形成されたアクティブ領域、前記第１および第２外部電極と実質的に同一の方向に延長されて形成され前記各アクティブ領域当たり２個ずつ接続されたワードライン、および前記内部電極および前記第１および第２外部電極と各々実質的に垂直の方向に延長されて形成され、前記ワードラインの間で前記アクティブ領域と接続されるビットラインをさらに含む、請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記アクティブ領域は、前記ビットラインと実質的に同一の方向に延長された第１領域および前記第１領域から前記ワードラインと実質的に同一の方向に突出した第２領域を含む、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記内部電極は、前記各アクティブ領域当たり２個ずつ接続されるものの、前記１つのアクティブ領域に接続されたワードラインの一側の前記第１領域の最外殻に各々１個ずつ接続されて、前記ビットラインは、前記第２領域に接続される、請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記アクティブ領域は、前記ワードラインおよび前記ビットラインと鋭角を成す、請求項５に記載の不揮発性メモリ装置。
【請求項９】
前記内部電極は、円柱型または多角柱型である、請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記可変抵抗体は、前記内部電極それぞれの外周面を囲むように形成される、請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記可変抵抗体は、前記内部電極とオーバーラップされる前記第１および第２外部電極上の各部位に形成される、請求項９に記載の不揮発性メモリ装置。
【請求項１２】
前記可変抵抗体は、カルコゲニド、遷移金属酸化物、ペロブスカイト構造を有する酸化物、および金属イオンを含有する固体電解質物質から成る群から選択された何れか１つの物質から成る、請求項９に記載の不揮発性メモリ装置。
【請求項１３】
基板の一面に実質的に垂直の方向に延長され形成された内部電極と、
前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の少なくとも一側に配置され前記各内部電極と交差し、前記内部電極の延長方向に沿って互いにオーバーラップされるように配置された第３および第４外部電極、および
前記各内部電極および第３および第４外部電極と接触する可変抵抗体と、を含む不揮発性メモリ装置。
【請求項１４】
前記第３および第４外部電極は、前記各内部電極を中心に各々前記各内部電極の両側に配置され前記各内部電極と交差して、
前記基板内に形成されたアクティブ領域、前記第３および第４外部電極と実質的に同一の方向に延長されて形成され前記各アクティブ領域当たり２個ずつ接続されたワードライン、および前記内部電極および前記第３および第４外部電極と各々実質的に垂直の方向に延長されて形成され、前記ワードラインの間で前記アクティブ領域と接続されるビットラインと、をさらに含む、請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
基板の一面に実質的に平行な方向に延長され、互いに離隔配置されるものの、各々前記基板までの距離が実質的に同一の第１および第２外部電極を形成して、
前記第１および第２外部電極を覆う絶縁層を形成して、
前記各第１外部電極と前記第２外部電極との間の前記絶縁層をエッチングして前記基板の一面に実質的に垂直のコンタクトホールを形成して、
前記第１および第２外部電極と一側が接触する可変抵抗体を形成して、
前記コンタクトホールの残留空間に導電性物質を充填して、前記可変抵抗体の他側と接触して、前記基板の一面に実質的に垂直の方向に延長された内部電極を形成することを含む不揮発性メモリ装置の製造方法。
【請求項１６】
前記可変抵抗体を形成することは、前記コンタクトホールとオーバーラップされる前記第１および第２外部電極を酸化させることを含む、請求項１５に記載の不揮発性メモリ装置の製造方法。
【請求項１７】
前記可変抵抗体を形成することは、前記コンタクトホールおよび前記絶縁層上に可変抵抗性物質を蒸着して可変抵抗性物質層を形成し、前記可変抵抗性物質層をエッチングして前記コンタクトホールの側壁にのみ前記可変抵抗性物質を残留させることを含む、請求項１５に記載の不揮発性メモリ装置の製造方法。
【請求項１８】
前記内部電極は、導電性物質をＣＶＤ、ＡＬＤ、ＰＶＤ、および電気メッキから成る群から選択された方式で形成する、請求項１５に記載の不揮発性メモリ装置の製造方法。
【請求項１９】
前記第１および第２外部電極を形成して、前記絶縁層を形成することは、前記第１および第２外部電極と前記絶縁層を形成することを各々複数回ずつ行うことである、請求項１５に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
基板の一面に実質的に垂直の方向に延長され形成された内部電極、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極を中心に各々前記各内部電極の両側に配置され前記各内部電極と交差する第１および第２外部電極、および前記各内部電極および第１および第２外部電極と接触する可変抵抗体を含む不揮発性メモリ装置、および
前記不揮発性メモリ装置を動作させるプロセッサと、を含むプロセシングシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
抵抗物質および内部電極を使用する不揮発性メモリ装置、これの製造方法、およびこれを含むプロセシングシステムに関するものであって、より詳細にはメモリセル面積が減少されてメモリの密度が向上した不揮発性メモリ装置、これの製造方法、およびこれを含むプロセシングシステムに関するものである。
【背景技術】
【０００２】
抵抗体（ｒｅｓｉｓｔａｎｃｅ  ｍａｔｅｒｉａｌ）を用いる不揮発性メモリ装置には、抵抗変化型メモリ装置（ＲＲＡＭ  ：  Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ  ：  Ｍａｇｎｅｔｉｃ  ＲＡＭ）、相変化メモリ装置（ＰＲＡＭ  ：  Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがある。ダイナミックランダムアクセスメモリ装置（ＤＲＡＭ  ：  Ｄｙｎａｍｉｃ  ＲＡＭ）やフラッシュメモリ装置は、電荷（ｃｈａｒｇｅ）を用いてデータを保存する反面、抵抗体を用いる不揮発性メモリ装置は、可変抵抗体の抵抗変化（ＲＲＡＭ）、強磁性体の磁化状態によるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）薄膜の抵抗変化（ＭＲＡＭ）、カルコゲニド合金（ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）のような相変化物質の状態変化（ＰＲＡＭ）などを用いてデータを保存する。
【０００３】
ここで、抵抗メモリセルは、上部電極と下部電極との間に可変抵抗素子を含み、上部および下部電極に提供される電圧に応じて可変抵抗素子の抵抗レベルが変わる特性を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００３／０２２３２９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリ装置の高集積化のために単位メモリセルの面積減少およびメモリ密度の向上が要求される。
【０００６】
本発明が解決しようとする課題は、単位メモリセルの面積が減少してメモリ密度が向上した不揮発性メモリ装置を提供するものである。
【０００７】
本発明が解決しようとする他の課題は、単位メモリセルの面積が減少してメモリ密度が向上した不揮発性メモリ装置の製造方法を提供するものである。
【０００８】
本発明が解決しようとするまた他の課題は、前記不揮発性メモリ装置を具備するプロセシングシステムを提供するものである。
【０００９】
本発明が解決しようとする課題は、以上で言及した課題に制限されなく、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１０】
前記課題を達成するための本発明の一実施形態による不揮発性メモリ装置は、基板の一面に実質的に垂直の方向に延長され形成された内部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第１側に配置される第１外部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第２側に配置される第２外部電極、および前記各内部電極、前記各第１外部電極、および前記各第２外部電極と接触する複数の可変抵抗体と、を含む。
【００１１】
前記課題を達成するための本発明の他の実施形態による不揮発性メモリ装置は、基板の一面に実質的に垂直の方向に延長され形成された内部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の少なくとも一側に配置され前記各内部電極と交差し、前記内部電極の延長方向に沿って互いにオーバーラップされるように配置された第３および第４外部電極、および前記各内部電極および第３および第４外部電極と接触する可変抵抗体と、を含む。
【００１２】
前記他の課題を達成するための本発明の一実施形態による不揮発性メモリ装置の製造方法は、基板の一面に実質的に平行な方向に延長され、互いに離隔配置されるものの、各々前記基板までの距離が実質的に同一の第１および第２外部電極を形成して、前記第１および第２外部電極を覆う絶縁層を形成して、前記各第１外部電極と前記第２外部電極との間の前記絶縁層をエッチングして前記基板の一面に実質的に垂直のコンタクトホールを形成して、前記第１および第２外部電極と一側が接触する可変抵抗体を形成して、前記コンタクトホールの残留空間に導電性物質を充填して、前記可変抵抗体の他側と接触して、前記基板の一面に実質的に垂直の方向に延長された内部電極を形成することを含む。
【００１３】
前記また他の課題を達成するための本発明の一実施形態によるプロセシングシステムは、基板の一面に実質的に垂直の方向に延長され形成された内部電極、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極を中心に各々前記各内部電極の両側に配置され前記各内部電極と交差する第１および第２外部電極、および前記各内部電極および第１および第２外部電極と接触する可変抵抗体を含む不揮発性メモリ装置、および前記不揮発性メモリ装置を動作させるプロセッサと、を含む。
【００１４】
本発明のその他具体的な内容は詳細な説明および図に含まれている。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による不揮発性メモリ装置の一部を示す概略斜視図である。
【図２】図１の不揮発性メモリ装置をＡ−Ａ’線に沿って切断した断面図である。
【図３】本発明の第１実施形態による不揮発性メモリ装置の斜視図である。
【図４】本発明の第１実施形態による不揮発性メモリ装置の平面図である。
【図５】本発明の第１実施形態に不揮発性メモリ装置の回路図である。
【図６】本発明の第２実施形態による不揮発性メモリ装置の斜視図である。
【図７】図６の不揮発性メモリ装置をＢ−Ｂ’線に沿って切断した断面図である。
【図８】本発明の第３実施形態による不揮発性メモリ装置の一部を示す概略斜視図である。
【図９】図８の不揮発性メモリ装置をＣ−Ｃ’線に沿って切断した断面図である。
【図１０】本発明の第４実施形態による不揮発性メモリ装置の一部を示す概略斜視図である。
【図１１】本発明の第４実施形態による不揮発性メモリ装置の平面図である。
【図１２】本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１３】本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１４】本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１５】本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１６】本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１７】本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１８】本発明の第２実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【図１９】本発明の第１実施形態による不揮発性メモリ装置を含むプロセシングシステムである。
【発明を実施するための形態】
【００１６】
本発明の利点、特徴、及びそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。
【００１７】
一つの素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「結合された（ｃｏｕｐｌｅｄ  ｔｏ）」と参照されるときは、他の素子と直接連結または結合された場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直結された（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と参照されるときは、間に他の素子を介在させないことを表わす。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１８】
第１、第２等が、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得ることはもちろんである。
【００１９】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
【００２０】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００２１】
以下、本発明の実施形態は、抵抗変化型メモリ装置（ＲＲＡＭ  ：  Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）を参照して説明する。しかし、本発明はＭＴＪを用いる磁気メモリ装置（ＭＲＡＭ  ：  Ｍａｇｎｅｔｉｃ  ＲＡＭ）、カルコゲニド合金（ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）を用いる相変化メモリ装置（ＰＲＡＭ  ：  Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように抵抗体を用いる不揮発性メモリ装置にすべて適用され得ることは、本発明が属する技術の当業者に自明である。
【００２２】
以下、図１から図５を参照して本発明の第１実施形態による不揮発性メモリ装置に対して詳細に説明する。図１は、本発明の第１実施形態による不揮発性メモリ装置の一部を示す概略斜視図である。図２は、図１の不揮発性メモリ装置をＡ−Ａ’線に沿って切断した断面図である。
【００２３】
先ず、図１および図２を参照すると、本実施形態による不揮発性メモリ装置の基板１００内にはアクティブ領域１１０を定義する素子分離領域１０５が形成されている。
【００２４】
ここで、基板１００はシリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板などでありうる。
【００２５】
素子分離領域１０５は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法を用いて形成したＦＯＸ（Ｆｉｅｌｄ  ＯＸｉｄｅ）またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）でありうる。
【００２６】
基板１００上には、例えば、基板１００の一面に実質的に平行な方向の第１方向に延長され形成されたワードライン２１０、２２０、２３０が配置されており、各ワードライン２１０、２２０、２３０はゲート絶縁膜２１０、ゲート電極２２０、およびゲートシリサイド膜２３０を含む。これらワードライン２１０、２２０、２３０はアクティブ領域１１０とオーバーラップされて選択素子として機能する。
【００２７】
ゲート絶縁膜２１０は、基板１００とゲート電極２２０との間に形成される。ゲート絶縁膜２１０はシリコン酸化膜、ＳｉＯＮ、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、高誘電率物質、これらを組み合わせた物またはこれが順に積層された積層膜などが使用され得る。ここで、高誘電率物質は、ＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ハフニウムシリケート、ジルコニウムシリケートまたはこれらを組み合わせた膜などが使用され得るが、これに制限されない。
【００２８】
ゲート電極２２０は、ポリシリコンまたはタングステン（Ｗ）以外にもタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）およびルテニウム（Ｒｕ）などの金属を蒸着してパターニングして形成することができる。
【００２９】
ゲート電極２２０の両側のアクティブ領域１１０には、不純物が注入されてソース／ドレーン領域が形成されている。アクティブ領域１１０の形状については以後に説明する。
【００３０】
ゲート電極２２０上部およびソース／ドレーン領域上部には、各々ゲートシリサイド膜２３０およびシリサイド膜１２０が形成され得る。ゲートシリサイド膜２３０およびシリサイド膜１２０は、電気抵抗が低く熱的安全性が優秀な耐火金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）、例えば、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、パラジウム（Ｐｄ）のうちから選択された何れか１つ以上から形成され得、接触抵抗を減少させる役割を果たす。
【００３１】
ゲート電極２２０の両側壁にはスペーサ２４０が形成され得る。スペーサ２４０は第１層間絶縁膜３３０とエッチング選択比を有する物質で構成され得、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２などを使用することができる。
【００３２】
ワードライン２１０，２２０，２３０の上部には例えば第１方向と相異なった第３方向にビットライン３００が形成されてワードライン２１０，２２０，２３０とオーバーラップされる。第３方向は、例えば、第１方向と実質的に垂直の方向でありうる。ビットライン３００は、ビットラインコンタクト３５０によってアクティブ領域１１０と接続される。２つのワードライン２１０，２２０，２３０が１つのアクティブ領域１１０に形成されて、ビットライン３００を共有する。
【００３３】
第１層間絶縁膜３３０は、基板１００の表面からビットライン３００の上部まで形成されて、ワードライン２１０，２２０，２３０およびビットライン３００を絶縁させる。第１層間絶縁膜３３０は、ビットライン３００の下部にワードライン２１０，２２０，２３０を覆うように形成された部位とワードライン２１０，２２０，２３０の上部に形成されてビットライン３００を覆う部位に分離されることもできる。
【００３４】
第１層間絶縁膜３３０の上部には、例えば、第１方向に延長され形成された第１外部電極４１０＿１および第２外部電極４２０＿２が形成されている。具体的に第１外部電極４１０＿１および第２外部電極４２０＿２はバー（ｂａｒ）形状を有し得る。第１外部電極４１０＿１および第２外部電極４２０＿２は互いに離隔され対になって配置される。一対の第１外部電極４１０＿１および第２外部電極４２０＿２は、その離隔空間に内部電極５００を介し、内部電極５００を共有する。すなわち、一対の第１外部電極４１０＿１および第２外部電極４２０＿２は内部電極５００の両側に配置され内部電極５００と交差する。
【００３５】
第１および第２外部電極４１０＿１，４２０＿２は、例えば、タングステン（Ｗ）、窒化チタン（Ｔｉ／Ｎ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）、およびその他貴金属から成る群から選択された何れか１つ以上から構成され得、タングステン（Ｗ）、窒化チタン（Ｔｉ／Ｎ）、アルミニウム（Ａｌ）のうち何れか１つ以上で構成されるのが好ましい。第１および第２外部電極４１０＿１，４２０＿２は以後で説明する可変抵抗体６００のソースライン（ｓｏｕｒｃｅ  ｌｉｎｅ）として機能する。
【００３６】
図３は、本発明の第１実施形態による不揮発性メモリ装置の斜視図である。図４は、本発明の第１実施形態による不揮発性メモリ装置の平面図である。図５は、本発明の第１実施形態による不揮発性メモリ装置の回路図である。
【００３７】
図３から図５を参照すると、第１外部電極４１０＿１は、第１外部電極接続部４１０に電気的に接続され得、第２外部電極４２０＿２は、第２外部電極接続部４２０に電気的に接続され得る。これによって、本実施形態の不揮発性メモリ装置の周辺回路部を減少させることができる。
【００３８】
図３を参照すると、第１外部電極４１０＿１と第２外部電極４２０＿２との間の離隔空間には第１方向と相異なる第２方向に延長され形成された内部電極５００が形成され得る。内部電極５００は、円柱型または多角柱型でありうる。ここで、第２方向は第１方向と実質的に垂直の方向であり得、基板１００の一面に実質的に垂直の方向で形成され得る。
【００３９】
内部電極５００は、例えば、タングステン（Ｗ）、窒化チタン（Ｔｉ／Ｎ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）、およびその他貴金属から成る群から選択された何れか１つ以上で構成され得、銅（Ｃｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）、およびその他貴金属から成る群から選択された何れか１つ以上で構成されるのが好ましい。
【００４０】
可変抵抗体６００は、第１外部電極４１０＿１と内部電極５００との間、および第２外部電極４２０＿２と内部電極５００との間に介して第１外部電極４１０＿１、第２外部電極４２０＿２および内部電極５００と接触するように形成される。具体的に、本実施形態の可変抵抗体６００は内部電極５００の外周面を囲むように形成される。すなわち、本実施形態の内部電極５００の外周面全体を覆う可変抵抗体６００は円筒型または角柱型でありうる。
【００４１】
内部電極５００，および第１および第２外部電極４１０＿１，４２０＿２に電気的信号が印加された場合、第１外部電極４１０＿１と内部電極５００の間に介した可変抵抗体６００の抵抗物質または、第２外部電極４２０＿２と内部電極５００との間に介した可変抵抗体６００の抵抗物質の抵抗状態が変化する。可変抵抗体６００のうち第１外部電極４１０＿１と接触する部位を可変抵抗体第１部位（図４の６１０参照）、第２外部電極４２０＿２と接触する部位を可変抵抗体第２部位（図４の６２０参照）といい、これらは各々互いに異なる抵抗体として機能し得る。
【００４２】
可変抵抗体６００は、カルコゲニド、遷移金属酸化物、またはペロブスカイト構造を有する酸化物、および金属イオンを含有する固体電解質物質から成る群から選択された何れか１つの物質からなる。
【００４３】
図３および図４を参照すると、本実施形態のアクティブ領域１１０は、例えば、ビットライン３００と実質的に同一の方向（第３方向）に延長された第１領域１１０＿１および第１領域１１０＿１からワードライン２１０，２２０，２３０と実質的に同一の方向（第１方向）に突出した第２領域１１０＿２を含む。第１方向と第３方向が実質的に垂直である場合、アクティブ領域１１０の形状は「Ｔ」字形状でありうる。
【００４４】
本実施形態の内部電極５００は、各アクティブ領域１１０に２個ずつ接続されており、ワードライン２１０，２２０，２３０はアクティブ領域１１０当たり２個ずつアクティブ領域１１０に接続されて交差する。ビットライン３００は、アクティブ領域１１０の１個の部位に接続される。具体的に、内部電極５００および可変抵抗体６００は、アクティブ領域１１０の第１領域１１０＿１と接続されており、ビットライン３００はアクティブ領域１１０の第２領域１１０＿２と接続されている。１つのアクティブ領域１１０に接続された一対のワードライン２１０，２２０，２３０がビットライン３００を共有するためメモリの密度を向上することができる。
【００４５】
第１外部電極４１０＿１、内部電極５００およびこれらの間に介した可変抵抗体６００、および第２外部電極４２０＿２、内部電極５００およびこれらの間に介した可変抵抗体６００は各々抵抗メモリセルを構成し、１つの基板１００上にこのような抵抗メモリセルが複数配列されている。前述した構造で配置された本実施形態の抵抗メモリセルは８Ｆ２レイアウトで形成されるとしても、単位抵抗メモリセル当たり２個ずつの抵抗メモリセルを含むため単位抵抗メモリセルが占める面積が４Ｆ２レイアウトに減る。
【００４６】
アクティブ領域１１０のソース／ドレーン領域およびゲート電極２２０は抵抗メモリセルの内部電極５００とセルを選択する選択素子として機能する。本実施形態の選択素子として、電界効果トランジスタ（ＭＯＳＦＥＴ  ：  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示して説明したが、本実施形態の選択素子はこれに制限されず、バイポーラトランジスタ（ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）であり得る。ひいては、本実施形態の選択素子はダイオード（ｄｉｏｄｅ）であり得る。
【００４７】
図５を参照すると、本実施形態は１つの選択素子（Ｔｒ）に少なくとも２つの可変抵抗体Ｒｖ１，Ｒｖ２が接続されており、複数の可変抵抗体Ｒｖ１，Ｒｖ２を選択することができる。また、本実施形態で選択素子として、トランジスタを用いた場合、プログラム電圧は陽または陰電圧の両方向すべて印加され得るため、両方向電圧を印加してこそスイッチング特性が見えるバイポーラ抵抗変化型メモリ装置（ｂｉｐｏｌａｒ  ＲＲＡＭ）も本実施形態に適用され得る。
【００４８】
内部電極５００の上部には第２層間絶縁膜（未図示）および上部配線が形成され得る。
【００４９】
また、本実施形態の不揮発性メモリ装置は、ワードライン２１０，２２０，２３０に信号を提供してトランジスタをオン、オフさせる周辺回路（未図示）およびビットライン３００と接続されたセンスアンプ（未図示）をさらに含む。
【００５０】
本実施形態による不揮発性メモリ装置は、抵抗メモリセルの面積が減少して、多数の抵抗メモリセルを１つの内部電極に形成させてメモリ密度が向上される。
【００５１】
以下、図６および図７を参照して本発明の第２実施形態による不揮発性メモリ装置について説明する。図６は、本発明の第２実施形態による不揮発性メモリ装置の斜視図である。図７は、図６の不揮発性メモリ装置をＢ−Ｂ’線に沿って切断した断面図である。説明の便宜上、以下の実施形態では、以前実施形態と同一の構成要素については説明を省略または簡略化する。
【００５２】
図６および図７を参照すると、本実施形態は以前実施形態の第１および第２外部電極４１０＿１，４２０＿２の上部に追加の第１および第２外部電極１４１０＿１，１４２０＿２がさらに形成されている。すなわち、内部電極５００を中心に複数層の第１および第２外部電極４１０＿１，４２０＿２，１４１０＿１，１４２０＿２が形成されている。これによって、抵抗メモリセルの密度は以前の実施形態に比べてさらに増加する。具体的に、第１および第２外部電極４１０＿１，４２０＿２，１４１０＿１，１４２０＿２をｎ個の層で形成する場合、抵抗メモリセルを８Ｆ２レイアウトで形成しても８／（２ｎ）Ｆ２のレイアウトと同じメモリ面積を有するようになる。
【００５３】
本実施形態の追加第１および第２外部電極１４１０＿１，１４２０＿２は、以前の実施形態の第１および第２外部電極４１０＿１，４２０＿２とオーバーラップされるように形成され得、同一の物質でなされ得る。
【００５４】
本実施形態によれば、１つの内部電極５００には層数の２倍ほどのメモリセルが形成されるため抵抗メモリの密度が増加する。すなわち、第１および第２外部電極４１０＿１，４２０＿２，１４１０＿１，１４２０＿２がｎ個の層で形成された場合、１つの内部電極５００には２ｎ個の抵抗メモリセルが形成されるため抵抗メモリ密度が増加する。
【００５５】
また、本実施形態の不揮発性メモリ装置は、内部電極５００の一側にのみ内部電極５００の延長方向に沿って互いにオーバーラップされるように形成された第３および第４外部電極４１０＿１，１４１０＿１を含み得る。第３および第４外部電極４２０＿２，１４２０＿２は内部電極５００の他側にのみ形成されることもある。すなわち、第１および第２外部電極と追加の第１および第２外部電極４１０＿１，４２０＿２，１４１０＿１，１４２０＿２は、その名称を問わず、基板１００の一面に平行な方向に配置され内部電極５００を共有する単層の第１および第２外部電極４１０＿１，４２０＿２であったり、基板１００の一面に垂直な方向、すなわち、内部電極５００の延長方向に互いにオーバーラップされるように配置され内部電極５００の一側と交差する第１外部電極４１０＿１および追加第１外部電極１４１０＿１であり得、これらの組合せでありうる。すなわち、第１および第２外部電極と追加の第１および第２外部電極４１０＿１，４２０＿２，１４１０＿１，１４２０＿２が内部電極５００を中心に内部電極５００両側に複数層で形成され得る。本明細書において、垂直方向に配置された第１外部電極４１０＿１および追加の第１外部電極１４１０＿１は各々第３外部電極および第４外部電極ともいう。垂直に配置された第２外部電極４１０＿２および追加の第２外部電極１４１０＿２も第３外部電極および第４外部電極という。
【００５６】
以下、図８および図９を参照して本発明の第３実施形態による不揮発性メモリ装置について説明する。図８は、本発明の第３実施形態による不揮発性メモリ装置の一部を示す概略斜視図である。図９は、図８の不揮発性メモリ装置をＣ−Ｃ’線に沿って切断した断面図である。
【００５７】
図８および図９を参照すると、本実施形態の可変抵抗体６１１，６２１は第１部位６１１および第２部位６２１を含むように形成され得る。第１部位６１１は、内部電極５０１と第１外部電極４１０＿１のオーバーラップ領域に、第２部位６２１は、第２部位６２１と第２外部電極４２０＿２のオーバーラップ領域に各々形成され得る。
【００５８】
すなわち、本実施形態の可変抵抗体６１１，６２１は、内部電極５０１とオーバーラップされる第１および第２外部電極４１０＿１，４２０＿２を熱酸化、プラズマ酸化させて形成されたものであって、第１外部電極４１０＿１を酸化させて形成された可変抵抗体第１部位６１１および第２外部電極４２０＿２を酸化させて形成された可変抵抗体第２部位６２１を含む。
【００５９】
本実施形態の可変抵抗体６１１，６２１は、以前実施形態とは異に内部電極５０１の外周面全体に形成されるものではなく、第１および第２外部電極４１０＿１，４２０＿２および内部電極５０１がオーバーラップされる部位にのみ形成されるため、可変抵抗体６１１，６２１の材料費用節減効果もある。しかし、可変抵抗体６１１，６２１の第１部位６１１および第２部位６２１はオーバーラップ領域外部に延長され得るものと理解しなければならない。
【００６０】
本実施形態の内部電極５０１は、酸化される以前の第１外部電極４１０＿１と第２外部電極４２０＿２の離隔空間を完全に埋めるため以前の実施形態より直径が増加することができる。
【００６１】
以下、図１０および図１１を参照して本発明の第４実施形態による不揮発性メモリ装置について説明する。図１０は、本発明の第４実施形態による不揮発性メモリ装置の一部を示す概略斜視図である。図１１は、本発明の第４実施形態による不揮発性メモリ装置の平面図である。
【００６２】
本実施形態は、アクティブ領域１１１の形状および配置が本発明の第１実施形態と相異なる。すなわち、本実施形態のアクティブ領域１１１は、ワードライン２１０，２２０，２３０が形成された第１方向およびビットライン３００が形成された第３方向と相異なる第４方向に延長された形状を有する。
【００６３】
本実施形態の単位アクティブ領域１１１が形成された第４方向は、第１方向と鋭角を成し、第４方向はまた第３方向と鋭角を成す。第４方向は、第１方向と第３方向が成す角度を分割することができる。ここで、「特定の方向と異なる特定の方向が所定の角度を成す」とする場合の角度は、２つの方向が交差により生じる２つの角度のうち小さい角度を意味する。例えば、２つの方向が交差により生じ得る角が１２０°と、６０°である場合、６０°を意味する。したがって、アクティブ領域１１１が延長された第４方向は、ワードライン２１０，２２０，２３０が延長され形成される第１方向と例えば、４５°の角度を有し得、第４方向はまたビットライン３００と例えば４５°を有し得る。この場合、一アクティブ領域１１１に接続された内部電極５００は、一アクティブ領域１１１に接続されたビットライン３００を中心に互いに反対側に位置する。
【００６４】
このようにアクティブ領域１１１を形成する場合、本発明の抵抗メモリセルは８Ｆ２レイアウトより小さい面積の６Ｆ２レイアウトを有するようになり、本実施形態も単位抵抗メモリセル当たり２個ずつの抵抗メモリセルを含み、単位抵抗メモリセルが占める面積が３Ｆ２レイアウトに減るようになる。また、本発明の第２実施形態と同様に、第１および第２外部電極４１０＿１，４２０＿２をｎ層で形成する場合、抵抗メモリセルは６／（２ｎ）Ｆ２のレイアウトと同じメモリ面積を有する。
【００６５】
以下、図７および図１２から図１７を参照して本発明の第１実施形態による不揮発性メモリ装置の製造方法を詳細に説明する。図１２から図１７は、本発明の第１実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。
【００６６】
先ず、図１２を参照すると、基板１００上にＬＯＣＯＳ方法を用いて素子分離領域１０５を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＨＤＰ  ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いてシリコン酸化膜などを蒸着してゲート絶縁膜層を形成して、ゲート電極用導電物質層を形成した後パターニングし、ゲート絶縁膜２１０およびゲート電極２２０を形成する。次に、ゲート絶縁膜２１０両側にスペーサ２４０を形成する。続いて、基板１００にｎ型またはｐ型不純物を注入して、ソース／ドレーン領域を形成することができる。ソース／ドレーン領域の形成は、高、低濃度で２回以上に分けて行うことができ、必要に応じて急速熱処理（ＲＴＰ    Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）装置、ファーネス（ｆｕｒｎａｃｅ）などを用いて熱処理工程を行うことができる。さらに、基板１００にシリサイド膜１２０およびゲートシリサイド膜２３０を形成する。以後、ビットライン３００および第１層間絶縁膜３３０を蒸着する。
【００６７】
続いて、第１層間絶縁膜３３０の上部に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて第１および第２外部電極物質を蒸着してパターニングし、第１および第２外部電極４１０＿１，４２０＿２を形成する。第１および第２外部電極４１０＿１，４２０＿２は、第１外部電極４１０＿１と第２外部電極４２０＿２がお互い離隔されるように形成する。
【００６８】
次に、図１３を参照すると、第１および第２外部電極４１０＿１，４２０＿２を絶縁させるように第１および第２外部電極４１０＿１，４２０＿２の上部まで第２層間絶縁膜４３０を形成する。
【００６９】
また、図１４を参照すると、第２層間絶縁膜４３０の上部に第１および第２外部電極４１０＿１，４２０＿２と同一の方式で第１および第２外部電極４１０＿１，４２０＿２とオーバーラップされる追加の第１および第２外部電極１４１０＿１，１４２０＿２を形成する。第１および第２外部電極４１０＿１，４２０＿２を単層で形成する場合、本工程は省略し得る。また、層を別にして第１外部電極４１０＿１および追加第１外部電極１４１０＿１を形成することもできる。
【００７０】
次に、図１５を参照すると、追加第１および第２外部電極１４１０＿１，１４２０＿２を絶縁させるように第３層間絶縁膜１４３０を形成する。図１４および図１５の工程は、複数回を反復して行いｎ個の層からなる追加の第１および第２外部電極１４１０＿１，１４２０＿２を形成することができる。
【００７１】
図１６を参照すると、エッチング液を用いて第１層間絶縁膜３３０，第２層間絶縁膜４３０、および第３層間絶縁膜１４３０をエッチングして、アクティブ領域１１０の第１領域１１０＿１と接続される円柱型または多角柱型のコンタクトホール１５００を形成する。コンタクトホール１５００は、ワードライン２１０，２２０，２３０が形成された第１方向と相異なる第２方向に形成し、第２方向は、例えば、基板１００に垂直の方向でありうる。この場合、第１層間絶縁膜３３０の下部にはエッチング停止膜（未図示）が形成されてシリサイド膜１２０がエッチングされることを防止することもできる。
【００７２】
図１７を参照すると、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて第３層間絶縁膜１４３０およびコンタクトホール１５００に、カルコゲニド、遷移金属酸化物、またはペロブスカイト構造を有する酸化物、および金属イオンを含有する固体電解質物質から成る群から選択された何れか１つの物質から成る可変抵抗物質を蒸着し、スペーサ形状でエッチングして、コンタクトホール１５００の側壁に形成された円筒型または角柱型の可変抵抗体６１０，６２０を形成する。可変抵抗体６１０，６２０は、第１外部電極４１０＿１および第２外部電極４２０＿２と一側が接触する。
【００７３】
続いて、図７を参照すると、コンタクトホール１５００の残留空間に導電性物質を充填して可変抵抗体６１０，６２０の他側と接触して、第２方向に配置された内部電極５００を形成する。内部電極５００は、コンタクトホール１５００の残留空間に例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、および電気メッキ法を用いて導電性物質を充填して、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ）のような平坦化工程を経て内部電極５００および可変抵抗体６１０，６２０の上部を平坦化して形成することができる。次に、上部の配線などを形成することができ、前記工程のうち駆動回路およびセンスアンプなどを形成する工程を含み、本実施形態による不揮発性メモリ装置を完成することができる。
【００７４】
以下、図９、図１２から図１６、および図１８を参照して本発明の第２実施形態による不揮発性メモリ装置の製造方法を詳細に説明する。図１８は、本発明の第２実施形態による不揮発性メモリ装置の製造方法を示す工程概略図である。本発明の第１実施形態による製造方法と同一の工程についてはその説明を省略または簡略化する。
【００７５】
先ず、図１２から図１６を参照すると、本発明の第１実施形態による不揮発性メモリ装置の製造方法と同一の方法を行い図１６の不揮発性メモリ装置の中間構造物を形成する。
【００７６】
続いて、図１８を参照すると、コンタクトホール１５００とオーバーラップされる第１外部電極４１０＿１および第２外部電極４２０＿２を例えば、熱酸化またはプラズマ酸化させて可変抵抗体第１部位６１１および可変抵抗体第２部位６２１を形成する。第１外部電極４１０＿１および第２外部電極４２０＿２を複数の層で形成した場合、すべての層の第１外部電極４１０＿１および第２外部電極４２０＿２をすべて酸化させて可変抵抗体第１部位６１１，１６１１および可変抵抗体第２部位６２１，１６２１を形成する。
【００７７】
次に、図９を参照すると、コンタクトホール１５００に導電性物質を充填して平坦化して内部電極５０１を形成する。内部電極５０１の形成方法は、本発明の第１実施形態による不揮発性メモリ装置の製造方法と同一である。図９では、単層の第１外部電極４１０＿１および第２外部電極４２０＿２が形成されたものを図示したが、図１８の工程において複数層の第１外部電極４１０＿１および第２外部電極４２０＿２を形成した場合にも類推できることは自明である。
【００７８】
以下、図１９を参照して本発明の第１実施形態によるプロセシングシステムについて説明する。図１９は、本発明の第１実施形態による不揮発性メモリ装置を含むプロセシングシステムである。
【００７９】
本実施形態のシステムは携帯電話（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、ＭＰ３プレーヤ（ＭＰ３  ｐｌａｙｅｒ）、航行システム（ｎａｖｉｇａｔｉｏｎ  ｓｙｓｔｅｍ）または家電製品（ｈｏｕｓｅｈｏｌｄ  ａｐｐｌｉａｎｃｅ）などでありうる。
【００８０】
図１９を参照すると、本実施形態のプロセシングシステムは、少なくとも１つのプロセッサ８１０，半導体メモリ装置８６０および入出力装置８５０を含み得る。半導体メモリ装置８６０は本発明の第１から第４実施形態による抵抗メモリを含む不揮発性メモリ装置であり得、プロセッサ８１０の実行のためのコードおよびデータを保存することができる。
【００８１】
入出力装置８５０は、ローカルバス８２０を通じて半導体メモリ装置８６０とデータ通信を行う。半導体メモリ装置８６０は、メモリバス８４０と接続され得、メモリバス８４０はメモリコントローラ８３０を媒介にローカルバス８２０に接続することができる。
【００８２】
以上、添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で、他の具体的な形態で実施され得ることを理解することができる。したがって、上記、実施形態は、すべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【００８３】
１００    基板
１０５    素子分離領域
１１０，１１１    アクティブ領域
１２０    シリサイド膜
２１０    ゲート絶縁膜
２２０    ワードライン
２３０    ゲートシリサイド膜
２４０    ゲートスペーサ
３００    ビットライン
３５０，３５１    ビットラインコンタクト
４１０，１４１０    第１外部電極接続部
４１０＿１，１４１０＿１    第１外部電極
４２０，１４２０    第２外部電極接続部
４２０＿２，１４２０＿２    第２外部電極
３３０    第１層間絶縁膜
４３０    第２層間絶縁膜
５００，５０１    内部電極
６００，６０１    可変抵抗体
６１０，６１１，１６１１    可変抵抗体第１部位
６２０，６２１，１６２１    可変抵抗体第２部位
８１０    プロセッサ
８２０    ローカルバス
８３０    メモリコントローラ
８４０    メモリバス
８５０    入出力装置
８６０    メモリ装置
１５００    コンタクトホール
【図１】
2009224778.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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