(57)【要約】【課題】簡単な回路構成でＦＲＣ回路に入力される輝度信号を処理し、通常のＦＲＣ処理によって良好な表示結果を得ることができる前処理回路を提供する。【解決手段】前処理回路は、画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ）を抽出した上位輝度信号、もしくは、上位輝度信号よりも高い輝度を表す変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、ｍビットの処理済み輝度信号を生成する。前処理回路は、入力されたｍビットの処理前輝度信号から、処理前輝度信号の上位ｎビットを抽出した数値を減算し、処理前輝度信号の上位１ビットを抽出した数値を加算して、ｍビットの処理済み輝度信号を生成する加減算回路を備える。【選択図】図１
2009047846.tif 000002
【特許請求の範囲】
【請求項１】
画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、該処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ≧１）を抽出した上位輝度信号、もしくは、該上位輝度信号よりも高い輝度を表すｍ−ｎビットの変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、前記ｍビットの処理済み輝度信号を生成する前処理回路において、
入力されたｍビットの処理前輝度信号から、該処理前輝度信号の上位ｎビットを抽出した数値を減算し、該処理前輝度信号の上位１ビットを抽出した数値を加算して、前記ｍビットの処理済み輝度信号を生成する加減算回路を備えることを特徴とする前処理回路。
【請求項２】
画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、該処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ≧１）を抽出した上位輝度信号、もしくは、該上位輝度信号よりも高い輝度を表すｍ−ｎビットの変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、前記ｍビットの処理済み輝度信号を生成する前処理回路において、
入力されたｍビットの処理前輝度信号の下位にＬビット（ｍ−ｎ≧Ｌ≧１）の０を追加してｍ＋Ｌビットの桁上げ輝度信号を生成する桁上げ回路と、該桁上げ輝度信号から、前記処理前輝度信号の上位ｎ＋Ｌビットを抽出した数値を減算し、該処理前輝度信号の上位１＋Ｌビットを抽出した数値を加算する加減算回路と、該減算、加算を行った桁上げ輝度信号の下位Ｌビットを除去して前記ｍビットの処理済み輝度信号を生成する桁下げ回路とを備えることを特徴とする前処理回路。
【請求項３】
画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、該処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ≧１）を抽出した上位輝度信号、もしくは、該上位輝度信号よりも高い輝度を表すｍ−ｎビットの変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、前記ｍビットの処理済み輝度信号を生成する前処理回路において、
入力されたｍビットの処理前輝度信号が２m−２(m-P)（ｍ−ｎ−１≧Ｐ≧１）より大きい場合に、該処理前輝度信号から、該処理前輝度信号のｍ−Ｐビット目から上位ｎビットを抽出した数値を減算し、該処理前輝度信号のｍ−Ｐビット目を抽出した数値を加算して、前記ｍビットの処理済み輝度信号を生成する加減算回路を備えることを特徴とする前処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フレームレート制御（ＦＲＣ：Frame Rate Control）回路に入力するための輝度信号を生成する前処理回路に関するものである。
【背景技術】
【０００２】
パーソナルコンピュータやテレビなどの軽量化及び薄型化によって、表示装置の分野にも軽量化及び薄型化が要求されている。このような要求を充足させるために、ＣＲＴ（Cathode-Ray Tube）の代わりに、液晶表示装置（ＬＣＤ：Liquid Crystal Display）などのフラットパネル表示装置（ＦＰＤ：Flat Panel Display）が開発され、様々な分野において実用化されている。
【０００３】
しかし、画素の輝度（階調）を表す輝度信号（階調信号）のビット数が多くなるに従って、それを処理できる駆動ＩＣ（集積回路）の価格は高価になる。そのため、例えば、輝度信号の下位ビットを切り捨て、画素の実際の輝度信号よりも少ないビット処理能力しか持っていない駆動ＩＣを用いて表示装置を設計することができれば、製品の原価を低くできる可能性がある。
【０００４】
この場合、切り捨てた下位ビットが表現する微細な階調は、複数フレームの当該画素データを１群として、群の中の少なくとも１個のフレームの画素階調を、少なくとも駆動ＩＣが取り扱える最小階調段階だけ変化させて、フレーム群の平均画素階調を入力画素データの平均階調に近づける。このような技術的必要に応じて提案された表示方式がＦＲＣ方式である。
【０００５】
ＦＲＣ方式では、画素の輝度を表すｍビットの輝度信号の下位ｎビット（ｍ＞ｎ≧１）を抽出した数値に応じて、２nのフレームにわたって、ｍビットの輝度信号の上位ｍ−ｎビットを抽出した数値に対応する輝度でそのまま表示するフレームと、それよりも高い輝度で表示するフレームとの割合を変える。これによって、ｎビット（２n通り）の階調を擬似的に表現し、上位ｍ−ｎビットの輝度信号と合わせて、２mに近い階調数２m−２n＋１を表現する。
【０００６】
ここで、ＦＲＣ方式を採用して、例えば、８ビットの輝度信号で表される画素を、６ビットの輝度信号で表現する場合を考える。
【０００７】
例えば、８ビットの輝度信号の値（階調）は、０〜２５５の２５６通りある。これに対して、６ビットの輝度信号の値は０〜６３の６４通りある。この内、最高のものを除いた６３通りに対しては、４フレームのＦＲＣによって４（＝２2）通りの階調を表現することができる。しかし、６ビットの輝度信号が最高の値であった場合、それよりも高い輝度を表す信号に変調することができず、ＦＲＣによる階調の表現ができない。従って、ＦＲＣ方式を採用した場合に表現できる階調数は、２５６（＝２8）ではなく、２５３（＝（２6−１）×２2＋１＝２8−２2＋１）通りである。具体的には、図４のグラフに示すように、入力の輝度信号Ｉｎｐｕｔの数値（階調）に対する表示の階調は、０〜２５２まではリニアであるが、それよりも上位の輝度２５３〜２５５は表現（区別）できない。これは従来の一般的なＦＲＣ方式の問題点の１つである。
【０００８】
その対策として、従来、大別して２つの方式が提案されている。１つ目の対策は、図５に示すように、入力の輝度信号Ｉｎｐｕｔ（＝０〜２５５）に対して、ＦＲＣ回路に供給する出力の輝度信号Ｏｕｔｐｕｔを、０〜２５２の範囲でリニア変化するように変換する方式である。この方式では、除算回路（図示省略）により、線形計算係数として２５２／２５５を求め、乗算回路４２により、入力の輝度信号Ｉｎｐｕｔと線形計算係数とを掛け合わせることによって、出力の輝度信号Ｏｕｔｐｕｔを求め、ＦＲＣ回路１４に入力する。
【０００９】
２つ目の対策は、図６に示すように、ルックアップテーブル（ＬＵＴ：Look Up Table）４４としてＲＡＭ（ランダムアクセスメモリ）を使用して、入力の輝度信号Ｉｎｐｕｔ（＝０〜２５５）に対して、出力の輝度信号Ｏｕｔｐｕｔを、０〜２５２の範囲で適宜マッピングして対応させる方式である。この方式では、入力の輝度信号ＩｎｐｕｔをＲＡＭのアドレス信号として入力し、対応するアドレスに記憶されているデータを出力の輝度信号Ｏｕｔｐｕｔとして出力し、ＦＲＣ回路１４に入力する。
【００１０】
これらの方式であれば、図４のグラフに対策後として示すように、表現できない輝度２５３〜２５５を、他の部分に分散し、目立たなくすることができる。しかし、１つ目の方式では、除算回路および乗算回路が必要で、回路規模が非常に大きい。また、２つ目の方式でも、ＬＵＴとしてＲＡＭなどのメモリ回路を使用するため、同様に、回路規模が非常に大きいという問題がある。
【００１１】
ここで、本発明に関わる先行技術文献としては特許文献１がある。特許文献１は、ＦＲＣのための液晶表示装置及びその駆動方法に関するものである。
【００１２】
同文献は、その図４および段落番号００１７に記されたように、「入力データから‘３’を差し引いて負数を‘０’に変換」することによって、８ビットの入力信号の２５５〜２５２階調を２５２〜２４９階調に変換してから、ＦＲＣ処理を行うことを提案している。これによって、同文献の図５に示されるように、最高階調付近での飽和が解消される。
【００１３】
しかし、その代わりに、最低階調付近（０〜３階調）での飽和が発生する。このため、同文献では、第２のＦＲＣ処理を組み合わせることが必要である。
【００１４】
【特許文献１】特開２００３−３０２９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、前記従来技術に基づく問題点を解消し、簡単な回路構成でＦＲＣ回路に入力される輝度信号を処理し、通常のＦＲＣ処理によって良好な表示結果を得ることができる前処理回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明は、画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、該処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ≧１）を抽出した上位輝度信号、もしくは、該上位輝度信号よりも高い輝度を表すｍ−ｎビットの変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、前記ｍビットの処理済み輝度信号を生成する前処理回路において、
入力されたｍビットの処理前輝度信号から、該処理前輝度信号の上位ｎビットを抽出した数値を減算し、該処理前輝度信号の上位１ビットを抽出した数値を加算して、前記ｍビットの処理済み輝度信号を生成する加減算回路を備えることを特徴とする前処理回路を提供するものである。
【００１７】
また、本発明は、画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、該処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ≧１）を抽出した上位輝度信号、もしくは、該上位輝度信号よりも高い輝度を表すｍ−ｎビットの変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、前記ｍビットの処理済み輝度信号を生成する前処理回路において、
入力されたｍビットの処理前輝度信号の下位にＬビット（ｍ−ｎ≧Ｌ≧１）の０を追加してｍ＋Ｌビットの桁上げ輝度信号を生成する桁上げ回路と、該桁上げ輝度信号から、前記処理前輝度信号の上位ｎ＋Ｌビットを抽出した数値を減算し、該処理前輝度信号の上位１＋Ｌビットを抽出した数値を加算する加減算回路と、該減算、加算を行った桁上げ輝度信号の下位Ｌビットを除去して前記ｍビットの処理済み輝度信号を生成する桁下げ回路とを備えることを特徴とする前処理回路を提供する。
【００１８】
また、本発明は、画素の輝度を表すｍビットの処理済み輝度信号の入力を受け、所定のフレームにおいて、該処理済み輝度信号の上位ｍ−ｎビット（ｍ＞ｎ≧１）を抽出した上位輝度信号、もしくは、該上位輝度信号よりも高い輝度を表すｍ−ｎビットの変調輝度信号を出力することにより、ｎビットの階調を表現するフレームレート制御回路に入力するための、前記ｍビットの処理済み輝度信号を生成する前処理回路において、
入力されたｍビットの処理前輝度信号が２m−２(m-P)（ｍ−ｎ−１≧Ｐ≧１）より大きい場合に、該処理前輝度信号から、該処理前輝度信号のｍ−Ｐビット目から上位ｎビットを抽出した数値を減算し、該処理前輝度信号のｍ−Ｐビット目を抽出した数値を加算して、前記ｍビットの処理済み輝度信号を生成する加減算回路を備えることを特徴とする前処理回路を提供する。
【発明の効果】
【００１９】
前処理回路では、ｍビットの処理前輝度信号を複数の群に分割し、前述の加減算を行うことによって、通常のＦＲＣ方式では表現できない上位の輝度を、その各々の群に分散させる。これにより、表現できない輝度を目立たなくし、画質を向上させることができる。また、本発明の前処理回路は、基本的に、加減算回路で構成されるので、その回路規模を大幅に削減できる。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の前処理回路を詳細に説明する。
【００２１】
図１は、本発明の前処理回路の構成を表す第１の実施形態の概念図である。同図に示す前処理回路１０は、ＦＲＣ回路１４に入力するための、ｍビットの処理済み輝度信号Ｏｕｔｐｕｔを生成するもので、入力されたｍビットの処理前輝度信号Ｉｎｐｕｔから、その上位ｎビット（ｍ＞ｎ≧１）を抽出した数値を減算し、その上位１ビット（最上位ビット）を抽出した数値を加算して、ｍビットの処理済み輝度信号Ｏｕｔｐｕｔを生成する加減算回路１２によって構成されている。
【００２２】
ここで、ｎは、ＦＲＣを採用して疑似階調表現するビット数（ＦＲＣ表現ビット）を表す。また、ＦＲＣ方式を採用して疑似階調表現を行う場合、画素の輝度を表すｍビットの処理済み輝度信号Ｏｕｔｐｕｔの下位ｎビットを抽出した数値に応じて、ｍビットの処理済み輝度信号Ｏｕｔｐｕｔの上位ｍ−ｎビットの処理済み輝度信号でそのまま表示するフレームと、それよりも高い輝度を表す変調輝度信号で表示するフレームとの割合を変化させることにより、擬似的に２n通りの階調を表現する。これによって、２m−２n＋１階調を表現する。
【００２３】
前処理回路１０において、例えば、ｍ＝８、ｎ＝２とし、ＦＲＣ方式を採用して、８ビットの輝度信号で表される画素（画像）の階調を、６ビットの輝度信号で表現する場合を例に挙げて説明する。
【００２４】
この場合、加減算回路１２は、前述の説明の通り、８（＝ｍ）ビットの処理前輝度信号Ｉｎｐｕｔ［７：０］から、その上位２（＝ｎ）ビットＩｎｐｕｔ［７：６］を抽出した数値を減算し、その最上位ビットＩｎｐｕｔ［７］を抽出した数値を加算する。すなわち、加減算回路１２は、下記式（１）に従う加減算を行い、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］を生成する。
【００２５】
Ｏｕｔｐｕｔ［７：０］＝Ｉｎｐｕｔ［７：０］−Ｉｎｐｕｔ［７：６］＋Ｉｎｐｕｔ［７］  …  （１）
【００２６】
具体的には、８ビットの処理前輝度信号Ｉｎｐｕｔ［７：０］のうち、０〜６３はそのまま０〜６３が、６４〜１９１は−１されて６３〜１９０が、１９２〜２５５は−２されて１９０〜２５３が、それぞれ、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］として出力される。
【００２７】
８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］は、後段のＦＲＣ回路１４に入力される。ＦＲＣ回路１４は、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］の入力を受け、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］の上位６ビットを抽出した上位輝度信号Ｏｕｔｐｕｔ［７：２］、もしくは、上位輝度信号Ｏｕｔｐｕｔ［７：２］よりも高い輝度を表す変調輝度信号を出力することにより、２ビットの階調を表現する。
【００２８】
より具体的には、ＦＲＣ回路１４は、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］の下位２ビットＯｕｔｐｕｔ［１：０］を抽出した数値に応じて、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］の上位６ビットＯｕｔｐｕｔ［７：２］を抽出した数値に対応する輝度で表示するフレームと、それより高い輝度で表示するフレームとの割合を変えることによって、擬似的に２ビット（４階調）を表現する。
【００２９】
また、例えば、ｍ＝９、ｎ＝３とし、ＦＲＣ方式を採用して、９（＝ｍ）ビットの輝度信号で表される画素を、６（＝ｍ−ｎ）ビットの輝度信号で表現する場合には、下記式（２）に従う加減算を行う。
【００３０】
Ｏｕｔｐｕｔ［８：０］＝Ｉｎｐｕｔ［８：０］−Ｉｎｐｕｔ［８：６］＋Ｉｎｐｕｔ［８］  …  （２）
【００３１】
前処理回路１０では、ｍビットの処理前輝度信号Ｉｎｐｕｔを、輝度の低い方から順に、０番目から２n−２番目までの群に分割する。そして、分割したそれぞれの群の処理前輝度信号から、０ないし２n−２を減じる。このような処理を行うことにより、隣り合う群のそれぞれの端に位置する２つの処理前輝度信号が、処理済み輝度信号Ｏｕｔｐｕｔにおいては同一の値を持つ。これらの同一の値の処理済み輝度信号は、ＦＲＣを行っても同一の階調に表示される。また、２n−２番目の群の最も高い２つの処理済み輝度信号の値は、ＦＲＣによっても区別することができない。このように、本実施形態の前処理回路によって生成した処理済み輝度信号にＦＲＣを適用した場合にも、同一の階調に表示される輝度値が存在する。しかし、同一の階調に表示される入力信号の輝度値は、概略均等に分散され、特許文献１のように、連続した３つ以上の輝度値の入力信号が同じ階調に表示されることはない。これにより、表現できない輝度を目立たなくし、画質を向上させることができる。
【００３２】
また、上記従来のＦＲＣ方式の、表現できない輝度が存在するという問題の対策として例示した、図４および図５の回路では、除算回路および乗算回路、もしくは、ＬＵＴ（ＲＡＭ）等が必要であり、回路規模が非常に大きいという問題があることは既に述べた通りである。これに対し、本発明の前処理回路１０であれば、加減算回路だけで構成されるので、その回路規模を大幅に削減できる。
【００３３】
なお、加減算回路１２の具体的な回路構成は限定されず、同様の機能を実現する各種構成の回路を採用することができる。例えば、減算回路により、ｍビットの処理前輝度信号Ｉｎｐｕｔから、その上位ｎビットを抽出した数値を減算した減算結果を算出し、加算回路により、その減算結果の数値と最上位ビットの数値とを加算しても良い。この場合、ｍビットの減算回路と、ｍビットの加算回路が１つずつ必要である。
【００３４】
また、減算回路により、ｍビットの処理前輝度信号Ｉｎｐｕｔの最上位ビットの数値を抽出した数値から、その上位ｎビットを抽出した数値を減算した減算結果を算出し、加算回路により、その減算結果の数値とｍビットの処理前輝度信号Ｉｎｐｕｔの数値とを加算しても良い。この場合、最上位ビットの１ビットから上位ｎビットの減算は、ｎビットの減算回路で実現できる。
【００３５】
さらに、減算は、減算回路で行っても良いし、２の補数を加算する加算回路で行っても良い。
【００３６】
次に、図２に示す本発明の第２の実施形態の前処理回路２０について説明する。
【００３７】
図２に示す前処理回路２０は、図１に示す前処理回路１０において、さらに、入力されたｍビットの処理前輝度信号Ｉｎｐｕｔの下位にＬビット（ｍ−ｎ≧Ｌ≧１）の‘０’を追加して、ｍ＋Ｌビットの桁上げ輝度信号を生成する桁上げ回路２２と、減算、加算を行った桁上げ輝度信号の下位Ｌビットを除去してｍビットの処理済み輝度信号を生成する桁下げ回路２４とを備えている。桁上げ回路２２は、加減算回路１２の前段に設けられ、桁下げ回路２４は、加減算回路１２の後段に設けられている。
【００３８】
前処理回路２０において、同様に、ｍ＝８、ｎ＝２、Ｌ＝２とし、ＦＲＣ方式を採用して、８ビットの輝度信号で表される画素（画像）を、６ビットの輝度信号で表現する場合を例に挙げて説明する。
【００３９】
この場合、桁上げ回路２２は、前述の説明の通り、ｍビットの処理前輝度信号Ｉｎｐｕｔ［７：０］の下位に２ビットの‘０’を追加して、１０ビットの桁上げ輝度信号ＩｎｐｕｔＬ［９：０］を生成する。
【００４０】
加減算回路１２は、１０（＝ｍ＋Ｌ）ビットの桁上げ輝度信号ＩｎｐｕｔＬ［９：０］から、８（＝ｍ）ビットの処理前輝度信号Ｉｎｐｕｔ［７：０］の上位４（＝ｎ＋Ｌ）ビットＩｎｐｕｔ［７：４］を抽出した数値を減算し、処理前輝度信号の上位３（＝１＋Ｌ）ビットＩｎｐｕｔ［７：５］を抽出した数値を加算する。すなわち、加減算回路１２は、下記式（３）に従う加減算を行い、１０ビットの加減算信号ＯｕｔｐｕｔＬ［９：０］を生成する。
ＯｕｔｐｕｔＬ［９：０］＝ＩｎｐｕｔＬ［９：０］−Ｉｎｐｕｔ［７：４］＋Ｉｎｐｕｔ［７：５］  …  （３）
【００４１】
具体的には、１０ビットの桁上げ信号ＩｎｐｕｔＬ［９：０］のうち、０〜６０はそのまま０〜６０が、６４〜１８８は−１されて６３〜１８７が、１９２〜３１６は−２されて１９０〜３１４が、３２０〜４４４は−３されて３１７〜４４１が、４４８〜５７２は−４されて４４４〜５６８が、５７６〜７００は−５されて５７１〜６９５が、７０４〜８２８は−６されて６９８〜８２２が、８３２〜９５６は−７されて８２５〜９４９が、９６０〜１０２０は−８されて９５２〜１０１２が、それぞれ、１０ビットの加減算信号ＯｕｔｐｕｔＬ［９：０］として出力される。但し、上記の数値は、４（＝２L）きざみの数値である。例えば、０〜６０は、０、４、８、…、６０を意味する。
【００４２】
１０ビットの加減算信号ＯｕｔｐｕｔＬ［９：０］は、後段の桁下げ回路２４に入力される。桁下げ回路２４は、前述の説明の通り、加減算回路１２によって減算、加算が行われた１０ビットの桁上げ輝度信号ＩｎｐｕｔＬ［９：０］、すなわち、１０ビットの加減算信号ＯｕｔｐｕｔＬ［９：０］の下位２ビットを除去して、８ビットの処理済み輝度信号Ｏｕｔｐｕｔ［７：０］を生成する。ここで、下位２ビットを除去する処理は限定されず、例えば、切り下げ、四捨五入などの処理を採用することができる。桁下げ回路２４の出力信号はＦＲＣ回路１４に入力され、処理される。
【００４３】
前処理回路２０では、ｍビットの処理前輝度信号Ｉｎｐｕｔを、Ｌビットだけ桁上げしてｍ＋Ｌビットの桁上げ輝度信号ＩｎｐｕｔＬを生成する。この桁上げ輝度信号ＩｎｐｕｔＬを、その輝度の低い方から順に、０番目から２L×（２n−２）番目までの群に分割し、それぞれ、０ないし２L×（２n−２）を減ずる加減算処理を行う。この分割の一部は、下位Ｌビットを除去する処理の際に失われ、０番目から２n−２番目までに分割された状態になる。しかし、下位ビットを除去する処理の種類（下位２ビット除去、切り下げ、四捨五入、等）に応じて、分割される位置を調整し、同一の階調に表示される輝度値の分散状態を調整することが可能である。これによって、さらに画質を向上させることができる。
【００４４】
第２の実施形態の前処理回路２０は、第１の実施形態の前処理回路１０と比べて、桁上げ回路２２および桁下げ回路２４を備え、さらに、加減算回路１２のビット数もＬビット分だけ多くなる。しかし、上記従来のＦＲＣ方式の、表現できない輝度が存在するという問題の対策として例示した、図４および図５の回路と比べれば、前処理回路２０の回路規模は大幅に削減される。
【００４５】
なお、桁上げ回路２２および桁下げ回路２４の具体的な回路構成は限定されず、同様の機能を実現する各種構成の回路を採用することができる。
【００４６】
次に、本発明の第３の実施形態の前処理回路について説明する。
【００４７】
図３は、本発明の前処理回路の構成を表す第３の実施形態の概念図である。同図に示す前処理回路３０は、図１に示す前処理回路１０において、さらに、入力されたｍビットの処理前輝度信号Ｉｎｐｕｔが２m−２(m-P)（ｍ−ｎ−１≧Ｐ≧１）より大きいかどうかを判定し、その判定結果を出力する判定回路３２と、判定結果に応じて、加減算回路１２から出力される加減算信号ＯｕｔｐｕｔＰとｍビットの処理前輝度信号Ｉｎｐｕｔとのいずれかを選択的に出力するマルチプレクサ（選択出力回路）３４とを備えている。
【００４８】
ここで、判定回路３２には、ｍビットの処理前輝度信号Ｉｎｐｕｔが入力され、判定回路３２から出力される判定信号は、マルチプレクサ３４の選択制御入力端子に入力される。また、マルチプレクサ３４の入力端子１には、加減算回路１２から加減算信号ＯｕｔｐｕｔＰが入力され、入力端子０には、ｍビットの処理前輝度信号Ｉｎｐｕｔが入力される。マルチプレクサ３４の出力信号はＦＲＣ回路１４に入力される。
【００４９】
前処理回路３０において、ｍ＝９、ｎ＝３、Ｐ＝１とし、ＦＲＣ方式を採用して、８フレームにわたって、９ビットの輝度信号で表される画素（画像）を、６ビットの輝度信号で表現する場合を例に挙げて説明する。
【００５０】
この場合、判定回路３２は、ｍビットの処理前輝度信号Ｉｎｐｕｔ［８：０］が２５６（＝２m−２(m-P)）より大きいかどうかを判定し、その判定結果を出力する。言い換えると、処理前輝度信号Ｉｎｐｕｔ［８］が‘１’であるかどうかを判定する。ここでは、処理前輝度信号Ｉｎｐｕｔ［８：０］が２５６より大きい場合、すなわち、処理前輝度信号Ｉｎｐｕｔ［８］＝‘１’の場合に、判定結果が‘１’になるものとする。
【００５１】
加減算回路１２は、９（＝ｍ）ビットの処理前輝度信号Ｉｎｐｕｔ［８：０］から、処理前輝度信号Ｉｎｐｕｔの８（＝ｍ−Ｐ）ビット目から上位３（＝ｎ）ビットＩｎｐｕｔ［７：５］を抽出した数値を減算し、処理前輝度信号の８（＝ｍ−Ｐ）ビット目Ｉｎｐｕｔ［７］を抽出した数値を加算する。すなわち、加減算回路１２は、下記式（４）に従う加減算を行い、９ビットの加減算信号ＯｕｔｐｕｔＰ［８：０］を生成する。
【００５２】
ＯｕｔｐｕｔＰ［８：０］＝２５６＋Ｉｎｐｕｔ［７：０］−Ｉｎｐｕｔ［７：５］＋Ｉｎｐｕｔ［７］  …  （４）
【００５３】
ここで、２５６＋Ｉｎｐｕｔ［７：０］は、Ｉｎｐｕｔ［８］＝‘１’の場合のＩｎｐｕｔ［８：０］を意味する。
【００５４】
具体的には、９ビットの加減算信号ＩｎｐｕｔＰ［８：０］のうち、２５６〜２８７はそのまま２５６〜２８７が、２８８〜３１９は−１されて２８７〜３１８が、３２０〜３５１は−２されて３１８〜３４９が、３５２〜４１５は−３されて３４９〜４１２が、４１６〜４４７は−４されて４１２〜４４３が、４４８〜４７９は−５されて４４３〜４７４が、４８０〜５１１は−６されて４７４〜５０５が、それぞれ、９ビットの加減算信号ＯｕｔｐｕｔＰ［８：０］として出力される。
【００５５】
９ビットの加減算信号ＯｕｔｐｕｔＰ［８：０］は、マルチプレクサ３４に入力される。マルチプレクサ３４は、判定回路４２の判定結果に応じて、加減算回路１２から出力される９ビットの加減算信号ＯｕｔｐｕｔＰ［８：０］と９ビットの処理前輝度信号Ｉｎｐｕｔ［８：０］とのいずれかを選択的に出力する。すなわち、マルチプレクサ３４からは、判定結果が‘１’の場合、ｍビットの加減算信号ＯｕｔｐｕｔＰ［８：０］が出力され、判定結果が‘０’の場合、処理前輝度信号Ｉｎｐｕｔ［８：０］がそのまま出力される。マルチプレクサ３４の出力信号はＦＲＣ回路１４に入力され、処理される。
【００５６】
前処理回路３０では、ｍビットの処理前輝度信号Ｉｎｐｕｔのうちの上位１／２Pの範囲において、前処理回路１０と同様の加減算を行うことによって、通常のＦＲＣ方式では表現できない、最も輝度が高い上位の輝度を、その範囲内で分散させる。これにより、分散させる範囲を適宜制限することができ、さらに画質を向上させることができる。
【００５７】
第３の実施形態の前処理回路３０は、第１の実施形態の前処理回路１０と比べて、判定回路３２およびマルチプレクサ３４を備えている。しかし、ｍビットの処理前輝度信号Ｉｎｐｕｔの全範囲に対して加減算処理を行う場合に比較すると、加減算回路１２の規模を小さくすることができる。少なくとも、同じく図４および図５の従来回路と比べれば、前処理回路３０の回路規模は大幅に削減される。
【００５８】
なお、判定回路３２および選択出力回路３４の構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。
【００５９】
また、第１〜第３の実施形態において、ビット数ｍは３ビット以上であれば良く、その上限はない。ｎ、Ｌ、Ｐは、上記実施形態に記載の範囲であれば、どのような数値であっても良い。
【００６０】
本発明は、基本的に以上のようなものである。
以上、本発明の前処理回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６１】
【図１】本発明の前処理回路の構成を表す第１の実施形態の概念図である。
【図２】本発明の前処理回路の構成を表す第２の実施形態の概念図である。
【図３】本発明の前処理回路の構成を表す第３の実施形態の概念図である。
【図４】フレームレート制御による階調表現の対策前と対策後の状態を表すグラフである。
【図５】従来の前処理回路の構成を表す一例の概念図である。
【図６】従来の前処理回路の構成を表す一例の概念図である。
【符号の説明】
【００６２】
１０、２０、３０  前処理回路
１２  加減算回路
１４  フレームレート制御回路（ＦＲＣ回路）
２２  桁上げ回路
２４  桁下げ回路
３２  判定回路
３４  選択出力回路
４２  乗算回路
４４  ルックアップテーブル（ＬＵＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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