(57)【要約】【課題】従来構造ではソース領域およびボディ領域がゲート電極間のコンタクトホールから露出してソース電極とコンタクトしており、十分なコンタクト面積を確保するため、セルピッチの縮小には限界があり、オン抵抗の低減が進まない問題があった。【解決手段】動作領域において、ゲート電極間にはソース領域のみが露出し、ソース領域下方に第１ボディ領域を設ける。第１ボディ領域は、動作領域外に設けられた第２ボディ領域に接続し、第２ボディ領域が第１電極層（ソース電極）とコンタクトする。これにより、各トランジスタセルにおいてはソース電極とソース領域とがコンタクトする面積を確保すれば十分となり、コンタクト幅の縮小によりセルピッチを低減できる。従って、動作領域のセル数を増加させることができ、セル抵抗の低減によるオン抵抗の低減が実現する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に設けた逆導電型のチャネル層と、
前記チャネル層と接するゲート絶縁膜と、
前記ゲート絶縁膜に接して設けられたストライプ状のゲート電極と、
前記ゲート電極間の前記チャネル層表面に設けられた一導電型のソース領域と、
前記ソース領域下方の前記チャネル層に設けられた第１ボディ領域と、前記ソース領域の外側の前記チャネル層表面に設けられた第２ボディ領域とからなる逆導電型のボディ領域と、
前記ソース領域上および前記ボディ領域上に設けられた第１電極層と、
前記第１電極層の外周に設けられ、前記ゲート電極に接続する第２電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に設けた逆導電型のチャネル層と、
前記半導体層表面においてストライプ状に延在し、チャネル層を貫通する深さを有するトレンチと、
該トレンチの内壁に設けたゲート絶縁膜と、
前記トレンチに埋め込まれたゲート電極と、
前記トレンチ間の前記チャネル層表面に設けられた一導電型のソース領域と、
前記ソース領域下方の前記チャネル層に設けられた第１ボディ領域と、前記ソース領域の外側の前記チャネル層表面に設けられた第２ボディ領域とからなる逆導電型のボディ領域と、
前記ソース領域上および前記ボディ領域上に設けられた第１電極層と、
前記第１電極層の外周に設けられ、前記ゲート電極に接続する第２電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項３】
前記ソース領域は、前記トレンチに隣接する第１ソース領域と、該第１ソース領域の間の第２ソース領域を有し、前記第１ボディ領域は前記第２ソース領域下方に設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第２ボディ領域は、前記チャネル層表面から露出して前記第１電極層とコンタクトすることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２ソース領域は、前記チャネル層表面から露出して前記第１電極層とコンタクトすることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、動作領域のセル数の増加により低オン抵抗を実現した絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
図４に、従来の半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを示す。図４（Ａ）は平面図であり図４（Ｂ）は、図４（Ａ）のｃ−ｃ線断面図である。尚、図４（Ａ）では層間絶縁膜を省略し、ソース電極を破線で示す。
【０００３】
図４（Ａ）の如く、基板表面においてトレンチ４４はストライプ状に形成され、トレンチ４４に隣接してソース領域４８およびボディ領域４９が配置される。トレンチ４４、ソース領域４８、ボディ領域４９は同一の方向に延在する。
【０００４】
図４（Ｂ）の如く、ｎチャネル型のＭＯＳＦＥＴは、ｎ＋型の半導体基板４１の上にｎ−型のエピタキシャル層からなるドレイン領域４２を設け、その上にｐ型のチャネル層４３を設ける。チャネル層４３からドレイン領域４２まで到達するトレンチ４４を設け、トレンチ４４の内壁をゲート酸化膜４５で被膜し、トレンチ４４にゲート電極４６を埋設する。
【０００５】
トレンチ４４に隣接したチャネル層４３表面にはｎ＋型のソース領域４８が形成され、隣り合う２つのセルのソース領域４８間のチャネル層４３表面にはｐ＋型のボディ領域４９が形成される。トレンチ４４上は層間絶縁膜５０で覆い、ソース領域４８およびボディ領域４９とコンタクトするソース電極５１を設ける。ソース電極５１は、ソース領域４８およびボディ領域４９上に連続して設けられる。また、基板裏面にはドレイン電極５２を設ける。
【特許文献１】特開２００５−１０１５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４の如く、従来のＭＯＳＦＥＴは、ゲート電極４６間のチャネル層４３表面に露出するボディ領域４９とソース領域４８が共通でソース電極５１に接続しており、これらの電位が固定されている。
【０００７】
つまり、ボディ領域４９およびソース領域４８は、ゲート電極４３上を覆う層間絶縁膜５０間のコンタクトホールＣＨ’を介してソース電極５１と接続するため、十分なコンタクトを可能にするためには、コンタクトホールＣＨ’を大きく確保する必要がある。
【０００８】
しかし、コンタクトホールＣＨ’を大きく確保することは、ＭＯＳＦＥＴのセルピッチが増えることになり、単位面積当たりのセル数が増やせず、セル抵抗の低減に限界があった。
【課題を解決するための手段】
【０００９】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に設けた逆導電型のチャネル層と、前記半導体層表面においてストライプ状に延在し、チャネル層を貫通する深さを有するトレンチと、該トレンチの内壁に設けたゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記トレンチ間の前記チャネル層表面に設けられた一導電型のソース領域と、前記ソース領域下方の前記チャネル層に設けられた第１ボディ領域と、前記ソース領域の外側の前記チャネル層表面に設けられた第２ボディ領域とからなる逆導電型のボディ領域と、前記ソース領域上および前記ボディ領域上に設けられた第１電極層と、前記１電極層の外周に設けられ、前記ゲート電極に接続する第２電極層と、を具備することにより解決するものである。
【発明の効果】
【００１０】
本実施形態によれば、ゲート電極間のコンタクトホールは、ソース領域とソース電極がコンタクトできれば十分な大きさを確保すればよく、従来のコンタクトホールよりその幅を縮小できる。ボディ領域は、第１ボディ領域と、これに接続しトランジスタセルが配置される動作領域の外側に設けられた第２ボディ領域とからなり、第１ボディ領域は各トランジスタセル毎にソース領域下方に設けられ、ソース電極とコンタクトすることはないが、動作領域の外側に設けた第２ボディ領域がソース電極とコンタクトする。
【００１１】
これにより、各トランジスタセルにおいては、ソース領域がソース電極とコンタクトできる幅を確保すれば十分であり、チップ全体のコンタクト面積を低減できる。これによりセルピッチの縮小によりセル数を増加させることができ、セル抵抗を低減できる。また、各トランジスタセルのボディ領域は、動作領域外でソース電極とコンタクトするので、寄生バイポーラ動作を防止できる。
【００１２】
一例として、図４において、セルピッチ（例えば、隣り合うトレンチのセンター間距離）が５μｍの場合にコンタクトホールＣＨ’の幅Ｗｃ’が１．２μｍであったとすると、本実施形態によればコンタクトホールＣＨの幅Ｗｃは０．４μｍまで低減可能となり、その場合、セル抵抗で約１５％低減することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を、図１から図３を参照し、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００１４】
図１は、本実施形態のＭＯＳＦＥＴを示す平面図である。図１（Ａ）は、表面の電極層および層間絶縁膜を省略した図であり、図１（Ｂ）は、表面の電極層を配置した図である。
【００１５】
ＭＯＳＦＥＴ２０は半導体基板１と、半導体層２と、チャネル層３と、トレンチ５と、ゲート絶縁膜６と、ゲート電極７と、ソース領域１２と、ボディ領域１３と、層間絶縁膜１０と、第１電極層１４と、第２電極層１５と、第３電極層（不図示）とから構成される。
【００１６】
ｎ＋型のシリコン半導体基板１の上にｎ−型半導体層２を配置した基板表面に、ｐ型の不純物領域であるチャネル層３を設ける。トレンチ５は、チャネル層３表面のパターンにおいて、第１方向に延在するストライプ状に形成される。トレンチ５内壁は駆動電圧に応じたゲート絶縁膜６で被覆される。ゲート電極７は、不純物を導入して低抵抗化を図ったポリシリコンをトレンチ５内に埋設したものである。
【００１７】
ソース領域１２は、高濃度のｎ型（ｎ＋型）の不純物をチャネル層３表面に拡散して設ける。ソース領域１２はトレンチ５間のチャネル層３表面に設けられる。すなわち、ソース領域１２は、隣り合うトレンチ５間で連続しており、第１ソース領域１２ａと第２ソース領域１２ｂとからなる。第１ソース領域１２ａはトレンチ５に隣接して設けられる。第２ソース領域１２ｂは、図１（Ａ）の破線で示された領域（トレンチ５から離間した領域）に設けられ、隣り合うトレンチ５間に設けられた２つの第１ソース領域１２ａに連続する。
【００１８】
ボディ領域１３は、高濃度のｐ型（ｐ＋型）の不純物領域であり、第１ボディ領域１３ａと第２ボディ領域１３ｂとからなる。第１ボディ領域１３ａは第２ソース領域１２ｂ下方のチャネル層３に設けられる。すなわち、図１（Ａ）において、破線で示す領域には表面に第２ソース領域１２ｂが設けられ、その下方に第１ボディ領域１３ａが設けられる。
【００１９】
第２ボディ領域１３ｂは、ソース領域１２外側のチャネル層３表面に設けられる。第１ボディ領域１３ａは、ソース領域１２外周まで延び、第２ボディ領域１３ｂと一体化し、第１ボディ領域１３ａおよび第２ボディ領域１３ｂは、電気的に接続する。これにより、ゲート電極７に挟まれた領域がストライプ状のトランジスタセルとなる。尚、本実施形態では、ソース領域１２、第１ボディ領域１３ａ、ゲート電極７が配置され、トランジスタが動作する領域（すなわちソース領域１２が配置される領域の外周端）までの領域を、動作領域８とする。第２ボディ領域１３ｂは、動作領域８の外周を囲むように配置され、ストライプ状のセル毎に第１ボディ領域１３ａと接続する。
【００２０】
トレンチ５内のゲート電極７は動作領域８外に引き出され、ゲート引き出し電極１７として第２ボディ領域１３ｂの外周に延在する。
【００２１】
図１（Ｂ）を参照し、第１電極層１４および第２電極層１５について説明する。第１電極層１４は、１つの平板状のソース電極であり、動作領域８のソース領域１２（第１ボディ領域）上およびゲート電極７上を覆って設けられる。ゲート電極７上には層間絶縁膜（不図示）が設けられ、第１電極層１４は、層間絶縁膜に設けたコンタクトホールに露出したソース領域１２（第２ソース領域１２ｂ）とコンタクトする。平板状の第１電極層１４は全体が電極パッドであり、所望の位置にボンディングワイヤが固着されるなどし、ソース電位が印加される。
【００２２】
また、第１電極層１４は、動作領域８外の第２ボディ領域１３ｂ上まで覆い、第２ボディ領域１３ｂとコンタクトする。すなわち、動作領域８において、第１電極層１４は第１ボディ領域１３ａとコンタクトすることはないが、動作領域８外で第２ボディ領域１３ｂとコンタクトし、これにより第１ボディ領域１３ａとも電気的に接続する。
【００２３】
第１電極層１４の外側を囲むゲート引き出し電極１７上には、第１電極層１４と同一の金属層により、第２電極層１５が設けられる。第２電極層１５によってゲート配線１５ｗおよびゲート電極の電極パッド領域１５ｐがパターンニングされる。電極パッド領域１５ｐには、例えば破線丸印の如くボンディングワイヤが固着されるなどし、ゲート電位が印加される。
【００２４】
図２および図３は、本実施形態の断面図を示す。図２が、図１のａ−ａ線断面図であり、図３が図１のｂ−ｂ線断面図である。
【００２５】
基板は、ｎ＋型のシリコン半導体基板１の上にｎ−型半導体層２を積層するなどしてドレイン領域を設けたものである。ｎ−型半導体層２は、例えばエピタキシャル層である。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層３を設ける。トレンチ５は、チャネル層３を貫通しｎ−型半導体層２に達する深さに設けられる。
【００２６】
トレンチ５内壁は、駆動電圧に応じた膜厚のゲート絶縁膜（酸化膜）６が設けられ、トレンチ５内にはポリシリコン層に不純物を注入して低抵抗化を図ったゲート電極７が埋設される。
【００２７】
図２を参照して、図１のａ−ａ線断面において第１ソース領域１２ａは、トレンチ５に隣接して設けられる。第２ソース領域１２ｂは、隣り合う第１ソース領域１２ａの間に設けられ、両側の第１ソース領域１２ａと連続する。第２ソース領域１２ｂは、第１ソース領域１２ａと同じ深さに形成されるが、第１ボディ領域１３ａが上方にも拡散することにより最終的にはその深さは第１ソース領域１２ａより浅くなる。
【００２８】
ボディ領域１３は、隣り合うゲート電極７間に第１ボディ領域１３ａが設けられ、ソース領域１２外側に第２ボディ領域１３ｂが設けられる。第１ボディ領域１３ａは、チャネル層３の第２ソース領域１２ｂ下方に位置する。
【００２９】
ゲート電極７上には、層間絶縁膜１０が設けられる。層間絶縁膜１０は、第１ソース領域１２ａ上までを被覆する。そして、その上に第１電極層１４が設けられる。すなわち、動作領域８においては、第２ソース領域１２ｂがチャネル層３表面から露出して、コンタクトホールＣＨを介して第１電極層１４とコンタクトする。
【００３０】
第１電極層１４は、動作領域８（ソース領域１２）外に設けられた第２ボディ領域１３ｂ上も覆って設けられる。第２ボディ領域１３ｂはチャネル層３表面に露出して、第１電極層１４とコンタクトする。
【００３１】
ｎ＋型半導体基板１裏面には、第３電極層１６（ドレイン電極）が設けられる。
【００３２】
また図３を参照し、図１のｂ−ｂ線断面（動作領域８外）においては、隣り合うトレンチ５間には第２ボディ領域１３ｂのみ設けられ、その上に配置された第１電極層１４とコンタクトする。
【００３３】
第１ボディ領域１３ａは、ソース領域１２の外側まで延び、ストライプ状のトランジスタセルごとに第２ボディ領域１３ｂと一体化し、第２ボディ領域１３ｂおよび第１電極層１４と電気的に接続する。
【００３４】
本実施形態によれば、動作領域８において、各トランジスタセル間の、第１電極層（ソース電極）１４とソース領域（第２ソース領域１２ｂ）とのコンタクトホールＣＨのコンタクト幅Ｗｃ（図２参照）を、従来のコンタクト幅Ｗｃ’より低減できる。つまり従来では図４（Ｂ）の如く、トランジスタセル間にソース領域４８とボディ領域４９が露出しており、ゲート電極４６間のコンタクトホールＣＨ’を介して、ソース電極５１がソース領域４８およびボディ領域４９にコンタクトする構造であった。つまり、コンタクトホールＣＨ’は、ソース領域４８のみならずボディ領域４９とも十分にコンタクトさせる必要があり、コンタクト幅Ｗｃ’の低減にも限界があった。
【００３５】
しかし、本実施形態では、トランジスタセル間ではコンタクトホールＣＨから露出するソース領域（第２ソース領域１２ｂ）のみが、第１電極層１４とコンタクトする構造である。第２ソース領域１２ｂは微小な面積でも第１電極層１４とのコンタクトは十分確保できるので、従来と比較して、コンタクトホールＣＨのコンタクト幅Ｗｃを大幅に低減できる。
【００３６】
一例を挙げて具体的に説明すると、図４に示す従来構造においてセルピッチが５μｍで、コンタクトホールＣＨ’の幅Ｗｃ’が１．２μｍであるとすると、本実施形態では、コンタクトホールＣＨの幅Ｗｃは、０．４μｍまで低減できる。従って、他のパターンが従来通りであってもセルピッチは４．２μｍに低減でき、セル抵抗（トランジスタセルに起因する抵抗成分）で約１５％低減することができる。つまり、セル抵抗の低減によって、チップのオン抵抗も低減することができる。
【００３７】
一方、各トランジスタセルでは、第２ソース領域１２ｂ下方に第１ボディ領域１３ａが配置されている。第１ボディ領域１３ａは、第１電極層１４と直接コンタクトすることはないが、動作領域８外の第２ボディ領域１３ｂを介して、第１電極層１４と電気的に接続する。従って、基板電位は固定され、各トランジスタセルにおいては寄生バイポーラ動作を起こすこともなく、安定した動作が可能である。尚、第２ボディ領域１３ｂ上に設けたコンタクトホールのコンタクト幅Ｗｃも第２ソース領域１２ｂ上のコンタクト幅Ｗｃと同等である。
【００３８】
尚、上述の如く、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型のＭＯＳＦＥＴにも適用できる。更に、トレンチ構造のＭＯＳＦＥＴに限らず、チャネル層表面にゲート絶縁膜を介してゲート電極を設けたプレーナー構造のＭＯＳＦＥＴでも同様に実施できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図４】従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【符号の説明】
【００４０】
１      ｎ＋型シリコン半導体基板
２      ｎ−型エピタキシャル層
３      チャネル層
５      トレンチ
６      ゲート絶縁膜
７      ゲート電極
１０    層間絶縁膜
１２    ソース領域
１２ａ  第１ソース領域
１２ｂ  第２ソース領域
１３    ボディ領域
１３ａ  第１ボディ領域
１３ｂ  第２ボディ領域
１４    第１電極層
１５    第２電極層
１６    第３電極層
２０    ＭＯＳＦＥＴ
４１    ｎ＋型シリコン半導体基板
４２    ｎ−型エピタキシャル層
４３    チャネル層
４４    トレンチ
４５    ゲート酸化膜
４６    ゲート電極
４８    ソース領域
４９    ボディ領域
５０    層間絶縁膜
５１    ソース電極
５２    ドレイン電極
ＣＨ、ＣＨ’    コンタクトホール
Ｗｃ、Ｗｃ’    コンタクト幅
【図１】
2009049246.tif 000003
【図２】
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【図３】
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【図４】
2009049246.tif 000006