(57)【要約】【課題】  半導体集積回路内の素子を十分に保護することができるとともに動作の安定化が図られたＥＳＤ保護回路を提供する。【解決手段】  第１のキャパシタ２１と第１の抵抗２２からなる第１のＣＲ時定数回路２０と、第２のキャパシタ３１と第２の抵抗３２からなる第１のＣＲ時定数回路２０よりも大きな時定数を有する第２のＣＲ時定数回路３０を備えるとともに、電源ライン１＿１に第１のＣＲ時定数回路２０の時定数よりも短い急峻な立ち上がり期間を有するＥＳＤパルスが印加された場合は、第２のＣＲ時定数回路３０の時定数の期間だけクランプ用ＮＭＯＳトランジスタ１０をオン状態にし、電源ライン１＿１に第１のＣＲ時定数回路２０の時定数よりも長い比較的緩やかな立ち上がり期間を有する電圧が印加された場合は、クランプ用ＮＭＯＳトランジスタ１０をオフ状態にする状態遷移回路４０を備えた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源ラインとグランドラインとの間に配置され、電源ラインへのＥＳＤによる電流をグランドラインに流すクランプ用トランジスタと、
互いに直列に接続されて前記電源ラインと前記グランドラインの間に配置された、前記電源ライン側の第１のキャパシタと前記グランドライン側の第１の抵抗とからなる第１のＣＲ時定数回路と、
互いに直列に接続されて前記電源ラインと前記グランドラインの間に配置された、前記電源ライン側の第２のキャパシタと前記グランドライン側の第２の抵抗とからなり、前記第１のＣＲ時定数回路よりも大きな時定数を有する第２のＣＲ時定数回路と、
前記第１のキャパシタと前記第１の抵抗との接続ノードの電位の上昇により前記クランプ用トランジスタを導通状態に遷移させるとともに前記第２のキャパシタと前記第２の抵抗との接続ノードの電位の下降により前記クランプ用トランジスタを遮断状態に遷移させる状態遷移回路とを備えたことを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）から保護するＥＳＤ保護回路に関する。
【背景技術】
【０００２】
ＥＳＤパルスによる電荷が半導体集積回路に印加されると、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路にＥＳＤ保護回路を備え、このＥＳＤ保護回路でＥＳＤパルスによる電荷を放電することにより、その半導体集積回路内の素子を保護するということが行なわれている。このようなＥＳＤ保護回路として、電源ラインとグランドラインとの間に、抵抗とキャパシタとからなるＲＣ時定数回路を備えるとともにＥＳＤパルスによる電流を流すクランプ用トランジスタを備えたＥＳＤ保護回路が広く知られている。
【０００３】
このＥＳＤ保護回路では、ＥＳＤパルスによる電流を流すための時間（ＥＳＤ電流放電時間）と、要求される電源立ち上げ時間との間には、トレードオフが存在する。具体的には、ＥＳＤ電流放電時間を延ばそうとすると、ＲＣ時定数回路の時定数を大きく設計する必要があるが、そうすると電源の立ち上げによる電源電位の上昇もＥＳＤパルスと見なしてクランプ用トランジスタがオンしてしまい、従ってＥＳＤ保護回路が誤動作するという問題が発生する。この問題を防止するために、ＲＣ時定数回路の時定数を小さく設計すると、ＥＳＤパルスが印加されてから比較的短時間でクランプ用トランジスタがオフしてしまい、従ってＥＳＤ保護動作が途中で打ち切られることとなり、半導体集積回路内の素子を十分に保護することは困難であるという問題が発生する。
【０００４】
また、このＥＳＤ保護回路では、電源に振幅の大きなノイズが混入した場合、そのノイズがＥＳＤパルスと見なされる場合があり、その場合、クランプ用トランジスタがオンしてしまい、やはりＥＳＤ保護回路が誤動作するという問題が発生する。
【０００５】
ここで、第１の電源と第２の電源との間に直列接続されたＲＣ回路と、そのＲＣ回路の出力を反転させて出力するインバータと、静電気放電用のクランプ用ＭＯＳトランジスタとを備えたＥＳＤ保護回路において、第１の電源とインバータを構成するＰＭＯＳトランジスタとの間にキャパシタを配備して、インバータの、電源ノイズに対する漏れ電流を遮断する技術が提案されている（特許文献１参照）。この技術によれば、電源に振幅の大きなノイズが混入した場合であっても、ＥＳＤ保護回路が誤動作するという問題を解決することができる。
【特許文献１】特開２００７−１４２４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した特許文献１に提案された技術では、インバータを構成するＰＭＯＳトランジスタやＮＭＯＳトランジスタのオン抵抗は、製造プロセスの変動や環境等に起因してばらつくため、ＥＳＤパルスによる電流を流すクランプ用ＭＯＳトランジスタのオン時間がばらつくこととなり、従ってＥＳＤ保護回路の動作の安定化に欠けるという問題がある。
【０００７】
本発明は、上記事情に鑑み、半導体集積回路内の素子を十分に保護することができるとともに動作の安定化が図られたＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明のＥＳＤ保護回路は、
電源ラインとグランドラインとの間に配置され、電源ラインへのＥＳＤによる電流をグランドラインに流すクランプ用トランジスタと、
互いに直列に接続されて上記電源ラインと上記グランドラインの間に配置された、上記電源ライン側の第１のキャパシタと上記グランドライン側の第１の抵抗とからなる第１のＣＲ時定数回路と、
互いに直列に接続されて上記電源ラインと上記グランドラインの間に配置された、上記電源ライン側の第２のキャパシタと上記グランドライン側の第２の抵抗とからなり、上記第１のＣＲ時定数回路よりも大きな時定数を有する第２のＣＲ時定数回路と、
上記第１のキャパシタと上記第１の抵抗との接続ノードの電位の上昇により上記クランプ用トランジスタを導通状態に遷移させるとともに上記第２のキャパシタと上記第２の抵抗との接続ノードの電位の下降により上記クランプ用トランジスタを遮断状態に遷移させる状態遷移回路とを備えたことを特徴とする。
【０００９】
本発明のＥＳＤ保護回路は、電源ラインに第１のＣＲ時定数回路の時定数よりも短い急峻な立ち上がり期間を有する電圧（ＥＳＤパルス）が印加された場合は、第２のＣＲ時定数回路の時定数の期間だけクランプ用トランジスタがオン状態となる。また、電源ラインに第１のＣＲ時定数回路の時定数よりも長い比較的緩やかな立ち上がり期間を有する電圧が印加された場合は、クランプ用トランジスタはオフ状態となる。即ち、ＥＳＤ電流放電時間は第２のＣＲ時定数回路時定数で決定され、また電源立ち上げ時間は第１のＣＲ時定数回路の時定数で決定される。従って、従来の、小さな時定数を有するＥＳＤ保護回路と比較し、ＥＳＤパルスが印加されてから短時間でクランプ用トランジスタがオフしてしまうことが防止され、半導体集積回路内の素子を十分に保護することができる。また、従来の、大きな時定数を有するＥＳＤ保護回路と比較し、電源の立ち上げによりクランプ用トランジスタが誤ってオンしてしまうことが防止され、動作の安定化が図られる。また、特許文献１に提案された、電源とインバータを構成するＰＭＯＳトランジスタとの間にキャパシタを配備する技術と比較し、やはり動作の安定化が図られる。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路内の素子を十分に保護することができるとともに動作の安定化が図られたＥＳＤ保護回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態を説明する。
【００１２】
図１は、本発明の一実施形態のＥＳＤ保護回路の構成を示す図である。
【００１３】
図１に示すＥＳＤ保護回路１は、パッド１０１を有する半導体集積回路に備えられており、このＥＳＤ保護回路１には、図示しない直流電源が接続される電源ライン１＿１とグラウンドライン１＿２との間に配置され、パッド１０１からの電源ライン１＿１へのＥＳＤパルスによる電流をグランドライン１＿２に流すクランプ用ＮＭＯＳトランジスタ１０が備えられている。
【００１４】
また、このＥＳＤ保護回路１には、互いに直列に接続されて電源ライン１＿１とグランドライン１＿２の間に配置された、電源ライン１＿１側の第１のキャパシタ２１とグランドライン１＿２側の第１の抵抗２２とからなる第１のＣＲ時定数回路２０が備えられている。
【００１５】
さらに、ＥＳＤ保護回路１には、互いに直列に接続されて電源ライン１＿１とグランドライン１＿２の間に配置された、電源ライン１＿１側の第２のキャパシタ３１とグランドライン１＿２側の第２の抵抗３２とからなり、第１のＣＲ時定数回路２０よりも大きな時定数を有する第２のＣＲ時定数回路３０が備えられている。ここで、例えば、第１のＣＲ時定数回路２０の時定数は１０ｎＳ、第２のＣＲ時定数回路３０の時定数は１０μＳである。
【００１６】
また、ＥＳＤ保護回路１には、状態遷移回路４０が備えられている。この状態遷移回路４０は、第１のキャパシタ２１と第１の抵抗２２との接続ノードＡの電位の上昇によりクランプ用ＮＭＯＳトランジスタ１０を導通状態に遷移させるとともに第２のキャパシタ３１と第２の抵抗３２との接続ノードＢの電位の下降によりクランプ用ＮＭＯＳトランジスタ１０を遮断状態に遷移させる回路である。この状態遷移回路４０には、ノードＡに接続されたセット端子Ｓと、ノードＢに接続されたリセット端子ＲＢと、出力端子Ｑとが備えられている。以下、このＥＳＤ保護回路１の動作について、図２，図３，図４を参照して説明する。
【００１７】
図２は、図１に示すＥＳＤ保護回路の、状態遷移回路の詳細な構成を含めた構成を示す図である。また、図３は、図２に示すＥＳＤ保護回路の、ＥＳＤパルスが印加された場合における各部の波形を示す図、図４は、図２に示すＥＳＤ保護回路の、電源が投入された場合における各部の波形を示す図である。
【００１８】
図２に示すＥＳＤ保護回路１を構成する状態遷移回路４０には、電源ライン１＿１とグランドライン１＿２との間に配置された、電源ライン１＿１側から順に抵抗４１とＮＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３とが備えられている。また、抵抗４１およびＮＭＯＳトランジスタ４２の接続点とＮＭＯＳトランジスタ４３のゲートとの間には、ＮＭＯＳトランジスタ４４が備えられている。ＮＭＯＳトランジスタ４４のゲートはノードＡに接続されるとともに、ＮＭＯＳトランジスタ４２のゲートはノードＢに接続されている。
【００１９】
また、状態遷移回路４０には、電源ライン１＿１とグランドライン１＿２との間に配置された、電源ライン１＿１側から順にＰＭＯＳトランジスタ４５と抵抗４６が備えられている。ＰＭＯＳトランジスタ４５と抵抗４６の接続点である出力端子Ｑは、クランプ用ＮＭＯＳトランジスタ１０のゲートに接続されている。
【００２０】
先ず、図２に示すＥＳＤ保護回路１にＥＳＤパルスが印加された場合の動作について説明する。ここでは、ＥＳＤ保護回路１に、非常に急峻なＥＳＤパルス（例えば、立ち上り時間が１ｎＳ）がパッド１０１を経由して電源ライン１＿１に印加されたものとする。すると、図３に示すように、ノードＡ，Ｂに接続された状態遷移回路４０のセット端子Ｓ，リセット端子ＲＢ双方の電位が急上昇し、ＮＭＯＳトランジスタ４４，４２のゲートがともに‘Ｈ’レベルとなる。このため、これらＮＭＯＳトランジスタ４４，４２がともにオン状態になる。ＮＭＯＳトランジスタ４４がオン状態になるため、ＮＭＯＳトランジスタ４３のゲートが‘Ｈ’レベルとなり、従ってＮＭＯＳトランジスタ４３もオン状態になる。ここで、ＮＭＯＳトランジスタ４２，４３がともにオン状態になるため、ＰＭＯＳトランジスタ４５のゲートは‘Ｌ’レベルとなり、従ってＰＭＯＳトランジスタ４５はオン状態となる。これにより、状態遷移回路４０の出力端子Ｑから‘Ｈ’レベルの信号が出力されてクランプ用ＮＭＯＳトランジスタ１０がオンする。
【００２１】
ここで、第１のＣＲ時定数回路２０の時定数は１０ｎＳと小さく、従ってセット端子Ｓの電位は図３に示すように急激に下降する。このため、ＮＭＯＳトランジスタ４４のゲートは‘Ｌ’レベルになる。一方、第２のＣＲ時定数回路３０の時定数は１０μＳと大きく、従ってリセット端子ＲＢの電位は図３に示すように緩やかに下降する。このため、ＮＭＯＳトランジスタ４２のゲートは、しばらくの間は‘Ｈ’レベルに維持される。
【００２２】
ＮＭＯＳトランジスタ４４のゲートが‘Ｌ’レベルになるため、このＮＭＯＳトランジスタ４４はオフ状態となるものの、ＮＭＯＳトランジスタ４２のゲートは‘Ｈ’レベルに維持されているため、ＮＭＯＳトランジスタ４２はオン状態にある。このため、ＰＭＯＳトランジスタ４５のゲートは‘Ｌ’レベルに維持されており、従ってＰＭＯＳトランジスタ４５はオン状態にある。このように、ＮＭＯＳトランジスタ４２，４３，ＰＭＯＳトランジスタ４５はともにオン状態にあり、従って状態遷移回路４０はラッチ状態に維持されることとなる。状態遷移回路４０がラッチ状態に維持されている期間中は出力端子Ｑからは‘Ｈ’レベルの信号が出力されているため、クランプ用ＮＭＯＳトランジスタ１０はオン状態にありＥＳＤパルスによる電荷が放電され続ける。
【００２３】
やがて、リセット端子ＲＢの電位が図３に示すように下降して、第２のＣＲ時定数回路３０の時定数である１０μＳ経過後にＮＭＯＳトランジスタ４２のゲートが‘Ｌ’レベルになる。すると、ＮＭＯＳトランジスタ４２がオフ状態になる。ＮＭＯＳトランジスタ４２がオフ状態になると、ＰＭＯＳトランジスタ４５のゲートは‘Ｈ’レベルになる。このため、ＰＭＯＳトランジスタ４５はオフ状態になる。すると、出力端子Ｑの信号が‘Ｈ’レベルから‘Ｌ’レベルに遷移する。従って、クランプ用ＮＭＯＳトランジスタ１０が遮断状態に遷移する。このようにして、１０μＳの期間だけクランプ用ＮＭＯＳトランジスタ１０がオン状態になりＥＳＤパルスによる電荷が放電される。
【００２４】
次に、図２に示すＥＳＤ保護回路１に、図示しない電源から電源ライン１＿１に所定の電源電圧が印加された場合の動作について説明する。ここでは、ＥＳＤ保護回路１の電源ライン１＿１に、図４に示すように、比較的緩やかな立上がり時間（１００ｎＳ）を有する電源電圧が印加されたものとする。ここで、第１のＣＲ時定数回路２０の時定数は１０ｎＳであるため、セット端子Ｓの電位は上昇するものの‘Ｈ’レベルまでにはならず、従ってＮＭＯＳトランジスタ４４のゲートは‘Ｌ’レベルに維持される。一方、第２のＣＲ時定数回路３０の時定数は１０μＳであるため、リセット端子ＲＢの電位は徐々に‘Ｈ’レベルに移行する。
【００２５】
最初の時点では、ＮＭＯＳトランジスタ４４，４２のゲートはともに‘Ｌ’レベルであるため、これらＮＭＯＳトランジスタ４４，４２はともにオフ状態にある。このため、ＰＭＯＳトランジスタ４５のゲートは‘Ｈ’レベルにあり、従ってＰＭＯＳトランジスタ４５はオフ状態にある。このため、状態遷移回路４０の出力端子Ｑからは‘Ｌ’レベルの信号が出力され、これによりクランプ用ＮＭＯＳトランジスタ１０は遮断状態にある。
【００２６】
ここで、リセット端子ＲＢの電位が徐々に上昇し、１００ｎＳ経過後に‘Ｈ’レベルとなるものとする。すると、ＮＭＯＳトランジスタ４２のゲートが‘Ｌ’レベルから‘Ｈ’レベルに遷移する。このため、ＮＭＯＳトランジスタ４２はオン状態となるものの、ＮＭＯＳトランジスタ４４のゲートは‘Ｌ’レベルに維持されているため、ＮＭＯＳトランジスタ４３はオフ状態に維持される。従って、ＰＭＯＳトランジスタ４５もオフ状態に維持されることとなり、出力端子Ｑからは‘Ｌ’レベルの信号が出力され続けられてクランプ用ＮＭＯＳトランジスタ１０は遮断状態に維持される。
【００２７】
さらに、ＥＳＤ保護回路１に、例えば十分に緩やかな立上がり時間（１００μＳ）を有する電源電圧が印加された場合は、セット端子Ｓ，リセット端子ＲＢの電位はともに‘Ｌ’レベルに維持されるため、クランプ用ＮＭＯＳトランジスタ１０は遮断状態に維持される。
【００２８】
本実施形態のＥＳＤ保護回路１では、第１のＣＲ時定数回路２０が例えば１０ｎＳの時定数を有するとともに、第２のＣＲ時定数回路３０が例えば１０μＳの時定数となるよう設定する。このため、図３を参照して説明したように、ＥＳＤ保護回路１に、例えば立ち上り時間が１ｎＳの非常に急峻なＥＳＤパルスが印加された場合はクランプ用ＮＭＯＳトランジスタ１０がオン状態となりＥＳＤパルスによる電荷が１０μＳの期間だけ放電される。また、図４を参照して説明したように、ＥＳＤ保護回路１に、例えば１００ｎＳの比較的緩やかな立上がり時間を有する電源電圧が印加された場合は、リセット端子ＲＢの電位は‘Ｈ’レベルになるものの、セット端子Ｓの電位は‘Ｌ’レベルに維持されるため、クランプ用ＮＭＯＳトランジスタ１０は遮断状態に維持される。さらに、ＥＳＤ保護回路１に、例えば１００μＳの十分に緩やかな立上がり時間を有する電源電圧が印加された場合は、セット端子Ｓ，リセット端子ＲＢの電位はともに‘Ｌ’レベルに維持されるため、クランプ用ＮＭＯＳトランジスタ１０は遮断状態に維持される。
【００２９】
このように、本実施形態のＥＳＤ保護回路１では、電源ライン１＿１に第１のＣＲ時定数回路２０の時定数（１０ｎＳ）よりも短い急峻な立ち上がり期間を有する電圧（ＥＳＤパルス）が印加された場合は、第２のＣＲ時定数回路３０の時定数（１０μＳ）の期間だけクランプ用ＮＭＯＳトランジスタ１０がオン状態となる。また、電源ライン１＿１に第１のＣＲ時定数回路２０の時定数（１０ｎＳ）よりも長い比較的緩やかな立ち上がり期間を有する電圧が印加された場合は、クランプ用ＮＭＯＳトランジスタ１０はオフ状態となる。
【００３０】
即ち、ＥＳＤ電流放電時間は第２のＣＲ時定数回路３０の時定数（１０μＳ）で決定され、また電源立ち上げ時間は第１のＣＲ時定数回路２０の時定数（１０ｎＳ）で決定される。従って、従来の、小さな時定数を有するＥＳＤ保護回路と比較し、ＥＳＤパルスが印加されてから短時間でクランプ用トランジスタがオフしてしまうことが防止され、半導体集積回路内の素子を十分に保護することができる。また、従来の、大きな時定数を有するＥＳＤ保護回路と比較し、電源の立ち上げによりクランプ用トランジスタが誤ってオンしてしまうことが防止され、動作の安定化が図られる。また、特許文献１に提案された、電源とインバータを構成するＰＭＯＳトランジスタとの間にキャパシタを配備する技術と比較し、やはり動作の安定化が図られる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態のＥＳＤ保護回路の構成を示す図である。
【図２】図１に示すＥＳＤ保護回路の、状態遷移回路の詳細な構成を含めた構成を示す図である。
【図３】図２に示すＥＳＤ保護回路の、ＥＳＤパルスが印加された場合における各部の波形を示す図である。
【図４】図２に示すＥＳＤ保護回路の、電源が投入された場合における各部の波形を示す図である。
【符号の説明】
【００３２】
１  ＥＳＤ保護回路
１＿１  電源ライン
１＿２  グランドライン
１０  クランプ用ＮＭＯＳトランジスタ
２０  第１のＣＲ時定数回路
２１  第１のキャパシタ
２２  第１の抵抗
３０  第２のＣＲ時定数回路
３１  第２のキャパシタ
３２  第２の抵抗
４０  状態遷移回路
４１，４６  抵抗
４２，４３，４４  ＮＭＯＳトランジスタ
４５  ＰＭＯＳトランジスタ
１０１  パッド
【図１】
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【図２】
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【図３】
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【図４】
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