(57)【要約】【課題】不揮発性メモリを内蔵する半導体集積回路装置において、高速動作が可能であり、かつ、メモリの集積度を上げることができる技術を提供する。【解決手段】ワード線ＷＬと、ビット線ＢＬＴ，ＢＬＢから成る相補ビット線と、コモンソース線ＣＳ，ＣＳ１，ＣＳ２と、ワード線ＷＬ及び前記相補ビット線に接続されたメモリセルＭＣとを有し、メモリセルＭＣは、ＭＯＳトランジスタＭ１，Ｍ２を備え、ＭＯＳトランジスタＭ１，Ｍ２のゲート電極は、ワード線ＷＬに接続され、ＭＯＳトランジスタＭ１のドレイン電極は、相補ビット線ＢＬＴに接続され、ＭＯＳトランジスタＭ２のドレイン電極は、相補ビット線ＢＬＢに接続され、ＭＯＳトランジスタＭ１，Ｍ２の各ソース電極が、コモンソース線ＣＳ，ＣＳ１，ＣＳ２のいずれか１つに接続され、またはフローティング状態とされることにより、メモリセルＭＣに記憶情報が記憶される。【選択図】図３
2009020990.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
第１および第２のビット線からなる相補ビット線と、
第１のコモンソース線と、
２本以上のＮ本のコモンソース線と、
前記ワード線及び前記相補ビット線に接続されたメモリセルとを備え、
前記メモリセルは、第１及び第２のトランジスタを備え、
前記第１及び第２のトランジスタのゲートは、前記ワード線に接続され、
前記第１のトランジスタのソースまたはドレインは、前記第１のビット線に接続され、
前記第２のトランジスタのソースまたはドレインは、前記第２のビット線に接続され、
前記第１及び第２のトランジスタのビット線に接続されたソースまたはドレインと異なるソースまたはドレインが、前記第１及びＮ本のコモンソース線のいずれか１つに接続され、またはフローティング状態にされることにより前記メモリセルに記憶情報が記憶されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記メモリセルの読み出し動作時に、前記第１のコモンソース線が第１の電位に遷移するとともに、前記Ｎ本のコモンソース線のいずれかが前記第１の電位に遷移することを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記メモリセルは、Ｎビットのデータが記憶されることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記メモリセルへのデータの書き込みは前記第１のコモンソース線、および前記Ｎ本のコモンソース線を形成するＭ番目のメタル層配線と、
前記第１及び第２のトランジスタのドレインまたはソースが接続された（Ｍ−１）番目のメタル配線層との間の接続を形成することによって行なうことを特徴とする半導体集積回路装置。
【請求項５】
不揮発性メモリを有する半導体集積回路装置であって、
前記不揮発性メモリは、ワード線と、第１及び第２のビット線から成る相補ビット線と、第１、第２及び第３のコモンソース線と、前記ワード線及び前記相補ビット線に接続されたメモリセルと、前記相補ビット線に接続された差動センスアンプとを有し、
前記メモリセルは、第１及び第２のトランジスタを備え、
前記第１及び第２のトランジスタのゲート電極は、前記ワード線に接続され、
前記第１のトランジスタのドレイン電極は、前記第１のビット線に接続され、
前記第２のトランジスタのドレイン電極は、前記第２のビット線に接続され、
前記第１及び第２のトランジスタの各ソース電極が、前記第１、第２及び第３のコモンソース線のいずれか１つに接続され、またはフローティング状態とされることにより、前記メモリセルに記憶情報が記憶されることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記不揮発性メモリの読み出し動作時に、前記第１のコモンソース線が第１の電位に遷移するとともに、前記第２及び第３のコモンソース線のいずれかが前記第１の電位に遷移することを特徴とする半導体集積回路装置。
【請求項７】
請求項５記載の半導体集積回路装置において、
前記不揮発性メモリは、１つの前記メモリセル内に２つのデータが記憶されることを特徴とする半導体集積回路装置。
【請求項８】
請求項５記載の半導体集積回路装置において、
前記メモリセルへのデータの書き込みは前記第１のコモンソース線、および前記第２、第３のコモンソース線を形成するＭ番目のメタル層配線と、
前記第１及び第２のトランジスタのドレインが接続された（Ｍ−１）番目のメタル配線層との間の接続を形成することによって行なうことを特徴とする半導体集積回路装置。
【請求項９】
不揮発性メモリを有する半導体集積回路装置であって、
前記不揮発性メモリは、ワード線と、第１及び第２のビット線から成る相補ビット線と、第１〜第５のコモンソース線と、前記ワード線及び前記相補ビット線に接続されたメモリセルと、前記相補ビット線に接続された差動センスアンプとを有し、
前記メモリセルは、第１及び第２のトランジスタを備え、
前記第１及び第２のトランジスタのゲート電極は、前記ワード線に接続され、
前記第１のトランジスタのドレイン電極は、前記第１のビット線に接続され、
前記第２のトランジスタのドレイン電極は、前記第２のビット線に接続され、
前記第１及び第２のトランジスタの各ソース電極が、前記第１〜第５のコモンソース線のいずれか１つ又は２つ以上に接続され、またはフローティング状態とされることにより、前記メモリセルに記憶情報が記憶されることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記不揮発性メモリの読み出し動作時に、前記第１のコモンソース線が第１の電位に遷移するとともに、前記第２〜第５のコモンソース線のいずれかが前記第１の電位に遷移することを特徴とする半導体集積回路装置。
【請求項１１】
請求項９記載の半導体集積回路装置において、
前記不揮発性メモリは、１つの前記メモリセル内に４つのデータが記憶されることを特徴とする半導体集積回路装置。
【請求項１２】
請求項９記載の半導体集積回路装置において、
前記メモリセルへのデータの書き込みは前記第１〜第５のコモンソース線を形成するＭ番目のメタル層配線と、
前記第１及び第２のトランジスタのドレインが接続された（Ｍ−１）番目のメタル配線層との間の接続を形成することによって行なうことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にマスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリを含むシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、システムＬＳＩ等に内蔵されるＲＯＭにおいては、以下の技術が考えられる。
【０００３】
例えば、システムＬＳＩ等に内蔵されるＲＯＭのワード構成は中、大規模がメインであり、安定かつ高速動作を得るため、メモリセルアレイを相補ビット線構造にして、差動型センスアンプで高速に読み出し動作するようにしたＲＯＭがある。この相補ビット線構造のＲＯＭは、メモリセル、ワード線、相補ビット線、相補ビット線に接続された差動型センスアンプを有する。各メモリセルは、ゲート電極がそれぞれ同じワード線に接続された一対の第１及び第２ＭＯＳトランジスタを有する。第１及び第２ＭＯＳトランジスタの一方のソース・ドレイン電極は相補ビット線ＢＬ，ＢＬＢの対応するビット線に別々に接続され、第１ＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線（コモンソース線）に接続され、第２ＭＯＳトランジスタの他方のソース・ドレイン電極はフローティング状態にされる。
【０００４】
このようなＲＯＭのデータ書き込み方法として、メタル１層目−メタル２層目間のスルーホールの有無で、ＮＭＯＳトランジスタのソース、またはドレインに電気的接続の有無を生じさせる方法がある。また、拡散層−メタル１層目間のコンタクトホールの有無で電気的接続の有無を生じさせる方法がある。
【０００５】
図１８に、本発明の前提として検討したＲＯＭメモリセルの構成の一例を示す。図１８は２ビット分のメモリセルとその結線を示す等価回路である。実際のメモリアレイの構成は必要なワード構成、カラム構成に応じてメモリセルがアレイ上に配置、結線されて構成される。図１８ではＭＣ（１）とＭＣ（２）がおのおの１ビット分のメモリセルに相当し、各々のメモリセルを構成するＭＯＳトランジスタのゲートは各々ワード線ＷＬ０、ＷＬ１に接続される。またメモリセル内のＭＯＳトランジスタのドレインはビット線ＢＬＢ、ＢＬに接続される。メモリセル内の一組のトランジスタのどちらか一方のソースはレイアウトパターン上にＣＯＮＴＡＣＴ層を設けることでコモンソース線ＣＳと接続される。即ち、ＲＯＭ目打ち層はコンタクト（ＣＯＮＴＡＣＴ）層であり、２つのＭＯＳトランジスタのソース電極のどちらにコンタクト層を設けるかによって情報の書き込みを行なう。コモンソース線ＣＳとどちらか一方のトランジスタのソースが接続されることにより、ワード線ＷＬ０またはＷＬ１のどちらかが選択されたときにビット線ＢＬＢまたはＢＬのどちらかがコモンソース線ＣＳと接続されることによりビット線ＢＬＢまたはＢＬに電位変化を生じさせメモリセル情報を読み出すことが出来る。具体的にはワード線ＷＬ０がハイレベル、コモンソース線ＣＳがローレベルにされた際にはＭＯＳトランジスタＭ２がオン状態となり、ハイレベルにプリチャージされたビット線ＢＬ、ＢＬＢのうちＢＬＢの電位が低下する。このＢＬＢの電位変化をセンスアンプなどで増幅することでメモリセル情報の読み出しを行なうことが出来る。同様にワード線ＷＬ１がハイレベルに、コモンソース線ＣＳがローレベルにされた際にはビット線ＢＬ、ＢＬＢのうちＢＬの電位が低下して情報の読み出しを行なう。
【０００６】
図１９（ａ）（ｂ）に、図１８に示した等価回路に相当する２ビット分のＲＯＭメモリセルのレイアウト図を示す。図１９（ａ）はＭＯＳトランジスタを構成する拡散層（Ｄｉｆｆｕｓｉｏｎ）、ゲート層（ＧＡＴＥ）とソース・ドレインの取り出し電極であるメタル１層（Ｍｅｔａｌ１）および拡散層とメタル１層とを接続するコンタクト層（ＣＯＮＴＡＣＴ）のレイアウトパターンを示す図である。中心部に位置する２つのコンタクト層とメタル１層はＭＯＳトランジスタのドレインをビット線ＢＬ、ＢＬＢの接続するための層となる。その左右に位置するゲート層（ＧＡＴＥ）は各々ワード線ＷＬ０、ＷＬ１となる。さらに外側に配置されたコンタクト層とメタル１層は上下一対で形成されるＭＯＳトランジスタのどちらか一方のソース電極をコモンソース線ＣＳに接続するための層となる。即ち、ＲＯＭ目打ち層はコンタクト（ＣＯＮＴＡＣＴ）層であり、２つのＭＯＳトランジスタのソース電極のどちらにコンタクト層を設けるかによって情報の書き込みを行なう。その外側に形成されるゲート層は隣接するメモリセルのＭＯＳトランジスタと分離するための分離用ゲートである。
【０００７】
図１９（ｂ）は図１９（ａ）の上層のレイアウトパターンを示す図である。ビット線ＢＬ、ＢＬＢはメタル２層（Ｍｅｔａｌ２）で形成し、ビア１（Ｖｉａ１）で下層のＭＯＳトランジスタのソース電極であるメタル１層と接続されている。コモンソース線ＣＳもメタル２層（Ｍｅｔａｌ２）で形成し、ビア１（Ｖｉａ１）で下層のＭＯＳトランジスタのドレイン電極であるメタル１層と接続されている。ワード線ＷＬ０、ＷＬ１はメタル３層（Ｍｅｔａｌ３）で形成する。図１９（ａ）のゲート層で形成されたワード線ＷＬ０、ＷＬ１と図１９（ｂ）のメタル３層で形成されたワード線ＷＬ０、ＷＬ１は、図１９（ａ）（ｂ）のレイアウトでは図示していないワードシャントパターンにおいて接続される。ワードシャントパターンはメモリのカラムの４ビットおきや８ビットおきなど、ワード線抵抗の低減の必要に応じて規則的に設けられる。
【０００８】
図２０に、ＲＯＭメモリセルと差動型センスアンプの接続の一例を示す。相補ビット線ＢＬ，ＢＬＢは、カラムスイッチを介してグローバルビット線ｇｂｌ、ｇｂｌｂに接続されている。グローバルビット線ｇｂｌ、ｇｂｌｂには差動センスアンプとイコライズ回路と出力ラッチの入力端子に接続されている。
【０００９】
図２１に、ＲＯＭメモリセルの接続図を示す。図２１に示すように、ＲＯＭ目打ちにより、いずれか一方を接続することで、データを記憶する。ＲＯＭ目打ちがされていないＭＯＳトランジスタはワード線ｗｌが選択されてもビット線ｂｌまたはｂｌｂの電位を変化させるスイッチの役割を果たさないが、ビット線ｂｌとｂｌｂに結合されたＭＯＳトランジスタの拡散容量が等しくなる。その結果、差動センスアンプの入力容量が平衡となる。このことで、安定した高速読み出し動作が可能となる。
【００１０】
図２２に、本発明の前提として検討したコモンソース制御方式によるＲＯＭメモリセルの読み出し動作のタイミングチャートを示す。読み出しはクロックの立ち上がりエッジに同期して制御回路内にアドレスを取り込む動作から開始される。制御回路から出力されるアドレス信号と読み出し命令とを基にデコーダーからワード線信号ｗｌのうち１本がハイレベルに駆動される。本動作例ではワード線ｗｌ  ｎ＋３が選択されている。また、Ｙスイッチ制御信号ｙｓｅ〔ｎ：０〕のうちの１本がハイレベルに駆動され、ビット線ｂｌ、ｂｌｂとグローバルビット線ｇｂｌ、ｇｂｌｂはＹスイッチを介して結合される。一方、コモンソース線ＣＳはローレベルに駆動される。ワード線ｗｌ  ｎ＋３がハイレベルに駆動されることとコモンソース線ＣＳはローレベルに駆動されることによりビット線ｂｌとｂｌｂはメモリセルに書き込まれた情報に応じて電位差が広がる。ある程度ビット線ｂｌとｂｌｂ電位差が広がったところで制御回路からセンスアンプイネーブル信号ｓａｅが出力されセンスアンプによる増幅動作が行なわれグローバルビット線ｇｂｌ、ｇｂｌｂの電位差はハイレベルとローレベルに拡大される。グローバルビット線ｇｂｌ、ｇｂｌｂの電位差が拡大することで出力ラッチは読み出しデータに応じて反転する。読み出しデータが初期状態や前回の読み出しデータと同じ場合は反転せずデータを保持する。
【００１１】
本構成のＲＯＭでは読み出し時以外はメモリセルのソースノードに接続されたコモンソース線ＣＳ、ドレインノードに接続されたビット線ｂｌ、ｂｌｂ共にＶｄｄにされているため、メモリ部分でのリーク電流が大幅に削減される。また、ＣＳ選択タイミングをワード選択以後にすることで、非選択メモリセルの影響（リーク電流）を低減することができる。
【００１２】
なお、このようなＲＯＭに関する技術としては、例えば、特許文献１に記載される技術などが挙げられる。
【特許文献１】特開２００５−３２７３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、前記のような半導体集積回路装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１４】
例えば、前述のような相補ビット線構造のメモリセルの場合、高速動作が可能であるが、１つのメモリセルに２つのトランジスタを必要とし、１つのデータしか記憶することができないため、集積度の点で不利である。
【００１５】
そこで、本発明の目的は、不揮発性メモリを内蔵する半導体集積回路装置において、高速動作が可能であり、かつ、メモリの集積度を上げることができる技術を提供することにある。
【００１６】
また、前記のような半導体集積回路装置の技術ではメモリセルのプログラムをメモリセルを構成するＭＯＳトランジスタとビット線との接続の有無で行なう。通常はドレイン拡散層とその上層のビット線のメタル一層配線、もしくはドレイン拡散と接続されたメタル一層配線とその上層に位置するメタル二層配線とのコンタクトの有無によりプログラムする。この方式では半導体製造工程の比較的初期に完了する下層メタルの完了前にプログラムを決定しなければならず、製造工程後半ではメモリセルのプログラムの書き換えは不可能であった。たとえばプログラムにバグがあった場合に該当する配線工程が完了していると書き換えが不可能であるという問題点があった。
【００１７】
そこで、本発明のもうひとつの目的は半導体の製造工程の後半の上層配線においてメモリの書き込みを行なうことが可能な技術を提供することにある。
【００１８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
すなわち、本発明による半導体集積回路装置は、不揮発性メモリを有する半導体集積回路装置である。前記不揮発性メモリは、ワード線と、第１及び第２のビット線から成る相補ビット線と、第１、第２及び第３のコモンソース線と、前記ワード線及び前記相補ビット線に接続されたメモリセルと、前記相補ビット線に接続された差動センスアンプとを有する。前記メモリセルは、第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタのゲート電極は、前記ワード線に接続され、前記第１のトランジスタのドレイン電極は、前記第１のビット線に接続され、前記第２のトランジスタのドレイン電極は、前記第２のビット線に接続される。前記第１及び第２のトランジスタの各ソース電極が、前記第１、第２及び第３のコモンソース線のいずれか１つに接続され、またはフローティング状態とされることにより、前記メモリセルに記憶情報が記憶されることを特徴とする。
【００２１】
また、前記不揮発性メモリは、ワード線と、第１及び第２のビット線から成る相補ビット線と、第１〜第５のコモンソース線と、前記ワード線及び前記相補ビット線に接続されたメモリセルと、前記相補ビット線に接続された差動センスアンプとを有する。前記メモリセルは、第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタのゲート電極は、前記ワード線に接続され、前記第１のトランジスタのドレイン電極は、前記第１のビット線に接続され、前記第２のトランジスタのドレイン電極は、前記第２のビット線に接続され、前記第１及び第２のトランジスタの各ソース電極が、前記第１〜第５のコモンソース線のいずれか１つ又は２つ以上に接続され、またはフローティング状態とされることにより、前記メモリセルに記憶情報が記憶されることを特徴とする。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２３】
１つのメモリセル内に複数のデータ値を記憶することが可能になるので、メモリの集積度が向上する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は本発明の実施の形態１による半導体集積回路装置の構成を示すブロック図、図２は本実施の形態１の半導体集積回路装置において、ＲＯＭの構成を示す図、図３はメモリマット要部の構成を示す回路図、図４はコモンソース線の制御回路（Ｌ／Ｈ出力）を示す回路図、図５〜図７はメモリマットのレイアウト図、図８及び図９は、それらの断面図、図１０は選択したアドレスと内部状態及びデータ出力を示す状態図、図１1は読み出し動作を示すタイミングチャートである。
【００２６】
まず、図１により、本実施の形態１による半導体集積回路装置の構成の一例を説明する。本実施の形態１の半導体集積回路装置は、例えばシステムＬＳＩ１００とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。システムＬＳＩ１００は、例えば、ＲＯＭ１０１、ＲＡＭ１０２、ＣＰＵ（中央処理装置）１０３、ＢＵＳコントローラ１０４、ユーザロジック各種ＩＰ１０５などから構成されている。
【００２７】
ＣＰＵ１０３は命令をフェッチし、フェッチした命令を解読して、演算制御処理を行う。ＲＡＭ１０２はＣＰＵ１０３の演算制御処理に際してワーク領域もしくはデータ一時記憶領域などに利用される。ＲＯＭ１０１はＣＰＵ１０３の動作プログラムやパラメータデータなどを保有し、その記憶情報はＣＰＵ１０３又はユーザロジック各種ＩＰ１０５などで利用される。ＢＵＳコントローラ１０４はＣＰＵ１０３のデータフェッチや命令フェッチに必要な外部バスアクセス制御などを行う。
【００２８】
ＲＯＭ１０１に記憶されたシステムプログラム等を読み出して動作するＣＰＵ１０３及びユーザロジック各種ＩＰ１０５を搭載するシステムＬＳＩ１００においては、システム全体のパフォーマンスがＲＯＭ１０１からの読み出し性能に影響されるため、高速動作のＲＯＭ１０１が要求される。最近の動向としては、ＲＡＭに格納していたデータをＲＯＭ化し、ＲＡＭ同等の速度で動作するＲＯＭ１０１が必須となってきている。
【００２９】
次に、図２により、ＲＯＭ１０１の構成を説明する。
【００３０】
ＲＯＭ１０１は相補ビット線構造の不揮発性メモリであり、例えば、メモリマット２０１、デコーダ２０２、カラムスイッチ２０３、ＣＳ制御回路２０４、差動センスアンプ２０５、制御回路２０６、イコライズ回路２０７、出力ラッチ２０８などを有する。メモリマット２０１はマトリクス状に配置された複数のメモリセルなどを有する。メモリセルの選択端子はワード線ＷＬに接続され、メモリセルのデータ端子は相補ビット線ＢＬＴ，ＢＬＢに接続される。デコーダ２０２はロウデコーダとカラムデコーダを有する。ロウデコーダは制御回路２０６から供給されるロウアドレス信号をデコードしてワード線選択信号を生成する。カラムデコーダは制御回路２０６から供給されるカラムアドレス信号をデコードしてカラム選択信号を生成する。カラムスイッチ２０３はカラム選択信号ｙｓｅを入力してカラムアドレス信号が指定する相補ビット線ＢＬＴ，ＢＬＢを選択する。ワード線選択信号で選択されたメモリセルの記憶情報はカラム選択信号ｙｓｅで選択された相補ビット線から相補グローバルビット線ｇｂｌ，ｇｂｌｂに伝達される。差動センスアンプ２０５は相補グローバルビット線ｇｂｌ，ｇｂｌｂに伝達された読み出し情報を増幅して、出力ラッチ２０８の入力に出力する。出力ラッチ２０８は差動センスアンプ２０５で増幅された信号をラッチし、出力データＱを出力する。制御回路２０６はイネーブル信号ＥＮ、アドレス信号Ａなどを入力し、デコーダ２０２及び差動センスアンプ２０５の活性化タイミング信号ｓａｅなどの内部アクセスタイミング信号を生成する。ＣＳ制御回路２０４はカラム選択信号ｙｓｅなどに基づいてコモンソース線ＣＳ，ＣＳ１，ＣＳ２の信号を生成する。コモンソース線ＣＳ，ＣＳ１，ＣＳ２の信号は選択時に”Ｈ（ハイ）”レベルから”Ｌ（ロウ）”レベルに遷移する。コモンソース線ＣＳの信号は、コモンソース線ＣＳ１，ＣＳ２のいずれかの信号が”Ｌ”レベルの時に”Ｌ”になる。
【００３１】
図３にはメモリマット２０１の一部分が例示される。メモリマット２０１は、複数のワード線ＷＬと、複数組の相補ビット線ＢＬＴ，ＢＬＢ及びコモンソース線ＣＳ，ＣＳ１，ＣＳ２がマトリクス状に配置され、それらの交差点に複数のメモリセルＭＣが配置されている。メモリセルＭＣはゲート電極が対応するワード線ＷＬに共通接続された第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２を有する。双方のＭＯＳトランジスタＭ１，Ｍ２のドレイン電極は相補ビット線ＢＬＴ，ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ，ＣＳ１，ＣＳ２のいずれかに接続され、又はフローティングにされる。ＭＯＳトランジスタＭ１，Ｍ２のソース電極が、どのコモンソース線ＣＳ，ＣＳ１，ＣＳ２に接続されるかによって記憶情報の論理値が決まる。
【００３２】
例えば、メモリセルＭＣ（ｎ）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はフローティング状態になっている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳに接続されている。コモンソース線ＣＳ１が選択された時、コモンソース線ＣＳが”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。コモンソース線ＣＳ２が選択された時、コモンソース線ＣＳが”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。
【００３３】
また、メモリセルＭＣ（ｎ＋１）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ＋１）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はコモンソース線ＣＳ２に接続されている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ＋１）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ１に接続されている。コモンソース線ＣＳ１が選択された時、コモンソース線ＣＳ１が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。コモンソース線ＣＳ２が選択された時、コモンソース線ＣＳ２が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。
【００３４】
また、メモリセルＭＣ（ｎ＋２）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ＋２）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はコモンソース線ＣＳ１に接続されている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ＋２）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ２に接続されている。コモンソース線ＣＳ１が選択された時、コモンソース線ＣＳ１が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。コモンソース線ＣＳ２が選択された時、コモンソース線ＣＳ２が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。
【００３５】
また、メモリセルＭＣ（ｎ＋３）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ＋３）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はコモンソース線ＣＳに接続されている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ＋３）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はフローティング状態になっている。コモンソース線ＣＳ１が選択された時、コモンソース線ＣＳが”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。コモンソース線ＣＳ２が選択された時、コモンソース線ＣＳが”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。
【００３６】
以上のように、コモンソース線ＣＳ１，ＣＳ２の信号を切り替えることにより、１つのメモリセルに２つのデータを記憶することが可能になる。
【００３７】
図４に、コモンソース線ＣＳ，ＣＳ１，ＣＳ２の信号を生成するＣＳ制御回路２０４の回路例を示す。ＣＳ１とＣＳ２がともに”Ｈ”レベルの場合のみＣＳは”Ｈ”レベルとなり、プリチャージ信号ｃｓｐは”Ｌ”レベルとなる。即ち、ＣＳ１とＣＳ２のどちらかが”Ｌ”レベルの場合、ＣＳは”Ｌ”レベルとなり、プリチャージ信号ｃｓｐは”Ｈ”レベルとなる回路となっている。
【００３８】
図５〜図７にメモリマットのレイアウト図の一部を示す。図５〜図７では図３の等価回路に相当する部分のメモリマットのレイアウトを示す。図５（ａ）はＭＯＳトランジスタの拡散層（Ｄｉｆｆｕｓｉｏｎ）とソース・ドレインのメタル層（Ｍｅｔａｌ１）のレイアウトパターンを表している。拡散層は１カラムあたり縦方向に２本のストライプで設けられ、メモリマットのサイズに応じてこのレイアウトパターンが繰り返される。ゲート層（ＧＡＴＥ）は横方向にワード線ＷＬ（ｎ）からＷＬ（ｎ＋３）と素子分離ゲートが交互に設けられ、メモリマットのサイズに応じてこのレイアウトパターンが繰り返される。ワード線ＷＬはゲート層で横方向に延びたレイアウトとなり、カラム数が増加するとワード線抵抗が増加して動作速度低下の要因となる。この場合はカラム方向と平行にシャントパターンを設け、ゲート層を上層の横方向メタル配線と接続することで抵抗の増加を回避することができる。シャントパターンを挿入する間隔は例えば４ビットごとや８ビットごとなど必要に応じて適宜選択することができる。拡散層とゲート層によって形成されたＭＯＳトランジスタのソース・ドレインはコンタクト層（ＣＯＮＴＡＣＴ）を介してメタル１層（Ｍｅｔａｌ１）に接続されている。さらにＭＯＳトランジスタのドレインのメタル１層上には外寄りに、ソースのメタル１層上には内寄りにビア１（Ｖｉａ１）が設けられている。ビア１はメタル１層とメタル２層を接続するスルーホールである。
【００３９】
図５（ｂ）はビット線ＢＬＴ、ＢＬＢとなるメタル２層（Ｍｅｔａｌ２）とＭＯＳトランジスタのソースと接続されたメタル３層（Ｍｅｔａｌ３）のレイアウトパターンを表している。図５（ｂ）は図５（ａ）の上層として形成されるレイアウトパターンである。縦方向にビット線ＢＬＴ、ＢＬＢとなる２層（Ｍｅｔａｌ２）が形成される。ビット線ＢＬＴ、ＢＬＢは図５（ａ）のドレインのメタル１層をビア１を介して接続され、カラム上のＭＯＳトランジスタのドレインはビット線ＢＬＴ、ＢＬＢに接続される。図５（ａ）のソースのメタル１層上には図５（ｂ）において縦にソースの数だけメタル２層パターンが設けられ、ビア１を介して各々メタル２層まで引き上げられる。メタル２層上には横方向にメタル３層（Ｍｅｔａｌ３）が設けられ、ビア２（Ｖｉａ２）を介して各々接続されている。即ち、図５（ａ）（ｂ）のレイアウトパターンによってメモリマットのＭＯＳトランジスタのドレインは左右で独立に結線されつつメタル２層のビット線ＢＬＴ、ＢＬＢに引き上げられている。またＭＯＳトランジスタのソースはすべて独立にメタル３層に引き上げられている。
【００４０】
図６はＭＯＳトランジスタのソースが接続されたメタル３層（Ｍｅｔａｌ３）とコモンソース線ＣＳ、ＣＳ１、ＣＳ２となるメタル４層（Ｍｅｔａｌ４）との接続を示すレイアウトパターンである。ＭＯＳトランジスタのソースが接続されたメタル３層は図５（ｂ）のメタル３層と同じものである。メタル３層（Ｍｅｔａｌ３）とコモンソース線ＣＳ、ＣＳ１、ＣＳ２となるメタル４層（Ｍｅｔａｌ４）との交差部分に適宜ビア３が設けられ、ＭＯＳトランジスタのソースとコモンソース線ＣＳ、ＣＳ１、ＣＳ２が接続される。このビア３を用いた接続が本メモリのプログラムに相当する。即ちＢＬＢ側ソース、ＢＬＴ側ソースのうちどれをコモンソース線ＣＳ、ＣＳ１、ＣＳ２と接続するかによってメモリセルに記憶される情報を書き込むことができる。図６に書き込んだ情報は図３に示した等価回路と同じ情報であり、同じ接続関係としたレイアウトパターンである。
【００４１】
本実施の形態１のＲＯＭではメタル３層の形成後のビア３の形成位置によりＲＯＭ情報の書き換えを行なうのでコンタクト層、メタル１層、またはメタル２層を用いた情報の書き換えに比べ、より製造工程の後半部分での書き換えが可能となる。即ち、バグなどの修正がより後のプロセスであっても可能となるので設計変更の自由度が増し、コストの低減に効果がある。
【００４２】
図７（ａ）（ｂ）はメタル３層（Ｍｅｔａｌ３）でＲＯＭのプログラムを行なう変形例のレイアウトパターンを示す。この場合、メタル２層までのレイアウトパターンは図５（ａ）（ｂ）と同じである。図７（ａ）では図５（ｂ）と同様にＭＯＳトランジスタのソースは独立してメタル２層に引き上げられ、さらに横方向に設けられたメタル３層にビア２層を介し、独立して引き上げられている。一対のＢＬＴ側ＭＯＳソースとＢＬＢ側ＭＯＳソースのメタル３層の間には独立して３個のメタル３層のパターンが設けられる。この３個のメタル３層のパターンは上層に設けられるコモンソース線ＣＳ、ＣＳ１、ＣＳ２となるメタル４層（Ｍｅｔａｌ４）とＭＯＳトランジスタのソースを接続するために設けたものである。ＲＯＭのプログラムは３個のメタル３層のパターンとＢＬＴ側ＭＯＳソースとＢＬＢ側ＭＯＳソースのメタル３層とを適宜接続することで実現する。この実施例では一番上のメモリセルは真ん中のメタル３層のパターンをＢＬＴ側ＭＯＳソースと接続し、２番目は左のメタル３層のパターンをＢＬＴ側ＭＯＳソースへ、右のメタル３層のパターンをＢＬＢ側ＭＯＳソースへ接続している。上から３番目のメモリセルは左のメタル３層のパターンをＢＬＢ側ＭＯＳソースへ、右のメタル３層のパターンをＢＬＴ側ＭＯＳソースへ接続し、一番下のメモリセルが真ん中のメタル３層のパターンをＢＬＢ側ＭＯＳソースと接続している。このように適宜メタル３層に接続配線を設けることでＲＯＭのプログラムを行なうことができる。この実施例の配線パターンは図３および図６に示したＲＯＭのプログラムパターンと同じである。
【００４３】
図７（ｂ）は図７（ａ）の上層のメタル４層（Ｍｅｔａｌ４）とメタル３層の接続を示すレイアウト図である。図７（ｂ）のメタル３層は図７（ａ）のメタル３層と同じである。メタル４層は３本のコモンソース線ＣＳ，ＣＳ１，ＣＳ２としてカラム方向に設けられる。それぞれのコモンソース線ＣＳ，ＣＳ１，ＣＳ２は下層のメタル３層に設けられた３個のメタル３層のパターンとビア３（Ｖｉａ３）を介して接続される。ビア３によりＢＬＴ側ＭＯＳソースとＢＬＢ側ＭＯＳソースがコモンソース線ＣＳ，ＣＳ１，ＣＳ２のいずれかと接続され、ＲＯＭとしてのパターンが完成する。本実施の形態では図５（ａ）（ｂ）及び図６で示した実施の形態と同じくメタル３層の形成位置によりＲＯＭ情報の書き換えを行なうのでコンタクト層、メタル１層、またはメタル２層を用いた情報の書き換えに比べ、より製造工程の後半部分での書き換えが可能となる。即ち、バグなどの修正がより後のプロセスであっても可能となるので設計変更の自由度が増し、コストの低減に効果がある。
【００４４】
図８（ａ）は図５及び図６のＡ−Ａ’切断面における断面図、図８（ｂ）は図５及び図６のＢ−Ｂ’切断面における断面図である。
【００４５】
図９（ａ）は図７のＣ−Ｃ’切断面における断面図、図９（ｂ）は図７のＤ−Ｄ’切断面における断面図である。
【００４６】
図１０は、選択したアドレスＡと、ＲＯＭのコモンソース線ＣＳ，ＣＳ１，ＣＳ２の状態、データ出力Ｑの関係の一例を示している。例えば、読み出しアドレスが”０”及び”１”の場合は、ワード線ＷＬ（ｎ）が選択され、読み出しアドレスが”０”の時、コモンソース線ＣＳ１が選択され、読み出しアドレスが”１”の時、コモンソース線ＣＳ２が選択される。即ち、例えばアドレスが”０”及び”１”の場合、選択されるワード線はＷＬ（ｎ）読み出しを行なうメモリセルは同じであるがコモンソース線ＣＳ，ＣＳ１，ＣＳ２の選択状態によって読み出されるデータが異なる。
【００４７】
図１１にはＲＯＭ１０１の読み出し動作タイミングが例示される。クロック信号はＲＯＭ１０１のアクセスサイクルを規定する。クロック信号はＣＰＵ１０３の動作基準クロック信号と同一又は数分の一の周波数を有する高速クロックである。ＷＬ信号はワード線を総称する。ｙｅｓ＜ｎ：０＞はカラム選択信号を総称する。アクセスサイクルはクロック信号の１周期で規定される。アクセスサイクルの最初にアドレス信号が有効（Ｖ）にされる。次にカラム選択動作が開始され、ワード線選択動作が開始される。相補ビット線ＢＬＴ，ＢＬＢ及びコモンソース線ＣＳ，ＣＳ１，ＣＳ２はワード線選択タイミングになるまで或はその直後まで電源電圧Ｖｄｄにプリチャージされている。次に相補ビット線ＢＬＴ，ＢＬＢに対するプリチャージ動作が停止され、それより後れるタイミングにコモンソース線ＣＳ，ＣＳ１，ＣＳ２に対するディスチャージが開始される。この時、コモンソース線ＣＳ１あるいはＣＳ２が”Ｌ”レベルになる。ｙｓｅ（０）＝”Ｈ”の時にＣＳ１＝”Ｌ”、ｙｓｅ（１）＝”Ｈ”の時にＣＳ２＝”Ｌ”となる。
【００４８】
ビット線プリチャージ動作が停止されコモンソース線ＣＳ，ＣＳ１，ＣＳ２がディスチャージされることにより、ワード線ＷＬで選択されたメモリセルＭＣの情報記憶状態、即ちＭＯＳトランジスタＭ１，Ｍ２のソースがコモンソース線ＣＳ，ＣＳ１，ＣＳ２のいずれかに接続しているかに応じて、相補ビット線ＢＬＴ，ＢＬＢのいずれか一方がディスチャージされる。差動センスアンプ２０５がその変化を検出して、相補グローバルビット線ｇｂｌ，ｇｂｌｂを相補的に駆動する。この相補グローバルビット線ｇｂｌ，ｇｂｌｂに現れた相補信号が出力ラッチ２０８にラッチされて、読み出しデータＱが確定する。
【００４９】
カラム選択動作は差動センスアンプ２０５による増幅動作が確定した以降に終了する。これに同期して、再び相補ビット線ＢＬＴ，ＢＬＢ及びコモンソース線ＣＳ，ＣＳ１，ＣＳ２が電源電圧Ｖｄｄにプリチャージされる。
【００５０】
したがって、本実施の形態１の半導体集積回路装置によれば、ＭＯＳトランジスタの数は変更なく、コモンソース線の配線本数を増やすレイアウトを実施するため、配線本数に応じたメモリセル面積が必要となるが、同メモリセルに複数のデータ値を記憶することが可能となる。
【００５１】
（実施の形態２）
図１２は本発明の実施の形態２による半導体集積回路装置において、メモリマット要部の構成を示す回路図、図１３はコモンソース線の制御回路（Ｌ／Ｈ／Ｈｉ−Ｚ出力）を示す回路図、図１４は選択したアドレスと内部状態及びデータ出力を示す状態図である。
【００５２】
本実施の形態２による半導体集積回路装置は、前記実施の形態１におけるシステムＬＳＩ１００内のＲＯＭ１０１の他の構成例である。図１２には、ＲＯＭ１０１を構成するメモリマットの一部分が例示される。本実施の形態２におけるＲＯＭのメモリマットは、複数のワード線ＷＬと、複数組のビット線ＢＬＴ，ＢＬＢ及びコモンソース線ＣＳ，ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４がマトリクス状に配置され、それらの交差点に複数のメモリセルＭＣが配置されている。メモリセルＭＣはゲート電極が対応するワード線ＷＬに共通接続された第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２を有する。双方のＭＯＳトランジスタＭ１，Ｍ２のドレイン電極は相補ビット線ＢＬＴ，ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ，ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４のいずれかに接続され、又はフローティングにされる。ＭＯＳトランジスタＭ１，Ｍ２のソース電極が、どのコモンソース線ＣＳ，ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４に接続されるかによって記憶情報の論理値が決まる。
【００５３】
例えば、メモリセルＭＣ（ｎ）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はフローティング状態になっている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳに接続されている。コモンソース線ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４のいずれかが選択された時、コモンソース線ＣＳが”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。
【００５４】
また、メモリセルＭＣ（ｎ＋１）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ＋１）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はコモンソース線ＣＳ３に接続されている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ＋１）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ１，ＣＳ２，ＣＳ４に接続されている。コモンソース線ＣＳ１，ＣＳ２，ＣＳ４のいずれかが選択された時、コモンソース線ＣＳ１，ＣＳ２，ＣＳ４が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。コモンソース線ＣＳ３が選択された時、コモンソース線ＣＳ３が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。
【００５５】
また、メモリセルＭＣ（ｎ＋２）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ＋２）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はコモンソース線ＣＳ１，ＣＳ２に接続されている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ＋２）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ３，ＣＳ４に接続されている。コモンソース線ＣＳ１，ＣＳ２のいずれかが選択された時、コモンソース線ＣＳ１，ＣＳ２が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。コモンソース線ＣＳ３，ＣＳ４のいずれかが選択された時、コモンソース線ＣＳ３，ＣＳ４が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。
【００５６】
また、メモリセルＭＣ（ｎ＋３）の場合、ＭＯＳトランジスタＭ１のゲート電極はワード線ＷＬ（ｎ＋３）に接続され、ドレイン電極は相補ビット線ＢＬＴに接続され、ソース電極はコモンソース線ＣＳ３，ＣＳ４に接続されている。ＭＯＳトランジスタＭ２のゲート電極はワード線ＷＬ（ｎ＋３）に接続され、ドレイン電極は相補ビット線ＢＬＢに接続され、ソース電極はコモンソース線ＣＳ１，ＣＳ２に接続されている。コモンソース線ＣＳ１，ＣＳ２のいずれかが選択された時、コモンソース線ＣＳ１，ＣＳ２が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｈ”、相補ビット線ＢＬＢが”Ｌ”となり、相補グローバルビット線ｇｂｌは”Ｈ”となる。コモンソース線ＣＳ３，ＣＳ４のいずれかが選択された時、コモンソース線ＣＳ３，ＣＳ４が”Ｌ”になるので、相補ビット線ＢＬＴが”Ｌ”、相補ビット線ＢＬＢが”Ｈ”となり、相補グローバルビット線ｇｂｌは”Ｌ”となる。
【００５７】
以上のように、コモンソース線ＣＳ１，ＣＳ２の信号を切り替えることにより、１つのメモリセルに４つのデータ（１６ビット分）を記憶することが可能になる。ただし、読み出し時に、選択されたコモンソース線のみ”Ｌ”にして、他のコモンソース線はＨｉ−Ｚ（ハイインピーダンス）にする必要がある。スタンバイ時は、ずべてのコモンソース線を”Ｈ”にして、すべてのワード線を”Ｌ”にする。
【００５８】
本実施の形態２のメモリマットも図５（ａ）（ｂ）、図６もしくは図７（ａ）（ｂ）に示したレイアウトパターンと同じ手法を用い、メタル４層のコモンソース線ＣＳ，ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４を設け、ＭＯＳトランジスタのソースとの接続をビア３の有無、またはメタル３層の結線でＲＯＭプログラムを行なうことができることは言うまでもない。
【００５９】
図１３に、コモンソース線ＣＳ，ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４の信号を生成するＣＳ制御回路２０４の回路例を示す。図１３はＬ／Ｈ／Ｈｉ−Ｚ（ハイインピーダンス）出力の回路である。
【００６０】
図１４は、選択したアドレスＡと、ＲＯＭ内部状態、データ出力Ｑの関係の一例を示している。例えば、読み出しアドレスが”０””１””２”及び”３”の場合は、ワード線ＷＬ（ｎ）が選択され、読み出しアドレスが”０”の時、コモンソース線ＣＳ１が選択され、読み出しアドレスが”１”の時、コモンソース線ＣＳ２が選択され、読み出しアドレスが”２”の時、コモンソース線ＣＳ３が選択され、読み出しアドレスが”３”の時、コモンソース線ＣＳ４が選択される。
【００６１】
（実施の形態３）
図１５は本発明の実施の形態３による半導体集積回路装置において、ＲＯＭの概略構成を示すブロック図、図１６はメモリマット要部の構成を示す回路図、図１７は選択したアドレスと内部状態及びデータ出力を示す状態図である。
【００６２】
本実施の形態３による半導体集積回路装置は、前記実施の形態１におけるシステムＬＳＩ１００内のＲＯＭ１０１の他の構成例である。図１５には、異なるアドレスのデータを同時に読み出すことができるデュアルポートＲＯＭが例示されている。アドレス端子ＡをＱａ側とＱｂ側とで独立して設けることにより、デュアル読み出しが可能になる。
【００６３】
図１６には、ＲＯＭ１０１を構成するメモリマットの一部分が例示される。本実施の形態３におけるＲＯＭのメモリマットは、複数のワード線ＷＬと、複数組のビット線ＢＬＴａ，ＢＬＢａ，ＢＬＴｂ，ＢＬＢｂ及びコモンソース線ＣＳａ，ＣＳ１ａ，ＣＳ２ａ，ＣＳｂ，ＣＳ１ｂ，ＣＳ２ｂがマトリクス状に配置され、それらの交差点に複数のメモリセルＭＣが配置されている。メモリセルＭＣはゲート電極が対応するワード線ＷＬに共通接続された第１のＭＯＳトランジスタＭ１ａと第２のＭＯＳトランジスタＭ２ａと第３のＭＯＳトランジスタＭ１ｂと第４のＭＯＳトランジスタＭ２ｂを有する。ＭＯＳトランジスタＭ１ａ，Ｍ２ａのドレイン電極は相補ビット線ＢＬＴａ，ＢＬＢａに接続され、ＭＯＳトランジスタＭ１ｂ，Ｍ２ｂのドレイン電極は相補ビット線ＢＬＴｂ，ＢＬＢｂに接続され、ＭＯＳトランジスタＭ１ａ，Ｍ２ａのソース電極はコモンソース線ＣＳａ，ＣＳ１ａ，ＣＳ２ａのいずれかに接続され、又はフローティングにされ、ＭＯＳトランジスタＭ１ｂ，Ｍ２ｂのソース電極はコモンソース線ＣＳｂ，ＣＳ１ｂ，ＣＳ２ｂのいずれかに接続され、又はフローティングにされる。ＭＯＳトランジスタＭ１ａ，Ｍ２ａ，Ｍ１ｂ，Ｍ２ｂのソース電極が、どのコモンソース線に接続されるかによって記憶情報の論理値が決まる。
【００６４】
以上のように、ａ側の相補ビット線ＢＬＴａ，ＢＬＢａ、ＭＯＳトランジスタＭ１ａ，Ｍ２ａ、コモンソース線ＣＳａ，ＣＳ１ａ，ＣＳ２ａと、ｂ側の相補ビット線ＢＬＴｂ，ＢＬＢｂ、ＭＯＳトランジスタＭ１ｂ，Ｍ２ｂ、コモンソース線ＣＳｂ，ＣＳ１ｂ，ＣＳ２ｂを独立に制御できるので、異なるアドレスのデータを同時に読み出すことが可能となる。ただし、読み出し時に、選択されたコモンソース線のみ”Ｌ”にして、他のコモンソース線はＨｉ−Ｚ（ハイインピーダンス）にする必要がある。スタンバイ時は、すべてのコモンソース線を”Ｈ”にして、すべてのワード線を”Ｌ”にする。
【００６５】
本実施の形態３のメモリマットも図５（ａ）（ｂ）、図６もしくは図７（ａ）（ｂ）に示したレイアウトパターンと同じ手法を用い、メタル４層のコモンソース線ＣＳａ，ＣＳ１ａ，ＣＳ２ａ，ＣＳｂ，ＣＳ１ｂ，ＣＳ２ｂを設け、ＭＯＳトランジスタのソースとの接続をビア３の有無、またはメタル３層の結線でＲＯＭプログラムを行なうことができることは言うまでもない。
【００６６】
図１７は、選択したアドレスＡと、ＲＯＭ内部状態、データ出力Ｑの関係の一例を示している。例えば、読み出しアドレスが”０””１””２”及び”３”の場合は、ワード線ＷＬ（ｎ）が選択され、読み出しアドレスが”０”の時、コモンソース線ＣＳ１ａ，ＣＳ１ｂが選択され、読み出しアドレスが”１”の時、コモンソース線ＣＳ２ａ，ＣＳ２ｂが選択される。なお、図１７においてＡ１，Ａ０はカラム選択、Ａ３，Ａ２はロウ選択である。
【００６７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜３をそれぞれ適宜組み合わせてもよい。
【産業上の利用可能性】
【００６８】
本発明は、不揮発性メモリを有する半導体集積回路装置、例えばマイクロコンピュータもしくはシステムＬＳＩなどに広く適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１による半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の実施の形態１の半導体集積回路装置において、ＲＯＭの構成を示す図である。
【図３】本発明の実施の形態１の半導体集積回路装置において、メモリマット要部の構成を示す回路図である。
【図４】本発明の実施の形態１の半導体集積回路装置において、コモンソース線の制御回路（Ｌ／Ｈ出力）を示す回路図である。
【図５】本発明の実施の形態１の半導体集積回路装置において、メモリマット要部の構成を示すレイアウト図であり、（ａ）はＭＯＳトランジスタの拡散層及びソース・ドレインのメタル層（Ｍｅｔａｌ１）、（ｂ）はビット線（Ｍｅｔａｌ２）とＭＯＳソースのメタル層（Ｍｅｔａｌ３）を示す。
【図６】本発明の実施の形態１の半導体集積回路装置において、メモリマット要部の構成を示すレイアウト図であり、ＣＳ線（Ｍｅｔａｌ４）とＭＯＳソース（Ｍｅｔａｌ３）との接続を示す。
【図７】本発明の実施の形態１の半導体集積回路装置において、メモリマット要部の構成を示すレイアウト図であり、（ａ）はメタル３層を用いたＲＯＭプログラム層、（ｂ）はＣＳ線（Ｍｅｔａｌ４）とＭＯＳソース（Ｍｅｔａｌ３）を示す。
【図８】（ａ）は図５及び図６のＡ−Ａ’切断面における断面図、（ｂ）は図５及び図６のＢ−Ｂ’切断面における断面図である。
【図９】（ａ）は図７のＣ−Ｃ’切断面における断面図、（ｂ）は図７のＤ−Ｄ’切断面における断面図である。
【図１０】本発明の実施の形態１の半導体集積回路装置において、選択したアドレスと内部状態及びデータ出力を示す状態図である。
【図１１】本発明の実施の形態１の半導体集積回路装置において、読み出し動作を示すタイミングチャートである。
【図１２】本発明の実施の形態２による半導体集積回路装置において、メモリマット要部の構成を示す回路図である。
【図１３】本発明の実施の形態２による半導体集積回路装置において、コモンソース線の制御回路（Ｌ／Ｈ／Ｈｉ−Ｚ出力）を示す回路図である。
【図１４】本発明の実施の形態２による半導体集積回路装置において、選択したアドレスと内部状態及びデータ出力を示す状態図である。
【図１５】本発明の実施の形態３による半導体集積回路装置において、ＲＯＭの概略構成を示すブロック図である。
【図１６】本発明の実施の形態３による半導体集積回路装置において、メモリマット要部の構成を示す回路図である。
【図１７】本発明の実施の形態３による半導体集積回路装置において、選択したアドレスと内部状態及びデータ出力を示す状態図である。
【図１８】本発明の前提として検討したＲＯＭメモリセルの構成の一例を示す図である。
【図１９】本発明の前提として検討したＲＯＭメモリセルの構成の一例を示すレイアウト図であり、（ａ）はＭＯＳとソース・ドレインのメタル、（ｂ）はビット線、ＭＯＳソースのメタルを示す。
【図２０】本発明の前提として検討したＲＯＭメモリセルと差動型センスアンプの構成の一例を示す回路図である。
【図２１】本発明の前提として検討したＲＯＭメモリセルの接続の一例を示す図である。
【図２２】本発明の前提として検討したコモンソース制御方式によるＲＯＭメモリセルの読み出し動作のタイミングチャートである。
【符号の説明】
【００７０】
１００  システムＬＳＩ
１０１  ＲＯＭ
１０２  ＲＡＭ
１０３  ＣＰＵ
１０４  ＢＵＳコントローラ
２０１  メモリマット
２０２  デコーダ
２０３  カラムスイッチ
２０４  ＣＳ制御回路
２０５  差動センスアンプ
２０６  制御回路
２０７  イコライズ回路
２０８  出力ラッチ
ＢＬ，ＢＬＴ，ＢＬＢ，ＢＬＴａ，ＢＬＴｂ，ＢＬＢａ，ＢＬＢｂ  相補ビット線
ＣＳ，ＣＳａ，ＣＳｂ，ＣＳ１，ＣＳ１ａ，ＣＳ２，ＣＳ２ａ，ＣＳ３，ＣＳ４  コモンソース線
１０５  ユーザロジック各種ＩＰ
Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ２ａ，Ｍ２ｂ  ＭＯＳトランジスタ
ＭＣ  メモリセル
Ｖｄｄ  電源電圧
Ｖｓｓ  接地電極
ＷＬ  ワード線
ｇｂｌ，ｇｂｌｂ  相補グローバルビット線
【図１】
2009020990.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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