(57)【要約】【課題】半導体メモリに不良セルが生じた場合でも、半導体メモリを交換することなく半導体メモリを用いた装置は正常な動作を続けることができる半導体メモリ装置を提供すること。【解決手段】メモリ制御回路を介して半導体メモリにアクセスするように構成された半導体メモリ装置において、半導体メモリの不良セルを検出する不良セル検出部と、メモリ制御回路に設けられ、不良セル検出部の検出結果に基づき半導体メモリの不良セルを救済するための救済セルを割り当てる不良セル救済処理部、を備えたもの。  【選択図】                    図１
2009020944.tif 000002
【特許請求の範囲】
【請求項１】
メモリ制御回路を介して半導体メモリにアクセスするように構成された半導体メモリ装置において、
半導体メモリの不良セルを検出する不良セル検出部と、
メモリ制御回路に設けられ、不良セル検出部の検出結果に基づき半導体メモリの不良セルを救済するための救済セルを割り当てる不良セル救済処理部、
を備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記不良セル検出部は、メモリ制御回路に設けられていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記不良セル検出部は、半導体メモリに設けられていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記救済セルは、前記メモリ制御回路の内部メモリの一部であることを特徴とする請求項１から請求項３のいずれかに記載の半導体メモリ装置。
【請求項５】
前記救済セルは、前記半導体メモリの未使用セルであることを特徴とする請求項１から請求項３のいずれかに記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、製品出荷後の半導体メモリの使用段階で不良セルが発生した場合における不良セルの救済に関する。
【背景技術】
【０００２】
半導体メモリは、半導体試験装置で所定の試験が行われ、合格判定されたものが製品として出荷されている。そして、半導体メモリの試験にあたり、救済可能な不良セルは、たとえば特許文献１に記載されているように、予め設けられている予備のスペアセルに置き換えることも行われている。
【０００３】
合格判定され製品として出荷された半導体メモリは、各種の電子機器や装置やシステムで使用されている。図４は、半導体試験装置における半導体メモリの使用例を示す概念ブロック図である。図４において、半導体メモリ１に対するデータのリード／ライトは、メモリ制御回路２を介して行われる。
【０００４】
メモリ制御回路２には、半導体メモリ１との間でデータのリード／ライトを行うメモリアクセス部２１と、装置の電源投入時やリセット時にメモリアクセス部２１を介して半導体メモリ１の不良セルを検出して検出情報を格納する不良セル検出部２２が設けられている。不良セル検出部２２は、半導体メモリ１の信頼性を維持する目的で設けられているものである。図４の半導体メモリ１には、半導体試験装置の試験対象となっている図示しない被試験デバイスの出力結果がデータとして格納される。
【０００５】
ところで、近年の半導体メモリは、プロセス技術の進歩にともなって微細加工によるより一層の高集積化が進んでチップサイズはより縮小化されるとともに、パッケージはＢＧＡが主流となっている。
【０００６】
ところが、このような半導体メモリの使用段階において、稀にではあるが、不良セルが発生することがある。しかし、ＢＧＡパッケージの半導体メモリの交換は容易ではなく、図４の使用形態における半導体メモリ１を交換するためには、交換作業に要する時間は半導体試験装置を休止させなければならず、半導体試験装置の稼動効率を悪化させることから製品コスト高の一因になりかねない。
【０００７】
そこで、半導体試験装置のユーザーとしては、使用段階の半導体メモリに不良セルが発生した場合には、半導体メモリの不良セルが半導体試験装置の正常動作に悪影響を及ぼさないように対応処置できることが望ましいが、従来は半導体メモリを交換することで対応していた。
【０００８】
特許文献２には、製品出荷後の半導体メモリの欠陥救済について記載されている。具体的には、デコード規則が可変のアドレスデコーダによるメモリアクセスにより、欠陥のあるメモリブロックへのアクセスを回避し、正常に機能するメモリブロックにアクセスすることで、メモリブロックそのものの冗長セルの有無によらず、欠陥を救済する。
【０００９】
【特許文献１】特開２００７−０６６３４９号公報
【特許文献２】特開２００２−３１９２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、これらの問題点に鑑みてなされたものであり、半導体メモリに不良セルが生じた場合でも、半導体メモリを交換することなく半導体メモリを用いた装置は正常な動作を続けることができる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
このような問題を解決するため、請求項１記載の発明は、メモリ制御回路を介して半導体メモリにアクセスするように構成された半導体メモリ装置において、半導体メモリの不良セルを検出する不良セル検出部と、メモリ制御回路に設けられ、不良セル検出部の検出結果に基づき半導体メモリの不良セルを救済するための救済セルを割り当てる不良セル救済処理部、を備えたことを特徴とする。
【００１２】
請求項２記載の発明は、請求項１記載の半導体メモリ装置において、前記不良セル検出部は、メモリ制御回路に設けられていることを特徴とする。
【００１３】
請求項３記載の発明は、請求項１記載の半導体メモリ装置において、前記不良セル検出部は、半導体メモリに設けられていることを特徴とする。
【００１４】
請求項４記載の発明は、請求項１から請求項３のいずれかに記載の半導体メモリ装置において、前記救済セルは、前記メモリ制御回路の内部メモリの一部であることを特徴とする。
【００１５】
請求項５記載の発明は、請求項１から請求項３のいずれかに記載の半導体メモリ装置において、前記救済セルは、前記半導体メモリの未使用セルであることを特徴とする。
【発明の効果】
【００１６】
半導体メモリの不良セルが検出されると、メモリ制御回路の不良セル救済処理部は不良セルを救済するための救済セルを割り当てるので、半導体メモリを用いた装置は半導体メモリを交換することなく、正常な動作を続けることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１において、不良セル救済処理部２３は、不良セル検出部２２の検出結果に基づき、メモリ制御回路２の内部メモリ２４の一部を半導体メモリ１の不良セルの救済に割り当てる。
【００１８】
たとえば電源が投入されたり、リセットが行われると、不良セル検出部２２は、その都度半導体メモリ１に対して不良セルの有無のチェックを行い、不良セルを検出するとそのアドレス情報を不良セル検出部２２内の図示しないメモリに格納するとともに、不良セル救済処理部２３内の図示しないメモリにも格納する。
【００１９】
不良セル救済処理部２３は、メモリアクセス部２１を介して行われる半導体メモリ１へのアクセスを監視していて、不良セル検出部２２で検出された不良セルへのアクセスを検知すると、半導体メモリ１の不良セルの代わりに内部メモリ２４の一部のアドレスを割り当てる。
【００２０】
これにより、半導体メモリ１を用いた装置は、半導体メモリ１に不良セルが生じた場合でも、半導体メモリ１を交換することなく正常な動作を続けることができる。
【００２１】
図２は本発明の他の実施例を示すブロック図であり、半導体メモリ１に不良セル検出部１１が設けられている例を示している。この不良セル検出部１１も、電源の投入やリセットが行われると、その都度半導体メモリ１に対して不良セルの有無のチェックを行い、不良セルを検出するとそのアドレス情報を不良セル検出部１１内の図示しないメモリに格納するとともに、不良セル救済処理部２３内の図示しないメモリにも格納する。
【００２２】
不良セル救済処理部２３は、メモリアクセス部２１を介して行われる半導体メモリ１へのアクセスを監視していて、不良セル検出部１１で検出された不良セルへのアクセスを検知すると、半導体メモリ１の不良セルの代わりに内部メモリ２４の一部のアドレスを割り当てる。
【００２３】
図２の構成においても、半導体メモリ１を用いた装置は、半導体メモリ１に不良セルが生じた場合、図１と同様に、半導体メモリ１を交換することなく正常な動作を続けることができる。
【００２４】
図３も本発明の他の実施例を示すブロック図であり、メモリ制御回路２にはＣＰＵ３が接続され、ＣＰＵ３にはメモリ４が接続されている。図３において、不良セル検出部２２は、不良セルを検出するとそのアドレス情報を不良セル検出部２２内の図示しないメモリおよび不良セル救済処理部２３内の図示しないメモリに格納するとともに、ＣＰＵ３に接続されたメモリ４にも格納する。
【００２５】
図３の構成によれば、必要に応じて電源投入時にＣＰＵ３がメモリ４に格納されている不良セル情報を読み出してメモリ制御回路２の不良セル救済処理部２３に転送することができ、電源投入時毎に行われる不良セル検出部２２による不良セル検出動作を省略して装置全体の動作立ち上がり時間を短縮できる。
【００２６】
また、ＣＰＵ３を設けることにより、不良セル検出部２２に組み込まれている所定のシーケンスによる不良セル検出動作以外の任意のシーケンスによる不良セル検出を行うこともできる。
【００２７】
なお、上記各実施例では、不良セル救済処理部２３が半導体メモリ１の不良セルの代わりにメモリ制御回路２の内部メモリ２４の一部のアドレスを割り当てているが、半導体メモリ１の未使用セルがある場合には内部メモリ２４の代わりにそれら未使用セルのアドレスを割り当てるようにしてもよい。
【００２８】
また、メモリ制御回路２はＦＰＧＡやＡＳＩＣで構成してもよく、半導体メモリ１はＳＲＡＭであるかＤＲＡＭであるかを問わない。
【００２９】
さらに、上記実施例では半導体メモリを半導体試験装置に用いる場合について説明したが、半導体試験装置に限るものではなく、各種の電子機器や装置やシステムにも用いることにより、半導体メモリの不良セルが半導体メモリを用いるそれらの正常動作に悪影響を及ぼさないように対応処置できる。
【００３０】
以上説明したように、本発明によれば、製品出荷後の半導体メモリの使用段階で不良セルが発生した場合であっても、半導体メモリを交換することなく半導体メモリを用いた装置は正常な動作を続けることができる半導体メモリ装置を提供することができ、特に半導体試験装置に用いることにより導体試験装置の休止を回避できるので、半導体試験装置の稼動効率を高く維持することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】半導体試験装置における半導体メモリの使用例を示す概念ブロック図である。
【符号の説明】
【００３２】
１          半導体メモリ
２          メモリ制御回路
３          ＣＰＵ
４          メモリ
１１        不良セル検出部
２１        メモリアクセス部
２２        不良セル検出部
２３        不良セル救済処理部
２４        内部メモリ
【図１】
2009020944.tif 000003
【図２】
2009020944.tif 000004
【図３】
2009020944.tif 000005
【図４】
2009020944.tif 000006