(57)【要約】      （修正有）【課題】レジストマスクを用いたフォトリソ工程を追加することなく、微細な容量コンタクトプラグ上部の面積を拡大させることが可能なＣＯＢ型ＤＲＡＭの製造方法を提供する。【解決手段】製造方法は、層間膜８にコンタクトホールを形成後、コンタクトホールに第一の導電材料を埋め込みエッチバックして、第一のコンタクトプラグ１０を形成する工程、層間膜８をエッチングして第一のコンタクトプラグ１０上部を露出させる工程、及び、層間膜８及び第一のコンタクトプラグ１０上に第二の導電材料を成膜しエッチバックして、自己整合的に第一のコンタクトプラグ１０上部周囲に第二の導電材料１１を残すことで、プラグ１０上部を拡大した第二のコンタクトプラグを形成する工程、とを有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
層間膜にコンタクトホールを形成後、該コンタクトホールに第一の導電材料を埋め込みエッチバックして、第一のコンタクトプラグを形成する工程、
次に、前記層間膜をエッチングして前記第一のコンタクトプラグ上部を露出させる工程、
前記層間膜及び前記第一のコンタクトプラグ上に第二の導電材料を成膜しエッチバックして、自己整合的に前記第一のコンタクトプラグ上部周囲に第二の導電材料を残すことで、プラグ上部を拡大した第二のコンタクトプラグを形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体装置は、ビット線の上層に容量素子を備えるＣＯＢ構造のメモリセル部を有し、該メモリセル部の前記容量素子に接続される容量コンタクトが、前記方法で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記容量素子は、シリンダ型であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第一の導電材料及び第二の導電材料が、ポリシリコンである請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、キャパシタと電気的に接続するための容量コンタクトプラグ上部の面積をレジストマスクレスで、拡大させる製造方法に関する。
【背景技術】
【０００２】
半導体装置、特にＤＲＡＭ等を構成するメモリセルでは、メモリセル用トランジスタと容量素子とから構成されている。このメモリ素子を高い集積度で実現するために、容量素子をビット線よりも上層に設けた構造のＣＯＢ（Capacitor Over Bit-line）型ＤＲＡＭが提案されている。
【０００３】
容量素子としては、シリンダ型の容量素子が容量を得やすいことから使用されており、セルトランジスタとは容量コンタクトを介して接続されている。
【０００４】
素子の微細化に伴って容量コンタクトのホール径が小さくなる。また一方ではシリンダの高さが高くなり、シリンダを形成する酸化膜ドライエッチではアスペクト比が大きくなるほどボトム径は小さくなってしまう。そのため目あわせのズレが生じた場合に、容量コンタクトとシリンダの接触面積が少なり、コンタクト抵抗が高くなることが問題視されている。
【０００５】
この改善策として、容量コンタクトプラグ形成時にレジストマスクを用いて、プラグの上部にパッドを設け、面積を大きくする方法や、デュアルダマシン法を用いてプラグの上部を拡張する方法（例えば、特許文献１（特開２００７−１７３４７０号公報））があるが、いずれも複数のレジストマスクによるフォトリソグラフィ工程が必要になる。
【０００６】
また、特許文献２（特開２０００−１５０８２９号公報）では、コンタクトプラグの上に該コンタクトプラグよりも径の大きいパッドを設け、さらに上層のコンタクトのパッドとの接触面の径を拡張した構造が示されている。この構成では、上部コンタクトの下部径を広げ、下部コンタクト上のパッドと共にコンタクト抵抗の低減が図られている。しかしながら、上部プラグの根本となる部分に犠牲膜を設け、この犠牲膜の側面にサイドウォールを形成し、このサイドウォール及び犠牲膜をマスクにパッドをパターニングした後、層間膜を形成し、上部プラグを埋め込むホールを形成し、犠牲膜を溶出して導電膜を埋め込み上部プラグを形成するという煩雑な工程である。また、この時、犠牲膜のパターニングにコンタクトホール形成とは別のレジストマスク工程が必要となる。
【０００７】
これとは別に、自己整合的なコンタクト（Self-arraigned contact：ＳＡＣ）として、コンタクトプラグの上部径を下部径よりも大きくすることが知られている。たとえば、ＣＯＢ構造のメモリセルを製造する場合、セルトランジスタに接続されるセルコンタクトは、ワード線となるゲート電極側壁の窒化膜サイドウォールをマスクとしてＳＡＣにて形成され、下部径よりも上部径の大きなコンタクトとなる。一方、容量素子の下に形成されるビット線についても、容量コンタクトとのショートを避けるため、サイドウォールを形成する場合があり、このビット線サイドウォールをマスクとすれば、容量コンタクトもＳＡＣにて形成できるように見受けられる。しかしながら、容量コンタクトはビット線下の層間膜をも開口する必要があるため、容量コンタクトをＳＡＣで形成してしまうと、ビット線サイドウォールがエッチングされて、ショートが発生してしまう。従って、容量コンタクトはＳＡＣにて形成することは困難である。
【特許文献１】特開２００７−１７３４７０号公報
【特許文献２】特開２０００−１５０８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで本発明の目的は、キャパシタと電気的に接続するための容量コンタクトプラグなどのＳＡＣにて形成できない微細なコンタクトプラグ上部の面積をレジストマスクによるフォトリソグラフィ工程を追加することなく、拡大させることが可能な製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決する本発明は、
層間膜にコンタクトホールを形成後、該コンタクトホールに第一の導電材料を埋め込みエッチバックして、第一のコンタクトプラグを形成する工程、
次に、前記層間膜をエッチングして前記第一のコンタクトプラグ上部を露出させる工程、
前記層間膜及び前記第一のコンタクトプラグ上に第二の導電材料を成膜しエッチバックして、自己整合的に前記第一のコンタクトプラグ上部周囲に第二の導電材料を残すことで、プラグ上部を拡大した第二のコンタクトプラグを形成する工程
とを有することを特徴とする半導体装置の製造方法に関する。
【００１０】
特に本発明では、前記半導体装置として、ビット線の上層に容量素子を備えるＣＯＢ構造のメモリセル部を有するものであって、該メモリセル部の前記容量素子に接続される容量コンタクトが、前記方法で形成されることを特徴とする。
【００１１】
前記容量素子は、シリンダ型であり、前記第一の導電材料及び第二の導電材料が、ポリシリコンであることが好ましい。
【発明の効果】
【００１２】
レジストマスクによるフォトリソグラフィ工程を追加することなく、容量コンタクトの上部の面積を大きくすることができ、それによりシリンダとの接触面積が大きくなることでコンタクト抵抗を下げることが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施例について図を用いて説明する。本発明の実施例として図１に半導体記憶装置の断面構造図を示す。この図はゲート配線と平行方向の断面構造図である。
【００１４】
ゲート層間膜１を貫通させて不図示のセルトランジスタ拡散層とのコンタクトのためセルコンタクトポリシリコンプラグ２を形成する。このセルコンタクトポリシリコンプラグ２は、ビット線５及び６と電気的導通を取るためのビットコンタクトプラグ４と、キャパシタとの電気的導通をとるためのポリシリコンプラグ１０及び１１との接続に用いる。このポリシリコンプラグ１０はビット線５及び６形成後にビット線層間絶縁膜８を成膜した後貫通させるが、この容量コンタクトとなるポリシリコンプラグ１０の上部の面積を広くした形状とする。そのトップ部分がシリンダ加工のドライエッチングでストッパとなり、更にシリンダと電気的に接続される。
【００１５】
図２に容量コンタクトホール９開口後の断面構造図を示す。半導体回路のトランジスタに用いるゲート電極を形成後にゲート層間絶縁膜１を形成し、セルコンタクトポリシリコンプラグ２、層間絶縁膜３、ビット線と電気的に接続するためのビットコンタクトプラグ（金属プラグ）４を形成する。その後、窒化タングステン膜５及びタングステン膜６を積層し、ドライエッチにてビット線を形成する。ビット線形成後にはビット線絶縁膜（窒化シリコン膜）７を形成する。その後、ビット線層間絶縁膜（酸化シリコン膜）８を形成する。次に容量コンタクト形成ためにフォトリソグラフィ技術にてレジストマスクを形成し、ドライエッチングにて容量コンタクトホール９を開口する。この容量コンタクトホール９の開口の際は、自己整合的とならない非ＳＡＣ（Unself-arraigned contact）条件にて形成する。ＳＡＣとすると、前述の通り、ビット線絶縁膜７がエッチングされて、ビット線と容量コンタクトとがショートすることが懸念される。
【００１６】
図３から図８に本発明のセルコンタクトプラグとシリンダを接続するための容量コンタクト（ポリシリコンプラグ）形成工程について示す。まず、図２において、容量コンタクトホール９を形成した基板上に、第一の導電材料であるポリシリコン膜１０ａを成膜し（図３）、成膜したポリシリコン膜１０ａをビット線層間絶縁膜８の高さまでエッチバックして第一のポリシリコンプラグ１０を形成する（図４）。
【００１７】
次に第一のポリシリコンプラグ１０に対し、高い選択比のエッチングにて、ビット線層間絶縁膜８をエッチングし、第一のポリシリコンプラグ１０の上部を突き出させる（図５）。
【００１８】
エッチングは、例えば、ＡｒとＯ２とＣ５Ｆ８との混合ガスを用いてドライエッチングする場合、Ｏ２およびＣ５Ｆ８のそれぞれの流量をＨＢｒ＋Ｏ２＋Ｃ５Ｆ８の流量に対して１〜２％程度とし、５〜１０Ｐａのエッチングチャンバ内の圧力、２０００〜３０００Ｗ範囲内のＲＦバイアスパワーでエッチングを行う。
【００１９】
次に第二の導電材料としてポリシリコン膜１１ａを成膜し（図６）、酸化膜に対し高い選択比でエッチバックすることで第一のポリシリコンプラグ１０の周囲にポリシリコン１１を残すことで、容量コンタクト上部を拡大させた第二のポリシリコンプラグを形成する（図７）。
【００２０】
エッチバックは例えばＨＢｒとＯ２との混合ガスを用いてドライエッチングする場合、Ｏ２の流量をＨＢｒ＋Ｏ２の流量に対して１〜２％程度とし、５〜１０Ｐａのエッチングチャンバ内の圧力、５０〜１５０Ｗ範囲内のＲＦバイアスパワーでエッチングを行う。
【００２１】
次に層間絶縁膜（窒化シリコン膜）１２を成膜し、第二のポリシリコンプラグと同じ高さまでエッチバックする（図８）。層間絶縁膜（窒化シリコン膜）１２は、次工程のシリンダホール形成の際に、目合わせずれが生じた場合にも、ビット線層間絶縁膜８がエッチングされないようにするために設けられるが、必須ではない。次にシリンダコア酸化シリコン膜１３を形成し、シリンダホール１４をドライエッチにて開口する（図９）。その後、図１に示すようにキャパシタの下部電極１５（ポリシリコンやＴｉＮなど）、容量絶縁膜１６及び上部電極１７を形成する。
【００２２】
第一のポリシリコンプラグ１０の上部の突き出し量は、第一のポリシリコンプラグ１０の径の１／４倍〜１倍程度が好ましい。第二の導電材料の膜厚は、この第一のポリシリコンプラグ１０の突き出し量と同等の膜厚とすればよい。
【００２３】
上記の例では、第一の導電材料及び第二の導電材料として同じポリシリコン膜を用いており、第一のポリシリコンプラグ１０上部もポリシリコン膜１１ａのエッチバックの際にエッチングされているが、これに限定されず、第一の導電材料及び第二の導電材料を異なる材料とし、第二の導電材料のエッチバック終点を第一の導電材料の露出から検知するようにしても良い。また、第一の導電材料としては、ポリシリコンに限定されるものではなく、第一のコンタクトプラグを形成する層間膜とエッチング選択比がとれる材料であればよい。第二の導電材料も前記層間膜とエッチング選択比がとれる材料であればよい。
【００２４】
また、上記の例では、キャパシタに接続される容量コンタクトの形成を例に挙げて説明したが、ＳＡＣにて形成できない微細コンタクトの上部径を拡張する必要のあるコンタクト形成に本発明の方法は適用可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施例になる半導体記憶装置の断面構造を示すもので、ゲート配線と平行方向の断面構造図である。
【図２】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図３】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図４】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図５】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図６】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図７】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図８】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【図９】本発明の一実施例になる半導体記憶装置の製造方法を説明する工程断面図である。
【符号の説明】
【００２６】
１  ゲート層間絶縁膜
２  セルコンタクトポリシリコンプラグ
３  層間絶縁膜
４  ビットコン接続プラグ
５  ビット線（窒化タングステン膜）
６  ビット線（タングステン膜）
７  ビット線絶縁膜（窒化シリコン膜）
８  ビット線層間絶縁膜（酸化シリコン膜）
９  容量コンタクトホール
１０ａ、１１ａ  ポリシリコン膜
１０  ポリシリコンプラグ
１１  ポリシリコン
１２  層間絶縁膜（窒化シリコン膜）
１３  シリンダコア酸化シリコン膜
１４  シリンダホール
１５  下部電極
１６  容量絶縁膜
１７  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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