(57)【要約】【課題】センサ信号と検波信号との位相関係を精密に調整する。【解決手段】波形整形回路１０１は、物理量センサに供給される駆動信号Ｓｄｒｖを基準クロックＣＫｒｅｆに変換する。ＰＬＬ回路１０２は、基準クロックＣＫｒｅｆを逓倍してそれぞれ位相が異なるｎ個の発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１を生成する。セレクタ１０３は、設定値ＳＥＴ１に基づいて発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１のいずれか１つを選択クロックＣＫＳＥＬとして出力する。分周回路１０５は、選択クロックＣＫＳＥＬを分周してアナログ検波信号Ｓｄｅｔを生成する。入力アンプ１０６は、物理量センサからのセンサ信号Ｓ１０を電圧に変換してアナログセンサ信号Ｓｓｎｃとして出力する。同期検波回路１０７は、アナログ検波信号Ｓｄｅｔを用いてアナログセンサ信号Ｓｓｎｃから物理量信号を検波する。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
リング状に接続された複数の遅延素子を含み、それぞれ位相が異なる複数の発振クロックを生成する発振回路と、
前記センサ信号に対応する基準クロックと前記発振回路によって生成された複数の発振クロックのいずれか１つとの位相差に基づいて、前記発振回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する発振制御回路と、
前記発振回路によって生成された複数の発振クロックのいずれか１つを選択するセレクタと、
前記セレクタによって選択された発振クロックに基づいて前記センサ信号から前記物理量に対応する物理量信号を検波する検波回路とを備える
ことを特徴とする物理量検出回路。
【請求項２】
請求項１において、
前記検波回路は、
前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
前記セレクタによって選択された発振クロックに同期して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量信号を検波する乗算回路とを含む
ことを特徴とする物理量検出回路。
【請求項３】
請求項１において、
前記検波回路は、
前記セレクタによって選択された発振クロックを分周してアナログ検波信号を生成する分周回路と、
前記分周回路によって生成されたアナログ検波信号を用いて前記センサ信号から前記物理量信号を検波する同期検波回路とを含む
ことを特徴とする物理量検出回路。
【請求項４】
外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
縦続接続された複数の遅延素子を含み、前記センサ信号に対応する基準クロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する遅延回路と、
前記遅延回路によって生成された複数の遅延クロックのいずれか１つを選択するセレクタと、
前記セレクタによって選択された遅延クロックに基づいて前記センサ信号から前記物理量に対応する物理量信号を検波する検波回路とを備える
ことを特徴とする物理量検出回路。
【請求項５】
請求項４において、
前記基準クロックと前記遅延回路によって生成された複数の遅延クロックのいずれか１つとの位相差に基づいて前記遅延回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する遅延制御回路をさらに備える
ことを特徴とする物理量検出回路。
【請求項６】
請求項４において、
リング状に接続された複数の遅延素子を含み、発振クロックを生成する発振回路と、
前記基準クロックと前記発振回路によって生成された発振クロックとの位相差に基づいて前記発振回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御するための制御信号を出力する発振制御回路とをさらに備え、
前記遅延回路は、前記発振回路によって生成された発振クロックを順次遅延させて前記複数の遅延クロックを生成し、
前記遅延回路に含まれる複数の遅延素子は、それぞれ、前記発振制御回路からの制御信号に応じて自己の遅延時間を変化させる
ことを特徴とする物理量検出回路。
【請求項７】
請求項４，５，６のいずれか１項において、
前記検波回路は、
前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
前記セレクタによって選択された遅延クロックに同期して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することにより前記物理量信号を検波する乗算回路とを含む
ことを特徴とする物理量検出回路。
【請求項８】
請求項４，５，６のいずれか１項において、
前記検波回路は、前記セレクタによって選択された遅延クロックを用いて前記センサ信号から前記センサ信号を検波する
ことを特徴とする物理量検出回路。
【請求項９】
請求項１〜８のいずれか１項において、
前記基準クロックが供給されるとともに前記基準クロックの周波数よりも高い周波数を有する動作クロックに同期して動作し、前記基準クロックの遷移エッジから前記動作クロックの所定数のパルスが発生した後にタイミング信号を出力する位相調整回路をさらに備え、
前記検波回路は、前記位相調整回路からのタイミング信号に応答して前記物理量信号の検波を実行する
ことを特徴とする物理量検出回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の物理量検出回路と、
前記物理量センサと、
所定周波数を有する駆動信号を前記物理量センサに供給する駆動回路とを備え、
前記センサ信号の周波数および前記基準クロックの周波数は、前記駆動信号に周波数に対応する
ことを特徴とする物理量センサ装置。
【請求項１１】
外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
リング状に接続された複数の遅延素子を含む発振回路を有し、それぞれ位相が異なる複数のサンプリングクロックを生成するＰＬＬ回路と、
前記ＰＬＬ回路によって生成された複数のサンプリングクロックのいずれか１つを選択するセレクタと、
前記セレクタによって選択されたサンプリングクロックに同期して前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に基づいて前記物理量を検出する検出回路とを備える
ことを特徴とする物理量検出回路。
【請求項１２】
外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
縦続接続された複数の遅延素子を含み、所定のサンプリングクロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する遅延回路と、
前記遅延回路によって生成された複数の遅延クロックのいずれか１つを選択するセレクタと、
前記セレクタによって選択された遅延クロックに同期して前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に基づいて前記物理量を検出する検出回路とを備える
ことを特徴とする物理量検出回路。
【請求項１３】
外部から与えられた物理量を検知する物理量センサのセンサ信号から前記物理量に対応する物理量信号を検波する方法であって、
リング状に接続された複数の遅延素子を含む発振回路を有するＰＬＬ回路によってそれぞれ位相が異なる複数の発振クロックを生成し、
前記複数の発振クロックのうちいずれか１つに基づいて前記センサ信号から前記物理量信号を検波する
ことを特徴とする物理量検出方法。
【請求項１４】
外部から与えられた物理量を検知する物理量センサのセンサ信号から前記物理量に対応する物理量信号を検波する方法であって、
縦続接続された複数の遅延素子を含む遅延回路によってそれぞれ位相が異なる複数の遅延クロックを生成し、
前記複数の遅延クロックのうちいずれか１つに基づいて前記センサ信号から前記物理量信号を検波する
ことを特徴とする物理量検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、外部から与えられた物理量を検知する物理量センサに用いられる物理量検出回路およびそれを備える物理量センサ装置に関し、さらに詳しくは、センサ信号と検波信号との位相関係を調整する技術に関する。
【背景技術】
【０００２】
従来より、物理量（例えば、角速度や加速度など）を検出可能な物理量センサ装置は、デジタルカメラの手ぶれ検出，移動体（航空機，自動車，ロボット，船舶など）の姿勢制御，ミサイルや宇宙船の誘導などの多種多様な技術分野において利用されている。
【０００３】
一般的に、物理量センサ装置は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサと、検波信号（センサ信号の周波数に対応する周波数を有する信号）を用いてセンサ信号から物理量信号（物理量に対応する信号）を検波する物理量検出回路とを備える。このような物理量検出回路では、製造ばらつき（例えば、抵抗やコンデンサの拡散ばらつき等）や周辺環境の変動（例えば、温度変化など）が原因となって、センサ信号と検波信号との間に意図しない位相ずれが発生することがある。そのため、センサ信号と検波信号とが同期するようにセンサ信号と検波信号との位相関係を調整することが重要である。
【０００４】
そこで、特開平８−１４９１６号公報（特許文献１）には、感温素子（所定の温度特性を有する素子）を含む位相補正回路を備えることにより、温度変化に起因する位相ずれを補正する振動ジャイロが開示されている。
【特許文献１】特開平８−１４９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、製造ばらつきにより位相補正回路の温度特性が所望の温度特性になるとは限らないので、位相調整回路における位相補正量を精密に設定することが困難であった。このように、従来ではセンサ信号と検波信号との位相関係を精密に調整できないので、検波精度を向上させることが困難であった。
【０００６】
そこで、この発明は、センサ信号と検波信号との位相関係を精密に調整することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、リング状に接続された複数の遅延素子を含み、それぞれ位相が異なる複数の発振クロックを生成する発振回路と、上記センサ信号に対応する基準クロックと上記発振回路によって生成された複数の発振クロックのいずれか１つとの位相差に基づいて、上記発振回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する発振制御回路と、上記発振回路によって生成された複数の発振クロックのいずれか１つを選択するセレクタと、上記セレクタによって選択された発振クロックに基づいて上記センサ信号から上記物理量に対応する物理量信号を検波する検波回路とを備える。
【０００８】
上記物理量検出回路では、発振クロックの位相ずれ量（すなわち、遅延素子の遅延時間）を単位として検波タイミングを設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
【０００９】
この発明の別の局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、縦続接続された複数の遅延素子を含み、上記センサ信号に対応する基準クロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する遅延回路と、上記遅延回路によって生成された複数の遅延クロックのいずれか１つを選択するセレクタと、上記セレクタによって選択された遅延クロックに基づいて上記センサ信号から上記物理量に対応する物理量信号を検波する検波回路とを備える。
【００１０】
上記物理量検出回路では、遅延クロックの位相ずれ量（すなわち、遅延素子の遅延時間）を単位として検波タイミングを設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
【００１１】
なお、上記物理量検出回路は、上記基準クロックと上記遅延回路によって生成された複数の遅延クロックのいずれか１つとの位相差に基づいて上記遅延回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御する遅延制御回路をさらに備えていても良い。
【００１２】
または、上記物理量検出回路は、リング状に接続された複数の遅延素子を含み、発振クロックを生成する発振回路と、上記基準クロックと上記発振回路によって生成された発振クロックとの位相差に基づいて上記発振回路に含まれる複数の遅延素子のそれぞれの遅延時間を制御するための制御信号を出力する発振制御回路とをさらに備え、上記遅延回路は、上記発振回路によって生成された発振クロックを順次遅延させて上記複数の遅延クロックを生成し、上記遅延回路に含まれる複数の遅延素子は、それぞれ、上記発振制御回路からの制御信号に応じて自己の遅延時間を変化させても良い。
【００１３】
上記物理量検出回路では、発振回路の遅延素子の遅延時間の変動に伴って、遅延回路の遅延素子の遅延時間も変動する。発振回路に含まれる複数の遅延素子のそれぞれの遅延時間が短いほど、発振クロックの周波数が高くなる。遅延回路に含まれる複数の遅延素子のそれぞれの遅延時間が短いほど、遅延クロックの立ち上がり速度および立ち下がり速度が上昇する。このように、発振クロックの周波数変動に伴って遅延クロックの立ち上がり速度および立ち下がり速度が変動することにより、遅延クロックの波形崩れを抑制することができ、遅延クロックを精度良く生成することができる。
【００１４】
好ましくは、上記物理量検出回路は、上記基準クロックが供給されるとともに上記基準クロックの周波数よりも高い周波数を有する動作クロックに同期して動作し、上記基準クロックの遷移エッジから上記動作クロックの所定数のパルスが発生した後にタイミング信号を出力する位相調整回路をさらに備え、上記検波回路は、上記位相調整回路からのタイミング信号に応答して上記物理量信号の検波を実行する。
【００１５】
上記物理量検出回路では、動作クロックの周期を単位として基準クロックの遷移エッジから検波開始までの待機時間を設定できる。これにより、検波タイミングの調整幅を拡張することができ、検波精度をさらに向上させることができる。
【００１６】
この発明の別の局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、リング状に接続された複数の遅延素子を含む発振回路を有し、それぞれ位相が異なる複数のサンプリングクロックを生成するＰＬＬ回路と、上記ＰＬＬ回路によって生成された複数のサンプリングクロックのいずれか１つを選択するセレクタと、上記セレクタによって選択されたサンプリングクロックに同期して上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に基づいて上記物理量を検出する検出回路とを備える。
【００１７】
上記物理量検出回路では、発振クロックの位相ずれ量（すなわち、遅延素子の遅延時間）を単位としてサンプリングクロックの位相を設定できる。これにより、センサ信号のサンプリングポイントを移動させることができ、その結果、デジタルセンサ信号の位相を変更することができる。そのため、サンプリング周波数の増大を抑制しつつ位相調整の精度を向上させることができる。また、アナログ／デジタル変換回路のサンプリングタイミングを所望のサンプリングポイントに一致させる（または近づける）ことができるので、アナログ／デジタル変換の精度を向上させることができる。
【００１８】
この発明の別の局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、縦続接続された複数の遅延素子を含み、所定のサンプリングクロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する遅延回路と、上記遅延回路によって生成された複数の遅延クロックのいずれか１つを選択するセレクタと、上記セレクタによって選択された遅延クロックに同期して上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に基づいて上記物理量を検出する検出回路とを備える。
【００１９】
上記物理量検出回路では、遅延クロックの位相ずれ量（すなわち、遅延素子の遅延時間）を単位としてサンプリングクロックの位相を設定できる。
【００２０】
この発明の別の局面に従うと、物理量検出方法は、外部から与えられた物理量を検知する物理量センサのセンサ信号から上記物理量に対応する物理量信号を検波する方法であって、リング状に接続された複数の遅延素子を含む発振回路を有するＰＬＬ回路によってそれぞれ位相が異なる複数の発振クロックを生成し、上記複数の発振クロックのうちいずれか１つに基づいて上記センサ信号から上記物理量信号を検波する。
【００２１】
上記物理量検出方法では、発振クロックの位相ずれ量（すなわち、遅延素子の遅延時間）を単位として検波タイミングを設定できる。
【００２２】
この発明の別の局面に従うと、物理量検出方法は、外部から与えられた物理量を検知する物理量センサのセンサ信号から上記物理量に対応する物理量信号を検波する方法であって、縦続接続された複数の遅延素子を含む遅延回路によってそれぞれ位相が異なる複数の遅延クロックを生成し、上記複数の遅延クロックのうちいずれか１つに基づいて上記センサ信号から上記物理量信号を検波する。
【００２３】
上記物理量検出方法では、遅延クロックの位相ずれ量（すなわち、遅延素子の遅延時間）を単位として検波タイミングを設定できる。
【発明の効果】
【００２４】
以上のように、センサ信号と検波信号との位相関係を精密に調整できる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２６】
（実施形態１）
図１は、この発明の実施形態１による物理量センサ装置の構成を示す。物理量センサ装置は、物理量センサ１０と、駆動回路１１と、物理量検出回路１２とを備える。物理量センサ１０は、所定周波数を有する駆動信号Ｓｄｒｖが駆動回路１１から供給されるとともに、外部から与えられた物理量（例えば、角速度，加速度など）に応じてセンサ信号Ｓ１０を出力する。センサ信号Ｓ１０の周波数は、駆動信号Ｓｄｒｖの周波数に対応する。例えば、センサ信号Ｓ１０の中心周波数は、駆動信号Ｓｄｒｖの周波数に相当する。なお、ここでは、物理量センサ１０は、音叉型角速度センサであるものとする。駆動回路１１は、駆動信号Ｓｄｒｖを物理量センサ１０に供給する。また、駆動回路１１は、物理量センサ１０からの振動信号Ｓｏｓｃに応じて駆動信号Ｓｄｒｖの周波数および振幅を調整する。物理量検出回路１２は、物理量センサ１０からのセンサ信号Ｓ１０に基づいて物理量を検出する。
【００２７】
〔物理量センサ〕
物理量センサ１０は、音叉本体１０ａと、駆動用圧電素子Ｐｄｒｖと、振動検出用圧電素子Ｐｏｓｃと、角速度検出用圧電素子ＰＤａ，ＰＤｂとを有する。音叉本体１０ａは、それぞれが中央部で直角にねじられた一対の音叉片（駆動用・検出用）と、音叉片の各々の一端を連結する連結部と、回転軸となるように連結部に設けられた支持ピンとを有する。駆動用圧電素子Ｐｄｒｖは、駆動回路１１からの駆動信号Ｓｄｒｖの周波数および振幅に応じて駆動用の音叉片を振動させる。これにより、駆動用の音叉片と検出用の音叉片とが互いに共振する。この音叉振動によって、振動検出用圧電素子Ｐｏｓｃには、電荷が発生する（すなわち、振動信号Ｓｏｓｃが発生する）。また、回転角速度が発生すると、角速度検出用圧電素子ＰＤａ，ＰＤｂには、回転角速度（コリオリ力）に応じた電荷が発生する（すなわち、センサ信号Ｓ１０が発生する）。
【００２８】
〔駆動回路〕
駆動回路１１では、モニタアンプ１１ａは、物理量センサ１０からの振動信号Ｓｏｓｃを電圧に変換し、自動利得制御増幅器（ＡＧＣ）１１ｂは、駆動アンプ１１ｃに供給される電圧が一定値になるように、自己の増幅利得を変化させる。駆動アンプ１１ｃは、自動利得制御増幅器１１ｂの出力に応じて駆動信号Ｓｄｒｖの周波数および振幅を制御する。このように、振動信号Ｓｏｓｃに応じて駆動信号Ｓｄｒｖが調整されることにより、物理量センサ１０の最大振動振幅および振動周波数が一定に保たれる。
【００２９】
〔物理量検出回路〕
図２は、図１に示した物理量検出回路１２の構成を示す。物理量検出回路１２は、波形整形回路１０１と、ＰＬＬ回路１０２を構成する電圧制御発振回路（ＶＣＯ）１０２ａおよび発振制御回路１０２ｂと、セレクタ１０３と、位相調整カウンタ１０４と、分周回路１０５と、入力アンプ１０６と、同期検波回路１０７と、ローパスフィルタ１０８と、出力アンプ１０９とを含む。
【００３０】
波形整形回路１０１は、駆動信号Ｓｄｒｖを方形波に変換し、基準クロックＣＫｒｅｆとして出力する。例えば、波形整形回路１０１は、コンパレータやインバータによって構成される。基準クロックＣＫｒｅｆの周波数は、駆動信号Ｓｄｒｖの周波数（すなわち、センサ信号Ｓ１０の周波数）と実質的に同一である。
【００３１】
図３のように、電圧制御発振回路１０２ａは、ループ状に接続されたｎ個（ｎは２以上の整数）の遅延素子ＤＬ，ＤＬ，・・・と、制御電圧Ｖｃに対応する電流を遅延素子ＤＬ，ＤＬ，・・・のそれぞれに供給するトランジスタＴｒとを含み、それぞれ位相が異なるｎ個の発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１を生成する。すなわち、遅延素子ＤＬ，ＤＬ，・・・のそれぞれの遅延時間を“ｔ”とすると、発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１の位相は“ｔ”ずつずれている。
【００３２】
図２に戻って、発振制御回路１０２ｂは、波形整形回路１０１からの基準クロックＣＫｒｅｆと電圧制御発振回路１０２ａからの発振クロックＣＫ０との位相差に基づいて制御電圧Ｖｃを増減させることにより、電圧制御発振回路１０２ａに含まれる遅延素子ＤＬ，ＤＬ，・・・のそれぞれの遅延時間を制御する。例えば、発振制御回路１０２ｂは、制御電圧Ｖｃを生成するローパスフィルタ（ＬＰＦ）と、発振クロックＣＫ０を分周して分周クロックＣＫｄｉｖを生成する分周器（ＤＩＶ）と、基準クロックＣＫｒｅｆと分周クロックＣＫｄｉｖとの位相差に基づいて充電信号ＵＰまたは放電信号ＤＮを出力する位相周波数検出回路（ＰＦＤ）と、充電信号ＵＰまたは放電信号ＤＮに応じてローパスフィルタ（ＬＰＦ）の制御電圧Ｖｃを増加または減少させるチャージポンプ（ＣＰ）とを含む。このようにして制御電圧Ｖｃが調整されることにより、遅延素子ＤＬの遅延時間“ｔ”は“Ｔ／ｎ”に設定される。なお、“Ｔ”は、発振クロックＣＫ０の周期を示す。
【００３３】
セレクタ１０３は、外部制御により設定された設定値ＳＥＴ１に応じて、発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１のいずれか１つを選択し、選択した発振クロックを選択クロックＣＫＳＥＬとして出力する。設定値ＳＥＴ１は、基準クロックＣＫｒｅｆに対する選択クロックＣＫＳＥＬの遅延時間を設定するための値である。
【００３４】
位相調整カウンタ１０４は、基準クロックＣＫｒｅｆの遷移エッジ（ここでは、立ち上がりエッジ）に応答して発振クロックＣＫ０の発生パルス数の計数を開始し、そのカウント値が外部制御によって設定された設定値ＳＥＴ２に到達するとタイミング信号ＴＴＴを出力する。設定値ＳＥＴ２は、基準クロックＣＫｒｅｆの遷移エッジから検波開始までの待機時間を設定するための値であり、発振クロックＣＫ０のパルス数を示す。例えば、位相調整カウンタ１０４は、複数のフリップフロップや論理演算素子によって構成される。
【００３５】
分周回路１０５は、位相調整カウンタ１０４からのタイミング信号ＴＴＴの遷移エッジに応答して、選択クロックＣＫＳＥＬの分周を開始する。分周回路１０５は、選択クロックＣＫＳＥＬを分周することにより、基準クロックＣＫｒｅｆの周波数と同一の周波数を有するアナログ検波信号Ｓｄｅｔを生成する。例えば、選択クロックＣＫＳＥＬの周波数が基準クロックＣＫｒｅｆの周波数の１６倍である場合、分周回路１０５は、選択クロックＣＫＳＥＬの周波数の１／１６に分周する。
【００３６】
入力アンプ１０６は、物理量センサ１０からのセンサ信号Ｓ１０を電圧に変換し、アナログセンサ信号Ｓｓｎｃとして出力する。
【００３７】
同期検波回路１０７は、分周回路１０５からのアナログ検波信号Ｓｄｅｔを用いて入力アンプ１０６によって得られたアナログセンサ信号Ｓｓｎｃから物理量信号（物理量センサ１０によって検知された物理量に対応する信号）を検波する。
【００３８】
ローパスフィルタ１０８は、ノイズ除去等のために同期検波回路１０７によって検波された物理量信号のうち低周波数成分のみを通過させる。出力アンプ１０９は、ローパスフィルタ１０８によって処理された物理量信号を増幅し、アナログ検出信号Ｓｐｈｙとして出力する。
【００３９】
〔動作〕
次に、図４を参照しつつ、図２に示した物理量検出回路１２による動作について説明する。なお、ここでは、電圧制御発振回路１０２ａに含まれる遅延素子ＤＬの個数を“４”とし、アナログセンサ信号Ｓｓｎｃの位相は、駆動信号Ｓｄｒｖの位相（すなわち、基準クロックＣＫｒｅｆの位相）よりも“６Ｔ＋３ｔ”だけ遅れているものとする。
【００４０】
波形整形回路１０１は、駆動信号Ｓｄｒｖを基準クロックＣＫｒｅｆに変換し、電圧制御発振回路１０２ａは、発振クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３を生成する。また、位相調整カウンタ１０４は、基準クロックＣＫｒｅｆの遷移エッジに応答して発振クロックＣＫ０の発生パルス数のカウントを開始する。
【００４１】
ここで、設定値ＳＥＴ１を“３”に設定すると、セレクタ１０３は、３番目の発振クロックＣＫ３を選択クロックＣＫＳＥＬとして選択する。これにより、選択クロックＣＫＳＥＬの遅延時間を、電圧制御発振回路１０２ａの遅延素子ＤＬの３個分の遅延時間“３ｔ”に設定できる。
【００４２】
また、設定値ＳＥＴ２を“６”に設定すると、位相調整カウンタ１０４は、カウント値が“６”に到達するとタイミング信号ＴＴＴを出力する。分周回路１０５は、タイミング信号ＴＴＴの遷移エッジが発生した後に選択クロックＣＫＳＥＬの分周を開始する。すなわち、基準クロックＣＫｒｅｆの遷移エッジから検波開始（アナログ検波信号Ｓｄｅｔの生成開始）までの待機時間を発振クロックＣＫ０の６周期“６Ｔ”に設定できる。
【００４３】
このようにして、アナログ検波信号Ｓｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。また、アナログ検波信号Ｓｄｅｔの周波数は基準クロックＣＫｒｅｆの周波数と同一であるので、同期検波回路１０７は、アナログ検波信号Ｓｄｅｔをそのままアナログセンサ信号Ｓｓｎｃに乗算して物理量信号を検出する。
【００４４】
以上のように、発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１の位相ずれ量（すなわち、遅延素子ＤＬの遅延時間“ｔ”）を単位としてアナログ検波信号Ｓｄｅｔの位相を設定できる。発振クロックの周波数が高い程、アナログ検波信号Ｓｄｅｔの位相を精密に設定できる。また、遅延素子ＤＬａの個数が多い程、アナログ検波信号Ｓｄｅｔの位相を精密に設定できる。このように、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
【００４５】
また、位相調整カウンタ１０４は、発振クロックＣＫ０の周期“Ｔ”を単位としてアナログ検波信号Ｓｄｅｔの生成タイミングを設定できる。これにより、検波信号の調整幅を拡張することができ、検波精度をさらに向上させることができる。なお、位相調整カウンタ１０４は、他の発振クロックＣＫ１，ＣＫ２，・・・，ＣＫｎ−１や選択クロックＣＫＳＥＬに同期して動作しても良いし、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別のクロックに同期して動作しても良い。
【００４６】
さらに、デジタル回路（ＰＬＬ回路１０２，セレクタ１０３，位相調整カウンタ１０４）によって検波信号の位相を調整することにより、従来よりも製造ばらつきや周辺環境の変動に対する耐性を強化することができる。すなわち、製造ばらつきや周辺環境の変動に起因する遅延時間の誤差を少なくすることができる。
【００４７】
（実施形態１の変形例１）
また、図５のように、ＰＬＬ回路１０２，セレクタ１０３，位相調整カウンタ１０４は、デジタル化された物理量検出回路にも適用可能である。図５に示した物理量検出回路１２ａは、図２に示した分周回路１０５，入力アンプ１０６，同期検波回路１０７，ローパスフィルタ１０８，出力アンプ１０９に代えて、検波信号生成器１１１と、入力アンプ１１２と、アナログ／デジタル変換器（Ａ／Ｄ）１１３と、乗算器１１４と、デジタルフィルタ１１５とを含む。その他の構成は、図２と同様である。
【００４８】
検波信号生成器１１１は、セレクタ１０３からの選択クロックＣＫＳＥＬに同期して動作し、位相調整カウンタ１０４からのタイミング信号ＴＴＴの遷移エッジに応答して正弦波信号に対応するデジタル検波信号Ｄｄｅｔの生成を開始する。デジタル検波信号Ｄｄｅｔは、複数の正弦波データによって構成される。複数の正弦波データは、それぞれ、所定クロック（例えば、選択クロックＣＫＳＥＬ）に同期して所定周波数の正弦波信号（例えば、駆動信号Ｓｄｒｖ）をサンプリングすることによって得られる複数のアナログ値（振幅値）に対応する。例えば、複数の正弦波データは、正弦関数で表現される理想的な振幅値を示す。
【００４９】
入力アンプ１１２は、物理量センサ１０からのセンサ信号Ｓ１０を電圧に変換し、アナログセンサ信号Ｓｓｎｃとして出力する。アナログ／デジタル変換器１１３は、セレクタ１０３からの選択クロックＣＫＳＥＬに同期してアナログセンサ信号Ｓｓｎｃをサンプリングし、サンプリングしたアナログ値（振幅値）をデジタル値に変換する。これにより、アナログセンサ信号Ｓｓｎｃは、複数のデジタル値によって構成されたデジタルセンサ信号Ｄｓｎｃに変換される。
【００５０】
乗算器１１４は、アナログ／デジタル変換器１１３によって得られたデジタル信号Ｄｓｎｃに検波信号生成器１１１によって生成されたデジタル検波信号Ｄｄｅｔを乗算する。これにより、物理量信号が検波される。デジタルフィルタ１１５は、選択クロックＣＫＳＥＬに同期して動作し、ノイズ除去等のために乗算器１１４によって検波された物理量信号のうち低周波数成分のみをデジタル検出信号Ｄｐｈｙとして通過させる。
【００５１】
〔動作〕
次に、図６を参照しつつ、図５に示した物理量検出回路１２ａによる動作について説明する。なお、波形整形回路１０１，ＰＬＬ回路１０２，セレクタ１０３，位相調整カウンタ１０４による処理は図４と同様である。
【００５２】
アナログ／デジタル変換器１１３は、選択クロックＣＫＳＥＬに同期してアナログセンサ信号Ｓｓｎｃをデジタル値Ｐ０，Ｐ１，Ｐ２，・・・・に変換する。検波信号生成器１１１は、位相調整カウンタ１０４からタイミング信号ＴＴＴが出力された後に、セレクタ１０３からの選択クロックＣＫＳＥＬに同期して正弦波データＤ０，Ｄ１，Ｄ２・・・を順番に出力する。乗算器１１４は、アナログ／デジタル変換器１１３によって得られたデジタル値Ｐ０，Ｐ１，Ｐ２，・・・に検波信号生成器１１３からの正弦波データＤ０，Ｄ１，Ｄ２，・・・をそれぞれ乗算する。
【００５３】
以上のように、物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変化に対する耐性を強化することができ、検波精度をさらに向上させることができる。
【００５４】
また、図２に示した物理量検出回路１２と同様に、発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１の位相ずれ量を単位としてデジタル検波信号Ｄｄｅｔの位相を設定できるとともに、発振クロックＣＫ０の周期を単位として基準クロックＣＫｒｅｆの遷移エッジから検波開始（デジタル検波信号Ｄｄｅｔの生成開始）までの待機時間を設定できる。
【００５５】
さらに、選択クロックＣＫＳＥＬの位相を調整することにより、アナログ／デジタル変換器１１３のサンプリングタイミングを変化させることができる。その結果、アナログセンサ信号Ｓｓｎｃのサンプリングポイントが移動するので、デジタルセンサ信号Ｄｓｎｃの位相を変更することができる。これにより、アナログ／デジタル変換器１１３のサンプリング周波数の増大を抑制しつつ位相調整の精度を向上させることができる。また、アナログ／デジタル変換器１１３のサンプリングタイミング（すなわち、選択クロックＣＫＳＥＬの遷移エッジ）を所望のサンプリングポイントに一致させる（または近づける）ことができるので、アナログ／デジタル変換の精度を向上させることができる。
【００５６】
なお、検波信号生成器１１１，デジタルフィルタ１１５は、発振クロックＣＫ０〜ＣＫｎ−１に同期して動作しても良い。
【００５７】
（実施形態１の変形例２）
また、図７のように、ＰＬＬ回路１０２，セレクタ１０３，位相調整カウンタ１０４は、オーバーサンプリング型の物理量検出回路にも適用可能である。図７に示した物理量検出回路１２ｂは、図５に示した構成に加えて、分周回路１２１と、デシメーションフィルタ１２２とを備える。
【００５８】
分周回路１２１は、位相調整カウンタ１０４からのタイミング信号ＴＴＴの遷移エッジに応答して選択クロックＣＫＳＥＬの分周を開始し、選択クロックＣＫＳＥＬの周波数よりも低い周波数を有する動作クロックＣＫｂを生成する。検波信号生成器１１１，デジタルフィルタ１１５は、分周回路１２１からの動作クロックＣＫｂに同期して動作する。
【００５９】
デシメーションフィルタ１２２は、選択クロックＣＫＳＥＬに同期して動作し、デジタルセンサ信号Ｄｓｎｃにデシメーション処理（ローパスフィルタリング処理やデジタル値の間引きなど）を実行することにより、選択クロックＣＫＳＥＬに対応するデジタルセンサ信号Ｄｓｎｃを動作クロックＣＫｂに対応するデジタルセンサ信号Ｄｄｃに変換する。例えば、デシメーションフィルタ１２２は、デジタルセンサ信号Ｄｓｎｃからデジタル値を１つおきに間引き、デジタル値Ｐ０，Ｐ２，Ｐ４，・・・をデジタルセンサ信号Ｄｄｓとして出力する。乗算器１１４は、デシメーションフィルタ１２２からのデジタルセンサ信号Ｄｄｓ（デジタル値Ｐ０，Ｐ２，Ｐ４，・・・）に検波信号生成器１１１からのデジタル検波信号Ｄｄｅｔ（正弦波データＤ０，Ｄ２，Ｄ４，・・・・）を乗算する。
【００６０】
このように分周回路１２１によって選択クロックＣＫＳＥＬに同期した動作クロックＣＫｂを生成することにより、検波信号生成器１１１とデシメーションフィルタ１２２とを互いに同期させることができるので、乗算器１１４において物理量信号を正確に検波することができる。
【００６１】
なお、アナログ／デジタル変換器１１３は、発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１に同期して動作しても良い。
【００６２】
（実施形態２）
図８は、この発明の実施形態２による物理量検出回路の構成を示す。この物理量検出回路２２は、図１に示した物理量検出回路１２に代えて物理量センサ装置に用いられるものであり、図２に示したＰＬＬ回路１０２に代えて、逓倍回路２０１と、ＤＬＬ回路２０２を構成する電圧制御遅延回路（ＶＣＤＬ）２０２ａおよび遅延制御回路２０２ｂとを含む。その他の構成は、図２と同様である。
【００６３】
逓倍回路２０１は、基準クロックＣＫｒｅｆを逓倍し、逓倍クロックＣＫａを生成する。例えば、逓倍回路２０１は、ＰＬＬ回路によって構成される。
【００６４】
図９のように、電圧制御遅延回路２０２ａは、縦続接続されたｎ個の遅延素子ＤＬａ，ＤＬａ，・・・と、制御電圧Ｖｃに対応する電流を遅延素子ＤＬａ，ＤＬａ，・・・のそれぞれに供給するトランジスタＴｒａとを含み、逓倍回路２０１からの逓倍クロックＣＫａを順次遅延させてそれぞれ位相が異なるｎ個の遅延クロックＣＫｄ１，ＣＫｄ２，・・・ＣＫｄｎを生成する。すなわち、遅延素子ＤＬａ，ＤＬａ，・・・のそれぞれの遅延時間を“ｔ”とすると、遅延クロックＣＫｄ１，ＣＫｄ２，・・・，ＣＫｄｎの位相は“ｔ”ずつずれている。
【００６５】
図８に戻って、遅延制御回路２０２ｂは、逓倍クロックＣＫａと遅延クロックＣＫｄｎとの位相差に基づいて制御電圧Ｖｃを増減することにより、電圧制御遅延回路２０２ａに含まれるｎ個の遅延素子ＤＬａ，ＤＬａ，・・・のそれぞれの遅延時間を制御する。このようにして制御電圧Ｖｃが調整されることにより、遅延素子ＤＬａの遅延時間“ｔ”は“Ｔ／ｎ”に設定される。なお、“Ｔ”は、逓倍クロックＣＫａの周期を示す。
【００６６】
位相調整カウンタ１０４は、基準クロックＣＫｒｅｆの遷移エッジに応答して、逓倍クロックＣＫａの発生パルス数のカウントを開始する。
【００６７】
〔動作〕
次に、図１０を参照しつつ、図８に示した物理量検出回路２２による動作について説明する。なお、ここでは、電圧制御遅延回路２０２ａに含まれる遅延素子ＤＬａの個数を“４”とし、アナログセンサ信号Ｓｓｎｃの位相は、駆動信号Ｓｄｒｖの位相（すなわち、基準クロックＣＫｒｅｆの位相）よりも“６Ｔ＋３ｔ”だけ遅れているものとする。
【００６８】
波形整形回路１０１は、駆動信号Ｓｄｒｖを基準クロックＣＫｒｅｆに変換し、逓倍回路２０１は、基準クロックＣＫｒｅｆに基づいて逓倍クロックＣＫａを生成する。電圧制御遅延回路２０２ａは、遅延クロックＣＫｄ１，ＣＫｄ２，ＣＫｄ３，ＣＫｄ４を生成する。また、位相調整カウンタ１０４は、基準クロックＣＫｒｅｆの遷移エッジに応答して逓倍クロックＣＫａの発生パルス数のカウントを開始する。
【００６９】
ここで、設定値ＳＥＴ１を“３”に設定すると、セレクタ１０３は、第３番目の遅延クロックＣＫｄ３を選択クロックＣＫＳＥＬとして選択する。これにより、選択クロックＣＫＳＥＬの遅延時間を、電圧制御遅延回路２０２ａの遅延素子ＤＬａの３個分の遅延時間“３ｔ”に設定できる。
【００７０】
また、設定値ＳＥＴ２を“６”に設定することにより、基準クロックＣＫｒｅｆの遷移から分周処理の開始までの待機時間を逓倍クロックＣＫａの６周期“６Ｔ”に設定できる。
【００７１】
以上のように、遅延クロックＣＫｄ１，ＣＫｄ２，・・・ＣＫｄｎの位相ずれ量（すなわち、遅延素子ＤＬａの遅延時間“ｔ”）を単位としてアナログ検波信号Ｓｄｅｔの位相を設定できる。逓倍クロックＣＫａの周波数が高い程、アナログ検波信号Ｓｄｅｔの位相を精密に設定できる。また、遅延素子ＤＬａの個数が多い程、アナログ検波信号Ｓｄｅｔの位相を精密に設定できる。このように、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
【００７２】
また、逓倍クロックＣＫａの周期“Ｔ”を単位としてアナログ検波信号Ｓｄｅｔの出力タイミングを設定できるので、検波信号の調整幅を拡張することができる。なお、位相調整カウンタ１０４は、遅延クロックＣＫｄ１，ＣＫｄ２，・・・，ＣＫｄｎや選択クロックＣＫＳＥＬに同期して動作しても良いし、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別のクロックに同期して動作しても良い。
【００７３】
さらに、デジタル回路（ＤＬＬ回路２０２，セレクタ１０３）によって検波信号の位相を調整することにより、従来よりも製造ばらつきや周辺環境の変動に対する耐性を強化することができる。
【００７４】
なお、電圧制御遅延回路２０２ａおよび遅延制御回路２０２ｂは、逓倍回路２０１を介して波形整形回路１０１からの基準クロックＣＫｒｅｆを受けているが、逓倍回路２０１を介さずに基準クロックＣＫｒｅｆを受けても良い。
【００７５】
（実施形態２の変形例）
また、図１１のように、ＤＬＬ回路２０２，セレクタ１０３，位相調整カウンタ１０４は、デジタル化された物理量検出回路にも適用可能である。図１１に示した物理量検出回路２２ａは、図５に示したＰＬＬ回路１０２に代えて、図８に示した逓倍回路２０１，ＤＬＬ回路２０２を含む。その他の構成は、図５と同様である。
【００７６】
さらに、図１１に示した物理量検出回路２２ａは、図７に示した分周回路１２１，デシメーションフィルタ１２２をさらに備えていても良い。すなわち、ＤＬＬ回路２０２，セレクタ１０３は、オーバーサンプリング型の物理量検出回路にも適用可能である。
【００７７】
（実施形態３）
図１２は、この発明の実施形態３による物理量検出回路の構成を示す。この物理量検出回路３２は、図１に示した物理量検出回路１２に代えて物理量センサ装置に用いられるものであり、図８に示した逓倍回路２０１，遅延制御回路２０２ｂに代えて、ＰＬＬ回路３０１を構成する電圧制御発振回路（ＶＣＯ）３０１ａおよび発振制御回路３０１ｂを含む。その他の構成は、図８と同様である。
【００７８】
電圧制御発振回路３０１ａは、発振制御回路３０１ｂからの制御電圧Ｖ３０１に対応する周波数を有する逓倍クロックＣＫａを生成する。発振制御回路３０１ｂは、波形整形回路１０１からの基準クロックＣＫｒｅｆと電圧制御発振回路３０１ａからの逓倍クロックＣＫａとの位相差に基づいて制御電圧Ｖ３０１を増減させる。この制御電圧Ｖ３０１は、電圧制御遅延回路２０２ａにも供給される。
【００７９】
電圧制御遅延回路２０２ａでは、制御電圧Ｖ３０１が高い程、遅延クロックＣＫｄ１，ＣＫｄ２，・・・ＣＫｄｎの位相ずれ量（すなわち、遅延素子ＤＬａの遅延時間“ｔ”）が小さくなる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
【００８０】
図１３は、図１２に示した電圧制御発振回路３０１ａおよび電圧制御遅延回路２０２ａの構成を示す。電圧制御発振回路３０１ａは、リング状に接続された複数の遅延素子ＤＬｂ，ＤＬｂ，・・・と、制御電圧Ｖ３０１に対応する電流を遅延素子ＤＬｂ，ＤＬｂ，・・・のそれぞれに供給するトランジスタＴｒｂとを含む。制御電圧Ｖ３０１は、トランジスタＴｒｂおよび電圧制御遅延回路２０２ａのトランジスタＴｒａに供給される。すなわち、遅延素子ＤＬｂの遅延時間の変動に伴って、遅延素子ＤＬａの遅延時間も変動する。
【００８１】
電圧制御発振回路３０１ａでは、制御電圧Ｖ３０１の増加に伴って遅延素子ＤＬｂ，ＤＬｂ，・・・のそれぞれの応答速度が上昇し、それぞれの遅延時間が短くなる。その結果、逓倍クロックＣＫａの周波数が上昇する。一方、電圧制御遅延回路２０２ａにおいても、制御電圧Ｖ３０１の増加に伴って遅延素子ＤＬａ，ＤＬａ，・・・のそれぞれの応答速度が上昇し、その結果、遅延クロックＣＫｄ１，ＣＫｄ２，・・・，ＣＫｄｎの立ち上がり速度および立ち下がり速度が上昇する。このように、逓倍クロックＣＫａの周波数変動に伴って電圧制御遅延回路２０２ａの遅延クロックＣＫｄ１，ＣＫｄ２，・・・，ＣＫｄｎの立ち上がり速度および立ち下がり速度が変動することにより、遅延クロックＣＫｄ１，ＣＫｄ２，・・・，ＣＫｄｎの波形崩れを抑制することができ、遅延クロックＣＫｄ１，ＣＫｄ２，・・・，ＣＫｄｎを精度良く生成することができる。
【００８２】
（実施形態３の変形例）
なお、図１１に示した逓倍回路２０１および遅延制御回路２０２ｂを図１２に示したＰＬＬ回路３０１に置き換えても良い。すなわち、ＰＬＬ回路３０１，電圧制御遅延回路２０２ａ，セレクタ１０３は、デジタル化された物理量検出回路やオーバーサンプリング型の物理量検出回路にも適用可能である。
【００８３】
また、物理量検出回路３２は、ＰＬＬ回路３０１を備えていなくても良い。この場合、電圧制御遅延回路２０２ａには、逓倍クロックＣＫａに代えて基準クロックＣＫｒｅｆが供給され、外部から制御電圧Ｖ３０１が供給される。このように構成した場合も、遅延クロックＣＫｄ１，ＣＫｄ２，・・・ＣＫｄｎの位相ずれ量（すなわち、遅延素子ＤＬａの遅延時間“ｔ”）を単位としてアナログ検波信号Ｓｄｅｔの位相を設定できる。
【００８４】
（位相調整回路）
以上の各実施形態において、物理量検出回路は、位相調整カウンタ１０４に代えて、図１４Ａのような位相調整回路１０４ａを備えていても良い。位相調整回路１０４ａは、シフトレジスタ１０４Ｒと、セレクタ１０４Ｓとを含む。
【００８５】
シフトレジスタ１０４Ｒは、発振クロックＣＫ０（または、逓倍クロックＣＫａ）に同期して基準クロックＣＫｒｅｆを順次シフトさせることにより、位相が所定量ずつずれたｍ個（ｍは２以上の整数）の遅延クロックＣＣ１，ＣＣ２，・・・，ＣＣｍを生成する。セレクタ１０４Ｓは、外部制御により設定された設定値ＳＥＴ２に応じて、遅延クロックＣＣ１，ＣＣ２，・・・，ＣＣｍのいずれか１つを選択し、選択した遅延クロックをタイミング信号ＴＴＴとして出力する。例えば、設定値ＳＥＴ２を“３”に設定すると、セレクタ１０４Ｓは、第３番目の遅延クロックＣＣ３をタイミング信号ＴＴＴとして選択する（図１４Ｂ参照）。これにより、基準クロックＣＫｒｅｆの遷移から分周処理の開始（または、デジタル検波信号の生成開始）までの待機時間を発振クロックＣＫ０（または、逓倍クロックＣＫａ）の３周期“３Ｔ”に設定することができる。
【００８６】
なお、各物理量検出回路は、位相調整カウンタ１０４を備えていなくても良い。この場合、検波信号生成器１１１は、基準クロックＣＫｒｅｆの遷移に応答してデジタル検波信号の生成を開始する。
【００８７】
（位相周波数変換器）
また、図１５のような位相周波数変換器５００を用いて、アナログ／デジタル変換器１１３に供給されるサンプリングクロックＣＫｓｐを生成しても良い。位相周波数変換器５００は、電圧制御発振回路１０２ａからの２ｉ＋２個（４≦２ｉ＋２≦ｎ）の発振クロックＣＫ０，ＣＫ１，ＣＫ２，・・・，ＣＫ（２ｉ），ＣＫ（２ｉ＋１）に基づいてサンプリングクロックＣＫｓｐを生成する。例えば、位相周波数変換器５００は、０番目の発振クロックＣＫ０および偶数番目の発振クロックＣＫ２，・・・，ＣＫ（２ｉ）にそれぞれ対応する（ｉ＋１）個の論理回路５０１ａ，５０１ａ，・・・と、奇数番目の発振クロックＣＫ１，ＣＫ３，・・・，ＣＫ（２ｉ＋１）にそれぞれ対応する（ｉ＋１）個の論理回路５０１ｂ，５０１ｂ，・・・と、ＯＲ回路５０２ａ，５０２ｂと、フリップフロップ５０３とを含む。
【００８８】
次に、図１６を参照しつつ、図１５に示した位相周波数変換器５００による逓倍処理について説明する。なお、ここでは、ｉ＝２であるものとする。
【００８９】
論理回路５０１ａ，５０１ａ，・・・は、それぞれ、自己に対応する発振クロックＣＫ０，ＣＫ２，・・・，ＣＫ（２ｉ）の立ち上がりエッジを検出するとパルス信号ＰＡ０，ＰＡ２，・・・，ＰＡ（２ｉ）を出力する。同様に、論理回路５０１ｂ，５０１ｂ，・・・は、それぞれ、自己に対応する発振クロックＣＫ１，ＣＫ３，・・・，ＣＫ（２ｉ＋１）の立ち上がりエッジを検出するとパルス信号ＰＢ１，ＰＢ３，・・・，ＰＢ（２ｉ＋１）を出力する。ＯＲ回路５０２ａは、パルス信号ＰＡ０，ＰＡ２，・・・，ＰＡ（２ｉ）を合成して合成信号ＰＡとして出力し、ＯＲ回路５０２ｂは、パルス信号ＰＢ１，ＰＢ３，・・・，ＰＢ（２ｉ＋１）を合成して合成信号ＰＢとして出力する。フリップフロップ５０３は、合成信号ＰＡの立ち上がりエッジに応答してサンプリングクロックＣＫｓｐの論理レベルをローレベルからハイレベルに遷移させ、合成信号ＰＢの立ち上がりエッジに応答してサンプリングクロックＣＫｓｐの論理レベルをハイレベルからローレベルに遷移させる。
【００９０】
このようにして発振クロックＣＫ０の周波数よりも高い周波数を有するサンプリングクロックＣＫｓｐをアナログ／デジタル変換器１１３へ供給することにより、アナログ／デジタル変換の精度を向上させることができる。また、ＰＬＬ回路１０２の負担を軽減させることができるので、高周波数化に起因するノイズ発生を抑制することができる。
【００９１】
なお、位相周波数変換器５００は、電圧制御発振回路１０２ａだけでなく、電圧制御遅延回路２０２ａにも適用可能である。例えば、論理回路５０１ａ，５０１ａ，・・・は、それぞれ、逓倍クロックＣＫａおよび偶数番目の遅延クロックＣＫｄ２，・・・，ＣＫｄ（２ｉ）に対応し、論理回路５０１ｂ，５０１ｂ，・・・は、それぞれ、奇数番目の遅延クロックＣＫｄ１，ＣＫｄ３，・・・，ＣＫｄ（２ｉ＋１）に対応する。
【００９２】
（その他の実施形態）
なお、以上の各実施形態における物理量センサ１０は、音叉型に限らず、円柱型，正三角柱型，正四角柱型，リング型や、その他の形状であっても良い。また、図１７のように、物理量センサ１０は、静電容量式加速度センサであっても良い。物理量センサ１０は、固定部１０ｂと、可動部１０ｃと、可動電極Ｐｍａ，Ｐｍｂと、検出電極Ｐｆａ，Ｐｆｂと、差動増幅器１０ｄとを有する。可動部１０ｃは、加速度に応じて変位するように固定部１０ｂに連結される。可動電極Ｐｍａ，Ｐｍｂは、可動部１０ｃに配置される。検出電極Ｐｆａ，Ｐｆｂは、それぞれ、可動電極Ｐｍａ，Ｐｍｂに対向するように、固定部１０ｂに配置される。すなわち、可動電極Ｐｍａ，検出電極Ｐｆａによって容量素子Ｃａが構成され、可動電極Ｐｍｂ，検出電極Ｐｆｂによって容量素子Ｃｂが構成される。また、容量素子Ｃａ，Ｃｂには、それぞれ、発振回路１１ｄからの駆動信号Ｓｄｒｖが供給される。差動増幅器１０ｄは、検出電極Ｐｆａ，Ｐｆｂのそれぞれに発生する電荷量の差に対応するセンサ信号Ｓ１０を出力する。加速度が発生すると、可動部１０ｃの変位に起因して容量素子Ｃａの静電容量および容量素子Ｃｂの静電容量のうち一方が増加し他方が減少する。これにより、検出電極Ｐｆａ，Ｐｆｂのそれぞれにおける電荷量に差が生じ、この差に対応するセンサ信号Ｓ１０が出力される。
【００９３】
また、以上の各実施形態において設定値ＳＥＴ１，ＳＥＴ２は変更可能な値として説明したが、設定値ＳＥＴ１，ＳＥＴ２は固定値であっても良い。
【産業上の利用可能性】
【００９４】
この発明は、センサ信号と検波信号との位相関係を精密に調整できるので、移動体，携帯電話，デジタルカメラ，ゲーム機などに用いられる物理量センサ（例えば、音叉型角速度センサや静電容量式加速度センサなど）に好適である。
【図面の簡単な説明】
【００９５】
【図１】この発明の実施形態１による物理量センサ装置の構成を示すブロック図。
【図２】図１に示した物理量検出回路の構成を示すブロック図。
【図３】図２に示した電圧制御発振回路の構成を示す図。
【図４】図２に示した物理量検出回路による動作について説明するためのタイミングチャート。
【図５】図２に示した物理量検出回路の変形例１の構成を示すブロック図。
【図６】図５に示した物理量検出回路による動作について説明するためのタイミングチャート。
【図７】図２に示した物理量検出回路の変形例２の構成を示すブロック図。
【図８】この発明の実施形態２による物理量検出回路の構成を示すブロック図。
【図９】図８に示した電圧制御遅延回路の構成を示す図。
【図１０】図８に示した物理量検出回路による動作について説明するためのタイミングチャート。
【図１１】図８に示した物理量検出回路の変形例を示すブロック図。
【図１２】この発明の実施形態３による物理量検出回路の構成を示すブロック図。
【図１３】図１２に示した電圧制御発振回路および電圧制御遅延回路の構成を示す図。
【図１４】（Ａ）位相調整回路の構成を示すブロック図。（Ｂ）図１４Ａに示した位相調整回路の動作について説明するためのタイミングチャート。
【図１５】位相周波数変換器の構成を示すブロック図。
【図１６】図１５に示した位相周波数変換器による動作について説明するためのタイミングチャート。
【図１７】物理量センサの変形例について説明するための図。
【符号の説明】
【００９６】
１０    物理量センサ
１１    駆動回路
１２，１２ａ，１２ｂ，２２，２２ａ，３２，４２，４２ａ，４２ｂ    物理量検出回路
１０１    波形整形回路
１０２    ＰＬＬ回路
１０２ａ    電圧制御発振回路
１０２ｂ    発振制御回路
１０３    セレクタ
１０４    位相調整カウンタ
１０５    分周回路
１０６    入力アンプ
１０７    同期検波回路
１０８    ローパスフィルタ
１０９    出力アンプ
１１１    デジタル信号生成器
１１２    入力アンプ
１１３    アナログ／デジタル変換器
１１４    乗算器
１１５    デジタルフィルタ
１２１    分周回路
１２２    デシメーションフィルタ
２０１    逓倍回路
２０２    ＤＬＬ回路
２０２ａ    電圧制御遅延回路
２０２ｂ    遅延制御回路
３０１    ＰＬＬ回路
３０１ａ    電圧制御発振回路
３０１ｂ    発振制御回路
【図１】
2009281888.tif 000003
【図２】
2009281888.tif 000004
【図３】
2009281888.tif 000005
【図４】
2009281888.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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