(57)【要約】【課題】安定した品質および高歩留りを達成することができる積層ゲート構造を有する不揮発性半導体メモリの製造方法を提供する。【解決手段】半導体基板にメモリセルトランジスタの各々を分離する複数の素子分離領域を列方向および行方向に沿って形成し、半導体基板の全面にゲート酸化膜を介して第１の導電性材料を形成し、列方向に沿って配列された素子分離領域の各々の中心線に沿って第１の導電性材料をエッチングして第１の導電性材料に複数のスリットを形成し、スリットの各々の側壁部にスペーサを形成し、半導体基板全面に絶縁膜を介して第２の導電性材料を形成し、第１及び第２の導電性材料及び絶縁膜を単一のマスクを使用してエッチングして積層ゲートを形成し、積層ゲートを挟んで露出した半導体基板の表面に導電性不純物を導入してドレイン/ソース領域を形成し、半導体基板全面に層間絶縁膜を形成し、層間絶縁膜を貫通し半導体基板表面に至る複数のコンタクトホールを形成する。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルトランジスタの各々がフローティングゲート及びコントロールゲートが互いに積層された積層ゲートを有する不揮発性半導体メモリの製造方法であって、
前記半導体基板に前記メモリセルトランジスタの各々を分離する複数の素子分離領域を列方向および行方向に沿って形成するステップと、
前記半導体基板の全面にゲート酸化膜を介して第１の導電性材料を形成するステップと、
前記第１の導電性材料をエッチングして複数のスリットを形成するステップと、
前記スリットの各々の側壁部にスペーサを形成するステップと、
前記半導体基板全面に絶縁膜を介して第２の導電性材料を形成するステップと、
前記第１及び第２の導電性材料及び前記絶縁膜を単一のマスクを使用してエッチングして前記積層ゲートを形成するステップと、
前記積層ゲートを挟んで露出した前記半導体基板の表面に導電性不純物を導入してドレイン/ソース領域を形成するステップと、
前記半導体基板全面に層間絶縁膜を形成するステップと、
前記層間絶縁膜を貫通し前記半導体基板表面に至る複数のコンタクトホールを形成するステップと、を含むことを特徴とする不揮発性半導体メモリの製造方法。
【請求項２】
前記スペーサを形成するステップは、前記スリットの各々を充填するように前記半導体基板全面に絶縁膜を形成するステップと、前記絶縁膜の一部を異方性エッチングにより除去するステップと、を含むことを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
【請求項３】
前記スペーサはＳｉＯ２からなることを特徴とする請求項１又は２に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリの製造方法に関し、特に半導体基板上に形成された複数のメモリセルトランジスタの各々がフローティングゲート及びコントロールゲートが積層された積層ゲートを有する不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリは、電源を遮断しても記録されたデータを保持し続けるという特性を有し、ファームウエアの保存や、カートリッジによるアプリケーションの供給等に使用されている。不揮発性半導体メモリの一種であるEPROMを構成する複数のメモリセルトランジスタの各々は、コントロールゲートとフローティングゲートが積層された積層ゲート（二重ゲート）構造を有する。かかるEPROMにデータを書き込む際には、ソースおよび基板を接地し、ドレインとコントロールゲートに高電圧を加える。するとチャンネル中をソースからドレインに向かって走る電子は、ドレイン近傍で高い運動エネルギーを獲得してホットエレクトロンになり、その一部がゲート酸化膜を飛び越えてフローティングゲートに注入される。これにより、メモリセルトランジスタに対して１ビットのデータが書き込まれる。注入電子の負電荷によってフローティングゲートは負電位になるので、コントロールゲートから見たメモリセルトランジスタのスレッショールド電圧Vth1は、初期値Vth0よりも高くなる。したがって、データ読み出しの際にはコントロールゲートにVth1とVth0の中間の電圧を加え、トランジスタがオンするか否かによって“０”“１”が判断される。EPROMは、このような構造を有するメモリセルトランジスタの多数が半導体基板上に配列されて大容量メモリデバイスを構成している。
【０００３】
図１および図２に従来の積層ゲート構造を有する不揮発性半導体メモリの製造工程を示す。尚、図１及び図２において図１（ａ）〜図２（ｆ）は不揮発性半導体メモリの断面図、図１（ａ１）、（ｂ１）及び図２（ｄ１）、（ｆ１）は上面図を表しており、図１（ａ）は図１（ａ１）の１ａ−１ａ線に沿った断面図、図１（ｂ）は図１（ｂ１）の１ｂ−１ｂ線に沿った断面図、図２（ｄ）は図２（ｄ１）の２ｄ−２ｄ線に沿った断面図、図２（ｆ）は図２（ｆ１）の２ｆ−２ｆ線に沿った断面図を示している。
【０００４】
まず、Ｓｉ単結晶基板１（以下基板１と称する）を用意し、基板１中に公知の素子分離技術により素子分離領域２０を形成し、活性領域を分離する。その後、公知のイオン注入技術により基板１の活性領域中に不純物を導入し、メモリセルトランジスタのしきい値電圧をコントロールする。次に、基板１の表面に熱酸化法により、ゲート酸化膜２を形成する（図１（ａ）、（ａ１））。
【０００５】
次に、構造体の表面全体に公知のＣＶＤ法により、フローティングゲートを構成する第１層目の多結晶シリコン膜３を形成する。次に、フローティングゲートの電気抵抗を低下させるために多結晶シリコン膜３内に例えばリン等の不純物を導入する。次に、多結晶シリコン膜３上に素子分離領域２０の中心線に沿って伸長し且つメモリセルトランジスタのチャンネル幅よりやや大きい幅の開口を有するレジストパターンを公知のホトグラフィー技術により形成する。続いて、上記レジストをマスクとしてドライエッチングにより多結晶ポリシリコン膜３をエッチングして、多結晶シリコン膜３に素子分離領域２０の中心線に沿ったスリット部３ａを形成する（図１（ｂ）、（ｂ１））。
【０００６】
次に、構造体の全面に公知のＣＶＤ法によりＳｉＯ２からなる層間絶縁膜４を形成する。続いて、公知のＣＶＤ法により、コントロールゲートを構成する第２層目の多結晶シリコン膜５を層間絶縁膜４上に形成する。次に、コントロールゲートの配線抵抗の低減を目的として、例えばタングステン（Ｗ）とシリコン（Ｓｉ）からなる複合膜６を公知のＣＶＤ法により多結晶シリコン膜５上に形成する（図１（ｃ））。
【０００７】
次に、構造体上に積層ゲートのパターンに対応した開口を有するレジストパターンを公知のホトグラフィー技術により形成する。その後、上記レジストをマスクとして公知のドライエッチング技術にて、複合膜６、多結晶シリコン膜５、層間絶縁膜４、およびフローティングゲート３を深さ方向に順次エッチングして積層ゲート２１を形成する。このように、単一のマスクを用いて複数の層を一挙にエッチングすることにより、コントロールゲート５とフローティングゲート３とがチャンネル長方向に自己整合的に形成される。また、このエッチング工程においては、フローティングゲート３のスリット部３ａに対応する部分の膜厚は、他の領域よりも薄いことからスリット部３ａ直下のシリコン基板表面もエッチングされ、その結果、基板１の表面にスリット部３ａに沿ったトレンチ７が形成される（図２（ｄ）、（ｄ１））。
【０００８】
次に、構造体の全面に公知のＣＶＤ法によりイオン注入の際の保護膜として機能するＳｉＯ２膜（図示せず）を形成する。次に、パターニングがなされた積層ゲート２１をマスクとして例えばリン等のｎ型の導電型不純物を公知のイオン注入法により注入し、積層ゲート両側の露出した基板１の表面およびトレンチ７の底面に高濃度ｎ型不純物からなるドレイン/ソース領域８を形成する（図２（ｅ））。
【０００９】
次に、公知のＣＶＤ法により構造体の全面に層間絶縁膜９を形成し、ホトリソおよびドライエッチングにより層間絶縁膜９を貫通し、基板１表面に達するコンタクトホール１０を形成する。コンタクトホール１０は、図２（ｆ）中において上下方向に整列している各素子分離領域２０の間において、その中心線に沿って形成されたトレンチ７を跨ぎトレンチ７を挟んで対向するドレイン/ソース領域８に達するように形成される（図２（ｆ））。その後、コンタクトホール１０を充填するように構造体の上に配線層（図示せず）が形成されて、不揮発性半導体メモリデバイスが完成する。
【特許文献１】特開平３−１２６２６６号公報
【特許文献２】特開平３−５２２６７号公報
【特許文献３】特開２００４−５５６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来の製法により形成される不揮発性半導体メモリにおいては、以下のような問題があった。すなわち、トレンチ７の幅が比較的広く形成されており且つ層間絶縁膜９内に形成されるコンタクトホール１０の径が小さい場合やマスクのアライメントずれに起因してコンタクトホール１０の形成位置がトレンチ７に対してずれが生じた場合には、コンタクトホール１０を介して露出するドレイン/ソース領域８の上面の面積が確保されず、コンタクトホール１０内に充填される配線層とソース/ドレイン領域８とのコンタクトが不十分となり、その結果、コンタクト抵抗が上昇し、メモリセルトランジスタの性能の悪化を招くこととなっていた。これに対処すべくマスクの改良を含めたホトリソグラフィー条件の改善にてトレンチ７の狭幅化が図られているものの、ホトリソグラフィー条件の改善のみではトレンチの狭幅化に限界があり、上記問題を完全に解消することは困難であった。
【００１１】
本発明は、上記した点に鑑みてなされたものであり、安定した品質および高歩留りを達成することができる積層ゲート構造を有する不揮発性半導体メモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の不揮発性半導体メモリの製造方法は、半導体基板上に形成された複数のメモリセルトランジスタの各々がフローティングゲート及びコントロールゲートが積層された積層ゲートを有する不揮発性半導体メモリの製造方法であって、前記半導体基板に前記メモリセルトランジスタの各々を分離する複数の素子分離領域を列方向および行方向に沿って形成するステップと、前記半導体基板の全面にゲート酸化膜を介して第１の導電性材料を形成するステップと、前記第１の導電性材料をエッチングして複数のスリットを形成するステップと、前記スリットの各々の側壁部にスペーサを形成するステップと、前記半導体基板全面に絶縁膜を介して第２の導電性材料を形成するステップと、前記第１及び第２の導電性材料及び前記絶縁膜を単一のマスクを使用してエッチングして前記積層ゲートを形成するステップと、前記積層ゲートを挟んで露出した前記半導体基板の表面に導電性不純物を導入してドレイン/ソース領域を形成するステップと、前記半導体基板全面に層間絶縁膜を形成するステップと、前記層間絶縁膜を貫通し前記半導体基板表面に至る複数のコンタクトホールを形成するステップと、を含むことを特徴としている。
【発明の効果】
【００１３】
本発明の不揮発性半導体メモリの製造方法によれば、コンタクトホールの開口不足やアライメントずれが生じた場合でも配線層とドレイン/ソース領域との間で良好なコンタクトが確保されるので、製造ばらつきに対するマージンが拡大し、品質の安定化および高歩留りを達成できる。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１５】
図９（ａ）および（ｂ）は、本発明の実施例である不揮発性半導体メモリ５００の構造を示したものであり、図９（ａ）は上面図、図９（ｂ）は図９（ａ）における９ｂ−９ｂ線に沿った断面図である。不揮発性半導体メモリ５００は、表面が層間絶縁膜１０９で覆われており、層間絶縁膜１０９を貫通するコンタクトホール１１０の各々に配線層（図示せず）が充填され、これが下層のメモリセルトランジスタのドレイン/ソース領域とコンタクトすることにより、各メモリセルトランジスタに対して外部よりデータの書き込みおよび読み出しが可能となる。図９（ａ）においては層間絶縁膜１０９の下方に形成されているメモリセルトランジスタは破線で示されている。
【００１６】
不揮発性半導体メモリ５００を構成するメモリセルトランジスタの各々は、例えばｐ型の導電型を有するシリコン単結晶基板１０１上に形成された例えばＳｉＯ２からなる複数の素子分離領域２００の各々により分離される。本実施例においては、図９（ａ）に示すように、各素子分離領域２００は略長方形形状を呈し、図中上下方向（列方向）および左右方向（行方向）において隣接する他の素子分離領域と一定間隔を持って離間して配置されている。また、図中左右方向（行方向）においては、素子分離領域２００の形成位置が互い違いとなるような配列形態となっている。フローティングゲート１０３およびコントロールゲート１０５を含む積層ゲート１２０は、隣接する図中左右方向（行方向）の素子分子層２００を跨ぐように斜め方向に伸張している。すなわち、１つの素子分離領域２００から図中右上、右下、左上、左下方向において隣接する４つの素子分離領域２００に向けて４本の積層ゲート１２０が伸張している。各積層ゲート１２０を挟んだ両側にはドレイン/ソース領域１０８が形成され、これらにより単位メモリセルが構成される。図中上下方向（列方向）に整列する素子分離領域２０の中心線に沿って上記した如き従来構造の半導体メモリと比較して狭幅化されたトレンチ１０７が形成されている。図中上下方向（列方向）に整列する素子分離領域２００の各々の間に対応する部分には、層間絶縁膜１０９を貫通し、下層のメモリセルトランジスタのソース/ドレイン領域１０８にまで達するコンタクトホール１１０が形成されている。
【００１７】
各メモリセルトランジスタは、図９（ｂ）に示すように、例えばｐ型のシリコン単結晶基板１０１（以下基板１０１と称する）上にゲート酸化膜１０２を介して積層ゲート１２０が形成され、積層ゲート１２０を挟んだ両側に高濃度のｎ型導電性不純物からなるドレイン/ソース領域１０８が形成されることにより構成される。積層ゲート１２０は、ゲート酸化膜１０２上に形成されたリン等の不純物がドープされた多結晶シリコンからなるフローティングゲート１０３と、ＳｉＯ２からなる層間絶縁膜１０４と、リン（Ｐ）等の不純物が添加された多結晶シリコンからなるコントロールゲート１０５と、タングステン（Ｗ）およびシリコン（Ｓｉ）の複合膜１０６とが順次積層されて構成される。メモリセルトランジスタが形成された基板１０１の表面には例えばＢＰＳＧ等からなる層間絶縁膜１０９が形成される。また、図中上下方向（列方向）に整列する素子分離領域１２０の中心線に沿って形成されるトレンチ１０７の幅寸法は、上記したように狭幅化されているのでコンタクトホール１１０を介して露出するドレイン/ソース領域１０８の上面の面積が十分確保されるので、コンタクトホール１１０を充填するように形成される配線層（図示せず）とドレイン/ソース領域１０８との電気的接続面積が拡大し、マスクずれやコンタクトホールの開口不足に対するマージンが確保される。
【００１８】
次に、上記構造を有する不揮発性半導体メモリ５００の製造方法について図３から図９に示す製造工程毎の平面図および断面図を参照しつつ説明する。尚、図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図、図４（ｂ）は図４（ａ）における４ｂ−４ｂ線に沿った断面図、図５（ｂ）は図５（ａ）における５ｂ−５ｂ線に沿った断面図、図７（ｂ）は図７（ａ）における７ｂ−７ｂ線に沿った断面図、図９（ｂ）は図９（ａ）における９ｂ−９ｂ線に沿った断面図をそれぞれ示している。
【００１９】
まず、例えばｐ型のシリコン単結晶からなる半導体基板１０１上に熱酸化法によりパッドＳｉＯ２膜（図示せず）を成長させ、さらにその上にシラン（ＳｉＨ４）とアンモニア（ＮＨ３）ガスを反応ガスに用いたＣＶＤ法によりシリコン窒化膜（ＳｉＮ４）（図示せず）を堆積させる。次に、シリコン窒化膜（ＳｉＮ４）とパッドＳｉＯ２膜および基板１０１をエッチングしてシリコントレンチを形成する。その後、熱酸化法によるＳｉＯ２膜および公知のＣＶＤ法によりＳｉＯ２からなるＣＶＤ膜をトレンチ部に形成することにより素子分離領域２００を形成する。次に、基板１０１表面に残ったシリコン窒化膜を熱リン酸で除去し、続いてパッドＳｉＯ２膜をフッ酸で除去した後、活性領域表面に例えばボロン（Ｂ）等のｐ型の導電性不純物を公知のイオン注入法により注入し、メモリセルトランジスタのしきい値電圧をコントロールする。次に、熱酸化法により基板１０１表面にゲート酸化膜１０２を形成する（図３（ａ）、（ｂ））。
【００２０】
次に、シラン（ＳｉＨ４）ガスを反応ガスとして用いた公知のＣＶＤ法によりゲート酸化膜１０２上にフローティングゲートを構成する第１層目の多結晶シリコン膜１０３を堆積させる。その後、多結晶シリコン膜１０３の電気抵抗を下げるため、例えばリン（Ｐ）等の不純物を拡散法により添加する。次に、多結晶シリコン膜１０３上に列方向に整列する素子分離領域２００の中心線に沿って伸長し且つメモリセルトランジスタのチャンネル幅よりやや大きい幅の開口を有するレジストを公知のホトグラフィー技術により形成する。続いて、上記レジストをマスクとしてドライエッチングにて多結晶ポリシリコン膜１０３をエッチングし、多結晶シリコン膜１０３に素子分離領域２００の中心線に沿って伸張するスリット部１０３ａを形成する。すなわち、このスリット部１０３ａにより多結晶シリコン膜１０３は列方向に分割される（図４（ａ）、（ｂ））。
【００２１】
次に、構造体の全面にシラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスを反応ガスとして用いた公知のＣＶＤ法によりスペーサの構成材料となるＳｉＯ２膜を全面的に形成する。この際、スリット部１０３ａを充填するようにＳｉＯ２膜が成膜される。続いて、このＳｉＯ２膜に対して反応性イオンエッチングによる異方向性エッチングを行い、スリット部１０３ａ側壁部（すなわち、分割された多結晶シリコン膜１０３の側壁部）のＳｉＯ２膜のみを残すことにより、スリット部１０３ａ側壁部にスペーサ１３０を形成する。スリット部１０３ａの側壁部にスペーサ１３０が形成されることによりスリット部１０３ａの幅が実質的に狭くなる（図５（ａ）、（ｂ））。尚、本実施例においては各スリット部１０３ａの両側の側壁部にスペーサ１３０を形成することとしているが、スペーサ１３０は各スリット部１０３ａの一方の側壁部にのみ形成することとしてもよい。
【００２２】
次に、構造体全面にシラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスを反応ガスとして用いた公知のＣＶＤ法によりＳｉＯ２膜からなる層間絶縁膜１０４を形成する。続いて、シラン（ＳｉＨ４）ガスを反応ガスとして用いたＣＶＤ法によりコントロールゲートを構成する第２層目の多結晶シリコン膜１０５を堆積させる。この際、コントロールゲートの電気抵抗を下げるため、多結晶シリコンにリン（Ｐ）等の導電性不純物を添加する。さらに、コントロールゲートの配線抵抗を下げる目的で六フッ化タングステン（ＷＦ６）ガスとシラン（ＳｉＨ４）ガスを反応ガスとして用いた公知のＣＶＤ法によりタングステン（Ｗ）とシリコン（Ｓｉ）の複合膜１０６を堆積させる。これらの膜が順次フローティングゲート１０３上に形成されることにより、積層ゲートが形成される（図６（ａ））。
【００２３】
次に、積層ゲートパターンに対応したホトレジスト１４０を構造体の上に形成し（図６（ｂ））、レジスト開口部を介して複合膜１０６、コントロールゲート１０５、層間絶縁膜１０４、フローティングゲート１０３を深さ方向に順次エッチングして、積層ゲート１２０をパターニングする。このように、単一のマスクを用いて複数の層を一挙にエッチングすることにより、コントロールゲート１０５とフローティングゲート１０３とがチャンネル長方向に自己整合的に形成される。本エッチング工程においては、基板１０１上に堆積された積層ゲート１２０の構成材料の厚さが薄い部分のシリコンもエッチングされ、その結果、トレンチ１０７が形成されることとなるが、スペーサ１３０が形成されたことにより、基板１０１がエッチングされる部分の幅は狭くなり、その結果、トレンチ１０７の狭幅化が図られる（図７（ａ）、（ｂ））。
【００２４】
次に、シラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスを反応ガスとして用いたＣＶＤ法によりＳｉＯ２膜１４０を構造体全面に形成する。このＳｉＯ２膜はドレイン/ソース領域形成のためのイオン注入の際の保護膜として機能する。続いて、パターニングがなされた積層ゲート１２０をマスクとしてリン（Ｐ）等のｎ型の導電性不純物を公知のイオン注入法により注入し、積層ゲート１２０の両側に露出した基板１０１の表面およびトレンチ１０７の底面に高濃度ｎ型導電性不純物からなるドレイン/ソース領域１０８を形成する。すなわち、ドレイン/ソース領域１０８は、積層ゲート１２０に対して自己整合的に形成される。その後、ＳｉＯ２膜１４０をフッ酸で除去する（図８）。
【００２５】
次に、構造体の全面に公知のＣＶＤ法によりＢＰＳＧからなる層間絶縁膜１０９を堆積させる。続いて、公知のホトリソグラフィー技術およびドライエッチング技術により層間絶縁膜１０９を貫通し、基板１０１の表面に達するコンタクトホール１１０を形成する。コンタクトホール１１０は、列方向に整列している各素子分離領域２００の間において、その中心線に沿って形成されたトレンチ１０７を跨ぎトレンチ１０７を挟んで対向するドレイン/ソース領域１０８に達するように形成される（図９（ａ）、（ｂ））。その後、コンタクトホール１１０内部を充填するように構造体の表面に配線層（図示せず）が形成され不揮発性半導体メモリが完成する。
【００２６】
このように、本発明の不揮発性半導体メモリの製造方法によれば、フローティングゲート１０３の側壁部にスペーサを形成する工程が追加されたことにより、素子分離領域の中心線に沿って形成されるフローティングゲート１０３のスリット部が狭幅化され、その結果、トレンチ１０７の狭幅化が達成できる。すなわち、本製造方法によれば、ホトリソ条件の改善のみでは困難であった積層ゲートのエッチングの際に基板上に形成されるトレンチの狭幅化を容易に達成することができる。これによりコンタクトホール１１０を介して露出したドレイン/ソース領域１０８の表面積が確保されるため、コンタクトホール１１０の開口不足やアライメントずれに対するマージンが拡大し、コンタクト不良に起因する製造不良の発生を大幅に低減でき、歩留り向上および品質の安定化がもたらされる。
【００２７】
また、上記した先行技術文献においては、活性領域にトレンチが形成されないようにするためにフィールド酸化膜（素子分離領域）を連続的に形成することにより対処することとしているが、このような方法によれば活性領域のレイアウト変更を伴うこととなり、半導体メモリの回路構成を維持するためには、配線層のパターン変更が余儀なくされる。一方、本発明の製法によれば、フローティングゲートの側壁部にスペーサを形成するのみでトレンチの狭幅化が達成できるので、活性領域のレイアウトはそのまま維持され配線層のパターン変更等は不要であり製造工程への導入が極めて容易である。
【図面の簡単な説明】
【００２８】
【図１】従来の不揮発性半導体メモリの製造工程を示す図であり、（ａ１）および（ｂ１）は上面図、（ａ）から（ｃ）は断面図であり（ａ）は（ａ１）のおける１ａ−１ａ線に沿った断面図、（ｂ）は（ｂ１）における１ｂ−１ｂ線に沿った断面図である。
【図２】従来の不揮発性半導体メモリの製造工程を示す図であり、（ｄ１）および（ｆ１）は上面図、（ｄ）から（ｆ）は断面図であり（ｄ）は（ｄ１）のおける２ｄ−２ｄ線に沿った断面図、（ｆ）は（ｆ１）における２ｆ−２ｆ線に沿った断面図である。
【図３】本発明の実施例である不揮発性半導体メモリの製造工程を示す図であり、（ａ）は上面図、（ｂ）は（ａ）における３ｂ−３ｂ線に沿った断面図である。
【図４】本発明の実施例である不揮発性半導体メモリの製造工程を示す図であり、（ａ）は上面図、（ｂ）は（ａ）における４ｂ−４ｂ線に沿った断面図である。
【図５】本発明の実施例である不揮発性半導体メモリの製造工程を示す図であり、（ａ）は上面図、（ｂ）は（ａ）における５ｂ−５ｂ線に沿った断面図である。
【図６】（ａ）および（ｂ）は本発明の実施例である不揮発性半導体メモリの製造工程を示す断面図である。
【図７】本発明の実施例である不揮発性半導体メモリの製造工程を示す図であり、（ａ）は上面図、（ｂ）は（ａ）における７ｂ−７ｂ線に沿った断面図である。
【図８】本発明の実施例である不揮発性半導体メモリの製造工程を示す断面図である。
【図９】本発明の実施例である不揮発性半導体メモリの製造工程を示す図であり、（ａ）は上面図、（ｂ）は（ａ）における９ｂ−９ｂ線に沿った断面図である。
【符号の説明】
【００２９】
１０１  半導体基板
１０２  ゲート参加膜
１０３  フローティングゲート
１０４  層間絶縁膜
１０５  コントロールゲート
１０６  複合膜
１０７  トレンチ
１０８  ドレイン/ソース領域
１０９  層間絶縁膜
１１０  コンタクトホール
１２０  積層ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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