(57)【要約】【課題】１つのページに多値データと２値データを混在して記憶させる場合において、２値データの信頼性を保持する。【解決手段】メモリセルアレイ２１は、複数のページを有し、各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶される。電圧発生回路３１は、メモリセルアレイ２１の１つのページから２値データを読み出すとき、多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のページを有し、前記各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶されるメモリセルアレイと、
前記メモリセルアレイの１つのページから前記２値データを読み出すとき、前記多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する電圧発生回路と
を具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
複数のページを有し、前記各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶されるメモリセルアレイと、
読み出し電圧を発生する読み出し電圧発生回路と、
前記メモリセルアレイの１つのページから前記２値データを読み出すとき、前記電圧発生回路に、前記多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生させるコマンドを送出するコントローラと
を具備することを特徴とする記憶装置。
【請求項３】
複数のページを有し、前記各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶されるメモリセルアレイと、
レジスタを有し、このレジスタのデータに応じて読み出し電圧を発生する電圧発生回路と、
前記メモリセルアレイの１つのページから前記２値データを読み出すとき、読み出しコマンドの直前に、前記レジスタに多値データ読み出すときの読み出し電圧より低い読み出し電圧を発生させるためのデータをセットさせるためのコマンドを送出するコントローラと
を具備することを特徴とする記憶装置。
【請求項４】
前記２値データの閾値電圧分布は、前記多値データの閾値電圧分布の一部と同一であることを特徴とする請求項１記載の不揮発性半導体メモリ又は請求項２又は３記載の記憶装置。
【請求項５】
前記２値データの閾値電圧分布は、前記多値データの閾値電圧分布の一部と異なることを特徴とする請求項１記載の不揮発性半導体メモリ又は請求項２又は３記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのメモリセルに複数ビットのデータを記録する多値ＮＡＮＤ型メモリに係わり、特に、多値データと２値データを記憶する不揮発性半導体メモリとそれを用いた記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成されている。このため、大容量化が可能な不揮発性メモリとして知られる。ＮＡＮＤ型フラッシュメモリは、各メモリセルのフローティングゲートに電荷を注入してデータを書き込み、フローティングゲートから電荷を放出することによりデータを消去する。フローティングゲートに蓄積された電荷量の違いにより、メモリセルに書き込むべきデータに応じた閾値電圧が設定される。このメモリセルの閾値電圧を検出することにより、書き込まれたデータを読み出すことができる。
【０００３】
初期のＮＡＮＤ型フラッシュメモリは、メモリセルの閾値電圧の状態として２レベル、すなわち、１つのメモリセル当り１ビットのデータのみを記憶していた。近年、メモリの大容量化を図るため、１つのメモリセルの閾値電圧の状態として４レベル、すなわち、１つのメモリセルに２ビットのデータを記憶することが可能な製品が開発されている。さらなるメモリセルの大容量化のため、メモリセルの閾値電圧の状態として４レベル以上、すなわち、３ビット、或いは４ビット以上の多値データを記憶するＮＡＮＤ型フラッシュメモリも検討されている。
【０００４】
ここでは、２値データを記憶するメモリを２値メモリ（Single Level Cell : ＳＬＣ）、２値データより多い多値データを記憶するメモリの場合、４値メモリ、８値メモリ、１６値メモリあるいは多値メモリ（Multi Level Cell : ＭＬＣ）と呼ぶ。
【０００５】
ＮＡＮＤ型フラッシュメモリにおいて、データの書き込み及び読み出しは、選択されたワード線に接続された複数のメモリセル単位、すなわち、ページ単位で行われる。また、データの消去は、複数ページの集合であるブロック単位で行われる。２値メモリの場合、１つのワード線に接続された複数のメモリセルは、１ページにより構成され、４値メモリは、２ページにより構成され、８値メモリの場合、３ページにより構成される。さらに、１６値メモリの場合、４ページにより構成される。各ページはアドレスにより切替えられる。
【０００６】
ＮＡＮＤ型フラッシュメモリからデータを読み出す場合、ビット線を予め充電する。その後、読み出し対象のページに対応する選択ワード線に、センスすべきレベルの電位（Ｖｂｒ）を供給する。これと同時に、ブロック内の非選択ワード線に、メモリセルに記憶された全ての閾値電圧より高い読み出し電圧（Ｖｒｅａｄ）を供給する。このようにすることにより、選択ワード線に接続されたセルの閾値電圧がＶｂｒより高いか低いかをセンスすることができる。
【０００７】
ところで、メモリセルに記憶された多値データは、２値データに比べてビットの誤り率が高く、信頼性が低い。このため、例えばメモリカードに適用されるＮＡＮＤ型フラッシュメモリの場合、管理データ等のカードコントロール上重要なデータは、２値データにより記憶されている。通常、２値データと多値データは、異なるブロックに記憶され、２値データと多値データはそれぞれ専用の書き込み、読み出し回路を用いて、書き込み及び読み出しが制御されている（例えば特許文献１参照）。
【０００８】
また、メモリセルアレイの第１の領域に多値データが書き込まれ、メモリセルアレイの第２の領域に多値データと同様の書き込み動作により２値データが書き込まれる不揮発性半導体記憶装置が開発されている（例えば特許文献２参照）。
【０００９】
一方、例えば多値データと共にそのデータの属性を示す管理データを同一ブロックに書き込む必要があることがある。この場合、管理データを２値データとして、多値データとともに同一ブロックに書き込まれる。２値データとしての管理データの書き込み、読み出しは、多値データの書き込み、読み出し動作を用いて行われる。多値データを記憶するＮＡＮＤ型フラッシュメモリは、２値データを記憶するＮＡＮＤフラッシュメモリに比べて記憶される最高の閾値電圧が高くなる。そのため、読み出し動作には、最高の閾値電圧よりもさらに高い読み出し電圧Ｖｒｅａｄを非選択セルが接続されたワード線に供給する必要がある。この高い読み出し電圧Ｖｒｅａｄは、メモリセルに誤書き込みを発生させ、信頼性に悪影響を与えることが知られている。読み出しによる誤書き込みをリードディスターブと言う。このため、通常、ＮＡＮＤ型フラッシュメモリは、書き込み後の読み出し回数に制限があり、多値メモリの場合、２値メモリに比べて、この読み出し回数が大幅に少ないという制限がある。
【００１０】
このように、多値データが記憶される領域に２値データを記憶させる場合、上述したように多値データの読み出し動作により、２値データが読み出されるため、読み出し時のリードディスターブの影響が大きくなるという問題点がある。
【特許文献１】特開２０００−１７３２８１号公報
【特許文献２】特開２００６−２７７７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、多値データと２値データを混在して記憶させる場合において、２値データの信頼性を保持することが可能な不揮発性半導体メモリとそれを用いた記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１２】
本発明の第１の態様の不揮発性半導体メモリは、複数のページを有し、前記各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶されるメモリセルアレイと、前記メモリセルアレイの１つのページから前記２値データを読み出すとき、前記多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する電圧発生回路とを具備することを特徴とする。
【００１３】
本発明の第２の態様の記憶装置は、複数のページを有し、前記各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶されるメモリセルアレイと、読み出し電圧を発生する読み出し電圧発生回路と、前記メモリセルアレイの１つのページから前記２値データを読み出すとき、前記電圧発生回路に、前記多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生させるコマンドを送出するコントローラとを具備することを特徴とする。
【００１４】
本発明の第３の態様の記憶装置は、複数のページを有し、前記各ページの第１の領域に多値データが記憶され、予め定められた第２の領域に２値データが記憶されるメモリセルアレイと、レジスタを有し、このレジスタのデータに応じて読み出し電圧を発生する電圧発生回路と、前記メモリセルアレイの１つのページから前記２値データを読み出すとき、読み出しコマンドの直前に、前記レジスタに多値データ読み出すときの読み出し電圧より低い読み出し電圧を発生させるためのデータをセットさせるためのコマンドを送出するコントローラとを具備することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、多値データと２値データを混在して記憶させる場合において、２値データの信頼性を保持することが可能な不揮発性半導体メモリとそれを用いた記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１７】
図２は、本実施形態が適用される記憶装置、例えばメモリカードの一例を示している。図２において、ホスト機器（以下、ホストと称す）１０は、接続されるメモリカードをアクセスするためのハードウェア及びソフトウェア（システム）を備えている。このホスト１０は、メモリカード1に対して、データリード、データライト、データ消去等のアクセスを行う。
【００１８】
メモリカード１は、ホスト１０に接続されたとき、電源が供給されて動作し、ホスト１０からのアクセスに応じた処理を行う。このメモリカード１は、ＮＡＮＤ型フラッシュメモリ２及びコントローラ３を有している。
【００１９】
コントローラ３は、メモリインタフェース部４、ホストインタフェース部５、バッファ６、ＣＰＵ７、ＲＯＭ（Read Only Memory）８、及びＲＡＭ（Random Access Memory）９を有している。
【００２０】
メモリインタフェース部４は、コントローラ３とＮＡＮＤ型フラッシュメモリ２との間のインタフェース処理を行う。ホストインタフェース部５は、コントローラ３とホスト１０との間のインタフェース処理を行う。
【００２１】
バッファ６は、ホスト１０から送られてくるデータをＮＡＮＤ型フラッシュメモリ２へ書き込む際に、一定量（例えば１ページ分）のデータを一時的に記憶したり、ＮＡＮＤ型フラッシュメモリ２から読み出されるデータをホスト１０へ送り出す際に、一定量のデータを一時的に記憶したりする。
【００２２】
ＣＰＵ７は、メモリカード１全体の動作を司るものである。このＣＰＵ７は、例えばメモリカード１に電源が供給された場合、ＲＯＭ８に格納されているファームウェア(制御プログラム)に従って処理を開始する。即ち、ＣＰＵ７は、処理に必要な各種テーブル（管理データ）をＲＡＭ９上に作成したり、ホスト１０からの書き込みコマンド、読み出しコマンド、消去コマンドを受けてＮＡＮＤ型フラッシュメモリ２上の該当領域をアクセスしたり、ＮＡＮＤ型フラッシュメモリ２をアクセスするにあたってホストからの論理アドレスと物理アドレスとを変換したり、バッファ６を通じてデータ転送処理を制御したりする。
【００２３】
ＲＯＭ８は、ＣＰＵ７により使用される制御プログラムなどを格納するメモリである。ＲＡＭ９は、ＣＰＵ７の作業エリアとして使用され、各種のテーブル等を記憶する揮発性メモリである。
【００２４】
図３は、図２に示すＮＡＮＤ型フラッシュメモリ２を示している。ＮＡＮＤ型フラッシュメモリ２は、例えばメモリセルアレイ２１、ブロックデコーダ２２、センスアンプアレイ２３、ページバッファ２４、Ｉ／Ｏコントローラ２５、シリアルコントローラ２６、コマンドデコーダ２７、アドレスバッファ２８、メモリコントローラ２９、メモリドライバ３０、電圧発生回路３１、データバス３２を有している。
【００２５】
メモリセルアレイ２１は、メモリセルアレイ２１は、複数のブロックを含み、各ブロックは、後述するように、複数のＮＡＮＤセルユニットが配列されている。各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルにより構成されている。さらに、メモリセルアレイ２１は、ＲＯＭ領域２１ａを含む。ＲＯＭ領域は、実装上は他のメモリセルアレイの領域と同じであり、出荷前は書込みや消去ができるが、出荷後はユーザーによる書込みや消去ができないように設定された領域である。このＲＯＭ領域２１ａに、ＮＡＮＤ型フラッシュメモリ２の動作に必要な各種の初期データが記憶されている。さらに、このＲＯＭ領域２１ａには、後述する多値データ用読み出し電圧Ｖｒｅａｄ１を発生するためのデータと、２値データ用読み出し電圧Ｖｒｅａｄ２を発生するためのデータが予め記憶されている。このＲＯＭ領域２１ａに記憶されたデータは、例えば電源投入時に読み出され、ＮＡＮＤ型フラッシュメモリ２の所定の箇所に設定される。
【００２６】
ブロックデコーダ２２は、メモリセルアレイ２１内の所要のブロックを選択する。センスアンプアレイ２３は、複数のセンスアンプを含み、選択されたページから読み出されたデータをセンスする。ページバッファ２４は、データの読み出し時、センスアンプアレイ２３から出力されたデータを保持するとともに、保持したデータをデータバス３２に転送する。また、データの書き込み時、データバス３２からデータを受け、センスアンプアレイ２３に転送する。
【００２７】
データバス３２は、例えばＤ０−Ｄ７の８ビットにより構成され、前記メモリカード１のコントローラ３からのコマンド、アドレス、及びデータを転送したり、ページバッファ２４からのデータをコントローラ３に転送する。
【００２８】
一方、Ｉ／Ｏコントローラ２５、及びシリアルコントローラ２６は、前記カードコントローラから供給される制御信号、例えばチップ・イネーブル信号／ＣＥ、リード・イネーブル信号／ＲＥ、ライト・イネーブル信号／ＷＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥを受ける。Ｉ／Ｏコントローラ２５は、チップ・イネーブル信号／ＣＥ、リード・イネーブル信号／ＲＥ、ライト・イネーブル信号／ＷＥ、アドレス・ラッチ・イネーブル信号ＡＬＥに応じてコマンドデコーダ２７、アドレスバッファ２８、ページバッファ２４を制御する。
【００２９】
コマンドデコーダ２７は、Ｉ／Ｏコントローラ２５の制御に基づき、データバス上のコマンドを受け、デコードする。
【００３０】
シリアルコントローラ２６は、チップ・イネーブル信号／ＣＥ、リード・イネーブル信号／ＲＥ、ライト・イネーブル信号／ＷＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、及びコマンド・ラッチ・イネーブル信号ＣＬＥに応じてアドレスバッファ２８を制御する。
【００３１】
アドレスバッファ２８は、Ｉ／Ｏコントローラ２５、及びシリアルコントローラ２６の制御に基づき、データバス３２上のデータを受ける。
【００３２】
メモリコントローラ２９は、コマンドデコーダ２７によりデコードされたコマンドの内容に応じてメモリの書き込み、読み出し、消去動作を制御する。さらに、メモリコントローラ２９は、メモリセルアレイ２１のＲＯＭ領域２１ａから読み出されたデータを電圧発生回路３１等にセットする。
【００３３】
電圧発生回路３１は、メモリコントローラ２９の制御に基づき、メモリの書き込み、読み出し、消去動作に必要な各種電圧を発生する。
【００３４】
メモリドラバ３０は、メモリコントローラ２９の制御に基づき、アドレスバッファ２８から供給されるアドレスに従って、電圧発生回路３１から供給される電圧と動作のために必要な制御信号をメモリセルアレイ２１、ブロックデコーダ２２に、及びセンスアンプ２３に供給する。
【００３５】
図４は、図３に示すメモリセルアレイ２１の一例を示している。この例は、２つのメモリアレイＭＡ１、ＭＡ２を含む場合を示している。各メモリアレイＭＡ１、ＭＡ２の構成は同一であるため、メモリアレイＭＡ１についてのみ説明し、メモリアレイＭＡ２には同一符号を付して説明は省略する。
【００３６】
メモリアレイＭＡ１は複数のブロックＢＬＫ０〜ＢＬＫｎを有している。各ブロックは複数のＮＡＮＤセルユニットＮＣＵを有している。各ＮＡＮＤセルユニットＮＣＵは、直列接続された複数のメモリセルＭＣとこれらメモリセルをビット線に接続する選択トランジスタＳ１と、ソース線ＳＲＣに接続する選択トランジスタＳ２を有している。各行に配置された複数のメモリセルＭＣのコントロールゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に接続されている。各選択トランジスタＳ１、Ｓ２のゲートは、選択線ＳＧＤ、ＳＧＳに接続されている。各ワード線ＷＬ０〜ＷＬ１５、及び選択線ＳＧＤ、ＳＧＳは、ワード線ドライバＷＤに接続され、各ビット線ＢＬ０〜ＢＬｎは、ビット線コントロール回路ＢＬＣに接続されている。
【００３７】
図５は、図３に示す電圧発生回路３１の一例を示している。この電圧発生回路３１は、ポンプ回路３１ａ、分圧器ＶＤを構成する抵抗３１ｂと可変抵抗３１ｃ、差動増幅器３１ｄ、制御部３１ｅ、発振器３１ｆ、レジスタ３１ｇ、３１ｈ、セレクタ３１ｉにより構成されている。ポンプ回路３１ａは、発振器３１ｆから供給されるクロック信号に従って、例えば読み出し電圧Ｖｒｅａｄ（Ｖｒｅａｄ１、Ｖｒｅａｄ２）を発生する。この電圧Ｖｒｅａｄは、抵抗３１ｂ、可変抵抗３１ｃにより分圧され、差動増幅器３１ｄの一方入力端に供給される。この差動増幅器３１ｄの他方入力端には、基準電圧Ｖｒｅｆが供給されている。差動増幅器３１ｄは、抵抗３１ｂ、３１ｃにより分圧された電圧と基準電圧Ｖｒｅｆとを比較し、これらの差電圧を制御部３１ｅに供給する。制御部３１ｅは、この差電圧に応じて発振器３１ｆの発振周波数を制御する。
【００３８】
また、レジスタ３１ｇ、３１ｈには、可変抵抗３１ｃの値を設定するためのデータがセットされる。このデータは、前述したように、例えばメモリセルアレイ２１のＲＯＭ領域２１ａに予め書き込まれている。ＲＯＭ領域２１ａに書き込まれたデータは、例えばメモリカードの電源投入時に自動的に読み出され、レジスタ３１ｇ、３１ｈに供給される。例えば２値データの読み出し電圧を発生するためのデータは、レジスタ３１ｇに供給され、多値データの読み出し電圧を発生するためのデータは、レジスタ３１ｈに供給される。
【００３９】
レジスタ３１ｇ、３１ｈの出力端は、セレクタ３１ｉに接続されている。このセレクタ３１ｉは、メモリコントローラ２９から供給された制御信号ＣＮＴに応じてレジスタ３１ｇ、３１ｈの一方を選択し、可変抵抗３１ｃに供給する。可変抵抗３１ｃは、例えばラダー抵抗と、ラダー抵抗を構成する複数の抵抗のそれぞれに接続されたスイッチを有し、このスイッチのオン、オフが、セレクタ３１ｉから供給されるデータにより制御される。したがって、可変抵抗３１ｃは、セレクタ３１ｉから供給されるデータにより、抵抗値が制御される。このため、電圧発生回路３１は、可変抵抗３１ｃに設定された抵抗値に対応する電圧を発生する。
【００４０】
尚、図５の説明は、読み出し電圧を発生する場合についてしたが、図５に示す電圧発生回路３１は、書き込み電圧やベリファイ電圧なども発生可能とされている。したがって、これら電圧を発生するためのデータを保持するため、図示せぬ複数のレジスタ及びこれらレジスタを選択するセレクタを有している。
【００４１】
また、上記構成のＮＡＮＤ型フラッシュメモリは、多値データと２値データを記憶することが可能とされている。メモリセルに多値データを記憶させるための構成及び方法は、種々開発されている。本発明において、多値データをメモリセルに書き込む構成及び方法は、発明の本質ではないため、説明は省略するが、周知の構成及び方法を適用することが可能である。
【００４２】
図１（ａ）は、第１の実施形態に係るメモリセルアレイを構成するブロックの構成を示している。本実施形態に係るＮＡＮＤ型フラッシュメモリ２は、多値メモリであり、１つのメモリセルに例えば２ビット、４値のデータを記憶することが可能とされている。
【００４３】
また、図１（ａ）に示すように、１ページ内に、多値データと管理データ等の２値データを記憶することが可能とされている。２値データは各ページの定められたカラムアドレスに記憶される。すなわち、図１（ａ）において、多値データは第１の領域ＭＬＲに記憶され、２値データは第２の領域ＳＬＲに記憶される。第２の領域ＳＬＲはカラムアドレスにより指定される。
【００４４】
図１（ｂ）は、第１の領域ＭＬＲに配置されたメモリセルの閾値電圧分布を示している。すなわち、多値データを記憶したメモリセルの閾値電圧分布を示している。
【００４５】
図１（ｃ）は、第２の領域ＳＬＲに配置されたメモリセルの閾値電圧分布を示している。すなわち、２値データを記憶したメモリセルの閾値電圧分布を示している。２値データは、４つの閾値電圧分布のうち、閾値電圧が低い２つが使用される。この場合、最も低い閾値電圧分布によりデータ“１”が記憶され、次に低い閾値電圧分布によりデータ“０”が記憶されている。
【００４６】
図１（ｂ）に示す２ビット、４値のデータを記憶する場合、２ビットのうち、１ビットは、ロアページに書き込まれ、残りの１ビットはアッパーページに書き込まれる。ロアページとアッパーページは、アドレスにより切替えられる。４値のデータを書き込む場合、先ず、ロアページのデータが書き込まれ、この後、アッパーページのデータが書き込まれる。ロアページとアッパーページのデータの組合せにより、１つのセル内に４値のデータのうちの１つが書き込まれる。
【００４７】
第２の領域ＳＬＲに記憶される２値データも、多値データの書き込み動作により書き込まれる。すなわち、データの書き込み時、２ビットのデータを用いて、図１（ｃ）に示す閾値電圧分布に書き込まれる。この結果、データ“１”は消去時の閾値電圧分布に設定され、データ“０”は、消去時の閾値電圧分布より高い閾値電圧分布に設定される。
【００４８】
図１（ｃ）に示すように、第２の領域ＳＬＲに記憶された２値データを読み出す際、選択ワード線にＶｂｒが印加され、非選択ワード線に図１（ｂ）に示す多値データを読み出す際に用いる読み出し電圧Ｖｒｅａｄ１よりも低い読み出し電圧Ｖｒｅａｄ２が印加される。このようにして読み出されたデータは、“０”又は“１”の１ビットで表される。
【００４９】
読み出し電圧Ｖｒｅａｄ１よりも低い読み出し電圧Ｖｒｅａｄ２での読み出す場合の実装方法は、幾つか考えられる。以下、第１乃至第３の読み出し方法について説明する。
【００５０】
（第１の読み出し方法）
第１の読み出し方法は、２値データの読み出しコマンドをそのまま用いる方法である。すなわち、多値データを記憶するメモリカードにおいて、通常の２値データの読み出しを行うことが可能な、オプションコマンドを有する場合がある。この場合、上記のように多値データを書き込んだブロックも、２値データをページの予め定められた領域に格納することにより、２値データの読み出しコマンドで読み出すことが可能である。
【００５１】
第１の読み出し方法の場合、２値データを読み出す際、例えばメモリカード１のコントローラ３は、次に示すコマンドをＮＡＮＤ型フラッシュメモリ２に供給する。
【００５２】
“００ｈ  ｃｏｌＡ１  ｃｏｌＡ２  ｐａｇｅＡ  Ａ２  Ａ３  ３０ｈ”
ここで、“００ｈ”は、アドレスを指定するコマンド、“ｃｏｌＡ１、ｃｏｌＡ２”は、カラムアドレス、“ｐａｇｅＡ”はページアドレスを示している。また、“３０ｈ”は２値データの読み出しコマンドを示している。２値データの読み出しコマンド“３０ｈ”に応じて、メモリコントローラ２９は、電圧発生回路３１のセレクタ３１ｉに制御信号ＣＮＴを供給する。セレクタ３１ｉは、制御信号ＣＮＴに応じて、レジスタ３１ｇを選択する。レジスタ３１ｇには、前述したように、予め２値データの読み出し電圧を発生するためのデータがセットされている。このため、電圧発生回路３１は、レジスタ３１ｇから供給されるデータに応じて、図１（ｃ）に示す低い読み出し電圧Ｖｒｅａｄ２を発生する。
【００５３】
図６は、２値データの読み出し時における１つのＮＡＮＤセルユニットに供給される各種電圧を示している。選択されたページのワード線には、２値データを判別するための電圧Ｖｂｒが供給され、非選択ページのワード線には、読み出し電圧Ｖｒｅａｄ２が供給される。この状態において、選択されたページの各セルから図３に示すセンスアンプアレイ２３を介してページバッファ２４に読み出された１ページ分のデータのうち、カラムアドレスｃｏｌＡ１、ｃｏｌＡ２により指定された第２の領域ＳＬＲのデータのみが外部に出力される。
【００５４】
第１の読み出し方法によれば、２値データの読み出し時、非選択ページのワード線には、多値データを読み出す際の読み出し電圧Ｖｒｅａｄ１より低い読み出し電圧Ｖｒｅａｄ２が印加されている。このため、データの読み出し時に、低い閾値電圧分布に書き込まれた２値データが変化することを防止できる。したがって、リードディスターブを防止することが可能である。
【００５５】
（第２の読み出し方法）
第２の読み出し方法は、次に示す読み出し電圧Ｖｒｅａｄを下げる多値書込みブロック中の２値データ読み出しのための特別なコマンドを実装している。
【００５６】
“００ｈ  ｃｏｌＡ１  ｃｏｌＡ２  ｐａｇｅＡ  Ａ２  Ａ３  Ａ２ｈ”
ここで、“Ａ２ｈ”は、２値データを読み出すための専用コマンドである。
【００５７】
メモリコントローラ２９は、コマンドデコーダ２７により“Ａ２ｈ”のデコード出力を受けた場合、電圧発生回路３１に制御信号ＣＮＴを出力する。図５に示す電圧発生回路３１において、セレクタ３１ｉは、制御信号ＣＮＴに応じて、例えばレジスタ３１ｇを選択する。このため、電圧発生回路３１は、レジスタ３１ｇにセットされたデータに従って、多値データの読み出し時より低い読み出し電圧Ｖｒｅａｄ２を発生する。この後、第１の読み出し方法と同様の動作により、２値データが読み出される。
【００５８】
したがって、第２の読み出し方法によっても、第１の読み出し方法と同様に、リードディスターブを防止できる。
【００５９】
（第３の読み出し方法）
上記第１、第２の読み出し方法は、電源投入時にレジスタ３１ｇに低い読み出し電圧Ｖｒｅａｄ２を発生するためのデータをセットしていた。これに対して、第３の読み出し方法は、読み出しコマンドの実行直前にレジスタ３１ｇにデータをセットする。第３の読み出し方法のコマンドの一例を次に示す。
【００６０】
“５５ｈ  ＡｄＲ１  ＤＡＴ１  ００ｈ  ｃｏｌＡ１  ｃｏｌＡ２  ｐａｇｅＡ  Ａ２  Ａ３  ３０ｈ”
ここで、コマンド“５５ｈ”は、レジスタのセット命令を示し、ＡｄＲ１は、レジスタアドレス、ＤＡＴ１はデータアドレスを示している。すなわち、このコマンド“５５ｈ”は、メモリセルアレイ２１のＲＯＭ領域２１ａからレジスタ３１ｇにデータを転送することを示している。
【００６１】
図３に示すメモリコントローラ２９は、コマンドデコーダ２７よりコマンド“５５ｈ”のデコード結果を受けると、メモリセルアレイ２１のＲＯＭ領域２１ｉに記憶された２値データ用読み出し電圧のデータを読み出し、図５に示す電源発生回路３１のレジスタ３１ｇに設定する。この後、第１の読み出し方法と同様の動作により、２値データが読み出される。
【００６２】
第３の読み出し方法によっても第１、第２の読み出し方法と同様の効果を得ることができる。しかも、第３の読み出し方法によれば、２値データの読み出し直前にレジスタ３１ｇにデータを設定している。このため、２値データの読み出し以外のとき、レジスタ３１ｇに別のデータを設定することができるため、電圧発生回路４１により別の電圧を発生することができる。したがって、レジスタの数を増加することなく、電圧発生回路４１によって多様な電圧を発生することが可能である。
【００６３】
（第２の実施形態）
上記第１の実施形態は、多値データの書き込みにおいて、２値データを書き込み、多値データの最も低い閾値電圧分布（消去レベル）で２値データのデータ“１”を記憶し、次に低い閾値電圧分布により、２値データのデータ“０”を記憶した。しかし、これに限定されるものではない。
【００６４】
図７（ａ）（ｂ）は、第２の実施形態を示している。図７（ａ）に示すように、ｎ値（ｎは、１以上の自然数）のデータを記憶する多値メモリの閾値電圧分布を示している。この多値メモリにおいて、２値データのデータ“１”を、図７（ｂ）に示すように、最も低い閾値電圧分布（消去レベル）で記憶し、例えば２番目に低い閾値電圧分布により、２値データのデータ“０”を記憶している。
【００６５】
上記構成において、図７（ｂ）に示す２値データを読み出す場合、第１の実施形態と同様に、図７（ａ）に示す読み出し電圧Ｖｒｅａｄ１より低い読み出し電圧Ｖｒｅａｄ２を非選択ページのワード線に印加し、選択ページのワード線に電圧Ｖｂｒ２を印加する。このように、各ワード線に電圧を印加することにより、第１の実施形態と同様にリードディスターブを防止して、２値データを読み出すことができる。
【００６６】
図８は、第２の実施形態の変形例を示している。多値データの読み出し、書き込みに加えて２値データの読み出し、書き込みもできるが、この変形例は、２値書き込みブロック中の２値データを多値データの閾値電圧の分布と異なる閾値電圧の分布に設定している。すなわち、図８において、データ“０”は、最も低い閾値電圧分布（消去レベル）に設定され、データ“１”は、例えば図７（ａ）に示すデータ“１”とデータ“２”の閾値電圧分布の間に設定されている。
【００６７】
上記構成において、２値書き込みブロックの２値データを読み出す場合、第１、第２の実施形態と同様に、例えば図７（ａ）に示す読み出し電圧Ｖｒｅａｄ１より低い読み出し電圧Ｖｒｅａｄ３を非選択ページのワード線に印加し、選択ページのワード線に電圧Ｖｂｒ３を印加する。この読み出し動作を多値書き込みブロック中の２値データ読み出しに用いることは出来ないが、図７（ｂ）に示した読み出し動作を行うコマンドを多値書き込みブロック中の２値データ読み出しコマンドとして実装することにより本発明を適用できる。
【００６８】
このように、各ワード線に電圧を印加することにより、第１、第２の実施形態と同様にリードディスターブを防止して、２値データを読み出すことができる。
【００６９】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態を示すものであり、図１（ａ）は、１ページ内の多値データと２値データの記憶領域を示す図、図１（ｂ）は、多値データの閾値電圧分布を示す図、図１（ｃ）は、２値データの閾値電圧分布を示す図。
【図２】本発明に適用されるメモリカードの一例を示す構成図。
【図３】図２に示すＮＡＮＤ型フラッシュメモリの一例を示す構成図。
【図４】図３に示すメモリセルアレイの一例を示す回路構成図。
【図５】図３に示す電圧発生回路の一例を示す回路構成図。
【図６】読み出し時の各ワード線の電位を示す図。
【図７】第２の実施形態に係わり、図７（ａ）は多値データの閾値電圧分布を示す図、図７（ｂ）は、２値データの閾値電圧分布を示す図。
【図８】第２の実施形態の変形例を示すものであり、２値データの閾値電圧分布を示す図。
【符号の説明】
【００７１】
１…メモリカード、２…ＮＡＮＤ型フラッシュメモリ、３…コントローラ、２１…メモリセルアレイ、２１ａ…ＲＯＭ領域、２９…メモリコントローラ、３１…電圧発生回路、３１ｇ、３１ｈ…レジスタ、ＢＬＫ…ブロック、ＰＧ０〜ＰＧｎ…ページ、ＭＬＲ…第１の領域、ＳＬＲ…第２の領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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