(57)【要約】【課題】相変化メモリを備えた半導体装置の信頼性を向上する。【解決手段】相変化記憶素子は、半導体基板の主面上に設けられた層間絶縁膜４に埋め込まれた下部電極プラグ１５と、下部電極プラグ１５の上部および層間絶縁膜４上に設けられた導電材料層３１と、導電材料層３１上に設けられた相変化材料層３２と、相変化材料層３２上に設けられた上部電極プラグ１６と、を有している。この相変化記憶素子を構成する下部電極プラグ１５と上部電極プラグ１６が、それぞれ半導体基板の面内の異なる位置に設けられている。【選択図】図３
2009177073.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に設けられた絶縁膜に埋め込まれた第１電極プラグと、
前記第１電極プラグの上部および前記絶縁膜上に設けられた導電材料層と、
前記導電材料層上に設けられた相変化材料層と、
前記相変化材料層上に設けられた第２電極プラグと、を有し、
前記第１電極プラグと前記第２電極プラグが、それぞれ前記半導体基板の面内の異なる位置に設けられていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１電極プラグと前記第２電極プラグが、それぞれ前記半導体基板の面内でオーバラップしていないことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板の面内方向で、前記第２電極プラグと前記相変化材料層との接触面積が、前記導電材料層と前記相変化材料層の接触面積より小さいことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記相変化材料層は、前記第２電極プラグ側で相変化することによって抵抗値が変化することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記相変化材料層は、ゲルマニウム、アンチモンおよびテルルから構成されるカルコゲナイド材料に、インジウムが添加されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記相変化材料層と前記第２電極プラグとの間には、界面層が設けられていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１電極プラグの上部が窪んでいることを特徴とする半導体装置。
【請求項８】
半導体基板の主面上に設けられた絶縁膜に埋め込まれた第１電極プラグと、
前記第１電極プラグの上部および前記絶縁膜上に設けられた相変化材料層と、
前記相変化材料層上に設けられた第２電極プラグと、を有し、
前記第１電極プラグと前記第２電極プラグが、それぞれ前記半導体基板の面内の異なる位置に設けられており、
前記第２電極プラグと前記相変化材料層との接触面積が、前記第１電極プラグと前記相変化材料層との接触面積より小さいことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記相変化材料層と前記第２電極プラグとの間には、界面層が設けられていることを特徴とする半導体装置。
【請求項１０】
（ａ）半導体基板の主面上に絶縁膜を形成する工程、
（ｂ）前記絶縁膜に第１コンタクトホールを形成する工程、
（ｃ）前記第１コンタクトホールに第１導電材料を埋め込む工程、
（ｄ）前記工程（ｃ）の後、前記絶縁膜をＣＭＰ技術によって平坦化すると共に、前記第１コンタクトホールに前記第１導電材料からなる第１電極プラグを形成する工程、
（ｅ）前記工程（ｄ）の後、前記第１電極プラグの上部および前記絶縁膜上に第１導電材料層を形成する工程、
（ｆ）前記工程（ｅ）の後、前記第１導電材料層上に相変化材料層を形成する工程、
（ｇ）前記相変化材料層上に、前記第１電極プラグとは前記半導体基板の面内の異なる位置に第２電極プラグを形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１１）前記相変化材料層上に第２導電材料層を形成した後、前記第２導電材料層をパターニングする工程、
を有し、
パターニングされた前記第２導電材料層から前記第２電極プラグが構成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ２１）前記相変化材料層上に酸化シリコン層を形成した後、前記酸化シリコン層上に窒化シリコン層を形成する工程、
（ｇ２２）前記窒化シリコン層および前記酸化シリコン層に第２コンタクトホールを形成する工程、
（ｇ２３）前記第２コンタクトホールに第２導電材料を埋め込む工程、
を有し、
前記第２コンタクトホールに埋め込まれた前記第２導電材料から前記第２電極プラグが構成され、
前記工程（ｇ２２）では、フッ酸を用いて前記酸化シリコン層に前記第２コンタクトホールを形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ３１）前記相変化材料層上に窒化シリコン層を形成した後、前記窒化シリコン層上に酸化シリコン層を形成する工程、
（ｇ３２）前記酸化シリコン層および前記窒化シリコン層に第２コンタクトホールを形成する工程、
（ｇ３３）前記第２コンタクトホールに第２導電材料を埋め込む工程、
を有し、
前記第２コンタクトホールに埋め込まれた前記第２導電材料から前記第２電極プラグが構成され、
前記工程（ｇ３２）では、前記酸化シリコン層および前記窒化シリコン層をそれぞれ別の条件でドライエッチングし、前記酸化シリコン層および前記窒化シリコン層に前記第２コンタクトホールを形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、前記相変化材料層上に界面層を形成する工程を有し、
前記工程（ｇ）では、前記界面層を介して前記相変化材料層上に前記第２電極プラグが形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記工程（ｆ）では、ゲルマニウム、アンチモンおよびテルルから構成されるカルコゲナイド材料に、インジウムが添加された前記相変化材料層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、相変化材料から構成される不揮発性メモリ（相変化メモリ）を備えた半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
電源を遮断してもデータが保持される不揮発性メモリの１つとして、相変化メモリが知られている。相変化メモリは、ジュール熱に応じて相変化材料（例えばカルコゲナイド材料）の結晶状態を非晶質（アモルファス）状態と多結晶状態の何れかに変化させて、それらの抵抗値の違いによりデータを記憶するものである。
【０００３】
特開２００７−１４９９１３号公報（特許文献１）には、相変化材料を含む記録層（相変化材料層）を備えた不揮発性メモリ（相変化メモリ）に関する技術が開示されている。この相変化メモリは、下部電極と上部電極との間に設けられた相変化材料を含む記録層を備え、前記下部電極をデータの書き込み時における発熱体の一部（いわゆるヒータ）とするものであり、前記記録層に書き込み電流を流した場合、前記記録層と前記下部電極との接触部分近傍が発熱し、相変化領域となるものである。
【特許文献１】特開２００７−１４９９１３号公報（例えば、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、相変化材料から構成される不揮発性メモリ（相変化メモリ）を備えた半導体装置について検討している。本発明者が検討している相変化メモリを構成する最小単位の相変化記憶素子（相変化メモリセル）は、電界効果型トランジスタであるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、これに電気的に接続された抵抗素子とを有するものである。図１は本発明者が検討している相変化記憶素子を備えた半導体装置の説明図であり、半導体基板に設けられ、ｎ型（ｎチャネル型）のＭＯＳＦＥＴと電気的に接続された抵抗素子の断面が模式的に示されている。なお、図１では、簡略のため、ＭＯＳＦＥＴはシンボルで表記している。
【０００５】
記憶素子を構成するＭＯＳＦＥＴは、ゲート電極１、ソース電極２、ドレイン電極３からなる。ゲート電極１はワード線、ソース電極２はソース線と電気的に接続され、また、ドレイン電極３は抵抗素子と電気的に接続される。
【０００６】
記憶素子を構成する抵抗素子は、半導体基板の主面上に設けられた層間絶縁膜４に埋め込まれた下部電極プラグ１５と、下部電極プラグ１５の上部および層間絶縁膜４上に設けられた相変化材料層（記録層）８と、相変化材料層８上に設けられた導電材料層９と、導電材料層９上に設けられた上部電極プラグ１６と、を有している。相変化材料層８は例えばインジウムなどが添加されたゲルマニウム・アンチモン・テルルから構成されるカルコゲナイド材料である。
【０００７】
下部電極プラグ１５は、層間絶縁膜４に開口されたコンタクトホールの内部に、例えば窒化チタンからなるバリア金属膜５と、それを介して導電材料膜６（例えばタングステン）とが埋め込まれてなる。また、上部電極プラグ１６は、層間絶縁膜７に開口されたコンタクトホールの内部に、例えば窒化チタンからなるバリア金属膜１０と、それを介して導電材料膜１１（例えばタングステン）とが埋め込まれてなる。下部電極プラグ１５は、ドレイン電極３と電気的に接続され、また、上部電極プラグ１６は、ビット線となる配線層１２と電気的に接続されている。
【０００８】
本発明者が検討した記憶素子の書き換えは、導電材料層９（上部電極プラグ１６）側を正電圧、下部電極プラグ１５側を負電圧とした際の通電による発熱（ジュール熱）と、冷却の制御によって、相変化材料層８を結晶化あるいは非晶質化させることで行う。その発熱は相変化材料層８がいわゆるヒータとなる下部電極プラグ１５と接触部分近傍で起こり、その領域（相変化領域）で結晶化および非晶質化の変化が起こる。なお、相変化材料層８の相変化領域が、下部電極プラグ１５側となることにおいては、前述した特許文献１に開示された相変化メモリと同様である。
【０００９】
ここで、具体的に、下部電極プラグ１５の形成方法について説明する。まず、層間絶縁膜４にコンタクトホールを形成し、前記コンタクトホールの内部および層間絶縁膜４上に、バリア金属膜５を形成する。次いで、前記コンタクトホールの内部を埋め込むように、例えばタングステンからなる導電材料膜６を埋め込み、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）技術によって、余分な導電材料膜６、バリア金属膜５を除去、および層間絶縁膜４を平坦化することによって、前記コンタクトホールの内部にバリア金属膜５を介して下部電極プラグ１５が形成される。
【００１０】
このように下部電極プラグ１５を形成する場合には、ＣＭＰ技術を用いるが、図１に示すように、リセス（凹み）１３が生じ、プラグ周辺に尖端部１４が形成される。このため、記憶素子の書き換えを行った場合、相変化材料層８のリセス１３の端部、すなわち尖端部１４では、電界集中が起こり、電流が流れ易くなるものと考えられる。図２は書き換え後における相変化材料層８中のゲルマニウムに対するＥＤＸ（Energy-Dispersive X-ray spectroscopy：エネルギー分散型Ｘ線分光）結果の説明図である。このＥＤＸ結果により、図１で示した相変化記憶素子の断面における構成元素（例えばゲルマニウム）の分布を知ることができる。
【００１１】
図２に示すＥＤＸ結果により、相変化材料層８は、概ね３つの領域（領域２１、２２、２３）に大別され、領域２１はゲルマニウムの濃度が相対的に中程度、領域２２はゲルマニウムが相対的に高濃度、領域２３はゲルマニウムが相対的に低濃度であることが判明した。なお、図２では、説明を容易にするために、領域２１、２３にのみハッチングが付されている。
【００１２】
領域２２は下部電極プラグ１５の尖端部（図１の符号１４）側に存在し、領域２２に接した領域２３のゲルマニウム濃度が低下していることから、書き換えにおける電界集中あるいは電流集中により、領域２３のゲルマニウムが下部電極プラグ１５の尖端部付近に集まって領域２２を形成したものと考えられる。すなわち、下部電極プラグ１５に尖端部が存在すると、相変化材料層８を構成する元素に偏りが生じてしまうと考えられる。このような構成元素の偏りは、当初の特性の劣化、すなわち信頼性を低下させる原因となり得る。
【００１３】
本発明の目的は、相変化メモリを備えた半導体装置の信頼性を向上することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の一実施の形態では、半導体基板の主面上に設けられた層間絶縁膜と、前記層間絶縁膜に埋め込まれた下部電極プラグと、前記下部電極プラグの上部および前記層間絶縁膜上に設けられた導電材料層と、前記導電材料層上に設けられた相変化材料層と、前記相変化材料層上に設けられた上部電極プラグと、を有し、前記下部電極プラグと前記上部電極プラグを、それぞれ前記半導体基板の面内の異なる位置に設けている。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
この一実施の形態によれば、相変化メモリを備えた半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、本発明の実施の形態を説明するにあたり、０．１３μｍプロセスを例にとった数値を開示するが、本発明の範囲は、開示された数値に限定されるものではない。
【００２０】
（実施の形態１）
図３は本発明の実施の形態における相変化記憶素子を備えた半導体装置の説明図であり、半導体基板に設けられ、ｎ型のＭＯＳＦＥＴと電気的に接続された抵抗素子の断面が模式的に示されている。なお、図３では、簡略のため、ＭＯＳＦＥＴはシンボルで表記している。
【００２１】
本実施の形態における半導体装置の相変化記憶素子は、その基本的な接続関係が図１で示したものと同様であるが、導電材料層３１上に相変化材料層３２が存在する積層構造となっている点が異なる。
【００２２】
この相変化記憶素子は、半導体基板の主面上に設けられた層間絶縁膜４に埋め込まれた下部電極プラグ１５と、下部電極プラグ１５の上部および層間絶縁膜４上に設けられた導電材料層３１と、導電材料層３１上に設けられた相変化材料層３２と、相変化材料層３２上に設けられた上部電極プラグ１６とを有する。この相変化記憶素子を構成する下部電極プラグ１５と上部電極プラグ１６が、それぞれ半導体基板の面内の異なる位置に設けられている。また、相変化材料層３２は例えばインジウムなどが添加されたゲルマニウム・アンチモン・テルルから構成されるカルコゲナイド材料である。
【００２３】
この構造では、相変化材料層３２と接触面を形成し、発熱部位となる接触面を有する電極は、バリア金属膜１０および導電材料膜１１を有する上部電極プラグ１６である。相変化材料層３２が上部電極プラグ１６と下部電極である導電材料層３１との間に設けられており、半導体基板の面内方向における上部電極プラグ１６と相変化材料層３２との接触面積が、導電材料層３１と相変化材料層３２との接触面積よりも小さくなっている。これにより、上部電極プラグ１６が発熱部位となる接触面を有することとなる。また、相変化材料層３２における書き換え部位（相変化領域）が上部電極プラグ１６側となり、相変化することによって相変化材料層３２の抵抗値を変化することができる。
【００２４】
また、上部電極プラグ１６は、相変化材料層３２よりも後で形成されるため、相変化材料層３２と接する上部電極プラグ１６の下部にリセスは存在しない。なお、本実施の形態では、上部電極プラグ１６には、バリア金属膜１０が含まれる場合について示したが、バリア金属膜１０を含まなくても良い。また、上部電極プラグ１６と相変化材料層３２との接続は、金属酸化物（タンタル酸化物、クロム酸化物など）から構成される界面層を介しても良い。
【００２５】
また、バリア金属膜５および導電材料膜６を有する下部電極プラグ１５の直上に存在する相変化材料層３２の領域には、その下部電極プラグ１５上部のリセスを反映した窪みが出来ているため、その箇所を避けて上部電極プラグ１６を設けねばならない。このため、図３では、上部電極プラグ１６を相変化材料層３２が平坦な箇所に設けている。
【００２６】
このように、相変化材料層３２と接する上部電極プラグ１６に尖端部が生じないため、図２を参照して説明したような構成元素の偏りが生じにくくなる。したがって、当初の特性の劣化を防止することができ、半導体装置の信頼性を向上することができる。すなわち、発熱部位となる接触面を有する電極の尖端部への電流集中を低減できるので、相変化材料を構成する要素元素の偏りを抑制することが期待できる。それにより、特性のばらつきが少ない、安定した相変化記憶素子を実現できる。
【００２７】
（実施の形態２）
本実施の形態における製造工程中の相変化メモリを備えた半導体装置の製造方法について、図４〜図１３を参照して説明する。図４〜図１３は本実施の形態における製造工程中の相変化メモリを備えた半導体装置の断面を示す模式図である。なお、図中、ＮＴはｎ型ＭＯＳＦＥＴが形成される領域、ＰＴはｐ型ＭＯＳＦＥＴが形成される領域、ＮＴＭは相変化記憶素子（相変化メモリセル）が形成される領域を示している。
【００２８】
まず、図４に示すように、例えばｐ型単結晶のシリコン基板からなる半導体基板１００の主面には、既知の製造方法によって、領域ＮＴにｎ型ＭＯＳＦＥＴ、領域ＰＴにｐ型ＭＯＳＦＥＴ、および領域ＮＴＭにｎ型ＭＯＳＦＥＴを形成する。領域ＮＴに形成されたｎ型ＭＯＳＦＥＴと、領域ＰＴに形成されたｐ型ＭＯＳＦＥＴは、ＣＭＯＳ（Complementary MOS）を構成し、領域ＮＴＭに形成されたｎ型ＭＯＳＦＥＴは、例えば図３で示したような相変化記憶素子を構成するものである。
【００２９】
図４中の構成要素は、１０１が素子分離酸化膜用下敷層、１０２が素子分離酸化膜、１０３がｎ型埋込みウェル、１０４がｐ型埋込みウェル、１０５がｎ型ウェル、１０６がｐ型ウェル、１０７がゲート酸化膜、１０８がｐ型ゲート電極、１０９がｎ型ゲート電極である。また、１１０が浅接合ｐ型拡散層、１１１が浅接合ｎ型拡散層、１１２がゲート電極側壁スペーサ、１１３がｐ型ドレイン拡散層、１１４がｐ型ソース拡散層、１１５がｎ型ドレイン拡散層、１１６がｎ型ソース拡散層、１１７が相変化記憶素子用ｎ型ＭＯＳＦＥＴのｎ型ドレイン拡散層、１１８が相変化記憶素子用ｎ型ＭＯＳＦＥＴのｎ型ソース拡散層、１１９がＣｏ（コバルト）サリサイド層である。
【００３０】
各構成要素の主な大きさを示す。素子分離酸化膜用下敷層１０１および素子分離酸化膜１０２からなる素子分離の深さは例えば３５０ｎｍである。また、ｎ型埋込みウェル１０３、ｐ型埋込みウェル１０４、ｎ型ウェル１０５、ｐ型ウェル１０６の不純物濃度は、概ね１立方センチメートル当たり１０の１７乗個の原子個数程度である。また、ゲート酸化膜１０７の厚さは例えば３．５ｎｍである。また、ｐ型ゲート電極１０８およびｎ型ゲート電極１０９の膜厚は例えば１５０ｎｍ、ゲート長は１３０ｎｍである。また、ゲート電極側壁スペーサ１１２の幅（図４中の左右方向）は例えば７０ｎｍである。
【００３１】
続いて、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）技術を用いて、半導体基板１００の主面上に、例えば酸化シリコン膜からなる層間絶縁膜１２０を堆積し、既知のフォトリソグラフィ技術、ドライエッチング技術を用いて、層間絶縁膜１２０に例えば直径が例えば１８０ｎｍのコンタクトホール（孔）を形成する。
【００３２】
次いで、ＣＶＤ技術を用いて、前記コンタクトホールの内部および層間絶縁膜１２０上に例えば窒化チタンからなるバリア金属膜１２１を堆積し、前記コンタクトホールに例えばタングステンからなる導電材料膜１２２を埋め込み、ＣＭＰ技術を用いて不要な導電材料膜１２２およびバリア金属膜１２１を除去し、層間絶縁膜１２０を平坦化すると共に、前記コンタクトホールにバリア金属膜１２１および導電材料膜１２２を含む電極プラグを形成する。前記電極プラグの直径は、例えば１８０ｎｍである。なお、領域ＮＴＭにおけるｎ型ＭＯＳＦＥＴのドレインと電気的に接続される電極プラグが、相変化記憶素子を構成する下部電極プラグ１５となる。また、前述したように、リセス（凹み）が生じ、下部電極プラグ１５の上部が窪んでいる。
【００３３】
続いて、図６に示すように、前記電極プラグ（下部電極プラグ１５が含まれている）の上部および層間絶縁膜１２０上に導電材料層１２３を形成した後、導電材料層１２３上に相変化材料層１２４を形成する。次いで、相変化材料層１２４上に界面層１２５を形成した後、導電材料層１２６を形成する。各材料としては、導電材料層１２３は窒化チタン、相変化材料層１２４はインジウムなどが添加されたゲルマニウム・アンチモン・テルルから構成されるカルコゲナイド材料、界面層１２５は金属酸化物（タンタル酸化物、クロム酸化物など）、導電材料層１２６は導電材料（タングステン、窒化チタンなど）を用いる。導電材料層１２３の膜厚は例えば３０ｎｍ、相変化材料層１２４の膜厚は例えば１００ｎｍとする。界面層１２５は、相変化材料層１２４と導電材料層１２６の接着性を向上させるために重要な構成要素であり、その膜厚は５ｎｍ以下である。導電材料層１２６の膜厚は例えば５０ｎｍとする。
【００３４】
続いて、図７に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＮＴＭの下部電極プラグ１５の上部に導電材料層１２６、界面層１２５、相変化材料層１２４および導電材料層１２３を残すようにパターニングする。なお、相変化材料層１２４が図３で示した相変化材料層３２に対応し、導電材料層１２３が図３で示した導電材料層３１（下部電極）に対応する。
【００３５】
続いて、図８に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、導電材料層１２６の一部を残すようにパターニングし、界面層１２５を介した相変化材料層１２４上に、下部電極プラグ１５とは半導体基板１００の面内の異なる位置に上部電極プラグ１６を形成する。この導電材料層１２６をドライエッチング技術で加工し、上部電極プラグ１６を形成する際、界面層１２５との間の選択比が十分に高ければ、界面層１２５をエッチングストッパ層としても用いることができる。
【００３６】
このように上部電極プラグ１６は、導電材料層１２３、相変化材料層１２４、界面層１２５の積層膜の平坦部上に設けることとする。言い換えると、下部電極プラグ１５と上部電極プラグ１６が、それぞれ半導体基板１００の面内でオーバラップしていない。このため、上部電極プラグ１６と相変化材料層１２４との接触面が平坦で、発熱部位となる接触面を有する上部電極プラグ１６にリセスを生じない構造にできる。したがって、リセス端部（尖端部）に起こる電界集中を避けることができ、相変化材料層１２４の構成成分の偏りを防ぐことができる。
【００３７】
相変化材料層１２４が上部電極プラグ１６と下部電極である導電材料層１２３との間に設けられており、前述の製造工程からもわかるように、半導体基板１００の面内方向における上部電極プラグ１６と相変化材料層１２４との接触面積が、導電材料層１２３と相変化材料層１２４との接触面積よりも小さくなっている。これにより、上部電極プラグ１６を発熱部位となる接触面を有する電極とすることができる。また、相変化材料層１２４における書き換え部位（相変化領域）が上部電極プラグ１６側となり、相変化することによって相変化材料層１２４の抵抗値を変化することができる。
【００３８】
具体的に、上部電極プラグ１６の大きさに関して述べる。相変化記憶素子では、書き換え部位と電極との接触面積が小さいほど、相変化記憶素子の書換え電流は小さくなる。したがって、上部電極プラグ１６の大きさは、所望の書換え電流を満たすように設定すれば良い。例えば、本実施の形態のように界面層１２５を用いる場合、書き換え電流１００μＡ以下にするためには１６０ｎｍの電極径とすれば良い。
【００３９】
続いて、半導体基板１００の主面上に例えば酸化シリコン膜からなる層間絶縁膜１３２を堆積した後、図９に示すように、フォトリソグラフィ技術とドライエッチング技術を用いて、層間絶縁膜１３２にコンタクトホール１３３を形成する。なお、本実施の形態では、予め形成された電極プラグ（下部電極プラグ１５を除く）の上に、コンタクトホールを継ぎ足す構造を開示するが、図９の時点で初めてＣｏサリサイド層１１９上に電極プラグを形成するためのコンタクトホールを設ける製造方法でも良い。これは、予め電極プラグを形成しておく方法に比して、ＣＭＰの回数が少なく、製造コストが低減できる。
【００４０】
続いて、図１０に示すように、スパッタ法を用いてコンタクトホール１３３の内部および層間絶縁膜１３２上に窒化チタン膜１３４を被着し、ＣＶＤ法を用いてコンタクトホール１３３の内部を埋め込むように窒化チタン膜１３４上にタングステン膜１３５を堆積する。窒化チタン膜１３４の膜厚は２０ｎｍ、タングステン膜１３５の膜厚は１５０から２００ｎｍ程度とし、コンタクトホール１３３を完全に埋め込むことが必要である。
【００４１】
続いて、図１１に示すように、上部電極プラグ１６が露出するまで、ＣＭＰ技術を用いてタングステン膜１３５および窒化チタン膜１３４を除去する。このとき、コンタクトホール１３３に埋め込まれた窒化チタン膜１３４とタングステン膜１３５から構成されるプラグ電極が形成される。
【００４２】
続いて、図１２に示すように、半導体基板１００の主面上に金属層１３８を堆積する。この金属層１３８は、既知の配線層形成技術に用いるもので良く、一般にはアルミニウムが用いられるが、既知のダマシン技術を用いた銅配線でも良い。ここでは、アルミニウム配線を用いた例を示す。
【００４３】
続いて、図１３に示すように、金属層１３８をパターニング加工して、それぞれの端子に応じた配線層を形成する。すなわち、金属層１３８はそれぞれ、ｐ型ＭＯＳＦＥＴのドレイン線１４０、ｐ型ＭＯＳＦＥＴのソース線１４１、ｎ型ＭＯＳＦＥＴのドレイン線１４２、ｎ型ＭＯＳＦＥＴのソース線１４３、相変化記憶素子の上部電極プラグ１６に接続されるビット線１４４、相変化記憶素子を構成するｎ型ＭＯＳＦＥＴのソース線１４５となる。
【００４４】
次いで、半導体基板１００の主面上に例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１４６を堆積する。このようにして、本発明の実施の形態における相変化記憶素子をＣＭＯＳ−ＬＳＩ上に形成できる。なお、配線層は１層だけではなく、通常は２層、３層と形成するが、図が煩雑になるのを防ぐために、本実施の形態では１層までを開示するに留める。
【００４５】
（実施の形態３）
前記実施の形態１における上部電極プラグを形成するにあたり、前記実施の形態２では、相変化材料層上の導電材料層をパターニングして上部電極プラグを形成する場合について説明したが、本実施の形態では、相変化材料層上に酸化シリコン層、窒化シリコン層の順で堆積した積層膜にコンタクトホールを形成し、そのコンタクトホールに上部電極プラグを形成する場合について説明する。なお、他の構成などについては前記実施の形態２と同様の場合、その説明は省略することもある。
【００４６】
本実施の形態における製造工程中の相変化メモリを備えた半導体装置の製造方法について、図１４〜図２０を参照して説明する。図１４〜図２０は本実施の形態における製造工程中の相変化メモリを備えた半導体装置の断面を示す模式図である。なお、本実施の形態では、前記実施の形態２で図５を参照して説明した工程に続く工程から説明する。
【００４７】
図１４に示すように、バリア金属膜１２１および導電材料膜１２２からなる電極プラグ（下部電極プラグ１５が含まれている）の上部および層間絶縁膜１２０上に導電材料層２０１を堆積した後、導電材料層２０１上に相変化材料層２０２を堆積する。次いで、相変化材料層２０２上に界面層２０３を堆積した後、界面層２０３を介して相変化材料層２０２上に酸化シリコン層２０４、窒化シリコン層２０５の順で積層膜を堆積する。なお、導電材料層２０１、相変化材料層２０２および界面層２０３はそれぞれ前記実施の形態２における導電材料層１２３、相変化材料層１２４および界面層１２５に対応している（図６参照）。
【００４８】
酸化シリコン層２０４の膜厚は例えば１５ｎｍ、窒化シリコン層２０５の膜厚は例えば１００ｎｍとする。酸化シリコン層２０４および窒化シリコン層２０５は、相変化素子部への電極接続加工で必要になる積層構造であり、詳細は後述する。
【００４９】
続いて、図１５に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＮＴＭの下部電極プラグ１５の上部に窒化シリコン層２０５、酸化シリコン層２０４、界面層２０３、相変化材料層２０２および導電材料層２０１を残すようにパターニングする。
【００５０】
続いて、図１６に示すように、半導体基板１００の主面上に層間絶縁膜２１１を堆積した後、ＣＭＰ技術を施して窒化シリコン層２０５を露出させ、その後にフォトリソグラフィ技術とドライエッチング技術を用いて、コンタクトホール２１２を形成する。層間絶縁膜２１１は酸化シリコン膜を用いるのが普通である。また、窒化シリコン層２０５は層間絶縁膜２１１にＣＭＰを施した際のストッパ層として機能している。
【００５１】
続いて、図１７に示すように、相変化材料層２０２上の酸化シリコン層２０４および窒化シリコン層２０５に、界面層２０３が露出するようにコンタクトホール２１３を形成する。コンタクトホール２１３の形成方法は、フォトリソグラフィ技術とドライエッチング技術を用いて、まず窒化シリコン層２０５のみを除去する。次いで、酸化シリコン層２０４を除去する際、ドライエッチングを適用すると、界面層２０３にプラズマ起因のダメージを与えてしまう。そこで、ここではフッ酸を用いて酸化シリコン層２０４を除去する手法を適用している。この手法であれば、金属酸化膜からなる界面層２０３を侵すことなく、酸化シリコン層２０４を除去できる。
【００５２】
続いて、図１８に示すように、コンタクトホール２１２、２１３の内部および層間絶縁膜２１１上に例えば窒化チタンからなるバリア金属膜２１４を堆積した後、コンタクトホール２１２、２１３の内部を埋め込むように例えばタングステンからなる導電材料膜２１５を堆積する。窒化チタンの堆積は、ＣＶＤよりも低温で処理可能なスパッタ法を用い、タングステンは充填性の良いＣＶＤを用いて堆積するのが望ましい。
【００５３】
続いて、図１９に示すように、ＣＭＰ技術を用いて、窒化シリコン層２０５が露出するまで、不要な導電材料膜２１５およびバリア金属膜２１４を除去し、層間絶縁膜２１１を平坦化すると共に、コンタクトホール２１３にバリア金属膜２１４および導電材料膜２１５を含む上部電極プラグ１６を形成する。なお、上部電極プラグ１６の直径は、例えば１６０ｎｍである。
【００５４】
続いて、図２０に示すように、半導体基板１００の主面上に例えばアルミニウムからなる金属層を堆積し、前記金属層をパターニング加工して、それぞれの端子に応じた配線層を形成する。すなわち、前記金属層はそれぞれ、ｐ型ＭＯＳＦＥＴのドレイン線２１９、ｐ型ＭＯＳＦＥＴのソース線２２０、ｎ型ＭＯＳＦＥＴのドレイン線２２１、ｎ型ＭＯＳＦＥＴのソース線２２２、相変化記憶素子の上部電極プラグ１６に接続されるビット線２２３、相変化記憶素子を構成するｎ型ＭＯＳＦＥＴのソース線２２４となる。
【００５５】
次いで、半導体基板１００の主面上に例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜２２５を堆積する。このようにして、本発明の実施の形態における相変化記憶素子をＣＭＯＳ−ＬＳＩ上に形成できる。なお、配線層は１層だけではなく、通常は２層、３層と形成するが、図が煩雑になるのを防ぐために、本実施の形態では１層までを開示するに留める。
【００５６】
（実施の形態４）
前記実施の形態１における上部電極プラグを形成するにあたり、前記実施の形態２では、相変化材料層上の導電材料層をパターニングして上部電極プラグを形成する場合について説明したが、本実施の形態では、相変化材料層上に窒化シリコン層、酸化シリコン層の順で堆積した積層膜にコンタクトホールを形成し、そのコンタクトホールに上部電極プラグを形成する場合について説明する。なお、他の構成などについては前記実施の形態２と同様の場合、その説明は省略することもある。
【００５７】
本実施の形態における製造工程中の相変化メモリを備えた半導体装置の製造方法について、図２１〜図２６を参照して説明する。図２１〜図２６は本実施の形態における製造工程中の相変化メモリを備えた半導体装置の断面を示す模式図である。なお、本実施の形態では、前記実施の形態２で図５を参照して説明した工程に続く工程から説明する。
【００５８】
図２１に示すように、バリア金属膜１２１および導電材料膜１２２からなる電極プラグの上部および層間絶縁膜１２０上に導電材料層３０１を堆積した後、導電材料層３０１上に相変化材料層３０２を堆積する。次いで、相変化材料層３０２上に界面層３０３を堆積した後、界面層３０３を介して相変化材料層３０２上に窒化シリコン層３０４、酸化シリコン層３０５の順で積層膜を堆積する。なお、導電材料層３０１、相変化材料層３０２および界面層３０３はそれぞれ前記実施の形態２における導電材料層１２３、相変化材料層１２４および界面層１２５に対応している（図６参照）。
【００５９】
窒化シリコン層３０４の膜厚は例えば１５ｎｍ、酸化シリコン層３０５の膜厚は例えば１００ｎｍとする。なお、前記実施の形態３とは積層膜の積層構造が異なり、酸化シリコン層３０５を最上層、窒化シリコン層３０４をその直下としている。その理由は後の工程の説明で明らかになろう。
【００６０】
続いて、図２２に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＮＴＭの下部電極プラグ１５の上部に酸化シリコン層３０５、窒化シリコン層３０４、界面層３０３、相変化材料層３０２および導電材料層３０１を残すようにパターニングする。
【００６１】
続いて、図２３に示すように、半導体基板１００の主面上に層間絶縁膜３１１を堆積し、ＣＭＰ技術を施して酸化シリコン層３０５を露出させ、その後にフォトリソグラフィ技術とドライエッチング技術を用いて、コンタクトホール３１２を形成する。層間絶縁膜３１１は酸化シリコン膜を用いるのが普通である。
【００６２】
続いて、図２４に示すように、相変化材料層３０２上の酸化シリコン層３０５および窒化シリコン層３０４に、界面層３０３が露出するようにコンタクトホール３１３を形成する。コンタクトホール３１３の形成方法は、フォトリソグラフィ技術とドライエッチング技術を用いて、まず酸化シリコン層３０５のみを除去する。このとき、窒化シリコン層３０４をエッチングストッパとして用いることもできる。次いで、窒化シリコン層３０４が露出した時点でドライエッチングを一旦止め、次に窒化シリコン層３０４を除去する条件のドライエッチングにより、窒化シリコン層３０４を取り除く。
【００６３】
本実施の形態では、このような二段階のドライエッチングを行うことによって、相変化材料層３０２を削り込む量を最小限に抑えて、コンタクトホール３１３を設けることができる。
【００６４】
続いて、図２５に示すように、コンタクトホール３１２、３１３の内部および層間絶縁膜３１１上に例えば窒化チタンからなるバリア金属膜３１４を堆積した後、コンタクトホール３１２、３１３の内部を埋め込むように例えばタングステンからなる導電材料膜３１５を堆積する。窒化チタンの堆積は、ＣＶＤよりも低温で処理可能なスパッタ法を用い、タングステンは充填性の良いＣＶＤを用いて堆積するのが望ましい。
【００６５】
続いて、図２６に示すように、ＣＭＰ技術を用いて、酸化シリコン層３０５が露出するまで、不要な導電材料膜３１５およびバリア金属膜３１４を除去し、層間絶縁膜３１１を平坦化すると共に、コンタクトホール３１３にバリア金属膜３１４および導電材料膜３１５を含む上部電極プラグ１６を形成する。なお、上部電極プラグ１６の直径は、例えば１６０ｎｍである。
【００６６】
次いで、半導体基板１００の主面上に例えばアルミニウムからなる金属層を堆積し、前記金属層をパターニング加工して、それぞれの端子に応じた配線層を形成する。すなわち、前記金属層はそれぞれ、ｐ型ＭＯＳＦＥＴのドレイン線３１９、ｐ型ＭＯＳＦＥＴのソース線３２０、ｎ型ＭＯＳＦＥＴのドレイン線３２１、ｎ型ＭＯＳＦＥＴのソース線３２２、相変化記憶素子の上部電極プラグ１６に接続されるビット線３２３、相変化記憶素子を構成するｎ型ＭＯＳＦＥＴのソース線３２４となる。
【００６７】
次いで、半導体基板１００の主面上に例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜３２５を堆積する。このようにして、本発明の実施の形態における相変化記憶素子をＣＭＯＳ−ＬＳＩ上に形成できる。なお、配線層は１層だけではなく、通常は２層、３層と形成するが、図が煩雑になるのを防ぐために、本実施の形態では１層までを開示するに留める。
【００６８】
（実施の形態５）
前記実施の形態１では、相変化記憶素子を構成する抵抗素子が下部電極プラグ、導電材料層、相変化材料層、および上部電極プラグを有し、相変化材料層が導電材料層と上部電極プラグとの間に設けられる場合について説明したが、本実施の形態では、導電材料層を用いず、下部電極プラグが相変化材料層に接する場合について説明する。なお、他の構成などについては前記実施の形態１と同様の場合、その説明は省略することもある。
【００６９】
図２７は本発明の実施の形態における相変化記憶素子を備えた半導体装置の説明図であり、半導体基板に設けられ、ｎ型のＭＯＳＦＥＴと電気的に接続された抵抗素子の断面が模式的に示されている。なお、図２７では、簡略のため、ＭＯＳＦＥＴはシンボルで表記している。
【００７０】
この相変化記憶素子は、半導体基板の主面上に設けられた層間絶縁膜４に埋め込まれた下部電極プラグ１５と、下部電極プラグ１５の上部および層間絶縁膜４上に設けられた相変化材料層３２と、相変化材料層３２上に設けられた上部電極プラグ１６ａとを有する。この相変化記憶素子を構成する下部電極プラグ１５と上部電極プラグ１６ａが、それぞれ半導体基板の面内の異なる位置に設けられており、上部電極プラグ１６ａと相変化材料層３２との接触面積が、下部電極プラグ１５と相変化材料層３２との接触面積より小さいものとなっている。例えば、下部電極プラグ１５の直径が１８０ｎｍであるのに対し、上部電極プラグ１６ａの直径は３０〜５０ｎｍとしている。
【００７１】
ここで、本実施の形態における半導体装置の製造方法は、例えば、前記実施の形態２を用いた場合、図６で説明した工程で導電材料層１２３を形成せず、また、図８で説明した工程で導電材料層１２６をパターニングする際に、下部電極プラグ１５と相変化材料層３２との接触面積より、上部電極プラグ１６と相変化材料層３２との接触面積を小さくすれば良い。
【００７２】
本実施の形態における相変化記憶素子の構造でも、相変化材料層３２と接触面を形成し、発熱部位となる接触面を有する電極は、バリア金属膜１０および導電材料膜１１を有する上部電極プラグ１６ａである。相変化材料層３２が上部電極プラグ１６ａと下部電極プラグ１５との間に設けられており、半導体基板の面内方向における上部電極プラグ１６ａと相変化材料層３２との接触面積が、下部電極プラグ１５と相変化材料層３２との接触面積よりも小さくなっている。これにより、発熱部位となる接触面を有する上部電極プラグ１６ａとすることができる。また、相変化材料層３２における書き換え部位（相変化領域）が上部電極プラグ１６ａ側となり、相変化することによって相変化材料層３２の抵抗値を変化することができる。
【００７３】
このように、相変化材料層３２と接する上部電極プラグ１６ａに尖端部が生じないため、図２を参照して説明したような構成元素の偏りが生じにくくなる。したがって、当初の特性の劣化を防止することができ、半導体装置の信頼性を向上することができる。すなわち、発熱部位となる接触面を有する電極の尖端部への電流集中を低減できるので、相変化材料を構成する要素元素の偏りを抑制することが期待できる。それにより、特性のばらつきが少ない、安定した相変化記憶素子を実現できる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
例えば、前記実施の形態では、Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−Ｔｅ（テルル）から構成されるカルコゲナイド材料に、Ｉｎ（インジウム）を添加した場合について説明したが、添加元素は、例えば、Ｇａ（ガリウム）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）、Ｃｄ（カドミウム）、Ｐｂ（鉛）、Ｓｉ（シリコン）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｙ（イットリウム）、Ｅｕ（ユウロビウム）からなる群より選ばれた少なくとも１種類の元素とすることができる。
【産業上の利用可能性】
【００７６】
本発明は、半導体装置、特に、相変化材料から構成される不揮発性メモリを備えた半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７７】
【図１】本発明者が検討している相変化記憶素子を備えた半導体装置の説明図である。
【図２】書き換え後における相変化材料層中のゲルマニウムに対するＥＤＸ結果の説明図である。
【図３】本発明の一実施の形態における相変化記憶素子を備えた半導体装置の説明図である。
【図４】本発明の一実施の形態における製造工程中の半導体装置の断面を示す模式図である。
【図５】図４に続く製造工程中の半導体装置の断面を示す模式図である。
【図６】図５に続く製造工程中の半導体装置の断面を示す模式図である。
【図７】図６に続く製造工程中の半導体装置の断面を示す模式図である。
【図８】図７に続く製造工程中の半導体装置の断面を示す模式図である。
【図９】図８に続く製造工程中の半導体装置の断面を示す模式図である。
【図１０】図９に続く製造工程中の半導体装置の断面を示す模式図である。
【図１１】図１０に続く製造工程中の半導体装置の断面を示す模式図である。
【図１２】図１１に続く製造工程中の半導体装置の断面を示す模式図である。
【図１３】図１２に続く製造工程中の半導体装置の断面を示す模式図である。
【図１４】本発明の他の実施の形態における製造工程中の半導体装置の断面を示す模式図である。
【図１５】図１４に続く製造工程中の半導体装置の断面を示す模式図である。
【図１６】図１５に続く製造工程中の半導体装置の断面を示す模式図である。
【図１７】図１６に続く製造工程中の半導体装置の断面を示す模式図である。
【図１８】図１７に続く製造工程中の半導体装置の断面を示す模式図である。
【図１９】図１８に続く製造工程中の半導体装置の断面を示す模式図である。
【図２０】図１９に続く製造工程中の半導体装置の断面を示す模式図である。
【図２１】本発明の他の実施の形態における製造工程中の半導体装置の断面を示す模式図である。
【図２２】図２１に続く製造工程中の半導体装置の断面を示す模式図である。
【図２３】図２２に続く製造工程中の半導体装置の断面を示す模式図である。
【図２４】図２３に続く製造工程中の半導体装置の断面を示す模式図である。
【図２５】図２４に続く製造工程中の半導体装置の断面を示す模式図である。
【図２６】図２５に続く製造工程中の半導体装置の断面を示す模式図である。
【図２７】本発明の一実施の形態における相変化記憶素子を備えた半導体装置の説明図である。
【符号の説明】
【００７８】
１  ゲート電極
２  ソース電極
３  ドレイン電極
４  層間絶縁膜
５  バリア金属膜
６  導電材料膜
７  層間絶縁膜
８  相変化材料層
９  導電材料層
１０  バリア金属膜
１１  導電材料膜
１２  配線層
１３  リセス
１４  尖端部
１５  下部電極プラグ
１６、１６ａ  上部電極プラグ
２１、２２、２３  領域
３１  導電材料層
３２  相変化材料層
１００  半導体基板
１０１  素子分離酸化膜用下敷層
１０２  素子分離酸化膜
１０３  ｎ型埋込みウェル
１０４  ｐ型埋込みウェル
１０５  ｎ型ウェル
１０６  ｐ型ウェル
１０７  ゲート酸化膜
１０８  ｐ型ゲート電極
１０９  ｎ型ゲート電極
１１０  浅接合ｐ型拡散層
１１１  浅接合ｎ型拡散層
１１２  ゲート電極側壁スペーサ
１１３  ｐ型ドレイン拡散層
１１４  ｐ型ソース拡散層
１１５  ｎ型ドレイン拡散層
１１６  ｎ型ソース拡散層
１１７  ｎ型ドレイン拡散層
１１８  ｎ型ソース拡散層
１１９  Ｃｏサリサイド層
１２０  層間絶縁膜
１２１  バリア金属膜
１２２  導電材料膜
１２３  導電材料層
１２４  相変化材料層
１２５  界面層
１２６  導電材料層
１３２  層間絶縁膜
１３３  コンタクトホール
１３４  窒化チタン膜
１３５  タングステン膜
１３８  金属層
１４０  ドレイン線
１４１  ソース線
１４２  ドレイン線
１４３  ソース線
１４４  ビット線
１４５  ソース線
１４６  層間絶縁膜
２０１  導電材料層
２０２  相変化材料層
２０３  界面層
２０４  酸化シリコン層
２０５  窒化シリコン層
２１１  層間絶縁膜
２１２、２１３  コンタクトホール
２１４  バリア金属膜
２１５  導電材料膜
２１９  ドレイン線
２２０  ソース線
２２１  ドレイン線
２２２  ソース線
２２３  ビット線
２２４  ソース線
２２５  層間絶縁膜
３０１  導電材料層
３０２  相変化材料層
３０３  界面層
３０４  窒化シリコン層
３０５  酸化シリコン層
３１１  層間絶縁膜
３１２、３１３  コンタクトホール
３１４  バリア金属膜
３１５  導電材料膜
３１９  ドレイン線
３２０  ソース線
３２１  ドレイン線
３２２  ソース線
３２３  ビット線
３２４  ソース線
３２５  層間絶縁膜
【図１】
2009177073.tif 000003
【図２】
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【図３】
2009177073.tif 000005
【図４】
2009177073.tif 000006
【図５】
2009177073.tif 000007
【図６】
2009177073.tif 000008
【図７】
2009177073.tif 000009
【図８】
2009177073.tif 000010
【図９】
2009177073.tif 000011
【図１０】
2009177073.tif 000012
【図１１】
2009177073.tif 000013
【図１２】
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【図１３】
2009177073.tif 000015
【図１４】
2009177073.tif 000016
【図１５】
2009177073.tif 000017
【図１６】
2009177073.tif 000018
【図１７】
2009177073.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
2009177073.tif 000023
【図２２】
2009177073.tif 000024
【図２３】
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【図２４】
2009177073.tif 000026
【図２５】
2009177073.tif 000027
【図２６】
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【図２７】
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