(57)【要約】【課題】大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを、優れたノイズ特性の回路により生成する。【解決手段】周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。これにより、大きなジッタや周波数オフセットを有するＰＣＲが入力された場合でも、ＰＣＲジッタに追従して安定したシステムクロックを生成することができる。ＶＣＸＯ１２〜１４は、全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ１個のＶＣＸＯに比べて発振出力のノイズ特性を優れたものにできる。【選択図】図１
2009081690.tif 000002
【特許請求の範囲】
【請求項１】
データストリーム中に含まれる所定周波数の時刻基準情報に同期したクロックを生成するクロック生成回路において、
前記時刻情報と出力する前記クロックとの位相比較を行い、位相差に応じたレベルの位相誤差信号を出力する位相比較手段と、
前記位相比較手段から出力された位相誤差信号が制御信号としてそれぞれ同時に入力され、その入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、前記周波数調整範囲の大部分が互いに異なる複数の可変周波数発振手段と、
前記位相比較手段からの前記位相誤差信号に基づいて、前記複数の可変周波数発振手段からそれぞれ並列に出力された複数の発振周波数信号のうち、一の発振周波数信号を前記クロックとして選択して前記位相比較手段に帰還入力すると共に外部に出力させる選択手段と
を有することを特徴とするクロック生成回路。
【請求項２】
互いに異なるＮ個（Ｎは２以上の自然数）の信号源からそれぞれ出力されたＮ個のデータストリーム中に含まれる所定周波数の時刻基準情報に別々に同期したＮ個のクロックを生成するクロック生成回路であって、
前記Ｎ個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる前記時刻情報と出力する前記クロックとの位相比較を別々に行い、位相差に応じたレベルの位相誤差信号をそれぞれ出力するＮ個の位相比較手段と、
入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、前記周波数調整範囲の大部分が互いに異なり、かつ、前記周波数調整範囲の一部が重複する、Ｍ個（ＭはＮ以上の自然数）の可変周波数発振手段と、
前記Ｎ個の位相比較手段からの各位相誤差信号に基づいて、前記Ｍ個の可変周波数発振手段のうち、前記Ｎ個の位相比較手段の各入力時刻情報の周波数に対応した周波数を周波数調整範囲にそれぞれ含むＮ個の可変周波数発振手段に、前記Ｎ個の位相比較手段からの各位相誤差信号を選択して制御信号として供給する選択手段と、
前記選択手段により選択された前記位相誤差信号が供給される前記Ｎ個の可変周波数発振手段の出力信号を、その可変周波数発振手段に供給される前記位相誤差信号を出力する前記Ｎ個の位相比較手段にそれぞれ前記クロックとして帰還入力することにより、Ｎ個の位相同期ループ回路を並列に構成する切換手段と
を有し、前記Ｎ個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる前記時刻情報が別々に供給される前記Ｎ個の位相同期ループ回路により、それぞれ入力時刻情報に位相同期したクロックを生成することを特徴とするクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック生成回路に係り、特にＭＰＥＧ（Moving Picture Experts Group）トランスポートストリームなどのデータストリームに同期するシステムクロックを生成するクロック生成回路に関する。
【背景技術】
【０００２】
ディジタル放送では、映像や音楽などがＭＰＥＧなどの技術によって圧縮符号化されて衛星通信網などによって放送される。また、Ｄ−ＶＨＳ（登録商標）規格のディジタルＶＴＲや、Ｂｌｕ−Ｒａｙ規格の光ディスク装置などでアナログコンテンツを記録する場合にも同様に、ＭＰＥＧなどの技術によって記録媒体に映像や音声が記録され、ダビング時にはＩＥＥＥ１３９４などのシリアルインタフェースや、ＬＡＮ(Local Area Network)などの通信によって記録データが送信される。
【０００３】
ディジタル放送の受信側では、受信した符号化ビットストリーム（ＭＰＥＧ２−ＴＳ）をリアルタイムで復号し、更に適宜アナログ信号に変換してモニタ出力装置に出力することによって、視聴者は映像や音声を視聴することができる。勿論、受信側が記録機能を持っている場合には同時に記録することができる。
【０００４】
また、ディジタル放送受信機には、受信したＭＰＥＧ２−ＴＳに含まれるＰＣＲ（Program Clock Reference）などの基準時刻情報に同期した、例えば２７ＭＨｚのクロックを発生するシステムクロック生成装置が実装される（例えば、特許文献１参照）。この特許文献１では、ＰＣＲの値とシステムクロックのカウンタＳＴＣの値とを比較して、送信側クロックに同期したシステムクロックを受信側のＰＬＬ(Phase Locked Loop)回路で生成する方法などが詳細に説明されている。安定したシステムクロックを提供することが、特許文献１記載の発明の目的である。
【０００５】
このように送信側と受信側のクロックを同期させることによって、符号化データを復号するとき、符号化データを一時記憶するバッファのオーバーフローやアンダーフローを生じることなく、符号化データを復号することができる。また長時間の受信時においても、映像や音声の乱れを生じることなく、映像や音声を視聴することができる。
【０００６】
また、ディジタル放送受信時に、受信したデータストリーム中のＰＣＲに同期した同期クロックをＰＬＬ回路で生成し、固定クロックを発振器で生成し、それらの一方を選択してシステムクロックとして出力するクロック切替部を備えたクロック生成回路も従来開示されている（例えば、特許文献２参照）。
【０００７】
ところで、なぜ、特許文献１、２に示されるようなＰＬＬ回路の引き込みの最適化や、ＭＰＥＧ２−ＴＳ送信時のクロックの安定化が求められるのか。その最大の理由は、システムクロックにとって、ジッタ（時間軸変動）は厳禁だからである。システムクロックのジッタは、メモリの動作を不安定にし、映像や音声の品質劣化を引き起こす原因となり得る。よって、一般に、発振器にはジッタの少ない水晶振動子を用いた電圧制御型水晶発振器（ＶＣＸＯ）が採用される。
【０００８】
【特許文献１】特許第３７７７７４７号公報
【特許文献２】特開２００６−１３４３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１、２に代表される従来のクロック生成回路は、総じてディジタル放送の受信という安定したＰＣＲを持つディジタル信号に対応したものである。ところが、記録機能を持つ機器におけるＭＰＥＧ２−ＴＳのＰＣＲジッタは、ダビングを繰り返すことによって、ＭＰＥＧ規格で受信機側に求められる±３０ｐｐｍという周波数範囲を大きく外れて際限なく劣化する。
【００１０】
上記の従来のクロック生成回路で用いられるＶＣＸＯは、周波数可変範囲は小さいため、ダビング時に発生するＰＣＲジッタが大きいと、これに追従することができない。つまり、送信側のシステムクロックの周波数に同期したシステムクロックを発振生成できない。これは、致命的である。
【００１１】
前記ＰＣＲジッタに対応すべく、ＶＣＸＯの周波数可変範囲を広げると、外来ノイズや周波数温度変動、電源電圧変動の影響などにより、発振出力のノイズ特性が劣化する。また、ＶＣＸＯの周波数可変範囲を広げるためには、水晶振動子のサイズを大きくする必要があるが、２７ＭＨｚでの発振には水晶片の厚みを薄くする必要があるため、現実には限度がある。
【００１２】
本発明は以上の点に鑑みなされたもので、入力信号に大きなジッタや周波数オフセットがある場合にも、入力信号に追従することのできる広い周波数可変範囲を持つと共に、ノイズ特性の優れたクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記の目的を達成するため、第１の発明は、データストリーム中に含まれる所定周波数の時刻基準情報に同期したクロックを生成するクロック生成回路において、時刻情報と出力するクロックとの位相比較を行い、位相差に応じたレベルの位相誤差信号を出力する位相比較手段と、位相比較手段から出力された位相誤差信号が制御信号としてそれぞれ同時に入力され、その入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、周波数調整範囲の大部分が互いに異なる複数の可変周波数発振手段と、位相比較手段からの位相誤差信号に基づいて、複数の可変周波数発振手段からそれぞれ並列に出力された複数の発振周波数信号のうち、一の発振周波数信号をクロックとして選択して位相比較手段に帰還入力すると共に外部に出力させる選択手段とを有することを特徴とする。
【００１４】
この発明では、周波数調整範囲（可変周波数範囲）が比較的狭く、かつ、互いに異なる複数個の可変周波数発振手段の中から、入力時刻情報の周波数帯に応じて周波数調整範囲が最適なものを適応的に選択することで、大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを生成することができる。また、この発明では、周波数調整範囲の大部分が互いに異なる複数の可変周波数発振手段のうち一の可変周波数発振手段からの発振周波数信号を選択するようにしたため、複数の可変周波数発振手段の各周波数調整範囲をそれぞれ最小限度に設定することによって、全体としては広い周波数調整範囲を得ることができる。
【００１５】
また、上記の目的を達成するため、第２の発明は、互いに異なるＮ個（Ｎは２以上の自然数）の信号源からそれぞれ出力されたＮ個のデータストリーム中に含まれる所定周波数の時刻基準情報に別々に同期したＮ個のクロックを生成するクロック生成回路であって、Ｎ個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる時刻情報と出力するクロックとの位相比較を別々に行い、位相差に応じたレベルの位相誤差信号をそれぞれ出力するＮ個の位相比較手段と、入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、周波数調整範囲の大部分が互いに異なり、かつ、周波数調整範囲の一部が重複する、Ｍ個（ＭはＮ以上の自然数）の可変周波数発振手段と、Ｎ個の位相比較手段からの各位相誤差信号に基づいて、Ｍ個の可変周波数発振手段のうち、Ｎ個の位相比較手段の各入力時刻情報の周波数に対応した周波数を周波数調整範囲にそれぞれ含むＮ個の可変周波数発振手段に、Ｎ個の位相比較手段からの各位相誤差信号を選択して制御信号として供給する選択手段と、選択手段により選択された位相誤差信号が供給されるＮ個の可変周波数発振手段の出力信号を、その可変周波数発振手段に供給される位相誤差信号を出力するＮ個の位相比較手段にそれぞれクロックとして帰還入力することにより、Ｎ個の位相同期ループ回路を並列に構成する切換手段とを有し、Ｎ個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる時刻情報が別々に供給されるＮ個の位相同期ループ回路により、それぞれ入力時刻情報に位相同期したクロックを生成することを特徴とする。
【００１６】
この発明では、周波数調整範囲（可変周波数範囲）が比較的狭く、かつ、互いに異なるＭ個の可変周波数発振手段の中から、入力時刻情報の周波数帯に応じて周波数調整範囲が最適なＮ個の可変周波数発振手段を適応的に選択することで、Ｎ個の入力時間基準情報にそれぞれ位相同期したＮ個のクロックをノイズ少なく生成することができる。
【発明の効果】
【００１７】
本発明によれば、大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを生成することができると共に、複数個の可変周波数発振手段全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ１個の可変周波数発振手段に比べて発振出力のノイズ特性を優れたものにできる。
【００１８】
また、本発明によれば、複数の可変周波数発振手段の各々は狭い周波数可変幅であるので、広い周波数調整範囲を持つ１個の可変周波数発振手段に比べて小型の構成にできる。
【００１９】
更に、本発明によれば、大きなジッタや周波数オフセットを有するＮ個の時刻情報が並列に入力された場合でも、Ｍ個の可変周波数発振手段の中から、入力時刻情報の周波数帯に応じて周波数調整範囲が最適なＮ個の可変周波数発振手段を適応的に選択してＮ個の位相同期ループ回路を構成することで、Ｎ個の入力時刻情報のそれぞれに別々に位相同期したシステムクロックを生成することができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
（第１の実施の形態）
図１は、本発明になるクロック生成回路の第１の実施の形態のブロック図を示す。
【００２２】
図１に示すように、本実施の形態のクロック生成回路１０は、例えばディジタル放送受信機能と記録機能とを持つ機器に設けられ、受信された、あるいは記録媒体から再生されたＭＰＥＧ２−ＴＳの基準時刻情報ＰＣＲが入力され、入力クロックに位相同期した信号を出力する位相比較回路１１と、位相比較回路１１から制御電圧がそれぞれ供給される３つの電圧制御型水晶発振器（ＶＣＸＯ）１２、１３及び１４と、ＶＣＸＯ１２〜１４の各出力クロックＣＫ１〜ＣＫ３のうち、一のクロックを選択するクロック切替部１５と、クロック切替部１５に切替動作を行わせるためのクロック切替信号を供給する制御部１６とからなり、クロック切替部１５から出力されたクロックは位相比較回路１１にフィードバックされる。これにより、本実施の形態のクロック生成回路１０は、全体としてＰＬＬ（Phase Locked Loop:位相同期ループ）回路を構成している。ＶＣＸＯ１２〜１４は、周知のように、入力制御電圧によって出力発振周波数が可変制御される、水晶振動子を用いた極めて周波数安定度の高い電圧制御発振器であり、可変周波数発振手段の一例である。
【００２３】
次に、本実施の形態の動作について、ＰＣＲの分布とＶＣＸＯの周波数調整範囲を示す図２を併せ参照して説明する。位相比較回路１１は、入力されるＰＣＲとクロック切替部１５から供給されるシステムクロック（ＳＴＣ）との位相差を検出して、その位相差に応じたレベルのＶＣＸＯの制御電圧ＶＣを生成してＶＣＸＯ１２〜１４へそれぞれ出力する。この制御電圧ＶＣは、特定のループゲインを持ってＶＣＸＯ１２〜１４の出力発振周波数を制御するための制御電圧である。
【００２４】
第１の発振器であるＶＣＸＯ１２は、位相比較回路１１から供給される制御電圧ＶＣに応じて、発振周波数が図２にＡで示す周波数調整範囲（例えば、２７ＭＨｚ±１００ｐｐｍ）で変化する特性を示す。また、第２の発振器であるＶＣＸＯ１３は、位相比較回路１１から供給される制御電圧ＶＣに応じて、発振周波数が図２にＢで示す周波数調整範囲で変化する特性を示す。更に、第３の発振器であるＶＣＸＯ１４は、位相比較回路１１から供給される制御電圧ＶＣに応じて、発振周波数が図２にＣで示す周波数調整範囲で変化する特性を示す。
【００２５】
ここで、ＰＣＲの分布について説明する。図２で示すＰＣＲの分布とは、正確な２７ＭＨｚによるカウント値に対するＰＣＲジッタ分布である。精度の高い周波数をシステムクロックとしてＭＰＥＧエンコードを行うディジタル放送においても、放送局毎に誤差がある。ましてや、民生におけるデータストリームの記録再生機においては、コストを低く抑えるために精度の低い周波数が実際には用いられており、その再生時のＰＣＲの分布は、周波数が片側にシフトしてオフセットを持ったり、温度によるドリフトをしたり、ばらついたりするため、ディジタル放送を受信したときに比べてより大きなジッタを発生する。このＰＣＲジッタは、ダビングを繰り返すたびに際限なく蓄積されるものである。
【００２６】
受信された又は再生されたＭＰＥＧ２−ＴＳに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ：System Clock Reference）の分布が図２に示すＰＣＲ分布ａのとき、ＰＣＲ分布ａの周波数帯を含む周波数調整範囲（周波数可変幅）ＡのＶＣＸＯ１２から出力される第１クロックＣＫ１を、クロック切替部１５がシステムクロックＳＣＫとして選択出力するように、制御部１６によりクロック切替部１５を制御させる。これにより、位相比較回路１１にそれぞれ供給されるＰＣＲとシステムクロックＳＣＫとが略同一の周波数で、所定の位相差となるように、全体のＰＬＬ回路が正常に位相同期動作を行い、クロック切替部１５から入力ＰＣＲに位相同期したシステムクロックＳＣＫを出力することができる。
【００２７】
同様に、受信された又は再生されたＭＰＥＧ２−ＴＳに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）の分布が図２に示すＰＣＲ分布ｂのとき、ＰＣＲ分布ｂの周波数帯を含む周波数調整範囲ＢのＶＣＸＯ１３から出力される第２クロックＣＫ２が位相ロック（同期）するように、制御部１６がクロック切替部１５から出力されるシステムクロックＳＣＫとして第２クロックＣＫ２をクロック切替部１５により選択させる。
【００２８】
また、受信された又は再生されたＭＰＥＧ２−ＴＳに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）の分布が図２に示すＰＣＲ分布ｃのとき、ＰＣＲ分布ｃの周波数帯を含む周波数調整範囲ＣのＶＣＸＯ１４から出力される第３クロックＣＫ３が位相ロック（同期）するように、制御部１６がクロック切替部１５から出力されるシステムクロックＳＣＫとして第３クロックＣＫ３をクロック切替部１５により選択させる。
【００２９】
ここで、位相比較回路１１に入力される受信又は再生されたＭＰＥＧ２−ＴＳに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）は、本来は２７ＭＨｚであるので、クロック切替部１５は、発振周波数が図２にＡで示す周波数調整範囲（ここでは、２７ＭＨｚ±１００ｐｐｍ）の特性を持つＶＣＸＯ１２から出力される第１のクロックＣＫ１をデフォルトで選択するように設定されている。これにより、位相比較回路１１に入力されるＰＣＲ（又はＳＣＲ）が通常のＰＣＲ（又はＳＣＲ）であれば、クロック生成回路１０は正常に位相同期動作を行い、入力ＰＣＲ（又はＳＣＲ）に位相同期したシステムクロックＳＣＫをクロック切替部１５から出力することができる。
【００３０】
しかしながら、位相比較回路１１に入力されるＭＰＥＧ２−ＴＳに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）が、ダビングを繰り返して記録された記録媒体からの再生ＭＰＥＧ２−ＴＳに含まれる基準時刻情報としてのＰＣＲ（または再生ＭＰＥＧ２−ＰＳに含まれるＳＣＲ）である場合には、その周波数が上記の周波数調整範囲Ａを逸脱して周波数調整範囲Ｂ又はＣに存在することがある。
【００３１】
この場合は、上記の第１のクロックＣＫ１を選択しているデフォルトの状態では、本実施の形態のクロック生成回路１０は位相同期状態にならないが、入力ＰＣＲ又はＳＣＲの周波数が周波数調整範囲ＢとＣのどちら側にシフトしているかの情報（例えば、位相誤差電圧値あるいは周波数差の数値）が位相比較回路１１から制御部１６に供給されるため、制御部１６がこの情報に基づいて入力ＰＣＲ又はＳＣＲの周波数が含まれる周波数調整範囲の第２のクロックＣＫ２又は第３のクロックＣＫ３を選択する。これにより、クロック生成回路１０は位相同期状態になる。
【００３２】
このように、本実施の形態によれば、受信又は再生されて入力されるＭＰＥＧ２−ＴＳ毎に変わり得るＰＣＲ（又はＳＣＲ）に同期したシステムクロックＳＣＫを得る際に、周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択するようにしたため、前述したように、民生におけるデータストリームの記録再生機において、大きなジッタや周波数オフセットを有するＰＣＲが入力された場合でも、ＰＣＲジッタに追従して安定したシステムクロックを生成することができる。
【００３３】
しかも、本実施の形態によれば、ＶＣＸＯ１２〜１４の各周波数調整範囲をできるだけ狭い周波数可変幅に設定することによって、３個のＶＣＸＯ１２〜１４の全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ１個のＶＣＸＯに比べて発振出力のノイズ特性を優れたものにできる。更に、本実施の形態によれば、ＶＣＸＯ１２〜１４の各々は狭い周波数可変幅であるので、広い周波数調整範囲を持つ１個のＶＣＸＯに比べて小型の構成にできるため、広い周波数調整範囲を持つ１個のＶＣＸＯを用いるよりも小面積での回路実装が可能である。
【００３４】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
【００３５】
図３は本発明になるクロック生成回路の第２の実施の形態のブロック図を示す。図３に示すように、本実施の形態のクロック生成回路２０は、互いに異なる２つの信号源（例えば、チューナと外部機器）から出力されたＭＰＥＧ２−ＴＳに含まれる時刻基準情報を並列に入力される回路であって、位相比較回路２１Ａと、ゲイン調整器２２Ａと、Ａ／Ｄ変換器２３Ａと、低域フィルタ（ＬＰＦ）２４Ａと、セレクタ（ＳＥＬ）２５と、ＶＣＸＯ２６、２７及び２８のうちセレクタ２５により選択された第１のＶＣＸＯと、スイッチ（ＳＷ）回路２９と、カウンタ３０Ａとからなる一巡のフィードバックループである第１のＰＬＬ回路が構成されると共に、位相比較回路２１Ｂと、ゲイン調整器２２Ｂと、Ａ／Ｄ変換器２３Ｂと、低域フィルタ（ＬＰＦ）２４Ｂと、セレクタ（ＳＥＬ）２５と、ＶＣＸＯ２６、２７及び２８のうちセレクタ２５により選択された第２のＶＣＸＯと、スイッチ（ＳＷ）回路２９と、カウンタ３０Ｂとからなる一巡のフィードバックループである第２のＰＬＬ回路が構成される。このクロック生成回路は、例えば、２入力（２系統）のＭＰＥＧ−ＴＳを同時に記録する通称”ダブル録画”の機能を備えた記録再生装置に適用される。
【００３６】
なお、上記の第１のＰＬＬ回路中の少なくとも位相比較回路２１Ａとカウンタ３０Ａは第１の位相比較手段を構成し、上記の第２のＰＬＬ回路中の少なくとも位相比較回路２１Ｂとカウンタ３０Ｂは第２の位相比較手段を構成する。第１、第２の位相比較手段に、ゲイン調整器２２Ａ、２２ＢとＡ／Ｄ変換器２３Ａ、２３Ｂとを含めてもよい。
【００３７】
ここで、可変周波数発振手段であるＶＣＸＯ２６、２７及び２８は、同じ制御電圧ＶＣに対して、出力発振周波数が互いに異なる入力制御電圧対出力発振周波数特性を有しており、かつ、出力発振周波数範囲（発振周波数調整範囲）が最小限度に狭く設定されている。ただし、互いの発振周波数調整範囲は図２のＡ、Ｂ、Ｃに比べて多めにオーバーラップ（重複）されることで、第１及び第２のＰＬＬ回路は共に同じような入力周波数の場合に同時に動作できるようにされている。
【００３８】
以上のことを考慮して、例えば、ＶＣＸＯ２６の発振周波数調整範囲はｎ・２７ＭＨｚ＋５０ｐｐｍ／−２００ｐｐｍ、ＶＣＸＯ２７の発振周波数調整範囲はｎ・２７ＭＨｚ＋１００ｐｐｍ／−１００ｐｐｍ、ＶＣＸＯ２８の発振周波数調整範囲はｎ・２７ＭＨｚ＋２００ｐｐｍ／−５０ｐｐｍにそれぞれ設定されている。ここで、ｎはカウンタ３０Ａ、３０Ｂの分周比であり、任意の正数である。
【００３９】
また、選択手段を構成するセレクタ２５は、２入力３出力タイプのマルチプレクサであり、図示しない制御部からの切替信号に基づき、ＬＰＦ２４Ａ及び２４Ｂの各出力信号を選択してＶＣＸＯ２６、２７及び２８のうち、互いに異なる２つのＶＣＸＯに別々に供給する。
【００４０】
更に、切換手段を構成するスイッチ（ＳＷ）回路２９は、３入力２出力タイプのマルチプレクサであり、図示しない制御部からの切替信号に基づき、ＶＣＸＯ２６、２７及び２８のうち、互いに異なる２つのＶＣＸＯから供給される２出力信号の一方を、選択したカウンタ３０Ａ（又は３０Ｂ）を介して位相比較回路２１Ａに供給させ、２出力信号の他方を、選択したカウンタ３０Ｂ（又は３０Ａ）を介して位相比較回路２１Ｂに供給させる。これにより、上述した第１及び第２のＰＬＬ回路は共に同じような入力周波数の場合に、同時に動作できるようにされている。
【００４１】
次に、本実施の形態の動作について説明する。
【００４２】
例えば、チューナにより選局受信されたチャンネルのＭＰＥＧ２−ＴＳであるＴＳ＿ＡのＰＣＲ（又はＳＣＲ）が位相比較回路２１Ａに入力され、ここでカウンタ３０Ａから供給されるシステムクロックＣＫ＿Ａと位相比較される。一方、例えば、外部機器（例えば記録再生機器又は外部のチューナ）からのＭＰＥＧ２−ＴＳであるＴＳ＿ＢのＰＣＲ（又はＳＣＲ）が位相比較回路２１Ｂに入力され、ここでカウンタ３０Ｂから供給されるシステムクロックＣＫ＿Ｂと位相比較される。
【００４３】
位相比較回路２１Ａ、２１Ｂはそれぞれ２７ＭＨｚ又はその近傍周波数の入力ＰＣＲと、２７ＭＨｚ又はその近傍周波数のＣＫ＿Ａ、ＣＫ＿Ｂとを位相比較して得た位相差に応じたレベルの位相誤差電圧を出力し、ゲイン調整器２２Ａ、２２Ｂでゲイン調整した後、Ａ／Ｄ変換器２３Ａ、２３Ｂでディジタル誤差電圧に変換し、更にＬＰＦ２４Ａ、２４Ｂにより低周波成分を周波数選択してセレクタ２５に供給する。
【００４４】
ここで、位相比較回路２１Ａに入力される受信されたＴＳ＿Ａに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）は、通常は規定された２７ＭＨｚであるので、セレクタ２５は、発振周波数調整範囲がｎ・２７ＭＨｚ±１００ｐｐｍの特性を持つＶＣＸＯ２７にＬＰＦ２４Ａの出力信号を供給するようにデフォルトで設定されており、かつ、ＳＷ回路２９は、ＶＣＸＯ２７の出力信号をカウンタ３０Ａに供給するようにデフォルトで設定されている。
【００４５】
一方、位相比較回路２１Ｂに入力されるＴＳ＿Ｂに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）の周波数に応じて、セレクタ２５はＶＣＸＯ２６及び２８のうち、入力周波数に対応した周波数（ここでは入力周波数のｎ倍の周波数）が発振周波数調整範囲に含まれる方のＶＣＸＯにＬＰＦ２４Ｂの出力信号を供給するように選択動作を行うと共に、ＳＷ回路２９は、セレクタ２５が選択したＶＣＸＯの出力信号をカウンタ３０Ｂに供給するように選択動作する。なお、ＶＣＸＯ２６及び２８の両方の発振周波数調整範囲に入力信号周波数に対応した周波数が含まれる場合は、２７ＭＨｚに近い方の発振周波数調整範囲のＶＣＸＯの方を選択する。
【００４６】
上記のセレクタ２５とＳＷ回路２９の選択動作について更に図４と共に説明する。
【００４７】
セレクタ２５がＬＰＦ２４Ａの出力信号をＶＣＸＯ２７に供給し、かつ、ＬＰＦ２４Ｂの出力信号をＶＣＸＯ２８に供給するように選択動作する場合は、図４（Ｃ）に示すように、ＳＷ回路２９はＶＣＸＯ２７の出力信号を図３のカウンタ３０Ａに供給し、かつ、ＶＣＸＯ２８の出力信号を図３のカウンタ３０Ｂに供給するように選択動作する。
【００４８】
これにより、ＶＣＸＯ２７の出力信号はカウンタ３０Ａにより周波数が１／ｎ倍に分周されて略２７ＭＨｚにされた後位相比較回路２１Ａに供給され、ここでＴＳ＿Ａに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）と位相比較されることで、前記第１のＰＬＬ回路が構成される。この第１のＰＬＬ回路は、ＴＳ＿Ａに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）に位相同期したシステムクロックＣＫ＿Ａをカウンタ３０Ａから出力する。
【００４９】
一方、ＶＣＸＯ２８の出力信号はカウンタ３０Ｂにより周波数が１／ｎ倍に分周されて略２７ＭＨｚの近傍周波数にされた後位相比較回路２１Ｂに供給され、ここでＴＳ＿Ｂに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）と位相比較されることで、前記第２のＰＬＬ回路が構成される。この第２のＰＬＬ回路は、ＴＳ＿Ｂに含まれる基準時刻情報としてのＰＣＲ（またはＭＰＥＧ２−ＰＳに含まれるＳＣＲ）に位相同期したシステムクロックＣＫ＿Ｂをカウンタ３０Ｂから出力する。
【００５０】
また、セレクタ２５がＬＰＦ２４Ａの出力信号をＶＣＸＯ２７に供給し、かつ、ＬＰＦ２４Ｂの出力信号をＶＣＸＯ２６に供給するように選択動作する場合は、図４（Ｄ）に示すように、ＳＷ回路２９はＶＣＸＯ２７の出力信号をカウンタ３０Ａに供給し、かつ、ＶＣＸＯ２６の出力信号をカウンタ３０Ｂに供給するように選択動作する。
【００５１】
なお、ＴＳ＿ＡのＰＣＲ（又はＳＣＲ）のｎ倍の周波数がＶＣＸＯ２６の周波数調整範囲内にあり、かつ、ＴＳ＿ＢのＰＣＲ（又はＳＣＲ）のｎ倍の周波数がＶＣＸＯ２７の周波数調整範囲内にあるときには、図４（Ａ）に示すように、セレクタ２５は、ＬＰＦ２４Ａの出力信号をＶＣＸＯ２６に供給し、かつ、ＬＰＦ２０Ｂの出力信号をＶＣＸＯ２７に供給するように選択動作を行い、ＳＷ回路２９は、ＶＣＸＯ２６の出力信号をカウンタ３０Ａへ供給し、かつ、ＶＣＸＯ２７の出力信号をカウンタ３０Ｂへ供給するように選択動作を行う。
【００５２】
また、ＴＳ＿ＡのＰＣＲ（又はＳＣＲ）のｎ倍の周波数がＶＣＸＯ２６の周波数調整範囲内にあり、かつ、ＴＳ＿ＢのＰＣＲ（又はＳＣＲ）のｎ倍の周波数がＶＣＸＯ２８の周波数調整範囲内にあるときには、図４（Ｂ）に示すように、セレクタ２５は、ＬＰＦ２４Ａの出力信号をＶＣＸＯ２６に供給し、かつ、ＬＰＦ２０Ｂの出力信号をＶＣＸＯ２８に供給するように選択動作を行い、ＳＷ回路２９は、ＶＣＸＯ２６の出力信号をカウンタ３０Ａへ供給し、かつ、ＶＣＸＯ２８の出力信号をカウンタ３０Ｂへ供給するように選択動作を行う。
【００５３】
同様に、ＴＳ＿ＡのＰＣＲ（又はＳＣＲ）のｎ倍の周波数がＶＣＸＯ２８の周波数調整範囲内にある場合には、セレクタ２５は図４（Ｅ）又は（Ｆ）に示すように、ＬＰＦ２４Ａの出力信号をＶＣＸＯ２８に供給し、かつ、ＳＷ回路２９は、ＶＣＸＯ２８の出力信号をカウンタ３０Ａへ供給する。このとき、ＴＳ＿ＢのＰＣＲ（又はＳＣＲ）のｎ倍の周波数がＶＣＸＯ２７の周波数調整範囲内にある場合には、セレクタ２５は図４（Ｅ）に示すように、ＬＰＦ２４Ｂの出力信号をＶＣＸＯ２７に供給し、かつ、ＳＷ回路２９は、ＶＣＸＯ２７の出力信号をカウンタ３０Ｂへ供給し、ＶＣＸＯ２６の周波数調整範囲内にある場合には、セレクタ２５は図４（Ｆ）に示すように、ＬＰＦ２４Ｂの出力信号をＶＣＸＯ２６に供給し、かつ、ＳＷ回路２９は、ＶＣＸＯ２６の出力信号をカウンタ３０Ｂへ供給する選択動作を行う。以上のセレクタ２５とＳＷ回路２９の選択動作は、図示しない制御部が位相比較回路２１Ａ、２１Ｂからの位相制御電圧に応じて生成した切換信号に基づいて行われる。
【００５４】
このように、本実施の形態によれば、２つのＴＳ＿Ａ、ＴＳ＿Ｂにそれぞれ含まれる基準時刻情報としてのＰＣＲ（又はＳＣＲ）の周波数が、ダビングを繰り返して記録された記録媒体からの再生信号などのように、何らかの原因により所定の周波数調整範囲を逸脱しても、２つのＰＬＬ回路をそれぞれ最適な周波数調整範囲の２つのＶＣＸＯを選択して互いに独立して位相同期動作を行わせることができ、常に入力ＰＣＲ（又はＳＣＲ）に位相同期したシステムクロックＣＫ＿Ａ、ＣＫ＿Ｂを生成して出力することができる。
【００５５】
なお、図３の実施の形態の上記の説明では、ＴＳ＿ＡとＴＳ＿Ｂとがそれぞれ同時に入力されるものとして説明したが、チューナからの信号が無信号であるとき（受信動作を行っていないとき）や、外部機器からＴＳが出力されないときなどでは、ＴＳ＿ＡとＴＳ＿Ｂのどちらか一方のみしか入力されない場合がある。この場合は、ＴＳが入力される方のＰＬＬ回路が３つのＶＣＸＯ２６〜２８の中から最適なＶＣＸＯを選択して、図１の実施の形態と同様の動作を行う。
【００５６】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図１、図３ではＶＣＸＯを３つ設けるものとして説明したが、２つ以上であればよい。また、図３ではＰＬＬ回路を２回路並列に設けているが、３回路以上を並列に設けるようにしてもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態のブロック図である。
【図２】図１中の３つのＶＣＸＯの出力周波数調整範囲とＰＣＲの分布の一例を示す図である。
【図３】本発明の第２の実施の形態のブロック図である。
【図４】図３中のセレクタとＳＷ回路の切換動作と選択信号の各例を示す説明図である。
【符号の説明】
【００５８】
１０、２０  クロック生成回路
１１、２１Ａ、２１Ｂ  位相比較回路
１２、１３、１４、２６、２７、２８  電圧制御型水晶発振器（ＶＣＸＯ）
１５  クロック切替部
１６  制御部
２２Ａ、２２Ｂ  ゲイン調整器
２３Ａ、２３Ｂ  Ａ／Ｄ変換器
２４Ａ、２４Ｂ  低域フィルタ（ＬＰＦ）
２５  セレクタ
２９  スイッチ（ＳＷ）回路
３０Ａ、３０Ｂ  カウンタ
【図１】
2009081690.tif 000003
【図２】
2009081690.tif 000004
【図３】
2009081690.tif 000005
【図４】
2009081690.tif 000006