(57)【要約】【課題】パイプライン型ＡＤＣを構成する変換ステージのＡＤＣ１０から矛盾のある信号Ｓ１，Ｓ２が出力された場合にＤＡＣ３０の誤動作を防止する。【解決手段】  入力電圧ＶＩを基準電圧±ＲＥＦ／４と比較する比較器１１，１２から、論理的に矛盾する組み合わせの信号Ｓ１，Ｓ２（例えば、Ｓ１＝“Ｈ”，Ｓ２＝“Ｌ”）が出力されると、エンコーダ２０Ａでは、これを正常な組み合わせの信号（Ｓ１＝“Ｌ”，Ｓ２＝“Ｈ”）と見なして、ＤＡＣ３０のスイッチ３１〜３３を制御する信号Ｘ，Ｙ，Ｚを生成する。これにより、スイッチ３１，３２が同時にオン状態になるおそれがなくなり、ＤＡＣ３０の誤動作が防止できる。【選択図】図１
2009177446.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を第１基準電圧と比較して比較結果の第１信号を出力すると共に、該入力電圧を該第１基準電圧よりも低い第２基準電圧と比較して比較結果の第２信号を出力するアナログ・デジタル変換部と、前記第１信号及び第２信号の組み合わせに応じて、第３基準電圧、該第３基準電圧よりも高い第４基準電圧及び該第３基準電圧よりも低い第５基準電圧の内のいずれか１つの電圧を出力するデジタル・アナログ変換部と、前記入力電圧と前記デジタル・アナログ変換部から出力される電圧との差の電圧を増幅して後段に出力する増幅部とを有する変換ステージを複数段縦続接続し、これらの各変換ステージのアナログ・デジタル変換部から出力される第１信号及び第２信号に基づいて初段の変換ステージに入力されるアナログ電圧に対応するデジタル信号を出力するパイプライン型アナログ・デジタル変換器において、
前記各変換ステージのデジタル・アナログ変換部は、前記アナログ・デジタル変換部から出力される第１信号及び第２信号の組み合わせに論理的な矛盾が有る場合に、矛盾の無い組み合わせに変更して第３基準電圧、第４基準電圧または第５基準電圧のいずれかの電圧を出力するように構成したことを特徴とするパイプライン型アナログ・デジタル変換器。
【請求項２】
前記デジタル・アナログ変換部は、前記第１信号及び第２信号の組み合わせに論理的な矛盾が有る場合に、前記第３基準電圧を出力することを特徴とする請求項１記載のパイプライン型アナログ・デジタル変換器。
【請求項３】
前記デジタル・アナログ変換部は、前記第１信号及び第２信号の組み合わせに論理的な矛盾が有る場合に、前記第４基準電圧または第５基準電圧を出力することを特徴とする請求項１記載のパイプライン型アナログ・デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１．５ビットのアナログ・デジタル変換器（以下、「ＡＤＣ」という）を縦続接続して構成したパイプライン型ＡＤＣに関するものである。
【背景技術】
【０００２】
図２（ａ），（ｂ）は、一般的なパイプライン型ＡＤＣの概略の説明図である。
このパイプライン型ＡＤＣは、図２（ａ）に全体構成を示すように、クロック信号ＣＫに基づいてアナログ入力信号ＡＩを一定周期で標本化して保持するサンプル・ホールド増幅器ＳＨＡと、このサンプル・ホールド増幅器ＳＨＡの出力側に縦続接続された複数の１．５ビットの変換ステージＳＴＧと、最終段の変換ステージＳＴＧの後段に接続された２ビットのＡＤＣを有している。各変換ステージＳＴＧとＡＤＣから出力されるデジタル信号は、エラーコレクション・ロジックＥＣＬで最終的なデジタル信号ＤＯとして出力されるようになっている。
【０００３】
各変換ステージＳＴＧは、図２（ｂ）の入出力特性図に示すように、入力電圧ＶＩを基準電圧である±ＲＥＦ／４と比較して、−ＲＥＦ／４以下（Ａ），−ＲＥＦ／４〜＋ＲＥＦ／４（Ｂ），＋ＲＥＦ／４以上（Ｃ）の３つの電圧範囲の内の何れに入っているかを検出して１．５ビットのデジタル信号として出力すると共に、入力電圧ＶＩとこの１．５ビットのデジタル信号に対応する電圧（−ＲＥＦ，０，＋ＲＥＦ）との差の２倍の電圧を出力電圧ＶＯとして後段に与えるものである。なお、変換ステージＳＴＧから出力されるデジタル信号は２ビットであるが、情報量としては３種類であるので、１．５ビットと称している。
【０００４】
図３は、従来の変換ステージＳＴＧの一例を示す構成図である。
この変換ステージＳＴＧは、１．５ビットのＡＤＣ１０、エンコーダ（ＥＮＣ）２０、１．５ビットのデジタル・アナログ変換器（以下、「ＤＡＣ」という）３０、及び増幅部（ＡＭＰ）４０で構成されている。
【０００５】
ＡＤＣ１０は、入力電圧ＶＩを基準電圧±ＲＥＦ／４と比較する比較器（ＣＭＰ）１１，１２で構成されている。比較器１１は、ＶＩ＞＋ＲＥＦ／４のときに信号Ｓ１をレベル“Ｈ”（例えば、電源電位ＶＤＤ）にして出力し、ＶＩ≦＋ＲＥＦ／４のときには信号Ｓ１をレベル“Ｌ”（例えば、接地電位ＧＮＤ）にして出力するものである。また、比較器１２は、ＶＩ＞−ＲＥＦ／４のときに信号Ｓ２を“Ｈ”にして出力し、ＶＩ≦−ＲＥＦ／４のときには信号Ｓ２を“Ｌ”にして出力するものである。従って、このＡＤＣ１０から出力される信号Ｓ１，Ｓ２の組み合わせは、ＶＩ＞＋ＲＥＦ／４のとき（Ｈ，Ｈ）、＋ＲＥＦ／４≧ＶＩ＞−ＲＥＦ／４のとき（Ｌ，Ｈ）、ＶＩ≦−ＲＥＦ／４のとき（Ｌ，Ｌ）となる。この信号Ｓ１，Ｓ２は、１．５ビットのデジタル信号として、エラーコレクション・ロジックＥＣＬに与えられると共に、エンコーダ２０に与えられている。
【０００６】
エンコーダ２０は、信号Ｓ１，Ｓ２とクロック信号ＣＫに基づいてＤＡＣ３０を制御するための信号Ｘ，Ｙ，Ｚを生成するもので、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）２１，２３、インバータ２２，２４、及び３入力のＮＡＮＤ２５で構成されている。信号Ｓ１は、ＮＡＮＤ２１に与えられると共に、インバータ２４で反転されてＮＡＮＤ２５に与えられている。信号Ｓ２は、ＮＡＮＤ２５に与えられると共に、インバータ２２で反転されてＮＡＮＤ２３に与えられている。また、ＮＡＮＤ２１，２３，２５には、クロック信号ＣＫが共通に与えられ、これらのＮＡＮＤ２１，２３，２５からそれぞれ信号Ｘ，Ｙ，Ｚが出力されるようになっている。
【０００７】
このような論理構成により、エンコーダ２０から出力される信号Ｘ，Ｙ，Ｚの組み合わせは、信号Ｓ１，Ｓ２とクロック信号ＣＫにより、次のようになる。
ＣＫ＝“Ｌ”の時、（Ｘ，Ｙ，Ｚ）は、（Ｓ１，Ｓ２）とは無関係にすべて“Ｈ”
ＣＫ＝“Ｈ”の時、
（Ｓ１，Ｓ２）＝（Ｈ，Ｈ）で、（Ｘ，Ｙ，Ｚ）＝（Ｌ，Ｈ，Ｈ）
（Ｓ１，Ｓ２）＝（Ｌ，Ｈ）で、（Ｘ，Ｙ，Ｚ）＝（Ｈ，Ｈ，Ｌ）
（Ｓ１，Ｓ２）＝（Ｌ，Ｌ）で、（Ｘ，Ｙ，Ｚ）＝（Ｈ，Ｌ，Ｈ）
【０００８】
ＤＡＣ３０は、エンコーダ２０から与えられる信号Ｘ，Ｙ，Ｚに従って、基準電圧＋ＲＥＦ，−ＲＥＦ、または０の電圧Ｖ３０を出力するもので、スイッチ３１〜３３で構成されている。スイッチ３１は、信号Ｘで制御されて基準電圧−ＲＥＦを電圧Ｖ３０として出力するものである。スイッチ３２は、信号Ｙで制御されて基準電圧＋ＲＥＦを電圧Ｖ３０として出力するものである。スイッチ３３は、信号Ｚで制御されて基準電圧０を電圧Ｖ３０として出力するものである。これらのスイッチ３１〜３３は、制御する信号が“Ｌ”の時にオン状態となり、“Ｈ”の時にオフ状態となるように設定されている。
【０００９】
このＤＡＣ３０では、信号Ｘが“Ｌ”の時にスイッチ３１がオン状態となり、Ｖ３０に基準電圧−ＲＥＦが出力され、信号Ｙが“Ｌ”の時にスイッチ３２がオン状態となり、Ｖ３０に基準電圧＋ＲＥＦが出力される。また、信号Ｚが“Ｌ”の時には、スイッチ３３がオン状態となって基準電圧０が電圧Ｖ３０として出力される。なお、信号Ｘ，Ｙ，Ｚがすべて“Ｈ”のときは、電圧Ｖ３０の出力は停止される。
【００１０】
増幅部４０は、入力電圧ＶＩとＤＡＣ３０から出力される電圧Ｖ３０との差の電圧を２倍に増幅して出力電圧ＶＯとして出力するもので、スイッチ４１，４２，４５、同じ容量のキャパシタ４３，４４、及び演算増幅器４６で構成されている。スイッチ４１，４２は、クロック信号ＣＫが“Ｌ”の時に入力電圧ＶＩを選択し、“Ｈ”の時にはそれぞれ出力電圧ＶＯとＤＡＣ３０の出力電圧Ｖ３０を選択するものである。スイッチ４１，４２の出力側は、それぞれキャパシタ４３，４４を介してノードＮ３に接続されている。スイッチ４５は、クロック信号ＣＫが“Ｌ”の時にオン状態となって、ノードＮ３を接地電位ＧＮＤに接続するものである。演算増幅器４６は、ノードＮ３の電圧を増幅して出力電圧ＶＯとして出力するものである。
【００１１】
次に、このような変換ステージＳＴＧを縦続接続したパイプライン型ＡＤＣの動作を説明する。
【００１２】
アナログ入力信号ＡＩは、クロック信号ＣＫに従ってサンプル・ホールド増幅器ＳＨＡに保持された後、入力電圧ＶＩとして初段の変換ステージＳＴＧに与えられる。入力電圧ＶＩは、変換ステージＳＴＧのＡＤＣ１０によって基準電圧＋ＲＥＦ／４，−ＲＥＦ／４と比較判定され、その判定結果が信号Ｓ１，Ｓ２としてエラーコレクション・ロジックＥＣＬとエンコーダ２０に与えられる。
【００１３】
エンコーダ２０では、クロック信号ＣＫと信号Ｓ１，Ｓ２の組み合わせに応じて、信号Ｘ，Ｙ，Ｚが生成される。信号Ｘ，Ｙ，ＺはＤＡＣ３０に与えられ、このＤＡＣ３０から信号Ｘ，Ｙ，Ｚの組み合わせに応じて、基準電圧＋ＲＥＦ，−ＲＥＦ、または０の電圧Ｖ３０が生成され、増幅部４０に与えられる。
【００１４】
増幅部４０では、クロック信号ＣＫに応じてキャパシタ４３，４４をスイッチングすることにより、入力電圧ＶＩからＤＡＣ３０の出力電圧Ｖ３０を差し引いた電圧が２倍に増幅され、出力電圧ＶＯとして出力される。
【００１５】
これにより、図２（ｂ）に示すように、変換ステージＳＴＧの入力電圧ＶＩが−ＲＥＦ／４以下であれば、その出力電圧ＶＯは−ＲＥＦ〜ＲＥＦ／２の範囲となる。また、入力電圧ＶＩが−ＲＥＦ／４〜＋ＲＥＦ／４の間にあれば、その出力電圧ＶＯは−ＲＥＦ／２〜＋ＲＥＦ／２の範囲となり、この入力電圧ＶＩが＋ＲＥＦ／４以上であれば、出力電圧ＶＯは−ＲＥＦ／２〜＋ＲＥＦの範囲となる。出力電圧ＶＯは、次段の変換ステージＳＴＧに対する入力電圧ＶＩとして与えられる。
【００１６】
このように、クロック信号ＣＫに基づいて各変換ステージＳＴＧから１．５ビットのデジタル信号が出力され、それらがエラーコレクション・ロジックＥＣＬによってパイプライン処理されて、所定のビット数のデジタル信号ＤＯが生成される。
【００１７】
【特許文献１】特開２００２−１６３８９４号公報
【特許文献２】特開平５−１４１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前記各変換ステージＳＴＧのエンコーダ２０は、ＡＤＣ１０から与えられる信号Ｓ１，Ｓ２の組み合わせが（Ｈ，Ｈ），（Ｌ，Ｈ），（Ｌ，Ｌ）の３種類であることを前提として、ＤＡＣ３０に対する信号Ｘ，Ｙ，Ｚを生成している。このため、信号Ｓ１，Ｓ２の組み合わせに論理的な矛盾がある場合（即ち、Ｓ１＝“Ｈ”，Ｓ２＝“Ｌ”）、異常な信号Ｘ，Ｙ，Ｚの組み合わせが発生し、ＤＡＣ３０が誤動作するという課題があった。
【００１９】
即ち、図３中のエンコーダ２０において、与えられる信号Ｓ１，Ｓ２がそれぞれ“Ｈ”，“Ｌ”となり、クロック信号ＣＫが“Ｈ”になると、出力される信号Ｘ，Ｙ，Ｚは、それぞれ“Ｌ”，“Ｌ”，“Ｈ”となる。信号Ｘ，Ｙが同時に“Ｌ”になると、ＤＡＣ３０内のスイッチ３１〜３４がすべてオン状態となる。これにより、基準電位＋ＲＥＦと基準電位−ＲＥＦの間がスイッチ３１〜３４を介して短絡され、出力される電圧Ｖ３０が異常な値となる。また、次の入力電圧ＶＩによって、信号Ｓ１，Ｓ２が正常な組み合わせに戻っても、電圧Ｖ３０が定常状態に戻るまでに相当の時間を必要とし、その間、正常な変換動作ができなくなるという状態が発生する。
【００２０】
なお、ＡＤＣ１０から論理的に矛盾のある信号Ｓ１，Ｓ２が出力されるという事態は、一般的に正常な製造プロセスで形成されたＡＤＣの場合は考えられないが、製造プロセスの変動等によって比較器１１，１２や基準電圧＋ＲＥＦ／４，−ＲＥＦ／４の生成回路の特性にばらつきが生じた場合に生じるおそれがある。従来、このようなＡＤＣは製品検査時に不良品として廃棄されるため、歩留まりが悪くなるという問題があった。
【００２１】
本発明は、ＡＤＣ１０から論理的に矛盾のある組み合わせの信号Ｓ１，Ｓ２が出力された場合でも、正常な変換動作が可能なパイプライン型ＡＤＣを提供することを目的としている。
【課題を解決するための手段】
【００２２】
本発明は、入力電圧を第１基準電圧と比較して比較結果の第１信号を出力すると共に、該入力電圧を該第１基準電圧よりも低い第２基準電圧と比較して比較結果の第２信号を出力するアナログ・デジタル変換部と、前記第１信号及び第２信号の組み合わせに応じて、第３基準電圧、該第３基準電圧よりも高い第４基準電圧及び該第３基準電圧よりも低い第５基準電圧の内のいずれか１つの電圧を出力するデジタル・アナログ変換部と、前記入力電圧と前記デジタル・アナログ変換部から出力される電圧との差の電圧を増幅して後段に出力する増幅部とを有する変換ステージを複数段縦続接続し、これらの各変換ステージのアナログ・デジタル変換部から出力される第１信号及び第２信号に基づいて初段の変換ステージに入力されるアナログ電圧に対応するデジタル信号を出力するパイプライン型ＤＡＣにおいて、前記各変換ステージのデジタル・アナログ変換部を、前記アナログ・デジタル変換部から出力される第１信号及び第２信号の組み合わせに論理的な矛盾が有る場合に、矛盾の無い組み合わせに変更して第３基準電圧、第４基準電圧または第５基準電圧のいずれかの電圧を出力するように構成したことを特徴としている。
【発明の効果】
【００２３】
本発明では、各変換ステージのデジタル・アナログ変換部は、アナログ・デジタル変換部から論理的な矛盾の有る第１信号及び第２信号の組み合わせが出力されたときに、矛盾の無い組み合わせに変更して第３基準電圧、第４基準電圧または第５基準電圧のいずれかの電圧を出力するようにしている。これにより、アナログ・デジタル変換部で誤動作が生じても、デジタル・アナログ変換部で第３基準電圧と第５基準電圧の間が切替スイッチ等によって短絡されるおそれがなくなり、正常な変換動作を継続することができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２５】
図１は、本発明の実施例１を示す変換ステージＳＴＧの構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００２６】
この変換ステージＳＴＧは、図３と同様に、図２（ａ）のパイプライン型ＡＤＣにおける変換ステージＳＴＧとして使用されるもので、図３中のエンコーダ２０に代えて、論理構成が異なるエンコーダ２０Ａを設けたものである。
【００２７】
エンコーダ２０Ａは、クロック信号ＣＫとＡＤＣ１０から与えられる信号Ｓ１，Ｓ２に基づいて、ＤＡＣ３０を制御するための信号Ｘ，Ｙ，Ｚを生成するもので、インバータ２２，２４、排他的論理和ゲート（以下、「ＥＯＲ」という）２６、３入力のＮＡＮＤ２７，２８、及び２入力のＮＡＮＤ２９で構成されている。
【００２８】
このエンコーダ２０Ａにおいて、信号Ｓ１は、ＮＡＮＤ２７とＥＯＲ２６に与えられると共に、インバータ２４で反転されてＮＡＮＤ２８に与えられている。信号Ｓ２は、ＮＡＮＤ２７とＥＯＲ２６に与えられると共に、インバータ２２で反転されてＮＡＮＤ２８に与えられている。ＥＯＲ２６の出力はＮＡＮＤ２９に与えられている。また、ＮＡＮＤ２７，２８，２９には、クロック信号ＣＫが共通に与えられ、これらのＮＡＮＤ２７，２８，２９からそれぞれ信号Ｘ，Ｙ，Ｚが出力されるようになっている。
【００２９】
その他のＡＤＣ１０、ＤＡＣ３０、及び増幅部４０の構成は、図３と同様である。
即ち、ＡＤＣ１０は、入力電圧ＶＩを基準電圧±ＲＥＦ／４と比較する比較器１１，１２で構成され、ＶＩ＞＋ＲＥＦ／４のとき、Ｓ１＝Ｓ２＝“Ｈ”の信号を出力し、＋ＲＥＦ／４≧ＶＩ＞−ＲＥＦ／４のとき、Ｓ１＝“Ｌ”，Ｓ２＝“Ｈ”の信号を出力し、ＶＩ≦−ＲＥＦ／４のとき、Ｓ１＝Ｓ２＝“Ｌ”の信号を出力するものである。
【００３０】
ＤＡＣ３０は、エンコーダ２０Ａから与えられる信号Ｘ，Ｙ，Ｚに従って、基準電圧＋ＲＥＦ，−ＲＥＦ、または０の電圧Ｖ３０を出力するもので、スイッチ３１〜３３で構成されている。スイッチ３１は信号Ｘで制御され、基準電圧−ＲＥＦを電圧Ｖ３０として出力するものである。スイッチ３２は信号Ｙで制御され、基準電圧＋ＲＥＦを電圧Ｖ３０として出力するものである。
【００３１】
スイッチ３３は、信号Ｚで制御されて基準電圧０を電圧Ｖ３０として出力するものである。これらのスイッチ３１〜３３は、制御する信号が“Ｌ”の時にオン状態となり、“Ｈ”の時にはオフ状態となるように設定されている。
【００３２】
増幅部４０は、入力電圧ＶＩとＤＡＣ３０から出力される電圧Ｖ３０との差の電圧を２倍に増幅して出力電圧ＶＯとして出力するもので、スイッチ４１，４２，４５、同じ容量のキャパシタ４３，４４、及び演算増幅器４６で構成されている。スイッチ４１，４２は、クロック信号ＣＫが“Ｌ”の時に入力電圧ＶＩを選択し、“Ｈ”の時にはそれぞれ出力電圧ＶＯとＤＡＣ３０の電圧Ｖ３０を選択するものである。
【００３３】
スイッチ４１，４２の出力側は、それぞれキャパシタ４３，４４を介してノードＮ３に接続され、スイッチ４５はクロック信号ＣＫが“Ｌ”の時にオン状態となって、このノードＮ３を接地電位ＧＮＤに接続するようになっている。そして、演算増幅器４６によってノードＮ３の電圧が増幅され、出力電圧ＶＯとして出力されるようになっている。
【００３４】
次に、エンコーダ２０Ａによる論理動作を説明する。
クロック信号ＣＫが“Ｌ”の時、ＮＡＮＤ２７，２８，２９から出力される信号Ｘ，Ｙ，Ｚは、ＡＤＣ１０から与えられる信号Ｓ１，Ｓ２とは無関係にすべて“Ｈ”となる。
【００３５】
一方、クロック信号ＣＫが“Ｈ”の時には、入力電圧ＶＩと基準電圧±ＲＥＦ／４との関係に従ってＡＤＣ１０から与えられる信号Ｓ１，Ｓ２に応じて、出力される信号Ｘ，Ｙ，Ｚが変化する。
【００３６】
ＶＩ＞＋ＲＥＦ／４のときは、ＡＤＣ１０からＳ１＝Ｓ２＝“Ｈ”の信号が与えられ、ＮＡＮＤ２７，２８，２９から出力される信号Ｘ，Ｙ，Ｚは、それぞれ“Ｌ”，“Ｈ”，“Ｈ”となる。＋ＲＥＦ／４≧ＶＩ＞−ＲＥＦ／４のとき、ＡＤＣ１０からＳ１＝“Ｌ”，Ｓ２＝“Ｈ”の信号が与えられ、信号Ｘ，Ｙ，Ｚは、それぞれ“Ｈ”，“Ｈ”，“Ｌ”となる。また。ＶＩ≦−ＲＥＦ／４のとき、ＡＤＣ１０からＳ１＝Ｓ２＝“Ｌ”の信号が与えられ、信号Ｘ，Ｙ，Ｚは、それぞれ“Ｈ”，“Ｌ”，“Ｈ”となる。これらの状態は、図３中のエンコーダ２０Ａと同じである。
【００３７】
一方、何らかの状態によって、ＡＤＣ１０からＳ１＝“Ｈ”，Ｓ２＝“Ｌ”の信号が与えられると、ＮＡＮＤ２７，２８，２９から出力される信号Ｘ，Ｙ，Ｚは、それぞれ“Ｈ”，“Ｈ”，“Ｌ”となる。これは、Ｓ１＝“Ｌ”，Ｓ２＝“Ｈ”に対応する信号Ｘ，Ｙ，Ｚと同じである。
【００３８】
以上のように、この実施例１の変換ステージＳＴＧは、ＡＤＣ１０から論理的に矛盾する組み合わせの信号Ｓ１，Ｓ２が出力されたときに、エンコーダ２０Ａは、＋ＲＥＦ／４≧ＶＩ＞−ＲＥＦ／４の場合に対応する信号Ｘ，Ｙ，Ｚを生成して、ＤＡＣ３０に与える。これにより、ＤＡＣ３０は、基準電位＋ＲＥＦと基準電位−ＲＥＦの間がスイッチ３１，３２を介して短絡されるという異常状態に陥ることが無く、後段の変換ステージでの結果が出るまで、判定を持ち越すときと同じ論理を出力することになる。従って、このような変換ステージＳＴＧを採用することにより、特性のばらつきによってＡＤＣ１０から矛盾のある組み合わせの信号Ｓ１，Ｓ２が出力された場合でも、正常な変換動作を継続することができるパイプライン型ＡＤＣを構成することができるという利点がある。
【実施例２】
【００３９】
図４は、本発明の実施例２を示すエンコーダの構成図である。このエンコーダ２０Ｂは、図１中のエンコーダ２０Ａに代えて設けられるもので、図１及び図３中の要素と共通の要素には共通の符号が付されている。
【００４０】
エンコーダ２０Ｂは、ＡＤＣ１０から矛盾のある組み合わせの信号Ｓ１，Ｓ２（即ち、Ｓ１＝“Ｈ”，Ｓ２＝“Ｌ”）が出力されたときに、例えば、ＶＩ≦−ＲＥＦ／４の場合（即ち、Ｓ１＝Ｓ２＝“Ｌ”）と同じ組み合わせの信号Ｘ，Ｙ，Ｚを生成するものである。
【００４１】
このエンコーダ２０Ｂは、２入力のＮＡＮＤ２１、インバータ２２，２４、及び３入力のＮＡＮＤ２５，２８で構成されている。信号Ｓ１は、ＮＡＮＤ２１に与えられると共に、インバータ２４で反転されてＮＡＮＤ２５，２８に与えられている。
【００４２】
信号Ｓ２は、ＮＡＮＤ２５に与えられると共に、インバータ２２で反転されてＮＡＮＤ２８に与えられている。また、ＮＡＮＤ２１，２８，２５には、クロック信号ＣＫが共通に与えられ、これらのＮＡＮＤ２１，２８，２５からそれぞれ信号Ｘ，Ｙ，Ｚが出力されるようになっている。
【００４３】
このような論理構成により、エンコーダ２０から出力される信号Ｘ，Ｙ，Ｚの組み合わせは、信号Ｓ１，Ｓ２とクロック信号ＣＫにより、次のようになる。
ＣＫ＝“Ｌ”の時、（Ｘ，Ｙ，Ｚ）は、（Ｓ１，Ｓ２）とは無関係にすべて“Ｈ”
ＣＫ＝“Ｈ”の時、
（Ｓ１，Ｓ２）＝（Ｈ，Ｈ）で、（Ｘ，Ｙ，Ｚ）＝（Ｌ，Ｈ，Ｈ）
（Ｓ１，Ｓ２）＝（Ｈ，Ｌ）で、（Ｘ，Ｙ，Ｚ）＝（Ｌ，Ｈ，Ｈ）
（Ｓ１，Ｓ２）＝（Ｌ，Ｈ）で、（Ｘ，Ｙ，Ｚ）＝（Ｈ，Ｈ，Ｌ）
（Ｓ１，Ｓ２）＝（Ｌ，Ｌ）で、（Ｘ，Ｙ，Ｚ）＝（Ｈ，Ｌ，Ｈ）
【００４４】
即ち、信号Ｓ１＝“Ｈ”，信号Ｓ２＝“Ｌ”のとき、信号Ｓ１＝信号Ｓ２＝“Ｌ”のときと同じ組み合わせの信号Ｘ，Ｙ，Ｚが出力される。
【００４５】
以上のように、この実施例２のエンコーダ２０Ｂは、ＡＤＣ１０から矛盾する組み合わせの信号Ｓ１，Ｓ２が出力されたときに、ＶＩ＜−ＲＥＦ／４の場合に対応する信号Ｘ，Ｙ，Ｚを生成して、ＤＡＣ３０に与える。これにより、実施例１と同様の利点がある。
【００４６】
更に、このエンコーダ２０Ｂは、実施例１のエンコーダ２０Ａとは異なり、ＥＯＲゲートを使用していないので、回路構成が簡素化できると共に、論理演算速度を速くすることができるという利点が有る。
【００４７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  実施例２のエンコーダ２０Ｂは、信号Ｓ１＝“Ｈ”，信号Ｓ２＝“Ｌ”のとき、信号Ｓ１＝信号Ｓ２＝“Ｌ”のときと同じ組み合わせの信号Ｘ，Ｙ，Ｚを出力するように構成しているが、信号Ｓ１＝信号Ｓ２＝“Ｈ”のときと同じ組み合わせの信号Ｘ，Ｙ，Ｚを出力するように構成しても良い。
（ｂ）  エンコーダ２０Ａ，２０Ｂの論理ゲートの構成は一例であり、同様の論理動作を行うものであれば、どのような構成でも同様に適用可能である。
（ｃ）  実施例１，２では、エンコーダ２０Ａ，２０ＢとＤＡＣ３０とを分離した構成で説明しているが、ＤＡＣにエンコーダ機能を含めた構成にすることもできる。
（ｄ）  １．５ビット構成の変換ステージに適用した例を説明したが、Ｍ＋０．５ビット（Ｍは２以上の整数）構成の場合にも同様に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示す変換ステージＳＴＧの構成図である。
【図２】一般的なパイプライン型ＡＤＣの概略の説明図である。
【図３】従来の変換ステージＳＴＧの一例を示す構成図である。
【図４】本発明の実施例２を示すエンコーダの構成図である。
【符号の説明】
【００４９】
１０    ＡＤＣ
１１，１２    比較器
２０Ａ，２０Ｂ    エンコーダ
２１，２５，２７，２８，２９    ＮＡＮＤ
２２，２４    インバータ
２６    ＥＯＲ
３０    ＤＡＣ
３１〜３３，４１，４２，４５    スイッチ
４３，４４    キャパシタ
４６    演算増幅器
ＥＣＬ    エラーコレクション・ロジック
ＳＨＡ    サンプル・ホールド増幅器
ＳＴＧ    変換ステージ
【図１】
2009177446.tif 000003
【図２】
2009177446.tif 000004
【図３】
2009177446.tif 000005
【図４】
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