(57)【要約】【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。【解決手段】単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
単結晶Ｓｉの基板と、
前記基板の上に形成され、開口領域を有する絶縁層と、
前記開口領域の前記基板上にエピタキシャル成長されたＧｅ層と、
前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、
を備え、
前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板。
【請求項２】
前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールを複数回繰り返して形成する、
請求項１に記載の半導体基板。
【請求項３】
前記絶縁層は、酸化シリコン層である、
請求項１または請求項２に記載の半導体基板。
【請求項４】
単結晶Ｓｉの基板と、
前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口が形成された絶縁層と、
前記開口の内部の前記基板の上に結晶成長されたＧｅ層と、
前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、
を含み、
前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板。
【請求項５】
単結晶Ｓｉの基板の上に絶縁層を形成する段階と、
前記絶縁層をパターニングして、前記絶縁層に前記基板を露出する開口領域を形成する段階と、
前記開口領域を有する前記絶縁層が形成された前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口領域に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、
前記第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す段階と、
前記第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す段階と、
アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給して、前記Ｇｅ層の表面を処理する段階と、
前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、前記表面が処理されたＧｅ層に接して、ＧａＡｓ層をエピタキシャル成長する段階と、
を備える半導体基板の製造方法。
【請求項６】
前記第３温度でのアニールを施す段階と前記第４温度でアニールを施す段階とを複数回繰り返す段階、
をさらに備える請求項５に記載の半導体基板の製造方法。
【請求項７】
前記絶縁層は、酸化シリコン層である、
請求項５または請求項６に記載の半導体基板の製造方法。
【請求項８】
単結晶Ｓｉの基板の上に絶縁層を形成する段階と、
前記絶縁層をパターニングして、前記基板を露出させてなる開口を前記絶縁層に形成する段階と、
前記開口が形成された前記絶縁層を含む前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、
前記第１エピタキシャル層および前記第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、
前記第１エピタキシャル層および前記第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、
アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、前記Ｇｅ層の表面を処理する段階と、
前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、前記表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、
を含む半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板および半導体基板の製造方法に関する。本発明は、特に、安価なシリコン基板上に結晶性の優れた結晶薄膜を形成した半導体基板および半導体基板の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ系等の化合物半導体デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、結晶性の良否がデバイス特性を左右するから、良質な結晶薄膜が求められている。ＧａＡｓ系デバイスの薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。
【０００３】
なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施して、平均転位密度が２．３×１０６ｃｍ−２になることが記載されている。
【非特許文献１】Ｈｓｉｎ−Ｃｈｉａｏ  Ｌｕａｎ  ｅｔ．ａｌ．、「Ｈｉｇｈ−ｑｕａｌｉｔｙ  Ｇｅ  ｅｐｉｌａｙｅｒｓ  ｏｎ  Ｓｉ  ｗｉｔｈ  ｌｏｗ  ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ  ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ  ７５，  ＮＵＭＢＥＲ  １９、８  ＮＯＶＥＭＢＥＲ  １９９９．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態においては、単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。前記第１の形態においては、Ｇｅ層は、第１のアニールおよび第２のアニールを複数回繰り返して形成してよく、絶縁層は、酸化シリコン層であってよい。
【０００６】
本発明の第２の形態においては、単結晶Ｓｉの基板と、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口が形成された絶縁層と、前記開口の内部の前記基板の上に結晶成長されたＧｅ層と、前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を含み、前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。
【０００７】
上記半導体基板において、前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールから選択された１以上のアニールが、水素を含む雰囲気中で実施されて形成されてもよい。上記半導体基板において、前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含むＣＶＤ法を用いて、前記開口に選択的に結晶成長されて形成されてもよい。上記半導体基板において、前記ＧａＡｓ層の算術平均粗さは、０．０２μｍ以下であってもよい。上記半導体基板において、前記絶縁層は、酸化シリコン層であってもよい。上記半導体基板において、記絶縁層は、前記開口を複数有し、前記複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記絶縁層の上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含んでよい。
【０００８】
上記半導体基板において、前記絶縁層を複数有し、前記複数の絶縁層のうち一の絶縁層と、前記一の絶縁層に隣接する他の絶縁層との間に、前記複数の絶縁層の何れの上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含んでよい。上記半導体基板において、前記原料吸着部は、前記基板に達する溝であってもよい。上記半導体基板において、前記溝の幅は、２０μｍ以上、５００μｍ以下であってもよい。上記半導体基板において、前記原料吸着部を複数有し、前記複数の原料吸着部の各々は、等間隔に配置されていてもよい。上記半導体基板において、前記開口の底面積は、１ｍｍ2以下であってもよい。上記半導体基板において、前記開口の底面積は、１６００μｍ2以下であってもよい。上記半導体基板において、前記開口の底面積は、９００μｍ2以下であってもよい。
【０００９】
上記半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、８０μｍ以下であってもよい。上記半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、４０μｍ以下であってもよい。上記半導体基板において、前記基板の主面が（１００）面であり、前記開口の底面は、正方形または長方形であり、前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってもよい。上記半導体基板において、前記基板の主面が（１１１）面であり、前記開口の底面は、六角形であり、前記六角形の少なくとも１辺の方向は、前記主面における＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってもよい。なお、結晶の面または方向を示すミラー指数では、指数がマイナスになる場合に、数字の上にバーを付す表記法が一般的である。しかし、指数がマイナスになる場合、本明細書では、便宜的にマイナス数で表記する。たとえば、単位格子のａ軸、ｂ軸およびｃ軸の各軸と、１、−２および３で交わる面は、（１−２３）面と表記する。方向のミラー指数についても同様である。
【００１０】
本発明の第３の形態においては、単結晶Ｓｉの基板の上に絶縁層を形成する段階と、絶縁層をパターニングして、絶縁層に基板を露出する開口領域を形成する段階と、開口領域を有する絶縁層が形成された基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、原料ガスを熱分解できる第１温度に基板を加熱して、開口領域に露出された基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、第１温度より高い第２温度に基板を加熱して、第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す段階と、第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す段階と、アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給して、Ｇｅ層の表面を処理する段階と、ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、表面が処理されたＧｅ層に接して、ＧａＡｓ層をエピタキシャル成長する段階と、を備える半導体基板の製造方法を提供する。前記第３の形態において、第３温度でのアニールを施す段階と第４温度でアニールを施す段階とを複数回繰り返す段階、をさらに備えてもよく、絶縁層は、酸化シリコン層であってよい。
【００１１】
本発明の第４の形態においては、単結晶Ｓｉの基板の上に絶縁層を形成する段階と、前記絶縁層をパターニングして、前記基板を露出させてなる開口を前記絶縁層に形成する段階と、前記開口が形成された前記絶縁層を含む前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、前記第１エピタキシャル層および前記第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、前記第１エピタキシャル層および前記第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、前記Ｇｅ層の表面を処理する段階と、前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、前記表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、を含む半導体基板の製造方法を提供する。
【００１２】
上記半導体基板の製造方法において、前記第３温度および前記第４温度の少なくとも１つの温度は、６８０℃以上９００℃未満であってもよい。上記半導体基板の製造方法において、前記第３温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記第４温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。
【００１３】
上記半導体基板の製造方法において、前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記ＧａＡｓ層をエピタキシャル成長させる段階は、前記ＧａＡｓ層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてもよい。
【発明を実施するための最良の形態】
【００１４】
図１は、本実施形態の半導体基板１０１の断面例を、素子形成領域に形成されるＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）と共に示す。半導体基板１０１は、単結晶のＳｉウェハ１０２、絶縁層１０４、Ｇｅ層１２０、ＧａＡｓ層１２４を備える。ＧａＡｓ層１２４には、電子素子としてＨＢＴが形成される。
【００１５】
ＧａＡｓ層１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１０８、エミッタ電極１１０およびベース電極１１２が形成される。ＧａＡｓ層１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
【００１６】
コレクタ層として、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ−３、膜厚５００ｎｍのｎ−ＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０１９ｃｍ−３、膜厚５０ｎｍのｐ−ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０１７ｃｍ−３、膜厚３０ｎｍのｎ−ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ−３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。
【００１７】
Ｓｉウェハ１０２は、単結晶Ｓｉの基板の一例であってよい。Ｓｉウェハ１０２は、市販のＳｉウェハを利用できる。
【００１８】
絶縁層１０４は、Ｓｉウェハ１０２の上に形成され、開口領域を有する。開口領域は、Ｓｉウェハ１０２を露出するものであってよい。絶縁層１０４として、酸化シリコン層が例示できる。１つの開口領域の面積として、１ｍｍ２以下が例示でき、好ましくは０．２５ｍｍ２未満が例示できる。
【００１９】
絶縁層１０４は、開口領域に開口を有する。なお、本明細書において、開口の「底面形状」とは、開口が形成された層の基板側の面における開口の形状を意味する。開口の底面形状を、開口の底面と称する場合がある。また、被覆領域の「平面形状」とは、被覆領域を基板の主面に投影した場合の形状を意味する。被覆領域の平面形状の面積を、被覆領域の面積と称する場合がある。Ｓｉウェハ１０２の表面は、基板の主面の一例であってよい。
【００２０】
開口の底面積は、０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってよい。上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合には、熱アニール処理によって機能層に局部的な反りが生じやすい。このような場合であっても、開口の底面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
【００２１】
開口の底面積が１６００μｍ２以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを製造できる。上記面積が９００μｍ２以下である場合には、上記デバイスを歩留まりよく製造できる。
【００２２】
一方、開口の底面積は、２５μｍ２以上であってよい。上記面積が２５μｍ２より小さくなると、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、また形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、デバイス加工が難しく、歩留まりを低下させる場合があり、工業的に好ましくない。また、被覆領域の面積に対する開口の底面積の割合は、０．０１％以上であってよい。上記割合が０．０１％より小さくなると、開口の内部に結晶を成長させる場合に、当該結晶の成長速度が不安定になる。上記の割合を求めるときに、１つの被覆領域の内部に複数の開口が形成されている場合には、開口の底面積とは、当該被覆領域の内部に含まれる複数の開口の底面積の総和を意味する。
【００２３】
開口の底面形状が正方形または長方形である場合には、当該底面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってよく、より好ましくは４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってよい。上記底面形状の一辺の長さが１００μｍ以下である場合には、上記底面形状の一辺の長さが１００μｍより大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合であっても、機能層に結晶欠陥が生じることを抑制できる。
【００２４】
開口の底面形状の一辺の長さが８０μｍ以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを形成できる。上記底面形状の一辺の長さが４０μｍ以下である場合には、上記デバイスを歩留まりよく製造できる。ここで、開口の底面形状が長方形である場合には、上記一辺の長さは、長辺の長さであってよい。
【００２５】
１つの被覆領域の内部には、１つの開口が形成されてよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。また、１つの被覆領域の内部には、複数の開口が形成されてもよい。この場合、複数の開口が等間隔に配されることが好ましい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。
【００２６】
開口の底面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、基板の主面の結晶学的面方位の１つと実質的に平行であってよい。上記結晶学的方位は、開口の内部に成長する結晶の側面に安定な面が形成されるように選択されてよい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってよい。これにより、上記結晶の乱れを抑制でき、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整った結晶が得られる、または、良質な結晶が得られるといった効果を奏する。
【００２７】
基板の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってよい。また、基板の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、上記基板はオフ角を有してよい。上記傾きの大きさは、１０゜以下であってよい。上記傾きの大きさは、好ましくは０．０５°以上６°以下であってよく、より好ましくは０．３°以上６°以下であってよい。開口の内部に方形結晶を成長させる場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
【００２８】
一例として、Ｓｉウェハ１０２の表面の（１００）面に絶縁層１０４を形成して、絶縁層１０４に正方形または長方形の底面形状を有する開口領域を形成して、開口領域の内部に、Ｇｅ層１２０およびＧａＡｓ層１２４を形成する場合について説明する。この場合、開口領域の底面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。
【００２９】
別の例として、Ｓｉウェハ１０２の表面の（１１１）面に絶縁層１０４を形成して、絶縁層１０４に六角形の底面形状を有する開口領域を形成して、開口領域の内部に、Ｇｅ層１２０およびＧａＡｓ層１２４を形成する場合を例として説明する。この場合、開口領域の底面形状の少なくとも１辺は、Ｓｉウェハ１０２の＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。なお、開口領域の平面形状は、正六角形であってよい。同様に、ＧａＡｓ結晶ではなく、六方晶の結晶であるＧａＮ結晶も形成できる。
【００３０】
Ｓｉウェハ１０２には、複数の絶縁層１０４が形成されてよい。これにより、Ｓｉウェハ１０２には、複数の被覆領域が形成される。複数の絶縁層１０４のうち、一の絶縁層１０４と、当該一の絶縁層１０４に隣接する他の絶縁層１０４との間に、複数の絶縁層１０４の何れの上面よりも高い吸着速度で、Ｇｅ層１２０またはＧａＡｓ層１２４の原料を吸着する原料吸着部が配されてよい。複数の絶縁層１０４の各々は、原料吸着部に囲まれてもよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。Ｇｅ層または機能層は、上記結晶の一例であってよい。
【００３１】
また、各々の絶縁層１０４は、複数の開口を有してよい。複数の開口のうち一の開口と、当該一の開口に隣接する他の開口との間に、原料吸着部を含んでよい。原料吸着部は、上記複数の原料吸着部の各々は、等間隔に配置されてよい。
【００３２】
原料吸着部は、Ｓｉウェハ１０２の表面であってよい。原料吸着部は、Ｓｉウェハ１０２に達する溝であってよい。上記溝の幅は、２０μｍ以上５００μｍ以下であってよい。原料吸着部は、等間隔に配置されてよい。原料吸着部は、結晶成長が生じる領域であってよい。
【００３３】
化学気相成長法（ＣＶＤ法）または気相エピタキシャル成長法（ＶＰＥ法）では、形成しようとする薄膜結晶の構成元素を含む原料ガスを基板上に供給して、原料ガスの気相または基板表面での化学反応により薄膜を形成する。反応装置内に供給された原料ガスは、気相反応により反応中間体（以下、前駆体という場合がある。）を生成する。生成された反応中間体は、気相中を拡散して、基板表面に吸着する。基板表面に吸着した反応中間体は、基板表面を表面拡散して、固体膜として析出する。
【００３４】
隣接する２つの絶縁層１０４の間に原料吸着部が配される、または、絶縁層１０４が原料吸着部に囲まれることで、被覆領域の表面を拡散している上記前駆体が、例えば、原料吸着部に捕捉、吸着または固着される。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。上記前駆体は、結晶の原料の一例であってよい。
【００３５】
本実施形態においては、Ｓｉウェハ１０２の表面に所定の大きさの被覆領域が配されており、被覆領域はＳｉウェハ１０２の表面に囲まれている。例えば、ＭＯＣＶＤ法により、開口領域の内部に結晶を成長させる場合、Ｓｉウェハ１０２の表面まで到達した前駆体の一部がＳｉウェハ１０２の表面で結晶成長する。このように、上記前駆体の一部がＳｉウェハ１０２の表面で消費されることで、開口の内部に形成される結晶の成長速度が安定化する。
【００３６】
原料吸着部の別の例としては、Ｓｉ、ＧａＡｓ等の半導体部が挙げられる。例えば、絶縁層１０４の表面に、イオンプレーティング法、スパッタリング法等の方法で、アモルファス半導体、半導体多結晶を堆積することで原料吸着部とすることができる。原料吸着部は、絶縁層１０４と、隣接する絶縁層１０４との間に配されてもよく、絶縁層１０４に含まれてもよい。また、隣接する２つの被覆領域の間に、前駆体の拡散が阻害される領域が配される、または、被覆領域が、前駆体の拡散が阻害される領域に囲まれることでも、同様の効果が得られる。
【００３７】
隣接する２つの絶縁層１０４がわずかでも離れていれば、上記結晶の成長速度は安定化する。隣接する２つの絶縁層１０４の間の距離は、２０μｍ以上であってよい。これにより、上記結晶の成長速度がより安定化する。ここで、隣接する２つの絶縁層１０４の間の距離とは、ある絶縁層１０４の外周上の点と、当該絶縁層１０４に隣接する他の絶縁層１０４の外周上の点との最短距離を示す。複数の絶縁層１０４は、等間隔に配されてよい。特に、隣接する２つの絶縁層１０４の間の距離が１０μｍ未満である場合には、複数の絶縁層１０４を等間隔に配することで、開口における結晶の成長速度を安定化させることができる。
【００３８】
なお、Ｓｉウェハ１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む中抵抗または低抵抗のウェハであってもよい。Ｇｅ層１２０は、不純物を含まないＧｅであってもよく、ｐ型またはｎ型の不純物を含んでもよい。
【００３９】
Ｇｅ層１２０は、開口領域のＳｉウェハ１０２上にエピタキシャル成長される。Ｇｅ層１２０は、開口領域のＳｉウェハ１０２上に選択的にエピタキシャル成長されてよい。また、Ｇｅ層１２０は、以下のようにエピタキシャル成長した後にアニール処理されて形成される。
【００４０】
すなわち、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入して、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施した後に、第１温度より高い第２温度で第２のエピタキシャル成長を実施する。そして、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施した後に、第３温度より低い第４温度で第２のアニールを実施する。第１のアニールおよび第２のアニールは複数回繰り返すことができる。なお、Ｇｅ層１２０をアニールした後、Ｇｅ層１２０の表面にフォスフィンを含むガスを供給して、Ｇｅ層１２０の表面を処理してもよい。
【００４１】
Ｇｅ層１２０は、９００℃未満、好ましくは８５０℃以下でアニールされてよい。これにより、Ｇｅ層１２０の表面の平坦性を維持できる。Ｇｅ層１２０の表面の平坦性は、Ｇｅ層１２０の表面に他の層を積層する場合に、特に重要になる。一方、Ｇｅ層１２０は、６８０℃以上、好ましくは７００℃以上でアニールされてよい。これにより、Ｇｅ層１２０の結晶欠陥の密度を低減できる。Ｇｅ層１２０は、６８０℃以上９００℃未満の条件でアニールされてよい。
【００４２】
図７から図１１は、アニール温度と、Ｇｅ層１２０の平坦性との関係示す。図７は、アニールしていないＧｅ層１２０の断面形状を示す。図８、図９、図１０および図１１は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニール処理を実施した場合の、Ｇｅ層１２０の断面形状を示す。Ｇｅ層１２０の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉウェハ１０２の主面に垂直な方向における距離を示し、Ｇｅ層１２０の膜厚を示す。各図の横軸は、Ｓｉウェハ１０２の主面に平行な方向における距離を示す。
【００４３】
各図において、Ｇｅ層１２０は、以下の手順で形成した。まず、熱酸化法により、Ｓｉウェハ１０２の表面にＳｉＯ２層の絶縁層１０４を形成して、絶縁層１０４に被覆領域および開口領域を形成した。Ｓｉウェハ１０２は市販の単結晶Ｓｉ基板を用いた。被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。次に、ＣＶＤ法により、開口領域の内部に、Ｇｅ層１２０を選択的に成長させた。
【００４４】
図７から図１１より、アニール温度が低いほど、Ｇｅ層１２０の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ層１２０の表面が優れた平坦性を示すことがわかる。
【００４５】
Ｇｅ層１２０は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてよい。特に、水素を含む雰囲気中でＧｅ層１２０をアニール処理することで、Ｇｅ層１２０の表面状態を滑らかな状態に維持しつつ、Ｇｅ層１２０の結晶欠陥の密度を低減できる。
【００４６】
Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間を満足する条件でアニールされてよい。Ｇｅ層１２０にアニール処理を施すと、Ｇｅ層１２０内部の結晶欠陥がＧｅ層１２０の内部を移動して、例えば、Ｇｅ層１２０と絶縁層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクに捕捉される。これにより、Ｇｅ層１２０の表面近傍の結晶欠陥を排除できる。Ｇｅ層１２０と絶縁層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクは、Ｇｅ層１２０の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例であってよい。
【００４７】
欠陥捕捉部は、結晶の界面もしくは表面、または、物理的な傷であってよい。欠陥捕捉部は、アニール処理の温度および時間において、結晶欠陥が移動可能な距離内に配されてよい。
【００４８】
なお、Ｇｅ層１２０は、機能層にシード面を提供するシード層の一例であってよい。シード層の他の例として、ＳｉｘＧｅ１−ｘ（式中、０≦ｘ＜１）を例示できる。また、アニールは、８００〜９００℃で２〜１０分間の高温アニールと、６８０〜７８０℃で２〜１０分間の低温アニールとを繰り返し実行する、２段階アニールであってよい。
【００４９】
Ｇｅ層１２０は、開口領域に選択的に結晶成長してよい。Ｇｅ層１２０は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ４であってよい。Ｇｅ層１２０は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてよい。これにより、Ｇｅ層１２０の成長速度が開口領域の面積の影響を受けにくくなる。その結果、例えば、Ｇｅ層１２０の膜厚の均一性が向上する。また、この場合、絶縁層１０４の表面におけるＧｅ結晶の堆積を抑制できる。
【００５０】
Ｇｅ層１２０は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってよい。これにより、１００Ｐａ以上の圧力下でＣＶＤ法によりＧｅ層１２０を形成する場合であっても、絶縁層１０４の表面へのＧｅ結晶の堆積を抑制できる。
【００５１】
なお、本実施形態において、Ｇｅ層１２０がＳｉウェハ１０２の表面に接して形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、Ｓｉウェハ１０２との間に、他の層が配されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。
【００５２】
Ｇｅ層１２０は、以下の手順で形成されてよい。まず、低温でシード結晶を形成する。シード結晶は、ＳｉｘＧｅ１−ｘ（式中、０≦ｘ＜１）であってよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってよい。その後、シード結晶が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、Ｇｅ層１２０を形成してよい。
【００５３】
ＧａＡｓ層１２４は、Ｇｅ層１２０上にエピタキシャル成長して形成される。ＧａＡｓ層１２４は、Ｇｅ層１２０上に直接形成することができる。また、ＧａＡｓ層１２４は、間に別の層を介してＧｅ層１２０の上に形成することもできる。
【００５４】
ＧａＡｓ層１２４は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、ＧａＡｓ層１２４を用いて、高性能のデバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ  Ｂ０６０１−２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
【００５５】
ＧａＡｓ層１２４の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、ＧａＡｓ層１２４のＲａ値を０．０２μｍ以下にできる。一方、ＧａＡｓ層１２４の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質なＧａＡｓ層１２４が得られる。例えば、ＧａＡｓ層１２４を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。
【００５６】
なお、本実施形態において、Ｇｅ層１２０の表面にＧａＡｓ層１２４が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、ＧａＡｓ層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、ＧａＡｓ層１２４の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、ＧａＡｓ層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。
【００５７】
ＧａＡｓ層１２４は、以下の手順で形成されてよい。まず、Ｇｅ層１２０の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、ＧａＡｓ層１２４を形成してよい。
【００５８】
図２から図６は、半導体基板１０１の製造過程における断面例を示す。図２に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面に絶縁層となる、たとえば酸化シリコン膜１３０を形成する。酸化シリコン膜１３０は、たとえば熱酸化法を用いて形成できる。酸化シリコン膜１３０の膜厚は、たとえば１μｍとすることができる。
【００５９】
図３に示すように、酸化シリコン膜１３０をパターニングして、絶縁層１０４を形成する。絶縁層１０４の形成により、開口領域が形成される。パターニングには、たとえばフォトリソグラフィ法を用いることができる。
【００６０】
図４に示すように、開口領域にＧｅ層１２０をエピタキシャル成長する。Ｇｅ層１２０のエピタキシャル成長は以下のように実施する。まず、超高真空の減圧状態にできるＣＶＤ反応室にＳｉウェハ１０２を導入して、ＣＶＤ反応室に原料ガスを導入するとともに、原料ガスを熱分解できる第１温度に基板を加熱する。
【００６１】
そして、開口領域に露出されたＳｉウェハ１０２にＧｅの第１エピタキシャル層を選択的に形成する。次に、ＣＶＤ反応室に原料ガスを導入するとともに、第１温度より高い第２温度に基板を加熱して、第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する。原料ガスにはＧｅＨ４を用いることができる。
【００６２】
図５に示すように、エピタキシャル成長させたＧｅ層１２０に熱アニールを施す。熱アニールは、以下のようにして実施する。まず、第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す。
【００６３】
そして、第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す。これにより、開口領域に選択的にエピタキシャル成長されたＧｅ層１２０を形成する。このような２段階アニールは複数回繰り返すことができる。
【００６４】
第３温度でのアニール条件として、９００℃、１０分の温度および時間条件が例示できる。第４温度でのアニール条件として、７８０℃、１０分の温度および時間条件が例示できる。繰り返しの回数として１０回が例示できる。アニールの後に、Ｇｅ層１２０の表面にフォスフィンを含むガスを供給して、Ｇｅ層１２０の表面を処理してもよい。
【００６５】
本実施形態では、Ｇｅ層１２０をエピタキシャル成長させた後、２段階のアニールを複数回繰り返す。このため、エピタキシャル成長の段階で存在する結晶欠陥を、アニールによってＧｅ層１２０の縁辺部に移動させることができ、当該結晶欠陥をＧｅ層１２０の縁辺部に排除することで、Ｇｅ層１２０の結晶欠陥密度を極めて低いレベルにできる。これにより、後に形成するエピタキシャル薄膜の基板材料に起因する欠陥を低減でき、結果としてＧａＡｓ層１２４に形成する電子素子の性能を向上できる。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ層１２０を基板材料として良質な結晶薄膜を形成できる。
【００６６】
ＧａＡｓ層１２４の成長前に、アニールを施した後のＧｅ層１２０を高温に保持して、表面にＰＨ３（フォスフィン）を含むガスを供給できる。ＰＨ３によりＧｅ層１２０の表面を処理することで、その上に成長するＧａＡｓ層１２４の結晶品質を高くすることができる。好ましい処理温度として、５００℃以上９００℃以下が例示できる。５００℃より低いと処理の効果が現れず、９００℃より高いとＧｅ層１２０が変質するから好ましくない。さらに好ましい処理温度として、６００℃以上８００℃以下が例示できる。
【００６７】
図６に示すように、ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、表面が処理されたＧｅ層１２０に接して、ＧａＡｓ層１２４をエピタキシャル成長させる。ＧａＡｓ層１２４のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）を用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。ＧａＡｓ層１２４のエピタキシャル成長では、絶縁層１０４が成長を阻害するから、絶縁層１０４の上にはＧａＡｓ層等は形成されない。
【００６８】
その後、ＧａＡｓ層１２４に周知の方法で、たとえばＨＢＴ等の電子素子を形成すれば、図１に示す半導体基板１０１になる。上記した方法により、本実施形態の半導体基板１０１が製造できた。本実施形態の半導体基板１０１では、絶縁層１０４によって区画する開口領域にＧｅ層１２０を選択成長させ、Ｇｅ層１２０に２段階のアニールを複数回施して、Ｇｅ層１２０の結晶性を高めたことにより、結晶性の優れたＧａＡｓ層１２４を有する半導体基板１０１を得ることができた。半導体基板１０１はＳｉウェハ１０２を採用するから、半導体基板１０１を安価に製造でき、また、ＧａＡｓ層１２４に形成する電子素子が発する熱を効率よく排熱できた。
【実施例】
【００６９】
（実施例１）
Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、ＧａＡｓ層１２４とを備えた半導体基板を作製して、絶縁層１０４に形成した開口の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を調べた。実験は、絶縁層１０４に形成される被覆領域の平面形状および開口の底面形状を変えて、一定時間の間に成長するＧａＡｓ層１２４の膜厚を測定することで実施した。
【００７０】
まず、以下の手順で、Ｓｉウェハ１０２の表面に、被覆領域および開口を形成した。Ｓｉウェハ１０２の一例として、市販の単結晶Ｓｉ基板を用いた。熱酸化法により、Ｓｉウェハ１０２の表面に、絶縁層１０４の一例としてＳｉＯ２層を形成した。
【００７１】
上記ＳｉＯ２層をエッチングして、所定の大きさのＳｉＯ２層を形成した。所定の大きさのＳｉＯ２層は、３個以上形成した。このとき、所定の大きさのＳｉＯ２層の平面形状が同一の大きさの正方形となるよう設計した。また、エッチングにより、上記正方形のＳｉＯ２層の中心に、所定の大きさの開口を形成した。このとき、上記正方形のＳｉＯ２層の中心と、上記開口の中心とが一致するよう設計した。上記正方形のＳｉＯ２層の１つにつき、１つの開口を形成した。なお、本明細書において、上記正方形のＳｉＯ２層の一辺の長さを、被覆領域の一辺の長さと称する場合がある。
【００７２】
次に、ＣＶＤ法により、開口の内部に、Ｇｅ層１２０を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、ＧａＡｓ層１２４を結晶成長させた。ＧａＡｓ層１２４は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ層１２０の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
【００７３】
ＧａＡｓ層１２４を形成した後、ＧａＡｓ層１２４の膜厚を測定した。ＧａＡｓ層１２４の膜厚は、針式段差計（ＫＬＡ  Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ  Ｐｒｏｆｉｌｅｒ  Ｐ−１０）により、ＧａＡｓ層１２４の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。このとき、当該３箇所の測定点における膜厚の標準偏差も算出した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、ＧａＡｓ層１２４の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
【００７４】
以上の手順により、被覆領域の一辺の長さを、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍまたは５００μｍに設定した場合のそれぞれについて、開口の底面形状を変えて、ＧａＡｓ層１２４の膜厚を測定した。開口の底面形状は、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。
【００７５】
なお、被覆領域の一辺の長さが５００μｍの場合、複数の上記正方形のＳｉＯ２層は、一体的に形成されている。この場合、一辺の長さが５００μｍの被覆領域が５００μｍ間隔で配されているわけではないが、便宜上、被覆領域の一辺の長さが５００μｍの場合として表す。また、便宜上、隣接する２つの被覆領域の間の距離を０μｍとして表す。
【００７６】
実施例１の実験結果を、図１２および図１３に示す。図１２は、実施例１のそれぞれの場合におけるＧａＡｓ層１２４の膜厚の平均値を示す。図１３は、実施例１のそれぞれの場合におけるＧａＡｓ層１２４の膜厚の変動係数を示す。
【００７７】
図１２は、ＧａＡｓ層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図１２において、縦軸は一定時間の間に成長したＧａＡｓ層１２４の膜厚[Å]を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、ＧａＡｓ層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、ＧａＡｓ層１２４の成長速度の近似値が得られる。
【００７８】
図１２において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
【００７９】
図１２より、上記成長速度は、被覆領域の大きさが大きくなるに従い、単調増加することがわかる。また、上記成長速度は、被覆領域の一辺の長さが４００μｍ以下の場合には、ほぼ線形に増加しており、開口の底面形状によるばらつきは少ないことがわかる。一方、被覆領域の一辺の長さが５００μｍの場合には、被覆領域の一辺の長さが４００μｍ以下の場合と比較して成長速度が急激に増加しており、開口の底面形状によるばらつきも大きくなることがわかる。
【００８０】
図１３は、ＧａＡｓ層１２４の成長速度の変動係数と、隣接する２つの被覆領域の間の距離との関係を示す。ここで、変動係数とは、平均値に対する標準偏差の比であり、上記３箇所の測定点における膜厚の標準偏差を、当該膜厚の平均値で除して算出できる。図１３において、縦軸は一定時間の間に成長したＧａＡｓ層１２４の膜厚[Å]の変動係数を示し、横軸は隣接する被覆領域の間の距離[μｍ]を示す。図１３は、隣接する２つの被覆領域の間の距離が、０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの場合の実験データを示す。図１３において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形の場合の実験データを示す。
【００８１】
図１３において、隣接する２つの被覆領域の間の距離が、０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの実験データは、それぞれ、図１２における被覆領域の一辺の長さが５００μｍ、４００μｍ、３００μｍ、２００μｍ、１００μｍおよび５０μｍの場合の実験データに対応する。隣接する２つの被覆領域の間の距離が２０μｍおよび５０μｍのデータについては、他の実験データと同様の手順により、それぞれ、被覆領域の一辺の長さが４８０μｍおよび４５０μｍの場合についてＧａＡｓ層１２４の膜厚を測定して得られた。
【００８２】
図１３より、隣接する２つの被覆領域の間の距離が０μｍの場合と比較して、上記距離が２０μｍの場合には、ＧａＡｓ層１２４の成長速度が非常に安定していることがわかる。上記結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。また、隣接する２つの被覆領域の間の距離が０μｍの場合であっても、複数の開口を等間隔で配置することで、上記結晶の成長速度のばらつきを抑制できていることがわかる。
【００８３】
（実施例２）
被覆領域の一辺の長さを２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、それぞれの場合について、実施例１の場合と同様の手順で半導体基板を作製して、開口の内部に形成されたＧａＡｓ層１２４の膜厚を測定した。本実施例では、Ｓｉウェハ１０２の上に同一の大きさのＳｉＯ２層が複数配されるように、当該ＳｉＯ２層を形成した。また、上記複数のＳｉＯ２層が互いに離間するよう、当該ＳｉＯ２層を形成した。開口の底面形状は、実施例１と同様に、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。Ｇｅ層１２０およびＧａＡｓ層１２４の成長条件は実施例１と同一の条件に設定した。
【００８４】
（実施例３）
トリメチルガリウムの供給量を半分にして、ＧａＡｓ層１２４の成長速度を約半分にした以外は実施例２の場合と同様にして、開口の内部に形成されたＧａＡｓ層１２４の膜厚を測定した。なお、実施例３では、被覆領域の一辺の長さを２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、開口の底面形状が一辺が１０μｍの正方形の場合について、実験を実施した。
【００８５】
実施例２および実施例３の実験結果を、図１４、図１５〜図１９、図２０〜図２４、および、表１に示す。図１４に、実施例２のそれぞれの場合におけるＧａＡｓ層１２４の膜厚の平均値を示す。図１５〜図１９に、実施例２のそれぞれの場合におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。図２０〜図２４に、実施例３のそれぞれの場合におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。表１に、実施例２および実施例３のそれぞれの場合における、ＧａＡｓ層１２４の成長速度と、Ｒａ値とを示す。
【００８６】
図１４は、ＧａＡｓ層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図１４において、縦軸は一定時間の間に成長したＧａＡｓ層１２４の膜厚を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、ＧａＡｓ層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、ＧａＡｓ層１２４の成長速度の近似値が得られる。
【００８７】
図１４において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
【００８８】
図１４より、被覆領域の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、被覆領域の大きさが大きくなるに従い、安定して増加することがわかる。図１２に示した結果および図１４に示した結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。
【００８９】
図１５から図１９に、実施例２のそれぞれの場合について、ＧａＡｓ層１２４の表面を電子顕微鏡で観察した結果を示す。図１５、図１６、図１７、図１８、図１９は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図１５から図１９より、被覆領域の大きさが大きくなるにつれて、ＧａＡｓ層１２４の表面状態が悪化していることがわかる。
【００９０】
図２０から図２４に、実施例３のそれぞれの場合について、ＧａＡｓ層１２４の表面を電子顕微鏡で観察した結果を示す。図２０、図２１、図２２、図２３、図２４は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図２０から図２４より、被覆領域の大きさが大きくなるにつれて、ＧａＡｓ層１２４の表面状態が悪化していることがわかる。また、実施例２の結果と比較すると、ＧａＡｓ層１２４の表面状態が改善されていることがわかる。
【００９１】
表１に、実施例２および実施例３のそれぞれの場合における、ＧａＡｓ層１２４の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、ＧａＡｓ層１２４の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、ＧａＡｓ層１２４の成長速度が小さいほど、表面粗さが改善することがわかる。また、ＧａＡｓ層１２４の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
【表１】
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【００９２】
（実施例４）
実施例１と同様にして、Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、ＧａＡｓ層１２４とを備えた半導体基板を作製した。本実施例では、Ｓｉウェハ１０２の表面の（１００）面に絶縁層１０４を形成した。図２５から図２７に、上記半導体基板に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
【００９３】
図２５は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図２５において、図中の矢印は＜０１０＞方向を示す。図２５に示すとおり、形状の整った結晶が得られた。
【００９４】
図２５より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０−１）面、（１−１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１−１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１−１１）面が現れていることがわかる。（１１−１）面および（１−１１）面は、（−１−１−１）面と等価な面であり、安定な面である。
【００９５】
一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
【００９６】
図２６は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図２６は、上方斜め４５°から観察した場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図２６において、図中の矢印は＜０１０＞方向を示す。図２６に示すとおり、形状の整った結晶が得られた。
【００９７】
図２７は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１１＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図２７において、図中の矢印は＜０１１＞方向を示す。図２７に示すとおり、図２５および図２６と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。
【００９８】
（実施例５）
実施例１と同様にして、Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、ＧａＡｓ層１２４とを備えた半導体基板を作製した。本実施例においては、Ｇｅ層１２０と、ＧａＡｓ層１２４との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが２００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。ＣＶＤ法により、開口の内部に、膜厚が８５０ｎｍのＧｅ層１２０を形成した後、８００℃でアニール処理を実施した。
【００９９】
Ｇｅ層１２０をアニール処理した後、Ｇｅ層１２０が形成されたＳｉウェハ１０２の温度が５５０℃になるように設定して、ＭＯＣＶＤ法により、中間層を形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。その後、中間層が形成されたＳｉウェハ１０２の温度を６４０℃まで昇温した後、ＭＯＣＶＤ法によりＧａＡｓ層１２４を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。それ以外の条件については、実施例１と同一の条件で半導体基板を作製した。
【０１００】
図２８に、製造した半導体基板の断面を透過型電子顕微鏡で観察した結果を示す。図２８に示すとおり、Ｇｅ層１２０およびＧａＡｓ層には転位は観察されなかった。これにより、上記の構成を採用することで、Ｓｉ基板上に、良質なＧｅ層、および、当該Ｇｅ層に格子整合または擬格子整合する化合物半導体層を形成できることがわかる。
【０１０１】
（実施例６）
実施例５と同様にして、Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、中間層と、ＧａＡｓ層１２４とを備えた半導体基板を作製した後、得られた半導体基板を用いてＨＢＴ素子構造を作製した。ＨＢＴ素子構造は、以下の手順で作製した。まず、実施例５の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺が２０μｍの正方形であった。それ以外の条件については、実施例５の場合と同一の条件で半導体基板をした。
【０１０２】
次に、ＭＯＣＶＤ法により、上記半導体基板のＧａＡｓ層の表面に、半導体層を積層した。これにより、Ｓｉウェハ１０２と、膜厚が８５０ｎｍのＧｅ層１２０と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配されたＨＢＴ素子構造が得られた。得られたＨＢＴ素子構造に電極を配して、電子素子または電子デバイスの一例であるＨＢＴ素子を作成した。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。
【０１０３】
図２９は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図２９より、正方形の被覆領域の中央付近に配された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
【０１０４】
（実施例７）
実施例６と同様にして、実施例６と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記被覆領域の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実施例６の場合と同一の条件でＨＢＴ素子を作製した。
【０１０５】
図３０は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図３０より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
【０１０６】
（実施例８）
開口の底面積を変えてＨＢＴ素子を作製して、開口の底面積と、得られたＨＢＴ素子の電気特性との関係を調べた。実施例６と同様にして、ＨＢＴ素子を作製した。ＨＢＴ素子の電気特性として、ベースシート抵抗値Ｒｂ［Ω／□］および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
【０１０７】
開口の底面形状が正方形である場合には、開口の底面形状の直交する２つの辺の一方がＳｉウェハ１０２の＜０１０＞方向と平行となり、他方がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、開口の底面形状の長辺がＳｉウェハ１０２の＜０１０＞方向と平行となり、短辺がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。被覆領域の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
【０１０８】
図３１は、上記ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口の底面積［μｍ２］との関係を示す。図３１において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂで除した値を示し、横軸は開口の底面積を示す。なお、図３１には電流増幅率βの値を示していないが、電流増幅率は７０〜１００程度の高い値が得られた。一方、Ｓｉウェハ１０２の全面に同様のＨＢＴ素子構造を形成して、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
【０１０９】
これより、Ｓｉウェハ１０２の表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、開口の底面形状の一辺の長さが８０μｍ以下、または、開口の底面積が１６００μｍ２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。
【０１１０】
図３１より、開口の底面積が９００μｍ２以下の場合には、開口の底面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、開口の底面形状の一辺の長さが４０μｍ以下、または、開口の底面積が９００μｍ２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。
【０１１１】
上記のとおり、単結晶Ｓｉの基板の上に絶縁層を形成する段階と、絶縁層をパターニングして、基板を露出させてなる開口を絶縁層に形成する段階と、開口が形成された絶縁層を含む基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、原料ガスを熱分解できる第１温度に基板を加熱して、開口に露出された基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、第１温度より高い第２温度に基板を加熱して、第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、第１エピタキシャル層および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、第１エピタキシャル層および第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、Ｇｅ層の表面を処理する段階と、ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、を含む半導体基板の製造方法により半導体基板を作製できた。
【０１１２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１１３】
以上の説明によれば、以下の（１）から（３２）を開示できる。
（１）
単結晶Ｓｉの基板と、
前記基板の上に形成され、開口領域を有する絶縁層と、
前記開口領域の前記基板上にエピタキシャル成長されたＧｅ層と、
前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、
を備え、
前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板。
（２）
前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールを複数回繰り返して形成する、
（１）に記載の半導体基板。
（３）
前記絶縁層は、酸化シリコン層である、
（１）または（２）に記載の半導体基板。
（４）
単結晶Ｓｉの基板と、
前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口が形成された絶縁層と、
前記開口の内部の前記基板の上に結晶成長されたＧｅ層と、
前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、
を含み、
前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板。
（５）
前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールから選択された１以上のアニールが、水素を含む雰囲気中で実施されて形成された、
（４）に記載の半導体基板。
（６）
前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含むＣＶＤ法を用いて、前記開口に選択的に結晶成長されて形成された、
（４）または（５）に記載の半導体基板。
（７）
前記ＧａＡｓ層の算術平均粗さは、０．０２μｍ以下である、
（４）から（６）までの何れか一項に記載の半導体基板。
（８）
前記絶縁層は、酸化シリコン層である、
（４）から（７）までの何れか一項に記載の半導体基板。
（９）
前記絶縁層は、前記開口を複数有し、
前記複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記絶縁層の上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含む、
（４）から（８）までの何れか一項に記載の半導体基板。
（１０）
前記絶縁層を複数有し、
前記複数の絶縁層のうち一の絶縁層と、前記一の絶縁層に隣接する他の絶縁層との間に、前記複数の絶縁層の何れの上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含む、
（４）から（９）までの何れか一項に記載の半導体基板。
（１１）
前記原料吸着部は、前記基板に達する溝である、
（９）または（１０）に記載の半導体基板。
（１２）
前記溝の幅は、２０μｍ以上、５００μｍ以下である、
（１１）に記載の半導体基板。
（１３）
前記原料吸着部を複数有し、
前記複数の原料吸着部の各々は、等間隔に配置されている、
（９）から（１２）までの何れか一項に記載の半導体基板。
（１４）
前記開口の底面積は、１ｍｍ2以下である、
（４）から（１３）までの何れか一項に記載の半導体基板。
（１５）
前記開口の底面積は、１６００μｍ2以下である、
（１４）に記載の半導体基板。
（１６）
前記開口の底面積は、９００μｍ2以下である、
（１５）に記載の半導体基板。
（１７）
前記開口の底面は、長方形であり、
前記長方形の長辺は、８０μｍ以下である、
（１４）に記載の半導体基板。
（１８）
前記開口の底面は、長方形であり、
前記長方形の長辺は、４０μｍ以下である、
（１５）に記載の半導体基板。
（１９）
前記基板の主面が（１００）面であり、
前記開口の底面は、正方形または長方形であり、
前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
（４）から（１８）までの何れか一項に記載の半導体基板。
（２０）
前記基板の主面が（１１１）面であり、
前記開口の底面は、六角形であり、
前記六角形の少なくとも１辺の方向は、前記主面における＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
（４）から（１８）までの何れか一項に記載の半導体基板。
（２１）
単結晶Ｓｉの基板の上に絶縁層を形成する段階と、
前記絶縁層をパターニングして、前記絶縁層に前記基板を露出する開口領域を形成する段階と、
前記開口領域を有する前記絶縁層が形成された前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口領域に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、
前記第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す段階と、
前記第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す段階と、
アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給して、前記Ｇｅ層の表面を処理する段階と、
前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、前記表面が処理されたＧｅ層に接して、ＧａＡｓ層をエピタキシャル成長する段階と、
を備える半導体基板の製造方法。
（２２）
前記第３温度でのアニールを施す段階と前記第４温度でアニールを施す段階とを複数回繰り返す段階、
をさらに備える（２１）に記載の半導体基板の製造方法。
（２３）
前記絶縁層は、酸化シリコン層である、
（２１）または（２２）に記載の半導体基板の製造方法。
（２４）
単結晶Ｓｉの基板の上に絶縁層を形成する段階と、
前記絶縁層をパターニングして、前記基板を露出させてなる開口を前記絶縁層に形成する段階と、
前記開口が形成された前記絶縁層を含む前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、
前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、
前記第１エピタキシャル層および前記第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、
前記第１エピタキシャル層および前記第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、
アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、前記Ｇｅ層の表面を処理する段階と、
前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、前記表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、
を含む半導体基板の製造方法。
（２５）
前記第３温度および前記第４温度の少なくとも１つの温度は、６８０℃以上９００℃未満である、
（２４）に記載の半導体基板の製造方法。
（２６）
前記第３温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールする、
（２４）または（２５）に記載の半導体基板の製造方法。
（２７）
前記第４温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールする、
（２４）から（２６）までの何れか一項に記載の半導体基板の製造方法。
（２８）
前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させる、
（２４）から（２７）までの何れか一項に記載の半導体基板の製造方法。
（２９）
前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させる、
（２４）から（２８）までの何れか一項に記載の半導体基板の製造方法。
（３０）
前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させる、
（２４）から（２９）までの何れか一項に記載の半導体基板の製造方法。
（３１）
前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させる、
（２４）から（３０）までの何れか一項に記載の半導体基板の製造方法。
（３２）
前記ＧａＡｓ層をエピタキシャル成長させる段階は、前記ＧａＡｓ層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させる、
（２４）から（３１）までの何れか一項に記載の半導体基板の製造方法。
【図面の簡単な説明】
【０１１４】
【図１】本実施形態の半導体基板１０１の断面例を、素子形成領域に形成されるＨＢＴと共に示す。
【図２】半導体基板１０１の製造過程における断面例を示す。
【図３】半導体基板１０１の製造過程における断面例を示す。
【図４】半導体基板１０１の製造過程における断面例を示す。
【図５】半導体基板１０１の製造過程における断面例を示す。
【図６】半導体基板１０１の製造過程における断面例を示す。
【図７】アニール処理をしていないＧｅ層１２０の断面形状を示す。
【図８】７００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。
【図９】８００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。
【図１０】８５０℃でアニール処理をしたＧｅ層１２０の断面形状を示す。
【図１１】９００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。
【図１２】実施例１におけるＧａＡｓ層１２４の膜厚の平均値を示す。
【図１３】実施例１におけるＧａＡｓ層１２４の膜厚の変動係数を示す。
【図１４】実施例２におけるＧａＡｓ層１２４の膜厚の平均値を示す。
【図１５】実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図１６】実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図１７】実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図１８】実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図１９】実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２０】実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２１】実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２２】実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２３】実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２４】実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２５】実施例４におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２６】実施例４におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２７】実施例４におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。
【図２８】実施例５における半導体基板の電子顕微鏡写真を示す。
【図２９】実施例６におけるＨＢＴ素子のレーザー顕微鏡像を示す。
【図３０】実施例７における電子素子のレーザー顕微鏡像を示す。
【図３１】ＨＢＴ素子の電気特性と、開口領域の面積との関係を示す。
【符号の説明】
【０１１５】
１０１  半導体基板
１０２  Ｓｉウェハ
１０４  絶縁層
１０８  コレクタ電極
１１０  エミッタ電極
１１２  ベース電極
１２０  Ｇｅ層
１２４  ＧａＡｓ層
１３０  酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図３１】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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