(57)【要約】【課題】保護機能を有し、小型化が容易なパワートランジスタドライブ回路を提供する。【解決手段】パワートランジスタの制御信号を出力する出力端子と、前記パワートランジスタの異常信号が入力される異常検出端子と、外部抵抗に流れる電流を電圧に変換するＩＶ変換回路と、ＡＤ変換回路と、ディジタル信号が保持される記憶回路と、前記記憶回路を用いて選択されるシャットダウン抵抗を少なくとも２つ含むソフトシャットダウン回路と、を備え、前記パワートランジスタのオフ状態において第１のシャットダウン抵抗が選択され、入力された前記異常信号により前記異常検出端子が低レベルに転じ、前記パワートランジスタをオフに切り替える前記制御信号が出力されると共に前記パワートランジスタのソフトシャットダウンが実行されることを特徴とするパワートランジスタドライブ回路が提供される。【選択図】図２
2009081777.tif 000002
【特許請求の範囲】
【請求項１】
入力信号にもとづきパワートランジスタをオンまたはオフに切り替える制御信号を出力する出力端子と、
前記パワートランジスタのオン状態において発生した異常信号が入力される異常検出端子と、
前記異常検出端子と接地との間に設けられた外部抵抗に流れる電流を電圧に変換するＩＶ変換回路と、
変換された前記電圧をランク分けしディジタル信号に変換するＡＤ変換回路と、
前記ディジタル信号が入力された状態でトリガー信号が入力されると前記ディジタル信号が保持される記憶回路と、
前記記憶回路を用いて選択されるシャットダウン抵抗を少なくとも２つ含むソフトシャットダウン回路と、
を備え、
前記パワートランジスタのオフ状態において、前記外部抵抗に流れる電流を検出し、前記記憶回路に前記ディジタル信号を入力することにより第１のシャットダウン抵抗が選択され、
入力された前記異常信号により前記異常検出端子が低レベルに転じ、前記パワートランジスタをオフに切り替える前記制御信号が出力されると共に保持された前記ディジタル信号により選択が維持された前記第１のシャットダウン抵抗が前記出力端子と前記接地との間に電気的に接続され、前記パワートランジスタのソフトシャットダウンが実行されることを特徴とするパワートランジスタドライブ回路。
【請求項２】
前記第１のシャットダウン抵抗は、前記記憶回路の出力にもとづきトランジスタを介して前記接地と接続されるか、または前記記憶回路の出力にもとづき前記トランジスタを介して前記出力端子と接続されることを特徴とする請求項１記載のパワートランジスタドライブ回路。
【請求項３】
前記ＡＤ変換回路は、ディジタル信号のビット数を変換するエンコーダをさらに含むことを特徴とする請求項１または２に記載のパワートランジスタドライブ回路。
【請求項４】
前記トリガー信号は、電源電圧が動作保証範囲に到達した時に生じることを特徴とした請求項１〜３のいずれか１つに記載のパワートランジスタドライブ回路。
【請求項５】
電気的に絶縁され、光または電磁気を用いた結合手段をさらに備え、
前記結合手段の出力信号が前記入力信号となることを特徴とする請求項１〜４のいずれか１つに記載のパワートランジスタドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワートランジスタドライブ回路に関する。
【背景技術】
【０００２】
ＩＧＢＴなどのパワートランジスタをスイッチング動作させると、モータの各相のコイルへの電流供給を制御することができる。負荷の短絡のような異常事態が生じた場合パワートランジスタを急激にターンオフさせると、負荷となるパワートランジスタが破壊しやすくなる。
【０００３】
パワートランジスタの破壊を抑制するには、ソフトシャットダウンによる保護機能を有するドライブ回路を用いるとよい。例えば、異常を検出するとドライブ回路の出力段を構成する２つのＭＯＳＦＥＴをオフとし出力端子をフローティングとする。出力端子に蓄積されていたチャージをソフトシャットダウン回路を介して徐々に引き抜くことによりＩＧＢＴの破壊を抑制することが容易となる。但し、ソフトシャットダウン機能を外付け回路で構成すると形状が大型となる。
【０００４】
ＩＣ化による小型化が容易で、保護機能付きスイッチング回路および保護回路に関する技術開示例がある（特許文献１）。この開示例ではＩＧＢＴが飽和状態から脱したときに、ＩＧＢＴスイッチを緩やかにシャットダウンされるソフトシャットダウン回路が提供される。しかしながら、ドライブ回路の小型化には十分とは言えない。
【特許文献１】特開２００６−２９５３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ソフトシャットダウン保護機能を有し、小型化が容易なパワートランジスタドライブ回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、入力信号にもとづきパワートランジスタをオンまたはオフに切り替える制御信号を出力する出力端子と、前記パワートランジスタのオン状態において発生した異常信号が入力される異常検出端子と、前記異常検出端子と接地との間に設けられた外部抵抗に流れる電流を電圧に変換するＩＶ変換回路と、変換された前記電圧をランク分けしディジタル信号に変換するＡＤ変換回路と、前記ディジタル信号が入力された状態でトリガー信号が入力されると前記ディジタル信号が保持される記憶回路と、前記記憶回路を用いて選択されるシャットダウン抵抗を少なくとも２つ含むソフトシャットダウン回路と、を備え、前記パワートランジスタのオフ状態において、前記外部抵抗に流れる電流を検出し、前記記憶回路に前記ディジタル信号を入力することにより第１のシャットダウン抵抗が選択され、入力された前記異常信号により前記異常検出端子が低レベルに転じ、前記パワートランジスタをオフに切り替える前記制御信号が出力されると共に保持された前記ディジタル信号により選択が維持された前記第１のシャットダウン抵抗が前記出力端子と前記接地との間に電気的に接続され、前記パワートランジスタのソフトシャットダウンが実行されることを特徴とするパワートランジスタドライブ回路が提供される。
【発明の効果】
【０００７】
ソフトシャットダウン保護機能を有し、小型化が容易なパワートランジスタドライブ回路が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の実施形態にかかるパワートランジスタドライブ回路の回路図である。パワートランジスタドライブ回路１０は、ＩＶ変換回路３０、ＡＤ変換回路３２、モニタ回路３３、記憶回路３４、スイッチング回路３５、ソフトシャットダウン回路３６、出力段トランジスタＱ１、Ｑ２、並びにＱ１およびＱ２をドライブするドライバ３８を含む。また、パワートランジスタドライブ回路１０は、入力（Ｖｉｎ）端子１２、電源（Ｖｃｃ）端子１４，出力（Ｖｏ）端子１６、接地（ＧＮＤ）端子１８、並びに異常検出端子２０を含む。
【０００９】
負荷であるパワートランジスタＱ４をＩＧＢＴ、及びＭＯＳＦＥＴなどとすると、その制御電極ＧにはＶｏ端子１６を介して制御電圧が印加される。また、ＩＧＢＴのオン状態において過大電流が検出されるとリセットセットフリップフロップ（ＲＳ−ＦＦ）へ異常信号が入力され、その出力がダイオードＤ５を介して異常検出端子２０へ伝達される。また、Ｖｉｎ端子１２にはパワートランジスタＱ４をオン、オフに切り替える制御信号が入力される。
【００１０】
パワートランジスタドライブ回路１０は、その前段に光やコイルからの電磁気による結合手段５０を備えていてもよい。このようにすると、電気的に絶縁された状態で信号が伝達されるので電子機器の安定動作が容易となる。図１では、発光部５２と、受光部５４と、を備えた光による結合手段５０とする。光による結合手段５０を備えたパワートランジスタドライブ回路１０は、例えば表面実装型パッケージに実装され、光結合装置と呼ぶことができる。この場合、パワートランジスタドライブ回路１０と受光部５４とを１チップ化すると、小型化が容易となる。
【００１１】
つぎに、パワートランジスタドライブ回路１０を構成するブロック及びそれぞれの動作について説明する。Ｖｉｎ端子１２を介して受光部５４からのＨｉｇｈレベル（Ｈレベル）信号またはＬｏｗレベル（Ｌレベル）信号がドライバ３８へ入力される。ドライバ３８へは異常検出端子２０からの信号がさらに入力され、出力が出力段ＭＯＳＦＥＴ（Ｑ１、Ｑ２）のゲートへそれぞれ接続される。Ｑ１のソースとＱ２のドレインとの接続点はＶｏ端子１６である。Ｑ１のドレインはＶｃｃ端子１４へ、Ｑ２のソースはＧＮＤ端子１８へそれぞれ接続される。
【００１２】
本実施形態において、シャットダウン抵抗を例えば３つ設けてあり、使用するＩＧＢＴ（Ｑ４）などによりいずれかを選択可能とする。この３つのシャットダウン抵抗に対応して、ＩＶ変換回路３０、ＡＤ変換回路３２、記憶回路３４、並びにソフトシャットダウン回路３６、などが並列に設けられた構成とする。
【００１３】
図１は、発光部５２に信号が入力されず、ドライバ３８からＱ１への制御信号はＬレベルでありＱ１がオフの状態を表す。また、Ｑ２への制御信号はＨレベルでありＱ２がオンであり、Ｖｏ端子１６はＬレベルとなっているとする。すなわち、制御信号はＬレベルであるのでＩＧＢＴ（Ｑ４）はオフである。
【００１４】
ＩＶ変換回路３０は、カレントミラーＣＭ、抵抗Ｒ３、Ｒ４を含む。カレントミラーＣＭ及び外部抵抗Ｒ２には内部電圧Ｖ１が供給されており、異常検出端子２０はＨレベルである。
【００１５】
ＡＤ変換回路３２は、アナログ電圧を比較電圧と比較してランク分けしディジタル信号電圧を出力するＡＤコンバータＡ１、Ａ２と、比較電圧を生成する抵抗Ｒ５、Ｒ６、Ｒ７と、必要があれば３ビットに変換するエンコーダ（Encorder)と、を含む。外部抵抗Ｒ２に流れる電流Ｊ１はカレントミラーＣＭと抵抗Ｒ４とにより電圧に変換され、ＡＤコンバータＡ１、Ａ２の正の入力端子へ入力される。また内部電圧Ｖ１は、例えば５〜６Ｖであり、抵抗Ｒ５、Ｒ６、Ｒ７で分割され、Ｒ５とＲ６との接続点Ｐ１と、Ｒ６とＲ７との接続点Ｐ２と、の電圧がＡＤコンバータＡ１、Ａ２の負の入力端子へそれぞれ入力される。
【００１６】
抵抗Ｒ４による電圧とＰ１の電圧とがＡＤコンバータＡ１へ入力され、抵抗Ｒ４による電圧とＰ２の電圧とがＡＤコンバータＡ２へ入力され、Ａ１及びＡ２において電圧をそれぞれ比較することによりシャットダウン抵抗がＲ１Ａ，Ｒ１Ｂ，Ｒ１Ｃのグループから１つ選択される。図１では、Ａ１の出力がＬレベル、Ａ２の出力がＨレベルである。すなわち、外部抵抗Ｒ２の値を変えることによりシャットダウン抵抗を選択でき、ソフトシャットダウンの調整ができる。このように異常検出端子２０は、異常検出の他にソフトシャットダウン調整機能を有している。
【００１７】
モニタ回路３３は、異常検出端子２０からの信号をソフトシャットダウン回路３６に伝達するが、図１ではモニタ回路３３への入力信号はＨレベルである。なお、ＲＳ−ＦＦの出力（Ｑ−）はＨレベルであり、ダイオードＤ５があるためにＲＳ−ＦＦからの電流が外部抵抗Ｒ２に流れ込むことはない。
【００１８】
記憶回路３４は３つのディレイフリップフロップ（Ｄ−ＦＦ）Ｄ１、Ｄ２、Ｄ３からなる。入力Ｄの値は、第１のトリガー（またはクロック）信号がＤ−ＦＦのＣＰ端子に入力された時に出力Ｑとなり、第２のトリガー信号がＣＰ端子に入力されるまで入力Ｄの値が出力Ｑに保持される。このため、第１のトリガー信号と第２のトリガー信号との間において、Ｄ１は「１」、Ｄ２は「０」、Ｄ３は「０」の出力Ｑがそれぞれ保持される。図１の実施形態では記憶すべき値は２ビットなのでＤ−ＦＦは２つでもよいが、３つのシャットダウン抵抗があるので３つのＤ−ＦＦを設けると構成がより簡素にできる。
【００１９】
スイッチング回路３５は、ＭＯＳＦＥＴ（Ｓ１、Ｓ２、Ｓ３）、インバータ（ＩＮ３、ＩＮ４、ＩＮ５）を含む。Ｄ−ＦＦの出力Ｑとモニタ回路３３の出力とから接続すべきシャットダウン抵抗へのスイッチングがなされる。
【００２０】
ソフトシャットダウン回路３６は、ＭＯＳＦＥＴなどからなるソフトシャットダウントランジスタＱ３Ａ、Ｑ３Ｂ、Ｑ３Ｃ、シャットダウン抵抗（Ｒ１Ａ、Ｒ１Ｂ、Ｒ１Ｃ）を含む。スイッチング回路３５からの出力により、Ｑ３Ａ、Ｑ３Ｂ、Ｑ３Ｃのいずれかがオンとなりソフトシャットダウンが行われる。
【００２１】
図２は、異常検出による動作を説明する回路図である。Ｖｏ端子１６をＨレベルとしたＩＧＢＴ（Ｑ４）のオン状態において、ＩＧＢＴ（Ｑ４）が短絡のような異常を生じた場合異常検出がなされ、ＲＳ−ＦＦの入力ＳはＨレベルとなる。出力（Ｑ−）はＬレベルとなり、ダイオードＤ５により異常検出端子２０はＨレベルからＬレベルに転じる。この遷移はドライバ３８に伝達され、ＨレベルであったＱ１への制御信号をＬレベルに変化させ、Ｑ１をターンオフさせる。Ｑ２はオフであったので、Ｖｏ端子１６はフローティング状態となる。
【００２２】
異常検出端子２０がＨレベルからＬレベルに遷移することにより、インバータＩＮ１、ＩＮ２を介してＭＯＳＦＥＴ（Ｓ１、Ｓ２、Ｓ３）のソースをＬレベルとする。オンであるＳ３を介してインバータＩＮ５の出力のみがＨレベルに転じソフトシャットダウントランジスタＱ３Ｃをオンとし、シャットダウン抵抗Ｒ１ＣがＶｏ端子１６とＧＮＤ端子１８との間に接続された状態となる。このために、ＩＧＢＴ（Ｑ４）のゲートに蓄積されたチャージは、徐々に引き抜かれソフトシャットダウンが可能となる。このようにして急激なターンオフを抑制し、ＩＧＢＴ（Ｑ４）の破壊が抑制できる。
【００２３】
なお、Ｌレベルとなった異常検出端子２０の電圧は、ダイオードＤ５の順方向電圧程度に低下し、カレントミラーＣＭを流れる電流Ｊ１’は異常検出端子２０がＨレベルの場合の電流Ｊ１よりも増大し、外部抵抗Ｒ２及びＬレベルとなったＲＳ−ＦＦの（Ｑ−）端子を介して接地に流れ込む。ＩＶ変換回路３０、ＡＤ変換回路３２を介して異常検出端子２０の電圧変化が伝達され、Ａ１の出力がＨレベルとなる。このためにＤ１の入力Ｄが「１」から「０」に、Ｄ２の入力Ｄが「０」から「１」に変化する。しかし、第２のトリガー信号がＤ−ＦＦに入力されないので、記憶回路３４であるＤ−ＦＦの出力Ｑが保持され、ＭＯＳＦＥＴ（Ｓ１、Ｓ２、Ｓ３）のオン、オフ状態を変化させることはなく、シャットダウン抵抗Ｒ１Ｃの選択が変更されることなく維持されソフトシャットダウンが続行される。
【００２４】
本図において、Ｄ−ＦＦのＣＰ端子へ入力されるトリガー信号をＵＶＬＯ（Undervoltage  Lockout) 出力を用いている。Ｖｃｃが動作保証範囲よりも低い場合、Ｖｏ端子１６を強制的にＬにする機能をＵＶＬＯと言う。例えば、システム動作開始時においてＶｃｃが動作保証範囲である１０Ｖ近傍に到達するとトリガー信号を発生させＤ−ＦＦのＣＰ端子への入力信号として使用できる。なお、カレントミラーＣＭ及び抵抗Ｒ５、Ｒ６、Ｒ７には動作保証範囲よりも低いＶ１（例えば５〜６Ｖ）を印加しておけば、トリガー信号がＣＰ端子に入力される状態では入力ＤがＤ−ＦＦに入力されている。
【００２５】
図３は、比較例にかかるパワートランジスタドライブ回路図である。本比較例は光結合手段を備えたパワートランジスタドライブ回路であり、光結合装置１１０と言うこともできる。発光部１５２が駆動され、受光部１５４からの出力信号により、ドライバ１３８がＭＯＳＦＥＴ（Ｑ１１、Ｑ１２）を制御できる。例えば、発光部１５２が発光するとドライバ１３８がＱ１１をオン、Ｑ１２をオフとし、Ｖｏ端子１１６をＨレベルとし、ＩＧＢＴ（Ｑ１４）をオンとする。
【００２６】
ドレインと負荷１４４との間に接続されたダイオードＤ１０はコンパレータ１４２の正の入力端子に接続されている。コンパレータ１４２の負の入力端子には基準電圧Ｖｒｅｆが入力され、ＩＧＢＴ（Ｑ１４）の短絡などの異常を検出すると、ＲＳ−ＦＦにはＨレベルである入力Ｓが入力される。ＲＳ−ＦＦはＬレベルである出力（Ｑ−）をインバータＩＮ１１へ伝達し、Ｑ１１をターンオフするのでＶｏ端子１１６はフローティング状態となる。他方、ＲＳ−ＦＦはＨレベルである出力Ｑにより外付けトランジスタＱ１３をオンに転じ、シャットダウン抵抗Ｒ１１を介してＩＧＢＴ（Ｑ１４）のゲートに蓄積されたチャージを徐々に引き抜き、ＩＧＢＴ（Ｑ１４）の破壊を抑制する。なお、マイコン１５６にはＲＳ−ＦＦの出力ＱからのＦＡＵＬＴ信号が入力され、マイコン１５６からのＲＥＳＥＴ出力はＲＳ−ＦＦへの入力Ｒとなる。
【００２７】
このようなソフトシャットダウン用のＱ１３を、例えば外付けＭＯＳＦＥＴとすると光結合装置１１０の外形寸法に近い大きさとなり、実装基板が大型となり、ゲート駆動ラインが長くなる。ＩＧＢＴ（Ｑ１４）が並列に複数配置される場合、ゲート駆動ラインが長いと動作がアンバランスとなりやすく、特性の低下や破壊を生じる問題がある。
【００２８】
また、システム上、使用するＩＧＢＴによりＲ１１の抵抗値を変えて、ソフトシャットダウン波形を調整可能とすることが要求される。破線で表すＱ１３ａのように光結合装置１１０内にＭＯＳＦＥＴを内蔵すれば小型化が容易となるが、シャットダウン抵抗Ｒ１１を外付けするために破線のようなシャットダウン端子１２２を光結合装置１１０に新たに設ける必要が生じ、小型化に限界がある。
【００２９】
これに対して本実施形態では、ソフトシャットダウントランジスタＱ３Ａ、Ｑ３Ｂ、Ｑ３Ｃをパワートランジスタドライブ回路１０内に１チップ化し小型化を容易にすると共に、ゲート駆動ラインを短くしアンバランス動作を抑制できる。また、シャットダウン抵抗Ｒ１Ａ、Ｒ１Ｂ、Ｒ１Ｃの抵抗値を使用状態に対応して選択できる。例えば、抵抗値として、８０：１００：１２０などの比率とすると幾種類かのＩＧＢＴに対して、ソフトシャットダウン保護機能を有する共通のパワートランジスタドライブ回路とでき好ましい。なお、シャットダウン抵抗数は３つと限定されることはなく、少なくとも２つを備えていれば許容される形状寸法とシステム要求とを考慮して適正に設定することができる。さらに、パワートランジスタドライブ回路の部品点数が削減でき、実装が簡素にできる。
【００３０】
図４は、Ｄ−ＦＦのＣＰ端子へ伝達されるトリガー信号を生成する変形例を表す回路図である。例えば発光部５２からの信号を受ける受光部５４の出力信号とＵＶＬＯの出力とをＮＡＮＤ回路へ入力し、インバータＩＮ６を介してトリガー信号がＣＰ端子へ入力されている。この変形例は、例えばシステムが高温になる場合にＩＧＢＴ破壊を抑制するのが容易となる。
【００３１】
以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら本発明はこれら実施形態に限定されることはない。パワートランジスタドライブ回路を構成するソフトシャットダウン回路、記憶回路、ＡＤ変換回路、ＩＶ変換回路、モニタ回路、スイッチング回路、ドライバ、出力段トランジスタ、結合手段の配置、接続などに関して当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。
【図面の簡単な説明】
【００３２】
【図１】実施形態にかかるパワートランジスタドライブ回路の回路図
【図２】異常検出による動作を説明する回路図
【図３】比較例にかかるパワートランジスタドライブ回路の回路図
【図４】トリガー信号を生成する変形例を表す回路図
【符号の説明】
【００３３】
１０  パワートランジスタドライブ回路、１６  Ｖｏ端子、２０  異常検出端子、３０  ＩＶ変換回路、３２  ＡＤ変換回路、３４  記憶回路、３６  ソフトシャットダウン回路、５０  結合手段、Ｒ１Ａ、Ｒ１Ｂ、Ｒ１Ｃ  シャットダウン抵抗、Ｑ３Ａ、Ｑ３Ｂ、Ｑ３Ｃ  ソフトシャットダウントランジスタ、Ｄ１、Ｄ２、Ｄ３  ディレイフリップフロップ、Ｒ２  外部抵抗、Ｑ４  パワートランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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