(57)【要約】【課題】  自己診断のトータル時間を短くすることができる半導体試験装置を提供する。【解決手段】      被試験対象をテストする間に複数の装置に対して自己診断を行うＴＳＣを備え、前記装置の故障を検出する半導体試験装置において、前記ＴＳＣは、複数の前記装置に対して校正を行う校正実行手段と、この校正実行手段で校正された複数の前記装置に対して診断を行う診断実行手段と、前記校正実行手段と前記診断実行手段を制御する制御部と、複数の前記装置のそれぞれに設けられ、前記ＴＳＣと接続される複数のＢＵＳＹラインとを備える。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
被試験対象をテストする間に複数の装置に対して自己診断を行うＴＳＣを備え、前記装置の故障を検出する半導体試験装置において、
前記ＴＳＣは、
複数の前記装置に対して校正を行う校正実行手段と、
この校正実行手段で校正された複数の前記装置に対して診断を行う診断実行手段と、
前記校正実行手段と前記診断実行手段を制御する制御部と、
複数の前記装置のそれぞれに設けられ、前記ＴＳＣと接続される複数のＢＵＳＹラインと
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記校正実行手段は、複数の前記装置のそれぞれに対して並列に校正を実行し、前記診断実行手段は、複数の前記装置のうち校正が終了したものから順番に診断を実行することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記ＴＳＣと複数の前記装置を接続する全体ＢＵＳＹラインを備え、
前記制御部は、校正の開始または終了、ならびに診断の開始または終了を、前記全体ＢＵＳＹラインを介して行うことを特徴とする請求項１又は２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己診断機能を備えた半導体試験装置に関し、特に、自己診断のトータル時間を短くすることができる半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置は、被試験対象（以下ＤＵＴともいう）であるＩＣ、ＬＳＩ等に試験信号を与えることにより得られるＤＵＴの出力に基づき、ＤＵＴの良否の判定を行なうものである。
【０００３】
ところで、このような半導体試験装置には、各ユニットが仕様の範囲内で動作するか否かを試験・判定するための自己診断機能が備わっている。すなわち、半導体試験装置は、定期的に、自己診断（校正および診断）を実行することで、校正トレーサビリティを確保し、精度保証された状態で測定を行うと共に、システムの異常箇所をいち早く検出することができるように校正されている。このような自己診断機能を備えた半導体試験装置の先行技術文献としては次のようなものがある。
【０００４】
【特許文献１】特開２００７―３３０７２号公報
【０００５】
以下、従来の半導体試験装置を説明する。図６は、従来技術によるWafer Test（ウエハーテスト）間に実施される校正および診断のタイムチャートである。図６のように、Wafer Test間に、校正と診断を実行する事象が発生した場合、まず、校正のみを実行し、次に、診断を実行する。すなわち、校正と診断は、Wafer Test間という短時間のうちに効率良く実行する必要がある。
【０００６】
図７は、従来技術によるWafer Test間に実施される校正のタイムチャートである。図７では、まずＡ校正が行なわれ、続いてＢ校正が行なわれ、以下Ｃ校正、Ｄ校正の順に続いている。つまり、各校正の実行タイミングは、互いに重なることがなく、分離された処理が次々と行われる。そのため、Ａ校正を実行している間、Ｂ校正〜Ｄ校正は行なわれず、後述するＢカード２０〜Ｄカード４０は、動作しない空き時間となる。
【０００７】
図８は、従来技術による半導体試験装置の構成図である。テスタコントローラ（以下、「ＴＳＣ」）１は校正・診断の実行制御を行うものであり、図示しないＣＰＵ、ＲＡＭ、ＲＯＭの他、校正実行手段２と診断実行手段３を備える。
【０００８】
校正実行手段２は、後述する各カード（符号１０〜符号４０）に対してWafer Testの間に校正を実行する。診断実行手段３は校正が終わった各カードに対して診断を実行する。
【０００９】
ＢＵＳＹライン３１２〜ＢＵＳＹライン３１５は、テストプログラムの実行やテストデータの伝送を行なうものであるが、これらのＢＵＳＹラインを利用して自己診断による校正と診断も行なわれる。また、ＢＵＳＹライン３１２〜ＢＵＳＹライン３１５は、ＢＵＳＹライン３１１を共有する。
【００１０】
すなわち、ＴＳＣ１の校正実行手段２が、例えばＢカード２０にコマンドを送ると、Ｂカード２０がＴＳＣ１の制御部で４制御され、その間は、他のカード（例えばＤカード４０）がＢＵＳＹライン３１１を利用することができず、ＴＳＣ１は複数のカードの制御を同時に行うことができなくなる。
【００１１】
図９は、従来のＢＵＳＹラインを使用したプロセスのタイムチャートである。各カード（符号１０〜４０）を制御する場合、プロセスＡ４１１〜プロセスＤ４１４は順番に実行される。
【００１２】
このように、従来の半導体試験装置は、複数のカードでＢＵＳＹライン３１１を共有していた。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、図８のようにＢＵＳＹラインを複数のカードで共有すると、それだけパターンを引き回す量を軽減することができるというメリットがある。
【００１４】
しかし、校正と診断を、Wafer Test間という限られた時間の中で行う必要があるため効率の良い自己診断が従来から要求されている。また、図８のようにＢＵＳＹラインを共有すると、ＴＳＣ１は複数のカード（符号１０〜符号４０）の制御を同時に行うことができないため、一つの校正が実行されている間、他のカードは動作しない空き時間となり、トータルの処理時間が長くなるという問題がある。
【００１５】
本発明は、これらの問題点に鑑みてなされたものであり、自己診断のトータル時間を短くすることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
このような課題を達成するために請求項１記載の発明は、
被試験対象をテストする間に複数の装置に対して自己診断を行うＴＳＣを備え、前記装置の故障を検出する半導体試験装置において、
前記ＴＳＣは、
複数の前記装置に対して校正を行う校正実行手段と、
この校正実行手段で校正された複数の前記装置に対して診断を行う診断実行手段と、
前記校正実行手段と前記診断実行手段を制御する制御部と、
複数の前記装置のそれぞれに設けられ、前記ＴＳＣと接続される複数のＢＵＳＹラインと
を備える。
【００１７】
また、請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記校正実行手段は、複数の前記装置のそれぞれに対して並列に校正を実行し、前記診断実行手段は、複数の前記装置のうち校正が終了したものから順番に診断を実行する。
【００１８】
さらに、請求項３記載の発明は、請求項１又は２記載の半導体試験装置において、
前記ＴＳＣと複数の前記装置を接続する全体ＢＵＳＹラインを備え、
前記制御部は、校正の開始または終了、ならびに診断の開始または終了を、前記全体ＢＵＳＹラインを介して行う。
【００１９】
本発明では、次のような効果がある。ＢＵＳＹラインをカード毎に実装したので、自己診断のトータル時間を短くすることができる半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明のデータ伝送装置を説明する。図１は、本発明による半導体試験装置の構成図であるが、図８と同様の構成については同一の符号を付して説明を省略する。ＢＵＳＹライン５１２はカードＡ１１とＴＳＣ１を接続する。同様にして、ＢＵＳＹライン５１３〜５１５は、それぞれＢカード２１、Ｃカード３１、Ｄカード４１とＴＳＣ１を接続する。なお、Ａカード１１〜Ｄカード４１に共通して全体ＢＵＳＹライン５１１を設けても差し支えない。
【００２１】
次に、図１の動作について図面を参照して説明する。図２は、複数のＢＵＳＹラインを使用した並列プロセスのタイムチャートである。図２のプロセスＡ〜Ｄは、各カードのＢＵＳＹライン５１２、５１３、５１４、５１５を使用することで、次のように並列処理を行う。
【００２２】
すなわち、ＴＳＣ１の制御部４は、ＢＵＳＹライン５１２でプロセスＡの実行状態(開始および終了)を監視し、ＢＵＳＹライン５１３でプロセスＢの実行状態を監視し、ＢＵＳＹライン５１４でプロセスＣの実行状態を監視し、ＢＵＳＹライン５１５でプロセスＤの実行状態を監視する。
【００２３】
なお、ＴＳＣ１は制御部４の命令により、実行開始の際は、全体ＢＵＳＹライン５１１を用いて、Ａカード１１〜Ｄカード４１のそれぞれに対して校正、または診断を開始する旨の信号を出力しても良く、さらに、校正または診断の終了後は、再び全体ＢＵＳＹライン５１１を用いて校正が終了した旨の信号を当該カードからＴＳＣ１に向けて出力しても良い。
【００２４】
また、ＴＳＣ１の制御部４は、全体ＢＵＳＹライン５１１を使用せずにＴＳＣ１の図示しないメモリを利用して、カードごとに校正および診断を行う旨のフラグを立てることにより、自己診断を行なっているカードを管理しても良い。この場合には、全体ＢＵＳＹラインは特に必要ない。
【００２５】
ＴＳＣ１は、これらのプロセス終了後、各カード（符号１１、２１、３１、４１）は連続して、以下に示す別のプロセスを実行することができる。すなわち、ＴＳＣ１は、カードＡ１１に関してはプロセスＡの終了後、プロセスＡ´６１１を続けて行い、カードＢ２１に関してはプロセスＢの終了後、プロセスＢ´６１２を続けて行い、カードＣ３１に関してはプロセスＣの終了後、プロセスＡ´６１３を続けて行い、カードＤ４１に関してはプロセスＤの終了後、プロセスＤ´６１４を続けて行う。
【００２６】
このように、ＢＵＳＹラインをパラレルに設けることにより各プロセスを並列に行うことができる。以下、上述した並列プロセスを利用することにより校正と診断についても並列に行うことができることを説明する。
【００２７】
図３は、並列処理で行なわれる校正のタイムチャートである。各カードに対応する校正(７１１〜７１４)を、並列に行うことで、従来は空き時間となっていた時間を削減することができ、その結果校正のトータル実行時間を短縮することができる。
【００２８】
図４は、先行して行なわれる診断処理のタイムチャートである。校正実行手段２によって、校正を並列に処理した結果、各カード（符号１１、２１、３１、４１）の校正の終了時間はそれぞれ異なる。そして、各カードに対して、校正が終了した時点で、たとえ全てのカードについての校正が終わらない段階であっても、診断実行手段３が診断(８１１〜８１４)を実行することで、校正・診断のトータル実行時間を短縮できる。図４ではＣ校正が最初に終了しているので、Ｃ診断８１３が最初に開始されている。
【００２９】
図５は、従来技術と本発明の校正診断実行タイムチャートを比較した図面である。Wafer Test間において、校正を並列に実行し、さらに各カードの校正終了後に続けて診断を実行することにより、校正・診断のトータル実行時間を短縮することができる。
【００３０】
このように、並列プロセスを利用することにより、自己診断の校正と診断についても並列に行うことができ、自己診断に要するトータル時間を短縮することができる。
【００３１】
なお、本発明では半導体試験装置を例に示したが、必ずしもこれに限られず、校正と診断のように一連のプロセスが必要な試験装置であれば本発明を応用することができる。
【００３２】
また、ＴＳＣ１で各カードに対して共通するリソースを使用する場合には、本発明のように並列処理としても必ずしも所望の効果が得られるとは限らない。しかし、仮にそのような場合であっても、共通するリソースが用いられる時間が短ければ、本発明とほぼ同様な効果を得ることができ、いずれにしても校正・診断のトータル実行時間を短縮することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明による半導体試験装置の構成図である。
【図２】複数のＢＵＳＹラインを使用した並列プロセスのタイムチャートである。
【図３】並列処理で行なわれる校正のタイムチャートである。
【図４】先行して行なわれる診断処理のタイムチャートである。
【図５】従来技術と本発明の校正診断実行タイムチャートを比較した図面である。
【図６】従来技術によるWafer Test間に実施される校正および診断のタイムチャートである。
【図７】従来技術によるWafer Test間に実施される校正のタイムチャートである。
【図８】従来技術による半導体試験装置の構成図である。
【図９】従来のＢＵＳＹラインを使用したプロセスのタイムチャートである。
【符号の説明】
【００３４】
１        ＴＳＣ
２        校正実行手段
３        診断実行手段
１１      Ａカード
２１      Ｂカード
３１      Ｃカード
４１      Ｄカード
５１１    全体ＢＵＳＹライン
５１２    ＢＵＳＹライン
５１３    ＢＵＳＹライン
５１４    ＢＵＳＹライン
５１５    ＢＵＳＹライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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