(57)【要約】【課題】短チャネル特性の劣化無しに十分なゲートオーバーラップを確保し、かつ電気抵抗の低いＳ／Ｄ−Ｅｘｔ．層を有する半導体装置およびその製造方法を得ることを目的とする。【解決手段】半導体基板の浅い表層であって、ゲート電極４の下部の両端部から内方にかけて一部の領域に一対の第１の拡散層５ａが形成されている。また、半導体基板の第１の拡散層５ａよりも深い表層であって、第１の拡散層５ａと外方で隣り合うサイドウォール７の下部の領域に一対の第２の拡散層５ｂが形成されている。また、半導体基板の第２の拡散層５ｂよりも深い表層であって、第２の拡散層５ｂと外方で隣り合う領域に一対の第３の拡散層６が形成されている。【選択図】図１
2009278041.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された一対のサイドウォールと、
前記半導体基板の浅い表層であって、前記ゲート電極の下部の両端部から内方にかけて一部の領域に形成された一対の第１の拡散層と、
前記半導体基板の前記第１の拡散層よりも深い表層であって、前記第１の拡散層と外方で隣り合う前記サイドウォールの下部の領域に形成された前記第１の拡散層と同一導電型の一対の第２の拡散層と、
前記半導体基板の前記第２の拡散層よりも深い表層であって、前記第２の拡散層と外方で隣り合う領域に形成された前記第１の拡散層と同一導電型の一対の第３の拡散層と、を備える半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された一対のサイドウォールと、
前記半導体基板の浅い表層であって、前記ゲート電極の下部の両端部から内方にかけて一部の領域に形成された一対の第１の拡散層と、
前記半導体基板の前記第１の拡散層よりも深い表層であって、前記ゲート電極の下部の両端部から外方にかけて前記第１の拡散層と隣り合う領域に形成された前記第１の拡散層と同一導電型の一対の第２の拡散層と、を備える半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された一対のオフセットスペーサーと、
前記オフセットスペーサーの側壁に形成された一対のサイドウォールと、
前記半導体基板の浅い表層であって、前記オフセットスペーサーの下部から内方にかけて前記ゲート電極の下部の一部の領域に至って形成された一対の第１の拡散層と、
前記半導体基板の前記第１の拡散層よりも深い表層であって、前記第１の拡散層と外方で隣り合う前記サイドウォールの下部の領域に形成された前記第１の拡散層と同一導電型の一対の第２の拡散層と、
前記半導体基板の前記第２の拡散層よりも深い表層であって、前記第２の拡散層と外方で隣り合う領域に形成された前記第１の拡散層と同一導電型の一対の第３の拡散層と、を備える半導体装置。
【請求項４】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極をマスクとして前記半導体基板の浅い表層に第１の不純物を注入する工程と、
（ｅ）前記工程（ｄ）の後、前記半導体基板にアニール処理を行い、前記第１の不純物を拡散する工程と、
（ｆ）前記工程（ｅ）の後、前記ゲート電極をマスクとして前記半導体基板の前記第１の不純物よりも深い表層に前記第１の不純物と同一導電型の第２の不純物を注入する工程と、
（ｇ）前記工程（ｆ）の後、前記ゲート電極およびゲート絶縁膜の側壁にサイドウォールを形成する工程と、
（ｈ）前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板の前記第２の不純物よりも深い表層に前記第１の不純物と同一導電型の第３の不純物を注入する工程と、
（ｉ）前記工程（ｈ）の後、前記半導体基板にアニール処理を行い、前記第１〜３の不純物を活性化する工程と、を備える半導体装置の製造方法。
【請求項５】
前記工程（ｄ）は、前記工程（ｆ）で注入する第２の不純物よりも質量数の大きい分子イオンを注入する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）は、Ｂ18Ｈ22、Ｂ10Ｈ14、Ａｓ2、Ａｓ4のいずれかの分子イオンを注入し、
前記工程（ｆ）は、前記工程（ｄ）よりも質量数の小さいＢ、ＢＦ2、Ａｓ、Ｐのいずれかの分子イオンまたは原子イオンを注入する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｉ）は、前記半導体基板にｍｓｅｃアニール処理を行う、請求項４から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極をマスクとして前記半導体基板の浅い表層に第１の不純物を注入する工程と、
（ｅ）前記工程（ｄ）の後、前記半導体基板にアニール処理を行い、前記第１の不純物を拡散する工程と、
（ｆ）前記工程（ｅ）の後、前記ゲート電極をマスクとして前記半導体基板の前記第１の不純物よりも深い表層に前記第１の不純物と同一導電型の第２の不純物を注入する工程と、
（ｇ）前記工程（ｆ）の後、前記ゲート電極および前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
（ｈ）前記工程（ｇ）の後、前記半導体基板にアニール処理を行い、前記第１，２の不純物を活性化する工程と、を備える半導体装置の製造方法。
【請求項９】
前記工程（ｄ）は、前記工程（ｆ）で注入する第２の不純物よりも質量数の大きい分子イオンを注入する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）は、Ｂ18Ｈ22、Ｂ10Ｈ14、Ａｓ2、Ａｓ4のいずれかの分子イオンを注入する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｈ）は、前記半導体基板にｍｓｅｃアニール処理を行う、請求項８から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極をマスクとして前記半導体基板の浅い表層に第１の不純物を注入する工程と、
（ｅ）前記工程（ｄ）の後、前記半導体基板にアニール処理を行い、前記第１の不純物を拡散する工程と、
（ｆ）前記工程（ｅ）の後、前記ゲート電極および前記ゲート絶縁膜の側壁にオフセットスペーサを形成する工程と、
（ｇ）前記ゲート電極および前記オフセットスペーサをマスクとして前記半導体基板の前記第１の不純物よりも深い表層に前記第１の不純物と同一導電型の第２の不純物を注入する工程と、
（ｈ）前記工程（ｇ）の後、前記オフセットスペーサーの側壁にサイドウォールを形成する工程と、
（ｉ）前記ゲート電極、前記オフセットスペーサおよび前記サイドウォールをマスクとして前記半導体基板の前記第２の不純物よりも深い表層に前記第１の不純物と同一導電型の第３の不純物を注入する工程と、
（ｊ）前記工程（ｉ）の後、前記半導体基板にアニール処理を行い、前記第１〜３の不純物を活性化する工程と、を備える半導体装置の製造方法
【請求項１３】
前記工程（ｄ）は、前記工程（ｇ）で注入する第２の不純物よりも質量数の大きい分子イオンを注入する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）は、Ｂ18Ｈ22、Ｂ10Ｈ14、Ａｓ2、Ａｓ4のいずれかの分子イオンを注入し、
前記工程（ｇ）は、前記工程（ｄ）よりも質量数の小さいＢ、ＢＦ2、Ａｓ、Ｐのいずれかの分子イオンまたは原子イオンを注入する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｊ）は、前記半導体基板にｍｓｅｃアニール処理を行う、請求項１２から１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関し、特にエクステンション構造を有するＭＯＳトランジスタを備えた半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
ＣＰＵ、メモリなどの半導体製品に用いられるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、年々微細化が進んでいる。微細化に伴って、ＭＯＳＦＥＴの構成要素を同様にスケーリングする必要があるが、デザインルールが４５ｎｍ世代以降のＭＯＳＦＥＴでは、後述するようにこれに伴う問題が現れている。
【０００３】
図１０は、従来から知られている典型的なＭＯＳＦＥＴの構成を示した断面図である。図１に示すＭＯＳＦＥＴは、ウェル２２を有するシリコン基板２１と、シリコン基板２１上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたゲート電極２４と、ゲート電極２４の側壁に形成された一対のサイドウォール２７と、シリコン基板２１の表層に形成されたソース・ドレイン・エクステンション層２５（以下、Ｓ／Ｄ−Ｅｘｔ．２５と記載）と、Ｓ／Ｄ−Ｅｘｔ．２５と隣り合う領域に形成されたソース・ドレイン拡散層２６（以下、ｄｅｅｐＳ／Ｄ２６と記載）と、を備えている。
【０００４】
図１０に示すＭＯＳＦＥＴの一般的な製造方法は、シリコン基板２１上にゲート絶縁膜２３を形成する工程と、ゲート絶縁膜２３上にゲート電極２４を形成する工程と、ゲート電極２４をマスクとしてシリコン基板２１の表層にＳ／Ｄ−Ｅｘｔ．２５となる不純物を注入する工程と、ゲート電極２４およびゲート絶縁膜２３の側壁にサイドウォール２７を形成する工程と、ゲート電極２４およびサイドウォール２７をマスクとしてシリコン基板２１の表層にｄｅｅｐＳ／Ｄ２６となる不純物を注入する工程と、シリコン基板２１にアニール処理を行い、不純物を活性化する工程と、を備える。また、シリコン基板２１全面に、上述した製造方法の前にイオン注入法によりウェル注入、チャネル注入が行われ、不純物が全面に添加されている。
【０００５】
以下に、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと記載）を用いて詳細を説明する。ＰＭＯＳの場合、ウェル・チャネル２２はＮ型、ｄｅｅｐＳ／Ｄ２６およびＳ／Ｄ−Ｅｘｔ．２５はＰ型の不純物が添加されている。
【０００６】
ｄｅｅｐＳ／Ｄ２６やＳ／Ｄ−Ｅｘｔ．２５などの拡散層は、上述したようにウエハプロセス中の熱処理、特にｄｅｅｐＳ／Ｄ２６注入後に行う不純物の活性化アニーリングによって熱拡散する。ＭＯＳＦＥＴの動作時に反転層が形成されるゲート絶縁膜２３直下のチャネル領域３０は、Ｎ型の不純物が添加されているが、熱拡散によってＳ／Ｄ−Ｅｘｔ．２５のＰ型不純物がチャネル領域に拡散してくる。
【０００７】
ゲート長３１（チャネル長）が比較的長い場合は、この拡散の影響は小さいが、ゲート長３１が５０ｎｍ以下になる４５ｎｍ世代以降では、この影響は深刻になる。例えば、チャネル領域３０の両側から拡散してきたＳ／Ｄ−Ｅｘｔ．２５が繋がってしまった場合、ＭＯＳＦＥＴはオフしなくなり、トランジスタ動作しなくなる。また、完全に繋がらない場合でも、Ｓ／Ｄ−Ｅｘｔ．２５が拡散した分、実効的なチャネル長が短くなるため、Ｖｔｈ（しきい値電圧）ロワリングやＤＩＢＬ（Drain Induced Barrier Lowering）などの短チャネル特性が劣化するといった問題があった。
【０００８】
この特性劣化への対策として、様々なアニール技術が提案されている。例えば、熱処理を高温短時間化することにより、拡散の影響を小さくする技術が知られている。つまり、高温にすることで添加された不純物を十分に活性化し、短時間化することで熱拡散を抑制している。熱拡散炉を用いたアニーリングでは数時間の熱処理をかけていたものが、ランプ加熱を用いたＲＴＰ（Rapid Thermal Process）では処理時間が０秒〜数分となっている（ただし、ＲＴＰでは、処理時間に加えて昇温・降温過程で数分の熱処理が加えられている）。
【０００９】
図１１は、ＲＴＰ技術を用いて、図１０と同様の構造で形成したＭＯＳＦＥＴのゲート電極２４端付近を拡大した断面図である。ＲＴＰ技術を用いる場合、Ｓ／Ｄ−Ｅｘｔ．２５の拡張を見越して、ゲート電極２４にオフセットスペーサ２８を形成した後にＳ／Ｄ−Ｅｘｔ．２５注入を行う。Ｓ／Ｄ−Ｅｘｔ．２５の不純物について、注入直後の分布を２５ａ、ウエハプロセス中の熱処理が加わり拡散した最終的な分布を２５で示す。熱拡散により横方向にＳ／Ｄ−Ｅｘｔ．２５の不純物が拡散するため、ゲート電極２４下にオーバーラップする領域３２（ゲートオーバーラップ）が形成されている。しかしながら、熱処理による拡散は、横方向と同時に深さ方向にも起きる。従って、熱拡散によりＳ／Ｄ−Ｅｘｔ．２５が深くなるとゲートの制御が効きにくくなり、深い部分でパンチスルーが起きやすくなり、短チャネル特性が劣化するという問題がある。
【００１０】
そこで、熱拡散を抑えるために更に高温短時間化したプロセスとして、フラッシュランプやレーザー光源を用いた技術が提案されている。これらの技術では、１０００〜１４００℃の高温のアニールを、ミリ秒程度の極短時間だけ加えることができる。以下、この技術をｍｓｅｃアニールと記載する。しかしながら、ｍｓｅｃアニールによる不純物の熱拡散は極めて少ないため、短チャネル特性の劣化対策としては有効ではあるが、逆に熱拡散が少ないことにより、別の問題が発生する。
【００１１】
図１２は、ｍｓｅｃアニール技術を用いて、図１０と同様の構造で形成したＭＯＳＦＥＴのゲート電極２４端付近を拡大した断面図である。ｍｓｅｃアニールでは不純物の拡散がほとんど起きないため、チャネル領域と、Ｓ／Ｄ−Ｅｘｔ．２５領域がオフセットしている。このオフセットした領域３３は、チャネル領域と同様のＮ型半導体となっている。ゲート電圧の印加により反転層が形成されるチャネル領域と異なり、オフセット領域３３では、ＰＭＯＳのキャリアとなるホール（正孔）に対して、電気抵抗が極めて高くなる。そのため、この部分が大きな寄生抵抗としてＰＭＯＳの電流駆動能力を低下させることになる。
【００１２】
これを避けるために、オフセットスペーサ２８を形成しないことが考えられるが、その場合でも同様となる。図１３は、オフセットスペーサ２８を形成しないＭＯＳＦＥＴのゲート電極２４端付近を拡大した断面図である。ゲート電極２４は通常ポリシリコンなどが用いられるが、ゲート電極２４をリソグラフィとエッチングによりパターニングした後、大気中に放置することでゲート電極２４側壁が自然酸化され、自然酸化膜２９が形成される。これにより１〜２ｎｍのオフセット領域３４ができることに加え、ドレイン電極にＶｃｃの電圧が加えられる動作時は、Ｓ／Ｄ−Ｅｘｔ．２５に空乏層３５が形成される。この領域にはキャリアが存在しないため、ゲート電極２４端から空乏層３５の端まではオフセットしていることになり、図１２に示したＭＯＳＦＥＴと同様に電流駆動力が劣化することになる。
【００１３】
そこで、所望のゲートオーバーラップを形成し、かつ不純物の活性化率を高める方法として、ＲＴＰとｍｓｅｃアニールを併用する技術が下記特許文献１に開示されている。これは、必要最低限の拡散をＲＴＰにより行い、不純物の活性化が不十分な分をｍｓｅｃアニールで補うことができる手法である。図１４は、ＲＴＰとｍｓｅｃアニールを併用して製造したＭＯＳＦＥＴの構成を示した概念図である。
【００１４】
【特許文献１】特開２００７−１２３８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、ＲＴＰとｍｓｅｃアニールを併用する技術を用いて所望のゲートオーバーラップを形成した場合であっても、Ｓ／Ｄ−Ｅｘｔ．が深くなると、ＲＴＰ単独の場合と同様にゲートの制御が効きにくくなり、深い部分でパンチスルーが起きやすくなり、短チャネル特性が劣化するという問題がある。そのため、必要なだけ横方向の拡散が起きても、Ｓ／Ｄ−Ｅｘｔ．は深くなり過ぎないように、極めて浅い拡散層を形成する必要がある。しかしながら、浅い拡散層を形成した場合では、深い拡散層に比べて電流が流れるパスが浅い部分に制限されるため、電気抵抗は大きくなり、大きな電気抵抗は、電流駆動能力の低下に繋がるという問題があった。
【００１６】
そこで本発明はかかる問題を解決するためになされたものであり、短チャネル特性の劣化無しに十分なゲートオーバーラップを確保し、かつ電気抵抗の低いＳ／Ｄ−Ｅｘｔ．層を有する半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一実施形態における半導体装置は、半導体基板の浅い表層であって、ゲート電極の下部の両端部から内方にかけて一部の領域に一対の第１の拡散層が形成されている。また、半導体基板の第１の拡散層よりも深い表層であって、第１の拡散層と外方で隣り合うサイドウォールの下部の領域に一対の第２の拡散層が形成されている。また、半導体基板の第２の拡散層よりも深い表層であって、第２の拡散層と外方で隣り合う領域に一対の第３の拡散層が形成されている。
【００１８】
本発明の他の一実施形態における半導体装置は、半導体基板の浅い表層であって、ゲート電極の下部の両端部から内方にかけて一部の領域に一対の第１の拡散層が形成されている。また、半導体基板の第１の拡散層よりも深い表層であって、ゲート電極の下部の両端部から外方にかけて第１の拡散層と隣り合う領域に一対の第２の拡散層が形成されている。
【００１９】
本発明の他の一実施形態における半導体装置は、半導体基板の浅い表層であって、オフセットスペーサーの下部から内方にかけてゲート電極の下部の一部の領域に至って一対の第１の拡散層が形成されている。また、半導体基板の第１の拡散層よりも深い表層であって、第１の拡散層と外方で隣り合う前記サイドウォールの下部の領域に一対の第２の拡散層が形成されている。また、半導体基板の第２の拡散層よりも深い表層であって、第２の拡散層と外方で隣り合う領域に一対の第３の拡散層が形成されている。
【００２０】
本発明の一実施形態における半導体装置の製造方法は、ゲート電極をマスクとして半導体基板の浅い表層に第１の不純物が注入される。そして、半導体基板にアニール処理を行い、第１の不純物が拡散される。次に、ゲート電極をマスクとして半導体基板の第１の不純物よりも深い表層に第２の不純物が注入される。次に、ゲート電極およびサイドウォールをマスクとして半導体基板の第２の不純物よりも深い表層に第３の不純物が注入される。そして、半導体基板にアニール処理を行い、第１〜３の不純物が活性化される。
【００２１】
本発明の他の一実施形態における半導体装置の製造方法は、ゲート電極をマスクとして半導体基板の浅い表層に第１の不純物が注入される。そして、半導体基板にアニール処理を行い、第１の不純物が拡散される。次に、ゲート電極をマスクとして半導体基板の第１の不純物よりも深い表層に第２の不純物が注入される。そして、半導体基板にアニール処理を行い、第１，２の不純物が活性化される。
【００２２】
本発明の他の一実施形態における半導体装置の製造方法は、ゲート電極をマスクとして半導体基板の浅い表層に第１の不純物が注入される。そして、半導体基板にアニール処理を行い、第１の不純物が拡散される。次に、ゲート電極およびゲート絶縁膜の側壁にオフセットスペーサが形成される。次に、ゲート電極およびオフセットスペーサをマスクとして半導体基板の第１の不純物よりも深い表層に第２の不純物が注入される。次に、ゲート電極、オフセットスペーサおよびサイドウォールをマスクとして半導体基板の第２の不純物よりも深い表層に第３の不純物が注入される。そして、半導体基板にアニール処理を行い、第１〜３の不純物が活性化される。
【発明の効果】
【００２３】
本発明の一実施形態における半導体装置、およびその製造方法によれば、浅いＳ／Ｄ−Ｅｘｔ．層でゲート電極とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いＳ／Ｄ−Ｅｘｔ．層をゲート電極からオフセットして形成することで、ＶｔｈロワリングやＤＩＢＬなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。
【００２４】
本発明の他の一実施形態における半導体装置、およびその製造方法によれば、浅いＳ／Ｄ−Ｅｘｔ．層でゲート電極とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いＳ／Ｄ−Ｅｘｔ．層をゲート電極からオフセットして形成することで、ＶｔｈロワリングやＤＩＢＬなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。また、より少ない工程数で実現することができるため、コストを低減することができる。
【００２５】
本発明の一実施形態における半導体装置、およびその製造方法によれば、浅いＳ／Ｄ−Ｅｘｔ．層でゲート電極とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いＳ／Ｄ−Ｅｘｔ．層をゲート電極からオフセットしてオフセットスペーサの端部から形成することで、ＶｔｈロワリングやＤＩＢＬなどの短チャネル効果によるデバイス特性の劣化をさらに防ぐことができる。
【発明を実施するための最良の形態】
【００２６】
＜実施の形態１＞
図１は、本発明の実施の形態１におけるＭＯＳＦＥＴを備えた半導体装置の構造を示した断面図である。本実施の形態におけるＭＯＳＦＥＴは、第一導電型のウェル２を有する半導体基板１（以下、シリコン基板１と記載）と、シリコン基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側壁に形成された一対のサイドウォール７と、シリコン基板１の表層に形成された二重構造を有する第二導電型のソース・ドレイン・エクステンション拡散層５（以下、Ｓ／Ｄ−Ｅｘｔ．５と記載）と、シリコン基板１のＳ／Ｄ−Ｅｘｔ．５よりも深い表層であって、Ｓ／Ｄ−Ｅｘｔ．５と外方で隣り合う領域に形成された第二導電型の一対のソース・ドレイン拡散層６（以下、ｄｅｅｐＳ／Ｄ６と記載）を備える。
【００２７】
Ｓ／Ｄ−Ｅｘｔ．５は、シリコン基板１の浅い表層であって、ゲート電極４の下部の両端部から内方にかけて一部の領域に形成された一対の第１の拡散層５ａ（以下、Ｓ／Ｄ−Ｅｘｔ．５ａと記載）と、シリコン基板１のＳ／Ｄ−Ｅｘｔ．５ａよりも深い表層であって、Ｓ／Ｄ−Ｅｘｔ．５ａと外方で隣り合うサイドウォール７の下部の領域に形成された一対の第２の拡散層５ｂ（以下、Ｓ／Ｄ−Ｅｘｔ．５ｂと記載）を備える。
【００２８】
図２から図５は、本実施の形態におけるＭＯＳＦＥＴの製造方法を示した断面図である。以下、図を参照してｐ型ＭＯＳＦＥＴとして製造方法を説明する。はじめに図２は、通常のＭＯＳＦＥＴの形成フローにより素子分離構造、ウェル・チャネルイオン注入、ゲート電極４形成プロセスを経た状態を示した図である。
【００２９】
次に、ゲート電極４をマスクとしてイオン注入法により、シリコン基板１の極めて浅い領域にｐ型不純物層１０を形成する。その後、１０００℃〜１１００℃程度で０〜３０秒程度のＲＴＰ処理を行うことで、不純物を拡散させてｐ型不純物層１０ａを形成する（図３）。ここで、図３に示すｐ型不純物層１０，１０ａは、拡散の様子をわかりやすいように拡大表示したものであり、実際にはｐ型不純靴層１０ａが図１に示す第１の拡散層５ａとなる。図６は、このｐ型不純物層１０ａの深さ方向の濃度分布を示した図である。不純物は表面付近の極めて浅い領域に分布しており、一例として、５〜１０ｎｍの幅（図６に示す１４）でボロンが分布している。
【００３０】
不純物拡散後に図６に示す程度の分布幅を実現できるようにするには、イオン注入直後に極めて浅く、急峻な濃度プロファイルを形成しておく必要がある。通常の単原子ボロンイオンを用いる注入を行ってこのプロファイルを実現するには、イオンビームの加速電圧を百Ｖ以下にする必要があるが、この様な低エネルギーのイオンビームを安定して生成することは難しく、極浅拡散層の形成は困難である。
【００３１】
そこで、極浅拡散層の形成を実現するために、ボロンを含んだ質量数の大きい分子を用いて注入を行う。電荷量が等しく質量が倍違うイオン同士の場合、同一の電圧で加速すると、倍重いイオンの到達速度は軽いイオンの半分になる。従って、質量数の大きなイオンを用いることで、数ｋＶ以上の加速電圧を用いても安定した遅いイオンビームを生成することが可能となり、結果として浅い拡散層（ｐ型不純物層１０ａ）を形成することができる。
【００３２】
本実施の形態では、この質量数の大きい分子の一例としてオクタデカボラン（Ｂ18Ｈ22）を用いる。例えば、１００ｍＶ〜５ｋＶ程度の電圧で加速し、ボロン濃度が１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度となる注入を行い、熱処理を加えて拡散させる。また、Ｂ10Ｈ14を用いてもよい。これにより、上述したような極浅拡散層（ｐ型不純物層１０ａ）を形成することができる。
【００３３】
この様にして形成されたｐ型不純物層１０ａは、図３に示すように深さ方向と同様に基板表面と平行な方向にも拡散する。これによりトランジスタ動作に十分なゲートオーバーラップ領域１１が確保される。例えば、ゲートオーバーラップ領域１１は０〜１０ｎｍ程度とする。
【００３４】
次に、ゲート電極４をマスクとしてイオン注入法により、シリコン基板１のｐ型不純物層１０ａよりも深い表層にＳ／Ｄ−Ｅｘｔ．５ｂを形成する（図４）。本実施の形態では、単原子ボロンまたはＢＦ2など比較的軽いイオンを用いて注入を行う。これにより、例えば１０〜１００ｎｍ程度の深さのＳ／Ｄ−Ｅｘｔ．５ｂが形成される。添加されたボロンの濃度は１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度とする。短チャネル効果の抑制のため、必要に応じてＮ型不純物（Ａｓ、Ｐ、Ｓｂなど）によるＨａｌｏ注入を追加で行ってもよい。
【００３５】
次に、ゲート電極４およびゲート絶縁膜３の側壁にサイドウォール７を形成する。そして、ゲート電極４およびサイドウォール７をマスクとしてイオン注入法により、シリコン基板１のＳ／Ｄ−Ｅｘｔ．５よりも深い表層にｄｅｅｐＳ／Ｄ６を形成する。次に、シリコン基板１にアニール処理を行い、イオンの活性化を行う（図５）。ここで、ｄｅｅｐＳ／Ｄ６の深さは一例として５０〜３００ｎｍ程度とする。この際の熱処理は、極短時間高温処理であるｍｓｅｃアニール技術を用いる。このアニールでは、Ｓ／Ｄ−Ｅｘｔ．５ａ，５ｂ、ｄｅｅｐＳ／Ｄ６に注入されたイオンの拡散はほとんど起きない。
【００３６】
最終的に形成された二重構造のＳ／Ｄ−Ｅｘｔ．５は、図５に示すような浅い拡散層１２、深い拡散層１３でボロン濃度は平等なレベルであるが、分布プロファイルが異なっている。図７は、基板表面と平行な方向（チャネル方向）のボロンの分布、詳しくは浅い拡散層１２と深い拡散層１３のボロンの分布を示した図である。浅い拡散層１２のボロン分布は、注入後の熱処理（ＲＴＰ）により拡散しているため、テイルをひく濃度分布を示している。それに対し深い拡散層１３のボロン分布は、注入後にほとんど拡散が起きていないため、テイルをひいておらず、非常にsteepな分布を示している。分布の一例として、浅い拡散層１２のボロン分布では濃度勾配が０．１〜０．２ｄｅｃａｄｅ/ｎｍに対し、深い拡散層１３のボロン分布では０．５〜１ｄｅｃａｄｅ／ｎｍ程度になっている。
【００３７】
以降は、通常のＣＭＯＳ形成プロセスに従い、デバイスを形成する。また、本実施の形態では例としてＢ18Ｈ22を用いたＰＭＯＳの製造方法を示したが、Ａｓ2＋、Ａｓ4＋など質量の大きい分子を用いて浅いＳ／Ｄ−Ｅｘｔ．を形成するＮＭＯＳも同様に形成することができる。
【００３８】
以上より、本実施の形態における半導体装置は、浅いＳ／Ｄ−Ｅｘｔ．５ａでゲート電極４とのオーバーラップを確保してゲートエッジでの寄生抵抗を低減するとともに、深いＳ／Ｄ−Ｅｘｔ．５ｂをゲート電極４からオフセットして形成するＳ／Ｄ−Ｅｘｔ．５二重構造を有することを特徴とする。これにより、サイドウォール７下の抵抗も十分に低減して駆動電流の向上が図れると同時に、深いＳ／Ｄ−Ｅｘｔ．５ｂをゲート電極４からオフセットして形成することで、ＶｔｈロワリングやＤＩＢＬなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。
【００３９】
＜実施の形態２＞
図８は、本発明の実施の形態２におけるＭＯＳＦＥＴの構成を示した断面図である。このＭＯＳＦＥＴは、実施の形態１で形成した深いＳ／Ｄ−Ｅｘｔ．５ｂの代わりにｄｅｅｐＳ／Ｄ５ｃを形成した図である。すなわち、Ｓ／Ｄ−Ｅｘｔ．５ａを形成した後、深いＳ／Ｄ−Ｅｘｔ．５ｂを形成する代わりに、実施の形態１のｄｅｅｐＳ／Ｄ６相当の注入と、ｍｓｅｃアニールを行い、Ｈａｌｏ注入を行うことにより、拡散層５ｃを形成する。その後は、サイドウォール７を形成し、サイドウォール７形成後にはｄｅｅｐＳ／Ｄ注入を行わずにＭＯＳＦＥＴを形成する。その他の製造方法は、実施の形態1と同様なため説明を省略する。
【００４０】
以上より、実施の形態１と同様に、浅いＳ／Ｄ−Ｅｘｔ．５ａでゲート電極４とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深い拡散層５ｃをゲート電極４からオフセットして形成することで、ＶｔｈロワリングやＤＩＢＬなどの短チャネル効果によるデバイス特性の劣化を防ぐことができる。また、より少ない工程数で実現することができるため、コストを低減することができる。
【００４１】
＜実施の形態３＞
図９は、本発明の実施の形態３におけるＭＯＳＦＥＴの構成を示した断面図である。このＭＯＳＦＥＴは、実施の形態１の構成に、ゲート電極４とサイドウォール７の間にオフセットスペーサ８をさらに備えた構成である。Ｓ／Ｄ−Ｅｘｔ．５ａを形成後、幅が１〜１０ｎｍ程度のオフセットスペーサ８を形成し、その後に深い拡散層５ｄ（以下、Ｓ／Ｄ−Ｅｘｔ．５ｄと記載）を形成する。その他の製造方法は実施の形態1と同様のため説明を省略する。オフセットスペーサ８は酸化シリコン膜、窒化シリコン膜などの絶縁膜の堆積と、異方性エッチングにより形成する。
【００４２】
以上より、実施の形態１と同様に、浅いＳ／Ｄ−Ｅｘｔ．５ａ層でゲート電極４とのオーバーラップを確保することで、ゲートエッジでの寄生抵抗を低減して駆動電流の向上を図ることができる。また、深いＳ／Ｄ−Ｅｘｔ．５ｄをゲート電極４からオフセットしてオフセットスペーサ８の端部から形成することで、ＶｔｈロワリングやＤＩＢＬなどの短チャネル効果によるデバイス特性の劣化をさらに防ぐことができる。
【産業上の利用可能性】
【００４３】
本発明は、４５ｎｍ世代以降のＳｏＣ（System on Chip）製品などに用いられるＭＯＳＦＥＴに適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１におけるＭＯＳＦＥＴを備えた半導体装置の構造を示した断面図である。
【図２】本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法を示した断面図である。
【図３】本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法を示した断面図である。
【図４】本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法を示した断面図である。
【図５】本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法を示した断面図である。
【図６】本発明の実施の形態１におけるＭＯＳＦＥＴの拡散層の深さ方向の不純物濃度分布を示した図である。
【図７】本発明の実施の形態１におけるＭＯＳＦＥＴの拡散層のチャネル方向の不純物濃度を示した図である。
【図８】本発明の実施の形態２におけるＭＯＳＦＥＴを備えた半導体装置の構成を示した断面図である。
【図９】本発明の実施の形態３におけるＭＯＳＦＥＴを備えた半導体装置の構成を示した断面図である。
【図１０】従来のＭＯＳＦＥＴの構成を示した断面図である。
【図１１】ＲＴＰ技術を用いて形成した従来のＭＯＳＦＥＴのゲート電極端付近を拡大した断面図である。
【図１２】ｍｓｅｃアニール技術を用いて形成した従来のＭＯＳＦＥＴのゲート電極端付近を拡大した断面図である。
【図１３】オフセットスペーサを形成しない従来のＭＯＳＦＥＴのゲート電極端付近を拡大した断面図である。
【図１４】ＲＴＰ技術とｍｓｅｃアニール技術を併用して形成した従来のＭＯＳＦＥＴの構成を示した断面図である。
【符号の説明】
【００４５】
１，２１  シリコン基板、２，２２  ウェル、３，２３  ゲート絶縁膜、４，２４  ゲート電極、５，２５  ソース・ドレイン・エクステンション層、５ａ  第１の拡散層、５ａ  第２の拡散層、５ｃ，５ｄ  拡散層、６，２６  ソース・ドレイン拡散層、７，２７  サイドウォール、８，２８  オフセットスペーサ、１０，１０ａ  ｐ型不純物層、１１，３２  オーバーラップ領域、１２  浅い拡散層、１３  深い拡散層、２９  自然酸化膜、３０  チャネル、３１  ゲート長、３３，３４  オフセット領域、３５  空乏層、３６  パンチスルー。
【図１】
2009278041.tif 000003
【図２】
2009278041.tif 000004
【図３】
2009278041.tif 000005
【図４】
2009278041.tif 000006
【図５】
2009278041.tif 000007
【図６】
2009278041.tif 000008
【図７】
2009278041.tif 000009
【図８】
2009278041.tif 000010
【図９】
2009278041.tif 000011
【図１０】
2009278041.tif 000012
【図１１】
2009278041.tif 000013
【図１２】
2009278041.tif 000014
【図１３】
2009278041.tif 000015
【図１４】
2009278041.tif 000016