(57)【要約】【課題】ビット線電圧を制御するトランジスタの駆動力が劣化しても、書込み、消去や読出しが可能な半導体記憶装置を提供する。【解決手段】複数の不揮発性メモリセルＭＣ１１〜ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。第１のビット線ＢＬ１には、第１群のｎ個のトランジスタＭ１１〜Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続されている。第２のビット線ＢＬ２には、第２群のｎ個のトランジスタＭ１２〜Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続されている。第１群のｎ個のトランジスタＭ１１〜Ｍｎ１のそれぞれのゲートと、第２群のｎ個のトランジスタＭ１２〜Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１〜αＢＳＣｎのそれぞれに、接続されている。【選択図】図１
2009116936.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されていることを特徴とする半導体記憶装置。
【請求項２】
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
Ｉは、１であることを特徴とする半導体記憶装置。
【請求項４】
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、
上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
Ｉは、１であることを特徴とする半導体記憶装置。
【請求項６】
請求項４に記載の半導体記憶装置において、
ｍとＩは、１であることを特徴とする半導体記憶装置。
【請求項７】
請求項４に記載の半導体記憶装置において、
ｎとｍとＩは、１であることを特徴とする半導体記憶装置。
【請求項８】
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
Ｉは、１であることを特徴とする半導体記憶装置。
【請求項１０】
請求項８に記載の半導体記憶装置において、
ｎとＩは、１であることを特徴とする半導体記憶装置。
【請求項１１】
請求項１，２，４または８の何れか一つに記載の半導体記憶装置において、
ガラス基板上に低温ＴＦＴプロセスを用いて製造されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１，２，４または８の何れか一つに記載の半導体記憶装置を備えていることを特徴とする表示装置。
【請求項１３】
請求項１，２，４または８の何れか一つに記載の半導体記憶装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、表示装置および電子機器に関し、例えば、電荷を保持する機能を有するメモリ機能体が設けられた不揮発性メモリセルを有すると共にトランジスタが配列された半導体記憶装置、および、この半導体記憶装置を有する表示装置および電子機器に関する。
【背景技術】
【０００２】
従来、半導体記憶装置としては、メモリセルの一方のビット線はソース電位発生回路に接続し、他方のビット線はトランジスタ（Ｙゲートトランジスタ）の一方の入出力端に接続し、トランジスタの他方の入出力端はセンスアンプに接続しているものがある（特開平５−１８２４８１号公報：特許文献１参照）。
【０００３】
この半導体記憶装置では、メモリの書込み、消去および読出し時にビット線選択回路（Ｙデコーダ）で選択したビット線電圧を制御するトランジスタを通してメモリに電圧が印加されていた。
【特許文献１】特開平５−１８２４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体記憶装置では、ビット線の電圧を制御するトランジスタとメモリとが、直列に接続されているため、書込みや消去時にビット線電圧制御トランジスタにも高電圧がかかり、ビット線電圧制御トランジスタのゲート絶縁膜が劣化し、電流駆動力が劣化する。読出し時にもビット線電圧制御トランジスタを通して電流が流れるため、トランジスタの駆動力が劣化すると、直列に接続されたメモリに印加される電圧が小さくなり、メモリウインドウが得られなくなる。また、書込み時においても、ビット線制御トランジスタが劣化すると、メモリに印加される電圧が小さくなるので、十分な書込みが行われなくなる。
【０００５】
また、上記従来の半導体記憶装置を、ガラス基板上に４００度以下の低温ＴＦＴプロセスで製造する場合、ガラス基板上に４００度以下の低温ＴＦＴプロセスで作成された薄膜トランジスタは、薄膜トランジスタのゲート絶縁膜がＴＥＯＳ膜（Tetra ethoxysilane；テトラエトキシシラン；Si(OC2H5)4）であるために、薄膜トランジスタに高電圧を印加することによるゲート絶縁膜中への電荷の帯電やゲート絶縁膜の急激な劣化が起こる。そのため、書込み時に劣化した薄膜トランジスタを読出し時にビット線電圧を制御するために使用すると、十分な電流駆動力が得られない。
【０００６】
また、メモリに書込み消去を繰り返すと、ビット線電圧を制御する薄膜トランジスタの電流駆動力が劣化していき、書込み時に薄膜トランジスタに大きな電圧が印加され、直列に配置されているメモリに印加される電圧が小さくなる。
【０００７】
また、薄膜トランジスタは、電流駆動力のばらつきが大きいため、ビット線電圧を制御する薄膜トランジスタに十分な電流駆動力がない場合がある。このような薄膜トランジスタがメモリと直列に並ぶと、書込み時にメモリに十分な電圧が印加されず、メモリウインドウが取れなくなる。
【０００８】
そこで、この発明の課題は、ビット線電圧を制御するトランジスタの駆動力が劣化しても、書込み、消去や読出しが可能な半導体記憶装置、および、この半導体記憶装置を用いた表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されていることを特徴としている。
【００１０】
この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の読出しや書込み、消去から、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。
【００１１】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去、読出しに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。
【００１２】
また、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴としている。
【００１３】
この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の書込みや消去から、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。
【００１４】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去に使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。
【００１５】
さらに、読出し専用のビット線電圧制御トランジスタを用いることで、書込み・消去用のビット線電圧制御トランジスタと寸法を変えることができ、読出し時のビット線電圧制御トランジスタの電圧降下を簡単に制御することができる。
【００１６】
また、一実施形態の半導体記憶装置では、Ｉは、１である。
【００１７】
この実施形態の半導体記憶装置によれば、Ｉは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでよく、回路面積を小さくすることができる。
【００１８】
また、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、
上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されていることを特徴としている。
【００１９】
この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。
【００２０】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、消去や読出しの作業においても、同様である。
【００２１】
さらに、読出し専用のビット線電圧制御トランジスタ、書込み専用のビット線電圧制御トランジスタおよび消去専用のビット線電圧制御トランジスタを用いることで、それぞれのトランジスタの寸法を独立に設計できるため、メモリの印加電圧とそれぞれのトランジスタの電圧降下を簡単に制御することができる。
【００２２】
また、一実施形態の半導体記憶装置では、Ｉは、１である。
【００２３】
この実施形態の半導体記憶装置によれば、Ｉは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタを使用することができ、回路面積を小さくすることができる。
【００２４】
また、一実施形態の半導体記憶装置では、ｍとＩは、１である。
【００２５】
この実施形態の半導体記憶装置によれば、ｍとＩは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタを使用することができ、回路面積を小さくすることができる。
【００２６】
また、消去時にあまりトランジスタが劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線に接続する消去用ビット線制御トランジスタは一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。
【００２７】
また、一実施形態の半導体記憶装置では、ｎとｍとＩは、１である。
【００２８】
この実施形態の半導体記憶装置によれば、ｎとｍとＩは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタを使用することができ、回路面積を小さくすることができる。
【００２９】
また、消去時にあまりトランジスタが劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線に接続する消去用ビット線制御トランジスタは一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。
【００３０】
また、書込みや消去で劣化したトランジスタを読出し時に使用しないため、読出し時のビット線制御トランジスタの特性劣化はほとんどなく、読出し時の信頼性が向上する。
【００３１】
また、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴としている。
【００３２】
この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。
【００３３】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。
【００３４】
さらに、読出し専用のビット線電圧制御トランジスタを用いることで、書込み用のビット線電圧制御トランジスタと寸法を変えることができ、読出し時のビット線電圧制御トランジスタの電圧降下を簡単に制御することができる。
【００３５】
また、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍ）メモリセルで書込みに使用したトランジスタとは別のトランジスタを読出しに使用できるため、劣化していないトランジスタを読出しに使用できる。また、リフレッシュする際に劣化したトランジスタを使用せずに、書込みを行うことができる。
【００３６】
また、一実施形態の半導体記憶装置では、Ｉは、１である。
【００３７】
この実施形態の半導体記憶装置によれば、Ｉは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでよく、回路面積を小さくすることができる。
【００３８】
また、一実施形態の半導体記憶装置では、ｎとＩは、１である。
【００３９】
この実施形態の半導体記憶装置によれば、ｎとＩは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでよく、回路面積を小さくすることができる。
【００４０】
また、書込みで劣化したトランジスタを読出し時に使用しないため、読出し時のビット線制御トランジスタの特性劣化はほとんどなく、読出し時の信頼性が向上する。
【００４１】
また、一実施形態の半導体記憶装置では、ガラス基板上に低温ＴＦＴプロセスを用いて製造されている。
【００４２】
この実施形態の半導体記憶装置によれば、ガラス基板上に低温ＴＦＴプロセスを用いて製造されているので、低温プロセスを用いた非常に劣化するトランジスタを用いても、書込みや消去で劣化した薄膜トランジスタを用いずに、ほとんど劣化していないあるいは全く劣化していない薄膜トランジスタを使用することができる。また、薄膜トランジスタに十分な電流駆動力がない場合に、別の薄膜トランジスタを、ビット線電圧を制御するトランジスタとして用いることができる。
【００４３】
また、この発明の表示装置は、上記半導体記憶装置を備えていることを特徴としている。
【００４４】
この発明の表示装置によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、例えば、液晶パネルのばらつき補正値の記憶装置を作ることができる。
【００４５】
また、この発明の電子機器は、上記半導体記憶装置を備えていることを特徴としている。
【００４６】
この発明の電子機器によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、信頼性の高い電子機器が得られる。
【発明の効果】
【００４７】
この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されているので、ビット線電圧を制御するトランジスタの駆動力が劣化しても、書込み、消去や読出しが可能となる。
【００４８】
この発明の表示装置によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、例えば、液晶パネルのばらつき補正値の記憶装置を作ることができる。
【００４９】
この発明の電子機器によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、信頼性の高い電子機器が得られる。
【発明を実施するための最良の形態】
【００５０】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５１】
（第１の実施形態）
図１は、この発明の半導体記憶装置の第１実施形態である簡略構成図を示している。この半導体記憶装置は、多数の不揮発性メモリセルＭＣ１１、・・・がマトリクス状に配置されたメモリセルアレイ１００を備える。
【００５２】
このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ１〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・が延在している。
【００５３】
また、上記ワード線ＷＬ１〜ＷＬｍは、任意のワード線を選択するワード線電圧発生回路（つまり、行デコーダ）１０２に接続されている。上記ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、複数のトランジスタＭ１１、Ｍ２１、・・・，Ｍ１２、Ｍ２２、・・・，Ｍ１３、Ｍ２３、・・・、・・・の一方の端子にそれぞれ接続している。
【００５４】
第１群の複数のトランジスタＭ１１、Ｍ２１、・・・の他方の端子は、第１のビット線電圧発生回路１０７に接続し、第２群の複数のトランジスタＭ１２、Ｍ２２、・・・の他方の端子は、第２のビット線電圧発生回路１０８に接続し、第３群の複数のトランジスタＭ１３、Ｍ２３、・・・の他方の端子は、第３のビット線電圧発生回路１０９に接続している。
【００５５】
第１群の複数のトランジスタＭ１１、Ｍ２１、・・・のゲートは、第１のビット線選択回路αＢＳＣ１に接続し、第２群の複数のトランジスタＭ１２、Ｍ２２、・・・のゲートは、第２のビット線選択回路αＢＳＣ２に接続し、第３群の複数のトランジスタＭ１３、Ｍ２３、・・・のゲートは、第３のビット線選択回路αＢＳＣ３に接続される。また、上記ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、センスアンプ１０１に接続されている。
【００５６】
要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。
【００５７】
上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。
【００５８】
上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。
【００５９】
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されている。一の上記ビット線選択回路αＢＳＣ１、・・・αＢＳＣｎと、この一のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。
【００６０】
図２に示すように、メモリセル２００は、半導体基板２０１表面に形成されたＰ型ウェル領域２０２上に、トンネル絶縁膜２０３、電荷を保持するトラップ準位を有する電荷保持膜２０４、および、絶縁膜２０５を介して、ゲート電極２０６が形成されている。ゲート電極２０６の両側であって、Ｐ型ウェル領域２０２内に、それぞれ、ソース領域又はドレイン領域として機能するＮ型の拡散領域２０７ａ，２０７ｂが、形成されている。
【００６１】
上記半導体記憶装置の書込み動作を、図１を用いて説明する。ここでは、メモリセルＭＣ１１の第１のビット線ＢＬ１側に書き込む場合を説明する。
【００６２】
第１のビット線電圧発生回路１０７の出力を５Ｖにし、第２のビット線電圧発生回路１０８を０Ｖにし、トランジスタＭ１１、Ｍ１２をＯＮする。このとき、第１のビット線ＢＬ１に５Ｖ、第２のビット線ＢＬ２に０Ｖの電圧が印加されている。
【００６３】
次に、ワード線ＷＬ１に５Ｖの電圧を印加すると、メモリセルＭＣ１１のみに、ゲート電圧５Ｖ、ソース電圧０Ｖ、ドレイン電圧５Ｖが印加され、メモリセルＭＣ１１の第１のビット線ＢＬ１側に書き込むことができる。
【００６４】
続いて、メモリセルＭＣ１１の消去動作を説明する。第１のビット線電圧発生回路１０７、第２のビット線電圧発生回路１０８、・・・の出力を５Ｖにする。ワード線ＷＬ１、ＷＬ２、・・・ＷＬｎに適当な電圧（例えば、−５Ｖ）を印加し、トランジスタＭ１１、Ｍ１２、Ｍ１３、・・・をＯＮすると、メモリアレイ中のすべてのメモリセルを消去することができる。
【００６５】
続いて、メモリセルＭＣ１１の読出し動作を説明する。メモリセルＭＣ１１の第１のビット線ＢＬ１側に情報が書かれている場合の読出し動作を説明する。第１のビット線電圧発生回路１０７の出力を０Ｖにし、第２のビット線電圧発生回路１０８の両方の出力を１．２Ｖにし、トランジスタＭ１２をＯＮにする。また、ワード線電圧発生回路１０２の出力ＷＬ１を３Ｖにする。このとき、メモリセルＭＣ１１のみに、ゲート電圧３Ｖ、ソース電圧０Ｖ、ドレイン電圧１．２Ｖが印加され、メモリセルＭＣ１１に電流が流れ、第１のビット線ＢＬ１が充電される。ある一定時間経過後、ワード線ＷＬ１の電圧を０Ｖにすると、第１のビット線ＢＬ１の充電が終了する。メモリセルＭＣ１１が消去状態であるとき、メモリセルＭＣ１１の電流駆動力は大きいため、充電後の第１のビット線ＢＬ１の電圧は高くなる。一方、メモリセルＭＣ１１が書込み状態であるとき、メモリセルＭＣ１１の電流駆動力は小さいため、充電後の第１のビット線ＢＬ１の電圧は低い。ワード線ＷＬ１の電圧を０Ｖにした後、第１のビット線ＢＬ１の電圧と基準電圧をセンスアンプ１０１で比較することによって、記憶情報を読み出すことができる。
【００６６】
ここで、書込み、消去や読出しを繰り返し行うと、トランジスタＭ１１に大きな電圧が印加されるため、電流駆動力が劣化する。そこで、書込み、消去や読出しを行う際に、１番目のトランジスタＭ１１をある一定回数使用すると、次回以降の書込み、消去や読出しには、２番目のトランジスタＭ２１を使用し、２番目のトランジスタＭ２１をある一定回数使用すると、次回から、３番目のトランジスタＭ３１を使用する。この操作を繰り返すことにより、あまり劣化していない、あるいは全く劣化していないトランジスタを使用することができる。
【００６７】
要するに、上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の読出しや書込み、消去から、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。
【００６８】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去、読出しに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。
【００６９】
なお、上記構成の半導体記憶装置に用いるメモリセルとして、図２に示すメモリセル２００以外に、図３〜図７に示すメモリセルを用いてもよい。
【００７０】
図３に示すメモリセル３００は、半導体基板３０１表面に形成されたＰ型ウェル領域３０２上に、トンネル絶縁膜３０３、電荷を保持するトラップ準位を有するフローティングゲート３０８、および、絶縁膜３０５を介して、ゲート電極３０６が形成されている。ゲート電極３０６の両側であって、Ｐ型ウェル領域３０２内に、それぞれ、ソース領域又はドレイン領域として機能するＮ型の拡散領域３０７ａ，３０７ｂが、形成されている。
【００７１】
図４に示すメモリセル４００は、半導体基板４０１表面に形成されたＮ型ウェル領域４０９上に、トンネル絶縁膜４０３、電荷を保持するトラップ準位を有する電荷保持膜４０４、および、絶縁膜４０５を介して、ゲート電極４０６が形成されている。ゲート電極４０６の両側であって、Ｎ型ウェル領域４０９内に、それぞれ、ソース領域又はドレイン領域として機能するＰ型の拡散領域４０７ａ，４０７ｂが、形成されている。
【００７２】
図５に示すメモリセル５００は、半導体基板５０１表面に形成されたＮ型ウェル領域５０９上に、トンネル絶縁膜５０３、電荷を保持するトラップ準位を有するフローティングゲート５０８、および、絶縁膜５０５を介して、ゲート電極５０６が形成されている。ゲート電極５０６の両側であって、Ｎ型ウェル領域５０９内に、それぞれ、ソース領域又はドレイン領域として機能するＰ型の拡散領域５０７ａ，５０７ｂが、形成されている。
【００７３】
図６に示すメモリセル６００は、サイドウォールメモリであり、半導体基板６０１表面に形成されたＰ型ウェル領域６０２上に、ゲート絶縁膜６０３が設けられ、このゲート絶縁膜６０３上に、ゲート電極６０６と、このゲート電極６０６の両側のそれぞれに位置する電荷保持膜６０４とが、設けられている。
【００７４】
この電荷保持膜６０４は、電荷を保持するトラップ準位を有し、一方の電荷保持膜６０４は、第１のメモリ機能体６１０ａとして作用し、他方の電荷保持膜６０４は、第２のメモリ機能体６１０ｂとして作用する。
【００７５】
ゲート電極６０６の両側であって、Ｐ型ウェル領域６０２内に、それぞれ、ソース領域又はドレイン領域として機能するＮ型の拡散領域６０７ａ，６０７ｂが、形成されている。
【００７６】
図７に示すメモリセル７００は、サイドウォールメモリであり、半導体基板７０１表面に形成されたＮ型ウェル領域７０９上に、ゲート絶縁膜７０３が設けられ、このゲート絶縁膜７０３上に、ゲート電極７０６と、このゲート電極７０６の両側のそれぞれに位置する電荷保持膜７０４とが、設けられている。
【００７７】
この電荷保持膜７０４は、電荷を保持するトラップ準位を有し、一方の電荷保持膜７０４は、第１のメモリ機能体７１０ａとして作用し、他方の電荷保持膜７０４は、第２のメモリ機能体７１０ｂとして作用する。
【００７８】
ゲート電極７０６の両側であって、Ｎ型ウェル領域７０９内に、それぞれ、ソース領域又はドレイン領域として機能するＰ型の拡散領域７０７ａ，７０７ｂが、形成されている。
【００７９】
（第２の実施形態）
図８は、この発明の半導体記憶装置の第２の実施形態を示している。上記第１の実施形態と異なる点は、１番目のトランジスタＭ１１、Ｍ１２、・・・のゲートは、第１の書込み・消去用ビット線電圧発生回路βＢＳＣ１に接続され、ｎ番目のトランジスタＭｎ１、Ｍｎ２、・・・のゲートは、第ｎの書込み・消去用ビット線電圧発生回路βＢＳＣｎに接続され、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・は、第１の読出し用ビット線電圧選択回路βＢＳＣ（ｎ＋１）に接続され、（ｎ＋Ｉ）番目のトランジスタＭ（ｎ＋Ｉ）１、Ｍ（ｎ＋Ｉ）２、・・・は、第Ｉの読出し用ビット線電圧選択回路βＢＳＣ（ｎ＋Ｉ）に接続されている。
【００８０】
要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。
【００８１】
上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。
【００８２】
上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。
【００８３】
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続されている。一の上記書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎと、この一の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。
【００８４】
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、一方向に並んで配置されたＩ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されている。一の上記読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）と、この一の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）に接続される上記第１群の一のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１および上記第２群の一のトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２とは、一方向から数えて同一番目に位置している。
【００８５】
この第２の実施形態の半導体記憶装置は、上記第１の実施形態と同様の書込み、消去および読出し動作を行う。上記第１の実施形態と異なる点は、例えば、書込み・消去を、１番目のトランジスタＭ１１、Ｍ１２、・・・を用いて一定回数行うと、次回以降の書込み・消去には、２番目のトランジスタＭ２１、Ｍ２２、・・・を使用し、２番目のトランジスタＭ２１、Ｍ２２、・・・をある一定回数使用すると、次回から、３番目のトランジスタＭ３１、Ｍ３２、・・・を使用し、この操作を繰り返す。
【００８６】
一方、読出し時には、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を用いて一定回数行うと、次回以降の読出しには、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・を使用し、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・をある一定回数使用すると、次回から、（ｎ＋３）番目のトランジスタＭ（ｎ＋３）１、Ｍ（ｎ＋３）２、・・・を使用し、この操作を繰り返す。
【００８７】
書込み・消去用ビット線電圧制御トランジスタと読出し用ビット線電圧制御トランジスタを分けるため、書込み・消去用のトランジスタと読出し用のトランジスタの寸法を変えることができる。
【００８８】
さらに、書込み時や消去時に劣化したトランジスタを読出し時に使用することがなくなる。読出し用ビット線電圧制御トランジスタはほとんど劣化しないため、読出し時にはほとんど劣化していないトランジスタを使用することができる。
【００８９】
また、読出し時にはほとんど劣化が起こらないため、Ｉを１とし、読出し時にはトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。
【００９０】
また、書込み・消去時にあまりトランジスタが劣化しなければ、ｎを１として、トランジスタＭ１１、Ｍ１２、・・・を使用し続けることができ、回路面積を減らすことができる。
【００９１】
上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の書込みや消去から、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。
【００９２】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去に使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。
【００９３】
さらに、読出し専用のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を用いることで、書込み・消去用のビット線電圧制御トランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２と寸法を変えることができ、読出し時のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２の電圧降下を簡単に制御することができる。
【００９４】
また、Ｉは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は一つでよく、回路面積を小さくすることができる。
【００９５】
（第３の実施形態）
図９は、この発明の半導体記憶装置の第３の実施形態を示している。上記第１の実施形態と異なる点は、１番目のトランジスタＭ１１、Ｍ１２、・・・のゲートは、第１の書込み用ビット線電圧発生回路γＢＳＣ１に接続され、ｎ番目のトランジスタＭｎ１、Ｍｎ２、・・・のゲートは、第ｎの書込み用ビット線電圧発生回路γＢＳＣｎに接続され、（ｎ＋ｍ）番目のトランジスタＭ（ｎ＋ｍ）１、Ｍ（ｎ＋ｍ）２、・・・は、第ｍの消去用ビット線電圧選択回路γＢＳＣ（ｎ＋ｍ）に接続され、（ｎ＋ｍ＋Ｉ）番目のトランジスタＭ（ｎ＋ｍ＋Ｉ）１、Ｍ（ｎ＋ｍ＋Ｉ）２、・・・は、第Ｉの読出し用ビット線電圧選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）に接続されている。
【００９６】
要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。
【００９７】
上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。
【００９８】
上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。
【００９９】
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続されている。一の上記書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎと、この一の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。
【０１００】
上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、一方向に並んで配置されたｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続されている。一の上記消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）と、この一の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）に接続される上記第１群の一のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１および上記第２群の一のトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２とは、一方向から数えて同一番目に位置している。
【０１０１】
上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、一方向に並んで配置されたＩ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されている。一の上記読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）と、この一の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）に接続される上記第１群の一のトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１および上記第２群の一のトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２とは、一方向から数えて同一番目に位置している。
【０１０２】
この第３の実施形態の半導体記憶装置は、上記第１の実施形態と同様の書込み、消去や読出し動作を行う。上記第１の実施形態と異なる点は、例えば、書込みを、１番目のトランジスタＭ１１、Ｍ１２、・・・を用いて一定回数行うと、次回以降の書込みには、２番目のトランジスタＭ２１、Ｍ２２、・・・を使用し、２番目のトランジスタＭ２１、Ｍ２２、・・・をある一定回数使用すると、次回から、３番目のトランジスタＭ３１、Ｍ３２、・・・を使用し、この操作を繰り返す。
【０１０３】
消去時には、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を用いて一定回数行うと、次回以降の消去には、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・を使用し、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・をある一定回数使用すると、次回から、（ｎ＋３）番目のトランジスタＭ（ｎ＋３）１、Ｍ（ｎ＋３）２、・・・を使用し、この操作を繰り返す。
【０１０４】
読出し時には、（ｎ＋ｍ＋１）番目のトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ（ｎ＋ｍ＋１）２、・・・を用いて一定回数行うと、次回以降の読出しには、（ｎ＋ｍ＋２）番目のトランジスタＭ（ｎ＋ｍ＋２）１、Ｍ（ｎ＋ｍ＋２）２、・・・を使用し、（ｎ＋ｍ＋２）番目のトランジスタＭ（ｎ＋ｍ＋２）１、Ｍ（ｎ＋ｍ＋２）２、・・・をある一定回数使用すると、次回から、（ｎ＋ｍ＋３）番目のトランジスタＭ（ｎ＋ｍ＋３）１、Ｍ（ｎ＋ｍ＋３）２、・・・を使用し、この操作を繰り返す。
【０１０５】
書込み用ビット線電圧制御トランジスタ、消去用ビット線電圧制御トランジスタおよび読出し用ビット線電圧制御トランジスタをそれぞれ分けるため、書込みのトランジスタと消去用のトランジスタおよび読出し用のトランジスタの寸法をそれぞれ変えることができる。
【０１０６】
また、読出し時には、大きな電圧がトランジスタに印加されず、トランジスタの劣化はほとんど起きないため、Ｉを１として、トランジスタＭ（ｎ＋ｍ＋１）１、Ｍ（ｎ＋ｍ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。
【０１０７】
また、消去時に大きな駆動電流が流れないあるいはあまりトランジスタが劣化しない方法を用いると、ｍを１として、トランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。
【０１０８】
また、書込み時にあまりトランジスタが劣化しなければ、ｎを１として、トランジスタＭ１１、Ｍ１２、・・・を使用し続けることができ、回路面積を減らすことができる。
【０１０９】
上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。
【０１１０】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、消去や読出しの作業においても、同様である。
【０１１１】
さらに、読出し専用のビット線電圧制御トランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１，Ｍ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２、書込み専用のビット線電圧制御トランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２および消去専用のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２を用いることで、それぞれのトランジスタの寸法を独立に設計できるため、メモリの印加電圧とそれぞれのトランジスタの電圧降下を簡単に制御することができる。
【０１１２】
また、Ｉは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２は一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２を使用することができ、回路面積を小さくすることができる。
【０１１３】
また、ｍとＩは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２は一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２を使用することができ、回路面積を小さくすることができる。
【０１１４】
また、消去時にあまりトランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２が劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線ＢＬ１，ＢＬ２に接続する消去用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。
【０１１５】
また、ｎとｍとＩは、１であるので、読出し時にはビット線制御トランジスタＭ３１，Ｍ３２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ３１，Ｍ３２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ３１，Ｍ３２は一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタＭ３１，Ｍ３２を使用することができ、回路面積を小さくすることができる。
【０１１６】
また、消去時にあまりトランジスタＭ２１，Ｍ２２が劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線ＢＬ１，ＢＬ２に接続する消去用ビット線制御トランジスタＭ２１，Ｍ２２は一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。
【０１１７】
また、書込みや消去で劣化したトランジスタＭ１１、Ｍ２１，Ｍ１２、Ｍ２２を読出し時に使用しないため、読出し時のビット線制御トランジスタＭ３１，Ｍ３２の特性劣化はほとんどなく、読出し時の信頼性が向上する。
【０１１８】
（第４の実施形態）
図１０は、この発明の半導体記憶装置の第４の実施形態を示している。上記第１の実施形態と異なる点は、１番目のトランジスタＭ１１、Ｍ１２、・・・のゲートは、第１の書込み用ビット線電圧発生回路δＢＳＣ１に接続され、ｎ番目のトランジスタＭｎ１、Ｍｎ２、・・・のゲートは、第ｎの書込み用ビット線電圧発生回路δＢＳＣｎに接続され、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・は、第１の読出し用ビット線電圧選択回路δＢＳＣ（ｎ＋１）に接続され、Ｍ（ｎ＋Ｉ）１、Ｍ（ｎ＋Ｉ）２、・・・は、第Ｉの読出し用ビット線電圧選択回路δＢＳＣ（ｎ＋Ｉ）に接続されている。
【０１１９】
要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。
【０１２０】
上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。
【０１２１】
上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。
【０１２２】
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続されている。一の上記書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎと、この一の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。
【０１２３】
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、一方向に並んで配置されたＩ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されている。一の上記読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）と、この一の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）に接続される上記第１群の一のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１および上記第２群の一のトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２とは、一方向から数えて同一番目に位置している。
【０１２４】
この第４の実施形態の半導体記憶装置は、上記第１の実施形態と同様の書込みや読出し動作を行う。上記第１の実施形態と異なる点は、この第４の実施形態は、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍ）半導体記憶装置であり、消去は行わない。
【０１２５】
書込みを１番目のトランジスタＭ１１、Ｍ１２、・・・を用いて一定回数行うと、次回以降の書込みには、２番目のトランジスタＭ２１、Ｍ２２、・・・を使用し、２番目のトランジスタＭ２１、Ｍ２２、・・・をある一定回数使用すると、次回から、３番目のトランジスタＭ３１、Ｍ３２、・・・を使用し、この操作を繰り返す。
【０１２６】
読出し時には、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を用いて一定回数行うと、次回以降の読出しには、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・を使用し、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・Ｍ（ｎ＋２）ｎをある一定回数使用すると、次回から、（ｎ＋３）番目のトランジスタＭ（ｎ＋３）１、Ｍ（ｎ＋３）２、・・・Ｍ（ｎ＋３）ｎを使用し、この操作を繰り返す。
【０１２７】
上記半導体記憶装置では、リテンションを行う際に書込みによって劣化したビット線電圧制御トランジスタを用いずに、ほとんど劣化の起こっていないトランジスタを使用することができる。
【０１２８】
さらに、書込み時に劣化したトランジスタを読出し時に使用することがなくなる。また、読出し時には大きな電圧がトランジスタに印加されず、トランジスタの劣化はほとんど起きないため、Ｉを１として、トランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。
【０１２９】
また、書込み時にあまりトランジスタが劣化しなければ、ｎを１として、トランジスタＭ１１、Ｍ１２、・・・を使用し続けることができ、回路面積を減らすことができる。
【０１３０】
上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。
【０１３１】
そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。
【０１３２】
さらに、読出し専用のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を用いることで、書込み用のビット線電圧制御トランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２と寸法を変えることができ、読出し時のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２の電圧降下を簡単に制御することができる。
【０１３３】
また、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍ）メモリセルで書込みに使用したトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２とは別のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を読出しに使用できるため、劣化していないトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を読出しに使用できる。また、リフレッシュする際に劣化したトランジスタを使用せずに、書込みを行うことができる。
【０１３４】
また、Ｉは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は一つでよく、回路面積を小さくすることができる。
【０１３５】
また、ｎとＩは、１であるので、読出し時にはビット線制御トランジスタＭ２１，Ｍ２２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ２１，Ｍ２２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ２１，Ｍ２２は一つでよく、回路面積を小さくすることができる。
【０１３６】
また、書込みで劣化したトランジスタＭ１１，Ｍ１２を読出し時に使用しないため、読出し時のビット線制御トランジスタＭ２１，Ｍ２２の特性劣化はほとんどなく、読出し時の信頼性が向上する。
【０１３７】
（第５の実施形態）
この発明の半導体記憶装置の第５の実施形態では、上記第１〜上記４の実施形態の何れか一つの上記半導体記憶装置を、ガラス基板上に低温ＴＦＴプロセスを用いて製造している。
【０１３８】
つまり、４００℃以下の低温ＴＦＴプロセスを用いて製造する。ガラス基板上に４００℃以下の低温ＴＦＴプロセスで作成された薄膜トランジスタは、薄膜トランジスタのゲート絶縁膜がＴＥＯＳ膜（Tetra ethoxysilane；テトラエトキシシラン；Si(OC2H5)4）であるために、薄膜トランジスタに高電圧を印加することによるゲート絶縁膜中への電荷の帯電やゲート絶縁膜の急激な劣化が起こる。
【０１３９】
そのため、書込み時に劣化した薄膜トランジスタを読出し時にビット線電圧を制御するために使用すると、十分な電流駆動力が得られない。また、メモリに書込み消去を繰り返すと、ビット線電圧を制御する薄膜トランジスタの電流駆動力が劣化していき、書込み時に薄膜トランジスタに大きな電圧が印加され、直列に配置されているメモリに印加される電圧が小さくなる。
【０１４０】
この第５の実施形態では、ビット線制御トランジスタが劣化あるいは帯電すると別のビット線制御トランジスタを用いるため、トランジスタの劣化や帯電の影響をほとんど受けない。
【０１４１】
また、薄膜トランジスタは電流駆動力のばらつきが大きいため、ビット線電圧を制御する薄膜トランジスタに十分な電流駆動力がない場合がある。このような薄膜トランジスタがメモリと直列に並ぶと、書込み時にメモリに十分な電圧が印加されず、メモリウインドウが取れなくなる。
【０１４２】
この第５の実施形態では、駆動力の低いビット線電圧制御トランジスタが選択され、書込みが十分に行われない場合、別のビット線電圧制御トランジスタを選択することができるため、メモリに十分に書き込むことができる。
【０１４３】
（第６の実施形態）
図１１は、この発明の電子機器としてのデジタルカメラを示すブロック図である。このデジタルカメラは、上記第１〜上記第４の実施形態の何れか一つの半導体記憶装置としての不揮発性メモリを備え、この不揮発性メモリに、撮影画像の記憶や、液晶パネルのばらつき補正値の記憶に用いている。
【０１４４】
このデジタルカメラ１１００では、操作者によりパワースイッチ１１０１がオンされると、電池１１０２から供給される電力が、ＤＣ／ＤＣコンバータ１１０３で、所定電圧に変圧されて、各部品に供給される。
【０１４５】
レンズ１１１６から入った光は、ＣＣＤ１１１８で電流に変換され、Ａ／Ｄコンバータ１１２０でデジタル信号となり、映像処理部１１１０のデータバッファ１１１１に入力される。レンズ１１１６は、光学系駆動部１１１７により、駆動される。
【０１４６】
データバッファ１１１１に入力された信号は、ＭＰＥＧ処理部１１１３で動画処理され、ビデオエンコーダ１１１４を経てビデオ信号となり、液晶ドライバ１１２１を経て、液晶パネル１１２２に表示される。
【０１４７】
このとき、液晶ドライバ１１２１は、内蔵の不揮発性メモリ１１１９のデータを用いて、液晶パネル１１２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。
【０１４８】
操作者によりシャッター１１０４が押下されると、データバッファ１１１１の情報が、ＪＰＥＧ処理部１１１２を経て静止画として処理され、不揮発性メモリ１１０８に記録される。
【０１４９】
この不揮発性メモリ１１０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ１１０７は、ＣＰＵ１１０６や映像処理部１１１０の様々な処理過程で発生するデータの一時記憶用に利用される。
【０１５０】
上記デジタルカメラの不揮発性メモリ１１０８、１１１９は、長期の保存に亘るデータの信頼性を高くする必要がある。また、他の電子機器では、例えば携帯電話機で用いられる不揮発性メモリ（フラッシュメモリ）は、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。
【０１５１】
ここで、本実施形態の不揮発性メモリ１１０８、１１１９は、書き換え動作を繰り返した後でも、エンデュランス劣化が小さく、正確にメモリセルの情報を読み出すことができる。
【０１５２】
つまり、上記不揮発性メモリ１１０８、１１１９として、上記第１〜上記第４の実施形態の何れか一つの半導体記憶装置を用いている。そして、表示装置としての液晶パネル１１２２は、上記不揮発性メモリ１１１９を備え、電子機器としてのデジタルカメラ１１００は、上記不揮発性メモリ１１０８、１１１９を備えている。
【０１５３】
したがって、この発明の電子機器によれば、上記第１〜上記第４の実施形態の何れか一つの上記半導体記憶装置を備えているので、比較的簡単な構成によって、信頼性の高い電子機器が得られる。なお、上記電子機器は、デジタルカメラや携帯電話機に限られず、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。
【０１５４】
また、この発明の表示装置によれば、上記第１〜上記第４の実施形態の何れか一つの上記半導体記憶装置を備えているので、比較的簡単な構成によって、例えば、液晶パネルのばらつき補正値の記憶装置を作ることができる。
【図面の簡単な説明】
【０１５５】
【図１】本発明の半導体記憶装置の第１実施形態を示す簡略構成図である。
【図２】メモリセルの実施例の一例を示す簡略構成図である。
【図３】メモリセルの他の実施例の一例を示す簡略構成図である。
【図４】メモリセルの他の実施例の一例を示す簡略構成図である。
【図５】メモリセルの他の実施例の一例を示す簡略構成図である。
【図６】メモリセルの他の実施例の一例を示す簡略構成図である。
【図７】メモリセルの他の実施例の一例を示す簡略構成図である。
【図８】本発明の半導体記憶装置の第２実施形態を示す簡略構成図である。
【図９】本発明の半導体記憶装置の第３実施形態を示す簡略構成図である。
【図１０】本発明の半導体記憶装置の第４実施形態を示す簡略構成図である。
【図１１】本発明の半導体記憶装置の第６実施形態を示す簡略構成図である。
【符号の説明】
【０１５６】
１００  メモリセルアレイ
１０１  センスアンプ
１０２  ワード線電圧発生回路
１０７  第１のビット線電圧発生回路
１０８  第２のビット線電圧発生回路
１０９  第３のビット線電圧発生回路
１１０  第４のビット線電圧発生回路
２００、３００、４００、５００、６００、７００  メモリセル
２０１、３０１、４０１、５０１、６０１、７０１  半導体基板
２０２、３０１、６０１  Ｐ型ウェル
２０３、３０３、４０３、５０３、６０３、７０３  トンネル絶縁膜
２０４、３０４、４０４、５０４、６０４、７０４  電荷保持膜
２０５、３０５、４０５、５０５  絶縁膜
２０６、３０６、４０６、５０６、６０６、７０６  ゲート電極
２０７a、３０７ａ、４０７ａ、５０７ａ、６０７ａ、７０７ａ  拡散領域
２０７b、３０７ｂ、４０７ｂ、５０７ｂ、６０７ｂ、７０７ｂ  拡散領域
３０８、５０８  フローティングゲート
４０９、５０９、７０９  Ｎ型ウェル
６１０ａ、７１０ａ  第１のメモリ機能体
７１０ｂ、７１０ｂ  第２のメモリ機能体
１１００  デジタルカメラ
１１０１  パワースイッチ
１１０２  電池
１１０３  ＤＣ／ＤＣコンバータ
１１０４  シャッター
１１０６  ＣＰＵ
１１０７  ＤＲＡＭ
１１０８  不揮発性メモリ
１１１０  映像処理部
１１１１  データバッファ
１１１２  ＪＰＥＧ処理部
１１１３  ＭＰＥＧ処理部
１１１４  ビデオエンコーダ
１１１６  レンズ
１１１７  光学系駆動部
１１１８  ＣＣＤ
１１１９  不揮発性メモリ
１１２０  Ａ／Ｄコンバータ
１１２１  液晶ドライバ
１１２２  液晶パネル
ＭＣ１１〜ＭＣｎ１  メモリセル
ＢＬ１  第１のビット線
ＢＬ２  第２のビット線
Ｍ１１〜Ｍ（ｎ＋ｍ＋Ｉ）１  第１群のトランジスタ
Ｍ１２〜Ｍ（ｎ＋ｍ＋Ｉ）２  第２群のトランジスタ
αＢＳＣ１  第１のビット選選択回路
αＢＳＣ２  第２のビット線選択回路
αＢＳＣ３  第３のビット線選択回路
αＢＳＣｎ  第ｎのビット線選択回路
βＢＳＣ１  第１の書込み・消去用ビット線選択回路
βＢＳＣｎ  第ｎの書込み・消去用ビット線選択回路
βＢＳＣ（ｎ＋１）  第１の読出し用ビット線選択回路
βＢＳＣ（ｎ＋Ｉ）  第Ｉの読出し用ビット線選択回路
γＢＳＣ１  第１の書込み用ビット線選択回路
γＢＳＣｎ  第ｎの書込み用ビット線選択回路
γＢＳＣ（ｎ＋ｍ）  第ｍの消去用ビット線選択回路
γＢＳＣ（ｎ＋ｍ＋Ｉ）  第Ｉの読出し用ビット線選択回路
δＢＳＣ１  第１の書込み用ビット線選択回路
δＢＳＣｎ  第ｎの書込み用ビット線選択回路
δＢＳＣ（ｎ＋１）  第１の読出し用ビット線選択回路
δＢＳＣ（ｎ＋Ｉ）  第Ｉの読出し用ビット線選択回路
【図１】
2009116936.tif 000003
【図２】
2009116936.tif 000004
【図３】
2009116936.tif 000005
【図４】
2009116936.tif 000006
【図５】
2009116936.tif 000007
【図６】
2009116936.tif 000008
【図７】
2009116936.tif 000009
【図８】
2009116936.tif 000010
【図９】
2009116936.tif 000011
【図１０】
2009116936.tif 000012
【図１１】
2009116936.tif 000013