(57)【要約】【課題】共有メモリバンクでのリフレッシュ不足を防止することのできるメモリ装置及びそのリフレッシュ方法並びにメモリシステムを提供する。【解決手段】メモリ装置のリフレッシュ動作の実行方法であって、少なくとも一つのリフレッシュ命令についての情報をリフレッシュレジスタに保存する段階と、前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化するか否かを決定する段階とを有する。【選択図】      図６
2009104762.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置のリフレッシュ動作の実行方法であって、
少なくとも一つのリフレッシュ命令についての情報をリフレッシュレジスタに保存する段階と、
前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化するか否かを決定する段階とを有することを特徴とするメモリ装置のリフレッシュ方法。
【請求項２】
前記内部リフレッシュ動作は、前記メモリ装置の共有メモリ部でなされ、
前記共有メモリ部は、前記メモリ装置の複数のポートによって共有されてアクセスされることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
【請求項３】
前記複数のポートのうち、ポート権限を有するポートを指示するポート権限信号を発生させる段階をさらに有することを特徴とする請求項２に記載のメモリ装置のリフレッシュ方法。
【請求項４】
権限のない（ｕｎａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生した時に前記リフレッシュレジスタをセットする段階と、
前記リフレッシュレジスタがセットされた後、前記ポート権限の移行時点後に前記共有メモリ部での内部リフレッシュ動作を活性化させる段階とをさらに有することを特徴とする請求項２に記載のメモリ装置のリフレッシュ方法。
【請求項５】
前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュレジスタをリセットする段階と、
前記リフレッシュレジスタがリセットされた後、ポート権限が移行される他の時点後に前記共有メモリ部での前記内部リフレッシュ動作をディスエーブルさせる段階と、
前記リフレッシュレジスタがリセットされた後、他の権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットする段階と、
前記リフレッシュレジスタがセットされた後、ポート権限が移行される他の時点後に前記共有メモリ部での前記内部リフレッシュ動作を活性化させる段階とをさらに有することを特徴とする請求項４に記載のメモリ装置のリフレッシュ方法。
【請求項６】
前記複数のポートのうちの何れか一つのポートから権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットする段階をさらに有することを特徴とする請求項４に記載のメモリ装置のリフレッシュ方法。
【請求項７】
いかなるタイプのリフレッシュ命令でも前記複数のポートのうちの所定の１つのポートから発生した時にのみ前記リフレッシュレジスタをセットする段階をさらに有することを特徴とする請求項４に記載のメモリ装置のリフレッシュ方法。
【請求項８】
権限のないリフレッシュ命令が発生する度に前記リフレッシュレジスタ内のリフレッシュカウントを増加させる段階と、
前記リフレッシュカウントが所定の基準値より大きい場合、ポート権限が移行される時点後に前記共有メモリ部での内部リフレッシュ動作を活性化させる段階と、
前記共有メモリ部での前記内部リフレッシュ動作が活性化された後、前記リフレッシュカウントを減少させる段階と、
前記共有メモリ部から権限のある（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生する度に前記リフレッシュカウントを減少させる段階とをさらに有することを特徴とする請求項２に記載のメモリ装置のリフレッシュ方法。
【請求項９】
前記メモリ装置は、ＤＲＡＭであり、前記共有メモリ部は、共有メモリバンクであることを特徴とする請求項２に記載のメモリ装置のリフレッシュ方法。
【請求項１０】
共有メモリ部と、
前記共有メモリ部に共有アクセスする複数のポートと、
少なくとも一つのリフレッシュ命令に関する情報を保存するリフレッシュレジスタと、
前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化させるか否かを決定するリフレッシュコントローラとを有することを特徴とするメモリ装置。
【請求項１１】
前記複数のポートのうち、権限を有するポートを指示するポート権限信号を発生させる権限制御部をさらに有することを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記リフレッシュレジスタは、権限のない（ｕｎａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生した時に前記リフレッシュコントローラによってセットされ、
前記リフレッシュコントローラは、前記リフレッシュレジスタがセットされた後、前記ポート権限の移行時点後に内部リフレッシュ動作が実行されるように前記共有メモリ部を制御することを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
前記リフレッシュコントローラは、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュレジスタをリセットし、
前記リフレッシュレジスタがリセットされた後、ポート権限が移行される他の時点後に前記内部リフレッシュ動作が実行されないように前記共有メモリ部を制御し、
前記リフレッシュレジスタがリセットされた後、他の権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットし、
前記リフレッシュレジスタがセットされた後、ポート権限が移行される他の時点後に前記内部リフレッシュ動作が実行されるように前記共有メモリ部を制御することを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記リフレッシュコントローラは、前記複数のポートのうちの何れか一つのポートから権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットすることを特徴とする請求項１２に記載のメモリ装置。
【請求項１５】
前記リフレッシュコントローラは、いかなるタイプのリフレッシュ命令でも前記複数のポートのうちの所定の１つのポートから発生した時にのみ前記リフレッシュレジスタをセットすることを特徴とする請求項１２に記載のメモリ装置。
【請求項１６】
前記リフレッシュレジスタは、前記リフレッシュコントローラによって権限のないリフレッシュ命令が発生する度に増加するリフレッシュカウントを保存し、
前記リフレッシュコントローラは、前記リフレッシュカウントが所定の基準値より大きい場合、ポート権限が移行される時点後に前記内部リフレッシュ動作が実行されるように前記共有メモリ部を制御し、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュカウントを減少させ、前記共有メモリ部から権限（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生する度に前記リフレッシュカウントを減少させることを特徴とする請求項１０に記載のメモリ装置。
【請求項１７】
前記メモリ装置は、ＤＲＡＭであり、前記共有メモリ部は、共有メモリバンクであることを特徴とする請求項１０に記載のメモリ装置。
【請求項１８】
第１データプロセッサによってアクセスされる第１メモリ部と、
第２データプロセッサによってアクセスされる第２メモリ部と、
第１ポートを介して前記第１データプロセッサによってアクセスされ、第２ポートを介して前記第２データプロセッサによってアクセスされる共有メモリ部と、
少なくとも一つのリフレッシュ命令に関連した情報を保存するリフレッシュレジスタと、
前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化させるか否かを決定するリフレッシュコントローラとを有することを特徴とするメモリシステム。
【請求項１９】
前記第１ポート及び前記第２ポートのうち、権限を有するポートを指示するポート権限信号を発生させる権限制御部をさらに有することを特徴とする請求項１８に記載のメモリシステム。
【請求項２０】
前記第１メモリ部、前記第２メモリ部、及び前記共有メモリ部は、半導体メモリ装置のコア内部に形成され、
前記リフレッシュレジスタと前記リフレッシュコントローラは、前記半導体メモリ装置の一部として形成されることを特徴とする請求項１８に記載のメモリシステム。
【請求項２１】
前記リフレッシュレジスタは、権限のないリフレッシュ命令が発生した時に前記リフレッシュコントローラによってセットされ、
前記リフレッシュコントローラは、前記リフレッシュレジスタがセットされた後、前記ポート権限の移行時点後に前記内部リフレッシュ動作が実行されるように前記共有メモリ部を制御し、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュレジスタをリセットし、前記リフレッシュレジスタがリセットされた後、ポート権限が移行される他の時点後に前記内部リフレッシュ動作が実行されないように前記共有メモリ部を制御することを特徴とする請求項１８に記載のメモリシステム。
【請求項２２】
前記リフレッシュコントローラは、前記複数のポートのうちの何れか一つのポートから権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットすることを特徴とする請求項２１に記載のメモリシステム。
【請求項２３】
前記リフレッシュコントローラは、いかなるタイプのリフレッシュ命令でも前記複数のポートのうちの所定の１つのポートから発生した時にのみ前記リフレッシュレジスタをセットすることを特徴とする請求項２１に記載のメモリシステム。
【請求項２４】
前記リフレッシュレジスタは、前記リフレッシュコントローラによって権限のないリフレッシュ命令が発生する度に増加するリフレッシュカウントを保存し、
前記リフレッシュコントローラは、前記リフレッシュカウントが所定の基準値より大きい場合、ポート権限が移行される時点後に内部リフレッシュ動作が実行されるように前記共有メモリ部を制御し、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュカウントを減少させ、前記共有メモリ部から権限（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生する度に前記リフレッシュカウントを減少させることを特徴とする請求項１８に記載のメモリシステム。
【請求項２５】
前記共有メモリ部は、モバイル装置に組み込まれるＤＲＡＭ装置の共有メモリバンクであることを特徴とする請求項１８に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳細には、マルチポートメモリ装置のリフレッシュ不足を防止することができるメモリ装置及びそのリフレッシュ方法並びにメモリシステムに関する。
【背景技術】
【０００２】
図１は、従来技術によるリフレッシュ不足を生ずるマルチポートＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなマルチポートメモリ装置のブロック図である。
図１を参照すると、マルチポートメモリ装置１００は、第１ポート１０２、第２ポート１０４、第１メモリバンク１０６、第２メモリバンク１０８、第３メモリバンク１１０、第４メモリバンク１１２、及びアクセスコントローラ１１４を含む。
【０００３】
第１メモリバンク１０６は、第１ポート１０２を介して第１データプロセッサ（図示せず）によってのみアクセス（ａｃｃｅｓｓ）され、第３メモリバンク１１０と第４メモリバンク１１２は、第２ポート１０４を介して第２データプロセッサ（図示せず）によってのみアクセスされる。
第２メモリバンク（または、共有メモリバンク）１０８は、第１ポート１０２と第２ポート１０４とを介してそれぞれ第１データプロセッサと第２データプロセッサとによってアクセス（または、共有アクセス（ｓｈａｒｅｄ  ａｃｃｅｓｓ））される。
【０００４】
例えば、与えられた時間に第１ポート１０２と第２ポート１０４とのうちの何れか一つのみが第２メモリバンク（共有メモリバンク）１０８に対するアクセス権限を有する。
アクセスコントローラ１１４は、第２メモリバンク（共有メモリバンク）１０８と第１ポート１０２及び第２ポート１０４との間のアクセスを仲裁する。
一方、第１ポート１０２は、常に（ａｔ  ａｎｙ  ｔｉｍｅ）第１ポート１０２の専用メモリバンク（すなわち、第１メモリバンク１０６）に対するアクセス権限を有し、同様に、第２ポート１０４は、常に第２ポート１０４の専用メモリバンク（すなわち、第３メモリバンク１１０と第４メモリバンク１１２）とに対するアクセス権限を有する。
【０００５】
図２は、図１のマルチポートメモリ装置でリフレッシュ不足が発生した場合、それによる影響を説明するためのタイミング図である。
図１と図２を参照すると、アクセスコントローラ１１４は、第１ポート１０２と第２ポート１０４のうち、第２メモリバンク（共有メモリバンク）１０８に対するアクセス権限を有するポートを指示する権限信号を発生させる。
【０００６】
図２で、第１ポート１０２と第２ポート１０４のそれぞれは、第２メモリバンク（共有メモリバンク）１０８にＣＢＲ（ＣＡＳ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）ｂｅｆｏｒｅ  ＲＡＳ（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ））命令（または、リフレッシュ命令）を発生させる。ＣＢＲ命令は、第２メモリバンク（共有メモリバンク）１０８のオートリフレッシュ（ａｕｔｏ−ｒｅｆｒｅｓｈ）動作実行のために発生する命令である。
【０００７】
オートリフレッシュ動作は、メモリセルに保存されたデータの消滅前にメモリセルのデータを読み出し、該読み出した情報に合わせてメモリセルを初期の電荷量に再充填する動作である。
特に、メモリセルに保存されたデータを保全するために、リフレッシュ動作が要求されるメモリ装置（例えば、ＤＲＡＭ）は、リフレッシュ動作を周期的に反復して初めてデータが消滅されない。
【０００８】
図２で、ＣＢＲ命令のそれぞれは、第１ポート１０２と第２ポート１０４のそれぞれが第２メモリバンク（共有メモリバンク）１０８に対するアクセス権限を有さない時に発生する。したがって、ＣＢＲ命令によるオートリフレッシュ動作は、第２メモリバンク（共有メモリバンク）１０８で実行されず、その結果、第２メモリバンク１０８（共有メモリバンク）には、リフレッシュ不足現象が発生しうる。
【０００９】
図３は、従来技術による図１の第２メモリバンクで発生するリフレッシュ不足を説明するためのタイミング図である。
図１〜図３を参照すると、第１メモリバンク１０６は、第１ポート１０２から受信されたすべてのＣＢＲ命令を実行する。同様に、第３メモリバンク１１０と第４メモリバンク１１２のそれぞれは、第２ポート１０４から受信されたすべてのＣＢＲ命令を実行する。
【００１０】
第２メモリバンク（共有メモリバンク）１０８は、第１ポート１０２又は第２ポート１０４のうち、第２メモリバンク（共有メモリバンク）１０８に対するアクセス権限があるポートから受信されたＣＢＲ命令のみを実行する。
したがって、第１ポート１０２及び第２ポート１０４から発生した権限のない（ｕｎａｕｔｈｏｒｉｚｅｄ）ＣＢＲ命令（すなわち、第２メモリバンク（共有メモリバンク）１０８に対するアクセス権限のないポートから受信されたＣＢＲ命令、図３の第２メモリバンクの“Ｘ印”部）は、第２メモリバンク（共有メモリバンク）１０８で実行されないこともある。
【００１１】
例えば、図３で、第１メモリバンク１０６及び第３メモリバンク１１０、第４メモリバンク１１２のそれぞれは、第１ポート１０２及び第２ポート１０４から発生したＣＢＲ命令に基づいて７回のオートリフレッシュを実行するが、第２メモリバンク（共有メモリバンク）１０８は、５回のオートリフレッシュのみを実行する。
従って、第２メモリバンク（共有メモリバンク）１０８の少ないオートリフレッシュ回数は、第２メモリバンク（共有メモリバンク）１０８のメモリセルがデータ保全のための十分な電荷を有することができないリフレッシュ不足（ｒｅｆｒｅｓｈ  ｓｔａｒｖａｔｉｏｎ）をもたらしうる。
【００１２】
図４及び図５は、従来技術によるリフレッシュ不足を防止できる方法を説明するためのタイミング図である。
図１、図４、及び図５を参照すると、図４で、第１データプロセッサ及び第２データプロセッサのそれぞれ（図示せず）は、第１ポート１０２と第２ポート１０４とに接続されて第２メモリバンク（共有メモリバンク）１０８に対するポート権限の移行時点前にそれぞれＣＢＲ命令を発生させる。したがって、第２メモリバンク（共有メモリバンク）１０８でのリフレッシュ動作は、ポート権限の移行時点で直ちに実行される。
【００１３】
図５は、図３のタイミング図と近似しているが、ポート権限の移行時点のそれぞれで付加的なリフレッシュ動作１２０が起きる。図５で、第２メモリバンク（共有メモリバンク）１０８のリフレッシュ動作の総回数は、１０回となり、図３の第２メモリバンク（共有メモリバンク）１０８のリフレッシュ動作の総回数である５回より多い。
【００１４】
図５において、第２メモリバンク（共有メモリバンク）１０８のリフレッシュ不足は防止することができるが、それぞれのリフレッシュ動作は、少なくない時間消費と電力消費とをもたらしうる。すなわち、ポート権限の移行時点ごとに発生する第２メモリバンク（共有メモリバンク）１０８のリフレッシュ動作は、メモリ装置１０の動作時間と電力消費とに影響を及ぼすことになってしまう。したがって、マルチポートメモリ装置の共有メモリバンクで少ないリフレッシュ動作でリフレッシュ不足を防止できるスキームが必要となっているという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明は上記従来のマルチポートメモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、共有メモリバンクでのリフレッシュ不足を防止することのできるメモリ装置及びそのリフレッシュ方法並びにメモリシステムを提供することにある。
【００１６】
また、本発明の他の目的は、マルチポートメモリ装置の動作速度及び電力消費に実質的に影響を及ぼさずに共有メモリバンクでのリフレッシュ不足を防止することのできるメモリ装置及びそのリフレッシュ方法並びにメモリシステムを提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するためになされた本発明によるメモリ装置のリフレッシュ方法は、メモリ装置のリフレッシュ動作の実行方法であって、少なくとも一つのリフレッシュ命令についての情報をリフレッシュレジスタに保存する段階と、前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化するか否かを決定する段階とを有することを特徴とする。
【００１８】
前記内部リフレッシュ動作は、前記メモリ装置の共有メモリ部でなされ、前記共有メモリ部は、前記メモリ装置の複数のポートによって共有されてアクセスされることが好ましい。
前記複数のポートのうち、ポート権限を有するポートを指示するポート権限信号を発生させる段階をさらに有することが好ましい。
権限のない（ｕｎａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生した時に前記リフレッシュレジスタをセットする段階と、前記リフレッシュレジスタがセットされた後、前記ポート権限の移行時点後に前記共有メモリ部での内部リフレッシュ動作を活性化させる段階とをさらに有することが好ましい。
前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュレジスタをリセットする段階と、前記リフレッシュレジスタがリセットされた後、ポート権限が移行される他の時点後に前記共有メモリ部での前記内部リフレッシュ動作をディスエーブルさせる段階と、前記リフレッシュレジスタがリセットされた後、他の権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットする段階と、前記リフレッシュレジスタがセットされた後、ポート権限が移行される他の時点後に前記共有メモリ部での前記内部リフレッシュ動作を活性化させる段階とをさらに有することが好ましい。
【００１９】
前記複数のポートのうちの何れか一つのポートから権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットする段階をさらに有することが好ましい。
いかなるタイプのリフレッシュ命令でも前記複数のポートのうちの所定の１つのポートから発生した時にのみ前記リフレッシュレジスタをセットする段階をさらに有することが好ましい。
権限のないリフレッシュ命令が発生する度に前記リフレッシュレジスタ内のリフレッシュカウントを増加させる段階と、前記リフレッシュカウントが所定の基準値より大きい場合、ポート権限が移行される時点後に前記共有メモリ部での内部リフレッシュ動作を活性化させる段階と、前記共有メモリ部での前記内部リフレッシュ動作が活性化された後、前記リフレッシュカウントを減少させる段階と、前記共有メモリ部から権限のある（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生する度に前記リフレッシュカウントを減少させる段階とをさらに有することが好ましい。
前記メモリ装置は、ＤＲＡＭであり、前記共有メモリ部は、共有メモリバンクであることが好ましい。
【００２０】
上記目的を達成するためになされた本発明によるメモリ装置は、共有メモリ部と、前記共有メモリ部に共有アクセスする複数のポートと、少なくとも一つのリフレッシュ命令に関する情報を保存するリフレッシュレジスタと、前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化させるか否かを決定するリフレッシュコントローラとを有することを特徴とする。
【００２１】
前記複数のポートのうち、権限を有するポートを指示するポート権限信号を発生させる権限制御部をさらに有することが好ましい。
前記リフレッシュレジスタは、権限のない（ｕｎａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生した時に前記リフレッシュコントローラによってセットされ、前記リフレッシュコントローラは、前記リフレッシュレジスタがセットされた後、前記ポート権限の移行時点後に内部リフレッシュ動作が実行されるように前記共有メモリ部を制御することが好ましい。
前記リフレッシュコントローラは、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュレジスタをリセットし、前記リフレッシュレジスタがリセットされた後、ポート権限が移行される他の時点後に前記内部リフレッシュ動作が実行されないように前記共有メモリ部を制御し、前記リフレッシュレジスタがリセットされた後、他の権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットし、前記リフレッシュレジスタがセットされた後、ポート権限が移行される他の時点後に前記内部リフレッシュ動作が実行されるように前記共有メモリ部を制御することが好ましい。
【００２２】
前記リフレッシュコントローラは、前記複数のポートのうちの何れか一つのポートから権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットすることが好ましい。
前記リフレッシュコントローラは、いかなるタイプのリフレッシュ命令でも前記複数のポートのうちの所定の１つのポートから発生した時にのみ前記リフレッシュレジスタをセットすることが好ましい。
前記リフレッシュレジスタは、前記リフレッシュコントローラによって権限のないリフレッシュ命令が発生する度に増加するリフレッシュカウントを保存し、前記リフレッシュコントローラは、前記リフレッシュカウントが所定の基準値より大きい場合、ポート権限が移行される時点後に前記内部リフレッシュ動作が実行されるように前記共有メモリ部を制御し、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュカウントを減少させ、前記共有メモリ部から権限（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生する度に前記リフレッシュカウントを減少させることが好ましい。
前記メモリ装置は、ＤＲＡＭであり、前記共有メモリ部は、共有メモリバンクであることが好ましい。
【００２３】
上記目的を達成するためになされた本発明によるメモリシステムは、第１データプロセッサによってアクセスされる第１メモリ部と、第２データプロセッサによってアクセスされる第２メモリ部と、第１ポートを介して前記第１データプロセッサによってアクセスされ、第２ポートを介して前記第２データプロセッサによってアクセスされる共有メモリ部と、少なくとも一つのリフレッシュ命令に関連した情報を保存するリフレッシュレジスタと、前記リフレッシュレジスタに保存された前記情報に基づいてポート権限の移行時点で内部リフレッシュ動作を活性化させるか否かを決定するリフレッシュコントローラとを有することを特徴とする。
【００２４】
前記第１ポート及び前記第２ポートのうち、権限を有するポートを指示するポート権限信号を発生させる権限制御部をさらに有することが好ましい。
前記第１メモリ部、前記第２メモリ部、及び前記共有メモリ部は、半導体メモリ装置のコア内部に形成され、前記リフレッシュレジスタと前記リフレッシュコントローラは、前記半導体メモリ装置の一部として形成されることが好ましい。
前記リフレッシュレジスタは、権限のないリフレッシュ命令が発生した時に前記リフレッシュコントローラによってセットされ、前記リフレッシュコントローラは、前記リフレッシュレジスタがセットされた後、前記ポート権限の移行時点後に前記内部リフレッシュ動作が実行されるように前記共有メモリ部を制御し、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュレジスタをリセットし、前記リフレッシュレジスタがリセットされた後、ポート権限が移行される他の時点後に前記内部リフレッシュ動作が実行されないように前記共有メモリ部を制御することが好ましい。
【００２５】
前記リフレッシュコントローラは、前記複数のポートのうちの何れか一つのポートから権限のないリフレッシュ命令が発生した時に前記リフレッシュレジスタをセットすることが好ましい。
前記リフレッシュコントローラは、いかなるタイプのリフレッシュ命令でも前記複数のポートのうちの所定の１つのポートから発生した時にのみ前記リフレッシュレジスタをセットすることが好ましい。
前記リフレッシュレジスタは、前記リフレッシュコントローラによって権限のないリフレッシュ命令が発生する度に増加するリフレッシュカウントを保存し、前記リフレッシュコントローラは、前記リフレッシュカウントが所定の基準値より大きい場合、ポート権限が移行される時点後に内部リフレッシュ動作が実行されるように前記共有メモリ部を制御し、前記共有メモリ部での前記内部リフレッシュ動作が完了した後、前記リフレッシュカウントを減少させ、前記共有メモリ部から権限（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生する度に前記リフレッシュカウントを減少させることが好ましい。
前記共有メモリ部は、モバイル装置に組み込まれるＤＲＡＭ装置の共有メモリバンクであることが好ましい。
【発明の効果】
【００２６】
本発明に係るメモリ装置及びそのリフレッシュ方法並びにメモリシステムによれば、共有メモリバンクでのリフレッシュ不足を防止することができるという効果がある。
また、マルチポートメモリ装置の動作速度及び電力消費に実質的に影響を及ぼさずに共有メモリバンクでのリフレッシュ不足を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
次に、本発明に係るメモリ装置及びそのリフレッシュ方法並びにメモリシステムを実施するための最良の形態の具体例を図面を参照しながら説明する。
【００２８】
図６は、本発明の実施形態によるメモリシステムを含むモバイル装置のブロック図である。
無線通信システム（図示せず）との接続のためのアンテナ２０４を含む携帯電話（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）であり得るモバイル装置２００は、リフレッシュ不足を防止できるメモリシステム２０２を含みうる。
【００２９】
メモリシステム２０２は、モデムチップ２０６、ＬＣＤ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）２１０、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）／Ｍｅｄｉａチップ２１２、第１メモリ装置（例えば、ＮＯＲフラッシュメモリ装置）２１６、第２メモリ装置（例えば、ＮＡＮＤフラッシュメモリ装置）２１８、及び第３メモリ装置（例えば、共有バンクを含むＤＲＡＭメモリ装置、以下‘マルチポートメモリ装置’と称する）２２０を含む。
【００３０】
モデムチップ２０６は、アンテナ２０４を介して無線通信システムとのデータの送受信を実行することができ、無線通信システムとのコミュニケーションのためのモデムデータプロセッサ２０８を含む。
ＬＣＤ２１０は、メモリシステム２０２から生成された画像及び／または音声を出力することができるものである。
【００３１】
ＡＰ／Ｍｅｄｉａチップ２１２は、モバイル装置２００に具現可能なモジュール（図示せず、例えば、カメラモジュール、ディスプレイモジュールなど）に対するアプリケーションを実行してメディアデータ（例えば、画像及び／または音声）を生成させうる。
ＡＰ／Ｍｅｄｉａチップ２１２は、ＬＣＤ２１０のディスプレイ機能実行のためのＡＰ／Ｍｅｄｉａプロセッサ２１４を含む。
【００３２】
第１メモリ装置２１６は、メモリシステム２０２のコミュニケーション機能提供のために関連データを保存することができ、このためにひたすらモデムデータプロセッサ２０８によってのみアクセスされる。
第２メモリ装置２１８は、メモリシステム２０２のディスプレイ機能提供のために関連データを保存することができ、このためにひたすらＡＰ／Ｍｅｄｉａプロセッサ２１４によってのみアクセスされる。
【００３３】
マルチポートメモリ装置２２０は、モデムデータプロセッサ２０８及びＡＰ／Ｍｅｄｉａプロセッサ２１４によって共有アクセスされてメモリシステム２０２のコミュニケーション機能提供のための関連データ及びディスプレイ機能提供のための関連データを保存できる。
マルチポートメモリ装置２２０は、マルチポート半導体ＤＲＡＭであり得る。
【００３４】
図７は、図６のマルチポートメモリ装置を示すブロック図である。
図６と図７とを参照すれば、マルチポートメモリ装置２２０は、第１ポート２２２、メモリコア２２４、第２ポート２２６、第１リフレッシュカウンター２３６、第１ローデコーダ２３８、第２リフレッシュカウンター２４０、第２ローデコーダ２４２、第３リフレッシュカウンター２４４、第３ローデコーダ２４６、リフレッシュコントローラ２４８、権限制御部２５０、リフレッシュ命令マルチプレクサ２５２、リフレッシュレジスタ２５４、及び論理回路部２６０を含む。
【００３５】
第１ポート２２２は、複数のメモリセルアレイが内蔵されたメモリコア２２４に対するモデムデータプロセッサ２０８のアクセスを実行し、第２ポート２２６は、メモリコア２２４に対するＡＰ／Ｍｅｄｉａプロセッサ２１４のアクセスを実行する。
メモリコア２２４は、第１メモリバンク２２８、第２メモリバンク（または、共有メモリバンク）２３０、第３メモリバンク２３２、及び第４メモリバンク２３４を含む。
第１メモリバンク２２８は、第１ポート２２２を介してモデムデータプロセッサ２０８によってのみアクセスされる。
【００３６】
第２メモリバンク（共有メモリバンク）２３０は、第１ポート２２２と第２ポート２２６とを介してそれぞれモデムデータプロセッサ２０８とＡＰ／Ｍｅｄｉａプロセッサ２１４とによってアクセス（または、共有アクセス）される。
第３メモリバンク２３２と第４メモリバンク２３４は、第２ポート２２６を介してＡＰ／Ｍｅｄｉａプロセッサ２１４によってのみアクセスされる。
【００３７】
第１リフレッシュカウンター２３６と第１ローデコーダ２３８は、第１ポート２２２を介して入力されたリフレッシュ命令を第１メモリバンク２２８で実行させる。
例えば、第１リフレッシュカウンター２３６は、第１メモリバンク２２８でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第１ローデコーダ２３８は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該メモリアドレスのメモリに対して第１ポート２２２を介して入力されたリフレッシュ命令を実行させる。
【００３８】
第２リフレッシュカウンター２４０と第２ローデコーダ２４２は、第２ポート２２６を介して入力されたリフレッシュ命令を第３メモリバンク２３２及び第４メモリバンク２３４で実行させる。
例えば、第２リフレッシュカウンター２４０は、第３メモリバンク２３２及び第４メモリバンク２３４でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第２ローデコーダ２４２は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該メモリアドレスのメモリに対して第２ポート２２６を介して入力されたリフレッシュ命令を実行させる。
【００３９】
第３リフレッシュカウンター２４４と第３ローデコーダ２４６は、第１ポート２２２、第２ポート２２６及び／またはリフレッシュコントローラ２４８を介して入力されたリフレッシュ命令を、第２メモリバンク（共有メモリバンク）２３０でリフレッシュ不足なしに実行させる。
リフレッシュコントローラ２４８は、第２メモリバンク（共有メモリバンク）２３０でのリフレッシュ不足を防止するための内部リフレッシュ命令（Ｉｎｔｅｒｎａｌ  Ｒｅｆｒｅｓｈ）を発生させる。
【００４０】
内部リフレッシュ命令による第２メモリバンク（共有メモリバンク）２３０の内部リフレッシュ動作は、リフレッシュコントローラ２４８によって活性化されるリフレッシュ動作である。
対して、オートリフレッシュ動作（または、コマンド（ｃｏｍｍａｎｄ）リフレッシュ動作）は、第１ポート２２２と第２ポート２２６のうちの何れか一つのポートから発生したリフレッシュ命令によって実行されるリフレッシュ動作である。
【００４１】
リフレッシュコントローラ２４８は、リフレッシュデータプロセッサ２５６とリフレッシュメモリ装置２５８とを含む。
リフレッシュデータプロセッサ２５６は、以下、図８〜図１３に基づいて説明する第２メモリバンク（共有メモリバンク）２３０のリフレッシュ不足防止のための方法を実行することができ、リフレッシュメモリ装置２５８は、リフレッシュデータプロセッサ２５６が第２メモリバンク（共有メモリバンク）２３０のリフレッシュ不足を防止するためのアルゴリズム（例えば、ソフトウェア）を保存できる。
リフレッシュコントローラ２４８の構成は、本発明の実施形態に限定されず、多様な形態（例えば、論理回路）に具現可能であるということは勿論である。
【００４２】
権限制御部２５０は、所定の時間に第１ポート２２２と第２ポート２２６のうち、第２メモリバンク（共有メモリバンク）２３０に対するポート権限を有するポートを指示するポート権限信号（権限）を発生させる。
リフレッシュ命令マルチプレクサ２５２は、権限制御部２５０から発生したポート権限信号に基づいて第１ポート２２２から発生したリフレッシュ命令（１ｓｔ  Ｐｏｒｔ  Ｒｅｆｒｅｓｈ  ＣＭＤ）または第２ポート２２６から発生したリフレッシュ命令（２ｓｔ  Ｐｏｒｔ  Ｒｅｆｒｅｓｈ  ＣＭＤ）のうち何れか一つのリフレッシュ命令を選択する。
【００４３】
リフレッシュレジスタ２５４は、少なくとも一つのリフレッシュ命令についての情報を保存できる。リフレッシュレジスタ２５４は、リフレッシュコントローラ２４８と共に、以下の、図８〜図１３に基づいて説明する第２メモリバンク（共有メモリバンク）２３０のリフレッシュ不足防止のための方法を実行するが、これについての詳細な説明は後述する。
論理回路部２６０は、リフレッシュ命令マルチプレクサ２５２から出力されたリフレッシュ命令信号（Ｒｅｆｒｅｓｈ  ｂｙ  ＣＭＤ）とリフレッシュデータプロセッサ２５６から出力された内部リフレッシュ命令との論理和（ＯＲ）を演算し、該演算結果を出力することができる。
【００４４】
第３リフレッシュカウンター２４４と第３ローデコーダ２４６は、論理回路部２６０の出力結果に基づいて第２メモリバンク（共有メモリバンク）２３０のリフレッシュ動作を実行する。
例えば、第１ポート２２２と第２ポート２２６から権限（ａｕｔｈｏｒｉｚｅｄ）リフレッシュ命令が発生した場合、リフレッシュ命令マルチプレクサ２５２の出力信号（Ｒｅｆｒｅｓｈ  ｂｙ  ＣＭＤ）が第１論理レベル（例えば、‘ハイ’）状態になる。
また、リフレッシュコントローラ２４８は、第２メモリバンク（共有メモリバンク）２３０の内部リフレッシュ動作実行のための内部リフレッシュ命令（または、内部リフレッシュ信号）を活性化させる。
【００４５】
このとき、論理回路部２６０は、リフレッシュ命令マルチプレクサ２５２から出力されたリフレッシュ命令信号（Ｒｅｆｒｅｓｈ  ｂｙ  ＣＭＤ）とリフレッシュデータプロセッサ２５６から出力された内部リフレッシュ命令との論理和を演算し、該演算結果を出力することができる。
論理回路部２６０の出力信号は、第３リフレッシュカウンター２４４と第３ローデコーダ２４６に受信される。
【００４６】
論理回路部２６０の出力信号が第１論理レベル（例えば、‘ハイ’）である場合、第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させる。
第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ命令を実行させる。
論理回路部２６０は、ＯＲゲートとして具現可能であるが、排他論理和（ＸＯＲ）ゲート、ＡＮＤゲート、排他否定論理和（ＮＸＯＲ）ゲート、ＮＡＮＤゲート、またはＮＯＲゲートなどの組み合わせで具現されることもできるということは勿論である。
【００４７】
図８は、本発明の実施形態によるリフレッシュレジスタのセット、リセットによるリフレッシュ不足防止方法を説明するためのタイミング図である。
図８は、図７のリフレッシュレジスタ２５４が１ビットレジスタである場合に、リフレッシュレジスタ２５４のセットまたはリセットを用いてリフレッシュ不足を防止する方法を説明するためのタイミング図であって、リフレッシュレジスタ２５４は、少なくとも１ビットを保存できる他の形態の保存装置でもあり得るということは勿論である。
【００４８】
図７と図８とを参照すると、第１ポート２２２及び第２ポート２２６のそれぞれは、第２メモリバンク（共有メモリバンク）２３０へのアクセスのための権限要請（１ｓｔ  Ｐｏｒｔ  Ａｕｔｈｏｒｉｔｙ  Ｒｅｑｕｅｓｔ及び２ｎｄ  Ｐｏｒｔ  Ａｕｔｈｏｒｉｔｙ  Ｒｅｑｕｅｓｔ）を権限制御部２５０に伝送する。
権限制御部２５０は、第１ポート２２２及び第２ポート２２６のうち、第２メモリバンク（共有メモリバンク）２３０に対する権限を有するポートを指示するポート権限信号を発生させる。
【００４９】
リフレッシュデータプロセッサ２５６は、第１ポート２２２及び第２ポート２２６から権限のない（ｕｎａｕｔｈｏｒｉｚｅｄ）ＣＢＲ命令（または、権限のないリフレッシュ命令）が発生する度にリフレッシュレジスタ２５４に保存された１ビットデータを第１論理レベル（例えば、‘ハイ’レベル）状態にセットする。
権限のないＣＢＲ命令は、第１ポート２２２及び第２ポート２２６のうち、第２メモリバンク（共有メモリバンク）２３０に対する権限のないポートから発生したリフレッシュ命令である。
【００５０】
例えば、第２メモリバンク（共有メモリバンク）２３０に対する権限が第２ポート２２６にある間に第１ポート２２２は権限のないＣＢＲ命令を発生させることが起こり得、第２メモリバンク（共有メモリバンク）２３０に対するポート権限が第１ポート２２２にある間に第２ポート２２６は権限のないＣＢＲ命令を発生させる。
【００５１】
リフレッシュデータプロセッサ２５６は、第１ポート２２２が権限のないＣＢＲ命令を発生させる場合（図８の“Ｔ１”時点）、リフレッシュレジスタ２５４に保存された１ビットデータを第１論理レベル（例えば、‘ハイ’レベル）状態にセットする。
リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０に対するポート権限が移行される前まで他の権限のないＣＢＲ命令が発生しても、リフレッシュレジスタ２５４に保存された１ビットデータを第１論理レベル（例えば、‘ハイ’レベル）状態に保持する。
【００５２】
リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータが第１論理レベル（例えば、‘ハイ’レベル）にセットされた以後に第２メモリバンク（共有メモリバンク）２３０に対するポート権限が第２ポート２２６から第１ポート２２２に移行される時点（図８の“Ｔ２”）で内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’レベル）状態に活性化させる。
内部リフレッシュ信号が活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
【００５３】
リフレッシュ動作が活性化された以後（例えば、図８の“Ｔ３”）に、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータを第２論理レベル（例えば、‘ロー’レベル）状態にリセットさせ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
第２ポート２２６から権限のないＣＢＲ命令が発生した場合（図８の“Ｔ４”）、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータを再び第１論理レベル（例えば、‘ハイ’）状態にセットさせる。
【００５４】
また、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータが第１論理レベル（例えば、‘ハイレベル’）にセットされた以後に第２メモリバンク（共有メモリバンク）２３０のポート権限が第１ポート２２２から第２ポート２２６に変わる時点Ｔ５で内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’）状態に活性化させる。
リフレッシュ信号が活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
【００５５】
リフレッシュ動作が活性化された以後（例えば、図８の“Ｔ６”）に、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータを第２論理レベル（例えば、‘ロー’レベル）状態にリセットさせ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
リフレッシュレジスタ２５４の１ビットデータは、第１ポート２２２及び第２ポート２２６のうち少なくとも何れか一つのポートから権限のないＣＢＲ命令が発生しない限り第２論理レベル（例えば、‘ロー’）状態にリセット状態を保持する。
【００５６】
すなわち、ポート権限の移行時点（例えば、図８の“Ｔ７”と“Ｔ８”）でリフレッシュレジスタ２５４の１ビットデータはリセット状態に保持され、リフレッシュデータプロセッサ２５６は内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させるので、第２メモリバンク（共有メモリバンク）２３０に対するポート権限の移行時点で内部リフレッシュ動作は起きない。
【００５７】
図９は、本発明の実施形態によるリフレッシュレジスタのセット、リセットによるリフレッシュ不足防止方法を説明するためのタイミング図である。
図９は、第１ポート２２２及び第２ポート２２６のうち、単に既定のポート（例えば、第１ポート２２２）からＣＢＲ命令のいかなるタイプの（例えば、権限ＣＢＲ命令又は権限のないＣＢＲ命令）が発生した場合にのみリフレッシュレジスタ２５４の１ビットデータがセットされる場合を表わす。
【００５８】
図７と図９とを参照すると、リフレッシュデータプロセッサ２５６は、第１ポート２２２からＣＢＲ命令の何れか一形態（例えば、権限のないＣＢＲ命令）を受信する場合（図９の“Ｔ１１”）、リフレッシュレジスタ２５４の１ビットデータを第１論理レベル（例えば、‘ハイ’レベル）状態にセットする。
リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０に対するポート権限が移行される前まで他のＣＢＲ命令が発生しても、リフレッシュレジスタ２５４に保存された１ビットデータを第１論理レベル（例えば、‘ハイ’レベル）状態に保持する。
【００５９】
第２メモリバンク（共有メモリバンク）２３０に対するポート権限が第２ポート２２６から第１ポート２２２に移行される時点（図９の“Ｔ１２”）でリフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータが第１論理レベル（例えば、‘ハイ’レベル）にセットされた以後に内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’レベル）状態に活性化させる。
リフレッシュ信号が活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
【００６０】
リフレッシュ動作が活性化された以後（例えば、図９の“Ｔ１３”）に、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータを第２論理レベル（例えば、‘ロー’レベル）状態にリセットさせ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
【００６１】
図９で詳しく説明したマルチポートメモリ装置２２０のリフレッシュ不足防止方法は、単に第１ポート２２２から発生したＣＢＲ命令のみがリフレッシュレジスタ２５４をセットするのに利用される。したがって、第２ポート２２６から発生したＣＢＲ命令は、リフレッシュレジスタ２５４をセットさせることができない。
例えば、第２メモリバンク（共有メモリバンク）２３０に対してポート権限が第１ポート２２２にある場合（“Ｔ１４”と“Ｔ１５”との間）に発生した第２ポート２２６の権限のないＣＢＲ命令は、リフレッシュレジスタ２５４をセットさせることができない。
したがって、リフレッシュレジスタ２５４がリセットされた時点（Ｔ１３）以後に第２メモリバンク（共有メモリバンク）２３０に対するポート権限の移行時点（例えば、Ｔ１５とＴ１６）でリフレッシュコントローラ２４８による内部リフレッシュ動作は起きない。
【００６２】
リフレッシュレジスタ２５４は、第１ポート２２２から他のＣＢＲ命令（例えば、権限ＣＢＲ命令）が発生した場合（Ｔ１７）、第１論理レベル（例えば、‘ハイ’レベル）にリセットされる。
また、リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０のポート権限が第１ポート２２２から第２ポート２２６に変わる時点（Ｔ１８）でリフレッシュレジスタ２５４の１ビットデータが第１論理レベル（例えば、‘ハイ’レベル）状態にセットされた以後に内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’）状態に活性化させる。
【００６３】
リフレッシュ信号が活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
リフレッシュ動作が活性化された以後（例えば、図８の“Ｔ１９”）に、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４の１ビットデータを第２論理レベル（例えば、‘ロー’レベル）状態にリセットさせ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
リフレッシュレジスタ２５４の１ビットデータは、第１ポート２２２からＣＢＲ命令が発生しない限り第２論理レベル（例えば、‘ロー’）状態にリセット状態を保持する。
【００６４】
したがって、第１ポート２２２からＣＢＲ命令が発生しない限り第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で内部リフレッシュ動作は実行されない。
すなわち、図９に基づいて説明されたリフレッシュ不足防止方法によれば、第２メモリバンク（共有メモリバンク）２３０のリフレッシュ動作回数は、第１ポート２２２によってのみアクセスされる第１メモリバンク２２８のリフレッシュ動作回数より大きいか同じであり得る。
【００６５】
図１０は、本発明の他の実施形態によるリフレッシュ不足防止方法を説明するためのタイミング図である。
図１０に基づいて詳しく説明するマルチポートメモリ装置２２０のリフレッシュ不足防止方法は、内部リフレッシュ動作発生カウント（または、回数）のトラッキングを用いてリフレッシュ不足を防止する方法であって、図７のリフレッシュレジスタ２５４は、マルチビットデータを保存するマルチビットレジスタになり得る。
この場合、リフレッシュレジスタ２５４は、マルチビットデータを保存する他の形態の保存装置になり得るということは勿論である。
【００６６】
図７と図１０とを参照すると、リフレッシュデータプロセッサ２５６は、第１ポート２２２と第２ポート２２６のうち何れか一つのポートから発生した権限のないＣＢＲ命令の発生カウント（または、回数）がリフレッシュレジスタ２５４に保存されるように制御する。
したがって、リフレッシュデータプロセッサ２５６は、第１ポート２２２と第２ポート２２６のうち何れか一つのポートから権限のないＣＢＲ命令が発生した場合、リフレッシュレジスタ２５４に保存された権限のないＣＢＲ命令カウントを増加させる。
【００６７】
リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点でリフレッシュレジスタ２５４に保存された権限のないＣＢＲ命令カウントが基準値（例えば、“０”）より大きい時、内部リフレッシュ命令（Ｉｎｔｅｒｎａｌ  Ｒｅｆｒｅｓｈ  ｓｉｇｎａｌ）を第１論理レベル（例えば、‘ハイ’レベル）状態にセットさせる。
内部リフレッシュ命令が第１論理レベル（例えば、‘ハイ’レベル）状態に活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
【００６８】
また、リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点でリフレッシュ動作が発生した場合、リフレッシュレジスタ２５４に保存された権限のないＣＢＲ命令カウントを減少させる。
例えば、リフレッシュデータプロセッサ２５６は、第１ポート２２２から権限のないＣＢＲ命令が発生した場合（図１０の“Ｔ２１”）、リフレッシュレジスタ２５４に保存されたカウントを“＋１”に増加させる。
また、リフレッシュデータプロセッサ２５６は、第１ポート２２２から他の権限のないＣＢＲ命令が発生した場合（図１０の“Ｔ２２”）、リフレッシュレジスタ２５４に保存されたカウントを“＋２”に増加させる。
【００６９】
リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点（例えば、“Ｔ２３”）でリフレッシュレジスタ２５４に保存された権限のないＣＢＲ命令カウントが基準値（例えば、“０”）より大きい場合、内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’レベル）状態にセットさせる。
内部リフレッシュ命令が第１論理レベル（例えば、‘ハイ’レベル）状態に活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
【００７０】
また、内部リフレッシュ動作が実行された後（図１０の“Ｔ２４”）、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４に保存されたカウントを“＋２”から“＋１”に減少させ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点（図１０の“Ｔ２５”）でリフレッシュレジスタ２５４に保存された権限のないＣＢＲ命令カウントがいまだに基準値（例えば、“０”）より大きい場合、内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’レベル）状態にセットさせる。
【００７１】
内部リフレッシュ命令が第１論理レベル（例えば、‘ハイ’レベル）状態に活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
また、内部リフレッシュ動作が実行された後（図１０の“Ｔ２６”）、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４に保存されたカウントを“＋１”から“＋０”に減少させ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
【００７２】
リフレッシュレジスタ２５４に保存されたカウントが基準値（例えば、“０”）になった以後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点（図１０の“Ｔ２７”と“Ｔ２８”）で内部リフレッシュ動作は実行されない。
すなわち、リフレッシュレジスタ２５４に保存されたカウントが他の権限のないＣＢＲ命令の発生によって増加するまで第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で内部リフレッシュ動作は実行されない。
【００７３】
したがって、本実施形態によれば、第２メモリバンク（共有メモリバンク）２３０のリフレッシュ動作回数は、第１ポート２２２と第２ポート２２６とによってそれぞれ専用されてアクセスされる第１メモリバンク２２８、第３メモリバンク２３２、及び第４メモリバンク２３４で実行されるリフレッシュ回数より大きいか同じなので、第２メモリバンク（共有メモリバンク）２３０のリフレッシュ不足を防止できる効果がある。
【００７４】
図１１は、本発明の他の実施形態によるリフレッシュ不足防止方法を説明するためのタイミング図である。
図１１に基づいて詳しく説明するマルチポートメモリ装置２２０のリフレッシュ不足防止方法は、図１０に基づいて説明された方法と類似している。
しかし、図１１で、リフレッシュレジスタ２５４に保存されたカウントは、第１ポート２２２又は第２ポート２２６のポートから権限ＣＢＲ命令が発生した時にさらに減少する。
【００７５】
図７と図１１とを参照すると、リフレッシュデータプロセッサ２５６は、第１ポート２２２から権限のないＣＢＲ命令が発生した場合（図１１の“Ｔ３１”）、リフレッシュレジスタ２５４に保存されたカウントを“＋１”に増加させる。
リフレッシュデータプロセッサ２５６は、第２ポート２２６から権限ＣＢＲ命令が発生した場合（図１１の“Ｔ３２”）、リフレッシュレジスタ２５４に保存されたカウントを“＋１”から“＋０”に減少させる。
また、リフレッシュデータプロセッサ２５６は、第１ポート２２２から他の権限のないＣＢＲ命令が発生した場合（図１１の“Ｔ３３”）、リフレッシュレジスタ２５４に保存されたカウントを“＋０”から“＋１”に増加させる。
【００７６】
リフレッシュデータプロセッサ２５６は、第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点（例えば、“Ｔ３４”）でリフレッシュレジスタ２５４に保存された権限のないＣＢＲ命令カウントが基準値（例えば、“０”）より大きい場合、内部リフレッシュ命令を第１論理レベル（例えば、‘ハイ’レベル）状態にセットさせる。
内部リフレッシュ命令が第１論理レベル（例えば、‘ハイ’レベル）状態に活性化されることで第３リフレッシュカウンター２４４は、第２メモリバンク（共有メモリバンク）２３０でリフレッシュが実行されるメモリアドレスまでカウント値を増加させ、第３ローデコーダ２４６は、増加したカウント値に相応するメモリアドレスをデコーディングにより生成し、該デコーディングで生成したアドレスのメモリに対してリフレッシュ動作を実行させる。
【００７７】
また、内部リフレッシュ動作が実行された後（図１１の“Ｔ３５”）、リフレッシュデータプロセッサ２５６は、リフレッシュレジスタ２５４に保存されたカウントを“＋１”から“＋０”の減少させ、内部リフレッシュ命令を第２論理レベル（例えば、‘ロー’レベル）状態に非活性化させる。
リフレッシュレジスタ２５４に保存されたカウントが基準値（例えば、“０”）になった以後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点（図１１の“Ｔ３６”と“Ｔ３７”）で内部リフレッシュ動作は実行されない。
【００７８】
すなわち、リフレッシュレジスタ２５４に保存されたカウントが他の権限のないＣＢＲ命令の発生によって増加するまで第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で内部リフレッシュ動作は実行されない。
したがって、本実施形態によれば、第２メモリバンク（共有メモリバンク）２３０のリフレッシュ動作回数は、第１ポート２２２と第２ポート２２６とによってそれぞれ専用されてアクセスされる第１メモリバンク２２８、第３メモリバンク２３２、及び第４メモリバンク２３４で実行されるリフレッシュ回数より大きいか同じなので、第２メモリバンク（共有メモリバンク）２３０のリフレッシュ不足を防止できる効果がある。
【００７９】
図１２は、従来技術によるリフレッシュ不足防止方法と本発明の実施形態によるリフレッシュ不足防止方法とによるそれぞれのリフレッシュ回数を比べるためのタイミング図である。
図４、図７、図８、及び図１０〜図１２を参照すると、図４に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１２の“３０２”）は、権限ＣＢＲ命令（“３０４”）発生によるリフレッシュ（すなわち、オートリフレッシュ）及び第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点ごとに実行される内部リフレッシュを含む。
【００８０】
図８に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１２の“３１６”）は、権限ＣＢＲ命令発生によるリフレッシュ（すなわち、オートリフレッシュ）及び権限のないＣＢＲ命令（“３１０”、“３１２”、及び“３１４”）のそれぞれが発生した後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で実行されるそれぞれの内部リフレッシュを含む。
【００８１】
図１０に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１２の“３１８”）は、権限ＣＢＲ命令３０４発生によるリフレッシュと３個の権限のないＣＢＲ命令（３０６、３０８、及び３１０）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する３個の内部リフレッシュを含む。
また、“３１８”のリフレッシュは、権限のないＣＢＲ命令（“３１２”及び“３１４”）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する内部リフレッシュを含む。
【００８２】
図１１に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１２の“３２０”）は、権限ＣＢＲ命令（３０４）発生によるリフレッシュと３個の権限のないＣＢＲ命令（３０６、３０８、及び３１０）と１個の権限ＣＢＲ命令（３０４）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する２個の内部リフレッシュを含む。
また、“３２０”のリフレッシュは、権限のないＣＢＲ命令（“３１２”及び“３１４”）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する内部リフレッシュを含む。
【００８３】
図１３は、従来技術によるリフレッシュ不足防止方法と本発明の他の実施形態によるリフレッシュ不足防止方法とによるそれぞれのリフレッシュ回数を比べるためのタイミング図である。
図４、図９、図１０、及び図１３を参照すると、図４に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１３の“３３２”）は、権限ＣＢＲ命令発生（“３０４”及び“３３０”）によるリフレッシュ（すなわち、オートリフレッシュ）及び第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点ごとに実行される内部リフレッシュを含む。
【００８４】
図９に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１３の“３３４”）は、権限ＣＢＲ命令（“３０４”及び“３３０”）発生によるリフレッシュ（すなわち、オートリフレッシュ）及び所定のポート（例えば、第１ポート２２２）からのＣＢＲ命令（“３１０”及び“３３０”）それぞれが発生した後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で実行されるそれぞれの内部リフレッシュを含む。
【００８５】
図１０に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１３の“３３６”）は、権限ＣＢＲ命令（“３０４”及び“３３０”）発生によるリフレッシュと３個の権限のないＣＢＲ命令（３０６、３０８、及び３１０）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する３個の内部リフレッシュを含む。
また、“３３６”のリフレッシュは、権限のないＣＢＲ命令（“３１２”及び“３１４”）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する内部リフレッシュを含む。
【００８６】
図１１に基づいて詳しく説明した第２メモリバンク（共有メモリバンク）２３０のリフレッシュ（図１２の“３３８”）は、権限ＣＢＲ命令（“３０４”及び“３３０”）発生によるリフレッシュと３個の権限のないＣＢＲ命令（３０６、３０８、及び３１０）と１個の権限ＣＢＲ命令（３０４）後に第２メモリバンク（共有メモリバンク）２３０のポート権限移行時点で発生する２個の内部リフレッシュを含む。
また、“３３８”のリフレッシュは、権限のないＣＢＲ命令（３１２）後に第２メモリバンク（共有メモリバンク）２３０のポート権限転換時点で発生する内部リフレッシュを含む。
【００８７】
すなわち、本発明の実施形態によるメモリ装置のリフレッシュ方法によれば、マルチポートメモリ装置２２０の第２メモリバンク（共有メモリバンク）２３０で十分なリフレッシュ動作が実行されうる。
また、図８〜図１１に基づいて詳しく説明したマルチポートメモリ装置２２０のリフレッシュ回数は、マルチポートメモリ装置２２０の動作速度及び電力消費に実質的に影響を及ぼさない効果がある。
【００８８】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００８９】
本発明は、マルチポートメモリ装置のリフレッシュ不足を防止できる方法、装置、及びそのシステムで使用可能である。
【図面の簡単な説明】
【００９０】
【図１】従来技術によるリフレッシュ不足を生ずるマルチポートＤＲＡＭのようなマルチポートメモリ装置のブロック図である。
【図２】図１のマルチポートメモリ装置でリフレッシュ不足が発生した場合、それによる影響を説明するためのタイミング図である。
【図３】従来技術による図１の第２メモリバンクで発生するリフレッシュ不足を説明するためのタイミング図である。
【図４】従来技術によるリフレッシュ不足を防止できる方法を説明するためのタイミング図である。
【図５】従来技術によるリフレッシュ不足を防止できる方法を説明するためのタイミング図である。
【図６】本発明の実施形態によるメモリシステムを含むモバイル装置のブロック図である。
【図７】図６のマルチポートメモリ装置を示すブロック図である。
【図８】本発明の実施形態によるリフレッシュレジスタのセット、リセットによるリフレッシュ不足防止方法を説明するためのタイミング図である。
【図９】本発明の実施形態によるリフレッシュレジスタのセット、リセットによるリフレッシュ不足防止方法を説明するためのタイミング図である。
【図１０】本発明の他の実施形態によるリフレッシュ不足防止方法を説明するためのタイミング図である。
【図１１】本発明の他の実施形態によるリフレッシュ不足防止方法を説明するためのタイミング図である。
【図１２】従来技術によるリフレッシュ不足防止方法と本発明の実施形態によるリフレッシュ不足防止方法とによるそれぞれのリフレッシュ回数を比べるためのタイミング図である。
【図１３】従来技術によるリフレッシュ不足防止方法と本発明の他の実施形態によるリフレッシュ不足防止方法とによるそれぞれのリフレッシュ回数を比べるためのタイミング図である。
【符号の説明】
【００９１】
２００      モバイル装置
２０２      メモリシステム
２０４      アンテナ
２０６      モデムチップ
２０８      モデムデータプロセッサ
２１０      ＬＣＤ
２１２      ＡＰ／Ｍｅｄｉａチップ
２１４      ＡＰ／Ｍｅｄｉａプロセッサ
２１６      第１メモリ装置
２１８      第２メモリ装置
２２０      マルチポートメモリ装置
２２２      第１ポート
２２４      メモリコア
２２６      第２ポート
２２８      第１メモリバンク
２３０      第２メモリバンク（共有メモリバンク）
２３２      第３メモリバンク
２３４      第４メモリバンク
２３６      第１リフレッシュカウンター
２３８      第１ローデコーダ
２４０      第２リフレッシュカウンター
２４２      第２ローデコーダ
２４４      第３リフレッシュカウンター
２４６      第３ローデコーダ
２４８      リフレッシュコントローラ
２５０      権限制御部
２５２      リフレッシュ命令マルチプレクサ
２５４      リフレッシュレジスタ
２５６      リフレッシュデータプロセッサ
２５８      リフレッシュメモリ装置
２６０      論理回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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