(57)【要約】【課題】プレーナ型素子を用いながら、小型かつ安価な絶縁膜破壊型の半導体記憶装置を提供することである。【解決手段】半導体記憶装置は、第１の方向に延伸するビット線ＢＬと、第１の方向に交差する第２の方向に延伸するワード線ＷＬと、ビット線とワード線との交点に対応するように設けられた半導体層３０と、ワード線およびビット線に向かう半導体層の表面領域のうち第１の表面部分とビット線との間を接続するビット線コンタクトＢＬＣと、半導体層の表面領域のうち第１の表面部分に隣接する第２の表面部分に形成され、半導体層とワード線とを電気的に絶縁するワード線絶縁膜４０とを備え、半導体層、ワード線およびワード線絶縁膜がキャパシタを成し、ワード線とビット線との間に電位差を与えることによってワード線絶縁膜を破壊してデータを記憶する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の方向に延伸するビット線と、
前記第１の方向に交差する第２の方向に延伸するワード線と、
前記ビット線と前記ワード線との交点に対応するように設けられた半導体層と、
前記ワード線および前記ビット線に向かう前記半導体層の表面領域のうち第１の表面部分と前記ビット線との間を接続するビット線コンタクトと、
前記半導体層の前記表面領域のうち前記第１の表面部分に隣接する第２の表面部分に形成され、前記半導体層と前記ワード線とを電気的に絶縁するワード線絶縁膜とを備え、
前記半導体層、前記ワード線および前記ワード線絶縁膜がキャパシタを成し、
前記ワード線と前記ビット線との間に電位差を与えることによって前記ワード線絶縁膜を破壊してデータを記憶することを特徴とする半導体記憶装置。
【請求項２】
前記半導体層は、前記第１の表面部分の下に第１導電型の第１の半導体領域、前記第２の表面部分の下に第２導電型の第２の半導体領域を有し、
前記第１の半導体領域と前記第２の半導体領域とはそれらの間にｐｎ接合を成し、
前記ビット線コンタクトは、前記第１の半導体領域に接続し、
前記ワード線絶縁膜は、前記第２の半導体領域上に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ワード線の直下には、前記ワード線絶縁膜を介して前記第２の半導体領域が設けられており、前記第１の半導体領域は、設けられていないことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層に設けられ、前記第１の半導体領域よりも不純物濃度の低い電界緩和層をさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記ワード線上において前記第２の方向へ延伸する金属線と、
前記金属線と前記ワード線とを接続する金属プラグとをさらに備え、
前記ワード線は、前記ワード線絶縁膜の一端からはみ出した拡張領域を有し、前記金属プラグは、前記ワード線のうち前記拡張部分上にコンタクトしていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、ＭＯＳ（Metal-Oxide Semiconductor）型キャパシタのゲート絶縁膜を破壊することによってデータを記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
各種の大規模メモリの歩留まりを向上させるために、リダンダンシが利用される。リダンダンシは、予め特定されている不良セルを実際の使用時にアクセスしないように、その不良セルの座標を記憶する技術である。不良セルの座標を記憶するために、ＲＯＭ（読み出し専用メモリ）が利用される。ＲＯＭとしては、例えば、キャパシタの絶縁膜を破壊することによってデータを記憶するメモリがある。このような絶縁膜破壊型ＲＯＭでは、不良箇所の座標を記憶しておくための書込み処理（絶縁膜破壊処理）は、１回だけでよい。また、絶縁膜破壊処理による記憶は信頼性が高い。
【０００３】
しかし、従来の絶縁膜破壊型ＲＯＭは、ビット線またはワード線が形成される平面に対して垂直方向へ積層された縦型のキャパシタおよびダイオードを有する。このような立体的（３次元的）に積み重ねられたキャパシタおよびダイオードを形成する製造工程は、複雑であり、専用の製造工程を必要とする。従って、このような従来の絶縁膜破壊型ＲＯＭはコスト高になるという問題がある。
【０００４】
非特許文献４では、プレーナ型素子を用いて絶縁膜破壊型ＲＯＭを形成している。しかし、絶縁膜破壊型ＲＯＭを構成するために、複数のＰ型ＭＯＳＦＥＴを用いる必要がある。これでは、ＲＯＭの占有面積が増大してしまう。
【非特許文献１】2003 IEEE International Solid-State Circuits Conference Digest of Technical Papers, p.284
【非特許文献２】IEEE Transactions on Device and Materials Reliability, Vol.4, No.3, September 2004, p.416
【非特許文献３】IEEE Electron Device Letters, Vol.25, No.5, May 2004, p.271
【非特許文献４】2004 IEEE Custom Integrated Circuits Conference (CICC 2004), p.p.469-472
【発明の開示】
【発明が解決しようとする課題】
【０００５】
プレーナ型素子を用いながら、小型かつ安価な絶縁膜破壊型の半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、第１の方向に延伸するビット線と、前記第１の方向に交差する第２の方向に延伸するワード線と、前記ビット線と前記ワード線との交点に対応するように設けられた半導体層と、前記ワード線および前記ビット線に向かう前記半導体層の表面領域のうち第１の表面部分と前記ビット線との間を接続するビット線コンタクトと、前記半導体層の前記表面領域のうち前記第１の表面部分に隣接する第２の表面部分に形成され、前記半導体層と前記ワード線とを電気的に絶縁するワード線絶縁膜とを備え、
前記半導体層、前記ワード線および前記ワード線絶縁膜がキャパシタを成し、前記ワード線と前記ビット線との間に電位差を与えることによって前記ワード線絶縁膜を破壊してデータを記憶することを特徴とする。
【発明の効果】
【０００７】
本発明による絶縁膜破壊型半導体記憶装置は、プレーナ型素子を用いながら、小型かつ安価に製造することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った絶縁膜破壊型ＲＯＭのセルアレイ領域の平面図である。本実施形態によるＲＯＭは、第１の方向としてのカラム方向に延伸する複数のビット線ＢＬと、カラム方向に対して直交する第２の方向としてのロウ方向に延伸する複数のワード線ＷＬとを備えている。ビット線ＢＬとワード線ＷＬとの交点に対応するように半導体層３０がアイランド状に形成されている。半導体層３０がある領域は、ＳＯＩ（Silicon On Insulator）構造になっている。半導体層３０のそれぞれは、ＳＴＩ（Shallow Trench Isolation）によって互いに電気的に絶縁分離されている。絶縁膜破壊型ＲＯＭのメモリセルは、半導体層３０の各々に１つずつ設けられている。
【００１０】
ワード線ＷＬは、例えば、ドープトポリシリコンから成る。ビット線ＢＬは、例えば、銅からなる。
【００１１】
図２は、図１のＩ−Ｉ線に沿った断面図である。本実施形態によるＲＯＭは、ＳＯＩ基板上に形成されている。ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に設けられた埋込み絶縁膜（以下、ＢＯＸ層ともいう）２０と、ＢＯＸ層２０上に設けられたＳＯＩ層とから構成される。半導体層３０は、ＳＯＩ層を加工することによって形成される。
【００１２】
半導体層３０は、ワード線ＷＬおよびビット線ＢＬに向かう半導体層３０の表面領域を有する。半導体層３０の表面領域は、ビット線コンタクトＢＬＣが接続する第１の表面部分ＳＲ１と、ワード線ＷＬがワード線絶縁膜４０を介して設けられている第２の表面部分ＳＲ２とを含む。半導体層３０は、第１の表面部分ＳＲ１の下に第１の半導体領域としてのｎ＋型半導体領域３１と、第２の表面部分ＳＲ２の下に第２の半導体領域としてのｐ型半導体領域３２とを含む。半導体領域３１と半導体領域３２との間にｐｎ接合部が形成されている。
【００１３】
ビット線コンタクトＢＬＣは、層間絶縁膜ＩＬＤ内に設けられた金属プラグであり、例えば、タングステンから成る。ビット線コンタクトＢＬＣは、ビット線ＢＬと半導体層３０の半導体領域３１との間を電気的に接続する。
【００１４】
半導体層３０の第２の表面部分上には、ワード線絶縁膜４０が設けられている。ワード線絶縁膜４０上には、ワード線ＷＬが設けられている。ワード線ＷＬは、例えば、ｐ＋型ポリシリコンから成る。ワード線絶縁膜４０は、ワード線ＷＬを半導体層３０から電気的に絶縁している。
【００１５】
半導体層３０の第１の表面部分ＳＲ１と第２の表面部分ＳＲ２とは、互いに隣接する。ビット線コンタクトＢＬＣの直下には、シリサイド５０を介して半導体領域３１のみが存在しており、半導体領域３２は存在していない。一方、ワード線ＷＬの直下には、ワード線絶縁膜４０を介して半導体領域３２のみが存在しており、半導体領域３１は存在しない。即ち、ビット線コンタクトＢＬＣは、その底面全体が第１の表面部分ＳＲ１上に存在し、ワード線ＷＬは、その底面全体が第２の表面部分ＳＲ２上に存在している。半導体領域３１と半導体領域３２との間のｐｎ接合部の上方には、ワード線ＷＬおよびビット線コンタクトＢＬＣが両方とも存在しない。
【００１６】
ワード線ＷＬおよび半導体領域３１上には、それぞれシリサイド５０が設けられている。これにより、ワード線ＷＬの抵抗およびビット線コンタクトＢＬＣのコンタクト抵抗が低減される。ワード線ＷＬの側面には、絶縁膜８０および側壁層６０が設けられている。絶縁膜８０および側壁層６０は、半導体領域３１へ不純物を導入する際およびシリサイド５０を形成する際のマスク（スペーサ）として機能する。
【００１７】
シリサイド５０、絶縁膜８０および側壁層６０の上にバリア層７０が形成され、さらにその上に層間絶縁膜ＩＬＤが堆積されている。シリサイド５０は、例えば、ニッケルシリサイドである。層間絶縁膜ＩＬＤ内にビット線ＢＬが埋め込まれている。絶縁膜８０および側壁層６０は、例えば、シリコン酸化膜からなる。バリア層７０は、例えば、シリコン窒化膜からなる。
【００１８】
半導体層３０、ワード線絶縁膜４０およびワード線ＷＬは、ＭＯＳキャパシタを成している。このＭＯＳキャパシタのワード線絶縁膜４０は、ワード線ＷＬとビット線ＢＬとの間に電位差を与えることによって破壊される。ワード線絶縁膜４０が破壊されると、ワード線ＷＬと半導体層３０とが導通する。ワード線絶縁膜４０が破壊されていない場合、ワード線ＷＬと半導体層３０との間は、非道通状態を維持する。これによって、ＭＯＳキャパシタがバイナリデータ“０”または“１”を記憶する。このデータは、例えば、メインメモリの不良箇所を示すために用いられる。
【００１９】
半導体領域３１と３２との間に形成されるｐｎ接合（ダイオード）は、プログラム対象でないメモリセルを保護するために設けられている。本実施形態によるメモリセルは、１つのキャパシタおよび１つのダイオードからなる。
【００２０】
図３は、４つのメモリセルＭＣ１〜ＭＣ４を示す等価回路図である。メモリセルＭＣ１〜ＭＣ４は、ワード線ＷＬ１、ＷＬ２およびビット線ＢＬ１、ＢＬ２の各交点に対応して設けられている。メモリセルＭＣ１およびＭＣ２のそれぞれに含まれるダイオードのカソード（第１の半導体領域３１）は、ビット線ＢＬ１に接続されている。メモリセルＭＣ３およびＭＣ４のそれぞれに含まれるダイオードのカソード（第１の半導体領域３１）は、ビット線ＢＬ２に接続されている。メモリセルＭＣ１およびＭＣ３のそれぞれに含まれるＭＯＳキャパシタの一方の電極は、ワード線ＷＬ１として機能する。メモリセルＭＣ２およびＭＣ４のそれぞれに含まれるＭＯＳキャパシタの一方の電極は、ワード線ＷＬ２として機能する。メモリセルＭＣ１〜ＭＣ４のそれぞれに含まれるＭＯＳキャパシタの他方の電極は、メモリセルＭＣ１〜ＭＣ４のそれぞれに含まれるダイオードのアノード（第２の半導体領域３２）に接続されている。
【００２１】
例えば、メモリセルＭＣ２のワード線絶縁膜４０を破壊する（以下、ブロウともいう）場合、ワード線ＷＬ２に高レベル電位Ｖｐ、ワード線ＷＬ１に低レベル電位Ｖ０を印加し、ビット線ＢＬ１に低レベル電位Ｖ０、ビット線ＢＬ２に高レベル電位Ｖｐを印加する。これにより、ワード線ＷＬ２およびビット線ＢＬ１によってメモリセルＭＣ２に電位差（Ｖｐ−Ｖ０）が生じる。この電位差は、メモリセルＭＣ２のダイオードを順方向にバイアスするので、電位差（Ｖｐ−Ｖ０）のほとんどがメモリセルＭＣ２のキャパシタに印加される。その結果、電流がワード線ＷＬ２からメモリセルＭＣ２を介してビット線ＢＬ１へ流れ、メモリセルＭＣ２のＭＯＳキャパシタがブロウされる。
【００２２】
これに対し、メモリセルＭＣ１およびＭＣ４には、電位差が生じない。メモリセルＭＣ３には、電位差（Ｖｐ−Ｖ０）が生じるが、この電位差は、メモリセルＭＣ３のダイオードを逆方向にバイアスする。従って、ダイオードが崩壊されない限り、メモリセルＭＣ３のＭＯＳキャパシタには電位差は印加されない。その結果、メモリセルＭＣ１、ＭＣ３およびＭＣ４のそれぞれのＭＯＳキャパシタは破壊されること無く、そのままの状態を維持する。各メモリセルのダイオードは、該ダイオードの逆バイアスがＭＯＳキャパシタに印加されることを防止し、それによってプログラム対象以外のメモリセルＭＣがブロウされることを防止する。
【００２３】
本実施形態において、図２に示すように、ワード線ＷＬは、半導体領域３１と３２との間のｐｎ接合上に無く、距離Ｄ２だけ離間した半導体領域３２上に設けられている。もし、このｐｎ接合の上方にワード線絶縁膜４０が存在した場合、例えば、上記メモリセルＭＣ３のようにダイオードに対して逆バイアスが印加されたときに、ワード線ＷＬ１と第１の半導体領域３１との間のワード線絶縁膜４０に直接そのバイアスが印加されることになる。従って、プログラム対象のメモリセルＭＣ１だけで無く、メモリセルＭＣ３のＭＯＳキャパシタまでブロウされるおそれがある。この場合、メモリセルＭＣ３のＭＯＳキャパシタが、ワード線ＷＬ１と第１の半導体領域３１との間で直接短絡してしまう。
【００２４】
これに対し、本実施形態のように、ワード線ＷＬが半導体領域３１と３２との間のｐｎ接合上に無い場合、ダイオードに対して逆バイアスが印加された場合、その逆バイアスは、ダイオードにのみ印加され、ワード線絶縁膜４０には直接印加されない。ＭＯＳキャパシタをブロウしたときの電流は必ず半導体領域３２および３１を通過する。よって、例えば、上述のように、メモリセルＭＣ３のキャパシタをブロウすることなく、メモリセルＭＣ１のキャパシタをブロウすることができる。このように、ワード線ＷＬとｐｎ接合とが離間していることによって、ダイオードによるキャパシタの保護機能が十分に発揮される。
【００２５】
一般に、キャパシタに用いられるワード線絶縁膜４０の面積（ワード線ＷＬと第２の半導体領域３２との対向面積）が小さくなるにつれて、破壊（プログラム（書込み））は難しくなる。これに対して、ワード線絶縁膜の破壊を或る程度容易にするために、キセノン(Ｘｅ)等の元素をワード線絶縁膜４０中に打ち込むことが有効である。キセノンは、メモリセルのダイオード特性に悪影響を及ぼさないため、メモリセルの読出し特性を劣化させることなく書込み特性を改善することができる。即ち、キセノン(Ｘｅ)等の元素をワード線絶縁膜４０中に打ち込むことによって、キャパシタに用いられるワード線絶縁膜４０の面積を小さくすることができる。その結果、各メモリセルＭＣの占有面積を小さくすることができる。
【００２６】
次に、第１の実施形態による絶縁膜破壊型ＲＯＭの製造方法を説明する。図４から図８は、本実施形態による絶縁膜破壊型ＲＯＭの製造方法を示す断面図である。
【００２７】
まず、シリコン基板１０、ＢＯＸ層２０およびＳＯＩ層３０を有するＳＯＩ基板を用意する。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、ＳＯＩ層３０をアイランド状に加工する。これにより、隣接する複数のＳＯＩ層３０の間には、シリコン酸化膜が充填され、それにより素子分離ＳＴＩが形成される。図４では、アイランド状に加工されたＳＯＩ層３０の１つが表示されている。尚、ＳＯＩ層３０には、予めボロンなどのｐ型不純物がイオン注入されている。
【００２８】
次に、図５に示すようにＳＯＩ層３０上にワード線絶縁膜４０が形成される。ワード線絶縁膜４０は、ＣＭＯＳ製造プロセスにおけるゲート絶縁膜形成工程と同様の工程で形成され得る。ワード線絶縁膜４０上にｐ＋型のワード線材料４５が堆積される。ワード線材料４５を高濃度のｐ＋型にするためには、ｐ型不純物を拡散しながらポリシリコンを堆積する方法あるいは堆積後にｐ型不純物をイオン注入する方法が用いられる。
【００２９】
次に、図５に示すように、ワード線絶縁膜４０に適度な欠陥を誘起するために、不純物（例えば、Ｘｅ）をイオン注入する。尚、ワード線絶縁膜４０に欠陥を誘起するための不純物導入は、ワード線材料４５の堆積後から層間絶縁膜ＩＬＤが形成されるまでに実行すればよい。
【００３０】
次に、リソグラフィおよびＲＩＥを用いて、ワード線材料４５を図６に示すように加工する。これにより、ｐ＋型のワード線ＷＬが形成される。続いて、ワード線ＷＬの上面および側面を熱酸化し、薄いシリコン酸化膜８０を保護膜として形成する。
【００３１】
次に、側壁層材料を、ワード線ＷＬ、ＳＯＩ層３０およびＳＴＩ上に堆積する。この側壁層材料を異方的にエッチバックすることにより、ワード線ＷＬの側面に面するように側壁層６０が形成される。側壁層６０は、単一膜（例えば、シリコン窒化膜単体）でもよい。あるいは、側壁層６０は、複数種類の材料の積層膜（例えば、シリコン酸化膜およびシリコン窒化膜の複合膜）でも構わない。
【００３２】
続いて、ワード線ＷＬおよび側壁層６０をマスクとして用いて、ｎ型不純物（例えば、燐または砒素）がＳＯＩ層３０へイオン注入される。熱処理を施すことによって、ｎ＋型の第１の半導体領域３１がｐ型の第２の半導体領域３２に隣接するように形成される。ｎ＋型の第１の半導体領域３１は、リソグラフィを用いずに自己整合的に形成され得る。このとき、半導体領域３１と半導体領域３２との間のｐｎ接合は、ワード線ＷＬの下まで拡散しないようにする。これは、上述のようにｐｎ接合にキャパシタの保護機能を十分に発揮させるためである。ｐｎ接合がワード線ＷＬの下まで拡散しないように、第１の半導体領域３１に注入されるｎ型不純物は、燐よりも砒素であることが好ましい。また、側壁層６０がワード線ＷＬの側面に厚く形成されるように、側壁層材料を厚く堆積することが好ましい。例えば、側壁層材料の堆積膜厚は、ワード線材料４５の堆積膜厚と同程度以上が好ましい。尚、半導体領域３１に注入されるｎ型不純物は、ワード線ＷＬにも同時に注入される。しかし、ワード線ＷＬのｐ＋型不純物濃度が十分に高濃度にドーピングされているため、ワード線ＷＬ導電型は、ｐ型のままである。
【００３３】
次に、図８に示すように、ワード線ＷＬおよび第１の半導体領域３１上にシリサイド５０を形成する。シリサイド５０は、例えば、ニッケルシリサイドなどである。シリサイド５０は、露出されたワード線ＷＬの上面および第１の半導体領域３１上にのみ自己整合的に形成される。
【００３４】
この後、公知の技術を用いて、バリア膜７０、層間絶縁膜ＩＬＤ、ビット線コンタクトＢＬＣおよび金属配線を形成する。これにより、図２に示す断面構造が得られる。
【００３５】
以上のように、本実施形態による絶縁膜破壊型ＲＯＭは、プレーナ型ＣＭＯＳプロセス技術を用いて製造可能である。従って、本実施形態による絶縁膜破壊型ＲＯＭは、製造コストが従来の縦型構造に比べて安価となる。尚且つ、本実施形態によるメモリセルＭＣは、１つのキャパシタおよび１つのダイオードから構成される。従って、従来のプレーナ型素子を用いた絶縁膜破壊型ＲＯＭよりも微細化に優れている。その結果、本実施形態による絶縁膜破壊型ＲＯＭは、プレーナ型素子を用いながら、小型かつ安価に製造することができる。
【００３６】
（第２の実施形態）
図９は、本発明に係る第２の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第２の実施形態は、第１の半導体領域３１と第２の半導体領域３２との間にｎ型の電界緩和層３３をさらに備えている点で第１の実施形態と異なる。電界緩和層３３は、ｎ＋型の第１の半導体領域３１の不純物濃度よりも低いｎ型の不純物濃度を有する。
【００３７】
電界緩和層３３および第１の半導体領域３１に導入される不純物は、両方とも同じｎ型不純物でもよいが、互いに異なるｎ型不純物であってもよい。例えば、電界緩和層３３および第１の半導体領域３１に導入される不純物は、それぞれ砒素および砒素、燐および燐、砒素および燐、あるいは、燐および砒素であってよい。
【００３８】
電界緩和層３３および第１の半導体領域３１を形成するために、ワード線ＷＬの側壁には、第１の側壁層６１および第２の側壁層６２が設けられている。後述のように、電界緩和層３３は、第２の側壁層６２よりもワード線ＷＬに近い第１の側壁層６１をマスクとして用いてｎ型不純物をイオン注入することによって自己整合的に形成される。第１の半導体領域３１上のシリサイド５０は、第２の側壁層６２をマスクとして用いて自己整合的に形成されている。
【００３９】
第２の実施形態の製造方法について説明する。まず、図４から図６を参照して上述したようにＳＯＩ層３０およびワード線ＷＬ等を加工する。次に、図１０に示すように、第１の側壁層材料を、ワード線ＷＬ、ＳＯＩ層３０およびＳＴＩ上に堆積する。第１の側壁層材料を異方的にエッチバックすることにより、ワード線ＷＬの側面に面するように第１の側壁層６１が形成される。第１の側壁層６１は、単一膜（例えば、シリコン窒化膜単体）でもよい。あるいは、第１の側壁層６１は、複数種類の材料の積層膜（例えば、シリコン酸化膜およびシリコン窒化膜の複合膜）でも構わない。
【００４０】
続いて、ワード線ＷＬおよび第１の側壁層６１をマスクとして用いて、ｎ型不純物（例えば、燐または砒素）がＳＯＩ層３０へイオン注入される。熱処理を施すことによって、ｎ型の電界緩和層３３がｐ型の第２の半導体領域３２に隣接するように形成される。ｎ型の電界緩和層３３は、リソグラフィを用いずに自己整合的に形成され得る。このとき、電界緩和層３３と半導体領域３２との間のｐｎ接合は、ワード線ＷＬの直下まで拡散しないようにする。これは、ｐｎ接合によるキャパシタの保護機能を十分に発揮させるためである。
【００４１】
次に、図１１に示すように、第２の側壁層材料を、ワード線ＷＬ、第１の側壁層６１、ＳＯＩ層３０およびＳＴＩ上に堆積する。第２の側壁層材料を異方的にエッチバックすることにより、第１の側壁層６１の外面を被覆するように第２の側壁層６２が形成される。第２の側壁層６２は、単一膜（例えば、シリコン窒化膜単体）でもよい。あるいは、第２の側壁層６２は、複数種類の材料の積層膜（例えば、シリコン酸化膜およびシリコン窒化膜の複合膜）でも構わない。
【００４２】
続いて、ワード線ＷＬおよび第２の側壁層６２をマスクとして用いて、ｎ型不純物（例えば、燐または砒素）がＳＯＩ層３０へイオン注入される。熱処理を施すことによって、ｎ＋型の第１の半導体領域３１が電界緩和層３３内に形成される。ｎ＋型の第１の半導体領域３１は、リソグラフィを用いずに自己整合的に形成され得る。このとき、第１の半導体領域３１は、電界緩和層３３を越えて第２の半導体領域３２まで拡散しないようにする。これは、電界緩和層３３を有効に機能させるためである。その後、引き続きシリサイド５０を形成する。
【００４３】
その後、第１の実施形態の製造方法と同様に、バリア膜７０、層間絶縁膜ＩＬＤ、ビット線コンタクトＢＬＣおよび金属配線を形成する。これにより、第２の実施形態による構造が得られる。
【００４４】
このように、第２の実施形態では、ワード線ＷＬに比較的近い第１の側壁層６１を用いて電界緩和層３３を形成し、ワード線ＷＬから比較的離れた第２の側壁層６２を用いて第１の半導体領域３１上にシリサイド５０を形成する。これにより、第１の半導体領域３１上のシリサイド５０からｐ型の第２の半導体領域３２までの距離Ｄ３が図２に示すＤ１よりも大きくなる。即ち、第１の半導体領域３１上のシリサイド５０から電界緩和層３３と第２の半導体領域３２との間のｐｎ接合までの距離Ｄ３がＤ１より大きくなる。距離Ｄ３が大きくなることによって、ｐｎ接合から伸びる空乏層がシリサイド５０に到達することを防止し、これにより、パンチスルーによるｐｎ接合のリーク電流を抑制することができる。
【００４５】
第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。従って、第２の実施形態は、第１の実施形態の効果をも得ることができる。
【００４６】
（第３の実施形態）
図１２は、本発明に係る第３の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第３の実施形態は、第２の半導体領域３２がｎ型半導体である点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４７】
第２の半導体領域３２がｎ型半導体である場合、第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。即ち、メモリセルＭＣは、ダイオードを有さず、ＭＯＳキャパシタのみから構成される。
【００４８】
図１３は、第３の実施形態による４つのメモリセルＭＣ１〜ＭＣ４を示す等価回路図である。第３の実施形態では、ＭＯＳキャパシタのみがワード線とビット線との間に接続され、ダイオードは設けられていない。このような形態の場合、プログラム時にワード線およびビット線に印加される電圧として３レベルの電位が必要となる。即ち、プログラム時に高レベル電位Ｖｐ、低レベル電位Ｖ０または中間レベル電位Ｖｍをワード線およびビット線に印加する。中間レベル電位Ｖｍは、ＶｐとＶ０との間の中間レベルの電位である。また、電位差（Ｖｍ−Ｖ０）および（Ｖｐ−Ｖｍ）は、各メモリセルＭＣ１〜ＭＣ４のＭＯＳキャパシタを破壊しない電位差である。換言すると、ＭＯＳキャパシタは、電位差（Ｖｍ−Ｖ０）および（Ｖｐ−Ｖｍ）によって破壊されず、かつ、電位差（Ｖｍ−Ｖ０）によって破壊されるように形成される。
【００４９】
例えば、メモリセルＭＣ２のＭＯＳキャパシタを選択的に破壊する場合、ビット線ＢＬ１に低レベル電位Ｖ０を印加し、ワード線ＷＬ２に高レベル電位Ｖｐを印加する。その他の非選択ワード線ＷＬ１および非選択ビット線ＢＬ２には中間レベル電位Ｖｍが印加される。
【００５０】
このとき、メモリセルＭＣ２のＭＯＳキャパシタには、電位差（Ｖｍ−Ｖ０）が印加される。従って、メモリセルＭＣ２のＭＯＳキャパシタは破壊される。一方、メモリセルＭＣ１、ＭＣ３、ＭＣ４の各ＭＯＳキャパシタには、それぞれ電位差（Ｖｍ−Ｖ０）、０、（Ｖｍ−Ｖ０）が印加される。よって、メモリセルＭＣ１、ＭＣ３、ＭＣ４の各ＭＯＳキャパシタは破壊されない。
【００５１】
このように、第３の実施形態は、ダイオードを有しないが、所望のメモリセルＭＣを選択的にブロウすることができるので、絶縁膜破壊型ＲＯＭとして機能する。第３の実施形態による絶縁膜破壊型ＲＯＭは、プレーナ型ＣＭＯＳプロセス技術を用いて製造可能である。従って、第３の実施形態による絶縁膜破壊型ＲＯＭは、製造コストが従来の縦型構造に比べて安価となる。尚且つ、第３の実施形態によるメモリセルＭＣは、１つのキャパシタから構成される。従って、従来のプレーナ型素子を用いた絶縁膜破壊型ＲＯＭよりも微細化に優れている。その結果、第３の実施形態による絶縁膜破壊型ＲＯＭは、プレーナ型素子を用いながら、小型かつ安価に製造することができる。
【００５２】
（第４の実施形態）
図１４は、本発明に係る第４の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第４の実施形態は、第１の半導体領域３１がｐ＋型半導体である点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５３】
第１の半導体領域３１がｐ＋型半導体である場合、第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。即ち、メモリセルＭＣは、第３の実施形態と同様にダイオードを有さず、ＭＯＳキャパシタのみから構成される。第４の実施形態の駆動方法は、第３の実施形態の駆動方法と同様である。よって、プログラム時にワード線およびビット線に印加される電圧として３レベルの電位（Ｖｐ，Ｖ０，Ｖｍ）が必要となる。
【００５４】
第４の実施形態のように第１および第２の半導体領域３１、３２がともにｐ型半導体であっても絶縁膜破壊型ＲＯＭは第３の実施形態と同様に機能する。第４の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００５５】
（第５の実施形態）
図１５は、本発明に係る第５の実施形態に従った絶縁膜破壊型ＲＯＭのセルアレイ領域の平面図である。第５の実施形態では、ワード線ＷＬがゲート電極Ｇとは別に設けられている。ワード線ＷＬは、ワード線コンタクトＷＬＣを介してゲート電極Ｇに電気的に接続されている。ワード線ＷＬを形成するために、ゲート電極Ｇよりも上層のメタル層が必要になる。このメタル層を用いて、ビット線コンタクトＢＬＣの領域に補助電極ＳＥが形成される。尚、第１から第４の実施形態におけるワード線ＷＬは、第５の実施形態におけるゲート電極Ｇに該当する。第５の実施形態では、便宜上、下層のポリシリコンからなるワード線をゲート電極Ｇと呼び、上層の金属配線をワード線ＷＬと呼ぶ。
【００５６】
図１６は、図１５のＩ−Ｉ線に沿った断面図である。ゲート電極Ｇの材料は、第１の実施形態のワード線ＷＬと同様でよいが、ゲート電極Ｇのカラム方向の幅は、第１の実施形態のワード線ＷＬのそれよりも広く形成されている。ゲート電極Ｇは、ＳＯＩ層３０の第２の半導体領域３２側のエッジからカラム方向へはみ出した拡張領域Ｒｅｘを有する。ワード線コンタクトＷＬＣは、ゲート電極Ｇの拡張領域Ｒｅｘ上に形成されている。
【００５７】
一般に、ゲート絶縁膜４１上にコンタクトプラグを形成した場合、ゲート絶縁膜４１を損傷する場合がある。よって、本実施形態では、ワード線コンタクトＷＬＣを、ＳＯＩ層３０からはみ出したゲート電極Ｇの拡張領域Ｒｅｘに形成する。これにより、ゲート絶縁膜４１への悪影響を抑制することができる。
【００５８】
ワード線ＷＬは、ワード線コンタクトＷＬＣを介してゲート電極Ｇに電気的に接続される。ワード線ＷＬは、ロウ方向にゲート電極Ｇに沿って延伸している。ワード線ＷＬは、例えば、銅などのメタル層で形成されている。図１５に示すように、ワード線コンタクトＷＬＣは、各メモリセルＭＣごとに設けられている。
【００５９】
プログラム時には絶縁膜を破壊するために十分な電流をゲート絶縁膜４１に流す必要がある。しかし、セルアレイに含まれるメモリセル数が増大し、セルアレイが大規模になると、シリサイド５０だけでは、ゲート電極（ワード線）の抵抗を十分に低くすることができない。そこで、第５の実施形態では、ゲート電極Ｇ上のシリサイド５０に加えて、金属配線としてのワード線ＷＬを設ける。これにより、ワード線ＷＬが低抵抗であるので、ゲート電極Ｇの抵抗が実質的に低抵抗化される。ゲート電極（ワード線）の抵抗が低くなると、セルアレイを大規模にすることができる。即ち、第５の実施形態による構成は、大規模なメモリセルアレイに適していると言える。
【００６０】
第５の実施形態による絶縁膜破壊型ＲＯＭの製造方法を説明する。まず、図４および図５を参照して上述したようにＳＯＩ層３０を加工し、ゲート電極材料４５を堆積する。ゲート電極材料４５は、ワード線材料４５と同じでよい。
【００６１】
次に、図１７に示すように、ゲート電極ＧがＳＯＩ層３０の一旦からロウ方向へはみ出すようにゲート電極材料４５を加工する。これにより、拡張領域Ｒｅｘが形成される。続いて、ゲート電極Ｇの上面および側面を熱酸化し、薄いシリコン酸化膜８０を保護膜として形成する。
【００６２】
次に、図１８に示すように、側壁層材料を、ゲート電極Ｇ、ＳＯＩ層３０およびＳＴＩ上に堆積する。この側壁層材料を異方的にエッチバックすることにより、ゲート電極Ｇの側面に面するように側壁層６０が形成される。側壁層６０は、単一膜（例えば、シリコン窒化膜単体）でもよい。あるいは、側壁層６０は、複数種類の材料の積層膜（例えば、シリコン酸化膜およびシリコン窒化膜の複合膜）でも構わない。
【００６３】
続いて、ゲート電極Ｇおよび側壁層６０をマスクとして用いて、ｎ型不純物（例えば、燐または砒素）がＳＯＩ層３０へイオン注入される。熱処理を施すことによって、ｎ＋型の第１の半導体領域３１がｐ型の第２の半導体領域３２に隣接するように形成される。ｎ＋型の第１の半導体領域３１は、リソグラフィを用いずに自己整合的に形成され得る。このとき、半導体領域３１と半導体領域３２との間のｐｎ接合は、ワード線ＷＬの下まで拡散しないようにする。
【００６４】
次に、図１９に示すように、ワード線ＷＬおよび第１の半導体領域３１上にシリサイド５０を形成する。シリサイド５０は、例えば、ニッケルシリサイドなどである。シリサイド５０は、露出されたワード線ＷＬの上面および第１の半導体領域３１上にのみ自己整合的に形成される。
【００６５】
図２０に示すように、バリア膜７０を形成後、層間絶縁膜ＩＬＤをバリア膜７０上に堆積する。層間絶縁膜ＩＬＤおよびバリア層７０を貫通するようにワード線コンタクトＷＬＣおよびビット線コンタクトＢＬＣが形成される。ワード線コンタクトＷＬＣは、ゲート電極Ｇの拡張領域Ｒｅｘ上に形成される。これにより、ワード線コンタクトＷＬＣは、ゲート絶縁膜４１に悪影響を与えない。ワード線コンタクトＷＬＣおよびビット線コンタクトＢＬＣは、例えば、タングステンからなり、ダマシンプロセスによって形成される。
【００６６】
図２０に示すように、ワード線ＷＬおよび補助電極ＳＥを、ダマシンプロセスを用いて形成する。ワード線ＷＬおよび補助電極ＳＥの材料は、例えば、銅である。
【００６７】
さらに、層間絶縁膜ＩＬＤを堆積し、ビアプラグＶＰおよびビット線ＢＬを形成する。これにより、図１６に示す構造が得られる。
【００６８】
第５の実施形態による絶縁膜破壊型ＲＯＭは、ゲート抵抗を下げることができる。これにより、多数のメモリセルＭＣから構成される大規模なセルアレイを実現することができる。大規模なセルアレイであっても、メモリセルＭＣ自体のサイズは小さいため、メモリ装置全体の大きさは、セルアレイの規模の割りに小さくなり得る。さらに、第５の実施形態は、第１の実施形態の効果も得ることができる。
【００６９】
（第６の実施形態）
図２１は、本発明に係る第６の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第６の実施形態は、第１の半導体領域３１と第２の半導体領域３２との間にｎ型の電界緩和層３３をさらに備えている点で第５の実施形態と異なる。電界緩和層３３は、ｎ＋型の第１の半導体領域３１の不純物濃度よりも低いｎ型の不純物濃度を有する。即ち、第６の実施形態は、第５の実施形態と第２の実施形態との組合せの実施形態である。従って、第１の側壁層６１、第２の側壁層６２および電界緩和層３３の構成およびそれらの製造方法は、第２の実施形態におけるそれと同様でよい。また、ゲート電極Ｇ，ワード線ＷＬ、ワード線コンタクトＷＬＣ、補助電極ＳＥ、ビアプラグＶＰの構成およびそれらの製造方法は、第５の実施形態の構成および製造方法と同様でよい。
【００７０】
第６の実施形態は、第５の実施形態および第２の実施形態の両方の効果を有する。即ち、第６の実施形態による絶縁膜破壊型ＲＯＭは、セルアレイを大規模にすることができるとともに、パンチスルーによるｐｎ接合のリーク電流を抑制することができる。
【００７１】
（第７の実施形態）
図２２は、本発明に係る第７の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第７の実施形態は、第２の半導体領域３２がｎ型半導体である点で第５の実施形態と異なる。第７の実施形態のその他の構成は、第５の実施形態の構成と同様でよい。即ち、第７の実施形態は、第５の実施形態と第３の実施形態との組合せである。
【００７２】
第７の実施形態では、第３の実施形態と同様に第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。従って、第７の実施形態の駆動方法は、第３の実施形態のそれと同様である。第７の実施形態は、第３の実施形態および第５の実施形態の両方の効果を有する。
【００７３】
（第８の実施形態）
図２３は、本発明に係る第８の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第８の実施形態は、第２の半導体領域３２がｐ＋型半導体である点で第５の実施形態と異なる。第８の実施形態のその他の構成は、第５の実施形態の構成と同様でよい。即ち、第８の実施形態は、第５の実施形態と第４の実施形態との組合せである。
【００７４】
第８の実施形態では、第３の実施形態および第４の実施形態と同様に第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。従って、第８の実施形態の駆動方法は、第３の実施形態のそれと同様である。第８の実施形態は、第４の実施形態および第５の実施形態の両方の効果を有する。
【００７５】
（第９の実施形態）
図２４は、本発明に係る第９の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第９の実施形態は、ワード線ＷＬの全体がシリサイド化されている点で第１の実施形態と異なる。第９の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。ワード線ＷＬの全体がシリサイド化されているため、ワード線ＷＬの抵抗が低下する。従って、第９の実施形態では、ゲート電極Ｇとワード線ＷＬとを個別に形成することなく、セルアレイを大規模にすることができる。
【００７６】
第９の実施形態による絶縁膜破壊型ＲＯＭは、図１８に示すシリサイド形成工程において、ワード線ＷＬのポリシリコンをフルシリサイド化すればよい。第９の実施形態のその他の製造方法は、第１の実施形態の製造方法と同様でよい。
【００７７】
（第１０の実施形態）
図２５は、本発明に係る第１０の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１０の実施形態は、第１の半導体領域３１と第２の半導体領域３２との間にｎ型の電界緩和層３３をさらに備えている点で第９の実施形態と異なる。第１０の実施形態は、第９の実施形態と第２の実施形態との組合せの実施形態である。従って、第１の側壁層６１、第２の側壁層６２および電界緩和層３３の構成およびそれらの製造方法は、第２の実施形態におけるそれと同様でよい。また、ワード線ＷＬは、第９の実施形態と同様にフルシリサイド化されている。第１０の実施形態は、第９の実施形態および第２の実施形態の両方の効果を有する。
【００７８】
（第１１の実施形態）
図２６は、本発明に係る第１１の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１１の実施形態は、第２の半導体領域３２がｎ型半導体である点で第９の実施形態と異なる。第１１の実施形態のその他の構成は、第９の実施形態の構成と同様でよい。即ち、第１１の実施形態は、第９の実施形態と第３の実施形態との組合せである。
【００７９】
第１１の実施形態では、第３の実施形態と同様に第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。従って、第１１の実施形態の駆動方法は、第３の実施形態のそれと同様である。第１１の実施形態は、第３の実施形態および第９の実施形態の両方の効果を有する。
【００８０】
（第１２の実施形態）
図２７は、本発明に係る第１２の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１２の実施形態は、第２の半導体領域３２がｐ＋型半導体である点で第９の実施形態と異なる。第１２の実施形態のその他の構成は、第９の実施形態の構成と同様でよい。即ち、第１２の実施形態は、第９の実施形態と第４の実施形態との組合せである。
【００８１】
第１２の実施形態では、第４の実施形態と同様に第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。従って、第１２の実施形態の駆動方法は、第４の実施形態のそれと同様である。第１２の実施形態は、第４の実施形態および第９の実施形態の両方の効果を有する。
【００８２】
（第１３の実施形態）
図２８は、本発明に係る第１３の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１３の実施形態では、第５の実施形態と同様に、ワード線ＷＬがゲート電極Ｇとは別に設けられている。ワード線ＷＬ、ワード線コンタクトＷＬＣ、ビット線コンタクトＢＬＣ、補助電極ＳＥ、ビアプラグＶＰの構成は、第５の実施形態のそれらと同様でよい。
【００８３】
ゲート電極Ｇは、第９の実施形態のワード線ＷＬと同様にフルシリサイド化されている。ゲート電極Ｇのカラム方向の幅は、第９の実施形態のワード線ＷＬのそれよりも広く形成されている。ゲート電極Ｇは、ＳＯＩ層３０の第２の半導体領域３２側のエッジからカラム方向へはみ出した拡張領域Ｒｅｘを有する。ワード線コンタクトＷＬＣは、ゲート電極Ｇの拡張領域Ｒｅｘ上に形成されている。これにより、ワード線コンタクトＷＬＣの形成時に、ゲート絶縁膜４１へ悪影響を与えない。
【００８４】
このように、第１３の実施形態は、第５の実施形態と第９の実施形態との組合せである。よって、第１３の実施形態は、第５の実施形態および第９の実施形態の両方の効果を得ることができる。
【００８５】
（第１４の実施形態）
図２９は、本発明に係る第１４の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１４の実施形態は、第１の半導体領域３１と第２の半導体領域３２との間にｎ型の電界緩和層３３をさらに備えている点で第１３の実施形態と異なる。第１４の実施形態は、第１３の実施形態と第２の実施形態との組合せの実施形態である。従って、第１の側壁層６１、第２の側壁層６２および電界緩和層３３の構成およびそれらの製造方法は、第２の実施形態におけるそれと同様でよい。また、ワード線ＷＬは、第１３の実施形態と同様にフルシリサイド化されている。第１４の実施形態は、第１３の実施形態および第２の実施形態の両方の効果を有する。
【００８６】
（第１５の実施形態）
図３０は、本発明に係る第１５の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１５の実施形態は、第２の半導体領域３２がｎ型半導体である点で第１３の実施形態と異なる。第１５の実施形態のその他の構成は、第１３の実施形態の構成と同様でよい。即ち、第１５の実施形態は、第１３の実施形態と第３の実施形態との組合せである。
【００８７】
第１５の実施形態では、第３の実施形態と同様に第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。従って、第１５の実施形態の駆動方法は、第３の実施形態のそれと同様である。第１５の実施形態は、第３の実施形態および第１３の実施形態の両方の効果を有する。
【００８８】
（第１６の実施形態）
図３１は、本発明に係る第１６の実施形態に従った絶縁膜破壊型ＲＯＭの断面図である。第１６の実施形態は、第２の半導体領域３２がｐ＋型半導体である点で第１３の実施形態と異なる。第１６の実施形態のその他の構成は、第１３の実施形態の構成と同様でよい。即ち、第１６の実施形態は、第１３の実施形態と第４の実施形態との組合せである。
【００８９】
第１６の実施形態では、第４の実施形態と同様に第１の半導体領域３１と第２の半導体領域３２との間にｐｎ接合が形成されない。従って、第１６の実施形態の駆動方法は、第４の実施形態のそれと同様である。第１６の実施形態は、第４の実施形態および第１３の実施形態の両方の効果を有する。
【００９０】
以上の実施形態において、ワード線絶縁膜４０またはゲート絶縁膜４１は、シリコン酸化膜、シリコン窒化膜、あるいは、シリコン窒化膜よりも比誘電率の高い材料（Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ３、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３）であってもよい。さらに、ワード線ＷＬまたはゲート電極がｐ型半導体である実施形態に関しては、ｐ型半導体に代えてｎ型半導体をワード線ＷＬまたはゲート電極として用いてもよい。また、上記実施形態では、ゲート電極としてシリサイドを用いたが、ゲート電極としてタングステン等からなるメタルゲートを用いても構わない。この場合、メタルゲート電極は、シリサイドゲート電極に比較してさらに配線抵抗を低くすることができる。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る第１の実施形態に従った絶縁膜破壊型ＲＯＭのセルアレイ領域の平面図。
【図２】図１のＩ−Ｉ線に沿った断面図。
【図３】４つのメモリセルＭＣ１〜ＭＣ４を示す等価回路図。
【図４】第１の実施形態による絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図５】図４に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図６】図５に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図７】図６に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図８】図７に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図９】本発明に係る第２の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図１０】第２の実施形態による絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図１１】図１０に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図１２】本発明に係る第３の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図１３】第３の実施形態による４つのメモリセルＭＣ１〜ＭＣ４を示す等価回路図。
【図１４】本発明に係る第４の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図１５】本発明に係る第５の実施形態に従った絶縁膜破壊型ＲＯＭのセルアレイ領域の平面図。
【図１６】図１５のＩ−Ｉ線に沿った断面図。
【図１７】本発明に係る第５の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図１８】図１７に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図１９】図１８に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図２０】図１９に続く、絶縁膜破壊型ＲＯＭの製造方法を示す断面図。
【図２１】本発明に係る第６の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２２】本発明に係る第７の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２３】本発明に係る第８の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２４】本発明に係る第９の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２５】本発明に係る第１０の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２６】本発明に係る第１１の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２７】本発明に係る第１２の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２８】本発明に係る第１３の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図２９】本発明に係る第１４の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図３０】本発明に係る第１５の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【図３１】本発明に係る第１６の実施形態に従った絶縁膜破壊型ＲＯＭの断面図。
【符号の説明】
【００９２】
ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
３１…第１の半導体領域
３２…第２の半導体領域
３３…電界緩和層
４０…ワード線絶縁膜
４１…ゲート絶縁膜
５０…シリサイド
６０、６１、６２…側壁層
【図１】
2009147003.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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