(57)【要約】【課題】クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込む場合において、セットアップ／ホールド特性を満たす半導体記憶装置の入力回路を提供する。【解決手段】入力回路が、コマンド／アドレス信号が入力される差動型の入力初段回路と、外部チップセレクト信号が入力されるＣＳ信号入力回路と、入力された外部チップセレクト信号を内部クロックで取り込むフリップフロップ回路と、フリップフロップ回路から出力される内部チップセレクト信号をシフトさせるラッチ回路と、ラッチ回路の出力信号を所定の遅延時間遅延させる遅延回路と、ラッチ回路の出力信号と、遅延回路によりラッチ回路の出力信号を遅延させた信号とを論理積して出力する論理積ゲート回路と、論理積ゲート回路から出力される内部制御チップセレクト信号に基づいて、差動型の入力初段回路の活性化／非活性化を制御するパワー制御回路とを備える。【選択図】図１
2009104694.tif 000002
【特許請求の範囲】
【請求項１】
コマンド／アドレス信号が入力される差動型の入力初段回路と、
外部チップセレクト信号が入力されるＣＳ信号入力回路と、
前記入力された外部チップセレクト信号を内部クロックで取り込むフリップフロップ回路と、
前記フリップフロップ回路から出力される内部チップセレクト信号をシフトさせるラッチ回路と、
前記ラッチ回路の出力信号を所定の遅延時間遅延させる遅延回路と、
前記ラッチ回路の出力信号と、前記遅延回路により前記ラッチ回路の出力信号を遅延させた信号とを論理積して出力する論理積ゲート回路と、
前記論理積ゲート回路から出力される内部制御チップセレクト信号に基づいて、前記差動型の入力初段回路の活性化／非活性化を制御するパワー制御回路と
を備えることを特徴とする半導体記憶装置の入力回路。
【請求項２】
前記ラッチ回路には、前記内部クロックが入力され、
前記ラッチ回路は、前記内部チップセレクト信号を前記入力された内部クロックの１／２クロック分シフトさせることを特徴とする請求項１に記載の半導体記憶装置の入力回路。
【請求項３】
前記ラッチ回路には、前記内部クロックとは異なるクロックが入力され、
前記ラッチ回路は、前記内部チップセレクト信号を前記入力されたクロックの１／２クロック分シフトさせることを特徴とする請求項１に記載の半導体記憶装置の入力回路。
【請求項４】
前記遅延回路は、電源カット時のコマンド／アドレス信号のデータホールド期間を保証するのに相当する時間の前記遅延時間を有することを特徴とする請求項１から請求項３に記載の半導体記憶装置の入力回路。
【請求項５】
前記ＣＳ信号入力回路が、
前記差動型の入力初段回路と同様の構成を有する差動型の入力初段回路であることを特徴とする請求項１から請求項４に記載の半導体記憶装置の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コマンド／アドレス等の外部入力信号を入力する半導体記憶装置の入力回路に関する。
【背景技術】
【０００２】
従来、コマンド／アドレス等の外部入力信号を入力するモバイル向けの半導体記憶装置の入力初段回路は、図４に示すように、ＮチャネルＭＯＳトランジスタ１０１とＰチャネルＭＯＳトランジスタ１０２とからなるインバータ１００を用いたレシオ型の構成とされている。
【０００３】
つまり、図４において、ＮチャネルＭＯＳトランジスタ１０１のドレインとＰチャネルＭＯＳトランジスタ１０２のドレインとが接続される。ＮチャネルＭＯＳトランジスタ１０１のソースが接地される。ＰチャネルＭＯＳトランジスタ１０２のソースが電源Ｖｃｃに接続される。
【０００４】
外部入力信号は、ＮチャネルＭＯＳトランジスタ１０１のゲート及びＰチャネルＭＯＳトランジスタ１０２のゲートに印加される。ＮチャネルＭＯＳトランジスタ１０１のドレインとＰチャネルＭＯＳトランジスタ１０２のドレインとの接続点から出力信号が導出される。
【０００５】
このＮチャネルＭＯＳトランジスタ１０１のドレインとＰチャネルＭＯＳトランジスタ１０２のドレインとの接続点からの出力信号は、波形整形用のインバータ回路１０３を介して、Ｄフリップフロップ１０４の入力端子Ｄに送られる。Ｄフリップフロップ１０４のクロック入力端子Ｃには、内部クロックＣＬＫ１０１が供給される。Ｄフリップフロップ１０４により、入力された外部入力信号は、内部クロックＣＬＫ１０１により、内部信号として取り込まれる。
【特許文献１】特開平１１−２６６１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＤＲ（Single Data Rate）の仕様の半導体装置での低電圧ＣＭＯＳトランジスタの入力条件においては、図４に示したような入力初段回路で、セットアップ／ホールドの特性の問題が生じることはない。
【０００７】
ところで、入力ピン数の削減のために、クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込むＤＤＲ（Double Data Rate）の仕様が考えられている。ＤＤＲの仕様の半導体装置での低電圧ＣＭＯＳトランジスタの入力条件においては、図４に示したようなレシオ型の入力初段回路では、セットアップ／ホールド特性を満たすことが困難になるという問題がある。
【０００８】
本発明は、上述の課題を鑑み、クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込むＤＤＲ仕様においても、セットアップ／ホールド特性を満たすことを可能とする半導体記憶装置の入力回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題を解決するために、本発明は、コマンド／アドレス信号が入力される差動型の入力初段回路と、外部チップセレクト信号が入力されるＣＳ信号入力回路と、前記入力された外部チップセレクト信号を内部クロックで取り込むフリップフロップ回路と、前記フリップフロップ回路から出力される内部チップセレクト信号をシフトさせるラッチ回路と、前記ラッチ回路の出力信号を所定の遅延時間遅延させる遅延回路と、前記ラッチ回路の出力信号と、前記遅延回路により前記ラッチ回路の出力信号を遅延させた信号とを論理積して出力する論理積ゲート回路と、前記論理積ゲート回路から出力される内部制御チップセレクト信号に基づいて、前記差動型の入力初段回路の活性化／非活性化を制御するパワー制御回路とを備えることを特徴とする半導体記憶装置の入力回路である。
【００１０】
また、本発明は、上記半導体記憶装置の入力回路において、前記ラッチ回路には、前記内部クロックが入力され、前記ラッチ回路は、前記内部チップセレクト信号を前記入力された内部クロックの１／２クロック分シフトさせることを特徴とする。
【００１１】
また、本発明は、上記半導体記憶装置の入力回路において、前記ラッチ回路には、前記内部クロックとは異なるクロックが入力され、前記ラッチ回路は、前記内部チップセレクト信号を前記入力されたクロックの１／２クロック分シフトさせることを特徴とする。
【００１２】
また、本発明は、上記半導体記憶装置の入力回路において、前記遅延回路は、電源カット時のコマンド／アドレス信号のデータホールド期間を保証するのに相当する時間の前記遅延時間を有することを特徴とする。
【００１３】
また、本発明は、上記半導体記憶装置の入力回路において、前記ＣＳ信号入力回路が、前記差動型の入力初段回路と同様の構成を有する差動型の入力初段回路であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ＣＳ信号入力回路により外部ＣＳ信号を入力し、フリップフロップ回路で内部クロックにより外部ＣＳ信号を取り込み、ラッチ回路でシフトさせている。このため、コマンド／アドレス信号の取り込みタイミングの時刻では、コマンド／アドレス信号に遅れることなく、入力初段回路を活性化することができるという効果を奏する。また、そのため、クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込むＤＤＲ仕様においても、セットアップ／ホールド特性を満たすことが可能となる効果を奏する。
【００１５】
また、本発明によれば、コマンド／アドレス信号が無効となる期間では、入力初段回路への電源がカットされる。このため、データの誤取り込みが生じないという効果を奏する。
【００１６】
また、本発明によれば、ラッチ回路の出力信号を遅延回路で遅延させ、ラッチ回路の出力信号と、遅延回路の出力信号とを論理積ゲート回路に供給して、内部制御ＣＳ信号を生成している。このため、内部制御ＣＳ信号の終了エッジが遅延回路の遅延分だけ引き延ばされる。これにより、電源カットがデータホールド期間を保証する時間より速いことによる不具合の発生を防ぐことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
本発明による実施の形態について説明する前に、クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込むＤＤＲの仕様での入力初段回路として、図５に示すような差動型の入力初段回路を用いる場合について、図６から図８を用いて説明する。
【００１８】
図５に示す差動型の入力初段回路（以下、ＱＣＲ回路と称する）は、ＮチャネルＭＯＳトランジスタ１５１及び１５２からなる差動回路と、ＰチャネルＭＯＳトランジスタ１５３及び１５４からなる差動回路と、ＮチャネルＭＯＳトランジスタ１５５及び１５６からなる差動回路と、ＰチャネルＭＯＳトランジスタ１５７及び１５８とからなる差動回路から構成されている。
【００１９】
ＮチャネルＭＯＳトランジスタ１５１のソースとＮチャネルＭＯＳトランジスタ１５２のソースとが接続され、この接続点がＮチャネルＭＯＳトランジスタ１５９のドレインに接続される。ＮチャネルＭＯＳトランジスタ１５９のソースが接地される。
【００２０】
ＰチャネルＭＯＳトランジスタ１５３のソースとＰチャネルＭＯＳトランジスタ１５４のソースとが接続され、この接続点がＰチャネルＭＯＳトランジスタ１６０のドレインに接続される。ＰチャネルＭＯＳトランジスタ１６０のソースが電源Ｖｃｃに接続される。
【００２１】
ＮチャネルＭＯＳトランジスタ１５１及びＮチャネルＭＯＳトランジスタ１５２のドレインと、ＰチャネルＭＯＳトランジスタ１５３及びＰチャネルＭＯＳトランジスタ１５４のドレインとが接続される。
【００２２】
ＮチャネルＭＯＳトランジスタ１５５のソースとＮチャネルＭＯＳトランジスタ１５６のソースとが接続され、この接続点がＮチャネルＭＯＳトランジスタ１５９のドレインに接続される。
【００２３】
ＰチャネルＭＯＳトランジスタ１５７のソースとＰチャネルＭＯＳトランジスタ１５８のソースとが接続され、この接続点がＰチャネルＭＯＳトランジスタ１６０のドレインに接続される。
【００２４】
ＮチャネルＭＯＳトランジスタ１５５及びＮチャネルＭＯＳトランジスタ１５６のドレインと、ＰチャネルＭＯＳトランジスタ１５７及びＰチャネルＭＯＳトランジスタ１５８のドレインとが接続される。
【００２５】
ＮチャネルＭＯＳトランジスタ１５１のゲートとＰチャネルＭＯＳトランジスタ１５３のゲートとが接続され、ＮチャネルＭＯＳトランジスタ１５１及びＰチャネルＭＯＳトランジスタ１５３のゲートに、リファレンス電圧Ｖｒｅｆが印加される。
【００２６】
ＮチャネルＭＯＳトランジスタ１５２及びＰチャネルＭＯＳトランジスタ１５４のゲートが、ＮチャネルＭＯＳトランジスタ１５１、１５２、ＰチャネルＭＯＳトランジスタ１５３、１５４のドレインに共通接続される。
【００２７】
ＮチャネルＭＯＳトランジスタ１５５のゲートとＰチャネルＭＯＳトランジスタ１５７のゲートとが接続され、ＮチャネルＭＯＳトランジスタ１５５及びＰチャネルＭＯＳトランジスタ１５７のゲートに、外部入力信号Ｖｉｎが印加される。
【００２８】
ＮチャネルＭＯＳトランジスタ１５６及びＰチャネルＭＯＳトランジスタ１５８のゲートが、ＮチャネルＭＯＳトランジスタ１５１、１５２、ＰチャネルＭＯＳトランジスタ１５３、１５４のドレインに共通接続される。
【００２９】
ＮチャネルＭＯＳトランジスタ１５５及びＮチャネルＭＯＳトランジスタ１５６のドレインと、ＰチャネルＭＯＳトランジスタ１５７及びＰチャネルＭＯＳトランジスタ１５８のドレインとの接続点から、出力信号が導出される。なお、インバータ１６１を介したＮチャネルＭＯＳトランジスタ１５９のゲートと、ＰチャネルＭＯＳトランジスタ１６０のゲートとの接続については、後に、図６を用いて説明する。
【００３０】
入力信号（Ｖｉｎ）が増加した場合には、ＮチャネルＭＯＳトランジスタ１５５のオン抵抗（Ｒ）が小さくなるとともにＰチャネルＭＯＳトランジスタ１５７のオン抵抗が大きくなるためＰチャネルＭＯＳトランジスタ１５７のドレイン電圧の立ち下がりが速くなる。すなわちＶｒｅｆが低く入力信号（Ｖｉｎ）の入力レベルが低い場合でもＰチャネルＭＯＳトランジスタ１５７でゲインを確保することができる。
【００３１】
一方、Ｖｒｅｆが低くなる場合には、ＮチャネルＭＯＳトランジスタ１５１のオン抵抗が大きくなりＰチャネルＭＯＳトランジスタ１５３のオン抵抗が小さくなるため、ＮチャネルＭＯＳトランジスタ１５１、１５２、ＰチャネルＭＯＳトランジスタ１５３、１５４のドレインの接続点の電位は高くなる。これによりＮチャネルＭＯＳトランジスタ１５２のオン抵抗が小さくなりＰチャネルＭＯＳトランジスタ１５４のオン抵抗が大きくなるため、ＮチャネルＭＯＳトランジスタ１５１とＰチャネルＭＯＳトランジスタ１５３とは逆の動作となり、ＮチャネルＭＯＳトランジスタ１５１、１５２、ＰチャネルＭＯＳトランジスタ１５３、１５４のドレインの接続点の電位はこれらの合成抵抗により決定される。そして、ＮチャネルＭＯＳトランジスタ１５６のオン抵抗が小さくなりＰチャネルＭＯＳトランジスタ１５８のオン抵抗が大きくなるため、ＰチャネルＭＯＳトランジスタ１５８のドレイン電圧は減少するが、Ｖｒｅｆ入力の増幅の効果は抑えられているため、広範囲のＶｒｅｆでフラットで安定した動作となる。
【００３２】
このようなＱＣＲ回路の入力初段回路は、高速動作が可能で、クロックの立ち上がりと立ち下がりの両エッジでコマンド／アドレスを取り込むＤＤＲの構成としても、セットアップ／ホールド特性を満たすことができる。
【００３３】
ところが、図４に示したようなレシオ型の入力初段回路では、スタンバイ時に殆ど電流が流れないのに対して、図５に示したようなＱＣＲ回路の構成では、差動型の構成であるため、スタンバイ時にも直流電流が流れることが問題になる。そこで、ＣＳ信号（チップセレクト（Chip Select）信号：チップをイネーブルするための信号）に基づいて、ＱＣＲ回路のパワー電源を制御することが考えられる。
【００３４】
つまり、入力初段回路２０１として、ＱＣＲ回路を用いた場合の半導体装置の入力回路としては、図６に示すような回路が考えられる。図６において、入力初段回路２０１は、図５に示したＱＣＲ回路の構成と同一である。図６において、図５と同一の構成については、同一符号を付して、その説明を省略する。
【００３５】
ＮチャネルＭＯＳトランジスタ１５５及びＰチャネルＭＯＳトランジスタ１５７のゲートには、外部入力信号Ｖｉｎとして、コマンド／アドレス信号が供給される。ＮチャネルＭＯＳトランジスタ１５１及びＰチャネルＭＯＳトランジスタ１５３のゲートには、ＬレベルとＨレベルとを決めるためのリファレンス信号Ｖｒｅｆが供給される。ＮチャネルＭＯＳトランジスタ１５５及びＮチャネルＭＯＳトランジスタ１５６のドレインと、ＰチャネルＭＯＳトランジスタ１５７及びＰチャネルＭＯＳトランジスタ１５８のドレインとの接続点からの出力信号は、Ｄフリップフロップ２０２のデータ入力端子Ｄに供給される。
【００３６】
Ｄフリップフロップ２０２には、ＡＮＤゲート２０４を介して、内部クロックＣＬＫ２０１が供給される。Ｄフリップフロップ２０２で、内部クロックＣＬＫ２０１により、コマンド／アドレス信号が取り込まれる。
【００３７】
パワー制御回路２０３からのパワー制御信号は、インバータ１６１で反転されて、ＮチャネルＭＯＳトランジスタ１５９のゲートに供給されると共に、ＰチャネルＭＯＳトランジスタ１６０のゲートに供給される。パワー制御信号がＬレベルのときには、ＮチャネルＭＯＳトランジスタ１５９及びＰチャネルＭＯＳトランジスタ１６０は導通し、ＱＣＲ回路が活性化する。
【００３８】
パワー制御信号がＨレベルになると、ＮチャネルＭＯＳトランジスタ１５９及びＰチャネルＭＯＳトランジスタ１６０は非導通となり、ＱＣＲ回路への電源がカットされる。
【００３９】
また、このパワー制御信号は、インバータ２０６を介して、ＡＮＤゲート２０４の一方の入力端子に供給される。パワー制御信号がＬレベルの間では、ＡＮＤゲート２０４の一方の入力端子がＨレベルになり、内部クロックＣＬＫ２０１がＤフリップフロップ２０２のクロック端子Ｃに供給される。
【００４０】
パワー制御信号がＨレベルになると、ＡＮＤゲート２０４は閉じ、Ｄフリップフロップ２０２への内部クロックＣＬＫ２０１の供給が停止される。
【００４１】
パワー制御回路２０３は、内部ＣＳ信号に基づいて、パワーカット時にはＨレベルとなるパワー制御信号を生成している。内部ＣＳ信号は、ＣＳ信号入力回路２１１に入力される外部ＣＳ信号から、インバータ２１２、Ｄフリップフロップ２１３により生成される。
【００４２】
ＣＳ信号入力回路２１１には、外部ＣＳ信号が供給されると共に、ＬレベルとＨレベルとを決めるためのリファレンス信号が供給される。ＣＳ信号入力回路２１１の出力信号は、位相合わせ兼波形整形用のインバータ２１２を介して、Ｄフリップフロップ２１３の入力端子Ｄに送られる。Ｄフリップフロップ２１３のクロック端子Ｃには、内部クロックＣＬＫ２０１が供給される。入力された外部ＣＳ信号は、Ｄフリップフロップ２１３により、内部クロックＣＬＫ２０１の立ち上がりで取り込まれる。Ｄフリップフロップ２１３の出力から、内部ＣＳ信号が得られる。
【００４３】
図７は各部の波形を示すタイミング図である。図７（Ａ）に示すようなタイミングで、外部クロックＣＬＫが入力され、図７（Ｂ）に示すようなタイミングで外部ＣＳ信号が入力され、図７（Ｆ）に示すようなタイミングで、コマンド／アドレス信号が入力される。
【００４４】
図７（Ｂ）に示すように、時刻ｔ１０１〜ｔ１０２の間で、外部ＣＳがローレベルになると、内部クロックＣＬＫ２０１（図７（Ｃ））の立ち上がりで、この外部ＣＳ信号がＤフリップフロップ２１３により取り込まれる。Ｄフリップフロップ２１３からは、図７（Ｄ）に示すように、内部クロックＣＬＫ２０１で取り込まれた内部ＣＳ信号が出力される。
【００４５】
パワー制御回路２０３は、図７（Ｅ）に示すように、内部ＣＳ信号（図７（Ｄ））に基づいて、パワー制御信号を生成する。このパワー制御信号がＨレベルの間では、スタンバイ期間となり、入力初段回路２０１の電源がカットされる。パワー制御信号がＬレベルの間では、入力初段回路２０１が活性化される。
【００４６】
入力初段回路２０１には、図７（Ｆ）に示すように、コマンド／アドレス信号が入力される。このコマンド／アドレス信号は、内部クロックＣＬＫ２０１（図７（Ｃ））の立ち上がりと、立ち下がりの両エッジで、取り込まれる。
【００４７】
このように、この例では、Ｄフリップフロップ２１３で内部クロックＣＬＫ２０１の立ち上がりで外部ＣＳ信号を取り込み、内部ＣＳ信号を生成している。このため、図７（Ｅ）及び図７（Ｆ）に示すように、パワー制御信号をＬレベルにして入力初段回路を活性化する期間ｔ１０３〜ｔ１０４がコマンド／アドレス信号の取り込みのタイミングの時刻ｔ１０５及びｔ１０６に対して遅れてしまう。この例では、最初の取り込みタイミングの時刻ｔ１０５では、パワー制御信号は未だＬレベルになっておらず、コマンド／アドレス信号を取り込めなくなる。
【００４８】
そこで、図８に示すように、外部ＣＳ信号（図８（Ｂ））をコマンド／アドレス信号（図８（Ｆ））に対して先行させてＬレベルにすることが考えられる。
【００４９】
このようにすると、図８（Ｅ）及び図８（Ｆ）に示すように、パワー制御信号をＬレベルにして入力初段回路を活性化する期間ｔ２０３〜ｔ２０４がコマンド／アドレス信号の取り込みのタイミングの時刻ｔ２０６及びｔ２０７に対して遅れることはなくなる。ところが、この場合には、コマンド／アドレス信号が有効となっていない時刻Ｔ２０５で、パワー制御信号はＬレベルになっており、コマンド／アドレス信号のデータの誤取り込みが行われてしまう。また、外部ＣＳ信号を先行させてＬレベルにすると、パワー制御信号がＬレベルとなる期間が長くなり、消費電力が増大する。
【００５０】
よって、次に説明する本発明の実施形態における半導体記憶装置の入力回路においては、クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込むＤＤＲ仕様においても、セットアップ／ホールド特性を満たすことを目的とするとともに、上記の図６から図８を用いて説明したように、スタンバイ時に差動型の初段入力回路の電源をカットし、コマンド／アドレスに遅れることなく差動型の初段入力回路を活性化でき、また、データの誤取り込みを防止できるようにすることを目的とする。
【００５１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００５２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態を示すものである。図１において、入力初段回路１（波線で囲んで示す）は、半導体装置で外部からのコマンド／アドレス信号を入力する回路である。入力初段回路１は、ＮチャネルＭＯＳトランジスタ５１及び５２からなる差動回路と、ＰチャネルＭＯＳトランジスタ５３及び５４からなる差動回路と、ＮチャネルＭＯＳトランジスタ５５及び５６からなる差動回路と、ＰチャネルＭＯＳトランジスタ５７及び５８とからなる差動回路からなるＱＣＲ回路の構成とされている。
【００５３】
ＮチャネルＭＯＳトランジスタ５１のソースとＮチャネルＭＯＳトランジスタ５２のソースとが接続され、この接続点がＮチャネルＭＯＳトランジスタ５９のドレインに接続される。ＮチャネルＭＯＳトランジスタ５９のソースが接地される。
【００５４】
ＰチャネルＭＯＳトランジスタ５３のソースとＰチャネルＭＯＳトランジスタ５４のソースとが接続され、この接続点がＰチャネルＭＯＳトランジスタ６０のドレインに接続される。ＰチャネルＭＯＳトランジスタ６０のソースが電源Ｖｃｃに接続される。
【００５５】
ＮチャネルＭＯＳトランジスタ５１及びＮチャネルＭＯＳトランジスタ５２のドレインと、ＰチャネルＭＯＳトランジスタ５３及びＰチャネルＭＯＳトランジスタ５４のドレインとが接続される。
【００５６】
ＮチャネルＭＯＳトランジスタ５５のソースとＮチャネルＭＯＳトランジスタ５６のソースとが接続され、この接続点がＮチャネルＭＯＳトランジスタ５９のドレインに接続される。
【００５７】
ＰチャネルＭＯＳトランジスタ５７のソースとＰチャネルＭＯＳトランジスタ５８のソースとが接続され、この接続点がＰチャネルＭＯＳトランジスタ６０のドレインに接続される。
【００５８】
ＮチャネルＭＯＳトランジスタ５５及びＮチャネルＭＯＳトランジスタ５６のドレインと、ＰチャネルＭＯＳトランジスタ５７及びＰチャネルＭＯＳトランジスタ５８のドレインとが接続される。
【００５９】
ＮチャネルＭＯＳトランジスタ５１のゲートとＰチャネルＭＯＳトランジスタ５３のゲートとが接続され、ＮチャネルＭＯＳトランジスタ５１及びＰチャネルＭＯＳトランジスタ５３のゲートに、リファレンス電圧Ｖｒｅｆが印加される。
【００６０】
ＮチャネルＭＯＳトランジスタ５２及びＰチャネルＭＯＳトランジスタ５４のゲートが、ＮチャネルＭＯＳトランジスタ５１、５２、ＰチャネルＭＯＳトランジスタ５３、５４のドレインに共通接続される。
【００６１】
ＮチャネルＭＯＳトランジスタ５５のゲートとＰチャネルＭＯＳトランジスタ５７のゲートとが接続され、ＮチャネルＭＯＳトランジスタ５５及びＰチャネルＭＯＳトランジスタ５７のゲートに、外部入力信号Ｖｉｎとして、コマンド／アドレス信号が印加される。
【００６２】
ＮチャネルＭＯＳトランジスタ５６及びＰチャネルＭＯＳトランジスタ５８のゲートが、ＮチャネルＭＯＳトランジスタ５１、５２、ＰチャネルＭＯＳトランジスタ５３、５４のドレインに共通接続される。
【００６３】
ＮチャネルＭＯＳトランジスタ５５及びＮチャネルＭＯＳトランジスタ５６のドレインと、ＰチャネルＭＯＳトランジスタ５７及びＰチャネルＭＯＳトランジスタ５８のドレインとの接続点から、出力信号が導出される。
【００６４】
本発明の第１の実施形態では、ＮチャネルＭＯＳトランジスタ５５及びＰチャネルＭＯＳトランジスタ５７のゲートには、外部入力信号Ｖｉｎとして、コマンド／アドレス信号が供給される。ＮチャネルＭＯＳトランジスタ５１及びＰチャネルＭＯＳトランジスタ５３のゲートには、入力信号のＬレベルとＨレベルとを決めるためのリファレンス信号Ｖｒｅｆが供給される。ＮチャネルＭＯＳトランジスタ５５及びＮチャネルＭＯＳトランジスタ５６のドレインと、ＰチャネルＭＯＳトランジスタ５７及びＰチャネルＭＯＳトランジスタ５８のドレインとの接続点からの出力信号は、Ｄフリップフロップ２のデータ入力端子Ｄに供給される。
【００６５】
Ｄフリップフロップ２には、ＡＮＤゲート４を介して、内部クロックＣＬＫ１が供給される。Ｄフリップフロップ２で、内部クロックＣＬＫ１により、コマンド／アドレス信号が取り込まれる。
【００６６】
本発明の第１の実施形態では、上述のように、入力初段回路１として、ＱＣＲ回路が用いられている。ＱＣＲ回路では、差動回路の構成とされているため、スタンバイモードでも直流電流が流れる。そこで、本発明の第１の実施形態では、ＣＳ（チップセレクト）信号に基づいてパワー制御信号を生成し、このパワー制御信号により、コマンド／アドレス信号を取り込むときには入力初段回路１を活性化し、スタンバイ期間では、入力初段回路１への電源の供給をカットしている。
【００６７】
パワー制御回路３からのパワー制御信号は、インバータ６１で反転されて、ＮチャネルＭＯＳトランジスタ５９のゲートに供給されると共に、ＰチャネルＭＯＳトランジスタ６０のゲートに供給される。パワー制御信号がＬレベルのときには、ＮチャネルＭＯＳトランジスタ５９及びＰチャネルＭＯＳトランジスタ６０は導通し、ＱＣＲ回路が活性化する。
【００６８】
パワー制御信号がＨレベルになると、ＮチャネルＭＯＳトランジスタ５９及びＰチャネルＭＯＳトランジスタ６０が非導通となり、ＱＣＲ回路への電源がカットされる。
【００６９】
また、このパワー制御信号は、インバータ６を介して、ＡＮＤゲート４の一方の入力端子に供給される。パワー制御信号がＬレベルの間では、ＡＮＤゲート４の一方の入力端子がＨレベルになり、内部クロックＣＬＫ１がＤフリップフロップ２のクロック端子Ｃに供給される。
【００７０】
パワー制御信号がＨレベルになると、ＡＮＤゲート４は閉じ、Ｄフリップフロップ２への内部クロックＣＬＫ１の供給が停止される。
【００７１】
パワー制御回路３は、内部制御ＣＳ信号に基づいて、パワーカット時にＨレベルとなるパワー制御信号を生成している。内部制御ＣＳ信号は、ＣＳ信号入力回路１１に入力される外部ＣＳ信号から、インバータ１２、Ｄフリップフロップ１３、Ｄラッチ１４、ＡＮＤゲート１５、遅延回路１６により生成される。
【００７２】
このＣＳ信号入力回路１１には、外部ＣＳ信号が供給されると共に、外部ＣＳ信号がＨレベルかＬレベルかを決めるためのリファレンス信号が供給される。ＣＳ信号入力回路１１としては、入力初段回路１と同様に、ＱＣＲ回路の構成のものを用いることができる。ＣＳ信号入力回路１１の出力信号は、位相合わせ兼波形整形用のインバータ１２を介して、Ｄフリップフロップ１３の入力端子Ｄに供給される。Ｄフリップフロップ１３のクロック端子Ｃには、内部クロックＣＬＫ１が供給される。入力された外部ＣＳ信号は、Ｄフリップフロップ１３により、内部クロックＣＬＫ１の立ち上がりで取り込まれる。
【００７３】
Ｄフリップフロップ１３の出力信号は、Ｄラッチ１４の入力端子Ｄに供給される。Ｄラッチ１４のクロック端子Ｇには、内部クロックＣＬＫ１が反転されて供給される。Ｄラッチ１４は、クロックＣＬＫ１がＨレベルの期間では前の状態を保持し、クロックＣＬＫ１がＬレベルの期間では、入力端子Ｄの入力を出力端子Ｑに出力する。
【００７４】
Ｄフリップフロップ１３の出力信号は、Ｄラッチ１４を介して、内部クロックの１／２クロックだけシフトされる。Ｄラッチ１４の出力信号は、ＡＮＤゲート１５の一方の入力端子に供給されると共に、遅延回路１６を介して、ＡＮＤゲート１５の他方の入力端子に供給される。遅延回路１６は、電源カット時にデータホールド期間を保証する時間（ｔＩＨ）に相当する遅延時間を有している。
【００７５】
このように、本発明の第１の実施形態では、ＣＳ信号入力回路１１から入力された外部ＣＳ信号を、Ｄフリップフロップ１３で内部クロックＣＬＫ１で取り込み、Ｄラッチ１４で１／２クロックだけシフトさせ、Ｄラッチ１４の出力信号と、遅延回路１６を介されたＤラッチ１４の出力信号とのＡＮＤをとることにより、内部制御ＣＳ信号が生成される。このときの各部の信号のタイミングについて、図２を参照しながら、さらに説明する。
【００７６】
本発明の第１の実施形態では、図２（Ａ）に示すようなタイミングで外部クロックＣＬＫが入力され、図２（Ｂ）に示すようなタイミングで外部ＣＳ信号が入力され、図２（Ｉ）に示すようなタイミングで、コマンド／アドレス信号が入力される。
【００７７】
図２（Ｂ）に示すように、時刻ｔ１〜ｔ２の間で、外部ＣＳがローレベルになると、内部クロックＣＬＫ１（図２（Ｃ））の立ち上がりで、この外部ＣＳ信号がＤフリップフロップ１３に取り込まれる。Ｄフリップフロップ１３からは、図２（Ｄ）に示すように、内部クロックＣＬＫ１で取り込まれた内部ＣＳ信号が出力される。
【００７８】
Ｄラッチ１４には、内部クロックＣＬＫ１が反転されて供給されている。このため、図２（Ｅ）に示すように、Ｄフリップフロップ１３の出力は、内部クロックＣＬＫ１の１／２クロックだけシフトされて、Ｄラッチ１４から出力される。
【００７９】
Ｄラッチ１４の出力信号は、遅延回路１６で遅延され、遅延回路１６からは、図２（Ｆ）に示すように、遅延時間τだけ遅延されて出力される。
【００８０】
ＡＮＤゲート１５には、Ｄラッチ１４の出力信号（図２（Ｅ））と、遅延回路１６の出力信号（図２（Ｆ））とが供給され、ＡＮＤゲート１５からは、図２（Ｇ）に示すような信号が出力される。このＡＮＤゲート１５の出力信号が内部制御ＣＳ信号となる。
【００８１】
パワー制御回路３は、内部制御ＣＳ信号（図２（Ｇ））に基づいて、図２（Ｈ）に示すようなパワー制御信号を生成する。このパワー制御信号がＨレベルの間では、スタンバイ期間となり、入力初段回路１の電源がカットされる。パワー制御信号がＬレベルの期間ｔ３〜ｔ４では、入力初段回路１が活性化される。 
【００８２】
入力初段回路１には、図２（Ｉ）に示すように、コマンド／アドレス信号が入力される。このコマンド／アドレス信号は、内部クロックＣＬＫ１（図２（Ｃ））の立ち上がりと、立ち下がりの両エッジの時刻ｔ５及びｔ６で取り込まれる。
【００８３】
本発明の第１の実施形態では、Ｄフリップフロップ１３で内部クロックＣＬＫ１により外部ＣＳ信号を取り込み、Ｄラッチ１４で、１／２クロックだけシフトさせている。このため、コマンド／アドレス信号に遅れることなく、パワー制御信号がＬレベルになり、入力初段回路１を活性化することができる。すなわち、図２（Ｈ）に示すように、パワー制御信号は期間ｔ３〜ｔ４でＬレベルとなっており、図２（Ｉ）に示すコマンド／アドレス信号の取り込みタイミングの時刻ｔ５及びｔ６では、パワー制御信号はＬレベルである。コマンド／アドレス信号が無効となる期間では、図２（Ｈ）に示すように、パワー制御信号がＨレベルとなり、入力初段回路１への電源がカットされる。このため、データの誤取り込みが生じない。また、外部ＣＳ信号を先行させてＬレベルにした場合のように（図８参照）、パワー制御信号がＬレベルとなる期間が長くならないので、消費電力の増大が抑えられる。また、クロックの立ち上がりと立ち下がりの両エッジにてコマンド／アドレスを取り込むＤＤＲ仕様においても、セットアップ／ホールド特性を満たすことを可能である。
【００８４】
また、Ｄラッチ１４の出力信号を遅延回路１６で遅延させ、Ｄラッチ１４の出力信号（図２（Ｅ））と、遅延回路１６の出力信号（図２（Ｆ））とをＡＮＤゲート１５に供給して、内部制御ＣＳ信号を生成している。このため、図２（Ｇ）に示すように、内部制御ＣＳ信号の終了エッジが遅延回路１６の遅延分τ（ｔＩＨ程度）だけ引き延ばされる。これにより、電源カットがデータホールド期間を保証する時間（ｔＩＨ）より速いことによる不具合の発生を防ぐことができる。
【００８５】
＜第２の実施形態＞
図３は、本発明の第２の実施形態を示すものである。なお、図３において、前述の第１の実施形態と同一構成については、同一符号を付して、その説明を省略する。
【００８６】
この実施形態では、動作周波数が高くなったことを想定して、論理段数を減らしたものである。前述の第１の実施形態では、Ｄフリップフロップ１３と、Ｄラッチ１４とを同一の内部クロックＣＬＫ１で動作させている。これに対して、この実施形態では、Ｄフリップフロップ１３用の内部クロックＣＬＫ１と、Ｄラッチ１４用の内部クロックＣＬＫ２とを分けるようにしている。Ｄフリップフロップ１３用のクロックＣＬＫ１は、セットアップ／ホールドの仕様（ｔＩＳ／ｔＩＨ）に係わるクロックであるので、この仕様を考慮して、高速にすることができない。これに対して、Ｄラッチ１４用のクロックＣＬＫ２は、１／２クロック前にＣＳ信号をラッチしているので、セットアップ／ホールドの仕様（ｔＩＳ／ｔＩＨ）を考慮せずに、最速のクロックで内部制御ＣＳ信号を生成することができる。
【００８７】
また、前述の第１の実施形態では、パワー制御信号はＨレベルでパワーカットしているが、この実施形態では、パワー制御信号がＬレベルでパワーカットしている。このため、ＡＮＤゲート１５の代わりに、ＮＡＮＤゲート２５としている。
【００８８】
また、パワー制御信号がＬレベルでパワーカットとなるように、パワー制御回路３からのパワー制御信号は、ＮチャネルＭＯＳトランジスタ５９のゲートに供給されると共に、インバータ７１で反転されて、ＰチャネルＭＯＳトランジスタ６０のゲートに供給される。この場合、パワー制御信号がＨレベルのときには、ＮチャネルＭＯＳトランジスタ５９及びＰチャネルＭＯＳトランジスタ６０は導通し、ＱＣＲ回路が活性化する。パワー制御信号がＬレベルになると、ＮチャネルＭＯＳトランジスタ５９及びＰチャネルＭＯＳトランジスタ６０が非導通となり、ＱＣＲ回路への電源がカットされる。
【００８９】
また、このパワー制御信号は、ＡＮＤゲート４の一方の入力端子に、インバータ６を介することなく、直接に供給される。このため、パワー制御信号がＨレベルの間では、内部クロックＣＬＫ１がＤフリップフロップ２のクロック端子Ｃに供給され、パワー制御信号がＬレベルになると、Ｄフリップフロップ２のクロック端子Ｃへのクロックの供給が停止される。
【００９０】
なお、上述した実施形態においては、ＤフリップフロップとＤラッチとを用いて説明したが、他の型のフリップフロップとラッチとを用いてもよい。
また、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態の構成を示すブロック図である。
【図２】本発明の第１の実施形態の説明に用いるタイミング図である。
【図３】本発明の第２の実施形態の構成を示すブロック図である。
【図４】従来の半導体記憶装置の入力回路の一例の構成を示すブロック図である。
【図５】差動型の入力回路の一例の接続図である。
【図６】差動型の入力回路を用いた場合の問題点を説明するためのブロック図である。
【図７】差動型の入力回路を用いた場合の問題点を説明するためのタイミング図である。
【図８】差動型の入力回路を用いた場合の問題点を説明するためのタイミング図である。
【符号の説明】
【００９２】
１：入力初段回路
２：Ｄフリップフロップ
３：パワー制御回路
４：ＡＮＤゲート
６：インバータ
１１：ＣＳ信号入力回路
１２：インバータ
１３：Ｄフリップフロップ
１４：Ｄラッチ
１５：ＡＮＤゲート
１６：遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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