(57)【要約】【課題】要素すべてをディジタル回路素子で構成しかつ実用的な設計にも適するディジタル制御発振器を提供すること。【解決手段】互いに並列に接続された、遅延時間の異なる第１、第２の１段目遅延素子と、入力端子が第１、第２の１段目遅延素子の出力端子に接続された第１の２段目遅延素子と、入力端子が第１、第２の１段目遅延素子の出力端子に接続され、出力端子が第１の２段目遅延素子の出力端子に接続された、第１の２段目遅延素子より大きな遅延時間の第２の２段目遅延素子と、ディジタル入力信号に基づき第１、第２の１段目遅延素子の一方をイネーブルとする第１のデコード出力と第１、第２の２段目遅延素子の一方をイネーブルとする第２のデコード出力とを生成するデコーダとを具備し、第１、第２の２段目遅延素子の出力信号が、インバートされて第１、第２の１段目遅延素子の入力に伝送されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子、出力端子、およびイネーブル端子を有する第１の１段目遅延素子と、
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１の１段目遅延素子の前記入力端子に接続され、該出力端子が前記第１の１段目遅延素子の前記出力端子に接続された、前記第１の１段目遅延素子の遅延時間より大きな遅延時間の第２の１段目遅延素子と、
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の１段目遅延素子の前記出力端子両者に接続されている第１の２段目遅延素子と、
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の１段目遅延素子の前記出力端子両者に接続され、該出力端子が前記第１の２段目遅延素子の前記出力端子に接続された、前記第１の２段目遅延素子の遅延時間より大きな遅延時間の第２の２段目遅延素子と、
前記第１、第２の１段目遅延素子の前記イネーブル端子両者に供給されかつディジタル入力信号に基づき該第１、第２の１段目遅延素子の多くともいずれか一方をイネーブルとする第１のデコード出力と、前記第１、第２の２段目遅延素子の前記イネーブル端子両者に供給されかつ前記ディジタル入力信号に基づき該第１、第２の２段目遅延素子の多くともいずれか一方をイネーブルとする第２のデコード出力とを生成するデコーダとを具備し、
前記第１、第２の２段目遅延素子の前記出力端子両者における信号が、該信号のインバートされた極性で前記第１、第２の１段目遅延素子の前記入力端子両者に伝送されていること
を特徴とするディジタル制御発振器。
【請求項２】
前記第１、第２の１段目遅延素子および前記第１、第２の２段目遅延素子が、それぞれ、非反転スリーステートバッファであることを特徴とする請求項１記載のディジタル制御発振器。
【請求項３】
前記第１、第２の１段目遅延素子の前記出力端子両者に接続された第１の状態維持回路と、
前記第１、第２の２段目遅延素子の前記出力端子両者に接続された第２の状態維持回路と
をさらに具備することを特徴とする請求項２記載のディジタル制御発振器。
【請求項４】
前記第１の１段目遅延素子の前記遅延時間が、前記第１の２段目遅延素子の前記遅延時間と同じであり、
前記第２の１段目遅延素子の前記遅延時間が、前記第２の２段目遅延素子の前記遅延時間と同じであること
を特徴とする請求項１記載のディジタル制御発振器。
【請求項５】
前記第１、第２の１段目遅延素子および前記第１、第２の２段目遅延素子が、それぞれ、インバータと、該インバータの出力側に接続された、伝送／非伝送切り替えスイッチとを有し、該インバータの入力側に前記入力端子があり、該伝送／非伝送切り替えスイッチの出力側に前記出力端子があり、該伝送／非伝送切り替えスイッチの切り替え制御入力側に前記イネーブル端子があることを特徴とする請求項１記載のディジタル制御発振器。
【請求項６】
前記第１、第２の１段目遅延素子の前記出力端子両者に接続された第１の状態維持回路と、
前記第１、第２の２段目遅延素子の前記出力端子両者に接続された第２の状態維持回路と
をさらに具備することを特徴とする請求項５記載のディジタル制御発振器。
【請求項７】
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の１段目遅延素子の前記入力端子両者に接続され、該出力端子が前記第１、第２の１段目遅延素子の前記出力端子両者に接続された、前記第２の１段目遅延素子の遅延時間より大きな遅延時間の第３の１段目遅延素子と、
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２、第３の１段目遅延素子の前記出力端子三者に接続され、該出力端子が前記第１、２の２段目遅延素子の前記出力端子両者に接続された、前記第２の２段目遅延素子の遅延時間より大きな遅延時間の第３の２段目遅延素子とをさらに具備し、
前記デコーダの前記第１のデコード出力が、前記第１、第２、第３の１段目遅延素子の前記イネーブル端子三者に供給されかつ前記ディジタル入力信号に基づき該第１、第２、第３の１段目遅延素子の多くともひとつをイネーブルとし、
前記デコーダの前記第２のデコード出力が、前記第１、第２、第３の２段目遅延素子の前記イネーブル端子三者に供給されかつ前記ディジタル入力信号に基づき該第１、第２、第３の２段目遅延素子の多くともひとつをイネーブルとすること
を特徴とする請求項１記載のディジタル制御発振器。
【請求項８】
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の２段目遅延素子の前記出力端子両者に接続されている第１の３段目遅延素子と、
入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の２段目遅延素子の前記出力端子両者に接続され、該出力端子が前記第１の３段目遅延素子の前記出力端子に接続された、前記第１の３段目遅延素子の遅延時間より大きな遅延時間の第２の３段目遅延素子と、
前記第１、第２の３段目遅延素子の前記イネーブル端子両者に供給されかつ前記ディジタル入力信号に基づき該第１、第２の３段目遅延素子の多くともいずれか一方をイネーブルとする第３のデコード出力を生成する第２のデコーダと
をさらに具備することを特徴とする請求項１記載のディジタル制御発振器。
【請求項９】
前記第１、第２の１段目遅延素子および前記第１、第２の２段目遅延素子が、それぞれ、抵抗と、該抵抗に付随する浮遊容量と、該抵抗の一端に入力側が接続された非反転スリーステートバッファとを有し、該抵抗の他端の側に前記入力端子があり、該非反転スリーステートバッファの出力側に前記出力端子があり、該非反転スリーステートバッファのイネーブル入力の側に前記イネーブル端子があることを特徴とする請求項１記載のディジタル制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号を発振周波数の制御入力とするディジタル制御発振器に係り、特に、要素すべてをディジタル回路素子で構成するのに適するディジタル制御発振器に関する。
【背景技術】
【０００２】
一般に、集積回路設計においてはアナログ回路設計の要素をできるだけ排してディジタル回路を用いることが、コスト面、設計期間短縮の面などで有利である。ディジタル回路は素子ライブラリが限られており、設計ツール込みで言えば回路設計はアナログ回路より容易である。
【０００３】
一般に用いられる各種の回路の中で、アナログ的設計を必要とする代表的なものにＰＬＬ（phase locked loop）回路があり、特にそのひとつの要素であるＶＣＯ（voltage controlled oscillator）はディジタル回路化が難しい。ＶＣＯの一部をディジタル回路化したものとして、入力されるディジタル信号、すなわちディジタルコードで発振周波数が制御されるように構成した発振器（digital controlled oscillator：ＤＣＯ）があるが、多くがその基本回路部分は依然アナログ回路である。
【０００４】
また、ＶＣＯとして、その構成要素にインバータなどのディジタル回路素子を用いこれを奇数個リング状に結線したリングオシレータを利用するものもあるが、通常はやはりアナログ回路の要素も必要である。例えば、インバータとしてＣＭＯＳインバータを用いたリングオシレータでは、発振周波数を制御する構成として、ＣＭＯＳインバータを電源側からグラウンド側へ貫通する電流を加減する電流制御のトランジスタを設ける構成が考えられる。このようなトランジスタはアナログ回路要素であるというだけでなく、これを設けると、昨今要求の強いディジタル回路としての低電源電圧化に不向きになる。
【０００５】
また、リングオシレータを用いたＶＣＯでは、インバータの段数をディジタルコードにより変化させる構成も考えられる。これによればアナログ回路要素を排除できるが、発振周波数の滑らかな変化（微調整）が難しい点や、その点を克服しようとする場合および低い発振周波数を必要とする場合に段数が異常に多くなるなど、実用的な設計に適さない。
【０００６】
なお、ディジタル回路要素を含むＶＣＯの一般的な技術の例として下記の各文献に開示のものがある。
【特許文献１】特開２００７−１５０８２０号公報
【特許文献２】特許第３１２７５１７号公報
【特許文献３】特開平１１−２０５０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した事情を考慮してなされたもので、ディジタル信号を発振周波数の制御入力とするディジタル制御発振器において、要素すべてをディジタル回路素子で構成しかつ実用的な設計にも適するディジタル制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明の一態様に係るディジタル制御発振器は、入力端子、出力端子、およびイネーブル端子を有する第１の１段目遅延素子と、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１の１段目遅延素子の前記入力端子に接続され、該出力端子が前記第１の１段目遅延素子の前記出力端子に接続された、前記第１の１段目遅延素子の遅延時間より大きな遅延時間の第２の１段目遅延素子と、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の１段目遅延素子の前記出力端子両者に接続されている第１の２段目遅延素子と、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の１段目遅延素子の前記出力端子両者に接続され、該出力端子が前記第１の２段目遅延素子の前記出力端子に接続された、前記第１の２段目遅延素子の遅延時間より大きな遅延時間の第２の２段目遅延素子と、前記第１、第２の１段目遅延素子の前記イネーブル端子両者に供給されかつディジタル入力信号に基づき該第１、第２の１段目遅延素子の多くともいずれか一方をイネーブルとする第１のデコード出力と、前記第１、第２の２段目遅延素子の前記イネーブル端子両者に供給されかつ前記ディジタル入力信号に基づき該第１、第２の２段目遅延素子の多くともいずれか一方をイネーブルとする第２のデコード出力とを生成するデコーダとを具備し、前記第１、第２の２段目遅延素子の前記出力端子両者における信号が、該信号のインバートされた極性で前記第１、第２の１段目遅延素子の前記入力端子両者に伝送されていることを特徴とする。
【０００９】
すなわち、このディジタル制御発振器は、リングオシレータの構成を基本とするも、各段の遅延素子として２つ（以上）が並列に接続され、各段として、通常、そのうちのひとつがディジタル入力信号によりイネーブル選択されるように構成されている。各段における並列に接続の遅延素子には、その遅延時間に差があり、これによりリング一周の遅延時間の和をディジタル入力信号により設定することが可能という構成である。リング一周の遅延時間は発振周波数に対応しているので、この発振器は、ディジタル入力信号を発振周波数の制御入力とするディジタル制御発振器になっている。
【００１０】
このような構成によれば、遅延時間の異なる遅延素子がディジタル回路素子として用意されている素子ライブラリを活用してディジタル回路素子のみで回路設計が可能であり、また並列接続の素子の遅延時間差を必要的に小さく設定しておくことで発振周波数の滑らかな制御も可能であり実用的である。
【発明の効果】
【００１１】
本発明によれば、ディジタル信号を発振周波数の制御入力とするディジタル制御発振器において、要素すべてをディジタル回路素子で構成しかつ実用的な設計にも適するディジタル制御発振器を提供することができる。
【発明を実施するための最良の形態】
【００１２】
上記一態様における実施態様として、前記第１、第２の１段目遅延素子および前記第１、第２の２段目遅延素子が、それぞれ、非反転スリーステートバッファである、とすることができる。スリーステートバッファであれば、イネーブル選択するための端子がそれ自体で用意されており、ここで使用する遅延素子として向いている。なお「非反転」でなく「反転」タイプでもよいが、最低限の素子ライブラリに対応可能な点では非反転タイプが向いている。
【００１３】
ここで、前記第１、第２の１段目遅延素子の前記出力端子両者に接続された第１の状態維持回路と、前記第１、第２の２段目遅延素子の前記出力端子両者に接続された第２の状態維持回路とをさらに具備する、とすることができる。複数のスリーステートバッファの出力同士が接続されたノードのハイ／ロー状態が、それらのバッファすべてのディセーブル状態にもかかわらず一定論理に保たれ安定するように考慮したものである。
【００１４】
また、実施態様として、前記第１の１段目遅延素子の前記遅延時間が、前記第１の２段目遅延素子の前記遅延時間と同じであり、前記第２の１段目遅延素子の前記遅延時間が、前記第２の２段目遅延素子の前記遅延時間と同じである、とすることができる。このように遅延時間が揃っていれば、その分、必要な素子ライブラリが簡素化できる。
【００１５】
また、実施態様として、前記第１、第２の１段目遅延素子および前記第１、第２の２段目遅延素子が、それぞれ、インバータと、該インバータの出力側に接続された、伝送／非伝送切り替えスイッチとを有し、該インバータの入力側に前記入力端子があり、該伝送／非伝送切り替えスイッチの出力側に前記出力端子があり、該伝送／非伝送切り替えスイッチの切り替え制御入力側に前記イネーブル端子がある、とすることができる。インバータはディジタル素子としてもっとも基本的なひとつであるのでこれを利用する態様である。この場合には、イネーブル選択の機能をインバータの出力側に接続された伝送／非伝送切り替えスイッチにより得る。
【００１６】
ここでも、前記第１、第２の１段目遅延素子の前記出力端子両者に接続された第１の状態維持回路と、前記第１、第２の２段目遅延素子の前記出力端子両者に接続された第２の状態維持回路とをさらに具備する、とすることができる。複数の遅延素子の出力同士が接続されたノードのハイ／ロー状態が、それらの遅延素子すべてのディセーブル状態にもかかわらず一定論理に保たれ安定するように考慮したものである。
【００１７】
また、実施態様として、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の１段目遅延素子の前記入力端子両者に接続され、該出力端子が前記第１、第２の１段目遅延素子の前記出力端子両者に接続された、前記第２の１段目遅延素子の遅延時間より大きな遅延時間の第３の１段目遅延素子と、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２、第３の１段目遅延素子の前記出力端子三者に接続され、該出力端子が前記第１、２の２段目遅延素子の前記出力端子両者に接続された、前記第２の２段目遅延素子の遅延時間より大きな遅延時間の第３の２段目遅延素子とをさらに具備し、前記デコーダの前記第１のデコード出力が、前記第１、第２、第３の１段目遅延素子の前記イネーブル端子三者に供給されかつ前記ディジタル入力信号に基づき該第１、第２、第３の１段目遅延素子の多くともひとつをイネーブルとし、前記デコーダの前記第２のデコード出力が、前記第１、第２、第３の２段目遅延素子の前記イネーブル端子三者に供給されかつ前記ディジタル入力信号に基づき該第１、第２、第３の２段目遅延素子の多くともひとつをイネーブルとする、とすることができる。
【００１８】
これは、１段目遅延素子を３つにし、２段目遅延素子も３つにする構成である。各段において遅延素子の選択の幅が広がるので、周波数制御の上下限を広げることや、より滑らかな周波数制御が可能になる。同様に４つ以上にすれば、その数が増加するほどそれらの効果はより高くなる。
【００１９】
また、実施態様として、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の２段目遅延素子の前記出力端子両者に接続されている第１の３段目遅延素子と、入力端子、出力端子、およびイネーブル端子を有し、該入力端子が前記第１、第２の２段目遅延素子の前記出力端子両者に接続され、該出力端子が前記第１の３段目遅延素子の前記出力端子に接続された、前記第１の３段目遅延素子の遅延時間より大きな遅延時間の第２の３段目遅延素子と、前記第１、第２の３段目遅延素子の前記イネーブル端子両者に供給されかつ前記ディジタル入力信号に基づき該第１、第２の３段目遅延素子の多くともいずれか一方をイネーブルとする第３のデコード出力を生成する第２のデコーダとをさらに具備する、とすることができる。
【００２０】
これは、３段目遅延素子を設ける構成である。この場合は、３段目における素子選択の分だけループ一周の遅延時間に変化を加えることができるので、やはり、周波数制御の上下限を広げることや、より滑らかな周波数制御が可能になる。同様に４段以上にすれば、その段数が増加するほどそれらの効果はより高くなる。
【００２１】
また、実施態様として、前記第１、第２の１段目遅延素子および前記第１、第２の２段目遅延素子が、それぞれ、抵抗と、該抵抗に付随する浮遊容量と、該抵抗の一端に入力側が接続された非反転スリーステートバッファとを有し、該抵抗の他端の側に前記入力端子があり、該非反転スリーステートバッファの出力側に前記出力端子があり、該非反転スリーステートバッファのイネーブル入力の側に前記イネーブル端子がある、とすることができる。この場合には、同一段の遅延素子での遅延時間の違いを抵抗およびその付随する浮遊容量で実現でき、スリーステートバッファ自体として遅延時間の異なる複数種を要しない。したがって、より簡素な素子ライブラリに対応することができる。
【００２２】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るディジタル制御発振器を示す構成図であり、特にその原理を説明するためもっとも単純な構成としたものである。図１に示すように、このディジタル制御発振器は、スリーステートバッファ１１、１２、１３、１４、ＮＯＲゲート１５、デコーダ１６、１７を有する。
【００２３】
スリーステートバッファ１１、１２、１３、１４は、それぞれ、入力端子、出力端子、イネーブル端子を有しており、イネーブル端子にイネーブルとすべき論理信号が入力されているときのみ入力端子に入力されている論理信号をそのままの論理で出力端子に出力する（非反転出力）。イネーブル端子にイネーブルとすべき論理信号が入力されていないときには出力端子はハイインピーダンス状態となる。
【００２４】
バッファ１１、１２の入力端子から出力端子への遅延時間はそれぞれｔｄ１、バッファ１３、１４の入力端子から出力端子への遅延時間はそれぞれｔｄ２であり、それらの大小関係はｔｄ１＜ｔｄ２である。バッファにこのような遅延時間の大小関係を設定するには、例えば、各バッファ１１〜１４を構成するトランジスタ（不図示。例えばＣＭＯＳトランジスタ）のゲート幅を変えればよく、一般にゲート幅を広くするとトランジスタが状態移行するときの電流が大きくなり遅延時間は小さくなる。
【００２５】
バッファ１１と同１３とは並列に接続され、また、バッファ１２、同１４も並列に接続される。また、これらは、バッファ１１、１３（１段目遅延素子）に縦続してバッファ１２、１４（２段目遅延素子）が接続される。バッファ１２、１４の出力側両者はＮＯＲゲート１５への一方の入力として導かれ、ＮＯＲゲート１５の出力側は、発振出力であるとともに、バッファ１１、１３への入力として導かれる。なお、ＮＯＲゲート１５の他方の入力ＤＮがハイ状態にされたときには、ＮＯＲゲート１５の機能により必然的に発振出力はローに固定される。すなわち、入力ＤＮは必要に応じて発振を止める場合に用いる。
【００２６】
デコーダ１６は、入力される２ビットのディジタル信号に基づき、バッファ１１、１３の多くともいずれかをイネーブルとする論理信号をそのデコード結果として出力する。デコーダ１７は、同じ入力される２ビットのディジタル信号に基づき、バッファ１２、１４の多くともいずれかをイネーブルとする論理信号をそのデコード結果として出力する。デコーダ１６、１７のデコード仕様は、図１内に示した表に示される通りとする。この表で「２」は、遅延時間がｔｄ２のバッファ（バッファ１３、１４）のみをイネーブルとすることを意味し、「１」は、遅延時間がｔｄ１のバッファ（バッファ１１、１２）のみをイネーブルとすることを意味する。なお「−」はいずれもイネーブルとしないことを意味している。
【００２７】
以上のデコーダ１６、１７の機能により、入力される２ビットのディジタル信号が００でない限り、１段目遅延素子としてバッファ１１、１３のいずれかがイネーブルとされ、２段目遅延素子としてバッファ１２、１４のいずれかがイネーブルとされる。これにより、ＮＯＲゲート１５の他方の入力ＤＮをローとするとき、ＮＯＲゲート１５を含めていわゆるリングオシレータが構成されることになる。これは、ＮＯＲゲート１５の一方の入力とＮＯＲゲート１５の出力とは論理レベルが反転するにもかかわらず、当該出力がバッファ１１、１３のいずれか、さらにバッファ１２、１４のいずれかを経てＮＯＲゲート１５の一方として戻っているからである。すなわち、リング１周で発振波形の半周期分の遅延時間となっている。
【００２８】
２ビットのディジタル信号が０１のとき、デコーダ１６、１７はいずれも「２」を出力するので、リング１周の遅延時間は２×ｔｄ２＋ｔｄ０である（なおｔｄ０はＮＯＲゲート１５の遅延時間）。同様に、１０のとき、デコーダ１６は「２」を出力、デコーダ１７は「１」を出力するので、リング１周の遅延時間はｔｄ１＋ｔｄ２＋ｔｄ０である。さらに、１１のとき、デコーダ１６、１７はいずれも「１」を出力するので、リング１周の遅延時間は、２×ｔｄ１＋ｔｄ０である。
【００２９】
これらの大小関係は、２×ｔｄ２＋ｔｄ０＞ｔｄ１＋ｔｄ２＋ｔｄ０＞２×ｔｄ１＋ｔｄ０なので、発振周波数としては、リング１周の遅延時間の逆数に比例し、入力される２ビットのディジタル信号が０１（１０進表示で１）のときがもっとも低く、１０（１０進表示で２）のときが中ほどであり、１１（１０進表示で３）のときがもっとも高くなる。したがって、図１に示すディジタル制御発振器は、入力される２ビットのディジタル信号の大小関係の通りに発振周波数の高低が制御される発振器になっている。
【００３０】
このような可変周波数の発振器は、構成に必要な要素がすべてディジタル回路要素でありアナログ回路要素を排しているので、素子ライブラリとしてディジタル回路要素のみが提供されているプロセスを利用しても容易に作ることができる。可変周波数の発振器であるものの、アナログ回路としての設計を要しないので、コスト面、設計期間短縮の面で有利である。また、ディジタル回路として低電源電圧化が進んだ場合にも対応に障害が生じない。さらに、プロセス仕様の異なる集積回路への展開も比較的容易である。
【００３１】
図１に示した実施形態の変形例としては、１段目の遅延素子としてのバッファ１１、１３と、２段目の遅延素子としてのバッファ１２、１４とで遅延時間をそれぞれ同じではなく、異ならせるようにしてもよい。例えばそれぞれの遅延時間の大小関係として、小さい方からバッファ１１、バッファ１２、バッファ１３、バッファ１４のように設定することができる。この場合には、一般に、リングとして４種類の遅延時間を実現できるので、入力される２ビットのディジタル信号が００のときにも発振が起こるようにデコーダ１６、１７のデコード仕様を設定する。この変形例の場合、バッファとしてより多種類の遅延時間のものが提供される素子ライブラリを利用する。
【００３２】
次に、本発明の別の実施形態について図２を参照して説明する。図２は、本発明の別の実施形態に係るディジタル制御発振器を示す構成図であり、図１中に示した構成要素と同一のものには同一符号を付している。その部分の説明は省略する。この実施形態もその原理を説明するためもっとも単純な構成としている。
【００３３】
この実施形態では、スリーステートバッファ１１、１２、１３、１４に代えて、それぞれ、インバータ２１の出力側に伝送／非伝送切り替えスイッチ２５を接続したもの、インバータ２２の出力側に伝送／非伝送切り替えスイッチ２６を接続したもの、インバータ２３の出力側に伝送／非伝送切り替えスイッチ２７を接続したもの、インバータ２４の出力側に伝送／非伝送切り替えスイッチ２８を接続したものを使用している。伝送／非伝送切り替えスイッチ２５、２６、２７、２８としては、いわゆるアナログスイッチとも呼ばれるスイッチを利用できる。
【００３４】
デコーダ１６、１７は、基本的に、図１で説明したものと機能として同様であるが、デコーダ１６、１７のデコード出力は、伝送／非伝送切り替えスイッチ２５、２６、２７、２８の切り替え制御入力として導かれる。すなわち、デコーダ１６、１７の出力により、スイッチ２５、２７の多くともいずれかが伝送状態とされ、さらにスイッチ２６、２８の多くともいずれかが伝送状態とされる。
【００３５】
インバータ２１、２２、２３、２４の遅延時間（正確にはそれらの出力側に接続された伝送／非伝送切り替えスイッチを含めた遅延時間）の大小関係については、図１に示した実施形態と同様に設定する。インバータにこのような遅延時間の大小関係を設定するには、例えば、各インバータ２１〜２４を構成するトランジスタ（不図示。例えばＣＭＯＳトランジスタ）のゲート幅を変えればよく、一般にゲート幅を広くするとトランジスタが状態移行するときの電流が大きくなり遅延時間は小さくなる。
【００３６】
以上のような構成により、この実施形態のディジタル制御発振器も図１に示した発振器と同様の動作を行うことができる。すなわち、入力される２ビットのディジタル信号が０１（１０進表示で１）のとき、リングはインバータ２３、スイッチ２７、インバータ２８、スイッチ２４、ＮＯＲゲート１５を経てインバータ２３に戻る経路になる。入力される２ビットのディジタル信号が１０（１０進表示で２）のとき、リングはインバータ２３、スイッチ２７、インバータ２２、スイッチ２６、ＮＯＲゲート１５を経てインバータ２３に戻る経路になる。入力される２ビットのディジタル信号が１１（１０進表示で３）のとき、リングはインバータ２１、スイッチ２５、インバータ２２、スイッチ２６、ＮＯＲゲート１５を経てインバータ２１に戻る経路になる。なお、これらのリングで１周の論理が反転する点は図１に示した実施形態と同じである。
【００３７】
この実施形態は、素子ライブラリとして伝送／非伝送切り替えスイッチが用意されている場合でないと構成できないが、逆に、スリーステートバッファが素子ライブラリにない場合でも構成することができる。なお、図１に示した実施形態での変形例が適用できることは容易にわかる。
【００３８】
次に、本発明のさらに別の実施形態について図３を参照して説明する。図３は、本発明のさらに別の実施形態に係るディジタル制御発振器を示す構成図であり、図１中に示した構成要素と同一のものには同一符号を付している。その部分の説明は省略する。この実施形態もその原理を説明するためもっとも単純な構成としている。
【００３９】
この実施形態では、配線による抵抗およびその付随する浮遊容量の要素１８ａ、１９ａ、１８ｂ、１８ｂを利用し、スリーステートバッファ１１、１２、１３、１４に代えて、それぞれ、要素１８ａの出力側にスリーステートバッファ１１ａを接続したもの、要素１９ａの出力側にスリーステートバッファ１２ａを接続したもの、要素１８ｂの出力側にスリーステートバッファ１１ｂを接続したもの、要素１９ｂの出力側にスリーステートバッファ１２ｂを接続したものを使用している。
【００４０】
要素１８ａ、１９ａ、１８ｂ、１９ｂは、集積回路において金属配線の長さおよび／または幅を調整することで、抵抗値およびこれに分布定数的に付随する浮遊容量を所定に設定したものである。一般に、配線を長くするほど抵抗値が増し、浮遊容量も増加する。配線の幅を広げるほど抵抗値が減少し、浮遊容量は増加する。要素１８ａ、１９ａ、１８ｂ、１９ｂの入力から出力への特性は遅れ特性になっているので、この遅れ時間を加え要素１８ａとスリーステートバッファ１１ａとで遅延時間をｔｄ１、要素１９ａとスリーステートバッファ１２ａとで遅延時間を同じくｔｄ１、要素１８ｂとスリーステートバッファ１１ｂとで遅延時間をｔｄ２、要素１９ａとスリーステートバッファ１２ｂとで遅延時間を同じくｔｄ２としている。
【００４１】
したがって、この実施形態では、スリーステートバッファ１１ａと同１１ｂとで遅延時間の同じもの、スリーステートバッファ１２ａと同１２ｂとで遅延時間の同じものを使用することができる。すなわち、単純にはスリーステートバッファとして遅延時間の異なる複数種を用意する必要がなく、より簡素な素子ライブラリの場合にも対応できる。なお、要素１８ａ、１９ａ、１８ｂ、１９ｂはアナログ的動作をするものの、これらはレイアウトを含めて通常のディジタルＬＳＩ設計フローで対応可能であり、通常言われるようなアナログ回路要素には当たらない。
【００４２】
次に、本発明のさらに別の実施形態について図４を参照して説明する。図４は、本発明のさらに別の実施形態に係るディジタル制御発振器を示す構成図である。本実施形態では、図１ないし図３に示した発振器より実際的かつ具体的な設計を示している。
【００４３】
図４に示すように、このディジタル制御発振器は、スリーステートバッファ３１〜６５（５段７列構成）、ＮＯＲゲート７１、デコーダ７２〜７７、バッファ７８、インバータ８１〜９０を有する。
【００４４】
スリーステートバッファ３１〜６５のそれぞれは、図１中に示したスリーステートバッファ１１〜１４と同様に、入力端子、出力端子、イネーブル端子を有しており、イネーブル端子にイネーブルとすべき論理信号が入力されているときのみ入力端子に入力されている論理信号をそのままの論理で出力端子に出力する（非反転出力）。イネーブル端子にイネーブルとすべき論理信号が入力されていないときには出力端子はハイインピーダンス状態となる。
【００４５】
バッファ３１〜６５は、上記したように５段構成であり、各段において７つのバッファが並列に接続されている。これらの７つのバッファの遅延時間は、図中に示すように、それぞれ、７５．５ｐｓ、８１ｐｓ、９９ｐｓ、１３４ｐｓ、２０１ｐｓ、２７８ｐｓ、３８０ｐｓのものを使用している。なお、リングのひとつの構成となるＮＯＲゲート７１の遅延時間は、最速のバッファと同じ７５．５ｐｓとしている。
【００４６】
バッファ３１〜６５のうち最終段（５段目）のもの３５、４０、４５、５０、５５、６０、６５の出力側はＮＯＲゲート７１への一方の入力として導かれ、ＮＯＲゲート７１の出力側はバッファ７８を介して発振出力となる。また、ＮＯＲゲート７１の出力側は、バッファ３１〜６５のうちの１段目のもの３１、３６、４１、４６、５１、５６、６１への入力として導かれる。なお、ＮＯＲゲート７１の他方の入力ＤＮがハイ状態にされたときには、ＮＯＲゲート７１の機能により必然的に発振出力はローに固定される。すなわち、入力ＤＮは必要に応じて発振を止める場合に用いる。
【００４７】
デコーダ７２〜７７は、入力される９ビットのディジタル信号に基づき、各段におけるバッファの多くともいずれかひとつをイネーブルとする論理信号をそのデコード結果として出力する。このため、入力される９ビットのディジタル信号をまず、デコーダ７２により各３ビットの各段用のディジタル信号（１０進表示で０から７）にデコードし、さらにこれらの各段用のディジタル信号をデコーダ７３〜７７でデコードして、各段におけるバッファの多くともいずれかひとつをイネーブルとする論理信号をそのデコード結果として出力する。
【００４８】
ここでは、デコーダ７３〜７７への入力が、それぞれ、１０進表示で１の場合にバッファ３１〜３５（１列目）がイネーブルとされるように選択がされ、以下、１０進表示で２、３、…、７と増加するごとにイネーブルとされるバッファが下に図示されるものになるようにデコーダ７３〜７７と各バッファとが結線がされている。なお、デコーダ７３〜７７への入力が、１０進表示で０の場合はその出力側のいずれのバッファもイネーブルとしない。デコーダ７２を含めたデコーダ７３〜７７のデコード仕様についてはさらに後述する（図５）。
【００４９】
インバータ８１、８２は、互いに巡回して接続されたインバータであり、巡回によるそのひとつのノードが１段目のバッファ３１、３６、４１、４６、５１、５６、６１の出力に共通して接続される。これは、スリーステートバッファ３１、３６、４１、４６、５１、５６、６１の出力同士が接続されたノードのハイ／ロー状態が、それらのバッファすべてのディセーブル状態にもかかわらず一定論理に保たれ安定するように動作させる状態維持回路である。なお、バッファ３１、３６、４１、４６、５１、５６、６１のひとつがイネーブル状態であれば、インバータ８１、８２はその出力論理に従う動作になる。インバータ８３、８４の組、インバータ８５、８６の組、インバータ８７、８８の組、インバータ８９、９０の組についても、それぞれ、接続される段が異なるだけで機能としてインバータ８１、８２の組と同様である。
【００５０】
図５は、図４に示したディジタル制御発振器における各デコーダ７３〜７７の変換仕様を示す表である。より具体的には、入力ディジタル値との対応として各デコーダ７３〜７７が出力すべきデコード値を示しており、これらの関係からデコーダ７２のデコード仕様をも示している。さらに、デコーダ７２、デコーダ７３〜７７によるバッファ３１〜６５の選択により、発振にかかわるリングが特定されることからその１周の遅延時間から算出される発振周波数も示している。
【００５１】
図５から、例えば、９ビットの入力ディジタル値が１０進表示で１２９であれば、デコーダ７３は、「７」と示されていることから７列目のバッファ６１をイネーブルとする出力を行う。同様に見て、デコーダ７４は、「７」と示されていることから７列目のバッファ６２をイネーブルとする出力を行い、デコーダ７５は、「３」と示されていることから３列目のバッファ４３をイネーブルとする出力を行い、デコーダ７６は、同じく「３」と示されていることから３列目のバッファ４４をイネーブルとする出力を行い、デコーダ７７は、「１」と示されていることからバッファ３５をイネーブルとする出力を行う。これらイネーブルとされたバッファが構成するリングにより、１周の遅延時間は、３８０＋３８０＋９９＋９９＋７５．５＋７５．５［ｐｓ］となるので、この２倍の時間の逆数として発振周波数は４５１ＭＨｚとなる。
【００５２】
図５の見方は他の入力ディジタル値の場合も同様である。図５では、紙幅の関係で途中一部が省略されているが、入力ディジタル値に対して仕様となる発振周波数が与えられる場合には、図５の作成は次のように行うことができる。すなわち、発振周波数からリング１周の遅延時間を求め、この遅延時間に最も近くなるように各段におけるバッファの選択を行えばよい。選択されたバッファの上からの列位置を図５中の数値とする。
【００５３】
図６は、図４に示したディジタル制御発振器の発振周波数制御特性を示すグラフである。図６は、図４に示すディジタル制御発振器が、入力される９ビットのディジタル信号（１０進表示で１〜４２８）の大小関係の通りに発振周波数の高低（約２５３ＭＨｚ〜約１１０４ＭＨｚ）が制御される発振器であることを示している。
【００５４】
以上説明の図４に示す実施形態は、ディジタル制御発振器において、回路規模をあまり大きくせずに入力信号の変化に応じた滑らかな発振周波数の制御を実現可能にしたことをも示している。すなわち、この実施形態ではリングを構成する主要遅延素子として５段７列の３５個を用意すればよく、この回路規模の小ささは、単にインバータの段数をディジタルコードにより変化させる構成で同様な制御を得る場合との比較でよくわかる。
【００５５】
すなわち、本実施形態では入力ディジタル値が１０進表示で１〜４２８の変化に対応できている。よって、これと同様な対応をリングの段数の変化により得ようとすれば、どれほど少なくとも４２８×２個のインバータを必要とすることは容易にわかり、実際には滑らかな制御という点でその何倍ものインバータの数を要する。特に低い周波数を要する場合にはリングの遅延時間を増やすため段数はさらに増加する。
【００５６】
また、図１ないし図３に示した実施形態でも説明したように、もとより、図４に示したディジタル制御発振器は、構成に必要な要素がすべてディジタル回路要素でありアナログ回路要素を排しているので、素子ライブラリとしてディジタル回路要素のみが提供されているプロセスを利用しても容易に作ることができる。可変周波数の発振器であるものの、アナログ回路としての設計を要しないので、コスト面、設計期間短縮の面で有利である。また、ディジタル回路として低電源電圧化が進んだ場合にも対応に障害が生じない。さらに、プロセス仕様の異なる集積回路への展開も比較的容易であるなど、多くのメリットを有する。
【００５７】
図４に示したより実際的かつ具体的な実施形態は、各遅延素子として図２中に示したインバータと伝送／非伝送切り替えスイッチとによるもの、または図３中に示した配線抵抗および浮遊容量とスリーステートバッファとによるものを利用しても同様に構成できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係るディジタル制御発振器を示す構成図。
【図２】本発明の別の実施形態に係るディジタル制御発振器を示す構成図。
【図３】本発明のさらに別の実施形態に係るディジタル制御発振器を示す構成図。
【図４】本発明のさらに別の実施形態に係るディジタル制御発振器を示す構成図。
【図５】図４に示したディジタル制御発振器における各デコーダ７３〜７７のデコード仕様を示す表。
【図６】図４に示したディジタル制御発振器の発振周波数制御特性を示すグラフ。
【符号の説明】
【００５９】
１１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ，１３，１４，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，４４，４５，４６，４７，４８，４９，５０，５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，６２，６３，６４，６５…スリーステートバッファ、１５，７１…ＮＯＲゲート、１６，１７，７２，７３，７４，７５，７６，７７…デコーダ、１８ａ，１８ｂ，１９ａ，１９ｂ…配線抵抗（分布定数浮遊容量を含む）、２１，２２，２３，２４…インバータ、２５，２６，２７，２８…伝送／非伝送切り替えスイッチ、７８…バッファ、８１，８２，８３，８４，８５，８６，８７，８８，８９，９０…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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