(57)【要約】【課題】回路規模が小さく製造工程が簡単な高周波基板回路の遅延線路及び高周波基板回路の遅延線路の製造方法を提供する。【解決手段】マイクロストリップ線路の場合、中心導体１３と接して印刷キャパシタ１４を所定部分に設ける。トリプレート線路の場合、中心導体２３の誘電体層２５を挟んだ上方のグランド層をエッチングして露出部２６を設け、この露出部２６に印刷キャパシタ２４を設ける。印刷キャパシタは、誘電体を樹脂などに分散させてコンデンサペーストを調製し、このコンデンサペーストを所定の厚さ、および所定の面積に印刷し、これを硬化させて形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電体層と、
前記誘電体層の上に設けられた中心導体と、
前記中心導体の所定の部分に印刷された第１の印刷キャパシタと、
前記誘電体層の下に設けられた第１のグランド層と、
を備えることを特徴とする高周波基板回路の遅延線路。
【請求項２】
誘電体層と、
前記誘電体層の下に設けられた第１のグランド層と、
前記誘電体層の内部に設けられた中心導体と、
前記誘電体層の層に設けられ、中心導体の上部の所定部分をエッチングして誘電体層を露出させた第１の露出部を有する第２のグランド層と、
前記第１の露出部に印刷された第１の印刷キャパシタと、
前記第１の印刷キャパシタを被覆し、第２のグランド層に接する第１のメタライズ薄膜と、
を備えることを特徴とする高周波基板回路の遅延線路。
【請求項３】
前記第１のグランド層が、中心導体の下層部分の所定部分をエッチングして誘電体層を露出させた第２の露出部を有し、
前記第２の露出部に印刷された第２の印刷キャパシタと、前記第２の印刷キャパシタを被覆し、第１のグランド層に接する第２のメタライズ薄膜をさらに有する、
ことを特徴とする請求項１又は請求項２に記載の高周波基板回路の遅延線路。
【請求項４】
第１のグランド層と、前記第１のグランド層の上に設けられた誘電体層と、前記誘電体層の内部に設けられた中心導体と、前記誘電体層の上に設けられた第２のグランド層と、を有するトリプレート線路の前記第２のグランド層を前記中心導体の上部の所定部分だけエッチングして誘電体層を露出させた第１の露出部を設け、
前記第１の露出部に印刷キャパシタを印刷し、
前記印刷キャパシタを、被覆膜が前記第２のグランド層に接するように被覆するメタライズ薄膜を設ける、
ことを特徴とする高周波基板回路の遅延線路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路を形成した高周波基板回路の遅延線路及びこの高周波基板回路の遅延線路の製造方法に関する。
【背景技術】
【０００２】
従来の高周波伝送線路における遅延回路は、伝送線路の長さを長くすることによって形成した遅延素子を高周波回路基板にはんだ付けすることにより形成されていた（例えば、特許文献１）。
【特許文献１】特開２００４−１４０５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このため、特許文献１に記載の技術においては、回路規模が大きくなり、製造工程も多くなるという問題点があった。
【０００４】
本発明は上記のような問題点に鑑みてなされたものであり、回路規模が小さく製造工程が簡単な高周波基板回路の遅延線路及び高周波基板回路の遅延線路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この目的を達成するために本発明は、誘電体層と、誘電体層の上に設けられた中心導体と、中心導体の所定の部分に印刷された第１の印刷キャパシタと、誘電体層の下に設けられた第１のグランド層と、を備えることを特徴とする高周波基板回路の遅延線路を提供する。
【０００６】
また、本発明は誘電体層と、誘電体層の下に設けられた第１のグランド層と、誘電体層の内部に設けられた中心導体と、誘電体層の上に設けられ、中心導体の上部の所定部分をエッチングして誘電体層を露出させた第１の露出部を有する第２のグランド層と、第１の露出部に印刷された第１の印刷キャパシタと、第１の印刷キャパシタを被覆し、第２のグランド層に接する第１のメタライズ薄膜と、を備えることを特徴とする高周波基板回路の遅延線路を提供する。
【発明の効果】
【０００７】
本発明によれば、回路規模が小さく製造工程が簡単な高周波基板回路の遅延線路を提供することが可能となるというという効果がある。
【発明を実施するための最良の形態】
【０００８】
以下、本発明による高周波基板回路の遅延線路及び高周波基板回路の遅延線路の製造方法の一実施の形態を、図面を用いて詳細に説明する。なお、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【０００９】
図１は、本発明のマイクロストリップ線路における実施形態を示した斜視図である。図１に示すように、本実施形態のマイクロストリップ線路型の高周波基板回路の遅延線路１０は、第１のグランド層１２と、この第１のグランド層１２の上に設けられた誘電体層１１と、この誘電体層１１の上に設けられた中心導体１３と、を備える。
【００１０】
そして、高周波基板回路の遅延線路１０は中心導体１３の所定の部分に第１の印刷キャパシタ１４を印刷して構成される。
【００１１】
ここで、印刷キャパシタ１４について説明する。印刷キャパシタ１４はコンデンサペーストを所定の形状及び所定の大きさ、所定の厚さに印刷して形成される。
【００１２】
コンデンサペーストは、例えばチタン酸バリウムなどの誘電体を変性フェノール樹脂などの熱硬化樹脂に分散させて調製される。この場合、コンデンサペーストを印刷後に加熱してコンデンサペーストを硬化させ、印刷キャパシタ１４を形成する。
【００１３】
また、コンデンサペーストは微細に粉砕された誘電体を、有機溶剤を含有するビヒクルに界面活性剤を用いて分散させて調製することもできる。この場合、コンデンサペーストを印刷後に有機溶剤を揮発させて印刷キャパシタ１４を形成する。
【００１４】
あるいは、コンデンサペーストは微細に粉砕された誘電体を、紫外線硬化樹脂に分散させて調製することもできる。この場合、コンデンサペーストを印刷後に紫外線を照射して硬化させ、印刷キャパシタ１４を形成する。
【００１５】
図２は、高周波基板回路の遅延線路１０の図１のＡＡ線断面の部分拡大図である。図２に示すように印刷キャパシタ１４は中心導体１３の誘電体層１１に接していない面の所定の部分に印刷して構成される。なお、印刷キャパシタ１４は中心導体１３をはみ出して誘電体層１１に接するように設けられていてもよい。
【００１６】
ここで、印刷キャパシタ１４を設ける中心導体１３の所定部分とは、遅延を生じさせることを要しない回路と遅延を生じさせる必要のある回路との間を意味する。すなわち、印刷キャパシタ１４は遅延を生じさせたい回路の直前に設ける。
【００１７】
なお、第１のグランド層１２が、中心導体１３の下層部分の所定部分をエッチングして誘電体層１１を露出させた第２の露出部を有し、この第２の露出部に印刷された第２の印刷キャパシタと、第２の印刷キャパシタを被覆し、第１のグランド層１２に接する第２のメタライズ薄膜をさらに有するように構成することもできる。
【００１８】
図３は、本発明のトリプレート線路における実施形態を示した斜視図である。図３に示すように、本実施形態のトリプレート線路型の高周波基板回路の遅延線路２０は、第１のグランド層２２と、第１のグランド層２２の上に設けられた誘電体層２５と、誘電体層２５の内部に設けられた中心導体２３と、を備える。
【００１９】
さらに、高周波基板回路の遅延線路２０は、誘電体層２５の上に設けられ、中心導体２３の上部の所定部分をエッチングして誘電体層２５を露出させた第１の露出部２６を有する第２のグランド層２１と、第１の露出部２６に印刷された第１の印刷キャパシタ２４と、第１の印刷キャパシタ２４を被覆し、第２のグランド層２１に接する第１のメタライズ薄膜と、を備える。ただし、図３においては説明のため第１のメタライズ薄膜は図示されていない。
【００２０】
エッチングする部分は第１の印刷キャパシタ２４を印刷する部分を包含するように設定される。すなわち、第１の印刷キャパシタ２４を設ける第２のグランド層２１の所定部分とは、中心導体２３の遅延を生じさせることを要しない回路と遅延を生じさせる必要のある回路との間の、誘電体層２５を挟んだ上方を意味する。
【００２１】
ここで、メタライズ薄膜について説明する。メタライズ薄膜は金属などの導体によって形成された薄膜である。メタライズ薄膜は例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの方法により形成することができる。
【００２２】
ＣＶＤを用いる場合は、メタライズ薄膜を形成する部分以外の部分をマスキングし、石英などによって形成された反応管内において加熱した高周波基板回路に、メタライズ薄膜を形成する成分を含む原料ガスを供給し、第１の印刷キャパシタ２４上に化学反応により膜を堆積する。
【００２３】
ＰＶＤを用いる場合は、メタライズ薄膜を形成する部分以外の部分をマスキングし、抵抗加熱蒸着、電子ビーム蒸着、分子線エピキタシー法などにより気相中においてメタライズ薄膜を形成する成分を蒸着して堆積する。
【００２４】
図４は、高周波基板回路の遅延線路２０の図３のＢＢ線断面の部分拡大図である。図４に示すように第１の印刷キャパシタ２４は中心導体２３の誘電体層２５を挟んだ上方に設けられた第１の露出部２６に印刷して構成される。
【００２５】
この第１の印刷キャパシタ２４を被覆し、さらに第２のグランド層２１に接するようにメタライズ薄膜２４１が形成される。
【００２６】
なお、第１のグランド層２２が、中心導体２３の下層部分の所定部分をエッチングして誘電体層２５を露出させた第２の露出部を有し、この第２の露出部に印刷された第２の印刷キャパシタと、第２の印刷キャパシタを被覆し、第１のグランド層２２に接する第２のメタライズ薄膜をさらに有するように構成することもできる。
【００２７】
次に、印刷キャパシタ１４，２４の作用について説明する。図５は、図２及び図４に示す各区間の等価回路図である。中心導体１３，２３は等価回路図において抵抗とインダクタンスとキャパシタンスによって表わされる。
【００２８】
区間Ａ及び区間Ｃにおいては、抵抗はＲ１、インダクタンスはＬ１である。印刷キャパシタ１４，２４は容量を有する。よって、印刷キャパシタ１４，２４が設けられた区間ＢのキャパシタンスをＣ２とすると、印刷キャパシタ１４，２４の容量の分だけキャパシタンスが増加して、Ｃ１＜Ｃ２となる。
【００２９】
すなわち、区間Ｂにおいて容量性のインピーダンスが増加する。このため区間Ｂにおいて、印刷キャパシタ１４，２４がない区間Ａ及び区間Ｃに比べて位相が遅れ位相となる。
【００３０】
次に、遅延量と印刷キャパシタの大きさとの関係について説明する。図６は印刷キャパシタ２４の上面図及び断面図である。メタライズ薄膜６１を除けば印刷キャパシタ２４と印刷キャパシタ１４とは等価であるため、両者を含めて印刷キャパシタ６０とする。
【００３１】
印刷キャパシタ６０の厚さをｄ、底面積をＳ、印刷キャパシタ６０の誘電率をεとすると、キャパシタンスＣは次の（１）式のように表せる。
【数１】
2009278253.tif 000003
【００３２】
図７は、キャパシタンスと遅延量との関係を示した図である。図７において、横軸はキャパシタンスＣ［Ｆ］、縦軸は遅延量ｔ［ｓ］を表す。図７に示すように、遅延量ｔは印刷キャパシタ６０のキャパシタンスが増加するにつれて単調に増加し、ある遅延量ｔ０に収束する。
【００３３】
従って、印刷キャパシタ６０の厚さｄと底面積Ｓとを変化させることにより０＜ｔ＜ｔ０の間で遅延量を制御することが可能である。
【００３４】
以上述べたように、本実施形態の高周波基板回路の遅延線路１０は、マイクロストリップ線路の中心導体１３と接して印刷キャパシタ１４を備える。本実施形態の高周波基板回路の遅延線路２０は、トリプレート線路の中心導体２３の誘電体層２５を挟んだ上方のグランド層をエッチングして露出部２６を設け、この露出部２６に印刷キャパシタ２４を備える。このため、本実施形態の高周波基板回路の遅延線路は、回路規模を小さくすることが可能となり、製造工程を簡略化することが可能となるという効果がある。
【００３５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明のマイクロストリップ線路における実施形態を示した斜視図である。
【図２】高周波基板回路の遅延線路１０の図１のＡＡ線断面の部分拡大図である。
【図３】本発明のトリプレート線路における実施形態を示した斜視図である。
【図４】高周波基板回路の遅延線路２０の図３のＢＢ線断面の部分拡大図である。
【図５】図２及び図４に示す各区間の等価回路図である。
【図６】印刷キャパシタ２４の上面図及び断面図である。
【図７】キャパシタンスと遅延量との関係を示した図である。
【符号の説明】
【００３７】
１０，２０：高周波基板回路の遅延線路、
１１，２５：誘電体層、
１２，２２：第１のグランド層、
１３，２３：中心導体、
１４，２４：第１の印刷キャパシタ、
２１：第２のグランド層、
２６：露出部、
２４１：メタライズ薄膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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