(57)【要約】【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成される。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートには閾値制御信号Ｃ1が供給される。閾値制御信号Ｃ1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。【選択図】図１
2009177450.tif 000002
【特許請求の範囲】
【請求項１】
Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含む第１インバータ回路を具備し、
前記第１インバータ回路の出力する第１出力信号のレベルが低下し始める第１時点にてローレベルに設定されるとともに前記第１時点の経過後にハイレベルに変化し、前記第１出力信号のレベルが上昇し始める第２時点にてハイレベルに設定されるとともに前記第２時点の経過後にローレベルに変化する第１閾値制御信号が、前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給される
電気回路。
【請求項２】
前記第１出力信号が入力される第２インバータ回路を具備し、
前記第２インバータ回路の出力する第２出力信号が前記第１閾値制御信号として前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給される
請求項１の電気回路。
【請求項３】
前記第２インバータ回路は、Ｐチャネル型の第３トランジスタとＮチャネル型の第４トランジスタとを含み、
前記第１出力信号のレベルが低下するときにローレベルに設定されるとともに前記第１出力信号のレベルが上昇するときにハイレベルに設定される第２閾値制御信号が、前記第３トランジスタおよび前記第４トランジスタの各々のバックゲートに供給される
請求項２の電気回路。
【請求項４】
前記第２出力信号が前記第２閾値制御信号として前記第３トランジスタおよび前記第４トランジスタの各々のバックゲートに供給される
請求項３の電気回路。
【請求項５】
前記第２出力信号を遅延させることで前記第２閾値制御信号を生成して前記第３トランジスタおよび前記第４トランジスタの各々のバックゲートに供給する遅延回路
を具備する請求項３の電気回路。
【請求項６】
Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含むｎ個（ｎは２以上の自然数）のインバータ回路が縦続に接続された電気回路であって、
第１段から第（n-1）段までの各段のインバータ回路における前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートには次段以後の何れかのインバータ回路の出力信号が供給される
電気回路。
【請求項７】
請求項１から請求項６の何れかの電気回路を含む駆動回路と、
前記駆動回路によって駆動される複数の電気光学素子と
を具備する電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を具備する電子機器。
【請求項９】
Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含む第１インバータ回路を具備する電気回路を駆動する方法であって、
前記第１インバータ回路の出力する第１出力信号のレベルが低下し始める第１時点にてローレベルに設定されるとともに前記第１時点の経過後にハイレベルに変化し、前記第１出力信号のレベルが上昇し始める第２時点にてハイレベルに設定されるとともに前記第２時点の経過後にローレベルに変化する第１閾値制御信号を、前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給する
電気回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路を含む電気回路に関する。
【背景技術】
【０００２】
出力信号のレベルを変化させる閾値が入力信号の変化の方向に応じて相違するヒステリシス特性を持ったシュミットトリガ回路は、例えば雑音に対する耐性を確保するための手段として従来から提案されている。特許文献１には、相補型のトランジスタで構成されたシュミットトリガ型のインバータ回路が開示されている。図１８に示すように、特許文献１のインバータ回路７０は、Ｐチャネル型のトランジスタ７１およびＮチャネル型のトランジスタ７２と、トランジスタ７２のソースに接続されたＮチャネル型のトランジスタ７３およびＰチャネル型のトランジスタ７４とで構成される。
【特許文献１】特開平１０−１６３８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、図１８のインバータ回路７０においては多数（最低でも４個）のトランジスタが必要であるから、回路構成の簡素化が困難であるという問題がある。また、入力信号ＳINがハイレベルに設定されているときにトランジスタ７３とトランジスタ７４とを介して定常的に電流が流れるから、消費電力の低減が困難であるという問題もある。特許文献１の図１や図３に開示されるようにトランジスタ７１およびトランジスタ７２の後段に配置されたインバータ回路の出力端をトランジスタ７４のゲートに接続することで定常的な電流を遮断することも可能ではあるが、トランジスタの個数の増加や構成の複雑化が深刻化する結果となる。以上の事情に鑑みて、本発明は、入出力がヒステリシス特性を示す電気回路において構成を簡素化しながら消費電力を低減することをひとつの目的とする。
【課題を解決するための手段】
【０００４】
以上の課題を解決するために、本発明に係る電気回路は、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含む第１インバータ回路（例えば図１や図８や図１０のインバータ回路Ｑ1）を具備し、第１インバータ回路の出力する第１出力信号のレベルが低下し始める第１時点にてローレベルに設定されるとともに第１時点の経過後にハイレベルに設定され、第１出力信号のレベルが上昇し始める第２時点にてハイレベルに設定されるとともに第２時点の経過後にローレベルに変化する第１閾値制御信号（例えば図１や図８や図１０の閾値制御信号Ｃ1）が、第１トランジスタおよび第２トランジスタの各々のバックゲートに供給される。以上の構成においては、入力信号が上昇するときに第１インバータ回路の閾値電圧が高位側に設定されるとともに入力信号が低下するときに第１インバータ回路の閾値電圧が低位側に設定されるというヒステリシス特性が、第１トランジスタおよび第２トランジスタの各々のバックゲートに対する第１閾値制御信号の供給によって実現される。第１トランジスタと第２トランジスタとに定常的な電流は流れないから、電気回路の構成の簡素化と消費電力の低減とを両立することが可能である。
【０００５】
本発明の好適な態様において、第１出力信号が入力される第２インバータ回路（例えば図１や図８や図１０のインバータ回路Ｑ2）を具備し、第２インバータ回路の出力する第２出力信号が第１閾値制御信号として第１トランジスタおよび第２トランジスタの各々のバックゲートに供給される。以上の態様においては、第２インバータ回路からの第２出力信号が第１閾値制御信号として流用されるから、第１閾値制御信号が第２出力信号とは独立に生成される構成と比較して電気回路の構成や処理が簡素化される。
【０００６】
さらに好適な態様において、第２インバータ回路は、Ｐチャネル型の第３トランジスタとＮチャネル型の第４トランジスタとを含み、第１出力信号のレベルが低下するときにローレベルに設定されるとともに第１出力信号のレベルが上昇するときにハイレベルに設定される第２閾値制御信号（例えば図８や図１０における閾値制御信号Ｃ2）が、第３トランジスタおよび第４トランジスタの各々のバックゲートに供給される。以上の態様によれば、入力信号や第１出力信号に対する第２出力信号の遅延が低減されるから、第３トランジスタおよび第４トランジスタの各々のバックゲートの電圧が固定された構成と比較して、雑音に対する耐性を向上させることが可能である。
【０００７】
第２閾値制御信号を第３トランジスタおよび第４トランジスタの各々のバックゲートに供給する態様においては、例えば、第２出力信号が、第２閾値制御信号として第３トランジスタおよび第４トランジスタの各々のバックゲートに供給される。以上の態様においては、第２インバータ回路からの第２出力信号が第２閾値制御信号として流用されるから、第２閾値制御信号が第２出力信号とは独立に生成される構成と比較して電気回路の構成や処理が簡素化される。別の態様に係る電気回路は、第２出力信号を遅延させることで第２閾値制御信号を生成して第３トランジスタおよび第４トランジスタの各々のバックゲートに供給する遅延回路を具備する。以上の態様においては、第１出力信号の低下の開始後の所定の期間にわたって第２閾値制御信号がローレベルに維持され、第１出力信号の上昇の開始後の所定の期間にわたって第２閾値制御信号がハイレベルに維持される。したがって、第２出力信号の変動を急峻にすることが可能である。
【０００８】
本発明の他の態様に係る電気回路は、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含むｎ個（ｎは２以上の自然数）のインバータ回路が縦続に接続された電気回路であって、第１段から第（n-1）段までの各段のインバータ回路における第１トランジスタおよび第２トランジスタの各々のバックゲートには次段以後の何れかのインバータ回路の出力信号が供給される。以上の電気回路によっても、電気回路の構成の簡素化と消費電力の低減とを両立することが可能である。なお、本態様に係る電気回路は第４実施形態（図１３）として後述される。
【０００９】
本発明に係る電気光学装置は、以上に例示した何れかの態様に係る電気回路を含む駆動回路（例えば図１４の走査線駆動回路５２や信号線駆動回路５４）と、駆動回路によって駆動される複数の電気光学素子とを具備する。以上の電気光学装置によれば、信号に発生する雑音の低減を実現しながら、駆動回路の構成の簡素化と消費電力の低減とを両立することが可能である。本発明に係る電気光学装置は、パーソナルコンピュータや携帯電話機といった各種の電子機器の表示装置として採用されるほか、電子写真方式の画像形成装置における露光装置としても好適である。
【００１０】
本発明は、以上に例示した各態様に係る電気回路を駆動する方法としても特定される。本発明に係る電気回路の駆動方法は、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含む第１インバータ回路を具備する電気回路を駆動する方法であって、第１インバータ回路の出力する第１出力信号のレベルが低下し始める第１時点にてローレベルに設定されるとともに第１時点の経過後にハイレベルに設定され、第１出力信号のレベルが上昇し始める第２時点にてハイレベルに設定されるとともに第２時点の経過後にローレベルに変化する第１閾値制御信号を、第１トランジスタおよび第２トランジスタの各々のバックゲートに供給する。以上の態様によれば、本発明の電気回路と同様の作用および効果が奏される。
【発明を実施するための最良の形態】
【００１１】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気回路の構成を示す回路図である。電気回路１００Aは、インバータ回路Ｑ1とインバータ回路Ｑ2とを直列に接続したバッファ回路である。インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成される。同様に、インバータ回路Ｑ2は、Ｐチャネル型のトランジスタＴR3とＮチャネル型のトランジスタＴR4とで構成される。電気回路１００Aを構成する各トランジスタ（ＴR1〜ＴR4）は、ＭＯＳ（Metal Oxide Semiconductor）型の薄膜トランジスタである。
【００１２】
トランジスタＴR1およびトランジスタＴR2は、電源電位ＶDDが供給される電源線Ｌ1と接地電位ＧNDが供給される電源線Ｌ2との間に直列に接続される。さらに詳述すると、トランジスタＴR1のソースＳは電源線Ｌ1に接続され、トランジスタＴR2のソースＳは電源線Ｌ2に接続される。トランジスタＴR1およびトランジスタＴR2の各々のドレインＤは出力部（出力端子）Ｐ1Bに電気的に接続される。同様に、インバータ回路Ｑ2のトランジスタＴR3およびトランジスタＴR4は、電源線Ｌ1と電源線Ｌ2との間に直列に接続される。
【００１３】
トランジスタＴR1のゲートＧとトランジスタＴR2のゲートＧとは入力部（入力端子）Ｐ1Aに電気的に接続される。入力部Ｐ1Aには外部回路（図示略）から入力信号ＳINが供給される。以上の構成において、入力信号ＳINを反転した波形の出力信号ＳOUT1が出力部Ｐ1Bから出力される。すなわち、入力信号ＳINがハイレベル（電源電位ＶDD）である場合には、トランジスタＴR2がオン状態に遷移することでローレベル（接地電位ＧND）の出力信号ＳOUT1が出力部Ｐ1Bに出力され、入力信号ＳINがローレベル（接地電位ＧND）である場合には、トランジスタＴR1がオン状態に遷移することでハイレベル（電源電位ＶDD）の出力信号ＳOUT1が出力部Ｐ1Bに出力される。
【００１４】
インバータ回路Ｑ1の出力信号ＳOUT1はインバータ回路Ｑ2の入力部Ｐ2A（トランジスタＴR3のゲートＧとトランジスタＴR4のゲートＧとの接続点）に供給される。したがって、トランジスタＴR3のドレインＤとトランジスタＴR4のドレインＤとが接続された出力部Ｐ2Bには、出力信号ＳOUT1を反転した波形（入力信号ＳINを整形した波形）の出力信号ＳOUT2が出力される。
【００１５】
図１に示すように、トランジスタＴR1およびトランジスタＴR2の各々はバックゲートＢを含む。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢは接続点Ｒ1にて電気的に接続される。接続点Ｒ1には、インバータ回路Ｑ2の出力部Ｐ2Bに出力される出力信号ＳOUT2が閾値制御信号Ｃ1として供給される。閾値制御信号Ｃ1は、トランジスタＴR1およびトランジスタＴR2の各々の閾値電圧を制御するための電圧信号である。
【００１６】
図２は、インバータ回路Ｑ1（トランジスタＴR1およびトランジスタＴR2）の構造を示す断面図である。トランジスタＴR1およびトランジスタＴR2は絶縁性の基板１０の表面に形成される。基板１０を被覆する下地層１１の表面にバックゲートＢが形成される。各バックゲートＢはゲート絶縁膜１３で覆われ、ゲート絶縁膜１３の表面に半導体層１５（例えばポリシリコンの膜体）が形成される。半導体層１５の表面上のゲート絶縁膜１７を挟んで半導体層１５のチャネル領域と対向するようにゲートＧが形成される。半導体層１５のソース領域には層間絶縁層１９の貫通孔を介してソースＳが接続され、半導体層１５のドレイン領域には層間絶縁層１９の貫通孔を介してドレインＤが接続される。
【００１７】
図３は、Ｐチャネル型のトランジスタＴR1のゲートＧに印加される電圧ＶG（横軸）とソースＳ−ドレインＤ間に流れるドレイン電流ＩD（縦軸）との関係をバックゲートＢの電圧ＶB毎に図示したグラフである。同様に、図４は、Ｎチャネル型のトランジスタＴR2のゲートＧの電圧ＶGとドレイン電流ＩDとの関係をバックゲートＢの電圧ＶB毎に図示したグラフである。図３および図４に示すように、トランジスタＴR1およびトランジスタＴR2の各々の閾値電圧は、バックゲートＢの電圧ＶBが上昇するほど低下する（電圧ＶBが低下するほど上昇する）。したがって、Ｐチャネル型のトランジスタＴR1は、自身のバックゲートＢに印加される電圧ＶBが低いほどオン状態に遷移し易く、Ｎチャネル型のトランジスタＴR2は、自身のバックゲートＢに印加される電圧ＶBが高いほどオン状態に遷移し易い。
【００１８】
図５は、電気回路１００Aの動作を示すタイミングチャートである。図５には、トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢに電圧が印加されていない場合のインバータ回路Ｑ1の閾値電圧（以下「基準電圧」という）ＶCが入力信号ＳINの振幅の中心電圧（ＶDD/２）として図示されている。インバータ回路Ｑ2は基準電圧ＶCを閾値電圧として動作する。
【００１９】
図５に示すように、入力信号ＳIN（実線）は、ハイレベルおよびローレベルの一方から他方に周期的に遷移する。出力信号ＳOUT2（閾値制御信号Ｃ1）は、入力信号ＳINに対して遅延した時点でハイレベル（ＶDD）およびローレベル（ＧND）の一方から他方に周期的に遷移する波形（入力信号ＳINを整形した波形）となる。
【００２０】
閾値制御信号Ｃ1がローレベルに設定されると、図３および図４を参照して前述したように、トランジスタＴR1およびトランジスタＴR2の各々の閾値電圧は、閾値制御信号Ｃ1がハイレベルである場合と比較して正極性側に変化する（すなわちトランジスタＴR1がオン状態に遷移し易くなる）。したがって、図５の入力信号ＳINに破線で併記したように、閾値制御信号Ｃ1がローレベルである場合のインバータ回路Ｑ1の実質的な閾値電圧Ｖ1は、基準電圧ＶCよりも高い電圧ＶHに制御される。一方、閾値制御信号Ｃ1がハイレベルに設定されると、トランジスタＴR1およびトランジスタＴR2の各々の閾値電圧は、閾値制御信号Ｃ1がローレベルである場合と比較して負極性側に変化する（すなわちトランジスタＴR2がオン状態に遷移し易くなる）。したがって、閾値制御信号Ｃ1がハイレベルである場合のインバータ回路Ｑ1の実質的な閾値電圧Ｖ1は、基準電圧ＶCよりも低い電圧ＶLに制御される。以上のようにインバータ回路Ｑ1の閾値電圧Ｖ1は、閾値制御信号Ｃ1に同期して電圧ＶHおよび電圧ＶLの一方から他方に周期的に変動する。
【００２１】
入力信号ＳINが時点ｔa1にて上昇するときに閾値制御信号Ｃ1はローレベルに設定されるから、インバータ回路Ｑ1の閾値電圧Ｖ1は電圧ＶHに設定される。したがって、入力信号ＳINが時点ｔa2にて電圧ＶHを上回ると、トランジスタＴR2がオン状態に遷移することで出力信号ＳOUT1が低下し始める。そして、出力信号ＳOUT1が基準電圧ＶCを下回る時点ｔa3において、インバータ回路Ｑ2のトランジスタＴR3がオン状態に遷移することで出力信号ＳOUT2が上昇し始める。さらに出力信号ＳOUT2（閾値制御信号Ｃ1）がハイレベルに到達することでインバータ回路Ｑ1の閾値電圧Ｖ1は電圧ＶLに設定される。以上の状態においては、入力信号ＳINが電圧ＶLを下回らない限り、出力信号ＳOUT1はローレベルに維持されるとともに出力信号ＳOUT2（閾値制御信号Ｃ1）はハイレベルに維持される。
【００２２】
次に、入力信号ＳINのレベルが時点ｔb1にて低下し始めて時点ｔb2で電圧ＶLを下回ると、トランジスタＴR1がオン状態に遷移することで出力信号ＳOUT1が上昇し始める。そして、出力信号ＳOUT1が基準電圧ＶCを上回る時点ｔb3において、インバータ回路Ｑ2のトランジスタＴR4がオン状態に遷移することで出力信号ＳOUT2が低下し始める。そして、出力信号ＳOUT2（閾値制御信号Ｃ1）がローレベルに到達することでインバータ回路Ｑ1の閾値電圧Ｖ1は電圧ＶHに設定される。したがって、入力信号ＳINが次に電圧ＶHを上回るレベルに上昇する時点ｔa2までインバータ回路Ｑ1の閾値電圧Ｖ1は電圧ＶHに維持される。
【００２３】
以上の説明から理解されるように、インバータ回路Ｑ1は、図６に示すヒステリシス特性（シュミットトリガ特性）を示す。すなわち、インバータ回路Ｑ1の閾値電圧Ｖ1は、入力信号ＳINがローレベルを維持する場合およびローレベルから上昇している場合には高位側の電圧ＶHに設定され、入力信号ＳINがハイレベルを維持する場合およびハイレベルから低下している場合には低位側の電圧ＶLに設定される。
【００２４】
図７は、本形態による効果を説明するための概念図である。図７においては、入力信号ＳINがローレベルからハイレベルに遷移する本来の時点ｔ1の到来前に、基準電圧ＶCを上回るレベルの雑音Ｎ1が入力信号ＳINに発生し、入力信号ＳINがハイレベルからローレベルに遷移する本来の時点ｔ2の到来前に、基準電圧ＶCを下回るレベルの雑音Ｎ2が入力信号ＳINに発生した場合が想定されている。
【００２５】
いま、インバータ回路Ｑ1の閾値電圧Ｖ1が基準電圧ＶCに固定された構成（すなわちトランジスタＴR1およびトランジスタＴR2の各々のバックゲートに電圧が印加されない構成）を本形態との対比例として想定する。図７に示すように、対比例のもとでは、雑音Ｎ1によって入力信号ＳINのレベルが基準電圧ＶCを上回る期間Ｔ1において、本来ならばローレベルに維持されるべき出力信号ＳOUT2のレベルがハイレベルに遷移する。また、雑音Ｎ2によって入力信号ＳINのレベルが基準電圧ＶCを下回る期間Ｔ2において、本来ならばハイレベルに維持されるべき出力信号ＳOUT2のレベルがローレベルに遷移する。以上のように、対比例においては入力信号ＳINの雑音に起因して出力信号ＳOUT2にも雑音が重畳されるから、出力信号ＳOUT2の供給先となる回路に誤動作を発生させるという問題がある。
【００２６】
本形態においては、雑音Ｎ1が発生する期間Ｔ1内においてインバータ回路Ｑ1の閾値電圧Ｖ1は電圧ＶHに設定されるから、図７に示すように、雑音Ｎ1によって入力信号ＳINのレベルが基準電圧ＶCを上回った場合であっても出力信号ＳOUT2はローレベルに維持される。同様に、雑音Ｎ2が発生する期間Ｔ2内においてインバータ回路Ｑ1の閾値電圧Ｖ1は電圧ＶLに設定されるから、雑音Ｎ2によって入力信号ＳINのレベルが基準電圧ＶCを下回った場合であっても、出力信号ＳOUT2はハイレベルに維持される。以上のように出力信号ＳOUT2には入力信号ＳINの雑音の影響が現れないから、出力信号ＳOUT2の出力先の回路における誤動作が有効に防止されるという利点がある。
【００２７】
また、図１８に例示したインバータ回路７０においてはヒステリシス特性を実現するために４個のトランジスタ（７１〜７４）が必要となる。本形態においては、トランジスタＴR1およびトランジスタＴR2のバックゲートＢの電圧（閾値制御信号Ｃ1）を制御することで図６のヒステリシス特性が実現されるから、インバータ回路Ｑ1は２個のトランジスタ（ＴR1，ＴR2）で構成される。したがって、図１８のインバータ回路７０と比較してインバータ回路Ｑ1の構成を簡素化することができる。また、図１８の構成においては入力信号ＳINがハイレベルにある場合にトランジスタ７３とトランジスタ７４とを介して定常的に電流が流れるのに対し、本形態においてはトランジスタＴR1とトランジスタＴR2とに定常的な電流は流れない。したがって、本形態によれば、図１８の構成と比較して、電気回路１００Aの消費する電力が削減されるという利点がある。
【００２８】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下に示す各形態において作用や機能が第１実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
【００２９】
図８は、本発明の第２実施形態に係る電気回路１００Bの回路図である。図８に示すように、インバータ回路Ｑ2のトランジスタＴR3およびトランジスタＴR4は、第１実施形態のトランジスタＴR1やトランジスタＴR2と同様にバックゲートＢを含む。トランジスタＴR3の閾値電圧は自身のバックゲートＢの電圧に応じて図３と同様に変化し、トランジスタＴR4の閾値電圧は自身のバックゲートＢの電圧に応じて図４と同様に変化する。トランジスタＴR3およびトランジスタＴR4の各々のバックゲートＢは接続点Ｒ2にて相互に接続される。接続点Ｒ2は出力部Ｐ2Bに接続される。インバータ回路Ｑ2からの出力信号ＳOUT2は、閾値制御信号Ｃ2として接続点Ｒ2からトランジスタＴR3およびトランジスタＴR4の各々のバックゲートＢに供給される。
【００３０】
図９は、電気回路１００Bの動作を示すタイミングチャートである。図９においては、インバータ回路Ｑ2の実質的な閾値電圧Ｖ2の変化の様子を破線で出力信号ＳOUT1に併記した。閾値制御信号Ｃ2（出力信号ＳOUT2）がローレベルである場合、トランジスタＴR3およびトランジスタＴR4の各々の閾値電圧は正極性側に変化するから、インバータ回路Ｑ2の閾値電圧Ｖ2は基準電圧ＶCよりも高い電圧ＶHに制御される。一方、閾値制御信号Ｃ2がハイレベルである場合、トランジスタＴR3およびトランジスタＴR4の各々の閾値電圧は負極性側に変化するから、インバータ回路Ｑ2の実質的な閾値電圧Ｖ2は基準電圧ＶCよりも低い電圧ＶLに制御される。
【００３１】
図９に示すように、インバータ回路Ｑ1からの出力信号ＳOUT1がハイレベルを維持する期間において出力信号ＳOUT2（閾値制御信号Ｃ2）はローレベルに設定されるから、インバータ回路Ｑ2の閾値電圧Ｖ2は高位側の電圧ＶHに制御される。以上の状態において出力信号ＳOUT1が時点ｔa1でハイレベルから低下し始めると、出力信号ＳOUT1が電圧ＶHに到達した時点ｔa2にて出力信号ＳOUT2はローレベルから上昇し始める。一方、出力信号ＳOUT1がローレベルを維持する期間においては、出力信号ＳOUT2（閾値制御信号Ｃ2）がハイレベルに設定されることでインバータ回路Ｑ2の閾値電圧Ｖ2は低位側の電圧ＶLに制御される。したがって、出力信号ＳOUT2は、時点Tb1にてローレベルから上昇し始めた出力信号ＳOUT1が電圧ＶLに到達した時点ｔb2にてハイレベルから低下し始める。
【００３２】
第１実施形態においては、インバータ回路Ｑ2の閾値電圧Ｖ2が基準電圧ＶCに固定されるから、図９に示すように出力信号ＳOUT1のレベルが基準電圧ＶCに到達する時点（ｔa3，ｔb3）まで出力信号ＳOUT2は変化しない。これに対して本形態においては、出力信号ＳOUT1が低下して電圧ＶHに到達した時点ｔa2で出力信号ＳOUT2が上昇し始めるとともに、出力信号ＳOUT1が上昇して電圧ＶLに到達した時点ｔb2で出力信号ＳOUT2が低下し始める。したがって、入力信号ＳINや出力信号ＳOUT1に対する出力信号ＳOUT2の遅延が第１実施形態と比較して低減されるという利点がある。
【００３３】
一方、インバータ回路Ｑ1の閾値電圧Ｖ1は、第１実施形態と同様に、出力信号ＳOUT2が閾値制御信号Ｃ1としてトランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢに供給されることで制御される。前述のように本形態においては出力信号ＳOUT2の遅延が低減されるから、入力信号ＳINのレベルが上昇して電圧ＶHに到達する時点ｔa1から閾値電圧Ｖ1が電圧ＶLに向けて低下し始める時点（すなわち出力信号ＳOUT2が上昇し始める時点）ｔa2までの時間長が短縮される。同様に、入力信号ＳINのレベルが低下して電圧ＶLに到達する時点ｔb1から閾値電圧Ｖ1が上昇し始める時点（すなわち出力信号ＳOUT2が低下し始める時点）ｔb2までの時間長が短縮される。したがって、第１実施形態と比較して雑音（特に時点ｔa1や時点ｔb1の直後に発生する雑音）に対する耐性が向上するという利点がある。
【００３４】
なお、本形態におけるインバータ回路Ｑ2の閾値電圧Ｖ2は、出力信号ＳOUT1がローレベルとなる期間にて低位側の電圧ＶLに設定され、出力信号ＳOUT1がハイレベルとなる期間にて高位側の電圧ＶHに設定される。したがって、閾値電圧Ｖ2が基準電圧ＶCに固定された構成と比較すると、出力信号ＳOUT1に雑音が発生した場合には出力信号ＳOUT2に雑音の影響が現れ易い。しかし、インバータ回路Ｑ1とインバータ回路Ｑ2とは近接して配置されるから、実際には出力信号ＳOUT1に雑音は殆ど発生しない。したがって、出力信号ＳOUT1の雑音が出力信号ＳOUT2に重畳され易いとは言っても、インバータ回路Ｑ1にて入力信号ＳINの雑音の影響を解消することで、出力信号ＳOUT2の雑音は有効に解消される。
【００３５】
＜Ｃ：第３実施形態＞
図１０は、本発明の第３実施形態に係る電気回路１００Cの回路図である。図１０に示すように、本形態の電気回路１００Cは、第２実施形態の電気回路１００B（図８）に遅延回路３０を追加した構成である。図１０の遅延回路３０は、インバータ回路Ｑ2の出力部Ｐ2Bと接続点Ｒ2との間に介在し、インバータ回路Ｑ2からの出力信号ＳOUT2を所定の遅延量Δだけ遅延させることで閾値制御信号Ｃ2を生成して接続点Ｒ2に出力する。例えば、図１１の部分(A)に示すように抵抗と容量とを接続した回路や、図１１の部分(B)に示すように２個のインバータ回路を直接に接続した回路が遅延回路３０として好適である。インバータ回路Ｑ1の接続点Ｒ1には出力信号ＳOUT2が閾値制御信号Ｃ1として供給される。
【００３６】
図１２は、電気回路１００Cの動作を示すタイミングチャートである。図１２に示すように、閾値制御信号Ｃ2は出力信号ＳOUT2に対して遅延量Δだけ遅延するから、インバータ回路Ｑ2の閾値電圧Ｖ2の変動は、出力信号ＳOUT2が閾値制御信号Ｃ2として利用される第２実施形態と比較して遅延量Δだけ遅延する。したがって、出力信号ＳOUT1のレベルが電圧ＶHを下回る時点ｔa2から期間Ｔ1が経過するまで閾値制御信号Ｃ2はローレベルに保持される。同様に、出力信号ＳOUT1のレベルが電圧ＶLを上回る時点ｔb2から期間Ｔ2が経過するまで閾値制御信号Ｃ1はハイレベルに保持される。
【００３７】
図３に示したように、Ｐチャネル型のトランジスタＴR3のドレイン電流ＩDはバックゲートＢの電圧ＶBが低下するほど増加するから、時点ｔa2にてオン状態に遷移したトランジスタＴR3に期間Ｔ1内で流れるドレイン電流ＩDの電流量（トランジスタＴR3の駆動能力）は、時点ｔa2の直後に閾値制御信号Ｃ2がハイレベルに上昇する第２実施形態と比較して増加する。したがって、出力信号ＳOUT2のレベルが時点ｔa2にて上昇し始めてからハイレベルに到達するまでの時間長が第２実施形態と比較して短縮される（出力信号ＳOUT2の上昇が急峻となる）。図１２においては、第２実施形態における出力信号ＳOUT2の波形（破線）が本形態の出力信号ＳOUT2（実線）に併記されている。一方、時点ｔb2にてオン状態に遷移したトランジスタＴR4に期間Ｔ2内で流れるドレイン電流ＩDの電流量（トランジスタＴR4の駆動能力）は、時点ｔb2の直後に閾値制御信号Ｃ2がローレベルに低下する第２実施形態と比較して増加する。したがって、出力信号ＳOUT2のレベルが時点ｔb2にて低下し始めてからローレベルに到達するまでの時間長は第２実施形態と比較して短縮される。
【００３８】
一方、インバータ回路Ｑ1の閾値電圧Ｖ1は、出力信号ＳOUT2が閾値制御信号Ｃ1としてトランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢに供給されることで制御される。前述のように本形態においては出力信号ＳOUT2が急峻に変動するから、入力信号ＳINのレベルが上昇して電圧ＶHに到達する時点ｔa1から閾値電圧Ｖ1は迅速に電圧ＶLに低下する。同様に、入力信号ＳINのレベルが低下して電圧ＶLに到達する時点ｔb1から閾値電圧Ｖ1は迅速に電圧ＶHに上昇する。したがって、第２実施形態と比較して雑音（特に時点ｔa1や時点ｔb1の直後に発生する雑音）に対する耐性が向上するという利点がある。
【００３９】
＜Ｄ：第４実施形態＞
図１３は、本発明の第４実施形態に係る電気回路１００Dの回路図である。電気回路１００Dは、縦続に接続されたｎ個（ｎは２以上の自然数）のインバータ回路ＱA（ＱA[1]〜ＱA[n]）を具備する。各インバータ回路ＱAは、第１実施形態におけるインバータ回路Ｑ1と同様の構成である。
【００４０】
第ｉ段目（ｉ＝１〜ｎ）のインバータ回路ＱA[i]は、前段のインバータ回路ＱA[i-1]から供給される出力信号ＳOUT[i-1]（第１段目のインバータ回路ＱA[1]においては外部回路から供給される入力信号ＳIN）を、所定の遅延量ｄだけ遅延させることで出力信号ＳOUT[i]を生成して出力する。したがって、電気回路１００Dは、入力信号ＳINを遅延量ｎ・ｄだけ遅延させた出力信号ＳOUT[n]を出力する遅延回路として機能する。ただし、各インバータ回路ＱAの遅延量は相違してもよい。
【００４１】
第１段目から第（n-1）段目までの各インバータ回路ＱA[i]における接続点Ｒ1は、次段のインバータ回路ＱA[i+1]の出力部Ｐ1Bに接続される。また、最終段（第ｎ段目）のインバータ回路ＱA[n]の接続点Ｒ1は自身の出力部Ｐ1Bに接続される。
【００４２】
以上の構成において、インバータ回路ＱA[i]の閾値電圧Ｖは、第１実施形態と同様に、前段のインバータ回路ＱA[i-1]から供給される出力信号ＳOUT[i-1]（インバータ回路ＱA[1]においては入力信号ＳIN）がローレベルから上昇するときには高位側の電圧ＶHに設定され、ハイレベルから低下するときには低位側の電圧ＶLに設定される。したがって、各インバータ回路ＱAの閾値電圧Ｖが基準電圧ＶCに固定された場合と比較して、出力信号ＳOUT[1]〜ＳOUT[n]のレベルが変動し始める時点を遅延させる（すなわち各インバータ回路ＱAにおける遅延量ｄを充分に確保する）ことが可能である。すなわち、本形態によれば、インバータ回路ＱAの段数を低減しながら遅延量（ｎ・ｄ）を充分に確保できるという利点がある。また、第１実施形態について説明したように雑音に対する耐性が向上するから、入力信号ＳINを遅延させた出力信号ＳOUT[n]を安定的に生成できるという利点もある。
【００４３】
＜Ｅ：第５実施形態＞
図１４は、本発明の第５実施形態に係る電気光学装置のブロック図である。電気光学装置４０は、素子部４２と走査線駆動回路５２と信号線駆動回路５４とが図２の基板１０の表面に形成された表示装置である。素子部４２には、Ｘ方向に延在する複数の走査線４４とＹ方向に延在する複数の信号線４６とが形成される。走査線４４と信号線４６との各交差には電気光学素子ＰIXが配置される。電気光学素子ＰIXの構成は任意であるが、例えば液晶素子や有機ＥＬ（Electroluminescence）素子が好適である。電気光学素子ＰIXは、ゲートが走査線４４に接続されたトランジスタ（図示略）を介して信号線４６に接続される。
【００４４】
図１４の制御回路５６は、クロック信号や画像信号などの各種の制御信号を出力することで走査線駆動回路５２や信号線駆動回路５４を制御する。走査線駆動回路５２は、複数の走査線４４の各々を順次に選択する。信号線駆動回路５４は、各電気光学素子ＰIXの階調を指定するデータ信号を各走査線４４の選択に同期して順次に各信号線４６に出力する。
【００４５】
走査線駆動回路５２および信号線駆動回路５４には、第１実施形態から第４実施形態の少なくともひとつに係る電気回路１００（１００A，１００B，１００C，１００D）が搭載される。例えば、電気回路１００は、各種の信号（例えば制御回路５６から供給される制御信号）の波形を整形するために当該信号の経路上に配置される。また、電気回路１００は、複数の信号間のタイミング（位相）を調整するために各信号の経路上に配置される。第１実施形態から第４実施形態の電気回路１００においては雑音に対する耐性が充分に確保されるから、電気回路１００を利用した本形態の電気光学装置４０によれば、動作の信頼性や表示の品質を充分に確保することが可能である。
【００４６】
＜Ｆ：変形例＞
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から２以上の態様を任意に選択して組合わせてもよい。
【００４７】
（１）変形例１  
第１実施形態から第３実施形態においてはインバータ回路Ｑ1とインバータ回路Ｑ2とを直列に接続したバッファ回路を例示したが、インバータ回路Ｑ1の単体（インバータ回路Ｑ2を省略した構成）でも電気回路として使用される。また、第１実施形態から第３実施形態においてはインバータ回路Ｑ2からの出力信号ＳOUT2を外部に出力したが、出力信号ＳOUT2とともに出力信号ＳOUT1を外部回路に出力して利用してもよい。同様に、第４実施形態において、第１段目から第（n-1）段目の各段のインバータ回路ＱAからの出力信号（ＳOUT[1]〜ＳOUT[n-1]）を外部回路に出力する構成も好適である。
【００４８】
（２）変形例２  
第１実施形態から第３実施形態においてはインバータ回路Ｑ1のトランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢの電圧をインバータ回路Ｑ2からの出力信号ＳOUT2（閾値制御信号Ｃ1）に基づいて制御したが、出力信号ＳOUT2以外の信号に基づいてトランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢの電圧を制御してもよい。例えば、外部回路にて生成された閾値制御信号Ｃ1がインバータ回路Ｑ1の接続点Ｒ1に供給される構成や、入力信号ＳINを遅延回路にて遅延させることで生成された閾値制御信号Ｃ1がインバータ回路Ｑ1の接続点Ｒ1に供給される構成も好適である。
【００４９】
第４実施形態においても同様に、各インバータ回路ＱAに対する閾値制御信号Ｃ1の供給元は適宜に変更される。例えば、外部回路にて生成された閾値制御信号Ｃ1が各段のインバータ回路ＱAの接続点Ｒ1に供給される構成や、インバータ回路ＱA[i]に前段から供給される出力信号ＳOUT[i-1]（初段のインバータ回路ＱA[1]については入力信号ＳIN）を遅延させることで生成された閾値制御信号Ｃ1がインバータ回路ＱA[i]の接続点Ｒ1に供給される構成が採用される。また、第ｉ段目のインバータ回路ＱA[i]からみて２段以上後段のインバータ回路ＱAの出力信号ＳOUT（例えばインバータ回路ＱA[i+3]の出力信号ＳOUT[i+3]）がインバータ回路ＱA[i]の接続点Ｒ1に供給される構成も好適である。
【００５０】
以上の例示から理解されるように、本発明の好適な態様においては、出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する閾値制御信号Ｃ1が、トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢに供給されれば足り、閾値制御信号Ｃ1の供給元の如何は不問である。なお、以上においては閾値制御信号Ｃ1について説明したが、閾値制御信号Ｃ2についても同様に供給元は任意である。
【００５１】
（３）変形例３  
第５実施形態における液晶素子や有機ＥＬ素子は電気光学素子ＰIXの例示に過ぎない。第５実施形態の電気光学装置４０に使用される電気光学素子ＰIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界（電圧）の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機ＥＬ素子，電界電子放出素子（ＦＥ（Field-Emission）素子），表面伝導型電子放出素子（ＳＥ（Surface conduction Electron emitter）素子），弾道電子放出素子（ＢＳ（Ballistic electron Emitting）素子），ＬＥＤ（Light Emitting Diode）素子，電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧（電界）の印加といった電気的な作用に応じて階調（透過率や輝度といった光学的な特性）が変化する素子である。
【００５２】
＜Ｇ：応用例＞
図１５から図１７には、第５実施形態に係る電気光学装置４０を利用した電子機器の形態が図示されている。図１５のパーソナルコンピュータ２０００は、各種の画像を表示する第５実施形態の電気光学装置４０と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。
【００５３】
図１６の携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する電気光学装置４０とを備える。スクロールボタン３００２を操作することによって、電気光学装置４０に表示される画面がスクロールされる。
【００５４】
図１７の携帯情報端末（ＰＤＡ：Personal Digital Assistants）４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する電気光学装置４０とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が電気光学装置４０に表示される。
【００５５】
なお、電気光学装置４０が適用される電子機器としては、図１５から図１７に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても電気光学装置は利用される。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る電気回路の回路図である。
【図２】図１のインバータ回路の具体的な構成を示す断面図である。
【図３】Ｐチャネル型のトランジスタの閾値電圧がバックゲートの電圧に応じて変化することを示すグラフである。
【図４】Ｎチャネル型のトランジスタの閾値電圧がバックゲートの電圧に応じて変化することを示すグラフである。
【図５】図１の電気回路の動作を示すタイミングチャートである。
【図６】入力信号と出力信号との関係を示す概念図である。
【図７】第１実施形態の効果を説明するためのタイミングチャートである。
【図８】第２実施形態に係る電気回路の回路図である。
【図９】図８の電気回路の動作を示すタイミングチャートである。
【図１０】第３実施形態に係る電気回路の回路図である。
【図１１】図１０の遅延回路の具体的な構成を示す回路図である。
【図１２】図１０の電気回路の動作を示すタイミングチャートである。
【図１３】第４実施形態に係る電気回路の回路図である。
【図１４】第５実施形態に係る電気光学装置のブロック図である。
【図１５】電子機器の具体例（パーソナルコンピュータ）を示す斜視図である。
【図１６】電子機器の具体例（携帯電話機）を示す斜視図である。
【図１７】電子機器の具体例（携帯情報端末）を示す斜視図である。
【図１８】従来のシュミットトリガ型のインバータ回路の回路図である。
【符号の説明】
【００５７】
１００A，１００B，１００C，１００D……電気回路、Ｑ1，Ｑ2，ＱA（ＱA[1]〜ＱA[n]……インバータ回路、ＴR1〜ＴR4……トランジスタ、Ｂ……バックゲート、Ｌ1，Ｌ2……電源線、３０……遅延回路、４０……電気光学装置、ＰIX……電気光学素子、４２……素子部、５２……走査線駆動回路、５４……信号線駆動回路、ＳIN……入力信号、ＳOUT1，ＳOUT2……出力信号、Ｃ1，Ｃ2……閾値制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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