(57)【要約】【課題】高速な伝送における誤りの少ないシリアルデータ受信を可能とする。【解決手段】ＰＭＯＳトランジスタＭＰ１は、ゲートに入力信号ＶＩが供給され、ドレインを接地し、ソースをＮＭＯＳトランジスタＭＮ１のソースに接続すると共に、ソースから出力信号ＶＯを出力する。ＮＭＯＳトランジスタＭＮ１は、ドレインを電源ＶＤＤに接続し、ゲートを抵抗素子Ｒを介して電源ＶＤＤに接続し、ソースをＰＭＯＳトランジスタのソースに接続する。【選択図】図１
2009278526.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにおける電極間の容量によって所望の周波数で誘導性を呈すると共に周波数の増加に伴ってインピーダンスが増大するトランジスタ回路と、
前記トランジスタ回路を負荷とするソースフォロアとして機能する第１のＭＯＳトランジスタと、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記トランジスタ回路は、
抵抗素子と、
前記第１のＭＯＳトランジスタと逆の導電型であって、ドレインを電源に接続し、ゲートを前記抵抗素子を介して電源に接続し、ソースを前記第１のＭＯＳトランジスタのソースに接続する第２のＭＯＳトランジスタと、
を備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記トランジスタ回路は、
前記第１のＭＯＳトランジスタと同じ導電型であって、ソースを電源に接続し、ドレインを前記第１のＭＯＳトランジスタのソースに接続する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと逆の導電型であって、ドレインを前記電源に接続し、ゲートを前記第１のＭＯＳトランジスタのソースに接続し、ソースを前記第２のＭＯＳトランジスタのゲートに接続する第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースに接続する電流源と、
を備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
差動信号を伝送する伝送線路の受信側の両端間に接続される終端抵抗と、
前記終端抵抗の両端のそれぞれに対し、前記第１のＭＯＳトランジスタのゲートを接続し、前記第１のＭＯＳトランジスタのソースを出力端とする請求項１乃至３のいずれか一に記載の半導体集積回路装置と、
を備え、
２つの前記半導体集積回路装置の出力端から差動受信信号を出力することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、伝送線路に接続される受信回路を構成する半導体集積回路装置に係る。
【背景技術】
【０００２】
シリアル信号を差動伝送する場合、伝送線路の損失は、周波数と共に増大し、伝送線路による位相遅れも、周波数と共に増大する。このため受信側では、高い周波数ほどジッタが増えアイ開口率が低下する。そこで、伝送線路の受信側に一端が接続され、終端抵抗に他端が接続されたインダクタを備える信号伝送回路が、特許文献１において開示されている。このような信号伝送回路によれば、インダクタによって伝送線路の位相遅れに対する補償がなされ、ジッタを減らしアイ開口率を大きくすることができる。なお、インダクタとしては、チップインダクタあるいはメタル配線によるものが特許文献１において記載されている。
【０００３】
また、差動伝送の受信側では、受信差動信号のコモンレベルを調整する目的で、トランジスタのソースフォロアによるレベルシフタがしばしば用いられる。ソースフォロアによるレベルシフタの構成として、ソースフォロアの負荷が電流源である回路の例が、非特許文献１において記載されている。
【０００４】
図８は、非特許文献１に記載のレベルシフト回路の回路図の典型例である。図８において、ＰＭＯＳトランジスタＭＰ１０１は、ゲートに入力信号ＶＩが供給され、ドレインを接地し、ソースをＰＭＯＳトランジスタＭＰ１０２のドレインに接続すると共に、ソースから出力信号ＶＯを出力する。ＰＭＯＳトランジスタＭＰ１０２は、ゲートにバイアス電圧Ｖｂが与えられ、ソースを電源ＶＤＤに接続する。なお、容量素子Ｃｌｏａｄは、ＰＭＯＳトランジスタＭＰ１０１のソースに接続される負荷容量を表す。
【０００５】
なお、関連して特許文献２には、素子数が少なく、低電圧動作可能なアクティブインダクタンス回路が記載されている。このアクティブインダクタンス回路は、第１のトランジスタと、第１のトランジスタと極性の異なる第２のトランジスタと、容量と、電流源と、を備え、第１のトランジスタの第１の信号端子は、出力端子に接続され、第２のトランジスタの制御端子は、第１のトランジスタの第１の信号端子に接続され、第１のトランジスタの制御端子は、第２のトランジスタの第２の信号端子に接続され、第２のトランジスタの第２の信号端子は、電流源の端子と容量の端子とに接続されている。
【０００６】
【特許文献１】特開２００６−２５４３０３号公報
【特許文献２】特開２００４−３４３３７３号公報
【非特許文献１】Ｘｉａｎｐｉｎｇ  Ｆａｎ  ａｎｄ  Ｐ．Ｋ．Ｃｈａｎ，“Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｌｏｗ−Ｄｉｓｔｏｒｔｉｏｎ  ＣＭＯＳ  Ｓｏｕｒｃｅ  Ｆｏｌｌｏｗｅｒｓ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔ  ａｎｄ  Ｓｙｓｔｅｍ，  Ｖｏｌ．５２．  Ｎｏ．８，  Ａｕｇｕｓｔ  ２００５，  ｐｐ１４８９−１５０１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明において与えられる。
【０００８】
特許文献１に記載の信号伝送回路は、チップインダクタあるいはメタル配線を備える。したがって、伝送線路に接続される受信回路を半導体集積回路装置として構成する場合、回路規模が大きくなり、製造過程も複雑であってコストアップに繋がってしまう。また、この信号伝送回路は、レベルシフト機能を有しておらず受信差動信号のコモンレベルを調整することができない。
【０００９】
これに対し、非特許文献１に記載の回路は、レベルシフト機能を有するが、伝送線路の損失を補償する機能がない。ここで、図８に示す回路の周波数特性について説明する。図８において、ＰＭＯＳトランジスタＭＰ１０１の相互コンダクタンスをｇｍ０、ＰＭＯＳトランジスタＭＰ１０１の出力抵抗、ＰＭＯＳトランジスタＭＰ１０２の出力抵抗、負荷容量Ｃｌｏａｄの並列インピーダンスをＺｓとする。また、ＰＭＯＳトランジスタＭＰ１０１の出力抵抗、ＰＭＯＳトランジスタＭＰ１０２の出力抵抗、の並列抵抗値をｒｏｕｔとする。
【００１０】
図８のソースフォロア回路の小信号利得Ａｖは、
2009278526.tif 000003
とあらわされ、
2009278526.tif 000004
である。ただし、ｓ＝ｊω、ωは、入力信号の角周波数である。
【００１１】
したがって、
2009278526.tif 000005
と表され、小信号利得Ａｖは、ローパスフィルタ特性を呈し、高い周波数ほど利得が低下し、位相が遅れる。
【００１２】
このため、このような回路を信号伝送の受信回路に適用した場合、高速な伝送においてジッタが増えてアイ開口率が低下してしまい、誤りの少ないデータ受信が困難となる。
【課題を解決するための手段】
【００１３】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、ＭＯＳトランジスタにおける電極間の容量によって所望の周波数で誘導性を呈すると共に周波数の増加に伴ってインピーダンスが増大するトランジスタ回路と、トランジスタ回路を負荷とするソースフォロアとして機能する第１のＭＯＳトランジスタと、を備える。
【発明の効果】
【００１４】
本発明によれば、ソースフォロアの負荷となるトランジスタ回路が所望の周波数帯において誘導性を示すと共に周波数の増加に伴ってインピーダンスが増大する。したがって、受信信号をレベルシフトすると共にジッタを改善して、アイパターンの開口率を上げることができる。このため、より高速な伝送における誤りの少ないデータ受信が可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態に係る半導体集積回路装置は、ＭＯＳトランジスタにおける電極間の容量によって所望の周波数で誘導性を呈すると共に周波数の増加に伴ってインピーダンスが増大するトランジスタ回路（図１のＭＮ１、Ｒ、あるいは図５のＭＰ２、ＭＮ２、Ｉｓ）と、このトランジスタ回路を負荷とするソースフォロアとして機能する第１のＭＯＳトランジスタ（図１のＭＰ１）と、を備える。
【００１６】
上記のトランジスタ回路は、抵抗素子と、第１のＭＯＳトランジスタと逆の導電型であって、ドレインを電源に接続し、ゲートを抵抗素子を介して電源に接続し、ソースを第１のＭＯＳトランジスタのソースに接続する第２のＭＯＳトランジスタと、を備えるようにしてもよい。
【００１７】
また、上記のトランジスタ回路は、第１のＭＯＳトランジスタと同じ導電型であって、ソースを電源に接続し、ドレインを第１のＭＯＳトランジスタのソースに接続する第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタと逆の導電型であって、ドレインを電源に接続し、ゲートを第１のＭＯＳトランジスタのソースに接続し、ソースを第２のＭＯＳトランジスタのゲートに接続する第３のＭＯＳトランジスタと、第３のＭＯＳトランジスタのソースに接続する電流源と、を備えるようにしてもよい。
【００１８】
さらに、本発明の実施形態に係る受信装置は、差動信号を伝送する伝送線路の受信側の両端間に接続される終端抵抗と、終端抵抗の両端のそれぞれに対し、第１のＭＯＳトランジスタのゲートを接続し、第１のＭＯＳトランジスタのソースを出力端とする上記の半導体集積回路装置と、を備え、２つの上記半導体集積回路装置の出力端から差動受信信号を出力するようにしてもよい。
【００１９】
以上のような半導体集積回路装置において、ソースフォロア接続される第１のＭＯＳトランジスタがレベルシフタとして機能する。さらに、ソースフォロアの負荷となるトランジスタ回路は、所望の周波数帯において誘導性を示すと共に周波数の増加に伴ってインピーダンスが増大する。このため、このような半導体集積回路装置をシリアル信号の受信装置に用いることで、受信信号をレベルシフトすると共に所望の周波数帯において伝送線路の周波数特性の劣化を補償することができる。したがって、受信信号のジッタが改善され、受信信号におけるアイパターンの開口率が向上する。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の第１の実施例に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、抵抗素子Ｒを備える。ＰＭＯＳトランジスタＭＰ１は、ゲートに入力信号ＶＩが供給され、ドレインを接地し、ソースをＮＭＯＳトランジスタＭＮ１のソースに接続すると共に、ソースから出力信号ＶＯを出力する。ＮＭＯＳトランジスタＭＮ１は、ゲートを抵抗素子Ｒを介して電源ＶＤＤに接続し、ドレインを電源ＶＤＤに接続し、ソースをＰＭＯＳトランジスタのソースに接続する。
【００２２】
以上のような構成の半導体集積回路装置は、ソースフォロア接続されるＰＭＯＳトランジスタＭＰ１がレベルシフタとして機能し、入力信号ＶＩをレベルシフトした出力信号ＶＯを出力する。また、ソースフォロアの負荷となるＮＭＯＳトランジスタＭＮ１は、所望の周波数帯において誘導性を示すと共に周波数の増加に伴ってインピーダンスが増大する。
【００２３】
次に、ソースフォロアの負荷が誘導性を示し、インピーダンスが増大することについて説明する。図２は、図１に示した半導体集積回路装置の等価回路である。図２において、Ｃｓは、ＮＭＯＳトランジスタＭＮ１のゲート・ソース間の寄生容量を表し、ｒｏは、ＰＭＯＳトランジスタＭＰ１の出力抵抗を表し、ｚｏは、ＮＭＯＳトランジスタＭＮ１のソース側を見込んだインピーダンスを表し、Ｃｌｏａｄは、ＰＭＯＳトランジスタＭＰ１の負荷容量である。また、ｇｍ０をＰＭＯＳトランジスタＭＰ１の相互コンダクタンスとし、ｇｍ１をＮＭＯＳトランジスタＭＮ１の相互コンダクタンスとする。さらに、抵抗素子Ｒをから寄生容量Ｃｓに流れる電流をｉｇとし、ＮＭＯＳトランジスタＭＮ１のドレインからソースに流れる電流をｉｄとし、ｉ＝ｉｇ＋ｉｄとする。
【００２４】
ＮＭＯＳトランジスタＭＮ１のゲート・ソース間の電圧をｖｇｓとすると、
2009278526.tif 000006
であり、
2009278526.tif 000007
である。ただし、ｓ＝ｊω、ωは、入力信号の角周波数である。したがって、
2009278526.tif 000008
となる。
【００２５】
また、ＮＭＯＳトランジスタＭＮ１のドレイン・ソース間の電圧をｖｄｓとすると、
2009278526.tif 000009
である。
【００２６】
したがって、
2009278526.tif 000010
となり、
2009278526.tif 000011
となる。Ｒ≫１／ｇｍ１という条件で、ｚｏは、周波数の増加に伴って増大する。
【００２７】
一方、半導体集積回路装置の出力側から見込んだインピーダンスをＺｓとすると、Ｚｓは、ｒｏとｚｏとＣｌｏａｄの並列接続であるので、
2009278526.tif 000012
と表される。
【００２８】
したがって、ソースフォロアのゲインＡｖは、以下の式で表される。
2009278526.tif 000013
【００２９】
図３は、本発明の第１の実施例に係る半導体集積回路装置における補償特性を模式的に表す図である。図３において、伝送路の受信側に対し、本実施例の半導体集積回路装置を用いるならば、伝送路で減衰したゲインをソースフォロアのゲインＡｖのゲインで補償することで、帯域が高域に伸びることが示される。
【００３０】
ここで例えば、ｇｍ０＝１．９３ｍΩ−１、ｇｍ１＝１．２２ｍΩ−１、ｒｏ＝８ｋΩ、Ｒ＝１００ｋΩ、Ｃｌｏａｄ＝１００ｆＦ、Ｃｓ＝５０ｆＦとする。この条件でシミュレーションを行って求めたゲインＡｖの周波数特性を図４に示す。図４において、周波数が約２０〜２００ＭＨｚで位相の戻りが生じ、すなわち誘導性を呈し、約５０ＭＨｚ〜２ＧＨｚでゲインの増加が生じていることが示される。
【００３１】
以上説明したような半導体集積回路装置を受信装置に用いるならば、受信信号をレベルシフトすると共に所望の周波数帯において伝送線路の周波数特性の劣化を補償することができる。
【実施例２】
【００３２】
図５は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図５において、半導体集積回路装置は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ２、電流源Ｉｓを備える。ＰＭＯＳトランジスタＭＰ１は、ゲートに入力信号ＶＩが供給され、ドレインを接地し、ソースをＰＭＯＳトランジスタＭＰ２のドレインに接続すると共に、ソースから出力信号ＶＯを出力する。ＰＭＯＳトランジスタＭＰ２は、ソースを電源ＶＤＤに接続し、ゲートをＮＭＯＳトランジスタＭＮ２のソースと他端が接地された電流源Ｉｓの一端とに接続する。ＮＭＯＳトランジスタＭＮ２は、ドレインを電源ＶＤＤに接続し、ゲートをＰＭＯＳトランジスタＭＰ２のドレインに接続する。
【００３３】
以上のような構成の半導体集積回路装置は、ソースフォロア接続されるＰＭＯＳトランジスタＭＰ１がレベルシフタとして機能し、入力信号ＶＩをレベルシフトした出力信号ＶＯを出力する。また、ソースフォロアの負荷となる、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２および電流源Ｉｓからなるトランジスタ回路は、特許文献２に記載のアクティブインダクタンス回路に相当し、所望の周波数帯において誘導性を示すと共に周波数の増加に伴ってインピーダンスが増大する。このような半導体集積回路装置を受信装置に用いれば、第１の実施例と同様に、受信信号をレベルシフトすると共に所望の周波数帯において伝送線路の周波数特性の劣化を補償することができる。
【実施例３】
【００３４】
図６は、本発明の第３の実施例に係る受信装置の構成を示すブロック図である。図６において、受信装置１０は、終端抵抗１１、レベルシフタ１２ａ、１２ｂ、入力バッファ１３を備える。レベルシフタ１２ａ、１２ｂは、第１あるいは第２の実施例で説明した半導体集積回路装置が相当する。送信装置１５中の出力バッファ１６から出力され、伝送線路１７を介して受信した差動信号は、終端抵抗１１で終端される。そして、差動信号は、終端抵抗１１の両端にそれぞれ接続されるレベルシフタ１２ａ、１２ｂによってそれぞれレベルシフトおよび周波数特性の補償がなされ、入力バッファ１３でバッファリングされて出力される。
【００３５】
以上のような構成の受信装置は、レベルシフタ１２ａ、１２ｂとして、実施例１あるいは２で説明した半導体集積回路装置を適用する。したがって、受信装置において、シリアル信号の受信信号である差動信号がそれぞれレベルシフトされると共に所望の周波数帯において伝送線路の周波数特性の劣化が補償される。
【００３６】
図７は、シミュレーションによる入力バッファ１３の出力信号のアイパターンの一例を示す図である。１．６Ｇｂｐｓの信号が伝送路で減衰した信号に対し、図８に示すような従来のソースフォロアで受信した場合（ｂ）と、本実施例のソースフォロアによる場合（ａ）とのアイパターンを示す。図７によれば、受信信号におけるジッタが約３００ｐｓから約９０ｐｓに改善されると共に、受信信号におけるアイパターンの開口率が向上していることが示される。このように、本実施例に係る受信装置は、より高速な伝送における誤りの少ないデータ受信が可能となる。
【００３７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施例に係る半導体集積回路装置の回路図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置の等価回路を示す図である。
【図３】本発明の第１の実施例に係る半導体集積回路装置における補償特性を模式的に表す図である。
【図４】シミュレーションによるゲイン特性の一例を示す図である。
【図５】本発明の第２の実施例に係る半導体集積回路装置の回路図である。
【図６】本発明の第３の実施例に係る受信装置の構成を示すブロック図である。
【図７】シミュレーションによるアイパターンの一例を示す図である。
【図８】従来のレベルシフト回路の回路図の典型例である。
【符号の説明】
【００３９】
１０  受信装置
１１  終端抵抗
１２ａ、１２ｂ  レベルシフタ
１３  入力バッファ
１５  送信装置
１６  出力バッファ
１７  伝送線路
Ｉｓ  電流源
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２  ＰＭＯＳトランジスタ
Ｒ  抵抗素子
ＶＤＤ  電源
【図１】
2009278526.tif 000014
【図２】
2009278526.tif 000015
【図３】
2009278526.tif 000016
【図４】
2009278526.tif 000017
【図５】
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【図６】
2009278526.tif 000019
【図７】
2009278526.tif 000020
【図８】
2009278526.tif 000021