(57)【要約】【課題】駆動能力の比較的小さい消去回路でセルアレイのデータ消去を可能とした抵抗変化メモリ装置を提供する。【解決手段】抵抗変化メモリ装置は、抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルが配列されたセルアレイと、前記セルアレイ内のメモリセルを、データ書き込みに先立ってリセット状態に設定する消去回路とを備え、前記消去回路は、電流発生回路と、前記電流発生回路の出力を前記セルアレイを分割して得られる複数の部分セルアレイに消去電流として供給する各電流経路に介在させた複数のスイッチ素子と、前記複数のスイッチ素子を順次オン駆動する制御回路とを有する。【選択図】図８
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【特許請求の範囲】
【請求項１】
抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルが配列されたセルアレイと、
前記セルアレイ内のメモリセルを、データ書き込みに先立ってリセット状態に設定する消去回路とを備え、
前記消去回路は、
電流発生回路と、
前記電流発生回路の出力を前記セルアレイを分割して得られる複数の部分セルアレイに消去電流として供給する各電流経路に介在させた複数のスイッチ素子と、
前記複数のスイッチ素子を順次オン駆動する制御回路と、
を有することを特徴とする抵抗変化メモリ装置。
【請求項２】
前記メモリセルは、電圧印加により前記可変抵抗素子を高抵抗状態から低抵抗状態へ遷移させたセット状態と、電流印加による熱過程で前記可変抵抗素子を低抵抗状態から高抵抗状態へ遷移させたリセット状態とにより少なくとも２値データ記憶を行うものである
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項３】
前記制御回路は、前記複数のスイッチ素子の各制御端子とその前段の制御端子の間に挿入された遅延回路を有する
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項４】
前記制御回路は、前記複数のスイッチ素子の各制御端子とその前段の制御端子との間に挿入されて、それぞれ前段スイッチ素子の駆動信号と前記消去電流発生回路の出力電圧とによりセットされる状態遷移回路を有する
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項５】
抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルが配列されたセルアレイを有する抵抗変化メモリ装置のデータ消去方法であって、
前記セルアレイを複数の部分セルアレイに分割し、消去電源回路の出力を前記部分セルアレイに順次に供給して、前記セルアレイ内のメモリセルを消去する
ことを特徴とする抵抗変化メモリ装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化メモリ装置に係り、データ書き込みのための初期状態の設定手法に関する。
【背景技術】
【０００２】
電圧、電流や熱などで記録層の抵抗状態を変えてメモリセルとして利用する抵抗変化メモリ（ＲｅＲＡＭ）がＮＡＮＤフラッシュメモリの後継候補として注目されている。これらのメモリは微細化に向いていると同時にクロスポイントセルを構成することができ、更にセルアレイの積層化が容易である。
【０００３】
特にユニポーラ型のＲｅＲＡＭセルは、印加電圧値とその印加時間の制御により、高抵抗状態と低抵抗状態の設定が可能である（例えば、非特許文献１参照）。
【０００４】
しかし、メモリを構成する抵抗変化物質の状態変化は、高抵抗状態から低抵抗状態への遷移と低抵抗状態から高抵抗状態への遷移とでは遷移の容易さや遷移時間が非対称である。従って、両方向の遷移をランダムに組み合わせるようなアクセスを行うとメモリアクセスサイクルが不規則になり実用上困難を生じる。
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、駆動能力の比較的小さい消去回路でセルアレイのデータ消去を可能とした抵抗変化メモリ装置とそのデータ消去方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による抵抗変化メモリ装置は、
抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルが配列されたセルアレイと、
前記セルアレイ内のメモリセルを、データ書き込みに先立ってリセット状態に設定する消去回路とを備え、
前記消去回路は、
電流発生回路と、
前記電流発生回路の出力を前記セルアレイを分割して得られる複数の部分セルアレイに消去電流として供給する各電流経路に介在させた複数のスイッチ素子と、
前記複数のスイッチ素子を順次オン駆動する制御回路と、
を有することを特徴とする。
【０００７】
この発明の他の態様による抵抗変化メモリ装置のデータ消去方法は、抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルが配列されたセルアレイを有する抵抗変化メモリ装置のデータ消去方法であって、
前記セルアレイを複数の部分セルアレイに分割し、消去電源回路の出力を前記部分セルアレイに順次に供給して、前記セルアレイ内のメモリセルを消去する
ことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、駆動能力の比較的小さい消去回路でセルアレイのデータ消去を可能とした抵抗変化メモリ装置とそのデータ消去方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
ＲｅＲＡＭのアクセスを容易にするためには、セルアレイのセル抵抗の初期状態を揃える消去（Ｅｒａｓｅ）方式が考えられるが、セルアレイの大きな領域を一括して消去するためには、回路の規模や能力を考えると効率的な消去システムを工夫することが必要となる。即ち、消去状態をセルの高抵抗状態であるとして、多くのセルが低抵抗状態にある大きなセルアレイ領域を一括して消去しようとすると、当初非常に大きな電流を流さなければならないからである。
【００１０】
その対策として、この発明では、一括消去すべきセルアレイの範囲を複数の部分セルアレイに分割して、それらの部分セルアレイを順次消去するようにして、消去電源回路システムの規模を小さくする。具体的に順次消去する方法として、ひとつの消去電源回路から各部分セルアレイへの電流経路にスイッチを挿入し、各部分セルアレイが消去される時間を考慮してオン状態のスイッチ数を増加させていく。既に消去された部分セルアレイはスイッチオン状態で電源回路に接続されたままとしても、そこは既に高抵抗状態であるので、電源回路の負荷とはならない。
【００１１】
この発明の技術的要素をまとめると、次のようになる。
【００１２】
・電圧及び電流または熱によって抵抗状態を変える物質をデータ記憶に用いる抵抗変化メモリ装置において、より長い時間の状態遷移により得られるデータ状態を消去状態とし、セルアレイの消去単位を、大きなピーク電流を用いることなく消去状態に設定することが出来る消去電源回路システムを有する。
【００１３】
・電圧及び電流または熱によって抵抗状態を変える物質をデータ記憶に用いる抵抗変化メモリ装置において、入力された任意パターンの“０”と“１”のデータ列をメモリに書き込む際に、データ転送のサイクル時間がパターンよらずに常に一定となるようにする。
【００１４】
・電圧及び電流または熱によって抵抗状態を変える物質をデータ記憶に用いる抵抗変化メモリ装置において、熱的に安定な抵抗状態が高抵抗である物質を用い、この高抵抗状態を消去状態とし、セルアレイを複数の部分セルアレイに分割して、これらの部分セルアレイを時間的に順次に消去状態へと遷移させる消去電源回路システムを有する。
【００１５】
・電圧及び電流または熱によって抵抗状態を変える物質をデータ記憶に用いる抵抗変化メモリ装置において、熱的に安定な抵抗状態が高抵抗である物質を用い、この高抵抗状態を消去状態とし、セルアレイを複数の部分セルアレイに分割し、これらの部分セルアレイと電流発生回路の間にそれぞれ電流経路のスイッチ素子を挿入し、これらのスイッチ素子を順次オン状態として部分セルアレイを順次消去状態へと遷移させる。その際に、スイッチ素子のオンタイミングを制御する制御回路として、各スイッチ素子の間に配置したＣＲ遅延回路を用い、或いは前段のスイッチ素子がオンしていることと電源回路からの電流供給が一定値以下に減少したことを受けてセットされて、対応スイッチ素子をオンさせるフリップフロップを用いる。
【００１６】
この発明の詳細説明に先立ち、その背景をより具体的に説明する。
【００１７】
ＲｅＲＡＭのセルを構成する抵抗変化物質は高抵抗状態から低抵抗状態への遷移と低抵抗状態から高抵抗状態への遷移とではそのメカニズムが異なる。一方の状態遷移が他方に比べてより高速であり、この状態遷移を生じる物理環境がシステム的により作りやすい。例えば可変抵抗素子として、一定以上の電圧を印加することによって高抵抗状態から低抵抗状態に遷移し、熱によって低抵抗状態から高抵抗状態に遷移する遷移金属酸化物を記録層に用いる場合を考える。
【００１８】
この物質は高抵抗状態が熱力学的に安定しており、これをリセット状態とし、低抵抗状態をセット状態として少なくとも２値データ記憶を行う。３以上の抵抗値分布を利用すれば、多値データ記憶が可能である。
【００１９】
このような抵抗変化メモリセルの場合、高抵抗状態から低抵抗状態への遷移は回路システムによって電圧を容易に発生出来て個別のセルへのアクセスも高速に行うことが出来るので、ランダムな書き込みアクセスが高速に行える。しかし、低抵抗状態から高抵抗状態へは熱を一定時間与えなければならないのでかなりの時間が必要となる。そこで両方向の遷移を共存させて書き込みアクセスを構成すると、データ書き込み先の抵抗状態と書き込むデータによって書き込みのサイクル時間を変える必要がある。
【００２０】
具体的に図１を参照して説明する。説明を簡単にするために、メモリセルアレイを構成するセルの状態がすべて一定、すなわち地が一定の抵抗状態であるとする。書き込みデータが、図示のような一定のデータストリームとしてインタフェース部に入力される。
【００２１】
図２に示すように、インタフェース部１１はメモリセルアレイ１０の書き込み先の地の判断を行いデータストリームのデータにしたがってサイクル変換を行うものとする。地が“０”の場合と“１”の場合の書き込みサイクルを、それぞれ図１の中段及び下段のサイクル図として示した。
【００２２】
ここで“０”は、セルが高抵抗状態であり、“１”は低抵抗状態であるとする。地が“０”の場合は、“１”書き込みの状態遷移時間が短いことから書き込みデータのサイクルとアレイ書き込みサイクルの差はない。一方地が“１”の場合は“０”書き込みは時間のかかる状態遷移に相当し、“１”書き込みに比べて倍以上の書き込み時間が必要であるとすると、書き込みサイクルは下段のように不規則になってしまう。
【００２３】
一定のレートでデータを転送して書き込みたいメモリシステムにとってこの状況は好ましくない。そこでメモリセルアレイの地を“０”データ状態にそろえる消去動作を、予めメモリサイクルのアイドル時に行うことが有効になる。しかしこの場合、大きなメモリセルアレイ領域を消去するためには多くの熱の発生が必要である。次にその説明を具体的に図３および図４を参照して行う。
【００２４】
消去するセルアレイは“０”と“１”のセルの混在した状態であり、抵抗アレイとして見た場合かなり抵抗の低い固まりであり抵抗の分布も不均一である。この固まりに熱を与えるために電圧を掛けてジュール加熱を行おうとすると、消去電流発生回路（消去電源回路）１２は、出力インピーダンスを低くして能力を大きくする必要がある。
【００２５】
セルアレイ１０がリセット状態（高抵抗状態）への状態遷移を起こす状況を考えると、電源投入初期にセルアレイ全面で電流が流れ、ある部分が高温になるホットスポット（ｈｏｔ  ｓｐｏｔ)が生じて、ここがまず高抵抗化される。高抵抗になることによりホットスポットは、熱発生が抑制されてより低温のクールスポットに変化すると共に、高温領域は周囲へと拡散して全体的な高抵抗状態へと変化して行く。
【００２６】
このような状況を電源回路から見ると、電流の時間変化は図４のグラフのように、電源回路がオンした瞬間に大電流が流れ、高温領域が拡がるに従い電流値が徐々に減少する。ホットスポットが出来るまでの初期投入電流は非常に大きく、電源回路の特性を決める要素である。すなわち電源回路のダイナミックレンジを大きく設定しないと初期投入電流でホットスポットが発生出来ず、セルアレイの消去時間が非常にかかることになる。そこでホットスポットが出来やすくしかも電源回路の負荷を減ら方法を工夫する必要がある。
【００２７】
そのためにまずセルアレイ抵抗とセルアレイ電圧、電流の関係を解析する。
【００２８】
図５に示すように、消去電流発生回路１２は、電圧Ｖを発生する電圧発生回路とその出力からセルアレイまでの直列抵抗ｒで表現できる。同時に消去しようとするセルアレイの抵抗をＲとすると、セルアレイにかかる電圧はｖ＝ＲＶ／（Ｒ＋ｒ）、セルアレイの電流は、Ｉ＝Ｖ／（Ｒ＋ｒ）である。ただしここでは、メモリセルが、可変抵抗素子とダイオードの直列接続により構成される場合に、ダイオードの順方向電圧は無視して考えている。
【００２９】
セット状態（低抵抗状態）のセル抵抗をＲ０、セルアレイの中で低抵抗状態のセル数をｎとし、セルアレイ抵抗Ｒが抵抗ｒの何倍あるかを示すパラメータγを導入して、抵抗Ｒは、数１のように表される。ただし、Ｒ０＜ｒとして、γは、１より小さく、ｎに逆比例する。更に、セルアレイ電圧ｖ、セルアレイ電流Ｉ及びセルアレイパワーＰは、ε及びηなるパラメータを導入して、数１のように表わされる。
【００３０】
【数１】
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【００３１】
図６は、γとη及びεとの関係を示している。前述のように、γはセル数ｎに逆比例し、Ｒ０がｒより小さいとすると、１よりも小さな値をもつパラメータである。消去が進み高抵抗状態のセルが増加することは、低抵抗状態のセル数ｎが減少することに対応するので、γの値は１よりどんどん大きくなる。
【００３２】
セルアレイ電圧vのγ依存性を示す関数であるηは、γ＝１くらいまではγにほぼ比例して増加し、γが１以上ではほぼ１の値に飽和する。セルアレイパワーＰのγ依存性を示す関数であるεはγ＝１くらいまではηと同様にほぼγに比例して増加し、γが１でピークを持ち、１以上ではγにほぼ逆比例する。セルアレイ電流Iのγ依存性を示す関数であるε/ηはγ＝１くらいまではγに依存せずほぼ１に近い値を持ち、１以上ではγにほぼ逆比例する。
【００３３】
したがって、消去電流発生回路から電圧を投入した消去初期には大きな電流が流れ、これがしばらく維持される（ε／η）。この間セルアレイはジュール熱により温度が次第に上昇する。やがてセルアレイにセルの状態遷移に必要なホットスポットが発生し、熱の拡がりによりセルの消去が進む。セルアレイの消去が完了すると、ｎ＝０となりγが急激に大きくなって熱の発生はなくなり（ε）、セルアレイ電圧は電圧発生回路の電圧になり（η）、セルアレイ電流は急激に減少する（ε／η）。
【００３４】
このような状況を踏まえて、ホットスポットが出来やすくしかも消去電源回路の負荷を減ら方法を次に説明する。
【００３５】
セルアレイ１０は、図７の等価回路に示すように、複数本のワード線ＷＬとこれと交差する複数本のビット線ＢＬと、それらの各交差点に配置したメモリセルＭＣにより構成される。メモリセルＭＣは、ダイオードＤｉと可変抵抗素子ＶＲの直列接続により構成される。大容量ＲｅＲＡＭを実現する場合には、このようなセルアレイを三次元的に積層する。
【００３６】
データ書き込み、読み出し及び消去は、基本的に選択ワード線と選択ビット線の間のメモリセルのダイオードＤｉを順方向バイアスする電圧を印加して行われる。このとき、セット即ち書き込み動作（高抵抗状態から低抵抗状態への遷移）、読み出し（セル電流レベルの検出）及びリセット即ち消去動作（低抵抗状態から高抵抗状態への遷移）は、印加電圧レベルと印加時間の制御により可能になる。
【００３７】
この実施の形態においては、セルアレイ１０をホットスポットを作りながら確実に高速に消去するために、図８に示すように、セルアレイ１０をいくつかの部分セルアレイＰＡに分割する。そして、消去電流発生回路１２から各部分セルアレイＰＡへの電流経路にトランジスタ等のスイッチ素子２１を挿入し、これらのスイッチ素子２１を順次にオンする制御回路として、各スイッチ素子の制御端子（ゲート端子）と前段制御端子との間にそれぞれＣＲ遅延回路２２を配置している。最初のスイッチ素子２１の制御端子には駆動信号ＯＮが入る。
【００３８】
このような構成として、スイッチ素子駆動信号ＯＮを投入すると、各電流経路に介在させたスイッチ素子２１は、遅延回路２２により決まる時間遅れを持って順次オン状態に移行して、セルアレイ１０の部分セルアレイＰＡに消去電流を順次供給することができる。
【００３９】
具体的に例えば、部分セルアレイＰＡを、図９に示すように複数本のワード線ＷＬの範囲として設定するものとする。この場合、スイッチ素子２１は例えば図９に示すように、消去電流を供給すべきワード線毎にトランジスタを配置し、各部分セルアレイＰＡ毎にゲート端子を共通接続したトランジスタアレイとして構成し、その各共通ゲート端子の間を遅延回路２２を介して接続する。これにより、部分セルアレイＰＡ毎に順に、内部の複数ワード線に同時に消去電流を供給することができる。
【００４０】
なお、図８に示すセルアレイ１０は、具体的には一括消去すべき単位領域（消去単位）である。即ち、図８にいうセルアレイ１０は、複数の消去単位からなるより大きなセルアレイの中の一つの消去単位である場合を含む。
【００４１】
このような電圧供給によって消去を行う方法を以下、スタガー消去（stagger erase）と呼ぶ。スタガー消去によって部分セルアレイＰＡに確実にホットスポットを作るにはスイッチ素子２１を順次オンする時間間隔と消去電流発生回路１２の能力に適合した排他的部分セルアレイＰＡの大きさの選択が重要である。
【００４２】
消去電流発生回路１２の能力と部分セルアレイＰＡの大きさは、部分セルアレイＰＡの全セルが低抵抗状態でもホットスポットが確実に発生するような電流を部分セルアレイＰＡに供給できるような関係に設定する。この部分セルアレイＰＡのみに電流を供給し続ければ初期投入電流のピークで部分セルアレイＰＡ内にホットスポットが生じ、これを核にセルの高抵抗状態への遷移が進行して部分セルアレイＰＡ全体が高抵抗状態になると、電流発生回路１２からの電流は減少する。
【００４３】
電流が減少したころのタイミングで次の部分セルアレイＰＡへの電流経路のスチッチ素子２１をオンして能力に余裕の出来た電源回路２１からこの部分セルアレイＰＡに電流供給を開始するように、遅延回路２２のＣＲ時定数が設定される。以下同様に全部分セルアレイＰＡに順次電流を供給してセルアレイ１０の全体を高抵抗状態として消去を完了する。
【００４４】
図１０は、以上の消去動作の間の消去電流発生回路１２からの出力電流変化を、横軸に駆動信号ＯＮの投入後の時間をとって示している。部分セルアレイＰＡが切り替わる度ごとに電流ピークが現れるが、セルアレイ１０の全体を同時に消去する場合に比べて、電流ピークは部分セルアレイ分割数をＮとして、およそ１／Ｎとなる。したがって、駆動能力の比較的小さな消去回路によりセルアレイの消去が可能である。
【００４５】
このようにしてセルアレイの消去単位をデータ書き込みに先立って消去すれば、データ書き込み時入力される書き込みデータのパターンによらず、データ転送のサイクル時間が常に一定となる。
【００４６】
図１１は、他の実施の形態による図８対応の図である。この実施の形態では、部分セルアレイＰＡへの電流経路スチッチ素子２１の制御を、部分セルアレイＰＡの消去がほぼ完全に終了してから次の部分セルアレイＰＡのスイッチ素子２１がオンするように、ＣＲ遅延回路２２に代わる制御回路として、図１２に示す状態遷移回路の一つであるフリップフロップ２３を用いている。
【００４７】
ひとつの部分セルアレイＰＡの消去が終了すると消去電流発生回路１２からの電流は無くなり発生回路１２の出力電圧が上昇する。この出力電圧が上昇したことをひとつの部分セルアレイＰＡの消去終了信号と見なして、次の部分セルアレイＰＡのスイッチ素子２１をオンするようにする。最初の部分セルアレイＰＡは外部駆動信号ＯＮによってスイッチ素子２１がオンし、その後の部分セルアレイＰＡのスイッチ素子２１はこのフリップフロップ２３によりオン駆動される。
【００４８】
フリップフロップ２３は、駆動信号ＯＮの非活性化でリセットされる。またフリップフロップ２３は、前段のスイッチ素子２１がオンしたことを受ける入力“ａ”と消去電流発生回路１２の出力電圧が上昇したことを受ける入力“ｂ”を持ち、これらの入力“ａ”と“ｂ”がともに“Ｈ”となったときにセットされて、出力“ｃ”が“Ｈ”になる。この信号“ｃ”をスイッチ素子１２の制御端子入力（ゲート入力）とする。
【００４９】
図１３は、この実施の形態での消去電流変化を駆動信号ＯＮと共に示している。ある部分セルアレイの消去が済んで、電流が小さくなり、従って消去電流発生回路１２の出力電圧が高くなると、これを検出して次の部分セルアレイＰＡ対応のスイッチ素子２１をオンするように、フリップフロップ２３が“Ｈ”出力を出す。
【００５０】
この様な制御を行うと、確実に部分セルアレイＰＡの消去を進めることが出来る。
【図面の簡単な説明】
【００５１】
【図１】ＲｅＲＡＭの書き込みサイクルを説明するための図である。
【図２】ＲｅＲＡＭの書き込みデータ入力部のインタフェースを説明するための図である。
【図３】ＲｅＲＡＭのセルアレイを一括消去する場合の消去の進行状況を説明するための図である。
【図４】同じく消去時の電流変化を示す図である。
【図５】ＲｅＲＡＭの消去電流、電圧、パワーの抵抗依存性を説明するための等価回路図である。
【図６】同じくその抵抗依存性を示すグラフである。
【図７】実施の形態のＲｅＲＡＭセルアレイの等価回路を示す図である。
【図８】実施の形態のセルアレイ消去法を説明するための図である。
【図９】部分セルアレイＰＡとスイッチ素子２１の具体的な関係を示す図である。
【図１０】この実施の形態による消去電流変化を示す図である。
【図１１】他の実施の形態によるセルアレイ消去の制御法を示す図である。
【図１２】図１１に用いられる制御回路例のフリップフロップを示す図である。
【図１３】この実施の形態による消去電流変化を示す図である。
【符号の説明】
【００５２】
１０…メモリセルアレイ、１２…消去電流発生回路、２１…スイッチ素子、２２…遅延回路、２３…制御回路（フリップフロップ）、ＰＡ…部分セルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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