(57)【要約】【課題】マット構造を有する半導体メモリ装置を提供する。【解決手段】本発明による半導体メモリ装置は、複数の第１メモリセルを有する第１マット及び複数の第２メモリセルを有する第２マットを含み、第１及び第２マットは一つのウェル領域に形成される。【選択図】図６
2009147304.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１メモリセルを有する第１マットと、
複数の第２メモリセルを有する第２マットと、を含み、
前記第１及び第２マットは一つのウェル領域に形成されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１及び第２マットは第１導電型の第１ウェル領域を共有して形成され、前記第１ウェル領域は第２導電型の第２ウェル領域内に形成され、前記第２ウェル領域は前記第１導電型の半導体基板に形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１ウェル領域、前記第２ウェル領域、そして前記半導体基板は独立的にバイアスされることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１導電型と前記第２導電型とは、互いに反対の導電型であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第１及び第２マット各々は、対応する周辺回路によって独立的に制御されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記周辺回路各々は行選択回路であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１及び第２マットに各々対応する前記行選択回路は、対応するマットの中間部に位置することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１及び第２マットに各々対応する前記行選択回路は、対応するマットの一側に位置することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記第１及び第２マットは、行方向または列方向に配列されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記第１及び第２マットの構造は互いに同一であることを特徴とする請求項１に記載の半導体メモリ装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳しくは、マット構造を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを保存するために使用される。半導体メモリ装置は、不揮発性（ｎｏｎｖｏｌａｔｉｌｅ）メモリ装置と揮発性（ｖｏｌａｔｉｌｅ）メモリ装置とに大別される。不揮発性メモリ装置は、電源の供給が中断された場合にもデータを維持する。不揮発性メモリ装置には、フラッシュ（ｆｌａｓｈ）メモリ装置、ＰＲＡＭ、ＦＲＡＭ、ＭＲＡＭ、そしてＣＴＦ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ）メモリ装置などがある。特に、フラッシュメモリ装置は、集積度が高いことからポータブル記憶装置として脚光を浴びている。
【０００３】
半導体メモリ装置が高集積化することによって、従来の二重ウェル（ｔｗｉｎ  ｗｅｌｌ）構造で発生する問題を解決するために三重ウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）構造が提案された。通常、三重ウェル構造は、Ｐウェル（基板）、Ｎウェル（Ｎ−ｗｅｌｌ）、そしてポケットＰウェル（ＰＰ−ｗｅｌｌ）を含む。三重ウェル構造では、各ウェルに互いに異なるバイアス電圧を印加することができる。これはフラッシュメモリ装置の消去動作を可能にする。
【０００４】
図１は、フラッシュメモリ装置の消去（ｅｒａｓｅ）動作時のバイアス条件を示す垂直断面図である。図１を参照すると、基板（Ｐ−ｓｕｂ）には０Ｖの電圧が印加される。Ｎウェル（Ｎ−ｗｅｌｌ）及びポケットＰウェル（ＰＰ−ｗｅｌｌ）には２０Ｖの高電圧が印加される。ドレインＤ及びソースＳはフローティング（ｆｌｏａｔｉｎｇ）状態になる。コントロールゲートＣＧには０Ｖが印加される。前記のようなバイアス条件下で、フローティングゲートＦＧに保存された電子は基板（Ｐ−ｓｕｂ）方向に移動する。従って、メモリセルのしきい値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）が減少する（消去状態）。
【０００５】
図に示すように、三重ウェル構造ではＮウェル（Ｎ−ｗｅｌｌ）によって基板（Ｐ−ｓｕｂ）とポケットＰウェル（ＰＰ−ｗｅｌｌ）とが分離される。従って、基板（Ｐ−ｓｕｂ）とポケットＰウェル（ＰＰ−ｗｅｌｌ）とに互いに異なるバイアス電圧を印加することができる。
【０００６】
半導体メモリ装置の記憶容量（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｙ）は増加して来た。記憶容量は、半導体メモリ装置の集積度（ｄｅｇｒｅｅ  ｏｆ  ｉｎｔｅｇｒａｔｉｏｎ）に比例する。いわゆる「Ｈｗａｎｇの法則（Ｈｗａｎｇ´ｓ  ｌａｗ）」によって、半導体メモリ装置の集積度は１年ごとに二倍ずつ増加した。従って、さらに大きい記憶容量を有する半導体メモリ装置を生産することが可能になった。しかし、通信網（ｎｅｔｗｏｒｋ）の発達によってデータの交換が活発になるにつれデータの大きさも増加している。増加したデータを保存するために、半導体メモリ装置の集積度がさらに向上することが要求される。
【０００７】
一般的に、半導体メモリ装置に含まれるメモリセル（ｍｅｍｏｒｙ  ｃｅｌｌ）の数を増加させることによって記憶容量を増加させることができる。メモリセルの集合はメモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ ａｒｒａｙ）を成す。メモリセルの数が増加するとメモリセルアレイの大きさも増加する。ところが、メモリセルアレイの大きさが増加すると、メモリセルに連結される配線（ワードライン、ビットラインなど）が長くなる。配線が長くなると配線の寄生容量（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）が増加する。増加した寄生容量によって配線の充／放電（ｃｈａｒｇｅ／ｄｉｓｃｈａｒｇｅ）に長い時間が要求される。即ち、データ判読（ｒｅａｄ）及び記入（ｐｒｏｇｒａｍ）にかかる時間が増加する。
【０００８】
このような問題点を解決するために、メモリセルアレイを分割する方法が提案された。分割されたメモリセルアレイ（マット）の間には周辺回路（ｐｅｒｉｐｈｅｒａｌ  ｃｉｒｃｕｉｔ）が配置される。各マットには、独立的に動作する周辺回路（行選択回路、ページバッファなど）が連結される。
【０００９】
図２は、２個のマット１１０、１２０を含む半導体メモリ装置１００を示すブロック図である。図２を参照すると、半導体メモリ装置１００は、行方向（ｒｏｗ  ｄｉｒｅｃｔｉｏｎ）に配列されたマット１１０、１２０と各々のマット１１０、１２０に対応する周辺回路１３０、１４０とを含む。周辺回路１３０、１４０は、マット１１０、１２０をアクセス（ａｃｃｅｓｓ）する回路を意味する。図２に図示された半導体メモリ装置１００は、２個のマット１１０、１２０を含むが、半導体メモリ装置１００は２個以上のマットを含むことができる。
【００１０】
マット１１０、１２０の構造は互いに同一であるので、以下ではマット１１０の構造のみを説明する。マット１１０は複数のメモリセルを含む。メモリセルは、ＮＡＮＤまたはＮＯＲ構造に配列することができる。図２を参照すると、マット１１０はＮＡＮＤストリング１１１〜１１ｎを含む。ＮＡＮＤストリング１１１〜１１ｎは互いに同一の構造を有する。従って、ＮＡＮＤストリング１１１の構造のみを説明する。
【００１１】
ＮＡＮＤストリング１１１は、ビットラインＢＬ、ビットライン接点ＢＬ  ｃｏｎｔａｃｔ、ストリング選択ラインＳＳＬ、ワードラインＷＬ、フローティングゲートＦＧ、接地選択ラインＧＳＬで構成される。周辺回路１３０は、マット１１０内のメモリセルにデータを保存するか、メモリセルからデータを読み出す。
【００１２】
図２を参照すると、マット１１０、１２０の間には間隔（Ｇａｐ）が存在する。半導体メモリ装置の設計時に、複雑性（ｃｏｍｐｌｅｘｉｔｙ）を減少させるためにマットは互いに同一の構造を有するように設計される。半導体メモリ装置の製作時に、マットは行方向及び列方向に配列される。これらのマットは、互いに異なるウェル領域上に形成されるので、ウェル領域を分離する必要がある。従って、マットの間にはマットを区分する領域が存在する。この間隔にはデータの保存ができないので、半導体メモリ装置の集積度が低下する。マット１１０、１２０のウェル構造を図３を参照して説明する。
【００１３】
図３は、図２に示すＡ−Ａ′区間の垂直断面図である。図３を参照すると、マット１１０、１２０は、互いに異なるＮウェル（Ｎ−ｗｅｌｌ）及びポケットＰウェル（ＰＰ−ｗｅｌｌ）上に形成される。以下ではマット１１０、１２０が形成される過程を説明する。
【００１４】
先ず、基板（Ｐ−ｓｕｂ）上に二つのＮウェル（Ｎ−ｗｅｌｌ）領域が形成される。Ｎウェル（Ｎ−ｗｅｌｌ）領域は互いに分離される。次に、各々のＮウェル（Ｎ−ｗｅｌｌ）領域内にポケットＰウェル（ＰＰ−ｗｅｌｌ）領域が形成される。ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域には素子分離膜２１０が形成される。フローティングゲート２２０が絶縁層２３０の内に形成される。絶縁層２３０の上にワードライン２４０が形成される。
【００１５】
マット１１０、１２０は、互いに異なるポケットＰウェル（ＰＰ−ｗｅｌｌ）領域上に形成される。従って、マット１１０、１２０の間には、ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域を分離するための間隔（Ｇａｐ）が存在する。この間隔にはデータの保存ができないので、半導体メモリ装置の集積度が低下する。集積度はマットの数が増加するほど低下する。
【００１６】
図４は、４個のマット３１０〜３４０を含む半導体メモリ装置３００を示すブロック図である。図４を参照すると、半導体メモリ装置３００は、行方向及び列方向に配列されたマット３１０〜３４０とこれに対応する周辺回路３５０〜３８０とを含む。
【００１７】
マット３１０〜３４０の構造は互いに同一であるので、以下ではマット３１０の構造のみを説明する。マット３１０は複数のメモリセルを含む。メモリセルは、ＮＡＮＤまたはＮＯＲ構造に配列することができる。マット３１０はＮＡＮＤストリング３１１〜３１ｎを含む。ＮＡＮＤストリング３１１〜３１ｎは、図２のＮＡＮＤストリング１１１〜１１ｎと互いに同一の構造を有する。従って、詳しい説明は省略する。
【００１８】
図４を参照すると、行方向及び列方向にマット３１０〜３４０が配置される。各マット３１０〜３４０は独立したウェル領域上に形成されるので、ウェル領域を分離するための間隔が存在する。従って、行方向Ｃ−Ｃ′だけでなく列方向Ｂ−Ｂ′にも間隔が存在して、半導体メモリ装置３００の集積度が低下する。マット３１０〜３４０のウェル構造は図５を参照して詳しく説明する。
【００１９】
図５は、図４に示すＢ−Ｂ′区間の垂直断面図である。Ｃ−Ｃ′区間は、図２のＡ−Ａ′区間と同一であるのでＣ−Ｃ′区間の垂直断面図は省略する。図５を参照すると、マット３１０、３３０は、互いに異なるＮウェル（Ｎ−ｗｅｌｌ）領域及びポケットＰウェル（ＰＰ−ｗｅｌｌ）領域に形成される。以下ではマット３１０、３３０が形成される過程を説明する。
【００２０】
先ず、基板（Ｐ−ｓｕｂ）に二つのＮウェル（Ｎ−ｗｅｌｌ）領域が形成される。Ｎウェル領域は互いに分離される。次に、各々のＮウェル領域内にポケットＰウェル（ＰＰ−ｗｅｌｌ）領域が形成される。各ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域にはドレイン／ソース（ｄｒａｉｎ／ｓｏｕｒｃｅ）として作用するＮ＋型不純物領域が形成される。不純物領域の上にはフローティングゲートＦＧとコントロールゲートＣＧが形成される。ビットラインＢＬから一番近いトランジスタはストリング選択トランジスタＳＳＴとして動作する。ビットラインから一番遠いトランジスタは接地選択トランジスタＧＳＴとして動作する。接地選択トランジスタＧＳＴのソースは共通ソースラインＣＳＬに連結される。ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間のトランジスタはメモリセルとして動作する。
【００２１】
図に示すように、マット３１０、３３０は、分離されたポケットＰウェル（ＰＰ−ｗｅｌｌ）領域上に形成される。従って、マット３１０、３３０の間にはウェル領域を分離するための間隔が存在する。このような間隔にはデータの保存ができないので、半導体メモリ装置の集積度が低下する。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、複数のマットを一つのウェル領域上に形成することによってレイアウト面積を減少させた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２３】
本発明による半導体メモリ装置は、複数の第１メモリセルを有する第１マットと複数の第２メモリセルを有する第２マットとを含み、前記第１及び第２マットは一つのウェル領域に形成されることを特徴とする。
【００２４】
実施の形態において、前記第１及び第２マットは第１導電型の第１ウェル領域を共有して形成され、前記第１ウェル領域は第２導電型の第２ウェル領域内に形成され、前記第２ウェル領域は前記第１導電型の半導体基板に形成される。前記第１ウェル領域、前記第２ウェル領域、そして前記半導体基板は独立的にバイアスされる。前記第１導電型と前記第２導電型は、互いに反対の導電型であることを特徴とする。
【００２５】
他の実施の形態において、前記第１及び第２マット各々は、対応する周辺回路によって独立的に制御される。前記周辺回路各々は行選択回路であることを特徴とする。前記第１及び第２マットに各々対応する行選択回路は対応するマットの中間部に位置する。または、前記第１及び第２マットに各々対応する行選択回路は対応するマットの一側に位置する。
【００２６】
また他の実施の形態において、前記第１及び第２マットは、行方向または列方向に配列される。前記第１及び第２マットの構造は互いに同一であることを特徴とする。前記メモリセルはフラッシュメモリセルであることを特徴とする。前記フラッシュメモリセルは、ＮＡＮＤまたはＮＯＲ構造に配列される。
【００２７】
本発明によるメモリカードは、半導体メモリ装置と前記半導体メモリ装置を制御するように構成されたコントローラとを含み、前記半導体メモリ装置は、請求項１に記載の半導体メモリ装置であることを特徴とする。
【発明の効果】
【００２８】
本発明による半導体メモリ装置は、ウェル領域を共有する複数のマットを含む。本発明によると、半導体メモリ装置の集積度が向上する。また、集積度の向上によって半導体メモリ装置の低電力動作と動作速度の増加とが可能になる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の属する技術の分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるよう詳しく説明するために、本発明の好ましい実施の形態を添付図面に基づき詳細に説明する。本発明の実施の形態において、半導体メモリ装置には、フラッシュメモリ以外にもＰＲＡＭ、ＭＲＡＭ、ＦＲＡＭ、ＣＴＦメモリなどのような他の不揮発性メモリも含まれる。
【００３０】
本発明による実施の形態において、複数のマットは一つのウェル領域上に形成される。従って、ウェル領域を分離するための領域が必要とされない。従って、半導体メモリ装置の集積度が向上する。
【００３１】
図６は、本発明による半導体メモリ装置の第１実施の形態を示すブロック図である。図６を参照すると、半導体メモリ装置４００は、行方向に配列された２個のマット４１０、４２０、行選択回路４３０、４４０、ページバッファ４５０、４６０及び列選択回路４７０、４８０を含む。
マット４１０、４２０の構造は互いに同一であるので、以下ではマット４１０の構造のみを説明する。マット４１０は複数のメモリセルを含む。メモリセルは、ＮＡＮＤまたはＮＯＲ構造に配列することができる。マット４１０はＮＡＮＤストリング４１１〜４１ｎを含む。ＮＡＮＤストリング４１１〜４１ｎは互いに同一の構造を有する。従って、ＮＡＮＤストリング４１１のみを説明する。
【００３２】
ＮＡＮＤストリング４１１は、ビットラインＢＬ、ビットライン接点ＢＬ  ｃｏｎｔａｃｔ、ストリング選択ラインＳＳＬ、ワードラインＷＬ、フローティングゲートＦＧ及び接地選択ラインＧＳＬを含む。
【００３３】
行選択回路４３０は、連結されたワードラインＷＬの長さを減少させるためにマット４１０の中間に位置する。行選択回路４３０は、行アドレス（図示せず）に応じてワードラインＷＬを駆動する。例えば、読み出し動作時に行選択回路４３０は、選択されたワードラインＷＬに読み出し電圧を印加し、選択されなかったワードラインＷＬにはパス電圧を印加する。
【００３４】
ページバッファ４５０は、ＮＡＮＤストリング４１１〜４１ｎのビットラインＢＬに連結される。ページバッファ４５０は、感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）または書き込みドライバ（ｗｒｉｔｅ  ｄｒｉｖｅｒ）として動作する。読み出し動作時に、ページバッファ４５０はビットラインＢＬ電圧を感知することによってデータを検出する。書き込み動作時に、ページバッファ４５０はビットラインＢＬに電圧を印加することによってデータを保存する。
【００３５】
列選択回路４７０は、列アドレス（図示せず）に応じてビットラインＢＬを選択する。選択されたビットラインＢＬに対応するデータは入／出力端子（Ｉ／０ｘ）を介して出力される。
【００３６】
マット４１０、４２０は一つのウェル領域上に形成される。従って、マット４１０、４２０の間にはウェル領域を分離するための領域を必要としない。結果的に、半導体メモリ装置４００の集積度を向上させことができる。マット４１０、４２０のウェル構造を図７を参照して詳しく説明する。ただし、行選択回路４３０、４４０は、マット４１０、４２０と独立的に動作しなければならないので、マット４１０、４２０とはポケットＰウェル（ＰＰ−ｗｅｌｌ）領域を共有しない。行選択回路４３０、４４０は、ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域内の別途のウェル領域に形成される。
【００３７】
図７は、図６に示すＤ−Ｄ′区間の垂直断面図である。図７を参照すると、マット４１０、４２０は、同一のＮウェル（Ｎ−ｗｅｌｌ）及びポケットＰウェルＰ（Ｐ−ｗｅｌｌ）上に形成される。以下、マット４１０、４２０が形成される過程を説明する。
【００３８】
先ず、基板（Ｐ−ｓｕｂ）上に一つのＮウェル（Ｎ−ｗｅｌｌ）領域が形成される。次に、Ｎウェル（Ｎ−ｗｅｌｌ）領域内にポケットＰウェル（ＰＰ−ｗｅｌｌ）領域が形成される。ポケットＰウェル領域には素子分離膜５１０が形成される。フローティングゲート５２０が絶縁層５３０の内に形成される。絶縁層の上にワードライン５４０が形成される。
【００３９】
マット４１０、４２０は、一つのポケットＰウェル（ＰＰ−ｗｅｌｌ）領域上に形成される。従って、マット４１０、４２０の間にはポケットＰウェル（ＰＰ−ｗｅｌｌ）領域を分離するための間隔が存在しない。従って、半導体メモリ装置４００はさらに多いメモリセルを含むことができる。即ち、半導体メモリ装置４００の集積度が向上する。
【００４０】
図８は、本発明による半導体メモリ装置６００の第２実施の形態を示すブロック図である。図８を参照すると、行選択回路６３０、６４０がマット６１０、６２０の一側に位置する。図６の場合と同様にマット６１０、６２０が一つのウェル領域上に形成されるので、半導体メモリ装置６００の集積度が向上する。以下、図９（ａ）ないし９（ｃ）を参照して本発明による半導体メモリ装置の消去（ｅｒａｓｅ）、プログラム（ｐｒｏｇｒａｍ）、読み出し（ｒｅａｄ）動作を説明する。
【００４１】
図９（ａ）は、本発明による半導体メモリ装置の消去動作時のバイアス条件を示すブロック図である。フラッシュメモリ装置において、消去動作はブロック（ｂｌｏｃｋ）単位で行われる。各マットは複数のブロックＢＬＫ１〜ＢＬＫｎを含む。消去動作時に、ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域には消去電圧ＶＥＲＳ（約２０Ｖ）が印加される。選択的にブロックを消去するために、選択されたブロック（斜線部分）のワードラインには０Ｖが印加され、選択されなかったブロックのワードラインはフローティング（ｆｌｏａｔｉｎｇ）される。
【００４２】
図９（ｂ）は、本発明による半導体メモリ装置のプログラム動作時のバイアス条件を示すブロック図である。フラッシュメモリ装置において、プログラム動作はページ（ｐａｇｅ）単位で行われる。各ブロックは複数のページを含む。プログラム動作時に、ポケットＰ−ウェル（ＰＰ−ｗｅｌｌ）領域には電圧（０Ｖ）が印加される。選択的にページをプログラムするために、選択されたページ（斜線部分）のワードラインにはプログラム電圧ＶＰＧＭ（１５〜２０Ｖ）が印加され、同ブロックの選択されないページのワードラインにはパス電圧ＶＰＡＳＳ（約９Ｖ）が印加される。
【００４３】
図９（ｃ）は、本発明による半導体メモリ装置の読み出し動作時のバイアス条件を示すブロック図である。フラッシュメモリ装置において、読み出し動作はページ単位で行われる。読み出し動作時に、ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域には電圧（０Ｖ）が印加される。選択的にページを読み出すために、選択されたページ（斜線部分）のワードラインには電圧（０Ｖ）が印加され、同ブロックの選択されないページのワードラインには読み出し電圧ＶＲＥＡＤ（４．５〜５．５Ｖ）が印加される。前記バイアス条件はシングルレベルセルに対するものであり、マルチレベルセルでのバイアス条件は前記条件とは異なるようにできる。
【００４４】
上述の方法によって、本発明による半導体メモリ装置の消去、プログラム、読み出し動作が可能になる。即ち、従来の消去、プログラム、読み出し動作時のバイアス条件をそのまま適用することができる。
【００４５】
図１０は、本発明による半導体メモリ装置の第３実施の形態を示すブロック図である。図１０を参照すると、半導体メモリ装置７００は、行方向及び列方向に配列された４個のマット７１０〜７４０、行選択回路７５０〜７５３、ページバッファ７６０〜７６３、列選択回路７７０〜７７３を含む。マット７１０〜７４０の構造は互いに同一であるので、以下ではマット７１０の構造のみを説明する。
【００４６】
マット７１０は複数のメモリセルを含む。メモリセルはＮＡＮＤまたはＮＯＲ構造に配列することができる。図１０にはＮＡＮＤ構造に配列されたメモリセル７１１〜７１ｎが図示される。ＮＡＮＤストリング７１１は、図６のＮＡＮＤストリング４１１と同一の構造を有する。従って、ＮＡＮＤストリング７１１の構造に対する詳しい説明は省略する。
【００４７】
行選択回路７５０はマット７１０の中間部に位置する。行選択回路７５０は、行アドレス（図示せず）に応じてワードラインを駆動する。例えば、読み出し動作時に行選択回路７５０は、選択されたワードラインに電圧（０Ｖ）を印加し、選択されなかったワードラインに読み出し電圧を印加する（シングルレベルセルの場合）。
【００４８】
ページバッファ７６０は、ＮＡＮＤストリング７１１〜７１ｎのビットラインに連結される。ページバッファ７６０は、感知増幅器または書き込みドライバとして動作する。読み出し動作時に、ページバッファ７６０はビットライン電圧を感知することによってデータを検出する。書き込み動作時に、ページバッファ７６０は、ビットラインに電圧を印加することによってデータを保存する。
【００４９】
列選択回路７７０は、列アドレス（図示せず）に応じてビットラインを選択する。選択されたビットラインに対応するデータは入／出力端子（Ｉ／０ｘ）を介して出力される。
【００５０】
図１０に図示された半導体メモリ装置のマット７１０〜７４０は一つのウェル領域上に形成される。従って、ウェル領域を分離するための領域を必要としない。即ち、半導体メモリ装置の集積度を向上させることができる。マット７１０〜７４０のウェル構造を図１１を参照して詳しく説明する。
【００５１】
図１１は、図１０に示すＥ−Ｅ′区間の垂直断面図である。Ｆ−Ｆ′区間は図６のＤ−Ｄ′区間と同一であるのでこれに対する説明は省略する。図１１を参照すると、マットは同一のＮウェル（Ｎ−ｗｅｌｌ）及びポケットＰウェル（ＰＰ−ｗｅｌｌ）上に形成される。以下ではマット７１０、７３０が形成される過程を説明する。
【００５２】
先ず、基板（Ｐ−ｓｕｂ）上に一つのＮウェル（Ｎ−ｗｅｌｌ）領域が形成される。次に、Ｎウェル領域内に一つのポケットＰウェル（ＰＰ−ｗｅｌｌ）領域が形成される。ポケットＰウェル（ＰＰ−ｗｅｌｌ）領域にはドレイン（ｄｒａｉｎ）またはソース（ｓｏｕｒｃｅ）として作用するＮ＋型不純物領域が形成される。不純物領域の上にはフローティングゲートＦＧとコントロールゲートＣＧが形成される。ビットラインＢＬに一番近いトランジスタは、ストリング選択トランジスタＳＳＴとして動作する。ビットラインから一番遠いトランジスタは、接地選択トランジスタＧＳＴとして動作する。接地選択トランジスタＧＳＴのソースは共通ソースラインＣＳＬに連結される。ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間のトランジスタはメモリセルとして動作する。
【００５３】
図に示すように、マット７１０、７３０は一つのポケットＰウェル（ＰＰ−ｗｅｌｌ）領域上に形成されるので、マット７１０、７３０の間にはポケットＰウェル（ＰＰ−ｗｅｌｌ）領域を分離するための間隔が存在しない。従って、半導体メモリ装置はさらに多いメモリセルを含むことができる。即ち、半導体メモリ装置の集積度が向上する。
【００５４】
図１２は、本発明による半導体メモリ装置の第４実施の形態を示すブロック図である。図１２を参照すると、行選択回路８１０〜８４０がマットの一側に位置する。マットが一つのウェル領域上に形成されるので図１０の半導体メモリ装置と同様に集積度が向上する。本発明による実施の形態では２個または４個のマットを説明したが、本発明は任意の個数のマットに対して適用することができる。
【００５５】
図１３は、本発明による半導体メモリ装置を含むコンピュータシステム９００を概略的に示すブロック図である。図１３を参照すると、コンピュータシステム９００は、プロセッサ９１０、コントローラ９２０、入力装置９３０、出力装置９４０、不揮発性メモリ９５０及び主記憶装置９６０を含む。図で実線は、データまたは命令が移動するシステムバス（Ｓｙｓｔｅｍ  ｂｕｓ）を示す。
【００５６】
本発明によるコンピュータシステム９００には、入力装置９３０（キーボード、カメラなど）を介して外部からデータが入力される。入力されたデータは不揮発性メモリ９５０または主記憶装置９６０に保存される。プロセッサ９１０によって処理されたデータは、不揮発性メモリ９５０または主記憶装置９６０に保存される。出力装置９４０は、不揮発性メモリ９５０または主記憶装置９６０に保存されたデータを出力する。例えば、出力装置９４０はディスプレイまたはスピーカなどを含む。
【００５７】
不揮発性メモリ９５０は本発明によるマット構造を有する。不揮発性メモリ９５０の集積度が向上するにつれてコンピュータシステム９００の大きさもこれに比例して減少する。
【００５８】
不揮発性メモリ９５０、そして／またはコントローラ９２０は、様々な形態のパッケージ（ｐａｃｋａｇｅ）を利用して実装することができる。例えば、不揮発性メモリ９５０そして／またはコントローラ９２０は、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。不揮発性メモリ９５０とコントローラ９２０とはメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）を構成することができる。
【００５９】
図には示していないが、コンピュータシステム９００の電源を供給するための電源供給部（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）を必要とすることは、当分野の通常的な知識を習得した者にとって自明である。そして、コンピュータシステム９００がポータブル機器（ｍｏｂｉｌｅ  ｄｅｖｉｃｅ）である場合、コンピュータシステム９００の動作電源を供給するためのバッテリ（ｂａｔｔｅｒｙ）が追加で含まれる。
【００６０】
本発明による半導体メモリシステムは、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）にも適用することができる。最近、ハードディスクドライブ（ＨＤＤ）に取り替わると予想されるＳＳＤ装置が次世代メモリ市場で脚光を浴びている。ＳＳＤは、ハードディスクドライブに比べて外部衝撃に強く、高い速度及び低電力で動作する。
【００６１】
本発明による半導体メモリシステムは、ポータブル記憶装置として使用することができる。従って、ＭＰ３、デジタルカメラ、ＰＤＡ、ｅ−Ｂｏｏｋの記憶装置として使用することができる。また、デジタルＴＶやコンピュータなどの記憶装置として使用することができる。
【００６２】
本発明の範囲または技術的思想を逸脱しない範囲内で、本発明の構造の多様な修正及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者にとって自明である。上述した内容を考慮して、もし本発明の修正及び変更が本発明の請求項及び同等物の範疇に属す場合、本発明は、その変更及び修正を含むものとして取り扱われる。
【図面の簡単な説明】
【００６３】
【図１】フラッシュメモリ装置の消去（ｅｒａｓｅ）動作時のバイアス条件を示す垂直断面図である。
【図２】２個のマットを含む半導体メモリ装置を示すブロック図である。
【図３】図２に示すＡ−Ａ'区間の垂直断面図である。
【図４】４個のマットを含む半導体メモリ装置を示すブロック図である。
【図５】図４に示すＢ−Ｂ'区間の垂直断面図である。
【図６】本発明による半導体メモリ装置の第１実施の形態を示すブロック図である。
【図７】図６に示すＤ−Ｄ'区間の垂直断面図である。
【図８】本発明による半導体メモリ装置の第２実施の形態を示すブロック図である。
【図９（ａ）】本発明による半導体メモリ装置の消去動作時のバイアス条件を示すブロック図である。
【図９（ｂ）】本発明による半導体メモリ装置のプログラム動作時のバイアス条件を示すブロック図である。
【図９（ｃ）】本発明による半導体メモリ装置の読み出し動作時のバイアス条件を示すブロック図である。
【図１０】本発明による半導体メモリ装置の第３実施の形態を示すブロック図である。
【図１１】図１０に示すＥ−Ｅ'区間の垂直断面図である。
【図１２】本発明による半導体メモリ装置の第４実施の形態を示すブロック図である。
【図１３】本発明による半導体メモリ装置を含むコンピュータシステムを概略的に示すブロック図である。
【符号の説明】
【００６４】
４００    半導体メモリ装置
４１０、４２０    マット
４３０、４４０    行選択回路
４５０、４６０    ページバッファ
４７０，４８０    列選択回路
ＢＬ    ｃｏｎｔａｃｔ  ビットライン接点
ＳＳＬ    ストリング選択ライン
ＦＧ    フローティングゲート
ＢＬ    ビットライン 
ＷＬ    ワードライン 
ＧＳＬ    接地選択ライン
【図１】
2009147304.tif 000003
【図２】
2009147304.tif 000004
【図３】
2009147304.tif 000005
【図４】
2009147304.tif 000006
【図５】
2009147304.tif 000007
【図６】
2009147304.tif 000008
【図７】
2009147304.tif 000009
【図８】
2009147304.tif 000010
【図９（ａ）】
2009147304.tif 000011
【図９（ｂ）】
2009147304.tif 000012
【図９（ｃ）】
2009147304.tif 000013
【図１０】
2009147304.tif 000014
【図１１】
2009147304.tif 000015
【図１２】
2009147304.tif 000016
【図１３】
2009147304.tif 000017