(57)【要約】【課題】従来例に比べて製造コストの低減と小型化を図ることのできる過電圧保護回路を提供する。【解決手段】電源ライン上にスイッチ素子としてのＦＥＴ131を配置し、ＦＥＴ131のオン・オフ状態を切り換えるスイッチ素子駆動部120を設け、電圧検出部110によって出力端子103bの電圧を検出し、サージ電圧等の過電圧が出力端子103bに発生して検出電圧が第１閾値電圧を超えたとき、ＦＥＴ131をオフ状態にし、検出電圧が第１閾値電圧よりも低い第２閾値電圧以下になったときにＦＥＴ131をオン状態にし、検出電圧が第１閾値電圧以下に収束するまでの間、ＦＥＴ131のオン・オフ動作を繰り返すことによって、第1閾値電圧を超えた過電圧が電子機器104に印加されないようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源から負荷に電力を供給する電源ライン上に介在して配置され、駆動信号によって該電源ラインの遮断と接続を行うスイッチ素子と、
制御信号を入力し、該制御信号に基づいて、前記スイッチ素子のオン状態とオフ状態とを切り替え駆動するための前記駆動信号を出力するスイッチ素子駆動部と、
前記スイッチ素子の負荷側の電圧を検出し、該検出電圧がサージピーク電圧よりも低く且つ前記負荷の耐圧よりも低い第１閾値電圧を超えたときに前記スイッチ素子をオフ状態にするための前記制御信号を前記スイッチ素子駆動部に出力すると共に、前記検出電圧が前記第１閾値電圧よりも低い第２閾値電圧以下になったときに前記スイッチ素子をオン状態にするための前記制御信号を前記スイッチ素子駆動部に出力する電圧検出部とを備えている
ことを特徴とする過電圧保護回路。
【請求項２】
前記電圧検出部は、
抵抗器を介してカソードに前記検出電圧が印加された第１ツェナーダイオードと、
前記第１ツェナーダイオードのアノードにカソードが接続されると共にアノードが接地された第２ツェナーダイオードとを有し、
前記第１ツェナーダイオードのツェナー電圧と前記第２ツェナーダイオードのツェナー電圧との和の電圧によって前記第１閾値電圧を設定すると共に、前記第１ツェナーダイオードのツェナー電圧によって前記第２閾値電圧を設定する手段を有する
ことを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
前記第２閾値電圧の値が前記第１閾値電圧の値よりも低く且つ供給対象電圧値以上である電圧値に設定されている
ことを特徴とする請求項１又は請求項２に記載の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーツェナーダイオードを使用することなく、電力供給対象となる電子機器回路を過電圧から容易に保護できる過電圧保護回路に関するものである。
【背景技術】
【０００２】
図３に、一般的に用いられている電子機器の入力電圧源の回路を示す。図において、１は電力供給源（電源）で、例えばバッテリーなどの直流電源からなる。２は平滑用のコンデンサで電源１に並列接続されている。３は過電圧保護回路、４は電源１からの電力供給対象となる電子機器である。このように、過電圧（サージ電圧）印加時の電子機器４の破損を回避するために、過電圧保護回路３が用いられている。
【０００３】
また、従来は過電圧保護回路３として、様々な過電圧保護回路を使用していた。例えば、図４に示す過電圧保護回路は、パワーツェナーダイオード１１〜１３を直列接続して構成したものである。図５に示す過電圧保護回路は、サージ抵抗器２１（電流制限用：高ワッテージのもの）とパワーツェナーダイオード２２（サージ逆電力５０００Wクラスのもの：１５ｍｍ×１５ｍｍサイズ）を使用したものである。このサージ抵抗器２１は、正極の電源ライン上に介在されている電流制限用のもので、高ワッテージの大型のものである。また、パワーツェナーダイオード２２は、例えば５０００Wクラスのもので、その大きさは平面でおおよそ１５ｍｍ×１５ｍｍ程度である。
【０００４】
また、例えば、特開平１１−５９１５９号公報に開示される過電圧保護回路では、パワーツェナーダイオードの小型化を図るために過電圧保護補助回路としてブロアーモータ回路を備えている。この過電圧保護回路では、図６に示すように、電源ライン３０にサージが発生した場合に、サージが所定電圧以上の間、制御手段３２がブロアモータ回路３１を通電状態に制御する。これによって、サージがブロアモータ回路３１に流れて吸収されるため、サージ吸収回路３３の負担が減少し、サージ吸収回路３３を構成するサージ吸収素子の数を低減することができる。
【０００５】
これらの過電圧保護回路では、過電圧印加時の保護動作として、後段の機器の耐圧以下の電圧で保持するような電圧クランプを行っている。すなわち、従来例の過電圧保護回路では、過電圧保護動作としてパワーツェナーダイオードで設定される電圧Ｖth1となった際に、図７に示すように電圧をクランプさせている。
【特許文献１】特開平１１−５９１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の過電圧保護回路では、パワーツェナーダイオード等の過電圧印加時に電圧をクランプさせる保護素子を使用しているため、この保護素子としてサージ耐量の高い素子が求められる。このようなサージ耐量の高いパワーツェナーダイオードは高価格であり形状も大きくなる。また、従来の過電圧保護回路では、複数個のパワーツェナーダイオードを直列接続したり、補助回路を設けているので、製造コストが高くなると共に部品実装面積が増えて小型化の障害になるという問題点があった。
【０００７】
本発明は前記問題点に鑑みてなされたものであり、その目的とするところは、従来例に比べて製造コストの低減と小型化を図ることのできる過電圧保護回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は前記目的を達成するために、電源から負荷に電力を供給する電源ライン上に介在して配置され、駆動信号によって該電源ラインの遮断と接続を行うスイッチ素子と、制御信号を入力し、該制御信号に基づいて、前記スイッチ素子のオン状態とオフ状態とを切り替え駆動するための前記駆動信号を出力するスイッチ素子駆動部と、前記スイッチ素子の負荷側の電圧を検出し、該検出電圧がサージピーク電圧よりも低く且つ前記負荷の耐圧よりも低い第１閾値電圧を超えたときに前記スイッチ素子をオフ状態にするための前記制御信号を前記スイッチ素子駆動部に出力すると共に、前記検出電圧が前記第１閾値電圧よりも低い第２閾値電圧以下になったときに前記スイッチ素子をオン状態にするための前記制御信号を前記スイッチ素子駆動部に出力する電圧検出部とを備えている過電圧保護回路を提案する。
【０００９】
本発明の過電圧保護回路では、スイッチ素子が電源ライン上に介在され、スイッチ素子の負荷側の電圧が第１閾値電圧を超えたことが検出されるとスイッチ素子をオフする信号が駆動部に出力されると共に前記負荷側の電圧が第１閾値電圧よりも低い第２閾値電圧以下になったことが検出されるとスイッチ素子をオンする信号が前記駆動部に出力される。これにより、前記負荷側の電圧が第１閾値電圧以下に収束するまでの間、スイッチ素子のオン・オフ動作が繰り返され、スイッチ素子に過電圧が入力されても、電力供給対象となる負荷には前記第１閾値電圧以下の電圧が印加される。
【発明の効果】
【００１０】
本発明の過電圧保護回路によれば、スイッチ素子のオン・オフ動作によって第１閾値電圧よりも高い過電圧が負荷に印加されることがない。したがって、従来例のような、高価なパワーツェナーダイオードを使用することなく過電圧保護を行うことができ、コスト低減を図ることができる。さらに、回路を構成する部品は、小信号用の低ワッテージのものでよいため、チップ部品等の小型の部品を使用できるので、基板への部品実装面積を削減でき、回路を小型に形成することができる。また、第１閾値電圧と第２閾値電圧は電圧検出部のツェナーダイオードのツェナー電圧を変更することにより対応可能であるため、設計の自由度が向上する。
【発明を実施するための最良の形態】
【００１１】
図１は本発明の一実施形態における過電圧保護回路を示す図である。図において、101は電力供給源（直流電源）、102は平滑用の電界コンデンサ、103は過電圧保護回路、104は直流電源101からの電力供給対象となる電子機器である。
【００１２】
直流電源101の正極は電解コンデンサ102 の正極と過電圧保護回路103の入力端子103aに接続され、直流電源101の負極および電解コンデンサ102の負極は接地されている。過電圧保護回路103の出力端子103bは電子機器の電源端子に接続されている。
【００１３】
過電圧保護回路103は、電圧検出部110と、スイッチ素子駆動部120、スイッチ部130から構成されている。
【００１４】
電圧検出部110は、PNP型トランジスタ111、NPN型トランジスタ112、抵抗器113〜116、ツェナーダイオード117,118によって構成されている。トランジスタ111のエミッタは電圧検出点A（出力端子103b）と抵抗器113の一端に接続され、トランジスタ111のベースは抵抗器113の他端と抵抗器114の一端に接続されている。抵抗器114の他端はツェナーダイオード117のカソードに接続され、ツェナーダイオード117のアノードはツェナーダイオード118のカソードとトランジスタ112のコレクタに接続され、ツェナーダイオード118のアノードは接地されている。トランジスタ112のエミッタは接地される共に抵抗器116を介してベースに接続され、さらにトランジスタ112のベースは抵抗器115を介してトランジスタ111のコレクタに接続されている。なお、本実施形態ではツェナーダイオード117のツェナー電圧とツェナーダイオード118のツェナー電圧の和によって第１閾値電圧を設定し、ツェナーダイオード117のツェナー電圧によって第２閾値電圧を設定している。また、第１閾値電圧の値は、サージピーク電圧よりも低く且つ電子機器104の耐圧よりも低い値に設定され、第２閾値電圧の値は第１閾値電圧よりも低く且つ電子機器104への供給対象電圧値以上である電圧値に設定されている。
【００１５】
スイッチ素子駆動部120は、PNP型トランジスタ121、NPN型トランジスタ122、抵抗器123〜128から構成されている。トランジスタ121のエミッタは抵抗器123,125のそれぞれの一端と入力端子103aに接続され、トランジスタ121のコレクタは抵抗器123の他端に接続されると共に抵抗器124を介して接地されている。
【００１６】
トランジスタ121のベースは抵抗器125の他端と抵抗器126の一端に接続され、トランジスタ122のコレクタは抵抗器126の他端に接続されると共に抵抗器124を介して接地されている。
【００１７】
トランジスタ122のベースは抵抗器127,128のそれぞれの一端に接続され、抵抗器127の他端は電圧検出部110のトランジスタ111のコレクタに接続されている。また、トランジスタ122のエミッタは抵抗器128の他端に接続されると共に接地されている。
【００１８】
スイッチ部130は、Ｐチャネル型の電界効果トランジスタ（以下、ＦＥＴと称する）131、ツェナーダイオード132、コンデンサ133から構成されている。ここで、ツェナーダイオード132はＦＥＴ131のゲート保護のために設けたものであり、コンデンサ133はソフトスタート用のもの、すなわち急峻なパルス状電圧が出力されないようにするために設けたものである。
【００１９】
スイッチ部130において、ＦＥＴ131のソースは入力端子130aとツェナーダイオード132のカソードに接続されている。また、ＦＥＴ131のゲートは、ツェナーダイオード132のアノードとコンデンサ133の一端に接続されると共にスイッチ素子駆動部120のトランジスタ121のコレクタに接続されている。さらに、ＦＥＴ131のドレインはコンデンサ133の他端に接続されると共に出力端子103b（電圧検出点Ａ）に接続されている。
【００２０】
なお、上述した電圧検出部110、スイッチ素子駆動部120、スイッチ部130を構成する各電子部品としては小信号用の低ワッテージ部品を使用している。また、ＦＥＴ131に代えてスイッチング用のパワートランジスタを用いても良い。
【００２１】
次に、図２に示すタイミングチャートを参照して、上記構成よりなる本実施形態の過電圧保護回路の動作を説明する。
【００２２】
電源101より正常電圧が入力されると、ＦＥＴ131がオン状態となり、出力端子103b（電圧検出点Ａ）に正常電圧が発生して電子機器104に電力が供給される。このとき出力端子103bの電圧値は第１閾値電圧Ｖth1以下であり且つ第２閾値電圧Ｖth2以下である。このため、電圧検出部110においては、ツェナーダイオード117,118には電流が流れないのでトランジスタ111のベース電圧はハイレベルとなり、トランジスタ111はオフ状態となる。また、トランジスタ112のベース電圧はローレベルであるのでトランジスタ112はオフ状態となる。
【００２３】
一方、スイッチ素子駆動部120においては、トランジスタ122のベース電圧はローレベルであるので、トランジスタ122はオフ状態となり、これによりトランジスタ121のベース電圧がハイレベルとなるためトランジスタ121はオフ状態となる。したがって、スイッチ部130においては、ＦＥＴ131のゲート電圧はローレベルとなり、ＦＥＴ131はオン状態となる。
【００２４】
入力端子103aに電子機器104の耐圧以上のサージ電圧等の過電圧Ｖ１が発生した場合、この検出電圧が電圧検出部110の２つのツェナーダイオード117,118によって設定された第１閾値電圧Ｖth1を越えると、ツェナーダイオード117,118に電流が流れてトランジスタ111のベース電圧がローレベルとなり、トランジスタ111はオン状態となる。これにより、トランジスタ112のベース電圧がハイレベルとなってトランジスタ112がオン状態となり、ツェナーダイオード118のアノード・カソード間が短絡され、すなわちツェナーダイオード117のアノードが接地されて、ツェナーダイオード117のツェナー電圧によって第２閾値電圧Ｖth2が設定される。
【００２５】
また、スイッチ素子駆動部120においては、トランジスタ122のベースにはトランジスタ111を介してハイレベルの電圧が印加されるため、トランジスタ122はオン状態となり、これによってトランジスタ121のベースにローレベルの電圧が印加されてトランジスタ121はオン状態となる。これにより、抵抗器123の両端間がショートされる。
【００２６】
スイッチ部130においては、スイッチ素子駆動部120のトランジスタ121がオン状態になり、抵抗器123の両端間がショートされることによってＦＥＴ131のゲート電圧がハイレベルとなり、ＦＥＴ131はオフ状態となる。これにより、出力端子103bから電子機器104へ供給される電圧は降下する。
【００２７】
出力端子103bの電圧（検出電圧）が降下して、第２閾値電圧Ｖth2以下になると、電圧検出部110においてツェナーダイオード117に電流が流れなくなり、トランジスタ111のベースにハイレベルの電圧が印加されて、トランジスタ111はオフ状態となる。このため、トランジスタ112のベースにはローレベルの電圧が印加されてトランジスタ112はオフ状態となり、ツェナーダイオード118のアノード・カソード間のショート状態が解除されて、ツェナーダイオード117,118の直列接続による第１閾値電圧Ｖth1が設定される。
【００２８】
出力端子103bの電圧が第１閾値電圧Ｖth1を越えなくなるまで上記の動作が繰り返され、出力端子103bの電圧が第１閾値電圧Ｖth1を越えなくなると、電圧検出部110において第１閾値電圧Ｖth1が設定されると共にスイッチ部130においてＦＥＴ131がオン状態に設定された状態で過電圧保護回路103の動作が収束する。
【００２９】
したがって、上記過電圧保護回路103の動作によって、電子機器104には第１閾値電圧Ｖth1を越える高電圧が印加されることが無く、サージ電圧などの過電圧から電子機器104が保護される。
【００３０】
また、上記動作において各トランジスタ及びＦＥＴのスイッチング動作はマイクロ秒（μｓ）単位の高速で行われるため、トランジスタ及びＦＥＴを含む各電子部品としては低ワッテージのものを使用することができるので、小型の部品を使用することができる。このため、上記実施形態の過電圧保護回路103をチップ部品を１９個使用して回路基板上に形成したときの部品実装面積は８０平方ミリメートル（８０ｍｍ2）となった。参考までに前述した従来例の図４に示したパワーツェナーダイオードを３個直列接続した過電圧保護回路の回路基板上実装面積は５４０平方ミリメートル（５４０ｍｍ2）、パワーツェナーダイオードを２個直列接続した過電圧保護回路の回路基板上実装面積は３６０平方ミリメートル（３６０ｍｍ2）であった。また、図５に示した制限抵抗器１個とパワーツェナーダイオードを１個からなる過電圧保護回路の回路基板上実装面積は３５０平方ミリメートル（３５０ｍｍ2）であった。このように、本実施形態の過電圧保護回路の形状は従来例に比べても十分に小型に形成することができる。
【００３１】
また、前述したように低ワッテージの電子部品を使用することができるので、各電子不品にかかるコストも従来例に比べて大幅に低減することができる。すなわち、本実施形態の過電圧保護回路は、保護素子による過電圧（サージ電圧）をクランプさせることなくＦＥＴ131のオン・オフ動作を繰り返すことにより、従来の回路例で問題となっていたパワーツェナーダイオード等の高ワッテージ素子が不要となり、安価な過電圧保護回路を構成することができる。
【００３２】
なお、本実施形態では、第２閾値電圧の値Ｖth2を第１閾値電圧の値Ｖth1よりも低く且つ電子機器104への供給対象電圧値以上である電圧値に設定したが、第２閾値電圧の値Ｖth2は電子機器104の動作可能な電圧範囲内の値であればよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態における過電圧保護回路を示す回路図
【図２】本発明の一実施形態における過電圧保護回路の動作を説明するタイミングチャート
【図３】従来例における過電圧保護回路の装着位置を説明する図
【図４】従来例の過電圧保護回路の一例を示す回路図
【図５】従来例の過電圧保護回路の他の例を示す回路図
【図６】従来例の過電圧保護回路の他の例を示す回路図
【図７】従来例の過電圧保護回路の動作を説明する波形図
【符号の説明】
【００３４】
101…電源、102…コンデンサ、103…過電圧保護回路、103a…入力端子、103b…出力端子、104…電子機器、110…電圧検出部、111,112…トランジスタ、113〜116…抵抗器、117,118…ツェナーダイオード、120…スイッチ素子駆動部、121,122…トランジスタ、123〜128…抵抗器、130…スイッチ部、131…ＦＥＴ、132…ツェナーダイオード、133…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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