(57)【要約】【課題】誘電体メモリの微細化が進むと、上部電極の電位を拡散層へ引き出す構造におけるアスペクト比が大きくなるため、上部電極のカバレッジが悪化し、誘電体を結晶化させる熱処理時に上部電極が断線してしまう。【解決手段】半導体装置は、半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、第１の導電膜を覆うように形成された第１の絶縁膜と、第２の導電膜を覆うように形成された第２の絶縁膜と、第１の絶縁膜に形成され、第１の導電膜に達する第１の開口部と、第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、第３の導電膜、第１の絶縁膜、及び第２の絶縁膜上に形成された誘電体膜と、第２の絶縁膜及び誘電体膜の積層膜に形成され、第２の導電膜に達する第２の開口部と、誘電体膜の上並びに第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備える。第２の絶縁膜の膜厚が、第１の絶縁膜の膜厚よりも薄い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、
前記第１の導電膜を覆うように形成された第１の絶縁膜と、
前記第２の導電膜を覆うように形成された第２の絶縁膜と、
前記第１の絶縁膜に形成され、前記第１の導電膜に達する第１の開口部と、
前記第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、
前記第３の導電膜、前記第１の絶縁膜、及び前記第２の絶縁膜上に形成された誘電体膜と、
前記第２の絶縁膜及び前記誘電体膜の積層膜に形成され、前記第２の導電膜に達する第２の開口部と、
前記誘電体膜の上並びに前記第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備え、
前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の膜厚よりも薄い、半導体装置。
【請求項２】
前記第２の絶縁膜の膜厚が、前記第１の絶縁膜の膜厚よりも３０ｎｍ以上薄い、請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、
前記第１の導電膜及び前記第２の導電膜を覆うように形成された絶縁膜と、
前記絶縁膜に形成され、前記第１の導電膜に達する第１の開口部と、
前記第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、
前記第３の導電膜の上及び前記絶縁膜の上に形成された誘電体膜と、
前記絶縁膜及び前記誘電体膜の積層膜に形成され、前記第２の導電膜に達する第２の開口部と、
前記誘電体膜の上並びに前記第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備え、
前記第１の導電膜における前記第１の開口部の掘れ込み量が、前記第２の導電膜における前記第２の開口部の掘れ込み量よりも大きい、半導体装置。
【請求項４】
前記第１の開口部の掘れ込み量が、前記第２の開口部の掘れ込み量よりも３０ｎｍ以上大きい、請求項３に記載の半導体装置。
【請求項５】
半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、
前記第１の導電膜及び前記第２の導電膜上に形成された絶縁膜と、
前記絶縁膜に形成され、前記第１の導電膜に達する第１の開口部と、
前記絶縁膜に形成され、前記第２の導電膜に達する第２の開口部と、
前記第１の開口部及び前記第２の開口部の各壁部及び底部、並びに前記第１の開口部及び前記第２の開口部の各周辺領域の絶縁膜上に形成された第３の導電膜と、
前記第３の導電膜の上に、前記第２の開口部の周辺領域における前記第３の導電膜の少なくとも一部を露出するように形成された誘電体膜と、
前記誘電体膜の上及び前記第３の導電膜の前記一部の上に形成された第４の導電膜とを備える、半導体装置。
【請求項６】
前記第４の導電膜が、貴金属膜又は貴金属を含む膜である、請求項１、３、又は５に記載の半導体装置。
【請求項７】
前記誘電体膜が、Ｂｉを含む強誘電体膜である、請求項１、３、又は５に記載の半導体装置。
【請求項８】
半導体基板の上方に第１の導電膜及び第２の導電膜を形成する工程（ａ）と、
前記第１の導電膜及び前記第２の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、
前記第１の導電膜に達するように、前記絶縁膜に第１の開口部を形成する工程（ｃ）と、
前記第１の開口部の壁部及び底部に沿って第３の導電膜を形成する工程（ｄ）と、
少なくとも前記第２の導電膜上における前記絶縁膜の膜厚を薄膜化する工程（ｅ）と、
前記工程（ｅ）の後に、前記絶縁膜の上及び前記第３の導電膜の上に沿って、誘電体膜を形成する工程（ｆ）と、
前記誘電体膜及び前記絶縁膜の積層膜に、前記第２の導電膜に達するように第２の開口部を形成する工程（ｇ）と、
前記誘電体膜の上及び前記第２の開口部の壁部及び底部に沿って、第３の導電膜を形成する工程（ｈ）とを備える、半導体装置の製造方法。
【請求項９】
前記工程（ｅ）は、前記絶縁膜の膜厚を３０ｎｍ以上薄膜化する工程である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に第１の導電膜及び第２の導電膜を形成する工程（ａ）と、
前記第１の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、
前記絶縁膜に、前記第１の導電膜に達するように第１の開口部を形成する工程（ｃ）と、
前記絶縁膜の上及び前記第１の開口部の壁部及び底部に沿って、第３の導電膜を形成する工程（ｄ）と、
少なくとも前記第１の開口部を覆うように形成されたレジストパターンをマスクに用いて、前記第３の導電膜に対してエッチングすることにより、少なくとも前記第１の開口部の壁部及び底部に前記第３の導電膜を残存させる工程（ｅ）と、
前記工程（ｅ）の後に、前記絶縁膜の上及び前記第３の導電膜の上に沿って、誘電体膜を形成する工程（ｆ）と、
前記誘電体膜及び前記絶縁膜の積層膜に、前記第２の導電膜に達するように第２の開口部を形成する工程（ｇ）と、
前記誘電体膜の上及び前記第２の開口部の壁部及び底部に沿って、第４の導電膜を形成する工程（ｈ）とを備え、
前記工程（ｅ）は、前記第３の導電膜をエッチングする際にオーバーエッチングすることにより、前記絶縁膜の膜厚を薄膜化する工程を含む、半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）は、前記絶縁膜の膜厚を３０ｎｍ以上薄膜化する工程を含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）は、前記第１の開口部の壁部及び底部のみに、記第３の導電膜を残存させる工程である、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の上方に第１の導電膜及び第２の導電膜を形成する工程（ａ）と、
前記第１の導電膜及び前記第２の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、
前記第１の導電膜に達するように、前記絶縁膜に第１の開口部を形成する工程（ｃ）と、
前記第１の開口部の壁部及び底部に第３の導電膜を形成する工程（ｄ）と、
前記絶縁膜の上及び前記第３の導電膜の上に沿って、誘電体膜を形成する工程（ｅ）と、
前記誘電体膜及び前記絶縁膜の積層膜に、前記第２の導電膜に到達するように第２の開口部を形成する工程（ｆ）と、
前記誘電体膜の上並びに前記第２の開口部の壁部及び底部に沿って、第４の導電膜を形成する工程（ｇ）とを備え、
前記工程（ｃ）における前記第１の導電膜における前記第１の開口部の掘れ込み量が、前記工程（ｆ）における前記第２の導電膜における前記第２の開口部の掘れ込み量よりも大きい、半導体装置の製造方法。
【請求項１４】
前記第１の開口部の掘れ込み量が、前記第２の開口部の掘れ込み量よりも３０ｎｍ以上大きい、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
半導体基板の上方に第１の導電膜と第２の導電膜を形成する工程（ａ）と、
前記第１の導電膜及び前記第２の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、
前記第１の導電膜に達するように、前記絶縁膜に第１の開口部を形成する工程（ｃ）と、
前記第２の導電膜に達するように、前記絶縁膜に第２の開口部を形成する工程（ｄ）と、
前記第１の開口部及び前記第２の開口部の各壁部及び底部、並びに前記絶縁膜上における前記第１の開口部及び前記第２の開口部の各周辺領域に第３の導電膜を形成する工程（ｅ）と、
前記絶縁膜の上及び前記第３の導電膜の上に沿って、誘電体膜を形成する工程（ｆ）と、
前記第２の開口部の周辺領域に形成された前記第３の導電膜の少なくとも一部が露出するように、前記誘電体膜の一部を除去する工程（ｇ）と、
前記誘電体膜の上及び前記第３の導電膜の前記一部の上に、第４の導電膜を形成する工程（ｈ）とを備える、半導体装置の製造方法。
【請求項１６】
前記第４の導電膜が、貴金属膜又は貴金属を含む膜である、請求項８、１０、１３、又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記誘電体膜が、Ｂｉを含む強誘電体膜である、請求項８、１０、１３、又は１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体メモリにおける上部電極の電位の引き出し構造に関し、導電膜の断線による特性不良を防止できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体不揮発性メモリ（ＦｅＲＡＭ）は、プレーナ型及びスタック型の平面キャパシタ構造を使用した小容量の製品が量産されているが、更に大容量化を進めるため、より小さいセルサイズで容量が確保できる立体キャパシタ型強誘電体メモリが開発されている。
【０００３】
また、強誘電体メモリでは、容量絶縁膜となる強誘電体材料が金属酸化物であり、還元性雰囲気に曝されると容易に還元されるため、強誘電体特性が劣化してしまう。この課題を解決する方法として、強誘電体キャパシタの上方を水素バリア膜で被覆する方法があるが、上部電極から直接配線層へ電位を引き出す構造では、水素バリア膜を貫通して、コンタクトプラグを形成せざるを得ないため、そこからの水素の侵入を許してしまうという課題がある。
【０００４】
そこで、キャパシタ上部電極の電位を、コンタクトプラグを介して、拡散層に引き出し、水素バリア膜のないメモリセル領域外のコンタクトプラグを介して、配線層へ引き上げる構造が提案されている（例えば特許文献１参照）。
【０００５】
図２２は、従来の半導体装置の構造を示す断面図であって、具体的には、強誘電体メモリデバイスのワードライン方向（プレートライン方向）の断面図を示している。
【０００６】
図２２に示すように、半導体基板５０１におけるシャロウトレンチ分離領域（Shallow Trench Isolation : ＳＴＩ領域）によって区画された素子形成領域には、ソース領域又はドレイン領域となる不純物拡散層５０３、及び図示しないゲート電極からなる複数のトランジスタ（図示せず）が形成されている。
【０００７】
また、半導体基板５０１の上には、図示しない複数のトランジスタを覆うように層間絶縁膜５０４が形成されている。層間絶縁膜５０４には、該層間絶縁膜５０４を貫通し不純物拡散層５０３に到達するコンタクトプラグ５０５が形成されている。層間絶縁膜５０４の上には、コンタクトプラグ５０５と電気的に接続され、且つ、層間絶縁膜５０４上におけるコンタクトプラグ５０５とその周辺部分を覆う複数の酸素バリア膜５０６が形成されている。
【０００８】
また、層間絶縁膜５０４の上には、メモリセルアレイにおけるワードライン方向の端に位置しない酸素バリア膜５０６を露出する開口部５０８と、ワードライン方向の端に位置する酸素バリア膜５０６を露出する開口部５１０Ｂとを有するＢＰＳＧ膜などからなる層間絶縁膜５０７が形成されている。
【０００９】
また、層間絶縁膜５０７における、開口部５０８には、その壁部及び底部に沿うように、貴金属膜からなる下部電極５０９が形成されている。下部電極５０９の具体的な材料は、白金（Ｐｔ）、イリジウム（Ｉｒ）、又はルテニウム（Ｒｕ）等である。また、開口部５１０Ｂを除く層間絶縁膜５０７の一部の上と下部電極５０９上には、容量絶縁膜５１０が形成されている。
【００１０】
また、層間絶縁膜５０７の一部の上、容量絶縁膜５１０の上、及び開口部５１０Ｂの壁部及び底部に、上部電極５１１が形成されている。このようにして、開口部５０８には、下部電極５０９、容量絶縁膜５１０、及び上部電極５１１からなる容量素子が形成されており、開口部５１０Ｂには、上部電極５１１を酸素バリア膜５０６とコンタクトプラグ５０５を介して、半導体基板５０１と接続する構造（以降、ドロップコンタクトと呼ぶ）が形成される。開口部５１０Ｂの径は、例えば７００ｎｍで、深さは例えば５５０ｎｍである。上部電極８１１の材料は、貴金属膜からなる。上部電極１１７の具体的な材料は、白金（Ｐｔ）、イリジウム（Ｉｒ）、又はルテニウム（Ｒｕ）などである。
【００１１】
また、層間絶縁膜５０７の上には、容量素子及びドロップコンタクトの凹部を埋めるように、ＢＰＳＧ等からなる層間絶縁膜５１２が形成されている。また、層間絶縁膜５１２、層間絶縁膜５０７及び層間絶縁膜５１２の積層膜には、半導体基板５０１と接続するコンタクトプラグ５１３が形成されている。
【００１２】
次に、上記従来の半導体装置の製造方法について説明する。
【００１３】
図２３（ａ）〜（ｄ）、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）、及び図２６（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【００１４】
まず、図２３（ａ）に示すように、半導体基板５０１に素子形成領域を区画するシャロウトレンチ分離領域（Shallow Trench Isolation：ＳＴＩ領域）５０２を選択的に形成した後、素子形成領域の表層部に不純物拡散層５０３を形成する。続いて、半導体基板５０１上の全面に、約０．６μｍ〜１．２μｍの膜厚の絶縁膜を成膜した後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法を用いて、成膜した絶縁膜の表面を平坦化して層間絶縁膜５０４を形成する。
【００１５】
次に、図２３（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、層間絶縁膜５０４にコンタクトホールを形成した後、スパッタ法、ＣＶＤ法又はめっき法により、層間絶縁膜５０４の上に、コンタクトホールが充填されるように、コンタクトプラグ形成膜を成膜する。続いて、層間絶縁膜５０４が露出するまでＣＭＰ処理を行なって、コンタクトプラグ形成膜からコンタクトプラグ５０５を形成する。
【００１６】
次に、図２３（ｃ）に示すように、例えば、スパッタ法により、層間絶縁膜５０４上の全面に、コンタクトプラグ５０５の酸化を防止する酸素バリア形成膜を成膜した後、リソグラフィ法及びドライエッチング法により、各コンタクトプラグ５０４及びその周辺部をそれぞれ覆うようにパターニングすることにより、酸素バリア形成膜から複数の酸素バリア膜５０６を形成する。
【００１７】
次に、図２３（ｄ）に示すように、ＣＶＤ法により、層間絶縁膜５０４の上に、各酸素バリア膜５０６を覆うように、ＢＰＳＧ膜などからなる層間絶縁膜５０７を成膜した後、該層間絶縁膜５０７に対してＣＭＰ法により平坦化処理を行なう。層間絶縁膜５０７の酸素バリア膜５０６上の膜厚は例えば５２０ｎｍである。
【００１８】
次に、図２４（ａ）に示すように、リソグラフィ法及びエッチング法により、層間絶縁膜５０７に対して、ワードライン方向の端を除く各酸素バリア膜５０６の中央部分すなわちコンタクトプラグ５０５の上方部分を露出する複数の開口部５０８を形成する。
【００１９】
次に、図２４（ｂ）に示すように、スパッタ法により、層間絶縁膜５０７上に開口部５０８の壁部及び底部を含む全面にわたって、白金又はイリジウム等の貴金属からなる下部電極形成膜５０９Ａを成膜する。
【００２０】
次に、図２４（ｃ）に示すように、ＣＭＰ法により、下部電極形成膜５０９Ａを層間絶縁膜５０７が露出するように除去することにより、開口部５０８の壁部及び底部上に下部電極形成膜５０９Ａから下部電極５０９を形成する。
【００２１】
次に、図２５（ａ）に示すように、ＭＯＣＶＤ法により、層間絶縁膜５０７上と下部電極５０９上を含む全面にわたって、例えば強誘電体からなる容量絶縁膜形成膜５１０Ａを成膜する。容量絶縁膜形成膜５１０Ａには、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いる。
【００２２】
次に、図２５（ｂ）に示すように、ワードライン方向の端に配置された酸素バリア膜５０６に達するように、リソグラフィ法とドライエッチ法により、容量絶縁膜形成膜５１０Ａと層間絶縁膜５０７に開口部５１０Ｂを形成する。開口部５１０Ｂの径は、例えば７００ｎｍであり、深さは５５０ｎｍである。
【００２３】
次に、図２５（ｃ）に示すように、スパッタ法により、容量絶縁膜形成膜５１０Ａ上と開口部５１０Ｂの壁部及び底部に沿って、上部電極形成膜５１１Ａを成膜する。
【００２４】
次に、図２６（ａ）に示すように、リソグラフィ法及びドライエッチング法により、容量絶縁膜形成膜５１０Ａ及び上部電極形成膜５１１Ａに対して、セルプレート方向の開口部５０８と開口部５１０Ｂを覆うようにパターニングすることにより、容量絶縁膜形成膜５１０Ａから容量絶縁膜５１０を形成し、上部電極形成膜５１１Ａから上部電極５１１を形成する。これにより、下部電極５０９、容量絶縁膜５１０及び上部電極５１１からなる断面凹状の容量素子が形成される。
【００２５】
次に、図２６（ｂ）に示すように、ＣＶＤ法により、層間絶縁膜５０７の上に、容量素子を覆うようにＢＰＳＧなどからなる層間絶縁膜５１２を成膜し、ＣＭＰ法により、成膜した層間絶縁膜５１２の表面を平坦化する。その後、層間絶縁膜５１２、５０７及び５０４を貫通して不純物拡散層５０３を露出するコンタクトホールを形成した後、層間絶縁膜５１２の上及び該コンタクトホールにコンタクトプラグ形成膜を形成し、その後、ＣＭＰ処理により、コンタクトプラグ形成膜が充填してコンタクトプラグ５１３を形成する。
【００２６】
次に、容量絶縁膜５１０を構成する強誘電体膜を結晶化したり、膜質を向上するために、高温且つ酸素雰囲気で熱処理を行なう。
【特許文献１】特開２００５−２６８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
以上説明した従来の半導体装置及びその製造方法では、上部電極５１１は、開口部５０８においては、密着層の役目を果たす容量絶縁膜５１０と接触しているため、熱処理時に断線は発生しないが、開口部（ドロップコンタクト部）５１０Ｂにおいては、密着性の悪い酸化膜としか接触していないため、熱処理時に断線が発生しやすい状態にある。
【００２８】
このような状況下において、メモリセルの微細化が進むと、キャパシタ容量を確保するために、アスペクトのより大きい開口にキャパシタを形成しなければならない。このため、従来の半導体装置及びその製造方法では、上部電極５１１の電位を不純物拡散層５０３へ引き出す箇所（ドロップコンタクト）においても、アスペクト比が大きくなることから、上部電極５１１を構成する膜のカバレッジが悪化し、誘電体を結晶化させる等の熱処理時に上部電極膜が断線してしまう。
【００２９】
ここで、図２７は、ドロップコンタクトのアスペクト比と断線発生確率との関係を示した図である。
【００３０】
図２７に示すように、上記従来の半導体装置及びその製造方法では、アスペクト比が０．７９であって、断線は発生しないが、上述の通り、メモリセルの微細化が進み、開口部５１０Ｂの径が６００ｎｍとなる一方で、小さいセルサイズでキャパシタ容量を確保するために開口部５１０Ｂの深さが６００ｎｍとなる場合には、アスペクト比は１．０となるため、断線が発生してしまうという問題が発生する。
【００３１】
前記に鑑み、本発明の目的は、キャパシタ容量を確保しながら、誘電体を結晶化する際などの熱処理時において、ドロップコンタクトの上部電極が断線することを防止できる構造を備えた半導体装置及びその製造方法を提供することである。また、ドロップコンタクトの上部電極が断線しても導通が図れる構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するために、本発明の第１の形態の半導体装置は、半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、第１の導電膜を覆うように形成された第１の絶縁膜と、第２の導電膜を覆うように形成された第２の絶縁膜と、第１の絶縁膜に形成され、第１の導電膜に達する第１の開口部と、第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、第３の導電膜、第１の絶縁膜、及び第２の絶縁膜上に形成された誘電体膜と、第２の絶縁膜及び誘電体膜の積層膜に形成され、第２の導電膜に達する第２の開口部と、誘電体膜の上並びに第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備え、第２の絶縁膜の膜厚が、第１の絶縁膜の膜厚よりも薄い。
【００３３】
本発明の第１の形態の半導体装置によると、ドロップコンタクト部における第２の開口部のアスペクト比を小さくできるため、第２の開口部における上部電極（第４の導電膜）の膜厚は第１の開口部における上部電極の膜よりも厚く形成される。このため、誘電体キャパシタの容量を確保したまま、誘電体の結晶化熱処理時に上部電極が断線することを防止できる。
【００３４】
本発明の第１の形態の半導体装置において、第２の絶縁膜の膜厚が、第１の絶縁膜の膜厚よりも３０ｎｍ以上薄いことが好ましい。
【００３５】
本発明の第２の形態の半導体装置は、半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、第１の導電膜及び第２の導電膜を覆うように形成された絶縁膜と、絶縁膜に形成され、第１の導電膜に達する第１の開口部と、第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、第３の導電膜の上及び絶縁膜の上に形成された誘電体膜と、絶縁膜及び誘電体膜の積層膜に形成され、第２の導電膜に達する第２の開口部と、誘電体膜の上並びに第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備え、第１の導電膜における第１の開口部の掘れ込み量が、第２の導電膜における第２の開口部の掘れ込み量よりも大きい。
【００３６】
本発明の第２の形態の半導体装置によると、ドロップコンタクト部における第２の開口部のアスペクト比を小さくできるため、第２の開口部における上部電極（第４の導電膜）の膜厚は第１の開口部における上部電極の膜よりも厚く形成される。このため、誘電体キャパシタの容量を確保したまま、誘電体の結晶化熱処理時に上部電極が断線することを防止できる。
【００３７】
本発明の第２の形態の半導体装置において、第１の開口部の掘れ込み量が、第２の開口部の掘れ込み量よりも３０ｎｍ以上大きいことが好ましい。
【００３８】
本発明の第３の形態の半導体装置は、半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、第１の導電膜及び第２の導電膜上に形成された絶縁膜と、絶縁膜に形成され、第１の導電膜に達する第１の開口部と、絶縁膜に形成され、第２の導電膜に達する第２の開口部と、第１の開口部及び第２の開口部の各壁部及び底部、並びに第１の開口部及び第２の開口部の各周辺領域の絶縁膜上に形成された第３の導電膜と、第３の導電膜の上に、第２の開口部の周辺領域における第３の導電膜の少なくとも一部を露出するように形成された誘電体膜と、誘電体膜の上及び第３の導電膜の一部の上に形成された第４の導電膜とを備える。
【００３９】
本発明の第３の形態の半導体装置によると、誘電体の結晶化熱処理時にドロップコンタクトにおける上部電極が断線しても、断線の発生しにくい下部電極を介して、上部電極の電位を半導体基板に引き出すことが可能となる。
【００４０】
本発明の第１〜第３の形態の半導体装置において、第４の導電膜が、貴金属膜又は貴金属を含む膜である場合には、熱処理時の体積収縮率が大きく、密着性も悪いことから本発明の効果が大きい。
【００４１】
本発明の第１〜第３の形態の半導体装置において、誘電体膜が、Ｂｉを含む強誘電体膜である場合には、他の容量絶縁膜と比べて高温の熱処理を必要とするため、本発明の効果がさらに大きくなる。
【００４２】
本発明の第１の形態の半導体装置の製造方法は、導体基板の上方に第１の導電膜及び第２の導電膜を形成する工程（ａ）と、第１の導電膜及び第２の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、第１の導電膜に達するように、絶縁膜に第１の開口部を形成する工程（ｃ）と、第１の開口部の壁部及び底部に沿って第３の導電膜を形成する工程（ｄ）と、少なくとも第２の導電膜上における絶縁膜の膜厚を薄膜化する工程（ｅ）と、工程（ｅ）の後に、絶縁膜の上及び第３の導電膜の上に沿って、誘電体膜を形成する工程（ｆ）と、誘電体膜及び絶縁膜の積層膜に、第２の導電膜に達するように第２の開口部を形成する工程（ｇ）と、誘電体膜の上及び第２の開口部の壁部及び底部に沿って、第３の導電膜を形成する工程（ｈ）とを備える。
【００４３】
本発明の第１の形態の半導体装置の製造方法によると、上述の効果を有する第１の形態に係る半導体装置を製造できる。
【００４４】
本発明の第１の形態の半導体装置の製造方法において、工程（ｅ）は、絶縁膜の膜厚を３０ｎｍ以上薄膜化する工程であることが好ましい。
【００４５】
本発明の第２の形態の半導体装置の製造方法は、半導体基板上に第１の導電膜及び第２の導電膜を形成する工程（ａ）と、第１の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、絶縁膜に、第１の導電膜に達するように第１の開口部を形成する工程（ｃ）と、絶縁膜の上及び第１の開口部の壁部及び底部に沿って、第３の導電膜を形成する工程（ｄ）と、少なくとも第１の開口部を覆うように形成されたレジストパターンをマスクに用いて、第３の導電膜に対してエッチングすることにより、少なくとも第１の開口部の壁部及び底部に第３の導電膜を残存させる工程（ｅ）と、工程（ｅ）の後に、絶縁膜の上及び第３の導電膜の上に沿って、誘電体膜を形成する工程（ｆ）と、誘電体膜及び絶縁膜の積層膜に、第２の導電膜に達するように第２の開口部を形成する工程（ｇ）と、誘電体膜の上及び第２の開口部の壁部及び底部に沿って、第４の導電膜を形成する工程（ｈ）とを備え、工程（ｅ）は、第３の導電膜をエッチングする際にオーバーエッチングすることにより、絶縁膜の膜厚を薄膜化する工程を含む。
【００４６】
本発明の第２の形態の半導体装置の製造方法によると、上述の効果を有する第１の形態に係る半導体装置を製造できる。
【００４７】
本発明の第２の形態の半導体装置の製造方法において、工程（ｅ）は、絶縁膜の膜厚を３０ｎｍ以上薄膜化する工程を含むことが好ましい。
【００４８】
本発明の第２の形態の半導体装置の製造方法において、工程（ｅ）は、第１の開口部の壁部及び底部のみに、記第３の導電膜を残存させる工程であることが好ましい。
【００４９】
本発明の第３の形態の半導体装置の製造方法は、半導体基板の上方に第１の導電膜及び第２の導電膜を形成する工程（ａ）と、第１の導電膜及び第２の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、第１の導電膜に達するように、絶縁膜に第１の開口部を形成する工程（ｃ）と、第１の開口部の壁部及び底部に第３の導電膜を形成する工程（ｄ）と、絶縁膜の上及び第３の導電膜の上に沿って、誘電体膜を形成する工程（ｅ）と、誘電体膜及び絶縁膜の積層膜に、第２の導電膜に到達するように第２の開口部を形成する工程（ｆ）と、誘電体膜の上並びに第２の開口部の壁部及び底部に沿って、第４の導電膜を形成する工程（ｇ）とを備え、工程（ｃ）における第１の導電膜における第１の開口部の掘れ込み量が、工程（ｆ）における第２の導電膜における第２の開口部の掘れ込み量よりも大きい。
【００５０】
本発明の第３の形態の半導体装置の製造方法によると、上述の効果を有する第２の形態に係る半導体装置を製造できる。
【００５１】
本発明の第３の形態の半導体装置の製造方法において、第１の開口部の掘れ込み量が、第２の開口部の掘れ込み量よりも３０ｎｍ以上大きいことが好ましい。
【００５２】
本発明の第４の形態の半導体装置の製造方法は、半導体基板の上方に第１の導電膜と第２の導電膜を形成する工程（ａ）と、第１の導電膜及び第２の導電膜を覆うように絶縁膜を形成する工程（ｂ）と、第１の導電膜に達するように、絶縁膜に第１の開口部を形成する工程（ｃ）と、第２の導電膜に達するように、絶縁膜に第２の開口部を形成する工程（ｄ）と、第１の開口部及び第２の開口部の各壁部及び底部、並びに絶縁膜上における第１の開口部及び第２の開口部の各周辺領域に第３の導電膜を形成する工程（ｅ）と、絶縁膜の上及び第３の導電膜の上に沿って、誘電体膜を形成する工程（ｆ）と、第２の開口部の周辺領域に形成された第３の導電膜の少なくとも一部が露出するように、誘電体膜の一部を除去する工程（ｇ）と、誘電体膜の上及び第３の導電膜の一部の上に、第４の導電膜を形成する工程（ｈ）とを備える。
【００５３】
本発明の第４の形態の半導体装置の製造方法によると、上述の効果を有する第３の形態に係る半導体装置を製造できる。
【００５４】
本発明の第１〜第４の形態の半導体装置の製造方法において、第４の導電膜が、貴金属膜又は貴金属を含む膜であることが好ましい。
【００５５】
本発明の第１〜第４の形態の半導体装置の製造方法において、誘電体膜が、Ｂｉを含む強誘電体膜であることが好ましい。
【発明の効果】
【００５６】
本発明によると、立体キャパシタの容量を確保しながら、誘電体膜を結晶化する等の熱処理時にドロップコンタクトの上部電極が断線することを防止することができる。また、ドロップコンタクトの上部電極が断線しても、導通を取ることができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００５８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の構造について説明する。
【００５９】
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、紙面に向かって左側には、強誘電体メモリのワードライン方向（プレートライン方向）の断面図が示されており、同様に右側には、ビットライン方向の断面図が示されている。
【００６０】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部には、各素子形成領域を区画するシャロウトレンチ分離（ＳＴＩ：Shallow Trench Isolation）領域１０２が形成されており、各素子形成領域には、それぞれゲート絶縁膜１０３を介在させたゲート電極１０４と該ゲート電極１０４の両側方に形成されたソース領域又はドレイン領域として機能する不純物拡散層１０５とからなる複数のトランジスタが形成されている。
【００６１】
また、半導体基板１０１の上には、各トランジスタを覆うように、膜厚が約０．４μｍ〜０．８μｍの酸化シリコンからなる層間絶縁膜１０６が形成されている。ここで、酸化シリコンには、ホウ素（Ｂ）及びリン（Ｐ）が添加されてなるいわゆるＢＰＳＧ(Boron-Phospho-Silicate Glass）や、高密度プラズマにより形成され、ホウ素やリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、又は酸化雰囲気にオゾン（Ｏ３）を用いたＯ３−ＮＳＧを用いるとよい。
【００６２】
また、層間絶縁膜１０６におけるトランジスタの一方の不純物拡散層１０５の上には該不純物拡散層１０５と電気的に接続されるコンタクトプラグ１０８が形成されている。コンタクトプラグ１０８の材料には、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を用いるとよい。さらに、チタン（Ｔｉ）、ニッケル（Ｎｉ）若しくはコバルト（Ｃｏ）の珪化金属、又は銅（Ｃｕ）、さらにはドーピングされた多結晶シリコンを用いてもよい。
【００６３】
また、上面が平坦化された層間絶縁膜１０６の上には、コンタクトプラグ１０８と電気的に接続され、タングステン又は多結晶シリコンからなる複数のビット配線１０９が選択的に形成されている。層間絶縁膜１０６の上には、各ビット配線１０９を覆うように層間絶縁膜１１０が形成されている。層間絶縁膜１１０は各ビット配線１０８の酸化を防止できる程度の膜厚が必要である。
【００６４】
また、層間絶縁膜１０６及び層間絶縁膜１１０におけるトランジスタの他方の不純物拡散層１０５の上には、該不純物拡散層１０５と電気的に接続されるコンタクトプラグ１１２が形成されている。なお、コンタクトプラグ１１２の材料には、上述のコンタクトプラグ１０８に用いた材料と同等の材料を用いれるとよい。
【００６５】
また、上面が平坦化された層間絶縁膜１１０の上には、コンタクトプラグ１１２とそれぞれ電気的に接続され、且つ、層間絶縁膜１１０上におけるコンタクトプラグ１１２とその周辺部分を覆う複数の酸素バリア膜１１３が形成されている。酸素バリア膜１１３の材料には、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、窒化チタン（ＴｉＮ）、酸化イリジウム（ＩｒＯｘ）、イリジウム（Ｉｒ）、酸化ルテニウム（ＲｕＯｘ）、又はルテニウム（Ｒｕ）を用いればよい。また、これらのうちの少なくとも２つからなる積層構造を用いてもよい。ここで、酸化イリジウム及び酸化ルテニウムの一般式におけるｘは正の実数である。
【００６６】
また、層間絶縁膜１１０の上には、各酸素バリア膜１１３を覆うように層間絶縁膜１１４が形成されている。また、層間絶縁膜１１４は、メモリセルアレイにおけるワードライン方向の端に位置しない酸素バリア膜１１３を露出し、例えば６００ｎｍの径を有する開口部１１５を有し、該酸素バリア膜１１３上の膜厚が例えば６００ｎｍである。層間絶縁膜１１４の膜厚は後述する容量素子の容量値を決定するパラメータとなる。また、層間絶縁膜１１４は、凹部１１７が形成されており、ワードライン方向の端に位置する酸素バリア膜１１３を露出し、例えば６００ｎｍの径を有する開口部１１９を凹部１１７において有し、該酸素バリア膜１１３上の膜厚が、ワードライン方向の端に位置しない酸素バリア膜１１３上の膜厚より薄く、例えば４７０ｎｍの膜厚を有している。つまり、層間絶縁膜１１４におけるワードライン方向の端に位置しない酸素バリア膜１１３上の膜厚とワードライン方向の端に位置する酸素バリア膜１１３上の膜厚との差は、例えば３０ｎｍ以上であって、且つ、１００ｎｍ以上であることが更に好ましい。
【００６７】
また、層間絶縁膜１１４における開口部１１５には、その壁部及び底部に沿うように、例えば貴金属膜、その酸化物、窒化物又は酸窒化物からなる下部電極１１６が形成されている。下部電極１１６の材料には、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）若しくはオスミウム（Ｏｓ）、これらの酸化物、窒化物又は酸窒化物を用いるとよい。また、これらのうちの少なくとも２つからなる積層構造としてもよい。
【００６８】
また、下部電極１１６の上と層間絶縁膜１１４の一部の上とには、例えば３０ｎｍの膜厚の容量絶縁膜１１８が形成されている。容量絶縁膜１１８の材料として、強誘電体であるチタン酸バリウムストロンチウム（ＢａｘＳｒ１−ｘＴｉＯ３)（但し、ｘは０≦ｘ≦１である。以下、ＢＳＴと呼ぶ。）系誘電体や、ジルコニウムチタン酸鉛（Ｐｂ（ＺｒｘＴ１−ｘ)Ｏ３）（但し、ｘは０≦ｘ≦１である。以下、ＰＺＴと呼ぶ。）若しくはジルコニウムチタン酸鉛ランタン（ＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ)Ｏ３）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。）等の鉛を含むペロブスカイト系誘電体、又はタンタル酸ストロンチウムビスマス（Ｓｒ１−ｙＢｉ２＋ｘＴａ２Ｏ９）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。以下、ＳＢＴと呼ぶ。）若しくはチタン酸ビスマスランタン（Ｂｉ４−ｘＬａｘＴｉ２Ｏ１２）（但し、ｘは０≦ｘ≦１である。）等のビスマスを含むペロブスカイト系誘電体を用いると、不揮発性メモリ装置を作製することができる。
【００６９】
また、強誘電体膜には、一般式がＡＢＯ３（但し、ＡとＢとは異なる元素である。）で表わされるペロブスカイト構造を有する化合物を用いることができる。ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであり、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つである。
【００７０】
また、容量絶縁膜１１８は、単層の強誘電体膜に限定されるものではなく、組成が異なる複数の強誘電体膜を用いてもよく、さらには、異なる組成を傾斜させる構成としてもよい。
【００７１】
また、容量絶縁膜１１８は、強誘電体に限定されるものではないことはいうまでもなく、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、五酸化ニオブ（Ｎｂ２Ｏ５）、五酸化タンタル（Ｔａ２Ｏ５）又は酸化アルミニウム（Ａｌ２Ｏ３）等を用いてもよい。
【００７２】
また、層間絶縁膜１１４の開口部１１９の壁部及び底部、並びに容量絶縁膜１１８の上には、上部電極１２０が形成されている。このように、開口部１１５には容量素子が形成されていると共に、凹部１１７及び開口部１１９には、上部電極１２０を酸素バリア膜１１３とコンタクトプラグ１１２とを介して、不純物拡散層１０５と電気的に接続する構造（以降、ドロップコンタクト構造と呼ぶ）が形成されている。また、上部電極１１９の材料には、例えば貴金属膜、その酸化物、窒化物又は酸窒化物を用いるとよい。また、具体的に、上部電極１１７の材料には、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）又はオスミウム（Ｏｓ）、その酸化物、窒化物又は酸窒化物を用いるとよい。
【００７３】
また、層間絶縁膜１１４の上には、容量素子、並びにドロップコンタクト構造が形成された凹部１１７及び開口部１１９内を埋めるように層間絶縁膜１２１が形成されている。また、層間絶縁膜１２１、層間絶縁膜１１４、層間絶縁膜１１０、及び層間絶縁膜１０６の積層膜には、不純物拡散層１０５と接続するコンタクトプラグ１２３が形成されている。コンタクトプラグ１２３の材料には、コンタクトプラグ１０８及びコンタクトプラグ１１２に用いた材料と同等の材料を用いればよい。なお、ここで、層間絶縁膜１０６及び層間絶縁膜１１０の積層膜に、コンタクトプラグ１１２をあらかじめ形成しておいて、層間絶縁膜１１４及び層間絶縁膜１２１の積層膜に、コンタクトプラグ１１２と接続するように、コンタクトプラグ１２３を形成してもよい。
【００７４】
以下に、上記の構造を有する半導体装置の製造方法について説明する。
【００７５】
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、並びに図９（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、各図において、紙面向かって左側には、強誘電体メモリのワードライン(プレートライン)方向の断面図が示されており、同様に右側には、ビットライン方向の断面図が示されている。
【００７６】
まず、図２（ａ）に示すように、半導体基板１０１の上部に、複数の素子形成領域を区画するＳＴＩ領域１０２を選択的に形成する。続いて、各素子形成領域に、例えば酸化シリコン又は酸窒化シリコンからなる膜厚が約３ｎｍのゲート絶縁膜１０３と、多結晶シリコン、金属又は金属珪化物を含み膜厚が約２００ｎｍのゲート電極１０４とを順次形成し、続いて、ゲート電極１０４をマスクとする不純物イオンのイオン注入により、ソース領域又はドレイン領域として機能する不純物拡散層１０５を形成することにより、トランジスタをそれぞれ形成する。
【００７７】
次に、図２（ｂ）に示すように、ＣＶＤ法により、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧなどよりなる絶縁膜を約０．６μｍ〜１．２μｍの膜厚で成膜し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法を用いて、成膜した絶縁膜の表面を平坦化することにより、膜厚が約０．４μｍ〜０．８μｍの層間絶縁膜１０６を形成する。
【００７８】
次に、図２（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、層間絶縁膜１０６に各トランジスタの一方の不純物拡散層１０５を露出するコンタクトホール１０７を形成する。
【００７９】
次に、図２（ｄ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、層間絶縁膜１０６の上に、コンタクトホール１０７が充填されるように、コンタクトプラグ形成膜１０８Ａを成膜する。ここで、コンタクトプラグ形成膜１０８Ａの材料には、前述したように、タングステン等の金属、窒化チタン等の窒化金属、珪化チタン等の珪化金属、銅、又は多結晶シリコンを用いるとよい。また、コンタクトプラグ形成膜１０８Ａを成膜する前に、コンタクトホール１０７内に、例えば半導体基板１０１側から順次積層されたチタン及び窒化チタンの積層膜、又はタンタル及び窒化タンタルの積層膜からなる密着層を形成してもよい。
【００８０】
次に、図３（ａ）に示すように、成膜されたコンタクトプラグ形成膜１０８Ａに対して、層間絶縁膜１０６が露出するまでエッチバック又はＣＭＰ処理を行なうことにより、コンタクトプラグ形成膜５０８Ａからなり、各トランジスタの一方の不純物拡散層１０５と電気的に接続されるコンタクトプラグ１０８を形成する。
【００８１】
次に、図３（ｂ）に示すように、スパッタ法、ＣＶＤ法又は炉により、層間絶縁膜１０６の上に、例えばタングステン又は多結晶シリコンからなる導電膜１０９Ａを形成する。
【００８２】
次に、図３（ｃ）に示すように、リソグラフィ法及びエッチング法により、導電膜１０９Ａをコンタクトプラグ１０８と接続されるようにパターニングして、導電膜１０９Ａから複数のビット配線１０９を形成する。このとき、配線材料がタングステンの場合には、例えば塩素系ガス及びフッ素系ガスを混合したエッチングガスを用いるとよく、配線材料が多結晶シリコンの場合には、フッ素系ガスを用いるとよい。また、ビット配線１０９にタングステンを用いる場合には、タングステン膜を形成する前に、半導体基板１０１側から順次積層された例えばチタンと窒化チタンとの積層膜からなる密着層を形成してもよい。また、各ビット配線１０９の厚さは配線抵抗及び設計ルールによって決定され、２０ｎｍ〜１５０ｎｍ程度が好ましい。
【００８３】
次に、図３（ｄ）に示すように、ＣＶＤ法により、層間絶縁膜１０６の上に、各ビット配線１０９を覆うように、膜厚が約２００ｎｍ〜８００ｎｍのＢＰＳＧ等からなる層間絶縁膜１１０を成膜した後、ＣＭＰ、エッチバック又はリフロー処理を行なって、その表面を平坦化する。このように表面を平坦化すると、層間絶縁膜１１０の上に設けられる容量素子の形成が容易となる。なかでも、ＣＭＰ法を用いると、各ビット配線１０９により層間絶縁膜１１０の上部に生じた段差部分をより一層平坦化することができる。なお、層間絶縁膜１１０における各ビット配線１０９の上側部分の膜厚Ｘは、各ビット配線１０９の酸化を防止できる膜厚である５０ｎｍ〜５００ｎｍになるよう設定することが好ましい。
【００８４】
次に、図４（ａ）に示すように、リソグラフィ法及びドライエッチング法により、層間絶縁膜１０６及び層間絶縁膜１１０に、各トランジスタの他方の不純物拡散層１０５を露出するコンタクトホール１１１を形成する。
【００８５】
次に、図４（ｂ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、層間絶縁膜１１０の上に、コンタクトホール１１１が充填されるように、コンタクトプラグ形成膜１１２Ａを成膜する。ここで、コンタクトプラグ形成膜１１２Ａの材料は、コンタクトプラグ１０８の材料と同等でよい。また、ここでも、コンタクトプラグ形成膜１１２Ａを成膜する前に、コンタクトホール１１１内に、窒化チタン及びチタンの積層膜又は窒化タンタル及びタンタルの積層膜からなる密着層を形成してもよい。
【００８６】
次に、図４（ｃ）に示すように、コンタクトプラグ形成膜１１２Ａに対して、層間絶縁膜１１０が露出するまでエッチバック又はＣＭＰ処理を行なって、コンタクトプラグ形成膜１１２Ａからなり、各トランジスタの他方の不純物拡散層１０５と電気的に接続されるコンタクトプラグ１１２を形成する。
【００８７】
次に、図５（ａ）に示すように、例えば、スパッタ法、ＣＶＤ法、又は有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、層間絶縁膜１１０上の全面に、膜厚が５０ｎｍ〜２５０ｎｍで、コンタクトプラグ１１２の酸化を防止する酸素バリア形成膜１１３Ａを成膜する。前述したように、酸素バリア形成膜１１３Ａの材料には、窒化チタン、窒化チタンアルミニウム、酸窒化チタンアルミニウム、イリジウム若しくはその酸化物、又はルテニウム若しくはその酸化物を用いるとよい。また、これらのうちの少なくとも２つからなる積層構造としてもよい。
【００８８】
次に、図５（ｂ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とを用いて、各コンタクトプラグ１１２及びその周辺部をそれぞれ覆うようにパターニングすることにより、酸素バリア形成膜１１３Ａから複数の酸素バリア膜１１３を形成する。なお、図示はしていないが、コンタクトプラグ形成膜１１２Ａを層間絶縁膜１１０上から除去する際に、各コンタクトプラグ１１２の上端面に生じる凹状部（リセス部）に酸素バリア膜１１３を埋め込む構成としてもよい。
【００８９】
次に、図５（ｃ）に示すように、ＣＶＤ法により、層間絶縁膜１１０の上に、各酸素バリア膜１１３を覆うように、膜厚が約１０００ｎｍのＢＰＳＧ等からなる層間絶縁膜１１４を成膜する。続いて、成膜した層間絶縁膜１１４に対して、ＣＭＰ法により平坦化処理を行なう。このとき、層間絶縁膜１１４における各酸素バリア膜１１３上の厚さは、容量素子の容量値を決めるパラメータとなり、例えば６００ｎｍである。
【００９０】
次に、図６（ａ）に示すように、リソグラフィ法及びエッチング法により、層間絶縁膜１１４に対して、ワードライン方向の端を除く各酸素バリア膜１１３の中央部分、すなわちコンタクトプラグ１１２の上方部分を露出する複数の開口部１１５を形成する。ここで、開口部１１５を形成するエッチングは、ドライエッチングであってもウエットエッチングであってもよい。また、開口部１１５の径は、例えば６００ｎｍであり、深さは６００ｎｍとなる。
【００９１】
次に、図６（ｂ）に示すように、スパッタ法により、層間絶縁膜１１４の上に、開口部１１５の壁部及び底部を含む全面にわたって、白金若しくはイリジウム等の貴金属、または、その酸化物、窒化物若しくは酸窒化物からなり、膜厚が約２０ｎｍ〜６０ｎｍの下部電極形成膜１１６Ａを成膜する。
【００９２】
次に、図６（ｃ）に示すように、ＣＭＰ法により、層間絶縁膜１１４上に堆積した下部電極形成膜１１６Ａを層間絶縁膜１１４が露出するように除去することにより、開口部１１５の壁部及び底部に、下部電極形成膜１１６Ａから下部電極１１６を形成する。
【００９３】
ここで、ＣＭＰ法を用いる代わりに、層間絶縁膜１１４の開口部１１５に形成された下部電極膜１１６Ａの凹部を埋め込むように絶縁膜（犠牲膜、図示せず）を堆積し、堆積した絶縁膜に対してドライエッチにより全面的にエッチバックを行なうことにより、下部電極形成膜１１６Ａにおける下部電極１１６以外の部分を層間絶縁膜１１４が露出するまで除去してもよい。その後、下部電極１１６上の犠牲膜をフッ化水素酸（ＨＦ）等によるウェットエッチングにより除去する。
【００９４】
または、ＣＭＰ法を用いる代わりに、開口部１１５に形成された下部電極形成膜１１６Ａの凹部を埋め込むようにレジスト（犠牲膜、図示せず）を塗布し、下部電極形成膜１１６Ａの凹部にだけレジストが残るように露光して、ドライエッチにより全面的に下部電極形成膜１１６Ａをエッチバックすることにより、下部電極形成膜１１６Ａにおける下部電極１１６以外の部分を層間絶縁膜１１４が露出するまで除去してもよい。その後、レジスト膜を現像液により除去する。
【００９５】
次に、図７（ａ）に示すように、リソグラフィとドライエッチングにより、少なくともワードライン方向の端に位置する酸素バリア膜１１３の上方の層間絶縁膜１１４を除去することにより、凹部１１７を形成する。ここで、凹部１１７を形成するための層間絶縁膜１１４を除去する膜厚は、例えば１３０ｎｍである。なお、この層間絶縁膜１１４の除去は、本実施形態では、下部電極１１６を形成した後に行ったが、層間絶縁膜の膜厚を薄くすることができれば、どの工程で行ってもよく、手段もエッチングに限定されるものではない。
【００９６】
次に、図７（ｂ）に示すように、ＭＯＣＶＤ法等により、下部電極１１６上を含む層間絶縁膜１１４上の全面にわたって、例えば強誘電体からなり、膜厚が３０ｎｍの容量絶縁膜形成膜１１８Ａを成膜する。前述したように、容量絶縁膜形成膜１１８Ａには、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いるとよい。
【００９７】
次に、図７（ｃ）に示すように、リソグラフィ法とドライエッチ法により、ワードライン方向の端に配置された酸素バリア膜１１３に達するように、容量絶縁膜形成膜１１８Ａと層間絶縁膜１１４に開口部１１９を形成する。開口部１１９の径は、例えば６００ｎｍであり、深さは５００ｎｍである。
【００９８】
次に、図８（ａ）に示すように、スパッタ法により、下部電極形成膜１１６Ａの成膜条件と同等の成膜条件で、容量絶縁膜形成膜１１８Ａの上と開口部１１９の壁部及び底部に、膜厚が５０〜１００ｎｍの上部電極形成膜１２０Ａを成膜する。ここで、開口部１１５の深さは開口部１１９の深さよりも浅い（アスペクトが小さい）ため、開口部１１９内に形成される上部電極形成膜１１９Ａの膜厚は、開口部１１５の上方に形成される上部電極形成膜１１９Ａの膜厚より厚く形成される。
【００９９】
次に、図８（ｂ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、容量絶縁膜形成膜１１８Ａ及び上部電極形成膜１２０Ａに対して、セルプレート方向の開口部１１５と開口部１１９を覆うようにパターニングすることにより、容量絶縁膜形成膜１１８Ａから容量絶縁膜１１８を形成し、上部電極形成膜１２０Ａから上部電極１２０を形成する。これにより、下部電極１１６、容量絶縁膜１１８及び上部電極１２０からなる断面凹状の容量素子が形成される。
【０１００】
次に、図８（ｃ）に示すように、ＣＶＤ法により、層間絶縁膜１１４の上に、容量素子を覆うように、ＢＰＳＧ等からなる層間絶縁膜１２１を例えば７００ｎｍの膜厚で成膜する。その後、ＣＭＰ法により、成膜した層間絶縁膜１２１の表面を平坦化する。平坦化後の層間絶縁膜１２１における容量素子上の膜厚は１００〜３００ｎｍが望ましい。続いて、容量絶縁膜１１８を構成する強誘電体を結晶化したり、膜質を向上するために、高温で且つ酸素雰囲気下で熱処理を行なう。なお、この熱処理は、炉を用いるアニールでも良く、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）であってもよい。加熱温度は６００℃以上であって且つ８００℃以下であることが好ましい。
【０１０１】
ここで、開口部１１９内における上部電極１２０の膜厚は、開口部１１５内における上部電極１２０の膜厚よりも厚く形成されるため、熱処理による断線防止に効果的である。なお、容量絶縁膜１１８に対して行なう熱処理は、層間絶縁膜１２１を形成する前に行なってもよいが、上部電極１２０のヒロックが発生することがあるため、層間絶縁膜１２１の形成後に行なうことが好ましい。
【０１０２】
次に、図９（ａ）に示すように、リソグラフィ法及びドライエッチング法により、層間絶縁膜１２１、層間絶縁膜１１４、層間絶縁膜１１０及び層間絶縁膜１０６の積層膜に、不純物拡散層１０５を露出するコンタクトホール１２２を形成する。
【０１０３】
次に、図９（ｂ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、層間絶縁膜１２１の上に、コンタクトホール１２２が充填されるようにコンタクトプラグ形成膜（図示せず）を成膜する。ここで、該コンタクトプラグ形成膜の材料は、コンタクトプラグ１１２の材料と同等の材料でよい。また、ここでも、コンタクトプラグ形成膜を成膜する前に、コンタクトホール１２２内に、窒化チタン及びチタンの積層膜又は窒化タンタル及びタンタルの積層膜からなる密着層を形成してもよい。その後、成膜したコンタクトプラグ形成膜に対して、層間絶縁膜１２１が露出するまでエッチバック又はＣＭＰ処理を行なって、コンタクトプラグ形成膜からコンタクトプラグ１２３を形成する。
【０１０４】
以上説明したように、本発明の第１の実施形態に係る半導体装置及びその製造方法によると、ドロップコンタクト部における開口部１１９のアスペクト比を小さくできるため、開口部１１９における上部電極１２０の膜厚は開口部１１５における上部電極１２０の膜よりも厚く形成される。このため、誘電体キャパシタの容量を確保したまま、誘電体の結晶化熱処理時に上部電極１２０が断線することを防止できる。
【０１０５】
また、本実施形態において、開口部１１９のアスペクト比は０．８３であるが、上述した図２７から明らかなように、上部電極の断線を防止できることがわかる。
【０１０６】
この点、上部電極が貴金属膜からなる場合には、熱処理時の体積収縮率が大きく、密着性も悪いことから、本発明の効果が特に大きい。
【０１０７】
また、容量絶縁膜に、ビスマスを含むペロブスカイト系酸化物を用いる場合には、鉛を含むペロブスカイト系酸化物と比べて高温の熱処理を必要とするため、本発明の効果が特に大きい。
【０１０８】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態に係る半導体装置の製造方法の変形例について、図面を参照しながら説明する。
【０１０９】
図１０（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図であり、各図において、紙面に向かって左側には、強誘電体メモリのワードライン(プレートライン)方向の断面図が示されており、同様に右側には、ビットライン方向の断面図が示されている。
【０１１０】
本発明の第１の実施形態に係る半導体装置の製造方法の変形例では、まず、上述した図２（ａ）〜図６（ｂ）に示す工程を同様に行なう。なお、これらの工程の説明は、上述した通りであるため、ここではその説明は省略する。
【０１１１】
次に、図１０（ａ）に示すように、リソグラフィ法により、少なくとも開口部１１５を覆うように、レジストパターン２０１を形成する。
【０１１２】
次に、図１０（ｂ）に示すように、レジストパターン２０１をマスクに用いて、ドライエッチングにより、下部電極形成膜１１６Ａをパターニングして下部電極膜１１６を形成するが、このとき同時に、層間絶縁膜１１４を例えば１３０ｎｍエッチングすることにより、ワード線方向の端に配置した酸素バリア１１３の上方における層間絶縁膜１１４の膜厚を薄くして、凹部１１７を形成する。
【０１１３】
このようにすると、上述の第１の実施形態に係る半導体装置の製造方法に比べて、レチクルや処理工程を省略することができ、コスト削減の効果がある。
【０１１４】
また、レジストを後退させるようなエッチングにより、開口部１１５の凹部にのみ、下部電極形成膜１１６Ａを残すことにより、更にメモリセルの微細化が可能となる。また、レジストを後退させるときに、段差部分がテーパー形状となり、後工程での容量絶縁膜形成膜１１８Ａや上部電極形成膜１２０Ａのエッチング残りを防止できる効果もある。
【０１１５】
なお、その後の工程は、上述した図７（ｂ）〜図９（ｂ）に示す工程を同様に行なう。なお、これらの工程の説明は、上述した通りであるため、ここではその説明は省略する。
【０１１６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の構造について説明する。
【０１１７】
図１１は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図であり、紙面に向かって左側には、強誘電体メモリのワードライン方向（プレートライン方向）の断面図が示されており、同様に右側には、強誘電体メモリのビットライン方向の断面図が示されている。
【０１１８】
図１１に示す本発明の第２の実施形態に係る半導体装置は、図１に示した本発明の第１の実施形態に係る半導体装置と比較すると、図１の酸素バリア膜１１３よりも膜厚が大きい酸素バリア膜１１３Ｂが形成されている点に特徴を有しており、それに伴い、ワードライン方向の端に位置しない酸素バリア膜１１３Ｂ上に位置する開口部１１５は酸素バリア膜１１３Ｂ内に掘れ込まれて形成されている一方で、ワードライン方向の端に位置する酸素バリア膜１１３Ｂ上に位置する開口部１１９は酸素バリア膜１１３Ｂ上にほとんど掘れ込まれないように形成されている点に特徴を有している。さらに、層間絶縁膜１１４の上面の高さ位置は面一であって、図１に示すような凹部１１７は形成されていない。なお、その他の部分は、上述した第１の実施形態に係る半導体装置の構造と同様であるため、その説明は省力し、以下では、その特徴部分を中心に説明する。
【０１１９】
具体的には、酸素バリア膜１１３Ｂの膜厚（酸素バリア膜１１３Ｂが積層構造の場合には最上層の膜厚）は、例えば１００ｎｍであって、更には、１５０ｎｍ以上であることが好ましい。
【０１２０】
また、層間絶縁膜１１４の上面の高さ位置は面位置であって、その膜厚は、酸素バリア膜１１３Ｂ上で例えば４７０ｎｍであり、該層間絶縁膜１１４に形成された開口部１１５は、酸素バリア膜１１３Ｂを例えば１３０ｎｍ掘れ込むように（つまり、酸素バリア膜１１３Ｂが凹形状になるように）形成されている。一方、層間絶縁膜１１４に形成された開口部１１９は、径が例えば６００ｎｍであって深さが５００ｎｍであり、酸素バリア膜１１３Ｂに惚れ込まないように（つまり、酸素バリア膜１１３Ｂが凹形状にならないように）形成されている。
【０１２１】
以下、上述した構造を有する本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【０１２２】
図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、及び図１５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、各図において、紙面に向かって左側には、強誘電体メモリのワードライン(プレートライン)方向の断面図が示されており、同様に右側には、ビットライン方向の断面図が示されている。なお、ここでは、上述した本発明の第２の実施形態に係る半導体装置の構造上の特徴に対応する工程を中心に説明し、その他の工程は本発明の第１の実施形態に係る半導体装置の製造方法と同様であるため、その説明は省略する。
【０１２３】
本発明の第２の実施形態に係る半導体装置の製造方法では、まず、上述した図２（ａ）〜図５（ａ）に示す工程を同様に行なう。なお、これらの工程の説明は、上述した通りであるため、ここではその説明は省略する。但し、図５（ａ）に示す工程では、酸素バリア径成膜１１３Ａの膜厚を例えば１００ｎｍとする（なお、１５０ｎｍ以上であると更に好ましい）。
【０１２４】
次に、図１２（ａ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とを用いて、各コンタクトプラグ１１２及びその周辺部をそれぞれ覆うようにパターニングすることにより、酸素バリア形成膜１１３Ａから複数の酸素バリア膜１１３Ｂを形成する。なお、図示はしていないが、各コンタクトプラグ１１２の上端面に生じる凹状部（リセス部）に酸素バリア膜１１３Ｂを埋め込む構成であってもよい。
【０１２５】
次に、図１２（ｂ）に示すように、ＣＶＤ法により、層間絶縁膜１１０の上に、各酸素バリア膜１１３Ｂを覆うように、膜厚が約１０００ｎｍのＢＰＳＧ等からなる層間絶縁膜１１４を成膜する。続いて、成膜した層間絶縁膜１１４に対して、ＣＭＰ法により平坦化処理を行なう。このとき、層間絶縁膜１１４における各酸素バリア膜１１３Ｂ上の厚さは、容量素子の容量値を決めるパラメータとなり、例えば４７０ｎｍである。
【０１２６】
次に、図１２（ｃ）に示すように、リソグラフィ法及びエッチング法により、層間絶縁膜１１４に対して、ワードライン方向の端を除く各酸素バリア膜１１３Ｂの中央部分、すなわちコンタクトプラグ１１２の上方部分を露出する複数の開口部１１５を形成する。ここで、開口部１１５の径は例えば６００ｎｍであり、また、開口部１１５は、層間絶縁膜１１４（膜厚４７０ｎｍ）を貫通し、酸素バリア膜１１３Ｂを１３０ｎｍエッチングして、該酸素バリア膜１１３Ｂに凹形状が形成される。なお、当該エッチングは、ドライエッチングであってもウエットエッチングであってもよい。
【０１２７】
次に、図１３（ａ）に示すように、スパッタ法により、層間絶縁膜１１４の上に、開口部１１５の壁部及び底部を含む全面にわたって、白金若しくはイリジウム等の貴金属、または、その酸化物、窒化物若しくは酸窒化物からなり、膜厚が約２０ｎｍ〜６０ｎｍの下部電極形成膜１１６Ａを成膜する。
【０１２８】
次に、図１３（ｂ）に示すように、ＣＭＰ法により、層間絶縁膜１１４上に堆積した下部電極形成膜１１６Ａを層間絶縁膜１１４が露出するように除去することにより、開口部１１５の壁部及び底部に、下部電極形成膜１１６Ａから下部電極１１６を形成する。ここで、下部電極形成膜１１６Ａのパターニングは、第１の実施形態の半導体装置の製造方法に記載の方法を用いればよい。
【０１２９】
次に、図１３（ｃ）に示すように、ＭＯＣＶＤ法等により、下部電極１１６上を含む層間絶縁膜１１４上の全面にわたって、例えば強誘電体からなり、膜厚が３０ｎｍの容量絶縁膜形成膜１１８Ａを成膜する。前述したように、容量絶縁膜形成膜１１８Ａには、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いるとよい。
【０１３０】
次に、図１４（ａ）に示すように、リソグラフィ法とドライエッチ法により、ワードライン方向の端に配置された酸素バリア膜１１３Ｂに達するように、容量絶縁膜形成膜１１８Ａと層間絶縁膜１１４に開口部１１９を形成する。開口部１１９の径は、例えば６００ｎｍであり、深さは５００ｎｍである。なお、この工程では、酸素バリア膜１１３Ｂがほとんどエッチングされないように（エッチングによってほとんど掘れ込まないように）行なう。
【０１３１】
次に、図１４（ｂ）に示すように、スパッタ法により、下部電極形成膜１１６Ａの成膜条件と同等の成膜条件で、容量絶縁膜形成膜１１８Ａの上と開口部１１９の壁部及び底部に、膜厚が５０〜１００ｎｍの上部電極形成膜１２０Ａを成膜する。ここで、開口部１１５の深さは開口部１１９の深さよりも浅い（アスペクトが小さい）ため、開口部１１９内に形成される上部電極形成膜１１９Ａの膜厚は、開口部１１５の上方に形成される上部電極形成膜１１９Ａの膜厚より厚く形成される。
【０１３２】
次に、図１４（ｃ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、容量絶縁膜形成膜１１８Ａ及び上部電極形成膜１２０Ａに対して、セルプレート方向の開口部１１５と開口部１１９を覆うようにパターニングすることにより、容量絶縁膜形成膜１１８Ａから容量絶縁膜１１８を形成し、上部電極形成膜１２０Ａから上部電極１２０を形成する。これにより、下部電極１１６、容量絶縁膜１１８及び上部電極１２０からなる断面凹状の容量素子が形成される。
【０１３３】
次に、図１５（ａ）に示すように、ＣＶＤ法により、層間絶縁膜１１４の上に、容量素子を覆うように、ＢＰＳＧ等からなる層間絶縁膜１２１を例えば７００ｎｍの膜厚で成膜する。その後、ＣＭＰ法により、成膜した層間絶縁膜１２１の表面を平坦化する。平坦化後の層間絶縁膜１２１における容量素子上の膜厚は１００〜３００ｎｍが望ましい。続いて、容量絶縁膜１１８を構成する強誘電体を結晶化したり、膜質を向上するために、高温で且つ酸素雰囲気下で熱処理を行なう。なお、この熱処理は、炉を用いるアニールでもよく、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）であってもよい。加熱温度は６００℃以上であって且つ８００℃以下であることが好ましい。
【０１３４】
ここで、開口部１１９内における上部電極１２０の膜厚は、開口部１１５内における上部電極１２０の膜厚よりも厚く形成されるため、熱処理による断線防止に効果的である。なお、容量絶縁膜１１８に対して行なう熱処理は、層間絶縁膜１２１を形成する前に行なってもよいが、上部電極１２０のヒロックが発生することがあるため、層間絶縁膜１２１の形成後に行なうことが好ましい。
【０１３５】
次に、図１５（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、層間絶縁膜１２１、層間絶縁膜１１４、層間絶縁膜１１０及び層間絶縁膜１０６の積層膜に、不純物拡散層１０５を露出するコンタクトホール１２２を形成する。
【０１３６】
次に、図１５（ｃ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、層間絶縁膜１２１の上に、コンタクトホール１２２が充填されるようにコンタクトプラグ形成膜（図示せず）を成膜する。ここで、該コンタクトプラグ形成膜の材料は、コンタクトプラグ１１２の材料と同等の材料でよい。また、ここでも、コンタクトプラグ形成膜を成膜する前に、コンタクトホール１２２内に、窒化チタン及びチタンの積層膜又は窒化タンタル及びタンタルの積層膜からなる密着層を形成してもよい。その後、成膜したコンタクトプラグ形成膜に対して、層間絶縁膜１２１が露出するまでエッチバック又はＣＭＰ処理を行なって、コンタクトプラグ形成膜からコンタクトプラグ１２３を形成する。
【０１３７】
以上説明したように、本発明の第２の実施形態に係る半導体装置及びその製造方法によると、ドロップコンタクト部における開口部１１９のアスペクト比を小さくできるため、開口部１１９における上部電極１２０の膜厚は開口部１１５における上部電極１２０の膜よりも厚く形成される。このため、誘電体キャパシタの容量を確保したまま、誘電体の結晶化熱処理時に上部電極１２０が断線することを防止できる。
【０１３８】
また、本実施形態において、開口部１１９のアスペクト比は０．８３であるが、上述した図２７から明らかなように、上部電極１２０の断線を防止できることがわかる。
【０１３９】
この点、上部電極１２０が貴金属膜からなる場合には、熱処理時の体積収縮率が大きく、密着性も悪いことから、本発明の効果が特に大きい。
【０１４０】
また、容量絶縁膜１１８に、ビスマスを含むペロブスカイト系酸化物を用いる場合には、鉛を含むペロブスカイト系酸化物と比べて高温の熱処理を必要とするため、本発明の効果が特に大きい。
【０１４１】
（第１及び第２の実施形態の変形例）
図１６は、本発明の第１及び第２の実施形態に係る半導体装置の構造の変形例を示す断面図である。具体的には、当該変形例は、本発明の第１の実施形態に係る半導体装置の構造の特徴と第２の実施形態に係る半導体装置の構造の特徴を組み合わせた構造、すなわち、第１の実施形態のように、層間絶縁膜１１４に凹部１１７を設けて開口部１１９のアスペクト比を小さくすると共に、第２の実施形態のように、酸素バリア膜１１３Ｂの膜厚を大きくして開口部１１９のアスペクト比を小さくし、その結果、開口部１１９は第１及び第２の実施形態の場合に比べてより小さくなっている点に特徴を有している。なお、その他の構造及び該変形例の製造方法は、上述した第１の実施形態及び第２の実施形態での説明から容易に想起できるため、ここではその詳細な説明は省略する。
【０１４２】
上述した第１の実施形態及び第２の実施形態の場合と比べて、更にメモリセルの微細化が進んだ場合に、第１の実施形態の構造では段差部におけるエッチング残りや層間絶縁膜の埋め込み性の観点から、開口部１１９のアスペクト比の更なる低減が困難であり、第２の実施形態の構造であっても、ブリッジの形成を防止するため、酸素バリア膜を更に厚くすることができないため、開口部１１９のアスペクト比の更なる低減は困難である。
【０１４３】
そこで、上述した第１の実施形態と第２の実施形態とを組み合わせた構造となる当該変形例によると、開口部１１９のアスペクト比を更に小さくできるため、メモリセルの微細化が更に進んだ場合にも、開口部１１９における上部電極形成膜１２０Ａの断線を防止できる。例えば、開口部１１９の径が５００ｎｍと微細になった場合、第１の実施形態又は第２の実施形態のみでは、アスペクト比が１となり、断線を防止できないが、当該変形例の構造によると、開口部１１９のアスペクト比が０．８となり、上部電極１２０の断線を防止できる。
【０１４４】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の構造について説明する。
【０１４５】
図１７は、本発明の第３の実施形態に係る半導体装置の構造を示す断面図であり、紙面に向かって左側には、強誘電体メモリのワードライン方向（プレートライン方向）の断面図が示されており、同様に右側には、強誘電体メモリのビットライン方向の断面図が示されている。
【０１４６】
図１７に示す本発明の第３の実施形態に係る半導体装置の構造は、上述の図１に示した本発明の第１の実施形態に係る半導体装置の構造と比較すると、半導体基板１０１から酸素バリア膜１１３までの構造は同様であるからその説明は省略し、以下では本実施形態の特徴となる部分の構造について説明する。
【０１４７】
酸素バリア膜１１３を覆うように形成され、該酸素バリア膜１１３上の膜厚が例えば６００ｎｍである層間絶縁膜１１４には、複数の開口部１１５が形成されており、該複数の開口部１１５のいずれも酸素バリア膜１１３１に到達し、その径は例えば６００ｎｍである。
【０１４８】
また、開口部１１５の壁部及び底部には、例えば貴金属膜、その酸化物、窒化物又は酸窒化物からなる下部電極１１６が形成されている。下部電極１１６の具体的な材料には、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、若しくはオスミウム（Ｏｓ）、これらの酸化物、窒化物又は酸窒化物を用いるとよい。
【０１４９】
また、ワードラインの端に位置する開口部１１５の周辺に形成されている下部電極１１６の少なくとも一部を除いた領域には、容量絶縁膜１１８が層間絶縁膜１１４上と下部電極１１６に沿うように形成されている。
【０１５０】
また、層間絶縁膜１１４の上、下部電極１１６の上及び開口部１１５における容量絶縁膜１１６上には上部電極１２０が形成されており、ワードラインの端に位置する開口部１１５では、上部電極１２０が、下部電極１１６と酸素バリア膜１１３とコンタクトプラグ１１２を介して、電気的に不純物拡散層１０５と接続する構造が形成されている。
【０１５１】
以下、上述の構造を有する本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【０１５２】
図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）、図２０（ａ）〜（ｃ）、及び図２１は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、各図において、紙面に向かって左側には、強誘電体メモリのワードライン(プレートライン)方向の断面図が示されており、同様に右側には、ビットライン方向の断面図が示されている。なお、ここでは、上述した本発明の第３の実施形態に係る半導体装置の構造上の特徴に対応する工程を中心に説明し、その他の工程は本発明の第１の実施形態に係る半導体装置の製造方法と同様であるため、その説明は省略する。
【０１５３】
本発明の第３の実施形態に係る半導体装置の製造方法では、まず、上述した図２（ａ）〜図５（ｃ）に示す工程を同様に行なう。なお、これらの工程の説明は、第１の実施形態で説明した通りである。
【０１５４】
次に、図１８（ａ）に示すように、リソグラフィ法及びエッチング法により、層間絶縁膜１１４に対して、酸素バリア膜１１３の中央部分、すなわちコンタクトプラグ１１２の上方部分を露出し、例えば深さ６００ｎｍの複数の開口部１１５を形成する。また、複数の開口部１１５の各径は例えば６００ｎｍである。
【０１５５】
次に、図１８（ｂ）に示すように、スパッタ法により、層間絶縁膜１１４の上に各開口部１１５の壁部及び底部を含む全面にわたって、白金若しくはイリジウム等の貴金属、これらの酸化物、窒化物又は酸窒化物からなり、膜厚が約２０ｎｍ〜６０ｎｍの下部電極形成膜１１６Ａを成膜する。
【０１５６】
次に、図１８（ｃ）に示すように、リソグラフィ法及びドライエッチ法により、開口部１１５の壁部及び底部並びにその周辺領域に残存するように下部電極形成膜１１６Ａをパターニングして、下部電極１１６を形成する。
【０１５７】
次に、図１９（ａ）に示すように、層間絶縁膜１１４の上及び下部電極１１６の上に、容量絶縁膜形成膜１１８Ａを形成する。
【０１５８】
次に、図１９（ｂ）に示すように、リソグラフィ法とドライエッチ法により、容量絶縁膜形成膜１１８Ａにおける、ワードライン方向の端に位置する開口部１１５の周辺部分を除去することにより、下部電極１１６の一部を露出する開口部１１７Ｂを形成する。
【０１５９】
次に、図１９（ｃ）に示すように、容量絶縁膜形成膜１１８Ａの上と下部電極１１６の上に、上部電極形成膜１２０Ａを形成する。
【０１６０】
次に、図２０（ａ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、容量絶縁膜形成膜１１８Ａ及び上部電極形成膜１２０Ａに対して、セルプレート方向の開口部１１５を覆うようにパターニングすることにより、容量絶縁膜形成膜１１８Ａから容量絶縁膜１１８を形成すると共に、上部電極形成膜１２０Ａから上部電極１２０を形成する。このようにして、ワードライン方向の端に位置しない開口部１１５には、下部電極１１６、容量絶縁膜１１８及び上部電極１２０からなる断面凹状の容量素子が形成されると共に、ワードライン方向の端に位置する開口部１１９には、上部電極１２０と下部電極１１６とが直接接続した構造が形成される。
【０１６１】
次に、図２０（ｂ）に示すように、ＣＶＤ法により、層間絶縁膜１１４の上に、容量素子を覆うようにＢＰＳＧ等からなる層間絶縁膜１２１を例えば７００ｎｍの膜厚で成膜する。その後、ＣＭＰ法により、成膜した層間絶縁膜１２１の表面を平坦化する。平坦化後の層間絶縁膜１２１における容量素子上の膜厚は１００〜３００ｎｍであることが好ましい。
【０１６２】
続いて、容量絶縁膜１１８を構成する強誘電体を結晶化したり、膜質を向上するために、高温且つ酸素雰囲気下で熱処理を行なう。なお、この熱処理は、炉を用いるアニールでもよく、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）であってもよい。加熱温度は６００℃以上であって且つ８００℃以下であることが好ましい。
【０１６３】
次に、図２０（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、層間絶縁膜１２１、層間絶縁膜１１４、層間絶縁膜１１０及び層間絶縁膜１０６の積層膜に、不純物拡散層５０５を露出するコンタクトホール１２２を形成する。
【０１６４】
次に、図２１に示すように、スパッタ法、ＣＶＤ法又はめっき法により、層間絶縁膜１２１の上に、コンタクトホール１２２が充填されるようにコンタクトプラグ形成膜（図示せず）を成膜する。ここで、このコンタクトプラグ形成膜の材料は、コンタクトプラグ１０８の材料と同等でよい。その後、成膜したコンタクトプラグ形成膜に対して、層間絶縁膜１２１が露出するまでエッチバック又はＣＭＰ処理を行なって、コンタクトプラグ形成膜からコンタクトプラグ１２３を形成する。
【０１６５】
以上説明したように、本発明の第３の実施形態に係る半導体装置及びその製造方法によると、ワードライン方向の端に位置する開口部１１５の周辺領域に形成された下部電極１１６と上部電極１２０とを接合することにより、開口部１１５内の上部電極１２０が断線した場合にも、開口部１１５に沿って形成された下部電極１１６を介して、酸素バリア１１３との導通を確保できる。
【０１６６】
また、上部電極１２０が貴金属膜からなる場合には、熱処理時の体積収縮率が大きく、密着性も悪いことから、本発明の効果が特に大きい。
【０１６７】
また、容量絶縁膜１１８に、ビスマスを含むペロブスカイト系酸化物を用いる場合には、鉛を含むペロブスカイト系酸化物と比べて高温の熱処理を必要とするため、本発明の効果が特に大きい。
【０１６８】
以上の各実施形態において、図示しないが、誘電体膜の水素雰囲気による還元を防止するために、ＳｉＮなどの水素透過防止膜を容量素子の上部若しくは下部、容量素子を覆うように、又は、容量素子を完全に囲むように形成してもよい。
【産業上の利用可能性】
【０１６９】
本発明に係る半導体装置及びその製造方法は、誘電体メモリにおける上部電極の電位引き出し構造において、その導電膜の形成後に誘電体膜になされる高温熱処理時に該導電膜が断線することを防止する効果を有する半導体装置に有用である。
【図面の簡単な説明】
【０１７０】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の第１及び第２の実施形態に係る半導体装置の構造の変形例を示す断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の構造を示す断面図である
【図１８】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】従来の半導体装置の構造を示す断面図である。
【図２３】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２４】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２５】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２６】（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２７】ドロップコンタクト部におけるアスペクト比と導電膜の断線発生確率との関係図である。
【符号の説明】
【０１７１】
１０１  半導体基板
１０２  シャロウトレンチ分離領域
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  不純物拡散層
１０６  層間絶縁膜
１０７  コンタクトホール
１０８  コンタクトプラグ
１０９  ビット配線
１１０  層間絶縁膜
１１１  コンタクホール
１１２  コンタクトプラグ
１１３  酸素バリア膜
１１３Ｂ  酸素バリア膜
１１４  層間絶縁膜
１１５  開口部
１１６  下部電極
１１６Ａ  下部電極形成膜
１１７  凹部
１１８  容量絶縁膜
１１８Ａ  容量絶縁膜形成膜
１１９  開口部
１２０  上部電極
１２０Ａ  上部電極形成膜
１２１  層間絶縁膜
１２２  コンタクトホール
１２３  コンタクトプラグ
５０１  半導体基板
５０２  シャロウトレンチ分離領域
５０３  不純物拡散層
５０４  層間絶縁膜
５０５  コンタクトプラグ
５０６  酸素バリア膜
５０７  層間絶縁膜
５０８  開口部
５０９  下部電極
５０９Ａ  下部電極形成膜
５１０  容量絶縁膜
５１０Ａ  容量絶縁膜形成膜
５１１  上部電極
５１１Ａ  上部電極形成膜
５１２  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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