(57)【要約】【課題】  メモリアクセス動作を改善するべく複数のバンクを用いてヒストグラムを生成する。【解決手段】  各バンクには同じアドレスラインが設けられているが、アドレス制御ロジックによって連続するＲＭＷサイクルはそれぞれ異なるバンクが処理するように保証されているので、前のＲＭＷサイクルがあるバンクでまだ実行されている間であっても、別のＲＭＷサイクルを別のバンクで開始することができる。ＲＭＷサイクルの開始をラップアラウンド方式で交互にずらすことまたは段階的にすることによって、各ヒストグラムビンは複数のバンクにわたることになるが、利用されるバンクの数が１つである場合よりも試験を高速に行うことができる。ヒストグラムデータを取得すると、特定のビンに対応付けられる各バンクのメモリ領域を加算して、そのビンの合計カウントを算出する。【選択図】  図２Ａ
2009104605.tif 000002
【特許請求の範囲】
【請求項１】
ヒストグラムデータを収集する場合に段階的なリード／モディファイ／ライト（ＲＭＷ）サイクルを可能とする装置であって、
それぞれが共通のアドレス入力を有する複数のメモリバンクと、
前記複数のメモリバンクのそれぞれに接合されており、連続するクロックサイクル毎に前記複数のメモリバンクのうち一の異なるメモリバンクがＲＭＷサイクルを開始するように、前記複数のメモリバンクのそれぞれに対して交互制御コマンドを生成する、バンク制御論理回路と
を備える装置。
【請求項２】
前記複数のメモリバンクは、２つ以上の個別のメモリを有する
請求項１に記載の装置。
【請求項３】
前記複数のメモリバンクは、単一のパッケージ内に含まれている
請求項１に記載の装置。
【請求項４】
各メモリバンクの同じアドレスに格納されているカウントを加算して特定のビンのカウントを得て、この加算処理をアドレス毎に繰り返して全てのビンのカウントを算出する加算器論理回路
をさらに備える、請求項１に記載の装置。
【請求項５】
請求項１に記載の装置を備える
試験サイト。
【請求項６】
請求項５に記載の試験サイトを備える
試験システム。
【請求項７】
ヒストグラムデータを収集する場合に段階的なリード／モディファイ／ライト（ＲＭＷ）サイクルを可能とする方法であって、
メモリをそれぞれが共通のアドレス入力を有する複数のメモリバンクに分割することと、
連続するクロックサイクル毎に前記複数のメモリバンクのうち一の異なるメモリバンクがＲＭＷサイクルを開始するように、前記複数のメモリバンクのそれぞれに対して交互制御コマンドを生成することと
を含む方法。
【請求項８】
複数の個別のメモリを利用して前記複数のメモリバンクを形成すること
をさらに含む、請求項７に記載の方法。
【請求項９】
複数のメモリバンクを含む単一のメモリパッケージを利用すること
をさらに含む、請求項７に記載の方法。
【請求項１０】
各メモリバンクの同じアドレスに格納されているカウントを加算して特定のビンのカウントを得て、全てのビンのカウントを算出するべくこの加算処理をアドレス毎に繰り返すこと
をさらに含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヒストグラムの生成に関する。特に、ヒストグラムデータを格納するためのメモリを複数のバンクに分割して段階的にリード／モディファイ／ライト（ＲＭＷ）サイクルを実現することに関する。
【背景技術】
【０００２】
既知の入力信号に応じて準予測可能な複数ビットの出力を生成することができるタイプの半導体デバイスに対する試験は、所定の時間にわたって既知の信号を与えてその期間内での特定の複数ビットの出力の発生回数を取得することで実施され得る。観察対象の特定の複数ビットの出力はそれぞれ「ビン」と呼ばれ、所定の試験期間の終了時における各ビン内のカウント数を用いてヒストグラムを生成し得る。このようにして生成されるヒストグラムにはさまざまな用途があり（例えば、数的分析など）、被試験デバイス（ＤＵＴ）の良否を判断したり、または性能パラメータを判断するのに利用される。
【０００３】
このような方法で試験され得るデバイスの１つにＡＤＣがある。ＡＤＣはアナログ入力信号に応じて複数ビットの出力（本明細書では「コード」とも呼ぶ）を生成する。ＡＤＣを試験するために利用される入力信号は通常、サイン波である。サイン波は「クリーン」な状態（スプリアス周波数が略無い状態）で生成するのが比較的容易である。サイン波がＡＤＣの入力に印加されると、入力信号はアナログの電圧レベルの最小値と最大値との間で変化し、ＡＤＣはこのアナログ電圧レベルに応じて複数ビットのデジタル信号を出力する。時間が経過するに従って、ＡＤＣの良否を示すヒストグラムが生成され得る。
【０００４】
図１Ａは、ＤＵＴに対して試験を行い上述したようなヒストグラムを生成するべく利用され得る試験システム１００をハイレベルな観点から見て示したブロック図の一例である。図１Ａは単に例を示しているに過ぎず、当業者には公知のほかの多くの試験システムの構成も利用され得ることを強調しておきたい。図１Ａによると、モジュール１０２は、基準生成器、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）、または波形生成器などの機器といった機能ユニットであってもよい。モジュール１０２に対する物理的接続は、スイッチマトリクスネットワーク１０６を有するモジュール接続提供部１０４を介して得られるとしてもよい。スイッチマトリクスネットワーク１０６は、ロジック、配線およびピンを含むとしてもよい。
【０００５】
システムコントローラ１０８は通常、ユーザとの対話ポイントである。システムコントローラ１０８は、サイトコントローラ１１０へのゲートウェイを提供するとともに、サイト／ＤＵＴが複数存在する環境において複数のサイトコントローラを同期させる。１つのシステムコントローラ１０８と複数のサイトコントローラ１１０は、マスター／スレーブ構成で動作するとしてもよい。システムコントローラ１０８は、システム全体の動作を制御して、特定のサイトコントローラ１１０が実行すべき機能を判断する。各サイトコントローラ１１０はそれ自体で、ＤＵＴ１１２を試験するには十分である。サイトコントローラ１１０は、試験サイト１１４内のさまざまなモジュール１０２の動作を制御および監視する。試験サイト１１４は、単一のＤＵＴ１１２の試験に関連する機能を持つモジュール１０２の集まりである。各サイトコントローラ１１０は１または複数の試験サイト１１４を制御し得る。
【０００６】
上述したように、サイン波のような入力信号が基準生成モジュール（試験サイト１１４内のモジュール１０２の１つ）からＤＵＴ１１２に与えられるとしてもよい。ＤＵＴからの複数ビットの出力が別のモジュール１０２にフィードバックされて、そのモジュール１０２がＤＵＴから受け取った複数ビットの出力それぞれのカウントを累積する。
【０００７】
図１Ｂは、試験サイト１１４およびＤＵＴ１１２の一例をより詳細に示す図である。図１Ｂによると、ＤＵＴ１１２はＡＤＣで、モジュール１０２＿ＡはＡＤＣの入力に与えられるサイン波を生成する。ＡＤＣは、Ｎビットのデジタル出力を生成して、Ｎビットのデジタル出力はモジュール１０２＿Ｂ内のメモリ１１６のアドレスラインに接続される。ＡＤＣの各サンプリングにおいて、Ｎビットのデジタル出力はメモリ１１６に対してアドレスを指定して、指定アドレスに格納されるカウントが読み出されて、修正されて（１だけインクリメントされて）、指定アドレスに書き戻される（リード／モディファイ／ライト（ＲＭＷ）サイクル）。
【０００８】
メモリ内でＲＭＷサイクルを実行するためにかかる時間に関して非効率性が指摘されている。例えば、ＤＲＡＭメーカーが定義する外部ＤＲＡＭプロトコルでは、アドレスが提示され得る時点とデータが提示され得る時点との間に、プリチャージ遅延のために、遅延期間が設けられている。このようなレイテンシによって、試験実行速度に制限が生じてしまう。このため、ＤＲＡＭの場合にはＲＭＷサイクルを実行するために必要なクロックサイクルが比較的多くなってしまい、その結果、ヒストグラムデータを収集するプロセスが遅くなってしまう。
【０００９】
以上より、ヒストグラムデータを収集する場合に特定のコードのカウントを複数回インクリメントする機能を改善する必要がある。
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明の実施形態は、ヒストグラムデータを格納するためのメモリを複数のバンクに分割して段階的にＲＭＷサイクルを実現することに関する。各バンクには同一のアドレスラインが与えられているが、連続するＲＭＷサイクルはそれぞれ異なるバンクによって処理されることがアドレス制御ロジックによって保証されている。このため、前のＲＭＷサイクルがあるバンクでまだ実行されている間であっても、別のＲＭＷサイクルを別のバンクで開始することができる。ＲＭＷサイクルの開始をラップアラウンド方式で交互にずらすことまたは段階的にすることによって、各ヒストグラムビンは複数のバンクにわたることになるが、利用されるバンクの数が１つである場合よりも試験を高速に行うことができる。ヒストグラムデータを取得すると、特定のビンに対応付けられる各バンクのメモリ領域が加算されて、そのビンの合計カウントが算出される。
【図面の簡単な説明】
【００１１】
【図１Ａ】ＤＵＴの試験を実行してヒストグラムを生成するために用いられ得る試験システムを示すブロック図の一例である。
【００１２】
【図１Ｂ】サイン波を生成して特定の出力コードの発生回数を計数するためのモジュールを含む試験サイトの一例を示す図である。
【００１３】
【図２Ａ】本発明の実施形態に係る、段階的にＲＭＷサイクルを実現するべく複数のバンクに分割されているＤＲＡＭの一例を示す図である。
【００１４】
【図２Ｂ】本発明の実施形態に係る、ＡＤＣに対して試験の一例が実行された後に複数のＤＲＡＭバンクのビンに格納されているカウントの一例と、複数のバンクにわたってビンを合計して完全なヒストグラムデータを生成する様子を示す図である。
【発明を実施するための最良の形態】
【００１５】
以下では好ましい実施形態を説明するが、本明細書の一部を成す添付図面に言及するとともに、添付図面では本発明を実施し得る具体的な実施形態を例示する。本発明の好ましい実施形態の範囲を逸脱することなく他の実施形態も利用され得るとともに構造を変更し得ると理解されたい。
【００１６】
本発明の実施形態は、ヒストグラムデータを格納するためのメモリを複数のバンクに分割して段階的にＲＭＷサイクルを実現することに関する。各バンクには同じアドレスラインが設けられているが、アドレス制御ロジックによって連続するＲＭＷサイクルはそれぞれ異なるバンクが処理するように保証されているので、前のＲＭＷサイクルがあるバンクでまだ実行されている間に別のＲＭＷサイクルを別のバンクで開始させることができる。ＲＭＷサイクルの開始をラップアラウンド方式で交互にずらすことまたは段階的にすることによって、各ヒストグラムビンは複数のバンクにわたることになるが、利用されるバンクの数が１つである場合よりも試験を高速に行うことができる。ヒストグラムデータを取得すると、特定のビンに対応付けられる各バンクのメモリ領域を加算して、そのビンの合計カウントを算出する。
【００１７】
本明細書において本発明はサイン波で駆動される１以上のＡＤＣを試験するという例に基づいて説明されているが、これは例示に過ぎず、本発明の実施形態は、任意の既知の入力信号に応じて予測可能な複数ビットの出力を生成することができるデバイスであればどのようなデバイスにも応用可能であると同時に、試験以外の状況においてもヒストグラムデータの収集について応用可能であることを理解されたい。
【００１８】
ＤＲＡＭメーカーが定義する外部ＤＲＡＭプロトコルでは、アドレスが提示され得る時点とデータが提示され得る時点との間に、プリチャージ遅延のために、遅延期間が設けられている。このため、ＤＲＡＭの場合にはＲＭＷサイクルを実行するために必要なクロックサイクルが比較的多くなってしまい、その結果、ヒストグラムデータを収集するプロセスが遅くなってしまう。
【００１９】
図２Ａは、本発明の実施形態に係る、段階的なＲＭＷサイクルを実現するべく複数のバンク２０２、２０４、２０６および２０８に分割されているＤＲＡＭ２００の一例を示す図である。各バンクには同じアドレスライン２１０が設けられているが、アドレスまたはバンク制御論理回路２１２によって連続するＲＭＷサイクルはそれぞれ異なるバンクが処理するように保証されているので、前のＲＭＷサイクルがあるバンクでまだ実行されている間であっても、別のＲＭＷサイクルを別のバンクで開始することができる。バンク制御論理回路２１２は、当業者には公知のロジックを用いて、各バンクに連続してアクセスするべく読出および／または書込イネーブルラインを多重化するとしてもよい。ＲＭＷサイクルの開始をラップアラウンド方式で交互にずらすことまたは段階的にすることによって、各ヒストグラムビンは複数のバンクにわたることになるが、利用されるバンクの数が１つである場合よりも試験を４倍高速に行うことができる（図２Ａに示す具体例の場合）。図２Ａの簡略図に示す例によると、各バンクは８個のビンを含む（ビン０〜ビン７）。例を挙げて説明すると、ビン０、ビン０、ビン１、ビン２、およびビン３に対応するコードを連続してＡＤＣから受け取る場合、バンク２０２のビン０のカウントと、バンク２０４のビン０のカウントと、バンク２０６のビン１のカウントと、バンク２０８のビン２のカウントと、バンク２０２のビン３のカウントとがこの順でインクリメントされ得る。
【００２０】
当業者におかれては、図２Ａに示す構成が明瞭性を優先したために簡略化されていることとロジックへのクロック配信ネットワークおよびメモリ等の構成要素は図面に示されていないことを、理解されたい。また、試験開始に先立ってメモリをクリアするべく、メモリをクリアする機構が必要とされる。
【００２１】
図２Ｂは、ＡＤＣに対する試験の一例が完了した後に、バンク２０２、２０４、２０６および２０８のビン０〜ビン７に格納されているカウントを示す図である。試験に対して完全なヒストグラム２１４を生成するべく、バンク２０２、２０４、２０６および２０８はそれぞれ加算されるとしてもよい。つまり、各バンクの同じアドレスに格納されているカウントを加算すると、特定のビンのカウントが算出され、この処理をアドレス毎に繰り返してすべてのビンについてカウントを算出する。この加算処理は、当業者には公知であるが、直接的な加算器論理回路５１６によって実行され得る。
【００２２】
本発明の実施形態は通常、各ヒストグラムビンをＮ個の異なるビンに分割して、Ｎ個のビンはそれぞれ、同じビンに連続してアクセスするよりも高速に、連続してアクセスすることができる。Ｎ個のビンはその後、終了時に足し合わせられる。ビンの分割は、複数のバンクを含む標準的な汎用ＤＲＡＭを用いることで実現され得る。そのようなＤＲＡＭの例を挙げると、Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．社のＭＴ４７Ｈ６４Ｍ１６データシートに記載されているＤＤＲ２  ＳＤＲＡＭなどがある。該データシートの内容は参照により本願に組み込まれる。これに代えて、複数の個別のメモリを段階的制御ロジックと共に用いることによって、交互にずらして個別のメモリに書き込むことができるようになるとしてもよい。
【００２３】
本発明は添付図面を参照しつつ実施形態に基づいて完全に説明されているが、さまざまな変更および変形が当業者には明らかであることに注意されたい。そういった変更および変形は、本願特許請求の範囲が定義する本発明の範囲内に含まれるものと理解されたい。
【図１Ａ】
2009104605.tif 000003
【図１Ｂ】
2009104605.tif 000004
【図２Ａ】
2009104605.tif 000005
【図２Ｂ】
2009104605.tif 000006
【手続補正書】
【提出日】平成21年1月14日(2009.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ヒストグラムデータを収集する場合に段階的なリード／モディファイ／ライト（ＲＭＷ）サイクルを可能とする装置であって、
それぞれが共通のアドレス入力を有する複数のメモリバンクと、
前記複数のメモリバンクのそれぞれに接合されており、連続するクロックサイクル毎に前記複数のメモリバンクのうち一の異なるメモリバンクがＲＭＷサイクルを開始するように、前記複数のメモリバンクのそれぞれに対して交互制御コマンドを生成する、バンク制御論理回路と
を備える装置。
【請求項２】
前記複数のメモリバンクは、２つ以上の個別のメモリを有する
請求項１に記載の装置。
【請求項３】
前記複数のメモリバンクは、単一のパッケージ内に含まれている
請求項１に記載の装置。
【請求項４】
各メモリバンクの同じアドレスに格納されているカウントを加算して特定のビンのカウントを得て、この加算処理をアドレス毎に繰り返して全てのビンのカウントを算出する加算器論理回路
をさらに備える、請求項１から請求項３の何れかに記載の装置。
【請求項５】
請求項１から請求項４の何れかに記載の装置を備える
試験サイト。
【請求項６】
請求項５に記載の試験サイトを備える
試験システム。
【請求項７】
ヒストグラムデータを収集する場合に段階的なリード／モディファイ／ライト（ＲＭＷ）サイクルを可能とする方法であって、
メモリをそれぞれが共通のアドレス入力を有する複数のメモリバンクに分割することと、
連続するクロックサイクル毎に前記複数のメモリバンクのうち一の異なるメモリバンクがＲＭＷサイクルを開始するように、前記複数のメモリバンクのそれぞれに対して交互制御コマンドを生成することと
を含む方法。
【請求項８】
複数の個別のメモリを利用して前記複数のメモリバンクを形成すること
をさらに含む、請求項７に記載の方法。
【請求項９】
複数のメモリバンクを含む単一のメモリパッケージを利用すること
をさらに含む、請求項７に記載の方法。
【請求項１０】
各メモリバンクの同じアドレスに格納されているカウントを加算して特定のビンのカウントを得て、全てのビンのカウントを算出するべくこの加算処理をアドレス毎に繰り返すこと
をさらに含む、請求項７から請求項９の何れかに記載の方法。
【外国語明細書】
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