(57)【要約】【課題】複数の導電層を電気的に接続するコンタクト部の近傍におけるリーク電流を効果的に抑制可能な半導体装置を提供する。【解決手段】半導体基板１の主表面に形成され、低濃度不純物領域５ｂと高濃度不純物領域５ａとを有する不純物領域と、低濃度不純物領域５ｂと隣り合う位置の上記主表面上に形成されたゲート電極４と、ゲート電極４の一方の側壁上に形成されたサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在し高さの低いサイドウォール絶縁膜１２ａ，１２ｂと、この高さの低いサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆いゲート電極４の他方の側壁に達するシリコン窒化膜９ａと、シリコン窒化膜９ａを覆うように形成され上記不純物領域とゲート電極４との双方と電気的に接続されたプラグ１１とを備える。【選択図】図１
2009147161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成され、低濃度不純物領域と、該低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域とを有する不純物領域と、
前記低濃度不純物領域と隣り合う位置の前記主表面上に形成された第１導電層と、
前記第１導電層の一方の側壁上に形成された第１側壁絶縁膜と、
前記低濃度不純物領域上から前記第１導電層の他方の側壁上に延在し、前記第１側壁絶縁膜よりも高さの低い第２側壁絶縁膜と、
前記第２側壁絶縁膜と前記低濃度不純物領域とを覆い、前記第１導電層の他方の側壁に達する第３側壁絶縁膜と、
前記第３側壁絶縁膜を覆うように形成され、前記不純物領域と前記第１導電層との双方と電気的に接続された第２導電層と、
を備えた半導体装置。
【請求項２】
前記半導体基板の主表面上に形成され、前記主表面と前記第１導電層とに達するコンタクトホールを有する層間絶縁膜と、
前記コンタクトホールの側壁上に形成された第４側壁絶縁膜とをさらに備え、
前記第２導電層は、前記コンタクトホール内であって前記第４側壁絶縁膜上に形成された、請求項１に記載の半導体装置。
【請求項３】
前記第１と第２側壁絶縁膜は、それぞれ複数の絶縁膜で構成される、請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板の主表面上に第１絶縁膜を介して第１導電層を選択的に形成する工程と、
前記第１導電層と隣り合う位置の前記主表面に低濃度不純物領域を形成する工程と、
前記第１導電層の一方の側壁上に第１側壁絶縁膜を形成し、前記低濃度不純物領域上から前記第１導電層の他方の側壁上に第２側壁絶縁膜を形成する工程と、
前記第２側壁絶縁膜と隣り合う位置の前記主表面に前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を形成する工程と、
前記第１導電層、前記低濃度不純物領域および前記高濃度不純物領域を覆うように前記半導体基板の主表面上に層間絶縁膜を形成する工程と、
前記第１導電層と前記高濃度不純物領域とに達するコンタクトホールを前記層間絶縁膜に形成するとともに前記第２側壁絶縁膜の高さを減じる工程と、
前記第２側壁絶縁膜を覆うように前記層間絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングすることにより、前記第２側壁絶縁膜と前記低濃度不純物領域とを覆い前記第１導電層の他方の側壁に達する第３側壁絶縁膜を形成する工程と、
第３側壁絶縁膜を覆うように前記コンタクトホール内に第２導電層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記コンタクトホールの形成工程は、前記第２側壁絶縁膜の高さを減じることで前記第１導電層の他方の側壁の一部表面を露出させる工程を含み、
前記第３側壁絶縁膜を形成する工程は、露出した前記第１導電層の他方の側壁の一部表面上に達するように前記第３側壁絶縁膜を形成する工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第３側壁絶縁膜を形成する工程は、前記第３側壁絶縁膜の形成と同時に前記コンタクトホールの側壁上に第４側壁絶縁膜を形成する工程を含み、
前記第２導電層の形成工程は、前記コンタクトホール内に前記第３側壁絶縁膜上から前記第４側壁絶縁膜上にわたって前記第２導電層を形成する工程を含む、請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板の主表面上に第１絶縁膜を介して第１導電層を選択的に形成する工程と、
前記第１導電層と隣り合う位置の前記主表面に低濃度不純物領域を形成する工程と、
前記第１導電層の一方の側壁上に第１側壁絶縁膜を形成し、前記第１導電層の他方の側壁上に第２側壁絶縁膜を形成する工程と、
前記第２側壁絶縁膜と隣り合う位置の前記主表面に前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を形成する工程と、
前記第１と第２側壁絶縁膜を除去する工程と、
前記第１導電層、前記低濃度不純物領域および前記高濃度不純物領域を覆うように前記半導体基板の主表面上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に層間絶縁膜を形成する工程と、
前記第１導電層と前記高濃度不純物領域とに達するコンタクトホールを前記層間絶縁膜に形成するとともに、前記第１導電層の他方の側壁上に位置する前記第２絶縁膜の高さを減じる工程と、
前記第１導電層の他方の側壁上の前記第２絶縁膜を覆うように前記層間絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングすることにより、前記第２絶縁膜と前記低濃度不純物領域とを覆い前記第１導電層の他方の側壁に達する第３側壁絶縁膜を形成する工程と、
第３側壁絶縁膜を覆うように前記コンタクトホール内に第２導電層を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、複数の導電層に跨るコンタクト部を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体デバイスにおいては、複数の導電層に跨るように設けられ、該複数の導電層を電気的に接続するコンタクト部の一例であるシェアードコンタクト部が形成される場合がある。
【０００３】
このシェアードコンタクト部を有する半導体デバイスが、たとえば特開２００６−１００３７８号公報や特開２００１−４４２９４号公報等に記載されている。
【特許文献１】特開２００６−１００３７８号公報
【特許文献２】特開２００１−４４２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シェアードコンタクト部の中には、半導体基板上に絶縁膜を介して形成されたゲート電極のような配線層と、該配線層と隣り合う位置に形成された不純物領域とを電気的に接続するものがある。この場合、シェアードコンタクト部は、配線層上から不純物領域上にわたるコンタクトホールと、該コンタクトホール内に形成され配線層と不純物領域とを電気的に接続する導電層とを備えることとなる。
【０００５】
不純物領域が低濃度領域を有する場合には、たとえば低濃度領域を覆うように配線層の側壁上にサイドウォール絶縁膜を形成し、該サイドウォール絶縁膜によりコンタクト部における導電層と低濃度領域とが接触しないようにすることが考えられる。
【０００６】
しかし、たとえば微細化を進める一方で層間容量を低減するために層間絶縁膜を厚くすると、コンタクトホール形成のためのエッチング時に、サイドウォール絶縁膜と層間絶縁膜とのエッチング選択比を確保するのが困難となる場合がある。この場合には、コンタクトホールの形成の際にサイドウォール絶縁膜もエッチングされることとなり、サイドウォール絶縁膜の高さが低くなってしまう。また、コンタクトホール内にバリアメタルを形成する場合には、バリアメタルの形成前にスパッタエッチングを行なうことがあるが、このスパッタエッチングによっても、サイドウォール絶縁膜がエッチングされ、サイドウォール絶縁膜の高さがさらに低くなってしまう。
【０００７】
このようにサイドウォール絶縁膜の高さが低くなると、サイドウォール絶縁膜によって低濃度領域を確実に覆うことが困難となり、シェアードコンタクト部の導電層と、不純物領域の低濃度領域とが接触する危険性が高くなる。そして、シェアードコンタクト部の導電層と不純物領域の低濃度領域とが接触すると、シェアードコンタクト部の導電層から半導体基板への接合リーク電流が発生し易くなるという問題が生じる。
【０００８】
本発明は、上記のような課題を解決するためになされたものであり、複数の導電層を電気的に接続するコンタクト部あるいはの近傍におけるリーク電流を効果的に抑制可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板の主表面に形成され、低濃度不純物領域と、該低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域とを有する不純物領域と、低濃度不純物領域と隣り合う位置の上記主表面上に形成された第１導電層と、第１導電層の一方の側壁上に形成された第１側壁絶縁膜と、低濃度不純物領域上から第１導電層の他方の側壁上に延在し第１側壁絶縁膜よりも高さの低い第２側壁絶縁膜と、第２側壁絶縁膜と低濃度不純物領域とを覆い第１導電層の他方の側壁に達する第３側壁絶縁膜と、第３側壁絶縁膜を覆うように形成され上記不純物領域と第１導電層との双方と電気的に接続された第２導電層とを備える。
【００１０】
上記半導体装置は、半導体基板の主表面上に形成され主表面と第１導電層とに達するコンタクトホールを有する層間絶縁膜と、コンタクトホールの側壁上に形成された第４側壁絶縁膜とをさらに備えるものであってもよい。この場合、第２導電層は、コンタクトホール内であって第４側壁絶縁膜上に形成される。また、第１と第２側壁絶縁膜は、それぞれ複数の絶縁膜で構成されるものであってもよい。
【００１１】
本発明に係る半導体装置の製造方法は、１つの局面では、次の各工程を備える。半導体基板の主表面上に第１絶縁膜を介して第１導電層を選択的に形成する。第１導電層と隣り合う位置の上記主表面に低濃度不純物領域を形成する。第１導電層の一方の側壁上に第１側壁絶縁膜を形成し、低濃度不純物領域上から第１導電層の他方の側壁上に第２側壁絶縁膜を形成する。第２側壁絶縁膜と隣り合う位置の上記主表面に低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を形成する。第１導電層、低濃度不純物領域および高濃度不純物領域を覆うように半導体基板の主表面上に層間絶縁膜を形成する。第１導電層と高濃度不純物領域とに達するコンタクトホールを層間絶縁膜に形成するとともに第２側壁絶縁膜の高さを減じる。第２側壁絶縁膜を覆うように層間絶縁膜上に第２絶縁膜を形成する。第２絶縁膜をエッチングすることにより、第２側壁絶縁膜と低濃度不純物領域とを覆い第１導電層の他方の側壁に達する第３側壁絶縁膜を形成する。第３側壁絶縁膜を覆うようにコンタクトホール内に第２導電層を形成する。
【００１２】
上記コンタクトホールの形成工程は、第２側壁絶縁膜の高さを減じることで第１導電層の他方の側壁の一部表面を露出させる工程を含むものであってもよい。また、上記第３側壁絶縁膜を形成する工程は、露出した第１導電層の他方の側壁の一部表面上に達するように第３側壁絶縁膜を形成する工程を含むものであってもよい。
【００１３】
上記第３側壁絶縁膜を形成する工程は、第３側壁絶縁膜の形成と同時にコンタクトホールの側壁上に第４側壁絶縁膜を形成する工程を含むものであってもよく、上記第２導電層の形成工程は、コンタクトホール内に第３側壁絶縁膜上から第４側壁絶縁膜上にわたって第２導電層を形成する工程を含むものであってもよい。
【００１４】
本発明に係る半導体装置の製造方法は、他の局面では、次の各工程を備える。半導体基板の主表面上に第１絶縁膜を介して第１導電層を選択的に形成する。第１導電層と隣り合う位置の上記主表面に低濃度不純物領域を形成する。第１導電層の一方の側壁上に第１側壁絶縁膜を形成し、第１導電層の他方の側壁上に第２側壁絶縁膜を形成する。第２側壁絶縁膜と隣り合う位置の上記主表面に低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を形成する。第１と第２側壁絶縁膜を除去する。第１導電層、低濃度不純物領域および高濃度不純物領域を覆うように半導体基板の主表面上に第２絶縁膜を形成する。第２絶縁膜上に層間絶縁膜を形成する。第１導電層と高濃度不純物領域とに達するコンタクトホールを層間絶縁膜に形成するとともに、第１導電層の他方の側壁上に位置する第２絶縁膜の高さを減じる。第１導電層の他方の側壁上の第２絶縁膜を覆うように層間絶縁膜上に第３絶縁膜を形成する。第３絶縁膜をエッチングすることにより、第２絶縁膜と低濃度不純物領域とを覆い第１導電層の他方の側壁に達する第３側壁絶縁膜を形成する。第３側壁絶縁膜を覆うようにコンタクトホール内に第２導電層を形成する。
【発明の効果】
【００１５】
本発明によれば、高さの低い側の側壁絶縁膜を覆うように更なる側壁絶縁膜を形成しているので、この更なる側壁絶縁膜によって低濃度不純物領域を覆うことができる。それにより、低濃度不純物領域と、コンタクトホール内の導電層とが接触するのを回避することができ、当該接触に起因するリーク電流を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図１〜図３２を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の部分断面図である。図１に示すように、本実施の形態１における半導体装置は、主表面を有する半導体基板１と、この半導体基板１の主表面に選択的に形成された素子分離領域２と、素子分離領域２によって規定される活性領域と、半導体基板１の主表面上に形成された各種素子とを備える。
【００１７】
半導体基板１としては、たとえばシリコン基板を使用することができる。ｐ型とｎ型のいずれのシリコン基板も使用可能である。本実施の形態１では、素子の一例としてｐ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)トランジスタを半導体基板１の主表面上に形成する例について説明するが、ｎ型ＭＯＳトランジスタ等の他の任意の素子を形成してもよい。ｐ型ＭＯＳトランジスタを形成する場合には、ｎ型シリコン基板を使用することが考えられるが、ｐ型シリコン基板にｎウェル等のｎ型領域を形成し、該ｎ型領域上にｐ型ＭＯＳトランジスタを形成することも考えられる。
【００１８】
素子分離領域２としては、図１の例では、トレンチ分離構造を採用している。より詳しくは、半導体基板１の主表面にトレンチを形成し、該トレンチ内にシリコン酸化膜等の絶縁膜を埋込むことで、トレンチ分離構造を形成している。しかし、これ以外の任意の素子分離構造を採用可能である。
【００１９】
図１に示すように、素子分離領域２に囲まれる活性領域上にＭＯＳトランジスタを形成する。ＭＯＳトランジスタは、ソースあるいはドレインとして機能する不純物領域と、ゲート電極とを備える。不純物領域は、本実施の形態１ではｐ型の不純物領域であり、相対的に高濃度のｐ型不純物を含む高濃度不純物領域５ａと、相対的に低濃度のｐ型不純物を含む低濃度不純物領域５ｂとを有する。
【００２０】
高濃度不純物領域５ａに含まれるｐ型不純物の濃度は、たとえば２×１０15ｃｍ−３程度であり、低濃度不純物領域５ｂに含まれるｐ型不純物の濃度は、たとえば２×１０14ｃｍ−３程度である。なお、不純物領域がｎ型不純物領域である場合には、高濃度不純物領域５ａに含まれるｎ型不純物の濃度は、たとえば４×１０15ｃｍ−３程度であり、低濃度不純物領域５ｂに含まれるｎ型不純物の濃度は、たとえば４×１０14ｃｍ−３程度である。
【００２１】
ゲート電極（第１導電層）４は、低濃度不純物領域５ｂ間に挟まれるチャネル領域上にゲート絶縁膜３を介して形成される。つまり、ゲート電極４は、低濃度不純物領域５ｂと隣り合う位置の半導体基板１の主表面上に形成される。このゲート電極４は、不純物をドープしたポリシリコン等の導電層で形成することができる。該ゲート電極４は、単層の導電層で形成してもよいが、複数層の導電層で形成してもよい。
【００２２】
本実施の形態１では、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ-ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）構造を採用し、高濃度不純物領域５ａの表面と、ゲート電極４の表面にシリサイド層５ａ１，４ａを形成している。このようにシリサイド層５ａ１，４ａを形成することにより、高濃度不純物領域５ａやゲート電極４の抵抗を低減することができる。
【００２３】
ゲート電極４の一方の側壁上には、サイドウォール絶縁膜１２ａ，１２ｂ（第１側壁絶縁膜）が形成され、ゲート電極４の他方の側壁上には、サイドウォール絶縁膜１２ａ，１２ｂ（第２側壁絶縁膜）が形成される。サイドウォール絶縁膜１２ａは、たとえばＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  ＯｒｔｈｏＳｉｌｉｃａｔｅ）で形成することができ、サイドウォール絶縁膜１２ｂは、シリコン窒化膜等で形成することができる。サイドウォール絶縁膜１２ａ，１２ｂは典型的には異なる材質の絶縁膜で構成されるが、同じ種類の絶縁膜で構成することもできる。また、図１の例では、２つの絶縁膜を組合せてサイドウォール絶縁膜を形成しているが、単層あるいは３層以上の絶縁膜を積層する等して組合せてサイドウォール絶縁膜を形成してもよい。サイドウォール絶縁膜を複数の絶縁膜で構成することにより、ある程度の平面幅（上方から見た幅）を有するサイドウォール絶縁膜を容易に形成することができる。また、ゲート電極４側のサイドウォール絶縁膜１２ａをシリコン酸化膜で構成することにより、この酸化膜を応力緩衝膜として機能させることができる。
【００２４】
図１に示すように、ゲート電極４の他方の側壁（図１の左側の側壁）上のサイドウォール絶縁膜１２ａ，１２ｂの高さが、ゲート電極４の一方の側壁（図１の右側の側壁）上のサイドウォール絶縁膜１２ａ，１２ｂの高さよりも低くなっている。また、ゲート電極４の他方の側壁上のサイドウォール絶縁膜１２ａ，１２ｂは、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在しているが、低濃度不純物領域５ｂの表面全面を覆ってはいない。
【００２５】
ゲート電極４の他方の側壁上のサイドウォール絶縁膜１２ａ，１２ｂを覆うようにサイドウォール絶縁膜９ａ（第３側壁絶縁膜）を形成する。このサイドウォール絶縁膜９ａは、シリコン酸化膜やシリコン窒化膜等の絶縁膜で形成することができる。図１に示すように、サイドウォール絶縁膜９ａは、サイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆い、ゲート電極４の他方の側壁に達するように形成される。図１の例では、サイドウォール絶縁膜１２ａ，１２ｂよりも上方に位置するゲート電極４の他方の側壁の上側部分のほぼ全体を覆うようにサイドウォール絶縁膜９ａを形成している。
【００２６】
上記のようにサイドウォール絶縁膜９ａで低濃度不純物領域５ｂを覆うことにより、後述するバリアメタル膜のようなコンタクト部の導電層が低濃度不純物領域５ｂと接触するのを回避することができ、上記導電層と、低濃度不純物領域５ｂを含む不純物領域とのコンタクト部あるいはその近傍におけるリーク電流を効果的に抑制することができる。
【００２７】
図１に示すように、半導体基板１の主表面上にシリコン窒化膜６を形成する。このシリコン窒化膜６は、ゲート電極４の一方の側壁（図１の右側の側壁）上のサイドウォール絶縁膜１２ａ，１２ｂ上からゲート電極４の上面上にまで延在している。このシリコン窒化膜６上に、シリコン酸化膜等の絶縁膜で構成される層間絶縁膜７を形成する。この層間絶縁膜７は、単層の絶縁膜で構成してもよいが、複数の絶縁膜で構成してもよい。
【００２８】
層間絶縁膜７は、図１に示すように、コンタクトホール８ａ，８ｂを有する。コンタクトホール８ａは、半導体基板１の主表面（高濃度不純物領域５ａ）とゲート電極４との双方に達するように形成される。他方、コンタクトホール８ｂは、ゲート電極４から離隔した位置で半導体基板１の主表面（高濃度不純物領域５ａ）に達するように形成される。
【００２９】
コンタクトホール８ａの側壁上には、シリコン窒化膜９ｂ（第４側壁絶縁膜）を形成する。コンタクトホール８ａ内であってシリコン窒化膜９ａ，９ｂ上に、バリアメタル膜１０を介してプラグ１１（第２導電層）を形成する。ここで、シリコン窒化膜９ａ，９ｂを形成することにより、コンタクトホール８ａの開口部から内部に向けて内周面を若干傾斜させたような状態とすることができ、バリアメタル膜１０の形成が容易となる。上記のバリアメタル膜１０とプラグ１１は、不純物領域とゲート電極４との双方に電気的に接続される。つまり、コンタクトホール８ａおよびその内部の導電層と、該導電層が電気的に接続される複数の導電層とによって、シェアードコンタクト部が形成されることとなる。
【００３０】
なお、バリアメタル膜１０としては、たとえばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層構造を採用することができ、プラグ１１としては、タングステン（Ｗ）等の高融点金属層を採用することができる。
【００３１】
コンタクトホール８ｂの側壁上にも、シリコン窒化膜９ｂを形成する。コンタクトホール８ｂ内であってシリコン窒化膜９ｂ上に、バリアメタル膜１０を介してプラグ１１を形成する。
【００３２】
次に、図２〜図１５を用いて、上述の構造を有する半導体装置の製造方法について説明する。
【００３３】
図２に示すように、半導体基板１の主表面に素子分離領域２を形成する。具体的には、半導体基板１の主表面をエッチングしてトレンチを形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、半導体基板１の主表面上にシリコン酸化膜等の絶縁膜を堆積し、該絶縁膜の上面からその厚みを減じる。たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて絶縁膜の上面からその厚みを減じる。それにより、上記トレンチ内に絶縁膜を埋込むことができ、トレンチ分離構造を形成することができる。このとき、トレンチを比較的浅く形成することにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれるトレンチ分離構造を形成することができる。
【００３４】
次に、熱酸化法等の手法を用いて、半導体基板１の主表面上にシリコン酸化膜等の絶縁膜を形成する。この絶縁膜上に、ＣＶＤ法等を用いて、２００ｎｍ程度の厚みのポリシリコン膜を堆積する。このポリシリコン膜と絶縁膜とを、図２に示すように、所定形状にパターニングする。それにより、ゲート電極４（第１導電層）とゲート絶縁膜３（第１絶縁膜）とを形成することができる。
【００３５】
次に、図３に示すように、ゲート電極４をマスクとしてＢＦ２等のｐ型不純物を半導体基板１の主表面に注入する。ｐ型不純物としてＢＦ２を注入する場合、たとえば３．２ＫｅＶ、２×１０14ｃｍ−３程度の条件でＢＦ２を注入すればよい。それにより、ゲート電極４の両側に低濃度不純物領域５ｂを形成することができる。
【００３６】
次に、ＣＶＤ法等を用いて、ゲート電極４を覆うように半導体基板１の主表面上にＴＥＯＳ等の下側絶縁膜を形成する。この下側絶縁膜上に、ＣＶＤ法等を用いて、シリコン窒化膜等の上側絶縁膜を形成する。そして、これらの上側絶縁膜および下側絶縁膜に異方性エッチング処理を施す。それにより、図４に示すように、ゲート電極４の両側壁上にサイドウォール絶縁膜１２ａ，１２ｂ（第１と第２側壁絶縁膜）をそれぞれ形成することができる。
【００３７】
なお、本実施の形態では、上方からみたサイドウォール絶縁膜１２ａ，１２ｂの幅は、たとえば６０ｎｍ程度である。また、本実施の形態ではサイドウォール絶縁膜１２ａの厚みがサイドウォール絶縁膜１２ｂの厚みよりも薄くなっているが、両者を同等の厚みとすることも可能である。
【００３８】
次に、ゲート電極４およびサイドウォール絶縁膜１２ａ，１２ｂをマスクとしてＢＦ２等のｐ型不純物を半導体基板１の主表面に注入する。ｐ型不純物としてＢＦ２を注入する場合、たとえば２０ＫｅＶ、２×１０15ｃｍ−3程度の条件でＢＦ２を注入すればよい。それにより、図５に示すように、ゲート電極４および低濃度不純物領域５ｂの両側に高濃度不純物領域５ａを形成することができる。
【００３９】
次に、スパッタリング法等を用いて、ゲート電極４を覆うように半導体基板１の主表面上にチタン等の金属膜を形成する。そして、該金属膜に周知の条件で熱処理を施す。それにより、図６に示すように、ゲート電極４の上面と、高濃度不純物領域５ａの表面とに自己整合的にシリサイド層４ａ，５ａ１を形成する。なお、シリサイド層４ａ，５ａ１は省略可能である。
【００４０】
次に、図７に示すように、ＣＶＤ法等を用いて、ゲート電極４を覆うように半導体基板１の主表面上に３０ｎｍ程度の厚みのシリコン窒化膜６等の絶縁膜を形成する。このシリコン窒化膜６は、後にコンタクトホール８ａ，８ｂを形成する際のエッチングストッパ膜として機能する。
【００４１】
次に、図８に示すように、ＣＶＤ法等を用いて、層間絶縁膜７を形成する。本実施の形態１では、６００ｎｍ程度の厚みの単層のシリコン酸化膜を層間絶縁膜７として形成しているが、複数のシリコン酸化膜で層間絶縁膜７を形成してもよく、シリコン酸化膜と他の絶縁膜とを組合せた複合膜で層間絶縁膜７を形成してもよい。
【００４２】
次に、層間絶縁膜７上にレジスト膜１３を塗布し、図９に示すように、周知の手法で該レジスト膜１３を所定形成にパターニングする。このパターニングされたレジスト膜１３をマスクとして用いて、層間絶縁膜７をエッチングする。それにより、図１０に示すように、コンタクトホール８ａ，８ｂを形成する。このとき、層間絶縁膜７の下にシリコン窒化膜６を形成しているので、シリコン窒化膜６で上記エッチングを止めることができる。ただし、上記のように層間絶縁膜７が６００ｎｍ程度の厚いシリコン酸化膜で構成される場合には、シリコン窒化膜６と層間絶縁膜７とのエッチング選択比が小さくなるため、コンタクトホール８ａ，８ｂの形成時に、シリコン窒化膜６はある程度エッチングされてしまう。
【００４３】
上記のコンタクトホール８ａは、サイドウォール絶縁膜１２ａ，１２ｂおよびゲート電極４の一部と重なるように形成され、コンタクトホール８ｂは、ゲート電極４およびサイドウォール絶縁膜１２ａ，１２ｂとは離隔した位置に形成される。
【００４４】
次に、コンタクトホール８ａ，８ｂの底部に位置するシリコン窒化膜６をエッチングする。それにより、図１１に示すように、高濃度不純物領域５ａの表面のシリサイド層５ａ１を露出させる。このとき、コンタクトホール８ａの底部では、コンタクトホール８ａの形成時にシリコン窒化膜６がある程度エッチングされていることから、ゲート電極４の他方の側壁上に形成したサイドウォール絶縁膜１２ａ，１２ｂ（第２側壁絶縁膜）もエッチングされ、ゲート電極４の他方の側壁の一部表面が露出する。その結果、ゲート電極４の他方の側壁側（図１１の左側）のサイドウォール絶縁膜１２ａ，１２ｂの高さが、ゲート電極４の一方の側壁側（図１１の右側）のサイドウォール絶縁膜１２ａ，１２ｂ（第１側壁絶縁膜）の高さよりも低くなる。場合によっては、コンタクトホール８ａ底部のサイドウォール絶縁膜１２ａ，１２ｂが全くなくなる場合もあるものと考えられる。このようにコンタクトホール８ａ底部のサイドウォール絶縁膜１２ａ，１２ｂがエッチングされるので、図１１の例では、低濃度不純物領域５ｂの一部表面が露出している。当該エッチングの後、図１２に示すように、レジスト膜１３を除去する。
【００４５】
次に、図１３に示すように、ＣＶＤ法等を用いて、コンタクトホール８ａ，８ｂ内から層間絶縁膜７上にシリコン窒化膜９（第２絶縁膜）を形成する。本実施の形態１では、３０ｎｍ程度の厚みのシリコン窒化膜９を形成しているが、シリコン窒化膜９の代わりに同等の厚みのシリコン酸化膜等の絶縁膜を形成してもよい。シリコン窒化膜９の厚みは、たとえばコンタクトホール８ａ，８ｂの最小径（幅）の１／４以下程度とすることが考えられる。
【００４６】
その後、上記シリコン窒化膜９に異方性エッチング処理（エッチバック処理）を施す。それにより、図１４に示すように、シリコン窒化膜９ａ，９ｂをサイドウォール絶縁膜としてコンタクトホール８ａ，８ｂ内に残すことができる。
【００４７】
このとき、シリコン窒化膜９ａ（第３側壁絶縁膜）は、ゲート電極４の他方の側壁上に形成したサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂとの双方を覆っている。より詳しくは、シリコン窒化膜９ａは、高濃度不純物領域５ａ上から、ゲート電極４の他方の側壁側のサイドウォール絶縁膜１２ａ，１２ｂ上を経由して、ゲート電極４の他方の側壁上に達するように形成されており、その結果としてゲート電極４の他方の側壁側のサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとの双方を覆うこととなっている。シリコン窒化膜９ｂ（第４側壁絶縁膜）は、コンタクトホール８ａ，８ｂの側壁上に形成される。
【００４８】
次に、図１５に示すように、スパッタリング法等を用いて、コンタクトホール８ａ，８ｂ内から層間絶縁膜７上にバリアメタル膜１０を形成する。たとえばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層構造を形成すればよい。このバリアメタル膜１０を覆うように、ＣＶＤ法等を用いて、タングステン等からなる金属膜（第２導電層）を形成する。このとき、コンタクトホール８ａ，８ｂ内に充填されるようにタングステン等の金属膜を形成する。その結果、当該金属膜は、シリコン窒化膜９ａ上からシリコン窒化膜９ｂ上にわたって形成されることとなる。
【００４９】
その後、ＣＭＰ等を用いて、層間絶縁膜７上の上記金属膜とバリアメタル膜１０とを除去する一方で、コンタクトホール８ａ，８ｂ内に上記金属膜とバリアメタル膜１０とを残すようにする。それにより、図１に示すように、コンタクトホール８ａ，８ｂ内にバリアメタル膜１０とプラグ１１とをそれぞれ形成することができる。以上の工程を経て図１に示す半導体装置が得られることとなる。
（実施の形態２）
次に、図１６および図１７を用いて、本発明の実施の形態２について説明する。図１６は、本実施の形態２における半導体装置を示す部分断面図である。
【００５０】
図１６に示すように、本実施の形態２では、素子分離領域２がゲート電極４下にまで達しており、不純物領域がゲート電極４の他方の側壁側（図１６の左側）にのみ形成されている。また、図１に示すコンタクトホール８ｂが形成されていない。これ以外の構成については、図１に示す実施の形態１の場合と基本的に同様である。
【００５１】
本実施の形態２の場合も、実施の形態１の場合と同様に、バリアメタル膜１０のようなコンタクト部の導電層が低濃度不純物領域５ｂと接触するのを回避することができ、コンタクト部あるいはその近傍におけるリーク電流を効果的に抑制することができる。
【００５２】
図１６に示す構造を得るには、基本的に上述の実施の形態１の場合と同様の製造工程を実施すればよい。ただし、ゲート電極４の形成の際に、素子分離領域２上にゲート電極４を形成する。
【００５３】
図１７に示すように、実施の形態１の場合と同様の工程を経て層間絶縁膜７までを形成した後、該層間絶縁膜７上にレジスト膜を塗布する。このレジスト膜を所定形状にパターニングした後、該パターニングされたレジスト膜をマスクとして、図１７に示すように、ゲート電極４の他方の側壁側にのみコンタクトホール８ａを形成する。
【００５４】
その後、実施の形態１と同様の手法で、シリコン窒化膜９ａ，９ｂ、バリアメタル膜１０、プラグ１１をそれぞれ形成する。それにより、図１６に示す半導体装置が得られることとなる。
（実施の形態３）
次に、図１８〜図２１を用いて、本発明の実施の形態３について説明する。図１８は、本実施の形態３における半導体装置を示す部分断面図である。
【００５５】
図１８に示すように、本実施の形態３では、上述の各実施の形態の場合よりもコンタクトホール８ａ，８ｂの径（幅）を大きくしている。たとえばシリコン窒化膜９（９ａ，９ｂ）の厚みの２倍以上、上述の各実施の形態の場合よりもコンタクトホール８ａ，８ｂの径（幅）を大きくすることが考えられる。それにより、バリアメタル膜１０とシリサイド層５ａ１との接触面積、つまりコンタクト部の導電層と不純物領域とのコンタクト面積を増大することができ、コンタクト部におけるコンタクト抵抗を低減することができる。
【００５６】
ただし、シェアードコンタクト部以外のコンタクトホールであるコンタクトホール８ｂについては、ゲート電極４とコンタクトホール８ｂとがオーバーラップしないように、コンタクトホール８ｂの径（幅）を設定する必要がある。
【００５７】
なお、本実施の形態の各図に示す例では、サイドウォール絶縁膜１２ｂとオーバーラップするようにコンタクトホール８ｂを形成しているが、必ずしも両者がオーバーラップする必要はない。これ以外の構成については、図１に示す実施の形態１の場合と基本的に同様である。
【００５８】
本実施の形態３の場合も、上述の各実施の形態の場合と同様に、バリアメタル膜１０のようなコンタクト部の導電層が低濃度不純物領域５ｂと接触するのを回避することができ、コンタクト部あるいはその近傍におけるリーク電流を効果的に抑制することができる。この効果に加え、本実施の形態３によればコンタクト抵抗を低減することもできる。
【００５９】
次に、図１９〜図２１を用いて、本実施の形態３における半導体装置の製造方法について説明する。
【００６０】
図１９に示すように、上述の実施の形態１の場合と同様の工程を経てコンタクトホール８ａ，８ｂまでを形成する。このとき、実施の形態１の場合よりもコンタクトホール８ａ，８ｂの径（幅）を、後に形成するシリコン窒化膜９の厚みの２倍分だけ大きくする。
【００６１】
コンタクトホール８ａ，８ｂの形成後、図２０に示すように、ＣＶＤ法等を用いて、シリコン窒化膜９を形成する。このシリコン窒化膜９をエッチバックすることにより、図２１に示すように、サイドウォール絶縁膜であるシリコン窒化膜９ａ，９ｂをコンタクトホール８ａ，８ｂ内に形成する。これ以降は、上述の各実施の形態の場合と同様の工程を経て図１８に示す半導体装置を形成することができる。
（実施の形態４）
次に、図２２〜図３２を用いて、本発明の実施の形態４について説明する。図２２は、本実施の形態４における半導体装置を示す部分断面図である。
【００６２】
図２２に示すように、本実施の形態４では、サイドウォール絶縁膜１２ａ，１２ｂを除去し、ゲート電極４（第１導電層）の側壁上に直接シリコン窒化膜６ａを形成している。そして、このシリコン窒化膜６ａによりサイドウォール絶縁膜を形成している。より詳しくは、ゲート電極４の一方の側壁側（図２２の右側）では、該一方の側壁全体を覆いゲート電極４の上面に達するようにシリコン窒化膜６ａを形成することでサイドウォール絶縁膜を形成し、他方の側壁側（図２２の左側）では、該他方の側壁の一部表面を覆うようにシリコン窒化膜６ａを形成することでサイドウォール絶縁膜を形成している。
【００６３】
上記のゲート電極４の他方の側壁側のサイドウォール絶縁膜は、低濃度不純物領域５ｂの一部表面を覆ってはいるが、低濃度不純物領域５ｂの表面全面を覆っていない。そこでシリコン窒化膜９ａ等の絶縁膜を形成し、該シリコン窒化膜９ａによって低濃度不純物領域５ｂとシリコン窒化膜６ａとの双方を覆っている。これ以外の構成は、実施の形態１の場合と基本的に同様である。
【００６４】
上記のようにシリコン窒化膜９ａによって低濃度不純物領域５ｂとシリコン窒化膜６ａとの双方を覆うことにより、上述の各実施の形態の場合と同様に、バリアメタル膜１０のようなコンタクト部の導電層が低濃度不純物領域５ｂと接触するのを回避することができ、コンタクト部あるいはその近傍におけるリーク電流を効果的に抑制することができる。
【００６５】
次に、図２３〜図３２を用いて、本実施の形態４における半導体装置の製造方法について説明する。
【００６６】
図２３に示すように、実施の形態１の場合と同様の工程を経て、シリサイド層４ａ，５ａ１までを形成する。その後、エッチング処理等を施すことで、図２４に示すように、サイドウォール絶縁膜１２ａ，１２ｂ（第１と第２側壁絶縁膜）を除去する。
【００６７】
次に、ＣＶＤ法等を用いて、図２５に示すように、３０ｎｍ程度の厚みのシリコン窒化膜６ａ（第２絶縁膜）を形成する。このシリコン窒化膜６ａ上に、ＣＶＤ法等を用いて６００ｎｍ程度の厚みのシリコン酸化膜を堆積する。それにより、図２６に示すように、層間絶縁膜７を形成する。
【００６８】
次に、層間絶縁膜７上にレジスト膜１３を塗布し、図２７に示すように、周知の手法で該レジスト膜１３を所定形成にパターニングする。このパターニングされたレジスト膜１３をマスクとして用いて、層間絶縁膜７をエッチングする。それにより、図２８に示すように、コンタクトホール８ａ，８ｂを形成する。このとき、層間絶縁膜７の下にシリコン窒化膜６ａを形成しているので、シリコン窒化膜６ａで上記エッチングを止めることができる。ただし、本実施の形態の場合も、実施の形態１の場合と同様に、層間絶縁膜７が厚いシリコン酸化膜で構成されているので、シリコン窒化膜６ａは比較的多くエッチングされることとなる。
【００６９】
次に、コンタクトホール８ａ，８ｂの底部に位置するシリコン窒化膜６ａをエッチングする。それにより、図２９に示すように、高濃度不純物領域５ａの表面のシリサイド層５ａ１を露出させる。このとき、コンタクトホール８ａの底部では、コンタクトホール８ａの形成時にシリコン窒化膜６ａがある程度エッチングされていることから、ゲート電極４の他方の側壁上ではシリコン窒化膜６ａがさらにエッチングされることとなり、他方の側壁上に残るシリコン窒化膜６ａ（サイドウォール絶縁膜：第２側壁絶縁膜）の量が少なくなる。
【００７０】
その結果、ゲート電極４の他方の側壁上に残るシリコン窒化膜６ａ高さが低くなり、ゲート電極４の他方の側壁の一部表面が露出するとともに、ゲート電極４の一方の側壁側（図２９の右側）のシリコン窒化膜６ａ（サイドウォール絶縁膜：第１側壁絶縁膜）の高さよりも低くなる。場合によっては、コンタクトホール８ａ底部のサイドウォール絶縁膜が全くなくなる場合もあるものと考えられる。このようにコンタクトホール８ａ底部のサイドウォール絶縁膜がエッチングされるので、図２９の例においても、低濃度不純物領域５ｂの一部表面が露出している。当該エッチングの後、図３０に示すように、レジスト膜１３を除去する。
【００７１】
次に、図３１に示すように、ＣＶＤ法等を用いて、コンタクトホール８ａ，８ｂ内から層間絶縁膜７上にシリコン窒化膜９（第３絶縁膜）を形成する。本実施の形態４では、３０ｎｍ程度の厚みのシリコン窒化膜９を形成しているが、シリコン窒化膜９の代わりに同等の厚みのシリコン酸化膜等の絶縁膜を形成してもよい。シリコン窒化膜９の厚みは、実施の形態１の場合と同様に、コンタクトホール８ａ，８ｂの最小径の１／４以下程度とすることが考えられる。
【００７２】
その後、上記シリコン窒化膜９に異方性エッチング処理（エッチバック処理）を施す。それにより、図３２に示すように、シリコン窒化膜９ａ，９ｂをサイドウォール絶縁膜としてコンタクトホール８ａ，８ｂ内に残すことができる。
【００７３】
このとき、シリコン窒化膜９ａ（第３側壁絶縁膜）は、ゲート電極４の他方の側壁上に形成したサイドウォール絶縁膜と、低濃度不純物領域５ｂとの双方を覆っている。より詳しくは、シリコン窒化膜９ａは、高濃度不純物領域５ａ上から、ゲート電極４の他方の側壁側のサイドウォール絶縁膜上を経由して、ゲート電極４の他方の側壁上に達するように形成されており、その結果としてゲート電極４の他方の側壁側のサイドウォール絶縁膜と低濃度不純物領域５ｂとの双方を覆うこととなっている。シリコン窒化膜９ｂ（第４側壁絶縁膜）は、コンタクトホール８ａ，８ｂの側壁上に形成される。
【００７４】
その後は、実施の形態１の場合と同様の手法で、コンタクトホール８ａ，８ｂ内にバリアメタル膜１０とプラグ１１（第２導電層）とをそれぞれ形成する。以上の工程を経て図２２に示す半導体装置が得られることとなる。
（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態５では、上述の構造を適用可能な具体的なデバイス例とその変形例に言及する。
【００７５】
上述の各実施の形態では、ｐＭＯＳトランジスタの不純物領域とゲート電極とに達するシェアードコンタクト部に本発明の構造を適用した場合を例示したが、このようなコンタクト構造はたとえばＳＲＡＭにおいて採用可能である。
【００７６】
しかし、共通のコンタクト部を介して、低濃度不純物領域と他の導電層とを電気的に接続する構造であれば、本発明の構造を適用可能である。具体的には、ｎＭＯＳトランジスタの不純物領域とゲート電極とに達するシェアードコンタクト部にも本発明の構造を適用可能である。また、低濃度不純物領域を含む不純物領域と、これに隣り合う位置に設けられた配線層とを電気的に接続する共通のコンタクト部に対しても本発明の構造を適用可能である。
【００７７】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の構成を適宜組み合わせることも当初から予定している。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１における半導体装置の部分断面図である。
【図２】図１に示す半導体装置の製造工程における第１工程を示す図である。
【図３】図１に示す半導体装置の製造工程における第２工程を示す図である。
【図４】図１に示す半導体装置の製造工程における第３工程を示す図である。
【図５】図１に示す半導体装置の製造工程における第４工程を示す図である。
【図６】図１に示す半導体装置の製造工程における第５工程を示す図である。
【図７】図１に示す半導体装置の製造工程における第６工程を示す図である。
【図８】図１に示す半導体装置の製造工程における第７工程を示す図である。
【図９】図１に示す半導体装置の製造工程における第８工程を示す図である。
【図１０】図１に示す半導体装置の製造工程における第９工程を示す図である。
【図１１】図１に示す半導体装置の製造工程における第１０工程を示す図である。
【図１２】図１に示す半導体装置の製造工程における第１１工程を示す図である。
【図１３】図１に示す半導体装置の製造工程における第１２工程を示す図である。
【図１４】図１に示す半導体装置の製造工程における第１３工程を示す図である。
【図１５】図１に示す半導体装置の製造工程における第１４工程を示す図である。
【図１６】本発明の実施の形態２における半導体装置の部分断面図である。
【図１７】図１６に示す半導体装置の製造工程における特徴的な工程を示す図である。
【図１８】本発明の実施の形態３における半導体装置の部分断面図である。
【図１９】図１８に示す半導体装置の製造工程における特徴的な第１工程を示す図である。
【図２０】図１８に示す半導体装置の製造工程における特徴的な第２工程を示す図である。
【図２１】図１８に示す半導体装置の製造工程における特徴的な第３工程を示す図である。
【図２２】本発明の実施の形態４における半導体装置の部分断面図である。
【図２３】図２２に示す半導体装置の製造工程における特徴的な第１工程を示す図である。
【図２４】図２２に示す半導体装置の製造工程における特徴的な第２工程を示す図である。
【図２５】図２２に示す半導体装置の製造工程における特徴的な第３工程を示す図である。
【図２６】図２２に示す半導体装置の製造工程における特徴的な第４工程を示す図である。
【図２７】図２２に示す半導体装置の製造工程における特徴的な第５工程を示す図である。
【図２８】図２２に示す半導体装置の製造工程における特徴的な第６工程を示す図である。
【図２９】図２２に示す半導体装置の製造工程における特徴的な第７工程を示す図である。
【図３０】図２２に示す半導体装置の製造工程における特徴的な第８工程を示す図である。
【図３１】図２２に示す半導体装置の製造工程における特徴的な第９工程を示す図である。
【図３２】図２２に示す半導体装置の製造工程における特徴的な第１０工程を示す図である。
【符号の説明】
【００７９】
１  半導体基板、２  素子分離領域、３  ゲート絶縁膜、４  ゲート電極、４ａ，５ａ１  シリサイド層、５ａ  高濃度不純物領域、５ｂ  低濃度不純物領域、６，６ａ，９，９ａ，９ｂ  シリコン窒化膜、７  層間絶縁膜、８ａ，８ｂ  コンタクトホール、１０  バリアメタル膜、１１  プラグ、１２ａ，１２ｂ  サイドウォール絶縁膜、１３  レジスト膜。
【図１】
2009147161.tif 000003
【図２】
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【図３】
2009147161.tif 000005
【図４】
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【図５】
2009147161.tif 000007
【図６】
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【図７】
2009147161.tif 000009
【図８】
2009147161.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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