(57)【要約】【課題】低電圧から動作し、回路電流の変化が少なく、低周波から信号を通せ、半導体集積回路上に形成して好適とされるバッファ回路を提供する。【解決手段】電流駆動されたＭＯＳトランジスタＭ１のゲートには入力電圧が印加され、ソースから出力電圧を出力するソースフォロワ回路において、バックゲート電圧が印加され、バックゲート電圧を制御することで前記ソース電圧が所望の値になるようにする。ＯＰアンプＡ１の正相入力端子に、ゲートにバイアス電圧が印加されたＭＯＳトランジスタＭ２のソースが接続され、ＯＰアンプＡ１の出力電圧が前記バックゲート電圧として供給される。【選択図】図３
2009147430.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動されたＭＯＳトランジスタのゲートには入力電圧が印加され、ソースから出力電圧を出力するソースフォロワ回路を備え、前記ＭＯＳトランジスタには所定のバックゲート電圧が印加される、ことを特徴とするバッファ回路。
【請求項２】
前記バックゲート電圧を制御することで、前記ソース電圧が所望の値になるようにする回路手段を有する、ことを特徴とする請求項１記載のバッファ回路。
【請求項３】
前記回路手段が、演算増幅回路を備え、前記ソースの動作電圧が所定の電圧とほぼ等しくなるように前記バックゲート電圧を制御することを特徴とする請求項２記載のバッファ回路。
【請求項４】
前記ソースの動作電圧を、前記ＭＯＳトランジスタとほぼ同一の動作電圧となる第２のＭＯＳトランジスタのソース電圧から得る、ことを特徴とする請求項３記載のバッファ回路。
【請求項５】
前記ソースフォロワ回路のレベルシフト量は、前記ＭＯＳトランジスタのバックゲート−ソース間電圧を可変することで設定される、ことを特徴とする請求項１乃至４のいずれか一に記載のバッファ回路。
【請求項６】
前記演算増幅回路は、
前記第２のＭＯＳトランジスタのソース電圧と所定の電圧を入力端子対に差動入力し、
出力端子が、前記ＭＯＳトランジスタと前記第２のＭＯＳトランジスタのバックゲートに共通接続されている、ことを特徴とする請求項４記載のバッファ回路。
【請求項７】
第２のＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタのソースと電源間、及び、前記第２のＭＯＳトランジスタのソースと電源間にそれぞれ接続された第１及び第２の電流源を備え、
前記ＭＯＳトランジスタと前記第２のＭＯＳトランジスタのドレインは接地され、
前記ＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲートには入力信号とバイアス電圧がそれぞれ入力され、
前記ＭＯＳトランジスタのソースを出力とし、
前記第２のＭＯＳトランジスタのソース電圧と所定の電圧を正相入力端子と逆相入力端子にそれぞれ入力し、出力端子が、前記ＭＯＳトランジスタと前記第２のＭＯＳトランジスタのバックゲートに共通接続されている演算増幅回路を備えている、ことを特徴とする請求項１記載のバッファ回路。
【請求項８】
第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース電圧と所定の電圧を正相入力端子と逆相入力端子にそれぞれ入力する演算増幅回路と、
を備え
前記ＭＯＳトランジスタのゲートは、入力信号を入力する入力端子に第１の容量を介して接続されるとともに、バイアス電圧が印加されるバイアス端子と第１の抵抗を介して接続され、
前記第２のＭＯＳトランジスタのゲートは、前記バイアス端子と第２の抵抗を介して接続され、
前記ＭＯＳトランジスタのバックゲートは、前記入力端子に第２の容量を介して接続されるとともに、前記演算増幅回路の出力端子に第３の抵抗を介して接続され、
前記第２のＭＯＳトランジスタのバックゲートは、前記演算増幅回路の出力端子に第４の抵抗を介して接続される、ことを特徴とする請求項１記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に関し、特に、出力の動作電圧が一定となるレベルシフト量が一定となるソースフォロワ回路を有し、半導体集積回路上に形成して好適とされるバッファ回路に関する。
【背景技術】
【０００２】
この種のバッファ回路として、例えば図１に示すような、ソースフォロワ回路を用いたものが知られている。ここで、ソースフォロワ回路でのレベルシフト量を一定にしたいという要求は当然あり、容量Ｃで入力信号の直流電圧を切り離し、ソースフォロワトランジスタＭ１のゲート電圧に所望の電圧を印加して、ソースフォロワ回路の直流動作点を所定の値に設定することができる。ただし、ソースフォロワ回路の出力には交流信号が含まれるから直流動作点を得るためには、この交流信号を取り除く必要がある。
【０００３】
集積回路上に実現するためには、ソースフォロワ回路の出力から交流信号を取り除くやり方よりは、入力信号が入力されない同一のソースフォロワ回路を設けてその出力電圧を利用する方法も用いられる。追加されたソースフォロワ回路は「レプリカ回路」と呼ばれる。これは、集積回路では同一チップ上では同一回路であればほぼ同一の特性が得られるからである。
【０００４】
ＭＯＳトランジスタのドレイン電流は
ＩＤ＝β（ＶＧＳ−ＶＴＨ）２            ・・・（１）
と表される。
【０００５】
ここで、βは単位トランジスタのトランスコンダクタンスパラメータであり、
2009147430.tif 000003
と表される。
ここに、μは電子移動度であり、εはゲート絶縁膜の誘電率、ｔＯＸはゲート絶縁膜の膜厚、Ｗ、Ｌはそれぞれ単位トランジスタのゲート幅とゲート長である。
【０００６】
また、ソースフォロワ回路でのレベルシフト量はゲート・ソース間電圧ＶＧＳである。
【０００７】
したがって、ゲートに印加されるバイアス電圧を変えることでソースの動作電圧を設定することができる。
【０００８】
あるいは、ソースフォロワ回路では駆動電流を変えることでも、レベルシフト量はＶＧＳを設定することができる。
【０００９】
なお、受信回路（バッファ回路）としては例えば特許文献１の記載が参照される。
【００１０】
【特許文献１】米国特許第７，１２６，３３７号明細書（ＵＳ  ７，１２６，３３７  Ｂ２）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以下の分析は本発明によって与えられる。
【００１２】
上述したバッファ回路では、入力に容量Ｃを挿入しているために低周波信号を伝送することができない。一方、駆動電流を変えることでソースフォロワのレベルシフト量ＶＧＳを設定する構成の場合、入力に容量Ｃを挿入していないために、低周波信号から伝送することができるが、回路電流の変動を小さくすることはできない。したがって、問題点として以下を挙げることができる。
【００１３】
第１の問題点は、低周波信号を伝送することができないということである。その理由は、入力に容量Ｃを挿入しているからである。
【００１４】
第２の問題点は、回路電流を小さくできないということである。その理由は、駆動電流を可変することでレベルシフト量を設定していたからである。
【００１５】
第３の問題点は、電源電圧を下げられないということである。スレッショルド電圧の変動が大きいからである。
【００１６】
本発明の目的は、低電圧から動作し、回路電流の変化が少なく、低周波から信号を通せ、半導体集積回路上に形成して好適とされるバッファ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明のバッファ回路は、電流駆動されたＭＯＳトランジスタのゲートには入力電圧が印加され、ソースから出力電圧を出力するソースフォロワ回路において、バックゲート電圧が印加される。あるいは、前記バックゲート電圧を制御することで前記ソース電圧が所望の値になるようにする回路手段を備えている。
【００１８】
あるいは、本発明においては、前記回路手段は、ＯＰアンプであり、前記ソースの動作電圧が所定の電圧とほぼ等しくなるように、前記バックゲート電圧が制御される。
【００１９】
あるいは、本発明においては、前記ソースの動作電圧を、前記ＭＯＳトランジスタとほぼ同一の動作電圧となる第２のＭＯＳトランジスタのソース電圧から得ている。
【発明の効果】
【００２０】
本発明によれば、入力は容量を挿入せずに直結にしたため、低周波（直流）からの信号を通すことができる。
【００２１】
本発明によれば、駆動電流を固定としたことにより、低電流化できる。
【００２２】
本発明によれば、スレッショルド電圧が一定になるようにしたことにより、低電圧化できる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態について図面を参照して説明する。図２は、本願請求項１に記載されたバッファ回路の一実施例を示す回路図である。ソースフォロワ回路は、「ボルテージフォロワ回路」とも呼ばれ、回路の電圧利得は１（０ｄＢ）である。ただし、ボルテージフォロワ回路には電流利得は付与される（電流利得は１以上）から、ループ利得は１より大きくなり、ループ内で位相が廻ると、発振する場合がある。
【００２４】
ＰチャネルＭＯＳトランジスタＭ１は定電流Ｉ０で駆動されるソースフォロワ回路であり、電圧レベルがシフトされるボルテージフォロワ回路となっている。
【００２５】
ＭＯＳトランジスタＭ１のゲートには入力信号ＩＮＰＵＴが入力され、ソースから出力信号ＯＵＴＰＵＴを出力している。ＭＯＳトランジスタＭ１のバックゲートには電圧ＶＢが印加されている。この場合に、ＭＯＳトランジスタＭ１のドレイン電流ＩＤは次式で表される。
【００２６】
ＩＤ＝β（ＶＧＳ−ＶＴＨ）２＝Ｉ０            ・・・（３）
【００２７】
この式は（１）式と同一である。ただし、ソースフォロワのＭＯＳトランジスタＭ１のバックゲートには、ソース電圧とは異なる電圧（バックゲート電圧）ＶＢが印加されている。
【００２８】
ここで、ＭＯＳトランジスタのスレッショルド電圧ＶＴＨはバックゲート電圧に依存し、
2009147430.tif 000004
と表される。
【００２９】
ただし、ＶＴＨ０は、バックゲート−ソース間電圧ＶＢＳが零（ＶＢＳ＝０）の場合の値であり、γはバルクスレッショルドパラメータ（ｂｕｌｋ  ｔｈｒｅｓｈｏｌｄ  ｐａｒａｍｅｔｅｒ）、φＦは強反転表面電位（ｓｔｒｏｎｇ  ｉｎｖｅｒｓｉｏｎ  ｓｕｒｆａｃｅ  ｐｏｔｅｎｔｉａｌ）である。
【００３０】
したがって、
2009147430.tif 000005
と表される。
【００３１】
（５）式より、ソースフォロワ回路のレベルシフト量は
2009147430.tif 000006
となり、バックゲート−ソース間電圧ＶＢＳを可変することで設定できる。
【００３２】
本発明のバッファ回路によれば、低周波から信号を通せ、回路電流の変化が少なく、低電圧から動作し、半導体集積回路上に形成して好適とされる。
【００３３】
＜実施例１＞
図３は、本願請求項４に記載されたバッファ回路の一例を示す回路である。信号がゲートに入力され、ソースから出力する第１のボルテージフォロワトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ１と、バイアス電圧ＢＩＡＳがゲートに印加され、ソースがＯＰアンプ（演算増幅回路）Ａ１の正相入力端子（＋）に接続された第２のボルテージフォロワトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ２とを有し、ＯＰアンプＡ１の逆相入力端子（−）には所定の基準電圧ＶＲＥＦが印加され、ＯＰアンプＡ１の出力端子はトランジスタＭ１、Ｍ２のそれぞれのバックゲートに共通に接続されている。
【００３４】
図３において、トランジスタＭ２はトランジスタＭ１のレプリカ回路であり、２つのトランジスタＭ１、Ｍ２間は、バイアス条件（ゲートのバイアス電圧とソースの定電流源）を等しくして、２つのトランジスタＭ１、Ｍ２の動作が同じくなるように考慮されている。
【００３５】
ここで、トランジスタＭ１、Ｍ２のトランジスタサイズは等しく、バックゲートに印加される電圧も等しいから、２つのトランジスタＭ１、Ｍ２のスレッショルド電圧ＶＴＨが等しく設定され、（４）式に基づいて、ソースフォロワ回路のレベルシフト量は、上記（６）式、
2009147430.tif 000007
となり、バックゲート−ソース間電圧ＶＢＳを可変することでレベルシフト量を設定できる。
【００３６】
＜実施例２＞
図４は、本願請求項５に記載されたバッファ回路の一例を示す回路である。入力信号ＩＮＰＵＴの振幅が大きくなると、トランジスタＭ１のソースに出力信号が現れるから、厳密にはトランジスタＭ２のバックゲート−ソース間電圧ＶＢＳとは差異が現れることになる。
【００３７】
入力信号ＩＮＰＵＴが容量Ｃ１を介してゲートに入力され、かつ、容量Ｃ２を介してバックゲートに入力され、バイアス電圧ＢＩＡＳが抵抗Ｒ１を介してゲートに印加され、ソースから出力する第１のボルテージフォロワトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ１と、バイアス電圧ＢＩＡＳが抵抗Ｒ２を介してゲートに印加され、ソースがＯＰアンプＡ１の正相入力端子（＋）に接続された第２のボルテージフォロワトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ２を備えている。ＯＰアンプＡ１の逆相入力端子（−）には所定の基準電圧ＶＲＥＦが印加され、ＯＰアンプの出力端子は抵抗Ｒ３、Ｒ４を介してトランジスタＭ１、Ｍ２のそれぞれのバックゲートに接続されている。
【００３８】
トランジスタＭ１、Ｍ２はいずれも等しい値の定電流源で駆動されているから、直流バイアス電圧は等しく、動作点に差異は見られない。
【００３９】
しかし、入力信号ＩＮＰＵＴの振幅が大きくなると、トランジスタＭ１のソースに出力信号が現れるから、厳密にはトランジスタＭ２のバックゲート−ソース間電圧ＶＢＳとは差異が現れることになる。
【００４０】
したがって、トランジスタＭ１のバックゲート−ソース間電圧ＶＢＳとトランジスタＭ２のバックゲート−ソース間電圧ＶＢＳとがほぼ等しくなるように設定する必要が生じる。
【００４１】
ボルテージフォロワ回路では入力と出力の関係は同相で電圧利得は１であるから、入力と出力の振幅レベルも同一になる。したがって、容量Ｃ１を介して、ゲートに入力される信号レベルとソースの出力端子に現れる信号レベルは同一であるから、入力信号を容量Ｃ２を介してバックゲートに入力することで、信号入力時においても、トランジスタＭ１のバックゲート−ソース間電圧ＶＢＳを一定電圧にすることができる。
【００４２】
本発明のバッファ回路は、ＬＳＩチップに搭載される入力や出力に配置されるＩ／Ｏバッファ回路として利用可能である。
【００４３】
本発明において、図２乃至図４において、ソーフォロワ構成のトランジスタＭ１、レプリカ回路Ｍ２は、ＰチャネルＭＯＳトランジスタに制限されるものでなく、ＮチャネルＭＯＳトランジスタで構成してもよいことは勿論である。
【００４４】
なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４５】
【図１】関連技術のバッファ回路の構成を示す図である。
【図２】本発明の実施形態の回路構成を示す図である。
【図３】本発明の実施例１の回路構成を示す図である。
【図４】本発明の実施例２の回路構成を示す図である。
【符号の説明】
【００４６】
Ａ１  ＯＰアンプ
Ｉ０  定電流源
Ｃ、Ｃ１、Ｃ２  容量、
Ｍ１、Ｍ２  トランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
【図１】
2009147430.tif 000008
【図２】
2009147430.tif 000009
【図３】
2009147430.tif 000010
【図４】
2009147430.tif 000011