(57)【要約】【課題】共通のアクセス処理部に対して、高優先アクセス要求、および低優先アクセス要求が同時に発生しており、さらに、高優先アクセスが絶え間なく発生している場合においても、高優先アクセス処理の平均遅延増加を抑えながら、低優先アクセスの平均処理時間を短縮する技術を提供する。【解決手段】アクセス調停装置において、発行済みアクセス要求保持部（３１３）と、空き時間判定回路１（３１０）と、空き時間判定回路２（３１１）とを有し、空き時間判定回路１（３１０）によって発行済みアクセス処理と最優先アクセス処理との間に空き時間が発生することが判定され、かつ空き時間判定回路２（３１１）によって発行済みアクセス処理と準最優先アクセス処理との間に空き時間が発生しないことが判定された場合、最優先アクセス要求と準最優先アクセス要求との優先順位を入替える。【選択図】図３
2009015832.tif 000002
【特許請求の範囲】
【請求項１】
共通のアクセス処理部に対して、優先度の異なる複数のアクセス要求が発生した場合に、前記複数のアクセス要求間の調停を行うアクセス間調停回路であって、
直前の調停の結果選択された発行済みアクセス要求を保持する発行済みアクセス要求保持部と、
前記発行済みアクセス要求保持部に保持された発行済みアクセス要求によって発生する発行済みアクセス処理と前記複数のアクセス要求の中で最も優先度の高い第１アクセス要求によって発生する第１アクセス処理との間に空き時間が発生するかを判定する第１空き時間判定回路と、
前記発行済みアクセス処理と前記複数のアクセス要求の中で２番目に優先度の高い第２アクセス要求によって発生する第２アクセス処理との間に空き時間が発生するかを判定する第２空き時間判定回路とを有し、
前記第１空き時間判定回路によって前記発行済みアクセス処理と前記第１アクセス処理との間に空き時間が発生することが判定され、かつ、前記第２空き時間判定回路によって前記発行済みアクセス処理と前記第２アクセス処理との間に空き時間が発生しないことが判定された場合、前記第１アクセス要求と前記第２アクセス要求との優先順位を入替えること、を特徴とするアクセス間調停回路。
【請求項２】
請求項１に記載のアクセス間調停回路において、
前記第２アクセス処理と前記第１アクセス処理との間に空き時間が発生するかを判定する第３空き時間判定回路をさらに有し、
前記第３空き時間判定回路によって前記第２アクセス処理と前記第１アクセス処理との間に空き時間が発生することが判定された場合、前記第１アクセス要求と前記第２アクセス要求との優先順位を入替えないこと、を特徴とするアクセス間調停回路。
【請求項３】
請求項１に記載のアクセス間調停回路において、
直前の調停における優先順位の入替え有無を示す優先入替えフラグをさらに有し、
前記優先入替えフラグが直前の調停における優先順位の入替え有りを示す場合、前記第１アクセス要求と前記第２アクセス要求との優先順位を入替えないこと、を特徴とするアクセス間調停回路。
【請求項４】
請求項２に記載のアクセス間調停回路において、
前記第１空き時間判定回路、前記第２空き時間判定回路、前記第３空き時間判定回路における空き時間発生の判定方法は、前記空き時間判定の判定対象となる２つのアクセス要求から、ＳＤＲＡＭアクセスにおけるバンクアドレス、および行アドレスをそれぞれ抽出し、前記２つのバンクアドレスが一致し、前記２つの行アドレスが不一致の場合、前記２つのアクセス要求間に空きサイクルが発生すると判定すること、を特徴とするアクセス間調停回路。
【請求項５】
請求項１〜４のいずれか１項に記載のアクセス間調停回路を半導体基板上に形成したことを特徴とする半導体装置。
【請求項６】
共通のアクセス処理部に対して、優先度の異なる複数のアクセス要求が発生した場合に、前記複数のアクセス要求間の調停を行うアクセス間調停回路におけるアクセス間調停方法であって、
前記アクセス間調停回路は、
直前の調停の結果選択された発行済みアクセス要求を保持し、
前記保持された発行済みアクセス要求によって発生する発行済みアクセス処理と前記複数のアクセス要求の中で最も優先度の高い第１アクセス要求によって発生する第１アクセス処理との間に空き時間が発生するかを判定し、
前記発行済みアクセス処理と前記複数のアクセス要求の中で２番目に優先度の高い第２アクセス要求によって発生する第２アクセス処理との間に空き時間が発生するかを判定し、
前記発行済みアクセス処理と前記第１アクセス処理との間に空き時間が発生することが判定され、かつ、前記発行済みアクセス処理と前記第２アクセス処理との間に空き時間が発生しないことが判定された場合、前記第１アクセス要求と前記第２アクセス要求との優先順位を入替えること、を特徴とするアクセス間調停方法。
【請求項７】
請求項６に記載のアクセス間調停方法において、
前記アクセス間調停回路は、
さらに前記第２アクセス処理と前記第１アクセス処理との間に空き時間が発生するかを判定し、
前記第２アクセス処理と前記第１アクセス処理との間に空き時間が発生することが判定された場合、前記第１アクセス要求と前記第２アクセス要求との優先順位を入替えないこと、を特徴とするアクセス間調停方法。
【請求項８】
請求項６に記載のアクセス間調停方法において、
前記アクセス間調停回路は、
さらに直前の調停における優先順位の入替え有無を示す優先入替えフラグが直前の調停における優先順位の入替え有りを示す場合、前記第１アクセス要求と前記第２アクセス要求との優先順位を入替えないこと、を特徴とするアクセス間調停方法。
【請求項９】
請求項７に記載のアクセス間調停方法において、
前記空き時間発生の判定方法は、前記空き時間判定の判定対象となる２つのアクセス要求から、ＳＤＲＡＭアクセスにおけるバンクアドレス、および行アドレスをそれぞれ抽出し、前記２つのバンクアドレスが一致し、前記２つの行アドレスが不一致の場合、前記２つのアクセス要求間に空きサイクルが発生すると判定すること、を特徴とするアクセス間調停方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクセス間調停技術に関し、特に、共通のアクセス処理部に対して、優先度の異なる複数のアクセス要求が発生した場合に、複数のアクセス要求間の調停を行うアクセス間調停方式に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、情報機器の高性能化、多機能化に伴い、これらの機器に搭載されるＳｏＣ（Ｓｙｓｔｅｍｓ  ｏｎ  ａ  Ｃｈｉｐ）が処理するデータ量も増大している。このような、増大するデータ処理に対応するため、近年のＳｏＣには複数のデータ処理部が並列にデータ処理を行い、処理されたデータを互いに転送しながら全体の処理を進めていく構成が採られる。
【０００３】
ＳｏＣ内の複数のデータ処理部間のデータ転送には、そのデータ処理タイミングの違いを隠蔽するため、メモリにバッファを配置し、このバッファを介してデータ転送が行われる。バッファを配置するメモリは、容量を確保するため、ＳｏＣに外付けのＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の外部メモリを使用することが一般的である。
【０００４】
前記データ処理部の一例として映像出力部があるが、この映像出力部からＳＤＲＡＭへのアクセスは、扱うデータである表示データの特徴から、定められた一定の時間内に処理を終了する必要がある。以降、このような制約が課せられたアクセスをリアルタイム系アクセスと呼ぶ。
【０００５】
一方、他のデータ処理部の例としてはＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）があるが、例えばＣＰＵがＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）を実行している場合、ＣＰＵからＳＤＲＡＭへのアクセスは、リアルタイム系アクセスのように定められた一定の時間内に終了する必要はないが、可能な限り早く処理を終了することが求められる。以降、このような性質を持つアクセスをベストエフォート系アクセスと呼ぶ。
【０００６】
以上説明したリアルタイム系アクセス要求とベストエフォート系アクセス要求が同一のＳＤＲＡＭに対し同時に発生した時のアクセス調停方法として、リアルタイム系アクセス要求に高い優先度を、ベストエフォート系アクセス要求に、リアルタイム系アクセス要求より低い優先度を付け、この優先度に従いアクセス要求を調停する方式が一般的である。
【０００７】
このような調停方式を用いることにより、高優先のリアルタイム系アクセスに課せられた処理時間制約は満たされるが、リアルタイム系アクセス要求が多い場合には、低優先のベストエフォート系アクセス要求が長い時間待たされ、結果としてシステム全体の性能が低下する問題がある。
【０００８】
この問題を解決するために、例えば特許文献１には、通常は高優先のアクセス要求を選択するが、予め定められた比率に従い低優先のアクセス要求を選択することにより、高優先のアクセス要求が絶え間なく発生する時にも、一定の比率で低優先のアクセス要求を選択する調停方式が提案されている。
【特許文献１】特開２００３−３０１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、上記特許文献１に開示されている技術では、高優先のアクセス処理間に低優先のアクセス処理が挿入されることにより、ＳＤＲＡＭの行データ入替えに伴う空き時間が発生する場合がある。このような場合、その前に低優先のアクセス処理が挿入された高優先のアクセス処理が大幅に遅延することにより、その後に続く低優先のアクセス処理が大幅に遅延し、平均すれば低優先のアクセス処理時間が短縮されない、という課題がある。
【００１０】
そこで、本発明の目的は、上記課題を解決して、共通のアクセス処理部に対して、高優先アクセス要求、および低優先アクセス要求が同時に発生しており、さらに、高優先アクセスが絶え間なく発生している場合においても、高優先アクセス処理の平均遅延増加を抑えながら、低優先アクセスの平均処理時間を短縮する技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
上記目的を達成するための手段として、本発明では、共通のアクセス処理部に対して、優先度の異なる複数のアクセス要求が発生した場合に、複数のアクセス要求間の調停を行うアクセス間調停方式（調停回路、調停方法）に適用される。
【００１４】
このアクセス間調停方式において、少なくとも、直前の調停の結果選択された発行済みアクセス要求を保持する発行済みアクセス要求保持部と、発行済みアクセス要求保持部に保持された発行済みアクセス要求によって発生する発行済みアクセス処理と複数のアクセス要求の中で最も優先度の高い最優先アクセス要求によって発生する最優先アクセス処理との間に空き時間が発生するかを判定する空き時間判定回路１と、発行済みアクセス処理と複数のアクセス要求の中で２番目に優先度の高い準最優先アクセス要求によって発生する準最優先アクセス処理との間に空き時間が発生するかを判定する空き時間判定回路２とを有し、空き時間判定回路１によって発行済みアクセス処理と最優先アクセス処理との間に空き時間が発生することが判定され、かつ空き時間判定回路２によって発行済みアクセス処理と準最優先アクセス処理との間に空き時間が発生しないことが判定された場合、最優先アクセス要求と準最優先アクセス要求との優先順位を入替えること、を特徴とする。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
本発明によれば、通常の調停で選択される高優先アクセス処理とその前のアクセス処理との間に空き時間が発生する場合に限り、その空き時間中に低優先のアクセス処理を行うことにより、高優先アクセス処理の遅延を防ぎながら、低優先アクセス要求の平均処理時間を短縮出来る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（第１の実施の形態）
図１６は、本発明の第１の実施の形態である、アクセス間調停方式（以降「アクセス調停方式１」と記載する）を用いたＳｏＣを含む情報機器の構成図である。
【００１９】
ＳｏＣ（１６００）は、テキスト（１６１０）、矩形や円などの２Ｄオブジェクト（１６１１）、立方体などの３Ｄオブジェクト（１６１２）、テクスチャ（１６１３）、などを表示する表示パネル（１６０１）、ＳｏＣ（１６００）に動作の指示を与えるためのボタン（１６０２）、ＣＤ、ＤＶＤやＢｌｕｅ−Ｒａｙディスクなどのメディアやハードディスクからデータを読み書きするためのディスクドライブ（１６０３）、マルチメディアデータやプログラムを一時保存するためのＳＤＲＡＭ（１６０９）、音声を出力するスピーカー（１６０６）、インターネット（１６０７）、などに接続され、さらに、ＵＳＢバス（１６０８）を介して、ＳＤカードやメモリスティックなどの半導体メモリからデータを読み書きするためのカードリーダ・ライタ（１６０４）、音楽再生装置や音声入力装置などの外部ＵＳＢデバイス（１６０５）、などに接続される。
【００２０】
ＳｏＣ（１６００）は、アクセス調停方式１により、前記表示パネル（１６０１）、ディスクドライブ（１６０３）、スピーカー（１６０６）、インターネット（１６０７）、カードリーダ・ライタ（１６０４）、外部ＵＳＢデバイス（１６０５）、などからＳＤＲＡＭ（１６０９）へのアクセスを調停し、またＳＤＲＡＭに格納されたデータの処理を行い、カーナビゲーション、映像、音楽再生、インターネットネット閲覧などのアプリケーションを実行する。
【００２１】
図１は、アクセス調停方式１を用いたアクセス調停装置の全体図である。本実施の形態のアクセス調停装置は、アクセスキュー１（１）、アクセスキュー２（２）、調停回路（３）、アクセス処理部（５）、調停制御レジスタ（７）、などから構成される。
【００２２】
アクセスキュー１（１）は、アクセス要求１１（１０１）、アクセス要求１２（１０２）、…、アクセス要求１ｍ（１０ｍ）に出力された複数のアクセス要求を調停し、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）型待ち行列１（１１３）に空きがある場合、調停の結果選択された１つのアクセス要求をＦＩＦＯ型待ち行列１（１１３）に追加し、空きが無い場合、空きが出来るまで調停を保留する。なお、アクセスキュー１（１）における調停方法は、例えば優先方式等特定の調停方式に限定されるものではなく、アクセス要求１１（１０１）、アクセス要求１２（１０２）、…、アクセス要求１ｍ（１０ｍ）の性質に応じて適切な調停方式を取り得る。
【００２３】
さらに、アクセスキュー１（１）は、ＦＩＦＯ型待ち行列１（１１３）内の先頭のアクセス要求を、アクセス要求１（１１１）に出力する。さらに、アクセスキュー１（１）は、アクセス受理１（１１２）のアサートにより、現在アクセス要求１（１１１）に出力しているアクセス要求が受理された通知を受けると、ＦＩＦＯ型待ち行列１（１１３）内の先頭のアクセス要求を削除し、２番目以降のアクセス要求の順番を順次繰り上げる。
【００２４】
アクセスキュー２（２）は、アクセス要求２１（２０１）、アクセス要求２２（２０２）、…、アクセス要求２ｎ（２０ｎ）に出力された複数のアクセス要求を調停し、ＦＩＦＯ型待ち行列２（２１３）に空きがある場合、調停の結果選択された１つのアクセス要求をＦＩＦＯ型待ち行列２（２１３）に追加し、空きが無い場合、空きが出来るまで調停を保留する。なお、アクセスキュー２（２）における調停方法は、例えば優先方式等特定の調停方式に限定されるものではなく、アクセス要求２１（２０１）、アクセス要求２２（２０２）、…、アクセス要求２ｎ（２０ｎ）の性質に応じて適切な調停方式を取り得る。
【００２５】
さらに、アクセスキュー２（２）は、ＦＩＦＯ型待ち行列２（２１３）内の先頭のアクセス要求を、アクセス要求２（２１１）に出力する。さらに、アクセスキュー２（２）は、アクセス受理２（２１２）のアサートにより、現在アクセス要求２（２１１）に出力しているアクセス要求が受理された通知を受けると、ＦＩＦＯ型待ち行列２（２１３）内の先頭のアクセス要求を削除し、２番目以降のアクセス要求の順番を順次繰り上げる。
【００２６】
本実施の形態では、アクセス要求１１（１０１）、アクセス要求１２（１０２）、…、アクセス要求１ｍ（１０ｍ）に出力されるアクセス要求は、アクセス要求２１（２０１）、アクセス要求２２（２０２）、…、アクセス要求２ｎ（２０ｎ）に出力されるアクセス要求より優先度が高いものとする。よって、アクセスキュー１（１）より出力されるアクセス要求１（１１１）は、アクセスキュー２（２）より出力されるアクセス要求２（２１１）より優先度が高い。
【００２７】
調停回路（３）は、アクセス要求１（１１１）、アクセス要求２（２１１）に出力された２つのアクセス要求を調停し、調停の結果選択された１つのアクセス要求を、アクセス要求（４）に出力する。さらに、調停回路（３）は、アクセス受理（６）のアサートにより、現在アクセス要求（４）に出力しているアクセス要求が受理された通知を受けると、現在アクセス要求（４）にアクセス要求１（１１１）に出力されたアクセス要求を出力している場合はアクセス受理１（１１２）をアサートし、現在アクセス要求（４）にアクセス要求２（２１１）に出力されたアクセス要求を出力している場合はアクセス受理２（２１２）をアサートする。
【００２８】
調停回路（３）におけるアクセス要求の調停方法は、調停制御レジスタ（７）に格納された値によって選択される。調停制御レジスタ（７）に格納された値と、選択される調停方法との対応の一例として、
調停制御レジスタ（７）に格納された値    アクセス要求調停方式
０                            優先方式
１                            ラウンドロビン方式
２                            アクセス調停方式１
などが挙げられるが、アクセス調停方式１以外の調停方式の種類や、調停制御レジスタ（７）に格納された値と各種調停方式との対応はこの例に限定されることは無い。
【００２９】
調停回路（３）の詳細は図２を用いて後述するが、調停制御レジスタ（７）に格納された値によって選択される調停方法のうち、アクセス調停方式１を実現する構成のみを記載し、それ以外の調停方式を実現する構成についての記載は省略する。
【００３０】
アクセス処理部（５）は、アクセス要求（４）に出力されたアクセス要求を処理することが可能になった時に、そのアクセス要求を取り込むと同時にアクセス受理（６）をアサートし、その後取り込んだアクセス要求に対応したアクセス処理を実行する。
【００３１】
本実施の形態では、アクセス調停装置を半導体基板上に形成した半導体装置の一例としてのＳｏＣにおいて、アクセス要求をＳＤＲＡＭに対するリード又はライト要求とするが、本発明はこれに限らず、他のアクセス要求であっても適用可能である。なお、アクセス処理部（５）はＳＤＲＡＭから読み出されたデータを出力する機能があるが、本実施の形態ではアクセス要求の調停方式の記載に注力し、読み出されたデータの出力についての説明は省略する。
【００３２】
図５は、アクセス処理部（５）の詳細図である。アクセス処理部（５）は、ＳＤＲＡＭコントローラ（５００）、ＳＤＲＡＭ（５０１）などから構成される。
【００３３】
ＳＤＲＡＭコントローラ（５００）は、アクセス要求（４）に出力されたアクセス要求を解読し、それに対応するＳＤＲＡＭに対するリード又はライト処理を実行するために、ＳＤＲＡＭのインターフェース仕様に基づきアドレス（５０２）、コマンド（５０３）をＳＤＲＡＭ（５０１）へ適宜出力する。
【００３４】
さらに、ＳＤＲＡＭコントローラ（５００）は、アクセス要求（４）に出力されたＳＤＲＡＭに対するアクセス要求を処理することが可能になった時にアクセス受理（６）をアサートする。
【００３５】
さらに、ＳＤＲＡＭコントローラ（５００）は、ＳＤＲＡＭ（５０１）からデータ（５０４）を介して読み出されるリードデータをアクセス要求元に出力する。なお、図５では、ＳＤＲＡＭコントローラ（５００）からアクセス要求元にデータを出力する経路は省略されている。
【００３６】
ＳＤＲＡＭ（５０１）は、アドレス（５０２）、コマンド（５０３）に出力されたアクセス要求に対応したリード、又はライト処理を行う。リード処理時ＳＤＲＡＭ（５０１）から読み出されたリードデータはデータ（５０４）に出力される。なお、本実施の形態ではＳＤＲＡＭ（５０１）のリード又はライト処理におけるバースト長を４と設定しているが、これに限らず他のバースト長（１、８等）も設定可能である。
【００３７】
図２は、調停回路（３）の詳細図である。調停回路（３）は、優先入替え判定回路（３０１）、優先順位判定回路（３０２）、アクセス受理生成回路（３０３）、セレクタ（３０４）などから構成される。
【００３８】
優先入替え判定回路（３０１）は、アクセス受理（６）、アクセス要求１（１１１）、アクセス要求２（２１１）、アクセス要求（４）を入力とし、優先順位を入れ替えるかどうかを示す優先入替え信号（３０５）（１：優先順位を入れ替える、０：優先順位を入れ替えない）を出力する。優先入替え判定回路（３０１）の詳細は図３にて後述する。
【００３９】
優先順位判定回路（３０２）は、アクセス要求１（１１１）、アクセス要求２（２１１）、優先入替え信号（３０５）を入力し、選択信号（３０６）（１：アクセス要求２を選択、０：アクセス要求１を選択）を出力する。優先順位判定回路（３０２）の入力と出力との関係は図６で表される通り、優先入替え信号（３０５）が０の時は、アクセス要求１（１１１）がアクセス要求２（２１１）より高い優先度となるような優先判定を行うが、優先入替え信号（３０５）が１の時は、優先順位が入れ替わり、アクセス要求２（２１１）がアクセス要求１（１１１）より高い優先度となるような優先判定を行う。
【００４０】
セレクタ（３０４）は、選択信号（３０６）の出力が０の時にアクセス要求１（１１１）を選択し、選択信号（３０６）の出力が１の時にアクセス要求２（２１１）を選択してアクセス要求（４）に出力する。
【００４１】
アクセス受理生成回路（３０３）は、アクセス受理（６）、選択信号（３０６）を入力し、アクセス受理１（１１２）、アクセス受理２（２１２）を出力する。アクセス受理生成回路（３０３）の入力と出力との関係は図７の通り、アクセス受理（６）が１の時、選択信号（３０６）により選択された側のアクセス受理が１となる。
【００４２】
図３は、優先入替え判定回路（３０１）の詳細図である。優先入替え判定回路（３０１）は、空き時間判定回路１（３１０）、空き時間判定回路２（３１１）、空き時間判定回路３（３１２）、発行済みアクセス要求保持部（３１３）、ＡＮＤゲート（３１５）などから構成される。
【００４３】
発行済みアクセス要求保持部（３１３）は、アクセス受理（６）のアサートのタイミングで、アクセス要求（４）に出力されたアクセス要求を取り込む。また、発行済みアクセス要求保持部（３１３）は、保持したアクセス要求が有効かどうかを示すビットＶ（３２５）（１：有効、０：無効）を持ち、有効なアクセス要求を取り込むタイミングで１にセットされ、要求無しの場合は０にクリアされる。なお、Ｖ（３２５）は、優先入替え判定回路（３０１）が初期化される時も０にクリアされる。また、発行済みアクセス要求保持部（３１３）は、取り込まれたアクセス要求を発行済み要求（３２３）に、Ｖ（３２５）の値を発行済み要求（Ｖ）（３２４）に、それぞれ出力する。
【００４４】
空き時間判定回路１（３１０）は、アクセス要求１（１１１）に出力されたアクセス要求に伴うアクセス処理と、発行済み要求（３２３）に出力されたアクセス要求に伴うアクセス処理との間に空き時間が発生するかを判定し、判定結果を空き時間判定結果１（３２０）（１：空き時間発生、０：空き時間発生無し）に出力する。
【００４５】
空き時間判定回路２（３１１）は、アクセス要求２（２１１）に出力されたアクセス要求に伴うアクセス処理と、発行済み要求（３２３）に出力されたアクセス要求に伴うアクセス処理との間に空き時間が発生するかを判定し、判定結果を空き時間判定結果２（３２１）（１：空き時間発生、０：空き時間発生無し）に出力する。
【００４６】
空き時間判定回路３（３１２）は、アクセス要求１（１１１）に出力されたアクセス要求に伴うアクセス処理と、アクセス要求２（２１１）に出力されたアクセス要求に伴うアクセス処理との間に空き時間が発生するかを判定し、判定結果を空き時間判定結果３（３２２）（１：空き時間発生、０：空き時間発生無し）に出力する。
【００４７】
空き時間判定回路１（３１０）、空き時間判定回路２（３１１）、空き時間判定回路３（３１２）は同一の構成となり、その回路構成は空き時間判定回路１（３１０）を例として図４を使い後述する。
【００４８】
ＡＮＤゲート（３１５）は、空き時間判定結果１（３２０）の出力、空き時間判定結果２（３２１）の反転出力、空き時間判定結果３（３２２）の反転出力、発行済み要求（Ｖ）（３２４）の出力、の論理積を優先入替え信号（３０５）に出力する。
【００４９】
図４は、空き時間判定回路１（３１０）の詳細図である。空き時間判定回路１（３１０）は、アドレスデコーダ１（４００）、アドレスデコーダ２（４０１）、比較器１（４０２）、比較器２（４０３）、ＡＮＤゲート（４０４）などから構成される。
【００５０】
アドレスデコーダ１（４００）は、アクセス要求１（１１１）に出力されたアクセス要求からバンクアドレス、行アドレスを抽出し、バンクアドレス１（４０５）、行アドレス１（４０６）にそれぞれ出力する。
【００５１】
アドレスデコーダ２（４０１）は、発行済み要求（３２３）に出力されたアクセス要求からバンクアドレス、行アドレスを抽出し、バンクアドレス２（４０７）、行アドレス２（４０８）にそれぞれ出力する。
【００５２】
比較器１（４０２）は、バンクアドレス１（４０５）、バンクアドレス２（４０７）の出力値を比較し、比較結果を信号（４０９）（１：一致、０：不一致）に出力する。
【００５３】
比較器２（４０３）は、行アドレス１（４０６）、行アドレス２（４０８）の出力値を比較し、比較結果を信号（４１０）（１：一致、０：不一致）に出力する。
【００５４】
ＡＮＤゲート（４０４）は、信号（４０９）の出力、信号（４１０）の反転出力、との論理積を空き時間判定結果１（３２０）へ出力する。
【００５５】
以上、図１−７を用いて説明した、本実施の形態のアクセス調停装置における動作例を図８、図１０を用いて説明する。
【００５６】
図８は、図１０にて詳細を説明するアクセス要求調停動作開始時の、アクセスキュー１（１）、アクセスキュー２（２）における、アクセス要求の格納状態である。
【００５７】
アクセスキュー１（１）には、先頭から順に以下のアクセス要求、
Ｎｏ．１：識別子＝１０、バンク＝０、行アドレス＝０、列アドレス＝０
Ｎｏ．２：識別子＝１１、バンク＝０、行アドレス＝０、列アドレス＝４
Ｎｏ．３：識別子＝１２、バンク＝０、行アドレス＝１、列アドレス＝０
が格納されている。識別子＝１１、識別子＝１２の各アクセス要求に対応したアクセス処理の間は、同一バンク、かつ行アドレスが異なることから、行データの入替えに伴う空きサイクルが発生する。なお、アクセス要求の識別子は説明の便宜のため付加しているものであり、必ずしも実装する必要は無い。
【００５８】
アクセスキュー２（２）には、先頭から順に以下のアクセス要求、
Ｎｏ．１：識別子＝２０、バンク＝１、行アドレス＝１、列アドレス＝８
が格納されている。
【００５９】
図１０による、本実施の形態のアクセス調停装置における動作説明に先立ち、比較のために、固定の優先順位による調停方式の動作を、図９により説明する。
【００６０】
図９は、固定の優先順位による調停動作タイミングチャートである。なお、図９で説明する調停方式は、本実施の形態において優先入替え信号（３０５）を０に固定することで再現出来る。また、アクセス要求調停動作開始時、アクセスキュー１（１）、アクセスキュー２（２）における、アクセス要求の格納状態は、図８で示された状態とする。
【００６１】
まず、サイクル１にて、アクセス要求１（１１１）に識別子＝１０のアクセス要求が出力され、またアクセス要求２（２１１）に識別子＝２０のアクセス要求が出力される。なお、アクセスキュー２（２）から出力されたアクセス要求、およびそれに伴い発生したアクセス要求（４）、ＳＤＲＡＭのアドレス（５０２）、コマンド（５０３）、データ（５０４）はドット表示で示す。調停の結果、固定の優先順位（アクセス要求１（１１１）に出力されるアクセス要求が、アクセス要求２（２１１）に出力されるアクセス要求より高い優先度を持つ）に従い、アクセス要求１（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝１０のアクセス要求が出力される。また同サイクルで、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝１０のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理１（１１２）がアサートされる。
【００６２】
次に、サイクル２にて、サイクル１にて受理した識別子＝１０のアクセス要求に対応し、アドレス（５０２）に、バンク＝０、行アドレス＝０が出力され、コマンド（５０３）にアクティベートコマンド（ＡＣＴ）が出力される。また、同サイクルにてアクセス要求１（１１１）に識別子＝１１のアクセス要求が出力され、調停の結果、アクセス要求１（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝１１のアクセス要求が出力される。
【００６３】
次に、サイクル４にて、サイクル１にて受理した識別子＝１０のアクセス要求に対応し、アドレス（５０２）に、バンク＝０、列アドレス＝０が出力され、コマンド（５０３）にリードコマンド（Ｒ）が出力される。また、同サイクルにて、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝１１のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理１（１１２）がアサートされる。なお、本実施の形態におけるＳＤＲＡＭコントローラ（５００）は、前回受理したアクセス要求に伴うリードコマンド（Ｒ）、又はライトコマンド（Ｗ）を出力するサイクルで、次のＳＤＲＡＭに対するアクセス要求を処理することが可能になり、アクセス受理（６）をアサートする方式とする。
【００６４】
次に、サイクル５にて、アクセス要求１（１１１）に識別子＝１２のアクセス要求が出力され、調停の結果、アクセス要求１（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝１１のアクセス要求が出力される。
【００６５】
次に、サイクル６にて、データ（５０４）に、サイクル１にて受理した識別子＝１０のアクセス要求に対応したリードデータの出力が開始され、サイクル９まで続く。
【００６６】
次に、サイクル８にて、サイクル４にて受理した識別子＝１１のアクセス要求に対応し、アドレス（５０２）に、バンク＝０、列アドレス＝４が出力され、コマンド（５０３）にリードコマンド（Ｒ）が出力される。また、同サイクルにて、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝１２のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理１（１１２）がアサートされる。
【００６７】
次に、サイクル９にて、アクセス要求１（１１１）にアクセス要求が無いことを示すＮＯＰ（Ｎｏ  ＯＰｅｒａｔｉｏｎ）が出力され、調停の結果、アクセス要求２（２１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝２０のアクセス要求が出力される。
【００６８】
次に、サイクル１０にて、データ（５０４）に、サイクル４にて受理した識別子＝１１のアクセス要求に対応したリードデータの出力が開始され、サイクル１３まで続く。
【００６９】
次に、サイクル１２にて、アドレス（５０２）に、バンク＝０が出力され、コマンド（５０３）にプリチャージコマンド（ＰＲＥ）が出力される。さらに続くサイクル１４にて、サイクル８にて受理した識別子＝１２のアクセス要求に対応し、アドレス（５０２）に、バンク＝０、行アドレス＝１が出力され、コマンド（５０３）にアクティベートコマンド（ＡＣＴ）が出力される。これは、サイクル４にて受理した識別子＝１１のアクセス要求と、サイクル８にて受理した識別子＝１２のアクセス要求が同一バンクの異なる行に対するアクセスのため、ＳＤＲＡＭに保持された行データ入替を実行したものである。
【００７０】
次に、サイクル１６にて、サイクル８にて受理した識別子＝１２のアクセス要求に対応し、アドレス（５０２）に、バンク＝０、列アドレス＝０が出力され、コマンド（５０３）にリードコマンド（Ｒ）が出力される。また、同サイクルにて、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝２０のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理１（２１２）がアサートされる。
【００７１】
次に、サイクル１７にて、アクセス要求２（２１１）にＮＯＰが出力され、調停の結果、アクセス要求１（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）にＮＯＰが出力される。また、同サイクルにて、サイクル１６にて受理した識別子＝２０のアクセス要求に対応し、アドレス（５０２）に、バンク＝１、行アドレス＝１が出力され、コマンド（５０３）にアクティベートコマンド（ＡＣＴ）が出力される。
【００７２】
次に、サイクル１８にて、データ（５０４）に、サイクル８にて受理した識別子＝１２のアクセス要求に対応したリードデータの出力が開始され、サイクル２１まで続く。
【００７３】
次に、サイクル２０にて、サイクル１６にて受理した識別子＝２０のアクセス要求に対応し、アドレス（５０２）に、バンク＝１、列アドレス＝８が出力され、コマンド（５０３）にリードコマンド（Ｒ）が出力される。
【００７４】
次に、サイクル２２にて、データ（５０４）に、サイクル１６にて受理した識別子＝２０のアクセス要求に対応したリードデータの出力が開始され、サイクル２５まで続く。
【００７５】
図１０は、図１−７を用いて説明した、本実施の形態のアクセス調停装置におけるアクセス間調停動作タイミングチャートである。なお、アクセス要求調停動作開始時、アクセスキュー１（１）、アクセスキュー２（２）における、アクセス要求の格納状態は、図８で示された状態とする。また、アクセス要求（４）に出力されたアクセス要求と、それに対応した、ＳＤＲＡＭのアドレス（５０２）、コマンド（５０３）、データ（５０４）、の各入出力は、図９にて説明した動作と同様の動作を行うものとし、図１０における詳細の説明は省略する。
【００７６】
まず、サイクル１にて、アクセス要求１（１１１）に識別子＝１０のアクセス要求が出力され、またアクセス要求２（２１１）に識別子＝２０のアクセス要求が出力される。また、同サイクルで、優先入替え判定回路（３０１）、優先順位判定回路（３０２）によってアクセス調停が行われる。同サイクルでは、発行済み要求（３２３）の出力は不定“ｘ”（本実施の形態では不定をｘで示す）であり、これに伴い空き時間判定結果１−３（３２０−３２２）の出力も“ｘｘｘ”となるが、発行済み要求（Ｖ）（３２４）は初期化により０となっており、図３に示すＡＮＤゲート（３１５）の出力である優先入替え信号（３０５）の出力はマスクされ０となる。さらに、アクセス要求１（１１１）、アクセス要求２（２１１）、優先入替え信号（３０５）の各出力より、図６に示す優先順位判定回路（３０２）の入出力関係に従い、選択信号（３０６）には０が出力となる。以上の結果、アクセス要求１（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝１０のアクセス要求が出力される。また同サイクルで、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝１０のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理１（１１２）がアサートされる。
【００７７】
次に、サイクル２にて、アクセス要求１（１１１）に識別子＝１１のアクセス要求が出力される。また、同サイクルにて、サイクル１にて受理した識別子＝１０のアクセス要求が、発行済みアクセス要求保持部（３１３）に保持され、発行済み要求（３２３）に識別子＝１０のアクセス要求が、また発行済み要求（Ｖ）（２３４）に１が出力される。さらに、アクセス要求１（１１１）、アクセス要求２（２１１）、発行済み要求（３２３）、の各出力から、図４にて詳細を説明した、空き時間判定回路１−３（３１０−３１２）によって、空き時間判定結果１−３（３２０−３２２）の出力が“０００”となる。さらに、空き時間判定結果１−３（３２０−３２２）、発行済み要求（Ｖ）（３２４）の各出力から、図３にて説明したＡＮＤゲート（３１５）を用いて論理積が演算され、優先入替え信号（３０５）の出力は０となる。以上の結果、図６に示す優先順位判定回路（３０２）の入出力関係に従い、選択信号（３０６）には０が出力となり、アクセス要求１（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝１１のアクセス要求が出力される。
【００７８】
次に、サイクル４にて、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝１１のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理１（１１２）がアサートされる。
【００７９】
サイクル５にて、アクセス要求１（１１１）に識別子＝１２のアクセス要求が出力される。さらに同サイクルにて、サイクル４にて受理した識別子＝１１のアクセス要求が、発行済みアクセス要求保持部（３１３）に保持され、発行済み要求（３２３）に識別子＝１１のアクセス要求が出力され、また発行済み要求（Ｖ）（２３４）に１が出力される。さらに、アクセス要求１（１１１）、アクセス要求２（２１１）、発行済み要求（３２３）、の各出力から、図４にて詳細を説明した、空き時間判定回路１−３（３１０−３１２）によって、空き時間判定結果１−３（３２０−３２２）の出力が“１００”となる。これは、前回受理したアクセス要求の処理とアクセス要求１（１１１）に出力されたアクセス要求の処理との間に空きサイクルがあり、かつ前回受理したアクセス要求の処理とアクセス要求２（２１１）に出力されたアクセス要求の処理との間に空きサイクルが無く、かつアクセス要求１（１１１）に出力されたアクセス要求の処理とアクセス要求２（２１１）に出力されたアクセス要求の処理との間に空きサイクルが無いことを意味する。
【００８０】
さらに、空き時間判定結果１−３（３２０−３２２）、発行済み要求（Ｖ）（３２４）の各出力から、図３にて説明したＡＮＤゲート（３１５）を用いて論理積が演算され、優先入替え信号（３０５）の出力は１となる。これは、今回の調停において優先度の入替えを実施することを意味する。以上の結果、図６に示す優先順位判定回路（３０２）の入出力関係に従い優先度の入替えが実施され、選択信号（３０６）には１が出力となる。これにより、アクセス要求２（１１１）に出力されるアクセス要求が選択され、アクセス要求（４）に識別子＝２０のアクセス要求が出力される。
【００８１】
次に、サイクル８にて、アクセス受理（６）がアサートされ、アクセス要求（４）に出力された識別子＝２０のアクセス要求が受理される。さらに、受理されたアクセス要求元に対応するアクセス受理２（２１２）がアサートされる。
【００８２】
次に、サイクル９にて、アクセス要求２（２１１）にＮＯＰが出力される。これ以降、アクセス要求１（１１１）に出力される識別子＝１２のアクセス要求のみとなり、このアクセス要求の受理、および処理が進む。
【００８３】
以上、図２−４に詳細を説明した回路によって実現されるアクセス間調停によって、高優先である識別子＝１１、および識別子＝１２のアクセス処理の空き時間の間に、低優先である識別子＝２０のアクセス処理が挿入される。これによって、図９にて動作を説明した調停方式と比較して、低優先である識別子＝２０のアクセス処理が８サイクル短縮される。一方、図９にて動作を説明した調停方式と比較して、識別子＝１２のアクセス処理が遅延するが、遅延は１サイクルに抑えられる。
【００８４】
図１１は、アクセス要求１（１１１）およびアクセス要求２（２１１）に絶え間なくアクセス要求が出力されている場合において、図２−４に詳細を説明した回路によって実現されるアクセス間調停の結果選択されたアクセス要求の順番を順序木で網羅的に示したものである。以下に存在可能な経路について説明する。
【００８５】
ノード１１１１からノード１１２４への経路、ノード１１１２からノード１１３４への経路、ノード１１００からノード１１１４への経路は、調停１−２の各調停時に、空き時間判定結果２（３２１）の出力が１となる。その結果、優先入替え信号（３０５）の出力が０となり、アクセス要求２（２１１）に出力されたアクセス要求が選択されることは無く、本経路は存在しない。
【００８６】
ノード１１１３を起点とする経路では、まず調停１の時、優先入替えが発生していることから、空き時間判定結果３（３２２）の出力が０となっている。すなわちこれは、調停１の時、アクセス要求２（２１１）に出力されたアクセス要求の処理と、アクセス要求１（１１１）に出力されたアクセス要求の処理との間に空きサイクルは無く、さらに、アクセス要求１（１１１）に出力されたアクセス要求が待たされることを意味する。よって、続く次の調停２では、アクセス要求１に、１つ前に受理されたアクセス要求の処理との間に空きサイクルが発生しないアクセス要求が出力されていることになり、空き時間判定結果１（３２０）の出力は０で、優先入替えが発生しないことから、ノード１１１３からはノード１１４１への経路に限定される。
【００８７】
以上説明した存在可能な経路の末端ノードについては、ノード１１２１、１１３１、１１４１はノード１１１１に、ノード１１２２、１１３２はノード１１１２に、ノード１１２３、１１３３はノード１１１３に、それぞれ帰着する。
【００８８】
以上説明したアクセス要求の順番の全組み合わせを考慮すると、アクセス要求１（１１１）およびアクセス要求２（２１１）に絶え間なくアクセス要求が出力されている場合において、図２−４に詳細を説明した回路によって実現されるアクセス間調停を用いることにより、優先入替えによる空きサイクル発生、および連続した優先入替えを抑止し、優先入替えに伴う高優先のアクセス要求の処理遅延を防ぐことが出来る。
【００８９】
（第２の実施の形態）
本発明の第２の実施の形態である、アクセス間調停方式（以降「アクセス調停方式２」と記載する）を用いたアクセス調停装置を含む情報機器の構成図は、第１の実施の形態にて説明した図１６と同一であるため、ここでの説明は省略する。
【００９０】
アクセス調停方式２を用いたアクセス調停装置の全体図は、第１の実施の形態にて説明した図１と調停制御レジスタ（７）の説明以外は同一であるため、ここでの説明は調停制御レジスタ（７）の説明のみに限定する。
【００９１】
調停回路（３）におけるアクセス要求の調停方法は、調停制御レジスタ（７）に格納された値によって選択される。調停制御レジスタ（７）に格納された値と、選択される調停方法との対応の一例として、
調停制御レジスタ（７）に格納された値    アクセス要求調停方式
０                            優先方式
１                            ラウンドロビン方式
２                            アクセス調停方式２
などが挙げられるが、アクセス調停方式２以外の調停方式の種類や、調停制御レジスタ（７）に格納された値と調停方式との対応はこの例に限定されることは無い。
【００９２】
調停回路（３）の詳細は図１２を用いて後述するが、調停制御レジスタ（７）に格納された値によって選択される調停方法のうち、アクセス調停方式２を実現する構成のみを記載し、それ以外の調停方式を実現する構成についての記載は省略する。
【００９３】
図１２は、調停回路（３）の詳細図である。調停回路（３）は、優先入替え判定回路（１２００）、優先順位判定回路（１２０１）、アクセス受理生成回路（３０３）、セレクタ（３０４）などから構成される。
【００９４】
優先入替え判定回路（１２００）は、アクセス受理（６）、アクセス要求１（１１１）、アクセス要求２（２１１）、アクセス要求（４）、優先入替え受理（１２０２）を入力とし、優先順位を入れ替えるかどうかを示す優先入替え信号（３０５）（１：優先順位を入れ替える、０：優先順位を入れ替えない）を出力する。優先入替え判定回路（１２００）の詳細は図１３にて後述する。
【００９５】
優先順位判定回路（１２０１）は、アクセス要求１（１１１）、アクセス要求２（２１１）、優先入替え信号（３０５）を入力し、選択信号（３０６）（１：アクセス要求２を選択、０：アクセス要求１を選択）、優先入替え受理（１２０２）を出力する。優先順位判定回路（１２０１）の入力と出力との関係は図１４で表される通り、優先入替え信号（３０５）が０の時は、アクセス要求１（１１１）がアクセス要求２（２１１）より高い優先度となるような優先判定を行うが、優先入替え信号（３０５）が１の時は、優先順位が入れ替わり、アクセス要求２（２１１）がアクセス要求１（１１１）より高い優先度となるような優先判定を行い、優先順位が入れ替わる場合には優先入替え受理（１２０２）に１を出力する。
【００９６】
セレクタ（３０４）、アクセス受理生成回路（３０３）の説明は、第１の実施の形態における図２の説明と同一であるため、ここでの説明は省略する。
【００９７】
図１３は、優先入替え判定回路（１２００）の詳細図である。優先入替え判定回路（１２００）は、発行済みアクセス要求保持部（３１３）、空き時間判定回路１（３１０）、空き時間判定回路２（３１１）、優先入替えフラグ（１３００）、ＡＮＤゲート（１３０１）などから構成される。
【００９８】
発行済みアクセス要求保持部（３１３）、空き時間判定回路１（３１０）、空き時間判定回路２（３１１）の説明は、第１の実施の形態における図３の説明と同一であるため、ここでの説明は省略する。
【００９９】
優先入替えフラグ（１３００）は、アクセス受理（６）のアサートのタイミングで、優先入替え受理（１２０２）の出力を取り込み、その値を優先入替えフラグ出力（１３０２）に出力する。また、優先入替えフラグ（１３００）は優先入替え判定回路（１２００）が初期化される時に０にクリアされる。
【０１００】
ＡＮＤゲート（１３０１）は、空き時間判定結果１（３２０）の出力、空き時間判定結果２（３２１）の反転出力、発行済み要求（Ｖ）（３２４）の出力、優先入替えフラグ出力（１３０２）の反転出力の論理積を優先入替え信号（３０５）に出力する。
【０１０１】
以上、図１２、図１３にて説明した回路によって実現されるアクセス間調停方式では、空き時間判定回路１−２によるアクセス処理間の空きサイクル判定を用いた優先入替え制御により、第１の実施の形態の図１０と同様に高優先アクセス要求の処理間に空き時間が発生する場合、低優先アクセス要求の処理を挿入することによって、高優先アクセス要求の処理の遅延を抑えたまま、低優先アクセス要求の処理時間を短縮出来る。
【０１０２】
図１５は、アクセス要求１（１１１）およびアクセス要求２（２１１）に絶え間なくアクセス要求が出力されている場合において、図１２、図１３に詳細を説明した回路によって実現されるアクセス間調停の結果選択されたアクセス要求の順番を順序木で網羅的に示したものである。以下に存在可能な経路について説明する。
【０１０３】
ノード１１１１からノード１１２４への経路、ノード１１１２からノード１１３４への経路、ノード１１１３からノード１１４４への経路、ノード１１００からノード１１１４への経路は、調停１−２の各調停時に、空き時間判定結果２（３２１）の出力が１となる。その結果、優先入替え信号（３０５）の出力が０となり、アクセス要求２（２１１）に出力されたアクセス要求が選択されることは無く、本経路は存在しない。
【０１０４】
ノード１１１３からノード１１４３への経路では、調停１の終了後に優先入替えフラグ（１３００）に１がセットされ、調停２の時は優先入替えフラグ出力（１３０２）の出力値が１となる。その結果、優先入替え信号（３０５）の出力が０となり、アクセス要求２（２１１）に出力されたアクセス要求が選択されることは無く、本経路は存在しない。
【０１０５】
以上説明した存在可能な経路の末端ノードについては、ノード１１２１、１１３１、１１４１はノード１１１１に、ノード１１２２、１１３２、１１４２はノード１１１２に、ノード１１２３、１１３３はノード１１１３に、それぞれ帰着する。
【０１０６】
以上説明したアクセス要求の順番の全組み合わせを考慮すると、アクセス要求１（１１１）およびアクセス要求２（２１１）に絶え間なくアクセス要求が出力されている場合において、図１２、図１３に詳細を説明した回路によって実現されるアクセス間調停を用いることにより、優先入替えによる空きサイクル発生は１回以内に限定され、また、連続した優先入替えを抑止し、優先入替えに伴う高優先のアクセス要求の処理遅延を防ぐことが出来る。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０８】
本発明のアクセス間調停技術は、半導体基板上に形成した半導体装置の一例としてのＳｏＣにおいて、アクセス要求をＳＤＲＡＭに対するリード又はライト要求とする技術に適用可能であり、さらにはこれに限らず、他のアクセス要求であっても利用可能である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施の形態である、アクセス間調停方式を用いたアクセス調停装置の全体を示した図である。
【図２】本発明の第１の実施の形態における調停回路の詳細を示した図である。
【図３】本発明の第１の実施の形態における優先入替え判定回路の詳細を示した図である。
【図４】本発明の第１の実施の形態における空き時間判定回路１の詳細を示した図である。
【図５】本発明の第１の実施の形態におけるアクセス処理部の詳細を示した図である。
【図６】本発明の第１の実施の形態における優先順位判定回路の入力と出力との関係を示した図である。
【図７】本発明の第１の実施の形態におけるアクセス受理生成回路の入力と出力との関係を示した図である。
【図８】本発明の第１の実施の形態において、アクセス要求調停動作開始時の、アクセスキュー１、アクセスキュー２における、アクセス要求の格納状態を示した図である。
【図９】本発明の第１の実施の形態の比較技術において、固定の優先順位による調停動作を示したタイミングチャートである。
【図１０】本発明の第１の実施の形態における調停動作を示したタイミングチャートである。
【図１１】本発明の第１の実施の形態において、アクセス要求１およびアクセス要求２に絶え間なくアクセス要求が出力されている場合において、アクセス間調停の結果選択されたアクセス要求の順番を順序木で網羅的に示した図である。
【図１２】本発明の第２の実施の形態における調停回路の詳細を示した図である。
【図１３】本発明の第２の実施の形態における優先入替え判定回路の詳細を示した図である。
【図１４】本発明の第２の実施の形態における優先順位判定回路の入力と出力との関係を示した図である。
【図１５】本発明の第２の実施の形態において、アクセス要求１およびアクセス要求２に絶え間なくアクセス要求が出力されている場合において、アクセス間調停の結果選択されたアクセス要求の順番を順序木で網羅的に示した図である。
【図１６】本発明の第１の実施の形態である、アクセス間調停方式を用いたＳｏＣを含む情報機器の構成図である。
【符号の説明】
【０１１０】
１…アクセスキュー１、２…アクセスキュー２、３…調停回路、５…アクセス処理部、７…調停制御レジスタ、
３０１…優先入替え判定回路、３０２…優先順位判定回路、３０３…アクセス受理生成回路、３０４…セレクタ、
３１０…空き時間判定回路１、３１１…空き時間判定回路２、３１２…空き時間判定回路３、３１３…発行済みアクセス要求保持部、３１５…ＡＮＤゲート、
４００…アドレスデコーダ１、４０１…アドレスデコーダ２、４０２…比較器１、４０３…比較器２、４０４…ＡＮＤゲート、
５００…ＳＤＲＡＭコントローラ、５０１…ＳＤＲＡＭ、
１２００…優先入替え判定回路、１２０１…優先順位判定回路、
１３００…優先入替えフラグ。
【図１】
2009015832.tif 000003
【図２】
2009015832.tif 000004
【図３】
2009015832.tif 000005
【図４】
2009015832.tif 000006
【図５】
2009015832.tif 000007
【図６】
2009015832.tif 000008
【図７】
2009015832.tif 000009
【図８】
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【図９】
2009015832.tif 000011
【図１０】
2009015832.tif 000012
【図１１】
2009015832.tif 000013
【図１２】
2009015832.tif 000014
【図１３】
2009015832.tif 000015
【図１４】
2009015832.tif 000016
【図１５】
2009015832.tif 000017
【図１６】
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