(57)【要約】【課題】  パターンメモリのメモリ空間を削減することを可能としたパターン波形生成装置を実現する。【解決手段】  パターンアドレス生成部より取得したパターンアドレスから生成したメモリアドレスにより、パターンメモリよりメモリデータを読み出してパターンデータとして出力するパターンメモリ制御部と、前記パターンデータを取得して印加波形を生成する波形生成部とを有するパターン波形生成装置において、  前記パターンメモリは、前記パターンデータ制御用のコマンドデータを格納する。【選択図】                    図１
2009063491.tif 000002
【特許請求の範囲】
【請求項１】
パターンアドレス生成部より取得したパターンアドレスから生成したメモリアドレスにより、パターンメモリよりメモリデータを読み出してパターンデータとして出力するパターンメモリ制御部と、前記パターンデータを取得して印加波形を生成する波形生成部とを有するパターン波形生成装置において、
前記パターンメモリは、前記パターンデータ制御用のコマンドデータを格納することを特徴とするパターン波形生成装置。
【請求項２】
前記パターンメモリ制御部は、読み出した前記コマンドデータに応じて前記パターンデータを制御するためのメモリデータ制御コマンドを出力する、コマンド制御手段を備えることを特徴とする請求項１に記載のパターン波形生成装置。
【請求項３】
前記パターンメモリ制御部は、１処理サイクル内で前記パターンメモリから読み出されたパターンデータを、前記メモリデータ制御コマンドにより、書き戻し処理することを特徴とする請求項１または２に記載のパターン波形生成装置。
【請求項４】
前記コマンド制御手段は、前記パターンアドレス生成部からのコマンドにより、前記パターンメモリに格納されているコマンドデータを書き替え処理することを特徴とする請求項１乃至３のいずれかに記載のパターン波形生成装置。
【請求項５】
前記パターンアドレス生成部より取得したパターンアドレスを入力し、前記パターンデータの発生タイミングを生成して前記波形生成部に渡す、タイミング処理部を備えることを特徴とする請求項１乃至４のいずれかに記載のパターン波形生成装置。
【請求項６】
前記タイミング処理部は、前記パターンアドレス生成部より取得したパターンアドレスから生成したタイミングメモリアドレスにより、タイミングメモリよりタイミングメモリデータを読み出して前記発生タイミングを生成すると共に、前記タイミングメモリに格納されたタイミングコマンドを読み出し、前記タイミングメモリデータを書き戻し処理することを特徴とする請求項５に記載のパターン波形生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターンアドレス生成部より取得したパターンアドレスから生成したメモリアドレスにより、パターンメモリよりメモリデータを読み出してパターンデータとして出力するパターンメモリ制御部と、前記パターンデータを取得して印加波形を生成する波形生成部とを有するパターン波形生成装置に関するものである。
【背景技術】
【０００２】
パターン発生器を備えたＩＣ試験装置については、特許文献１に技術開示がある。図９は、半導体試験装置等に適用される従来のパターン波形生成装置の構成例を示す機能ブロック図である。
【０００３】
パターンアドレス生成部１は、被試験対象（以下、ＤＵＴ：Device Under Test）へ印加するパターンを参照するためのパターンアドレスを生成してパターンメモリ制御部２へ出力する。パターンメモリ制御部２は、パターンアドレス生成部１より取得したパターンアドレスを基に、パターンメモリ３を参照するためのメモリアドレスを生成する。
【０００４】
パターンメモリ３は、パターンメモリ制御部２で生成されたメモリアドレスに基づいてメモリデータをパターンメモリ制御部２に出力する。パターンメモリ制御部２は、メモリデータを取得してパターンデータとして波形生成部４に出力する。波形生成部４は、パターンメモリ制御部２からパターンデータを取得して印加波形を生成し、ＤＵＴ５のピンに出力する。
【０００５】
図１０は、図９の動作を説明するタイミングチャートである。動作は、シーケンシャルに遷移する処理サイクル（Ｓ１，Ｓ２，…Ｓ７，…）に基づいて実行されるものとする。また、パターンメモリ３には、所望の印加波形を出力するためのメモリデータが予め格納されているものとする。図１０（Ａ）〜（Ｅ）の動作を説明する。
【０００６】
（Ａ）パターンメモリ生成手段１よりパターンメモリ制御部２に、パターンアドレスＡ０，Ａ１，Ａ２，Ａ３，…が処理サイクルＳ１から入力される。
【０００７】
（Ｂ）パターンメモリ制御部２は、パターンアドレスを基に、メモリアドレスＡ０，Ａ１，Ａ２，Ａ３，…を生成し、処理サイクルＳ２からパターンメモリ３に出力する。
【０００８】
（Ｃ）パターンメモリ３は、メモリアドレスを参照し、予め格納されているメモリデータＤ０，Ｄ１，Ｄ２，Ｄ３，…を処理サイクルＳ３から出力し、パターンメモリ制御部２に渡す。
【０００９】
（Ｄ）パターンメモリ制御部２は、パターンメモリ３から取得したメモリデータに基づいてパターンデータＤ０，Ｄ１，Ｄ２，Ｄ３，…を生成し、処理サイクルＳ４から波形生成部４に出力する。
【００１０】
（Ｅ）波形生成部４は、パターンメモリ制御部２から取得したパターンデータＤ０，Ｄ１，Ｄ２，Ｄ３，…に基づいて印加波形印加波形［１］〜印加波形［１６］を生成し、処理サイクルＳ５からＤＵＴ５のピンに出力する。
【００１１】
【特許文献１】特開平９−３０４４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来技術において、ＤＵＴ５へ印加する波形は、処理サイクル毎に個別のアドレスに格納されている。従って、大量のサイクル分の波形を出力するためには、大きなアドレス空間を有するパターンメモリ３を実装する必要がある。
【００１３】
図１１は、従来技術においてパターンメモリに格納されるメモリデータの一例を示すメモリデータマップ図である。メモリデータが１６ビット幅でメモリデータがそのままＤＵＴ５への印加波形［１］〜印加波形［１６］になると仮定する。
【００１４】
即ち、このマップ図は、
メモリアドレス０〜１５：印加波形［１］→印加波形［１６］へ、“１”のbit Walkingの構成となっている。
【００１５】
このような構成のメモリデータによりメモリアドレス０〜１５に対応するパターン波形を生成するには、１６個のパターンメモリデータを必要とする。処理サイクル数が増えた場合、若しくは印加波形の種類が増えた場合、必要とされるパターンメモリのメモリ空間が増大し、メモリ資源のコストアップを生じる問題がある。
【００１６】
本発明は上述した問題点を解決するためになされたものであり、パターンメモリのメモリ空間を削減することを可能としたパターン波形生成装置の実現を目的としている。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）パターンアドレス生成部より取得したパターンアドレスから生成したメモリアドレスにより、パターンメモリよりメモリデータを読み出してパターンデータとして出力するパターンメモリ制御部と、前記パターンデータを取得して印加波形を生成する波形生成部とを有するパターン波形生成装置において、
前記パターンメモリは、前記パターンデータ制御用のコマンドデータを格納することを特徴とするパターン波形生成装置。
【００１８】
（２）前記パターンメモリ制御部は、読み出した前記コマンドデータに応じて前記パターンデータを制御するためのメモリデータ制御コマンドを出力する、コマンド制御手段を備えることを特徴とする（１）に記載のパターン波形生成装置。
【００１９】
（３）前記パターンメモリ制御部は、１処理サイクル内で前記パターンメモリから読み出されたパターンデータを、前記メモリデータ制御コマンドにより、書き戻し処理することを特徴とする（１）または（２）に記載のパターン波形生成装置。
【００２０】
（４）前記コマンド制御手段は、前記パターンアドレス生成部からのコマンドにより、前記パターンメモリに格納されているコマンドデータを書き替え処理することを特徴とする（１）乃至（３）のいずれかに記載のパターン波形生成装置。
【００２１】
（５）前記パターンアドレス生成部より取得したパターンアドレスを入力し、前記パターンデータの発生タイミングを生成して前記波形生成部に渡す、タイミング処理部を備えることを特徴とする（１）乃至（４）のいずれかに記載のパターン波形生成装置。
【００２２】
（６）前記タイミング処理部は、前記パターンアドレス生成部より取得したパターンアドレスから生成したタイミングメモリアドレスにより、タイミングメモリよりタイミングメモリデータを読み出して前記発生タイミングを生成すると共に、前記タイミングメモリに格納されたタイミングコマンドを読み出し、前記タイミングメモリデータを書き戻し処理することを特徴とする（５）に記載のパターン波形生成装置。
【発明の効果】
【００２３】
本発明によれば、メモリデータに加えてコマンドデータをパターンメモリに格納し、読み出したコマンドデータを用いてメモリデータを処理し書き戻すことで、パターンメモリに格納するメモリデータを大幅に削減することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用したパターン波形生成装置の一実施形態を示す機能ブロック図である。図９で説明した従来装置と同一要素には同一符号を付して説明を省略する。
【００２５】
図９の従来装置と比較した本発明の構成上の特徴部は、パターンメモリ制御部１００及びパターンメモリ２００の構成にある。パターンメモリ制御部１００は、パターンメモリ制御手段１０１とコマンド制御手段１０２を備える。
【００２６】
パターンメモリ制御手段１０１の基本的な機能は、従来装置のパターンメモリ制御部２と同一であり、パターンアドレスよりメモリアドレスを生成してパターンメモリ２００からメモリデータを読み出し、パターンデータとして波形生成部に出力する。
【００２７】
パターンメモリ２００は、従来装置におけるパターンメモリ３のメモリデータに加えてパターンデータ制御用のコマンドデータが予め格納されており、パターンメモリ制御手段１０１がメモリデータを読み出す時に同時に読み出され、読み出されたコマンドデータがコマンド制御手段１０２に渡される。
【００２８】
コマンド制御手段１０２は、取得したコマンドデータのコードを解読してメモリデータ制御コマンドを生成し、パターンメモリ制御手段１０１に出力する。パターンメモリ制御手段１０１は、コマンド制御手段１０２から取得するメモリデータ制御コマンドに従い、読み出したメモリデータを修正して再びメモリデータとして書き戻す、書き戻し処理（Read-Modify-Write処理）を実行する。
【００２９】
図２は、図１の動作を説明するタイミングチャートである。動作は、従来装置と同様にシーケンシャルに遷移する処理サイクル（Ｓ１，Ｓ２，…Ｓ８，…）に基づいて実行されるものとする。また、予めパターンメモリ３には、所望の印加波形を出力するためのメモリデータ及びこのメモリデータ対してデータ処理を実行するための制御コマンドが格納されているものとする。図１０（Ａ）〜（Ｇ）の処理を説明する。
【００３０】
（Ａ）パターンメモリ生成手段１よりパターンメモリ制御手段１０１に、パターンアドレスＡ０が処理サイクルＳ１で入力される。パターンアドレスＡ０に対して複数（この例では５個）の処理サイクルが割り当てられるものとする。
【００３１】
（Ｂ）パターンメモリ制御手段１０１は、パターンアドレスよりメモリアドレスＡ０を生成し、処理サイクルＳ２でパターンメモリ２００に出力する。
【００３２】
（Ｃ）（Ｄ）（Ｅ）処理サイクルＳ２でパターンメモリ２００は、メモリアドレスを参照し、予め格納されているメモリデータＤ０を読み出すと共に、同時に読み出されるコマンドデータ（＝メモリ制御コマンドデータ）CMD0を読み出す。
【００３３】
パターンメモリ制御手段１０１は、メモリ制御コマンドデータCMD0のコード内容に従い、同じ処理サイクルＳ２でメモリデータＤ０を読み出すと共に、このメモリデータをＤ１に修正して書き戻す、書き戻し処理を実行する。
【００３４】
次の処理サイクルＳ３では、Ｓ２で書き戻されたメモリデータＤ１を読み出し、これをメモリデータＤ２に修正して書き戻す、書き戻し処理を実行する。以下、処理サイクルＳ４〜Ｓ６でも同様な書き戻し処理を順次実行する。
【００３５】
（Ｆ）パターンメモリ制御手段１０１は、処理サイクルＳ２〜Ｓ６でパターンメモリ３から取得したメモリデータに基づいて５個のパターンデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４を生成し、処理サイクルＳ３〜Ｓ７で波形生成部４に出力する。
【００３６】
（Ｇ）波形生成部４は、パターンメモリ制御部２から取得したパターンデータＤ０，Ｄ１，Ｄ２，Ｄ３，…に基づいて形印加波形［１］〜印加波形［１６］を生成し、処理サイクルＳ４からＤＵＴ５のピンに出力する。
【００３７】
処理サイクルＳ６で次のパターンアドレスＡ１が入力された場合にも、コマンドデータCMD1コード内容に従い、Ａ０の処理と同様なメモリデータの書き戻し処理を実行する。このように本発明では、パターンアドレスが与えられる毎に同時に読み出されるコマンドデータに従い、複数の処理サイクルでパターンデータの書き戻し処理を行い、印加波形を生成する。
【００３８】
図３は、パターンメモリ２００に格納されるメモリデータマップ図である。図１１に示した従来のメモリデータと同様の印加波形を生成するものとする。ここで、パターンメモリ２００に格納するコマンドデータCMD1,CMD0を、次のように定義する。
[CMD1,CMD0]=[0,1]→メモリデータをLSB方向へ１ビットシフト、MSBへ0入力
【００３９】
予めメモリアドレスの０番地は、コマンドデータ“01”を、
メモリデータ=16'b1000_0000_0000_0000
を格納しておく。
【００４０】
０番地を読み出した処理サイクル内で、コマンドデータ=“01”に従い、０番地から読み出したデータをLSB方向へ１ビットシフト（=16'b1000_0000_0000_0000）し、メモリアドレスの０番地に書き込む。この操作を１５回繰り返す。
【００４１】
以上のように、本発明では、メモリデータに加えコマンドデータをパターンメモリに予め格納し、読み出したコマンドデータを用いてメモリデータを処理し書き戻すことで、パターンメモリに格納するメモリデータ数を大幅に削減することが可能となる。
【００４２】
図４は、本発明を適用したパターン波形生成装置の他の実施形態を示す機能ブロック図である。図１の実施形態との相違点は、パターンアドレス生成部１がコマンドを生成してコマンド制御手段１０２に出力している構成にある。
【００４３】
コマンド制御手段１０２は、パターンメモリ２００から読み出されるコマンドデータに対して、１処理サイクル内で次の通りの書き戻し処理を実行する。
・パターンメモリ２００よりコマンドデータを読みこむ
・パターンアドレス生成部１よりコマンドが入力されると、コマンドデータを修正してパターンメモリに書き込むためのメモリデータ制御コマンドをパターンメモリ制御手段１０１に出力する。
・パターンアドレス生成部１よりコマンドが入力されないときは、コマンドデータを修正せずそのままパターンメモリに書き込むためのメモリデータ制御コマンドをパターンメモリ制御手段１０１に出力する。
【００４４】
図５は、図４の動作を説明するタイミングチャートである。図１の動作を説明した図２との相違により説明する。
【００４５】
（Ａ）パターンメモリ生成手段１よりパターンメモリ制御手段１０１に、パターンアドレスＡ０が処理サイクルＳ１で入力される。パターンアドレスＡ０に対して複数（この例では６個）の処理サイクルが割り当てられるものとする。
【００４６】
（Ｈ）パターンメモリ生成手段１よりコマンド制御手段１０２に、コマンドCMD0（メモリに格納されているコマンドデータを修正しない）が処理サイクルＳ１で入力される。同様に、コマンドCMD1（メモリに格納されているコマンドデータを修正する）が処理サイクルＳ５で入力される。
【００４７】
（Ｂ）パターンメモリ制御手段１０１は、パターンアドレスよりメモリアドレスＡ０を生成し、処理サイクルＳ２でパターンメモリ２００に出力する。
【００４８】
（Ｃ）（Ｄ）処理サイクルＳ２でパターンメモリ２００は、メモリアドレスを参照し、予め格納されているメモリデータＤ０を読み出すと共に、同時に読み出されるコマンドデータ（＝メモリ制御コマンドデータ）を読み出す。
【００４９】
パターンメモリ制御手段１０１は、コマンドCMD0（メモリに格納されているコマンドデータを修正しない）の指令により、格納済みのメモリ制御コマンドデータのコード内容CMD00に従い、同じ処理サイクルＳ２でメモリデータＤ０を読み出すと共に、このメモリデータをＤ１に修正して書き戻す、書き戻し処理を実行する。
【００５０】
次の処理サイクルＳ３では、Ｓ２で書き戻されたメモリデータＤ１を読み出し、これをメモリデータＤ２に修正して書き戻す、書き戻し処理を実行する。以下、処理サイクルＳ３、Ｓ４でも同様な書き戻し処理を順次実行する。
【００５１】
処理サイクルＳ５では、コマンドCMD1（メモリに格納されているコマンドデータを修正する）の指令により、格納済みのメモリ制御コマンドデータのコード内容をCMD10に修正し、この修正コードに従い、同じ処理サイクルＳ５でメモリデータＤ３を読み出すと共に、このメモリデータをＤ２０に修正して書き戻す、書き戻し処理を実行する。
【００５２】
（Ｆ）パターンメモリ制御手段１０１は、処理サイクルＳ２〜Ｓ７でパターンメモリ３から取得したメモリデータに基づいて６個のパターンデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ２０，Ｄ２１を生成し、処理サイクルＳ３〜Ｓ８で波形生成部４に出力する。
【００５３】
（Ｇ）波形生成部４は、パターンメモリ制御部２から取得したパターンデータＤ０，Ｄ１，Ｄ２，Ｄ３，…に基づいて形印加波形［１］〜印加波形［１６］を生成し、処理サイクルＳ４からＤＵＴ５のピンに出力する。
【００５４】
この実施形態では、パターンメモリ２００に格納されたコマンドデータを次のように定義している。
[CMD1,CMD0]=[0,1]→「メモリデータ」をLSB方向へ１ビットシフト、MSBへ０入力
[CMD1,CMD0]=[1,0]→「メモリデータ」をMSB方向へ１ビットシフト、LSBへ０入力
[CMD1,CMD0]=[1,1]→「メモリデータ」を全て反転
【００５５】
図６は、この実施形態におけるパターンメモリに格納されるメモリデータのマップ図である。時系列に従い、パターンアドレス生成部１よりのコマンドを、“01”→“11”→“10”と入力することによりメモリアドレスを変更することなく、複雑なパターンデータを生成し、これに基づく印加波形をＤＵＴ５へ印加することができる。
【００５６】
図７は、本発明を適用したパターン波形生成装置の更に他の実施形態を示す機能ブロック図である。図１の実施形態との相違点は、パターンアドレス生成部１からのパターンアドレスを入力し、発生タイミングを波形生成部４００に出力するタイミング処理部３００を追加した構成にある。
【００５７】
タイミング処理部３００は、パターンアドレス生成部１からのパターンアドレスを入力して発生タイミングを出力するタイミングメモリ制御手段３０１、タイミングメモリ３０２、タイミングコマンド制御手段３０３よりなる。各要素の機能を説明する。
【００５８】
タイミングメモリ制御手段３０１は、１処理サイクル内でタイミングデータに対し図１と同様な書き戻し処理を実行する。まず、入力したパターンアドレスを基に、タイミングメモリアドレスを生成し、タイミングメモリ３０２よりタイミングメモリデータを読み出す。
【００５９】
読み出したタイミングメモリデータを、発生タイミングとして波形生成部４００に出力すると共に、同一処理サイクルでタイミングコマンド制御手段３０３から出力されたタイミングメモリデータ制御コマンドに従って、タイミングデータを修正し、再びタイミングデータとして出力し、タイミングメモリに書き込む。
【００６０】
タイミングメモリ３０２は、タイミングメモリ制御手段３０１より出力されるタイミングメモリアドレスを参照し、タイミングメモリデータ及び格納されているタイミングコマンドを出力する。
【００６１】
タイミングコマンド制御手段３０３は、タイミングメモリ３０２より出力されたタイミングコマンドを取得し、このタイミングコマンドを基にタイミングメモリデータ制御コマンドを生成し、タイミングメモリ制御手段３０１へ出力する。
【００６２】
波形生成部４００は、タイミングメモリ制御手段３０１より出力された発生タイミング及びパターンメモリ制御手段１０１より出力されるパターンデータを重畳し、印加波形を生成し、ＤＵＴ５に出力する。
【００６３】
図８は、図７の動作を説明するタイミングチャートである。図８（イ）はパターン処理系のタイミングチャートであり、図１の実施形態の動作を説明した図２と同一である。図８（ロ）は、パターン処理系と時間軸を合わせたタイミング処理系のタイミングチャートであり、図８のタイミング処理部３００の動作を示している。
【００６４】
タイミング処理系（ロ）の動作（Ｉ）乃至（Ｌ）は、パターン処理系（イ）の動作（Ａ）乃至（Ｅ）と基本的に同一であり、パターン処理系（Ｆ）のパターンデータＤ０，Ｄ１，Ｄ３，…が、タイミング処理系（Ｍ）の発生タイミングＴ０，Ｔ１，Ｔ３，…に置き換えられたものと同等である。
【００６５】
タイミング処理系にもパターン処理系と同等の機能を実現することで、１処理サイクル内で、パターンデータ及び発生タイミングの生成並びにコマンド制御することができる。これにより少ないメモリ領域で印加波形にタイミングを重畳させた複雑な印加波形が生成可能となる。
【００６６】
このようなタイミング処理系の追加により印加波形（Ｇ´）は、各処理サイクルで所定の時間遅れを持たせて発生させることが可能となり、ＤＵＴ５の試験における信頼性向上に貢献することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明を適用したパターン波形生成装置の一実施形態を示す機能ブロック図である。
【図２】図１における動作を説明するタイミングチャートである。
【図３】図１におけるパターンメモリに格納されるメモリデータのマップ図である。
【図４】本発明を適用したパターン波形生成装置の他の実施形態を示す機能ブロック図である。
【図５】図４の動作を説明するタイミングチャートである。
【図６】図４におけるパターンメモリに格納されるメモリデータのマップ図である。
【図７】本発明を適用したパターン波形生成装置の更に他の実施形態を示す機能ブロック図である。
【図８】図７の動作を説明するタイミングチャートである。
【図９】従来のパターン波形生成装置の構成例を示す機能ブロック図である。
【図１０】図９の動作を説明するタイミングチャートである。
【図１１】図９におけるパターンメモリに格納されるメモリデータのマップ図である。
【符号の説明】
【００６８】
１  パターンアドレス生成部
４  波形生成部
５  ＤＵＴ
１００  パターンメモリ制御部
１０１  パターンメモリ制御手段
１０２  コマンド制御手段
２００  パターンメモリ
【図１】
2009063491.tif 000003
【図４】
2009063491.tif 000004
【図７】
2009063491.tif 000005
【図９】
2009063491.tif 000006
【図２】
2009063491.tif 000007
【図３】
2009063491.tif 000008
【図５】
2009063491.tif 000009
【図６】
2009063491.tif 000010
【図８】
2009063491.tif 000011
【図１０】
2009063491.tif 000012
【図１１】
2009063491.tif 000013