(57)【要約】【課題】  チップ面積の増大防止及び基板上の部品点数の増加防止の両方を図り、クロック信号に同期したパワーオンリセット信号を生成する。【解決手段】  電源電圧印加により動作するフリップフロップ回路を複数段備え、初段のフリップフロップ回路のデータ入力端子Ｄが外部電源端子ＶＤＤまたは外部リセット端子ＲＳＴに、他のフリップフロップ回路のデータ出力端子Ｑが、夫々後段のフリップフロップ回路のデータ入力端子Ｄに接続され、クロック信号ＣＬＫの入力によりシフト動作するフリップフロップ回路群と、電源電圧印加により動作し、初段のフリップフロップ回路の出力信号Ｑ１と最終段のフリップフロップ回路の出力信号Ｑｎの排他的否定論理和を演算する排他的否定論理和回路２１を備えるリセット信号生成回路２０と、を備えてなる。【選択図】        図１
2009147509.tif 000002
【特許請求の範囲】
【請求項１】
外部電源端子に電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群と、
初段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態となり、最終段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態が解除されるパワーオンリセット信号を生成するリセット信号生成回路と、を備え、
前記フリップフロップ回路群は、初段の前記フリップフロップ回路のデータ入力端子が前記外部電源端子に接続され、最終段の前記フリップフロップ回路を除く前記フリップフロップ回路のデータ出力端子が、夫々、後段の前記フリップフロップ回路のデータ入力端子に接続され、クロック信号の入力によりシフト動作するように構成されており、
前記リセット信号生成回路が、前記外部電源端子に電源電圧が印加されている場合に、初段の前記フリップフロップ回路の出力信号と最終段の前記フリップフロップ回路の出力信号の排他的否定論理和を演算する排他的否定論理和回路を備えて構成されることを特徴とするパワーオンリセット回路。
【請求項２】
外部電源端子に電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群と、
初段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態となり、最終段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態が解除されるパワーオンリセット信号を生成するリセット信号生成回路と、を備え、
前記フリップフロップ回路群は、初段の前記フリップフロップ回路のデータ入力端子が、前記電源電圧レベルを初期化解除状態とする外部リセット信号が入力される外部リセット端子に接続され、最終段の前記フリップフロップ回路を除く前記フリップフロップ回路のデータ出力端子が、夫々、後段の前記フリップフロップ回路のデータ入力端子に接続され、クロック信号の入力によりシフト動作するように構成されており、
前記リセット信号生成回路が、前記外部電源端子に電源電圧が印加されている場合に、初段の前記フリップフロップ回路の出力信号と最終段の前記フリップフロップ回路の出力信号の排他的否定論理和を演算する排他的否定論理和回路を備えて構成されることを特徴とするパワーオンリセット回路。
【請求項３】
初段の前記フリップフロップ回路を除く前記フリップフロップ回路が、リセット入力端子を備えて構成され、
初段の前記フリップフロップ回路のデータ出力端子が、初段の前記フリップフロップ回路を除く前記フリップフロップ回路のリセット入力端子の夫々に接続されていることを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記フリップフロップ回路群を構成する前記フリップフロップ回路の夫々が、偶数段の前記フリップフロップ回路からなる第１フリップフロップ回路群と奇数段の前記フリップフロップ回路からなる第２フリップフロップ回路群の何れかに分類され、
前記第１フリップフロップ回路群と前記第２フリップフロップ回路群の内の一方が、前記クロック信号の立ち上がりで動作し、前記第１フリップフロップ回路群と前記第２フリップフロップ回路群の内の他方が、前記クロック信号の立ち下がりで動作することを特徴とする請求項１〜３の何れか１項に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のパワーオンリセット回路に関する。
【背景技術】
【０００２】
電子機器等に搭載される半導体集積回路装置は、一般的に、フリップフロップ回路等の順序回路及びＡＮＤ回路やＸＮＯＲ回路等の組み合わせ回路を用いて構成されている。尚、半導体集積回路装置を正常に動作させるためには、電源投入時に、順序回路等の内部状態を初期化することが望ましい。特に、電源投入され通電した状態でコネクトできる機能（活栓挿抜の機能）を持つ半導体集積回路装置の場合、誤動作を防止するため、電源投入時の順序回路の初期化を確実に実行する必要がある。このため、半導体集積回路装置には、電源投入時に内部状態を初期化するパワーオンリセット回路等を備えたものがある。
【０００３】
従来のパワーオンリセット回路には、例えば、電源投入を検出して電源投入検出信号を出力する電源検出回路と、電源投入後にクロック信号を検出してクロック検出信号を出力するクロック検出回路を備え、電源投入検出信号の出力に応じて回路の内部状態の初期化開始を指示し、クロック検出信号の出力に応じて初期化解除を指示するパワーオンリセット信号を生成するパワーオンリセット回路がある（例えば、特許文献１参照）。
【０００４】
しかし、特許文献１に記載のパワーオンリセット回路の電源検出回路は、抵抗やコンデンサで構成されたＲＣ時定数回路を備えて構成されていることから、半導体集積回路装置のチップ面積が増大するという問題があった。
【０００５】
このため、複数の半導体集積回路装置を備える電子機器の場合には、複数の半導体集積回路装置に共有の外部電源検出装置を設け、電子機器全体で半導体集積回路装置のチップ面積の低減を図るものがある。
【０００６】
外部電源検出回路を利用するパワーオンリセット回路には、例えば、外部電源検出装置で生成された外部パワーオンリセット信号を受け付け、外部入力された外部パワーオンリセット信号の初期化開始から初期化解除までの期間を、半導体集積回路装置のプロセスや回路構成等に応じて調整するリセット伸張回路を備えたパワーオンリセット回路がある（例えば、特許文献２参照）。
【０００７】
尚、電子機器に搭載される半導体集積回路装置は、一般的に、夫々、特性や回路構成、用途等が異なることから、半導体集積回路装置毎に、初期化開始から初期化解除までに必要とされる時間が異なる。このため、特許文献２に記載のパワーオンリセット回路では、リセット伸張回路により、初期化開始から初期化解除までの時間を半導体集積回路装置の特性等に応じて適切に設定することにより、個々の半導体集積回路装置に応じた適切な初期化動作が可能になる。
【０００８】
【特許文献１】特開８−６３２６４号公報
【特許文献２】特開２００３−２７３７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２に記載のパワーオンリセット回路では、外部電源検出回路を必要とするため、基板上の部品点数が増加するという問題があった。このため、個々の半導体集積回路装置のチップ面積の増大、及び、基板上の部品点数の増加の両方を押さえることができる技術が望まれている。
【００１０】
また、特許文献２に記載のパワーオンリセット回路では、外部電源検出装置で生成された外部パワーオンリセット信号を利用する構成であるため、半導体集積回路装置において確実に内部状態の初期化動作を行うためには、外部入力された外部パワーオンリセット信号を半導体集積回路装置のクロック信号と同期させる等の複雑な処理が必要となる。
【００１１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、半導体集積回路装置のチップ面積の増大防止及び基板上の部品点数の増加防止の両方をより効果的に図ることができ、半導体集積回路装置のクロック信号に同期したパワーオンリセット信号を生成するパワーオンリセット回路を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係るパワーオンリセット回路は、外部電源端子に電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群と、初段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態となり、最終段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態が解除されるパワーオンリセット信号を生成するリセット信号生成回路と、を備え、前記フリップフロップ回路群は、初段の前記フリップフロップ回路のデータ入力端子が前記外部電源端子に接続され、最終段の前記フリップフロップ回路を除く前記フリップフロップ回路のデータ出力端子が、夫々、後段の前記フリップフロップ回路のデータ入力端子に接続され、クロック信号の入力によりシフト動作するように構成されており、前記リセット信号生成回路が、前記外部電源端子に電源電圧が印加されている場合に、初段の前記フリップフロップ回路の出力信号と最終段の前記フリップフロップ回路の出力信号の排他的否定論理和を演算する排他的否定論理和回路を備えて構成されることを第１の特徴とする。
【００１３】
上記目的を達成するための本発明に係るパワーオンリセット回路は、外部電源端子に電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群と、初段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態となり、最終段の前記フリップフロップ回路における出力信号の遷移タイミングで初期化状態が解除されるパワーオンリセット信号を生成するリセット信号生成回路と、を備え、前記フリップフロップ回路群は、初段の前記フリップフロップ回路のデータ入力端子が、前記電源電圧レベルを初期化解除状態とする外部リセット信号が入力される外部リセット端子に接続され、最終段の前記フリップフロップ回路を除く前記フリップフロップ回路のデータ出力端子が、夫々、後段の前記フリップフロップ回路のデータ入力端子に接続され、クロック信号の入力によりシフト動作するように構成されており、前記リセット信号生成回路が、前記外部電源端子に電源電圧が印加されている場合に、初段の前記フリップフロップ回路の出力信号と最終段の前記フリップフロップ回路の出力信号の排他的否定論理和を演算する排他的否定論理和回路を備えて構成されることを第２の特徴とする。
【００１４】
上記特徴の本発明に係るパワーオンリセット回路は、初段の前記フリップフロップ回路を除く前記フリップフロップ回路が、リセット入力端子を備えて構成され、初段の前記フリップフロップ回路のデータ出力端子が、初段の前記フリップフロップ回路を除く前記フリップフロップ回路のリセット入力端子の夫々に接続されていることを第３の特徴とする。
【００１５】
上記何れかの特徴の本発明に係るパワーオンリセット回路は、前記フリップフロップ回路群を構成する前記フリップフロップ回路の夫々が、偶数段の前記フリップフロップ回路からなる第１フリップフロップ回路群と奇数段の前記フリップフロップ回路からなる第２フリップフロップ回路群の何れかに分類され、前記第１フリップフロップ回路群と前記第２フリップフロップ回路群の内の一方が、前記クロック信号の立ち上がりで動作し、前記第１フリップフロップ回路群と前記第２フリップフロップ回路群の内の他方が、前記クロック信号の立ち下がりで動作することを第４の特徴とする。
【発明の効果】
【００１６】
上記特徴のパワーオンリセット回路によれば、外部電源端子に電源電圧が印加されている場合に動作するフリップフロップ回路群と排他的否定論理和回路によりパワーオンリセット信号を生成するので、抵抗やコンデンサを備えることなく、電源検出回路及びクロック検出回路の機能を実現することが可能になる。つまり、上記特徴のパワーオンリセット回路は、抵抗やコンデンサを備えない構成であることから、チップ面積の増大をより効果的に押さえることができる。
【００１７】
尚、排他的否定論理和回路は、２つの入力が何れもＬレベルの場合、電源電圧が立ち上がっている場合の出力はＨレベルとなるが、電源電圧が立ち上がっていない場合の出力はＬレベルとなる。従って、上記特徴のパワーオンリセット回路は、リセット信号生成回路を構成する排他的否定論理和回路によって、電源電圧の立ち上がりを自動的に検出することができる。
【００１８】
また、上記特徴のパワーオンリセット回路によれば、順序回路及び組み合わせ回路のみで電源検出回路の機能を実現することが可能になるので、外部に電源検出回路を備える必要がなく、基板上の部品点数の増加をおさえることができる。
【００１９】
更に、例えば、外部生成された外部パワーオンリセット信号を利用する場合には、初期化状態の設定から解除までの期間（リセット期間）やクロック信号との同期等、半導体集積回路装置の構成に応じて装置内部で調整する必要があるが、上記特徴のパワーオンリセット回路では、パワーオンリセット信号を、半導体集積回路装置のクロック信号に同期して動作するフリップフロップ回路の出力を用いて生成するので、簡単な構成で、パワーオンリセット信号をクロック信号に同期させることが可能になる。また、上記特徴のパワーオンリセット回路では、フリップフロップ回路の段数でリセット期間を調整できるので、簡単な構成で、リセット期間を規定するパワーオンリセット信号のパルス幅を一定にすることが可能になる。
【００２０】
上記第２特徴のパワーオンリセット回路によれば、フリップフロップ回路群を構成するフリップフロップ回路の内、初段のフリップフロップ回路のデータ入力端子を外部リセット端子に接続したので、外部リセット信号による再起動時に、外部リセット信号のパルス幅の調整やクロック信号との同期を、搭載される半導体集積回路装置の構成に応じて行うことが可能になる。
【００２１】
上記第３の特徴のパワーオンリセット回路によれば、初段のフリップフロップ回路のデータ出力端子を、他のフリップフロップ回路のリセット入力端子に接続したので、電源投入時と、外部リセット信号の立ち上がり時（外部リセット信号における初期化状態の解除時）にパワーオンリセット信号を生成し、外部リセット信号の立ち下がり時（外部リセット信号における初期化状態への移行時）にはパワーオンリセット信号を生成しないようにすることができる。これにより、必要な期間にのみパワーオンリセット信号を生成することが可能になる。
【００２２】
更に、上記第４の特徴のパワーオンリセット回路によれば、偶数段のフリップフロップ回路からなる第１フリップフロップ回路群と奇数段のフリップフロップ回路からなる第２フリップフロップ回路群の内の一方がクロック信号の立ち上がりで動作し、他方が、クロック信号の立ち下がりで動作するように構成したので、隣り合うフリップフロップ回路の動作タイミングをクロック信号のクロック周期の半周期分ずらすことができる。
【００２３】
一般的に、全てのフリップフロップ回路をクロック信号の立ち上がりで動作させる場合または全てのフリップフロップ回路をクロック信号の立ち下がりで動作させる場合には、フリップフロップ回路のクロック信号に対するセットアップ時間及びホールド時間の制約を満たすために、後段のフリップフロップ回路におけるクロック信号の遷移タイミングを考慮して、前段のフリップフロップ回路の出力データ信号の出力タイミングを調整する必要がある。これに対し、上記第４の特徴のパワーオンリセット回路によれば、隣り合うフリップフロップ回路の動作タイミングをクロック周期の半周期分ずらすことができるので、フリップフロップ回路のクロック信号に対するセットアップ時間及びホールド時間の制約を、意識することなく満たすことが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係るパワーオンリセット回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００２５】
〈第１実施形態〉
本発明回路の第１実施形態について、図１〜図３を基に説明する。
【００２６】
先ず、本実施形態の本発明回路の構成について、図１を基に説明する。ここで、図１は、本発明回路１Ａ及び周辺回路の一部についての概略部分構成例を示しており、本実施形態では、本発明回路１Ａが生成したパワーオンリセット信号ＰＯＲが、半導体集積回路装置内の各機能ブロック３に入力され、半導体集積回路装置内の各機能ブロック３の内部状態を初期化する場合を想定して説明する。
【００２７】
本発明回路１Ａは、図１に示すように、外部電源端子ＶＤＤに電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群１０ａと、初段のフリップフロップ回路Ｆ１における出力信号Ｑ１の遷移タイミングで初期化状態（リセット状態）となり、最終段のフリップフロップ回路Ｆ４における出力信号Ｑ４の遷移タイミングで初期化状態が解除されるパワーオンリセット信号ＰＯＲを生成するリセット信号生成回路２０と、を備えて構成されている。
【００２８】
フリップフロップ回路群１０ａは、本実施形態では、説明のために、４つのフリップフロップ回路Ｆ１〜Ｆ４を備えている。フリップフロップ回路Ｆ１〜Ｆ４は、Ｌレベルの外部リセット信号ＲＳＴが入力された場合にリセット状態となるリセット入力端子ＲＢ付のＤフリップフロップ回路であり、フリップフロップ回路Ｆ１〜Ｆ４のリセット入力端子ＲＢは、外部電源端子ＶＤＤに接続されている。フリップフロップ回路Ｆ１〜Ｆ４のクロック端子ＣＫは、夫々外部クロック端子ＣＬＫに接続されている。
【００２９】
また、フリップフロップ回路群１０ａは、初段のフリップフロップ回路Ｆ１のデータ入力端子Ｄが外部電源端子ＶＤＤに接続され、最終段のフリップフロップ回路Ｆ４を除くフリップフロップ回路Ｆ１〜Ｆ３のデータ出力端子Ｑが、夫々、後段のフリップフロップ回路Ｆ２〜Ｆ４のデータ入力端子Ｄに接続され、クロック信号ＣＬＫの入力によりシフト動作するように構成されている。
【００３０】
更に、本実施形態のフリップフロップ回路群１０ａは、フリップフロップ回路群１０ａを構成するフリップフロップ回路Ｆ１〜Ｆ４の夫々が、偶数段のフリップフロップ回路Ｆ２及びＦ４からなる第１フリップフロップ回路群と奇数段のフリップフロップ回路Ｆ１及びＦ３からなる第２フリップフロップ回路群の何れかに分類されている。そして、第１フリップフロップ回路群（フリップフロップ回路Ｆ２及びＦ４）がクロック信号ＣＬＫの立ち下がりで動作し、第２フリップフロップ回路群（フリップフロップ回路Ｆ１及びＦ３）がクロック信号ＣＬＫの立ち上がりで動作するように構成されている。
【００３１】
リセット信号生成回路２０は、外部電源端子ＶＤＤに電源電圧が印加されている場合に、初段のフリップフロップ回路Ｆ１の出力信号Ｑ１と最終段のフリップフロップ回路Ｆ４の出力信号Ｑ４の排他的否定論理和を演算する排他的否定論理和回路２１を備えて構成されている。尚、排他的否定論理和回路２１は、排他的論理和回路と、排他的論理和回路の入力または出力に論理否定回路を組み合わせた回路で構成しても良い。
【００３２】
次に、本実施形態の本発明回路１Ａの動作について、図２及び図３を基に説明する。ここで、図２は、本発明回路１Ａにおいて、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より先に行われる場合の信号波形を示しており、図３は、本発明回路１Ａにおいて、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より後に行われる場合の信号波形を示している。
【００３３】
先ず、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より先に行われる場合について、図２を基に説明する。
【００３４】
図２に示すように、時間ｔ１の電源投入前は、外部電源端子ＶＤＤに電源電圧が印加されていないため、フリップフロップ回路群１０ａを構成する全てのフリップフロップ回路Ｆ１〜Ｆ４の出力信号Ｑ１〜Ｑ４、及び、排他的否定論理和回路２１の出力信号ＰＯＲ（パワーオンリセット信号ＰＯＲ）は、Ｌレベル（“０”、接地電圧）となっている。
【００３５】
時間ｔ１において、本発明回路１Ａの外部電源端子ＶＤＤに電源電圧が印加されると、外部電源端子ＶＤＤの電圧値がＬレベルからＨレベル（“１”、電源電圧）に遷移する。これにより、外部電源端子ＶＤＤに接続されているフリップフロップ回路Ｆ１のデータ入力端子Ｄに電源電圧が印加される。また、排他的否定論理和回路２１の出力信号ＰＯＲは、初段のフリップフロップ回路Ｆ１から出力される出力信号Ｑ１と最終段のフリップフロップ回路Ｆ４から出力される出力信号Ｑ４が何れもＬレベルであるため、Ｈレベル（リセット解除状態）となる。
【００３６】
電源投入後、本発明回路１Ａにクロック信号ＣＬＫが入力されると、フリップフロップ回路群１０ａはシフト動作を開始する。時間ｔ２のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作する。フリップフロップ回路Ｆ１のデータ入力端子Ｄは外部電源端子ＶＤＤに接続されているので、フリップフロップ回路Ｆ１の出力信号Ｑ１がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１がＬレベルからＨレベルに遷移するため、ＨレベルからＬレベルに遷移し、半導体集積回路装置の内部状態を初期化するリセット状態となる。
【００３７】
続いて、時間ｔ３のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作する。これにより、フリップフロップ回路Ｆ２は、時間ｔ２においてＬレベルからＨレベルに遷移した出力信号Ｑ１をラッチし、出力信号Ｑ２が、ＬレベルからＨレベルに遷移する。同様に、時間ｔ４のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作する。これにより、フリップフロップ回路Ｆ３は、時間ｔ３においてＬレベルからＨレベルに遷移した出力信号Ｑ２をラッチし、出力信号Ｑ３が、ＬレベルからＨレベルに遷移する。
【００３８】
引き続き、時間ｔ５のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作する。フリップフロップ回路Ｆ４は、時間ｔ４においてＬレベルからＨレベルに遷移した出力信号Ｑ３をラッチし、出力信号Ｑ４がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。
【００３９】
続いて、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より後に行われる場合について、図３を基に説明する。
【００４０】
図３に示すように、時間ｔ１の電源投入前は、クロック信号ＣＬＫが入力されていても、外部電源端子ＶＤＤへの電源電圧の印加が行われていないため、フリップフロップ回路Ｆ１〜Ｆ４及び排他的否定論理和回路２１は動作せず、フリップフロップ回路Ｆ１〜Ｆ４の出力信号Ｑ１〜Ｑ４及び排他的否定論理和回路２１の出力信号ＰＯＲは、全てＬレベルとなる。
【００４１】
時間ｔ１において、本発明回路１Ａの外部電源端子ＶＤＤに電源電圧が印加されると、外部電源端子ＶＤＤの電圧値がＬレベルからＨレベルに遷移する。これにより、外部電源端子ＶＤＤに接続されているフリップフロップ回路Ｆ１のデータ入力端子Ｄに電源電圧が印加される。排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１と出力信号Ｑ４が何れもＬレベルであるため、Ｈレベル（リセット解除状態）となる。時間ｔ１以降、フリップフロップ回路群１０ａは、クロック信号ＣＬＫの遷移タイミングでシフト動作を行う。
【００４２】
時間ｔ２において、電源投入後の最初のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作する。フリップフロップ回路Ｆ１のデータ入力端子Ｄは外部電源端子ＶＤＤに接続されているので、フリップフロップ回路Ｆ１の出力信号Ｑ１がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１がＬレベルからＨレベルに遷移するため、ＨレベルからＬレベルに遷移し、半導体集積回路装置の内部状態を初期化するリセット状態となる。
【００４３】
続いて、時間ｔ３のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ２の出力信号Ｑ２が、ＬレベルからＨレベルに遷移する。同様に、時間ｔ４のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ３の出力信号Ｑ３が、ＬレベルからＨレベルに遷移する。
【００４４】
引き続き、時間ｔ５のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ４の出力信号Ｑ４が、ＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。
【００４５】
尚、本実施形態の本発明回路１Ａは、図２及び図３に示すように、電源投入がクロック信号ＣＬＫの入力より先に行われた場合、及び、電源投入がクロック信号ＣＬＫの入力より後に行われ、電源投入のタイミングがクロック信号ＣＬＫの遷移タイミングと同期していない場合の何れの場合にも、一定のパルス幅を有するパワーオンリセット信号ＰＯＲを生成することができ、必要な初期化期間を確保できる。
【００４６】
本発明回路１Ａで生成するパワーオンリセット信号ＰＯＲのパルス幅は、フリップフロップ回路の段数によって設定される。本実施形態では、奇数段のフリップフロップ回路がクロック信号ＣＬＫの立ち上がりで動作し、及び、偶数段のフリップフロップ回路がクロック信号ＣＬＫの立ち下がりで動作するように構成されているので、パワーオンリセット信号ＰＯＲのパルス幅は、クロック周期×（１／２）×段数＝クロック周期×（１／２）×４＝クロック周期×２となる。
【００４７】
〈第２実施形態〉
本発明回路の第２実施形態について、図４及び図５を基に説明する。尚、本実施形態では、上記第１実施形態とは、フリップフロップ回路群１０の構成が異なる場合について説明する。
【００４８】
先ず、本実施形態の本発明回路１Ｂの構成について、図４を基に説明する。ここで、図４は、本発明回路１Ｂの概略部分構成例を示している。
【００４９】
本発明回路１Ｂは、図４に示すように、外部電源端子ＶＤＤに電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群１０ｂと、初段のフリップフロップ回路Ｆ１における出力信号Ｑ１の遷移タイミングで初期化状態となり、最終段のフリップフロップ回路Ｆ４における出力信号Ｑ４の遷移タイミングで初期化状態が解除されるパワーオンリセット信号ＰＯＲを生成するリセット信号生成回路２０と、を備えて構成されている。尚、リセット信号生成回路２０の構成は、上記第１実施形態の構成と同じである。
【００５０】
フリップフロップ回路群１０ｂは、本実施形態では、上記第１実施形態と同様に、説明のために、４つのフリップフロップ回路Ｆ１〜Ｆ４を備えている。フリップフロップ回路Ｆ１〜Ｆ４は、Ｌレベルの外部リセット信号ＲＳＴが入力された場合にリセット状態となるリセット入力端子ＲＢ付のＤフリップフロップ回路であり、フリップフロップ回路Ｆ１〜Ｆ４のリセット入力端子ＲＢは、外部電源端子ＶＤＤに接続されている。フリップフロップ回路Ｆ１〜Ｆ４のクロック端子ＣＫは、夫々外部クロック端子ＣＬＫに接続されている。
【００５１】
また、フリップフロップ回路群１０ｂは、初段のフリップフロップ回路Ｆ１のデータ入力端子Ｄが外部リセット端子ＲＳＴに接続され、最終段のフリップフロップ回路Ｆ４を除くフリップフロップ回路Ｆ１〜Ｆ３のデータ出力端子Ｑが、夫々、後段のフリップフロップ回路Ｆ２〜Ｆ４のデータ入力端子Ｄに接続され、クロック信号ＣＬＫの入力によりシフト動作するように構成されている。尚、本実施形態では、初段のフリップフロップ回路Ｆ１のデータ入力端子Ｄを外部リセット端子ＲＳＴに接続したので、電源投入時だけでなく、外部リセット信号ＲＳＴによる初期化時（再起動時）についてもパワーオンリセット信号ＰＯＲを生成することができる。
【００５２】
更に、フリップフロップ回路群１０ｂは、上記第１実施形態と同様に、フリップフロップ回路群１０ｂを構成するフリップフロップ回路Ｆ１〜Ｆ４の夫々が、偶数段のフリップフロップ回路Ｆ２及びＦ４からなる第１フリップフロップ回路群と奇数段のフリップフロップ回路Ｆ１及びＦ３からなる第２フリップフロップ回路群の何れかに分類されている。そして、第１フリップフロップ回路群（フリップフロップ回路Ｆ２及びＦ４）がクロック信号ＣＬＫの立ち下がりで動作し、第２フリップフロップ回路群（フリップフロップ回路Ｆ１及びＦ３）がクロック信号ＣＬＫの立ち上がりで動作するように構成されている。
【００５３】
次に、本実施形態の本発明回路１Ｂの動作について、図５を基に説明する。ここで、図５は、本発明回路１Ｂの信号波形を示しており、電源投入時の信号波形（時間ｔ０〜時間ｔ５）、及び、外部リセット信号ＲＳＴによる初期化時（時間ｔ１０〜時間ｔ２４）の信号波形を夫々示している。
【００５４】
尚、本実施形態において、外部リセット端子ＲＳＴに入力される外部リセット信号ＲＳＴは、Ｌレベルがリセット状態（初期化状態）に対応している。外部リセット信号ＲＳＴは、電源投入後にＨレベルとなり、半導体集積回路装置の再起動時に所定期間の間、Ｌレベルとなる。
【００５５】
電源投入時の初期化（時間ｔ０〜ｔ５）について説明する。図５に示すように、時間ｔ１の電源投入前は、外部電源端子ＶＤＤに電源電圧が印加されていないため、フリップフロップ回路群１０ｂを構成する全てのフリップフロップ回路Ｆ１〜Ｆ４の出力信号Ｑ１〜Ｑ４、及び、排他的否定論理和回路２１の出力信号ＰＯＲは、全て、Ｌレベルとなっている。
【００５６】
時間ｔ１において、本発明回路１Ｂの外部電源端子ＶＤＤに電源電圧が印加されると、外部電源端子ＶＤＤの電圧値がＬレベルからＨレベルに遷移する。これにより、外部リセット信号ＲＳＴがＨレベル（リセット解除状態）になる。また、排他的否定論理和回路２１の出力信号ＰＯＲは、初段のフリップフロップ回路Ｆ１から出力される出力信号Ｑ１と最終段のフリップフロップ回路Ｆ４から出力される出力信号Ｑ４が何れもＬレベルであるため、Ｈレベル（リセット解除状態）となる。
【００５７】
電源投入後、本発明回路１Ｂにクロック信号ＣＬＫが入力されると、フリップフロップ回路群１０ｂはシフト動作を開始する。時間ｔ２のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ１は、Ｈレベルの外部リセット信号ＲＳＴをラッチし、出力信号Ｑ１がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１がＬレベルからＨレベルに遷移するため、ＨレベルからＬレベルに遷移し、半導体集積回路装置の内部状態を初期化するリセット状態となる。
【００５８】
続いて、時間ｔ３のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作する。これにより、フリップフロップ回路Ｆ２は、時間ｔ２においてＬレベルからＨレベルに遷移した出力信号Ｑ１をラッチし、出力信号Ｑ２が、ＬレベルからＨレベルに遷移する。同様に、時間ｔ４のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作する。これにより、フリップフロップ回路Ｆ３は、時間ｔ３においてＬレベルからＨレベルに遷移した出力信号Ｑ２をラッチし、出力信号Ｑ３が、ＬレベルからＨレベルに遷移する。
【００５９】
引き続き、時間ｔ５のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作する。フリップフロップ回路Ｆ４は、時間ｔ４においてＬレベルからＨレベルに遷移した出力信号Ｑ３をラッチし、出力信号Ｑ４がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。これにより、電源投入時において、クロック信号ＣＬＫに同期した一定のパルス幅を有するパワーオンリセット信号ＰＯＲを生成することができる。
【００６０】
外部リセット信号ＲＳＴによる初期化時（時間ｔ１０〜時間ｔ２４）について説明する。図５に示すように、外部リセット信号ＲＳＴは、電源投入後、時間ｔ１０のタイミングでＨレベルからＬレベル（リセット状態）に遷移し、時間ｔ２０のタイミングでＬレベルからＨレベルに遷移する。
【００６１】
外部リセット信号ＲＳＴがＬレベル（初期化状態）に遷移する前、時間ｔ５〜時間ｔ１０の間は、外部リセット信号ＲＳＴは、Ｈレベル（リセット解除状態）となる。また、排他的否定論理和回路２１の出力信号ＰＯＲは、初段のフリップフロップ回路Ｆ１から出力される出力信号Ｑ１と最終段のフリップフロップ回路Ｆ４から出力される出力信号Ｑ４が何れもＨレベルであるため、Ｈレベル（リセット解除状態）となっている。
【００６２】
時間ｔ１０において、外部リセット信号ＲＳＴがＨレベルからＬレベルに遷移すると、外部リセット信号ＲＳＴの入力後、時間ｔ１１における最初のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ１が、Ｌレベルのリセット信号ＲＳＴをラッチしてＬレベルの出力信号Ｑ１を出力する。
【００６３】
続いて、時間ｔ１２におけるクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ２が、Ｌレベルの出力信号Ｑ１をラッチしてＬレベルの出力信号Ｑ２を出力する。同様にして、時間ｔ１３におけるクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ３が、Ｌレベルの出力信号Ｑ２をラッチしてＬレベルの出力信号Ｑ３を出力する。
【００６４】
引き続き、時間ｔ１４におけるクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ４が、Ｌレベルの出力信号Ｑ３をラッチしてＬレベルの出力信号Ｑ４を出力する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１及び出力信号Ｑ４の両方がＬレベルとなるので、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。
【００６５】
時間ｔ２０において、外部リセット信号ＲＳＴがＬレベルからＨレベルに遷移し、リセット状態が解除されると、時間ｔ２１におけるリセット状態の解除後の最初のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ１が、Ｈレベルの外部リセット信号ＲＳＴをラッチしてＨレベルの出力信号Ｑ１を出力する。
【００６６】
続いて、時間ｔ２２におけるクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ２が、Ｈレベルの出力信号Ｑ１をラッチしてＨレベルの出力信号Ｑ２を出力する。同様にして、時間ｔ２３におけるクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ３が、Ｈレベルの出力信号Ｑ２をラッチしてＨレベルの出力信号Ｑ３を出力する。
【００６７】
引き続き、時間ｔ２４におけるクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ４が、Ｈレベルの出力信号Ｑ３をラッチしてＨレベルの出力信号Ｑ４を出力する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１及び出力信号Ｑ４の両方がＬレベルとなるので、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。これにより、外部リセット信号ＲＳＴによる初期化時に、クロック信号ＣＬＫに同期した一定のパルス幅を有するパワーオンリセット信号ＰＯＲを生成することができる。また、再起動時等、外部リセット信号ＲＳＴによるリセット時には、パワーオンリセット信号ＰＯＲは、外部リセット信号ＲＳＴのパルス幅を半導体集積回路装置に必要なパルス幅に調整し、クロック信号ＣＬＫと同期させた信号と等価になる。
【００６８】
尚、本実施形態では、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より先に行われる場合について説明したが、上記第１実施形態と同様に、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より後に行われる場合についても、同じパワーオンリセット信号ＰＯＲを生成することができる。
【００６９】
〈第３実施形態〉
本発明回路の第３実施形態について、図６及び図７を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、フリップフロップ回路群１０の構成が異なる場合について説明する。
【００７０】
先ず、本実施形態の本発明回路１Ｃの構成について、図６を基に説明する。ここで、図６は、本発明回路１Ｃの概略部分構成例を示している。
【００７１】
本発明回路１Ｃは、図６に示すように、外部電源端子ＶＤＤに電源電圧が印加されている場合に動作するフリップフロップ回路を複数段備えるフリップフロップ回路群１０ｃと、初段のフリップフロップ回路Ｆ１における出力信号Ｑ１の遷移タイミングで初期化状態となり、最終段のフリップフロップ回路Ｆ４における出力信号Ｑ４の遷移タイミングで初期化状態が解除されるパワーオンリセット信号ＰＯＲを生成するリセット信号生成回路２０と、を備えて構成されている。尚、リセット信号生成回路２０の構成は、上記第１及び第２実施形態の構成と同じである。
【００７２】
フリップフロップ回路群１０ｃは、本実施形態では、上記第１及び第２実施形態と同様に、説明のために、４つのフリップフロップ回路Ｆ１〜Ｆ４を備えている。フリップフロップ回路Ｆ１〜Ｆ４は、Ｌレベルの外部リセット信号ＲＳＴが入力された場合にリセット状態となるリセット入力端子ＲＢ付のＤフリップフロップ回路であり、フリップフロップ回路Ｆ１のリセット入力端子ＲＢは外部電源端子ＶＤＤに接続され、フリップフロップ回路Ｆ２〜Ｆ４のリセット入力端子ＲＢは、フリップフロップ回路Ｆ１のデータ出力端子Ｑ１に接続されている。フリップフロップ回路Ｆ１〜Ｆ４のクロック端子ＣＫは、夫々外部クロック端子ＣＬＫに接続されている。
【００７３】
また、フリップフロップ回路群１０ｃは、初段のフリップフロップ回路Ｆ１のデータ入力端子Ｄが外部リセット端子ＲＳＴに接続され、最終段のフリップフロップ回路Ｆ４を除くフリップフロップ回路Ｆ１〜Ｆ３のデータ出力端子Ｑが、夫々、後段のフリップフロップ回路Ｆ２〜Ｆ４のデータ入力端子Ｄに接続され、クロック信号ＣＬＫの入力によりシフト動作するように構成されている。尚、本実施形態では、上記第２実施形態と同様に、初段のフリップフロップ回路Ｆ１のデータ入力端子Ｄを外部リセット端子ＲＳＴに接続したので、電源投入時だけでなく、外部リセット信号ＲＳＴによる初期化時（再起動時）についてもパワーオンリセット信号ＰＯＲを生成することができる。尚、第２実施形態では、外部リセット信号ＲＳＴの遷移時にパワーオンリセット信号ＰＯＲを生成する構成となっているが、本実施形態では、外部リセット信号ＲＳＴの立ち上がり時にパワーオンリセット信号ＰＯＲを生成する構成となっている。
【００７４】
更に、フリップフロップ回路群１０ｃは、上記第１及び第２実施形態と同様に、フリップフロップ回路群１０Ｃを構成するフリップフロップ回路Ｆ１〜Ｆ４の夫々が、偶数段のフリップフロップ回路Ｆ２及びＦ４からなる第１フリップフロップ回路群と奇数段のフリップフロップ回路Ｆ１及びＦ３からなる第２フリップフロップ回路群の何れかに分類されている。そして、第１フリップフロップ回路群（フリップフロップ回路Ｆ２及びＦ４）がクロック信号ＣＬＫの立ち下がりで動作し、第２フリップフロップ回路群（フリップフロップ回路Ｆ１及びＦ３）がクロック信号ＣＬＫの立ち上がりで動作するように構成されている。
【００７５】
次に、本実施形態の本発明回路１Ｃの動作について、図７を基に説明する。ここで、図７は、本発明回路１Ｃの信号波形を示しており、電源投入時の信号波形（時間ｔ０〜時間ｔ５）、及び、外部リセット信号ＲＳＴによる初期化時（時間ｔ１０〜時間ｔ２４）の信号波形を夫々示している。
【００７６】
尚、本実施形態において、外部リセット端子ＲＳＴに入力される外部リセット信号ＲＳＴは、Ｌレベルがリセット状態（初期化状態）に対応している。外部リセット信号ＲＳＴは、電源投入後にＨレベルとなり、半導体集積回路装置の再起動時に所定期間の間、Ｌレベルとなる。
【００７７】
電源投入時の初期化（時間ｔ０〜ｔ５）について説明する。図７に示すように、時間ｔ１の電源投入前は、外部電源端子ＶＤＤに電源電圧が印加されていないため、フリップフロップ回路群１０ｃを構成する全てのフリップフロップ回路Ｆ１〜Ｆ４の出力信号Ｑ１〜Ｑ４、及び、排他的否定論理和回路２１の出力信号ＰＯＲは、全て、Ｌレベルとなっている。
【００７８】
時間ｔ１において、本発明回路１Ｃの外部電源端子ＶＤＤに電源電圧が印加されると、外部電源端子ＶＤＤの電圧値がＬレベルからＨレベルに遷移する。これにより、外部リセット信号ＲＳＴがＨレベル（リセット解除状態）になる。また、排他的否定論理和回路２１の出力信号ＰＯＲは、初段のフリップフロップ回路Ｆ１から出力される出力信号Ｑ１と最終段のフリップフロップ回路Ｆ４から出力される出力信号Ｑ４が何れもＬレベルであるため、Ｈレベル（リセット解除状態）となる。また、本実施形態では、フリップフロップ回路Ｆ２〜Ｆ４のリセット入力端子ＲＢには、フリップフロップ回路Ｆ１の出力信号Ｑ１が入力されるように構成されている。時間ｔ１において、出力信号Ｑ１はＬレベルであるため、フリップフロップ回路Ｆ２〜Ｆ４は、リセット状態となっている。
【００７９】
電源投入後、本発明回路１Ｃにクロック信号ＣＬＫが入力されると、フリップフロップ回路群１０ｃはシフト動作を開始する。時間ｔ２のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ１は、Ｈレベルの外部リセット信号ＲＳＴをラッチし、出力信号Ｑ１がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１がＬレベルからＨレベルに遷移するため、ＨレベルからＬレベルに遷移し、半導体集積回路装置の内部状態を初期化するリセット状態となる。また、フリップフロップ回路Ｆ２〜Ｆ４は、リセット入力端子ＲＢに入力される出力信号Ｑ１がＨレベルに遷移したので、リセット解除状態となる。
【００８０】
続いて、時間ｔ３のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作する。これにより、フリップフロップ回路Ｆ２は、時間ｔ２においてＬレベルからＨレベルに遷移した出力信号Ｑ１をラッチし、出力信号Ｑ２が、ＬレベルからＨレベルに遷移する。同様に、時間ｔ４のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作する。これにより、フリップフロップ回路Ｆ３は、時間ｔ３においてＬレベルからＨレベルに遷移した出力信号Ｑ２をラッチし、出力信号Ｑ３が、ＬレベルからＨレベルに遷移する。
【００８１】
引き続き、時間ｔ５のクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作する。フリップフロップ回路Ｆ４は、時間ｔ４においてＬレベルからＨレベルに遷移した出力信号Ｑ３をラッチし、出力信号Ｑ４がＬレベルからＨレベルに遷移する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。これにより、電源投入時において、クロック信号ＣＬＫに同期した一定のパルス幅を有するパワーオンリセット信号ＰＯＲを生成することができる。
【００８２】
外部リセット信号ＲＳＴによる初期化時（時間ｔ１０〜時間ｔ２４）について説明する。図７に示すように、外部リセット信号ＲＳＴは、電源投入後、時間ｔ１０のタイミングでＨレベルからＬレベル（リセット状態）に遷移し、時間ｔ２０のタイミングでＬレベルからＨレベルに遷移する。
【００８３】
外部リセット信号ＲＳＴがＬレベル（初期化状態）に遷移する前、時間ｔ５〜時間ｔ１０の間は、外部リセット信号ＲＳＴは、Ｈレベル（リセット解除状態）となる。また、排他的否定論理和回路２１の出力信号ＰＯＲは、初段のフリップフロップ回路Ｆ１から出力される出力信号Ｑ１と最終段のフリップフロップ回路Ｆ４から出力される出力信号Ｑ４が何れもＨレベルであるため、Ｈレベル（リセット解除状態）となっている。
【００８４】
時間ｔ１０において、外部リセット信号ＲＳＴがＨレベルからＬレベルに遷移すると、外部リセット信号ＲＳＴの入力後、時間ｔ１１における最初のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ１が、Ｌレベルの外部リセット信号ＲＳＴをラッチしてＬレベルの出力信号Ｑ１を出力する。これによって、フリップフロップ回路Ｆ２〜Ｆ４のリセット入力端子ＲＢにＬレベルの出力信号Ｑ１が入力されることとなり、フリップフロップ回路Ｆ２〜Ｆ４はリセット状態となる。リセット状態におけるフリップフロップ回路Ｆ２〜Ｆ４の出力信号Ｑ２〜Ｑ４は、Ｌレベルとなる。
【００８５】
時間ｔ２０において、外部リセット信号ＲＳＴがＬレベルからＨレベルに遷移し、外部リセット信号ＲＳＴのリセット状態が解除されると、時間ｔ２１におけるリセット状態の解除後の最初のクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ１が、Ｈレベルの外部リセット信号ＲＳＴをラッチしてＨレベルの出力信号Ｑ１を出力する。このとき、フリップフロップ回路Ｆ２〜Ｆ４のリセット入力端子ＲＢにＨレベルの出力信号Ｑ１が入力されることとなり、フリップフロップ回路Ｆ２〜Ｆ４はリセット状態が解除される。
【００８６】
続いて、時間ｔ２２におけるクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ２が、Ｈレベルの出力信号Ｑ１をラッチしてＨレベルの出力信号Ｑ２を出力する。同様にして、時間ｔ２３におけるクロック信号ＣＬＫの立ち上がりで、フリップフロップ回路Ｆ１及びＦ３が動作し、フリップフロップ回路Ｆ３が、Ｈレベルの出力信号Ｑ２をラッチしてＨレベルの出力信号Ｑ３を出力する。
【００８７】
引き続き、時間ｔ２４におけるクロック信号ＣＬＫの立ち下がりで、フリップフロップ回路Ｆ２及びＦ４が動作し、フリップフロップ回路Ｆ４が、Ｈレベルの出力信号Ｑ３をラッチしてＨレベルの出力信号Ｑ４を出力する。このとき、排他的否定論理和回路２１の出力信号ＰＯＲは、出力信号Ｑ１及び出力信号Ｑ４の両方がＬレベルとなるので、ＬレベルからＨレベルに遷移し、半導体集積回路装置のリセット状態が解除される。
【００８８】
これにより、電源投入時に加え、外部リセット信号ＲＳＴの立ち上がり時に、クロック信号ＣＬＫに同期した一定のパルス幅を有するパワーオンリセット信号ＰＯＲを生成することができる。また、再起動時等の外部リセット信号ＲＳＴによるリセット時には、パワーオンリセット信号ＰＯＲは、外部リセット信号ＲＳＴのパルス幅を半導体集積回路装置に必要なパルス幅に調整し、クロック信号ＣＬＫと同期させた信号と等価になる。
【００８９】
尚、本実施形態では、上記第２実施形態と同様に、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より先に行われる場合について説明したが、上記第１実施形態と同様に、外部電源端子ＶＤＤへの電源電圧の印加がクロック信号ＣＬＫの入力より後に行われる場合についても、同じパワーオンリセット信号ＰＯＲを生成することができる。
【００９０】
〈別実施形態〉
〈１〉上記第１〜第３実施形態では、説明のために、フリップフロップ回路の段数が４段である場合について説明したが、これに限るものではない。図８（ａ）に示すように、任意の段数ｎに設定可能であり、フリップフロップ回路の段数は、半導体集積回路装置の構成等に応じて、半導体集積回路装置の内部状態を初期化するのに必要なリセット期間を確保できるように、適切に設定する。
【００９１】
〈２〉上記第１〜第３実施形態では、説明のために、フリップフロップ回路群１０が、リセット入力端子ＲＢ付のフリップフロップ回路を備えて構成される場合について説明したが、これに限るものではない。ここで、図８は、上記第１実施形態における本発明回路１Ａにおいて、他のフリップフロップ回路を用いた場合の概略構成例を示している。尚、図８では、フリップフロップ回路群１０の段数をｎ（ｎは２以上の整数）としている。
【００９２】
具体的には、例えば、図８（ｂ）に示すように、セット入力端子ＳＢ付のフリップフロップ回路Ｆ１〜Ｆｎを備えるように構成しても良い。また、図８（ｃ）に示すように、セット入力端子ＳＢ及びリセット入力端子ＲＢの両方を備えるフリップフロップ回路Ｆ１〜Ｆｎを備えるように構成しても良い。更に、図８（ｄ）に示すように、セット入力端子ＳＢ及びリセット入力端子ＲＢの両方を備えないフリップフロップ回路Ｆ１〜Ｆｎを備えるように構成しても良い。
【００９３】
尚、図８では、説明のために、本発明回路１Ａの構成において異なる種類のフリップフロップ回路を用いる場合について示しているが、上記第２及び第３実施形態の本発明回路１の構成において、異なる種類のフリップフロップ回路を用いるように構成しても良い。
【００９４】
〈３〉上記第１〜第３実施形態では、偶数段のフリップフロップ回路からなる第１フリップフロップ回路群がクロック信号ＣＬＫの立ち下がりで、奇数段のフリップフロップ回路からなる第２フリップフロップ回路群がクロック信号ＣＬＫの立ち上がりで動作するように構成された場合について説明したが、これに限るものではない。
【００９５】
例えば、偶数段のフリップフロップ回路からなる第１フリップフロップ回路群がクロック信号ＣＬＫの立ち上がりで、奇数段のフリップフロップ回路からなる第２フリップフロップ回路群がクロック信号ＣＬＫの立ち下がりで動作するように構成しても良い。
【００９６】
また、例えば、前段のフリップフロップ回路の出力信号の遷移タイミングが、後段のフリップフロップ回路におけるクロック信号ＣＬＫの遷移タイミングに対するセットアップ時間及びホールド時間の制約を満たすように、個々のフリップフロップ回路におけるクロック信号ＣＬＫの遷移タイミングから出力信号の遷移タイミングまでの遅延時間や、外部クロック端子ＣＬＫにおけるクロック信号ＣＬＫの遷移タイミングから個々のフリップフロップ回路のクロック端子ＣＫにおけるクロック信号ＣＬＫの遷移タイミングまでの遅延時間を設計する場合には、全てのフリップフロップ回路をクロック信号ＣＬＫの立ち上がりで動作させるように構成しても良いし、或いは、全てのフリップフロップ回路をクロック信号の立ち下がりで動作させるように構成しても良い。
【図面の簡単な説明】
【００９７】
【図１】本発明に係るパワーオンリセット回路の第１実施形態における概略部分構成例を示す概略部分ブロック図
【図２】本発明に係るパワーオンリセット回路の第１実施形態における各回路の信号波形を示すタイミングチャート
【図３】本発明に係るパワーオンリセット回路の第１実施形態における各回路の信号波形を示すタイミングチャート
【図４】本発明に係るパワーオンリセット回路の第２実施形態における概略部分構成例を示す概略部分ブロック図
【図５】本発明に係るパワーオンリセット回路の第２実施形態における各回路の信号波形を示すタイミングチャート
【図６】本発明に係るパワーオンリセット回路の第３実施形態における概略部分構成例を示す概略部分ブロック図
【図７】本発明に係るパワーオンリセット回路の第４実施形態における各回路の信号波形を示すタイミングチャート
【図８】本発明に係るパワーオンリセット回路の別実施形態における概略部分構成例を示す概略部分ブロック図
【符号の説明】
【００９８】
１      本発明に係るパワーオンリセット回路
１Ａ    本発明に係るパワーオンリセット回路
１Ｂ    本発明に係るパワーオンリセット回路
１Ｃ    本発明に係るパワーオンリセット回路
１Ｄ    本発明に係るパワーオンリセット回路
１Ｅ    本発明に係るパワーオンリセット回路
１Ｆ    本発明に係るパワーオンリセット回路
１Ｇ    本発明に係るパワーオンリセット回路
３      機能ブロック
１０    フリップフロップ回路群
１０ａ  フリップフロップ回路群
１０ｂ  フリップフロップ回路群
１０ｃ  フリップフロップ回路群
２０    リセット信号生成回路
２１    排他的否定論理和回路
Ｆ１    フリップフロップ回路
Ｆ２    フリップフロップ回路
Ｆ３    フリップフロップ回路
Ｆ４    フリップフロップ回路
【図１】
2009147509.tif 000003
【図２】
2009147509.tif 000004
【図３】
2009147509.tif 000005
【図４】
2009147509.tif 000006
【図５】
2009147509.tif 000007
【図６】
2009147509.tif 000008
【図７】
2009147509.tif 000009
【図８】
2009147509.tif 000010