(57)【要約】【課題】  積層半導体パッケージに適したチップ選択構造物を有する半導体チップを提供する。【解決手段】  半導体チップは、半導体チップ本体、ならびに、前記半導体チップ本体に配置されたチップ選択パッド、前記チップ選択パッドと電気的に連結されたメイン貫通電極、および前記メイン貫通電極と前記チップ選択パッドの間に設けられたサブ貫通電極を有するチップ選択構造物を含む。したがって、同一の形状を有するチップ選択構造物を有する複数個の半導体チップを位置ずれするように積層して、信号を個々の半導体チップに選択的に印加することが可能な積層半導体チップを具現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体チップ本体、ならびに
前記半導体チップ本体に配置されたチップ選択パッド、前記チップ選択パッドと電気的に連結されたメイン貫通電極、および前記メイン貫通電極と前記チップ選択パッドとの間に設けられたサブ貫通電極を有するチップ選択構造物を含むことを特徴とする半導体チップ。
【請求項２】
平面上で見たとき、前記チップ選択パッド、前記サブ貫通電極および前記メイン貫通電極は、一列に配置されることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記チップ選択パッド、前記サブ貫通電極および前記メイン貫通電極は、前記チップ選択パッドと隣接するように配置された前記半導体チップ本体のエッジに対して、実質的に垂直方向に配置されることを特徴とする請求項１に記載の半導体チップ。
【請求項４】
前記メイン貫通電極および前記サブ貫通電極の端部に配置された接続部材をさらに含むことを特徴とする請求項１に記載の半導体チップ。
【請求項５】
前記チップ選択パッドおよび前記メイン貫通電極は、前記半導体チップ本体上に配置されたチップ選択再配線によって、互いに電気的に連結されることを特徴とする請求項１に記載の半導体チップ。
【請求項６】
前記メイン貫通電極は前記チップ選択パッドを貫くことを特徴とする請求項５に記載の半導体チップ。
【請求項７】
前記半導体チップ本体のエッジに沿って配置され、データパッド、前記データパッドと電気的に連結された第１データ貫通電極、および前記第１データ貫通電極と電気的に連結された第２データ貫通電極を有するデータパッド構造物をさらに含むことを特徴とする請求項１に記載の半導体チップ。
【請求項８】
前記第１データ貫通電極は前記データパッドを貫くことを特徴とする請求項１に記載の半導体チップ。
【請求項９】
前記データパッド構造物は前記チップ選択構造物と平行に配置されることを特徴とする請求項７に記載の半導体チップ。
【請求項１０】
前記メイン貫通電極と前記サブ貫通電極との間隔は、第１データ貫通電極と第２データ貫通電極との間隔と実質的に同一であることを特徴とする請求項７に記載の半導体チップ。
【請求項１１】
前記第１および第２データ貫通電極の各端部に配置された接続部材を含むことを特徴とする請求項７に記載の半導体チップ。
【請求項１２】
前記データパッド、前記第１データ貫通電極および前記第２データ貫通電極は、前記半導体チップ本体上に配置されたデータ再配線によって、互いに電気的に連結されることを特徴とする請求項７に記載の半導体チップ。
【請求項１３】
半導体チップ本体、
前記半導体チップ本体上に配置された第１チップ選択パッド、前記第１チップ選択パッドと電気的に連結された第１メイン貫通電極、前記第１チップ選択パッドと前記第１メイン貫通電極との間に設けられた第１サブ貫通電極、および前記第１メイン貫通電極の外側に配置された第２サブ貫通電極を含む第１チップ選択構造物、ならびに
前記半導体チップ本体上に前記第１チップ選択パッドと隣接するように配置された第３および第４サブ貫通電極、前記第３および第４サブ貫通電極の外側に配置された第２および第３メイン貫通電極、ならびに前記第２および第３メイン貫通電極の外側に配置されて、前記第２および第３メイン貫通電極と電気的に連結された第２チップ選択パッドを有する第２チップ選択構造物を含むことを特徴とする半導体チップ。
【請求項１４】
前記第１メイン貫通電極と前記第１および第２サブ貫通電極との間隔は、前記第２および第３メイン貫通電極と前記第３および第４サブ貫通電極との間隔と実質的に同一であることを特徴とする請求項１３に記載の半導体チップ。
【請求項１５】
前記第１チップ選択構造物および前記第２チップ選択構造物は、前記半導体チップ本体のエッジに対して平行に配置されることを特徴とする請求項１３に記載の半導体チップ。
【請求項１６】
前記第１チップ選択構造物および前記第２チップ選択構造物は、前記半導体チップ本体のエッジに対して垂直に配置されることを特徴とする請求項１３に記載の半導体チップ。
【請求項１７】
前記第１チップ選択パッドと前記第１メイン貫通電極とを電気的に連結する第１チップ選択再配線をさらに含むことを特徴とする請求項１３に記載の半導体チップ。
【請求項１８】
前記第２チップ選択パッドと前記第２および第３メイン貫通電極とを電気的に連結する第２チップ選択再配線をさらに含むことを特徴とする請求項１３に記載の半導体チップ。
【請求項１９】
前記第１メイン貫通電極、前記第１および第２サブ貫通電極、前記第２および第３メイン貫通電極、ならびに前記第３および第４サブ貫通電極の端部に配置された接続部材をさらに含むことを特徴とする請求項１３に記載の半導体チップ。
【請求項２０】
前記半導体チップ本体に配置され、データパッド、前記データパッドと電気的に連結された第１データ貫通電極、および前記第１データ貫通電極と電気的に連結された第２データ貫通電極を有するデータパッド構造物をさらに含むことを特徴とする請求項１３に記載の半導体チップ。
【請求項２１】
第１半導体チップ本体に配置された第１チップ選択パッド、前記第１チップ選択パッドと電気的に連結された第１メイン貫通電極、および前記第１メイン貫通電極と前記第１チップ選択パッドとの間に設けられた第１サブ貫通電極を有する第１半導体チップ、ならびに
第２半導体チップ本体に配置された第２チップ選択パッド、前記第２チップ選択パッドと電気的に連結された第２メイン貫通電極、および前記第２メイン貫通電極と前記第２チップ選択パッドとの間に設けられた第２サブ貫通電極を有する第２半導体チップを含み、
前記第２半導体チップは前記第１半導体チップ上に配置され、前記第１および前記第２半導体チップは互いに位置ずれするように配置され、前記第１サブ貫通電極は前記第２メイン貫通電極と電気的に接続されることを特徴とする積層半導体パッケージ。
【請求項２２】
前記第１サブ貫通電極と前記第２メイン貫通電極とを電気的に接続する接続部材をさらに含むことを特徴とする請求項２１に記載の積層半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップおよびこれを有する積層半導体パッケージに関するものである。
【背景技術】
【０００２】
近年、半導体製造技術の開発により、短時間内により多いデータを処理することに適した半導体素子を有する多様な種類の半導体パッケージが開発されている。
【０００３】
最近では、半導体パッケージに保存されるデータの量およびデータの処理速度をより向上させるために、複数個の半導体チップを積層して、積層した複数個の半導体チップを電気的に連結した積層半導体パッケージが開発されている。
【０００４】
積層半導体パッケージを実現するためには、複数個が積層された半導体チップの中の特定の半導体チップに、制御信号、データ信号、電源信号、アドレス信号を選択的に印加する技術を必要とするが、複数個が積層された半導体チップの中の特定の半導体チップを選択するためには、積層半導体パッケージを構成する各半導体チップに互いに異なるパターンまたは貫通電極を互いに異なる位置に形成しなければならないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の１つの目的は、積層半導体パッケージに適したチップ選択構造物を有する半導体チップを提供することである。
【０００６】
本発明の他の目的は、前記半導体チップを含む積層半導体パッケージを提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体チップは、半導体チップ本体、ならびに、前記半導体チップ本体に配置されたチップ選択パッド、前記チップ選択パッドと電気的に連結されたメイン貫通電極、および前記メイン貫通電極と前記チップ選択パッドとの間に設けられたサブ貫通電極を有するチップ選択構造物を含む。
【０００８】
半導体チップの前記チップ選択パッド、前記サブ貫通電極および前記メイン貫通電極は一列に配置される。
【０００９】
半導体チップの前記チップ選択パッド、前記サブ貫通電極および前記メイン貫通電極は、前記チップ選択パッドと隣接するように配置された前記半導体チップ本体のエッジに対して、実質的に垂直方向に配置される。
【００１０】
半導体チップは、前記メイン貫通電極および前記サブ貫通電極の端部に配置された接続部材をさらに含む。
【００１１】
半導体チップの前記チップ選択パッドおよび前記メイン貫通電極は、前記半導体チップ本体上に配置されたチップ選択再配線によって、互いに電気的に連結される。
【００１２】
半導体チップの前記メイン貫通電極は、前記チップ選択パッドを貫く。
半導体チップは、前記半導体チップ本体のエッジに沿って配置され、データパッド、前記データパッドと電気的に連結された第１データ貫通電極、および前記第１データ貫通電極と電気的に連結された第２データ貫通電極を有するデータパッド構造物をさらに含む。
【００１３】
半導体チップの前記第１データ貫通電極は、前記データパッドを貫く。
半導体チップの前記データパッド構造物は、前記チップ選択構造物と平行に配置される。
【００１４】
半導体チップの前記メイン貫通電極と前記サブ貫通電極との間隔は、第１データ貫通電極と第２データ貫通電極との間隔と実質的に同一である。
【００１５】
半導体チップは、前記第１および第２データ貫通電極の各端部に配置された接続部材を含む。
【００１６】
半導体チップの前記データパッド、前記第１データ貫通電極および前記第２データ貫通電極は、前記半導体チップ本体上に配置されたデータ再配線によって、互いに電気的に連結される。
【００１７】
本発明による半導体チップは、半導体チップ本体、前記半導体チップ本体上に配置された第１チップ選択パッド、前記第１チップ選択パッドと電気的に連結された第１メイン貫通電極、前記第１チップ選択パッドと前記第１メイン貫通電極との間に設けられた第１サブ貫通電極、および前記第１メイン貫通電極の外側に配置された第２サブ貫通電極を含む第１チップ選択構造物、ならびに、前記半導体チップ本体上に前記第１チップ選択パッドと隣接するように配置された第３および第４サブ貫通電極、前記第３および第４サブ貫通電極の外側に配置された第２および第３メイン貫通電極、ならびに前記第２および第３メイン貫通電極の外側に配置されて、前記第２および第３メイン貫通電極と電気的に連結された第２チップ選択パッドを有する第２チップ選択構造物を含む。
【００１８】
半導体チップの前記第１メイン貫通電極と前記第１および第２サブ貫通電極との間隔は、前記第２および第３メイン貫通電極と前記第３および第４サブ貫通電極との間隔と実質的に同一である。
【００１９】
半導体チップの前記第１チップ選択構造物および前記第２チップ選択構造物は、前記半導体チップ本体のエッジに対して平行に配置される。
【００２０】
半導体チップの前記第１チップ選択構造物および前記第２チップ選択構造物は、前記半導体チップ本体のエッジに対して垂直に配置される。
【００２１】
半導体チップは、前記第１チップ選択パッドと前記第１メイン貫通電極とを電気的に連結する第１チップ選択再配線をさらに含む。
【００２２】
半導体チップは、前記第２チップ選択パッドと前記第２および第３メイン貫通電極とを電気的に連結する第２チップ選択再配線をさらに含む。
【００２３】
半導体チップは、前記第１メイン貫通電極、前記第１および第２サブ貫通電極、前記第２および第３メイン貫通電極、ならびに前記第３および第４サブ貫通電極の端部に配置された接続部材をさらに含む。
【００２４】
半導体チップは、前記半導体チップ本体に配置され、データパッド、前記データパッドと電気的に連結された第１データ貫通電極、および前記第１データ貫通電極と電気的に連結された第２データ貫通電極を有するデータパッド構造物をさらに含む。
【００２５】
本発明による積層半導体パッケージは、第１半導体チップ本体に配置された第１チップ選択パッド、前記第１チップ選択パッドと電気的に連結された第１メイン貫通電極、および前記第１メイン貫通電極と前記第１チップ選択パッドとの間に設けられた第１サブ貫通電極を有する第１半導体チップ、ならびに、第２半導体チップ本体に配置された第２チップ選択パッド、前記第２チップ選択パッドと電気的に連結された第２メイン貫通電極、および前記第２メイン貫通電極と前記第２チップ選択パッドとの間に設けられた第２サブ貫通電極を有する第２半導体チップを含み、前記第２半導体チップは前記第１半導体チップ上に配置され、前記第１および前記第２半導体チップ等は互いに位置ずれするように配置され、前記第１サブ貫通電極は前記第２メイン貫通電極と電気的に接続される。
【００２６】
積層半導体パッケージは、前記第１サブ貫通電極と前記第２メイン貫通電極とを電気的に接続する接続部材をさらに含む。
【発明の効果】
【００２７】
本発明によれば、同一の形状を有するチップ選択構造物を有する複数個の半導体チップを互いに位置ずれするように積層して、信号を個々の半導体チップに選択的に印加することが可能な積層半導体チップを具現することができる。
【発明を実施するための最良の形態】
【００２８】
図１は、本発明の一実施形態による半導体チップを示した平面図である。図２は、図１のＩ−Ｉ´線に沿って切断した断面図である。
【００２９】
図１および図２を参照すれば、半導体チップ３００は半導体チップ本体１００およびチップ選択構造物２００を含む。
【００３０】
半導体チップ本体１００は、例えば、直六面体形状を有している。半導体チップ本体１００は回路部（図示せず）を含む。回路部は、データを貯蔵するデータ貯蔵部（図示せず）およびデータを処理するデータ処理部（図示せず）を含む。図１で参照符号１１５は半導体チップ本体１００のエッジを示す。
【００３１】
直六面体形状を有する半導体チップ本体１００は、図２に示したように、第１面１１０および第１面１１０と対向する第２面１２０を含む。
【００３２】
チップ選択構造物２００は、チップ選択パッド２１０、メイン貫通電極２２０およびサブ貫通電極２３０を含む。これに加えて、チップ選択構造物２００は、チップ選択再配線２４０を含む。
【００３３】
チップ選択パッド２１０は、例えば、半導体チップ本体１００の上面１１０上に配置される。具体的には、チップ選択パッド２１０は回路部と電気的に連結され、チップ選択パッド２１０は上面１１０のエッジ１１５と隣接するように配置される。
【００３４】
メイン貫通電極２２０は、チップ選択パッド２１０と隣接した位置に配置される。メイン貫通電極２２０は、平面上で見たとき、図１に定義された第２方向（ＳＤ）に配置され、チップ選択パッド２１０およびメイン貫通電極２２０は一直線上に配置される。
【００３５】
メイン貫通電極２２０は、半導体チップ本体１００を上面１１０から下面１２０まで貫く。メイン貫通電極２２０に用いることができる物質の例としては、銅などが挙げられる。また、メイン貫通電極２２０は、メイン貫通電極２２０の表面に形成されたシード金属膜（図示せず）を含む。
【００３６】
本実施形態において、メイン貫通電極２２０はチップ選択パッド２１０と電気的に連結される。メイン貫通電極２２０およびチップ選択パッド２１０は、例えば、半導体チップ本体１００の第１面１１０上に配置されたチップ選択再配線２４０によって、互いに電気的に連結される。チップ選択再配線２４０に用いることができる物質の例としては、銅などが挙げられる。
【００３７】
本実施形態では、メイン貫通電極２２０およびチップ選択パッド２１０がチップ選択再配線２４０によって電気的に連結された構成が図示および説明されているけれど、これと異なって、メイン貫通電極２２０はチップ選択パッド２１０を貫通することも可能であり、メイン貫通電極２２０がチップ選択パッド２１０を貫いても問題ない。
【００３８】
図１を再び参照すれば、サブ貫通電極２３０は、例えば、チップ選択パッド２１０とメイン貫通電極２２０との間に配置される。
【００３９】
本実施形態において、チップ選択パッド２１０、サブ貫通電極２３０およびメイン貫通電極２２０は、平面上で見たとき、図１に定義された第２方向（ＳＤ）に配置され、チップ選択パッド２１０、サブ貫通電極２３０およびメイン貫通電極２２０は、例えば、一直線上に配置される。
【００４０】
したがって、前述のチップ選択パッド２１０、サブ貫通電極２３０およびメイン貫通電極２２０を有するチップ選択構造物２００は、例えば、第１面１１０のエッジ１１５に対して実質的に垂直方向に配置される。
【００４１】
本実施形態において、チップ選択パッド２１０およびサブ貫通電極２３０、ならびにサブ貫通電極２３０およびメイン貫通電極２２０は、実質的に同一の間隔（Ｄ）で離隔される。
【００４２】
図２を再び参照すれば、図１に示した半導体チップ３００を複数個積層して複数個の半導体チップ３００を電気的に連結するために、半導体チップ本体１００の第１面１１０から露出したチップ選択構造物２００のメイン貫通電極２２０およびサブ貫通電極２３０の端部には、それぞれ接続部材２４５が配置される。接続部材２４５は、メイン貫通電極２２０およびサブ貫通電極２３０に比べて、低い溶融温度を有するソルダを含む。これと異なって、接続部材２４５はソルダ以外に多様な低融点金属を含んでもよい。
【００４３】
図３は、本発明の一実施形態による、データパッド構造物を有する半導体チップを示した平面図である。図４は、図３のＩＩ−ＩＩ´線に沿って切断した断面図である。
【００４４】
図３および図４を参照すれば、半導体チップ３００は、図１および図２に示した半導体チップ本体１００およびチップ選択構造物２００だけではなく、データパッド構造物２９０をさらに含む。
【００４５】
複数個のデータパッド構造物２９０はそれぞれ、データパッド２５０、第１データ貫通電極２６０および第２データ貫通電極２７０を含む。これに加えて、データパッド構造物２９０は、データ再配線２８０を含む。
【００４６】
データパッド構造物２９０のデータパッド２５０には、アドレス信号、電源信号、データ信号およびコントロール信号が印加される。
【００４７】
本実施形態において、データパッド構造物２９０は、半導体チップ本体１００の第１面１１０のエッジ１１５に沿って、複数個が配置される。
【００４８】
複数個のパッド構造物２９０に含まれている各データパッド２５０は、半導体チップ本体１００の第１面１１０のエッジ１１５に沿って配置され、データパッド２５０は回路部と電気的に連結される。本実施形態では、データパッド２５０およびチップ選択パッド２１０は、第１方向（ＦＤ）に一直線上に配置される。
【００４９】
第１データ貫通電極２６０は、データパッド２５０と離隔した位置に配置される。第１データ貫通電極２６０は、半導体チップ本体１００を第１面１１０から第２面１２０まで貫く。本実施形態では、第１データ貫通電極２６０およびサブ貫通電極２３０は、第１方向（ＦＤ）に一直線上に配置される。
【００５０】
したがって、データパッド２５０と第１データ貫通電極２６０との間隔は、チップ選択パッド２１０とサブ貫通電極２３０との間隔（Ｄ）と実質的に同一である。また、半導体チップ本体１００の第１面１１０から露出した第１データ貫通電極２６０の端部には、ソルダなどの接続部材２８５が配置される。本実施形態では、第１データ貫通電極２６０と接続された接続部材２８５は、ソルダ以外に多様な低融点金属を含んでもよい。
【００５１】
第２データ貫通電極２７０は、第１データ貫通電極２６０と離隔した位置に配置される。第２データ貫通電極２７０は、半導体チップ本体１００を第１面１１０から第２面１２０まで貫く。本実施形態において、第２データ貫通電極２６０およびメイン貫通電極２２０は、第１方向（ＦＤ）に一直線上に配置される。したがって、第１データ貫通電極２６０と第２データ貫通電極２７０との間隔は、サブ貫通電極２３０とメイン貫通電極２２０との間隔（Ｄ）と実質的に同一である。
【００５２】
半導体チップ本体１００の第１面１１０から露出した第２データ貫通電極２７０の端部には、ソルダなどの接続部材２８５が配置される。本実施形態では、第２データ貫通電極２７０と接続された接続部材２８５は、ソルダ以外に多様な低融点金属を含んでもよい。
【００５３】
本実施形態において、データパッド２５０、第１データ貫通電極２６０および第２データ貫通電極２７０を含むデータパッド構造物２９０は、チップ選択構造物２００と平行に配置される。
【００５４】
データ再配線２８０は、半導体チップ本体１００の第１面１１０上に配置される。データ再配線２８０は、データパッド２５０、第１データ貫通電極２６０および第２データ貫通電極２７０を電気的に連結する。データ再配線２８０に用いることができる物質の例としては、銅などが挙げられる。
【００５５】
本実施形態では、第１および第２データ貫通電極２６０、２７０がデータ再配線２８０によって電気的に連結された構成が図示および説明されているけれど、これと異なって、第２データ貫通電極２７０は、データパッド２５０を貫く形態で、データパッド２５０と電気的に接続することができる。
【００５６】
以上で詳細に説明したところによれば、チップ選択パッドと電気的に連結されたメイン貫通電極、およびメイン貫通電極と隣接するように配置されたサブ貫通電極を有するチップ選択構造物は、少なくとも２個の半導体チップを相互積層した積層半導体パッケージに多様に適用される。
【００５７】
図５は、本発明の他の実施形態による半導体チップを示した断面図である。図６は、図５のＩＩ−ＩＩ´線に沿って切断した断面図である。
【００５８】
図５および図６を参照すれば、半導体チップ７００は、半導体チップ本体４００、第１チップ選択構造物５００および第２チップ選択構造物６００を含む。
【００５９】
半導体チップ本体４００は、直六面体形状を有している。半導体チップ本体４００は、データ貯蔵部（図示せず）およびデータ処理部（図示せず）を有する回路部（図示せず）を含む。データ貯蔵部はデータを貯蔵し、データ処理部（図示せず）はデータ貯蔵部に貯蔵されたデータを処理する。
【００６０】
直六面体形状を有する半導体チップ本体４００は、図６に示したように、第１面４１０および第１面４１０と対向する第２面４２０を含む。図５において、参照符号４１５は半導体チップ本体４００の第１面４１０のエッジを表わす。
【００６１】
第１チップ選択構造物５００は、第１チップ選択パッド５１０、第１メイン貫通電極５２０、第１サブ貫通電極５３０および第２サブ貫通電極５４０を含む。これに加えて、第１チップ選択構造物５００は、第１チップ選択再配線５５０を含む。
【００６２】
第１チップ選択パッド５１０は、例えば、半導体チップ本体４００の第１面４１０上に配置され、第１チップ選択パッド５１０は回路部と電気的に連結される。
【００６３】
第１メイン貫通電極５２０は、第１チップ選択パッド５１０と隣接した位置に配置され、第１メイン貫通電極５２０および第１チップ選択パッド５１０は相互に一定の間隔で離隔される。第１メイン貫通電極５２０は、平面上で見たとき、図５に定義された第２方向（ＳＤ）に配置され、第１チップ選択パッド５１０および第１メイン貫通電極５２０は一直線上に配置される。
【００６４】
本実施形態において、第１メイン貫通電極５２０は、第１チップ選択パッド５１０に比べて、第１半導体チップ本体４００の第１面４１０のエッジ４１５に近接するように配置される。これと異なって、第１メイン貫通電極５２０の位置および第１チップ選択パッド５１０の位置は逆であってもよい。
【００６５】
第１メイン貫通電極５２０は、第１半導体チップ本体４００を第１面４１０から第２面４２０まで貫く。第１メイン貫通電極５２０に用いることができる物質の例としては、銅などが挙げられる。また、第１メイン貫通電極５２０は、第１メイン貫通電極５２０の表面に形成されたシード金属膜（図示せず）を含む。
【００６６】
本実施形態において、第１メイン貫通電極５２０は、第１チップ選択パッド５１０と電気的に連結される。第１メイン貫通電極５２０および第１チップ選択パッド５１０は、例えば、半導体チップ本体４００の第１面４１０上に配置された第１チップ選択再配線５５０によって、互いに電気的に連結される。第１チップ選択再配線５５０に用いることができる物質の例としては、銅などが挙げられる。
【００６７】
本実施形態では、第１メイン貫通電極５２０および第１チップ選択パッド５１０が相互離隔されて、第１メイン貫通電極５２０および第１チップ選択パッド５１０が第１チップ選択再配線５５０によって電気的に連結される構成が図示および説明されているが、これと異なって、第１メイン貫通電極５２０は第１チップ選択パッド５１０を貫いてもよい。
【００６８】
図５を再び参照すれば、第１サブ貫通電極５３０は、例えば、第１チップ選択パッド５１０と第１メイン貫通電極５２０との間に配置される。第１サブ貫通電極５３０は、第１半導体チップ本体４００を第１面４１０から第２面４２０まで貫く。
【００６９】
第２サブ貫通電極５４０は、半導体チップ本体４００の第１面４１０のエッジ４１５と第１メイン貫通電極５２０との間に設けられる。第２サブ貫通電極５４０は、第１半導体チップ本体４００を第１面４１０から第２面４２０まで貫く。
【００７０】
本実施形態において、第２サブ貫通電極５４０、第１チップ選択パッド５１０、第１サブ貫通電極５３０および第１メイン貫通電極５２０は、平面上で見たとき、図５に定義された第２方向（ＳＤ）に配置される。
【００７１】
第２サブ貫通電極５４０、第１チップ選択パッド５１０、第１サブ貫通電極５３０および第１メイン貫通電極５２０は、例えば、一直線上に配置される。
【００７２】
したがって、前述の第１チップ選択パッド５１０、第１および第２サブ貫通電極５３０、５４０ならびに第１メイン貫通電極５２０を有する第１チップ選択構造物５００は、例えば、第１面４１０のエッジ４１５に対して実質的に垂直な第２方向（ＳＤ）に配置される。
【００７３】
本実施形態で、第２サブ貫通電極５４０と第１メイン貫通電極５２０との間隔、第１メイン貫通電極５２０と第１サブ貫通電極２３０との間隔、および第１サブ貫通電極５３０と第１チップ選択パッド５１０との間隔は、実質的に同一であってよい。
【００７４】
図６を参照すれば、半導体チップ本体４００の第１面４１０から露出した第１チップ選択構造物５００の第１メイン貫通電極５２０ならびに第１および第２サブ貫通電極５３０、５４０の各端部には、それぞれ接続部材５６０が配置される。
【００７５】
接続部材５６０は、第１メイン貫通電極５２０ならびに第１および第２サブ貫通電極５３０、５４０に比べて、低い溶融温度を有するソルダを含む。これと異なって、接続部材５６０にはソルダ以外に低い溶融温度を有する多様な金属を用いることもできる。
【００７６】
図５および図６を再び参照すれば、第２チップ選択構造物６００は、第３サブ貫通電極６１０、第４サブ貫通電極６２０、第２メイン貫通電極６３０、第３メイン貫通電極６４０および第２チップ選択パッド６５０を含む。
【００７７】
第２チップ選択構造物６００および前述の第１チップ選択構造物５００は、半導体チップ本体４００の第１面４１０のエッジ４１５に対して直列に配置される。本実施形態では、第２チップ選択構造物６００および第１チップ選択構造物５００が直列に配置された構成が図示および説明されているけれど、これと異なって、第２チップ選択構造物６００および第１チップ選択構造物５００は並列に配置されてもよい。
【００７８】
本実施形態において、第２チップ選択構造物６００の第３サブ貫通電極６１０は、第１チップ選択構造物５００の第１チップ選択パッド５１０と隣接するように配置され、第４サブ貫通電極６２０は、第３サブ貫通電極６１０と隣接するように配置される。
【００７９】
本実施形態において、第１チップ選択パッド５１０と第３サブ貫通電極６１０との間隔、および第３サブ貫通電極６１０と第４サブ貫通電極６２０との間隔は実質的に同一である。
【００８０】
第２メイン貫通電極６３０は、第４サブ貫通電極６２０と隣接するように配置され、第３メイン貫通電極６４０は、第２メイン貫通電極６３０と隣接するように配置され、第２チップ選択パッド６５０は、第３メイン貫通電極６４０と隣接するように配置される。
【００８１】
本実施形態において、第４サブ貫通電極６２０と第２メイン貫通電極６３０との間隔、第２メイン貫通電極６３０と第３メイン貫通電極６４０との間隔、および第３メイン貫通電極６４０と第２チップ選択パッド６５０との間隔は実質的に同一である。
【００８２】
本実施形態において、第２チップ選択再配線６６０は、第２メイン貫通電極６３０、第３メイン貫通電極６４０および第２チップ選択パッド６５０を電気的に連結する。
【００８３】
第２チップ選択構造物６００の第３サブ貫通電極６１０、第４サブ貫通電極６２０、第２メイン貫通電極６３０、第３メイン貫通電極６４０の端部には、それぞれソルダを含む接続部材６６５が配置される。本実施形態では、接続部材６６５はソルダ以外に低い溶融温度を有する多様な金属を含んでもよい。
【００８４】
図７は、図５に示した半導体チップに含まれているデータパッド構造物を示した平面図である。
【００８５】
図７を参照すれば、半導体チップ７００は、半導体チップ本体４００、第１および第２チップ選択構造物５００、６００だけではなく、データパッド構造物６７９をさらに含む。本実施形態では、データパッド構造物６７９は、半導体チップ本体４００の第１面４１０のエッジ４１５に沿って、複数個が配置される。
【００８６】
各データパッド構造物６７９は、データパッド６７２、第１データ貫通電極６７４、および第２データ貫通電極６７６を含む。これに加えて、データパッド構造物６７９はデータ再配線６７８も含む。
【００８７】
データパッド構造物６７９のデータパッド６７２には、アドレス信号、電源信号、データ信号およびコントロール信号を印加することができる。
【００８８】
本実施形態において、データパッド構造物６７９は、半導体チップ本体４００の第１面４１０のエッジ４１５に沿って、複数個が配置される。
【００８９】
複数個のデータパッド構造物６７９に含まれている各データパッド６７２は、半導体チップ本体４００の第１面４１０のエッジ４１５に沿って配置され、データパッド６７２は回路部と電気的に連結される。
【００９０】
第１データ貫通電極６７４は、データパッド６７２と離隔した位置に配置される。第１データ貫通電極６７４は、半導体チップ本体４００を第１面４１０から第２面４２０まで貫く。本実施形態において、データパッド２５０と第１データ貫通電極２６０との間隔は、チップ選択パッド２１０と第２サブ貫通電極５４０との間隔と実質的に同一である。また、半導体チップ本体４００の第１面４１０から露出した第１データ貫通電極６７４の端部には、ソルダなどの接続部材６６５が配置される。接続部材６６５にはソルダ以外に低い溶融温度を有する多様な金属を用いることもできる。
【００９１】
第２データ貫通電極６７６は、第１データ貫通電極６７４と離隔した位置に配置される。第２データ貫通電極６７６は、半導体チップ本体４００を第１面４１０から第２面４２０まで貫く。本実施形態において、第１データ貫通電極６７４と第２データ貫通電極６７６との間隔は、第１メイン貫通電極５２０と第１サブ貫通電極５３０との間隔と実質的に同一である。また、半導体チップ本体４００の第１面４１０から露出した第２データ貫通電極６７６の端部には、ソルダなどの接続部材６６５が配置される。接続部材６６５にはソルダ以外に低い溶融温度を有する多様な金属を用いることもできる。
【００９２】
本実施形態において、データパッド６７２、第１データ貫通電極６７４および第２データ貫通電極６７６を含むデータパッド構造物６７９は、第１チップ選択構造物５００と平行に配置される。
【００９３】
一方、データ再配線６７８は、半導体チップ本体４００の第１面４１０上に配置される。データ再配線６７８は、データパッド６７２、第１データ貫通電極６７４および第２データ貫通電極６７６を電気的に連結する。データ再配線６７８に用いることができる物質の例としては、銅などが挙げられる。
【００９４】
図５ないし図７を通して詳細に説明した半導体チップは、少なくとも２個の半導体チップを積層した積層半導体パッケージに多様に適用することができる。
【００９５】
図８は、本発明の他の実施形態による積層半導体パッケージを示した断面図である。
図８を参照すれば、積層半導体パッケージ３３０は、例えば、第１半導体チップ３１０および第２半導体チップ３２０を含む。本実施形態で、第１半導体チップ３１０および第２半導体チップ３２０は実質的に同一の構成を有する。
【００９６】
図８に示した積層半導体パッケージの各第１および第２半導体チップ３１０、３２０は、図３に示した半導体チップ３００と実質的に同一の構成を有する。したがって、本実施形態で積層半導体パッケージ３３０を構成する各第１および第２半導体チップ３１０、３２０の重複する説明は省略し、同一の構成要素には図３に示した半導体チップの構成要素と同一の名称および同一の参照符号を付与することにする。
【００９７】
第１半導体チップ３１０のデータパッド構造物２９０または第２半導体チップ３２０のデータパッド構造物２９０に、アドレス信号、データ信号、電源信号およびコントロール信号を印加するために、第１半導体チップ３１０のチップ選択構造物２００および第２半導体チップ３２０のチップ選択構造物２００は互いに電気的に接続され、第１半導体チップ３１０のデータパッド構造物２９０および第２半導体チップ３２０のデータパッド構造物２９０も互いに電気的に接続される。
【００９８】
これを実現するために、第１半導体チップ３１０および第２半導体チップ３２０は相互に位置ずれするように配置され、これによって第１半導体チップ３１０の第１データ貫通電極２６０に配置された接続部材２８５は、第２半導体チップ３２０の第２データ貫通電極２７０と電気的に接続される。
【００９９】
したがって、第１半導体チップ３１０の第２データ貫通電極２７０に第１チップ選択信号ＣＳ１が印加される場合、第１チップ選択信号ＣＳ１は、第１半導体チップ３１０のチップ選択再配線２８０を通じて、第１半導体チップ３１０のチップ選択パッド２５０に印加される。
【０１００】
また、第１半導体チップ３１０の第２データ貫通電極２７０に第２チップ選択信号ＣＳ２が印加される場合、第２チップ選択信号ＣＳ２は、第２半導体チップ３２０の第２データ貫通電極２７０およびチップ選択再配線２８０を通じて、第２半導体チップ３２０のチップ選択パッド２５０に入力される。
【０１０１】
図９は、本発明の他の実施形態による積層半導体パッケージを示した概念図である。
図９を参照すれば、積層半導体パッケージ３９０は、例えば、第１半導体チップ３４０、第２半導体チップ３５０、第３半導体チップ３７０および第４半導体チップ３８０を含む。本実施形態の図９では、説明の便宜上、第１ないし第４半導体チップ３４０、３５０、３７０、３８０が平面状態で配置されているが、実際に第１ないし第４半導体チップ３４０、３５０、３７０、３８０は相互積層されている。
【０１０２】
本実施形態において、第１半導体チップ３４０上には第２半導体チップ３５０が配置され、第２半導体チップ３５０上には第３半導体チップ３７０が配置される。第３半導体チップ３７０上には第４半導体チップ３８０が配置される。
【０１０３】
参照符号３６０は、ダミー半導体チップ（ｄｕｍｍｙ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｈｉｐ）またはダミー印刷回路基板（ｄｕｍｍｙ ＰＣＢ）であって、ダミー半導体チップ３６０は、第２半導体チップ３５０および第３半導体チップ３７０の間に設けられる。
【０１０４】
図９に示した第１ないし第４半導体チップ３４０、３５０、３７０、３８０は、図７に示した半導体チップ７００と実質的に同一の構成を有する。したがって、本実施形態で積層半導体パッケージ３９０を構成する第１ないし第４半導体チップ３４０、３５０、３７０、３８０の重複する説明は省略し、同一の構成要素には図７に示した半導体チップの構成要素と同一の名称および同一の参照符号を付与することにする。
【０１０５】
第１半導体チップ３４０および第２半導体チップ３５０は、相互に位置ずれするように配置されて、第１半導体チップ３４０の第１メイン貫通電極５２０は、第２半導体チップ３５０の第２サブ貫通電極５４０と電気的に連結される。
【０１０６】
第１半導体チップ３４０の第１サブ貫通電極５３０は、第２半導体チップ３５０の第１メイン貫通電極５２０と電気的に連結される。
【０１０７】
第１半導体チップ３４０の第４サブ貫通電極６２０は、第２半導体チップ３５０の第３サブ貫通電極６１０と電気的に連結される。
【０１０８】
第１半導体チップ３４０の第２および第３メイン貫通電極６３０、６４０は、第２半導体チップ３５０の第２および第３メイン貫通電極６３０、６４０と電気的に連結される。
【０１０９】
第３半導体チップ３７０および第４半導体チップ３８０は、相互に位置ずれするように配置されて、第３半導体チップ３７０の第１メイン貫通電極５２０は、第４半導体チップ３８０の第２サブ貫通電極５４０と電気的に連結される。
【０１１０】
第３半導体チップ３７０の第１サブ貫通電極５３０は、第４半導体チップ３８０の第１メイン貫通電極５２０と電気的に連結される。
【０１１１】
第３半導体チップ３７０の第４サブ貫通電極６２０は、第４半導体チップ３８０の第３サブ貫通電極６１０と電気的に連結される。
【０１１２】
第３半導体チップ３７０の第２および第３メイン貫通電極６３０、６４０は、第４半導体チップ３８０の第２および第３メイン貫通電極６３０、６４０と電気的に連結される。
【０１１３】
一方、第２半導体チップ３５０と第３半導体チップ３７０との間に設けられたダミー半導体チップ３６０は、４個の貫通電極を有する。以下、ダミー半導体チップ３６０に配置された４個の貫通電極を、それぞれ第１貫通電極３６２、第２貫通電極３６４、第３貫通電極３６６および第４貫通電極３６８と定義することにする。これに加えて、ダミー半導体チップ３６０は、第３および第４貫通電極３６６、３６８を電気的に連結する再配線をさらに含む。
【０１１４】
第１貫通電極３６２は、第２半導体チップ３５０の第２サブ貫通電極５４０と第３半導体チップ３６０の第１メイン貫通電極５２０とを電気的に連結する。
【０１１５】
第２貫通電極３６４は、第２半導体チップ３５０の第１メイン貫通電極５２０と第３半導体チップ３７０の第１サブ貫通電極５３０とを電気的に連結する。
【０１１６】
第３貫通電極３６６は、第２半導体チップ３５０の第３サブ貫通電極６１０と電気的に連結され、第４貫通電極３６８は第３半導体チップ３７０の第２メイン貫通電極６４０と電気的に連結される。第３貫通電極３６６および第４貫通電極３６８は再配線３６９によって、電気的に連結される。
【０１１７】
本実施形態において、第１半導体チップ３４０の第１メイン貫通電極５２０には接地信号Ｖｓｓが印加され、第１サブ貫通電極５３０には電源信号Ｖｄｄが印加される。第１半導体チップ３４０の第４サブ貫通電極６２０には接地信号Ｖｓｓが印加され、第２メイン貫通電極６３０には電源信号Ｖｄｄが印加される。
表１は、４個の半導体チップを選択するためのチップ選択信号の組み合わせを示す。
【０１１８】
【表１】
2009177114.tif 000003
【０１１９】
表１を参照すれば、第１半導体チップ３４０を選択するために、接地信号Ｖｓｓが、第１半導体チップ３４０の第１メイン貫通電極５２０を通じて、第１半導体チップ３４０の第１チップ選択パッド５１０に印加される。これに加えて、電源信号Ｖｄｄが、第１半導体チップ３４０の第２メイン貫通電極６３０を通じて、第２チップ選択パッド６５０に印加される。
【０１２０】
第２半導体チップ３５０を選択するために、電源信号Ｖｄｄが、第１半導体チップ３４０の第１サブ貫通電極５３０を通じて、第２半導体チップ３５０の第１チップ選択パッド５１０に印加される。これに加えて、電源信号Ｖｄｄが、第１半導体チップ３４０の第２および第３メイン貫通電極６３０、６４０を通して、第２半導体チップ３５０の第２チップ選択パッド６５０に印加される。
【０１２１】
第３半導体チップ３６０を選択するために、接地信号Ｖｓｓが、第３半導体チップ３７０の第１メイン貫通電極５２０を通じて、第１チップ選択パッド５１０に印加される。これに加えて、接地信号Ｖｓｓが、第３半導体チップ３７０の第２および第３メイン貫通電極６３０、６４０を通して、第２チップ選択パッド６５０に印加される。
【０１２２】
第４半導体チップ３７０を選択するために、電源信号Ｖｄｄが、第４半導体チップ３７０の第１メイン貫通電極５２０を通じて、第１チップ選択パッド５１０に印加される。これに加えて、接地信号Ｖｓｓが、第４半導体チップ３７０の第２および第３貫通電極６３０、６４０を通して、第２チップ選択パッド６５０に印加される。
【０１２３】
以上、ここでは本発明を特定の実施形態に関連して示し説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を逸脱しない範囲内で本発明が多様に改造および変更され得るということを、当業界で通常の知識を有する者は容易に理解することができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の一実施形態による半導体チップを示した平面図である。
【図２】図１のＩ−Ｉ´線に沿って切断した断面図である。
【図３】本発明の一実施形態によるデータパッド構造物を有する半導体チップを示した平面図である。
【図４】図３のＩＩ−ＩＩ´線に沿って切断した断面図である。
【図５】本発明の他の実施形態による半導体チップを示した断面図である。
【図６】図５のＩＩＩ−ＩＩＩ´線に沿って切断した断面図である。
【図７】図５に示した半導体チップに含まれているデータパッド構造物を示した平面図である。
【図８】本発明の他の実施形態による積層半導体パッケージを示した断面図である。
【図９】本発明の他の実施形態による積層半導体パッケージを示した断面図である。
【符号の説明】
【０１２５】
１００  半導体チップ本体
１１５  チップ本体エッジ
１１０  チップ本体第１面
１２０  チップ本体第２面
２００  チップ選択構造物
２１０  チップ選択パッド
２２０  メイン貫通電極
２３０  サブ貫通電極
２４０  チップ選択再配線
２２５  接続部材
２５０  データパッド
２６０  第１データ貫通電極
２７０  第２データ貫通電極
２８０  データ再配線
２８５  接続部材
２９０  データパッド構造物
３００  半導体チップ
３１０  第１半導体チップ
３２０  第２半導体チップ
３３０  積層半導体パッケージ
３４０  第１半導体チップ
３５０  第２半導体チップ
３６０  ダミー半導体チップ
３６２  第１貫通電極
３６４  第２貫通電極
３６６  第３貫通電極
３６８  第４貫通電極
３６９  再配線
３７０  第３半導体チップ
３８０  第４半導体チップ
３９０  積層半導体パッケージ
４００  半導体チップ本体
４１５  チップ本体エッジ
４１０  チップ本体第１面
４２０  チップ本体第２面
５００  第１チップ選択構造物
５１０  第１チップ選択パッド
５２０  第１メイン貫通電極
５３０  第１サブ貫通電極
５４０  第２サブ貫通電極
５５０  第１チップ選択再配線
５６０  接続部材
６００  第２チップ選択構造物
６１０  第３サブ貫通電極
６２０  第４サブ貫通電極
６３０  第２メイン貫通電極
６４０  第３メイン貫通電極
６５０  第２チップ選択パッド
６６５  接続部材
６７２  データパッド
６７４  第１データ貫通電極
６７６  第２データ貫通電極
６７８  データ再配線
６７９  データパッド構造物
７００  半導体チップ
【図１】
2009177114.tif 000004
【図２】
2009177114.tif 000005
【図３】
2009177114.tif 000006
【図４】
2009177114.tif 000007
【図５】
2009177114.tif 000008
【図６】
2009177114.tif 000009
【図７】
2009177114.tif 000010
【図８】
2009177114.tif 000011
【図９】
2009177114.tif 000012