(57)【要約】【課題】ラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータを提供する。【解決手段】ラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータであって、基準電圧を提供する基準電圧回路と、差動アンプと、負荷抵抗を駆動する出力パワートランジスタと、差動アンプと出力パワートランジスタとの間に設置され、差動アンプに基準電圧とフィードバック回路が提供する電圧とを比較させ、エラー修正電圧を出力するフィードバック回路と、差動アンプと出力パワートランジスタとの間に設置され、周波数補償の実行に使用され、相補型バッファから構成される電圧バッファとから構成される。【選択図】図７
2009015810.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を提供する基準電圧回路と、差動アンプと、負荷抵抗を駆動する出力パワートランジスタと、前記差動アンプと前記出力パワートランジスタとの間に設置され、エラーアンプに基準電圧とフィードバック回路が提供する電圧とを比較させ、エラー修正電圧を出力するフィードバック回路と、前記差動アンプと前記出力パワートランジスタとの間に設置され、周波数補償の実行に使用され、相補型バッファから構成される電圧バッファと、から構成されることを特徴とするラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ。
【請求項２】
前記差動アンプは、エラーアンプであることを特徴とする請求項１記載のラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ。
【請求項３】
前記相補型バッファは、Ｐ型バッファとＮ型バッファとが接続されて構成されることを特徴とする請求項１記載のラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ。
【請求項４】
前記Ｐ型バッファおよびＮ型バッファには、電流源からバイアスがそれぞれ提供されることを特徴とする請求項３記載のラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ。
【請求項５】
前記Ｐ型バッファおよびＮ型バッファには、少なくとも二つのカレントミラーによってバイアスがそれぞれ提供されることを特徴とする請求項３記載のラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ。
【請求項６】
前記カレントミラーの中の一つは、出力パワートランジスタ上を流動する電流を１／ｎの比率で他のトランジスタにミラーリングするのに使用されることを特徴とする請求項５記載のラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータに関し、特に相補型バッファ（Complementary Type Buffer）を低ドロップアウトレギュレータに応用し、従来のＮ型バッファまたはＰ型バッファを単独で使用したときのラインレギュレーションまたはロードレギュレーションが優れない問題を解決し、安定性の問題を解決すると同時に低ドロップアウトレギュレータのラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータに関する。
【背景技術】
【０００２】
図１は、従来技術による低ドロップアウトレギュレータ(安定化電源)の回路図である。一般に低ドロップアウトレギュレータ（Low Dropout Regulator:ＬＤＯ）は、基準電圧（Vref）回路、エラーアンプ（Error Amp）、出力パワートランジスタ（Power Device）およびフィードバック回路を備える。低ドロップアウトレギュレータの一般的な応用において、出力端に電圧安定化コンデンサ（Cout）が設置されるので、低ドロップアウトレギュレータの主成分はそのおおよそが出力端（Vout）に位置し、出力負荷電流が大きいほど、出力パワートランジスタの出力抵抗は出力負荷電流に反比例するので、その主成分は周波数が高い方向に移動し、低ドロップアウトレギュレータの安定性は相対的に低下する。
図２は、従来技術による低ドロップアウトレギュレータの周波数応答のボード線図であり、利得と周波数応答との関係から１／ＲＣと関連がある。また、図から重負荷時および軽負荷時の主成分の相違が見られる。
【０００３】
一般に低ドロップアウトレギュレータの周波数の補償方法はエラーアンプと出力パワートランジスタとの間に電圧バッファを加え、電圧バッファが低抵抗を出力する特性を利用してエラーアンプの出力端極（ｉ．ｅ．第２の極）を帯域幅の外へと移動させて低ドロップアウトレギュレータの安定性（Stability）を確保するものである。この従来技術による電圧バッファは全てＮ型ＭＯＳＦＥＴまたはＰ型ＭＯＳＦＥＴによって実施される。安定状態のとき、低ドロップアウトレギュレータの出力端には負荷電流があり、このときフィードバックを通じて出力パワートランジスタを制御するシステムは起動されておらず、低ドロップアウトレギュレータが負荷電流を提供できるように、出力コンデンサは先ず負荷抵抗（ＲL）への放電を開始する必要があり、このとき出力電圧は下降する。出力電圧が下降すると、エラーアンプが起動し、エラーアンプの出力電圧も下降し、出力パワートランジスタが出力コンデンサに電流を提供し、安定化電圧が出力される。
【０００４】
図３、４は従来技術による低ドロップアウトレギュレータがＮ型またはＰ型のバッファを応用して周波数補償を行う回路図を示す。周波数補償に使用される電圧バッファがＰチャンネル酸化膜半導体電界効果トランジスタ（Ｐ‐Type ＭＯＳＦＥＴ）で、低ドロップアウトレギュレータを重負荷電流で使用する場合、エラーアンプの出力電圧がＰ型バッファを通じて上方に偏移（＋ＶＳＧ）し、出力パワートランジスタが提供できる電流は減少するので、出力電圧の安定化を達成するには、更にエラーアンプの出力電圧を低下させる必要があり、これによって低ドロップアウトレギュレータの回路利得は著しく低下するので、出力電圧も安定させることができず、ロードレギュレーション特性が下降する。
【０００５】
反対に、低ドロップアウトレギュレータの入力電圧が増加し、負荷電流がなく、周波数補償の電圧バッファがＮチャンネル酸化膜半導体電界効果トランジスタ（Ｎ‐Type ＭＯＳＦＥＴ）である場合、エラーアンプの出力電圧はＮ型バッファを通じて下方に偏移（−ＶＳＧ）し、出力パワートランジスタは有効的に出力コンデンサに充電される電流を減少させることができず、無負荷時に漏電現象が発生し、低ドロップアウトレギュレータの出力電圧は著しく高くなる。出力電圧を一定の電圧に安定させるためにはエラーアンプの出力電圧を更に高める必要があり、それによって低ドロップアウトレギュレータの回路利得は著しく低下するので、出力電圧も安定化できず、ラインレギュレーション特性が下降する。
【０００６】
本発明の目的は電圧バッファを低ドロップアウトレギュレータの周波数補償に利用するとき、良好なラインレギュレーション特性およびロードレギュレーション特性を有することにあるので、Ｎ型バッファを使用するときのラインレギュレーションが劣る欠点およびＰ型バッファを使用するときのロードレギュレーションが劣る欠点を解決する必要がある。
【特許文献１】特開平９−１２８０６６号公報
【特許文献２】特開２００３−２３３４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、相補型バッファ（Complementary Type Buffer）を低ドロップアウトレギュレータに応用し、従来のＮ型バッファまたはＰ型バッファを単独で使用したときのラインレギュレーション特性またはロードレギュレーション特性が優れない問題を解決し、安定性の問題を解決すると同時に低ドロップアウトレギュレータのラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータを提供することにある。
【課題を解決するための手段】
【０００８】
上述の問題を解決するために、本発明はラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータを提供するものであり、基準電圧を提供する基準電圧回路と、差動アンプと、負荷抵抗を駆動する出力パワートランジスタと、エラーアンプと出力パワートランジスタとの間に設置され、エラーアンプに基準電圧とフィードバック回路が提供する電圧とを比較させ、エラー修正電圧を出力するフィードバック回路と、エラーアンプと出力パワートランジスタとの間に設置され、周波数補償の実行に使用され、相補型バッファから構成される電圧バッファと、から構成される。
【発明の効果】
【０００９】
従来技術においては、ラインレギュレーション特性およびロードレギュレーション特性が下降する欠点を有するが、本発明による低ドロップアウトレギュレータにおいてはＮ型バッファが優れたロードレギュレーションを有し、Ｐ型バッファが優れたラインレギュレーションを有する長所を利用し、二者が接続された相補型酸化膜半導体電界効果トランジスタを利用して周波数補償を行うことによってラインレギュレーション特性およびロードレギュレーション特性を高めることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の目的、特徴および効果を示す実施例を図に沿って詳細に説明する。
【００１１】
図５は本発明による相補型バッファを採用することによって周波数補償を行う低ドロップアウトレギュレータ(安定化電源)の回路図である。主に、基準電圧（Vref）回路、エラーアンプ（Error Amp：誤差増幅器）、出力パワートランジスタ（Power Device）、電圧バッファ（Buffer）およびフィードバック回路を備える。
【００１２】
基準電圧回路は、基準電圧を提供するのに使用される。
【００１３】
出力パワートランジスタは、負荷抵抗（ＲL）を駆動するのに使用される。
【００１４】
フィードバック回路は、エラーアンプと出力パワートランジスタとの間に設置され、エラーアンプに基準電圧回路が提供する基準電圧とフィードバック回路が提供する電圧とを比較させ、エラー修正電圧を出力する。
【００１５】
電圧バッファは、エラーアンプと出力パワートランジスタとの間に設置され、周波数補償の実行に使用され、相補型バッファ（Ｃ‐Type Buffer）から構成される。
【００１６】
本発明の実施例の回路アーキテクチャは、Ｎ型（Ｎ‐Type）バッファまたはＰ型（Ｐ‐Type）バッファによって周波数補償(商用周波数成分であるリプル除去)を行う従来技術による低ドロップアウトレギュレータに基づいており、従来技術においてはラインレギュレーション特性およびロードレギュレーション特性が下降する欠点を有するので、本発明においてはＮ型バッファが優れたロードレギュレーションを有し、Ｐ型バッファが優れたラインレギュレーションを有する長所を利用し、二者が接続された相補型酸化膜半導体電界効果トランジスタ（Ｃ‐Type ＭＯＳＦＥＴ（以下相補型バッファ（Complementary Type Buffer）と称す））を利用して周波数補償を行うことによってラインレギュレーション特性およびロードレギュレーション特性を高めることができる低ドロップアウトレギュレータを提供する。
【００１７】
図６は低ドロップアウトレギュレータの三種類の形式のバッファの補償技術におけるラインレギュレーション特性およびロードレギュレーション特性を比較した図である。図から分かることとして、以下の三点が挙げられる。
【００１８】
１．従来技術によるＮ型バッファは、ラインレギュレーションは優れないがロードレギュレーションは極めて優れる。
２．従来技術によるＰ型バッファは、ラインレギュレーションは極めて優れるが、ロードレギュレーションは優れない。
３．本発明によるＣ型バッファは、ラインレギュレーションは許容範囲内であり、ロードレギュレーションも許容範囲内であり、Ｎ型およびＰ型の欠点を大きく改善した。
【００１９】
図７は、従来の図４の回路を基礎として改良した、本発明の実施例の詳細な回路図を示し、相補型バッファのＮ型バッファが入力電圧を下方に偏移（−ＶＧＳ）させ、Ｐ型バッファが入力電圧を上方に偏移（＋ＶＳＧ）させる特性を利用して周波数補償を行い、低ドロップアウトレギュレータのラインレギュレーションおよびロードレギュレーションを高め、低ドロップアウトレギュレータ入力電圧および駆動負荷電流のダイナミックレンジを増加させ、低ドロップアウトレギュレータの特性要求に符合させる。
【００２０】
例を挙げると、低ドロップアウトレギュレータの動作原理は、低ドロップアウトレギュレータの出力端に小さな負荷抵抗（ＲL）があるとき、エラーアンプの出力電圧が下降し、この電圧信号は先ずＰ型バッファを通じてソース‐ゲートバイアス（＋ＶＳＧ）に上方に偏移され、再びＮ型バッファを通じてこの電圧はマイナス方向のゲート‐ソースバイアス（−ＶＧＳ）に下方に偏移されるので、ＰＭＯＳ出力パワートランジスタのゲート電圧の値の大きさはエラーアンプの元来の出力電圧とほぼ同じである。
ＰＭＯＳ出力パワートランジスタのゲート電圧について述べると、Ｃ型バッファと単一のＰ型バッファとを比較した場合、そのゲート電圧の差はおよそソース‐ゲートバイアス（＋ＶＳＧ）である。
同一の条件下で電圧安定を達成したい場合、単一のＰ型バッファの状況下ではＰＭＯＳ出力パワートランジスタのゲート電圧をさらに低下させる必要があるが、エラーアンプの利得が著しく低下し、低ドロップアウトレギュレータのロードレギュレーションは下降する。このことは低ドロップアウトレギュレータの相補型（Ｃ‐Type）バッファによる周波数補償技術の大きな長所である。
【００２１】
反対に、低ドロップアウトレギュレータの入力電圧が除々に増加するとき、エラーアンプの出力電圧も除々に上昇し、この電圧はＰ型およびＮ型バッファを通じて昇圧および降圧し、ＰＭＯＳ出力パワートランジスタのゲート電圧とエラーアンプの出力電圧とはほぼ同じになり、出力パワートランジスタは有効的に出力コンデンサへの充電を避けることができ、出力パワートランジスタが無負荷時に漏電するのを防止し、低ドロップアウトレギュレータの出力電圧が著しく高くなるのを防止する。
単一のＮ型バッファの状況下ではＰＭＯＳ出力パワートランジスタのゲート電圧を更に高くさせる必要があり、これによってエラーアンプの利得を下降させ、ラインレギュレーションが劣る。上述のＰ型バッファおよびＮ型バッファはそれぞれバイアス（Ibias,ｐ）および（Ibias,ｎ）を電流源とする。
【００２２】
図８、９は、低ドロップアウトレギュレータ相補型バッファの周波数補償シミュレーション結果を示すグラフである。図８のシミュレーション条件は、入力電圧Vin(図８：横軸)＝８Ｖ〜１６Ｖ、負荷電流Iout＝０Ａである。図９のシミュレーション条件は、入力電圧Vin＝８Ｖ、負荷電流Iout(図９：横軸)＝０Ａ〜２２ｍＡである。図８、９の出力電圧はいずれもVout＝５Ｖである。
【００２３】
図８は、Ｎ型バッファとＣ型バッファとのラインレギュレーションシミュレーションの比較図であり、図から分かるように、入力電圧(図８：横軸)が高いほど出力電圧(図８：縦軸)も増加し、これはＰＭＯＳ出力パワートランジスタが漏電しているために起こる現象である。反対に、Ｃ型バッファは同一の電圧を入力する状況の下、ＰＭＯＳ出力パワートランジスタの漏電現象は明らかに低減し、ラインレギュレーションも上昇している。
【００２４】
図９は、Ｐ型バッファとＣ型バッファとのロードレギュレーションシミュレーションの比較図であり、同一の出力パワートランジスタにおいて、Ｃ型の電流駆動能力はＰ型よりも明らかに優れ、主に重負荷時、Ｃ型の回路利得はＰ型よりも大きいので、ロードレギュレーションも相対的に優れる。また、Ｃ型の電流駆動能力は優れるのでＰＭＯＳ出力パワートランジスタの面積を節約できる。
【００２５】
上述の図８、９から分かるように、本発明の相補型バッファはＰ型バッファまたはＮ型バッファを単独で使用する場合と比較して、優れたラインレギュレーションおよびロードレギュレーションを有するので本発明は優れた低ドロップアウトレギュレータの構造であると言える。
【００２６】
図１０は、本発明の低ドロップアウトレギュレータ相補型バッファの周波数補償回路のバイアス電流をダイナミック電流に置換した回路を示す図である。図７と比較してその機能は図７と同一であるので本回路構造も本発明の保護範囲である。出力パワートランジスタおよびＭｐｂ７はカレントミラーであり、出力パワートランジスタ上で流動する電流を１／ｎの比率でＭｐｂ７にミラーリングするのに使用される。Ｍｎｂ６およびＭ４もカレントミラーであり、電流をＮ型バッファに提供するのに使用され、Ｍｎｂ６、Ｍｎｂ５およびＭｐｂ４、Ｍｐ２もそれぞれカレントミラーとして使用され、Ｐ型バッファに電流を提供する。
【００２７】
図５から１０に示すように、本発明のラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータの主な目的は、相補型バッファ（Complementary Type Buffer）を低ドロップアウトレギュレータに応用し、従来技術によるＮ型バッファまたはＰ型バッファを単独で使用した場合においてラインレギュレーション特性またはロードレギュレーション特性が優れない問題を解決し、安定性の問題を解決すると同時に低ドロップアウトレギュレータのラインレギュレーションおよびロードレギュレーションを高めることにある。
【００２８】
本発明の実施例において、図面上の相補型バッファの接続方式は、電圧信号が先にＰ型バッファを通過し、次にＮ型バッファを通過する方式に制限されず、電圧信号が先にＮ型バッファを通過し、次にＮ型バッファを通過する方式とすることもでき、Ｐ型バッファおよびＮ型バッファの接続順序を変更すればよい。また、エラーアンプは如何なるダブルエンド入力でシングルエンド出力の差動アンプでもよく、本発明の実施例において述べたエラーアンプに制限されない。
【００２９】
以上の説明から分かるように、本発明は進歩性および産業上の利用価値を有し、現在市場において見られないものであり、特許請求の要件を満たすものである。
【００３０】
なお、以上の説明は本発明の好適な実施例を示したものであり、本発明の実施範囲を制限するものではなく、本発明の主旨に基づく変更および修飾は全て本発明に含まれる。
【図面の簡単な説明】
【００３１】
【図１】従来技術による低ドロップアウトレギュレータの回路図である。
【図２】従来技術による低ドロップアウトレギュレータの周波数応答のボード線図である。
【図３】従来技術による低ドロップアウトレギュレータにおいてＰ型バッファを応用して周波数補償を行う回路図である。
【図４】従来技術による低ドロップアウトレギュレータにおいてＮ型バッファを応用して周波数補償を行う回路図である。
【図５】本発明の実施例による相補型バッファを採用することによって周波数補償を行う低ドロップアウトレギュレータの回路図である。
【図６】低ドロップアウトレギュレータの三種類の形式のバッファにおけるラインレギュレーション特性およびロードレギュレーション特性の比較図である。
【図７】図４を基礎した本発明の実施例の詳細な回路図である。
【図８】従来技術であるＮ型バッファと本発明であるＣ型バッファとのラインレギュレーションシミュレーションの比較図である。
【図９】従来技術であるＰ型バッファと本発明であるＣ型バッファとのロードレギュレーションシミュレーションの比較図である。
【図１０】本発明の実施例の低ドロップアウトレギュレータ相補型バッファの周波数補償回路のバイアス電流をダイナミック電流に置換した回路を示す図である。
【符号の説明】
【００３２】
Vin  入力電圧
Vout  出力電圧
Vref  基準電圧
ＶＧＳ  ゲート‐ソースバイアス
ＶＳＧ  ソース‐ゲートバイアス
Ibias  バイアス
Cout  出力コンデンサ
Ｒ１、Ｒ２  フィードバック回路
Buffer  バッファ
Ｐ‐Type Buffer  Ｐ型バッファ
Ｎ‐Type Buffer  Ｎ型バッファ
Ｃ‐Type Buffer  相補型バッファ
Error Amp  エラーアンプ
Power Device  出力パワートランジスタ
Ｍｐ１、Ｍｐ３、Ｍｐｂ４、Ｍｐｂ７  Ｐ型酸化膜半導体電界効果トランジスタ
Ｍｎ３、Ｍｎ４、Ｍｎｂ５、Ｍｎｂ６  Ｎ型酸化膜半導体電界効果トランジスタ
【図１】
2009015810.tif 000003
【図２】
2009015810.tif 000004
【図３】
2009015810.tif 000005
【図４】
2009015810.tif 000006
【図５】
2009015810.tif 000007
【図６】
2009015810.tif 000008
【図７】
2009015810.tif 000009
【図８】
2009015810.tif 000010
【図９】
2009015810.tif 000011
【図１０】
2009015810.tif 000012