(57)【要約】【課題】半導体素子において、チャネル層の研磨厚みを正確に把握することによって、特性のばらつきを抑制する。【解決手段】本発明は、炭化珪素半導体基板を用意する工程（Ａ）と、炭化珪素半導体基板の表面上に、厚み方向に不純物濃度がピークを有する不純物ドープ層を有する炭化珪素からなるエピタキシャル成長層を形成する工程（Ｂ）と、不純物濃度の前記ピークの厚み方向の位置を測定する工程（Ｃ）と、不純物ドープ層を有するエピタキシャル成長層を研磨する工程（Ｄ）と、研磨したエピタキシャル成長層の不純物濃度のピークの厚み方向の位置を測定する工程（Ｅ）と、を含むことを特徴とする。【選択図】図１
2009081155.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体基板を用意する工程（Ａ）と、
前記炭化珪素半導体基板の表面上に、厚み方向に不純物濃度がピークを有する不純物ドープ層を有する炭化珪素からなるエピタキシャル成長層を形成する工程（Ｂ）と、
前記不純物濃度の前記ピークの厚み方向の位置を測定する工程（Ｃ）と、
前記不純物ドープ層を有する前記エピタキシャル成長層を研磨する工程（Ｄ）と、
前記研磨したエピタキシャル成長層の不純物濃度のピークの厚み方向の位置を測定する工程（Ｅ）と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。
【請求項２】
前記工程（Ｃ）で測定したピーク位置と前記工程（Ｅ）で測定したピーク位置とを比較することによって研磨量を求め、前記研磨量と研磨時間から研磨レートを求める工程（Ｆ）をさらに有することを特徴とする請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項３】
前記工程（Ｄ）は、化学機械的研磨（ＣＭＰ）法にて研磨を行うことを特徴とする請求項1または２に記載の炭化珪素半導体素子の製造方法。
【請求項４】
前記工程（Ｃ）及び（Ｅ）は、Ｃ−Ｖ（キャパシタンス−電圧）法で測定することを特徴とする請求項１または２に記載の炭化珪素半導体素子の製造方法。
【請求項５】
前記不純物は、少なくとも窒素を含むことを特徴とする請求項１から４のいずれかに記載の炭化珪素半導体素子の製造方法。
【請求項６】
炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された炭化珪素層と、前記炭化珪素層上に形成された蓄積型チャネル層とを少なくとも有したＭＯＳＦＥＴ型の炭化珪素半導体素子の製造方法において、
前記蓄積型チャネル層をエピタキシャル成長層にて形成し、
前記エピタキシャル成長層からなる前記蓄積型チャネル層について、請求項２に記載の炭化珪素半導体素子の製造方法によって求められた研磨レートに基づいて前記蓄積型チャネル層に所定量の研磨を行うことを特徴とするＭＯＳＦＥＴ型の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。
【０００３】
ＭＯＳＦＥＴなどの炭化珪素半導体素子を作製する際には、通常、ｃ軸の結晶軸に対し垂直な（０００１）面にほぼ一致する面を主面とする４Ｈ−ＳｉＣ基板が用いられる。４Ｈ−ＳｉＣ基板（以下、単に「ＳｉＣ基板」という）上には、炭化珪素半導体素子の活性領域となるエピタキシャル成長層が形成される。エピタキシャル成長層のうち選択された領域には、作製しようとする半導体素子の種類に応じて、導電型やキャリア濃度が制御された不純物ドープ層が形成される。不純物ドープ層は、例えばＭＯＳＦＥＴではｐ型ウェル領域やｎ＋ソース領域として機能する。
【０００４】
図９に従来技術によるＳｉＣの蓄積型チャネル構造の縦型パワーＭＯＳＦＥＴについて説明する。従来構造の縦型パワーＭＯＳＦＥＴ３００は、炭化珪素基板３０１上にｎ型の伝導性を示すドーパントを供給しながらエピタキシャル成長によって形成したｎ型ドリフト層３０２有する。ドリフト層の一部分にｐ型ドーパントとなる不純物（例えばＡｌ）をイオン注入することによりｐ型のウェル領域３０５が形成されている。さらに、ウェル領域の一部分にｎ型ドーパントとなる不純物（例えば窒素）をイオン注入することによりソース領域３０８、ｐ型不純物をイオン注入することによりコンタクト領域３０９を形成する。さらに、少なくともウェル領域３０５上にｎ型蓄積チャネル層３０７をｎ型不純物のイオン注入、もしくはｎ型ドーパントを供給しながらエピタキシャル成長することにより形成する。蓄積チャネル層３０７上に例えば熱酸化によりゲート絶縁膜３１１を形成し、ゲート絶縁膜３１１上にゲート電極３１３を形成する。さらに、ソース領域３０８及びコンタクト領域３０９と接するようにソース電極３１２が形成され、炭化珪素基板３０１の裏面にはドレイン電極３１４を有する。
【０００５】
ＳｉＣ基板には、ステップフロー成長によりエピタキシャル成長層を形成するためにオフ角を有する。そのため、エピタキシャル成長やイオン注入後の活性化アニールによってオフ角に起因するステップバンチングと呼ばれる表面荒れが発生する。
【０００６】
このステップバンチングが表面に形成されることによって、例えば、ＭＯＳＦＥＴのチャネル層表面に絶縁膜となる酸化膜を形成すると、上述した表面荒れに起因して、酸化膜の厚みにばらつきが発生する。このため、チャネル層を流れるキャリアの移動度が低下し、ＭＯＳＦＥＴのチャネル抵抗が増大する。
【０００７】
このような課題に対して、特許文献１では、基板表面をＣＭＰ（chemical mechanical polishing）研磨することによって、表面の平坦性を向上することが開示されている。
【特許文献１】特開２００２−２７０５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＣＭＰ研磨することは表面の平坦性向上において有効であるが、ＣＭＰ等の研磨による表面の研磨量は、研磨前後の重量の比較によって換算しており、研磨された厚みを正確に求めるのは困難である。さらに、質量換算では、研磨厚みの基板面内分布を求めることは不可能である。
【０００９】
前記特許文献１では、上述した課題を解決するために、基板表面に所定の深さの溝をマーカーとして形成し、表面の研磨によってマーカーが消失した時点で所定の厚みを研磨したと確認する方法を開示している。
【００１０】
しかしながら、マーカーの形状変化だけではどれだけの厚みが研磨されて消失しているのかを正確に算出することは困難であり、研磨レートを算出することはできない。このため、マーカーの底が表面に出現した時点で正確に研磨を停止するように設定することは非常に困難である。また、マーカーが研磨により消失してしまうと、その時点で研磨によって消失した厚みを推定することは不可能である。更には、研磨レートの基板面内分布を導出することも不可能である。
【００１１】
また、ＭＯＳＦＥＴの閾値電圧はチャネル層の厚み及び濃度で決定されるため、チャネル層の表面を研磨する場合、研磨厚みが正確に制御されないと、ＭＯＳＦＥＴの閾値電圧が設計通りとならないという課題が存在する。
【００１２】
本発明は、前記従来の問題点に鑑みてなされたものであり、その目的は、炭化珪素表面の研磨厚み及びその基板面内分布を正確に測定することにある。
【課題を解決するための手段】
【００１３】
本発明の炭化珪素半導体素子の製造方法は、
炭化珪素半導体基板を用意する工程（Ａ）と、
前記炭化珪素半導体基板の表面上に、厚み方向に不純物濃度がピークを有する不純物ドープ層を有する炭化珪素からなるエピタキシャル成長層を形成する工程（Ｂ）と、
前記不純物濃度の前記ピークの厚み方向の位置を測定する工程（Ｃ）と、
前記不純物ドープ層を有する前記エピタキシャル成長層を研磨する工程（Ｄ）と、
前記研磨したエピタキシャル成長層の不純物濃度のピークの厚み方向の位置を測定する工程（Ｅ）と、
を含むことを特徴とする。
【００１４】
前記工程（Ｃ）にて測定したピーク位置と前記工程（Ｅ）にて測定したピーク位置とを比較することによって研磨量を求め、前記研磨量と研磨時間から研磨レートを求める工程（Ｆ）をさらに有するようにしてもよい。
【００１５】
前記工程（Ｄ）は、化学機械的研磨（ＣＭＰ）法にて研磨を行うことが好ましい。
【００１６】
前記工程（Ｃ）及び（Ｅ）は、Ｃ−Ｖ（キャパシタンス−電圧）法で測定することができる。
【００１７】
前記不純物は、少なくとも窒素を含むことが好ましい。
【００１８】
また、本発明のＭＯＳＦＥＴ型の炭化珪素半導体素子の製造方法は、炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された炭化珪素層と、前記炭化珪素層上に形成された蓄積型チャネル層とを少なくとも有したＭＯＳＦＥＴ型の炭化珪素半導体素子の製造方法において、
前記蓄積型チャネル層をエピタキシャル成長層にて形成し、
前記エピタキシャル成長層からなる前記蓄積型チャネル層について、上記した炭化珪素半導体素子の製造方法によって求められた研磨レートに基づいて前記蓄積型チャネル層に所定量の研磨を行うことを特徴とする。
【発明の効果】
【００１９】
本発明の炭化珪素半導体素子の製造方法によると、炭化珪素表面の研磨厚み及びその基板面内分布を正確に測定することが可能となり、本発明の方法をＭＯＳＦＥＴの製造プロセスに適用することによって、チャネル抵抗の低減に加えて、設計通りの閾値電圧を実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明の炭化珪素半導体素子の製造方法は、炭化珪素基板の表面を平坦にする研磨加工の研磨量を正確に測定することを特徴としている。
【００２１】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態を説明する。図１に本発明の第１の実施形態における炭化珪素半導体基板素子の製造方法を示す。なお、図１の各図においては、炭化珪素半導体基板の断面図を示している。
【００２２】
まず、図１（ａ）に示すように、炭化珪素基板１１の主面上に炭化珪素エピタキシャル層１２を成長させる。炭化珪素基板１１として、例えば、主面が（０００１）面から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７５ｍｍの４Ｈ−ＳｉＣ基板を用いる。基板１１はｎ型であり、基板１１におけるキャリア濃度は８×１０１８ｃｍ−３である。この炭化珪素基板１１の上にエピタキシャル成長層１２を形成する。形成されたエピタキシャル層１２の厚さは３００ｎｍである。エピタキシャル成長開始時は、ドーパントガスの窒素の供給を停止しておき、その後に一時的に窒素を供給した後に、再度供給を停止することによって、ピーク濃度６×１０１７ｃｍ−３、半値幅が１０ｎｍの不純物ドープ層１３をエピタキシャル成長層１２の表面２０から深さ１６０ｎｍの位置に形成する。この不純物ドープ層１３の下部と上部にはそれぞれアンドープ層１４と１５が形成されている。
【００２３】
このようにして、炭化珪素基板１１の上に形成されたアンドープ層１４と１５とＴ、これらのアンドープ層１４と１５の間に形成された不純物ドープ層１３とを備えた炭化珪素エピタキシャル層１２を有するエピ付き基板１６が得られる。
【００２４】
続いて、上述したエピタキシャル成長層１２の不純物ドープ層１３の不純物濃度ピークの厚み方向の位置をＣ−Ｖ（キャパシタンス−電圧）法で測定する。Ｃ−Ｖ法は水銀プローブを用いることで電極を形成することなく非破壊で評価することが可能となる。
【００２５】
エピタキシャル成長後のＣ−Ｖ測定によって得られたキャリア濃度の厚み方向のプロファイルを図２に示す。この図より、炭化珪素エピタキシャル層１２の表面２０から厚み１６０ｎｍの位置に不純物濃度のピーク濃度が約６×１０１7ｃｍ−３であることが分かる。また、エピタキシャル成長後の不純物濃度のピークの位置の基板面内分布を図３に示す。この図に示すように、直径７５ｍｍの基板においてほぼ一様に不純物のピークの深さ方向の位置が１６０ｎｍであることが分かる。
【００２６】
次に、図１（ｂ）に示すように、スラリー供給装置１７から供給されたスラリー１８を研磨板１９上に供給してエピタキシャル成長層１２の表面をＣＭＰによって研磨する。これにより、表面に存在する凸凹は消失し、平坦度は向上する。なお、研磨時間は１時間とした。研磨した結果、図１（ｃ）に示すようなエピ付き基板が得られた。
【００２７】
次に、図１（ｃ）に示す研磨した基板について、不純物濃度ピークの厚み方向の位置を水銀プローブを用いたＣ−Ｖ法で測定する。図４に研磨後のＣ−Ｖ測定によって得られた不純物濃度の厚み方向のプロファイルを示す。この図より、炭化珪素エピタキシャル層１２の表面２１から１００ｎｍの位置に不純物濃度のピーク濃度が存在していることが分かる。また、図５に研磨後の不純物濃度のピークの位置の基板面内分布を示す。この図に示すように、直径７５ｍｍの基板においてほぼ一様に不純物のピークの厚み方向の位置が１００ｎｍであることが分かる。
【００２８】
研磨前後の不純物濃度のピークの厚み方向の位置を比較することによって、研磨によって消失した研磨厚みを正確に知ることができる。基板研磨前（図２）の不純物ピークの厚み方向の位置１６０ｎｍから、研磨後（図４）の不純物ピークの厚み方向の位置１００ｎｍの差分を取ることによって、研磨によって約６０ｎｍの厚みが消失したことが分かる。この結果から、研磨レートは６０ｎｍ／ｈｒであることが正確に把握できる。また、研磨レートの基板面内分布を図６に示す。この図より、基板面内ほぼ一様に６０ｎｍ／ｈｒの研磨レートであることが分かる。この様に、本発明の方法により、従来の方法では困難であった研磨レートの基板面内分布を正確に知ることが可能となる。
【００２９】
なお、本実施の形態では、ドーパントとして窒素を用いたが、窒素はエピタキシャル成長におけるｎ型ドープ層のドーパントとして一般的に用いられるものであり、また、窒素は活性化しやすいという特徴がある。このため、窒素を用いることで、Ｃ−Ｖ測定による研磨量の評価を容易にかつ正確に行うことが可能となる。窒素以外に他のドーパントを含んでＣ−Ｖ測定による研磨量の評価を行ってもかまわない。
【００３０】
なお、ドーパントは窒素に限らず他の元素を用いることでも、本実施の形態と同様の効果を得ることができる。
【００３１】
（第２の実施形態）
図面を参照しながら、本発明による第２の実施形態を説明する。ここでは、第１の実施形態で説明した本発明の炭化珪素半導体素子の製造方法を適用することにより、チャネル層を研磨により平坦化した炭化珪素ＭＯＳＦＥＴについて説明する。
【００３２】
第１の実施形態で述べた研磨制御方法をＭＯＳＦＥＴ半導体素子のチャネル形成時に適用することによって、チャネル抵抗の低減に加えて、チャネル厚みに応じて閾値電圧を制御することが可能となる。
【００３３】
図７に示す半導体素子２００は、低抵抗のｎ型炭化珪素基板２０１と、炭化珪素基板２０１の主面上に形成された炭化珪素エピタキシャル層２０２と、炭化珪素エピタキシャル層２０２上に形成されたソース電極２１２および蓄積型チャネル層２１１と、蓄積型チャネル層２１１上に形成されたゲート絶縁膜２１３と、ゲート絶縁膜２１３上に設けられたゲート電極２１６と、炭化珪素基板２０１の裏面に形成されたドレイン電極２１４とを有している。
【００３４】
炭化珪素基板２０１は、（０００１）面を主面とする炭化珪素基板であり、例えば、４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素エピタキシャル層２０２は、複数のｐ型ウェル領域２０５とドリフト領域２０７とを有している。ドリフト領域２０７は、炭化珪素基板２０１よりも低濃度でｎ型不純物を含む炭化珪素層である。ウェル領域２０５の内部には、高濃度でｎ型不純物を含むｎ型ソース領域２０８と、高濃度でｐ型不純物を含むコンタクト領域２０９が形成されている。ソース領域２０８の一部は、ソース電極２１２とオーミック接触を形成している。
【００３５】
また、ウェル領域２０５とゲート絶縁膜２１３との間にはｎ型不純物を含む蓄積型チャネル層２１１を有している。
【００３６】
以下、図面を参照しながら、半導体素子２００を製造する方法の一例を説明する。
【００３７】
まず、図８（ａ）に示すように、炭化珪素基板２０１の主面上に炭化珪素エピタキシャル層２０２を成長させる。炭化珪素基板２０１として、例えば、主面が（０００１）面から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７５ｍｍの４Ｈ−ＳｉＣ基板を用いる。基板２０１はｎ型であり、基板２０１におけるキャリア濃度は８×１０１８ｃｍ−３である。
【００３８】
炭化珪素基板２０１上にｎ型ドーパントとして窒素を用いてｎ型ドリフト層２０２を１０μｍ形成する。
【００３９】
次に、図８（ｂ）に示すように、炭化珪素エピタキシャル成長層２０３のうち選択された領域に不純物イオンを注入する。具体的には、炭化珪素エピタキシャル層２０３の表面にマスク（図示せず）を形成していない領域にｐ型不純物（例えばアルミニウム）イオンを注入してウェル領域２０７を形成する。この後、ウェル領域２０７の一部（ソース領域になる部分）にｎ型不純物（例えば窒素）イオンを注入し、他の一部（コンタクト領域になる部分）にｐ型不純物（例えばアルミニウム）イオンを注入する。これらのイオン注入処理を行った炭化珪素エピタキシャル層２０３の表面にカーボンキャップ層（図示せず）を形成して活性化アニールする。カーボンキャップ層を形成した上で、活性化アニールを行うことにより、炭化珪素エピタキシャル層２０３の表面は、表面荒れすることなく平坦性を維持できる。この活性化アニールを行った後、カーボンキャップ層は除去する。
【００４０】
次に、図８（ｃ）に示すように、エピタキシャル成長層２０３の表面に厚みが２００ｎｍのｎ型の蓄積型チャネル層２１０を形成する。
【００４１】
このｎ型蓄積型チャネル層２１０の形成においては、第１の実施形態で説明したチャネル層の製法を用いて形成する。ｎ型蓄積型チャネル層２１０を形成した後、この蓄積型チャネル層２１０を水銀プローブのＣ-Ｖ測定により評価すると、ピーク濃度６×１０１７ｃｍ−３、半値幅が１０ｎｍの不純物ドープ層がチャネル層２１０の表面２１７からの厚み１６０ｎｍの位置に形成され、この不純物ドープ層の下部と上部にはそれぞれアンドープ層が形成されていることを確認した。
【００４２】
続いて、図８（ｄ）に示すように、蓄積型チャネル層２１０をＣＭＰにより研磨する。図８（ｄ）では研磨後の蓄積型チャネル層を２１１として記述している。ＣＭＰによって蓄積チャネル層表面を６０ｎｍの厚みを研磨するために、第１の実施形態で示した方法で、事前にモニター用基板でＣＭＰの研磨レートが６０ｎｍ／ｈｒであることを把握しておいた。そして、ＣＭＰの研磨時間を１時間に調整して研磨した。研磨後のエピ付基板の不純物濃度ピークの深さ方向の位置を水銀プローブを用いたＣ−Ｖ法で測定した。この結果、深さ１００ｎｍの位置に不純物濃度のピーク濃度が存在していることが分かった。研磨前後のピークの深さ方向の位置を比較することによって、研磨によってほぼ設定値通りに約６０ｎｍの厚みが消失したことが分かった。また、基板面内にほぼ一様に６０ｎｍの厚みが研磨によって消失していることを確認できた。
【００４３】
以上により、ＣＭＰ研磨処理したｎ型蓄積チャネル層２１１の厚みは基板面内において均一であり、その厚みは１４０ｎｍであることが分かった。
【００４４】
次に、図８（ｅ）に示すように、ゲート絶縁膜２１３を形成する。ゲート絶縁膜２１３は、厚さが５０ｎｍであるＳｉＯ２膜であり、約１１００℃の温度下で熱酸化することによって形成できる。その後、ゲート電極２１６、ソース電極２１２および炭化珪素基板２０１の裏面にドレイン電極２１４を形成する。ソース電極２１２およびドレイン電極２１４は、それぞれ、電子ビーム（ＥＢ）蒸着装置を用いてソース領域２０８および炭化珪素基板２０１の裏面にＮｉを蒸着し、続いて加熱炉を用いて１０００℃で加熱することによって形成される。ソース電極２１２はソース領域２０８とオーミック接合を形成しており、また、ドレイン電極２１４は炭化珪素基板２０１とオーミック接合を形成している。ゲート電極２１６は、ＬＰＣＶＤ装置を用いて、ゲート絶縁膜２１３上にリンドープpoly-Si膜を堆積することによって形成できる。これにより、半導体素子２０６が得られる。
【００４５】
以上のように、本発明の製造方法を適用して炭化珪素半導体素子を作製することにより、ＭＯＳＦＥＴのチャネル層の研磨により消去される厚みを正確に制御できることから、チャネル層の表面が平坦になることによるチャネル抵抗の低減に加えて、チャネル層の閾値電圧を設計通りにすることが可能となり、高性能の炭化珪素半導体素子を提供することができる。
【産業上の利用可能性】
【００４６】
本発明は、ＭＯＳＦＥＴのチャネル層の研磨により消去される厚みを正確に制御できることから、チャネル抵抗の低減に加えて、チャネル層の閾値電圧を設計通りにすることが可能となり、高性能の炭化珪素半導体素子を提供できるので、炭化珪素パワー素子に適用すると、炭化珪素の優れた物性値から期待されるような低いオン抵抗を実現できるので、特に有利である。
【図面の簡単な説明】
【００４７】
【図１】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図
【図２】エピタキシャル成長後のＣ−Ｖ測定によって得られたキャリア濃度の厚み方向のプロファイルを示した図
【図３】エピタキシャル成長後の不純物濃度のピークの位置の基板面内分布図
【図４】研磨後のＣ−Ｖ測定によって得られたキャリア濃度の厚み方向のプロファイルを示した図
【図５】研磨後の不純物濃度のピークの位置の基板面内分布図
【図６】本発明により導出された研磨レートの基板面内分布図
【図７】本発明による第２の実施形態の半導体素子の断面模式図
【図８】（ａ）〜（ｅ）は、本発明による第２の実施形態の半導体素子の製造方法を説明するための工程断面図
【図９】従来の蓄積型チャネル構造をした縦型ＳｉＣパワーＭＯＳＦＥＴの断面模式図
【符号の説明】
【００４８】
１１    炭化珪素基板
１２    エピタキシャル成長層
１３    不純物ドープ層
１４，１５    アンドープ層
１６    エピ基板
１７    スラリー供給装置
１８    スラリー
１９    研磨板
２００    半導体素子
２０１    炭化珪素基板
２０２    ｎ型ドリフト層
２０５    ｐ型のウェル領域
２０８    ソース領域
２１０    ｎ型蓄積チャネル層
２１１    ＣＭＰ研磨処理後のｎ型蓄積チャネル層
２１３    ゲート絶縁膜
２１３    ゲート電極
２１２    ソース電極
２１４    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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