(57)【要約】【課題】転送バンド幅を削減し、コストを低減できる復号化装置を提供する。【解決手段】デコード画像をマクロブロック単位でデブロッキングフィルタ処理するｎ個（ｎは２以上の整数）のサブモジュールＳＭ１〜ＳＭｎを備え、前記サブモジュールはそれぞれ、カレントマクロブロック入力メモリと、カレントマクロブロックの上のマクロブロックの下側境界部の画素データを格納する上マクロブロック画素中間データメモリと、カレントマクロブロックの左横のマクロブロックの右側境界部の画素データを格納する左マクロブロック画素中間データメモリと、デブロッキングフィルタ処理を行うフィルタ回路と、を含み、第ｋ（ｋは１≦ｋ≦ｎ−１を満たす整数）のサブモジュールのフィルタ回路はデブロッキングフィルタ処理後のマクロブロックの下側境界部の画素の画素データを第ｋ＋１のサブモジュールの前記上マクロブロック画素中間データメモリに格納する。【選択図】図２
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【特許請求の範囲】
【請求項１】
符号化画像データが与えられる符号化画像データ格納部と、
参照画像を格納する参照画像格納部と、
前記符号化画像データ格納部に格納されている前記符号化画像データと、前記参照画像格納部に格納されている前記参照画像とを取り出して復号化処理を行い、デコード画像を作成して出力する復号化モジュールと、
前記デコード画像を格納するデコード画像格納部と、
前記デコード画像を、行列状に分割した所定数の画素から構成されるブロック（マクロブロック）単位でデブロッキングフィルタ処理するｎ個（ｎは２以上の整数）のサブモジュールを有するデブロックモジュールと、
を備え、
前記ｎ個のサブモジュールはそれぞれ
前記デコード画像格納部から前記デコード画像の画素データがマクロブロック単位で与えられるカレントマクロブロック入力メモリと、
前記デブロッキングフィルタ処理を行うマクロブロックの上のマクロブロックの下側境界部の画素データを格納する上マクロブロック画素中間データメモリと、
前記デブロッキングフィルタ処理を行うマクロブロックの左横のマクロブロックの右側境界部の画素データを格納する左マクロブロック画素中間データメモリと、
前記カレントマクロブロック入力メモリ、前記上マクロブロック画素中間データメモリ、及び前記左マクロブロック画素中間データメモリに格納されている画素データを用いてデブロッキングフィルタ処理を行うフィルタ回路と、
前記デブロッキングフィルタ処理により画素値が確定した画素の画素データを格納し、前記参照画像として出力するデコード画像メモリと、
を含み、
前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの右側境界部の画素の画素データを前記左マクロブロック画素中間データメモリに格納し、
第ｋ（ｋは１≦ｋ≦ｎ−１を満たす整数）のサブモジュールの前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの下側境界部の画素の画素データを第ｋ＋１のサブモジュールの前記上マクロブロック画素中間データメモリに格納する復号化装置。
【請求項２】
第ｎのサブモジュールの前記フィルタ回路から前記デブロッキングフィルタ処理後に出力されるマクロブロックの下側境界部の画素の画素データを格納する中間データ格納部をさらに備え、
第１のサブモジュールの前記上マクロブロック画素中間データメモリは前記中間データ格納部から画素データが与えられることを特徴とする請求項１に記載の復号化装置。
【請求項３】
前記第ｋのサブモジュールがデブロッキングフィルタ処理を行ったマクロブロックの下のマクロブロックのデブロッキングフィルタ処理を前記第ｋ＋１のサブモジュールが行い、前記第ｎのサブモジュールがデブロッキングフィルタ処理を行ったマクロブロックの下のマクロブロックのデブロッキングフィルタ処理を前記第１のサブモジュールが行うことを特徴とする請求項２に記載の復号化装置。
【請求項４】
前記第ｋのサブモジュールのデブロッキングフィルタ処理と、前記第ｋのサブモジュールがデブロッキングフィルタ処理を行うマクロブロックの１つ下の行の所定数左列側のマクロブロックの前記第ｋ＋１のサブモジュールによるデブロッキングフィルタ処理とが並行して行われることを特徴とする請求項１に記載の復号化装置。
【請求項５】
原画像データが与えられる原画像格納部と、
参照画像を格納する参照画像格納部と、
前記原画像格納部に格納されている前記原画像データと、前記参照画像格納部に格納されている前記参照画像とを取り出して符号化処理を行い、エンコード画像を作成して出力すると共に、復号化処理を行いデコード画像を作成して出力する符号化モジュールと、
前記デコード画像を格納するデコード画像格納部と、
前記デコード画像を、行列状に分割した所定数の画素から構成されるブロック（マクロブロック）単位でデブロッキングフィルタ処理するｎ個（ｎは２以上の整数）のサブモジュールを有するデブロックモジュールと、
を備え、
前記ｎ個のサブモジュールはそれぞれ
前記デコード画像格納部から前記デコード画像の画素データがマクロブロック単位で与えられるカレントマクロブロック入力メモリと、
前記デブロッキングフィルタ処理を行うマクロブロックの上のマクロブロックの下側境界部の画素データを格納する上マクロブロック画素中間データメモリと、
前記デブロッキングフィルタ処理を行うマクロブロックの左横のマクロブロックの右側境界部の画素データを格納する左マクロブロック画素中間データメモリと、
前記カレントマクロブロック入力メモリ、前記上マクロブロック画素中間データメモリ、及び前記左マクロブロック画素中間データメモリに格納されている画素データを用いてデブロッキングフィルタ処理を行うフィルタ回路と、
前記デブロッキングフィルタ処理により画素値が確定した画素の画素データを格納し、前記参照画像として出力するデコード画像メモリと、
を含み、
前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの右側境界部の画素の画素データを前記左マクロブロック画素中間データメモリに格納し、
第ｋ（ｋは１≦ｋ≦ｎ−１を満たす整数）のサブモジュールの前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの下側境界部の画素の画素データを第ｋ＋１のサブモジュールの前記上マクロブロック画素中間データメモリに格納する符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、復号化装置及び符号化装置に関するものである。
【背景技術】
【０００２】
現在、地上波／ＢＳデジタル放送やインターネットを介して、ＭＰＥＧ２やＨ．２６４／ＡＶＣ等の規格で符号化された高解像度の動画像ストリームが配信されている。また、画素数が７６８０×４３２０のスーパーハイビジョンの研究も進められている。
【０００３】
このような規格では、例えば１６×１６画素を１つのブロック単位として符号化処理、復号化処理が行われる。このブロック単位はマクロブロックと呼ばれる。
【０００４】
符号化処理、復号化処理の際に、ブロック境界に発生するノイズ（ブロックノイズ）を低減するために、デブロッキングフィルタ処理が行われている。従来、デブロッキングフィルタ処理は左上のマクロブロックから右下のマクロブロックに向かってラスタースキャン順に行われていた。これは、デブロッキングフィルタ処理では左横と上のマクロブロックのブロック境界における画素が必要なためである。すなわち、各マクロブロックが左横及び上にデータの依存関係があるためである。
【０００５】
それぞれマクロブロック単位での符号化処理を行う複数のマクロブロック処理部と、符号化済のマクロブロックの情報を管理し、符号化可能なマクロブロックを前記複数のマクロブロック処理部のいずれかに割り当てる制御部とを備えることで、各マクロブロックが隣接するマクロブロックにデータ依存関係を有する符号化規格においても、マクロブロックに対する並列処理を行い高速処理が可能な符号化装置が提案されている（例えば特許文献１参照）。
【０００６】
このような符号化装置における処理方法をデブロッキングフィルタ処理に適用した場合、デブロッキングフィルタ処理を行ったマクロブロックの画素のうち、そのマクロブロックの下のマクロブロックの処理の際に必要な画素を退避させておく外部メモリに対し、複数のマクロブロック処理部から退避データが出力されるため、外部メモリの容量や転送バンド幅を大きくする必要があり、コストが増大するという問題があった。
【特許文献１】特開２００６−１２９２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は転送バンド幅を削減し、コストを低減できる復号化装置及び符号化装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による復号化装置は、符号化画像データが与えられる符号化画像データ格納部と、参照画像を格納する参照画像格納部と、前記符号化画像データ格納部に格納されている前記符号化画像データと、前記参照画像格納部に格納されている前記参照画像とを取り出して復号化処理を行い、デコード画像を作成して出力する復号化モジュールと、前記デコード画像を格納するデコード画像格納部と、前記デコード画像を、行列状に分割した所定数の画素から構成されるブロック（マクロブロック）単位でデブロッキングフィルタ処理するｎ個（ｎは２以上の整数）のサブモジュールを有するデブロックモジュールと、を備え、前記ｎ個のサブモジュールはそれぞれ前記デコード画像格納部から前記デコード画像の画素データがマクロブロック単位で与えられるカレントマクロブロック入力メモリと、前記デブロッキングフィルタ処理を行うマクロブロックの上のマクロブロックの下側境界部の画素データを格納する上マクロブロック画素中間データメモリと、前記デブロッキングフィルタ処理を行うマクロブロックの左横のマクロブロックの右側境界部の画素データを格納する左マクロブロック画素中間データメモリと、前記カレントマクロブロック入力メモリ、前記上マクロブロック画素中間データメモリ、及び前記左マクロブロック画素中間データメモリに格納されている画素データを用いてデブロッキングフィルタ処理を行うフィルタ回路と、前記デブロッキングフィルタ処理により画素値が確定した画素の画素データを格納し、前記参照画像として出力するデコード画像メモリと、を含み、前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの右側境界部の画素の画素データを前記左マクロブロック画素中間データメモリに格納し、第ｋ（ｋは１≦ｋ≦ｎ−１を満たす整数）のサブモジュールの前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの下側境界部の画素の画素データを第ｋ＋１のサブモジュールの前記上マクロブロック画素中間データメモリに格納するものである。
【０００９】
本発明の一態様による符号化装置は、原画像データが与えられる原画像格納部と、参照画像を格納する参照画像格納部と、前記原画像格納部に格納されている前記原画像データと、前記参照画像格納部に格納されている前記参照画像とを取り出して符号化処理を行い、エンコード画像を作成して出力すると共に、復号化処理を行いデコード画像を作成して出力する符号化モジュールと、前記デコード画像を格納するデコード画像格納部と、前記デコード画像を、行列状に分割した所定数の画素から構成されるブロック（マクロブロック）単位でデブロッキングフィルタ処理するｎ個（ｎは２以上の整数）のサブモジュールを有するデブロックモジュールと、を備え、前記ｎ個のサブモジュールはそれぞれ前記デコード画像格納部から前記デコード画像の画素データがマクロブロック単位で与えられるカレントマクロブロック入力メモリと、前記デブロッキングフィルタ処理を行うマクロブロックの上のマクロブロックの下側境界部の画素データを格納する上マクロブロック画素中間データメモリと、前記デブロッキングフィルタ処理を行うマクロブロックの左横のマクロブロックの右側境界部の画素データを格納する左マクロブロック画素中間データメモリと、前記カレントマクロブロック入力メモリ、前記上マクロブロック画素中間データメモリ、及び前記左マクロブロック画素中間データメモリに格納されている画素データを用いてデブロッキングフィルタ処理を行うフィルタ回路と、前記デブロッキングフィルタ処理により画素値が確定した画素の画素データを格納し、前記参照画像として出力するデコード画像メモリと、を含み、前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの右側境界部の画素の画素データを前記左マクロブロック画素中間データメモリに格納し、第ｋ（ｋは１≦ｋ≦ｎ−１を満たす整数）のサブモジュールの前記フィルタ回路は前記デブロッキングフィルタ処理後のマクロブロックの下側境界部の画素の画素データを第ｋ＋１のサブモジュールの前記上マクロブロック画素中間データメモリに格納するものである。
【発明の効果】
【００１０】
本発明によれば、転送バンド幅を削減し、コストを低減できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
図１に本発明の実施形態に係る復号化装置の概略構成を示す。復号化装置は、入力ストリーム格納部１０、参照画像格納部１１、デブロック適用前画像格納部１２、デブロック中間データ格納部１３、ｍ個（ｍは２以上の整数）の復号化モジュールＤＭ１〜ＤＭｍ、デブロックモジュール１５、及び制御部１６を備える。
【００１３】
入力ストリーム格納部１０は入力ストリームを格納する。入力ストリームはＨ．２６４、ＭＰＥＧ規格、又はその他の規格を用いて符号化（圧縮）された画像である。
【００１４】
参照画像格納部１１はデブロックフィルタ処理が行われたデコード画像（デブロック適用後デコード画像）を参照画像として格納する。
【００１５】
復号化モジュールＤＭ１〜ＤＭｍはそれぞれ、入力ストリーム格納部１０から取り出した入力ストリームと、参照画像格納部１１から取り出した参照画像とを用いて復号化処理を行い、デコード画像を生成する。生成されたデコード画像はデブロック適用前画像格納部１２に格納される。
【００１６】
デブロックモジュール１５はデブロック適用前画像格納部１２に格納されたデコード画像に対してマクロブロック（以下ＭＢと称する）単位でデブロッキングフィルタ処理を行う。図２にデブロックモジュール１５の概略構成を示す。デブロックモジュールはそれぞれデブロッキングフィルタ処理を行うｎ個（ｎは２以上の整数）のサブモジュールＳＭ１〜ＳＭｎと、上ＭＢ画素一時退避部１４とを有する。ｎは要求される処理性能で決まる任意の値である。
【００１７】
サブモジュールＳＭｋ（ｋは１≦ｋ≦ｍを満たす整数）はフィルタ回路Ｆｋ、カレントＭＢ入力メモリＣｋ、上ＭＢ画素中間データメモリＵｋ、左ＭＢ画素中間データメモリＬｋ、及びデコード画像メモリＤｋを含む。
【００１８】
カレントＭＢ入力メモリＣｋはデブロック適用前画像格納部１２からデブロックフィルタ処理を行うＭＢ（カレントＭＢ）の画素データが与えられる。デブロック適用前画像格納部１２からの画素データの取り出し、カレントＭＢ入力メモリＣｋへの画素データの格納は制御部１６により行われる。
【００１９】
上ＭＢ画素中間データメモリＵｋはカレントＭＢの上のＭＢのブロック（下側）境界部の画素データが格納されている。
【００２０】
左ＭＢ画素中間データメモリＬｋはカレントＭＢの左横のＭＢのブロック（右側）境界部の画素データが格納されている。
【００２１】
フィルタ回路ＦｋはカレントＭＢ入力メモリＣｋ、上ＭＢ画素中間データメモリＵｋ、及び左ＭＢ画素中間データメモリＬｋに格納されている画素データを用いてデブロッキングフィルタ処理を行う。
【００２２】
フィルタ回路Ｆｋはデブロッキングフィルタ処理により画素値が確定したデコード画像の画素データをデコード画像メモリＤｋへ出力する。デコード画像メモリＤｋに格納されて、出力されるデコード画像が参照画像として参照画像格納部１１に格納される。
【００２３】
また、フィルタ回路Ｆｋは、デブロッキングフィルタ処理の後、カレントＭＢの右側境界部の画素データを左ＭＢ画素中間データメモリＬｋに格納する。また、下側境界部の画素データをサブモジュールＳＭｋ＋１の上ＭＢ画素中間データメモリＵｋ＋１に格納する。
【００２４】
このようにサブモジュールＳＭｋのフィルタ回路ＦｋとサブモジュールＳＭｋ＋１の上ＭＢ画素中間データメモリＵｋ＋１が接続されることで、各サブモジュールは接続される。
【００２５】
サブモジュールＳＭｎのフィルタ回路Ｆｎから出力される下側境界部の画素データは上ＭＢ画素一時退避部１４に格納される。上ＭＢ画素一時退避部１４に格納された画素データはデブロック中間データ格納部１３に転送されて格納される。
【００２６】
サブモジュールＳＭ１の上ＭＢ画素中間データメモリＵ１は、デブロック中間データ格納部１３に格納されている画素データが与えられる。デブロック中間データ格納部１３とデブロックモジュール１５との間の画素データの伝送は制御部１６により行われる。
【００２７】
ｎ＝３とした場合のデブロックフィルタ処理の一例を図３、図４に示す。図３はデブロックフィルタ処理前の画素を示す。領域ＡＡ１〜ＡＡ３の画素データはそれぞれカレントＭＢ入力メモリＣ１〜Ｃ３に格納されており、領域ＡＢ１〜ＡＢ３の画素データはそれぞれ上ＭＢ画素中間データメモリＵ１〜Ｕ３に格納されており、領域ＡＣ１〜ＡＣ３の画素データはそれぞれ左ＭＢ画素中間データメモリＬ１〜Ｌ３に格納されている。領域ＡＢ１の画素データはデブロック中間データ格納部１３から上ＭＢ画素中間データメモリＵ１へ与えられた画素データである。
【００２８】
フィルタ回路Ｆ１〜Ｆ３はそれぞれ領域ＡＡ１〜ＡＡ３、ＡＢ１〜ＡＢ３、ＡＣ１〜ＡＣ３の画素データを用いてデブロッキングフィルタ処理を行う。デブロッキングフィルタ処理後の画素を図４に示す。
【００２９】
領域ＡＡ’１〜ＡＡ’３の画素は画素値が確定した画素であり、これらの画素データはデコード画像メモリＤ１〜Ｄ３に格納される。ここで、確定した画素とＭＢの領域とが異なるが、それぞれの画素データの位置情報が把握されているため、画像表示には問題とならない。
【００３０】
領域ＡＣ’１〜ＡＣ’３の画素データはそれぞれ左ＭＢ画素中間データメモリＬ１〜Ｌ３に格納される。これらは次のＭＢ（右横のＭＢ）のデブロックフィルタ処理の際に用いられる。
【００３１】
領域ＡＢ’１の画素データは上ＭＢ画素中間データメモリＵ２に格納され、領域ＡＢ’２の画素データは上ＭＢ画素中間データメモリＵ３に格納される。また、領域ＡＢ’３の画素データは上ＭＢ画素一時退避部１４を介してデブロック中間データ格納部１３に格納される。この画素データはフィルタ回路Ｆ３がデブロッキングフィルタ処理を行ったＭＢ（カレントＭＢ）の下のＭＢの処理をフィルタ回路Ｆ１が行う際に、デブロック中間データ格納部１３から上ＭＢ画素中間データメモリＵ１へ転送される。
【００３２】
例えばサブモジュール数を３（ｎ＝３）として図５に示すような垂直方向に６個、水平方向に８個のＭＢを有するピクチャのデブロッキングフィルタ処理を行った場合、３個のサブモジュールＳＭ１〜ＳＭ３の処理フローは図６に示すようになる。
【００３３】
まず、サブモジュールＳＭ１がＭＢ（０，０）の処理を行い、続いてＭＢ（１，０）の処理を行う。次に、サブモジュールＳＭ１のＭＢ（２，０）の処理と、サブモジュールＳＭ２のＭＢ（０，１）の処理が並行して行われる。
【００３４】
その後、サブモジュールＳＭ１のＭＢ（４，０）の処理と、サブモジュールＳＭ２のＭＢ（２，１）の処理と、サブモジュールＳＭ３のＭＢ（０，２）の処理が並行して行われる。サブモジュールＳＭ３のＭＢ（０，２）の処理後に、ＭＢ（０，２）の下側境界部の画素の画素データが上ＭＢ画素一時退避部１４を介してデブロック中間データ格納部１３に転送される。
【００３５】
上ＭＢ画素一時退避部１４を介してデブロック中間データ格納部１３に画素データが転送されるのは、サブモジュールＳＭ３が処理を行ったＭＢであり、かつそのＭＢの下にＭＢが存在するものである。
【００３６】
従って、図５に示すように、このピクチャに含まれるＭＢのうち、下側境界部の画素の画素データがデブロック中間データ格納部１３（外部メモリ）へ転送されるのは、３行目のＭＢ（ＭＢ（０，２）〜ＭＢ（７，２））のみとなる。
【００３７】
（比較例）比較例による復号化装置の概略構成を図７に示す。上記実施形態による復号化装置と同じものは同じ参照番号を付して説明を省略する。デブロックモジュール１００はフィルタ回路１０１、カレントＭＢ入力メモリ１０２、左ＭＢ画素中間データメモリ１０３、上ＭＢ画素中間データメモリ１０４、上ＭＢ画素一時退避部１０５、及びデコード画像メモリ１０６を有する。この復号化装置は図８に示すように、ＭＢ単位でラスタースキャン順にデブロッキングフィルタ処理を行う。
【００３８】
フィルタ回路１０１は、カレントＭＢ入力メモリ１０２、左ＭＢ画素中間データメモリ１０３、上ＭＢ画素中間データメモリ１０４からそれぞれカレントＭＢ画素（図９における画素領域ＡＡ１０１）、左ＭＢ画素中間データ（図９における画素領域ＡＣ１０１）、上ＭＢ画素中間データ（図９における画素領域ＡＢ１０１）を取り出す。
【００３９】
そして、カレントＭＢのデブロッキングフィルタ処理を行い、右側の境界領域の画素データ（図１０における画素領域ＡＣ’１０１）を左ＭＢ画素中間データメモリ１０３に格納し、下側の境界領域の画素データ（図１０における画素領域ＡＢ’１０１）を上ＭＢ画素一時退避部１０５に格納する。また、画素データが確定した領域（ＡＡ’１０１）の画素データをデコード画像メモリ１０６に格納する。
【００４０】
上ＭＢ画素一時退避部１０５に格納された画素データは外部メモリであるデブロック中間データメモリ１１０に転送される。この転送された画素データはカレントＭＢの下のＭＢのデブロッキングフィルタ処理が行われる際にデブロック中間データメモリ１１０から上ＭＢ画素中間データメモリ１０４へ転送される。
【００４１】
左ＭＢ画素中間データメモリ１０３に格納された右側の境界領域ＡＣ’１０１の画素データは次の（右横の）ＭＢのデブロッキングフィルタ処理の際に左ＭＢ画素中間データとして使用される。
【００４２】
図１１に示すような垂直方向に６個、水平方向に８個のＭＢを有するピクチャのデブロッキングフィルタ処理を行った場合、１ＭＢ当たりの処理時間をＴとすると、この比較例による復号化装置での１画像（１ピクチャ）のデブロッキングフィルタ処理に要する時間は４８Ｔ（＝６×８×Ｔ）となる。
【００４３】
また、図１２に示すように、最下端の行以外の行の各ＭＢの下側境界部の画素データが、上ＭＢ画素一時退避部１０５を介して外部メモリであるデブロック中間データメモリ１１０に転送される。
【００４４】
デブロックモジュール１００を複数設け、複数のＭＢのデブロックフィルタ処理を並行して行うことでデブロッキングフィルタ処理に要する時間を短縮することもできるが、上ＭＢ画素一時退避部１０５を介して外部メモリであるデブロック中間データメモリ１１０へ転送される画素データ量は変わらない。
【００４５】
一方、上記実施形態による復号化装置では、デブロックフィルタ処理後の画素データのうち下側境界部の画素データを、デブロックフィルタ処理を行ったＭＢの下のＭＢのデブロックフィルタ処理を行うサブモジュールＳＭへ出力することで、外部メモリへの転送量を低減できる。
【００４６】
また、図６に示すように、ｎ＝３とした場合のデブロッキングフィルタ処理に要する時間は２０Ｔとなり、処理時間を短縮できる。
【００４７】
このように、本実施形態による復号化装置は、サブモジュール間で中間データ（デブロッキングフィルタ処理に必要な上側境界部の画素データ）を受け渡すことにより、外部メモリの転送バンド幅や容量を低減し、コストを削減できる。また、複数のサブモジュールにより複数のマクロブロックのデブロッキングフィルタ処理を並行して行うため、処理時間の短縮や、動作周波数を下げることによる消費電力削減が可能となる。
【００４８】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。例えば、上記実施形態におけるデブロックモジュール１５は符号化装置にも適用できる。デブロックモジュール１５を有する符号化装置の概略構成を図１３に示す。
【００４９】
図１に示す符号化装置と比較して、入力ストリーム格納部１０、復号化モジュールＤＭ１〜ＤＭｍがそれぞれ原画像格納部１７、符号化モジュールＥＭ１〜ＥＭｍに換わっている以外は同じ構成である。
【００５０】
原画像格納部１７は符号化前の原画像を格納する。符号化モジュールＥＭ１〜ＥＭｍはそれぞれ原画像格納部１７から取り出した原画像と、参照画像格納部１１から取り出した参照画像とを用いて符号化処理を行い、エンコード画像を生成して出力する。
【００５１】
符号化モジュールＥＭ１〜ＥＭｍはエンコード処理の際に復号化処理も行っており、その復号化処理で生成されたデコード画像がデブロック適用前画像格納部１２に格納される。中間データ格納部１３、デブロックモジュール１５、制御部１６の動作は上記実施形態と同様である。
【００５２】
このように、符号化装置においてもデブロックモジュール１５内のサブモジュール間で中間データ（デブロッキングフィルタ処理に必要な上側境界部の画素データ）を受け渡すことにより、外部メモリの転送バンド幅や容量を低減し、コストを削減できる。
【００５３】
上記実施形態では、図６に示すように１つ下の行の２つ左列側のＭＢ、２つ下の行の４つ左列側のＭＢと共にデブロックフィルタ処理を行っていたが、１つ下の行の３列以上左側のＭＢと共にデブロックフィルタ処理を行うようにしてもよい。
【００５４】
また、上記実施形態ではマクロブロックが１６×１６画素で構成されていたが、８×８画素など他の画素サイズにも適用することができる。
【００５５】
また、サブモジュールＳＭの個数を処理画像（ピクチャ）の垂直方向に含まれるＭＢの数の約数とすることで、デブロックフィルタ処理を効率良く行うことができる。
【００５６】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係る復号化装置の概略構成図である。
【図２】同実施形態に係る復号化装置におけるデブロックモジュールの概略構成図である。
【図３】同実施形態によるデブロックフィルタ処理前の画素の一例を示す図である。
【図４】同実施形態によるデブロックフィルタ処理後の画素の一例を示す図である。
【図５】同実施形態における外部メモリへ一時退避される画素データの一例を示す図である。
【図６】同実施形態によるデブロックフィルタ処理のタイミングチャートの一例である。
【図７】比較例による復号化装置の概略構成図である。
【図８】比較例によるデブロックフィルタ処理順序を示す図である。
【図９】比較例によるデブロックフィルタ処理前の画素の一例を示す図である。
【図１０】比較例によるデブロックフィルタ処理後の画素の一例を示す図である。
【図１１】比較例によるデブロックフィルタ処理のタイミングチャートの一例を示す図である。
【図１２】比較例における外部メモリへ一時退避される画素データの一例を示す図である。
【図１３】本発明の実施形態に係る符号化装置の概略構成図である。
【符号の説明】
【００５８】
１０  入力ストリーム格納部
１１  参照画像格納部
１２  デブロック適用前画像格納部
１３  デブロック中間データ格納部
１４  上ＭＢ画素一時退避部
１５  デブロックモジュール
１６  制御部
ＤＭ１〜ＤＭｍ  復号化モジュール
ＳＭ１〜ＳＭｎ  サブモジュール
Ｆ１〜Ｆｎ  フィルタ回路
Ｃ１〜Ｃｎ  カレントＭＢ入力メモリ
Ｕ１〜Ｕｎ  上ＭＢ画素中間データメモリ
Ｌ１〜Ｌｎ  左ＭＢ画素中間データメモリ
Ｄ１〜Ｄｎ  デコード画像メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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