(57)【要約】【課題】素子面積を大きくすることなく大電流を流すことのできる半導体装置を提供する。【解決手段】導電性の支持基板と、支持基板の上に設けられた絶縁層と、絶縁層の上に設けられた第１の半導体層と、第１の半導体層の上に設けられたバッファ層と、バッファ層の上に設けられたＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む第２の半導体層と、第２の半導体層の上に設けられＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）を含み、第２の半導体層よりもバンドギャップが大きい第３の半導体層と、第３の半導体層の上に設けられたソース電極と、第３の半導体層の上に設けられたドレイン電極と、第３の半導体層の上におけるソース電極とドレイン電極との間に設けられたゲート電極と、ドレイン電極を支持基板に電気的に接続させるドレイン側貫通電極とを備えた。【選択図】図１
2009278028.tif 000002
【特許請求の範囲】
【請求項１】
導電性の支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた第１の半導体層と、
前記第１の半導体層の上に設けられたバッファ層と、
前記バッファ層の上に設けられたＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む第２の半導体層と、
前記第２の半導体層の上に設けられ、ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）を含み、前記第２の半導体層よりもバンドギャップが大きい第３の半導体層と、
前記第３の半導体層の上に設けられたソース電極と、
前記第３の半導体層の上に設けられたドレイン電極と、
前記第３の半導体層の上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ドレイン電極を前記支持基板に電気的に接続させるドレイン側貫通電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ドレイン側貫通電極は、前記第１の半導体層及び前記絶縁層を貫通して前記支持基板に達するトレンチ内に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体層は導電性を有し、
前記ソース電極を前記第１の半導体層に電気的に接続させるソース側貫通電極をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３の半導体層の上に設けられたフィールド絶縁層と、
前記フィールド絶縁層の上に設けられ、前記ソース電極に接続されたフィールドプレート電極と、
をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記支持基板及び前記第１の半導体層はシリコンを含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に窒化物半導体のヘテロ接合構造を有する半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路にはスイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には高耐圧・低オン抵抗が求められる。耐圧とオン抵抗との間には、素子材料で決まるトレードオフ関係があるが、ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を素子材料として用いることで、シリコンに比べて、材料で決まるトレードオフ関係を改善でき、低オン抵抗化と高耐圧化が可能である。
【０００３】
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子は優れた材料特性を持っているため、高性能なパワー半導体素子を実現できる。特に、ＡｌＧａＮとＧａＮとのヘテロ構造を有するＨＥＭＴ（High Electron Mobility Transistor）では、ＡｌＧａＮ層とＧａＮ層との界面に、分極による高濃度の２次元電子ガスが発生するために、低オン抵抗が実現できる。
【０００４】
また、横型パワー素子の場合、特にゲート電極におけるドレイン側端部の電界集中を緩和し耐圧を向上させるため、素子表面の絶縁層上に、ソース電極に接続したフィールドプレート電極を設けた構造が知られている（例えば特許文献１）。
【０００５】
優れた特性を持つＧａＮ系ＨＥＭＴであるが、横型素子の場合、大容量化のためには大きな素子面積を必要とする。ソース電極側は、フィールドプレート電極を設けることで実効的なソース電極面積を大きくして比較的大きな電流を流すことが可能である。しかし、ドレイン電極側はフィールドプレート電極に相当する構成が設けられない、あるいは設けたとしてもソース電極側フィールドプレート電極に比べて小さいため、最大電流を流した場合配線抵抗の増加が顕著になる。このため、大容量化のためにはドレイン電極自体を大きくすることが必要で、素子面積が大きくなることが避けられなかった。
【特許文献１】特開２００６−８６３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子面積を大きくすることなく大電流を流すことのできる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、導電性の支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた第１の半導体層と、前記第１の半導体層の上に設けられたバッファ層と、前記バッファ層の上に設けられたＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む第２の半導体層と、前記第２の半導体層の上に設けられ、ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）を含み、前記第２の半導体層よりもバンドギャップが大きい第３の半導体層と、前記第３の半導体層の上に設けられたソース電極と、前記第３の半導体層の上に設けられたドレイン電極と、前記第３の半導体層の上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、前記ドレイン電極を前記支持基板に電気的に接続させるドレイン側貫通電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、素子面積を大きくすることなく大電流を流すことのできる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では、半導体装置としてＧａＮ系ＨＥＭＴ（High Electron Mobility Transistor）を一例に挙げて説明する。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図である。
【００１１】
本実施形態に係る半導体装置は、導電性の支持基板１と、この支持基板１の上に設けられた絶縁層２と、絶縁層２の上に設けられた第１の半導体層としてのシリコン層３とを含むＳＯＩ（Silicon On Insulator）構造を有する。例えば、支持基板１は不純物を高濃度で含み導電性を有するシリコン基板であり、絶縁層２は酸化シリコン層である。
【００１２】
シリコン層３の上には、バッファ層４を介して、第２の半導体層としてのチャネル層５と、このチャネル層５よりもバンドギャップが大きな第３の半導体層としてのバリア層６とのヘテロ接合構造が設けられている。バッファ層４、チャネル層５およびバリア層６は、この順にシリコン層３上にエピタキシャル成長される。
【００１３】
チャネル層５はアンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含み、バリア層６はアンドープもしくはｎ型のＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）を含む。例えば、本実施形態では、チャネル層５はアンドープのＧａＮ層であり、バリア層６はアンドープもしくはｎ型のＡｌＧａＮ層である。
【００１４】
バッファ層４は、ＧａＮ系材料のエピタキシャル成長に適した材料が用いられる。例えば、バッファ層４として、ＡｌＮ、ＡｌＧａＮなどを用いることができる。
【００１５】
上記積層構造体は適切な方法で素子分離される。例えば、本実施形態では、チャネル層５とバリア層６とのヘテロ接合界面を含む部分をメサ形状にエッチングすることによって素子分離を行っている。
【００１６】
バリア層６の表面上には、ソース電極７とドレイン電極８とが互いに離間して設けられている。ソース電極７及びドレイン電極８は、それぞれバリア層６の表面にオーミック接触している。ソース電極７とドレイン電極８との間におけるバリア層６表面上には、ゲート電極９が設けられている。ゲート電極９は、バリア層６の表面にショットキー接触している。
【００１７】
ソース電極７とドレイン電極８との間におけるバリア層６表面上には、ゲート電極９を覆うようにしてフィールド絶縁層１０が設けられている。フィールド絶縁層１０の表面上にはフィールドプレート電極１１が設けられている。フィールドプレート電極１１は、ソース電極７の表面に接してその上に設けられると共に、ソース電極７側からゲート電極９を越えてゲート電極９とドレイン電極８との間の部分にまでフィールド絶縁層１０上を延びて形成されている。
【００１８】
チャネル層５においてメサ形状に形成された部分の周辺部であってドレイン電極８側の部分には、トレンチ１３が形成される。トレンチ１３は、チャネル層５、バッファ層４、シリコン層３および絶縁層２を貫通して支持基板１に達する。トレンチ１３の底部は、支持基板１と絶縁層２との界面よりも支持基板１側に位置する。
【００１９】
トレンチ１３の内壁面には絶縁膜（例えばシリコン酸化膜）１４が形成され、この内側に貫通電極１５が充填されている。トレンチ１３及びこの内部に充填された貫通電極１５は、図１の紙面を貫く方向に連続的に延在する、あるいはその方向に間欠的に設けられていてもよい。
【００２０】
貫通電極１５は、ドレイン電極８の表面上からバリア層６及びチャネル層５のメサ部側面を覆ってトレンチ上部にまで設けられた電極１６を介して、ドレイン電極８と接続されている。貫通電極１５及び電極１６は、同材料（例えば、金属、多結晶シリコン等）で形成された一体の電極である。あるいは、貫通電極１５はトレンチ内の埋め込み性に優れた材料を、電極１６はより低抵抗な材料を、というように貫通電極１５と電極１６とは別の材料を用いてもよい。貫通電極１５の下端は導電性の支持基板１に接しており、したがって、ドレイン電極８は、電極１６及び貫通電極１５を介して支持基板１と電気的に接続されている。
【００２１】
電極１６におけるドレイン電極８上に設けられた部分の上にはさらに電極１２が設けられ、電極１２は電極１６を介してドレイン電極８と電気的に接続されている。これにより、実質的なドレイン電極８の断面積が増大し、低抵抗化が図れる。
【００２２】
例えば、チャネル層５としてＧａＮをバリア層６としてＡｌＧａＮを用いたこれらのヘテロ接合構造において、ＡｌＧａＮの方がＧａＮよりも格子定数が小さいことからＡｌＧａＮ層に歪みが生じて、ピエゾ効果によりＡｌＧａＮ層内にピエゾ分極が生じ、これにより、ＧａＮ層におけるＡｌＧａＮ層との界面付近に２次元電子ガス３０が形成される。ゲート電極９に印加するゲート電圧を制御することで、ゲート電極９下の２次元電子ガス濃度が増減し、ソース電極７とドレイン電極８間に流れるドレイン電流を制御できる。
【００２３】
また、本実施形態では、ソース電極７から、ゲート電極９とドレイン電極８との間の部分にかけての素子表面上にフィールド絶縁層１０を介して、ソース電極７に接続されたフィールドプレート電極１１を設けることで、特にゲート電極９におけるドレイン電極８側端部の電界集中を緩和し耐圧を向上させることができる。また、ＧａＮ系ＨＥＭＴの場合、高電圧印加時にドレイン電流が減少する電流コラプス現象が問題となるが、上記フィールドプレート電極１１による電界緩和効果が電流コラプスの抑制にも効果がある。
【００２４】
上記フィールドプレート電極１１は素子表面上における比較的広い面積にわたって設けることができ、これにより実効的なソース電極面積を大きくしてソース電極側は比較的大きな電流を流すことが可能である。
【００２５】
そして、本実施形態では、ドレイン電極８が電極１６及び貫通電極１５を介して導電性の支持基板１と接続されているため、広い面積を有する支持基板１もドレイン電極配線の一部として機能させることができるため、ドレイン電極８自体の面積を増加させることなく、ドレイン電極側も大電流を流すことが可能となる。したがって、本実施形態によれば、素子面積を増大させることなくＧａＮ系ＨＥＭＴの大電流化を実現できる。
【００２６】
なお、支持基板１がドレイン電極８と同電位になると支持基板１からソース電極７に向けて電流（漏れ電流）が流れ、その場合ＦＥＴ（Field Effect Transistor）動作しなくなる。しかし、本実施形態では、支持基板１とソース電極７との間に絶縁層２が設けられているため、上記漏れ電流は絶縁層２により阻止され、問題なくＦＥＴ動作させることができる。なお、バッファ層４を高抵抗にすることも考えられ得るが、ドレインに高電圧が印加されるパワー素子では高抵抗半導体層では漏れ電流を完全に阻止するには不十分である。
【００２７】
本実施形態では絶縁層２として酸化シリコンを用いているが、酸化シリコンの上にはＧａＮ系材料は結晶成長できないため、絶縁層２の上に、ＧａＮ系材料の結晶成長可能な第１の半導体層としてシリコン層３を設けている。したがって、ＳＯＩ構造の上に、ＧａＮ系材料の層が設けられた構造となっている。
【００２８】
［第２の実施形態］
図２は、本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図である。上記第１の実施形態と同じ要素には同一符号を付している。
【００２９】
本実施形態に係る半導体装置も、導電性の支持基板１と、この支持基板１の上に設けられた絶縁層２と、絶縁層２の上に設けられた第１の半導体層としてのシリコン層３とを含むＳＯＩ（Silicon On Insulator）構造を有する。
【００３０】
そして、シリコン層３の上には、バッファ層４を介して、第２の半導体層としてのチャネル層５と、このチャネル層５よりもバンドギャップが大きな第３の半導体層としてのバリア層６とのヘテロ接合構造が設けられている。
【００３１】
バリア層６の表面上には、ソース電極７とドレイン電極８とが互いに離間して設けられている。ソース電極７及びドレイン電極８は、それぞれバリア層６の表面にオーミック接触している。ソース電極７とドレイン電極８との間におけるバリア層６表面上には、ゲート電極９が設けられている。ゲート電極９は、バリア層６の表面にショットキー接触している。
【００３２】
本実施形態においても、ドレイン電極８は、電極１６及び貫通電極１５を介して支持基板１と電気的に接続されている。したがって、支持基板１もドレイン電極配線の一部として機能させることができるため、ドレイン電極８自体の面積を増加させることなく、ドレイン電極側も大電流を流すことが可能となる。
【００３３】
さらに、本実施形態では、チャネル層５においてメサ形状に形成された部分の周辺部であってソース電極７側の部分には、トレンチ２３が形成される。トレンチ２３は、チャネル層５およびバッファ層４を貫通してシリコン層３に達する。そして、そのシリコン層３は、高濃度に不純物が添加され導電性を有する。
【００３４】
トレンチ２３の内壁面には絶縁膜（例えばシリコン酸化膜）２４が形成され、この内側に貫通電極２５が充填されている。トレンチ２３及びこの内部に充填された貫通電極２５は、図２の紙面を貫く方向に連続的に延在する、あるいはその方向に間欠的に設けられていてもよい。
【００３５】
貫通電極２５は、ソース電極７の表面上からバリア層６及びチャネル層５のメサ部側面を覆ってトレンチ上部にまで設けられた電極２６を介して、ソース電極７と接続されている。貫通電極２５及び電極２６は、同材料（例えば、金属、多結晶シリコン等）で形成された一体の電極である。あるいは、貫通電極２５はトレンチ内の埋め込み性に優れた材料を、電極２６はより低抵抗な材料を、というように貫通電極２５と電極２６とは別の材料を用いてもよい。貫通電極２５の下端は導電性のシリコン層３に接しており、したがって、ソース電極７とシリコン層３とは、電極２６及び貫通電極２５を介して電気的に接続されている。
【００３６】
このような構造のため、実効的なソース電極面積を大きくして、ソース電極側に、より大きな電流を流すことが可能である。なおかつ、導電性のシリコン層３が素子裏面側のフィールドプレート電極として作用するので、さらなる高耐圧化が図れ、および電流コラプス現象抑制効果も高まる。
【００３７】
なお、本実施形態においても、支持基板１とシリコン層３との間に絶縁層２が設けられているため、ドレイン電位とされる支持基板１と、ソース電位とされるシリコン層３との間の漏れ電流を阻止することができる。支持基板１とシリコン層３に挟まれた絶縁層２にはドレイン−ソース間の高電圧がかかるため、その高電圧に耐え得る厚さにする必要がある。
【００３８】
また、ドレイン側の貫通電極１５を形成するためのトレンチ１３はシリコン層３を貫通しているが、トレンチ１３の内壁面には絶縁膜１４が形成されているため、貫通電極１５はシリコン層３に対して絶縁され、短絡していない。
【００３９】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４０】
前述した実施形態では、バリア層／チャネル層の組み合わせとして、ＡｌＧａＮ／ＧａＮの組み合わせを例示したが、ＧａＮ／ＩｎＧａＮという組み合わせや、ＡｌＮ／ＡｌＧａＮという組み合わせなどにも本発明は適用可能である。
【００４１】
また、単純なＡｌＧａＮ／ＧａＮヘテロ構造を用いて説明を行ったが、最上層にＧａＮのキャップ層を形成したＧａＮ／ＡｌＧａＮ／ＧａＮヘテロ構造などにおいても本発明は問題なく実施可能である。
【００４２】
また、ゲート構造はショットキーゲート構造に限らず、ＭＩＳゲート構造、リセスゲート構造としてもよい。
【００４３】
また、第１の半導体層３やバッファ層４の材料としては、その上に結晶品質の良いＧａＮ系材料層が形成できれば何でもよい。また、第１の実施形態においては、第１の半導体層３は導電性を有していなくてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図。
【図２】本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図。
【符号の説明】
【００４５】
１…支持基板、２…絶縁層、３…第１の半導体層、４…バッファ層、５…第２の半導体層、６…第３の半導体層、７…ソース電極、８…ドレイン電極、９…ゲート電極、１０…フィールド絶縁層、１１…フィールドプレート電極、１５…ドレイン側貫通電極、２５…ソース側貫通電極、３０…２次元電子ガス
【図１】
2009278028.tif 000003
【図２】
2009278028.tif 000004