(57)【要約】【課題】ヒューズ回路からのヒューズ切断情報の読み取りにて、プロセスばらつきによる影響を緩和できるようにする。【解決手段】ヒューズＦ１と、その一端を読み出しノードＦＵに接続するスイッチ回路Ｔ２と、読み出しノードＦＵに電源電圧を供給するスイッチ回路Ｔ１と、読み出しノードＦＵに一端が接続された容量Ｃ１とを備え、ヒューズ切断情報の読み取りを行う際、スイッチ回路Ｔ２をオフ状態かつスイッチ回路Ｔ１をオン状態にして容量Ｃ１を電源電圧に充電後、スイッチ回路Ｔ２をオン状態かつスイッチ回路Ｔ１をオフ状態にして容量Ｃ１を電源として使用しヒューズ切断情報の読み取りを行うようにして、読み取り時における電流経路からスイッチ回路Ｔ１をはずし、プロセスばらつきによる影響を緩和できるようにする。【選択図】図１
2009081188.tif 000002
【特許請求の範囲】
【請求項１】
第１のヒューズと、
前記第１のヒューズの切断情報を出力する第１の読み出しノードに前記第１のヒューズの一端を接続する第１のスイッチ回路と、
前記第１の読み出しノードに電源電圧を供給する第２のスイッチ回路と、
前記第１の読み出しノードに一端が接続された第１の容量とを備え、
前記第１のスイッチ回路をオフ状態にするとともに前記第２のスイッチ回路をオン状態にして前記第１の容量を電源電圧に充電した後、前記第１のスイッチ回路をオン状態にするとともに前記第２のスイッチ回路をオフ状態にすることを特徴とする半導体装置。
【請求項２】
前記第１の読み出しノードに出力された前記第１のヒューズの切断情報をラッチするラッチ回路を備え、
前記第１の容量を電源電圧に充電した後、前記第１のスイッチ回路をオン状態にするとともに前記第２のスイッチ回路をオフ状態にしてから一定時間が経過した後に、前記ラッチ回路に前記第１のヒューズの切断情報をラッチすることを特徴とする請求項１記載の半導体装置。
【請求項３】
請求項１又は２記載の半導体装置に、当該半導体装置の動作制御に係る信号を供給するレプリカ回路を備えることを特徴とする半導体装置。
【請求項４】
前記レプリカ回路は、
非切断状態の第２のヒューズと、
前記第２のヒューズの一端を第２の読み出しノードに接続する第３のスイッチ回路と、
前記第２の読み出しノードに電源電圧を供給する第４のスイッチ回路と、
前記第２の読み出しノードに一端が接続された第２の容量と、
前記第２の読み出しノードにおける電位変化を所定の時間だけ遅延させて出力する遅延回路とを備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の読み出しノードにおける電位が前記遅延回路の論理しきい値電圧以下となって所定の時間後に、前記第１の読み出しノードに出力された前記第１のヒューズの切断情報を外部に出力することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、切断／非切断によって情報を保持可能なヒューズ回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、電気ヒューズの開発により、ヒューズ回路は、ＲＡＭにおける不良セルを救済するための冗長情報やチップを識別するためのチップＩＤ等を保持する回路として使用されるだけでなく、ＲＯＭ等のメモリ回路として用いられたりすることが多くなってきた。電気ヒューズは、ヒューズに大電流を流してマイグレーションにより切断するヒューズである。
【０００３】
図６は、電気ヒューズを用いた従来のヒューズ回路の構成を示す図である。
図６において、Ｆ１は電気ヒューズ、Ｔ１、Ｔ２、Ｔ３、Ｔ４、及びＴ５はトランジスタ、１１はインバータ、１２はラッチ回路である。トランジスタＴ３、Ｔ４、及びＴ５は、ヒューズ切断時の印加電圧に耐えられるよう酸化膜厚が厚い高耐圧のトランジスタで構成されている。
【０００４】
電気ヒューズＦ１の切断を行う際には、ＳＥＮＳＥ端子１より入力される情報読み取り用の信号ＳＥＮＳＥはローレベル（“Ｌ”：基準電位ＶＳＳ）であり、トランジスタＴ２及びＴ４はオフ状態である。また、ＶＢＬＯＷ端子３よりロジック回路で用いられる電圧よりも高い電圧ＶＤＤＨを供給する。この状態で、パルス状にハイレベル（“Ｈ”：電源電圧ＶＤＤ）となる信号（ポジパルス）をＢＬＯＷ端子４に印加してトランジスタＴ５をオン状態にすることで、電気ヒューズＦ１及びトランジスタＴ５を介して電流が流れ、電気ヒューズＦ１が溶断される。
【０００５】
電気ヒューズＦ１が切断されているか否か（切断／非切断）の判定、すなわちヒューズ切断情報の読み取りについて、図７を参照して説明する。図７は、図６に示したヒューズ回路におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。ヒューズ切断情報の読み取り動作時において、ＶＢＬＯＷ端子３は開放（ＯＰＥＮ）又は基準電位ＶＳＳ（“Ｌ”）に固定し、ＢＬＯＷ端子４は基準電位ＶＳＳ（“Ｌ”）に固定する。
【０００６】
ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥを“Ｈ”にして、トランジスタＴ２及びＴ４をオン状態にする（ＴＭ３１）。これにより、図６に破線の矢印で示すように、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及び電気ヒューズＦ１を介して貫通電流が流れ、読み出しノードＦＵの電位が、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及び電気ヒューズＦ１の各抵抗成分による抵抗分割で決まる電位になる。
【０００７】
ここで、電気ヒューズＦ１は、切断されているか否かに応じて抵抗が異なる。したがって、読み出しノードＦＵの電位は、電気ヒューズＦ１が切断されているか否かに応じて、異なる電位に変化する。具体的には、電気ヒューズＦ１が切断されていない場合には、切断時よりも抵抗値が低いので、非切断時における読み出しノードＦＵの電位は、切断時の電位よりも低くなる。この読み出しノードＦＵの電位がインバータ１１に入力され、インバータ１１の出力がラッチ回路１２に供給されている。
【０００８】
その後、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが“Ｌ”になることで、インバータ１１の出力（すなわち、読み出しノードＦＵの電位として出現したヒューズ切断情報）がラッチ回路１２にラッチされ（保持され）、ＦＯ端子２より出力される（ＴＭ３２）。
【０００９】
図８は、電気ヒューズを用いた従来のヒューズ回路の他の構成を示す図である。
図８に示すヒューズ回路は、図６に示したヒューズ回路に対し、トランジスタＴ１のゲートがＳＥＮＳＥ端子１に接続されるとともに、インバータ３１、３２からなるラッチ回路の入力端が読み出しノードＦＵに接続され、出力端がインバータ３３を介してＦＯ端子２に接続されるようにしたものである。
【００１０】
図８に示したヒューズ回路において、電気ヒューズＦ１の切断は、図６に示したヒューズ回路と同様に行われる。
【００１１】
また、電気ヒューズＦ１が切断されているか否か（切断／非切断）の判定、すなわちヒューズ切断情報の読み取り動作は、図９に示すようにして行われる。ヒューズ切断情報の読み取り動作時において、ＶＢＬＯＷ端子３は開放（ＯＰＥＮ）又は基準電位ＶＳＳ（“Ｌ”）に固定し、ＢＬＯＷ端子４は基準電位ＶＳＳ（“Ｌ”）に固定する。
【００１２】
ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが“Ｌ”の期間（ＴＭ４１以前）は、トランジスタＴ１がオン状態であるとともに、トランジスタＴ２及びＴ４はオフ状態である。したがって、読み出しノードＦＵの電位は“Ｈ”（電源電圧ＶＤＤ）でありＦＯ端子２よりも“Ｈ”が出力されている。
【００１３】
その後、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥを“Ｈ”にして、トランジスタＴ１をオフ状態にするとともに、トランジスタＴ２及びＴ４をオン状態にする（ＴＭ４１）。これにより、図８に破線の矢印で示すように電流が流れ、読み出しノードＦＵの電位が、電気ヒューズＦ１が切断されているか否かに応じて変化する。そして、読み出しノードＦＵの電位として出現したヒューズ切断情報が、インバータ３１、３２からなるラッチ回路及びインバータ３３を介してＦＯ端子２より出力される。
【００１４】
【特許文献１】特開２００６−５９４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
電気ヒューズにおける切断時の抵抗値と非切断時の抵抗値との差は、レーザーブローによって切断されるレーザーヒューズにおける切断時及び非切断時の抵抗値の差と比較すると小さい。そのため、電気ヒューズを用いたヒューズ回路では、プロセスばらつき等の影響によりヒューズ切断情報の読み取りミスが発生する確率が高くなると考えられる。
【００１６】
また、ヒューズ回路は、ヒューズに定常電流が流れるのを防止するために図６及び図８に示したようにスイッチとして機能するトランジスタを設ける必要がある。図６や図８に示したヒューズ回路では、ＶＢＬＯＷ端子３を基準電位ＶＳＳに固定した場合でもヒューズ切断情報の読み取り時の電流経路に３段分のトランジスタが存在する（図８においては、図示している２つのトランジスタＴ２、Ｔ３に加え、インバータ３２を構成するＰチャネルトランジスタが加わる）。
【００１７】
上述したように、電気ヒューズにおける切断時／非切断時の抵抗値の差は小さくなってきているので、従来のヒューズ回路では切断時／非切断時の抵抗値の差がスイッチとして機能するトランジスタの抵抗値のばらつきに吸収されヒューズ切断情報の読み取りが困難になってきている。また、ヒューズ切断情報の読み取りに係る電流経路に電流を流して抵抗分割で決まる読み出しノードＦＵの電位を、インバータなどで取り込む方法では全体的なプロセス変動（ロット間ばらつき）による影響も受けやすい。
【００１８】
例えば、図１０（Ａ）に示すようにＴｙｐｉｃａｌ条件において、ヒューズ切断情報の読み出し動作時における読み出しノードＦＵの電位が、電気ヒューズＦ１が切断されている場合には電位ＴＰ１（０．６ＶＤＤ）、電気ヒューズＦ１が非切断の場合には電位ＴＰ２（０．４ＶＤＤ）であり、読み出しノードＦＵの電位が入力されるインバータのしきい値が電位ＴＴＨ（０．５ＶＤＤ）であるとする。この場合、インバータのしきい値である電位ＴＴＨは、電気ヒューズＦ１が切断されている場合の電位ＴＰ１と非切断の場合の電位ＴＰ２との間にあり、電気ヒューズＦ１が切断されているか否かを正しく判定することができる。
【００１９】
それに対して、Ｐチャネルトランジスタが早く（Ｆａｓｔ）、Ｎチャネルトランジスタが遅く（Ｓｌｏｗ）なる方向にばらつくと、Ｐチャネルトランジスタの駆動能力が強いために、図１０（Ｂ）に示すように電気ヒューズＦ１の切断時及び非切断時の両方とも読み出しノードＦＵの電位があがる。例えば、ヒューズ切断情報の読み出し動作時における読み出しノードＦＵの電位は、電気ヒューズＦ１が切断されている場合には電位ＲＰ１（０．７ＶＤＤ）となり、電気ヒューズＦ１が非切断の場合には電位ＲＰ２（０．５ＶＤＤ）となる。一方、読み出しノードＦＵの電位が入力されるインバータのしきい値は下がり、電位ＲＴＨ（０．４ＶＤＤ）となる。この場合、インバータのしきい値である電位ＲＴＨは、電気ヒューズＦ１が切断されている場合の電位ＲＰ１と非切断の場合の電位ＲＰ２との間に存在せず、電気ヒューズＦ１が切断されているか否かを判定することができない。
【００２０】
本発明は、電気ヒューズを用いたヒューズ回路からのヒューズ切断情報の読み取りにて、プロセスばらつきによる影響を緩和できるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
本発明の半導体装置は、第１のヒューズと、その一端を第１の読み出しノードに接続する第１のスイッチ回路と、第１の読み出しノードに電源電圧を供給する第２のスイッチ回路と、第１の読み出しノードに一端が接続された第１の容量とを備える。そして、第１のスイッチ回路をオフ状態かつ第２のスイッチ回路をオン状態にして第１の容量を電源電圧に充電した後、第１のスイッチ回路をオン状態かつ第２のスイッチ回路をオフ状態にする。
前記構成によれば、ヒューズ切断情報の読み取りを行う際、第１の読み出しノードに電源電圧を供給する第２のスイッチ回路をオフ状態にして、電源電圧に充電された第１の容量を電源として使用しヒューズ切断情報の読み取りを行うことで、読み取り時における電流経路から第２のスイッチ回路をはずすことができる。
【発明の効果】
【００２２】
本発明によれば、ヒューズ切断情報を読み取る際、読み取り動作における電流経路から少なくとも１つのスイッチ回路をはずすことができ、プロセスばらつきによる影響を緩和することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体装置の構成例を示す回路図である。第１の実施形態に係る半導体装置は、電気ヒューズＦ１を用いたヒューズ回路であって、電気ヒューズＦ１、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴ１、Ｎチャネル型ＭＯＳトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５、容量Ｃ１、Ｃ２、インバータ１１、及びラッチ回路１２を有する。
【００２５】
第２のスイッチ回路としてのトランジスタＴ１は、ソースに電源電圧ＶＤＤが供給され、ドレインが読み出しノードＦＵに接続され、ゲートがＳＥＮＳＥ端子１に接続される。第１のスイッチ回路としてのトランジスタＴ２は、ドレインが読み出しノードＦＵに接続され、ソースがトランジスタＴ３のドレインに接続され、ゲートがＳＥＮＳＥ端子１に接続される。
【００２６】
トランジスタＴ３は、ソースが電気ヒューズＦ１の一端に接続され、ゲートに電源電圧ＶＤＤが供給される。つまり、電気ヒューズＦ１の一端は、常にトランジスタＴ３を介してトランジスタＴ２のソースに電気的に接続されている。トランジスタＴ４は、ドレインが電気ヒューズＦ１の他端に接続され、ソースが基準電位ＶＳＳに対して接続され、ゲートがＳＥＮＳＥ端子１に接続される。トランジスタＴ５は、ドレインが電気ヒューズＦ１の一端に接続され、ソースが基準電位ＶＳＳに対して接続され、ゲートがＢＬＯＷ端子４に接続される。また、電気ヒューズＦ１の他端は、ＶＢＬＯＷ端子３に接続される。ここで、トランジスタＴ３、Ｔ４、及びＴ５は、ヒューズ切断時の印加電圧に耐えられる高耐圧のトランジスタであり、酸化膜厚が厚いトランジスタで構成されている。
【００２７】
容量Ｃ１は、一端が読み出しノードＦＵに接続され、他端が基準電位ＶＳＳに対して接続される。容量Ｃ２は、電気ヒューズＦ１につく寄生容量である。容量Ｃ２には、トランジスタＴ３のソース容量、トランジスタＴ５のドレイン容量、及びトランジスタＴ３、Ｔ５と電気ヒューズＦ１とを接続する配線等の配線容量が含まれる。ここで、容量Ｃ１の容量値が容量Ｃ２の容量値よりも小さいとすると、後述するヒューズ切断情報の読み取り動作において、容量Ｃ１（読み出しノードＦＵ）からの電荷のほとんどが容量Ｃ２に流れてしまい、読み出しノードＦＵの電位変化が電気ヒューズＦ１の切断／非切断に応じた電位変化を示さなくなるので、容量Ｃ１としては容量Ｃ２よりも大きい容量値の容量を用いる。
【００２８】
インバータ１１は、入力端が読み出しノードＦＵに接続され、出力端がラッチ回路１２の入力端に接続される。ラッチ回路１２は、出力端がＦＯ端子２に接続されるとともに、制御信号としてＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが供給される。
【００２９】
ＳＥＮＳＥ端子１は、情報読み取り用の信号ＳＥＮＳＥを入力する端子であり、信号ＳＥＮＳＥがローレベル（“Ｌ”：基準電位ＶＳＳ）のとき、ヒューズ切断情報のセンス動作が行われる。ＦＯ端子２は、ヒューズ切断情報を出力する端子である。ＶＢＬＯＷ端子３は、電気ヒューズを切断する際に、ロジック回路で用いられる電圧よりも高い電圧ＶＤＤＨを入力する端子である。ＢＬＯＷ端子４は、電気ヒューズを切断する際に、パルス状にハイレベル（“Ｈ”：電源電圧ＶＤＤ）となる信号（ポジパルス）を入力する端子である。なお、ヒューズ切断情報を読み取る際には、ＶＢＬＯＷ端子３は開放（ＯＰＥＮ）又は基準電位ＶＳＳ（“Ｌ”）に固定され、ＢＬＯＷ端子４は基準電位ＶＳＳ（“Ｌ”）に固定される。
【００３０】
図１に示した半導体装置において、電気ヒューズＦ１を切断する場合には、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥを“Ｌ”にしてトランジスタＴ２、Ｔ４をオフ状態にする。また、ＶＢＬＯＷ端子３より電圧ＶＤＤよりも高い電圧ＶＤＤＨを供給する。そして、ＢＬＯＷ端子４にポジパルスを印加してトランジスタＴ５をパルス状にオン状態にする。これにより、切断電流が、電気ヒューズＦ１及びトランジスタＴ５を介して流れ、電気ヒューズＦ１が切断（溶断）される。
【００３１】
次に、電気ヒューズＦ１が切断されているか否か（切断／非切断）の判定、すなわちヒューズ切断情報の読み取りについて、図２を参照して説明する。図２は、第１の実施形態におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。上述したように、ヒューズ切断情報の読み取り動作時においては、ＢＬＯＷ端子４は基準電位ＶＳＳ（“Ｌ”）に固定され、トランジスタＴ５は常にオフ状態である。
【００３２】
まず、ヒューズ切断情報の読み取り動作の開始時は、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥは“Ｌ”である。したがって、トランジスタＴ１及びＴ３がオン状態であり、トランジスタＴ２及びＴ４がオフ状態である。これにより、容量Ｃ１が電源電圧ＶＤＤに充電され、読み出しノードＦＵは電位ＶＤＤとなる。言い換えれば、読み出しノードＦＵが電源電圧ＶＤＤにプリチャージされる。
【００３３】
その後、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが“Ｈ”となると（ＴＭ１１）、トランジスタＴ１がオフ状態となり、トランジスタＴ１を介した読み出しノードＦＵへの電源電圧ＶＤＤの供給が遮断される。また、トランジスタＴ２、Ｔ３、Ｔ４がオン状態となる。これにより、容量Ｃ１（読み出しノードＦＵ）が電源として作用し、図１に破線の矢印で示すように電流が流れて、読み出しノードＦＵの電位が時間の経過とともに低下していく。電気ヒューズＦ１が切断されていない場合（非切断時）には、切断時よりも抵抗値が低いので、非切断時の方が切断時よりも読み出しノードＦＵの電位が速く低下していく。
【００３４】
そして、時刻ＴＭ１１から一定時間が経過した後、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥを“Ｌ”にする（ＴＭ１２）。これにより、読み出しノードＦＵの電位に応じたインバータ１１の出力（すなわち、読み出しノードＦＵの電位として出現したヒューズ切断情報）がラッチ回路１２にラッチされ（保持され）、ＦＯ端子２より出力される。
【００３５】
第１の実施形態によれば、ヒューズ切断情報の読み取りを行う際、トランジスタＴ１を介した読み出しノードＦＵへの電源電圧ＶＤＤの供給を遮断し、容量Ｃ１（読み出しノードＦＵ）を電源としてヒューズ切断情報の読み取り（センス）を行う。これにより、センス時の電流経路からＰチャネル型ＭＯＳトランジスタＴ１をはずす、すなわちトランジスタを１段分削除することができる。したがって、ヒューズ切断情報の読み取り動作において、Ｐチャネル型ＭＯＳトランジスタＴ１のプロセスばらつきの影響を受けないようにして、プロセスばらつきによる影響を緩和することができ、電気ヒューズの切断・非切断における抵抗値の差が小さくてもヒューズ切断情報の読み取りが可能になる。
【００３６】
また、第１の実施形態では、電気ヒューズ及びトランジスタの抵抗成分（各抵抗値）による抵抗分割で決まる電位ではなく、電気ヒューズの切断／非切断に応じた読み出しノードＦＵの電位の時間変化の違いを利用して、ヒューズ切断情報の読み取り動作を行う。これにより、全体的なプロセス変動（ロット間ばらつき）があった場合でも、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥを“Ｈ”とする期間を適切に制御すれば、全体的なプロセス変動（ロット間ばらつき）による影響を抑制し、ヒューズ切断情報の読み取り（電気ヒューズＦ１が切断されているか否かの判定）を正しく行うことができる。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態に係る半導体装置の構成例を示す回路図である。第２の実施形態に係る半導体装置は、第１の実施形態におけるヒューズ情報の読み取り動作でのヒューズ情報のラッチ（センス）タイミングを、同様に構成されたレプリカ回路を用いて決定するようにしたものである。
【００３８】
第２の実施形態における半導体装置は、実際にヒューズ情報として情報を保持する実回路２１、及び実回路２１と同様に構成されるレプリカ回路２２を有する。
【００３９】
実回路２１は、電気ヒューズＦ１を用いたヒューズ回路である。実回路２１は、電気ヒューズＦ１、Ｐチャネル型ＭＯＳトランジスタＴ１、Ｎチャネル型ＭＯＳトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５、容量Ｃ１、インバータ１１、及びラッチ回路１２が、第１の実施形態と同様に接続され構成される。電気ヒューズＦ１につく寄生容量である容量Ｃ２は、図示を省略している。なお、実回路２１は、ＳＥＮＳＥ端子１から入力される信号ＳＥＮＳＥに代えて、信号ＳＥＮＳＥやレプリカ回路２２の出力に基づいて生成される信号ＳＥＮＳＥ２が入力される点が異なるだけで、図１に示したヒューズ回路と同様に構成されるので、詳細な説明は省略する。
【００４０】
レプリカ回路２２は、電気ヒューズＦ１１、Ｐチャネル型ＭＯＳトランジスタＴ１１、Ｎチャネル型ＭＯＳトランジスタＴ１２、Ｔ１３、Ｔ１４、Ｔ１５、容量Ｃ１１、及びディレイ回路ＤＬを有する。レプリカ回路２２内の電気ヒューズＦ１１、Ｐチャネル型ＭＯＳトランジスタＴ１１、Ｎチャネル型ＭＯＳトランジスタＴ１２、Ｔ１３、Ｔ１４、Ｔ１５、及び容量Ｃ１１は、実回路２１内の電気ヒューズＦ１、Ｐチャネル型ＭＯＳトランジスタＴ１、Ｎチャネル型ＭＯＳトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５、及び容量Ｃ１にそれぞれ対応し、同様に接続されている。
【００４１】
すなわち、第４のスイッチ回路としてのトランジスタＴ１１は、ソースに電源電圧ＶＤＤが供給され、ドレインが読み出しノードＦＵＲに接続され、ゲートがＳＥＮＳＥ端子１に接続される。第３のスイッチ回路としてのトランジスタＴ１２は、ドレインが読み出しノードＦＵＲに接続され、ソースがトランジスタＴ１３のドレインに接続され、ゲートがＳＥＮＳＥ端子１に接続される。
【００４２】
トランジスタＴ１３は、ソースが電気ヒューズＦ１１の一端に接続され、ゲートに電源電圧ＶＤＤが供給される。つまり、電気ヒューズＦ１１の一端は、常にトランジスタＴ１３を介してトランジスタＴ１２のソースに電気的に接続されている。トランジスタＴ１４は、ドレインが電気ヒューズＦ１１の他端に接続され、ソースが基準電位ＶＳＳに対して接続され、ゲートがＳＥＮＳＥ端子１に接続される。トランジスタＴ１５は、ドレインが電気ヒューズＦ１１の一端に接続され、ソースが基準電位ＶＳＳに対して接続され、ゲートがＢＬＯＷ端子５に接続される。また、電気ヒューズＦ１１の他端は、ＶＢＬＯＷ端子３に接続される。容量Ｃ１１は、一端が読み出しノードＦＵＲに接続され、他端が基準電位ＶＳＳに対して接続される。
【００４３】
ここで、レプリカ回路２２が有する電気ヒューズＦ１１は、常に非切断状態とし切断されることはない。図３においては、ＢＬＯＷ端子５を設けているが常に基準電位ＶＳＳに固定されるので、ＢＬＯＷ端子５を設けずにトランジスタＴ１５のゲートを基準電位ＶＳＳに対して接続するようにしても良い。
【００４４】
ディレイ回路ＤＬは、直列接続されたインバータ２３、２４を有する。ディレイ回路ＤＬは、入力端が読み出しノードＦＵＲに接続され、その出力が信号ＦＯＲとしてＮＡＮＤ回路２５に入力される。なお、図３においては、２つのインバータ２３、２４からなるディレイ回路ＤＬを一例として示しているが、信号を所定の時間だけ遅延させることができれば良く、これに限定されるものではない。例えば、ディレイ回路ＤＬを偶数個のインバータを直列接続して構成するようにしても良いし、ディレイライン（遅延線）を用いて構成するようにしても良い。
【００４５】
ＮＡＮＤ回路２５は、ＳＥＮＳＥ端子１からの信号ＳＥＮＳＥ及びディレイ回路ＤＬからの信号ＦＯＲが入力され、その演算結果をインバータ２６に出力する。インバータ２６は、ＮＡＮＤ回路２５からの出力を論理反転し、信号ＳＥＮＳＥ２として実回路２１に出力する。
【００４６】
実回路２１内の電気ヒューズＦ１を切断する場合の動作は、第１の実施形態と同様であるので説明を省略する。なお、上述したようにレプリカ回路２２内の電気ヒューズＦ１１は、切断されることなく、常に非切断状態である。
【００４７】
第２の実施形態におけるヒューズ切断情報の読み取り動作について説明する。
図４は、第２の実施形態におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。
【００４８】
まず、ヒューズ切断情報の読み取り動作の開始時は、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥは“Ｌ”である。したがって、レプリカ回路２２では、トランジスタＴ１１及びＴ１３がオン状態であり、トランジスタＴ１２及びＴ１４がオフ状態であるので、容量Ｃ１１が電源電圧ＶＤＤに充電され、読み出しノードＦＵＲは電位ＶＤＤとなる。
【００４９】
また、信号ＳＥＮＳＥは“Ｌ”であるのでＮＡＮＤ回路２５の出力は“Ｈ”であり、実回路２１に入力される信号ＳＥＮＳＥ２は“Ｌ”となる。したがって、実回路２１では、トランジスタＴ１及びＴ３がオン状態であり、トランジスタＴ２及びＴ４がオフ状態であるので、容量Ｃ１が電源電圧ＶＤＤに充電され、読み出しノードＦＵは電位ＶＤＤとなる。
【００５０】
その後、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが“Ｈ”となると（ＴＭ２１）、レプリカ回路２２内のトランジスタＴ１１がオフ状態となり、トランジスタＴ１２、Ｔ１３、Ｔ１４がオン状態となる。これにより、トランジスタＴ１１を介した読み出しノードＦＵＲへの電源電圧ＶＤＤの供給が遮断されて、容量Ｃ１１（読み出しノードＦＵＲ）が電源として作用する。そして、破線の矢印で示すように電流が流れて、電気ヒューズの非切断時に相当する変化量で読み出しノードＦＵＲの電位が時間の経過とともに低下していく。
【００５１】
また、ＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが“Ｈ”となると、ＮＡＮＤ回路２５の入力がともに“Ｈ”であるので、信号ＳＥＮＳＥ２も“Ｈ”となる。これにより、実回路２１内のトランジスタＴ１がオフ状態となり、トランジスタＴ２、Ｔ３、Ｔ４がオン状態となる。したがって、トランジスタＴ１を介した読み出しノードＦＵへの電源電圧ＶＤＤの供給が遮断され、容量Ｃ１（読み出しノードＦＵ）が電源として作用することで、破線の矢印で示すように電流が流れて、読み出しノードＦＵの電位が時間の経過とともに低下していく。
【００５２】
そして、レプリカ回路２２内の読み出しノードＦＵＲの電位が低下していき、ディレイ回路ＤＬの論理しきい値電圧以下（インバータ２３のしきい値電圧以下）になると、所定の時間だけ遅延した後に信号ＦＯＲが“Ｌ”に変化する（ＴＭ２２）。信号ＦＯＲが“Ｌ”に変化することでＮＡＮＤ回路２５の出力が“Ｈ”に反転し、信号ＳＥＮＳＥ２が“Ｌ”に変化する。これにより、読み出しノードＦＵの電位に応じたインバータ１１の出力（すなわち、読み出しノードＦＵの電位として出現した電気ヒューズＦ１により保持されているヒューズ切断情報）がラッチ回路１２にラッチされ（保持され）、ＦＯ端子２より出力される。
【００５３】
所定時間が経過した後にＳＥＮＳＥ端子１より入力される信号ＳＥＮＳＥが“Ｌ”となるが（ＴＭ２３）、信号ＳＥＮＳＥ２は変化せず、実回路２１では何ら動作は行われず、ＦＯ端子２からの出力も変化しない。
【００５４】
第２の実施形態によれば、第１の実施形態と同様に、ヒューズ切断情報の読み取り動作において、Ｐチャネル型ＭＯＳトランジスタＴ１をセンス時の電流経路からはずすことができ、Ｐチャネル型ＭＯＳトランジスタＴ１のプロセスばらつきの影響を受けないようにして、プロセスばらつきによる影響を緩和することができる。
【００５５】
また、第２の実施形態では、電気ヒューズＦ１１を非切断状態としたレプリカ回路２２において非切断状態が判定できてから所定の時間だけ遅延させたタイミングで、実回路２１内の電気ヒューズＦ１によるヒューズ切断情報をラッチする。これにより、全体的なプロセス変動（ロット間ばらつき）があった場合でも、実回路２１にてヒューズ切断情報をラッチするタイミングをプロセス変動に応じた最適なタイミングに自動的に調整することができ、全体的なプロセス変動による影響を抑制し、ヒューズ切断情報の読み取りを正しく行うことができる。
【００５６】
例えば、図５（Ａ）に示すようにヒューズ切断情報の読み取り動作時における読み出しノードＦＵの電位が、電気ヒューズＦ１の非切断時にはＰ１１のように変化し、切断時にはＰ１２のように変化するとする。また、読み出しノードＦＵの電位を入力するインバータのしきい値電圧がＴＬ１とする。また、Ｐチャネルトランジスタが早く（Ｆａｓｔ）、Ｎチャネルトランジスタが遅く（Ｓｌｏｗ）になる方向にばらつき、図５（Ｂ）に示すようにヒューズ切断情報の読み取り動作時における読み出しノードＦＵの電位が、電気ヒューズＦ１の非切断時にはＰ２１のように変化し、切断時にはＰ２２のように変化するとする。また、このばらつきによって読み出しノードＦＵの電位を入力するインバータのしきい値電圧がＴＬ２になったとする。
【００５７】
ここで、インバータのしきい値電圧が、電気ヒューズＦ１の非切断時における読み出しノードＦＵの電位より高く、かつ電気ヒューズＦ１の切断時における読み出しノードＦＵの電位より低い期間（図５（Ａ）に示す時刻Ｐ１３〜Ｐ１４の期間、図５（Ｂ）に示す時刻Ｐ２３〜Ｐ２４の期間）であれば、ヒューズ情報の読み取りを正しく行うことができる。第２の実施形態によれば、図５（Ａ）に示す時刻Ｐ１３及び図５（Ｂ）に示す時刻Ｐ２３に相当する時刻は、レプリカ回路２１により取得することができるので、それを基に所定の時間だけ遅延させたタイミングでヒューズ切断情報を読み取ることで、読み取りを正しく行うことができる。
【００５８】
なお、上述した第１及び第２の実施形態では、ヒューズ切断情報を読み取る際には、ＶＢＬＯＷ端子３は開放（ＯＰＥＮ）又は基準電位ＶＳＳ（“Ｌ”）に固定するようにしているが、基準電位ＶＳＳ（“Ｌ”）にすることで、さらに１つのＮチャネル型ＭＯＳトランジスタをセンス時の電流経路からはずすことができ、プロセスばらつきによる影響をさらに緩和することができる。
【００５９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６０】
（付記１）第１のヒューズと、
前記第１のヒューズの切断情報を出力する第１の読み出しノードに前記第１のヒューズの一端を接続する第１のスイッチ回路と、
前記第１の読み出しノードに電源電圧を供給する第２のスイッチ回路と、
前記第１の読み出しノードに一端が接続された第１の容量とを備え、
前記第１のスイッチ回路をオフ状態にするとともに前記第２のスイッチ回路をオン状態にして前記第１の容量を電源電圧に充電した後、前記第１のスイッチ回路をオン状態にするとともに前記第２のスイッチ回路をオフ状態にすることを特徴とする半導体装置。
（付記２）前記第１のスイッチ回路及び前記第２のスイッチ回路はともに、第１の制御信号により制御されることを特徴とする付記１記載の半導体装置。
（付記３）前記第１の読み出しノードに出力された前記第１のヒューズの切断情報をラッチするラッチ回路を備え、
前記第１の容量を電源電圧に充電した後、前記第１のスイッチ回路をオン状態にするとともに前記第２のスイッチ回路をオフ状態にしてから一定時間が経過した後に、前記ラッチ回路に前記第１のヒューズの切断情報をラッチすることを特徴とする付記１又は２記載の半導体装置。
（付記４）前記第１の容量の容量値は、前記第１のヒューズの寄生容量の容量値よりも大きいことを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）付記１〜４の何れか１項に記載の半導体装置に、当該半導体装置の動作制御に係る信号を供給するレプリカ回路を備えることを特徴とする半導体装置。
（付記６）前記レプリカ回路は、
非切断状態の第２のヒューズと、
前記第２のヒューズの一端を第２の読み出しノードに接続する第３のスイッチ回路と、
前記第２の読み出しノードに電源電圧を供給する第４のスイッチ回路と、
前記第２の読み出しノードに一端が接続された第２の容量と、
前記第２の読み出しノードにおける電位変化を所定の時間だけ遅延させて出力する遅延回路とを備えることを特徴とする付記５記載の半導体装置。
（付記７）前記第２の読み出しノードにおける電位が前記遅延回路の論理しきい値電圧以下となって所定の時間後に、前記第１の読み出しノードに出力された前記第１のヒューズの切断情報を外部に出力することを特徴とする付記６記載の半導体装置。
【図面の簡単な説明】
【００６１】
【図１】第１の実施形態に係る半導体装置の構成例を示す図である。
【図２】第１の実施形態におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。
【図３】第２の実施形態に係る半導体装置の構成例を示す図である。
【図４】第２の実施形態におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。
【図５】第２の実施形態におけるヒューズ切断情報の読み取り動作を説明するための図である。
【図６】電気ヒューズを用いた従来のヒューズ回路の構成を示す図である。
【図７】図６に示したヒューズ回路におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。
【図８】電気ヒューズを用いた従来のヒューズ回路の他の構成を示す図である。
【図９】図８に示したヒューズ回路におけるヒューズ切断情報の読み取り動作を示すタイミングチャートである。
【図１０】従来のヒューズ回路におけるプロセス変動の影響を説明するための図である。
【符号の説明】
【００６２】
Ｔ１〜Ｔ５、Ｔ１１〜Ｔ１５  トランジスタ
Ｆ１、Ｆ１１  電気ヒューズ
Ｃ１、Ｃ２、Ｃ１１  容量
ＤＬ  ディレイ回路
１１、２３、２４、２６  インバータ
１２  ラッチ回路
２１  実回路
２２  レプリカ回路
２５  ＮＡＮＤ回路
【図１】
2009081188.tif 000003
【図２】
2009081188.tif 000004
【図３】
2009081188.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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