(57)【要約】【課題】電荷蓄積層および制御ゲート電極層間に設けられる絶縁膜を通じて流れるリーク電流を抑制できるようにする。【解決手段】ゲート間絶縁膜７が、下層絶縁膜７ａ／高誘電体絶縁膜７ｂ／上層絶縁膜７ｃの積層構造によって構成されている。下層絶縁膜７ａがシリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／界面層７ａｃ／シリコン酸化膜７ａｄの積層構造により構成されている。界面層７ａｃが電荷トラップ層として設けられている。特に書込時のリーク電流を抑制でき、特性改善を図ることができる。【選択図】図２Ｂ
2009147135.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、
前記第２のゲート絶縁膜は、比誘電率がシリコン窒化膜の比誘電率よりも高い特性を有する中間絶縁膜と、この中間絶縁膜の上下の少なくとも何れか一方に形成されたシリコン酸化膜であって、膜中に電荷トラップ層が形成されたシリコン酸化膜とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電荷トラップ層は、前記シリコン酸化膜に含まれる炭素の含有量に比較して炭素が多く含有されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷トラップ層はシリコン窒化膜により構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート電極を形成する工程とを備え、
前記第２のゲート絶縁膜を形成する工程は、
前記電荷蓄積層上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、電荷トラップ層を有するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い特性を有する中間絶縁膜を形成する工程と、
前記中間絶縁膜上にシリコン酸化膜、シリコン窒化膜を順に積層した二層構造により上層絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート電極を形成する工程とを備え、
前記第２のゲート絶縁膜を形成する工程は、
前記電荷蓄積層上にシリコン窒化膜、シリコン酸化膜を順に積層した膜構造を形成することで下層絶縁膜を形成する工程と、
前記下層絶縁膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い特性を有する中間絶縁膜を形成する工程と、
前記中間絶縁膜上に、電荷トラップ層を有するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層および制御ゲート電極がゲート間絶縁膜を挟んで構成されたメモリセルを備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、メモリセルがワード線方向およびビット線方向に多数配列されており、これにより高集積化が図られている。近年の高集積化の傾向に伴い、メモリセルの幅寸法や長さ寸法、隣接するメモリセル間の間隔が縮小化してきており隣接セル干渉が増大する。隣接セルの干渉が大きくなると、素子の誤動作、書込／消去動作スピードの低下などの問題を生じる。
【０００３】
隣接セルの干渉効果を低減するため、隣接セル間の寄生容量の低減、隣接セル間の対向面積を縮小化する必要があり、電荷蓄積層の高さを低くする必要がある。電荷蓄積層の高さを低くするとメモリセル特性の一指標であるカップリング比の値も低下してしまう。このため、電荷蓄積層を低く適度な高さに調整しながら電荷蓄積層の側壁部分にゲート間絶縁膜を介して制御ゲート電極層を対向させることでカップリング比の向上を図る必要がある（例えば、特許文献１参照）。また、ゲート間絶縁膜（第２のゲート絶縁膜に相当）の電気的膜厚を薄くすれば、電荷蓄積層および制御ゲート電極層間の容量値を増すことができ、カップリング比を所望の値に確保することができる。
【０００４】
しかしながら、ゲート間絶縁膜の薄膜化の傾向に伴い、ゲート間絶縁膜に印加される電界も増加するため、書込または／および消去時に高電界を印加するときにゲート間絶縁膜のリーク電流がトンネル絶縁膜（第１のゲート絶縁膜に相当）に流れる電流とほぼ同等まで増加してしまう。すると、電荷蓄積層における電子蓄積量が飽和するため、メモリセルトランジスタのしきい値が高しきい値領域で飽和してしまい、必要な高い所望のしきい値に調整できない虞がある。
【特許文献１】特開２００３−２８９１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電荷蓄積層および制御ゲート電極層間に設けられる絶縁膜を通じて流れるリーク電流を抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、前記第２のゲート絶縁膜は、比誘電率がシリコン窒化膜の比誘電率よりも高い特性を有する中間絶縁膜と、この中間絶縁膜の上下の少なくとも何れか一方に形成されたシリコン酸化膜であって、膜中に電荷トラップ層が形成されたシリコン酸化膜とを備えている。
【０００７】
本発明の別の態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御ゲート電極を形成する工程とを備え、前記第２のゲート絶縁膜を形成する工程は、前記電荷蓄積層上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に、電荷トラップ層を有するシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い特性を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上にシリコン酸化膜、シリコン窒化膜を順に積層した二層構造により上層絶縁膜を形成する工程とを備えている。
【０００８】
本発明の別の態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御ゲート電極を形成する工程とを備え、前記第２のゲート絶縁膜を形成する工程は、前記電荷蓄積層上にシリコン窒化膜、シリコン酸化膜を順に積層した膜構造を形成することで下層絶縁膜を形成する工程と、前記下層絶縁膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い特性を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に、電荷トラップ層を有するシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程とを備えている。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積層および制御ゲート電極層間に設けられる第２のゲート絶縁膜を通じて流れるリーク電流を抑制できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を不揮発性半導体記憶装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、不揮発性半導体記憶装置１のメモリセル領域における平面図を示している。
図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読取、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１２】
図２Ａは、各メモリセルのワード線方向に沿う断面図（図１のＡ−Ａ線に沿う断面図）を示しており、図２Ｂは、図２ＡのＢ部分の拡大断面図を示している。また、図２Ｃは、各メモリセルのビット線方向に沿う断面図（図１のＣ−Ｃ線に沿う断面図）を示している。図２Ａに示すように、ｐ型のシリコン基板２の表層にはＮウェル２ａが構成されており、当該Ｎウェル２ａのさらに表層にはＰウェル２ｂが構成されている。当該シリコン基板２のＰウェル２ｂの表層には素子分離溝３が複数形成されている。この素子分離溝３は複数の活性領域Ｓａを図２Ａのワード線方向に分離する。
【００１３】
素子分離溝３内には素子分離絶縁膜４が形成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２の表面から上方に突出した上部から構成されている。この素子分離絶縁膜４は、その上端がシリコン基板２の表面付近（シリコン基板２の表面上方）に位置して形成されている。素子分離絶縁膜４は、その上端がシリコン基板２の表面下方に位置して構成されていても良い。
【００１４】
他方、素子分離領域Ｓｂにより区画されたシリコン基板２の複数の活性領域Ｓａ上のそれぞれにはゲート絶縁膜５（第１のゲート絶縁膜に相当）が形成されている。ゲート絶縁膜５は、シリコン酸化膜により形成されている。ゲート絶縁膜５は、その端部がそれぞれ素子分離絶縁膜４の上部側面の一部に接触して構成されている。これらのゲート絶縁膜５上には電荷蓄積層として浮遊ゲート電極ＦＧが形成されている。
【００１５】
この浮遊ゲート電極ＦＧは例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面とを有する。シリコン基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および多結晶シリコン層６の側面下部と面一に形成されている。素子分離絶縁膜４は、例えばシリコン酸化膜により形成されている。
【００１６】
ゲート間絶縁膜７は、素子分離絶縁膜４の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜として機能する。
【００１７】
図２Ｂに拡大図を示すように、このゲート間絶縁膜７は、下層側（素子分離絶縁膜４の上面側、浮遊ゲート電極膜ＦＧの側面側および上面側）からその上層側にかけて、下層絶縁膜７ａ／高誘電率絶縁膜７ｂ／上層絶縁膜７ｃの積層構造により構成されている。下層絶縁膜７ａは、下層側から上層側にかけて、下層シリコン窒化膜７ａａ／下層シリコン酸化膜７ａｂ／界面層７ａｃ／下層シリコン酸化膜７ａｄの積層構造によって構成されている。この下層絶縁膜７ａ中の界面層７ａｃは、シリコン酸化膜の形成を一旦中断して大気に暴露し、その後、シリコン酸化膜の形成を再開することによりできる不連続面であり、下層絶縁膜７ａを構成する他の膜よりも薄く形成されている。この界面層７ａｃはゲート間絶縁膜７の他の層に比べて炭素（Ｃ）を高濃度に含有しており、電荷トラップ層として機能する。
【００１８】
高誘電率絶縁膜７ｂは、アルミニウム酸化物（Ａｌ２Ｏ３）膜によって中間絶縁膜として構成されている。上層絶縁膜７ｃは、下層側から上層側にかけて、上層シリコン酸化膜７ｃａ／上層シリコン窒化膜７ｃｂの積層構造によって構成されている。下層シリコン窒化膜７ａａが設けられているため、高誘電率絶縁膜７ｂに含まれる金属元素や上記シリコン酸化膜７ａｂ、７ａｄ、７ｃａの成膜時の酸化剤などがゲート絶縁膜５や素子分離絶縁膜４に拡散することを効果的に防止できる。また、上層シリコン窒化膜７ｃｂが設けられているため、高誘電率絶縁膜７ｂに含まれる金属元素などがその上方に拡散することを効果的に防止できる。
【００１９】
ゲート間絶縁膜７上にはワード線方向に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は例えば多結晶シリコン層と当該多結晶シリコン層の直上に形成されたタングステンやコバルトなどの金属がシリサイド化された金属シリサイド層とからなっている。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの２層の積層ゲート構造によって構成されている。
【００２０】
図２Ｃに示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。なお、図示しないが、分断領域ＧＶ内には層間絶縁膜などが成膜される。
【００２１】
メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置して拡散層（ソース／ドレイン領域）２ｃが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ｃを含んで構成されている。
【００２２】
不揮発性半導体記憶装置１は、図示しない周辺回路からワード線ＷＬおよびＰウェル２ｂ間に高電界を印加することで消去／書込可能に構成されている。書込時には、周辺回路が書込選択のワード線ＷＬに高電圧（例えば２０Ｖ）を印加すると共にＰウェル２ｂに低電圧（例えば０〜中間電圧１０Ｖ）を印加する。すると、ＦＮトンネル電流がゲート絶縁膜５を通じて流れるため電子が電荷蓄積層ＦＧに注入される。すると、メモリセルトランジスタＴｒｍのしきい値電圧が正方向にシフトする。また、消去時には、周辺回路が消去対象のワード線ＷＬに低電圧（例えば０Ｖ〜２．５Ｖ）を印加すると共にＰウェル２ｂに高電圧を印加する。すると、電子が電荷蓄積層ＦＧからＰウェル２ｂに抜けるため、メモリセルトランジスタＴｒｍのしきい値電圧が負方向にシフトする。これによりデータを消去できる。
【００２３】
特に書込時にワード線ＷＬ−Ｐウェル２ｂ間に正の高電界を印加すると浮遊ゲート電極ＦＧからゲート間絶縁膜７を通じてワード線ＷＬ側に電子が抜けることに起因したリーク電流が生じる。すると浮遊ゲート電極ＦＧの電子の蓄積量が飽和し、メモリセルトランジスタＴｒｍのしきい値電圧が飽和する。そこで、本実施形態では、上記したゲート間絶縁膜７の構造を採用している。
【００２４】
図３は、上記したゲート間絶縁膜７の構造を採用したときのメモリセルトランジスタのしきい値電圧の書込時間依存性を概略的に表している。
図３に示すように、書込時間の上昇に応じて各メモリセルＴｒｍのしきい値電圧が上昇する。発明者らは、界面層７ａｃを設けることなくゲート間絶縁膜７の下層絶縁膜７ａとしてシリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／シリコン酸化膜７ａｄの積層構造を採用した場合と、シリコン酸化膜７ａｂおよび７ａｄ間に界面層７ａｃを設けた場合とを比較している。
【００２５】
図３に示すように、界面層７ａｃを設けていない場合には、書込時間を長くしてもしきい値電圧が飽和するが、界面層７ａｃをシリコン酸化膜７ａｂ−シリコン酸化膜７ａｄ間に介在して設けた場合には、書込時間を長くすると、しきい値電圧の飽和状態を抑制し飽和電圧を上昇させられることを見出している。
【００２６】
しきい値電圧が飽和する理由は、制御ゲート電極ＣＧおよびシリコン基板２間に書込時の正バイアスが与えられたときに、電子がゲート絶縁膜５を通じて浮遊ゲート電極ＦＧに注入されるものの、飽和状態に達すると、電子がゲート間絶縁膜７を通じて制御ゲート電極ＣＧ側に抜けてしまい、ゲート絶縁膜５を通じて流れるトンネル電流とゲート絶縁膜７を通じて流れるリーク電流とが釣り合うためであり、この場合、浮遊ゲート電極ＦＧから制御ゲート電極ＣＧ側に抜ける電子のトンネル確率が減少し、しきい値電圧が飽和する。
【００２７】
界面層７ａｃを設けると、書込時間を長くしても、しきい値電圧の飽和現象を確認することはできない。この理由は、電子が界面層７ａｃにトラップされることで浮遊ゲート電極ＦＧから制御ゲート電極ＣＧに抜ける電子量を抑制でき、高電界を緩和できるためであると推定される。
【００２８】
図４は、発明者らがゲート間絶縁膜の積層構造内の炭素濃度を分析した結果を示している。この図４に示すように、界面層７ａｃ付近の領域内では、炭素が１０１９［ａｔｏｍｓ／ｃｍ−３］を超える濃度で含有されており、当該領域内ではその周辺の膜（シリコン酸化膜７ａｂ、シリコン酸化膜７ａｄ）内の炭素濃度に比較して炭素濃度が高い膜として形成されている。しきい値電圧が飽和しない理由は、界面層７ａｃが炭素をより多く含むことで炭素自身がトラップ準位を形成する、または、炭素が存在することでシリコンの未結合手（ダングリングボンド）が界面層７ａｃ付近で増加することが要因であると推定される。
【００２９】
上記構成の製造方法について説明する。
図７に示すように、ｐ型の単結晶のシリコン基板２の表層にＮウェル２ａおよびＰウェル２ｂを順に形成し、シリコン基板２上にゲート絶縁膜５（絶縁膜）を形成する。
【００３０】
次に、図８に示すように、ゲート絶縁膜５上に非晶質シリコンを化学気相成長法により堆積する。この非晶質シリコンは後の熱処理によって多結晶化することで多結晶シリコンに変成され導電層６（浮遊ゲート電極ＦＧ）として構成される。次に、図９に示すように、化学気相成長法によってシリコン窒化膜９を堆積し、次に、化学気相成長法によってシリコン酸化膜１０をハードマスクとして堆積する。
【００３１】
次に、図１０に示すように、フォトレジスト１１を塗布した後、リソグラフィ技術によりパターンニングし、当該レジスト１１をマスクとしてシリコン酸化膜１０をＲＩＥ（Reactive Ion Etching）法により異方性エッチング処理する。次に、レジスト１１をアッシングなどにより剥離する。次に、シリコン酸化膜１０をマスクとしてシリコン窒化膜９をＲＩＥ法により異方性エッチングし、導電層６、ゲート絶縁膜５、およびシリコン基板２の上部をＲＩＥ法により異方性エッチング処理する。これにより、シリコン基板２の表層に素子分離溝３を形成する。
【００３２】
次に、図１１に示すように、塗布技術やＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法などの絶縁膜成膜技術を用いて素子分離溝３内に絶縁膜としてシリコン酸化膜４を埋込む。このとき塗布技術によりポリシラザン系溶剤を塗布して形成した場合には、当該ポリシラザン系溶剤を酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行い高密度化することで塗布型絶縁膜に焼成することでシリコン酸化膜に変成し素子分離絶縁膜４として形成する。
【００３３】
次に、図１２に示すように、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン窒化膜９をストッパーとしてシリコン酸化膜４の上面を平坦化処理する。
【００３４】
次に、図１３に示すように、シリコン窒化膜９との間で高選択性を有する条件において、水で希釈したフッ酸（ＨＦ）溶液によって処理することで、シリコン酸化膜４の上面をシリコン酸化膜２の上面より上方位置で且つ導電層６の上面より下方位置の所定の深さまでエッチバック処理して除去する。次に、図１４に示すように、シリコン窒化膜９を化学薬液等によりエッチング除去して多結晶シリコン層６の上面を露出させる。
【００３５】
次に、図１５に示すように、プラズマ窒化（ラジカル窒化）によりシリコン窒化膜７ａａを成膜する。このシリコン窒化膜７ａａは、シリコン酸化膜４の上面、多結晶シリコン層６の上部側面および上面に沿った領域に形成される。
【００３６】
次に、図１６に示すように、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を例えば８００℃程度の温度で反応させてシリコン窒化膜７ａａ上にシリコン酸化膜７ａｂをＣＶＤ法により堆積する。
【００３７】
次に、シリコン酸化膜７ａｂの形成処理を一旦中断し、シリコン基板２を常圧復帰して大気に暴露する。大気中に基板を暴露することで、大気中に存在するＣＯ２や有機物中の炭素がシリコン酸化膜７ａｂの表面に吸着し、図１７に示すように、シリコン酸化膜７ａｂ上に界面層７ａｃが形成される。次に、シリコン酸化膜の形成処理を再開し、図１８に示すように、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を例えば８００℃程度の温度で反応させてＣＶＤ法により界面層７ａｃ上にシリコン酸化膜７ａｄを堆積する。以上のことから、界面層７ａｃは、シリコン酸化膜７ａｂ、７ａｄを一体のものと見たときに、膜中に炭素濃度が他の部分より高い領域とも定義できる。
【００３８】
界面層７ａｃは、多結晶シリコン層６に近すぎるとリーク電流抑制効果は低くなり、また遠すぎると小さくなるため、その最適位置は、膜種の積層構造、膜厚および素子動作時の電界に依存する。したがって、膜厚は適宜調整すると良い。
【００３９】
次に、図１９に示すように、アルミニウム酸化物（Ａｌ２Ｏ３）膜７ｂをＡＬＤ（Atomic Layer Deposition）法により形成する。なお、ＡＬＤ法のほか、ＣＶＤ法やスパッタリング法などの方法で形成しても良い。このアルミニウム酸化物膜７ｂは、シリコン窒化膜（Ｓｉ３Ｎ４）の比誘電率である約７よりも高い比誘電率特性を有している。次に、図２０に示すようにシリコン酸化膜７ｃａをＣＶＤ法により堆積する。次に、図２Ａおよび図２Ｂに示すように、プラズマ窒化（ラジカル窒化）によりシリコン窒化膜７ｃｂを形成し、その上に導電層８を形成する。
【００４０】
次に、導電層８の上にマスクパターンを形成し、積層膜５〜８のうち導電層８、ゲート間絶縁膜７、多結晶シリコン層６をＲＩＥ法などの異方性エッチング技術を用いて図２Ａの掲載面に平行な方向に沿ってエッチング処理し図２Ａの掲載面に対し垂直な方向に分断する。すると、図２Ｃに示すように、分断領域ＧＶがゲート電極ＭＧを分断するように形成される。
【００４１】
次に、図２Ｃに示すように、分断領域ＧＶを通じてシリコン基板２の表層にソース／ドレイン領域２ａを形成するための不純物をイオン注入する。この後、分断領域ＧＶ内に層間絶縁膜（図示せず）を堆積し、層間絶縁膜内に各種配線用のコンタクトを形成し、上層配線の形成工程に移行するが、本実施形態の特徴には直接関係しないため、その詳細説明を省略する。なお、導電層８は、シリコン層とその上部に形成される金属のシリサイドによって構成されるが、分断領域ＧＶの形成前にシリコン層を堆積するものの、金属による上部シリサイド化工程は、適用する金属材料等に応じて各ゲート電極ＭＧを分断領域ＧＶで分断する前または後の何れのタイミングで行っても良い。
【００４２】
本実施形態によれば、下層絶縁膜７ａがシリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／界面層７ａｃ／シリコン酸化膜７ａｄの積層構造により構成されており、界面層７ａｃがシリコン酸化膜７ａｂおよび７ａｄ間に電荷トラップ層として挟んで設けられているため、特に書込時のリーク電流を抑制できるようになり特性改善を図ることができる。下層絶縁膜７ａが高誘電体絶縁膜７ｂよりも多結晶シリコン層６側に近い位置に形成されているため、書込時のしきい値電圧特性の改善を図ることができる。
【００４３】
特に界面層７ａｃには、炭素がシリコン酸化膜７ａｂ、７ａｄ中の含有量に比較して高濃度に含有されているためリーク電流を抑制できる。特に、界面層７ａｃには炭素が１０１９［ａｔｏｍｓ／ｃｍ−３］以上含有されているためリーク電流を抑制できる。
【００４４】
また、下層絶縁膜７ａを形成するときには、シリコン酸化膜７ａｂを一層形成した後、常圧で大気暴露することで界面層７ａｃを形成しているため、複雑な工程を有することなく電荷トラップ層を容易に形成できる。
【００４５】
尚、上述ではジクロロシランと亜酸化窒素（Ｎ２Ｏ）を例えば８００℃程度の温度で反応させることによってシリコン酸化膜７ａｂ、７ａｄを互いに同一のシリコン酸化膜種（反応ガス）によって形成しているが、これに代えて、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を反応させてＣＶＤ法によりシリコン酸化膜７ａｂを成膜し、その後、トリジメチルアミノシランとオゾンとを反応させてＣＶＤ法によりシリコン酸化膜７ａｄを形成するようにしても良い。すなわち、互いに異なる反応ガスを用いてシリコン酸化膜７ａｂ、７ａｄを形成しても良い。
【００４６】
図５は、発明者らが測定した塩素の有無に応じたシリコン酸化膜のリーク電流特性を示している。この図５においては、シリコン酸化膜が塩素濃度１０１９［ａｔｏｍｓ／ｃｍ−３］以上含んでいる場合と塩素を含んでいない場合との間のリーク電流特性を示している。図６は、発明者らが実験に用いたシリコン酸化膜中の塩素濃度を概略的に示している。
【００４７】
図５に示すように、シリコン酸化膜が塩素を含有している場合には、特に高電界印加時のリーク電流の増加を抑制できることを確認できる。これはシリコン酸化膜中に塩素が存在することで前述の炭素と同様の理由によりリーク電流を抑制できるためと推定されている。すなわち、ゲート間絶縁膜７を構成するシリコン酸化膜７ａｂ、７ａｄ、７ｃａに塩素が含有されていると良い。特に塩素濃度１０１９〜１０２０［ａｔｏｍｓ／ｃｍ−３］の範囲で含んでいると良い。
【００４８】
本実施形態によれば、シリコン酸化膜７ａｂ、７ａｄ、７ｃａには、塩素が１０１９［ａｔｏｍｓ／ｃｍ−３］以上含有されているため、リーク電流を抑制できる。なお、シリコン酸化膜７ａｂ、７ａｄ、７ｃａの何れかに塩素が含有されていればリーク電流を抑制できる。
【００４９】
この場合、高誘電体絶縁膜７ｂと浮遊ゲート電極ＦＧとの間に電子のトラップ量の多いシリコン酸化膜７ａｂ、７ａｄを形成することができ、特に書込時のトラップ効率をより高めることができる。これにより、電荷保持特性の劣化を最小限にしたまま書込しきい値特性の改善を図ることができる。
【００５０】
（第２の実施形態）
図２０ないし図２３は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、界面層７ａｃに代えてシリコン窒化膜を設けたところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００５１】
図２０は、図２Ａに代わる断面図を示しており、図２１は、図２Ｂに代わる断面拡大図を示している。本実施形態では、ゲート間絶縁膜７に代えてゲート間絶縁膜１７が構成されている。図２１に示すように、このゲート間絶縁膜１７は、多結晶シリコン層６側（下層側）から導電層８側（上層側）にかけて、下層絶縁膜７ａに代わる下層絶縁膜１７ａ、中間絶縁膜としての高誘電体絶縁膜７ｂ、上層絶縁膜７ｃに代わる上層絶縁膜１７ｃの積層構造により構成されている。
【００５２】
下層絶縁膜１７ａは、下層シリコン窒化膜７ａａ／下層シリコン酸化膜７ａｂ／シリコン窒化膜７ａｅ／下層シリコン酸化膜７ａｄの積層構造によって構成されている。上層絶縁膜１７ｃは、上層シリコン酸化膜７ｃａ／上層シリコン窒化膜７ｃｂの積層構造によって構成されている。その他の構造は前述実施形態とほぼ同様であるため、その詳細説明を省略する。
【００５３】
上記構造の製造工程について説明する。前述実施形態と同様に、ゲート絶縁膜５上に多結晶シリコン層６、シリコン窒化膜７ａａを順に形成した後、減圧化学気相成長法によりジクロロシランと亜酸化窒素による混合ガスを８００℃程度の温度で反応させることにより、シリコン窒化膜７ａａ上にシリコン酸化膜７ａｂを形成する。次に、ジクロロシランとアンモニアとによる混合ガスを用いてシリコン酸化膜７ａｂ上にシリコン窒化膜７ａｅを形成する。シリコン窒化膜７ａｅは、原子層一層以上の膜厚により形成されている。その他の膜の製造方法は、前述実施形態と同一であるためその説明を省略する。シリコン窒化膜７ａｅの構成領域は、前述実施形態にて述べた構成と同様に、浮遊ゲート電極ＦＧに近すぎるとその効果は小さく、遠すぎても小さくなるため、膜種の積層構造、膜厚および素子動作時の印加電界に依存し、適宜調整すると良い。
【００５４】
図２２は、図３に対応して示すしきい値電圧の書込時間依存性を概略的に表している。この図２２に示すように、シリコン窒化膜７ａｅがシリコン酸化膜７ａｂおよびシリコン酸化膜７ａｄ間に介在して構成されていると、しきい値電圧の飽和状態を抑制し飽和電圧を上昇させられることが確認されている。したがって、シリコン窒化膜７ａｃがシリコン酸化膜７ａｂおよび７ａｄ間に形成されているため、書込時のしきい値電圧特性の改善を図ることができる。図２３は、ゲート間絶縁膜１７の下層絶縁膜１７ａ中にシリコン窒化膜７ａｃを一層のみ設けた場合の書込みしきい値の改善度を示している。この図２３に示すように、シリコン窒化膜７ａｃが厚ければ厚いほど書込しきい値の改善度は高くなることが確認できる。下層絶縁膜１７ａ中の下層シリコン窒化膜７ａｅは、高誘電率絶縁膜７ｂに比較してバリアハイトが高いため、電界印加時のリーク電流を低減できると推定されている。
【００５５】
このような第２の実施形態によれば、下層絶縁膜７ａがシリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／シリコン窒化膜７ａｅ／シリコン酸化膜７ａｄの積層構造によって構成されているため、前述実施形態とほぼ同様の作用効果を奏する。
【００５６】
（第３の実施形態）
図２４は、本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、電荷トラップ層（界面層７ａｃ）を中間絶縁膜（高誘電率絶縁膜７ａｂ）よりも上層の絶縁膜中に設けたところにある。前述実施形態と同一部分（同一性質を有する膜構造）について同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００５７】
前述実施形態で説明したように、各メモリセルの消去時には、周辺回路が消去対象のワード線ＷＬに低電圧（例えば０Ｖ〜２．５Ｖ）を印加すると共にＰウェル２ｂに高電圧を印加する。すると、電子が電荷蓄積層ＦＧからＰウェル２ｂに抜けることによってデータが消去される。この場合、導電層８から電荷蓄積層ＦＧに電子が注入されることになるため、メモリセルトランジスタＴｒｍの消去時のしきい値電圧が飽和する虞がある。
【００５８】
そこで本実施形態では、図２４に示すゲート間絶縁膜２７の層構造を採用している。このゲート間絶縁膜２７は、下層絶縁膜２７ａと、中間絶縁膜としての高誘電体絶縁膜７ｂと、上層絶縁膜２７ｃとの積層構造によって構成されている。下層絶縁膜２７ａは、下層シリコン窒化膜７ａａ／下層シリコン酸化膜７ａｂの積層構造によって構成されている。上層絶縁膜２７ｃは、上層シリコン酸化膜７ｃａ／界面層７ｃｃ／上層シリコン酸化膜７ｃｄ／上層シリコン窒化膜７ｃｂの積層構造により構成されている。
【００５９】
上層シリコン酸化膜７ｃｄは、シリコン酸化膜７ｃａと同一の原料ガスによって同一の製造方法により構成されている。界面層７ｃｃは、前述実施形態にて説明した界面層７ａｃと同一製造方法により構成されている。すなわち、上層絶縁膜２７ｃを形成するときには、シリコン酸化膜７ｃａを一層形成した後、常圧で大気暴露することで界面層７ｃｃを形成している。これにより、複雑な工程を有することなく界面層７ｃｃを電荷トラップ層として容易に形成できる。
【００６０】
本実施形態によれば、界面層７ｃｃが高誘電体絶縁膜７ｂと制御ゲート電極ＣＧとの間に形成されているため、特に消去時のトラップ効率をより高めることができる。これにより、電荷保持特性の劣化を最小限にしたままメモリセルトランジスタＴｒｍのデータ消去時のしきい値電圧の特性の改善を図ることができる。
【００６１】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
第１の実施形態では、下層絶縁膜７ａ中に界面層７ａｃを設けた実施形態を示したが、下層絶縁膜７ａのシリコン酸化膜７ａｂおよび７ａｄ間に他のシリコン酸化膜を挟んだ複数（例えば２層）の界面層７ａｃを設けた積層構造を適用しても良い。
【００６２】
第１の実施形態では、界面層７ａｃの形成方法として、シリコン酸化膜７ａｂの形成終了後、炉内で真空に保持して窒素パージを行い、シリコン酸化膜７ａｄを形成するようにしても良い。このような製造方法でも炭素の含有量を多くして界面層７ａｃを形成できる。すなわち、大気に暴露しなくても界面層７ａｃを形成することができる。
【００６３】
第３の実施形態では、上層絶縁膜２７ｃ中に界面層７ｃｃを設けた実施形態を示したが、上層絶縁膜２７ｃのシリコン酸化膜７ｃａおよび７ｃｄ間に他のシリコン酸化膜を挟んだ複数（例えば２層）の界面層７ｃｃを設けた積層構造を適用しても良い。
【００６４】
第３の実施形態においては、界面層７ｃｃの形成方法として、シリコン酸化膜７ｃａの形成終了後、炉内で真空に保持して窒素パージを行い、シリコン酸化膜７ｃｄを形成するようにしても良い。このような製造方法でも炭素の含有量を多くして界面層７ｃｃを形成できる。すなわち、大気に暴露しなくても界面層７ｃｃを形成することができる。
【００６５】
高誘電体絶縁膜７ｂとしてアルミニウム酸化物（Ａｌ２Ｏ３）膜の単層膜を適用した実施形態を示したが、これに代えて、比誘電率が１０程度のマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度のイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度のハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、およびランタン酸化物（Ｌａ２Ｏ３）の何れか１つの単層膜を適用可能である。また、高誘電体絶縁膜７ｂとして、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウムアルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる膜を適用しても良い。高誘電体絶縁膜７ｂとして、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、サマリウム（Ｓｍ）、タンタル（Ｔａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）の何れか１種の元素を少なくとも含む酸化物もしくは窒化物の膜を適用しても良い。比誘電率がシリコン窒化膜の比誘電率である７よりも高い高誘電体絶縁膜であれば、何れの材料膜を適用しても良い。
【００６６】
前記実施形態では、下層絶縁膜７ａ中のみ、上層絶縁膜２７ｃ中のみに、それぞれ、界面層７ａｃ、７ｃｃを設けた実施形態を示したが、下層絶縁膜７ａ、上層絶縁膜２７ｃの構造をそれぞれ高誘電体絶縁膜７ｂの下層、上層の構造として組み合わせて高誘電体絶縁膜７ｂの上層および下層の何れにも界面層７ａｃ、７ｃｃを設けて構成しても良い。すると、書込／消去特性の両特性を良化できる。
【００６７】
第１の実施形態では、下層絶縁膜７ａ（シリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／界面層７ａｃ／シリコン酸化膜７ａｄ）／高誘電率絶縁膜７ｂ／上層絶縁膜７ｃ（シリコン酸化膜７ｃａ／シリコン窒化膜７ｃｂ）の積層構造によって構成した実施形態を示したが、これに代えて、例えばシリコン酸化膜７ａｂ／界面層７ａｃ／シリコン酸化膜７ａｄ／高誘電率絶縁膜７ｂ／シリコン酸化膜７ｃａによる積層構造に適用しても良い。すなわち、シリコン窒化膜７ａａ、７ｃｂが形成されていない形態に適用しても良い。
【００６８】
第３の実施形態では、下層絶縁膜２７ａ（シリコン窒化膜７ａａ／シリコン酸化膜７ａｂ）／高誘電率絶縁膜７ｂ／上層絶縁膜２７ｃ（シリコン酸化膜７ｃａ／界面層７ｃｃ／シリコン酸化膜７ｃｄ／シリコン窒化膜７ｃｂ）の積層構造によって構成した実施形態を示したが、これに代えて、例えばシリコン酸化膜７ａｂ／高誘電率絶縁膜７ｂ／シリコン酸化膜７ｃａ／界面層７ｃｃ／シリコン酸化膜７ｃｄによる積層構造に適用しても良い。すなわち、シリコン窒化膜７ａａ、７ｃｂが形成されていない形態に適用しても良い。
【００６９】
第２の実施形態では、下層絶縁膜１７ａ（シリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／シリコン窒化膜７ａｅ／シリコン酸化膜７ａｄ）／高誘電率絶縁膜７ｂ／上層絶縁膜１７ｃ（シリコン酸化膜７ｃａ／シリコン窒化膜７ｃｂ）の積層構造によって構成した実施形態を示したが、これに代えて、例えばシリコン酸化膜７ａｂ／シリコン窒化膜７ａｅ／高誘電率絶縁膜７ｂ／シリコン酸化膜７ａｄによる積層構造に適用しても良い。すなわち、シリコン窒化膜７ａａ、７ｃｂが形成されていない形態に適用しても良い。
【００７０】
第２の実施形態では、シリコン窒化膜７ａｅをジクロロシランおよびアンモニアの混合ガスを用いてＣＶＤ法により形成したが、これに代えて、シリコンソースとして、モノシラン、トリクロロシラン、テトラクロロシラン、ヘキサクロロジシラン、ＢＴＢＡＳ（ビターシャリーブチルアミノシラン）などのシラン系のガスを用い、窒素のソースとしてラジカル窒素を用いて形成しても良い。また、シリコン窒化膜７ａｅを、原子層成長法（ＡＬＤ法）によって形成しても良いし、シリコン窒化膜７ａｅに代えてシリコン酸化膜を熱窒化もしくはラジカル窒化することでシリコン酸窒化膜として形成しても良い。
【００７１】
浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの積層構造を備えた不揮発性半導体記憶装置１に適用したが、その他のＮＯＲ型の不揮発性半導体記憶装置などにも適用できる。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態について不揮発性半導体記憶装置内の構造を模式的に示す平面図
【図２Ａ】図１のＡ−Ａ線に沿って示す模式的な断面図
【図２Ｂ】図２ＡのＢ部分の拡大断面図
【図２Ｃ】図１のＣ−Ｃ線に沿って示す模式的な断面図
【図３】しきい値電圧の書込時間依存性を示す図
【図４】炭素濃度の分析結果を示す図
【図５】塩素濃度に依存したリーク電流の印加電界依存性を示す図
【図６】シリコン酸化膜中の塩素濃度を概略的に示す図
【図７】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１）
【図８】製造途中における図１のＡ−Ａ線に沿って示す断面図（その２）
【図９】製造途中における図１のＡ−Ａ線に沿って示す断面図（その３）
【図１０】製造途中における図１のＡ−Ａ線に沿って示す断面図（その４）
【図１１】製造途中における図１のＡ−Ａ線に沿って示す断面図（その５）
【図１２】製造途中における図１のＡ−Ａ線に沿って示す断面図（その６）
【図１３】製造途中における図１のＡ−Ａ線に沿って示す断面図（その７）
【図１４】製造途中における図１のＡ−Ａ線に沿って示す断面図（その８）
【図１５】製造途中における図１のＡ−Ａ線に沿って示す断面図（その９）
【図１６】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１０）
【図１７】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１１）
【図１８】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１２）
【図１９】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１３）
【図２０】本発明の第２の実施形態に係る図２Ａ相当図
【図２１】図２Ｂ相当図
【図２２】図３相当図
【図２３】書込しきい値改善度のシリコン窒化膜膜厚依存性を示す図
【図２４】本発明の第３の実施形態に係る図２Ｂ相当図
【符号の説明】
【００７３】
図面中、２はシリコン基板（半導体基板）、５はゲート絶縁膜、７はゲート間絶縁膜（第２のゲート絶縁膜）、７ａａは下層シリコン窒化膜、７ａｂは下層のシリコン酸化膜、７ａｃは界面層（電荷トラップ層）、７ａｄは下層のシリコン酸化膜、７ｂは高誘電体絶縁膜（中間絶縁膜）、７ｃａは上層のシリコン酸化膜、７ｃｂは上層のシリコン窒化膜、８は導電層（制御ゲート電極層）、ＦＧは浮遊ゲート電極（電荷蓄積層）、ＣＧは制御ゲート電極層を示す。
【図１】
2009147135.tif 000003
【図２Ａ】
2009147135.tif 000004
【図２Ｂ】
2009147135.tif 000005
【図２Ｃ】
2009147135.tif 000006
【図３】
2009147135.tif 000007
【図４】
2009147135.tif 000008
【図５】
2009147135.tif 000009
【図６】
2009147135.tif 000010
【図７】
2009147135.tif 000011
【図８】
2009147135.tif 000012
【図９】
2009147135.tif 000013
【図１０】
2009147135.tif 000014
【図１１】
2009147135.tif 000015
【図１２】
2009147135.tif 000016
【図１３】
2009147135.tif 000017
【図１４】
2009147135.tif 000018
【図１５】
2009147135.tif 000019
【図１６】
2009147135.tif 000020
【図１７】
2009147135.tif 000021
【図１８】
2009147135.tif 000022
【図１９】
2009147135.tif 000023
【図２０】
2009147135.tif 000024
【図２１】
2009147135.tif 000025
【図２２】
2009147135.tif 000026
【図２３】
2009147135.tif 000027
【図２４】
2009147135.tif 000028