(57)【要約】【課題】特定の出力ポートの帯域状態に起因する他の出力ポートの動作効率低下を防止して時間的ロスを解消し、さらに帯域に余裕がある出力ポート宛てのパケットの廃棄を無くすことで動作効率を向上すること。【解決手段】各入力ポート１１Ａ〜１１Ｎの後段に受信ＦＩＦＯ部１２Ａ〜１２Ｎを配備し、各出力ポート１４Ａ〜１４Ｍの前段に配備した出力制御部１３Ａ〜１３Ｍには、その内部にパケット選択要求部２１Ａ〜２１Ｍと送信ＦＩＦＯ部２２Ａ〜２２Ｍを設ける。そして、受信ＦＩＦＯ部１２Ａ〜１２Ｎから送信ＦＩＦＯ部２２Ａ〜２２Ｍへのパケットの伝送速度（伝送レート）を、入力ポート１１Ａ〜１１Ｎがパケットを受信する入力速度（入力レート）より大きくする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチ装置であって、
複数の入力ポートの後段にそれぞれ対応して設けられ、対応する入力ポートから入力されたパケットを一時的に保持する複数の入力バッファ部と、
複数の出力ポートの前段にそれぞれ対応して設けられ、対応する出力ポートから出力するパケットを一時的に保持する複数の出力バッファ部と、
前記入力バッファ部に保持されたパケットの宛先情報に基づいて入力バッファ部から出力バッファ部へのパケットの受け渡しを行なう方路制御部と、
を備え、前記入力バッファ部から出力バッファ部への伝送速度は、前記入力ポートがパケットを受信する入力速度に比して大きいことを特徴とするパケットスイッチ装置。
【請求項２】
前記伝送速度は、全ての入力ポートの入力速度の合計値以上であることを特徴とする請求項１に記載のパケットスイッチ装置。
【請求項３】
前記入力バッファ部と出力バッファ部との間のクロックレートを入力ポートのクロックレートより大きくしたことを特徴とする請求項１または２に記載のパケットスイッチ装置。
【請求項４】
前記入力バッファ部と出力バッファ部との間のデータパラレル数を入力ポートのデータパラレル数より多くしたことを特徴とする請求項１，２または３に記載のパケットスイッチ装置。
【請求項５】
複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチ装置におけるパケットスイッチ方法であって、
複数の入力ポートの後段にそれぞれ対応して設けられた入力バッファ部が、対応する入力ポートから入力されたパケットを一時的に保持する入力バッファステップと、
前記入力バッファ部に保持されたパケットの宛先情報に基づいて、入力バッファ部から取り出したパケットを出力ポート側に設けた出力バッファ部に送る方路制御ステップと、
前記出力バッファ部が前記パケットを一時的に保持する出力バッファステップと、
前記出力バッファからパケットを順次読み出して出力する出力ステップと、
を含み、前記入力バッファ部から出力バッファ部への伝送速度は、前記入力ポートがパケットを受信する入力速度に比して大きいことを特徴とするパケットスイッチ方法。
【請求項６】
前記伝送速度は、全ての入力ポートの入力速度の合計値以上であることを特徴とする請求項５に記載のパケットスイッチ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチ装置およびパケットスイッチ方法に関し、特に受信したパケットに含まれる宛先情報に基づいて送出ルートを切り替えるパケットスイッチ装置およびパケットスイッチ方法に関する。
【背景技術】
【０００２】
従来より、例えばローカルエリアネットワーク（ＬＡＮ：Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）と、広域ネットワーク（ＷＡＮ：Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ  ）とを接続し、クライアント／サーバ・モデルのコンピュータ間等のインターネット通信、又はイントラネット通信等のデータ通信を可能にするパケットスイッチング装置（ルータ装置）が利用されている。
【０００３】
また、パケット通信のような可変レートの通信を固定レートの通信とを混在させてスイッチ制御するスイッチ装置も利用されている（例えば特許文献１参照。）。
【０００４】
ここで、パケットスイッチの中継方式は大きく分類してストアアンドフォワード方式、カットスルー方式、フラグメントフリー方式があり、入力パケットを全て受信し、正常性のチェック後に出力ポートを決定するストアアンドフォワード方式では入力パケットを蓄積するためにＦＩＦＯメモリが入力バッファとして使用されることが多い。
【０００５】
従来のパケットスイッチ装置の構成を図１６に、その動作イメージ図を図１７に示す。図１６に示した構成では、入力ポート１１１Ａから入力されたパケットデータは一旦受信ＦＩＦＯ部１１２Ａに蓄積され、入力ポート１１１Ｂから入力されたパケットデータは一旦受信ＦＩＦＯ部１１２Ｂに蓄積される。
【０００６】
方路選択部１１３Ｃは、受信ＦＩＦＯ部１１２Ａ，１１２Ｂに蓄積されたパケットのうち、出力ポート１１４Ｃから出力するパケットを選択して読み出し、方路選択部１１３Ｄは、受信ＦＩＦＯ部１１２Ａ，１１２Ｂに蓄積されたパケットのうち、出力ポート１１４Ｄから出力するパケットを選択して読み出すことでパケットの方路制御する。
【０００７】
ここで、入力ポート１１１Ａ，１１１Ｂの帯域はそれぞれ１Ｇｂｐｓ、出力ポート１１４Ｃ、１１４Ｄの帯域がそれぞれ１Ｇｂｐｓであり、入力ポート１１１Ａ、１１１Ｂから出力ポート１１４Ｃ宛てのパケットが集中した場合の動作を図１７に基づいて説明する。
【０００８】
入力ポート１１１Ａ，１１１Ｂとも帯域は１Ｇｂｐｓであり、受信ＦＩＦＯ部１１２Ａ，１１２Ｂからも１ＧｂｐｓでＲｅａｄするが、出力ポート１１４Ｃの出力帯域が１Ｇｂｐｓである。そのため、受信ＦＩＦＯ部１１２Ａ，１１２Ｂから出力ポート１１４Ｃ宛てのパケットが入力され続けると出力ポート１１４Ｃの帯域を越えてしまうので、その際は受信ＦＩＦＯ部１１２Ａ，１１２ＢからのＲｅａｄを一時的に停止することとなる。
【０００９】
この際に、入力ポート１１１Ｂから出力ポート１１４Ｄ向けのパケットまで出力ポート１１４Ｃの状況に伴うＲｅａｄ一時停止の影響を受け、出力ポート１１４Ｄについては、帯域にまだ余裕があるにも関わらず出力できずに待たされて、結果的に期待する性能が出せなくなってしまう。
【００１０】
また、受信ＦＩＦＯ部の待ちうけ限界を超えた場合は、出力ポート１１４Ｃ向けのパケットに加え、出力帯域にまだ余裕がある出力ポート１１４Ｄ向けのパケットまで廃棄されてしまう可能性がある。
【００１１】
【特許文献１】特開２０００−３３３２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の技術では、受信帯域が規定された複数の入力ポートから受信したパケットをそれぞれ方路選択して宛先の出力ポートに送出するパケットスイッチにおいて、特定出力ポート宛てのパケットが集中してその出力ポートの使用帯域の上限に近づくと受信ＦＩＦＯからのＲｅａｄを一時的に停止するが、これによって帯域に余裕のある他の出力ポート宛てのパケットも受信ＦＩＦＯにて待たされてしまい、期待した性能が出ないという課題がある。
【００１３】
また、受信ＦＩＦＯ部の深さ（容量）と特定出力ポートへの集中の度合いによっては、受信ＦＩＦＯ部で吸収しきれず、出力帯域に余裕があるにも関わらず受信ＦＩＦＯにてパケットが廃棄されてしまう可能性もあるという問題点があった。
【００１４】
本発明は、上述した従来技術における問題点を解消し、課題を解決するためになされたものであり、特定の出力ポートの帯域状態に起因する他の出力ポートの動作効率低下を防止して時間的ロスを解消し、さらに帯域に余裕がある出力ポート宛てのパケットの廃棄を無くすことで動作効率を向上したパケットスイッチ装置およびパケットスイッチ方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するために、本発明は、複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチ装置において、複数の入力ポートの後段に入力バッファ部を設けるとともに、複数の出力ポートの前段に出力バッファ部を設ける。そして、入力バッファ部から出力バッファ部への伝送速度を入力ポートにおける入力速度に比して大きくする。
【発明の効果】
【００１６】
本発明によれば、入力バッファをその蓄積速度以上の速度で読み出すことで、特定の出力ポートの帯域状態に起因する他の出力ポートの動作効率低下を防止して時間的ロスを解消し、さらに帯域に余裕がある出力ポート宛てのパケットの廃棄を無くすことで動作効率を向上したパケットスイッチ装置およびパケットスイッチ方法を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明にかかるパケットスイッチ装置およびパケットスイッチ方法の実施例を図面に基づいて詳細に説明する。
【実施例】
【００１８】
図１は、本発明にかかるパケットスイッチ装置の基本的な回路構成について説明する説明図である。同図に示したパケットスイッチ装置１は、Ｎ対Ｍの切り替えを行うパケットスイッチであり、Ｎ個の入力ポート１１Ａ〜１１ＮとＭ個の出力ポート１４Ａ〜１４Ｍを有する。
【００１９】
各入力ポート１１Ａ〜１１Ｎの後段には、受信ＦＩＦＯ部１２Ａ〜１２Ｎが配備され、エラーパケット廃棄用とルート切り替え用の待ち合わせに用いられる。また、各出力ポート１４Ａ〜１４Ｍの前段に配備された出力制御部１３Ａ〜１３Ｍは、その内部にパケット選択要求部２１Ａ〜２１Ｍと送信ＦＩＦＯ部２２Ａ〜２２Ｍを有する。
【００２０】
パケット選択要求部２１Ａ〜２１Ｍは、受信ＦＩＦＯ部１２Ａ〜１２Ｎに蓄積されたパケットの宛先情報（方路情報）に基づいて受信ＦＩＦＯ部１２Ａ〜１２Ｎから送信ＦＩＦＯ部２２Ａ〜２２Ｍへのパケットの受け渡しを制御する方路制御部である。送信ＦＩＦＯ部２２Ａ〜２２Ｍは、出力レート調整用の待ち合わせ用の出力バッファであり、パケットは一旦このバッファに蓄積された後、出力ポート１４Ａ〜１４Ｍから出力される。
【００２１】
さらに、パケットスイッチ装置１では、受信ＦＩＦＯ部１２Ａ〜１２Ｎから送信ＦＩＦＯ部２２Ａ〜２２Ｍへのパケットの伝送速度（伝送レート）を、入力ポート１１Ａ〜１１Ｎがパケットを受信する入力速度（入力レート）より大きくすることで、特定の出力ポートにパケットが集中しても、他の出力ポートで動作効率が低下して時間的ロスを発生したり、パケットの廃棄が発生することを防止して全体の動作効率を向上している。
【００２２】
受信ＦＩＦＯ部と送信ＦＩＦＯ部との伝送レートについては、全ての入力ポートの入力レートの合計値以上とすることが望ましい。図１に示したパケットスイッチ装置１は、Ｎ個の入力ポートが同一の入力レートであり、伝送レートは入力レートのＮ倍の速度である場合を示している。
【００２３】
つづいて、２つの入力ポートから入力されるパケットデータを２つの出力ポートに振り分ける（２×２）パケットスイッチ装置を例に、その動作を説明する。図２は、本発明の回路構成(２×２の構成例)、図３はその動作イメージ図である。
【００２４】
図２に示した構成では、パケットスイッチ装置２は、２つの入力ポート１１Ａ，１１Ｂと２つの出力ポート１４Ｃ，１４Ｄを有する。入力ポート１１Ａは、装置外部の端末であるＣＰＵ（Central Processing Unit）３Ａからパケットを受信し、入力ポート１１Ｂは、装置外部の端末であるＣＰＵ３Ｂからパケットを受信する。また、出力ポート１１Ｃは、装置外部の端末であるＣＰＵ４Ｃにパケットにパケットを送出し、出力ポート１１Ｄは、装置外部の端末であるＣＰＵ４Ｄにパケットにパケットを送出する。
【００２５】
入力ポート１１Ａ，１１Ｂの入力レートはそれぞれ１Ｇｂｐｓ、出力ポート１４Ｃ，１４Ｄの出力レートも１Ｇｂｐｓである。そして、受信ＦＩＦＯ部１２Ａ，１２Ｂからのパケットの読み出し（Ｒｅａｄ）は、出力ポート１１Ａ，１１Ｂの入力レート（受信帯域）を上回る２Ｇｂｐｓで行なう。また、各出力ポート単位にパケット選択要求部の後段に送信ＦＩＦＯ部２２Ｃ,２３Ｄを配備して、パケットの廃棄ポイントを受信ＦＩＦＯから送信ＦＩＦＯに変更している。
【００２６】
図３は、２ＧｂｐｓでのＲｅａｄ方法として、入力の２倍のクロック速度でＲｅａｄする動作を説明する説明図である。同図に示した動作例では、入力ポート１１Ａには出力ポート１４Ｃ宛のパケットが集中し、入力ポート１１Ｂには出力ポート１４Ｃ宛のパケットと出力ポート１４Ｄ宛のパケットが混在している。
【００２７】
しかし入力のクロックの２倍のクロック速度で受信ＦＩＦＯ部１２Ａ，１２Ｂからパケットを読み出て送信ＦＩＦＯ部１４Ｃ，１４Ｄに蓄積するため、出力ポート１４Ｃにパケットが集中しても出力ポートから１４Ｄからのパケット送出に遅れが発生することはない。
【００２８】
なお、クロック速度を上げるほかに、データのパラレル数を上げることで送受信ＦＩＦＯ間の伝送速度を上げるように構成することもできる。
【００２９】
パケットスイッチ装置２の具体的な動作としては、まず、入力ポート１１Ａおよび入力ポート１１Ｂから入力されたパケットはそれぞれ受信ＦＩＦＯ部１２Ａ，１２Ｂに格納され、１つ以上のパケットデータを格納した受信ＦＩＦＯ部は次に送出するパケット（ＦＩＦＯ内で最も先に受信したパケット)の方路情報をパケット選択要求部２１Ｃ，２１Ｄに通知する。方路情報は受信ＦＩＦＯ内に送出すべきパケットデータが存在すること及び、そのパケットが出力ポート１４Ｃ宛か出力ポート１４Ｄ宛かを表している。
【００３０】
パケット選択要求部２１Ｃ，２１Ｄはそれぞれ受信ＦＩＦＯ部１２Ａ，１２Ｂの両方の方路情報を参照し、自方路宛の方路情報を送出しているどちらか一方の受信ＦＩＦＯ部を選択し、パケット要求を送出する。両方の受信ＦＩＦＯ部からの方路情報が共に自方路宛だった場合にはラウンドロビンあるいはその他の選択アルゴリズムを使用して、どちらか一方のみにパケット要求を行う。
【００３１】
パケット要求を受け取った受信ＦＩＦＯ部はパケット選択要求部２１Ｃ，２１Ｄの両方に対しパケットデータを送出する。その際、パケットデータを送出する速度は受信ＦＩＦＯ部が受信した速度の２倍でおこなうこととする。
【００３２】
図４は、パケットスイッチ内部のデータフォーマット例を説明する説明図である。パケットデータはデータが有効な期間を示すデータイネーブルと共に送出されるシリアルまたはパラレルｂｉｔのデータであり、データがパラレルｂｉｔの場合にはパケット末尾でパラレルｂｉｔ数に満たない有効データ数を表すデータ剰余信号を伴う場合が有る。
【００３３】
パケット選択要求部２１Ｃ，２１Ｄはパケット要求を行った側の受信ＦＩＦＯ部からのパケットデータを選択し、そのままの速度(受信ＦＩＦＯ部が受信した速度の２倍)で送信ＦＩＦＯ部２２Ｃ，２２Ｄに送出する。受信ＦＩＦＯ部１２Ａ，１２Ｂはパケット選択要求部２１Ｃ，２１Ｄ両方に対して同じパケットデータを送出するので、パケット要求を行わない側の受信ＦＩＦＯ部からのパケットデータは選択しない。
【００３４】
送信ＦＩＦＯ部２２Ｃ，２２Ｄはパケット要求選択部２１Ｃ，２１Ｄから受け取ったパケットデータを格納し、出力ポート側に送出する。その際、出力ポートへの送出速度は任意であり、ＣＰＵ４Ｃ及びＣＰＵ４Ｄとの間の規定に従う。
【００３５】
もしも送信ＦＩＦＯ部２２Ｃ，２２Ｄの容量を超えるパケットデータがパケット要求選択部２１Ｃ，２１Ｄから送られてきた場合は、送信ＦＩＦＯ部２１Ｃ，２１ＤのＷｒｉｔｅ側で廃棄を行う。
【００３６】
つぎに、受信ＦＩＦＯ部の回路構成について図５を参照して説明する。同図に示した受信ＦＩＦＯ部１２は、ＤｕａｌＰｏｒｔ構成のＲＡＭ３０により実現され、ＲＡＭ３０のＷｒｉｔｅＰｏｒｔとＲｅａｄＰｏｒｔのＤａｔａ幅、クロック速度は異なる値を持つことができる。（Ｒｅａｄ速度をＷｒｉｔｅ速度より早くする場合には、データのパラレル数を上げる、又はＲｅａｄクロックを早くするという２つの方法のいずれか、もしくは両方によって実現する。）
【００３７】
図６は、受信ＦＩＦＯ部１２内のパケット格納イメージを説明する説明図であり、同図に示すように受信ＦＩＦＯではパケットデータに加えて方路情報を保持する。Ｗｒｉｔｅ制御部３４は、受信したデータを書き込むアドレスとＲＡＭ３０に対するＷｒｉｔｅ Ｅｎａｂｌｅを管理すると共に、現在Ｗｒｉｔｅ中パケットの先頭アドレスを保持する機能を持つ。また、１パケット分のデータＷｒｉｔｅが完了したらＦＩＦＯ内パケット数監視部３５に通知する。
【００３８】
宛先判定部３１はパケットデータを参照し、宛先の判定を行う。宛先は方路情報という形でパケットデータの先頭に付与した形で受信ＦＩＦＯに書き込むが、方路の判定が完了するのはパケットの先頭データ受信後であるため、パケット先頭データの格納する前に方路情報を格納する領域をあらかじめ空けておき、方路判定が完了した後で、空けておいた領域に方路情報を書き込む。
【００３９】
ＦＩＦＯ内パケット数監視部３５はＷｒｉｔｅ完了とＲｅａｄ完了の情報からＦＩＦＯ内部にＲｅａｄ可能なパケットが存在するか否かを判断し、Ｒｅａｄ可能なパケットが存在すれば方路情報通知部３６に通知する。
【００４０】
方路情報通知部３６は送出可能なデータが存在することをＦＩＦＯの先頭に格納されている方路情報と共に送出する。
【００４１】
Ｒｅａｄ制御部３７はＲｅａｄアドレスの制御を行い、送信要求を受信したら１パケット分のデータのＲｅａｄ制御を行い、Ｒｅａｄが完了したらＦＩＦＯ内パケット数監視部３５に通知する。
【００４２】
つぎに、パケット選択要求部の回路構成について図７を参照して説明する。同図にしめしたように、パケット選択要求部１２は、その内部にパケット選択制御部４１、パケット要求生成部４２およびセレクタ４３を有する。
【００４３】
パケット選択制御部４１は受け取った方路情報を参照し、自方路宛のパケットが送信可能な受信ＦＩＦＯを選択し、パケット要求生成部４２とセレクタ部４３に通知する。パケット要求生成部４２は受信ＦＩＦＯに対してパケット要求を行う。
【００４４】
セレクタ部４３はパケット要求を行った側から入力されるパケットデータのみを送信ＦＩＦＯ側に透過させる。なお、パケット選択要求部２１はパケット単位で動作し、あるパケットデータを受信中は新たなパケット要求を行わず、セレクタの切替も行わない。
【００４５】
つぎに、送信ＦＩＦＯ部の回路構成について図８を参照して説明する。同図に示した送信ＦＩＦＯ部２２は、ＤｕａｌＰｏｒｔ構成のＲＡＭ５０により実現され、ＲＡＭ５０のＷｒｉｔｅＰｏｒｔとＲｅａｄＰｏｒｔのＤａｔａ幅、クロック速度は異なる値を持つことができる。（Ｗｒｉｔｅ速度にかかわらず、送信Ｐｏｒｔに必要なＤａｔａ幅、クロック速度でのＲｅａｄを実現する。）
【００４６】
図９は、送信ＦＩＦＯ部２２内のパケット格納イメージを説明する説明図であり、同図に示すように送信ＦＩＦＯでは方路情報を保持せず、パケットデータのみが蓄積される。Ｗｒｉｔｅ制御部５１では受信したデータを書き込むアドレスとＲＡＭ５０に対するＷｒｉｔｅ  Ｅｎａｂｌｅを管理すると共に、現在Ｗｒｉｔｅ中パケットの先頭アドレスを保持する機能を持つ。また、１パケット分のデータＷｒｉｔｅが完了したらＦＩＦＯ内パケット数監視部５３に通知する。
【００４７】
ＦＩＦＯ内パケット数監視部５３はＷｒｉｔｅ完了とＲｅａｄ完了の情報からＦＩＦＯ内部にＲｅａｄ可能なパケットが存在するか否かを判断し、Ｒｅａｄ可能なパケットが存在すればＲｅａｄ制御部５４に通知する。
【００４８】
Ｒｅａｄ制御部５４はＲｅａｄアドレスの制御を行い、パケット単位でのＲｅａｄ制御を行い、Ｒｅａｄが完了したらＦＩＦＯ内パケット数監視部５３に通知する。
【００４９】
容量監視部５２はＷｒｉｔｅアドレスとＲｅａｄアドレスを監視し、ＷｒｉｔｅアドレスがＲｅａｄアドレスに近づいたら、ＦＩＦＯ  ＦｕｌｌとしてＷｒｉｔｅ中パケットの廃棄要求を行う。
【００５０】
パケットの廃棄は、Ｗｒｉｔｅ制御部にて現在Ｗｒｉｔｅ中のパケットの末尾までＲＡＭ５３のＷｒｉｔｅ  Ｅｎａｂｌｅを落とすと共に、ＷｒｉｔｅアドレスをＷｒｉｔｅ中パケットの先頭位置まで戻すことにより行われる。
【００５１】
以上、説明したように２×２のパケットスイッチ装置２の動作において、受信ＦＩＦＯのＲｅａｄ速度をＷｒｉｔｅ速度の２倍とすることで各々の送信ＦＩＦＯへのＷｒｉｔｅ速度が２倍となる。これは入力ポート１１Ａ，１１Ｂからのデータ受信速度を合わせた量に等しいため、ブロッキングが発生せず、受信ＦＩＦＯ内にパケットデータが滞留しない。なお、この構成では出力ポートの帯域を越えるパケットが一つのポートの集中した場合、送信ＦＩＦＯ部の書き込み側で廃棄される。
【００５２】
つぎに、本発明の変形例について説明する。図１０は、出力ポート側からデータ停止要求を受け付ける場合のパケットスイッチ装置の構成について説明する説明図である。同図に示したパケットスイッチ装置５は、送信ＦＩＦＯ部２２Ｘ，２２ＹそれぞれＣＰＵ４Ｘ，４Ｙからのデータ停止要求が入力される以外は図２に示したパケットスイッチ装置２と同様の動作となる。
【００５３】
図１１は、送信ＦＩＦＯ部２２Ｘ，２２Ｙの回路構成を示す構成図である。同図に示した送信ＦＩＦＯ部２２Ｘ，２２ＹはＤｕａｌＰｏｒｔ構成のＲＡＭ５０により実現され、ＲＡＭ５０のＷｒｉｔｅＰｏｒｔとＲｅａｄＰｏｒｔのＤａｔａ幅、クロック速度は異なる値を持つことができる。（Ｗｒｉｔｅ速度にかかわらず、送信Ｐｏｒｔに必要なＤａｔａ幅、クロック速度でのＲｅａｄを実現する。）
【００５４】
送信ＦＩＦＯ内のパケット格納イメージは図８と同様である。また、Ｗｒｉｔｅ制御部５１では受信したデータを書き込むアドレスとＲＡＭ５０に対するＷｒｉｔｅ  Ｅｎａｂｌｅを管理すると共に、現在Ｗｒｉｔｅ中パケットの先頭アドレスを保持する機能を持つ。また、１パケット分のデータＷｒｉｔｅが完了したらＦＩＦＯ内パケット数監視部５３に通知する。
【００５５】
ＦＩＦＯ内パケット数監視部５３はＷｒｉｔｅ完了とＲｅａｄ完了の情報からＦＩＦＯ内部にＲｅａｄ可能なパケットが存在するか否かを判断し、Ｒｅａｄ可能なパケットが存在すればＲｅａｄ制御部５５に通知する。
【００５６】
Ｒｅａｄ制御部５５はＲｅａｄアドレスの制御を行い、データ停止要求を受けていない場合にのみパケット単位でのＲｅａｄ制御を行い、Ｒｅａｄが完了したらＦＩＦＯ内パケット数監視部５３に通知する。容量監視部５２はＷｒｉｔｅアドレスとＲｅａｄアドレスを監視し、ＷｒｉｔｅアドレスがＲｅａｄアドレスに近づいたら、ＦＩＦＯ  ＦｕｌｌとしてＷｒｉｔｅ中パケットの廃棄要求を行う。
【００５７】
パケットの廃棄は、Ｗｒｉｔｅ制御部５１にて現在Ｗｒｉｔｅ中のパケットの末尾までＲＡＭ５０のＷｒｉｔｅ  Ｅｎａｂｌｅを落とすと共に、ＷｒｉｔｅアドレスをＷｒｉｔｅ中パケットの先頭位置まで戻すことにより行われる。
【００５８】
この構成では送信ＦＩＦＯへのデータ書き込み可能か否かにかかわらず受信ＦＩＦＯのＲｅａｄを停止しない（送信ＦＩＦＯのデータ書き込みができない場合には、送信ＦＩＦＯ部が受信ＦＩＦＯからパケットを受け取った上で廃棄する）ためブロッキングが発生せず、受信ＦＩＦＯ内にパケットデータが滞留しない。
【００５９】
また、本発明の変形例として、外部からのパケット入力受け付けに加えて試験パケットを生成する機能を持たせてもよい。図１２は、１つの入力ポートから入力されるパケットデータとパケットスイッチ内部の試験パケット生成部で生成される試験パケットを２つの出力ポートに振り分けるパケットスイッチの構成例である。
【００６０】
同図に示したパケットスイッチ装置６は、１つの入力ポートから入力されるデータの代わりに試験パケット生成部１２αが生成する試験パケットが振り分け対象となる以外は図２に示したパケットスイッチ装置２と同様の構成および動作である。
【００６１】
図１３に試験パケット生成部１２αの回路構成を示す。同図に示したように、試験パケットと生成部１２αは、その内部に生成制御部６１、パケット生成部６２、方路情報生成部６３を有する。
【００６２】
生成制御部６１は、予め定められた設定に従って試験パケットの生成タイミング及び送出方路を決定し、方路情報生成部６３に通知する。また、生成要求を受信した場合にはパケット生成部６２に対して生成要求を送出する。
【００６３】
方路情報生成部６３は試験パケットの生成タイミングに合わせて送出可能なデータが存在することを方路情報と共に送出する。パケット生成部６２は生成要求を受信した場合に試験パケットを生成して送出する。
【００６４】
また、本発明の変形例として、パケットの一部を終端させるように構成してもよい。図１４は、２つの入力ポートから入力されるパケットデータを１つの出力ポートとパケット終端部に振り分けるパケットスイッチ装置の構成例である。
【００６５】
同図に示したパケットスイッチ装置７は、出力ポートの代わりにパケットスイッチ内部でパケットを終端するパケット終端部２２βが振り分け先となる以外は図２に示したパケットスイッチ装置２と同様の構成および動作である。
【００６６】
また、図１５に示したように３×３のパケットスイッチ装置を構成することもできる。同図に示したパケットスイッチ装置８は、３つの入力ポートから入力されるパケットデータを受信ＦＩＦＯ部１２Ａ，１２Ｂ，１２Ｃ、３つのパケット選択要求部２１Ｘ，２１Ｙ，２１Ｚ、３つの送信ＦＩＦＯ部２２Ｘ，２２Ｙ，２２Ｚを経て、３つの出力ポートに振り分けるパケットスイッチである。
【００６７】
このパケットスイッチ装置８では、受信ＦＩＦＯのＲｅａｄ速度をＷｒｉｔｅ速度の３倍とすることで各々の送信ＦＩＦＯへのＷｒｉｔｅ速度が３倍となり、受信ポート（Ａ） 、（Ｂ） 及び（Ｃ）からのデータ受信速度を合わせた量に等しいため、ブロッキングが発生せず、受信ＦＩＦＯ内にパケットデータが滞留しない。
【００６８】
以上説明してきたように、本実施例にかかるパケットスイッチ装置は、受信ＦＩＦＯからのＲｅａｄを入力ポートの受信帯域を上回る速度で行うので、受信ＦＩＦＯでの待ち合わせが不要となり、特定の出力ポートの帯域状態に起因する時間的ロスを解消できる。
【００６９】
また、廃棄ポイントを送信ＦＩＦＯにしたことで、対象ポート宛ての送信帯域を超えた分のパケットのみが廃棄されるため、帯域に余裕がある出力ポート宛てのパケットの廃棄が解消できる。
【００７０】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
【００７１】
（付記１）複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチ装置であって、
複数の入力ポートの後段にそれぞれ対応して設けられ、対応する入力ポートから入力されたパケットを一時的に保持する複数の入力バッファ部と、
複数の出力ポートの前段にそれぞれ対応して設けられ、対応する出力ポートから出力するパケットを一時的に保持する複数の出力バッファ部と、
前記入力バッファ部に保持されたパケットの宛先情報に基づいて入力バッファ部から出力バッファ部へのパケットの受け渡しを行なう方路制御部と、
を備え、前記入力バッファ部から出力バッファ部への伝送速度は、前記入力ポートがパケットを受信する入力速度に比して大きいことを特徴とするパケットスイッチ装置。
【００７２】
（付記２）前記伝送速度は、全ての入力ポートの入力速度の合計値以上であることを特徴とする付記１に記載のパケットスイッチ装置。
【００７３】
（付記３）前記入力バッファ部と出力バッファ部との間のクロックレートを入力ポートのクロックレートより大きくしたことを特徴とする付記１または２に記載のパケットスイッチ装置。
【００７４】
（付記４）前記入力バッファ部と出力バッファ部との間のデータパラレル数を入力ポートのデータパラレル数より多くしたことを特徴とする付記１，２または３に記載のパケットスイッチ装置。
【００７５】
（付記５）複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチ装置におけるパケットスイッチ方法であって、
複数の入力ポートの後段にそれぞれ対応して設けられた入力バッファ部が、対応する入力ポートから入力されたパケットを一時的に保持する入力バッファステップと、
前記入力バッファ部に保持されたパケットの宛先情報に基づいて、入力バッファ部から取り出したパケットを出力ポート側に設けた出力バッファ部に送る方路制御ステップと、
前記出力バッファ部が前記パケットを一時的に保持する出力バッファステップと、
前記出力バッファからパケットを順次読み出して出力する出力ステップと、
を含み、前記入力バッファ部から出力バッファ部への伝送速度は、前記入力ポートがパケットを受信する入力速度に比して大きいことを特徴とするパケットスイッチ方法。
【００７６】
（付記６）前記伝送速度は、全ての入力ポートの入力速度の合計値以上であることを特徴とする付記５に記載のパケットスイッチ方法。
【００７７】
（付記７）前記入力バッファ部と出力バッファ部との間のクロックレートを入力ポートのクロックレートより大きくしたことを特徴とする付記５または６に記載のパケットスイッチ方法。
【００７８】
（付記８）前記入力バッファ部と出力バッファ部との間のデータパラレル数を入力ポートのデータパラレル数より多くしたことを特徴とする付記５，６または７に記載のパケットスイッチ方法。
【産業上の利用可能性】
【００７９】
以上のように、本発明は、複数の入出力ポート間でパケットスイッチングを行なうパケットスイッチに有用であり、特にパケットスイッチにおける動作効率の向上に適している。
【図面の簡単な説明】
【００８０】
【図１】本発明にかかるパケットスイッチ装置の基本的な回路構成について説明する説明図である。
【図２】入力と出力がそれぞれ２ポートの場合の回路構成例である。
【図３】図２に示したパケットスイッチ装置の動作説明する説明図である。
【図４】パケットスイッチ内部のデータフォーマット例を説明する説明図である。
【図５】受信ＦＩＦＯ部の回路構成について説明する説明図である。
【図６】受信ＦＩＦＯ部１２内のパケット格納イメージを説明する説明図である。
【図７】パケット選択要求部の回路構成について説明する説明図である。
【図８】送信ＦＩＦＯ部の回路構成について説明する説明図である。
【図９】送信ＦＩＦＯ部２２内のパケット格納イメージを説明する説明図である。
【図１０】出力ポート側からデータ停止要求を受け付ける場合のパケットスイッチ装置の構成について説明する説明図である。
【図１１】送信ＦＩＦＯ部２２Ｘ，２２Ｙの回路構成を示す構成図である。
【図１２】１つの入力ポートから入力されるパケットデータとパケットスイッチ内部の試験パケット生成部で生成される試験パケットを２つの出力ポートに振り分けるパケットスイッチの構成例である。
【図１３】試験パケット生成部１２αの回路構成を示す構成図である。
【図１４】２つの入力ポートから入力されるパケットデータを１つの出力ポートとパケット終端部に振り分けるパケットスイッチ装置の構成例である。
【図１５】入力と出力がそれぞれ３ポートの場合の回路構成例である。
【図１６】従来のパケットスイッチ装置の構成を説明する構成図である。
【図１７】従来のパケットスイッチ装置の動作を説明する説明図である。
【符号の説明】
【００８１】
１，２，５〜７  パケットスイッチ装置
３Ａ，３Ｂ，４Ｘ，４Ｙ，４Ｚ  ＣＰＵ
１１Ａ〜１１Ｎ  入力ポート
１２，１２Ａ〜１２Ｎ，１２α  受信ＦＩＦＯ部
１３Ａ〜１３Ｍ  出力制御部
１４Ａ〜１４Ｍ  出力ポート
２１Ａ〜２１Ｍ，２１Ｘ，２１Ｙ，２１Ｚ  パケット選択要求部
２２Ａ〜２２Ｍ，２２Ｘ，２２Ｙ，２２Ｚ  送信ＦＩＦＯ部
２２β  パケット終端部
３０，５０    ＲＡＭ
３１    宛先判定部
３２    方路情報生成部
３３，４３    セレクタ
３４，５１    Ｗｒｉｔｅ制御部
３５，５３    ＦＩＦＯ内パケット数監視部
３６    方路情報通知部
３７，５４，５５    Ｒｅａｄ制御部
４１    パケット選択制御部
４２    パケット要求生成部
５２    容量監視部
６１    生成制御部
６２    パケット生成部
６３    方路情報生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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