(57)【要約】      （修正有）【課題】抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供する。【解決手段】基板１０と、基板１０上に配置された第１の電極１１および第２の電極１３と、第１および第２の電極の間に配置された抵抗変化部１２とを含み、第１および第２の電極の間の電気抵抗値が異なる２以上の状態が存在し、第１および第２の電極を介して抵抗変化部１２に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子１であって、第１の電極１１と絶縁膜１４との積層構造を有する積層体１５が基板１０上に配置され、抵抗変化部１２は、その側面が第１の電極１１および絶縁膜１４の双方の側面に接するように積層体１５と接しており、抵抗変化部１２と第２の電極１３とが、各々の側面において互いに接している素子とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板上に配置された第１の電極および第２の電極と、前記第１および第２の電極の間に配置された抵抗変化部と、を含み、
前記第１および第２の電極の間の電気抵抗値が異なる２以上の状態が存在し、
前記第１および第２の電極を介して前記抵抗変化部に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
前記第１の電極と絶縁膜との積層構造を有する積層体が、前記基板上に配置され、
前記抵抗変化部は、その側面が前記第１の電極および前記絶縁膜の双方の側面に接するように、前記積層体と接しており、
前記抵抗変化部と前記第２の電極とは、各々の側面において互いに接している、抵抗変化素子。
【請求項２】
前記積層構造における前記第１の電極と前記絶縁膜との積層方向が、前記基板の主面に垂直である請求項１に記載の抵抗変化素子。
【請求項３】
前記積層構造において、前記第１の電極が前記絶縁膜により狭持されている請求項１に記載の抵抗変化素子。
【請求項４】
前記第１の電極における前記抵抗変化部と接する側面と、前記絶縁膜における前記抵抗変化部と接する側面とが、同一平面上にある請求項１に記載の抵抗変化素子。
【請求項５】
前記積層体は、２以上の前記第１の電極および前記絶縁膜が交互に積層された積層構造を有し、
前記２以上の第１の電極から選ばれる少なくとも２つの電極が、共通の前記抵抗変化部と接している請求項１に記載の抵抗変化素子。
【請求項６】
前記２以上の第１の電極の全てが、共通の前記抵抗変化部と接している請求項５に記載の抵抗変化素子。
【請求項７】
前記少なくとも２つの電極における前記抵抗変化部と接する側面が、同一平面上にある請求項５に記載の抵抗変化素子。
【請求項８】
前記抵抗変化部は、前記基板の主面に垂直な方向に伸長する柱状である請求項１に記載の抵抗変化素子。
【請求項９】
前記抵抗変化部は、前記基板の主面に垂直な方向を中心軸方向とする筒状であり、
前記第１の電極が前記抵抗変化部の外周面と、前記第２の電極が前記抵抗変化部の内周面と、それぞれ接している請求項１に記載の抵抗変化素子。
【請求項１０】
前記第１の電極は、前記抵抗変化部の外周面に対応する形状の周面で形成される貫通孔を有し、
前記抵抗変化部は、前記貫通孔内に配置されている請求項９に記載の抵抗変化素子。
【請求項１１】
前記第１の電極は、前記抵抗変化部の外周面に対応する形状の側面を有する切り欠き部を有し、
前記抵抗変化部は、前記切り欠き部と嵌合するように配置されている請求項９に記載の抵抗変化素子。
【請求項１２】
前記第１の電極が、前記基板の主面に平行な主面を有する平板状である請求項１０または１１に記載の抵抗変化素子。
【請求項１３】
前記抵抗変化部は、その内周面の全周に亘って前記第２の電極と接した部分を有する請求項９に記載の抵抗変化素子。
【請求項１４】
前記第２の電極は、前記抵抗変化部の内周面に対応する形状の周面を有する柱状であり、前記抵抗変化部の内部に配置されている請求項９に記載の抵抗変化素子。
【請求項１５】
前記第２の電極が、前記抵抗変化部の内部を充填するように配置されている請求項９に記載の抵抗変化素子。
【請求項１６】
前記抵抗変化部の上部および／または下部に、前記第２の電極と電気的に接続された帯状の配線電極がさらに配置されている請求項９に記載の抵抗変化素子。
【請求項１７】
前記第１の電極および前記配線電極は、前記基板の主面に平行な面上を伸長する帯状であり、前記基板の主面に垂直な方向から見て、互いに直交している請求項１６に記載の抵抗変化素子。
【請求項１８】
前記第１の電極および前記第２の電極から選ばれる少なくとも１つの電極における前記抵抗変化部と接する部分に、非線形の電気特性を有する導電膜が形成されている請求項１に記載の抵抗変化素子。
【請求項１９】
前記導電膜が、ショットキー伝導作用を有する請求項１８に記載の抵抗変化素子。
【請求項２０】
前記抵抗変化部が、鉄（Ｆｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、およびハフニウム（Ｈｆ）から選ばれる少なくとも１種の元素の酸化物を主成分とする請求項１に記載の抵抗変化素子。
【請求項２１】
請求項１〜２０のいずれかに記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。
【請求項２２】
２以上の前記素子がマトリクス状に配置されている請求項２１に記載の抵抗変化型メモリ。
【請求項２３】
請求項１に記載の抵抗変化素子の製造方法であって、
基板上に、第１の電極と絶縁膜との積層構造を有し、前記第１の電極および前記絶縁膜の側面が露出した第１の積層体を形成する工程（ａ）と、
前記第１の電極および前記絶縁膜の双方の前記側面に、自らの側面が接するように抵抗変化部を形成する工程（ｂ）と、
前記第１の電極とともに前記抵抗変化部を狭持し、かつ前記抵抗変化部の側面に自らの側面が接するように、第２の電極を形成する工程（ｃ）と、を含む抵抗変化素子の製造方法。
【請求項２４】
前記工程（ａ）において、
２以上の前記第１の電極および前記絶縁膜が交互に積層された積層構造を有する前記第１の積層体を形成し、
前記工程（ｂ）において、
前記２以上の第１の電極から選ばれる少なくとも２つの電極の前記側面に自らの側面が接するように、前記抵抗変化部を形成する、請求項２３に記載の抵抗変化素子の製造方法。
【請求項２５】
前記工程（ａ）において、
前記基板上に、前記第１の電極と前記絶縁膜との積層構造を有する第２の積層体を形成し、
前記形成した第２の積層体に、前記第１の電極および前記絶縁膜の側面が露出するように開口部を形成して、前記第１の積層体を形成する、請求項２３に記載の抵抗変化素子の製造方法。
【請求項２６】
前記工程（ａ）において、
前記第２の積層体に、前記基板の主面に垂直な方向に伸長する柱状の前記開口部を形成する、請求項２５に記載の抵抗変化素子の製造方法。
【請求項２７】
前記工程（ｂ）において、
前記形成した開口部に、前記開口部の内周面に対応する形状の外周面を有する筒状の前記抵抗変化部を形成し、
前記工程（ｃ）において、前記形成した抵抗変化部の内部に、前記抵抗変化部の内周面に対応する周面を有する柱状の前記第２の電極を形成する、請求項２６に記載の抵抗変化素子の製造方法。
【請求項２８】
前記第２の電極と電気的に接続された帯状の配線電極を形成する工程をさらに含む請求項２３に記載の抵抗変化素子の製造方法。
【請求項２９】
前記工程（ａ）および（ｂ）の間に、
前記第１の電極における前記露出した側面に、非線形の電気特性を有する導電膜を形成する工程をさらに含む請求項２３に記載の抵抗変化素子の製造方法。
【請求項３０】
前記導電膜が、ショットキー伝導作用を有する請求項２９に記載の抵抗変化素子の製造方法。
【請求項３１】
前記工程（ｂ）において、
鉄（Ｆｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、およびハフニウム（Ｈｆ）から選ばれる少なくとも１種の元素の酸化物を主成分とする前記抵抗変化部を形成する、請求項２３に記載の抵抗変化素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧または駆動電流の印加により電気抵抗値が変化する抵抗変化素子とその製造方法、ならびに当該素子をメモリ素子として備える抵抗変化型メモリに関する。
【背景技術】
【０００２】
近年、メモリ素子の微細化の要求が高まっており、微細化による悪影響を受けにくいメモリ素子として、電荷容量ではなく電気抵抗値の変化により情報を記録する不揮発性のメモリ素子が注目されている。このようなメモリ素子の１種に、駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化素子がある。
【０００３】
抵抗変化素子は、抵抗変化部と、抵抗変化部を狭持するように配置された一対の電極とを有し、通常、基板上に、下部電極、抵抗変化層および上部電極の各層が順に積層された構造を有する。この素子は、電気抵抗値が異なる２以上の状態をとることができ、電極間に所定の電圧または電流を印加することにより、その状態を変化させることができる。選択された１つの状態は、電極間に再び所定の電圧または電流を印加するまでは、基本的に保持される（即ち、不揮発性である）。このような効果は、巨大抵抗変化効果（ＣＥＲ：Colossal Electro-Resistance）と呼ばれる。ＣＥＲ効果は微細化による悪影響を受けにくく、また、ＣＥＲ効果では大きな抵抗変化が得られることから、抵抗変化素子は、微細化が可能な次世代の不揮発性メモリ素子として、高い期待を集めている。
【０００４】
ヒックモットによるジャーナル・オブ・アプライド・フィジックスに記載された報告（非特許文献１）では、各種の酸化物において電流−電圧特性にヒステリシスが見られることから、これら各種の酸化物によるＣＥＲ効果の発現の可能性が指摘されている。
【０００５】
特表２００２−５３７６２７号公報（特許文献１）には、各種の酸化物を用いた抵抗変化素子が開示されており、この素子を用いて構築した不揮発性半導体メモリは、抵抗変化型ランダムアクセスメモリ（Ｒｅ−ＲＡＭ）と呼ばれて注目を集めている。Ｒｅ−ＲＡＭは、微細化による制限を受けにくくいため、さらなる高集積化の実現への期待が高い。
【０００６】
特許第３９１９２０５号公報（特許文献２）では、ＣＥＲ効果を発現する材料として、鉄酸化物が検討されている。
【０００７】
特開２００３−１９７８７７号公報（特許文献３）では、抵抗変化素子を多層に積み重ねる（スタックさせる）ことによる、Ｒｅ−ＲＡＭの高集積化が図られている。特許文献３に開示のＲｅ−ＲＡＭは、基板の主面に垂直な方向から見て、互いに直交する帯状の一対の電極（ビット線およびワード線）の交点に抵抗変化層が配置されたクロスポイント型のＲｅ−ＲＡＭである。このＲｅ−ＲＡＭでは、ビット線を挟むように一対のワード線を配置して当該ワード線間でビット線を共通に使用する、即ち電極を共用する、ことにより、素子の微細化および高集積化が図られている。文献３のＲｅ−ＲＡＭにおけるワード線およびビット線の上記交点に着目すると、この交点では、Ｒｅ−ＲＡＭを構成する各層の積層方向に、２以上の抵抗変化層が規則的に配置されており、その配置の数だけ多値化がなされた抵抗変化素子が上記交点に位置している、といえる。
【非特許文献１】ティー・ダブリュ・ヒックモット（T.W. Hickmott）、「ジャーナル・オブ・アプライド・フィジックス（Journal of Applied Physics）」、2000年、vol.88、pp.2805
【特許文献１】特表２００２−５３７６２７号公報
【特許文献２】特許第３９１９２０５号公報
【特許文献３】特開２００３−１９７８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献３に示すような、多層スタックかつクロスポイント型のＲｅ−ＲＡＭの作製には、抵抗変化素子を構成する各層の積層方向（基板の主面に垂直な方向）に、複数の抵抗変化層を形成する必要がある。そのためには、素子を構成する各層を、何層にも亘って、表面の平坦性を確保しながら均一に作製する技術が必須であるが、今後予想されるさらなる高集積化に対応できるだけの高精度の層形成の制御技術の確保は、現状困難である。また、抵抗変化層の組成を酸化物とする場合、当該層の抵抗値に大きく寄与する酸素含有量を一定に保つ必要があるが、酸化物からなる抵抗変化層は、一般に酸素雰囲気への曝露による酸化処理により形成されるため、何層もの抵抗変化層を一定の酸化物組成で形成することは、現実には難しい。
【０００９】
このため、従来と同様の制御技術によって抵抗変化部を形成できるなど、抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子の実現が望まれる。
【００１０】
本発明は、このような新規構成を有する抵抗変化素子とその製造方法、ならびに当該素子を備える抵抗変化型メモリの提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明の抵抗変化素子は、基板と、前記基板上に配置された第１の電極および第２の電極と、前記第１および第２の電極の間に配置された抵抗変化部とを含み、前記第１および第２の電極の間の電気抵抗値が異なる２以上の状態が存在し、前記第１および第２の電極を介して前記抵抗変化部に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、前記第１の電極と絶縁膜との積層構造を有する積層体が、前記基板上に配置され、前記抵抗変化部は、その側面が前記第１の電極および前記絶縁膜の双方の側面に接するように、前記積層体と接しており、前記抵抗変化部と前記第２の電極とは、各々の側面において互いに接している素子である。
【００１２】
本発明の抵抗変化素子の製造方法は、上記本発明の素子の製造方法であって、基板上に、第１の電極と絶縁膜との積層構造を有し、前記第１の電極および前記絶縁膜の側面が露出した第１の積層体を形成する工程（ａ）と、前記第１の電極および前記絶縁膜の双方の前記側面に、自らの側面が接するように抵抗変化部を形成する工程（ｂ）と、前記第１の電極とともに前記抵抗変化部を狭持し、かつ前記抵抗変化部の側面に自らの側面が接するように、第２の電極を形成する工程（ｃ）とを含む。
【００１３】
本発明の抵抗変化型メモリは、上記本発明の素子をメモリ素子として備える。
【発明の効果】
【００１４】
本発明の素子では、第１の電極および絶縁膜の積層構造を有する積層体と、抵抗変化部とが、抵抗変化部の側面が第１の電極および絶縁膜の双方の側面に接するように、接している。このような素子では、例えば、絶縁膜により互いの絶縁が保持されるように２以上の第１の電極を積層した積層体とし、当該２以上の電極の各々の側面を抵抗変化部の側面と接させることにより、抵抗変化部を電極間で共用させて、素子の多値化を図ることができる。即ち、本発明の素子では、特許文献３に開示の素子のように、複数回のプロセスにより抵抗変化部（特許文献３では抵抗変化層）を基板の主面に垂直な方向に多数積層させるのではなく、最も効率的な例では、１回のプロセスによる１つの抵抗変化部の形成により、素子の多値化が可能となる。このような構成を有する本発明の素子は、抵抗変化部の形成プロセスの負荷が低減されながら、さらなる微細化および高集積化への対応が可能である。また、抵抗変化部が酸化物からなる場合においても、素子内における多値化された各抵抗変化要素の間の特性のバラツキが少なく、特性に優れる高集積化メモリの構築が可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明について、図面を参照しながら具体的に説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。
【００１６】
［抵抗変化素子］
図１、２に本発明の抵抗変化素子の一例を示す。図２は、図１に示す抵抗変化素子１を、その上面から見た（基板１０に垂直な方向から見た）平面図である。
【００１７】
図１、２に示す素子１では、基板１０上に、第１の電極１１、抵抗変化部１２、第２の電極１３、絶縁膜１４、上部配線電極１６、および下部配線電極１７が配置されている。
【００１８】
以下、図１、２に示す素子１における上記各部材について説明する。
【００１９】
第１の電極１１は、基板１０の主面に平行な面上を伸長する帯状であり、当該電極１１を狭持する一対の絶縁膜１４とともに積層体１５を構成している。積層体１５は、第１の電極１１と絶縁膜１４との積層構造を有しているともいえ、この積層構造における第１の電極１１および絶縁膜１４の積層方向は、基板１０の主面に垂直である。
【００２０】
抵抗変化部１２は、基板１０の主面に垂直な方向を中心軸の伸長する方向（中心軸方向）とする円筒状である。抵抗変化部１２は、その側面（外周面）が第１の電極１１および絶縁膜１４の双方の側面に接するように、積層体１５と接している。第１の電極１１における抵抗変化部１２に接する側面と、絶縁膜１４における抵抗変化部１２に接する側面とは、同一平面上にある。抵抗変化部１２は、その外周面の全周に亘って第１の電極１１と接した部分を有するが、当該外周面におけるその他の部分は絶縁層１４と接している。即ち、第１の電極１１は、抵抗変化部１２の外周面の一部に接していることになる。第１の電極１１を基準に考えると、第１の電極１１は、抵抗変化部１２の外周面に対応する形状の周面で形成される貫通孔を有し、抵抗変化部１２は、この貫通孔内に配置されている、ともいえる。
【００２１】
第２の電極１３は、基板１０の主面に垂直な方向に伸長する円柱状であり、第２の電極１３と抵抗変化部１２とは、各々の側面において互いに接している。より具体的には、第２の電極１３は、抵抗変化部１２の内周面に対応する形状の周面を有する円柱状であり、円筒状の抵抗変化層１２の内部に、当該内部を充填するように配置されている。即ち、抵抗変化部１２の内周面全体が、第２の電極１３に接している。
【００２２】
第１の電極１１および第２の電極１３は、抵抗変化部１２と接するように、基板１０の主面に沿う方向で抵抗変化部１２を狭持している。
【００２３】
上部配線電極１６および下部配線電極１７は、基板１０の主面に平行な面上を伸長する帯状である。上部配線電極１６は、抵抗変化部１２および第２の電極１３の上面と接するように配置されており、第２の電極１３と電気的に接続されている。下部配線電極１７は、抵抗変化部１２および第２の電極１３の下面と接するように配置されており、第２の電極１３と電気的に接続されている。また、下部配線電極１７は、基板１０に埋め込まれているが、このような配線電極はダマシンプロセスにより形成できる。上部配線電極１６および下部配線電極１７と、第１の電極１１とは、基板１０の主面に垂直な方向から見て、互いに直交している。
【００２４】
抵抗変化部１２は、第１の電極１１と第２の電極１３との間に配置されており（図１の破線で囲まれた部分を参照）、電気抵抗値が異なる２以上の状態を有する。抵抗変化部１２の当該状態は、第１の電極１１および第２の電極１３を介した駆動電圧または電流の印加により、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。即ち、素子１には、第１の電極１１と第２の電極１３との間の電気抵抗値が異なる２以上の状態が存在し、この状態は、第１の電極１１と第２の電極１３とを介する抵抗変化部１２への駆動電圧または電流の印加により、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。
【００２５】
典型的には、抵抗変化部１２は、相対的に電気抵抗値が高い高抵抗状態と、相対的に電気抵抗値が低い低抵抗状態との２つの上記状態を有する。即ち、典型的には、素子１には、第１の電極１１と第２の電極１３との間の電気抵抗値が異なる２つの状態（高抵抗状態および低抵抗状態）が存在し、素子１は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。
【００２６】
素子１では、第２の電極１３と上部配線電極１６および下部配線電極１７とが電気的に接続されている。このため、例えば、第１の電極１１をワード線（またはビット線）とし、これと直交する上部配線電極１６および／または下部配線電極１７をビット線（またはワード線）とするメモリを構築してもよく、この場合、当該ワード線およびビット線を介して抵抗変化部１２に駆動電圧または電流を印加することによって、抵抗変化部１２の上記状態の変化が可能となり、Ｒｅ−ＲＡＭとして動作させることができる。
【００２７】
図３に本発明の抵抗変化素子の別の一例を示す。図３に示す素子１は、積層体１５の構成以外は、図１、２に示す素子１と同様の構成を有する。
【００２８】
図３に示す素子１では、積層体１５は、２以上の第１の電極１１および絶縁膜１４が交互に積層された積層構造を有し、この２以上の第１の電極１１の各々は、１つの共通の抵抗変化部１２と接している。即ち、図３に示す素子１では、複数の第１の電極１１間で抵抗変化部１２を共用している。
【００２９】
このような素子１では、文献３に開示のクロスポイント型のＲｅ−ＲＡＭとは異なり、抵抗変化素子を構成する各層の積層方向に複数の抵抗変化層を形成することなく、例えば１つの抵抗変化部１２を形成し、その抵抗変化部１２を複数の第１の電極１１で共用することで、素子の多値化を実現できる。即ち、素子１では、その多値化にあたって、抵抗変化部の形成プロセスの負荷を低減でき、さらなる微細化および高集積化が実現可能となる。
【００３０】
本発明の素子の各部分がとりうる構成の例を説明する。
【００３１】
積層体１５の構成は、第１の電極１１と絶縁膜１４との積層構造を有し、かつ、当該積層体１５に含まれる第１の電極１１および絶縁膜１４の双方の側面が抵抗変化部１２の側面と接する限り、特に限定されない。
【００３２】
積層体１５の積層構造における第１の電極１１と絶縁膜１４との積層方向は、典型的には基板１０の主面に垂直である（換言すれば、第１の電極１１と絶縁膜１４との積層面は、典型的には基板１０の主面に平行である）が、当該積層方向は、基板１０の主面に垂直な方向から傾いていてもよい。ただし、傾きの程度が過度に大きくなると、本発明の効果を得ることが難しくなるため、傾きの程度は、通常、数度程度以内とすることが好ましい。
【００３３】
積層体１５が基板１０に接して配置されている場合、基板１０には第１の電極１１が接していてもよいし、絶縁膜１４が接していてもよい。図１〜３に示す例では、第１の電極１１は基板１０から離れて配置されており、また、上記積層構造において、絶縁膜１４により狭持されている。
【００３４】
第１の電極１１における抵抗変化部１２に接する側面と、絶縁膜１４における抵抗変化部１２に接する側面とは、異なる平面上にあっても同一平面上にあってもよい。双方の側面が同一平面上にある素子１は、例えば、後述するように、第１の電極１１と絶縁膜１４との積層構造を有する積層体に柱状の開口部を形成し、形成した開口部内に抵抗変化部１２を配置して製造できるため、当該素子を多値化するにあたって、抵抗変化部１２の形成プロセスの負荷をさらに低減できる。
【００３５】
本発明の素子では、図３に示す例のように、積層体１５が、２以上の第１の電極１１および絶縁膜１４が交互に積層された積層構造を有し、上記２以上の第１の電極１１から選ばれる少なくとも２つの電極が、共通の抵抗変化部１２と接していてもよい。このような素子１では、抵抗変化部１２を複数の電極（駆動電圧または電流を印加する電極）で共用することにより、多値化が実現できる。この場合、積層体１５に含まれる第１の電極１１の全てが、１つの共通の抵抗変化部１２と接していてもよい。
【００３６】
またこの場合、上記少なくとも２つの電極における前記抵抗変化部と接する側面は、互いに異なる平面上にあっても同一平面上にあってもよい。上記側面が同一平面上にある素子１は、例えば、後述するように、２以上の第１の電極１１と絶縁膜１４との積層構造を有する積層体に柱状の開口部を形成し、形成した開口部内に抵抗変化部１２を配置して製造できるため、当該素子を多値化するにあたって、抵抗変化部１２の形成プロセスの負荷をさらに低減できる。
【００３７】
第１の電極１１の形状は、積層膜１４および抵抗変化部１２との間で上記関係を満たす限り特に限定されないが、素子の微細化および高集積化を促進できる観点からは、通常、平板状であり、その一形態として帯状であってもよい。特に、２以上の素子により抵抗変化型メモリを構築する場合などには、第１の電極１１が帯状であることが好ましく、帯状の第１の電極１１は、基板の主面に平行な面上を伸長することが好ましい。
【００３８】
抵抗変化部１２の形状は、積層体１５（第１の電極１１および絶縁膜１４）ならびに第２の電極１３との間で上記関係を満たす限り特に限定されない。例えば、抵抗変化部１２は、基板１０の主面に垂直な方向に伸長する柱状であってもよい。柱状の例としては、角柱状、円柱状、楕円柱状などが挙げられる。一例として抵抗変化部１２が四角柱状である場合、第１および第２の電極は、例えば、抵抗変化部１２における相対する側面に、それぞれ接していればよい。
【００３９】
また例えば、抵抗変化部１２は、基板１０の主面に垂直な方向を中心軸方向とする筒状であってもよい。筒状の例としては、角筒状、円筒状、楕円筒状などが挙げられる。抵抗変化部１２が筒状である場合、第１および第２の電極は、例えば、抵抗変化部１２の外周面および内周面に、それぞれ接していてもよい。図１〜３に示す例では、抵抗変化部１２は、基板１０の主面に垂直な方向を中心軸方向とする円筒状であり、第１の電極１１は、抵抗変化部１２の外周面に接している。また、上記例において第１の電極１１は、抵抗変化部１２の外周面に対応する形状の周面で形成される貫通孔を有しており、抵抗変化部１２は、第１の電極１１の当該貫通孔内に配置されている。このとき、第１の電極１１は、基板１０の主面に平行な主面を有する平板状であることが好ましく、抵抗変化型メモリの構築を考慮すると、基板１０の主面に平行な面上を伸長する帯状であることが好ましい。
【００４０】
第２の電極１３の形状は、抵抗変化部１２との間で上記関係を満たす限り特に限定されない。
【００４１】
抵抗変化部１２が基板１０の主面に垂直な方向を中心軸方向とする筒状である場合、第２の電極１３は、例えば、抵抗変化部１２の内周面に対応する形状の周面を有する柱状であって、抵抗変化部１２の内部に配置されていてもよい。このとき、第２の電極１３は、抵抗変化部１２の内周面に接し、また、抵抗変化部１２は、その内周面の全周に亘って第２の電極１３と接した部分を有する。このような素子の構成例として、図１〜３に示す例が挙げられる。上記例では、第２の電極１３は、筒状の抵抗変化部１２の内部を充填するように配置されているともいえ、このように素子を構成することにより、２以上の第１の電極１１の配置により多値化された素子とした場合においても、素子の動作をより安定させることができる。また、第２の電極１３と電気的に接続された上部配線電極１６および／または下部配線電極１７を配置することにより、２以上の素子１を組み合わせた抵抗変化型メモリの構築がより容易となる。
【００４２】
上部配線電極１６および下部配線電極１７は、必要に応じて配置されていればよい。また、各々の配線電極が接続される電極は、図１〜３に示す例では第２の電極１３であるが、特に第２の電極に限定されない。図１〜３に示す例のように、抵抗変化部１２の上部および／または下部に、第２の電極１３と電気的に接続された帯状の上部配線電極１６および／または下部配線電極１７を配置することにより、２以上の素子１を組み合わせた抵抗変化型メモリの構築がより容易となる。特に、第１の電極１１および上記配線電極を、基板１０の主面に平行な面上を伸長する帯状とし、さらに、基板１０の主面に垂直な方向から見て、互いに直交するように両者を配置することにより、高集積化された抵抗変化型メモリの構築がより容易となる。
【００４３】
基板１０の種類は特に限定されず、典型的には、Ｓｉ基板などの半導体基板、あるいは、ＴＥＯＳ（テトラエチルオルトシリケート）基板、熱酸化Ｓｉ（ＳｉＯ2）基板、ＳｉＯＣ基板などの絶縁体基板である。低誘電率の有機系材料からなる基板１０としてもよい。基板１０として半導体基板を用いた場合、本発明の抵抗変化素子と、当該素子とは異なる半導体素子とを同一基板上に作製し、組み合わせることが容易となる。半導体基板には、トランジスタやコンタクトプラグなどが形成された基板が含まれる。
【００４４】
第１の電極１１および第２の電極１３は、導電性に優れる材料（例えば、比抵抗にして１００ｍΩ・ｃｍ以下）からなればよく、当該材料の具体的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化タンタル（Ｔａ−Ｎ）、窒化チタン（Ｔｉ−Ｎ）、窒化アルミニウムチタン（Ｔｉ−Ａｌ−Ｎ）などが挙げられる。図１〜３に示す例のように、筒状の抵抗変化部１２の内部に充填された第２の電極１３とする場合、当該電極は、抵抗変化部１２の内周面に接するように上記例示した材料からなる薄い皮膜が形成され、この皮膜の内側にタングステンなどの導電体が充填された構造を有していてもよい。
【００４５】
第１の電極１１とともに積層体１５を構成する絶縁膜１４は、基本的に絶縁体からなればよく、絶縁体の具体的な例として、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＯＣなどが挙げられる。低誘電率の有機系材料からなる絶縁膜１４としてもよい。
【００４６】
上部配線電極１６および下部配線電極１７は、第１および第２の電極１１、１３と同様に、導電性に優れる材料からなればよい。
【００４７】
抵抗変化部１２を構成する材料（抵抗変化材料）は、抵抗変化部１２が電気抵抗値の異なる２以上の状態を有し、第１および第２の電極１１、１３を介した駆動電圧および電流の印加によって上記２以上の状態から選ばれる１つの状態から他の状態へと変化できる限り、特に限定されない。一般的な抵抗変化素子に用いられている抵抗変化材料を、広く用いることができる。
【００４８】
金属酸化物を主成分とする抵抗変化部１２としてもよく、金属酸化物としては、鉄（Ｆｅ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）およびハフニウム（Ｈｆ）から選ばれる少なくとも１種の元素の酸化物が、高い抵抗変化特性を実現できることから、好ましい。なお、主成分とは、抵抗変化部１２を構成する材料のうち、含有率にして５０重量％以上を占める材料（成分）をいう。
【００４９】
図４、５に本発明の抵抗変化素子の別の一例を示す。図５は、図４に示す素子１をその上面から見た平面図である。図４、５に示す素子１は、第１の電極１１における抵抗変化部１２と接する部分に、非線形の電気特性を有する導電膜（非線形導電膜）１８が形成されている以外は、図１、２に示す素子１と同様の構成を有する。このような素子１とすることにより、非線形の抵抗変化特性を実現できる。なお、「非線形の抵抗変化特性」とは、素子への駆動電圧または電流の印加に対して、対称であっても非対称であってもよい。
【００５０】
非線形導電膜１８は、第２の電極１３における抵抗変化部１２と接する部分に形成されていてもよい。即ち、本発明の素子では、第１の電極１１および第２の電極１３から選ばれる少なくとも１つの電極における抵抗変化部１２と接する部分に、非線形導電膜１８が形成されていてもよい。なお、非線形導電膜１８は、上記少なくとも１つの電極の一部分である。
【００５１】
非線形導電膜１８は、ショットキー伝導作用を有することが好ましい。
【００５２】
非線形導電膜１８は、単独で非線形の電気特性を発現する材料だけではなく、抵抗変化部１２を構成する材料との関係において非線形の電気特性を発現する材料であってもよい。例えば、抵抗変化部１２が鉄酸化物（ＦｅＯX1：典型的には、３／２≧Ｘ１＞４／３）からなる場合、非線形導電膜１８は、金（Ａｕ）または白金（Ｐｔ）などであってもよい。
【００５３】
非線形導電膜１８は、バルクの電極の表面に形成されたメッキ層（メッキ電極層）であってもよい。
【００５４】
本発明の素子は複数配列させることができ、例えば、本発明の素子をメモリ素子として複数配列させて、抵抗変化型メモリを構築できる。
【００５５】
図６、７に、図４、５に示す素子１をアレイ状に配列させた構成の一例を示す。図７は、図６に示す素子群２を、その上面から見た平面図である。図６、７に示す素子群２では、３つの素子１がアレイ状に配列している。素子群２では、第１の電極１１が、基板１０の主面に平行な面上を伸長する帯状であり、素子１間で共用されている。また、第１の電極１１は、各素子１における帯状の上部配線電極１６および下部配線電極１７と直交している。
【００５６】
図６、７に示す素子群２を、上部配線電極１６および下部配線電極１７を共用させながら複数配列させて、素子１を行列状（マトリクス状）に配列させることも可能である。このような素子群の構成例を図８に示す。
【００５７】
図８に示す素子群３では、６つの素子１がマトリクス状に配列しており、行方向に配列した素子１間では、基板１０の主面に平行な面上を伸長する帯状の第１の電極１１が共用されている。また、列方向に配列した素子１間では、基板１０の主面に平行な面上を伸長する帯状の上部配線電極１６および下部配線電極１７が共用されている。第１の電極１１と、上部配線電極１６および下部配線電極１７とは、基板１０の主面に垂直な方向から見て、互いに直交している。
【００５８】
図８に示す素子群３では、例えば、上部配線電極１６（あるいは下部配線電極１７）をビット線とし、第１の電極１１をワード線として（ビット線とワード線とは逆であってもよい）、１つのビット線およびワード線を選択し、その交点に位置する素子１（１ａ）に駆動電圧または電流を印加する（図８の矢印を参照）ことにより、当該素子１ａの電気抵抗値の状態を変化させることができる。ここで、素子１ａの電気抵抗値の状態に対して情報（ビット）を割り当てることで、選択したビット線およびワード線を介する素子１ａへの駆動電圧または電流の印加を、素子１ａへの情報の書き込み、または素子１ａからの情報の読み出しとすることができる。即ち、図８に示す構成により、ランダムアクセス性を有する抵抗変化型メモリの実現が可能となる。
【００５９】
図９に、図８に示す素子群３の等価回路を示す。素子１（１ａ）におけるダイオードの記号は、当該素子における非線形導電膜１８に対応している。図９における矢印は、選択したビット線３２およびワード線３３を介した素子１ａへの駆動電圧または電流の印加を示す。
【００６０】
本発明の素子の構成は、図１〜５に示す例に限定されない。第１の電極、抵抗変化部、第２の電極、ならびに第１の電極および絶縁膜の積層構造を有する積層体が、上述した関係を互いに満たす限り、その他の構成をとることができる。例えば、図１０に示すような素子１であってもよい。
【００６１】
図１０に示す素子１は、以下の構成を有する。抵抗変化部１２は、基板１０の主面に垂直な方向を中心軸方向とする筒状であり、帯状の上部配線電極１６および下部配線電極１７が伸長する方向に引き伸ばされた形状を有する。換言すれば、抵抗変化部１２は、その基板１０の主面に平行な断面において、相対する内周面同士の距離が相対的に小さい短軸方向と、相対する内周面同士の距離が相対的に大きい長軸方向とを有する。抵抗変化部１２には、上記長軸方向を長さ、上記短軸方向を幅、基板１０の主面に垂直な方向を深さとするスリット状の空間が形成されていることになるが、当該空間には、第２の電極１３が充填されている。
【００６２】
また、図１０に示す素子１は、上部配線電極１６および下部配線電極１７が伸長する方向と直交する方向に伸長する帯状の第１の電極１１ａ、１１ｂを備え、第１の電極１１ａ、１１ｂは、基板１０の主面に平行な方向に互いに離間して、それぞれ抵抗変化部１２の外周面と接している。第１の電極１１ａ、１１ｂには、抵抗変化部１２の外周面の一部に対応する形状の側面を有する切り欠き部が形成されており、抵抗変化部１２は、第１の電極１１ａ、１１ｂにおける当該切り欠き部に嵌合するように配置されているともいえる。このような素子１では、第１の電極１１ａ、１１ｂ間で抵抗変化部１２を共用することで多値化が可能となり、抵抗変化部の形成プロセスの負荷を低減しながら、素子の微細化および高集積化が可能となる。
【００６３】
図１０に示す素子では、基板１０の主面に平行な方向に離間した２以上の第１の電極１１（１１ａ、１１ｂ）によって抵抗変化部１２が共用されているが、さらに、図３に示す素子のように、基板１０の主面に垂直な方向に互いに離間する第１の電極１１を配置して、これらの第１の電極１１による抵抗変化部１２の共用が併せて行われていてもよい。この場合、素子のさらなる微細化および高集積化が可能となる。
【００６４】
本発明の素子の接合面積に特に限定はないが、例えば、０．０５μｍ2以下としてもよい。ここで、「接合面積」とは、抵抗変化部１２と第１の電極１１との接触面積、および、抵抗変化部１２と第２の電極１３との接触面積から選ばれる小さい方の面積を意味する。
【００６５】
本発明の素子をメモリ素子として備える抵抗変化型メモリのより具体的な例は、後述する。
【００６６】
［抵抗変化素子の製造方法］
上記説明した本発明の素子は、例えば、本発明の製造方法により形成できる。
【００６７】
即ち、本発明の製造方法は、上記本発明の素子の製造方法であって、第１の電極と絶縁膜との積層構造を有し、かつ、第１の電極および絶縁膜の側面が露出した第１の積層体を基板上に形成する工程（ａ）と、第１の電極および絶縁膜の双方の上記側面に、自らの側面が接するように抵抗変化部を形成する工程（ｂ）と、第１の電極とともに抵抗変化部を狭持し、かつ抵抗変化部の側面に自らの側面が接するように、第２の電極を形成する工程（ｃ）とを含む。
【００６８】
本発明の製造方法では、工程（ａ）において、２以上の第１の電極および絶縁膜が交互に積層された積層構造を有する第１の積層体を形成し、工程（ｂ）において、２以上の第１の電極から選ばれる少なくとも２つの電極の上記側面に自らの側面が接するように、抵抗変化部を形成してもよい。
【００６９】
本発明の製造方法では、工程（ａ）において、第１の電極と絶縁膜との積層構造を有する第２の積層体を基板上に形成し、形成した第２の積層体に、第１の電極および絶縁膜の側面が露出するように開口部を形成することで、上記第１の積層体を形成してもよい。
【００７０】
このとき、工程（ａ）において、上記第２の積層体に、基板の主面に垂直な方向に中心軸方向を有する柱状の開口部を形成してもよい。またこの後に、工程（ｂ）において、形成した開口部に、当該開口部の内周面に対応する形状の外周面を有する筒状の抵抗変化部を形成し、工程（ｃ）において、工程（ｂ）で形成した抵抗変化部の内部に、当該抵抗変化部の内周面に対応する周面を有する柱状の第２の電極を形成してもよい。
【００７１】
本発明の製造方法では、第２の電極と電気的に接続された帯状の配線電極を形成する工程をさらに含んでいてもよい。
【００７２】
本発明の製造方法では、工程（ａ）〜（ｃ）以外に、任意の工程を含んでいてもよい。
【００７３】
本発明の素子の製造方法の具体的な一例を、図１１〜図１９を用いて説明する。
【００７４】
最初に、図１１（ａ）、（ｂ）に示すように、基板１０の表面に、紙面に垂直な方向に伸長する帯状の下部配線電極１７をストライプ状に形成する。なお、図１１（ｂ）は、図１１(ａ）における断面Ａ−Ａに対応しており、以降の図１２〜１９においても同様に、（ａ）における上記断面（図１２以降は、切断線の図示を省略する）を（ｂ）に示す。
【００７５】
図１１に示す例では、下部配線電極１７は基板１０に埋め込まれており、下部配線電極１７の表面と基板１０の表面とは同一平面上にある。このような下部配線電極１７は、ダマシンプロセスにより形成できる。下部配線電極１７に銅（Ｃｕ）を用いる場合、当該配線電極はＣｕダマシンプロセスにより形成できるが、下部配線電極１７の表面にＣｕが露出している必要はなく、例えば、Ｔａ−Ｎなどの導電性材料の被覆が施されていてもよい。
【００７６】
次に、図１２に示すように、基板１０および下部配線電極１７上に、絶縁膜１４と導電膜２１とが交互に積層された積層体（第２の積層体）を形成する。図１２に示す例では、第２の積層体は、３層の絶縁膜１４と、隣り合う絶縁膜１４間に配置された２層の導電膜２１とを有するが、第２の積層体における導電膜２１および絶縁膜１４の積層数は特に限定されない。
【００７７】
次に、図１３に示すように、第２の積層体を微細加工して、導電膜２１を第１の電極１１とする。図１３に示す例では、第１の電極１１が、基板１０の主面に垂直な方向から見て、下部配線電極１７と直交する帯状となるように微細加工している。微細加工の方法は特に限定されず、例えば、リソグラフィー法およびエッチング法を用いることができる。
【００７８】
次に、図１４に示すように、基板１０、下部配線電極１７および第１の積層体を含む全体に絶縁材料を堆積させた後に、その表面をＣＭＰ（ケミカルメカニカルポリッシュ）法などにより平坦化して、基板１０、下部配線電極１７および第１の積層体を覆う絶縁層２２を形成する。これにより、第１の電極１１の側面は絶縁層２２に覆われる。堆積させる絶縁材料は特に限定されず、例えば、ＴＥＯＳを用いればよい。
【００７９】
次に、図１５に示すように、基板１０の主面に垂直な方向から見て、下部配線電極１７と第１の電極１１とが交差する部分に、下部配線電極１７が露出するように開口部２３を形成する。開口部２３は公知の方法により形成すればよく、その形状は、形成したい抵抗変化部の形状に応じて調整すればよい。これにより、第２の積層体は、第１の電極１１と絶縁膜１４との多層構造を有し、第１の電極１１および絶縁膜１４の側面が露出した第１の積層体となる。
【００８０】
次に、図１６に示すように、開口部２３の内部に抵抗変化材料２４を堆積させる。このとき、開口部２３の底面（下部配線電極１７の露出面）および側面には、抵抗変化材料２４を堆積させるが、開口部２３の内部が抵抗変化材料２４で充填されないようにする。
【００８１】
次に、図１７に示すように、開口部２３の底面および絶縁層２２上に堆積した抵抗変化材料２４をエッチング法などにより除去して、開口部２３の側面に堆積した抵抗変化材料２４を抵抗変化部１２とする。抵抗変化材料２４の除去にあたっては、指向性が高いドライエッチング手法を用いるとよい。
【００８２】
次に、図１８に示すように、開口部２３の内部を充填するように導電性材料２５を堆積させる。導電性材料２５は、下部配線電極１７との電気的な接続が確保されるように堆積させればよい。これにより開口部２３の内部が、筒状の抵抗変化部１２、および抵抗変化部１２の内部に充填された導電性材料２５により埋め込まれる。
【００８３】
次に、図１９に示すように、絶縁層２２上に堆積した導電性材料２５をＣＭＰ法などにより除去し、絶縁層２２の表面を平坦化するとともに、開口部２３に埋め込まれた導電性材料２５をプラグ状の第２の電極１３とする。次に、下部配線電極１７が伸長する方向と同じ方向に伸長する帯状の上部配線電極１６を、第２の電極１３との電気的な接続が確保されるように、抵抗変化部１２および第２の電極１３の上部に形成して、本発明の素子１と、当該素子が配列した素子群とを実現できる。上部配線電極１６は、一般的なリソグラフィー法あるいはエッチング法を併用して、公知の方法により形成できる。
【００８４】
図１１〜１９に示す例では、開口部２３の底面に堆積した抵抗変化材料２４を除去しているが（図１７参照）、上記底面に堆積した抵抗変化材料２４は必ずしも除去しなくてもよい。この場合、図２０に示すように、抵抗変化部１２が有底筒状である素子１が形成されるが、上部配線電極１６をビット線（あるいはワード線）として駆動電圧または電流を印加することにより、素子１を駆動できる。なお、図２０に示す例では、基板１０上に抵抗変化部１２が直接形成されているが、このような素子１は、例えば、第１または第２の積層体における、基板１０の主面に垂直な方向から見て下部配線電極１７が形成されていない部分に、基板１０が露出するように開口部２３を形成し、形成した開口部２３に抵抗変化材料２４および導電性材料２５を堆積させて形成できる。
【００８５】
本発明の素子の製造方法の別の一例を、図２１〜２９を用いて説明する。
【００８６】
最初に図２１（ａ）、（ｂ）に示すように、基板１０の表面に、紙面に垂直な方向に伸長する帯状の下部配線電極１７をストライプ状に形成する。下部配線電極１７の形成方法は、図１１に示す例と同様であればよい。なお、図２１（ｂ）は、図２１（ａ）における断面Ａ−Ａに対応しており、以降の図２２〜２９においても同様に、（ａ）における当該断面（図２２以降は、切断線の図示を省略する）を（ｂ）に示す。
【００８７】
次に、図２２に示すように、基板１０および下部配線電極１７上に、絶縁膜１４と導電膜２１とが交互に積層された積層体（第２の積層体）を形成する。第２の積層体の形成は、図１２に示す例と同様であればよい。
【００８８】
次に、図２３に示すように、基板１０の主面に垂直な方向から見て、下部配線電極１７と導電膜２１とが交差する部分に、下部配線電極１７が露出するように開口部２３を形成する。開口部２３は公知の方法により形成すればよく、その形状は、形成したい抵抗変化部の形状に応じて調整すればよい。これにより、第２の積層体は第１の積層体となる。
【００８９】
次に、図２４に示すように、開口部２３の内部に抵抗変化材料２４を堆積させる。このとき、開口部２３の底面（下部配線電極１７の露出面）および側面には、抵抗変化材料２４を堆積させるが、開口部２３の内部が抵抗変化材料２４で充填されないようにする。
【００９０】
次に、図２５に示すように、開口部２３の底面、ならびに導電膜２１と絶縁膜１４との積層体上に堆積した抵抗変化材料２４をエッチング法などにより除去して、開口部２３の側面に堆積した抵抗変化材料２４を抵抗変化部１２とする。抵抗変化材料２４の除去にあたっては、指向性が高いドライエッチング手法を用いるとよい。
【００９１】
次に、図２６に示すように、開口部２３の内部を充填するように導電性材料２５を堆積させる。導電性材料２５は、下部配線電極１７との電気的な接続が確保されるように堆積させればよい。これにより開口部２３の内部が、筒状の抵抗変化部１２、および抵抗変化部１２の内部に充填された導電性材料２５により埋め込まれる。
【００９２】
次に、図２７に示すように、導電膜２１と絶縁膜１４との積層体上に堆積した導電性材料２５をＣＭＰ法などにより除去し、積層体の表面を平坦化するとともに、開口部２３に埋め込まれた導電性材料２５をプラグ状の第２の電極１３とする。
【００９３】
次に、図２８に示すように、導電膜２１と絶縁膜１４との積層体を微細加工して、導電膜２１を第１の電極１１とする。微細加工の方法は特に限定されず、例えば、リソグラフィー法およびエッチング法を用いることができる。その後、基板１０、下部配線電極１７および積層体を含む全体に絶縁材料を堆積させた後に、その表面をＣＭＰ法などにより平坦化して、基板１０、下部配線電極１７および積層体を覆う絶縁層２２を形成する。これにより、第１の電極１１の側面は絶縁層２２に覆われる。堆積させた絶縁材料の平坦化は、抵抗変化部１２および第２の電極１３が露出するように行えばよい。堆積させる絶縁材料は特に限定されず、例えば、ＴＥＯＳを用いればよい。
【００９４】
次に、図２９に示すように、下部配線電極１７が伸長する方向と同じ方向に伸長する帯状の上部配線電極１６を、第２の電極１３との電気的な接続が確保されるように、抵抗変化部１２および第２の電極１３の上部に形成して、本発明の素子１と、当該素子が配列した素子群とを実現できる。上部配線電極１６は、一般的なリソグラフィー法あるいはエッチング法を併用して、公知の方法により形成できる。
【００９５】
図１１〜１９、および図２１〜２９に示す例において、下部配線電極１７の形成にダマシンプロセスを適用する場合、性質の異なる低誘電絶縁膜の積層膜に配線と接続ビアとを同時に導通形成するハイブリッドデュアルダマシン法、単層の低誘電絶縁膜に配線と接続ビアとを同時に導通形成するデュアルダマシン法、配線と接続ビアとの形成に個別にダマシン法を実施するシングルダマシン法などのいずれの方法を用いてもよい。また、具体的な工程（例えば、絶縁膜形成工程、溝加工工程、メタル埋め込み工程など）には、ダマシンプロセスとして標準的な技術を用いることができる。
【００９６】
図１１〜１９、および図２１〜２９に示す例において、開口部２３の内部に堆積させる抵抗変化材料２４の種類は特に限定されず、一般的な抵抗変化素子に用いられている抵抗変化材料を広く用いることができる。
【００９７】
例えば、金属酸化物を主成分とする抵抗変化材料２４を堆積させてもよく、金属酸化物としては、Ｆｅ、Ｔｉ、Ｗ、Ｔａ、およびＨｆから選ばれる少なくとも１種の元素の酸化物が、高い抵抗変化特性を実現できることから好ましい。即ち、本発明の製造方法では、上記少なくとも１種の元素の酸化物を主成分とする抵抗変化部１２を形成することが好ましい。
【００９８】
このような抵抗変化部１２は、例えば、上記少なくとも１種の元素を含む母材を堆積させた後、当該母材を酸化して形成できる。堆積させる母材は、上記少なくとも１種の元素の酸化物、窒化物または単体、あるいはこれらの混合体を主成分として含むことが好ましい。具体的には、例えば、ＦｅＯ4/3からなる母材とし、当該母材を酸化させて得たＦｅＯX1（３／２≧Ｘ１＞４／３）からなる抵抗変化部１２としてもよい。また例えば、ＴｉＮからなる母材とし、当該母材を酸化させて得たＴｉＯX2ＮX3（０．５≦Ｘ２＜２、０＜Ｘ３＜１）からなる抵抗変化部１２としてもよい。また例えば、ＴａＮからなる母材とし、当該母材を酸化させて得たＴａＯX4ＮX5（１≦Ｘ４＜２．５、０＜Ｘ５＜１）からなる抵抗変化部１２としてもよい。
【００９９】
抵抗変化材料２４を開口部２３の側面に堆積させるために、開口部２３のアスペクト比α（α＝開口部の高さ／開口径）が比較的小さい場合（例えば、αが５以下の場合）には、マグネトロンスパッタリング法などの成膜手法を用いることができる。一方、開口部２３のアスペクト比αが比較的大きい場合（例えば、αが１０以上の場合）には、ＣＶＤ（化学気相堆積）法などの成膜手法を用いることが好ましい。例えば、タリウム酸化物（Ｔａ−Ｏ）からなる抵抗変化材料２４を堆積させる際には、ＣＶＤ法により、アスペクト比α≧１０００の条件への対応が可能である。
【０１００】
筒状の抵抗変化部１２の内部を充填する第２の電極１３は、例えば、導電性材料により、抵抗変化部１２の内周面に接する皮膜を形成した後に、この皮膜の内側に、皮膜の形成に用いた材料と同じ、または異なる導電性材料を充填することで形成してもよい。
【０１０１】
本発明の製造方法では、工程（ａ）と（ｂ）との間に、第１の電極における上記露出した側面に、非線形の電気特性を有する導電膜（非線形導電膜）を形成する工程をさらに含んでいてもよい。形成する導電膜は、ショットキー伝導作用を有することが好ましい。
【０１０２】
例えば、図１６において抵抗変化材料２４を堆積させる前に、電解メッキ法などにより、第１の電極１１の開口部２３内への露出面にメッキ層（メッキ電極層）を形成して、非線形導電膜を形成できる。これは、電解メッキ法では、絶縁膜１４にシードが付着せず、電極部分にのみメッキ電極層が形成されることを利用している。鉄酸化物（Ｆｅ−Ｏ）からなる抵抗変化材料２４を堆積させる（即ち、鉄酸化物からなる抵抗変化部１２とする）場合、例えば、ＡｕまたはＰｔからなるメッキ電極層を形成してもよい。
【０１０３】
また、この手法を用いることにより、第１の電極１１となる導電膜２１には、エッチングなどの微細加工を施しやすい材料（ＴａＮなど）を用い、抵抗変化部１２との接触面にはＰｔなどのメッキ電極層を配置することもできる。
【０１０４】
図１１〜１９および図２１〜２９に示す各工程は、公知の技術、例えば、半導体素子の製造プロセス、薄膜形成プロセス、微細加工プロセスなどに用いられている技術、を応用して実施できる。素子を構成する各層の形成には、例えば、原子層堆積法（ＡＬＤ）；パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種のスパッタリング法；分子線エピタキシャル法（ＭＢＥ）、イオンプレーティング法などを適用できる。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metalorganic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。開口部の側面に抵抗変化部を形成する場合、均一な抵抗変化部を形成できることから、ＣＶＤ法を用いることが好ましい。
【０１０５】
各層の微細加工には、例えば、半導体素子の製造プロセス、あるいは、ＧＭＲ、ＴＭＲなどの磁気抵抗素子に代表される磁性デバイスの製造プロセスに用いられる方法を適用できる。具体的には、例えば、イオンミリング法、ＲＩＥ（Reactive Ion Etching）法、ＦＩＢ（Focused Ion Beam）法などの物理的あるいは化学的エッチング法を用いてもよい。また例えば、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせてもよい。絶縁層２２、ならびに開口部２３の内部に堆積させた導電性材料２５の表面の平坦化には、例えば、ＣＭＰ法やクラスターイオンビームエッチング法などを用いることができる。
【０１０６】
抵抗変化部１２の形成などにおいて酸化処理を併用する場合、当該処理は、例えば、酸素の原子、分子、イオン、プラズマまたはラジカルなどを含む酸化雰囲気下で行えばよい。酸化処理中に、その雰囲気、温度、時間などを変化させてもよい。酸素のプラズマおよびラジカルの発生には、ＥＣＲ放電、グロー放電、ＲＦ放電、ヘリコン、ＩＣＰなどの公知の手法を適用できる。母材の堆積などにおいて窒化処理が必要となる場合、当該処理は、上記酸化処理と同様の手法により実施できる。
【０１０７】
なお、抵抗変化型メモリなど、本発明の素子を備える電子デバイスについても、上記方法によって、または上記方法と公知の方法とを組み合わせることによって、製造できる。
【０１０８】
［抵抗変化素子を備える電子デバイス］
本発明の素子には、電気抵抗値が異なる２以上の状態が存在する。素子は、駆動電圧または電流の印加により、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。典型的には、高抵抗状態および低抵抗状態の２つの上記状態が素子に存在し、このような素子は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。
【０１０９】
本発明の素子は、また、抵抗変化比などの抵抗変化特性に優れる。なお、抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す高抵抗状態での抵抗値をＲHIGH、低抵抗状態での抵抗値をＲLOWとしたときに、以下の式（１）により求められる値である。
抵抗変化比＝（ＲHIGH−ＲLOW）／ＲLOW          （１）
【０１１０】
駆動電圧または電流は、第１の電極１１および第２の電極１３を介して、素子１に印加される。駆動電圧または電流の印加により、素子１における上記状態が、例えば、高抵抗状態から低抵抗状態へと変化するが、変化後の状態は、素子１に駆動電圧または電流が再び印加されるまで保持される。素子１の上記状態は、駆動電圧または電流を素子１に印加することにより、再び変化させる（例えば、低抵抗状態から高抵抗状態へ）ことができる。
【０１１１】
素子１に印加する駆動電圧または電流は、素子１が高抵抗状態にあるときと、低抵抗状態にあるときとの間で必ずしも同一でなくてもよく、その大きさ、印加方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「駆動電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へと変化できる「電圧または電流」であればよい。
【０１１２】
このように素子１では、特定の電気抵抗値を示す素子の状態を、素子１に駆動電圧または電流を印加するまで保持できる。このため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせることにより、不揮発性の抵抗変化型メモリを構築できる。２以上の素子１を用いることにより、メモリアレイの構築も可能である。このメモリでは、素子１の上記各状態に対してビット、例えば、高抵抗状態に対して「０」を、低抵抗状態に対して「１」を割り当てればよい。素子１の上記状態の変化は少なくとも２回以上繰り返して行うことができるため、信頼性のある不揮発性ランダムアクセスメモリを構築できる。また、素子１の上記各状態に対して「ＯＮ」または「ＯＦＦ」を割り当てることにより、素子１をスイッチング素子へ応用することも可能である。
【０１１３】
素子１に印加する駆動電圧または電流は、パルス状であることが好ましい。駆動電圧（駆動電流）をパルス状とすることにより、素子１を用いて構築したメモリなどの電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であってもよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。
【０１１４】
もちろん、素子１に印加する駆動電圧または電流は、抵抗変化層１２の上記状態を変化させることができる限り、パルス状でなくてもよい。
【０１１５】
デバイスの駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。素子１の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、早い応答速度などを達成するためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部／立ち下がり部に適度なスロープを設けた台形状であることが好ましい。正弦波状や台形状のパルスは、素子１の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子１の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。
【０１１６】
素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築した電子デバイスの小型化がより容易となる。例えば、第１の電極１１と第２の電極１３との間に電位差を発生させる電位差印加機構を素子１に接続し、双方の電極の間に電位差を与えることにより素子１の状態を変化させることができる。電位差印加機構には、例えば、パルスジェネレータを用いてもよい。以下、素子１への電圧の印加によって、その状態を変化させる（素子１を駆動する）方法について説明する。
【０１１７】
例えば、第２の電極１３の電位に対して、第１の電極１１の電位が正となるような２種類のバイアス電圧（正バイアス電圧）を印加することにより、素子１を低抵抗状態から高抵抗状態へ、あるいは、高抵抗状態から低抵抗状態へと変化させてもよい。特に、素子１が非線形導電膜１８を有する場合、上記２種類の正バイアス電圧の印加により、素子１を駆動させることが好ましい。より具体的には、電圧Ｖ１（Ｖ１＞０）のリセット電圧の印加により、素子１を低抵抗状態から高抵抗状態へと変化させ、電圧Ｖ２（Ｖ２＞Ｖ１＞０）のセット電圧の印加により、素子１を高抵抗状態から低抵抗状態へと変化させてもよい。このような素子の動作はユニポーラ動作と呼ばれ、ユニポーラ動作では、同極性の２種類の駆動電圧の印加により、素子１をリセット／セットする。素子１の構成によっては、第２の電極１３の電位に対して、第１の電極１１の電位が負となるような２種類のバイアス電圧（負バイアス電圧）の印加により、素子を駆動させることもできる。非線形導電膜１８を有する素子の場合、導電膜１８の電気的な特性に応じて、正バイアス電圧の印加、または、負バイアス電圧の印加を選択すればよい。
【０１１８】
また例えば、正バイアス電圧の印加により、素子１を低抵抗状態から高抵抗状態へ変化させ、負バイアス電圧の印加により、素子１を高抵抗状態から低抵抗状態へと変化させてもよい。素子１の状態の変化に対する正バイアス電圧の印加と負バイアス電圧の印加は逆であってもよい。このような素子の動作は、バイポーラ動作と呼ばれ、バイポーラ動作では、極性が互いに異なる２種類の駆動電圧の印加により、素子１をリセット／セットする。非線形導電膜１８を有する素子の場合、当該素子をバイポーラ動作させるためには、正および負の双方のバイアス電圧の印加に対応できる電気特性（例えば、ダブルショットキー型など、双方のバイアス電圧に対して強い非線形伝導性を示す電気特性）を有する導電膜１８であることが好ましい。
【０１１９】
素子１の電気抵抗値は、素子１の抵抗値（または出力電流値）と、参照素子の参照抵抗値（または参照出力電流値）との差分に基づいて算出することが好ましい。参照抵抗値は、例えば、検出する素子とは別に参照素子を準備し、参照素子に対しても素子１と同様にリード電圧（リード電圧については後述する）を印加して得ることができる。このような方法により素子１の電気抵抗値を得るための回路の構成の一例を図３０に示す。
【０１２０】
図３０に示す回路では、素子１からの出力９１を負帰還増幅回路９２ａにより増幅した出力９３と、参照素子９４からの出力９５を負帰還増幅回路９２ｂにより増幅した出力９６とを差動増幅回路９７に入力する。そして、差動増幅回路９７から得られた出力信号９８を用いて、素子１の抵抗を求めることができる。
【０１２１】
素子１を用いて抵抗変化型メモリを構築する場合、素子１への情報の書き込みは、素子１への駆動電圧または電流の印加により行えばよく、素子１に記録した情報の読み出しは、例えば、情報の書き込み時とは異なる大きさの電圧（電流）を素子１に印加することにより行えばよい。情報の書き込み、および読み出し方法として、パルス状の電圧を素子１に印加する方法の一例について、図３１を用いて説明する。
【０１２２】
素子１が低抵抗状態にあるとする。第２の電極１３の電位に対して、第１の電極１１の電位が正となるようなパルス状の正バイアス電圧Ｖ１を素子１に印加すると、素子１は低抵抗状態から高抵抗状態へと変化する（リセット動作：図３１に示す「ＲＥＳＥＴ」）。
【０１２３】
ここで、大きさがＶ１未満の正バイアス電圧を素子１に印加して得られる電流出力から、高抵抗状態の素子１の電気抵抗値を求めることができる。素子１の電気抵抗値は、大きさがＶ１未満の負バイアス電圧を素子１に印加することによっても求めることができる。素子１の電気抵抗値を検出するために印加する、これらの電圧をリード電圧（ＲＥＡＤ電圧：ＶRE）とする。
【０１２４】
リード電圧は、図３１に示すようにパルス状であってもよい。パルス状のリード電圧とすることにより、素子１を用いて構築したメモリなどの電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。
【０１２５】
リード電圧の印加では、素子１の状態は変化しないため、リード電圧を複数回印加した場合においても、同一の電気抵抗値を検出できる。
【０１２６】
次に、パルス状の正バイアス電圧Ｖ２（Ｖ２＞Ｖ１）を印加すると、素子１は高抵抗状態から低抵抗状態へと変化する（セット動作：図３１に示す「ＳＥＴ」）。ここで、リード電圧を素子１に印加して得られる電流出力から、低抵抗状態の素子１の電気抵抗値を求めることができる。
【０１２７】
このように、パルス状の電圧の印加により、素子１への情報の書き込み、および素子１からの情報の読み出しを行うことができる。読み出しの際の素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の小さい状態（図３１におけるＯＵＴＰＵＴ１）を「０」、相対的に出力電流の大きい状態（図３１におけるＯＵＴＰＵＴ２）を「１」とすれば、素子１を、リセット電圧によって情報「０」が記録され、セット電圧によって情報「１」が記録される（情報「０」が消去される）メモリ素子とすることができる。
【０１２８】
リード電圧の大きさは、セット動作およびリセット動作の際に印加する電圧（セット電圧およびリセット電圧）の大きさに対して、通常、１／４〜１／１０００程度の範囲にあることが好ましい。セット電圧およびリセット電圧の具体的な値は、素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖ程度の範囲であり、０．５Ｖ〜１０Ｖ程度の範囲が好ましい。
【０１２９】
図３２に示すように、パストランジスタ３５を用い、２以上の素子１をマトリクス状に配列することにより、不揮発性でランダムアクセス型の抵抗変化型メモリアレイ１００を構築できる。
【０１３０】
メモリアレイ１００では、ビット線３２が素子１の第１の電極１１に、ワード線３３が素子１の第２の電極１３に接続されている。図１に示す素子１のように、帯状の第１の電極１１を備える素子の場合、第１の電極１１自体がビット線３２であってもよい。また、図１に示す素子１のように、第２の電極１３に接続された上部配線電極１６および下部配線電極１７を備える素子の場合、少なくとも一方の配線電極がワード線３３であってもよい。
【０１３１】
メモリアレイ１００では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）に接続されたパストランジスタ３５ａと、２以上のワード線３３から選ばれる１つのワード線（Ｗn）に接続されたパストランジスタ３５ｂとを選択する（例えば、選択的にＯＮ状態とする）ことにより、座標（Ｂn、Ｗn）に位置する素子１ａへの情報の書き込み、ならびに素子１ａからの情報の読み出しが可能となる。なお、素子１ａに書き込まれた情報を読み出す場合、例えば、素子１ａの電気抵抗値に対応する電圧である、図３２に示す電圧Ｖを測定すればよい。
【０１３２】
図３２に示すメモリアレイ１００には参照素子群３７が配置されており、素子群３７に接続されたビット線（Ｂ0）に対応するパストランジスタ３５ｃを選択的にＯＮ状態とし、図３２に示す電圧Ｖrefを測定することによって、素子１ａの出力と、参照素子群３７の出力との差分を検出できる。
【０１３３】
また、図３２に示すメモリアレイ１００では、素子１が非線形導電膜１８を有さない場合、アレイ１００上の各々の素子１は、非選択の素子を介して電気的に互いに接続されていることになるが、非選択の素子を介した抵抗成分を参照素子群として想定し、上記と同様に、選択した素子１ａの出力と、仮想の参照素子群との出力との差分を検出してもよい。この方法では、選択された素子１ａの周囲に位置する素子の状態を参照しながら、参照素子としての抵抗値を設定する必要があるため、メモリアレイとしての動作が遅くなるが、その構成を簡略化することができる。
【０１３４】
素子１が、図３に示すように、第１の電極１１の複層化により多値化された素子である場合、例えば、図３３に示すようなアレイ構成を実現でき、ビット線３２およびワード線３３の組み合わせのそれぞれにパストランジスタを配置して、メモリアレイを動作させることができる。
【０１３５】
本発明の素子は、種々の形態を有する不揮発性の半導体メモリへの適用が可能である。
【０１３６】
図３４は、本発明の素子を備える不揮発性のメモリの構成を示すブロック図である。図３４に示すように、半導体メモリ２００は、半導体基板上にメモリ本体部２０１を備えており、メモリ本体部２０１は、メモリアレイ２０２、行選択回路／ドライバ２０３、列選択回路／ドライバ２０４、メモリアレイ２０２への情報の書き込みを行うための書き込み回路２０５、選択されたビット線に流れる電流量を検出し、メモリアレイ２０２に書き込まれた情報を「１」または「０」と判定するセンスアンプ２０６、および、端子ＤＱを介してデータの入出力処理を行うデータ入出力回路２０７を備えている。また、半導体メモリ２００は、メモリ２００の外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、メモリ２００の外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９と、をさらに備えている。
【０１３７】
メモリアレイ２０２は、図３４に示すように、半導体基板上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、半導体基板の主面に平行な面内において互いに平行に、かつ、これら複数のワード線の上方に、当該ワード線と立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。また、メモリアレイ２０２では、上記ワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、上記ビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差部に対応するように、マトリクス状に配置された複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と記載する）が配置されており、メモリセルＭ１１１，Ｍ１１２，…は、本発明の素子を備えている。
【０１３８】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…から選択される特定のメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１３９】
制御回路２０９は、メモリアレイ２０２への上方の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。一方、情報の読み出しサイクルにおいては、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【０１４０】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から行アドレス信号を受け取り、受け取った行アドレス信号に応じて、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、選択したワード線に対して所定の電圧を印加する。
【０１４１】
列選択回路／ドライバ２０４は、アドレス入力回路２０８から列アドレス信号を受け取り、受け取った列アドレス信号に応じて、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、選択したビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１４２】
書き込み回路２０５は、制御回路２０９から書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して、選択したワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して、選択したビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１４３】
センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出して、情報「１」または「０」を判定する。判定により得られた出力データＤＯは、データ入出力回路２０７を介して外部回路へ出力される
本発明の素子が、図３に示すように、第１の電極１１の複層化により多値化された素子である場合、３次元に積み重なった多層化構造を実現でき、例えば、図３３に示すようなアレイ構成を実現できる。
【０１４４】
次に、図３４に示すメモリ２００における、情報を書き込む際の書き込みサイクル、ならびに情報を読み出す際の読み出しサイクルの動作例について、図３５に示すタイミングチャートを参照しながら説明する。ここでは、各メモリセルが備える抵抗変化素子が非線形導電膜を有しており、当該素子が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」に、それぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２に対して情報の書き込みおよび読み出しを行う場合のみを示す。
【０１４５】
図３５におけるＶＰは、メモリセルが備える素子の抵抗変化に必要なパルス電圧を示す。図３５に示す例では、ビット線ＢＬ０およびＢＬ１、ならびに、ワード線ＷＬ０およびＷＬ１には、定常的に電圧ＶＰ／２が印加されているが、ＶＰ／２＜閾値電圧Ｖｆの関係が成立することが好ましい。なお、閾値電圧Ｖｆとは、リセット（高抵抗化）電圧ＶＰまたはセット（低抵抗化）電圧ＶＰ’（＞ＶＰ）を示す。この関係が成立することにより、非選択のメモリセルに回り込む漏れ電流、即ち、情報を書き込む必要のないメモリセルへ供給される余分な電流、を抑制でき、メモリ２００の低消費電力化をより一層進めることができるからである。また、この関係の成立により、非選択のメモリセルへの意図しない書き込み（一般に「ディスターブ」と称される）が抑制されるなどの利点が得られる。
【０１４６】
図３５のｔＷは、１回の書き込みサイクルに要する時間（書き込みサイクル時間）、ｔＲは、１回の読み出しサイクルに要する時間（読み出しサイクル時間）である。
【０１４７】
ここで、メモリセルＭ１１１の書き込みサイクルにおいて、ビット線ＢＬ０にパルス幅ｔＰのパルス電圧ＶＰを印加し、そのタイミングに対応するように、ワード線ＷＬ０にパルス幅ｔＰの０Ｖ（ゼロボルト）の電圧を印加する。これにより、メモリセルＭ１１１の抵抗変化素子が高抵抗化し、メモリセルＭ１１１に情報「１」が書き込まれる。
【０１４８】
次に、メモリセルＭ１２２の書き込みサイクルにおいて、ワード線ＷＬ１にパルス幅ｔＰの０Ｖ（ゼロボルト）の電圧を印加し、そのタイミングに対応するように、ビット線ＢＬ１にパルス幅ｔＰのパルス電圧ＶＰ’（ＶＰ’＞ＶＰ）を印加する。これにより、メモリセルＭ１２２の抵抗変化素子が低抵抗化し、メモリセルＭ１２２に情報「０」が書き込まれる。
【０１４９】
次に、メモリセルＭ１１１の読み出しサイクルにおいて、書き込み時のパルス電圧よりもパルス幅が小さく、値が０Ｖ（ゼロボルト）よりも大きくＶＰ／２よりも小さい電圧を、ビット線ＢＬ０に印加する。このタイミングに対応するように、書き込み時のパルス電圧よりもパルス幅が小さく、値がＶＰ／２よりも大きくＶＰよりも小さい電圧を、ワード線ＷＬ０に印加する。これにより、メモリセルＭ１１１の抵抗変化素子の抵抗値に対応する電流が出力され、出力された電流値を検出して、情報「１」を読み出すことができる。
【０１５０】
次に、メモリセルＭ１２２の読み出しサイクルにおいて、先のメモリセルＭ１１１の読み出しサイクルと同様の電圧を、ワード線ＷＬ１およびビット線ＢＬ１に印加する。これにより、メモリセルＭ１２２の抵抗変化素子の抵抗値に対応する電流が出力され、出力された電流値を検出して、情報「０」を読み出すことができる。
【０１５１】
なお、本明細書では示していないが、半導体メモリにおいては一般に、不良のメモリセルを救済することを目的として、メモリセルと同一の構成を有する冗長救済用メモリセルが設けられている。また、エラー訂正に用いるパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けることもある。本発明の素子を備えるメモリにおいても、このようなメモリセル、メモリアレイを別途設けてもよく、当該メモリセル、メモリアレイに、本発明の抵抗変化素子を用いることも可能である。
【０１５２】
図３６は、本発明の素子を備えるメモリの構成の一例を示すブロック図である。
【０１５３】
図３６に示すように、半導体メモリ４００は、半導体基板４０１上に、ＣＰＵ４０２、外部回路との間でデータの入出力処理を行う入出力回路４０３、所定の演算を実行する論理回路４０４、アナログ信号を処理するアナログ回路４０５、自己診断を行うためのＢＩＳＴ（Built In Self Test）回路４０６、ＳＲＡＭ４０７、ならびに、ＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８を備えている。
【０１５４】
救済アドレス格納レジスタ４０８は、図３７に示すように、本発明の素子に相当する不揮発性記憶素子４０９と、記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。メモリアレイに対しては、これらの回路がそれぞれ接続されて構成されていればよい。
【０１５５】
記憶素子４０９は、書込み回路４１０側への切替え部と、読出し回路４１１側への切替え部に接続されている。
【０１５６】
図３７に示す例では、２層配線を用い、第１配線と第２配線との間に記憶素子４０９を配置した構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、あるいは、必要に応じて複数の配線間に不揮発性記憶素子を配置したりしてもよい。
【０１５７】
次に、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う手順について、図３６、３７を参照しながら説明する。
【０１５８】
最初に、ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴにより、ＳＲＡＭ４０７のメモリブロックの検査を実行する。このメモリブロックの検査は、ＬＳＩの製造過程において、ならびに、ＬＳＩを実際のシステムに搭載した状態で、実施される。
【０１５９】
次に、ＢＩＳＴ回路４０６によるメモリブロックの検査の結果、不良ビットが検出されると、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。アドレス情報の格納は、そのアドレス情報に対応するレジスタが備える抵抗変化素子の状態を、高抵抗化または低抵抗化することによって行われる。このようにして、救済アドレス格納レジスタ４０８へのアドレス情報の書き込みが行われる。
【０１６０】
ＳＲＡＭ４０７へのアクセスが実行されると、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、抵抗変化素子の状態に応じた出力電流値を検出することにより行われる。救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルへのアクセスが実行され、当該メモリセルへの情報の読み取りまたは書き込みが行われる。
【０１６１】
このような自己診断機能の実現により、メモリを製造する際の検査工程において、外部の高価なＬＳＩテスタを用いる必要がなくなる。また、検査時だけではなく、実際の使用により経時変化を起こした場合にも不良ビットの救済が可能となり、長期間に亘り、メモリの品質を保つことができる。
【０１６２】
本発明の素子を備えるメモリは、製造工程において１回のみ情報を書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
【実施例】
【０１６３】
以下、実施例によって本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
【０１６４】
（実施例１）
実施例１では、図１に示す構造を有する抵抗変化素子１を作製し、その抵抗変化特性を評価した。素子１は、図１１〜１９に示す方法に基づいて作製した。また、鉄酸化物（Ｆｅ−Ｏ）からなる抵抗変化部１２とし、当該抵抗変化部は、Ｆｅ3Ｏ4からなる母材を酸化処理して形成した。
【０１６５】
最初に、表面にＴＥＯＳ膜（ＳｉＯ2膜）が形成された基板１０の表面に、基板１０に埋め込まれる（ただし表面は露出する）ように、Ｃｕを主成分とする帯状の下部配線電極１７を形成した。下部配線電極１７は、標準的なＣｕダマシンプロセスを用いて形成し、下部配線電極１７の底面および側面を含む表面には、Ｔａ／ＴａＮの多層膜を配置した。下部配線電極１７の配線幅は１μｍとした。
【０１６６】
次に、絶縁膜１４としてＴＥＯＳ膜と、導電膜２１としてＰｔ膜とを交互に積層した積層体を、基板１０および下部配線電極１７上に形成した。ＴＥＯＳ膜の厚さは５００ｎｍ、Ｐｔ膜の厚さは５０ｎｍとし、Ｐｔ膜の積層数は４とした。Ｐｔ膜は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下において、基板温度を２７℃、印加電力を１００Ｗとして作製した。
【０１６７】
次に、絶縁膜１４と導電膜２１との積層体を微細加工して、導電膜２１から第１の電極１１を形成した。多層膜の微細加工には、標準的なリソグラフィー法およびエッチング法を用い、第１の電極１１の形状は、基板１０の主面に垂直な方向から見て、下部配線電極１７と直交する帯状とした。第１の電極１１の配線幅は５μｍとした。
【０１６８】
次に、絶縁材料として厚さ１５００ｎｍのＴＥＯＳ膜を堆積させた後、堆積させた絶縁材料をＣＭＰ法により平坦化して、絶縁層２２を形成した。
【０１６９】
次に、基板１０の主面に垂直な方向から見て、下部配線電極１７と第１の電極１１とが交差する部分に、下部配線電極１７が露出するように円柱状の開口部２３（０．４μｍφ）を形成した。
【０１７０】
次に、形成した開口部２３の内部に、抵抗変化材料の母材としてＦｅ3Ｏ4を堆積させた。Ｆｅ3Ｏ4の堆積は、ターゲットとしてＦｅＯ0.75を用いたマグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下において、基板１０の温度を室温〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１００Ｗとして行った。母材の堆積にあたっては、開口部２３の側面には母材を堆積させるが、開口部２３が母材で充填されないように留意した。堆積させた母材の比抵抗は５〜５０ｍΩｃｍ（典型的には１０ｍΩｃｍ）程度であり、この比抵抗値、ならびにＸ線回折法、赤外吸収法、ラマン分光法などの評価手法により、当該母材がＦｅ3Ｏ4であることを確認した。続いて、酸化雰囲気下における熱処理（３００℃、１分）により、堆積させた母材を酸化処理した後、開口部２３の底面および絶縁層２２上に堆積した酸化後の母材をドライエッチングにより除去して、鉄酸化物からなる円筒状の抵抗変化部１２を、開口部２３内に形成した。抵抗変化部１２の膜厚は２０ｎｍであった。抵抗変化部１２の組成は、Ｆｅ3Ｏ4のベタ膜に対する同条件での酸化処理の結果から、ＦｅＯX1（３／２≧Ｘ１＞４／３）と推定された。
【０１７１】
次に、開口部２３の内部を充填するように、導電性材料２５として、Ｐｔ／ＴａＮ／Ｗの積層膜を堆積させ、絶縁層２２上に堆積した導電性材料２５をＣＭＰ法により除去して、円筒状の抵抗変化部１２の内部に充填されたプラグ状の第２の電極１３とした。上記積層膜におけるＰｔ膜の厚さは１０ｎｍ、ＴａＮ膜の厚さは２０ｎｍとし、Ｗは、Ｐｔ膜およびＴａＮ膜の堆積に続き、残存する空間を充填するように堆積させた。
【０１７２】
次に、下部配線電極１７が伸長する方向と同じ方向に伸長する帯状の上部配線電極１６を、ＴａＮにより形成し、図１に示すような抵抗変化素子１（サンプル１）とした。上部配線電極１６の厚さは５０ｎｍ、配線幅は５μｍとした。
【０１７３】
このように作製したサンプル１の電気的特性を評価したところ、非線形のバイアス電圧印加性を示した。これは、抵抗変化部１２を構成する鉄酸化物がｎ形半導体であり、抵抗変化部１２と、高い仕事関数を有するＰｔからなる第１の電極１１との接触がショットキー的であることが原因ではないかと推定された。
【０１７４】
次に、サンプル１に対して、図３１に示すパルス状の電圧を印加して、その抵抗変化比を評価した。抵抗変化比の評価は、以下のように行った。パルスジェネレータを用いて、サンプル１の第１の電極１１と下部配線電極１７との間に、リセット電圧として１Ｖ、セット電圧として２．５Ｖ、リード電圧として０．０５Ｖの正バイアス電圧を印加した。各電圧のパルス幅は１０ｍｓ（ミリ秒）とし、セット電圧を印加した後のサンプル１の電気抵抗値、および、リセット電圧を印加した後のサンプル１の電気抵抗値を、リード電圧の印加によるサンプル１の出力電流値から求めた。一方の電気抵抗値が、サンプル１の高抵抗状態を反映する値となり、他方の電気抵抗値が、サンプル１の低抵抗状態を反映する値となる。ここで、上記のようにして求めたサンプル１の高抵抗状態の電気抵抗値をＲHIGH、サンプル１の低抵抗状態の電気抵抗値をＲLOWとし、以下の式から抵抗変化比を求めた。
［抵抗変化比］＝（ＲHIGH−ＲLOW）／ＲLOW
【０１７５】
評価の結果、サンプル１は、１０倍以上の抵抗変化比、ならびに１０００回以上の書き込み繰り返し性能、および５００時間以上の保持特性（RHigh/RLOW保持特性）を示した。なお、書き込み繰り返し性能とは、セット動作とリセット動作を１サイクルとして繰り返した際の動作可否を評価した特性であり、保持特性とは、ＲHighおよびＲLOWの状態にある素子を常温下に保持したときに、素子の抵抗値の変化が初期値の２５％以内に保持されている時間により評価した特性である。
【０１７６】
評価結果を以下の表１に示す。
【０１７７】
【表１】
2009081251.tif 000003
【０１７８】
これとは別に、リセット電圧として１．５Ｖの正バイアス電圧、セット電圧として２．５Ｖの負バイアス電圧、リード電圧として０．０５Ｖの正バイアス電圧を印加して、サンプル１のバイポーラ動作の検証も行った。各電圧のパルス幅は１００ｎｓ（ナノ秒）とした。この動作により、サンプル１の抵抗変化比を上記と同様にして求めたところ、サンプル１は、１０倍以上の抵抗変化比、ならびに１０００回以上の書き込み繰り返し性能、および５００時間以上の保持特性を示した。
【０１７９】
（実施例２）
実施例２では、第１の電極１１（導電膜２１）としてＰｔ膜の代わりにＴａＮ膜を用いた以外は実施例１と同様にして、図１に示す構造を有する抵抗変化素子１（サンプル２）を作製した。
【０１８０】
ＴａＮ膜は、Ｔａをターゲットとして用いたマグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（体積比）＝約４：１）において、基板温度を０〜４００℃の範囲（主に３５０℃）とし、印加電力をＤＣ４ｋＷとして作製した。
【０１８１】
サンプル２の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例１と同様に評価したところ、サンプル２は、１０倍以上の抵抗変化比、ならびに１０００回以上の書き込み繰り返し性能、および５００時間以上の保持特性を示した。
【０１８２】
評価結果を以下の表２に示す。
【０１８３】
【表２】
2009081251.tif 000004
【０１８４】
（実施例３）
実施例３では、鉄酸化物の代わりにタンタル酸化物（Ｔａ−Ｏ）からなる抵抗変化部１２とした以外は実施例１と同様にして、図１に示す構造を有する抵抗変化素子１（サンプル３）を作製した。
【０１８５】
抵抗変化部１２は、開口部２３内部へのタンタル酸化物の堆積によって形成した。タンタル酸化物は、ＴａをターゲットとするＲＦマグネトロンスパッタリング法により、圧力０．２〜５Ｐａの酸素−アルゴン混合雰囲気下（酸素の流量比が０．１〜１０体積％）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力を１５０〜３００Ｗとして堆積させた。この堆積により形成した抵抗変化部１２の膜厚は２０ｎｍであった。また、抵抗変化部１２の組成は、同条件において平板上に堆積させたＴａ酸化物の組成を評価した結果から、酸素含有率（Ｏ／（Ｔａ＋Ｏ））にして０．５〜０．７程度であると推定された。
【０１８６】
サンプル３の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例１と同様に評価したところ、サンプル３は、１０倍以上の抵抗変化比、ならびに１０００回以上の書き込み繰り返し性能、および５００時間以上の保持特性を示した。
【０１８７】
評価結果を以下の表３に示す。
【０１８８】
【表３】
2009081251.tif 000005
【０１８９】
これとは別に、リセット電圧として１．５Ｖの正バイアス電圧、セット電圧として２．５Ｖの負バイアス電圧、リード電圧として０．０５Ｖの正バイアス電圧を印加して、サンプル３のバイポーラ動作の検証も行った。各電圧のパルス幅は１００ｎｓ（ナノ秒）とした。この動作により、サンプル３の抵抗変化比を上記と同様にして求めたところ、サンプル３は、１０倍以上の抵抗変化比、ならびに１０００回以上の書き込み繰り返し性能、および５００時間以上の保持特性を示した。
【０１９０】
（実施例４）
実施例４では、鉄酸化物の代わりにタンタル酸化物（Ｔａ−Ｏ）からなる抵抗変化部１２とした以外は実施例２と同様にして、図１に示す構造を有する抵抗変化素子１（サンプル４）を作製した。
【０１９１】
抵抗変化部１２は、開口部２３の内部に、抵抗変化材料の母材としてＴａＮを堆積させた後、堆積させたＴａＮを酸化処理して形成した。
【０１９２】
母材であるＴａＮは、Ｔａをターゲットとして用いたマグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（体積比）＝約４：１）において、基板温度を０〜４００℃の範囲（主に３５０℃）とし、印加電力をＤＣ４ｋＷとして、開口部２３の内部に堆積させた。
【０１９３】
次に、プラズマ酸化（２５０℃、６０秒）により、堆積させたＴａＮを酸化処理して、タリウム酸化物からなる抵抗変化部１２とした。形成した抵抗変化部１２の膜厚は１〜５ｎｍであった。また、抵抗変化部１２の組成は、ＴａＮのベタ膜に対する同条件での酸化処理の結果から、酸素含有率（Ｏ／（Ｔａ＋Ｏ））にして０．５〜０．７程度であると推定された。
【０１９４】
サンプル４の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例１と同様に評価したところ、サンプル４は、１０倍以上の抵抗変化比、ならびに１０００回以上の書き込み繰り返し性能、および５００時間以上の保持特性を示した。
【０１９５】
評価結果を以下の表４に示す。
【０１９６】
【表４】
2009081251.tif 000006
【０１９７】
（実施例５）
実施例５では、第１の電極１１を構成する材料、および、抵抗変化部１２を構成する材料を変化させて、図１に示す構造を有する抵抗変化素子１（サンプル５−１〜５−３）を作製し、その抵抗変化特性を評価した。サンプル５−１〜５−３の各サンプルは、基本的に実施例１と同様にして作製した。
【０１９８】
各サンプルにおける第１の電極１１を構成する材料と、抵抗変化部１２を構成する材料との組み合わせは、以下の通りである。
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
サンプル５−１  ＴｉＮ（第１の電極）      Ｔｉ−Ｏ（抵抗変化部）
サンプル５−２  ＴａＮ（第１の電極）      Ｗ−Ｏ（抵抗変化部）
サンプル５−３  Ｐｔ（第１の電極）        Ｈｆ−Ｏ（抵抗変化部）
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【０１９９】
ＴｉＮ膜は、Ｔｉをターゲットとするマグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（体積比）＝約４：１）において、基板温度を２０〜４００℃の範囲（主に１５０℃）とし、印加電力をＤＣ４ｋＷとして作製した。
【０２００】
ＴａＮ膜は、Ｔａをターゲットとするマグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（体積比）＝約４：１）において、基板温度を０〜４００℃の範囲（主に３５０℃）とし、印加電力をＤＣ４ｋＷとして作製した。
【０２０１】
Ｐｔ膜は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下において、基板温度を２７℃とし、印加電力を１００Ｗとして作製した。
【０２０２】
Ｔｉ−Ｏ（チタン酸化物）は、Ｔｉをターゲットとするマグネトロンスパッタリング法により、圧力０．２〜５Ｐａの酸素−アルゴン混合雰囲気下（酸素の流量比にして０．１〜１０体積％）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１５０−３００Ｗとして堆積させた。堆積させたチタン酸化物の組成は、同条件において平板上に堆積させたチタン酸化物の組成を評価した結果から、ＴｉＯX2（０．５≦Ｘ２＜２）と推定された。
【０２０３】
Ｗ−Ｏ（タングステン酸化物）は、Ｗをターゲットとするマグネトロンスパッタリング法により、圧力０．２〜５Ｐａの酸素−アルゴン混合雰囲気下（酸素の流量比にして０．１〜１０体積％）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１５０−３００Ｗとして堆積させた。堆積させたタングステン酸化物の組成は、同条件において平板上に堆積させたタングステン酸化物の組成を評価した結果から、ＷＯX6（０．５≦Ｘ６＜３）と推定された。
【０２０４】
Ｈｆ−Ｏ（ハフニウム酸化物）は、Ｈｆをターゲットとするマグネトロンスパッタリング法により、圧力０．２〜５Ｐａの酸素−アルゴン混合雰囲気下（酸素の流量比にして０．１〜１０体積％）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１５０−３００Ｗとして堆積させた。堆積させたハフニウム酸化物の組成は、同条件において平板上に堆積させたハフニウム酸化物の組成を評価した結果から、ＨｆＯX7（０．５≦Ｘ７＜２）と推定された。
【０２０５】
サンプル５−１〜５−３の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例１と同様に評価したところ、サンプル５−１〜５−３は、いずれも、１０倍以上の抵抗変化比、ならびに１００回以上の書き込み繰り返し性能、および１００時間以上の保持特性を示した。
【０２０６】
評価結果を以下の表５に示す。
【０２０７】
【表５】
2009081251.tif 000007
【０２０８】
（実施例６）
実施例１で作製したサンプル１を、マトリクス状（８×８）に配列して６４ビットのメモリアレイを構築し、当該メモリの動作確認を行ったところ、ランダムアクセス型の半導体メモリとしての動作を確認できた。
【産業上の利用可能性】
【０２０９】
本発明によれば、抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供できる。
【０２１０】
本発明の抵抗変化素子は種々の電子デバイスに応用でき、当該電子デバイスとしては、例えば、情報通信端末、デジタル家電などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。
【図面の簡単な説明】
【０２１１】
【図１】本発明の抵抗変化素子の一例を模式的に示す断面図である。
【図２】図１に示す抵抗変化素子をその上面から見た平面図である。
【図３】本発明の抵抗変化素子の別の一例を模式的に示す断面図である。
【図４】本発明の抵抗変化素子の別の一例を模式的に示す断面図である。
【図５】図４に示す抵抗変化素子をその上面から見た平面図である。
【図６】２以上の本発明の抵抗変化素子をアレイ状に配列した状態を模式的に示す断面図である。
【図７】図６に示す配列の状態を、素子の上面から見た平面図である。
【図８】２以上の本発明の抵抗変化素子を行列状(マトリクス状）に配列した状態を模式的に示す平面図である。
【図９】図８に示す配列の状態の等価回路を示す図である。
【図１０】本発明の抵抗変化素子の別の一例を模式的に示す平面図である。
【図１１】本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。
【図１２】図１１の工程に続く工程を示す図である。
【図１３】図１２の工程に続く工程を示す図である。
【図１４】図１３の工程に続く工程を示す図である。
【図１５】図１４の工程に続く工程を示す図である。。
【図１６】図１５の工程に続く工程を示す図である。
【図１７】図１６の工程に続く工程を示す図である。
【図１８】図１７の工程に続く工程を示す図である。
【図１９】図１８の工程に続く工程を示す図である。
【図２０】本発明の抵抗変化素子の別の一例を模式的に示す断面図である。
【図２１】本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。
【図２２】図２１の工程に続く工程を示す図である。
【図２３】図２２の工程に続く工程を示す図である。
【図２４】図２３の工程に続く工程を示す図である。
【図２５】図２４の工程に続く工程を示す図である。
【図２６】図２５の工程に続く工程を示す図である。
【図２７】図２６の工程に続く工程を示す図である。
【図２８】図２７の工程に続く工程を示す図である。
【図２９】図２８の工程に続く工程を示す図である。
【図３０】本発明の抵抗変化素子における情報の読み出し方法の一例を説明するための図である。
【図３１】本発明の抵抗変化素子における情報の書き込みおよび読み出し方法の一例を説明するための図である。
【図３２】本発明の抵抗変化素子を備えるメモリアレイの一例を示す模式図である。
【図３３】本発明の抵抗変化素子を備えるメモリアレイの一例を示す模式図である。
【図３４】本発明の抵抗変化素子を備えるメモリの構成の一例を模式的に示すブロック図である。
【図３５】図３４に示すメモリの動作例を示すタイミングチャートである。
【図３６】本発明の抵抗変化素子を備えるメモリの構成の別の一例を模式的に示すブロック図である。
【図３７】図３６に示すメモリの救済アドレス格納レジスタの構成の一例を模式的に示すブロック図である。
【符号の説明】
【０２１２】
１、１ａ  抵抗変化素子
２  素子群
３  素子群
１０  基板
１１  第１の電極
１２  抵抗変化部
１３  第２の電極
１４  絶縁膜
１５  積層体
１６  上部配線電極
１７  下部配線電極
１８  非線形導電膜
２１  導電膜
２２  絶縁層
２３  開口部
２４  抵抗変化材料
２５  導電性材料
３２  ビット線
３３  ワード線
３５、３５ａ、３５ｂ、３５ｃ  パストランジスタ
３７  参照素子群
９１  （素子１からの）出力
９２ａ、９２ｂ  負帰還増幅回路
９３  （負帰還増幅回路９２ａからの）出力
９４  参照素子
９５  （参照素子９４からの）出力
９６  （負帰還増幅回路９２ｂからの）出力
９７  差動増幅回路
９８  （差動増幅回路９７からの）出力信号
１００  メモリアレイ
２００  半導体メモリ
２０１  メモリ本体部
２０２  メモリアレイ
２０３  行選択回路／ドライバ
２０４  列選択回路／ドライバ
２０５  書き込み回路
２０６  センスアンプ
２０７  データ入出力回路
２０８  アドレス入力回路
２０９  制御回路
４００  半導体メモリ
４０１  半導体基板
４０２  ＣＰＵ
４０３  入出力回路
４０４  論理回路
４０５  アナログ回路
４０６  ＢＩＳＴ回路
４０７  ＳＲＡＭ
４０８  救済アドレス格納レジスタ
４０９  不揮発性記憶素子
４１０  書き込み回路
４１１  読み出し回路
４１２  ラッチ回路
【図１】
2009081251.tif 000008
【図２】
2009081251.tif 000009
【図３】
2009081251.tif 000010
【図４】
2009081251.tif 000011
【図５】
2009081251.tif 000012
【図６】
2009081251.tif 000013
【図７】
2009081251.tif 000014
【図８】
2009081251.tif 000015
【図９】
2009081251.tif 000016
【図１０】
2009081251.tif 000017
【図１１】
2009081251.tif 000018
【図１２】
2009081251.tif 000019
【図１３】
2009081251.tif 000020
【図１４】
2009081251.tif 000021
【図１５】
2009081251.tif 000022
【図１６】
2009081251.tif 000023
【図１７】
2009081251.tif 000024
【図１８】
2009081251.tif 000025
【図１９】
2009081251.tif 000026
【図２０】
2009081251.tif 000027
【図２１】
2009081251.tif 000028
【図２２】
2009081251.tif 000029
【図２３】
2009081251.tif 000030
【図２４】
2009081251.tif 000031
【図２５】
2009081251.tif 000032
【図２６】
2009081251.tif 000033
【図２７】
2009081251.tif 000034
【図２８】
2009081251.tif 000035
【図２９】
2009081251.tif 000036
【図３０】
2009081251.tif 000037
【図３１】
2009081251.tif 000038
【図３２】
2009081251.tif 000039
【図３３】
2009081251.tif 000040
【図３４】
2009081251.tif 000041
【図３５】
2009081251.tif 000042
【図３６】
2009081251.tif 000043
【図３７】
2009081251.tif 000044