(57)【要約】      （修正有）【課題】配線層の絶縁膜としてＬｏｗ−ｋ膜を用いる半導体装置であって、Ｓｉ基板を貫通するコンタクトホールを形成する際に起こりうる、Ｌｏｗ−ｋ膜の加工ダメージが防止された半導体装置を提供する。【解決手段】互いに向かい合う第１の面及び第２の面を有する半導体基板１の第１の面側に回路構成要素を形成する。その上に第1の絶縁膜６を形成し、この中に、回路構成要素と電気的に接続されるコンタクトプラグ７を形成し、半導体基板中に基板貫通コンタクトプラグ１７を形成する。第1の絶縁膜上に比誘電率が３．５以下の第2の絶縁膜１１を形成し、第2の絶縁膜中に基板貫通コンタクトプラグ及びコンタクトプラグに接続された配線層１６を形成する。第１の面側に配線層と電気的に接続された、第１の電極３３を形成し、第２の面側に、コンタクトプラグと電気的に接続された、第２の電極４３を形成する。【選択図】図１（ｉ）
2009147218.tif 000002
【特許請求の範囲】
【請求項１】
互いに向かい合う第１の面及び第２の面を有する半導体基板における前記第１の面側に形成された回路構成要素と、
前記半導体基板の前記第１の面側に形成された、第１の絶縁膜と、
前記第1の絶縁膜中に形成され、前記回路構成要素と電気的に接続された、コンタクトプラグと、
前記半導体基板及び前記第1の絶縁膜を貫通する、基板貫通コンタクトプラグと、
前記第１の絶縁膜よりも前記第１の面側に形成された、比誘電率が３．５以下の第2の絶縁膜と、
前記第2の絶縁膜中に形成され、前記基板貫通コンタクトプラグ及び前記コンタクトプラグと電気的に接続された、配線層と、
前記半導体基板の前記第１の面側に露呈した状態に形成され、前記配線層と電気的に接続された、第１の電極と、
前記半導体基板の前記第２の面側に露呈した状態に形成され、前記コンタクトプラグと電気的に接続された、第２の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
互いに向かい合う第１の面及び第２の面を有する半導体基板における前記第１の面側に形成された回路構成要素と、
前記半導体基板の前記第1の面側に形成された、第1の絶縁膜と、
前記第１の絶縁膜中に形成され、前記回路構成要素と電気的に接続された、コンタクトプラグと、
前記半導体基板及び前記第1の絶縁膜を貫通する、基板貫通コンタクトプラグと、
前記第１の絶縁膜よりも前記第１の面側に形成された、比誘電率が３．５以下の第2の絶縁膜と、
前記第2の絶縁膜中に形成され、前記基板貫通コンタクトプラグ及び前記コンタクトプラグと電気的に導通された、第１の配線層と、
前記第２の絶縁膜よりも前記第1の面側に形成された、比誘電率が３．５以下の第3の絶縁膜と、
前記第3の絶縁膜中に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層とを電気的に導通させる、ビアコンタクトと、
前記半導体基板の前記第１の面側に露呈した状態に形成され、前記第２の配線層と電気的に接続された、第１の電極と、
前記半導体基板の前記第２の面側に露呈した状態に形成され、前記コンタクトプラグと電気的に接続された、第２の電極と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１の絶縁膜は、比誘電率が４以上であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の複数の半導体装置を備え、
複数の前記半導体装置は順次積層されて、ある前記半導体装置の前記第１の電極と、上側に積層された他の半導体装置の前記第２の電極とが、互いに当接して、電気的に導通した状態にある、
ことを特徴とする積層型半導体装置。
【請求項５】
互いに向かい合う第１の面及び第２の面を有する半導体基板における前記第１の面側に回路構成要素を形成し、
前記半導体装置の前記第1の面側に、第1の絶縁膜を形成し、
前記第１の絶縁膜中に、前記回路構成要素と電気的に接続されるコンタクトプラグを形成し、
前記半導体基板中に前記第１の面から前記第２の面に向かう、基板貫通コンタクトプラグを形成し、
前記基板貫通コンタクトプラグの形成後、前記第1の絶縁膜の前記第１の面側に、比誘電率が３．５以下の第2の絶縁膜を形成し、
前記第2の絶縁膜中に、前記基板貫通コンタクトプラグ及び前記コンタクトプラグと電気的に接続された配線層を形成し、
前記半導体基板の前記第１の面側に露呈した状態で、且つ前記配線層と電気的に接続された、第１の電極を形成し、
前記半導体基板の前記第２の面側に露呈した状態で、且つ前記コンタクトプラグと電気的に接続された、第２の電極を形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、主に携帯電話等のモバイル機器向けの部品に対して、装置全体の小型化を図るため、部品自体の小型化及び部品点数の削減等への要求が厳しくなっている。ひいては、半導体チップの小型化や、１つの部品に多数の半導体チップを実装することが求められている。より具体的には、半導体素子は１世代（２〜３年）毎に前世代の７０％の微細化を要求されている。また、ＤＲＡＭ、ＳＲＡＭ、Ｌｏｇｉｃ、Ａｎａｌｏｇなどの異なる半導体チップを重ねて実装する要求がある。複数の半導体チップを重ねて実装する方法として、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）、ＭＣＬ（Ｍｕｌｔｉ−Ｃｈｉｐ−ＬＳＩ）がある。このようなＳｉＰやＭＣＬは、一般的に、次のように製造される。まず、Ｓｉ基板上に形成されたＭＯＳトランジスタ等の半導体素子の上に、一つ又は複数の層からなる配線を形成する。その後、その配線の一部と電気的に繋がる電極用のパッドを形成する。次に、このパッド上に金（Ａｕ）、銅（Ｃｕ）又は錫（Ｓｎ）などの金属を用いて、バンプ電極を形成する。次に、このバンプ電極をボンディングワイヤーで外部電極と接続した後に、または、複数の半導体チップのバンプ電極を直接接合させて積層した後に、パッケージに実装する。
【０００３】
しかし、ＳｉＰのようにボンディングワイヤーで配線を引き出してパッケージに実装する場合、３つ以上の半導体チップを実装可能なものの、実装後の半導体装置のサイズは、半導体チップのサイズに対して少なくともボンディングワイヤーの長さの分だけ大きくなってしまう。
【０００４】
また、ＭＣＬのように、２つの半導体チップを向かい合わせにして、各半導体チップの表面に形成されたバンプ電極同士を接合する場合、ボンディングワイヤーを使用せずに、２つの半導体チップを重ねることは可能であるが、３つ以上の半導体チップの重ねることは困難である。
【０００５】
そこで、ボンディングワイヤーを用いることなく３つ以上の半導体チップを積層する手段が、例えば下記の特許文献に提案されている。即ち、Ｓｉ基板の表面と裏面との間を貫通するコンタクトプラグ（以下、Ｓｉ貫通コンタクトプラグという）を形成し、このＳｉ貫通コンタクトプラグに導通するようにＳｉ基板表面側の電極パッド及びＳｉ基板裏面側の電極パッドをそれぞれ形成する。そして、これらＳｉ基板の表面側と裏面側に形成された電極パッドを、Ｓｉ貫通コンタクトプラグを介して電気的に接続する方法が提案されている。
【０００６】
而して、近年、半導体回路の微細化・高速化が進展するにつれ、配線間の寄生容量を下げるため、配線層の絶縁膜として、誘電率の低い絶縁膜（以下、Ｌｏｗ−ｋ膜という）を使用することが求められてきている。実際、最先端のロジック製品として、配線層にＬｏｗ−ｋ膜が使用したものが作られるに至っている。
【特許文献１】国際公開２００５−０２２６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の配線層の絶縁膜としてＬｏｗ−ｋ膜を用いる半導体装置において、Ｓｉ貫通コンタクトプラグを形成する工程の一つである、Ｓｉ基板を貫通するコンタクトホール（以下、Ｓｉ貫通コンタクトホールという）を形成する際に、Ｌｏｗ−ｋ膜に加工ダメージが与えられるおそれがある。本発明はこのような加工ダメージが防止された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、互いに向かい合う第１の面及び第２の面を有する半導体基板における前記第１の面側に形成された回路構成要素と、前記半導体基板の前記第１の面側に形成された、第１の絶縁膜と、前記第1の絶縁膜中に形成され、前記回路構成要素と電気的に接続された、コンタクトプラグと、前記半導体基板及び前記第1の絶縁膜を貫通する、基板貫通コンタクトプラグと、前記第１の絶縁膜よりも前記第１の面側に形成された、比誘電率が３．５以下の第2の絶縁膜と、前記第2の絶縁膜中に形成され、前記基板貫通コンタクトプラグ及び前記コンタクトプラグと電気的に接続された、配線層と、前記半導体基板の前記第１の面側に露呈した状態に形成され、前記配線層と電気的に接続された、第１の電極と、前記半導体基板の前記第２の面側に露呈した状態に形成され、前記コンタクトプラグと電気的に接続された、第２の電極と、を備えることを特徴とする半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
本発明に係る実施形態を説明する前に、本発明者が本発明をするに至った経緯について説明する。
【００１０】
前述のように、配線層の絶縁膜としてＬｏｗ−ｋ膜が使用されてきている。しかし、Ｌｏｗ−ｋ膜を使用した装置においては、Ｓｉ貫通コンタクトプラグを形成する際に問題が生じてしまう。その問題は、前述のように、Ｓｉ貫通コンタクトプラグを形成する工程の一つとして、Ｓｉ貫通コンタクトホールを加工する際に発生する。Ｓｉ貫通コンタクトホールを形成する際、通常の（Ｌｏｗ−ｋ膜でない）絶縁膜やＳｉ基板を加工するためのエッチングガス（例えば、Ｃ４Ｆ８系ガス，ＳＦ６系ガス）により、Ｌｏｗ−ｋ膜がプラズマによる加工ダメージを受けてしまう。この加工ダメージに起因して、Ｌｏｗ−ｋ膜が変質するなど様々な問題を引き起こす。例えば、
（ｉ）Ｌｏｗ―ｋ膜の一部がＳｉＯ２となって誘電率が上昇する。
（ｉｉ）Ｓｉ貫通コンタクトホールの側壁のうち、Ｌｏｗ−ｋ膜の部分のみエッチングされ段差が生じる。これにより、バリアーメタルが断切れし、Ｓｉ貫通コンタクトプラグが導通しない。
（ｉｉｉ）Ｌｏｗ−ｋ膜が吸湿し易くなり、Ｓｉ貫通コンタクトプラグ周辺のビアコンタクトや配線のバリアーメタルを酸化させる。この結果、熱加速の信頼性試験において、導電体がマイグレーションし、配線不良となる（耐熱性の低下）。
等が挙げられる。
【００１１】
そこで、本発明は、以下に説明する実施形態によって、配線層の絶縁膜としてＬｏｗ−ｋ膜を用いた装置においても、Ｓｉ貫通コンタクトプラグの形成に際してＬｏｗ−ｋ膜に悪影響を及ぼさないようにした装置を提供しようとするものである。
【００１２】
以下、図面を参照して本発明に係る２つの実施形態、及び本発明者の知得する２つの比較例を説明する。図面の符号は、同一の機能を有するものは同一の符号を付している。図中の各構成要素の縮尺比率は実際のものとは異なる。
【００１３】
（第１の実施形態）
図１（ａ）乃至図１（ｉ）は、第1の実施形態の製造方法を示す工程断面図である。
【００１４】
（１）まず、図１（ａ）に示すように、Ｓｉ基板１上に、ゲート配線２、側壁絶縁膜３、ソース／ドレイン８及び素子分離領域（図示せず）などを形成して、ＭＯＳ−ＦＥＴを作成する。このゲート配線２は、周知のように、Ｐｏｌｙ−Ｓｉのゲート電極とＳｉＯ２のゲート酸化膜を有するものである。
【００１５】
（２）次に、図１（ｂ）に示すように、上記のＭＯＳ−ＦＥＴ上に、厚さが０．５μｍ、比誘電率ｋが４以上の第１絶縁膜６を形成する。この第1絶縁膜６の材料は、例えばＳｉＯ２である。その後、第１配線層１６（後述）とＭＯＳ―ＦＥＴとを結ぶためのコンタクトプラグ７を形成する。このコンタクトプラグ７は、コンタクトホールの内表面にバリアーメタル５を成膜した後、タングステン４を埋め込んで形成されている。タングステン以外の導電体として、銅（Ｃｕ）、アルミニウム（Ａｌ）又は錫（Ｓｎ）を用いてもよい。図１（ｂ）からわかるように、このコンタクトプラグ７は、ＭＯＳ−ＦＥＴのゲート配線２やソース／ドレイン８と電気的に接続されている。
【００１６】
（３）次に、Ｓｉ基板１及び第1絶縁膜６を貫通する、Ｓｉ貫通コンタクトホール１０の加工を、ＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)法を用いて行う。ここで、ＳｉＯ２で構成された第１絶縁膜６とその下のＳｉ基板１を、同一のエッチング条件で加工することは実際上不可能である。よって、まず、フォトリソグラフィ法でホール（直径約２０μｍ）をパターニングしたレジストマスク９を形成する。この後、Ｃ４Ｆ８系ガスの条件でＲＩＥを用いて、図１（ｃ）に示すように、第１絶縁膜６を加工する。
【００１７】
（４）次に、レジストマスク９を残した状態で、ＳＦ６系ガスの条件でＲＩＥを用いてＳｉ基板１を加工する。図１（ｄ）からわかるように、Ｓｉ基板１の途中まで加工する。即ち、加工速度から導かれる加工時間を指定することによって、Ｓｉ基板１の表面から深さ５０μｍの位置まで加工する。なお、ＲＩＥでＳｉ基板１を加工する際、Ｓｉ基板１の裏面まで加工してもよい。
【００１８】
また、ＳＦ６系のガスはＳｉとＳｉO２の加工選択比が大きいことから、Ｓｉ基板１を加工する際、レジストマスク９を用いることなく、先に加工したＳｉO２のパターン（第１絶縁膜６）をマスクとして用いて、Ｓｉ基板１を加工することも可能である。
【００１９】
（５）次に、図１（ｄ）に示すように、Ｓｉ基板１の途中まで加工したＳｉ貫通コンタクトホール１０の内壁に、プラズマＣＶＤ法でＳｉO２のコンタクト側壁絶縁膜１５を成膜する。この後、導電体のＳｉ貫通コンタクトメタル１４を埋め込む。このＳｉ貫通コンタクトメタル１４の埋め込みは、スパッタ法またはＣＶＤ法を用いてコンタクト側壁絶縁膜１５に、Ｔｉ系のバリアーメタル（図示せず）を成膜し、この後、ＣＶＤ法を用いてタングステン（Ｗ）を成膜することにより行う。その後、フィールド部の導電体（バリアーメタルとタングステン）をＣＭＰ法で除去して、Ｓｉ貫通コンタクトプラグ１７を形成する。
【００２０】
また、別のＳｉ貫通コンタクトメタル１４の埋め込み方法として、めっき法を用いてＳｉ貫通コンタクトホール１０に銅（Ｃｕ）を埋め込み、その後、フィールド部の導電体をＣＭＰ法で除去する方法を用いてもよい。その他、Ｓｉ貫通コンタクトメタル１４として、アルミニウム（Ａｌ）又は錫（Ｓｎ）を用いてもよい。
【００２１】
（６）次に、図１（ｅ）に示すように、第1絶縁膜６の上に第２絶縁膜１１を成膜する。この第２絶縁膜１１は、膜厚が０．５μｍ、比誘電率ｋが３．５以下のＬｏｗ−ｋ膜である。次に、この第２絶縁膜１１上にレジスト膜（図示せず）を成膜し、リソグラフィー法でＬｉｎｅ／Ｓｐａｃｅ＝０．１／０．１μｍの配線パターンを形成する。その後、ＲＩＥ法を用いて、この配線パターンに沿って第2絶縁膜１１を加工し、溝を形成する。次に、この溝の表面に、スパッタ法によりＴａ系のバリアーメタル１３Ａ（図示せず）を成膜する。このバリアーメタル１３Ａと銅のシード膜を用いて、めっき法により、溝に銅１２Ａ（図示せず）を埋め込む。その後、フィールド部のバリアーメタル１３Ａと銅１２ＡをＣＭＰ法で除去して、バリアーメタル１３と銅１２からなる第１配線層１６を形成する。なお、配線材料として、銅（Ｃｕ）の代わりにタングステン（Ｗ）、アルミニウム（Ａｌ）又は錫（Ｓｎ）を用いてもよい。図１（ｅ）は第１配線層１６を形成した後のチップの断面図を示す。ここで、比誘電率ｋが３．５以下の第２絶縁膜１１として、ＣＶＤ法で成膜されたＳｉＯＣ系の組成を持つ比誘電率ｋが３の絶縁膜を用いた。ＳｉＯＣの代わりに、ＳｉＯＦ若しくはＳｉＯＣＨを主成分とする無機材料、又はＰＡｒ（Ｐｏｌｙａｒｙｌｅｔｈｅｒ）を主成分とする有機材料を用いてもよい。
【００２２】
（７）次に、図１（ｆ）に示すように、第２絶縁膜１１の上に膜厚０．０５μｍの第１キャップ絶縁膜２０を成膜する。この第1キャップ絶縁膜２０は、第1配線層１６の銅１２が熱によって後述の第3絶縁膜２１中に拡散することを防止する。この第１キャップ絶縁膜２０の組成はＳｉＮ、ＳｉＣ又はＳｉＣＮ等である。
【００２３】
（８）次に、図１（ｆ）に示すように、この第１キャップ絶縁膜２０の上に、膜厚１μｍの第３絶縁膜２１（Ｌｏｗ−ｋ膜）を成膜する。その後、Ｌｉｎｅ／Ｓｐａｃｅ＝０．１／０．１μｍの配線パターンを有する第２配線層２６、及び、この第２配線層２６と第１配線層１６とを電気的に接続する直径０．１μｍの第１ビアコンタクト２４を形成する。ここで、第３絶縁膜２１は、比誘電率ｋが３．５以下のＬｏｗ−ｋ膜として、ＣＶＤ法で成膜されたＳｉＯＣ系の組成を持つ比誘電率ｋが３の絶縁膜を用いた。ＳｉＯＣの代わりに、ＳｉＯＦ若しくはＳｉＯＣＨを主成分とする無機材料、又はＰＡｒ（Ｐｏｌｙａｒｙｌｅｔｈｅｒ）を主成分とする有機材料を用いてもよい。
【００２４】
なお、第１ビアコンタクト２４と第２配線層２６は、デュアルダマシン配線構造である。即ち、スパッタ法で成膜したＴａ系のバリアーメタル２３と銅のシード膜を用いて、めっき法で、配線溝とビアホールに銅２２を一度に埋め込み、その後、フィールド部のバリアーメタルと銅をＣＭＰ法で除去して形成する。導電体として、銅の代わりに、タングステン（Ｗ）、アルミニウム（Ａｌ）又は錫（Ｓｎ）を用いてもよい。
【００２５】
図１（ｆ）は、フィールド部の導電体（バリアーメタルと銅）を除去した後のチップの断面図を示している。
【００２６】
（９）次に、図１（ｇ）に示すように、第３絶縁膜２１の上に膜厚０．０５μｍの第２キャップ絶縁膜３０を成膜する。この第２キャップ絶縁膜３０は、第２配線層２６の銅２２が熱によって後述の第４絶縁膜３１中に拡散することを防止する。この第２キャップ絶縁膜３０の組成はＳｉＮ、ＳｉＣ又はＳｉＣＮ等である。
【００２７】
（１０）次に、図１（ｇ）に示すように、この第２キャップ絶縁膜３０の上に、比誘電率ｋが４以上の第４絶縁膜３１を成膜する。その後、この第４絶縁膜３１に最上層ビアコンタクト３２のコンタクトホール３２Ａ（直径約１μｍ）を、リソグラフィー法を用いてパターニングした後、ＲＩＥ法で加工して形成する。
【００２８】
（１１）次に、図１（ｇ）に示すように、この最上層ビアコンタクト３２のコンタクトホール３２Ａとフィールド部に、Ｔｉ系のバリアーメタル３６とアルミニウム３７を成膜する。このバリアーメタル３６とアルミニウム３７をリソグラフィー法によりパターニングした後、ＲＩＥ法で加工してＬｉｎｅ／Ｓｐａｃｅ＝１μｍ／１μｍの最上層配線３３を形成する。
【００２９】
（１２）次に、図１（ｇ）に示すように、第4絶縁膜３１上に、比誘電率ｋが４以上の第５絶縁膜３４を、パッシベーション膜として成膜する。この後、リソグラフィー法とＲＩＥ法を用いて、この第５絶縁膜３４にターミナルビア３５（面積約６０μｍ２）を開口する。
【００３０】
（１３）次に、図１（ｈ）に示すように、Ｓｉ基板１の裏面側（ターミナルビア３５の反対側）のＳｉ基板１を厚さ５０μｍまで削り、Ｓｉ基板１の裏面にＳｉ貫通コンタクトプラグ１７を露呈させる。
【００３１】
（１４）次に、図１（ｉ）に示すように、Ｓｉ基板１の裏面側に膜厚０．３μｍの第６絶縁膜４１を成膜して、この第６絶縁膜４１に裏面ビアコンタクト４２のコンタクトホール４２Ａ（直径約１μｍ）を、リソグラフィー法によりパターニングした後、ＲＩＥ法で加工して形成する。
【００３２】
（１５）次に、図１（ｉ）に示すように、この裏面ビアコンタクト４２のコンタクトホール４２Ａとフィールド部に、Ｔｉ系のバリアーメタル４６とアルミニウム４７を成膜する。次に、このバリアーメタル４６とアルミニウム４７をリソグラフィー法によりパターニングした後、ＲＩＥ法で加工してＬｉｎｅ／Ｓｐａｃｅ＝１μｍ／１μｍの裏面配線４３を形成する。
【００３３】
（１６）次に、図１（ｉ）に示すように、第6絶縁膜４１上に、比誘電率ｋが４以上の第７絶縁膜４４を、パッシベーション膜として成膜する。この後、リソグラフィー法とＲＩＥ法を用いて、この第７絶縁膜４４を加工し、裏面ターミナルビア４５（面積約６０μｍ２）を開口する。
【００３４】
図１（ｉ）は裏面ターミナルビア４５を開口した後の半導体チップ１００の断面を示している。
【００３５】
（第２の実施形態）
図１（ｊ）は第2の実施形態に係る半導体チップ１１０の断面図である。第1の実施形態との相違点は、図１（ｊ）からわかるように、Ｓｉ貫通コンタクトプラグ１７と電気的に繋がる第1ビアコンタクト２４が複数存在する（図１（ｊ）では４つ）ことである。
【００３６】
これにより、直径の小さな第1ビアコンタクト２４を用いた場合でも、直径の大きなＳｉ貫通コンタクトプラグ１７と第2配線層２６との間の抵抗がより少なくなり、そのため、より大きな電流を流すことが可能となる。
【００３７】
以上、本発明の第1及び第2の実施形態に係る半導体チップ１００，１１０について述べた。この半導体チップ１００，１１０においては、Ｓｉ貫通コンタクトメタル１４として、一般に配線材料として用いられるタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又は錫（Ｓｎ）を用いることが可能である。これは、Ｓｉ貫通コンタクトメタル１４を埋め込んだ後に、ＭＯＳ−ＦＥＴ作成等に伴う高温のプロセス（例えば、ゲート酸化膜の形成、又は拡散層の不純物活性化）が存在しないためである。このことから、例えばＰｏｌｙ―ＳｉなどをＳｉ貫通コンタクトメタル１４に用いた場合と比べて、第1及び第2の実施形態に係るＳｉ貫通コンタクトプラグ１７のコンタクト抵抗は低いという利点が得られる。
【００３８】
もう一つの利点として、Ｓｉ貫通コンタクトホール１０を形成する際に、Ｌｏｗ−ｋ膜の第２絶縁膜１１及び第３絶縁膜２１を加工しないため、Ｓｉ貫通コンタクトホール１０の加工に使用されるＳＦ６系ガス、Ｃ４Ｆ８系ガスによって、これら第２絶縁膜１１及び第３絶縁膜２１が加工ダメージを受けることはない。従って、Ｌｏｗ−ｋ膜の変質に伴って発生する上述の問題がなくなり、Ｓｉ貫通コンタクトプラグ１７のコンタクト性、及び各種配線の耐熱性に優れた半導体チップを提供することができる。
【００３９】
なお、第1及び第2の実施形態のＳｉ貫通コンタクトプラグ１７において、エレクトロマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）の発生はなく、信頼性が確認されている。
【００４０】
上記のように、本発明の実施形態は、Ｓｉ貫通コンタクトプラグの上側に、配線層を有するＬｏｗ−ｋ膜を設けることで、Ｓｉ貫通コンタクトホール形成時に起こり得るＬｏｗ−ｋ膜の加工ダメージが防止されるものである。よって、上記の実施形態では、配線層が２つ（第1の配線層１６，第2の配線層２６）の場合を記載しているが、１つでも良いし、３つ以上の配線層を有しても良い。
【００４１】
次に、２つの半導体チップ１００（１１０）を、ボンディングワイヤーを用いずにバンプ電極同士を接合して、積層する方法について、図２を用いて説明する。図２は、上述のプロセスを実施した後のウェハーをダイシングしてできた２つのチップを重ねた状態を示している。表面多層膜６０は、Ｓｉ基板１の表面側に成膜された多層膜（第１絶縁膜６〜第５絶縁膜３４）を示す。裏面多層膜７０は、Ｓｉ基板１の裏面側に成膜された多層膜（第６絶縁膜と第７絶縁膜）を示す。
【００４２】
まず、ウェハーにおいて、ターミナルビア３５と裏面ターミナルビア４５上にバンプ電極５１を形成する。このバンプ電極５１として、金（Ａｕ）、銅（Ｃｕ）、錫（Ｓｎ）等が用いられる。
【００４３】
次に、このウェハーをダイシングして、半導体チップに切り分ける。そして、図２からわかるように、これらの個々のチップを、上下のチップのバンプ電極５１，５１，・・・が接合するように積層する。その後、加熱してバンプ電極５１の金属を溶かして固定する。
【００４４】
次に、本発明者の知得する２つの比較例１及び２について説明し、上記の第1及び第2の実施形態の優位性を示す。
【００４５】
これらの比較例と本発明に係る実施形態（第1及び第2の実施形態）との間の相違点の一つとして、図１（ｉ），図１（ｊ）、図３（ｈ）、図４（ｈ）を比較すると分かるように、Ｓｉ貫通コンタクトプラグ１７の貫通する範囲が挙げられる。即ち、第1及び第2の実施形態のＳｉ貫通コンタクトプラグ１７は、前述のように、Ｓｉ基板１と第１絶縁膜６を貫通するのに対して、比較例１では、Ｓｉ基板１のみを貫通し、比較例２では、Ｓｉ基板１から第４絶縁膜３１までを貫通する。
【００４６】
（比較例１）
比較例１について説明する。
【００４７】
図３（ａ）乃至図３（ｈ）は、比較例１の製造方法を示す工程断面図である。
【００４８】
（１）まず、ＲＩＥ法を用いてＳｉ基板１を加工して、Ｓｉ貫通コンタクトホール１０を形成する。Ｓｉ基板１を加工する際に、図３（ａ）からわかるように、Ｓｉ基板１の途中まで加工する。即ち、加工速度から導かれる加工時間を指定することによって、Ｓｉ基板１の表面から深さ５０μｍの位置まで加工する。具体的な方法として、フォトリソグラフィ法により直径２０μｍのホールをパターニングしたレジストマスク（膜厚１０μｍ）を形成した後、ＳＦ６系ガスを用いてＳｉ基板１を加工する。
【００４９】
なお、ＳＦ６系のガスはＳｉとＳｉO2の加工選択比が大きいことから、Ｓｉ基板１上に膜厚０．５μｍのＳｉO２を成膜して、このＳｉO２膜をＳｉ基盤１加工時のハードマスクとして用いてもよい。ただし、この場合、Ｓｉ貫通コンタクトプラグ１７を形成した後に、ＭＯＳ―ＦＥＴを形成するため、ハードマスクのＳｉO２膜を除去することが必要になる。
【００５０】
（２）次に、Ｓｉ基板１の途中まで加工したＳｉ貫通コンタクトホール１０に、プラズマＣＶＤ法を用いて、ＳｉO２のコンタクト側壁絶縁膜１５を成膜する。その後、導電体のＳｉ貫通コンタクトメタル１４を埋め込む。このＳｉ貫通コンタクトメタル１４は、後で形成するＭＯＳ―ＦＥＴの作成に伴う熱履歴を考慮して、タングステン（Ｗ）やアルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｎ）ではなく、Ｐｏｌｙ―Ｓｉを用いる。このＰｏｌｙ−Ｓｉは、ＬＰ−ＣＶＤ法で成膜して埋め込まれる。その後、フィールド部の導電体（Ｐｏｌｙ―Ｓｉ）をＣＭＰ法で除去してＳｉ貫通コンタクトプラグ１７を形成する。
【００５１】
図３（ａ）は、フィールド部の導電体を除去した後のチップの断面図を示している。
【００５２】
（３）次に、図３（ｂ）に示すように、ゲート配線２、側壁絶縁膜３、ソース／ドレイン８及び素子分離領域（図示せず）などを形成して、ＭＯＳ―ＦＥＴを作成する。また、ゲート配線２用のＰｏｌｙ−Ｓｉを成膜する際に、Ｐｏｌｙ−Ｓｉのパッド１８を、Ｓｉ貫通コンタクトプラグ１７上に形成する。このパッド１８は、Ｓｉ貫通コンタクトプラグ１７とコンタクトプラグ７（後述）を電気的に接続するための電極として機能する。
【００５３】
（４）次に、図３（ｃ）に示すように、ＭＯＳ―ＦＥＴ上に、厚さが０．５μｍ、比誘電率ｋが4以上の第１絶縁膜６を形成する。この後、後述の第１配線層１６とＭＯＳ―ＦＥＴとを結ぶためのコンタクトプラグ７を形成する。この際、図３（ｂ）からわかるように、Ｓｉ貫通コンタクトプラグ１７上のパッド１８を挟んでコンタクトプラグ７を形成する。Ｓｉ貫通コンタクトプラグ１７上にパッド１８を挟まずに直接コンタクトプラグ７を形成してもよい（図示せず）。
【００５４】
（５）次に、図３（ｄ）に示すように、第1絶縁膜６の上に第２絶縁膜１１を成膜する。この第２絶縁膜１１は、膜厚が０．５μｍ、比誘電率ｋが３．５以下のＬｏｗ−ｋ膜である。次に、この第２絶縁膜１１上にレジスト膜（図示せず）を成膜し、リソグラフィー法でＬｉｎｅ／Ｓｐａｃｅ＝０．１／０．１μｍの配線パターンを形成する。その後、ＲＩＥ法を用いて、この配線パターンに沿って第2絶縁膜１１を加工し、溝を形成する。次に、この溝の表面に、スパッタ法によりＴａ系のバリアーメタル１３Ａ（図示せず）を成膜する。このバリアーメタル１３Ａと銅のシード膜を用いてめっき法により、溝に銅１２Ａ（図示せず）を埋め込む。その後、フィールド部のバリアーメタル１３Ａと銅１２ＡをＣＭＰ法で除去して、バリアーメタル１３と銅１２からなる第１配線層１６を形成する。
【００５５】
図３（ｄ）は、第1配線層１６を形成した後の半導体チップの断面を示している。ここで、比誘電率ｋが３．５以下の第２絶縁膜１１として、ＣＶＤ法で成膜されたＳｉＯＣ系の組成を持つ比誘電率ｋが３の絶縁膜を用いた。
【００５６】
これ以降の図３（ｅ）乃至図３（ｈ）に示す工程は、第1の実施形態と同じであるため説明を省略する。
【００５７】
この比較例１の方法では、Ｓｉ貫通コンタクトメタル１４として、一般に配線材料として用られる、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及び錫（Ｓｎ）を用いることは困難である。なぜなら、銅、アルミニウム、錫を導電体に用いた場合、ＭＯＳ―ＦＥＴの作製プロセスにおいて１０００度以上の高熱に晒される際、これらの金属は溶解してしまい、Ｓｉ貫通コンタクトプラグ１７を形成することができないからである。
【００５８】
また、タングステンを導電体に用いた場合は、タングステンとゲート配線２の表面抵抗が上昇してしまう。なぜなら、パッド１８を形成するまで、Ｓｉ貫通コンタクトプラグ１７の表面は露出しているため、パッド１８の作製前に行われるゲート酸化膜を形成する際に、露出しているタングステンの表面が酸化して酸化物（ＷＯx）を形成するからである。
【００５９】
したがって、比較例１の場合、Ｓｉ貫通コンタクトメタル１４として望ましい材料は、Ｐｏｌｙ―Ｓｉとなる。しかし、Ｐｏｌｙ―Ｓｉは第1及び第2の実施形態において用いた金属（Ｗ、Ｃｕ、Ａｌ、Ｓｎ）に比べて比抵抗が大きいため、コンタクト抵抗が高くなってしまう。このことは、特に、Ｓｉ貫通コンタクトプラグ１７を微細化する際に問題となる。
【００６０】
（比較例２）
次に、比較例２について説明する。
【００６１】
図４（ａ）乃至図４（ｈ）は、比較例２の製造方法を示す工程断面図である。
【００６２】
（１）まず、図４（ａ）に示すように、Ｓｉ基板１上にゲート配線２、側壁絶縁膜３、ソース／ドレイン８及び素子分離領域（図示せず）などを形成して、ＭＯＳ―ＦＥＴを作成する。
【００６３】
（２）次に、図４（ｂ）に示すように、ＭＯＳ―ＦＥＴ上に、厚さが０．５μｍ、比誘電率ｋが４以上の第１絶縁膜６を形成する。この後、後述の第１配線層１６とＭＯＳ―ＦＥＴとを結ぶためのコンタクトプラグ７を形成する。
【００６４】
（３）次に、図４（ｃ）に示すように、第1絶縁膜６上に第２絶縁膜１１を成膜する。この第２絶縁膜１１は、膜厚が０．５μｍ、比誘電率ｋが３．５以下のＬｏｗ−ｋ膜である。次に、この第２絶縁膜１１にレジスト膜（図示せず）を成膜し、リソグラフィー法でＬｉｎｅ／Ｓｐａｃｅ＝０．１／０．１μｍの配線パターンを形成する。その後、ＲＩＥ法を用いて、この配線パターンに沿って第2絶縁膜１１を加工し、溝を形成する。次に、この溝の表面に、スパッタ法によりＴａ系のバリアーメタル１３Ａ（図示せず）を成膜する。このバリアーメタル１３Ａと銅のシード膜を用いてめっき法により、溝に銅１２Ａ（図示せず）を埋め込む。その後、フィールド部のバリアーメタル１３Ａと銅１２ＡをＣＭＰ法で除去して、バリアーメタル１３と銅１２からなる第１配線層１６を形成する。ここで、比誘電率ｋが３．５以下の第２絶縁膜１１として、ＣＶＤ法で成膜されたＳｉＯＣ系の組成を持つ比誘電率ｋが３の絶縁膜を用いた。
【００６５】
図４（ｃ）は第１配線層１６を形成した後のチップの断面図を示している。
【００６６】
（４）次に、図４（ｄ）に示すように、第２絶縁膜１１の上に、膜厚が０．０５μｍでＳｉＣＮの組成を持つ第１キャップ絶縁膜２０を成膜する。
【００６７】
（５）次に、図４（ｄ）に示すように、第１キャップ絶縁膜２０の上に、膜厚１μｍの第３絶縁膜２１（Ｌｏｗ−ｋ膜）を成膜する。その後、Ｌｉｎｅ／Ｓｐａｃｅ＝０．１／０．１μｍの第２配線層２６、及び、この第２配線層２６と第１配線層１６とを電気的に接続する直径０．１μｍの第１ビアコンタクト２４を形成する。
【００６８】
ここで、第３絶縁膜２１は、比誘電率ｋが３．５以下のＬｏｗ−ｋ膜として、ＣＶＤ法で成膜されたＳｉＯＣ系の組成を持つ比誘電率ｋが３の絶縁膜を用いた。
【００６９】
なお、第１ビアコンタクト２４と第２配線層２６は、デュアルダマシン配線構造である。即ち、スパッタ法で成膜したＴａ系のバリアーメタル２３と銅のシード膜を用いて、めっき法で、配線溝とビアホールに銅２２を一度に埋め込み、その後、フィールド部のバリアーメタルと銅をＣＭＰ法で除去して形成する。
【００７０】
図４（ｄ）はフィールド部の導電体（バリアーメタルと銅）を除去した後のチップの断面図を示している。
【００７１】
（６）次に、図４（ｅ）に示すように、第３絶縁膜２１の上に、膜厚０．０５μｍのＳｉＮの組成を持つ第２キャップ絶縁膜３０を成膜する。
【００７２】
（７）次に、図４（ｅ）に示すように、第２キャップ絶縁膜３０の上に、比誘電率ｋが４以上の第４絶縁膜３１を成膜する。その後、この第４絶縁膜３１上に成膜され、フォトリソグラフィ法により直径２０μｍのホールをパターニングされたレジストマスクを用いて、ＲＩＥ法で第4絶縁膜３１からＳｉ基板１まで貫通するＳｉ貫通コンタクトホール１０の加工を行う。この際、図４（ｅ）から分かるように、Ｓｉ基板１の途中まで加工する。即ち、加工速度から導かれる加工時間を指定することによって、Ｓｉ基板１の表面から深さ５０μｍの位置まで加工する。ここで、ＳｉO２で構成された第４絶縁膜３１からＳｉ基板１までを同時に加工することは不可能である。そのため、まずＣ４Ｆ８系ガスを用いて比誘電率ｋが４以上のＳｉO２で構成された第４絶縁膜３１と第２キャップ絶縁膜３０を加工する。続いて、ＣＦ４系ガスを用いてＳｉＯＣの第３絶縁膜２１、ＳｉＣＮの第１キャップ絶縁膜２０及び第２絶縁膜１１を加工する。続いて、Ｃ４Ｆ８系ガスを用いてＳｉO２の第１絶縁膜６を加工する。その後、ＳＦ６系ガスを用いてＳｉ基板１を加工する。最後に、フッ化アンモニウム系の剥離液でレジストと加工残渣物を除去する。
【００７３】
上記のようにして加工されたＳｉ貫通コンタクトホール１０の側壁の形状を確認したところ、Ｌｏｗ―ｋ膜である第２絶縁膜１１と第３絶縁膜２１のＳｉＯＣで構成された部分が後退した形状になっていた。これは、第１絶縁膜６、Ｓｉ基板１の加工の際にＣ４Ｆ８系ガス、ＳＦ６系ガスをそれぞれ使用したため、Ｓｉ貫通コンタクトホール１９の側壁の内、Ｌｏｗ−ｋ膜のＳｉＯＣが変質し、その後フッ化アンモニウム系の剥離液で変質した部分が除去されたためである。このような事象を回避するため、ＳｉＯＣが比較的変質しにくいＣＦ４系ガスを用いて第１絶縁膜６を加工したが、加工速度が遅いため、長時間の処理を要し、実用的なプロセスとはならなかった。
【００７４】
（８）次に、図４（ｅ）に示すように、Ｓｉ基板１の途中まで加工したＳｉ貫通コンタクトホール１０に、プラズマＣＶＤ法を用いてＳｉO２のコンタクト側壁絶縁膜１５を成膜した後、導電体のＳｉ貫通コンタクトメタル１４を埋め込む。
【００７５】
このＳｉ貫通コンタクトメタル１４の埋め込みは、スパッタ法またはＣＶＤ法を用いてコンタクト側壁絶縁膜１５に、Ｔｉ系のバリアーメタル（図示せず）を成膜し、この後、ＣＶＤ法を用いてタングステン（Ｗ）を成膜することにより行う。その後、フィールド部の導電体（バリアーメタルとタングステン）をＣＭＰ法で除去して、Ｓｉ貫通コンタクトプラグ１７を形成する。
【００７６】
また、別の導電体の埋め込み方法として、めっき法を用いてＳｉ貫通コンタクトホール１０に銅（Ｃｕ）を埋め込み、その後、フィールド部の導電体をＣＭＰ法で除去する方法を用いてもよい。
【００７７】
（９）次に、図４（ｆ）に示すように、第４絶縁膜３１に最上層ビアコンタクト３２のコンタクトホール３２Ａ（直径１μｍ）を、リソグラフィー法でパターニングした後、ＲＩＥ法を用いて加工して形成する。
【００７８】
（１０）次に、図４（ｆ）に示すように、最上層ビアコンタクト３２のコンタクトホール３２Ａとフィールド部に、Ｔｉ系のバリアーメタル３６とアルミニウム３７を成膜する。このバリアーメタル３６とアルミニウム３７をリソグラフィー法によりパターニングした後、ＲＩＥ法で加工してＬｉｎｅ／Ｓｐａｃｅ＝１μｍ／１μｍの最上層配線３３を形成する。
【００７９】
（１１）次に、図４（ｆ）に示すように、第4絶縁膜３１上に、比誘電率ｋが４以上の第５絶縁膜３４を、パッシベーョン膜として成膜する。この後、リソグラフィー法とＲＩＥ法を用いて、この第５絶縁膜３４にターミナルビア３５（面積６０μｍ２）を開口する。
【００８０】
これ以降の図４（ｇ）及び図４（ｈ）に示す工程は、第1の実施形態と同じであるため説明を省略する。
【００８１】
この比較例２の方法では、第1及び第2の実施形態と同様に、Ｓｉ貫通コンタクトメタル１４として、一般に配線材料として用いられる、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又は錫（Ｓｎ）を用いることが可能である。しかし、前述ように、Ｓｉ貫通コンタクトホール１０のうち、Ｌｏｗ−ｋ膜の第２絶縁膜１１及び第３絶縁膜２１の側壁が後退した形状になってしまうため、これらの金属（Ｗ、Ｃｕ、Ａｌ、Ｓｎ）のバリアーメタルを十分に成膜することができない。実際、バリアーメタルが断切れしていることが確認されている。従って、Ｓｉ貫通コンタクトプラグ１７の中に、導電体が埋め込まれていない部分が生じ、導通しないという問題が発生する。
【００８２】
さらに、Ｓｉ貫通コンタクトプラグ１７の周辺において、第１ビアコンタクト２４、第１配線層１６及び第２配線層２６のエレクトロマイグレーション、ストレスマイグレーションの耐性が劣化することが確認されている。これは、第1絶縁膜６をＣ４Ｆ８系ガスで加工する際に、Ｌｏｗ−ｋ膜の第２絶縁膜及び第３絶縁膜が変質し、その変質した部分が外部から水分を吸収しやすくなることによって、バリアーメタルが酸化して、導電体（Ｃｕ）がマイグレーションしたためと考えられる。
【図面の簡単な説明】
【００８３】
【図１（ａ）】第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｂ）】図１（ａ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｃ）】図１（ｂ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｄ）】図１（ｃ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｅ）】図１（ｄ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｆ）】図１（ｅ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｇ）】図１（ｆ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｈ）】図１（ｇ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｉ）】図１（ｈ）に続く、第1の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１（ｊ）】第2の実施形態に係る半導体チップの製造工程を説明するための断面図である。
【図２】積層された２つの半導体チップの断面図である。
【図３（ａ）】比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｂ）】図３（ａ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｃ）】図３（ｂ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｄ）】図３（ｃ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｅ）】図３（ｄ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｆ）】図３（ｅ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｇ）】図３（ｆ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図３（ｈ）】図３（ｇ）に続く、比較例１に係る半導体チップの製造工程を示す断面図である。
【図４（ａ）】比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｂ）】図４（ａ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｃ）】図４（ｂ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｄ）】図４（ｃ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｅ）】図４（ｄ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｆ）】図４（ｅ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｇ）】図４（ｆ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【図４（ｈ）】図４（ｇ）に続く、比較例２に係る半導体チップの製造工程を示す断面図である。
【符号の説明】
【００８４】
１  Ｓｉ基板
２  ゲート配線
３  側壁絶縁膜
４  タングステン
５  バリアーメタル
６  第１絶縁膜
７  コンタクトプラグ
８  ソース／ドレイン
９  レジストマスク
１０  Ｓｉ貫通コンタクトホール
１１  第２絶縁膜
１２，１２Ａ  銅（Ｃｕ）
１３，１３Ａ  バリアーメタル
１４  Ｓｉ貫通コンタクトメタル
１５  コンタクト側壁絶縁膜
１６  第１配線層
１７  Ｓｉ貫通コンタクトプラグ
１８  パッド
２０  第１キャップ絶縁膜
２１  第３絶縁膜
２２  銅（Ｃｕ）
２３  バリアーメタル
２４  第１ビアコンタクト
２６  第２配線層
３０  第２キャップ絶縁膜
３１  第４絶縁膜
３２  最上層ビアコンタクト
３２Ａ  コンタクトホール
３３  最上層配線
３４  第５絶縁膜
３５  ターミナルビア
３６  バリアーメタル
３７  アルミニウム（Ａｌ）
４１  第６絶縁膜
４２  裏面ビアコンタクト
４２Ａ  コンタクトホール
４３  裏面配線
４４  第７絶縁膜
４５  裏面ターミナルビア
４６  バリアーメタル
４７  アルミニウム
５１  バンプ電極
６０  表面多層膜
７０  裏面多層膜
１００，１１０  半導体チップ
【図１（ａ）】
2009147218.tif 000003
【図１（ｂ）】
2009147218.tif 000004
【図１（ｃ）】
2009147218.tif 000005
【図１（ｄ）】
2009147218.tif 000006
【図１（ｅ）】
2009147218.tif 000007
【図１（ｆ）】
2009147218.tif 000008
【図１（ｇ）】
2009147218.tif 000009
【図１（ｈ）】
2009147218.tif 000010
【図１（ｉ）】
2009147218.tif 000011
【図１（ｊ）】
2009147218.tif 000012
【図２】
2009147218.tif 000013
【図３（ａ）】
2009147218.tif 000014
【図３（ｂ）】
2009147218.tif 000015
【図３（ｃ）】
2009147218.tif 000016
【図３（ｄ）】
2009147218.tif 000017
【図３（ｅ）】
2009147218.tif 000018
【図３（ｆ）】
2009147218.tif 000019
【図３（ｇ）】
2009147218.tif 000020
【図３（ｈ）】
2009147218.tif 000021
【図４（ａ）】
2009147218.tif 000022
【図４（ｂ）】
2009147218.tif 000023
【図４（ｃ）】
2009147218.tif 000024
【図４（ｄ）】
2009147218.tif 000025
【図４（ｅ）】
2009147218.tif 000026
【図４（ｆ）】
2009147218.tif 000027
【図４（ｇ）】
2009147218.tif 000028
【図４（ｈ）】
2009147218.tif 000029