(57)【要約】  【課題】バッファ回路の特性に因らず誤出力を防止し、また、回路構成の相違による異常出力信号がロックされることを防止する。  【解決手段】異なるリセット電圧を出力する第１、第２のリセット信号発生回路１１、１２と、出力動作がロックされる第１、第２のバッファ回路１３，１４を設け、第１のリセット信号発生回路１１で発生したリセット電圧は、タイマー回路１５に入力され、このタイマー回路１５は、リセット信号が一定時間継続しているかを監視し、検出する。リセット信号が継続されていたなら、第２のバッファ回路１４を介してフォトカプラ１６からＣＰＵが動作できない場合の装置異常の出力信号を送出する。第２のバッファ回路１４は、制御端子１４ａのリセット電圧で出力動作がロックされ、電源入り切り時における電圧変動では、第２のリセット信号発生回路１２はリセット電圧を発生しない。このため、第２のバッファ回路１４はロックされない。  【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ異なるリセット電圧に設定された第１、第２のリセット信号発生回路と、
第１のリセット信号発生回路のリセット電圧で動作を開始し、一定時間リセット電圧が継続していることを検出するタイマー回路と、
タイマー回路から出力される異常信号を出力する出力回路と、
出力回路とタイマー回路との電路に介挿され、第２のリセット信号発生回路からのリセット電圧で前記異常信号をロックするバッファ回路とからなることを特徴とするリセット信号監視回路。
【請求項２】
前記第１のリセット信号発生回路のリセット電圧より、第２のリセット信号発生回路のリセット電圧が低い値に設定されたことを特徴とする請求項１記載のリセット信号監視回路。
【請求項３】
前記出力回路は、電源電圧の異常出力信号を送出することを特徴とする請求項１または２記載のリセット監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護継電装置に多数使用されている制御プリント基板の中で、ＣＰＵが搭載されたプリント基板に設けられるリセット信号監視回路に関するものである。
【背景技術】
【０００２】
図４、図５は、従来のリセット信号監視回路のブロック構成図で、両図において、４１はＩＣで構成されるリセット信号発生回路で、このリセット信号発生回路４１は、電源の入り切り時、リセットボタンが押された時、ソフトウェアによるリセット動作の時などにリセット信号が発生され、出力される。
【０００３】
発生したリセット信号は、ＩＣから構成されるタイマー回路４２に入力され、このタイマー回路４２は、リセット信号が一定時間継続しているかを監視し、検出する。リセット信号が継続されていたなら、ＩＣから構成されるバッファ回路４３を介してフォトカプラ４４からＣＰＵが動作できない場合の装置異常の出力信号を送出する。
【０００４】
装置異常としては、例えば、ＣＰＵのウォッチドックエラー、ＣＰＵクロックの停止、リセット継続異常やＳ／Ｗ（ソフトウェア）が検出した異常（演算結果の異常）等がある。
【０００５】
なお、バッファ回路４３は、他のエラー信号の場合もフォトカプラ４４を介して異常出力とするとともに、ＬＥＤからなる表示部４５にて表示する。また、図５は、図４と略同様な構成であるが、バッファ回路４３にボード・リセット信号が供給される構成が異なっているだけである。
【特許文献１】特開平０５−０２７８７６号公報
【特許文献２】特開２００１−３５１１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４に示したリセット信号監視回路においては、バッファ回路４３が常時有効であるので、電源入り切り時には、バッファ回路４３のＩＣの特性によっては、不要な異常出力信号が送出されてしまう問題がある。
【０００７】
また、図５に示すリセット監視回路においては、通常、リセット信号でバッファ回路４３を制御するが、この場合、自身のリセット信号でバッファ回路４３をロックして、異常出力信号がフォトカプラ４４から送出されなくなってしまう問題が生じる。
【０００８】
本発明は、上記の事情に鑑みてなされたもので、バッファ回路の特性に因らず誤出力を防止することができるようにするとともに、回路構成の相違による異常出力信号がロックされることを防止することができるリセット信号監視回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を達成するために、第１発明は、それぞれ異なるリセット電圧に設定された第１、第２のリセット信号発生回路と、第１のリセット信号発生回路のリセット電圧で動作を開始し、一定時間リセット電圧が継続していることを検出するタイマー回路と、タイマー回路から出力される異常信号を出力する出力回路と、
出力回路とタイマー回路との電路に介挿され、第２のリセット信号発生回路からのリセット電圧で前記異常信号をロックするバッファ回路とからなることを特徴とするものである。
【００１０】
第２発明は、前記第１のリセット信号発生回路のリセット電圧より、第２のリセット信号発生回路のリセット電圧が低い値に設定されたことを特徴とするものである。
【００１１】
第３発明は、前記出力回路が電源電圧の異常出力信号を送出することを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、電源入り切り時のリセット信号の誤出力を、バッファ回路の特性に因らず防止することができるとともに、回路構成の相違によるトリップ信号をロックすることを防止し、しかも電源自身の電源電圧低下検出レベルとの差違に因る、監視の盲点をなくすことができるようにした。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施の形態を図面に基づいて説明する。図１は本発明の実施の第１形態を示すブロック構成図で、図１において、１１、１２はＩＣから構成され、それぞれ異なるリセット電圧を出力する第１、第２のリセット信号発生回路、１３，１４はＩＣから構成され、制御端子に印加される電圧で出力動作がロックされる第１、第２のバッファ回路１３，１４である。
【００１４】
第１のリセット信号発生回路１１で発生したリセット信号（電圧）は、ＩＣから構成されるタイマー回路１５に入力され、このタイマー回路１５は、リセット信号が一定時間継続しているかを監視し、検出する。リセット信号が継続されていたなら、第２のバッファ回路１４を介してフォトカプラ１６からＣＰＵが動作できない場合の装置異常の出力信号を送出する。
【００１５】
第２のバッファ回路１４は、その制御端子１４ａに供給されるリセット電圧４．７Ｖで出力動作がロックされるように設定されている。このため、電源入り切り時におけるような電圧変動では、第２のリセット信号発生回路１２はリセット電圧Ｖrst2を発生しないため、第２のバッファ回路１４は不要動作されない、すなわちロックされない。
【００１６】
一方、第１のリセット信号発生回路１１からのリセット信号又はボード・リセット信号（リセット電圧ＶRST1）は、第１のバッファ回路１３の制御端子１３ａに供給されて、第１のバッファ回路１３の動作はロックされる。なお、第１のバッファ回路１３は、ロックされないときは、他のエラー信号が、ＬＥＤからなる表示部１９にて表示される。
【００１７】
次に、電源電圧Ｖｃｃが何らかの影響で低下すると、装置（システム）に影響が生じる。このようなとき、電源電圧Ｖｃｃの低下が、図２に示す４．７Ｖに達したときに、第２のリセット信号発生回路１２のリセット電圧ＶRST2は、「Ｌ」レベルから「Ｈ」レベルに変化し、リセット電圧ＶRST2が第２のバッファ回路２４の制御端子１４ａに印加される。このリセット電圧ＶRST2により第２バッファ回路１４は、動作がロックされる。これにより、誤出力がフォトカプラ１６、オア回路１８からなる出力回路から送出されない。
【００１８】
前記電源電圧Ｖｃｃが４．７Ｖから、さらに低下し、４．３Ｖ以下になると、電源電圧異常の出力が、電源異常検出回路１７から送出され、オア回路１８を介して外部に報知される。
【００１９】
上記のように第１形態では、バッファ回路の特性によって、不要な異常出力が生じるのを防止することができるとともに、リセット信号で自信の異常信号をロックするようなことも防止できるようになる。
【００２０】
図３は、実施の第２形態を示すブロック構成図で、図３において、２１，２２は第１、第２のリセット信号発生回路で、この発生回路２１，２２は、第１形態と異なる点は、第１のリセット信号発生回路２１では、リセット電圧を４．７Ｖ、第２のリセット信号発生回路２２では、リセット電圧を４．１Ｖとリセット電圧をそれぞれ異なるように設定したことである。
【００２１】
このようにそれぞれ異なるリセット電圧に設定したことにより、第１形態では、４．７Ｖから４．３Ｖまでの間で異常が発生したときには、第２バッファ回路１４がロックされてしまい、異常を検出できなくなってしまう不具合があったのを、この第２形態では、この不具合を解消することができるようになるようにした。
【００２２】
すなわち、第２のリセット信号発生回路２２のリセット電圧検出レベル（４．１Ｖ）を、電源自身の電源異常検出レベル（４．３Ｖ）よりも低い電圧レベルに設定したので、第１のリセット信号発生回路２１の電圧低下を検出できるようになった。
【００２３】
その他の動作などは、第１形態と同様に行うことが出来る。例えば、第２バッファ回路２４の制御端子２４ａには、第２のリセット信号発生回路２２から４．１Ｖのリセット電圧が印加される。このため、第２バッファ回路２４は、この電圧でロックされるので、フォトカプラ２６などからなる出力回路から誤出力は送出されない。
【００２４】
なお、図３において、２５はタイマー回路、２７は電源異常検出回路、２８はオア回路、２９は表示部である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の第１形態を示すブロック構成図。
【図２】第１形態の動作を説明するための波形図。
【図３】本発明の実施の第２形態を示すブロック構成図。
【図４】従来例を示すブロック構成図。
【図５】従来例を示すブロック構成図。
【符号の説明】
【００２６】
１１、２１…第１のリセット信号発生回路
１２、２１…第２のリセット信号発生回路
１３、２３…第１のバッファ回路
１４、２４…第２のバッファ回路
１５、２５…タイマー回路
１６、２６…フォトカプラ
１７、２７…電源異常検出回路
１８、２８…オア回路
１９、２９…表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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