(57)【要約】【課題】ビット線の本数を増やすことなく、データを確実に書き込み・読み出しすることのできる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、互いに相補な関係にある一対の記憶ノードを有するメモリセル１２を複数有するサブアレイ１１と、サブアレイ１１を複数有するメモリセルアレイを備える。サブアレイ１１内の複数のメモリセル１２の一対の記憶ノードの一方にはグローバルビット線３０が接続され、サブアレイ１１内の複数のメモリセル１２の一対の記憶ノードの他方にはローカルビット線２０が接続されている。グローバルビット線３０は複数のサブアレイ１１に共通のビット線として接続され、ローカルビット線２０はサブアレイ１１毎に設けられている。【選択図】図１
2009116994.tif 000002
【特許請求の範囲】
【請求項１】
互いに相補な関係にある一対の記憶ノードを有するメモリセルを複数有するサブアレイと、
前記サブアレイを複数有するメモリセルアレイと、
前記サブアレイ内の複数の前記メモリセルの一対の記憶ノードの一方に接続された第１のビット線と、
前記サブアレイ内の複数の前記メモリセルの一対の記憶ノードの他方に接続された第２のビット線とを備え、
前記第１のビット線は複数の前記サブアレイに共通のビット線として接続され、前記第２のビット線は前記サブアレイ毎に設けられていることを特徴とする半導体記憶装置。
【請求項２】
前記サブアレイ内に設けられ、入力端が前記第２のビット線に接続されると共に出力端が前記第１のビット線に接続された第１の読み出し回路と、
入力端が前記第１のビット線に接続されると共に出力端が前記メモリセルから読み出したデータを出力する第２の読み出し回路とを更に備え、
前記第１の読み出し回路は前記メモリセルから前記第２のビット線を介して読み出したデータを前記第１のビット線に伝えると共に前記第２の読み出し回路は前記第１のビット線を介して前記メモリセルから読み出したデータを出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の読み出し回路及び前記第２の読み出し回路はＣＭＯＳ回路を用いて構成されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記サブアレイ内に設けられ、入力端が前記第１のビット線に接続されると共に出力端が前記第２のビット線に接続された第１の書き込み回路と、
入力端から前記メモリセルに書き込むためのデータが入力され、出力端が前記第１のビット線に接続された第２の書き込み回路とを更に備え、
前記第２の書き込み回路は前記メモリセルに書き込むためのデータにより前記第１のビット線を駆動すると共に前記第１の書き込み回路は前記第１のビット線を介してメモリセルに書き込むためのデータを受けて前記第２のビット線を駆動することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）に関するものである。
【背景技術】
【０００２】
大規模な論理ＬＳＩには、データの一時的な保管のために半導体記憶装置が用いられる。近年、システムの規模が増大し、自動設計による論理回路ブロック内にも大規模、且つ多数のＳＲＡＭが使用されている。このようなＳＲＡＭは自動配置配線による設計との親和性を向上させるために、極力使用する配線層が少ないほうが望ましい。
【０００３】
従来のＳＲＡＭのメモリセルアレイには、記憶素子であるメモリセルがアレイ状に配置され、各メモリセルの互いに相補な関係にある一対の記憶ノードはそれぞれ一対のビット線に接続されている。また、各ビット線は書き込み回路・読み出し回路に接続される。アドレス信号が半導体記憶装置に入力されると、アドレスデコーダによってワード線の１つが選択される。そして、そのワード線につながるメモリセルに対し、書き込み回路・読み出し回路により、ビット線を介してデータの書き込み／読み出しが行われる。
【０００４】
このような半導体メモリ装置においては、一対のビット線に数多くのメモリセルが接続される。そのため、メモリセルの記憶ノードにつながる端子の容量と配線の容量とにより、その容量負荷は非常に大きくなる。
【０００５】
しかし、面積縮小の観点から、メモリセルには駆動力の弱い小さいサイズのトランジスタが使われる。したがって、メモリセルからビット線には微小な信号しか伝えられない。このため、書き込み回路・読み出し回路には、ビット線間の微小振幅差を増幅するセンスアンプが用いられる。読み出し動作時には、ビット線があらかじめ‘Ｈ’レベルに設定（プリチャージ）される。そのビット線のレベルの変化として、メモリセル内のデータの読み出しが行われる。書き込み動作時においては、書き込みデータに応じて、あらかじめプリチャージされたビット線のどちらか一方が接地レベルまで駆動される。こうすることによって、メモリセル内へのデータの書き込みが行われる。
【０００６】
従来のＳＲＡＭは、差動型センスアンプによって微小な電位差を検出しているために、差動回路に使用されている素子の性能ばらつきによって誤動作が生じる危険がある。特に近年、素子の微細化により素子の性能ばらつきが大きくなると共に、低電圧化によって電位差のマージンも少なくなってきている。更に、読み出し時には両方のビット線はほとんど‘Ｈ’レベルの状態が保たれるため、素子ばらつきによって不安定な動作点を持つセルでは保持データが破壊されるおそれがある。
【０００７】
そこで、特許文献１に記載の半導体メモリ装置では、半導体メモリ装置の面積を増大させることなく、ビット線の容量負荷を削減する方法として、ビット線を階層化している。特許文献１に記載の半導体メモリ装置におけるメモリセルアレイは、複数のサブアレイに分割されている。ビット線は、各サブアレイ内でそれぞれのメモリセルに接続される一対のローカルビット線と、各サブアレイ内のローカルビット線が共通に接続されるグローバルビット線とに階層化されている。メモリアクセスが行われる際には、アドレスデコーダによって、メモリセルとそのメモリセルが含まれるサブアレイとが選択される。また、選択されたサブアレイ内のローカルビット線が、スイッチング手段によってグローバルビット線に接続される。そして、データの読み出し動作または書き込み動作が行われることになる。この場合、メモリセルの端子の容量がサブアレイの個数分の１に減少するため、総容量負荷が減り、動作周波数が向上する。
【０００８】
特許文献１に記載の半導体メモリ装置において、ビット線を分割して階層化することで差動型センスアンプを使わずにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でデータを読み出す。よって、読み出し回路に素子ばらつきによる誤動作のおそれがない。しかしながら、特許文献１に記載の半導体メモリ装置ではグローバルビット線を追加したため、１ビット当たりのビット線本数が２本から３本になる。通常面積が最小になるように最適化されたメモリセルではビット線は２本しか配線できないため、グローバルビット線は別の配線層を使ってレイアウトする必要がある。このためにＳＲＡＭ回路の使用配線層が増えてしまい、自動配置配線による設計において、ＳＲＡＭ回路上は配線層が１層使えないという問題があった。
【特許文献１】特開２００２−１００１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ビット線の本数を増やすことなく、データを確実に書き込み・読み出しすることのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様に係る半導体記憶装置は、互いに相補な関係にある一対の記憶ノードを有するメモリセルを複数有するサブアレイと、前記サブアレイを複数有するメモリセルアレイと、前記サブアレイ内の複数の前記メモリセルの一対の記憶ノードの一方に接続された第１のビット線と、前記サブアレイ内の複数の前記メモリセルの一対の記憶ノードの他方に接続された第２のビット線とを備え、前記第１のビット線は複数の前記サブアレイに共通のビット線として接続され、前記第２のビット線は前記サブアレイ毎に設けられていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ビット線の本数を増やすことなく、データを確実に書き込み・読み出しすることのできる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の第１の実施の形態に係る半導体記憶装置について、添付した図面を参照して説明する。図１は本発明の第１の実施の形態に係る半導体記憶装置を示す構成図である。
【００１３】
図１に示す半導体記憶装置は、複数のサブアレイ１１に分割されたメモリセルアレイ１０を有している。各サブアレイ１１内には記憶素子である複数のメモリセル１２が並んで配置されている。各サブアレイ１１内のメモリセル１２にはそれぞれワード線１３が接続されている。１つのサブアレイ１１内の各メモリセル１２の互いに相補な関係にある一対の記憶ノードにつながる端子の一方にはローカルビット線２０が接続されている。また、サブアレイ１１内の各メモリセル１２の互いに相補な関係にある一対の記憶ノードにつながる端子の他方にはグローバルビット線３０が接続されている。グローバルビット線３０は複数のサブアレイ１１に共通のビット線として接続されている。また、ローカルビット線２０は複数のサブアレイ１１毎に設けられている。
【００１４】
ローカルビット線２０の一端は、ローカル読み出し回路４０を介してグローバルビット線３０に接続されている。ローカル読み出し回路４０はグローバルビット線駆動制御線４１により制御される。また、ローカルビット線２０の他端は、ローカル書き込み回路６０を介してグローバルビット線３０に接続されている。ローカル書き込み回路６０はローカル書き込み制御線６１により制御される。グローバルビット線３０はグローバル読み出し回路５０とグローバル書き込み制御線７１により制御されるグローバル書き込み回路７０とに接続されている。ローカル読み出し回路４０及びグローバル読み出し回路６０はＣＭＯＳ回路により構成されている。ローカル読み出し回路４０、ローカル書き込み回路６０、グローバル読み出し回路５０及びグローバル書き込み回路７０の詳細な構成については後述する。
【００１５】
このように構成された半導体記憶装置におけるデータの読み出し動作及び書き込み動作について説明する。
【００１６】
半導体記憶装置におけるデータの読み出し動作時には、図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。次に、選択されたワード線１３により活性化されたメモリセル１２から、データがローカルビット線２０を介してローカル読み出し回路４０に伝えられる。そして、グローバルビット線駆動制御線４１の信号によりローカル読み出し回路４０内のデータはグローバルビット線３０に伝えられる。このデータがグローバル読み出し回路５０を介してデータ出力端子ｄｏｕｔに読み出される。
【００１７】
半導体記憶装置におけるデータの書き込み動作時には、データ入力端子ｄｉｎに入力されたデータがグローバル書き込み制御線７１の信号によりグローバル書き込み回路７０を介してグローバルビット線３０に伝えられる。次に、ローカル書き込み制御線６１の信号によりローカル書き込み回路６０を介してデータがローカルビット線２０に伝えられる。これと同時に、図示しないアドレスデコーダによりデータを書き込むメモリセル１２のワード線１３が選択されてメモリセル１２が活性化される。そして、グローバルビット線３０及びローカルビット線２０に伝えられたデータによってメモリセル１２にデータが書き込まれる。
【００１８】
本実施の形態における半導体記憶装置において、一つのサブアレイ１１内に敷設されるビット線は２本である。従来の一対のビット線に加えグローバルビット線を敷設した半導体記憶装置と比較してビット線の本数を１本減らすことができる。そのため、半導体記憶装置の微細化を図ることができると共に、半導体記憶装置内での配線のレイアウトの自由度を高めることができる。
【００１９】
また、メモリセル１２の読み出し・書き込みは一つのサブアレイ１１内で行われるため、１本当たりのローカルビット線２０に接続されるメモリセル１２の数は少ない。そのため、配線の容量負荷は小さく、差動型センスアンプではなくＣＭＯＳ回路でデータを読み出すことが可能である。よって、読み出し動作時にメモリセルのばらつきによる誤動作のおそれがない。
【００２０】
次に、本発明の第１の実施の形態に係る半導体記憶装置のローカル読み出し回路４０及びグローバル読み出し回路５０について、添付した図面を参照して詳細に説明する。図２は第１の実施の形態に係る半導体記憶装置のローカル読み出し回路４０及びグローバル読み出し回路５０の構成を示す回路図である。図３は、図２に示すローカル読み出し回路４０及びグローバル読み出し回路５０を用いてメモリセル１２のデータを読み出す際のタイミングチャートである。
【００２１】
図２に示す半導体記憶装置のローカル読み出し回路４０は、ＮＭＯＳトランジスタ４３、４４、ＰＭＯＳトランジスタ４５及びインバータ回路４６〜４８によって構成されている。ここで、ローカル読み出し回路４０内のインバータ回路４６〜４８はＰＭＯＳトランジスタとＮＭＯＳトランジスタを相補的に接続したＣＭＯＳ回路により構成される。インバータ回路４６の入力端は、ローカルビット線２０に接続されている。インバータ回路４６の出力端は、インバータ回路４７及びインバータ回路４８により構成されるラッチ回路４９のノードＮ１に接続されている。ＰＭＯＳトランジスタ４５のゲートは、ローカルビット線プリチャージ信号線４２に接続されている。ＰＭＯＳトランジスタ４５のドレインは、インバータ回路４６の入力端に接続され、ソースは電源に接続されている。インバータ回路４７及びインバータ回路４８は互いの入力端及び出力端が接続されてラッチ回路４９を構成している。ラッチ回路４９のノードＮ１はＮＭＯＳトランジスタ４３のゲートに接続されている。ＮＭＯＳトランジスタ４３のドレインはグローバルビット線３０に接続され、ソースはＮＭＯＳトランジスタ４４のドレインに接続されている。ＮＭＯＳトランジスタ４４のゲートは、グローバルビット線駆動制御線４１に接続され、ソースは接地されている。
【００２２】
図２に示す半導体記憶装置のグローバル読み出し回路５０は、ＰＭＯＳトランジスタ５２及びバッファ回路５３によって構成されている。ここで、グローバル読み出し回路５０内のバッファ回路５３もＣＭＯＳ回路により構成される。バッファ回路５３の入力端はグローバルビット線３０に接続され、出力端はデータ出力端子ｄｏｕｔに接続されている。ＰＭＯＳトランジスタ５２のゲートは、グローバルビット線プリチャージ信号線５１に接続されている。ＰＭＯＳトランジスタ５２のドレインは、バッファ回路５３の入力端に接続され、ソースは電源に接続されている。
【００２３】
図２に示す半導体記憶装置のローカル読み出し回路４０及びグローバル読み出し回路５０を用いたデータの読み出し動作を図３のタイミングチャートを参照して説明する。
【００２４】
メモリセル１２から‘１’が読み出される場合について説明する。メモリセル１２に‘１’が記憶されている場合、メモリセル１２の互いに相補な関係にある一対の記憶ノードは、グローバルビット線３０側が‘Ｌ’レベル、ローカルビット線２０側が‘Ｈ’レベルに保持されて情報が記憶されている。読み出し動作時には、グローバルビット線プリチャージ信号線５１及びローカルビット線プリチャージ信号線４２の電位が‘Ｌ’レベルとされ、予めグローバルビット線３０及びローカルビット線２０が‘Ｈ’レベルにプリチャージされる。次に、時刻ｔ１にて図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。そして、選択されたワード線１３によりデータ読み出しが行われる一つのメモリセル１２が活性化される。選択されたメモリセル１２のローカルビット線２０側の記憶ノードには‘Ｈ’レベルが保持されているため、ローカルビット線２０は‘Ｈ’レベルのまま駆動される。この‘Ｈ’レベルがローカル読み出し回路４０に伝えられる。ローカル読み出し回路４０に入力された‘Ｈ’レベルはインバータ回路４６を介して反転され、‘Ｌ’レベルがラッチ回路４９のノードＮ１に保持される。ここで、時刻ｔ２にてワード線１３を‘Ｌ’レベルにしてデータを読み出すメモリセル１２を非活性化する。時刻ｔ３にて、ラッチ回路４９にデータが保持された状態でグローバルビット線駆動制御線４１を‘Ｈ’レベルに駆動する。しかし、ラッチ回路４９のノードＮ１は‘Ｌ’レベルであるのでＮＭＯＳトランジスタ４３は導通しない。グローバルビット線３０はプリチャージされたままの‘Ｈ’レベルに保たれる。このグローバルビット線３０に保たれた‘Ｈ’レベルがバッファ回路５３を介してデータ出力端子ｄｏｕｔに伝えられて‘１’が読み出される。時刻ｔ４にて、グローバルビット線駆動制御線４１を‘Ｌ’レベルにしてデータ読み出し動作を終了する。
【００２５】
メモリセル１２から‘０’が読み出される場合について説明する。メモリセル１２に‘０’が記憶されている場合、メモリセル１２の互いに相補な関係にある一対の記憶ノードは、グローバルビット線３０側が‘Ｈ’レベル、ローカルビット線２０側が‘Ｌ’レベルに保持されて情報が記憶されている。読み出し動作時には、グローバルビット線プリチャージ信号線５１及びローカルビット線プリチャージ信号線４２の電位が‘Ｌ’レベルとされ、予めグローバルビット線３０及びローカルビット線２０が‘Ｈ’レベルにプリチャージされる。次に、時刻ｔ１にて図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。そして、選択されたワード線１３によりデータ読み出しが行われる一つのメモリセル１２が活性化される。選択されたメモリセル１２のローカルビット線２０側の記憶ノードには‘Ｌ’レベルが保持されている。そのため、ローカルビット線２０は‘Ｌ’レベルに駆動され、この‘Ｌ’レベルがローカル読み出し回路４０に伝えられる。ローカル読み出し回路４０に入力された‘Ｌ’レベルはインバータ回路４６を介して反転され、‘Ｈ’レベルがラッチ回路４９のノードＮ１に保持される。ここで、時刻ｔ２にてワード線１３を‘Ｌ’レベルにしてデータを読み出すメモリセル１２を非活性化する。時刻ｔ３にて、ラッチ回路４９にデータが保持された状態でグローバルビット線駆動制御線４１を‘Ｈ’レベルに駆動する。ここで、ラッチ回路４９のノードＮ１も‘Ｈ’レベルであるのでＮＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４４が導通する。グローバルビット線３０はプリチャージされた‘Ｈ’レベルから‘Ｌ’レベルへと変化する。このグローバルビット線３０の‘Ｌ’レベルがバッファ回路５３を介してデータ出力端子ｄｏｕｔに伝えられて‘０’が読み出される。時刻ｔ４にて、グローバルビット線駆動制御線４１を‘Ｌ’レベルにしてデータ読み出し動作を終了する。
【００２６】
ローカル読み出し回路４０は、各サブアレイ１１に１つずつ設けられているので駆動力の大きいトランジスタをバッファとして用いることができ、グローバルビット線２０をＣＭＯＳレベルで振幅させることが可能である。このように構成することで、ビット線の本数を増やすことなく、ローカル読み出し回路４０及びグローバル読み出し回路５０をＣＭＯＳ回路で構成することができる。差動型センスアンプを使用することがないため、素子の性能のばらつきによる誤った読み出しが起こることがなく、データを確実に読み出すことができる。
【００２７】
次に、本発明の第１の実施の形態に係る半導体記憶装置のローカル読み出し回路４０及びグローバル読み出し回路５０の他の例について、添付した図面を参照して詳細に説明する。図４は第１の実施の形態に係る半導体記憶装置のローカル読み出し回路４０及びグローバル読み出し回路５０の他の例の構成を示す回路図である。図５は、図４に示すローカル読み出し回路４０及びグローバル読み出し回路５０を用いてメモリセルのデータを読み出す際のタイミングチャートである。
【００２８】
図４に示す半導体記憶装置のローカル読み出し回路４０は、ＮＭＯＳトランジスタ４３、４４、ＰＭＯＳトランジスタ４５及びインバータ回路４６’、４７’によって構成されている。ここで、ローカル読み出し回路４０内のインバータ回路４６’、４７’はＰＭＯＳトランジスタとＮＭＯＳトランジスタを相補的に接続したＣＭＯＳ回路により構成される。インバータ回路４６’の入力端は、ローカルビット線２０に接続されている。インバータ回路４６’の出力端は、インバータ回路４７’の入力端に接続されている。ＰＭＯＳトランジスタ４５のゲートは、ローカルビット線プリチャージ信号線４２に接続されている。ＰＭＯＳトランジスタ４５のドレインは、インバータ回路４６’の入力端に接続され、ソースは電源に接続されている。インバータ回路４７’の出力端は、ＮＭＯＳトランジスタ４３のゲートに接続されている。ＮＭＯＳトランジスタ４３のドレインはグローバルビット線３０に接続され、ソースはＮＭＯＳトランジスタ４４のドレインに接続されている。ＮＭＯＳトランジスタ４４のゲートは、グローバルビット線駆動制御線４１に接続され、ソースは接地されている。
【００２９】
図４に示す半導体記憶装置のグローバル読み出し回路５０は、ＰＭＯＳトランジスタ５２及びインバータ回路５４によって構成されている。ここで、グローバル読み出し回路５０内のインバータ回路５４もＣＭＯＳ回路により構成される。インバータ回路５４の入力端はグローバルビット線３０に接続され、出力端はデータ出力端子ｄｏｕｔに接続されている。ＰＭＯＳトランジスタ５２のゲートは、グローバルビット線プリチャージ信号線５１に接続されている。ＰＭＯＳトランジスタ５２のドレインは、インバータ回路５４の入力端に接続され、ソースは電源に接続されている。
【００３０】
図４に示す半導体記憶装置のローカル読み出し回路４０及びグローバル読み出し回路５０を用いたデータの読み出し動作を図５のタイミングチャートを参照して説明する。
【００３１】
メモリセル１２から‘１’が読み出される場合について説明する。メモリセル１２に‘１’が記憶されている場合、メモリセル１２の互いに相補な関係にある一対の記憶ノードは、グローバルビット線３０側が‘Ｌ’レベル、ローカルビット線２０側が‘Ｈ’レベルに保持されて情報が記憶されている。読み出し動作時には、グローバルビット線プリチャージ信号線５１及びローカルビット線プリチャージ信号線４２の電位が‘Ｌ’レベルとされ、予めグローバルビット線３０及びローカルビット線２０が‘Ｈ’レベルにプリチャージされる。次に、時刻ｔ１にて図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。そして、選択されたワード線１３によりデータ読み出しが行われる一つのメモリセル１２が活性化される。選択されたメモリセル１２のローカルビット線２０側の記憶ノードには‘Ｈ’レベルが保持されているため、ローカルビット線２０は‘Ｈ’レベルのまま駆動される。この‘Ｈ’レベルがローカル読み出し回路４０に伝えられる。ローカル読み出し回路４０に入力された‘Ｈ’レベルはインバータ回路４６’、４７’を介して、‘Ｈ’レベルのままＮＭＯＳトランジスタ４３のゲートに入力される。時刻ｔ２にて、ワード線１３はアドレスデコーダにより選択されたままでメモリセル１２は活性化されている。この状態でグローバルビット線駆動制御線４１を‘Ｈ’レベルに駆動する。ここで、ＮＭＯＳトランジスタ４３のゲートは‘Ｈ’レベルであるので、ＮＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４４が導通する。グローバルビット線３０はプリチャージされた‘Ｈ’レベルから‘Ｌ’レベルへと変化する。このグローバルビット線３０の‘Ｌ’レベルがグローバル読み出し回路５０のインバータ回路５４により反転され、データ出力端子ｄｏｕｔに伝えられて‘１’が読み出される。時刻ｔ３にて、グローバルビット線駆動制御線４１を‘Ｌ’レベルにしてデータ読み出し動作を終了する。このデータ読み出しが行われている間、メモリセル１２は活性化されたままである。しかし、データの読み出し時において、グローバルビット線３０は‘Ｌ’レベル、ローカルビット線２０は‘Ｈ’レベルに駆動されているため、メモリセル１２に誤ったデータが書き込まれるおそれがない。
【００３２】
メモリセル１２から‘０’が読み出される場合について説明する。メモリセル１２に‘０’が記憶されている場合、メモリセル１２の互いに相補な関係にある一対の記憶ノードは、グローバルビット線３０側が‘Ｈ’レベル、ローカルビット線２０側が‘Ｌ’レベルに保持されて情報が記憶されている。読み出し動作時には、グローバルビット線プリチャージ信号線５１及びローカルビット線プリチャージ信号線４２の電位が‘Ｌ’レベルにされ、予めグローバルビット線３０及びローカルビット線２０が‘Ｈ’レベルにプリチャージされる。次に、時刻ｔ１にて図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。そして、選択されたワード線１３によりデータ読み出しが行われる一つのメモリセル１２が活性化される。選択されたメモリセル１２のローカルビット線２０側の記憶ノードには‘Ｌ’レベルが保持されている。そのため、ローカルビット線２０は‘Ｌ’レベルに駆動され、この‘Ｌ’レベルがローカル読み出し回路４０に伝えられる。ローカル読み出し回路４０に入力された‘Ｌ’レベルはインバータ回路４６’、４７’を介して、‘Ｌ’レベルのままＮＭＯＳトランジスタ４３のゲートに入力される。時刻ｔ２にて、ワード線１３はアドレスデコーダにより選択されたままでメモリセル１２は活性化されている。この状態でグローバルビット線駆動制御線４１を‘Ｈ’レベルに駆動する。しかし、ＮＭＯＳトランジスタ４３のゲートは‘Ｌ’に保持された状態であるので、ＮＭＯＳトランジスタ４３は導通しない。グローバルビット線３０はプリチャージされたままの‘Ｈ’レベルに保たれる。このグローバルビット線３０に保たれた‘Ｈ’レベルがグローバル読み出し回路５０のインバータ回路５４により反転され、データ出力端子ｄｏｕｔに伝えられて‘０’が読み出される。時刻ｔ３にて、グローバルビット線駆動制御線４１を‘Ｌ’レベルにしてデータ読み出し動作を終了する。このデータ読み出しが行われている間、メモリセル１２は活性化されたままである。しかし、データの読み出し時において、グローバルビット線３０は‘Ｈ’レベル、ローカルビット線２０は‘Ｌ’レベルに駆動されているため、メモリセル１２に誤ったデータが書き込まれるおそれがない。
【００３３】
このように構成することでも、ビット線の本数を増やすことなく、ローカル読み出し回路４０及びグローバル読み出し回路５０をＣＭＯＳ回路で構成することができる。差動型センスアンプを使用することがないため、素子の性能のばらつきによる誤った読み出しが起こることがなく、データを確実に読み出すことができる。
【００３４】
この例において、ローカル読み出し回路４０内に２つのインバータ回路４６’、４７’を配しているが、これは取り除くことも可能である。これによりローカル読み出し回路４０の構成をより簡易にすることが可能である。
【００３５】
次に、本発明の第１の実施の形態に係る半導体記憶装置のローカル書き込み回路６０及びグローバル書き込み回路７０について、添付した図面を参照して詳細に説明する。図６は第１の実施の形態に係る半導体記憶装置のローカル書き込み回路６０及びグローバル書き込み回路７０の構成を示す回路図である。図７は、図６に示すローカル書き込み回路６０及びグローバル書き込み回路７０を用いてメモリセル１２にデータを書き込む際のタイミングチャートである。
【００３６】
図６に示す半導体記憶装置のローカル書き込み回路６０は、ＮＭＯＳトランジスタ６２、６３及びＰＭＯＳトランジスタ６４、６５によって構成されている。ＮＭＯＳトランジスタ６２のゲートは、ローカル書き込み制御線６１に接続されている。ＮＭＯＳトランジスタ６２のドレインはローカルビット線２０に接続され、ソースはＮＭＯＳトランジスタ６３のドレインに接続されている。ＮＭＯＳトランジスタ６３のゲートは、グローバルビット線３０に接続されている。ＮＭＯＳトランジスタ６３のドレインはＮＭＯＳトランジスタ６２のソースに接続され、ソースは接地されている。ＰＭＯＳトランジスタ６４、６５のゲートは、互いのドレインに接続されている。ＰＭＯＳトランジスタ６４、６５のソースは電源に接続されている。２つのＰＭＯＳトランジスタ６４、６５はクロスカップル型に接続されたプリチャージ回路を構成している。
【００３７】
図６に示す半導体記憶装置のグローバル書き込み回路７０は、ＮＭＯＳトランジスタ７２、７３によって構成されている。ＮＭＯＳトランジスタ７２のゲートは、データ入力端子ｄｉｎに接続されている。ＮＭＯＳトランジスタ７２のドレインは、グローバルビット線３０に接続され、ソースはＮＭＯＳトランジスタ７３のドレインに接続されている。ＮＭＯＳトランジスタ７３のゲートは、グローバル書き込み制御線７１に接続され、ソースは接地されている。
【００３８】
図６に示す半導体記憶装置のローカル書き込み回路６０及びグローバル書き込み回路７０を用いたデータの書き込み動作を図７のタイミングチャートを参照して説明する。
【００３９】
メモリセル１２に‘１’が書き込まれる場合について説明する。書き込み動作時には、クロスカップル型のプリチャージ回路により、予めグローバルビット線３０及びローカルビット線２０が‘Ｈ’レベルにプリチャージされる。次に、時刻ｔ１にてメモリセル１２に‘１’を書き込むためデータ入力端子ｄｉｎが‘Ｈ’レベルにされる。そして、グローバル書き込み回路７０内のグローバル書き込み制御線７１がグローバル書き込み制御信号により駆動される。ここで、ＮＭＯＳトランジスタ７２及びＮＭＯＳトランジスタ７３のゲートは‘Ｈ’レベルに保持された状態であるため、ＮＭＯＳトランジスタ７２及びＮＭＯＳトランジスタ７３は導通する。グローバルビット線３０はプリチャージされた‘Ｈ’レベルから‘Ｌ’レベルへと変化する。次に、時刻ｔ２にて各サブアレイ１１に設けられたローカル書き込み回路６０内のローカル書き込み制御線６１がローカル書き込み制御信号により‘Ｈ’レベルに駆動される。しかし、ＮＭＯＳトランジスタ６３のゲートは‘Ｌ’レベルに保持されたグローバルビット線３０に接続されているため、ＮＭＯＳトランジスタ６３は導通しない。ローカルビット線２０はプリチャージされた‘Ｈ’レベルに保たれる。そして、図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。選択されたワード線１３によりデータ書き込みが行われる一つのメモリセル１２が活性化される。メモリセル１２の互いに相補な関係にある一対の記憶ノードは、グローバルビット線３０側が‘Ｌ’レベル、ローカルビット線２０側が‘Ｈ’レベルに保持されて‘１’が記憶される。時刻ｔ３にて、グローバル書き込み制御線７１、ローカル書き込み制御線６１及びワード線１３を‘Ｌ’レベルにしてデータ書き込み動作を終了する。
【００４０】
メモリセル１２に‘０’が書き込まれる場合について説明する。書き込み動作時には、クロスカップル型のプリチャージ回路により、予めグローバルビット線３０及びローカルビット線２０が‘Ｈ’レベルにプリチャージされる。次に、時刻ｔ１にてメモリセル１２に‘０’を書き込むためデータ入力端子ｄｉｎが‘Ｌ’レベルにされる。そして、グローバル書き込み回路７０内のグローバル書き込み制御線７１がグローバル書き込み制御信号により駆動される。ここで、ＮＭＯＳトランジスタ７２のゲートが‘Ｌ’レベルに保持された状態であるため、ＮＭＯＳトランジスタ７２は導通しない。グローバルビット線３０はプリチャージされた‘Ｈ’レベルに保たれる。次に、時刻ｔ２にて各サブアレイ１１に設けられたローカル書き込み回路６０内のローカル書き込み制御線６１がローカル書き込み制御信号により‘Ｈ’レベルに駆動される。ここで、ＮＭＯＳトランジスタ６３のゲートは‘Ｈ’レベルに保持されたグローバルビット線３０に接続されているため、ＮＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６３は導通する。ローカルビット線２０はプリチャージされた‘Ｈ’レベルから‘Ｌ’レベルへと変化する。そして、図示しないアドレスデコーダによりデータを読み出すメモリセル１２のワード線１３が選択される。選択されたワード線１３によりデータ書き込みが行われる一つのメモリセル１２が活性化される。メモリセル１２の互いに相補な関係にある一対の記憶ノードは、グローバルビット線３０側が‘Ｈ’レベル、ローカルビット線２０側が‘Ｌ’レベルに保持されて‘０’が記憶される。時刻ｔ３にて、グローバル書き込み制御線７１、ローカル書き込み制御線６１及びワード線１３を‘Ｌ’レベルにしてデータ書き込み動作を終了する。
【００４１】
このように構成することで、ビット線の本数を増やすことなく、データを確実に書き込むことのできる半導体記憶装置を提供することができる。
【００４２】
以上、説明したように、本発明の実施の形態に係る半導体記憶装置は、メモリセルアレイ１１内に敷設されるビット線の配線数を２本とすることができる。この状態でもＣＭＯＳレベルでメモリセルのデータを読み出すことが可能であり、メモリ回路の動作マージンを向上させることができた半導体記憶装置を実現することができる。
【００４３】
本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。
【図面の簡単な説明】
【００４４】
【図１】第１の実施の形態に係る半導体記憶装置を示す構成図である。
【図２】第１の実施の形態に係る半導体記憶装置のローカル読み出し回路及びグローバル読み出し回路の構成を示す回路図である。
【図３】図２に示すローカル読み出し回路及びグローバル読み出し回路を用いてデータを読み出す際のタイミングチャートである。
【図４】第１の実施の形態に係る半導体記憶装置のローカル読み出し回路及びグローバル読み出し回路の他の例の構成を示す回路図である。
【図５】図４に示すローカル読み出し回路及びグローバル読み出し回路を用いてデータを読み出す際のタイミングチャートである。
【図６】第１の実施の形態に係る半導体記憶装置のローカル書き込み回路及びグローバル書き込み回路の構成を示す回路図である。
【図７】図６に示すローカル書き込み回路及びグローバル書き込み回路を用いてデータを書き込む際のタイミングチャートである。
【符号の説明】
【００４５】
１０・・・メモリセルアレイ、  １１・・・サブアレイ、  １２・・・メモリセル、  １３・・・ワード線、  ２０・・・ローカルビット線、  ３０・・・グローバルビット線、  ４０・・・ローカル読み出し回路、  ５０・・・グローバル読み出し回路、  ６０・・・ローカル書き込み回路、  ７０・・・グローバル書き込み回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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