(57)【要約】【課題】ＲＯＭへの書き込み中に、該ＲＯＭへのアクセスによって動作異常を起こすことを防止する画像処理装置を提供することを目的とする。【解決手段】メインＣＰＵ１０４からフラッシュＲＯＭ１０５へ書き込み中である場合、サブＣＰＵ制御装置１１３がフラッシュＲＯＭ１０５へアクセスすることを制限する。  これにより、書き込み中のプログラムを読み出すことによる誤動作を適切に防止することができる。  そして、サブＣＰＵ制御装置１１３は、書き換えられたフラッシュＲＯＭ１０５のプログラムに従って動作を開始し、さらにメインＣＰＵ１０４を非動作状態とすることで、消費電力の低減を図ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メインＣＰＵを含むメインＣＰＵ制御装置、およびサブＣＰＵを含むサブＣＰＵ制御装置から構成され、前記メインＣＰＵ制御装置の処理の一部を前記サブＣＰＵ制御装置で行い、前記メインＣＰＵ制御装置と前記サブＣＰＵ制御装置とがバスラインを介して接続された画像処理装置において、
前記メインＣＰＵ制御装置、および前記サブＣＰＵ制御装置のうち少なくとも一方に、所定の機能を実現するプログラムが格納された格納手段と、
前記メインＣＰＵ、または前記サブＣＰＵから前記格納手段に格納されたプログラムの読み込み処理を受け付ける読み込み処理受付手段と、
前記読み込み処理受付手段でプログラムの読み込み処理を行う前記メインＣＰＵ、または前記サブＣＰＵに対して、前記格納手段に格納されたプログラムへのアクセスを制限するアクセス制限手段と、
前記アクセス制限手段でプログラムへのアクセスが制限された状態で、前記格納手段に格納されたプログラムに書き込み処理を行う書き込み処理手段と、を備えたことを特徴とする画像処理装置。
【請求項２】
前記アクセス制限手段で前記格納手段に格納されたプログラムへのアクセスの制限を自動的に解除するアクセス解除手段と、
を備えたことを特徴とする請求項１記載の画像処理装置。
【請求項３】
レジスタと、
前記レジスタにリセット信号を設定する設定手段と、をさらに備え、
前記アクセス制限手段は、前記設定手段で設定されたリセット信号に応じて、前記格納手段に格納されたプログラムへのアクセスを制限することを特徴とする請求項１記載の画像処理装置。
【請求項４】
前記書き込み処理手段で前記格納手段に格納されたプログラムへの書き込み処理の完了を検知する書き込み処理完了検知手段をさらに備え、
前記アクセス解除手段は、前記書き込み処理完了検知手段で前記格納手段に格納されたプログラムへの書き込み処理が完了したことを検出して、前記格納手段に格納されたプログラムへのアクセスの制限を自動的に解除することを特徴とする請求項２記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メインＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を含むメインＣＰＵ制御装置、およびサブＣＰＵを含むサブＣＰＵ制御装置から構成され、メインＣＰＵ制御装置と、サブＣＰＵ制御装置とがＰＣＩバスを介して接続された画像処理装置に関する。
【背景技術】
【０００２】
近年の画像処理装置は、スキャナ機能、ファクシミリ機能、コピー機能などの多機能複写機として機能するよう、画像処理装置内のマルチＣＰＵシステムに初期プログラムを組み込むことにより、種々の機能を実現している。
そして、このような画像処理装置は、メインＣＰＵを含むメインＣＰＵ制御装置、およびサブＣＰＵを含むサブＣＰＵ制御装置から構成され、メインＣＰＵ制御装置に電源が投入されていないときには、サブＣＰＵ制御装置で該メインＣＰＵ制御装置の処理の一部を行うように構成されている。
これにより、負荷の軽い処理をサブＣＰＵに行わせ、メインＣＰＵを非動作状態（例えば、電源が投入されていない状態や、省エネモード状態など）に置くことで、消費電力の削減を図るという効果が得られる。
【０００３】
以下に図５を用いて、メインＣＰＵ５１０とサブＣＰＵ５２２で構成された従来の画像処理装置５００について説明する。
従来の画像処理装置５００は、メインＣＰＵ５１０、およびサブＣＰＵ制御装置５２０から構成されており、メインＣＰＵ５１０とサブＣＰＵ制御装置５２０とが、共有メモリ５２８を介してバスラインで接続されている。
サブＣＰＵ制御装置５２０は、サブＣＰＵ５２２、ＲＯＭ５２４、メモリ５２６、および共有メモリ５２８から構成されている。
ここで、例えば、メインＣＰＵ５１０を停止させ、サブＣＰＵ５２２に負荷の軽い処理を行わせたい場合などには、メインＣＰＵ５１０は、共有メモリ５２８に機能実現プログラムを転送し、サブＣＰＵ５２２に対して初期化指示要求を送信する。
そして、サブＣＰＵ５２２は、初期化指示要求を受信し、ＲＯＭ５２４に格納された初期化プログラムをリードし初期化処理を行う。
初期化処理の終了後、サブＣＰＵ５２２は、共有メモリ５２８に転送された機能実現プログラムをリードする。
これにより、初期化されたサブＣＰＵ制御装置５２０は、機能実現プログラムを実行し、画像処理装置５００の消費電力の低減を行うことができる。
また、共有メモリ５２８に転送された機能実現プログラムをサブＣＰＵ制御装置５２０用にするため、メインＣＰＵ５１０から転送された機能実現プログラムの書き込み処理をＲＯＭ５２４に対して行う（例えば、下記特許文献参照）。
【特許文献１】特開平１１−３１０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の画像処理装置では、転送プログラムを書き込むためのメモリの実装、サブＣＰＵ制御装置を初期化するためのＲＯＭの実装、および該ＲＯＭに対して機能実現プログラムの書き込み処理が必要となる。
そのため、ＲＯＭの書き換え中に、ＲＯＭへのアクセスによって、動作異常を起こすという問題があった。
そこで本発明は、メインＣＰＵから、このＲＯＭの書き換えを行う場合に、サブＣＰＵのアクセスの影響を回避するため、ＲＯＭの書き換え中にサブＣＰＵの動作異常を適切に防止することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１記載の発明では、メインＣＰＵを含むメインＣＰＵ制御装置、およびサブＣＰＵを含むサブＣＰＵ制御装置から構成され、前記メインＣＰＵ制御装置の処理の一部を前記サブＣＰＵ制御装置で行い、前記メインＣＰＵ制御装置と前記サブＣＰＵ制御装置とがバスラインを介して接続された画像処理装置において、前記メインＣＰＵ制御装置、および前記サブＣＰＵ制御装置のうち少なくとも一方に、所定の機能を実現するプログラムが格納された格納手段と、前記メインＣＰＵ、または前記サブＣＰＵから前記格納手段に格納されたプログラムの読み込み処理を受け付ける読み込み処理受付手段と、前記読み込み処理受付手段でプログラムの読み込み処理を行う前記メインＣＰＵ、または前記サブＣＰＵに対して、前記格納手段に格納されたプログラムへのアクセスを制限するアクセス制限手段と、前記アクセス制限手段でプログラムへのアクセスが制限された状態で、前記格納手段に格納されたプログラムに書き込み処理を行う書き込み処理手段と、を備えたことにより、前記目的を達成する。
【０００６】
請求項２記載の発明では、請求項１記載の画像処理装置において、前記アクセス制限手段で前記格納手段に格納されたプログラムへのアクセスの制限を自動的に解除するアクセス解除手段と、を備えたことを特徴とする。
【０００７】
請求項３記載の発明では、請求項１記載の画像処理装置において、レジスタと、前記レジスタにリセット信号を設定する設定手段と、をさらに備え、前記アクセス制限手段は、前記設定手段で設定されたリセット信号に応じて、前記格納手段に格納されたプログラムへのアクセスを制限することを特徴とする。
【０００８】
請求項４記載の発明では、請求項２記載の画像処理装置において、前記書き込み処理手段で前記格納手段に格納されたプログラムへの書き込み処理の完了を検知する書き込み処理完了検知手段をさらに備え、前記アクセス解除手段は、前記書き込み処理完了検知手段で前記格納手段に格納されたプログラムへの書き込み処理が完了したことを検出して、前記格納手段に格納されたプログラムへのアクセスの制限を自動的に解除することを特徴とする。
【発明の効果】
【０００９】
請求項１記載の発明では、サブＣＰＵと、メインＣＰＵの両方からリードアクセス可能なようにＲＯＭ（格納手段）を構成し、プログラムの書き換え中には、プログラムへのアクセスを制限するので、アクセスの影響を回避することができる。
【００１０】
請求項２記載の発明では、リセットの解除が自動的に行われるようにしているので、アクセス解除要求が無効化され、アクセス制限の解除ができないという状態を回避することができる。
【００１１】
請求項３記載の発明では、アクセス制限をかける場合に、レジスタに所定の値を設定することを条件にしているので、デバッグ中などで不用意にアクセス制限をかけてしまうということを回避することができる。
【００１２】
請求項４記載の発明では、アクセス制限の解除は、ライトが完了したことを検出してから実行するので、プログラム作成の負担を軽減することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本発明の実施形態の画像処理装置の構成を示したブロック図である。
画像処理装置は、メインＣＰＵ制御装置１０１、サブＣＰＵ制御装置１１３、各オプション１１０、１１０…から構成され、各構成要素は、ＰＣＩバス１０９を介して接続されている。
メインＣＰＵ制御装置１０１は、スキャナＩ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０２、プロッタＩ／Ｆ１０３、メインＣＰＵ１０４、フラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１０５、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０６、およびＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）１０７、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）ブリッジ１０８から構成されており、各構成要素はバスライン１１１を介して接続され、メインＣＰＵ１０４によって各構成要素が制御される。
スキャナＩ／Ｆ１０２は、図示しないスキャナ読取部と接続され、該スキャナ読取部で読み取ったスキャナデータの入出力を行う。
プロッタＩ／Ｆ１０３は、図示しない画像の記録出力をするためのプロッタが接続され、該プロッタとの間で画像データの入出力を行う。
フラッシュＲＯＭ１０５は、後述するサブＣＰＵ２０２の初期化プログラムや、メインＣＰＵ１０４、およびサブＣＰＵ２０２が実行する機能実現プログラムが格納されており、読み書き可能なＲＯＭとして構成されている。
【００１４】
なお、一般的なＲＯＭは、製造時にあらかじめデータが焼き付けられた後は再書き込みはできないが、本実施形態では、フラッシュＲＯＭ１０５を用いることによって、何度でもデータの再書き込みができるように構成されている。
従って、本実施形態ではフラッシュＲＯＭ１０５を用いるように構成したが、データの再書き込みができるように構成されていればよく、それに限定されることなく、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）などを用いても本発明を実施することは可能である。
メインＣＰＵ１０４は、フラッシュＲＯＭ１０５から機能実現プログラムの読み込みや、該機能実現プログラムの再書き込みを行うことができる。また、ユーザからの操作、または入力を受け付けて、非動作状態とすることができ、非動作状態に設定され、サブＣＰＵ制御装置１１３に負荷の軽い処理を行わせる場合などには、メインＣＰＵ１０４から、初期化指示要求をサブＣＰＵ制御装置１１３に対して送信する。
【００１５】
ＳＤＲＡＭ１０６は、メインＣＰＵ１０４が処理を実行する際に、一時的に用いられるメモリ空間を実現するＲＡＭであり、ＤＭＡＣ１０７は、図示しない操作部、図示しないスキャナ、図示しないプロッタ、およびバスライン１１１とＳＤＲＡＭ１０６との間でデータの転送を行い、メインＣＰＵ１０４を使用せずにデータ転送を行う場合に、データ転送を可能にする転送手段を備えている。
ＰＣＩブリッジ１０８は、バスライン１１１、および外部バスであるＰＣＩバス１０９と接続されており、ＰＣＩバス１０９に接続されているサブＣＰＵ制御装置１１３、およびオプション１１０からのデータの入出力を行う。
オプション１１０は、ＰＣＩバス１０９に接続され、機能拡張時にオプション的に設けられる。
サブＣＰＵ制御装置１１３は、後述するネットワーク制御部などを備え、メインＣＰＵ制御装置１０１に電源が供給されていない状態でも、ネットワークの応答を行う機能を備えている。
また、ネットワークの状態によって、メインＣＰＵ制御装置１０１に処理を処理を移す必要があると判断した場合、メインＣＰＵ制御装置１０１を起動させ、メインＣＰＵ１０４に処理を行わせることも可能である。
【００１６】
図２は、サブＣＰＵ制御装置１１３の構成を示したブロック図である。
サブＣＰＵ制御装置１１３は、ＰＣＩバス制御部２０１、サブＣＰＵ２０２、ローカルバス制御部２０３、ローカルバスアービタ２０４、内部レジスタ制御部２０５、内部レジスタアービタ２０６、ネットワーク制御部２０７、およびネットワークアービタ２０８から構成されている。
ＰＣＩバス制御部２０１は、ＰＣＩバス１０９、ローカルバスアービタ２０４、内部レジスタアービタ２０６、ネットワークアービタ２０８と接続され、メインＣＰＵ制御装置１０１とのデータ通信を行い、データの入出力を制御する。
サブＣＰＵ２０２は、フラッシュＲＯＭ１０５に格納された初期化プログラムを取得し、該初期化プログラムを組み込むことにより初期化を行う。
ローカルバス制御部２０３は、ＳＤＲＡＭ１０６やフラッシュＲＯＭ１０５からＰＣＩバス１０９を経由して取得したデータの制御を行う。
なお、これらのデータを取得する際、ローカルバスアービタ２０４でデータ転送要求、やデータ取得の際の調整が行われる。
内部レジスタ制御部２０５は、内部にサブＣＰＵ制御装置１１３の制御を行うための図示しないレジスタを備えている。
【００１７】
内部レジスタ制御部２０５内のレジスタは、サブＣＰＵ制御装置１１３内の回路の動作状態(ステータス)を状態情報として保持するのに使用する。
レジスタの状態情報には、例えば、処理中断後に正常実行した場合、あるいはオーバーフローなどの異常が発生した場合など、サブＣＰＵ制御装置１１３、およびサブＣＰＵ制御装置１１３の周辺回路の処理状態がレジスタの各ビットに対応して記憶される。
そして、レジスタの各ビットを参照することにより、サブＣＰＵ制御装置１１３内の回路の動作状態を知ることができる。
なお、内部レジスタ制御部２０５は、メインＣＰＵ１０４、およびサブＣＰＵ２０２の双方からアクセス可能な構成としている。そして、アクセス時には、内部レジスタアービタ２０６にてメインＣＰＵ１０４、およびサブＣＰＵ２０２の双方から同時にアクセスすることがないように調整が行われる。
ネットワーク制御部２０７は、図示しない外部のネットワークと接続され、該ネットワークとの通信を制御する機能を備えている。
該ネットワーク制御部２０７は、メインＣＰＵ１０４とサブＣＰＵ２０２の双方からアクセス可能な構成としており、アクセス時にはネットワークアービタ２０８にてメインＣＰＵ１０４、およびサブＣＰＵ２０２の双方から同時にアクセスすることがないように調整が行われる。
【００１８】
なお、内部レジスタ制御部２０５は、リセット信号をサブＣＰＵ２０２、および該サブＣＰＵ２０２の周辺回路に対して送信可能なように構成されている。
例えば、内部レジスタ制御部２０５からリセット信号として全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ＿Ｎ」がローカルバス制御部２０３、およびネットワーク制御部２０７に通知されると、該全体リセット信号を受信した各制御部において、該全体リセット信号がアサ−ト（信号が有効化）され、初期化される（サブＣＰＵ２０２の周辺回路全体を初期化することができる）。
また、内部レジスタ制御部２０５からリセット信号としてＣＰＵリセット信号「ＣＰＵ＿ＲＥＳＥＴ＿Ｎ」がサブＣＰＵ２０２に通知されると、該ＣＰＵリセット信号を受信したサブＣＰＵ２０２は、該ＣＰＵリセット信号がアサート（信号が有効化）され、サブＣＰＵ２０２が初期化される。
【００１９】
図３は、内部レジスタ制御部２０５に格納されているレジスタの構成を示した概念図である。
レジスタには、ビットに対応して各種のＫＥＹが設定されている。
レジスタには、各ビットに対応して、フラグ「１」（有効）、またはフラグ「０」（無効）が入力される。
例えば、ビット「３１」は、全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ」を制御するためのビットであり、ここにフラグ「１」が書き込まれた場合、内部レジスタ制御部２０５は、ローカルバス制御部２０３、およびネットワーク制御部２０７に該全体リセット信号を通知し、該通知された制御部に対してリセットをかけることを要求する。
このとき、リセット信号が通知された各制御部は、フラッシュＲＯＭ１０５へのアクセスが制限される。
また、ビット「３０」は、ＣＰＵリセット信号「ＣＰＵ＿ＲＥＳＥＴ」を制御するためのビットであり、ここにフラグ「１」が書き込まれた場合、内部レジスタ制御部２０５は、サブＣＰＵ２０２に該ＣＰＵリセット信号を通知し、該通知されサブＣＰＵ２０２にリセットをかけることを要求する。
このとき、リセット信号が通知されたサブＣＰＵ２０２は、フラッシュＲＯＭ１０５へのアクセスが制限される。
【００２０】
なお、本実施形態では、書き込まれたレジスタ値が、ＫＥＹコード「２ＡＦ７５１３６（ＨＥＸ）」であれば有効なリセット要求としてリセットを実行する。
それ以外のＫＥＹコードであれば、無効なリセット要求として、リセットは動作せず、  実際にリセット信号を通知するか否かは、それ以前に書き込まれたビット２９〜ビット０の状態に依存とする（ＫＥＹ［２９：０］の状態）。
なお、本実施形態では、全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ」のビットは、「１」をライトした後、自動的に「０」（無効）に変換されるよう構成するが、そのような構成に限らず、全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ」のビットの操作によって、ＣＰＵリセット信号「ＣＰＵ＿ＲＥＳＥＴ」の信号もその期間分アサ−トするように定義することができる。
【００２１】
図４は、サブＣＰＵ制御装置１１３を初期化させ、メインＣＰＵ制御装置１０１がフラッシュＲＯＭ１０５の書き換え処理を行う過程を示した概念図である。
「ＣＬＫ」とはクロック信号であり、クロック信号の立ち上がり毎に時系列で各信号の値をサンプリングしている。
まず、メインＣＰＵ制御装置１０１を非動作状態とするなどの指示がユーザから入力された場合などに、メインＣＰＵ１０４ではＰＣＩバス１０９を介してサブＣＰＵ制御装置１１３に初期化信号を送信する。
サブＣＰＵ制御装置１１３では、メインＣＰＵ１０４から初期化指示要求を受信した場合に、ＰＣＩバス１０９経由で、内部レジスタ制御部２０５内のレジスタにＫＥＹコード「２ＡＦ７５１３６（ＨＥＸ）」をライトする（図４の「Ｋｅｙライト」参照）。
レジスタにＫＥＹコード「２ＡＦ７５１３６（ＨＥＸ）」がライトされた場合、サブＣＰＵ制御装置１１３は、フラッシュＲＯＭ１０５へ初期化プログラム、および機能実現プログラムなどのリードアクセスを行う（図４の「リードアクセス」参照）。
リードアクセスの終了後、サブＣＰＵ制御装置１１３は、内部レジスタ制御部２０５のレジスタ内に「ＡＬＬ＿ＲＥＳＥＴ＿Ｎ＝１」、および「ＣＰＵ＿ＲＥＳＥＴ＿Ｎ＝１」を設定する。
【００２２】
これにより、内部レジスタ制御部２０５では、全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ」、およびＣＰＵリセット信号「ＣＰＵ＿ＲＥＳＥＴ」がＬｏｗ状態（作動中）となり、全体リセット信号をローカルバス制御部２０３およびネットワーク制御部２０７に通知し、ＣＰＵリセット信号をサブＣＰＵ２０２に通知し、ローカルバス制御部２０３、ネットワーク制御部２０７、およびサブＣＰＵ２０２をリセット状態とする。
そして、リセット状態として設定されたサブＣＰＵ２０２、およびサブＣＰＵ２０２の周辺回路は、フラッシュＲＯＭ１０５の機能実現プログラムへのアクセスが制限される。
このとき、全体リセット信号が通知されたローカルバス制御部２０３およびネットワーク制御部２０７は、全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ」を自動的にネゲート（信号が無効化）し、サブＣＰＵ２０２以外のサブＣＰＵ２０２の周辺回路については、リセット状態を解除する。
【００２３】
そして、サブＣＰＵ２０２のリセット状態の解除に伴い、メインＣＰＵ１０４はフラッシュＲＯＭ１０５に対して機能実現プログラムの書き換えを実行する（図４の「ＲＯＭプログラム」参照）。
ＲＯＭの書き換えが完了した際に、メインＣＰＵ１０４は、フラッシュＲＯＭ１０５からステータス出力を行い、該ステータス出力に係るステータス情報を内部レジスタ制御部２０５に送信する。
サブＣＰＵ制御装置１１３は、送信されたステータス情報を受信し、内部レジスタ制御部２０５のレジスタの状態情報から、該ステータス情報を認識する。
これにより、サブＣＰＵ制御装置１１３は、フラッシュＲＯＭ１０５に対するメインＣＰＵ１０４の書き込み処理が終了したことを検知することができる（図４の「完了」参照）。
【００２４】
そして、内部レジスタ制御部２０５は、ステータス情報からフラッシュＲＯＭ１０５への書き込み処理の終了を認識し、全体セット信号「ＡＬＬ＿ＲＥＳＥＴ」をネゲートする。
全体リセット信号「ＡＬＬ＿ＲＥＳＥＴ＿Ｎ」のネゲートに伴い、サブＣＰＵ２０２は、フラッシュＲＯＭ１０５から機能実現プログラムのリード（読み込み）を行う。
サブＣＰＵ２０２は、フラッシュＲＯＭ１０５から、書き換えられた機能実現プログラムに従って動作を開始する。
これにより、例えば、負荷の軽い処理などをサブＣＰＵ２０２に行わせ、メインＣＰＵ１０４を非動作状態に置くことができ、消費電力の削減を図るという効果が得られる。
【００２５】
このように、本実施形態では、サブＣＰＵ２０２からアクセス可能なフラッシュＲＯＭ１０５を用意し、該フラッシュＲＯＭ１０５の書き換えを行う場合には、サブＣＰＵ２０２、およびサブＣＰＵ２０２の周辺回路をリセット状態に置く（フラッシュＲＯＭ１０５へのアクセスを制限する）ので、フラッシュＲＯＭ１０５の書き換え中にサブＣＰＵ２０２のアクセスによる動作異常を適切に防止することができる。
【００２６】
なお、本実施形態では、メインＣＰＵ制御装置１０１内にフラッシュＲＯＭ１０５を備えたが、これに限定されることなく、サブＣＰＵ制御装置１１３、またはメインＣＰＵ制御装置１０１のうち、どちらか一方に備えることによっても本発明は実施可能である。
【００２７】
また、本実施形態では、メインＣＰＵ制御装置１０１がフラッシュＲＯＭ１０５の書き込み処理中に、サブＣＰＵ２０２、およびサブＣＰＵ２０２の周辺回路からのアクセスを禁止するように構成したが、これに限定されることなく、サブＣＰＵ２０２からフラッシュＲＯＭ１０５への書き込み処理を行わせ、その書き込み処理中にメインＣＰＵ１０４からのアクセスを禁止させるように構成することも可能である。
また、本実施形態では、内部レジスタ制御部２０５内のレジスタがサブＣＰＵ制御装置１１３内の回路の動作状態(ステータス)を状態情報として保持するのに使用したが、これに限定されることなく、メインＣＰＵ制御装置１０１に設置することも可能である。
【図面の簡単な説明】
【００２８】
【図１】本実施形態の画像処理装置の構成を示したブロック図である。
【図２】サブＣＰＵ制御装置の構成を示したブロック図である。
【図３】内部レジスタ制御部に格納されている内部レジスタの構成を示した概念図である。
【図４】サブＣＰＵ制御装置を初期化させ、メインＣＰＵ制御装置がフラッシュＲＯＭの書き換え処理を行う処理の過程を示した概念図である。
【図５】メインＣＰＵとサブＣＰＵで構成された従来の画像処理装置を示した図である。
【符号の説明】
【００２９】
１０１  メインＣＰＵ制御装置
１０２  スキャナＩ／Ｆ
１０３  プロッタＩ／Ｆ
１０４  メインＣＰＵ
１０５  フラッシュＲＯＭ
１０６  ＳＤＲＡＭ
１０７  ＤＭＡＣ
１０８  ＰＣＩブリッジ
１０９  ＰＣＩバス
１１０  オプション
１１１  バスライン
１１３  サブＣＰＵ制御装置
【図１】
2009104257.tif 000003
【図２】
2009104257.tif 000004
【図３】
2009104257.tif 000005
【図４】
2009104257.tif 000006
【図５】
2009104257.tif 000007