(57)【要約】【課題】データコピー工程を簡略化する。【解決手段】不揮発性半導体記憶装置１０は、書き込み対象チップへのデータコピーを指示するコピーコマンドが入力される第１の接続端子２３と、書き込み対象チップのレディー／ビジー状態を示すレディー／ビジー信号が入力される第２の接続端子２５と、書き込み対象チップへのデータコピーが正常に行われたか否かを示すパス／フェイル信号を出力する第３の接続端子２４とを具備する。【選択図】      図１
2009015961.tif 000002
【特許請求の範囲】
【請求項１】
書き込み対象チップへのデータコピーを指示するコピーコマンドが入力される第１の接続端子と、
前記書き込み対象チップのレディー／ビジー状態を示すレディー／ビジー信号が入力される第２の接続端子と、
前記書き込み対象チップへのデータコピーが正常に行われたか否かを示すパス／フェイル信号を出力する第３の接続端子と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の不揮発性メモリセルを有し、かつ書き込み対象チップへコピーするデータを格納しているメモリセルアレイと、
コピーコマンドを受けて、前記書き込み対象チップへの前記データのコピー動作を開始するテスト回路と、
前記テスト回路の指示により、前記データを前記メモリセルアレイから読み出し、前記書き込み対象チップに転送する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数の不揮発性メモリセルを有するメモリセルアレイと、
コピーコマンドを受けて、マスターチップから転送されるデータのコピー動作を開始し、かつ前記データに対応するアドレスを生成するテスト回路と、
前記マスターチップにレディー／ビジー信号を転送し、かつ前記テスト回路の指示により、前記マスターチップから転送された前記データを前記メモリセルアレイに書き込む制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
第１の不揮発性半導体記憶装置及び第２の不揮発性半導体記憶装置がそれぞれ第１及び第２のコピーコマンドを受けるステップと、
前記第２のコピーコマンドを受けて、前記第２の不揮発性半導体記憶装置が前記第１の不揮発性半導体記憶装置にレディー信号を送るステップと、
前記第１のコピーコマンド及び前記レディー信号を受けて、前記第１の不揮発性半導体記憶装置が前記第２の不揮発性半導体記憶装置にデータを転送するステップと、
前記第２の不揮発性半導体記憶装置のメモリセルアレイに前記データを書き込むステップと
を具備することを特徴とするデータコピー方法。
【請求項５】
前記メモリセルアレイに書き込まれたデータと、前記第１の不揮発性半導体記憶装置から転送されたデータとを比較するステップと、
これら２つのデータが同じである場合にパス信号を出力し、前記２つのデータが同じでない場合にフェイル信号を出力するステップと
をさらに具備することを特徴とする請求項４に記載のデータコピー方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びデータコピー方法に係り、例えばプログラムデータを他のチップにコピーする不揮発性半導体記憶装置及びデータコピー方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの使用目的は大きく分けて２つに分類される。一方は、音楽データや画像データ等を格納するファイルエリアとして使用する場合、もう一方は、プログラムデータを格納するプログラムエリアとして使用する場合である。或いは、不揮発性半導体メモリの一部分をファイルエリア、他の一部分をプログラムエリアとして使用する場合もある。
【０００３】
不揮発性半導体メモリをプログラムエリアとして使用する場合、製品出荷前に不揮発性半導体メモリへのプログラムデータの書き込み作業が必要となる。しかし、このプログラムデータの書き込み作業には、多大なコスト、及び時間が必要とされる。具体的には、不揮発性半導体メモリに対してのプログラムデータ書き込み作業を行なう装置の購入若しくは開発を行い、プログラムデータ書き込み作業をするための工程を用意しなければならない。
【０００４】
近年、様々な電気製品の動作が複雑になるに従い、そのアプリケーションの制御用プログラムの複雑化も劇的に進んできている。そのため、プログラムデータの書き換え可能な不揮発性半導体メモリは、今日では殆どの電気製品で使用されており、そのプログラムデータ書き込み作業に対するコスト、及び時間の削減を求める声も強まってきている。
【０００５】
従来の不揮発性半導体メモリでは、プログラマー/ライター/テスターと呼ばれるプログラムデータ書き込み作業用の装置（ここでは仮にライターと呼ぶこととする）を用いて、所望のプログラムデータを不揮発性半導体メモリに書き込む作業を行なっている。
【０００６】
作業の流れとしては、第一に、マスターデータと呼ばれる不揮発性半導体メモリに書き込みたいプログラムデータが既に書き込まれている不揮発性半導体メモリ（ここではマスターチップと呼ぶこととする）があり、このマスターチップのマスターデータをライターで読み出し、ライター内のＲＡＭ（Random Access Memory）に記憶させる。第二に、データが書き込まれていない全エリア消去状態の不揮発性半導体メモリ（ここでは書き込み対象チップと呼ぶこととする）をライターに取り付け、ライター内に記憶させたマスターデータを書き込み対象チップに書きこむ。
【０００７】
このように、ライターにはプログラムデータの保持用のメモリ（ＲＡＭ）が必要であり、さらに、書き込みコマンドを発生させてデータ読み出しを行なうために、ドライバーやコンパレータが必要となる。例えば、１２８ＭビットのＮＯＲ型フラッシュメモリに対応するには、１２８Ｍビット以上の容量を有するＲＡＭが必要であり、またドライバーは２８ピン以上、コンパレータは１６ピン以上が搭載されているライターが必要となる。
【０００８】
また、この種の関連技術として、メモリ領域間のデータコピーに要する時間を削減する技術が開示されている（特許文献１参照。）。
【特許文献１】特開２００５−８４７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、データコピー工程の簡略化が可能な不揮発性半導体記憶装置及びデータコピー方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の視点に係る不揮発性半導体記憶装置は、書き込み対象チップへのデータコピーを指示するコピーコマンドが入力される第１の接続端子と、前記書き込み対象チップのレディー／ビジー状態を示すレディー／ビジー信号が入力される第２の接続端子と、前記書き込み対象チップへのデータコピーが正常に行われたか否かを示すパス／フェイル信号を出力する第３の接続端子とを具備する。
【００１１】
本発明の第２の視点に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを有し、かつ書き込み対象チップへコピーするデータを格納しているメモリセルアレイと、コピーコマンドを受けて、前記書き込み対象チップへの前記データのコピー動作を開始するテスト回路と、前記テスト回路の指示により、前記データを前記メモリセルアレイから読み出し、前記書き込み対象チップに転送する制御回路とを具備する。
【００１２】
本発明の第３の視点に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを有するメモリセルアレイと、コピーコマンドを受けて、マスターチップから転送されるデータのコピー動作を開始し、かつ前記データに対応するアドレスを生成するテスト回路と、前記マスターチップにレディー／ビジー信号を転送し、かつ前記テスト回路の指示により、前記マスターチップから転送された前記データを前記メモリセルアレイに書き込む制御回路とを具備する。
【００１３】
本発明の第４の視点に係るデータコピー方法は、第１の不揮発性半導体記憶装置及び第２の不揮発性半導体記憶装置がそれぞれ第１及び第２のコピーコマンドを受けるステップと、前記第２のコピーコマンドを受けて、前記第２の不揮発性半導体記憶装置が前記第１の不揮発性半導体記憶装置にレディー信号を送るステップと、前記第１のコピーコマンド及び前記レディー信号を受けて、前記第１の不揮発性半導体記憶装置が前記第２の不揮発性半導体記憶装置にデータを転送するステップと、前記第２の不揮発性半導体記憶装置のメモリセルアレイに前記データを書き込むステップとを具備する。
【発明の効果】
【００１４】
本発明によれば、データコピー工程の簡略化が可能な不揮発性半導体記憶装置及びデータコピー方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１の実施形態）
［１．不揮発性半導体メモリチップ１０の構成］
図１は、本発明の第１の実施形態に係る不揮発性半導体メモリチップ１０の構成を示すブロック図である。不揮発性半導体メモリチップ１０は、メモリセルアレイ１１、アドレスバッファ１２、アドレスラッチ回路１３、データラッチ回路１４、入出力バッファ１５、データラッチ回路１６、制御回路１７、テスト回路１８、ベリファイ回路１９、パス／フェイル（Ｐ／Ｆ）バッファ２０、レディー入力バッファ２１、及びレディー／ビジー（Ｒ／Ｂ）バッファ２２を備えている。
【００１７】
また、不揮発性半導体メモリチップ１０は、データコピー動作に関わるコマンドが入力されるコマンドピン２３、データコピー動作に関わるパス／フェイル信号が出力されるパス／フェイルピン２４、レディー／ビジー信号が入力されるレディー入力ピン２５、レディー／ビジー信号を出力するレディー／ビジーピン２６、及びデータが入力され或いはデータが出力される複数のデータピン２７を備えている。
【００１８】
不揮発性半導体メモリチップ１０としては、例えば、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の一種であるフラッシュメモリ（ＮＡＮＤ型フラッシュメモリ、或いはＮＯＲ型フラッシュメモリ等）が用いられる。
【００１９】
図２は、ピン割り当てを説明するための不揮発性半導体メモリチップ１０を含むメモリパッケージの上面図である。不揮発性半導体メモリチップ１０は、出荷時には主にパッケージングされたチップとして構成される。パッケージとしては、例えば、接続端子（ピンに対応する）がはんだボールで形成され、かつ二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）から構成される。
【００２０】
メモリパッケージは、例えば図２に示すように、擬似ＳＲＡＭ（ＰＳＲＡＭ：Pseudo Static Random Access Memory）、ＮＡＮＤ型フラッシュメモリ、及びＮＯＲ型フラッシュメモリをマウントして構成される。
【００２１】
本実施形態では、不揮発性半導体メモリチップ１０が、ＮＯＲ型フラッシュメモリである場合について説明する。この場合、レディー／ビジーピン２６は接続端子ＲＤＹに対応し、複数のデータピン２７は接続端子ＤＱ０〜ＤＱ１５に対応する。また、アドレスは接続端子Ａ０〜Ａ２３を介して入力される。
【００２２】
メモリパッケージには、通常使用されない接続端子ＮＣ（Not Connected）が複数存在する。この接続端子ＮＣの一部を利用して、本実施形態のデータコピー動作を実現するため、コマンドピン２３に対応する接続端子ＣＭＤ、パス／フェイルピン２４に対応する接続端子Ｐ／Ｆ、レディー入力ピン２５に対応する接続端子ＲＹＩＮが新たに追加されている。最終実装後は、この追加されたコマンドピン２３、パス／フェイルピン２４、レディー入力ピン２５はＶＤＤまたはＶＳＳで固定することとなる。
【００２３】
また、不揮発性半導体メモリチップ１０がＮＡＮＤ型フラッシュメモリである場合は、レディー／ビジーピン２６は接続端子ＲＹ/ＢＹに対応し、複数のデータピン２７は接続端子Ｉ／Ｏ１〜Ｉ／Ｏ８に対応する。接続端子Ｉ／Ｏ１〜Ｉ／Ｏ８はアドレス入力にも供される。
【００２４】
その他の接続端子は、通常の動作（データ書き込み動作やデータ読み出し動作）に使用されるものであり、これらの一部の接続端子を用いてデータコピー動作等を実行する。また、図２に示すコマンドピン２３、パスフェイルピン２４、及びレディー入力ピン２５の配置は一例であり、他の接続端子ＮＣを利用してもよいし、新たに専用のピンを追加してもよい。
【００２５】
メモリセルアレイ１１は、複数の不揮発性メモリセルがマトリクス状に配置されて構成されている。また、メモリセルアレイ１１には、ロウ方向に延在する複数のワード線（図示せず）、カラム方向に延在する複数のビット線（図示せず）が配設されている。
【００２６】
アドレスバッファ１２は、複数のアドレスピン（接続端子Ａ０〜Ａ２３）に接続されており、アドレスピンに入力されたアドレスＡを受ける。アドレスラッチ回路１３は、アドレスバッファ１２から送られたアドレスＡをラッチする。また、アドレスラッチ回路１３は、テスト回路１８が生成したアドレスＡをラッチする。
【００２７】
入出力バッファ１５は、複数のデータピン２７（接続端子ＤＱ０〜ＤＱ１５）に接続されており、データピン２７に入力されたデータを受ける。データラッチ回路１４は、入出力バッファ１５から送られたデータをラッチする。データラッチ回路１４にラッチされたデータは、メモリセルアレイ１１に書き込まれる。
【００２８】
また、データラッチ回路１４は、メモリセルアレイ１１から読み出されたデータをラッチする。データラッチ回路１４にラッチされたデータは、入出力バッファ１５に送られ、さらにデータピン２７から出力される。
【００２９】
不揮発性半導体メモリチップ１０は、主に後述するデータベリファイ動作に使用されるデータラッチ回路１６を備えている。データラッチ回路１６は、メモリセルアレイ１１から読み出されたデータをラッチする。データラッチ回路１６にラッチされたデータは、ベリファイ回路１９に送られる。
【００３０】
制御回路１７は、不揮発性半導体メモリチップ１０内の各回路を制御する主制御回路である。制御回路１７は、データ書き込み動作、データ読み出し動作、及びデータ消去動作等を制御する。例えば、制御回路１７は、データコピー動作を行うために、メモリセルアレイ１１からのデータ読み出し、及びメモリセルアレイ１１へのデータ書き込み制御を実行する。さらに、制御回路１７は、不揮発性半導体メモリチップ１０のレディー状態及びビジー状態を制御する。そして、制御回路１７は、レディー状態及びビジー状態に応じてレディー信号及びビジー信号を生成する。
【００３１】
テスト回路１８は、各種テストを行うとともに、データコピー動作等を制御する。また、テスト回路１８は内部にアドレスカウンタ回路を備え、データコピー動作等を行うために必要なアドレスＡを生成する。そして、ベリファイ回路１９から送られる判定信号を受けて、データが正確に書き込まれている場合にはパス信号を、データが正確に書き込まれていない場合にはフェイル信号を生成する。
【００３２】
ベリファイ回路１９は、メモリセルアレイ１１に書き込まれたデータ（期待値）と、メモリセルアレイ１１から読み出されたデータとを比較し、データが正確にメモリセルアレイ１１に書き込まれているか否かを判定する。そして、ベリファイ回路１９は、データが正確に書き込まれているか否かを示す判定信号を生成すし、テスト回路１８に送る。
【００３３】
パス／フェイル（Ｐ／Ｆ）バッファ２０は、パス／フェイルピン２４に接続されている。パス／フェイル（Ｐ／Ｆ）バッファ２０は、テスト回路１８から送られるパス／フェイル信号を受ける。このパス／フェイル信号は、パス／フェイルバッファ２０からパス／フェイルピン２４を介して出力される。
【００３４】
レディー入力バッファ２１は、レディー入力ピン２５に接続されている。このレディー入力ピン２５は、他のチップのレディー／ビジーピン２６に電気的に接続される。よって、レディー入力バッファ２１は、他のチップから出力されたレディー／ビジー信号を受ける。そして、レディー入力バッファ２１は、このレディー信号／ビジー信号をテスト回路１８に送る。
【００３５】
レディー／ビジー（Ｒ／Ｂ）バッファ２２は、レディー／ビジーピン２６に接続されている。レディー／ビジー（Ｒ／Ｂ）バッファ２２は、制御回路１７からレディー／ビジー信号を受ける。このレディー／ビジー信号は、レディー／ビジーピン２６を介して出力される。
【００３６】
［２．全体動作］
本実施形態では、不揮発性半導体メモリチップ１０自身に他のチップを制御する機能を追加することで、そのチップ自身が格納しているプログラムデータを他のチップにコピーすることが可能となる。これによって、いままで多機能を必要としていたライターが簡単な機能のみで実施できるようになる。以下、予めプログラムデータを格納しているチップをマスターチップ、プログラムデータが書き込まれるチップを書き込み対象チップと称する。
【００３７】
図３は、マスターチップから書き込み対象チップへプログラムデータをコピーする場合の全体動作を説明するフローチャートである。先ず、書き込み対象チップを準備する。そして、データコピー動作に先立って、書き込み対象チップは、自身の記憶領域に格納された全データの消去処理を実行する（ステップＳ１０１）。
【００３８】
続いて、書き込み対象チップは、記憶領域の全データが消去されたかを確認するための消去チェック処理を実行する（ステップＳ１０２）。なお、書き込み対象チップのデータが予め消去されている場合は、ステップＳ１０１の全データ消去処理、及びステップＳ１０２の消去チェック処理は実行しなくてもよい。
【００３９】
続いて、マスターチップと書き込み対象チップとを準備する。そして、マスターチップ及び書き込み対象チップは、マスターチップから書き込み対象チップへのデータコピー処理を実行する（ステップＳ１０３）。
【００４０】
続いて、マスターチップ及び書き込み対象チップは、書き込み対象チップにデータが正確に書き込まれているかを確認するためのデータベリファイ処理を実行する（ステップＳ１０４）。これら一連の処理を実行することで、マスターチップに格納されたプログラムデータを書き込み対象チップへコピーすることができる。
【００４１】
なお、図３に示したデータ消去処理、消去チェック処理、データコピー処理、及びデータベリファイ処理を実行するために、不揮発性半導体メモリチップ１０が備えるコマンドピン２３には、各種動作に応じたコマンドが入力される。不揮発性半導体メモリチップ１０は、コマンドピン２３からコマンドを受けることで、図３に示した４つの処理を実行することが可能となる。
【００４２】
図４は、コマンドピン２３に入力されるコマンドの内容を説明する図である。図３に示した４つの処理を不揮発性半導体メモリチップ１０が識別するために、コマンドは４ビットで構成される。この４ビットのコマンドは、コマンドピン２３に対して、シリアルに入力してもよいし、パラレルに入力してもよい。４ビットのコマンドをシリアルに入力する場合、コマンドピン２３は、１個のピンから構成される。一方、４ビットのコマンドをパラレルに入力する場合、コマンドピン２３は、４ビットに対応した４個のピンから構成される。
【００４３】
図４に示すように、未実施、コピー処理、消去処理、消去チェック処理、及びベリファイ処理にそれぞれ対応してコマンドが割り当てられている。さらに、各処理に対して自身がマスターチップであるか、それとも書き込み対象チップであるかを識別可能なように、マスターチップと書き込み対象チップとにそれぞれ対応してコマンドが割り当てられている。このようにコマンドを割り当てることで、不揮発性半導体メモリチップ１０は、処理の内容、及びチップの種類（マスターチップ、或いは書き込み対象チップ）を認識することができる。
【００４４】
以下に、各動作について詳細に説明する。
【００４５】
［２−１．データコピー動作］
先ず、予めプログラムデータを格納しているチップ（マスターチップ）１０−１からデータが消去されているチップ（書き込み対象チップ）１０−２へのデータコピー動作（図３のステップＳ１０３に対応する）について説明する。図５は、マスターチップ１０−１と書き込み対象チップ１０−２との接続状態を説明するブロック図である。なお、マスターチップ１０−１と書き込み対象チップ１０−２とは、プログラムデータを格納しているか否かを除いて、内部構成は同じである。
【００４６】
データコピー動作を行うにあたり、マスターチップ１０−１と書き込み対象チップ１０−２とは、図５に示すように電気的に接続される。すなわち、マスターチップ１０−１のレディー入力ピン２５−１は、書き込み対象チップ１０−２のレディー／ビジーピン２６−２に電気的に接続される。また、マスターチップ１０−１のデータピン２７−１は、書き込み対象チップ１０−２のデータピン２７−２に電気的に接続される。
【００４７】
図６Ａ及び６Ｂは、データコピー動作を説明するフローチャートである。マスターチップ１０−１は、コマンドピン２３−１を介して、外部装置（プログラマー／ライター／テスター等）からマスターチップ用のコピーコマンド“０２ｈ”（図４を参照）を受ける（ステップＳ２０１）。これにより、マスターチップ１０−１は、自身がデータコピー動作のマスターであることを認識する。さらに、コピーコマンド“０２ｈ”を受けて、マスターチップ１０−１はビジー状態になり（ステップＳ２０２）、制御回路１７−１はレディー／ビジーピン２６−１からローレベルのビジー信号を出力する。以後、マスターチップ１０−１は、他のコマンドを受け付けない。
【００４８】
書き込み対象チップ１０−２は、コマンドピン２３−２を介して、外部装置から書き込み対象チップ用のコピーコマンド“０３ｈ”（図４を参照）を受ける（ステップＳ３０１）。これにより、書き込み対象チップ１０−２は、自身がデータコピー動作の書き込み対象であることを認識する。さらに、コピーコマンド“０３ｈ”を受けて、書き込み対象チップ１０−２はビジー状態になり（ステップＳ３０２）、制御回路１７−２はレディー／ビジーピン２６−２からローレベルのビジー信号を出力する（ステップＳ３０３）。以後、書き込み対象チップ１０−２は、他のコマンドを受け付けない。
【００４９】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からローレベルのビジー信号を受ける（ステップＳ２０３）。ビジー信号を受けると、テスト回路１８−１は、コピーモードである旨のステータス情報“０２ｈ”を生成する。そして、マスターチップ１０−１は、データピン２７−１からこのステータス情報“０２ｈ”を出力する（ステップＳ２０４）。
【００５０】
書き込み対象チップ１０−２は、データピン２７−２を介して、マスターチップ１０−１からステータス情報“０２ｈ”を受ける。ステータス情報“０２ｈ”を受けると、テスト回路１８−２は、マスターチップ１０−１がコピーモードであることを認識する（ステップＳ３０４）。続いて、書き込み対象チップ１０−２はレディー状態になり（ステップＳ３０５）、制御回路１７−２はレディー／ビジーピン２６−２からハイレベルのレディー信号を出力する（ステップＳ３０６）。続いて、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡを先頭アドレスＡ（＝０）に設定する（ステップＳ３０７）。
【００５１】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からレディー信号を受ける（ステップＳ２０５）。続いて、テスト回路１８−１は、アドレスラッチ回路１３−１のラッチするアドレスＡを先頭アドレスＡ（＝０）に設定する（ステップＳ２０６）。
【００５２】
続いて、制御回路１７−１は、アドレスＡに対応するデータをデータピン２７−１から出力する（ステップＳ２０７）。すなわち、制御回路１７−１は、メモリセルアレイ１１−１からアドレスＡに対応するデータを読み出す。この読み出しデータは、データラッチ回路１４−１にラッチされ、このラッチされた読み出しデータは、データピン２７−１から出力される。
【００５３】
続いて、テスト回路１８−１は、アドレスラッチ回路１３−１のラッチするアドレスＡをインクリメント（アドレスラッチ回路１３−１のラッチするアドレスＡを“Ａ＝Ａ＋１”に設定）する（ステップＳ２０８）。そして、制御回路１７−１は、所定数のデータサイズからなる１ページ分のデータをデータピン２７−１から出力するまで、ステップＳ２０７及びＳ２０８の動作を繰り返す（ステップＳ２０９）。
【００５４】
一方、書き込み対象チップ１０−２は、マスターチップ１０−１から出力された書き込みデータをラッチする（ステップＳ３０８）。すなわち、マスターチップ１０−１から出力された書き込みデータは、データピン２７−２に入力される。データピン２７−２に入力された書き込みデータは、入出力バッファ１５−２を介して、データラッチ回路１４−２にラッチされる。
【００５５】
続いて、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡをインクリメント（アドレスラッチ回路１３−２のラッチするアドレスＡを“Ａ＝Ａ＋１”に設定）する（ステップＳ３０９）。そして、制御回路１７−２は、１ページ分のデータをデータラッチ回路１４−２にラッチするまで、ステップＳ３０８及びＳ３０９の動作を繰り返す（ステップＳ３１０）。
【００５６】
続いて、１ページ分のデータ（ページデータ）をラッチすると、制御回路１７−２は、レディー／ビジーピン２６−２からローレベルのビジー信号を出力する（ステップＳ３１１）。マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からローレベルのビジー信号を受ける。これにより、マスターチップ１０−１は、書き込み対象チップ１０−２がビジー状態であることを認識する（ステップＳ２１０）。
【００５７】
続いて、制御回路１７−２は、メモリセルアレイ１１−２にページデータを書き込む（ステップＳ３１２）。ページデータの書き込みが終了すると、制御回路１７−２は、レディー／ビジーピン２６−２からハイレベルのレディー信号を出力する（ステップＳ３１３）。
【００５８】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からレディー信号を受ける。これにより、マスターチップ１０−１は、書き込み対象チップ１０−２がレディー状態であることを認識する（ステップＳ２１１）。続いて、テスト回路１８−１は、アドレスＡが最終アドレスであるか否かを判定する（ステップＳ２１２）。以後、マスターチップ１０−１は、アドレスＡが最終アドレスになるまで、ステップＳ２０７〜Ｓ２１１の動作を繰り返す。最終アドレスのデータを出力すると、テスト回路１８−１は、パス／フェイルピン２４−１からパス信号を出力する（ステップＳ２１３）。
【００５９】
一方、テスト回路１８−２は、メモリセルアレイ１１−２にページデータが正確に書き込まれたか否か（パス／フェイル）を判定する（ステップＳ３１４）。正確に書き込まれていない場合、テスト回路１８−２は、データコピーが正常に行われていない旨のフェイル信号をパス／フェイルピン２４−２から出力する（ステップＳ３１５）。そして、書き込み対象チップ１０−２は、コピー動作を終了する。
【００６０】
ステップＳ３１４においてメモリセルアレイ１１−２にページデータが正確に書き込まれたと判定された場合、テスト回路１８−２は、アドレスＡが最終アドレスであるか否かを判定する（ステップＳ３１６）。以後、書き込み対象チップ１０−２は、アドレスＡが最終アドレスになるまで、ステップＳ３０８〜Ｓ３１４の動作を繰り返す。最終アドレスのデータをメモリセルアレイ１１−２に書き込むと、テスト回路１８−２は、データコピーが正常に行われた旨のパス信号をパス／フェイルピン２４−２から出力する（ステップＳ３１７）。
【００６１】
図６Ａ及び６Ｂに示したデータコピー動作を行うことで、マスターチップ１０−１及び書き込み対象チップ１０−２にそれぞれコピーコマンドを入力するだけで、マスターチップ１０−１に格納されたプログラムデータを自動的に書き込み対象チップ１０−２に書き込むことができる。また、ユーザは、データコピーが正確に行われたか否かを示すパス／フェイル信号を受け取ることが可能となる。
【００６２】
なお、データコピー動作をより高速化する手法として、マスターチップ１０−１から出力されるページデータが全て消去データ（データ“１”）である場合、書き込み対象チップ１０−２は書き込みシーケンスを行なわずに、次のページデータのコピー動作に移行するようにしてもよい。
【００６３】
具体的には、図６ＢのステップＳ３１１においてビジー信号を出力した後、テスト回路１８−２は、データラッチ回路１４−２にラッチされたデータを識別する。そして、ページデータが全て消去データ（データ“１”）であると判定された場合には、制御回路１７−２は、図６Ｂのステップ３１３に対応するレディー信号を出力する。このようなステップを追加することで、データコピー動作をより高速化することが可能となる。
【００６４】
［２−２．データベリファイ動作］
次に、書き込み対象チップ１０−２にデータが正確に書き込まれているかを確認するためのデータベリファイ動作（図３のステップＳ１０４に対応する）について説明する。図７Ａ及び７Ｂは、データベリファイ動作を説明するフローチャートである。
【００６５】
マスターチップ１０−１は、コマンドピン２３−１を介して、外部装置からマスターチップ用のベリファイコマンド“０８ｈ”（図４を参照）を受ける（ステップＳ４０１）。これにより、マスターチップ１０−１は、自身がデータベリファイ動作のマスターであることを認識する。さらに、ベリファイコマンド“０８ｈ”を受けて、マスターチップ１０−１はビジー状態になり（ステップＳ４０２）、制御回路１７−１はレディー／ビジーピン２６−１からローレベルのビジー信号を出力する。以後、マスターチップ１０−１は、他のコマンドを受け付けない。
【００６６】
書き込み対象チップ１０−２は、コマンドピン２３−２を介して、外部装置から書き込み対象チップ用のベリファイコマンド“０９ｈ”（図４を参照）を受ける（ステップＳ５０１）。これにより、書き込み対象チップ１０−２は、自身がデータベリファイ動作の判定対象であることを認識する。さらに、ベリファイコマンド“０９ｈ”を受けて、書き込み対象チップ１０−２はビジー状態になり（ステップＳ５０２）、制御回路１７−２はレディー／ビジーピン２６−２からローレベルのビジー信号を出力する（ステップＳ５０３）。以後、書き込み対象チップ１０−２は、他のコマンドを受け付けない。
【００６７】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からローレベルのビジー信号を受ける（ステップＳ４０３）。ビジー信号を受けると、テスト回路１８−１は、ベリファイモードである旨のステータス情報“０８ｈ”を生成する。そして、マスターチップ１０−１は、データピン２７−１からこのステータス情報“０８ｈ”を出力する（ステップＳ４０４）。
【００６８】
書き込み対象チップ１０−２は、データピン２７−２を介して、マスターチップ１０−１からステータス情報“０８ｈ”を受ける。ステータス情報“０８ｈ”を受けると、テスト回路１８−２は、マスターチップ１０−１がベリファイモードであることを認識する（ステップＳ５０４）。続いて、書き込み対象チップ１０−２はレディー状態になり（ステップＳ５０５）、制御回路１７−２はレディー／ビジーピン２６−２からハイレベルのレディー信号を出力する（ステップＳ５０６）。続いて、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡを先頭アドレスＡ（＝０）に設定する（ステップＳ５０７）。
【００６９】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からレディー信号を受ける（ステップＳ４０５）。続いて、テスト回路１８−１は、アドレスラッチ回路１３−１のラッチするアドレスＡを先頭アドレスＡ（＝０）に設定する（ステップＳ４０６）。
【００７０】
続いて、制御回路１７−１は、アドレスＡに対応するデータをデータピン２７−１から出力する（ステップＳ４０７）。すなわち、制御回路１７−１は、メモリセルアレイ１１−１からアドレスＡに対応するデータを読み出す。この読み出しデータは、データラッチ回路１４−１にラッチされ、このラッチされた読み出しデータは、データピン２７−１から出力される。
【００７１】
続いて、テスト回路１８−１は、アドレスラッチ回路１３−１のラッチするアドレスＡをインクリメント（アドレスラッチ回路１３−１のラッチするアドレスＡを“Ａ＝Ａ＋１”に設定）する（ステップＳ４０８）。そして、制御回路１７−１は、１ページ分のデータをデータピン２７−１から出力するまで、ステップＳ４０７及びＳ４０８の動作を繰り返す（ステップＳ４０９）。
【００７２】
一方、書き込み対象チップ１０−２は、マスターチップ１０−１から送られた入力データをラッチする（ステップＳ５０８）。すなわち、マスターチップ１０−１から送られた入力データは、データピン２７−２に入力される。データピン２７−２に入力された入力データは、入出力バッファ１５−２を介して、データラッチ回路１４−２にラッチされる。
【００７３】
続いて、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡをインクリメント（アドレスラッチ回路１３−２のラッチするアドレスＡを“Ａ＝Ａ＋１”に設定）する（ステップＳ５０９）。そして、制御回路１７−２は、１ページ分のデータをデータラッチ回路１４−２にラッチするまで、ステップＳ５０８及びＳ５０９の動作を繰り返す（ステップＳ５１０）。
【００７４】
続いて、ページデータをラッチすると、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡを、現在のアドレスＡから１ページ分のアドレスを引いたアドレス“Ａ＝Ａ−（１ページ分のアドレス）”に設定する（ステップＳ５１１）。
【００７５】
続いて、制御回路１７−２は、レディー／ビジーピン２６−２からローレベルのビジー信号を出力する（ステップＳ５１２）。マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からビジー信号を受ける。これにより、マスターチップ１０−１は、書き込み対象チップ１０−２がビジー状態であることを認識する（ステップＳ４１０）。
【００７６】
続いて、データラッチ回路１６−２は、アドレスラッチ回路１３−２のラッチするアドレスＡ（ステップＳ５１１で１ページ分のアドレスを引いたアドレスＡ）に対応する読み出しデータをラッチする（ステップＳ５１３）。すなわち、制御回路１７−２は、メモリセルアレイ１１−２からアドレスＡに対応するデータを読み出す。この読み出しデータは、データラッチ回路１６−２にラッチされる。
【００７７】
続いて、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡをインクリメント（アドレスラッチ回路１３−２のラッチするアドレスＡを“Ａ＝Ａ＋１”に設定）する（ステップＳ５１４）。そして、制御回路１７−２は、１ページ分の読み出しデータがデータラッチ回路１６−２にラッチされるまで、ステップＳ５１３及びＳ５１４の動作を繰り返す（ステップＳ５１５）。
【００７８】
以上の動作により、データラッチ回路１６−２にはメモリセルアレイ１１−２から読み出されたデータがラッチされ、データラッチ回路１４−２には、マスターチップ１０−１から送られたデータであって、かつデータラッチ回路１６−２にラッチされたデータと同一アドレスのデータ（期待値）がラッチされる。
【００７９】
続いて、ベリファイ回路１９−２は、データラッチ回路１４−２とデータラッチ回路１６−２とのデータを比較する（ステップＳ５１６）。データの比較が終了すると、制御回路１７−２は、レディー／ビジーピン２６−２からハイレベルのレディー信号を出力する（ステップＳ５１７）。マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からレディー信号を受ける。これにより、マスターチップ１０−１は、書き込み対象チップ１０−２がレディー状態であることを認識する（ステップＳ４１１）。
【００８０】
続いて、テスト回路１８−１は、アドレスＡが最終アドレスであるか否かを判定する（ステップＳ４１２）。以後、マスターチップ１０−１は、アドレスＡが最終アドレスになるまで、ステップＳ４０７〜Ｓ４１１の動作を繰り返す。最終アドレスのデータを出力すると、テスト回路１８−１は、パス／フェイルピン２４−１からパス信号を出力する（ステップＳ４１３）。
【００８１】
一方、ベリファイ回路１９−２は、データ比較の結果、データラッチ回路１４−２とデータラッチ回路１６−２とのデータが同じであるか否か（パス／フェイル）を判定し、判定信号を制御回路１７−２に送る（ステップＳ５１８）。データが同じでないと判定された場合、制御回路１７−２は、データが正常に書き込まれていない旨のフェイル信号をパス／フェイルピン２４−２から出力する（ステップＳ５１９）。そして、書き込み対象チップ１０−２は、ベリファイ動作を終了する。
【００８２】
ステップＳ５１８においてデータが同じであると判定された場合、テスト回路１８−２は、アドレスＡが最終アドレスであるか否かを判定する（ステップＳ５２０）。以後、書き込み対象チップ１０−２は、アドレスＡが最終アドレスになるまで、ステップＳ５０８〜Ｓ５１８の動作を繰り返す。最終アドレスのデータまで比較を行うと、制御回路１７−２は、データが正常に書き込まれた旨のパス信号をパス／フェイルピン２４−２から出力する（ステップＳ５２１）。
【００８３】
図７Ａ及び７Ｂに示したデータベリファイ動作を行うことで、書き込み対象チップ１０−２に書き込まれたプログラムデータがマスターチップ１０−１に格納されたプログラムデータと同じであるかを確認することができる。これにより、マスターチップ１０−１から書き込み対象チップ１０−２へのプログラムデータのより正確なコピーが可能となる。
【００８４】
［２−３．データ消去動作］
マスターチップ１０−１と書き込み対象チップ１０−２との接続不良に起因するデータ書き込みエラーが発生した場合、或いは書き込みデータの修正が必要になった場合等に、書き込み対象チップ１０−２に一度書き込まれたデータを消去して再度書き直しを行なうことが考えられる。このため、本実施形態の不揮発性半導体メモリチップ１０は、データ消去機能を備えている。図８Ａ及び８Ｂは、データ消去動作（図３のステップＳ１０１に対応する）を説明するフローチャートである。
【００８５】
マスターチップ１０−１は、コマンドピン２３−１を介して、外部装置からマスターチップ用の消去コマンド“０４ｈ”（図４を参照）を受ける（ステップＳ６０１）。これにより、マスターチップ１０−１は、自身がデータ消去動作のマスターであることを認識する。さらに、消去コマンド“０４ｈ”を受けて、マスターチップ１０−１はビジー状態になり（ステップＳ６０２）、制御回路１７−１はレディー／ビジーピン２６−１からローレベルのビジー信号を出力する。以後、マスターチップ１０−１は、他のコマンドを受け付けない。
【００８６】
書き込み対象チップ１０−２は、コマンドピン２３−２を介して、外部回路から書き込み対象チップ用の消去コマンド“０５ｈ”（図４を参照）を受ける（ステップＳ７０１）。これにより、書き込み対象チップ１０−２は、自身がデータ消去動作の消去対象であることを認識する。さらに、消去コマンド“０５ｈ”を受けて、書き込み対象チップ１０−２はビジー状態になり（ステップＳ７０２）、制御回路１７−２はレディー／ビジーピン２６−２からローレベルのビジー信号を出力する（ステップＳ７０３）。以後、書き込み対象チップ１０−２は、他のコマンドを受け付けない。
【００８７】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からローレベルのビジー信号を受ける（ステップＳ６０３）。ビジー信号を受けると、テスト回路１８−１は、消去モードである旨のステータス情報“０４ｈ”を生成する。そして、マスターチップ１０−１は、データピン２７−１からこのステータス情報“０４ｈ”を出力する（ステップＳ６０４）。
【００８８】
書き込み対象チップ１０−２は、データピン２７−２を介して、マスターチップ１０−１からステータス情報“０４ｈ”を受ける。ステータス情報“０４ｈ”を受けると、テスト回路１８−２は、マスターチップ１０−１が消去モードであることを認識する（ステップＳ７０４）。続いて、書き込み対象チップ１０−２はレディー状態になり（ステップＳ７０５）、制御回路１７−２はレディー／ビジーピン２６−２からハイレベルのレディー信号を出力する（ステップＳ７０６）。
【００８９】
マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からレディー信号を受ける（ステップＳ６０５）。続いて、テスト回路１８−１は、アドレスラッチ回路１３−１のラッチするアドレスＡを先頭アドレスＡ（＝０）に設定する（ステップＳ６０６）。
【００９０】
続いて、テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡを先頭アドレスＡ（＝０）に設定する（ステップＳ７０７）。続いて、制御回路１７−２はレディー／ビジーピン２６−２からローレベルのビジー信号を出力する（ステップＳ７０８）。マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からビジー信号を受ける。これにより、マスターチップ１０−１は、書き込み対象チップ１０−２がビジー状態であることを認識する（ステップＳ６０７）。
【００９１】
続いて、制御回路１７−２は、メモリセルアレイ１１−２の全データを消去する（ステップＳ７０９）。全データの消去が終了すると、制御回路１７−２はレディー／ビジーピン２６−２からハイレベルのレディー信号を出力する（ステップＳ７１０）。マスターチップ１０−１は、レディー入力ピン２５−１を介して、書き込み対象チップ１０−２からレディー信号を受ける。これにより、マスターチップ１０−１は、書き込み対象チップ１０−２がレディー状態であることを認識する（ステップＳ６０８）。
【００９２】
続いて、テスト回路１８−２は、データの消去が正常に行われたか否かを（パス／フェイル）を判定する（ステップＳ７１１）。データの消去が正常に行われたと判定された場合、テスト回路１８−２は、パス信号をパス／フェイルピン２４−２から出力する（ステップＳ７１２）。一方、データの消去が正常に行われていないと判定された場合、テスト回路１８−２は、フェイル信号をパス／フェイルピン２４−２から出力する（ステップＳ７１３）。
【００９３】
図８Ａ及び８Ｂに示したように、ユーザがマスターチップ１０−１及び書き込み対象チップ１０−２にそれぞれ消去コマンドを入力するだけで、書き込み対象チップ１０−２のみメモリセルアレイ１１−２の全データを自動的に消去することができる。
【００９４】
［２−４．消去チェック動作］
次に、前述したデータ消去動作により書き込み対象チップ１０−２の全データが消去されたか否かをチェックする消去チェック動作（図３のステップＳ１０２に対応する）について説明する。この消去チェック動作は、書き込み対象チップ１０−２単独で実施可能である。
【００９５】
テスト回路１８−２は、アドレスラッチ回路１３−２のラッチするアドレスＡを先頭アドレスＡ（＝０）から順にインクリメントする。さらに、テスト回路１８−２は、全てのアドレスＡに対して消去状態を示すデータ“１”を生成し、これらデータをデータラッチ回路１４−２に送る。データラッチ回路１４−２とデータラッチ回路１６−２とのデータ比較は、前述したベリファイ動作と同じである。
【００９６】
このようなデータ比較動作により、書き込み対象チップ１０−２の全データが消去されたか否かをチェックすることができる。
【００９７】
なお、図５に示すようにマスターチップ１０−１と書き込み対象チップ１０−２とを接続し、マスターチップ１０−１が全アドレスＡに対してデータ“１”を出力するようにしてもよい。
【００９８】
以上詳述したように本実施形態によれば、ユーザがマスターチップ１０−１及び書き込み対象チップ１０−２にそれぞれコピーコマンドを入力するだけで、自動的にマスターチップ１０−１に格納されたプログラムデータを書き込み対象チップ１０−２にコピーすることができる。
【００９９】
これにより、データ書き込み作業に使用する書き込み装置（プログラマー／ライター／テスター等）の構成を簡略化し、コスト削減を図ることができる。例えば、データコピー動作に要するピン数を削減したり、プログラムデータ保持用のメモリを使用せずにデータコピーを行ったりすることが可能となる。さらに、外部装置から書き込みコマンド、アドレス等を入力することなく、プログラムデータのコピーが可能となるため、データコピーに要する時間の削減をも図ることができる。
【０１００】
また、ユーザがマスターチップ１０−１及び書き込み対象チップ１０−２にそれぞれベリファイコマンドを入力するだけで、書き込み対象チップ１０−２に書き込まれたプログラムデータがマスターチップ１０−１に格納されたプログラムデータと同じであるかを確認することができる。これにより、マスターチップ１０−１から書き込み対象チップ１０−２へのプログラムデータのより正確なコピーが可能となる。
【０１０１】
また、ユーザがマスターチップ１０−１及び書き込み対象チップ１０−２にそれぞれ消去コマンドを入力するだけで、書き込み対象チップ１０−２のみメモリセルアレイ１１−２の全データを自動的に消去することができる。これにより、プログラムデータの書き直しを何度でも自動で行うことができる。さらに、書き込み対象チップ１０−２の全データが消去されたか否かをチェックする消去チェックを行うことも可能である。
【０１０２】
なお、前述したデータコピー動作では、ページ単位でデータのコピーを行っている。しかし、これに限定されるものではなく、ワード単位でデータのコピーを行うようにしてもよい。即ち、データコピーの単位は不揮発性半導体メモリチップ１０の構造に応じて適宜決定すればよい。データベリファイ動作についても同様である。
【０１０３】
また、前述したデータコピー動作では、プログラムデータのコピーを行っている。しかし、コピー対象となるデータはこれに限定されるものではない。
【０１０４】
また、前述したデータコピー動作では、先頭アドレスＡ（＝０）から最終アドレスまでコピーを行っている。しかし、これに限定されるものではなく、不揮発性半導体メモリチップ１０の一部のアドレス範囲のみをプログラムデータの格納領域としてもよい。また、必ずしもマスターチップ内の全データを書き込み対象チップにコピーしなくともよい。
【０１０５】
また、前述したデータコピー動作では、消去状態を示すデータを“１”としたが、これに限定されるものではない。さらに、不揮発性メモリセルが保持可能なデータは“１”、“０”の２値データに限らず、４値、８値、１６値等、１個の不揮発性メモリセルに対し複数ビットを保持可能な構成であってもよい。
【０１０６】
（第２の実施形態）
図５では、１個のマスターチップ１０−１に対して書き込み対象チップ１０−２が１個接続されている構成を示している。しかし、マスターチップ１０−１と書き込み対象チップ１０−２とが１：ｎ（ｎは２以上の整数）の関係である場合でも、同様に実施可能である。このように、１個のマスターチップ１０−１に対して複数の書き込み対象チップ１０−２を接続した方がデータコピーを効率よく行うことが可能となる。
【０１０７】
図９は、マスターチップ１０−１及び複数の書き込み対象チップ１０−２を示す回路ブロック図である。マスターチップ１０−１及び書き込み対象チップ１０−２の構成は、第１の実施形態と同じである。また、図５と同様に、マスターチップ１０−１のデータピン２７と複数の書き込み対象チップ１０−２のデータピン２７は接続されている（図示せず）。
【０１０８】
書き込み対象チップ１０−２のレディー／ビジーピン２６−２は、オープンドレイン構造である。さらに、レディー／ビジーピン２６−２と電源端子（Ｖｃｃ）との間には、プルアップ抵抗Ｒ２が接続されている。レディー／ビジーピン２６−２と接地端子（Ｖｓｓ）との間には、コンデンサＣが接続されている。一方、マスターチップ１０−１のレディー入力ピン２５−１と電源端子（Ｖｃｃ）との間には、プルアップ抵抗Ｒ１が接続されている。
【０１０９】
本実施形態では、１ページ分のデータコピーが終了し、全ての書き込み対象チップ１０−２のレディー／ビジーピン２６−２がレディー状態（ハイレベル）になることで、マスターチップ１０−１のレディー入力ピン２５−１がレディー状態（ハイレベル）を認識する。その後、次のページのデータコピーが行われる。
【０１１０】
このようにマスターチップ１０−１を構成することで、オープンドレイン構造のレディー／ビジーピン２６−２を有する複数の書き込み対象チップ１０−２に対して、同時にデータコピーを行なうことができる。
【０１１１】
なお、プルアップ抵抗Ｒ１の抵抗値は、マスターチップ１０−１に接続される書き込み対象チップ１０−２の数、及びマスターチップ１０−１がレディー状態を認識する速度との関係で決定される。
【０１１２】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施形態に係る不揮発性半導体メモリチップ１０の構成を示すブロック図。
【図２】ピン割り当てを説明するためのメモリパッケージの上面図。
【図３】マスターチップから書き込み対象チップへプログラムデータをコピーする場合の全体動作を説明するフローチャート。
【図４】コマンドピン２３に入力されるコマンドの内容を説明する図。
【図５】マスターチップ１０−１と書き込み対象チップ１０−２との接続状態を説明するブロック図。
【図６Ａ】データコピー動作を説明するフローチャート。
【図６Ｂ】図６Ａに続くデータコピー動作を説明するフローチャート。
【図７Ａ】データベリファイ動作を説明するフローチャート。
【図７Ｂ】図７Ａに続くデータベリファイ動作を説明するフローチャート。
【図８Ａ】データ消去動作を説明するフローチャート。
【図８Ｂ】図８Ａに続くデータ消去動作を説明するフローチャート。
【図９】本発明の第２の実施形態に係るマスターチップ１０−１及び複数の書き込み対象チップ１０−２を示す回路ブロック図。
【符号の説明】
【０１１４】
１０…不揮発性半導体メモリチップ、１０−１…マスターチップ、１０−２…書き込み対象チップ、１１…メモリセルアレイ、１２…アドレスバッファ、１３…アドレスラッチ回路、１４…データラッチ回路、１５…入出力バッファ、１６…データラッチ回路、１７…制御回路、１８…テスト回路、１９…ベリファイ回路、２０…パス／フェイルバッファ、２１…レディー入力バッファ、２２…レディー／ビジーバッファ、２３…コマンドピン、２４…パス／フェイルピン、２５…レディー入力ピン、２６…レディー／ビジーピン、２７…データピン、Ｒ１…プルアップ抵抗、Ｒ２…プルアップ抵抗、Ｃ…コンデンサ。
【図１】
2009015961.tif 000003
【図２】
2009015961.tif 000004
【図３】
2009015961.tif 000005
【図４】
2009015961.tif 000006
【図５】
2009015961.tif 000007
【図６Ａ】
2009015961.tif 000008
【図６Ｂ】
2009015961.tif 000009
【図７Ａ】
2009015961.tif 000010
【図７Ｂ】
2009015961.tif 000011
【図８Ａ】
2009015961.tif 000012
【図８Ｂ】
2009015961.tif 000013
【図９】
2009015961.tif 000014