(57)【要約】      （修正有）【課題】トレンチ形成を防止できる不揮発性半導体メモリの製造方法を提供する。【解決手段】半導体基板１０１上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート１０４及びコントロールゲート１０６からなる不揮発性半導体メモリの製造方法であり、半導体基板に複数の素子分離領域１０２を形成するステップと、ゲート酸化膜１０３及び第１の導電性膜を順に形成するステップと、ゲート酸化膜及び第１の導電性膜をエッチングにより複数に分割して複数のフローティングゲートを形成するステップと、絶縁膜１０５を形成するステップと、半導体基板のフローティングゲートを含む領域の表面に第２の導電性膜を形成するステップと、フローティングゲートに積層されたコントロールゲートを形成するステップと、半導体基板の表面に導電性不純物を導入してドレイン/ソース領域１２０を形成するステップと、を含む。【選択図】図１０
2009147131.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリにおいて、
前記半導体基板に前記メモリセルトランジスタの各々を分離する複数の素子分離領域を形成するステップと、
前記半導体基板の前記複数の素子分離領域を含む領域の表面に亘ってゲート酸化膜及び第１の導電性膜を順に形成するステップと、
前記ゲート酸化膜及び前記第１の導電性膜をエッチングにより複数に分割して複数のフローティングゲートを形成するステップと、
前記フローティングゲート上に絶縁膜を形成するステップと、
前記半導体基板の前記フローティングゲートを含む領域の表面に亘って第２の導電性膜を形成するステップと、
前記フローティングゲートの各々の間の領域に延在する前記第２の導電性膜を除去して前記フローティングゲートに積層されたコントロールゲートを形成するステップと、
前記フローティングゲートを挟んで露出した前記半導体基板の表面に導電性不純物を導入してドレイン/ソース領域を形成するステップと、を含むことを特徴とする製造方法。
【請求項２】
前記フローティングゲートの形成後に前記フローティングゲートの各々の各側面に絶縁物からなるサイドウォールを形成するステップを更に含むことを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
【請求項３】
前記コントロールゲートを形成するステップにおいて、前記コントロールゲートの幅が前記フローティングゲートの幅よりも狭くなるように前記第２の導電性膜をエッチングすることを特徴とする請求項１又は２に記載の不揮発性半導体メモリの製造方法。
【請求項４】
前記コントロールゲートを形成するステップにおいて、前記コントロールゲートの底面の幅が前記フローティングゲートの幅よりも狭くなるように前記コントロールゲートをオーバーハング形状にエッチングすることを特徴とする請求項１又は２に記載の不揮発性半導体メモリの製造方法。
【請求項５】
前記フローティングゲートを形成した後であって前記第２の導電性膜を形成する前に、前記半導体基板の前記フローティングゲートを含む領域の表面に亘って層間絶縁膜を形成し、これを平坦化するとともに前記フローティングゲート上の絶縁膜を露出させるステップと、前記フローティングゲートの各々の上方において開口を有する溝パターンを形成するステップと、前記溝パターンの開口部の各側壁部に絶縁物からなる側壁部材を形成するステップと、を更に含み、
前記第２の導電性膜を形成するステップにおいて、前記溝パターンの開口部を充填するように前記第２の導電性膜を形成し、
前記コントロールゲートを形成するステップは、前記溝パターンの開口内部に充填されたものを除き前記第２の導電性膜を除去することを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
【請求項６】
前記サイドウォールを形成するステップは、前記半導体基板の前記フローティングゲートを含む領域の表面に亘って絶縁膜を形成するステップと、異方性エッチングにより前記フローティングゲートの各々の各側壁部以外の領域に延在する前記絶縁膜を除去するステップと、を含むことを特徴とする請求項２に記載の不揮発性半導体メモリの製造方法。
【請求項７】
半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリにおいて、
前記フローティングゲートの側壁部に絶縁物からなるサイドウォールが形成されていることを特徴とする構造。
【請求項８】
半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリにおいて、
前記コントロールゲートのゲート長方向の幅は前記フローティングゲートのゲート長方向の幅よりも狭いことを特徴とする構造。
【請求項９】
半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリにおいて、
前記コントロールゲートはその底面の幅が上面の幅よりも狭いオーバーハング形状を有し、且つ前記コントロールゲートの底面の幅が前記フローティングゲートの幅よりも狭いことを特徴とする構造。
【請求項１０】
半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリにおいて、
前記コントロールゲートの側面に絶縁体からなるサイドウォールが形成されていることを特徴とする構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリの製造方法に関し、特に半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリは、電源を遮断しても記録されたデータを保持し続けるという特性を有し、ファームウエアの保存や、カートリッジによるアプリケーションの供給等に使用されている。不揮発性半導体メモリの一種である電気的に消去及び書き換え可能な読出し専用メモリ（EEPROM）を構成する複数のメモリセルトランジスタの各々は、コントロールゲートとフローティングゲートが積層された積層ゲート（二重ゲート）構造を有する。かかるEEPROMにデータを書き込む際には、ソースおよび基板を接地し、ドレインとコントロールゲートに高電圧を加える。するとチャンネル中をソースからドレインに向かって走る電子は、ドレイン近傍で高い運動エネルギーを獲得してホットエレクトロンになり、その一部がゲート酸化膜を飛び越えてフローティングゲートに注入される。これにより、メモリセルトランジスタに対して１ビットのデータが書き込まれる。注入電子の負電荷によってフローティングゲートは負電位になるので、コントロールゲートから見たメモリセルトランジスタのスレッショールド電圧Vth1は、初期値Vth0よりも高くなる。したがって、データ読み出しの際にはコントロールゲートにVth1とVth0の中間の電圧を加え、トランジスタがオンするか否かによって“０”“１”が判断される。EEPROMは、このような構造を有するメモリセルトランジスタの多数が半導体基板上に配列されて大容量メモリデバイスを構成している。
【０００３】
図１〜図５は積層ゲート構造を有する従来の不揮発性半導体メモリの製造工程を示したものである。尚、図１（ａ）は平面図、図１（ｂ）は図１（ａ）に示す１ｂ−１ｂ線に沿った断面図である。図２（ａ）は平面図、図２（ｂ）は図２（ａ）に示す２ｂ−２ｂ線に沿った断面図である。図３（ａ）は平面図、図３（ｂ）および（ｃ）は、それぞれ図３（ａ）に示す３ｂ−３ｂ線および３ｃ−３ｃ線に沿った断面図である。図４（ａ）は平面図、図４（ｂ）および（ｃ）は、それぞれ図４（ａ）に示す４ｂ−４ｂ線および４ｃ−４ｃ線に沿った断面図である。図５（ａ）は平面図、図５（ｂ）、（ｃ）および（ｄ）は、それぞれ図５（ａ）に示す５ｂ−５ｂ線、５ｃ−５ｃ線および５ｄ−５ｄ線に沿った断面図である。
【０００４】
まず、ｐ型のＳｉ単結晶基板（以下基板と称する）１を用意し、基板１中に公知の素子分離技術により素子分離領域２を島状に形成し、活性領域を分離する。次に、基板１の表面に熱酸化法により、ゲート酸化膜３を形成する（図１（ａ）、（ｂ））。
【０００５】
次に、構造体の表面全体に化学気相成長（ＣＶＤ）法により、フローティングゲート電極を構成する第１層目の多結晶シリコン膜（以下ＦＧ電極膜と称する）４を形成する。次に、ＦＧ電極膜４上に図中上下方向（列方向）に整列する素子分離領域２の中心線に沿って伸長する開口を有するレジストパターンを公知のホトリソグラフィー技術により形成する。続いて、上記レジストをマスクとしてドライエッチングによりＦＧ電極膜４及びゲート酸化膜３をエッチングして、ＦＧ電極膜４に素子分離領域４の中心線に沿ったスリット部４ａを形成することによりＦＧ電極膜４を列方向に分割する（図２（ａ）、（ｂ））。本エッチング工程において分割されたＦＧ電極膜４の各々は最終的なフローティングゲートのゲート幅を有することとなる。つまり、ＦＧ電極膜４にスリット部４ａを形成することによりゲート幅が先行して決定される。その後、周辺回路部分（図示せず）の上に形成されたゲート酸化膜をフッ酸処理により除去する。
【０００６】
次に、熱処理によりＦＧ電極膜４上にＳｉＯ２からなる絶縁膜５を形成する。この絶縁膜５はフローティングゲートとコントロールゲートを絶縁する役割を果たす。続いて、公知のＣＶＤ法により、コントロールゲート電極を構成する第２層目の多結晶シリコン膜（以下ＣＧ電極膜と称する）６、コントロールゲートの配線抵抗を低減するためのポリサイド電極膜７、非ドープ酸化シリコンガラス（ＵＳＧ）膜８を順次堆積させる。次に、構造体の上にコントロールゲートのパターンに対応した開口を有するレジストパターンを公知のホトリソグラフィー技術により形成し、上記レジストをマスクとしてドライエッチングにて、ＵＳＧ膜８、ポリサイド電極膜７、ＣＧ電極膜６を深さ方向に順次エッチングする（図３（ａ）、（ｃ））。
【０００７】
次にパターニングが施されたＣＧ電極膜６、ポリサイド電極膜７、ＵＳＧ膜８の積層膜をマスクとして、これらの積層膜が形成されていない部分の余分なＦＧ電極膜４および絶縁膜５をエッチングして積層ゲート９を形成する（図４（ａ）〜（ｃ））。ここで、図３（ｃ）に示すようにＦＧ電極層４のスリット４ａを介して基板１の表面が露出しているので、ＦＧ電極膜４のエッチングの際に、この露出した部分の基板表面も同時にエッチングされることになる。その結果、図４（ｃ）に示すように、シリコン基板１の表面にトレンチ１０が形成される。図４（ａ）においてはトレンチ１０が形成される領域を斜線で表している。同図から明らかなように、トレンチ１０は、先の工程においてＦＧ電極膜４に形成されたスリット４ａの形成部分に対応して形成される。
【０００８】
次に、パターニングが施された積層ゲート９をマスクとして例えばリン等のｎ型の導電性不純物を公知のイオン注入法により注入し、積層ゲート両側の露出した基板１の表面およびトレンチ１０の側面および底面にドレイン/ソース領域２０を形成する。次に、ＣＶＤ法により構造体の全面に層間絶縁膜１１を形成し、ホトリソおよびドライエッチングにより層間絶縁膜９を貫通し、ドレイン/ソース領域２０に達するコンタクトホール３０を形成する（図５（ａ）〜（ｃ））。その後、コンタクトホール３０を充填するように構造体の上に配線層（図示せず）が形成されて、不揮発性半導体メモリデバイスが完成する。
【特許文献１】特開平３−１２６２６６号公報
【特許文献２】特開平３−５２２６７号公報
【特許文献３】特開２００４−５５６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の製法により形成される不揮発性半導体メモリにおいては、以下のような問題があった。すなわち、上記したようにＣＧ電極膜６のパターニング後に行われるＦＧ電極膜４のエッチングの際には、スリット４ａの形成部分に対応してシリコン基板表面にトレンチ１０が形成される。トレンチ１０の側壁部においては、ドレイン/ソース領域２０の形成の際に基板表面に打ち込まれる不純物が注入されにくくなるため局所的に電気抵抗が高くなり、メモリセルトランジスタの性能低下を招くこととなる。これを防止するべく、トレンチ部分に追加的に不純物注入が行われているが、この場合製造工程の増加を伴うこととなる。またトレンチが深い場合には不純物注入を追加的に行っても完全に対処することは困難であった。
【００１０】
このようなトレンチ形成を防ぐ方法として、上記特許文献においてフィールド酸化膜のレイアウト変更を行うことが提案されているが、この場合、フィールド酸化膜のみならず、活性領域および配線層のレイアウト変更も必要となり、更にメモリセルトランジスタの面積の拡大が避けられない。
【００１１】
本発明は、上記した点に鑑みてなされたものであり、メモリセルトランジスタのレイアウト変更や面積の拡大を伴うことなくトレンチ形成を防止できる不揮発性半導体メモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の不揮発性半導体メモリの製造方法は、半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリの製造方法であって、前記半導体基板に前記メモリセルトランジスタの各々を分離する複数の素子分離領域を形成するステップと、前記半導体基板の前記複数の素子分離領域を含む領域の表面に亘ってゲート酸化膜及び第１の導電性膜を順に形成するステップと、前記ゲート酸化膜及び前記第１の導電性膜をエッチングにより複数に分割して複数のフローティングゲートを形成するステップと、前記フローティングゲート上に絶縁膜を形成するステップと、前記半導体基板の前記フローティングゲートを含む領域の表面に亘って第２の導電性膜を形成するステップと、前記フローティングゲートの各々の間の領域に延在する前記第２の導電性膜を除去して前記フローティングゲートに積層されたコントロールゲートを形成するステップと、前記フローティングゲートを挟んで露出した前記半導体基板の表面に導電性不純物を導入してドレイン/ソース領域を形成するステップと、を含むことを特徴としている。
【００１３】
また、本発明の不揮発性半導体メモリは、半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリであって、前記コントロールゲートの側壁部に絶縁体からなるサイドウォールが形成されていることを特徴としている。
【００１４】
また、本発明の不揮発性半導体メモリは、半導体基板上に形成された複数のメモリセルトランジスタの各々がフローティングゲート及びコントロールゲートが互いに積層された積層ゲートを有する不揮発性半導体メモリであって、前記コントロールゲートのゲート長方向の幅は前記フローティングゲートのゲート長方向の幅よりも狭いことを特徴としている。
【００１５】
また、本発明の不揮発性半導体メモリは、半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリであって、前記コントロールゲートはその底面の幅が上面の幅よりも狭いオーバーハング形状を有し、且つ前記コントロールゲートの底面の幅が前記フローティングゲートの幅よりも狭いことを特徴としている。
【００１６】
また、本発明の不揮発性半導体メモリは、半導体基板上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート及びコントロールゲートからなる二重ゲートを有する不揮発性半導体メモリであって、前記コントロールゲートの側面に絶縁体からなるサイドウォールが形成されていることを特徴としている。
【発明の効果】
【００１７】
本発明の不揮発性半導体メモリの製造方法によれば、ゲート加工の際のトレンチ形成を防止できる。これにより、トレンチ部分に対する追加のイオン注入等を行う必要がなくなるので、従来の製法に対して工程の削減を図ることができる。また、トレンチ形成を防止することによりメモリセルトランジスタの性能低下の原因を完全に排除できるため、品質の安定化および高歩留りを達成できる。また、本発明の製法によれば素子分離層のレイアウト変更を伴わないため、活性領域や配線層等のレイアウト変更も不要であり、既存製品からの変更が極めて容易である。また、本発明の製法によれば、フローティングゲートとコントロールゲートが別々のマスクを用いて別個に加工処理が施されるため、マスクのアライメントずれ等に起因してフローティングゲートの形成位置に対してコントロールゲートの形成位置にずれが生じるおそれがあるが、フローティングゲートの側壁部に絶縁材料からなるサイドウォールが形成されるため、両ゲートの位置ずれに起因する短絡を未然に防止することができる。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１９】
（第１実施例）
図６から図１０に本発明の不揮発性半導体メモリの製造方法の第１実施例を示す。図６から図１０において（ａ）は平面図である。図６（ｂ）は図６（ａ）における６ｂ−６ｂ線に沿った断面図、図７（ｂ）は図７（ａ）における７ｂ−７ｂ線に沿った断面図、図８（ｂ）は図８（ａ）における８ｂ−８ｂ線に沿った断面図、図９（ｂ）は図９（ａ）における９ｂ−９ｂ線に沿った断面図、図１０（ｂ）〜（ｄ）はそれぞれ図１０（ａ）における１０ｂ−１０ｂ線、１０ｃ−１０ｃ線および１０ｄ−１０ｄ線に沿った断面図である。
【００２０】
まず、例えばｐ型のシリコン単結晶からなる半導体基板（以下基板と称する）１０１上に熱酸化法によりパッドＳｉＯ２膜（図示せず）を成長させ、さらにその上にシラン（ＳｉＨ４）とアンモニア（ＮＨ３）ガスを反応ガスに用いたＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ４）（図示せず）を堆積させる。次にホトリソグラフィーとドライエッチングによりパッドＳｉＯ２膜とシリコン窒化膜にパターニングを施して、素子分離領域１０２を形成する部分（非活性領域）のシリコン表面を露出させる。続いて、耐酸化性を有するシリコン窒化膜をマスクとして、熱酸化法により露出したシリコン表面に比較的厚いＳｉＯ２膜（フィールド酸化膜）を形成することにより図６（ａ）に示すように素子分離領域１０２を島状に形成する。次に、基板１０１表面に残ったシリコン窒化膜を熱リン酸で除去し、続いてパッドＳｉＯ２膜をフッ酸で除去する。その後、熱酸化法により基板１０１表面にＳｉＯ２からなるゲート酸化膜１０３を形成する（図６（ａ）、（ｂ））。
【００２１】
次に、シラン（ＳｉＨ４）ガスを反応ガスとして用いた公知のＣＶＤ法によりゲート酸化膜１０３上にフローティングゲートを構成する第１層目の多結晶シリコン膜（以下ＦＧ電極膜と称する）１０４を全面に堆積させる。その後、ＦＧ電極膜１０４の電気抵抗を下げるため、例えばリン（Ｐ）等の不純物を拡散法によりＦＧ電極膜１０４に添加する。次に、ＦＧ電極膜１０４上にホトレジストを形成し、ドライエッチングによりＦＧ電極膜１０４およびゲート酸化膜１０３をエッチングして、フローティングゲート１０４にパターニングを施す。本エッチング工程においては、上記した従来例のように列方向に整列する素子分離領域１０２の中心線に沿ってＦＧ電極膜にスリット部を形成するのではなく、各個片をチャンネル長およびゲート幅に合わせて矩形状に独立させる。すなわち、本エッチング工程において所定のゲート長およびゲート幅を有するフローティングゲートの最終的な形状を一括処理で形成する（図７（ａ）、（ｂ））。
【００２２】
次に、構造体の上に公知のＣＶＤ法により膜厚５００Å程度のＵＳＧ膜を全面に堆積し、このＵＳＧ膜に対して反応性イオンエッチング（ＲＩＥ）法による異方性エッチングを行い、パターニングが施されたフローティングゲート１０４の各側壁部に片側の幅寸法が５００Å程度のサイドウォール１４０を形成する。尚、メモリセル以外の周辺回路部分（図示せず）の上に形成されたゲート酸化膜は、サイドウォール１４０をエッチングする際に除去される（図８（ａ）、（ｂ））。
【００２３】
次に、熱酸化処理によりフローティングゲート１０４上にＳｉＯ２からなる絶縁膜１０５を形成する。この絶縁膜１０５はフローティングゲートとコントロールゲートの間に形成されることにより、これらを絶縁する役割を果たす。また、この酸化処理によりメモリセル以外の周辺回路部分（図示せず）にゲート酸化膜が形成される。次にＣＶＤ法により構造体全面にコントロールゲート電極を構成する第２層目の多結晶シリコン膜（以下ＣＧ電極膜と称する）１０６、コントロールゲートの配線抵抗を低減するためのポリサイド電極膜１０７、ＵＳＧ膜１０８を順次堆積させる。尚、ポリサイド電極膜１０７としては例えばタングステンシリサイド（ＷＳｉ２）を用いることができる。次に、構造体の上にコントロールゲートを形成するためのレジストパターンを公知のホトリソグラフィー技術により形成する。その後、上記レジストをマスクとしてドライエッチングにて、フローティングゲートの各々の間に延在しているＵＳＧ膜１０８、ポリサイド電極膜１０７、ＣＧ電極膜１０６からなる積層膜を深さ方向に順次エッチングしてフローティングゲート上に堆積された上記積層膜のみを残すことにより積層ゲート１０９を形成する（図９（ａ）、（ｂ））。すなわち、本エッチング工程おいては、下層のフローティングゲート１０４の加工は行われない。ここで、コントロールゲート１０６とフローティングゲート１０４は、図９（ｂ）に示す如く、高さ方向においてずれがないのが理想であるが、これらは別々のマスクを用いて個別にパターニングが施されるため、マスクのアライメントずれ等によりフローティングゲート１０４の形成位置に対してコントロールゲート１０６の形成位置にずれが生じるおそれがある。そして、この位置ずれに起因してコントロールゲート１０６とフローティングゲート１０４とが短絡するおそれがある。しかしながら、本発明の製法によればフローティングゲート１０４の側壁部には絶縁材料（ＵＳＧ膜）からなるサイドウォール１４０が形成されることにより両ゲートの位置ずれに起因する短絡が未然に防止されている。
【００２４】
次に、パターニングが施された積層ゲート１０９をマスクとしてリン（Ｐ）等のｎ型の導電性不純物を公知のイオン注入法により注入し、積層ゲート１０９の両側に露出した基板１０１の表面にドレイン/ソース領域１２０を形成する。ドレイン/ソース領域１２０は、積層ゲート１０９に対して自己整合的に形成される。次に、構造体の全面にＣＶＤ法により例えばヒ素及びリンをドープした酸化シリコンガラス（ＢＰＳＧ）膜からなる層間絶縁膜１１１を堆積させる。続いて、ホトリソおよびエッチングにより層間絶縁膜１１１を貫通し、基板１０１の表面のドレイン/ソース領域１２０に達するコンタクトホール１３０を形成する（図１０（ａ）〜（ｄ））。その後、コンタクトホール１３０内部を充填するように構造体の表面に配線層（図示せず）が形成され不揮発性半導体メモリが完成する。図１０（ｃ）に示すように、従来例と同様コントロールゲートが図中左右方向（行方向）に延在し、これによりワード線が形成される。
【００２５】
このように、本発明の製法によれば、従来ＦＧ電極膜のスリット形成部分に対応して基板表面に形成されていたトレンチは、図１０（ｄ）に示すように形成されていない。これは、以上の説明から明らかなように、コントロールゲートの構成材料を成膜する前にフローティングゲートの最終形状のパターニングを完了させ、その後フローティングゲート上に形成されたコントロールゲートのみについてパターニングを行うためである。すなわち、本発明の製法によれば基板表面にトレンチが形成されないので、トレンチ部分に対する追加のイオン注入等を行う必要がなくなるので、従来の製法に対して工程の削減を図ることができる。また、トレンチ形成を防止することによりメモリセルトランジスタの性能低下の原因を完全に排除できるため、品質の安定化および高歩留りを達成できる。また、本発明の製法によれば素子分離層１０２のレイアウト変更を伴わないため、活性領域や配線層等のレイアウト変更も不要であり、既存製品からの変更が極めて容易である。また、本発明の製法によれば、フローティングゲートとコントロールゲートが別々のマスクを用いて別個に加工処理が施されるため、マスクのアライメントずれ等に起因してフローティングゲートの形成位置に対してコントロールゲートの形成位置にずれが生じるおそれがあるが、フローティングゲートの側壁部に絶縁材料からなるサイドウォールが形成されるため、両ゲートの位置ずれに起因する短絡を未然に防止することができる。
【００２６】
（第２実施例）
次に図１１〜１４を参照しつつ本発明の第２実施例に係る不揮発性半導体メモリの製造方法について説明する。第２実施例の製造方法は、第１実施例同様フローティングゲートとコントロールゲートを別々のマスクを用いて別個に加工処理を施すことによりトレンチ形成を防止するものであるが、かかる製法に起因して起こるフローティングゲートとコントロールゲートの位置ずれによる短絡の問題を解消するための更に改善された製造方法を提供するものである。尚、図１１から図１４において（ａ）は平面図である。図１１（ｂ）は図１１（ａ）における１１ｂ−１１ｂ線に沿った断面図、図１２（ｂ）は図１２（ａ）における１２ｂ−１２ｂ線に沿った断面図、図１３（ｂ）は図１３（ａ）における１３ｂ−１３ｂ線に沿った断面図、図１４（ｂ）〜（ｄ）はそれぞれ図１４（ａ）における１４ｂ−１４ｂ線、１４ｃ−１４ｃ線および１４ｄ−１４ｄ線に沿った断面図である。
【００２７】
まず、例えばｐ型のシリコン単結晶からなる半導体基板１０１上に第１実施例同様ＳｉＯ２からなる素子分離領域１０２を島状に形成し、その後基板上にＳｉＯ２からなるゲート酸化膜を形成する。尚、この工程を経た後の平面図および断面図は図６（ａ）および（ｂ）と同様である。
【００２８】
次に、基板１上の全面にＦＧ電極膜１０４をＣＶＤ法により堆積し、ＦＧ電極膜１０４の電気抵抗を下げるため不純物拡散を行う。その後、ＦＧ電極膜１０４上にホトレジストを形成し、上記レジストをマスクとしてドライエッチングによりＦＧ電極膜１０４およびゲート酸化膜１０３をエッチングして、ＦＧ電極膜１０４にパターニングを施す。本エッチング工程においては第１実施例同様、各個片をチャンネル長およびゲート幅に合わせて矩形状に独立させ所定のゲート長およびゲート幅を有するフローティングゲートの最終的な形状を一括処理で形成する。本実施例においては分割されたフローティングゲートの各個片は第１実施例で形成されたものよりもゲート長方向の幅が広くとられている（図１１（ａ）、（ｂ））。
【００２９】
次に、構造体の全面にＣＶＤ法により膜厚５００Å程度のＵＳＧ膜を全面に堆積し、このＵＳＧ膜に対してＲＩＥ法による異方性エッチングを行い、パターニングが施されたフローティングゲート１０４の各側壁部にサイドウォール１４０を形成する。尚、メモリセル以外の周辺回路部分（図示せず）の上に形成されたゲート酸化膜は、サイドウォール１４０をエッチングする際に除去される（図１２（ａ）、（ｂ））。
【００３０】
次に、熱酸化処理によりフローティングゲート１０４上にＳｉＯ２からなる絶縁膜１０５を形成する。この絶縁膜１０５はフローティングゲートとコントロールゲートの間に形成されることによりこれらを絶縁する役割を果たす。また、この酸化処理によりメモリセル以外の周辺回路部分（図示せず）にゲート酸化膜が形成される。次にＣＶＤ法により構造体全面にＣＧ電極膜１０６、ポリサイド電極膜１０７、ＵＳＧ膜１０８を順次堆積させる。次に、構造体上にコントロールゲートを形成するためのレジストパターンを公知のホトリソグラフィー技術により形成する。その後、上記レジストをマスクとしてドライエッチングにて、フローティングゲートの各々の間に延在しているＵＳＧ膜１０８、ポリサイド電極膜１０７、ＣＧ電極膜１０６からなる積層膜を深さ方向に順次エッチングしてフローティングゲート上に堆積された上記積層膜のみを残すことにより積層ゲート１０９を形成する（図９（ａ）、（ｂ））。すなわち、本エッチング工程おいては、下層のフローティングゲート１０４の加工は行われない。ここで、コントロールゲート１０６は、図１３（ｂ）に示すように、チャンネル長方向における幅が同方向におけるフローティングゲートの幅よりも狭くなるようにパターニングが施される。このように、コントロールゲートの幅をフローティングゲートの幅よりも狭くすることにより、本発明の製法に起因してフローティングゲートとコントロールゲートの位置ずれが生じた場合でもそのずれを吸収することが可能となり、かかる位置ずれによる両ゲート同士の短絡をより確実に防止することが可能となる。
【００３１】
次に、パターニングが施された積層ゲート１０９をマスクとしてリン（Ｐ）等のｎ型の導電性不純物を公知のイオン注入法により注入し、積層ゲート１０９の両側に露出した基板１０１の表面にドレイン/ソース領域１２０を形成する。ドレイン/ソース領域１２０は、積層ゲート１０９に対して自己整合的に形成される。次に、構造体の全面にＣＶＤ法により例えばＢＰＳＧからなる層間絶縁膜１１１を堆積させる。続いて、公知のホトリソおよびエッチングにより層間絶縁膜１１１を貫通し、基板１０１の表面のドレイン/ソース領域１２０に達するコンタクトホール１３０を形成する（図１４（ａ）〜（ｄ））。その後、コンタクトホール１３０内部を充填するように構造体の表面に配線層（図示せず）が形成され不揮発性半導体メモリが完成する。図１４（ｃ）に示すように、コントロールゲート１０６が図中左右方向（行方向）に延在し、これによりワード線が形成される
本実施例の製法によれば、第１実施例同様、従来ＦＧ電極膜のスリット形成部分に対応して基板表面に形成されていたトレンチは、図１４（ｄ）に示すように形成されない。これにより、トレンチ部分に対する追加のイオン注入等を行う必要がなくなるので、従来の製法に対して工程の削減を図ることができる。また、トレンチ形成を防止することによりメモリセルトランジスタの性能低下の原因を完全に排除できるため、品質の安定化および高歩留りを達成できる。また、本発明の製法によれば素子分離層１０２のレイアウト変更を伴わないため活性領域や配線層等のレイアウト変更も不要であり、既存製品からの変更が極めて容易である。また、本実施例においては、サイドウォールの形成に加え、コントロールゲートの幅はフローティングゲートの幅よりも狭く形成されるため、マスクのアライメントずれ等に起因してフローティングゲートの形成位置に対してコントロールゲートの形成位置にずれが生じた場合でも、このずれが吸収され、両ゲートの短絡をより確実に防止することが可能となる。
【００３２】
（第３実施例）
次に図１５および図１６を参照しつつ本発明の第３実施例に係る不揮発性半導体メモリの製造方法について説明する。第３実施例の製造方法は、第１および第２実施例同様フローティングゲートとコントロールゲートを別々のマスクを用いて別個に加工を施すことによりトレンチ形成を防止するものであるが、かかる製法に起因して起こるフローティングゲートとコントロールゲートの位置ずれによる短絡の問題を解消するための他の製造方法を提供するものである。尚、図１５および図１６において（ａ）は平面図である。図１５（ｂ）は図１５（ａ）における１５ｂ−１５ｂ線に沿った断面図、図１６（ｂ）〜（ｄ）はそれぞれ図１６（ａ）における１６ｂ−１６ｂ線、１６ｃ−１６ｃ線および１６ｄ−１６ｄ線に沿った断面図である。
【００３３】
本実施例の製造方法は、フローティングゲート１０４のパターニングが完了した構造体の全面にＣＧ電極膜１０６、ポリサイド電極膜１０７、ＵＳＧ膜１０８を堆積させる工程までは、上記第１実施例と同様であるのでその説明は省略する。これらの膜を形成した後、構造体の上にコントロールゲートを形成するためのレジストパターンを公知のホトリソグラフィー技術により形成する。その後、上記レジストをマスクとしてＲＩＥ法による異方性エッチングを行い、ＵＳＧ膜１０８、ポリサイド電極膜１０７、ＣＧ電極膜１０６、を深さ方向に順次エッチングする。本エッチング工程においてはこれらの膜を垂直方向にエッチングしていくのではなく、図１５（ｂ）に示すようにオーバーハング形状（逆テーパー状）となる条件にてエッチングを行う。すなわち、下層に向かうにつれて横方向にもエッチングを進行させることにより、オーバーハング形状のコントロールゲートが形成される。このように、コントロールゲートの底面の幅をフローティングゲートの幅よりも狭くすることにより、フローティングゲートとコントロールゲートの位置ずれが生じた場合でもそのずれを吸収することが可能となり、かかる位置ずれに起因する両ゲートの短絡をより確実に防止することが可能となる。
【００３４】
次に、パターニングが施された積層ゲート１０９をマスクとしてリン（Ｐ）等のｎ型の導電性不純物を公知のイオン注入法により注入し、積層ゲート１０９の両側に露出した基板１０１の表面にドレイン/ソース領域１２０を形成する。ドレイン/ソース領域１２０は、積層ゲート１０９に対して自己整合的に形成される。次に、構造体の全面に公知のＣＶＤ法により例えばＢＰＳＧからなる層間絶縁膜１１１を堆積させる。続いて、公知のホトリソグラフィー技術およびドライエッチング技術により層間絶縁膜１１１を貫通し、基板１０１の表面のドレイン/ソース領域１２０に達するコンタクトホール１３０を形成する（図１６（ａ）〜（ｄ））。その後、コンタクトホール１３０内部を充填するように構造体の表面に配線層（図示せず）が形成され不揮発性半導体メモリが完成する。図１６（ｃ）に示すように、コントロールゲート１０６が図中左右方向（行方向）に延在し、これによりワード線が形成される。
【００３５】
本実施例の製法によれば、第１実施例同様、従来ＦＧ電極膜のスリット形成部分において基板表面に形成されていたトレンチは、図１６（ｄ）に示すように形成されない。これにより、トレンチ部分に対する追加のイオン注入等を行う必要がなくなるので、従来の製法に対して工程の削減を図ることができる。また、トレンチ形成を防止することによりメモリセルトランジスタの性能低下の原因を完全に排除できるため、品質の安定化および高歩留りを達成できる。また、本発明の製法によれば素子分離層１０２のレイアウト変更を伴わないため、活性領域や配線層等のレイアウト変更も不要であり、既存製品からの変更が極めて容易である。また、本実施例においては、サイドウォールの形成に加え、コントロールゲートの底面の幅はフローティングゲートの幅よりも狭く形成されるため、マスクのアライメントずれ等に起因してフローティングゲートの形成位置に対してコントロールゲートの形成位置にずれが生じた場合でも、このずれが吸収され、両ゲートの短絡をより確実に防止することが可能となる。また、本実施例の製法の場合、フローティングゲートの幅は第２実施例のように広くとる必要はないのでフローティングゲート間での短絡に対してもより安全な構造であるといえる。
【００３６】
（第４実施例）
次に図１７および図１８を参照しつつ本発明の第４実施例に係る不揮発性半導体メモリの製造方法について説明する。第４実施例の製造方法は、上記第１〜第３実施例同様フローティングゲートとコントロールゲートを別々のマスクを用いて別個に加工を施すことによりトレンチ形成を防止するものであるが、かかる製法に起因して起こるフローティングゲートとコントロールゲートの位置ずれによる短絡の問題を解消するための他の製造方法を提供するものである。尚、図１７（ａ）〜（ｄ）はチャンネル長方向に沿った断面図、図１８（ａ）は平面図、図１８（ｂ）〜（ｄ）はそれぞれ図１８（ａ）における１８ｂ−１８ｂ線、１８ｃ−１８ｃ線および１８ｄ−１８ｄ線に沿った断面図である。
【００３７】
まず、例えばｐ型のシリコン単結晶からなる半導体基板１０１上にＳｉＯ２からなる素子分離領域１０２を島状に形成し、その後基板上にＳｉＯ２からなるゲート酸化膜を形成する。この工程を経た後の平面図および断面図は図６（ａ）および（ｂ）と同様である。
【００３８】
次に、基板１上全面にＦＧ電極膜１０４をＣＶＤ法により堆積し、電気抵抗を下げるため、不純物拡散を行ったのち、ＦＧ電極膜１０４上にホトレジストを形成し、ドライエッチングによりＦＧ電極膜１０４およびゲート酸化膜１０３をエッチングして、フローティングゲート１０４にパターニングを施す。本エッチング工程においては、上記第１〜第３実施例同様、所定のゲート長およびゲート幅を有するフローティングゲートの最終形状に加工する。この工程を経た後の平面図および断面図は図７（ａ）および（ｂ）と同様である。
【００３９】
次に、構造体の上にＣＶＤ法により膜厚５００Å程度のＵＳＧ膜を全面に堆積し、このＵＳＧ膜に対してＲＩＥ法による異方性エッチングを行い、パターニングが施されたフローティングゲート１０４の各側壁部にサイドウォール１４０を形成する。尚、メモリセル以外の周辺回路部分（図示せず）の上に形成されたゲート酸化膜は、サイドウォール１４０をエッチングする際に除去される。この工程を経た後の平面図および断面図は図８（ａ）および（ｂ）と同様である。
【００４０】
次に、パターニングが施されたフローティングゲート１０４をマスクとしてリン（Ｐ）等のｎ型の導電性不純物を公知のイオン注入法により注入し、フローティングゲート１０４の両側に露出した基板１０１の表面にドレイン/ソース領域１２０を形成する。ドレイン/ソース領域１２０は、フローティングゲート１０４に対して自己整合的に形成される。次に熱酸化によりフローティングゲート１０４上にＳｉＯ２からなる絶縁膜１０５を形成するこの絶縁膜１０５はフローティングゲートとコントロールゲートの間に形成されることによりこれらを絶縁する役割を果たす（図１７（ａ））。
【００４１】
次に、構造体全面にＣＶＤ法により例えばＢＰＳＧからなる層間絶縁膜１５０を堆積させる。続いてエッチバック法により、層間絶縁膜１５０に対し平坦化処理を施すとともに絶縁膜１０５の表面を露出させる。次に、ＣＶＤ法により例えばＳｉＯ２膜１６０を構造体の全面に堆積し、コントロールゲートの形成予定位置をエッチングすることによりＳｉＯ２膜１６０を貫通する溝部１６０ａを形成する。すなわち、平坦化された層間絶縁膜１５０上にはフローティングゲート上部に開口を有する溝パターンが形成される。次に、ＣＶＤ法により上記溝パターンの溝部１６０ａ内部を充填するようにシリコン窒化膜を堆積し、このシリコン窒化膜に対してＲＩＥ法による異方性エッチングを施して溝部１６０ａ内の側壁部のみシリコン窒化膜を残すことにより片側７００Å程度の幅寸法を有するコントロールゲートサイドウォール（以下ＣＧサイドウォールと称する）１７０を形成する（図１７（ｂ））。
【００４２】
次に、ＣＶＤ法により溝部１６０ａ内において対向するＣＧサイドウォール１７０間の空間を充填するように、ＣＧ電極膜１０６を堆積させる（図１７（ｃ））。次に、化学的機械研磨（ＣＭＰ）法によりＣＧ電極膜１０６表面を平坦化させると共に上記溝パターンを露出させる。これにより、ＣＧサイドウォール１７０内にコントロールゲート１０６が埋め込まれる（図１７（ｄ））。以上の工程を経ることにより、フローティングゲート１０４上にＣＧサイドウォール１７０を有するコントロールゲート１０６が積層され、積層ゲート１０９が形成される。
【００４３】
次に、構造体の全面に公知のＣＶＤ法により例えばＢＰＳＧからなる層間絶縁膜１１１を堆積させる。続いて、ホトリソおよびドライエッチングにより層間絶縁膜１１１、１６０及び１５０を貫通し、基板１０１の表面のドレイン/ソース領域１２０に達するコンタクトホール１３０を形成する（図１７（ａ）〜（ｄ））。その後、コンタクトホール１３０内部を充填するように構造体の表面に配線層（図示せず）が形成され不揮発性半導体メモリが完成する。図１８（ｃ）に示すように、コントロールゲート１０６が図中左右方向（行方向）に延在し、これによりワード線が形成される。
【００４４】
本実施例の製法によれば、上記第１〜第３実施例同様、従来ＦＧ電極膜のスリット形成部分において基板表面に形成されていたトレンチは、図１８（ｄ）に示すように形成されない。これにより、トレンチ部分に対する追加のイオン注入等を行う必要がなくなるので、従来の製法に対して工程の削減を図ることができる。また、トレンチ形成を防止することによりメモリセルトランジスタの性能低下の原因を完全に排除できるため、品質の安定化および高歩留りを達成できる。また、本発明の製法によれば素子分離層１０２のレイアウト変更を伴わないため、活性領域や配線層等のレイアウト変更も不要であり、既存製品からの変更が極めて容易である。また、本実施例においては、ＣＧサイドウォールが形成され、その内部を充填するようにコントロールゲートが充填されるのでコントロールゲートの幅をフローティングゲートの幅よりも狭く形成することができ、その結果マスクのアライメントずれ等に起因してフローティングゲートの形成位置に対してコントロールゲートの形成位置にずれが生じた場合でも、このずれが吸収され、両ゲートの短絡をより確実に防止することが可能となる。また、本実施例の製法の場合、フローティングゲートの幅は第２実施例のように広くとる必要はないのでフローティングゲート間での短絡に対してもより安全な構造であるといえる。
【図面の簡単な説明】
【００４５】
【図１】従来の不揮発性半導体メモリの製造方法示す図であり、（ａ）は平面図、（ｂ）は（ａ）における１ｂ−１ｂ線に沿った断面図である。
【図２】従来の不揮発性半導体メモリの製造方法示す図であり、（ａ）は平面図、（ｂ）は（ａ）における２ｂ−２ｂ線に沿った断面図である。
【図３】従来の不揮発性半導体メモリの製造方法示す図であり、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）における３ｂ−３ｂ線および３ｃ−３ｃ線に沿った断面図である。
【図４】従来の不揮発性半導体メモリの製造方法示す図であり、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）における４ｂ−４ｂ線および４ｃ−４ｃ線に沿った断面図である。
【図５】従来の不揮発性半導体メモリの製造方法示す図であり、（ａ）は平面図、（ｂ）、（ｃ）および（ｄ）はそれぞれ（ａ）における５ｂ−５ｂ線、５ｃ−５ｃ線および５ｄ−５ｄ線に沿った断面図である。
【図６】本発明の第１実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における６ｂ−６ｂ線に沿った断面図である。
【図７】本発明の第１実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における７ｂ−７ｂ線に沿った断面図である。
【図８】本発明の第１実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における８ｂ−８ｂ線に沿った断面図である。
【図９】本発明の第１実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における９ｂ−９ｂ線に沿った断面図である。
【図１０】本発明の第１実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）および（ｄ）はそれぞれ（ａ）における５ｂ−５ｂ線、５ｃ−５ｃ線および５ｄ−５ｄ線に沿った断面図である。
【図１１】本発明の第２実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における１１ｂ−１１ｂ線に沿った断面図である。
【図１２】本発明の第２実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における１２ｂ−１２ｂ線に沿った断面図である。
【図１３】本発明の第２実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における１３ｂ−１３ｂ線に沿った断面図である。
【図１４】本発明の第２実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）および（ｄ）はそれぞれ（ａ）における１４ｂ−１４ｂ線、１４ｃ−１４ｃ線および１４ｄ−１４ｄ線に沿った断面図である。
【図１５】本発明の第３実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）は（ａ）における１５ｂ−１５ｂ線に沿った断面図である。
【図１６】本発明の第３実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）および（ｄ）はそれぞれ（ａ）における１６ｂ−１６ｂ線、１６ｃ−１６ｃ線および１６ｄ−１６ｄ線に沿った断面図である。
【図１７】本発明の第４実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）〜（ｄ）は断面図である。
【図１８】本発明の第４実施例に係る不揮発性半導体メモリの製造方法を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）および（ｄ）はそれぞれ（ａ）における１８ｂ−１８ｂ線、１８ｃ−１８ｃ線および１８ｄ−１８ｄ線に沿った断面図である。
【符号の説明】
【００４６】
１０１  半導体基板
１０２  素子分離領域
１０３  ゲート酸化膜
１０４  フローティングゲート
１０５  絶縁膜
１０６  コントロールゲート
１０７  ポリサイド電極膜
１０８  ＵＳＧ膜
１０９  積層ゲート
１１１  層間絶縁膜
１２０  ドレイン/ソース領域
１３０  コンタクトホール
１４０  サイドウォール
【図１】
2009147131.tif 000003
【図２】
2009147131.tif 000004
【図３】
2009147131.tif 000005
【図４】
2009147131.tif 000006
【図５】
2009147131.tif 000007
【図６】
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【図７】
2009147131.tif 000009
【図８】
2009147131.tif 000010
【図９】
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【図１０】
2009147131.tif 000012
【図１１】
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【図１２】
2009147131.tif 000014
【図１３】
2009147131.tif 000015
【図１４】
2009147131.tif 000016
【図１５】
2009147131.tif 000017
【図１６】
2009147131.tif 000018
【図１７】
2009147131.tif 000019
【図１８】
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