(57)【要約】【課題】複数の半導体チップが一つのパッケージ内に配置された半導体装置の構造シミュレーションにおいて、有限要素モデルに含まれる要素の数を減少させ、構造シミュレーションに必要な時間を短縮する。【解決手段】本発明による構造シミュレーション装置は、積層された複数の半導体チップ２ｂ〜２ｅを含んで構成された積層体８を備えるパッケージ１０の構造シミュレーションを行うための装置である。当該構造シミュレーション装置には、モデリングツール１８と有限要素法ソフトウェア１９とがインストールされている。モデリングツール１８は、パッケージ１０の構造を示す構造データ２１から簡易化構造データ２２を作成し、更に、簡易化構造データ２２に規定された構造に対して要素を設定することによって有限要素モデル２３を作成する。簡易化構造データ２２の作成では、積層体８が直方体のブロック９として近似される。有限要素法ソフトウェア１９は、有限要素モデル２３を用いて、パッケージ１０の構造シミュレーションを行う。【選択図】図４
2009015462.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の半導体チップを含んで構成された積層体を備えるパッケージの構造シミュレーションを行う構造シミュレーション装置であって、
前記パッケージの構造を示す構造データから簡易化構造データを作成する簡易化手段と、
前記簡易化構造データに規定された構造に対して要素を設定することによって有限要素モデルを作成するモデリング手段と、
前記有限要素モデルを用いて、前記パッケージの構造シミュレーションを行うシミュレーション手段
とを具備し、
前記簡易化手段は、前記積層体を直方体のブロックとして近似することによって前記構造データから簡易化構造データを作成する
構造シミュレーション装置。
【請求項２】
請求項１に記載の構造シミュレーション装置であって、
前記パッケージは、前記積層体に接合する構造体を備え、
前記ブロックは、前記簡易化構造データにおいて、或る接合面において前記構造体に直接に接合するとして規定され、
前記簡易化構造データにおいて、前記ブロックの前記接合面からの高さは、前記複数の半導体チップの厚さの和であるとして定義される
構造シミュレーション装置。
【請求項３】
請求項２の構造シミュレーション装置であって、
前記ブロックの前記接合面の面積は、前記複数の半導体チップのうち、前記構造体に最近接する半導体チップの面積であるとして定義される
構造シミュレーション装置。
【請求項４】
請求項３の構造シミュレーション装置であって、
前記簡易化構造データにおいて、前記ブロックの機械的特性を表すパラメータは、前記複数の半導体チップの機械的特性を表すパラメータと同一であるとして定義される
構造シミュレーション装置。
【請求項５】
積層された複数の半導体チップを含んで構成された積層体を備えるパッケージに対して有限要素法による構造シミュレーションに使用される要素を設定するモデリングプログラムであって、
入力装置の操作に応答して、前記パッケージの構造を示す構造データから、前記積層体を直方体のブロックとして近似することによって簡易化構造データを作成するステップと、
前記簡易化構造データに規定された構造に対して要素を設定することによって有限要素モデルを作成するステップ
とをコンピュータに実行させる
モデリングプログラム。
【請求項６】
積層された複数の半導体チップを含んで構成された積層体を備えるパッケージの構造シミュレーションを行う構造シミュレーション方法であって、
演算装置が、入力装置の操作に応答して、前記パッケージの構造を示す構造データから、前記積層体を直方体のブロックとして近似することによって簡易化構造データを作成する簡易化構造データを作成するステップと、
前記演算装置が、前記簡易化構造データに規定された構造に対して要素を設定することによって有限要素モデルを作成するステップと、
前記演算装置が、前記有限要素モデルを用いて、前記パッケージの構造シミュレーションを行うステップ
とを具備する
構造シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージの構造シミュレーション装置及び構造子シミュレーション方法に関しており、特に、半導体パッケージの反りや各位置の応力などを有限要素法によって算出する構造シミュレーションで使用される有限要素モデルの作成手法に関する。
【背景技術】
【０００２】
半導体製品の開発・評価期間の短縮化及びコスト削減の要求の高まりを背景として、近年では、構造シミュレーションにより、事前検討や不良発生のメカニズムの解析を行うことが求められている。特に、複数の半導体チップを一つのパッケージ内に配置するシステムインパッケージ構造（SiP: system in package）では、各チップの機能や特性を考慮しつつ、パッケージ構造の全体としての信頼性を高める必要があるため、構造シミュレーションを用いた設計及び検討が必要不可欠になっている。
【０００３】
最も典型的な構造シミュレーションは、有限要素法による構造解析である。有限要素法による構造解析では、解析対象の構造体に要素を規定し、各要素に成立する方程式を数値計算に解くことにより、解析対象の構造体の各位置の変位、及び／又は応力が算出される。
【０００４】
有限要素法による構造シミュレーションは、例えば、特開２００３−１６７９２９号公報に開示されている。特開２００３−１６７９２９号公報に開示された構造シミュレーション技術では、２次元ＣＡＤによって作成された２次元モデルから３次元モデルを作成し、その３次元モデルについて構造シミュレーションを行う。図１は、特開２００３−１６７９２９号公報の構造シミュレーション技術を示すフローチャートである。まず、構造物の層毎の材料配置パターンと、各層の厚さとを指定する操作入力に応答して、構造物の２次元モデル１０１が生成される（ステップＳ１０１）。続いて、生成された２次元モデル１０１の層毎の材料配置パターンに対して各層毎に指定された厚みを与えて材料配置パターンを立体化し、立体化された層毎の材料配置パターンを積層することで、３次元モデル１０２が生成される（ステップＳ１０２）。更に、３次元モデル１０２を複数のボクセルに分割することにより、有限要素モデル１０３が生成される（ステップＳ１０３）。コンピュータは、生成された有限要素モデル１０３に基づいて構造解析を行う（ステップＳ１０４）。これにより、２次元モデル１０１によって定義された多層構造の構造物の解析結果１０４が得られる。
【特許文献１】特開２００３−１６７９２９号公報
【特許文献２】特開２００３−３４７３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＴＡＴの短縮やコストの削減を実現するためには、要求された構造シミュレーションを短時間で行う必要がある。短時間で要求された構造シミュレーションを行うためには、シミュレーション精度の低下が許容できる範囲内で、計算させる有限要素モデルの規模を削減する、即ち、有限要素モデルの要素数を減少することが望ましい。
【０００６】
しかしながら、従来の構造シミュレーション技術は、このような要求を満足しない。従来の構造シミュレーション技術では、（例えば特開２００３−１６７９２９号公報に開示されているように、）解析対象に含まれる全ての構造体について要素を規定している。複数の半導体チップが一つのパッケージ内に配置されたシステムインパッケージ構造の構造シミュレーションでは、積層された半導体チップの増加と共に要素数が増大し、それに比例して計算に必要な時間も増大してしまう。このような状況は、３次元の構造シミュレーションを行う場合に特に深刻である。パッケージ構造の対称性がない場合、構造シミュレーションの精度を上げるためには、３次元の有限要素モデルを作成する必要がある。しかしながら、３次元の有限要素モデルを作成すると、要素数が一層に増加し、これは、場合によっては、計算リソースの問題によって構造シミュレーションができない場合も起こり得る。
【０００７】
一方で、特開２００３−３４７３０１号公報は、多層配線構造を有するＬＳＩについて、構造の複雑性による要素数の増大の問題があることを指摘している。この公報に開示された技術では、要素数を減少させるために、均一な材料中に周期的に異種材料が配置されている複合材料を、同等の弾性係数をもつ均一材に置き換えて構造シミュレーションが行われる。均一材については定義される要素の数を減少させても充分な精度が得られるので、複雑な構造を均一材に置換することにより要素数を減少させることができる。
【０００８】
しかしながら、特開２００３−３４７３０１号公報に開示された技術は、個々のＬＳＩについて構造シミュレーションを行うための技術である。複数の半導体チップが一つのパッケージ内に配置されたシステムインパッケージ構造では、均一な材料中に周期的に異種材料が配置されていることは期待できないから、この公報に開示の技術をそのままシステムインパッケージ構造に適用し、要素数を減少させることはできない。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１０】
本発明による構造シミュレーション装置は、積層された複数の半導体チップ（２ｂ〜２ｆ）を含んで構成された積層体（８、８Ａ、８Ｂ）を備えるパッケージ（１０）の構造シミュレーションを行うための装置である。当該構造シミュレーション装置は、前記パッケージ（１０）の構造を示す構造データ（２１）から簡易化構造データ（２２）を作成する簡易化手段（１８）と、前記簡易化構造データ（２２）に規定された構造に対して要素を設定することによって有限要素モデル（２３）を作成するモデリング手段（１８）と、前記有限要素モデル（２３）を用いて、前記パッケージ（１０）の構造シミュレーションを行うシミュレーション手段（１９）とを具備する。前記簡易化手段（１８）は、前記積層体（８、８Ａ、８Ｂ）を直方体のブロック（９、９Ａ、９Ｂ）として近似することによって前記構造データ（２１）から簡易化構造データ（２２）を作成する。
【００１１】
このように構成された構造シミュレーション装置では、積層体（８、８Ａ、８Ｂ）が直方体のブロック（９、９Ａ、９Ｂ）として近似されるために有限要素モデル（２３）が作成されるべき構造が簡単化される。したがって、有限要素モデル（２３）に含まれる要素の数を有効に減少させることができる。複数の半導体チップ（２ｂ〜２ｆ）を含んで構成された積層体（８、８Ａ、８Ｂ）を直方体のブロック（９、９Ａ、９Ｂ）に近似し、更に、ブロック（９、９Ａ、９Ｂ）に設定される要素の数を減少させても、構造シミュレーションの精度の低下は大きくない。
【発明の効果】
【００１２】
本発明によれば、複数の半導体チップが一つのパッケージ内に配置された半導体装置の構造シミュレーションにおいて、有限要素モデルに含まれる要素の数を減少させ、構造シミュレーションに必要な時間を短縮することができる。
【発明を実施するための最良の形態】
【００１３】
本実施形態では、複数の半導体チップが一つのパッケージ内に配置されたシステムインパッケージ構造について構造シミュレーションが行われる。図２Ａは、構造シミュレーションの対象であるパッケージ１０の構造の一例を示す断面図である。図２Ａのパッケージ１０は、パッケージ基板１と、積層された半導体チップ２ａ〜２ｅとを備えている。半導体チップ２ａ〜２ｅは、パッケージ基板１のチップ実装面に順次に積層されており、パッケージ基板１の裏面には、はんだボール３が接合されている。本実施形態では、パッケージ基板１は、ＳＲ（solder resist）層１ａ、配線層１ｂ、コア１ｃ、配線層１ｄ、及びＳＲ層１ｅの５層構造を有している。パッケージ基板１と半導体チップ２ａとは、接着剤４によって接合され、半導体チップ２ａ、２ｂは、接着剤５によって接合され、半導体チップ２ａ〜２ｅの隣接する２つは、接着剤６によって接合されている。更に、半導体チップ２ａ〜２ｅは、モールド樹脂７によって封止されている。本実施形態にいう「半導体チップ」とは、半導体回路が実際に集積化されたチップ（典型的には、シリコンチップ）のみならず、半導体回路が集積化されていない、半導体でできたスペーサ（典型的には、シリコンスペーサ）を含む意味で使用されていることに留意されたい。後述されるように、本実施形態では、最も下方に位置する半導体チップ２ａが、解析対象、即ち、変位及び／又は応力が算出される対象であるとして説明が行われる。
【００１４】
図３は、本発明の一実施形態の構造シミュレーション装置２０の構成を示すブロック図である。本実施形態の構造シミュレーション装置２０は、構造シミュレーションのためのソフトウェアがインストールされたコンピュータとして構成されている。より具体的には、本実施形態の構造シミュレーション装置２０は、ＣＰＵ１１と、メモリ１２と、ＣＰＵ１１及びメモリ１２にメモリバス１３を介して接続されたチップセット１４とを備えている。チップセット１４には、入力装置１５と、表示装置１６と、外部記憶装置１７とが接続されている。外部記憶装置１７には、モデリングツール１８と、汎用の有限要素法ソフトウェア１９とがインストールされている。構造シミュレーション装置２０は、演算装置としてＣＰＵ１１を用いてモデリングツール１８と有限要素法ソフトウェア１９とを実行することにより、構造シミュレーションを行う。
【００１５】
図４は、本実施形態の構造シミュレーション方法を説明するフローチャートである。
まず、設計者により、構造シミュレーションの対象であるパッケージの構造を示す構造データ２１が作成される（ステップＳ０１）。構造データ２１は、２次元データであってもよく、３次元データであってもよい。言い換えれば、構造データ２１は、２次元ＣＡＤを用いて作成されてもよく、３次元ＣＡＤを用いて作成されてもよい。
【００１６】
続いて、構造データ２１に示されたパッケージ１０の構造に対して簡易化が行われ、これにより、簡易化構造データ２２が作成される（ステップＳ０２）。より具体的には、図２Ａに示されているように、解析対象である半導体チップ２ａ以外の、積層された複数の半導体チップを含んで構成される積層体８が定義され、更に、図２Ｂに示されているように、この積層体８がブロック９として近似される。本実施形態では、半導体チップ２ｂ〜２ｅと、半導体チップ２ａと半導体チップ２ｂとを接合する接着剤５と、半導体チップ２ｂ〜２ｅの間に挟まれた接着剤６で構成される積層体８が、直方体であるブロック９に近似される。簡易化構造データ２２は、積層体８の代わりにブロック９を含む構造を有するとして生成される。
【００１７】
好適な一実施形態では、ブロック９の底面（即ち、半導体チップ２ａとの接合面）の面積は、解析対象である半導体チップ２ａに接合された半導体チップ２ｂの面積に一致すると定義され、ブロック９の（半導体チップ２ａとの接合面からの）高さは、積層体８に含まれる半導体チップ２ｂ〜２ｅの厚さの和に一致すると定義される。加えて、ブロック９の機械的特性を表すパラメータ（例えば、弾性率）は、簡易化構造データ２２において、半導体チップ２ｂ〜２ｅの機械的特性を表すパラメータに一致すると定義される。例えば、半導体チップ２ｂ〜２ｅがシリコンで形成されている場合には、ブロック９の機械的特性を表すパラメータは、シリコンと同じであるとして定義される。
【００１８】
解析対象である半導体チップ２ａに接合された半導体チップ２ｂと異なる面積の半導体チップ（図２Ａでは、半導体チップ２ｃ、２ｅ）が存在しても、ブロック９の底面の面積は、半導体チップ２ｂの面積に一致されることに留意されたい。半導体チップが積層される場合、一般には、解析対象である半導体チップ２ａに直接に接合されない半導体チップ（図２Ａでは、半導体チップ２ｃ〜２ｅ）の面積の影響は小さい。このため、ブロック９の底面の面積が半導体チップ２ｂの面積に一致されても、大きな誤差は発生しない。
【００１９】
その一方で、ブロック９の高さの決定には、積層体８に含まれる全ての半導体チップ２ｂ〜２ｅの厚さが使用されることに留意されたい。半導体チップの積層体では、一般には、積層された半導体チップの厚さが、その機械的特性に及ぼす影響が大きい。そこで、ブロック９の高さは、積層体８に含まれる半導体チップ２ｂ〜２ｅの厚さの和に一致すると定義され、これにより、誤差が小さくされる。
【００２０】
本実施形態では、接着剤５、６が近似対象の積層体８に含まれるにも関らず、接着剤５、６の寸法や機械的特性は、ブロック９の寸法や機械的特性の決定において考慮されないことに留意されたい。接着剤５、６の厚さが半導体チップ２ｂ〜２ｅの厚さに対して相当に薄く、また、接着剤５、６の弾性率が、半導体チップ２ｂ〜２ｅの弾性率に対して相当に低い場合には、接着剤５、６の存在は、解析対象である半導体チップ２ａに対して大きな影響を及ぼさない。このため、ブロック９の寸法や機械的特性の決定において接着剤４、５の存在は考慮されない。
【００２１】
一実施形態では、パッケージ１０の構造の簡易化は、モデリングツール１８によって行われる。設計者が、入力装置１５を操作して近似対象の積層体８として選択されるべき構造部材を（積層体８が積層された複数の半導体チップを含むように）指定すると、モデリングツール１８は、その積層体８をブロック９として近似する。本実施形態では、半導体チップ２ｂ〜２ｅ及び接着剤５、６が積層体８として指定され、半導体チップ２ｂ〜２ｅ及び接着剤５、６で構成された積層体８が、ブロック９として近似される。
【００２２】
他の実施形態では、入力装置１５の操作によって解析対象の半導体チップが指定されると、その半導体チップに接合された積層体８がモデリングツール１８によって自動的に選択され、その積層体８がブロック９として近似される。この場合、モデリングツール１８は、解析対象の半導体チップに接合し、且つ、積層された複数の半導体チップを含むような構造体を、近似対象の積層体８として選択する。本実施形態では、半導体チップ２ａが解析対象として選択されると、半導体チップ２ｂ〜２ｅと、半導体チップ２ａと半導体チップ２ｂとを接合する接着剤５と、半導体チップ２ｂ〜２ｅの間に挟まれた接着剤６で構成される近似対象の積層体８として自動的に選択され、更に、ブロック９として近似される。
【００２３】
図４に示されているように、構造の簡易化の後、簡易化構造データ２２に示されている構造について要素が規定され、これにより、有限要素モデル２３が作成される（ステップＳ０３）。有限要素モデル２３の作成は、モデリングツール１８によって行われる。図５Ａは、本実施形態の有限要素モデル２３を示す図である。ブロック９は、その形状が簡単であり、且つ、均一な材料であると定義されているから、多くの要素を設定しなくても構造シミュレーションの精度の低下は最小限に抑えられる。
【００２４】
図５Ａに示されている有限要素モデル２３の有利性は、図５Ｂに示された、構造の簡易化がなされない場合の有限要素モデルと比較すると明らかである。図５Ｂの有限要素モデルでは、パッケージが多くの構成要素によって構成されており、その構成要素のそれぞれについて、必要数の要素を設定する必要がある。したがって、図５Ｂの有限要素モデルは、図５Ａの有限要素モデル２３と比較して、必要な要素の数が増大する。
【００２５】
例えば、パッケージ１０の各構成部材のｘ方向、ｙ方向（いずれも、平面方向）の分割数をそれぞれ、Ｘ、Ｙとし、一構成部材あたりのｚ方向（高さ方向）の分割数をＺとしよう。この場合、図５Ａの有限要素モデル２３では、解析対象の半導体チップ２ａ、接着剤４、ブロック９、パッケージ基板１のＳＲ層１ａ、配線層１ｂ、コア１ｃ、配線層１ｄ、及びＳＲ層１ｅ、及び、モールド樹脂７のそれぞれの、ｚ方向の分割数がＺであるから、要素の数Ｅ１は、
Ｅ１＝９×ＸＹＺ，      ・・・（１）
になる。
【００２６】
一方、図５Ｂの有限要素モデル２３では、半導体チップ２ａ〜２ｅ、接着剤４〜６、パッケージ基板１のＳＲ層１ａ、配線層１ｂ、コア１ｃ、配線層１ｄ、及びＳＲ層１ｅ、及び、モールド樹脂７のそれぞれの、ｚ方向の分割数がＺであるから、要素の数Ｅ２は、
Ｅ２＝１６×ＸＹＺ，      ・・・（２）
である。このように、積層体８をブロック９と近似して構造を簡易化することにより、要素の数を大きく削減できる。
【００２７】
図４に示されているように、有限要素モデル２３の作成の後、その有限要素モデル２３が有限要素法ソフトウェア１９に与えられ、有限要素法ソフトウェア１９により、構造シミュレーションが行われる（ステップＳ０４）。本実施形態では、解析対象である半導体チップ２ａの各位置の変位（即ち、半導体チップ２ａの反り）が算出され、算出された変位が解析結果データ２４として外部記憶装置１７に保存される。
【００２８】
以上に説明されているように、本実施形態では、複数の半導体チップを含む積層体８を直方体のブロック９として近似することによってパッケージ１０の構造が簡易化され、簡易化されたパッケージ１０について有限要素モデル２３が作成される。これにより、必要な要素の数が減少し、よって、構造シミュレーションに必要な時間を短縮することができる。
【００２９】
なお、本実施形態では、近似対象の積層体は、解析対象の半導体チップ２ａに直接接合するものとして規定されているが、近似対象の積層体は、（複数の半導体チップを含んでいれば）、必ずしも解析対象の半導体チップ２ａに直接に接合されている必要はない。
【００３０】
例えば、図６Ａに示されているように、解析対象の半導体チップ２ａの上に、半導体チップ２ｂ〜２ｄ及び接着剤５、６からなる積層体８Ａが設けられる一方、半導体チップ２ａから離れて半導体チップ２ｅ、２ｆ及び接着剤６からなる積層体８Ｂが設けられている場合を考える。この場合、ステップＳ０２の構造の簡易化において、図６Ｂに示されているように、積層体８Ａが直方体のブロック９Ａとして近似され、及び積層体８Ｂが直方体のブロック９Ｂとして近似されることが可能である。この場合でも、図７に示されているように、ブロック９Ａ、９Ｂには少ない要素しか設定する必要がなく、有限要素モデルの要素の数を減少させることができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来の有限要素法による構造シミュレーション方法を示すフローチャートである。
【図２Ａ】図２Ａは、パッケージの構造の例を示す断面図である。
【図２Ｂ】図２Ｂは、簡易化後のパッケージの構造の例を示す断面図である。
【図３】図３は、本発明の一実施形態の構造シミュレーション装置の構成を示すブロック図である。
【図４】図４は、本実施形態における構造シミュレーションの手順を示すフローチャートである。
【図５Ａ】図５Ａは、本実施形態における有限要素モデルを説明する図である。
【図５Ｂ】図５Ｂは、構造の簡易化が行われない場合に作成される有限要素モデルを説明する図である。
【図６Ａ】図６Ａは、パッケージの構造の他の例を示す断面図である。
【図６Ｂ】図６Ｂは、図６Ａのパッケージの簡易化後の構造の例を示す断面図である。
【図７】図７は、図６Ｂの構造について作成される有限要素モデルを説明する図である。
【符号の説明】
【００３２】
１：パッケージ基板
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ：半導体チップ
３：はんだボール
４、５、６：接着剤
７：モールド樹脂
８、８Ａ、８Ｂ：積層体
９、９Ａ、９Ｂ：ブロック
１０：パッケージ
１１：ＣＰＵ
１２：メモリ
１３：メモリバス
１４：チップセット
１５：入力装置
１６：表示装置
１７：外部記憶装置
１８：モデリングツール
１９：有限要素法ソフトウェア
【図１】
2009015462.tif 000003
【図２Ａ】
2009015462.tif 000004
【図２Ｂ】
2009015462.tif 000005
【図３】
2009015462.tif 000006
【図４】
2009015462.tif 000007
【図５Ａ】
2009015462.tif 000008
【図５Ｂ】
2009015462.tif 000009
【図６Ａ】
2009015462.tif 000010
【図６Ｂ】
2009015462.tif 000011
【図７】
2009015462.tif 000012