(57)【要約】      （修正有）【課題】ＳｉのｎＭＯＳＦＥＴデバイスと、ＧｅのｐＭＯＳＦＥＴデバイスとを、同じ半導体基板の上に作製する方法を提供する。【解決手段】Ｓｉ基板1中に、Ｓｉ活性領域２とＧｅ活性領域３が形成され、ゲート形成後、ＨＤＤ、ＬＤＤ、ハロを形成する。ＳｉのｎＭＯＳとＧｅのｐＭＯＳの双方に役に立つ１つの活性化アニールを使用する。ＳｉのｎＭＯＳに対して固相再成長（ＳＰＥＲ）プロセスを用いることで、ＳｉのｎＭＯＳのための熱量は、ＧｅのｐＭＯＳと両立するまで低くすることができる。Ｇｅのｎ型ドーパントの活性化と、Ｓｉの妥当なＳＰＥＲ速度は、５００℃の温度の実際の下限を与え、Ｇｅの溶融は、９３７℃の上限を与える。好適な具体例では、活性化アニール温度は５００℃と９００℃の間となる。それらの温度範囲内で、Ｓｉの結晶化に十分な時間は、Ｇｅ中のドーパントの活性化にも十分である。【選択図】図１
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【特許請求の範囲】
【請求項１】
１またはそれ以上のｎＭＯＳＦＥＴデバイスと、１またはそれ以上のｐＭＯＳＦＥＴデバイスとを、同じ半導体基板（１）の上に作製する方法であって、
少なくとも１つの結晶Ｓｉ活性領域（２）と、少なくとも１つの結晶Ｇｅ活性領域（３）であって、絶縁領域（４）によって分離された活性領域を、基板の上に形成する工程と、
Ｓｉ活性領域の上にゲート（７）を、Ｇｅ活性領域の上にゲート（７’）を形成する工程と、
ゲートを形成した後に、Ｇｅ領域とＳｉ領域にドーパントを注入し、ソース領域とドレイン領域（５、６、５’、６’）を形成する工程と、
ドーパントを活性化する工程と、を含み、
ゲートの形成後で、注入工程の前に、少なくとも結晶Ｓｉ活性領域にアモルファス化工程が行われ、結晶Ｓｉ層の上にアモルファスＳｉ層を形成し、
アモルファスＳｉ層中のドーパントの活性化が、アモルファス層を固相再成長させるのに適した所定の温度で所定の時間、基板を活性化アニールする工程により行われ、
Ｇｅ領域中のドーパントの活性化が、同じ活性化アニール工程により行われることを特徴とする方法。
【請求項２】
アモルファス化工程は、Ｓｉ活性化領域に、Ｓｉイオン、Ｇｅイオン、または不純物イオンを注入して行われる請求項１に記載の方法。
【請求項３】
同じ注入工程において、Ｇｅ活性領域にイオンが注入され、結晶Ｇｅ層の上にアモルファスＧｅ層が形成される請求項２に記載の方法。
【請求項４】
活性化アニール工程が、５００℃と９００℃の間の温度で行われる請求項１〜３のいずれか１項に記載の方法。
【請求項５】
活性化アニール工程が、５５０℃と７００℃の間の温度で行われる請求項４に記載の方法。
【請求項６】
活性化アニール工程が、６００℃と９００℃の間の温度で、５分より短い時間行われる請求項４に記載の方法。
【請求項７】
Ｓｉ活性領域は、ＳｉｘＧｅ１−ｘ（ｘ＞８０％）の１またはそれ以上の層からなる請求項１〜６のいずれか１項に記載の方法。
【請求項８】
Ｇｅ活性領域は、ＳｉｙＧｅ１−ｙ（ｙ＜２０％）の１またはそれ以上の層からなる請求項１〜７のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にＣＭＯＳデバイスを集積する方法に関する。
【背景技術】
【０００２】
集積されたＣＭＯＳプロセスは、半導体基板上へのｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴ（これ以降、ｐＭＯＳおよびｎＭＯＳと呼ぶ）の作製を含む。最近の調査は、ＧｅのｐＭＯＳデバイス、即ちＧｅ層に作製されたｐチャネルＭＯＳＦＥＴトランジスタについて将来有望な結果を示し、一方でＧｅのｎＭＯＳデバイスはより劣った性能を示した。それゆえに、ＳｉのｎＭＯＳをＧｅのｐＭＯＳと組み合わせることは有利であるが、最近の調査は、この領域で多くの技術的な困難を見出した。Ｓｉの標準的なドーパントの活性化アニールは、高い性能ロジックのために、一般に１０００℃より高い温度で行われる。しかしながら、Ｇｅの融点は９３７℃である。従って、従来のプロセスフローでは、ＳｉのＭＯＳは、Ｇｅの堆積前に、ドーパントを活性化して形成する必要があった。本質的に、フロントエンドプロセスフローの全体を、ＧｅのｐＭＯＳに対して繰り返す必要があり、付随する製造コストの増加と、存在するＳｉのｎＭＯＳへの有害な影響のリスクを伴う。アニール温度を低くし、アニールをより長時間行うのも選択肢であるが、短チャネルのデバイス（チャネル幅＜約０．５μｍ）では、そのようなより低温でのより長いアニールは、ドーパントの活性化が低くなり、接合プロファイルの裾でドーパントが過剰に拡散するようになる。このため、１つのプロセスフローで、ドーパントの活性化と拡散を制御しながら、短チャネルのＧｅのｐＭＯＳとＳｉのｎＭＯＳを作製することは困難である。
【０００３】
Jia Feng らの文献、"Integration of Germanium-on-Insulator and Silicon MOSFETs on a Silicon Substrate", （IEEE Elect. Dev. Lett. 27 911 (2006)）には、ＳｉのｎＭＯＳとＧｅのｐＭＯＳを用いるＣＭＯＳフローが記載されている。彼らは、従来の活性化アニール（１０５０℃ＲＴＰ）を用いてＳｉのｎＭＯＳＦＥＴを作製し、続いて、Ｇｅを堆積してＧｅのｐＭＯＳＦＥＴを作製する工程を報告している。
【０００４】
O. Weber らの文献、"Strained Si and Ge MOSFETs with High-K/Metal Gate Stack for High Mobility Dual Channel CMOS", （IEEE IEDM Tech Dig, 137 (2005)）はＣＭＯＳについて検討しているが、分離された試料の上にｎＭＯＳとｐＭＯＳを作製することが述べられている。ＣＭＯＳを模倣するために、ＧｅとＳｉに対して６００℃の活性化アニールが行われる。しかしながらWeberらは、Ｓｉに対して長いチャネル（１０μｍ）のデバイスの結果のみを示し、この方法が、短チャネルデバイスにどのように縮小されるかについては示されていない。実際、ＮＭＯＳデバイスに対する、アモルファス化工程としてのＧｅ注入についての記載は無い。そのようなアモルファス化工程は、非常に短チャネルのトランジスタの、低い熱量を用いた小型化の本質である。この作業に対して、１５分のアニール時間が、"Etude, Fabrication et Proprietes de Transport de Transistors CMOS associant un Dielectrique Haute Permittivite et un Canal de Conduction Haute Mobilite", （O. Weber, PhD Thesis, CEA-LETI and INSA de Lyon (2005)）に記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】"Integration of Germanium-on-Insulator and Silicon MOSFETs on a Silicon Substrate", Jia Feng et al, IEEE Elect. Dev. Lett. 27 911 (2006)
【非特許文献２】"Strained Si and Ge MOSFETs with High-K/Metal Gate Stack for High Mobility Dual Channel CMOS", O. Weber et al, IEEE IEDM Tech Dig, 137 (2005)
【非特許文献３】"Etude, Fabrication et Proprietes de Transport de Transistors CMOS associant un Dielectrique Haute Permittivite et un Canal de Conduction Haute Mobilite", O. Weber, PhD Thesis, CEA-LETI and INSA de Lyon (2005)
【発明の目的】
【０００６】
本発明は、ＣＭＯＳプロセスで、ＧｅのｐＭＯＳデバイスとＳｉのｎＭＯＳデバイスとを集積化する改良された方法を提供することを目的とする。
【発明の概要】
【０００７】
本発明は、添付された請求項に記載された方法に関する。好適な具体例が、独立請求項と、１またはそれ以上の従属請求項との組み合わせに記載される。
【０００８】
特に、本発明は、１またはそれ以上のｎＭＯＳＦＥＴデバイスと、１またはそれ以上のｐＭＯＳＦＥＴデバイスとを、同じ半導体基板（１）の上に作製する方法であって、
少なくとも１つの結晶Ｓｉ活性領域（２）と、少なくとも１つの結晶Ｇｅ活性領域（３）であって、絶縁領域（４）によって分離された活性領域を、基板の上に形成する工程と、
Ｓｉ活性領域の上にゲート（７）を、Ｇｅ活性領域の上にゲート（７’）を形成する工程と、
ゲートを形成した後に、Ｇｅ領域とＳｉ領域にドーパントを注入し、ソース領域とドレイン領域（５、６、５’、６’）を形成する工程と、
ドーパントを活性化する工程と、を含み、
ゲートの形成後で、注入工程の前に、少なくとも結晶Ｓｉ活性領域にアモルファス化工程が行われ、結晶Ｓｉ層の上にアモルファスＳｉ層を形成し、
アモルファスＳｉ層中のドーパントの活性化が、アモルファス層を固相再成長させるのに適した所定の温度で所定の時間、基板を活性化アニールする工程により行われ、
Ｇｅ領域中のドーパントの活性化が、同じ活性化アニール工程により行われることを特徴とする方法に関する。
【０００９】
Ｇｅ領域およびＳｉ領域にドーパントを注入し、ソース領域とドレイン領域を形成する工程は、Ｓｉ活性領域とＧｅ活性領域において、それぞれ、
ゲートスタックにより覆われていないＳｉ領域とＧｅ領域のそれぞれにハロ領域およびエクステンション領域を形成する第１注入工程と、これに続く、
ゲートの両側にスペーサを形成する工程と、これに続く、
ゲートスタックおよびスペーサにより覆われていないＳｉ領域とＧｅ領域のそれぞれに、ハロ領域／エクステンション領域より高いドーパント密度を有する高ドープ領域を形成する第２注入工程、により行われる。
【００１０】
アモルファス化工程は、Ｓｉ活性化領域に、Ｓｉイオン、Ｇｅイオン、または不純物イオンを注入して行われても良い。
【００１１】
同じ注入工程においてＧｅ活性領域にイオンが注入され、結晶Ｇｅ層の上にアモルファスＧｅ層が形成されても良い。
【００１２】
活性化アニール工程は、５００℃と９００℃の間の温度で行われ、より好適には５５０℃と７００℃の間の温度で行われても良い。更に好適には、活性化アニール工程は、６００℃と９００℃の間の温度で、５分より短い時間行われる。
【００１３】
Ｓｉ活性領域は、ＳｉｘＧｅ１−ｘ（ｘ＞８０％）の１またはそれ以上の層からなっても良い。Ｇｅ活性領域は、ＳｉｙＧｅ１−ｙ（ｙ＜２０％）の１またはそれ以上の層からなっても良い。
【００１４】
本発明は、ＳｉのｎＭＯＳとＧｅのｐＭＯＳの双方に役に立つ１回の活性化アニールを用いる。ＳｉのｎＭＯＳに対して固相再成長（ＳＰＥＲ：Solid Phase Epitaxial Regrowth）プロセスを用いることにより、ＳｉのｎＭＯＳに対する熱量は、ＧｅのｐＭＯＳと両立できるまで低くできる。Ｇｅのｎ型ドーパントの活性化と、Ｓｉの妥当なＳＰＥＲ速度は、５００℃の温度の実質的な下限を与え、Ｇｅの融点は、９３７℃の上限を与える。好ましい具体例では、活性化アニール温度は５００℃と９００℃の間であり、好適には５５０℃と７００℃の間である。これらの温度範囲内で、Ｓｉの結晶化に十分な時間は、Ｇｅ中のドーパントの活性化にも十分である。
【図面の簡単な説明】
【００１５】
【図１】本発明の方法が適用可能なデバイス構造を示す。
【発明の詳細な説明】
【００１６】
図１は、ＧｅのｐＭＯＳデバイスと、ＳｉのｎＭＯＳデバイスとを含むＣＭＯＳ構造を模式的に示す。Ｓｉ基板１中に、Ｓｉ活性領域２とＧｅ活性領域３が形成される。活性領域は、ＳｉＯ２からなる領域４により互いに分離および絶縁される。以下の詳細な説明と添付された請求項中において、「Ｓｉ活性領域」または「Ｓｉ層」の用語は、主にＳｉからなる領域として理解される。Ｓｉ活性領域は、例えば１またはそれ以上のＳｉｘＧｅ１−ｘ層（ｘ＞８０％）の積層であっても良い。同様に、「Ｇｅ活性領域」は、１またはそれ以上のＳｉｙＧｅ１−ｙ層（ｙ＜２０％）の積層を含むものと理解される。簡単にするために、「Ｓｉ」および「Ｇｅ」の用語が、この説明の残りの部分で使用される。
【００１７】
Ｓｉ領域２は、点線で示されたＳｉのｐウエルを含み、同様に、Ｇｅ領域３は（点線で示された）Ｇｅのｎウエルを含む。それらのウエルは、ゲート形成に先立つ、例えばドーピング注入工程、および／または、領域２および／または３の全てまたは一部のドープされた選択成長で形成されても良い。ゲートスタック７、７’とスペーサ８、８’は、ｎＭＯＳデバイスとｐＭＯＳデバイスの双方に存在する。ゲートスタック７、７’は、これ以降「ゲート」と呼ばれ、一方「ゲートスタック」の表現は、ゲートスタックのエッチングによるゲート形成前に形成された積層にとっておく。ｎドープ領域５、６はｎＭＯＳデバイスのソースおよびドレインであり、一方、ｐドープ領域５’、６’はｐＭＯＳデバイスのソースおよびドレインである。それらのソース領域とドレイン領域は、一般には、ゲート形成後に行われる注入工程により形成され、一般的な接合プロファイル（高ドープドレイン（ＨＤＤ）、低ドープドレイン（ＬＤＤ）、ハロ（ｈａｌｏ））を形成する。ソース領域とドレイン領域を形成するための注入は、Ｓｉ活性領域と、Ｇｅ活性領域に、別々に以下の工程を適用して行われる。
ゲートスタックにより覆われていないＳｉ領域とＧｅ領域のそれぞれに、ハロ（ｈａｌｏ）領域およびエクステンション領域を形成する第１注入工程。これに続く、
ゲートの両側にスペーサ（８）を形成する工程。これに続く、
ゲートスタックおよびスペーサにより覆われていないＳｉ領域とＧｅ領域のそれぞれに、ハロ領域／エクステンション領域より高いドーパント密度を有する高ドープ領域を形成する第２注入工程。
【００１８】
それらのドーパントは、アニール工程で活性化する必要がある。本発明では、アモルファスＳｉ層の固相再成長（ＳＰＥＲ）を通してＳｉ活性領域中のドーパントを活性化するアニール工程により、Ｓｉ活性領域とＧｅ活性領域の中でドーパントの活性化が同時に行われる。アニールは、いずれの場合もＧｅの融点より低い６００℃程度の温度で行われ、Ｇｅの溶融の危険性無しにＧｅ活性領域中のドーパントの活性化が行われる。
【００１９】
アモルファスＳｉ層を得るために、ゲート７の形成後（およびスペーサの形成前、およびエクステンション領域および／またはハロ領域を形成する第１注入工程前）に、Ｓｉ活性領域にアモルファス化工程が行われる。アモルファス化工程は、ソース領域とドレイン領域（５、６）を形成するために適用されるドーピング注入に先立って行うことができる。
【００２０】
分離工程として行われた場合、結晶Ｓｉ層のアモルファス化は、高エネルギーイオン、例えば不純物イオンまたはＳｉイオンまたはＧｅイオンを用いた層の注入により行われても良い。１×１０１４から１×１０１５イオン／ｃｍ２のドーズで、５から１００ｋｅＶのエネルギーのＧｅおよびＳｉが、アモルファス化を保証し、良好な短チャネルのトランジスタの小型化に用いられる。この結果、結晶Ｓｉ基板上にアモルファスＳｉ層が得られる。後に、ｐおよびｎドーパントがアモルファスＳｉに加えられ、ｐチャネルおよびｎソース／ドレイン領域を形成する。６００℃周辺の温度でアモルファス層をアニールすることで、短いアニール時間（約５分）で、アモルファスＳｉ中のドーパントを十分に活性化できる。
【００２１】
深いＳ／Ｄトランジスタパンチスルーを防止するために、アモルファス層の深さは、接合ドーパントプロファイルだけでなく、下方のハロプロファイルをも含む必要がある。再成長中、接合とハロのドーパントは、高度に活性化され、良好な短チャネルトランジスタ特性を確実にする。アモルファス注入のエネルギーは、ドーパントが金属ゲートスタックを貫通するのを避けるように、注意深く選択されなければならない。
【００２２】
ＳＰＥＲフローのために熱量は、最小のドーパント拡散となるように制限される。概念的には、アニール時間は、アモルファス化された半導体を実質的に結晶化するように選択される。正確な熱量は、結晶化される膜厚と固相再成長の速度に依存する。アンドープのＳｉでは、固相再成長速度は、（３．６８×１０８ｃｍ／ｓ）ｅｘｐ［（２．７６ｅＶ）／ｋＢＴ］で与えられる。ここで、ｋＢはボルツマン定数、Ｔは絶対温度である。これは、G L Olson および J A Rothの、Materials Science Report 3, 1 (1988)による。例として、６００℃で、ＳＰＥＲ速度が２６ｎｍ／ｍｉｎの場合、１００ｎｍのアモルファスＳｉ層を結晶化するために、４分より僅かに短い時間が必要であろう。５５０℃では、同じ１００ｎｍの層に必要な時間は約４０分に増加し、６５０℃では、この時間は１分より短くなる。一方、ＳＰＥＲの正確な速度は、不純物濃度や結晶方位より変化するが、概念は同様である。
【００２３】
深いＧｅまたはＳｉのプレアモルファス化に関連したＳＰＥＲ再成長の長所の１つは、良好な短チャネルトランジスタ特性が得られる、接合および接合プロファイルの下方のハロドーパントの高い活性化である。従来のより高温の活性化アニールに対する、ＳＰＥＲによるドーパント活性化の第２の長所は、ずっと低い熱量で、ドーパントの活性速度がより高くなることである。Ｓｉの典型的なＳＰＥＲ温度である５５０℃から７５０℃において、ドーパントの拡散は非常に遅く、典型的なアニール時間の間、本質的に拡散は起きない。アモルファス／結晶の界面はドーパント原子を通って移動するため、Ｓｉ中に固溶するドーパントに比較して、より多くの量のドーパントが置換位置に取り込まれる。この理由のため、ＳＰＥＲで達成されるドーパントの活性化は、準安定と呼ばれる。再結晶化が完了した後に、更に追加の熱量が、ドーパントの脱活性化（de-activation）のために導入される。換言すれば、系は、準安定な活性状態から、シリコン中のドーパント固溶度により制限される活性化に緩和される。Ｓｉ中での従来（非ＳＰＥＲ）の活性化では、より高い温度が、ドーパントを電気的に活性な位置に移動させるのに使用されなければならない。更に、それらの高温は、望まない拡散をもたらす。
【００２４】
例えば、D P Brunoらの"Germanium: The Past and Possibly A Future Material for Microelectronics, ECS Trans 11 (4), 479 (2007)によれば、ゲルマニウムでは、ｐ型に対する典型的なドーパントはＢおよびＧａであり、ｎ型に対してはＰ、Ａｓ、およびＳｂである。ＧｅのｐＭＯＳデバイスでは、（低ドープドレイン（ＬＤＤ）として知られる）エクステンションや、（高ドープドレイン（ＨＤＤ）として知られる）ソース／ドレイン注入に、一般にＢが使用される。技術的に関連したドーズと条件では、４００℃程度の温度であっても、Ｂは本質的に拡散せず良く活性化する。砒素および／またはリンは、深いウエル、浅いウエル、アンチパンチスルー、およびＶＴ調整として知られる注入を含むウエルに対して、ハロと同様に使用される。Ｇｅに対するｎ型ドーパントの高活性化／最小拡散の問題は高ドーズ（＞５×１０１９ｃｍ−３）に対して解決されていないが、ウエルに必要とされるドーズは一般に約１×１０１８ｃｍ−３より低く、ハロに必要とされるドーズは一般に２×１０１９ｃｍ−３より低い。これらの濃度において、ＰとＡｓの双方は、５５０℃または６００℃のような低温で、本質的に拡散することなく、極めて良好に活性化する。
【００２５】
好適な具体例では、Ｓｉのアモルファス化は、Ｇｅ活性領域を保護しながら例えばＧｅイオンをＳｉ活性領域に注入することにより行われるため、Ｇｅ活性領域は、アモルファス化注入の影響を受けない。代わりに、Ｇｅ活性領域が保護されず、同様にアモルファス化注入がＧｅ領域に行われることにより、Ｇｅ領域の追加のアモルファス化が行われる。この場合、正しいアニール条件の下で、ＳＰＥＲ活性化は、Ｓｉ領域だけでなく、Ｇｅ領域でも起きる。
【００２６】
見積りのために、以下の表は、Ｓｉ中の計算されたＳＰＥＲ速度と、アンドープまたは低ドープの１００ｎｍアモルファスＳｉ層を活性化するための見積もられたＳＰＥＲアニール時間を示す。高ドープ層では、成長速度は他の影響により異なる。本発明では、６００℃と９００℃の間の温度での活性化アニールにより、５分より短い時間ドーパントの活性化ができる。
【００２７】
2009278084.tif 000003
【００２８】
見積りのために、以下の表は、Ｇｅ中の計算されたＳＰＥＲ速度と、１００ｎｍのアモルファスＧｅ層を活性化するための見積もられたＳＰＥＲアニール時間を示す。T E HaynesらのPhysical Review B 51, 7762 (1995)によれば、アンドープＧｅ層では、ＳＰＥＲ速度は、（４．４５×１０１８ｎｍ／ｍｉｎ）ｅｘｐ［−（２．１９ｅＶ）／ｋＢＴ］で与えられる。ここで、ｋＢはボルツマン定数、Ｔは絶対温度である。それらの速度はＳｉより極めて速く、Ｓｉを結晶化するのに十分なアニール時間であれば、Ｇｅも結晶化することがわかる。
【００２９】
2009278084.tif 000004
【プロセス工程の好ましい具体例】
【００３０】
以下の表は、本発明の好ましい具体例にかかる工程の概略であり、コメントまたは選択肢を右欄に示している。本発明は、この例示のプロセスフローに限定されるものではない。本発明は、アモルファス化工程の存在と、ＳＰＥＲ条件での活性化アニールにより特徴づけられる。
【００３１】
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【図１】
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【外国語明細書】
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