(57)【要約】【課題】ハザード信号が残存するのを抑制することが可能な表示装置を提供する。【解決手段】この表示装置は、デコード回路３ｂと、デコード回路３ｂからの出力信号に発生したハザード信号を、デコード回路３ｂからの出力信号を用いて除去するハザード信号除去回路３ｃと、ハザード信号除去回路３ｃからの出力信号により駆動される画素１００とを備えている。【選択図】図４
2009116047.tif 000002
【特許請求の範囲】
【請求項１】
デコード回路と、
前記デコード回路からの出力信号に発生したハザード信号を、前記デコード回路からの出力信号を用いて除去するハザード信号除去回路と、
前記ハザード信号除去回路からの出力信号により駆動される表示部とを備えた、表示装置。
【請求項２】
前記ハザード信号除去回路は、外部からの信号を用いずに、前記デコード回路からの出力信号のみを用いてハザード信号を除去するように構成されている、請求項１に記載の表示装置。
【請求項３】
前記ハザード信号除去回路は、前記デコード回路からの出力信号と、前記デコード回路からの出力信号を遅延させた信号とを用いて前記ハザード信号を除去するように構成されている、請求項１または２に記載の表示装置。
【請求項４】
前記ハザード信号除去回路は、
前記デコード回路からの複数の出力信号のうち、第１出力信号と、前記第１出力信号の前後の第２出力信号および第３出力信号とが入力される論理和回路と、
前記論理和回路からの出力信号を遅延させる第１遅延回路と、
前記第１出力信号と、前記第１遅延回路からの出力信号とが入力される第１論理積回路とを含む、請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
前記論理和回路は、
前記第１出力信号、前記第２出力信号および前記第３出力信号が入力される第１論理和否定回路と、
前記第１論理和否定回路からの出力を反転させる第１反転回路とを含む、請求項４に記載の表示装置。
【請求項６】
前記論理和回路は、
前記第１出力信号および前記第２出力信号が入力される第２論理和否定回路と、
前記第３出力信号が入力される第２反転回路と、
前記第２論理和否定回路からの出力信号と、前記第２反転回路からの出力信号とが入力される否定論理和回路とを含む、請求項４に記載の表示装置。
【請求項７】
前記ハザード信号除去回路は、
前記デコード回路からの出力信号が入力される第２遅延回路と、
前記デコード回路からの出力信号と、前記第２遅延回路からの出力信号とが入力される第２論理積回路とを含む、請求項１〜３のいずれか１項に記載の表示装置。
【請求項８】
前記第２遅延回路は、直列接続された偶数段のインバータからなる、請求項７に記載の表示装置。
【請求項９】
前記ハザード信号除去回路は、
複数のインバータが直列接続された主回路と、
前記主回路の第１ノードから分岐するとともに前記主回路の第２ノードにおいて前記主回路と合流するように設けられた第３遅延回路とを含み、
前記主回路の出力信号と前記第３遅延回路の出力信号とは、前記第２ノードにおいて同一の論理値である、請求項１〜３のいずれか１項に記載の表示装置。
【請求項１０】
前記主回路の第１ノードにおける信号の論理値と前記主回路の第２ノードにおける信号の論理値とが同一であり、
前記第３遅延回路は、直列接続された偶数段のインバータからなる、請求項９に記載の表示装置。
【請求項１１】
前記表示部は、記憶素子を有する画素を含む、請求項１〜１０のいずれかに記載の表示装置。
【請求項１２】
前記デコード回路および前記ハザード信号除去回路は、前記表示部を構成する半導体素子が形成された基板上に形成されている、請求項１〜１１のいずれかに記載の表示装置。
【請求項１３】
デコード回路と、
前記デコード回路からの出力信号に発生したハザード信号を、前記デコード回路からの出力信号を用いて除去するハザード信号除去回路とを備えた、表示装置の駆動回路。
【請求項１４】
デコード回路と、
前記デコード回路からの出力信号に発生したハザード信号を、前記デコード回路からの出力信号を用いて除去するハザード信号除去回路と、
前記ハザード信号除去回路からの出力信号により駆動される表示部とを含む、表示装置を備えた、電子機器。
【請求項１５】
デコード回路と、前記デコード回路からの出力信号に発生したハザード信号を、前記デコード回路からの出力信号を用いて除去するハザード信号除去回路と、前記ハザード信号除去回路からの出力信号により駆動される表示部とを備えた表示装置の駆動方法であって、
前記ハザード信号除去回路により、ハザード信号を前記デコード回路からの出力信号を用いて除去するステップと、
前記ハザード信号が除去された前記デコード回路からの出力信号により、前記表示部を駆動するステップとを備えた、表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置、表示装置の駆動回路、電子機器および表示装置の駆動方法に関し、特に、デコード回路を備えた表示装置、表示装置の駆動回路、電子機器および表示装置の駆動方法に関する。
【背景技術】
【０００２】
従来、デコード回路を備えた表示装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１では、各画素にメモリが内蔵された表示装置が開示されている。この表示装置では、画素のデータを書き換えない場合には、各画素に内蔵されたメモリがデータを保持しているので、メモリからデータを読み出すことが可能である。また、画素のデータを書き換える場合には、デコード回路によって選択した画素のデータのみを書き換えることが可能である。このような構成により、表示装置を駆動するための消費電流を削減することが可能である。
【０００４】
しかしながら、上記特許文献１のように、デコード回路によって画素を選択するとともに、選択した画素のデータを書き換える場合には、デコード回路と画素との間の回路における配線容量および抵抗などの影響により、デコード回路から出力される信号に意図しないハザード信号が生じる場合がある。ここで、ハザード信号とは、上記配線容量および抵抗などの影響により生じる極短時間のパルス幅を有するパルスである。ハザード信号が生じた場合、たとえば、本来ＬレベルであるタイミングでＨレベルが入力されてしまう。このハザード信号が生じた場合には、画素を誤って選択してしまうことなどに起因して、誤った表示が行われる場合があるという不都合がある。
【０００５】
そこで、従来、上記のような不都合を解消するために、ハザード信号とタイミングを合わせた外部からの信号によってハザード信号を除去する構成が提案されている。
【０００６】
【特許文献１】特開２００７−１４７９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した従来の提案された構成では、デコード回路から出力された信号は、デコード回路から遠い位置においては、デコード回路と画素との間の回路における配線容量および抵抗などの影響をより受けてしまうので、ハザード信号のパルス幅が大きくなる場合がある。この場合には、上記従来の提案された構成では、外部からの信号とハザード信号とのタイミングを合わせるのが困難であるので、ハザード信号を除去することが困難である。このため、ハザード信号が残存してしまう場合があるという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ハザード信号が残存するのを抑制することが可能な表示装置、表示装置の駆動回路、電子機器および表示装置の駆動方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
この発明の第１の局面による表示装置は、デコード回路と、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去するハザード信号除去回路と、ハザード信号除去回路からの出力信号により駆動される表示部とを備えている。
【００１０】
この第１の局面による表示装置では、上記のように、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去するハザード信号除去回路を設けることによって、外部からの信号を与えることなくハザード信号を除去することができる。これにより、ハザード信号と外部からの信号とのタイミングを合わせる必要がないので、容易にハザード信号を除去することができる。したがって、ハザード信号が残存するのを抑制することができる。また、ハザード信号が除去された信号により表示部を駆動することによって、ハザード信号に起因して画素を誤って選択してしまうのを抑制することができるので、誤った表示が行われるのを抑制することができる。
【００１１】
上記第１の局面による表示装置において、好ましくは、ハザード信号除去回路は、外部からの信号を用いずに、デコード回路からの出力信号のみを用いてハザード信号を除去するように構成されている。このように構成すれば、外部からの信号を与えることなく容易にハザード信号を除去することができる。
【００１２】
上記第１の局面による表示装置において、好ましくは、ハザード信号除去回路は、デコード回路からの出力信号と、デコード回路からの出力信号を遅延させた信号とを用いてハザード信号を除去するように構成されている。このように構成すれば、遅延量を適切に設定することによって、デコード回路からの出力信号のハザード信号と、デコード回路からの出力信号を遅延させた信号のハザード信号とのタイミングを確実にずらすことができる。したがって、これらの信号（ハザード信号および遅延されたハザード信号）の論理積をとることなどにより、ハザード信号を除去することができる。これにより、ハザード信号と外部からの信号とのタイミングを合わせるなどの設定を行う必要がないので、容易にハザード信号を除去することができる。
【００１３】
上記第１の局面による表示装置において、好ましくは、ハザード信号除去回路は、デコード回路からの複数の出力信号のうち、第１出力信号と、第１出力信号の前後の第２出力信号および第３出力信号とが入力される論理和回路と、論理和回路からの出力信号を遅延させる第１遅延回路と、第１出力信号と、第１遅延回路からの出力信号とが入力される第１論理積回路とを含む。このように構成すれば、論理和回路の出力信号を第１〜第３出力信号が合わさったパルス幅の長い波形（第１出力信号のパルス幅が第２出力信号および第３出力信号の分だけ前後に延びたパルス波形）にすることができる。これにより、論理和回路の出力信号を遅延させた場合にも、その遅延信号のパルスが、第１出力信号のパルスを含むようにすることができる。したがって、第１出力信号と、第１遅延回路からの出力信号とを第１論理積回路に入力することによって、第１出力信号の波形を残しながら、ハザード信号のみを除去することができる。なお、第１出力信号と、第１出力信号を遅延させた信号とでは、遅延させた時間分パルスがずれてしまうので、それらの論理積をとった場合には、遅延させた時間幅の分だけ信号のパルス幅が小さくなってしまう。その一方、第１〜第３出力信号の論理和をとってから遅延させる構成では、第１出力信号と、第１出力信号を遅延させた信号との論理積をとる場合と異なり、信号のパルス幅が小さくなるのを抑制しながらハザード信号を除去することができる。
【００１４】
上記ハザード信号除去回路が論理和回路と第１遅延回路と論理積回路とを含む構成において、好ましくは、論理和回路は、第１出力信号、第２出力信号および第３出力信号が入力される第１論理和否定回路と、第１論理和否定回路からの出力を反転させる第１反転回路とを含む。このように構成すれば、３入力の１つの第１論理和否定回路と第１反転回路とにより論理和回路を構成することができるので、回路構成を簡素化することができる。また、第１論理和否定回路により負論理に反転された信号を、第１反転回路により正論理に戻すことができる。
【００１５】
上記ハザード信号除去回路が論理和回路と第１遅延回路と第１論理積回路とを含む構成において、好ましくは、論理和回路は、第１出力信号および第２出力信号が入力される第２論理和否定回路と、第３出力信号が入力される第２反転回路と、第２論理和否定回路からの出力信号と、第２反転回路からの出力信号とが入力される否定論理和回路とを含む。このように構成すれば、２入力の論理和回路（第２論理和否定回路および否定論理和回路）を用いて論理和回路を構成することができるので、３入力の論理和回路（第１論理和否定回路）を用いる場合に比べて、論理和回路の出力のバラツキを生じにくくすることができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、ハザード信号除去回路は、デコード回路からの出力信号が入力される第２遅延回路と、デコード回路からの出力信号と、第２遅延回路からの出力信号とが入力される第２論理積回路とを含む。このように構成すれば、第２遅延回路により、デコード回路からの出力信号のハザード信号と、第２遅延回路からの出力信号のハザード信号とのタイミングをずらすことができる。また、互いにタイミングがずらされたハザード信号を第２論理積回路に入力することにより、ハザード信号に対応する信号を第２論理積回路から出力される信号から除去することができる。
【００１７】
この場合、好ましくは、第２遅延回路は、直列接続された偶数段のインバータからなる。このように構成すれば、デコード回路からの出力信号を容易に遅延させることができる。
【００１８】
上記第１の局面による表示装置において、好ましくは、ハザード信号除去回路は、複数のインバータが直列接続された主回路と、主回路の第１ノードから分岐するとともに主回路の第２ノードにおいて主回路と合流するように設けられた第３遅延回路とを含み、主回路の出力信号と第３遅延回路の出力信号とは、第２ノードにおいて同一の論理値である。このように構成すれば、第２ノードにおいて、主回路の信号に含まれるハザード信号と、第３遅延回路から出力される遅延された信号に含まれるハザード信号とを互いにタイミングをずらした状態で衝突させることができる。この衝突により、ハザード信号の強度を弱めることができる。この弱められたハザード信号がインバータに入力されることによって、主回路の信号に含まれるハザード信号を除去することができる。
【００１９】
この場合、好ましくは、主回路の第１ノードにおける信号の論理値と主回路の第２ノードにおける信号の論理値とが同一であり、第３遅延回路は、直列接続された偶数段のインバータからなる。このように構成すれば、第３遅延回路により容易に信号を遅延させることができるとともに、その遅延させた信号と主回路の信号とを同一の論理値で衝突させることができる。
【００２０】
上記第１の局面による表示装置において、好ましくは、表示部は、記憶素子を有する画素を含む。このように構成すれば、画素のデータを書き換えない際には、記憶素子のスタンバイ時に消費される電流と同程度の消費電流ですむので、表示装置の消費電力が大きくなるのを抑制することができる。
【００２１】
上記第１の局面による表示装置において、デコード回路およびハザード信号除去回路は、表示部を構成する半導体素子が形成された基板上に形成されていてもよい。
【００２２】
この発明の第２の局面による表示装置の駆動回路は、デコード回路と、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去するハザード信号除去回路とを備えている。
【００２３】
この第２の局面による表示装置の駆動回路では、上記のように、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去するハザード信号除去回路を設けることによって、外部からの信号を与えることなくハザード信号を除去することができる。これにより、ハザード信号と外部からの信号とのタイミングを合わせる必要がないので、容易にハザード信号を除去することができる。したがって、ハザード信号が残存するのを抑制することができる。
【００２４】
この発明の第３の局面による電子機器は、デコード回路と、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去するハザード信号除去回路と、ハザード信号除去回路からの出力信号により駆動される表示部とを含む、表示装置を備えている。
【００２５】
この第３の局面による電子機器では、上記のように、上記第１の局面による表示装置を設けることによって、表示部に誤った表示が行われるのを抑制することができるので、表示部の表示品質の良い電子機器を得ることができる。
【００２６】
この発明の第４の局面による表示装置の駆動方法は、デコード回路と、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去するハザード信号除去回路と、ハザード信号除去回路からの出力信号により駆動される表示部とを備えた表示装置の駆動方法であって、ハザード信号除去回路により、ハザード信号をデコード回路からの出力信号を用いて除去するステップと、ハザード信号が除去されたデコード回路からの出力信号により、表示部を駆動するステップとを備えている。
【００２７】
この第４の局面による表示装置の駆動方法では、上記のように、ハザード信号除去回路により、デコード回路からの出力信号に発生したハザード信号を、デコード回路からの出力信号を用いて除去することによって、外部からの信号を与えることなくハザード信号を除去することができる。これにより、ハザード信号と外部からの信号とのタイミングを合わせる必要がないので、容易にハザード信号を除去することができる。したがって、ハザード信号が残存するのを抑制することができる。また、ハザード信号が除去された信号により表示部を駆動することによって、ハザード信号に起因して画素を誤って選択してしまうのを抑制することができるので、誤った表示が行われるのを抑制することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２９】
（第１実施形態）
図１は、本発明の第１実施形態による表示装置の全体構成を示す平面図である。図２は、図１に示した表示装置の１つの画素に対応する駆動回路の機能ブロック図である。図３は、図２に示した画素の詳細構造を説明するための回路図である。図４は、図２に示したハザード信号除去回路の詳細構造を示す回路図である。まず、図１〜図４を参照して、第１実施形態による表示装置の構造を説明する。
【００３０】
第１実施形態による表示装置は、図１に示すように、基板１と、表示領域２と、Ｙ駆動回路３と、Ｘ駆動回路４と、４つの反転回路５ａ〜５ｄと、信号入力端子６と、２つの対向電極パッド７とにより構成されている。以下、詳細に説明する。
【００３１】
図１に示すように、後述する複数の画素１００（図２参照）が配置される矩形状の表示領域２には、Ｙ駆動回路３に接続されるＹゲート線８が配置されるとともに、Ｘ駆動回路４に接続されるＸゲート線９が配置されている。また、反転回路５ａ〜５ｄは、矩形状の表示領域２の４隅に１つずつ配置されており、それぞれ、信号線１０および信号線１１によって接続されている。なお、信号線１０には、反転回路５ａ〜５ｄによって論理が反転する前の信号が供給されるとともに、信号線１１には、反転回路５ａ〜５ｄによって論理が反転された信号が供給されるように構成されている。また、信号入力端子６には、後述する画素電極１３１（図３参照）に信号を入力する端子６ａが含まれており、端子６ａは、反転回路５ａ、５ｂ、５ｃおよび５ｄに接続されている。また、端子６ａは、対向電極パッド７に接続されている。また、信号線１０および信号線１１は、それぞれ、配線１２および配線１３と後述するトランスミッションゲート１２１およびトランスミッションゲート１２２（図３参照）とを介して、画素１００の画素電極１３１に接続されるように構成されている。
【００３２】
Ｙ駆動回路３およびＸ駆動回路４は、表示領域２内の画素１００（図２参照）を選択するとともに、選択した画素１００に対してデータ信号を入力するための回路である。また、矩形状の表示領域２には、複数の画素１００がマトリックス状に配置されている。また、表示領域２には、それぞれの画素１００に対応する複数行のＹゲート線８がＹ駆動回路３から接続されている。また、表示領域２には、それぞれの画素１００に対応する複数列のＸゲート線９がＸ駆動回路４から接続されている。このＹゲート線８およびＸゲート線９により画素１００を選択することが可能である。
【００３３】
また、信号入力端子６には、画素１００のオン（表示）／オフ（非表示）を切り替えるための信号を入力する端子６ａが含まれている。端子６ａに入力された信号は、全ての画素１００に共通して用いられる共通電極１３２（図３参照）に印加される電圧信号、および、１つの画素１００に個々に設けられる画素電極１３１（図３参照）に印加される電圧信号である。また、端子６ａは、４つの反転回路５ａ〜５ｄと、対向電極パッド７とに接続されている。したがって、反転回路５ａ〜５ｄと対向電極パッド７とには、同一の電圧値（絶対値）を有する信号が入力される。
【００３４】
また、反転回路５ａ〜５ｄは、矩形状の表示領域２の４隅に１つずつ配置されているとともに、隣り合う２つの反転回路５ａ〜５ｄは、配線１０および配線１１によって接続されている。なお、配線１０には、反転回路５ａ〜５ｄによって論理が反転する前の信号が入力されるとともに、配線１１は、反転回路５ａ〜５ｄによって論理が反転された信号が入力される。また、配線１０および配線１１は、それぞれ、配線１２および配線１３により画素１００の画素電極１３１（図３参照）と接続されている。これにより、画素１００の画素電極１３１に画素１００のオン（表示）／オフ（非表示）を切り替えるための信号（互いに論理が反転された信号）が入力される。また、対向電極パッド７は、画素１００の共通電極１３２に接続されている。
【００３５】
また、図２に示すように、Ｙ駆動回路３は、制御回路（図示せず）から出力されるＹアドレス信号が入力されるラッチ回路３ａと、ラッチ回路３ａの出力信号に対応したＹゲート線８にＨレベルの信号を入力するデコード回路３ｂとを含んでいる。また、第１実施形態では、デコード回路３ｂの出力信号は、デコード回路３ｂからの出力信号に生じた意図しない信号（ハザード信号）を除去するためのハザード信号除去回路３ｃを介して画素１００に入力されている。なお、デコード回路３ｂおよびハザード信号除去回路３ｃは、画素１００を構成する半導体素子（図示せず）が形成された基板１上に形成されている。このハザード信号除去回路３ｃの構成は、後に詳細に説明する。なお、図２においてＹアドレス信号を入力する線は一本の線として図示している。
【００３６】
また、Ｘ駆動回路４は、制御回路（図示せず）から出力されるＸアドレス信号が入力されるラッチ回路４ａと、ラッチ回路４ａの出力信号が入力されるデコード回路４ｂと、制御回路（図示せず）から出力されるデータ信号が入力されるラッチ回路４ｃと、ラッチ回路４ｃからの出力信号が入力されるバッファ回路４ｄと、サンプルホールド回路４ｅとを含んでいる。また、第１実施形態では、デコード回路４ｂの出力信号は、ハザード信号除去回路３ｃと同様に構成されたハザード信号除去回路４ｆを介して画素１００に入力されている。なお、デコード回路４ｂおよびハザード信号除去回路４ｆは、画素１００を構成する半導体素子（図示せず）が形成された基板１上に形成されている。また、サンプルホールド回路４ｅからの出力信号がデータ線１４を介して画素１００に入力されている。データ線１４は、ビット線１４ａおよび相補ビット線１４ｂ（図３参照）からなり、ビット線１４ａおよび相補ビット線１４ｂには、互いに論理が反転したデータ信号が入力される。なお、図２においてＸアドレス信号を入力する線は一本の線として図示している。
【００３７】
また、図２に示すように、制御回路（図示せず）から出力されるクロック信号がラッチ回路３ａ、４ａおよび４ｃに入力されている。クロック信号は、具体的には、ＷＥ（ライトイネーブル）信号と、ＣＥ（チップイネーブル）信号とが入力される論理積回路１５の出力信号である。ＷＥ信号は、画素１００のデータの書き換えの有無に拘わらず、データの書換周期に対応した矩形波の信号である。また、ＣＥ信号は、画素１００のデータの書き換えを行う場合にのみ、データの書換に必要な時間の間アクティブになる信号である。
【００３８】
画素１００のデータを書き換える際には、アクティブなクロック信号がラッチ回路３ａ、４ａおよび４ｃに入力されるとともに、ラッチ回路３ａ、４ａおよび４ｃのデータが書き換えられる。また、非アクティブなクロック信号がラッチ回路３ａ、４ａおよび４ｃに入力された場合には、ラッチ回路３ａ、４ａおよび４ｃは、直前のデータをラッチ（ホールド）する。このように、クロック信号は、ラッチ回路３ａ、４ａおよび４ｃのデータの書換の有無および書換の周期を決定している。
【００３９】
また、デコード回路４ｂの出力信号と、クロック信号を遅延回路１６を介して遅延させた信号とが入力される論理積回路４ｇの出力信号が画素１００に入力されている。また、サンプルホールド回路４ｅは、論理積回路４ｇの出力信号（遅延した信号）によりトランジスタ４ｈのゲートを開けることにより、データ信号が書き込まれるタイミングを遅らせている。これにより、書き込もうとしているデータ信号の直前のデータ信号が誤って画素１００に書き込まれるのを抑制している。
【００４０】
ここで、第１実施形態では、図４に示すように、ハザード信号除去回路３ｃは、１つの論理積否定回路３ｄと、遅延回路３ｅと、１つのインバータ３ｆとを含んでいる。また、遅延回路３ｅは、直列に接続された４つのインバータ３ｇから構成されている。図５に示すように、この遅延回路３ｅは、ハザード信号のパルス幅Ｔ１よりも大きい時間幅Ｔ２の分、信号を遅延させることが可能なように構成されている。これにより、遅延前の信号のハザード信号と遅延後の信号のハザード信号とのタイミングをずらすことが可能である。また、論理積否定回路３ｄには、画素１００に対応するＹゲート線８の出力信号と、その出力信号を遅延回路３ｅを介して遅延させた遅延信号とが入力される。図５に示すように、Ｙゲート線の出力信号（遅延しない信号）と、遅延信号とを論理積否定回路３ｄに入力することによって、ハザード信号に対応する信号を論理積否定回路３ｄからの出力信号から除去することが可能である。なお、インバータ３ｆは、論理積否定回路３ｄにより負論理に反転された信号を正論理に戻すために設けられている。また、ハザード信号除去回路４ｆの構成は、ハザード信号除去回路３ｃの構成と同様であるので、詳細な説明を省略する。
【００４１】
次に、図３を参照して、画素１００の構造の詳細について説明する。
【００４２】
図３に示すように、画素１００は、スタティック型のメモリ回路１１０と、選択回路１２０と、液晶素子１３０とを含んでいる。
【００４３】
メモリ回路１１０は、ｎチャネル型のトランジスタ１１１、１１２，１１３および１１４と、インバータ１１５および１１６とを含んでいる。トランジスタ１１１は、ゲート、ソースおよびドレインが、それぞれ、Ｙゲート線８、ビット線１４ａ、および、トランジスタ１１２のソースに接続されている。また、トランジスタ１１２は、ゲート、ソースおよびドレインが、それぞれ、Ｘゲート線９、トランジスタ１１１のドレイン、および、インバータ１１５の入力端子に接続されている。また、トランジスタ１１３は、ゲート、ソースおよびドレインが、それぞれ、Ｘゲート線９、インバータ１１６の入力端子、および、トランジスタ１１４のドレインに接続されている。また、トランジスタ１１４は、ゲート、ソースおよびドレインが、それぞれ、Ｙゲート線８、相補ビット線１４ｂ、および、トランジスタ１１５のソースに接続されている。また、インバータ１１５の出力がインバータ１１６に入力されており、インバータ１１６の出力がインバータ１１５に入力されている。このインバータ１１５および１１６によりデータを記憶（メモリ）することが可能である。
【００４４】
このメモリ回路１１０では、Ｘゲート線９およびＹゲート線８が共にＨレベルになった場合に、トランジスタ１１１〜１１４がオンするとともに、ビット線１４ａおよび相補ビット線１４ｂに供給された信号（データ）がインバータ１１５および１１６により記憶されるように構成されている。また、Ｘゲート線９またはＹゲート線８がＬレベルになった場合にも、インバータ１１５および１１６によりデータが保持される。
【００４５】
また、選択回路１２０は、ｐチャネルトランジスタとｎチャネルトランジスタとが並列に接続された一対のトランスミッションゲート１２１および１２２と、オン信号およびオフ信号をそれぞれ出力する一対の信号線１２および１３とを含んでいる。
【００４６】
また、トランスミッションゲート１２１および１２２のそれぞれの入力端子には、信号線１２および１３が接続されている。また、トランスミッションゲート１２１のｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれのゲートには、インバータ１１６およびインバータ１１５からの出力信号が入力されるように構成されている。また、トランスミッションゲート１２２のｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれのゲートには、インバータ１１５およびインバータ１１６からの出力信号が入力されるように構成されている。すなわち、インバータ１１５の出力がＨレベルの場合には、トランスミッションゲート１２２が開くとともに、信号線１３のオフ信号が画素電極１３１に入力される。また、インバータ１１６の出力がＨレベルの場合には、トランスミッションゲート１２１が開くとともに、信号線１１のオン信号が画素電極１３１に入力される。
【００４７】
また、液晶素子１３０は、１つの画素１００に対応して配置される１つの画素電極１３１と、画素電極１３１に対向して配置される１つの共通電極１３２と、画素電極１３１および共通電極１３２の間に配置される液晶１３３とを含んでいる。また、共通電極１３２は、複数の画素電極１３１に共通して用いられている。
【００４８】
次に、図１〜図５を参照して、本発明の第１実施形態による表示装置の動作について説明する。
【００４９】
まず、図２に示すＹ駆動回路３において、制御回路（図示せず）から出力されるアドレス信号がラッチ回路３ａを介してデコード回路３ｂに入力される。また、デコード回路３ｂは、アドレス信号に対応したＹゲート線８をＨレベルにする。これにより、図３に示すＨレベルのＹゲート線８にゲートが接続されるトランジスタ１１１およびトランジスタ１１４がオン状態となる。なお、第１実施形態では、デコード回路３ｂからの出力信号に生じたハザード信号がハザード信号除去回路３ｃによって除去された後に画素１００に入力される。
【００５０】
ここで、第１実施形態によるハザード信号除去回路３ｃの動作としては、まず、図４に示すように、デコード回路３ｂからの出力信号は、４つのインバータ３ｇが直列接続されてなる遅延回路３ｅにより遅延される。これにより、図５に示すように、この遅延された信号のハザード信号と、遅延されていない信号のハザード信号とのタイミングがずらされる。また、デコード回路３ｂからの出力信号（遅延されていない信号）と、遅延された信号とが論理積否定回路３ｄに入力されることによって、両方の信号がＨレベルである場合のみ論理積否定回路３ｄから出力される。したがって、互いにタイミングがずらされたハザード信号は、論理積否定回路３ｄの出力信号から除去される。また、論理積否定回路３ｄにより負論理に反転された信号は、インバータ３ｆにより正論理に戻される。
【００５１】
次に、図２に示すＸ駆動回路４において、制御回路（図示せず）から出力されるアドレス信号がデコード回路４ｂに入力される。また、デコード回路４ｂは、アドレス信号に対応したＸゲート線９をＨレベルにする。これにより、図３に示すＸゲート線９にゲートが接続されるトランジスタ１１２およびトランジスタ１１３がオン状態となる。なお、第１実施形態では、デコード回路４ｂからの出力信号に生じたハザード信号がハザード信号除去回路４ｆによって除去された後に画素１００に入力される。
【００５２】
また、図２に示すように、制御回路（図示せず）から出力されるデータ信号（信号Ｄおよび信号／Ｄ）が、サンプルホールド回路４ｅに入力されるとともに、サンプルホールド回路４ｅからの出力は、画素１００に出力される。そして、信号Ｄおよび信号／Ｄは、図３に示すビット線（ビット線１４ａおよび相補ビット線１４ｂ）を介して、インバータ１１５および１１６に入力される。このインバータ１１５および１１６により、データ信号が記憶される。
【００５３】
また、図３に示すように、信号線１２および１３には、それぞれ、画素電極１３１に入力される信号Ｆおよび信号／Ｆが入力されている。また、図３に示す共通電極１３２には、画素電極１３１に入力される信号と同じ信号Ｆが入力される。
【００５４】
ここで、インバータ１１６の出力がＨレベルである場合には、トランスミッションゲート１２１がオン状態となるとともに、トランスミッションゲート１２２がオフ状態となる。これにより、画素電極１３１には、信号線１２から信号Ｆが入力される。すなわち、画素電極１３１および共通電極１３２に信号Ｆが入力されている状態となるので、画素電極１３１と共通電極１３２との電位差がなくなる。これにより、液晶１３３はオフ状態になる。また、インバータ１１５の出力がＨレベルである場合には、トランスミッションゲート１２１がオフ状態となるとともに、トランスミッションゲート１２２がオン状態となる。これにより、画素電極１３１には、信号線１３から信号／Ｆが入力される。すなわち、画素電極１３１および共通電極１３２に、それぞれ、信号／Ｆおよび信号Ｆが入力されている状態となるので、画素電極１３１と共通電極１３２との電位差が生じる。これにより、液晶１３３はオン状態になる。第１実施形態では、このようにして画素１００が駆動される。
【００５５】
第１実施形態では、上記のように、デコード回路３ｂからの出力信号に発生したハザード信号を、デコード回路３ｂからの出力信号を用いて除去するハザード信号除去回路３ｃを設けることによって、外部からの信号を与えることなくハザード信号を除去することができる。これにより、ハザード信号と外部からの信号とのタイミングを合わせる必要がないので、容易にハザード信号を除去することができる。したがって、ハザード信号が残存するのを抑制することができる。また、ハザード信号が除去された信号により画素１００を駆動することによって、ハザード信号に起因して画素１００を誤って選択してしまうのを抑制することができるので、誤った表示が行われるのを抑制することができる。
【００５６】
また、第１実施形態では、上記のように、ハザード信号除去回路３ｃを、外部からの信号を用いずに、デコード回路３ｂからの出力信号のみを用いてハザード信号を除去するように構成することによって、外部からの信号を与えることなく容易にハザード信号を除去することができる。
【００５７】
また、第１実施形態では、上記のように、ハザード信号除去回路３ｃを、デコード回路３ｂからの出力信号と、デコード回路３ｂからの出力信号を遅延させた信号とを用いてハザード信号を除去するように構成することによって、遅延量を適切に設定することによって、デコード回路３ｂからの出力信号のハザード信号と、デコード回路３ｂからの出力信号を遅延させた信号のハザード信号とのタイミングを確実にずらすことができる。したがって、これらの信号（ハザード信号および遅延されたハザード信号）の論理積をとることにより、ハザード信号を除去することができる。これにより、ハザード信号と外部からの信号とのタイミングを合わせるなどの設定を行う必要がないので、容易にハザード信号を除去することができる。
【００５８】
また、第１実施形態では、上記のように、ハザード信号除去回路３ｃを、デコード回路３ｂからの出力信号が入力される遅延回路３ｅと、デコード回路３ｂからの出力信号と、遅延回路３ｅからの出力信号とが入力される論理積否定回路３ｄと、反転回路３ｆとから構成することによって、遅延回路３ｅにより、デコード回路３ｂからの出力信号のハザード信号と、遅延回路３ｅからの出力信号のハザード信号とのタイミングをずらすことができる。また、それらの信号を論理積否定回路３ｄに入力することにより、ハザード信号に対応する信号を論理積否定回路３ｄから出力される信号から除去することができる。
【００５９】
また、第１実施形態では、上記のように、遅延回路３ｅを、直列接続された４つのインバータ３ｇから構成することによって、デコード回路３ｂからの出力信号を容易に遅延させることができる。
【００６０】
（第２実施形態）
図６は、本発明の第２実施形態による表示装置のハザード信号除去回路を示す回路図である。図７は、第２実施形態による表示装置のハザード信号除去回路による信号処理を説明するためのタイミングチャートである。この第２実施形態では、上記第１実施形態と異なり、画素１００に対応するゲート線信号のみならず、そのゲート線信号と隣接するゲート線信号をも用いてハザード信号を除去する例を説明する。
【００６１】
第２実施形態による表示装置では、Ｙ駆動回路のデコード回路は、複数のＹゲート線に対して順番にＨレベルの信号を入力するように構成されている。すなわち、第２実施形態による表示装置のデコード回路は、シフトレジスタのような動作を行うように構成されている。このデコード回路は、１番目のＹゲート線（Ａ１）に所定の期間Ｈレベルの信号を入力するとともに、Ａ１以外のＹゲート線にＬレベルの信号を入力する。また、次のタイミングにおいて、２番目のＹゲート線（Ａ２）に所定の期間Ｈレベルの信号を入力するとともに、Ａ２以外のＹゲート線にＬレベルの信号を入力する。そして、その後のタイミングにおいて、３番目のＹゲート線（Ａ３）に対して同様の処理を行う。また、４番目から最後のＹゲート線に対して同様の処理を順次行う。このような動作を行うデコード回路の出力信号に生じたハザード信号を除去するためにハザード信号除去回路２０が設けられている。
【００６２】
第２実施形態によるハザード信号除去回路２０は、図６に示すように、論理和回路２１と、遅延回路２２と、論理積回路２３とから構成されている。論理和回路２１は、論理和否定回路２１ａと、１つのインバータ２１ｂとから構成されている。また、遅延回路２２は、偶数（第２実施形態では、２つ）のインバータ２２ａおよび２２ｂが直列接続されることにより構成されている。また、論理積回路２３は、論理積否定回路２３ａと１つのインバータ２３ｂとから構成されている。
【００６３】
この第２実施形態によるハザード信号除去回路２０の動作としては、まず、画素１００に対応するゲート線信号（たとえば、ハザード信号を含むＡ２信号）と、そのゲート線信号の前後のゲート線信号（たとえば、Ａ１信号およびＡ３信号）との３つの信号が論理和回路２１の論理和否定回路２１ａに入力される。また、論理和否定回路２１ａにより負論理に反転された信号は、１つのインバータ２１ｂにより正論理に反転される。図７に示すように、このインバータ２１ｂの出力信号は、Ａ１信号、Ａ２信号およびＡ３信号のパルスが合わさった大きいパルス幅を有する波形となる。また、インバータ２１ｂの出力信号は、２つのインバータ２２ａからなる遅延回路２２により遅延される。ここで、インバータ２１ｂの出力信号は、Ａ１信号、Ａ２信号およびＡ３信号のパルスが合わさった大きいパルス幅を有するので、遅延された後においても、遅延信号のパルスのアクティブ期間は、Ａ２信号のパルスのアクティブ期間を全て含んでいる。なお、遅延回路２２は、遅延回路２２による遅延時間がハザード信号のパルス幅よりも大きくなるように構成されている。また、Ａ２信号と、遅延信号とが論理積否定回路２３ａに入力されることにより、遅延信号とＡ２信号が共にアクティブである期間のパルスが論理積否定回路２３ａから出力されるので、ハザードに対応する信号を論理積否定回路２３ａの出力信号から除去することが可能である。また、論理積否定回路２３ａにより負論理に反転された信号は、インバータ２３ｂにより正論理に戻される。
【００６４】
第２実施形態では、上記のように、ハザード信号除去回路２０を、デコード回路からの複数の出力信号のうち、Ａ２信号と、Ａ２信号の前後のＡ１信号およびＡ３信号とが入力される論理和回路２１と、論理和回路２１からの出力信号を遅延させる遅延回路２２と、Ａ２信号と、遅延回路２２からの出力信号とが入力される論理積回路２３とから構成することによって、論理和回路２１の出力信号をＡ１〜Ａ３信号が合わさったパルス幅の長い波形（Ａ２信号のパルス幅がＡ１信号およびＡ３信号の分だけ前後に延びたパルス波形）にすることができる。これにより、論理和回路２１の出力信号を遅延させた場合にも、その遅延信号のパルスが、Ａ２信号のパルスを含むようにすることができる。したがって、Ａ２信号と、遅延回路２２からの出力信号とを論理積回路２３に入力することによって、Ａ２信号の波形を残しながら、ハザード信号のみを除去することができる。なお、Ａ２信号と、Ａ２信号を遅延させた信号とでは、遅延させた時間分パルスがずれてしまうので、それらの論理積をとった場合には、遅延させた時間幅の分だけ信号のパルス幅が小さくなってしまう。その一方、Ａ１〜Ａ３信号の論理和をとってから遅延させる構成では、Ａ２信号と、Ａ２信号を遅延させた信号との論理積をとる場合と異なり、信号のパルス幅が小さくなるのを抑制しながらハザード信号を除去することができる。
【００６５】
（第３実施形態）
図８は、本発明の第３実施形態によるハザード信号除去回路を示す回路図である。第３実施形態では、論理和回路を１つの３入力の論理和回路から構成した上記第２実施形態と異なり、論理和回路を２つの２入力の論理和回路と１つのインバータとから構成した例を説明する。なお、この第３実施形態のデコード回路は、上記第２実施形態のデコード回路と同様の構成であるので、詳細な説明を省略する。
【００６６】
図８に示すように、第３実施形態によるハザード信号除去回路３０は、論理和回路３１と、遅延回路２２と、論理積回路２３とから構成されている。また、論理和回路３１は、Ａ２信号とＡ１信号とが入力される２入力の論理和否定回路３１ａと、Ａ３信号が入力されるインバータ３１ｂと、論理和否定回路３１ａの出力信号とインバータ３１ｂの出力信号とが入力される２入力の否定論理和回路３１ｃとを含んでいる。また、上記した構成以外の構成は、上記第２実施形態によるハザード信号除去回路２０と同様である。
【００６７】
ここで、第３実施形態によるハザード信号除去回路３０の動作としては、まず、画素１００に対応するゲート線信号（たとえば、ハザード信号を含むＡ２信号）と、そのゲート線信号の前のゲート線信号（たとえば、Ａ１信号）との２つの信号が論理和回路３１の論理和否定回路３１ａに入力される。また、論理和否定回路３１ａの出力信号と、Ａ２信号の後のゲート線信号（たとえば、Ａ３信号）がインバータ３１ｂにより反転された信号とが否定論理和回路３１ｃに入力される。これにより、否定論理和回路３１ｃの出力信号は、上記第２実施形態のインバータ２１ｂの出力信号と同様に、Ａ１信号、Ａ２信号およびＡ３信号のパルスが合わさった大きいパルス幅を有する波形となる。なお、ハザード信号除去回路３０の上記以外の信号処理については、上記第２実施形態のハザード信号除去回路２０と同様であるので、詳細な説明を省略する。
【００６８】
第３実施形態では、上記のように、論理和回路３１を、Ａ２信号およびＡ１信号が入力される２入力の論理和否定回路３１ａと、Ａ３信号が入力されるインバータ３１ｂと、論理和否定回路３１ａからの出力信号と、インバータ３１ｂからの出力信号とが入力される２入力の否定論理和回路３１ｃとから構成することによって、２入力の論理和回路（論理和否定回路３１ａおよび否定論理和回路３１ｃ）を用いて論理和回路３１を構成することができる。これにより、３入力の論理和回路（論理和否定回路２１ａ）を用いる場合（上記第２実施形態の場合）と比べて、論理和回路３１の出力のバラツキを生じにくくすることができる。
【００６９】
図９および図１０は、それぞれ、本発明の第１実施形態による表示装置を用いた電子機器の一例および他の例を説明するための図である。次に、図９および図１０を参照して、本発明の第１実施形態による表示装置を用いた電子機器について説明する。
【００７０】
本発明の第１実施形態による表示装置は、図９および図１０に示すように、携帯電話２００およびＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）３００などに用いることが可能である。図９の携帯電話２００においては、表示画面２００ａに本発明の第１実施形態における表示装置が用いられる。また、図１０のＰＣ３００においては、キーボード３００ａなどの入力部および表示画面３００ｂなどに用いることが可能である。また、各々の電子機器を電池などにより駆動させる場合には、光源を使用しない反射型液晶パネルを用いることにより電池の寿命を延長させることが可能となる。また、周辺回路を液晶パネル内の基板に内蔵することにより部品点数を大幅に減らすとともに、装置本体の軽量化および小型化を行うことが可能になる。
【００７１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７２】
たとえば、上記第１〜第３実施形態では、論理和回路または論理積回路を用いてハザード信号除去回路を構成した例を示したが、本発明はこれに限らず、図１１に示す変形例によるハザード信号除去回路４０のように、論理和回路または論理積回路を用いずにハザード信号除去回路４０を構成してもよい。このハザード信号除去回路４０は、複数（変形例では、６つ）のインバータ４１が直列接続された回路において、正論理となるノード４２と、ノード４２よりも前側の正論理となるノード４３とを接続するように遅延回路４４が設けられている。すなわち、ハザード信号除去回路４０において、信号が遅延回路４４により正帰還されるように構成されている。また、遅延回路４４は、偶数（変形例では、４つ）のインバータ４５が直列接続されることにより構成されている。このハザード信号除去回路４０では、デコード回路３ｂ（図２参照）からの出力信号とその信号が遅延回路４４により遅延された信号とがノード４３において衝突する。すなわち、互いにハザード信号のタイミングがずれた信号がノード４３において衝突する。この衝突により、ハザード信号の強度を弱めることができる。この弱められたハザード信号がインバータ４１に入力されることによって、ハザード信号を除去することができる。これにより、ハザード信号除去回路４０では、論理和回路および論理積回路を用いずにハザード信号を除去することができる。
【００７３】
また、上記変形例では、ノード４２において主回路から分岐するとともに、ノード４３において主回路と合流するように構成した例を示したが、本発明はこれに限らず、ノード４３において主回路から分岐するとともに、ノード４２において主回路と合流するように構成してもよい。
【００７４】
また、上記第１実施形態では、遅延回路３ｅを４つのインバータ３ｇを直列接続することにより構成した例を示したが、本発明はこれに限らず、４つ以外の偶数のインバータを直列接続してもよい。同様に、上記第２および第３実施形態では、遅延回路２２を２つのインバータ２２ａおよび２２ｂを直列接続することにより構成した例を示したが、本発明はこれに限らず、２つ以外の偶数のインバータを直列接続してもよい。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施形態による表示装置の全体構成を示す平面図である。
【図２】図１に示した表示装置の一画素に対応する回路機能ブロック図である。
【図３】図１に示した表示装置の画素の詳細を説明するための回路図である。
【図４】図１に示した表示装置のハザード信号除去回路を示す回路図である。
【図５】図４に示したハザード信号除去回路の機能を説明するためのタイミングチャートである。
【図６】本発明の第２実施形態による表示装置のハザード信号除去回路を示す回路図である。
【図７】図６に示したハザード信号除去回路の機能を説明するためのタイミングチャートである。
【図８】本発明の第３実施形態による表示装置のハザード信号除去回路を示す回路図である。
【図９】本発明の第１実施形態による表示装置を用いた携帯電話を示す斜視図である。
【図１０】本発明の第１実施形態による表示装置を用いたＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）を示す斜視図である。
【図１１】本発明の変形例によるハザード信号除去回路を示す回路図である。
【符号の説明】
【００７６】
３ｂ  デコード回路
３ｃ  ハザード信号除去回路
３ｄ  論理積否定回路（第２論理積回路）
３ｅ  遅延回路（第２遅延回路）
４ｂ  デコード回路
４ｆ  ハザード信号除去回路
２０、３０  ハザード信号除去回路
２１、３１  論理和回路
２２  遅延回路（第１遅延回路）
２１ａ  論理和否定回路（第１論理和否定回路）
２１ｂ  インバータ（第１反転回路）
３１ａ  論理和否定回路（第２論理和否定回路）
３１ｂ  インバータ（第２反転回路）
３１ｃ  否定論理和回路
４０  ハザード信号除去回路
４２  ノード（第１ノード）
４３  ノード（第２ノード）
４４  遅延回路（第３遅延回路）
１００  画素（表示部）
２００  携帯電話（電子機器）
３００  ＰＣ（電子機器）
【図１】
2009116047.tif 000003
【図２】
2009116047.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009116047.tif 000009
【図８】
2009116047.tif 000010
【図９】
2009116047.tif 000011
【図１０】
2009116047.tif 000012
【図１１】
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