(57)【要約】【課題】差動増幅回路におけるオフセット電圧の調整を高速かつ高精度に行うことができる電圧増幅回路を提供する。【解決手段】第１入力電圧ＩＮＰ１と第２入力電圧ＩＮＭ１との電圧差を増幅して出力電圧ＯＵＴ１を出力すると共に、オフセット電圧を調整するために第１調整刻み幅で調整を行う第１のオフセット調整部と、第１調整刻み幅より細かい第２調整刻み幅で調整を行う第２のオフセット調整部とを有する差動増幅回路Ｃ１１と、出力電圧ＯＵＴ１と第１参照電圧または第２参照電圧を比較し、オフセット判定信号ＤＨ，ＤＬを出力する判定回路Ｃ１３と、オフセット判定信号ＤＨ，ＤＬに応じて、第１のオフセット調整信号ＴＲ１〜６及び第２のオフセット調整信号ＴＲ１１〜１６をそれぞれ生成する第１のオフセット調整レジスタＣ１４１及び第２のオフセット調整レジスタＣ１４２とを備える。【選択図】      図１
2009278231.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子に入力される第１入力電圧と第２の入力端子に入力される第２入力電圧との電圧差を増幅して出力電圧を出力すると共に、オフセット電圧を調整するために第１調整刻み幅で調整を行う第１のオフセット調整部と、前記第１調整刻み幅より細かい第２調整刻み幅で調整を行う第２のオフセット調整部とを有する差動増幅回路と、
前記差動増幅回路により増幅された前記出力電圧と、第１参照電圧または第２参照電圧のいずれかの電圧を比較し、オフセット判定信号を出力する判定回路と、
前記判定回路から出力される前記オフセット判定信号に応じて、第１のオフセット調整信号及び第２のオフセット調整信号をそれぞれ生成する第１のオフセット調整レジスタ及び第２のオフセット調整レジスタとを具備し、
第１のモード設定において前記判定回路は前記第１参照電圧を選択して前記出力電圧と前記第１参照電圧を比較し第１判定基準幅で判定を行って前記オフセット判定信号を出力し、前記第１のオフセット調整レジスタは前記オフセット判定信号に応じて前記第１のオフセット調整信号を出力し、前記第１のオフセット調整部は前記第１のオフセット調整信号に応じて前記第１調整刻み幅で前記オフセット電圧の調整を行い、
第２のモード設定において前記判定回路は前記第２参照電圧を選択して前記出力電圧と前記第２参照電圧を比較し前記第１判定基準幅よりも狭い第２判定基準幅で判定を行って前記オフセット判定信号を出力し、前記第２のオフセット調整レジスタは前記オフセット判定信号に応じて前記第２のオフセット調整信号を出力し、前記第２のオフセット調整部は前記第２のオフセット調整信号に応じて前記第２調整刻み幅で前記オフセット電圧の調整を行うことを特徴とする電圧増幅回路。
【請求項２】
前記第1のオフセット調整部は、カレントミラー回路を含む電流源を有し、カレントミラー比を２のｎ（ｎ＝１，２，３，…）乗に比例した重み付けを持たせると共にスイッチ素子によって前記第1のオフセット調整信号に応じて第１のオフセット調整電流を選択する第１トランジスタ群を有し、
前記第２のオフセット調整部は、カレントミラー回路を含む電流源を有し、カレントミラー比を前記第１トランジスタ群より小さく設定すると共にスイッチ素子によって前記第２のオフセット調整信号に応じて第２のオフセット調整電流を選択する第２トランジスタ群を有し、
前記第１のオフセット調整電流と前記第２のオフセット調整電流は、前記差動増幅回路のロード電流に加算して印加されることを特徴とする請求項１に記載の電圧増幅回路。
【請求項３】
前記第１入力電圧、前記第２入力電圧、前記第１参照電圧、及び前記第２参照電圧は同一のブリーダ抵抗列で作成され、前記オフセット電圧の調整時に通常動作状態と同一の電圧が入力されること特徴とする請求項１に記載の電圧増幅回路。
【請求項４】
前記第１のオフセット調整部は、前記差動増幅回路内のアクティブロードトランジスタを分割設置し、前記アクティブロードトランジスタのチャネル幅比を２のｎ乗に比例した重み付けを持たせると共にスイッチ素子によって前記第1のオフセット調整信号に応じて選択される第１トランジスタ群を含み、
前記第２のオフセット調整部は、前記差動増幅回路内のアクティブロードトランジスタを分割設置し、前記アクティブロードトランジスタのチャネル幅比を前記第１トランジスタ群より小さく設定すると共にスイッチ素子によって前記第２のオフセット調整信号に応じて選択される第２トランジスタ群を含むことを特徴とする請求項１に記載の電圧増幅回路。
【請求項５】
前記第１、第２のオフセット調整部は、前記第１、第２のモード設定により異なるゲイン設定が選択でき、前記第１のモード設定で前記第１判定基準幅を選択するときは第１のゲイン設定を選択し、
前記第２のモード設定で前記第２判定基準幅を選択するときは前記第１のゲイン設定よりゲインが高い第２のゲイン設定を選択することを特徴とする請求項２または４に記載の電圧増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路を含む電圧増幅回路を備えた半導体集積回路に関し、例えば差動増幅回路におけるオフセット電圧を調整可能な電圧増幅回路に使用されるものである。
【背景技術】
【０００２】
従来のオフセット電圧の調整機能を設けた電圧増幅回路の一例を以下に説明する。ここで、オフセット電圧とは、差動増幅回路の出力電圧を０Ｖにするのに必要な２つの入力電圧の電位差をいう。
【０００３】
図２２は、従来のオフセット調整機能を設けた電圧増幅回路を示す図である。図２２に示す電圧増幅回路は、入力電圧ＡＩＮ１，ＡＩＮ２を入力、出力電圧ＡＯＵＴを出力とし、差動増幅回路Ａ１０とゲイン抵抗Ｒ１，Ｒ２から成るゲインアンプＣ１１０と、ＤＡコンバータＣ１１１、オフセット調整抵抗Ｒ３により構成される。この電圧増幅回路では、差動増幅回路Ａ１０の入力ノードＩＮＰ１，ＩＮＭ１に生じるオフセット電圧Ｖｏｆｆは、Ｖｏｆｆ＝ＶＩＮＭ１−ＶＩＮＰ１と表わせ、これを補正する為、ＤＡコンバータＣ１１１からオフセット補正電圧ＶＤＡＯＵＴを発生してオフセット補正を行うようにしたものである。
【０００４】
しかし、図２２の従来回路を使用した場合、入力電圧ＡＩＮ２が動作中に変化する場合、その都度、オフセット補正電圧ＶＤＡＯＵＴを設定し直す必要があり、システム的な制約を生じる。また、一般的にオフセット補正電圧ＶＤＡＯＵＴは、電源変動や温度ドリフト等により出力電圧が影響を受ける為、高精度なオフセット補正には不利であるといった問題も生じる。
【０００５】
なお、本発明に関する従来技術として、例えば、特許文献１には抵抗値で決まる加算率で所定変化量の補正電圧をオペアンプの入力に加算していくことにより、オフセット補正を行う増幅回路が提案されている。
【特許文献１】特開２００１−４４７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、差動増幅回路におけるオフセット電圧の調整を高速かつ高精度に行うことができる電圧増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施態様の電圧増幅回路は、第１の入力端子に入力される第１入力電圧と第２の入力端子に入力される第２入力電圧との電圧差を増幅して出力電圧を出力すると共に、オフセット電圧を調整するために第１調整刻み幅で調整を行う第１のオフセット調整部と、前記第１調整刻み幅より細かい第２調整刻み幅で調整を行う第２のオフセット調整部とを有する差動増幅回路と、前記差動増幅回路により増幅された前記出力電圧と第１参照電圧または第２参照電圧のいずれかの電圧を比較し、オフセット判定信号を出力する判定回路と、前記判定回路から出力される前記オフセット判定信号に応じて、第１のオフセット調整信号及び第２のオフセット調整信号をそれぞれ生成する第１のオフセット調整レジスタ及び第２のオフセット調整レジスタとを具備する。第１のモード設定において、前記判定回路は前記第１参照電圧を選択して前記出力電圧と前記第１参照電圧を比較し第１判定基準幅で判定を行って前記オフセット判定信号を出力し、前記第１のオフセット調整レジスタは前記オフセット判定信号に応じて前記第１のオフセット調整信号を出力し、前記第１のオフセット調整部は前記第１のオフセット調整信号に応じて前記第１調整刻み幅で前記オフセット電圧の調整を行う。第２のモード設定において、前記判定回路は前記第２参照電圧を選択して前記出力電圧と前記第２参照電圧を比較し前記第１判定基準幅よりも狭い第２判定基準幅で判定を行って前記オフセット判定信号を出力し、前記第２のオフセット調整レジスタは前記オフセット判定信号に応じて前記第２のオフセット調整信号を出力し、前記第２のオフセット調整部は前記第２のオフセット調整信号に応じて前記第２調整刻み幅で前記オフセット電圧の調整を行う。
【発明の効果】
【０００８】
本発明は、差動増幅回路におけるオフセット電圧の調整を高速かつ高精度に行うことができる電圧増幅回路を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１実施形態］
まず、この発明の第１実施形態の電圧増幅回路について説明する。
【００１１】
図１は、本発明の第１実施形態の電圧増幅回路の構成を示す回路図である。
【００１２】
この電圧増幅回路は、差動アンプＡ１を含む差動増幅回路Ｃ１１、リファレンス回路Ｃ１２、アナログスイッチＳＷ１、アナログスイッチＳＷ２、判定回路Ｃ１３、及びオフセット調整レジスタ群Ｃ１４から構成されている。
【００１３】
差動アンプＡ１は、入力電圧（アナログ信号）ＩＮＰ１，ＩＮＭ１、第１のオフセット調整信号ＴＲ１〜ＴＲ６、及び第２のオフセット調整信号ＴＲ１１〜ＴＲ１６を入力とし、出力電圧ＯＵＴ１を出力とする。
【００１４】
差動増幅回路Ｃ１１は、差動アンプＡ１と、ゲイン抵抗Ｒ１，Ｒ２から成る。ゲイン抵抗Ｒ１，Ｒ２は、ノードＩＮＭ１Ｄと出力ノードＯＵＴ１間に直列接続され、ゲイン抵抗Ｒ１とＲ２の中点は入力ノードＩＮＭ１に接続されている。リファレンス回路Ｃ１２は、参照電圧Ｖ０〜Ｖ６を出力する。アナログスイッチＳＷ１は、モード設定信号Ｍ１により入力電圧ＡＩＮ１と電圧Ｖ０を切り替え、ノードＩＮＭ１Ｄに接続される。アナログスイッチＳＷ２は、モード設定信号Ｍ１により入力電圧ＡＩＮ２と電圧Ｖ１を切り替え、入力ノードＩＮＰ１に接続される。判定回路Ｃ１３は、出力電圧ＯＵＴ１を参照電圧Ｖ２〜Ｖ６と比較し、オフセット判定信号ＤＨ，ＤＬを出力する。
【００１５】
オフセット調整レジスタ群Ｃ１４は、第１のオフセット調整レジスタＣ１４１と、第２のオフセット調整レジスタＣ１４２を含む。第１のオフセット調整レジスタＣ１４１は、クロック信号ＣＬＫ、リセット信号ＲＥＳ、オフセット調整モード切り替え信号Ｍ２が入力され、オフセット判定信号ＤＨ，ＤＬに応じてオフセット調整信号ＴＲ１〜ＴＲ６を出力する。第２のオフセット調整レジスタＣ１４２は、クロック信号ＣＬＫ、リセット信号ＲＥＳ、オフセット調整モード切り替え信号Ｍ２が入力され、オフセット判定信号ＤＨ，ＤＬに応じてオフセット調整信号ＴＲ１１〜ＴＲ１６を出力する。そして、図１に示す電圧増幅回路では、電圧ＯＵＴ１が出力電圧ＡＯＵＴとして出力され、オフセット判定信号ＤＨが検出信号ＣＯＵＴとして出力される。
【００１６】
図２に、図１中に示した差動アンプＡ１の具体的な構成例を示す。この差動アンプＡ１は、低電位電源ＧＮＤをソースとする電流源ＩＣ１０と、高電位電源ＶＤＤをソースとする電流源ＩＣ１１，ＩＣ１２と、入力ノードＩＮＭ１，ＩＮＰ１をそれぞれゲートに接続し、ソースを電流源ＩＣ１１に接続したＰ型ＭＯＳトランジスタＰ１０，Ｐ２０と、Ｐ型ＭＯＳトランジスタＰ１０のドレインをゲートとドレインに接続し、低電位電源ＧＮＤをソースに接続したＮ型ＭＯＳトランジスタＮ１０と、Ｐ型ＭＯＳトランジスタＰ１０のドレインをゲートに、Ｐ型ＭＯＳトランジスタＰ２０のドレインをドレインに、低電位電源ＧＮＤをソースに接続したＮ型ＭＯＳトランジスタＮ２０と、ドレインとゲートをそれぞれ接続し、低電位電源ＧＮＤをソースに接続したＮ型ＭＯＳトランジスタＮ１２，Ｎ２２と、Ｎ型ＭＯＳトランジスタＮ１２のドレインをゲートに、Ｐ型ＭＯＳトランジスタＰ１０のドレインをドレインに、低電位電源ＧＮＤをソースに接続したＮ型ＭＯＳトランジスタＮ１１と、Ｎ型ＭＯＳトランジスタＮ２２のドレインをゲートに、Ｐ型ＭＯＳトランジスタＰ２０のドレインをドレインに、低電位電源ＧＮＤをソースに接続したＮ型ＭＯＳトランジスタＮ２１とから構成される。
【００１７】
さらに、差動アンプＡ１は、Ｐ型ＭＯＳトランジスタＰ２０のドレインをゲートに、ソースを低電位電源ＧＮＤに、ドレインを電流源ＩＣ１２の出力ノード及び出力ノードＯＵＴ１に接続したＮ型ＭＯＳトランジスタＮ１３と、ゲートに低電位電源ＧＮＤを接続し、ドレインを電流源ＩＣ１０の出力ノードに接続したＰ型ＭＯＳトランジスタＰＳ００１と、ソースを高電位電源ＶＤＤに、ゲートをトランジスタＰＳ００１のドレインに、ドレインをトランジスタＰＳ００１のソースに接続したＰ型ＭＯＳトランジスタＰ００１とから構成される。
【００１８】
さらに、差動アンプＡ１は、オフセット調整信号ＴＲ１〜ＴＲ６をそれぞれゲートに接続し、ドレインをＮ型ＭＯＳトランジスタＮ１２のドレインに接続したＰ型ＭＯＳトランジスタＰＳ０１１〜ＰＳ０１６と、オフセット調整信号ＴＲ１１〜ＴＲ１６をそれぞれゲートに接続し、ドレインをＮ型ＭＯＳトランジスタＮ１２のドレインに接続したＰ型ＭＯＳトランジスタＰＳ１１１〜ＰＳ１１６と、ゲートを高電位電源ＶＤＤに接続し、ドレインをＮ型ＭＯＳトランジスタＮ２２のドレインに接続したＰ型ＭＯＳトランジスタＰＳ０２１〜ＰＳ０２３，ＰＳ１２１〜ＰＳ１２３と、ゲートに低電位電源ＧＮＤを接続し、ドレインをＮ型ＭＯＳトランジスタＮ２２のドレインに接続したＰ型ＭＯＳトランジスタＰＳ０２４〜ＰＳ０２６，ＰＳ１２４〜ＰＳ１２６と、ソースに高電位電源ＶＤＤを、ゲートにＰＳ００１のドレインを、ドレインにＰ型ＭＯＳトランジスタＰＳ０１１〜ＰＳ０１６，ＰＳ０２１〜ＰＳ０２６，ＰＳ１１１〜ＰＳ１１６，ＰＳ１２１〜ＰＳ１２６のソースをそれぞれ接続したＰ型ＭＯＳトランジスタＰ０１１〜Ｐ０１６，Ｐ０２１〜Ｐ０２６，Ｐ１１１〜Ｐ１１６，Ｐ１２１〜Ｐ１２６と、Ｎ型ＭＯＳトランジスタＮ１３のゲートとドレイン間に接続された位相補償抵抗ＲＨ及び位相補償容量ＣＨとから構成される。
【００１９】
ここで、Ｐ型ＭＯＳトランジスタＰ０１１〜Ｐ０１６，Ｐ０２１〜Ｐ０２６，Ｐ１１１〜Ｐ１１６，Ｐ１２１〜Ｐ１２６は、Ｐ型ＭＯＳトランジスタＰ００１を基準とするカレントミラーを構成する。このカレントミラーは、それぞれＰ型ＭＯＳトランジスタＰＳ０１１〜ＰＳ０１６，ＰＳ０２１〜ＰＳ０２６，ＰＳ１１１〜ＰＳ１１６，ＰＳ１２１〜ＰＳ１２６でドレイン電流のオン／オフを切り替え、電流ＩＮ１２，ＩＮ２２を決定する。
【００２０】
また、Ｎ型ＭＯＳトランジスタＮ１２とＮ１１、Ｎ型ＭＯＳトランジスタＮ２２とＮ２１も、それぞれカレントミラーを構成する。これらカレントミラーは、電流ＩＮ１２，ＩＮ２２の値に応じて電流ＩＮ１１，ＩＮ２１を決定し、入力ノードＩＮＰ１，ＩＮＭ１に発生するオフセット電圧を補正するように動作する。
【００２１】
このとき、各トランジスタのカレントミラー比は、Ｐ１１１：Ｐ１１２：Ｐ１１３＝Ｐ１１４：Ｐ１１５：Ｐ１１６＝Ｐ１２１：Ｐ１２２：Ｐ１２３＝Ｐ１２４：Ｐ１２５：Ｐ１２６＝８：４：２と、２のｎ乗の重み付けをする。さらに、（Ｐ１１３＝Ｐ１１６＝Ｐ１２３＝Ｐ１２６）≧（Ｐ０１１〜Ｐ０１６，Ｐ０２１〜Ｐ０２６）と第２のオフセット調整レジスタ側の調整用トランジスタのカレントミラー比を、第１のオフセット調整レジスタ側の調整用トランジスタのカレントミラー比以上に設定することを特徴とする。
【００２２】
図２では、Ｐ１１３（＝Ｐ１１６＝Ｐ１２３＝Ｐ１２６）：Ｐ０１１（＝Ｐ０１２〜Ｐ０１６，Ｐ０２１〜Ｐ０２６）＝２：１とし、この重み付けｍを（×ｍ）の形で表記する。上述の通り、各トランジスタがオン／オフした場合の電流ＩＮ１２の変化量は、トランジスタＰＳ１１１，ＰＳ１１４が８ユニット、トランジスタＰＳ１１２，ＰＳ１１５が４ユニット、トランジスタＰＳ１１３，ＰＳ１１６が２ユニット、トランジスタＰＳ０１１〜ＰＳ０１６が１ユニットとなる。
【００２３】
図３に、図１に示したリファレンス回路Ｃ１２の構成例を示す。リファレンス回路Ｃ１２は、基準電圧発生回路ＢＧＲの出力ノードＶＲＥＦと低電位電源ＧＮＤ間に抵抗ＲＶ７〜ＲＶ０を直列接続し、その各接続点から基準電圧Ｖ６〜Ｖ０を出力するように構成される。
【００２４】
図４に、図１に示した判定回路Ｃ１３の構成例を示す。判定回路Ｃ１３は、アナログスイッチＳＷ３、アナログスイッチＳＷ４、アナログスイッチＳＷ５、コンパレータＡ２、及びコンパレータＡ３から構成される。アナログスイッチＳＷ３は、オフセット調整モード切り替え信号Ｍ２により基準電圧Ｖ２とＶ３を切り替え、基準電圧Ｖ２とＶ３のいずれかを入力ノードＩＮＰ３に接続する。アナログスイッチＳＷ４は、オフセット調整モード切り替え信号Ｍ２により基準電圧Ｖ５とＶ６を切り替え、基準電圧Ｖ５とＶ６のいずれかをノードＶ５６に接続する。アナログスイッチＳＷ５は、モード設定信号Ｍ１により基準電圧Ｖ４と信号Ｖ５６を切り替え、基準電圧Ｖ４と信号Ｖ５６のいずれかを入力ノードＩＮＭ２に接続する。コンパレータＡ２は、入力電圧ＩＮＰ２，ＩＮＭ２を入力とし、出力電圧ＯＵＴ２を出力とする。コンパレータＡ３は、入力電圧ＩＮＰ３，ＩＮＭ３を入力とし、出力電圧ＯＵＴ３を出力とする。
【００２５】
そして、出力電圧ＡＯＵＴを入力ノードＩＮＰ２及びＩＮＭ３に接続し、出力電圧ＯＵＴ２，ＯＵＴ３をオフセット判定信号ＤＨ，ＤＬとして出力する。
【００２６】
図５に、図１に示したアナログスイッチＳＷ１，ＳＷ２、及び図４に示したアナログスイッチＳＷ３〜ＳＷ５の構成例を示す。アナログスイッチでは、入力端子０と出力端子Ｚ間に、Ｐ型ＭＯＳトランジスタＰ５０とＮ型ＭＯＳトランジスタＮ５０を並列接続している。また、入力端子１と出力端子Ｚ間に、Ｐ型ＭＯＳトランジスタＰ５１とＮ型ＭＯＳトランジスタＮ５１を並列接続している。さらに、Ｐ型ＭＯＳトランジスタＰ５０とＮ型ＭＯＳトランジスタＮ５１のゲートに選択信号Ｓを入力し、Ｐ型ＭＯＳトランジスタＰ５１とＮ型ＭＯＳトランジスタＮ５０のゲートに選択信号ＳをインバータＩＮＶ１で反転した信号を入力している。
【００２７】
図６に、図１に示した第２のオフセット調整レジスタＣ１４２の構成例を示す。第２のオフセット調整レジスタＣ１４２は、オフセット調整信号ＴＲ１１〜ＴＲ１３を出力するセット付きフリップフロップ（Ｆ／Ｆ）ＤＦＦＳ１１〜ＤＦＦＳ１３と、オフセット調整信号ＴＲ１４〜ＴＲ１６を出力するリセット付きフリップフロップＤＦＦＲ１４〜ＤＦＦＲ１６と、クロックＣＬＫ２の立下りに同期してノードＳＦＴ１〜ＳＦＴ３に１ビットシフトデータを出力するリセット付きフリップフロップＤＦＦＲ００〜ＤＦＦＲ０３、及び排他的論理和回路（ＸＯＲ回路）ＸＯＲ１〜ＸＯＲ３と、ノードＳＦＴ１〜ＳＦＴ３の値によりフリップフロップＤＦＦＳ１１〜ＤＦＦＳ１３，ＤＦＦＲ１４〜ＤＦＦＲ１６のラッチパルスを作成する組合せ回路ＣＩＲ１とから成る。
【００２８】
そして、オフセット判定信号ＤＨ，ＤＬとノードＳＦＴ１〜ＳＦＴ３に供給される１ビットシフトデータから、クロックＣＬＫ２に同期してオフセット調整信号ＴＲ１１〜ＴＲ１６を決めるように動作する。
【００２９】
図７に、図１に示した第１のオフセット調整レジスタＣ１４１の構成例を示す。第１のオフセット調整レジスタＣ１４１は、オフセット調整信号ＴＲ１〜ＴＲ３を出力するセット付きフリップフロップＤＦＦＳ１〜ＤＦＦＳ３と、オフセット調整信号ＴＲ４〜ＴＲ６を出力するリセット付きフリップフロップＤＦＦＲ４〜ＤＦＦＲ６と、オフセット判定信号ＤＨ，ＤＬの値によってフリップフロップＤＦＦＳ１〜ＤＦＦＳ３，ＤＦＦＲ４〜ＤＦＦＲ６のビットシフト方向を選択するセレクタＳＥＬ１〜ＳＥＬ６から構成される。
【００３０】
図８に、図７に示したセレクタＳＥＬ１〜ＳＥＬ６の構成例を示す。このセレクタＳＥＬ１〜ＳＥＬ６は、信号Ｓ０＝“Ｈ”のとき、出力端子ＤＴに信号Ｄ０を出力する。また、信号Ｓ０＝“Ｌ”で，信号Ｓ１＝“Ｈ”のとき、出力端子ＤＴに信号Ｄ１を出力する。信号Ｓ０＝Ｓ１＝“Ｌ”のとき、出力端子ＤＴに信号Ｄ２を出力する。
【００３１】
図１に示す回路では、半導体基板、若しくは外部に微小信号を出力する回路やセンサ素子等が設置され、入力電圧ＡＩＮ１とＡＩＮ２との間に電位差を発生させるように接続する。図１の回路では、通常動作時にモード設定信号Ｍ１が“０”レベルとなり、入力電圧ＡＩＮ１はノードＩＮＭ１Ｄに、入力電圧ＡＩＮ２は入力ノードＩＮＰ１にそれぞれ入力される。このとき、出力電圧ＡＯＵＴには、
ＡＯＵＴ＝（ＡＩＮ２−ＡＩＮ１）×（Ｒ２／Ｒ１）＋ＡＩＮ２
で表わされる電圧が出力される。通常、Ｒ２／Ｒ１で表わされるゲインを大きく設定することで、入力電圧ＡＩＮ１又はＡＩＮ２の微小な電圧変動を増幅し、出力電圧ＡＯＵＴにより大きな変化として取り出す。判定回路Ｃ１３では、モード設定信号Ｍ１が“０”のとき、入力ノードＩＮＭ２には検出用の参照電圧Ｖ４が供給され、出力電圧ＡＯＵＴは参照電圧Ｖ４と比較される。ここで、Ｖ４≧ＡＯＵＴからＶ４＜ＡＯＵＴとなると、検出信号ＣＯＵＴが“Ｌ”→“Ｈ”に変化し、検出が行なわれる。
【００３２】
以下に、図１に示した電圧増幅回路におけるオフセット電圧の補正動作について説明する。
【００３３】
図９は、図１に示した電圧増幅回路のオフセット補正動作を示すタイミングチャートである。モード設定信号Ｍ１はオフセット電圧を補正するオフセット補正モード時に“Ｈ”レベルとなる。これにより、アナログスイッチＳＷ１は電圧Ｖ０を、アナログスイッチＳＷ２は電圧Ｖ１をそれぞれ選択し、差動増幅回路Ｃ１１のノードＩＮＭ１Ｄ，ＩＮＰ１にはそれぞれオフセット補正用の参照電圧Ｖ０，Ｖ１が印加される。このとき、参照電圧Ｖ０，Ｖ１は通常動作時に印加される検出電圧に設定される。差動アンプＡ１のオフセット電圧をＶｏｆｆ＝ＩＮＭ１−ＩＮＰ１とすると、ＡＯＵＴ’には、
ＡＯＵＴ’＝(ＡＩＮ２＋Ｖｏｆｆ−ＡＩＮ１)×(Ｒ２／Ｒ１)＋(ＡＩＮ２＋Ｖｏｆｆ)
＝(ＡＩＮ２−ＡＩＮ１)×(Ｒ２／Ｒ１)＋ＡＩＮ２＋{Ｖｏｆｆ×（Ｒ１＋Ｒ２）／Ｒ１}
が出力される。
【００３４】
判定回路Ｃ１３は、コンパレータＡ２，Ａ３によってウインドコンパレータを構成し、差動アンプＡ１のオフセット電圧Ｖｏｆｆがオフセット許容誤差範囲ＶｏｆｆＤ内になるように検知し、動作する。抵抗Ｒ１，Ｒ２の相対バラツキ誤差やコンパレータＡ２，Ａ３のオフセットを無視すると、
Ｖ５＜(ＡＩＮ２−ＡＩＮ１)×(Ｒ２／Ｒ１)＋ＡＩＮ２＋{Ｖｏｆｆ×(Ｒ１＋Ｒ２)／Ｒ１}
Ｖ３＞(ＡＩＮ２−ＡＩＮ１)×（Ｒ２／Ｒ１）＋ＡＩＮ２−{Ｖｏｆｆ×(Ｒ１＋Ｒ２)／Ｒ１}
なる電圧を設定することで、Ｖｏｆｆ＜ＶｏｆｆＤとすることができる。
【００３５】
この場合、Ｖ５＜ＡＯＵＴのときにＯＵＴ２＝“Ｈ”，ＯＵＴ３＝“Ｌ”となり、ＡＯＵＴ＜Ｖ３のときにＯＵＴ２＝“Ｌ”，ＯＵＴ３＝“Ｈ”となる。さらに、Ｖ３＜ＡＯＵＴ＜Ｖ５のときにＯＵＴ２＝ＯＵＴ３＝“Ｌ”となるように動作する。電圧Ｖ３，Ｖ５がＶｏｆｆＤを理想的に、“（Ｒ１＋Ｒ２）／Ｒ１”倍した値に設定されたとすると、差動アンプＡ１のオフセット電圧Ｖｏｆｆが許容誤差範囲内の場合はＯＵＴ２＝ＯＵＴ３＝“Ｌ”を出力し、オフセット電圧Ｖｏｆｆが許容誤差範囲外になると、ＯＵＴ２＝“Ｈ”若しくはＯＵＴ３＝“Ｈ”を出力する。
【００３６】
実際は、抵抗Ｒ１，Ｒ２の相対バラツキ誤差やコンパレータＡ２，Ａ３のオフセット誤差を考慮した値の設定が必要で、上記値よりも電圧Ｖ３，Ｖ５の幅を狭く設定する必要がある。このコンパレータＡ２，Ａ３自体の素子ばらつきに起因するオフセット誤差は、差動アンプＡ１のオフセット電圧を“（Ｒ１＋Ｒ２）／Ｒ１”倍した電圧と比較する為、このゲインをより高く設定することにより無視できるオーダーとなり、オフセット調整上の問題にはならない。例えば、（Ｒ１＋Ｒ２）／Ｒ１＝１００とすると、Ｖｏｆｆ＝１ｍＶであったとしても電圧ＡＯＵＴは１００ｍＶの差となる為、コンパレータＡ２，Ａ３のオフセットが５ｍＶ程度あった場合でも大きな問題にはならない。
【００３７】
第２のオフセット調整レジスタＣ１４２は、リセット信号ＲＥＳ，クロックＣＬＫ２，オフセット判定信号ＤＨ（ＯＵＴ２），ＤＬ（ＯＵＴ３）を入力とし、リセット状態（ＲＥＳ＝“Ｈ”）で、ＴＲ１１〜ＴＲ１３＝“Ｈ”、ＴＲ１４〜ＴＲ１６＝“Ｌ”、ＳＦＴ１〜ＳＦＴ３＝“Ｌ”がセットされる。また、第１のオフセット調整レジスタＣ１４１は、リセット信号ＲＥＳ，クロックＣＬＫ１，オフセット判定信号ＤＨ（ＯＵＴ２），ＤＬ（ＯＵＴ３）を入力とし、リセット状態（ＲＥＳ＝“Ｈ”）で、ＴＲ１〜ＴＲ３＝“Ｈ”，ＴＲ４〜ＴＲ６＝“Ｌ”がセットされる。
【００３８】
リセット解除（ＲＥＳ＝“Ｌ”）後、オフセット調整モード切り替え信号Ｍ２が“Ｈ”の概略調整期間では、クロックＣＬＫはクロックＣＬＫ２に供給され、クロックＣＬＫ１は停止状態となる。第２のオフセット調整レジスタＣ１４２は、クロックＣＬＫ２の立下りに同期してノードＳＦＴ１、ＳＦＴ２、ＳＦＴ３の順で“Ｈ”レベルを１ビットずつシフト動作する。ノードＳＦＴ１〜ＳＦＴ３は、それぞれオフセット調整信号ＴＲ１１〜ＴＲ１３及びＴＲ１４〜ＴＲ１６に対応する。例えば、信号ＳＦＴ２＝“Ｈ”の場合は、オフセット調整信号ＴＲ１２又はＴＲ１５がオフセット判定信号ＤＨ，ＤＬの値に応じて、クロックＣＬＫ２の立上りに同期して値がセットされ、若しくは、前の状態を保持するように動作する。このとき、第１のオフセット調整レジスタＣ１４１は、リセット後のオフセット調整信号ＴＲ１〜ＴＲ３＝“Ｈ”、ＴＲ４〜ＴＲ６＝“Ｌ”にセットされた状態を保持する。
【００３９】
クロックＣＬＫに概略調整期間で設定されたクロック数（図１の例では３クロック）を入力後、調整モード切り替え信号Ｍ２が“Ｌ”となり、高精度調整期間に移行する。すると、クロックＣＬＫはクロックＣＬＫ１に供給され、第１のオフセット調整レジスタＣ１４１は、クロックＣＬＫ１の立上りに同期して、ＤＨ（ＯＵＴ２）＝“Ｈ”のときに左シフトし、ＤＬ（ＯＵＴ３）＝“Ｈ”のときに右シフトし、ＤＨ＝ＤＬ＝“Ｌ”のときに前の状態を保持するように動作する。このとき、シフトレジスタの左端からは高電位電源ＶＤＤ、右端からは低電位電源ＧＮＤが供給される為、シフト動作によりそれぞれ左側からは“Ｈ”、右側からは“Ｌ”レベルが入力される。このとき、クロックＣＬＫ２は停止状態となる為、オフセット調整信号ＴＲ１１〜ＴＲ１６は、Ｍ２＝“Ｈ”の期間中に概略調整された状態を保持する。
【００４０】
差動アンプＡ１は、オフセット調整信号ＴＲ１〜ＴＲ６，ＴＲ１１〜ＴＲ１６の状態によってトランジスタＰ１０の電流ＩＤＳ（ＩＰ１０）とトランジスタＰ２０の電流ＩＤＳ（ＩＰ２０）の値を可変し、差動アンプＡ１におけるオフセット電圧の補正を行う。また、トランジスタＮ１１，Ｎ２１の電流ＩＤＳ（ＩＮ１１，ＩＮ２１）は、トランジスタＮ１０，Ｎ２０の電流ＩＤＳよりも小さくなるように設定することにより、オフセット調整の刻み幅をより小さくすることが可能となる。なお、概略調整期間は荒い調整刻み幅（第１調整刻み幅）で調整を行う期間であり、高精度調整期間は細かい調整刻み幅（第２調整刻み幅）で調整を行う期間である。
【００４１】
また、図９に、差動アンプＡ１のオフセット電圧が初期状態でＩＮＰ１＜ＩＮＭ１のときオフセット補正される場合の動作波形の一例を示す。
【００４２】
リセット解除（ＲＥＳ＝“Ｌ”）後、ＩＮＰ１＝ＩＮＭ１でオフセット電圧の無い場合は、オフセット調整信号ＴＲ１〜ＴＲ３＝“Ｈ”、ＴＲ１１〜ＴＲ１３＝“Ｈ”、ＴＲ４〜ＴＲ６＝“Ｌ”、ＴＲ１４〜ＴＲ１６＝“Ｌ”の状態で、トランジスタＰＳ０１１〜ＰＳ０１３，ＰＳ１１１〜ＰＳ１１３がオフ状態となり、トランジスタＰＳ０１４〜ＰＳ０１６，ＰＳ１１４〜ＰＳ１１６がオン状態となる。常に、Ｐ型ＭＯＳトランジスタＰＳ０２１〜ＰＳ０２３，ＰＳ１２１〜ＰＳ１２３がオン状態となり、トランジスタＰＳ０２４〜ＰＳ０２６，ＰＳ１２４〜ＰＳ１２６がオフ状態であることから、電流ＩＮ１２とＩＮ２２が同じ値となり、この結果、電流ＩＰ１０とＩＰ２０も同じ値となる。
【００４３】
しかし、差動アンプＡ１のオフセット電圧によりＩＮＰ１＜ＩＮＭ１となった場合、判定回路Ｃ１３、第１のオフセット調整レジスタＣ１４１及び第２のオフセット調整レジスタＣ１４２によりクロックＣＬＫに同期して、オフセット調整信号ＴＲ１〜ＴＲ６，ＴＲ１１〜ＴＲ１６の状態を変え、電流ＩＮ１１とＩＮ２１の比を変化させ、オフセット電圧Ｖｏｆｆが許容誤差範囲内になるように動作する。
【００４４】
まず、リセット解除（ＲＥＳ＝“Ｌ”）後、モード設定信号及びオフセット調整モード切り替え信号がＭ１＝Ｍ２＝“Ｈ”で概略調整期間になると、ノードＩＮＭ２に参照電圧Ｖ６が印加され、ノードＩＮＰ３に参照電圧Ｖ２が印加される。判定回路Ｃ１３では、参照電圧Ｖ６，Ｖ２と入力ノードＩＮＰ２，ＩＮＭ３に入力される電圧ＡＯＵＴとの比較が行われる。このとき、Ｖ６＜ＡＯＵＴである為、オフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”となり、クロックＣＬＫの立上りに同期してノードＳＦＴ１に対応したオフセット調整信号ＴＲ１１が“Ｈ”から“Ｌ”に変わる。これにより、トランジスタＰＳ１１１がオフ状態からオン状態に変化し、電流ＩＮ１２が８ユニット分増加する。これにより、電流ＩＰ１０が増加し、電圧ＩＮＭ１が低下し、この結果、出力電圧ＡＯＵＴが低下する。
【００４５】
次に、ＡＯＵＴ＜Ｖ２である為、ＤＨ＝“Ｌ”，ＤＬ＝“Ｈ”となり、次のクロックＣＬＫの立上がりに同期して、ノードＳＦＴ２に対応したオフセット調整信号ＴＲ１５が“Ｌ”から“Ｈ”に変わる。これにより、トランジスタＰＳ１１５がオン状態からオフ状態に変化し、電流ＩＮ１２が４ユニット分減少する。これにより、電流ＩＰ１０が減少し、電圧ＩＮＭ１が上昇し、この結果、出力電圧ＡＯＵＴが上昇する。次に、Ｖ２＜ＡＯＵＴ＜Ｖ６である為、ウインドコンパレータの範囲内となり、ＤＨ＝“Ｌ”，ＤＬ＝“Ｌ”が出力され、次のクロックＣＬＫの立上りではオフセット調整信号ＴＲ１１〜ＴＲ１６の状態を保持するように、オフセット調整レジスタは動作する。
【００４６】
この後、オフセット調整モード切り替え信号Ｍ２が“Ｌ”となり、高精度調整期間になると、ノードＩＮＭ２に電圧Ｖ５が印加され、ノードＩＮＰ３に電圧Ｖ３が印加されて、ウインドコンパレータの設定範囲がより狭くなる。これにより、Ｖ５＜ＡＯＵＴとなり、再びウインドコンパレータの設定範囲外となって、オフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”となる。その後、クロックＣＬＫがＣＬＫ１に供給され、クロックＣＬＫの立上りに同期して第１のオフセット調整レジスタが左シフトを行い、オフセット調整信号ＴＲ３が“Ｈ”から“Ｌ”へ切り替わる。これによって、トランジスタＰＳ０１３がオフ状態からオン状態に切り替わり、電流ＩＮ１２が１ユニット分増加する。
【００４７】
さらに、Ｖ５＜ＡＯＵＴであり、オフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”である為、クロックＣＬＫの立上りに同期して第１のオフセット調整レジスタが左シフトを行ない、オフセット調整信号ＴＲ２が“Ｈ”から“Ｌ”へ切り替わる。これによって、トランジスタＰＳ０１２がオフ状態からオン状態に切り替わり、電流ＩＮ１２が更に１ユニット分増加する。
【００４８】
ここで、Ｖ３＜ＡＯＵＴ＜Ｖ５となることから、オフセット判定信号ＤＨ＝“Ｌ”，ＤＬ＝“Ｌ”となり、次のクロックＣＬＫの立上りではオフセット調整信号ＴＲ１〜ＴＲ６は変化せず、値を保持する。この状態では、出力電圧ＡＯＵＴは、ウインドコンパレータの設定範囲内であり、言い替えれば、差動アンプＡ１は所望のオフセットの許容誤差範囲内に調整されたことになる。概略調整期間では、トランジスタＰ１１１〜Ｐ１１６は、２のｎ乗の重み付けを持って重み付けの重い上位ビットから順次調整が行われることから、高精度調整期間よりも高速に調整が実施される。
【００４９】
また、トランジスタＰ０１１〜Ｐ０１６は、トランジスタＰ１１１〜Ｐ１１６と比較して、より小さなチャネル幅（Ｗ）で設定されたトランジスタで構成され、調整時にトランジスタＰＳ０１１〜ＰＳ０１６によって物理的に１ヶずつオン、又はオフさせる為、電流ＩＮ１２の増減における単調性が確保され、より高精度な調整が可能となる。
【００５０】
図２に示した例では、Ｐ型ＭＯＳトランジスタＰ１１１〜Ｐ１１３（Ｐ１１４〜Ｐ１１６）の比は２の３乗＝８までの重み付けであるが、この乗数を大きく設定することによって概略調整における高速性の効果を更に高めることが可能となる。しかし、２のｎ乗の重み付けでは、マスク精度やプロセス上の起因による閾値電圧やソース−ドレイン電流ＩＤＳの相対誤差等によりカレントミラー比を損なう可能性が生じる。この場合、２のｎ乗の上位ビットから調整を行った場合に、所望の精度が得られなくなる。よって、物理的な切り替えによる詳細調整を組合せることにより、高速且つ高精度なオフセット調整が可能となる。
【００５１】
図１に示した電圧増幅回路では、オフセット調整後にモード設定信号をＭ１＝“Ｌ”とした場合、アナログスイッチＳＷ１，ＳＷ２によりノードＩＮＰ１，ＩＮＭ１Ｄにはそれぞれ入力電圧ＡＩＮ２，ＡＩＮ１が接続される。これにより、差動アンプＡ１は、入力電圧ＡＩＮ１，ＡＩＮ２を入力、出力電圧ＡＯＵＴを出力とし、オフセット電圧が許容誤差範囲内の高精度な電圧増幅回路として動作する。また、アナログスイッチＳＷ５によりノードＩＮＭ２には参照電圧Ｖ４が接続されることにより、判定回路Ｃ１３は出力電圧ＡＯＵＴが電圧Ｖ４と比較されるコンパレータを形成する。
【００５２】
このとき、入力電圧ＡＩＮ１，ＡＩＮ２に所望の電圧が供給され、入力電圧“ＡＩＮ２−ＡＩＮ１”間に所望の電位差が発生すると、参照電圧Ｖ４により検出動作が行われる。この場合、オフセット調整時に用いたコンパレータＡ２を兼用している為、高精度な検出を保証することができる。特に、参照電圧とゲイン抵抗により、動作点が低電位電源ＧＮＤの近傍といったダイナミックレンジぎりぎりの使い方でも確実に調整することが可能となる。
【００５３】
また、差動アンプＡ１は、トランジスタＰ１０，Ｐ２０，Ｎ１０，Ｎ２０，Ｎ１３，ＩＣ１１，ＩＣ１２で構成される従来の差動回路に対して、寄生素子成分としてトランジスタＮ１１，Ｎ２１のドレイン容量が追加されるのみである為、動作速度や発振マージンに殆ど影響を与えない。
【００５４】
上述したオフセット調整回路を含む電圧増幅回路を用いた場合、差動アンプＡ１に要求される許容オフセットが１ｍＶ程度以下のより小さなオーダーであっても比較判定が可能であり、出荷検査工程で上記判定回路を兼用することで、テスタ精度に依らず高精度な検査が可能となる。
【００５５】
［第２実施形態］
次に、この発明の第２実施形態の電圧増幅回路について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００５６】
図１０は、第２実施形態の電圧増幅回路の構成を示すブロック図である。
【００５７】
この電圧増幅回路は、差動増幅回路Ｃ２１、基準電圧発生回路Ｃ２２、オフセット電圧増幅部Ｃ２３、判定回路Ｃ２４、及びオフセット調整レジスタＣ２５から構成される。
【００５８】
差動増幅回路Ｃ２１は、入力電圧ＡＩＮと基準電圧ＶＭを比較し、比較結果を出力電圧ＡＯＵＴとして出力する。リファレンス回路Ｃ１２は、基準電圧ＶＭを発生する。オフセット電圧増幅部Ｃ２３は、差動増幅回路Ｃ２１に生じた入力電圧ＡＩＮと基準電圧ＶＭ間のオフセット電圧を増幅し、出力電圧ＡＯＵＴとして出力する。判定回路Ｃ２４は、オフセット電圧増幅部Ｃ２３で増幅されたオフセット電圧を判定し、オフセット判定信号ＤＨ，ＤＬを出力する。オフセット調整レジスタＣ２５は、オフセット判定信号ＤＨ，ＤＬを用いてオフセット調整信号ＴＲ１〜ＴＲｎを生成し出力する。
【００５９】
図１１に、図１０に示した差動増幅回路Ｃ２１、オフセット電圧増幅部Ｃ２３、及び判定回路Ｃ２４の第１の具体的な構成例を示す。
【００６０】
差動増幅回路Ｃ２１は、オフセット調整信号ＴＲ１〜ＴＲ６によりオフセット調整を行う差動アンプＡ１を有する。入力端子ＡＩＮと差動アンプＡ１の入力ノード（負(−)入力端子）ＩＮＭ１との間には、アナログスイッチＳＷ１が接続されている。また、オフセット電圧増幅部Ｃ２３では、基準電圧ＶＭと出力端子ＡＯＵＴ間にゲイン抵抗Ｒ１，Ｒ２とアナログスイッチＳＷ３が直列接続される。ゲイン抵抗Ｒ１とＲ２の接続点は、アナログスイッチＳＷ２を介して差動増幅回路Ｃ２１内に設置された差動アンプＡ１の入力ノードＩＮＭ１に接続されている。基準電圧ＶＭは、差動アンプＡ１の入力ノード（正(＋)入力端子）ＩＮＰ１に接続されている。
【００６１】
また、判定回路Ｃ２４は、コンパレータＡ２及びＡ３を含む。コンパレータＡ２は、出力電圧ＡＯＵＴを入力ノード（正(＋)入力端子）ＩＮＰ２に、基準電圧ＶＭを入力ノード（負(−)入力端子）ＩＮＭ２に入力し、これらの比較結果を出力電圧ＯＵＴ２として出力する。コンパレータＡ３は、基準電圧ＶＭを入力ノード（正(＋)入力端子）ＩＮＰ３に、出力電圧ＡＯＵＴを入力ノード（負(−)入力端子）ＩＮＭ３に入力し、これらの比較結果を出力電圧ＯＵＴ３として出力する。
【００６２】
コンパレータＡ２またはＡ３は、図１７に示すように、Ｐ型ＭＯＳトランジスタＰ２１のソースに抵抗ＲＯＦを接続してオフセット電圧を持たせたコンパレータである。なお、コンパレータＡ３は、図１７に示した回路において、入力ノードＩＮＰ２、ＩＮＭ２、出力電圧ＯＵＴ２を、入力ノードＩＮＰ３、ＩＮＭ３、出力電圧ＯＵＴ３にそれぞれに入れ替えればよい。コンパレータＡ２とＡ３は、ウインドコンパレータを形成している。これらコンパレータＡ２，Ａ３の出力電圧ＯＵＴ２，ＯＵＴ３は、それぞれオフセット判定信号ＤＨ，ＤＬとして、オフセット調整レジスタＣ２５内の第１のオフセット調整レジスタＣ２５１に供給される。
【００６３】
図１２に、図１１に示した差動アンプＡ１の構成例を示す。差動アンプＡ１は、高電位電源ＶＤＤをソースとする電流源ＩＣ１１，ＩＣ１２と、入力ノードＩＮＭ１，ＩＮＰ１をそれぞれゲートに接続し、ソースを電流源ＩＣ１１に接続した差動Ｐ型ＭＯＳトランジスタＰ１１，Ｐ１２と、オフセット調整信号ＴＲ１〜ＴＲ６をそれぞれゲート入力した選択Ｎ型ＭＯＳトランジスタＮＳ１１〜ＮＳ１６と、高電位電源ＶＤＤをゲート入力したＮ型ＭＯＳトランジスタＮＳ１０，ＮＳ２０〜ＮＳ２３と、低電位電源ＧＮＤをゲート入力したＮ型ＭＯＳトランジスタＮＳ２４〜ＮＳ２６とから構成される。
【００６４】
さらに、差動アンプＡ１は、Ｎ型ＭＯＳトランジスタＮＳ１０〜ＮＳ１６及びＰ型ＭＯＳトランジスタＰ１１のドレイン同士を接続し、その接続点をゲートに、低電位電源ＧＮＤをソースに、トランジスタＮＳ１０〜ＮＳ１６，ＮＳ２０〜ＮＳ２６の各ソースにそれぞれドレインを接続したＮ型ＭＯＳトランジスタＮ１０〜Ｎ１６，Ｎ２０〜Ｎ２６と、Ｎ型ＭＯＳトランジスタＮＳ２０〜ＮＳ２６及びＰ型ＭＯＳトランジスタＰ１２のドレイン同士を接続し、その接続点をゲートに、ソースを低電位電源ＧＮＤに、ドレインを電流源ＩＣ１２に接続すると共に出力ノードＯＵＴ１としたＮ型ＭＯＳトランジスタＮ１３とから構成される。
【００６５】
図１３に、図１１に示した第１のオフセット調整レジスタＣ２５１の構成例を示す。第１のオフセット調整レジスタＣ２５１は、オフセット調整信号ＴＲ１〜ＴＲ３を出力するセット付きフリップフロップ（Ｆ／Ｆ）ＤＦＦＳ１〜ＤＦＦＳ３と、オフセット調整値ＴＲ４〜ＴＲ６を出力するリセット付きフリップフロップＤＦＦＲ４〜ＤＦＦＲ６と、オフセット判定信号ＤＨ，ＤＬの値によってフリップフロップＤＦＦＳ１〜ＤＦＦＳ３，ＤＦＦＲ４〜ＤＦＦＲ６のビットシフト方向を選択するセレクタＳＥＬ１〜ＳＥＬ６とから構成される。
【００６６】
図１４に、図１３に示したセレクタＳＥＬ１〜ＳＥＬ６の構成例を示す。このセレクタＳＥＬ１〜ＳＥＬ６は、信号Ｓ０＝“Ｈ”、信号Ｓ１＝“Ｌ”のとき、出力端子ＤＴに信号Ｄ０を出力する。また、信号Ｓ０＝“Ｌ”、信号Ｓ１＝“Ｈ”のとき、出力端子ＤＴに信号Ｄ１を出力し、信号Ｓ０＝Ｓ１＝“Ｌ”のとき、出力端子ＤＴに信号Ｄ２を出力する。
【００６７】
図１５に、図１０に示した基準電圧発生回路Ｃ２２の構成例を示す。高電位電源ＶＤＤと低電位電源ＧＮＤ間に抵抗ＲＶ２，ＲＶ１を直列接続し、これら抵抗間の接続点から基準電圧ＶＭを出力する。
【００６８】
以下に、図１１〜図１５に示した電圧増幅回路におけるオフセット電圧の補正動作について説明する。
【００６９】
モード設定信号Ｍ１はオフセット補正時に“Ｈ”レベルとなり、アナログスイッチＳＷ１はオフ状態となり、ＳＷ２，ＳＷ３はオン状態となる。これにより、差動アンプＡ１は基準電圧ＶＭが入力され、抵抗Ｒ１，Ｒ２をゲイン抵抗とする増幅回路を構成する。このとき、差動アンプＡ１の入力ノードＩＮＰ１，ＩＮＭ１間に発生する電圧は、差動アンプＡ１のオフセット電圧ＶＯＦ１＝ＩＮＭ１−ＩＮＰ１となる。Ｒ２／Ｒ１比を１≪（Ｒ２／Ｒ１）とすることにより、差動アンプＡ１は、基準電圧ＶＭを基準とし入力ノードＩＮＰ１とＩＮＭ１の電位差を、（Ｒ２／Ｒ１）倍に増幅して出力電圧ＡＯＵＴとして出力するように動作する。このときの出力電圧ＡＯＵＴの出力電圧は、
ＡＯＵＴ＝ＶＭ＋（ＩＮＭ１−ＩＮＰ１）×（Ｒ２／Ｒ１）
と表わせる。例えば、（Ｒ２／Ｒ１）を１００倍に設定した場合、差動アンプＡ１のオフセット電圧ＶＯＦ１が＋１０ｍＶであったとすると、出力ノードＯＵＴ１には“ＶＭ＋１Ｖ”の電圧が出力される。
【００７０】
また、コンパレータＡ２，Ａ３は、基準電圧ＶＭをセンター値とするウインドコンパレータを構成する。このコンパレータＡ２，Ａ３のそれぞれのオフセット電圧ＶＯＦ２，ＶＯＦ３は、電流源ＩＣ２１に流れる電流をＩ３とし、Ｐ型ＭＯＳトランジスタＰ２１とＰ２２、Ｎ型ＭＯＳトランジスタＮ２１とＮ２２がそれぞれ同じ閾値電圧Ｖｔｈ及び同じチャネル幅サイズで相対的に同じ特性を示すとすると、概算値で、
ＶＯＦ２（ＶＯＦ３）＝（Ｉ３／２）×ＲＯＦ
と表わせる。このコンパレータは、（ＶＭ＋ＶＯＦ２）＜ＡＯＵＴのときにＯＵＴ２＝“Ｈ”，ＯＵＴ３＝“Ｌ”となり、ＡＯＵＴ＜（ＶＭ−ＶＯＦ３）のときにＯＵＴ２＝“Ｌ”，ＯＵＴ３＝“Ｈ”となる。さらに、（ＶＭ−ＶＯＦ３）＜ＡＯＵＴ＜（ＶＭ＋ＶＯＦ２）のときにＯＵＴ２＝ＯＵＴ３＝“Ｌ”となるように動作する。もし、オフセット電圧ＶＯＦ２，ＶＯＦ３が差動アンプＡ１に要求されるオフセット精度を理想的に（Ｒ２／Ｒ１）倍した値に設定したとすると、差動アンプＡ１のオフセット電圧ＶＯＦ１が要求精度範囲内の場合はＯＵＴ２＝ＯＵＴ３＝“Ｌ”を出力し、オフセット電圧ＶＯＦ１が要求精度範囲外になると、ＯＵＴ２＝“Ｈ”若しくはＯＵＴ３＝“Ｈ”を出力する。
【００７１】
実際には、このオフセット電圧ＶＯＦ２，ＶＯＦ３は、素子特性ばらつきのマージンを考慮し、差動アンプＡ１に要求されるオフセット精度を（Ｒ２／Ｒ１）倍した値より小さくなるように設定し、要求精度を満たすようにする。このコンパレータＡ２，Ａ３自体の素子ばらつきに起因するオフセット誤差は、上述したように、差動アンプＡ１のオフセット電圧を増幅した電圧と比較する為、±数１０ｍＶ程度のばらつきを有していてもオフセット調整上の問題にはならない。
【００７２】
第１のオフセット調整レジスタＣ２５１は、リセット信号ＲＥＳ，クロックＣＬＫ１，オフセット判定信号ＤＨ（ＯＵＴ２），ＤＬ（ＯＵＴ３）を入力とし、リセット状態（ＲＥＳ＝“Ｈ”）でオフセット調整信号ＴＲ１〜ＴＲ３＝“Ｈ”，ＴＲ４〜ＴＲ６＝“Ｌ”をセットする。第１のオフセット調整レジスタＣ２５１は、リセット解除（ＲＥＳ＝“Ｌ”）後、クロックＣＬＫ１の立上りに同期して、オフセット判定信号ＤＨ（ＯＵＴ２）＝“Ｈ”のときに右シフトし、ＤＬ（ＯＵＴ３）＝“Ｈ”のときに左シフトし、ＤＨ＝ＤＬ＝“Ｌ”のときに前の状態を保持するように動作する。このとき、シフトレジスタの左端からは高電位電源ＶＤＤ、右端からは低電位電源ＧＮＤが供給される為、シフト動作によりそれぞれ左側からは“Ｈ”が供給され、右側からは“Ｌ”が供給される。
【００７３】
差動アンプＡ１は、オフセット調整信号ＴＲ１〜ＴＲ６の状態によってＰ型ＭＯＳトランジスタＰ１１の電流ＩＤＳとトランジスタＰ１２の電流ＩＤＳの比が可変する。オフセット調整信号ＴＲ１〜ＴＲ３＝“Ｈ”、ＴＲ４〜ＴＲ６＝“Ｌ”の状態で、トランジスタＮＳ１０〜ＮＳ１３がオン状態となり、トランジスタＮＳ１４〜ＮＳ１６がオフ状態となる。常に、Ｎ型ＭＯＳトランジスタＮＳ２０〜ＮＳ２３がオン状態となり、トランジスタＮＳ２４〜ＮＳ２６がオフ状態であることから、トランジスタＰ１１の電流ＩＤＳとトランジスタＰ１２の電流ＩＤＳがほぼ同じ値となる。
【００７４】
しかし、差動アンプＡ１のオフセット電圧により、入力電圧“ＩＮＰ１≠ＩＮＭ１”となった場合、判定回路Ｃ２４及び第１のオフセット調整レジスタＣ２５１により、オフセット調整信号ＴＲ１〜ＴＲ６の状態を変え、トランジスタＰ１１の電流ＩＤＳとトランジスタＰ１２の電流ＩＤＳの比を変化させ、入力電圧“ＩＮＭ１−ＩＮＰ１”が要求精度範囲内になるように調整を行う。
【００７５】
図１６（ａ）に、差動アンプＡ１のオフセット電圧が初期状態でＩＮＰ１＜ＩＮＭ１の場合のオフセット調整動作の一例を示す。ここで、トランジスタＮ１１〜Ｎ１６の各トランジスタは、同じ“チャネル幅／チャネル長（Ｗ／Ｌ）”を持ち、各トランジスタがオンした場合のトランジスタＰ１１の電流ＩＤＳの変化量をそれそれ１ユニットとする。差動アンプＡ１のオフセット電圧ＶＯＦ１＝ＩＮＭ１−ＩＮＰ１の値が正で要求精度範囲外となる場合、（ＶＭ＋ＶＯＦ２）＜ＡＯＵＴでオフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”となり、リセット解除（ＲＥＳ＝“Ｌ”）後、クロックＣＬＫの立上りに同期して第１のオフセット調整レジスタＣ２５１は右シフトする。オフセット調整信号ＴＲ４が“Ｌ”から“Ｈ”に変わり、トランジスタＮＳ１４がオフ状態からオン状態に変化し、トランジスタＰ１１の電流ＩＤＳが１ユニット分増加する。これにより、入力電圧ＩＮＭ１が低下し、オフセット電圧がより小さくなる方向に縮小する。
【００７６】
このシフト動作は、次のクロックＣＬＫの立上りでも同様に動作し、差動アンプＡ１のオフセット電圧ＶＯＦ１＝ＩＮＭ１−ＩＮＰ１が要求精度範囲内になるまで継続する。（ＶＭ−ＶＯＦ３）＜ＡＯＵＴ＜（ＶＭ＋ＶＯＦ２）となった場合、つまり、オフセット電圧ＶＯＦ１が要求精度範囲内に入ると、オフセット判定信号ＤＨ＝ＤＬ＝“Ｌ”となり、オフセット調整レジスタはクロックＣＬＫが入力されても前の値を保持する為、これ以上のシフト動作を行わない。よって、差動アンプＡ１は、要求精度範囲内にオフセット電圧が入るように調整される。
【００７７】
同様に、図１６（ｂ）に、差動アンプＡ１のオフセット電圧が初期状態でＩＮＭ１＜ＩＮＰ１の場合のオフセット調整動作の一例を示す。この場合は図１６（ａ）とは逆に、オフセット判定信号ＤＨ＝“Ｌ”，ＤＬ＝“Ｈ”となり、クロックＣＬＫの立上りに同期して第１のオフセット調整レジスタＣ２５１は左シフトする。よって、オフセット調整信号ＴＲ３が“Ｈ”から“Ｌ”に変わり、トランジスタＮＳ１３がオン状態からオフ状態に変化し、トランジスタＰ１１の電流ＩＤＳが１ユニット分減少する。これによって、入力電圧ＩＮＭ１が上昇し、オフセット電圧がより小さくなる方向に縮小する。この場合でも、オフセット電圧ＶＯＦ１が要求精度範囲内に入ると、オフセット判定信号ＤＨ＝ＤＬ＝“Ｌ”となり、第１のオフセット調整レジスタＣ２５１はクロックＣＬＫが入力されても前の値を保持するように動作する。これにより、差動アンプＡ１は、要求精度範囲内にオフセット電圧が入るように調整される。
【００７８】
この差動アンプＡ１では、トランジスタＮ１０〜Ｎ１６とＮ２０〜Ｎ２６の各対応するトランジスタ同士を同じサイズとし、トランジスタＮＳ１０〜ＮＳ１６，ＮＳ２０〜ＮＳ２６の相互コンダクタンス（ｇｍ）をトランジスタＮ１０〜Ｎ１６，Ｎ２０〜Ｎ２６の相互コンダクタンス（ｇｍ）より十分大きく設定する。これにより、差動アンプＡ１は、オフセット電圧ＶＯＦ１の要因となるオフセット調整前のトランジスタＰ１１の電流ＩＤＳとトランジスタＰ１２の電流ＩＤＳとの差を縮小できる。また、差動アンプＡ１内のトランジスタＮ１１〜Ｎ１６，Ｎ２１〜Ｎ２６のチャネル長ＬをトランジスタＮ１０，Ｎ２０のチャネル長と等しく設定し、トランジスタＮ１１〜Ｎ１６，Ｎ２１〜Ｎ２６のチャネル幅ＷをトランジスタＮ１０，Ｎ２０のチャネル幅よりも十分小さく設定する。これにより、オフセット調整時のトランジスタＰ１１の電流ＩＤＳの変化率を小さくでき、オフセット調整精度を高くすることができる。また、シフトレジスタを用いてオフセット調整信号ＴＲ１〜ＴＲ６のオン状態のトランジスタ数を物理的に増減させることにより、トランジスタＰ１１の電流ＩＤＳの変化量の単調性を確保でき、より高精度な調整が可能となる。
【００７９】
本実施形態では、前述した図１１に示した判定回路にウインドコンパレータＡ２，Ａ３を用いた。これに換わるより一般的な方法としては、基準電圧ＶＭにオフセット電圧ＶＯＦ２を加算、若しくは基準電圧ＶＭからオフセット電圧ＶＯＦ３を減算した基準電圧を抵抗分割回路等で作成し、図１７に示した抵抗ＲＯＦの両端をショートしたオフセット電圧の無いコンパレータを用いて比較させ、オフセット判定信号ＤＨ，ＤＬを出力させても同様の動作が可能である。
【００８０】
オフセット調整後、モード設定信号Ｍ１を“Ｌ”とした場合、アナログスイッチＳＷ１はオン状態、アナログスイッチＳＷ２，ＳＷ３はオフ状態となり、差動増幅回路Ｃ２１は、基準電圧ＶＭを基準とし、入力電圧ＡＩＮを入力とし、出力電圧ＡＯＵＴを出力とした通常の差動増幅回路として動作する。このとき、オフセット調整信号ＴＲ１〜ＴＲ６に応じてＮ型ＭＯＳトランジスタＮＳ１１〜ＮＳ１６がオン又はオフの状態に選択されており、オフセット電圧が要求精度範囲内に収まった高精度な差動増幅回路として動作する。
【００８１】
図１８に、図１０に示した差動増幅回路Ｃ２１、オフセット電圧増幅部Ｃ２３、判定回路Ｃ２４、及びオフセット調整レジスタＣ２５の第２の具体的な構成例を示す。図１８では、図１１に示した構成例と同じ構成要素には同じ符号を付与する。この構成例では、オフセット調整レジスタＣ２５として、図１１に示した第１のオフセット調整レジスタＣ２５１に加え、新たに第２のオフセット調整レジスタＣ２５２を設置している。また、オフセット調整モード切り替え信号Ｍ２により、クロックＣＬＫを第１のオフセット調整レジスタＣ２５１のクロックＣＬＫ１、または第２のオフセット調整レジスタＣ２５２のクロックＣＬＫ２のどちらか一方に選択的に供給する。また、オフセット電圧増幅部Ｃ２３は、図１１に示した抵抗Ｒ２を抵抗Ｒ２１とＲ２２に分割し、抵抗Ｒ２１とＲ２２の接続点と出力電圧ＡＯＵＴ間にアナログスイッチＳＷ４を追加することにより、オフセット調整モード切り替え信号Ｍ２によりゲインが切り替わるようにしたものである。
【００８２】
図１９に、図１８に示した差動アンプＡ１１の構成例を示す。この差動アンプＡ１１では、図１２に示したトランジスタＮ１１〜Ｎ１６，ＮＳ１１〜ＮＳ１６群と回路接続上同一構成のトランジスタＮ１１１〜Ｎ１１６，ＮＳ１１１〜ＮＳ１１６群を並列に接続し、図１２に示したトランジスタＮ２１〜Ｎ２６，ＮＳ２１〜ＮＳ２６群と回路接続上同一構成のトランジスタＮ１２１〜Ｎ１２６，ＮＳ１２１〜ＮＳ１２６群を並列に接続している。このとき、選択トランジスタＮＳ１１１〜ＮＳ１１６のゲートには、オフセット調整信号ＴＲ１〜ＴＲ６の替わりにオフセット調整信号ＴＲ１１〜ＴＲ１６をそれぞれ入力する。
【００８３】
また、図１２と同様に、トランジスタＮ１１１〜Ｎ１１６とＮ１２１〜Ｎ１２６の各対応するトランジスタ同士を同じサイズとし、トランジスタＮＳ１１１〜ＮＳ１１６，ＮＳ１２１〜ＮＳ１２６の相互コンダクタンス（ｇｍ）をトランジスタＮ１１１〜Ｎ１１６，Ｎ１２１〜Ｎ１２６の相互コンダクタンス（ｇｍ）より十分大きく設定する。これにより、オフセット電圧ＶＯＦ１の要因となるオフセット調整前のトランジスタＰ１１の電流ＩＤＳとトランジスタＰ１２の電流ＩＤＳの差を縮小できる。また、差動アンプＡ１１内のトランジスタＮ１１１〜Ｎ１１６，Ｎ１２１〜Ｎ１２６のチャネル長(Ｌ)をトランジスタＮ１０，Ｎ２０のチャネル長と等しく設定し、トランジスタＮ１１１〜Ｎ１１６，Ｎ１２１〜Ｎ１２６のチャネル幅(Ｗ)はトランジスタＮ１０，Ｎ２０のチャネル幅よりも小さく設定する。
【００８４】
ここで、各トランジスタのチャネル幅比は、Ｎ１１１：Ｎ１１２：Ｎ１１３＝Ｎ１１４：Ｎ１１５：Ｎ１１６＝Ｎ１２１：Ｎ１２２：Ｎ１２３＝Ｎ１２４：Ｎ１２５：Ｎ１２６＝８：４：２と、２のｎ乗の重み付けをする。さらに、Ｎ１１３（＝Ｎ１１６＝Ｎ１２３＝Ｎ１２６）＞（Ｎ１１〜Ｎ１６，Ｎ２１〜Ｎ２６）と第２のオフセット調整レジスタ側の調整用トランジスタのチャネル幅比を、第１のオフセット調整レジスタ側の調整用トランジスタのチャネル幅比より大きく設定することを特徴とする。図１９では、この重み付けｍを（×ｍ）の形で表記する。
【００８５】
図２０に、図１８に示した第２のオフセット調整レジスタＣ２５２の構成例を示す。第２のオフセット調整レジスタＣ２５２は、オフセット調整信号ＴＲ１１〜ＴＲ１３を出力するセット付きフリップフロップＤＦＦＳ１１〜ＤＦＦＳ１３と、オフセット調整信号ＴＲ１４〜ＴＲ１６を出力するリセット付きフリップフロップＤＦＦＲ１４〜ＤＦＦＲ１６と、クロックＣＬＫ２の立下りに同期してノードＳＦＴ１〜ＳＦＴ３に１ビットシフトデータを出力するリセット付きフリップフロップＤＦＦＲ００〜ＤＦＦＲ０３及び排他的論理和回路（ＸＯＲ回路）ＸＯＲ１〜ＸＯＲ３から成る。そして、第２のオフセット調整レジスタＣ２５２は、オフセット判定信号ＤＨ，ＤＬとノードＳＦＴ１〜ＳＦＴ３に供給される１ビットシフトデータから、組合せ回路ＣＩＲ１によりオフセット調整信号ＴＲ１１〜ＴＲ１６を決める。
【００８６】
以下に、図１８に示した電圧増幅回路におけるオフセット電圧の補正動作について、図２１を用いて説明する。
【００８７】
モード設定信号Ｍ１、及びオフセット調整モード切り替え信号Ｍ２が共に“Ｈ”レベルになると、アナログスイッチＳＷ１はオフ状態、アナログスイッチＳＷ２〜ＳＷ４はオン状態となり、差動アンプＡ１１は基準電圧ＶＭを基準とし、抵抗Ｒ１，Ｒ２１をゲイン抵抗とする増幅回路を構成する。このとき、ゲインを決める、Ｒ２１／Ｒ１比は“（Ｒ２１＋Ｒ２２）／Ｒ１”よりも小さく設定され、より低いゲインとなる。これにより、電圧増幅回路は、オフセット電圧の概略の調整を行うように動作する。
【００８８】
このとき、出力電圧ＡＯＵＴは、
ＡＯＵＴ＝ＶＭ＋（ＩＮＭ１−ＩＮＰ１）×（Ｒ２１／Ｒ１）
と表わせる。コンパレータＡ２，Ａ３は、図１１と同様に、ウインドコンパレータとして動作し、出力電圧ＡＯＵＴの値に応じて出力電圧ＯＵＴ２，ＯＵＴ３を出力する。
【００８９】
第２のオフセット調整レジスタＣ２５２は、リセット信号ＲＥＳ，クロックＣＬＫ２，オフセット判定信号ＤＨ（ＯＵＴ２），ＤＬ（ＯＵＴ３）を入力とし、リセット状態（ＲＥＳ＝“Ｈ”）でＴＲ１１〜ＴＲ１３＝“Ｈ”、ＴＲ１４〜ＴＲ１６＝“Ｌ”、ＳＦＴ１〜ＳＦＴ３＝“Ｌ”がセットされる。リセット解除（ＲＥＳ＝“Ｌ”）後、オフセット調整モード切り替え信号Ｍ２が“Ｈ”である為、クロックＣＬＫはクロックＣＬＫ２に供給され、クロックＣＬＫ１は停止状態となる。
【００９０】
第２のオフセット調整レジスタＣ２５２は、クロックＣＬＫ２の立下りに同期して信号ＳＦＴ１、ＳＦＴ２、ＳＦＴ３の順で“Ｈ”レベルを１ビットずつシフト動作する。信号ＳＦＴ１〜ＳＦＴ３は、それぞれオフセット調整信号ＴＲ１１〜ＴＲ１３及びＴＲ１４〜ＴＲ１６に対応する。例えば、ＳＦＴ２＝“Ｈ”の場合は、ＴＲ１２及びＴＲ１５がオフセット判定信号ＤＨ，ＤＬの値に応じてクロックＣＬＫ２の立上りに同期して値がセットされ、若しくは、前の状態を保持するように動作する。
【００９１】
このとき、第１のオフセット調整レジスタＣ２５１から出力されるオフセット調整信号ＴＲ１〜ＴＲ６は、オフセット調整モード切り替え信号Ｍ２が“Ｈ”、すなわち概略調整期間中は、リセット後のオフセット調整信号ＴＲ１〜ＴＲ３＝“Ｈ”、ＴＲ４〜ＴＲ６＝“Ｌ”にセットされた状態を保持する。
【００９２】
また、差動アンプＡ１１は、オフセット調整信号ＴＲ１〜ＴＲ６，ＴＲ１１〜ＴＲ１６の状態によって、トランジスタＰ１１の電流ＩＤＳとトランジスタＰ１２の電流ＩＤＳの比が可変する。
【００９３】
リセット解除（ＲＥＳ＝“Ｌ”）後、設定されたクロック数（図９の例では３パルス）を入力後、オフセット調整モード切り替え信号Ｍ２を“Ｌ”レベルとすることにより、アナログスイッチＳＷ１，ＳＷ４はオフ状態、アナログスイッチＳＷ２，ＳＷ３はオン状態となり、差動アンプＡ１１は基準電圧ＶＭを基準とし、抵抗Ｒ１，（Ｒ２１＋Ｒ２２）をゲイン抵抗とする増幅回路を構成する。
【００９４】
このとき、出力電圧ＡＯＵＴは、
ＡＯＵＴ＝ＶＭ＋（ＩＮＭ１−ＩＮＰ１）×｛（Ｒ２１＋Ｒ２２）／Ｒ１｝
となり、オフセット調整モード切り替え信号Ｍ２が“Ｈ”のときより高ゲインとなる。よって、差動アンプＡ１１のオフセット電圧ＶＯＦ１は、切り替え信号Ｍ２が“Ｈ”のときの概略調整時より更に大きく増幅され、より高精度なオフセット電圧の調整が可能となる。
【００９５】
オフセット調整モード切り替え信号Ｍ２が“Ｌ”のときには、クロックＣＬＫはクロックＣＬＫ１に供給され、クロックＣＬＫ２は停止状態となる為、オフセット調整信号ＴＲ１１〜ＴＲ１６は、切り替え信号Ｍ２が“Ｈ”の期間中に概略調整された状態を保持する。オフセット調整モード切り替え信号Ｍ２が“Ｌ”となった後の動作は、オフセット調整信号ＴＲ１１〜ＴＲ１６によって概略調整がされている以外は図１１で説明した動作と同様にオフセット電圧の調整が実行される。
【００９６】
図２１に、差動アンプＡ１１のオフセット電圧が初期状態でＩＮＰ１＜ＩＮＭ１の場合のオフセット調整動作の動作波形の一例を示す。ここで、トランジスタＮ１１１〜Ｎ１１６，Ｎ１１〜Ｎ１６の各トランジスタがオンした場合のトランジスタＰ１１の電流ＩＤＳの変化量をトランジスタＮ１１１，Ｎ１１４は８ユニット、トランジスタＮ１１２，Ｎ１１５は４ユニット、トランジスタＮ１１３，Ｎ１１６は２ユニット、トランジスタＮ１１〜Ｎ１６は１ユニットに設定したものする。リセット解除（ＲＥＳ＝“Ｌ”）後、切り替え信号Ｍ２が“Ｈ”でクロックＣＬＫがクロックＣＬＫ２に供給されると、オフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”となり、クロックＣＬＫの立上りに同期して信号ＳＦＴ１に対応したオフセット調整信号ＴＲ１４が“Ｌ”から“Ｈ”に変わる。
【００９７】
これにより、トランジスタＮＳ１１４がオフ状態からオン状態に変化し、トランジスタＰ１１の電流ＩＤＳが８ユニット分増加する。これにより、差動アンプＡ１１の状態が変化した結果、オフセット判定信号ＤＨ＝“Ｌ”，ＤＬ＝“Ｈ”となり、クロックＣＬＫの立上りに同期して信号ＳＦＴ２に対応したオフセット調整信号ＴＲ１２が“Ｈ”から“Ｌ”に変わる。これにより、トランジスタＮＳ１１２がオン状態からオフ状態に変化し、トランジスタＰ１１の電流ＩＤＳが４ユニット分減少する。これにより、差動アンプＡ１１の状態が変化した結果、出力電圧ＡＯＵＴはウインドコンパレータの設定範囲内となり、ＤＨ＝“Ｌ”，ＤＬ＝“Ｌ”が出力される。次のクロックＣＬＫの立上りでは、第２のオフセット調整レジスタＣ２５２は、オフセット調整信号ＴＲ１１〜ＴＲ１６の状態を保持するように動作する。
【００９８】
この後、オフセット調整モード切り替え信号Ｍ２が“Ｌ”となると、差動アンプＡ１１のゲインが高ゲインに切替り、出力電圧ＡＯＵＴが再びウインドコンパレータの設定範囲外となり、オフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”となる。その後、クロックＣＬＫがクロックＣＬＫ１に供給され、クロックＣＬＫの立上りに同期して第１のオフセット調整レジスタが右シフトを行い、オフセット調整信号ＴＲ４が“Ｌ”から“Ｈ”へ切り替わる。これによって、トランジスタＮＳ１４がオフ状態からオン状態に切り替わり、トランジスタＰ１１の電流ＩＤＳが１ユニット分増加する。
【００９９】
更に、オフセット判定信号ＤＨ＝“Ｈ”，ＤＬ＝“Ｌ”である為、クロックＣＬＫの立上りに同期してオフセット調整信号ＴＲ５が“Ｌ”から“Ｈ”へ切り替わる。これによって、トランジスタＮＳ１５がオフ状態からオン状態に切り替わり、トランジスタＰ１１の電流ＩＤＳが更に１ユニット分増加する。ここで、オフセット判定信号ＤＨ＝“Ｌ”，ＤＬ＝“Ｌ”となり、次のクロックＣＬＫの立上りではオフセット調整信号ＴＲ１〜ＴＲ６は変化せず値を保持する。この状態では、出力電圧ＡＯＵＴは、ウインドコンパレータの設定範囲内であり、言い替えれば、差動アンプＡ１１は所望のオフセット電圧の範囲内に調整されたことになる。
【０１００】
ここで、トランジスタＮ１１１，Ｎ１１２，Ｎ１１３（Ｎ１１４，Ｎ１１５，Ｎ１１６）のチャネル幅比は８：４：２と、２のｎ乗の重み付けを持って、重み付けの重い上位ビットから順次調整が行われることから、図１１に示した第１実施形態よりも高速に調整が実施される。また、トランジスタＮ１１〜Ｎ１６は、トランジスタＮ１１１〜Ｎ１１６と比較して、より小さなチャネル幅比で設定されたトランジスタで構成され、調整時に物理的に１ヶづつオン／オフさせる為、単調性が確保され、より高精度な調整が可能となる。
【０１０１】
図２１に示した例では、Ｎ型ＭＯＳトランジスタＮ１１１，Ｎ１１２，Ｎ１１３（Ｎ１１４，Ｎ１１５，Ｎ１１６）の比は２の３乗(＝８)までの重み付けであるが、この乗数を大きく設定することによって高速性に対する効果を更に上げられることは言うまでもない。しかし、高精度の調整を行う為には、前述した２のｎ乗の重み付けでは限界がある。例えば、トランジスタＮ１１４と（Ｎ１１２＋Ｎ１１３）では、流れる電流値は重み付けでトランジスタＮ１１３のチャネル幅比率分、トランジスタＮ１１４側が大きくなるが、各素子をより小さな比で設定した場合、マスク上の丸め誤差や閾値電圧Ｖｔｈ等プロセス上の起因による電流ＩＤＳの相対誤差により、必ずしもトランジスタＮ１１４側が大きくならず、単調性を損なう可能性が生じる。よって、低ゲインと２のｎ乗の重み付けによる概略調整と、高ゲインと物理的な切り替えによる詳細調整の組合せによって、高速且つ高精度なオフセット調整が提供可能となる。
【０１０２】
また、オフセット電圧を調整した後、モード設定信号Ｍ１を“Ｌ”とした場合、アナログＳＷ１はオン状態、アナログスイッチＳＷ２〜ＳＷ４はオフ状態となり、差動増幅回路Ｃ２１は基準電圧ＶＭを基準とし、入力電圧ＡＩＮを入力とし、出力電圧ＡＯＵＴを出力とした通常の差動増幅回路として動作する。このとき、オフセット調整信号ＴＲ１〜ＴＲ６，ＴＲ１１〜ＴＲ１６に応じてＮ型ＭＯＳトランジスタＮＳ１１〜ＮＳ１６，ＮＳ１１１〜ＮＳ１１６がオン又はオフの状態に選択されており、オフセット電圧が要求精度範囲内に収まった高精度な差動増幅回路として動作する。
【０１０３】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態の電圧増幅回路の構成を示す回路図である。
【図２】図１中に示した差動アンプの具体的な構成例を示す回路図である。
【図３】図１中に示したリファレンス回路の構成例を示す回路図である。
【図４】図１中に示した判定回路の構成例を示す回路図である。
【図５】図１、図４中に示したアナログスイッチの構成例を示す回路図である。
【図６】図１中に示した第２のオフセット調整レジスタの構成例を示す回路図である。
【図７】図１中に示した第１のオフセット調整レジスタの構成例を示す回路図である。
【図８】図７中に示したセレクタの構成例を示す回路図である。
【図９】図１に示した電圧増幅回路のオフセット補正動作を示すタイミングチャートである。
【図１０】本発明の第２実施形態の電圧増幅回路の構成を示すブロック図である。
【図１１】図１０に示した電圧増幅回路の具体的な第１構成例を示す回路図である。
【図１２】図１１中に示した差動アンプの構成例を示す回路図である。
【図１３】図１１中に示した第１のオフセット調整レジスタの構成例を示す回路図である。
【図１４】図１３中に示したセレクタの構成例を示す回路図である。
【図１５】図１０中に示した基準電圧発生回路の構成例を示す回路図である。
【図１６】図１０に示した電圧増幅回路のオフセット補正動作を示すタイミングチャートである。
【図１７】図１１中に示したコンパレータの構成例を示す回路図である。
【図１８】図１０に示した電圧増幅回路の具体的な第２構成例を示す回路図である。
【図１９】図１８中に示した差動アンプの構成例を示す回路図である。
【図２０】図１８中に示した第２のオフセット調整レジスタの構成例を示す回路図である。
【図２１】図１８に示した電圧増幅回路のオフセット補正動作を示すタイミングチャートである。
【図２２】従来のオフセット調整機能を設けた電圧増幅回路を示す図である。
【符号の説明】
【０１０５】
Ａ１，Ａ１１…差動アンプ、Ａ２，Ａ３…コンパレータ、ＡＩＮ，ＡＩＮ１，ＡＩＮ２…入力電圧、ＡＯＵＴ…出力電圧、Ｃ１１，Ｃ２１…差動増幅回路、Ｃ１２…リファレンス回路、Ｃ１３，Ｃ２４…判定回路、Ｃ１４…オフセット調整レジスタ群、Ｃ１４１，Ｃ２５１…第１のオフセット調整レジスタ、Ｃ１４２，Ｃ２５２…第２のオフセット調整レジスタ、Ｃ２２…基準電圧発生回路、Ｃ２３…オフセット電圧増幅部、Ｃ２５…オフセット調整レジスタ、ＣＯＵＴ…検出信号、ＤＨ，ＤＬ…オフセット判定信号、ＧＮＤ…低電位電源、ＩＣ１０，ＩＣ１１，ＩＣ１２…電流源、ＩＮＰ１，ＩＮＰ２，ＩＮＭ１，ＩＮＭ２…入力電圧（入力ノード）、ＩＮＭ１Ｄ…ノード、Ｍ１…モード設定信号、Ｍ２…オフセット調整モード切り替え信号、Ｎ１０〜Ｎ１６，Ｎ２０〜Ｎ２６，Ｎ５０，Ｎ５１，Ｎ１１１〜Ｎ１１６，Ｎ１２１〜Ｎ１２６，ＮＳ１０〜ＮＳ１６，ＮＳ２０〜ＮＳ２６，ＮＳ１１１〜ＮＳ１１６，ＮＳ１２１〜ＮＳ１２６…Ｎ型ＭＯＳトランジスタ、Ｐ１０〜Ｐ１２，Ｐ２０〜Ｐ２２，Ｐ５０，Ｐ５１，Ｐ０１１〜Ｐ０１６，Ｐ０２１〜Ｐ０２６，Ｐ１１１〜Ｐ１１６，Ｐ１２１〜Ｐ１２６，ＰＳ０１１〜ＰＳ０１６，ＰＳ０２１〜ＰＳ０２６，ＰＳ１１１〜ＰＳ１１６，ＰＳ１２１〜ＰＳ１２６，Ｐ００１，ＰＳ００１…Ｐ型ＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ２１，Ｒ２２…ゲイン抵抗、ＲＥＳ…リセット信号、ＳＷ１〜ＳＷ５…アナログスイッチ、ＴＲ１〜ＴＲ６…第１のオフセット調整信号、ＴＲ１１〜ＴＲ１６…第２のオフセット調整信号、ＴＲ１〜ＴＲｎ…オフセット調整信号、Ｖ０〜Ｖ６…参照電圧、ＶＤＤ…高電位電源、ＶＭ…基準電圧。
【図１】
2009278231.tif 000003
【図２】
2009278231.tif 000004
【図３】
2009278231.tif 000005
【図４】
2009278231.tif 000006
【図５】
2009278231.tif 000007
【図６】
2009278231.tif 000008
【図７】
2009278231.tif 000009
【図８】
2009278231.tif 000010
【図９】
2009278231.tif 000011
【図１０】
2009278231.tif 000012
【図１１】
2009278231.tif 000013
【図１２】
2009278231.tif 000014
【図１３】
2009278231.tif 000015
【図１４】
2009278231.tif 000016
【図１５】
2009278231.tif 000017
【図１６】
2009278231.tif 000018
【図１７】
2009278231.tif 000019
【図１８】
2009278231.tif 000020
【図１９】
2009278231.tif 000021
【図２０】
2009278231.tif 000022
【図２１】
2009278231.tif 000023
【図２２】
2009278231.tif 000024