(57)【要約】【課題】歪み発生層に緩和が生じにくい半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極１５と、ゲート電極１５の両側面上に形成され、断面Ｌ字状の内側サイドウォール１７Ｂと、半導体基板１１におけるゲート電極１５の両側方の領域に埋め込まれた歪み発生層１９とを備えている。内側サイドウォール１７Ｂは、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜からなる。歪み発生層１９は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両側面上に形成され、断面Ｌ字状の内側サイドウォールと、
前記半導体基板における前記ゲート電極の両側方の領域に埋め込まれた歪み発生層とを備え、
前記内側サイドウォールは、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜からなり、
前記歪み発生層は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有することを特徴とする半導体装置。
【請求項２】
前記歪み発生層の上部に形成されたシリサイド層をさらに備え、
前記歪み発生層は、前記炭素含有シリコンエピタキシャル層の上に形成されたシリコンゲルマニウム層を有し、
前記シリコンゲルマニウム層は、ゲルマニウム含有量が３％以上且つ１０％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上にゲート電極を形成する工程（ａ）と、
前記半導体基板における前記ゲート電極の両側方の領域にリセス部を形成する工程（ｂ）と、
前記リセス部に１％以上の炭素を含む炭素含有シリコンエピタキシャル層をエピタキシャル成長させる工程（ｃ）と、
前記炭素含有シリコンエピタキシャル層の上に、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜を形成する工程（ｄ）と、
前記ゲート電極の両側方の領域に、ソースドレイン用不純物イオンを注入する工程（ｅ）と、
前記炭素含有シリコンエピタキシャル層が前記炭素含有シリコン酸化膜により覆われた状態で、前記ソースドレイン用不純物イオンを熱処理により活性化してソースドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記ゲート電極の両側方の領域にエクステンション用不純物イオンを注入する工程（ｇ）と、
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記エクステンション用不純物イオンを熱処理により活性化してエクステンション領域を形成する工程（ｈ）とをさらに備えていることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）よりも後で且つ前記工程（ｆ）よりも前に、前記炭素含有シリコンエピタキシャル層の上に、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜を形成する工程（ｉ）をさらに備え、
前記工程（ｆ）では、前記炭素含有シリコンエピタキシャル層が、前記炭素含有シリコン膜及び前記引っ張り応力絶縁膜に覆われた状態で熱処理を行うことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）では、Ｎ型のゲート電極とＰ型のゲート電極を形成し、
前記工程（ｃ）では、前記リセス部のうち、前記Ｎ型のゲート電極の側方に形成されたリセス部には、炭素含有シリコン酸化膜を形成し、前記Ｐ型のゲート電極の側方に形成されたリセス部には、ゲルマニウムを１０％以上含むシリコンゲルマニウム層を形成し、
前記工程（ｅ）よりも後で且つ前記工程（ｆ）よりも前に、前記炭素含有シリコンエピタキシャル層の上に、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜を形成し、前記シリコンゲルマニウム層を覆う内部応力が１０００ＭＰａ以上の圧縮応力を有する圧縮応力絶縁膜を形成する工程（ｉ）をさらに備え、
前記工程（ｆ）では、前記炭素含有シリコンエピタキシャル層が、前記炭素含有シリコン膜及び前記引っ張り応力絶縁膜に覆われ、前記シリコンゲルマニウム層が前記圧縮応力絶縁膜に覆われた状態で熱処理を行うことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、前記炭素含有シリコンエピタキシャル層の上に、ゲルマニウム濃度が３％以上且つ１０％以下のシリコンゲルマニウム層と、炭素濃度及びゲルマニウム濃度が０．１％以下のシリコンエピタキシャル層とを形成する工程（ｊ）と、
前記工程（ｆ）よりも後に、前記シリコンエピタキシャル層をシリサイド化する工程（ｋ）とをさらに備えていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にチャネル領域に応力を印加する構成の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化及び高集積化に伴い、トランジスタ形状の微細化が進められた。しかし、微細なレジストマスクを形成するためのリソグラフィー装置は高価であり、微細化における半導体装置のコストパフォーマンスが悪化している。
【０００３】
そのため、微細化以外に、トランジスタのソースドレイン領域に歪みを生成するための歪み発生層を形成し、半導体装置の動作を高速化する方法が検討されている。例えば、ＰＭＯＳトランジスタにおいては、シリコン（Ｓｉ）原子よりも格子間隔が大きいゲルマニウム（Ｇｅ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば、特許文献１を参照。）。ゲルマニウムを導入することにより、チャネル領域のＳｉ格子に圧縮歪を加えることができ、正孔の移動度が向上するため、ＰＭＯＳトランジスタの動作を高速化できる。
【０００４】
一方、ＮＭＯＳトランジスタにおいては、Ｓｉ原子より格子間隔の小さい炭素（Ｃ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば、特許文献２を参照。）。炭素を導入することにより、チャネル領域のＳｉ格子に引っ張り歪みを加えることができ、電子の移動度が向上するため、ＮＭＯＳトランジスタの動作を高速化させることができる。
【０００５】
炭素をソース・ドレイン領域に導入して、歪みを生成する層を形成する方法としては、次の２つが知られている（例えば、特許文献２、非特許文献１及び非特許文献２を参照。）。１つ目は、シラン系のシリコンソースガスと、モノメチルシラン等の炭素ソースガスとを用いて、ソース・ドレイン領域をくり貫いて形成したリセス部に選択的にエピタキシャル成長させる方法である。２つ目は、炭素をソース・ドレイン領域にイオン注入して９００℃程度の熱処理にて固相成長させ、シリコンと炭素を結合させる方法である。
【特許文献１】特開２００６−１９６５４９号公報
【特許文献２】特開２００６−２１６９５５号公報
【非特許文献１】Yee-Chia Yeo、"SSDM"、2006年、ｐ．１６２−１６３
【非特許文献２】Yaocheng Liu 他、"VLSI Tech Dig."、２００７年、ｐ．４４−４５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の歪み発生層を形成することにより半導体装置の動作を高速化する方法には以下のような問題がある。半導体装置の製造プロセスには多くの熱処理工程がある。例えば、トランジスタのソース・ドレイン領域に注入されたホウ素又は砒素等の不純物を活性化するためには熱処理が必要である。また、フォトレジストを除去するためのアッシング及びソースドレイン領域のシリサイド化においても熱処理が行われる。このような熱処理により、例えばシリコンと炭素との結合が切断され、格子間に緩和が生じ、歪み発生層が十分に機能しなくなる。
【０００７】
歪み発生層に緩和が生じると、チャネル領域のＳｉ格子に対する歪も緩和されるため、トランジスタの動作を高速化させることができない。
【０００８】
また、ウェハ面内において歪み発生層における炭素含有量が均一となるように形成しても、高温の熱処理を行うと、ウェハの中央部ほどシリコンと炭素の結合が切れやすく、緩和が生じるためウェハ面内においてトランジスタの特性にばらつきが生じる。
【０００９】
本発明は、前記従来の問題を解決し、歪み発生層に緩和が生じにくい半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、歪み発生層と、炭素含有ＳｉＯ２膜からなる断面Ｌ字状の内側サイドウォールとを備えた構成とする。
【００１１】
具体的には、  本発明に係る半導体装置は、半導体基板の上に形成されたゲート電極と、ゲート電極の両側面上に形成され、断面Ｌ字状の内側サイドウォールと、半導体基板におけるゲート電極の両側方の領域に埋め込まれた歪み発生層とを備え、内側サイドウォールは、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜からなり、歪み発生層は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有することを特徴とする。
【００１２】
本発明の半導体装置は、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜からなる断面Ｌ字状の内側サイドウォールを備えている。このため、不純物の活性化等の熱処理工程において、歪み発生層から炭素が脱離することを抑えることができる。従って、歪み発生層の応力が緩和されにくく、半導体装置の駆動速度の向上効果が大きい半導体装置を実現できる。また、歪み発生層からの炭素の脱離がばらつくことを抑えることもでき、ウェハ面内における半導体装置の特性のばらつきを抑えることができる。
【００１３】
本発明の半導体装置は、歪み発生層の上部に形成されたシリサイド層をさらに備え、歪み発生層は、炭素含有シリコンエピタキシャル層の上に形成されたシリコンゲルマニウム層を有し、シリコンゲルマニウム層は、ゲルマニウム含有量が３％以上且つ１０％以下であってもよい。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート電極を形成する工程（ａ）と、半導体基板におけるゲート電極の両側方の領域にリセス部を形成する工程（ｂ）と、リセス部に１％以上の炭素を含む炭素含有シリコンエピタキシャル層をエピタキシャル成長させる工程（ｃ）と、炭素含有シリコンエピタキシャル層の上に、５×１０19／ｃｍ3以上の炭素を含む炭素含有シリコン酸化膜を形成する工程（ｄ）と、ゲート電極の両側方の領域に、ソースドレイン用不純物イオンを注入する工程（ｅ）と、炭素含有シリコンエピタキシャル層が炭素含有シリコン酸化膜により覆われた状態で、ソースドレイン用不純物イオンを熱処理により活性化してソースドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、炭素含有シリコンエピタキシャル層が炭素含有シリコン酸化膜により覆われた状態で、ソースドレイン用不純物イオンを熱処理により活性化してソースドレイン領域を形成する工程を備えている。このため、歪み発生層である炭素含有シリコンエピタキシャル層から熱処理の際に炭素が脱離することを抑えることができる。従って、歪み発生層の応力が緩和しにくく、半導体装置の駆動速度を向上させる効果が大きい半導体装置の製造方法を実現できる。また、ウェハ面内において炭素の脱離がばらつくことを抑える効果も得られる。従って、ウェハ面内における特性のばらつきが小さい半導体装置の製造方法を実現できる。
【００１６】
本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、ゲート電極の両側方の領域にエクステンション用不純物イオンを注入する工程（ｇ）と、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、エクステンション用不純物イオンを熱処理により活性化してエクステンション領域を形成する工程（ｈ）とをさらに備えていてもよい。
【００１７】
本発明の半導体装置の製造方法は、工程（ｅ）よりも後で且つ工程（ｆ）よりも前に、炭素含有シリコンエピタキシャル層の上に、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜を形成する工程（ｉ）をさらに備え、工程（ｆ）では、炭素含有シリコンエピタキシャル層が、炭素含有シリコン膜及び引っ張り応力絶縁膜に覆われた状態で熱処理を行ってもよい。
【００１８】
本発明の半導体装置の製造方法は、工程（ａ）では、Ｎ型のゲート電極とＰ型のゲート電極を形成し、工程（ｃ）では、リセス部のうち、Ｎ型のゲート電極の側方に形成されたリセス部には、炭素含有シリコン酸化膜を形成し、Ｐ型のゲート電極の側方に形成されたリセス部には、ゲルマニウムを１０％以上含むシリコンゲルマニウム層を形成し、工程（ｅ）よりも後で且つ工程（ｆ）よりも前に、炭素含有シリコンエピタキシャル層の上に、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜を形成し、シリコンゲルマニウム層を覆う内部応力が１０００ＭＰａ以上の圧縮応力を有する圧縮応力絶縁膜を形成する工程（ｉ）をさらに備え、工程（ｆ）では、炭素含有シリコンエピタキシャル層が、炭素含有シリコン膜及び引っ張り応力絶縁膜に覆われ、シリコンゲルマニウム層が圧縮応力絶縁膜に覆われた状態で熱処理を行ってもよい。
【００１９】
本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、炭素含有シリコンエピタキシャル層の上に、ゲルマニウム濃度が３％以上且つ１０％以下のシリコンゲルマニウム層と、炭素濃度及びゲルマニウム濃度が０．１％以下のシリコンエピタキシャル層とを形成する工程（ｊ）と、工程（ｆ）よりも後に、シリコンエピタキシャル層をシリサイド化する工程（ｋ）とをさらに備えていることが好ましい。
【発明の効果】
【００２０】
本発明に係る半導体装置及びその製造方法によれば、歪み発生層に緩和が生じにくい半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。本実施形態の半導体装置Ｎ型のＭＩＳ（金属−絶縁膜−半導体）トランジスタを備えている。ＭＩＳトランジスタは、シリコン（Ｓｉ）等からなる半導体基板１１の上にゲート絶縁膜１３を介在して形成されたゲート電極１５と、ゲート電極１５の両側面上に形成されたサイドウォール１７と、半導体基板１１におけるゲート電極１５の両側方に形成された歪み発生層１９と、エクステンション領域２１と、ソースドレイン領域２３とを有している。
【００２２】
ゲート絶縁膜１３は、シリコン酸化（ＳｉＯ2）膜とすればよく、ハフニウム酸化膜（ＨｆＯ2）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ジルコニウム酸化膜（ＺｒＯ2）又はランタン酸化膜（ＬａＯ2）等の高誘電体（ｈｉｇｈ−ｋ）膜としてもよい。
【００２３】
ゲート電極１５は、ポリシリコン膜とすればよく、チタン窒化膜（ＴｉＮ）又はタンタル窒化膜（ＴａＮ）等の金属膜とポリシリコン膜との積層膜としてもよい。また、ポリシリコン膜にはイオン注入により不純物イオンを注入すればよい。
【００２４】
サイドウォール１７は、ＳｉＯ2からなるオフセットサイドウォール１７Ａと、断面Ｌ字状の内側サイドウォール１７Ｂと、窒化シリコン（ＳｉＮ）からなる外側サイドウォール１７Ｃとを有している。内側サイドウォール１７Ｂは、炭素を１×１０19atoms／ｃｍ3以上含むＳｉＯ2膜（炭素含有ＳｉＯ2膜）からなる。
【００２５】
歪み発生層１９は、半導体基板１１に形成されたリセス部にエピタキシャル成長させたシリコン膜（シリコンエピタキシャル層）であり、炭素を１％以上含む。これにより、ゲート電極１５の下側に形成されるチャネル領域にゲート長方向の引っ張り応力歪みを加えることができる。
【００２６】
エクステンション領域２１は半導体基板１１におけるゲート電極１５の側方に形成されている。ソースドレイン領域２３はサイドウォール１７の側方におけるエクステンション領域２１よりも深い位置に形成されている。エクステンション領域２１及びソースドレイン領域２３の少なくとも一部は歪み発生層１９に形成されている。
【００２７】
第１の実施形態の半導体装置は、内側サイドウォール１７Ｂが１×１０19atoms／ｃｍ3以上の濃度の炭素を含む炭素含有ＳｉＯ2膜である。このため、後で述べるように、歪み発生層１９においてシリコンと炭素との結合が切断されにくく、歪み発生層１９に緩和が生じにくい。このため、Ｎ型ＭＩＳトランジスタの動作速度を大きく向上することができる。
【００２８】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図２（ａ）に示すように、Ｓｉ等からなる半導体基板１１の上に絶縁膜３１と導電膜３３とマスク膜３５とを順次形成する。
【００２９】
絶縁膜３１はＳｉからなる半導体基板１１を水蒸気中又は酸素雰囲気において酸化して形成すればよい。また、ハフニウム酸化膜（ＨｆＯ2）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ジルコニウム酸化膜（ＺｒＯ2）又はランタン酸化膜（ＬａＯ2）等のｈｉｇｈ−ｋ材料を用いて形成してもよい。
【００３０】
導電膜３３は、ポリシリコン膜とすればよい。また、チタン窒化膜（ＴｉＮ）又はタンタル窒化膜（ＴａＮ）等のメタル材料の上にポリシリコン膜が形成された積層膜としてもよい。ポリシリコン中にはイオン注入を行い、Ｎ型とＰ型のゲート電極を作り分ければよい。本実施形態においては、Ｎ型トランジスタを例に説明を行う。導電膜３３の高さは１５０ｎｍ程度とすればよい。
【００３１】
マスク膜３５は、テトラエトキシシラン（ＴＥＯＳ）をシリコンソースとする減圧化学気相堆積（減圧ＣＶＤ）法により形成すればよく、膜厚は５０ｎｍ程度とすればよい。
【００３２】
次に、図２（ｂ）に示すように、絶縁膜３１、導電膜３３及びマスク膜３５を選択的にエッチングし、ゲート絶縁膜１３、ゲート電極１５及びマスク膜３５ａを形成する。ゲート電極１５は例えば最小のゲート幅が４０ｎｍとなるようにすればよい。
【００３３】
次に、図２（ｃ）に示すように、ゲート電極１５及びマスク膜３５ａを覆うように厚さが１０ｎｍ程度のＳｉＯ2膜を形成した後、異方性ドライエッチングを行うことにより、オフセットサイドウォール１７Ａを形成する。オフセットサイドウォール１７ＡとなるＳｉＯ2膜は、シラン又はジクロロシランをシリコンソースとする減圧ＣＶＤ法により形成すればよい。
【００３４】
次に、図３（ａ）に示すように、ＳｉＯ2膜とＳｉＮ膜とを順次形成した後、異方性ドライエッチングを行うことにより、ＳｉＯ2膜３７ＡとＳｉＮ膜３７Ｂとを有するプレサイドウォール３７を形成する。この場合のＳｉＯ2膜３７Ａは、準常圧ＣＶＤ法を用いて形成すればよい。また、ＳｉＮ膜は減圧ＣＶＤ法により形成すればよい。なお、フッ酸によるエッチング速度が、ＳｉＯ2膜３７Ａ、マスク膜３５ａ、オフセットサイドウォール１７Ａの順に小さくなるようにする。
【００３５】
次に、図３（ｂ）に示すように、四フッ化炭素（ＣＦ4）とオゾン（Ｏ3）とを用いて、半導体基板１１の露出部分を等方的にエッチングして、リセス部１１ａを形成する。なお、半導体基板１１におけるゲート電極１５の両側方にリセス部１１ａが形成できれば、等方的なエッチングに代えて異方性エッチングを用いて形成してもよい。また、リセス部１１ａを形成する必要がない部分には、ＳｉＯ2等からなる保護膜を形成しておけばよい。
【００３６】
次に、図３（ｃ）に示すように、リセス部１１ａに炭素を１％以上含む結晶性のＳｉ層（炭素含有シリコンエピタキシャル層）をエピタキシャル成長させることにより、歪み発生層１９を形成する。歪み発生層１９の形成においては、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）又はモノシラン（ＳｉＨ4）等のシラン系のガスをシリコン源として用い、モノメチルシラン（ＣＨ3ＳｉＨ3）又はジメチルシラン（（ＣＨ3）2ＳｉＨ2）等を炭素源として用いればよい。フォスヒン（ＰＨ3）を同時に流し、リンをドープしてもよい。なお、Ｐ型トランジスタを形成する場合には、ゲルマン（ＧｅＨ4）を用いて、炭素含有のシリコンゲルマニウム結晶膜からなる歪み発生層を形成すれば、Ｎ型トランジスタだけでなくＰ型トランジスタの特性も向上させることができる。
【００３７】
シリコン結晶面が剥き出しとなっているリセス部１１ａ以外の部分には、アモルファスシリコンが形成されるおそれがある。アモルファスシリコンの形成を防ぐためには、塩酸ガス（ＨＣｌ）又は塩素ガス（Ｃｌ2）等のエッチングガスをチャンバ内に同時に流せばよい。この際には、チャンバー内の圧力を、アモルファスシリコンが塩素原子と反応して気化する蒸気圧及び温度に設定する。例えば、チャンバー温度を７００℃とし、チャンバー内圧力を約１３００Ｐａ（１０Ｔｏｒｒ）とすればよい。また、エピタキシャル膜とアモルファス膜とのエッチング選択比が、１：１０以上となる条件にする。
【００３８】
歪み発生層１９を形成する際には、まず、８００℃程度の水素雰囲気中で、リセス面に付着した有機物又は自然酸化膜を除去する水素還元処理を行うことが好ましい。炭素含有シリコンエピタキシャル層を形成する場合に、有機物又は自然酸化膜等がＳｉ表面に存在すると、成長初期段階にアモルファス層が生成される。このため、エッチングガスを同時に流す選択エピタキシャル成長条件においては、まったくエピタキシャル成長できないことがある。さらに、炭素含有シリコンエピタキシャル層の成長を促進するために、厚さが３ｎｍ程度の炭素を含まないシリコンエピタキシャル層をまず形成してもよい。この場合には、水素還元処理を行う８００℃程度からシリコンエピタキシャル成長を行う６５０℃程度まで降温する間に、７２５℃程度の温度において、シラン又はジクロロシラン等を用いてエピタキシャル成長を行えばよい。
【００３９】
次に、図４（ａ）に示すように、プレサイドウォール３７及びマスク膜３５ａを除去する。この場合、ＳｉＮ膜３７Ｂは熱リン酸により除去し、ＳｉＯ2膜３７Ａは０．２５％のフッ酸により除去すればよい。マスク膜３５ａは、プレサイドウォール３７を除去した後、２％のフッ酸により除去すればよい。ＳｉＯ2膜３７Ａ、マスク膜３５ａ及びオフセットサイドウォール１７Ａのフッ酸に対するエッチングレートが異なるため、オフセットサイドウォール１７Ａを残すことができる。
【００４０】
続いて、ゲート電極１５及びオフセットサイドウォール１７Ａをマスクとして、イオン注入を行い、エクステンション領域２１を形成する。イオン注入は、例えば、リンを３．０ｋｅＶの注入電圧で注入すればよい。なお、エクステンション領域２１の拡散を防ぐため、ボロン等を注入した後、リンの注入を行ってもよい。なお、Ｐ型トランジスタにおいては、ボロンを０．５ｋｅＶの注入電圧で注入すればよい。
【００４１】
次に、図４（ｂ）に示すように、厚さが５ｎｍ程度の炭素を５×１０19atoms／ｃｍ3以上含む炭素含有ＳｉＯ2膜３９をゲート電極１５を覆うように形成する。炭素含有ＳｉＯ2膜３９の形成方法については、後で詳しく述べる。続いて、エクステンション領域２１の活性化を行う。エクステンション領域２１の活性化は、まず、１０５０℃程度のスパイクアニールによって、注入種の活性化及び拡散長の固定を行う。続いて、レーザーアニールによって１２００℃〜１３００℃でミリセカンド単位の熱処理を行い、活性化率を向上させる。なお、スパイクアニールは省くことが可能で、レーザーアニール単独の方が、エクステンション注入の拡散を防止することができる。
【００４２】
次に、ＳｉＮ膜を２５ｎｍ程度成膜する。ＳｉＮ膜は、低温で成膜が可能なＡＬＤ法又は減圧ＣＶＤ法等を用いて形成することが好ましい。ＡＬＤ法の場合には、シリコンソースガスにジクロロシラン（ＤＣＳ）を用い、窒素ソースにリモートプラズマ処理したアンモニア（ＮＨ3）を用いればよい。減圧ＣＶＤ法の場合には、シリコンソースにビス（３級ブチルアミノ）シラン（ＢＴＢＡＳ）、窒素ソースにアンモニアを用いればよい。
【００４３】
続いて、図４（ｃ）に示すように、ドライエッチングによりＳｉＮ膜をエッチングして外側サイドウォール１７Ｃを形成する。この際に炭素含有ＳｉＯ2膜３９は、エッチング阻止層として機能する。続いて、炭素含有ＳｉＯ2膜３９を残した状態でイオン注入を行いソースドレイン領域２３を形成する。Ｎ型トランジスタの場合には、砒素を３０ｋｅＶの注入電圧で注入すればよい。注入電圧は、残存する炭素含有ＳｉＯ2膜３９の膜厚によって調整する。
【００４４】
この後、炭素含有ＳｉＯ2膜３９が残存した状態で、ソースドレイン領域２３の活性化を行う。ソースドレイン領域２３の活性化はエクステンション領域２１の活性化と同様にして行えばよい。
【００４５】
活性化は、歪み発生層１９の上方が応力絶縁膜により覆われた状態で行ってもよい。応力絶縁膜は、内部応力が５００ＭＰａ以上の引っ張り応力を有する引っ張り応力絶縁膜とすればよく、例えば、厚さが５０ｎｍ程度のＳｉＮ膜を用いればよい。これにより、熱処理の際に歪み発生層１９の収縮が抑えられ、歪み発生層においてシリコン−炭素の結合が切れにくくなる。
【００４６】
また、シリコンゲルマニウム層からなるＰ型のトランジスタを形成する場合には、内部応力が１０００ＭＰａ以上の圧縮応力を有する圧縮応力絶縁膜を、歪み発生層の上に形成して熱処理を行えば、Ｎ型トランジスタと同様に特性を向上させることができる。
【００４７】
次に、図５（ａ）に示すように、異方性のドライエッチングを用いて炭素含有ＳｉＯ2膜３９における歪み発生層１９及びゲート電極１５の上に形成された部分を除去して、炭素含有ＳｉＯ2膜３９から内側サイドウォール１７Ｂを形成する。
【００４８】
次に、ソースドレイン領域２３の上部及びゲート電極１５の上部を常法によりシリサイド化してシリサイド層２５を形成する。その後、リン酸を用いてゲート電極１５の側壁上に形成された外側サイドウォール１７Ｃを除去し、厚さが５０ｎｍのＳｉＮ膜からなるコンタクトエッチストッパ膜４１を形成する。この時、内側サイドウォール１７Ｂが残るようにリン酸の処理時間を調節する。コンタクトエッチストッパ膜４１は、高い内部応力を持つＳｉＮ膜を用いることが好ましい。例えば、Ｎ型トランジスタ上には、１５００ＭＰａ以上の引っ張り応力を持つＳｉＮ膜を形成すればよい。また、Ｐ型トランジスタ上には２０００ＭＰａ以上の圧縮応力を持つＳｉＮ膜を形成すればよい。
【００４９】
続いて、準常圧ＣＶＤを用いて、厚さが５００ｎｍ程度のＳｉＯ2膜からなる層間膜４３を成膜した後、ＣＭＰ（化学機械的研磨）によって平坦化を行い、リソグラフィーとドライエッチングによってコンタクトホールを形成する。ドライエッチングは、層間膜４３をエッチングする第１のエッチングと、コンタクトエッチングストッパ膜４１をエッチングする第２のエッチングとを行う。第２のエッチングでは、シリサイド化された歪み発生層１９が露出する。この際に、エッチングガスに酸素が含まれていると、シリサイド層２５が酸化され高抵抗になると共に、歪み発生層１９に酸素が拡散し、歪み発生層１９の緩和が起こりやすくなる。このため、第２のエッチングは、酸素を含まないエッチングガスを用いて行うことが好ましい。この後、図５（ｂ）に示すようにコンタクトプラグ４５を形成する。さらに、必要に応じて配線層形等を形成する。なお、外側サイドウォール１７Ｃの除去は必要に応じて行えばよい。
【００５０】
エクステンション領域２１及びソースドレイン領域２３の活性化の際には、瞬間的に１０００℃以上の高温に曝される。レーザーアニールやフラッシュアニール等のミリセックアニールにおいては、熱処理の時間は僅かである。しかし、この場合においても、歪み発生層１９の緩和が生じる。以下に、歪み発生層１９の緩和が発生する原理について説明する。
【００５１】
本実施形態において示した条件により形成した歪み発生層１９は、エピタキシャル成長させた直後の炭素含有量を２次イオン質量分析（ＳＩＭＳ）により求めると、５×１０20atoms／ｃｍ3以上であった。また、Ｘ線回折装置（ＸＲＤ）による結晶格子の平均距離の測定とベガード則により求めた濃度換算は１％以上であった。しかし、形成した歪み発生層が熱に曝されると、歪み発生層から炭素が脱離してしまう。
【００５２】
図６は、歪み発生層１９と同じ炭素含有シリコンエピタキシャル層からのＣＨ3+の脱離を昇温脱離分析（ＴＤＳ）により測定した結果を示している。３００℃付近から格子間に存在する炭素が脱離し、メチル系ガスとして脱ガスが始まり、さらに、７００℃以上から脱ガス量が増え、シリコン原子と結合している炭素が脱離していることがわかる。
【００５３】
図７は、窒素雰囲気において８００℃で３０秒間の熱処理を行った場合の炭素含有シリコンエピタキシャル層の深さ方向の炭素濃度を、ＳＩＭＳにより測定した結果を示している。表面付近の炭素濃度の低下が大きく、表面付近では、格子間の炭素だけでなく、炭素原子とシリコン原子との結合が切断され、炭素が脱離していることがわかる。
【００５４】
このように、シリコン結晶格子と結合している炭素が脱離することにより、歪み発生層の歪の緩和が生じる。さらに、炭素の脱離は、ウェハ面内で大きくばらつく。図８は、熱処理前後の炭素濃度と、ウェハ面内の位置との関係を示している。熱処理前の炭素濃度は均一であるが、熱処理後には、ウェハの中心部において炭素の脱離が大きい。これは、ウェハの中心部においては、歪み発生層の緩和がより進むことを意味している。従って、ウェハ面内において、トランジスタの駆動速度のばらつきが大きくなる。
【００５５】
しかし、本実施形態においては、歪み発生層１９の上を炭素含有ＳｉＯ2膜が覆った状態で熱処理を行っている。このため、歪み発生層１９からの炭素の脱離を抑え、歪み発生層１９の緩和を抑えることができる。また、ウェハ面内におけるトランジスタの駆動速度のばらつきを小さくすることも可能となる。
【００５６】
図９は歪み発生層１９の上に炭素含有ＳｉＯ2膜を形成した場合と形成していない場合とにおいて、歪み発生層１９の緩和をＸ線解析（ＸＲＤ）により測定した結果を示している。図９において、炭素含有ＳｉＯ2膜を形成した場合の方がピーク幅が小さくなっている。これはつまり、炭素含有ＳｉＯ2膜を形成することにより、歪み発生層の緩和が抑えられることを示している。
【００５７】
炭素含有ＳｉＯ2膜は、減圧ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法を用いて形成すればよい。減圧ＣＶＤ法により炭素含有ＳｉＯ2膜を形成する場合には、シリコンソースガスにＢＴＢＡＳを用い、酸化ソースガスに酸素（Ｏ2）を用い、４５０℃〜５５０℃程度の温度で成膜すればよい。このような条件において形成した炭素含有ＳｉＯ2膜は、５×１０21atoms／ｃｍ3程度の炭素を含有しており、歪み発生層の緩和を十分に抑えることが可能である。
【００５８】
一方、ＡＬＤ法を用いて炭素含有ＳｉＯ2膜を形成する場合には、図１０に示すように４５０℃以下、好ましくは４００℃以下の温度で成膜することが好ましい。図１０は、成膜温度と、膜中の炭素含有量との関係を示している。成膜温度が４５０℃を越えると、炭素含有量が５×１０19atoms／ｃｍ3以下となるため、熱処理時に歪み発生層からの炭素の外方拡散が生じやすくなる。
【００５９】
なお、炭素含有ＳｉＯ2膜に代えてアモルファス炭素層をＣＶＤ法等により形成してもよい。炭素含有ＳｉＯ2膜を用いた場合には、アッシング及び洗浄を行うことにより簡単に除去できるというメリットがある。
【００６０】
図１１は、従来のトランジスタと、歪み発生層の上に炭素含有ＳｉＯ2膜を形成したトランジスタとの駆動能力を比較して示している。歪み発生層の上に炭素含有ＳｉＯ2膜を形成していない従来のトランジスタにおいては、オフ電流値が２００ｐＡの場合におけるオン電流値が５８０μＡであった。一方、歪み発生層の上に炭素含有ＳｉＯ2膜を形成した本実施形態のトランジスタにおいては、オン電流値が６３０μＡとなり、駆動能力が向上した。さらに、ソースドレイン領域の熱処理の前に１７００ＭＰａの引っ張り応力を有するＳｉＮ膜を形成した場合には、オン電流値が６６０μＡとなり、さらに駆動能力を向上できた。
【００６１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１２は、第２の実施形態に係る半導体装置の断面構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６２】
図１２に示すように、第２の実施形態の半導体装置は、歪み発生層４９が炭素含有シリコンエピタキシャル層４９Ａと、シリコンゲルマニウム層４９Ｂとを有している。
【００６３】
炭素含有シリコンエピタキシャル層４９Ａは、炭素を１％以上含有する。炭素含有シリコンエピタキシャル層４９Ａの上面は、半導体基板１１の主面よりも１０ｎｍ〜３０ｎｍ程度下に位置する。シリコンゲルマニウム層４９Ｂは、厚さが１ｎｍ〜１０ｎｍ程度であり、ゲルマニウム含有量が３％〜１０％である。
【００６４】
ひずみ発生層４９の上部はシリサイド化され、シリサイド層２５が形成されている。シリサイド層２３は、シリコンゲルマニウム層４９Ｂの上に形成された、炭素及びゲルマニウムの含有量が０．１％以下のシリコンエピタキシャル層をシリサイド化して形成する。
【００６５】
炭素含有シリコンエピタキシャル層へは、ニッケル等の金属が拡散しやすい。炭素含有シリコンエピタキシャル層を直接シリサイド化すると、炭素と比べて原子半径が大きいニッケルが結晶格子中に侵入し、炭素含有エピタキシャル層が有する引っ張り応力の効果が低下するおそれがある。しかり、本実施形態の半導体装置は、シリサイド層２５と炭素含有シリコンエピタキシャル層４９Ａとの間にシリコンゲルマニウム層４９Ｂを有している。このため、炭素含有シリコンエピタキシャル層４９Ａへのニッケル等の侵入を低減し、歪み発生層４９の引っ張り応力の低下を抑えることができる。また、シリサイド層２５の異常成長を防ぐこともでき、シリサイド層２５が高抵抗化することを防止できる。
【００６６】
但し、シリコンゲルマニウム層４９Ｂのゲルマニウム濃度が高くなったり、厚さが厚くなったりすると大きな圧縮応力が生じる。このため、シリコンゲルマニウム層４９Ｂのゲルマニウム含有量は３％〜１０％程度とすることが好ましい。また、厚さは１ｎｍ〜１０ｎｍとすることが好ましい。
【００６７】
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。半導体基板１１にリセス部１１ａを形成するまでの工程は、第１の実施形態と同じであるため説明を省略する。
【００６８】
図１３（ａ）に示すように、半導体基板１１にリセス部１１ａを形成した後、炭素の含有量が１％以上である炭素含有シリコンエピタキシャル層４９Ａを６５０℃程度の温度で成長させる。炭素含有シリコンエピタキシャル層４９Ａは、リセス部１１ａを完全に埋めるのではなく、深さが１０ｎｍ〜３０ｎｍ程度のリセス部が残存するようにすることが好ましい。なお、炭素含有シリコンエピタキシャル層４９Ａの成長条件等は、第１の実施形態と同じにすればよい。
【００６９】
次に、図１３（ｂ）に示すように、炭素含有シリコンエピタキシャル層４９Ａの上にシリコンゲルマニウム層４９Ｂを１ｎｍ〜１０ｎｍ成長させる。シリコンゲルマニウム層４９Ｂは、７００℃程度の温度でゲルマンを用いて成長させればよい。
【００７０】
次に、図１３（ｃ）に示すように、シリコンゲルマニウム層４９Ｂの上に厚さが１０ｎｍ〜３０ｎｍのシリコンエピタキシャル層４９Ｃを成長させて、歪み発生層４９を形成する。シリコンエピタキシャル層４９Ｃは、７２５℃程度の温度でシラン等を用いて成長させればよい。シリコンエピタキシャル層４９Ｃは、炭素の含有量及びゲルマニウムの含有量が０．１％以下となるようにすることが好ましい。
【００７１】
次に、図１４（ａ）に示すように、プレサイドウォール３７を除去した後、ゲート電極１５及びオフセットサイドウォール１７Ａをマスクとしてイオン注入を行いエクステンション領域２１を形成する。続いて、歪み発生層４９を覆うように炭素含有ＳｉＯ2膜３９を形成した後、熱処理を行い注入したエクステンション領域２１の活性化を行う。
【００７２】
次に、図１４（ｂ）に示すように、ＳｉＮからなる外側サイドウォール１７Ｃを形成した後、イオン注入を行い、ソースドレイン領域２３を形成する。続いて、歪み発生層４９が炭素含有ＳｉＯ2膜３９に覆われた状態で、熱処理を行い、注入したソースドレイン領域２３の活性化を行う。
【００７３】
次に、図１４（ｃ）に示すように、炭素含有ＳｉＯ2膜３９における歪み発生層４９及びゲート電極１５の上に形成された部分を除去して、炭素含有ＳｉＯ2膜３９から内側サイドウォール１７Ｂを形成する。続いて、シリコンエピタキシャル層４９Ｃの上に、ニッケル層（図示せず）を堆積した後、熱処理を行うことにより、シリコンエピタキシャル層４９Ｃをシリサイド化して、シリサイド層２５を形成する。なお、ニッケルは、白金を５％程度含有していてもよい。
【００７４】
以上のような方法に代えて、次のようにして歪み発生層４９を形成してもよい。まず、炭素含有シリコンエピタキシャル層を６０ｎｍ程度成長させた後、シリコンエピタキシャル層を１０ｎｍ程度成長させる。続いて、シリコンエピタキシャル層の深さ５ｎｍ〜１０ｎｍの位置に濃度ピークが形成されるようにゲルマニウムイオンをイオン注入する。その後、９００℃程度の熱処理を行うことにより、シリコンゲルマニウム層を固相成長させる。
【００７５】
なお、本実施形態において、シリコンエピタキシャル層４９Ｃが完全にシリサイド化されている例を示したが、シリコンエピタキシャル層４９Ｃの上部のみがシリサイド化されていてもよい。
【産業上の利用可能性】
【００７６】
本発明に係る半導体製造装置及び半導体装置の製造方法は、歪み発生層に緩和が生じにくい半導体装置を実現でき、チャネル領域に応力を印加する構成の半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置における炭素含有シリコンエピタキシャル層の昇温脱ガス特性の測定結果を示すグラフである。
【図６】本発明の第１の実施形態に係る半導体装置における炭素含有シリコンエピタキシャル層の炭素濃度プロファイルの測定結果を示すグラフである。
【図７】本発明の第１の実施形態に係る半導体装置における炭素含有シリコンエピタキシャル層の炭素含有量とウェハ面内の位置との関係の測定結果を示すグラフである。
【図８】本発明の第１の実施形態に係る半導体装置における炭素含有シリコンエピタキシャル層の成膜温度と炭素含有量との関係を示すグラフである。
【図９】本発明の第１の実施形態の係る半導体装置における炭素含有シリコンエピタキシャル層の緩和を従来の半導体装置と比較して示すグラフである。
【図１０】本発明の第１の実施形態に係る半導体装置の駆動能力を従来の半導体装置と比較して示すグラフである。
【図１１】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００７８】
１１      半導体基板
１１ａ    リセス部
１３      ゲート絶縁膜
１５      ゲート電極
１７      サイドウォール
１７Ａ    オフセットサイドウォール
１７Ｂ    内側サイドウォール
１７Ｃ    外側サイドウォール
１９      歪み発生層
２１      エクステンション領域
２３      ソースドレイン領域
２５      シリサイド層
３１      絶縁膜
３３      導電膜
３５      マスク膜
３５ａ    マスク膜
３７      プレサイドウォール
３７Ａ    ＳｉＯ2膜
３７Ｂ    ＳｉＮ膜
３９      炭素含有ＳｉＯ2膜
４９      歪み発生層
４９Ａ    炭素含有シリコンエピタキシャル層
４９Ｂ    シリコンゲルマニウム層
４９Ｃ    シリコンエピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１１】
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