(57)【要約】【課題】一画素の含まれるＭＯＳトランジスタの個数を低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】光信号を電気信号に変換する複数の画素を備えるＣＭＯＳイメージセンサであって、Ｐ型Ｓｉ基板に形成されたフォトダイオード１と、フォトダイオード１のカソード上に絶縁膜を介して形成されたＳｉ層と、Ｓｉ層に形成されたＭＯＳトランジスタ２と、を一画素１０内に有し、ＭＯＳトランジスタ２のソース又はドレイン（即ち、Ｓ／Ｄ）の一方は行方向に向かって延びるＶＤＤラインに接続され、ＭＯＳトランジスタ２のＳ／Ｄの他方は行方向に向かって延びるＲＯＷラインに接続され、且つ、ＭＯＳトランジスタ２のゲート電極は行方向と交差する列方向に向かって延びるＣＯＬＵＭラインに接続されている。【選択図】図１
2009147056.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する複数の画素を備える半導体装置であって、
半導体基板に形成されたフォトダイオードと、
前記フォトダイオードのカソード上に絶縁膜を介して形成された半導体層と、
前記半導体層に形成された第１ＭＯＳトランジスタと、を一画素内に有し、
前記第１ＭＯＳトランジスタのソース又はドレインの一方は一の方向に向かって延びる電源線に接続され、前記第１ＭＯＳトランジスタのソース又はドレインの他方は前記一の方向に向かって延びる第１信号線に接続され、且つ、前記第１ＭＯＳトランジスタのゲート電極は前記一の方向と交差する他の方向に向かって延びる第２信号線に接続されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板に形成された第２ＭＯＳトランジスタを前記一画素内に有し、
前記第２ＭＯＳトランジスタのソース又はドレインの一方は前記カソードに接続され、前記第２ＭＯＳトランジスタのソース又はドレインの他方は前記電源線に接続され、且つ、前記第２ＭＯＳトランジスタのゲート電極は前記他の方向に向かって延びる第３信号線に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
光信号を電気信号に変換する複数の画素を備える半導体装置の製造方法であって、
前記画素となる領域の半導体基板にフォトダイオードを形成する工程と、
前記フォトダイオードのカソード上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝に支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記カソードとの間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成して埋め込む工程と、
前記第２半導体層に第１ＭＯＳトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記画素となる領域の前記半導体基板に第２ＭＯＳトランジスタを形成する工程、をさらに含み、
前記第２ＭＯＳトランジスタを形成する工程では、当該第２ＭＯＳトランジスタのソース又はドレインの一方を前記カソードの一部と重なるように形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、光信号を電気信号に変換する技術に関する。
【背景技術】
【０００２】
これまで主として用いられているＣＭＯＳイメージセンサとして、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）と呼ばれるタイプがある。ＡＰＳ型のイメージセンサは、一画素が受光部であるフォトダイオード（ＰＤ）と、３〜４個のＭＯＳトランジスタからなる構造を有する。
図８は、従来例に係るＣＭＯＳイメージセンサの構成例を示す回路図である。
【０００３】
図８に示すＣＭＯＳイメージセンサはＡＰＳ型であり、行方向に向かって延びる電源線（以下、Ｖｄｄライン）及び信号線（以下、ＲＯＷライン）と、列方向に向かって延びる読出し線（以下、ＣＯＬＵＭライン）及びリセット線（以下、ＲＥＳＥＴライン）とにより囲まれる１画素内に、受光部３０１と、検出用のＭＯＳトランジスタ３０２と、読出し用のＭＯＳトランジスタ３０３と、リセット用のＭＯＳトランジスタ３０４と、を含んで構成されている。図８に示すように、受光部はフォトダイオード（ＰＤ：Ｐｈｏｔｏ  Ｄｉｏｄｅ）からなり、そのカソードがＭＯＳトランジスタ３０２のゲート電極に接続されている。
【特許文献１】特開平１１−１７７８８６号公報
【特許文献２】特開平１１−３１７５１２号公報
【特許文献３】特開２００５−３５４０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図８に示したようなＡＰＳ型のイメージセンサでは、１画素内に３〜４個のＭＯＳトランジスタを必要とするため、受光部の開口率が低くなり、また受光部の面積が小さくなる。このため、画素の感度が低くなりがちであり、光信号のＳＮ比（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  ｒａｔｉｏ）が低下しやすいという問題があった。
そこで、本発明は、このような事情に鑑みてなされたものであって、一画素の含まれるＭＯＳトランジスタの個数を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１、２〕  上記問題点を解決するために、発明１の半導体装置は、光信号を電気信号に変換する複数の画素を備える半導体装置であって、半導体基板に形成されたフォトダイオードと、前記フォトダイオードのカソード上に絶縁膜を介して形成された半導体層と、前記半導体層に形成された第１ＭＯＳトランジスタと、を一画素内に有し、前記第１ＭＯＳトランジスタのソース又はドレインの一方は一の方向に向かって延びる電源線に接続され、前記第１ＭＯＳトランジスタのソース又はドレインの他方は前記一の方向に向かって延びる第１信号線に接続され、且つ、前記第１ＭＯＳトランジスタのゲート電極は前記一の方向と交差する他の方向に向かって延びる第２信号線に接続されていることを特徴とするものである。ここで、「第１信号線」は例えばＲＯＷラインであり、「第２信号線」は例えばＣＯＬＵＭラインである。
【０００６】
発明２の半導体装置は、発明１の半導体装置において、前記半導体基板に形成された第２ＭＯＳトランジスタを前記一画素内に有し、前記第２ＭＯＳトランジスタのソース又はドレインの一方は前記カソードに接続され、前記第２ＭＯＳトランジスタのソース又はドレインの他方は前記電源線に接続され、且つ、前記第２ＭＯＳトランジスタのゲート電極は前記他の方向に向かって延びる第３信号線に接続されていることを特徴とするものである。ここで、本発明の「第３信号線」は例えばＲＥＳＥＴラインである。
【０００７】
発明１、２の半導体装置によれば、受光量に応じて大きさが変化するカソードの電位をバックゲートバイアスとして、第１ＭＯＳトランジスタのチャネルとなる領域（以下、チャネル領域）にバックゲートバイアスを印加することができ、受光量に応じて第１ＭＯＳトランジスタの閾値をシフトさせることができる。そして、この閾値シフトを第１信号線を介して電流信号として読み出すことにより、光信号を電気信号に変換する（即ち、光電変換する）ことができる。従って、一画素内に形成されるＭＯＳトランジスタの数を従来の３〜４個から１〜２個に減らすことができ、各画素における開口率の向上、受光部面積の拡大、又は、それらによる画素の高感度化（即ち、光信号のＳＮ比の向上）を図ることができる。
また、発明２の半導体装置によれば、カソードの電位を電源線の電位に設定する（即ち、カソードに蓄積された電荷を電源線に排出してリセットする）ことができるので、第１ＭＯＳトランジスタの閾値を直ちに初期状態（即ち、バックゲートバイアスが印加されていない状態）に戻すことができる。
【０００８】
〔発明３、４〕  発明３の半導体装置の製造方法は、光信号を電気信号に変換する複数の画素を備える半導体装置の製造方法であって、前記画素となる領域の半導体基板にフォトダイオードを形成する工程と、前記フォトダイオードのカソード上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記カソードとの間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成して埋め込む工程と、前記第２半導体層に第１ＭＯＳトランジスタを形成する工程と、を含むことを特徴とするものである。ここで、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のシリコン（Ｓｉ）層である。単結晶のＳｉＧｅ層、及び、単結晶のＳｉ層は例えばエピタキシャル成長法により形成する。
【０００９】
発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記画素となる領域の前記半導体基板に第２ＭＯＳトランジスタを形成する工程、をさらに含み、前記第２ＭＯＳトランジスタを形成する工程では、当該第２ＭＯＳトランジスタのソース又はドレインの一方を前記カソードの一部と重なるように形成することを特徴とするものである。
【００１０】
発明３の半導体装置の製造方法によれば、フォトダイオードと、フォトダイオードのカソード上に絶縁膜を介して形成された第２半導体層と、第２半導体層に形成された第１ＭＯＳトランジスタと、を一画素内に形成することができ、発明１の半導体装置を製造することができる。また、発明４の半導体装置の製造方法によれば、上記のフォトダイオード及び第１ＭＯＳトランジスタに加えて、ソース又はドレインの一方がフォトダイオードのカソードに接続された第２ＭＯＳトランジスタを一画素内に形成することができ、発明２の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を添付図面を参照して説明する。なお、以下に説明する各図において、同一部分には同一符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１は本発明の第１実施形態に係るイメージセンサ１００の構成例を示す図であり、図１（Ａ）はイメージセンサ１００の全体構成の一例を示す図、図１（Ｂ）は画素選択に係る配線（ライン）を示す図、図１（Ｃ）は画素１０の構成例を示す図である。
【００１２】
図１（Ａ）に示すように、このイメージセンサ１００は、平面視で縦方向及び横方向に一定間隔で配置された（即ち、アレイ状に配置された）複数の画素１０と、これら複数の画素群（即ち、画素アレイ）の周囲に配置された縦選択シフトレジスタ２１及び横選択シフトレジスタ２３と、出力マルチプレクサ２５と、出力アンプ２７と、を含んで構成されている。
【００１３】
図１（Ｂ）及び（Ｃ）に示すように、画素アレイに含まれる一つの画素（以下、一画素）１０は、行方向（即ち、平面視で縦方向）に向かって延びるＶｄｄライン及びＲＯＷラインと、列方向（即ち、平面視で横方向）に向かって延びるＣＯＬＵＭラインとに隣接しており、一画素１０内に受光部１と、受光部１で生じた電気信号を読み出すためのＭＯＳトランジスタ２と、を含んで構成されている。
【００１４】
図１（Ｃ）に示すＭＯＳトランジスタ２は例えばＮＭＯＳであり、そのソース又はドレイン（以下、Ｓ／Ｄ）の一方はＲＯＷラインに接続され、Ｓ／Ｄの他方はＶＤＤラインに接続されている。さらに、ＭＯＳトランジスタ２のゲート電極はＣＯＬＵＭラインに接続されている。また、受光部１は例えばフォトダイオード（ＰＤ）からなり、そのカソードの一部がＭＯＳトランジスタ２のチャネル領域の裏面側に配置され、そのアノードが接地電位に接続されている。
【００１５】
図２は、画素１０の断面構成の一例を示す図である。図２に示すように、フォトダイオード１は例えばｐ型Ｓｉ基板５１と、Ｐ型Ｓｉ基板５１の表面近傍に形成されたＮ型層５２とを含んで構成されている。このＰＮ接合を含むフォトダイオード１では、Ｐ型Ｓｉ基板５１がアノードでＮ型層５２がカソードである。また、Ｎ型層５２の一部の真上には絶縁膜５３を介してＳｉ層６１が設けられており、このＳｉ層６１にＭＯＳトランジスタ２が形成されている。図２に示すように、このＭＯＳトランジスタ２は、Ｓｉ層６１上に形成されたゲート絶縁膜７１と、ゲート絶縁膜７１上に形成されたゲート電極７３とＳｉ層６１に形成されたＳ／Ｄ層７５と、を含んで構成されており、例えばＳＯＩ構造を有する完全空乏（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ：ＦＤ）型となっている。
【００１６】
イメージセンサ１００を構成する各々の画素１０では、光がフォトダイオード１に照射されることにより電子−正孔対が発生し、電子はＮ型層５２へ、正孔はＰ型Ｓｉ基板５１へそれぞれ移動する。これにより、フォトダイオード１の容量成分に電荷がたまり、フォトダイオード１のＮ型層（即ち、カソード）５２の電位が変化する。そして、この電位の変化により、フォトダイオード１上に形成されたＭＯＳトランジスタ２の閾値がシフトする。この閾値のシフトは、電流信号として読み出すことにより、光信号の電気信号への変換（即ち、光電変換）が行われる。
【００１７】
例えば、ＭＯＳトランジスタ２がＮＭＯＳの場合、Ｎ型層５２に電子が蓄積されることにより、Ｎ型層５２の負電位をバックゲートバイアスとして、ＭＯＳトランジスタ２のチャネル領域に印加することができ、ＭＯＳトランジスタ２の閾値をチャネル領域が反転しにくくなる方向（即ち、電流が流れにくくなる方向）にシフトさせることができる。従って、各画素１０から読み出される電流信号の強度（若しくは、電流信号の有無）を測定することにより、各画素１０における受光量を知ることができる。
【００１８】
なお、上記の電流信号の読出しは、図１（Ａ）に示した縦選択シフトレジスタ２１及び横選択シフトレジスタ２３による画素選択により、画素１０毎に順次行われる。即ち、縦選択シフトレジスタ２１により、複数本のＣＯＬＵＭラインの中から任意の一本が選択され、選択されたＣＯＬＵＭラインに信号Ｈが印加される。これにより、選択されたＣＯＬＵＭラインにＭＯＳトランジスタ２のゲート電極が繋がる各画素において、電流信号の読出しが実行される。また、これと同時に、横選択シフトレジスタ２３により、複数本のＲＯＷラインの中から任意の一本が選択される。このＲＯＷラインの選択は、例えばＲＯＷラインと横選択シフトレジスタ２３との間に配置されたＭＯＳトランジスタ２９のＯＮ・ＯＦＦ動作を横選択シフトレジスタ２３が行うことにより実行される。これにより、選択されたＲＯＷラインから出力マルチプレクサ２５に向けて電流信号の送出が行われる。そして、出力マルチプレクサ２５に送出された電流信号は出力アンプ２７を介して外部に出力される。
【００１９】
このように、本発明の第１実施形態によれば、受光量に応じて大きさが変化するカソード５２の電位をバックゲートバイアスとして、ＭＯＳトランジスタ２のチャネル領域にバックゲートバイアスを印加することができ、受光量に応じてＭＯＳトランジスタ２の閾値をシフトさせることができる。そして、この閾値シフトをＲＯＷラインを介して電流信号として読み出すことにより、光電変換することができる。従って、一画素内に形成されるＭＯＳトランジスタの数を従来の３〜４個から１〜２個に減らすことができ、各画素における開口率の向上、受光部面積の拡大、又は、それらによる画素の高感度化（即ち、光信号のＳＮ比の向上）を図ることができる。
【００２０】
（２）第２実施形態
図３は本発明の第２実施形態に係るイメージセンサ２００の構成例を示す図であり、図３（Ａ）はイメージセンサ２００の全体構成の一例を示す図、図３（Ｂ）は画素選択に係る配線（ライン）を示す図、図３（Ｃ）は画素２０の構成例を示す図である。
図３（Ａ）に示すように、このイメージセンサ２００は、平面視で縦方向及び横方向に一定間隔で配置された複数の画素２０と、これら複数の画素群（即ち、画素アレイ）の周囲に配置された縦選択シフトレジスタ２１、横選択シフトレジスタ２３と、出力マルチプレクサ２５と、出力アンプ２７と、リセット選択シフトレジスタ３１と、を含んで構成されている。
【００２１】
図３（Ｂ）及び（Ｃ）に示すように、画素アレイに含まれる一画素２０は、行方向に向かって延びるＶｄｄライン及びＲＯＷラインと、列方向に向かって延びるＣＯＬＵＭライン及びＲＥＳＥＴラインとにより囲まれており、この囲まれた画素２０内に受光部（即ち、フォトダイオード）１と、フォトダイオード１で生じた電気信号を読み出すためのＭＯＳトランジスタ２と、フォトダイオード１のカソードをＲＥＳＥＴラインに選択的に接続するためのＭＯＳトランジスタ３と、を含んで構成されている。
【００２２】
図３（Ｃ）に示すように、ＭＯＳトランジスタ３は、そのＳ／Ｄの一方がＶＤＤラインに接続され、Ｓ／Ｄの他方はフォトダイオードのカソードに接続されている。また、ＭＯＳトランジスタ３のゲート電極はＲＥＳＥＴラインに接続されている。ＭＯＳトランジスタ３は例えばＮＭＯＳである。イメージセンサ２００を構成する各々の画素２０では、ＭＯＳトランジスタ３がＯＮすることより、フォトダイオード１のカソードがＶＤＤラインに接続され、カソードに蓄積された電子がＶＤＤラインに排出される。従って、例えば、上記の電流信号の読出し後にＭＯＳトランジスタ３をＯＮすることにより、フォトダイオード１の容量成分における電荷の蓄積状態をリセットすることができ、フォトダイオード１の真上に形成されたＭＯＳトランジスタ２の閾値を直ちに初期状態（即ち、バックゲートバイアスが印加されていない状態）に戻すことができる。
【００２３】
なお、上記のリセットは、図３（Ａ）に示したリセット選択シフトレジスタ３１による画素２０選択により、列方向に並ぶ複数の画素毎に順次行われる。即ち、リセット選択シフトレジスタ３１により、複数本のＲＥＳＥＴラインの中から任意の一本が選択され、選択されたＲＥＳＥＴラインに信号Ｈが印加される。これにより、選択されたＲＥＳＥＴラインにＭＯＳトランジスタ３のゲート電極が繋がる各画素２０において、上記のリセットが実行される。
このように、本発明の第２実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、フォトダイオード１のカソード電位をＶＤＤ電位に設定する（即ち、カソードに蓄積された電荷をＶＤＤラインに排出してリセットする）ことができ、ＭＯＳトランジスタ２の閾値を直ちに初期状態に戻すことができる。
【００２４】
（３）第３実施形態
次に、上述したイメージセンサの製造方法について説明する。
図４（Ａ）〜図６（Ｅ）は本発明の第３実施形態に係るイメージセンサの製造方法を示す工程図である。ここでは、イメージセンサが有する上記画素２０をＳＢＳＩ法を利用して形成する場合について説明する。
【００２５】
図４（Ａ）に示すように、まず始めに、単結晶のＰ型Ｓｉ基板５１を用意する。次に、フォトリソグラフィー及びイオン注入技術により、画素となる領域のＰ型Ｓｉ基板５１にＮ型不純物を部分的にイオン注入する。ここで、Ｐ型Ｓｉ基板５１に含まれるＰ型不純物は例えばボロンであり、Ｎ型不純物は例えばリン又はヒ素である。次に、Ｎ型不純物がイオン注入されたＰ型Ｓｉ基板５１に熱処理を施して、図４（Ｂ）に示すようにＮ型層５２を形成する。これにより、Ｐ型Ｓｉ基板（即ち、アノード）５１と、Ｎ型層（即ち、カソード）５２とからなるフォトダイオード１が完成する。
【００２６】
次に、図４（Ｃ）に示すように、Ｎ型層５２が形成されたＳｉ基板５１上に例えばシリコン酸化（ＳｉＯ2）膜５４を形成する。このＳｉＯ2膜５４の形成は例えば熱酸化、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で行う。そして、フォトリソグラフィー及びエッチング技術により、ＳｉＯ2膜５４を部分的にエッチングして、ＭＯＳトランジスタ２（図３参照。）が形成される領域のＳｉ基板５１表面を露出させる。ここでは、ＭＯＳトランジスタ２が形成される領域以外のＳｉ基板５１上にはＳｉＯ2膜５４を全体的に残しておく。なお、ＳｉＯ2膜５４の部分的エッチングは、ウェットエッチング又はドライエッチングのどちらで行っても良い。
【００２７】
次に、図４（Ｄ）に示すように、ＳｉＯ2膜５４が部分的にエッチングされたＳｉ基板５１上にシリコンゲルマニウム（ＳｉＧｅ）層５９、５９´を形成し、その上にシリコン（Ｓｉ）層６１、６１´を形成する。これらＳｉＧｅ層５９、５９´及びＳｉ層６１、６１´は、例えばエピタキシャル成長法で連続して形成する。エピタキシャル成長法では下地の結晶状態がその上に形成される膜に反映されるため、ＳｉＯ2膜５４上のＳｉＧｅ層５９´及びＳｉ層６１´は多結晶構造に形成され、Ｎ型層５２を含むＳｉ基板５１上のＳｉＧｅ層５９及びＳｉ層６１は単結晶構造に形成される。
【００２８】
次に、図４（Ｅ）に示すように、Ｓｉ層６１及びＳｉＧｅ層５９を順次、部分的にエッチングする。これにより、Ｓｉ基板５１を底面とする支持体穴ｈを形成する。このエッチング工程では、Ｓｉ基板５１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板５１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図５（Ａ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板５１上の全面に例えばＳｉＯ2膜６２を形成する。このＳｉＯ2膜６２は例えばＣＶＤ法で形成する。そして、フォトリソグラフィー及びエッチング技術により、ＳｉＯ2膜６２、Ｓｉ層６１、６１´、ＳｉＧｅ層５９、５９´をそれぞれ順次、部分的にエッチングする。これにより、図５（Ｂ）に示すように、ＭＯＳトランジスタ２が形成される領域以外のＳｉ基板５１表面を露出させると共に、紙面の手前側と奥側とにおいて、ＳｉＯ2膜６２、Ｓｉ層６１及びＳｉＧｅ層５９の各側面を露出させる溝を形成する。
【００２９】
次に、上記の溝を介して例えばフッ硝酸溶液を、Ｓｉ層６１及びＳｉＧｅ層５９の各側面に接触させて、ＳｉＧｅ層５９を選択的にエッチングして除去する。これにより、図５（Ｃ）に示すように、Ｓｉ層６１とＳｉ基板５１との間に空洞部６３を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層６１を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部６３の形成後、Ｓｉ層６１はその上面と側面とがＳｉＯ2膜６２によって支えられることとなる。
【００３０】
なお、このＳｉＧｅ層をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層を選択的に除去することが可能である。
次に、図５（Ｄ）に示すように、例えば熱酸化により、空洞部６３内に絶縁膜（例えば、ＳｉＯ2膜）５３を形成する。ここでは、空洞部６３の内部に面したＳｉ層６１の裏面と、Ｎ型層５２を含むＳｉ基板５１の表面とが熱酸化され、熱酸化により上下方向から成長してくるＳｉＯ2膜５３によって空洞部６３が埋め込まれる。また、空洞部６３以外のＳｉ基板５１表面にもＳｉＯ2膜５３が形成される。なお、ＳｉＯ2膜５３の形成方法は、熱酸化に限られることはなく、例えばＣＶＤ法でも良い。
【００３１】
次に、図５（Ｅ）に示すように、例えばＣＶＤ法により、Ｓｉ基板５１上の全面に例えばＳｉＯ2膜６４を厚く形成する。そして、Ｓｉ基板５１上の全面を覆うＳｉＯ2膜６４と、その下に部分的に残されているＳｉＯ2膜６２とを例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により平坦化しながら除去して、図６（Ａ）に示すように、Ｓｉ層６１の表面を露出させる。
【００３２】
次に、図６（Ｂ）に示すように、フォトリソグラフィー及びエッチング技術により、ＳｉＯ2膜を部分的に順次エッチングして、ＭＯＳトランジスタが形成される領域のＳｉ基板５１表面を露出させる。ここでは、Ｎ型層５２の端部５２ａの表面を露出させると共に、ＭＯＳトランジスタ３（図３参照。）が形成される領域以外のＳｉ基板５１上にＳｉＯ2膜５３、６４を残しておく。
【００３３】
そして、図６（Ｃ）に示すように、Ｓｉ層６１表面にゲート絶縁膜７１を形成すると共に、ＳｉＯ2膜５３下から露出したＳｉ基板５１表面にゲート絶縁膜７２を形成する。ゲート絶縁膜７１、７２は、例えば、熱酸化により形成されるＳｉＯ2膜若しくはシリコン酸化窒化（ＳｉＯＮ）膜、又は、Ｈｉｇｈ−ｋ材料膜である。ゲート絶縁膜７１、７２の形成は同時に行っても良いし、別々に行っても良い。
【００３４】
次に、ゲート絶縁膜７１、７２が形成されたＳｉ基板５１上の全面に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせても良い。また、後述するＳ／Ｄ層の形成工程で、ポリシリコン膜に不純物を導入して導電性を持たせても良い。
次に、フォトリソグラフィー及びエッチング技術により、ポリシリコン膜を部分的にエッチングする。これにより、図６（Ｄ）に示すように、ゲート絶縁膜７１上にゲート電極７３を形成すると共に、ゲート絶縁膜７２上にゲート電極７４を形成する。ゲート電極７３、７４の形成は同時に行っても良いし、別々に行っても良い。
【００３５】
次に、ゲート電極７３をマスクにＳｉ層６１に不純物をイオン注入すると共に、ゲート電極７４をマスクにＳｉ基板５１に不純物をイオン注入する。そして、不純物注入後のＳｉ基板５１全体に熱処理を施す。これにより、図６（Ｅ）に示すように、ゲート電極７３の両側のＳｉ層６１にＳ／Ｄ層７５を形成すると共に、ゲート電極７４の両側のＳｉ基板５１にＳ／Ｄ層７６を形成する。図６（Ｅ）に示す工程では、Ｎ型層５２の端部５２ａの表面が露出した状態で不純物のイオン注入が行われるので、Ｓ／Ｄ層７６の一方はこの端部５２ａと重なるように形成される。このようなＳ／Ｄ層７５、７６の形成は同時に行っても良いし、別々に行っても良い。ＭＯＳトランジスタ２、３としてＮＭＯＳを形成する場合は、例えばリン又はヒ素等のＮ型不純物をイオン注入してＮ型のＳ／Ｄ層７５、７６を形成する。
【００３６】
次に、ＣＶＤ法でＳｉ基板５１上の全面に層間絶縁膜（図示せず）を形成する。この層間絶縁膜は例えばＳｉＯ2膜である。そして、この層間絶縁膜の表面を例えばＣＭＰで平坦化する。次に、フォトリソグラフィー技術とエッチング技術とを用いて層間絶縁膜を部分的にエッチングする。これにより、ゲート電極７３、７４上とＳ／Ｄ層７５、７６上とにそれぞれコンタクトホールを形成する。
【００３７】
その後、コンタクトホール内に図示しないアルミニウム（Ａｌ）配線、又は、タングステン（Ｗ）等の高融点金属からなるプラグ電極を形成することにより、ゲート電極７３、７４とＳ／Ｄ層７５、７６とをそれぞれ層間絶縁膜上に引き出す。そして、例えば、プラグ電極と接続するように層間絶縁膜上に配線を形成する。ここで、配線とは、図３（Ｃ）等に示したようなＶｄｄライン及びＲＯＷラインと、ＣＯＬＵＭライン及びＲＥＳＥＴラインである。Ｖｄｄライン及びＲＯＷラインに対して、ＣＯＬＵＭライン及びＲＥＳＥＴラインを上層又は下層（即ち、異なるレイヤ）に形成することで、これら各ラインを図３（Ｃ）等に示すようにショートさせることなく行方向及び列方向にそれぞれ延ばすことができる。
【００３８】
このように、本発明の第３実施形態によれば、Ｐ型Ｓｉ基板５１及びＮ型層５２とからなるフォトダイオード１と、Ｎ型層（即ち、カソード）３上にＳｉＯ2膜５３を介して形成されたＳｉ層６１と、Ｓｉ層６１に形成されたＭＯＳトランジスタ２と、Ｓ／Ｄ層７６の一方がＮ型層５２に接続されたＭＯＳトランジスタ３とを、一画素内に形成することができる。従って、図３（Ｃ）等に示した画素２０を形成することができ、当該画素２０を有するイメージセンサ２００を製造することができる。
【００３９】
上記の第１〜第３実施形態では、Ｐ型Ｓｉ基板５１が本発明の「半導体基板」に対応し、ＳｉＧｅ層５９が本発明の「第１半導体層」に対応し、Ｓｉ層６１が本発明の「半導体層」又は「第２半導体層」に対応している。また、ＳｉＯ2膜６２が本発明の「支持体」に対応している。さらに、ＭＯＳトランジスタ２が本発明の「第１ＭＯＳトランジスタ」に対応し、ＭＯＳトランジスタ２が本発明の「第２ＭＯＳトランジスタ」に対応している。また、ＲＯＷラインが本発明の「第１信号線」に対応し、ＣＯＬＵＭラインが本発明の「第２信号線」に対応して、ＲＥＳＥＴラインが本発明の「第３信号線」に対応している。さらに、ＣＭＯＳイメージセンサ１００、２００が本発明の「半導体装置」に対応している。
【００４０】
なお、上記の第１〜第３実施形態では、フォトダイオード１がＰ型Ｓｉ基板（即ち、Ｐ型層）５１とＮ型層５２とからなる場合について説明したが、本発明のフォトダイオードはこれに限られることはない。例えば、Ｐ型Ｓｉ基板（即ち、Ｐ型層）５１と、その上に形成される高純度のＩ型層と、Ｎ型層５２とからなる、いわゆるＰＩＮ型フォトダイオードであっても良い。このような構成であっても、上記の第１〜第３実施形態と同様の効果を得ることができる。
【００４１】
また、上記の第３実施形態では、例えば図６（Ｃ）に示したように、ＭＯＳトランジスタ２のＳ／Ｄ層７５と、ＭＯＳトランジスタ３のＳ／Ｄ層７６とを同一断面に揃えるように形成する場合について説明したが、ＭＯＳトランジスタ２、３の位置関係はこれに限られることはない。例えば図７に示すように、ＭＯＳトランジスタ２のＳ／Ｄ方向と、ＭＯＳトランジスタ３のＳ／Ｄ方向とが平面視で交差するように、ＭＯＳトランジスタ２、３をそれぞれ配置しても良い。このような位置関係であっても、画素２０を構成することができる。
【００４２】
さらに、上述の第３実施形態では、第２実施形態で説明した画素２０を製造する場合について説明したが、上記の製造方法は、第１実施形態で説明した画素１０の製造にも適用可能である。その場合は、例えば、図６（Ｂ）に示したＳｉＯ2膜６４の部分的エッチング工程を省くと共に、図６（Ｃ）以降の工程で、ゲート絶縁膜７２、ゲート電極７４及びＳ／Ｄ層７６の形成をそれぞれ省けば良い。これにより、第１実施形態で説明した画素１０を形成することができ、当該画素１０を有するイメージセンサ１００を製造することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係るイメージセンサ１００の構成例を示す図。
【図２】画素１０の断面構成の一例を示す図。
【図３】本発明の第２実施形態に係るイメージセンサ２００の構成例を示す図。
【図４】本発明の第３実施形態に係るイメージセンサの製造方法を示す図。
【図５】本発明の第３実施形態に係るイメージセンサの製造方法を示す図。
【図６】本発明の第３実施形態に係るイメージセンサの製造方法を示す図。
【図７】画素２０の他の構成例を示す図。
【図８】従来例を示す図。
【符号の説明】
【００４４】
１  受光部（フォトダイオード）、２  （検出用の）ＭＯＳトランジスタ、３  （リセット用の）ＭＯＳトランジスタ、１０、２０  画素、２１  縦選択シフトレジスタ、２３  横選択シフトレジスタ、２５  出力マルチプレクサ、２７  出力アンプ、２９  ＭＯＳトランジスタ、３１  リセット選択シフトレジスタ、５１  Ｐ型Ｓｉ基板、５２  Ｎ型層、５２ａ  （Ｎ型層の）端部、５４  ＳｉＯ2膜、５９、５９´  ＳｉＧｅ層、６１、６１´  Ｓｉ層、５３、６２、６４  ＳｉＯ2膜、７１、７２  ゲート絶縁膜、７３、７４  ゲート電極、７５、７６  Ｓ／Ｄ層、１００  ２００  イメージセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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