(57)【要約】【課題】マスク化された単一の制御用ＣＰＵを用いて、互いに異なる複数の仕様に対応することが可能な電子制御装置を提供する。【解決手段】入力端子から入力される電力の入力状態毎に、被制御手段の各仕様に応じた制御プログラムを対応付けて記憶し、電力供給線と各入力端子とを短絡する導体の着脱状態に応じて入力端子から入力される電力の入力状態に対応する制御プログラムを読み出し、当該制御プログラムとの協働により被制御手段を制御する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電力供給線を介して電力を供給する電源と、
前記供給された電力により所定の動作を行う被制御手段と、
１又は複数の入力端子と、当該各入力端子から入力される前記電力の入力状態毎に、前記被制御手段の各仕様に応じた制御プログラムを対応付けて記憶する不揮発性の記憶手段と、を有し、当該記憶手段から読み出した制御プログラムとの協働により前記被制御手段の動作を制御する制御手段と、
前記電力供給線と各入力端子との間に設けられ、当該電力供給線と各入力端子とを夫々短絡するための導体が装着される導体接続部と、
を備え、
前記制御手段は、前記導体の着脱状態に応じて前記各入力端子から入力される電力の入力状態に対応する制御プログラムを、前記記憶手段から読み出すことを特徴とする電子制御装置。
【請求項２】
前記制御手段は、前記入力端子から入力される電力の取り込みを、前記電子制御装置の電源投入時又はリセット時に行うことを特徴とする請求項１に記載の電子制御装置。
【請求項３】
前記制御手段は、前記入力端子から入力される電力を取り込んだ後、当該入力端子からの電力の入力を停止させることを特徴とする請求項１又は２に記載の電子制御装置。
【請求項４】
前記入力端子からの電力の入力をオン／オフ制御するスイッチ手段を更に備え、
前記制御手段は、前記入力端子から入力される電力の取り込み後、前記スイッチ手段をオンからオフに切り替えることを特徴とする請求項３に記載の電子制御装置。
【請求項５】
前記被制御手段は、ＬＥＤ素子の点灯を制御するＬＥＤ点灯素子回路、ブザーの鳴動を制御するブザー制御回路、バイブレーションモータの駆動を制御するバイブレーションモータ制御回路の何れかであることを特徴とする請求項１に記載の電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスク化された制御用ＣＰＵにより被制御部の制御を行う電子制御装置に関する。
【背景技術】
【０００２】
従来より、複数の異なる機能を単一のマイコン（制御用ＣＰＵ）で実現させるため、種々の技術が提案されている。例えば、制御用ＣＰＵに内蔵されるプログラム格納用メモリに、フラッシュメモリ等の書き換え可能な記憶媒体を採用したフラッシュマイコン等が用いられている。このようなフラッシュマイコンのプログラム格納用メモリに、各種の仕様に応じたプログラムを記憶させることで、複数の異なる機能を単一の制御用ＣＰＵで実現させることが可能となっている。
【０００３】
また、書き換え不可能なプログラム格納用メモリを備えた制御用ＣＰＵ、即ち、マスク化された制御用ＣＰＵにおいても、当該制御用ＣＰＵの入力端子にプルアップ又はプルダウンを接続することで、制御用ＣＰＵの動作を通常動作モードからテストモードに移行させるといった技術が提案されている（例えば、特許文献１、２参照）。
【０００４】
【特許文献１】特開平０４−１０６９９３号公報
【特許文献２】特許第３５５７３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術を用いて仕様の異なる回路を共通の制御用ＣＰＵで動作させる場合、回路規模が大きくなるため、製品のサイズも大きくなるという問題がある。また、フラッシュマイコン等の書き込み可能な制御用ＣＰＵは、マスク化された制御用ＣＰＵと比較し高額であるため、製造コストが嵩むという問題がある。
【０００６】
また、特許文献１、２に記載の技術においても、テストモード等の特殊な動作状態に移行させるために利用されているだけであり、常時流れる消費電流について何ら考慮されていないという問題がある。
【０００７】
本発明は上記に鑑みてなされたものであって、マスク化された単一の制御用ＣＰＵを用いて、互いに異なる複数の仕様に対応することが可能な電子制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、請求項１に記載の発明は、電力供給線を介して電力を供給する電源と、前記供給された電力により所定の動作を行う被制御手段と、１又は複数の入力端子と、当該各入力端子から入力される前記電力の入力状態毎に、前記被制御手段の各仕様に応じた制御プログラムを対応付けて記憶する不揮発性の記憶手段と、を有し、当該記憶手段から読み出した制御プログラムとの協働により前記被制御手段の動作を制御する制御手段と、前記電力供給線と各入力端子との間に設けられ、当該電力供給線と各入力端子とを夫々短絡するための導体が装着される導体接続部と、を備え、前記制御手段は、前記導体の着脱状態に応じて前記各入力端子から入力される電力の入力状態に対応する制御プログラムを、前記記憶手段から読み出すことを特徴とする。
【０００９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記制御手段は、前記入力端子から入力される電力の取り込みを、前記電子制御装置の電源投入時又はリセット時に行うことを特徴とする。
【００１０】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記制御手段は、前記入力端子から入力される電力を取り込んだ後、当該入力端子からの電力の入力を停止させることを特徴とする。
【００１１】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記入力端子からの電力の入力をオン／オフ制御するスイッチ手段を更に備え、
前記制御手段は、前記入力端子から入力される電力の取り込み後、前記スイッチ手段をオンからオフに切り替えることを特徴とする。
【００１２】
また、請求項５に記載の発明は、請求項１に記載の発明において、前記被制御手段は、ＬＥＤ素子の点灯を制御するＬＥＤ点灯素子回路、ブザーの鳴動を制御するブザー制御回路、バイブレーションモータの駆動を制御するバイブレーションモータ制御回路の何れかであることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、入力端子から入力される電力の入力状態毎に、被制御手段の各仕様に応じた制御プログラムを対応付けて記憶し、電力供給線と各入力端子とを短絡する導体の着脱状態に応じて入力端子から入力される電力の入力状態に対応する制御プログラムを記憶手段から読み出し、当該制御プログラムとの協働により被制御手段を制御する。これにより、使用する被制御手段の仕様に応じて導体の着脱状態を設定しておくことで、単一の制御用ＣＰＵにより各種の仕様に応じた制御を行うことができる。
【００１４】
また、本発明によれば、入力端子から入力される電力の取り込みを、前記電子制御装置の電源投入時又はリセット時に行うことで、動作の途中で制御プログラムが変更されてしまうことを防止することができるため、被制御手段の制御を確実に行うことができる。
【００１５】
また、本発明によれば、入力端子から入力される電力を取り込んだ後、当該入力端子からの電力供給を停止させることで、動作の途中で制御プログラムが変更されてしまうことを防止することができるため、被制御手段の制御を確実に行うことができる。
【００１６】
また、本発明によれば、入力端子から入力される電力を取り込んだ後、スイッチ手段をオンからオフに切り替えることで、動作の途中で制御プログラムが変更されてしまうことを防止することができるため、被制御手段の制御を確実に行うことができる。
【００１７】
また、本発明によれば、ＬＥＤ点灯素子回路、ブザー制御回路、バイブレーションモータ制御回路の何れかを、単一の制御用ＣＰＵにより、各種の仕様に応じて制御することができる。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照して、電子制御装置の最良な実施形態を詳細に説明する。
【００１９】
図１は、本実施形態に係る電子制御装置１００の構成を示したブロック図である。図１に示したように、電子制御装置１００は、電源部１１と、導体接続部１２と、制御用ＣＰＵ１３と、被制御部１４と、を備えている。
【００２０】
電源部１１は、電池等の直流電源であって、電力供給線Ｌ１、Ｌ２を介して電子制御装置１００の各部に電力を供給する。なお、図１では、一つの電池により電源部１１を構成する態様を示したが、これに限らず、複数個の電池を直列又は並列に接続することで電源部１１を構成する態様としてもよい。
【００２１】
導体接続部１２は、電力供給線Ｌ１上に設けられた１又は複数の出力端子１１１と、制御用ＣＰＵ１３の後述する１又は複数の入力端子１３１と、により形成された導体１２１接続用の間隙を意味し、導体１２１により夫々短絡されように構成されている。ここで、導体１２１は、電気伝導性を有した電子デバイスであって、その抵抗値は略０Ωである等微少な値であることが好ましい。
【００２２】
導体接続部１２への導体１２１の装着は、制御用ＣＰＵ１３内に格納された後述する制御プログラムに対応する入力状態に基づいて予め行われているものとする。ここで、導体接続部１２への導体１２１の装着は、電子制御装置１００の製造工程時や機能拡張時等の仕様決定時や仕様変更時に設定されることが好ましい。なお、導体接続部１２への導体１２１の装着は、固定的であってもよいし着脱自在な構成としてもよい。
【００２３】
図１に示した構成では、出力端子１１１１〜１１１３のうちの出力端子１１１１、１１１２と、入力端子１３１１〜１３１３のうちの入力端子１３１１、１３１２と、が２つの導体１２１により夫々短絡された状態を示している。なお、出力端子１１１や入力端子１３１の個数、接続する導体１２１の個数はこの図示例に限定されないものとする。
【００２４】
制御用ＣＰＵ１３は、マスク化された制御用ＣＰＵであって、制御用ＣＰＵ１３が内蔵するプログラム格納用メモリ１３４（図２参照）内に、被制御部１４の各仕様に応じた複数の制御用プログラムを書き換え不可能に記憶している。
【００２５】
制御用ＣＰＵ１３は、導体１２１の着脱状態に応じて入力端子１３１から入力される信号（電源部１１からの供給電力）の入力状態に基づいて、この入力状態に対応する制御プログラムをプログラム格納用メモリ１３４から読み出す。また、制御用ＣＰＵ１３は、プログラム格納用メモリ１３４から読み出した制御用プログラムを実行し、この制御用プログラムとの協働により被制御部１４の動作を制御する。
【００２６】
以下、図２を参照して制御用ＣＰＵ１３の構成について説明する。図２は、制御用ＣＰＵ１３の構成を模式的に示した図である。同図に示したように、制御用ＣＰＵ１３は、入力端子１３１、入力ＩＦ部１３２と、実行プログラム選択部１３３と、プログラム格納用メモリ１３４と、出力端子１３５と、を有している。
【００２７】
入力ＩＦ部１３２は、入力端子１３１から入力される信号（電源部１１からの供給電力）を取り込み、この信号の入力状態に応じた指示信号を実行プログラム選択部１３３に出力する。なお、図２では、入力端子１３１として３つの入力端子１３１１〜１３１３を備えた態様を示しているが、この態様に限定されないものとする。
【００２８】
ここで、図３を参照して入力ＩＦ部１３２の構成について説明する。図３は、入力ＩＦ部１３２の構成を示した図である。同図に示したように、入力ＩＦ部１３２は、スイッチ回路１３２１と、プルダウン抵抗１３２２と、を備えている。なお、この図では、一の入力端子１３１についての入力ＩＦ部１３２の構成を示しているが、複数の入力端子を備えた場合であっても、入力端子毎に同様の構成を夫々備えるものとする。
【００２９】
スイッチ回路１３２１の一端は入力端子１３１と接続されており、他端はプルダウン抵抗１３２２と接続されている。このスイッチ回路１３２１のオン／オフは、実行プログラム選択部１３３により制御されており、後述する信号読取期間だけオンとなるよう制御される。
【００３０】
プルダウン抵抗１３２２の一端はスイッチ１３１１と接続されており、他端は接地されている。また、スイッチ回路１３２１と、プルダウン抵抗１３２２と、の間には、信号線Ｌ３が接続されており、この信号線Ｌ３を介して入力ＩＦ部１３２から実行プログラム選択部１３３に入力状態を表す指示信号が出力されるようになっている。
【００３１】
図３の構成において、スイッチ回路１３２１がオフのとき、又は、出力端子１１１と入力端子１３１とが非接続状態にあり且つスイッチ回路１３２１がオンのとき、実行プログラム選択部１３３には、ＧＮＤ電圧がＬ信号「Ｌ」として信号線Ｌ３を介して出力される。また、出力端子１１１と入力端子１３１とが接続状態にあり且つスイッチ回路１３２１がオンのとき、実行プログラム選択部１３３には、電池電圧がＨ信号「Ｈ」として信号線Ｌ３を介して出力される。つまり、入力ＩＦ部１３２は、導体接続部１２の導体１２１の着脱状態に応じて、Ｌ信号又はＨ信号を実行プログラム選択部１３３に出力する。
【００３２】
また、入力端子１３１を複数備えた場合、入力ＩＦ部１３２は入力端子１３１毎にＬ又Ｈ信号を実行プログラム選択部１３３に出力する。このとき、入力ＩＦ部１３２から出力されるＬ、Ｈ信号の組み合わせの総数は、入力端子１３１の個数に対応する。つまり、入力端子１３１の個数がｎ個の場合、Ｌ、Ｈ信号の組み合わせの総数は２n個となる。ここで、入力ＩＦ部１３２から出力されるＬ、Ｈ信号の組み合わせ、即ち入力状態は、入力端子１３１の解放／短絡状態を表すものである。
【００３３】
例えば、図１に示したように入力端子１３１を３個備えた場合には、導体１２１の着脱により、「ＬＬＬ」、「ＬＬＨ」、「ＬＨＬ」、「ＬＨＨ」、「ＨＬＬ」、「ＨＬＨ」、「ＨＨＬ」、「ＨＨＨ」の計８個の入力状態のうち、何れか一の状態が入力ＩＦ部１３２から出力されることになる。また、図１で示した導体接続部１２の例では、出力端子１１１と入力端子１３１１との間、出力端子１１１２と入力端子１３１２との間に、導体１２１が接続されているため、入力ＩＦ部１３２から出力される指示信号は「ＨＨＬ」となる。なお、この例では入力端子１３１１〜１３１３にかけて、入力状態の組みを表すこととしたが、これに限らず、使用する環境に応じて定めることが可能であるものとする。
【００３４】
図２に戻り、実行プログラム選択部１３３は、入力ＩＦ部１３２のスイッチ回路１３２１をオン状態となるよう所定の期間制御する。ここで、実行プログラム選択部１３３は、電子制御装置１００の電源投入時やリセット時等の初期化時にのみスイッチ回路１３２１をオン状態に制御するものとする。以下、入力ＩＦ部１３２がオン状態となる所定の期間を、信号読取期間という。
【００３５】
また、実行プログラム選択部１３３は、信号読取期間において、入力ＩＦ部１３２から入力される指示信号の入力状態に対応する制御プログラムを、プログラム格納用メモリ１３４に記憶された複数の制御プログラムから選択し、この制御プログラムをプログラム格納用メモリ１３４から読み出す。
【００３６】
ここで、プログラム格納用メモリ１３４は、不揮発性の記憶媒体であって、被制御部１４の制御にかかる複数の制御プログラムを記憶している。各制御プログラムは、プログラム格納用メモリ１３４の記憶媒体内において、入力状態の種別、即ち「Ｈ」「Ｌ」の組み合わせ毎に確保された複数の記憶領域に夫々格納されている。なお、図２では、入力端子１３１を３個備えた場合での、各制御プログラムの格納状態を示しており、上述した８個の入力状態と対応付けて予め記憶されている。
【００３７】
つまり、実行プログラム選択部１３３は、入力ＩＦ部１３２から指示信号が入力されると、この指示信号の入力状態を読み取り、当該入力状態に対応する記憶領域をプログラム格納用メモリ１３４から選択することで、この記憶領域に格納された制御プログラムをプログラム格納用メモリ１３４から読み出す。
【００３８】
なお、プログラム格納用メモリ１３４に記憶する制御プログラムの個数は特に問わないものとするが、入力端子１３１数に応じた個数が記憶されていることが好ましい。また、各制御プログラムにより実現される機能は、後段の被制御部１４の制御にかかるものとするが、この例に限らず、制御用ＣＰＵ１３自体の制御にかかるプログラムを記憶する態様としてもよい。
【００３９】
また、実行プログラム選択部１３３は、プログラム格納用メモリ１３４から読み出した制御プログラムを実行し、当該制御プログラムとの協働により被制御部１４の制御にかかる所定の機能を実現すると、この機能により被制御部１４の動作を制御する制御信号を出力端子１３５から出力する。
【００４０】
また、実行プログラム選択部１３３は、プログラム格納用メモリ１３４から制御プログラムを読み出した後、入力ＩＦ部１３２のスイッチ回路１３２１をオフに制御することで、信号読取期間を終了する。
【００４１】
図１に戻り、被制御部１４は、種々の機能又は動作を具現化させる制御回路等の電子機器である。この被制御部１４としては、例えば、ＬＥＤの点灯を制御するＬＥＤ点灯制御回路やブザーの鳴動を制御するブザー制御回路、バイブレーションモータの駆動を制御するバイブレーションモータ制御回路、種々の情報を表示する表示制御回路等が挙げられる。
【００４２】
以上説明した制御用ＣＰＵ１３において、種々の使用環境に適した複数の制御プログラムをプログラム格納用メモリ１３４に予め記憶しておき、各使用環境に応じた制御プログラムに対応する入力状態を導体接続部１２の導体の着脱状態により指示することで、単一の制御用ＣＰＵ１３を種々の使用環境に適用させることができる。
【００４３】
以下、図４を参照して、電子制御装置１００の動作を説明する。ここで、図４は、電子制御装置１００の電源投入時又はリセット時に制御用ＣＰＵ１３により行われる実行プログラム選択処理の手順を示したフローチャートである。
【００４４】
まず、制御用ＣＰＵ１３は、入力ＩＦ部１３２のスイッチ回路１３２１をオンに設定し、信号読取期間を開始する（ステップＳ１１）。
【００４５】
次いで、制御用ＣＰＵ１３は、入力ＩＦ部１３２から入力された指示信号を取り込み（ステップＳ１２）、この指示信号の入力状態に対応する制御プログラムを、プログラム格納用メモリ１３４から読み出す（ステップＳ１３）。
【００４６】
続いて、制御用ＣＰＵ１３は、ステップＳ１３で読み出した制御プログラムを実行し、この制御プログラムとの協働により所定の機能を実現させると（ステップＳ１４）、この機能により生成した制御信号を被制御部１４に出力することで、被制御部１４の動作を制御する（ステップＳ１５）。
【００４７】
そして、制御用ＣＰＵ１３は、入力ＩＦ部１３２のスイッチ回路１３２１をオフに設定することで、信号読取期間を終了した後（ステップＳ１６）、本処理を終了する。
【００４８】
このように、制御用ＣＰＵ１３は、電子制御装置１００の起動時又はリセット時の信号読取期間にのみ、入力ＩＦ部１３２介して入力される導体接続部１２の入力状態を取り込むようスイッチ回路１３２１をオンに制御するため、動作の途中で実行プログラムを変更してしまうことを防止することができる。また、入力状態の取り込み後、スイッチ回路１３２１をオフに制御し入力端子１３１との接続状態を切断することで、電源部１１の消費電流を抑えることが可能となり、電源部１１の電池寿命を引き延ばすことができる。
【００４９】
以上のように、電子制御装置１００によれば、入力端子１３１から入力される電力の入力状態毎に、被制御部１４の各仕様に応じた制御プログラムを対応付けて記憶し、電力供給線Ｌ１と各入力端子１３１とを短絡する導体１２１の着脱状態に応じて入力端子から入力される電力の入力状態に対応する制御プログラムをプログラム格納用メモリ１３４から読み出し、当該制御プログラムとの協働により被制御部１４を制御する。これにより、使用する被制御部１４の仕様に応じて導体１２１の着脱状態を設定しておくことで、単一の制御用ＣＰＵ１３により各種の仕様に応じた制御を行うことができる。
【００５０】
上述した電子制御装置１００は、種々の装置に適用することが可能である。以下、制御用ＣＰＵ１３を用いた被制御部１４の制御例について具体的に説明する。
【００５１】
［実施例１］
まず、図５−１、５−２、６、７を参照して、被制御部１４としてＬＥＤ点灯制御回路を用いた場合の構成について説明する。
【００５２】
図５−１、５−２は、本実施例の制御用ＣＰＵ１３から出力される制御信号を示した図であって、出力端子１３５から出力される制御信号の電圧レベルを表している。なお、本実施例では、制御用ＣＰＵ１３には、２つの出力端子１（出力端子１３５１）、出力端子２（出力端子１３５２）が設けられているものとする。
【００５３】
ここで、図５−１で示した制御信号は、信号の無効状態（ネゲート）を「Ｈ」で表し、有効状態（アサート）を「Ｌ」で表すものとなっている。また、図５−２で示した制御信号は、ネゲートを「Ｌ」で表し、アサートを「Ｈ」で表すものとなっている。つまり、制御信号の論理が反転したものとなっている。なお、制御信号「Ｈ」の電圧値は、電源部１１から制御用ＣＰＵ１３に印加される電圧値（３Ｖ）に準ずるものとし、「Ｌ」の電圧値はＧＮＤ電圧であるものとする。
【００５４】
なお、本実施例の制御用ＣＰＵ１３では、図５−１、５−２に示した制御信号の出力を夫々実現するための２つの制御プログラムがプログラム格納用メモリ１３４に予め記憶されているものとする。また、図５−１で示した制御信号の出力を実現するための制御プログラムが、入力状態「Ｌ」に対応する記憶領域に格納されているものとし、図５−２で示した制御信号の出力を実現するための制御プログラムが、入力状態「Ｈ」に対応する記憶領域に格納されているものとする。
【００５５】
図６は、本実施例の制御用ＣＰＵ１３を用いたＬＥＤ点灯制御装置１０１の構成を示したブロック図である。図６に示したように、ＬＥＤ点灯制御装置１０１は、被制御部１４としてＬＥＤ点灯制御回路１４１を備えている。ＬＥＤ点灯制御回路１４１は、ｐｎｐ型トランジスタ１４１１、抵抗器１４１２、ＬＥＤ素子１４１３及び抵抗器１４１４から構成される。
【００５６】
ｐｎｐ型トランジスタ１４１１のエミッタは電力供給線Ｌ１と接続されており、ベースは抵抗器１４１２と接続されており、コレクタはＬＥＤ素子１４１３と接続されている。抵抗器１４１２の一端は、ｐｎｐ型トランジスタ１４１１のベースに接続されており、他端は制御用ＣＰＵ１３の出力端子１３５１に接続されている。ＬＥＤ素子１４１３のアノードは、ｐｎｐ型トランジスタ１４１１のコレクタに接続されており、カソードは抵抗器１４１４に接続されている。また、抵抗器１４１４の一端は、ＬＥＤ素子１４１３のカソードと接続されており、他端は制御用ＣＰＵ１３の出力端子１３５２に接続されている。
【００５７】
また、制御用ＣＰＵ１３は入力端子１３１を１つ有し、電力供給線Ｌ１には、この入力端子１３１と短絡させるための出力端子１１１が１つ設けられている。
【００５８】
ＬＥＤ点灯制御装置１０１において、制御用ＣＰＵ１３のアサート時にＬＥＤ素子１４１３を点灯させる仕様の場合には、アサート時にｐｎｐ型トランジスタ１４１１のエミッタ−コレクタ間に電流が流れるようにすればよい、また、出力端子２にかかる電位を電源部１１の電圧３．０Ｖより低くすればよい。そのため、アサート時に制御用ＣＰＵ１３から、図５−１で示した制御信号を出力端子１３５１、１３５２に出力させればよい。この場合、入力端子１３１と出力端子１１１とを短絡させないよう導体接続部１２の導体１２１を外しておくことで、制御用ＣＰＵ１３によりＬＥＤ点灯制御装置１０１の仕様に応じたＬＥＤの点灯制御を行うことができる。
【００５９】
図７は、ＬＥＤ点灯制御装置１０１の仕様とは異なるＬＥＤ点灯制御装置１０２の構成を示したブロック図であって、被制御部１４としてＬＥＤ点灯制御回路１４２を備えている。同図において、ＬＥＤ点灯制御回路１４２は、ｐｎｐ型トランジスタ１４２１、抵抗器１４２２、ｎｐｎ型トランジスタ１４２３、抵抗器１４２４、ＬＥＤ素子１４２５、抵抗器１４２６、ｎｐｎ型トランジスタ１４２７、抵抗器１４２８から構成される。
【００６０】
また、ＬＥＤ点灯制御装置１０２では、ＬＥＤ素子１４２５のＶｆ値を３．５Ｖ程度とするため、電源部１１の電圧３．０Ｖを５．０Ｖに昇圧する電圧昇圧ＩＣ回路１５を電力供給線Ｌ１上に設けており、昇圧した電力を電力供給線Ｌ１と制御用ＣＰＵ１３とに供給する。なお、制御用ＣＰＵ１３から出力される制御信号「Ｈ」の電圧値は、電圧昇圧ＩＣ回路１５から制御用ＣＰＵ１３に印加される電圧値に準ずるものとする。
【００６１】
ｐｎｐ型トランジスタ１４２１のエミッタは電圧昇圧ＩＣ回路１５からの電力供給線と接続されており、ベースは抵抗器１４２２と接続されており、コレクタはＬＥＤ素子１４２５と接続されている。抵抗器１４２２の一端はｐｎｐ型トランジスタ１４２１のベースに接続されており、他端はｎｐｎ型トランジスタ１４２３のコレクタに接続されている。ｎｐｎ型トランジスタ１４２３のコレクタは抵抗器１４２２に接続されており、ベースは抵抗器１４２４に接続されており、エミッタは電力供給線Ｌ２に接続されている。
【００６２】
抵抗器１４２４の一端はｎｐｎ型トランジスタ１４２３のベースに接続されており、他端は制御用ＣＰＵ１３の出力端子１３５１に接続されている。ＬＥＤ素子１４２５のアノードはｐｎｐ型トランジスタ１４２１のコレクタに接続されており、カソードは抵抗器１４２６に接続されている。抵抗器１４２６の一端はＬＥＤ素子１４２５のカソードと接続されており、他端はｎｐｎ型トランジスタ１４２７のコレクタに接続されている。
【００６３】
ｎｐｎ型トランジスタ１４２７のコレクタは抵抗器１４２６に接続されており、ベースは抵抗器１４２８に接続されており、エミッタは電力供給線Ｌ２に接続されている。抵抗器１４２８の一端はｎｐｎ型トランジスタ１４２７のベースに接続されており、他端は制御用ＣＰＵ１３の出力端子１３５２に接続されている。
【００６４】
また、制御用ＣＰＵ１３は入力端子１３１を１つ有し、この入力端子１３１と短絡させるための出力端子１１１が１つ設けられている。
【００６５】
図７の構成において、制御用ＣＰＵ１３のアサート時にＬＥＤ素子１４１３を点灯させる場合には、アサート時にｎｐｎ型トランジスタ１４２３及び１４２７のコレクタ−エミッタ間に電流が流れるようにすればよいことが分かる。そのため、制御用ＣＰＵ１３から、図５−２で示した制御信号を出力端子１３５１、１３５２に夫々出力させればよく、この場合、入力端子１３１と出力端子１１１とを導体接続部１２の導体１２１により予め短絡しておくことで、制御用ＣＰＵ１３によりＬＥＤ点灯制御装置１０２の仕様に応じたＬＥＤの点灯制御を行うことができる。
【００６６】
以上のように、各種の仕様に応じた制御プログラムをプログラム格納用メモリ１３４に予め格納し、特定の仕様に応じた制御プログラムの読み出しを制御用ＣＰＵ１３への入力信号により指示することで、単一の制御用ＣＰＵ１３により、各種の仕様に応じた制御を行うことが可能となる。
【００６７】
特に、ＬＥＤ素子は点灯色によってＶｆ値等の仕様が異なるため、仕様に応じて制御用のＣＰＵを個別に用意する必要があったが、本実施形態の制御用ＣＰＵ１３によれば、単一の制御用ＣＰＵ１３のみで各種の仕様に応じた制御を行うことが可能となるため、製造コストを抑えることができる。
【００６８】
［実施例２］
次に、図８−１、８−２、８−３、８−４及び図９を参照して、被制御部１４としてバイブレーションモータ制御回路を用いた場合の構成について説明する。
【００６９】
図８−１、８−２、８−３、８−４は、本実施例の制御用ＣＰＵ１３から出力される制御信号を示した図である。なお、本実施例では、制御用ＣＰＵ１３には、１つの出力端子１３５が設けられているものとし、図８−１、８−２、８−３、８−４では、この出力端子１３５から出力された制御信号の電圧レベルを表している。
【００７０】
ここで、図８−１で示した制御信号は、アサートである「Ｈ」とネゲートである「Ｌ」とが、所定のタイミングで出力されるようになっており、そのタイミングは、「Ｈ」が１００ｍｓｅｃの間出力された後、「Ｌ」が１００ｍｓｅｃの間続き、その後「Ｈ」が１００ｍｓｅｃの間出力された後、「Ｌ」が７００ｍｓｅｃの間続くといった周期性を有している。
【００７１】
また、図８−２で示した制御信号は、図８−１と同様、アサートである「Ｈ」とネゲートである「Ｌ」との出力タイミングを示したものであるが、「Ｈ」が１５０ｍｓｅｃの間出力された後、「Ｌ」が１００ｍｓｅｃの間続き、「Ｈ」が１５０ｍｓｅｃの間出力された後、「Ｌ」が１００ｍｓｅｃの間続き、「Ｈ」が１５０ｍｓｅｃの間出力された後、「Ｌ」が２５０ｍｓｅｃの間続といった周期性を有している。
【００７２】
また、図８−３で示した制御信号は、図８−１と同様、アサートである「Ｈ」とネゲートである「Ｌ」との出力タイミングを示したものであるが、「Ｈ」が１５０ｍｓｅｃの間出力された後、「Ｌ」が１５０ｍｓｅｃの間続くといった周期性を有している。
【００７３】
また、図８−４で示した制御信号は、図８−１と同様、アサートである「Ｈ」とネゲートである「Ｌ」との出力タイミングを示したものであるが、「Ｈ」が４５０ｍｓｅｃの間出力された後、「Ｌ」が４５０ｍｓｅｃの間続くといった周期性を有している。
【００７４】
つまり、本実施例の制御用ＣＰＵ１３が内蔵するプログラム格納用メモリ１３４には、アサートとネゲートとの出力タイミングが夫々異なる４つの制御プログラムが予め格納されている。なお、図８−１で示した制御信号の出力を実現するための制御プログラムが、入力状態「ＬＬ」に対応する記憶領域に格納されているものとし、図８−２で示した制御信号の出力を実現するための制御プログラムが、入力状態「ＬＨ」に対応する記憶領域に格納されているものとする。また、図８−３で示した制御信号の出力を実現するための制御プログラムが、入力状態「ＨＬ」に対応する記憶領域に格納されているものとし、図８−４で示した制御信号の出力を実現するための制御プログラムが、入力状態「ＨＨ」に対応する記憶領域に格納されているものとする。
【００７５】
図９は、本実施例の制御用ＣＰＵ１３を用いたバイブレーションモータ制御装置１０３の構成を示したブロック図である。同図に示したように、バイブレーションモータ制御装置１０３は、被制御部１４としてバイブレーションモータ制御回路１４３を備えている。なお、出力端子１３５の図示は省略している。
【００７６】
ここで、バイブレーションモータ制御回路１４３は、図示しないバイブレーションモータと、バイブレーションモータを駆動させる駆動回路と、を備え、駆動回路は、制御用ＣＰＵ１３から出力されるアサートのタイミングでバイブレーションモータを駆動させることで、振動を発生させる回路である。
【００７７】
また、制御用ＣＰＵ１３は入力端子１３１を２つ有し（入力端子１３１１、１３１２）、電力供給線Ｌ１には、これら入力端子１３１１、１３１２と短絡させるための出力端子１１１が２つ設けられている（出力端子１１１１、１１１２）。
【００７８】
上記の構成において、バイブレーションモータ制御装置１０３では、導体接続部１２の導体１２１の着脱により、入力端子１３１１、１３１２と出力端子１１１１、１１１２との短絡／解放状態を予め設定しておくことで、バイブレーションモータの駆動パターンを４つの振動パターンで駆動させることができる。
【００７９】
例えば、図９に示したように、出力端子１１１１と入力端子１３１１とが導体１２１により短絡されている場合、制御用ＣＰＵ１３の入力ＩＦ部１３２からは指示信号として「ＨＬ」が実行プログラム選択部１３３に出力されることになる。そのため、制御用ＣＰＵ１３は、図８−３で示した制御信号をバイブレーションモータ制御回路１４３に出力することになるため、バイブレーションモータ制御回路１４３は、１５０ｍｓｅｃ毎にバイブレーションモータを駆動させることになる。
【００８０】
以上のように、各種の仕様に応じた制御プログラムをプログラム格納用メモリ１３４に予め格納し、特定の仕様に応じた制御プログラムの読み出しを制御用ＣＰＵ１３への入力信号により指示することで、単一の制御用ＣＰＵ１３により、各種の仕様に応じた制御を行うことが可能となる。
【００８１】
なお、本実施例では、被制御部１４としてバイブレーションモータ制御回路について説明したが、これに限らず、制御信号のアサートのタイミングでブザーの鳴動を行うブザー制御回路についても同様に制御することができる。
【００８２】
［実施例３］
次に、図１０〜１４を参照して、電子制御装置１００を時計等の計時装置に適用した例を説明する。なお、本実施例では、後述するＬＥＤ点灯制御回路１４４、バイブレーションモータ制御回路１４５、ブザー制御回路１４６、表示制御回路１４７を被制御部１４とした構成について説明する。
【００８３】
まず、図１０を参照して、本実施例の制御用ＣＰＵ１３に内蔵されたプログラム格納用メモリ１３４のデータ構造について説明する。図１０に示したように、プログラム格納用メモリ１３４は、計時制御プログラム１３４１と、入力状態「Ｌ」に対応する記憶領域１３４２と、入力状態「Ｈ」に対応する記憶領域１３４３と、を有している。
【００８４】
ここで、計時制御プログラム１３４１は、入力ＩＦ部１３２からの入力状態に依存しない記憶領域に格納された制御プログラムであって、実行プログラム選択部１３３により必ず読み出される基本プログラムである。
【００８５】
制御用ＣＰＵ１３は、計時制御プログラム１３４１を実行することで、後述するＲＴＣ１６から時刻情報を取得する機能を実現するとともに、アラーム時刻の設定・通知にかかる種々の機能を実現させる。即ち、計時制御プログラム１３４１は、時計機能を実現させるプログラムである。具体的に、制御用ＣＰＵ１３は、計時制御プログラム１３４１との協働により、ＲＴＣ１６から取得した時刻情報とアラーム時刻とを比較し、アラーム時刻に達したと判定した場合に、後述するアラーム設定支援情報Ｐ１４１との協働により選択されたアラーム通知手段を駆動させる。
【００８６】
記憶領域１３４２には、後述するＬＥＤ点灯制御回路１４４の制御にかかるＬＥＤ点灯制御プログラムＰ１１と、バイブレーションモータ制御回路１４５の制御にかかるバイブレーションモータ制御プログラムＰ１２と、ブザー制御回路１４６の制御にかかるブザー制御プログラムＰ１３と、表示制御回路１４７の制御にかかる表示制御プログラムＰ１４と、が格納されている。
【００８７】
制御用ＣＰＵ１３は、プログラム格納用メモリ１３４からＬＥＤ点灯制御プログラムＰ１１を読み出し、実行することで、後述するＲＴＣ１６から取得した時刻情報の表示にかかる制御信号を出力し、後述するＬＥＤ点灯制御回路１４４に時刻情報を表示させる。
【００８８】
また、制御用ＣＰＵ１３は、バイブレーションモータ制御プログラムＰ１２を読み出し、実行することで、アサート期間とネゲート期間とのタイミングを規定した制御信号を出力し、アラーム通知手段として後述するバイブレーションモータ制御回路１４５を動作させる。
【００８９】
また、制御用ＣＰＵ１３は、ブザー制御プログラムＰ１３を読み出し、実行することで、アサート期間とネゲート期間とのタイミングを規定した制御信号を出力し、アラーム通知手段として後述するブザー制御回路１４６を動作させる。
【００９０】
表示制御プログラムＰ１４は、図１０に示したように、アラーム機能の設定を支援するためのアラーム設定支援情報Ｐ１４１と、バイブレーションモータの設定を支援するためのバイブレーションモータ設定支援情報Ｐ１４２と、ブザーの設定を支援するためのブザー設定支援情報Ｐ１４３と、を含んでいる。
【００９１】
制御用ＣＰＵ１３は、表示制御プログラムＰ１４を読み出し、実行することで、当該表示制御プログラムＰ１４内に規定された各種の設定支援情報の表示にかかる制御情報を出力し、後述する表示制御回路１４７の動作を制御する。
【００９２】
一方、記憶領域１３４３には、ＬＥＤ点灯制御プログラムＰ１１と、バイブレーションモータ制御プログラムＰ１２と、表示制御プログラムＰ１４と、が格納されている。ここで、表示制御プログラムＰ１４は、アラーム設定支援情報Ｐ１４１と、バイブレーションモータ設定支援情報Ｐ１４２と、を含んでいる。つまり、記憶領域１３４３には、記憶領域１３４２に格納されたプログラムからブザー制御回路１４６に関するプログラムを取り除いたものが格納されている。
【００９３】
図１１は、上記した本実施例の制御用ＣＰＵ１３を用いた計時装置１０４の構成を示したブロック図である。図１１に示したように、計時装置１０４は、時刻の計時を行うＲＴＣ（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）１６と、ユーザからの操作入力を受け付ける操作部１７と、表示制御回路１４７の制御に応じ各種の情報を表示する表示部１８と、を備えている。
【００９４】
また、計時装置１０４は、被制御部１４としてＬＥＤ点灯制御回路１４４と、バイブレーションモータ制御回路１４５と、ブザー制御回路１４６と、表示制御回路１４７と、を備えている。なお、制御用ＣＰＵ１３は入力端子１３１を１つ有し、電力供給線Ｌ１には、この入力端子１３１と短絡させるための出力端子１１１が１つ設けられている。また、図１１において、出力端子１３５の図示を省略している。
【００９５】
ＬＥＤ点灯制御回路１４４は、図示しない１又は複数のＬＥＤ素子を有し、制御用ＣＰＵ１３から入力される制御信号に基づいて、現在時刻を表す時刻情報をＬＥＤ素子の点灯により表示する。
【００９６】
バイブレーションモータ制御回路１４５は、図示しないバイブレーションモータと、バイブレーションモータを駆動させる駆動回路と、を備え、制御用ＣＰＵ１３から出力される制御信号に基づいてバイブレーションモータを駆動させることで、振動を発生させる回路である。
【００９７】
ブザー制御回路１４６は、図示しないブザー、ブザーを鳴動させる駆動回路と、を備え、制御用ＣＰＵ１３から出力される制御信号に応じて、ブザーの鳴動を制御する回路である。
【００９８】
表示制御回路１４７は、計時装置１０４の設定にかかるインターフェースを表示部１８に表示させる回路である。具体的に、表示制御回路１４７は、アラーム通知にかかる設定画面の表示制御を行い、制御用ＣＰＵ１３から入力される制御信号に基づいて、各種の設定支援情報を表示部１８に表示させる。なお、ユーザは、表示部１８に表示された設定支援情報に基づいて、操作部１７から操作することで、アラームの通知を行う通知手段を選択することが可能であるものとする。
【００９９】
図１１に示した計時装置１０４の構成では、アラーム通知手段としてバイブレーションモータ制御回路１４５と、ブザー制御回路１４６と、を備えている。そのため、出力端子１１１と、入力端子１３１と、を短絡させないよう導体接続部１２の導体を予め外しておくことで、計時装置１０４の仕様に応じた制御を制御用ＣＰＵ１３で行うことが可能となる。
【０１００】
つまり、出力端子１１１と入力端子１３１とを短絡させないことで、制御用ＣＰＵ１３の実行プログラム選択部１３３は、プログラム格納用メモリ１３４から入力状態「Ｌ」に対応する記憶領域１３４２に格納された各種制御プログラムを読み出し、実行することになる。これにより、バイブレーションモータ制御回路１４５及びブザー制御回路１４６の駆動を制御用ＣＰＵ１３により制御することができるとともに、表示制御回路１４７により、バイブレーションモータ制御回路１４５及びブザー制御回路１４６の設定支援情報を、ユーザに提示することができる。
【０１０１】
図１２は、入力状態「Ｌ」の場合に表示制御回路１４７により表示部１８に表示される設定支援情報を模式的に示した図である。まず、表示制御回路１４７は、操作部１７等からの操作に応じて、アラーム通知手段の選択支援画面を表示する「アラーム通知手段選択モード」に移行すると、アラーム通知手段としてバイブレーションモータ制御回路１４５の選択を促す画面「バイブレーションを選択画面」と、ブザー制御回路１４６の選択を促す画面「ブザーを選択画面」と、を表示部１８に表示させる。ここで操作部１７からの操作により、何れか一方が選択された場合には、この選択されたアラーム通知手段が、アラーム通知の際に用いられることになる。
【０１０２】
一方、図１３に示したように、ブザー制御回路１４６自体が実装されていない計時装置１０５では、ブザー制御回路１４６に関する制御や設定支援情報は不要となる。この場合、出力端子１１１と入力端子１３１とを導体接続部１２の導体１２１により予め短絡しておくことで、計時装置１０５の仕様に応じた制御を制御用ＣＰＵ１３により行うことが可能となる。
【０１０３】
つまり、導体１２１により出力端子１１１と入力端子１３１とが短絡されることで、制御用ＣＰＵ１３の実行プログラム選択部１３３は、プログラム格納用メモリ１３４から入力状態「Ｈ」に対応する記憶領域１３４３に格納された各種制御プログラムを読み出し、実行することになる。これにより、制御用ＣＰＵ１３は、アラーム通知手段としてバイブレーションモータ制御回路１４５の駆動を制御用ＣＰＵ１３により制御することができるとともに、表示制御回路１４７により、バイブレーションモータ制御回路１４５の設定支援情報を、ユーザに提示することができる。
【０１０４】
図１４は、入力状態「Ｈ」の場合に表示制御回路１４７により表示部１８に表示される設定支援情報を模式的に示した図である。まず、表示制御回路１４７は、操作部１７等からの操作に応じて、アラーム通知手段の選択支援画面を表示する「アラーム通知手段選択モード」に移行すると、アラーム通知手段としてバイブレーションモータ制御回路１４５の選択を促す画面「バイブレーションを選択画面」を表示部１８に表示させる。この場合、アラーム通知手段は、バイブレーションモータ制御回路１４５しかないため、このバイブレーションモータ制御回路１４５が自動的に選択されることになる。
【０１０５】
以上のように、各種の仕様に応じた制御プログラムをプログラム格納用メモリ１３４に予め格納し、特定の仕様に応じた制御プログラムの読み出しを制御用ＣＰＵ１３への入力信号により指示することで、単一の制御用ＣＰＵ１３により、各種の仕様に応じた制御を行うことが可能となる。
【０１０６】
なお、本実施例では、ＬＥＤ点灯制御回路１４４及びバイブレーションモータ制御回路１４５の制御にかかるＬＥＤ点灯制御プログラムＰ１１、バイブレーションモータ制御プログラムＰ１２を、入力状態の対応する記憶領域内に格納する態様としたがこれに限らないものとする。例えば、上述した計時制御プログラム１３４１と同様、入力状態に依存しない記憶領域に格納する態様としてもよい。
【０１０７】
以上、発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加などが可能である。
【０１０８】
例えば、上記実施の形態では、入力状態と制御プログラムとを対応付けて記憶させるため、プログラム格納用メモリ１３４に各入力状態に対応する記憶領域を確保し、この記憶領域内に対応する制御プログラムを格納する態様としたが、これに限らないものとする。例えば、各入力状態を示した識別情報を制御プログラムに付加した状態で記憶しておくとで、当該識別情報に基づいて入力状態に対応する制御プログラムを読み出すことが可能である。
【図面の簡単な説明】
【０１０９】
【図１】電子制御装置の構成を示したブロック図である。
【図２】制御用ＣＰＵの構成を模式的に示した図である。
【図３】入力ＩＦ部の構成を示した図である。
【図４】実行プログラム選択処理の手順を示したフローチャートである。
【図５−１】制御用ＣＰＵが出力する制御信号の一例を示した図である。
【図５−２】制御用ＣＰＵが出力する制御信号の一例を示した図である。
【図６】ＬＥＤ点灯制御装置の構成の一例を示したブロック図である。
【図７】ＬＥＤ点灯制御装置の構成の一例を示したブロック図である。
【図８−１】制御用ＣＰＵが出力する制御信号の一例を示した図である。
【図８−２】制御用ＣＰＵが出力する制御信号の一例を示した図である。
【図８−３】制御用ＣＰＵが出力する制御信号の一例を示した図である。
【図８−４】制御用ＣＰＵが出力する制御信号の一例を示した図である。
【図９】バイブレーションモータ制御装置の構成を示したブロック図である。
【図１０】プログラム格納用メモリのデータ構造の一例を示した図である。
【図１１】計時装置の構成の一例を示したブロック図である。
【図１２】設定支援情報を模式的に示した図である。
【図１３】計時装置の構成の一例を示したブロック図である。
【図１４】設定支援情報を模式的に示した図である。
【符号の説明】
【０１１０】
１００  電子制御装置
１０１  ＬＥＤ点灯制御装置
１０２  ＬＥＤ点灯制御装置
１０３  バイブレーションモータ制御装置
１０４  計時装置
１０５  計時装置
１１  電源部
１１１  出力端子
１２  導体接続部
１２１  導体
１３  制御用ＣＰＵ
１３１  入力端子
１３２  入力ＩＦ部
１３２１  スイッチ回路
１３２２  プルダウン抵抗
１３３  実行プログラム選択部
１３４  プログラム格納用メモリ
１３５  出力端子
１４  被制御部
１４１  ＬＥＤ点灯制御回路
１４１１  ｐｎｐ型トランジスタ
１４１２  抵抗器
１４１３  ＬＥＤ素子
１４１４  抵抗器
１４２  ＬＥＤ点灯制御回路
１４２１  ｐｎｐ型トランジスタ
１４２２  抵抗器
１４２３  ｎｐｎ型トランジスタ
１４２４  抵抗器
１４２５  ＬＥＤ素子
１４２６  抵抗器
１４２７  ｎｐｎ型トランジスタ
１４２８  抵抗器
１４３  バイブレーションモータ制御回路
１４４  ＬＥＤ点灯制御回路
１４５  バイブレーションモータ制御回路
１４６  ブザー制御回路
１４７  表示制御回路
１５  電圧昇圧ＩＣ回路
１６  ＲＴＣ
１７  操作部
１８  表示部
【図１】
2009015777.tif 000003
【図２】
2009015777.tif 000004
【図３】
2009015777.tif 000005
【図４】
2009015777.tif 000006
【図５−１】
2009015777.tif 000007
【図５−２】
2009015777.tif 000008
【図６】
2009015777.tif 000009
【図７】
2009015777.tif 000010
【図８−１】
2009015777.tif 000011
【図８−２】
2009015777.tif 000012
【図８−３】
2009015777.tif 000013
【図８−４】
2009015777.tif 000014
【図９】
2009015777.tif 000015
【図１０】
2009015777.tif 000016
【図１１】
2009015777.tif 000017
【図１２】
2009015777.tif 000018
【図１３】
2009015777.tif 000019
【図１４】
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