(57)【要約】【課題】表示セルの点灯／消去状態が複数態様設けられていたとしてもノイズのばらつきを抑制することができるようにする。【解決手段】ＬＣＤ制御回路２が電圧供給回路５に切替制御タイミング信号および液晶セグメント４ａの切替個数信号を与えると、電圧供給回路５は、当該切替制御タイミング間において液晶セグメント４ａの切替個数に応じて電源電位ＶＤＤおよびグランド電位ＧＮＤ間に流れる電流をＭＯＳトランジスタによる電流制限機能によって制限するため、当該液晶セグメント４ａの容量性負荷Ｃ０〜Ｃｎ両端のセグメントラインＳＥＧおよびコモンラインＣＯＭに電位を印加するときに生じやすいスパイク（リップル）ノイズによる電源電圧変動を抑制することができ、液晶セグメント４ａの点灯／消去状態が複数態様設けられていたとしてもスパイクノイズのばらつきを抑制できるようになる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の容量性負荷を備えた表示器を駆動するための駆動回路に電圧を供給する電圧供給回路を備え、
前記電圧供給回路は、前記複数の容量性負荷のうち前記駆動回路が同一タイミングで駆動する容量性負荷の個数に応じて、前記容量性負荷に電圧を印加するときに当該電圧印加ノードを通じて流れる電流を制限する電流制限手段を備えたことを特徴とする表示器駆動用電圧供給回路。
【請求項２】
複数の容量性負荷の一端側に接続された第１の駆動回路に電位を印加すると共に、前記複数の容量性負荷の他端側に接続された第２の駆動回路に電位を印加する電圧供給回路を備え、
前記電圧供給回路は、前記複数の容量性負荷のうち前記第１および第２の駆動回路が同一タイミングで容量性負荷の一端側および他端側に互いに逆方向に急峻な変動電位を印加することによって駆動する容量性負荷の個数に応じて、前記容量性負荷の一端側および他端側にそれぞれ電位を印加するときに当該電位印加ノードを通じて流れる電流を制限する電流制限手段を備えたことを特徴とする表示器駆動用電圧供給回路。
【請求項３】
前記電圧供給回路は、前記駆動回路に複数の互いに異なる電位を印加し、
前記電流制限手段は、前記電圧供給回路が複数の電位を前記容量性負荷に印加する複数のノードのうち少なくとも２ノード以上に設けられていることを特徴とする請求項１または２記載の表示器駆動用電圧供給回路。
【請求項４】
液晶、ＥＬ（Electro Luminescence）等の表示器を駆動するための駆動回路に電源を供給することを特徴とする請求項１ないし３の何れかに記載の表示器駆動用電圧供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示器やＥＬなどの表示器を駆動するための回路構成に電位を供給するための表示器駆動用電圧供給回路に関する。
【背景技術】
【０００２】
この種の表示器駆動用電圧供給回路が、例えば特許文献１、特許文献２に開示されている。特許文献１記載の技術思想によれば、ＬＣＤ（Liquid Crystal Display）駆動用の電源電位を作成するために抵抗分圧回路を適用し、当該分圧回路による分圧電位が設定電位以下になるとオンするスイッチング素子を設け、このスイッチング素子を通じて電源を供給している。この回路構成を適用することで、通常の使用状態では消費電流が少なく、ＬＣＤ等でのリーク電流が大きくなってもスイッチング素子によりＬＣＤ駆動用の電源電位が大きく降下しないように構成することができる。また、特許文献２記載の技術思想によれば、ＬＣＤ駆動用の電源回路として電源容量を外付け回路により調整し、多種の液晶パネルを最適な電流値で駆動するようにしている。
【特許文献１】特開平８−１４６８３０号公報
【特許文献２】特開平１０−１７０８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１の技術思想に特許文献２の技術思想を組み合わせたとしても、複数の容量性負荷を備えた表示器に電圧を供給する駆動回路に適用するときには、上記引用文献の技術思想では負荷の合成インピーダンスを一意的に調整してしまうことから表示セル点灯／消去状態の態様の違いによって容量性負荷に流れる通電電流値も異なってしまいノイズにばらつきを生じてしまう。
【０００４】
本発明は、上記事情に鑑みてなされたもので、その目的は、表示セルの点灯／消去状態が複数態様設けられていたとしてもノイズのばらつきを抑制することができるようにした表示器駆動用電圧供給回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の発明によれば、電圧供給回路は、複数の容量性負荷を備えた表示器を駆動するための駆動回路に電圧を供給するように構成されたものを対象としており、電流制限手段は、複数の容量性負荷のうち駆動回路が同一タイミングで駆動する容量性負荷の個数に応じて、容量性負荷に電圧を印加するときに電圧印加ノードを通じて流れる電流を制限しているため、たとえ表示セルの点灯／消去状態が複数態様設けられていたとしても容量性負荷に流れる通電電流値を制限することができ、負荷の合成インピーダンスを調整することなくノイズを抑制できるようになる。
【０００６】
請求項２記載の発明によれば、電圧供給回路は、複数の容量性負荷の一端側に接続された第１の駆動回路に電位を印加すると共に、複数の容量性負荷の他端側に接続された第２の駆動回路に電位を印加するように構成されたものを対象としており、電流制限手段は、複数の容量性負荷のうち第１および第２の駆動回路が同一タイミングで容量性負荷の一端側および他端側に互いに逆方向に急峻な変動電位を印加することによって駆動する容量性負荷の個数に応じて、容量性負荷の一端側および他端側に電位を印加するときに当該電位印加ノードを通じて流れる電流を制限するため、たとえ表示セルの点灯／消去状態が複数態様設けられていたとしても容量性負荷に流れる通電電流値を制限することができ、負荷の合成インピーダンスを調整することなくノイズを抑制できるようになる。
【０００７】
請求項３記載の発明によれば、電流制限手段は、電圧供給回路が複数の互いに異なる電位を容量性負荷に印加する複数のノードのうち少なくとも２ノード以上に設けられているためノイズをより抑制できる。請求項４記載の発明のように、液晶、ＥＬ等の表示器を駆動するための駆動回路に電源を供給するための電圧供給回路に適用してもよい。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を液晶表示器を駆動するための電圧を供給するための電圧供給回路に適用した一実施形態について図面を参照しながら説明する。
図３は、車両内に搭載される液晶表示器（ＬＣＤ）の駆動系回路構成を概略的なブロック図によって示している。
【０００９】
この図３に示すように、表示装置１は、ＬＣＤ制御回路２、駆動回路３、液晶表示器４、電圧供給回路５を組み合わせて構成され、セグメントレジスタ６に設定されたデータに基づいて液晶表示器４の表示画面に各種画面が表示されるように構成されている。
【００１０】
ＬＣＤ制御回路２は、マイクロコンピュータ（図示せず）などを具備して構成され、電圧供給回路５からの電圧（電源）供給を受けて外部クロック信号ＣＬＫによる所定周波数（例えば４ＭＨｚ、８ＭＨｚ）にて動作するように構成されている。このＬＣＤ制御回路２は、駆動回路３、電圧供給回路５に制御信号を出力する。
【００１１】
電圧供給回路５は、外部から与えられるバッテリ（図示せず）から電源電位ＶＤＤ（例えば５Ｖ）、グランド電位ＧＮＤ、２×ＶＤＤ／３の電位、ＶＤＤ／３の電位を生成し、ＬＣＤ制御回路２からの制御信号に基づいて、ＬＣＤ制御回路２に与える電源電圧（電位）および駆動回路３に印加する電圧（電位）を調整して設定するように構成されている。
【００１２】
駆動回路３は、ＬＣＤ制御回路２からの制御信号に基づいて、液晶表示器４に駆動電圧を印加するように構成されている。液晶表示器４は、図４にその外観を示すように、液晶セグメント４ａが複数組み合わされ、例えば車載用の液晶ディスプレイに用いられるもので、７セグメントディスプレイを複数桁配置して構成されている。この液晶表示器４を構成する表示セルとしての各セグメント４ａは電気的にはそれぞれ容量性の負荷となっている。
【００１３】
図３に示すように、駆動回路３は液晶表示器４との間に、ｎ＋１本（複数本）のセグメントラインＳＥＧ（ＳＥＧ０〜ＳＥＧｎの略称）、４本（複数本）のコモンラインＣＯＭ（ＣＯＭ０〜ＣＯＭ３の略称）による駆動信号線が接続されている。
【００１４】
図１および図２は、本実施形態の特徴部分における電気的構成について示している。図１は、電位設定回路５ａの回路構成を具体的に示したものであり、図２は電位設定回路５ｂの回路構成を具体的に示したものであり、これらの図１および図２は同一構成となっている。
【００１５】
前述したように各液晶セグメント４ａは容量性の負荷であるため、図１および図２においてはそれぞれ容量性負荷Ｃ（Ｃ０〜Ｃｎの略称）として示している。
各液晶セグメント４ａの一端側のセグメントラインＳＥＧには、第１の駆動回路（セグメントドライバ）３ａが接続されており、液晶セグメント４ａの他端側のコモンラインＣＯＭには、第２の駆動回路（コモンドライバ）３ｂが接続されている。駆動回路３は、これらの駆動回路３ａ、３ｂにより構成されている。
【００１６】
セグメントラインＳＥＧ側の第１の駆動回路３ａは、集積回路内部にＰＭＯＳトランジスタＭＰＳ０…ＭＰＳｎ、ＮＭＯＳトランジスタＭＮＳ０…ＭＮＳｎを図示形態で接続して構成されている。具体的には、添え字ｋ（ｋは０〜ｎ）を付した各ＰＭＯＳトランジスタＭＰＳｋとＮＭＯＳトランジスタＭＮＳｋとはそれぞれインバータ接続されることによって相補的に動作するように構成されており、これらの出力がセグメントラインＳＥＧｋを介して各液晶セグメント４ａの容量性負荷Ｃｋの一端側にそれぞれ接続されている。
【００１７】
コモンラインＣＯＭ側の第２の駆動回路３ｂは、集積回路内部にＰＭＯＳトランジスタＭＰＣ０…ＭＰＣ３、ＮＭＯＳトランジスタＭＮＣ０…ＭＮＣ３を図示形態で接続して構成されている。具体的には、添え字ｊ（ｊは０〜３）を付した各ＰＭＯＳトランジスタＭＰＣｊとＮＭＯＳトランジスタＭＮＣｊとはそれぞれインバータ接続されることによって相補的に動作するように構成されており、これらの出力がコモンラインＣＯＭｋを介して液晶セグメント４ａの容量性負荷Ｃのうちの複数の他端側に接続されている。この駆動回路３ｂは、コモンライン制御用のシーケンサ８に接続されている。このシーケンサ８は、各共通のコモンラインＣＯＭ（ＣＯＭ０〜ＣＯＭ３）に印加する電位を順次切り替えるように構成されておりＬＣＤ制御回路２を構成している。このシーケンサ８は、コモンラインＣＯＭをＣＯＭ０→ＣＯＭ１→ＣＯＭ２→ＣＯＭ３→ＣＯＭ０…のように順に切り替えて電位を選択的に印加するように構成されている。
【００１８】
これらのコモンラインＣＯＭ０〜ＣＯＭ３は、所定の複数のセグメントライン毎に設けられているが図１にはコモンラインＣＯＭ３の接続形態のみ示している。コモンラインＣＯＭ０〜ＣＯＭ２の接続形態については図示を省略している。
【００１９】
これら第１および第２の駆動回路３ａ、３ｂは、それぞれ、電圧供給回路５から駆動電圧として電源電位ＶＤＤ−グランド電位ＧＮＤによる電源電圧が供給されている。電圧供給回路５は、正の電源電位ＶＤＤ（バイアス）を生成する電位設定回路５ａと、グランド電位ＧＮＤを生成する電位設定回路５ｂとを備え、その他に図示しないＶＤＤ／３電位設定回路と、２×ＶＤＤ／３電位設定回路とを具備して構成される。これらのＶＤＤ／３電位設定回路と、２×ＶＤＤ／３電位設定回路は、液晶セグメント４ａに蓄積される電荷の充放電を行うために必要なＶＤＤ／３、２×ＶＤＤ／３電位を設定するための回路であり、本実施形態の特徴には関係しないため図示していないが、図示しないスイッチング素子により回路を切り替えて必要に応じてセグメントラインＳＥＧに上記電位ＶＤＤ／３、２×ＶＤＤ／３の電位を印加可能に構成されている。
【００２０】
尚、電源電位ＶＤＤとグランド電位ＧＮＤとを生成する電位設定回路５ａ、５ｂに本実施形態の特徴部分を適用した実施形態を示すが、上述したＶＤＤ／３電位生成回路と２×ＶＤＤ／３電位生成回路に対し、以下に説明する電位設定回路５ａ、５ｂの回路構成を同様に適用しても良い。
【００２１】
電位設定回路５ａは、電流制限手段としての複数のＰＭＯＳトランジスタＰＡ１〜ＰＡｙと、オペアンプＯＰ１と、当該オペアンプＯＰ１に接続されたＭＯＳトランジスタＴｒ１と、抵抗ＲｒとコンデンサＣｒとを組み合わせた回路により構成されている。この回路構成では、オペアンプＯＰ１の出力端子はＭＯＳトランジスタＴｒのゲートに接続されており、位相補償用のコンデンサＣｒと抵抗Ｒｒとを直列に閉帰還したボルテージフォロワ回路により構成されている。
【００２２】
ＰＭＯＳトランジスタＰＡ１〜ＰＡｙは、例えば互いにゲート幅が異なるように構成されており、制御回路２からの制御信号に応じてＭＯＳトランジスタＰＡ１〜ＰＡｙのオンオフ状態が調整されることによって入力端子ＩＮを通じて電源ノードＮ１側に供給する電流を制限するように構成されている。これらのＰＭＯＳトランジスタＰＡ１〜ＰＡｙは、それぞれのゲート幅が基本幅の１倍、２倍、４倍、８倍、１６倍と２の階乗倍となるように設定されることによって電流能力を調整可能に構成されており、それぞれのＰＭＯＳトランジスタＰＡ１〜ＰＡｙのゲートにオン電圧が与えられると電位ＶＤＤの入力端子ＩＮから電流制限がかかった状態で電源ノードＮ１に通電するようになる。
【００２３】
電位設定回路５ｂは、電流制限手段としての複数のＮＭＯＳトランジスタＮＡ１〜ＮＡｚと、オペアンプＯＰ２と、当該オペアンプＯＰ２に接続されたＭＯＳトランジスタＴｒ２と、抵抗Ｒｒ２とコンデンサＣｒ２とを組み合わせた回路により構成されている。この回路構成では、オペアンプＯＰ２の出力端子はＭＯＳトランジスタＴｒ２のゲートに接続されており、位相補償用のコンデンサＣｒ２と抵抗Ｒｒ２とを直列に閉帰還したボルテージフォロワ回路によって構成されている。
【００２４】
ＮＭＯＳトランジスタＮＡ１〜ＮＡｚは、例えば互いにゲート幅が異なるように構成されており、制御回路２からの制御信号に応じてＭＯＳトランジスタＮＡ１〜ＮＡｚのオンオフ状態が調整されることによってグランドノードＮ２側から供給される電流が制限されるように構成されている。これらのＮＭＯＳトランジスタＮＡ１〜ＮＡｚは、そのゲート幅が基本幅の１倍、２倍、４倍、８倍、１６倍と２の階乗倍となるように設定されることによって電流能力を調整可能に構成されており、それぞれのＮＭＯＳトランジスタＮＡ１〜ＮＡｚのゲートにオン電圧が与えられると、当該ゲート幅に応じた電流制限がかかった状態でグランドノードＮ２を通じて通電されるようになる。
【００２５】
このような構成を採用することで、当該トランジスタＰＡ１〜ＰＡｙ、ＮＡ１〜ＮＡｚのゲートに印加するデータに応じて、電流能力をＸビット（本実施形態では５ビット）段階で調整することができる。なお、グランド側の電流制限機能は必要に応じて設ければ良い。
【００２６】
ＬＣＤ制御回路２は、論理回路２ａ、レジスタ２ｂ、シーケンサ８、セレクタ９およびセレクト値を格納するレジスタ１０を具備して構成されている。セグメントレジスタ６は液晶表示器４に所定の表示パターンを表示するためのデータがバス７から送信される。レジスタ２ｂには、セグメントレジスタ６から所定のタイミングでデータが転送される。論理回路２ａは、レジスタ２ｂに記憶されたデータに基づいて駆動回路３のスイッチング素子（ＭＯＳトランジスタＭＰＳ０〜ＭＰＳｎ、ＭＮＳ０〜ＭＮＳｎ、ＭＰＣ０〜ＭＰＣ３、ＭＮＣ０〜ＭＮＣ３）をオンオフ切替し、セグメントラインＳＥＧ０〜ＳＥＧｎの電位およびコモンラインＣＯＭ０〜ＣＯＭ３に与えられる各電位が調整されるように構成されている。
【００２７】
図１に示すように、ＬＣＤ制御回路２は、カウンタ機能によりセグメントラインＳＥＧを同時に切替える個数を算出し、この個数情報をシーケンサ８のコモンライン切替制御タイミング間においてセレクタ９により切替えてデータレジスタ１０に格納し、当該レジスタ１０に格納された個数情報に基づいて電流制限用のＭＯＳトランジスタＰＡ１〜ＰＡｙのゲートに制御信号を印加し、当該トランジスタＰＡ１〜ＰＡｙの通電電流を制限するように構成されている。
【００２８】
またこれと同時に、図２に示すように、ＬＣＤ制御回路２は、個数情報をデータレジスタ１１にも格納し、当該レジスタ１１に格納された個数情報に基づいてＮＯＴゲート１２を介して電流制限用のＭＯＳトランジスタＮＡ１〜ＮＡｚのゲートに制御信号を印加し、当該ＭＯＳトランジスタＮＡ１〜ＮＡｚの通電電流を制限するように構成されている。
【００２９】
上記構成の作用について説明する。
ここで、各液晶セグメント４ａに与えられる駆動電位例を説明する。液晶セグメント４ａは、セグメントラインＳＥＧとコモンラインＣＯＭとの間に２×ＶＤＤ／３の電圧が印加されると点灯し、セグメントラインＳＥＧとコモンラインＣＯＭとの間に１×ＶＤＤ／３以下の電圧が印加されると消灯する。
【００３０】
図５は、クロック信号とセグメントラインに与えられる電位との関係を概略的に示している。ＬＣＤ制御回路２には数ＭＨｚ（例えば４ＭＨｚ、または８ＭＨｚ）のクロック信号ＣＬＫが入力されており、この入力クロック信号を分周することで駆動回路３に与える電位切替タイミングを制御している。制御回路２は、セグメントラインＳＥＧの電位を所定周波数ｆ（例えば１００Ｈｚ）ごとに切り替えて印加する。
【００３１】
図６（ａ）は、コモンラインＣＯＭ０〜ＣＯＭ３をすべてオフするときのセグメントラインＳＥＧの電位制御波形を示しており、図６（ｂ）はコモンラインＣＯＭ３のみをオンしたときに少なくとも２以上のセグメントラインをオンするときの電位制御波形を概略的に示している。
【００３２】
これらの図６（ａ）の電位制御波形例に示すように、例えば全消灯するときにはコモンラインＣＯＭを全てオフとし、セグメントラインＳＥＧの電位をＶＤＤ／３、２×ＶＤＤ／３の何れかの電位で切り替えると、セグメントラインＳＥＧ−コモンラインＣＯＭ間にはＶＤＤ／３以下の電圧が印加されるようになり全周期において消灯する。
【００３３】
また、液晶セグメント４ａを構成する容量性負荷Ｃ０、Ｃ１、Ｃ２に電圧を印加する場合には、図６（ｂ）に示すように、論理回路２ａは、コモンラインＣＯＭ３にＶＤＤ／３からＶＤＤに電位を変化させると同時に、複数のセグメントラインＳＥＧ０、ＳＥＧ１、ＳＥＧ２の印加電位として２×ＶＤＤ／３からグランド電位ＧＮＤに変化設定させる。
【００３４】
この場合、液晶セグメント４ａの点灯個数に応じて駆動回路３を構成するＭＯＳトランジスタのスイッチング個数も変化する。図１に示すように、制御回路２内では、コモンラインＣＯＭ０〜ＣＯＭ３とセグメントラインＳＥＧ０〜ＳＥＧｎとを対応付けて点灯／消灯パターンがレジスタ２ｂに配列記憶されている。論理回路２ａはこのレジスタ２ｂの記憶情報に基づいて駆動回路３のゲートに制御信号として印加する。
【００３５】
例えば、コモンラインＣＯＭ３をオンするときの図６（ｂ）に示す切替タイミングにおいては、制御回路２を構成する論理回路２ａは、セグメントラインＳＥＧ０、ＳＥＧ１、ＳＥＧｎを同時にグランド電位ＧＮＤに設定するため、ＭＯＳトランジスタＭＰＳ０、ＭＰＳ１、ＭＰＳｎをオフすると同時にＭＯＳトランジスタＭＮＳ０、ＭＮＳ１、ＭＮＳｎをオンするように制御する。
【００３６】
また、これと同時に、論理回路２ａは、コモンラインＣＯＭ３を電位ＶＤＤに設定するため、ＭＯＳトランジスタＭＰＣ０、ＭＰＣ１、ＭＰＣｎをオンすると同時にＭＯＳトランジスタＭＮＣ０、ＭＮＣ１、ＭＮＣｎをオフするように制御する。すると、対象となる液晶セグメント４ａ（容量性負荷Ｃ０、Ｃ１、Ｃｎ）間の電圧が高くなるため、複数の対象液晶セグメント４ａ（容量性負荷Ｃ０、Ｃ１、Ｃｎ）が点灯するようになる。
【００３７】
このように、セグメント４ａの両端の印加電位が特に逆方向に急峻に変化すると、特に液晶セグメント４ａが容量性負荷となっているため、電源ノードＮ１およびグランドノードＮ２にスパイク（リップル）ノイズが重畳する。
【００３８】
図７（ａ）および図７（ｂ）は、このスパイクノイズの発生状態を模式的に示している。この図７（ａ）は本実施形態の構成を適用した場合の波形例を示しており、図７（ｂ）は従来例の構成を適用した場合の波形例を示している。
【００３９】
電流制限なしの基本的な電源回路をノードＮ１−Ｎ２間に構成した場合には、図７（ｂ）に示すように、ノイズはスイッチング個数が増加するにしたがってノイズピーク電圧も増加し、当該ピーク電圧はセグメントラインＳＥＧの切替個数に比例して増加することが確認されている。図７（ｂ）に示すように、同時切替個数が２個の場合ΔＶ１、同時切替個数が３個の場合ΔＶ２（＞ΔＶ１）となることが確認されている。複数の容量性負荷Ｃ１〜Ｃｎを適用すると、これらの容量性負荷Ｃ１〜Ｃｎに通電する通電切替タイミングにおいて電源回路が供給する電圧にノイズを発生させてしまう。すると、スパイク（リップル）ノイズが液晶の表示状態に悪影響を引き起こす虞がある。
【００４０】
そこで、本実施形態の構成では、セグメントラインＳＥＧを同時に切替える個数を算出し、この個数情報をＣＯＭシーケンサ８およびセレクタ９により切替えてデータレジスタ１０に格納し、当該レジスタ１０に格納された個数情報に基づいて電流制限用のＭＯＳトランジスタＰＡ１〜ＰＡｍによる制限電流を制御する。図６（ｂ）に示す切替制御を行う場合には、コモンラインＣＯＭ３に対応するセグメントラインＳＥＧが３個となっているため、基本電流値の３倍までの電流の制限を行うように制御する。
【００４１】
また、これと同時に、図２に示すように、制御回路２は、対象となる例えばコモンラインＣＯＭ３の個数情報をデータレジスタ１１にも格納し、当該レジスタ１１に格納された個数情報に基づいて電流制限用のＭＯＳトランジスタＮＡ１〜ＮＡｚによる制限電流を制御する。このように、電流制限制御が行われた状態で論理回路２ａが駆動回路３に制御信号を与えてＭＯＳトランジスタをオンオフ切替えする。図６（ｂ）に示す切替制御を行う場合には、コモンラインＣＯＭ３に対応するセグメントラインＳＥＧの同時切替個数が３個となっているため、基本電流値の３倍までの電流の制限を行うように制御する。
【００４２】
すなわち、電源電位ＶＤＤの設定側にもグランド電位ＧＮＤの設定側にも、電位設定回路５ａ、５ｂによる電流制限機能が設けられる。このため電流変動量が小さくなる。したがって、図７（ａ）に示すように、電源ノードＮ１およびグランドノードＮ２の変動電位も電流制限機能を設けていない構成に比較して少なくなる。これにより、液晶セグメント４ａの表示状態を良好に保つことができる。
【００４３】
本実施形態によれば、ＬＣＤ制御回路２が電圧供給回路５に切替制御タイミング信号および液晶セグメント４ａの切替個数信号を与えると、電圧供給回路５は、当該切替制御タイミング間において液晶セグメント４ａの同時切替個数に応じて電源電位ＶＤＤのノードＮ１およびグランド電位ＧＮＤのノードＮ２を通じて流れる電流をＭＯＳトランジスタＰＡ１〜ＰＡｙ、ＮＡ１〜ＮＡｚの電流制限機能によって制限するため、当該液晶セグメント４ａの容量性負荷Ｃ０〜Ｃｎの両端のセグメントラインＳＥＧおよびコモンラインＣＯＭに電位を印加するときに生じやすいスパイク（リップル）ノイズによる電源電圧変動を抑制することができ、液晶セグメント４ａの点灯／消去状態が複数態様設けられていたとしてもスパイクノイズのばらつきを抑制できるようになる。
【００４４】
また、電位設定回路５ａ、５ｂは、それぞれ、電源電位ＶＤＤ側、グランド電位ＧＮＤ側の電流通電経路に電流制限回路を設けているため、電流制限機能が電源ＶＤＤ側、グランドＧＮＤ側の双方に設けられることになり、より電流制限機能を良好に保つことができる。
【００４５】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前述では、電源電位ＶＤＤ、グランド電位ＧＮＤを印加するための回路に適用した実施形態を示したが、ＶＤＤ／３、２×ＶＤＤ／３の電位を印加するための回路に適用できる。
【００４６】
容量性負荷Ｃ０〜Ｃｎの両端に対し互いに逆方向に電位を変化させるように駆動回路３ａ、３ｂを設けた実施形態を示したが、一方のラインの電位を固定して負荷の他方のみの電位を変動させて調整するような回路構成に適用しても良い。
有機ＥＬ、無機ＥＬなどを適用した表示装置に供給するための電源回路に適用しても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態について電気的構成を概略的に示すブロック図（その１）
【図２】電気的構成を概略的に示すブロック図（その２）
【図３】全体の電気的構成を示すブロック図
【図４】液晶表示器の外観を概略的に示す図
【図５】クロック信号とセグメントラインの制御電位との関係を示すタイミングチャート
【図６】（ａ）（ｂ）セグメントラインとコモンラインの切替制御タイミングを示す説明図
【図７】（ａ）は本実施形態を適用した場合の電源ノイズ波形を示す図、（ｂ）は比較対象の電源ノイズ波形を示す図
【符号の説明】
【００４８】
図面中、１は表示装置、２はＬＣＤ制御回路、３は駆動回路、４は液晶表示器（表示器）、４ａは液晶セグメント、５は電圧供給回路（電位設定回路）、Ｃ０〜Ｃｎは容量性負荷、ＳＥＧ（ＳＥＧ０〜ＳＥＧｎ）はセグメントライン、ＣＯＭ（ＣＯＭ０〜ＣＯＭ３）はコモンライン、ＰＡ１〜ＰＡｙはＰＭＯＳトランジスタ、ＮＡ１〜ＮＡｚはＮＭＯＳトランジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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