(57)【要約】【課題】メモリセルアレイの一端に電源パッドを配置し、メモリセルアレイの一端と他端にセンスアンプを配置した際に、他端のセンスアンプに生じる電源の電圧降下や、電源パッドから他端のセンスアンプまでの電源配線の配線幅増大によるチップ面積の増加を抑制する。【解決手段】メモリセルアレイ１１の一端には、電源パッド２０とセンスアンプ１２Ａが配置されている。センスアンプ１２Ａに対応して第１のビット線が配置され、第１のビット線はセンスアンプ１２Ａによりセンスされる。メモリセルアレイ１１の他端には、センスアンプ１２Ｂが配置されている。センスアンプ１２Ｂに対応し第１のビット線に隣接して第２のビット線が配置され、第２のビット線はセンスアンプ１２Ｂによりセンスされる。第１のビット線と第２のビット線をプリチャージするプリチャージ動作時に、接続回路２１は第１のビット線と第２のビット線をセンスアンプ１２Ａに接続する。【選択図】      図２
2009116993.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイの一端に配置され、電源電圧が供給される電源パッドと、
前記メモリセルアレイの前記一端に配置された第１のセンスアンプと、
前記第１のセンスアンプに対応して配置され、前記第１のセンスアンプによりセンスされる第１のビット線と、
前記メモリセルアレイの前記一端に対向する他端に配置された第２のセンスアンプと、
前記第２のセンスアンプに対応し前記第１のビット線に隣接して配置され、前記第２のセンスアンプによりセンスされる第２のビット線と、
前記第１のビット線と前記第２のビット線をプリチャージするプリチャージ動作時に、前記第１のビット線と前記第２のビット線を前記第１のセンスアンプに接続する接続回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記接続回路は、前記第１のセンスアンプと前記第１のビット線との間を接続状態あるいは遮断状態に切り換える第１の接続トランジスタと、前記第１のセンスアンプと前記第２のビット線との間を接続状態あるいは遮断状態に切り換える第２の接続トランジスタと、前記第１のビット線を所定電位に接続する第１のバイアストランジスタと、前記第２のビット線を前記所定電位に接続する第２のバイアストランジスタとを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のセンスアンプと前記第２のビット線との間を接続状態あるいは遮断状態に切り換える選択トランジスタをさらに具備し、
前記第２の接続トランジスタは、前記第２のビット線を前記第１のセンスアンプに接続し、前記選択トランジスタは前記第２のビット線を前記第２のセンスアンプから遮断し、前記第１のバイアストランジスタは前記第１のビット線を前記所定電位に接続し、前記第１のセンスアンプは前記第２のビット線のプリチャージを行い、
前記第２の接続トランジスタは、前記第２のビット線を前記第１のセンスアンプから遮断し、前記第１の接続トランジスタは前記第１のビット線を前記第１のセンスアンプに接続し、前記第２のバイアストランジスタは前記第２のビット線を前記所定電位に接続し、前記第１のセンスアンプは前記第１のビット線のプリチャージを行うことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のセンスアンプと前記第２のビット線との間を接続状態あるいは遮断状態に切り換える選択トランジスタをさらに具備し、
前記第２の接続トランジスタは、前記第２のビット線を前記第１のセンスアンプに接続し、前記選択トランジスタは前記第２のビット線を前記第２のセンスアンプから遮断し、前記第１の接続トランジスタは前記第１のビット線を前記第１のセンスアンプに接続し、前記第１のセンスアンプは前記第１のビット線と前記第２のビット線のプリチャージを同時に行うことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のセンスアンプにより前記第１のビット線と前記第２のビット線をプリチャージした後、前記第２の接続トランジスタは、前記第２のビット線を前記第１のセンスアンプから遮断し、前記第１のセンスアンプは前記第１のビット線のセンスを行い、
前記選択トランジスタは前記第２のビット線を前記第２のセンスアンプに接続し、前記第２のセンスアンプは前記第２のビット線のセンスを行うことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関するものであり、例えばＮＡＮＤフラッシュメモリにおけるセンスアンプの読み出し動作に使用されるものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいて、全てのビット線に対して、プリチャージし同時に読み出し動作を行う全ビット線選択方式を用いた場合、読み出し動作時にビット線電位の振幅がないため、隣接ビット線の同時読み出しを行うことができる。
【０００３】
全ビット線選択方式を用いた場合には、従来の隣接ビット線をシールドするセンス方式に比べて、１本のビット線に１つのセンスアンプが必要である。このことから、メモリセルアレイの片側に全てのセンスアンプを配置することは、ビット線間の距離が狭くなりすぎたりして物理的に現実的ではない。そこで、全ビット線選択方式を採用した場合には、センスアンプはメモリセルアレイの上端と下端に配置される。例えば、特許文献１には、メモリセルアレイの上端と下端にそれぞれセンスアンプが配置された半導体記憶装置が記載されている。
【０００４】
現在、ＮＡＮＤ型フラッシュメモリのチップサイズの縮小や、ＮＡＮＤ型フラッシュメモリをマイクロＳＤといったパッケージに用いることにより、電源電圧が供給される電源パッドの配置がメモリセルアレイの片側に制限されることが多い。
【０００５】
メモリセルアレイの両端にセンスアンプが配置され、メモリセルアレイのいずれか一端に電源パッドが配置される場合、電源パッドから遠い一端側に配置された遠方のセンスアンプに電源を供給するとき、電源の電圧降下が問題となる。このため、メモリセルアレイの脇の領域に電源パッドから遠方のセンスアンプまで太い電源配線をレイアウトする必要が生じる。しかしながら、このような対策を講じると、チップ面積の増加につながり、メモリセルの占有率が高いというＮＡＮＤ型フラッシュメモリの特徴が失われてしまう。
【特許文献１】特開２００６−３３８７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、メモリセルアレイの一端に電源パッドを配置し、メモリセルアレイの一端と他端にセンスアンプを配置した際に、他端のセンスアンプに生じる電源の電圧降下や、電源パッドから他端のセンスアンプまでの電源配線の配線幅増大によるチップ面積の増加を抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施態様の不揮発性半導体記憶装置は、メモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイの一端に配置され、電源電圧が供給される電源パッドと、前記メモリセルアレイの前記一端に配置された第１のセンスアンプと、前記第１のセンスアンプに対応して配置され、前記第１のセンスアンプによりセンスされる第１のビット線と、前記メモリセルアレイの前記一端に対向する他端に配置された第２のセンスアンプと、前記第２のセンスアンプに対応し前記第１のビット線に隣接して配置され、前記第２のセンスアンプによりセンスされる第２のビット線と、前記第１のビット線と前記第２のビット線をプリチャージするプリチャージ動作時に、前記第１のビット線と前記第２のビット線を前記第１のセンスアンプに接続する接続回路とを具備することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、メモリセルアレイの一端に電源パッドを配置し、メモリセルアレイの一端と他端にセンスアンプを配置した際に、他端のセンスアンプに生じる電源の電圧降下や、電源パッドから他端のセンスアンプまでの電源配線の配線幅増大によるチップ面積の増加を抑制することができる不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の実施形態について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の実施形態のＮＡＮＤ型フラッシュメモリについて説明する。図１は、この発明の実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【００１１】
メモリセルアレイ１１内には、複数のメモリセルが行列状に配列され、これらメモリセルにはワード線及びビット線が接続されている。ワード線は行方向に、ビット線は列方向にそれぞれ互いに交差するように配線されている。メモリセルアレイ１１のビット線方向の一端にはセンスアンプ１２Ａが配置され、メモリセルアレイ１１のビット線方向の一端に対向する他端にはセンスアンプ１２Ｂが配置されている。メモリセルアレイ１１とセンスアンプ１２Ａとの間には、ビット線とセンスアンプ１２Ａとを接続する接続回路２１が配置されている。さらに、メモリセルアレイ１１のワード線方向の両端には、ローデコーダ１３がそれぞれ配置されている。
【００１２】
センスアンプ１２Ａ、１２Ｂと外部入出力端子Ｉ／Ｏとの間のデータ授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１３】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”とコマンド“Ｃｏｍ”を識別する。そして、コントローラ１６は、アドレス“Ａｄｄ”を、アドレスレジスタ１７を介してローデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンド“Ｃｏｍ”をデコードする。
【００１４】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために、内部電圧発生回路１９が設けられている。この内部電圧発生回路１９も、コントローラ１６により制御されて、昇圧動作を行い必要な電圧を発生する。
【００１５】
図２は、実施形態のＮＡＮＤ型フラッシュメモリをチップ１０上に形成した場合のレイアウト図である。図２に示すように、メモリセルアレイ１１のビット線方向の一端（チップ１０の一端）には、電源電圧が供給される電源パッド２０が配置されている。さらに、メモリセルアレイ１１のビット線方向の一端にはセンスアンプ１２Ａが配置され、メモリセルアレイ１１のビット線方向の他端にはセンスアンプ１２Ｂが配置されている。また、メモリセルアレイ１１とセンスアンプ１２Ａとの間には、ビット線とセンスアンプ１２Ａとを接続する接続回路２１が配置されている。さらに、メモリセルアレイ１１のワード線方向の両端には、ローデコーダ１３が配置されている。
【００１６】
電源パッド２０とセンスアンプ１２Ａとの間には、メモリセルアレイ１１を動作するための周辺回路２２が配置されている。周辺回路２２としては、例えば前述したＩ／Ｏバッファ１５、コントローラ１６、アドレスレジスタ１７、カラムデコーダ１８、及び内部電圧発生回路１９などが配置される。さらに、ローデコーダ１３の外側には電源パッド２０からセンスアンプ１２Ｂに電源電圧を供給するための電源配線２３が配置されている。
【００１７】
次に、メモリセルに接続されたビット線のプリチャージ動作について説明する。
【００１８】
図３（ａ）及び図３（ｂ）は、ビット線のプリチャージ動作時におけるセンスアンプ、ビット線、及び接続回路の接続状態を示す模式図である。ビット線ＢＬｅはメモリセルアレイ１１内における偶数番目のビット線であり、ビット線ＢＬｏはメモリセルアレイ１１内における奇数番目のビット線である。ビット線ＢＬｅは、ビット線選択トランジスタＢＬＳｅ′を介してセンスアンプ１２Ｂに接続されている。ビット線ＢＬｅは、さらに接続トランジスタＢＬＳｅを介してセンスアンプ１２Ａに接続されている。ビット線ＢＬｏは、接続トランジスタＢＬＳｏを介してセンスアンプ１２Ａに接続されている。
【００１９】
（１）ビット線のプリチャージ動作の第１例を述べる。先に、ビット線ＢＬｅがプリチャージされ、続いてビット線ＢＬｏがプリチャージされる。プリチャージ動作の詳細は以下の通りである。先に、図３（ａ）に示すように、接続トランジスタＢＬＳｅがオンとなり、ビット線ＢＬｅにセンスアンプ１２Ａが接続される。ビット線選択トランジスタＢＬＳｅ′と接続トランジスタＢＬＳｏはオフとなり遮断状態となる。この状態で、ビット線ＢＬｅのプリチャージが行われる。
【００２０】
続いて、図３（ｂ）に示すように、接続トランジスタＢＬＳｅがオフとなり、ビット線ＢＬｅとセンスアンプ１２Ａとが遮断状態となる。接続トランジスタＢＬＳｏはオンとなり、ビット線ＢＬｏにセンスアンプ１２Ａが接続される。さらに、ビット線選択トランジスタＢＬＳｅ′はオンとなり、ビット線ＢＬｅにセンスアンプ１２Ｂが接続される。この状態で、ビット線ＢＬｏのプリチャージが行われる。このとき、ビット線ＢＬｅは、センスアンプ１２Ｂにより再びプリチャージされる。このビット線ＢＬｅのプリチャージは、ビット線ＢＬｅが既にプリチャージ電位に達しているので、ビット線ＢＬｅを最初にプリチャージする場合に比べて、消費電流が少なく、センスアンプ１２Ｂにおける電源の電圧降下を小さくすることができる。
【００２１】
その後、メモリセルのセンス動作が行われる。図４は、センス時におけるセンスアンプ、ビット線、及び接続回路の接続状態を示す模式図である。センス時には、図４に示すように、ビット線ＢＬｅがセンスアンプ１２Ｂに接続され、ビット線ＢＬｏがセンスアンプ１２Ａに接続される。このとき、接続トランジスタＢＬＳｅによりビット線ＢＬｅはセンスアンプ１２Ａから遮断される。この状態で、ビット線ＢＬｅに流れる電流がセンスアンプ１２Ｂによりセンスされ、ビット線ＢＬｅに接続されたメモリセルの読み出し動作が行われる。同様に、ビット線ＢＬｏに流れる電流がセンスアンプ１２Ａによりセンスされ、ビット線ＢＬｏに接続されたメモリセルの読み出し動作が行われる。
【００２２】
（２）ビット線のプリチャージ動作の第２例を述べる。この例では、ビット線ＢＬｅとビット線ＢＬｏが同時にプリチャージされる。プリチャージ動作の詳細は以下の通りである。図５に示すように、接続トランジスタＢＬＳｅがオンとなり、ビット線ＢＬｅにセンスアンプ１２Ａが接続される。同時に、接続トランジスタＢＬＳｏがオンとなり、ビット線ＢＬｏにセンスアンプ１２Ａが接続される。さらに、ビット線選択トランジスタＢＬＳｅ′がオフとなり、ビット線ＢＬｅとセンスアンプ１２Ｂとが遮断状態となる。この状態で、ビット線ＢＬｅとビット線ＢＬｏのプリチャージが同時に行われる。
【００２３】
その後、メモリセルのセンス動作が行われる。図６は、センス時におけるセンスアンプ、ビット線、及び接続回路の接続状態を示す模式図である。センス時には、図６に示すように、ビット線ＢＬｅがセンスアンプ１２Ｂに接続され、ビット線ＢＬｏがセンスアンプ１２Ａに接続される。このとき、接続トランジスタＢＬＳｅによりビット線ＢＬｅはセンスアンプ１２Ａから遮断される。この状態で、ビット線ＢＬｅに流れる電流がセンスアンプ１２Ｂによりセンスされ、ビット線ＢＬｅに接続されたメモリセルの読み出し動作が行われる。同様に、ビット線ＢＬｏに流れる電流がセンスアンプ１２Ａによりセンスされ、ビット線ＢＬｏに接続されたメモリセルの読み出し動作が行われる。
【００２４】
次に、電源パッド２０が形成された側に配置されたセンスアンプ１２Ａを用いて全てのビット線をプリチャージするための接続回路２１の一例とその動作を説明する。
【００２５】
図７は、センスアンプ１２Ａとビット線ＢＬｅ、ＢＬｏとを接続する接続回路２１を示している。電源パッド２０に近接して配置されたセンスアンプ１２Ａとビット線ＢＬｅ、ＢＬｏとの間に、図７に示すような回路を挿入し、センスアンプ１２Ａからビット線ＢＬｅ、ＢＬｏをプリチャージできるようにする。
【００２６】
前記第1例としての偶数番目のビット線ＢＬｅをプリチャージし、続いて、奇数番目のビット線ＢＬｏをプリチャージする動作を述べる。
【００２７】
接続トランジスタＢＬＳｅをオンし、バイアストランジスタＢＩＡＳｅをオフする。さらに、ビット線選択トランジスタＢＬＳｅ′をオフする。これにより、ビット線ＢＬｅをセンスアンプ１２Ａに接続し、ビット線ＢＬｅのプリチャージを行う。このとき、接続トランジスタＢＬＳｏをオフし、バイアストランジスタＢＩＡＳｏをオンする。こうして、ビット線ＢＬｏに所定電位ＢＬＣＲＬ（例えば、接地電位Ｖss）を供給し、ビット線ＢＬｏをシールド線としておく。
【００２８】
ビット線ＢＬｅをプリチャージした後、接続トランジスタＢＬＳｅをオフする。バイアストランジスタＢＩＡＳｅはオフしたまま、ビット線選択トランジスタＢＬＳｅ′をオンする。これにより、ビット線ＢＬｅをセンスアンプ１２Ａから切り離し、センスアンプ１２Ｂに接続しておく。また、バイアストランジスタＢＩＡＳｏをオフし、接続トランジスタＢＬＳｏをオンする。これにより、ビット線ＢＬｏをセンスアンプ１２Ａに接続し、ビット線ＢＬｏをプリチャージする。ビット線ＢＬｏのプリチャージが終わるまでの間、ビット線ＢＬｅはセンスアンプ１２Ｂでもう一度、プリチャージする。前述したように、このビット線ＢＬｅのプリチャージは、ビット線ＢＬｅが既にプリチャージ電位に達しているため、通常よりも電源の電圧降下を小さくすることが可能である。ビット線ＢＬｏのプリチャージが終了した後、読み出し動作へ移る。
【００２９】
次に、前記第２例としての、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏを同時にプリチャージする動作を述べる。
【００３０】
接続トランジスタＢＬＳｅをオンし、ビット線選択トランジスタＢＬＳｅ′、バイアストランジスタＢＩＡＳｅをオフする。さらに、接続トランジスタＢＬＳｏをオンし、トランジスタＢＩＡＳｏをオフする。これにより、ビット線ＢＬｅとビット線ＢＬｏをセンスアンプ１２Ａに接続し、ビット線ＢＬｅとビット線ＢＬｏを同時にプリチャージする。このとき、ビット線選択トランジスタＢＬＳｅ′をオフし、ビット線ＢＬｅをセンスアンプ１２Ｂから切り離すことにより、センスアンプ１２Ｂ側の電源の電圧降下を抑えることができる。ビット線ＢＬｓ、ＢＬｏのプリチャージが終了した後、接続トランジスタＢＬＳｅをオフし、ビット線選択トランジスタＢＬＳｅ′をオンして、読み出し動作へ移る。
【００３１】
以上説明したように、電源パッドが形成された側に配置されたセンスアンプを用いて全てのビット線をプリチャージすることにより、セルアレイの両側にセンスアンプを配置した際に、電源パッドから遠い側に配置されたセンスアンプにてプリチャージした場合に生じる電源の電圧降下や、この電源の電圧降下を抑えるために電源配線の配線幅を増大させた場合に生じるチップ面積の増加を抑制することが可能である。
【００３２】
以下に、ＮＡＮＤ型フラッシュメモリの全ビット線選択方式におけるビット線プリチャージ時の動作と、センス時の動作を説明しておく。図８及び図９は、全ビット線選択方式におけるセンスアンプの回路図である。図８はビット線プリチャージ時を示し、図９はセンス時を示す。
【００３３】
読み出し動作では、初めにビット線ＢＬとセンスノードＳＥＮをプリチャージする。例えば、図８に示すように、ビット線ＢＬを０．５Ｖ、センスノードＳＥＮを２．５Ｖとし、電流Ｉcellを１μＡとする。このとき、ＮＡＮＤセルを介して接地電位（共通ソース線）に放電したまま（電流を流しながら）、ビット線を充電する。その後、充電したままセンスを開始する。
【００３４】
図９に示すセンス時には、選択セルが“１”データの場合、電流Ｉcellが１μＡ（電流供給能力）以上になり、ビット線電位が０．５Ｖから０Ｖに、センスノードＳＥＮの電位が２．５Ｖから０Ｖに放電される。そして、ラッチ回路ＬＡに電圧Ｖddが保持される。一方、選択セルが“０”データの場合、電流Ｉcellが電流供給能力未満になり、ビット線ＢＬ電位とセンスノードＳＥＮの電位は変化しないので、ラッチ回路ＬＡに接地電位Ｖssが保持される。上述のように、読み出し動作時にビット線電位は、０Ｖか０．５Ｖのどちらかに固定されているので、隣接するビット線ＢＬをシールドする必要がない。
【００３５】
この発明の実施形態において、従来の全ビット線選択方式の読み出し動作との違いは、始めに電源パッドに近接して配置されたセンスアンプに全てのビット線を接続して、このセンスアンプを用いてビット線をプリチャージすることである。その後、電源パッドから遠い側に配置されたセンスアンプでセンスするビット線を近接したセンスアンプから切り離し、遠方のセンスアンプに接続してセンスを開始する。この方式を採用することにより、ビット線プリチャージ時のピーク電流が近接したセンスアンプからのみ供給されるので、遠方のセンスアンプにおける電源の電圧降下の影響を抑制することができる。このように、電源の電圧降下を抑制できるため、電源パッドから遠方のセンスアンプに電源を供給している配線幅の太い電源配線を細くできる。これにより、チップ面積を縮小することができる。
【００３６】
この発明の実施形態によれば、センスアンプの読み出し動作において、電源パッドに近い方のセンスアンプにて全てのビット線をプリチャージにすることにより、電源パッドから遠方のセンスアンプにおける電源の電圧降下を抑制でき、また電源パッドから遠方のセンスアンプまでの電源配線幅を縮小することができるため、信頼性向上とチップ面積削減が可能な不揮発性半導体記憶装置を提供することが可能である。
【００３７】
なお、ここでは不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に取り説明したが、この発明の実施形態は、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＤＩＮＯＲ型フラッシュメモリ、３トランジスタ型のＮＡＮＤ型フラッシュメモリ（３Ｔｒ．−ＮＡＮＤ型フラッシュメモリ）、ｎａｎｏフラッシュメモリのいずれにも適用可能である。
【００３８】
また、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】実施形態のＮＡＮＤ型フラッシュメモリをチップ上に形成した場合のレイアウト図である。
【図３】実施形態のビット線プリチャージ動作時におけるセンスアンプ、ビット線、及び接続回路の接続状態（第１例）を示す模式図である。
【図４】実施形態のセンス時におけるセンスアンプ、ビット線、及び接続回路の接続状態（第１例）を示す模式図である。
【図５】実施形態のビット線プリチャージ動作時におけるセンスアンプ、ビット線、及び接続回路の接続状態（第２例）を示す模式図である。
【図６】実施形態のセンス時におけるセンスアンプ、ビット線、及び接続回路の接続状態（第２例）を示す模式図である。
【図７】実施形態のセンスアンプとビット線ＢＬｅ、ＢＬｏとを接続する接続回路を示す回路図である。
【図８】ＮＡＮＤ型フラッシュメモリの全ビット線選択方式におけるセンスアンプの回路図（ビット線プリチャージ時）である。
【図９】ＮＡＮＤ型フラッシュメモリの全ビット線選択方式におけるセンスアンプの回路図（センス時）である。
【符号の説明】
【００４０】
１０…チップ、１１…メモリセルアレイ、１２Ａ，１２Ｂ…センスアンプ、２１…接続回路、１３…ローデコーダ、１４…データバス、１５…Ｉ／Ｏバッファ、１６…コントローラ、／ＣＥ…チップイネーブル信号、ＡＬＥ…アドレスラッチイネーブル信号、ＣＬＥ…コマンドラッチイネーブル信号、／ＷＥ…書き込みイネーブル信号、／ＲＥ…読み出しイネーブル信号、１７…アドレスレジスタ、１８…カラムデコーダ、１９…内部電圧発生回路、２０…電源パッド、２１…接続回路、２２…周辺回路、２３…電源配線。
【図１】
2009116993.tif 000003
【図２】
2009116993.tif 000004
【図３】
2009116993.tif 000005
【図４】
2009116993.tif 000006
【図５】
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【図６】
2009116993.tif 000008
【図７】
2009116993.tif 000009
【図８】
2009116993.tif 000010
【図９】
2009116993.tif 000011