(57)【要約】【課題】設計寸法のさらなる微細化に対応できるようにする。【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。【選択図】図３
2009081455.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルを有し、
前記複数のセルは特定方向に配置されており、
前記特定方向は、所定の加工精度を確保するために、前記特定方向以外の方向に対して優先してプロセス条件が設定されていることを特徴とする半導体集積回路装置。
【請求項２】
複数の第１のセルを有する第１のブロックと、
複数の第２のセルを有する第２のブロックとを有し、
前記複数の第１のセルは特定方向に配置されており、
前記第１のセルの面積は、前記第２のセルの面積よりも小さいことを特徴とする半導体集積回路装置。
【請求項３】
第１の領域と第２の領域とを有し、
前記第１の領域の加工精度は、前記第２の領域の加工精度よりも高くなるようにプロセス条件が設定されており、
前記第１の領域には複数の第１のセルが配置され、
前記第２の領域には複数の第２のセルが配置され、
前記第２のセルの面積は、前記第１のセルの面積よりも大きいことを特徴とする半導体集積回路装置。
【請求項４】
所定の点からの距離が第１の距離以上且つ第２の距離未満である第１の領域と、
前記所定の点からの距離が第３の距離以上且つ第４の距離未満である第２の領域とを有し、
前記第３の距離は前記第２の距離以上であり、
前記第１の領域には複数の第１のセルが配置され、
前記第２の領域には複数の第２のセルが配置され、
前記第２のセルの面積は、前記第１のセルの面積よりも大きいことを特徴とする半導体集積回路装置。
【請求項５】
所定の点からの距離が第１の距離以上且つ第２の距離未満である第１の領域と、
前記所定の点からの距離が第３の距離以上且つ第４の距離未満である第２の領域とを有し、
前記第３の距離は前記第２の距離以上であり、
前記第１の領域には第１のブロックが配置され、
前記第２の領域には第２のブロックが配置され、
前記第１のブロックは、前記第２のブロックよりも大きいことを特徴とする半導体集積回路装置。
【請求項６】
複数の第１の非ダミーセルとダミーセルとを有する第１のブロックと、
複数の第２の非ダミーセルを有する第２のブロックとを有し、
前記複数の第１の非ダミーセル及び前記ダミーセルは、全て同一方向に配置されており、
前記第１のセルを構成するトランジスタのゲート長は、前記第２のセルを構成するトランジスタのゲート長よりも小さいことを特徴とする半導体集積回路装置。
【請求項７】
請求項２、５及び６のいずれか１項に記載の半導体集積回路装置であって、
前記第２のブロックのレイアウト密度は、前記第１のレイアウト密度よりも高いことを特徴とする半導体集積回路装置。
【請求項８】
請求項３又は４に記載の半導体集積回路装置であって、
前記複数の第２の領域のレイアウト密度は、前記複数の第１の領域のレイアウト密度よりも高いことを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路装置であって、
前記複数のセルは、ＳＲＡＭブロックを構成するセルであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項２、５及び６のいずれか１項に記載の半導体集積回路装置であって、
前記第１のブロック及び前記第２のブロックの少なくとも一方は、ＳＲＡＭブロックであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項３又は４に記載の半導体集積回路装置であって、
前記複数の第１のセル及び前記複数の第２のセルの少なくとも一方は、ＳＲＡＭブロックを構成するセルであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、さらなる微細化に対応可能な半導体集積回路装置及びその設計方法に関する。
【背景技術】
【０００２】
従来、１つのチップ上に複数の機能ブロックが形成される場合であって、例えば、複数のデジタル機能回路ブロックにそれぞれ含まれるＭＯＳトランジスタに対して、互いのゲート長の寸法を変えたり、ゲート酸化膜の膜厚を変えたりすることは行なわれていない。
【０００３】
すなわち、従来の回路設計方法において、チップ上における微細加工は１つのデザインルールによりに規定され、加工ばらつきによるマージンの低下に対する考慮は一律の値でなされている。この一律のマージンは、要求性能値と必要なマージンとの間に１桁以上の開きが存在していることから許容されている。例えば、３．０ｎｓのアクセス時間の要求仕様に対して、実力平均値が２．５ｎｓで、加工ばらつきを考慮した必要なマージンが０．３ｎｓの場合である。ところが、アクセス時間の要求仕様を０．４ｎｓに設定した場合には、実力平均値が０．２５ｎｓに向上したとしても、０．３０ｎｓのマージンを加えると、性能向上が加工ばらつきのマージンで頭打ちとなることが分かる。
【０００４】
これは、今後の要求性能の高まりにより、チップ全体で加工ばらつきのマージンを一律に考慮していると、性能の向上が加工ばらつきのマージンで抑えられることを意味する。
【０００５】
すなわち、チップの一部においては、要求性能が満足されるが、チップ全体で要求性能を満足させることは困難となる。その結果、チップの性能が、チップ全体の最悪な部分に規制され、その結果、性能が向上しないことを意味する。
【０００６】
なお、従来から、アナログ回路や静電ダメージ（ＥＳＤ）によるラッチアップ又は破壊耐圧を考慮する必要がある回路のＩ／Ｏパッド部に設けるトランジスタのデザインルール値を、ロジック部のデザインルール値とその値を変えることは行なわれているが、これは適用される電源電圧値の違いによる。
【０００７】
従って、１つのデジタル回路ブロック又は１つのアナログ回路ブロック内でデザインルール値を変更することは行なわれていない。また、１つのウエハを互いにサイズが異なるチップに分割したり、チップ間で互いに異なる機能又は性能を得られるように設計した種々のチップを１つのウエハで製造したりすることはない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
年々、設計寸法が微細化し、１つのチップに１つのデザインルールを適用して行なうチップ設計には、以下に示すような問題が生じる。
【０００９】
すなわち、２００１年に０．１３μｍであるデザインルールが２００５年には０．１０μｍとなる予定である。この０．１０μｍのデザインルールにより設計を行なおうとすると、製造時におけるプロセスの加工精度は、数十ｎｍレベルの精度が必要となる。
【００１０】
この場合に、ウエハの主面の領域（部位）に依存したプロセスの加工精度のばらつき、１つのチップ上での領域（部位）及びレイアウトの疎密の関係等をすべて考慮して、その場合の加工精度のばらつきを数十ｎｍに制御することは大きな困難となることが予想される。
【００１１】
加工精度のばらつきをも考慮したデザインルールを適用すると、設計マージンが劇的に減少するため、歩留まりが大きく低下する。このため、微細化を図ることにより、チップの製造コストが急激に上昇することになる。
【００１２】
本発明は、前記のような予測される問題に鑑み、設計寸法のさらなる微細化に確実に対応できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
本願発明者は、１つのチップに集積化される複数の機能ブロックに求められる要求性能をそれぞれ調査した結果、動作速度及びリーク電流等が機能ブロックごとに必ずしも同一である必要はなく、特に、超微細化技術である０．１０μｍ以降のデザインルールを用いるシステムＬＳＩにおいては、該システムＬＳＩに必要なすべてのデバイスが集積化されるため、その傾向は一層強まると思われる。
【００１４】
そこで、本発明は、前記の目的を達成するため、１つのチップ上に形成された半導体集積回路装置における素子及び配線を含む設計パターンに対して、
１）幾何学的な特徴に依存して生じる仕上がり寸法の違いを予測できる場合、  ２）設計パターンに要求される電気的仕様とそれを実現する設計手段（手法）とに依存して生じる仕上がり寸法に差がある場合、
３）設計パターンにおける使用形態に依存して要求仕様に違いがある場合に、加工時のばらつきによる性能の高低と性能要求の高低とを互いに補完する構成とする。これにより、１つの基板上に形成された半導体集積回路装置には、回路素子同士又は配線同士に対して複数の最小寸法値が存在することになる。
【００１５】
具体的に、本発明に係る第１の半導体集積回路装置は、基板の上に形成された回路素子又は配線からなる複数の設計パターンを備え、該複数の設計パターンは、設計パターンごとに、その仕上がり寸法が各設計パターンの幾何学的な特徴に依存して異なる複数の最小寸法値を有している。
【００１６】
第１の半導体集積回路装置によると、回路素子又は配線からなる複数の設計パターンは、設計パターンごとに、その仕上がり寸法が各設計パターンの幾何学的な特徴に依存して異なる複数の最小寸法値を有している。このため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００１７】
第１の半導体集積回路装置において、複数の最小寸法値が、回路素子においては、該回路素子を形成する部位の長さ、部位の幅、部位同士の間隔、部位同士の重なり部分又は部位の突き出し部の形状に対して設定され、配線においては、該配線の幅又は配線同士の間隔に対して設定されていることが好ましい。
【００１８】
第１の半導体集積回路装置において、回路素子が記憶素子におけるビットセルであって、複数の最小寸法値のいずれかにより、ビットセルの面積が決定されていることが好ましい。
【００１９】
第１の半導体集積回路装置において、回路素子は素子形成層に含まれており、配線は配線層に含まれており、素子形成層と配線層とを電気的に接続するコンタクトをさらに備え、コンタクトの仕上がり寸法の最小値は、コンタクトにおける基板上の面積又はその個数に依存することが好ましい。
【００２０】
第１の半導体集積回路装置において、幾何学的な特徴が、回路素子又は配線の基板上における方向若しくは基板上における位置であり、複数の最小寸法値が基板上の方向又は位置による仕上がり寸法の依存性を補正するように設定されていることが好ましい。
【００２１】
第１の半導体集積回路装置において、幾何学的な特徴が回路素子又は配線の基板上におけるレイアウト密度であり、複数の最小寸法値がレイアウト密度による仕上がり寸法の依存性を補正するように設定されていることが好ましい。
【００２２】
第１の半導体集積回路装置において、回路素子が記憶素子におけるビットセルであって、幾何学的な特徴がビットセルにおけるレイアウトであり、複数の最小寸法値は、ビットセルにおけるドライブトランジスタのゲートが延びる方向とワード線が接続されたアクセストランジスタのゲートが延びる方向との関係による仕上がり寸法の依存性を補正するように設定されていることが好ましい。
【００２３】
第１の半導体集積回路装置において、幾何学的な特徴が設計パターンのダミーであるダミーパターンを含むか否かであり、複数の最小寸法値は、ダミーパターンを含む場合に該ダミーパターンによる仕上がり寸法の依存性を補正するように設定されていることが好ましい。
【００２４】
本発明に係る第２の半導体集積回路装置は、基板の上に形成された回路素子又は配線からなる複数の設計パターンを備え、該複数の設計パターンは、設計パターンごとに、その電気的仕様とそれを実現する設計手段とに依存して生じる仕上がり寸法の差に応じて、複数の最小寸法値を有している。
【００２５】
第２の半導体集積回路装置によると、回路素子又は配線からなる複数の設計パターンは、設計パターンごとに、その電気的仕様とそれを実現する設計手段とに依存して生じる仕上がり寸法の差に応じて、複数の最小寸法値を有している。このため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００２６】
第２の半導体集積回路装置において、複数の最小寸法値が、回路素子においては、該回路素子を形成する部位の長さ、部位の幅、部位同士の間隔、部位同士の重なり部分又は部位の突き出し部の形状に対して設定され、配線においては、該配線の幅又は配線同士の間隔に対して設定されていることが好ましい。
【００２７】
第２の半導体集積回路装置において、複数の回路素子が、それぞれ記憶素子におけるビットセルであって、複数の最小寸法値のいずれかにより、各ビットセルの面積が決定されていることが好ましい。
【００２８】
第２の半導体集積回路装置において、回路素子は素子形成層に含まれており、配線は配線層に含まれており、素子形成層と配線層とを電気的に接続するコンタクトをさらに備え、コンタクトの仕上がり寸法の最小値が、コンタクトにおける基板上の面積又はその個数に依存することが好ましい。
【００２９】
本発明に係る第３の半導体集積回路装置は、基板の上に形成された複数の回路素子又は複数の配線からなる設計パターンを備え、該設計パターンは、待機時において互いに電位が異なる部材同士間の間隔に、電気的仕様とそれを実現する設計手段とに依存して異なる複数の最小寸法値を有している。
【００３０】
第３の半導体集積回路装置によると、回路素子又は配線からなる複数の設計パターンは、待機時において互いに電位が異なる部材同士間の間隔に、電気的仕様とそれを実現する設計手段とに依存して異なる複数の最小寸法値を有している。このため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００３１】
第３の半導体集積回路装置において、待機時において互いに電位が異なる部材が互いに異なる形成層にそれぞれ形成されていることが好ましい。
【００３２】
第２又は第３の半導体集積回路装置において、電気的仕様がリーク電流の抑止であり、設計手段が、電源電圧制御、電源遮断制御、閾値電圧制御及びゲート・ソース間電位制御のうちの少なくとも１つを含むことが好ましい。
【００３３】
第２又は第３の半導体集積回路装置において、電気的仕様が動作速度であり、設計手段が、電源電圧制御、閾値制御及びレイアウト使用配線層数の差による遅延制御のうちの少なくとも１つを含むことが好ましい。
【００３４】
第２又は第３の半導体集積回路装置において、電気的仕様がタイミング値であり、設計手段が、同期設計又は非同期設計の選択、レイアウト使用配線層数の差による遅延制御、タイミング調整用の遅延回路、トランジスタのゲート寸法、及びクロックドライバからの距離を調整するレイアウトのうち少なくとも１つを含むことが好ましい。
【００３５】
第２又は第３の半導体集積回路装置において、回路素子は記憶素子であって、設計手段が欠陥救済用の冗長機能を持たせる手段であることが好ましい。
【００３６】
本発明に係る第４の半導体集積回路装置は、基板の上に形成された回路素子又は配線からなる複数の設計パターンを備え、該複数の設計パターンは、設計パターンごとに、その使用形態によって異なる要求仕様に応じて、複数の最小寸法値を有している。
【００３７】
第４の半導体集積回路装置によると、回路素子又は配線からなる複数の設計パターンは、設計パターンごとに、その使用形態によって異なる要求仕様に応じて、複数の最小寸法値を有している。このため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００３８】
第４の半導体集積回路装置において、回路素子が複数の記憶素子からなり、使用形態及び要求仕様が複数の記憶素子の一部に対して不良を許容する設定であることが好ましい。
【００３９】
第４の半導体集積回路装置において、回路素子が記憶素子であって、使用形態及び要求仕様は、記憶素子が待機時にデータを保持しない設定であることが好ましい。
【００４０】
本発明に係る第１の半導体集積回路装置の設計方法は、基板の上に、回路素子又は配線からなる複数の設計パターンを形成する工程を備え、複数の設計パターンに対して、その仕上がり寸法が各設計パターンの幾何学的な特徴に依存することを用いて、値が異なる複数のデザインルールを適用する。
【００４１】
第１の半導体集積回路装置の設計方法によると、回路素子又は配線からなる複数の設計パターンに対して、その仕上がり寸法が各設計パターンの幾何学的な特徴に依存することを用いて、値が異なる複数のデザインルールを適用するため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００４２】
第１の半導体集積回路装置の設計方法において、複数のデザインルールを、回路素子に対して、該回路素子を形成する部位の長さ、部位の幅、部位同士の間隔、部位同士の重なり部分又は部位の突き出し部の形状に対して適用し、配線に対して、該配線の幅又は配線同士の間隔に対して適用することが好ましい。
【００４３】
第１の半導体集積回路装置の設計方法において、回路素子が記憶素子におけるビットセルであって、複数のデザインルールのいずれかによって、ビットセルの面積を決定することが好ましい。
【００４４】
第１の半導体集積回路装置の設計方法において、回路素子と配線とを電気的に接続するコンタクトを形成する工程をさらに備え、コンタクトの仕上がり寸法がコンタクトにおける基板上の面積又はその個数に依存することを用いて、複数のデザインルールのいずれかを適用することが好ましい。
【００４５】
第１の半導体集積回路装置の設計方法において、幾何学的な特徴が回路素子又は配線の基板上における方向若しくは基板上における位置であり、デザインルールは、基板上の方向又は位置による仕上がり寸法の依存性を補正するように設定することが好ましい。
【００４６】
第１の半導体集積回路装置の設計方法において、幾何学的な特徴が回路素子又は配線の基板上におけるレイアウト密度であり、デザインルールは、レイアウト密度による仕上がり寸法の依存性を補正するように設定することが好ましい。
【００４７】
第１の半導体集積回路装置の設計方法において、回路素子が記憶素子におけるビットセルであって、幾何学的な特徴がビットセルにおけるレイアウトであり、複数の最小寸法値が、ビットセルにおけるドライブトランジスタのゲートが延びる方向とワード線が接続されたアクセストランジスタのゲートが延びる方向との関係による仕上がり寸法の依存性を補正するように設定することが好ましい。
【００４８】
第１の半導体集積回路装置の設計方法において、幾何学的な特徴が回路素子のダミーとなるダミーパターンを含むか否かであり、デザインルールは、ダミーパターンを含む場合に、該ダミーパターンによる仕上がり寸法の依存性を補正することが好ましい。
【００４９】
本発明に係る第２の半導体集積回路装置の設計方法は、基板の上に、回路素子又は配線からなる複数の設計パターンを形成する工程を備え、複数の設計パターンに対して、各設計パターンの電気的仕様とそれを実現する設計手法とに依存して生じる仕上がり寸法の差に応じて、値が異なる複数のデザインルールを適用する。
【００５０】
第２の半導体集積回路装置の設計方法によると、回路素子又は配線からなる複数の設計パターンに対して、各設計パターンの電気的仕様とそれを実現する設計手法とに依存して生じる仕上がり寸法の差に応じて、値が異なる複数のデザインルールを適用するため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００５１】
第２の半導体集積回路装置の設計方法において、複数の素子デザインルールを、回路素子に対して、該回路素子を形成する部位の長さ、部位の幅、部位同士の間隔、部位同士の重なり部分又は部位の突き出し部の形状に対して適用し、配線に対して、該配線の幅又は配線同士の間隔に対して適用することが好ましい。
【００５２】
第２の半導体集積回路装置の設計方法において、回路素子が記憶素子におけるビットセルであって、複数のデザインルールのいずれかによって、ビットセルの面積を決定することが好ましい。
【００５３】
第２の半導体集積回路装置の設計方法は、回路素子と配線とを電気的に接続するコンタクトを形成する工程をさらに備え、コンタクトの仕上がり寸法がコンタクトにおける基板上の面積又はその個数に依存することを用いて、複数のデザインルールのいずれかを適用することが好ましい。
【００５４】
本発明に係る第３の半導体集積回路装置の設計方法は、基板の上に、回路素子又は配線からなる複数の設計パターンを形成する工程を備え、複数の設計パターンは、待機時において互いに電位が異なる部材同士間の間隔を含み、複数の設計パターンに対して、各設計パターンの電気的仕様とそれを実現する設計手法とに応じて複数のデザインルールを適用する。
【００５５】
第３の半導体集積回路装置の設計方法によると、回路素子又は配線からなる複数の設計パターンは、待機時において互いに電位が異なる部材同士間の間隔を含み、複数の設計パターンに対して、各設計パターンの電気的仕様とそれを実現する設計手法とに応じて複数のデザインルールを適用するため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００５６】
第３の半導体集積回路装置の設計方法は、待機時において互いに電位が異なる部材を互いに異なる形成層にそれぞれ形成することが好ましい。
【００５７】
第２又は第３の半導体集積回路装置の設計方法において、電気的仕様がリーク電流の抑止であり、設計手法が、電源電圧制御、電源遮断制御、閾値電圧制御及びゲート・ソース間電位制御のうちの少なくとも１つを含むことが好ましい。
【００５８】
第２又は第３の半導体集積回路装置の設計方法において、電気的仕様が動作速度であり、設計手法が、電源電圧制御、閾値制御及びレイアウト使用配線層数の差による遅延制御のうちの少なくとも１つを含むことが好ましい。
【００５９】
第２又は第３の半導体集積回路装置の設計方法において、電気的仕様がタイミング値であり、設計手法が、同期設計又は非同期設計の選択、レイアウト使用配線層数の差による遅延制御、タイミング調整用の遅延回路、トランジスタのゲート寸法、及びクロックドライバからの距離を調整するレイアウトのうち少なくとも１つを含むことが好ましい。
【００６０】
第２又は第３の半導体集積回路装置の設計方法において、回路素子が記憶素子であって、設計手法が欠陥救済用の冗長機能を持たせる手法であることが好ましい。
【００６１】
本発明に係る第４の半導体集積回路装置の設計方法は、基板の上に、回路素子又は配線からなる複数の設計パターンを形成する工程を備え、複数の設計パターンに対して、各設計パターンの使用形態に依存した異なる要求仕様に応じて、値が異なる複数のデザインルールを適用する。
【００６２】
第４の半導体集積回路装置の設計方法によると、回路素子又は配線からなる複数の設計パターンに対して、各設計パターンの使用形態に依存した異なる要求仕様に応じて、値が異なる複数のデザインルールを適用するため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【００６３】
第４の半導体集積回路装置の設計方法において、回路素子が複数の記憶素子からなり、使用形態及び要求仕様が、複数の記憶素子の一部に対して不良を許容する設定であることが好ましい。
【００６４】
第４の半導体集積回路装置の設計方法において、回路素子が記憶素子であって、使用形態及び要求仕様は、記憶素子が待機時にデータを保持しない設定であることが好ましい。
【発明の効果】
【００６５】
本発明に係る第１の半導体集積回路装置の設計方法によると、回路素子又は配線からなる複数の設計パターンに対して、その仕上がり寸法が各設計パターンに対して、幾何学的な特徴、電気的仕様又は使用形態に依存することを用いて、値が異なる複数のデザインルールを適用するため、複数の設計パターンに対する設計マージンが一律でなくなるので、装置における性能の向上が加工ばらつきのマージンで抑えられることがない。
【発明を実施するための最良の形態】
【００６６】
まず、本発明の第１の概念である「幾何学的な特徴に依存して生じる仕上がり寸法の違いを予測できる場合」について説明する。
【００６７】
本発明の第１の概念に係る半導体集積回路装置は、半導体基板の上に形成された複数の回路素子又は複数の配線からなる設計パターンを備えている。設計パターンは、該設計パターンごとに、その仕上がり寸法が設計パターンの幾何学的な特徴に依存する複数の最小寸法値を有している。
【００６８】
言い換えると、半導体集積回路装置を構成する複数の回路素子は１つの素子形成層に含まれ、且つ複数の配線は１つの配線層に含まれているとすると、素子形成層及び配線層の各層における設計パターンには、基板上における幾何学的な特徴に依存して生ずる仕上がり寸法の違いによって、各層ごとに値が異なる複数のデザインルールが適用されている。
【００６９】
以下、本発明に係るデザインルールのカテゴリについて説明する。
【００７０】
図１に示すように、設計パターンに適用される物理寸法（適用物理寸法）を決定するデザインルールを、例えば、以下の５つのカテゴリに分類する。
【００７１】
第１は、レイアウト設計工程における相対デザインルールサイズである。この相対デザインルールサイズは、口径比の逆数を表わすＦ値の２乗に比例する設計パターンの集合である。例えば、回路素子は、該回路素子を形成する部位の長さ、部位の幅、部位同士のスペース（間隔）、部位同士のオーバラップ（重なり部分）及び部位の突き出し部の形状である。また、配線は、該配線の幅又は配線同士のスペースである。
【００７２】
さらに、部位の長さ又は幅は、例えば回路素子を電界効果トランジスタ（ＦＥＴ）とすると、ゲート長、ゲート幅及び活性化領域（ｎ＋ ＯＤ、ｐ＋ ＯＤ）の幅に分類できる。ここで、活性化領域（ＯＤ:Oxide Definition)の幅とは、ＦＥＴの場合にはソース・ドレイン領域におけるゲート幅方向の幅をいう。
【００７３】
部位同士のスペースは、ゲート同士の間隔、ゲートとコンタクトとの間隔、配線とコンタクトとの間隔、ｎ型ウエル（ＮＷ）とｎ型活性化領域との間隔、及びｐ型ウエル（ＰＷ）とｐ型活性化領域との間隔に分類できる。
【００７４】
突き出しは、例えばゲートにおける突き出し部の寸法である。
【００７５】
ここで、デザインルール値は、必ずしもマスクの寸法ではなく、プロセス加工後に実際に仕上がる寸法（期待値）をいう。
【００７６】
第２は、設計パターンにおける部材の厚さであり、例えば、ＦＥＴにおけるゲート絶縁膜、ゲート、絶縁膜及び配線の各膜厚である。
【００７７】
第３は、設計パターンを、例えばメモリ（記憶）回路における１ビットを構成するセル（ビットセル）とすると、レイアウト設計工程においてビットセルをレイアウトする際に許される面積、すなわちビットセルの面積である。
【００７８】
第４は、設計パターンの基板上における面積である。例えば、素子形成層に含まれる回路素子と配線層に含まれる配線とを電気的に接続するコンタクトを例に採ると、コンタクトのレイアウト面積又は該レイアウト面積を専有するコンタクトの個数である。また、Ｎ型ウエルとＰ型ウエルとの面積であり、ＦＥＴのゲートの面積である。
【００７９】
第５は、互いの電位が異なるノード（異電位ノード）間のレイアウトである。例えば、異電位ノード同士を１つの層にレイアウトするか、又は異なる層にレイアウトするかである。
【００８０】
なお、ここでの物理寸法は、故意的又は必然的な適用寸法を含んでいる。
次に、これらのデザインルールを設計パターンに適用するか否かの条件を説明する。
【００８１】
図２は設計パターンにおける幾何学的特徴を５つに分類して示している。図２に示すように、第１の幾何学的特徴は、設計パターンの基板上における方向又は位置（領域）である。ここで、第１の実施形態に係る設計パターンの複数の最小寸法値は、基板上の方向又は位置（領域）による仕上がり寸法の依存性を補正するように設定されている。
【００８２】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００８３】
図３（ａ）は本発明の第１の実施形態に係るチップ状の半導体集積回路装置と該チップ上に形成されるスタティックランダムアクセスメモリ（ＳＲＡＭ）ブロックとの模式的な平面構成を示している。
【００８４】
図３（ａ）に示すように、例えばシリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２と、１６ｋｂｉｔの容量を持つ第３のＳＲＡＭブロック１３とが集積化されて形成されている。
【００８５】
第１のＳＲＡＭブロック１１を構成する１ビット当たりのセル（ビットセル）の面積(S_bitcell）を２．４μｍ２ とし、第２のＳＲＡＭブロック１２及び第３のＳＲＡＭブロック１３を構成する１ビット当たりのセルの面積をそれぞれ３．５μｍ２ としている。
【００８６】
ここでは、図３（ｂ）に示すように、図１に示す適用物理寸法を「ビットセル面積」とし、図２に示す適用条件を第１の幾何学的特徴である「方向」としている。
【００８７】
これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向（ゲート幅方向）が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。
【００８８】
このように、第１の実施形態に係るＳＲＡＭ装置は、ビットセル面積を、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。
【００８９】
以下、チップ１０における特定の方向について図面を参照しながら詳細に説明する。
【００９０】
図４は複数のチップ１０がウエハ１に形成されている様子を模式的に表わしている。図４に示すように、第１のＳＲＡＭブロック１１に含まれるビットセル１１ａは、６つのトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ０、ＭＰ１を有している。
【００９１】
公知のように、第１のＮ型ドライブトランジスタＭＮ０と第１のＰ型ロードトランジスタＭＰ０とは第１のＣＭＯＳインバータを構成し、第２のＮ型ドライブトランジスタＭＮ１と第２のＰ型ロードトランジスタＭＰ１とは第２のＣＭＯＳインバータを構成する。これら第１及び第２のインバータにおける互いの入力ノードと互いの出力ノードとはクロスカップル接続されている。
【００９２】
さらに、第１のＣＭＯＳインバータの出力ノードには第１のアクセストランジスタＭＮ２が接続され、第２のＣＭＯＳインバータの出力ノードには第２のアクセストランジスタＭＮ３が接続されている。
【００９３】
第１のＮ型ドライブトランジスタＭＮ０と第１のＰ型ロードトランジスタＭＰ０とは、第１のゲート２１を共有しており、第２のＮ型ドライブトランジスタＭＮ１と第２のＰ型ロードトランジスタＭＰ１とは、第２のゲート２２を共有している。
【００９４】
第１のＮ型ドライブトランジスタＭＮ０及び第１のＰ型ロードトランジスタＭＰ０とそれぞれドレインを共有する第１のアクセストランジスタＭＮ２における第３のゲート２３は、第１のゲート２１及び第２のゲート２２と平行に設けられている。
【００９５】
同様に、第２のＮ型ドライブトランジスタＭＮ１及び第２のＰ型ロードトランジスタＭＰ１とそれぞれドレインを共有する第２のアクセストランジスタＭＮ３の第４のゲート２４は、第１のゲート２１及び第２のゲート２２と平行に設けられている。
【００９６】
このように、６つのトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ０、ＭＰ１の各ゲート２１〜２４は、そのゲート幅方向が、例えばウエハ１のオリエンテーションフラット（ＯＦ）と平行な方向であるＸ軸方向と一致している。
【００９７】
一方、図４に示すように、第２のＳＲＡＭブロック１２に含まれるビットセル１２ａは、ビットセル１１ａと同様の構成を有している。ここでは、同一の部材には同一の符号を付している。ビットセル１２ａを構成する第１〜第４のゲート２１〜２４はそのゲート幅方向がすべてＹ軸方向を指しており、すなわち、ビットセル１１ａの各ゲート２１〜２４とゲート幅方向が直交している。
【００９８】
これにより、Ｘ軸方向に延びるゲートを有する第１のＳＲＡＭブロック１１は、リソグラフィ条件が最適化されているため、Ｙ軸方向に延びるゲートを有する第２のＳＲＡＭブロック１２と比べて、ゲートに関する寸法、例えば、ゲート長、ゲート同士の間隔及びゲートとコンタクトとの間隔等の寸法を小さくすることができる。その結果、第１のＳＲＡＭブロック１１のビットセルの面積を２．４μｍ２ と、第２のＳＲＡＭブロック１２の面積よりも小さくすることができる。
【００９９】
一方、第２のＳＲＡＭブロック１２は、設計パターンにおける部位の長手方向がＹ軸方向と一致するため、ゲート長及びゲートとコンタクトとの間隔等の寸法を大きくしなければならない。このため、第２のＳＲＡＭブロック１２のビットセルの面積は３．５μｍ２ と、第１のＳＲＡＭブロック１１の場合よりも大きくなる。
【０１００】
一般に、例えば、第１のＳＲＡＭブロック１１及び第２のＳＲＡＭブロック１２における各ゲート２１〜２４のゲート長を決定するパターニングを行なう際に、全方向にわたって、すなわちＸ軸方向又はＹ軸方向と方向を特定せずに、リソグラフィ工程及びエッチング工程における加工のばらつきを抑制することは難しい。
【０１０１】
そこで、第１の実施形態においては、複数の機能ブロックの少なくとも１つに対して、ゲートが延びる方向（ゲート幅方向）をＸ軸方向に特定し、この特定した方向に対して優先してリソグラフィ条件の最適化を行なうことにより、要求された加工精度を確保することができるため、ビットセル１１ａに対する所望のアクセスタイム又は所望の低リーク電流等を達成することが可能となる。
【０１０２】
この場合、特定の方向から外れる他の方向、例えばＹ軸方向に対しては、リソグラフィ条件等の最適化がなされていないため、加工精度、すなわち設計パターンの最小寸法値に犠牲を払わなければならない。しかしながら、ゲート幅方向が、犠牲を払わなければならない方向、ここではＹ軸方向にのみレイアウトされるビットセル１２ａに対しては、ビットセル１２ａの面積の縮小化を犠牲にしてでも、回路素子が設計通りに加工できるように、ゲート長を大きくし、ゲートとコンタクトとの間隔等の寸法を大きく設定している。
【０１０３】
すなわち、図３（ａ）に示すように、メモリ容量が大きく且つチップ１０に占めるブロック面積が相対的に大きい第１のＳＲＡＭブロック１１と、メモリ容量が小さく且つチップ１０に占めるブロックの面積が第１のＳＲＡＭブロック１１よりも小さい第２のＳＲＡＭブロック１２とにおいては、メモリ容量が大きい第１のＳＲＡＭブロック１１のゲート幅方向を優先してリソグラフィ条件及びエッチング条件の最適化を行なうことにより、ビットセルの面積を小さくする最小寸法値を適用する。一方、プロセス条件で犠牲となる第２のＳＲＡＭブロック１２に対しては、第１のＳＲＡＭブロック１１における最小寸法値よりも大きい最小寸法値を適用する。
【０１０４】
従って、第１の実施形態によると、例えば、大容量でビットセルの面積をより小さくしたい第１のＳＲＡＭブロック１１に対しては、レイアウトを特定の方向に限定し、この限定を受けられず且つメモリ容量が小さい第２のＳＲＡＭブロック１２に対しては、相対的に大きいビットセル面積を適用する。これにより、第１及び第２のＳＲＡＭブロック１１、１２のいずれの面積も縮小されるため、結果的に、チップ１０の面積を小さくすることができる。
【０１０５】
なお、第１の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、機能ブロックはＳＲＡＭブロックに限られない。
【０１０６】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１０７】
図５は本発明の第２の実施形態に係るチップ状の半導体集積回路装置の平面構成を模式的に示している。
【０１０８】
第２の実施形態においては、図１に示す適用物理寸法を「相対デザインルールサイズ」とし、図２に示す適用条件を第１の幾何学的特徴である「位置、領域」としている。
【０１０９】
図５に示すように、チップ１０の主面を該チップ１０の中心から所定の距離ごとに、第１の領域３１、第２の領域３２、第３の領域３３及び第４の領域３４に区画し、例えば、チップ１０の中央部に位置する第１の領域３１に対して適用する素子の寸法又は素子の部位同士の間隔を基準にして、第２の領域３２〜第４の領域３４に含まれる素子又はその部位の寸法を外側に向かうに連れて大きくする。
【０１１０】
例えば、第１の領域３１において、Ｆ値を１．０としてビットセルの面積が２．４μｍ２ とする。図１に示す相対デザインルールサイズはＦ値の２乗に比例するため、第２の領域３２においてはＦ値を１．１とすると、ビットセルの面積が２．９μｍ２ となり、第３の領域３３においてはＦ値を１．２とすると、ビットセルの面積が３．４６μｍ２ となり、第４の領域３４においてはＦ値を１．３とすると、ビットセルの面積が４．０６μｍ２ となる。
【０１１１】
このように、第２の実施形態においては、リソグラフィ条件又はエッチング条件に、チップ１０の中心からの距離に応じた優先順位を設けて最適化を行なっている。従って、これとは逆に、チップ１０の外側の領域、すなわち第４の領域３４から第１の領域３１に向かうに連れてリソグラフィ条件等を最適化すれば、適用するＦ値の関係は第１の領域３１が最も大きくなる。
【０１１２】
また、他の例として、第１の領域３１においてはゲート長Ｌを０．１５μｍとし、該第１の領域３１におけるＳＲＡＭ回路の動作周波数を１６０ＭＨｚとする。第２の領域３２においては、ゲート長Ｌを０．１８μｍとし、該第２の領域３２におけるＳＲＡＭ回路の動作周波数を８０ＭＨｚとし、さらに、第３の領域３３においては、ゲート長Ｌを０．２０μｍとし、該第３の領域３３におけるＳＲＡＭ回路の動作周波数を４０ＭＨｚとする。
【０１１３】
前述したように、従来は、１つのチップ（ウエハ）内では、ただ１つのプロセス条件が適用されるため、このプロセス条件は、チップ１０における最低条件によって決定されてしまう。その結果、従来は、１つのチップでは１種類の最小寸法値を持つビットセルが形成される。
【０１１４】
第２の実施形態に示したように、微細加工時におけるチップ１０上での寸法ばらつきの大小を、設計時において、ばらつきを抑制できる適用物理寸法によって補完することが可能となるため、チップ面積を小さくすることができる。
【０１１５】
なお、第２の実施形態においては、半導体集積回路装置をＳＲＡＭ装置としたが、ＳＲＡＭ装置には限られない。
【０１１６】
（第３の実施形態）
以下、第３の実施形態について図面を参照しながら説明する。
【０１１７】
図６は本発明の第３の実施形態に係るチップ状の半導体集積回路装置の平面構成を模式的に示している。第３の実施形態においても、第２の実施形態と同様に、適用物理寸法を「相対デザインルールサイズ」とし、適用条件を第１の幾何学的特徴である「位置、領域」としている。
【０１１８】
図６に示すように、チップ１０の主面上の中央部には、複数の第１の機能ブロック１５を配置し、該複数の第１の機能ブロック１５の周囲に、第１の機能ブロック１５よりも面積が小さい複数の第２の機能ブロック１６を配置している。
【０１１９】
各機能ブロックサイズ１５、１６のサイズと許容できる微細加工ばらつきのマージンとの関係は、以下の通りである。
【０１２０】
１）第１の機能ブロック１５のように、ブロックサイズが大きい場合には、ブロック内の配線抵抗又は配線容量のばらつきの絶対量が大きいため、微細加工時のばらつきに対しての動作マージンが小さい。
【０１２１】
２）第２の機能ブロック１６のように、ブロックサイズが小さい場合には、ブロック内の配線抵抗又は配線容量のばらつきの絶対量が小さいため、微細加工時のばらつきに対しての動作マージンが大きい。
【０１２２】
そこで、チップ１０の中心からの距離と微細加工のばらつきの大小に依存性がある場合には、チップ１０におけるばらつきが大きい周縁領域には、ブロックサイズが小さい第２の機能ブロック１６を優先的に配置し、逆に、ばらつきが小さい中心領域にはブロックサイズが大きい第１の機能ブロック１５を優先的に配置する。
【０１２３】
一例として、Ｆ値を共に１．０とし、第１の機能ブロック１５においては該ブロックの面積を１５ｍｍ２ とし、第２の機能ブロック１６においては該ブロックの面積を３ｍｍ２ とする。
【０１２４】
（第４の実施形態）
以下、本発明の第４の実施形態について説明する。
【０１２５】
第４の実施形態においては、図１に示す適用物理寸法を「相対デザインルールサイズ」とし、図２に示す適用条件を第２の幾何学的特徴である「レイアウト密度」としている。
【０１２６】
第２の幾何学的特徴は、基板上における回路素子又は配線のレイアウト密度である。第４の実施形態に係る設計パターンの最小寸法値は、レイアウト密度による仕上がり寸法の依存性を補正するように設定されているため、複数の設計パターンに対して一律ではなく複数の最小寸法値が存在する。
【０１２７】
ここで、レイアウト密度とは、設計パターンに孤立パターンが存在するか否かに関しており、配線、トランジスタのゲート及びコンタクト等について孤立パターンでなく、隣接するパターンが存在する場合をレイアウト密度が高いとし、その逆をレイアウト密度が低いとする。
【０１２８】
レイアウト密度が比較的高い機能ブロックには、ＳＲＡＭ装置等のメモリ装置があり、これらメモリ装置は、複数のメモリセルが行列状に配置されてなるメモリセルアレイ部はいうまでもなく、その周辺回路部もレイアウト密度が高い。このレイアウト密度が高い領域は、レイアウト密度が低い領域と比べて、リソグラフィ条件及びエッチング条件の最適化を行ない易く、その結果、設計寸法を小さくすることができる。
【０１２９】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１３０】
図７は本発明の第５の実施形態に係るチップ状の半導体集積回路装置と、該チップ上に形成されるＳＲＡＭブロックに含まれるビットセルとの平面構成を示している。図７において、図４に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１３１】
第５の実施形態においては、図１に示す適用物理寸法を「ビットセル面積」とし、図２に示す適用条件を第３の幾何学的特徴である「ビットセルのレイアウト」としている。
【０１３２】
第３の幾何学的特徴は、メモリ装置のビットセルにおけるレイアウトタイプである。第５の実施形態に係る最小寸法値は、ビットセルにおけるゲート幅方向とワード線が延びる方向との関係による仕上がり寸法の依存性を補正するように設定されているため、複数の設計パターンに対して一律ではなく複数の最小寸法値が存在する。
【０１３３】
図７に示すように、チップ１０に形成された第１のＳＲＡＭブロック１１に含まれるビットセル１１ａは、前述したように、第１〜第４のゲート２１〜２４のゲート幅方向はいずれもＸ軸方向に配置されている。ここでは、ビットセル１１ａのように、すべてのゲートがワード線（図示せず）と平行に配置された構成を持つビットセルを横長型ビットセルと呼ぶ。
【０１３４】
一方、第５の実施形態に係る第２のＳＲＡＭブロック１２に含まれるビットセル１２ｂは、第１のアクセストランジスタＭＮ２及び第２のアクセストランジスタＭＮ３に共有される第３のゲート２３は、実質的にワード線であって、第１のＮ型ドライブトランジスタＭＮ０及び第１のＰ型ドライブトランジスタＭＰ０に共有される第１のゲート２１と、第２のＮ型ドライブトランジスタＭＮ１及び第２のＰ型ドライブトランジスタＭＰ１に共有される第２のゲート２２と、それぞれ直交する方向に配置されている。
【０１３５】
ここでは、ビットセル１２ｂのように第１のゲート２１及び第２のゲート２２が第３のゲート２３（ワード線）と交差するように配置された構成を持つビットセルを縦長型ビットセルと呼ぶ。
【０１３６】
このように、横長型のビットセル１１ａは、チップ１０（ウエハ１）に対して、リソグラフィ条件及びエッチング条件の最適化を行なう場合において、第１の実施形態に示したように、優先されるゲートの方向とビットセル１１ａが持つゲートの幅方向とを一致させることができれば、第１の実施形態に示したように、チップ１０における複数の最小寸法値のうちの最小値を得られるデザインルールを適用することができるため、ビットセル面積を２．４μｍ２ とすることができる。
【０１３７】
一方、縦長型のビットセル１２ｂは、第１〜第３のゲート２１〜２３の幅方向が同一でないため、該ビットセル１２ｂを構成する各ゲート２１〜２３のすべてにプロセス条件の最適化を施すことができない。従って、ビットセル面積が３．５μｍ２ と、第１のＳＲＡＭブロック１１よりも大きいデザインルールを適用する必要がある。
【０１３８】
なお、第５の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０１３９】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１４０】
図８及び図９は本発明の第６の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックに含まれる複数のビットセルの平面構成を示している。図８及び図９において、図７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１４１】
第６の実施形態においては、図１に示す適用物理寸法を「ビットセル面積」とし、図２に示す適用条件を第４の幾何学的特徴である「ダミーパターン」としている。
【０１４２】
第４の幾何学的特徴は、設計パターンに含まれるダミーパターンであり、最小寸法値は、該ダミーパターンを含むか否かに依存する。この場合の最小寸法値は、ダミーパターンを含む場合に該ダミーパターンによる仕上がり寸法の依存性を補正するように設定されているため、複数の設計パターンに対して一律ではなく複数の最小寸法値が存在する。
【０１４３】
まず、図８に示すように、互いに隣接する第１のビットセル４１Ａ及び第２のビットセル４１Ｂ同士の間には、第１のゲート２１及び第２のゲート２２とそれぞれ平行にダミーゲート４０が配置されている。
【０１４４】
ここで、第１のビットセル４１Ａ及び第２のビットセル４１Ｂを構成する第１のＰ型ロードトランジスタＭＰ０及び第２のＰ型ロードトランジスタＭＰ１のゲート長は、共に０．１５μｍである。
【０１４５】
一方、図９に示すように、互いに隣接する第３のビットセル４２Ａ及び第４のビットセル４２Ｂ同士の間には、ダミーゲート４０は配置されていない。これら第３のビットセル４２Ａ及び第４のビットセル４２Ｂを構成する第１のＰ型ロードトランジスタＭＰ０及び第２のＰ型ロードトランジスタＭＰ１のゲート長は、共に０．１８μｍである。
【０１４６】
一般に、ＳＲＡＭ装置のアクセス速度を高速化するには、該ＳＲＡＭ装置を構成するトランジスタのゲート長を小さくする必要がある。ゲート長を小さくするには、高精度な微細加工が必要となり、第４の実施形態において説明したように、レイアウト密度が高い領域は、レイアウト密度が低い領域と比べて、リソグラフィ条件及びエッチング条件の最適化を行ない易いため、設計パターンが存在しない領域にダミーパターン、例えばダミーゲート４０を配置することにより、第１のビットセル４１Ａ及び第２のビットセル４１Ｂのレイアウト密度を高めることができる。
【０１４７】
しかしながら、ダミーゲート４０をすべての所定領域に挿入しようとすると自動化が必要となり、またダミーパターンのレイアウト面積が増加する。ましてや、自動化ではなく人手に頼り、対称性を考慮しながらレイアウトされたＳＲＡＭ装置のビットセルには、このダミーゲート４０をも人手によって配置する必要がある。
【０１４８】
そこで、第６の実施形態においては、図８に示す第１のビットセル４１Ａ及び第２のビットセル４１Ｂのように、ゲート長を小さくして、高速化を要求されるＳＲＡＭブロックのみにダミーゲート４０を配置する。一方、図９に示す高速化を要求されないＳＲＡＭブロックの場合には、ダミーゲート４０を設ける代わりにゲート長を大きくしている。
【０１４９】
さらに、第１の実施形態のように、ダミーゲート４０を設けた第１のビットセル４１Ａ及び第２のビットセル４１Ｂのゲート幅方向を、プロセス条件が最適化される方向に配置すると、必要なＳＲＡＭブロックに対してのみ、さらなる微細化を達成することができる。
【０１５０】
なお、第６の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０１５１】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１５２】
ここでは、本発明の第２の概念である「設計パターンに要求される電気的仕様とそれを実現する設計手段（手法）とに依存して生じる仕上がり寸法に差がある場合」について説明する。
【０１５３】
具体的には、以下の第７〜第１２の実施形態において、設計パターンが電気的仕様とそれを実現する設計手段（手法）とに依存する場合に、図１に示す第１、第３、第４又は第５のデザインルールに複数のデザインルールをそれぞれ適用する場合について説明する。
【０１５４】
図１０は設計パターンにおける電気的仕様の特徴とそれを実現する設計手段とを示している。図１０に示すように、第１の電気的仕様の特徴は、設計パターンにおける「リーク電流」である。「リーク電流」を抑止し得る設計手段は、例えば、電源電圧制御、電源遮断制御、閾値電圧制御（基板電位制御、ソース電位制御）又はゲート・ソース間電位差制御である。
【０１５５】
以下、具体例を説明する。
【０１５６】
図１１（ａ）及び図１１（ｂ）は本発明の第１１の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックであって、図１１（ａ）は電流電圧制御を行なうＳＲＡＭブロックの回路構成を示し、図１１（ｂ）はＳＲＡＭブロックに含まれるビットセルの平面構成を示している。
【０１５７】
一方、図１２（ａ）及び図１２（ｂ）は図１１（ａ）に示す半導体集積回路装置に形成される他のＳＲＡＭブロックであって、図１２（ａ）は電流電圧制御を行なわないＳＲＡＭブロックの回路構成を示し、図１２（ｂ）はＳＲＡＭブロックに含まれるビットセルの平面構成を示している。ここで、図１１（ｂ）及び図１２（ｂ）に示すように、ビットセル５０Ａ、５０Ｂは、例えば、図７に示したビットセル１２ｂと同一の構成であり、同一の構成要素には同一の符号を付している。
【０１５８】
第７の実施形態は、図１に示す適用物理寸法を「相対デザインルールサイズ」の「長さ／幅」とし、図１０に示す適用条件を第１の電気的仕様である「リーク電流」とする。
【０１５９】
一般に、ＳＲＡＭ装置においては、第１のアクセストランジスタＭＮ２及び第２のアクセストランジスタＭＮ３のソースとそれぞれ接続されるビット線ＢＬｎ及びビット相補線／ＢＬｎは、電源電圧Ｖｃｃがプリチャージされるため、各ビット線ＢＬｎ、／ＢＬｎと隣接する配線が該ビット線ＢＬｎ、／ＢＬｎと異なる電位を持つ配線、例えば接地電圧Ｖｓｓが印加される接地線である場合には、設計又は製造時の欠陥により、隣接する配線同士に短絡が生じることがある。その結果、各ビット線ＢＬｎ、／ＢＬｎと接地線との間にリーク電流が発生するという問題が生じる。
【０１６０】
そこで、図１１（ａ）に示すビットセル５０Ａは、第１及び第２のＰ型ロードトランジスタＭＰ０、ＭＰ１の共有ソースに電源電圧Ｖｃｃを供給する電源と電源線５１との間には、電流制御スイッチ５２と抵抗器５３とが並列に接続されてなるリーク抑止回路５４が設けられている。
【０１６１】
待機時には、電流制御スイッチ５２がオフ状態とされることによって、電源と電源線５１とが切り離されるため、リーク電流が抵抗器５３に流れることになる。その結果、電圧降下によって、リーク電流に依存した電圧降下量が変化し、ビットセル５０Ａに印加される電圧値が自動的に下がり、その結果、ビットセル５０Ａにおけるリーク電流が抑止される。
【０１６２】
このような電気的仕様により、リーク電流を抑止できるビットセル５０Ａは、図１１（ｂ）に示すように、トランジスタの動作の高速化を図るために、ビットセル５０Ａを構成する各ゲート２１、２２、２３のゲート長Ｌｇをそれぞれ小さくするデザインルールを適用して、ビットセル５０Ａにリーク電流を流れ易くしたとしても、リーク抑止回路５４を設けたことにより、待機時におけるリーク電流の増大を抑止することができる。
【０１６３】
一方、図１２（ａ）に示すように、リーク抑止回路５４を設けないＳＲＡＭブロックに対しては、各ゲート２１、２２、２３のゲート長Ｌｇをそれぞれを大きくすることにより、ビットセル５０Ｂの面積をビットセル５０Ａの面積よりも大きくなるようなデザインルールを適用する。
【０１６４】
なお、第７の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０１６５】
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【０１６６】
第８の実施形態においては、図１に示す適用物理寸法を「相対デザインルールサイズ」の「スペース」とし、図１０に示す適用条件を第１の電気的仕様である「リーク電流」としている。
【０１６７】
図１３（ａ）〜図１３（ｃ）は半導体集積回路装置に形成されるＳＲＡＭブロックであって、図１３（ａ）は電源遮断制御を行なうＳＲＡＭブロックの回路構成を示し、図１３（ｂ）及び図１３（ｃ）はそのビット線と接地線との断面構成を示している。
【０１６８】
図１３（ａ）に示すように、ビットセル５０は、例えば、図７に示したビットセル１２ｂと同一構成であり、同一の構成要素には同一の符号を付している。
【０１６９】
図１３（ａ）に示すビットセル５０は、待機時にデータを保持する必要がない仕様であり、そのため、第１及び第２のＰ型ロードトランジスタＭＰ０、ＭＰ１の共有ソースに電源電圧Ｖｃｃを供給する電源と電源線５１との間には、電源遮断用スイッチ５５を設けている。電源遮断用スイッチ５５は、待機時にはオフ状態となって電源線５１に電源電圧Ｖｃｃを供給せず、一方、動作時にはオン状態となって電源線５１に電源電圧Ｖｃｃを供給する。
【０１７０】
第８の実施形態においても、ＳＲＡＭブロックを構成するビット線ＢＬｎ、／ＢＬｎと接地線とを含む配線パターンに対して、電気的仕様とそれを実現する設計手段（手法）とに応じて複数のデザインルールを適用する。
【０１７１】
例えば、図１３（ｂ）に示すように、待機時におけるリーク電流の発生を許容するＳＲＡＭブロックについては、１つの配線層６０に形成されたビット線ＢＬｎ、／ＢＬｎと接地線６１との間の間隔を相対的に小さくして、ビットセル５０の面積を縮小する。
【０１７２】
一方、図１３（ｃ）に示すように、待機時におけるリーク電流の発生を許容しないＳＲＡＭブロックについては、ビットセル５０の面積を犠牲にしてまでも、ビット線ＢＬｎ、／ＢＬｎと接地線６１との間の間隔を相対的に大きくする。
【０１７３】
なお、図１３（ｃ）において、ビット線ＢＬｎ、／ＢＬｎと接地線６１との間隔を大きくする代わりに、接地線６１に代えて電源線をレイアウトして、接地線６１は配線層６０と異なる他の配線層に設けても良い。
【０１７４】
また、第８の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０１７５】
（第９の実施形態）
以下、本発明の第９の実施形態について図面を参照しながら説明する。
【０１７６】
第９の実施形態は、図１に示す適用物理寸法を「異電位ノード間レイアウト」とし、図１０に示す適用条件を第１の電気的仕様である「リーク電流」とする。
【０１７７】
図１４（ａ）及び図１４（ｂ）は半導体集積回路装置に形成されるＳＲＡＭブロックであって、図１４（ａ）は電源遮断制御を行なわないＳＲＡＭブロックの回路構成を示し、図１４（ｂ）及び図１４（ｃ）はそのビット線と接地線との断面構成を示している。図１４（ａ）及び図１４（ｂ）において、図１３（ａ）及び図１３（ｂ）に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１７８】
第９の実施形態に係るＳＲＡＭブロックは、電源遮断制御を行なわず、待機時にデータを保持する仕様であるため、待機時におけるリーク電流の発生を許容されない。
【０１７９】
そこで、図１４（ｂ）に示すように、ＳＲＡＭブロックを構成するビット線ＢＬｎ、／ＢＬｎは、第１の配線層６０Ａに形成すると共に、接地線６１は第１の配線層６０Ａの上に形成された第２の配線層６０Ｂに形成する。
【０１８０】
このように、異電位の配線同士を互いに異なる配線層６０Ａ、６０Ｂに分離することにより、リーク電流を確実に抑止することができるようになる。
【０１８１】
なお、第１の配線層６０Ａにおけるビット線ＢＬｎ、／ＢＬｎのデザインルール値と、第２の配線層６０Ｂにおける接地線６１のデザインルール値とは同一でもよく、異なっていてもよい。また、第１の配線層６０Ａに接地線６１を形成し、第２の配線層６０Ｂにビット線ＢＬｎ、／ＢＬｎを形成してもよい。
【０１８２】
なお、第９の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０１８３】
（第１０の実施形態）
以下、本発明の第１０の実施形態について図面を参照しながら説明する。
【０１８４】
第１０の実施形態は、図１に示す適用物理寸法を「ビットセル面積」とし、図１０に示す第２の電気的仕様を「動作速度及びクロック周波数」とする。「動作速度及びクロック周波数」を決定し得る設計手法は、電源電圧制御による遅延制御、閾値制御による遅延制御、及びレイアウト使用配線層数の差によるＲＣ遅延制御である。
【０１８５】
ここでは、一例として、フェーズロックループ(ＰＬＬ)の様に、回路動作の基準となるクロック周波数とモニタ回路の周波数とが所定の関係となるように、モニタ回路の電源電圧又は基板電圧等をフィードバック制御する構成を説明する。
【０１８６】
このモニタ回路は遅延制御回路であって、電源電圧又は基板電圧を制御することができ、このモニタ回路により、微細加工のばらつきによってＳＲＡＭブロックに含まれるトランジスタのゲート長が小さくなりすぎたり、逆に大きくなりすぎたりして、信号の遅延時間が変動したとしても、信号伝播時間の遅延量を補正することができる。
【０１８７】
このようなモニタ回路を有するＳＲＡＭブロックにおいて、図１１（ｂ）に示すＳＲＡＭブロックに含まれるビットセル５０Ａのように、各ゲートのゲート長を小さくして動作の高速化を図る場合に、短ゲート長化によるリーク電流が発生し易くなったとしても、リーク抑止回路５４を設けていることにより、待機時のリーク電流の増大を防止することができる。
【０１８８】
従って、第１０の実施形態によると、モニタ回路を備えたＳＲＡＭブロックによって、各トランジスタのゲート長を小さくすることにより、高速動作が可能で且つビットセル面積が小さい論理セルを得ることができ、その上、動作速度のばらつきを抑えることができる。
【０１８９】
一方、モニタ回路を持たないＳＲＡＭブロックにおいては、図１２（ｂ）に示すＳＲＡＭブロックに含まれるビットセル５０Ｂのように、各トランジスタのゲート長を大きくして、ビットセル面積は大きいものの、動作速度のばらつきが小さい論理セルを得ることができる。
【０１９０】
なお、第１０の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０１９１】
（第１１の実施形態）
以下、本発明の第１１の実施形態について説明する。
【０１９２】
第１１の実施形態は、図１０に示す第３の電気的仕様の特徴である、設計パターンにおける「タイミング値（クロック信号に対するセットアップ値及びホールド値）」を扱う。「タイミング値」を決定し得る設計手法は、レイアウト使用配線層数の差によるＲＣ遅延制御、同期設計／非同期設計の選択、タイミング調整用の遅延回路トランジスタのゲート長、及びクロックドライバからの距離を調整するレイアウトである。ここで、セットアップ値とは、クロック信号により決定される基準時刻に対して、それ以前にデータ値を確定させておく必要があるときの時間であり、ホールド値とは、確定したデータ値を保持する時間である。
【０１９３】
１）レイアウト使用配線層数の差によるＲＣ遅延制御
まず、電気的仕様のタイミング値を満たす設計手法のうちレイアウト使用配線層数の差によるＲＣ遅延制御について説明する。
【０１９４】
１つのチップ上に形成されるＳＲＡＭブロックは、全体の配線層数（通常は４層〜７層）に拘わらず、チップがいずれの層数にも対応できるように４層構造としている。
【０１９５】
ここで、例えば、配線層数の仕様が５層〜７層であるチップに、図１１（ａ）に示したようなＳＲＡＭブロックを形成する場合には、ＳＲＡＭブロックに対して要求される高速化又は小面積化に対応できるように、元の４層に最大で３層の配線層を追加し、５層〜７層の配線層として設計することができる。
【０１９６】
チップ上で高速化又は小面積化を要求されるＳＲＡＭブロックは、可能な範囲で多層配線を用いることにより、１つの配線層の上方に位置する他の機能ブロック間の配線が該１つの配線層に含まれないようにする。
【０１９７】
第１１の実施形態によると、ビットセルにおける各ゲートのゲート長のばらつきが大きくなるような条件下では、各ゲート長を大きくすると共に、配線層数を増やすようにする。これにより、動作速度の低下分とビットセル面積の増大分とをそれぞれ補償することができる。
【０１９８】
一方、各ゲートのゲート長のばらつきが大きくならないような条件下では、ゲート長を小さくすることにより、要求される動作速度を満足し、ビットセルの面積をも小さくすることができる。但し、この場合のＳＲＡＭブロックは配線層を４層までとし、他の機能ブロック間を接続する配線はＳＲＡＭブロックの上方に位置するようにレイアウトする。
【０１９９】
ところで、レイアウトの使用配線層数の差によって、タイミング値の微細加工によるばらつきの影響が大きくなるか小さくなるかに関しては、より多くの多層配線を用いた方が、配線の延べの長さ及び配線の密度を低く抑えることができるため、抵抗及び容量の絶対値を小さくすることができる。そのため、たとえ、各配線層の一部に対して一定の割合で微細加工によるばらつきが発生したとしても、発生するばらつきの絶対値が小さいので、該ばらつきによる影響は小さい。
【０２００】
従って、隣接する機能ブロックとの関係から、多層配線の自由度が大きい場合には、チップの設計時に可能な範囲で最大数の多層配線を用いて、抵抗及び容量の絶対値を小さくする。これにより、チップにおける微細加工のばらつきが相対的に大きい領域に、機能ブロックを配置したとしても、タイミング値の絶対量を小さくすることができる。
【０２０１】
一方、隣接する機能ブロック同士の関係から、多層配線の自由度が小さい場合には、チップにおける微細加工ばらつきが比較的に小さい領域に機能ブロックを配置する。
【０２０２】
これにより、チップ上における多層配線の自由度と微細加工のばらつきの大きさとを勘案して、該ばらつきを考慮したときのタイミング余裕値の大小を抑制することができる。
【０２０３】
２）同期設計／非同期設計の選択
次に、電気的仕様のタイミング値を満たす設計手法のうちの非同期設計／同期設計の選択について説明する。
【０２０４】
同期設計においては、クロック信号とデータ信号との間、又はクロック信号ととアドレス信号等と間の相対的なタイミング差であるセットアップ時間又はホールド時間に対する余裕値が、微細加工のばらつきによって互いの相対的な関係が崩れるか否かが問題となる。
【０２０５】
これに対して、非同期設計は、セットアップ時間又はホールド時間のような相対的なタイミング値が存在しないため、基本的には、微細加工のばらつきによる影響は受けない。
【０２０６】
しかしながら、チップ上に形成するすべての機能ブロックを非同期設計とすることは、限られた設計時間及び設計資源の点から不可能に近い。従って、同期設計による機能ブロックと非同期設計による機能ブロックとがチップ上で混在することになる。
【０２０７】
このとき、チップにおける微細加工のばらつきが大きい領域には非同期設計による機能ブロックを配置し、一方、ばらつきが小さい領域には同期設計による機能ブロックを配置することにより、ばらつきを考慮したときのタイミング余裕値の大小を抑制することができる。
【０２０８】
３）タイミング調整用の遅延回路トランジスタのゲート幅
次に、電気的仕様のタイミング値を満たす設計手法のうちの遅延回路トランジスタのゲート幅について説明する。
【０２０９】
チップにおける微細加工のばらつきが大きいため、ゲート幅のばらつきが大きくなる領域に配置せざるを得ない遅延回路においては、回路面積を犠牲にしてでも、ゲート幅の寸法を大きくして、ばらつきの影響を小さくする。
【０２１０】
しかしながら、遅延回路を、ゲート幅のばらつきが小さい領域に配置できる場合には、回路面積の縮小化を優先してゲート幅寸法を小さくすることができる。
【０２１１】
４）クロックドライバからの距離を調整するレイアウト
次に、電気的仕様のタイミング値を満たす設計手法のうちのクロックドライバからの距離を調整するレイアウトについて説明する。
【０２１２】
クロックドライバは、チップ上に複数個が配置され、可能な限りクロック信号の供給先に近い位置に配置される。しかしながら、回路面積とのトレードオフにより、より多くのクロックドライバを配置することはタイミング設計における設計マージンに対しては有利であるが、その分だけ、面積が大きくなる欠点がある。
【０２１３】
そこで、第１１の実施形態においては、チップの中心からの距離と微細加工のばらつきの大きさに依存性がある場合には、クロックドライバからクロック供給先までの距離に対してチップの中心からの距離に依存した分布を持たせることにより、タイミング余裕値の大小を小さくすることができる。
【０２１４】
なお、第１１の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０２１５】
（第１２の実施形態）
以下、本発明の第１２の実施形態について図面を参照しながら説明する。
【０２１６】
第１２の実施形態は、図１５（ａ）に示すように、図１に示す適用物理寸法を「ビットセル面積」とし、図１０に示す第４の電気的仕様である「メモリ機能」を扱う。「メモリ機能」を決定する設計手法は、冗長機能の有無である。
【０２１７】
図１５（ｂ）は本発明の第１２の実施形態に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとの模式的な平面構成を示している。
【０２１８】
図１５（ｂ）に示すように、例えばシリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１７と、５１２ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１８とが集積化されて形成されている。
【０２１９】
第１のＳＲＡＭブロック１７は、冗長機能を有し且つビットセルの面積（S_bitcell）を２．４μｍ２ としている。一方、第２のＳＲＡＭブロック１８は冗長機能を有しておらず、そのビットセルの面積は３．５μｍ２ である。
【０２２０】
このように、第１２の実施形態に係るＳＲＡＭブロックは、メモリの冗長機能の有無により、各ビットセルの面積を変えている。
【０２２１】
図１６（ａ）は冗長機能を有するＳＲＡＭブロックのブロック構成を示し、図１６（ｂ）は冗長機能を有さないＳＲＡＭブロックのブロック構成を示している。図１６（ａ）に示すように、ＳＲＡＭブロックに冗長機能を持たせるには、冗長ロウ、冗長メモリアレイ及び冗長センスアンプ等の冗長回路をそれぞれ付加する。従って、単純には、冗長回路を付加した分だけ面積は大きくなる。
【０２２２】
しかしながら、冗長機能は、プロセスの微細加工のばらつきにより、数ビットに不良を生じたとしても、不良ビットを冗長ビットと置換することにより、不良ビットを実質的に救済することができる。そのため、ビットセルを設計する設計寸法を小さくし、微細加工のばらつきを考慮したときのマージンを小さくして欠陥密度（ＤＤ値）を大きくしたとしても、冗長救済を考慮すると、ＳＲＡＭ部の歩留まりを向上させることができる。その結果、ビットセルの面積を小さくしながら、実効的なＤＤ値を小さくすることができる。その様子を図１７に示す。
【０２２３】
図１７に示すように、実線Ａで示す冗長機能を有する場合は、破線Ｂで示す冗長機能を有さない場合と比べて歩留まりが大きく向上し、実効的なＤＤ値も減少している。このように、ＳＲＡＭブロックを、冗長機能の有無とビットセル面積の大きさとを使い分けることにより、チップ全体の面積を小さくし、歩留まりを向上させることができる。
【０２２４】
なお、実効的なＤＤ値がチップの中心からの距離に依存する場合には、チップの中心からの距離により、冗長回路を設けるか否かを決定することも可能である。
【０２２５】
以下、ビットセルの面積とＤＤ値との関係を説明する。
【０２２６】
１）ビットセルの面積を小さくするには、各部位、すなわちゲート、ソース及びドレイン等の各設計パターン寸法を小さくしなければならず、各配線間又は素子間の間隔も小さくなるため、より小さな欠陥及びパターンずれの影響によって不良となる確率が高くなるので、ＤＤ値が大きくなる。
【０２２７】
２）ビットセルの面積は、ビットセルに設けるコンタクトの個数（個数取り）によって、ＤＤ値は変わる。
【０２２８】
コンタクトの個数取りの一例を図１８（ａ）及び図１８（ｂ）を用いて説明する。
【０２２９】
図１８（ａ）は所定のコンタクト形成領域に２個のコンタクトを設けた第１のビットセル７０Ａの平面構成を示し、図１８（ｂ）は所定のコンタクト形成領域に１個のコンタクトを設けた第２のビットセル７０Ｂの平面構成を示している。図１８（ａ）及び図１８（ｂ）において、図７に示すビットセルの構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０２３０】
図１８（ａ）に示すように、第１のビットセル７０Ａにおいては、例えば、Ｐ型トランジスタのみに着目すると、第１のＰ型ロードトランジスタＭＰ０及び第２のＰ型ロードトランジスタＭＰ１の共有ソースに設けられたＰ型ソースコンタクト７１は第１コンタクト７１ａ及び第２コンタクト７１ｂとから構成されている。同様に、第１のＰ型ロードトランジスタＭＰ０に設けられた第１のＰ型ドレインコンタクト７２は、第１コンタクト７２ａ及び第２コンタクト７２ｂとから構成されており、第２のＰ型ロードトランジスタＭＰ１に設けられた第２のＰ型ドレインコンタクト７３は、第１コンタクト７３ａ及び第２コンタクト７３ｂとから構成されている。
【０２３１】
一方、図１８（ｂ）に示すように、第２のビットセル７０Ｂにおいては、第１のＰ型ロードトランジスタＭＰ０及び第２のＰ型ロードトランジスタＭＰ１の共有ソースに設けられたＰ型ソースコンタクト７１は１つのコンタクトから構成されている。同様に、第１のＰ型ロードトランジスタＭＰ０に設けられた第１のＰ型ドレインコンタクト７２、及び第２のＰ型ロードトランジスタＭＰ１に設けられた第２のＰ型ドレインコンタクト７３はいずれも１つのコンタクトから構成されている。このような関係は、第１のビットセル７０Ａと第２のビットセル７０Ｂとにおける第１のＮ型ドライブトランジスタＭＮ０及び第２のＮ型ドライブトランジスタＭＮ１においても同様である。
【０２３２】
従って、第１のビットセル７０Ａのように、ソース及びドレインにそれぞれ２個ずつのコンタクトを設ける場合には、そのうちの１個が不良になったとしても、全体としては不良とならない。
【０２３３】
第１２の実施形態においては、前記の１）又は２）のコンタクトの構成を冗長機能の有無で使い分けることが可能となる。
【０２３４】
なお、第１２の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０２３５】
（第１３の実施形態）
以下、本発明の第１３の実施形態について図面を参照しながら説明する。
【０２３６】
ここでは、本発明の第３の概念である「設計パターンにおける使用形態に依存して要求仕様に違いがある場合」について説明する。
【０２３７】
具体的には、第１３及び第１４の実施形態において、設計パターンが仕様形態に応じて、図１に示すデザインルールに複数のデザインルールをそれぞれ適用する場合を説明する。
【０２３８】
まず、半導体集積回路装置における使用形態について説明する。
【０２３９】
今後、１つのチップ上に複数の機能ブロックが形成されるようになると、すべての機能ブロックが１つのアプリケーションにのみ用いられることは希となる。例えば、フレームバッファを例に挙げると、表示用のフレームバッファを始め、圧縮又は伸長のための演算結果を格納するフレームメモリ等、種々の目的で使用されるため、フレームメモリに対する要求も異なる。
【０２４０】
このうち設計又は製造条件が最も厳しい要求に合わせて、他の機能ブロックを設計及び製造するには多くのコストを払わなければならない。従来のように、微細加工時のばらつきに対して十分なマージンがあれば、すべての機能ブロックに対して均一に製造し、同一の仕様で設計及び検査を行なうことが可能となる。
【０２４１】
本願発明の背景とする状況下において、以下に示す種々のチップの使用形態に合わせてそのデザインルールを変える方法を説明する。
【０２４２】
使用形態は、図１９に示すように、第１〜第８までの使用形態に分類することができる。
【０２４３】
第１の使用形態は、回路素子が記憶素子である場合に、１ビットの不良を許容する。第２の使用形態は、待機時にデータを保持する必要がない。第３の使用形態は、比較的に短期間だけ動作すればよい。第４の使用形態は、動作速度が比較的遅くてもよい（ＤＣ的な動作）。第５の使用形態は、同一構成を持つ繰り返しパターンブロックを用いる。第６の使用形態は、セントロイド（点対称）でレイアウトする。第７の使用形態は、カスタム設計（高精度物理設計）とする。第８の使用形態は、差動動作で信号の伝送を行なう（小信号伝送、配線抵抗が大きくてもよい）。
【０２４４】
以下、第１３の実施形態として、設計パターンにおける「１ビット不良の許容」の具体例を説明する。
【０２４５】
第１３の実施形態は、図２０（ａ）に示すように、図１に示す適用物理寸法を「ビットセル面積」とし、図１９に示す第１の使用形態である「１ビット不良の許容（連続したビット不良は除く）」を扱う。
【０２４６】
図２０（ｂ）は本発明の第１３の実施形態に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとの模式的な平面構成を示している。
【０２４７】
図２０（ｂ）に示すように、例えばシリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１９と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック２０とが集積化されて形成されている。
【０２４８】
第１のＳＲＡＭブロック１９は、使用形態として１ビット不良（点欠陥）を許容し、且つビットセルの面積（S_bitcell）は相対的に小さい２．４μｍ２ としている。一方、第２のＳＲＡＭブロック２０は、使用形態として１ビット不良（点欠陥）を許容せず、且つビットセルの面積（S_bitcell）は相対的に大きい３．５μｍ２ としている。
【０２４９】
例えば、デジタル演算用のフレームバッファに用いるのではなく、単なる表示用として用いるフレームバッファメモリにおいては、各画素を表示するのに１画素当たり２４ビットの色情報が必要であり、また輝度情報を表現するには６ビットが必要であるが、そのうちの１ビットに不良が生じていても人間の目には識別できない。
【０２５０】
また、１画素すべてが不良だったとしても、例えば縦横が１００×１００の１万画素を有する表示装置においては、１画素は全体の０．０１％に過ぎず、人間の目には意識できないレベルであり許容される。このようなフレームバッファメモリに対して、第１２の実施形態で説明したような冗長機能を組み込む必要性は小さく、たとえ組み込んだとしても、微細加工のばらつきが大きい領域に配置すればよい。
【０２５１】
すなわち、図２０（ｂ）に示す第１のＳＲＡＭブロック１９のように、点欠陥よりも画素数を要求されるアプリケーション用のフレームバッファは、相対的に大きいメモリ容量を必要とするため、ビットセルの面積を小さくすることが求められる。その上、点欠陥を許容するため、冗長機能を組み込む必要がない。
【０２５２】
一方、第２のＳＲＡＭブロック２０のように、メモリ容量を大きくする必要はないが、デジタル演算処理に用いるため、欠陥（エラー）を許容されないＳＲＡＭブロックには、ビットセルの面積を相対的に大きくして欠陥が生じる確率を下げるようにする。
【０２５３】
このように、第１３の実施形態によると、チップ１０上において、微細加工のばらつきが相対的に大きい領域には、大容量で高集積化され且つ点欠陥を許容する第１のＳＲＡＭブロック１９を配置する。一方、ばらつきが相対的に小さい領域には、第１のＳＲＡＭブロック１９と比べて小容量で集積度が低く且つ点欠陥を許容できない第２のＳＲＡＭブロック２０を配置する。これにより、第１及び第２のＳＲＡＭブロック１９、２０のいずれの面積も縮小されるため、結果的に、チップ１０の面積を縮小することが可能となる。
【０２５４】
なお、第１３の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【０２５５】
（第１４の実施形態）
以下、本発明の第１４の実施形態について図面を参照しながら説明する。
【０２５６】
第１４の実施形態は、図１に示す適用物理寸法を「ビットセル面積」とし、図１９に示す第２の使用形態を「待機時にデータを保持する必要がない」とする。
【０２５７】
図２１（ａ）及び図２１（ｂ）は半導体集積回路装置に形成されるＳＲＡＭブロックであって、図２１（ａ）は電源遮断制御を行なうＳＲＡＭブロックの回路構成を示し、図２１（ｂ）はＳＲＡＭブロックに含まれるビットセルの平面構成を示している。
【０２５８】
また、図２２（ａ）及び図２２（ｂ）は半導体集積回路装置に形成されるＳＲＡＭブロックであって、図２２（ａ）は電源遮断制御を行なわないＳＲＡＭブロックの回路構成を示し、図２２（ｂ）はＳＲＡＭブロックに含まれるビットセルの平面構成を示している。
【０２５９】
ここで、図２１（ａ）に示すビットセル５０Ａは、図１３（ａ）に示したビットセル５０と同一の構成であり、図２１（ｂ）に示すビットセル５０Ａは、図１１（ｂ）に示したビットセル５０Ａと同一の構成であり、それぞれ同一の構成要素には同一の符号を付している。
【０２６０】
同様に、図２２（ａ）に示すビットセル５０Ｂは、図１４（ａ）に示したビットセル５０Ｂと同一の構成であり、図２２（ｂ）に示すビットセル５０Ｂは、図１２（ｂ）に示したビットセル５０Ｂと同一の構成であり、それぞれ同一の構成要素には同一の符号を付している。
【０２６１】
メモリ回路を備えた半導体集積回路装置を携帯用途に用いるには、待機時におけるメモリ回路のリーク電流を抑止することが求められる。従って、リーク電流を確実に抑止する方法は、待機時の電源を切ってしまうことである。
【０２６２】
しかしながら、データを保持する必要があるメモリ回路も存在するため、従来は、待機時にデータを保持するメモリ回路を含むチップは電源を切断することができない。このため、チップ上に形成するメモリ回路、とりわけＳＲＡＭ回路はすべてリーク電流の問題が生じないように、ゲート長Ｌｇが大きい、ひいてはビットセルの面積が大きい回路を使わざるを得ない。
【０２６３】
そこで、種々のＳＲＡＭ回路のうち、待機時にデータを保持するＳＲＡＭ回路を除いて、図２１（ａ）に示すＳＲＡＭブロックのように、電源遮断用スイッチ５５による電源遮断機能を組み込むならば、リーク電流が発生する虞はなくなる。この電源遮断機能を持つＳＲＡＭブロックは、図２１（ｂ）に示すように、ゲート長Ｌｇが小さいビットセル５０Ａを実現できるので、ビットセルの面積を縮小することができる。
【０２６４】
このように、第１４の実施形態によると、１つのチップ上において、微細加工のばらつきが大きい領域には、図２１（ａ）に示すような、データを保持する必要がないため、ゲート長Ｌｇが比較的に小さいビットセル５０Ａを含むＳＲＡＭブロックを配置する。一方、微細加工のばらつきが小さい領域には、図２２（ａ）に示すような、データを保持する必要があり、ゲート長Ｌｇが比較的に大きいビットセル５０Ｂを含むＳＲＡＭブロックを配置することにより、いずれの場合もチップの面積を縮小することができる。これは、ビットセル５０Ｂを含むＳＲＡＭブロックには、電源遮断機能を組み込まなくても済むからである。
【０２６５】
さらに、図１４（ａ）にも示したように、待機時にデータを保持しなければならないＳＲＡＭ回路は、図１４（ｂ）に示したように、異電位の配線（ノード）間で生じる短絡の確率を小さくするためには、電位が互いに異なる配線を、互いに異なる配線層に形成することが好ましい。
【０２６６】
また、電源遮断機能を有するＳＲＡＭブロックは、電源遮断機能を有さないＳＲＡＭブロックと同一のチップ上に形成されていても、ビットセル５０Ａの面積の縮小化を図ることができる。
【０２６７】
なお、第１４の実施形態においては、半導体集積回路装置に形成されるＳＲＡＭブロックについて説明したが、ＳＲＡＭブロックには限られない。
【図面の簡単な説明】
【０２６８】
【図１】本発明に係る半導体集積回路装置を構成する設計パターンに適用される物理寸法（適用物理寸法）のカテゴリ体系を表わす図である。
【図２】本発明に係る半導体集積回路装置を構成する設計パターンにおける幾何学的な特徴のカテゴリ体系を表わす図である。
【図３】（ａ）は本発明の第１の実施形態に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとを示す模式的な平面図である。（ｂ）は（ａ）のＳＲＡＭブロックに対する適用物理寸法及び適用条件を表わす表である。
【図４】図３（ａ）に示すチップにおけるウエハ状態の様子と、該チップ上に形成されるＳＲＡＭブロックに含まれるビットセルを示す模式的な平面図である。
【図５】本発明の第２の実施形態に係るチップ状の半導体集積回路装置を示す模式的な平面図である。
【図６】本発明の第３の実施形態に係るチップ状の半導体集積回路装置を示す模式的な平面図である。
【図７】本発明の第５の実施形態に係るチップ状の半導体集積回路装置がウエハ上に形成される様子と、該チップ上に形成されるＳＲＡＭブロックに含まれるビットセルとを示す模式的な平面図である。
【図８】本発明の第６の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックに含まれる複数のビットセルを示す平面図である。
【図９】本発明の第６の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックに含まれる複数のビットセルを示す平面図である。
【図１０】本発明に係る半導体集積回路装置を構成する設計パターンにおける電気的仕様とそれを実現する設計手段とのカテゴリ体系を表わす図である。
【図１１】（ａ）及び（ｂ）は本発明の第７の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックを示し、（ａ）は電流電圧制御を行なうＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）はＳＲＡＭブロックに含まれるビットセルを示す平面図である。
【図１２】（ａ）及び（ｂ）は本発明の第７の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックを示し、（ａ）は電流電圧制御を行なわないＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）はＳＲＡＭブロックに含まれるビットセルを示す平面図である。
【図１３】（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックを示し、（ａ）は電源遮断制御を行なうＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）及び（ｃ）はそのビット線と接地線とを示す断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第９の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックを示し、（ａ）は電源遮断制御を行なわないＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）はそのビット線と接地線とを示す断面図である。
【図１５】（ｂ）は本発明の第１２の実施形態に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとを示す模式的な平面図である。（ａ）は（ｂ）に示すＳＲＡＭブロックにおける設計パターンの適用物理寸法及び適用条件を表わす表である。
【図１６】（ａ）及び（ｂ）は本発明の第１２の実施形態に係るＳＲＡＭブロックの構成を示し、（ａ）は冗長機能を有するＳＲＡＭ回路を示すブロック図であり、（ｂ）は冗長機能を有さないＳＲＡＭ回路を示すブロック図である。
【図１７】本発明の第１２の実施形態に係るＳＲＡＭブロックにおける検査時期ごとのロジック部のＤＤ値とＳＲＡＭ部のＤＤ値との関係を表わすグラフである。
【図１８】（ａ）及び（ｂ）は本発明の第１２の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックに含まれるビットセルの平面構成を示し、（ａ）は所定の一領域に２個のコンタクトを設ける場合の平面図であり、（ｂ）は所定の一領域に１個のコンタクトを設ける場合の平面図である。
【図１９】本発明に係る半導体集積回路装置を構成する設計パターンにおける使用形態のカテゴリ体系を表わす図である。
【図２０】（ｂ）は本発明の第１３の実施形態に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとを示す模式的な平面図である。（ａ）は（ｂ）に示すＳＲＡＭブロックにおける設計パターンの適用物理寸法及び適用条件を表わす表である。
【図２１】（ａ）及び（ｂ）は本発明の第１４の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックを示し、（ａ）は電源遮断制御を行なうＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）はＳＲＡＭブロックに含まれるビットセルを示す平面図である。
【図２２】（ａ）及び（ｂ）は本発明の第１４の実施形態に係る半導体集積回路装置に形成されるＳＲＡＭブロックを示し、（ａ）は電源遮断制御を行なわないＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）はＳＲＡＭブロックに含まれるビットセルを示す平面図である。
【符号の説明】
【０２６９】
１      ウエハ
１０    チップ
１１    第１のＳＲＡＭブロック
１１ａ  ビットセル
１２    第２のＳＲＡＭブロック
１２ａ  ビットセル
１３    第３のＳＲＡＭブロック
１５    第１の機能ブロック
１６    第２の機能ブロック
１７    第１のＳＲＡＭブロック
１８    第２のＳＲＡＭブロック
１９    第１のＳＲＡＭブロック
２０    第２のＳＲＡＭブロック
２１    第１のゲート
２２    第２のゲート
２３    第３のゲート
２４    第４のゲート
ＭＮ０  第１のＮ型ドライブトランジスタ
ＭＮ１  第２のＮ型ドライブトランジスタ
ＭＮ２  第１のアクセストランジスタ
ＭＮ３  第２のアクセストランジスタ
ＭＰ１  第２のＰ型ロードトランジスタ
ＭＰ０  第１のＰ型ロードトランジスタ
３１    第１の領域
３２    第２の領域
３３    第３の領域
３４    第４の領域
４０    ダミーゲート
４１Ａ  第１のビットセル
４１Ｂ  第２のビットセル
４２Ａ  第３のビットセル
４２Ｂ  第４のビットセル
５０Ａ  ビットセル
５０Ｂ  ビットセル
５１    電源線
５２    電流制御スイッチ
５３    抵抗器
５４    リーク抑止回路
５５    電源遮断用スイッチ
６０    配線層
６０Ａ  第１の配線層
６０Ｂ  第２の配線層
６１    接地線
７０Ａ  第１のビットセル
７０Ｂ  第２のビットセル
７１    Ｐ型ソースコンタクト
７１ａ  第１コンタクト
７１ｂ  第２コンタクト
７２    第１のＰ型ドレインコンタクト
７２ａ  第１コンタクト
７２ｂ  第２コンタクト
７３    第２のＰ型ドレインコンタクト
７３ａ  第１コンタクト
７３ｂ  第２コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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