(57)【要約】【課題】従来の表示制御装置は、表示する画素列が増加する高精細モードにおいて消費電力が増加する問題があった。【解決手段】本発明にかかる表示制御装置は、表示パネル３を駆動するデータ線制御部２７と走査線制御部２８とに制御パルスを出力する制御パルス生成部２４と、基準クロックに同期し、所定期間中において制御パルスが変化するタイミングを設定するタイミング設定値に基づいてクロックの間隔が設定される間欠クロックを生成する間欠クロック生成部２３とを有するものである。【選択図】図１
2009015103.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動するデータ線制御部と走査線制御部とに制御パルスを出力する制御パルス生成部と、
基準クロックに同期し、所定期間中において前記制御パルスが変化するタイミングを設定するタイミング設定値に基づいてクロックの間隔が設定される間欠クロックを生成する間欠クロック生成部とを有する表示制御装置。
【請求項２】
前記表示制御装置は、さらに、前記タイミング設定値を記憶する第１の設定レジスタと、前記制御パルスが変化するタイミングと所定期間の間に入力される前記間欠クロックのクロック数との関係を記憶する第２の設定レジスタとを有することを特徴とする請求項１に記載の表示制御装置。
【請求項３】
前記タイミング設定値は、所定期間の間に入力される前記基準クロックのクロック数と、前記所定期間の間において前記制御パルスが変化するタイミングとの関係を規定する値であることを特徴とする請求項１又は２に記載の表示制御装置。
【請求項４】
前記基準クロックは、前記間欠クロックの周波数の２倍以上の周波数を有することを特徴とする請求項１乃至３のいずれか１項に記載の表示制御装置。
【請求項５】
前記第１、第２の設定レジスタは、外部から入力されるデータに基づき記憶する値が変更されることを特徴とする請求項２に記載の表示制御装置。
【請求項６】
前記制御パルスは、複数の制御信号を有し、前記複数の制御信号は、それぞれ前記間欠クロックに基づき信号レベルを変化させることを特徴とする請求項１に記載の表示制御装置。
【請求項７】
前記表示制御装置は、さらに外部から入力されるか、あるいは内部で生成される源クロックを分周して前記基準クロックを生成する基準クロック生成部と
前記基準クロック生成部の分周比の設定を記憶する制御レジスタとを有する請求項１に記載の表示制御装置。
【請求項８】
前記データ線制御部は、表示パネルにおいて行方向に配列される画素を駆動し、前記走査線制御部は、前記表示パネルにおいて列方向に配列される画素を駆動することを特徴とする請求項１に記載の表示制御装置。
【請求項９】
表示パネルを駆動するデータ線制御部と走査線駆動部とを制御パルスを用いて制御する表示制御装置の制御方法であって、
基準クロックに同期し、前記制御パルスが変化するタイミングを設定するタイミング設定値に基づいた間隔を有する間欠クロックを生成し、
前記間欠クロックに基づき前記制御パルスを生成する表示制御装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示制御装置及びその制御方法に関し、特に表示装置の制御タイミングに基づいた間欠クロックを用いて表示装置を制御する表示制御装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、表示装置としてＴＦＴ（Thin Film Transistor）等の表示パネル（液晶パネル）が多く用いられている。液晶パネルは薄型、軽量であるため、携帯機器においても多く用いられている。携帯機器に搭載される液晶パネルは、消費電力を低減するために、使用状態に応じて表示する画素数を変更することが行われる。そこで、液晶パネルの表示画素数を制御する表示制御装置の一例が特許文献１に開示されている。
【０００３】
特許文献１に開示されている従来の表示制御装置１０２のブロック図を図５に示す。表示制御装置１０２は、ＣＰＵ（中央演算装置）１０１とデータの送受信を行い、このデータに基づき液晶パネル１０３を制御する。液晶パネル１０３は、マトリックス状に画素が配置される。表示制御装置１０２は、データ線制御部１２７によって、行方向に配置される画素に階調信号を出力する。また、走査線制御部１２８によって、列方向に配置される画素を選択する。表示制御装置１０２は、液晶パネル１０３の画素列を選択し、選択した画素列毎に階調信号を与える。これによって、液晶パネル１０３は、画素列毎に画像の描画が行われ、全ての列についての描画が行われると液晶パネル１０３の全体に画像が表示される。ここで、１つの画素列の描画を行う期間を１走査期間と称し、画面全体の描画が行われる周期の逆数を１フレーム周波数と称する。
【０００４】
表示制御装置１０２は、基準クロック生成部１２３とタイミング生成部１２４との設定を変更することで、この１走査期間の長さと１フレーム周波数とを変更することが可能である。基準クロック生成部１２３は、外部から入力されるか、又は内部で生成する源クロックを分周することで生成される。基準クロック生成部１２３の分周比は、制御レジスタ１２２に記憶された値に基づき設定されるものであり、分周比を変更することで基準クロックの周波数を変更することが可能である。また、タイミング生成部１２４は、制御レジスタ１２２から１走査期間の基準クロック数、駆動画素列の数を受信し、これを基に１走査期間に同期したフレームパルス（垂直同期信号）Ｖｓｙｎｃ、ラインパルス（水平同期信号）Ｈｓｙｎｃ及び制御パルスを生成する。データ線制御部１２７と走査線制御部１２８とは、これらのパルス信号に基づき動作する。なお、制御パルスは、画素の制御可能期間を指定するゲートＥＮ信号、データ線のプリチャージ期間を指定するプリチャージ信号、赤階調の画素の制御可能期間を指定するＲＥＤ＿ＳＷ信号、緑階調の画素の制御可能期間を指定するＧＲＥＥＮ＿ＳＷ信号、青階調の画素の制御可能期間を指定するＢＬＵＥ＿ＳＷ信号を有している。
【０００５】
ここで、図６に表示制御装置１０２の動作のタイミングチャートを示し、この図を参照して表示制御装置１０２の動作について説明する。図６に示すタイミングチャートは、１フレーム周期の最初の１走査期間について示している。図６に示すように、表示制御装置１０２は、１走査期間の間にデータ線に対して、プリチャージ出力、赤階調信号（ＲＥＤ出力）、緑階調信号（ＧＲＥＥＮ出力）、青階調信号（ＢＬＵＥ出力）を行う。これらの出力は、プリチャージ信号、ＲＥＤ＿ＳＷ信号、ＧＲＥＥＮ＿ＳＷ信号、ＢＬＵＥ＿ＳＷ信号がハイレベルの期間で各画素に供給される。また、プリチャージ信号、ＲＥＤ＿ＳＷ信号、ＧＲＥＥＮ＿ＳＷ信号、ＢＬＵＥ＿ＳＷ信号の立ち下がり時点において、プリチャージ出力、ＲＥＤ出力、ＧＲＥＥＮ出力、ＢＬＵＥ出力の各電圧レベルは安定した電圧となっている。
【０００６】
図６に示す例に対して、１フレーム周波数は変更せずに、画素列の数を増やした場合のタイミングチャートを図７に示す。この場合、１走査期間の長さは短くなる。これに伴い、タイミング生成部１２４は、パルス信号が変化するタイミングと基準クロックのタイミングの関係を変更したパルス信号を生成する。このパルス信号は、ハイレベルである期間が図６に示す例よりも短くなる。しかし、各パルス信号のハイレベル期間が短くなるために、プリチャージ出力、ＲＥＤ出力、ＧＲＥＥＮ出力、ＢＬＵＥ出力の各電圧レベルが安定した電圧となる前に、プリチャージ信号、ＲＥＤ＿ＳＷ信号、ＧＲＥＥＮ＿ＳＷ信号、ＢＬＵＥ＿ＳＷ信号が立ち下がってしまう。そのため、各画素に的確な階調信号が供給できない問題が発生する。
【０００７】
そこで、このような場合、表示制御回路１０２は、基準クロックの周波数を高くし、タイミング生成部１２４が生成するパルス信号の制御タイミングの分解能を向上させる。この場合のタイミングチャートを図８に示す。図８に示すように、基準クロックの周波数を高くすることでパルス信号の制御タイミングの分解能が向上し、プリチャージ出力、ＲＥＤ出力、ＧＲＥＥＮ出力、ＢＬＵＥ出力の各電圧レベルは安定した電圧となった後に、プリチャージ信号、ＲＥＤ＿ＳＷ信号、ＧＲＥＥＮ＿ＳＷ信号、ＢＬＵＥ＿ＳＷ信号が立ち下がるタイミングとすることができる。
【０００８】
上記説明より、表示制御回路１０２は、１フレーム周期の間に制御する画素列の数に応じて基準クロックの周波数又は基準クロックとパルス信号が変化するタイミングとの関係を変更する。これによって、表示制御回路１０２は、液晶パネル１０３の表示状態に応じて最適な制御パルスを生成することが可能である。
【特許文献１】特開２００５−４３９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、近年では携帯機器に搭載される液晶パネルにおいても、高精細な画像を表示するために液晶パネルの画素数が増加している。これによって、１走査期間の長さは短くなっている。このような液晶パネルを従来の表示制御装置１０２で制御する場合、基準クロックの周波数を高めなければならない。つまり、表示制御装置１０２は、制御する液晶パネルが高精細であるほど基準クロックの周波数が高くなり、タイミング生成部１２４の消費電力が増大する問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかる表示制御装置は、表示パネルを駆動するデータ線制御部と走査線制御部とに制御パルスを出力する制御パルス生成部と、基準クロックに同期し、所定期間中において前記制御パルスが変化するタイミングを設定するタイミング設定値に基づいてクロックの間隔が設定される間欠クロックを生成する間欠クロック生成部とを有するものである。
【００１１】
本発明にかかる表示制御装置によれば、制御パルスが変化するタイミングを設定するタイミング設定値に基づいてクロックの間隔が設定される間欠クロックに基づき制御パルスが生成される。そのため、制御パルスを生成する制御パルス生成部の動作周波数は、基準クロックよりも周波数が低い間欠クロックの周波数となる。低い動作周波数で制御パルスを生成することができるため、本発明にかかる表示制御装置は、従来の表示制御装置よりも消費電力を削減することができる。また、制御パルス生成部を間欠クロックの周波数に基づき動作させることで、表示する画素列が増加した場合であっても、動作周波数の上昇に伴う消費電力の上昇を抑制することが可能である。
【００１２】
一方、本発明にかかる表示制御装置の制御方法は、表示パネルを駆動するデータ線制御部と走査線駆動部とを制御パルスを用いて制御する表示制御装置の制御方法であって、基準クロックに同期し、前記制御パルスが変化するタイミングを設定するタイミング設定値に基づいた間隔を有する間欠クロックを生成し、前記間欠クロックに基づき前記制御パルスを生成するものである。
【００１３】
本発明にかかる表示制御装置の制御方法によれば、制御パルスを基準クロックよりも周波数が低い間欠クロックに基づき生成することができる。これによって、本発明にかかる表示制御装置は、従来の表示制御装置よりも少ない消費電力で制御パルスを生成することが可能である。また、制御パルスを間欠クロックに基づき生成することで、表示する画素列が増加した場合であっても、動作周波数の上昇に伴う消費電力の上昇を抑制することが可能である。
【発明の効果】
【００１４】
本発明の表示制御装置及びその制御方法によれば、少ない消費電力でデータ線制御部と走査線制御部とを制御する制御パルスを生成することが可能である。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる表示システムを図１に示す。表示システムは、ＣＰＵ（中央演算装置）１、表示制御装置２、表示パネル（液晶パネル）３を有している。ＣＰＵ１は、例えば液晶パネル３に表示する画像の処理と画像データの生成を行う。表示制御装置２は、本発明にかかる表示制御装置であって、ＣＰＵから送信される画像データに基づき液晶パネル３を制御する。液晶パネル３は、例えばＴＦＴ（Thin Film Transistor）等の液晶パネルであって、格子状に配列された画素を有している。
【００１６】
この画素は、例えば１つの画素に赤色成分の表示を行う赤画素、緑色成分の表示を行う緑画素、青色成分の表示を行う青画素を有している。液晶パネル３は、赤・緑・青の各画素を画像データによって設定される階調に応じて発光させることで１つの画素を表示する。また、この画素は、列毎に同一の走査線が接続されており、列毎に導通状態が制御される。また、行毎に同一のデータ線が接続されており、行毎に画像データに応じた階調信号が与えられる。なお、以下の説明では、１つの画素列の描画を行う所定期間を１走査期間と称し、画面全体の描画が行われる周期の逆数を１フレーム周波数と称する。
【００１７】
表示制御装置２について詳細に説明する。表示制御装置２は、システムインタフェース２０、制御レジスタ２１ａ、第１の設定レジスタ（例えば、クロック間隔設定レジスタ）２１ｂ、第２の設定レジスタ（例えば、制御パルスタイミング設定レジスタ）２１ｃ、基準クロック生成部２２、間欠クロック生成部２３、制御パルス生成部２４、アドレスデコーダ２５、表示メモリ２６、データ線制御部２７、走査線制御部２８、駆動電圧生成部２９を有している。
【００１８】
システムインタフェース２０は、ＣＰＵ１に搭載されるシステムインタフェース１２と接続されており、ＣＰＵ１と表示制御装置２との間のデータの送受信を行う。制御レジスタ２１ａは、基準クロック生成部２２におけるクロックの分周比を記憶する。クロック間隔設定レジスタ２１ｂは、間欠クロック生成部２３が生成する間欠クロックのクロック間隔を設定するタイミング設定値と１走査期間中に間欠クロック生成部２３に入力される基準クロックの数（１走査期間クロック数）とを記憶する。制御パルスタイミング設定レジスタ２１ｃは、制御パルス生成部２４が生成する制御パルスが変化するタイミングと制御パルス生成部２４に入力される間欠クロックとの関係を記憶する。
【００１９】
基準クロック生成部２２は、外部から入力される、あるいは内部で生成される源クロックから表示制御装置２の内部で使用される基準クロックを生成する。基準クロックは、例えば源クロックを分周したクロックである。この分周比は制御レジスタ２１ａに記憶される。間欠クロック生成部２３は、基準クロックに同期し、クロック間隔設定レジスタ２１ｂに記憶されたタイミング設定値によって設定されるクロック間隔を有する間欠クロックを生成する。間欠クロック生成部２３の詳細については後述する。
【００２０】
制御パルス生成部２４は、間欠クロックに基づき制御パルスを生成する。制御パルスは、データ線制御部２７と走査線制御部２８とに供給される。データ線制御部２７と走査線制御部は、制御パルスに基づいたタイミングで液晶パネル３を制御する。制御パルスの詳細については後述する。
【００２１】
また、制御パルス生成部２４は、表示メモリの書込みアドレス及び読出しアドレスを生成し、アドレスデコーダ２５に出力する。アドレスデコーダ２５は、書込みアドレスをデコードして、表示メモリ２６において外部から入力される表示データが記憶させるアドレスを指定する。また、アドレスデコーダ２５は、読出しアドレスをデコードして表示メモリ２６に記憶された表示データのうちデータ線制御部２７に出力する表示データを指定する。表示メモリ２６は、液晶パネル３に表示する表示データを記憶するメモリである。
【００２２】
データ線制御部２７は、表示メモリから入力される表示データに基づき、液晶パネル３のデータ線を駆動する階調信号（例えば、階調電圧）を出力する。階調電圧は、例えば赤・緑・青の色要素ごとに生成され、液晶パネル３の１つの画素列を駆動する所定期間（以降、この時間を１走査時間と称す）の間に色要素に対応した画素にそれぞれ与えられる。各画素に階調信号を供給するタイミングは、制御パルスに基づき行われる。なお、データ線制御部２７は、駆動電圧生成部２９で生成される電圧に基づき動作する。
【００２３】
走査線制御部２８は、制御パルスに基づいたタイミングで、液晶パネルの画素列を制御する。このとき、走査線制御部２８は、例えば画素のスイッチの導通状態を制御する。なお、走査線制御部２８は、駆動電圧生成部２９で生成される電圧に基づき動作する。データ線制御部２７及び走査線制御部２８と制御パルスとの関係についての詳細は後述する。
【００２４】
駆動電圧生成部２９は、例えば外部から入力される電源電圧を昇圧して、データ線制御部２７及び走査線制御部２８が液晶パネル３を駆動するのに十分な電圧を生成する。駆動電圧生成部２９は、例えばチャージポンプ回路などの昇圧回路であって、複数の電圧を生成することができる。
【００２５】
ここで、間欠クロック生成部２３について詳細に説明する。間欠クロック生成部２３の回路図を図２に示す。図２に示すように間欠クロック生成部２３は、カウンタ回路４０、比較回路Ａ１〜Ａｎ、ＯＲ回路４１、間欠クロック生成回路４２を有している。また、間欠クロック生成部２３には、タイミング設定値として、例えば１走査期間クロック数、タイミング設定ＴＳ１〜ＴＳｎが入力されている。
【００２６】
カウンタ回路４０は、基準クロックのクロック数をカウントして、そのカウント値を出力する。また、カウンタ回路４０は、基準クロックのカウント値が１走査期間クロック数に達した場合、カウント値をリセットする。比較回路Ａ１〜Ａｎには、それぞれタイミング設定ＴＳ１〜ＴＳｎが入力されている。比較回路Ａ１〜Ａｎは、カウンタ回路４０から出力されるカウント値とタイミング設定とを比較し、カウント値とタイミング設定とが同じ値になった場合に「１」を出力する。ここで、比較回路Ａｎ及びタイミング設定ＴＳｎのｎは、例えば１走査期間の間に制御パルスの信号レベルが変化する回数と同じ値である。タイミング設定ＴＳ１〜ＴＳｎは、それぞれ制御パルスが変化するタイミングに対応づけられた値が設定されている。例えば、１走査期間の間に入力される基準クロックのクロック数がｍ個であった場合、このｍ個の基準クロックのうち何番目のクロックで間欠クロックを出力するかが設定される。
【００２７】
ＯＲ回路４１は、論理和回路であって、比較回路Ａ１〜Ａｎの出力の論理和を出力する。この出力はＡＬＬ信号として間欠クロック生成回路４２に送信される。間欠クロック生成回路４２は、基準クロックの立ち上がりに応じてＡＬＬ信号の信号レベルを保持して、出力する。この間欠クロック生成回路４２の出力が間欠クロックとなる。なお、間欠クロック生成回路４２は、例えばＤ型フリップフロップで構成される。
【００２８】
間欠クロック生成回路４２の動作について説明する。間欠クロック生成回路４２の動作のタイミングチャートを図３に示す。図３のタイミングチャートは、１走査期間における間欠クロック生成部２３の動作について示したものである。この例においては、１走査期間の間に７２個の基準クロックが入力されており、タイミング設定値ＴＳ１は１、タイミング設定値ＴＳ２は５、タイミング設定値ＴＳｎ−１は６７、タイミング設定値ＴＳｎは６９である。ここでタイミング設定値ＴＳ３〜ＴＳｎ−２が入力される比較回路Ａ３〜Ａｎ−２の出力については省略している。
【００２９】
まず、タイミングＴ１０で１走査期間における１番目の基準クロックが入力されると、カウンタ回路４０がカウント値「１」を出力する。このカウント値「１」が出力されると若干の遅延を持ってタイミング設定値ＴＳ１＝１となる比較回路Ａ１の出力がハイレベルとなる。また、比較回路Ａ１の出力変化に応じてＯＲ回路４１の出力もハイレベルとなる。このＯＲ回路４１の出力は、タイミングＴ１１で入力される２番目の基準クロックで間欠クロック生成回路４２に取り込まれる。これによって、間欠クロックはハイレベルとなる。
【００３０】
また、タイミングＴ１１で２番目の基準クロックが入力されるとカウンタ回路４０の出力は「２」となるため、比較回路Ａ１〜Ａｎ−１の出力は全てロウレベルとなる。これによってＯＲ回路４１の出力はロウレベルとなり、３番目の基準クロックが入力されると間欠クロックはロウレベルとなる。
【００３１】
このように、間欠クロック生成部２３は、１走査期間の間に入力される基準クロックの数をカウントし、カウント値とタイミング設定値とが一致した場合に生成されるＡＬＬ信号のハイレベルを基準クロックに基づき保持する。つまり、間欠クロック生成部２３は、基準クロックに同期し、タイミング設定値に基づきクロックハイレベル出力タイミング（あるいは、クロック間隔）が設定される間欠クロックを生成する。また、タイミング設定値は、間欠クロックのクロック間隔を設定するものである。このタイミング設定値を変更することによって、生成するクロックの個数と間欠クロック生成部２３が出力する間欠クロックのクロックハイレベル出力タイミングを変更することができる。
【００３２】
間欠クロック生成回路４２が生成する間欠クロックに基づいた制御パルス生成部２４、データ線制御部２７、走査線制御部２８の動作について説明する。図４に制御パルス生成部２４、データ線制御部２７、走査線制御部２８の動作のタイミングチャートを示す。図４に示すように、制御パルス生成部２４は、１走査期間における間欠クロックのクロック数をカウントしており、このカウント値に応じて制御パルスの立ち上げと立ち下げとを行う。本実施の形態では、制御パルス生成部２４は、制御パルスとして垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ゲートＥＮ信号、プリチャージ制御信号、ＲＥＤ＿ＳＷ制御信号、ＧＲＥＥＮ＿ＳＷ制御信号、ＢＬＵＥ＿ＳＷ制御信号を有している。また、データ線制御部２７は、画素に与える階調信号であるデータ線出力を行う。
【００３３】
垂直同期信号Ｖｓｙｎｃは、液晶パネル３の画素列のうち１列目の画素列の走査を指定する信号である。垂直同期信号Ｖｓｙｎｃのハイレベルが入力されると走査線制御部は１列目の画素列を選択する。水平同期信号Ｈｓｙｎｃは、走査線制御部２８が選択する画素列を変更する信号である。水平同期信号Ｈｓｙｎｃがハイレベルとなると、走査線制御部２８は、次段の画素列を選択する。なお、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとがともに入力される場合、走査線制御部２８は、１列目の画素列を選択する。
【００３４】
ゲートＥＮ信号は、画素のスイッチの導通状態が制御可能である期間を指定する信号である。ゲートＥＮ信号がハイレベルの期間であれば、データ線制御部２７と走査線制御部２８は、画素を制御することが可能である。プリチャージ制御信号は、画素に接続されるデータ線の電位をプリチャージ電圧にリセットする期間を指定する。プリチャージ制御信号がハイレベルの期間は、データ線制御部２７は、データ線にプリチャージ電圧を出力する。また、走査線制御部２８は、データ線制御部からプリチャージ電圧が供給される配線とデータ線との間にあるスイッチを導通状態とし、データ線にプリチャージ電圧が伝達されるようにする。
【００３５】
ＲＥＤ＿ＳＷ制御信号は、赤画素に赤の階調信号（ＲＥＤ出力）を供給する期間を指定する。ＲＥＤ＿ＳＷ制御信号がハイレベルの期間に、データ線制御部２７は、データ線に赤の階調信号を出力する。また、走査線制御部２８は、赤画素とデータ線との間のスイッチを導通状態とする。ＧＲＥＥＮ＿ＳＷ制御信号は、緑画素に緑の階調信号（ＧＲＥＥＮ出力）を供給する期間を指定する。ＧＲＥＥＮ＿ＳＷ制御信号がハイレベルの期間に、データ線制御部２７は、データ線に緑の階調信号を出力する。また、走査線制御部２８は、緑画素とデータ線との間のスイッチを導通状態とする。ＢＬＵＥ＿ＳＷ制御信号は、赤画素に青の階調信号（ＢＬＵＥ出力）を供給する期間を指定する。ＢＬＵＥ＿ＳＷ制御信号がハイレベルの期間に、データ線制御部２７は、データ線に青の階調信号を出力する。また、走査線制御部２８は、青画素とデータ線との間のスイッチを導通状態とする。
【００３６】
図４に示すように、制御パルスは、間欠クロックのカウント値に基づいて変化する。制御パルスタイミング設定レジスタには、何番目の間欠クロックでどの信号を変化させるかのタイミング情報が記憶されている。制御パルス生成部２４は、このタイミング情報に応じて制御パルスのそれぞれを制御する。
【００３７】
図４に示す例では、垂直同期信号Ｖｓｙｎｃは、間欠クロックのカウント値が２となった場合に立ち上がり、５となった場合に立ち下がる。水平同期信号Ｈｓｙｎｃは、間欠クロックのカウント値が３となった場合に立ち上がり、４となった場合に立ち下がる。ゲートＥＮ信号は、間欠クロックのカウント値が６となった場合に立ち上がり、１５となった場合に立ち下がる。プリチャージ制御信号は、間欠クロックのカウント値が７となった場合に立ち上がり、８となった場合に立ち下がる。ＲＥＤ＿ＳＷ制御信号は、間欠クロックのカウント値が９となった場合に立ち上がり、１０となった場合に立ち下がる。ＧＲＥＥＮ＿ＳＷ制御信号は、間欠クロックのカウント値が１１となった場合に立ち上がり、１２となった場合に立ち下がる。ＢＬＵＥ＿ＳＷ制御信号は、間欠クロックのカウント値が１３となった場合に立ち上がり、１４となった場合に立ち下がる。
【００３８】
つまり、クロック間隔設定レジスタ２１ｂに記憶されているタイミング設定値は、１走査期間において制御パルスが変化するタイミングに相当するタイミングが設定される。また、このタイミング設定値の値を変更することで制御パルスが変化するタイミングは任意に設定することができる。
【００３９】
上記説明より、実施の形態１にかかる表示制御装置２は、間欠クロック生成部２３が基準クロックよりもクロック数が少ない間欠クロックを生成する。そして、この間欠クロックに基づき制御パルス生成部２４が制御パルスを生成する。つまり、実施の形態１にかかる制御パルス生成部２４は、周波数の低い間欠クロックに基づいて制御パルスを生成するため、消費電力を従来のタイミング生成部１２４よりも低減することができる。消費電力は、一般的に回路を構成する素子数とクロックの振幅とクロックの周波数との積によって求まる。例えば、本実施の形態にかかる制御パルス生成部２４と従来のタイミング生成部１２４とがほぼ同じ素子数であって、同じ振幅のクロック信号を用いていた場合、本実施の形態の制御パルス生成部２４に入力される間欠クロックは、基準クロックの１５／７２（１走査期間中に出力される間欠クロックのクロック数／１走査期間中に入力される基準クロックのクロック数）の周波数であるため、本実施の形態の制御パルス生成部２４の消費電力は、従来のタイミング生成部１２４の５／２４に低減される。
【００４０】
また、表示する画素列が１．５倍となり、基準クロックの周波数が２倍の周波数となった場合、従来のタイミング生成部１２４では単純に消費電力は２倍となる。しかしながら、本実施の形態の制御パルス生成部２４は、１走査期間に入力される間欠クロックは変化せずに、１フレーム期間中の１走査期間の数が増加するだけであるため、消費電力は増加した画素列分のみとなる。つまり、この場合の本実施の形態の制御パルス生成部２４の消費電力は、画素列が増加しない場合の１．５倍である。
【００４１】
なお、本実施の形態にかかる間欠クロック生成部２３は、基準クロックに基づき動作しているため、基準クロックの周波数の増加に伴い消費電力が増加する。しかしながら、基準クロックに基づき動作する回路は、カウンタ回路４０と間欠クロック生成回路４２のみであるため、回路規模はきわめて小さい。そのため、基準クロックの周波数の増加に伴う間欠クロック生成部２３の消費電力の増加量はきわめて小さい。
【００４２】
従って、本実施の形態にかかる表示制御装置２よれば、間欠クロックを使用することによる制御パルス生成部２４の低消費電力化に加え、表示する画素列に応じて増加する消費電力を低減することが可能である。
【００４３】
一方、間欠パルスのタイミングを設定するタイミング設定値及び制御パルスのタイミングを設定する設定値は、外部から変更することが可能である。つまり、液晶パネル３の表示状態に応じた設定値を外部から適宜変更することが可能である。これによって、液晶パネル３の表示状態に応じて最適なクロック状態を設定することで消費電力の削減を適切に行うことが可能である。
【００４４】
なお、上記説明では説明しなかったが、間欠クロック生成部２３に入力するタイミング設定値は、連続した基準クロックのカウント値に対して設定しないことが好ましい。連続した基準クロックのカウント値に対してタイミング設定値が設定された場合、間欠クロックと間欠クロックとの間のロウレベル期間がなくなる。このような状態が発生すると、制御パルス生成部２４は必要なタイミングを生成できないため、表示データを正しく表示できない問題がある。この問題を回避するために、１走査期間に入力される基準クロックのクロック数を、タイミング設定値の個数の２倍以上とし、タイミング設定値を連続した基準クロックのカウント値に対して設定しないようにする。これらの回避策は、例えば、ファームウェアのようなソフトウェアで行っても良いし、ＣＰＵ等で生成したタイミング設定値にこのような状況が発生した場合にエラー処理を行うようにしてもよい。また、クロック間隔設定レジスタ２１ｂのレジスタのうち偶数番目のレジスタのみにタイミング設定値を記憶することで、連続した基準クロックのカウント値に対してタイミング設定値が設定されることを防ぐことも可能である。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、制御パルス生成部が生成する制御信号は、上記嫉視の形態の信号に限られたものではなく、システムあるいは液晶パネルに応じて変更することが可能である。
【図面の簡単な説明】
【００４６】
【図１】実施の形態１にかかる表示制御装置のブロック図である。
【図２】実施の形態１にかかる間欠クロック生成部の回路図である。
【図３】実施の形態１にかかる間欠クロック生成部の動作のタイミングチャートである。
【図４】実施の形態１にかかる表示制御装置の動作のタイミングチャートである。
【図５】従来の表示制御装置のブロック図である。
【図６】従来の表示制御装置動作を示すタイミングチャートである。
【図７】従来の表示制御装置動作を示すタイミングチャートである。
【図８】従来の表示制御装置動作を示すタイミングチャートである。
【符号の説明】
【００４７】
１    ＣＰＵ
２    表示制御装置
３    液晶パネル
１０    ＭＰＵ
１１    メモリ
１２、２０    システムインタフェース
２１ａ    制御レジスタ
２１ｂ    クロック間隔設定レジスタ
２１ｃ    制御パルスタイミング設定レジスタ
２２    基準クロック生成部
２３    間欠クロック生成部
２４    制御パルス生成部
２５    アドレスデコーダ
２６    表示メモリ
２７    データ線制御部
２８    走査線制御部
２９    駆動電圧生成部
４０    カウンタ回路
４１    ＯＲ回路
４２    間欠クロック生成回路
Ａ１〜Ａｎ    比較回路
【図１】
2009015103.tif 000003
【図２】
2009015103.tif 000004
【図３】
2009015103.tif 000005
【図４】
2009015103.tif 000006
【図５】
2009015103.tif 000007
【図６】
2009015103.tif 000008
【図７】
2009015103.tif 000009
【図８】
2009015103.tif 000010