(57)【要約】【課題】大きなバッファや大きな比較回路を不要とすることができるメッセージ送信回路等を提供する。【解決手段】メッセージ送信回路１は、バッファ部２と、送信部３と、を含む。バッファ部２は、送信要求信号を記憶するための送信要求信号受付バッファ２ａと、送信データを記憶するための送信データ受付バッファ２ｂと、を含み、送信要求信号受付バッファ２ａに記憶されている送信要求信号の内から優先度が最も高い送信要求信号を判定し、送信データ受付バッファ２ｂに記憶されている送信データの内の優先度が最も高い送信要求信号に対応する送信データを送信部３に出力するとともに、優先度が最も高い送信要求信号に対応する識別子を生成して送信部３に出力する。送信部３は、バッファ部２から出力される識別子及び送信データを含むメッセージの送信を実施する。【選択図】図１
2009278394.tif 000002
【特許請求の範囲】
【請求項１】
識別子及び送信データを含むメッセージを送信するための回路であって、
１つ又は複数のメッセージ送信要因回路から１つ又は複数のメッセージ送信の要求を受け付けてバッファリングするためのバッファ手段と、
前記バッファ手段から出力される信号に基づいてメッセージの送信を実施するための送信手段と、
を含み、
前記バッファ手段が、
前記１つ又は複数のメッセージ送信要因回路から入力される１つ又は複数の送信要求信号を記憶するための送信要求信号記憶手段と、
前記１つ又は複数のメッセージ送信要因回路から入力され、前記１つ又は複数の送信要求信号にそれぞれ対応する１つ又は複数の送信データを記憶するための送信データ記憶手段と、
を含み、
前記送信要求信号記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定し、前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の優先度が最も高い前記送信要求信号に対応する前記送信データを前記送信手段に出力するとともに、優先度が最も高い前記送信要求信号に対応する識別子を生成して前記送信手段に出力し、
前記送信手段が、
前記バッファ手段から出力される前記識別子及び前記送信データを含むメッセージの送信を実施する、メッセージ送信回路。
【請求項２】
請求項１において、
前記バッファ手段が、
前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定し、優先度が最も高い前記送信要求信号を表す判定信号を出力するための優先度判定手段と、
前記判定信号に基づいて、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内の優先度が最も高い前記送信要求信号を消去し、前記１つ又は複数のメッセージ送信要因回路によって前記１つ又は複数の送信要求信号がアサートされた場合に、アサートされた前記送信要求信号を前記送信要求信号記憶手段に記憶させるための送信要求信号記憶制御手段と、
前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の前記判定信号によって表される優先度が最も高い前記送信要求信号に対応する前記送信データを選択するための送信データ選択手段と、
前記判定信号に基づいて、前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の優先度が最も高い前記送信要求信号に対応する前記送信データを消去し、前記１つ又は複数のメッセージ送信要因回路によって前記１つ又は複数の送信データがアサートされた場合に、アサートされた前記送信データを前記送信データ記憶手段に記憶させるための送信データ記憶制御手段と、
前記判定信号に基づいて前記識別子を生成するための識別子生成手段と、
前記送信要求記憶手段に前記１つ又は複数の送信要求信号が記憶された場合に、前記識別子生成手段によって生成された前記識別子及び前記送信データ選択手段によって選択された前記送信データを含む前記メッセージの送信を前記送信手段に実施させるための制御信号を出力する制御手段と、
を更に含む、メッセージ送信回路。
【請求項３】
請求項２において、
前記１つ又は複数の送信要求信号の各々が１ビット幅であり、
前記送信要求信号記憶制御手段が、前記１つ又は複数の送信要求信号を優先度順に配列して前記送信要求信号記憶手段に記憶させ、
前記優先度判定手段が、前記送信要求信号記憶手段に記憶されている前記１つ又は複数の送信要求信号を配列順に調べることにより、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定する、メッセージ送信回路。
【請求項４】
請求項２又は３において、
前記制御手段が、前記識別子生成手段によって生成された前記識別子に応じた長さのメッセージの送信を前記送信手段に実施させる、メッセージ送信回路。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記識別子生成手段が、前記判定信号に基づいて前記識別子及び当該識別子に応じた固定値を生成し、
前記送信手段が、前記識別子生成手段によって生成された前記識別子及び前記固定値並びに前記送信データ選択手段によって選択された前記送信データを含む前記メッセージの送信を実施する、メッセージ送信回路。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記優先度判定手段が、前記送信要求記憶手段に優先度順に配列して記憶されている前記１つ又は複数の送信要求信号の内の優先度が最も高い前記送信要求信号に該当するビットを１とし、他のビットを０とした前記判定信号を出力し、
前記送信要求信号記憶制御手段が、
前記判定信号を反転する反転回路と、
１つ又は複数の論理積演算回路と、
１つ又は複数の論理和演算回路と、
を含み、
前記１つ又は複数の論理積演算回路の第１の入力端子には、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号が１ビットずつに分離されて入力され、前記１つ又は複数の論理積演算回路の第２の入力端子には、前記反転回路から出力される信号が１ビットずつに分離されて入力され、
前記１つ又は複数の論理和演算回路の第１の入力端子には、前記１つ又は複数の論理積演算回路の出力信号がそれぞれ入力され、前記１つ又は複数の論理和演算回路の第２の入力端子には、前記１つ又は複数のメッセージ送信要因回路からの前記１つ又は複数の送信要求信号がそれぞれ入力され、前記１つ又は複数の論理和演算回路の出力信号は、前記送信要求信号記憶手段に記憶される、メッセージ送信回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のメッセージ送信回路を含む、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、識別子及び送信データを含むメッセージを送信するためのメッセージ送信回路及び半導体集積回路に関する。
【背景技術】
【０００２】
複数の回路間（例えば、ホストＣＰＵとペリフェラルＩＣとの間等）における情報のやり取りに、ＩＤ（識別子）と送信データ（メッセージ内容）を含むメッセージが利用されている。このようなメッセージが利用される場合、従来は、メッセージ送信側の回路において、送信するメッセージのＩＤと送信データ（メッセージ内容）を分離することなくバッファ内に格納していた。そのため、複数のメッセージの送信要求が同時に発生した場合に、優先度が高いメッセージから送信を実施するために、各メッセージに含まれている複数ビットのＩＤを比較する必要があった。
【０００３】
しかしながら、組み込みシステムに利用されるＩＣ等において、ＩＤを含むメッセージ全体を格納する大きなバッファや、複数ビットのＩＤ同士を比較する大きな比較回路を実装することは困難であった。
【０００４】
関連する技術として、下記の特許文献１、２には、メッセージのＩＤと内容を分離することなくバッファ内に格納する技術が掲載されている。
【０００５】
【特許文献１】特開昭６１−１９５４５３号公報
【特許文献２】特開２００４−１５５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ＩＤを含むメッセージ全体を格納する大きなバッファを不要とし、複数ビットのＩＤ同士を比較する大きな比較回路を不要とすることができるメッセージ送信回路及び半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、
識別子及び送信データを含むメッセージを送信するための回路であって、
１つ又は複数のメッセージ送信要因回路から１つ又は複数のメッセージ送信の要求を受け付けてバッファリングするためのバッファ手段と、
前記バッファ手段から出力される信号に基づいてメッセージの送信を実施するための送信手段と、
を含み、
前記バッファ手段が、
前記１つ又は複数のメッセージ送信要因回路から入力される１つ又は複数の送信要求信号を記憶するための送信要求信号記憶手段と、
前記１つ又は複数のメッセージ送信要因回路から入力され、前記１つ又は複数の送信要求信号にそれぞれ対応する１つ又は複数の送信データを記憶するための送信データ記憶手段と、
を含み、
前記送信要求信号記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定し、前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の前記優先度が最も高い前記送信要求信号に対応する前記送信データを前記送信手段に出力するとともに、前記優先度が最も高い前記送信要求信号に対応する識別子を生成して前記送信手段に出力し、
前記送信手段が、
前記バッファ手段から出力される前記識別子及び前記送信データを含むメッセージの送信を実施する、メッセージ送信回路に関係する。
【０００８】
本発明によれば、複数ビットのＩＤをバッファリングする必要をなくすことができ、バッファ容量を小さくすることができるようになる。また、複数ビットのＩＤを比較する大きな比較回路を不要とすることができるようになる。
【０００９】
また本発明に係るメッセージ送信回路では、
前記バッファ手段が、
前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定し、優先度が最も高い前記送信要求信号を表す判定信号を出力するための優先度判定手段と、
前記判定信号に基づいて、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内の優先度が最も高い前記送信要求信号を消去し、前記１つ又は複数のメッセージ送信要因回路によって前記１つ又は複数の送信要求信号がアサートされた場合に、アサートされた前記送信要求信号を前記送信要求信号記憶手段に記憶させるための送信要求信号記憶制御手段と、
前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の前記判定信号によって表される優先度が最も高い前記送信要求信号に対応する前記送信データを選択するための送信データ選択手段と、
前記判定信号に基づいて、前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の優先度が最も高い前記送信要求信号に対応する前記送信データを消去し、前記１つ又は複数のメッセージ送信要因回路によって前記１つ又は複数の送信データがアサートされた場合に、アサートされた前記送信データを前記送信データ記憶手段に記憶させるための送信データ記憶制御手段と、
前記判定信号に基づいて前記識別子を生成するための識別子生成手段と、
前記送信要求記憶手段に前記１つ又は複数の送信要求信号が記憶された場合に、前記識別子生成手段によって生成された前記識別子及び前記送信データ選択手段によって選択された前記送信データを含む前記メッセージの送信を前記送信手段に実施させるための制御信号を出力する制御手段と、
を更に含むようにすることができる。
【００１０】
また本発明に係るメッセージ送信回路では、
前記１つ又は複数の送信要求信号の各々が１ビット幅であり、
前記送信要求信号記憶制御手段が、前記１つ又は複数の送信要求信号を優先度順に配列して前記送信要求信号記憶手段に記憶させ、
前記優先度判定手段が、前記送信要求信号記憶手段に記憶されている前記１つ又は複数の送信要求信号を配列順に調べることにより、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定することができる。
【００１１】
また本発明に係るメッセージ送信回路では、
前記制御手段が、前記識別子生成手段によって生成された前記識別子に応じた長さのメッセージの送信を前記送信手段に実施させることができる。
【００１２】
また本発明に係るメッセージ送信回路では、
前記識別子生成手段が、前記判定信号に基づいて前記識別子及び当該識別子に応じた固定値を生成し、
前記送信手段が、前記識別子生成手段によって生成された前記識別子及び前記固定値並びに前記送信データ選択手段によって選択された前記送信データを含む前記メッセージの送信を実施することができる。
【００１３】
また本発明に係るメッセージ送信回路では、
前記優先度判定手段が、前記送信要求記憶手段に優先度順に配列して記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号に該当するビットを１とし、他のビットを０とした前記判定信号を出力し、
前記送信要求信号記憶制御手段が、
前記判定信号を反転する反転回路と、
１つ又は複数の論理積演算回路と、
１つ又は複数の論理和演算回路と、
を含み、
前記１つ又は複数の論理積演算回路の第１の入力端子には、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号が１ビットずつに分離されて入力され、前記１つ又は複数の論理積演算回路の第２の入力端子には、前記反転回路から出力される信号が１ビットずつに分離されて入力され、
前記１つ又は複数の論理和演算回路の第１の入力端子には、前記１つ又は複数の論理積演算回路の出力信号がそれぞれ入力され、前記１つ又は複数の論理和演算回路の第２の入力端子には、前記１つ又は複数のメッセージ送信要因回路からの前記１つ又は複数の送信要求信号がそれぞれ入力され、前記１つ又は複数の論理和演算回路の出力信号は、前記送信要求信号記憶手段に記憶されるようにすることができる。
【００１４】
また本発明は、
本発明に係るメッセージ送信回路を含む、半導体集積回路に関係する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。また同一の構成要素には同一の参照番号を付して説明を省略する。
【００１６】
図１は、本発明の一実施形態に係るメッセージ送信回路の機能ブロックの一例を示す図である。このメッセージ送信回路１は、バッファ部２（広義には、バッファ手段）と送信部３（広義には、送信手段）と、を含むことができる。このメッセージ送信回路１は、半導体集積回路にすることができる。
【００１７】
バッファ部２は、前段の複数（ここでは、ｎ個とする。）のメッセージ送信要因回路（図示せず）からそれぞれ入力される送信要求信号ＩＤ＿１〜ＩＤ＿ｎ（ここでは、それぞれ１ビット幅とする。）を受け付けてバッファリングするための送信要求信号受付バッファ２ａ（広義には、送信要求信号記憶手段）と、複数のメッセージ送信要因回路から送信要求信号ＩＤ＿１〜ＩＤ＿ｎにそれぞれ対応して入力される送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎ（ここでは、それぞれ１６ビット幅とする。）を受け付けてバッファリングするための送信データ（メッセージ内容）受付バッファ２ｂ（広義には、送信データ記憶手段）と、を含む。そして、バッファ部２は、送信要求信号受付バッファ２ａにバッファリングされている送信要求信号の内から優先度が最も高い送信要求信号を判定し、送信データ（メッセージ内容）受付バッファ２ｂにバッファリングされている送信データの内の優先度が最も高い送信要求信号に対応する送信データを送信部３に出力するとともに、優先度が最も高い送信要求信号に対応する識別子を送信部に出力する。
【００１８】
なお、前段の１つのメッセージ送信要因回路が１つのメッセージ送信要求を行うようにしても良いし、前段の１つのメッセージ送信要因回路が複数のメッセージ送信要求を行うようにしても良い。また、本実施形態では、送信要求信号ＩＤ＿１〜ＩＤ＿ｎの優先度（優先順位）は、（高）ＩＤ＿１＞ＩＤ＿２＞・・・＞ＩＤ＿ｎ（低）であるものとし、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、優先度順に配列されて送信要求信号受付バッファ２ａにバッファリングされるものとする。また、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、送信要求発生時に１サイクル（１クロックサイクル）期間ハイレベルにアサートされるものとする。
【００１９】
送信部３は、バッファ部２から出力される識別子及び送信データ（メッセージ内容）を含むメッセージを後段の回路（図示せず）に送信する。なお、送信部３が、メッセージを後段の回路にシリアル送信するようにしても良いし、パラレル送信するようにしても良い。
【００２０】
図２は、図１のメッセージ送信回路１の回路構成の一例を示す図である。
【００２１】
メッセージ送信回路１のバッファ部２は、送信要求信号受付バッファ２ａと、送信データ（メッセージ内容）受付バッファ２ｂと、優先度判定回路２１（広義には、優先度判定手段）と、マスク回路２２（広義には、反転回路）と、送信要求信号受付バッファセット・クリア回路２３と、送信データ（メッセージ内容）受付バッファセット・クリア回路２４と、送信データ（メッセージ内容）選択回路２５（広義には、送信データ選択手段）と、送信データ（メッセージ内容）バッファ２６と、送信要求バッファ２７と、ＩＤ（識別子）生成回路２８（広義には、識別子生成手段）と、送信要求信号受付検出回路２９と、ステートマシン３０と、を含む。これらの回路は、所定のクロック信号に同期して動作する。なお、マスク回路２２及び送信要求信号受付バッファセット・クリア回路２３が、広義には送信要求信号記憶制御手段に相当し、マスク回路２２及び送信データ（メッセージ内容）受付バッファセット・クリア回路２４が、広義には送信データ記憶制御手段に相当する。また、送信要求信号受付検出回路２９及びステートマシン３０が、広義には制御手段に相当する。
【００２２】
送信要求信号受付バッファ２ａは、送信要求信号ＩＤ＿１〜ＩＤ＿ｎに対応して（１×ｎ）ビットの記憶容量を有している。後述するように、送信要求信号ＩＤ＿１〜ＩＤ＿ｎがアサートされたときに、送信要求信号受付バッファ２ａの（１×ｎ）ビットの内のアサートされた送信要求信号に対応するビットが、送信要求信号受付バッファセット・クリア回路２３によって「１」にセットされる。
【００２３】
優先度判定回路２１は、送信要求信号受付バッファ２ａに記憶されている（１×ｎ）ビット幅の送信要求信号の内の優先度が最も高い送信要求信号を判定する。本実施形態においては、先に説明したように、送信要求信号ＩＤ＿１〜ＩＤ＿ｎの優先度は、ＩＤ＿１＞ＩＤ＿２＞・・・＞ＩＤ＿ｎであり、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、優先度順に配列されて送信要求信号受付バッファ２ａに記憶されている。そのため、優先度判定回路２１は、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号を上位側（ＭＳＢ側）から１ビットずつ順次調べ、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号の内の「１」にセットされているビットの内で最も上位側（ＭＳＢ側）のビットを優先度が最も高い送信要求信号として判定する。そして、優先度判定回路２１は、当該ビットだけを「１」とし他の全てのビットを「０」とした（１×ｎ）ビット幅の判定信号をマスク回路２２、送信データ（メッセージ内容）選択回路２５、及び、送信要求バッファ２７に出力する。従って、優先度判定回路２１から出力される（１×ｎ）ビット幅の判定信号は、いずれか１ビットが「１」で他の１５ビットが「０」であるか（１つ又は複数の送信要求がある（記憶されている）場合）又は全１６ビットが「０」である（送信要求がない（記憶されていない）場合）。後述するように、優先度判定回路２１において優先度が最も高い送信要求信号として判定された送信要求信号に対応するメッセージ送信が、送信部３における送信実施の対象となる。
【００２４】
マスク回路２２は、優先度判定回路２１が出力する（１×ｎ）ビット幅の判定信号を論理反転する。すなわち、マスク回路２２は、優先度判定回路２１から出力される（１×ｎ）ビット幅の信号の内の「１」のビット（送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号の内の優先度が最も高い送信要求信号に対応するビット）を「０」とし、「０」のビット（送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号の内の優先度が最も高い送信要求信号以外の送信要求信号に対応する全てのビット）を「１」とした（１×ｎ）ビット幅の信号を、送信要求信号受付バッファセット・クリア回路２３及び送信データ（メッセージ内容）受付バッファセット・クリア回路２４に出力する。従って、マスク回路２２から出力される（１×ｎ）ビット幅の信号は、いずれか１ビットが「０」で他の１５ビットが「１」であるか（１つ又は複数の送信要求がある（記憶されている）場合）又は全１６ビットが「１」である（送信要求がない（記憶されていない）場合）。
【００２５】
図３は、図２の送信要求信号受付バッファセット・クリア回路２３の回路構成の一例を示す図である。
【００２６】
送信要求信号受付バッファセット・クリア回路２３は、１６個の２入力ＡＮＤゲート（論理積演算）回路４１１〜４１ｎと、１６個の２入力ＯＲゲート（論理和演算）回路５１１〜５１ｎと、を含んでいる。
【００２７】
送信要求信号受付バッファ２ａから出力される（１×ｎ）ビットの信号は、１ビットずつに分離されて、ＡＮＤゲート回路４１１〜４１ｎの第１の入力端子にそれぞれ入力される。また、マスク回路２２から出力される（１×ｎ）ビットの信号は、１ビットずつに分離されて、ＡＮＤゲート回路４１１〜４１ｎの第２の入力端子にそれぞれ入力される。
【００２８】
ＡＮＤゲート回路４１１〜４１ｎの出力信号は、ＯＲゲート回路５１１〜５１ｎの第１の入力端子にそれぞれ入力される。また、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、ＯＲゲート回路５１１〜５１ｎの第２の入力端子にそれぞれ入力される。ＯＲゲート回路５１１〜５１ｎの出力信号は、送信要求信号受付バッファ２ａに出力されバッファリングされる。
【００２９】
ＯＲゲート回路５１１〜５１ｎの出力信号は、送信要求信号ＩＤ＿１〜ＩＤ＿ｎがアサートされたときにハイレベルとなる。これにより、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内の送信要求信号ＩＤ＿１〜ＩＤ＿ｎに対応するビットが「１」にセットされる。なお、複数の送信要求信号が同時にアサートされた場合には、複数のＯＲゲート回路の出力信号が同時にハイレベルとなり、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内のアサートされた複数の送信要求信号にそれぞれ対応する複数のビットが「１」に同時にセットされる。
【００３０】
その後、前述したように優先度判定回路２１（図２参照）において優先度の判定が行われたときに、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号に対応するビットが「０」になると、ＡＮＤゲート回路４１１〜４１ｎの内の当該ビットが第２の入力端子に入力されたＡＮＤゲート回路の出力信号が「０」となり、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内の送信実施の対象として判定されたビットが「０」にクリアされる。
【００３１】
なお、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号以外の送信要求信号に対応するビットは「１」である。そのため、ＡＮＤゲート回路４１１〜４１ｎの内の当該ビットが第２の入力端子に入力されたＡＮＤゲート回路の出力信号は「１」となる。従って、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内の送信実施の対象として判定された送信要求信号以外の送信要求信号に対応するビットは「１」のまま保たれる。すなわち、送信要求信号受付バッファ２ａにバッファリングされた送信要求信号は、優先度判定回路２１において優先度の判定が毎サイクル行われ、送信部３による送信実施の対象となるまでセットされたまま保持され、送信部３による送信実施の対象となったときにクリアされる。
【００３２】
図４は、図２の送信データ（メッセージ内容）受付バッファセット・クリア回路２４の回路構成の一例を示す図である。
【００３３】
送信データ（メッセージ内容）受付バッファセット・クリア回路２４は、１６個の２入力ＡＮＤゲート（論理積演算）回路６１１〜６１ｎと、１６個の２入力ＯＲゲート（論理和演算）回路７１１〜７１ｎと、を含んでいる。
【００３４】
ＡＮＤゲート回路６１１〜６１ｎの第１の入力端子は１ビット幅であり、第２の入力端子は１６ビット幅である。マスク回路２２から出力される（１×ｎ）ビットの信号は、１ビットずつに分離されて、ＡＮＤゲート回路６１１〜６１ｎの第１の入力端子にそれぞれ入力される。また、送信データ（メッセージ内容）受付バッファ２ｂから出力される（１６×ｎ）ビットの信号（１６ビット幅×ｎ組）は、１６ビットずつのｎ組に分離されて、ＡＮＤゲート回路６１１〜６１ｎの第２の入力端子にそれぞれ入力される。
【００３５】
ＡＮＤゲート回路６１１〜６１ｎの出力端子は１６ビット幅である。ＡＮＤゲート回路６１１〜６１ｎの第１の入力端子に入力される１ビット幅の信号が「１」の場合には、第２の入力端子に入力される１６ビット幅の信号がそのまま出力端子から出力され、第１の入力端子に入力される１ビット幅の信号が「０」の場合には、１６ビット幅の信号「０ｘ００００」が出力端子から出力される。
【００３６】
ＯＲゲート回路７１１〜７１ｎの第１及び第２の入力端子はそれぞれ１６ビット幅である。ＡＮＤゲート回路６１１〜６１ｎの出力信号は、ＯＲゲート回路７１１〜７１ｎの第１の入力端子にそれぞれ入力される。また、送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎは、ＯＲゲート回路７１１〜７１ｎの第２の入力端子にそれぞれ入力される。ＯＲゲート回路７１１〜７１ｎは、第１の入力端子に入力される１６ビット幅の信号と第２の入力端子に入力される１６ビット幅の信号とをＯＲした１６ビット幅の信号を出力する。ＯＲゲート回路７１１〜７１ｎの出力信号は、送信データ（メッセージ内容）受付バッファ２ｂに出力されバッファリングされる。
【００３７】
ＯＲゲート回路７１１〜７１ｎの出力信号は、送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎがアサートされたときに送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎの値となる。これにより、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅のデータの内のアサートされた送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎに対応する１６ビットが、アサートされた送信データ（メッセージ内容）の値にセットされる。なお、複数の送信データ（メッセージ内容）が同時にアサートされた場合には、複数のＯＲゲート回路から複数の送信データ（メッセージ内容）が同時に出力され、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅（１６ビット幅×ｎ組）の内の複数の組のビットが同時にセットされる。
【００３８】
その後、前述したように優先度判定回路２１（図２参照）において優先度の判定が行われ、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号に対応するビットが「０」になると、ＡＮＤゲート回路６１１〜６１ｎの内の当該ビットが第１の入力端子に入力されたＡＮＤゲート回路の出力信号が「０ｘ００００」となり、送信要求信号受付バッファ２ｂの（１６×ｎ）ビット幅（１６ビット幅×ｎ組）の信号の内の送信実施の対象とされた１組が「０ｘ００００」にクリアされる。
【００３９】
なお、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号以外の送信要求信号に対応するビットは「１」である。そのため、ＡＮＤゲート回路６１１〜６１ｎの内の当該ビットが第１の入力端子に入力されたＡＮＤゲート回路の出力信号は当該ＡＮＤゲート回路の第２の入力端子に入力された１６ビット幅の信号（送信データ（メッセージ内容）受付バッファ２ｂにバッファリングされている値）となり、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅のデータの内の送信実施の対象とされなかったビットは保たれる。
【００４０】
再び図２を参照すると、送信データ（メッセージ内容）選択回路２５は、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅（１６ビット幅×ｎ組）の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信実施対象として判定された）送信要求信号に対応する１６ビット幅の信号を選択して、送信データ（メッセージ内容）バッファ２６に出力する。送信データ（メッセージ内容）バッファ２６は、送信データ（メッセージ内容）選択回路２５によって選択された１６ビット幅の信号をバッファリングして送信部３に出力する。
【００４１】
送信要求バッファ２７は、優先度判定回路２１から出力される（１×ｎ）ビット幅の信号をバッファリングしてＩＤ生成回路２８に出力する。なお、送信部３が送信動作を実施中である場合には、送信要求バッファ２７は、送信部３が送信動作を終了するまで、優先度判定回路２１から出力される（１×ｎ）ビット幅の信号を保持する。
【００４２】
図５は、図２のＩＤ生成回路２８の回路構成の一例を示す図である。
図５に示すように、ＩＤ生成回路２８は、ｎ個のレジスタ８１１〜８１ｎと、ｎ個の２入力ＡＮＤゲート回路９１１〜９１ｎと、ｎ入力ＯＲゲート回路９２と、を含んでいる。
【００４３】
レジスタ８１１〜８１ｎには、送信要求信号ＩＤ＿１〜ＩＤ＿ｎにそれぞれ対応するｎ個のＩＤ（ここでは、４ビット幅とする。）がそれぞれ記憶されている。なお、レジスタ８１１〜８１ｎをＲＯＭ等で実現することも可能である。
【００４４】
ＡＮＤゲート回路９１１〜９１ｎの第１の入力端子は４ビット幅であり、第２の入力端子は１ビット幅である。レジスタ８１１〜８１ｎに記憶されているｎ個のＩＤは、ＡＮＤゲート回路９１１〜９１ｎの第１の入力端子にそれぞれ入力される。また、優先度判定回路２１から出力される（１×ｎ）ビットの信号が、１ビットずつに分離されて、ＡＮＤゲート回路９１１〜９１ｎの第２の入力端子にそれぞれ入力される。
【００４５】
ＡＮＤゲート回路９１１〜６１ｎの出力端子は４ビット幅である。ＡＮＤゲート回路９１１〜６１ｎの第２の入力端子に入力される１ビット幅の信号が「１」の場合には、第１の入力端子に入力される４ビット幅の信号（ＩＤ）がそのまま出力端子から出力される。また、ＡＮＤゲート回路９１１〜６１ｎの第２の入力端子に入力される１ビット幅の信号が「０」の場合には、４ビット幅の信号「０ｘ０」が出力端子から出力される。
【００４６】
ＯＲゲート回路９２の第１〜第ｎの入力端子はそれぞれ４ビット幅である。ＡＮＤゲート回路９１１〜９１ｎの出力信号は、ＯＲゲート回路９２の第１〜第ｎの入力端子にそれぞれ入力される。ＯＲゲート回路９２は、第１〜第ｎの入力端子に入力されるｎ組の４ビット幅の信号をＯＲした４ビット幅の信号を出力する。ＯＲゲート回路９２の出力信号は、送信部３及びステートマシン３０（図２参照）に出力される。
【００４７】
なお、一般に、メッセージのフォーマットは、図６（ａ）に示すように、ＩＤと送信データ（メッセージ内容）とを含むが、図６（ｂ）に示すように、ＩＤによっては、ＩＤとＩＤに応じた所定の固定値と送信データ（メッセージ内容）とを含む場合もある。そのような場合には、レジスタ８１１〜８１ｎ、ＡＮＤゲート回路９１１〜９１ｎ、及び、ＯＲゲート回路９２のビット幅を拡張し、レジスタ８１１〜８１ｎにＩＤ及び固定値を記憶させ、ＩＤ生成回路２８からＩＤ及び固定値を出力することにより対処可能である。また、図５に示すＩＤ生成回路２８と同様の回路構成を有する固定値生成回路をＩＤ生成回路２８とは別回路として設けるようにしても良い。
【００４８】
再び図２を参照すると、送信要求信号受付検出回路２９は、送信要求信号受付バッファ２ａに送信要求信号が受け付けられたことを検出する。なお、送信要求信号受付検出回路２９の回路構成の一例として、図２に示すように、ｎ入力のＯＲゲート回路の入力端子に送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の信号を１ビットずつに分離して入力しＯＲ演算を行うことにより実現可能である。
【００４９】
ステートマシン３０は、送信要求信号受付検出回路２９が送信要求信号受付バッファ２ａにおいて送信要求信号の受け付けがなされたことを検出したときに、ＩＤ生成回路２８から入力されるＩＤに応じて、送信部３にメッセージの送信を行わせるための制御信号を送信部３に出力し、送信部３の送信のシーケンスを制御する。なお、ＩＤによっては、送信データ（メッセージ内容）のビット長が可変となる場合がある。例えば、或るＩＤの場合には、送信データ（メッセージ内容）のビット長が１６ビットであり、他の或るＩＤの場合には、送信データ（メッセージ内容）のビット長が１０ビット等である場合がある。そのような場合には、ステートマシン３０が、送信部３の送信のシーケンスの長さを制御することにより、対処可能である。
【００５０】
送信部３は、ステートマシン３０から入力される制御信号に応じて、ＩＤ生成回路２８から入力されるＩＤと送信データ（メッセージ内容）バッファ２６から入力される送信データ（メッセージ内容）とを含むメッセージ（図６（ａ）参照）を後段の回路（図示せず）に送信（ここでは、シリアル送信）する。なお、送信部３は、ＩＤ生成回路２８からＩＤ及び所定の固定値が入力された場合には、ＩＤ生成回路２８から入力されるＩＤ及び所定の固定値と送信データ（メッセージ内容）バッファ２６から入力される送信データ（メッセージ内容）とを含むメッセージ（図６（ｂ）参照）を後段の回路に送信する。
【００５１】
先に説明したように、従来技術では、ＩＤ（識別子）と送信データ（メッセージ内容）とを分離することなくバッファ内に格納していた。そのため、ＩＤを含むメッセージ全体を格納する大きなバッファを実装する必要があった。
一方、本実施形態によれば、各々が１ビット幅である送信要求信号ＩＤ＿１〜ＩＤ＿ｎを受け付けてバッファリングするための送信要求信号受付バッファ２ａと、送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎを受け付けてバッファリングするための送信データ（メッセージ内容）受付バッファ２ｂと、を含んでいる。これにより、複数ビットのＩＤをバッファリングする必要をなくすことができ、バッファ容量を小さくすることができるようになる。
【００５２】
また、従来技術では、メッセージ送信の優先度を判定するために複数ビットのＩＤ同士を比較する必要があった。そのため、複数ビットのＩＤを比較する大きな比較回路を実装する必要があった。
一方、本実施形態によれば、メッセージ送信の優先度を判定するために送信要求信号を１ビットずつ順次調べれば良いので、複数ビットのＩＤ同士を比較する必要がない。これにより、優先度判定回路の回路規模を小さくすることができるようになる。
【００５３】
また、従来技術では、メッセージ送信の優先度を判定するために複数ビットのＩＤ同士を比較する必要があった。そのため、比較動作（優先度判定動作）に長い処理時間（例えば、数クロックサイクル等）が必要であった。
一方、本実施形態によれば、メッセージ送信の優先度を判定するために送信要求信号を１ビットずつ順次調べれば良い。これにより、優先度判定動作を短い時間（例えば、１クロックサイクル）で済ませることができるようになる。
【００５４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またバッファ部やメッセージの構成等も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【００５５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【００５６】
【図１】本実施形態に係るメッセージ送信回路の機能ブロックの一例を示す図。
【図２】図１のバッファ部の回路構成の一例を示す図。
【図３】図２の送信要求信号受付バッファセット・クリア回路の回路構成例を示す図。
【図４】図２の送信データ受付バッファセット・クリア回路の回路構成例を示す図。
【図５】図２のＩＤ生成回路の回路構成例を示す図。
【図６】メッセージのフォーマット例を示す図。
【符号の説明】
【００５７】
１  メッセージ送信回路、  ２  バッファ部、  ３  送信部、  ２ａ  送信要求信号受付バッファ、  ２ｂ  送信データ（メッセージ内容）受付バッファ、  ２１  優先度判定回路、  ２２  マスク回路、  ２３  送信要求信号受付バッファセット・クリア回路、  ２４  送信データ（メッセージ内容）受付バッファセット・クリア回路、  ２５  送信データ（メッセージ内容）選択回路、  ２６  送信データ（メッセージ内容）バッファ、  ２７  送信要求バッファ、  ２８  ＩＤ生成回路、  ２９  送信要求信号受付検出回路、  ３０  ステートマシン、  ４１１〜４１ｎ、６１１〜６１ｎ、９１１〜９１ｎ  ＡＮＤゲート回路、  ５１１〜５１ｎ、７１１〜７１ｎ、９２  ＯＲゲート回路、  ８１１〜８１ｎ  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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