(57)【要約】【課題】バックグラウンド・オペレーション・モードで動作可能なフラッシュメモリにおいて書込および消去に必要な電圧を生成する内部電圧生成回路のレイアウト面積を低減する。【解決手段】バックグラウンド・オペレーション・モードが可能な複数のメモリブロック（ＭＢＡ，ＭＢＢ）に対し、指定された動作に必要な電圧を生成する電圧切換回路（８，９）を階層的に配置する。すなわち、１のメモリブロックにおける電圧切換回路（８）は、必要な内部電圧を生成し、別のメモリブロック（ＭＢＢ）に対して設けられる電圧切換回路は、１の電圧切換回路の出力電圧と読出電圧の一方を切換制御信号（ＳＷｂｇｏ，／ＳＷｂｇｏ）に従って選択する。【選択図】図８
2009015920.tif 000002
【特許請求の範囲】
【請求項１】
各々が、複数の不揮発性メモリセルを有する複数のメモリブロック、
前記複数のメモリブロックに共通に配置され、メモリセルデータの書込および消去を含む書換用の電圧および読出用の電圧を生成する電源回路、
第１の動作モード指示信号がデータ書換を指定するとき、前記電源回路の生成する電圧から前記書換用の電圧を選択する第１の電圧切替回路、および
前記複数のメモリブロックのうちの少なくとも１個の第１のメモリブロックに対応して設けられ、第２の動作モード指示信号に従って前記第１の電圧切替回路により選択された電圧と前記電源回路からの読出用電圧の一方を選択して前記第１のメモリブロックに供給する第２の電圧切替回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記第１の電圧切替回路は、前記複数のメモリブロックのうちの前記第１のメモリブロックと異なる第２のメモリブロックに対して設けられ、
前記第１のメモリブロックは、前記複数のメモリブロックの前記第２のメモリブロック以外のメモリブロック各々であり、
前記第１の電圧切替回路は、前記第１の動作モード指示信号がデータ読出を指示するとき、前記電源回路からの読出用の電圧を選択して対応の第２のメモリブロックに供給し、
前記第２の電圧切替回路は、前記複数のメモリブロックの前記第２のメモリブロックを除くメモリブロック各々に対して設けられる、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の動作モード指示信号が、データの読出を指示するとき、前記第１の動作モード指示信号が前記書換を指示するときには前記第１のメモリブロックの読出動作は停止状態に維持される、請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の電圧切替回路は、前記複数のメモリブロックに共通に設けられ、かつ前記電源回路からの読出用の電圧以外の書換用の電圧を受け、前記第１の動作モード指示信号がデータ書換を指定するとき前記書換用の電圧を選択して出力し、
前記第１のメモリブロックは、前記複数のメモリブロック各々であり、
前記第２の電圧切替回路は、前記複数のメモリブロック各々に対して設けられる、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の動作モード指示信号は、データの書込、消去および読出のいずれかを指示する信号であり、１つの第１のメモリブロックにおいてデータの書込または消去の書換が指定されるときには、別の第１のメモリブロックには読出動作が許可される、請求項４記載の不揮発性半導体記憶装置。
【請求項６】
複数のメモリブロックを有する不揮発性半導体記憶装置において、前記複数のメモリブロックに共通に設けられる内部電圧を生成する電源回路から動作モードに応じて各メモリブロックに対して電圧を伝達する電圧切替回路を、一の電圧切替回路からの電圧をさらに動作モード指示に応じて二の電圧切替回路において選択して対応のメモリブロックに伝達するように階層的に配置したことを特徴とする、不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、１つのメモリブロックにおける書込または消去と並行して別のメモリブロックに対してデータの読出を行なう動作モードを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性半導体記憶装置は、電源遮断時においても記憶データを保持することができ、また、記憶データを電気的に書換えることが可能である。このような特長により、不揮発性半導体記憶装置は、データを記憶するデータメモリ、およびユーザ識別情報などの固定コード、システム立上げ用のブートプログラム、アプリケーションプログラムなどのプログラムを記憶するコードメモリとして利用される。
【０００３】
このような不揮発性半導体記憶装置の一例として、フラッシュメモリは、メモリセルが、コントロールゲートとフローティングゲートとを有する積層ゲート型トランジスタで構成される。絶縁膜により周辺領域と分離されフローティングゲートに、電荷を蓄積し、その蓄積電荷量に応じてデータを記憶する。コントロールゲートは、アクセス時にはメモリセルトランジスタの選択／非選択を決定するために用いられる。
【０００４】
フラッシュメモリセルにおいて、フローティングゲートに蓄積される電荷（電子）の量が多い場合、積層ゲート型トランジスタのしきい値電圧が大きくなる（トランジスタがＮチャネルトランジスタの場合）。一方、フローティングゲートに蓄積される電荷（電子）の量が少ない場合、このメモリセルトランジスタのしきい値電圧が小さくなる。データ読出時に、コントロールゲートに読出電圧を印加する。このメモリセルトランジスタのしきい値電圧に応じて、メモリセルトランジスタを介して流れる電流量が異なる。すなわち、しきい値電圧が高い場合には、メモリセル電流は小さく、一方、しきい値電圧が低い場合、メモリセル読出電流は大きくなる。このしきい値電圧の大小をデータ“０”および“１”に対応づけることにより、２値データを記憶することができる。また、しきい値電圧領域をさらに細かく分割することにより、４値などの多値データを記憶することができる。
【０００５】
メモリセルトランジスタのフローティングゲートへの電子の注入および電子の引抜きは、一般に、それぞれ、書込動作および消去動作と呼ばれる。この書込または消去を行うデータの書換えの場合、コントロールゲートおよびメモリセルトランジスタの基板領域、ソースおよびドレイン領域に、種々の電圧を、動作モードに応じて供給する必要がある。特に、フローティングゲートへの電荷（電子）の注入およびフローティングゲートからの電荷（電子）の引抜きのためには、チャネルホットエレクトロンまたはファウラーノルドハイム電流（ＦＮトンネル電流）を利用する必要があり、このため、電源電圧よりも絶対値の大きな正の高電圧および負の高電圧を生成する必要がある。このような書込および消去に必要とされる電圧は、記憶装置内部で、外部からの電圧を利用して生成される。
【０００６】
フラッシュメモリにおいて内部で電圧を発生する構成が、たとえば特許文献１（特開２００６−６５９２８号公報）に示されている。この特許文献１に示される構成においては、正および負の昇圧回路が複数のメモリブロックに共通に設けられ、各メモリブロックにおいて、書込／消去の書換え時に正の高電圧および負の高電圧を選択して、対応のメモリブロックへ供給する。１つのメモリブロックにおいて書換え（書込／消去）用の電圧を選択するときには、他のメモリブロックにおいては読出用の電圧を選択する。書換え対象のメモリブロックに対してのみ書換え用の電圧を供給することにより、書換え電圧を生成する電源回路の負荷を軽減し、高速で電圧切替を実行することを図る。
【０００７】
また、データ処理システムにおいては、一般に、データ記憶用のデータメモリおよびプログラムなどのコードを記憶するコードメモリが利用される。この場合、コード読出とデータの書換を並行して実行するために、バックグラウンド・オペレーション（ＢＧＯ）モードまたはデュアルオペレーションモードと呼ばれるモードが利用される。すなわち、１つのメモリブロック（バンク）においてデータの書換（書込または消去）が行なわれるとき、別のバンクにおいてデータの読出を行なう。この動作モードにより、コードメモリ領域からプログラムを読出すとともに、データメモリ領域にアクセスしてデータの書換を行なうことができる。したがって、データ書換時、データ書換が完了するまでＣＰＵ（中央処理装置）などのコントローラは処理を待ち合わせる必要がなく、効率的にデータ処理を実行することができ、高速処理を実現することができる。
【０００８】
このようなＢＧＯモードまたはデュアルオペレーションモードで動作可能なフラッシュメモリの構成の一例が、特許文献２（特開２００３−１５７６８３号公報）に示されている。
【特許文献１】特開２００６−６５９２８号公報
【特許文献２】特開２００３−１５７６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
フラッシュメモリを内蔵するマイクロコンピュータまたはマイクロコントローラ（以下、フラッシュマイコンと称す）においては、マイクロコンピュータ（コントローラ）とフラッシュメモリとが、同一パッケージに収納される。パッケージの小型化のために、フラッシュメモリのチップサイズはできるだけ小さくすることが要求される。
【００１０】
ＢＧＯモードまたはデュアルオペレーションモードにおいては、１つのメモリブロックにおいて書換（書込または消去）を実行している期間中に並行して別のメモリブロックのデータの読出が行なわれる。この場合、書換対象のメモリブロックに対しては、書換に必要な電圧を供給し、また、これと並行して、読出対象の別のメモリブロックに対して読出動作に必要な電圧を供給する必要がある。ＢＧＯモードまたはデュアルオペレーションモード動作が行なわれないメモリシステムの場合、１つのメモリブロックに対するアクセスが行なわれるだけである。従って、電源回路からの電圧を動作モードに応じて選択する電圧切替回路を、メモリブロックに共通に配置することができる。しかしながら、ＢＧＯモードまたはデュアルオペレーションモード（以下、単に、ＢＧＯモードと称す）で動作する場合、異なるメモリブロックが並行して動作するため、アクセス対象のメモリブロックに対して異なる内部電圧を供給する必要がある。
【００１１】
上述の特許文献１に示される構成においては、電源回路をメモリブロックに共通に設けるとともに、各メモリブロックに対して、電圧切替回路を配置している。メモリブロック個々に、動作モードに応じて対応の電圧切替回路により、電源回路からの内部電圧を選択する。従って、異なるメモリブロックにそれぞれ異なる内部電圧を供給することが可能である。しかしながら、メモリブロックに供給される内部電圧は、コントロールゲートが接続されるワード線、メモリセルトランジスタのソースおよびドレインがそれぞれ接続されるソース線およびビット線、メモリセルトランジスタの基板領域を構成するバックゲート等の種々の領域に印加する電圧のレベルが、動作モードに応じて異なる。
【００１２】
各内部電圧に対して電圧を選択するスイッチ回路を設ける必要があり、従って、電圧を選択する電圧切替回路において電圧切替用のスイッチ回路が数多く設けられる。したがって、特許文献１のように、内部電圧を生成する電源回路からの内部電圧を選択する電圧切替回路をメモリブロックごとに設ける場合、同一構成の電圧切替回路が複数個設けられ、その占有面積が大きくなる。すなわち、ＢＧＯモード動作を行なう記憶装置の場合には、ＢＧＯモード動作を行なわない記憶装置の場合に比べて、メモリブロックの数だけ電圧切替回路を多く配置する必要がある。このため、メモリのチップ占有面積を低減することはできず、コストを低減することが困難となるという問題が生じる。
【００１３】
一方、特許文献２においては、デュアルオペレーションモードで動作するマルチバンク半導体記憶装置のチップ面積を低減するために、アドレスバスを各バンク共通に設けるとともに、データ読出のセンスアンプを、各バンクに共通に設ける。動作モードに応じて、このアドレスバス上のアドレスを、アドレスラッチにより、読出アドレスおよび書込アドレスにより分類する。分類されたアドレスに従って、読出が指定されたバンクおよび書込が指定されたバンクを、それぞれセンス増幅器およびドレインポンプに結合して、データの読出および書込を並行して行なう。
【００１４】
この特許文献２は、アドレスバスを共通化し、入力アドレスに割当てられたバンクアドレスに基づいてバンクを区別して、読出／書込動作を並行して実行することにより、アドレスバスの信号線の数を低減し、応じて、チップ面積を低減することを図る。
【００１５】
しかしながら、特許文献２に示される構成においては、書込時においてドレインポンプが各バンクに共通に設けられ、このドレインポンプが書込対象のメモリブロックのビット線に伝達される。しかしながら、この特許文献２は、ビット線に伝達される電圧以外の、電源回路からの内部電圧を、読出対象のバンクおよび書込対象のバンクに対して、どのように分類するかについては何ら考察していない。
【００１６】
それゆえ、この発明の目的は、チップ面積を増大させることなく、ＢＧＯモード動作を実現することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係る不揮発性半導体記憶装置は、要約すれば、電源回路からの内部電圧を動作モードに応じて選択する電圧切替回路を、一の電圧切替回路の出力する書換用の電圧を二の電圧切替回路でさらに選択するように階層的に配置したものである。
【００１８】
１つの実施の形態においては、１つのメモリブロックに対して設けられた電圧切替回路の出力電圧が、別のメモリブロックに設けられた電圧切替回路にさらに選択するように、電圧切替回路が各メモリブロックに対応して配置される。
【００１９】
別の実施の形態においては、またメモリブロックに共通に、書換に必要な電圧を選択する共通の書換電圧切替回路を設け、各メモリブロックにおいて、この共通の書換電圧切替回路の出力電圧と電源回路からの読出に必要な電圧との一方を選択する。
【発明の効果】
【００２０】
１つの電圧切替回路の出力する書換に必要な電圧が、複数のメモリブロックにおいて共通に利用される。したがって、書換電圧は、１つの電圧切替回路において選択することが要求されるだけであり、各メモリブロックに対して配置される電圧切替回路の内部の電圧切替用のスイッチ回路の数を低減することができ、応じて電圧切替回路全体が占める面積を大幅に低減することができる。
【発明を実施するための最良の形態】
【００２１】
［実施の形態１］
図１は、この発明に従う不揮発性半導体記憶装置（フラッシュメモリ）を内蔵する半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置１は、マイクロコンピュータ２と、不揮発性半導体記憶装置（不揮発性メモリ）４とを含む。この半導体集積回路装置１は、いわゆるフラッシュマイコンであり、マイクロコンピュータ２と不揮発性メモリ４とが同一半導体チップ上に集積化され、ＳＯＣ（システム・オン・チップ）を構成する。
【００２２】
不揮発性メモリ４は、メモリアレイ５ａおよび５ｂと、これらのメモリアレイ５ａおよび５ｂに対応して設けられるデコーダ６ａおよび６ｂを含む。メモリアレイ５ａおよび５ｂ各々においては、不揮発性メモリセルが行列状に配列される。メモリアレイ５ａおよび５ｂは、個々にメモリセル選択動作を実行することが可能であり、例えば、バンクを構成する。
【００２３】
デコーダ６ａおよび６ｂは、図示しないアドレス信号に従って対応のメモリアレイのアドレス指定されたメモリセルを選択し、指定された動作モードに応じて、選択メモリセルに対して必要な電圧を供給する。
【００２４】
不揮発性メモリ４は、さらに、メモリアレイ５ａおよび５ｂに共通に設けられ、各種内部電圧を生成する電源回路７と、メモリアレイ５ａおよび５ｂそれぞれに対応して設けられる電圧切替回路８および９を含む。電源回路７は、メモリアレイ５ａおよび５ｂに共通に、読出、書込および消去に必要な内部電圧を生成する。
【００２５】
電圧切替回路８は、メモリアレイ５ａに対応して設けられ、電源回路７が生成する内部電圧から、動作モードに応じて必要な電圧を選択して、選択した電圧を対応のデコーダ６ａおよびメモリアレイ５ａへ供給する。電圧切替回路９は、電源回路７からの読出用の電圧と電圧切替回路８が選択する電圧とから、動作モードに応じた電圧を選択して、対応のデコーダ６ｂおよびメモリアレイ５ｂへ選択した電圧を供給する。
【００２６】
不揮発性メモリ４は、さらに、データ読出を行なうためのセンスアンプ１０および動作制御を行なうための制御回路１１を含む。センスアンプ１０は、メモリアレイ５ａおよび５ｂに共通に設けられ、データ読出時、マイクロコンピュータ２が指定したメモリセルデータを読出すように示される。しかしながら、センスアンプ１０は、メモリアレイ５ａおよび５ｂそれぞれに対応して設けられるセンスアンプ回路を含んでいてもよい。
【００２７】
図１に示すように、電圧切替回路８および９を階層的に配置し、メモリアレイ５ｂに対して設けられる電圧切替回路９は、電圧切替回路８が選択して出力する電圧をさらに選択して対応のデコーダ６ｂに供給している。従って、同じ書換え用の内部電圧を選択するスイッチ回路を、電圧切替回路８および９で共通化することができ、電圧切替回路８および９の占有面積を低減することができる。電圧切替回路９が、内部電源回路７からの読出電圧を選択する構成により、電圧切替回路８が、書換え用の電圧を選択してメモリアレイ５ａの書換えを実行している時に、メモリアレイ５ｂにおいてデータの読出を行うことができる。すなわち、半導体メモリ４において、ＢＧＯモードを実現しつつ、電源系回路の占有面積を低減することができる。
【００２８】
制御回路１１は、たとえばシーケンスコントローラで構成され、マイクロコンピュータ２からのコマンドに従って、書込または消去の書換え動作時、所定のシーケンスで必要な内部電圧を生成、選択するように、電源回路７および電圧切替回路８，９の動作制御を行なう。
【００２９】
図２は、図１に示すメモリアレイ５ａおよび５ｂの内部構成の一例を、概略的に示す図である。メモリアレイ５ａおよび５ｂは、同一の内部構成を有するため、図２においては、参照符号５により、これらのメモリアレイ５ａおよび５ｂを代表的にを示す。
【００３０】
図２において、メモリアレイ５は、複数のメモリサブアレイ１２ａ−１２ｋを含む。メモリサブアレイ１２ａ−１２ｋそれぞれにおいて、メモリセルが行列状に配置される。メモリサブアレイ１２ａ−１２ｋそれぞれに対応して、サブデコーダ１４ａ−１４ｋが設けられる。これらのサブデコーダ１４ａ−１４ｋは、それぞれ、対応のメモリサブアレイのメモリセルの選択を行ない、各動作モードに応じて必要な電圧を供給する。
【００３１】
これらのメモリサブアレイ１２ａ−１２ｋは、共通に、メインビット線ＭＢＬに結合される。後にその構成を説明するが、メモリサブアレイ１２ａ−１２ｋそれぞれにおいて、ブロック選択ゲートが設けられており、選択されたメモリサブアレイが、選択ゲートを介してメインビット線ＭＢＬに結合される。
【００３２】
メモリサブアレイ１２ａ−１２ｋに共通に、Ｙデコーダ１６およびマルチプレクサ１７が設けられる。Ｙデコーダ１６は、図示しない列アドレス信号に従って列選択信号を生成する。マルチプレクサ１７は、Ｙデコーダ１６からの列選択信号に従って、複数ビットのメインビット線ＭＢＬから、指定されたメインビット線を選択する。
【００３３】
マルチプレクサ１７に対し、センスアンプ回路１８およびライトドライブ回路１９が設けられる。センスアンプ回路１８およびライトドライブ回路１９が、図１に示すセンスアンプ１０のブロックに対応する。センスアンプ回路１８は、マルチプレクサ１７を介して選択されたメインビット線上のデータを読出し、内部読出データＱを生成する。ライトドライブ回路１９は、データ書込時、マイクロコンピュータ２から与えられる書込データＤに従って、マルチプレクサ１７を介して、メインビット線ＭＢＬの電圧を設定する。
【００３４】
メモリアレイ５ａおよび５ｂは、ＢＧＯモードで動作可能であり、メインビット線ＭＢＬは、それぞれ、メモリアレイ５ａおよび５ｂそれぞれに対して別々に設けられ、対応のメモリアレイのデータ書込時およびデータ読出時に利用される（マルチプレクサによりメインビット線群を選択する）。しかしながら、メインビット線ＭＢＬが、データ書込用およびデータ読出用に別々に設けられる場合には、メインビット線は、メモリアレイ５ａおよび５ｂに共通に設けられてもよい。
【００３５】
図３は、複数のメモリサブアレイ１２ａ−１２ｋのうちの１つのメモリサブアレイ１２ｉ（ｉ＝ａ−ｋ）に関連する部分の構成を概略的に示す図である。図３において、メモリサブアレイ１２ｉにおいて、メモリセルＭＣが行列状に配列され、メモリセル行各々に対応してワード線ＷＬおよびソース線ＳＬが配置される。メモリセルＭＣの各列に対応してサブビット線ＳＢＬが配置される。
【００３６】
メモリセルＭＣは、フローティングゲートなどの電荷蓄積層に電荷を蓄積してデータを記憶するメモリセルトランジスタを有する。
【００３７】
メモリサブアレイ１２ｉに対して、サブデコーダ１４ｉとして、行選択駆動回路２０およびソース線／ウェル選択駆動回路２１が設けられる。行選択駆動回路２０は、図示しないアドレス信号に従って、電圧切替回路から供給された電圧に従ってワード線上の電圧を設定する。ソース線／ウェル選択駆動回路２１は、ソース線ＳＬおよびメモリサブアレイ１２ｉに形成されるウェル領域の電圧を、動作モードに応じて設定する。このウェル領域は、メモリセルトランジスタが、積層ゲート型トランジスタで構成され、このメモリセルトランジスタの基板領域（バックゲート）を構成するウェル領域を含む。
【００３８】
図２に示すように、メモリサブアレイ１２ａ−１２ｋに共通にメインビット線ＭＢＬが設けられる。メモリサブアレイ１２ｉの選択時に、メインビット線ＭＢＬをサブビット線ＳＢＬに結合するために、サブアレイ選択ゲート回路２２が設けられる。このサブアレイ選択ゲート回路２２は、サブビット線ＳＢＬそれぞれに対して設けられる選択ゲートを含み、ゲート駆動回路２３からのサブアレイ選択信号（ＳＧ）に従って、対応のサブビット線とメインビット線ＭＢＬとを電気的に結合する。
【００３９】
したがって、１つのメモリアレイにおいては、複数のメモリサブアレイ１２ａ−１２ｋのうちの１つのメモリサブアレイに対して、メインビット線ＭＢＬを介してデータの読出または書込が行なわれる。
【００４０】
上述のように、行選択駆動回路２０、ソース線／ウェル選択駆動回路２１およびゲート駆動回路２３は、図２に示すサブデコーダ１４ｉに対応し、それぞれ、対応のデコード回路の出力信号に従って出力電圧レベルが設定される。デコーダ（サブデコーダ）に対しては、後に詳細に説明するように、対応の電圧切替回路から各動作モードに応じて種々の内部電圧が伝達される。
【００４１】
図４は、メモリセルＭＣの断面構造の一例を概略的に示す図である。図４において、埋込ＮウェルＢＮＷが、Ｐ型基板（半導体基板）２５上に形成される。隣接するＰウェルＰＷは、埋込ＮウェルＢＮＷにより分離される。
【００４２】
ＰウェルＰＷの表面に、互いに間をおいて、高濃度Ｎ型不純物領域２６ａおよび２６ｂが設けられる。これらの不純物領域２６ａおよび２６ｂの間のＰウェルＰＷの表面上に、フローティングゲートＦＧおよびコントロールゲートＣＧが順次形成される。コントロールゲートＣＧが、ワード線ＷＬに結合される。フローティングゲートＦＧは、その周囲に絶縁膜が形成され、電気的にフローティング状態に維持され、各メモリセル毎に分離される。
【００４３】
不純物領域２６ａは、サブビット線ＳＢＬを構成する導電層２８にビット線コンタクトＢＣを介して電気的に接続される。不純物領域２６ｂは、ソース線ＳＬを構成する導電層２７に電気的に接続される。
【００４４】
不純物領域２６ａおよび２６ｂは、行方向において、図示しないフィールド絶縁膜（素子分離膜）により各メモリセルＭＣごとに互いに分離される。データの書込および読出がメモリセル毎に行われる。
【００４５】
図５は、図４に示すメモリセルＭＣの書込時の印加電圧の一例を示す図である。図５を参照して、データ書込時においては、サブビット線ＳＢＬに電圧４Ｖが印加され、ソース線ＳＬが接地電圧（０Ｖ）に維持される。コントロールゲートＣＧは、ワード線ＷＬを介して正の高電圧の１０Ｖに設定される。Ｐ型基板２５は、常時、接地電圧レベルに維持される。ＰウェルＰＷおよび埋込ＮウェルＢＮＷは、間のＰＮ接合が非導通状態に維持される電圧レベルに設定される。
【００４６】
この状態においては、メモリセルＭＣのしきい値電圧にかかわらず、メモリセルトランジスタがオン状態となり、不純物領域２６ａから不純物領域２６ｂに向かって電流が流れる。この電流において、チャネル領域のドレイン高電界により電子が加速され、チャネルホットエレクトロン（ＣＨＥ）が生成される。このチャネルホットエレクトロンが、ＰウェルＰＷとコントロールゲートＣＧの間の高電界によりフローティングゲートＦＧ方向に加速され、電子が、フローティングゲートＦＧに注入される。フローティングゲートＦＧに電子が注入された状態が、しきい値電圧Ｖｔｈが高い状態であり、たとえば、しきい値電圧Ｖｔｈは、７から９Ｖの電圧範囲にある。
【００４７】
書込時に、サブビット線ＳＢＬが、たとえば接地電圧０Ｖに維持されれば、不純物領域２６ａから不純物領域２６ｂには電流は流れず、書込は行なわれない。したがって、ワード線単位でＰウェルが配置される場合においても、データの書込は、各メモリセル（ビット）ごとに行なうことができる。
【００４８】
図６は、図４に示すメモリセルＭＣの消去時の印加電圧の一例を示す図である。図６を参照して、消去時においては、コントロールゲートＣＧが、ワード線ＷＬを介して負の−１０Ｖに設定される。不純物領域２６ａおよび２６ｂならびにＰウェルＰＷおよび埋込ＮウェルＢＮＷは、１０Ｖに設定される。Ｐ型基板２５は、接地電圧レベルに維持される。
【００４９】
この状態においては、コントロールゲートＣＧとＰウェルＰＷの間の高電界により、ファウラーノルドハイムトンネル電流（ＦＮトンネル電流）により、電子がフローティングゲートＦＧから基板領域のＰウェルＰＷへ放出される。フローティングゲートゲートＦＧにおいて電子の蓄積量が少ない状態は、しきい値電圧が低い状態であり、しきい値電圧Ｖｔｈは、たとえば２〜４Ｖの電圧範囲にある。
【００５０】
図７は、図４に示すメモリセルＭＣのデータ読出時の印加電圧の一例を示す図である。データ読出時、不純物領域２６ｂ、ＰウェルＰＷが０Ｖに設定され、埋込ＮウェルＢＮＷが、ＰウェルＰＷよりも高い例えば１.５Ｖの電圧レベルに維持される。不純物領域２６ａは、サブビット線ＳＢＬを介して所定電圧レベルの読出電圧が供給される。この読出電圧は、不純物領域２６ａとＰウェルＰＷとの間のＰＮ接合が導通しない電圧レベルである。コントロールゲートＣＧは、ワード線ＷＬを介して例えば６Ｖの電圧が印加され、メモリセルＭＣの書込状態のしきい値電圧および消去状態のしきい値電圧の間に、コントロールゲートＣＧの電圧レベルが、設定される。メモリセルＭＣが書込状態にあるか消去状態にあるかに応じて選択的にチャネルが形成され、不純物領域２６ａから不純物領域２６ｂに記憶データに応じて電流が流れる。サブビット線ＳＢＬを介して流れる電流を、センスアンプ回路により検知して、データの読出を行なう。
【００５１】
この消去時、書込時および読出時に使用される電圧レベルは異なる。また、消去時および書込時においては、しきい値電圧が所定の条件を満たしているかのベリファイ動作が行われ、このベリファイ時の電圧も、レベルが動作モードに応じて異なる。これらの電圧が、対応の電圧切替回路により選択される。
【００５２】
図８は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図８においては、この発明の特徴部分のメモリアレイ５ａおよび５ｂそれぞれに対応して設けられる電圧切替回路８および９の部分の構成を示す。これらの電圧切替回路８および９は、後に詳細に説明するように、ワード線電圧、アレイ選択ゲート電圧、ソース線電圧、サブビット線電圧、Ｐウェル電圧、および埋込Ｎウェル電圧を生成する。しかしながら、図８においては、図面を簡略化するために、ワード線電圧ＶＷＬＡ、ＶＷＬＢと選択ゲートＳＴ１−ＳＴｎに対するゲート電圧ＶＳＧＡ、ＶＳＧＢを生成する回路の部分の構成を、代表的に示す。
【００５３】
電圧切替回路８は、ワード線電圧ＶＷＬＡの電圧レベルを動作モードに応じて設定するためのスイッチ回路ＡＷ１−ＡＷ５と、図３に示すサブアレイ選択ゲート回路２２へ与えられるアレイ選択ゲート電圧ＶＳＧＡを生成するためのスイッチ回路ＡＧ１−ＡＧ４を含む。
【００５４】
スイッチ回路ＡＷ１は、切替制御信号ＣＳＷ０に従って、ワード線読出電圧ＶＲＤ１を選択的に伝達する。スイッチ回路ＡＷ２は、切替制御信号ＣＳＷ１に従って内部電圧ＶＣＣ１を選択的に伝達する。スイッチ回路ＡＷ３は、切替制御信号ＣＳＷ２に従って、内部電圧ＶＣＣ２を選択的に伝達する。スイッチ回路ＡＷ４は、切替制御信号ＣＳＷ３に従って、内部電圧ＶＣＣ３を選択的に伝達する。スイッチ回路ＡＷ５は、切替制御信号ＣＳＷ４に従って、内部電圧ＶＣＣ４を選択的に伝達する。これらの読出電圧ＶＲＤ１および内部電圧ＶＣＣ１−ＶＣＣ４は、書込、消去およびベリファイ時を行うための電圧であり、動作モードに応じて電源回路７から生成されて供給される。切替制御信号ＣＳＷ０−ＣＳＷ４は、制御回路１１から供給され、動作モードに応じてそれらの電圧レベル（論理レベル）が設定される。
【００５５】
スイッチ回路ＡＧ１は、切替制御信号ＣＳＷ５に従って、選択ゲート読出電圧ＶＲＤ２を選択的に伝達する。スイッチ回路ＡＧ２は、切替制御信号ＣＳＷ６に従って内部電圧ＶＣＣ１を選択的に伝達する。スイッチ回路ＡＧ３は、切替制御信号ＣＳＷ７に従って内部電圧ＶＣＣ３を選択的に伝達する。スイッチ回路ＡＧ４は、制御信号ＳＣＷ８に従って内部電圧ＶＣＣ５を選択的に伝達する。これらの内部電圧ＶＣＣ３およびＶＣＣ５と読出電圧ＶＲＤ２も、同様、電源回路７から供給され、また、制御信号ＣＳＷ５−ＣＳ８も、制御回路１１から動作モードに応じて生成される。
【００５６】
一例として、内部電圧ＶＣＣ１は正の電圧であり、内部電圧ＶＣＣ２は負電圧である。内部電圧ＶＣＣ３は、外部から供給される電圧であり、内部電圧ＶＣＣ４は、電源回路７に含まれる降圧回路から生成される電圧である（これらの電圧および電圧発生回路の具体例については、後に説明する）。
【００５７】
デコーダ６ａは、動作モードに応じて電圧切替回路８から供給される電圧を動作電源電圧として動作し、メモリアレイ５ａの各部分へ、デコード結果に応じた電圧を供給する。
【００５８】
電圧切替回路９は、ワード線電圧ＶＷＬＢを生成するスイッチ回路ＢＷ１およびＢＷ２と、アレイ選択ゲート電圧ＶＳＧＢを生成するスイッチ回路ＢＧ１およびＢＧ２を含む。スイッチ回路ＶＧ１は、電圧切替回路８からのアレイ選択ゲート電圧ＶＳＧＡを、制御信号／ＳＷｂｇｏに従って選択的に伝達する。スイッチ回路ＢＧ２は、制御信号ＳＷｂｇｏに従って電源回路７からの選択ゲート読出電圧ＶＲＤ２を選択的に伝達する。
【００５９】
これらの制御信号ＳＷｂｇｏおよび／ＳＷｂｇｏは、互いに相補な制御信号である。メモリアレイ５ａにおいて、書込または消去の書換動作が行なわれているときに、メモリアレイ５ｂでデータの読出を行なうとき、制御信号ＳＷｂｇｏがＨレベルに設定され、この書換動作と並行してデータの読出が行なわれる（バックグラウンドモードまたはデュアルオペレーションモード）。一方、メモリアレイ５ｂにおいて書込または消去の書換動作を行なう場合には、電圧切替回路８においてまず、切替制御信号ＣＳＷ０−ＣＳＷ８に従って書換用の電圧を選択する。さらに、電圧切替回路９において、制御信号ＳＷｂｇｏをＬレベルに設定して、電圧切替回路８により生成された書換用のワード線電圧ＶＷＬＡおよび選択ゲート電圧ＶＳＧＡを選択する。書換電圧を選択するスイッチ回路をメモリアレイ５ａおよび５ｂで共有することができ、電圧切替回路のスイッチ回路の数が低減され、応じて電源系回路の占有面積が低減される。
【００６０】
図９は、図８に示すメモリブロックＭＢＡへのアクセス時の動作を示すフロー図である。以下、図９を参照して、この図８に示す不揮発性半導体記憶装置のメモリブロックＭＢＡへのアクセス時の動作について説明する。
【００６１】
まず、メモリブロックＭＢＡへのアクセス要求が発行されたかの判定が行なわれる（ステップＳ１）。メモリブロックＭＢＡへのアクセス要求の有無は、制御回路１１において、与えられたアドレス信号に含まれるブロックアドレスとメモリブロックＭＢＡのブロックアドレスとの比較により行なわれる。アクセスの有無は、マイクロコンピュータからのコマンドを監視することにより行われる。
【００６２】
メモリブロックＭＢＡへアクセス要求が発行されたとき、アクセスモードが、データの読出を行う読出モードであるかもしくは書込または消去を行なう書換モードであるかの判定が行なわれる（ステップＳ２）。この動作モードの判定は、発行されたコマンドに基づいて実行される。
【００６３】
メモリブロックＭＢＡへの書換要求が発行されたとき、メモリブロックＭＢＢにおいて書換または読出のアクセスが行なわれているかの判定が行なわれる（ステップＳ３）。メモリブロックＭＢＢにおいてデータの読出および書換のアクセスが行われていない場合には、外部アクセスに従ってメモリブロックＭＢＡに対するデータの書換が実行される（ステップＳ６）。メモリブロックＭＢＢのアクセスの有無は、制御回路１１においてコマンドレジスタの各メモリブロックの動作状況を示すフラグを見ることにより行なわれてもよく、また、マイクロコンピュータ２において、内部のステータスレジスタのフラグを見ることにより行なわれてもよい。
【００６４】
ステップＳ３において、メモリブロックＭＢＢにおいてアクセスが行なわれていると判定されると、次いで、メモリブロックＭＢＢのアクセス内容が、読出モードであるか書換モードであるかの判定が行なわれる（ステップＳ４）。この判定は、例えば制御回路１１において、各メモリアレイの状態を示すステータス情報を格納するコマンドレジスタに設定されたフラグを見ることにより実行される。
【００６５】
一方、メモリブロックＭＢＢにおいてデータの書込または消去の書換が実行されている場合、電圧切替回路８は、既に書換に必要な電圧を選択している。従って、メモリブロックＭＢＡに対して、電圧切替回路８は、メモリアレイ５ａの書換に必要な電圧を選択することができず、また、２つのメモリブロックＭＢＡおよびＭＢＢにおいて並行した書換は、実行されない。したがって、この場合、ステップＳ５において、メモリブロックＭＢＢに対する書換が完了したかの判定が行なわれ、このメモリブロックＭＢＢの書換動作完了後に、メモリブロックＭＢＡのデータの書換が実行される（ステップＳ６）。
【００６６】
このメモリブロックＭＢＢの書換完了を待ち合わせる構成は、制御回路１１が、ビジー信号をアサートしてマイクロコンピュータ２にウェイトをかけ、書換込完了時にマイクロコンピュータ２が新たにアクセスを実行してもよい。また、マイクロコンピュータ２において、内部のステータスレジスタをモニタして、メモリブロックＭＢＢに対するアクセス内容を含むアクセス状況をモニタし、このメモリブロックＭＢＢの書換完了時にマイクロコンピュータ２が、メモリブロックＭＢＡに対する書換アクセスを実行してもよい。
【００６７】
一方、ステップＳ４において、メモリブロックＭＢＢにおいてデータの読出が行なわれていると判定されたとき、電圧切替回路９は、メモリブロックＭＢＢのメモリアレイ５ｂのデータ読出に必要な電圧を選択しており、書換に必要な電圧は、選択していない。したがって、制御回路１１からの切替制御信号に従って電圧切替回路８からの書換電圧を選択して、メモリブロックＭＢＡにおいてデータの書換が実行される（ステップＳ６）。
【００６８】
また、ステップＳ２において、メモリブロックＭＢＡに対するデータの読出要求が発行されていると判定された場合、次いで、メモリブロックＭＢＢにおいてアクセスが行われているかの判定が行なわれる（ステップＳ７）。メモリブロックＭＢＢにおいてデータの書換が行なわれている場合、電圧切替回路９は、切替制御信号ＣＳＷ０−ＣＳＷ８および制御信号／ＳＷｂｇｏに従って、電圧切替回路８からの書換に必要な電圧を選択しており、メモリブロックＭＢＡにおいてデータの読出を行なうことはできない。また、メモリブロックＭＢＢにおいてデータの読出が行なわれている場合、読出データの競合が生じるため、この場合も、メモリブロックＭＢＡのデータ読出は待合せられる。従って、メモリブロックＭＢＢの読出／書換アクセスが完了するまで、メモリブロックＭＢＡのデータ読出が待合せられ、その完了後、メモリブロックＭＢＡからのデータの読出が実行される（ステップＳ８）。これらのアクセス競合の判定は制御回路１１またはマイクロコンピュータ２においてレジスタのフラグを見て実行され、メモリブロックＭＢＡのアクセス待ち合わせの制御は、制御回路１１からのビジー信号によりマイクロコンピュータ２において実行され、アクセス完了後にマイクロコンピュータ２から再度アクセスする。アクセス競合の判定は、制御回路１１においてコマンドレジスタの格納データを見て行なわれてもよい。
【００６９】
以上のように、メモリブロックＭＢＡに対するアクセス時において、メモリアレイＭＢＢのデータ読出時、メモリブロックＭＢＡにおいて書換（書込または消去）動作を行なうことができる。一方、メモリブロックＭＢＡのデータ読出時、メモリブロックＭＢＢにおけるデータ書換は、並行して行なうことはできない。
【００７０】
図１０は、図８に示す不揮発性半導体記憶装置のメモリブロックＭＢＢへのアクセス時の動作を示すフロー図である。以下、図１０を参照してメモリブロックＭＢＢへのアクセス動作について説明する。
【００７１】
まず、メモリブロックＭＢＢへのアクセス要求が発行されたかの判定が行なわれる（ステップＳ１１）。このメモリブロックＭＢＢへのアクセス要求の有無は、制御回路１１において、たとえばブロックアドレスを見ることにより実行される。また、マイクロコンピュータ２においてステータスレジスタの内容を見て判定されてもよい。
【００７２】
メモリブロックＭＢＢへのアクセス要求が発行されると、次いで、アクセス内容がデータの読出であるか、データの書換であるかの判定が行なわれる（ステップＳ１２）。これは、一例として、制御回路１１において、発行されたコマンドをデコードすることにより実行される。
【００７３】
メモリブロックＭＢＢに対するデータ読出アクセスと判定されると、次いで、メモリブロックＭＢＡがアクセス中であるかの判定が行なわれる（ステップＳ１３）。メモリブロックＭＢＡが、アクセスがされていず、スタンバイ状態時のときには、制御回路１１は、メモリブロックＭＢＢに対する読出アクセスを許可して、メモリブロックＭＢＢに対しデータ読出アクセスが実行される（ステップＳ１６）。この判定も、マイクロコンピュータにおいて実行されてもよい。
【００７４】
一方、ステップＳ１３において、メモリブロックＭＢＡがアクセス中と判定されると、このメモリブロックＭＢＡのアクセス内容が、データ読出であるかデータ書換であるかの判定が、メモリブロックＭＢＡに対するアクセス時と同様にして、行なわれる（ステップＳ１４）。メモリブロックＭＢＡにおいてデータの書換が実行されているとき、メモリブロックＭＢＢにおいて、電圧切替回路９は、制御信号ＳＷｂｇｏに従って、読出電圧ＶＲＤ１およびＶＲＤ２を切替スイッチ回路ＢＷ２およびＢＧ２により選択することができる。したがって、この場合、メモリブロックＭＢＡのデータ書換と並行してメモリブロックＭＢＢにおいてデータの読出が、制御回路１１の制御の下に実行される。
【００７５】
一方、ステップＳ１４において、メモリブロックＭＢＡにおいてデータ読出アクセスが実行されていると判定された場合には、読出データの競合が生じるため、メモリブロックＭＢＡのデータ読出が完了するまで、メモリブロックＭＢＢのデータ読出が待合せられる（ステップＳ１５）。メモリブロックＭＢＡのデータ読出が完了すると、次いでメモリブロックＭＢＢに対するデータの読出が実行される。この読出の待ち合わせ制御は、例えば、制御回路１１からのビジー信号に従ってマイクロコンピュータ２において実行される。
【００７６】
一方、ステップＳ１２において、メモリブロックＭＢＢに対するアクセス要求が、データ書換要求であると判定されると、次いで、メモリブロックＭＢＡがアクセス中であるかの判定が行なわれる（ステップＳ１７）。メモリブロックＭＢＡがアクセス中の場合、メモリブロックＭＢＡは、データ読出中かデータ書換中であり、電圧切替回路８は、データ読出電圧またはデータ書換用の電圧を選択している。したがって、メモリブロックＭＢＡのアクセスが完了するまで、その書換は待合せられる。メモリブロックＭＢＡのデータアクセスが完了すると、メモリブロックＭＢＢに対するデータ書換が実行される（ステップＳ１８）。この書換アクセスの待ち合わせの制御も、一例として、制御回路１１からのビジー信号によりマイクロコンピュータ２において実行される。制御回路１１が、制御信号／ＳＷｂｇｏをＨレベルに設定して、電圧切替回路９において、切替制御信号ＣＳＷ１−ＣＳＷ８により選択された電圧切替回路８からの書換電圧を、さらに選択する。
【００７７】
したがって、メモリブロックＭＢＡにおいてデータ読出アクセスが実行されている場合には、これと並行してメモリブロックＭＢＢのメモリアレイ５ｂにおいてデータの書換は行なうことができない。
【００７８】
たとえば、メモリブロックＭＢＡがデータメモリであり、メモリブロックＭＢＢがコードメモリの場合、頻繁に書換が行なわれるのは、データメモリである。したがって、メモリブロックＭＢＢからのプログラムコードなどの読出時に、並行してメモリブロックＭＢＡにおいてデータの書換を実行することにより、マイクロコンピュータ２は、処理をプログラムに従って実行することができる。したがって、一方のメモリブロックＭＢＢにおいてＢＧＯモードでデータの書換を行なうことができない場合であっても、特に問題は生じない。
【００７９】
なお、各処理の待合せ完了後、メモリブロックへのアクセス時、新たに、マイクロコンピュータ２から、制御回路１１からのレディ／ビジー信号に従ってコマンドが発行されてもよい。
【００８０】
制御回路１１は、発行されたコマンドと、アクセス要求されたメモリブロックのアドレスとをコマンドレジスタ回路に保持して、メモリブロックのアクセス状況をモニタし、指定された動作モードに従って、切替制御信号ＣＳＷ１−ＣＳＷ８およびＳＷｂｇおよびＳＷｂｇｏを生成する。
【００８１】
［書換電圧の具体的例］
消去動作時においても、消去および正確に消去が行われたかを判定する消去ベリファイが実行される。消去ベリファイ動作時においては、しきい値電圧の上限値および下限値の間にしきい値電圧が存在するかの判定が行われるため、複数のベリファイ電圧が利用される。各ベリファイ動作時、ベリファイ電圧に応じて、ワード線にベリファイ読出電圧が印加され、内部でデータ読出が実行される。したがって、１つの消去動作を実行する場合においても、ワード線、サブビット線ＳＢＬ、ソース線ＳＬ、ＰウェルＰＷおよび埋込ＮウェルＢＮＷに、種々のレベルの電圧が供給される。動作モードに応じた電圧は、電圧切替回路８により切替制御信号ＣＳＷ０−ＣＳＷ８に従って選択される。したがって、内部電圧の種類が多くなれば、書込および消去に必要とされる電圧に対するスイッチ回路の数が増大する。この書込および消去の書換に必要な電圧を選択するスイッチ回路をメモリアレイにおいて共通化することにより、スイッチ回路の全体の数が低減され、応じて、電圧切替回路のレイアウト面積を低減することができる。
【００８２】
以下、具体的に、内部電圧の伝搬経路を、消去パルス印加（ＥＲＳ）について説明するとともに、図１１を参照して、電源回路７、電圧切替回路８およびソース線／ウェル選択駆動回路２１、行選択駆動回路２０およびゲート駆動回路２３の具体的構成について説明する。
【００８３】
図１１を参照して、電源回路７は、正の電圧ＶＰＲＶを生成するリードポンプ５０と、リードポンプ５０からの電圧を降圧して内部電圧ＶＲＶＤＣおよびＶＷＢＷＬを生成する内部降圧回路５１および５２を含む。リードポンプ５０は、リードイネーブル信号ＲＥの活性化時、ポンプ動作を実行して、所定の電圧レベルの電圧を生成する。
【００８４】
電源回路７は、さらに、負電圧ＶＮ９Ｖを生成する負ポンプ５３と、正の高電圧ＶＰ９Ｖを生成する正ポンプ５４と、正ポンプ５４の出力電圧ＶＰ９Ｖから電圧ＶＲＡＭＰを生成する降圧回路５５とを含む。
【００８５】
負ポンプ５３は、リードポンプ５０の生成する正電圧ＶＰＲＶを動作電源電圧として受け、負ポンプイネーブル信号ＮＥの活性化時にポンプ動作を行なって負電圧ＶＮ９Ｖを生成する。正ポンプ５４は、リードポンプ５０からのポンプ電圧ＶＰＲＶを動作電源電圧として受け、正ポンプイネーブル信号ＰＥの活性化に応答して活性化されてポンプ動作を行なって正のポンプ電圧ＶＰ９Ｖを生成する。降圧回路５５は、正ポンプ５４から生成される電圧ＶＰ９Ｖを降圧して、降下電圧ＶＲＡＭＰを生成する。
【００８６】
電圧切替回路８は、１１個の切替回路ＭＸ１−ＭＸ１１を含む。切替回路ＭＸ１は、外部電源電圧ＶＤと内部降圧回路（ＶＤＣ）５１の生成する内部電圧ＶＲＶＤＣの一方を選択する。切替回路ＭＸ２は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶと正ポンプ５４からのポンプ電圧ＶＰ９Ｖの１つを選択して、列選択ゲート電圧ＶＰＹＧを生成する。
【００８７】
切替回路ＭＸ３は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶと正ポンプ５４からの正のポンプ電圧ＶＰ９Ｖと接地電圧のうちの１つを選択してアレイ選択ゲート電圧ＶＰＳＧ１を生成する。切替回路ＭＸ４は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶと正ポンプ５４からの正のポンプ電圧ＶＰ９Ｖの１つを選択してアレイ選択ゲート電圧ＶＰＳＧを生成する。
【００８８】
切替回路ＭＸ５は、負ポンプ５３の生成する負のポンプ電圧ＶＮ９Ｖと接地電圧の一方を選択して電圧ＶＮＳＧを生成する。切替回路ＭＸ６は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶと内部降圧回路（ＶＤＣ）５１の生成する電圧ＶＲＶＤＣとランプ発生器５５からのランプ電圧ＶＲＡＭＰと内部降圧回路（ＶＤＣ）５２からの電圧ＶＷＢＷＬの１つを選択して電圧ＶＰＷＬを生成する。
【００８９】
切替回路ＭＸ７は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶと接地電圧のうちの１つを選択して電圧ＶＺＷＬを生成する。切替回路ＭＸ８は、負ポンプ５３からの電圧ＶＮ９Ｖと接地電圧の一方を選択して電圧ＶＮＷＬを生成する。
【００９０】
切替回路ＭＸ９は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶとランプ発生器５５からのランプ電圧ＶＲＡＭＰと接地電圧のうちの１つを選択して電圧ＶＰＳＷを生成する。切替回路ＭＸ１０は、負ポンプ５３からの電圧ＶＮ９Ｖと接地電圧の一方を選択して電圧ＶＮＳＬを生成する。切替回路ＭＸ１１は、外部電源電圧ＶＤとリードポンプ５０からの電圧ＶＰＲＶの一方を選択して電圧ＶＰＢＮＬを生成する。リードポンプ５０からの電圧ＶＰＲＶは、データ読出モード時、選択され、選択ワード線へ供給される。
【００９１】
これらの切替回路ＭＸ１−ＭＸ１１は、それぞれ、制御回路からの制御信号に従ってその接続経路が設定される。各切替回路の入力端子が、図８において示したスイッチ回路ＳＷに対応する。図８に示すスイッチ回路ＡＷ１−ＡＷ５が、切替回路ＭＸ６に対応し、スイッチ回路ＡＧ１−ＡＧ４が、切替回路ＭＸ３に対応する。
【００９２】
図２に示すライトドライブ回路１９に含まれるライトドライバ１９Ａは、切替回路ＭＸ１からの電圧ＶＰＢＬと接地電圧とを動作電源電圧として受け、図示しない内部書込データに従って内部書込データ線ＢＤを駆動する。図２に示すＹデコーダ１６に含まれるＹゲートデコーダ１６Ａは、切替回路ＭＸ２からの電圧ＶＰＹＧと接地電圧を動作電源電圧として受け、図示しないアドレス信号をデコードして書込列選択信号ＣＡＷを生成する。
【００９３】
図２に示すマルチプレクサ１７は、書込列選択ゲートＹＧＷと、読出列選択ゲートＹＧＲとを含む。書込列選択ゲートＹＧＷは、高耐圧トランジスタで構成され、そのゲートにＹゲートデコーダ１６Ａからの書込列選択信号ＣＡＷを受け、導通時、メインビット線ＭＢＬと書込データ線ＢＤとを電気的に接続する。読出列選択ゲートＹＧＲは、読出列選択信号ＣＡＲに従って選択的に導通し、導通時、メインビット線ＭＢＬを内部読出データ線ＢＤＳを介してセンスアンプ回路１８Ａに結合する。この読出列選択信号ＣＡＲは、図示しない読出用のＹゲートデコーダにより生成される。読出時に読出用Ｙゲートデコーダが活性化され、アドレス信号に従って読出列選択信号を生成する。
【００９４】
図２に示すセンスアンプ回路１８に含まれるセンスアンプ回路１８Ａは、外部電源電圧ＶＤと接地電圧を両動作電源電圧として受け、内部読出データ線ＢＤＳを流れる電流を検出して、内部データの読出を実行する。センスアンプ回路１８Ａは、また、ベリファイ動作時の内部読出のために用いられてもよい。メインビット線ＭＢＬを、メモリアレイ５ａおよび５ｂに対して別々に設けることにより、ＢＧＯモードを実現することができる。
【００９５】
図３に示すゲート駆動回路２３は、アレイ選択ゲートデコーダ６０と、このアレイ選択ゲートデコーダ６０の出力信号に従ってサブアレイ選択信号ＳＧを生成するドライブ回路６１を含む。図３に示すサブアレイ選択ゲート回路２２に含まれる選択トランジスタ（サブアレイ選択ゲート）ＳＴは、高耐圧トランジスタで構成され、そのゲートに、アレイ選択ゲートドライバ６１の出力するサブアレイ選択信号ＳＧを受ける。
【００９６】
図３に示す行選択駆動回路２０は、ロウデコーダ６２、ＶＮＷＬデコーダ６３およびワード線ドライバ６４を含む。ロウデコーダ６２は、切替回路ＭＸ６の出力電圧ＶＰＷＬと接地電圧とを動作電源電圧として受け、図示しないアドレス信号をデコードして行選択信号を生成する。ＶＮＷＬデコーダ６３は、切替回路ＭＸ７からの電圧ＶＺＷＬと切替回路ＭＸ８からの電圧ＶＮＷＬを両動作電源電圧として受ける。このＶＮＷＬデコーダ６３は、消去モード時、選択ワード線上に伝達される負電圧を生成し、書込および読出時においては、非選択ワード線上に伝達される電圧を生成する（非選択ワード線がＬレベル）。
【００９７】
図３に示すソース線／ウェル選択駆動回路２１は、Ｐウェルデコーダ６５とソース線デコーダ６６とを含む。Ｐウェルデコーダ６５は、切替回路ＭＸ９の選択する電圧ＶＰＳＷと切替回路ＭＸ１０の選択する電圧ＶＮＳＷとを両動作電源電圧として受け、図示しない行アドレス信号のデコード動作を行なってＰウェルに供給される電圧ＰＷＥＬＬを生成する。ソース線デコーダ６６は、切替回路ＭＸ９の生成する電圧ＶＰＳＷと切替回路ＭＸ１０の生成する電圧ＶＮＳＷとを動作電源電圧として受け、Ｐウェルデコーダ６５の出力電圧に従って各ソース線ＳＬの電圧レベルを設定する。
【００９８】
埋込ＮウェルＢＮＷへは、切替回路ＭＸ１１からの電圧ＶＰＢＮＷが供給される。消去動作時、選択サブアレイにおいて全ブロックが一括して消去動作が行なわれるため、特に埋込ＮウェルＢＮＷを、各選択行ごとに分割してその電圧を調整する必要はないためである。しかしながら、埋込ＮウェルＢＮＷが、サブアレイ単位で分割され、消去時または書込時、選択サブアレイの電圧レベルが動作モードに応じて設定される場合には、切替回路ＭＸ１１の出力部に、埋込Ｎウェル選択用のデコーダが設けられる。
【００９９】
電圧ＶＰＲＶは、５．６Ｖであり、負電圧ＶＮ９Ｖは、−９．１Ｖであり、電圧ＶＰ９Ｖは、９．７Ｖである。これらの切替回路ＭＸ１−ＭＸ１１の接続経路は、前述のように、制御回路１１により動作モードに応じて設定される。
【０１００】
消去パルス印加時、電圧切替回路８において、切替回路ＭＸ１、ＭＸ２は、外部電源電圧ＶＤを選択する。切替回路ＭＸ３は、外部電源電圧ＶＤを選択して、電圧ＶＰＢＳＧ１を生成する。切替回路ＭＸ４は、外部電源電圧ＶＤを選択して、電圧ＶＰＳＧを生成する。切替回路ＭＸ５は、接地電圧を選択して電圧ＶＮＳＧを生成する。切替回路ＭＸ６は、外部電源電圧ＶＤを選択して電圧ＶＰＷＬを生成する。切替回路ＭＸ７は、接地電圧を選択して電圧ＶＺＷＬを生成する。切替回路ＭＸ８は、負ポンプ５３からの電圧ＶＮ９Ｖを選択して電圧ＶＮＷＬを生成する。切替回路ＭＸ９は、降圧回路５５からの降下電圧を選択して電圧ＶＰＳＷを生成する。切替回路ＭＸ１０は、接地電圧を選択して電圧ＶＮＳＷを生成する。切替回路ＭＸ１１は、正ポンプ５４からの電圧ＶＰ９Ｖを選択して電圧ＶＰＢＮＷを生成する。
【０１０１】
ライトドライバ１９ＡおよびＹゲートデコーダ１６Ａは、接地電圧（０Ｖ）レベルの電圧を生成する。したがって、書込列選択信号ＣＡＷは接地電圧レベルであり、書込列選択ゲートＹＧＷは非導通状態にあり、また、読出列選択ゲートＲＧＷも、読出列選択信号ＣＡＲに従って非導通状態にある。
【０１０２】
アレイ選択ゲートデコーダ６０は、選択時、切替回路ＭＸ４からの外部電源電圧ＶＤレベルの電圧ＶＰＳＧを生成する。アレイ選択ゲートドライバ６１は、選択時、アレイ選択ゲートデコーダ６０の出力電圧に従って、サブアレイ選択ゲート信号ＳＧを、切替回路ＭＸ３から与えられる電圧ＶＰＳＧ１（外部電源電圧ＶＤレベル）のレベルに駆動する。
【０１０３】
ロウデコーダ６２は、接地電圧を選択し、ＶＮＷＬデコーダ６３は、切替回路ＭＸ８からの負電圧ＶＮ９Ｖレベルの電圧ＶＮＷＬを選択する。ワード線ドライバ６４は、この消去パルス印加時、ＶＮＷＬデコーダ６３の出力する負電圧（−１０Ｖ）レベルに、選択ワード線ＷＬを駆動する。ワード線ドライバ６４は、非選択ワード線を、ロウデコーダ６２の出力する電圧に従って接地電圧レベルに維持する。
【０１０４】
Ｐウェルデコーダ６５およびソース線デコーダ６６は、それぞれ、切替回路ＭＸ９から与えられる降下電圧ＶＲＡＭＰレベルの電圧ＶＰＳＷレベルを選択して、ＰウェルＰＷおよびソース線ＳＬ上に伝達する。サブアレイ選択ゲートトランジスタＳＴは、オフ状態であり、ＰウェルＰＷに供給される高電圧に従って、サブビット線ＳＢＬが、また高電圧（ＶＲＡＭＰレベル）に駆動される。降圧回路５５は、降下電圧ＶＲＡＭＰを、消去パルス印加時、正ポンプ５４からの正のポンプ電圧ＶＰ９Ｖと同様の一定の電圧レベル（１０Ｖ）の消去パルスとして生成する。
【０１０５】
埋込ＮウェルＢＮＷは、切替回路ＭＸ１１からの電圧ＶＰＢＮＷに従って、高電圧ＶＰ９Ｖ（１０Ｖ）のレベルに設定される。
【０１０６】
したがって、この消去パルス印化時には、選択ワード線ＷＬが負の高電圧（−１０Ｖ）に設定され、ＰウェルＰＷ、埋込ＮウェルＢＮＷ、サブビット線ＳＢＬおよびソース線ＳＬが、正の高電圧（１０Ｖ）に設定され、消去パルスが、降下電圧ＶＲＡＭＰに従って印加される。
【０１０７】
非選択メモリセルに対するソース線ＳＬおよびＰウェルＰＷは、接地電圧レベルである。この場合、埋込ＮウェルＢＮＷは、高電圧１０Ｖであり、メモリセルの基板領域（Ｐウェル）のＰＮ接合は、非選択メモリセルにおいて、逆バイアス状態に維持される。
【０１０８】
図１１に示すように、電圧切替回路８においては、切替回路ＭＸ１−ＭＸ１１に従って、それぞれの電圧の伝搬経路を動作モードに応じて切替えることにより、メモリセルの各構成要素に対する供給電圧を切替えることができる。この電圧切替回路８において見られるように、切替回路ＭＸ１−ＭＸ１１の入力端子各々がスイッチ回路に対応し、従って、数多くのスイッチ回路を電圧選択／切替のために設ける必要がある。
【０１０９】
電圧切替回路９においては、これらの切替回路ＭＸ１−ＭＸ１１の出力電圧とリードポンプ５０からの電圧ＶＰＲＶの一方を選択する切替回路が設けられる。したがって、電圧切替回路９においては、２：１選択を行なうスイッチ回路が切替回路として設けられるだけであり、電圧切替回路８のレイアウト面積に比べて、そのレイアウト面積を十分に低減することできる。これにより、各メモリブロックに対応して電圧切替回路８を設ける構成に較べて、電圧切替回路の占有面積を低減することができ、応じて、チップ面積を低減することができる。
【０１１０】
図１２は、図１１に示す電源回路７の具体的構成の一例を示す図である。図１２において、リードポンプ５０は、２つのリードポンプ回路５０Ａおよび５０Ｂを含む。第１のリードポンプ回路５０Ａは、ポンプＲＰＵＭＰ１と、検出回路ＤＥＴ１とを含む。検出回路ＤＥＴ１は、その検出レベルが、制御回路により動作モードに応じて設定され、比較イネーブル信号ＣＩＮＰ１Ｅの活性化時活性化され、ポンプＲＰＵＭＰ１の出力電圧ＶＰＲＶと設定された検出レベルとを比較し、その比較結果を示すＳＥＬＲ１を生成する。検出回路ＤＥＴ１は、通常のデータ読出時に、電圧ＶＰＲＶを６Ｖの電圧レベルに設定する。
【０１１１】
ポンプＲＰＵＭＰ１は、リードイネーブル信号ＲＥ１の活性化時、検出回路ＤＥＴ１の出力信号ＳＥＲ１の出力信号に従って選択的にポンプ動作を行ない、内部電圧ＶＰＲＶを、検出回路ＤＥＴ１において設定された検出電圧レベルに維持する。ポンプＲＰＵＭＰ１に対しては、メモリ外部から、電源電圧ＶＤよりも高い高電圧ＶＰＰが動作電源電圧として供給される。この高電圧ＶＰＰは、システムが搭載されるチップ上に配置される高電圧生成回路により生成されてもよく、該チップ外部から供給されてもよい。
【０１１２】
第２のリードポンプ回路５０Ｂも、同様、ポンプＲＰＵＭＰ２と、検出回路ＤＥＴ２とを含む。検出回路ＤＥＴ２は、その検出レベルが、制御回路により動作モードに応じてまたは動作環境に応じて設定され、比較イネーブル信号ＣＩＮＰ２Ｅの活性化時ポンプＲＰＵＭＰ２の出力電圧ＶＰＲＶ２と設定された検出レベルと比較し、その比較結果を示す信号をＳＥＬＲ２を生成する。ポンプＲＰＵＭＰ２は、高電圧ＶＰＰを動作電源電圧として受け、リードイネーブル信号ＲＥ２の活性化時、検出回路ＤＥＴ２の出力信号ＳＥＬＲ２の出力信号に従って選択的にポンプ動作を行なって内部電圧ＶＰＲＶ２を生成する。
【０１１３】
リードポンプ５０においては、ポンプ回路５０Ａおい５０Ｂの出力電圧を短絡するためのスイッチ回路ＳＷ２と、検出回路ＤＥＴ１およびＤＥＴ２の出力信号を短絡するためのスイッチ回路ＳＷ３が設けられる。不揮発性半導体記憶装置において、リードポンプ５０のポンプ能力を大きくする場合、ポンプ回路５０Ａおよび５０Ｂを並列に動作させ、大きなポンプ能力で、内部電圧ＶＰＲＶおよびＶＰＲＶ２を生成する。
【０１１４】
ポンプ回路５０Ａおよび５０Ｂは、それぞれスイッチ回路ＳＷ２およびＳＷ３により分離されている場合には、個々に動作し、それぞれ電圧レベルの異なる内部電圧ＶＰＲＶおよびＶＰＲＶ２を生成する。これは、たとえば対象のメモリアレイが、データメモリとコードメモリのように、それぞれ記憶情報の属性が異なる場合、メモリアレイの属性に応じて、データ読出時のワード線電圧のレベルを最適化する。図１２においては、一例として、スイッチ回路ＳＷ２およびＳＷ３が非導通状態のとき、内部電圧ＶＰＲＶおよびＶＰＲＶ２が、共に６Ｖに設定される場合を示す。
【０１１５】
なお、この検出回路ＤＥＴ１およびＤＥＴ２の検出レベルが、複数ビットのデータで設定されるのは、たとえばテストモード時などにおいてトリミング操作等により、ワード線電圧レベルを調整するためであり、通常、読出モード時においては、その検出電圧レベルは固定される。
【０１１６】
内部降圧回路（ＶＲＶＤＣ：ＶＤＣ）５１は、ポンプ回路５０Ｂの出力信号を降圧して内部電圧ＶＲＶＤＣを生成する。この内部降圧回路５１は、ローアクティブのイネーブル信号ＩＶＲＶＤＣＥＮに従って活性化され、活性化時、降圧動作により内部電圧ＶＲＶＤＣを生成する。内部降圧回路５１は、書込モード（プログラムモード；ＰＧＭ）時、チャネルホットエレクトロン（ＣＨＥ）によりメモリセルへの書込を行なう場合、内部電圧ＶＲＶＤＣを４Ｖに設定する。消去ベリファイ（ＥＶ）モード時においては、この内部降圧電圧ＶＲＶＤＣは、一例として、４Ｖに設定される。このベリファイ時の電圧ＶＲＶＤＣに従って選択ワード線の電圧レベルを設定し、メモリセルが、ベリファイ電圧条件を満たしているかの判定を行なう。
【０１１７】
降圧回路５１は、例えば、フィードバック型降圧回路により構成され、基準電圧と生成する電圧とを比較し、その比較結果に従って動作電源ノードからの供給電流を調整して内部電圧のレベルを調整する。
【０１１８】
負ポンプ５３は、負ポンプ回路ＮＰＵＭＰと、検出回路ＤＥＴ３とを含む。この検出回路ＤＥＴ３は、負ポンプイネーブル信号ＮＥの活性化時、負ポンプ回路ＮＰＵＭＰの出力電圧ＶＮ９Ｖの電圧レベルを、設定された検出レベルと比較し、その比較結果に応じた信号ＳＥＬＮを生成する。負ポンプ回路ＮＰＵＭＰは、負ポンプイネーブル信号ＮＥの活性化時、検出回路ＤＥＴ３の出力信号ＳＥＬＮに従って選択的にポンプ動作を行なって、出力ノードから電荷を引抜いて、負の電圧レベルの内部電圧ＶＮ９Ｖを生成する。
【０１１９】
この検出回路ＤＥＴ３の検出レベルは、動作モード時に応じて設定され、消去パルス印加時（ＥＲＳ）においては、−１０Ｖに設定される。検出回路ＤＥＴ３の検出電圧レベルも、制御回路により動作モードに応じて設定される。
【０１２０】
正ポンプ５４は、ポンプＰＰＵＭＰと、検出回路ＤＥＴ４とを含む。検出回路は、正ポンプイネーブル信号ＰＥの活性化時、ポンプＰＰＵＭＰの出力電圧ＶＰ９Ｖと設定された検出レベルと比較し、その比較結果に応じた信号ＳＥＬＰを生成する。ポンプＰＰＵＭＰは、正ポンプイネーブル信号ＰＥの活性化時、検出回路ＤＥＴ４の出力信号ＳＥＬＰに従って選択的にポンプ動作を行なって正の高電圧（１０Ｖ）レベルの電圧ＶＰ９Ｖを生成する。
【０１２１】
降圧回路５５も、その発生電圧レベルが、動作モードに応じて設定され、降下電圧イネーブル信号ＶＲＡＭＰＥＮに従って活性化され、正ポンプ５４の出力電圧ＶＰ９Ｖから、動作モードに応じて設定された電圧レベルの信号またはパルス波形の電圧を生成する。この降圧回路５５は、チャネルホットエレクトロンを用いた書込（ＰＧＭ）モード時および消去パルス印加時（ＥＲＳ）においては、１０Ｖのレベルの電圧を供給する。書込ベリファイ時（ＰＶ）においては、この降圧回路５５の生成する降下電圧ＶＲＡＭＰは、７Ｖの電圧レベルに設定される。この書込ベリファイ電圧を選択ワード線に供給することにより書込対象のメモリセルが、書込状態にあるかの検証が行われる。
【０１２２】
電源回路７へは、また、外部から、ビット線ＢＬ（メインビット線ＭＢＬおよびサブビット線ＳＢＬ）へ供給されるビット線外部電圧ＥＸＴＶＤ、ワード線へ選択的に伝達される外部ワード線電圧ＥＸＴＶＲ、および正のバイアス電圧ＥＸＶＰが供給される。外部からの電圧ＥＸＴＶＲは、スイッチ回路ＳＷ１を介して内部へ伝達され、使用されるメモリの動作環境または仕様に応じて選択的に読出時の電圧として利用される。外部からの電圧ＥＸＴＶＰは、ワード線に伝達される電圧として選択的に利用される。このワード線に供給される電圧を外部から供給することにより、ワード線の電圧を最適化する。各外部電圧は、一例として、同一チップ上に配置されるマイクロコンピュータにおいて生成されて、この不揮発性メモリに供給される。
【０１２３】
図１２においては、電源回路７が生成する各電圧の書込時の電圧レベルを併せて示す。また、電源回路７において、各ポンプは、動作モードに応じて選択的にイネーブル信号により活性化される。
【０１２４】
各動作モードにおいてリードイネーブル信号ＲＥを、Ｈレベルの活性状態に維持する。リードポンプ５０（ポンプ回路５０Ａ，５０Ｂ）は、常時、所定の電圧レベル（６Ｖ）の電圧を生成している。したがって、メモリアレイ５ａ（メモリブロックＭＢＡ）において消去または書込（プログラム）を行なう書換モード時において、リードポンプ５０の出力する電圧ＶＰＲＶおよびＶＲＰＶ２を利用して、メモリアレイ５ｂ（メモリブロックＭＢＢ）においてデータの読出を実行することができる。また、これに代えて、ＢＧＯモードが指定されたときにリードイネーブル信号ＲＥを活性化して、読出用の電圧を生成してもよい。
【０１２５】
図１３は、電圧切替回路８および９の具体的構成の一例を概略的に示す図である。この図１３に示す電圧切替回路８および９は、図１２に示す電源回路７からの内部電圧を動作モードに応じて選択して、次段のデコーダに伝達される電圧のレベル／極性を切替える。図１３においては、また、書込時の電圧の伝播経路と電圧レベルとを併せて示す。
【０１２６】
電圧切替回路８は、図１１に示す構成と同様、切替回路ＭＸ１−ＭＸ１１を含む、電圧切替回路９は、切替回路ＭＸ２１−ＭＸ３１を含む。切替回路ＭＸ１−ＭＸ１１およびＭＸ２１−ＭＸ３１各々の入力部に示される参照符号が、それぞれ、制御回路から動作モードに応じて活性化される制御信号を示す。初期状態時において制御信号にかかわらず固定的に設定される信号伝達経路は、デフォルト（default）で示す。例えば、切替回路ＭＸ１において、制御信号ＣＯＮＶＰＢＬＶＤＤが活性されると、外部電源電圧（ＶＤ）が選択され、制御信号ＣＯＮＶＰＢＬＥＸＶＤが活性化されると、外部からのビット線電圧ＥＸＴＶＤが選択され、制御信号ＣＯＮＶＰＢＬＶＤＣが活性化されると、降圧回路５１からの電圧ＶＲＶＤＣが選択される。
【０１２７】
これらの制御信号については、説明の煩雑化を回避するために、各動作モードに応じて制御回路から生成されることを述べるだけに留め、その詳細説明は省略する。各動作モードに応じて、メモリアレイに対する信号／電圧が所定の電圧レベルに設定されるように、各制御信号が選択的に活性化されて、電圧伝達経路が設定される。一例として、書込時においては、図１３に示す切替回路の接続経路を実現するように、制御回路が各制御信号の状態を設定する。
【０１２８】
また、図１３においては、対象のメモリアレイ５ａおよび５ｂが、それぞれデータメモリおよびコードメモリとして利用され、各電圧の参照符号の末尾の「Ｄ」および「Ｃ」によりデータメモリおよびコードメモリに対する電圧であることを示す。
【０１２９】
データ領域（データメモリ；メモリアレイ５ａ）の書込時には、電圧切替回路８において、切替回路ＭＸ１は、制御信号ＣＯＮＶＰＢＬＶＤＣに従って、内部降圧回路（ＶＲＶＤＣ）５１からの内部降圧電圧ＶＲＶＤＣを選択して４Ｖの電圧ＶＰＢＬ＿Ｄを生成する。切替回路ＭＸ２は、制御信号ＣＯＮＶＰＹＧ９ＶＮに従って、正ポンプ５４からのポンプ電圧ＶＰ９Ｖを選択して、１０Ｖの電圧ＶＰＹＧ＿Ｄを生成する。
【０１３０】
切替回路ＭＸ３は、制御信号ＣＯＮＶＰＳＧ１９Ｖに従って、正ポンプ５４からのポンプ電圧ＶＰ９Ｖを選択して、１０Ｖの電圧ＶＰＳＧ１＿Ｄを生成する。切替回路ＭＸ４は、制御信号ＣＯＮＶＰＳＧ９Ｖに従って、正ポンプ５４からのポンプ電圧ＶＰ９Ｖを選択して、１０Ｖの電圧ＶＰＳＧ＿Ｄを生成する。切替回路ＭＸ５は、デフォルト値の接地電圧を選択して電圧ＶＮＳＧ＿Ｄを生成する。切替回路ＭＸ６は、制御信号ＣＯＮＶＷＬＲＡＭＰに従って、降圧回路５５からの降下電圧ＶＲＡＭＰを選択して、１０Ｖの電圧ＶＰＷＬ＿Ｄを生成する。
【０１３１】
切替回路ＭＸ７は、制御信号ＣＯＮＶＺＷＬＲＶに従ってリードポンプ回路５０Ｂまたは外部からの電圧ＥＸＴＶＲを選択して６Ｖの電圧ＶＺＷＬ＿Ｄを生成する。切替回路ＭＸ８は、デフォルト値の接地電圧を選択して、電圧ＶＮＷＬ＿Ｄを生成する。切替回路ＭＸ９は、制御信号ＣＯＮＶＰＳＷＲＶに従ってリードポンプ回路５０Ｂからの電圧ＶＰＲＶ２または外部からの電圧ＥＸＴＶＲを選択して、６Ｖの電圧ＶＰＳＷ＿Ｄを生成する。切替回路ＭＸ１０は、制御信号ＣＯＮＶＮＳＷＮ９に従って負ポンプ５３からのポンプ電圧ＶＮ９Ｖを選択して、電圧ＶＮＳＷ＿Ｄを生成する。切替回路ＭＸ１１は、デフォルト値の外部電源電圧（ＶＤ）を選択して、１.５Ｖの電圧ＶＰＢＮＷ＿Ｄを生成する。これらの選択された電圧に従って、メモリアレイ（データメモリ）５ａにおいてデータの書込が実行される。
【０１３２】
一方、コードメモリ（メモリアレイ５ｂ）に対する電圧切替回路９においては、切替回路ＭＸ２１は、制御信号ＣＯＤＥＯＰに従って外部電源電圧を選択して、１.５Ｖの電圧ＶＰＢＬ＿Ｃを生成する。切替回路ＭＸ２２からＭＸ２４は、制御信号ＩＣＯＤＥＯＰに従ってポンプ回路５０Ａからの６Ｖのポンプ電圧ＶＰＲＶを選択して、それぞれ、電圧ＶＰＹＧ＿Ｃ、ＶＰＳＧ１＿ＣおよびＶＰＳＧ＿Ｃを生成する。
【０１３３】
切替回路ＭＸ２５は、制御信号ＣＯＤＥＯＰに従って、接地電圧を選択して電圧ＶＮＳＧ＿Ｃを生成する。切替回路ＭＸ２６は、制御信号ＩＣＯＤＥＯＰに従ってリードポンプからの電圧ＶＰＲＶを選択して、６Ｖの電圧ＶＺＷＬ＿Ｃを生成する。切替回路ＭＸ２７は、制御信号ＩＣＯＤＥＯＰに従って、電圧ＶＰＲＶを選択して、電圧ＶＺＷＬＣを生成する。切替回路ＭＸ２８は、制御信号ＣＯＤＥＯＰに従って接地電圧を選択して電圧ＶＮＷＬ＿Ｃを生成する。切替回路ＭＸ２９は、制御信号ＩＣＯＤＥＯＰに従ってリードポンプからの電圧ＶＰＲＶを選択して、６Ｖの電圧ＶＰＳＷ＿Ｃを生成する。切替回路ＭＸ３０は、制御信号ＣＯＤＥＯＰに従って接地電圧を選択して電圧ＶＮＳＷ＿Ｃを生成する。切替回路ＭＸ３１は、制御信号ＣＯＤＥＯＰに従って外部電源電圧を選択して、１.５Ｖの電圧ＶＰＢＮＷ＿Ｃを生成する。
【０１３４】
電圧切替回路９においては、制御回路からのバックグランドモード動作時に生成される制御信号ＣＯＤＥＯＰおよびＩ／ＣＯＤＥＯＰに従ってその接続経路が設定される。この制御信号ＣＯＤＥＯＰおよびＩＣＯＤＥＯＰが、図８において示す制御信号ＳＷｂｇｏに対応する。
【０１３５】
上述のように、電圧切替回路８が書込用の電圧を生成しているときに、電圧切替回路９において、読出用の電圧（リードポンプからの電圧）を選択する。これにより、メモリアレイ５ａ（データメモリ）に対する書換時において、メモリアレイ５ｂ（コードメモリ）においてコードデータの読出を行なうことができる。
【０１３６】
なお、コードメモリ（メモリアレイ５ｂ）においてデータの書換を行なう場合、接続制御信号に従って、電圧切替回路８において接続経路が切替えられ、接続制御信号（接頭符号がＣＯＮの制御信号）が与えられてない切替回路においては、デフォルト値にその接続経路が設定される。すなわち、電圧切替回路９が書換用の電圧を選択する場合、電圧切替回路８においては、データの書換（書込または消去）を行なう電圧を選択する経路に、切替回路ＭＸ１−ＭＸ１１の接続経路が、各制御信号により設定される。
【０１３７】
切替回路ＭＸ１−ＭＸ１１およびＭＸ２１−ＭＸ３１の入力端子が、それぞれ、スイッチ回路に対応する。従って、電圧切替回路９におけるスイッチ回路の数は、電圧切替回路８のスイッチ回路の数よりも少なく、同一構成の電圧切替回路をメモリアレイ５ａおよび５ｂに対して設ける場合に較べて、電圧切替回路の占有面積は低減される。
【０１３８】
なお、電圧切替回路８および９からの電圧が、メモリセルを選択するワード線選択駆動回路、ソース線／ウェル選択駆動回路、ライトドライバ、Ｙデコーダ、選択ゲートデコーダなどのアレイ周辺回路へ与えられるものの、これらのアレイ周辺回路の構成は、図１１に示す回路の構成と同じであり、その説明は省略する。各電圧に対し、末尾にＤまたはＣの符合が付されている点を除いて、同じ符号の電圧が、それぞれ対応のアレイ周辺回路へ供給される。
【０１３９】
図１４は、切替回路ＭＸに含まれるスイッチ回路の構成の一例を示す図である。このスイッチ回路ＳＷは、図１３に示す電圧切替回路における切替回路ＭＸ１−ＭＸ１１およびＭＸ２１−ＭＸ３１の各入力端子に対応して設けられる。図１４においては、正の電圧を伝達するスイッチ回路ＳＷの構成を代表的に示す。
【０１４０】
図１４において、スイッチ回路ＳＷは、入力ノードＮＤＩへ与えられる入力電圧ＶＩＮを出力ノードＮＤＯへ伝達して出力電圧ＶＯＵＴを生成する２段の転送段ＸＦ１およびＸＦ２を含む。これらの転送段ＸＦ１およびＸＦ２の信号転送動作は、接続制御信号ＣＳＷを受ける２段のインバータＩＶ１およびＩＶ２の各出力信号により制御される。インバータＩＶ１およびＩＶ２の出力信号振幅は、一例として外部電源電圧ＶＤレベルである（制御回路の動作電源電圧レベル）。
【０１４１】
第１の転送段ＸＦ１は、レベル変換段を構成するＰチャネルＭＯＳトランスタＰＱ１、ＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ１、ＮＱ２と、このレベル変換段の出力信号に従って入力電圧を選択的に伝達するＰチャネルＭＯＳトランジスタＰＱ３とを含む。ＰチャネルＭＯＳトランジスタＰＱ１は、入力ノードＮＤＩと内部ノードＮＤ１の間にに接続され、そのバックゲート（基板領域）が、入力ノードＮＤＩに接続され、そのコントロールゲートが内部ノードＮＤ２に接続される。
【０１４２】
ＰチャネルＭＯＳトランジスタＰＱ２は、入力ノードＮＤＩと内部ノードＮＤ２の間に直列に接続され、そのバックゲートが入力ノードＮＤＩに接続され、その（コントロール）ゲートが内部ノードＮＤ１に接続される。
【０１４３】
ＮチャネルＭＯＳトランジスタＮＱ１は、内部ノードＮＤ１と接地ノードの間に接続され、そのゲートにインバータＩＶ１の出力信号を受ける。ＮチャネルＭＯＳトランジスタＮＱ２は、内部ノードＮＤ２と接地ノードの間に接続され、そのゲートにインバータＩＶ２の出力信号を受ける。これらのＭＯＳトランジスタＮＱ１およびＮＱ２のバックゲートは、それぞれ、接地ノードに接続される。
【０１４４】
ＰチャネルＭＯＳトランジスタＰＱ３は、内部ノードＮＤ２の電圧レベルに応じて選択的に導通し、導通時、入力ノードＮＤＩに与えられた電圧ＶＩＮを内部ノードＮＤ３に伝達する。
【０１４５】
内部ノードＮＤ３と接地ノードとの間には、ＮチャネルＭＯＳトランジスタＮＱ３が設けられる。このＮチャネルＭＯＳトランジスタＮＱ３は、インバータＩＶ１の出力信号に従って選択的に導通して、内部ノードＮＤ３を接地電圧レベルに設定し、内部ノードＮＤ３が、電気的にフローティング状態となるのを防止する。
【０１４６】
第２の転送段ＸＦ２は、第１の転送段ＸＦ１と同様、３個のＰチャネルＭＯＳトランジスタＰＱ４−ＰＱ６と、２個のＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ５とを含む。ＰチャネルＭＯＳトランジスタＰＱ７は、出力ノードＮＤＯと内部ノードＮＤ４の間に接続され、そのコントロールゲートが内部ノードＮＤ５に接続される。
【０１４７】
ＰチャネルＭＯＳトランジスタＰＱ５は、出力ノードＮＤＯと内部ノードＮＤ５の間に接続され、そのコントロールゲートが内部ノードＮＤ４に接続され、そのバックゲートが、出力ノードＮＤＯに結合される。
【０１４８】
ＰチャネルＭＯＳトランジスタＰＱ６は、出力ノードＮＤＯと内部ノードＮＤ３との間に接続され、そのゲートが内部ノードＮＤ４に接続され、そのバックゲートが出力ノードＮＤＯに接続される。
【０１４９】
ＮチャネルＭＯＳトランジスタＮＱ４は、内部ノードＮＤ４と接地ノードの間に接続され、かつそのゲートにインバータＩＶ２の出力信号を受ける。ＮチャネルＭＯＳトランジスタＮＱ５は内部ノードＮＤ５と接地ノードの間に接続され、かつそのゲートにインバータＩＶ１の出力信号を受ける。ＭＯＳトランジスタＮＱ４およびＮＱ５のバックゲートは接地ノードに結合される。
【０１５０】
入力ノードＮＤＩおよび出力ノードＮＤＯには、それぞれ容量Ｃ１およびＣ２が接続される。これらの容量Ｃ１およびＣ２は、寄生容量であってもよく、また、有意の容量値を有する意図的に設けられた安定化容量であってもよい。
【０１５１】
次に、この図１４に示すスイッチ回路ＳＷの動作について簡単に説明する。制御信号ＣＳＷは、電圧切替回路８または９のスイッチ回路に与えられる制御信号であり、図８および図１３に示す各接続制御信号に対応する。
【０１５２】
制御信号ＣＳＷがＬレベルのとき、インバータＩＶ１およびＩＶ２の出力信号は、それぞれＨレベル（論理ハイレベル）およびＬレベル（論理ローレベル）である。この状態においては、第１の転送段ＸＦ１において、ＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態である。内部ノードＮＤ１が、ＭＯＳトランジスタＮＱ１を介して放電されて、接地電圧レベルとなる。応じて、ＭＯＳトランジスタＰＱ２がオン状態となり、内部ノードＮＤ２の電圧レベルが入力ノードＮＤＩの電圧ＶＩＮに対応する電圧レベルとなる。この内部ノードＮＤ２の電圧レベルが入力電圧ＶＩＮレベルとなると、ＭＯＳトランジスタＰＱ３が、ゲートおよびソースの電圧レベルが等しくなり、オフ状態となる。このとき、ＭＯＳトランジスタＮＱ３が、インバータＩＶ１のＨレベルの出力信号に従って、オン状態であり、内部ノードＮＤ３が接地電圧レベルに維持される。
【０１５３】
第２の転送段ＸＦ２においては、第１の転送段ＸＦ１と逆の動作が行なわれる。すなわち、インバータＩＶ２からのＬレベルの出力信号に従って、ＭＯＳトランジスタＮＱ４がオフ状態、ＭＯＳトランジスタＮＱ５がインバータＩＶ１からのＨレベルの信号に従ってオン状態となる。したがって、内部ノードＮＤ５が接地電圧レベルとなり、ＰチャネルＭＯＳトランジスタＰＱ４がオン状態となる。応じて、出力ノードＮＤＯ上の電圧が、ＭＯＳトランジスタＰＱ４を介して内部ノードＮＤ４へ伝達され、ＭＯＳトランジスタＰＱ５がオフ状態となる。この結果、内部ノードＮＤ５が、接地電圧レベルに放電され、内部ノードＮＤ４が出力ノードＮＤＯの電圧レベルに維持される。
【０１５４】
ＭＯＳトランジスタＰＱ６は、内部ノードＮＤ４の電圧に従って、ゲートおよびソース電位が等しくなり、オフ状態となる。
【０１５５】
したがって、制御信号ＣＳＷがＬレベルのとき、内部ノードＮＤ４が、出力電圧ＶＯＵＴの電圧レベルにまで充電されるものの、ＭＯＳトランジスタＰＱ６およびＰＱ５がオフ状態であり、また、ＭＯＳトランジスタＮＱ４がオフ状態であり、出力ノードＮＤＯから接地ノードへの放電経路は遮断される。内部ノードＮＤ４が、出力ノードＮＤＯの電圧レベルとなると、ＭＯＳトランジスタＰＱ５は、オフ状態であり電流の経路を遮断する。また、ＭＯＳトランジスタＰＱ４がオン状態となっても、ＭＯＳトランジスタＮＱ４がオフ状態であり、内部モードＮＤ４は、ハイインピーダンス状態である。従って、出力ノードＮＤＯは、ほぼ出力ハイインピーダンス状態に設定され、他のスイッチ回路の出力電圧に対して、このスイッチ回路ＳＷの出力電圧ＶＯＵＴが悪影響を及ぼすのは、防止される。
【０１５６】
切替制御信号ＣＳＷがＨレベルとなると、インバータＩＶ１およびＩＶ２の出力信号が、それぞれＬレベルおよびＨレベルとなる。第１の転送段ＸＦ１においては、ＭＯＳトランジスタＮＱ１がオフ状態となり、ＭＯＳトランジスタＮＱ２がオン状態となる。応じて、内部ノードＮＤ２の電圧レベルが接地電圧レベルとなり、ＭＯＳトランジスタＰＱ１がオン状態となる。これにより、入力ノードＮＤＩ上の電圧ＶＩＮが、ＭＯＳトランジスタＰＱ１を介して内部ノードＮＤＩへ伝達される。応じて、ＭＯＳトランジスタＰＱ２がオフ状態となり、内部ノードＮＤ２は、ＭＯＳトランジスタＮＱ２により接地電圧レベルに維持される。この内部ノードＮＤ１およびＮＤ２の入力電圧レベルおよび接地電圧レベルが、制御信号ＣＳＷがＨレベルの間、転送段ＸＦ１においてラッチされる。
【０１５７】
内部ノードＮＤ２の接地電圧レベルへの移行に従って、ＭＯＳトランジスタＰＱ３がオン状態となり、内部ノードＮＤＩ上の電圧ＶＩＮをノードＮＤ３上に伝達する。このときには、既に、ＭＯＳトランジスタＮＱ３はインバータＩＶ１からのＬレベルの信号に従ってオフ状態であり、入力電圧ＶＩＮが、ＭＯＳトランジスタＰＱ３を介して内部ノードＮＤ３に伝達される（他のスイッチ回路は、制御信号に従って出力ハイインピーダンス状態にある）。
【０１５８】
第２の転送段ＸＦ２においては、ＭＯＳトランジスタＮＱ４がオン状態、ＭＯＳトランジスタＮＱ５がオフ状態である。したがって、内部ノードＮＤ４が、ＭＯＳトランジスタＮＱ４により接地電圧レベルとなり、応じて、ＭＯＳトランジスタＰＱ５がオン状態となる。内部ノードＮＤ５が、ＭＯＳトランジスタＰＱ５を介して出力ノードＮＤＯに電気的に結合され、出力ノードＮＤＯの電圧レベルに等しくなり、ＭＯＳトランジスタＰＱ４がオフ状態へ移行する。応じて、内部ノードＮＤ４が、接地電圧レベルに放電され、内部ノードＮＤ４およびＮＤ５は、それぞれ、最終的に、接地電圧および出力ノードＮＤＯの電圧レベルにラッチされる。
【０１５９】
内部ノードＮＤ４の電圧低下に応じて、ＭＯＳトランジスタＰＱ６がオン状態へ移行し、内部ノードＮＤ３上の入力電圧ＶＩＮが、出力ノードＮＤＯ上に伝達される。内部ノードＮＤ４が接地電圧レベルに設定された状態においては、出力ノードＮＤＯ上の電圧ＶＯＵＴが、入力電圧ＶＩＮレベルに設定される。この状態においては、ＭＯＳトランジスタＰＱ４は、ゲートおよびソースの電位が等しくなり、確実にオフ状態とされる。
【０１６０】
このスイッチ回路ＳＷは、上述のように、制御信号ＣＳＷがＬレベルの時には、実質的に出力ハイインピーダンスとなって、入力ノードＮＤＩと出力ノードＮＤＯとを分離して、入力電圧ＶＩＮの伝播を防止し、制御信号ＣＳＷがＨレベルとなると、入力電圧ＶＩＮを出力ノードＮＤＯに伝達する。
【０１６１】
この図１４に示すスイッチ回路ＳＷは、書換に必要な電圧を伝達する必要があり、ＭＯＳトランジスタは、大きな電流駆動力を有しており、そのチャネル幅が大きくされる。また、正および負の高電圧を伝達するため、トランジスタの耐圧も大きくされ、トランジスタのサイズ（チャネル幅とチャネル長の比およびゲート絶縁膜）は大きくなる。したがって、このようなスイッチ回路ＳＷの数を低減することにより、確実に、電圧切替回路のレイアウト面積を低減することができる。
【０１６２】
なお、図１４においては、正の高電圧を伝達するスイッチ回路ＳＷの構成を示している。負の高電圧を伝達するスイッチ回路は、図１４に示すスイッチ回路ＳＷにおいて、ＭＯＳトランジスタの極性を逆に変更することにより、その構成は実現される。
【０１６３】
図１５は、この発明の実施の形態１に従う不揮発性半導体記憶装置のチップ上のレイアウトを概略的に示す図である。この図１５に示す不揮発性半導体記憶装置は、ＳＯＣ（システム・オン・チップ）において１つの機能ブロックを構成するフラッシュモジュールとして配置される。また、メモリブロックＭＢＡおよびＭＢＢとして、データメモリおよびコードメモリが配置される。
【０１６４】
図１５において、不揮発性半導体記憶装置（フラッシュモジュール）１００は、電源回路ブロック１０２と、第１のメモリ（データメモリ）ブロック１０４と、第２のメモリ（コードメモリ）ブロック１０６と、電圧切替回路ブロック１０８と、制御回路ブロック１１０とを含む。データメモリが、第１のメモリアレイ５ａに対応し、コードメモリが第２のメモリアレイ５ｂに対応する。
【０１６５】
電源回路ブロック１０２は、先の電源回路７に対応し、リードポンプ回路５０Ａおよび５０Ｂと正ポンプ５４と、負ポンプ５３Ａおよび５３Ｂと、基準電圧発生回路１１５とを含む。これらのリードポンプ５０Ａおよび５０Ｂ、正ポンプ５４および負ポンプ５３Ａ５３Ｂは、先の図１１において示した電源回路内の構成に対応する。ただし、負ポンプ５３として負ポンプ５３Ａおよび５３Ｂと２つ設けられているのは、これらの負電圧を発生するポンプ回路の駆動力を大きくするためであり、負ポンプが１つのポンプで構成されてもよい。
【０１６６】
この電源回路ブロック１０２においては、さらに基準電圧発生回路１１５が設けられており、この基準電圧発生回路１１５からの基準電圧に従って、各種生成される内部電圧の電圧レベルが設定される。また、電源回路ブロック１０２において、内部降圧回路（ＶＤＣ）ブロック１１６が設けられ、この内部降圧回路ブロック１１６においては、先に説明した２つの内部降圧回路５１および５２が含まれる。この場合、外部からの電圧を、内部降圧電圧に代えて利用する場合には、内部降圧回路ブロック１１６において１つの内部降圧回路（ＶＤＣ）が配置される。
【０１６７】
電圧切替回路ブロック１０８においては、データ用電圧切替回路ブロック１１８およびコード用電圧切替ブロック１１９が近接して配置される。データ用電圧切替回路ブロック１１８において、先に説明した電源切替回路８の各スイッチ回路（切替回路）が配置され、コード用電圧切替ブロック１１９においては、先の図１３において示した電圧切替回路９の各スイッチ回路が配置される。制御回路ブロック１１０においては、制御回路１１が配置される。
【０１６８】
第１のメモリブロック１０４のデータメモリブロック１２０においては、データ格納用のメモリアレイ５ａ、周辺のワード線／ソース線ドライバを含むデータメモリブロック１２０、センスアンプ／ライトドライバブロック１２２、プリデコーダブロック１２４、ＳＧドライバブロック１２６、および遅延回路ブロック１２８が設けられる。
【０１６９】
データメモリブロック１２０においては、メモリアレイ５ａが設けられ、また、周辺回路として、ワード線ドライバ、ローアドレスデコーダ、ソース線デコーダおよびＰウェルデコーダ等が、メモリアレイ５ａの各メモリサブアレイに対応して配置される。
【０１７０】
センスアンプ／ライトドライバブロック１２２においては、各データビットに対応してセンスアンプ１８およびライトドライバ１９（センスアンプ回路１８Ａおよびライトドライバ１９Ａ）が配置される。プリデコーダブロック１２４においては、図示しないアドレス信号をプリデコードして、各デコーダへ与えるプリデコーダが設けられる。
【０１７１】
ＳＧドライバブロック１２６においては、メモリサブアレイの各サブアレイ選択ゲートを駆動するＳＧ信号を生成するドライバ（ＧＤ）およびデコーダ（６０）が、各メモリサブアレイに対応して配置される。
【０１７２】
遅延回路ブロック１２６においては、各種内部制御信号の動作タイミングを調整するための遅延回路が配置される。これにより、データの読出動作時における各内部電圧を生成するための制御信号のタイミングおよび読出を行なうための動作タイミングの調整が実行され、所定のシーケンスに従って、データの読出が実行される。
【０１７３】
第２のメモリブロック１０６においては、コードメモリブロック１３０、センスアンプ／ライトドライバブロック１３２、プリデコーダブロック１３４、ＳＧドライバブロック１３６、および遅延回路ブロック１３８が設けられる。コードメモリブロックブロック１３０は、メモリアレイ５ｂおよびその周辺回路に対応し、プログラムなどのコードを格納する。コードメモリブロック１３０のメモリアレイの構成および周辺回路の構成は、データメモリブロック１２０に設けられる構成と同じである。ただし、メモリアレイ５ａおよび５ｂの記憶容量が異なる場合、サブアレイの数も異なり、周辺回路の規模も応じて異なる。センスアンプ／ライトドライバブロック１３２においても、複数のセンスアンプ回路および複数のライトドライバが、データビットに対応して配置される。
【０１７４】
プリデコーダ１３４は、アドレス信号のプリデコード動作を行ない、ＳＧドライバブロック１３６は、コードメモリブロック１３０の各メモリサブアレイに対応して設けられるサブアレイ選択ゲート回路に対する信号ＳＧを生成するドライバおよびデコーダを含む。遅延回路１３８は、コードメモリブロック１３０に対するアクセス動作を制御する制御信号のタイミングを調整するための遅延回路を含む。
【０１７５】
データメモリブロック１０４およびコードメモリブロック１０６は、それぞれ、たとえばバンクを構成し、個々に動作モードおよびアドレスを指定してメモリセルの選択を行なうことができる。センスアンプ／ライトドライバブロック１２２および１３２は、共通のシステムデータバスを介してマイクロコンピュータに結合される。データメモリブロック１０４内においてデータの内部書換が実行されているときに、システムデータバスを介してマイクロコンピュータへコードメモリブロック１０６からデータの転送を行うことができる。
【０１７６】
図１５に示すように、コード用電圧切替回路ブロック１１９は、データ用電圧切替回路ブロック１１８よりもそのレイアウト面積が小さくされる。したがって、データ用電圧切替回路ブロック１１８と同じサイズの電圧切替回路を、電圧切替回路ブロック１０８に配置する構成に比べて電圧切替回路全体の配置面積を低減することができる。
【０１７７】
なお、上述の説明において、第１のメモリアレイ５ａおよび第２のメモリアレイ５ｂにおいてデータおよびコードがそれぞれ格納されるように示す。しかしながら、これらのメモリアレイ５ａおよび５ｂは、個々にバックグラウンドモードで動作可能であればよく、特にデータメモリおよびコードメモリにその記憶データの種類は限定されない。メモリアレイ５ａおよび５ｂが、ともにデータを格納してもよい。メモリアレイ５ａにおいて書換頻度の高いデータを格納し、メモリアレイ５ｂに書換頻度の少ないデータを格納する。この場合においても、電源系回路の占有面積を、システムの処理効率を低下させることなく低減することができる。
【０１７８】
また、メモリアレイの数は、２に限定されず、たとえば４つ等のさらに多くのメモリアレイが設けられていてもよい。これらのメモリアレイが、各々バンクを構成し、これらの複数のバンクのうちの１つのバンクに対し、書換電圧および読出電圧を選択する第１電圧切替回路を設け、他のバンクに対して、この第１電圧切替回路からの書換電圧と内部電源回路からの読出電圧を選択する電圧切替回路が配置されてもよい。また、２つのバンクを単位として、先の図で説明したように、電圧切替回路８および９が配置され、この２つのバンクで構成される単位が、複数メモリ内に配置されてもよい。
【０１７９】
また、上述の説明においては、いわゆるフラッシュマイコンなどのように、マイクロコンピュータと同一チップ上に集積化されるフラッシュメモリ（不揮発性型記憶装置）について説明している。しかしながら、この不揮発性半導体記憶装置としては、ＢＧＯモードで動作可能なフラッシュメモリであれば、チップ単体のフラッシュメモリであってもよい。また、メモリセルとしては、積層ゲート型トランジスタで１つのメモリセルが構成されている。しかしながら、このメモリセルの構成としては、選択トランジスタ（アクセストランジスタ）とデータ記憶用のフローティングゲートトランジスタとが直列に接続される構成であってもよい。また、窒化膜などの絶縁膜に電荷を蓄積することによりデータを記憶する絶縁膜トラップ型トランジスタを、データ記憶素子として含むメモリセルのであってもよい。１つのメモリブロック（バンク）に対しデータの書換（書込／消去）が実行されているときに、他のメモリブロック（バンク）においてデータの読出を行なうことが可能な不揮発性メモリであればよい。
【０１８０】
以上のように、この発明の実施の形態１に従えば、ＢＧＯモードまたはデュアルオペレーションモードで動作可能な不揮発性半導体記憶装置において、各メモリブロックごとに動作モードに応じた電圧を供給する電圧切替回路を設け、これらの電圧切替回路を、一のメモリブロックの電圧切替回路の出力電圧を、別のメモリブロックの電圧切替回路で選択して出力するように階層的に形成している。したがって、電圧切替回路のスイッチ回路（１入力１出力）の数を低減することができ、応じて、電圧切替回路のレイアウト面積を低減することができ、チップコストを低減することができる。
【０１８１】
［実施の形態２］
図１６は、この発明の実施の形態２に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１６に示す不揮発性半導体記憶装置は、以下の点で、図８に示す不揮発性半導体記憶装置と、その構成が異なる。すなわち、メモリブロックＭＢＡおよびＭＢＢに対し共通に、第１の電圧切替回路（書換電圧切替回路）１５０が設けられる。メモリブロックＭＢＡおよびＭＢＢそれぞれに対して設けられる電圧切替回路１５２ａおよび１５２ｂは、書換電圧切替回路１５０の出力電圧と電源回路７からの読出電圧の一方を選択して対応のデコーダ６ａおよび６ｂに供給する。
【０１８２】
書換電圧切替回路１５０は、電源回路７からの内部電圧ＶＣＣ１−ＶＣＣ４を切替制御信号ＣＳＷ１−ＣＳＷ４に従って選択して、ワード線電圧ＶＷＬを生成する切替回路ＭＸ４０と、内部電圧ＶＣＣ１、ＶＣＣ３およびＶＣＣ５から、切替制御信号ＣＳＷ６−ＣＳＷ８に従って１つの電圧を選択して選択ゲート電圧ＶＳＧを生成する切替回路ＭＸ４１とを含む。この書換電圧切替回路１５０においては、他のサブビット線、Ｐウェル、埋込ＮＬ等へ供給される電圧を切替る切替回路が設けられるが（実施の形態１参照）、図１６においては、ワード線ＷＬおよびサブアレイ選択ゲートへ供給される電圧ＶＷＬおよびＶＳＧをそれぞれ生成する切替回路ＭＸ４０およびＭＸ４１を、代表的に示す。
【０１８３】
切替回路ＭＸ４０は、４つの１入力１出力のスイッチ回路ＳＷａ−ＳＷｄを含む。スイッチ回路ＳＷａは、切替制御信号ＣＳＷ１に従って内部電圧ＶＣＣ１を選択的に伝達する。スイッチ回路ＳＷｂは、切替制御信号ＣＳＷ２に従って内部電圧ＶＣＣ２を選択的に伝達する。スイッチ回路ＳＷｃは、切替制御信号ＣＳＷ３に従って内部電圧ＶＣＣ３を選択的に伝達する。スイッチ回路ＳＷｄは、切替制御信号ＣＳＷ４に従って内部電圧ＶＣＣ４を選択的に伝達する。これらのスイッチ回路ＳＷａ−ＳＷｄの出力ノードは共通に結合され、ワード線電圧ＶＷＬを伝達する。
【０１８４】
切替回路ＭＸ４１は、３つの１入力１出力スイッチ回路ＳＷｅ−ＳＷｇを含む。スイッチ回路ＳＷｅは、切替制御信号ＣＳＷ６に従って内部電圧ＶＣＣ１を選択的に伝達する。スイッチ回路ＳＷｆは、切替制御信号ＣＳＷ７に従って選択的に内部電圧ＶＣＣ３を伝達する。スイッチ回路ＳＷｇは、切替制御信号ＣＳＷ８に従って選択的に内部電圧ＶＣＣ５を伝達する。これらのスイッチ回路ＳＷｅ−ＳＷｇの出力ノードは共通に結合され、サブアレイ選択電圧ＶＳＧを伝達する。
【０１８５】
メモリブロックＭＢＡに設けられる電圧切替回路１５２ａは、ワード線電圧を生成する切替回路ＭＸ４２と、サブアレイ選択信号ＳＧを生成する切替回路ＭＸ４３を含む。切替回路ＭＸ４２は、２つのスイッチ回路ＳＷｈおよびＳＷｉを含み、切替回路ＭＸ４３は、２つのスイッチ回路ＳＷｊおよびＳＷｋを含む。スイッチ回路ＳＷｈは、切替制御信号／ＳＷｂｇｏＡに従って、切替回路ＭＸ４０の生成するワード線電圧ＶＷＬを選択的に伝達する。スイッチ回路ＳＷｉは、切替制御信号ＳＷｂｇｏＡに従って、電源回路７からの読出電圧ＶＲＤ１を選択的に伝達する。これらのスイッチ回路ＳＷｈおよびＳＷｉの出力ノードが共通に結合され、ワード線電圧ＶＷＬ＿Ａを生成する。
【０１８６】
スイッチ回路ＳＷａは、切替制御信号ＳＷｂｇｏＡに従って、切替回路ＭＸ４１からの選択ゲート電圧ＶＳＧを伝達する。スイッチ回路ＳＷｋは、切替制御信号ＳＷｂｇｏＡに従って、電源回路７からの読出電圧ＶＲＤ２を選択的に伝達する。これらのスイッチ回路ＳＷａおよびＳＷｋの出力ノードは共通に結合され、選択ゲート電圧ＶＳＧ＿Ａを対応のデコーダａに含まれるデコード回路に伝達する。
【０１８７】
スイッチ回路ＳＷｌは、切替制御信号／ＳＷｂｇｏＢに従って、電圧切替回路１５０に含まれる切替回路ＭＸ４０からのワード線電圧ＷＬを選択的に伝達する。スイッチ回路ＳＷｍは、切替制御信号ＳＷｂｇｏＢに従って電源回路７からの読出電圧ＶＲＤ１を選択的に伝達する。これらのスイッチ回路ＳＷｌおよびＳＷｍの出力ノードは共通に接続され、ワード線電圧ＶＷＬ＿Ｂをデコーダ６ｂ内の対応のデコード回路に伝達する。
【０１８８】
スイッチ回路ＳＷｎは、切替制御信号／ＳＷｂｇｏＢに従って、書換電圧切替回路１５０に含まれる切替回路ＭＸ４０からの電圧を選択的に伝達する。スイッチ回路ＳＷｏは、切替制御信号ＳＷｂｇｏＢに従って電源回路７からの読出電圧ＶＲＤ２を選択的に伝達する。これらのスイッチ回路ＳＷｎおよびＳＷｏの出力ノードは共通に接続され、この共通出力ノードから、選択ゲート電圧ＶＳＧ＿Ｂが、デコーダ６ｂの対応のデコード回路に伝達される。
【０１８９】
これらのスイッチ回路ＳＷａ−ＳＷｏは、各々対応の切替制御信号がＨレベルのときに導通状態に設定されて与えられた電圧を伝達する。これらのスイッチ回路ＳＷａ−ＳＷｏの構成は、図１４に示すスイッチ回路の構成と同様である。
【０１９０】
電源回路７は、実施の形態１（図１１参照）の場合と同様、リードポンプ、内部降圧回路（ＶＤＣ：ＶＲＶＤＣ）、正ポンプ、負ポンプ、および降圧回路を含む。電源回路７からの内部電圧ＶＣＣ１−ＶＣＣ５は、図１２に示す電圧ＶＤ、ＶＮ９、ＶＰ９Ｖ、ＶＲＡＭＰおよびＥＸＴＶＰに対応する。読出電圧ＶＲＤ１およびＶＲＤ２は、図１２に示す電圧ＶＲＶＢＣおよびＶＰＲＶ（またはＶＰＲＶ２）に対応する。
【０１９１】
制御回路１５５は、指定された動作モードに応じて、切替制御信号ＣＳＷ１−ＣＳＷ８およびＳＷｂｇｏＡ、ＳＷｂｇｏＢの論理レベルを設定する。
【０１９２】
図１７は、この発明の実施の形態２に従う不揮発性半導体記憶装置のＢＧＯモード時の電圧の伝搬経路を概略的に示す図である。図１７においては、電源回路７からの書込または消去を行なうための書換電圧ＭＶＰ／Ｅを、各書込／消去用の電圧として総称的に示す。書換電圧切替回路１５０は、切替制御信号群ＣＳＷＧ（ＣＳＷ１−ＣＳＷ８）に従って、電源回路７からの書換電圧ＭＶＰ／Ｅを選択して指定された動作（書込または消去（ベリファイを含む））に必要な電圧ＶＰ／Ｅを生成する。また、電源回路７からの読出電圧ＶＲＤ（ＶＲＤ１，ＶＲＤ２）は、共通に、電圧切替回路１５２ａおよび１５２ｂへ与えられる。
【０１９３】
メモリブロックＭＢＡで書込または消去の書換動作を行なう場合には、切替制御信号ＳＷｂｇｏＡがＬレベルに設定される。この状態においては、図１６の電圧切替回路１５２ａにおいて、切替制御信号／ＳＷｂｇｏＡがＨレベルとなり、対応のスイッチ回路ＳＷｈおよびＳＷｉが導通状態となり、書換電圧切替回路１５０からの書換電圧ＶＰ／Ｅ（ＶＷＬ，ＶＳＧ）が選択されて伝達される。このメモリブロックＭＢＡの書換と並行して、メモリブロックＭＢＢに対しデータの読出を行なう場合には、切替制御信号ＳＷｂｇｏＢがＨレベルに設定される。この状態では、電圧切替回路１５２ｂにおいて、スイッチ回路ＳＷｍおよびＳＷｏが導通状態となり、電源回路７からの読出電圧ＶＲＤを選択して対応のデコーダ６ｂへ伝達する。したがって、この場合，メモリブロックＭＢＡにおける書換（書込／消去）動作とメモリブロックＭＢＢにおける読出動作とを並行に実行することができる。
【０１９４】
メモリブロックＭＢＡにデータの読出とメモリブロックＭＢＢの書換動作を並行して行なう場合には、逆に、切替制御信号ＳＷｂｇｏＡおよびＳＷｂｇｏＢを、それぞれＨレベルおよびＬレベルに設定する。この状態においては、電圧切替回路１５２ａにおいて、スイッチ回路ＳＷｉおよびＳＷｋが導通し、電源回路７からの読出電圧ＶＲＤが、対応のデコーダ６ａに伝達される。一方、電圧切替回路１５２ｂにおいては、スイッチ回路ＳＷｌおよびＳＷｎが導通し、書換電圧切替回路１５０からの書換電圧ＶＰ／Ｅが選択されて対応のデコーダ６ｂに伝達される。
【０１９５】
したがって、書換系電圧ＶＰ／Ｅを選択する書換電圧切替回路１５０を、メモリブロックＭＢＡおよびＭＢＢに共通に設け、メモリブロックに対応の電圧切替回路１５２ａおよび１５２ｂにおいて、動作モードに応じて、書換系電圧ＶＰ／Ｅおよび読出電圧ＶＲＤの一方を選択することにより、メモリブロックＭＢＡおよびＭＢＢいずれにおいてもＢＧＯモードでデータの読出を行なうことができる。
【０１９６】
また、電圧切替回路１５０、１５２ａおよび１５２ｂが設けられるものの、電圧切替回路１５２ａおよび１５２ｂにおいては、２入力１出力の切替回路ＭＸが、各電圧に対応して設けられるだけであり、実施の形態１の電圧切替回路５２ａを各メモリブロックに対応して設ける場合に較べて、電源切替回路の占有面積は充分に低減される。
【０１９７】
図１８は、この発明の実施の形態２における不揮発性半導体記憶装置の１つのメモリブロックに対する読出アクセスを行なう際の動作を示すフロー図である。この動作制御は，図１６に示す制御回路１５５において行なわれるものとして以下において説明するが、同一チップ上に形成されるマイクロコンピュータが、ステータスレジスタの記憶情報を参照して、このアクセス制御が行なわれてもよい（ただし内部の電圧切替回路に対する切替制御信号の生成は制御回路１５５が実行する）。
【０１９８】
まず、外部から読出アクセスが指定されたかの判定が行なわれる（ステップＳ３０）。この判定は、外部からのコマンドをモニタすることにより行われる。読出アクセスが指定された場合、次いで、この読出アクセスが実行可能であるかの判定が行なわれる（ステップＳ３１）。この判定は、制御回路１５５内部のコマンドレジスタに格納される各メモリブロックの動作状態を示すステータス情報を参照することにより行われる。
【０１９９】
別のメモリブロックが読出状態にある場合、読出データが競合するため、この読出アクセス要求は受付けられず、待合せられる（例えばビジー信号をアサートしてマイクロコンピュータに待ち合わせを報知する）。一方、別のメモリブロックが、書換（書込／消去）状態またはスタンバイ状態のときには、この読出アクセス要求が受付けられる。
【０２００】
この読出アクセスが受付けられると、対応のメモリブロックの切替制御信号ＳＷｂｇｏをＨレベルに設定する。実施の形態１において説明したように、電源回路７からは、読出電圧ＶＲＤ（ＶＲＤ１，ＶＲＤ２）が常時生成されており（リードポンプイネーブル信号は常時活性状態であり、リードポンプは、読出電圧を常時生成する）、この電源回路７からの読出電圧を利用して、対応のメモリブロックに対する読出アクセスを実行する（ステップＳ３２）。スタンバイ時には読出電圧の生成が停止されてもよい（このスタンバイ時には、読出電圧レベルを維持するように、消費電力の小さなポンプが動作して読出電圧を生成しても良い）。
【０２０１】
必要なデータの読出が完了するまで、データの読出を実行する（ステップＳ３３）。必要なデータの読出が完了すると、この読出アクセスが完了し、次の読出または書換のアクセスを待受ける状態に戻る。
【０２０２】
図１９は、この発明の実施の形態２における不揮発性半導体記憶装置の書換アクセス時の動作を示すフロー図である。以下、図１９を参照して、図１６に示す不揮発性半導体記憶装置の書換アクセス時の動作について説明する。
【０２０３】
書込要求が発行されたかの判定が行われる（ステップＳ３５）。この判定は、図１６に示す制御回路１５５が、マイクロコンピュータから与えられたコマンドをデコードすることにより行われる。書換要求が発行されるまで、このステップＳ３５が繰返される。
【０２０４】
ステップＳ３５において、書換アクセス要求が発行されたと判定されると、この書換アクセスが実行可能であるかの判定が行なわれる（ステップＳ３６）。別のメモリブロックにおいて書換が実行されている場合には、この書換アクセスが待合せられる（これは、たとえば制御回路１５５において、コマンドレジスタにおいて各メモリブロックの状態を示すステータス情報を格納し、このステータス情報を参照することにより判定が行なわれる）。また、書換アクセスを待合せる場合には、例えば、書換アクセスが許可可能となるまで、外部に対しビジー信号をアサート状態に設定する。
【０２０５】
書換アクセスが可能と判定されると、対応のメモリブロックの切替制御信号ＳＷｂｇｏをＬレベルに設定する。このとき、また、電源回路７において、書換に関連する制御信号が与えられ、書換動作に必要な電圧ＭＶＰ／Ｅが生成される。書換電圧切替回路１５０が、切替制御信号群ＣＳＷＧに従って必要な書換系電圧ＶＰ／Ｅを選択して伝達する。対応のメモリブロックにおいて、Ｌレベルの切替制御信号ＳＷｂｇｏに従って、対応の電圧切替回路が書換系電圧ＶＰ／Ｅを選択して、対応のデコーダ等に供給する。この与えられた書換系電圧ＶＰ／Ｅに従って、対応のメモリブロックにおいて書込または消去、およびベリファイなどの書換に必要な動作が実行される（ステップＳ３７）。対象のデータの書換が完了するまで、繰返しデータの書換が実行される（ステップＳ３８）。すべてのデータの書換が完了すると、書換アクセスが完了する。
【０２０６】
以上のように、この発明の実施の形態２におけるように、書換に関連する電圧を選択する書換電圧切替回路を複数のメモリブロックに共通に設け、各メモリブロックにおいて、この書換電圧切替回路からの書換系電圧と内部電源回路からの読出電圧の一方を選択することにより、いずれのメモリブロックに対してもＢＧＯモードを実現することができる。
【０２０７】
各メモリブロックにおいて設けられる電圧切替回路については、書換または読出動作を実行するための電圧を選択するスイッチ回路が設けられるだけであり、複数種類の電圧から１つの電圧を動作モードに応じて選択する切替回路を各信号線に対して設ける必要がなく、電圧切替回路に含まれるスイッチ回路の数を低減することができる。スイッチ回路ＳＷａ−ＳＷｏは、先の図３２に示す構造と同様の構成を備える。したがって、電圧切替回路のレイアウト面積を低減することができ、応じてチップ面積を低減することができる。
【０２０８】
なお、この実施の形態２においても、メモリブロックの数は２つに限定されない。さらに多くのメモリブロックが設けられていてもよい。複数のメモリブロックにおいて１つのメモリブロックにおいて書換を実行し、並行して別の１つのメモリブロックにおいて読出を行なうことができる。
【０２０９】
また、不揮発性半導体記憶装置の構成としては、実施の形態１において説明した各種の条件を満たす不揮発性半導体記憶装置を利用することができる。
【産業上の利用可能性】
【０２１０】
この発明は、内部で各動作に必要な電圧を生成して選択する内部電源系を有する不揮発性半導体記憶装置に適用することにより、チップ面積を低減することができる。特に、マイクロコンピュータなどのロジックとフラッシュメモリとが同時半導体チップに集積化されてＳＯＣを構成するたとえばフラッシュマイコンなどに適用することにより、チップサイズを低減することができる。
【図面の簡単な説明】
【０２１１】
【図１】この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示す不揮発性半導体記憶装置のメモリアレイの構成を概略的に示す図である。
【図３】図２に示すメモリサブアレイに関連する部分の構成を概略的に示す図である。
【図４】図３に示すメモリサブアレイに配置されるメモリセルの断面構造を概略的に示す図である。
【図５】図４に示すメモリセルの書込時の印加電圧の一例を示す図である。
【図６】図４に示すメモリセルの消去時の印加電圧の一例を示す図である。
【図７】図４に示すメモリセルの読出時の印加電圧の一例を示す図である。
【図８】この発明の実施の形態１に従う不揮発性半導体記憶装置の構成を概略的に示す図である。
【図９】図８に示す不揮発性半導体記憶装置のメモリブロックＭＢＡへのアクセス時の動作を示すフロー図である。
【図１０】図８に示すメモリブロックＭＢＢへのアクセス時の動作を示すフロー図である。
【図１１】図４に示す消去バイアス印加時の電圧の伝搬経路を概略的に示す図である。
【図１２】図８に示す電源回路７の具体的構成を示す図である。
【図１３】この発明の実施の形態１に従う電圧切替回路のより具体的構成を示す図である。
【図１４】図８に示す電圧切替回路の１つのスイッチ回路の構成の一例を示す図である。
【図１５】この発明の実施の形態１に従う不揮発性半導体記憶装置のチップレイアウトを概略的に示す図である。
【図１６】この発明の実施の形態２に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図１７】図１６に示す不揮発性半導体記憶装置のＢＧＯモード時の電圧の伝搬経路を概略的に示す図である。
【図１８】この発明の実施の形態２に従う不揮発性半導体記憶装置の読出アクセス時の動作を示すフロー図である。
【図１９】この発明の実施の形態２に従う不揮発性半導体記憶装置の書換アクセス時の動作を示すフロー図である。
【符号の説明】
【０２１２】
１  フラッシュマイコン（半導体集積回路装置）、２  マイクロコンピュータ、４  不揮発性半導体記憶装置（フラッシュメモリ）、５ａ，５ｂ  メモリアレイ、７  電源回路、８，９  電圧切替回路、１０  センスアンプ、１１  制御回路、ＡＷ１−ＡＷ５，ＡＧ１−ＡＧ４，ＢＷ１，ＢＷ２，ＢＧ１，ＢＧ２  スイッチ回路、６ａ，６ｂ  デコーダ、ＭＸ１−ＭＸ１１，ＭＸ２１−ＭＸ３１  切替回路、５０  リードポンプ、５１，５２  内部降圧回路、５３  負ポンプ、５４  正ポンプ、５５  降圧回路、１６Ａ  Ｙゲートデコーダ、１７  マルチプレクサ、１８Ａ  センスアンプ回路、２２  サブアレイ選択ゲート回路、６０  アレイ選択ゲートデコーダ、６２  ロウデコーダ、６３  ＶＮＷデコーダ、６４  ワード線ドライバ、６５  Ｐウェルデコーダ、６６  ソース線デコーダ、ＭＣ  メモリセル、ＰＱ１−ＰＱ１０  ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ５  ＮチャネルＭＯＳトランジスタ、１００  フラッシュモジュール、１０２  電源回路ブロック、１０４  データメモリブロック、１０６  コードメモリブロック、１０８  電圧切替回路ブロック、１１０  制御回路ブロック、１５０  第１の電圧切替回路、１５２ａ，１５２ｂ  電圧切替回路、１５５  制御回路ブロック。
【図１】
2009015920.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009015920.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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