(57)【要約】      （修正有）【課題】ワード線の間の耐圧性が十分なＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、この半導体基板１０上に形成された第１の絶縁膜１１と、半導体基板１０上に前記第１の絶縁膜１１を介して形成された浮遊ゲート１２と、浮遊ゲート１２上に形成された制御ゲート１４と、少なくとも前記浮遊ゲート１２と制御ゲート１４の間、並びに浮遊ゲート１２及び制御ゲート１４のワード線ＷＬに沿った側面を同一絶縁膜素材によって連続的に被膜されている第２の絶縁膜１３とを備えた複数のメモリセルを有する。【選択図】図３
2009147239.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成された第１の絶縁膜と、
前記半導体基板上に前記第１の絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲート上に形成された制御ゲートと、
少なくとも前記浮遊ゲートと制御ゲートの間、並びに前記浮遊ゲート及び制御ゲートのワード線に沿った側面を同一絶縁膜素材によって連続的に被膜された第２の絶縁膜と
を備えた複数のメモリセルを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲートと制御ゲートが短絡され、メモリセルとして機能しないダミーメモリセルが、各ワード線に少なくとも１以上形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に浮遊ゲートとなる第１の電極層を形成する工程と、
前記第１の電極層から前記半導体基板内に至る素子分離溝を形成して前記半導体基板に素子形成領域を区画する工程と、
前記半導体基板の前記素子分離溝に埋め込み膜を形成する工程と、
前記第１の電極層及び前記埋め込み膜上に擬制絶縁膜を形成する工程と、
前記擬制絶縁膜上に制御ゲートとなる第２の電極層を形成する工程と、
前記第２の電極層を選択的に除去して前記素子形成領域及び素子分離溝と交差する制御ゲートを形成する工程と、
前記擬制絶縁膜の前記制御ゲートで覆われていない領域を選択的に除去する工程と、
前記第１の電極層の前記制御ゲートで覆われていない領域を選択的に除去して前記浮遊ゲートを形成する工程と、
前記擬制絶縁膜を選択的に除去した後、少なくとも前記浮遊ゲートと制御ゲートの間、並びに前記浮遊ゲート及び制御ゲートの側面を同一絶縁膜素材によって連続的に被膜して第２の絶縁膜を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記浮遊ゲートを形成した後に、前記浮遊ゲート及び制御ゲートの少なくとも側面を絶縁膜で被覆する工程をさらに備え、
この絶縁膜を被膜した後に、前記擬制絶縁膜を選択的に除去することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２の絶縁膜の形成は、ＡＬＤ法によって行うことを特徴とする請求項３又は４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間を分離する素子分離溝が形成された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、電気的にデータの書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリセルには通常、電荷蓄積層としての浮遊ゲートと制御ゲートを積層した積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＥＥＰＲＯＭのなかで大容量化に最も適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数のメモリセルが隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットが構成され、複数のＮＡＮＤセルユニットが配列されてＮＡＮＤセルアレイが構成される。各ＮＡＮＤセルユニットの両端部にはそれぞれ選択ゲートトランジスタが配列され、この選択ゲートトランジスタを介してビット線及び共通ソース線に接続される。
【０００４】
浮遊ゲートはメモリセル毎に分離されるが、制御ゲートは一方向に並ぶメモリセルに共通のワード線（制御ゲート線）として連続的にパターン形成される。選択ゲートトランジスタのゲート電極も同様に、選択ゲート線としてワード線と並行して配設される。ＮＡＮＤセルユニットのドレイン側選択ゲートトランジスタの拡散層には、ワード線と交差して配設されるビット線が接続される。ＮＡＮＤセルユニットのソース側選択ゲートトランジスタの拡散層には、共通ソース線が接続される（特許文献１）。
【０００５】
このようなＮＡＮＤセルユニットは、メモリセルへの書き込み又は消去のために例えば２０Ｖ以上の高電圧を駆動しなければならない。しかしながら、近年、ＮＡＮＤセルユニットの微細化が進み、ワード線の間のスペースが高耐圧系トランジスタのゲート酸化膜の膜厚よりも小さくなっており、ワード線の間の耐圧性が十分でないという問題がある。
【０００６】
【特許文献１】特開平８−６４７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ワード線の間の耐圧性が十分な不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板上に形成された第１の絶縁膜と、前記半導体基板上に前記第１の絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に形成された制御ゲートと、少なくとも前記浮遊ゲートと制御ゲートの間、並びに前記浮遊ゲート及び制御ゲートのワード線に沿った側面を同一絶縁膜素材によって連続的に被膜されている第２の絶縁膜とを備えた複数のメモリセルを有することを特徴とする。
【０００９】
本発明の別の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に浮遊ゲートとなる第１の電極層を形成する工程と、前記第１の電極層から前記半導体基板内に至る素子分離溝を形成して前記半導体基板に素子形成領域を区画する工程と、前記半導体基板の前記素子分離溝に埋め込み膜を形成する工程と、前記第１の電極層及び前記埋め込み膜上に擬制絶縁膜を形成する工程と、前記擬制絶縁膜上に制御ゲートとなる第２の電極層を形成する工程と、前記第２の電極層を選択的に除去して前記素子形成領域及び素子分離溝と交差する制御ゲートを形成する工程と、前記擬制絶縁膜の前記制御ゲートで覆われていない領域を選択的に除去する工程と、前記第１の電極層の前記制御ゲートで覆われていない領域を選択的に除去して前記浮遊ゲートを形成する工程と、前記擬制絶縁膜を選択的に除去した後、少なくとも前記浮遊ゲートと制御ゲートの間、並びに前記浮遊ゲート及び制御ゲートの側面を同一絶縁膜素材によって連続的に被膜して第２の絶縁膜を形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ワード線の間の耐圧性が十分な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
［第１の実施形態の構造］
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域ＣＡ及び周辺回路トランジスタ領域ＰＡの平面図である。
【００１３】
セル領域ＣＡには、図中縦方向に延びる複数のビット線ＢＬが形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するように横方向に延びる選択ゲートＳＧＤ，ＳＧＳ及び共通ソース線ＣＥＬＳＲＣと、選択ゲートＳＧＤ，ＳＧＳに挟まれて選択ゲートＳＧＤ，ＳＧＳと平行に延びる複数のワード線ＷＬとが形成されている。
【００１４】
ワード線ＷＬとビット線ＢＬの交差部の下側にはメモリセルＭＣが形成され、選択ゲートＳＧＤ，ＳＧＳとビット線ＢＬの交差部の下側には選択ゲートトランジスタＳＧ１，ＳＧ２が形成されている。
【００１５】
図２は、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのビット線ＢＬに沿ったセル領域の断面図（図１のＩ−Ｉ′断面図）、図３は、ワード線ＷＬに沿ったセル領域の断面図（図１のＩＩ−ＩＩ′断面図）である。
【００１６】
図２及び３に示すように、例えばｐ型のシリコン基板１０の上には、第１の絶縁膜（トンネル酸化膜）１１、例えば多結晶シリコン膜からなる浮遊ゲート１２、第２の絶縁膜（ゲート間絶縁膜）１３、例えば多結晶シリコン膜からなる制御ゲート１４及びシリコン窒化膜１５がこの順に積層され、これらがシリコン基板１０と共にメモリセルＭＣを構成している。また、制御ゲート１４は抵抗を低くするため、上部にタングステン、コバルト、ニッケル等とシリコンを反応させたシリサイド層を形成することも可能であるし、全てをシリサイド層で形成することも可能である。さらには、タングステン、チタン、アルミニウム等の金属で形成することも可能である。
【００１７】
浮遊ゲート１２は、メモリセルＭＣ毎に分離され、制御ゲート１４は、ビット線ＢＬと直交する方向に配列された複数のメモリセルＭＣ又は選択ゲートトランジスタＳＧ１，ＳＧ２に共通のワード線ＷＬ又は選択ゲートＳＧＤ，ＳＧＳとしてビット線ＢＬと直交する方向に連続して形成されている。
【００１８】
また、選択ゲートトランジスタＳＧ１については、第２の絶縁膜に開口を設け、この開口を通じて浮遊ゲート１２と制御ゲート１４とが短絡されて通常のトランジスタを構成している。また、書き込み時に十分なカットオフ特性を得るために、チャネル長がメモリセルＭＣよりも長くなっている。それ以外の形状については、メモリセルＭＣと同様の形状をしている。なお、選択ゲートトランジスタＳＧ２も、選択ゲートトランジスタＳＧ１と同様の形状をしている。
【００１９】
シリコン基板１０の上層のビット線ＢＬとビット線ＢＬの間のシリコン基板１０中からには、浮遊ゲート１２と自己整合的に、ビット線ＢＬと平行に延びる素子分離溝１６が形成され、この素子分離溝１６には、素子分離絶縁膜（ＳＴＩ（Shallow Trench Isolation））１７が埋め込み形成されている。これにより、シリコン基板１０の上層には、ワード線ＷＬ方向に互いに分離されたストライプ状の素子形成領域１８が区画されている。また、この素子分離絶縁膜ＳＴＩの上面は半導体基板１０の表面より高く、浮遊ゲート１２の上面より低い位置にある。
【００２０】
図３に示すように、第２の絶縁膜１３は、浮遊ゲート１２の表面から素子分離絶縁膜ＳＴＩの上面に亘って連続的に形成されている。その結果、浮遊ゲート１２と第２の絶縁膜１３の接触面積が増え、データ書き込み時に第１の絶縁膜１１間に加わる電界が大きくなる。また、第２の絶縁膜１３上に制御ゲート１４が形成されワード線を構成している。
【００２１】
また、図１及び図３に示すように浮遊ゲート１２と制御ゲート１４が短絡され、メモリセルとして機能しない複数のダミーメモリセルＭＣ′がビット線ＢＬ方向に複数形成されている。
【００２２】
素子形成領域１８の上層の第１の絶縁膜１１を介して浮遊ゲート１２と対向する部分にはメモリセルＭＣのチャネル領域が形成され、これらチャネル領域の両側には、隣接するメモリセルＭＣ間で共有するドレイン及びソースとなるｎ型の不純物拡散領域１９が形成されている。不純物拡散層１９は、それぞれのメモリセルＭＣ間のシリコン基板１０中に形成されている。このメモリセルＭＣと、ソース・ドレインとして機能する拡散層１９とでメモリセルトランジスタＭＴが構成されている。このメモリセルトランジスタＭＴは直列に接続されている。すなわちメモリセルトランジスタＭＴの各ドレイン・ソースは共有化されている。また、選択ゲートトランジスタＳＧ１を挟んで、メモリセルＭＣと向かい合う反対側のシリコン基板１０中にも不純物拡散領域１９’が形成されている。
【００２３】
第２の絶縁膜１３は、浮遊ゲート１２と制御ゲート１４の間だけでなく、浮遊ゲート１２及び制御ゲート１４のワード線ＷＬに沿った側面、シリコン窒化膜１５の上面及び積層体間のシリコン基板１０の上面も連続的に覆っている。この第２の絶縁膜１３の上には、ＴＥＯＳ（テトラエトキシシラン）等の層間絶縁膜２１が形成されている。すなわち、この層間絶縁膜２１はメモリセルＭＣ及び選択ゲートトランジスタＳＧ１を覆うように形成されている。層間絶縁膜２１の上には、ビット線ＢＬが選択的に形成されている。なお、この層間絶縁膜２１は複数層から形成されていても良い。
【００２４】
この第２の絶縁膜１３はゲート間絶縁膜として用いられる。即ち、書き込み電圧（２０Ｖ程度）に耐えることができる高耐圧の絶縁膜である。この第２の絶縁膜１３を浮遊ゲート１２及び制御ゲート１４のワード線ＷＬに沿った側面に形成することにより、ワード線ＷＬ間の耐圧を向上させることができる。
【００２５】
選択ゲートトランジスタＳＧ１のメモリセルＭＣと向かい合う反対側には、ビットラインコンタクトＣＢが形成されている。このビットラインコンタクトＣＢは、層間絶縁膜２１を貫通し、ビット線ＢＬと拡散層１９’を電気的に接続している。
【００２６】
図１に示すように、周辺回路トランジスタ領域ＰＡには、素子分離絶縁膜に囲まれた素子領域が形成されている。セル領域ＣＡのワード線ＷＬと平行に延び、素子領域を貫通するゲート電極ＧＥが形成されている。ゲート電極ＧＥの素子分離絶縁膜上には、ゲートコンタクトが形成され、上層配線（図示せず）に接続されている。なお、ゲート電極ＧＥが延びる方向はワード線ＷＬと平行な方向に限られない。図４は、ゲート電極ＧＥと直交する方向に沿った周辺回路トランジスタ領域ＰＡの断面図（図１のＩＩＩ−ＩＩＩ′断面図）である。
【００２７】
周辺回路トランジスタ領域ＰＡのｐ型のシリコン基板１０の上には、例えば、図４に示すように第１の絶縁膜（ゲート酸化膜、トンネル酸化膜）１１を介して多結晶シリコン膜からなる下側ゲート２２、第２の絶縁膜（ゲート間絶縁膜）１３、多結晶シリコン膜からなる上側ゲート２３及びシリコン窒化膜１５がこの順に積層されたゲート電極ＧＥが形成されている。下側ゲート２２及び上側ゲート２３は、後述するように、メモリセルＭＣの浮遊ゲート１２及び制御ゲート１４と同一工程で形成される。第２の絶縁膜１３は、その一部が除去されており、下側ゲート２２と上側ゲート２３が短絡された構造となっている。周辺回路トランジスタ領域ＰＡのゲート電極ＧＥと対向するシリコン基板１０の表層には、チャネル領域が形成され、このチャネル領域の両側に、ドレイン及びソースとなる例えばｎ型の不純物拡散領域２４が形成されている。この不純物拡散領域２４はいわゆるＬＤＤ構造をしており、エクステンション部２４Ａと、上層配線に接続しているコンタクトが形成される高濃度不純物拡散領域２４Ｂが形成されている。このゲート電極ＧＥ、不純物拡散領域２４、第１の絶縁膜によりＭＯＳトランジスタが形成されている。
【００２８】
［第１の実施形態の製造方法］
次に、図５〜図２１を参照しながら、上述した第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。図５Ａ乃至図２１Ａは、図１のＩ−Ｉ’線に沿った断面であり、図５Ｂ乃至図２１Ｂは、図１のＩＩ−ＩＩ’線に沿った断面図であり、図５Ｃ乃至図２１Ｃは、図１のＩＩＩ−ＩＩＩ’線に沿った断面図であり、図５Ｄ乃至図２１Ｄは、図１のＩＶ−ＩＶ’線に沿った断面図である。
【００２９】
まず、図５Ａ乃至Ｄに示すように、シリコン基板１０の上に第１の絶縁膜１１を例えば１０ｎｍの膜厚で形成し、この第１の絶縁膜１１上に浮遊ゲート１２及び下側ゲート２２となる第１の多結晶シリコン膜１２Ａを例えば１００ｎｍの膜厚で形成し、更に、その上にシリコン窒化膜３０を例えば７０ｎｍの膜厚で形成する。そして、シリコン窒化膜３０上にレジスト膜３１を形成する。このレジスト膜３１を、図６Ａ乃至Ｄに示すようにパターニングして、シリコン窒化膜３０、第１の多結晶シリコン膜１２Ａ、第１の絶縁膜１１及びシリコン基板１０の上層を、異方性エッチングにより選択的に除去してシリコン基板１０中に至る素子分離溝１６を形成する。
【００３０】
続いて、図７Ａ乃至Ｄに示すように、レジスト膜３１を除去して全面に第１の埋め込み膜として、例えばＳＴＩ−ＴＥＯＳ膜等の素子分離絶縁膜１７を形成して、シリコン窒化膜３０をストッパとしてＣＭＰ（化学機械研磨）法により素子分離絶縁膜１７の上面を平坦化する。
【００３１】
次に、図８Ａ乃至Ｄに示すように、シリコン窒化膜３０をマスクにしてＤＨＦ（Dilute Hydrofluoric acid）を使用したウエットエッチング法又はＲＩＥ（反応性イオンエッチング）法等を用いて素子分離絶縁膜１７の上面を第１の多結晶シリコン膜１２Ａの上面の高さまで後退させる。その後、メモリセルＭＣに隣接する素子分離絶縁膜１７の上面を、第１の多結晶シリコン膜１２Ａの上面より低く、シリコン基板１０の表面よりも高い位置まで後退させる。
【００３２】
次いで、図９Ａ乃至Ｄに示すように、シリコン窒化膜３０をエッチングにより除去し、第１の多結晶シリコン膜１２Ａ上の自然酸化膜をウエットエッチングにて除去後に、全面に擬制シリコン窒化膜１３Ａを形成する。
【００３３】
次に、図１０Ａ乃至Ｄに示すように、リソグラフィを用いて擬制シリコン窒化膜１３Ａのセルアレイの選択ゲートトランジスタ領域、周辺回路トランジスタ領域及びダミーライン領域の部分を開口するパターンを形成する。このパターンをマスクとして擬制シリコン窒化膜１３Ａをエッチングにより除去する。その結果、第１の多結晶シリコン膜１２Ａを露出する開口部Ｘが形成される。また、工程省略のためこれらの工程は同時に行なうことも可能である。
【００３４】
その後、図１１Ａ乃至Ｄに示すように、擬制シリコン窒化膜１３Ａの上及び開口部Ｘ中に制御ゲート１４及び上側ゲート２３となる第２の多結晶シリコン膜１４Ａを例えば１６０ｎｍ成膜後、その上にシリコン窒化膜１５を例えば２００ｎｍ程成膜する。その結果、選択ゲートトランジスタ、周辺回路トランジスタ及びダミーメモリセルの第１の多結晶シリコン膜１２Ａと第２の多結晶シリコン膜１４Ａが開口部Ｘを通じて電気的に接続される。
【００３５】
また、開口部Ｘによって露出した第１の多結晶シリコン膜１２Ａの表面に自然酸化膜が形成されている場合がある。そこで、第２の多結晶シリコン膜１４Ａを形成する前に、フッ酸系の薬液を用いて自然酸化膜を除去することにより、第１の多結晶シリコン膜１２Ａと第２の多結晶シリコン膜１４Ａを確実に導通できる。
【００３６】
続いて、図１２Ａ乃至Ｄに示すように、シリコン窒化膜１５上に図示しない例えばレジスト膜を形成して、パターニングした後、シリコン窒化膜１５及び第２の多結晶シリコン膜１４Ａを異方性エッチングにより選択的に除去して制御ゲート１４及び上側ゲート２３を形成する。ここで、擬制シリコン窒化膜１３Ａをエッチングストッパー膜として用いることにより、第２の多結晶シリコン膜１４Ａ残りによる隣接メモリセル間の導通不良を押えることができる。
【００３７】
次に、図１３Ａ乃至Ｄに示すように、レジストを除去し、シリコン窒化膜１５をマスクとして異方性エッチングにより擬制シリコン窒化膜１３Ａを選択的に除去する。また、擬制シリコン窒化膜１３Ａを除去する工程の前に、シリコン窒化膜１５及び第２の多結晶シリコン膜１４Ａでレジスト膜が消失している場合も有る。
【００３８】
その後、図１４Ａ乃至Ｄに示すように、シリコン窒化膜１５をマスクにして、第１の多結晶シリコン膜１２Ａを異方性エッチングにより選択的に除去し、ビット線ＢＬ方向に分断することによって浮遊ゲート１２及び下側ゲート２２を形成する。
【００３９】
更に、図１５Ａ乃至Ｄに示すように、シリコン窒化膜１５をマスクとして第１の絶縁膜１１を異方性エッチングにより選択的に除去し、シリコン基板１０に対して選択的なイオン打ち込みを行って不純物拡散領域１９、２４Ａを形成する。
【００４０】
次に、１６Ａ乃至Ｄに示すように、例えば、リン酸（Ｈ３ＰＯ４）などの除去剤を用いて擬制シリコン窒化膜１３Ａをエッチング除去する。その結果、第１の多結晶シリコン膜１２Ａと第２の多結晶シリコン膜１４Ａ間に形成された擬制シリコン窒化膜１３Ａが取り除かれる。この際、ダミーメモリセルＭＣ′は、浮遊ゲート１２と制御ゲート１４を短絡させることにより、ワード線ＷＬ方向に延びる制御ゲート１４を支持しているので、自重により制御ゲート１４が浮遊ゲート１２に落ちてくることはない。すなわち、第１の多結晶シリコン膜１２Ａと第２の多結晶シリコン膜１４Ａ間の擬制シリコン窒化膜１３Ａが形成されていた部分には空洞が出来ている。
【００４１】
その後、図１７Ａ及びＢに示すように、浮遊ゲート１２と制御ゲート１４の間、浮遊ゲート１２及び制御ゲート１４のワード線ＷＬに沿った側面、シリコン窒化膜１５の上面並びに積層体間のシリコン基板１０の上面に、例えば、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いてシリコン酸化膜／シリコン窒化膜、シリコン窒化膜／シリコン酸化膜／Ａｌ２Ｏ３または、シリコン窒化膜／シリコン酸化膜／Ｈｉｇｈ−ｋ膜の積層膜からなる第２の絶縁膜１３を連続的に形成する。また、周辺トランジスタ領域ＰＡについても、図１７Ｃ及びＤに示すように、下側ゲート２２と上側ゲート２３の間、下側ゲート２２及び上側ゲート２３の側面、シリコン窒化膜１５の上面並びに積層体両側のシリコン基板１０の上面に上記と同様の第２の絶縁膜１３を同時に連続的に形成する。
【００４２】
このＡＬＤ法は、ガスを原料として用い、このガスが試料の表面に吸着した後に化学反応を起させ原子層膜成長により膜を形成する方法である。そのため、第１の多結晶シリコン膜１２Ａと第２の多結晶シリコン膜１４Ａ間の空洞にもガスが供給されるため、下側ゲート２２及び上側ゲート２３の側面、シリコン窒化膜１５の上面並びに積層体両側のシリコン基板１０の上面だけでなく、下側ゲート２２と上側ゲート２３の間にも第２の絶縁膜１３が形成される。すなわち、下側ゲート２２と上側ゲート２３の間にも第２の絶縁膜１３は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／Ａｌ２Ｏ３／シリコン酸化膜／シリコン窒化膜または、シリコン窒化膜／シリコン酸化膜／ｈｉｇｈ−ｋ膜／シリコン酸化膜／シリコン窒化膜の積層膜となる。
【００４３】
さらに、原子単位で膜が成長していくので、膜厚の制御性が良い。また、試料の表面をイオンまたはプラズマで叩く事が無いため高品質な界面層が形成できる。よって、ワード線ＷＬ間の耐圧をさらに向上させることができる。
【００４４】
次に、図１８Ａ乃至Ｄに示すように、例えば、ＬＰＣＶＤ法により、全面にＴＥＯＳ膜を堆積させ、続けてＲＩＥを用いた異方性エッチングによりゲート電極の両側部の部分のＴＥＯＳ膜を残して、ＴＥＯＳ膜を除去する。その結果、ＴＥＯＳ膜３４でメモリセルＭＣ間を埋めると共に、周辺回路トランジスタ領域においてゲート電極ＧＥの側面に第１のスペーサ３２が形成される。
【００４５】
次に、図１９Ａ乃至Ｄに示すように、第１のスペーサ３２をマスクとして、例えばＲＥＩを用いて第２の絶縁膜１３を除去する。この第１のスペーサ３２から露出し、シリコン基板１０の表面に形成された第２の絶縁膜１３を除去することにより、例えば、第２の絶縁膜１３がシリコン窒化膜等の窒化膜を含む場合、この窒化膜に含まれる固定電荷により周辺回路トランジスタ領域ＰＡのＭＯＳトランジスタの電気的特性が変動してしまうことを防止できる。
【００４６】
次に、図２０Ａ乃至Ｄに示すように、第１のスペーサ３２及び３３マスクとして、ｎ型不純物を高濃度にイオン注入して高濃度不純物拡散領域２４Ｂを形成する。
【００４７】
続いて、例えばＴＥＯＳ等の層間絶縁膜２１を全面に成膜して、電極間を埋め込む。以後は、ビット線ＢＬや必要なコンタクト等が形成されて第１実施形態のＥＥＰＲＯＭが完成する。
【００４８】
第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルとして機能しないダミーメモリセルＭＣ′をビット線ＢＬと平行な方向に１本形成したが、２つ以上形成することにより、制御ゲート１４の支持を強化することも可能である。また、ダミーメモリセルを形成する位置も中央付近に限られない。さらに、少なくとも各ワード線ＷＬ毎に１以上形成されれば、必ずしもビット線方向に複数形成される必要はない。また、第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにおいては、ダミーメモリセルを形成することによって、擬制シリコン窒化膜を除去する際に制御ゲート１４を支持したが、例えば擬制シリコン窒化膜を除去する際のウェッチングにおいて液体の粘性を低くすることにより、ダミーメモリセルの個数を少なくしても制御ゲート１４を支持することが可能となる。擬制シリコン窒化膜除去時に、制御ゲート１４に加わる負荷が少なくなるからである。
【００４９】
第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造工程において、浮遊ゲート１２及び下側ゲート２２の形成後、これらのゲート電極のダメージを回復させるため、浮遊ゲート１２及び制御ゲート１４のワード線ＷＬに沿った側面及び積層体間のシリコン基板１０の上面を例えば１ｎｍ程度の薄い熱酸化膜で被膜してもよい。
【００５０】
第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにおいて、第２の絶縁膜１３は、ＡＬＤ法を用いて形成したが、これに限定されず、ＬＰＣＶＤ法（減圧ＣＶＤ法）によって形成しても良い。
【００５１】
［第２の実施形態の構造及び製造方法］
次に、本発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）を説明する。第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、図２１に示すように、周辺回路トランジスタ領域において、不純物拡散領域２４Ａ、２４Ｂ上の第２の絶縁膜１３が除去されていない点で第１の実施形態と異なる。この第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、第１の実施形態のように、第１のスペーサ３２を形成した後に、第２の絶縁膜１３の一部を除去することを行わずに、その第１のスペーサ３２をマスクとして、ｎ型不純物を高濃度にイオン注入して高濃度不純物領域２４Ｂを形成する。
【００５２】
その結果、第1の実施形態と同様の効果が得られることに加え、第１のスペーサ３２をマスクとして第２の絶縁膜１３を除去する工程を省略することができる。すなわち、第２の絶縁膜１３を除去する際のエッチング等による半導体基板１０へのダメージを減らすことができる。
【００５３】
［第３の実施形態の構造及び製造方法］
次に、本発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）を説明する。第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、図２２及び２３に示すように、浮遊ゲート１２と制御ゲート１４の間、並びに第１の絶縁膜１１、浮遊ゲート１２、制御ゲート１４及びシリコン窒化膜１５のワード線に沿った側面のみに第２の絶縁膜１３が形成されている点で第１の実施形態と異なる。この第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、第１の実施形態と異なり、第１のスペーサを形成する前に、例えばＲＩＥなどの異方性エッチングによって不純物拡散領域１９、１９’、２４Ａ、Ｂ上及びリコン窒化膜１５の上の第２の絶縁膜１３を除去する。
【００５４】
その結果、第1の実施形態と同様の効果が得られることに加え、例えば、第２の絶縁膜１３がシリコン窒化膜等の窒化膜を含む場合、この窒化膜に含まれる固定電荷によりメモリセルトランジスタＭＴの電気的特性が変動してしまうことを防止できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域及び周辺回路トランジスタ領域の平面図である。
【図２】図１におけるＩ−Ｉ’線に沿った断面図である。
【図３】図１におけるII−II’線に沿った断面図である。
【図４】図１におけるIII−III’線に沿った断面図である。
【図５Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図５Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図５Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図５Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図６Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図６Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図６Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図６Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図７Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図７Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図７Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図７Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図８Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図８Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図８Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図８Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図９Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図９Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図９Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図９Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１０Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１０Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１０Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１０Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１１Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１１Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１１Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１１Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１２Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１２Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１２Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１２Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１３Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１３Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１３Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１３Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１４Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１４Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１４Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１４Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１５Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１５Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１５Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１５Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１６Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１６Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１６Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１６Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１７Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１７Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１７Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１７Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１８Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１８Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１８Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１８Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図１９Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図１９Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図１９Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図１９Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図２０Ａ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩ−Ｉ’線に沿った断面図である。
【図２０Ｂ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したII−II’線に沿った断面図である。
【図２０Ｃ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したIII−III’線に沿った断面図である。
【図２０Ｄ】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示したＩＶ−ＩＶ’線に沿った断面図である。
【図２１】本発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの図４に対応する図である。
【図２２】本発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの図２に対応する図である。
【図２３】本発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの図４に対応する図である。
【符号の説明】
【００５６】
１０…シリコン基板、１１…第１の絶縁膜、１２…浮遊ゲート、１３…第２の絶縁膜、１４…制御ゲート
【図１】
2009147239.tif 000003
【図２】
2009147239.tif 000004
【図３】
2009147239.tif 000005
【図４】
2009147239.tif 000006
【図５Ａ】
2009147239.tif 000007
【図５Ｂ】
2009147239.tif 000008
【図５Ｃ】
2009147239.tif 000009
【図５Ｄ】
2009147239.tif 000010
【図６Ａ】
2009147239.tif 000011
【図６Ｂ】
2009147239.tif 000012
【図６Ｃ】
2009147239.tif 000013
【図６Ｄ】
2009147239.tif 000014
【図７Ａ】
2009147239.tif 000015
【図７Ｂ】
2009147239.tif 000016
【図７Ｃ】
2009147239.tif 000017
【図７Ｄ】
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【図８Ａ】
2009147239.tif 000019
【図８Ｂ】
2009147239.tif 000020
【図８Ｃ】
2009147239.tif 000021
【図８Ｄ】
2009147239.tif 000022
【図９Ａ】
2009147239.tif 000023
【図９Ｂ】
2009147239.tif 000024
【図９Ｃ】
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【図９Ｄ】
2009147239.tif 000026
【図１０Ａ】
2009147239.tif 000027
【図１０Ｂ】
2009147239.tif 000028
【図１０Ｃ】
2009147239.tif 000029
【図１０Ｄ】
2009147239.tif 000030
【図１１Ａ】
2009147239.tif 000031
【図１１Ｂ】
2009147239.tif 000032
【図１１Ｃ】
2009147239.tif 000033
【図１１Ｄ】
2009147239.tif 000034
【図１２Ａ】
2009147239.tif 000035
【図１２Ｂ】
2009147239.tif 000036
【図１２Ｃ】
2009147239.tif 000037
【図１２Ｄ】
2009147239.tif 000038
【図１３Ａ】
2009147239.tif 000039
【図１３Ｂ】
2009147239.tif 000040
【図１３Ｃ】
2009147239.tif 000041
【図１３Ｄ】
2009147239.tif 000042
【図１４Ａ】
2009147239.tif 000043
【図１４Ｂ】
2009147239.tif 000044
【図１４Ｃ】
2009147239.tif 000045
【図１４Ｄ】
2009147239.tif 000046
【図１５Ａ】
2009147239.tif 000047
【図１５Ｂ】
2009147239.tif 000048
【図１５Ｃ】
2009147239.tif 000049
【図１５Ｄ】
2009147239.tif 000050
【図１６Ａ】
2009147239.tif 000051
【図１６Ｂ】
2009147239.tif 000052
【図１６Ｃ】
2009147239.tif 000053
【図１６Ｄ】
2009147239.tif 000054
【図１７Ａ】
2009147239.tif 000055
【図１７Ｂ】
2009147239.tif 000056
【図１７Ｃ】
2009147239.tif 000057
【図１７Ｄ】
2009147239.tif 000058
【図１８Ａ】
2009147239.tif 000059
【図１８Ｂ】
2009147239.tif 000060
【図１８Ｃ】
2009147239.tif 000061
【図１８Ｄ】
2009147239.tif 000062
【図１９Ａ】
2009147239.tif 000063
【図１９Ｂ】
2009147239.tif 000064
【図１９Ｃ】
2009147239.tif 000065
【図１９Ｄ】
2009147239.tif 000066
【図２０Ａ】
2009147239.tif 000067
【図２０Ｂ】
2009147239.tif 000068
【図２０Ｃ】
2009147239.tif 000069
【図２０Ｄ】
2009147239.tif 000070
【図２１】
2009147239.tif 000071
【図２２】
2009147239.tif 000072
【図２３】
2009147239.tif 000073