(57)【要約】【課題】絶縁膜の改質により電荷捕獲・放出特性を改善し、電界緩和、電荷書込み／消去／保持、電荷の過消去、それぞれに対応することのできる半導体記憶装置及びその製造方法を提供すること。【解決手段】ソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル領域上に順次形成された第１のゲート絶縁層、第１の電荷蓄積層、第２のゲート絶縁層、及び制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有することにより、Ａｌ２Ｏ３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。【選択図】図３７
2009081203.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、
前記第１の電荷蓄積層上に形成された、前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成された制御電極と
を具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、
前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。
【請求項２】
半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成された第１の電荷蓄積層である浮遊ゲート電極と、
前記第１の電荷蓄積層上に形成された第１のシリコン窒化膜、及びこの第１のシリコン窒化膜上に形成された第１のシリコン酸化膜を有する第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成された第２の電荷蓄積層と、
前記第２の電荷蓄積層上に形成された第２のシリコン酸化膜、及びこの第２のシリコン酸化膜上に形成された第２のシリコン窒化膜を有する第３のゲート絶縁層と、
前記第３のゲート絶縁層上に形成された制御電極と
を具備する、電気的に情報を書込み・消去・読み出し・保持することが可能な浮遊ゲート型不揮発性半導体記憶装置において、
前記第２の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とする浮遊ゲート型不揮発性半導体記憶装置。
【請求項３】
半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、
前記第１の電荷蓄積層上に形成され、前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成された制御電極と
を具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、
前記第２のゲート絶縁層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、前記第１の電荷蓄積層と第２のゲート絶縁層との界面近傍の第２のゲート絶縁層内において、Ａｌ欠損、格子間Ｏ原子、Ｏ原子を置換したＮ原子、又はＡｌ原子を置換した２価カチオン原子を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。
【請求項４】
半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、
前記第１の電荷蓄積層上に形成され、前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成された制御電極と
を具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、
前記第２のゲート絶縁層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、第１の絶縁膜、この第１の絶縁膜上に形成された、第２の電荷蓄積層を構成する第２の絶縁膜、及びこの第２の絶縁膜上に形成された、前記第１のゲート絶縁層よりも厚い第３の絶縁膜とを備え、
前記第２の絶縁膜は、主要元素としてＡｌ及びＯを含み、Ａｌ欠損、格子間Ｏ原子、Ｏ原子を置換したＮ原子、又はＡｌ原子を置換した２価カチオン原子を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。
【請求項５】
半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成された第１の電荷蓄積層である浮遊ゲート電極と、
前記第１の電荷蓄積層上に形成された第１のシリコン窒化膜、及びこの第１のシリコン窒化膜上に形成された第１のシリコン酸化膜を有する第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成された第２の電荷蓄積層と、
前記第２の電荷蓄積層上に形成された第２のシリコン酸化膜、及びこの第２のシリコン酸化膜上に形成された第２のシリコン窒化膜を有する第３のゲート絶縁層と、
前記第３のゲート絶縁層上に形成された制御電極と
を具備する、電気的に情報を書込み・消去・読み出し・保持することが可能な浮遊ゲート型不揮発性半導体記憶装置において、
前記第２の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、主要元素としてＡｌ及びＯを含み、Ａｌ欠損、格子間Ｏ原子、Ｏ原子を置換したＮ原子、又はＡｌ原子を置換した２価カチオン原子を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶの範囲内に電子非占有準位を有することを特徴とする浮遊ゲート型不揮発性半導体記憶装置。
【請求項６】
半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、
前記第１の電荷蓄積層上に形成された前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、
前記第２のゲート絶縁層上に形成された制御電極と
を具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、
前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、Ａｌ原子を置換した４価カチオン原子、Ａｌ原子を置換した５価カチオン原子、格子間カチオン、又は酸素欠損を有し、Ａｌ２Ｏ３のバンドギャップ中に電子占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。
【請求項７】
前記電子占有準位又は電子非占有準位は、８×１０１３準位／ｃｍ２よりも少なく、８×１０１１準位／ｃｍ２よりも多い面密度を有することを特徴とする請求項１〜６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記２価カチオン原子、４価カチオン原子、または５価カチオン原子は、絶縁膜中に均一に固溶しているか、又はそれぞれが酸化物又は酸窒化物として絶縁膜中に分散していることを特徴とする請求項１ないし７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記２価カチオン原子は、Ｍｇ、Ｃａ、Ｓｒ、及びＢａからなる群から選ばれ、前記４価カチオン原子は、Ｓｉ、Ｈｆ、Ｚｒ、及びＴｉからなる群から選ばれ、前記５価カチオン原子は、Ｖ、Ｎｂ、及びＴａからなる群から選ばれることを特徴とする請求項１ないし８のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１又は２に記載の不揮発性半導体記憶装置を製造する方法であって、
前記主要元素としてＡｌ及びＯを含む絶縁膜を形成する工程は、Ａｌ、Ｏ、及び４価カチオン原子を含む絶縁膜を、Ａｌの酸化還元境界よりもＡｌの酸化条件側であって、かつ４価カチオン原子の酸化還元境界条件で酸化することにより、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項３〜５のいずれかに記載の不揮発性半導体記憶装置を製造する方法であって、
前記主要元素としてＡｌ及びＯを含む絶縁膜を形成する工程は、成膜原料にＨｅ、Ｎｅ、Ａｒ、Ｋｒ、及びＸｅからなる群から選ばれた原子を混入させて成膜し、次いで後酸化処理によりＨｅ、Ｎｅ、Ａｒ、Ｋｒ、及びＸｅ原子を脱離させるとともに酸素を補填することによりＡｌ欠損を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項３〜５のいずれかに記載の不揮発性半導体記憶装置を製造する方法であって、
前記主要元素としてＡｌ及びＯを含む絶縁膜を形成する工程は、成膜時にＨ２又はＨ２Ｏを供給してＡｌ−ＯＨ結合を形成し、次いで後熱処理によりＡｌ−ＯＨ結合からＨ原子を脱離させることによりＡｌ欠損を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
浮遊ゲートを有するＮＡＮＤ型フラッシュメモリは、微細化の進行とともに隣接セル間に干渉が生ずること、及びセル間への絶縁膜の埋め込みが困難であることなどの理由により、メモリセル（セルトランジスタ）の構造を変えざるを得なくなってきている。
【０００３】
ゲート長が２０ｎｍ世代のメモリセル構造として最も有望と考えられているのは、絶縁膜からなる電荷蓄積層を有するメモリセルである。このメモリセルは、一般にＭＯＮＯＳ(金属/酸化膜/窒化膜/酸化膜/半導体)と呼ばれている。ＭＯＮＯＳメモリセルは、Ｓｉ基板上のソース・ドレイン拡散層間のチャネル上に形成されたゲートスタック構造を有し、書込み・消去の電荷を通過させるためのトンネル絶縁膜、電荷蓄積層として機能するシリコン窒化膜、電流を阻止する機能を持つ絶縁膜としてのシリコン酸化膜、およびその上の金属からなるゲート電極により構成されている。このＭＯＮＯＳメモリセルは平面型セルとして構成され、従来の浮遊ゲート型ＮＡＮＤフラッシュメモリで問題となっていた上記問題を解決するものである。
【０００４】
このようなＭＯＮＯＳ型メモリセルあるいは従来の浮遊ゲート型メモリセルにおいて、ブロック絶縁膜の物理膜厚を厚くするとともに、ブロック絶縁膜の一部に電子を捕獲させて実効電界を低減して高電界リーク電流を抑制するため、あるいは、電荷蓄積層のトラップ密度を増加させて電荷蓄積層の物理膜厚は薄くすることによりＥＯＴを低減し、セル間干渉を抑制するために、アルミナ系高誘電体絶縁膜を使用することが考えられている。
【０００５】
しかしながら、ＭＯＮＯＳメモリセルには、閾値電圧(以下、略称Ｖｔｈ)の変化幅の大きさ、繰り返し特性、およびデータ保持特性などにおいて、解決しなければならない性能上の問題が残っているのに加えて、例えば、大容量の記憶に向いたＮＡＮＤ型フラッシュメモリセルとして用いる場合に必要な書込み・消去時の閾値電圧に合致しないという問題点がある。
【０００６】
実際、ＮＡＮＤ型フラッシュメモリでは、書き込み後の閾値電圧がＶｔｈ>０、消去後の閾値電圧がＶｔｈ＜０の範囲にある。それに対して、ＮＯＲ型フラッシュメモリでは、書き込み後、消去後ともに閾値電圧がＶｔｈ>０の範囲にあるのが一般的である。最も性能の高いとされるＭＯＮＯＳメモリ素子でも、書き込み後のＶｔｈは十分に大きくできるが、消去後の閾値電圧として十分に大きな負のＶｔｈが得られていない。いわゆる電荷の過消去が出来ていない。
【０００７】
従って、ＭＯＮＯＳメモリ素子はＮＯＲ型フラッシュメモリに適用するのは容易であっても、ＮＡＮＤ型フラッシュメモリに適用するには閾値電圧を調整しなければならないという問題がある。
【０００８】
もちろん、閾値電圧を調整するためには、Ｓｉ基板のチャネル領域のドーパント不純物濃度で調整するという方法もあり得るが、メモリセルの微細化が進むほどショートチャネル効果が顕著になり、それを抑制するためには中性閾値電圧(書き込み・消去を行わない初期の閾値電圧)を上げることが必要となる。一方、上記のように、ＮＡＮＤ型フラッシュメモリの動作では中性閾値電圧を下げる方向なので、微細化が進むほど両者の間で矛盾を生じ、チャネル領域のドーパント不純物濃度の調整ではこの問題を解決できない。
【０００９】
これ以外にも、ブロック層を積層化することによりブロック層中に負の固定電荷を蓄積する層を設け、メモリセルの書き込み・消去動作時特に消去時のブロック絶縁膜の両端界面における電界を緩和し、制御電極からのリーク電流を減らして高速消去を実現する、いわゆる電界緩和効果が必要とされる。シリコン窒化膜を用いる場合にはボロンをドープする例が、特許文献１に記載されている。この特許文献には電界緩和によって高速消去が実現できる理論的背景も詳細に開示されている。
【００１０】
もちろんこれ以外にも、電荷蓄積層としてもっとも重要な電荷の捕獲（書き込み）／放出（消去）／保持（リテンション）に適した電荷捕獲準位を作り込むための材料自体の設計指針が必要であるのは言うまでもない。
【特許文献１】特開２００４−３６３３２９公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように、アルミナ系絶縁膜を適用した場合に、ブロック絶縁膜に適した深い電子捕獲準位（電界緩和指向）、あるいは電荷蓄積層に必要な書込み／消去の両方に適した深さの欠陥準位（書込み／消去／保持指向）、あるいはＮＡＮＤ型に対応できる過消去による閾値調整が可能な電子占有準位（過消去指向）を形成するための材料の設計指針が明確でないという課題があった。
【００１２】
本発明はこのような課題を解決するためになされたもので、絶縁膜の改質、すなわち絶縁膜中に所望の欠陥準位を作りこむことにより電荷捕獲・放出特性を目的に応じて調整し、電界緩和、電荷書込み／消去／保持、電荷の過消去、それぞれに対応することのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の第１の態様は、半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成された、前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置を提供する。
【００１４】
本発明の第２の態様は、半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１の電荷蓄積層である浮遊ゲート電極と、前記第１の電荷蓄積層上に形成された第１のシリコン窒化膜、及びこの第１のシリコン窒化膜上に形成された第１のシリコン酸化膜を有する第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された第２の電荷蓄積層と、前記第２の電荷蓄積層上に形成された第２のシリコン酸化膜、及びこの第２のシリコン酸化膜上に形成された第２のシリコン窒化膜を有する第３のゲート絶縁層と、前記第３のゲート絶縁層上に形成された制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能な浮遊ゲート型不揮発性半導体記憶装置において、前記第２の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とする浮遊ゲート型不揮発性半導体記憶装置を提供する。
【００１５】
本発明の第３の態様は、半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成され、前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第２のゲート絶縁層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、前記第１の電荷蓄積層と第２のゲート絶縁層との界面近傍の第２のゲート絶縁層内において、Ａｌ欠損、格子間Ｏ原子、Ｏ原子を置換したＮ原子、又はＡｌ原子を置換した２価カチオン原子を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置を提供する。
【００１６】
本発明の第４の態様は、半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成され、前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第２のゲート絶縁層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、第１の絶縁膜、この第１の絶縁膜上に形成された、第２の電荷蓄積層を構成する第２の絶縁膜、及びこの第２の絶縁膜上に形成された、前記第１のゲート絶縁層よりも厚い第３の絶縁膜とを備え、第２の絶縁膜は、主要元素としてＡｌ及びＯを含み、Ａｌ欠損、格子間Ｏ原子、Ｏ原子を置換したＮ原子、又はＡｌ原子を置換した２価カチオン原子を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置を提供する。
【００１７】
本発明の第５の態様は、半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１の電荷蓄積層である浮遊ゲート電極と、前記第１の電荷蓄積層上に形成された第１のシリコン窒化膜、及びこの第１のシリコン窒化膜上に形成された第１のシリコン酸化膜を有する第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された第２の電荷蓄積層と、前記第２の電荷蓄積層上に形成された第２のシリコン酸化膜、及びこの第２のシリコン酸化膜上に形成された第２のシリコン窒化膜を有する第３のゲート絶縁層と、前記第３のゲート絶縁層上に形成された制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能な浮遊ゲート型不揮発性半導体記憶装置において、前記第２の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、主要元素としてＡｌ及びＯを含み、Ａｌ欠損、格子間Ｏ原子、Ｏ原子を置換したＮ原子、又はＡｌ原子を置換した２価カチオン原子を有し、Ａｌ２Ｏ３の価電子帯端から２ｅＶの範囲内に電子非占有準位を有することを特徴とする浮遊ゲート型不揮発性半導体記憶装置を提供する。
【００１８】
本発明の第６の態様は、半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成された前記第１のゲート絶縁層より厚い膜厚を有する第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、Ａｌ原子を置換した４価カチオン原子、Ａｌ原子を置換した５価カチオン原子、格子間カチオン、又は酸素欠損を有し、Ａｌ２Ｏ３のバンドギャップ中に電子占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置を提供する。
【００１９】
以上の本発明の第１〜第６の態様に係る不揮発性半導体記憶装置において、前記電子占有準位又は電子非占有準位は、８×１０１３準位／ｃｍ２よりも少なく、８×１０１１準位／ｃｍ２よりも多い面密度を有するものとすることができる。
【００２０】
また、前記２価カチオン原子、４価カチオン原子、または５価カチオン原子は、絶縁膜中に均一に固溶しているか、又はそれぞれが酸化物又は酸窒化物として絶縁膜中に分散しているものとすることができる。
【００２１】
また、前記２価カチオン原子は、Ｍｇ、Ｃａ、Ｓｒ、及びＢａからなる群から選ばれ、前記４価カチオン原子は、Ｓｉ、Ｈｆ、Ｚｒ、及びＴｉからなる群から選ばれ、前記５価カチオン原子は、Ｖ、Ｎｂ、及びＴａからなる群から選ばれるものとすることができる。
【００２２】
本発明の第７の態様は、上記第１又は第２の態様に係る不揮発性半導体記憶装置を製造する方法であって、前記主要元素としてＡｌ及びＯを含む絶縁膜を形成する工程は、Ａｌ、Ｏ、及び４価カチオン原子を含む絶縁膜を、Ａｌの酸化還元境界よりもＡｌの酸化条件側であって、かつ４価カチオン原子の酸化還元境界条件で酸化することにより、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【００２３】
本発明の第８の態様は、上記第３〜５の態様に係る不揮発性半導体記憶装置を製造する方法であって、前記主要元素としてＡｌ及びＯを含む絶縁膜を形成する工程は、成膜原料にＨｅ、Ｎｅ、Ａｒ、Ｋｒ、及びＸｅからなる群から選ばれた原子を混入させて成膜し、次いで後酸化処理によりＨｅ、Ｎｅ、Ａｒ、Ｋｒ、及びＸｅ原子を脱離させるとともに酸素を補填することによりＡｌ欠損を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【００２４】
本発明の第９の態様は、上記第３〜５の態様に係る不揮発性半導体記憶装置を製造する方法であって、前記主要元素としてＡｌ及びＯを含む絶縁膜を形成する工程は、成膜時にＨ２又はＨ２Ｏを供給してＡｌ−ＯＨ結合を形成し、次いで後熱処理によりＡｌ−ＯＨ結合からＨ原子を脱離させることによりＡｌ欠損を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【００２５】
本発明によれば、絶縁膜の改質、すなわち絶縁膜中に所望の欠陥準位を作りこむことにより電荷捕獲・放出特性を目的に応じて調整し、電界緩和、電荷書込み／消去／保持、電荷の過消去、それぞれに対応することのできる半導体記憶装置及びその製造方法が提供される。
【００２６】
特に、ＭＯＮＯＳ型メモリセルのブロック層またはトラップ層の一部あるいは浮遊ゲート型メモリセルの浮遊ゲート層の一部にアルミナ（Ａｌ２Ｏ３）を適用する際には、アルミナのギャップ中で比較的深い電子捕獲準位（電子非占有準位）を作り込むことによって高効率な電子捕獲を実現し、消去時の電界を緩和することができるので、高速消去を実現することができる。
【００２７】
また、ＭＯＮＯＳ型メモリセルのトラップ層にアルミナ（Ａｌ２Ｏ３）を適用する際には、アルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）を作り込むことによって電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とすることができる。
【００２８】
更に、ＭＯＮＯＳ型メモリセルのトラップ層にアルミナ（Ａｌ２Ｏ３）を適用する際には、アルミナのギャップ中に電荷中性状態で電子占有準位を作り込むことによって消去状態において第１の絶縁膜(トンネル絶縁膜)を経由して基板側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を提供する“過消去”を実現することが出来る。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、本発明の実施形態について詳細に説明する。
【００３０】
本発明の実施形態に係る不揮発性半導体記憶装置の一例は、ＭＯＮＯＳ(metal-oxide-nitride-oxide-semiconductor)構造のメモリセルを有する不揮発性半導体記憶装置に適用される。その中でも、とりわけ、大容量の半導体記憶装置として用いられるＮＡＮＤ型のＭＯＮＯＳフラッシュメモリに適用される。
【００３１】
このような不揮発性半導体記憶装置では、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各セルがシリコン酸化膜で分離された平面型セル構造が用いられる。
【００３２】
本発明に係る不揮発性半導体記憶装置の骨子は、以下の３つの態様に分けられる。
【００３３】
１．ＭＯＮＯＳ型メモリセルのトラップ層にアルミナ（Ａｌ２Ｏ３）を適用する場合、格子間酸素とＡｌサイト置換カチオンとの複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）、酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））のいずれかによりアルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）を作り込む。
【００３４】
２．ＭＯＮＯＳ型メモリセルのブロック層またはトラップ層、あるいは浮遊ゲート型メモリセルの浮遊ゲート層を構成する積層膜の一部にアルミナ（Ａｌ２Ｏ３）を適用する場合、Ａｌ欠損（ＶＡｌ）、Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、酸素サイト置換窒素（ＮＯ）、格子間酸素（Ｏｉ）のいずれかにより、アルミナのギャップ中の比較的深い電子捕獲準位（電子非占有準位）を作り込む。
【００３５】
３．ＭＯＮＯＳ型メモリセルのトラップ層にアルミナ（Ａｌ２Ｏ３）を適用する場合、Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）、格子間カチオン（Ｍｉ：Ｍ＝Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）、酸素欠損（ＶＯ）、のいずれかによりアルミナのギャップ中に電荷中性状態で電子占有準位を作り込む。
【００３６】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置を説明するための参考例として、ＮＡＮＤ型ＭＯＮＯＳフラッシュメモリのセル構造の一例を示し、（ａ）はカラム方向の断面を、（ｂ）はロウ方向の断面をそれぞれ示す。なお、ロウ方向は、ワード線（コントロールゲート電極）が延びる方向とし、カラム方向は、ロウ方向に直交する方向とする。
【００３７】
図２ないし図６は、図１に示すセル構造の製造方法を示す断面図である。いずれの図も、（ａ）はカラム方向の断面を、（ｂ）はロウ方向の断面をそれぞれ示す。
【００３８】
まず、図２に示すように、熱酸化法により、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１上に、厚さ約３〜４ｎｍのトンネル酸化膜１０２を形成する。
【００３９】
次いで、ＣＶＤ(chemical vapor deposition)法により、トンネル酸化膜１０２上に厚さ約４ｎｍのシリコン窒化膜１０３、その上に厚さ１０ｎｍのシリコン酸化膜(ブロック絶縁膜)１０４、さらにその上に厚さ１００ｎｍのリン・ドープ多結晶シリコン膜(制御ゲート電極)１０５、及び素子分離領域を加工するためのマスク材１０６を順次形成する。
【００４０】
次に、マスク材１０６上にフォトレジストを形成し、このフォトレジストを露光及び現像して、レジストパターンを形成する。そして、ＲＩＥ(reactive ion etching)法により、レジストパターンをマスク材１０６に転写する。この後、レジストパターンを除去する。
【００４１】
その後、マスク材１０６をマスクとして、ＲＩＥ法により、多結晶シリコン膜１０５、シリコン酸化膜１０４、シリコン窒化膜１０３、及びトンネル酸化膜１０２を順次エッチングし、ロウ方向に隣接するメモリセルを分離するスリット１０５ａを形成する。
【００４２】
続けて、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離トレンチ１０５ｂを形成する。
【００４３】
次に、ＣＶＤ法により、スリット１０５ａ及び素子分離トレンチ１０５ｂを完全に満たすシリコン酸化膜(埋込酸化膜)１０７を形成する。その後、化学的機械研磨(ＣＭＰ；chemical mechanical polishing)法により、マスク材１０６が露出するまでシリコン酸化膜１０７を研磨し、シリコン酸化膜１０７の表面を平坦化する。この後、マスク材１０６が選択的に除去される。次に、図３に示すように、希フッ酸溶液を用いて、シリコン酸化膜１０７をエッチバックし、シリコン酸化膜１０７の高さを、リン・ドープ多結晶シリコン膜１０５の高さと一致させる。
【００４４】
次いで、図４に示すように、ＣＶＤ法により、リン・ドープ多結晶シリコン(制御ゲート電極)１０５上に、例えば、タングステンからなる厚さ約１００ｎｍの導電膜(ワード線)１０８を形成する。続けて、ＣＶＤ法により、導電膜１０８上に、マスク材１０９を形成する。
【００４５】
その後、マスク材１０９上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１０９に転写する。この後、フォトレジストは除去される。
【００４６】
そして、図５に示すように、マスク材１０９をマスクとして、ＲＩＥ法により、導電膜１０９、多結晶シリコン膜１０５、シリコン酸化膜１０４、シリコン窒化膜１０３、及びトンネル酸化膜１０２を順次エッチングすると、ＭＯＮＯＳゲートスタックの形状が形成される。
【００４７】
次に、図６に示すように、ＣＶＤ法により、ＭＯＮＯＳゲートスタックの側面にシリコン酸化膜１１０を形成した後、イオン注入法により、セルフアラインで、シリコン基板１０１の表面領域に不純物を導入して、ソース・ドレイン拡散層１１１を形成し、メモリセルを完成する。
【００４８】
最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜１１２を形成する。
【００４９】
本発明の原理
本発明では、アルミナ系絶縁膜の改質によるメモリ素子向けの電気的特性改善を電荷捕獲層（トラップ層）とブロック層の一方あるいは両方について行う。アルミナ系絶縁膜の改質の目的と本発明の原理の関係について、図７ないし図１７を参照して順次説明する。
【００５０】
アルミナ系絶縁膜からなる電荷捕獲層（トラップ層）とブロック層の欠陥制御による改質は、電子捕獲（電子親和力）からみて、以下のように３つに分類することができる。
【００５１】
１) Ａｌ２Ｏ３の価電子帯端に近い電子非占有準位（図７の丸１）
電子捕獲>>（再）放出となるので、ＭＯＮＯＳ型メモリセルのブロック層、特にブロック層とその下のトラップ層との界面近傍に適用すると、高効率な電子捕獲による電界緩和が実現し、ＦＧ型メモリセルのアルミナ層に適用すると、十分な電荷捕獲量が得られる。
【００５２】
２) Ａｌ２Ｏ３のギャップ中の深い電子非占有準位（図７の丸２）
電子捕獲は１)の準位ほど深くないが電荷保持特性（リテンション）の点では問題ない。更に、１)の準位ほど深くないため、逆に正孔注入による消去が可能である。よって、ＭＯＮＯＳ型メモリセルのトラップ層およびＦＧ型メモリセルの浮遊ゲート層を構成する積層膜の一部を構成するアルミナ層に適用することができる。
【００５３】
３) Ａｌ２Ｏ３のギャップ中の電子占有準位（図７の丸４および丸５）
中性状態において電子で占有されているため、消去時にトンネル膜経由で基板側に電子を引き抜けば、過消去により負の閾値電圧が実現する。
【００５４】
なお、ギャップ中の浅い電子占有・電子非占有準位（図７の丸３）は電子リーク電流の原因となり、メモリの保持特性を劣化させるので、排除あるいは電気的に不活性化あるいは他の準位をもつ欠陥形態へと変換しなければならない。ここに本発明の大きなポイントがある。
【００５５】
図８の右図に示すＡｌ２Ｏ３のバンド構造の伝導帯下端の直下に出現する電子余剰型の欠陥は、３価のカチオンであるＡｌを４価のカチオンであるＳｉやＨｆで置換した欠陥（ＳｉＡｌおよびＨｆＡｌと記述）である。この欠陥はこのままではリーク電流の原因となるが、格子間酸素と１：１の比率で結合させて欠陥の複合体（欠陥対）として別の欠陥Ｏｉ−ＭＡｌ（Ｍ＝Ｓｉ、Ｈf等の４価カチオン）に作り変えれば、ギャップ中の深い電子非占有準位（図７の丸２）に変り、効率的な電荷書込み／消去のできる欠陥となる。この比率の重要性を図９および図１０に示す。
【００５６】
図９および図１０において、横軸０ｅＶがＡｌ２Ｏ３の価電子帯上端、６ｅＶ強辺りが伝導帯下端である。ギャップ中準位で塗りつぶした準位は電子占有状態、塗りつぶしていない準位は電子非占有状態である。図８ないし図１０に示した結果は第一原理バンド計算によって得られたものである。なお、本発明において用いた第一原理バンド計算の理論枠組みの範囲内では、バンドギャップは実測値よりも過小評価されることが理論的に証明されている。また、その補正手法も理論的には示されている。だたし、補正には膨大な計算を要するため、実施していない。
【００５７】
図９はＡｌ２Ｏ３に種々の欠陥を導入した時の電子状態を示す一電子準位の典型的な図である。注目すべきことは、格子間酸素（Ｏｉ）とＡｌを４価のカチオンであるＳｉで置換したＡｌサイト置換Ｓｉ（ＳｉＡｌ）の欠陥対である。１：１の対では、外部から電荷を注入しない電荷中性状態ではギャップの中程に電子非占有状態が出現し（図中のＯｉ−１ＳｉＡｌ）、電子を捕獲させると電子占有準位としてギャップ中の深いところに安定化する（図中の（Ｏｉ−１ＳｉＡｌ）１−）。
【００５８】
ところが、１：２でＡｌサイト置換Ｓｉが過剰になると（図中のＯｉ−２ＳｉＡｌ）、ギャップ中程の電子非占有状態はなくなってしまう。図８に示すように、格子間酸素の電子親和力が大きいため、電子が１つ余剰な欠陥であるＡｌサイト置換Ｓｉから、電子が２つ不足な欠陥である格子間酸素へ電子が移動すると安定化できる。Ａｌサイト置換Ｓｉが２個あれば余剰電子が２個となり、格子間酸素の不足電子２個とちょうど補償し合えるため、電子非占有準位が消滅するのである。これらは、幾つの電子を移動させるための欠陥対を作り込むかで電荷捕獲特性が決定できることを示している。
【００５９】
図１０では置換元素としてのＳｉとＨｆを比較している。典型元素であるＳｉに比べて高いエネルギーの５ｄ２６ｓ２の価電子をもつ遷移金属元素であるＨｆの場合でも、電子状態をみるとエネルギー的にも上記の比率の点でもＳｉと変わらない結果であることがわかる。軌道エネルギーがＨｆやＳｉと大幅に異ならない範囲にある４ｄ２５ｓ２の価電子をもつＺｒの場合や３ｄ２４ｓ２の価電子をもつＴｉも同様の結果となる。
【００６０】
次に、酸素欠損（ＶＯ）とＯ原子を置換したＮ原子（ＮＯ）の欠陥対の場合を説明する。外部との電荷注入・放出のない電荷中性状態では、酸素欠損（ＶＯ）は２個の余剰電子をギャップ中に生じる。一方、Ｏ原子を置換したＮ原子（ＮＯ）は１個の電子不足がギャップ中の深い位置（価電子帯の近傍）に生じる。したがって、ＶＯの余剰電子が電子不足のＮＯに移動し、電荷補償しあうことが可能となる。この性質を利用して効率的な電荷書込み／消去のできる欠陥をつくることが出来る。
【００６１】
まず、１：１の対（ＶＯ−１ＮＯ）では、外部から電荷を注入しない電荷中性状態ではギャップの中程にＶＯに起因した電子占有準位（電子１個が占有）が残るとともに、伝導帯まで押し上げられなかった、やはりＶＯに起因した電子非占有状態（電子１個分が非占有）が出現する。この電子非占有準位に電子を捕獲させると、再び電子占有準位としてギャップ中の深いところに安定化する。電子捕獲させた場合にギャップ中の深い位置まで安定化できることが重要なのである。もし、電子捕獲後も伝導帯下端近傍に電子占有準位として残ってしまうと、電子リークの原因となってしまうからである。
【００６２】
次に、１：２の対（ＶＯ−２ＮＯ）では、外部から電荷を注入しない電荷中性状態ではもはやギャップ中にはＶＯに起因した電子占有準位は残らない。その代わりに伝導帯まで押し上げられなかった、やはりＶＯに起因した電子非占有状態（電子２個分が非占有）が出現する。この電子非占有準位に電子を捕獲させると、ＶＯ−１ＮＯの場合と同様に再び電子占有準位としてギャップ中の深いところに安定化する。
【００６３】
なお、上記の説明から明らかなように、電荷中性状態でギャップ中に電子占有状態が残る場合には、過剰な消去操作を加えればこの占有電子も消去することは可能なので、消去状態において十分に大きな負の閾値電圧を提供する“過消去”も実現できることになる。
【００６４】
以上はアルミナ系絶縁膜の改質の観点から本発明の原理を述べたが、この欠陥制御方法の原理はアルミナ系絶縁膜と接する絶縁膜にももちろん適用できる。特に、アルミナ系絶縁膜と接する絶縁膜がＡｌより高価数カチオンの酸化物あるいは窒化物あるいは酸窒化物の場合に効果がある。例えば、Ａｌ２Ｏ３と４価のＳｉ系絶縁膜であるＳｉＯ２あるいはＳｉ３Ｎ４あるいはＳｉＯＮが接している場合には、Ｓｉ系絶縁膜のＳｉ置換サイトに入ったＡｌはＳｉ系絶縁膜の正に価電子帯上端にＯの２ｐ軌道に起因する深い電子非占有準位を形成する。したがって、Ａｌ２Ｏ３と接したＳｉ系絶縁膜の界面近傍のＳｉ系絶縁膜内にＳｉ原子を置換したＡｌ原子を有する構造は、高効率な電子捕獲をもたらすため、十分な電荷捕獲量の実現ならびに電界緩和効果が実現される。これは電荷蓄積層に適用できることを示している。
【００６５】
以上のように、本発明で用いるアルミナ系絶縁膜の欠陥制御技術によって、ＦＧ型の浮遊ゲート層を構成する積層膜の一部に用いるアルミナ層（電荷捕獲層）およびＭＯＮＯＳ型のブロック層・トラップ層として必要な電荷捕獲・放出の性能を確保する。その結果、書込み・消去特性とリテンション（電荷保持）特性の両者が優れたＮＡＮＤ型フラッシュメモリ素子を提供することができる。
【００６６】
上述のように、どのような欠陥を組み合わせるかを見出し、組み合わせた結果、どのような準位に変化するかによって選別するか、という欠陥の制御技術が極めて重要である。例えば、特開２００３−６８８９７公報に開示されているように、単に３価元素の金属酸化物に４価元素をドーピングしたり、あるいは文献「T. Nakagawa et al., 2006-Spring MRS. p.156 (2006)」に開示されているように、トラップがＡｌ２Ｏ３の中ではなくＡｌ２Ｏ３の／ＳｉＯ２界面反応層に存在するものであったり、あるいは文献「斎藤幸重ら  第６７回応用物理学会学術講演会  講演予稿集（２００６秋  立命館大学）ｐ．７２３  ３１ａ−Ｐ１０−１７」に開示されているように、トラップ形成はＡｌとＳｉの混在に由来する、等々の記載だけでは、本発明で用いるアルミナ系絶縁膜の改質には至らないことは明らかである。
【００６７】
また、例えば特開２００３−２８２７４６公報、特開２００４−５５９５９公報及び特開２００５−３２８０２９公報に開示されているように、単に相分離可能なＭ２Ｏ３型の酸化物の母相とＭＯ２型の酸化物の分散析出物を組み合わせ、そのバンドギャップ差のみを利用して価電子帯オフセットと伝導帯オフセットを十分に稼ぎ、結果生じるバンド構造のローカルポテンシャルミニマムに電子を蓄積させることも、本発明で用いるアルミナ系絶縁膜の改質を想起するものではない。
【００６８】
更にまた、例えば特開２００４−１５８８１０公報および特開２００５−５７１５公報に開示されているように、単にＡｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、｛Ｌｎ｝（ランタノイド系列元素）のオキサイド、オキシナイトライド、シリケート、アルミネートをトラップ膜に用いるという記載では、本発明で用いるアルミナ系絶縁膜の改質につながらないことは明らかである。
【００６９】
本発明では、この欠陥制御に関する物質固有の物性に基づく指導原理を得るために、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＨｆＳｉＯ４に種々の欠陥・添加元素を形成したモデルに対して、経験的パラメータを一切用いない第一原理バンド計算を行って、安定構造や形成エネルギーや電子状態を調べ、上述した現象を明らかにしており、このような知見に基づき本発明の課題を達成している。
【００７０】
ここで、浅い／深いという欠陥準位の定義は、空間的に隣接する準位（欠陥）間の距離にも依存して変化するため必ずしも一義的には決まらず、絶縁膜母材の比誘電率と印加電界によっても変化する。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を想像すると分かりやすいが、電界が印加されると、母材の比誘電率と電界の積の平方根の逆数に比例してポテンシャル障壁の空間的広がりが小さくなるとともにポテンシャル障壁も下がるため、捕獲電子は放出されやすくなるからである。
【００７１】
本明細書では、今回行った種々の欠陥構造とその電荷捕獲状態についての第一原理計算の結果を基に、求められた準位の深さに構造緩和の大きさ（最大でもおおよそ１ｅＶ程度）の揺らぎを考慮して、価電子帯上端から２ｅＶ上あるいは伝導帯下端から２ｅＶ下までの範囲を浅いとした。
【００７２】
図１１は、添加元素が格子間原子として存在する場合に、この添加元素を完全に酸化させてしまわないために必要な酸化条件を示すギブスの生成自由エネルギー図である。なぜなら、例えば、Ｓｉ添加の場合には、完全酸化させてしまうとＳｉＯ２となってしまい、アルミナのバンドギャップ中には電子占有状態と電子非占有状態のいずれをも作らないからである。
【００７３】
図１２は、浮遊ゲート型メモリセルの中性状態(書き込み・消去がされていない状態)のバンド図を示している。n+型の多結晶シリコンにより形成された浮遊ゲートは全体としては電荷蓄積の無い中性状態であるが、詳細に見ると、多結晶シリコンのn型ドーパント不純物は電子を放出してドナーイオン１１３となっており、ドーパント不純物原子から放出された多結晶シリコン伝導帯の自由電子１１４と、正に帯電したドナーイオン１１３の電荷が釣り合った状態で電気的中性を保っている。
【００７４】
図１３は、浮遊ゲート型メモリセルに対して書き込み動作を行った後に中性状態まで戻した場合のバンド図を模式的に示している。注入された電子が浮遊ゲートに蓄えられることによって、閾値電圧は正方向にシフトする。
【００７５】
一方、図１４は、浮遊ゲート型メモリセルに対して消去動作を行った後に中性状態まで戻した場合のバンド図を示している。消去動作時には浮遊ゲートの中性状態を通り越しても浮遊ゲートからの電子の引き抜きが継続する。このことが可能なのは、上述したように、浮遊ゲートのドナー原子から放出される大量の自由電子があり、電荷中性状態においても自由電子が浮遊ゲートの伝導帯に存在するからである。
【００７６】
一方、図１５は、ＭＯＮＯＳ型メモリセルの中性状態におけるバンド図を示す。従来例のＭＯＮＯＳ型メモリセルでは、電荷中性状態では電荷蓄積層としてのシリコン窒化膜中のトラップには電子が蓄積されていない。
【００７７】
次に、図１６は、ＭＯＮＯＳ型メモリセルに書き込み動作を行った後に中性状態に戻した場合のバンド図である。このとき、シリコン窒化膜に電子が捕獲され、閾値電圧は正方向にシフトする。
【００７８】
次に、図１７は、ＭＯＮＯＳ型メモリセルに消去動作を行った後に中性状態まで戻した場合のバンド図である。消去時には中性状態においてシリコン窒化膜に捕獲されていた電子以上のものは放出できないので、ＭＯＮＯＳ型メモリでは消去動作において最小でも元々の閾値電圧まで戻るだけで、閾値電圧を必要十分な負方向まで変化させることは不可能である。
【００７９】
以下に、種々の実施形態を示し、アルミナ系絶縁膜の改質によるメモリ素子向けの電気的特性改善効果をトラップ層とブロック層の双方について、図１８ないし図３３を参照して個別に説明する。
【００８０】
図１８は、本発明の第１の実施形態（上述の第３の態様に対応）に係るＭＯＮＯＳ型メモリのブロック絶縁膜であるアルミナのギャップ中に深い電子捕獲準位（電子非占有準位）を作り込むことによって高効率な電子捕獲を実現し、消去時の電界を緩和する例における電荷中性状態のバンド図を示す。価電子帯上端近傍に電子不足による電子非占有準位ができている。ここで必要な要件は、電子非占有の準位はブロック層の中でもトラップ膜層に近い位置に作り込まれることである。なお、簡単のため、トラップ絶縁膜の電子捕獲準位は図示していない。
【００８１】
次に、図１９は、図１８において、書き込み動作を行った後に中性状態に戻した場合のバンド図を示す。電子非占有状態で残存していたブロック絶縁膜のトラップはほぼ全て電子を捕獲した状態になっている。なお、簡単のため、トラップ絶縁膜への捕獲電子は図示していない。
【００８２】
一方、図２０は、図１８において、消去動作を行った後に中性状態に戻した場合のバンド図を示す。ブロック絶縁膜に書き込まれた電子は捕獲準位が十分に深いためイオン化エネルギーがバンドギャップと同等近くまで大きくなり、ほとんど再放出されずに残っているので、消去閾値電圧を低減でき消去が深く速く行える。
【００８３】
以上のようにして、本発明の第１の実施形態に係るＭＯＮＯＳ型メモリでは、ＮＡＮＤ型フラッシュメモリの動作で要求される消去時の電界を緩和することができるので、制御電極からのトラップ層への電子注入を抑制し、基板から正孔を効率的に注入でき、そのため高速消去を容易に実現することができる。これは消去時の消費電力の低減にもつながる。
【００８４】
次に、図２１ないし図２３は、本発明の第１の実施形態の変形例（上述の第５の態様に対応）、すなわちＦＧ型メモリのインターポリ絶縁膜の一部にアルミナ層を用いた際に深い電子捕獲準位（電子非占有準位）を作り込むことによって高効率な電子捕獲を実現し、消去時の電界を緩和する例における電荷中性状態、書き込み動作を行った後に中性状態に戻した状態、及び消去動作を行った後に中性状態に戻した状態のバンド図を示す。この場合も、図１８ないし図２０における説明と同じ機構により、ＮＡＮＤ型フラッシュメモリの動作で要求される消去時の電界を緩和することができるので、制御電極から電荷蓄積層への電子注入を抑制し、基板から電荷蓄積層へ正孔を効率的に注入でき、そのため高速消去を容易に実現することができる。
【００８５】
次に、図２４は、本発明の第２の実施形態（上述の第１の態様に対応）に係るＭＯＮＯＳ型メモリのトラップ絶縁膜にアルミナ層を用いた際に、アルミナのバンドギャップ中の中央近傍に電子捕獲準位（電子非占有準位）を作り込むことによって電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とする例における中性状態のバンド図を示す。
【００８６】
本実施形態では、伝導帯下端近傍からギャップ中央にかけて電子不足による電子非占有準位ができている。この実施形態で重要な点は、既に述べたような単独の欠陥ではなく欠陥同士が対になって初めて発現する電子非占有状態が含まれていることである。格子間酸素（Ｏｉ）とＡｌを４価のカチオンであるＳｉで置換したＡｌサイト置換Ｓｉ（ＳｉＡｌ）の欠陥対（Ｏｉ−１ＭＡｌ）や、酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））である。また、ここで注意しておくことは、伝導帯下端近傍に現れている格子間酸素の電子非占有準位および電荷補償により電子非占有状態になっている酸素欠損の電子非占有準位は電子親和力が十分に大きく、電子を捕獲するとギャップ中程まで大きく下降（安定化）することである。
【００８７】
次に、図２５は、図２４において、書き込み動作を行った後に中性状態に戻した場合のバンド図を示す。一部に電子非占有状態で残存していた電荷蓄積層のトラップはほぼ全て電子を捕獲した状態になっている。上述のように、電子を捕獲した格子間酸素の電子占有状態（Ｏｉ２−）および酸素欠損の電子占有状態がギャップ中程まで安定化している。
【００８８】
一方、図２６は、図２４において、消去動作を行った後に中性状態に戻した場合のバンド図を示す。電荷捕獲後のギャップ中程辺りに電子占有状態をもっていた準位は、正孔捕獲（電子放出）に対しても電子捕獲と同等に活性であるため、適切な消去動作さえ行えばほぼ電荷中性状態に復帰させることが可能である。更に言えば、書込み動作と消去動作による電荷捕獲量を調整することにより、複数の電荷捕獲状態を実現でき、メモリの多値化も可能となる。また、過剰な消去操作を加えれば図２６では残存している電子すなわち電荷中性状態での電荷捕獲準位の半占有電子も消去することは可能なので、消去状態において十分に大きな負の閾値電圧を提供する“過消去”も実現できる。
【００８９】
次に、図２７ないし図２９は、本発明の第２の実施形態の変形例（上述の第２の態様に対応）に係るＦＧ型メモリのインターポリ絶縁膜の一部にアルミナ層を用いた際に、アルミナのバンドギャップ中の中央近傍に電子捕獲準位（電子非占有準位）を作り込むことによって電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とする例における、電荷中性状態、書き込み動作を行った後に中性状態に戻した状態、消去動作を行った後に中性状態に戻した状態のバンド図を示す。
【００９０】
この場合も、図２４ないし図２６での説明と同じ機構により、電荷捕獲後のギャップ中程辺りに電子占有状態をもっていた準位は、正孔捕獲（電子放出）に対しても電子捕獲と同等に活性であるため、適切な消去動作さえ行えばほぼ電荷中性状態に復帰させることが可能である。更に言えば、書込み動作と消去動作による電荷捕獲量を調整することにより、複数の電荷捕獲状態を実現でき、メモリの多値化も可能となる。また、過剰な消去操作を加えれば図２９では残存している電子すなわち電荷中性状態での電荷捕獲準位の半占有電子も消去することは可能なので、消去状態において十分に大きな負の閾値電圧を提供する“過消去”も実現できる。
【００９１】
次に、図３０は、本発明の第３の実施形態（上述の第６の態様に対応）に係るＭＯＮＯＳ型メモリセルの電荷蓄積層であるアルミナのギャップ中に電荷中性状態で電子占有準位を作り込むことによって消去状態において十分に大きな負の閾値電圧を提供する“過消去”を実現する例における中性状態のバンド図を示す。
【００９２】
なお、ここで注意すべきは、中性状態において電子占有準位のすべてが２つ電子で占有されているのではないことである。なぜならば、ギャップ中準位のすべてが２つの電子で占有されていると、書き込み時にそれ以上の電子を電荷蓄積層に捕獲できないからである。
【００９３】
しかし、この条件に特に注意を払うことはない。なぜなら、ギャップ中の電子占有準位は価電子帯上端より上にあり、エネルギー的に不安定なので、質量作用の法則にしたがってある割合で必ず電子を放出し、正に帯電しているからである。
【００９４】
ただし、格子間カチオンについては、過剰な酸化処理を行うとすべて酸化されてしまい、価電子帯上端や伝導帯下端の変調には寄与するものの、ギャップ中準位を作らなくなってしまう。これに関しては、電荷蓄積層を形成した後の熱処理工程は、ＲＴＡのように高温ではあっても短時間かつ酸化還元条件を制御した熱処理であることが必要である。
【００９５】
次に、図３１は、図３０において、書き込み動作を行った後に中性状態に戻した場合のバンド図を示す。一部に電子非占有状態で残存していた電荷蓄積層のトラップはほぼ全て電子を捕獲した状態になっている。
【００９６】
一方、図３２は、図３０において、消去動作を行った後に中性状態に戻した場合のバンド図を示す。中性状態において電荷蓄積層に存在したギャップ中のエネルギーの高い余剰電子も含めて最大ではほぼ全ての電子が消去状態で放出され得るので、閾値電圧を負方向に十分にシフトさせることができる。
【００９７】
以上のようにして、本発明の第３の実施形態に係るＭＯＮＯＳ型メモリセルでは、ＮＡＮＤ型フラッシュメモリの動作で要求される書き込み状態でＶｔｈ>０, 消去状態でＶｔｈ＜０となる閾値電圧の分布を容易に実現することができる。
【００９８】
以上の本発明の第１〜第３の実施形態では、すべて電荷蓄積層及びブロック層が単層構造である場合について説明したが、本発明はこれに限定されない。なぜなら、本発明の骨子である各種の欠陥の性質の発現のためには、単層構造である必要はないからである。ここまでに規定した欠陥およびそれらの欠陥対が含まれていさえすれば良いからである。
【００９９】
例えば、同じアルミナ膜を母材として、これらの欠陥を含まない膜でこれらの欠陥を含んだ膜を挟んでも良いし、これらの欠陥を含まない膜にこれらの欠陥を含んだ微粒子あるいは微結晶を分散させても良いし、これらの欠陥を含まない膜にこれらの欠陥を作るために必要なカチオン元素と酸素とを主成分とする酸化物からなる微粒子あるいは微結晶を分散させることによりその異種界面のアルミナ側に所望の欠陥を生成させても良い。ＣＶＤ法を用いると、典型的には直径が数ｎｍ程度の微小粒子もしくは結晶を母体材料に入れ込むことが可能である。
【０１００】
以上の内容をまとめると、電荷捕獲層(トラップ層)およびブロック層のそれぞれにおいて前記の３つのカテゴリー、電界緩和、書込／消去特性、過消去、の目的に対して最適な欠陥の組み合わせとしては図３３の表に示した場合に分類できる。
【０１０１】
以上説明した本発明の実施形態に基づいて、本発明の種々の実施例について図３４ないし図４２を参照して詳細に説明する。
【０１０２】
実施例１
図３４は、本発明の第１の実施例に係るメモリセルの断面構造の主要な部分を示す。第１の実施例は、ＭＯＮＯＳ型メモリセルのブロック層に関するものであり、上述の本発明の第３の態様に対応する。
【０１０３】
ｐ型シリコン基板上のチャネル領域には、トンネル絶縁膜としての酸窒化シリコン膜(ＳｉＯＮ)が形成される。トンネル絶縁膜上には電荷蓄積層としてのシリコン窒化膜(Ｓｉ３Ｎ４)が形成される。その上には、ブロック絶縁膜としてのアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、制御ゲート電極としての窒化タンタルが形成される。その上に、低抵抗金属の導電膜としてのタングステンが形成される。
【０１０４】
ここで、トンネル絶縁膜のＳｉＯＮは、書き込み・消去特性とデータ保持特性の両立を考慮し、組成が(ＳｉＯ２)０．８・(Ｓｉ３Ｎ４) ０．２の場合、膜厚を約４ｎｍとした。また、電荷蓄積層のＳｉ３Ｎ４は、膜厚を約３ｎｍとした。また、ブロック絶縁膜としてのＡｌ２Ｏ３膜厚は約９ｎｍとした。アルミナ中にはＡｌ欠損（ＶＡｌ）、Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝２価カチオン（Ｍｇ, Ｃａ, Ｓｒ, Ｂａ））、酸素サイト置換窒素（ＮＯ）、格子間酸素（Ｏｉ）、のいずれかによりアルミナのギャップ中で比較的深い電子捕獲準位（電子非占有準位）が、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層が負の固定電荷を蓄積する層として機能し、メモリセルの書き込み・消去動作時のブロック絶縁膜の両端界面における電界を緩和し、リーク電流を減らす働きをする。
【０１０５】
ここで所望の欠陥準位が形成されていることは、アルミナ単層膜を別途形成し、ＣＶ測定のヒステリシスの解析によって行った。この手順は、文献「長友浩二他、2006年（平成18年）春季第53回応用物理学関係連合講演会, 25p-V-15」に詳細に報告されているが、本願発明の骨子を理解する上で重要なのでここで述べておく。
【０１０６】
まず、ＣＶ測定でヒステリシスＶｈｙｓの膜厚と電界依存性を測定する。次に、ＩＶ測定（キャリアセパレーション法）で正孔電流と電子電流を測定する。次に、ＩＶの積算からキャリア注入量Ｎｉｎｊを求める。先ずは、電子電流＞＞正孔電流であるｎＦＥＴについて解析する。なぜなら、ｎＦＥＴではＶｈｙｓはほぼ電子トラップによって生じていると考えられるからである。解析は、電子トラップ面密度Ｎｅとその電子捕獲断面積σｅを与えて、トラップに捕獲された電子の密度ｎｅを計算する。
【０１０７】
ｎｅ＝Ｎｅ［１−ｅｘｐ（−σｅ・Ｎｉｎｊ_ｅ）］
電界で決まる電子の注入準位Φｅと電子トラップ欠陥準位Φｂ_ｅとの膜厚方向の交点位置Ｘｅを計算してＶｈｙｓを算出する。
【０１０８】
Ｖｈｙｓ＝（ｑ・ｎｅ）／（２Ｃｏｘ）・［（ＴＡｌ２Ｏ３２−Ｘｅ２）／ＴＡｌ２Ｏ３］
Ｖｈｙｓの計算値が測定値と一致するように電子トラップ欠陥準位Φｂ_ｅ、電子トラップ面密度Ｎｅ、電子捕獲断面積σｅをパラメータとしてフィッティングする。このフィッティング結果（電子トラップのパラメータ）を用いてｐＦＥＴで同様の解析を行う。ｎ型ｐｏｌｙ−Ｓｉ、ｐ型ｐｏｌｙ−Ｓｉの両方の測定値が再現できるようにホールトラップ欠陥準位Φｂ_ｈ、ホールトラップ面密度Ｎｈ、ホール捕獲断面積σｈをパラメータとしてフィッテングする。両方が矛盾なくフィッテング出来るまでこの過程を自己無撞着に行い、欠陥準位に関するパラメータを得る。この手順をｎ＋−ｐｏｌｙ  ｎＦＥＴ、ｎ＋−ｐｏｌｙ  ｐＦＥＴ、ｐ＋−ｐｏｌｙ  ｎＦＥＴ、ｐ＋−ｐｏｌｙ  ｐＦＥＴ、について行うことにより、欠陥準位の深さ・面密度・捕獲断面積が精度良く決定できる。
【０１０９】
本実施例では、トンネル絶縁膜としてシリコン酸窒化膜を用いたが、その代わりに
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜(ＯＮＯ膜)を用いてもよい。ＯＮＯ膜がトンネル絶縁膜として有効なことは、例えば文献「 三谷祐一郎、公開特許公報  P2006-13003」に記載されている。
【０１１０】
また、電荷蓄積層のシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ３Ｎ４である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成を持つシリコン窒化膜であってもよい。また、Ｓｉ３Ｎ４と似た性質をもつゲルマニウム窒化膜（Ｇｅ３Ｎ４）を電荷蓄積層として用いてもよい。Ｇｅ３Ｎ４がＭＩＳ構造の絶縁膜として用いられることは、例えば、文献「T. Maeda, T. Yasuda, M. Nishizawa, N. Miyata and Y. Morita, "Ge metＡｌ-insulator-semiconductor structures with Ge3N4 dielectrics by direct nitridaＴｉon of Ge substrates," Appl. Phys. Lett. 85, 3181 (2004)」に記載されている。
【０１１１】
また、ブロック絶縁膜としてのアルミナ膜は、制御ゲート電極と電荷蓄積層の間のリーク電流を抑制する機能がある他の材料との積層構造で代替も可能であり、例えばランタンアルミネート(ＬａＡｌＯｘ)、ハフニウム・アルミネート(ＨｆＡｌＯｘ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、アルミニウム酸窒化膜(ＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯｘ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、ランタンをドープしたハフニウム・シリケート(Ｌａ-doped ＨｆＳｉＯｘ)、ハフニウム・ランタン・オキサイド(ＨｆＬａＯｘ)など、様々な材料を用いることができる。
【０１１２】
また、制御ゲート電極の金属材料は、仕事関数、およびブロック絶縁膜との反応性を考慮して選択すればよく、ＴａＮｘ以外に、ＷＮｘ、ＴｉＮｘ、ＨｆＮｘ、ＴａＳｉｘＮｙ、ＴａＣｘ、ＷＣｘ、ＴａＳｉｘＣｙＮｚ、Ｒｕ、Ｗ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘ、ＮｉＰｔｘＳｉｙなど多くの金属材料で置き換えることができる。その上の低抵抗金属層もＷの代わりにＷＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘなどを用いてもよい。
【０１１３】
図３４に示すメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。以下では、参考例とは異なる工程のみについて説明する。
【０１１４】
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。電荷蓄積層のシリコン窒化膜は、例えば、ジクロルシラン(ＳｉＨ２Ｃｌ２)とアンモニア(ＮＨ３)を原料ガスとするＣＶＤ法を用いて形成する。ブロック層としてのアルミナ膜は、トリメチルアルミニウム(Ａｌ（ＣＨ３）３とアンモニア（ＮＨ３）と酸素（Ｏ２）、およびトリメチルアルミニウム(Ａｌ（ＣＨ３）３)と水（Ｈ２Ｏ）を原料とする逐次ＣＶＤ法もしくはＡＬＤ（Atomic  Layer  Deposition）法で形成する。制御ゲート電極としてのＴａＮ／Ｗ積層膜は、Ｔａ（Ｎ（ＣＨ３）２）５、もしくはＴａ（Ｎ（ＣＨ３）２）５とＮＨ３を原料とするＣＶＤ法でＴａＮを形成し、引き続いてＷＦ６を原料とするＣＶＤ法でＷを形成する。
【０１１５】
アルミナ膜中への欠陥導入工程について、４つの方法を示す。まず、Ａｌ欠損（ＶＡｌ）については、上記アルミナ膜のＣＶＤ工程で解離Ｈ原子あるいはＨ２Ｏから取り込まれたＨで生成したＡｌ−ＯＨ結合のＨをＮ２中４５０℃以上９００℃以下の熱処理によって脱離させる。この工程により、一部は脱水縮合でＡｌ−Ｏ−Ａｌ結合を形成するが、成膜直後に引っ張り歪みの大きかったサイトではＡｌ−Ｏ−Ａｌ結合が形成できないため、結果としてＡｌ欠損が生成する。なお流量比または分圧比で0.1ないし５％の酸素を微量添加しても良い。Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝２価カチオン（Ｍｇ, Ｃａ, Ｓｒ, Ｂａ））については、ＣＶＤ工程において原料ガスとしてＭｇ, Ｃａ, Ｓｒ, ＢａのＨＦＡ錯体、ＦＯＤ錯体、ＰＰＭ錯体、ＤＰＭ錯体、ＡｃＡｃ錯体、β−ジケトン錯体から蒸気圧の適するものを選び、トリメチルアルミガスと流量比で０．１ないし１０％の範囲において混合供給する。例えばＢａについては、ジピバロイルメタン（ＤＰＭ）錯体Ｂａ(ＤＰＭ) ２、およびこれにアダクト（付加物）としてＤＰＭ、テトラヒドロフラン（ＴＨＦ）、フェナントロリン（Ｐｈｅｎ）を付加したＢａ(ＤＰＭ) ２(DPM)（Ａｄｄ） ２（Ａｄｄ＝ＤＰＭ、ＴＨＦ、Ｐｈｅｎ）することにより原料の昇華性と安定性が向上する。なお、ＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後、スパッタ法で上記２価カチオンの金属極あるいは酸化物の極薄膜を成膜しても良いし、イオン注入法で導入しても良い。酸素サイト置換窒素（ＮＯ）については、上記のＣＶＤ工程でアンモニアを用いるのと同じ方法で導入できる。アンモニアを用いない場合やＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後に、Ｎ２、ＮＨ３、ＮＯ、Ｎ２Ｏ、等のプラズマを用いたプラズマ窒化法で導入しても良い。この場合、アルミナの膜厚方向基板側に導入したい時には、アルミナ膜の一部を成膜後にプラズマ処理をする必要がある。格子間酸素（Ｏｉ）については、アルミナの密度が高ければ高い程、すなわち欠陥が少なければ少ない程、アルミナ中に格子間酸素を導入しにくいため、プラズマ酸化法による導入が適している。ただし、アルミナ膜の上界面に接してＨｆ系酸化物やＺｒ系酸化物（シリケートやアルミネートも含む）を積層して用いる場合には、これらの酸化物の中で酸素分子が触媒的に解離し原子状酸素を発生するため、アルミナ中へ導入し易くなる。
【０１１６】
なお、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図３４のメモリセルを形成しても構わない。例えば、トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン窒化膜を形成した後に、高温低圧酸化を行って形成しても良い。シリコン窒化膜は、例えば、Ｓｉ基板を希釈アンモニア(ＮＨ３)を用いて窒化形成する。欠陥の少ないシリコン窒化膜の形成方法は、例えば特許第３８８７３６４号公報に記載されている。ＣＶＤ法に使用する原料ガスに関しては、他のガスで代替することもできる。また、ＣＶＤ法はスパッタ法で代用することもできる。例えば、ブロック絶縁膜として機能するアルミナ膜は、Ａｌで形成されたターゲットを用いた反応性スパッタ法で形成する。制御ゲート電極としてのＴａＮ／Ｗ積層膜は、タンタルをターゲットとするスパッタ法(反応性スパッタ法を含む)により、連続した一貫工程でも形成できる。また、上記の各層の成膜は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成することも可能である。
【０１１７】
実施例１の変形  
図３５は、実施例１の変形（上述の本発明の第４の態様に対応する）に係るメモリセルの断面構造のうち主要な部分を示している。
【０１１８】
実施例１の変形では、ブロック絶縁膜の部分のみが実施例１と異なる。ブロック絶縁膜は、アルミナ層（Ａｌ２Ｏ３）、欠陥を導入したアルミナ層（Ａｌ２Ｏ３（Ｘ））、アルミナ層（Ａｌ２Ｏ３）の３層から成る。ブロック絶縁膜の下層および上層のアルミナ膜厚はそれぞれ約４．５ｎｍとした。また、欠陥を導入したアルミナ膜の膜厚は約１ｎｍである。このＡｌ２Ｏ３（Ｘ）層が負の固定電荷を蓄積する層として機能し、メモリセルの書き込み・消去動作時のブロック絶縁膜の両端界面における電界を緩和し、リーク電流を減らす働きをする。
【０１１９】
欠陥を導入したアルミナ層（Ａｌ２Ｏ３（Ｘ））の製造方法は実施例１に示した通りである。アルミナ膜中への欠陥導入工程の１つ、Ａｌ欠損（ＶＡｌ）については、実施例１に示した以外にも次に示す方法でも良い。上記アルミナ膜のＣＶＤ工程でＨｅ、Ｎｅ、Ａｒ、Ｋｒ、及びＸｅのいずれか１つまたは複数の希ガスをＣＶＤ工程のキャリアガスあるいは希釈ガスとして用いることで、アルミナ膜中に１ないし１０原子％の希ガス原子を含有させる。希ガス原子はカチオンサイトに対してもアニオンサイトに対しても立体障害となり、アルミナのネットワーク形成を阻害する。成膜後熱処理によりこれらの希ガスを膜外へ放出させ、次に酸化熱処理を施すことによりアニオンサイト欠陥すなわち酸素欠損は補填する。これによりカチオンサイト欠損すなわちＡｌ欠損だけが膜中に残る。希ガスとしては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒが好ましく、その中でも、Ｈｅ、Ｎｅ、Ａｒが好適である。もちろん実施例１で示した製造方法は一例に過ぎず、他の製造方法により、図３５のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできる。また、スパッタ法はＣＶＤ法で置き換えることもできる。また、上記の各層は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成することも可能である。
【０１２０】
実施例２
図３６は、本発明の第２の実施例に係るメモリセルの断面構造のうち主要な部分を示す。実施例２は、改質アルミナをＦＧ型メモリセルのブロック層に適用する実施例であり、上述の本発明の第５の態様に対応する。
【０１２１】
ｎ型シリコン基板上のチャネル領域には、トンネル絶縁膜としての酸窒化シリコン膜(ＳｉＯＮ)が形成される。トンネル絶縁膜上には電荷蓄積層としてのポリシリコン浮遊ゲート電極が形成される。浮遊ゲート電極上にはシリコン窒化膜(Ｓｉ３Ｎ４)・シリコン酸化膜（ＳｉＯ２）が順次形成される。その上には、電荷蓄積層としてのアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、シリコン酸化膜（ＳｉＯ２）・シリコン窒化膜(Ｓｉ３Ｎ４)が順次形成される。制御ゲート電極としてのポリシリコンが形成される。その上に、低抵抗金属の導電膜が形成される。
【０１２２】
ここで、トンネル絶縁膜のＳｉＯＮは、ストレス誘起リーク電流（ＳＩＬＣ）の抑制を最優先し、組成が(ＳｉＯ２)０．８・(Ｓｉ３Ｎ４) ０．２の場合、膜厚を約８ｎｍとした。この膜厚は、トンネル絶縁膜の膜質向上によって約４ｎｍまでは薄膜化出来る可能性はある。また、上部の制御電極との間に存在するいわゆるインターポリ絶縁膜は５層構造であり、低バンドギャップ層のＳｉ３Ｎ４は、膜厚を約３ｎｍ、高バンドギャップ層のＳｉＯ２は膜厚３ｎｍとした。間に挟まれる電荷蓄積層としてのＡｌ２Ｏ３膜厚は約９ｎｍとした。アルミナ中にはＡｌ欠損（ＶＡｌ）、Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝２価カチオン（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ））、酸素サイト置換窒素（ＮＯ）、格子間酸素（Ｏｉ）、のいずれかによりアルミナのギャップ中で比較的深い電子捕獲準位（電子非占有準位）が、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層が負の固定電荷を蓄積する層として機能し、メモリセルの書き込み・消去動作時のブロック絶縁膜の両端界面における電界を緩和し、リーク電流を減らす働きをする。
【０１２３】
図３６に示すメモリセルの製造方法は、本発明の骨子であるアルミナ膜の欠陥制御に関する部分については、実施例１および実施例１の変形例において説明したプロセスをそのまま適用できる。以下は、実施例１とは異なる工程についてのみ説明する。
【０１２４】
浮遊ゲート電極上のシリコン窒化膜(Ｓｉ３Ｎ４)・シリコン酸化膜（ＳｉＯ２）積層膜は、まずＳｉ３Ｎ４はジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）のＡＬＤ法で形成し、ＳｉＯ２はＳｉＨ２Ｃｌ２とオゾン（Ｏ３）のＡＬＤ法で順次形成する。その上には、電荷蓄積層としての欠陥制御されたアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、前記とおなじ堆積法で、ＳｉＯ２とＳｉ３Ｎ４が順次形成される。
【０１２５】
本例では、トンネル絶縁膜にシリコン酸窒化膜を用いたが、その代わりにシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜(ＯＮＯ膜)を用いてもよい。また、トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン窒化膜を形成した後に、高温低圧酸化を行って形成しても良い。シリコン窒化膜は、例えば、Ｓｉ基板を希釈アンモニア(ＮＨ３)を用いて窒化形成する。欠陥の少ないシリコン窒化膜の形成方法は、例えば特許第３８８７３６４号公報に記載されている。また、トンネル酸化膜の中間にシリコンの微結晶を導入したトンネル絶縁膜を用いてもよい。
【０１２６】
制御ゲート電極の上の低抵抗金属層もＷの他、ＷＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘなどを用いてもよい。
【０１２７】
もちろん、ここで示す製造方法は一例に過ぎず、他の製造方法により、図３８のメモリセルを形成しても構わない。例えば、スパッタ法とＣＶＤ法は相互に置き換えることもできる。また、上記の各層は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法で形成してもよい。
【０１２８】
実施例３
本発明の第３の実施例は、改質アルミナをＭＯＮＯＳ型メモリセルの電荷蓄積層に適用する実施例であり、上述の本発明の第１の態様に対応する。
【０１２９】
図３７は、本実施例に係るメモリセルの断面構造のうち主要な部分を示している。
【０１３０】
ｐ型シリコン基板上のチャネル領域には、トンネル絶縁膜としての酸窒化シリコン膜(ＳｉＯＮ)が形成される。トンネル絶縁膜上にはアルミナ膜(Ａｌ２Ｏ３)が形成される。その上には、ブロック絶縁膜としてのアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、制御ゲート電極としての炭化タンタルが形成される。その上に、低抵抗金属の導電膜としてのタングステンが形成される。
【０１３１】
ここで、トンネル絶縁膜のＳｉＯＮは、書き込み・消去特性とデータ保持特性の両立を考慮し、組成が(ＳｉＯ２)０．８・(Ｓｉ３Ｎ４) ０．２の場合、膜厚を約４ｎｍとした。また、電荷蓄積層のＡｌ２Ｏ３は、膜厚を約７ｎｍとした。また、ブロック絶縁膜としてのＡｌ２Ｏ３膜厚は約９ｎｍとした。電荷蓄積層のアルミナ中には、格子間酸素とＡｌサイト置換カチオンとの１：１の複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）、酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）１個ないし２個との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））、のいずれかによりアルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）が、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層が電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とする。また、過剰な消去操作を加えれば電荷中性状態での電荷捕獲準位の半占有電子も消去することが可能なので、消去状態において十分に大きな負の閾値電圧を提供する“過消去”も実現できる。
【０１３２】
電荷蓄積層としてのアルミナ膜は、トリメチルアルミニウム(Ａｌ（ＣＨ３）３とアンモニア（ＮＨ３）と酸素（Ｏ２）、およびトリメチルアルミニウム(Ａｌ（ＣＨ３）３)と水（Ｈ２Ｏ）を原料とする逐次ＣＶＤ法もしくはＡＬＤ（Atomic  Layer  Deposition）法で形成する。このアルミナ膜への欠陥導入工程について、２つ示しておく。
【０１３３】
まず、格子間酸素（Ｏｉ）とＡｌサイト置換カチオン（ＭＡｌ）との複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ, Ｚｒ, Ｈｆ, Ｔｉ）、については、アルミナのＣＶＤ工程において原料ガスとしてＳｉＨ４、ＳｉＨ２（Ｃ２Ｈ５）２、Ｈｆ（ＯＣ（ＣＨ３）３）４、Ｚｒ（ＯＣ（ＣＨ３）３）４、Ｔｉ（ＯＣ（ＣＨ３）３）４、のうち所望のカチオンを含むガスを、流量比または分圧比で0.1ないし１５％添加して形成した。格子間酸素（Ｏｉ）の生成を促進するためにオゾン（Ｏ３）を添加しても効果的である。アルミナの密度が高ければ高い程、すなわち欠陥が少なければ少ない程、アルミナ中に格子間酸素を導入しにくいため、プラズマ酸化法による逐次酸化を追加しても良い。ただし、アルミナ膜の上界面に接してＨｆ系酸化物やＺｒ系酸化物（シリケートやアルミネートも含む）を積層して用いる場合には、これらの酸化物の中で酸素分子が触媒的に解離し、原子状酸素を発生するため、アルミナ中へ導入し易くなる。なお、ＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後、スパッタ法で上記４価カチオンの金属極あるいは酸化物の極薄膜を成膜しても良いし、イオン注入法で導入しても良い。
【０１３４】
酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））については、上記のＣＶＤ工程でアンモニアを用いるのと同じ方法で導入できる。アンモニアを用いない場合やＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後に、Ｎ２、ＮＨ３、ＮＯ、Ｎ２Ｏ、等のプラズマを用いたプラズマ窒化法で導入しても良い。この場合、アルミナの膜厚方向の基板側に導入したい時には、アルミナ膜の一部を成膜後にプラズマ処理をする必要がある。
【０１３５】
また、電荷蓄積層膜としてのアルミナ膜は、前記のように格子間酸素の生成を促進する機能がある他の材料との積層構造で代替も可能であり、例えばランタンアルミネート(ＬａＡｌＯｘ)、ハフニウム・オキサイド（ＨｆＯ２）、ハフニウム・アルミネート(ＨｆＡｌＯｘ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、アルミニウム酸窒化膜(ＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯｘ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、ランタンをドープしたハフニウム・シリケート(La-doped ＨｆＳｉＯｘ)、ハフニウム・ランタン・オキサイド(ＨｆＬａＯｘ)、これらに挙げた物質のハフニウムをジルコニウムに置換した材料、など様々な材料を用いることができる。ＣＶＤ法に使用する原料ガスに関しては、Ｚｒ[Ｎ（Ｃ２Ｈ５）２] ４、Ｚｒ[Ｎ（ＣＨ３）２] ４、Ｚｒ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）２] ４、Ｈｆ[Ｎ（ＣＨ３）２] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４のアミン系ガス等、他の原料ガスで代替することもできる。
【０１３６】
また、制御ゲート電極の金属材料は、仕事関数、およびブロック絶縁膜との反応性を考慮して選択すればよく、ＴａＣｘ以外に、ＴａＮｘ、ＷＮｘ、ＴｉＮｘ、ＨｆＮｘ、ＴａＳｉｘＮｙ、ＷＣｘ、ＴａＳｉｘＣｙＮｚ、Ｒｕ、Ｗ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘ、ＮｉＰｔｘＳｉｙなど多くの金属材料で置き換えることができる。その上の低抵抗金属層もＷの代わりにＷＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘなどを用いてもよい。
【０１３７】
実施例３の変形例
本発明の第３の実施例の変形例は、改質アルミナをＭＯＮＯＳ型メモリセルの電荷蓄積層に適用する実施例であり、上述の本発明の第１の態様に対応する。図３８は、第３の実施例の変形例に係るメモリセルの断面構造のうち主要な部分を示している。
【０１３８】
第３の実施例の変形例では、電荷蓄積膜の部分のみが第３の実施例と異なる。電荷蓄積膜はＳｉ３Ｎ４と欠陥制御されたアルミナ膜（Ａｌ２Ｏ３（Ｘ））の２層積層構造になっている。おのおのの膜厚はそれぞれ約３ｎｍとした。Ａｌ２Ｏ３（Ｘ）では、格子間酸素とＡｌサイト置換カチオンとの１：１の複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ, Ｚｒ, Ｈｆ, Ｔｉ）、酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）１個ないし２個との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））、のいずれかによりアルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）が、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層が電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とする。
【０１３９】
第３の実施例と異なる工程は、トンネル絶縁膜上のシリコン窒化膜の形成工程であり、例えば、ジクロルシラン(ＳｉＨ２Ｃｌ２)とアンモニア（ＮＨ３)を原料ガスとするＣＶＤ法を用いて形成する。本発明の骨子である、欠陥を導入したアルミナ層（Ａｌ２Ｏ３（Ｘ））の製造方法は、第３実施例に示した通りである。もちろん第３実施例で示した製造方法は一例に過ぎず、他の製造方法により、図３８のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、Ｚｒ[Ｎ（Ｃ２Ｈ５）２] ４、Ｚｒ[Ｎ（ＣＨ３）２] ４、Ｚｒ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）２] ４、Ｈｆ[Ｎ（ＣＨ３）２] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４のアミン系ガス等、他の原料ガスで代替することもできる。
【０１４０】
また、上記の各層は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成することも可能である。
【０１４１】
実施例４
本発明の第４の実施例は、改質アルミナをＭＯＮＯＳ型メモリセルの電荷蓄積層に適用する実施例であり、上述の本発明の第１の態様に対応する。電荷蓄積層としてのアルミナ膜中に、Ｓｉ、Ｈｆ、Ｚｒ，Ｔｉの微粒子もしくは微結晶を形成するものである。微粒子を形成することで、母相のアルミナと４価カチオンを高濃度に含む領域との接触界面面積が増え、界面反応による格子間酸素（Ｏｉ）とＡｌサイト置換カチオン（ＭＡｌ）との１：１の複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ, Ｚｒ, Ｈｆ, Ｔｉ）、形成反応促進効果を期待することができる。
【０１４２】
図３９は、本実施例に係るメモリセルの断面構造のうち主要な部分を示している。
【０１４３】
ｐ型シリコン基板上のチャネル領域には、トンネル絶縁膜としての酸窒化シリコン膜(ＳｉＯＮ)が形成される。トンネル絶縁膜上には電荷蓄積層としての欠陥を導入されたアルミナ膜(Ａｌ２Ｏ３)が形成される。その上には、ブロック絶縁膜としてのアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、制御ゲート電極としての窒化タングステンが形成される。その上に、低抵抗金属の導電膜としてのタングステンが形成される。
【０１４４】
ここで、トンネル絶縁膜のＳｉＯＮは、書き込み・消去特性とデータ保持特性の両立を考慮し、組成が(ＳｉＯ２)０．８・(Ｓｉ３Ｎ４) ０．２の場合、膜厚を約４ｎｍとした。また、電荷蓄積層のＡｌ２Ｏ３は、膜厚を約７ｎｍとした。また、ブロック絶縁膜としてのＡｌ２Ｏ３膜厚は約９ｎｍとした。電荷蓄積層のアルミナ中には、Ｓｉ、Ｈｆ、Ｚｒ，Ｔｉの微粒子もしくは微結晶が埋め込まれている。微粒子を形成することで、母相のアルミナのＡｌと４価カチオンとの置換反応が起こりやすくなり、格子間酸素とＡｌサイト置換カチオンとの複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）が高濃度に形成でき、アルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）が欠陥の面密度として約８ｘ１０１３ｃｍ−２で作り込まれている。酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））による、アルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）については、第３実施の形態やその変形の場合と同じであり、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層が電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とする。また、過剰な消去操作を加えれば電荷中性状態での電荷捕獲準位の半占有電子も消去することが可能なので、消去状態において十分に大きな負の閾値電圧を提供する“過消去”も実現できる。
【０１４５】
電荷蓄積層膜としてのアルミナ膜は、前記のように格子間酸素の生成を促進する機能がある他の材料との積層構造で代替も可能であり、例えばランタンアルミネート(ＬａＡｌＯｘ)、ハフニウム・オキサイド（ＨｆＯ２）、ハフニウム・アルミネート(ＨｆＡｌＯｘ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、アルミニウム酸窒化膜(ＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯｘ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、ランタンをドープしたハフニウム・シリケート(La-doped ＨｆＳｉＯｘ)、ハフニウム・ランタン・オキサイド(ＨｆLaＯｘ)、これらに挙げた物質のハフニウムをジルコニウムに置換した材料、など様々な材料を用いることができる。
【０１４６】
ブロック絶縁膜としてのアルミナ膜は、その他に、酸窒化アルミニウム(ＡｌＯＮ)、ハフニア(ＨｆO2)、ハフニウム・アルミネート(ＨｆＡｌＯｘ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯｘ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、ランタンをドープしたハフニウム・シリケート(La-doped ＨｆＳｉＯｘ)、ハフニウム・ランタン・オキサイド(ＨｆLaＯｘ)、ランタン・アルミネート(ＬａＡｌＯｘ)、などの材料に置き換えてもよい。
【０１４７】
また、制御ゲート電極の金属材料は、仕事関数、およびブロック絶縁膜との反応性を考慮して選択すればよく、ＷＮｘに、ＴａＮｘ、ＴｉＮｘ、ＨｆＮｘ、ＴａＳｉｘＮｙ、ＴａＣｘ、ＷＣｘ、ＴａＳｉｘＣｙＮｚ、Ｒｕ、Ｗ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘ、ＮｉＰｔｘＳｉｙなど多くの金属材料で置き換えることができる。その上の低抵抗金属層もＷの代わりにＷＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘなどを用いてもよい。
【０１４８】
図３９のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。以下では、参考例とは異なる工程のみについて説明する。
【０１４９】
電荷蓄積層のアルミナ中にＳｉ、Ｈｆ、Ｚｒ，Ｔｉの微粒子もしくは微結晶を埋め込む工程は逐次ＣＶＤ法により、アルミナ膜堆積と４価カチオン粒子堆積とからなる膜堆積と熱処理を繰り返し行うことで、膜厚と４価カチオン元素の膜厚方向の分布を制御しながら形成した。アルミナ膜は、トリメチルアルミニウム(Ａｌ（ＣＨ３）３とアンモニア（ＮＨ３）と酸素（Ｏ２）、又はトリメチルアルミニウム(Ａｌ（ＣＨ３）３)と水（Ｈ２Ｏ）を原料として成膜した。次いで、４価カチオン元素の微粒子もしくは微結晶の堆積は、原料ガスとしてＳｉＨ４、ＳｉＨ２（Ｃ２Ｈ５）２、Ｈｆ（ＯＣ（ＣＨ３）３）４、Ｚｒ（ＯＣ（ＣＨ３）３）４、Ｔｉ（ＯＣ（ＣＨ３）３）４のうち所望のカチオンを含むガスを、窒素ガスまたはＡｒガスまたはその混合ガス、窒素ガスまたはＡｒガスまたはその混合ガスと水素ガス、あるいは窒素ガスまたはＡｒガスと酸素ガスとの混合ガスに、流量比または分圧比で０．１ないし１５％として添加して形成した。酸素ガスを添加しない場合は４価カチオン元素の金属微粒子が形成され、酸素ガスを添加した場合は４価カチオン元素の酸化物（ＭＯｘ：ｘ≦２）が形成される。アルミナ膜と４価カチオン元素粒子の堆積工程、およびこれに続く熱処理工程を１サイクルとして、所望の膜厚が堆積されるまで繰り返した。４価カチオンの分布制御は、これら複数回のサイクルのうち４価カチオン元素粒子の堆積工程を省略あるいは堆積時間等を制御することにより、所望の分布を実現すればよい。この４価カチオン元素粒子の埋め込まれたアルミナ膜を格子間酸素（Ｏｉ）とＡｌサイト置換カチオン（ＭＡｌ）との欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）、に変換する工程が、各サイクルの堆積工程に続く熱処理工程である。なお、電荷蓄積層の膜厚が７ｎｍと薄いため、熱処理は膜堆積工程を全て終えた後に一括で実施しても良い。
【０１５０】
尚、ここで示した製造方法は、一例に過ぎず、他の製造方法により、図４１のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、Ｚｒ[Ｎ（Ｃ２Ｈ５）２] ４、Ｚｒ[Ｎ（ＣＨ３）２] ４、Ｚｒ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）２] ４、Ｈｆ[Ｎ（ＣＨ３）２] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４のアミン系ガス等、他の原料ガスで代替することもできるし、スパッタ法はＣＶＤ法で置き換えることもできる。
【０１５１】
実施例４の変形例
本発明の第４の実施例の変形例は、改質アルミナをＭＯＮＯＳ型メモリセルの電荷蓄積層に適用する実施例であり、上述の本発明の第１の態様に対応する。
【０１５２】
図４０は、第４の実施例の変形例に係るメモリセルの断面構造のうち主要な部分を示している。第４の実施例の変形例では、電荷蓄積膜の部分のみが第４実施の形態と異なる。電荷蓄積膜は下層アルミナ膜と４価カチオン元素の金属膜と上層アルミナ膜との３層積層構造で形成され、３層全体として欠陥制御されたアルミナ膜（Ａｌ２Ｏ３（Ｘ））とみなせる。おのおのの膜厚は下層からそれぞれ約４ｎｍ、約１ｎｍ、約３ｎｍとした。４価カチオン元素の金属膜を堆積する利点は、格子間酸素（Ｏｉ）とＡｌサイト置換カチオン（ＭＡｌ）との欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）の形成においてまず必要となる、アルミナ膜のＡｌサイトを４価カチオン元素で置換する反応が、４価カチオン元素が酸化物になっているよりも金属である方が起こり易いからである。なお、電荷蓄積層の膜厚が７ｎｍと薄いため、熱処理は膜堆積工程を全て終えた後に一括で実施しても良い。
【０１５３】
図４０のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）および実施例４で説明したプロセスをそのまま適用できる。異なるところは４価カチオン元素の金属膜を堆積する工程だけである。この工程も、第４実施の形態の工程で説明した工程の変形である。すなわち、４価カチオン元素の金属膜の堆積は、原料ガスとしてＳｉＨ４、ＳｉＨ２（Ｃ２Ｈ５）２、Ｈｆ（ＯＣ（ＣＨ３）３）４、Ｚｒ（ＯＣ（ＣＨ３）３）４、Ｔｉ（ＯＣ（ＣＨ３）３）４のうち所望のカチオンを含むガスを、窒素ガスまたはＡｒガスまたはその混合ガス、窒素ガスまたはＡｒガスまたはその混合ガスと水素ガス、に流量比または分圧比で0.1ないし１５％として添加して形成した。酸素ガスを添加していないため４価カチオン元素の金属微粒子が形成されるので、第４実施の形態の工程において４価カチオン元素粒子の堆積工程だけを繰り返すことにより、所望の膜厚の４価カチオン元素の金属膜が堆積できる。
【０１５４】
なおここで示した製造方法は、一例に過ぎず、他の製造方法により、図４０のメモリセルを形成しても構わない。ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできる。例えば、電荷蓄積層となるシリコン窒化膜はジクロルシラン(ＳｉＨ２Ｃｌ２)とアンモニア（ＮＨ３）を原料ガスとするＣＶＤ法の代わりに、シラン(ＳｉＨ４)とアンモニア(NH3)を原料ガスとするＣＶＤ法によって形成しても構わない。４価カチオン膜の堆積は、Ｚｒ[Ｎ（Ｃ２Ｈ５）２] ４、Ｚｒ[Ｎ（ＣＨ３）２] ４、Ｚｒ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）２] ４、Ｈｆ[Ｎ（ＣＨ３）２] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４のアミン系ガス、Ｔｉ（ＤＰＭ）３等を原料ガスとするＣＶＤ法によって形成しても構わない。また、ブロック絶縁膜および金属電極の成膜はスパッタ法の代わりにＣＶＤ法で置き換えてもよい。
【０１５５】
実施例５
図４１は、本発明の第５の実施例に係るメモリセルの断面構造のうち主要な部分を示している。本実施例は、改質アルミナをＦＧ型メモリセルのブロック層に適用する実施例であり、上述の本発明の第２の態様に対応する。
【０１５６】
ｎ型シリコン基板上のチャネル領域には、トンネル絶縁膜としての酸窒化シリコン膜(ＳｉＯＮ)が形成される。トンネル絶縁膜上には電荷蓄積層としてのポリシリコン浮遊ゲート電極が形成される。浮遊ゲート電極上にはシリコン窒化膜(Ｓｉ３Ｎ４)・シリコン酸化膜（ＳｉＯ２）が順次形成される。その上には、電荷蓄積層としてのアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、シリコン酸化膜（ＳｉＯ２）・シリコン窒化膜(Ｓｉ３Ｎ４)が順次形成される。制御ゲート電極としてのポリシリコンが形成される。その上に、低抵抗金属の導電膜が形成される。
【０１５７】
ここで、トンネル絶縁膜のＳｉＯＮは、ストレス誘起リーク電流（ＳＩＬＣ）の抑制を最優先し、組成が(ＳｉＯ２)０．８・(Ｓｉ３Ｎ４) ０．２の場合、膜厚を約８ｎｍとした。この膜厚は、トンネル絶縁膜の膜質向上によって約４ｎｍまでは薄膜化出来る可能性はある。また、上部の制御電極との間に存在するいわゆるインターポリ絶縁膜は５層構造であり、低バンドギャップ層のＳｉ３Ｎ４は、膜厚を約３ｎｍ、高バンドギャップ層のＳｉＯ２は膜厚３ｎｍとした。間に挟まれる電荷蓄積層としてのＡｌ２Ｏ３膜厚は約９ｎｍとした。アルミナ中には格子間酸素とＡｌサイト置換カチオンとの１：１の複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）、酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）１個ないし２個との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））、のいずれかによりアルミナのギャップ中の中央近傍に電子捕獲準位（電子非占有準位）が、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層が電子捕獲による書き込みおよび正孔注入による消去のいずれをも高効率に可能とする。また、過剰な消去操作を加えれば電荷中性状態での電荷捕獲準位の半占有電子も消去することが可能なので、消去状態において十分に大きな負の閾値電圧を提供する“過消去”も実現できる。
【０１５８】
電荷蓄積層としてのアルミナ膜は、トリメチルアルミニウム(Ａｌ（ＣＨ３）３とアンモニア（ＮＨ３）と酸素（Ｏ２）、又はトリメチルアルミニウム(Ａｌ（ＣＨ３）３)と水（Ｈ２Ｏ）を原料とする逐次ＣＶＤ法もしくはＡＬＤ（Atomic  Layer  Deposition）法で形成する。このアルミナ膜への欠陥導入工程について、２つ示しておく。
【０１５９】
まず、格子間酸素（Ｏｉ）とＡｌサイト置換カチオン（ＭＡｌ）との複合体すなわち欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ, Ｚｒ, Ｈｆ, Ｔｉ）、については、アルミナのＣＶＤ工程において原料ガスとしてＳｉＨ４、ＳｉＨ２（Ｃ２Ｈ５）２、Ｈｆ（ＯＣ（ＣＨ３）３）４、Ｚｒ（ＯＣ（ＣＨ３）３）４、Ｔｉ（ＯＣ（ＣＨ３）３）４のうち所望のカチオンを含むガスを、流量比または分圧比で０．１ないし１５％添加して形成した。格子間酸素（Ｏｉ）の生成を促進するためにオゾン（Ｏ３）を添加しても効果的である。アルミナの密度が高ければ高い程、すなわち欠陥が少なければ少ない程、アルミナ中に格子間酸素を導入しにくいため、プラズマ酸化法による逐次酸化を追加しても良い。ただし、アルミナ膜の上界面に接してＨｆ系酸化物やＺｒ系酸化物（シリケートやアルミネートも含む）を積層して用いる場合には、これらの酸化物の中で酸素分子が触媒的に解離し原子状酸素を発生するため、アルミナ中へ導入し易くなる。なお、ＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後、スパッタ法で上記４価カチオンの金属極あるいは酸化物の極薄膜を成膜しても良いし、イオン注入法で導入しても良い。
【０１６０】
酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）との複合体すなわち欠陥対（ＶＯ-ｎＮＯ、（ｎ＝１、２））については、上記のＣＶＤ工程でアンモニアを用いるのと同じ方法で導入できる。アンモニアを用いない場合やＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後に、Ｎ２、ＮＨ３、ＮＯ、Ｎ２Ｏ、等のプラズマを用いたプラズマ窒化法で導入しても良い。この場合、アルミナの膜厚方向の基板側に導入したい時には、アルミナ膜の一部を成膜後にプラズマ処理をする必要がある。
【０１６１】
図４１に示すメモリセルの製造方法に関して、本願の骨子であるアルミナ膜の欠陥制御に関する部分については実施例３および実施例３の変形で記載したプロセスをそのまま適用できる。以下では、本願の骨子とは関係ないものの実施例３とは異なる工程についてのみ説明する。
【０１６２】
浮遊ゲート電極上のシリコン窒化膜(Ｓｉ３Ｎ４)・シリコン酸化膜（ＳｉＯ２）積層膜は、まずＳｉ３Ｎ４はジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）のＡＬＤ法で形成し、ＳｉＯ２はＳｉＨ２Ｃｌ２とオゾン（Ｏ３）のＡＬＤ法で順次形成する。その上には、電荷蓄積層としての欠陥制御されたアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、前記とおなじ堆積法で、ＳｉＯ２とＳｉ３Ｎ４が順次形成される。
【０１６３】
本例では、トンネル絶縁膜にシリコン酸窒化膜を用いたが、その代わりにシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜(ＯＮＯ膜)を用いてもよい。また、トンネル酸化膜の中間にシリコンの微結晶を導入したトンネル絶縁膜を用いてもよい。
【０１６４】
もちろん、ここで示す製造方法は一例に過ぎず、他の製造方法により、図４３のメモリセルを形成しても構わない。例えば、スパッタ法とＣＶＤ法は相互に置き換えることもできる。また、上記の各層は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法で形成してもよい。
【０１６５】
また、ブロック絶縁膜としてのアルミナ膜は、その他に、ランタンアルミネート(ＬａＡｌO3)、アルミニウム酸窒化膜(ＡｌＯＮ)、ハフニア(ＨｆO2)、ハフニウム・アルミネート(ＨｆＡｌＯｘ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯｘ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、窒化ランタンアルミネート(ＬａＡｌＯＮ)、ランタンをドープしたハフニウム・シリケート(La-doped ＨｆＳｉＯｘ)、ハフニウム・ランタン・オキサイド(ＨｆLaＯｘ)などの材料に置き換えてもよい。
【０１６６】
制御ゲート電極の上の低抵抗金属層もＷの他、ＷＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘなどを用いてもよい。
【０１６７】
実施例６
本発明の第６の実施例は、改質アルミナをＭＯＮＯＳ型メモリセルの電荷蓄積層に適用する実施例であり、上述の本発明の第６の態様に対応する。
【０１６８】
図４２は、本実施例に係るメモリセルの断面構造のうち主要な部分を示している。ｐ型シリコン基板上のチャネル領域には、トンネル絶縁膜としての酸窒化シリコン膜(ＳｉＯＮ)が形成される。トンネル絶縁膜上にはアルミナ膜(Ａｌ２Ｏ３)が形成される。その上には、ブロック絶縁膜としてのアルミナ膜(Ａｌ２Ｏ３)が形成される。アルミナ膜上には、制御ゲート電極としての炭化タンタルが形成される。その上に、低抵抗金属の導電膜としてのタングステンが形成される。
【０１６９】
ここで、トンネル絶縁膜のＳｉＯＮは、書き込み・消去特性とデータ保持特性の両立を考慮し、組成が(ＳｉＯ２)０．８・(Ｓｉ３Ｎ４) ０．２の場合、膜厚を約４ｎｍとした。また、電荷蓄積層のＡｌ２Ｏ３は、膜厚を約７ｎｍとした。また、ブロック絶縁膜としてのＡｌ２Ｏ３膜厚は約９ｎｍとした。電荷蓄積層のアルミナ中には、ＭＯＮＯＳ型メモリセルのトラップ層にアルミナ（Ａｌ２Ｏ３）を適用する際には、Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝ Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）、格子間カチオン（Ｍｉ：Ｍ＝Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）、酸素欠損（ＶＯ）のいずれかによりアルミナのギャップ中に電荷中性状態で電子占有準位が、欠陥の面密度として約３ｘ１０１３ｃｍ−２で作り込まれている。この欠陥を作りこまれたアルミナ（Ａｌ２Ｏ３（Ｘ））層がギャップ中に電荷中性状態で電子占有準位を持つため、消去状態において第１の絶縁膜(トンネル絶縁膜)を経由して基板側にその電子を引き抜くことができ消去時に十分に大きな負の閾値電圧を提供する“過消去”を実現する。
【０１７０】
電荷蓄積層としてのアルミナ膜は、トリメチルアルミニウム(Ａｌ（ＣＨ３）３とアンモニア（ＮＨ３）と酸素（Ｏ２）、又はトリメチルアルミニウム(Ａｌ（ＣＨ３）３)と水（Ｈ２Ｏ）を原料とする逐次ＣＶＤ法もしくはＡＬＤ（Atomic  Layer  Deposition）法で形成する。このアルミナ膜への欠陥導入工程について、２つ示しておく。
【０１７１】
まず、酸素欠損（ＶＯ）については、アルミナ膜の成膜における酸化還元条件を調整する。具体的には、酸素とアンモニアとの分圧比あるいは流量比、あるいはＨ２ＯとＨ２との分圧比あるいは流量比を調整することにより、酸化還元条件の意味で温度の関数としてのＨ２／Ｈ２Ｏ比が設定できる。典型的には、酸素とアンモニアの場合には酸素が５〜４０％、Ｈ２Ｏと不活性キャリアガスの場合にはＨ２が１〜２０％が好適である。Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）と格子間カチオン（Ｍｉ：Ｍ＝Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）については、実際には同時にアルミナ中に導入される。アルミナのＣＶＤ工程において原料ガスとして、４価カチオンについては、ＳｉＨ４、ＳｉＨ２（Ｃ２Ｈ５）２、Ｈｆ（ＯＣ（ＣＨ３）３）４、Ｚｒ（ＯＣ（ＣＨ３）３）４、Ｔｉ（ＯＣ（ＣＨ３）３）４、Ｔｉ（ＤＰＭ）３、５価カチオンについては、Ｖ、Ｎｂ、ＴａのＨＦＡ錯体、ＴＦＡ錯体、ＦＯＤ錯体、ＰＰＭ錯体、ＤＰＭ錯体、ＡｃＡｃ錯体、β−ジケトン錯体、から蒸気圧の適するものを選べばよい。例えばＮｂについては、ジピバロイルメタン（ＤＰＭ）錯体、Ｎｂ（ＤＰＭ）４、およびこれにアダクト（付加物）としてＤＰＭ、テトラヒドロフラン（ＴＨＦ）、フェナントロリン（Ｐｈｅｎ）を付加したＮｂ（ＤＰＭ）２(Ａｄｄ) ２（Ａｄｄ＝ＤＰＭ、ＴＨＦ、Ｐｈｅｎ）することにより原料の昇華性と安定性が向上する。これらのうち所望のカチオンを含むガスを、トリメチルアルミガスとの流量比または分圧比で0.1ないし１５％添加して供給する。この場合は、第３実施の形態と異なり、格子間酸素（Ｏｉ）の生成は抑制しなければならない。なぜなら酸素欠損が補填されてしまうからである。したがってオゾン（Ｏ３）やＮ２Ｏ等のような酸化性の高い酸化剤の添加は好ましくない。あるいは、アルミナの密度が高ければ高い程、すなわち欠陥が少なければ少ない程、アルミナ中に格子間酸素を導入しにくいため、アルミナ膜の堆積温度は連続膜が成膜出来る範囲で高温ほど良い。具体的には６００℃ないし８００℃が好適である。また、４価カチオンとしてＨｆやＺｒを適用する場合には、Ｈｆ系酸化物やＺｒ系酸化物が出来てしまうと、これらの酸化物の中で酸素分子が触媒的に解離し原子状酸素を発生するため、酸素欠損の補填を促してしまう。これを防止するためにも、酸化還元条件の調整は不可欠であり。図１１に温度範囲を示したのである。なお、ＣＶＤ法以外の成膜の場合も含めて、アルミナ膜の一部または全部の膜厚を成膜した後、イオン注入法で上記Ａｌ、４価カチオン、５価カチオンを導入しても良い。
【０１７２】
また、電荷蓄積層膜としてのアルミナ膜は、前記のように格子間酸素の生成を促進する機能がある他の材料との積層構造で代替も可能であり、例えばランタンアルミネート(ＬａＡｌＯｘ)、ハフニウム・オキサイド（ＨｆＯ２）、ハフニウム・アルミネート(ＨｆＡｌＯｘ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、アルミニウム酸窒化膜(ＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯｘ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、ランタンをドープしたハフニウム・シリケート(La-doped ＨｆＳｉＯｘ)、ハフニウム・ランタン・オキサイド(ＨｆＬａＯｘ)、これらに挙げた物質のハフニウムをジルコニウムに置換した材料、など様々な材料を用いることができる。ＣＶＤ法に使用する原料ガスに関しては、Ｚｒ[Ｎ（Ｃ２Ｈ５）２] ４、Ｚｒ[Ｎ（ＣＨ３）２] ４、Ｚｒ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）２] ４、Ｈｆ[Ｎ（ＣＨ３）２] ４、Ｈｆ[Ｎ（Ｃ２Ｈ５）ＣＨ３] ４のアミン系ガス、Ｔｉ（ＤＰＭ）３等、他の原料ガスで代替することもできる
また、制御ゲート電極の金属材料は、仕事関数、およびブロック絶縁膜との反応性を考慮して選択すればよく、ＴａＣｘ以外に、ＴａＮｘ、ＷＮｘ、ＴｉＮｘ、ＨｆＮｘ、ＴａＳｉｘＮｙ、ＷＣｘ、ＴａＳｉｘＣｙＮｚ、Ｒｕ、Ｗ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘ、ＮｉＰｔｘＳｉｙなど多くの金属材料で置き換えることができる。その上の低抵抗金属層もＷの代わりにＷＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＰｔＳｉｘなどを用いてもよい。
【０１７３】
以上説明した実施例は、電荷蓄積層が絶縁膜で形成されるメモリセルを有する不揮発性半導体記憶装置、その中でも特に、ＮＡＮＤ型の素子構成をしたフラッシュメモリに適用される。
【０１７４】
また、実施例は、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体記憶装置、ＮＯＲ型とＮＡＮＤ型の良い点を融合したＮＡＮＯ型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３Ｔｒ−ＮＡＮＤ型などにも適用可能である。
【０１７５】
本発明は、上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。例えば、電荷蓄積層とブロック層はそれぞれが複数層から成り立っていても構わないし、また、これらの層の境界部分において組成が連続的に変化していてもよい。また、本発明のスタックゲート構造は、必ずしもＳｉ基板上に形成する必要はない。例えば、Ｓｉ基板上に形成されたウェルにおいて本発明のスタックゲート構造を作製してもよい。
【０１７６】
また、Ｓｉ基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板、又は、これらの基板上に形成されたウェルにおいて、本発明のスタックゲート構造を作製しても構わない。さらには、絶縁膜上に薄膜半導体が形成されるＳＯＩ(Silicon on insulator)基板、ＳＧＯＩ(Silicon-germanium on insulator)基板、ＧＯＩ(germanium on insulator)基板、又は、これらの基板上に形成されたウェルにおいて、本発明のスタックゲート構造を作製してもよい。
【０１７７】
また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１７８】
【図１】参考例としてのセル構造の製造方法の例を示す断面図。
【図２】参考例としてのセル構造の製造方法の例を示す断面図。
【図３】参考例としてのセル構造の製造方法の例を示す断面図。
【図４】参考例としてのセル構造の製造方法の例を示す断面図。
【図５】参考例としてのセル構造の製造方法の例を示す断面図。
【図６】参考例としてのセル構造の製造方法の例を示す断面図。
【図７】本発明におけるアルミナ膜の改質とメモリ特性改善の原理の関係を示す図。
【図８】本発明におけるアルミナ膜の欠陥制御によってメモリ特性改善に有効となる欠陥を示すエネルギー準位図。
【図９】本発明におけるアルミナ膜の欠陥制御によってメモリ特性改善に有効となる欠陥と有効ではない欠陥を示す一電子準位図。
【図１０】本発明におけるアルミナ膜の欠陥制御によってメモリ特性改善に有効となる欠陥の典型元素添加の場合と遷移金属添加の場合を示す一電子準位図。
【図１１】本発明におけるアルミナ膜の欠陥制御に必要な酸化還元条件を示す生成エネルギー図。
【図１２】浮遊ゲート型メモリセルの電荷中性状態を示す図。
【図１３】浮遊ゲート型メモリセルの書き込み後の状態を示す図。
【図１４】浮遊ゲート型メモリセルの消去後の状態を示す図。
【図１５】ＭＯＮＯＳ型メモリセルの電荷中性状態を示す図。
【図１６】ＭＯＮＯＳ型メモリセルの書き込み後の状態を示す図。
【図１７】ＭＯＮＯＳ型メモリセルの消去後の状態を示す図。
【図１８】本発明のＭＯＮＯＳ型メモリセルの電荷中性状態を示す図。
【図１９】本発明のＭＯＮＯＳ型メモリセルの書き込み後の状態を示す図。
【図２０】本発明のＭＯＮＯＳ型メモリセルの消去後の状態を示す図。
【図２１】本発明の浮遊ゲート型メモリセルの電荷中性状態を示す図。
【図２２】本発明の浮遊ゲート型メモリセルの書き込み後の状態を示す図。
【図２３】本発明の浮遊ゲート型メモリセルの消去後の状態を示す図。
【図２４】本発明のＭＯＮＯＳ型メモリセルの電荷中性状態を示す図。
【図２５】本発明のＭＯＮＯＳ型メモリセルの書き込み後の状態を示す図。
【図２６】本発明のＭＯＮＯＳ型メモリセルの消去後の状態を示す図。
【図２７】本発明の浮遊ゲート型メモリセルの電荷中性状態を示す図。
【図２８】本発明の浮遊ゲート型メモリセルの書き込み後の状態を示す図。
【図２９】本発明の浮遊ゲート型メモリセルの消去後の状態を示す図。
【図３０】本発明のＭＯＮＯＳ型メモリセルの電荷中性状態を示す図。
【図３１】本発明のＭＯＮＯＳ型メモリセルの書き込み後の状態を示す図。
【図３２】本発明のＭＯＮＯＳ型メモリセルの消去後の状態を示す図。
【図３３】本発明の可能な実施形態の例に関してまとめた表。
【図３４】実施例１に係るセル構造を示す断面図。
【図３５】実施例１の変形としてのセル構造を示す断面図。
【図３６】実施例２に係るセル構造を示す断面図。
【図３７】実施例３に係るセル構造を示す断面図。
【図３８】実施例３の変形としてのセル構造を示す断面図。
【図３９】実施例４に係るセル構造を示す断面図。
【図４０】実施例４の変形としてのセル構造を示す断面図。
【図４１】実施例５に係るセル構造を示す断面図。
【図４２】実施例６に係るセル構造を示す断面図。
【符号の説明】
【０１７９】
１０１…シリコン基板、１０２…トンネル酸化膜、１０３…シリコン窒化膜、１０４…シリコン酸化膜(ブロック絶縁膜)、１０５…ボロン・ドープの多結晶シリコン膜(制御ゲート電極)、１０６，１０９…マスク材、１０５ａ…メモリセル分離スリット、１０５ｂ…素子分離トレンチ、１０７…シリコン酸化膜(埋込酸化膜)、１０８…導電膜（ワード線）,シリコン酸化膜、１１０…シリコン酸化膜、１１１…ソース・ドレイン拡散層、１１２…層間絶縁膜、１１３…ドナー・イオン、１１４…自由電子、１１５…捕獲電子、１１６ａ…酸素サイト置換窒素（ＮＯ）起因の欠陥準位、１１６ｂ…Ａｌサイト置換カチオン（ＭＡｌ：Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）起因の欠陥準位、１１６ｃ…Ａｌ欠損（ＶＡｌ）起因の欠陥準位、１１７ａ、１１７ａ’…格子間酸素（Ｏｉ）起因の欠陥準位、１１７ｂ…格子間酸素とＡｌサイト置換カチオン１個との欠陥対（Ｏｉ -１ＭＡｌ、Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ）、１１７ｃ…酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）１個との欠陥対（ＶＯ-１ＮＯ）起因の欠陥準位、１１７ｄ…酸素欠損（ＶＯ）と酸素サイト置換窒素（ＮＯ）２個との欠陥対（ＶＯ-１ＮＯ）起因の欠陥準位、１１８ａ…１個のＡｌサイト置換カチオン（ＭＡｌ：Ｍ＝ Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）起因の欠陥準位、１１８ｂ…隣接する２個のＡｌサイト置換カチオン（ＭＡｌ：Ｍ＝Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）起因の欠陥準位、１１８ｃ…酸素欠損（ＶＯ）起因の欠陥準位、１１８ｄ…格子間カチオン（Ｍｉ：Ｍ＝Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｔａ）起因の欠陥準位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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