(57)【要約】【課題】  小さな占有面積でＥＳＤ保護用のＮ型ＭＯＳトランジスタを形成し、できる限り多くの割合の静電気パルスを引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから内部回路素子へ伝えるようにした、十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得る。【解決手段】  外部接続端子と内部回路領域との間にゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に形成し、ドレイン領域はチャネル領域を介してソース領域に囲まれるようにした。またドレイン領域の平面形状は角部分が丸められた形状とした。【選択図】  図３
2009147001.tif 000002
【特許請求の範囲】
【請求項１】
外部接続端子と内部回路領域との間に、前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために配置された、ゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記外部接続端子は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の上部にのみ形成されていることを特徴とする半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域を介して前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域に囲まれていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドレイン領域の平面形状は、角部分が丸められた形状であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタと他の素子との間の素子分離はシャロートレンチ分離構造により行われていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記外部接続端子は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に積層された複数の配線層により形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記外部接続端子および前記ＥＳＤ保護素子から前記内部素子に至る間の配線は高融点金属を含むメタル材料により形成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００３】
しかし、オフトランジスタは、ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、引き込んだ多量の静電気による電流を一時に流しきる必要があるため、トランジスタ幅（Ｗ幅）には数百ミクロンレベルの大きな値が設定されることが多い。このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではＩＣの面積を小さくできず、ＩＣ全体のコストアップの要因ともなっている。
【０００４】
また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうこともある。
【０００５】
このような問題の改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特許文献１を参照）。
【特許文献１】特開平７−４５８２９号公報（第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、オフトランジスタの占有面積を小さくしようとして、Ｗ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また特許文献１においては、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト幅を確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、などの問題点を有している。さらに、内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない方法、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにするための改善策は開示されていない。
【課題を解決するための手段】
【０００７】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００８】
外部接続端子と内部回路領域との間にゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に形成した。
【０００９】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域を介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域に囲まれているようにした。そしてドレイン領域の平面形状は、角部分が丸められた形状とした。
【００１０】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと他の素子との間の素子分離はシャロートレンチ分離構造により行った。また、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に積層された複数の配線層により形成した。そして外部接続端子およびＥＳＤ保護素子から内部素子に至る間の配線は高融点金属を含むメタル材料により形成した。
【発明の効果】
【００１１】
これらの手段によって、小さな占有面積でＥＳＤ保護用のＮ型ＭＯＳトランジスタを形成できるとともに、内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが可能である。これによって小さな占有面積で十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得ることが可能である。
【発明を実施するための最良の形態】
【００１２】
【実施例１】
【００１３】
図１は、本発明による半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００１４】
Ｎ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成され、ソース領域２０１とドレイン領域２０２の間には図示しないがシリコン酸化膜などの絶縁膜によって形成されるゲート絶縁膜上にゲート電極２０４が配置されてＥＳＤ保護用のＮ型ＭＯＳトランジスタが形成されている。そしてドレイン領域２０２上には、外部接続端子領域８０１が形成されている。また、外部接続端子領域８０１直下の第１のメタル配線３１０は、図示しないが、コンタクトホールを介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２と接続しており、一方で内部領域へ延伸されている。また、ソース領域２０１およびゲート電極２０４はグランド電位に固定され、いわゆるオフトランジスタの形態を取る。
【００１５】
図１の例では、外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の直上に形成されており、平面的にみると、ＥＳＤ保護素子領域の一部が外部接続端子を含む形となっている。このため、従来に比べて小さな占有面積でＥＳＤ保護素子を形成できる。
【００１６】
ここで、外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２上にのみ形成され、ゲート電極２０４の上にはかからないようになっている。外部接続端子領域８０１は、後のテスト工程などで針当て（プロービング）により電気的測定を行ったり、ワイヤーボンディングなどで樹脂パッケージにＩＣチップを実装する際に用いられたりする領域であり、針当てやワイヤーボンディングなどによって、ストレス、応力、ダメージなどに晒される危険のある領域であるが、ゲート電極２０４やその下に配置されるゲート絶縁膜は、ＭＯＳトランジスタの特性を決定する要の構成部分であり、機械的ストレスにも非常に敏感であり弱い部分である。したがって、本発明においては外部接続端子領域８０１をドレイン領域２０２上にのみ設けて、ゲート電極２０４上には配置しないようにしているのが特徴となっている。
【００１７】
外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２上に形成され、コンタクトホールによりダイレクトにドレイン領域２０２接続されている。このため、外部接続端子からＥＳＤ保護素子に至る間の抵抗値は、ＥＳＤ保護素子から内部素子に至る間の抵抗値に比べて著しく小さくなる。これにより、保護素子側にＥＳＤのサージや静電気パルスを優先的に引き込むことができ、また内部素子に向かう配線の抵抗などを利用して、内部素子には早い大きな静電気パルスのままで伝播させずに、遅く小さな信号に変化させてから伝えることができる。
【００１８】
図１の実施例においては、外部接続端子領域８０１の一方向（一辺）に沿ってゲート電極２０４を配置したＥＳＤ保護用のＮ型ＭＯＳトランジスタの例を示したが、これに限るものではなく、外部接続端子領域８０１の２辺から４辺に沿ってゲート電極２０４を配置しても良い。
【００１９】
図２は、図１に示した第１の実施例におけるＡ―Ａ´を示す模式的断面図である。
【００２０】
Ｐ型のシリコン基板１０１上には、Ｎ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成され、ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１上にはシリコン酸化膜などの絶縁膜によって形成されるゲート絶縁膜２０４を介してゲート電極２０４が配置され、ＥＳＤ保護用のＮ型ＭＯＳトランジスタが形成されている。また、ソース領域２０１とドレイン領域２０２の外側には、素子分離領域としてシャロートレンチ分離領域６１０が形成されている。
【００２１】
ここで、図示しないが、ソース領域２０１およびゲート電極２０４はグランド電位に固定され、いわゆるオフトランジスタの形態を取っている。さらにソース領域２０１とドレイン領域２０２の上には、第１の絶縁膜４１０を介して高融点金属を含むアルミニウムなどからなる第１のメタル配線３１０が形成されている。ドレイン領域２０２上の第１の絶縁膜４１０には多数のコンタクトホール５１０が設けられて、第１のメタル配線３１０とドレイン領域２０２とを電気的に接続している。ドレイン領域２０２上のコンタクトホール５１０は、ドレイン領域２０２のほぼ全面にわたり広く多数分布し配置されている。これは、ＥＳＤ保護用のＮ型ＭＯＳトランジスタがＥＳＤのサージを受け止めてバイポーラ動作により電流を逃がす機能を果たす際に、偏った箇所での動作が起きるのを防止するためである。
【００２２】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、保護機能を果たすために大電流を処理する必要があり、そのために大きなチャネル幅（Ｗ幅）をもって設定される。しかしながら、例えばコンタクトホール５１０が局所的に配置されていたりした場合には、せっかくの大きなチャネル幅を活かすことができず、部分的な領域での動作となってしまい、局所的に大電流が集中することで破壊に至り、所望のＥＳＤ耐性を発揮できないことがある。ドレイン領域２０２上のコンタクトホール５１０をドレイン領域２０２のほぼ全面にわたり広く多数分布配置することにより、静電気パルスが入ってきた際にもＥＳＤ保護用のＮ型ＭＯＳトランジスタが全体に均一に動作して、チャネル幅全体で有効に静電気パルスを処理（逃がす）ことができる。
【００２３】
ドレイン領域２０２に接続された第１のメタル配線３１０は、ドレイン領域２０２上で外部端子接続領域８０１を形成するとともに、内部領域へ伸延されている。また、ソース領域２０１にはコンタクトホール５１０を介して第１のメタル配線３１０が接続され図示しないがゲート電極２０４とともにグランド電位に固定されている。第１のメタル配線３１０の上部には窒化シリコン膜などからなる保護膜４４０が形成されるが、ドレイン領域２０２上において、保護膜４４０の一部が除去されて第１のメタル配線３１０が露出した外部端子接続領域８０１が形成されている。このように、外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の直上に形成されているが、その理由や効果などについては図１の説明をもってこれに代える。
【実施例２】
【００２４】
図３は、本発明による半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【００２５】
Ｎ型の高濃度不純物領域からなるドレイン領域２０２はゲート電極２０４によって規定された略円形の外周形状を有し、ゲート電極２０４を介してソース領域２０１に囲まれた平面形状を有する。ドレイン領域２０２とソース領域２０１との間には図示しないがシリコン酸化膜などの絶縁膜によって形成されるゲート絶縁膜上にゲート電極２０４が配置されてＥＳＤ保護用のＮ型ＭＯＳトランジスタが形成されている。そしてドレイン領域２０２上には、第１のメタル配線３１０が配置され、図示しないが、コンタクトホールを介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２と接続しており、一方で内部領域へ延伸されている。
【００２６】
さらにドレイン領域２０２上において第１のメタル配線３１０は、図示しないが、ビアホールを介して第２のメタル配線３２０と接続しており外部接続端子領域８０１が形成されている。また、ソース領域２０１およびゲート電極２０４はグランド電位に固定され、いわゆるオフトランジスタの形態を取っている。ここで、ドレイン領域２０２はゲート電極２０４によって規定された略円形の外周形状を有し、ゲート電極２０４を介してソース領域２０１に囲まれた平面形状であるが、これはドレイン領域２０４を素子分離領域に接しないようにすることと、角を作らないようにして電流の集中領域を形成しないようにするためである。
【００２７】
一般に、素子分離にシャロートレンチ分離を採用した場合には、隣接部分で結晶欠陥などに起因したリーク電流を発生することが多く、特に、トランジスタのＷ幅の大きなＥＳＤ保護用のＮ型ＭＯＳトランジスタの場合に大きな問題となりやすい。
【００２８】
本発明においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域を素子分離領域から離し、ゲート電極を介してソース領域でドレイン領域を全て囲む形態としたのでシャロートレンチ分離で特に問題となるリーク電流の増加を防止することができる。また、ドレインの平面的な形状を角の無いようにしたので、ＥＳＤサージが入った際にも電流の集中による局所的な破壊が防止され、強いＥＳＤ耐量を確保することができる。
【００２９】
図３に示した第２の実施例においては、ドレイン領域２０２の形状を略円形としたが、電流集中が緩和されることが目的であるので、略長円としても良いし、一般的な四角形状として、角の部分を丸めるという手段を採ってこれに対応しても構わない。また、外部接続端子８０１は矩形の形状である例を示したが、ドレイン領域２０２の形状に整合させて略円形としても構わない。後のプロービング工程などを考慮した場合、円形の方が針あてズレに対する全方位への均等なマージン確保ができて良いと思われる場合もある。コンタクトホールやビアホールも外部接続端子８０１の形状に合わせて広く分布配置される必要がある。
【００３０】
図３に示した第２の実施例においても、図１に示した第１の実施例と同様に、外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の直上に形成されており、平面的にみると、ＥＳＤ保護素子領域の一部が外部接続端子を含む形となっている。このため、従来に比べて小さな占有面積でＥＳＤ保護素子を形成できる。また、本実施例においても第１の実施例と同様に外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２上にのみ形成され、ゲート電極２０４の上にはかからないようになっており、その理由、説明については図１に示した第１の実施例での説明でこれに代える。
【００３１】
図３に示した第２の実施例においては、外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の直上に形成された第２のメタル配線３２０によって形成されているが、半導体装置の形成に多層配線を用いた場合の例を示しており、２層のメタル配線に限定するものではない。第２の実施例において外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の上に形成され、ビアホールおよびコンタクトホールによりダイレクトにドレイン領域２０２接続されている。このため、外部接続端子からＥＳＤ保護素子に至る間の抵抗値は、ＥＳＤ保護素子から内部素子に至る間の抵抗値に比べて著しく小さくなり、これにより、保護素子側にＥＳＤのサージや静電気パルスを優先的に引き込むことができ、また内部素子に向かう配線の抵抗などを利用して、内部素子には早い大きな静電気パルスのままで伝播させずに、遅く小さな信号に変化させてから伝えることができる。
【００３２】
図４は、図３に示した第２の実施例におけるＢ―Ｂ´部を示す模式的断面図である。
【００３３】
Ｐ型のシリコン基板１０１上には、Ｎ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成され、ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１上にはシリコン酸化膜などの絶縁膜によって形成されるゲート絶縁膜２０４を介してゲート電極２０４が配置され、ＥＳＤ保護用のＮ型ＭＯＳトランジスタが形成されている。ここで、ドレイン領域２０２の周囲はＭＯＳトランジスタのチャネル領域となるＰ型のシリコン基板１０１の一部を介してソース領域２０１で囲まれた形となっている。また、ソース領域２０１とドレイン領域２０２の外側には、素子分離領域としてシャロートレンチ分離領域６１０が形成されている。
【００３４】
ここで、図示しないが、ソース領域２０１およびゲート電極２０４はグランド電位に固定され、いわゆるオフトランジスタの形態を取っている。さらにソース領域２０１とドレイン領域２０２の上には、第１の絶縁膜４１０を介して高融点金属を含むアルミニウムなどからなる第１のメタル配線３１０が形成されている。ドレイン領域２０２上の第１の絶縁膜４１０には多数のコンタクトホール５１０が設けられて、第１のメタル配線３１０とドレイン領域２０２とを電気的に接続している。さらに、ドレイン領域２０２上のコンタクトホール５１０は、ドレイン領域２０２のほぼ全面にわたり広く多数分布配置されている。これは、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０がＥＳＤのサージを受け止めてバイポーラ動作により電流を逃がす機能を果たす際に、偏った箇所での動作が起きるのを防止するためである。
【００３５】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、保護機能を果たすために大電流を処理する必要があり、そのために大きなチャネル幅（Ｗ幅）をもって設定される。しかしながら、例えばコンタクトホール５１０が局所的に配置されていたりした場合には、せっかくの大きなチャネル幅を活かすことができず、部分的な領域での動作となってしまい、局所的に大電流が集中することで破壊に至り、所望のＥＳＤ耐性を発揮できないことがある。ドレイン領域２０２上のコンタクトホール５１０をドレイン領域２０２のほぼ全面にわたり広く多数分布配置することにより、静電気パルスが入ってきた際にもＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０が全体に均一に動作して、チャネル幅全体で有効に静電気パルスを処理（逃がす）ことができる。
【００３６】
ドレイン領域２０２上に位置する、第１のメタル配線３１０上には、第２の絶縁膜４２０を介して高融点金属を含むアルミニウムなどからなる第２のメタル配線３２０が形成されており多数のビアホール５２０により接続されている。ドレイン領域２０２に接続された第１のメタル配線３１０は、ドレイン領域２０２上でビアホールを介して第２のメタル配線３２０と接続して外部端子接続領域８０１を形成するとともに、内部領域へ延伸されている。また、ソース領域２０１にはコンタクトホール５１０を介して第１のメタル配線３１０が接続され図示しないがゲート電極２０４とともにグランド電位に固定されている。第２のメタル配線３２０の上部には窒化シリコン膜などからなる保護膜４４０が形成されるが、ドレイン領域２０２上において、保護膜４４０の一部が除去されて第２のメタル配線３２０が露出した外部端子接続領域８０１が形成されている。
【００３７】
このように、外部接続端子領域８０１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の直上に形成されているが、その理由や効果などについては図１〜図２の説明をもってこれに代える。
【００３８】
以上説明したように、本発明によれば小さな占有面積でＥＳＤ保護用のＮ型ＭＯＳトランジスタを形成できるとともに、内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることができる。これによって小さな占有面積で十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明による半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】第１の実施例におけるＡ―Ａ‘部を示す模式的断面図である。
【図３】本発明による半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【図４】第２の実施例におけるＢ―Ｂ‘部を示す模式的断面図である。
【符号の説明】
【００４０】
１０１  Ｐ型シリコン基板
２０１  ソース領域
２０２  ドレイン領域
２０３  ゲート絶縁膜
２０４  ゲート電極
３１０  第１のメタル配線
３２０  第２のメタル配線
４１０  第１の絶縁膜
４２０  第２の絶縁膜
４４０  保護膜
５１０  コンタクトホール
５２０  ビアホール
６１０  シャロートレンチ分離領域
８０１  外部接続端子領域
【図１】
2009147001.tif 000003
【図２】
2009147001.tif 000004
【図３】
2009147001.tif 000005
【図４】
2009147001.tif 000006