(57)【要約】【課題】回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロを提供すること。【解決手段】コンパイラブルメモリマクロ１は、最低限必要な複数の基本的機能を提供する一般ブロックＡ〜Ｅと、一般ブロックＡ〜Ｅの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるＶＳＳレベル昇圧回路１４とを備える。一般ブロックＡ〜Ｅは、予め決められた配置規則に従って配置されている。ＶＳＳレベル昇圧回路１４は、配置規則に従って一般ブロックＡ〜Ｅが配置された際に生じるデッドスペースＤＳに、配置されている。【選択図】図２
2009081418.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、
半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現されることを特徴とする、コンパイラブルメモリマクロ。
【請求項２】
前記デッドスペースは、複数存在し、
前記特殊ブロックによる機能は、前記複数のデッドスペースにそれぞれ配置された回路の集まりによって実現されることを特徴とする、請求項１に記載のコンパイラブルメモリマクロ。
【請求項３】
各前記デッドスペースに配置される回路は、少なくともＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタを含み、
各前記ＮＭＯＳトランジスタ及び／又は各前記ＰＭＯＳトランジスタは、制御線で接続されていることを特徴とする、請求項２に記載のコンパイラブルメモリマクロ。
【請求項４】
各前記ＮＭＯＳトランジスタ及び／又は各前記ＰＭＯＳトランジスタへの電源配線は、ソース電位ＶＳＳ、電源電位ＶＤＤ及び基盤電位ＶＢＢの３系統であってメッシュ構造となっており、
前記制御線は、前記電源配線以外のメッシュ配線であることを特徴とする、請求項３に記載のコンパイラブルメモリマクロ。
【請求項５】
利用可能な前記デッドスペースの最小の大きさは、ＭＯＳトランジスタ１個分の大きさであることを特徴とする、請求項３に記載のコンパイラブルメモリマクロ。
【請求項６】
前記特殊ブロックは、少なくとも一種類の前記一般ブロック全てに前記基本的機能とは異なる機能を提供することを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項７】
前記特殊ブロックは、二種類以上の前記一般ブロック全てに前記基本的機能とは異なる機能を提供することを特徴とする、請求項６に記載のコンパイラブルメモリマクロ。
【請求項８】
前記特殊ブロックによる機能が提供される前記一般ブロックと前記特殊ブロックとは、メッシュ配線によって接続されていることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項９】
前記複数の一般ブロックは、
ワード線のドライバに関する第１の一般ブロックと、
メモリセルアレイに関する第２の一般ブロックと、
メモリセルアレイに電源を供給するための配線に関する第３の一般ブロックと、
メモリマクロ全体の動作を制御するための第４の一般ブロックと、
ビット線のドライバに関する第５の一般ブロックとを含み、
前記配置規則として、所定数の前記第２の一般ブロック毎に前記第３の一般ブロックが配置されるという規則を用いた場合、前記第３の一般ブロックと前記第５の一般ブロックとに囲まれるデッドスペースに配置された回路によって前記特殊ブロックが実現されることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１０】
前記複数の一般ブロックは、ワード線のドライバに関する第１の一般ブロックを含み、
前記特殊ブロックは、前記第１の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１１】
隣り合う二つの前記第１の一般ブロックに存在するデッドスペースが向かい合うように、前記第１の一般ブロックは配置されており、
前記特殊ブロックは、隣り合う二つの前記第１の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１０に記載のコンパイラブルメモリマクロ。
【請求項１２】
前記複数の一般ブロックは、ビット線のドライバに関する第５の一般ブロックを含み、
前記特殊ブロックは、前記第５の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１３】
隣り合う二つの前記第５の一般ブロックに存在するデッドスペースが向かい合うように、前記第５の一般ブロックは配置されており、
前記特殊ブロックは、隣り合う二つの前記第５の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１２に記載のコンパイラブルメモリマクロ。
【請求項１４】
前記特殊ブロックによる機能の提供を受ける一般ブロックと前記特殊ブロックとは、一定の割合で存在することを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１５】
前記特殊ブロックは、ＮＭＯＳトランジスタのソース電位を基盤電位よりも高くするためのＶＳＳレベル昇圧回路を含み、
前記特殊ブロックに接続される前記一般ブロックに含まれるＮＭＯＳトランジスタのソースの電位は、前記ＶＳＳレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１６】
前記特殊ブロックに接続される前記一般ブロックは、ＳＲＡＭのメモリセルアレイに関する機能ブロックであり、
当該機能ブロック内のフリップフロップに含まれるＮＭＯＳトランジスタのソースの電位は、前記ＶＳＳレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられることを特徴とする、請求項１５に記載のコンパイラブルメモリマクロ。
【請求項１７】
前記ＶＳＳレベル昇圧回路は、ＮＭＯＳトランジスタのソース及びＰＭＯＳトランジスタのドレインが基盤電位ＶＢＢに接続され、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートが制御線に接続され、ＮＭＯＳトランジスタのドレイン及びＰＭＯＳトランジスタのソースがソース電位ＶＳＳに接続された単位回路が１以上接続されることによって実現されることを特徴とする、請求項１５に記載のコンパイラブルメモリマクロ。
【請求項１８】
前記特殊ブロックは、電源電位を昇圧するためのＶＤＤレベル昇圧回路を含み、
前記特殊ブロックに接続される前記一般ブロックに含まれる電源端子は、前記ＶＤＤレベル昇圧回路によって昇圧された電源電位に接続されていることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１９】
前記特殊ブロックに接続される前記一般ブロックは、ビット線のプリチャージ電位を印加するプリチャージ回路を含み、
前記特殊ブロックは、電源電位よりも低い前記ビット線用のプリチャージ電位を発生するプリチャージ電位発生回路を含み、
前記プリチャージ回路は、前記プリチャージ電位発生回路が発生したプリチャージ電位を前記ビット線に印加することを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項２０】
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路であって、
最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現されることを特徴とする、半導体記憶回路。
【請求項２１】
半導体記憶回路を備える半導体集積回路であって、
前記半導体記憶回路は、
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供しており、
最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを含み、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現されることを特徴とする、半導体集積回路。
【請求項２２】
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路の構成方法であって、
最低限必要な複数の基本的機能を提供する複数の一般ブロックを配置するステップと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックを配置するステップとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックと配置するステップでは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、回路を配置することによって前記特殊ブロックを実現することを特徴とする、半導体記憶回路の構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリマクロ、半導体記憶回路、半導体集積回路、及び半導体記憶回路の構成方法に関し、より特定的には、コンパイル可能なメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）、インターフェイス回路などの機能ブロックをライブラリとして予め準備しておき、準備された機能ブロックを組み合わせることによって、半導体集積回路を設計する手法（階層型設計手法）が採用されることが多い。階層型設計手法を用いれば、ライブラリに予め準備されている機能ブロックを用いて半導体集積回路を設計すればよいので、設計が効率化され、設計期間の短縮やコスト低減、多品種少量対応、待機簿論理実現、設計の自動化などが実現される。このような機能ブロックは、マクロと呼ばれる。ＳＲＡＭ等の従来のメモリマクロの機能的構成は、たとえば、特許文献１の図１３及び図１４に例示されている。
【０００３】
図２２は、ＳＲＡＭ等の従来のメモリマクロ９００の機能的構成の一例を示すブロック図である。メモリマクロ９００は、制御ブロック９０１と、ワードドライバブロック９０２と、データ入出力ブロック９０３と、メモリセルアレイブロック９０４とを備える。
【０００４】
制御ブロック９０１は、アドレスバッファ９０５と、制御部９０６と、アドレスドライバ９０７とを含む。アドレスバッファ９０５は、入力されるアドレス信号を一時記憶すると共に、制御部９０６からの指示に従って、当該アドレス信号をアドレスドライバ９０７に入力する。制御部９０６は、外部から入力される制御信号及び外部クロックに従って動作し、アドレスバッファ９０５、ワードドライバブロック９０２、及びデータ入出力ブロック９０３の動作を制御する。アドレスドライバ９０７は、アドレスバッファ９０５からのアドレス信号を、ロウアドレスとカラムアドレスとに分解し、ロウアドレスをロウレコーダ９０８に入力し、カラムアドレスをカラムセレクタ９１４に入力する。
【０００５】
ワードドライバブロック９０２は、ロウデコーダ９０８と、ワードドライバ９０９とを含む。ロウデコーダ９０８は、アドレスドライバ９０７からのロウアドレスに従って、対応するワード線を選択する。ワードドライバ９０９は、ロウデコーダ９０８によって選択されたワード線を駆動させる。
【０００６】
データ入出力ブロック９０３は、データＩ／Ｏ部９１０と、ライトバッファ９１１と、センスアンプ９１２と、ライトコントローラ９１３と、カラムセレクタ９１４と、プリチャージ回路９１５とを含む。ライトコントローラ９１３は、書き込みを制御し、選択されたビット線に、書き込むべきデータを書き込む。カラムセレクタ９１４は、カラムアドレスに基づいてビット線を選択し、選択されたビット線のデータを読み出し、あるいは、選択されたビット線にデータを書き込む。プリチャージ回路９１５は、ビット線をプリチャージする。
【０００７】
メモリセルアレイブロック９０４は、メモリセルアレイ９１６を含む。メモリセルアレイ９１６は、マトリックス状に配置された複数のメモリセルを含む。ワードドライバ９０９によって選択されたワード線が駆動され、カラムセレクタ９１４によって選択されたビット線が駆動されることによって、ある一つのメモリセル９１７が選択され、データの読み出し又は書き込みが行われる。書き込まれるべきデータは、データＩ／Ｏ部９１０、ライトバッファ９１１、ライトコントローラ９１３、及びカラムセレクタ９１４を介して、対応するメモリセルに記憶される。読み出されたデータは、カラムセレクタ９１４、ライトコントローラ９１３、センスアンプ９１２、及びデータＩ／Ｏ部９１０を介して、出力される。
【０００８】
このように、メモリマクロ９００は、制御ブロック９０１、ワードドライバブロック９０２、データ入出力ブロック９０３、及びメモリセルアレイブロック９０４といった、複数のブロックを組み合わせることによって実現される。
【０００９】
記憶容量を増減させたい場合、メモリセルアレイ９１６の規模を記憶容量に応じて増減させ、メモリセルアレイ９１６の規模に応じて、制御ブロック９０１、ワードドライバブロック９０２、及びデータ入出力ブロック９０３を配置するようにすればよい。すなわち、各ブロックを構成する回路の最小パターンを予め用意しておき、記憶容量に応じて、当該最小パターンを組み合わせるようにすれば、記憶容量に応じたメモリマクロを比較的容易に設計することができる。ワード×ビットの範囲に応じて、最小パターンを組み合わせて、メモリマクロを構成する方法は、コンパイルド方式と呼ばれる。コンパイルド方式によって構成されたメモリマクロのことを、コンパイラブルメモリマクロという。コンパイルド方式によるメモリマクロの構成方法は、メモリマクロの設計コストの低減に役立つ。コンパイラブルメモリマクロについては、たとえば、特許文献１や特許文献２に開示されている。
【００１０】
このように、コンパイラブルメモリマクロは、余分な記憶容量を提供することなく、必要な記憶容量を提供することができ、多品種少量生産や、設計コストの低減、半導体集積回路の小型化など、極めて有効なものである。
【特許文献１】特開２００６−２６８９０５号公報
【特許文献２】特開平８−８７８８５号公報
【特許文献３】特開２００４−１５８７５２号公報
【特許文献４】特開平１１−２０４７４９号公報
【特許文献５】特開２００４−７１０００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように、コンパイラブルメモリマクロは、マクロを構成するために必要な最小パターンを単位としたブロック（一般ブロックという）を組み合わせることによって、実現される。しかし、コンパイラブルメモリマクロにおいても、高速動作や、リーク電流の削減、動作電流の削減等、付加的な機能を追加したいという要求が存在する。しかし、従来のコンパイラブルメモリマクロにおいては、一般ブロックを組み合わせることによって構成されているので、付加的な機能を追加するためには、別途、付加的な機能を有する回路をコンパイラブルメモリマクロ内に設ける必要がある。しかし、近年の半導体集積回路は、より小型化が要求されており、回路規模を増大させることなく、付加的な機能を追加しなければならない。特に、ＳＲＡＭは、半導体集積回路の中でも、相当の面積を占めており、少しでも回路規模が増大すれば、その結果、半導体集積回路全体の面積が増大してしまい、好ましくない。
【００１２】
従来、半導体集積回路内に、付加的な機能を追加するための提案は様々なされているが、いずれも、回路規模が増大するものであり、そのまま採用することができない。
【００１３】
たとえば、特許文献３には、デッドスペースに他の回路ブロックを配置することが提案されている（特許文献３の段落００５８参照）。しかし、特許文献３に係る発明においては、メモリ部の対称性を考慮すると、外部との接続に必要な論理回路やバッファなどを含む接続回路をメモリ部の内部に配置するとかえって面積増を引き起こすので、接続回路がメモリ部の外部に独立して配置されている。すなわち、メモリ部の内部に配置する場合に比べれば、面積増が少なくて済むというだけであり、接続回路を外部に配置することによって、すでに、特許文献３に係る発明は、面積増を引き起こしているのである。その上で、特許文献３は、接続回路がメモリ部から独立して外部に配置された領域にできるデッドスペースに他の回路ブロックを配置することを提案している。特許文献３の段落００５６に記載されているように、接続回路を外部に設けることによってデッドスペースができてしまうのは、特許文献３に係る発明が有する欠点であり、できてしまったデッドスペースを有効に活用するために、他の回路ブロックを配置するというだけである。したがって、特許文献３に係る発明は、回路規模を増大させずに付加的な機能を追加するという本発明の目的を根本的に解決するものではない。
【００１４】
特許文献４には、半導体装置内のメモリセルアレイの間に機能回路を設ける構成が提案されているが、回路規模を増大するものである。
【００１５】
特許文献５の図３８〜図４０には、半導体記憶装置における空き領域の存在が指摘されている。しかし、特許文献５に係る発明は、面積ロスの小さい電源回路を備える半導体記憶装置を提供するものであり、回路規模を増大させずに付加的な機能を追加するという発明ではない。
【００１６】
このように、従来、回路規模を増大させずに、付加的な機能を追加するコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路は存在しない。
【００１７】
それゆえ、本発明の目的は、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法を提供することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現される。
【００１９】
本発明によれば、予め定められた配置規則に従って一般ブロックを配置した際に生じるデッドスペースに特殊ブロックが配置されることとなる。したがって、特殊ブロックを配置したとしても、マクロ全体の回路規模は、増大しない。よって、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロが提供されることとなる。コンパイラブルメモリマクロでは、決められた配置規則に従って、一般ブロックを配置しなければならず、設計の自由度は、制限される傾向にある。そのため、設計者は、デッドスペースの存在さえ認識していなかったと予想される。たとえ、デッドスペースの存在に認識することができたとしても、配置規則が決まっている以上、デッドスペースに特殊ブロックを構成しようとする発想は、容易には得られない。なぜなら、特殊ブロックを追加したとすると、全体の配線を見直さなければならず、設計が困難になるからである。本発明では、コンパイラブルメモリマクロに存在するデッドスペースに気付き、そのデッドスペースに回路を配置して特殊ブロックを実現したという点が特徴である。
【００２０】
好ましくは、デッドスペースは、複数存在し、特殊ブロックによる機能は、複数のデッドスペースにそれぞれ配置された回路の集まりによって実現されるとよい。
【００２１】
これにより、デッドスペースの面積が極小で使用価値がなさそうな領域であったとしても、複数のデッドスペースを利用して、特殊ブロックを実現することができる。
【００２２】
好ましくは、各デッドスペースに配置される回路は、少なくともＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタを含み、各ＮＭＯＳトランジスタ及び／又は各ＰＭＯＳトランジスタは、制御線で接続されているとよい。
【００２３】
これにより、各デッドスペースへの制御線の配線が実現される。
【００２４】
好ましくは、各ＮＭＯＳトランジスタ及び／又は各ＰＭＯＳトランジスタへの電源配線は、ソース電位ＶＳＳ、電源電位ＶＤＤ及び基盤電位ＶＢＢの３系統であってメッシュ構造となっており、制御線は、電源配線以外のメッシュ配線であるとよい。
【００２５】
これにより、制御線の配線が容易となる。
【００２６】
好ましくは、利用可能なデッドスペースの最小の大きさは、ＭＯＳトランジスタ１個分の大きさであるとよい。
【００２７】
本発明では、このような極小のデッドスペースであっても、利用可能である。
【００２８】
好ましくは、特殊ブロックは、少なくとも一種類の一般ブロック全てに基本的機能とは異なる機能を提供するとよい。
【００２９】
これにより、特殊ブロックによる機能が少なくとも一種類の一般ブロック全てに対して提供されることとなるので、特殊ブロックによる機能をマクロ全体に及ぼすことができ、付加価値の高いコンパイラブルメモリマクロが提供されることとなる。
【００３０】
好ましくは、特殊ブロックは、二種類以上の一般ブロック全てに基本的機能とは異なる機能を提供するとよい。
【００３１】
これにより、特殊ブロックによる機能がある二種類以上の一般ブロック全てに対して提供されることとなるので、特殊ブロックによる機能をマクロ全体に及ぼすことができ、付加価値の高いコンパイラブルメモリマクロが提供されることとなる。
【００３２】
好ましくは、特殊ブロックによる機能が提供される一般ブロックと特殊ブロックとは、メッシュ配線によって接続されているとよい。
【００３３】
これにより、特殊ブロックが設けられたとしても、配線方法自体は、従前の配線方法を用いることとなる。よって、特殊ブロックを設けたとしても、半導体の積層方向に対しても回路規模は増大しないこととなる。
【００３４】
好ましくは、複数の一般ブロックは、ワード線のドライバに関する第１の一般ブロックと、メモリセルアレイに関する第２の一般ブロックと、メモリセルアレイに電源を供給するための配線に関する第３の一般ブロックと、メモリマクロ全体の動作を制御するための第４の一般ブロックと、ビット線のドライバに関する第５の一般ブロックとを含み、配置規則として、所定数の第２の一般ブロック毎に第３の一般ブロックが配置されるという規則を用いた場合、第３の一般ブロックと第５の一般ブロックとに囲まれるデッドスペースに配置された回路によって特殊ブロックが実現されるとよい。
【００３５】
第３の一般ブロックと第５の一般ブロックとに囲まれるデッドスペースは、横方向にマクロが伸びた場合、必然的に生じるデッドスペースである。このデッドスペースを有効に利用して、付加的機能を提供することができるので、回路規模の増大を気にすることなく機能ブロックの配置を行うことができる。よって、極めて有用なコンパイラブルメモリマクロが提供されることとなる。
【００３６】
好ましくは、複数の一般ブロックは、ワード線のドライバに関する第１の一般ブロックを含み、特殊ブロックは、第１の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
【００３７】
第１の一般ブロックに、デッドスペースが生じてしまう場合、このデッドスペースを有効に利用して、付加的機能を提供することができるので、回路規模の増大を気にすることなく機能ブロックの配置を行うことができる。よって、極めて有用なコンパイラブルメモリマクロが提供されることとなる。
【００３８】
好ましくは、隣り合う二つの第１の一般ブロックに存在するデッドスペースが向かい合うように、第１の一般ブロックは配置されており、特殊ブロックは、隣り合う二つの第１の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
【００３９】
これにより、二つのデッドスペースが一つにまとまることとなるので、デッドスペース内に配置する特殊ブロックにおいて、トランジスタなどの利用効率を向上させることができる。結果、有用な特殊ブロックを回路規模を増大させることなく提供することができる。
【００４０】
好ましくは、複数の一般ブロックは、ビット線のドライバに関する第５の一般ブロックを含み、特殊ブロックは、第５の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
【００４１】
第５の一般ブロックに、デッドスペースが生じてしまう場合、このデッドスペースを有効に利用して、付加的機能を提供することができるので、回路規模の増大を気にすることなく機能ブロックの配置を行うことができる。よって、極めて有用なコンパイラブルメモリマクロが提供されることとなる。
【００４２】
好ましくは、隣り合う二つの第５の一般ブロックに存在するデッドスペースが向かい合うように、第５の一般ブロックは配置されており、特殊ブロックは、隣り合う二つの第５の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
【００４３】
これにより、二つのデッドスペースが一つにまとまることとなるので、デッドスペース内に配置する特殊ブロックにおいて、トランジスタなどの利用効率を向上させることができる。結果、有用な特殊ブロックを回路規模を増大させることなく提供することができる。
【００４４】
好ましくは、特殊ブロックによる機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在するとよい。
【００４５】
これにより、特殊ブロックによる機能を安定的に提供することが可能となる。
【００４６】
好ましくは、特殊ブロックは、ＮＭＯＳトランジスタのソース電位を基盤電位よりも高くするためのＶＳＳレベル昇圧回路を含み、特殊ブロックに接続される一般ブロックに含まれるＮＭＯＳトランジスタのソースの電位は、ＶＳＳレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられるとよい。
【００４７】
特殊ブロックへの制御信号（ＨＢＥ信号）を‘Ｈ’レベルから‘Ｌ’レベルに切り替えることにより、一般ブロックに含まれるＮＭＯＳトランジスタのソース電位が昇圧することとなるので、バックバイアス効果により、ＮＭＯＳトランジスタのリーク電流を削減することができる。その結果、ＨＢＥ信号を‘Ｌ’にしたときの待機電流の低減を図ることができる。
【００４８】
好ましくは、特殊ブロックに接続される一般ブロックは、ＳＲＡＭのメモリセルアレイに関する機能ブロックであり、当該機能ブロック内のフリップフロップに含まれるＮＭＯＳトランジスタのソースの電位は、ＶＳＳレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられるとよい。
【００４９】
これにより、書き込み時にはＶＳＳレベル昇圧回路のＨＢＥ信号を‘Ｌ’レベルにしてＶＳＳレベルを昇圧することによりＳＲＡＭメモリセル内のフリップフロップに保持されているデータの反転が行われやすくなる。その結果、書き込み動作を高速にすることが可能になる。
【００５０】
好ましくは、ＶＳＳレベル昇圧回路は、ＮＭＯＳトランジスタのソース及びＰＭＯＳトランジスタのドレインが基盤電位ＶＢＢに接続され、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートが制御線に接続され、ＮＭＯＳトランジスタのドレイン及びＰＭＯＳトランジスタのソースがソース電位ＶＳＳに接続された単位回路が１以上接続されることによって実現されるとよい。
【００５１】
これにより、簡易かつ有効なＶＳＳレベル昇圧回路が実現される。特に、一つのデッドスペースに対して、一つのＮＭＯＳトランジスタが配置されて、もう一つのデッドスペースに対して、一つのＰＭＯＳトランジスタが配置されることによって、単位回路が構成される。そのため、デッドスペースの最小面積は、ＭＯＳトランジスタの大きさだけでよい。よって、今まで、デッドスペースと考えられていなかったような極小の領域であっても、有効活用することができる。
【００５２】
好ましくは、特殊ブロックは、電源電位を昇圧するためのＶＤＤレベル昇圧回路を含み、特殊ブロックに接続される一般ブロックに含まれる電源端子は、ＶＤＤレベル昇圧回路によって昇圧された電源電位に接続されているとよい。
【００５３】
これにより、マクロ全体又は一部の電源電位が高くなるので、マクロを高速に動作させることが可能となる。
【００５４】
好ましくは、特殊ブロックに接続される一般ブロックは、ビット線のプリチャージ電位を印加するプリチャージ回路を含み、特殊ブロックは、電源電位よりも低いビット線用のプリチャージ電位を発生するプリチャージ電位発生回路を含み、プリチャージ回路は、プリチャージ電位発生回路が発生したプリチャージ電位をビット線に印加するとよい。
【００５５】
これにより、保持されているデータの高速読み出しが実現され、さらに、消費電流を削減することができる。その結果、消費電流の低減や安定動作など、マクロ全体の動作の信頼性などが向上することとなる。
【００５６】
また、本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路であって、最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現される。
【００５７】
また、本発明は、半導体記憶回路を備える半導体集積回路であって、半導体記憶回路は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供しており、最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックとを含み、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現される。
【００５８】
また、本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路の構成方法であって、最低限必要な複数の基本的機能を提供する複数の一般ブロックを配置するステップと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックを配置するステップとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックと配置するステップでは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、回路を配置することによって特殊ブロックを実現する。
【発明の効果】
【００５９】
以上、本発明によれば、予め定められた配置規則に従って一般ブロックを配置した際に生じるデッドスペースに特殊ブロックが配置されることとなる。したがって、特殊ブロックを配置したとしても、マクロ全体の回路規模は、増大しない。よって、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法が提供されることとなる。
【００６０】
デッドスペース自体は、予め定めら得た配置規則に従って一般ブロックを配置した場合に、自然と生じる領域であり、特殊ブロックを配置するために、新たに、配置規則を考え直す必要がなく、本発明のコンパイラブルメモリマクロ、半導体記憶回路、及び半導体集積回路の設計は、従前の設計手法の中に取り込むことができる。
【００６１】
特殊ブロックとして、たとえば、ＶＳＳレベル昇圧回路やＶＤＤレベル昇圧回路、プリチャージ電位発生回路など、マクロの付加価値を高める機能ブロックを用いることができ、極めて有用である。
【００６２】
本発明のこれらおよび他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。
【発明を実施するための最良の形態】
【００６３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るコンパイラブルメモリマクロ１の配置構成を示す図である。コンパイラブルメモリマクロ１は、複数の機能ブロックを組み合わせることによって所望の記憶容量を提供することができるコンパイルド式のＳＲＡＭマクロである。図１において、コンパイラブルメモリマクロ１は、一般ブロックＡ，Ｂ，Ｃ，Ｄ，及びＥを含む。一般ブロックは、半導体記憶回路を構成するために最低限必要な基本的機能を提供する機能ブロックである。半導体記憶回路を構成するために最低限必要な基本的機能として、たとえば、ＳＲＡＭの場合、ワード線のドライバに関する機能、メモリセルアレイに関する機能、メモリセルアレイに電源を供給するための配線に関する機能、コンパイラブルメモリマクロ全体の動作を制御するための機能、ビット線のドライバに関する機能がある。
【００６４】
一般ブロックＡは、ワード線のドライバに関する第１の一般ブロックである。一般ブロックＢは、メモリセルアレイに関する第２の一般ブロックである。一般ブロックＣは、メモリセルアレイに電源を供給するための配線に関する第３の一般ブロックである。一般ブロックＤは、コンパイラブルメモリマクロ全体の動作を制御するための第４の一般ブロックである。一般ブロックＥは、ビット線のドライバに関する第５の一般ブロックである。
【００６５】
コンパイラブルメモリマクロ１において、一般ブロックＡ〜Ｅの配置規則は予め決められている。たとえば、「所定数の一般ブロックＢをマトリックス状（図１では、横２×縦４）に配置する」、「マトリックス状に配置された一般ブロックＢが横方向（Ｘ方向）に伸びる毎に、一般ブロックＥを追加する」、「マトリックス状に配置された一般ブロックＢが縦方向（Ｙ方向）に伸びる毎に、一般ブロックＡを追加する」、「マトリックス状に配置された一般ブロックＢの固まりが所定数（図１では２）だけ横方向に伸びた場合、一般ブロックＣを配置する」、「一般ブロックＡと一般ブロックＥとによって挟まれる領域に一般ブロックＤを配置する」といった配置規則が予め決められている。
【００６６】
予め決められた配置規則に従って複数の一般ブロックを配置した場合、コンパイラブルメモリマクロ１内に、デッドスペースが生じる場合がある。本発明では、当該デッドスペースに、一般ブロックによって提供される基本的機能とは異なる機能（特殊機能という）を提供する特殊ブロックを配置することとする。特殊ブロックは、複数の一般ブロックの内、少なくとも一つの一般ブロックに対して、特殊機能を提供する。一般ブロックの種類は複数である。特殊ブロックは、ある一種類の一般ブロック（たとえば、一般ブロックＢ）全てに対して、特殊機能を提供しても良いし、二種類以上の一般ブロック（たとえば、一般ブロックＡ及びＢ）全てに対して、特殊機能を提供しても良い。
【００６７】
図１に示す例では、一般ブロックＣと一般ブロックＥとの間に囲まれた領域（図上、斜線で表記された領域）に、デッドスペースＤＳが存在する。第１の実施形態では、当該デッドスペースＤＳに、特殊ブロックが配置される。当該特殊ブロックは、一般ブロックＡ，Ｂ，Ｄ，Ｅ全てに対して、特殊機能として、ＶＳＳレベルの昇圧という機能を提供する。本明細書において、ＶＳＳとは、ＮＭＯＳトランジスタのソース電位のことを示す。
【００６８】
図２は、コンパイラブルメモリマクロ１の機能的構成を示すブロック図である。図２上、一部、一般ブロックＢ及びＣの表記が省略されている箇所があるが、図２に示すコンパイラブルメモリマクロ１の配置構成は、図１に示す配置構成と同様である。一般ブロックＡは、ロウデコーダ５と、ロウドライバ６とを含む。一般ブロックＢは、マトリックス状に配置された複数のメモリセル７を含む。一般ブロックＣは、一般ブロックＢに電源を供給するための配線を含む。一般ブロックＤは、内部クロックジェネレータ２と、アドレスバッファ３と、アドレスデコーダ４とを含む。一般ブロックＥは、プリチャージ回路８と、カラムセレクタ９と、ライトコントローラ１０と、センスアンプ１１と、ライトバッファ１２と、データＩ／Ｏ部１３とを含む。
【００６９】
ＳＲＡＭにおける読み出し及び書き込みの基本的動作は、周知であるので、簡単に説明するに留める。
【００７０】
内部クロックジェネレータ２は、外部からの制御信号及び外部クロックに従って、アドレスバッファ３、アドレスデコーダ４、及び一般ブロックＤの動作を制御する。アドレスバッファ３は、外部から入力されたアドレス信号を一時記憶し、内部クロックジェネレータ２からの指示に応じて、アドレス信号をアドレスデコーダ４に入力する。アドレスデコーダ４は、アドレス信号を、ロウアドレスＲＡ及びカラムアドレスＣＡに分解する。ロウアドレスＲＡは、各ロウデコーダ５に入力される。カラムアドレスＣＡは、各カラムセレクタ９に入力される。なお、図２において、カラムアドレスＣＡをカラムセレクタ９に伝えるための配線は、一部省略されている。
【００７１】
ロウデコーダ５は、ロウアドレスＲＡに基づいて、選択すべきワード線ＷＬを選択する。ロウドライバ６は、ロウデコーダ５によって選択されたワード線ＷＬを駆動する。
【００７２】
カラムセレクタ９は、カラムアドレスＣＡに基づいて、選択すべきビット線ＤＴ・ＤＢを選択する。ライトコントローラ１０は、カラムセレクタ９によって選択されたビット線に、データを書き込むための制御を行う。
【００７３】
読み出し及び書き込み動作時、内部クロックジェネレータ２からのタイミングに従って、プリチャージ回路８は、ビット線をプリチャージする。なお、プリチャージ電位を印加するための配線は図２上省略されている。また、プリチャージ回路８に含まれるイコライザ回路がビット線をショートするように、内部クロックジェネレータ２は、イコライズ信号ＥＯを出力する。カラムセレクタ９によって選択・駆動されたビット線ＤＴ・ＤＢとロウドライバ６によって選択・駆動されたワード線ＷＬとが交わるメモリセル７が選択され、読み出し及び書き込みが行われる。書き込むべきデータは、データＩ／Ｏ部１３、ライトバッファ１２、ライトコントローラ１０、及びカラムセレクタ９を介して、ビット線ＤＴ・ＤＢに入力される。また、読み出されたデータは、カラムセレクタ９、ライトコントローラ１０、センスアンプ１１、及びデータＩ／Ｏ部１３を介して、出力される。なお、ＳＲＡＭの読み出し及び書き込みの基本的動作は、上記に限られるものではなく、また、上記基本的動作は本発明を限定するものではない。
【００７４】
デッドスペースＤＳには、特殊ブロックとして、ＶＳＳレベル昇圧回路１４が配置されている。ＶＳＳレベル昇圧回路１４は、コンパイラブルメモリマクロ１内におけるＮＭＯＳトランジスタのソース電位を基盤電位ＶＢＢよりも高くするための回路である。ＶＳＳレベル昇圧回路１４は、内部クロックジェネレータ２からの制御信号ＨＢＥに応じて動作する。図２に示すように、ＶＳＳレベル昇圧回路１４からは、ＶＳＳ配線が伸びている。
【００７５】
当該ＶＳＳ配線は、一般ブロックＡ，Ｂ，Ｄ，及びＥに接続され、コンパイラブルメモリマクロ１全体に及ぶので、コンパイラブルメモリマクロ１内におけるメッシュ配線によって実現されるとよい。たとえば、コンパイラブルメモリマクロ１は多層構造になっており、配線用のメタル層が３〜４層存在する。たとえば、最上位のメタル層が、電源電位ＶＤＤ用の配線、ソース電位ＶＳＳ用の配線、基盤電位ＶＢＢ用の配線によって、縦ストライプに配線される。最上位層の下のメタル層が、電源電位ＶＤＤ用の配線、ソース電位ＶＳＳ用の配線、基盤電位ＶＢＢ用の配線によって、横ストライプに配線される。このようにして縦横にメッシュ配線される。ＶＳＳレベル昇圧回路１４は、縦及び／又は横ストライプ配線を利用して、一般ブロックに接続され、ソース電位ＶＳＳを一般ブロックに提供すればよい。なお、制御信号ＨＢＥは、たとえば、横ストライプ配線の中に設けられていてもよし、縦ストライプ配線の中に設けられていてもよいし、縦及び横ストライプ配線の中に設けられていてもよいし、縦又は横ストライプ配線が設けられている層に折れ曲がって形成されていてもよい。なお、配線の仕方については、特に本発明を限定するものではない。
【００７６】
ＶＳＳレベル昇圧回路１４からのＶＳＳ配線は、一般ブロックＡにおけるロウデコーダ５及びロウドライバ６に含まれるＮＭＯＳトランジスタのソースと接続されている。また、ＶＳＳレベル昇圧回路１４からのＶＳＳ配線は、一般ブロックＢにおけるメモリセル７に含まれるＮＭＯＳトランジスタのソースと接続されている。また、ＶＳＳレベル昇圧回路１４からのＶＳＳ配線は、一般ブロックＤにおける内部クロックジェネレータ２、アドレスバッファ３及びアドレスデコーダ４に含まれるＮＭＯＳトランジスタのソースと接続されている。さらに、ＶＳＳレベル昇圧回路１４からのＶＳＳ配線は、一般ブロックＥにおけるカラムセレクタ９、ライトコントローラ１０、センスアンプ１１、ライトバッファ１２（図２上、配線は省略）、及びデータＩ／Ｏ部１３に含まれるＮＭＯＳトランジスタのソースと接続されている。
【００７７】
図３は、特殊ブロックに含まれるＶＳＳレベル昇圧回路１４と一般ブロックに含まれるＮＭＯＳトランジスタ１０１との一般的な接続関係を示す図である。ＶＳＳレベル昇圧回路１４は、ＮＭＯＳトランジスタ１０２のソース及びＰＭＯＳトランジスタ１０３のドレインが基盤電位ＶＢＢに接続され、ＮＭＯＳトランジスタ１０２及びＰＭＯＳトランジスタ１０３のゲートが制御信号ＨＢＥに接続され、ＮＭＯＳトランジスタ１０２のドレイン及びＰＭＯＳトランジスタ１０３のソースがソース電位ＶＳＳに接続された単位回路が１以上接続されることによって構成される。図３では、単位回路が３つ接続されている例を示しているが、単位回路の数は、これに限られるものではない。一般ブロックに含まれるＮＭＯＳトランジスタ１０１のソースは、適宜、ＶＳＳレベル昇圧回路１４から提供されるソース電位ＶＳＳに接続されている。
【００７８】
図４は、ＶＳＳレベル昇圧回路１４の動作を説明するための図である。内部クロックジェネレータ２から出力される制御信号ＨＢＥがハイレベルからローレベルに遷移したとき、ソース電位ＶＳＳの昇圧が開始する。制御信号ＨＢＥがハイレベルの間、ＮＭＯＳトランジスタ１０２はオン状態となり、ＰＭＯＳトランジスタ１０３はオフ状態となる。したがって、ソース電位ＶＳＳは、０．０Ｖとなる。制御信号ＨＢＥがハイレベルからローレベルに遷移すると、図４に示すように、ソース電位ＶＳＳが徐々に昇圧する。ＶＤＤの電位とＰＭＯＳのトランジスタ特性によるが、昇圧後のソース電位ＶＳＳは、０．２Ｖ〜０．６Ｖ程度となる。制御信号ＨＢＥがローレベルからハイレベルに遷移すると、ＮＭＯＳトランジスタ１０２がオン状態となり、再び、ソース電位ＶＳＳが０．０Ｖとなる。上記の間、電源電位ＶＤＤは、たとえば、１．０Ｖ〜１．５Ｖ程度で一定である。また、基盤電位ＶＢＢは、０．０Ｖで一定である。
【００７９】
このようにして、一般ブロックに含まれるＮＭＯＳトランジスタ１０１のソース電位ＶＳＳが基盤電位ＶＢＢよりも高くなる。これにより、バックバイアス効果（基盤バイアス効果、バックゲート効果ともいう）が得られる。結果、制御電圧ＨＢＥがローレベルの間、ＮＭＯＳトランジスタ１０１のリーク電流を削減することが可能となる。このように、ＶＳＳレベル昇圧回路１４によって、ＮＭＯＳトランジスタ１０１のリーク電流を削減という効果を得ることができる。制御信号ＨＢＥの動作タイミングは、ＮＭＯＳトランジス１０１のリーク電流を削減したい間に、ハイレベルからローレベルに遷移するように、外部からの制御、又は内部クロックジェネレータ２によって、制御されていればよい。
【００８０】
なお、ＶＳＳレベル昇圧回路１４に含まれるＮＭＯＳトランジスタ１０２のＷサイズ（ゲートの奥行き方向の長さ）の合計は、マクロ面積が増大しない範囲でできるだけ大きい方がよい。ＮＭＯＳトランジスタ１０２のＷサイズの合計が大きい方が、ソース電位が安定するからである。
【００８１】
以下、一般ブロックにおけるＮＭＯＳトランジスタのソースとＶＳＳレベル昇圧回路１４との接続について、具体的に例示説明する。
【００８２】
図５は、一般ブロックＡに含まれるロウデコーダ５及びロウドライバ６の一部を示す回路図である。図５では、ダイナミック形ＮＯＲ論理によるロウデコーダ５及びロウドライバ６が一例として示されている。また、簡単のため、アドレス信号は、２ビットの（ａｉ，ａｊ）としている。入力アドレス信号（ａｉ，ａｊ）を全て０Ｖにした状態で、ＮＭＯＳトランジスタ２０３のゲートＲＰにプリチャージ信号を印加して、出力ノードＸｉを電源電位ＶＤＤにプリチャージする。次に、アドレス信号（ａｉ，ａｊ）が確定すると、ＮＭＯＳトランジスタ２０１及び２０２のオンオフによって、出力ノードは放電されるか、プリチャージ電位のままであるかが決まる。これによって、出力ノードＸｉの選択、すなわちワード線ＷＬの選択が行われることになる。出力ノードＸｉの選択が確定した後に、高電圧のパルスＲＸがＮＭＯＳトランジスタ２０５を介してワード線ＷＬに印加される。出力ノードＸｉの選択に応じて、ＮＭＯＳトランジスタ２０４を介して、ＮＭＯＳトランジスタ２０５のゲートのオンオフが決まるので、結果、ワード線ＷＬにパルス電圧が出力されるか否かが決まり、ワード線ＷＬが駆動することとなる。なお、ロウデコーダ５の構成として、ダイナミックＮＡＮＤ形論理が用いられてもよい。また、ロウデコーダ５の構成として、プリデコーダ式が用いられてもよい。ロウデコーダ５及びロウドライバ６の回路構成は、特に限定されるものではない。
【００８３】
図５に示すように、ロウデコーダ５に含まれるＮＭＯＳトランジスタ２０１及び２０２のソースに、ＶＳＳレベル昇圧回路１４からのソース電位ＶＳＳが接続されている。このような場合、リーク電流が問題になるタイミング、たとえば、出力ノードＸｉがプリチャージされるタイミングで、制御信号ＨＢＥがハイレベルからローレベルに遷移するようにして、ソース電位ＶＳＳが昇圧されるとよい。なお、ソース電位ＶＳＳが昇圧されるタイイングはこれに限られるものではない。
【００８４】
図６は、一般ブロックＢに含まれるメモリセル７の一例を示す回路図である。図６では、ＣＭＯＳ形のＳＲＡＭメモリセルが一例として示されている。メモリセル７は、ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０５とによるインバータ、ＰＭＯＳトランジスタ３０４とＮＭＯＳトランジスタ３０６とによるインバータ、及びトランスファーゲートとなるＮＭＯＳトランジスタ３０１，３０２を含む。二つのインバータでフリップフロップが構成されて、データの保持が可能となる。
【００８５】
メモリセル７の読み出し動作及び書き込み動作は、ビット線ＤＴ及びＤＢのプリチャージから始まる。ここでは、プリチャージ電位は、電源電位ＶＤＤであるとする。プリチャージと同時に、イコライザ回路がビット線をショートして、左右のビット線ＤＴ及びＤＢを同電位にする。
【００８６】
データの保持状態において、ビット線ＤＴ及びＤＢは、共にハイレベルとなっている。
【００８７】
データの書き込み時、ビット線ＤＴ又はＤＢは、書き込むデータに応じて、ハイレベル又はローレベルとなる。たとえば、ビット線ＤＴがローレベル、ビット線ＤＢがハイレベルとなる。このとき、ＮＭＯＳトランジスタ３０１，３０２のゲートが開くと、フリップフロップのノードＮ１，Ｎ２の電位が変化して、データの書き込みが行われる。
【００８８】
データの読み出し時、ビット線ＤＴ及びＤＢは、共にハイレベルにプリジャージされている。その状態で、ＮＭＯＳトランジスタ３０１，３０２のゲートが開くと、フリップフロップのノードＮ１，Ｎ２の電位によって、ビット線ＤＴ又はＤＢの電位が変化する。この電位の変化が、読み出しデータとなる。
【００８９】
図６に示す例では、フリップフロップに含まれるＮＭＯＳトランジスタ３０５，３０６のソースがＶＳＳレベル昇圧回路１４からのソース電位ＶＳＳに接続されている。たとえば、データ保持状態において、ソース電位ＶＳＳが昇圧されれば、ＮＭＯＳトランジスタ３０５，３０６のリーク電流を削減することができる。
【００９０】
また、データの書き込み時において、ソース電位ＶＳＳが昇圧されれば、メモリセル７への書き込みが高速に行われる。たとえば、ノードＮ１がハイレベルで、ノードＮ２がローレベルで保持されていた場合に、ビット線ＤＴがローレベルとなり、ビット線ＤＢがハイレベルとなって、書き込みが行われたとする。この場合、ノードＮ１の電位は、ハイレベルからローレベルに反転する。ノードＮ２の電位は、ローレベルからハイレベルに反転する。これによって、書き込みが行われる。データの書き込み時において、ＮＭＯＳトランジスタ３０５，３０６のソース電位ＶＳＳが昇圧されれば、ノードＮ１の電位は、ソース電位ＶＳＳが昇圧した分だけ下がることとなる。また、ノードＮ２の電位は、ソース電位ＶＳＳが昇圧した分だけ上がることとなる。したがって、ノードＮ１及びＮ２の反転が高速に行われることとなる。
【００９１】
図７は、一般ブロックＥに含まれるライトコントローラ１０及びカラムセレクタ９の一部を示す回路図である。図７に示した回路は、あくまでも一例に過ぎず、これに限られるものではない。また、簡単のため、カラム選択信号は、２ビットの（ＹＳＥＬｉ，ＹＳＥＬｊ）としている。カラム選択信号によって、ＮＭＯＳトランジスタ４０１及び４０２又はＮＭＯＳトランジスタ４０３及び４０４がオンとなり、ビット線ＤＴｉ及びＤＢｉ又はビット線ＤＴｊ及びＤＢｊが選択される。
【００９２】
データの読み出し時、センス活性化信号ＳＥによって、ＮＭＯＳトランジスタ４０５及び４０６がオンとなり、選択されたビット線にチャージされている電位が、センスアンプ１１へと放電される。データの読み出し時、ｅｎａｂｌｅ信号に基づいて、ライトコントローラ１０内のトライステートインバータ４０７及び４０８は、ハイインピーダンスとなるように、制御される。これにより、読み出されたデータは、センスアンプ１１へと確実に放電される。センス活性化信号ＳＥ及びｅｎａｂｌｅ信号は、たとえば、内部クロックジェネレータ２から入力される。
【００９３】
データの書き込み時、ｅｎａｂｌｅ信号に基づいて、ライトコントローラ１０内のトライステートインバータ４０７及び４０８は、ハイインピーダンス状態が解除される。ライトバッファ１２からのデータは、トライステートインバータ４０７、並びにトライステートインバータ４０８及びインバータ４１０を介して、ビット線及びワード線によって選択されたメモリセル７にチャージされる。
【００９４】
図７に示すように、ライトコントローラ１０内のトライステートインバータ４０７及び４０８並びにインバータ４０９及び４１０に含まれるＮＭＯＳトランジスタのソースが、ＶＳＳレベル昇圧回路１４から提供されるソース電位ＶＳＳに接続されている。これにより、ライトコントローラ１０内のＮＭＯＳトランジスタのリーク電流を削減することができる。たとえば、読み出し時に、ソース電位ＶＳＳを昇圧することによって、トライステートインバータ４０７及び４０８並びにインバータ４０９及び４１０に含まれるＮＭＯＳトランジスタのリーク電流を削減することができる。
【００９５】
また、図７には図示されていないが、たとえば、カラムセレクタ９内の論理回路に含まれるＮＭＯＳトランジスタのソースが、ＶＳＳレベル昇圧回路１４から提供されるソース電位ＶＳＳに接続されている。これにより、カラムセレクタ９内のＮＭＯＳトランジスタのリーク電流を削減することができる。なお、ライトコントローラ１０及びカラムセレクタ９の具体的な回路としては、周知のあらゆる回路が適用可能である。
【００９６】
図８は、記憶容量を増大するために、一般ブロックの規模が増加したときのブロック配置を示す図である。図８に示すように、記憶容量を増大する場合、一般ブロックＢを横方向（Ｘ方向）に伸ばしていく方法、及び／又は、一般ブロックＢを縦方向（Ｙ方向）に伸ばしていく方法が採用される。記憶容量が増大したとしても、デッドスペースＤＳに設けられる特殊ブロックと一般ブロックとは、一定の割合で存在するように設計するとよい。ここでいう割合とは、ＶＳＳレベル昇圧回路１４の単位回路一つ当たりに接続されている一般ブロックに存在するＮＭＯＳトランジスタの数のことをいう。たとえば、ＶＳＳレベル昇圧回路１４に単位回路がｍ個存在し、ＶＳＳレベル昇圧回路１４から提供されるソース電位ＶＳＳに接続されている一般ブロック内のＮＭＯＳトランジスタがｎ個である場合、特殊ブロックと一般ブロックとの割合は、ｎ／ｍであるとする。割合ｎ／ｍを記憶容量の増大に関係なく一定にすることによって、ＮＭＯＳトランジスタのリーク電流削減という効果を安定的に得ることが可能となる。
【００９７】
一般的に、記憶容量の増大と共に、一般ブロックＢは横方向に伸びることが多いので、それに伴って、デッドスペースＤＳも増える。よって、一般ブロックＢが横方向に伸びる場合、ＶＳＳレベル昇圧回路１４の単位回路も、新たに増えたデッドスペースＤＳに配置すればよいので、割合ｎ／ｍを一定に保つことは容易である。もし、一般ブロックＢが縦方向に伸びた場合、デッドスペースＤＳの領域が足らなくなる可能性があるので、その場合は、ＶＳＳレベル昇圧回路１４に接続されるＮＭＯＳトランジスタの数を減らす（すなわち、ｎを減らす）ことによって、割合ｎ／ｍを一定に保つことができる。ｎの数が増えた場合、供給すべきソース電位ＶＳＳを安定させる必要があるので、ｍの数も増やした方が好ましいので、割合ｎ／ｍを一定に保つ、すなわち、特殊ブロックによる特殊機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在することが好ましい。ただし、これは、本発明を限定するものではない。
【００９８】
このように、第１の実施形態によれば、予め定められた配置規則にしたがって一般ブロックを配置した場合に生じるデッドスペースである一般ブロックＣと一般ブロックＥとに囲まれたデッドスペース内に、ＶＳＳレベル昇圧回路１４を設ける。したがって、回路規模は増大しない。よって、回路規模を増大させることなく、特殊機能であるＶＳＳレベル昇圧を提供することができる。
【００９９】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るコンパイラブルメモリマクロ１ａの機能的構成を示すブロック図である。図９において、第１の実施形態と同様の部分については、同一の符号を付し、説明を省略する。第２の実施形態に係るコンパイラブルメモリマクロ１ａでは、デッドスペースＤＳに、特殊ブロックとして、ＶＤＤレベル昇圧回路１４ａが配置されている。
【０１００】
ＶＤＤレベル昇圧回路１４ａは、コンパイラブルメモリマクロ１ａの電源電位ＶＤＤを昇圧するための回路である。ＶＤＤレベル昇圧回路１４ａは、内部クロックジェネレータ２ａからの制御信号ＶＵＣＫに応じて動作する。図９に示すように、ＶＤＤレベル昇圧回路１４ａからは、ＶＤＤ２配線が伸びている。当該ＶＤＤ２配線は、一般ブロックＡ，Ｂ，Ｄ，及びＥに接続され、コンパイラブルメモリマクロ１ａ全体に及ぶので、コンパイラブルメモリマクロ１ａ内におけるメッシュ配線によって実現されるとよい。
【０１０１】
ＶＤＤレベル昇圧回路１４ａからのＶＤＤ２配線は、一般ブロックＡにおけるロウデコーダ５及びロウドライバ６に含まれるＶＤＤ端子に接続されている。また、ＶＤＤレベル昇圧回路１４ａからのＶＤＤ２配線は、一般ブロックＢにおけるメモリセル７に含まれるＶＤＤ端子に接続されている。また、ＶＤＤレベル昇圧回路１４ａからのＶＤＤ２配線は、一般ブロックＤにおける内部クロックジェネレータ２ａ、アドレスバッファ３及びアドレスデコーダ４におけるＶＤＤ端子に接続されている。さらに、ＶＤＤレベル昇圧回路１４ａからのＶＤＤ２配線は、一般ブロックＥにおけるカラムセレクタ９、ライトコントローラ１０、センスアンプ１１、ライトバッファ１２（図９上、配線は省略）、及びデータＩ／Ｏ部１３におけるＶＤＤ端子に接続されている。
【０１０２】
図１０は、特殊ブロックに含まれるＶＤＤレベル昇圧回路１４ａの構成を示す回路図である。ＶＤＤレベル昇圧回路１４ａは、ポンピング容量５０１，５０２と、インバータ５０３と、ＰＭＯＳトランジスタ５０４，５０５と、ＮＭＯＳトランジスタ５０６，５０７とを含む。ＮＭＯＳトランジスタ５０６のドレインとＮＭＯＳトランジスタ５０７のドレインとは、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタ５０６のゲートは、ＰＭＯＳトランジスタ５０５のゲート及びＰＭＯＳトランジスタ５０４のソースに接続されている。ＮＭＯＳトランジスタ５０７のゲートは、ＰＭＯＳトランジスタ５０４のゲート及びＰＭＯＳトランジスタ５０５のソースに接続されている。ＰＭＯＳトランジスタ５０４のドレインとＰＭＯＳトランジスタ５０４のドレインとは、ＶＤＤ２配線に接続されている。ＰＭＯＳトランジスタ５０４のソースは、ＮＭＯＳトランジスタ５０７のソースと接続され、ポンピング容量５０１を介して、制御信号ＶＵＣＫと接続される。ＰＭＯＳトランジスタ５０５のソースは、ＮＭＯＳトランジスタ５０６のソースと接続され、ポンピング容量５０２及びインバータ５０３を介して、制御信号ＶＵＣＫと接続される。
【０１０３】
図１１は、ＶＤＤレベル昇圧回路１４ａの動作を示すタイミングチャートである。制御信号ＶＵＣＫのパルスがハイレベルになると、ポンピング容量５０１の図１０上左側の電位が０Ｖから１．２Ｖに上がる。これにより、ポンピング容量５０２の図１０上右側の電位が元々１．２Ｖであったのに対して、一瞬、少しだけ上昇する。上昇した電位によって、ＮＭＯＳトランジスタ５０６を介して、ポンピング容量５０２に電荷の一部が移送する。同様にして、ポンピング容量５０１にも、ポンピング容量５０２からの系統の電荷が一部移送する。よって、制御信号ＶＵＣＫのパルスがハイレベルになることによって、電源電位ＶＤＤ２が少し上昇することとなる。これが、繰り返されることにより、電源電位ＶＤＤ２が徐々に上昇して、ある一定の電位（ここでは、１．６５Ｖ）にまで、電源電位ＶＤＤが昇圧されることとなる。
【０１０４】
図１２は、特殊ブロックに含まれるＶＤＤレベル昇圧回路１４ａと一般ブロックに含まれるトランジスタとの一般的な接続関係を示す図である。図１２に示すように、ＶＤＤレベル昇圧回路１４ａによって昇圧された電源電位ＶＤＤ２は、一般ブロックに含まれる電源端子ＶＤＤに接続される。これにより、一般ブロックの電源電位の昇圧が可能となる。一般ブロックの電源電位が昇圧されることによって、一般ブロックを高速に動作させることが可能となる。
【０１０５】
図１２では、ＶＤＤレベル昇圧回路１４ａが１つ接続されている例を示しているが、ＶＤＤレベル昇圧回路１４ａの数は、これに限られるものではない。一般ブロックの電源電位を安定させるためにも、ＶＤＤレベル昇圧回路１４ａによる機能の提供を受ける一般ブロックの数に応じて、ＶＤＤレベル昇圧回路１４ａの数も増加すればよい。第２の実施形態においても、特殊ブロックによる機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在することが好ましいが、これに限定されるものではない。また、ＶＤＤレベル昇圧回路１４ａに含まれるトランジスタのＷサイズを大きくすることによって、電源電位を安定的に供給することも可能である。
【０１０６】
以下、一般ブロックにおける電源端子ＶＤＤとＶＤＤレベル昇圧回路１４ａとの接続について、具体的に例示説明する。
【０１０７】
図１３は、一般ブロックＡに含まれるロウデコーダ５及びロウドライバ６の一部を示す回路図である。図１３において、図５に示す部分と同様の部分については、同一の参照符号を付し説明を省略する。図１３に示すように、第２の実施形態では、電源端子ＶＤＤに、ＶＤＤレベル昇圧回路１４ａから提供される電源電位ＶＤＤ２が接続されている。これにより、電源電位の昇圧が行われる。ロウデコーダ５及びロウドライバ６の電源電位を昇圧することによって、高速動作が可能となる。
【０１０８】
図１４は、一般ブロックＢに含まれるメモリセル７の一例を示す回路図である。図１４において、図６に示す部分と同様の部分については、同一の参照符号を付し説明を省略する。図１４に示すように、第２の実施形態では、電源端子ＶＤＤに、ＶＤＤレベル昇圧回路１４ａから提供される電源電位ＶＤＤ２が接続されている。これにより、電源電位の昇圧が行われる。メモリセル７の電源電位を昇圧することによって、高速動作が可能となる。
【０１０９】
図１５は、一般ブロックＥに含まれるライトコントローラ１０及びカラムセレクタ９の一部を示す回路図である。図１５において、図７に示す部分と同様の部分については、同一の参照符号を付し説明を省略する。図１５に示すように、第２の実施形態では、ライトコントローラ１０における電源端子ＶＤＤに、ＶＤＤレベル昇圧回路１４ａから提供される電源電位ＶＤＤ２が接続されている。これにより、電源電位の昇圧が行われる。なお、図示されていないが、カラムセレクタ９における電源端子ＶＤＤにも、同様に、ＶＤＤレベル昇圧回路１４ａから提供される電源電位ＶＤＤ２が接続されている。ライトコントローラ１０及びカラムセレクタ９の電源電位を昇圧することによって、高速動作が可能となる。
【０１１０】
第２の実施形態において、昇圧された電源電位ＶＤＤ２を適切に得るために、好ましくは、電源電位ＶＤＤ２をフィードバックループによって所望の電圧に安定させる手法がとられるとよい。図１６は、電源電位ＶＤＤ２を所望の電圧に安定させるための構成を示すブロック図である。図１６に示すように、電源電位ＶＤＤ２を所望の電圧に安定させるために、内部クロックジェネレータ２ａは、比較部６０１と、分周回路６０２とを含むとよい。
【０１１１】
ＶＤＤレベル昇圧回路１４ａから出力された電源電位ＶＤＤ２は、比較部６０１に入力される。比較部６０１は、基準電圧に基づいて、電源電位ＶＤＤ２がどの程度昇圧されたかを検出し、検出結果を分周回路６０２に入力する。分周回路６０２は、基準クロックの周波数を変更して、パルス信号である制御信号ＶＵＣＫを出力する。分周回路６０２は、比較部６０１からの検出結果に基づいて、制御信号ＶＵＣＫの周期を調整する。電源電位ＶＤＤ２が所望の電圧よりも低いのであれば、分周回路６０２は、制御信号ＶＵＣＫの周期を短くする。一方、電源電位ＶＤＤ２が所望の電圧よりも高いのであれば、分周回路６０２は、制御信号ＶＵＣＫの周期を長くする。このフィードバックループにより、電源電位ＶＤＤ２が所望の電圧に安定するように、内部クロックジェネレータ２ａは、制御信号ＶＵＣＫを出力することができる。
【０１１２】
このように、第２の実施形態によれば、予め定められた配置規則にしたがって一般ブロックを配置した場合に生じるデッドスペースである一般ブロックＣと一般ブロックＥとに囲まれたデッドスペース内に、ＶＤＤレベル昇圧回路１４ａを設ける。したがって、回路規模は増大しない。よって、回路規模を増大させることなく、特殊機能であるＶＤＤレベル昇圧を提供することができる。
【０１１３】
なお、第２の実施形態においても、第１の実施形態と同様の変形が考えられる。
【０１１４】
（第３の実施形態）
図１７は、本発明の第３の実施形態に係るコンパイラブルメモリマクロ１ｂの機能的構成を示すブロック図である。図１７において、第１の実施形態と同様の部分については、同一の符号を付し、説明を省略する。第３の実施形態に係るコンパイラブルメモリマクロ１ｂでは、デッドスペースＤＳに、特殊ブロックとして、ＶＤＤ／２レベル発生回路１４ｂが配置されている。
【０１１５】
ＶＤＤ／２レベル発生回路１４ｂは、ビット線ＤＴ，ＤＢ用のプリチャージ電位を発生するためのプリチャージ電位発生回路である。ＶＤＤ／２レベル発生回路１４ｂが発生するプリチャージ電位は、電源電位よりも低い。ここでは、プリチャージ電位は、電源電位ＶＤＤの１／２であるＶＤＤ／２であるとする。
【０１１６】
図１７に示すように、ＶＤＤ／２レベル発生回路１４ｂからは、ＶＤＤ／２配線が伸びている。当該ＶＤＤ／２配線は、一般ブロックＥ内のプリチャージ回路８に接続されている。当該接続は、メッシュ配線によって実現されていてもよいし、一般ブロックＥ内に存在するＶＤＤ配線の一部を流用してもよい。
【０１１７】
ＶＤＤ／２レベル発生回路１４ｂは、内部クロックジェネレータ２ｂからの制御信号ＣＳに基づいて、プリチャージ電位を発生する。内部クロックジェネレータ２ｂは、ビット線のプリチャージ時に、プリチャージ電位が発生するように、制御信号ＣＳを出力する。プリチャージ回路８は、プリチャージ電位ＶＤＤ／２を利用して、ビット線ＤＴ，ＤＢをプリチャージする。プリチャージ電位をＶＤＤ／２付近とすることによって、メモリセル７内のフリップフロップに蓄えられた電荷からビット線ＤＴ，ＤＢ間の電位差を高速に拡大することができるので、メモリセル７の高速読み出しが可能となる。
【０１１８】
図１８は、ＶＤＤ／２レベル発生回路１４ｂの構成を示す回路図である。ＶＤＤ／２レベル発生回路１４ｂは、抵抗７０１，７０６と、ＰＭＯＳトランジスタ７０２，７０４，７０８と、ＮＭＯＳトランジスタ７０３，７０５，７０７とを含む。ＰＭＯＳトランジスタ７０２のソースは、抵抗７０１を介して、電源電位ＶＤＤに接続される。ＰＭＯＳトランジスタ７０２のドレインは、ＮＭＯＳトランジスタ７０３のドレイン及びゲートと接続される。ＮＭＯＳトランジスタ７０３のソースは、ＰＭＯＳトランジスタ７０４のソースと接続される。ＮＭＯＳトランジスタ７０３のゲートとＮＭＯＳトランジスタ７０７のゲートとが接続される。ＮＭＯＳトランジスタ７０７のドレインは、電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタ７０７のソースとＰＭＯＳトランジスタ７０８のソースとは、ＰＭＯＳトランジスタ７０２のゲート及びＮＭＯＳトランジスタ７０６のゲートと接続される。この接続点が、プリチャージ電位ＶＤＤ／２となる。ＰＭＯＳトランジスタ７０４のゲートは、ＰＭＯＳトランジスタ７０８のゲート及びＰＭＯＳトランジスタ７０４のドレインと接続される。ＰＭＯＳトランジスタ７０４のドレインは、ＮＭＯＳトランジスタ７０５のドレインと接続される。ＮＭＯＳトランジスタ７０５のソースは、抵抗７０６を介して、ソース電位ＶＳＳと接続される。ＰＭＯＳトランジスタ７０８のドレインは、ソース電位ＶＳＳと接続される。
【０１１９】
ＮＭＯＳトランジスタ７０７及びＰＭＯＳトランジスタ７０８によって、分圧が行われ、ＶＤＤ／２が得られる。ＶＤＤ／２が変動しようとすれば、ＰＭＯＳトランジスタ７０２及びＮＭＯＳトランジスタ７０３又はＰＭＯＳトランジスタ７０４及びＮＭＯＳトランジスタ７０５によって、ＮＭＯＳトランジスタ７０７又はＰＭＯＳトランジスタ７０８のどちらかがオン状態となるので、ＶＤＤ／２の変動が抑えられることとなる。これにより、ＶＤＤ／２が安定的に供給される。
【０１２０】
図１８では、ＶＤＤ／２レベル発生回路１４ｂが１つの場合を例示したが、ＶＤＤ／２レベル発生回路１４ｂの数は、これに限られるものではない。ビット線のプリチャージ電位を安定させるためにも、ＶＤＤ／２レベル発生回路１４ｂによる機能の提供を受ける一般ブロックＥの数に応じて、ＶＤＤ／２レベル発生回路１４ｂの数も増加すればよい。第３の実施形態においても、特殊ブロックによる機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在することが好ましいが、これに限定されるものではない。また、ＶＤＤ／２レベル昇圧回路１４ｂに含まれるトランジスタのＷサイズを大きくすることによって、ＶＤＤ／２を安定的に供給することも可能である。
【０１２１】
このように、第３の実施形態によれば、予め定められた配置規則にしたがって一般ブロックを配置した場合に生じるデッドスペースである一般ブロックＣと一般ブロックＥとに囲まれたデッドスペース内に、ＶＤＤ／２レベル発生回路１４ｂを設ける。したがって、回路規模は増大しない。よって、回路規模を増大させることなく、特殊機能であるプリチャージ電位の降圧を提供することができる。
【０１２２】
なお、第３の実施形態においても、第１の実施形態と同様の変形が考えられる。
【０１２３】
（第４の実施形態）
図１９Ａは、本発明の第４の実施形態に係るコンパイラブルメモリマクロ１ｃの配置構成を示す図である。第４の実施形態では、第１〜第３の実施形態と異なり、デッドスペースＤＳ以外のデッドスペースについて説明する。
【０１２４】
第１〜第３の実施形態におけるコンパイラブルメモリマクロでは、一般ブロックＣと一般ブロックＥとに囲まれた領域にデッドスペースＤＳが存在することとした。デッドスペースＤＳ以外にも、一般ブロックＡ内に、デッドスペースが存在する場合がある。ＳＲＡＭマクロにおいて、ワード線との関係上、一般ブロックＡの縦方向の高さは、ビットセル７の高さに依存することとなる。たとえば、図１９Ａでは、一般ブロックＢが４ブロック存在する毎に、一般ブロックＡを配置することとしている。しかし、一般ブロックＡのＹ方向のサイズが一般ブロックＢ（ビットセル７  ４つ分）のＹ方向のサイズよりも小さい場合、または、一般ブロックＡのＸ方向のサイズが一般ブロックＤのＸ方向のサイズよりも小さい場合は、一般ブロックＡ内にデッドスペースＤＳ１，ＤＳ２ができる場合がある。
【０１２５】
第４の実施形態では、一般ブロックＡ内に存在するデッドスペースＤＳ１，ＤＳ２に特殊ブロックを配置することとする。用いられる特殊ブロックは、第１〜第３の実施形態で用いたいずれの特殊ブロックであってもよい。また、特殊ブロックから一般ブロックへの配線も、メタル層の配線によって、第１〜第３の実施形態と同様に実現される。
【０１２６】
デッドスペースＤＳだけでは足らない場合に、デットスペースＤＳ１，ＤＳ２を用いても良いし、デッドスペースＤＳ１，ＤＳ２だけを用いても良い。
【０１２７】
図１９Ｂは、第４の実施形態における他の配置構成を示す図である。コンパイラブルメモリマクロ１ｄ内の一般ブロックＡに存在するデッドスペースＤＳ１，ＤＳ２は、隣り合う一般ブロックＡ同士で向かい合うように、一般ブロックＡが反転して配置されているとよい。これにより、デッドスペースＤＳ１，ＤＳ２に特殊ブロックを配置して、特殊ブロックのレイアウト効率を高めることができる。
【０１２８】
このように、第４の実施形態においても、予め定められた配置規則に従って一般ブロックを配置した場合に生じるデッドスペースを利用しているので、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロが提供されることとなる。
【０１２９】
（第５の実施形態）
図２０Ａは、本発明の第５の実施形態に係るコンパイラブルメモリマクロ１ｅの配置構成を示す図である。第５の実施形態では、第１〜第３の実施形態と異なり、デッドスペースＤＳ以外のデッドスペースについて説明する。
【０１３０】
第１〜第３の実施形態におけるコンパイラブルメモリマクロでは、一般ブロックＣと一般ブロックＥとに囲まれた領域にデッドスペースＤＳが存在することとした。デッドスペースＤＳ以外にも、一般ブロックＥ内に、デッドスペースが存在する場合がある。ＳＲＡＭマクロにおいて、ビット線との関係上、一般ブロックＥの横方向の幅は、ビットセル７の幅に依存することとなる。たとえば、図２０Ａでは、一般ブロックＢが２ブロック存在する毎に、一般ブロックＥを配置することとしている。しかし、一般ブロックＥのＸ方向のサイズが一般ブロックＢ（ビットセル７  ２つ分）のＸ方向のサイズよりも小さい場合、または、一般ブロックＥのＹ方向のサイズが一般ブロックＤのＹ方向のサイズよりも小さい場合は、一般ブロックＥ内にデッドスペースＤＳ３，ＤＳ４，ＤＳ５ができる場合がある。
【０１３１】
第５の実施形態では、一般ブロックＥ内に存在するデッドスペースに特殊ブロックを配置することとする。用いられる特殊ブロックは、第１〜第３の実施形態で用いたいずれの特殊ブロックであってもよい。また、特殊ブロックから一般ブロックへの配線も、メタル層の配線によって、第１〜第３の実施形態と同様に実現される。
【０１３２】
デッドスペースＤＳだけでは足らない場合に、デットスペースＤＳ３，ＤＳ４，ＤＳ５を用いても良いし、デッドスペースＤＳ３，ＤＳ４，ＤＳ５だけを用いても良い。
【０１３３】
図２０Ｂは、第５の実施形態における他の配置構成を示す図である。コンパイラブルメモリマクロ１ｆ内の一般ブロックＥに存在するデッドスペースＤＳ３，ＤＳ４は、隣り合う一般ブロックＥ同士で向かい合うように、一般ブロックＥが反転して配置されているとよい。これにより、デッドスペースＤＳ３，ＤＳ４に特殊ブロックを配置して、特殊ブロックのレイアウト効率を高めることができる。
【０１３４】
このように、第５の実施形態においても、予め定められた配置規則に従って一般ブロックを配置した場合に生じるデッドスペースを利用しているので、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロが提供されることとなる。
【０１３５】
（第６の実施形態）
図２１Ａは、本発明の第６の実施形態に係るコンパイラブルメモリマクロ１ｇの配置構成を示す図である。第６の実施形態では、第１〜第３の実施形態と異なり、デッドスペースＤＳ以外のデッドスペースについて説明する。
【０１３６】
デッドスペースＤＳ１，ＤＳ２は、一般ブロックＡの中に存在する。デッドスペースＤＳ１，ＤＳ２として、最低、ＭＯＳトランジスタ１個分の大きさがあればよい。なお、ＭＯＳトランジスタの最小サイズは、用いる製造ルールに依存する。デッドスペースＤＳ１，ＤＳ２には、少なくともＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタが含まれる。第６の実施形態では、複数存在するデッドスペースを用い、当該複数のデッドスペースにそれぞれ配置された回路の集まりによって、特殊ブロックによる機能を実現する。たとえば、第１の実施形態に示したようなＶＳＳレベル昇圧回路１４におけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、各デッドスペースＤＳ１，ＤＳ２に配置される。デッドスペースＤＳ１，ＤＳ２の大きさによっては、一個のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタが一個のデッドスペースＤＳ１又はＤＳ２に配置されている場合があれば、複数のＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタが一個のデッドスペースＤＳ１又はＤＳ２に配置されている場合がある。図３に示したように、ＶＳＳレベル昇圧回路１４に共通に接続されている配線は、ＨＢＥ，ＶＢＢ及びＶＳＳである。ＶＢＢ及びＶＳＳは、メッシュ配線によって構成されている。ＨＢＥのための制御線は、電源配線以外の配線として構成される。ＨＢＥのための制御線は、各ＭＯＳトランジスタのゲートに接続されればよい。したがって、ＨＢＥのための制御線は、たとえばメッシュ配線を用いることによって、簡易に構成できる。
【０１３７】
図２１Ｂ及び図２１Ｃは、ＨＢＥのための制御線のメッシュ配線例を示す図である。図２１Ｂでは、ＨＢＥのための制御線をＶＢＢ，ＶＳＳ，ＶＤＤのための縦ストライプと同一の層に配線し、さらに、ＨＢＥのための制御線をＶＢＢ，ＶＳＳ，ＶＤＤのための横ストライプと同一の層に配線した例が示されている。なお、ＨＢＥのための各制御線には、共通の制御信号ＨＢＥが入力される。図２１Ｃでは、ＨＢＥのための制御線をＶＢＢ，ＶＳＳ，ＶＤＤのための縦ストライプと同一の層に配線しつつ、当該層から横ストライプを一部形成して、デッドスペースＤＳ１上に配線している。各デッドスペースＤＳ１には、ＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタが配置されており、各ゲートと当該制御線とが、電気的に接続される。なお、図２１Ｂ及び図２１Ｃに示す配線の例は、あくまでも一例であって、本発明を限定するものではない。たとえば、ＨＢＥのための制御線を主に、横ストライプによって形成してもよいし、折れ曲がった配線によって当該制御線を形成してもよい。
【０１３８】
このように、図３に示すＶＳＳレベル昇圧回路１４を用いれば、簡易な構成の制御線を用いて、ＶＳＳレベル昇圧を実現することができる。
【０１３９】
なお、第２又は第３の実施形態に示した特殊ブロックも、複数のデッドスペースに配置された回路を集めることによって実現することができる。たとえば、配線はやや複雑になるが、図１２に示すＶＤＤレベル昇圧回路１４ａについて、各ＭＯＳトランジスタやポンピング容量を、複数のデッドスペースに配置して、各ＭＯＳトランジスタを接続して、特殊ブロックを実現してもよい。また、実現性の高い構成として、ある程度の大きさのデッドスペースが確保されるのであれば、図１２に示すＶＤＤレベル昇圧回路１４ａを一つのデッドスペースに配置し、他のデッドスペースに他のＶＤＤレベル昇圧回路１４ａを配置して、ＶＵＣＫのための制御線を図２１Ｂや図２１Ｃと同様にして、構成することによっても特殊ブロックを実現することができる。
【０１４０】
また、配線はやや複雑になるが、図１８に示すＶＤＤ／２レベル発生回路１４ｂについても、各ＭＯＳトランジスタを、複数のデッドスペースに配置して、各ＭＯＳトランジスタを接続して、特殊ブロックを実現してもよい。また、実現性の高い構成として、ある程度の大きさのデッドスペースが確保されるのであれば、図１８に示すＶＤＤ／２レベル発生回路１４ｂを一つのデッドスペースに配置し、他のデッドスペースに他のＶＤＤ／２レベル発生回路１４ｂを配置して、ＣＳのための制御線を図２１Ｂや図２１Ｃと同様にして、構成することによっても特殊ブロックを実現することができる。
【０１４１】
このように、複数のデッドスペースにそれぞれ配置された回路の集まりによって、特殊ブロックによる機能を実現してもよい。
【０１４２】
特に、ＶＳＳレベル昇圧回路１４を特殊ブロックとして実現する場合、デッドスペースの最小の大きさは、ＭＯＳトランジスタ一個分であればよい。ＭＯＳトランジスタ一個分程度の大きさのデッドスペースは、従来、デッドスペースとは認識されない程小さいものである。このような極小のデッドスペースでも有効に活用して、機能を追加したコンパイラブルメモリマクロが提供される点が、本発明の一特徴である。したがって、ＶＳＳレベル昇圧回路１４は、デッドスペースの数や面積に極力依存することなく構成することができる。各ＭＯＳトランジスタへの接続が並列であるので、メッシュ配線を用いた制御線によって、ＶＳＳレベル昇圧回路１４を実現することができる。たとえば、一般ブロックＡに存在するデッドスペースは、面積が極小であることが多く、数カ所〜数十カ所存在する。したがって、一般ブロックＡに存在するデッドスペースを用いる場合、特に、一つのデッドスペースで、適切にＶＳＳレベルを昇圧させることが可能なＶＳＳレベル昇圧回路１４を構成するのが困難である場合があるので、複数のデッドスペースに各ＭＯＳトランジスタを配置して、制御線で各ＭＯＳトランジスタを接続して、特殊ブロックを実現するとよい。また、一般ブロックＣとＥとに囲まれたデッドスペースＤＳは、ある程度の大きさを有する場合が多い。デッドスペースＤＳを用いる場合は、一つのデッドスペースＤＳにＶＳＳレベル昇圧回路１４を構成して、特殊ブロックを実現することができる。なお、言うまでもなく、複数のデッドスペースＤＳを用いて、ＶＳＳレベル昇圧回路１４を構成してもよい。
【０１４３】
なお、図２１Ａでは、一般ブロックＡに複数のデッドスペースが存在するとしたが、一般ブロックＢ，Ｃ，Ｄ，ＥやＣとＥの間など、いかなる場所のデッドスペースであったとしても、第６の実施形態に示す構成を用いて、特殊ブロックを実現することが可能となる。
【０１４４】
なお、第１〜第６の実施形態において、複数種類の特殊ブロックが組み合わされて用いられても良い。たとえば、ＶＳＳ昇圧機能とＶＤＤ昇圧機能、ＶＳＳ昇圧機能とプリチャージ電位降圧機能、ＶＤＤ昇圧機能とプリチャージ電位降圧機能といったように、あらゆる組み合わせが考えられる。当然、３つの機能を組み合わせても良い。
【０１４５】
第１〜第６の実施形態に係るコンパイラブルメモリマクロを用いて、半導体記憶回路を実現することができる。また、第１〜第６の実施形態に係るコンパイラブルメモリマクロを用いて、半導体集積回路を実現することができる。第１〜第６の実施形態で示した半導体記憶回路の構成方法は、自動的又は半自動的にソフトウエア的に実行されても良い。ソフトウエア的に実行する場合、コンパイラブルメモリマクロを構成するためのメモリコンパイラに、デッドスペースの位置と、用いる特殊ブロックとを指定して、半導体記憶回路が設計されるようにしてもよい。当然、設計者が、コンパイラブルメモリマクロに存在するデッドスペースに、特殊ブロックを配置して、半導体記憶回路を構成してもよいことは言うまでもない。
【０１４６】
第１〜第６の実施形態では、ＳＲＡＭについて説明したが、本発明は、ＳＲＡＭに限定されるものではなく、あらゆる方式のコンパイラブルメモリマクロに利用可能である。たとえば、ＤＲＡＭを用いる場合、一般ブロックとして、パイプライン処理を行うための論理回路、レジスタ、入出力切替回路、リフレッシュ動作を行うための制御回路、タイマーなどの機能ブロックが追加されることとなる。ＤＲＡＭによるコンパイラブルメモリマクロであっても、一般ブロックの配置規則は予め決められているので、当該配置規則にしたがって、一般ブロックを配置した場合に生じるデッドスペースに、特殊ブロックを配置すればよい。
【０１４７】
また、特殊ブロックの種類は、第１〜第３の実施形態に示したものに限られない。本発明においては、一般ブロックが提供する基本的機能とは異なる特殊機能を特殊ブロックが提供し、当該特殊ブロックがデッドスペースに配置さえされればよい。たとえば、２入力ＮＡＮＤなどの基本的な回路を組み合わせることによって、特殊ブロックを実現してもよい。
【０１４８】
以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
【産業上の利用可能性】
【０１４９】
本発明に係るコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法は、記憶機能を提供する発明であり、あらゆる産業分野において有用である。
【図面の簡単な説明】
【０１５０】
【図１】本発明の第１の実施形態に係るコンパイラブルメモリマクロ１の配置構成を示す図
【図２】コンパイラブルメモリマクロ１の機能的構成を示すブロック図
【図３】特殊ブロックに含まれるＶＳＳレベル昇圧回路１４と一般ブロックに含まれるＮＭＯＳトランジスタ１０１との一般的な接続関係を示す図
【図４】ＶＳＳレベル昇圧回路１４の動作を説明するための図
【図５】一般ブロックＡに含まれるロウデコーダ５及びロウドライバ６の一部を示す回路図
【図６】一般ブロックＢに含まれるメモリセル７の一例を示す回路図
【図７】一般ブロックＥに含まれるライトコントローラ１０及びカラムセレクタ９の一部を示す回路図
【図８】記憶容量を増大するために、一般ブロックの規模が増加したときのブロック配置を示す図
【図９】本発明の第２の実施形態に係るコンパイラブルメモリマクロ１ａの機能的構成を示すブロック図
【図１０】特殊ブロックに含まれるＶＤＤレベル昇圧回路１４ａの構成を示す回路図
【図１１】ＶＤＤレベル昇圧回路１４ａの動作を示すタイミングチャート
【図１２】特殊ブロックに含まれるＶＤＤレベル昇圧回路１４ａと一般ブロックに含まれるトランジスタとの一般的な接続関係を示す図
【図１３】一般ブロックＡに含まれるロウデコーダ５及びロウドライバ６の一部を示す回路図
【図１４】一般ブロックＢに含まれるメモリセル７の一例を示す回路図
【図１５】一般ブロックＥに含まれるライトコントローラ１０及びカラムセレクタ９の一部を示す回路図
【図１６】電源電位ＶＤＤ２を所望の電圧に安定させるための構成を示すブロック図
【図１７】本発明の第３の実施形態に係るコンパイラブルメモリマクロ１ｂの機能的構成を示すブロック図
【図１８】ＶＤＤ／２レベル発生回路１４ｂの構成を示す回路図
【図１９Ａ】本発明の第４の実施形態に係るコンパイラブルメモリマクロ１ｃの配置構成を示す図
【図１９Ｂ】第４の実施形態における他の配置構成を示す図
【図２０Ａ】本発明の第５の実施形態に係るコンパイラブルメモリマクロ１ｅの配置構成を示す図
【図２０Ｂ】第５の実施形態における他の配置構成を示す図
【図２１Ａ】本発明の第６の実施形態に係るコンパイラブルメモリマクロ１ｇの配置構成を示す図
【図２１Ｂ】ＨＢＥのための制御線のメッシュ配線例を示す図
【図２１Ｃ】ＨＢＥのための制御線のメッシュ配線例を示す図
【図２２】ＳＲＡＭ等の従来のメモリマクロ９００の機能的構成の一例を示すブロック図
【符号の説明】
【０１５１】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ  コンパイラブルメモリマクロ
２，２ａ，２ｂ  内部クロックジェネレータ
３  アドレスバッファ
４  アドレスデコーダ
５  ロウデコーダ
６  ロウドライバ
７  メモリセル
８  プリチャージ回路
９  カラムセレクタ
１０  ライトコントローラ
１１  センスアンプ
１２  ライトバッファ
１３  データＩ／Ｏ部
１４  ＶＳＳレベル昇圧回路
１４ａ  ＶＤＤレベル昇圧回路
１４ｂ  ＶＤＤ／２レベル発生回路
６０１  比較部
６０２  分周回路
ＤＳ，ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４，ＤＳ５  デッドスペース
【図１】
2009081418.tif 000003
【図２】
2009081418.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009081418.tif 000018
【図１７】
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【図１８】
2009081418.tif 000020
【図１９Ａ】
2009081418.tif 000021
【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
2009081418.tif 000025
【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【手続補正書】
【提出日】平成21年2月23日(2009.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、
半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現されることを特徴とする、コンパイラブルメモリマクロ。
【請求項２】
前記デッドスペースは、複数存在し、
前記特殊ブロックによる機能は、前記複数のデッドスペースにそれぞれ配置された回路の集まりによって実現されることを特徴とする、請求項１に記載のコンパイラブルメモリマクロ。
【請求項３】
各前記デッドスペースに配置される回路は、少なくともＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタを含み、
各前記ＮＭＯＳトランジスタ及び／又は各前記ＰＭＯＳトランジスタは、制御線で接続されていることを特徴とする、請求項２に記載のコンパイラブルメモリマクロ。
【請求項４】
各前記ＮＭＯＳトランジスタ及び／又は各前記ＰＭＯＳトランジスタへの電源配線は、ソース電位ＶＳＳ、電源電位ＶＤＤ及び基盤電位ＶＢＢの３系統であってメッシュ構造となっており、
前記制御線は、前記電源配線以外のメッシュ配線であることを特徴とする、請求項３に記載のコンパイラブルメモリマクロ。
【請求項５】
利用可能な前記デッドスペースの最小の大きさは、ＭＯＳトランジスタ１個分の大きさであることを特徴とする、請求項３に記載のコンパイラブルメモリマクロ。
【請求項６】
前記特殊ブロックは、少なくとも一種類の前記一般ブロック全てに前記基本的機能とは異なる機能を提供することを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項７】
前記特殊ブロックは、二種類以上の前記一般ブロック全てに前記基本的機能とは異なる機能を提供することを特徴とする、請求項６に記載のコンパイラブルメモリマクロ。
【請求項８】
前記特殊ブロックによる機能が提供される前記一般ブロックと前記特殊ブロックとは、メッシュ配線によって接続されていることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項９】
前記複数の一般ブロックは、
ワード線のドライバに関する第１の一般ブロックと、
メモリセルアレイに関する第２の一般ブロックと、
メモリセルアレイに電源を供給するための配線に関する第３の一般ブロックと、
メモリマクロ全体の動作を制御するための第４の一般ブロックと、
ビット線のドライバに関する第５の一般ブロックとを含み、
前記配置規則として、所定数の前記第２の一般ブロック毎に前記第３の一般ブロックが配置されるという規則を用いた場合、前記第３の一般ブロックと前記第５の一般ブロックとに囲まれるデッドスペースに配置された回路によって前記特殊ブロックが実現されることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１０】
前記複数の一般ブロックは、ワード線のドライバに関する第１の一般ブロックを含み、
前記特殊ブロックは、前記第１の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１１】
隣り合う二つの前記第１の一般ブロックに存在するデッドスペースが向かい合うように、前記第１の一般ブロックは配置されており、
前記特殊ブロックは、隣り合う二つの前記第１の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１０に記載のコンパイラブルメモリマクロ。
【請求項１２】
前記複数の一般ブロックは、ビット線のドライバに関する第５の一般ブロックを含み、
前記特殊ブロックは、前記第５の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１３】
隣り合う二つの前記第５の一般ブロックに存在するデッドスペースが向かい合うように、前記第５の一般ブロックは配置されており、
前記特殊ブロックは、隣り合う二つの前記第５の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項１２に記載のコンパイラブルメモリマクロ。
【請求項１４】
前記特殊ブロックによる機能の提供を受ける一般ブロックと前記特殊ブロックとは、一定の割合で存在することを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１５】
前記特殊ブロックは、ＮＭＯＳトランジスタのソース電位を基盤電位よりも高くするためのＶＳＳレベル昇圧回路を含み、
前記特殊ブロックに接続される前記一般ブロックに含まれるＮＭＯＳトランジスタのソースの電位は、前記ＶＳＳレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１６】
前記特殊ブロックに接続される前記一般ブロックは、ＳＲＡＭのメモリセルアレイに関する機能ブロックであり、
当該機能ブロック内のフリップフロップに含まれるＮＭＯＳトランジスタのソースの電位は、前記ＶＳＳレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられることを特徴とする、請求項１５に記載のコンパイラブルメモリマクロ。
【請求項１７】
前記ＶＳＳレベル昇圧回路は、ＮＭＯＳトランジスタのソース及びＰＭＯＳトランジスタのドレインが基盤電位ＶＢＢに接続され、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートが制御線に接続され、ＮＭＯＳトランジスタのドレイン及びＰＭＯＳトランジスタのソースがソース電位ＶＳＳに接続された単位回路が１以上接続されることによって実現されることを特徴とする、請求項１５に記載のコンパイラブルメモリマクロ。
【請求項１８】
前記特殊ブロックは、電源電位を昇圧するためのＶＤＤレベル昇圧回路を含み、
前記特殊ブロックに接続される前記一般ブロックに含まれる電源端子は、前記ＶＤＤレベル昇圧回路によって昇圧された電源電位に接続されていることを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項１９】
前記特殊ブロックに接続される前記一般ブロックは、ビット線のプリチャージ電位を印加するプリチャージ回路を含み、
前記特殊ブロックは、電源電位よりも低い前記ビット線用のプリチャージ電位を発生するプリチャージ電位発生回路を含み、
前記プリチャージ回路は、前記プリチャージ電位発生回路が発生したプリチャージ電位を前記ビット線に印加することを特徴とする、請求項１〜５のいずれかに記載のコンパイラブルメモリマクロ。
【請求項２０】
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路であって、
最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現されることを特徴とする、半導体記憶回路。
【請求項２１】
半導体記憶回路を備える半導体集積回路であって、
前記半導体記憶回路は、
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供しており、
最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックとを含み、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現されることを特徴とする、半導体集積回路。
【請求項２２】
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路の構成方法であって、
最低限必要な複数の基本的機能を提供する複数の一般ブロックを配置するステップと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックを配置するステップとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックと配置するステップでは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、回路を配置することによって前記特殊ブロックを実現することを特徴とする、半導体記憶回路の構成方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
また、本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路であって、最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
また、本発明は、半導体記憶回路を備える半導体集積回路であって、半導体記憶回路は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供しており、最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックとを含み、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、配置された回路によって実現される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
また、本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路の構成方法であって、最低限必要な複数の基本的機能を提供する複数の一般ブロックを配置するステップと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能（スペアセルを提供するための機能を除く）を提供する特殊ブロックを配置するステップとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックと配置するステップでは、配置規則に従って複数の一般ブロックが配置された際に生じる１以上のデッドスペースに、回路を配置することによって特殊ブロックを実現する。