(57)【要約】【課題】ｅＤＲＡＭのＩ／Ｏ領域内の不良データ線を救済できる。【解決手段】本発明の例に関わる半導体記憶装置は、複数のバンクから構成されるメモリ領域１４と、データの入出力を行う入出力バッファ１６，１７とメモリ領域１４に隣接して配置され、データを保持するラッチ回路１２，１３から構成されるＩ／Ｏ領域と、メモリ領域１４とＩ／Ｏ領域とを接続する複数のデータ線ＷＤ，ＲＤと、複数のデータ線ＷＤ，ＲＤのうち、不良のデータ線を隣接のデータ線と置き換えるデータ線シフトリダンダンシ回路１とを具備し、データ線シフトリダンダンシ回路１は、ラッチ回路１２，１３と入出力バッファ１６，１７の間に配置されることを備える。【選択図】図１
2009104711.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクから構成されるメモリ領域と、
データの入出力を行う入出力バッファと前記メモリ領域に隣接して配置され前記データを保持するラッチ回路から構成されるＩ／Ｏ領域と、
前記メモリ領域とＩ／Ｏ領域とを接続する複数のデータ線と、
前記複数のデータ線のうち、不良のデータ線を隣接のデータ線と置き換えるデータ線シフトリダンダンシ回路とを具備し、
前記データ線シフトリダンダンシ回路は、前記ラッチ回路と前記入出力バッファの間に配置されることを特徴とする半導体メモリ。
【請求項２】
複数のバンクから構成されるメモリ領域と、
データの入出力を行う入出力バッファと前記メモリ領域に隣接して配置され、データを保持するラッチ回路から構成されるＩ／Ｏ領域と、
前記メモリ領域とＩ／Ｏ領域とを接続する複数のデータ線と、
前記複数のデータ線のうち、不良のデータ線を隣接のデータ線と置き換えるデータ線シフトリダンダンシ回路とを具備し、
前記入出力バッファは、外部からデータが入力される入力バッファと、前記メモリ領域から外部へデータの出力する出力バッファからなり、
前記データ線シフトリダンダンシ回路は、前記入力バッファと前記出力バッファとの間に配置されることを特徴とする半導体メモリ。
【請求項３】
前記データ線シフトリダンダンシ回路は、書き込み動作時と読み出し動作時で、異なる同期クロックに同期して、動作することを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
前記データ線シフトリダンダンシ回路は、レイテンシ回路を有し、書き込み動作時と、読み出し動作時とで、異なるレイテンシが確保されることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項５】
前記データ線シフトリダンダンシ回路は、前記メモリ領域内のバンク毎の救済アドレスを記憶するラッチ回路を有することを特徴とする請求項１又は２に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、例えば、ｅＤＲＡＭのリダンダンシ技術に関する。
【背景技術】
【０００２】
フラッシュメモリやＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリが、様々な電子機器に搭載されている。特に、ＤＲＡＭは、ＬＳＩと混載されたｅＤＲＡＭ（ｅｍｂｅｄｄｅｄ  ＤＲＡＭ）として、広く用いられている。
【０００３】
近年では、大容量化の要求を満たすためメモリセルの微細化が推し進められているが、それに伴う弊害として、不良セル及び不良データ線の発生が問題となっている。
【０００４】
それゆえ、不良セルを正常な冗長セルに置き換えるリダンダンシ技術の採用が不可欠となっている。ｅＤＲＡＭにおいては、不良データ線を隣接する正常なデータ線へとシフトして、不良データ線に接続されるメモリセルを救済するデータ線シフトリダンダンシ技術が採用されている。
【０００５】
ｅＤＲＡＭは、複数のバンク（サブマクロ）からなるメモリ領域（メモリマクロ）と、データの入出力を行うＩ／Ｏ領域を主な構成領域とし、メモリ領域とＩ／Ｏ領域とは、複数のグローバルデータ線によって接続され、データの入出力が行われる（例えば、特許文献１）。
【０００６】
それゆえ、ｅＤＲＡＭでは、メモリセルが微細化されると、グローバルデータ線及びその配線ピッチも微細化されるため、データ線不良は、メモリ領域だけではなく、Ｉ／Ｏ領域でも同時に生じる可能性がある。
【０００７】
しかし、通常のデータ線シフトリダンダンシ技術では、不良データ線の救済を行うデータ線シフトリダンダンシ回路は、隣接するバンク間或いはメモリ領域とＩ／Ｏ領域との間に配置され、メモリ領域内の不良の救済が主となっている。
【０００８】
したがって、これまでのデータ線シフトリダンダンシ技術では、メモリセル領域内の不良データ線は救済できるが、Ｉ／Ｏ領域内で発生した不良データ線は救済できない。
【特許文献１】特開２００６−２１６１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、Ｉ／Ｏ領域内の不良データ線を救済可能な半導体メモリを提供するものである。
【課題を解決するための手段】
【００１０】
本発明の例に関わる半導体メモリは、複数のバンクから構成されるメモリ領域と、データの入出力を行う入出力バッファと前記メモリ領域に隣接して配置され、前記データを保持するラッチ回路から構成されるＩ／Ｏ領域と、前記メモリ領域とＩ／Ｏ領域とを接続する複数のデータ線と、前記複数のデータ線のうち、不良のデータ線を隣接のデータ線と置き換えるデータ線シフトリダンダンシ回路とを具備し、前記データ線シフトリダンダンシ回路は、前記ラッチ回路と前記入出力バッファの間に配置されることを備える。
【００１１】
本発明の例に関わる半導体メモリは、複数のバンクから構成されるメモリ領域と、データの入出力を行う入出力バッファと、前記メモリ領域に隣接して配置され、前記データを保持するラッチ回路から構成されるＩ／Ｏ領域と、前記メモリ領域とＩ／Ｏ領域とを接続する複数のデータ線と、前記複数のデータ線のうち、不良のデータ線を隣接のデータ線と置き換えるデータ線シフトリダンダンシ回路とを具備し、前記入出力バッファは、外部から前記データが入力される入力バッファと、前記メモリ領域から外部へ前記データの出力する出力バッファからなり、前記データ線シフトリダンダンシ回路は、前記入力バッファと前記出力バッファとの間に配置されることを備える。
【発明の効果】
【００１２】
本発明によれば、Ｉ／Ｏ領域内の不良データ線を救済可能な半導体メモリを提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の実施形態は、ｅＤＲＡＭのデータ線シフトリダンダンシ技術において、データ線シフトリダンダンシ回路を、Ｉ／Ｏ領域内のラッチ回路と入出力バッファの間、或いは、バッファのうち、出力バッファと入力バッファとの間に配置することを特徴とする。
【００１５】
それにより、メモリ領域とシフトリダンダンシ回路の間に位置するラッチ回路及び入出力バッファにおいても、メモリ領域と同様に、スペアデータ線が設けられるスペア領域を確保できる。
【００１６】
それゆえ、メモリ領域と共通のデータ線シフトリダンダンシ回路により、Ｉ／Ｏ領域内の不良データ線を救済でき、ｅＤＲＡＭの製造歩留まりを向上できる。
【００１７】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００１８】
（１）  第１の実施形態  
（ａ）  基本構成  
図１は、第１の実施形態のｅＤＲＡＭの基本構成を示すブロック図である。
【００１９】
ｅＤＲＡＭは、メモリ領域とＩ／Ｏ領域とを主な構成要素とする。
【００２０】
メモリ領域とＩ／Ｏ領域は、カラム方向に延びる複数の書き込みグローバルデータ線ＷＤ及び読み出しグローバルデータ線ＲＤにより接続され、これらのデータ線によって外部とのデータの入出力が行われる。
【００２１】
Ｉ／Ｏ領域は、ｅＤＲＡＭ外部とメモリ領域間のデータの入出力を行う入出力バッファ１６，１７と、入出力データのラッチを行うラッチ回路１２，１３を主な構成回路とする。
【００２２】
出力バッファ（以下、ＤＯバッファ）１６は、メモリ領域からの読み出しデータを、ｅＤＲＡＭ外部へ出力する。また、入力バッファ（以下、ＤＩバッファ）１７は、ｅＤＲＡＭ外部からの書き込みデータを、ｅＤＲＡＭ内部へ入力する。
【００２３】
ラッチ回路１２，１３は、メモリ領域１４とバッファ１６，１７との間に配置される。読み出しデータラッチ回路（以下、ＲＤラッチ回路）１２は、メモリ領域から出力された読み出しデータをラッチする。また、書き込みデータラッチ回路（以下、ＷＤラッチ回路）１３は、ｅＤＲＡＭ外部から入力された書き込みデータをラッチする。
【００２４】
データ線シフトリダンダンシ回路１は、不良データ線が選択された際に、そのアドレスに基づいて、データ線のシフト状態をダイナミックに変化させ、不良データ線の救済を行う。
【００２５】
本実施形態においては、このデータ線シフトリダンダンシ回路１が、Ｉ／Ｏ領域内に設けられ、ラッチ回路１２，１３とＤＩ／Ｏバッファ１６，１７との間に配置される。
【００２６】
そのため、本実施形態のｅＤＲＡＭでは、ｅＤＲＡＭ内でロウ方向（ワード線方向）に分割されて配置されるスペア領域１９を、メモリ領域１４だけでなく、メモリ領域１４とデータ線シフトリダンダンシ回路１の間に配置されているラッチ回路１２，１３にも、設けることができる。
【００２７】
それゆえ、メモリ領域と共通のシフトリダンダンシ回路によって、Ｉ／Ｏ領域内のラッチ回路１２，１３内のデータ線不良を救済できる。
【００２８】
したがって、本実施形態によれば、ｅＤＲＡＭの製造歩留まりを向上できる。
【００２９】
図１に示すようなｅＤＲＡＭにおいては、その外部とデータの入出力を行う回路は、データのｔＳＥＴ、ｔＨＯＬＤ或いはｔＡＣといったスペック（有効最小時間）を満たす必要から、外部からの入力クロックと入力回路又は出力回路の同期クロックまでの遅延時間が、メモリ領域を制御する同期クロックとは異なる場合が多い。よって、ｅＤＲＡＭ内には、遅延時間の異なる複数の同期クロックが混在することとなる。
【００３０】
また、データ線シフトリダンダンシ回路１から出力されるデータ（シフトデータ）は、ｅＤＲＡＭの高速動作の実現のため、本実施形態のように、ラッチ回路で一度ラッチされることが望ましい。
【００３１】
それゆえ、本実施形態のように、データ線シフトリダンダンシ回路１が、ＷＤラッチ回路１３とＤＯバッファ１６の間に設けられる場合、書き込み時と読み出し時とで、データ線シフトリダンダンシ回路１の同期クロックが異なることが要求される。
【００３２】
即ち、ＷＤラッチ回路１３とＤＯバッファ１６は、入力クロックからの遅延時間の異なるクロックに同期するため、データ線シフトリダンダンシ回路１は、書き込み動作時には、メモリ領域１４のクロック位相に同期し、読み出し動作時には、ＤＯバッファ１６のクロック位相に同期して、動作する必要がある。
【００３３】
また、ｅＤＲＡＭにおいて、書き込み時及び読み出し時のレイテンシは、ＤＲＡＭの動作を特徴付ける重要なスペックの１つである。特に、読み出し動作時において、アクティブコマンド入力からグローバルデータ線へのデータ読み出しまでのサイクル数は、所定のリードレイテンシを満たすように設計されている。
【００３４】
本実施形態においては、書き込み時及び読み出し時のレイテンシも異なるため、外部から入力されるバンクアドレスの保持サイクルも、データ線シフトリダンダンシ回路１内で、それぞれ個別に制御されることが要求される。
【００３５】
以下では、図２を用いて、上記の２つの要求を満たすことができるデータ線シフトリダンダンシ回路について、説明する。
【００３６】
図２は、本実施形態に用いるデータ線シフトリダンダンシ回路１の基本構成を示すブロック図である。
【００３７】
データ線シフトリダンダンシ回路１は、データ線に、不良データ線のアドレス（以下、救済アドレスと呼ぶ）ＺＡを割り付ける。
【００３８】
そして、データ線シフトリダンダンシ回路１は、選択されたデータ線が不良の場合、救済アドレスＺＡに基づき、その不良データ線を境界として、選択されたアドレスよりも大きい或いは小さいアドレスの複数のデータ線を、右側或いは左側に１つずつシフトさせ、不良データ線を救済する。
【００３９】
救済アドレスＺＡは、フューズデータ記憶回路２（以下、ＦＤ記憶回路）に記憶される。
【００４０】
書き込み動作時、書き込みバンクアドレスデコーダ（以下、ＷＢＡデコーダ）３は、外部から入力されるバンク選択アドレスをデコードし、書き込みバンクアドレスＷＢＡＮＫを生成する。
【００４１】
マルチプレクサ４は、入力された書き込みバンクアドレスＷＢＡＮＫに基づいて、ＦＤ記憶回路２内の不良データ線のアドレス情報を選択し、救済アドレスＺＡをプリデコーダ５に出力する。
【００４２】
プリデコーダ５は、救済アドレスＺＡをデコードした後、書き込みデータ線シフト回路９に出力する。
【００４３】
このアドレスに基づいて、書き込みデータ線シフト回路９は、不良データ線を隣接するデータ線にシフトさせて、置き換える。
【００４４】
そして、書き込みデータは、ラッチ回路１２を経由して、選択されたバンクへと書き込まれる。
【００４５】
また、読み出し動作時、読み出しバンクアドレスデコーダ（以下、ＲＢＡデコーダ）６は、外部からレイテンシ回路１１を経由して入力されるバンク選択アドレスをデコードし、読み出しバンクアドレスＲＢＡＮＫを生成する。
【００４６】
マルチプレクサ７は、読み出しバンクアドレスＲＢＡＮＫに基づいて、ＦＤ記憶回路２内の不良データ線のアドレス情報を選択し、救済アドレスＺＡを出力する。
【００４７】
プリデコーダ８は、救済アドレスＺＡをデコードした後、書き込みシフト回路９に出力する。
【００４８】
このアドレスに基づいて、書き込みシフト回路９は、不良データ線を隣接するデータ線にシフトさせて、置き換える。
【００４９】
そして、読み出しデータは、ラッチ回路１３を経由して、選択されたバンクから外部へと読み出される。
【００５０】
図２に示すデータ線シフトリダンダンシ回路１は、書き込みデータ線と読み出しデータ線とで異なるデコーダ及びシフトスイッチ回路を有している。
【００５１】
そのため、本実施形態のシフトリダンダンシ回路１は、メモリ領域とＩ／Ｏ領域とが異なる同期クロックで動作する場合、書き込み時と読み出し時とで、異なるクロックで同期させて制御できる。
【００５２】
さらに、各動作時のレイテンシが異なっている場合においても、デコーダ３，６に接続されるレイテンシ回路１１によって、バンクアドレスの保持サイクル数を個別に調整することができる。
【００５３】
また、本例のシフトリダンダンシ回路１は、書き込み時及び読み出し時の救済アドレスを個別にデコードできるので、書き込み動作と読み出し動作を同時に実行できる。
【００５４】
以下、上述の基本構成に基づいた実施例について、説明する。
【００５５】
（ｂ）実施例  
図３は、本実施の形態のｅＤＲＡＭを示すブロック図である。
【００５６】
メモリ領域（メモリマクロ）１４は、複数のバンク（サブマクロ）ＢＡＮＫ＜０＞〜ＢＡＮＫ＜ｉ＞から構成される。また、Ｉ／Ｏ領域は、ＤＩ／Ｏバッファ１６，１７、ＲＤラッチ回路１２、シフト書き込みデータアウトラッチ回路（ＷＤラッチ回路）１３、書き込みグローバル線ドライバ１５、データ線シフトリダンダンシ回路１から構成される。
【００５７】
メモリ領域１４内では、メインクロックＭＣＬＫを、複数の段数にツリー化されて接続された複数の遅延回路２４により、ツリークロックＴＣＬＫに変換し、これを同期クロックとしている。また、Ｉ／Ｏ領域内では、メインクロックＭＣＬＫを、遅延回路により、ＤＩ及びＤＯクロックＤＩＣＬＫ，ＤＯＣＬＫに変換し、これらのそれぞれをＤＩ／Ｏバッファ１６，１７の同期クロックとしている。
【００５８】
メモリ領域１４とＩ／Ｏ領域は、複数の書き込み及び読み出しグローバルデータ線ＷＤ＜０＞〜ＷＤ＜１２９＞，ＲＤ＜０＞〜ＲＤ＜１２９＞により、接続される。書き込みグローバルデータ線ＷＤ＜０＞〜ＷＤ＜１２９＞は、例えば、１３０本を１セットとし、そのうち、例えば、２本のグローバルデータ線が、スペア線となっている。また、読み出しデータ線ＲＤ＜０＞〜ＲＤ＜１２９＞も同様の構成となっている。スペアグローバルデータ線は、ｅＤＲＡＭ内でロウ方向に分割されて配置されるスペア領域１９内に設けられる。
【００５９】
書き込み及び読み出しグローバルデータ線ＷＤ＜０＞〜ＷＤ＜１２９＞，ＲＤ＜０＞〜ＲＤ＜１２９＞は、各バンクＢＡＮＫ＜０＞〜ＢＡＮＫ＜ｉ＞内にそれぞれ設けられる複数のローカルデータ線（図示せず）と接続される。このように、ｅＤＲＡＭ内部の配線を、グローバルデータ線とローカルデータ線から構成することで、メモリ領域１４の大容量化に伴うデータ線の配線長の増大を抑制できる。
【００６０】
書き込みグローバルデータ線ＷＤ＜０＞〜ＷＤ＜１２９＞は、Ｉ／Ｏ領域内で、書き込みグローバルデータ線ドライバ（以下、ＷＤドライバ）１５に接続され、それにより、外部からデータが所定のバンクへ書き込まれる。
【００６１】
書き込みデータは、ＴＤＩマルチプレクサ回路１８を経由して、ＤＩバッファ１７に入力される。ＤＩバッファ１７は、データラッチ部となる複数のフリップフロップを有し、ｅＤＲＡＭの外部から入力された書き込みデータを、ｅＤＲＡＭ内部へ入力する。また、ＤＩバッファ１７にはＴＤＩマルチプレクサ論理回路１８が接続されている。ＴＤＩマルチプレクサ論理回路１８は、出荷テスト時にはテスト入力データＴＤＩを選択し、ノーマル動作時には、ノーマル入力データＤＩを選択して、ＤＩバッファ１７内のフリップフロップに出力する。
【００６２】
そして、ＤＩバッファ１７は、データ線シフトリダンダンシ回路１を介して、シフト書き込みデータアウトラッチ回路（以下、ＳＷＯラッチ回路）１３に接続される。
【００６３】
ＳＷＯラッチ回路１３は、ＤＩバッファ１７からの書き込みデータを一度ラッチし、隣接して配置されるＷＤドライバ１５に出力する。そして、ＷＤドライバ１５は、書き込みグローバルデータ線を駆動し、それによりデータの書き込みが行われる。
【００６４】
書き込みデータがＳＷＯラッチ回路１３によって一度ラッチされることで、ＤＩバッファ１７によってＤＩクロックＤＩＣＬＫに同期されている書き込みデータを、メモリ領域１４の同期クロックであるツリークロックＴＣＬＫに同期し直すことができる。それによって、書き込みデータ線ＷＤによるメモリ領域への書き込み動作を高速化できる。
【００６５】
また、データ線シフトリダンダンシ回路１内における救済アドレスのデコード及びデータ線シフト動作の直後に、ＳＷＯラッチ回路１３によるラッチを行うことで、シフトリダンダンシ動作と書き込み動作のステージが分割される。それによって、書き込み動作をパイプライン処理でき、ｅＤＲＡＭの高速動作を実現できる
また、読み出しグローバルデータ線ＲＤ＜０＞〜ＲＤ＜１２９＞は、ＲＤラッチ回路１２と接続される。
【００６６】
ＲＤラッチ回路１２は、メモリ領域から読み出しグローバルデータ信号線ＲＤに入力された読み出しデータをラッチし、ツリークロックＴＣＬＫに同期して、出力する。このように、読み出しデータを一度ラッチすることで、読み出しパスのステージがＲＤラッチ回路１２により分割され、読み出し動作をパイプライン処理でき、ｅＤＲＡＭの高速動作を実現できる。
【００６７】
ＤＯバッファ１６は、データ線シフトリダンダンシ回路１を介して、ＲＤラッチ回路１２と接続される。
【００６８】
ＤＯバッファ１６は、データラッチ部となる複数のフリップフロップを有し、メモリ領域からの読み出しデータをｅＤＲＡＭの外部に出力する。
【００６９】
上記のそれぞれの入出力回路と接続されるデータ線シフトリダンダンシ回路１は、不良データ線が選択された場合に、データ線のシフト状態をアドレスに基づいてダイナミックに変化させ、右側又は左側に隣接するデータ線と置き換える。
【００７０】
データ線シフトリダンダンシ回路１は、シフト書き込みデータイン線（以下、ＳＷＩ線）ＳＷＩ＜０＞〜ＳＷＩ＜１２７＞により、ＤＩバッファ１７と接続され、シフト書き込みデータ出力線（以下、ＳＷＯ線）ＳＷＯ＜０＞〜ＳＷＯ＜１２９＞により、ＳＷＯラッチ回路１３と接続され、書き込み動作時のデータ線のシフト制御を行う。
【００７１】
それによって、書き込み時において、データ線シフトリダンダンシ回路１は、書き込みグローバルデータ線ＷＤ＜０＞〜ＷＤ＜１２９＞に不良データ線がある場合、シフト書き込みデータ出力線ＳＷＯ＜０＞〜ＳＷＯ＜１２９＞をシフトさせて、不良データ線を救済する。
【００７２】
また、データ線シフトリダンダンシ回路１は、シフト読み出しデータイン線（以下、ＳＲＩ線）ＳＲＩ＜０＞〜ＳＲＩ＜１２９＞により、ＲＤラッチ回路１２と接続され、シフト読み出しデータアウト線（以下、ＳＲＯ線）ＳＲＯ＜０＞〜ＳＲＯ＜１２７＞により、ＤＯバッファ１６に接続され、読み出し動作時のデータ線のシフト制御を行う。
【００７３】
それによって、読み出し時においては、読み出しグローバルデータ線ＲＤ＜０＞〜ＲＤ＜１２９＞に不良がある場合、シフト読み出しデータアウト線ＳＲＯ＜０＞〜ＳＲＯ＜１２７＞をシフトさせて、不良データ線を救済する。
【００７４】
本実施形態において、データ線シフトリダンダンシ回路１は、ＳＷＯラッチ回路１３とＤＯバッファ１６との間に配置されている。
【００７５】
それゆえ、ＲＤラッチ回路１２、ＳＷＯラッチ回路１３及びＷＤドライバ１５にも、ロウ方向に分割されて配置されるスペア領域１９を確保でき、スペアデータ線を設けることができる。
【００７６】
したがって、メモリ領域と共通のデータ線シフトリダンダンシ回路１によって、Ｉ／Ｏ領域内の不良データ線を救済できる。
【００７７】
ここで、上述したように、本実施形態では、メモリ領域１４及びＳＷＯラッチ回路１３はツリークロックＴＣＬＫに同期し、ＤＩ／Ｏバッファ１６，１７はＤＩ／ＯクロックＤＩＣＬＫ，ＤＯＣＬＫにそれぞれ同期して、動作する。
【００７８】
そのため、データ線シフトリダンダンシ回路１は、書き込み時及び読み出し時の救済アドレス生成を異なる同期クロックで制御することが要求される。また、書き込み時及び読み出し時のレイテンシも異なるため、選択されたバンクアドレスの保持するサイクルを個別に制御することが要求される。
【００７９】
図４は、これらの２つの要求を満たすデータ線シフトリダンダンシ回路１の実施例を示すブロック図である。
【００８０】
データ線シフトリダンダンシ回路１は、右側シフト制御回路部２０Ａと左側シフト制御回路部２０Ｂとにより、不良データ線を境にしたデータ線の右側又は左側へのシフト状態を、不良データ線のアドレスに基づいて、ダイナミックに変化させる。
【００８１】
右側シフト制御回路部２０Ａは、データ線の不良がある場合に、不良データ線よりも右側にある複数のデータ線を右側へ１つずつシフトさせるために、複数の右側データシフト信号ＷＲＳＦＴ，ＲＲＳＦＴを生成し、ｅＤＲＡＭの動作に応じて、書き込み或いは読み出しデータ線シフト回路９，１０に出力する。
【００８２】
左側シフト制御回路部２０Ｂは、データ線の不良がある場合に、不良データ線よりも左側にある複数のデータ線を左側へ１つずつシフトさせるために、複数の左側データシフト信号ＷＬＳＦＴ，ＲＬＳＦＴを、ｅＤＲＡＭの動作に応じて、書き込み或いは読み出しデータ線シフト回路９，１０に出力する。
【００８３】
右側シフト制御回路部２０Ａと左側シフト制御回路２０Ｂの内部構成は、同じ構成となっている。以下では、右側シフト制御回路部２０Ａを例として、シフト制御回路部の構成について説明する。
【００８４】
右側シフト制御回路部２０Ａ内には、ＦＤ記憶回路２と、その両端に接続される読み出し時及び書き込み時フューズデータバンクマルチプレクサ４，７が設けられる。
【００８５】
読み出し時及び書き込み時フューズデータバンクマルチプレクサ４，７の個数は、右側及び左側シフト制御回路２０Ａ，２０Ｂ分のそれぞれを合わせて、グローバルデータ線の本数分存在する。
【００８６】
ＦＤ記憶回路２は、救済アドレスを記憶する。ＦＤ記憶回路２内には、複数のＦＤラッチ回路２Ａが設けられる。ＦＤラッチ回路２Ａは、例えば、１つのバンクに対応して、１つずつ設けられている。そして、１つのＦＤラッチ回路２Ａに、１つの救済アドレスが記憶される。これによって、バンク毎に不良データ線のアドレスが異なっても、不良データ線を救済できる。
【００８７】
書き込み動作時においては、書き込みバンクアドレスデコーダ３に、外部からバンク選択アドレスが入力する。
【００８８】
書き込みバンクアドレスデコーダ（ＷＢＡデコーダ）３は、入力されたバンク選択アドレスをデコードし、例えば、（ｉ＋１）個のバンクのそれぞれに対応するバンクアドレスＷＢＡＮＫ＜０：ｉ＞のうち、１つの書き込みバンクアドレスを生成する。生成された書き込みバンクアドレスＷＢＡＮＫは、書き込み時フューズデータバンクマルチプレクサ４へ、出力される。
【００８９】
書き込み時フューズデータバンクマルチプレクサ（以下、ＷＦＤマルチプレクサ）４は、ＦＤ記憶回路２に接続され、マルチプレクサ部４Ａ、フリップフロップ（ラッチ回路）４Ｂから構成される。
【００９０】
ＷＦＤマルチプレクサ４内のマルチプレクサ部４Ａは、デコーダ３が生成したバンクアドレスＷＢＡＮＫに基づき、ＦＤ記憶回路２に格納されている複数の救済アドレスから、書き込みを行うバンクの救済アドレスを選択する。
【００９１】
選択された救済アドレスＷＺＡは、フリップフロップ４Ｂで一度ラッチされる。そして、ラッチされた救済アドレスＷＺＡは、書き込み時右側シフトアドレスＷＲＺとして、フリップフロップ４Ｂに入力される同期クロックＣＬＫＳＷに同期し、書き込み時救済アドレスパーシャルデコーダ５へ出力される。本実施形態において、この同期クロックＣＬＫＳＷは、ツリークロックＴＣＬＫである。尚、左側シフト制御回路２０Ｂにおいては、書き込み時左側シフトアドレスＷＬＺが出力される。
【００９２】
一方、読み出し動作時においては、読み出しバンクアドレスデコーダ（以下、ＲＢＡデコーダ）６に、外部からバンク選択アドレスが入力する。ＲＢＡデコーダ６は、入力されたバンク選択アドレスをデコードし、例えば、（ｉ＋１）個のバンクのそれぞれに対応する複数の読み出しバンクアドレスＲＢＡＮＫ＜０：ｉ＞のうち、１つのバンクアドレスを生成する。生成された読み出しバンクアドレスＲＢＡＮＫは、読み出し時フューズデータバンクマルチプレクサ６へ、出力される。
【００９３】
ここで、読み出しバンクを指定するバンク選択アドレスは、例えば、リードレイテンシ後の読み出しデータの出力に合わせてバンクアドレスを保持するため、リードレイテンシ回路１１を経由して、読み出しバンクアドレスデコーダ６に供給される。
【００９４】
図５は、リードレイテンシ回路の一例を示す。  
図５に示す例では、リードレイテンシ回路１１は、ラッチ回路（インバータ）５０Ａ〜５０Ｄとマルチプレクサ５１Ａ〜５１Ｃとが交互に接続された構成となっている。マルチプレクサ５１Ａ〜５１Ｃには、制御信号ＭＬＴＣ＜０＞〜ＭＬＴＣ＜２＞が入力される。制御信号ＭＬＴＣ＜０＞〜ＭＬＴＣ＜２＞により、ラッチ回路の出力または前段のマルチプレクサの出力のいずれか１つが選択されて、後段に出力される。例えば、制御信号が“Ｌ”レベルの時には、前段のマルチプレクサからの出力が選択され、“Ｈ”レベルの時には、ラッチ回路からの出力が選択される。  
このリードレイテンシ回路１１は、ラッチ回路とマルチプレクサ回路との接続段数を増加或いは減少させることで、レイテンシのサイクル数を調整することができる。
【００９５】
これによって、本実施形態においては、読み出し動作時のレイテンシが確保される。
【００９６】
読み出しバンクアドレスＲＢＡＮＫが入力される読み出し時フューズデータバンクマルチプレクサ（以下、ＲＦＤマルチプレクサ）７は、ＦＤ記憶回路２に接続され、マルチプレクサ部７Ａ、フリップフロップ７Ｂから構成される。
【００９７】
ＲＦＤマルチプレクサ７内のマルチプレクサ部７Ａは、ＲＢＡデコーダ６が選択したバンクアドレスに基づき、ＦＤ記憶回路２に格納されている複数の救済アドレスから、読み出しを行うバンクの救済アドレスＲＺＡを選択する。
【００９８】
選択された救済アドレスＲＺＡは、フリップフロップ６Ｂで一度ラッチされる。そして、ラッチされた救済アドレスが、読み出し時右側シフトアドレスＲＲＺとして、フリップフロップ７Ｂに入力される同期クロックＣＬＫＳＲに同期し、読み出し時救済アドレスパーシャルデコーダ８へ出力される。本実施形態において、この同期クロックＣＬＫＳＲは、ＤＯクロックＤＯＣＬＫである。尚、左側シフト制御回路２０Ｂにおいては、読み出し時左側シフトアドレスＲＬＺが出力される。
【００９９】
救済アドレスパーシャルデコーダ（プリデコーダ）５，８は、ＷＦＤマルチプレクサ４或いはＲＦＤマルチプレクサ７により選択された救済アドレスＷＲＺ，ＷＬＺ，ＲＲＺ，ＲＬＺを、その中位アドレス（ＷＺＡ，ＲＺＡ）までデコードする。
【０１００】
この時、救済アドレスより大きいアドレス或いは小さいアドレスは、すべて活性化され、複数の書き込み時左側／右側シフト中位救済アドレス信号ＷＬＳＦＴ，ＷＲＳＦＴとして出力される。
【０１０１】
ここで、図４に示すデータ線シフトリダンダンシの構成において、ＷＦＤ及びＲＦＤマルチプレクサ４，７内には、フリップフロップ４Ｂ，７Ｂが設けられ、フリップフロップ４Ｂ，７Ｂにはそれぞれ異なる同期クロックを入力できる。
【０１０２】
それゆえ、本実施形態のように、書き込み時と読み出し時で同期クロックが異なっても、救済アドレス生成動作を、それぞれ異なる同期クロックで制御できる。
【０１０３】
また、論理段数が大きくなる傾向にある救済アドレスのデコードにおいて、選択された救済アドレスを、フリップフロップ５Ｂ，６Ｂによって一度ラッチすることで、救済アドレスのデータパスを、複数のステージに区切ることができる。
【０１０４】
それゆえ、救済アドレスの指定するバンクへの切り替えを、高速化できる。
【０１０５】
上記のように活性化された複数の書き込み時左側／右側シフト中位アドレス信号ＷＬＳＦＴ，ＷＲＳＦＴに基づいて、書き込み時及び読み出し時データ線シフト回路９，１０により、データ線のシフト動作が行われる。図６及び図７は、書き込み時及び読み出し時データ線シフト回路９，１０の一例を示し、図６及び図７を用いて、データ線シフト回路９，１０の構成について説明する。
【０１０６】
図６に示す例の書き込みデータ線シフト回路９は、ＳＷＯラッチ回路１３に接続され、活性化された複数の書き込み時左側／右側シフト中位救済アドレスＷＬＳＦＴ，ＷＲＳＦＴに基づき、シフト書き込みデータイン線（以下、ＳＷＩ線）をシフト書き込みデータアウト線（以下、ＳＷＯ線）へとシフトさせる。
【０１０７】
図６において、中央のデータ線を、ＳＷＩ線ＳＷＩ＜α＞とし、その左側に位置するデータ線を、ＳＷＩ線ＳＷＩ＜α−１＞、右側に位置するデータ線をＳＷＩ線ＳＷＩ＜α＋１＞とする。但し、本実施例の場合には、ＳＷＩ線は１２８本、ＳＷＯ線は１３０本あるが、図６においては、簡単化のため、ＳＷＩ線及びＳＷＯ線は、それぞれ３つずつ図示する。
【０１０８】
活性化された複数の左側／右側シフト中位救済アドレス信号ＷＬＳＦＴ，ＷＲＳＦＴは、書き込みデータ線シフト回路９内の右側シフトアドレスデコーダ３０Ａ及び左側シフトアドレスデコーダ３０Ｂにそれぞれ入力される。
【０１０９】
そして、それらの中位救済アドレスＷＬＳＦＴ，ＷＲＳＦＴは、複数の書き込みグローバルデータ線から１本のデータ線を示す下位アドレスＷＲＳＴ＜α−１＞〜ＷＲＳＴ＜α＋１＞，ＷＬＳＴ＜α−１＞〜ＷＬＳＴ＜α＋１＞にそれぞれデコードされる。
【０１１０】
そして、書き込み時左及び右シフト下位アドレスＷＲＳＴ＜α−１＞〜ＷＲＳＴ＜α＋１＞，ＷＬＳＴ＜α−１＞〜ＷＬＳＴ＜α＋１＞は、複数のＮＡＮＤ素子からなるロジック回路３２に入力され、その結果に基づき、書き込みデータ線のシフトが行われる。
【０１１１】
例えば、左シフト救済アドレスＷＬＳＦＴ＜α＞とそれよりも小さいアドレスのすべてが活性化された場合には、それらのデータ線が左側へ１つずつシフトされる制御となる。つまり、図６においては、ＳＷＩ線ＳＷＩ＜α＞がシフトされて、左側のＳＷＯ線＜α−１＞に接続される。
【０１１２】
また、右シフト救済アドレスＷＲＳＦＴ＜α＞とそれよりも大きいアドレスのすべてが活性化された場合には、それらのデータ線が右側に１つずつシフトされる制御となり、図６においては、ＳＷＩ線ＳＷＩ＜α＞がシフトされて、右側のＳＷＯ線＜α＋１＞に接続される。
【０１１３】
また、図７に示す例の読み出しデータ線シフト回路１０は、ＤＯバッファ１７に接続され、活性化された複数の読み出し時左側／右側シフト中位アドレスＲＬＳＦＴ，ＲＲＳＦＴに基づき、シフト読み出しデータイン線（以下、ＳＲＩ線）をシフト読み出しデータアウト線（以下、ＳＲＯ線）へとシフトする。
【０１１４】
図７において、簡単化のため、入力（ＳＷＩ）及び出力（ＳＷＯ）は、それぞれ３つずつ図示し、中央のＳＲＩ線を、ＳＲＩ線ＳＲＩ＜α＞とし、その左側に位置するデータ線を、ＳＲＩ線ＳＲＩ＜α−１＞、右側に位置するデータ線をシフト書き込みデータイン線ＳＲＩ＜α＋１＞とする。但し、本実施例の場合には、ＳＲＩ線は１３０本、ＳＲＯ線は１２８本設けられている。
【０１１５】
読み出し時データ線シフト回路１０も、書き込み時データ線シフト回路と同様に、下位アドレス信号ＲＲＳＴ＜α−１＞〜ＲＲＳＴ＜α＋１＞，ＲＬＳＴ＜α−１＞〜ＲＬＳＴ＜α＋１＞に基づいて不良データ線のシフトが行われ、それらのアドレスに基づいてＳＲＩ線を右側又は左側にシフトさせて、読み出しデータグローバル線とＳＲＯ線と接続して、読み出しデータが、ＤＯバッファ１６へと読み出される。
【０１１６】
以上のように、図４に示すデータ線シフトリダンダンシ回路１は、書き込み動作時と読み出し動作時とで、異なるクロックに同期し、また、異なるレイテンシを確保して、制御できる。
【０１１７】
したがって、本発明の第１の実施形態によれば、図４に示すデータ線シフトリダンダンシ回路１を、ｅＤＲＡＭ内のラッチ回路１２，１３とバッファ１６，１７との間に配置することで、メモリ領域とデータ線シフトリダンダンシ回路との間に配置されるラッチ回路１２，１３及びドライバ１５にも、データ線のスペア領域を設けることができる。
【０１１８】
それゆえ、メモリ領域と共通なデータ線シフトリダンダンシ回路１により、Ｉ／Ｏ領域内のラッチ回路内及びドライバ内の不良データ線を、正常なデータ線に置き換えることができる。
【０１１９】
したがって、ｅＤＲＡＭの製造歩留まりを向上できる。
【０１２０】
（ｂ）  動作  
以下、図８及び図９を用いて、本実施形態のｅＤＲＡＭの動作について、説明する。
【０１２１】
図８は、本実施形態のｅＤＲＡＭの書き込み動作を示すタイミングチャートである。
【０１２２】
はじめに、アクティブコマンドＡＣＴＣＯＭが、外部からｅＤＲＡＭ内に入力され、このアクティブコマンドにより、例えば、バンクＢＡＮＫ０が選択される。
【０１２３】
アクティブコマンドＡＣＴＣＯＭの入力から所定のサイクル（ライトレイテンシ）の後、書き込みデータが、クロックＣＬＫと同期して、書き込みデータイン線ＤＩに入力される。そして、この書き込みデータは、図３に示すＤＩバッファ１７で、一度ラッチされ、ＤＩクロックＤＩＣＬＫに同期して、シフト書き込みデータイン線ＳＷＩに供給される。
【０１２４】
この間、データ線シフトリダンダンシ回路では、ツリークロックＴＣＬＫと同期して、選択されたバンクＢＡＮＫ０のアドレスがデコードされ、救済アドレス選択のための書き込みバンクアドレスＷＢＡＮＫ＜０＞が生成される。そして、選択されたバンクアドレスはデコードされ、ＳＷＯラッチ回路でのツリークロックＴＣＬＫに同期したラッチに間に合うように、書き込み時左側／右側シフトアドレスＷＬ／ＷＲＳＴが、ツリークロックに同期して生成される。
【０１２５】
この生成された書き込み時左側／右側シフトアドレスＷＬ／ＷＲＳＴに基づいて、データが供給されたシフト書き込みデータイン線ＳＷＩは、書き込み時データ線シフト回路９によって、右または左に隣接するデータ線にシフトされる。
【０１２６】
そして、書き込みデータは、シフト書き込みデータアウト線ＳＷＯに供給され、ＳＷＯラッチ回路でツリークロックＴＣＬＫに同期してラッチされる。
【０１２７】
その後、書き込みデータは、ＷＤドライバによって選択された書き込みグローバルデータ線ＷＤに供給され、選択されたアドレスのバンクへ書き込まれる。
【０１２８】
このように、上記の動作タイミングを実現するために、図４に示すデータ線シフトリダンダンシ回路１の書き込み時ＦＤバンクマルチプレクサ４の同期クロックＣＬＫＳＷには、ツリークロックＴＣＬＫが入力されている。
【０１２９】
また、図９は、本実施形態のｅＤＲＡＭの読み出し動作を示すタイミングチャートである。
【０１３０】
はじめに、アクティブコマンドＡＣＴＣＯＭが、外部からｅＤＲＡＭ内に入力され、このアクティブコマンドＡＣＴＣＯＭにより、例えば、バンクＢＡＮＫ０が選択される。
【０１３１】
アクティブコマンドＡＣＴＣＯＭの入力から所定のリードレイテンシを満たすサイクルの後、読み出しデータが、バンクＢＡＮＫ０から読み出しグローバルデータ線ＲＤに出力される。
【０１３２】
そして、この読み出しデータは、図３に示すＲＤラッチ回路１２でツリークロックＴＣＬＫに同期して一度ラッチされた後、シフト読み出しデータイン線ＳＲＩ上に出力される。
【０１３３】
この間、データ線シフトリダンダンシ回路では、ＤＯクロックＤＯＣＬＫと同期して、選択されたバンクＢＡＮＫ０のアドレスがデコードされ、救済アドレス選択のための読み出しバンクアドレスＲＢＡＮＫ＜０＞が生成される。そして、選択されたバンクアドレスはデコードされ、ＤＯバッファでのＤＯクロックＤＯＣＬＫに同期したラッチに間に合うように、読み出し時左側／右側シフトアドレスＲＬ／ＲＲＳＴが、生成される。
【０１３４】
そして、この生成されたシフトアドレスＲＬ／ＲＲＳＴに基づいて、読み出しデータが供給されたシフト読み出しデータイン線ＳＲＩは、読み出し時データ線シフト回路１０によって、右又は左に隣接するデータ線にシフトされる。
【０１３５】
読み出しデータは、シフト読み出しデータアウト線ＳＲＯに供給され、ＤＯバッファでラッチされ、ＤＯクロックＤＯＣＬＫに同期して、データアウト線ＤＯ上へ出力されて、外部に出力される。
【０１３６】
このように、上記の動作タイミングを実現するために、図４に示すデータ線シフトリダンダンシ回路１の読み出し時ＦＤバンクマルチプレクサ７の同期クロックＣＬＫＳＲには、ＤＯクロックＤＯＣＬＫが入力されている。
【０１３７】
また、図９に示されるアクティブコマンドの入力からＤＯ出力までのサイクル数は、リードレイテンシと呼ばれ、これは、上述の図５に示すレイテンシ回路によって、所定のサイクルが確保されている。
【０１３８】
以上のように、本実施の形態のＤＲＡＭにおいて、図４に示すデータ線シフトリダンダンシ回路を用いることで、書き込み動作と読み出し動作とで異なるクロックに同期して、データ線のシフト制御及びデータの書き込み／読み出し動作を実行できる。
【０１３９】
さらには、上述のように、書き込み時又は読み出し時において、データ線シフトリダンダンシ回路からの出力は、一度ラッチされてから、メモリ領域内又は外部へ供給される。それによって、ｅＤＲＡＭは、高速動作が実現できる。
【０１４０】
したがって、本実施形態によれば、不良データ線の救済を行うことができ、ｅＤＲＡＭの製造歩留まりを向上できる。
【０１４１】
（２）  第２の実施形態  
以下、図１０及び図１１を用いて、本発明の第２の実施形態について、説明を行う。尚、第１の実施形態と同一部材については、同一符号を付し、詳細な説明は省略する。
【０１４２】
図１１は、第２の実施形態のｅＤＲＡＭの基本構成を示すブロック図であり、図１２は、本実施形態の実施例を示す図である。
【０１４３】
図１１に示すように、本実施形態においては、データ線シフトリダンダンシ回路１は、ＤＯバッファ１６とＤＩバッファ１７との間に配置される。
【０１４４】
それゆえ、ＤＩバッファ１７にもスペア領域１９を隣接して設けることができる。
【０１４５】
また、図１１に示すように、ＤＩバッファ１７には、ＴＤＩマルチプレクサ論理回路１８が接続されるが、このＴＤＩマルチプレクサ論理回路１８に対しても、スペア領域１９を設けることができる。
【０１４６】
尚、本実施形態において、ＳＷＯラッチ回路１３へ出力されるデータをラッチするのは、ＳＷＯラッチ回路１３の前段に接続されるＤＩバッファ１７である。
【０１４７】
そのため、書き込み動作時には、図２に示すデータ線シフトリダンダンシ回路１は、ＤＩクロックＤＩＣＬＫに同期して動作する。それゆえ、図４のフリップフロップ４Ｂに入力されるクロックＣＬＫＳＷは、ＤＩクロックＤＩＣＬＫとなる。
【０１４８】
以上のように、本実施形態において、ラッチ回路１２，１３のみならず、ＤＩバッファ１７及びこれに接続されるＴＤＩマルチプレクサ論理回路１８にも、スペア領域１９を確保でき、スペアデータ線を設けることができるので、これらの不良データ線を救済できる。
【０１４９】
したがって、本実施形態によれば、ｅＤＲＡＭの製造歩留まりを、さらに向上できる。
【０１５０】
３．  その他  
本発明の実施形態においては、メモリ領域にＤＲＡＭを用いた例について説明した。しかし、本発明の例は、それに限定されず、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など他の揮発性半導体メモリ、或いは、例えば、ＮＡＮＤ型又はＮＯＲ型フラッシュメモリなどの不揮発性半導体メモリにおいても、適用可能である。
【０１５１】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５２】
【図１】第１の実施形態のｅＤＲＡＭの基本構成を示すブロック図。
【図２】データ線シフトリダンダンシ回路の基本構成を示すブロック図。
【図３】第１の実施形態の実施例を示すブロック図。
【図４】データ線シフトリダンダンシ回路の実施例を示すブロック図。
【図５】レイテンシ回路の一例を示すブロック図。
【図６】書き込み時データ線シフト回路の一例を示すブロック図。
【図７】読み出し時データ線シフト回路の一例を示すブロック図。
【図８】第１の実施形態の書き込み動作を示すタイミングチャート。
【図９】第１の実施形態の読み出し動作を示すタイミングチャート。
【図１０】第２の実施形態の基本構成を示すブロック図。
【図１１】第２の実施形態の実施例を示すブロック図。
【符号の説明】
【０１５３】
１：データ線シフトリダンダンシ回路、１２：ＲＤラッチ回路、１３：ＳＷＯラッチ回路（ＷＤラッチ回路）、１４：メモリ領域（メモリマクロ）、１６：ＤＯバッファ、１７：ＤＩバッファ、１８：ＴＤＩロジック回路、１９：スペア領域、２：フューズデータ記憶回路、２Ａ：ＦＤラッチ回路、３：ＷＢＡデコーダ、４：ＷＦＤマルチプレクサ、４Ａ，７Ａ：マルチプレクサ部、４Ｂ，７Ｂ：フリップフロップ、５：書き込み時救済アドレスパーシャルデコーダ、６：ＲＢＡデコーダ、７：ＲＦＤマルチプレクサ、８：読み出し時救済アドレスパーシャルデコーダ、９：書き込み時データ線シフト回路、１０：読み出し時データ線シフト回路、１１：レイテンシ回路、２０Ａ，２０Ｂ：シフト制御回路、５０Ａ〜５０Ｃ：ラッチ回路、５１Ａ〜５１Ｃ：マルチプレクサ、３０Ａ，３０Ｂ，４０Ａ，４０Ｂ：シフトアドレスデコーダ、３２，４２：ロジック回路。
【図１】
2009104711.tif 000003
【図２】
2009104711.tif 000004
【図３】
2009104711.tif 000005
【図４】
2009104711.tif 000006
【図５】
2009104711.tif 000007
【図６】
2009104711.tif 000008
【図７】
2009104711.tif 000009
【図８】
2009104711.tif 000010
【図９】
2009104711.tif 000011
【図１０】
2009104711.tif 000012
【図１１】
2009104711.tif 000013