(57)【要約】【課題】入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。【解決手段】入力される水平同期信号（H-sync）は、逓倍ＰＬＬ回路２から出力される、周期が等しく、１／４周期分づつずれた位相関係の４種の第１〜第４サンプリングクロックによりサンプリング回路でそれぞれサンプリングされ、各サンプリングクロックに位相同期した４種の水平同期出力データが生成され、これらはさらに加算回路６で加算されて加算水平同期出力データが生成された後、位相比較器１３に入力され、分周器１４で分周されたシステムクロック（第１サンプリングクロック）と位相比較される。【選択図】図１
2009081716.tif 000002
【特許請求の範囲】
【請求項１】
周波数が等しく位相がそれぞれ異なる所定の位相関係に設定された複数種のサンプリングクロックを発生するサンプリングクロック発生回路と、
外部から入力される水平同期信号を、前記複数種のサンプリングクロックそれぞれでサンプリングすることにより、各サンプリングに用いたサンプリングクロックそれぞれに位相同期した複数種の水平同期出力データを生成する水平同期出力データ生成回路と、
前記複数種の水平同期出力データを加算又は積算して加算／積算水平同期出力データとして出力する加算／積算回路と、
前記加算／積算水平同期出力データに対して、前記複数種のサンプリングクロックにおける１種のサンプリングクロックを位相同期させる制御ループを形成するように、前記加算／積算水平同期出力データと前記１種のサンプリングクロックとの位相比較を行う位相比較回路と、
を備えたことを特徴とするフェーズロックドループ回路。
【請求項２】
さらに前記加算／積算回路から出力される加算／積算水平同期出力データに、前記水平同期信号に同期したオフセット値を加算するオフセット値加算回路を有することを特徴とする請求項１に記載のフェーズロックドループ回路。
【請求項３】
前記水平同期出力データ生成回路は、前記水平同期信号を前記複数種のサンプリングクロックそれぞれでサンプリングし、該サンプリングに用いた各サンプリングクロックそれぞれに位相同期した複数種の水平同期出力データを生成する複数のフリップフロップ回路を用いて構成されることを特徴とする請求項１又は２に記載のフェーズロックドループ回路。
【請求項４】
前記サンプリングクロック発生回路は、前記複数種のサンプリングクロックを生成するために、複数の遅延素子を用いて構成されることを特徴とする請求項１から３のいずれか１つの請求項に記載のフェーズロックドループ回路。
【請求項５】
前記サンプリングクロック発生回路は、前記複数種のサンプリングクロックを生成するために、１つ以上のフリップフロップを用いて構成されることを特徴とする請求項１から４のいずれか１つの請求項に記載のフェーズロックドループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水平同期信号に同期した映像処理用のクロックの生成を行うフェーズロックドループ回路に関する。
【背景技術】
【０００２】
近年、ＰＣ（パーソナルコンピュータ）等、外部から入力されるLow／Hiの２値の水平同期信号（H-syncと略記）に同期して映像を表示するディスプレイが広く用いられるようになった。この場合、２値の水平同期信号に同期させるためにデジタル方式のフェーズロックドループ（ＰＬＬと略記）回路を用いたデジタル−ＰＬＬシステムが広く採用される。  
そして、このＰＬＬシステムにおいては、映像処理用に用いられるシステムクロック或いはサンプリングクロックの基準位相（水平ロック位相）は、入力されるH-syncを基準にして決定される。  
入力されるH-syncとアナログ映像信号は、伝送系で遅延差が生じる事があるため、水平ロック位相の微調整（例えば1サンプリングクロック中32段階や64段階等の複数段階の調整）を行う機能が必要になる場合がある。
【０００３】
特にアナログＰＣ信号において、Dot-by-Dotで液晶パネルに表示する場合、映像信号のエッジが立っているため、ジッタが多いと縦線が揺れたり薄く見えたりする事から、上記水平ロック位相の微調整だけでなく、ジッタを低減させることが望まれる。  
従来例においては、ＰＬＬ回路の制御ループによりH-sync等の参照信号にサンプリングクロックを位相同期させた場合、サンプリングクロックの周期の値がジッタを低減する妨げになっていた。そして、従来例では、サンプリングクロックの周期未満にジッタを低減することが困難であった。換言すると、従来例においては、サンプリングクロックの周期の値によって、H-sync等の参照信号に位相同期させる際の位相誤差量が制約される。
【０００４】
なお、特許文献１には、サンプリングクロックの位相を調整してジッタによるノイズを軽減するため、映像データにおける隣接する２つのドット波形のレベル差分値を求め、それに基づいて入力波形に三角波のような大きな歪みがあっても、ノイズを低減する装置及び方法が開示されている。  
しかし、この特許文献１は、サンプリングクロックの周期によるジッタ或いは位相誤差量を低減するものでない。
【特許文献１】特開２００３−２０９７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述した点に鑑みてなされたもので、入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係るフェーズロックドループ回路は、周波数が等しく位相がそれぞれ異なる所定の位相関係に設定された複数種のサンプリングクロックを発生するサンプリングクロック発生回路と、外部から入力される水平同期信号を、前記複数種のサンプリングクロックそれぞれでサンプリングすることにより、各サンプリングに用いたサンプリングクロックそれぞれに位相同期した複数種の水平同期出力データを生成する水平同期出力データ生成回路と、前記複数種の水平同期出力データを加算又は積算して加算／積算水平同期出力データとして出力する加算／積算回路と、前記加算／積算水平同期出力データに対して、前記複数種のサンプリングクロックにおける１種のサンプリングクロックを位相同期させる制御ループを形成するように、前記加算／積算水平同期出力データと前記１種のサンプリングクロックとの位相比較を行う位相比較回路と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、周波数が等しく位相がそれぞれ異なる所定の位相関係に設定された複数種のサンプリングクロックを用いることにより、サンプリングクロックの周期の値に制約されることなく、水平同期信号に対する位相誤差量を低減できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。  
本発明の一実施形態に係るデジタル方式のフェーズロックドループ（ＰＬＬと略記）回路を説明するに先立ち、これに関連する参考例のＰＬＬ回路を説明する。  
図６は第１参考例のＰＬＬ回路１１を示す。  
このＰＬＬ回路１１は、外部からH-syncが入力され、このH-syncは、サンプリングを行うフリップフロップ（以下、ＦＦと略記）１２において、サンプリングクロックによりサンプリングされる。  
ＦＦ１２においてサンプリングされた信号は、位相比較器（位相比較回路）１３に参照信号として入力され、位相比較器１３は、この参照信号と分周器１４から出力される分周された分周信号と位相比較する。
【０００９】
そして、この位相比較器１３は、参照信号と分周信号との位相差に対応した位相誤差量の誤差信号を出力する。この場合、参照信号を基準として、分周信号の位相が進んでいる場合と遅れている場合とで、例えばその出力値の極性が変化する誤差信号を出力する。    位相比較器１３から出力される誤差信号は、フィルタ回路１５に入力され、フィルタ回路１５は、誤差信号の低域成分を抽出して、数値制御発振器（ＮＣＯと略記）１６に出力する。  
このＮＣＯ１６は、クロックを発生する発振器と、この発振器から出力されるクロックを、フィルタ回路１５を経て入力される信号に応じてアップ／ダウンカウントするアップ／ダウンカウンタとを用いて構成される。
【００１０】
そして、このアップ／ダウンカウンタから、位相比較器１３の位相比較結果に対応したデジタル値を出力する。このデジタル値は、デジタル／アナログ変換回路（以下、ＤＡＣと略記）１７に出力される。  
ＤＡＣ１７は、入力されるデジタル値をアナログの信号に変換する。そして、このＤＡＣ１７から位相比較器１３の位相比較結果に対応した周波数のアナログの例えば正弦波信号が出力される。  
この正弦波信号は、サンプリングクロック発生手段としてのアナログの逓倍ＰＬＬ回路１８に入力され、この逓倍ＰＬＬ回路１８は、入力される正弦波信号を逓倍してシステムクロック及び（このシステムクロックと同等のクロックとしての）サンプリングクロックとを分周器１４及びＦＦ１２にそれぞれ出力する。
【００１１】
このような構成のＰＬＬ回路１１においては、入力されるH-syncの位相が変化した場合におけるその動作は図７のタイミングチャートのようになる。  
つまり、図７における最も上に入力されるH-syncを示し、その下の２つのH-sync′、H-sync″、は、このH-syncから位相ずれしてＰＬＬ回路１１に入力された場合のものを示している。  
これら３つにおけるいずれのものも、その下に示すサンプリングクロックによりサンプリングされて、最も下に示すサンプリング後のH-syncのようになる。  
図６のＰＬＬ回路１１においては、サンプリングクロックによるサンプリングにより、サンプリング後のH-syncにおいては、サンプリングクロックの周期（図７ではＴｓで示している）以下の情報が消失する。
【００１２】
従って、サンプリングクロックによるサンプリングにより、サンプリングクロック（或いはシステムクロック）の周期Ｔｓのジッタ量が発生してしまう。  
また、サンプリングクロック（或いはシステムクロック）の周期Ｔｓ以下の位相調整（タイミング調整）を行うことができない。  
図８はこのジッタを低減する第２参考例のＰＬＬ回路１１Ｂを示す。
【００１３】
このＰＬＬ回路１１Ｂは、図６のＰＬＬ回路１１において、アナログの逓倍ＰＬＬ回路１８よりも遙かに逓倍数が大きいアナログの逓倍ＰＬＬ回路１８Ｂが採用されている。そして、この逓倍ＰＬＬ回路１８Ｂは、上記システムクロックと共に、このシステムクロックよりも遙かに逓倍数が大きいサンプリングクロックを出力する。
【００１４】
また、このＰＬＬ回路１１Ｂにおいては、入力されるH-syncは、直列接続或いは縦列接続されたサンプリング回路としてのＦＦ群２１に入力される。つまり、このＦＦ群２１は、複数、より具体的には多数のＦＦ２１ａ、ＦＦ２２ｂ、…、ＦＦ２１ｍー１、ＦＦ２１ｍが縦列接続されている。そして、入力されるH-syncは、逓倍数に対応した高い周波数のサンプリングクロックにより多段階でサンプリングされ、それぞれ加算回路２２において、加算される。  
加算回路２２で加算されたサンプリング後H-syncは、さらにＦＦ２３においてサンプリングクロックによりサンプリングされた後、積分回路２４に入力され、積分される。この積分回路２４の出力信号は、さらにＦＦ２５においてサンプリングクロックによりサンプリングされる。このＦＦ２５の出力信号は、さらにＦＦ２６においてシステムクロックによりサンプリングされた後、位相比較器１３に入力される。
【００１５】
この位相比較器１３の出力信号は、上述したようにフィルタ、ＮＣＯ１６，ＤＡＣ１７を経て逓倍ＰＬＬ回路１８Ｂに入力される。  
このような構成のＰＬＬ回路１１Ｂによれば、システムクロックを逓倍したサンプリングクロックを用いてH-syncをサンプリングする構成にしているので、図６におけるサンプリングクロックの周期Ｔｓの値よりも小さなジッタ量に低減できる。  
しかし、図８のＰＬＬ回路１１Ｂの場合、入力されるH-syncの例えば１／３２或いは１／６４のような位相調整を必要とする場合に簡単に対応し難い場合がある。  
例えば、システムクロックが１０８ＭＨｚのＳＸＧＡの場合、サンプリングクロックは、３２／６４逓倍すると、３．４５６／６．９１２ＧＨｚになってしまうため、アナログの逓倍ＰＬＬ回路１８Ｂの逓倍率アップにより、配線による遅延の影響とバラツキが大きくなると共に、消費電力も増大する。
【００１６】
このため、安定した位相調整を行い難くなる可能性がある。従って、システムクロックからの逓倍数を大きくすることなく、H-syncに同期して詳細な位相調整が可能となるＰＬＬ回路が望まれる。
【００１７】
つまり、サンプリングクロック自体を高い周波数にすることにより、その周期の値を小さくするができるが、そのようなことを必要としないで、サンプリングクロックの周期の値に制約されないでH-syncとの同期させた場合の位相誤差量を低減できるようなＰＬＬ回路を実現できると、使い易いものとなる。
【００１８】
換言すると、低い周波数のサンプリングクロックにより、その周期の値に制約されないで、H-syncとの同期させた場合の位相誤差量を低減できるようなＰＬＬ回路を実現できると、上記配線による遅延の影響等が増大する欠点を解消できる。  
次にそのようなＰＬＬ回路を実現する実施形態を説明する。図１は、本発明の一実施形態に係るＰＬＬ回路１の構成を示す。  
このＰＬＬ回路１は、図６のＰＬＬ回路１１における逓倍ＰＬＬ回路１８の代わりに、システムクロックと周期が等しく、位相のみが所定の位相関係に設定された状態でそれぞれ異なる複数種のサンプリングクロックを発生するサンプリングクロック発生回路としての逓倍ＰＬＬ回路２を有する。  
この逓倍ＰＬＬ回路２は、ＤＡＣ１７の出力信号から逓倍された逓倍クロックを生成する逓倍クロック生成回路３と、この逓倍クロックからシステムクロック及びこのシステムクロックと同じ周期で、所定の位相関係の複数種（複数種類）のサンプリングクロックを生成するサンプリングクロック生成回路４とを有する。
【００１９】
また、このＰＬＬ回路１は、入力されるH-syncをサンプリングして、複数種の水平同期出力データを生成する水平同期出力データ生成回路としてのサンプリング回路５と、このサンプリング回路５でサンプリングされて出力される複数種の水平同期出力データを加算する加算回路６を有する。  
また、このＰＬＬ回路１は、この加算回路６で加算された加算水平同期出力データをサンプリングするＦＦ７と、このＦＦの出力データをオフセットデータと加算する加算回路８とを有する。なお、オフセットデータは、実際には図３に示すように例えば選択スイッチ９を介して加算回路８に印加される。  
そして、この加算回路８の出力データは、加算水平同期出力データとして、位相比較器１３に入力される。  
また、このこのＰＬＬ回路１は、図６で説明したＰＬＬ回路１１と同様に、位相比較器１３には分周器１４の分周信号が入力される。この位相比較器１３の出力信号としての位相誤差データは、フィルタ１３，ＮＣＯ１６，ＤＡＣ１７を経て逓倍ＰＬＬ回路２に入力される。
【００２０】
また、逓倍ＰＬＬ回路２から出力されるシステムクロックは、分周器１４に入力されると共に、ＦＦ７に入力される。  
また、逓倍ＰＬＬ回路２から出力される複数種のサンプリングクロックは、サンプリング回路５に入力される。なお、本実施形態においては、システムクロックも１つのサンプリングクロックとして、サンプリング回路５に入力される構成例としている。  
逓倍ＰＬＬ回路２を構成する逓倍クロック生成回路３は、ＤＡＣ１７の出力信号からその逓倍高調波を抽出し、それを波形整形して例えば図２の最も上に示す逓倍クロックを生成する。この逓倍クロックは、サンプリングクロック生成回路４を構成するＦＦ３ａと、インバータ３ｂを介してＦＦ３ｃとのクロック入力端に印加される。  
ＦＦ３ａは、逓倍クロックを２分周し、出力端Ｑから図２のタイミングチャートに示すようなシステムクロックを出力する。
【００２１】
また、このシステムクロックは、第１サンプリングクロックとして、サンプリング回路５を構成する複数、具体的には４個のＦＦ５ａ〜５ｄにおける例えばＦＦ５ａに第１サンプリングクロックとして印加される。この第１サンプリングクロックも図２に示してある。  
このサンプリング回路５の各ＦＦ５ｉ（ｉ＝ａ〜ｄ）（のデータ入力端）には、それぞれH-syncが入力され、各クロック入力端に印加される第ｊ（ｊ＝１〜４）サンプリングクロックによりサンプリングされた第ｊ水平同期出力データ（第ｊＨ−Ｓデータと略記）を出力する。  
また、ＦＦ３ｃは、その出力端Ｑから図２に示すように第１サンプリングクロックから逓倍クロックの１／２周期遅延した位相関係で第２サンプリングクロックをＦＦ５ｂに出力する。  
また、ＦＦ３ａは、その反転出力端（図面中では符号も付してある）から図２に示すように第１サンプリングクロックから逓倍クロックの１周期遅延した位相関係で第３サンプリングクロックをＦＦ５ｃに出力する。
【００２２】
また、ＦＦ３ｃは、その反転出力端（図面中では符号も付してある）から図２に示すように第１サンプリングクロックから逓倍クロックの３／２周期遅延した位相関係で第４サンプリングクロックをＦＦ５ｄに出力する。  
つまり、サンプリングクロック生成回路４は、システムクロックと、このシステムクロックの１周期に対して、その１／４周期分づつ位相ずれの関係、換言すると逓倍クロックの２周期を４分割して０、１／２、２／２、３／２周期の位相ずれの関係の第１〜４サンプリングクロックを生成し、サンプリング回路５の各ＦＦ５ｉに印加する。  
このサンプリング回路５の各ＦＦ５ｉには、図２に示すようにH-syncが入力されるため、各ＦＦ５ｉから、図２に示すような第ｊＨ−Ｓデータが出力される。
【００２３】
これらの第１〜第４Ｈ−Ｓデータは、加算回路６で加算されて、図２に示す加算水平同期出力データ（加算Ｈ−Ｓデータと略記）となる。なお、図２の加算動作例は、加算回路６は、例えばサンプリングクロックの周期で、その立ち上がりエッジで加算する動作する場合で示しているが、この動作に限定されるものでない。  
この加算Ｈ−Ｓデータは、さらにＦＦ７においてシシテムクロックでサンプリングされて、この加算Ｈ−Ｓデータからサンプリングクロックの１周期遅延した加算Ｈ−Ｓデータとなり、加算回路８を経て位相比較器１３に入力される。なお、加算Ｈ−Ｓデータを、ＦＦ７をスルーして加算回路８に入力しても良い。このため、以下では、ＦＦ７を経たものも、単に加算Ｈ−Ｓデータと表記する。
【００２４】
そして、この加算回路８を経て位相比較器１３に入力される加算Ｈ−Ｓデータに対して、この加算Ｈ−Ｓデータに位相同期するようにシステムクロック（第１サンプリングクロック）の位相がＰＬＬ調整されることになる。また、このシステムクロックが位相調整されると、他のサンプリングクロックも（所定の位相関係に設定されているため）これに連動して位相調整される。  
図１或いは図２で示すように位相比較器１３に入力される加算Ｈ−Ｓデータは、第１〜第４サンプリングクロックの各周期単位での各位相情報を保有している。  
このため、本実施形態においては、図２に示すようにサンプリング回路５により発生するジッタ量を、図６の第１参考例の場合で発生するジッタ量としてのサンプリングクロックの周期Ｔｓであったものをその値の１／４（のジッタ量）に低減できるようになる。    つまり、本実施形態は、H-syncにサンプリングクロック（システムクロック）を位相同期させるようにＰＬＬ制御プープを構成した場合、その場合に発生するジッタ量を、サンプリングクロックの周期Ｔｓの値に制約されることなく、その値の例えば１／４のジッタ量に低減できる。
【００２５】
従って、サンプリングクロックを高い周波数にすることによりその周期の値自体を小さくしなくても、ジッタ量を低減できるので、使用する回路素子の制約も少なくなり、かつ上述したように高周波化に伴う配線の影響や、消費電力の増大を低減できる。  
図３は、オフセットデータにより水平位相を微調整可能とする水平位相調整回路（或いは水平位相微調整回路）１０及び位相比較器１３の構成例を示す。本実施形態は、水平位相調整回路（或いは水平位相微調整回路）１０を備えた構成とすることにより、上述した目的の他に、水平位相の微調整を可能とするＰＬＬ回路を提供する目的を達成する。  
図３に示すように水平位相調整回路１０を構成する加算回路８は、位相微調整用のオフセットデータとデータゼロ（ゼロのオフセットデータ）とが印加される選択スイッチ９と接続されている。そして、この選択スイッチ９は、H-syncの周期に同期したオフセット付加タイミング信号により、オフセットデータが選択される。
【００２６】
そして、このオフセットデータは、加算回路８に入力される加算Ｈ−Ｓデータと加算される。オフセットデータが加算された加算Ｈ−Ｓデータは、位相比較器１３を構成するスイッチ１３ａの一端及びインバータ１３ｂを介してこのスイッチ１３ａの他端に印加される。このスイッチ１３ａは、分周器１４からの分周信号により切り替えられる。  
このスイッチ１３ａを通ったデータは、積分回路１３ｃに入力され、積分されて位相誤差データとして次段のフィルタ回路１５に出力される。この積分回路１３ｃは、ゲート比較タイミング信号が入力される期間（具体的にはこのゲート比較タイミング信号が”Ｈ”となる期間）積分を行う。  
このゲート比較タイミング信号は、システムクロックを用いてH-syncが入力される期間を含むように生成される。
【００２７】
図４は、図３に示した水平位相調整回路１０を位相比較器１３を含めた動作のタイミングチャートを示す。  
図４に示すH-syncに対して、上述したサンプリング回路５、加算回路６，ＦＦ７により、その下に示す加算Ｈ−Ｓデータが生成され、この加算Ｈ−Ｓデータは加算回路８に入力される。  
まず、オフセットデータが０であるとする。この場合には、加算Ｈ−Ｓデータは、加算回路８をスルーしたのと同等のデータのまま、スイッチ１３ａに入力される。このスイッチ１３ａは、図４に示す分周信号により、積分回路１３ｃに入力される加算Ｈ−Ｓデータの極性が切り替えられる。  
また、この分周信号は、その下に示すゲート比較タイミング信号が”Ｈ”となる期間の中央で”Ｈ”から”Ｌ”となる。
【００２８】
従って、ゲート比較タイミング信号が”Ｈ”となる積分期間において、分周信号が”Ｈ”の期間で積分された積分値Ａと、分周信号が”Ｌ”の期間で積分された積分値Ｂとの差分値が積分回路１３ｃ或いは位相比較器１３から位相誤差データとして出力される。  
この位相誤差データによりＮＣＯ１６の発振周波数値が、この位相誤差データの値を小さくする方向に変化する。  
そして、ＰＬＬ閉ループにより、この位相誤差データが０となるように、つまり積分値Ａと積分値Ｂとが０或いは等しくなるようにシステムクロック（或いは第１サンプリングクロック）の位相が自動調整される。換言すると、分周信号の立ち下がり時の位相が、入力されるH-syncを積分した値の真ん中になる様にＰＬＬ制御が機能する。  
次に図４に示すオフセット付加タイミング信号により、オフセットデータを加算回路８に入力する場合を説明する。
【００２９】
オフセット付加タイミング信号は、例えばゲート比較タイミング信号が”Ｈ”の積分期間におけるエンド側のタイミングとする。  
この場合には、位相比較器１３内部においては、積分値Ａは変化しないで、積分値Ｂ側にオフセットデータが（オフセット付加タイミング信号期間の）積分値が加算されることになる。つまり、積分値Ｂが変更されたものになる。  
そして、この場合には、上述した動作と同様に積分値Ａと変更された積分値Ｂとが等しくなるようにＰＬＬ制御が機能する。  
このようにオフセットデータの値に応じて、入力されるH-syncに位相同期するシステムクロックの水平位相を微調整することが簡単に行うことができる。
【００３０】
以上のように本実施形態に係るＰＬＬ回路１によれば、サンプリングクロックの周期の値に制約されないで、ジッタ量を十分に低減することができる。このため、サンプリングクロックの周波数を回路的に扱い易い周波数にして、ジッタ量を十分に低減することが可能になる。従って、安定した動作を実現し易く、回路部品の制約も少なくできる。また、高周波化に伴う消費電力の増大の防止、つまり省電力化を実現できる。  
また、本実施形態に係るＰＬＬ回路１によれば、オフセットデータの値により水平位相の微調整を容易に実現する事ができる。  
また、２つのＦＦ３ａ，３ｃ及びインバータ３ｂを用いた簡単な構成で複数種、ここでは４種のサンプリングクロックを生成できる。
【００３１】
図５は変形例に係るＰＬＬ回路１Ｂを示す。図１のＰＬＬ回路１では、４個のＦＦ群５ａ〜５ｄによるサンプリング回路５とし、これに応じて逓倍ＰＬＬ回路２は、４位相の第１〜第４サンプリングクロックを生成していた。  
図５に示すＰＬＬ回路１Ｂは、例えば８個のＦＦ群５ａ〜５ｈによるサンプリング回路５Ｂとし、これに応じて逓倍ＰＬＬ回路２Ｂは、８位相の第１〜第８サンプリングクロックを生成する構成にしている。  
図５に示すように逓倍ＰＬＬ回路２Ｂは、図１に示す逓倍ＰＬＬ回路２のサンプリングクロック生成回路４において、さらに４個の遅延素子Ｄ１〜Ｄ４を追加した構成のサンプリングクロック生成回路４ｂとなっている。
【００３２】
そして、図５においては図１の第１，第２，第３，第４サンプリングクロックを第１，第３，第５，第７サンプリングクロックとし、遅延素子Ｄ１，Ｄ２，Ｄ３，Ｄ４でそれぞれ遅延して第２，第４，第６，第８サンプリングクロックを生成する構成にしている。    つまり、遅延素子Ｄ１は、第１及び第３サンプリングクロックの中央の位相関係となる第２サンプリングクロックの生成に利用される。同様に遅延素子Ｄ２，Ｄ３は、それぞれ、第３及び第５、第５及び第７サンプリングクロックの中央の位相関係となる第４，第６サンプリングクロックの生成に利用される。  
また、遅延素子Ｄ４は、第７サンプリングクロックから逓倍クロックの１／４（つまりシステムクロックの１／８）周期分、遅延した第８サンプリングクロックの生成に利用される。このように遅延素子Ｄ１〜Ｄ４は、同じ遅延量を発生する遅延素子である。
【００３３】
具体的には、ＦＦ３ａの出力端Ｑに、逓倍クロックの１／４周期（或いはシステムクロックの１／８周期）に相当する遅延量を発生する遅延素子Ｄ１を接続して、ＦＦ３ａの出力端Ｑから出力される第１サンプリングクロックからシステムクロックの１／８周期分遅れた第２サンプリングクロックを発生する。  
また、このＦＦ３ｃの出力端Ｑに接続された遅延素子Ｄ２から第３サンプリングクロックからシステムクロックの１／８周期分遅れた第４サンプリングクロックを発生する。    また、ＦＦ３ａの反転出力端に、接続された遅延素子Ｄ３から第５サンプリングクロックからシステムクロックの１／８周期分遅れた第６サンプリングクロックを発生する。
【００３４】
また、このＦＦ３ｃの反転出力端に接続された遅延素子Ｄ４から第７サンプリングクロックからシステムクロックの１／８周期分遅れた第８サンプリングクロックを発生する。  第１〜第８サンプリングクロックは、サンプリング回路５ＢのＦＦ５ａ〜５ｈにそれぞれ印加される。
【００３５】
その他の構成は、図１に示したＰＬＬ回路１と同様の構成である。  
本変形例に係るＰＬＬ回路１Ｂによれば、ＰＬＬ回路１の場合と同様にサンプリングクロックの周波数或いは周期を変更することなく、位相誤差量（或いはジッタ量）をＰＬＬ回路１の場合の半分の大きさに低減することができる。  
ここでは簡単化のため、複数種のサンプリングクロックの発生例として２の３乗（つまり８種）の例で説明したが、２の４乗、５乗、６乗等に容易に拡張できる。例えば、図５の構成例において、さらに遅延素子Ｄ１〜Ｄ４の半分の遅延量を有する８個の遅延素子（便宜上、Ｄ５〜Ｄ１２とする）を追加することにより１６種のサンプリングクロックを生成できる構成にすることができる。  
さらにこの構成において、遅延素子Ｄ５〜Ｄ１２の半分の遅延量を有する１６個の遅延素子（便宜上、Ｄ１３〜Ｄ２８とする）を追加することにより３２種のサンプリングクロックを生成できる構成にすることができる。
【００３６】
また、例えば図１ではサンプリングクロック発生回路として、逓倍ＰＬＬ生成回路３とサンプリングクロック生成回路４とからなる逓倍ＰＬＬ回路２の構成例を説明したが、これに限定されるものでない。  
サンプリングクロック発生回路として、逓倍クロック生成回路３の代わりに逓倍しないクロック生成回路により、第１サンプリングクロック（システムクロック）を生成し、さらにクロック生成回路の出力端に３個の遅延素子を縦列接続する。
【００３７】
そして、第１サンプリングクロックを１つ、２つ、３つの遅延素子を経て出力される第１サンプリングクロックから１／４、２／４，３／４周期分づつ位相が遅れた、第２〜第４サンプリングクロックを生成する構成にしても良い。つまり、ＦＦ３ａなどを用いないで、複数の遅延素子（遅延回路でも良い）を用いて複数種のサンプリングクロックを生成する構成にしても良い。  
この場合も簡単な構成で複数種のサンプリングクロックを生成できる。このため、回路規模を低減できる。また、低コストで実現できる。  
なお、図６に示した複数種の水平同期出力データを加算する加算回路６の代わりに積分を行う積分回路を用いても良い。そして、この積分回路から複数種の水平同期出力データを積分して出力する構成にしても良い。  
なお、上述した実施形態の一部を組み合わせる等して構成される実施形態等も本発明に属する。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係るＰＬＬ回路の構成を示すブロック図。
【図２】一実施形態に係るＰＬＬ回路の動作説明用のタイミングチャート。
【図３】水平位相調整回路及び位相比較器の構成例を示す回路図。
【図４】図３の動作説明用のタイミングチャート。
【図５】変形例に係るＰＬＬ回路の構成を示すブロック図。
【図６】第１参考例のＰＬＬ回路の構成を示すブロック図。
【図７】第１参考例により発生するジッタ量を説明するタイミングチャート。
【図８】第２参考例のＰＬＬ回路の構成を示すブロック図。
【符号の説明】
【００３９】
１…ＰＬＬ回路、２…逓倍ＰＬＬ回路、４…サンプリングクロック生成回路、５…サンプリング回路、６、８…加算回路、１３…位相比較器、３ａ、３ｃ、５ａ〜５ｄ…ＦＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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