(57)【要約】【課題】大規模マクロセルが搭載されていても、入出力用セルと論理ゲートセルとの配線長を短くすることができる半導体集積回路を提供する。【解決手段】半導体集積回路のチップ１００には、チップの外周部領域にチップの辺に沿って大規模マクロセル１ａ〜１ｊが配置され、その大規模マクロセルの配置領域よりも内側の入出力セル配置領域２０に入出力セル２が配置され、その入出力セル配置領域２０よりも内側の論理セル配置領域３０に論理セル３が配置される。【選択図】図１
2009278032.tif 000002
【特許請求の範囲】
【請求項１】
大規模マクロセルが、チップの辺に沿って前記チップの外周部領域に配置され、
入出力セルが、前記大規模マクロセルの配置領域よりも内側の領域に配置され、
論理セルが、前記入出力セルの配置領域よりも内側の領域に配置された
ことを特徴とする半導体集積回路。
【請求項２】
前記外周部領域のうち、前記大規模マクロセルが配置されない領域に、前記論理セルが配置された
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記入出力セルの配置領域が矩形状のリングである
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記外周部領域のうち、前記大規模マクロセルが配置されない領域に、前記入出力セルが配置された
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記入出力セルと前記論理セルとを接続する配線の途中に、必要に応じて、遅延時間短縮のための中間バッファが挿入されている
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
論理ゲートセルの組み合せからなる論理回路、メモリや乗算器などの大規模マクロセル、および入出力用セルを搭載する半導体集積回路のレイアウトでは、チップサイズやセル間の配線長を考慮して、各セルの配置が決定される。
【０００３】
その結果、チップ周辺部にチップの辺に沿って入出力用セルを配置し、その入出力用セルの近くに、入出力用セルとの接続関係および大規模マクロセルどうしの接続関係を考慮して、大規模マクロセルを配置し、チップ中央部に論理ゲートセルを配置することが行われている（例えば、特許文献１参照。）。
【０００４】
ところが、このようなレイアウトが行われた場合、入出力用セルとチップ中央部に配置された論理ゲートセルとの配線長が長くなって配線遅延が増大し、高速な信号伝送ができなくなってしまうことがある。
【０００５】
特に、入出力用セルと論理ゲートセルとの間に大規模マクロセルが配置されている場合、大規模マクロセルを迂回して配線が行われるため、配線長が、より長くなる。
【０００６】
そこで、従来、配線の途中に中継用のトランジスタ素子を所定の間隔で配置し、配線遅延を一定の遅延時間以内に抑えることが行われている（例えば、特許文献２参照。）。
【０００７】
しかし、配線長が長い場合、上述の中継用のトランジスタ素子の挿入数も増加し、素子自身の遅延による信号遅延が増加し、やはり高速な信号伝送が困難になる、という問題があった。
【特許文献１】特開２００１−２６７４３０号公報  （第１０ページ、図１０）
【特許文献２】特開平１１−３０７６３７号公報  （第２ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、大規模マクロセルが搭載されていても、入出力用セルと論理ゲートセルとの配線長を短くすることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、大規模マクロセルが、チップの辺に沿って前記チップの外周部領域に配置され、入出力セルが、前記大規模マクロセルの配置領域よりも内側の領域に配置され、論理セルが、前記入出力セルの配置領域よりも内側の領域に配置されたことを特徴とする半導体集積回路が提供される。
【発明の効果】
【００１０】
本発明によれば、大規模マクロセルが搭載されていても、入出力用セルと論理ゲートセルとの配線長を短くすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体集積回路のチップ上のセル配置のイメージを示すレイアウト図である。
【００１３】
本実施例の半導体集積回路のチップ１００には、チップの外周部領域にチップの辺に沿って大規模マクロセル１ａ〜１ｊが配置され、その大規模マクロセルの配置領域よりも内側の入出力セル配置領域２０に入出力セル２が配置され、その入出力セル配置領域２０よりも内側の論理セル配置領域３０に論理セル３が配置される。
【００１４】
本実施例では、大規模マクロセル１ａ〜１ｊは、チップの外周部領域をほぼ埋める形で配置される。そのとき、チップ面積にできるだけ無駄が生じないようにその配置位置が考慮される。
【００１５】
入出力セル２は、大規模マクロセル１ａ〜１ｊの内側に配置される。そのとき、入出力セル配置領域２０が矩形状のリングになるよう、入出力セル２の配置位置が決定される。
【００１６】
この入出力セル配置領域２０の内側が、論理セル配置領域３０となる。入出力セル配置領域２０が矩形状であるため、論理セル配置領域３０も矩形状となる。また、論理セル配置領域３０は、その周囲を入出力セル２で取り囲まれる。
【００１７】
半導体集積回路の論理回路を構成する論理セル３は、論理セル配置領域３０に配置される。
【００１８】
このように、入出力セル配置領域２０の直ぐ内側に、論理セル配置領域３０が形成されるため、入出力セル２と論理セル３との距離が短くなり、入出力セル２と論理セル３とを接続する配線長も短くなる。
【００１９】
また、入出力セル２と論理セル３とを接続する配線長が短くなるため、入出力セル２と論理セル３との間に挿入される遅延時間改善用の中間バッファ個数も少なくすることができる。
【００２０】
図２に、中間バッファが挿入されたときのレイアウト例を、従来のレイアウト例と比較して示す。図２（ａ）が、本実施例における中間バッファの配置例を示す図であり、図２（ｂ）は、入出力セルをチップの周辺部に配置する、従来のレイアウトにおける中間バッファの配置例を示す参考図である。
【００２１】
図２（ａ）は、本実施例における中間バッファ３ｂの配置例を示す、チップの部分図である。
【００２２】
この例では、入出力セル２と論理セル３ａとを接続する配線の途中に中間バッファ３ｂが１個挿入されている。
【００２３】
これに対して、図２（ｂ）に示す従来のレイアウトでは、入出力セル２と論理セル３ａとの間に大規模マクロセル（１ｂ〜１ｄ）が配置されているため、入出力セル２と論理セル３ａとを接続する配線は大規模マクロセルを迂回する必要があり、その配線長が長くなる。その結果、配線の途中に挿入される中間バッファ３ｂの個数も増加し、この例では、３個の中間バッファ３ｂが挿入されている。
【００２４】
本実施例によれば、入出力セル配置領域の直ぐ内側に、論理セル配置領域が形成されるため、入出力セルと論理セルとの距離が短くなり、その相互を接続する配線長を短くすることができる。これにより、配線の遅延時間が短くなり、高速の信号伝送が可能となる。
【００２５】
また、入出力セルと論理セルとを接続する配線長が短くなるため、遅延時間改善用の中間バッファを挿入する必要が生じた場合にも、その挿入個数を少なくすることができる。これにより、中間バッファ自身の遅延による信号遅延の増加を抑制でき、高速な信号伝送を行い易くなる。
【実施例２】
【００２６】
実施例１では、チップの外周部領域が大規模マクロセルでほぼ埋められた形のレイアウト例を示したが、半導体集積回路に搭載される大規模マクロセルの個数が少ない場合、チップの外周部領域に大規模マクロセルが配置されない領域が生じることがある。この領域をそのまま放置すると、チップ面積に無駄が生じる。そこで、本実施例では、この領域を論理セル配置領域とする例を示す。
【００２７】
図３は、本発明の実施例２に係る半導体集積回路のチップ上のセル配置のイメージを示すレイアウト図である。
【００２８】
本実施例のチップ２００では、大規模マクロセルが配置されない外周部領域が論理セル配置領域３０ｂとされている。
【００２９】
本実施例でも実施例１と同様、チップの外周部領域にチップの辺に沿って大規模マクロセル１ａ〜１ｆが配置され、その大規模マクロセルの配置領域よりも内側の入出力セル配置領域２０に入出力セル２が配置され、その入出力セル配置領域２０よりも内側の論理セル配置領域３０ａに論理セル３が配置される。また、大規模マクロセルが配置されていない外周部領域の空き領域には、論理セル配置領域３０ｂが配置される。
【００３０】
このような配置により、論理セル配置領域３０ｂも、論理セル配置領域３０ａと同様、入出力セル配置領域２０の近くに配置される。
【００３１】
その結果、論理セル配置領域３０ｂに配置される論理セル３も、入出力セル配置領域２０に配置される入出力セル２との距離が短くなり、入出力セル２と論理セル３とを接続する配線長を短くすることができる
このような本実施例によれば、チップの外周部領域に大規模マクロセルが配置されない空き領域が生じても、その領域を論理セル配置領域とすることにより、チップ面積の利用効率を向上させることができる。
【００３２】
外周部領域に配置される論理セル配置領域が入出力セル配置領域に隣接して配置されるため、その領域に配置される論理セルと入出力セルとを接続する配線長を短くすることができる。これにより、配線の遅延時間が短くなり、高速の信号伝送が可能となる。また、実施例１と同様、中間バッファの挿入個数を少なくすることができる。
【実施例３】
【００３３】
実施例２では、大規模マクロセルが配置されない外周部領域が論理セル配置領域とされた例を示したが、本実施例では、この外周部領域を入出力セル配置領域とする例を示す。
【００３４】
図４は、本発明の実施例３に係る半導体集積回路のチップ上のセル配置のイメージを示すレイアウト図である。
【００３５】
本実施例のチップ３００では、大規模マクロセルが配置されない外周部領域にまで入出力セル配置領域が拡張され、入出力セル配置領域２０ａとされている。
【００３６】
本実施例でも実施例２と同様、チップの外周部領域にチップの辺に沿って大規模マクロセル１ａ〜１ｆが配置される。
【００３７】
入出力セル配置領域２０ａは、その大規模マクロセルの配置領域よりも内側の領域および大規模マクロセルが配置されない外周部領域に配置される。この入出力セル配置領域２０ａに入出力セル２が配置される。
【００３８】
この入出力セル配置領域２０ａよりも内側に論理セル配置領域３０ｃが配置され、この論理セル配置領域３０ｃに論理セル３が配置される。
【００３９】
このように、本実施例においても、入出力セル配置領域の直ぐ内側に、論理セル配置領域が形成されるため、入出力セルと論理セルとの距離が短くなり、その相互を接続する配線長を短くすることができる。これにより、配線の遅延時間が短くなり、高速の信号伝送が可能となる。
【００４０】
また、本実施例によれば、大規模マクロセルが配置されない外周部領域にまで入出力セル配置領域が拡張されるため、その分、入出力セルの配置数を増加させることができ、多ピンの半導体集積回路のレイアウトに対応することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１に係る半導体集積回路のレイアウトの例を示す図。
【図２】実施例１の半導体集積回路における中間バッファの配置例を示す図。
【図３】本発明の実施例２に係る半導体集積回路のレイアウトの例を示す図。
【図４】本発明の実施例３に係る半導体集積回路のレイアウトの例を示す図。
【符号の説明】
【００４２】
１ａ〜１ｊ  大規模マクロセル
２  入出力セル
３、３ａ  論理セル
３ｂ  中間バッファ
２０、２０ａ  入出力セル配置領域
３０、３０ａ、３０ｂ、３０ｃ  論理セル配置領域
１００〜３００  チップ
【図１】
2009278032.tif 000003
【図２】
2009278032.tif 000004
【図３】
2009278032.tif 000005
【図４】
2009278032.tif 000006