(57)【要約】【課題】  ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。【解決手段】  本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。【選択図】  図１
2009177107.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域を表面に有する半導体基板と、
前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、
前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜を介して前記浮遊ゲート上に形成された制御ゲートと、
を備えた不揮発性半導体記憶装置。
【請求項２】
第１導電型の半導体領域を表面に有する半導体基板と、
前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、
前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第２導電型の半導体領域と前記ソース領域との間に、前記第１のゲート絶縁膜を介して形成された第１の浮遊ゲートと、
前記第２導電型の半導体領域と前記ドレイン領域との間に、前記第１のゲート絶縁膜を介して前記第１の浮遊ゲートと離間されて形成された第２の浮遊ゲートと、
前記第１及び第２の浮遊ゲート上に形成されたゲート間絶縁膜と、
前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第１のゲート絶縁膜を介して形成された制御ゲートと、
を備えた不揮発性半導体記憶装置。
【請求項３】
第１導電型の半導体領域を表面に有する半導体基板と、
前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、
前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第２導電型の半導体領域と前記ソース領域との間に、前記第１のゲート絶縁膜を介して形成された第１の浮遊ゲートと、
前記第２導電型の半導体領域と前記ドレイン領域との間に、前記第１のゲート絶縁膜を介して前記第１の浮遊ゲートと離間されて形成された第２の浮遊ゲートと、
前記第１及び第２の浮遊ゲート上に形成されたゲート間絶縁膜と、
前記第２導電型の半導体領域上の前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、
前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第１及び第２のゲート絶縁膜を介して形成された制御ゲートと、
を備えた不揮発性半導体記憶装置。
【請求項４】
第１導電型の半導体領域を表面に有する半導体基板と、
前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、
前記第２導電型の半導体領域と前記ソース領域との間、及び前記第２導電型の半導体領域と前記ドレイン領域との間の前記半導体基板上にそれぞれ形成された第１のゲート絶縁膜と、
前記第２導電型の半導体領域と前記ソース領域との間に、前記第１のゲート絶縁膜を介して形成された第１の浮遊ゲートと、
前記第２導電型の半導体領域と前記ドレイン領域との間に、前記第１のゲート絶縁膜を介して前記第１の浮遊ゲートと離間されて形成された第２の浮遊ゲートと、
前記第１及び第２の浮遊ゲート上に形成されたゲート間絶縁膜と、
前記第２導電型の半導体領域上に形成され、膜厚が前記第１のゲート絶縁膜の膜厚以上である第２のゲート絶縁膜と、
前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第２のゲート絶縁膜を介して形成された制御ゲートと、
を備えた不揮発性半導体記憶装置。
【請求項５】
前記第２のゲート絶縁膜が、複数のゲート絶縁膜の積層構造であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第１及び第２の浮遊ゲートそれぞれが、外側から内側に向かって、膜厚が減少する構造であり、
前記制御ゲートが、前記第１及び第２の浮遊ゲート間に形成されていることを特徴とする請求項２乃至請求項５いずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第１及び第２の浮遊ゲートのそれぞれが、更に内側側面を有し、
前記ゲート間絶縁膜が、前記内側側面にも形成され、
前記制御ゲートが、前記ゲート間絶縁膜を介して、前記第１及び第２の浮遊ゲート間にも形成されていることを特徴とする請求項２乃至請求項５いずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記第１導電型の半導体領域がｎ型半導体領域であり、前記ソース領域、前記ドレイン領域、及び前記半導体領域が、いずれもｐ型半導体領域であり、前記半導体基板に電圧Ｖｓｕｂ、前記ソース領域に電圧Ｖｓ、前記ドレイン領域に電圧Ｖｄ、前記制御ゲートに電圧Ｖｃｇがそれぞれ印加され、前記電圧Ｖｃｇ及び前記電圧Ｖｓｕｂそれぞれが、前記電圧Ｖｓ及び前記電圧Ｖｄのいずれよりも大きいことを特徴とする請求項１乃至請求項７いずれか１項記載の不揮発性半導体記憶装置。
【請求項９】
前記第１導電型の半導体領域がｐ型半導体領域であり、前記ソース領域、前記ドレイン領域、及び前記半導体領域が、いずれもｎ型半導体領域であり、前記半導体基板に電圧Ｖｓｕｂ、前記ソース領域に電圧Ｖｓ、前記ドレイン領域に電圧Ｖｄ、前記制御ゲートに電圧Ｖｃｇがそれぞれ印加され、前記電圧Ｖｃｇが、前記電圧Ｖｓ及び前記電圧Ｖｄのいずれよりも大きく、かつ前記電圧Ｖｓｕｂが、前記電圧Ｖｓ及び前記電圧Ｖｄのいずれよりも小さいことを特徴とする請求項１乃至請求項７いずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記浮遊ゲートが、電荷蓄積層に置き替えられたことを特徴とする請求項１乃至請求項９いずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
前記ソース領域、前記ドレイン領域、及び前記第２導電型の半導体領域の少なくとも１つが金属を含む導電領域に置き換えられていることを特徴とする請求項１乃至請求項１０いずれか１項記載の不揮発性半導体記憶装置。
【請求項１２】
第１導電型の半導体領域を表面に有する半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、第１及び第２の浮遊ゲートを互いに離間して形成する工程と、
前記第１及び第２の浮遊ゲート上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜を備えた前記第１及び第２の浮遊ゲートをマスクとして、前記第１及び第２の浮遊ゲートに挟まれた領域下の前記第１導電型の半導体領域内に第２導電型の不純物を導入して第２導電型の半導体領域を形成する工程と、
前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第１のゲート絶縁膜を介して制御ゲートを形成する工程と、
前記第１及び第２の浮遊ゲートの外側の前記第１導電型の半導体領域内に第２導電型のソース領域及びドレイン領域をそれぞれ形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第２導電型の半導体領域を形成する工程と、前記制御ゲートを形成する工程との間に、前記第１及び第２の浮遊ゲート間の前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形成する工程
を備えたことを特徴とする
請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記浮遊ゲートが、電荷蓄積層に置き替えられたことを特徴とする請求項１２、又は請求項１３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリは、複数のＭＯＳ型の不揮発性半導体メモリ素子をＮＯＲ接続したものである。その１素子は、半導体基板表面に対峙して形成されたソース領域及びドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域上に順次積層されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートから構成されている。
【０００３】
ＮＯＲ型フラッシュメモリへの情報の書き込みは、ソース領域が接地され、制御ゲート及びドレイン領域にそれぞれ所定電圧が印加される。例えば、制御ゲートに１２Ｖ、ドレイン領域に３．５Ｖの電圧が印加され、ドレイン領域の端部での電界集中を利用してチャネル電流を高エネルギーにすることにより発生させたホットエレクトロンを浮遊ゲートに注入することにより行う。
【０００４】
この際、ドレイン領域に高電圧が印加されることにより、ドレイン領域に近接するゲート絶縁膜が劣化する問題が生じる。このため、単純にゲート長を微細化することは、書き込み特性の劣化をもたらす。ＮＯＲ型フラッシュメモリの小型化に際しての問題点及びその改良については多くの報告が為されている（例えば、非特許文献１参照。）。この非特許文献１では、チャネル中誘発２次電子による書き込み特性の検討が為されており、スケーリング（小型化）に伴う劣化や、デバイスパラメータの最適化、ドレイン端部での問題とのトレードオフ等が報告されている。
【０００５】
また、ＮＯＲ型フラッシュメモリは、高エネルギーのホットエレクトロンを利用して書き込み動作を実現するため、信頼性の確保が重要である。そのため、素子構造のスケーリングに伴い、電源電圧を低下させることが必要である。しかし、ホットエレクトロンの発生量は、電源電圧の大きさに依存して決まることから、単純な電源電圧の低下は、書き込み特性の劣化をもたらす。
【０００６】
電源電圧の大きさを抑え、書き込み特性を向上させるＮＯＲ型フラッシュメモリとして、Ｂａｃｋ  Ｂｉａｓ  Ａｓｓｉｓｔｅｄ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｉｎｄｕｃｅｄ  Ｈｏｔ−Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎと呼ばれる書き込み方式を利用したＮＯＲ型フラッシュメモリ（以下、Ｂ４−フラッシュメモリと略称）がある（例えば、非特許文献２参照。）。
【０００７】
Ｂ４−フラッシュメモリは、従来のＮＯＲ型フラッシュメモリと比べて、情報の書き込み時に、基板電圧Ｖｓｕｂを印加していること、及びドレイン電圧Ｖｄが低くなっていることが特徴的である。例えば、半導体基板がｎ型の半導体基板であり、ソース領域、ドレイン領域がｐ型半導体領域である場合、制御ゲート電圧Ｖｃｇ＝１２Ｖ、Ｖｓｕｂ＝４Ｖ、Ｖｄ＝−１．８Ｖが印加される。また、Ｂ４−フラッシュメモリでは、ドレイン領域端部の電界集中により生じるＢａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ(以下、ＢＢＴと略称)によって発生するホットエレクトロンを浮遊ゲートに注入することにより、書き込み動作を実現する。その結果、ドレイン領域に近接するゲート絶縁膜への負荷を軽減し、ゲート絶縁膜の劣化を抑制できる。また、ＢＢＴによって発生したホットエレクトロンは極めて高いエネルギーを有するため、より効率的に浮遊ゲートへの書き込みが可能になる。
【０００８】
従って、Ｂ４−フラッシュメモリは、従来のＮＯＲ型フラッシュメモリと比べて、電源電圧の大きさを抑制し、書き込み特性を向上させることができる。また、Ｂ４−フラッシュメモリでは、従来のＮＯＲ型フラッシュメモリとは違い、チャネル電流を流さないため、低消費電力が実現できる。
【０００９】
ところで、Ｂ４−フラッシュメモリは、ゲート絶縁膜にかかる電界を増大させること、及びＢＢＴの発生効率を高めることによりホットエレクトロンの発生量を増大させることにより、書き込み効率が向上する。ゲート絶縁膜にかかる電界は、Ｂ４−フラッシュメモリのソース領域とドレイン領域の間の半導体基板の表面ポテンシャルをＶとし、浮遊ゲートの電位をＶＦＧとすると、ゲート絶縁膜にかかる電界は、ＶＦＧ−Ｖに比例する。従って、印加電圧の大きさを変化させず、即ち、浮遊ゲートの電位ＶＦＧを変化させずに、ゲート絶縁膜にかかる電界を強くするためには、ソース領域とドレイン領域の間の半導体基板の表面ポテンシャルＶを小さくする必要がある。
【００１０】
一方、ドレイン領域端部でのＢＢＴの発生率は、ドレイン領域端部でのゲート長方向の電界の強さでほぼ決まる。ゲート長方向の電界の強さＥｘは、ドレイン領域に印加される電圧をＶｄ、ゲート長をＬとすると、Ｅｘは、（Ｖ−Ｖｄ）／Ｌとほぼ等しい。従って、ゲート長方向の電界を強くするためには、ソース領域とドレイン領域の間の半導体基板の表面ポテンシャルＶは、大きくする必要がある。
【００１１】
以上のことより、ソース領域とドレイン領域の間の半導体基板の表面ポテンシャルＶを大きくすると、ゲート絶縁膜にかかる電界は弱くなり、ゲート長方向の電界は強くなり、逆にソース領域とドレイン領域の間の半導体基板の表面ポテンシャルＶを小さくすると、ゲート長方向の電界は弱くなり、ゲート絶縁膜にかかる電界は強くなる。このように、ゲート絶縁膜にかかる電界を強めようとするとゲート長方向の電界が弱まり、ゲート長方向の電界を強めようとするとゲート絶縁膜にかかる電界が弱くなる。従って、従来のＢ４フラッシュメモリにおいては、印加電圧の大きさを変化させずに、ゲート絶縁膜にかかる電界の増大、ＢＢＴ発生率の向上を同時に達成することは、困難であった。
【非特許文献１】Ｎｉｈａｒ  Ｒ．Ｍｏｈａｐａｔｒａ、Ｄｌｅｅｐ  Ｒ．Ｎａｉｒ、Ｓ．Ｍａｈａｐａｔｒａ、Ｖ．Ｒａｍｇｏｐａｌ  Ｒａｏ、Ｓ．Ｓｈｕｋｕｒｉ、ａｎｄ  Ｊｅｆｆ  Ｄ．Ｂｕｄｅ；「ＣＨＩＳＥＬ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｓｃａｌｅｄ  ＮＯＲ  Ｆｌａｓｈ  ＥＥＰＲＯＭｓ−Ｅｆｆｅｃｔ  ｏｆ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ、Ｄｅｖｉｃｅ  Ｓｃａｌｉｎｇ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｉｃａｌ  Ｐａｒａｍｅｔｅｒｓ」、“ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ”、ＯＣＴＯＢＥＲ  ２００３、ＶＯＬ．５０、ＮＯ．１０、ｐ．２１０４−２１１１．
【非特許文献２】Ｓｈｏｊｉ  Ｓｈｕｋｕｒｉ、Ｎａｔｓｕｏ  Ａｊｉｋａ、Ｍａｓａａｋｉ  Ｍｉｈａｒａ、Ｋａｚｕｏ  Ｋｏｂａｙａｓｈｉ、Ｔｅｔｓｕｏ  Ｅｎｄｏｈ  ａｎｄ  Ｍｏｒｉｙｏｓｈｉ  Ｎａｋａｓｈｉｍａ；「Ａ  ６０ｎｍ  ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｔｉｌｉｚｉｎｇ  Ｂａｃｋ  Ｂｉａｓ  Ａｓｓｉｓｔｅｄ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｉｎｄｕｃｅｄ  Ｈｏｔ−Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ（Ｂ４−Ｆｌａｓｈ）」、“２００６  Ｓｙｍｐｏｓｉｕｍ  Ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”、ｐ．２０−２１．
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増大させることにより、書き込み効率を向上させることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明にかかる不揮発性半導体記憶装置は、第１導電型の半導体領域を表面に有する半導体基板と、前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記浮遊ゲート上に形成された制御ゲートと、を備えることを特徴とする。
【００１４】
また、本発明にかかる不揮発性半導体記憶装置は、第１導電型の半導体領域を表面に有する半導体基板と、前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第２導電型の半導体領域と前記ソース領域との間に、前記第１のゲート絶縁膜を介して形成された第１の浮遊ゲートと、前記第２導電型の半導体領域と前記ドレイン領域との間に、前記第１のゲート絶縁膜を介して前記第１の浮遊ゲートと離間されて形成された第２の浮遊ゲートと、前記第１及び第２の浮遊ゲート上に形成されたゲート間絶縁膜と、前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第１のゲート絶縁膜を介して形成された制御ゲートと、を備えることを特徴とする。
【００１５】
また、本発明にかかる不揮発性半導体記憶装置は、第１導電型の半導体領域を表面に有する半導体基板と、前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第２導電型の半導体領域と前記ソース領域との間に、前記第１のゲート絶縁膜を介して形成された第１の浮遊ゲートと、前記第２導電型の半導体領域と前記ドレイン領域との間に、前記第１のゲート絶縁膜を介して前記第１の浮遊ゲートと離間されて形成された第２の浮遊ゲートと、前記第１及び第２の浮遊ゲート上に形成されたゲート間絶縁膜と、前記第２導電型の半導体領域上の前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第１及び第２のゲート絶縁膜を介して形成された制御ゲートと、を備えることを特徴とする。
【００１６】
また、本発明にかかる不揮発性半導体記憶装置は、第１導電型の半導体領域を表面に有する半導体基板と、前記第１導電型の半導体領域内に、互いに離間されて形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域間の前記第１導電型の半導体領域内に、前記ソース領域及び前記ドレイン領域と離間されて形成された第２導電型の半導体領域と、前記第２導電型の半導体領域と前記ソース領域との間、及び前記第２導電型の半導体領域と前記ドレイン領域との間の前記半導体基板上にそれぞれ形成された第１のゲート絶縁膜と、前記第２導電型の半導体領域と前記ソース領域との間に、前記第１のゲート絶縁膜を介して形成された第１の浮遊ゲートと、前記第２導電型の半導体領域と前記ドレイン領域との間に、前記第１のゲート絶縁膜を介して前記第１の浮遊ゲートと離間されて形成された第２の浮遊ゲートと、前記第１及び第２の浮遊ゲート上に形成されたゲート間絶縁膜と、前記第２導電型の半導体領域上に形成され、膜厚が前記第１のゲート絶縁膜の膜厚以上である第２のゲート絶縁膜と、前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第２のゲート絶縁膜を介して形成された制御ゲートと、を備えることを特徴とする。
【００１７】
また、本発明にかかる不揮発性半導体記憶装置の製造方法は、第１導電型の半導体領域を表面に有する半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に、第１及び第２の浮遊ゲートを互いに離間して形成する工程と、前記第１及び第２の浮遊ゲート上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜を備えた前記第１及び第２の浮遊ゲートをマスクとして、前記第１及び第２の浮遊ゲートに挟まれた領域下の前記第１導電型の半導体領域内に第２導電型の不純物を導入して第２導電型の半導体領域を形成する工程と、前記第１及び第２の浮遊ゲート上に前記ゲート間絶縁膜を介し、かつ前記第２導電型の半導体領域上に前記第１のゲート絶縁膜を介して制御ゲートを形成する工程と、前記第１及び第２の浮遊ゲートの外側の前記第１導電型の半導体領域内に第２導電型のソース領域及びドレイン領域をそれぞれ形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増大させることができ、不揮発性半導体記憶装置の書き込み効率を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について、Ｂ４−フラッシュメモリの例を用いて説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＢ４−フラッシュメモリの素子構造を示す断面図である。
【００２１】
この第１の実施形態に係わるＢ４−フラッシュメモリの素子構造では、第１導電型、例えばｎ−型の半導体基板１内に第２導電型、例えばｐ＋型のソース領域２及びドレイン領域３が互いに離間し、かつ対峙して形成されている。ここで、ｎ−型の右肩部の−表示は、ｎ型不純物の濃度が薄いことを表し、ｐ＋型の右肩部の＋表示は、ｐ型不純物の濃度が濃いことを表している。このソース領域２とドレイン領域３の間の半導体基板１内には、第２導電型の半導体領域であるｐ＋型の不純物拡散領域４が、ソース領域２及びドレイン領域３から離間されて形成されている。そして、ソース領域２とドレイン領域３の間の半導体基板１上には、第１のゲート絶縁膜５が形成されている。
【００２２】
ここで、ソース領域２、ドレイン領域３、及び不純物拡散領域４は、例えば、ボロンを注入することにより形成されており、それらの不純物濃度は、例えば、５×１０１９〜１×１０２０ｃｍ−３である。また、ソース領域２、ドレイン領域３、及び不純物拡散領域４は、例えば、半導体基板１の表面から深さ１２０〜１５０ｎｍに形成されている。また、ソース領域２及びドレイン領域３と不純物拡散領域４との間隔は、何れも、例えば、３０ｎｍに形成され、不純物拡散領域４の幅も、例えば、３０ｎｍに形成されている。また、第１のゲート絶縁膜５は、例えば、８〜１０ｎｍの膜厚に形成されている。
【００２３】
そして、ソース領域２と不純物拡散領域４との間には、第１の浮遊ゲート６ａが第１のゲート絶縁膜５を介して、かつ、そのソース領域２と不純物拡散領域４の端部にそれぞれ近接して設けられている。また、ドレイン領域３と不純物拡散領域４の間には、第２の浮遊ゲート６ｂが第１のゲート絶縁膜５を介して、かつ、ドレイン領域３と不純物拡散領域４の端部にそれぞれ近接して設けられている。ここで、「近接している」とは、書き込み時に、少なくとも、ソース領域１、ドレイン領域３、及び不純物拡散領域４のそれぞれの領域から第１、及び第２の浮遊ゲート６ａ、６ｂに電荷が注入される距離である。
【００２４】
この第１の浮遊ゲート６ａと第２の浮遊ゲート６ｂは、それぞれ扇形に形成され、不純物拡散領域４を挟んで、互いに隔てられて形成されている。ここで、第１、及び第２の浮遊ゲート６ａ、６ｂは、外側の側壁部が、例えば、１００ｎｍで形成され、外側から内側に向かって、膜厚が減少するような構造となる。また、第１、及び第２の浮遊ゲート６ａ、６ｂは、底部の長さが、例えば、３０ｎｍに形成されている。また、第１、及び第２の浮遊ゲート６ａ、６ｂ間の距離は、例えば、３０ｎｍで形成されている。
【００２５】
第１及び第２の浮遊ゲート６ａ、６ｂ上には、ゲート間絶縁膜７がそれぞれ形成されている。このゲート間絶縁膜７は、例えば、１５〜２０ｎｍの膜厚に形成されている。ここで、ゲート間絶縁膜７は、第１及び第２の浮遊ゲート６と制御ゲート９間に形成される絶縁膜である。また、第１及び第２の浮遊ゲート６ａ、６ｂのゲート間絶縁膜７の間における第１のゲート絶縁膜５上には、後述の制御ゲート９への電荷注入を防止するために第２のゲート絶縁膜８が形成されている。ここで、第２のゲート絶縁膜８は、ゲート間絶縁膜７の膜厚以上あることが好ましい。第２のゲート絶縁膜８の膜厚は、例えば、１５〜２０ｎｍで形成される。そして、第１及び第２の浮遊ゲート６ａ、６ｂのゲート間絶縁膜７上、並びに第１及び第２の浮遊ゲート６ａ、６ｂの間の第２のゲート絶縁膜８上には、制御ゲート９が形成されている。制御ゲート９は、側壁部が、例えば、１００ｎｍで形成される。
【００２６】
上記構造のＢ４−フラッシュメモリでは、情報の書き込み時に、例えば、ソース領域２は接地され、ドレイン領域３にＶｄ＝−１．８Ｖ、制御ゲート９にＶｃｇ＝１２Ｖ、半導体基板１にＶｓｕｂ＝４Ｖの電圧がそれぞれ印加される。これらの印加される電圧は、前記電圧Ｖｃｇ及び前記電圧Ｖｓｕｂそれぞれが、前記電圧Ｖｓ及び前記電圧Ｖｄのいずれよりも大きいことが好ましい。尚、本実施形態では、Ｖｃｇ＞Ｖｓｕｂの関係となっている。
【００２７】
上記のような本実施形態のＢ４−フラッシュメモリによれば、第１のゲート絶縁膜５にかかる電界を増大できると同時に、ホットエレクトロン発生数を増大させることができ、書き込み効率を向上させることができる。以下、どのような仕組みで、書き込み効率が向上するかについて説明する。
【００２８】
まず、第１のゲート絶縁膜５にかかる電界がどのような仕組みで増大するかについて説明する。図２は、情報書き込み時の半導体基板１表面のポテンシャル分布を示す図で、横軸は半導体基板１のソース領域２とドレイン領域３の間の半導体基板１の表面に関する中心を基準としたゲート長方向の座標を示し、縦軸は半導体基板１表面のポテンシャル（Ｖ）を示す。図２において、領域（１）は図１中左の第１の浮遊ゲート６ａ下の半導体基板１の表面の領域に対応し、領域（２）は半導体基板１の表面領域における中央部の不純物拡散領域４に対応し、領域（３）は図１中右の第２の浮遊ゲート６ｂ下の半導体基板１の表面領域にそれぞれ対応している。図３は、第１のゲート絶縁膜５にかかる電界である縦方向電界を示す図で、横軸は半導体基板１のソース領域２とドレイン領域３の間の半導体基板１の表面に関する中心を基準としたゲート長方向の座標を示し、縦軸は第１のゲート絶縁膜５にかかる電界である縦方向電界を示す。なお、図２及び図３において、破線は従来のＢ４−フラッシュメモリの場合で、実線は本実施形態のＢ４−フラッシュメモリの場合を示す。
【００２９】
図２からわかるように、本実施形態のＢ４−フラッシュメモリにおいては、従来のＢ４−フラッシュメモリと比べ、半導体基板１の表面ポテンシャルＶが、ソース領域２とドレイン領域３の間の半導体基板１の表面全体で、減少している。このソース領域２とドレイン領域３の間の半導体基板１の表面全体のポテンシャルＶの減少は、不純物拡散領域４の存在により、ソース領域２とドレイン領域３の間の半導体基板１の表面全体においてＤｒａｉｎ−ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  ｌｏｗｅｒｉｎｇ（ＤＩＢＬ）がより顕著となり、ドレイン領域３に印加された負電圧が、ソース領域２とドレイン領域３の間の半導体基板１の表面全体に伝わりやすくなっているため起こる。そして、ソース領域２とドレイン領域３の間の半導体基板１の表面のポテンシャル（Ｖ）が減少することにより、図３に示すように、従来と比べて本実施形態の方が、第１のゲート絶縁膜５にかかる電界である縦方向電界が大きくなる。第１のゲート絶縁膜５にかかる電界が大きくなることにより、ホットエレクトロンが浮遊ゲートに注入されやすくなる。
【００３０】
次に、ホットエレクトロン発生数がどのような仕組みで増大するかにつき説明する。図４は、ソース領域２とドレイン領域３の間の半導体基板１の表面におけるゲート長方向の電界を示す図で、横軸は半導体基板１の表面に関する中心を基準としたゲート長方向の座標を示し、縦軸はゲート長方向の電界である横方向電界を示す。なお、図４において、破線は従来のＢ４−フラッシュメモリの場合で、実線は本実施例のＢ４−フラッシュメモリの場合を示す。
【００３１】
本実施形態のＢ４−フラッシュメモリは、ｐ＋型のソース領域２及びドレイン領域３間にｎ−型チャネル領域を介して、ｐ＋型の不純物拡散領域４が形成されるため、ｐｎ接合領域が２個所増える。ｐｎ接合領域においては、ビルドインポテンシャルが発生する。そして、半導体基板１に印加される電圧Ｖｓｕｂにより、ｐｎ接合領域におけるビルドインポテンシャルにバンドベンディングが生じ、電界集中が生じる。従って、本構造においては、従来構造と比べて、電界集中発生領域が２個所多く発生する。また、本実施形態においては、ｐ＋型の不純物拡散領域４の存在のため、正の電圧である制御ゲート９に印加される電圧Ｖｃｇが、不純物拡散領域４、即ち、領域（２）に対して、逆バイアスとして作用するため、不純物拡散領域４の表面に空乏層が発生し、負の電荷が発生する。その結果、不純物拡散層領域４、即ち、領域（２）の表面ポテンシャルが減少する。そして、不純物拡散領域４の表面に空乏層が発生することにより、領域（１）及び領域（３）が電気的に浮遊状態となる。そのため、領域（１）及び領域（３）の表面ポテンシャルＶは、制御ゲート９との容量結合により上昇する。その結果、領域（１）と（２）間、領域（２）と（３）間の電位差が、大きくなる。一方、領域（３）はドレイン領域３に近接しており、ドレイン領域３に印加された負電圧の影響を強く受けるため、図２に示すように、大きな表面ポテンシャルの減少を示す。領域（１）は制御ゲート９との容量結合による影響が大きく、表面ポテンシャルの減少が小さい。
【００３２】
以上より、図２に示したように、領域（１）と領域（２）との間、及び領域（２）と領域（３）との間で、電位差が存在することになる。この電位差があることにより、図４に示したように、領域（１）と領域（２）との間、及び領域（２）と領域（３）との間でのゲート長方向の電界が集中する。また、図４からわかるように、本実施形態においては、上記領域に加え、従来と同様の箇所、即ち、ソース領域２のチャネル側端部、ドレイン領域３のチャネル側端部でも電界集中が発生している。電界集中の領域は、その大きさが減少することなく、その発生個所が増加している。その結果、ＢＢＴの発生個所が増大し、ＢＢＴの発生効率が増大する。その結果、ホットエレクトロンの発生数が増大する。
【００３３】
次に、図５を参照して、本実施形態のＢ４−フラッシュメモリの製造プロセスを説明する。図５は、本実施形態のＢ４−フラッシュメモリの製造プロセスを示す工程断面図である。
【００３４】
まず、図５（ａ）に示されるように、半導体基板１、例えばｎ−型シリコン（Ｓｉ）基板１の上面全面に第１のゲート絶縁膜５を８〜１０ｎｍの膜厚に形成する。第１のゲート絶縁膜５としては、例えば、熱酸化により形成するシリコン酸化膜を使用する。次に、第１のゲート絶縁膜５の上面全面に、第１のゲート絶縁膜５とはエッチングの選択比が異なる絶縁膜、例えば、シリコン窒化膜を形成する。次に、この絶縁膜をリソグラフィ法によりパターニングして、ソース領域２及びドレイン領域３の形成予定領域上の第１のゲート絶縁膜５を覆い、かつ浮遊ゲート６の形成予定領域下及び不純物拡散領域４の形成予定領域上の第１のゲート絶縁膜５を露出する第１の絶縁膜パターン１０を形成する。
【００３５】
次いで、図５（ｂ）に示されるように、第１のゲート絶縁膜５上に、ポリシリコン膜を、例えば、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次いで、このポリシリコン膜に対して、エッチングを行うことにより、扇形の第１及び第２の浮遊ゲート６ａ、６ｂをそれぞれ形成する。第１及び第２の浮遊ゲート６ａ、６ｂは、それらの側壁部が第１の絶縁膜パターン１０の側壁部にそれぞれ接するように形成し、かつ不純物拡散領域４の形成予定領域を挟むように形成する。また、第１及び第２の浮遊ゲート６ａ、６ｂは、例えば、その底部の長さを３０ｎｍに、その間隔を３０ｎｍに形成する。
【００３６】
次いで、図５（ｃ）に示されるように、ゲート間絶縁膜材料を第１及び第２の浮遊ゲート６ａ、６ｂ上を覆うように、例えば、ＣＶＤ法により形成した後、リソグラフィ法により、第１及び第２の浮遊ゲート６ａ、６ｂ上にゲート間絶縁膜７をそれぞれ形成する。ここでは、ゲート間絶縁膜７としては、例えば、ＯＮＯ膜を使用するが、高誘電率絶縁膜、例えば、アルミナを使用してもよい。
【００３７】
次に、ゲート間絶縁膜７を備えた第１及び第２の浮遊ゲート６ａ、６ｂをマスクにして、第１及び第２の浮遊ゲート６ａ、６ｂに挟まれたｎ−型Ｓｉ基板１の表面領域にボロンをイオン注入することにより、ｐ＋型の不純物拡散領域４を、５×１０１９〜１×１０２０ｃｍ−３の濃度で、１２０〜１５０ｎｍの深さに形成する。
【００３８】
次に、図５（ｄ）に示されるように、ゲート間絶縁膜７及び第１のゲート絶縁膜５上に絶縁膜を形成した後、エッチングにより、第１及び第２の浮遊ゲート６ａ、６ｂのゲート間絶縁膜７に挟まれた第１のゲート絶縁膜５の領域上に第２のゲート絶縁膜８を、例えば、１５〜２０ｎｍの膜厚に形成する。第２のゲート絶縁膜８としては、例えば、シリコン酸化膜を用いる。
【００３９】
次に、図５（ｅ）に示されるように、第１及び第２の浮遊ゲート６ａ、６ｂのゲート間絶縁膜７上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第２のゲート絶縁膜８上に、ポリシリコンを、例えば、ＬＰＣＶＤ法を用いることにより堆積した後、リソグラフィ法によりパターニングして制御ゲート９を形成する。
【００４０】
次に、図５（ｆ）に示されるように、エッチングにより、第１の絶縁膜パターン１０を除去する。次に、図５（ｇ）に示されるように、第１及び第２の浮遊ゲート６ａ、６ｂ、ゲート間絶縁膜７、及び制御ゲート９からなる積層ゲート構造を覆うようにゲート保護絶縁膜１１を形成する。このゲート保護絶縁膜１１としては、例えば、シリコン酸化膜を使用する。
【００４１】
次に、図５（ｈ）に示されるように、絶縁膜を堆積した後、絶縁膜をエッチングして、ゲート保護絶縁膜１１上に側壁絶縁膜１２を形成する。この側壁絶縁膜１２は、例えば、ＴＥＯＳにより形成される。次に、この積層ゲート構造をマスクにして、第１及び第２の浮遊ゲート６ａ、６ｂの外側のｎ−型Ｓｉ基板１の表面領域にボロンをイオン注入することにより、第１の浮遊ゲート６ａの左側の領域にｐ＋型のソース領域２、第２の浮遊ゲート６ｂの右側の領域にｐ＋型のドレイン領域３をそれぞれ５×１０１９〜１×１０２０ｃｍ−３の濃度で、１２０〜１５０ｎｍの深さに形成する。以上の製造プロセスによって、図１に示された第１の実施形態のＢ４−フラッシュメモリを形成する。
【００４２】
以上説明したように、第１の実施形態によれば、ソース領域２とドレイン領域３との間に不純物拡散領域４が形成されることにより、第１のゲート絶縁膜５にかかる電界を増大させると同時に、ホットエレクトロン発生数を増加させることができ、書き込み効率の向上が実現できる。
【００４３】
また、第１の実施形態によれば、不純物拡散領域４とソース領域２との間に第１の浮遊ゲート６ａが、また不純物拡散領域４とドレイン領域３との間に第２の浮遊ゲート６ｂが形成されている。そして、制御ゲートが第１及び第２の浮遊ゲート上にゲート間絶縁膜７を介して、また第１及び第２の浮遊ゲート６ａ、６ｂ間の不純物拡散領域４上に第１及び第２のゲート絶縁膜を介して形成されている。従って、制御ゲート９の電圧による不純物拡散領域４に対する影響が大きくなるため、不純物拡散領域４の表面に空乏層が発生しやすくなる。その結果、ＢＢＴ発生率が向上し、ホットエレクトロン発生数が増加し、書き込み効率が向上する。また、制御ゲートが、第１及び第２の浮遊ゲート６ａ、６ｂ間に形成されることにより、第１及び第２の浮遊ゲート６ａ、６ｂ上のゲート間絶縁膜７に接して形成される。その結果、ゲート間絶縁膜７の、第１のゲート絶縁膜５に対する容量比が大きくなるため、第１のゲート絶縁膜５にかかる電界が大きくなり、書き込み効率が向上する。従って、第１のゲート絶縁膜５にかかる電界を増大させると同時に、ホットエレクトロンの発生数を増大させることができ、書き込み効率の向上が実現できる。
【００４４】
また、制御ゲート９と第１のゲート絶縁膜５間に第２のゲート絶縁膜８を形成することにより、制御ゲート９と半導体基板１間の距離を大きくしているので、不純物拡散領域４から電子が制御ゲート９に誤って注入されるのを防ぐことができる。
【００４５】
また、不純物拡散領域４を形成するためのボロンのイオン注入の際、第１及び第２の浮遊ゲート領域６ａ、６ｂをマスクとして使用することができるため、製造プロセスが容易になる。
【００４６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るＢ４−フラッシュメモリ素子構造を示す断面図である。本実施形態では、第１及び第２の浮遊ゲート領域６ａ、６ｂの間の第１のゲート絶縁膜５上に制御ゲート９を、第２のゲート絶縁膜８を介さずに、直接、形成した点で、第１の実施形態と異なり、それ以外の構成は同じである。
【００４７】
なお、本実施形態のＢ４―フラッシュメモリの製造プロセスは、第１及び第２の浮遊ゲート領域６ａ、６ｂ間の第１のゲート絶縁膜５上に、第２のゲート絶縁膜８を形成しない点で第１の実施形態の製造プロセスと異なる以外は同じである。
【００４８】
本実施形態においても、第１の実施形態と同様に、第１のゲート絶縁膜５にかかる電界を増大させると同時に、ホットエレクトロンの発生数を増大させることができ、書き込み効率の向上を実現できる。また、製造プロセスも容易である。
【００４９】
（第３の実施形態）
図７は、本発明の第３の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態では、第２のゲート絶縁膜８の側端部が、第１及び第２の浮遊ゲート６ａ、６ｂの表面まで達し、かつゲート間絶縁膜７の端部がその第２のゲート絶縁膜８上にある点で第１の実施形態と異なり、それ以外の構成は同じである。
【００５０】
なお、本実施形態のＢ４―フラッシュメモリの製造プロセスは、第１の実施形態の製造プロセスにおいて、図５（ｃ）のゲート間絶縁膜７の形成工程と図５（ｄ）の第２のゲート絶縁膜８の形成工程との順番が逆となる点以外は第１の実施形態の製造プロセスと同じである。
【００５１】
本実施形態においても、第１の実施形態と同様に、第１のゲート絶縁膜５にかかる電界の増大と同時に、ホットエレクトロンの発生数を増大させることができ、書き込み効率の向上が実現できる。また、不純物拡散領域４から電子が制御ゲート９に誤って注入されるのを防ぐことができる。また、製造プロセスが容易になる。
【００５２】
（第４の実施形態）
図８は、本発明の第４の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態では、第１のゲート絶縁膜５を第１及び第２の浮遊ゲート６ａ、６ｂ下にのみそれぞれ形成し、ゲート間絶縁膜７を第１及び第２の浮遊ゲート６ａ、６ｂ上、並びに第１のゲート絶縁膜５の側部にそれぞれ形成し、第２のゲート絶縁膜８を第１及び第２の浮遊ゲート６ａ、６ｂ上に形成されたゲート間絶縁膜７間のｎ−型Ｓｉ基板１上に形成した点で第１の実施形態と異なり、それ以外の構成は同じである。
【００５３】
なお、本実施形態は、第１の実施形態と製造プロセスが異なるので、図９を参照して、本実施形態のＢ４−フラッシュメモリの製造プロセスを説明する。図９は、本実施形態のＢ４−フラッシュメモリの製造プロセスを示す工程断面図である。
【００５４】
まず、図９（ａ）に示されるように、半導体基板１、例えば、ｎ−型Ｓｉ基板１の上面全面に第１のゲート絶縁膜５を形成する。第１のゲート絶縁膜５としては、例えば、シリコン酸化膜を使用する。次に、第１のゲート絶縁膜５の上面全面に、第１のゲート絶縁膜５とはエッチングの選択比が異なる絶縁膜、例えば、シリコン窒化膜を形成する。次に、この絶縁膜をリソグラフィ法によりパターニングして、ソース領域２及びドレイン領域３の形成予定領域の上の第１のゲート絶縁膜５を覆い、かつ浮遊ゲート６の形成予定領域下、及び不純物拡散領域４の形成予定領域上の第１のゲート絶縁膜５を露出する第１の絶縁膜パターン１０を形成する。
【００５５】
次いで、図９（ｂ）に示されるように、第１のゲート絶縁膜５上に、ポリシリコン膜を、例えば、ＬＰＣＶＤ法により堆積する。次いで、このポリシリコン膜に対して、エッチングを行うことにより、扇形の第１及び第２の浮遊ゲート６ａ、６ｂをそれぞれ形成する。第１及び第２の浮遊ゲート６ａ、６ｂは、側壁部が第１の絶縁膜パターン１０の側壁部にそれぞれ接するように形成し、かつ不純物拡散領域４の形成予定領域を挟むように形成する。
【００５６】
次いで、図９（ｃ）に示されるように、第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５をエッチングすることにより、第１及び第２の浮遊ゲート６ａ、６ｂ間のｎ−型Ｓｉ基板１を露出させる。次いで、例えば、ＣＶＤ法、及びリソグラフィ法により、第１及び第２の浮遊ゲート６ａ、６ｂ上及び第１のゲート絶縁膜５の側部を覆うように、ゲート間絶縁膜７をそれぞれ形成する。ここでは、ゲート間絶縁膜７としては、例えば、ＯＮＯ膜を使用するが、高誘電率絶縁膜、例えば、アルミナを使用してもよい。
【００５７】
次に、図９（ｄ）に示されるように、ゲート間絶縁膜７を備えた第１及び第２の浮遊ゲート６ａ、６ｂをマスクにして、第１及び第２の浮遊ゲート６ａ、６ｂに挟まれたｎ−型Ｓｉ基板１の表面領域にボロンをイオン注入することにより、ｐ＋型の不純物拡散領域４を形成する。
【００５８】
次に、図９（ｅ）に示されるように、ゲート間絶縁膜７上及びｎ−型Ｓｉ基板１上に絶縁膜を形成した後、エッチングを行うことにより第１及び第２の浮遊ゲート６ａ、６ｂ上のゲート間絶縁膜７に挟まれた不純物拡散領域４上に第２のゲート絶縁膜８を形成する。第２のゲート絶縁膜８としては、例えば、シリコン酸化膜を用いる。第２のゲート絶縁膜８は、第１のゲート絶縁膜５の膜厚以上の厚さ、例えば２３ｎｍ〜３０ｎｍの膜厚に形成することが好ましい。これは、不純物拡散領域４から制御ゲート９にキャリアが誤って注入されることを防ぐためである。
【００５９】
次に、図９（ｆ）に示されるように、ポリシリコンを、例えば、ＬＰＣＶＤ法により堆積した後、リソグラフィ法によりパターニングして、第１及び第２の浮遊ゲート６ａ、６ｂのゲート間絶縁膜７上及び第１及び第２の浮遊ゲート６ａ、６ｂ間の第２のゲート絶縁膜８上に制御ゲート９を形成する。
【００６０】
次に、図９（ｇ）に示されるように、エッチングを行うことにより、第１の絶縁膜パターン１０を除去する。次に、図９（ｈ）に示されるように、第１及び第２の浮遊ゲート６ａ、６ｂ、ゲート間絶縁膜７、及び制御ゲート９とからなる積層ゲート構造を被覆するようにゲート保護絶縁膜１１を形成する。このゲート保護絶縁膜１１としては、例えば、シリコン酸化膜を使用する。
【００６１】
次に、図９（ｉ）に示されるように、絶縁膜を堆積した後、絶縁膜をエッチングして積層ゲート構造のゲート保護絶縁膜１１上に側壁絶縁膜１２を形成する。この側壁絶縁膜１２は、例えば、ＴＥＯＳにより形成される。
【００６２】
次に、この積層ゲート構造をマスクにして第１及び第２の浮遊ゲート６ａ、６ｂの外側のｎ−型Ｓｉ基板１の表面領域にボロンをイオン注入することにより、第１の浮遊ゲート６ａの左側の領域にｐ＋型のソース領域２、また第２の浮遊ゲート６ｂの右側の領域にｐ＋型のドレイン領域３をそれぞれ形成する。以上の製造プロセスによって、図８に示されたＢ４−フラッシュメモリを形成する。
【００６３】
本実施形態においても、第１の実施形態と同様に、第１のゲート絶縁膜５にかかる電界の増大とホットエレクトロンの発生数の増大を同時に達成することができ、書き込み効率の向上が実現できる。また、不純物拡散領域４から電子が制御ゲート９に誤って注入されるのを防ぐことができる。また、製造プロセスが容易になる。
【００６４】
なお、上記実施形態では、第１、及び第２の浮遊ゲート６ａ、６ｂのゲート間絶縁膜７間のｎ−型Ｓｉ基板１上の第２のゲート絶縁膜８を単一層で構成しているが、複数のゲート絶縁膜の積層構造としても良い。例えば、図１０に示されるように、第２のゲート絶縁膜８を、例えば、シリコン酸化膜、シリコン窒化膜からなる第２のゲート絶縁膜８ａ及び第２のゲート絶縁膜８ｂの積層構造に構成しても良い。また、上記実施形態では、ゲート間絶縁膜７の端部が、ｎ−型Ｓｉ基板１上に接して形成されているが、図１０に示されるように、ゲート間絶縁膜７の端部が、第１のゲート絶縁膜上に形成される構成にしても良い。
【００６５】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態では、第１及び第２の浮遊ゲート５０６ａ、５０６ｂの構造を、四角形にした点で第１の実施形態と異なり、その他の構成は、実質的に同じである。
【００６６】
なお、本実施形態は、第１の実施形態と製造プロセスが異なるので、図１２を参照して、本実施形態のＢ４−フラッシュメモリの製造プロセスを説明する。まず、図１２（ａ）に示されるように、半導体基板、例えばｎ−型Ｓｉ基板１の上面全面に第１のゲート絶縁膜５、例えば、シリコン酸化膜を形成する。次に、第１のゲート絶縁膜５の上面全面に、ポリシリコンを、例えば、LPCVD法により、堆積する。次いで、図１２（ｂ）に示されるように、このポリシリコンをリソグラフィ法によりパターニングして、それぞれ同一の四角形の第１及び第２の浮遊ゲート５０６ａ、５０６ｂを形成する。この第１及び第２の浮遊ゲート５０６ａ、５０６ｂは、ソース領域２及びドレイン領域３の形成予定領域上、並びに不純物拡散領域４の形成予定領域上の第１のゲート絶縁膜５をそれぞれ露出させるように形成される。
【００６７】
次いで、図１２（ｃ）に示されるように、例えば、ＣＶＤ法により、ＯＮＯ膜を堆積することにより、第１及び第２の浮遊ゲート５０６ａ、５０６ｂを覆うようにゲート間絶縁膜７を形成すると同時に、第１及び第２の浮遊ゲート５０６ａ、５０６ｂ間の第１のゲート絶縁膜５上に第２のゲート絶縁膜８を形成し、第１の浮遊ゲート５０６ａの図面上左側（以下、単に左側と称す）、及び第２の浮遊ゲート５０６ｂの図面上右側（以下、単に右側と称す）の第１のゲート絶縁膜５上に絶縁膜５０１をそれぞれ形成する。ここで、ゲート間絶縁膜７は、第１及び第２の浮遊ゲート５０６ａ、５０６ｂ上及び内側側面に形成されたＯＮＯ膜から成る。次に、ゲート間絶縁膜７を備えた第1及び第２の浮遊ゲート５０６ａ、５０６ｂをマスクとして用いて、例えば、ボロンをイオン注入することにより、第１及び第２の浮遊ゲート５０６ａ、５０６ｂに挟まれたｎ−型Ｓｉ基板１の表面領域にｐ＋型の不純物拡散領域4を形成し、同時に、第1の浮遊ゲート５０６ａ左側のｎ−型Ｓｉ基板１の表面領域にｐ＋型のソース領域２を、第２の浮遊ゲート５０６ｂの右側のｎ−型Ｓｉ基板１の表面領域にｐ＋型のドレイン領域３をそれぞれ形成する。
【００６８】
次いで、図１２（ｄ）に示されるように、ポリシリコンを、例えば、LPCVD法により、ゲート間絶縁膜７上、第２のゲート絶縁膜８上、及び絶縁膜５０１上に堆積する。次に、図１２（ｅ）に示されるように、リソグラフィ法によりポリシリコンをパターニングして制御ゲート９を形成する。制御ゲート９は、第１及び第２の浮遊ゲート５０６ａ、５０６ｂの上、並びにその間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して形成される。以上の製造プロセスによって、図１１に示されたＢ４−フラッシュメモリを形成する。
【００６９】
本実施形態においても、第１の実施形態と同様に、第１のゲート絶縁膜５にかかる電界の増大とホットエレクトロンの発生数の増加を同時に達成することができ、書き込み効率の向上が実現できる。また、不純物拡散領域４から電子が制御ゲート９に誤って注入されるのを防ぐことができる。また、本実施形態では、第１及び第２の浮遊ゲート５０６ａ、５０６ｂをマスクにして、ソース領域２、ドレイン領域３、及び不純物拡散領域４を同時に形成するため、製造プロセスが容易になる。
【００７０】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。図１３に示されるように、本実施形態では、第１、及び第２の浮遊ゲート６０６ａ、６０６ｂの扇形が、第１の実施形態の浮遊ゲートの扇形に対して、半導体基板と垂直方向を軸として左右反転した構造になっている点で異なり、それ以外の構成は、実質的に同じである。
【００７１】
なお、本実施形態は、第１の実施形態と製造プロセスが異なるので、図１４を参照して、本実施形態のＢ４−フラッシュメモリの製造プロセスを説明する。
【００７２】
まず、図１４（ａ)に示されるように、第１の実施形態と同様に、半導体基板１、例えばｎ−型Ｓｉ基板１の上面全面に第１のゲート絶縁膜５、例えば、シリコン酸化膜を形成する。次に、第１のゲート絶縁膜５の上面全面に、第１のゲート絶縁膜５とはエッチングの選択比が異なる絶縁膜を形成する。この絶縁膜としては、例えば、シリコン窒化膜を使用する。次に、この絶縁膜をリソグラフィ法によりパターニングして、矩形状の第２の絶縁膜パターン６０１を形成する。第２の絶縁膜パターン６０１は、不純物拡散領域４の形成予定領域上の第１のゲート絶縁膜５を覆い、第１及び第２の浮遊ゲート６０６ａ、６０６ｂの形成予定領域下、並びにソース領域２及びドレイン領域３の形成予定領域上の第１のゲート絶縁膜５をそれぞれ露出するように形成される。
【００７３】
次に、この第２の絶縁膜パターン６０１を含む第１のゲート絶縁膜５上にポリシリコンを、例えば、ＬＰＣＶＤ法により堆積する。次に、このポリシリコンをエッチングして第２の絶縁膜パターン６０１の両側壁部に扇形の第１及び第２の浮遊ゲート６０６ａ、６０６ｂをそれぞれ形成する。第１及び第２の浮遊ゲート６０６ａ、６０６ｂは、その側壁部が第２の絶縁膜パターン６０１の側壁部に接するようにそれぞれ形成される。
【００７４】
次に、図１４（ｃ）に示されるように、エッチングにより、第２の絶縁膜パターン６０１を除去する。次に、例えば、酸化、堆積等の方法、及びリソグラフィ法によるパターニングにより第１及び第２の浮遊ゲート６０６ａ、６０６ｂを覆うようにゲート間絶縁膜７をそれぞれ形成する。このゲート間絶縁膜７は、第１及び第２の浮遊ゲート６０６ａ、６０６ｂ上及び内側側面に形成されたＯＮＯ膜から成る。次に、ゲート間絶縁膜７を備えた浮遊ゲート６０６をマスクとして例えば、ボロンをイオン注入することにより、第1及び第２の浮遊ゲート６０６ａ、６０６ｂに挟まれたｎ−型Ｓｉ基板１の表面領域にｐ＋型不純物拡散領域４を形成し、同時に、第1の浮遊ゲート６０６ａ左側のｎ−型Ｓｉ基板１の表面領域にソース領域２を、また第２の浮遊ゲート６０６ｂ右側のｎ−型Ｓｉ基板１の表面領域にドレイン領域3をそれぞれ形成する。
【００７５】
次いで、図１４（ｄ）に示されるように、第１及び第２の浮遊ゲート６０６ａ、６０６ｂを含む第１のゲート絶縁膜５上に絶縁膜６０２を形成する。この絶縁膜６０２としては、例えば、シリコン窒化膜を使用する。次に、図１４（ｅ）に示されるように、絶縁膜６０２をエッチングして第1及び第２の浮遊ゲート６０６ａ、６０６ｂに挟まれた領域、第1の浮遊ゲート６０６ａの左側の領域、及び第2の浮遊ゲート６０６ｂの右側の領域の第１ゲート絶縁膜５上に第２のゲート絶縁膜８をそれぞれ形成する。
【００７６】
次いで、ポリシリコンを、例えば、ＬＰＣＶＤ法により、第２のゲート絶縁膜８上及びゲート間絶縁膜７上に堆積する。次に、図１４（ｆ）に示されるように、ポリシリコンをリソグラフィ法によりパターニングして、第２のゲート絶縁膜８上及びゲート間絶縁膜７上に制御ゲート９を形成する。次に、図１４（ｇ）に示されるように、第２のゲート絶縁膜８をマスクにして、その第２のゲート絶縁膜８で覆われたソース領域２及びドレイン領域３の表面部分以外の第１のゲート絶縁膜５及び第２のゲート絶縁膜８をエッチングにより除去して、ソース領域２及びドレイン領域３の表面領域を露出させる。以上の製造プロセスによって、図１３に示されたＢ４−フラッシュメモリを形成する。
【００７７】
本実施形態においても、第１の実施形態と同様に、第１のゲート絶縁膜５にかかる電界の増大とホットエレクトロンの発生数の増加を同時に達成することができ、書き込み効率の向上が実現できる。また、不純物拡散領域４から電子が制御ゲート９に誤って注入されるのを防ぐことができる。また、本実施形態では、第１及び第２の浮遊ゲート６０６ａ、６０６ｂをマスクにして、ソース領域２、ドレイン領域３、及び不純物拡散領域４を同時に形成するため、製造プロセスが容易になる。
【００７８】
また、本実施形態においては、上記の第１の実施形態の効果とは別に、第２のゲート絶縁膜８が、第1及び第２の浮遊ゲート６０６ａ、６０６ｂに挟まれた領域だけでなく、第1及び第２の浮遊ゲート６０６ａ、６０６ｂに近接するソース領域２及びドレイン領域３の端部上にも形成されている。従って、制御ゲート９にソース領域２、及びドレイン領域３からキャリアが誤って注入されるのを防止できる。
【００７９】
(第７の実施形態)
図１５は、本発明の第７の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態は、第１の実施形態の浮遊ゲートが２分割された第１及び第２の浮遊ゲートから構成されているのに対して、浮遊ゲートが、単一の浮遊ゲートで構成されている点で異なり、それ以外の構成は、実質的に同じである。
【００８０】
すなわち、本実施形態では、半導体基板、例えばｎ−型Ｓｉ基板１内に、ｐ＋型のソース領域２及びドレイン領域３が互いに離間して形成され、このソース領域２とドレイン領域３との間には、ｐ＋型の不純物拡散領域４が形成されている。また、このソース領域２とドレイン領域３との間のｎ−型Ｓｉ基板１上には、第１のゲート絶縁膜５を介して、かつそれらの端部がソース領域２、及びドレイン領域３の端部と近接するように浮遊ゲート７０６、ゲート間絶縁膜７、及び制御ゲート９が積層形成されている。
【００８１】
次に、図１６を参照して、本実施形態のＢ４−フラッシュメモリの製造プロセスを説明する。
【００８２】
まず、図１６（ａ）に示されるように、ｎ−型Ｓｉ基板１の上面全面に第１のゲート絶縁膜５、例えばシリコン酸化膜を形成する。次に、第１のゲート絶縁膜５上に、ソース領域２、及びドレイン領域３の形成予定領域上の第１のゲート絶縁膜５を覆い、かつ不純物拡散領域４の形成予定領域上の第１のゲート絶縁膜５を露出するような第１の絶縁膜パターン１０を形成する。第１の絶縁膜パターン１０は、第１のゲート絶縁膜５とエッチングの選択比が異なる絶縁膜、例えば、シリコン窒化膜により形成される。
【００８３】
次いで、図１６（ｂ）に示されるように、第３の絶縁膜をＣＶＤ法により堆積した後、第３の絶縁膜をエッチングして、第１のゲート絶縁膜５上であって、第１の絶縁膜パターン１０の内側壁部に第３の絶縁膜パターン７０１をそれぞれ形成する。第３の絶縁膜パターン７０１は、２つの絶縁膜パターン７０１ａ、７０１ｂから形成される。そして、２つの絶縁膜パターン７０１ａ、７０１ｂは、それぞれ扇形に形成され、その側壁部が第１の絶縁膜パターン１０の内側壁部に接するように形成され、かつ不純物拡散領域４の形成予定領域を挟むように形成される。この第３の絶縁膜パターン７０１としては、第１の絶縁膜パターン１０とエッチングの選択比が異なる絶縁膜から形成され、例えば、ＴＥＯＳで形成される。
【００８４】
次に、図１６（ｃ）に示されるように、第３の絶縁膜パターン７０１をマスクとして、第３の絶縁膜パターン７０１ａ、７０１ｂに挟まれたｎ−型Ｓｉ基板１の表面領域にボロンをイオン注入することにより、ｐ＋型の不純物拡散領域４を形成する。次に、図１６(ｄ)に示されるように、エッチングにより、第１の絶縁膜パターン１０及び第３の絶縁膜パターン７０１を除去する。
【００８５】
次いで、図１６(ｅ)に示されるように、第１のゲート絶縁膜５の上面全面にＣＶＤ法により、後に浮遊ゲート７０６となるポリシリコン、後にゲート間絶縁膜７となる絶縁膜、例えばＯＮＯ膜、後に制御ゲート９となるポリシリコンを積層形成する。
【００８６】
次に、図１６（ｆ）に示されるように、リソグラフィ法によりパターニングして、浮遊ゲート７０６、ゲート間絶縁膜７、及び制御ゲート９からなる積層ゲート構造を形成すると同時に、ソース領域２及びドレイン領域３の形成予定領域上の第１のゲート絶縁膜５を露出させる。次いで、図１６(ｇ)に示されるように、積層ゲート構造の表面、及び露出された第１のゲート絶縁膜５を覆うようにゲート保護絶縁膜７０２を形成する。このゲート保護絶縁膜７０２としては、例えば、シリコン酸化膜を使用する。
【００８７】
次に、図１６（ｈ）に示されるように、積層ゲート構造をマスクとして、ボロンをイオン注入することにより、積層ゲート構造の左側のｎ−型Ｓｉ基板１表面領域にソース領域２を、積層ゲート構造の右側のｎ−型Ｓｉ基板１の表面領域にドレイン領域３をそれぞれ形成する。以上の製造プロセスによって、図１５に示されたＢ４−フラッシュメモリを形成する。
【００８８】
本実施形態においても、第１のゲート絶縁膜５にかかる電界を増大させると同時に、ホットエレクトロン発生数を増加させることができ、書き込み効率の向上を実現できる。
【００８９】
(第８の実施形態)
図１７（ａ）〜(ｄ)は、本発明の第８の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態は、第１、第５、第６、及び第７の実施形態における浮遊ゲート６、５０６、６０６、７０６をそれぞれ電荷蓄積層８０１、８０２、８０３、８０４に置き換えたもので、それ以外の構成は各実施形態と同じである。この電荷蓄積層８０１、８０２、８０３、８０４は、例えば、シリコン窒化膜や高誘電率絶縁膜、例えばアルミナから形成される。
【００９０】
また、本実施形態のＢ４−フラッシュメモリの製造プロセスは、第１、第５、第６、及び第７の実施形態の製造プロセスにおいて、浮遊ゲートを電荷蓄積層、例えば、窒化膜あるいは高誘電率絶縁膜に置き換えるだけで、その他は、第１、第５、第６、及び第７の実施形態の製造プロセスと基本的に同じである。
【００９１】
本実施形態においても、第１、第５、第６、及び第７の各実施形態と同様の効果が得られる。
【００９２】
(第９の実施形態)
図１８（ａ）〜（ｄ）は、本発明の第９の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態では、第１、第５、第６、及び第７の実施形態のｎ−型半導体基板１をｐ−型半導体基板９０１に置き換え、ｐ＋型のソース領域２、ドレイン領域３、及び不純物拡散領域４をｎ＋型のソース領域９０２、ドレイン領域９０３、及び不純物拡散領域９０４にそれぞれ置き換えたこと、また、情報の書き込み時に、例えば、ソース領域９０２は接地され、ドレイン領域９０３にＶｄ＝＋１．８Ｖ、制御ゲート９にＶｃｇ＝１２Ｖ、半導体基板９０１に、Ｖｓｕｂ＝−４Ｖの電圧がそれぞれ印加され、その印加される電圧が、前記電圧Ｖｃｇが、前記電圧Ｖｓ及び前記電圧Ｖｄのいずれよりも大きく、かつ前記電圧Ｖｓｕｂが、前記電圧Ｖｓ及び前記電圧Ｖｄのいずれよりも小さい関係にすることが異なり、それ以外の構成は同じである。
【００９３】
なお、本実施形態のＢ４−フラッシュメモリの製造プロセスは、第１、第５、第６、及び第７の実施形態において、半導体基板９０１にｐ−型Ｓｉ基板を用いること、ソース領域９０２、ドレイン領域９０３、及び不純物拡散領域９０４として、ｎ＋型不純物、例えばリンをイオン注入すること以外は、第１、第５、第６、及び第７の実施形態の製造プロセスと同様である。
【００９４】
本実施形態においても、第１、第５、第６、及び第７の各実施形態と同様の効果が得られる。
【００９５】
(第１０の実施形態)
図１９(ａ)〜(ｄ)は、本発明の第１０の実施形態に係るＢ４−フラッシュメモリの素子構造を示す断面図である。本実施形態は、第１、第５、第６、及び第７の実施形態の不純物注入によるソース領域２、ドレイン領域３、及び不純物拡散領域４をそれぞれ金属を含む導電領域１００２、１００３、１００４とした点で異なり、それ以外の構成は、基本的に同じである。上記金属を含む導電領域１００２、１００３、１００４は、例えば、金属、金属シリサイドにより形成される。金属シリサイドとしては、例えばニッケルシリサイド、コバルトシリサイドにより形成される。
【００９６】
次に、図２０を参照して、図１９（ａ）に示されたＢ４−フラッシュメモリの製造プロセスを説明する。図２０は、図１９（ａ）に示されたＢ４−フラッシュメモリの製造プロセスを示す工程断面図である。
【００９７】
まず、図２０（ａ）に示されるように、半導体基板１、例えばｎ−型Ｓｉ基板１の上面全面に第１のゲート絶縁膜５、例えばシリコン酸化膜を形成する。次に、ソース領域としての金属を含む導電領域１００２及びドレイン領域としての金属を含む導電領域１００３の形成予定領域上の第１のゲート絶縁膜５を覆い、かつ第１及び第２の浮遊ゲート６ａ、６ｂの形成予定領域下、及び金属を含む導電領域１００４の形成予定領域上の第１のゲート絶縁膜５を露出するような第１の絶縁膜パターン１０を形成する。この第１の絶縁膜パターン１０の絶縁膜としては、第１のゲート絶縁膜５とエッチングの選択比が異なる絶縁膜、例えば、シリコン窒化膜を使用する。
【００９８】
次に、ＣＶＤ法によりポリシリコン膜を堆積した後、エッチングを行うことにより、第１のゲート絶縁膜５上に、扇形の第１及び第２の浮遊ゲート６ａ、６ｂをそれぞれ形成する。第１及び第２の浮遊ゲート６ａ、６ｂは、その側壁部が第１の絶縁膜パターン１０の内側壁部にそれぞれ接するように形成され、かつ金属を含む導電領域１００４の形成予定領域を挟むように形成される。次いで、ゲート間絶縁膜７、例えばＯＮＯ膜を第１及び第２の浮遊ゲート６上を覆うように形成する。
【００９９】
次いで、ゲート間絶縁膜７を備えた第１及び第２の浮遊ゲート６ａ、６ｂ、及び第１の絶縁膜パターン１０をマスクとして、第１のゲート絶縁膜５をエッチングすることにより、第１及び第２の浮遊ゲート６ａ、６ｂに挟まれた領域の第１のゲート絶縁膜５を除去してｎ−型Ｓｉ基板１の表面を露出する。
【０１００】
次いで、図２０（ｂ)に示されるように、ｎ−型Ｓｉ基板１の露出表面部に、例えばスパッタリング法により、ニッケルを蒸着させた後、加熱処理することにより、ニッケルシリサイドからなる金属を含む導電領域１００４を形成する。
【０１０１】
次に、図２０（ｃ）に示されるように、ゲート間絶縁膜７及び金属を含む導電領域１００４上に絶縁膜を形成し、エッチングを行うことにより、第１及び第２の浮遊ゲート６ａ、６ｂに挟まれた領域に第２のゲート絶縁膜８を形成する。第２のゲート絶縁膜８としては、例えば、シリコン酸化膜を用いる。
【０１０２】
次いで、図２０（ｄ）に示されるように、ポリシリコン膜を堆積した後、リソグラフィ法によりパターニングして、第１及び第２の浮遊ゲート６ａ、６ｂ上に形成されたゲート間絶縁膜７上、並びに前記第１及び第２の浮遊ゲート６ａ、６ｂ間の第２のゲート絶縁膜８上に、制御ゲート９を形成する。
【０１０３】
次に、図２０（ｅ）に示されるように、エッチングにより第１の絶縁膜パターン１０を除去する。次に、図２０（ｆ）に示されるように、第１及び第２の浮遊ゲート６ａ、６ｂ及び制御ゲート９からなる積層ゲート構造を被覆するようにゲート保護絶縁膜１１を形成する。このゲート保護絶縁膜１１としては、例えば、シリコン酸化膜を使用する。次に、積層ゲート構造側壁のゲート保護絶縁膜１１上に側壁絶縁膜１２を形成する。この側壁絶縁膜１２としては、例えば、ＴＥＯＳを使用する。
【０１０４】
次いで、図２０（ｇ）に示されるように、この積層ゲート構造をマスクにして側壁絶縁膜１２の外側の露出されたゲート保護絶縁膜１１、及び第１のゲート絶縁膜５をエッチングしてｎ−型Ｓｉ基板１の表面を露出させる。
【０１０５】
次いで、図２０（ｈ）に示されるように、ｎ−型Ｓｉ基板１の露出表面に、例えば、スパッタリング法により、ニッケルを蒸着させた後、加熱処理することにより、ニッケルシリサイドからなるソース領域としての金属を含む導電領域１００２、及びドレイン領域としての金属を含む導電領域１００３をそれぞれ形成する。以上の製造プロセスによって、図１９（ａ）に示されたＢ４−フラッシュメモリを形成する。
【０１０６】
次に、図２１を参照して、図１９（ｂ）に示されたＢ４−フラッシュメモリの製造プロセスを説明する。図２１は、図１９（ｂ）に示されたＢ４−フラッシュメモリの製造プロセスを示す工程断面図である。
【０１０７】
まず、図２１（ａ）に示されるように、ｎ−型Ｓｉ基板１の上面全面に第１のゲート絶縁膜５、例えば、シリコン酸化膜を形成する。次に、第１のゲート絶縁膜５の上面全面に、ポリシリコンを堆積する。次いで、図２１（ｂ）に示されるように、このポリシリコンをリソグラフィ法によりパターニングして、四角形の第1及び第2の浮遊ゲート５０６ａ、５０６ｂをそれぞれ形成する。この第1及び第２の浮遊ゲート５０６ａ、５０６ｂは、ソース領域としての金属を含む導電領域１００２、ドレイン領域としての金属を含む導電領域１００３、及び金属を含む導電領域１００４の形成予定領域上の第１のゲート絶縁膜５を露出させるように形成される。
【０１０８】
次いで、第１及び第２の浮遊ゲート５０６ａ、５０６ｂを含む第１のゲート絶縁膜５上に、例えばＣＶＤ法によりＯＮＯ膜を堆積する。次いで、図２１（ｄ）に示されるように、エッチングにより、第１及び第２の浮遊ゲート５０６ａ、５０６ｂ上及び側面のＯＮＯ膜を残して、その他の第１のゲート絶縁膜５、及び絶縁膜１２０１を除去することにより、第１及び第２の浮遊ゲート５０６ａの外側、及び間のｎ−型Ｓｉ基板１を露出する。ここで、第１及び第２の浮遊ゲート５０６ａ、５０６ｂ上及び内側側面に形成されたＯＮＯ膜が、ゲート間絶縁膜７となる。
【０１０９】
次いで、図２１（ｅ）に示されるように、ｎ−型Ｓｉ基板１の露出表面にスパッタリング法によりニッケルを蒸着させた後、加熱処理することにより、第１の浮遊ゲート５０６ａの左側にソース領域としての金属を含む導電領域１００２、第１及び第２の浮遊ゲート５０６ａ、５０６ｂ間に金属を含む導電領域１００４、第２の浮遊ゲート５０６ｂの右側にドレイン領域としての金属を含む導電領域１００３をそれぞれ形成する。これらの金属を含む導電領域１００２、１００３、１００４は、いずれも、ニッケルシリサイドからなる。
【０１１０】
次に、図２１（ｅ）に示されるように、この金属を含む導電領域１００４上に第２のゲート絶縁膜８を形成すると同時に、金属を含む導電領域１００２、及び１００３上に絶縁膜１２０２をそれぞれ形成する。ここでは、第２のゲート絶縁膜８、及び絶縁膜１２０２としては、ゲート間絶縁膜７とエッチング比の異なる絶縁膜、例えば、シリコン酸化膜を用いる。
【０１１１】
次いで、図２１（ｇ）に示されるように、第２のゲート絶縁膜８、絶縁膜１２０２上、及びゲート間絶縁膜７上にポリシリコンを堆積する。次に、図２１（ｈ）に示されるように、ポリシリコンをリソグラフィ法によりパターニングして、ゲート間絶縁膜７を介した第１及び第２の浮遊ゲート５０６ａ、５０６ｂの上、及びその第１及び第２の浮遊ゲート５０６ａ、５０６ｂ間の第２のゲート絶縁膜８上に制御ゲート９を形成する。以上の製造プロセスによって、図１９(ｂ)に示されたＢ４−フラッシュメモリを形成する。
【０１１２】
次に、図２２を参照して、図１９(ｃ)に示されたＢ４−フラッシュメモリの製造プロセスを説明する。図２２は、図１９(ｃ)に示されたＢ４−フラッシュメモリの製造プロセスを示す工程断面図である。
【０１１３】
まず、図２２(ａ)に示されるように、ｎ−型Ｓｉ基板の上面全面に第１のゲート絶縁膜５、例えば、シリコン酸化膜を形成する。次に、金属を含む導電領域１００４の形成予定領域上の第１のゲート絶縁膜５上に矩形状の第２の絶縁膜パターン６０１を形成する。第２の絶縁膜パターン６０１としては、例えば、シリコン窒化膜を使用する。次に、この第２の絶縁膜パターン６０１を覆うように第１のゲート絶縁膜５上にポリシリコンを堆積した後、エッチング法により、第２の絶縁膜パターン６０１の両側壁部にそれぞれ接するような扇形の第１及び第２の浮遊ゲート６０６ａ、６０６ｂを形成する。
【０１１４】
次に、図２２（ｃ）に示されるように、エッチング法により、第２の絶縁膜パターン６０１を除去する。次に、例えば、酸化法、堆積法等により、第１及び第２の浮遊ゲート６０６ａ、６０６ｂ上及び内側側面にゲート間絶縁膜７を形成する。このゲート間絶縁膜７としては、例えば、ＯＮＯ膜を使用する。
【０１１５】
次いで、図２２（ｄ）に示されるように、ゲート間絶縁膜７を備えた第１及び第２の浮遊ゲート６０６ａ、６０６ｂをマスクとして、第１のゲート絶縁膜５をエッチングして、第１及び第２の浮遊ゲート６０６ａ、６０６ｂの外側、及び第１及び第２の浮遊ゲート６０６ａ、６０６ｂ間のｎ−型Ｓｉ基板１をそれぞれ露出する。
【０１１６】
次いで、図２２（ｅ）に示されるように、ｎ−型Ｓｉ基板１の露出表面にスパッタリング法により、ニッケルを蒸着させた後、加熱処理して第１の浮遊ゲート６０６ａの左側にソース領域としての金属を含む導電領域１００２、第１及び第２の浮遊ゲート６０６ａ、６０６ｂ間に金属を含む導電領域１００４、及び第２の浮遊ゲート６０６ｂの右側にドレイン領域としての金属を含む導電領域１００３をそれぞれ形成する。この金属を含む導電領域は、いずれも、ニッケルシリサイドからなる。
【０１１７】
次に、図２２（ｆ）に示されるように、金属を含む導電領域１００２、１００３、１００４上に、例えば、シリコン酸化膜からなる第２のゲート絶縁膜８ａをそれぞれ形成した後、第２のゲート絶縁膜８ａ、及びゲート間絶縁膜７上に絶縁膜６０２を形成する。この絶縁膜６０２としては、例えば、シリコン窒化膜を使用する。
【０１１８】
次に、図２２（ｇ）に示されるように、絶縁膜６０２をエッチング法により、第1及び第２の浮遊ゲート６０６ａ、６０６ｂに挟まれた領域、第1の浮遊ゲート６０６ａの左側、第２の浮遊ゲート６０６ｂの右側に第２のゲート絶縁膜８ｂをそれぞれ形成する。
【０１１９】
次いで、図２２（ｈ）に示されるように、ポリシリコンを第２のゲート絶縁膜８ｂ上及びゲート間絶縁膜７上に堆積した後、リソグラフィ法によりパターニングして、第２のゲート絶縁膜８ｂ上及びゲート間絶縁膜７上に制御ゲート９を形成する。次に、図２２（ｉ）に示されるように、制御ゲート９及び第２のゲート絶縁膜８ｂをマスクにして第1及び第２の浮遊ゲート６０６ａの外側の第２のゲート絶縁膜８ａを除去して金属を含む導電領域１００４、１００３を露出させる。以上の製造プロセスによって、図１９（ｃ）に示されたＢ４−フラッシュメモリを形成する。
【０１２０】
次に、図２３を参照して、図１９（ｄ）に示されたＢ４−フラッシュメモリの製造プロセスを説明する。図２３は、図１９(ｄ)に示されたＢ４−フラッシュメモリの製造プロセスを示す工程断面図である。
【０１２１】
まず、図２３（ａ）に示されるように、ｎ−型Ｓｉ基板１の上面全面に絶縁膜１４０１を、例えばシリコン酸化膜により形成する。次に、金属を含む導電領域１００２、１００３の形成予定領域上の絶縁膜１４０１を覆い、金属を含む導電領域１００４の形成予定領域上の絶縁膜１４０１を露出するような第１の絶縁膜パターン１０を、例えば、シリコン窒化膜により形成する。
【０１２２】
次いで、図２３（ｂ）に示されるように、絶縁膜１４０１上であって、第１の絶縁膜パターン１０の内側壁部に第３の絶縁膜パターン７０１をそれぞれ形成する。第３の絶縁膜パターン７０１は、２つの絶縁膜パターン７０１ａ、７０１ｂから形成され、絶縁膜パターン７０１ａ、７０１ｂはそれぞれ扇形に形成され、それらの側壁部が第１の絶縁膜パターン１０の側壁部にそれぞれ接するように形成され、かつ金属を含む導電領域１００４の形成予定領域を挟むように形成される。この第３の絶縁膜パターン７０１としては、絶縁膜１４０１及び第１の絶縁膜パターン１０とエッチングの選択比が異なる、例えば、ＴＥＯＳを使用する。
【０１２３】
次に、図２３（ｃ）に示されるように、エッチングにより、第１の絶縁膜パターン１０を除去する。次いで、図２３（ｄ）に示されるように、第３の絶縁膜パターン７０１ａ、７０１ｂをマスクとして、絶縁膜１４０１をエッチングして、第３の絶縁膜パターン７０１ａの外側、及び第３の絶縁膜パターン７０１ａ、７０１ｂ間のｎ−型Ｓｉ基板１をそれぞれ露出する。次いで、ｎ−型Ｓｉ基板１の露出表面にスパッタリング法により、ニッケルを蒸着させた後、加熱処理して第３の絶縁膜パターン７０１ａの左側に、ソース領域としての金属を含む導電領域１００２、第３の絶縁膜パターン７０１ａ、７０１ｂ間に、金属を含む導電領域１００４、及び第３の絶縁膜パターン７０１ｂの右側にドレイン領域としての金属を含む導電領域１００３をそれぞれ形成する。これらの金属を含む導電領域は、ニッケルシリサイドからなる。
【０１２４】
次に、図２３（ｅ）に示されるように、エッチングにより、第３の絶縁膜パターン７０１、及び絶縁膜１４０１を除去する。次いで、図２３（ｆ）に示されるように、ｎ−型Ｓｉ基板１の上面全面に後に第１のゲート絶縁膜５となる、例えばシリコン酸化膜、後に浮遊ゲート７０６となるポリシリコン、後にゲート間絶縁膜７となる絶縁膜、例えば、ＯＮＯ膜、及び後に制御ゲート９となるポリシリコンを、この順に堆積する。
【０１２５】
次に、図２３（ｇ）に示されるように、リソグラフィ法によりパターニングして浮遊ゲート７、ゲート間絶縁膜７、及び制御ゲート９からなる積層ゲート構造を形成する。
【０１２６】
次いで、図２３（ｈ）に示されるように、積層ゲート構造の表面及び露出された第１のゲート絶縁膜５を覆うようにゲート保護絶縁膜７０２を形成する。このゲート保護絶縁膜７０２としては、例えば、シリコン酸化膜を使用する。以上の製造プロセスによって、図１９（ｄ）に示された本発明の第４の実施形態のＢ４−フラッシュメモリを形成する。
【０１２７】
本実施形態においても、第１、第５、第６、及び第７の各実施形態と同様の効果が得られる。又、本実施形態においては、ソース領域２、ドレイン領域３、及び不純物拡散領域４をそれぞれ金属を含む導電領域１００２、１００３、１００４としたことにより、金属を含む導電領域の端部にショットキー接合が形成され、電界集中し、効率的にホットエレクトロンを発生させることができる。
【０１２８】
なお、本発明は上記した第１〜第１０の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々、変形して実施できる。また、上記した実施形態を適宜組み合わせてもよい。
【０１２９】
上記した第１〜第１０の実施形態では、本発明の第１導電型の半導体領域を表面に有する半導体基板として、基板自身が第１導電型である場合、即ち、第１導電型の半導体基板を例にとって説明した。しかしながら、本発明の第１導電型の半導体領域を表面に有する半導体基板としては、基板自身が第１導電型である場合には限られない。例えば、第２導電型の半導体基板表面に第１導電型半導体領域を備える構成も含まれる。また、ＳＯＩ基板においては、基板の表面に形成されるＳＯＩ層が第１導電型半導体層である場合も含まれる。要は、本発明の第１導電型の半導体領域を表面に有する半導体基板とは、半導体基板表面に第１導電型の半導体領域を備える基板を意味するものである。
【０１３０】
また、上記した第１〜第１０の実施形態では、Ｂ４−フラッシュメモリについて示した。しかしながら、本発明は、Ｂ４−フラッシュメモリに限定されず、他のＮＯＲ型不揮発性半導体記憶装置にも適用できる。
【０１３１】
また、上記した第１〜第１０の実施形態では、不純物拡散領域４をフローティング状態にしているが、上述した不純物拡散領域４の空乏化やバンドベンディングによるホットエレクトロンの発生効率を向上させるために、例えば不純物拡散領域４をチャネル幅方向に延在させ、メモリセル外の延在部分に電極を設けることにより、不純物拡散領域４の電位を所定電位（例えば接地電位０Ｖ）に設定しても良い。この場合、図２の領域（３）と領域（２）との間、及び、領域（２）と領域（１）との間での電位差が更に大きくなり、図４の領域（３）と領域（２）との間、及び、領域（２）と領域（１）との間の電界集中が更に大きくなる。その結果、ＢＢＴの発生率が増大し、ホットエレクトロンの発生数が増大し、書き込み効率をより向上できる。
【０１３２】
また、制御ゲート、浮遊ゲート、絶縁膜等の形状につき具体的形状、具体的大きさを示したが、実施形態に示された形状、大きさは、１例にすぎず、本発明の効果を発揮でき、要旨を逸脱しない範囲で、他の形状、大きさに形成しても良い。例えば、浮遊ゲートは、第１及び第２の浮遊ゲートの形状が左右対称である場合を示した。しかしながら、本発明の効果を発揮するにあたり、浮遊ゲートの形状は、左右対称である必要はない。
【０１３３】
また、各実施形態において記述した具体的材料は、１例にすぎず、本発明の効果を発揮でき、要旨を逸脱しない範囲で、他の材料を用いて良い。
【０１３４】
また、各実施形態における製造プロセスは、１例にすぎず、製造工程の順番等を変えても良い。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図２】本発明の第１の実施形態に係るＢ−４フラッシュメモリおける半導体基板表面のポテンシャル分布を示す図。
【図３】本発明の第１の実施形態に係るＢ−４フラッシュメモリにおける半導体基板表面の縦方向電界分布を示す図。
【図４】本発明の第１の実施形態に係るＢ−４フラッシュメモリにおける半導体基板表面のゲート長方向の電界分布を示す図。
【図５】本発明の第１の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図６】本発明の第２の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図７】本発明の第３の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図８】本発明の第４の実施形態におけるＢ−４フラッシュメモリの素子構造を示す断面図。
【図９】本発明の第４の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図１０】本発明の第４の実施形態の変形例に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図１１】本発明の第５の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図１２】本発明の第５の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図１３】本発明の第６の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図１４】本発明の第６の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図１５】本発明の第７の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図１６】本発明の第７の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図１７】本発明の第８の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図１８】本発明の第９の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図１９】本発明の第１０の実施形態に係るＢ−４フラッシュメモリの素子構造を示す断面図。
【図２０】本発明の第１０の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図２１】本発明の第１０の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図２２】本発明の第１０の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【図２３】本発明の第１０の実施形態に係るＢ−４フラッシュメモリの製造方法を示す工程断面図。
【符号の説明】
【０１３６】
１・・・ｎ−型半導体基板
２・・・ｐ＋型ソース領域
３・・・ｐ＋型ドレイン領域
４・・・ｐ＋型不純物拡散領域
５・・・第１のゲート絶縁膜
６、５０６、６０６、７０６・・・浮遊ゲート
７・・・ゲート間絶縁膜
８・・・第２のゲート絶縁膜
９・・・制御ゲート
１０・・・第１の絶縁膜パターン
１１、７０２・・・ゲート保護絶縁膜
１２・・・側壁絶縁膜
６０１・・・第２の絶縁膜パターン
５０１、６０２、１２０１、１２０２、１４０１・・・絶縁膜
７０１・・・第３の絶縁膜パターン
８０１、８０２、８０３、８０４・・・電荷蓄積層
９０１・・・ｐ−型半導体基板
９０２・・・ｎ＋型ソース領域
９０３・・・ｎ＋型ドレイン領域
９０４・・・ｎ＋型不純物拡散領域
１００２、１００３、１００４・・・金属を含む導電領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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