(57)【要約】【課題】本発明は、チャネルに歪を印加させるためのライナー膜を形成したとしても、ＭＯＳトランジスタの駆動力のばらつきを抑制することができる、半導体装置の製造方法を提供する。【解決手段】ゲート構造５，６を覆うように、半導体基板１上に、下層絶縁膜１０を形成する。その後、当該下層絶縁膜１０上に、窒化シリコンから成るライナー膜１１を形成する。そして、ライナー膜１１の応力を変化させる応力変化処理を施す。なお、成膜時における下層絶縁膜１０が有するカバレッジは、成膜時におけるライナー膜１１が有するカバレッジよりも高い（良い）。【選択図】  図２
2009147199.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）ゲート絶縁膜とゲート電極とが当該順に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタを半導体基板表面に形成する工程と、
（Ｂ）前記第一のゲート構造を覆うように、前記半導体基板表面上に、第一の下層絶縁膜を形成する工程と、
（Ｃ）前記第一の下層絶縁膜上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜を、形成する工程と、
（Ｄ）前記ライナー膜が有する応力を増加させる応力変化処理を施す工程とを、備え、
前記第一の下層絶縁膜の成膜の際における、前記第一の下層絶縁膜のカバレッジは、
前記ライナー膜の成膜の際における、前記ライナー膜のカバレッジよりも高い、
ことを特徴とする半導体装置の製造方法。
【請求項２】
（Ｅ）前記ライナー膜上に、第一の上層絶縁膜を形成する工程を、さらに備え、
前記第一の上層絶縁膜の成膜の際における、前記第一の上層絶縁膜のカバレッジは、
前記ライナー膜の成膜の際における、前記ライナー膜のカバレッジよりも高い、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
（Ａ）ゲート絶縁膜とゲート電極とが当該順に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタを半導体基板表面に形成する工程と、
（Ｂ）前記第一のゲート構造を覆うように、前記半導体基板表面上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜を形成する工程と、
（Ｃ）前記ライナー膜上に第一の上層絶縁膜を形成する工程と、
（Ｄ）前記ライナー膜の応力を増加させる応力変化処理を施す工程とを、備え、
前記第一の上層絶縁膜の成膜の際における、前記第一の上層絶縁膜のカバレッジは、
前記ライナー膜の成膜の際における、前記ライナー膜のカバレッジよりも高い、
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記応力変化処理は、
ＵＶ照射処理、或いは加熱処理の少なくとも一方を含んだ処理であり、
前記工程（Ｄ）は、
前記第一の上層絶縁膜形成前に、実施される、
ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記応力変化処理は、
ＵＶ照射処理、或いは加熱処理の少なくとも一方を含んだ処理であり、
前記工程（Ｄ）は、
前記第一の上層絶縁膜形成後に、実施される、
ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ａ）は、
ゲート絶縁膜とゲート電極とが当該順に積層された積層体である第二のゲート構造を有するＰＭＯＳトランジスタを前記半導体基板表面に形成する工程をさらに備え、
前記工程（Ｂ）は、
前記第一の下層絶縁膜を、前記第二のゲート構造をも覆うように、前記半導体基板上に形成する工程であり、
（Ｆ）前記工程（Ｂ）の後、前記ＮＭＯＳトランジスタ側に形成された前記第一の下層絶縁膜の膜厚を、薄くする工程を、さらに備えた、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記工程（Ａ）は、
ゲート絶縁膜とゲート電極とが当該順に積層された積層体である第二のゲート構造を有するＰＭＯＳトランジスタを前記半導体基板表面に形成する工程をさらに備え、
前記工程（Ｂ）は、
前記第一の下層絶縁膜を、前記第二のゲート構造をも覆うように、前記半導体基板上に形成する工程であり、
前記工程（Ｅ）は、
前記ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させる前記第一の上層絶縁膜を、前記第二のゲート構造をも覆うように、前記半導体基板上に形成する工程であり、さらに、
（Ｇ）前記ＮＭＯＳトランジスタ側に形成された前記第一の上層絶縁膜を、除去する工程と、
（Ｈ）前記工程（Ｇ）の後に、前記ライナー膜上および前記第一の上層絶縁膜上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させる第二の上層絶縁膜を形成する工程とを、備え、
前記第二の上層絶縁膜の成膜の際における、前記第二の上層絶縁膜のるカバレッジは、
前記ライナー膜の成膜の際における、前記ライナー膜のカバレッジよりも高い、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
前記工程（Ａ）は、
ゲート絶縁膜とゲート電極とが当該順に積層された積層体である第二のゲート構造を有するＰＭＯＳトランジスタを、前記半導体基板表面に形成する工程をさらに備え、
前記工程（Ｂ）は、
前記ライナー膜を、前記第二のゲート構造をも覆うように、前記半導体基板上に形成する工程であり、
前記工程（Ｃ）は、
前記ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させる前記第一の上層絶縁膜を、前記第二のゲート構造をも覆うように、前記半導体基板上に形成する工程であり、さらに、
（Ｇ）前記ＮＭＯＳトランジスタ側に形成された前記第一の上層絶縁膜を、除去する工程と、
（Ｈ）前記工程（Ｇ）の後に、前記ライナー膜上および前記第一の上層絶縁膜上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させる第二の上層絶縁膜を形成する工程とを備え、
前記第二の上層絶縁膜の成膜の際における、前記第二の上層絶縁膜のるカバレッジは、
前記ライナー膜の成膜の際における、前記ライナー膜のカバレッジよりも高い、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項９】
（Ｉ）前記半導体基板側における、前記第一のゲート構造の端部にのみ前記第一の下層絶縁膜を残し、前記端部以外に形成された前記第一の下層絶縁膜を除去する工程と、
（Ｊ）前記工程（Ｉ）の後、前記ゲート構造および前記第一の下層絶縁膜を覆うように、前記半導体基板上に、第二の下層絶縁膜を形成する工程とを、さらに備え、
前記第二の下層絶縁膜の成膜の際における、前記第二の下層絶縁膜のカバレッジは、
前記ライナー膜の成膜の際における、前記ライナー膜が有するカバレッジよりも高い、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
（Ｌ）前記第一のゲート構造の側面部に、Ｌ字状の第一のサイドウォール膜と前記第一のサイドウォール膜上に形成される第二のサイドウォール膜とから成る積層膜を形成する工程と、
（Ｍ）前記工程（Ｌ）の後に、前記第一のゲート構造の両脇の前記半導体基板に対して、不純物イオンを注入する工程と、
（Ｎ）前記工程（Ｍ）の後に、前記第二のサイドウォール膜を除去する工程とを、さらに備え、
前記工程（Ｂ）は、
（Ｏ）前記第一のサイドウォール膜が側面に形成されている前記第一のゲート構造を覆うように、前記第一の下層絶縁膜を形成する工程である、
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ライナー膜は、
プラズマＣＶＤ法により形成される、
ことを特徴とする請求項１または請求項３に記載の半導体装置の製造方法。
【請求項１２】
前記第一の下層絶縁膜は、
熱ＣＶＤ法により形成される、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第一の上層絶縁膜は、
熱ＣＶＤ法により形成される、
ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項１４】
前記第二の下層絶縁膜は、
熱ＣＶＤ法により形成される、
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記第二の上層絶縁膜は、
熱ＣＶＤ法により形成される、
ことを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１６】
半導体基板と、
前記半導体基板表面に形成され、ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第一のゲート構造を有する、ＮＭＯＳトランジスタと、
前記第一のゲート構造を覆って前記半導体基板上に形成される、少なくとも酸素を含む下層絶縁膜と、
前記下層絶縁膜上に形成され、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜とを備えた、
半導体装置。
【請求項１７】
前記ライナー膜上に形成され、少なくとも酸素を含む上層絶縁膜を、さらに備えている
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体基板と、
前記半導体基板表面に形成され、ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタと、
前記第一のゲート構造を覆って前記半導体基板上に形成され、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜と、
前記ライナー膜上に形成され、少なくとも酸素を含む上層絶縁膜とを、備えた、
半導体装置。
【請求項１９】
半導体基板と、
前記半導体基板表面に形成され、ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタと、
前記第一のゲート構造を覆って前記半導体基板上に形成され、少なくとも酸素または窒素を含む下層絶縁膜と、
前記下層絶縁膜上に形成され、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜とを、備え、
前記下層絶縁膜の膜厚は、
前記ライナー膜の膜厚よりも薄い
ことを特徴とする半導体装置。
【請求項２０】
前記ライナー膜上に形成され、少なくとも酸素または窒素を含む上層絶縁膜を、さらに備え、
前記上層絶縁膜の膜厚は、
前記ライナー膜の膜厚よりも薄い、
ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
半導体基板と、
前記半導体基板表面に形成され、ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタと、
前記第一のゲート構造を覆って前記半導体基板上に形成され、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜と、
前記ライナー膜上に形成され、少なくとも酸素または窒素を含む上層絶縁膜とを、備え、
前記上層絶縁膜の膜厚は、
前記ライナー膜の膜厚よりも薄い
ことを特徴とする半導体装置。
【請求項２２】
半導体基板と、
前記半導体基板表面に形成され、ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタと、
前記第一のゲート構造を覆い、前記半導体基板上に形成される、下層絶縁膜と、
前記下層絶縁膜上に形成され、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜とを、備え、
前記下層絶縁膜が有する応力は、
前記ライナー膜が有する応力よりも小さい、
ことを特徴とする半導体装置。
【請求項２３】
前記ライナー膜上に形成される上層絶縁膜を、さらに備えており、
前記上層絶縁膜が有する応力は、
前記ライナー膜が有する応力よりも小さい
ことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
半導体基板と、
前記半導体基板表面に形成され、ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第一のゲート構造を有するＮＭＯＳトランジスタと、
前記第一のゲート構造を覆い、前記半導体基板上に形成され、前記ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる、窒化シリコンから成るライナー膜と、
前記ライナー膜上に形成される上層絶縁膜とを、備え、
前記上層絶縁膜が有する応力は、
前記ライナー膜が有する応力よりも小さい
ことを特徴とする半導体装置。
【請求項２５】
ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第二のゲート構造を有する、ＰＭＯＳトランジスタを、さらに備えており、
前記下層絶縁膜は、
前記第二のゲート構造をも覆うように、前記半導体基板上に形成されており、
前記ＰＭＯＳトランジスタ側に形成される前記下層絶縁膜の膜厚は、
前記ＮＭＯＳトランジスタ側に形成される前記下層絶縁膜の膜厚よりも厚い
ことを特徴とする請求項１６、請求項１９および請求項２２のいずれか一項に記載の半導体装置。
【請求項２６】
ゲート絶縁膜とゲート電極とが当該順に前記半導体基板上に積層された積層体である第二のゲート構造を有する、ＰＭＯＳトランジスタを、さらに備え、
前記上層絶縁膜は、
前記第二のゲート構造をも覆うように、前記半導体基板上に形成されており、
前記ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させる膜であり、
前記ＰＭＯＳトランジスタ側に形成される前記上層絶縁膜の膜厚は、
前記ＮＭＯＳトランジスタ側に形成される前記上層絶縁膜の膜厚よりも厚い、
ことを特徴とする請求項１７、請求項１８、請求項２０、請求項２１、請求項２３、および請求項２４のいずれか一項に記載の半導体装置。
【請求項２７】
前記半導体基板側における、前記第一のゲート構造の端部に形成される前記下層絶縁膜の膜厚は、
前記端部以外の部分に形成される前記下層絶縁膜の膜厚よりも厚い、
ことを特徴とする請求項１６、請求項１９、および請求項２２のいずれか一項に記載の半導体装置。
【請求項２８】
前記第一のゲート構造の側面に形成されるサイドウォール膜を、さらに備えている、
ことを特徴とする請求項１６、請求項１８、請求項１９、請求項２１、請求項２２、および請求項２４のいずれか一項に記載の半導体装置。
【請求項２９】
前記第一のゲート構造の側面に形成される、Ｌ字状のサイドウォール膜を、さらに備えており、
前記下層絶縁膜は、
前記サイドウォール膜が形成された前記第一のゲート構造を覆うように、形成されており、
前記半導体基板側における、前記第一のゲート構造の端部に形成される前記下層絶縁膜の膜厚は、
前記端部以外の部分に形成される前記下層絶縁膜の膜厚よりも厚い、
ことを特徴とする請求項１６、請求項１９、および請求項２２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に係る発明であり、特に、ＭＯＳトランジスタのチャネル領域に歪を発生させることができるＳｉＮライナー膜を有する、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置では、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのチャネル領域に局所的な歪を印加する技術が採用されつつある。当該技術を採用することにより、チャネル領域におけるキャリアの移動度を向上させることができる。チャネル領域に局所的な歪を印加する手法には、いくつかの方法がある。代表的な手法の１つとして、膜自体において引張り応力または圧縮応力を有する、シリコン窒化膜から成るライナー膜を用いる手法がある（たとえば、特許文献１）。
【０００３】
たとえば、ＮＭＯＳトランジスタに対しては、膜自体が縮まろうとする圧縮応力を有するライナー膜を適用する。これに対して、ＰＭＯＳトランジスタに対しては、膜自体が伸びようとする引張り応力を有するライナー膜を適用する。これらライナー膜の適用により、各ＭＯＳトランジスタのチャネル領域において、引張り方向の歪または圧縮方向の歪を発生させることができ、キャリアの移動度を向上させることができる。ライナー膜により印可されるチャネル領域における歪みが大きいと、キャリアの移動度がより向上する。したがって、より高ストレスの膜をより厚く形成することにより、ＭＯＳトランジスタの駆動力向上を図ることが重要となる。
【０００４】
ＮＭＯＳトランジスタに圧縮応力を有するライナー窒化膜を形成する場合には、たとえば次の工程が採用される。まず、プラズマＣＶＤ法により、膜密度の小さい、低圧縮応力を有するシリコン窒化膜（ライナー膜）を、ゲート電極を覆うように形成する。当該シリコン窒化膜は、一般的にカバレッジ（膜の被覆性）が悪い。その後、例えば当該シリコン窒化膜に対して加熱処理をしながらＵＶ照射を施す（ＵＶ照射処理、或いは加熱処理の少なくと一方を含んだ処理も、含む）。これにより、当該シリコン窒化膜の膜密度が高くなり、当該シリコン窒化膜の有する圧縮応力をさらに高くすることができる。よって、ＮＭＯＳトランジスタのチャネル領域には、より大きな歪を発生させることができる。
【０００５】
なお一般的に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、キャリア移動度を向上させるためのチャネル領域に生じる歪の向きが異なる。したがって、圧縮応力を有するライナー膜をＰＭＯＳトランジスタに適用した場合には、当該ＰＭＯＳトランジスタにおけるキャリアの移動度が低下してしまう。したがって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる向きのストレスを持つライナー膜を形成することができる、ＤＳＬ（Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ）という技術が採用されている。
【０００６】
【特許文献１】特開２００７−５９４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、ＵＶ照射によりライナー窒化膜の膜質を変化させた場合には、ゲート構造と半導体基板との境界付近における当該ライナー窒化膜（シリコン窒化膜）に、より大きなストレスが集中する。したがって、当該ストレスの集中により、当該境界付近のライナー窒化膜においてスリットが入ってしまうことがある。このスリットの形成・非形成および形成の度合いは、各ＭＯＳトランジスタ毎に異なる。このようにスリットの形成にばらつきが生じると、チャネル領域に生じる歪にばらつきが生じる。つまり、各ＭＯＳトランジスタ毎に駆動力がばらついてしまう。
【０００８】
そこで、本発明は、チャネルに歪を印加させるためのライナー窒化膜を形成したとしても、ＭＯＳトランジスタの駆動力のばらつきを抑制することができる、半導体装置および当該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る１の実施の形態においては、シリコン窒化膜から成るライナー膜は、下層絶縁膜上に形成される。ここで、成膜時における当該下層絶縁膜のカバレッジは、成膜時における当該ライナー膜のカバレッジよりも高い（良い）。
【発明の効果】
【００１０】
上記実施の形態によれば、下層絶縁膜の形成により、ライナー膜のオーバーハング形状が改善される。これにより、ライナー膜にスリットが発生することを抑制できる。したがって、チャネルに歪を印加させるためのライナー膜を半導体基板に形成したとしても、ＮＭＯＳトランジスタの駆動力のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
はじめに、本発明に係る半導体装置を製造する方法の概要について説明する。
【００１２】
まず、ＮＭＯＳトランジスタが形成された領域の半導体基板に対して、下層絶縁膜を形成する。下層絶縁膜の成膜の際における当該下層絶縁膜のカバレッジは、後述するライナー膜の成膜の際における当該ライナー膜のカバレッジよりも良好（つまり、高い）である。換言すれば、下層絶縁膜の成膜の際における当該下層絶縁膜の密度は、後述するライナー膜の成膜の際における当該ライナー膜の密度よりも高い（但し、ＳｉＮ系の同一膜種の場合）。
【００１３】
次に、当該下層絶縁膜上に、窒化シリコン（ＳｉＮ）から成るライナー膜を形成する。当該ライナー膜は、低密度（下層絶縁膜、上層絶縁膜よりも密度が低い）であり、第一のストレス（低圧縮応力）を有する。当該ライナー膜は、ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させることができる。
【００１４】
次に、当該ライナー膜に対して応力を高める処理（たとえばＵＶ照射処理や熱処理であり、応力変化処理と把握できる）を施す。当該応力変化処理により、ライナー膜は、より高い第二のストレス（当該第二のストレスは、上記低圧縮応力よりも高い高圧縮応力である）を有する膜となる。
【００１５】
その後、上層絶縁膜をライナー膜上に形成する。上層絶縁膜の成膜の際における当該上層絶縁膜のカバレッジは、ライナー膜の成膜の際における当該ライナー膜のカバレッジより良い（高い）。換言すれば、上層絶縁膜の成膜の際における当該上層絶縁膜の密度は、ライナー膜の成膜の際のける当該ライナー膜の密度よりも高い。
【００１６】
なお、上記応力変化処理を実施する工程と、上層絶縁膜を形成する工程とを、入れ替えても良い。つまり、ライナー膜形成後、当該ライナー膜上に上層絶縁膜を形成した後、上記ライナー膜の応力を高める処理を実施しても良い。
【００１７】
また、一般的に、成膜の際における膜が有するカバレッジと成膜の際における膜の密度との間には、次のような関係が成立する。つまり、成膜の際における膜の密度が高いほど、成膜の際のける膜のカバレッジが向上する。なお、完成品においては、半導体装置に施される一連の工程に依存して、当該膜密度とカバレッジとの間の関係は成立しない場合もある。
【００１８】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１９】
＜実施の形態１＞
工程断面図を用いて、本実施の形態に係る半導体装置の製造方法について説明する。
【００２０】
通常のＣＭＯＳプロセスにより、シリコンから成る半導体基板１に対して、素子分離膜２、各ウエル領域３，４、ゲート構造５，６、サイドウォール膜ＳＷ１，ＳＷ２およびソース・ドレイン領域７，８の形成を行う（図１参照）。
【００２１】
なお、半導体基板１は、ＮＭＯＳトランジスタが形成される第一の領域１００と、ＰＭＯＳトランジスタが形成される第二の領域２００とを有する。素子分離膜２は、半導体基板１の上面内に形成される。当該素子分離は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを電気的に分離させることができる。
【００２２】
第一の領域１００の半導体基板１の上面内には、ｐ型ウエル領域３が形成される。これに対して、第二の領域２００の半導体基板１の上面内には、ｎ型ウエル領域４が形成される。また、第一の領域１００の半導体基板１の上には、ＮＭＯＳトランジスタを構成するゲート構造（第一のゲート構造と把握できる）５が形成される。これに対して、第二の領域２００の半導体基板１の上には、ＰＭＯＳトランジスタを構成するゲート構造（第二のゲート構造と把握できる）６が形成される。
【００２３】
ここで、ゲート構造５，６は共に、ゲート絶縁膜とゲート電極とが当該順に積層された積層体である。なお、図１を含む各断面図では、ゲート絶縁膜とゲート電極との境界は図示を省略している。また、各ゲート構造５，６の両側面部には、Ｌ字状の第一のサイドウォール膜ＳＷ１が形成されている。さらに、第一のサイドウォール膜ＳＷ１上には、第二のサイドウォール膜ＳＷ２が形成されている。
【００２４】
ゲート構造５の両脇の半導体基板１の上面内には、ｎ＋型のソース・ドレイン領域７が形成される。これに対して、ゲート構造６の両脇の半導体基板１の上面内には、ｐ＋型のソース・ドレイン領域８が形成される。ここで、各ソース・ドレイン領域７，８は、不純物濃度が異なる２段構造を有する。
【００２５】
なお、素子分離膜２、各ウエル領域３，４、ゲート構造５，６、およびソース・ドレイン領域７，８の形成方法は、周知の技術である。したがって、これらの詳細な形成方法については、ここでは説明を省略する。
【００２６】
次に、所定の半導体基板１上面および各ゲート構造５，６の上面に対して、周知のシリサイド処理を施す。これにより、図１に示すように、所定の半導体基板１上面および各ゲート構造５，６の上面に各々、ＮｉＳｉから成るシリサイド膜９が形成される。
【００２７】
さて次に、半導体基板１に対して、たとえば熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を施す。これにより、図１に示すように、ゲート構造５，６を覆うように、ゲート構造５，６に隣接する半導体基板１上に、下層絶縁膜（第一の下層絶縁膜と把握できる）１０を成膜する。
【００２８】
なお、下層絶縁膜１０は、膜密度が高くなるような条件のプラズマＣＶＤ法により形成することもできる。たとえば、当該プラズマＣＶＤ法は、ステージ温度を高温とする条件、または低圧力下での条件である。
【００２９】
このように、熱ＣＶＤ法または上記条件のプラズマＣＶＤ法により、下層絶縁膜１０を形成した場合には、コンフォーマルな（カバレッジの高い（良い））膜であり、高密度な下層絶縁膜１０が形成される。つまり、当該下層絶縁膜１０のカバレッジは、少なくとも当該下層絶縁膜１０の形成時点において、後述するライナー膜１１の成膜時のカバレッジより高い。当該下層絶縁膜１０として、たとえばＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜等を採用することができる。
【００３０】
なお、上記膜質の下層絶縁膜１０を形成する場合には、プラズマＣＶＤ法よりも熱ＣＶＤ法の方が適している。
【００３１】
次に、半導体基板１に対して、プラズマＣＶＤ法を施す。当該プラズマＣＶＤ法の条件は、たとえばステージの温度が低温であり、または高圧力下である。これにより、図２に示すように、下層絶縁膜１０上に、窒化シリコン（ＳｉＮ）から成るライナー膜１１を成膜する。
【００３２】
当該プラズマＣＶＤ法により形成されたライナー膜１１は、成膜時において膜密度が小さく、カバレッジも低い（悪い）。また、ライナー膜１１は、ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させることができる膜である。当該ライナー膜１１の成膜の段階において、当該ライナー膜１１は、弱い圧縮応力を有している（ほとんど応力を有していない場合も含む）。なお、当該ライナー膜１１は、より上層に形成される絶縁膜のエッチングストッパーとしても機能する。
【００３３】
その後、第一の領域１００および第二の領域２００に形成された、当該ライナー膜１１に対してＵＶ照射を行う。
【００３４】
当該ライナー膜１１は、たとえばＵＶ照射処理や熱処理等により、膜の有する応力を増加せせることができる膜である。当該観点より、当該ＵＶ照射処理や熱処理等は、「膜の応力を高める処理（応力変化処理）」と把握できる。したがって、上記ＵＶ照射により、ライナー膜１１の圧縮応力は、より強くなる。
【００３５】
上記膜質を有するライナー膜１１の形成する場合には、プラズマＣＶＤ法が最も適している。
【００３６】
さて次に、半導体基板１に対して、たとえば熱ＣＶＤ法を施す。これにより、図３に示すように、ゲート構造５，６を覆うように、ライナー膜１１上に上層絶縁膜（第一の上層絶縁膜と把握できる）１２を成膜する。
【００３７】
なお、上層絶縁膜１２は、膜密度が高くなるような条件のプラズマＣＶＤ法により形成することもできる。たとえば、当該プラズマＣＶＤ法は、ステージ温度を高温とする条件、または低圧力下での条件である。
【００３８】
このように、熱ＣＶＤ法または上記条件のプラズマＣＶＤ法により、上層絶縁膜１２を形成した場合には、コンフォーマルな（カバレッジの高い（良い））膜であり、高密度な上層絶縁膜１２が形成される。つまり、当該上層絶縁膜１２のカバレッジは、少なくとも当該上層絶縁膜１２の形成時点において、ライナー膜１１の成膜時のカバレッジより高い。当該上層絶縁膜１２として、たとえばＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜等を採用することができる。
【００３９】
なお、上記膜質の上層絶縁膜１２を形成する場合には、プラズマＣＶＤ法よりも熱ＣＶＤ法の方が適している。
【００４０】
以後、層間絶縁膜、コンタクトプラグ、配線等の通常の半導体装置の製造工程を実施する。
【００４１】
なお、上記では、下層絶縁膜１０の形成および上層絶縁膜１２の形成の両方を実施する場合に言及した。しかし、下層絶縁膜１０の形成または上層絶縁膜１２の形成を、省略することができる。下層絶縁膜１０の形成を省略される場合には、ゲート構造５，６を覆うように、半導体基板１上に直接、ライナー膜１１が形成される。ここで、当該形成を省略した場合、当然、完成品において下層絶縁膜１０または上層絶縁膜１２は形成されていない（図３の下層絶縁膜１０または上層絶縁膜１２を省略した構成）。
【００４２】
ところで、下層絶縁膜１０を形成せず、ライナー膜１１をゲート構造５，６を覆うように、半導体基板１上に成膜し、その後、当該ライナー膜１１に対して上記応力変化処理を施したとする。当該場合には、応力変化処理により、ゲート構造５，６（より具体的に、サイドウォールＳＷ２）と半導体基板１との境界付近において、ライナー膜１１にストレスが集中する。つまり、ライナー膜１１の屈折している領域において、ストレスが集中する。したがって、図４に示すように、当該ライナー膜１１の屈折している領域において、スリット（亀裂）Ｓ１が発生し得る。
【００４３】
他方、本実施の形態に係る半導体装置の製造方法では、下層絶縁膜１０を形成した後に、当該下層絶縁膜１０上に当該ライナー膜１１を形成している。当該下層絶縁膜１０のカバレッジは、少なくとも当該下層絶縁膜１０の形成の時点においては、成膜時におけるライナー膜１１が有するカバレッジより良好である（高い）。
【００４４】
したがって、当該下層絶縁膜１０の形成により、下層絶縁膜１０が形成される下地の凹凸形状がより滑らかになる。その結果、ライナー膜１１のオーバーハング形状が改善される。よって、応力変化処理により、ゲート構造５，６（より具体的に、サイドウォールＳＷ２）と半導体基板１との境界付近において、ライナー膜１１にストレスが集中したとしても、下層絶縁膜１０が形成されない場合（図４）と比較して、当該ストレスが緩和される。したがって、ゲート構造５，６（または、サイドウォール膜ＳＷ１，ＳＷ２が形成されたゲート構造５，６）と半導体基板１との境界付近において、当該ライナー膜１１にスリットＳ１が発生することを抑制することができる。換言すれば、当該スリットＳ１の発生具合により生じる、ＮＭＯＳトランジスタの駆動力のばらつきを抑制することができる。
【００４５】
なお、下層絶縁膜１０は、応力変化処理の影響を受けない。したがって、当該下層絶縁膜１０にはスリットは発生しない。
【００４６】
また、上記製造方法では、ライナー膜１１上に上層絶縁膜１２を形成している。当該上層絶縁膜１２のカバレッジは、少なくとも当該上層絶縁膜１２の形成の時点においては、成膜時におけるライナー膜１１が有するカバレッジより良好である（高い）。
【００４７】
したがって、たとえば下層絶縁膜１０の形成を省略し、応力変化処理により図４に示すようにライナー膜１１にスリットＳ１が入ったとしても、このスリットＳ１は上層絶縁膜１２により連結される。したがって、その後の工程でのスリットＳ１拡大、ばらつきが改善される。換言すれば、たとえライナー膜１１にスリットＳ１が発生したとしても、当該上層絶縁膜１２の形成により、ＮＭＯＳトランジスタの駆動力のばらつきを抑制することができる。
【００４８】
なお、上記の通り、下層絶縁膜１０および上層絶縁膜１２のいずれか一方の形成を省略しても良い。しかし、両絶縁膜１０，１２の形成を実施することにより、ライナー膜１１におけるスリットＳ１の発生の抑制および当該スリットＳ１によるトランジスタの駆動力の影響の抑制の両方を、両立させることができる。
【００４９】
また、上記のように、上層絶縁膜１２を形成した後に、ライナー膜１１に対して応力変化処理を施しても良い。この場合には、ライナー膜１１に対して応力変化処理を施したとしても、カバレッジが良好な上層絶縁膜１２の存在により、当該ライナー膜１１にスリットＳ１が発生することを抑制することができる。
【００５０】
ところで、少なくとも酸素を含む絶縁膜は、一般的に成膜時においてＳｉＮ膜であるライナー膜１１よりもカバレッジが良い。よって、カバレッジの良好な膜である下層絶縁膜１０および上層絶縁膜１２として、少なくとも酸素を含む絶縁膜を採用できる。ここで、下層絶縁膜１０、ライナー膜１１および上層絶縁膜１２間におけるカバレッジの良し悪し関係（高低関係）は、図３の工程以後の半導体装置プロセスに依存して、変化し得る。しかしながら、下層絶縁膜１０、ライナー膜１１、および上層絶縁膜１２の組成は、完成品においても変化しない。
【００５１】
つまり、下層絶縁膜１０および上層絶縁膜１２として少なくとも酸素を含む絶縁膜を採用した場合には、完成品の半導体装置においても、下層絶縁膜１０は酸素を含む組成を有し、上層絶縁膜１２も酸素を含む組成を有する。なお、ライナー膜１１は、完成品においてもＳｉＮのままである。なお、上記の通り、下層絶縁膜１０または上層絶縁膜１２の形成の省略は、可能である。
【００５２】
また、一般的に、膜厚が薄いほど成膜時のカバレッジが良好となる。たとえば、ライナー膜１１と同様に、下層絶縁膜１０および上層絶縁膜１２が窒素を含んでいるとする。下層絶縁膜１０の膜厚および上層絶縁膜１２の膜厚が、ライナー膜１１の膜厚より薄ければは、ライナー膜１１のカバレッジよりも両絶縁膜１０，１２のカバレッジの方が良好となる（高い）。
【００５３】
また、上記のように両絶縁膜１０，１２が酸素を含んでいる場合には、ＳｉＮから成るライナー膜１１よりも両絶縁膜１０，１２の方がカバレッジが良好となる（高くなる）。さらに、上記のように、当該酸素を含む両絶縁膜１０，１２の膜厚をＳｉＮから成るライナー膜１１の膜厚よりも薄くすれば、さらに、両絶縁膜１０，１２のカバレッジが良好となる（高くなる）。
【００５４】
よって、下層絶縁膜１０および上層絶縁膜１２として、少なくとも酸素または窒素を含む絶縁膜を採用できる。ここで、下層絶縁膜１０、ライナー膜１１および上層絶縁膜１２間におけるカバレッジの良し悪し関係（高低関係）は、図３の工程以後の半導体装置プロセスに依存して、変化し得る。しかし、各膜１０〜１２の組成および膜厚は、完成品においても変化しない。
【００５５】
したがって、下層絶縁膜１０および上層絶縁膜１２として、酸素または窒素を含み、ＳｉＮから成るライナー膜１１の膜厚より薄い膜厚の絶縁膜を採用したとする。当該場合には、完成品の半導体装置においても、下層絶縁膜１０および上層絶縁膜１２は酸素または窒素を含む組成を有する。なお、ライナー膜１１は、完成品においてもＳｉＮのままである。また、下層絶縁膜１０の膜厚および上層絶縁膜１２の膜厚は、ライナー膜１１の膜厚よりも薄いままである。なお、上記の通り、下層絶縁膜１０または上層絶縁膜１２の形成の省略は、可能である。
【００５６】
ここで、少なくとも酸素または窒素を含む絶縁膜として、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、およびフッ素または炭素を含むＳｉＯ、ＳｉＮ、ＳｉＯＮ等がある。
【００５７】
また、隣接するゲート構造５（または、隣接するゲート構造６）間のスペースが１４０ｎｍ程度で、第一のサイドウォール膜ＳＷ１の膜厚が１０ｎｍで、第二のサイドウォール膜ＳＷ２の膜厚が３０ｎｍ程度であるとする。この場合には、各膜１０〜１２の膜厚は、たとえば次のように設定できる。下層絶縁膜１０の膜厚は５〜１５ｎｍであり、ライナー膜１１の膜厚は２５〜１５ｎｍ程度であり、上層絶縁膜１２の膜厚は５〜１５ｎｍ程度である。
【００５８】
また、下層絶縁膜１０および上層絶縁膜１２は共に、成膜時において高密度であり、カバレッジも高い。したがって、当該膜質は、上記応力変化処理等を施したとしても変化しない。つまり、下層絶縁膜１０が有する応力および上層絶縁膜１２が有する応力は共に、完成品においてもほとんど変化しない。なお、当該下層絶縁膜１０および上層絶縁膜１２は共に、本実施の形態ではストレス膜として機能させる膜で無いので、膜内の応力は小さい（ゼロも含む）。
【００５９】
これに対して、ライナー膜１１は、ＮＭＯＳトランジスタのチャネル領域に歪を印加させるための膜である。当該ライナー膜１１は、成膜時において低密度であり、カバレッジも低い。したがって、当該膜質は、上記応力変化処理を施すことにより大きく変化する。つまり、ライナー膜１１が有する圧縮応力は、多く増大する。
【００６０】
ここで、下層絶縁膜１０、ライナー膜１１および上層絶縁膜１２間におけるカバレッジの良し悪し関係（高低関係）は、図３の工程以後の半導体装置プロセスに依存して、変化し得る。しかし、本実施の形態の製造方法を採用した場合には、完成品である半導体装置において、各膜１０〜１２の応力の大小関係は、次のように特定できる。
【００６１】
つまり、完成品において、下層絶縁膜１０が有する応力は、ライナー膜１１が有する応力よりも小さい。また、完成品において、上層絶縁膜１２が有する応力は、ライナー膜１１が有する応力よりも小さい。なお、上記の通り、下層絶縁膜１０または上層絶縁膜１２の形成の省略は、可能である。
【００６２】
なお、ライナー膜１１が圧縮応力（膜自体縮まろうとする応力）有する場合には、ＮＭＯＳトランジスタのチャネル領域において引張り方向の歪を発生させることができる。したがって、ＮＭＯＳトランジスタの駆動力を向上させることができる。
【００６３】
＜実施の形態２＞
ＰＭＯＳトランジスタ側に形成される下層絶縁膜１０の膜厚が、ＮＭＯＳトランジスタ側に形成される下層絶縁膜１０の膜厚よりも厚いことが、本実施の形態に係る半導体装置の特徴である。以下、本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００６４】
はじめに、実施の形態１と同様に図１の構成を形成する工程を実行する。ここで、本実施の形態の方が実施の形態１よりも、形成される下層絶縁膜（第一の下層絶縁膜と把握できる）１０の膜厚が厚いものとする。その後、図５に示すように、第二の領域２００側においてレジストＲ１を形成する。当該レジストＲ１は、ゲート電極６を覆うように形成される。なお、実施の形態１でも説明したように、当該下層絶縁膜１０は、ゲート構造５，６を覆うように、第一の領域１００および第二の領域２００の半導体基板１上に形成する。
【００６５】
次に、下層絶縁膜１０の膜厚を減ずるために、当該レジストＲ１をマスクとして、第一の領域１００側に形成されている下層絶縁膜１０に対してエッチバック処理を実施する。当該レジストＲ１除去後の様子を、図６に示す。図６に示すように、ゲート電極５を覆う下層絶縁膜１０の膜厚は、ゲート電極６を覆う下層絶縁膜１０の膜厚よりも薄くなる。つまり、ＮＭＯＳトランジスタ形成領域である第一の領域１００に形成される下層絶縁膜１０の膜厚は、ＰＭＯＳトランジスタ形成領域である第二の領域２００に形成される下層絶縁膜１０よりも薄くなる。たとえば、当該エッチバック処理により、ゲート電極５を覆う下層絶縁膜１０の膜厚は、実施の形態１で言及した下層絶縁膜１０の膜厚程度まで減じられる。
【００６６】
ここで、減じられた結果の下層絶縁膜１０の膜厚が実施の形態１に係る下層絶縁膜１０の膜厚と同程度である場合、第二の領域２００側の下層絶縁膜１０の膜厚は、実施の形態１に係る下層絶縁膜１０の膜厚よりも厚くなることは、言うまでも無い。
【００６７】
なお、当該下層絶縁膜１０のエッチバック処理後、再度、下層絶縁膜１０と同じ膜質の絶縁膜を図６に示す半導体基板１上に追加的に成膜しても良い。この場合、下層絶縁膜１０と追加的に成膜された絶縁膜とにより、下層絶縁膜が構成される。
【００６８】
次に、実施の形態１で説明したように、第一の領域１００側および第二の領域２００側の下層絶縁膜１０上に、圧縮応力を有するＳｉＮから成るライナー膜１１を形成する（図７）。その後、実施の形態１で説明した応力変化処理を当該ライナー膜１１に対して施す。ここで、実施の形態１でも説明したように、当該応力変化処理は、後述する上層絶縁膜１２の形成後に実施しても良い。
【００６９】
次に、実施の形態１で説明したように、第一の領域１００および第二の領域２００側のライナー膜１１上に、カバレッジが良好な上層絶縁膜１２を形成する（図８）。なお、当該上層絶縁膜１２の膜組成および膜性質は、実施の形態１で述べたものと同じである。
【００７０】
なお、隣接するゲート構造５（または、隣接するゲート構造６）間のスペースが１４０ｎｍ程度で、第一のサイドウォール膜ＳＷ１の膜厚が１０ｎｍで、第二のサイドウォール膜ＳＷ２の膜厚が３０ｎｍ程度であるとする。この場合には、本実施の形態では、各膜１０〜１２の膜厚は、たとえば次のように設定できる。第一の領域１００側の下層絶縁膜１０の膜厚は５〜１５ｎｍであり、第一の領域１００側のライナー膜１１の膜厚は２５〜１５ｎｍ程度であり、上層絶縁膜１２の膜厚は５〜１５ｎｍ程度である。また、第二の領域２００側の下層絶縁膜１０の膜厚と第二の領域２００側のライナー膜１１の膜厚との合計は、４０ｎｍ以上（例えば下層絶縁膜１０の膜厚が２０ｎｍ、ライナー膜１１の膜厚が２０ｎｍ）である。ここで、上述したように、第二の領域２００側の下層絶縁膜１０の膜厚は、第一の領域１００側の下層絶縁膜１０の膜厚よりも厚い。完成品においても当該膜厚の大小関係は同様である。
【００７１】
上記以外の構成・工程は、実施の形態１で説明した内容と同様である。
【００７２】
以上のように、本実施の形態では、ＰＭＯＳトランジスタ側に形成される下層絶縁膜１０の膜厚が、ＮＭＯＳトランジスタ側に形成される下層絶縁膜１０の膜厚よりも厚い。したがって、ＰＭＯＳトランジスタに対する、圧縮応力を有するライナー膜１１の影響を軽減することができる。よって、圧縮応力を有するライナー膜１１に起因した、ＰＭＯＳトランジスタの駆動力の低下を抑制することができる。
【００７３】
なお、本実施の形態においても、実施の形態１と同様の効果を有することは言うまでもない。
【００７４】
＜実施の形態３＞
ＰＭＯＳトランジスタ側に形成される上層絶縁膜の膜厚が、ＮＭＯＳトランジスタ側に形成される上層絶縁膜の膜厚よりも厚いこと、および当該上層絶縁膜が引張り応力を有していることが、本実施の形態に係る半導体装置の特徴である。以下、本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００７５】
はじめに、実施の形態１で図１〜３を用いて説明した工程を実行する。なお、実施の形態１で説明したように、上層絶縁膜（第一の上層絶縁膜と把握できる）１２の形成前に応力変化処理を実施しても良く、また上層絶縁膜１２の形成後に応力変化処理を実施しても良い。また、本実施の形態では、上層絶縁膜１２は、引張り応力を有する。つまり、上層絶縁膜１２は、ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させることができる。また、実施の形態１と同様に、下層絶縁膜１０、ライナー膜１１および上層絶縁膜１２は、ゲート構造５，６を覆うように、第一の領域１００および第二の領域２００の半導体基板１上に形成される。
【００７６】
その後、図９に示すように、第二の領域２００側においてレジストＲ２を形成する。当該レジストＲ２は、ゲート電極６を覆うように形成される。次に、上層絶縁膜１２を除去するために、当該レジストＲ２をマスクとして、第一の領域１００側に形成されている上層絶縁膜１２に対してエッチバック処理を実施する。当該エッチバック処理により、図９に示すように、ゲート電極５を覆う上層絶縁膜１２は、除去される。なお、ゲート電極６を覆う上層絶縁膜１２は残存することは言うまでもない。換言すれば、ＮＭＯＳトランジスタ形成領域である第一の領域１００において、上層絶縁膜１２は除去される。他方、ＰＭＯＳトランジスタ形成領域である第二の領域２００において、上層絶縁膜１０は残存する。
【００７７】
次に、レジストＲ２を除去する。その後、上層絶縁膜１２の形成と同様の方法により、第一の領域１００側および第二の領域２００側の両方において、追加的に上層絶縁膜を構成する第二の上層絶縁膜を成膜する。具体的に、第一の領域１００側では、第二の上層絶縁膜は、ライナー膜１１上に形成される、他方、第二の領域２００側では、第二の上層絶縁膜は、上層絶縁膜１２上に形成される。
【００７８】
当該追加的に形成された第二の上層絶縁膜は、前記上層絶縁膜１２と同じ組成・同じ性質を有する膜である。当該第二の上層絶縁膜は、ゲート構造５，６を覆うように、第一の領域１００および第二の領域２００の半導体基板１上に形成される。
【００７９】
したがって、当該第二の上層絶縁膜の形成時において当該第二の上層絶縁膜のカバレッジは、形成時におけるライナー膜１１のカバレッジよりも良好である（高い）。また、当該第二の上層絶縁膜の形成時において当該第二の上層絶縁膜の密度は、形成時におけるライナー膜１１の密度よりも高い。また、当該第二の上層絶縁膜も引張り応力を有する。つまり、第二の上層絶縁膜は、ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させることができる。さらに、追加的に形成された第二の上層絶縁膜の膜厚は、実施の形態１に係る上層絶縁膜１２の膜厚と同程度である。
【００８０】
なお、以後本実施の形態では、第一の領域１００に形成された上層絶縁膜１２は、上層絶縁膜２０とする。また、第二の領域２００に形成された上層絶縁膜１２と上記第二の上層絶縁膜との積層構造も、上層絶縁膜２０とする。
【００８１】
これにより、図１０に示すように、ＰＭＯＳトランジスタ側に形成される上層絶縁膜２０の膜厚が、ＮＭＯＳトランジスタ側に形成される上層絶縁膜２０の膜厚よりも厚くなる。上記の通り、第一の領域１００側では、上層絶縁膜２０は一層構造であるが、第二の領域２００側では、上層絶縁膜２０は、第一の上層絶縁膜１２と第二の上層絶縁膜とから成る２層構造である。したがって、追加的に形成された第二の上層絶縁膜の膜厚が実施の形態１に係る上層絶縁膜１２の膜厚と同程度である場合、第二の領域２００側の上層絶縁膜２０の膜厚は、実施の形態１に係る上層絶縁膜１２の膜厚よりも厚くなる。
【００８２】
なお、隣接するゲート構造５（または、隣接するゲート構造６）間のスペースが１４０ｎｍ程度で、第一のサイドウォール膜ＳＷ１の膜厚が１０ｎｍで、第二のサイドウォール膜ＳＷ２の膜厚が３０ｎｍ程度であるとする。この場合には、本実施の形態では、各膜１０〜１２の膜厚は、たとえば次のように設定できる。下層絶縁膜１０の膜厚は５〜１５ｎｍであり、ライナー膜１１の膜厚は２５〜１５ｎｍ程度であり、第一の領域１００側の上層絶縁膜２０の膜厚は５〜１５ｎｍ程度である。また、第二の領域２００側の上層絶縁膜２０の膜厚は、少なくとも１５ｎｍ以上である。ただし、第二の領域２００側の上層絶縁膜２０の膜厚は、第一の領域１００側の上層絶縁膜２０の膜厚よりも厚い。完成品においても当該膜厚の大小関係は同様である。
【００８３】
上記以外の構成・工程は、実施の形態１で説明した内容と同様である。
【００８４】
以上のように、本実施の形態では、ＰＭＯＳトランジスタ側に形成される上層絶縁膜２０の膜厚が、ＮＭＯＳトランジスタ側に形成される上層絶縁膜２０の膜厚よりも厚い。さらに、上層絶縁膜２０は、引張り応力を有する。つまり、上層絶縁膜２０は、ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させることができる。
【００８５】
したがって、上記上層絶縁膜２０の形成により、ＰＭＯＳトランジスタのチャネル領域に圧縮歪が発生する、或いはライナー膜１１により発生する引張り歪みを緩和できる。当該圧縮歪の発生により、ＰＭＯＳトランジスタの駆動力を向上させることができる。
【００８６】
また、本実施の形態に係る製造方法により、ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させ、ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させている。当該本実施の形態に係る方法の方が、ＤＳＬ法により、各トランジスタのチャネル領域に異なる向きの歪を発生させる場合よりも、製造プロセスが容易となる。これは、本実施の形態の場合には、ライナー膜１１を除去する必要が無く、また圧縮応力を有する上層絶縁膜と引張り応力を有する上層絶縁膜との境界の作り込みも行う必要も無いからである。
【００８７】
なお、第二の上層絶縁膜は、熱ＣＶＤ法または、膜密度が高くなるような条件のプラズマＣＶＤ法により形成することもできる。たとえば、当該プラズマＣＶＤ法は、ステージ温度を高温とする条件、または低圧力下での条件である。
【００８８】
このように、熱ＣＶＤ法または上記条件のプラズマＣＶＤ法により、第二の上層絶縁膜を形成した場合には、コンフォーマルな（カバレッジの高い（良い））膜であり、高密度な第二の上層絶縁膜が形成される。つまり、当該第二の上層絶縁膜のカバレッジは、少なくとも当該第二の上層絶縁膜の形成時点において、ライナー膜１１の成膜時のカバレッジより高い。当該第二の上層絶縁膜として、たとえばＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜等を採用することができる。
【００８９】
なお、上記膜質の第二の上層絶縁膜を形成する場合には、プラズマＣＶＤ法よりも熱ＣＶＤ法の方が適している。
【００９０】
なお、本実施の形態においても、実施の形態１と同様の効果を有することは言うまでもない。
【００９１】
＜実施の形態４＞
半導体基板１側における、ゲート構造５，６（より具体的には、サイドウォール膜ＳＷ１，ＳＷ２）の端部における下層絶縁膜の膜厚が、当該端部以外の下層絶縁膜の膜厚より厚く形成されていることが、本実施の形態に係る半導体装置の特徴である。以下、本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００９２】
はじめに、実施の形態１と同様に図１の構成を形成する工程を実行する。次に、下層絶縁膜（第一の下層絶縁膜と把握できる）１０に対して異方性エッチング処理を施す。これにより、図１１に示すように、半導体基板１側における、ゲート構造５，６（より具体的には、サイドウォール膜ＳＷ１，ＳＷ２）の端部において、下層絶縁膜１０が残存する。なお、図１１に示すように、前記異方性エッチング処理により、当該端部以外に形成されていた下層絶縁膜１０は除去されている。
【００９３】
なお、実施の形態１で説明したように、下層絶縁膜１０の形成前にシリサイド膜９の形成処理が実施している。しかし、上記下層絶縁膜１０の異方性エッチング後に、シリサイド化を行い、半導体基板１の所定の上面及び各ゲート構造５，６の上面に、シリサイド膜９を形成しても良い。
【００９４】
次に、下層絶縁膜１０の形成方法と同様の方法により、当該下層絶縁膜１０と同組成・同性質の下層絶縁膜（第二の下層絶縁膜）３０を追加成膜する。ここで、図１２に示すように、当該下層絶縁膜３０は、サイドウォール膜ＳＷ１，ＳＷ２が形成されたゲート構造５，６および残存している下層絶縁膜１０を覆うように、当該ゲート構造５，６に隣接する半導体基板１上に形成される。また、下層絶縁膜３０の膜厚は、たとえば実施の形態１で説明した下層絶縁膜１０の膜厚と同程度である。図１２に示すように、残存していた下層絶縁膜１０と上記追加成膜した下層絶縁膜３０とにより、下層絶縁膜３５が構成されている。
【００９５】
したがって、半導体基板１側における、ゲート構造５，６（より具体的には、サイドウォール膜ＳＷ１，ＳＷ２）の端部における上記下層絶縁膜３５の膜厚は、当該端部以外（たとえば、ゲート構造５，６の上面・側面）における上記下層絶縁膜３５の膜厚より厚くなる。完成品においても当該膜厚の大小関係は同様である。
【００９６】
次に、実施の形態１で説明したように、第一の領域１００および第二の領域２００の下層絶縁膜３５上に、圧縮応力を有するＳｉＮから成るライナー膜１１を形成する（図１３）。その後、実施の形態１で説明した応力変化処理を当該ライナー膜１１に対して施す。ここで、実施の形態１でも説明したように、当該応力変化処理は、後述する上層絶縁膜１２の形成後に実施しても良い。
【００９７】
次に、実施の形態１で説明したように、第一の領域１００および第二の領域２００のライナー膜１１上に、カバレッジが良好な（高い）上層絶縁膜１２を形成する（図１４）。ここで、当該上層絶縁膜１２の膜組成および膜性質は、実施の形態１で述べたものと同じである。
【００９８】
上記以外の構成・工程は、実施の形態１で説明した内容と同様である。
【００９９】
以上のように、本実施の形態では、半導体基板１側における、ゲート構造５，６の端部における上記下層絶縁膜３５の膜厚は、当該端部以外における上記下層絶縁膜３５の膜厚より厚い。したがって、ゲート構造５，６の当該端部における角度が緩和される。よって、当該下層絶縁膜３５上に形成されるライナー膜１１は、ゲート構造５，６の端部付近において屈折が緩和される。よって、ライナー膜１１に上記応力変化処理を実施したとしても、ゲート構造５，６の端部付近においてライナー膜１１にスリットが発生することをより抑制できる。
【０１００】
なお、下層絶縁膜３０は、熱ＣＶＤ法または、膜密度が高くなるような条件のプラズマＣＶＤ法により形成することもできる。たとえば、当該プラズマＣＶＤ法は、ステージ温度を高温とする条件、または低圧力下での条件である。
【０１０１】
このように、熱ＣＶＤ法または上記条件のプラズマＣＶＤ法により、下層絶縁膜３０を形成した場合には、コンフォーマルな（カバレッジの高い（良い））膜であり、高密度な下層絶縁膜３０が形成される。つまり、当該下層絶縁膜３０のカバレッジは、少なくとも当該下層絶縁膜３０の形成時点において、ライナー膜１１の成膜時のカバレッジより高い。当該下層絶縁膜３０として、たとえばＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜等を採用することができる。
【０１０２】
なお、上記膜質の下層絶縁膜３０を形成する場合には、プラズマＣＶＤ法よりも熱ＣＶＤ法の方が適している。
【０１０３】
なお、本実施の形態においても、実施の形態１と同様の効果を有することは言うまでもない。
【０１０４】
＜実施の形態５＞
本実施の形態に係る半導体装置および半導体装置の製造方法は、装置の微細化が進み、ゲート構造間のピッチが狭くなった場合に、より有効的である。以下、本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【０１０５】
はじめに、実施の形態１で説明したように、通常のＣＭＯＳプロセスにより、シリコンから成る半導体基板１に対して、素子分離膜２、各ウエル領域３，４、ゲート構造５，６、積層膜であるサイドウォール膜ＳＷ１，ＳＷ２およびソース・ドレイン領域７，８の形成を行う（図１５参照）。
【０１０６】
ここで、実施の形態１と同様に、ゲート構造５，６は共に、ゲート絶縁膜とゲート電極とが当該順に積層された積層体である。なお、図１５を含む各断面図では、ゲート絶縁膜とゲート電極との境界は図示を省略している。また、各ゲート構造５，６の両側面部には、Ｌ字状の第一のサイドウォール膜ＳＷ１が形成されている（図１５）。さらに、当該第一のサイドウォール膜ＳＷ１上には、第二のサイドウォール膜ＳＷ２が形成されている（図１５）。また、第一のサイドウォール膜ＳＷ１は、たとえばシリコン酸化膜から成り、第二のサイドウォール膜ＳＷ２は、たとえばシリコン窒化膜から成る。
【０１０７】
当該サイドウォール膜ＳＷ１，ＳＷ２の形成により、段差形状のソース・ドレイン領域７，８の深い側のソース・ドレイン領域７，８を形成することができる。つまり、サイドウォール膜ＳＷ１，ＳＷ２の形成後、当該サイドウォール膜ＳＷ１，ＳＷ２をマスクとして用いて、ゲート構造５の両脇の半導体基板１に対して、およびゲート構造６の両脇の半導体基板１に対して、各々異なる不純物イオン注入を行う。これにより、上記深い側のソース・ドレイン領域７，８が各々形成される。なお、第一のサイドウォール膜ＳＷ１は、第二のサイドウォール膜ＳＷ２のエッチングストッパーとして機能する。
【０１０８】
上記各イオン注入後、熱リン酸を用いて、第二のサイドウォール膜ＳＷ２を除去する。または、ドライエッチングプロセスにより、第二のサイドウォール膜ＳＷ２を除去しても良い。当該第二のサイドウォール膜ＳＷ２除去後の様子を、図１６に示す。図１６から分かるように、ゲート構造５，６の両側面には、Ｌ字状の第一のサイドウォール膜ＳＷ１のみが残存している。
【０１０９】
次に、実施の形態１と同様の方法により、側面に第一のサイドウォール膜ＳＷ１が形成されたゲート構造５，６を覆うように、ゲート構造５，６に隣接する半導体基板１上に、下層絶縁膜（第一の下層絶縁膜と把握できる）１０を成膜する。実施の形態１で説明したように、当該下層絶縁膜１０は、熱ＣＶＤ法または所定の条件のプラズマＣＶＤ法により形成できる（熱ＣＶＤ法の方が成膜が容易である）。当該下層絶縁膜１０形成後の様子を、図１７に示す。下層絶縁膜１０の膜構成・性質は、実施の形態１で説明したものと同様である。
【０１１０】
つまり、下層絶縁膜１０の成膜の際における当該下層絶縁膜１０のカバレッジは、後述するライナー膜１１の成膜の際における当該ライナー膜１１のカバレッジよりも良好（つまり、高い）である。換言すれば、下層絶縁膜１０の成膜の際における当該下層絶縁膜１０の密度は、後述するライナー膜１１の成膜の際における当該ライナー膜の密度よりも高い。
【０１１１】
次に、実施の形態４でも説明したように、下層絶縁膜１０に対して異方性エッチング処理を施す。これにより、図１８に示すように、半導体基板１側における、ゲート構造５，６の端部（より具体的には、サイドウォール膜ＳＷ１の角部）において、下層絶縁膜１０が残存する。なお、図１８に示すように、前記異方性エッチング処理により、当該端部以外において下層絶縁膜１０は除去されている。
【０１１２】
その後、実施の形態１でも説明したように、ゲート構造５，６の上面および半導体基板１の所定の上面に対して、シリサイド処理を施す。これにより、図１８に示すように、ゲート構造５，６の上面および半導体基板１の所定の上面に、各々ＮｉＳｉから成るシリサイド膜９が形成される。
【０１１３】
ここで、本実施の形態では、下層絶縁膜１０の異方性エッチング後に、シリサイド化処理を実施している。しかし、下層絶縁膜１０の形成前にシリサイド化処理を行い、ゲート構造５，６の上面および半導体基板１の所定の上面に、シリサイド膜９を形成しても良い。
【０１１４】
次に、実施の形態４でも説明したように、下層絶縁膜１０の形成方法と同様の方法により、当該下層絶縁膜１０と同組成・同性質の下層絶縁膜（第二の下層絶縁膜と把握できる）３０を追加成膜する。つまり、下層絶縁膜３０の成膜の際における当該下層絶縁膜３０のカバレッジは、後述するライナー膜１１の成膜の際における当該ライナー膜１１のカバレッジよりも良好（つまり、高い）である。換言すれば、下層絶縁膜３０の成膜の際における当該下層絶縁膜３０の密度は、後述するライナー膜１１の成膜の際における当該ライナー膜の密度よりも高い。
【０１１５】
ここで、図１９に示すように、当該下層絶縁膜３０は、サイドウォール膜ＳＷ１が形成されたゲート構造５，６を覆うように、当該ゲート構造５，６に隣接する半導体基板１上に形成される（完成品においても同様である）。既に説明したように、当該下層絶縁膜３０は、熱ＣＶＤ法または所定の条件のプラズマＣＶＤ法により形成できる（熱ＣＶＤ法の方が成膜が容易である）。
【０１１６】
また、下層絶縁膜３０の膜厚は、たとえば実施の形態１で説明した下層絶縁膜１０の膜厚と同程度である。図１９に示すように、残存していた下層絶縁膜１０と上記追加成膜した下層絶縁膜３０とにより、下層絶縁膜３５が構成されている。したがって、半導体基板１側における、ゲート構造５，６の端部（より具体的には、サイドウォール膜ＳＷ１の角部）における上記下層絶縁膜３５の膜厚は、当該端部以外（たとえば、ゲート構造５，６の上面・側面）における上記下層絶縁膜３５の膜厚より厚くなる。
【０１１７】
次に、実施の形態１で説明したように、各領域１００，２００の下層絶縁膜３５上に、圧縮応力を有するＳｉＮから成るライナー膜１１を形成する（図２０）。その後、実施の形態１で説明した応力変化処理を当該ライナー膜１１に対して施す。ここで、当該応力変化処理は、後述する上層絶縁膜１２の形成後に実施しても良い。
【０１１８】
次に、実施の形態１で説明したように、各領域１００，２００のライナー膜１１上に、カバレッジが良好な上層絶縁膜１２を形成する（図２１）。なお、当該上層絶縁膜１２の膜組成および膜性質は、実施の形態１で述べたものと同じである。
【０１１９】
上記以外の構成・工程は、実施の形態１で説明した内容と同様である。
【０１２０】
半導体装置の微細化が進み、ゲート構造５間およびゲート構造６間のピッチが狭くなった場合に、厚膜のライナー膜１１を形成する。この場合には、隣接するゲート構造５，６間に形成されるライナー膜１１同士が接触する可能性が高くなる。もし、当該ライナー膜１１同士の接触生じると、ライナー膜１１が当該接触領域において厚膜となりすぎ、ＭＯＳトランジスタの駆動力の向上が損なわれる。
【０１２１】
そこで、上記のように、各イオン注入処理後に第二のサイドウォール膜ＳＷ２を除去する。これにより、たとえ半導体装置の微細化が進み、隣接するゲート構造５，６間のピッチが狭くなったとしても、上記のようなライナー膜１１同士の接触を防止できる。よって、ＭＯＳトランジスタの駆動力の向上が損なわれることもない。
【０１２２】
また、下層絶縁膜１０の部分的除去、下層絶縁膜３０の追加成膜により、下層絶縁膜３５を形成している。したがって、半導体基板１側における、ゲート構造５，６の端部（より具体的には、サイドウォール膜ＳＷ１の角部）における上記下層絶縁膜３５の膜厚は、当該端部以外（たとえば、ゲート構造５，６の上面・側面）における上記下層絶縁膜３５の膜厚より厚くなる。
【０１２３】
したがって、ゲート構造５，６の当該端部における角度（Ｌ字状の第一のサイドウォール膜ＳＷ１の角部）が緩和される。よって、当該下層絶縁膜３５上に形成されるライナー膜１１は、ゲート構造５，６の端部付近において屈折が緩和される。よって、ライナー膜１１に上記応力変化処理を実施したとしても、ゲート構造５，６の端部付近においてライナー膜１１にスリットが発生することをより抑制できる。
【０１２４】
なお、本実施の形態においても、実施の形態１と同様の効果を有することは言うまでもない。
【図面の簡単な説明】
【０１２５】
【図１】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図１５】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図１８】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図１９】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図２０】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図２１】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【０１２６】
１  半導体基板、２  素子分離膜、３，４  ウエル領域、５，６  ゲート構造、７，８  ソース・ドレイン領域、９  シリサイド膜、１０，３０，３５  下層絶縁膜、１１  ライナー膜、１２，２０  上層絶縁膜、１００  第一の領域、２００  第二の領域、Ｓ１  スリット、Ｒ１，Ｒ２  レジスト、ＳＷ１  第一のサイドウォール膜、ＳＷ２  第二のサイドウォール膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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