(57)【要約】      （修正有）【課題】破壊に至らない不良チップを確実に判別することが可能な半導体装置を提供する。【解決手段】半導体装置１００は、バーンインテスト用電源電圧が供給される内部回路２と、前記内部回路２の電圧の変動を検出し、当該検出結果に基づいて検出信号を生成する電圧レベル検出回路１３と、前記検出信号に基づいて溶断されるヒューズ９と、前記検出信号に基づいて前記内部回路２への前記バーンインテスト用電源電圧の供給を遮断するスイッチ回路１９とを有し、前記バーンインテスト用電源電圧が供給される前記内部回路２の電圧の変動を検出し、当該検出結果に基づいた検出信号を生成することで、前記ヒューズ９を溶断し、且つ前記内部回路２へのバーンインテスト用電源電圧の供給を遮断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
バーンインテスト用電源電圧が供給される内部回路と、
前記内部回路の電圧の変動を検出し、当該検出結果に基づいて検出信号を生成する検出回路と、
前記検出信号に基づいて溶断されるヒューズと、
前記検出信号に基づいて前記内部回路への前記バーンインテスト用電源電圧の供給を遮断するスイッチ回路とを有する半導体装置。
【請求項２】
前記検出回路は、
前記内部回路の電圧の変動に応じて前記検出信号を出力する電圧レベル検出回路と、
バーンインテスト時に、前記バーンインテスト用電源電圧を負荷を介して前記内部回路及び前記電圧レベル検出回路へと供給するセレクト回路とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電圧レベル検出回路は、前記内部回路に流れる電流量の変動に応じて前記負荷に生じる電圧降下の変動を検出した場合に、前記検出信号を出力することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記検出回路はさらに、
バーンインテスト時に、前記バーンインテスト用電源電圧を前記負荷を介して前記内部回路および前記電圧レベル検出回路へ供給するためのモード信号を前記セレクト回路へと出力するモード信号生成回路を有することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記電圧レベル検出回路は、
前記セレクト回路と接地電位との間に直列に接続された複数の抵抗と、
前記モード信号に基づいて、前記複数の抵抗間の任意の第１のノードから出力される第１の電圧と、前記第１のノードとは異なる前記複数の抵抗間の任意の第２のノードから出力される第２の電圧のいずれか一方を選択して出力するセレクタと、
前記セレクタから出力される第１又は第２の電圧と、基準電圧とを比較し、当該比較結果に基づいて前記検出信号を出力するコンパレータとを有することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にウェハレベルでのバーンインテストが可能な半導体装置に関する。
【背景技術】
【０００２】
半導体装置の信頼性を検査するために、バーンイン試験が実施されている。バーンイン試験は、半導体装置の実際の使用状態よりも高電圧又は高温等のストレスを印加した状態で半導体装置を動作させる。バーンイン試験は、このような状態に半導体装置を置くことで、半導体装置の劣化を加速させ、半導体装置の経時劣化を確認するものである。近年では、パッケージングを行なう前のウェハの状態でバーンイン試験を行なうウェハレベルバーンイン試験が行なわれている。
【０００３】
ウェハには、検査対象である複数のチップが所定のパターンで形成されている。バーンイン試験中において、チップに不良が発生した場合、その不良チップには過電流が流れる恐れがある。特定のチップに過電流が流れると、正常なチップに対して悪影響を及ぼす可能性がある。そこで、バーンイン試験中に不良となり、過電流が流れるチップをバーンイン試験の対象外とするための技術が特許文献１に開示されている。
【０００４】
図６は、特許文献１に記載の半導体装置６０を示す図である。ＢＴ用電源配線６１、ＢＴ用リセット配線６２、及びＢＴ用クロック配線６３と、内部回路６４との間にはそれぞれ、スイッチＳＷ１〜ＳＷ３が接続されている。ＢＴ制御回路６５は、このスイッチＳＷ１〜ＳＷ３のオン・オフ状態を制御するためのＢＴストップ信号を生成する。すなわち、ＢＴ制御回路６５は、バーンイン試験中に内部回路６４が不良であると判断した場合に、スイッチＳＷ１〜ＳＷ３をオフ状態とするためのＢＴストップ信号を出力する。このＢＴ制御回路６５は、以下のようにして内部回路６４が不良であるか否かを判断している。
【０００５】
図７は、図６に示すＢＴ制御回路６５及び内部回路６４の内部構成を示す図である。バーンイン試験開始時点においては、抵抗分圧比によって、ノードＢの電位がノードＡの電位より高くなるように設定さる。その後、バーンイン試験の実行中において、仮に内部回路６４に故障が生じた場合、この内部回路６４は短絡状態になる。従って、内部回路６４内部の抵抗Ｒ５が小さくなる。このため、ノードＢの電位は、ノードＡの電位よりも小さくなる。この場合、コンパレータ７１は"Ｌ"レベルの信号を出力する。この"Ｌ"レベルの信号の入力に基づいて、ＮＭＯＳトランジスタＮ１はオフ状態となる。その結果、ＢＴ制御回路６５からは、スイッチＳＷ１〜ＳＷ３をオフ状態とするための"Ｈ"レベルのＢＴストップ信号が出力される。
【０００６】
このように、半導体装置６０では、バーンイン試験中に故障したチップは、ウェハ上から切り離された状態となる。従って、特許文献１に記載の半導体装置６０では、正常なチップに対して悪影響を与えることを防止することができる。
【０００７】
また、図８は特許文献２に記載の半導体装置８０を示す図である。半導体装置８０におけるヒューズ８１は、パッド８２を介して電源ライン８３に接続されている。半導体装置８０では、バーンイン試験中に不具合が発生してこの半導体装置に過電流が流れた場合に、この過電流によってヒューズを溶断している。
【０００８】
なお、関連技術として、特許文献３及び特許文献４には、バーンイン試験前に不良と判明しているチップを、予めバーンイン試験の対象から外す半導体装置が開示されている。また、特許文献５には、バーンインテストが正常に行なわれているか否かを判定し、チップ自体にテスト後の状態を記憶する半導体装置が開示されている。さらに、特許文献６には、バーンインテスト中に外部装置（テスタ）にモニタ信号を出力して、その結果を外部装置からフィードバックしてヒューズを溶断させる半導体集積回路装置が開示されている。
【特許文献１】特開２００４−２８１４２５号公報
【特許文献２】特開２０００−１２４２７９号公報
【特許文献３】特開２０００−１２４２８０号公報
【特許文献４】特開２０００−０２１９３８号公報
【特許文献５】特開２００１−３５６１４７号公報
【特許文献６】特許第００３４９５８３５号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の半導体装置６０では、内部回路６４に流れる過電流を判定することで、内部回路６４が不良であるか否かを判定している。すなわち、半導体装置６０では、バーンイン試験中に内部回路が破壊された場合において、この内部回路を含むチップをバーンイン試験の対象外としている。しかしながら、特許文献１に記載の半導体装置６０では、バーンイン試験の実行中に動作不良となり破壊に至らないチップについては、バーンイン試験の対象から外すことができない問題がある。
【００１０】
また、特許文献２に記載の半導体装置８０において、電源ライン８３に接続されたヒューズ８１は、バーンインテスト中の良品チップの消費電流に耐えるもので構成する必要がある。すなわち、半導体装置８０におけるヒューズ８１は、高耐圧であることが要求される。この高耐圧のヒューズは、破壊モードに至ったチップの消費電流によってのみ溶断することができる。このため、特許文献２に記載の半導体装置８０では、破壊に至らない電流異常のチップを検出することは困難である。
【００１１】
上述したように、従来の半導体装置では、破壊に至らない不良チップを確実に判別することができない場合がある。
【課題を解決するための手段】
【００１２】
本発明の一態様による半導体装置は、バーンインテスト用電源電圧が供給される内部回路と、前記内部回路の電圧の変動を検出し、当該検出結果に基づいて検出信号を生成する検出回路と、前記検出信号に基づいて溶断されるヒューズと、前記検出信号に基づいて前記内部回路への前記バーンインテスト用電源電圧の供給を遮断するスイッチ回路とを有する。
【００１３】
本発明の一態様による半導体装置によれば、バーンインテスト用電源電圧が供給される内部回路の電圧の変動を検出し、当該検出結果に基づいた検出信号を生成することで、ヒューズを溶断し、且つ内部回路へのバーンインテスト用電源電圧の供給を遮断することができる。
【発明の効果】
【００１４】
本発明によれば、不良チップを確実に判別することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる半導体装置１００を示す図である。図１に示すように、本実施の形態の半導体装置１００は、ウェハ上に形成された複数の半導体チップによって構成されている。半導体チップ１０は、検出回路（以下、テスト制御回路と称す）１、内部回路２、電源端子３、接地端子４、リセット端子５、クロック端子６、バッファ７、ヒューズパッド８、ヒューズ９、抵抗Ｒ１、Ｒ２、スイッチ回路１９、ＢＴ用電源配線１４、ＢＴ用リセット配線１５、ＢＴ用クロック配線１６、接地配線１７、セレクト電源配線１８を有している。この半導体チップ１０と、隣接する半導体チップ２０との間には、スクライブライン３０が設けられている。また、ＢＴ用電源配線１４、ＢＴ用リセット配線１５、ＢＴ用クロック配線１６、及び接地配線１７は、複数の半導体チップ間にまたがって形成され、例えば外部に形成された配線用パッド（不図示）に接続されている。
【００１６】
テスト制御回路１は、モード信号生成回路（以下、ＢＴモード検出回路と称す）１１、セレクト回路（以下、電源セレクト回路と称す）１２、電圧レベル検出回路１３、スイッチＳＷ３、ＳＷ４、インバータＩＮＶ１を有する。ＢＴモード検出回路１１は、モード信号（以下、ＢＴモード信号と称す）を出力する回路である。このＢＴモード検出回路１１は、ＢＴ用電源配線１４と接地配線１７との間に接続されている。
【００１７】
電源セレクト回路１２は、ＢＴモード信号に基づいて生成されたセレクト電圧を内部回路２及び電圧レベル検出回路１３に供給する回路である。この電源セレクト回路１２は、電源端子３に接続されている。
【００１８】
電圧レベル検出回路１３は、内部回路２の電源電圧レベルに基づいて、検出信号を出力する回路である。この電圧レベル検出回路１３は、電源セレクト回路１２に接続されたセレクト配線１８と接地配線１７との間に接続されている。
【００１９】
内部回路２は、例えばＣＰＵもしくはメモリ等の機能回路、又は所定の動作を行なう論理回路である。しかしながら、必ずしもこれに限定されるものではない。この内部回路２は、電源セレクト回路１２に接続されたセレクト配線１８と接地端子４との間に接続されている。また、接地端子４は、接地配線１７に接続されている。
【００２０】
スイッチＳＷ３は、ＢＴモード信号に基づいて電圧レベル検出回路１３とバッファ７との導通状態を制御する。また、スイッチＳＷ４は、インバータＩＮＶ１を介して入力されるＢＴモード信号に基づいて、電圧レベル検出回路１３とスイッチＳＷ３との間のノードと、内部回路２との間の導通状態を制御する。なお、このスイッチＳＷ３及びＳＷ４は、"Ｈ"レベルのＢＴモード信号が入力される場合にオン状態となり、"Ｌ"レベルのＢＴモード信号が入力される場合にオフ状態となるスイッチである。
【００２１】
バッファ７は、ＢＴ用電源配線１４と接地配線１７との間に接続されている。また、バッファ７の入力はスイッチＳＷ３を介して電圧レベル検出回路１３に接続され、出力はヒューズパッド８に接続されている。ヒューズパッド８の一端はヒューズ９の一端に接続され、他端は抵抗Ｒ１を介してＢＴ用電源配線１４に接続されている。また、ヒューズ９の他端は抵抗Ｒ２を介して接地配線１７に接続されている。なお、このヒューズ９は、バーンインテスト（以下、ＢＴと称す）時に一定レベルの電圧がヒューズパッド８に印加された場合に、ヒューズパッド８とグランド配線１７との間に電流が流れることにより溶断されるものである。なお、抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値より大きいものとする。
【００２２】
スイッチ回路１９は、ＰＭＯＳトランジスタＰ１、スイッチＳＷ１、及びスイッチＳＷ２によって構成されている。ＰＭＯＳトランジスタＰ１は、ＢＴ用電源配線１４と電源端子３との間に接続されている。スイッチＳＷ１は、ＢＴ用リセット配線１５とリセット端子５との間に接続されている。スイッチＳＷ２は、ＢＴ用クロック配線１６とクロック端子６との間に接続されている。ＰＭＯＳトランジスタＰ１のゲート、スイッチＳＷ１、及びスイッチＳＷ２は、ヒューズパッド８と抵抗Ｒ１との間のノードに接続されている。
【００２３】
図２は、図１におけるＢＴモード検出回路１１の内部構成を示す図である。以下、図２を参照してＢＴモード検出回路１１の構成について説明する。ＢＴモード検出回路１１は、抵抗Ｒ３を有している。この抵抗Ｒ３は、ＢＴ用電源配線１４と接地配線１７との間に接続されている。上述したＢＴモード信号は、ＢＴ用電源配線１４と抵抗Ｒ３との間のノードから出力される。このような構成により、ＢＴ用電源配線１４に電圧が印加されると、ＢＴモード検出回路１１は"Ｈ"レベルのＢＴモード信号を出力する。
【００２４】
図３は、図１における電源セレクト回路１２の内部構成を示す図である。以下、図３を参照して電源セレクト回路１２の構成について説明する。電源セレクト回路１２は、ＰＭＯＳトランジスタＰ２、Ｐ３、抵抗Ｒ４、インバータＩＮＶ２を有している。
【００２５】
ＰＭＯＳトランジスタＰ２のソースは電源端子３に接続され、ドレインは電圧レベル検出回路１３及び内部回路２に接続されている。また、ＰＭＯＳトランジスタＰ２のゲートには、ＢＴモード検出回路１１から出力されるＢＴモード信号が入力される。ＰＭＯＳトランジスタＰ３のソースは電源端子３に接続され、ドレインは抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は、電圧レベル検出回路１３及び内部回路２に接続されている。また、ＰＭＯＳトランジスタＰ３のゲートには、インバータＩＮＶ２を介して、ＢＴモード検出回路１１から出力されるＢＴモード信号が入力される。
【００２６】
以上のように構成された半導体装置１００の動作について、以下、図１〜図３を参照して詳細に説明する。
【００２７】
まず、ＢＴモード時の動作について説明する。ＢＴ用電源配線１４にＢＴ用の電源電圧が供給されると、ＢＴモード検出回路１１は、"Ｈ"レベルのＢＴモード信号を出力する。この"Ｈ"レベルのＢＴモード信号の入力に基づいて、スイッチＳＷ３はオン状態となる。また、スイッチＳＷ４には、インバータＩＮＶ１を介して、"Ｌ"レベルのＢＴモード信号が入力される。このため、スイッチＳＷ４はオフ状態となる。
【００２８】
一方、電源セレクト回路１２におけるＰＭＯＳトランジスタＰ２のゲートには、"Ｈ"レベルのＢＴモード信号が入力される。他方、電源セレクト回路１２におけるＰＭＯＳトランジスタＰ３のゲートには、インバータＩＮＶ２を介して"Ｌ"レベルのＢＴモード信号が入力される。このため、ＰＭＯＳトランジスタＰ２はオフ状態となり、ＰＭＯＳトランジスタＰ３はオン状態となる。従って、電源セレクト回路１２は、ＢＴ用電圧配線１４の電圧レベルに対して抵抗Ｒ４で発生する電圧降下分だけ低下した電圧レベルをセレクト電源配線１８を介して電圧レベル検出回路１３及び内部回路２に供給する。
【００２９】
電圧レベル検出回路１３は、内部回路２における電源の電圧レベルを監視する。そして、仮に、内部回路２に異常が発生した場合に内部回路２に流れる電流量が増加すると、電源セレクト回路１２における抵抗Ｒ４に流れる電流が増加する。このため、抵抗Ｒ４に生じる電圧降下が増加する。従って、電圧レベル検出回路１３に供給される電圧レベルは低下する。この電圧レベルの低下に基づいて、電圧レベル検出回路１３は、"Ｈ"レベルの検出信号を出力する。この"Ｈ"レベルの検出信号は、オン状態であるスイッチＳＷ３及びバッファ７を介してヒューズパッド８へと入力される。
【００３０】
ヒューズパッド８に"Ｈ"レベルの検出信号が入力されると、このヒューズパッド８と接地配線１７との間には電流が流れる。その結果、ヒューズ９は溶断される。ヒューズ９が溶断されると、ＰＭＯＳトランジスタＰ１、スイッチＳＷ１、及びＳＷ２には"Ｈ"レベルのＢＴストップ信号が入力される。この"Ｈ"レベルのＢＴストップ信号の入力に基づいて、ＰＭＯＳトランジスタＰ１、スイッチＳＷ１、及びＳＷ２はそれぞれ、ＢＴ用電源配線１４、ＢＴ用リセット配線１５、ＢＴ用クロック配線１６と、電源端子３、リセット端子５、クロック端子６との接続状態を遮断する。このようにして、半導体チップ１００は、ＢＴの対象から外される。
【００３１】
次に、ユーザモード時の動作について説明する。なお、ユーザモードとは製品として例えばユーザ応用システムに搭載されて動作する時と同一の設定の回路状態で動作するモードである。ユーザが使用する場合、各半導体チップは、スクライブライン３０が切断されることで個片化される。このため、ユーザモード時において、ＢＴ用電源配線１４にはチップ外部から電圧が印加されない。従って、ＢＴモード検出回路１１は、"Ｌ"レベルのＢＴモード信号を出力する。
【００３２】
このようにして、電源セレクト回路１２におけるＰＭＯＳトランジスタＰ２のゲートには、"Ｌ"レベルのＢＴモード信号が入力される。他方、電源セレクト回路１２におけるＰＭＯＳトランジスタＰ３のゲートには、インバータＩＮＶ２を介して"Ｈ"レベルのＢＴモード信号が入力される。このため、ＰＭＯＳトランジスタＰ２はオン状態となり、ＰＭＯＳトランジスタＰ３はオフ状態となる。この時、電源セレクト回路１２は、電源端子３に印加された内部回路用の電源電圧をＰＭＯＳトランジスタＰ２を介して内部回路２へと供給する。このようにして、ユーザモード時においては、内部回路２には、電源端子３に印加された内部回路用の電源電圧が供給される。
【００３３】
以上に示したように、本実施の形態では、電圧レベル検出回路１３は、バーンインテスト用電源電圧が供給される内部回路２の電圧の変動を検出し、この検出結果に基づいた検出信号を生成している。具体的には、電圧レベル検出回路１３は、内部回路２に流れる電流量の変動に応じて電源セレクト回路１２の抵抗Ｒ４に生じる電圧降下の変動を検出した場合に、"Ｈ"レベルの検出信号を出力する。半導体装置１００では、この検出信号に基づいて、ヒューズ９を溶断し、且つ内部回路へのバーンインテスト用電源電圧の供給を遮断することが可能である。従って、本実施の形態では、不良チップを確実に判別することが可能である。
【００３４】
また、本実施の形態では、ウェハＢＴを行なう前に不良であると判明しているチップについては、予めヒューズを溶断することができる。すなわち、不良であると判明しているチップにおいては、ヒューズパッドとグランドパッドとの間に電圧を印加してヒューズを溶断する。ヒューズを溶断することで、ＰＭＯＳトランジスタ及びスイッチＳＷ１及びＳＷ２には"Ｈ"レベルのＢＴストップ信号が入力される。この"Ｈ"レベルのＢＴストップ信号の入力に基づいて、ＰＭＯＳトランジスタ及びスイッチＳＷ１、ＳＷ２はそれぞれ、ＢＴ用電源配線、ＢＴ用リセット配線、ＢＴ用クロック配線と、内部回路との接続状態を遮断する。このように、本実施の形態では、ウェハＢＴを行なう前に不良であると判明している不良チップをウェハＢＴの対象外としておくことが可能である。
【００３５】
また、本実施の形態では、ウェハＢＴ後のテスト工程において、ヒューズ９の接続状態を調べることで、ウェハＢＴの実行中に該当チップがＢＴの対象であったか、又は非対象であったかを識別することが可能である。
【００３６】
さらに、本実施の形態では、ＢＴモード検出回路１１によって、半導体チップがユーザモードであるかＢＴモードであるかを判別し、電源セレクト回路１２を介して内部回路２に供給される電流の経路を切り替えることができる。本実施の形態における電源セレクト回路１２は、ユーザモード時は抵抗Ｒ４を介さずに内部回路２に電流を供給し、ＢＴモード時は抵抗Ｒ４を介して内部回路２に電流を供給する。つまり、電源セレクト回路１２は、ユーザモード時においては、内部回路２に供給される電流の大小にかかわらずセレクト電源配線１８の電圧変動を抑制する。一方、ＢＴモード時においては、内部回路に供給される電流の変動に対するセレクト電源配線１８の電圧変動の感度を高くする。これによって、ユーザモード時に内部回路２に供給される電源電圧は安定し、ＢＴモード時には異常電流の検出精度を高めることができる。
【００３７】
実施の形態２
図４は、本実施の形態２の半導体装置２００を示す図である。なお、図４において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態２では、ＢＴモード検出回路１１が出力するＢＴモード信号が電圧レベル検出回路１３にも入力されている。本実施の形態では、電圧レベル検出回路１３の電圧検出レベルをユーザモードで使用する時のレベルとＢＴモードで使用する時のレベルで変更することができる構成である。以下、図５を参照して本実施の形態の半導体装置２００における電圧レベル検出回路１３の構成について説明する。
【００３８】
電圧レベル検出回路１３は、コンパレータ２１、抵抗群２２、セレクタ２３、レギュレータ２４を有している。抵抗群２２は、直列に接続された複数の抵抗Ｒａ１、Ｒａ２、Ｒａ３〜Ｒａｎによって構成されている。また、抵抗群２２は、セレクト電源配線１８と接地配線１７との間に接続されている。セレクタ２３には、抵抗Ｒａ１と抵抗Ｒａ２との間の第１のノード（以下、ノードＡと称す）の電圧レベルと、抵抗Ｒａ２と抵抗Ｒａ３との間の第２のノード（以下、ノードＢと称す）の電圧レベルが入力される。そして、セレクタ２３はＢＴモード信号の信号レベルに応じてノードＡの電圧レベルとノードＢの電圧レベルのいずれか一方を出力する。また、コンパレータ２１の入力にはセレクタ２３の出力、及びレギュレータ２４の出力が接続されている。また、コンパレータ２１の出力からは検出信号が出力される。
【００３９】
以上のように構成された半導体装置２００の動作について、以下、図４及び図５を参照して詳細に説明する。ＢＴモード時において、電圧レベル検出回路１３は、ノードＡから出力される電圧レベルとレギュレータ２４の出力電圧レベルとを比較して検出信号を出力する。ユーザモード時において、電圧レベル検出回路１３は、ノードＢから出力される電圧レベルとレギュレータ２４が出力する基準電圧とを比較して検出信号を出力する。
【００４０】
ここで、本実施の形態では、ノードＡの抵抗分割比はノードＢの抵抗分割比より高く設定される。そのため、ノードＡの電圧レベルはノードＢの電圧レベルよりも高くなる。また、ノードＡは、ノードＢよりもセレクト電源配線１８の電位変動の影響を大きく受ける。つまり、実施の形態２では、ユーザモードとＢＴモードとで電圧レベル検出回路１３が検出するセレクト電源配線１８の電圧値を個別に設定することができる。また、抵抗群２２におけるノードＡとノードＢの抵抗分割比の設定を変更することで、電圧レベル検出回路１３の電圧検出感度を変更することができる。
【００４１】
以上、本発明の実施の形態について詳細に説明したが、本発明の趣旨を逸脱しない限り種々の変形が可能である。
【図面の簡単な説明】
【００４２】
【図１】本実施の形態１に関わる半導体装置１００を示す図である。
【図２】本実施の形態１に関わる半導体装置１００内部のＢＴモード検出回路１１を示す図である。
【図３】本実施の形態１に関わる半導体装置１００内部の電源セレクト回路１２を示す図である。
【図４】本実施の形態２に関わる半導体装置２００を示す図である。
【図５】本実施の形態２に関わる半導体装置２００内部の電源レベル検出回路を示す図である。
【図６】特許文献１に記載の半導体装置６０を示す図である。
【図７】特許文献１に記載の半導体装置６０内部のＢＴ制御回路を示す図である。
【図８】特許文献２に記載の半導体装置８０を示す図である。
【符号の説明】
【００４３】
１００、２００  半導体装置
１              テスト制御回路
２              内部回路
３              電源端子
４              接地端子
５              リセット端子
６              クロック端子
７              バッファ
８              ヒューズパッド
９              ヒューズ
１０、２０      半導体チップ
１１            ＢＴモード検出回路
１２            電源セレクト回路
１３            電圧レベル検出回路
１４            ＢＴ用電源配線
１５            ＢＴ用リセット配線
１６            ＢＴ用クロック配線
１７            接地配線
１８            セレクト電源配線
１９            スイッチ回路
２１            コンパレータ
２２            抵抗群
２３            セレクタ
２４            レギュレータ
【図１】
2009081384.tif 000003
【図２】
2009081384.tif 000004
【図３】
2009081384.tif 000005
【図４】
2009081384.tif 000006
【図５】
2009081384.tif 000007
【図６】
2009081384.tif 000008
【図７】
2009081384.tif 000009
【図８】
2009081384.tif 000010