(57)【要約】      （修正有）【課題】ＳＴＩ法により素子分離層を形成する場合に、チャネルストッパ層を自己整合的に形成する手段を提供する。【解決手段】レジストマスク２３をマスクとして異方性エッチングにより、半導体基板上のシリコン窒化膜２２、シリコン酸化膜２１および半導体基板２をエッチングして、素子分離領域の中央部にストッパ形成溝２５を形成する工程と、ストッパ形成溝２５の溝底に第１導電型不純物を注入し、ストッパ形成溝２５の内面の半導体基板２に第１導電型不純物を拡散させた第１拡散層を形成する工程と、等方性エッチングによりストッパ形成溝２５をエッチングして、半導体基板の素子分離領域に分離溝２７を形成すると共に、分離溝２７の溝底の半導体基板に、第１拡散層からなるチャネルストッパ層１５を形成する工程と、レジストマスク２３を除去する工程と、分離溝２７に絶縁材料を埋込むことにより素子分離層を形成する工程とを備える。【選択図】図１
2009147233.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域と、前記素子形成領域を囲む素子分離領域とを設定した半導体基板を準備する工程と、
前記半導体基板上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、シリコン窒化膜を形成する工程と、
フォトリソグラフィにより、前記シリコン窒化膜上に、前記素子分離領域の中央部に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、異方性エッチングにより、前記シリコン窒化膜、前記シリコン酸化膜、および前記半導体基板をエッチングして、前記素子分離領域の中央部にストッパ形成溝を形成する工程と、
前記レジストマスクをマスクとして、前記ストッパ形成溝の溝底に、前記第１導電型不純物を注入し、前記ストッパ形成溝の内面の前記半導体基板に前記第１導電型不純物を拡散させた第１拡散層を形成する工程と、
前記レジストマスクをマスクとして、等方性エッチングにより、前記ストッパ形成溝をエッチングして、前記半導体基板の素子分離領域に分離溝を形成すると共に、前記分離溝の溝底の半導体基板に、前記第１拡散層からなるチャネルストッパ層を形成する工程と、
前記レジストマスクを除去する工程と、
前記分離溝に絶縁材料を埋込むことにより、素子分離層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
【請求項２】
請求項１において、
前記素子分離層を形成した後に、前記半導体基板の前記素子形成領域の中央部に、ゲート絶縁膜を挟んで前記半導体基板に対向するゲート電極を形成する工程と、
前記ゲート電極の両側の、前記素子分離層との間の前記半導体基板に、前記第１導電型不純物とは逆型の第２導電型不純物を注入し、前記素子分離層より浅い深さを有する、前記第２導電型不純物を拡散させた第２拡散層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板等の半導体基板に、高耐圧型のｎＭＯＳ素子等の半導体素子を形成するときの半導体素子の製造方法に関する。
【背景技術】
【０００２】
一般に、高耐圧型の半導体素子は、９〜１００Ｖの高いゲート電圧で使用されるため、素子形成領域に寄生トランジスタ形成されやすく、この寄生トランジスタが動作すると高耐圧型の半導体素子が正常に動作しなくなる。
このため、素子分離層の直下にチャネルストッパ層を形成し、寄生トランジスタの閾値を高くして寄生トランジスタの動作を抑制することが行われている。
【０００３】
また、高耐圧型の半導体素子は、低濃度拡散層とチャネルストッパ層との対向する端部間の間隔である距離ｄ（図２（Ｐ９）参照）によって素子の耐圧が決まり、図６に示すように、接合耐圧Ｂｖｊは距離ｄが狭くなると低下し、高耐圧型の半導体素子の耐圧を低下させることになる。
一方、近年、高耐圧型の半導体素子の小型化が急速に進み、距離ｄの半導体素子の形成ピッチに与える影響は無視することが出来なくなってきており、フォトリソグラフィにより形成したレジストマスクを用いて素子分離層を形成した後に、フォトリソグラフィにより形成したレジストマスクを用いてチャネルストッパ層を形成すると、２回のフォトリソグラフィ工程におけるレジストマスクのマスク合せにずれが生じるため、合せ余裕を必要とし、素子特性を満足させるためには、低濃度拡散層とチャネルストッパ層との距離ｄを、合せ余裕を加えた距離とすることが必要となり、距離ｄを広く設定せざるを得ず、高耐圧型の半導体素子の小型化を困難にする一つの要因になっている。
【０００４】
このため、従来の高耐圧型の半導体素子においては、ＬＯＣＯＳ法で素子分離層を形成する場合に、Ｐ型シリコン基板上に熱酸化法によりシリコン酸化膜を形成し、その上にＣＶＤ法により第１窒化シリコン膜、多結晶シリコン膜、第２窒化シリコン膜を形成し、フォトリソグラフィにより、素子分離領域を露出させたレジストマスクを形成し、これをマスクとして、第２窒化シリコン膜、多結晶シリコン膜、第１窒化シリコン膜をドライエッチングによりエッチングして除去し、レジストマスクの除去後に、ＬＯＣＯＳ法による高温酸化により、素子分離領域に素子分離層を形成すると共に、多結晶シリコン膜を酸化して庇を形成し、この庇をマスクとして素子分離層下の領域にＰ型不純物を注入して、素子分離層の直下にチャネルストッパ層を自己整合的に形成し、イオン注入時のマスク合せのずれを防止している（例えば、特許文献１参照。）。
【特許文献１】特開平８−３０６７６８号公報（第３頁段落００１４−段落００１８、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術は、高耐圧型の半導体素子（高耐圧素子という。）における低濃度拡散層とチャネルストッパ層との距離ｄをレジストマスクの合せ余裕を考慮せずに設定できるため、高耐圧素子の小型化のためには有効な手段であるが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法特有のシリコン層の高温酸化を利用してチャネルストッパ層を自己整合的に形成しているため、ＬＯＣＯＳ法に較べて精度よく素子分離層を形成することが可能なために高耐圧素子の小型化に有利とされるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離層を形成する場合のチャネルストッパ層の形成には適用できないという問題がある。
【０００６】
このため、ＳＴＩ法により素子分離層を形成した後に、フォトリソグラフィにより形成したレジストマスクを用いてチャネルストッパ層を形成すると、レジストマスクの合せ余裕を考慮することが必要になり、低濃度拡散層とチャネルストッパ層との距離ｄを広く設定しなければならず、高耐圧素子の小型化が困難になるという問題が生ずる。
本発明は、上記の問題点を解決するためになされたもので、ＳＴＩ法により素子分離層を形成する場合に、チャネルストッパ層を自己整合的に形成する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、半導体素子の製造方法が、素子形成領域と前記素子形成領域を囲む素子分離領域とを設定した半導体基板を準備する工程と、前記半導体基板上に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、シリコン窒化膜を形成する工程と、フォトリソグラフィにより、前記シリコン窒化膜上に、前記素子分離領域の中央部に開口部を有するレジストマスクを形成する工程と、前記レジストマスクをマスクとして、異方性エッチングにより、前記シリコン窒化膜、前記シリコン酸化膜、および前記半導体基板をエッチングして、前記素子分離領域の中央部にストッパ形成溝を形成する工程と、前記レジストマスクをマスクとして、前記ストッパ形成溝の溝底に、前記第１導電型不純物を注入し、前記ストッパ形成溝の内面の前記半導体基板に前記第１導電型不純物を拡散させた第１拡散層を形成する工程と、前記レジストマスクをマスクとして、等方性エッチングにより、前記ストッパ形成溝をエッチングして、前記半導体基板の素子分離領域に分離溝を形成すると共に、前記分離溝の溝底の半導体基板に、前記第１拡散層からなるチャネルストッパ層を形成する工程と、前記レジストマスクを除去する工程と、前記分離溝に絶縁材料を埋込むことにより、素子分離層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、同一のレジストマスクを用いて、ＳＴＩ法による素子分離層の直下に、レジストマスクの合せ余裕を考慮することなく、自己整合的にチャネルストッパ層を形成することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
【実施例１】
【００１０】
図１、図２は実施例１の半導体素子の製造方法を示す説明図である。
図１（Ｐ９）において、１は半導体素子としての高耐圧型のｎＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子である。
本実施例のｎＭＯＳ素子１は、高耐圧型のｎＭＯＳ素子であり、比較的低濃度に本実施例の第１導電型不純物であるボロン（Ｂ）等のＰ型不純物を拡散させたシリコン（Ｓｉ）からなる半導体基板としてのシリコン基板２に設定された、素子分離領域３に形成された素子分離層４により周囲を絶縁分離された素子形成領域５のシリコン基板２に形成され、シリコン基板２上に形成された酸化シリコン（ＳｉＯ２）等からなるゲート絶縁膜７、このゲート絶縁膜７を介してシリコン基板２に対向配置されたポリシリコン等からなるゲート電極８、ゲート電極８の側面に形成された窒化シリコン（Ｓｉ３Ｎ４）等からなるサイドウォール９、ゲート電極８の両側の素子分離層４との間に比較的高濃度にＰ型とは逆型の本実施例の第２導電型不純物であるリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的低濃度に拡散させて形成された第２拡散層としての低濃度拡散層１１、低濃度拡散層１１の表層のサイドウォール９と素子分離層４との間に比較的高濃度にＮ型不純物を拡散させて形成されたソース層１２およびドレイン層１３、素子分離層４の直下の低濃度拡散層１１から距離ｄを隔てた位置に比較的高濃度にＰ型不純物を拡散させて形成された、寄生トランジスタの動作を抑制するためにチャネルストッパ層１５等で構成されており、ゲート電極８下の低濃度にＰ型不純物を拡散させたシリコン基板２の表層が、本実施例のｎＭＯＳ素子１のチャネル領域として機能する。
【００１１】
本実施例の素子分離層４は、ＳＴＩ法により形成され、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）や酸化シリコン等の絶縁材料が埋込まれている。
以下に、図１、図２にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図１）、素子形成領域５と素子分離領域３とを設定したシリコン基板２を準備し、シリコン基板２上に熱酸化法により酸化シリコンからなるシリコン酸化膜２１を形成し、そのシリコン酸化膜２１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン（Ｓｉ３Ｎ４）からなる窒化シリコン膜２２を堆積する。
【００１２】
そして、フォトリソグラフィにより窒化シリコン膜２２上に素子分離領域３の中央部のチャネルストッパ層１５の形成領域の窒化シリコン膜２２を露出させた開口部２４を有するレジストマスク２３を形成する。
この場合の開口部２４の幅は、図３に示すように、形成すべきチャネルストッパ層１５の幅Ｙと同等の幅に形成する。
【００１３】
Ｐ２（図１）、工程Ｐ１で形成したレジストマスク２３をマスクとして、異方性エッチングにより、窒化シリコン膜２２、シリコン酸化膜２１およびシリコン基板２をエッチングして、素子分離領域３の中央部に、シリコン基板２の上面に幅Ｙの開口を有するストッパ形成溝２５を形成し、同じレジストマスク２３をマスクとして、ストッパ形成溝２５にＰ型不純物（本実施例では、ボロン）イオンを注入し、ストッパ形成溝２５の内面のシリコン基板２に、Ｐ型不純物を高濃度に拡散させた第１拡散層としてのＰ＋拡散層２６を形成する。
【００１４】
Ｐ３（図１）、次いで、工程Ｐ１で形成した同じレジストマスク２３をマスクとして、ラジカルエッチングにより、窒化シリコン膜２２、シリコン酸化膜２１およびシリコン基板２のＰ＋拡散層２６を、同じエッチングレートで同時にエッチングして、シリコン基板２の素子分離領域３に、シリコン基板２の上面からの深さＸ（図３参照）が４００ｎｍ  程度の分離溝２７を形成すると共に、分離溝２７の溝底のシリコン基板２にチャネルストッパ層１５を形成する。
【００１５】
このラジカルエッチングは等方性エッチングであるので、ストッパ形成溝２５を図３に示すエッチング代ｅで深さ方向および幅方向に拡大し、ストッパ形成溝２５の幅および深さより、エッチング代ｅ分大きい幅および深さの分離溝２７が形成される。
この場合のエッチング代ｅは、後述する工程Ｐ８（図２）で形成される低濃度拡散層１１の端部が、チャネルストッパ層１５の端部から、図６等を参照して設定された所定の接合耐圧Ｂｖｊを得るための所定の距離ｄで離間するように設定される。
【００１６】
Ｐ４（図１）、工程Ｐ１で形成したレジストマスクを除去し、熱酸化法により分離溝２７の内面に酸化シリコンからなる膜厚の薄い保護酸化膜２８を形成する。
Ｐ５（図２）、そして、ＣＶＤ法により窒化シリコン膜２２上および分離溝２７の内面に形成された保護酸化膜２８の内部に、絶縁材料であるＮＳＧを堆積して絶縁材料層２９を形成する。
【００１７】
Ｐ６（図２）、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、絶縁材料層２９を研磨してシリコン窒化膜２２を露出させ、次いで、異方性エッチングによりシリコン窒化膜２２、シリコン酸化膜２１および絶縁材料層２９の上部を除去して、シリコン基板２の上面を露出させ、分離溝２７に保護酸化膜２８の酸化シリコンおよびＮＳＧからなる絶縁材料が埋込まれた素子分離層４を形成する。
【００１８】
このようにして、ＳＴＩ法により形成された素子分離層４の直下に、自己整合的にチャネルストッパ層１５が形成される。
Ｐ７（図２）、熱酸化法により素子形成領域５のシリコン基板２の上面を酸化してゲート絶縁膜７を形成し、ゲート絶縁膜７上および素子分離層４上にＣＶＤ法によりゲート電極８を形成するためのポリシリコン膜を堆積し、そのポリシリコン膜上に、フォトリソグラフィにより、素子形成領域５の中央部のゲート電極８の形成領域を覆うレジストマスク２３（不図示）を形成し、異方性エッチングにより露出しているポリシリコン膜およびゲート絶縁膜７をエッチングし、ゲート絶縁膜７を介してシリコン基板２に対向するゲート電極８を形成する。
【００１９】
Ｐ８（図２）、フォトリソグラフィにより、素子形成領域５およびその周囲に隣接する素子分離層４の一部を露出させたレジストマスク２３を形成し、これをマスクとしてＮ型不純物（本実施例では、リン）イオンを注入し、ゲート電極８の両側の素子分離層４との間のシリコン基板２に、チャネルストッパ層１５の端部から距離ｄを隔てた位置（図２（Ｐ９）参照）に端部を有し、チャネルストッパ層１５の底部と同等の深さを有する、Ｎ型不純物を比較的低濃度に拡散させた低濃度拡散層１１を形成する。
【００２０】
Ｐ９（図２）、工程Ｐ８で形成したレジストマスク２３を除去し、ゲート電極８上等のシリコン基板２上の全面にＣＶＤ法により窒化シリコンを堆積してシリコン窒化膜を形成し、異方性エッチングによりシリコン窒化膜をエッチングして、ゲート電極８の上面およびシリコン基板２の上面を露出させ、ゲート電極８の側面にサイドウォール９を形成する。
【００２１】
そして、ゲート電極８、サイドウォール９および素子分離層４をマスクとして、露出している素子形成領域５のシリコン基板２にＮ型不純物（本実施例では、砒素）イオンを注入し、ゲート電極８の両側の低濃度拡散層１１の表層のサイドウォール９と素子分離層４との間にＮ型不純物を比較的高濃度に拡散させたソース層１２およびドレイン層１３を形成する。
【００２２】
このようにして形成された、本実施例のｎＭＯＳ素子１は、素子分離領域３の中央部に開口部２４を形成したレジストマスク２３を用いて、ストッパ形成溝２５およびＰ＋拡散層２６を形成し、その後に同じレジストマスク２３を用いて、等方性エッチングであるラジカルエッチングにより分離溝２７を形成し、この分離溝２７に絶縁材料を埋込んで素子分離層４を形成するので、同一のレジストマスク２３を用いてＳＴＩ法による素子分離層４の直下に、レジストマスク２３の合せ余裕を考慮することなく、自己整合的にチャネルストッパ層１５を形成することができ、低濃度拡散層１１とチャネルストッパ層１５との距離ｄを確実に離間させて、高耐圧素子の耐圧性を安定させることができる。
【００２３】
また、等方性エッチングであるラジカルエッチングにより分離溝２７を形成するので、分離溝２７の底部の角部を円弧面状に丸めることができ、素子分離層４の底部の角部に生ずる電解集中を緩和して、高耐圧素子の耐圧性を向上させることができる。
以上説明したように、本実施例では、シリコン基板上にシリコン酸化膜、およびシリコン窒化膜を形成し、そのシリコン窒化膜上に、フォトリソグラフィにより、素子分離領域の中央部に開口部を有するレジストマスクを形成し、これをマスクとして、異方性エッチングにより、シリコン窒化膜、シリコン酸化膜およびシリコン基板をエッチングして、素子分離領域の中央部にストッパ形成溝を形成し、同じレジストマスクをマスクとして、ストッパ形成溝の溝底にＰ型不純物を注入し、ストッパ形成溝の内面のシリコン基板にＰ型不純物を高濃度に拡散させたＰ＋拡散層を形成し、再び同じレジストマスクをマスクとして、等方性エッチングにより、ストッパ形成溝をエッチングして、シリコン基板の素子分離領域に分離溝を形成すると共に、分離溝の溝底のシリコン基板にチャネルストッパ層を形成し、レジストマスクの除去後に、分離溝に絶縁材料を埋込んで素子分離層を形成するようにしたことによって、同一のレジストマスクを用いて、ＳＴＩ法による素子分離層の直下にレジストマスクの合せ余裕を考慮することなく、自己整合的にチャネルストッパ層を形成することができ、低濃度拡散層とチャネルストッパ層との距離ｄを確実に離間させて高耐圧素子の耐圧性の安定化を図ることができる。
【実施例２】
【００２４】
図４、図５は実施例２の半導体素子の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のｎＭＯＳ素子１は、上記実施例１のｎＭＯＳ素子に対して、図４（ＰＡ８）に示すように、低濃度拡散層１１の深さのみが異なる。
以下に、図３、図４にＰＡで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
【００２５】
本実施例の工程ＰＡ１（図４）〜ＰＡ７（図５）の作動は、上記実施例１の工程Ｐ１（図１）〜Ｐ７（図２）の作動の作動と同様であるので、その説明を省略する。
この場合に、工程ＰＡ３におけるラジカルエッチングのエッチング代ｅは、図６等を参照して設定された所定の接合耐圧Ｂｖｊを得るための所定の距離ｄと同等になるように設定される。
【００２６】
ＰＡ８（図５）、フォトリソグラフィにより、素子形成領域５およびその周囲に隣接する素子分離層４の一部を露出させたレジストマスク２３を形成し、これをマスクとしてＮ型不純物（本実施例では、リン）イオンを注入し、ゲート電極８の両側の素子分離層４との間のシリコン基板２に、素子分離層４の底部の深さＤ２より浅い深さＤ１を有する、Ｎ型不純物を比較的低濃度に拡散させた低濃度拡散層１１を形成する。
【００２７】
これにより、所定の距離ｄをエッチング代ｅとして形成された分離溝２７に形成された素子分離層４の側面に、低濃度拡散層１１の端部を形成することができ、チャネルストッパ層１５の端部から距離ｄを隔てた位置（図５（ＰＡ９）参照）に端部を有する低濃度拡散層１１が形成される。
ＰＡ９（図５）、上記実施例１の工程Ｐ９と同様にして、ゲート電極８の側面にサイドウォール９を形成し、ゲート電極８の両側の低濃度拡散層１１の表層のサイドウォール９と素子分離層４との間にソース層１２およびドレイン層１３を形成する。
【００２８】
このようにして形成された、本実施例のｎＭＯＳ素子１は、上記実施例１と同様に、同一のレジストマスク２３を用いて、ＳＴＩ法による素子分離層４の直下にレジストマスク２３の合せ余裕を考慮することなく、自己整合的にチャネルストッパ層１５を形成することができると共に、素子分離層４の底部の角部に生ずる電解集中を緩和して、高耐圧素子の耐圧性を向上させることができる他、図４（ＰＡ８）に示すように、低濃度拡散層１１を素子分離層４より浅く形成したので、低濃度拡散層１１とチャネルストッパ層１５との距離を容易に所定の距離ｄで離間させることができ、分離溝２７を形成するときのエッチング代ｅ縮小して高耐圧素子の小型化を図ることができる。
【００２９】
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、ゲート電極の両側の、素子分離層との間のシリコン基板に、素子分離層より浅い深さを有する低濃度拡散層を形成するようにしたことによって、低濃度拡散層とチャネルストッパ層との距離ｄの形成を容易にして、小型化した高耐圧素子を安定して形成することができる。
なお、上記各実施例においては、半導体素子はｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であってもよい。この場合には、第１導電型不純物としてＮ型不純物を、第２導電型不純物としてＰ型不純物を用いるようにする。
【図面の簡単な説明】
【００３０】
【図１】実施例１の半導体素子の製造方法を示す説明図
【図２】実施例１の半導体素子の製造方法を示す説明図
【図３】実施例１のストッパ形成溝と分離溝の形状を示す説明図
【図４】実施例２の半導体素子の製造方法を示す説明図
【図５】実施例２の半導体素子の製造方法を示す説明図
【図６】接合耐圧と距離ｄとの関係を示すグラフ
【符号の説明】
【００３１】
１    ｎＭＯＳ素子
２    シリコン基板
３    素子分離領域
４    素子分離層
５    素子形成領域
７    ゲート絶縁膜
８    ゲート電極
９    サイドウォール
１１  低濃度拡散層（第２拡散層）
１２  ソース層
１３  ドレイン層
１５  チャネルストッパ層
２１  シリコン酸化膜
２２  シリコン窒化膜
２３  レジストマスク
２４  開口部
２５  ストッパ形成溝
２６  Ｐ＋拡散層（第１拡散層）
２７  分離溝
２８  保護酸化膜
２９  絶縁材料層
【図１】
2009147233.tif 000003
【図２】
2009147233.tif 000004
【図３】
2009147233.tif 000005
【図４】
2009147233.tif 000006
【図５】
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【図６】
2009147233.tif 000008