(57)【要約】【課題】  容量素子のみによるこれまでのスキュー調整方法よりもスキューの微調整を可能にした相補信号生成回路を提供する。【解決手段】  本発明による相補信号生成回路は、複数のインバータ（９０１、９０４、９０５、９０６）を含む第１の信号伝達経路と、インバータ（９０１、９０７、９０８）と抵抗素子９０３を含む第２の伝達経路とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のインバータを含む第１の伝達経路と、
第１の抵抗素子を備える遅延素子と少なくとも１つのインバータとを含む第２の伝達経路とを有し、
共通の入力ノードに供給される信号に基づいて、前記第１の伝達経路と前記第２の伝達経路とが互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路。
【請求項２】
前記第１の伝達経路が有するインバータの数が、前記第２の伝達経路が有するインバータの数よりも多いことを特徴とする請求項１に記載の相補信号生成回路。
【請求項３】
前記第１の抵抗素子の抵抗値が、前記インバータを構成するトランジスタの単位ゲート幅あたりのON抵抗よりも小さいことを特徴とする請求項１又は２に記載の相補信号生成回路。
【請求項４】
前記第１の抵抗素子の抵抗値が、１Ω〜１０００Ωであることを特徴とする請求項１乃至３のいずれか一項に記載の相補信号生成回路。
【請求項５】
前記第１の抵抗素子が拡散層抵抗又は金属抵抗であることを特徴とする請求項１乃至４のいずれか一項に記載の相補信号生成回路。
【請求項６】
前記第１の伝達経路における信号の入力から出力までの伝達時間と、前記第２の伝達経路における信号の入力から出力までの伝達時間との差が、１〜１０psの範囲であることを特徴とする請求項１乃至５のいずれか一項に記載の相補信号生成回路。
【請求項７】
前記第１の伝達経路が第２の抵抗素子を有することを特徴とする請求項１乃至５のいずれか一項に記載の相補信号生成回路。
【請求項８】
前記第２の抵抗素子の抵抗値が、単位ゲート幅あたりの前記インバータのON抵抗よりも小さいことを特徴とする請求項７に記載の相補信号生成回路。
【請求項９】
前記第２の抵抗素子の抵抗値が、１Ω〜１０００Ωであることを特徴とする請求項７又は８に記載の相補信号生成回路。
【請求項１０】
前記第１の伝達経路が第１、第２及び第３のインバータと前記第２の抵抗素子及び第３の抵抗素子とを有し、
前記第２の伝達経路が第４及び第５のインバータと前記第１の抵抗素子とを有し、
前記第１のインバータの出力と前記第２のインバータの入力との間に前記第２の抵抗素子が配置され、
前記第２のインバータの出力と前記第３のインバータの入力との間に前記第３の抵抗素子が配置され、
前記第４のインバータの出力と前記第５のインバータの入力との間に前記第１の抵抗素子が配置されることを特徴とする請求項７乃至９のいずれか一項に記載の相補信号生成回路。
【請求項１１】
前記第２及び第３の抵抗素子の製造時の抵抗値のばらつきの絶対値が、１００〜２００Ωであることを特徴とする請求項１０に記載の相補信号生成回路。
【請求項１２】
前記遅延素子が、容量素子を有することを特徴とする請求項１乃至１１のいずれか一項に記載の相補信号生成回路。
【請求項１３】
前記容量素子を、前記第１の伝達経路におけるインバータと同じPN比を持つインバータで実現したことを特徴とする請求項１２に記載の相補信号生成回路。
【請求項１４】
請求項１乃至１３のいずれか一項に記載の相補信号生成回路を備えた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は相補信号生成回路に関する。
【背景技術】
【０００２】
相補信号生成回路は１入力から位相が逆の２つの出力を生成する回路であり、トライステートバッファやフリップフロップなど、相補クロック信号により動作する回路の入力クロックを生成するために使用される。
【０００３】
図５に相補信号の適用例としてラッチ回路を示す。制御信号φ及び/φが相補信号であり、逆相動作する。以下では、信号のローレベルを”L”で、ハイレベルを”H”でそれぞれ表すことがある。
【０００４】
このラッチ回路は、制御信号φ＝”L”(制御信号/φ＝”H”)のときはインバータとして動作するが、制御信号φ＝”H”(制御信号/φ＝”L”)のときは入力INの情報を出力OUTに伝達せず、出力OUTのデータを保持する。このような回路では入力IN、出力OUTと制御信号φ、/φのタイミング関係が重要となる。すなわち、制御信号φ、/φが遷移するときには入力INは確定している必要があり（セットアップタイム）、また制御信号φ、/φが完全に遷移し終わるまでは入力信号INは保持しておく必要がある（ホールドタイム）。ここで制御信号φ、/φにスキュー差があると、セットアップタイム、ホールドタイムが増大するため、できるだけ制御信号φ、/φのスキュー差は小さいことが望ましい。スキューとは入力から出力までの伝達時間のことである。
【０００５】
特に、近年はシステムの高性能化のため高クロック周波数化が進められ、よりスキューの高精度化が求められている。例えばDDR(ダブルデータレート)型のSDRAM(クロック同期型ダイナミックランダムアクセスメモリ)ではデータ出力を外部クロックに同期させるためDLL(Delay-locked-loop)回路を用いている。
【０００６】
DLL回路は外部クロックを一定期間遅延させて出力する回路であり、DLL回路の相補の出力信号をラッチ回路の制御クロック信号として用い、該制御クロック信号に同期してラッチ回路のデータ出力を制御している。この場合、図５のラッチ回路は制御信号φ、/φがDLL回路より出力される相補信号となり、入力INが内部メモリセルより読み出されたデータ信号となる。
【０００７】
DLL回路は同期した相補信号を出力するが、DLL回路内部は入力信号を単相の信号として伝達し出力時に相補信号として出力するような手法がよく採用される。この制御信号φ、/φの生成に相補信号生成回路が採用される。このとき、相補信号の周波数は１GHz以上に達する。
【０００８】
図６に制御信号（以下では、相補クロック信号と呼ぶ）φ、/φの周波数fとスキューの関係を示す。周波数f＝１GHzでは相補クロック信号φ、/φの周期tCK(＝１/f)は１nsとなる。相補クロック信号φ、/φが遷移している時間tSKEWはデータを保持しておく必要があるため、データ信号を変更できるのはtVALIDで示した期間内となる。相補クロック信号φ、/φのH/L期間比が１:１であれば、期間tVALIDは(1/2)*tCK-tSKEW=500ps-tSKEW程度となる。ここで相補クロック信号φ、/φに50psのスキュー差があるとすると、期間tVALIDは450ps程度しかない。実際にはクロックにはジッタ（ゆらぎ）が生じるため、期間tVALIDはさらに短くなってしまう。このような状況下では時間tSKEWをできる限り小さく（数psオーダー）抑え込むことが必須となってきている。
【０００９】
これまで、相補信号生成回路は容量素子を用いてスキューを合わせる方法と、トランスファゲートを用いてスキューを合わせる方法が一般的であった。容量素子を用いてスキュー合わせをする従来例としては特許文献１がある。
【００１０】
【特許文献１】特開平１１−２６５９３号公報
【特許文献２】特開平１１−１５０４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図７及び図８を用いて容量素子を用いるこれまでの相補信号生成回路の動作と問題点を説明する。図８は図７の回路のタイミングチャートの模式図である。
【００１２】
図８において、入力信号INが”L”から”H”に遷移するとインバータ１０１の出力信号IN_Bが”H”から”L”に遷移する。このインバータ出力信号IN_Bを２つの伝達経路に分離し、一方はインバータ１０２の出力PRE_BT→インバータ１０３の出力PRE_B→インバータ１０４の出力OUT_Tという経路で伝送して入力INと同位相の出力信号OUT_Tを生成する。これに対して、他方の伝達経路ではインバータ１０５の出力PRE_T→インバータ１０６の出力OUT_Bというように伝送して入力INと１８０度位相が反転した出力OUT_Bを出力する。１０７、１０８はそれぞれ負荷容量素子を示す。
【００１３】
スキューは通常、振幅の１／２の点の伝播時間と信号の遷移時間tT(10-90%遷移する時間)で規定されることが多く、本明細書でもこの２点を前提として説明を行なう。
【００１４】
図８において、入力INが”H”へ遷移する場合の入力INに対する出力OUT_T/OUT_Bの遅延時間をt1_t/t1_bとし、入力INが”L”に遷移する場合の入力INに対するOUT_T/OUT_Bの遅延時間をt2_t/t2_bとする。また入力INが”H”へ遷移する場合のOUT_T/OUT_Bの遷移時間tTをtRt/tFbとし、入力INが”L”へ遷移する場合のOUT_T/OUT_Bの遷移時間tTをtFt/tRbとすると、理想的な状態は、以下の式（１）、（２）が成り立つ状態である。
【００１５】
t1_t=t1_b=t2_t=t2_b                                    （１）
【００１６】
tRt=tFb=tFt=tRb                                        （２）
【００１７】
今、図７においてインバータ１０２、１０３、１０４、１０５、１０６のゲート幅のサイズをそれぞれl、m、n、x、yとする。単位ゲート幅あたりのインバータのゲート容量をCとすると、各インバータのゲート容量はゲート幅サイズに比例するので、それぞれl*C、m*C、n*C、x*C、y*Cと表すことができる。同様に単位ゲート幅あたりのインバータのON（オン）抵抗をRtとすると、インバータのON抵抗はゲート幅サイズに反比例するのでそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/yと表せる。また負荷容量素子１０７、１０８の合成容量をC’=z*Cとする。このとき、IN_B〜OUT_Tの経路の伝播時間T_tは、以下の式（３）で表される。
【００１８】
T_t=tTR+(Rt/l)m*C+tTR+(Rt/m)n*C+tTR
=3tTR+Rt*C(m/l+n/m)                                （３）
【００１９】
ここで、tTRはインバータのゲートが”H”になってからチャネルが形成されるまでの時間である。時間tTRはインバータにおけるトランジスタのチャネル長に依存し、チャネル幅に依存しないため、チャネル長が等しいインバータ１０２、１０３、１０４、１０５、１０６で同じ値となる。
【００２０】
一方、IN_B〜OUT_Bの経路の伝播時間T_bは、以下の式（４）で表される。
【００２１】
T_b=tTR+Rt/x(y*C+C’)+tTR
= ２tTR+ Rt*C(y/x+z/x)                              （４）
【００２２】
相補信号生成回路は、IN_B〜OUT_Tの経路とIN_B〜OUT_Bの経路の伝播時間の差Tが、以下の式（５）で表される。
【００２３】
T = T_t-T_b = tTR - Rt*C(y/x+z/x-m/l-n/m)              （５）
【００２４】
ここで、２経路の伝播時間差が0、すなわちT=0とすると、以下の式（６）が導かれる。
【００２５】
tTR=Rt*C(y/x-m/l-n/m)+Rt*C*z/x                        （６）
【００２６】
この式（６）が成り立つようにゲート幅サイズl、m、n、x、y、zの値を決めるとスキュー差ゼロのOUT_T/OUT_Bを生成できる。ゲート幅サイズl、m、n、x、y、zは設計により決めたサイズをレイアウトし製造するものであるため、一度値を決めてしまうと変更ができない。インバータのON抵抗Rt、容量Cは製造プロセス、設計ルールで決まってしまう固定値である。実際の設計においては配線の寄生抵抗/容量なども取り込んだシミュレーションによってインバータのゲート幅サイズl、m、n、x、y、zの値を決定する。しかし、シミュレーションはある程度の仮定を含んだ近似モデルであり、このモデルが実際の製品とずれていると、式（６）の関係を満足させることができなくなり、インバータ１０１の出力IN_BからOUT_T/OUT_Bの二つの経路のスキュー差が生じる。
【００２７】
このようなばらつきを補正するために、サイズの違う複数の負荷容量素子(例えば容量z*C、z’*C、z”*C)を用意しておき、これを付け替えることで製造後に特性の最適化を行うということが頻繁に行われている。すなわち、式（６）のRt*C*z/x項を調整して最適化するということになる。ここでON抵抗Rtは数kΩ、容量Cは数10fFオーダーである。これらは製造上の制約から決まってしまうため、設計した後には小さくすることができない。またチップ面積の増加抑制、消費電流の削減といった観点から回路はできる限り小さく作成され、ゲート幅サイズxはあまり大きくできないためz/xは１に近い値しかとることができず、実際の設計ではRt*C*z/xは数10psのオーダーになってしまう。
【００２８】
この回路で数psの調整を行う場合、用意する負荷容量素子のゲート幅サイズz、z’、z”の間の差を小さくしておき、サイズｚの負荷容量素子を外してサイズz’の負荷容量素子を付ける、或いは、サイズz”の負荷容量素子を付けるという調整しか行うことができず、N個の調整用負荷容量素子を準備すれば、調整の組み合わせはN通りとなる。
【００２９】
図７は負荷容量素子としてNMOS容量素子とPMOS容量素子を付加しているが、微調整を行えるようにするため、NMOS容量素子のみ、または、PMOS容量素子のみ付加する例もある。しかし、MOS容量素子はゲート−ソース電圧Vgsがトランジスタの閾値電圧に近くなるにつれてチャネルが形成されなくなって容量素子としては機能しなくなるため、付加する節点の電位により遅延量が異なってしまうという欠点がある。
【００３０】
この欠点を改善するためには内部のインバータのPN比を変更することが必要となり、これが回路内部の信号波形に歪みをもたらし、製造範囲全体にわたっての特性の最適化が困難になったり、製造範囲内でトランジスタの特性が変化したときの回路の特性のばらつきが大きくなったりする原因となってしまう。
【００３１】
このような容量素子を使う欠点を回避する技術としてトランスファゲートを用いる方法がある。この技術を用いた例は特許文献２に記載されている。
【００３２】
図９に一般的なトランスファゲートを用いる方法の例を示す。トランスファゲートとは伝播節点に常時オンするトランジスタのソース/ドレインを接続する方法で、トランジスタのON抵抗を遅延素子として用いるものがある。この場合、接続されるトランジスタ１０９のゲート電位は、常時オンとなるように、NMOSトランジスタの場合は電源電位、PMOSトランジスタの場合は接地電位VSSに固定されているが、ソースに信号線が接続されているため、信号の電位により遅延量に差がでることになる。即ち、NMOSトランジスタの場合は信号線の電位が高い場合はゲート−ソース電圧Vgs小となって抵抗大、PMOSトランジスタの場合は信号線の電位が低い場合にゲート−ソース電圧Vgs小となって抵抗大となる。
【００３３】
上記のような点を考慮して、特性改善のためにPMOS/NMOSのトランジスタを対で用いる形が一般的である。但し、この場合も信号線の電位は中間電位の場合が最も抵抗が低く、電源電位/VSS電位のどちらかに近づくにつれて抵抗値が高くなる（すなわち信号の遷移時間tTが悪い）傾向がある。しかもこの傾向はトランジスタの特性により左右されるため、トランジスタの閾値電圧Vtの変動に対して弱いという欠点がある。しかもこの方法を用いた場合、製造後の最適化はサイズの異なるトランスファゲートを複数用意することになるが、この場合も微調整をする場合は用意したN個のトランスファゲートの付け替えを行う方法しかなく、その組み合わせはN通りしかない。
【００３４】
以上の説明で明らかなように、これまでの容量素子のみによるスキュー調整方法では、微調整ができないという問題点がある。
【００３５】
そこで、本発明の課題は、容量素子のみによるこれまでのスキュー調整方法よりもスキューの微調整を可能にした相補信号生成回路を提供することにある。
【課題を解決するための手段】
【００３６】
本発明の態様によれば、複数のインバータを含む第１の伝達経路と、第１の抵抗素子を備える遅延素子と少なくとも１つのインバータとを含む第２の伝達経路とを有し、共通の入力ノードに供給される信号に基づいて、前記第１の伝達経路と前記第２の伝達経路とが互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路が提供される。
【００３７】
上記相補信号生成回路は、以下のような態様を取り得る。
【００３８】
前記第１の伝達経路が有するインバータの数が、前記第２の伝達経路が有するインバータの数よりも多いこと。
【００３９】
前記第１の抵抗素子の抵抗値が、前記インバータを構成するトランジスタの単位ゲート幅あたりのON抵抗よりも小さいこと。
【００４０】
前記第１の抵抗素子の抵抗値が、１Ω〜１０００Ωであること。
【００４１】
前記第１の抵抗素子が拡散層抵抗又は金属抵抗であること。
【００４２】
前記第１の伝達経路における信号の入力から出力までの伝達時間と、前記第２の伝達経路における信号の入力から出力までの伝達時間との差が、１〜１０psの範囲であること。
【００４３】
前記第１の伝達経路が第２の抵抗素子を有すること。
【００４４】
前記第２の抵抗素子の抵抗値が、単位ゲート幅あたりの前記インバータのON抵抗よりも小さいこと。
【００４５】
前記第２の抵抗素子の抵抗値が、１Ω〜１０００Ωであること。
【００４６】
前記第１の伝達経路が第１、第２及び第３のインバータと前記第２の抵抗素子及び第３の抵抗素子とを有し、前記第２の伝達経路が第４及び第５のインバータと前記第１の抵抗素子とを有し、前記第１のインバータの出力と前記第２のインバータの入力との間に前記第２の抵抗素子が配置され、前記第２のインバータの出力と前記第３のインバータの入力との間に前記第３の抵抗素子が配置され、前記第４のインバータの出力と前記第５のインバータの入力との間に前記第１の抵抗素子が配置されること。
【００４７】
前記第２及び第３の抵抗素子の製造時の抵抗値のばらつきの絶対値が、１００〜２００Ωであること。
【００４８】
前記遅延素子が、容量素子を有すること。
【００４９】
前記容量素子を、前記第１の伝達経路におけるインバータと同じPN比を持つインバータで実現すること。
【００５０】
本発明の他の態様によれば、上記のいずれかに記載の相補信号生成回路を備えた半導体集積回路が提供される。
【発明の効果】
【００５１】
本発明によれば、第１の伝達経路と第２の伝達経路のうち、インバータによる遅延段数の少ない経路に、容量素子とともに抵抗素子を配置することで、相補信号間のスキューの微調整が可能となる。
【００５２】
本発明によればまた、配置する抵抗素子の抵抗値を所定の範囲とすることで、効果的にスキューが低減可能となる。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明の実施形態を幾つかの実施例に基づいて説明する。
【００５４】
［第一の実施例］
図１に本発明による相補信号生成回路の第一の実施例を示す。第一の実施例による相補信号生成回路は、一つの入力端子INと２つの出力端子OUT_T/OUT_Bより構成される。入力端子INから一方の出力端子OUT_Tに到る信号伝達経路は偶数段のインバータ９０１、９０４、９０５、９０６により構成され、入力端子INから他方の出力端子OUT_Bに到る信号伝達経路は奇数段のインバータ９０１、９０７、９０８により構成されている。
【００５５】
第一の実施例では入力端子IN−出力端子OUT_T間を４段のインバータ、入力端子IN−出力端子OUT_B間を３段のインバータでそれぞれ構成し、両方の信号伝達経路の一段目のインバータ９０１を共有させているが、２つの信号伝達経路のインバータ段数が偶数段と奇数段の構成になっていればよく、また一段目のインバータが非共有であっても構わない。また入力端子IN−出力端子OUT_B間の信号伝達経路においてインバータ９０８のアノード側から分岐しているインバータ９０２は偶数段のインバータの信号伝達経路と奇数段のインバータの信号伝達経路のスキューを調整するための容量素子である。この容量素子は図７で説明したようなPMOS容量素子やNMOS容量素子を用いてもよいが、節点PRE_Tの”H”遷移と”L”遷移の遷移時間tTが等しくなるように他方の信号伝達経路上のインバータ素子と同じPN比のインバータ素子で作ったほうがより特性が良い。このため、図１ではインバータ素子化した形で図示している。図１は２つの信号伝達経路がそれぞれ４段/３段のインバータ構成になっているので、伝送の速い３段側の信号伝達経路を遅らせるように構成している。仮に、IN−OUT_T間/IN−OUT_B間をそれぞれ４段/５段のインバータ構成とした場合、伝送が早いのは４段側となるのでこの容量素子（インバータ）９０２はIN−OUT_T側の経路に付加されることになる。
【００５６】
本実施例では、容量素子９０２を接続配置した経路に更に、抵抗素子９０３を接続配置している。抵抗素子９０３は拡散層抵抗あるいは金属抵抗にて作成される抵抗素子を用いる。
【００５７】
（第一の実施例の製法（プロセス等）又は動作（回路等）の説明）
第一の実施例による相補信号生成回路の基本的な回路動作は背景技術で説明したものと同じである。
【００５８】
（第一の実施例の効果）
図１を参照して、抵抗素子９０３を用いてスキューを合わせることでスキューの微調整ができることを説明する。図７での説明と同様に、図１においてインバータ９０４、９０５、９０６、９０７、９０８、９０２のゲート幅のサイズをl、m、n、x、y、zとする。単位ゲート幅あたりのインバータのゲート容量をCとすると、各インバータのゲート容量はゲート幅サイズに比例するので、それぞれl*C、m*C、n*C、x*C、y*C、z*Cと表すことができる。同様に、単位ゲート幅あたりのインバータのON抵抗をRtとすると、インバータのON抵抗はゲート幅サイズに反比例するのでそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/y、Rt/zと表せる。また抵抗素子の単位抵抗をRmとし、抵抗素子９０３の抵抗値をr*Rmとする。抵抗素子９０３は拡散層抵抗または金属抵抗を用いて作成するため、トランジスタの閾値変動によって抵抗値が変わることがなく、また信号の電位によって抵抗値が変わることもないため遷移時間tTに歪みを生じさせることもない。
【００５９】
これにより、出力IN_B−出力端子OUT_Tの信号伝達経路の伝播時間T_tは、以下の式（７）で表される。
【００６０】
T_t = tTR+(Rt/l)m・C+tTR+(Rt/m)n*C+tTR
= ３tTR+Rt*C(m/l+n/m)                                （７）
【００６１】
一方、出力IN_B−出力端子OUT_Bの信号伝達経路の伝播時間T_bは、以下の式（８）で表される。
【００６２】
T_b = tTR+(Rt/x+r*Rm)(y*C+z*C)+tTR
= ２tTR+Rm*C(r*y+r*z)+Rt*C(y/x+z/x)              （８）
【００６３】
相補信号生成回路は、IN_B−OUT_Tの経路とIN_B−OUT_Bの経路の伝播時間の差Tが以下の式（９）で表される。
【００６４】
T = T_t-T_b = tTR - {Rm*C(r*y+r*z)+Rt*C(y/x+z/x-m/l-n/m)}式  （９）
【００６５】
ここで、２つの経路の伝播時間差が0、すなわちT=0とすると、以下の式（１０）が導かれる。
【００６６】
tTR= Rt*C(y/x+z/x-m/l-n/m)+Rm*C(r*y+r*z)            （１０）
【００６７】
このとき、式（１０）の右辺第１項は製造プロセスと初期設計で決まる固定値であり、右辺第２項が製造後に調整し得る変数項となる。
【００６８】
ここで、トランジスタのON抵抗Rtは数kΩオーダーであったのに対し、本実施例で用いられる抵抗素子９０３はシート抵抗のみが製造プロセスで決まり、抵抗値は長さと幅により自由に決定できるため１〜１０００Ω、好ましくは、１０〜１０００Ωというように、トランジスタのON抵抗Rtよりも小さい値を作成することができる。
【００６９】
よって、式（１０）の右辺第２項は数１００fs〜数１０psといった細かい値を実現することができる。しかも数Ω〜数１００Ωの抵抗をN個用意しておけば、その組み合わせは２のN乗通りと従来の容量調整タイプに比べて比較にならないほど多様な調整幅を実現することができる。ただし、現実には抵抗素子にも製造上の特性ばらつきが存在する。単位抵抗RmがΔRmだけばらつくとすると、本実施例の抵抗素子を用いて合わせ込む回路ではスキューがΔRm*C(r*y+r*z)だけずれることになる。但し、単位抵抗Rm自体が数ps〜数１０psを作成する抵抗のため、ΔRm(＜Rm)のばらつきによるスキューずれも１〜１０ps程度の範囲に収めることができる。
【００７０】
以上のように、本発明の第一の実施例による相補信号生成回路は、遅延段数の少ない方の信号伝達経路に抵抗素子＋容量素子を配置することで、取り出した相補信号間のスキューを微調整することができる。
【００７１】
［第二の実施例］
図２に本発明の第二の実施例である相補信号生成回路を示す。４０３、４０４、４０５は本実施例で用いる抵抗素子である。本実施例では出力IN_Bから出力端子OUT_T/OUT_Bに至る２つの経路にそれぞれ抵抗素子を配置している。抵抗素子には製造上の特性ばらつきが存在するので、２つの経路に抵抗素子を配置することにより特性ばらつきによるスキューばらつきを第一の実施例より低減することができる。上記の抵抗素子４０３−４０５以外の構成、動作は第一の実施例と同様である。
【００７２】
（第二の実施例の効果）
第二の実施例では、出力端子OUT_B側だけでなく、出力IN_Bから出力端子OUT_T側の経路にも抵抗素子を用いることによって特性が改善するのでこの効果について説明する。
【００７３】
本回路の効果の説明を図２及び図４を用いて説明する。今、図２において、抵抗素子４０４、４０５、４０３の抵抗値をp*Rm、q*Rm、r*Rmとし、インバータ９０４、９０５、９０６、９０７、９０８、９０２のゲート幅のサイズをl、m、n、x、y、zとする。このとき各インバータのゲート容量はこれまでの説明同様、l*C、m*C、n*C、x*C、y*C、z*Cと表すことができる。また、インバータのON抵抗はそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/y、Rt/zと表せる。出力IN_B−出力端子OUT_Tの経路の伝播時間T_tは、以下の式（１１）で表される。
【００７４】
T_t = tTR+(Rt/l+p*Rm)m*C+tTR+(Rt/m+q*Rm)n*C+tTR
= ３tTR+Rm*C(p*m+q*n)+Rt*C(m/l+n/m)              （１１）
【００７５】
一方、出力IN_B−出力端子OUT_Bの経路の伝播時間T_bは以下の式（１２）で表すことができる。
【００７６】
T_b = tTR+(Rt/x+r*Rm)(y*C+z*C)+tTR
= ２tTR+Rm*C(r*y+r*z)+Rt*C(y/x+z/x)              （１２）
【００７７】
相補信号生成回路は、出力IN_B−出力端子OUT_Tの経路と出力IN_B−出力端子OUT_Bの経路の伝播時間の差Tが、以下の式（１３）で表される。
【００７８】
T = T_t-T_b = tTR - {Rm*C(r*y+r*z-p*m-q*n)+Rt*C(y/x+z/x-m/l-n/m)}                                                        （１３）
【００７９】
ここで、２つの経路の伝播時間差が0、すなわちT=0とすると、以下の式（１４）が導かれる。
【００８０】
tTR = Rm*C(r*y+r*z-p*m-q*n)+Rt*C(y/x+z/x-m/l-n/m)  （１４）
【００８１】
式（１４）において、
k = r*y+r*z-p*m-q*n                                    （１５）
h = y/x+z/x-m/l-n/m                                    （１６）
とおくと、式（１４）は、以下の式（１７）に置換される。
【００８２】
tTR = k*C*Rm+h*C*Rt                                    （１７）
【００８３】
ここで、k＞０でなくてはならない。なぜなら、k=0では、式（１７）は単位抵抗Rmの項がなくなり、抵抗素子を使用する意味がないからである。また、k＜０としてしまうと式（１７）からh*C*Rt＞tTRとなり、容量素子による遅延量を大きくしてしまうことになる。これは全体的なスピードのロスとなる。
【００８４】
図３に示すように、式（１７）はf=tTRという直線とf= k*C*R+h*C*Rtの交点がR=Rmになるということを示している。式（１７）を式（１１）または式（１２）に代入することにより、伝播時間に関する次の式（１８）が導かれる。
【００８５】
Td = T_t = T_b
= Rm*C(2r*y+2r*z-p*m-q*n)+Rt*C(2y/x+2z/x-m/l-n/m)    （１８）
【００８６】
実際の単位抵抗Rmは製造上のばらつきをなくすことができないため、一定値ではなくRmを中心とした分布となる。この単位抵抗Rmのばらつきは相補信号生成回路上の２つの経路の伝播時間に差を生じさせることになる。今、単位抵抗RmがRmを中心として±ΔRmにばらつくと考えると、式（１３）より、以下の式（１９）で表される伝播時間差±ΔTが生じる。
【００８７】
±ΔT = ±ΔRm*C(r*y+r*z-p*m-q*n) = ±ΔRm*Ck          （１９）
【００８８】
第二の実施例では出力IN_Bから出力端子OUT_T及びOUT_Bに至る２つの経路の両方に抵抗素子４０４と４０５及び抵抗素子４０３を入れており、出力IN_Bから出力端子OUT_Bの経路にのみ抵抗素子を入れる第一の実施例の場合(p=q=0)に比べて、ΔRm*C(p*m+q*n)だけ伝播時間のばらつきを小さくすることができ、さらに高精度なスキュー合わせが可能となる。
【００８９】
ΔRmのとりうる範囲は抵抗素子として採用する材質にもよるが、設定値に対して概ね10〜20%である。ここで、トランジスタのON抵抗Rtは数kΩオーダーであったのに対し、本実施例で用いられる抵抗素子４０４、４０５はシート抵抗のみが製造プロセスで決まり、抵抗値は長さと幅により自由に決定できるため１〜１０００Ω、好ましくは、１０〜１０００Ωというように、トランジスタのON抵抗Rtよりも小さい値を作成することができる。図２の抵抗素子４０４、４０５の抵抗値を１０００Ω以下にするとp*ΔRm、q*ΔRmの大きさは100Ω〜200Ω以下の抵抗となる。容量Cが数１０fFオーダーであるからΔRm*C(p*m+q*n)は数psのオーダーとなり、抵抗素子の製造ばらつきのほとんどを打ち消すことができる。
【００９０】
以上のように、本発明の第二の実施例による相補信号生成回路は、遅延段数の少ない方の信号伝達経路だけでなく、遅延段数の多い信号伝達経路にも抵抗素子を配置することで、抵抗素子の抵抗値のばらつきを緩和し、より精度良くスキューの微調整を行なうことができる。
【００９１】
以上、本発明を、２つの実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。例えば、本発明の権利範囲は相補信号生成回路にとどまらず、これを備えた半導体集積回路にも及ぶ。
【図面の簡単な説明】
【００９２】
【図１】図１は、本発明による相補信号生成回路の第一の実施例を示す図である。
【図２】図２は、本発明の第二の実施例による相補信号生成回路を示す図である。
【図３】図３は、図２の相補信号生成回路に設けられた抵抗素子の抵抗値Rと信号伝達経路の信号伝播時間Tdとの関係を説明するための図である。
【図４】図４は、図２の相補信号生成回路の動作を説明するためのタイミングチャート図である。
【図５】図５は、相補信号の適用例としてラッチ回路の一例を示す図である。
【図６】図６は、図５に示されたラッチ回路の制御信号φ、/φの周波数とスキューの関係を示す図である。
【図７】図７は、スキュー合わせに容量素子を用いるこれまでの相補信号生成回路の例を示す図である。
【図８】図８は、図７の相補信号生成回路の動作を説明するためのタイミングチャート図である。
【図９】図９は、スキュー合わせにトランスファゲートを用いる方法の例を説明するための回路図である。
【符号の説明】
【００９３】
１０１〜１０６、９０１、９０４〜９０８    インバータ
４０３〜４０５、９０３    抵抗素子
９０２    負荷容量素子
【図１】
2009278555.tif 000003
【図２】
2009278555.tif 000004
【図３】
2009278555.tif 000005
【図４】
2009278555.tif 000006
【図５】
2009278555.tif 000007
【図６】
2009278555.tif 000008
【図７】
2009278555.tif 000009
【図８】
2009278555.tif 000010
【図９】
2009278555.tif 000011
【手続補正書】
【提出日】平成21年5月20日(2009.5.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号が入力され、第１の数Ｎ（但し、Ｎ＞２）のインバータを含む第１の伝達経路と、
前記入力信号が入力され、第２の数（Ｎ−１）のインバータを含む第２の伝達経路と、を含み、
第１の抵抗素子と容量素子とで構成された遅延回路が、前記第１の伝達経路内のいずれか一つのインバータに対応するように、前記第２の伝達経路内の二つのインバータの間に直列に配置され、
前記容量素子は、前記いずれか一つのインバータと同じ入力容量比を持つ容量性のインバータで構成され、
前記第１の伝達経路と前記第２の伝達経路のそれぞれの出力信号が、互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路。
【請求項２】
前記遅延回路は、前記第１の抵抗素子の一端が前段のインバータの出力に接続され、前記第１の抵抗素子の他端が前記容量性のインバータのゲートに接続され、前記容量性のインバータの出力はオープンである、ことを特徴とする請求項１に記載の相補信号生成回路。
【請求項３】
前記容量性のインバータは、PMOSトランジスタとNMOSトランジスタで構成され、
前記PMOSトランジスタのソースに第１の電源、ドレインに前記NMOSトランジスタのドレインがそれぞれ接続され、
前記NMOSトランジスタのソースに第２の電源、ドレインに前記PMOSトランジスタのドレインがそれぞれ接続され、
前記PMOSとNMOSトランジスタのそれぞれのゲートは、互いに接続され、
前記容量性のインバータの出力はオープンである、ことを特徴とする請求項１に記載の相補信号生成回路。
【請求項４】
前記第１の抵抗素子の抵抗値が、前記インバータを構成するトランジスタの単位ゲート幅あたりのON抵抗よりも小さいことを特徴とする請求項１乃至３のいずれか一項に記載の相補信号生成回路。
【請求項５】
前記第１の抵抗素子の抵抗値が、１Ω〜１０００Ωであることを特徴とする請求項１乃至４のいずれか一項に記載の相補信号生成回路。
【請求項６】
前記第１の抵抗素子が拡散層抵抗又は金属抵抗であることを特徴とする請求項１乃至５のいずれか一項に記載の相補信号生成回路。
【請求項７】
前記第１の伝達経路における信号の入力から出力までの伝達時間と、前記第２の伝達経路における信号の入力から出力までの伝達時間との差が、１〜１０psの範囲であることを特徴とする請求項１乃至６のいずれか一項に記載の相補信号生成回路。
【請求項８】
前記いずれか一つのインバータの入力と出力には、それぞれ第２の抵抗素子が接続される、ことを特徴とする請求項２に記載の相補信号生成回路。
【請求項９】
前記第２の抵抗素子の抵抗値が、前記インバータを構成するトランジスタの単位ゲート幅あたりのON抵抗よりも小さいことを特徴とする請求項８に記載の相補信号生成回路。
【請求項１０】
前記第２の抵抗素子の抵抗値が、１Ω〜１０００Ωであることを特徴とする請求項９に記載の相補信号生成回路。
【請求項１１】
前記第１の伝達経路が第１、第２及び第３のインバータと、複数の前記第２の抵抗素子とを含み、
前記第２の伝達経路が第４及び第５のインバータと前記第１の抵抗素子と前記容量性のインバータとを含み、
前記第１のインバータの出力と前記第２のインバータの入力との間に前記複数の第２の抵抗素子の一つが配置され、
前記第２のインバータの出力と前記第３のインバータの入力との間に前記複数の第２の抵抗素子の他の一つが配置され、
前記第４のインバータの出力と前記第５のインバータの入力との間に前記第１の抵抗素子と前記容量性のインバータが配置されることを特徴とする請求項８乃至１０のいずれか一項に記載の相補信号生成回路。
【請求項１２】
前記第２の抵抗素子の製造時の抵抗値のばらつきが、前記第２の抵抗素子の設定値の１０〜２０％であることを特徴とする請求項１０又は１１に記載の相補信号生成回路。
【請求項１３】
前記相補信号生成回路が、ＤＬＬ（Delay-locked-loop）回路内の相補信号を生成する、ことを特徴とする請求項１に記載の相補信号生成回路。
【請求項１４】
入力信号が入力され、複数段数の複数のインバータで構成された第１の伝達経路と、
前記入力信号が入力され、前記複数段数より１段少ない段数の複数のインバータで構成され、いずれか二つのインバータの間を接続する第１の抵抗素子と容量素子とで構成された遅延回路を含む第２の伝達経路とを含み、
前記遅延回路は、前記第１の伝達経路内の所定段数目のインバータに対応するように、前記第２の伝達経路内の前記所定段数目のインバータとその前段のインバータとの間に配置され、
前記容量素子は、前記第１の伝達経路内の前記所定段数目のインバータと同じ入力容量比を持つ容量性のインバータで構成され、
前記第１の伝達経路と前記第２の伝達経路のそれぞれの出力信号が、互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路。
【請求項１５】
前記遅延回路は、前記第１の抵抗素子の一端が前段のインバータの出力に接続され、前記第１の抵抗素子の他端が前記容量性のインバータのゲートに接続され、前記容量性のインバータの出力はオープンである、ことを特徴とする請求項１４に記載の相補信号生成回路。
【請求項１６】
前記容量性のインバータは、PMOSトランジスタとNMOSトランジスタで構成され、
前記PMOSトランジスタのソースに第１の電源、ドレインに前記NMOSトランジスタのドレインがそれぞれ接続され、
前記NMOSトランジスタのソースに第２の電源、ドレインに前記PMOSトランジスタのドレインがそれぞれ接続され、
前記PMOSとNMOSトランジスタのそれぞれのゲートは、互いに接続される、ことを特徴とする請求項１４又は１５に記載の相補信号生成回路。
【請求項１７】
データ出力を外部クロックに同期させるＤＬＬ(Delay-locked-loop)回路と、
前記ＤＬＬ回路の相補出力信号によって制御される前記データ出力のためのラッチ回路と、を含み、
前記ＤＬＬ回路は、
入力信号が入力され、第１の数Ｎ（但しＮ＞２）のインバータで構成された第１の伝達経路と、
前記入力信号が入力され、第２の数（Ｎ−１）のインバータで構成された第２の伝達経路と、を含み、
第１の抵抗素子と容量素子とで構成された遅延回路が、前記第１の伝達経路内のいずれか一つのインバータに対応するように、前記第２の伝達経路内の二つのインバータの間に直列に配置され、
前記容量素子は、前記いずれか一つのインバータと同じ入力容量比を持つ容量性インバータで構成され、
前記第１の伝達経路と前記第２の伝達経路のそれぞれの出力信号が、互いに論理レベルが相補の関係となる信号を生成する、
ことを特徴とする半導体集積回路。
【請求項１８】
前記遅延回路は、前記第１の抵抗素子の一端が前段のインバータの出力に接続され、前記第１の抵抗素子の他端が前記容量性のインバータのゲートに接続され、前記容量性のインバータの出力はオープンである、ことを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
前記容量性のインバータは、PMOSトランジスタとNMOSトランジスタで構成され、
前記PMOSトランジスタのソースに第１の電源、ドレインに前記NMOSトランジスタのドレインがそれぞれ接続され、
前記NMOSトランジスタのソースに第２の電源、ドレインに前記PMOSトランジスタのドレインがそれぞれ接続され、
前記PMOSとNMOSトランジスタのそれぞれのゲートは、互いに接続され、
前記容量性インバータの出力はオープンである、ことを特徴とする請求項１７に記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本発明の態様によれば、入力信号が入力され、第１の数Ｎ（但し、Ｎ＞２）のインバータを含む第１の伝達経路と、前記入力信号が入力され、第２の数（Ｎ−１）のインバータを含む第２の伝達経路と、を含み、第１の抵抗素子と容量素子とで構成された遅延回路が、前記第１の伝達経路内のいずれか一つのインバータに対応するように、前記第２の伝達経路内の二つのインバータの間に直列に配置され、前記容量素子は、前記いずれか一つのインバータと同じ入力容量比を持つ容量性のインバータで構成され、前記第１の伝達経路と前記第２の伝達経路のそれぞれの出力信号が、互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路が提供される。本発明の別の態様によれば、入力信号が入力され、複数段数の複数のインバータで構成された第１の伝達経路と、前記入力信号が入力され、前記複数段数より１段少ない段数の複数のインバータで構成され、いずれか二つのインバータの間を接続する第１の抵抗素子と容量素子とで構成された遅延回路を含む第２の伝達経路とを含み、前記遅延回路は、前記第１の伝達経路内の所定段数目のインバータに対応するように、前記第２の伝達経路内の前記所定段数目のインバータとその前段のインバータとの間に配置され、前記容量素子は、前記第１の伝達経路内の前記所定段数目のインバータと同じ入力容量比を持つ容量性のインバータで構成され、前記第１の伝達経路と前記第２の伝達経路のそれぞれの出力信号が、互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路が提供される。