(57)【要約】【課題】出力クロック信号の周波数を高精度で制御することができる位相ロックループ回路を提供する。【解決手段】制御電圧を保持する容量（１０４）と、リファレンスクロック信号に対するフィードバック信号の位相差を検出する位相検出器（１０１）と、前記検出された位相差に応じて、前記容量を電源電圧又は基準電位に接続する第１のスイッチ回路（ＳＷ１，ＳＷ２）と、前記容量の制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバック信号として前記位相検出器に出力する電圧制御発振器（１０５）と、前記リファレンスクロック信号のエッジから一定期間又は前記出力クロック信号若しくは前記出力クロック信号に応じた信号のエッジから一定期間前記容量を前記基準電位又は前記電源電圧に接続する第２のスイッチ回路（ＳＷ３）とを有する位相ロックループ回路が提供される。【選択図】図１
2009081557.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧を保持する容量と、
リファレンスクロック信号に対するフィードバック信号の位相差を検出する位相検出器と、
前記検出された位相差に応じて、前記容量を電源電圧又は基準電位に接続する第１のスイッチ回路と、
前記容量の制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバック信号として前記位相検出器に出力する電圧制御発振器と、
前記リファレンスクロック信号のエッジから一定期間又は前記出力クロック信号若しくは前記出力クロック信号に応じた信号のエッジから一定期間前記容量を前記基準電位又は前記電源電圧に接続する第２のスイッチ回路と
を有することを特徴とする位相ロックループ回路。
【請求項２】
さらに、前記出力クロック信号を遅延させた信号を前記フィードバック信号として前記位相検出器に出力する遅延回路を有し、
前記第１のスイッチ回路は、前記フィードバック信号が前記リファレンスクロック信号に対して遅れているときには前記容量を前記電源電圧に接続し、前記フィードバック信号が前記リファレンスクロック信号に対して進んでいるときには前記容量を前記基準電位に接続し、
前記電圧制御発振器は、前記容量の制御電圧が上昇すると前記発振周波数を高くし、前記容量の制御電圧が低下すると前記発振周波数を低くし、
前記第２のスイッチ回路は、前記リファレンスクロック信号のエッジから一定時間だけ前記容量を前記基準電位に接続することを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
さらに、前記出力クロック信号を分周する分周器を有し、
前記位相検出器は、前記分周器及び前記遅延回路を介して前記電圧制御発振器の出力信号を前記フィードバック信号として入力することを特徴とする請求項２記載の位相ロックループ回路。
【請求項４】
前記位相検出器は、前記出力クロック信号を前記フィードバック信号として入力し、
前記第１のスイッチ回路は、前記フィードバック信号が前記リファレンスクロック信号に対して遅れているときには前記容量を前記電源電圧に接続し、前記フィードバック信号が前記リファレンスクロック信号に対して進んでいるときには前記容量を前記基準電位に接続し、
前記電圧制御発振器は、前記容量の制御電圧が上昇すると前記発振周波数を高くし、前記容量の制御電圧が低下すると前記発振周波数を低くし、
前記第２のスイッチ回路は、前記出力クロック信号のエッジから一定時間だけ前記容量を前記電源電圧に接続することを特徴とする請求項１記載の位相ロックループ回路。
【請求項５】
さらに、前記出力クロック信号を分周する分周器を有し、
前記位相検出器は、前記分周器を介して前記電圧制御発振器の出力信号を前記フィードバック信号として入力し、
前記第２のスイッチ回路は、前記分周器により分周された出力クロック信号のエッジから一定時間だけ前記容量を前記電源電圧に接続することを特徴とする請求項４記載の位相ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ロックループ回路に関する。
【背景技術】
【０００２】
図１３は、位相ロックループ（ＰＬＬ）回路の構成例を示す図である。位相検出器１０１は、リファレンス入力端子ＲＣＫにリファレンスクロック信号ＲＦＣＫを入力し、フィードバック入力端子ＦＢに出力クロック信号ＯＣＫを入力し、アップ出力端子ＵＰからスイッチＳＷ１の制御信号を出力し、ダウン出力端子ＤＯＷＮからスイッチＳＷ２の制御信号を出力する。電流源１０２及びスイッチＳＷ１の直列接続回路は、正の電源電圧及び電圧制御発振器（ＶＣＯ）１０５の入力端子ＩＮ間に接続される。スイッチＳＷ２及び電流源１０３の直列接続回路は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位（グランド電位）間に接続される。容量１０４は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位間に接続される。ＶＣＯ１０５は、出力端子ＯＵＴから出力クロック信号ＯＣＫを出力する。
【０００３】
図１４（Ａ）及び（Ｂ）は、図１３のＰＬＬ回路の動作例を示すタイミングチャートである。スイッチＳＷ１は、アップ出力端子ＵＰがハイレベルになるとオンし、アップ出力端子ＵＰがローレベルになるとオフする。スイッチＳＷ２は、ダウン出力端子ＤＯＷＮがハイレベルになるとオンし、ダウン出力端子ＤＯＷＮがローレベルになるとオフする。
【０００４】
図１４（Ａ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差φ１進んでいる場合を示す。位相検出器１０１は、出力クロック信号ＯＣＫの立ち上がりエッジからリファレンスクロック信号ＲＦＣＫの立ち上がりエッジまでの間、ダウン出力端子ＤＯＷＮからハイレベルの制御信号を出力する。その制御信号がハイレベルになるとスイッチＳＷ２はオンし、容量１０４は基準電位に接続され、容量１０４の電圧Ｖｃｎｔｌは電圧Ｖ１低下する。ＶＣＯ１０５は、電圧Ｖｃｎｔｌが低下すると、出力クロック信号ＯＣＫの発振周波数が低くなるように制御する。その結果、位相差φ１が小さくなり、やがて位相差φ１が０になり、出力クロック信号ＯＣＫはリファレンスクロック信号ＲＦＣＫと同じ周波数になる。
【０００５】
図１４（Ｂ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差φ１遅れている場合を示す。位相検出器１０１は、リファレンスクロック信号ＲＦＣＫの立ち上がりエッジから出力クロック信号ＯＣＫの立ち上がりエッジまでの間、アップ出力端子ＵＰからハイレベルの制御信号を出力する。その制御信号がハイレベルになるとスイッチＳＷ１はオンし、容量１０４は電源電圧に接続され、容量１０４の電圧Ｖｃｎｔｌは電圧Ｖ１上昇する。ＶＣＯ１０５は、電圧Ｖｃｎｔｌが上昇すると、出力クロック信号ＯＣＫの発振周波数が高くなるように制御する。その結果、位相差φ１が小さくなり、やがて位相差φ１が０になり、出力クロック信号ＯＣＫはリファレンスクロック信号ＲＦＣＫと同じ周波数になる。
【０００６】
図１５は、図１３のＰＬＬ回路の位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。位相差φは、リファレンスクロック信号ＲＦＣＫに対する出力クロック信号ＯＣＫの位相差である。電圧変動量ΔＶｃｎｔｌは、電圧Ｖｃｎｔｌの変動量である。図１４（Ａ）及び（Ｂ）に示すように、位相差φが小さくなるほど、ダウン出力端子ＤＯＷＮ及びアップ出力端子ＵＰのパルス幅が小さくなり、微小な位相差φのときの電圧変動量ΔＶｃｎｔｌを制御することができない。これは位相差φが０付近の時点で、スイッチＳＷ１とスイッチＳＷ２の切り替わり点があるため、アップ出力端子ＵＰ又はダウン出力端子ＤＯＷＮのパルス幅がある程度以下になったとき波形が潰れ、位相差φと電圧変動量ΔＶｃｎｔｌとの線形性が崩れるためである。
【０００７】
図１９は、図１３のＰＬＬ回路のより具体的な位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。位相差φが−φ１から＋φ１までの間の小さいときには、電圧変動量ΔＶｃｎｔｌが０になってしまう。以下、図１６（Ａ）〜（Ｃ）、図１７（Ａ）〜（Ｃ）及び図１８を参照しながら説明する。
【０００８】
図１６（Ａ）〜（Ｃ）、図１７（Ａ）〜（Ｃ）及び図１８は、図１３のＰＬＬ回路の動作例を示すタイミングチャートである。
【０００９】
図１６（Ａ）〜（Ｃ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が進んでいる場合を示す。図１６（Ａ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して大きい位相差φ３進んでおり、電圧変動量ΔＶｃｎｔｌが電圧−Ｖ３になる。図１６（Ｂ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して中位の位相差φ２進んでおり、電圧変動量ΔＶｃｎｔｌが電圧−Ｖ２になる。図１６（Ｃ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して小さい位相差φ１進んでおり、電圧変動量ΔＶｃｎｔｌが０になる。位相差−φ３及び−φ２のときには、ダウン出力端子ＤＯＷＮのパルス波形が崩れておらず、位相差φと電圧変動量ΔＶｃｎｔｌの線形性が保たれている。これに対し、位相差−φ１のときには、ダウン出力端子ＤＯＷＮのパルス波形が崩れ、電圧変動量ΔＶｃｎｔｌが０になってしまう。
【００１０】
図１７（Ａ）〜（Ｃ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が遅れている場合を示す。図１７（Ａ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して大きい位相差φ３遅れており、電圧変動量ΔＶｃｎｔｌが電圧Ｖ３になる。図１７（Ｂ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して中位の位相差φ２遅れており、電圧変動量ΔＶｃｎｔｌが電圧Ｖ２になる。図１７（Ｃ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して小さい位相差φ１遅れており、電圧変動量ΔＶｃｎｔｌが０になる。位相差φ３及びφ２のときには、アップ出力端子ＵＰのパルス波形が崩れておらず、位相差φと電圧変動量ΔＶｃｎｔｌの線形性が保たれている。これに対し、位相差φ１のときには、アップ出力端子ＵＰのパルス波形が崩れ、電圧変動量ΔＶｃｎｔｌが０になってしまう。
【００１１】
図１８は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差がない場合を示す。位相差φが０であるときには、電圧変動量ΔＶｃｎｔｌが０になる。
【００１２】
以上のように、位相差φが−φ１から＋φ１までの小さいときには、電圧変動量ΔＶｃｎｔｌが０になり、位相差φと電圧変動量ΔＶｃｎｔｌとの間の線形性が崩れてしまい、出力クロック信号ＯＣＫの周波数をリファレンスクロック信号ＲＦＣＫの周波数に高精度で一致させることができない。
【００１３】
また、下記の特許文献１には、入力する信号間の位相差を検出し該位相差に応じた信号を出力する位相比較部と、前記位相比較部が出力する信号を入力し直流電圧に変換する低域フィルタと、前記低域フィルタに縦続接続するとともに前記直流電圧により制御され所定の周波数の信号を発生し該信号を出力する電圧制御発振部と、前記電圧制御発振部の出力信号を分周するとともに前記位相比較部に帰還接続する分周器とからなるＰＬＬ回路において、前記位相比較部が出力する位相差に応じた信号に基づき遅延量制御信号を生成する遅延制御部と、前記分周器の出力信号を遅延制御部の制御により所定時間遅らせて位相比較部に帰還接続する遅延部とからなり、前記遅延制御部が入力した位相差信号に基づき遅延量制御信号を生成し、遅延部は該遅延量制御信号に基づき、分周器の出力を相応する時間遅らせて位相比較部に帰還接続することにより、該帰還信号を基準信号に位相同期させることを特徴とするＰＬＬ回路が記載されている。
【００１４】
また、下記の特許文献２には、電圧制御発振器の出力を分周して得られるフィードバック信号とリファレンスクロック信号とを位相比較器で位相比較し、この比較結果に応じて制御回路により前記電圧制御発振器を制御するＰＬＬ回路において、前記フィードバック信号及び前記リファレンスクロック信号の一方を入力信号とし、この入力信号を時間軸方向に変調して前記位相比較器に与える変調回路を設けたことを特徴とするＰＬＬ回路が記載されている。
【００１５】
【特許文献１】特開平６−２７６０８９号公報
【特許文献２】特開平１０−１６３８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、出力クロック信号の周波数を高精度で制御することができる位相ロックループ回路を提供することである。
【課題を解決するための手段】
【００１７】
本発明の位相ロックループ回路は、制御電圧を保持する容量と、リファレンスクロック信号に対するフィードバック信号の位相差を検出する位相検出器と、前記検出された位相差に応じて、前記容量を電源電圧又は基準電位に接続する第１のスイッチ回路と、前記容量の制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバック信号として前記位相検出器に出力する電圧制御発振器と、前記リファレンスクロック信号のエッジから一定期間又は前記出力クロック信号若しくは前記出力クロック信号に応じた信号のエッジから一定期間前記容量を前記基準電位又は前記電源電圧に接続する第２のスイッチ回路とを有することを特徴とする。
【発明の効果】
【００１８】
容量を電源電圧又は基準電位に接続する境界点を位相差の０点から遠ざけることができるので、位相差が０付近においても出力クロック信号の周波数を高精度で制御することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図である。位相検出器１０１は、リファレンス入力端子ＲＣＫにリファレンスクロック信号ＲＦＣＫを入力し、フィードバック入力端子ＦＢにフィードバック信号ＯＣＫ＿２を入力し、アップ出力端子ＵＰからスイッチＳＷ１の制御信号を出力し、ダウン出力端子ＤＯＷＮからスイッチＳＷ２の制御信号を出力する。電流源１０２及びスイッチＳＷ１の直列接続回路は、正の電源電圧及び電圧制御発振器（ＶＣＯ）１０５の入力端子ＩＮ間に接続される。スイッチＳＷ２及び電流源１０３の直列接続回路は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位（グランド電位）間に接続される。容量１０４は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位間に接続される。ＶＣＯ１０５は、出力端子ＯＵＴから出力クロック信号ＯＣＫを出力する。
【００２０】
遅延回路１１１は、出力クロック信号ＯＣＫを遅延時間ｔ遅延してフィードバック信号ＯＣＫ＿２を出力する。フィードバック信号ＯＣＫ＿２は、位相検出器１０１のフィードバック入力端子ＦＢに入力される。遅延回路１１２は、リファレンスクロック信号ＲＦＣＫを遅延時間ｔ遅延して信号を出力する。論理積（ＡＮＤ）回路１１３は、遅延回路１１２の出力信号の論理反転信号及びリファレンスクロック信号ＲＦＣＫの論理積信号ＤＯＷＮ＿２を出力する。スイッチＳＷ３及び電流源１１４の直列接続回路は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位間に接続される。スイッチＳＷ３は、信号ＤＯＷＮ＿２に応じてオン又はオフする。
【００２１】
図２（Ａ）及び（Ｂ）は、図１のＰＬＬ回路の動作例を示すタイミングチャートである。スイッチＳＷ１は、アップ出力端子ＵＰがハイレベルになるとオンし、アップ出力端子ＵＰがローレベルになるとオフする。スイッチＳＷ２は、ダウン出力端子ＤＯＷＮがハイレベルになるとオンし、ダウン出力端子ＤＯＷＮがローレベルになるとオフする。スイッチＳＷ３は、信号ＤＯＷＮ＿２がハイレベルになるとオンし、信号ＤＯＷＮ＿２がローレベルになるとオフする。
【００２２】
図２（Ａ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差φ１進んでいる場合を示す。遅延回路１１１は、出力クロック信号ＯＣＫを遅延時間ｔ遅延してフィードバック信号ＯＣＫ＿２を出力する。位相検出器１０１は、リファレンスクロック信号ＲＦＣＫの立ち上がりエッジからフィードバック信号ＯＣＫ＿２の立ち上がりエッジまでの間、アップ出力端子ＵＰからハイレベルの制御信号を出力する。論理積回路１１３は、リファレンスクロック信号ＲＦＣＫの立ち上がりエッジから遅延時間ｔの間ハイレベルとなる信号ＤＯＷＮ＿２を出力する。アップ出力端子ＵＰがハイレベルの間、スイッチＳＷ１はオンし、容量１０４は電源電圧に接続される。また、信号ＤＯＷＮ＿２がハイレベルの間、スイッチＳＷ３はオンし、容量１０４は基準電位に接続される。その結果、容量１０４の電圧Ｖｃｎｔｌは、信号ＤＯＷＮ＿２がハイレベルかつアップ出力端子ＵＰがローレベルの期間において電圧Ｖ１低下する。ＶＣＯ１０５は、電圧Ｖｃｎｔｌが低下すると、出力クロック信号ＯＣＫの発振周波数が低くなるように制御する。その結果、位相差φ１が小さくなり、やがて位相差φ１が０になり、出力クロック信号ＯＣＫはリファレンスクロック信号ＲＦＣＫと同じ周波数になる。
【００２３】
図２（Ｂ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差φ１遅れている場合を示す。遅延回路１１１は、出力クロック信号ＯＣＫを遅延時間ｔ遅延してフィードバック信号ＯＣＫ＿２を出力する。位相検出器１０１は、リファレンスクロック信号ＲＦＣＫの立ち上がりエッジからフィードバック信号ＯＣＫ＿２の立ち上がりエッジまでの間、アップ出力端子ＵＰからハイレベルの制御信号を出力する。論理積回路１１３は、リファレンスクロック信号ＲＦＣＫの立ち上がりエッジから遅延時間ｔの間ハイレベルとなる信号ＤＯＷＮ＿２を出力する。アップ出力端子ＵＰがハイレベルの間、スイッチＳＷ１はオンし、容量１０４は電源電圧に接続される。また、信号ＤＯＷＮ＿２がハイレベルの間、スイッチＳＷ３はオンし、容量１０４は基準電位に接続される。その結果、容量１０４の電圧Ｖｃｎｔｌは、出力端子ＵＰがハイレベルかつ信号ＤＯＷＮ＿２がローレベルの期間において電圧Ｖ１上昇する。ＶＣＯ１０５は、電圧Ｖｃｎｔｌが上昇すると、出力クロック信号ＯＣＫの発振周波数が高くなるように制御する。その結果、位相差φ１が小さくなり、やがて位相差φ１が０になり、出力クロック信号ＯＣＫはリファレンスクロック信号ＲＦＣＫと同じ周波数になる。
【００２４】
図３は、図１のＰＬＬ回路の位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。位相差φは、リファレンスクロック信号ＲＦＣＫに対する出力クロック信号ＯＣＫの位相差である。電圧変動量ΔＶｃｎｔｌは、電圧Ｖｃｎｔｌの変動量である。図２（Ａ）及び（Ｂ）に示すように、位相差φの進み量が大きくなるほど、アップ出力端子ＵＰのパルス幅が小さくなり、位相差φが−φ１より小さい所定区間の電圧変動量ΔＶｃｎｔｌを制御することができない。すなわち、スイッチＳＷ１及びＳＷ２の動作切り替わり時点が位相差φの０点から離れ、−φ１より小さい時点に位置するので、絶対値が微小な位相差でも電圧変動量ΔＶｃｎｔｌを制御することが可能になり、スキュー（Skew）やジッター（Jitter）が改善する。本実施形態によれば、位相差φが−φ１より大きいときには、位相差φと電圧変動量ΔＶｃｎｔｌの間の線形性を保つことができるので、出力クロック信号ＯＣＫの周波数をリファレンスクロック信号ＲＦＣＫの周波数に高精度で一致させることができる。
【００２５】
図７は、図１のＰＬＬ回路のより具体的な位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。位相差φが−φ２付近の間、電圧変動量ΔＶｃｎｔｌが０になり、位相差φが−φ２より大きいときには位相差φと電圧変動量ΔＶｃｎｔｌの間の線形性を保つことができる。以下、図４（Ａ）〜（Ｃ）、図５（Ａ）〜（Ｃ）及び図６を参照しながら説明する。
【００２６】
図４（Ａ）〜（Ｃ）、図５（Ａ）〜（Ｃ）及び図６は、図１のＰＬＬ回路の動作例を示すタイミングチャートである。
【００２７】
図４（Ａ）〜（Ｃ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が進んでいる場合を示す。図４（Ａ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して大きい位相差φ３進んでおり、電圧変動量ΔＶｃｎｔｌが電圧−Ｖ３になる。図４（Ｂ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して中位の位相差φ２進んでおり、アップ出力端子ＵＰのパルス波形が崩れ、電圧変動量ΔＶｃｎｔｌが電圧−Ｖ２になる。図４（Ｃ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して小さい位相差φ１進んでおり、電圧変動量ΔＶｃｎｔｌが電圧−Ｖ１になる。位相差−φ３及び−φ１のときには、ダウン出力端子ＤＯＷＮのパルス波形及びアップ出力端子ＵＰのパルス波形が崩れておらず、位相差φと電圧変動量ΔＶｃｎｔｌの線形性が保たれている。これに対し、位相差−φ２のときには、アップ出力端子ＵＰのパルス波形が崩れ、位相差φと電圧変動量ΔＶｃｎｔｌの間の線形性が保たれない。
【００２８】
図５（Ａ）〜（Ｃ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が遅れている場合を示す。図５（Ａ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して大きい位相差φ３遅れており、電圧変動量ΔＶｃｎｔｌが電圧Ｖ３になる。図５（Ｂ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して中位の位相差φ２遅れており、電圧変動量ΔＶｃｎｔｌが電圧Ｖ２になる。図５（Ｃ）では、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して小さい位相差φ１遅れており、電圧変動量ΔＶｃｎｔｌが電圧Ｖ１になる。位相差φ３、φ２及びφ１のときには、アップ出力端子ＵＰのパルス波形が崩れておらず、位相差φと電圧変動量ΔＶｃｎｔｌの線形性が保たれている。
【００２９】
図６は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差がない場合を示す。位相差φが０であるときには、アップ出力端子ＵＰのパルス及び信号ＤＯＷＮ＿２のハイレベル期間が同じになり、電圧変動量ΔＶｃｎｔｌが０になる。
【００３０】
以上のように、位相差φが−φ２より大きいときには、アップ出力端子ＵＰのパルス波形が崩れず、位相差φと電圧変動量ΔＶｃｎｔｌとの間の線形性が保たれる。特に、位相差φが０付近のときにも、位相差φと電圧変動量ΔＶｃｎｔｌとの間の線形性が保たれる。その結果、出力クロック信号ＯＣＫの周波数をリファレンスクロック信号ＲＦＣＫの周波数に高精度で一致させることができる。
【００３１】
（第２の実施形態）
図８は、本発明の第２の実施形態によるＰＬＬ回路の構成例を示す図である。位相検出器１０１は、リファレンス入力端子ＲＣＫにリファレンスクロック信号ＲＦＣＫを入力し、フィードバック入力端子ＦＢにフィードバック信号ＯＣＫ＿２を入力し、アップ出力端子ＵＰからスイッチＳＷ１の制御信号を出力し、ダウン出力端子ＤＯＷＮからスイッチＳＷ２の制御信号を出力する。電流源１０２及びスイッチＳＷ１の直列接続回路は、正の電源電圧及び電圧制御発振器（ＶＣＯ）１０５の入力端子ＩＮ間に接続される。スイッチＳＷ２及び電流源１０３の直列接続回路は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位（グランド電位）間に接続される。容量１０４は、ＶＣＯ１０５の入力端子ＩＮ及び基準電位間に接続される。ＶＣＯ１０５は、出力端子ＯＵＴからクロック信号ＯＣＫ＿２を出力する。クロック信号ＯＣＫ＿２は、フィードバック信号として位相検出器１０１のフィードバック入力端子ＦＢに入力される。遅延回路８１１は、クロック信号ＯＣＫ＿２を遅延時間ｔ遅延して出力クロック信号ＯＣＫを出力する。
【００３２】
遅延回路８１２は、クロック信号ＯＣＫ＿２を遅延時間ｔ遅延して信号を出力する。論理積（ＡＮＤ）回路８１３は、遅延回路８１２の出力信号の論理反転信号及びクロック信号ＯＣＫ＿２の論理積信号ＵＰ＿２を出力する。スイッチＳＷ３及び電流源８１４の直列接続回路は、正の電源電圧及びＶＣＯ１０５の入力端子ＩＮ間に接続される。スイッチＳＷ３は、信号ＵＰ＿２に応じてオン又はオフする。
【００３３】
図９（Ａ）及び（Ｂ）は、図８のＰＬＬ回路の動作例を示すタイミングチャートである。スイッチＳＷ１は、アップ出力端子ＵＰがハイレベルになるとオンし、アップ出力端子ＵＰがローレベルになるとオフする。スイッチＳＷ２は、ダウン出力端子ＤＯＷＮがハイレベルになるとオンし、ダウン出力端子ＤＯＷＮがローレベルになるとオフする。スイッチＳＷ３は、信号ＵＰ＿２がハイレベルになるとオンし、信号ＵＰ＿２がローレベルになるとオフする。
【００３４】
図９（Ａ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差φ３進んでいる場合を示す。遅延回路８１１は、クロック信号ＯＣＫ＿２を遅延時間ｔ遅延して出力クロック信号ＯＣＫを出力する。位相検出器１０１は、クロック信号ＯＣＫ＿２の立ち上がりエッジからリファレンスクロック信号ＲＦＣＫの立ち上がりエッジまでの間、ダウン出力端子ＤＯＷＮからハイレベルの制御信号を出力する。論理積回路８１３は、クロック信号ＯＣＫ＿２の立ち上がりエッジから遅延時間ｔの間ハイレベルとなる信号ＵＰ＿２を出力する。ダウン出力端子ＤＯＷＮがハイレベルの間、スイッチＳＷ２はオンし、容量１０４は基準電位に接続される。また、信号ＵＰ＿２がハイレベルの間、スイッチＳＷ３はオンし、容量１０４は電源電圧に接続される。その結果、容量１０４の電圧Ｖｃｎｔｌは、ダウン出力端子ＤＯＷＮがハイレベルかつ信号ＵＰ＿２がローレベルの期間において低下する。ＶＣＯ１０５は、電圧Ｖｃｎｔｌが低下すると、クロック信号ＯＣＫ＿２の発振周波数が低くなるように制御する。その結果、位相差φ３が小さくなり、やがて位相差φ３が０になり、出力クロック信号ＯＣＫはリファレンスクロック信号ＲＦＣＫと同じ周波数になる。
【００３５】
図９（Ｂ）は、出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差φ３遅れている場合を示す。遅延回路８１１は、クロック信号ＯＣＫ＿２を遅延時間ｔ遅延して出力クロック信号ＯＣＫを出力する。位相検出器１０１は、リファレンスクロック信号ＲＦＣＫの立ち上がりエッジからクロック信号ＯＣＫ＿２の立ち上がりエッジまでの間、アップ出力端子ＵＰからハイレベルの制御信号を出力する。論理積回路８１３は、クロック信号ＯＣＫ＿２の立ち上がりエッジから遅延時間ｔの間ハイレベルとなる信号ＵＰ＿２を出力する。アップ出力端子ＵＰがハイレベルの間、スイッチＳＷ１はオンし、容量１０４は電源電圧に接続される。また、信号ＵＰ＿２がハイレベルの間、スイッチＳＷ３はオンし、容量１０４は電源電圧に接続される。その結果、容量１０４の電圧Ｖｃｎｔｌは、アップ出力端子ＵＰがハイレベル及び信号ＵＰ＿２がハイレベルの両期間において上昇する。ＶＣＯ１０５は、電圧Ｖｃｎｔｌが上昇すると、クロック信号ＯＣＫ＿２の発振周波数が高くなるように制御する。その結果、位相差φ３が小さくなり、やがて位相差φ３が０になり、出力クロック信号ＯＣＫはリファレンスクロック信号ＲＦＣＫと同じ周波数になる。
【００３６】
図１０は、図８のＰＬＬ回路の位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。図９（Ａ）及び（Ｂ）に示すように、位相差φがφ３より小さいφ２付近でアップ出力端子ＵＰ又はダウン出力端子ＤＯＷＮのパルス波形が崩れ、位相差φと電圧変動量ΔＶｃｎｔｌの線形性が崩れる。位相差φがφ２より小さいときには、ダウン出力端子ＤＯＷＮのパルス波形が崩れず、位相差φと電圧変動量ΔＶｃｎｔｌの線形性が保たれる。これにより、位相差φが０付近でも電圧変動量ΔＶｃｎｔｌを制御することが可能になり、スキュー（Skew）やジッター（Jitter）が改善する。本実施形態によれば、位相差φがφ２より小さいときには、位相差φと電圧変動量ΔＶｃｎｔｌの間の線形性を保つことができるので、出力クロック信号ＯＣＫの周波数をリファレンスクロック信号ＲＦＣＫの周波数に高精度で一致させることができる。
【００３７】
（第３の実施形態）
図１１は、本発明の第３の実施形態によるＰＬＬ回路の構成例を示す図である。本実施形態（図１１）は、第１の実施形態（図１）に対して、分周器１１０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。分周器１１０１は、ＶＣＯ１０５の出力端子ＯＵＴ及び遅延回路１１１の入力端子間に接続され、出力クロック信号ＯＣＫをｎ分周して遅延回路１１１に出力する。これにより、出力クロック信号ＯＣＫは、リファレンスクロック信号ＲＦＣＫに対してｎ倍高い周波数になって出力される。
【００３８】
（第４の実施形態）
図１２は、本発明の第４の実施形態によるＰＬＬ回路の構成例を示す図である。本実施形態（図１２）は、第２の実施形態（図８）に対して、分周器１２０１を追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。分周器１２０１は、ＶＣＯ１０５の出力端子ＯＵＴ及び位相検出器１０１のフィードバック入力端子ＦＢ間に接続され、ＶＣＯ１０５の出力端子ＯＵＴの信号をｎ分周してクロック信号ＯＣＫ＿２を出力する。クロック信号ＯＣＫ＿２は、位相検出器１０１のフィードバック入力端子ＦＢ、遅延回路８１２の入力端子及び論理積回路８１３の入力端子に入力される。これにより、出力クロック信号ＯＣＫは、リファレンスクロック信号ＲＦＣＫに対してｎ倍高い周波数になって出力される。
【００３９】
以上のように、第１〜第４の実施形態のＰＬＬ回路は、制御電圧Ｖｃｎｔｌを保持する容量１０４と、リファレンスクロック信号ＲＦＣＫに対するフィードバック信号（フィードバック入力端子ＦＢの信号）の位相差を検出する位相検出器１０１と、前記検出された位相差に応じて、前記容量１０４を電源電圧又は基準電位に接続する第１のスイッチ回路ＳＷ１，ＳＷ２と、前記容量１０４の制御電圧Ｖｃｎｔｌに応じた発振周波数の出力クロック信号（出力端子ＯＵＴの信号）を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバック信号として前記位相検出器１０１に出力する電圧制御発振器１０５と、前記リファレンスクロック信号ＲＦＣＫのエッジ（例えば立ち上がりエッジ）から一定期間（例えば遅延時間ｔ）又は前記出力クロック信号若しくは前記出力クロック信号に応じた信号のエッジ（例えば立ち上がりエッジ）から一定期間（例えば遅延時間ｔ）前記容量１０４を前記基準電位又は前記電源電圧に接続する第２のスイッチ回路ＳＷ３とを有する。
【００４０】
第１の実施形態（図１）では、さらに、前記出力クロック信号ＯＣＫを遅延させた信号ＯＣＫ＿２を前記フィードバック信号として前記位相検出器１０１に出力する遅延回路１１１を有する。前記第１のスイッチ回路ＳＷ１，ＳＷ２は、前記フィードバック信号ＯＣＫ＿２が前記リファレンスクロック信号ＲＦＣＫに対して遅れているときには前記容量１０４を前記電源電圧に接続し、前記フィードバック信号ＯＣＫ＿２が前記リファレンスクロック信号ＲＦＣＫに対して進んでいるときには前記容量１０４を前記基準電位に接続する。前記電圧制御発振器１０５は、前記容量１０４の制御電圧Ｖｃｎｔｌが上昇すると前記発振周波数を高くし、前記容量１０４の制御電圧Ｖｃｎｔｌが低下すると前記発振周波数を低くする。前記第２のスイッチ回路ＳＷ３は、前記リファレンスクロック信号ＲＦＣＫのエッジ（例えば立ち上がりエッジ）から一定時間（例えば遅延時間ｔ）だけ前記容量１０４を前記基準電位に接続する。
【００４１】
第３の実施形態（図１１）では、さらに、前記出力クロック信号ＯＣＫを分周する分周器１１０１を有する。前記位相検出器１０１は、前記分周器１１０１及び前記遅延回路１１１を介して前記電圧制御発振器１０５の出力信号を前記フィードバック信号として入力する。
【００４２】
第２の実施形態（図８）では、前記位相検出器１０１は、前記出力クロック信号ＯＣＫ＿２を前記フィードバック信号として入力する。前記第１のスイッチ回路ＳＷ１，ＳＷ２は、前記フィードバック信号ＯＣＫ＿２が前記リファレンスクロック信号ＲＦＣＫに対して遅れているときには前記容量１０４を前記電源電圧に接続し、前記フィードバック信号ＯＣＫ＿２が前記リファレンスクロック信号ＲＦＣＫに対して進んでいるときには前記容量１０４を前記基準電位に接続する。前記電圧制御発振器１０５は、前記容量１０４の制御電圧Ｖｃｎｔｌが上昇すると前記発振周波数を高くし、前記容量１０４の制御電圧Ｖｃｎｔｌが低下すると前記発振周波数を低くする。前記第２のスイッチ回路ＳＷ３は、前記出力クロック信号ＯＣＫ＿２のエッジ（例えば立ち上がりエッジ）から一定時間（例えば遅延時間ｔ）だけ前記容量１０４を前記電源電圧に接続する。
【００４３】
第４の実施形態（図１２）では、さらに、前記出力クロック信号を分周する分周器１２０１を有する。前記位相検出器１０１は、前記分周器１２０１を介して前記電圧制御発振器１０５の出力信号を前記フィードバック信号として入力する。前記第２のスイッチ回路ＳＷ３は、前記分周器１２０１により分周された出力クロック信号のエッジ（例えば立ち上がりエッジ）から一定時間（例えば遅延時間ｔ）だけ前記容量１０４を前記電源電圧に接続する。
【００４４】
第１〜第４の実施形態によれば、容量１０４を電源電圧又は基準電位に接続する境界点を位相差φの０点から遠ざけることができるので、位相差φが０付近においても出力クロック信号の周波数を高精度で制御することができる。
【００４５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図である。
【図２】図２（Ａ）及び（Ｂ）は図１のＰＬＬ回路の動作例を示すタイミングチャートである。
【図３】図１のＰＬＬ回路の位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。
【図４】図４（Ａ）〜（Ｃ）は出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が進んでいる場合のタイミングチャートである。
【図５】図５（Ａ）〜（Ｃ）は出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が遅れている場合のタイミングチャートである。
【図６】出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差がない場合のタイミングチャートである。
【図７】図１のＰＬＬ回路のより具体的な位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。
【図８】本発明の第２の実施形態によるＰＬＬ回路の構成例を示す図である。
【図９】図９（Ａ）及び（Ｂ）は図８のＰＬＬ回路の動作例を示すタイミングチャートである。
【図１０】図８のＰＬＬ回路の位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。
【図１１】本発明の第３の実施形態によるＰＬＬ回路の構成例を示す図である。
【図１２】本発明の第４の実施形態によるＰＬＬ回路の構成例を示す図である。
【図１３】ＰＬＬ回路の構成例を示す図である。
【図１４】図１４（Ａ）及び（Ｂ）は図１３のＰＬＬ回路の動作例を示すタイミングチャートである。
【図１５】図１３のＰＬＬ回路の位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。
【図１６】図１６（Ａ）〜（Ｃ）は出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が進んでいる場合のタイミングチャートである。
【図１７】図１７（Ａ）〜（Ｃ）は出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相が遅れている場合のタイミングチャートである。
【図１８】出力クロック信号ＯＣＫがリファレンスクロック信号ＲＦＣＫに対して位相差がない場合のタイミングチャートである。
【図１９】図１３のＰＬＬ回路のより具体的な位相差φと電圧変動量ΔＶｃｎｔｌの関係を示すグラフである。
【符号の説明】
【００４７】
１０１  位相検出器
１０２，１０３  電流源
１０４  容量
１０５  ＶＣＯ
１１１，１１２  遅延回路
１１３  論理積回路
１１４  電流源
【図１】
2009081557.tif 000003
【図２】
2009081557.tif 000004
【図３】
2009081557.tif 000005
【図４】
2009081557.tif 000006
【図５】
2009081557.tif 000007
【図６】
2009081557.tif 000008
【図７】
2009081557.tif 000009
【図８】
2009081557.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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