(57)【要約】【課題】  位相同期回路の位相比較回路が動作を停止した後に再開する場合に、発振回路の出力信号が基準信号の位相に同期するのにかかる時間を短縮する。【解決手段】入力される基準信号および比較信号の位相差を示す信号を出力する位相比較回路と、第１のコンデンサを含み、前記位相比較回路の出力信号を積分する積分回路と、前記積分回路の出力信号の電圧値に応じた周波数を有する信号を出力する発振回路と、前記発振回路の出力信号を分周し、前記比較信号として前記位相比較回路に入力する分周回路と、前記第１のコンデンサと並列に接続される、スイッチ回路および第２のコンデンサの直列回路と、を有し、前記スイッチ回路は、前記位相比較回路の動作が停止した後にオンとなり、前記位相比較回路の動作が再開した後にオフとなる。【選択図】図１
2009278279.tif 000002
【特許請求の範囲】
【請求項１】
入力される基準信号および比較信号の位相差を示す信号を出力する位相比較回路と、
第１のコンデンサを含み、前記位相比較回路の出力信号を積分する積分回路と、
前記積分回路の出力信号の電圧値に応じた周波数を有する信号を出力する発振回路と、
前記発振回路の出力信号を分周し、前記比較信号として前記位相比較回路に入力する分周回路と、
前記第１のコンデンサと並列に接続される、スイッチ回路および第２のコンデンサの直列回路と、
を有し、
前記スイッチ回路は、前記位相比較回路の動作が停止した後にオンとなり、前記位相比較回路の動作が再開した後にオフとなることを特徴とする位相同期回路。
【請求項２】
入力される基準信号および比較信号の位相差を示す信号を、第１のコンデンサを含む積分回路に出力する位相比較回路と、
前記積分回路によって積分された前記位相比較回路の出力信号の電圧値に応じた周波数を有する信号を出力する発振回路と、
前記発振回路の出力信号を分周し、前記比較信号として前記位相比較回路に入力する分周回路と、
前記第１のコンデンサと並列に接続される、第２のコンデンサが直列に接続されるスイッチ回路と、
前記第２のコンデンサを外部接続するための端子と、
を有し、
前記スイッチ回路は、前記位相比較回路の動作が停止した後にオンとなり、前記位相比較回路の動作が再開した後にオフとなることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路および集積回路に関する。
【背景技術】
【０００２】
入力される基準信号の位相に同期する信号を出力する位相同期回路として、例えば位相比較回路、積分回路（低域通過フィルタ）、ＶＣＯ（Voltage-Controlled Oscillator：電圧制御発振回路）、および分周回路を含む、ＰＬＬ（Phase-Locked Loop：位相ロックループ）回路が一般に知られている。また、例えば、映像信号処理分野における水平同期信号を基準信号とするＰＬＬ回路では、垂直帰線期間（垂直ブランキング期間）において、位相比較回路に入力される基準信号の周波数が変動するため、図４および図５に示すような、基準信号Ｓ１の周波数が変動する期間に位相比較回路１の動作を停止するための位相比較制御信号ＥＮ１を有するＰＬＬ回路が一般に知られている。例えば、特許文献１において、垂直同期信号および水平同期信号を用いて位相比較制御信号を生成するＰＬＬ回路が開示されている。
【０００３】
このようにして、入力される基準信号の周波数が変動する期間に位相比較回路の動作を停止することによって、基準信号の周波数変動によるＰＬＬ回路の出力信号の周波数変動を防止することができる。
【特許文献１】特開平７−２２６８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図４および図５に示したＰＬＬ回路では、例えば位相比較制御信号ＥＮ１がロー・レベルの間、位相比較回路１は、位相比較を停止し、基準信号Ｓ１および比較信号Ｓ２の位相差を示す信号を出力しないため、積分回路２ａにおいて保持されているＶＣＯ３の制御電圧ＣＶは、基準信号Ｓ１および比較信号Ｓ２の位相差の影響を受けなくなる。しかしながら、位相比較回路１の出力が遮断されても、コンデンサ２２および２３などからのリーク電流によって、制御電圧ＣＶは次第に下降するため、例えば前述した垂直帰線期間において、位相比較回路１が位相比較を１ｍｓ以上の間停止した後に再開する場合には、位相比較回路１に入力される基準信号Ｓ１、および、ＶＣＯ３の出力信号ＯＵＴが分周回路４によって分周された比較信号Ｓ２の位相差が大きくなり、再び出力信号ＯＵＴが基準信号Ｓ１の位相に同期し、出力信号ＯＵＴの周波数がロックするのに時間がかかるという問題があった。また、前述した水平同期信号を基準信号とするＰＬＬ回路では、出力信号ＯＵＴの周波数がロックするのが描画開始のタイミング以降になると、映像上のラインに乱れが発生するという問題があった。
【０００５】
そのため、位相比較回路が位相比較を長期間停止した後に再開する場合でも、短時間で出力信号の周波数がロックするＰＬＬ回路を実現することが望まれている。
【課題を解決するための手段】
【０００６】
前述した課題を解決する主たる本発明は、入力される基準信号および比較信号の位相差を示す信号を出力する位相比較回路と、第１のコンデンサを含み、前記位相比較回路の出力信号を積分する積分回路と、前記積分回路の出力信号の電圧値に応じた周波数を有する信号を出力する発振回路と、前記発振回路の出力信号を分周し、前記比較信号として前記位相比較回路に入力する分周回路と、前記第１のコンデンサと並列に接続される、スイッチ回路および第２のコンデンサの直列回路と、を有し、前記スイッチ回路は、前記位相比較回路の動作が停止した後にオンとなり、前記位相比較回路の動作が再開した後にオフとなることを特徴とする位相同期回路である。
【０００７】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【０００８】
本発明によれば、位相同期回路の位相比較回路が動作を停止した後に再開する場合に、発振回路の出力信号が基準信号の位相に同期するのにかかる時間を短縮することができる。
【発明を実施するための最良の形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＝＝＝位相同期回路の構成および動作＝＝＝
＜第１実施形態＞
以下、図１を参照して、本発明の第１の実施形態における位相同期回路の構成について説明する。
【００１１】
図１に示されている位相同期回路は、位相比較回路１、積分回路２ａ、ＶＣＯ３、分周回路４、位相比較制御回路５、スイッチ制御回路６、スイッチ回路１１、およびコンデンサ１２を含んで構成される、ＰＬＬ回路となっている。
【００１２】
位相比較回路１には、基準信号Ｓ１および比較信号Ｓ２が入力され、位相比較回路１の出力信号は、積分回路２ａと、スイッチ回路１１およびコンデンサ１２の直列回路を介してＶＣＯ３に入力されている。
【００１３】
積分回路２ａは、本実施形態では、例えば抵抗２１、コンデンサ２２、およびコンデンサ２３で構成される、低域通過フィルタとなっている。抵抗２１およびコンデンサ２２の直列回路と、コンデンサ２３は、位相比較回路１の出力およびグラウンド間に並列に接続されている。また、位相比較回路１の出力と積分回路２ａの接続点の電圧は、ＶＣＯ３を制御するための制御電圧ＣＶとなっている。
【００１４】
スイッチ回路１１およびコンデンサ１２の直列回路は、積分回路２ａと並列に、位相比較回路１の出力およびグラウンド間に接続されている。
【００１５】
ＶＣＯ３の出力信号ＯＵＴは、本実施形態のＰＬＬ回路の出力信号として出力されるとともに、分周回路４に入力され、分周回路４の出力信号は、比較信号Ｓ２として位相比較回路１に帰還されている。
【００１６】
位相比較制御回路５は、例えば基準信号Ｓ１の反転信号をクロック信号とし、基準信号Ｓ１の立ち下がりエッジで出力信号のレベルが変化する。また、位相比較制御回路５の出力信号は、位相比較回路１を制御するための位相比較制御信号ＥＮ１となっている。
【００１７】
スイッチ制御回路６は、本実施形態では、例えばＤ型フリップフロップ３１および３２で構成される、シフトレジスタとなっている。Ｄ型フリップフロップ３１および３２は、例えば基準信号Ｓ１の反転信号をクロック信号とし、基準信号Ｓ１の立ち下がりエッジで出力信号のレベルが変化する。また、Ｄ型フリップフロップ３１には、位相比較制御信号ＥＮ１が入力され、Ｄ型フリップフロップ３２には、Ｄ型フリップフロップ３１の非反転出力信号が入力され、そしてＤ型フリップフロップ３２の反転出力信号は、スイッチ回路１１を制御するためのスイッチ制御信号ＥＮ２となっている。
【００１８】
次に、図１および図２を参照して、本実施形態における位相同期回路（ＰＬＬ回路）の動作について説明する。なお、本実施形態において、位相比較回路１は、位相比較制御信号ＥＮ１がハイ・レベルの間位相比較を行い、位相比較制御信号ＥＮ１がロー・レベルの間位相比較を停止するものとし、スイッチ回路１１は、スイッチ制御信号ＥＮ２がハイ・レベルの間オンとなり、スイッチ制御信号ＥＮ２がロー・レベルの間オフとなるものとする。
【００１９】
以下、位相比較制御信号ＥＮ１がハイ・レベルであり、スイッチ制御信号ＥＮ２がロー・レベルである状態を通常モードと称することとし、まず、通常モードにおける動作について説明する。なお、本実施形態のＰＬＬ回路の通常モードにおける動作は、位相比較制御信号およびスイッチ制御信号を有しない一般的なＰＬＬ回路の動作と同様である。
【００２０】
位相比較回路１は、基準信号Ｓ１および比較信号Ｓ２の立ち上がりエッジの位相差を検出し、当該位相差に応じた信号を出力する。例えば、位相比較回路１は、出力段にチャージポンプ回路（不図示）を備え、比較信号Ｓ２の位相が基準信号Ｓ１より遅れている場合には、チャージポンプ回路から積分回路２ａのコンデンサ２２および２３を充電するためのソース電流（吐き出し電流）を位相差に応じた時間だけ流出させ、比較信号Ｓ２の位相が基準信号Ｓ１より進んでいる場合には、チャージポンプ回路から積分回路２ａのコンデンサ２２および２３を放電するためのシンク電流（吸い込み電流）を位相差に応じた時間だけ流出させる。また、位相比較回路１のチャージポンプ回路からパルス状に流出または流入される電流は、積分回路２ａによって積分されるため、位相比較回路１の出力と積分回路２ａの接続点に保持されるＶＣＯ３の制御電圧ＣＶの変動は平滑化される。
【００２１】
比較信号Ｓ２の位相が基準信号Ｓ１より遅れている場合、積分回路２ａのコンデンサ２２および２３が充電され、ＶＣＯ３の制御電圧ＣＶが上昇するため、ＶＣＯ３の出力信号ＯＵＴの周波数は上昇する。そして、出力信号ＯＵＴが分周回路４によって分周された比較信号Ｓ２の周波数が上昇し、比較信号Ｓ２の位相が進むため、比較信号Ｓ２の位相は基準信号Ｓ１に近づいていく。また、比較信号Ｓ２の位相が基準信号Ｓ１より進んでいる場合、積分回路２ａのコンデンサ２２および２３が放電され、ＶＣＯ３の制御電圧ＣＶが下降するため、ＶＣＯ３の出力信号ＯＵＴの周波数は下降する。そして、比較信号Ｓ２の周波数が下降し、比較信号Ｓ２の位相が遅れるため、比較信号Ｓ２の位相は基準信号Ｓ１に近づいていく。
【００２２】
このようにして、通常モードにおいて、基準信号Ｓ１および比較信号Ｓ２の位相差に応じて制御電圧ＣＶが変動することによって、ＶＣＯ３は、基準信号Ｓ１の周波数が分周回路４の分周比に応じて逓倍された周波数を有し、基準信号Ｓ１の位相に同期する出力信号ＯＵＴを出力する。なお、基準信号Ｓ１および比較信号Ｓ２の位相差が比較的小さい場合には、積分回路２ａの帯域を広くすることによって、出力信号ＯＵＴが基準信号Ｓ１の位相に同期し、出力信号ＯＵＴの周波数がロックするまでにかかるロックアップ時間を短くすることができる。例えば、コンデンサ２２および２３の容量値を小さくし、積分回路２ａの時定数を小さくすることによって、ロックアップ時間を短くすることができる。
【００２３】
次に、位相比較制御信号ＥＮ１がロー・レベルとなった後、スイッチ制御信号ＥＮ２がハイ・レベルとなり、再び通常モードになるまでの動作について説明する。
【００２４】
例えば同期分離回路（不図示）によってテレビジョン放送信号から分離された水平同期信号を基準信号Ｓ１とする場合、前述したように、垂直帰線期間において基準信号Ｓ１の周波数が変動することによってＶＣＯ３の出力信号ＯＵＴの周波数が変動するのを防止するため、位相比較制御信号ＥＮ１はロー・レベルとなる。位相比較制御信号ＥＮ１がロー・レベルとなると、位相比較回路１は動作を停止し、ＶＣＯ３の制御電圧ＣＶは、理想的には一定に保たれるが、実際にはリーク電流によって次第に下降するため、出力信号ＯＵＴの周波数は次第に下降する。なお、本実施形態において、位相比較回路１の動作の停止は、位相比較回路１の出力がハイ・インピーダンスとなることを意味し、位相比較回路１が基準信号Ｓ１および比較信号Ｓ２の位相差を検出しない場合や、位相比較回路１の出力がアナログスイッチなどによって遮断される場合を含むこととする。また、位相比較制御信号ＥＮ１がロー・レベルとなる期間は、本実施形態のＰＬＬ回路が用いられる用途に応じて、図２に示すように、基準信号Ｓ１の周波数が変動しない期間を含んでもよい。
【００２５】
本実施形態では、スイッチ制御回路６は、基準信号Ｓ１の反転信号をクロック信号とする２ビットのシフトレジスタであるため、Ｄ型フリップフロップ３２の反転出力から出力されるスイッチ制御信号ＥＮ２は、位相比較制御信号ＥＮ１がロー・レベルとなってから２クロック後にハイ・レベルとなる。スイッチ制御信号ＥＮ２がハイ・レベルとなると、スイッチ回路１１はオンとなり、コンデンサ１２が積分回路２ａと並列に接続されるため、積分回路２ａの時定数は大きくなる。
【００２６】
再び基準信号Ｓ１の周波数が一定となり、位相比較制御信号ＥＮ１がハイ・レベルとなると、位相比較回路１は、基準信号Ｓ１および比較信号Ｓ２の位相差の検出を再開するが、前述したように、位相比較回路１が動作を停止している間に、リーク電流によってＶＣＯ３の制御電圧ＣＶが次第に下降し、出力信号ＯＵＴの周波数が次第に下降しているため、位相比較回路１が動作を長期間停止していた場合には、基準信号Ｓ１および比較信号Ｓ２の位相差は比較的大きくなっている。そのため、位相比較回路１のチャージポンプ回路（不図示）からの電流によって移動する電荷が大きくなり、図４および図５に示したスイッチ制御信号ＥＮ２を有しない一般的なＰＬＬ回路では、制御電圧ＣＶが位相比較回路１の出力のハイ・レベルまたはロー・レベルに飽和してしまい、１回の位相比較によって出力信号ＯＵＴを基準信号Ｓ１の位相に同期させることができず、ロックアップ時間が長くなる。本実施形態のＰＬＬ回路では、位相同期回路１が動作を再開する時点で、コンデンサ１２が積分回路２ａと並列に接続され、積分回路２ａの時定数が大きくなっているため、制御電圧ＣＶは、変動が小さくなり、位相比較回路１の出力のハイ・レベルまたはロー・レベルに飽和することなく、１回の位相比較によって出力信号ＯＵＴを基準信号Ｓ１の位相に同期させることができ、ロックアップ時間を短くすることができる。なお、コンデンサ１２の容量としては、例えば、通常モードに対して制御電圧ＣＶの変動幅が２倍になる場合には、積分回路２ａの容量に対して１０倍程度にするのが望ましい。
【００２７】
ＶＣＯ３の出力信号ＯＵＴが基準信号Ｓ１の位相に同期し、出力信号ＯＵＴの周波数がロックした後、スイッチ制御信号ＥＮ２がロー・レベルとなり、再び通常モードになると、スイッチ回路１１はオフとなり、積分回路２ａの時定数は小さくなる。出力信号ＯＵＴの周波数がロックした後、基準信号Ｓ１の周波数が一定である間は、基準信号Ｓ１および比較信号Ｓ２の位相差が比較的小さくなるため、小さな時定数の積分回路２ａによって、ロックアップ時間を短くすることができる。
【００２８】
このようにして、本実施形態のＰＬＬ回路は、位相比較回路１が動作を停止してから再開するまでの間に一旦積分回路２ａの時定数を大きくすることによって、基準信号Ｓ１および比較信号Ｓ２の比較的大きな位相差に対してロックアップ時間を短くし、ＶＣＯ３の出力信号ＯＵＴの周波数がロックした後に積分回路２ａの時定数を小さくすることによって、基準信号Ｓ１および比較信号Ｓ２の比較的小さな位相差に対してロックアップ時間を短くすることができる。
【００２９】
＜第２実施形態＞
例えば、ＰＬＬ回路のＶＣＯが位相比較回路の出力電圧範囲より高い制御電圧を必要とする場合や、ＰＬＬ回路が前述したチャージポンプ回路を持たない場合には、図３の積分回路２ｂに示すような、演算増幅器を含むアクティブフィルタが積分回路として用いられる。以下、図３を参照して、本発明の第２の実施形態における位相同期回路（ＰＬＬ回路）の構成について説明する。なお、本実施形態のＰＬＬ回路は、第１実施形態のＰＬＬ回路に対して、位相比較回路１およびＶＣＯ３間に接続される、積分回路２ｂ、スイッチ回路１１、およびコンデンサ１２の構成が異なっており、図３においては、第１実施形態のＰＬＬ回路と同様の他の構成は省略するものとする。
【００３０】
積分回路２ｂは、本実施形態では、例えば抵抗２１、コンデンサ２２、２３、および演算増幅器２４で構成される、低域通過フィルタとなっている。演算増幅器２４の反転入力には、位相比較回路１の出力信号が入力され、非反転入力には、例えば演算増幅器２４の電源電圧の中間電圧が印加され、そして、出力信号の電圧は、ＶＣＯ３を制御するための制御電圧ＣＶとなっている。また、抵抗２１およびコンデンサ２２の直列回路と、コンデンサ２３は、位相比較回路１の出力およびＶＣＯ３の入力間に並列に接続されている。
【００３１】
スイッチ回路１１およびコンデンサ１２の直列回路は、積分回路２ｂの抵抗２１およびコンデンサ２２の直列回路、および、コンデンサ２３と並列に、位相比較回路１の出力およびＶＣＯ３の入力間に接続されている。なお、本実施形態のＰＬＬ回路と第１実施形態のＰＬＬ回路は、スイッチ回路１１およびコンデンサ１２の直列回路が位相比較回路１およびＶＣＯ３間に接続される方向が異なっているが、いずれの実施形態にも共通して、スイッチ回路１１およびコンデンサ１２の直列回路は、積分回路２ａまたは２ｂの伝達特性を設定するためのコンデンサ２２および２３と並列に接続されている。
【００３２】
本実施形態では、スイッチ回路１１がオンの間コンデンサ１２よって積分回路２ｂの時定数が大きくなるという特徴は第１実施形態の場合と同様であり、本実施形態のＰＬＬ回路の動作は、位相比較回路１の出力電圧がアクティブフィルタとなっている積分回路２ｂによって増幅される点を除いて、第１実施形態のＰＬＬ回路の動作と同様である。
【００３３】
＝＝＝集積回路の構成＝＝＝
第１および第２実施形態のＰＬＬ回路は、集積回路として構成することも可能である。この場合、図１および図３において破線で囲まれた部分を外部接続する構成とすることがより望ましい。抵抗２１、コンデンサ２２、およびコンデンサ２３を外部接続する構成とすることにより、スイッチ回路１１がオフの場合の積分回路２ａまたは２ｂの伝達特性を設定可能とすることができ、コンデンサ１２を外部接続する構成とすることにより、スイッチ回路１１がオンの場合の積分回路２ａまたは２ｂの伝達特性を設定可能とすることができる。
【００３４】
前述したように、図１および図３に示したＰＬＬ回路において、積分回路２ａまたは２ｂの伝達特性を設定するためのコンデンサ２２および２３と並列に、スイッチ回路１１およびコンデンサ１２の直列回路を接続し、位相比較回路１の動作が停止した後にスイッチ回路１１をオンとし、位相比較回路１の動作が再開した後にスイッチ回路１１をオフとすることにより、ＶＣＯ３の出力信号ＯＵＴの周波数がロックした後のＰＬＬ回路のループ特性を悪化させることなく、位相比較回路１が動作を停止した後に再開する場合のロックアップ時間を短縮することができる。
【００３５】
また、図１および図３に示したように、ＰＬＬ回路を集積回路として構成する場合において、抵抗２１、コンデンサ２２、およびコンデンサ２３と、コンデンサ１２を外部接続する構成とすることにより、スイッチ回路１１がオフおよびオンの場合の積分回路２ａまたは２ｂの伝達特性を設定可能とすることができる。
【００３６】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るととともに、本発明にはその等価物も含まれる。
【００３７】
上記実施形態では、積分回路２ａまたは２ｂは、コンデンサ２２および２３を含む２次フィルタとなっているが、これに限定されるものではない。本発明のＰＬＬ回路は、スイッチ回路がオンとなると、スイッチ回路と直列に接続されたコンデンサが積分回路に含まれるコンデンサと並列に接続されればよく、積分回路の次数は限定されない。
【００３８】
上記実施形態では、図２に示したように、位相比較制御信号ＥＮ１がロー・レベルである間に、スイッチ制御信号ＥＮ２がハイ・レベルとなっているが、これに限定されるものではない。本発明のＰＬＬ回路は、位相比較回路が動作を停止した後に再開する時点で、スイッチ回路がオンとなっており、スイッチ回路と直列に接続されたコンデンサが積分回路に含まれるコンデンサと並列に接続されていればよく、例えば上記実施形態のように、位相比較制御信号ＥＮ１が基準信号Ｓ１の立ち下がりエッジでハイ・レベルとなり、位相比較回路１がその直後の基準信号Ｓ１および比較信号Ｓ２の立ち上がりエッジから位相比較を再開する場合、位相比較制御信号ＥＮ１およびスイッチ制御信号ＥＮ２を同時にハイ・レベルとするような構成としてもよい。
【００３９】
上記実施形態では、本発明のＰＬＬ回路を集積回路として構成する場合には、抵抗２１、コンデンサ２２、およびコンデンサ２３がいずれも外部接続される構成となっているが、これに限定されるものではない。抵抗２１、コンデンサ２２、およびコンデンサ２３のうち、一部を集積回路に内蔵し、外部接続される残りの素子によって、スイッチ回路１１がオフの場合の積分回路２ａまたは２ｂの伝達特性を設定する構成としてもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態における位相同期回路（ＰＬＬ回路）の構成を示すブロック図である。
【図２】本発明の第１実施形態における位相同期回路（ＰＬＬ回路）の動作を説明する図である。
【図３】本発明の第２実施形態における位相同期回路（ＰＬＬ回路）の構成の一部を示すブロック図である。
【図４】一般的な位相比較制御信号を有する位相同期回路（ＰＬＬ回路）の構成を示すブロック図である。
【図５】一般的な位相比較制御信号を有する位相同期回路（ＰＬＬ回路）の動作を説明する図である。
【符号の説明】
【００４１】
１  位相比較回路
２ａ、２ｂ  積分回路（低域通過フィルタ）
３  ＶＣＯ（電圧制御発振回路）
４  分周回路
５  位相比較制御回路
６  スイッチ制御回路
１１  スイッチ回路
１２、２２、２３  コンデンサ
２１  抵抗
２４  演算増幅器
３１、３２  Ｄ型フリップフロップ
【図１】
2009278279.tif 000003
【図２】
2009278279.tif 000004
【図３】
2009278279.tif 000005
【図４】
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【図５】
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