(57)【要約】【課題】オン抵抗及び素子内部抵抗を低く保ちつつ、信頼性が改善されたストラップ構造を有する半導体装置を提供する。【解決手段】半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、リードと、金属からなり、前記第１の金属主電極と前記リードとを接続する導電部と、を備え、前記導電部材は、前記金属ゲート配線を覆うように前記第１の領域と前記第２の領域とにそれぞれ接合され、前記金属ゲート配線の上において前記導電部材の下面に凹部が設けられ前記金属ゲート配線から離間してなることを特徴とする半導体装置が提供される。【選択図】図１
2009081198.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、
リードと、
金属からなり、前記第１の金属主電極と前記リードとを接続する導電部材と、
を備え、
前記導電部材は、前記金属ゲート配線を覆うように前記第１の領域と前記第２の領域とにそれぞれ接合され、前記金属ゲート配線の上部において前記導電部材の下面に凹部が設けられ前記金属ゲート配線から離間してなることを特徴とする半導体装置。
【請求項２】
半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、
前記第１の領域の上に設けられた第１の接合部材と、
前記第２の領域の上に設けられた第２の接合部材と、
リードと、
金属からなり、前記第１の金属主電極と前記リードとを接続する導電部材と、
を備え、
前記導電部材は、前記金属ゲート配線から離間し前記金属ゲート配線を覆うように前記第１の接合部材と前記第２の接合部材とにそれぞれ接合されたことを特徴とする半導体装置。
【請求項３】
半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、
リードと、
金属からなり、前記第１の金属主電極と前記リードとを接続する導電部材と、
を備え、
前記導電部材は、絶縁材料からなる絶縁層を介して前記金属ゲート配線から離間して前記金属ゲート配線を覆うように前記第１の領域と前記第２の領域とにそれぞれ接合されたことを特徴とする半導体装置。
【請求項４】
前記金属ゲート配線の上において前記導電部材の下面に凹部が設けられたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１の金属主電極と前記金属ゲート配線の厚さは、略同一であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴのような電力用半導体素子においてオン抵抗を低減し、電力損失を低減することが要求される。
【０００３】
この場合、大きな電流が流れるソース電極とパッケージのリードとの接続手段として、ボンディングワイヤの代わりに銅（Ｃｕ）またはアルミニウム（Ａｌ）などからなり、板状またはリボン状のストラップ材を用いる構造とすることができる。
【０００４】
例えばＡｌストラップ材とソース電極とは超音波接合により接合できるが、ゲート金属配線層が残った状態で超音波を印加すると、ソース電極とゲート金属配線層との間でショートを生じやすい。ゲート金属配線層の代わりに、ゲートポリシリコン配線層とするとショートを低減できる。
【０００５】
Ａｌストラップ材を備えた半導体装置に関する技術開示例がある（特許文献１）。この技術開示例では、表面の一部がシリサイド層であるゲートポリシリコン配線層と、ソース電極に結合されたストラップ材とを備え、ゲート内部抵抗を低減した半導体装置が提供される。しかしシリサイド層の比抵抗は金属配線層の比抵抗よりも高く、ゲート内部抵抗の低減が十分ではない。
【特許文献１】特許第３６３７３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
オン抵抗及び素子内部抵抗を低く保ちつつ、信頼性が改善されたストラップ構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、リードと、金属からなり、前記第１の金属主電極と前記リードとを接続する導電部材と、
を備え、前記導電部材は、前記金属ゲート配線を覆うように前記第１の領域と前記第２の領域とにそれぞれ接合され、前記金属ゲート配線の上部において前記導電部材の下面に凹部が設けられ前記金属ゲート配線から離間してなることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の一態様によれば、半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、前記第１の領域の上に設けられた第１の接合部材と、前記第２の領域の上に設けられた第２の接合部材と、リードと、金属からなり、前記第１の金属主電極と前記リードとを接続する導電部材と、を備え、前記導電部材は、前記金属ゲート配線から離縁し前記金属ゲート配線を覆うように前記第１の接合部材と前記第２の接合部材とにそれぞれ接合されたことを特徴とする半導体装置が提供される。
【０００９】
また、本発明のさらに他の一態様によれば、半導体層と、前記半導体層の上に設けられ第１の領域と第２の領域とを有する第１の金属主電極と、前記半導体層の上に設けられ前記第１の領域と前記第２の領域との間に絶縁されて介在する金属ゲート配線と、を含む半導体素子と、リードと、金属からなり、前記第１の金属主電極と前記リードとを接続する導電部材と、を備え、前記導電部材は、絶縁材料からなる絶縁層を介して前記金属ゲート配線から離間し前記金属ゲート配線を覆うように前記第１の領域と前記第２の領域とにそれぞれ接合されたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
オン抵抗及び素子内部抵抗を低く保ちつつ、信頼性が改善されたストラップ構造を有する半導体装置が提供される。    
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は本発明の第１の実施形態にかかる半導体装置を表し、図１（ａ）は模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、図１（ｃ）は半導体素子の模式平面図、図１（ｄ）は半導体素子の金属ゲート配線近傍の模式断面図である。
【００１２】
本実施形態では半導体素子１６をＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)として説明するが、これに限定されることはなく、例えばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor)などであってもよい。ＭＯＳＦＥＴは、第１導電型のドレイン領域、第２導電型のベース領域、第１導電型の複数のソース領域と、を備えた半導体層１０を有する。
【００１３】
図１（ｄ）は半導体層１０を詳細に表す。すなわち、例えばｎ型基板６０上にｐ型ベース領域６２が選択的に形成されている。表面側からｐ型ベース領域６２を貫通して形成されたトレンチにはゲート絶縁膜６４が形成され、ポリシリコンのようなトレンチゲート電極６６が埋め込み形成されている。トレンチゲート電極６６は金属ゲート配線１４と電気的に接続されている。トレンチの周囲のｐ型ベース領域６２の表面にはｎ＋型ソース領域６８が選択的に形成され、基板６０の下部にはｎ＋型ドレイン領域が形成される。トレンチは金属ゲート配線１４の内側フィンガー部１４ａに対して、例えば直角及び平行な方向に延在させることができる。また内側フィンガー部１４ａを挟んで２つのソース金属電極１２ａ、１２ｂが設けられ、ｎ＋型ソース領域６８へそれぞれに接続されている。
【００１４】
複数のｎ＋型ソース領域６８は、ソース金属電極１２の領域１２ａ、１２ｂとそれぞれ接続される。また、例えば半導体層１０の表面に設けられたトレンチにおいて、ゲート絶縁膜６４を介してｐ型ベース領域６２と対向するトレンチゲート電極６６は金属ゲート配線１４へと接続されている。金属ゲート配線１４と、半導体層１０の表面との間には絶縁層が設けられる。
【００１５】
図１（ｃ）のように、ソース金属電極１２は、複数の領域１２ａ、１２ｂに分割されており、２つの隣接した領域１２ａと１２ｂとの間には、内側フィンガー部（延在部分）１４ａが配置される。金属ゲート配線１４は、破線で表す内側フィンガー部１４ａ、破線で表すパッド部１４ｂ、並びに外側フィンガー部１４ｃから構成される。ソース金属電極１２及び金属ゲート配線１４の厚さは、略同一とする。例えば、数μｍの厚さのＡｌのような金属膜を同一工程で被着し、フォトリソグラフィー工程を用いてパターニングすることができる。なお、図１（ｃ）には、複数の領域１２ａ、１２ｂが完全に分割されている具体例を表したが、本発明はこれには限定されず、これら領域１２ａ、１２ｂの一部がつながったパターンであってもよい。
【００１６】
図１（ｂ）において、ソース金属電極１２は複数の領域１２ａ、１２ｂを有しており、金属ゲート配線１４の内側フィンガー部１４ａはその間に配置されている。導電部材であるストラップ材２０は、内側フィンガー部１４ａを跨ぐように金属ゲート配線１４とは離間しており、金属ゲート配線１４とは接触していない。ソース金属電極１２を構成する２つの領域１２ａ、１２ｂは、ストラップ材２０により接合される。ストラップ材２０の材質はＡｌ、Ｃｕなどが好ましく、特にＡｌとするとＡｌからなるソース金属電極１２と室温において容易に超音波接合ができ、より好ましい。
【００１７】
なお、ソース金属電極１２が複数の領域からなり、金属ゲート配線１４がその間に配置される構造に限定されることはない。ストラップ材２０が接続される電極がソース金属電極でなくドレイン金属電極であってもよく、その場合、複数のドレイン金属電極の間に金属ゲート配線１４が配置されていてもよい。
【００１８】
パワーＭＯＳＦＥＴにおいては、大電流動作においてドレイン・ソース間のオン抵抗を低減し、電力損失を低減することが要求される。この場合、半導体素子１６のチップ素子内部抵抗を低くするだけでなく、ソース金属電極１２とパッケージのリードとの間の接続抵抗を低くすることが重要となる。ソース電流はゲート電流よりも大きいのでボンディングワイヤを多数設ける必要があるが、ボンディングワイヤの数を増やして用いても接続部分の抵抗を低減するには限界がある。そこで断面積が大きなストラップ材２０をソース金属電極１２の接続に用い、接続部分の抵抗を低減する。また、ストラップ接続治具を用いた超音波接合の工程もワイヤ数が多いワイヤボンディング工程よりも簡素であり、組立工程の合理化が容易となる。
【００１９】
この場合、 内側フィンガー部１４ａを絶縁体材料で覆って絶縁層２２を形成すると、ストラップ材２０と内側フィンガー部１４ａとのショートを抑制することが容易となり、信頼性及び製造歩留りを改善できる。また、絶縁体材料からなる絶縁層２２が上方に凸であるために、Ａｌなどのやわらかい材質の平面状のストラップ材２０は超音波接合時に僅かに窪みを生じて凹部が形成される。この窪みが僅かであっても絶縁層２２が介在するため内側フィンガー部１４ａとストラップ材２０との絶縁を保つことができる。また、超音波接合に用いるストラップ接続治具３０のホーンの先端部の配置を図１（ａ）のようにソース金属電極１２の複数の領域１２ａ、１２ｂの上方とする。ストラップ材２０の下面と領域１２ａ及び１２ｂの上面との超音波による接合部２４の近傍で高い接合強度とできる。このようにして、超音波印加によるストラップ材２０と内側フィンガー部１４ａとのショートをより確実に抑制し、信頼性及び歩留りをより改善できる。
【００２０】
図２は比較例にかかる半導体装置を表し、図２（ａ）は模式平面図、図２（ｂ）はＢ−Ｂ線に沿った模式断面図である。半導体層１１０を構成する２つのセル領域の間には、引き出し配線層であるゲートポリシリコン配線層１１５が設けられ、ゲートポリシリコン配線層１１５の上部はシリサイド化され、ゲートポリシリコン配線層１１５を覆うように層間絶縁膜１１８が設けられる。セル領域の全体を囲むゲート金属電極１１４とゲートポリシリコン配線層１１５とは電気的に接続されている。また、ゲートポリシリコン配線層１１５を跨ぎ、複数のソース領域を連結するようにソース金属電極１１２が設けられている。このようにすると、図２（ａ）のようにストラップ接続治具１３０の接続ホーンがゲートポリシリコン配線層１１５の上方に位置しても、金属電極が存在しないためにショートの発生を抑制できる。
【００２１】
しかしながら、シリサイド層の比抵抗は金属の比抵抗よりも高く、ゲート抵抗を１〜２Ω程度にしか低減できない。ゲート抵抗が高いと、半導体層１１０のセル領域が均一に動作しなくなる。より低いゲート抵抗にするには、ゲートポリシリコン配線層１１５のフィンガー数を増やすことが必要である。この場合、チップサイズを一定とすると実効的な素子面積が縮小し、実効的な素子面積を保とうとするとチップサイズが大きくなり半導体装置の小型化が困難となる。また、シリサイド層の形成はチップ製造工程数を増やし、コストアップとなる。
【００２２】
他方、２層金属配線化により内側フィンガー部上方でストラップ接合する方法も考えられるが、層間膜のクラックなどによりソース金属電極とゲート金属電極との間のショートを抑制するのに十分ではない。
【００２３】
これに対して、本実施形態では、ゲート金属配線である内側フィンガー部１４ａを設けることにより、ゲート抵抗を低減でき、セル領域を均一に動作することが容易となり、半導体素子１６の小型化が容易となる。また、接合部２４をソース金属電極１２の上方に設け、ストラップ材２０と内側フィンガー部１４ａとのショートを抑制し、ドレイン・ソース間オン抵抗を低く保ちつつ信頼性が改善されたストラップ構造を有する半導体装置が可能となる。
【００２４】
図３は、半導体素子をリードフレームに搭載した模式平面図である。半導体素子１６をリードフレーム４０のダイパッド４０ａにマウントし、ソース金属電極１２とインナーリード４０ｂとをストラップ材２０により、またゲート金属電極１４とインナーリード４０ｄとをストラップ材２１によりそれぞれ接合する。ダイパッド４０ａはドレイン端子となるリード４０ｃに連続している。半導体素子１６がマウントされたリードフレーム４０は、トランスファーモールド工程により破線部のような樹脂成型体４４が形成され、リードカット及びフォーミング工程より半導体装置となる。本図においてゲート金属電極１４のパッド部１４ｂとインナーリード４０ｄとをボンディングワイヤで接続してもよい。なお、リードフレーム４０のリードのうち、樹脂成型体４４の内部に埋め込まれる部分をインナーリードと呼ぶ。
【００２５】
図４は、第２の実施形態にかかる半導体装置を表し、図４（ａ）は模式平面図、図４（ｂ）はＡ−Ａ線に沿った模式断面図である。ソース金属電極１２の複数の領域１２ａ、１２ｂとストラップ材２０との間にはバンプ（接合部材）３４が形成されており、内側フィンガー部１４ａの上面とストラップ材２０の下面との間にはバンプ３４の厚さと略同一の段差Ｈを生じ、ストラップ材２０は内側フィンガー部１４ａと離間して絶縁層２２がより確実に形成される。なお、内側フィンガー部１４ａを絶縁体で覆うと絶縁性がさらに高められより好ましい。絶縁層２２は、絶縁体材料及び空気のうちの少なくともいずれかを含んでいればよい。
【００２６】
本実施形態において、複数の領域１２ａ、１２ｂの上にワイヤボンダを用いて金スタッドのバンプ３４を形成できる。すなわち、金線の先端を放電溶融させてボールを形成し、これを複数の領域１２ａ、１２ｂと接合し、ワイヤを切断する。その後、バンプ３４の上方にストラップ接続治具３０のホーンの先端部の位置を合わせ、ストラップ材２０の上方から超音波を印加し、バンプ３４とストラップ材２０とを接合する。破線で表す接合部２４は、ストラップ材２０の下面、バンプ３４、並びにソース電極１２の上面とを含んでいる。バンプ３４の材質として、金（Ａｕ）、半田、Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｔｉ、ＴｉＮ、タングステン（Ｗ）、ＴｉＷなどとすることができる。なかでもＡｕは導電性、延性、並びに展性に富むので、接触を確実に保ちつつ接触抵抗を低くできるので好ましい。
【００２７】
図５は、第３の実施形態にかかる半導体装置を表し、図５（ａ）は模式平面図、図５（ｂ）はＡ−Ａ線に沿った模式断面図である。複数の領域１２ａ、１２ｂとストラップ材２０との間には電極材（接合部材）３５が設けられる。電極材３５はソース金属電極１２の複数の領域１２ａ、１２ｂをはみ出さないように形成することが好ましい。また、図５のように、ソース金属電極１２の１つの領域上にストラップ接続治具３０であるホーンの複数の先端部の位置が配置される場合、内側フィンガー部１４ａの延在する方向に延在する板状の電極材３５を設けると、ストラップ材２０との接合工程におけるストラップ接続治具３０のホーン位置精度を緩和でき、バンプを用いるよりも簡素な工程とできる。このようにして内側フィンガー部１４ａの上面とストラップ材２０の下面との間には電極材３５の厚さと略同一の段差Ｈを形成してストラップ材２０と内側フィンガー部１４ａとを離間させ、絶縁層２２がより確実に形成される。なお、内側フィンガー部１４ａを絶縁体で覆うと絶縁性がさらに高められより好ましい。
【００２８】
電極材３５は、複数の領域１２ａ、１２ｂ上に電気メッキにより形成する方法を用いることができる。または板状金属を用い、機械的に接合する方法などでもよい。接合部２４は、ストラップ材２０の下面、電極材３５、並びにソース金属電極１２の上面を含む。電極材３５の材質として、Ａｕ、半田、Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、ＴｉＷなどとすることができる。なかでもＡｕは導電性、延性、並びに展性に富むので、接触を確実に保ちつつ接触抵抗を低くできるので好ましい。
【００２９】
図６は、第４の実施形態にかかる半導体装置を表し、図６（ａ）は模式平面図、図６（ｂ）はＡ−Ａ線に沿った模式断面図、図６（ｃ）は加工したストラップ材である。第１〜第３の実施形態とは異なり、図６（ｃ）のように、ストラップ材２０の下面には、ループ状または矩形などの凹部３６を予め形成しておく。凹部３６が内側フィンガー部１４ａと対向し離間するようにストラップ材２０を位置決めし、ストラップ接続治具３０のホーンを図６のように複数の領域１２ａ、１２ｂの上方からストラップ材２０に配置し接合する。なお、内側フィンガー部１４ａを絶縁体で覆うと絶縁性がさらに高められより好ましい。本実施形態はストラップ材２０の形状を加工することで、金属ゲート配線１４とストラップ部材２０との絶縁性をより簡易に実現できる。
【００３０】
図７は、第４の実施形態の変形例にかかる半導体装置を表し、図７（ａ）は模式平面図、図７（ｂ）はＡ−Ａ線に沿った模式断面図である。ストラップ材２０は第４の実施形態のように凹部３６を有し、ストラップ材２０と複数の領域１２ａ、１２ｂとの間には、図５に表す電極材３５を設けている。このような組み合わせ構造により、ゲート金属電極１４とストラップ材２０とを離間させ、これらの間の絶縁性をより確実にできる。また、凹部３６を有するストラップ材２０と複数の領域１２ａ、１２ｂとの間には、図４に表すバンプ３４を設けた組み合わせ構造であってもよい。
【００３１】
第２〜第４の実施形態及びこれに付随する変形例において、ゲート抵抗を低減し素子内部を均一に動作させ半導体素子の小型化が容易となる。また、ドレイン・ソース間オン抵抗を低く保ちつつ、信頼性及び歩留りが改善されたストラップ構造を有する半導体装置が可能となる。
【００３２】
以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら本発明はこれら実施形態に限定されない。半導体装置を構成する半導体素子、半導体層、ソース金属電極、ゲート金属電極、ストラップ材、バンプ、電極材、絶縁層、リードフレームの材質、形状、サイズ、配置などに関して当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。
【図面の簡単な説明】
【００３３】
【図１】第１の実施形態にかかる半導体装置の模式図
【図２】比較例にかかる半導体装置の模式図
【図３】リードフレームに搭載した模式平面図
【図４】第２の実施形態にかかる半導体装置の模式図
【図５】第３の実施形態にかかる半導体装置の模式図
【図６】第４の実施形態にかかる半導体装置の模式図
【図７】第４の実施形態の変形例にかかる半導体装置の模式図
【符号の説明】
【００３４】
１０  半導体層、１２  ソース金属電極、１２ａ、１２ｂ  複数の領域１４  金属ゲート配線、１４ａ  内側フィンガー部、１６  半導体素子、２０  ストラップ材、２２  絶縁層、２４  接合部、３４  バンプ、３５  電極材、３６  凹部、４０ｂ  インナーリード
【図１】
2009081198.tif 000003
【図２】
2009081198.tif 000004
【図３】
2009081198.tif 000005
【図４】
2009081198.tif 000006
【図５】
2009081198.tif 000007
【図６】
2009081198.tif 000008
【図７】
2009081198.tif 000009