(57)【要約】      （修正有）【課題】歩留まりの向上が図られたＧａＮエピタキシャル基板、またこのＧａＮエピタキシャル基板を用いた半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法を提供する。【解決手段】ＧａＮエピタキシャル基板５１の製造方法は、下地基板１０の上に第１ＧａＮ層１１をエピタキシャル成長させる第１ＧａＮ層形成工程と、第１ＧａＮ層形成工程の後に、下地基板１０の上面に凹部１０ａを形成する凹部形成工程と、凹部形成工程の後に、第１ＧａＮ層１１ａ上に第２ＧａＮ層１２をエピタキシャル成長させる第２ＧａＮ層形成工程と、を有するため、クラックの発生が抑制され、歩留まりが向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
下地基板の上に第１ＧａＮ層をエピタキシャル成長させる第１ＧａＮ層形成工程と、
前記第１ＧａＮ層形成工程の後に、前記下地基板の上面に凹部を形成する凹部形成工程と、
前記凹部形成工程の後に、前記第１ＧａＮ層上に第２ＧａＮ層をエピタキシャル成長させる第２ＧａＮ層形成工程と、
を有する、ＧａＮエピタキシャル基板の製造方法。
【請求項２】
前記第１ＧａＮ層形成工程の前に、前記下地基板の上面にマスク層をパターニング形成するマスク層形成工程を有する、請求項１記載のＧａＮエピタキシャル基板の製造方法。
【請求項３】
前記下地基板が単層で構成されている、請求項１又は２記載のＧａＮエピタキシャル基板の製造方法。
【請求項４】
前記下地基板が、複数の層で構成されており、
前記凹部形成工程において前記下地基板の最上層に前記凹部を形成する、請求項１又は２記載のＧａＮエピタキシャル基板の製造方法。
【請求項５】
下地基板上に第１ＧａＮ層をエピタキシャル成長させる第１ＧａＮ層形成工程と、
前記第１ＧａＮ層形成工程の後に、前記下地基板の上面に凹部を形成する凹部形成工程と、
前記凹部形成工程の後に、前記第１ＧａＮ層上に第２ＧａＮ層をエピタキシャル成長させて、ＧａＮエピタキシャル基板を作製する第２ＧａＮ層形成工程と、
前記ＧａＮエピタキシャル基板を用いて半導体デバイスを作製するデバイス製造工程と、
を有する、半導体デバイスの製造方法。
【請求項６】
前記第１ＧａＮ層形成工程の前に、前記下地基板の上面にマスク層をパターニング形成するマスク層形成工程を有する、請求項５記載の半導体デバイスの製造方法。
【請求項７】
前記下地基板が単層で構成されている、請求項５又は６記載の半導体デバイスの製造方法。
【請求項８】
前記下地基板が、複数の層で構成されており、
前記凹部形成工程において前記下地基板の最上層に前記凹部を形成する、請求項５又は６記載の半導体デバイスの製造方法。
【請求項９】
前記デバイス製造工程として、前記ＧａＮエピタキシャル基板から前記下地基板を除去して得られたＧａＮ基板を用いて前記半導体デバイスを作製する、請求項５〜８のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１０】
主面に凹部を有する下地基板と、
前記主面上に積層された多結晶ＧａＮ層と
を備える、ＧａＮエピタキシャル基板。
【請求項１１】
前記下地基板と前記多結晶ＧａＮ層との間に配置されたマスク層を有する、請求項１０記載のＧａＮエピタキシャル基板。
【請求項１２】
前記下地基板が単層で構成されている、請求項１０又は１１記載のＧａＮエピタキシャル基板。
【請求項１３】
前記下地基板が複数の層で構成されていて、
前記下地基板の最上層に前記凹部を有する、請求項１０又は１１記載のＧａＮエピタキシャル基板。
【請求項１４】
主面に凹部を有する下地基板と、前記主面上に積層された多結晶ＧａＮ層とを有するＧａＮエピタキシャル基板と、
前記ＧａＮエピタキシャル基板の前記多結晶ＧａＮ層上に積層された半導体層と、
を備えることを特徴とする、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮエピタキシャル基板、半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
従来、ＬＥＤ等の半導体デバイスの作製には、発光効率等の各種素子特性の向上のため、単結晶のＧａＮ基板が用いられている。例えば下記特許文献１には、サファイヤ等の高品質基板上にＺｎＯ層を成長させた後に、ＺｎＯ層の極性を変化してＧａＮ単結晶層を成長させた後、ＺｎＯを溶解させることによってＧａＮ単結晶の基板を得る方法が開示されている。
【特許文献１】特開２００４−２８４８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、単結晶ＧａＮ基板を用いて半導体デバイスを作製しようとした場合に、以下の問題が発生する。すなわち、単結晶基板の上にエピタキシャル層を成長する工程や、エピタキシャル層形成後に半導体デバイスを切り出す工程において、エピタキシャル層や単結晶基板にクラックが発生しやすい。このように、単結晶基板を用いて半導体デバイスを作製した場合には不良が発生することが多く、歩留まりが必ずしも高くなかった。
【０００４】
本発明は、上記を鑑みてなされたものであり、歩留まりの向上が図られたＧａＮエピタキシャル基板、またこのＧａＮエピタキシャル基板を用いた半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明のＧａＮエピタキシャル基板は、下地基板の上に第１ＧａＮ層をエピタキシャル成長させる第１ＧａＮ層形成工程と、第１ＧａＮ層形成工程の後に、下地基板の上面に凹部を形成する凹部形成工程と、凹部形成工程の後に、第１ＧａＮ層上に第２ＧａＮ層をエピタキシャル成長させる第２ＧａＮ層形成工程と、を有することを特徴とする。
【０００６】
上記の製造方法により、下地基板上に第１ＧａＮ層をエピタキシャル成長させた後に下地基板の上面に凹部を形成すると、凹部近傍の第１ＧａＮ層の成長方向が変更される。その他の領域の第１ＧａＮ層の成長方向は変更しないため、当初エピタキシャル成長させた第１ＧａＮ層が持つ成長方向と、異なる成長方向となる部分ができ、第１ＧａＮ層中に複数の成長方向を持つ部分が存在する状態となる。その後、複数の成長方向を有する第１ＧａＮ層上に第２ＧａＮ層がエピタキシャル成長されることにより、異なる成長方向のＧａＮ層は異なる結晶として成長し、多結晶ＧａＮ層を有するＧａＮエピタキシャル基板が作製される。
【０００７】
発明者らは、鋭意研究の末、本製造方法によって得られたＧａＮエピタキシャル基板を用いて半導体デバイスを作製すると、エピタキシャル層や基板における上記クラックの発生を減少させることができ、半導体デバイスの作製における歩留まりの向上を実現することができることを見出した。
【０００８】
本発明のＧａＮエピタキシャル基板の製造方法では、第１ＧａＮ層形成工程の前に、下地基板の上面にマスク層をパターニング形成するマスク層形成工程を有する態様でもよい。
【０００９】
また、本発明のＧａＮエピタキシャル基板の製造方法では、下地基板が単層で構成されている態様でもよい。この場合、凹部形成工程においては、単層の下地基板上に凹部が形成される。
【００１０】
さらに、下地基板が、複数の層で構成されており、凹部形成工程において下地基板の最上層に前記凹部を形成する態様でもよい。この態様によれば、下地基板として選択できる材料が増える。このため、より幅広い製造条件で本発明に係るＧａＮエピタキシャル基板を作製することができる。
【００１１】
本発明の半導体デバイスの製造方法では、下地基板の上に第１ＧａＮ層をエピタキシャル成長させる第１ＧａＮ層形成工程と、第１ＧａＮ層形成工程の後に、下地基板の上面に凹部を形成する凹部形成工程と、凹部形成工程の後に、第１ＧａＮ層上に第２ＧａＮ層をエピタキシャル成長させて、ＧａＮエピタキシャル基板を作製する第２ＧａＮ層形成工程と、ＧａＮエピタキシャル基板を用いて半導体デバイスを作製するデバイス製造工程と、を有する。
【００１２】
この場合、下地基板上に第１ＧａＮ層をエピタキシャル成長させた後に下地基板の上面に凹部を形成することで、凹部近傍の第１ＧａＮ層の成長方向が変更される。その他の領域の第１ＧａＮ層の成長方向は変更しないため、当初エピタキシャル成長させた第１ＧａＮ層の成長方向と、異なる成長方向を有する部分ができ、第１ＧａＮ層中に複数の成長方向を持つ部分が存在する状態となる。その後、複数の成長方向を有する第１ＧａＮ層上に第２ＧａＮ層がエピタキシャル成長して得られるＧａＮエピタキシャル基板を用いて半導体デバイスを作製することにより、半導体デバイスを作製する際のクラックの発生を減少させることができ、歩留まりの向上を実現することができる。
【００１３】
また、本発明の半導体デバイスの製造方法では、第１ＧａＮ層形成工程の前に、下地基板の上面にマスク層をパターニング形成するマスク層形成工程を有していてもよい。
【００１４】
本発明の半導体デバイスの製造方法では、下地基板が単層で構成されていてもよい。
【００１５】
また、本発明の半導体デバイスの製造方法では、下地基板が、複数の層で構成されており、凹部形成工程において前記下地基板の最上層に前記凹部を形成する態様でもよい。
【００１６】
さらに、本発明の半導体デバイスの製造方法では、デバイス製造工程として、ＧａＮエピタキシャル基板から下地基板を除去して得られたＧａＮ基板を用いて半導体デバイスを作製する態様でもよい。下地基板を半導体デバイスに用いないことで、下地基板として選択する材料の制限が少なくなり、より幅広い材料を下地基板として用いることができる。さらに、多結晶ＧａＮ層からなる層のみを半導体デバイスに用いることにより、デバイス特性の高い半導体デバイスを得ることができ、より歩留まりの向上を図ることができる。
【００１７】
本発明のＧａＮエピタキシャル基板は、主面に凹部を有する下地基板と、主面上に積層された多結晶ＧａＮ層と、を備えることを特徴とする。下地基板の主面上に積層されたＧａＮ層が多結晶であることで、半導体デバイスを作製する際のクラックの発生を抑えることができ、歩留まりの向上を図ることができる。
【００１８】
また、本発明のＧａＮエピタキシャル基板は、下地基板と多結晶ＧａＮ層との間に配置されたマスク層を備えていてもよい。
【００１９】
また、本発明のＧａＮエピタキシャル基板は、下地基板が単層で構成されている態様でもよい。
【００２０】
さらに、本発明のＧａＮエピタキシャル基板は、下地基板が複数の層で構成されており、下地基板の最上層に凹部を有する態様でもよい。
【００２１】
本発明の半導体デバイスは、主面に凹部を有する下地基板と、主面上に積層された多結晶ＧａＮ層とを有するＧａＮエピタキシャル基板と、ＧａＮエピタキシャル基板の多結晶ＧａＮ層上に積層された半導体層と、を有することを特徴とする。これによれば、下地基板の主面上に積層されたＧａＮ層が多結晶であることから、半導体デバイスを作製する際のクラックの発生を抑え、歩留まりの向上が図られている。
【発明の効果】
【００２２】
本発明によれば、歩留まりの向上が図られたＧａＮエピタキシャル基板、またこのＧａＮエピタキシャル基板を用いた半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法が提供される。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態に係るＧａＮエピタキシャル基板５１の製造方法を示す図である。本実施形態に係るＧａＮエピタキシャル基板５０の製造方法では、
（１）図１（ａ）及び図１（ｂ）に示すように、下地基板１０の上に第１ＧａＮ層１１をエピタキシャル成長させる第１ＧａＮ層形成工程と、
（２）図１（ｃ）に示すように、第１ＧａＮ層形成工程の後に、下地基板１０の上面に凹部１０ａを形成する凹部形成工程と、
（３）図１（ｃ）及び図１（ｄ）に示すように、凹部形成工程の後に、凹部形成工程によって変形した第１ＧａＮ層１１ａ上に第２ＧａＮ層１２をエピタキシャル成長させる第２ＧａＮ層成長工程と、
を有する。以下、上記の各製造工程について詳細に説明する。
【００２５】
まず、図１（ａ）に示す単結晶の下地基板１０を準備する。下地基板１０としては、ＩｎＰ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＡｌＮ等が好ましい。これらの半導体材料は、凹部形成工程にて、凹部を形成することが容易であるため、本実施形態に係る下地基板として好適である。
【００２６】
次に、第１ＧａＮ層形成工程として、図１（ｂ）に示すように、下地基板１０の上に第１ＧａＮ層１１をエピタキシャル成長させる。第１ＧａＮ層１１の成長方法としては、例えばＨＶＰＥ法（Hydride Vapor Phase Epitaxy；ハロゲン化気相エピタキシー）などによる。厚さは約１μｍである。
【００２７】
続いて、凹部形成工程として、図１（ｃ）に示すように、下地基板１０の上面に凹部１０ａを形成する。凹部の形成方法としては、例えば成長炉から第１ＧａＮ層１１を備えうる下地基板１０を取り出して、ＮＨ３等の腐食性のある液体でエッチングする方法や、成長炉中でＨＣｌガスやＮＨ３ガスを用いてエッチングする方法や加熱する方法があげられる。具体的には、例えば８００℃の高温下でのＨＣｌガスを流してエッチングを行う方法がある。これらの処理によって、図１（ｃ）のように下地基板１０の上面に凹部１０ａが形成されると同時に、第１ＧａＮ層もエッチングや加熱により特に凹部１０ａの上面を覆っていた部分等の、エピタキシャル層が部分的に変形した第１ＧａＮ層１１ａとなる。
【００２８】
この第１ＧａＮ層１１ａの上面にさらにＧａＮをエピタキシャル成長させると、図１（ｄ）に示すような第２ＧａＮ層１２が形成される。第２ＧａＮ層形成工程として、図１（ｄ）では、第１ＧａＮ層１１ａの上面に第２ＧａＮ層１２をエピタキシャル成長させる。これにより、第２ＧａＮ層１２が多結晶層として形成される。図１（ｄ）における第１ＧａＮ層１１ａ及び第２ＧａＮ層１２中の矢印は、結晶の成長方向を模式的に示したものである。こうして得られるＧａＮエピタキシャル基板では、図１（ｄ）に示すように下地基板１０と第１ＧａＮ層１１ａとの間に凹部１０ａが残ることもある。
【００２９】
ここで、上記のようにして得られたＧａＮエピタキシャル基板５１の結晶構造を、従来の単結晶ＧａＮ基板と比較して説明する。図２は、従来例の単結晶ＧａＮ基板５０と、本発明の第１実施形態に係るＧａＮエピタキシャル基板５１とを、ＸＲＤ測定した際に得られるピークを模式的に示した図である。図２（ａ）は単結晶ＧａＮ基板５０の例であり、図２（ｂ）は第１実施形態によって得られるＧａＮエピタキシャル基板５１の例である。それぞれの図に含まれているのは、結晶基板の表面を模式的に示した図と、その図の中心線部分における断面図（矢印は結晶の成長方向を示す）と、それにＸ線を照射した際に得られるＸＲＤパターンの例である。
【００３０】
図２（ａ）で示すように、単結晶ＧａＮ基板５０は単結晶であるから、その成長方向（図中の矢印）も実質的に単一方向となっている。この上面にＸ線Ｌを照射すると、Ｘ線Ｌは単一方向の成長方向（結晶方位）を持つ結晶面で反射するので、単一のピークが得られる。しかし、図２（ｂ）で示すように、第１実施形態に係るＧａＮエピタキシャル基板５１の場合は、結晶粒界（もしくは小傾角粒界のような界面）が存在し、その結晶粒界において結晶の成長方向が変化している。この結晶粒界付近にＸ線Ｌを照射すると、Ｘ線Ｌは複数（２つ）の結晶面で反射するため、得られるＸＲＤパターンではピークが複数（２つ）に分裂している。このように、多結晶基板にＸ線を照射すると、結晶の成長方向がそれぞれ異なることにより、分裂したピークが見られる。
【００３１】
発明者らは、図２（ｂ）で示したようにＸＲＤパターンにおいて分裂したピークが測定されるＧａＮ多結晶からなるＧａＮエピタキシャル基板を用いて半導体デバイスを作製することにより、図２（ａ）のようなＧａＮ単結晶を用いて作製した場合と比較して、半導体デバイスを作製する際のクラックの発生を減少させることができ、歩留まりの向上を実現することができることを見出した。この原因としては、以下のように考えられる。
【００３２】
まず、クラックの発生原因として応力が考えられる。具体的には、下地として単結晶ＧａＮ基板を用いて半導体デバイスを作製する際には、下地基板上に、ＧａＮとは異なる組成、あるいは不純物量の異なるエピタキシャル層を形成する。そのため、単結晶ＧａＮ基板とエピタキシャル層では格子定数や熱膨張係数が異なってしまうため、エピタキシャル層の形成中あるいは形成後に、基板とエピタキシャル層との界面に応力が発生する。この応力がクラックの発生原因になる。
【００３３】
また、その他クラック発生原因として、エピタキシャル層を形成した後の冷却過程、さらにエピタキシャル層を形成した後の下面加工時や、チップ化工程において、熱的あるいは機械的な外力が与えられるときにクラックが発生しやすいと考えられる。
【００３４】
しかしながら、本実施形態のように、ＧａＮ基板が結晶粒界を有する場合には、結晶粒界がクッション材のような働き（緩衝機能）をしていると考えられる。具体的には、例えばＧａＮ基板に応力が生じると、結晶欠陥が多く含まれる結晶粒界で転位が増殖し、応力が緩和される、あるいは結晶欠陥を介して結晶が滑って応力が緩和されるなど、の効果が得られると考えられる。このように、本実施形態のように、多結晶ＧａＮで構成されるＧａＮエピタキシャル基板を用いて半導体デバイスを作製することにより、クラックの発生が少なく歩留まりの高いデバイスを得ることができると考えられる。
【００３５】
（第２実施形態）
図３は、本発明の第２実施形態に係るＧａＮエピタキシャル基板５２の製造方法を示す図である。本実施形態に係るＧａＮエピタキシャル基板５２の製造方法では、
（１）図３（ａ）に示すように、下地基板２０の上面にマスク層２１をパターニング形成するマスク層形成工程と、
（２）図３（ｂ）に示すように、マスク層２１を形成した下地基板２０の上面に第１ＧａＮ層２２をエピタキシャル成長させる第１ＧａＮ層形成工程と、
（３）図３（ｃ）に示すように、第１ＧａＮ層形成工程の後に下地基板２０の上面に凹部２０ａを形成する凹部形成工程と、
（４）図３（ｃ）及び図３（ｄ）に示すように、凹部形成工程の後に、凹部形成工程によって変形したマスク層２１ａ及び第１ＧａＮ層２２ａ上に、第２ＧａＮ層２３を形成する第２ＧａＮ層形成工程と、
を有する。以下、上記の各製造工程について第１実施形態と比較しながら詳細に説明する。
【００３６】
第２実施形態に係るＧａＮエピタキシャル基板５２の製造方法は、マスク層形成工程として、下地基板２０の上面にマスク層２１をパターニング形成することが、第１実施形態と比較して異なる点である。このマスク層２１としては、例えばＳｉＯ２膜等が好適である。またマスク層のパターニング形成方法としては、一般的な形成方法であればよい。具体的には、例えばＳｉＯ２膜を全面に塗布した後、図４に示すように、１辺５μｍの正方形６０が、５μｍの間隔６０ａでマトリックス配置となるようにフォトリソグラフィすることで、マスク層２１が得られる。
【００３７】
このように、下地基板２０の上面にマスク層２１を形成している場合、図３（ｃ）のように下地基板２０の上面に凹部２０ａを形成すると、実施形態１と同様に凹部２０ａの上の第１ＧａＮ層２２の部分的に変形してその部分の成長方向が変わり、結晶粒界を含む、第１ＧａＮ層２２ａとなる。同時に、凹部の形成に伴ってマスク層２１が図３（ｃ）のように傾斜して、変位したマスク層２１ａとなる。このようなマスク層２１ａの上には、後続の第２ＧａＮ層２３の形成工程においてＧａＮが当初の成長方向と異なる方向へエピタキシャル成長する。これにより、多結晶層である第２ＧａＮ層２３を含むＧａＮエピタキシャル基板を得ることができる。
【００３８】
上記のように、第２実施形態においても第１実施形態と同様に多結晶ＧａＮ層を含むＧａＮエピタキシャル基板５２を作製することができる。そして、このＧａＮエピタキシャル基板５２を用いて半導体デバイスを作製することにより、クラックの発生が少なく歩留まりの高いデバイスを得ることができる。
【００３９】
（第３実施形態）
図５は、本発明の第３実施形態に係るＧａＮエピタキシャル基板５３の製造方法を示す図である。本実施形態に係るＧａＮエピタキシャル基板５３の製造方法では、
（１）図５（ａ）及び図５（ｂ）に示すように、第１下地基板層３０と、第１下地基板層３０の上面の第２下地基板層３１の二層からなる下地基板３０Ａの、第２下地基板層３１の上面に第１ＧａＮ層３２をエピタキシャル成長させる第１ＧａＮ層形成工程と、
（２）図５（ｃ）に示すように、第１ＧａＮ層形成工程の後に、第２下地基板層３１（下地基板の最上層）の上面に凹部３１ａを形成する凹部形成工程と、
（３）図５（ｃ）及び図５（ｄ）に示すように、凹部形成工程の後に、凹部形成工程によって変形した第１ＧａＮ層３２ａの上に第２ＧａＮ層３３をエピタキシャル成長させる第２ＧａＮ層成長工程と、
を有する。以下、上記の各製造工程について第１実施形態及び第２実施形態と比較しながら詳細に説明する。
【００４０】
第３実施形態に係るＧａＮエピタキシャル基板５３の製造方法では、下地基板３０Ａが複数層からなることが、第１実施形態及び第２実施形態と異なる点である。下地基板３０Ａを複数層にした場合、凹部形成工程では、本実施形態では下地基板の最上層である第２下地基板層３１に凹部が形成される。第２下地基板層３１に用いる半導体材料としては、凹部形成工程にて凹部を形成することが容易である、ＩｎＰ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＡｌＮ等が好ましい。また、本実施形態では第１下地基板層３０として用いる材料は上記のＩｎＰ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＡｌＮ等に限られず、例えばサファイア基板等の、エッチング等により腐食されにくい材料を用いることができる。第１下地基板層３０の上に第２下地基板層３１を形成する具体的な方法としては、例えば、第１下地基板層３０として（０００１）Ｃ面サファイア基板上を準備し、その上にＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition；有機金属気相成長法）を用いて、ＧａＮ結晶膜を成長させることにより第２下地基板層３１を形成する方法がある。
【００４１】
上記のように、第３実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板５３を作製することができる。そして、このＧａＮエピタキシャル基板５３を用いて半導体デバイスを作製することにより、クラックの発生が少なく歩留まりの高いデバイスを得ることができる。さらに、本実施形態によれば、下地基板３０Ａが複数層からなることで、下地基板３０Ａとして用いる材料に選択肢が増え、より幅広い製造条件でＧａＮエピタキシャル基板５３を作製することができる。
【００４２】
（第４実施形態）
図６は、本発明の第４実施形態に係るＧａＮエピタキシャル基板５４の製造方法を示す図である。本実施形態に係るＧａＮエピタキシャル基板５４の製造方法では、
（１）図６（ａ）に示すように、第１下地基板層４０と、第１下地基板層４０の上面の第２下地基板層４１の二層からなる下地基板４０Ａの上面にマスク層４２をパターニング形成するマスク層形成工程と、
（２）図６（ｂ）に示すように、マスク層４２を形成した第２下地基板層４１の上面に第１ＧａＮ層４３をエピタキシャル成長させる第１ＧａＮ層形成工程と、
（３）図６（ｃ）に示すように、第１ＧａＮ層形成工程の後に第２下地基板層４１（下地基板の最上層）の上面に凹部４１ａを形成する凹部形成工程と、
（４）図６（ｃ）及び図６（ｄ）に示すように、凹部形成工程の後に、凹部形成工程によって変形した第１ＧａＮ層４３ａ上に第２ＧａＮ層４４をエピタキシャル成長させる第２ＧａＮ層成長工程と、
を有する。以下、上記の各製造工程について第１実施形態〜第３実施形態と比較しながら詳細に説明する。
【００４３】
第４実施形態に係るＧａＮエピタキシャル基板５４の製造方法は、下地基板４０Ａが複数層からなる点は第３実施形態と同様である。本実施形態ではさらに、第２実施形態と同様に、第１ＧａＮ層成長工程の前に、マスク層４２をパターニング形成するマスク層形成工程を有することを特徴とする。
【００４４】
上記のように、第４実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板５４を作製することができる。そして、このＧａＮエピタキシャル基板５４を用いて半導体デバイスを作製することにより、クラックの発生が少なく歩留まりの高いデバイスを得ることができる。さらに、本実施形態によれば、下地基板４０Ａが複数層からなることで、下地基板４０Ａとして用いる材料に選択肢が増え、より幅広い製造条件でＧａＮエピタキシャル基板５４を作製することができる。
【００４５】
上記の第１実施形態〜第４実施形態により得られるＧａＮエピタキシャル基板５１〜５４は、そのまま半導体デバイスの作製に用いることができる。また、必要に応じて第１ＧａＮ層及び第２ＧａＮ層から成る層を下地基板１０、２０、３０Ａ、４０Ａから分離し、多結晶のＧａＮ基板として半導体デバイスの製造に用いることができる。ＧａＮエピタキシャル基板５１〜５４から下地基板１０、２０、３０Ａ、４０Ａを分離してＧａＮ基板として用いることにより、ＧａＮから成る層のみを半導体デバイスに用いるため、高性能の半導体デバイスを作製することができる。
【００４６】
以下の本発明に係る半導体デバイスの実施形態では、上記第１実施形態〜第４実施形態により得られるＧａＮエピタキシャル基板５１〜５４から下地基板１０、２０、３０Ａ、４０Ａを分離して得られる多結晶のＧａＮ基板１を用いた半導体デバイスについて、説明する。
【００４７】
（第５実施形態）
図７は、本発明の第５実施形態に係る半導体デバイス１１０の図である。図７に示すように、本実施形態に係る半導体デバイス１１０は、ＧａＮ基板１の上面に、ｎ型ＧａＮ層２０１、ｎ型ＡｌＧａＮ層２０２、発光層２０３、ｐ型ＡｌＧａＮ層２０４、ｐ型ＧａＮ層２０５を順次形成した半導体層と、ｐ型ＧａＮ層２０６の上面にｐ側電極２５１、ＧａＮ基板１の下面にｎ側電極２５２と、からなる。この半導体デバイス１１０は、ＬＥＤ（Light Emitting Diode：発光ダイオード）として、機能する。
【００４８】
発光層２０３は、例えばＧａＮ層とＩｎ０．２Ｇａ０．８Ｎ層の２層構造を多層重ねたＭＱＷ（Multi-Quantum Well：多重量子井戸）構造としてもよい。
【００４９】
本実施形態の半導体デバイス１１０は、例えば以下の方法により作製される。まず、デバイス製造工程として、ＧａＮ基板１の上面にＭＯＣＶＤ法により、ｎ型ＧａＮ層２０１、ｎ型ＡｌＧａＮ層２０２、発光層２０３、ｐ型ＡｌＧａＮ層２０４、ｐ型ＧａＮ層２０５を順次形成する。続いて、ｐ型ＧａＮ層２０５の上面に厚さ１００ｎｍのｐ側電極２５１を形成する。さらに、ＧａＮ基板１の下面にｎ側電極２５２を形成することにより、半導体デバイス１１０であるＬＥＤが得られる。
【００５０】
上記の第５実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板を用いて半導体デバイスを作製することにより、クラック発生が少なく歩留まりが高い半導体デバイス（ＬＥＤ）を作製することができる。
【００５１】
（第６実施形態）
図８は、本発明の第６実施形態に係る半導体デバイス１２０の図である。図８（ｂ）に示すように、本実施形態に係る半導体デバイス１２０は、ＧａＮ基板１の上面に、ｎ型ＧａＮバッファ層２０６、ｎ型ＡｌＧａＮクラッド層２０７、ｎ型ＧａＮ光導波層２０８、活性層２０９、アンドープＩｎＧａＮ劣化防止層２１０、ｐ型ＡｌＧａＮギャップ層２１１、ｐ型ＧａＮ光導波層２１２、ｐ型ＡｌＧａＮクラッド層２１３、ｐ型ＧａＮコンタクト層２１４を順次形成した半導体層と、さらにｐ型ＧａＮコンタクト層２１４の上面のｐ側電極２５１と、ＧａＮ基板の下面のｎ側電極２５２と、からなる。この半導体デバイス１２０は、ＬＤ（Laser Diode；レーザダイオード）として、機能する。
【００５２】
本実施形態の半導体デバイス１２０は、例えば以下の方法により作製される。まず、デバイス製造工程として、図８（ａ）に示すように、ＧａＮ基板１の上面にＭＯＣＶＤ法により、ｎ型ＧａＮバッファ層２０６、ｎ型ＡｌＧａＮクラッド層２０７、ｎ型ＧａＮ光導波層２０８、活性層２０９、アンドープＡｌＧａＮ劣化防止層２１０、ｐ型ＡｌＧａＮギャップ層２１１、ｐ型ＧａＮ光導波層２１２、ｐ型ＡｌＧａＮクラッド層２１３、ｐ型ＧａＮコンタクト層２１４を順次形成する。次に、ｐ型ＧａＮコンタクト層２１４の上面全面にＳｉＯ２膜をＣＶＤ法により形成した後、リソグラフィによりパターンを形成する。次に、図８（ｂ）に示すように、エッチングにより、ｐ型ＡｌＧａＮクラッド層２１３の厚さ方向の所定の深さまでリッジ２１５を形成する。その後ＳｉＯ２膜を除去した後に、基板全面にＳｉＯ２絶縁膜２１６を形成する。次にレジストパターン形成及びエッチングによりｐ型ＧａＮコンタクト層の上面のみにｐ側電極２５１を形成する。その後下面にｎ側電極２５２を形成することにより、半導体デバイス１２０であるＬＤが得られる。
【００５３】
なお、ＳｉＯ２膜の形成は、真空蒸着法、スパッタリング法などを用いてもよく、ＳｉＯ２膜のエッチングには、フッ素を含むエッチングガスを用いたＲＩＥ法でもよい。
【００５４】
上記の第６実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板を用いて半導体デバイス１２０を作製することにより、クラック発生が少なく歩留まりが高い半導体デバイス（ＬＤ）１２０を作製することができる。
【００５５】
（第７実施形態）
図９は、本発明の第７実施形態に係る半導体デバイス１３０の図である。図９に示すように、本実施形態に係る半導体デバイス１３０は、ＧａＮ基板１の上面に、１層以上のＩＩＩ族窒化物半導体層２２１として、ｉ型ＧａＮ層２２１ａ、ｉ型ＡｌＧａＮ層２２１ｂが順次形成され、さらにｉ型ＡｌＧａＮ層２２１ｂの上面のソース電極２５３と、ゲート電極２５４及びドレイン電極２５５と、からなる。この半導体デバイス１３０は、ＨＥＭＴ（High Electron Mobility Transistor；高電子移動度トランジスタ）として機能する。
【００５６】
本実施形態の半導体デバイス１３０は、例えば以下の方法により作製される。デバイス製造工程として、図９に示すように、ＧａＮ基板１の上面に、ｉ型ＧａＮ層２２１ａ、ｉ型ＡｌＧａＮ層２２１ｂを成長させた後、フォトリソグラフィ法及びリフトオフ法により、ｉ型ＡｌＧａＮ層２２１ｂ上にソース電極２５３及びドレイン電極２５５を形成語、さらに、ゲート電極２５４を形成することにより、半導体デバイス１３０であるＨＥＭＴが得られる。
【００５７】
上記の第７実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板を用いて半導体デバイス１３０を作製することにより、クラック発生が少なく歩留まりが高い半導体デバイス（ＨＥＭＴ）１３０を作製することができる。
【００５８】
（第８実施形態）
図１０は、本発明の第８実施形態に係る半導体デバイス１４０の図である。図１０に示すように、本実施形態に係る半導体デバイス１４０は、ＧａＮ基板１の上面に、１層以上のＩＩＩ族窒化物半導体層としてｎ−型ＧａＮ層２２１を有し、ＧａＮ基板１の下面にオーミック電極２５６を備える。また、ｎ−型ＧａＮ層２２１の上面にショットキー電極２５７を備える。この半導体デバイス１４０は、ショットキーダイオードして機能する。
【００５９】
本実施形態の半導体デバイス１４０は、例えば以下の方法により作製される。デバイス製造工程として、図１０に示すように、ＧａＮ基板１上に、ＭＯＣＶＤ法により、ｎ−型ＧａＮ層２２１を成長させる。次に、ＧａＮ基板１の下面全面にオーミック電極２５６を形成した。さらに、フォトリソグラフィ法及びリフトオフ法により、ｎ−型ＧａＮ層上にショットキー電極２５７を形成する。以上により、半導体デバイス１４０であるショットキーダイオードが得られる。
【００６０】
上記の第８実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板を用いて半導体デバイス１４０を作製することにより、クラック発生が少なく歩留まりが高い半導体デバイス（ショットキーダイオード）１４０を作製することができる。
【００６１】
（第９実施形態）
図１１は、本発明の第９実施形態に係る半導体デバイス１５０の図である。図１１に示すように、本実施形態に係る半導体デバイス１５０は、ＧａＮ基板１の上面に１層以上のＩＩＩ族窒化物半導体層２２１としてｎ−型ＧａＮ層２２１ｃを形成し、ｎ−型ＧａＮ層の上面の一部の領域にｐ型ＧａＮ層２２１ｄ及びｎ＋型ＧａＮ層２２１ｅを形成する。さらにＧａＮ基板１の下面にドレイン電極２５５、ｎ−型ＧａＮ層２２１ｃの上面にゲート電極２５４、ｎ＋型ＧａＮ層２２１ｅの上面にソース電極２５３を備える。この半導体デバイス１５０は縦型ＭＩＳ（Metal Insulator Semiconductor；金属−絶縁体−半導体）トランジスタとして機能する。
【００６２】
本実施形態の半導体デバイス１５０は、例えば以下の方法により作製される。デバイス製造工程として、図１１に示すように、ＧａＮ基板１上に、ＭＯＣＶＤ法によりｎ−型ＧａＮ層２２１ｃを形成する。続いて、選択イオン注入法により、ｎ−型ＧａＮ層の上面の一部の領域にｐ型ＧａＮ層２２１ｄ及びｎ＋型ＧａＮ層２２１ｅを順次形成する。次に、ＳｉＯ２膜を用いてｎ−型ＧａＮ層２２１ｃを保護した後アニールを行い注入イオンを活性化させる。縦型ＭＩＳ用絶縁膜としてＰ−ＣＶＤ（Plasma enhanced Chemical Vapor Deposition；プラズマ化学気相堆積法）法によりＳｉＯ２膜を形成した後、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記縦型ＭＩＳ用絶縁膜の一部をエッチングして、リフトオフ法により、ｎ＋型ＧａＮ層２２１ｅの上面にソース電極２５３を形成する。次に、フォトリソグラフィ法及びリフトオフ法により、上記縦型ＭＩＳ用絶縁膜上に、ゲート電極２５４を形成する。さらに、ＧａＮ基板１の下面全面にドレイン電極２５５を形成することにより、半導体デバイス１５０である縦型ＭＩＳトランジスタが得られる。
【００６３】
上記の第９実施形態によれば、多結晶ＧａＮ層を含むＧａＮエピタキシャル基板を用いて半導体デバイス１５０を作製することにより、クラック発生が少なく歩留まりが高い半導体デバイス（縦型ＭＩＳトランジスタ）１５０を作製することができる。
【実施例】
【００６４】
以下、本発明に係るＧａＮエピタキシャル基板及び半導体デバイスの製造方法に基づいて作製された半導体デバイスを実施例として、従来の単結晶ＧａＮ基板を用いて作製された半導体デバイスを比較例として、本発明を更に詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【００６５】
＜実施例及び比較例に用いる基板の作製＞
（実施例１〜５０及び実施例Ａ〜Ｅに用いるＧａＮ基板の作製）
上記第４実施形態の方法を用いてＧａＮエピタキシャル基板を作製した。まず、２．５インチ（実施例１〜５０）又は３インチ（実施例Ａ〜Ｅ）の（０００１）Ｃ面サファイア基板上に、ＭＯＣＶＤ法を用いて、ＧａＮ結晶膜（第１ＧａＮ層に相当する）を３μｍ成長させた（第１ＧａＮ層形成工程に相当する）。その後、このＧａＮ結晶膜の成長したサファイア基板を炉から取り出し、ＧａＮ結晶膜上にＳｉＯ２膜を積層し、窓サイズ５μｍ、線幅５μｍの格子状のパターン（図４に示すマスクパターン６０のネガパターン）を用いてフォトリソグラフィによりパターニングをした。その後、ＳｉＯ２膜上にＨＶＰＥ法を用いて１０００℃で厚さ１μｍ程度のＧａＮ結晶成長を行った。成長した基板を取り出してみると、ＧａＮ結晶が部分的に成長しており、ＧａＮ結晶が成長していない領域も一部観察できた。再度ＨＶＰＥ炉に挿入し、８００℃でＨＣｌガスを流して、エッチングを行った（凹部形成工程に相当する）後、炉から取り出してＳＥＭ観察を実施したところ、下地のＧａＮ結晶及び成長したＧａＮ結晶の一部がエッチングされており、傾いているＧａＮ結晶も観察できた。この基板を再度ＨＶＰＥ炉に挿入して、ＧａＮ結晶を１０００℃で厚さ３００μｍ程度まで成長した（第２ＧａＮ層形成工程に相当する）後、ＨＶＰＥ炉から取り出した。以上の工程によって、ＧａＮエピタキシャル基板を得た。
【００６６】
続いて、このＧａＮエピタキシャル基板のうちＧａＮの多結晶からなる層の部分をサファイア基板から切り出し、多結晶ＧａＮ基板を得た。
【００６７】
（ＸＲＤ測定）
上記の方法によって得られた多結晶ＧａＮ基板のＸＲＤパターンを測定して、結晶のピーク分裂の箇所の数とピーク数を測定した。
【００６８】
ＸＲＤパターンの測定方法について、図１２を用いて具体的に示す。測定装置としては、２結晶Ｘ線回折装置を用い、測定条件は、スリット幅を縦５００μｍ×横２００μｍ、Ｘ線入射方向を＜１１−２０＞方向、回折面を（０００４）面とした。図１２は、多結晶ＧａＮ基板のＸＲＤパターンの測定ポイントを示す図である。このように、ＧａＮ基板の中心から、＜１１−２０＞方向及び＜１−１００＞方向に１０ｍｍ間隔で１３箇所の測定ポイントを設定した。これらのポイントのＸＲＤパターンを測定し、各測定ポイントにおけるＸＲＤピークの分裂の有無及びピークの数を求めた。
【００６９】
図１３は、測定ポイントの一つで測定したＸＲＤパターンの例である。このようにして、各測定ポイントで測定したＸＲＤパターンから得られた１３個のピーク分裂の有無及びピーク数から、以下の手順で分裂ピークの平均数を求めた。まず、ピーク分裂が発生している測定ポイント（ピーク数が２以上のポイント）の個数がＮ箇所（Ｎは１〜１３の整数）であり、ピーク分裂が発生している測定ポイントでのピーク数をそれぞれａ１〜ａＮとしたとき、以下の一般式（１）；
分裂ピークの平均数＝（ａ１＋・・・＋ａＮ）／Ｎ      （１）
によって求められる数を、分裂ピークの平均数とした。
【００７０】
複数の多結晶ＧａＮ基板について、上記の数値を求め、実施例１〜５０で用いる基板として区別した。これらの実施例１〜５０の多結晶ＧａＮ基板（各実施例につき１０枚：合計５００枚）を用いて、以下のそれぞれの半導体デバイスの製造方法に基づいて半導体デバイスを作製した。
【００７１】
実施例Ａ〜Ｅの半導体デバイスに用いる基板としては、大きさが３インチで、ピーク分裂発生箇所が１箇所（Ｎ＝１）であり、ピーク分裂発生箇所のピーク分裂数が２（分裂ピークの平均数が２となる）の、多結晶ＧａＮ基板を５０枚用意した。これらを用いて、以下のそれぞれの半導体デバイスの製造方法に基づいて半導体デバイスを作製した。
【００７２】
（比較例１〜５及び比較例Ａ〜Ｅの単結晶ＧａＮ基板）
比較例１〜５として、大きさ２．５インチで厚さ４００μｍ、比較例Ａ〜Ｅとして大きさ３インチで厚さ４００μｍの単結晶ＧａＮ基板を用いた。これらの単結晶ＧａＮ基板について、実施例に用いる多結晶ＧａＮ基板と同様にＸＲＤパターン測定をしたところ、ピーク分裂はいずれの測定ポイントでも発生していなかった。
【００７３】
＜半導体デバイスの評価方法＞
（１．クラックの評価）
それぞれの実施例／比較例に分けられた基板を、微分干渉顕微鏡で観察し、クラックの有無を確認した。観察箇所は、各基板の外周５ｍｍを除く全面であり、対物レンズの観察倍率が２０倍となるように設定した。クラックが発見された場合、長さ１００μｍ以上のクラックが３０本以上あれば、クラック有りとみなして不合格とし、後続の工程に進めないこととした。
【００７４】
クラックの評価は、各半導体デバイスの製造工程において２回実施している。１回目は基板の上に半導体層を成長させた後（結果を示す表１〜表１０では、“クラック＠エピ”と記載している）であり、２回目は基板の下面に電極を形成する等の加工を行った後（表１〜表１０では“クラック＠バックラップ”と記載している）である。結果を示す表１〜表１０ではクラック有りとみなされなかった基板（合格した基板）の枚数を示す。
【００７５】
（２．デバイスの評価）
各半導体デバイスの製造工程により作製した半導体デバイスのデバイス特性に関する評価は下記の通りとした。まず、各半導体デバイスの比較例に相当する単結晶ＧａＮ基板を含む半導体デバイスのデバイス特性の測定として、ＬＥＤは発光強度、ＬＤはレーザ寿命、ＨＥＭＴ、ショットキーダイオード及び縦型ＭＩＳトランジスタはオン抵抗をそれぞれ測定し、それらの平均値及びσを算出した。これを基に、実施例のそれぞれの半導体デバイスについてデバイス特性を測定し、比較例のデバイス特性の（平均値−σ）以上の結果であったものを合格とした。比較例に含まれるデバイスについても同様に、比較例のデバイス特性の（平均値−σ）以上の結果であったものを合格とした。
【００７６】
上記の評価で得られる数値のうち、２回のクラック評価において合格した基板の枚数（表１〜１０において“クラック＠バックラップ”で示される枚数）と、デバイス特性の評価結果（合格チップの割合）を用いて、以下の一般式（２）を用いて、合計歩留まりを算出した。
合計歩留まり＝クラック評価において合格した基板の枚数×デバイス特性の合格チップ割合（％）÷１０  （２）
【００７７】
上記の方法を用いて、以下の半導体デバイスの実施例及び比較例について評価を行った。半導体デバイスの製造方法の詳細及び評価結果を以下に示す。
【００７８】
＜実施例１〜１０、比較例１＞
実施例１〜１０及び比較例１は、本発明の第５実施形態に係る半導体デバイス１１０であるＬＥＤである。製造方法及び評価方法は以下の通りである。
【００７９】
大きさ２．５インチ、厚さ４００μｍの多結晶ＧａＮ基板（比較例１では単結晶ＧａＮ基板を使用する）上に、ＭＯＣＶＤ法により、１層以上のＩＩＩ族窒化物半導体層として、厚さ５μｍのｎ型ＧａＮ層、厚さ３ｎｍのＩｎ０．２Ｇａ０．８Ｎ層、厚さ６０ｎｍのＡｌ０．２Ｇａ０．８Ｎ層、厚さ１５０ｎｍのｐ型ＧａＮ層を順次エピタキシャル成長させた。
【００８０】
微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（１回目）。
【００８１】
さらに、ｐ型ＧａＮ層の上面に厚さ１００ｎｍのｐ側電極を形成した。次にチップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用して多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の厚さが４００μｍから１００μｍになるまで研磨を行った。
【００８２】
その後、各チップに分離したときに多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の下面の中央部になる位置に直径８０μｍ×厚さ１００ｎｍのｎ側電極を形成し、微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（２回目）。次いで、この半導体を４００μｍ×４００μｍの各チップに分離した。以上によって実施例１〜１０及び比較例１に係るＬＥＤを作製した後に、デバイス特性を評価した。結果を表１に示す。
【００８３】
【表１】
2009091175.tif 000003
【００８４】
表１に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例１〜１０）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例１）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。クラック抑制の効果は、多結晶ＧａＮ基板におけるピーク分裂箇所の数Ｎが多いほど高く、クラック発生による不良が少なかった。さらに、デバイス特性の評価を考慮した半導体デバイスの歩留まりについても、実施例１〜１０のいずれも比較例１よりも高かった。
【００８５】
＜実施例Ａ、比較例Ａ＞
多結晶ＧａＮ基板／単結晶ＧａＮ基板として、大きさが３インチのものを使った点を除き、実施例１〜１０及び比較例１と同様の方法で実施例Ａ及び比較例ＡであるＬＥＤを作製し、デバイス特性を評価した。結果を表２に示す。
【００８６】
【表２】
2009091175.tif 000004
【００８７】
表２に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例Ａ）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例Ａ）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。これにより、多結晶ＧａＮ基板によるクラック抑制の効果は基板の大きさによらないことを確認できた。
【００８８】
＜実施例１１〜２０、比較例２＞
実施例１１〜２０及び比較例２は、本発明の第６実施形態に係る半導体デバイス１２０であるＬＤである。製造方法及び評価方法は以下の通りである。
【００８９】
まず、大きさ２インチ、厚さ４００μｍの多結晶ＧａＮ基板（比較例２では単結晶ＧａＮ基板を使用する）上にＭＯＣＶＤ法により、１層以上のＩＩＩ族窒化物半導体層として
Ｓｉドープした厚さが０．０５μｍのｎ型ＧａＮバッファ層、
Ｓｉドープした厚さが１．０μｍのｎ型Ａｌ０．０８Ｇａ０．９２Ｎクラッド層、
Ｓｉドープした厚さが０．１μｍのｎ型ＧａＮ光導波層、アンドープの厚さ３ｎｍのＩｎ０．１５Ｇａ０．８５Ｎ層と、厚さが６ｎｍのＩｎ０．０３Ｇａ０．９７Ｎ層とを５回繰り返した多重量子井戸構造の活性層、
アンドープの厚さが０．０１μｍのＡｌ０．２Ｇａ０．８Ｎ劣化防止層
マグネシウム（Ｍｇ）をドープした厚さが１０ｎｍのｐ型Ａｌ０．２Ｇａ０．８Ｎギャップ層、
Ｍｇをドープした厚さが０．１μｍｐ型ＧａＮ光導波層、
Ｍｇをドープした厚さが０．３μｍのｐ型Ａｌ０．０８Ｇａ０．９２Ｎクラッド層、及び
Ｍｇをドープしたｐ型ＧａＮコンタクト層
を順次エピタキシャル成長させた後、多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）をＭＯＣＶＤ装置から取り出した。
【００９０】
このエピ基板を、微分干渉顕微鏡で観察してクラックの有無を評価し、選別した（１回目）。
【００９１】
続いて、ｐ型ＧａＮコンタクト層の全面に厚さが０．１μｍのＳｉＯ２膜をＣＶＤ法で形成した後、このＳｉＯ２膜上にリソグラフィによりリッジ部の形状に対応したパターンを形成した。
【００９２】
次に、このＳｉＯ２膜をマスクとしてＲＩＥ法によりｐ型ＡｌＧａＮクラッド層の厚さ方向の所定の深さまでエッチングを行うことにより、＜１−１００＞方向に延在するリッジを形成した。このリッジの幅は２μｍである。このＲＩＥのエッチングガスとしては塩素系ガスを用いた。
【００９３】
次に、エッチングマスクとして用いたＳｉＯ２膜をエッチング除去した後、基板全面にＣＶＤ法を用いて厚さが０．３μｍのＳｉＯ２絶縁膜を成膜した。続いて、リソグラフィによりｐ側電極形成領域を除いた領域の絶縁膜の表面を覆うレジストパターンを形成した。次に、このレジストパターンをマスクとして絶縁膜をエッチングすることにより、開口部を形成した。
【００９４】
次に、レジストパターンを残したままの状態で、基板全面に真空蒸着法によりｐ側電極を形成したのち、レジストパターン上に形成したｐ側電極とともに除去して、ｐ型ＧａＮコンタクト層上のみｐ側電極を形成した。チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４００μｍから１００μｍになるまで研磨を行った。
【００９５】
次に、多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の下面にｎ側電極を形成した。その後、微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（２回目）。
【００９６】
その後、素子領域の輪郭線に沿って、上述のようにしてレーザ構造が形成された多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）のスクライビングを劈開で行ってレーザバーに加工して両共振器端面を形成した。次に、これらの共振器端面に端面コーティングを施した後、再びこのレーザバーのスクライビングを劈開などで行ってチップ化した。以上によって実施例１１〜２０及び比較例２に係るＬＤを作製した後に、デバイス特性を評価した。結果を表３に示す。
【００９７】
【表３】
2009091175.tif 000005
【００９８】
表３に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例１１〜２０）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例２）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。クラック抑制の効果は、多結晶ＧａＮ基板におけるピーク分裂箇所の数Ｎが多いほど高く、クラック発生による不良が少なかった。さらに、デバイス特性の評価を考慮した半導体デバイスの歩留まりについても、実施例１１〜２０のいずれも比較例２よりも高かった。
【００９９】
＜実施例Ｂ、比較例Ｂ＞
多結晶ＧａＮ基板／単結晶ＧａＮ基板として、大きさが３インチのものを使った点を除き、実施例１１〜２０及び比較例２と同様の方法で実施例Ｂ及び比較例ＢであるＬＤを作製し、デバイス特性を評価した。結果を表４に示す。
【０１００】
【表４】
2009091175.tif 000006
【０１０１】
表４に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例Ｂ）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例Ｂ）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。これにより、多結晶ＧａＮ基板によるクラック抑制の効果は基板の大きさによらないことを確認できた。
【０１０２】
＜実施例２１〜３０、比較例３＞
実施例２１〜３０及び比較例３は、本発明の第７実施形態に係る半導体デバイス１３０であるＨＥＭＴである。製造方法及び評価方法は以下の通りである。
【０１０３】
大きさ２インチ、厚さ４００μｍの多結晶ＧａＮ基板（比較例３では単結晶ＧａＮ基板を使用する）上に、ＭＯＣＶＤ法により、１層以上のＩＩＩ族窒化物半導体層として、厚さ３μｍのｉ型ＧａＮ層、厚さ３０ｎｍのｉ型Ａｌ０．１５Ｇａ０．８５Ｎ層を成長させた。
【０１０４】
微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（１回目）。
【０１０５】
次に、フォトリソグラフィ法及びリフトオフ法により、ｉ型Ａｌ０．１５Ｇａ０．８５Ｎ層上にソース電極及びドレイン電極としてそれぞれＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層(厚さ２０ｎｍ)／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。さらに、ゲート電極として厚さ３００ｎｍのＡｕ層を形成した。ゲート長は２μｍ、ゲート幅は１５０μｍであった。
【０１０６】
チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用して多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の厚さが４００μｍから１００μｍになるまで研磨を行った。微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（２回目）。
【０１０７】
次に、上記多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）及びＩＩＩ族窒化物半導体層で構成される半導体を４００μｍ×４００μｍの各チップに分離した。以上によって実施例２１〜３０及び比較例３に係るＨＥＭＴを作製した後に、デバイス特性を評価した。結果を表５に示す。
【０１０８】
【表５】
2009091175.tif 000007
【０１０９】
表５に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例２１〜３０）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例３）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。クラック抑制の効果は、多結晶ＧａＮ基板におけるピーク分裂箇所の数Ｎが多いほど高く、クラック発生による不良が少なかった。さらに、デバイス特性の評価を考慮した半導体デバイスの歩留まりについても、実施例２１〜３０のいずれも比較例３よりも高かった。
【０１１０】
＜実施例Ｃ、比較例Ｃ＞
多結晶ＧａＮ基板／単結晶ＧａＮ基板として、大きさが３インチのものを使った点を除き、実施例２１〜３０及び比較例３と同様の方法で実施例Ｃ及び比較例ＣであるＨＥＭＴを作製し、デバイス特性を評価した。結果を表６に示す。
【０１１１】
【表６】
2009091175.tif 000008
【０１１２】
表６に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例Ｃ）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例Ｃ）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。これにより、多結晶ＧａＮ基板によるクラック抑制の効果は基板の大きさによらないことを確認できた。
【０１１３】
＜実施例３１〜４０、比較例４＞
実施例３１〜４０及び比較例４は、本発明の第８実施形態に係る半導体デバイス１４０であるショットキーダイオードである。製造方法及び評価方法は以下の通りである。
【０１１４】
大きさ２インチ、厚さ４００μｍの多結晶ＧａＮ基板（比較例４では単結晶ＧａＮ基板を使用する）上に、ＭＯＣＶＤ法により、１層以上のＩＩＩ族窒化物半導体層として、厚さ５μｍのｎ−型ＧａＮ層（電子濃度が１×１０１６ｃｍ−３）を成長させた。これを微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（１回目）。
【０１１５】
次に、多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の下面全面にオーミック電極としてＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。さらに、フォトリソグラフィ法及びリフトオフ法により、ｎ−型ＧａＮ層上にショットキー電極として直径２００μｍ×厚さ３００ｎｍのＡｕ層を形成した。
【０１１６】
チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用して多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の厚さが４００μｍから１００μｍになるまで研磨を行った。その後、微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（２回目）。
【０１１７】
次に、上記多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）及びＩＩＩ族窒化物半導体層で構成される半導体を４００μｍ×４００μｍの各チップに分離した。以上によって実施例３１〜４０及び比較例４に係るショットキーダイオードを作製した後に、デバイス特性を評価した。結果を表７に示す。
【０１１８】
【表７】
2009091175.tif 000009
【０１１９】
表７に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例３１〜４０）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例４）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。クラック抑制の効果は、多結晶ＧａＮ基板におけるピーク分裂箇所の数Ｎが多いほど高く、クラック発生による不良が少なかった。さらに、デバイス特性の評価を考慮した半導体デバイスの歩留まりについても、実施例３１〜４０のいずれも比較例４よりも高かった。
【０１２０】
＜実施例Ｄ、比較例Ｄ＞
多結晶ＧａＮ基板／単結晶ＧａＮ基板として、大きさが３インチのものを使った点を除き、実施例３１〜４０及び比較例４と同様の方法で実施例Ｄ及び比較例Ｄであるショットキーダイオードを作製し、デバイス特性を評価した。結果を表８に示す。
【０１２１】
【表８】
2009091175.tif 000010
【０１２２】
表８に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例Ｄ）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例Ｄ）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。これにより、多結晶ＧａＮ基板によるクラック抑制の効果は基板の大きさによらないことを確認できた。
【０１２３】
＜実施例４１〜５０、比較例５＞
実施例４１〜５０及び比較例５は、本発明の第９実施形態に係る半導体デバイス１５０である縦型ＭＩＳトランジスタである。製造方法及び評価方法は以下の通りである。
【０１２４】
大きさ２インチ、厚さ４００μｍの多結晶ＧａＮ基板（比較例５では単結晶ＧａＮ基板を使用する）の上面に、ＭＯＣＶＤ法により、１層以上のＩＩＩ族窒化物半導体層として、厚さ５μｍのｎ−型ＧａＮ層（電子濃度が１×１０１６ｃｍ−３）を成長させた。これを微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（１回目）。
【０１２５】
次に、選択イオン注入法により、ｐ型ＧａＮ層及びｎ＋型ＧａＮ層を形成した。ここで、ｐ型ＧａＮ層はＭｇイオン注入により、ｎ＋型ＧａＮ層はＳｉイオン注入により形成した。次に、ＩＩＩ族窒化物半導体層に保護膜として厚さ３００ｎｍのＳｉＯ２膜を形成した後、１２５０℃で３０秒間アニールを行い、注入イオンを活性化させた。次に、フッ酸で上記保護膜を剥離した後、ＭＩＳ用絶縁膜としてＰ−ＣＶＤ（Plasma enhanced Chemical Vapor Deposition；プラズマ化学気相堆積法）法により厚さ５０ｎｍのＳｉＯ２膜を形成した。
【０１２６】
次に、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記ＭＩＳ用絶縁膜の一部をエッチングして、リフトオフ法により、そのエッチングされた領域にソース電極としてＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。次に、フォトリソグラフィ法及びリフトオフ法により、上記ＭＩＳ用絶縁膜上に、ゲート電極として厚さ３００ｎｍのＡｌ層を形成し、ＭＩＳ構造を形成した。
【０１２７】
チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用して多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）の厚さが４００μｍから１００μｍになるまで研磨を行った。その後、微分干渉顕微鏡で観察してクラックの有無を評価し、エピ基板の選別を行った（２回目）。
【０１２８】
次に、上記多結晶ＧａＮ基板（又は単結晶ＧａＮ基板）及びＩＩＩ族窒化物半導体層で構成される半導体を４００μｍ×４００μｍの各チップに分離した。分離した各チップの多結晶ＧａＮ基板（単結晶ＧａＮ基板）の下面の全面に、ドレイン電極としてＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。以上によって実施例４１〜５０及び比較例５に係る縦型ＭＩＳトランジスタを作製した後に、デバイス特性を評価した。結果を表９に示す。
【０１２９】
【表９】
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【０１３０】
表９に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例４１〜５０）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例５）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。クラック抑制の効果は、多結晶ＧａＮ基板におけるピーク分裂箇所の数Ｎが多いほど高く、クラック発生による不良が少なかった。さらに、デバイス特性の評価を考慮した半導体デバイスの歩留まりについても、実施例４１〜５０のいずれも比較例５よりも高かった。
【０１３１】
＜実施例Ｅ、比較例Ｅ＞
多結晶ＧａＮ基板／単結晶ＧａＮ基板として、大きさが３インチのものを使った点を除き、実施例４１〜５０及び比較例５と同様の方法で実施例Ｅ及び比較例Ｅである縦型ＭＩＳトランジスタを作製し、デバイス特性を評価した。結果を表１０に示す。
【０１３２】
【表１０】
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【０１３３】
表１０に示すように、多結晶ＧａＮ基板を用いて作製した半導体デバイス（実施例Ｅ）は、単結晶ＧａＮ基板を用いて作製した半導体デバイス（比較例Ｅ）と比較して、クラック＠エピ及びクラック＠バックラップの枚数（合格した基板の枚数）が増加しており、クラックの発生が抑制されることが分かった。これにより、多結晶ＧａＮ基板によるクラック抑制の効果は基板の大きさによらないことを確認できた。
【図面の簡単な説明】
【０１３４】
【図１】本発明の第１実施形態に係るＧａＮエピタキシャル基板５１の製造方法を示す図である。
【図２】従来例の単結晶ＧａＮ基板５０及び本発明の第１実施形態に係るＧａＮエピタキシャル基板５１について、ＸＲＤ測定した際に得られるピークを模式的に示した図である。
【図３】本発明の第２実施形態に係るＧａＮエピタキシャル基板５２の製造方法を示す図である。
【図４】本発明の第２実施形態に係るＧａＮエピタキシャル基板５２及び第４実施形態に係るＧａＮエピタキシャル基板５４の製造方法において用いるＳｉＯ２膜によるパターニングのパターンを示す図である。
【図５】本発明の第３実施形態に係るＧａＮエピタキシャル基板５３の製造方法を示す図である。
【図６】本発明の第４実施形態に係るＧａＮエピタキシャル基板５４の製造方法を示す図である。
【図７】本発明の第５実施形態に係る半導体デバイス１１０の図である。
【図８】本発明の第６実施形態に係る半導体デバイス１２０の図である。
【図９】本発明の第７実施形態に係る半導体デバイス１３０の図である。
【図１０】本発明の第８実施形態に係る半導体デバイス１４０の図である。
【図１１】本発明の第９実施形態に係る半導体デバイス１５０の図である。
【図１２】ＸＲＤ測定において、ＧａＮ基板のＸＲＤパターンの測定ポイントを示す図である。
【図１３】ＸＲＤ測定において、測定ポイントの一つで測定したＸＲＤパターンの例である。
【符号の説明】
【０１３５】
１…ＧａＮ基板、１０、２０、３０Ａ、４０Ａ…下地基板、５１、５２、５３、５４…ＧａＮエピタキシャル基板、１１０…半導体デバイス（ＬＥＤ）、１２０…半導体デバイス（ＬＤ）、１３０…半導体デバイス（ＨＥＭＴ）、１４０…半導体デバイス（ショットキーダイオード）、１５０…半導体デバイス（縦型ＭＩＳトランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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