(57)【要約】【課題】単一または複数のプリエンファシス特性を選択設定できる送信機に最適な高速信号伝送線路とそれを用いた半導体試験装置を提供すること。【解決手段】プリエンファシス機能を有する送信機が接続される高速信号伝送路において、前記伝送路とリターン路との間にフェライトビーズとコンデンサの直列回路が接続されたことを特徴とするもので、信頼性の高い高速テストを行う半導体試験装置のピンエレクトロニクス部経路としても有効である。【選択図】                    図１
2009278412.tif 000002
【特許請求の範囲】
【請求項１】
プリエンファシス機能を有する送信機が接続される高速信号伝送路において、
前記伝送路とリターン路との間にフェライトビーズとコンデンサの直列回路が接続されたことを特徴とする高速信号伝送路。
【請求項２】
プリエンファシス機能を有する差動送信機と、
この差動送信機の出力信号を伝送する差動伝送線路と、
この差動伝送線路を介して伝送される前記差動送信機の出力信号を受信する差動受信機と、
前記差動伝送線路の正極側線路と負極側線路の間に接続されたフェライトビーズとコンデンサの直列回路、
で構成されたことを特徴とする高速信号伝送路。
【請求項３】
前記フェライトビーズに直列接続されるコンデンサとして、コンデンサと可変容量ダイオードの直列回路を用い、前記可変容量ダイオードの少なくとも一方の電極にインピーダンス素子を介して可変電圧源が接続され、前記可変電圧源により前記可変容量ダイオードに逆バイアス電圧が印加されることを特徴とする請求項１または２に記載の高速信号伝送路。
【請求項４】
前記フェライトビーズに直列接続される静電容量成分として、プリント基板の配線容量が接続されることを特徴とする請求項１または２に記載の高速信号伝送路。
【請求項５】
プリエンファシス機能付きドライバからピンエレクトロニクス部経路を介して被測定デバイスに測定パターンの論理値に対応した所定の論理レベル信号が印加される半導体試験装置において、
前記ピンエレクトロニクス部経路として請求項１から４のいずれかに記載された高速信号伝送路が用いられることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速信号伝送線路とそれを用いた半導体試験装置に関し、詳しくは、高速シリアル信号伝送における信号損失を補償するための波形整形に関するものである。
【０００２】
近年の半導体装置の高速化、高集積化に伴い、半導体試験装置内部での信号伝送についても、高速化が求められている。
【０００３】
図９は従来の高速シリアル信号伝送の一般的な構成を示すブロック図であり、（Ａ）はシングルエンド伝送の例を示し、（Ｂ）は差動伝送の例を示している。送信機１の出力信号は、シングルエンドの信号伝送線路１００または差動信号伝送線路２００を介して受信機２に伝送される。
【０００４】
シングルエンドの信号伝送がプリント基板内で行われる場合は信号伝送線路１００として特性インピーダンスが適切にコントロールされたストリップラインなどが使用され、信号伝送が別のプリント基板や別の機器との間で行われる場合は適切な特性インピーダンスを持つ同軸ケーブルなどが使用される。
【０００５】
差動信号伝送線路２００は、長さの等しい差動伝送路で形成されるとともに、適切な差動特性インピーダンスを持つものが用いられる。この差動信号伝送線路２００として対をなす２本の信号線は、それぞれ逆位相の信号を伝送する。
【０００６】
ところで、近年の信号伝送技術は高速化の一途をたどっており、伝送線路１００や２００による高周波損失が無視できなくなってきている。シングルエンドの信号伝送線路１００を介して伝送される信号に着目すると、信号伝送線路１００の高周波損失は表皮効果による抵抗損失などの影響を受けて増大することから、たとえば図１０に示すように、信号伝送線路１００の一端に接続された送信機１の出力波形を信号伝送線路１００の他端に接続される受信機２で受信すると、瞬時電圧低下（以降ＳＡＧという）の影響（以下受端信号波形歪みという）を受けた波形になり、その影響は周波数が高くなるのにしたがって大きくなる。
【０００７】
このように、伝送線路損失による受端信号波形歪みは信号伝送レートが高くなるほど大きくなることから、信頼性の高い低誤り率の通信を行うためには、受端信号波形歪みを排除する必要がある。
【０００８】
そこで、近年、このようなＳＡＧに起因する受端信号波形歪みを軽減するために、伝送線路損失により減衰する高周波成分を予め注入した状態で送信するプリエンファシス機能を有する送信機が商品化され販売されている。
【０００９】
図１１は、プリエンファシス機能を有する送信機３を用いた高速シリアル信号伝送の一例を示すブロック図であり、図１０と共通する部分には同一の符号を付けている。図１１に示すように、送信機３から送信される出力信号は信号伝送線路１００における伝送線路損失により減衰する高周波成分が予め強調されているので、受信機２はＳＡＧのない信号を受信できる。
【００１０】
ところが、前述したプリエンファシス機能は受端信号波形歪みを小さくする目的で使用するため、補償すべき高周波成分を、接続する信号伝送路の高周波損失と整合させる必要がある。
【００１１】
特許文献１には、フェライトビーズを用いて波形整形を行うデジタルアンプの構成が記載されている。
【００１２】
【特許文献１】特開２００６−２６２１２１
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、送信機３と受信機２を接続する信号伝送路１００の高周波損失は、マイクロストリップラインの場合、線路の長さ、線路の幅や厚み、使用される基板の材料などによりさまざまに変化する。
【００１４】
また、プリエンファシス機能を持つ送信機３は、補償できるプリエンファシス特性が一種類しかないものや、複数のプリエンファシス特性を選択設定できるものであっても特性を段階的にしか選択設定できないものが多く、さまざまな損失を持つ信号伝送路１００に対して適切なプリエンファシス特性を設定できないことがある。
【００１５】
結果として、このようなプリエンファシス機能を持つ送信機を用いた場合には、信頼性の高い高速通信が行えなくなってしまうことがある。
【００１６】
本発明は、このような課題を解決するものであり、単一または複数のプリエンファシス特性を選択設定できる送信機に最適な高速信号伝送線路とそれを用いた半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
プリエンファシス機能を有する送信機が接続される高速信号伝送路において、
前記伝送路とリターン路との間にフェライトビーズとコンデンサの直列回路が接続されたことを特徴とする。
【００１８】
請求項２記載の発明は、請求項１記載の高速信号伝送路において、
プリエンファシス機能を有する差動送信機と、
この差動送信機の出力信号を伝送する差動伝送線路と、
この差動伝送線路を介して伝送される前記差動送信機の出力信号を受信する差動受信機と、
前記差動伝送線路の正極側線路と負極側線路の間に接続されたフェライトビーズとコンデンサの直列回路、
で構成されたことを特徴とする。
【００１９】
請求項３記載の発明は、請求項１または２に記載の高速信号伝送路において、
前記フェライトビーズに直列接続されるコンデンサとして、コンデンサと可変容量ダイオードの直列回路を用い、前記可変容量ダイオードの少なくとも一方の電極にインピーダンス素子を介して可変電圧源が接続され、前記可変電圧源により前記可変容量ダイオードに逆バイアス電圧が印加されることを特徴とする。
【００２０】
請求項４記載の発明は、請求項１または２に記載の高速信号伝送路において、
前記フェライトビーズに直列接続される静電容量成分として、プリント基板の配線容量が接続されることを特徴とする。
【００２１】
請求項５記載の発明は、
プリエンファシス機能付きドライバからピンエレクトロニクス部経路を介して被測定デバイスに測定パターンの論理値に対応した所定の論理レベル信号が印加される半導体試験装置において、
前記ピンエレクトロニクス部経路として請求項１から４のいずれかに記載された高速信号伝送路が用いられることを特徴とする
【発明の効果】
【００２２】
本発明によれば、プリエンファシス機能を持つ送信機を用いた場合であっても信頼性の高い高速通信を行うことができ、信頼性の高い高速テストを行う半導体試験装置としても有効である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明に基づく高速信号伝送線路の具体例を示すブロック図であり、図９と共通する部分には同一符号を付けている。図１において、信号伝送線路１００の途中部分は、フェライトビーズ１１とコンデンサ１２の直列回路を介して共通電位点に接続されている。ここで、フェライトビーズ１１は、周波数によってインピーダンス成分が変化する特徴を有するものであり、一般的にはＥＭＩ対策用部品として市販されている。また、コンデンサ１２はセラミックコンデンサやマイカコンデンサなど種類を限定するものではなく、たとえば基板の配線を容量性に形成してコンデンサとして用いるものであってもよい。これらフェライトビーズ１１とコンデンサ１２の直列回路は、波形整形回路として機能する。
【００２４】
図２の（Ａ）はフェライトビーズ１１のインピーダンス周波数特性例図、（Ｂ）はコンデンサ１２のインピーダンス周波数特性例図である。これらのインピーダンス周波数特性例図から明らかなように、フェライトビーズ１１とコンデンサ１２の直列回路のインピーダンスは、低周波帯ではコンデンサ１２は高インピーダンスであるのに対してフェライトビーズ１１は低インピーダンスになるのでコンデンサ１２が支配的となり、高周波帯ではコンデンサ１２のインピーダンスは低下するが逆にフェライトビーズ１１のインピーダンスが高くなるためフェライトビーズ１１のインピーダンスが支配的となる。
【００２５】
そして、中間周波数帯では、所望のインピーダンス特性を有するフェライトビーズ１１とコンデンサ１２を選択することにより、フェライトビーズ１１とコンデンサ１２の直列回路のインピーダンス特性をコントロールすることが可能となる。すなわち、これらを適切に選択することにより、図１の伝送路の通過特性を、より長い伝送路の特性に近似させることができる。
【００２６】
図３は伝送路の通過特性比較説明図であり、（Ａ）は信号伝送線路１００の途中部分をフェライトビーズ１１とコンデンサ１２の直列回路を介して共通電位点に接続した伝送路の構成を示し、（Ｂ）は信号伝送線路１００よりも十分長い信号伝送線路１０１の構成を示している。
【００２７】
（Ｃ）はこれら伝送路の通過特性例図であり、実線は信号伝送線路１０１の通過特性例を示し、一点鎖線は信号伝送線路１００の途中部分をフェライトビーズ１１とコンデンサ１２の直列回路を介して共通電位点に接続した伝送路の通過特性例を示し、破線は信号伝送線路１００の途中部分にフェライトビーズ１１とコンデンサ１２の直列回路が接続されていない通過特性例を示している。これら実線と破線の通過特性はよく一致している。
【００２８】
図４は、これらの通過特性を有する伝送路とプリエンファシス機能を有する送信機３とを組み合わせた場合の特性説明図である。送信機３のプリエンファシス強度が（Ａ）に示すように伝送線路１０１の受信端に受信機２を接続して受信したときの受信特性が過不足のない適正な特性になるように最適化されているものとすると、このような送信機３と伝送線路１００を組み合わせて受信機２で受信した場合の受信特性は（Ｂ）に示すように過補償な波形となり波形歪みが大きくなる。
【００２９】
これに対し、（Ｃ）に示すように信号伝送線路１００の途中部分をフェライトビーズ１１とコンデンサ１２の直列回路を介して共通電位点に接続した伝送路とプリエンファシス機能を有する送信機３とを組み合わせると、受信特性は（Ａ）と同様な過不足のない適正な特性になる。
【００３０】
これにより、単一または複数のプリエンファシス特性を選択できる送信機に対して、接続される多様な伝送路の損失を制御して送信機のプリエンファシス強度と整合させることにより受端において受信機が受信する波形ひずみを最小化でき、送信機に最適な高速信号伝送線路を提供することができる。
【００３１】
特に、複数の伝送線路がマイクロストリップラインやストリップラインなどのプリント基板内における配線で形成されている場合、物理的な配線長を等しくすることなしに、受信機のプリエンファシス強度に整合させることが可能なため、部品レイアウトの自由度向上や基板の省スペースが実現でき、ひいては製品のコストダウンや省スペースを実現できる。
【００３２】
図５は本発明の他の実施例の通過特性比較説明図であり、（Ａ）はフェライトビーズ１１とコンデンサ１２の直列回路の一端が差動信号伝送線路２００の正極側線路の途中に接続されて他端が負極側線路の途中に接続された構成を示し、（Ｂ）は信号伝送線路２００よりも十分長い信号伝送線路２０１の構成を示している。
【００３３】
（Ｃ）はこれら伝送路の通過特性例図であり、実線は信号伝送線路２０１の通過特性例を示し、一点鎖線はフェライトビーズ１１とコンデンサ１２の直列回路の一端が差動信号伝送線路２００の正極側線路の途中に接続されて他端が負極側線路の途中に接続された伝送路の通過特性例を示し、破線は信号伝送線路２００の途中部分にフェライトビーズ１１とコンデンサ１２の直列回路が接続されていない通過特性例を示している。これら実線と破線の通過特性はよく一致している。
【００３４】
動作に関しては、図１で説明した構成と同様であり、フェライトビーズ１１とコンデンサ１２の値を選択することによりインピーダンス特性を制御でき、所望の波形整形が行える。すなわち、差動線路の場合もシングルエンド線路と同様に、単一または複数のプリエンファシス特性を選択できる受信機に対して、接続される多様な伝送路の損失をコントロールし、受信機のプリエンファシス強度と整合させることが可能となるため、受端での波形ひずみを最小化し、受信機に最適な高速信号伝送線路を提供することができる。
【００３５】
図６は本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図６において、直流カット用コンデンサ１３は、バイアス回路の直流成分が信号伝送線路１００側に影響を及ぼすことを防止する。可変容量ダイオード１４は、逆バイアスを変化させることにより静電容量が変化する。インピーダンス素子１５，１６は、たとえば抵抗やインダクタなどであり、フェライトビーズ１１、コンデンサ１３および可変容量ダイオード１４のインピーダンスに対して十分に大きなインピーダンスになるように設定する。可変電圧源１７は、可変容量ダイオード１４に逆バイアスを印加するためのものであり、インピーダンス素子１５，１６を介して可変容量ダイオード１４の両端に接続されている。
【００３６】
このような構成において、直流カット用コンデンサ１３の容量と可変容量ダイオード１４の容量の直列容量がコンデンサ１２の容量と等しくなるように、可変電圧源１７の逆バイアス電圧を制御する。これにより、高周波損失の調整を、部品の変更を伴うことなく行うことができる。
【００３７】
図７も本発明の他の実施例を示すブロック図であり、（Ａ）は信号伝送線路１００の途中部分をフェライトビーズ１１とプリント基板ＰＷＢの配線容量１８の直列回路を介して共通電位点に接続した伝送路の構成を示し、（Ｂ）はプリント基板ＰＷＢの配線容量１８がプリント基板の両面に設けられた導体Ｃの面積Ｓと基板厚ｔとプリント基板の材料などで生成されることを示している。これにより、部品としてのコンデンサが不要になり、回路の部品点数を減らすことができる。なお、プリント基板が多層基板の場合は導体の代わりに内層で構成してもよい。
【００３８】
図８は、本発明を用いた半導体試験装置におけるピンエレクトロニクス部の構成図である。（Ａ）において、プリエンファシス機能付きドライバ１９ａ〜１９ｎは、ピンエレクトロニクス部経路２０ａ〜２０ｎを介して被測定デバイスであるＤＵＴ２１に測定パターンの論理値に対応した論理レベル信号を印加する。
【００３９】
近年、半導体試験装置も高速化が求められているが、ピンエレクトロニクス部経路２０ａ〜２０ｎの高周波損失が経路によって異なると、ＤＵＴ２１へ接続する複数のプリエンファシス機能付きドライバ１９ａ〜１９ｎの波形に差異が出てしまい、信頼性の高いテストが実施できなくなる。
【００４０】
この場合には、図８(ｂ）に示すようにピンエレクトロニクス部経路２０ｎの途中部分をフェライトビーズ１１と調整用コンデンサ１２の直列回路を介して共通電位点に接続することでピンエレクトロニクス部経路２０ｎの高周波損失特性を調整でき、ＤＵＴ２１に印加される各経路間の波形ひずみを低減させて良好な信頼性の高いテストが行える半導体試験装置が実現できる。
【００４１】
以上説明したように、本発明によれば、ライン確定後のラインフェイルカウント数を１回の走査で取得することによりＤＵＴの検査時間を短縮できる半導体試験装置が実現できる。
【図面の簡単な説明】
【００４２】
【図１】本発明に基づく高速信号伝送線路の具体例を示すブロック図である。
【図２】フェライトビーズ１１およびコンデンサ１２のインピーダンス周波数特性例図である。
【図３】伝送路の通過特性比較説明図である。
【図４】伝送路とプリエンファシス機能を有する送信機とを組み合わせた場合の特性説明図である。
【図５】本発明の他の実施例の通過特性比較説明図である。
【図６】本発明の他の実施例を示すブロック図である。
【図７】本発明の他の実施例を示すブロック図である。
【図８】本発明を用いた半導体試験装置におけるピンエレクトロニクス部の構成図である。
【図９】従来の高速シリアル信号伝送の一般的な構成を示すブロック図である。
【図１０】図９の通過特性例図である。
【図１１】プリエンファシス機能を有する送信機を用いた高速シリアル信号伝送の一例を示すブロック図である。
【符号の説明】
【００４３】
２  受信機
３  プリエンファシス機能付き送信機
１１  フェライトビーズ
１２  コンデンサ
１３  直流カット用コンデンサ
１４  可変容量ダイオード
１５，１６  インピーダンス素子
１７  可変電圧源
１８  配線容量
１９ａ〜１９ｎ  プリエンファシス機能付きドライバ
２０ａ〜２０ｎ  ピンエレクトロニクス部経路
２１  被測定デバイス（ＤＵＴ）
ＰＷＢ  プリント基板
Ｃ  導体
【図１】
2009278412.tif 000003
【図２】
2009278412.tif 000004
【図４】
2009278412.tif 000005
【図６】
2009278412.tif 000006
【図７】
2009278412.tif 000007
【図８】
2009278412.tif 000008
【図９】
2009278412.tif 000009
【図１０】
2009278412.tif 000010
【図１１】
2009278412.tif 000011
【図３】
2009278412.tif 000012
【図５】
2009278412.tif 000013