(57)【要約】【課題】  耐圧を小さくすることなく、オン抵抗が小さいＦＥＴを得ることができる技術を提供する。【解決手段】  ＦＥＴ１０は、第１導電型の不純物を低濃度に含んでいるドリフト領域６と、第１導電型の不純物を高濃度に含んでいるソース領域２２と、第２導電型の不純物を低濃度に含んでおり、ソース領域２２を含んだ状態でドリフト領域６に接しているボディ領域２６と、第１導電型の不純物を高濃度に含んでおり、ドリフト領域６によってボディ領域２６から分離されているドレイン領域８と、ボディ領域２６に対して絶縁層１８を介して対向しているゲート電極１６と、ドリフト領域６の底面に接している埋め込み絶縁層４と、埋め込み絶縁層４の底面に接している導電性領域２を備えている。【選択図】  図１
2009081276.tif 000002
【特許請求の範囲】
【請求項１】
基板と絶縁層と活性層が順に積層されている積層基板の活性層内に半導体構造が形成されている電界効果トランジスタであり、
第１導電型の不純物を低濃度に含んでいるとともに、活性層の表面に臨む範囲に形成されているドリフト領域と、
第１導電型の不純物を高濃度に含んでいるとともに、ドリフト領域外の活性層の表面に臨む範囲に形成されているソース領域と、
第２導電型の不純物を低濃度に含んでおり、活性層の表面に臨む範囲に形成されているとともに、ソース領域を含んだ状態でドリフト領域に接しているボディ領域と、
第１導電型の不純物を高濃度に含んでおり、ドリフト領域内の活性層の表面に臨む範囲に形成されているとともに、ドリフト領域によってボディ領域から分離されているドレイン領域と、
ソース領域とドリフト領域を分離しているボディ領域に対して絶縁層を介して対向するとともに、活性層の表面上に形成されているゲート電極と、
ドリフト領域の底面に接している埋め込み絶縁層と、
その埋め込み絶縁層の底面に接している導電性領域を備えていることを特徴とする電界効果トランジスタ。
【請求項２】
前記導電性領域が第２導電型の不純物を含んでおり、ボディ領域に導通していることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記導電性領域が埋め込み絶縁層の中に埋め込まれていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記導電性領域がゲート電極に導通していることを特徴とする請求項３に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。特に、横型の電界効果トランジスタ（ＦＥＴ）に関するものであり、そのＦＥＴのオン抵抗を低減する技術に関する。
【背景技術】
【０００２】
特許文献１に、ゲート電極に印加する電圧を切換えることによってオン・オフを切換える電界効果トランジスタ（ＦＥＴ）に関する技術が開示されている。そのＦＥＴは、ドリフト領域と、ソース領域と、ボディ領域と、ドレイン領域を備えている。ドリフト領域は、ｎ型の不純物を低濃度に含んでいるとともに半導体基板の表面に臨む範囲に形成されている。ソース領域は、ｎ型の不純物を高濃度に含んでいるとともにドリフト領域外の半導体基板の表面に臨む範囲に形成されている。ボディ領域は、ｐ型の不純物を低濃度に含んでおり、半導体基板の表面に臨む範囲に形成されているとともに、ソース領域を含んだ状態でドリフト領域に接する範囲に形成されている。ドレイン領域は、ｎ型の不純物を高濃度に含んでおり、ドリフト領域内の半導体基板の表面に臨む範囲に形成されているとともに、ドリフト領域によってボディ領域から分離されている。特許文献１のＦＥＴでは、ｐ型の不純物を低濃度に含んでいる半導体基板を使用している。そのため、半導体基板内にボディ領域を個別に形成していない。半導体基板のうち、その半導体基板の表面に臨む範囲であり、ソース領域を含んだ状態でドリフト領域に接する範囲をボディ領域と観念することができる。
特許文献１のＦＥＴはさらに、ゲート電極を備えている。ゲート電極は、ソース領域とドリフト領域を分離しているボディ領域に対して絶縁層を介して対向するとともに、半導体基板の表面上に形成されている。
【０００３】
【特許文献１】特開平３−２２７５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＦＥＴは、ゲート電極に所定値以上の電位（ゲートオン電位）を印加するとオンし、ゲート電極に所定値以上の電位が印加されないとオフしている。なお、以下の説明では、ゲート電極にゲートオン電位が印加されていないときには、ゲート電極の電位は０ボルトであるとする。ゲート電極にゲートオン電位を印加すると、ソース領域とドリフト領域を分離しているボディ領域の表面に電子の蓄積領域（チャネル領域）が形成される。その結果、ボディ領域内を電子が走行することができるようになる。ソース領域からチャネル領域を通過してきた電子は、ドリフト領域を通過してドレイン領域に至る。
ＦＥＴ内を電子が走行するときの抵抗（オン抵抗）は、チャネル領域を電子が走行するときの抵抗（チャネル抵抗）と、ドリフト領域を電子が走行するときの抵抗（ドリフト抵抗）の合計で示すことができる。ゲート電極に印加する電位を高くすれば、チャネル抵抗を小さくすることができる。また、ドリフト領域に含まれている不純物の濃度を高くすれば、ドリフト抵抗を小さくすることができる。その結果、オン抵抗が小さいＦＥＴを得ることができる。
しかしながら、ゲート電極に印加する電位を高くすることによって、ＦＥＴのオン抵抗を小さくするという方策は好ましくない。小さな電位でオン・オフの制御ができるＦＥＴが要求されているからである。また、ドリフト領域に含まれている不純物の濃度を高くすると、ＦＥＴのオフ時にボディ領域からドリフト領域に向けて空乏層が形成されにくくなる。すなわち、ＦＥＴがオフしているときの耐圧が小さくなってしまう。ＦＥＴの耐圧とオン抵抗の間にはトレードオフの関係があり、オン抵抗を下げると耐圧まで下がってしまい、耐圧を上げるとオン抵抗まで上がってしまう。通常の方法では、トレードオフの関係を打破することが難しい。
本発明ではトレードオフの関係を打破し、耐圧を下げないでＦＥＴのオン抵抗を下げる技術を提供する。
【課題を解決するための手段】
【０００５】
本発明の電界効果トランジスタ（ＦＥＴ）は、ドリフト領域の底面に接している埋め込み絶縁層と、その埋め込み絶縁層の底面に接している導電性領域を備えていることを特徴としている。上記構造を備えていると、導電性領域からドリフト領域に向けて空乏層が形成されやすくなるため、ドリフト領域の不純物濃度を高くすることができる。その結果、オン抵抗の低いＦＥＴを得ることができる。
本発明のＦＥＴは、基板と絶縁層と活性層が順に積層されている積層基板の活性層内に半導体構造が形成されている。基板と絶縁層と活性層が順に積層されている積層基板を使用しているが、その基板までもが半導体構造の一部を構成するＦＥＴとは相違する。本発明のＦＥＴでは、積層基板の活性層内に、ドリフト領域と、ソース領域と、ボディ領域と、ドレイン領域と、埋め込み絶縁層と、導電性領域が形成されている。本発明のＦＥＴはさらに、ゲート電極も備えている。すなわち、本発明のＦＥＴは、ドリフト領域と、ソース領域と、ボディ領域と、ドレイン領域と、ゲート電極と、埋め込み絶縁層と、導電性領域を備えている。
ドリフト領域は、第１導電型の不純物を低濃度に含んでいるとともに、活性層の表面に臨む範囲に形成されている。ソース領域は、第１導電型の不純物を高濃度に含んでいるとともに、ドリフト領域外の活性層の表面に臨む範囲に形成されている。ボディ領域は、第２導電型の不純物を低濃度に含んでおり、活性層の表面に臨む範囲に形成されているとともに、ソース領域を含んだ状態でドリフト領域に接している。ドレイン領域は、第１導電型の不純物を高濃度に含んでおり、ドリフト領域内の活性層の表面に臨む範囲に形成されているとともに、ドリフト領域によってボディ領域から分離されている。
ゲート電極は、ソース領域とドリフト領域を分離しているボディ領域に対して絶縁層を介して対向するとともに、活性層の表面上に形成されている。
埋め込み絶縁層は、ドリフト領域の底面に接している。導電性領域は、その埋め込み絶縁層の底面に接している。
なお、積層基板を構成している「絶縁層」と、ゲート電極とボディ領域の間に配置される「絶縁層」は異なる絶縁層を意味している。また、ドリフト領域の底面に接している「埋め込み絶縁層」と、上記２つの「絶縁層」は異なる絶縁層を意味している。
【０００６】
上記のＦＥＴによると、ゲート電極にゲートオン電位が印加されていないときには、導電性領域の電位が０ボルトに維持される。その結果、ゲート電極にゲートオン電位が印加されないときに、すなわち、ＦＥＴがオフしているときに、導電性領域からドリフト領域内に向けて空乏層を形成することができる。
なお、特許文献１に記載されている従来のＦＥＴでも、ドリフト領域の底面に接しているｐ型領域が導電性領域となって、その導電性領域からドリフト領域内に向けて空乏層が形成される。しかしながら、従来のＦＥＴでは、ドレイン領域を最高電位として形成される等電位線が、ドリフト領域の底面を超えてｐ型領域(導電性領域)にまで伸びる。その結果、ドリフト領域に伸びる空乏層の長さが短くなる。それに対して、本発明のＦＥＴによると、ドリフト領域と導電性領域の間に埋め込み絶縁層が存在している。そのため、ＦＥＴがオフしているときに、導電性領域の電位を０ボルトにすると、導電性領域からドリフト領域に向けて空乏層が形成されやすくなる。その結果、ドリフト領域の不純物濃度を高くしても、ドリフト領域を空乏化することができる。耐圧を小さくすることなく、オン抵抗が低いＦＥＴを実現することができる。
本発明のＦＥＴは、ドリフト領域の不純物濃度を高くしても、耐圧が低下しない。換言すると、ドリフト領域の不純物濃度が従来のＦＥＴと同じであれば、耐圧の高いＦＥＴを実現することができる。
【０００７】
なお前述したように、本発明のＦＥＴが用いる「埋め込み絶縁層」と、積層基板の「絶縁層」は異なるものである。「埋め込み絶縁層」と積層基板の「絶縁層」の間に導電性領域が形成されている。
【０００８】
本発明の１つの具体的な態様では、前記導電性領域が第２導電型の不純物を含んでおり、ボディ領域に導通しているＦＥＴに具現化することができる。
ゲート電極にゲートオン電位が印加されないときには、ソース領域の電位は０ボルトである。上記態様のＦＥＴは、ボディ領域がソース領域を含んでおり、そのボディ領域と導電性領域が導通している。すなわち、ソース領域と導電性領域が導通しており、その電位は０ボルトである。そのため、ＦＥＴがオフしているときに、導電性領域からドリフト領域内に向けて空乏層を形成することができる。
【０００９】
本発明の他の具体的な態様では、前記導電性領域が埋め込み絶縁層の中に埋め込まれているＦＥＴに具現化することができる。
上記のＦＥＴでは、導電性領域とボディ領域を導通させる必要がない。そのため、ボディ領域を、ドリフト領域に隣接する範囲にだけ形成することができる。埋め込み絶縁層によって導電性領域が他の半導体領域から絶縁されているため、導電性領域の電位を直接制御することができる。また、埋め込み絶縁層と積層基板の絶縁層の間の活性層の導電型を、ボディ領域の導電型と異ならせることができる。
【００１０】
導電性領域が埋め込み絶縁層の中に埋め込まれている場合、その導電性領域がゲート電極に導通していることが好ましい。
上記のＦＥＴによると、ゲート電極にゲートオン電位が印加されるときには、導電性領域にも同じ大きさの電位が印加される。導電性領域の電位の変化のタイミングと、ゲート電極の電位の変化のタイミングを容易に等しくすることができる。
【発明の効果】
【００１１】
本発明によると、耐圧を小さくすることなく、オン抵抗が小さいＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００１２】
実施例の特徴を列記する。
（第１特徴）  ドリフト領域の表面に、フィールド絶縁膜が形成されている。フィールド絶縁膜とゲート絶縁膜は連続して形成されており、フィールド絶縁膜の膜厚はゲート絶縁膜の膜厚よりも厚い。
（第２特徴）  ゲート電極は、ゲート絶縁膜の表面とフィールド絶縁膜の表面の双方に形成されている。
（第３特徴）  ｐ型の不純物を高濃度に含んでおり、ボディ領域内の活性層の表面に臨む範囲にボディコンタクト領域が形成されている。ソース電極が、ソース領域とボディコンタクト領域の双方に跨る範囲の活性層の表面上に形成されている。
（第４特徴）  ＦＥＴ１０，１１０では、ゲート電極１６にゲートオン電位が印加されているときに、埋め込み電極２にも同じ大きさの電位を印加することができる。
【実施例】
【００１３】
図面を参照して以下に実施例を詳細に説明する。
（第１実施例）
図１に、電界効果トランジスタ（ＦＥＴ）１０の断面図を示す。ＦＥＴ１０では、後述する半導体構造（ドリフト領域６、ソース領域２２、ドレイン領域８、ボディ領域２６、ボディコンタクト領域２４）が、基板３０と絶縁層３２と活性層３４が順に積層されている積層基板３６の活性層３４内に形成されている。
ドリフト領域６が、活性層３４の表面に臨む範囲に形成されている。ドリフト領域６はｎ型（第１導電型の一例）の不純物を含んでおり、その不純物濃度はおよそ４×１０１６ｃｍ−３に調整されている。ドレイン領域８が、ドリフト領域６内の活性層３４の表面に臨む範囲に形成されている。ドレイン領域８はｎ型の不純物を含んでおり、その不純物濃度はおよそ１×１０２０ｃｍ−３に調整されている。ドレイン領域８の表面上に、ドレイン電極１２が形成されている。
ボディ領域２６が、活性層３４の表面に臨む範囲に形成されている。ボディ領域２６は、後述するソース領域２２を含んだ状態でドリフト領域６に接している。ボディ領域２６は、ドリフト領域６によってドレイン領域８から分離されている。ボディ領域２６はｐ型（第２導電型の一例）の不純物を含んでおり、その不純物濃度はおよそ１×１０１７ｃｍ−３に調整されている。ソース領域２２が、ボディ領域２６内の活性層３４の表面に臨む範囲に形成されている。ソース領域２２はｎ型の不純物を含んでおり、その不純物濃度はおよそ１×１０２０ｃｍ−３に調整されている。ソース領域２２は、ドリフト領域６外の活性層３４内に形成されており、ボディ領域２６によってドリフト領域６から分離されている。ボディコンタクト領域２４が、ボディ領域２６内の活性層３４の表面に臨む範囲に形成されている。ソース電極２０が、ソース領域２２とボディコンタクト領域２４の双方に跨る範囲の活性層３４の表面上に形成されている
【００１４】
ソース領域２２の一部とボディ領域２６とドリフト領域６の一部の表面上にゲート絶縁膜（絶縁層）１８が形成されている。ドリフト領域６の一部の表面上にフィールド絶縁膜１４が形成されている。ゲート絶縁膜１８の厚さはおよそ０．０５μｍに調整されており、フィールド絶縁膜１４の厚さは０．５μｍに調整されている。ゲート絶縁膜１８とフィールド絶縁膜１４は連続して形成されている。ゲート電極１６は、ゲート絶縁膜１８とフィールド絶縁膜１４の表面の双方に形成されている。ゲート電極１６は、ゲート絶縁膜１８とフィールド絶縁膜１４を介して、ソース領域２２の一部と、ボディ領域２６の一部と、ドリフト領域６の一部に対向している。ゲート電極１６は、第１ゲート端子Ｇ１に接続されている。
なお、ゲート電極１６は、ソース領域２２とドリフト領域６を分離している範囲のボディ領域２６にだけ対向していてもよい。
【００１５】
ドリフト領域６の底面に、埋め込み絶縁層４が形成されている。埋め込み絶縁層４の底面に、埋め込みゲート電極（導電性領域）２が形成されている。ＦＥＴ１０では、埋め込みゲート電極２の周囲を埋め込み絶縁層４が被覆している。すなわち、埋め込みゲート電極２が埋め込み絶縁層４の中に埋め込まれている。埋め込みゲート電極２が、第２ゲート端子Ｇ２に接続されている。
絶縁層３２の表面に半導体領域２８が形成されている。半導体領域２８は元々活性層３４である。活性層３４のうち、上記した構造が作り込まれなかった残部が、半導体領域２８である。半導体領域２８はｎ型の不純物を含んでおり、その不純物濃度はおよそ２×１０１５ｃｍ−３に調整されている。
【００１６】
ＦＥＴ１０の動作について説明する。
ｎ型のソース領域２２とｎ型のドリフト領域６が、ｐ型のボディ領域２６によって分離されている。そのため、ゲート電極１６に電位が印加されていないときは、ボディ領域２６によって電子の走行が禁止され、ＦＥＴ１０はオフしている。ゲート電極１６にゲートオン電位を印加すると、ゲート電極１６に対向する位置の活性層３４の表面に電子の蓄積層が形成される。すなわち、ボディ領域２６の表面に、電子が走行するためのチャネル領域が形成される。電子が、ソース領域２２からドリフト領域６を通過してドレイン領域８に走行し、ＦＥＴ１０がオンする。ＦＥＴ１０はノーマリーオフの動作をするＦＥＴである。ＦＥＴ１０では、ゲート端子Ｇ１、Ｇ２に７ボルトの電位を印加すると、オン抵抗が４０ｍΩ・ｍｍ２になる。
【００１７】
ＦＥＴ１０では、ゲート電極１６に電位が印加されていないとき（ＦＥＴがオフしているとき）には、ボディ領域２６からドリフト領域６に向けて空乏層が形成される。また、ゲート電極１６に電位が印加されていないときには、埋め込みゲート電極２に０ボルトもしくは負の電位を印加する。そのため、埋め込みゲート電極２からドリフト領域６に向けても空乏層が形成される。すなわち、ＦＥＴ１０がオフしているときは、ドリフト領域６内に、複数方向から空乏層が伸び、ドリフト領域６の広い範囲が空乏化される。本実施例のＦＥＴ１０の耐圧は５３ボルトである。
ＦＥＴ１０は、埋め込み絶縁層４と埋め込みゲート電極２が形成されていないＦＥＴ（従来のＦＥＴ）よりも、オン抵抗を小さくすることができる。従来のＦＥＴよりもドリフト領域６内を空乏化しやすいため、ドリフト領域６の不純物濃度を高くすることができるからである。なお、上記の説明では、第１ゲート端子Ｇ１と第２ゲート端子Ｇ２を接続しないで、双方の端子に異なる電位を加えた場合について説明した。第１ゲート端子Ｇ１と第２ゲート端子Ｇ２を接続し、双方の端子に同電位を加えても同様の効果を得ることができる。
【００１８】
ＦＥＴ１０のドリフト領域６が空乏化されやすいという現象について、図面を参照して説明する。
図１１に、ＦＥＴ１０がオフしているときにドリフト領域６内に形成される等電位線分布を示している。図１２に、埋め込み絶縁層４と埋め込み電極２が形成されていないＦＥＴ（従来のＦＥＴ）がオフしているときにドリフト領域６内に形成される等電位分布を示している。ここでは、基板３０と絶縁層３２を省略している。なお、従来ＦＥＴのドリフト領域６の不純物濃度は、およそ２×１０１６ｃｍ−３に調整されている。ＦＥＴ１０のドリフト領域６の不純物濃度がおよそ４×１０１６ｃｍ−３の場合とほぼ同程度の耐圧を従来ＦＥＴで得ようとすると、従来ＦＥＴのドリフト領域６の不純物濃度はおよそ２×１０１６ｃｍ−３にしなければならない。従来ＦＥＴのドリフト領域６の不純物濃度をおよそ２×１０１６ｃｍ−３にすると、オン抵抗は５６ｍΩ・ｍｍ２になる。上記したように、ＦＥＴ１０のドリフト領域６の不純物濃度をおよそ４×１０１６ｃｍ−３にした場合のオン抵抗は４０ｍΩ・ｍｍ２になる。すなわち、ＦＥＴ１０と従来ＦＥＴの耐圧が同程度の場合、ＦＥＴ１０のオン抵抗を、従来ＦＥＴのオン抵抗よりも低くすることができる。ＦＥＴ１０は、耐圧を下げないでオン抵抗を下げることができる。なお、図１１，１２は断面図を示しているが、図面の明瞭化のためハッチングを省略している。
【００１９】
図１１に示すように、ＦＥＴ１０がオフしているときには、高電位側から低電位側に向けて等電位線が形成される。ドレイン領域８からソース領域２２に向けて、ほぼ平行な等電位線が形成される。また、上述したように、ＦＥＴ１０がオフしているときには、埋め込み電極２の電位を０ボルトもしくは負に維持することができる。そのため、ドレイン領域８から埋め込みゲート電極２に向けて、ほぼ平行な等電位線が形成される。ドレイン領域８を取り囲む形状の等電位線が形成され、ドリフト領域６内が空乏化されやすくなる。なお、埋め込み電極２の電位を０ボルトにすると、埋め込みゲート電極２の電位がソース領域２２の電位と等しくなる。
図１２に示すように、従来のＦＥＴがオフしているときにも、ドレイン領域８からソース領域２２に向けて、ほぼ平行な等電位線が形成される。しかしながら、ドリフト領域６と半導体領域２８は直接に接しており、半導体領域２８の電位が０ボルトに維持されない。そのため、ドレイン領域８からドリフト領域６の底部に向けて等電位線が平行に形成されない。ＦＥＴをオフしたときに、ドリフト領域６内が空乏化されにくい。そのため、上記したように、ＦＥＴ１０と同程度の耐圧を得るためには、ドリフト領域６内の不純物濃度を薄く（およそ２×１０１６ｃｍ−３）する必要がある。その結果、従来のＦＥＴは、ＦＥＴ１０よりもオン抵抗が高くなってしまう。
【００２０】
図１を参照し、ＦＥＴ１０の他の特長について説明する。
上記したように、ゲート電極１６と埋め込みゲート電極２を導通させることができる。その場合、ゲート電極１６に正の電位が印加されている間、埋め込みゲート電極２にも正の電位を印加することができる。埋め込みゲート電極２に正の電位が印加されると、ドリフト領域６の底部に電子の蓄積層が形成される。ゲート電極１６に正の電位が印加されている間、ドリフト領域６内の破線Ａと破線Ｂの範囲に電子の蓄積層が形成される。ドリフト領域６内の表面側（破線Ａの範囲）だけでなく、ドリフト領域６内の裏面側（破線Ｂの範囲）にも低抵抗な範囲が形成されるため、ドリフト領域６内を電子が移動しやすくなり、オン抵抗をより小さくすることができる。
【００２１】
（第２実施例）
図２に、ＦＥＴ１１０の断面図を示す。ＦＥＴ１１０はＦＥＴ１０の変形例であり、ＦＥＴ１０と同じ構成については同一の参照番号を付すことによって説明を省略すことがある。
ドリフト領域６の底面に、埋め込み絶縁層１０４が形成されている。埋め込み絶縁層１０４は、活性層３４の内部から活性層３４の表面にまで伸びている。埋め込み絶縁層１０４とドリフト領域６は、ドリフト領域６の底面でのみ接している。埋め込み絶縁層１０４がドリフト領域６の底面から活性層３４の表面に伸びている範囲では、埋め込み絶縁層１０４とドリフト領域６の間に半導体領域１０７が介在している。半導体領域１０７はｎ型の不純物を含んでおり、その不純物濃度はおよそ２×１０１５ｃｍ−３に調整されている。半導体領域１０７と半導体領域２８の不純物濃度は等しい。
埋め込みゲート電極１０２が、埋め込み絶縁層１０４の中に埋め込まれている。活性層３４の表面に、埋め込みゲート電極１０２が露出している。ゲート電極１６と埋め込みゲート電極１０２を導通させることが容易になる。なお、埋め込みゲート電極１０２は、少なくともＦＥＴ１１０の終端部のみで露出していればよい。
【００２２】
図３から図９を参照し、ＦＥＴ１１０の製造方法について説明する。ここでは、主に、埋め込み絶縁層１０４と埋め込みゲート電極１０２の製造方法について説明する。埋め込み絶縁層１０４と埋め込みゲート電極１０２以外の半導体構造については、従来のＦＥＴの製造方法を採用することができるため、詳細な説明を省略する。
まず、図３に示すように、基板３０と絶縁層３２と半導体層２８ａが順に積層されている積層基板３６ａを用意する。次に、図４に示すように、熱酸化法を利用して半導体層２８ａの表面を酸化させる。半導体層２８ａの表面側が、酸化膜（絶縁層）３８に変質する。半導体層２８ａのうち、酸化膜３８を除いた範囲が半導体領域２８（図２も参照）になる。
次に、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）法を利用し、酸化膜３８の表面にポリシリコン４０を形成する。その後、ポリシリコン４０の一部を除去し、酸化膜３８の一部を露出させる。その後、熱酸化法を利用してポリシリコン４０の表面を酸化させる。その結果、図５に示すように、埋め込みゲート電極（ポリシリコン）４０が、酸化膜３８，４２の中に埋め込まれた状態が得られる。
次に、図６に示すように、埋め込み電極４０を覆っていない範囲の酸化膜３８を除去する。半導体領域２８の一部が露出する。図６では、酸化膜３８の残部と酸化膜４２（図５を参照）で形成される酸化膜に、符号４４を付している。その後、固相結晶成長法を利用して、露出した半導体領域２８と埋め込み酸化膜４４の表面に半導体層４６を形成する。半導体層４６はｎ型の不純物を含んでおり、半導体層２８と同じ不純物濃度に調整されている。すなわち、半導体層４６と半導体層２８は、連続した１つの層をみなすことができる。半導体層４６と半導体層２８の双方が、図２の活性層３４に相当する。
【００２３】
次に、図７に示すように、半導体層４６内に、ボディ領域２６と、ボディコンタクト領域２４と、ソース領域２２と、ドリフト領域６と、ドレイン領域８と、ゲート絶縁膜１８と、フィールド絶縁膜１４を形成する。ボディ領域２６と、ボディコンタクト領域２４と、ソース領域２２と、ドリフト領域６は、半導体層４６内に不純物イオンを注入して形成してもよい。または、半導体層４６の所定位置をエッチング除去し、エッチング除去された範囲内にエピタキシャル成長させて形成してもよい。
【００２４】
次に、図８に示すように、半導体層４６の表面から埋め込み絶縁層４４に至るトレンチ４８を形成する。その後、熱酸化法を利用して、トレンチ４８内に露出している部分の半導体層４６の表面を酸化させる。半導体層４６の表面に絶縁層５０が形成され、残部が半導体領域１０７になる。
次に、図９に示すように、トレンチ４８内に露出している範囲の埋め込み絶縁膜４４をエッチングして除去する。その後、ＣＶＤ法を利用して、トレンチ４８内にポリシリコンを充填し、埋め込みゲート電極１０２が完成する。
その後、ボディコンタクト領域２４とソース領域２２の双方の表面にソース電極２０を形成する。絶縁膜１８とフィールド絶縁膜１４の双方の表面にゲート電極１６を形成する。ドレイン領域８の表面にドレイン電極１２を形成する。
以上の工程によって、図２に示すＦＥＴ１１０が完成する。
【００２５】
（第３実施例）
図１０に、ＦＥＴ２１０の断面図を示す。ＦＥＴ２１０はＦＥＴ１０の変形例であり、ＦＥＴ１０と同じ構成については下二桁に同じ参照番号を付すことによって説明を省略することがある。
ドリフト領域２０６の底面に、埋め込み絶縁層２０４が形成されている。埋め込み絶縁層の厚さは、およそ０．２μｍに調整されている。埋め込み絶縁層２０４の底面に、ｐ型の不純物を含む半導体領域（導電性領域）２０２が形成されている。導電性領域２０２の不純物濃度はおよそ２×１０１５ｃｍ−３に調整されている。導電性領域２０２が、ボディ領域２２６に導通している。ＦＥＴ２１０がオフしているときには、ボディ領域２２６からドリフト領域２０６に向けて空乏層が形成される。また、導電性領域２０２とボディ領域２２６が導通しているため、導電性領域２０２からドリフト領域２０６に向けても空乏層が形成される。すなわち、ドリフト領域２０６内に、複数方向から空乏層が伸びて形成される。
【００２６】
図１９に、ドリフト領域２０６の底部に埋め込み絶縁層２０４が形成されていないタイプのＦＥＴ２１０Ａ（従来のＦＥＴ）を示している。ＦＥＴ２１０Ａがオフしているときにも、導電性領域２０２からドリフト領域２０６に向けて空乏層が形成される。しかしながら、ＦＥＴ２１０Ａの場合、ドリフト領域２０６の底部と導電性領域２０２の間に埋め込み絶縁層２０４が形成されていない（図１０も参照）。そのため、ドレイン領域２０８と導電性領域２０２が直接に接しており、導電性領域２０２の電位が０ボルトに維持されない。そのため、ドレイン領域２０８から導電性領域２０２に向けて形成される等電位線が平行に形成されない。そのため、ＦＥＴをオフしたときに、ＦＥＴ２１０ＡはＦＥＴ２１０と比較して、導電性領域２０２からドリフト領域２０６に向けて十分な空乏層を形成することができない。
本実施例のＦＥＴ２１０は、ドリフト領域２０６の底部に埋め込み絶縁層２０４が形成されているため、ドリフト領域２０６内が空乏化されやすい。そのため、ＦＥＴ２１０はＦＥＴ２１０Ａよりも、ドリフト領域２０６の不純物濃度を高くすることができる。その結果、耐圧を小さくすることなくオン抵抗と小さくすることができる。
【００２７】
図１３に、ＦＥＴ２１０がオフしているときにドリフト領域２０６内に形成される等電位分布を示している。図１４に、ＦＥＴ２１０Ａがオフしているときにドリフト領域２０６内に形成される等電位分布を示している。ここでは、基板２３０と絶縁層２３２を省略している。
図１３に示すように、ＦＥＴ２１０は、埋め込み絶縁層２０４が存在するために、導電性領域２０２の電位はソース領域２２２の電位の０ボルトに維持される。これにより、ドレイン領域２０８から導電性領域２０２に向けて、ほぼ平行な等電位線が形成される。それに対して、図１４に示すように、ＦＥＴ２１０Ａの場合、ドリフト領域２０６と導電性領域２０２が直接に接しているため、導電性領域２０２の電位を０ボルトにする維持することができない。ドレイン領域２０８から導電性領域２０２に向けて等電位線が平行に形成されない。ドリフト領域２０６の底面側を十分に空乏化することができない。ＦＥＴ２１０の耐圧をＦＥＴ２１０Ａの耐圧と同程度に維持したまま、ＦＥＴ２１０のドリフト領域２０６内の不純濃度を濃くすることができる。そのため、ＦＥＴ２１０のオン抵抗を、ＦＥＴ２１０Ａのオン抵抗よりも小さくすることができる。
【００２８】
ＦＥＴ２１０が有する他の特長について説明する。
ＦＥＴ２１０のドレイン電極２１２にＦＥＴ２１０の耐圧を超える電圧が印加されると、ソース領域２２２からドレイン領域２０８に向けて電子が移動してしまう。すなわち、ＦＥＴ２１０内を電流が流れてしまう。ＦＥＴ２１０を流れる電流は、ドレイン電極２１２に印加される電位が高くなるに従って大きくなる。
図１５に、ＦＥＴ２１０のドレイン電極２１２に印加される電位と、ＦＥＴ２１０内に流れる電流の関係を示す。グラフの横軸はドレイン電極２１２に印加される電位（単位：Ｖ）を示し、縦軸はＦＥＴ内に流れる電流（単位：Ａ）を示している。
カーブ６０は、ＦＥＴ２１０内に流れる電流を示している。グラフから明らかなように、ドレイン電極２１２に印加される電位がおよそ７４ボルトに達するまでは、ドレイン電極２１２に印加する電位が大きくなるに従って、ＦＥＴ２１０を流れる電流が大きくなる。ドレイン電極２１２に印加される電位がおよそ７４ボルトのときに、およそ３４アンペアの電流が流れる。ＦＥＴ２１０に流れる電流がおよそ３４アンペアに達すると、スナップバック現象が生じる。すなわち、カーブ６０の傾きが正から負に変化する。
スナップバック現象は、ｎ型のソース領域２２２と、ｐ型のボディ領域２２６と、ｎ型のドリフト領域２０６で形成される寄生ｎｐｎトランジスタがオンすることによって発生する。すなわち、ボディ領域２２６の電位が所定電位以上になると、寄生ｎｐｎトランジスタ（２２２，２２６，２０６）がオンしてしまう。寄生ｎｐｎトランジスタがオンすると、その寄生ｎｐｎトランジスタ部分に電流が集中して流れてしまい、ＦＥＴ２１０が破壊に至る。
【００２９】
図１５に、従来のＦＥＴ２１０Ａのドレイン電極２１２に印加される電位と、ＦＥＴ２１０Ａ内に流れる電流の関係を示す。カーブ６２は、ＦＥＴ２１０Ａ内に流れる電流を示している。カーブ６２は、およそ７６ボルトに達するまでは、ドレイン電極２１２に印加される電位が大きくなるに従って、ＦＥＴ２１０を流れる電流が大きくなる。ＦＥＴ２１０Ａに流れる電流がおよそ２２Ａに達すると、スナップバック現象が生じる。すなわち、カーブ６２の傾きが正から負に変化する。
【００３０】
ここでＦＥＴ２１０のスナップバック現象が発生する電流が、従来のＦＥＴ２１０Ａよりも高くなる現象について、図１６，１７を参照して説明する。図１６は、ＦＥＴ２１０に電流が２２アンペア流れているときに正孔が集中して存在している範囲を破線Ｃ１で示している。図１７は、ＦＥＴ２１０Ａに電流が２２アンペア流れているときに正孔が集中して存在している範囲を破線Ｃ２で示している。
図１６に示すように、ＦＥＴ２１０では、ドレイン電極２１８に高電位が印加され、ドリフト領域２０６の表面に正孔が発生すると、その正孔がゲート絶縁膜２１８とフィールド絶縁膜２１４の直下のみならず、埋め込み絶縁層２０４の表面にも存在する。すなわち、ゲート絶縁膜２１８とフィールド絶縁膜２１４の直下と、埋め込み絶縁層２０４の表面の２つの経路を経由して、正孔がボディ領域２２６に流れ込んでいる。これは、ゲート電極２１６と導電性領域２０２の双方に０ボルトの電位を印加し、正孔を、ゲート絶縁膜２１８とフィールド絶縁膜２１４の直下と、埋め込み絶縁層の表面に引き寄せているためである。それに対して、図１７に示すように、ＦＥＴ２１０Ａでは、ドリフト領域２０６の表面に正孔が発生すると、その正孔がゲート絶縁膜２１８とフィールド絶縁膜２１４の直下のみに存在する。すなわち、ゲート絶縁膜２１８とフィールド絶縁膜２１４の直下のみの経路を経由して、正孔がボディ領域２２６に流れ込んでいる。
ＦＥＴ２１０は、ＦＥＴ２１０Ａよりもボディ領域２２６内における正孔の経路が広いため、寄生ｎｐｎトランジスタ（２２２，２２６，２０６）のベース２２６抵抗を小さくすることができる。その結果、ＦＥＴ２１０は、ＦＥＴ２１０Ａよりもスナップバック現象が発生する電流が高くなる。
【００３１】
スナップバック現象が発生する電流と、ＦＥＴのＥＤＳ等の高電圧に耐え得る強さ（以下、ＥＤＳ耐量と称することがある）には相関関係があることが知られている。すなわち、スナップバック現象が発生する電流が高いＦＥＴほど、高電圧が印加されたときに破壊しにくい。
上記したように、ＦＥＴ２１０は、従来のＦＥＴ２１０Ａよりもスナップバック現象が発生するときの電流が大きい。すなわち、ＦＥＴ２１０は、従来のＦＥＴ２１０ＡよりもＥＤＳ耐量が高い。
【００３２】
（第４実施例）
図１８に、ＦＥＴ３１０の断面図を示す。ＦＥＴ３１０は、ＦＥＴ１０の変形例であり、ＦＥＴ１を同じ構成については下二桁に同じ参照番号を付すことによって説明を省略することがある。
半導体基板３２８の表面の一部に、埋め込み酸化膜３０４を介してドリフト領域３０６が形成されている。埋め込み絶縁層３０４の中に、導電性領域３０２が形成されている。ゲート電極３１６に電位が印加されていないとき、すなわち、トランジスタ３１０がオフしているとき、導電性領域３０２に電位が印加されない。そのため、導電性領域３０２の電位は０ボルトに維持される。ドレイン領域３０８から導電性領域３０２に向けて、ほぼ平行に等電位線が形成される。ドリフト領域３０６の底部側が空乏化されやすい。ＦＥＴ３１０もＦＥＴ１０と同様に、耐圧を小さくすることなくオン抵抗を小さくすることができる。
ＦＥＴ３１０では、基板と絶縁層と活性層が順に積層されている積層基板を使用しない。半導体基板３２８の表面に半導体構造が形成されている。半導体基板３２８の導電型はｎ型でもｐ型でもよい。なお、基板３２８に代えて、基板と絶縁層と活性層が順に積層されている積層基板を使用したものが、実施例１のＦＥＴ１０である。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３４】
【図１】実施例１のトランジスタの断面図を示す。
【図２】実施例２のトランジスタの断面図を示す。
【図３】実施例２のトランジスタの製造工程を示す。
【図４】実施例２のトランジスタの製造工程を示す。
【図５】実施例２のトランジスタの製造工程を示す。
【図６】実施例２のトランジスタの製造工程を示す。
【図７】実施例２のトランジスタの製造工程を示す。
【図８】実施例２のトランジスタの製造工程を示す。
【図９】実施例２のトランジスタの製造工程を示す。
【図１０】第３実施例のトランジスタの断面図を示す。
【図１１】第１実施例のトランジスタをオフしたときにドリフト領域内に形成される等電位分布を示す。
【図１２】従来のトランジスタをオフしたときにドリフト領域内に形成される等電位分布を示す。
【図１３】第３実施例のトランジスタをオフしたときにドリフト領域内に形成される等電位分布を示す。
【図１４】従来のトランジスタをオフしたときにドリフト領域内に形成される等電位分布を示す。
【図１５】ドリフト電極に印加する電位とトランジスタに流れる電流の関係を示す。
【図１６】第３実施例のトランジスタに高電位が印加されたときに、正孔が集中して存在している範囲を示す。
【図１７】従来のトランジスタに高電位が印加されたときに、正孔が集中して存在している範囲を示す。
【図１８】実施例４のトランジスタの断面図を示す。
【図１９】従来のトランジスタの断面図を示す。
【符号の説明】
【００３５】
２：埋め込みゲート電極（導電性領域）
４：埋め込み絶縁層
６、２０６、３０６：ドリフト領域
８、２０８、３０８：ドレイン領域
１０、１１０、２１０、２１０Ａ、３１０：電界効果トランジスタ
１６、２１６、３１６：ゲート電極
１８、２１８、３１８：ゲート絶縁層（絶縁層）
２２、２２２、３２２：ソース領域
２６、２２６、３２６：ボディ領域
３０、２３０：基板
３２、２３２：絶縁層
３４、２３４：活性層
３６、２３６：積層基板
２０２：導電性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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