(57)【要約】【課題】均一性や生産性が高いと共に、高周波性能として、雑音指数が小さく、かつ付随利得の大きい電界効果トランジスタ（ＦＥＴ）、このＦＥＴを備える半導体チップ及び半導体装置を提供すること。【解決手段】本発明のＦＥＴ１は、ＧａＡｓ半導体基板２の上に、ｉ形ＧａＡｓバッファ層３と、ｉ形ＩｎＧａＡｓ二次元電子ガス層４と、ｎ形ＡｌＧａＡｓ電子供給層５と、が積み上げられ、ｎ形ＡｌＧａＡｓ電子供給層５の上に線状にショットキー性接触するゲート電極１２があり、ゲート電極１２の両横から離れ、かつｎ形ＡｌＧａＡｓ電子供給層５の上に、ｎ形ＩｎＧａＰエッチング停止層６と、続いて同程度の横位置でｎ形ＧａＡｓコンタクト層７とが積み上げられ、ｎ形ＧａＡｓコンタクト層７の上にコンタクト層７の端から離れて帯状にオーム性接触をする電極として各側にソース電極９とドレイン電極１０とを備える。【選択図】図１
2009081177.tif 000002
【特許請求の範囲】
【請求項１】
ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、
二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、
電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、
前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、前記ゲート電極の両横から離れ、かつ前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、
前記コンタクト層としてのｎ形ＧａＡｓ層の上に前記コンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極と
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記電子供給層としてのｎ形ＡｌＧａＡｓ層は、前記ｎ形キャリア不純物の濃度が異なると共に、上下で２層に分けられた高濃度ｎ形ＡｌＧａＡｓ層と低濃度ｎ形ＡｌＧａＡｓ層とを有し、
前記高濃度ｎ形ＡｌＧａＡｓ層は、前記二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層側の層であり、
前記低濃度ｎ形ＡｌＧａＡｓ層は、前記ゲート電極側の層であり、前記高濃度ｎ形ＡｌＧａＡｓ層よりｎ形キャリア濃度が低いことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ｎ形キャリア不純物がシリコン（Ｓｉ）であることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層と、前記電子供給層としてのｎ形ＡｌＧａＡｓ層との間に、スペーサ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層を備えることを特徴とする請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記バッファ層としてのｉ形ＧａＡｓ層の中に、アルミニウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＡｌＧａＡｓ層が少なくとも１つ挿入されることを特徴とする請求項１〜４のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
前記バッファ層としてのｉ形ＧａＡｓ層の中に、逆極性層として、ｐ形キャリア不純物を含みガリウムと砒素からなるｐ形ＧａＡｓ層及びｐ形キャリア不純物を含みガリウムと砒素とアルミニウムとからなるｐ形ＡｌＧａＡｓ層の内、いずれかもしくは両方が少なくとも１つ挿入されることを特徴とする請求項１〜５のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
前記電子供給層としてのｎ形ＡｌＧａＡｓ層と、前記ゲート電極及び前記エッチング停止層としてのｎ形ＩｎＧａＰ層との間に、ショットキー層としてアルミニウムとガリウムと砒素とからなるＡｌＧａＡｓ層が挿入され、前記ショットキー層としてのＡｌＧａＡｓ層はキャリア不純物を含まないこと、又はｐ形キャリア不純物を含むことを特徴とする請求項１〜６のいずれか一項に記載の電界効果トランジスタ。
【請求項８】
前記ｐ形キャリア不純物が、炭素（Ｃ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）の内の少なくとも１つの元素であることを特徴とする請求項６又は７に記載の電界効果トランジスタ。
【請求項９】
前記ＧａＡｓ半導体基板の上で前記電子供給層としてのｎ形ＡｌＧａＡｓ層を少なくとも１つの素子領域として、前記素子領域と電気的に絶縁される素子分離領域を前記素子領域の外側にさらに備え、
前記素子分離領域が、前記コンタクト層から前記バッファ層の途中まで除去された領域、または、前記コンタクト層から前記バッファ層の途中までに、ヘリウム（Ｈｅ）、ホウ素（Ｂ）、窒素（Ｎ）、酸素（Ｏ）の内の少なくとも１つの元素が分散された領域であることを特徴とする請求項１〜８のいずれか一項に記載の電界効果トランジスタ。
【請求項１０】
前記少なくとも１つの素子領域において、前記ゲート電極と前記ソース電極と前記ドレイン電極とから構成される電界効果トランジスタ構成単位を複数有し、
複数の前記電界効果トランジスタ構成単位は、複数の線状の前記ゲート電極が並列になるように配されており、
複数の前記電界効果トランジスタ構成単位の内、隣接する２つの前記電界効果トランジスタ構成単位は、前記ソース電極及び前記ドレイン電極の内いずれかの電極を共有する
ことを特徴とする請求項９に記載の電界効果トランジスタ。
【請求項１１】
前記ゲート電極が、前記電子供給層としてのｎ形ＡｌＧａＡｓ層又はショットキー層としてのＡｌＧａＡｓ層にショットキー性接触するショットキー性金属層、及び前記ショットキー性金属層の上に前記ショットキー性金属層より抵抗率が低いゲート配線層を有する請求項１〜１０のいずれか一項に記載の電界効果トランジスタ。
【請求項１２】
前記ゲート電極のショットキー性金属層が、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びこれらの珪化物または窒化物の内の少なくとも１つであり、前記ゲート配線層が、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）、銅（Ｃｕ）の内の少なくとも１つであることを特徴とする請求項１１に記載の電界効果トランジスタ。
【請求項１３】
前記ゲート電極が線状で延びる方向に垂直な前記ゲート電極の断面が、Ｔ字型、方形、台形の内のいずれかであることを特徴とする請求項１〜１２のいずれか一項に記載の電界効果トランジスタ。
【請求項１４】
前記電子供給層としてのｎ形ＡｌＧａＡｓ層に接する前記ゲート電極と、前記エッチング停止層としてのｎ形ＩｎＧａＰ層とのコンタクト間隔が０．１μｍ以上であり、かつ前記ソース電極側のコンタクト間隔に対して前記ドレイン電極側のコンタクト間隔が同程度または大きいことを特徴とする請求項１〜１３のいずれか一項に記載の電界効果トランジスタ。
【請求項１５】
前記ソース電極及び前記ドレイン電極が、ゲルマニウム（Ｇｅ）とニッケル（Ｎｉ）、又はゲルマニウム（Ｇｅ）とニッケル（Ｎｉ）と金（Ａｕ）からなることを特徴とする請求項１〜１４のいずれか一項に記載の電界効果トランジスタ。
【請求項１６】
前記ソース電極及び前記ドレイン電極が、前記コンタクト層としてのｎ形ＧａＡｓ層に拡散して途中で留まり、前記電子供給層としてのｎ形ＡｌＧａＡｓ層に達しないことを特徴とする請求項１〜１５のいずれか一項に記載の電界効果トランジスタ。
【請求項１７】
少なくとも前記電子供給層としてのｎ形ＡｌＧａＡｓ層又はショットキー層としてのＡｌＧａＡｓ層、及び前記ゲート電極の露出面を覆う保護絶縁膜をさらに備え、
前記保護絶縁膜が、窒化シリコン膜、窒化ホウ素膜、窒化アルミニウム膜、酸化シリコン膜の内の少なくとも１つであることを特徴とする請求項１〜１６のいずれか一項に記載の電界効果トランジスタ。
【請求項１８】
前記ソース電極及び前記ドレイン電極部分以外の前記コンタクト層としてのｎ形ＧａＡｓ層の上で、前記保護絶縁膜の下に酸化シリコン膜をさらに有することを特徴とする請求項１７に記載の電界効果トランジスタ。
【請求項１９】
前記素子分離領域の上において、前記複数のソース電極に電気的に連なるソース配線、及び前記複数のドレイン電極に電気的に連なるドレイン配線をさらに備え、
前記ドレイン配線が、前記ソース配線の上を越えるように前記ソース配線と交差することを特徴とする請求項９又は１０に記載の電界効果トランジスタ。
【請求項２０】
前記ソース配線の上を前記ドレイン配線が越える部分で、前記ドレイン配線の下が中空なエアブリッジであることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２１】
ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、
二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、
電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、
前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、前記ゲート電極の両横から離れ、かつ前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、
前記コンタクト層としてのｎ形ＧａＡｓ層の上に前記ゲート電極および前記コンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタと、
前記電界効果トランジスタを少なくとも１つの素子領域として、前記素子領域と電気的に絶縁される素子分離領域と、
前記ゲート電極に電気的に接続される入力端子と、
前記ソース電極に電気的に接続される接地端子と、
前記ドレイン電極に電気的に接続される出力端子と、
を有する四角形の半導体チップであって、
前記素子分離領域において、かつ四角形の前記半導体チップにおける辺または角の４つの端において、対向する２つの端に前記入力端子と前記出力端子とが対向するように配され、
別の対向する端に前記接地端子が少なくとも１つ配されることを特徴とする半導体チップ。
【請求項２２】
ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、
二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、
電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、
前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、前記ゲート電極の両横から離れ、かつ前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、
前記コンタクト層としてのｎ形ＧａＡｓ層の上に前記ゲート電極および前記コンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタと、
前記電界効果トランジスタを少なくとも１つの素子領域として、前記素子領域と電気的に絶縁される素子分離領域と、
前記ゲート電極に電気的に接続される入力端子と、
前記ソース電極に電気的に接続される接地端子と、
前記ドレイン電極に電気的に接続される出力端子と、を有する四角形の半導体チップにおいて、
前記素子分離領域において、かつ四角形の前記半導体チップにおける辺または角の４つの端において、対向する２つの端に前記入力端子と前記出力端子とが対向するように配され、
別の対向する端に前記接地端子が少なくとも１つ配される半導体チップを備える半導体装置であって、
樹脂またはセラミックで形成されると共に、内部が中空な容器の中空パッケージに前記半導体チップが収められ、前記中空パッケージの内部から外に４つの端子リードが引き出され、前記半導体チップの少なくとも３つの端子と前記４つの端子リードとは、１つの端子に対して少なくとも１つの端子リードが対応するように金属ワイヤで電気的に接続されることを特徴とする半導体装置。
【請求項２３】
前記入力端子と電気的に接続される端子リードと前記出力端子と電気的に接続される端子リードとが互いに対向するように前記中空パッケージから引き出され、
前記接地端子と電気的に接続される端子リードが対向する方向に前記中空パッケージから引き出されることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、
二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、
電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、
前記電子供給層としてｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、前記ゲート電極の両横から離れ、かつ前記電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、
前記コンタクト層としてのｎ形ＧａＡｓ層の上に前記ゲート電極および前記コンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタと、
前記電界効果トランジスタを少なくとも１つの素子領域として、前記素子領域と電気的に絶縁される素子分離領域と、
前記ゲート電極に電気的に接続される入力端子と、
前記ソース電極に電気的に接続される接地端子と、
前記ドレイン電極に電気的に接続される出力端子と、を有する四角形の半導体チップにおいて、
表面に回路の配線が形成された、樹脂またはセラミックの回路基板をさらに有し、
前記半導体チップにおいて前記素子分離領域が形成された面が前記回路基板に面するように、前記入力端子、前記接地端子、前記出力端子の各々と前記回路基板の前記配線が電気的に接続され、前記半導体チップと前記回路基板との間が中空とされることを特徴とする半導体装置。
【請求項２５】
前記回路基板の表面が、樹脂または樹脂シート膜で被覆され、またはさらに金属膜で被覆されることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記回路基板は、表面から裏面へ貫通する配線及び端子を有し、
前記半導体チップにおいて前記素子分離領域が形成された面が前記回路基板に面するように、前記半導体チップの各々の端子と前記回路基板の表面の前記配線とが電気的に接続され、前記半導体チップと前記回路基板との間が中空とされることを特徴とする請求項２４又は２５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー接合ゲート型の電界効果トランジスタに関し、特にガリウム砒素基板上に形成された電界効果トランジスタに関する。また、本発明は、該電界効果トランジスタを備える半導体チップ及び該半導体チップを備える半導体装置に関する。
【背景技術】
【０００２】
衛星放送やマイクロ波通信の普及に伴って、信号を受信する高周波増幅回路の初段に用いる低雑音な増幅素子の需要が高まっている。特に１０ＧＨｚ台の周波数の衛星放送用には、ガリウム砒素（ＧａＡｓ）基板上に形成された電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）が主に用いられる。
【０００３】
このような半導体素子においては、アンテナ等からの微弱な高周波信号を入力初段で増幅する際に、半導体素子自身が新たな雑音をできる限り発生させないことが求められる。すなわち、雑音指数（ＮＦ；Noise Figure）が小さい半導体素子が求められる。ここで雑音指数ＮＦとは、入力端子における信号成分と雑音成分の電力比に対して、出力端子における信号成分と雑音成分の電力比への倍率、すなわち雑音成分の増加率であり、増幅回路内の半導体素子が加えた雑音を示す。また、半導体素子の評価指数として、あるバイアス条件で入出力のインピーダンスを調整して雑音指数ＮＦが最小となる最小雑音指数ＮＦminと、このときの電力利得である付随利得（Ｇａ；associated gain）とが用いられる。そして、両者の値は常用対数の単位ｄＢで表示される。
【０００４】
増幅回路の半導体素子としてのＦＥＴでは、最小雑音指数ＮＦminを小さく良くするために、相互コンダクタンスｇｍを大きくし、寄生成分としてのゲート容量Ｃｇｓ、ゲート直列抵抗Ｒｇ、ソース直列抵抗Ｒｓを小さくすることが求められる。特に抵抗成分は熱雑音の源である。また、増幅率としての電力利得または付随利得Ｇａは、遮断周波数ｆｔを高め、ドレイン電流の飽和性としてのドレインコンダクタンスｇｄを小さくすることが求められる。遮断周波数ｆｔを高めるには、相互コンダクタンスｇｍを大きくし、ゲート容量Ｃｇｓを小さくするため、ゲート長Ｌｇを縮小することが有効とされる。相互コンダクタンスｇｍを大きくするには、ゲート長Ｌｇを縮小し、チャネル半導体層のキャリア移動度を高くすることが求められる。
【０００５】
低雑音ＦＥＴの初期技術となる高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）が特許文献１に開示される。特許文献１に記載の半導体装置は、半導体基板上に、ヘテロ接合を形成する高抵抗の単一半導体チャネル層及び電子親和力が該単一半導体チャネル層より小であると共に不純物がドープされた半導体層と、該半導体層上に設けられたゲート電極と、該ゲート電極の両側に形成されたソース電極及びドレイン電極を備える。特許文献１には、このような半導体装置において、ヘテロ結合の界面付近、例えばｎ形ＡｌＧａＡｓ層とアンドープ（ｉ形）ＧａＡｓ層との界面近傍におけるｉ形ＧａＡｓ層内で電子移動度が高い二次元電子ガス（２ＤＥＧ；two-dimensional electron gas）が誘起されることが示される。この半導体装置より低雑音ＦＥＴへの応用が始まり、相互コンダクタンスｇｍが大きく、雑音指数ＮＦが小さい半導体素子が実現されるようになった。
【０００６】
図２５に、非特許文献１に記載の電界効果トランジスタの概略断面図を示す。図２５に記載の電界効果トランジスタ５０１は、半絶縁性ＧａＡｓ基板５０２の上に、バッファ層であるアンドープ（ｉ形）ＧａＡｓ層５０３、チャネル層であるアンドープ（ｉ形）ＩｎＧａＡｓ層５０４、スペーサ層であるアンドープ（ｉ形）ＡｌＧａＡｓ層５０５、電子供給層であるｎ形ＡｌＧａＡｓ層５０６、及びコンタクト層であるｎ形ＧａＡｓ層５０７を備える。この電界効果トランジスタは歪格子型（Pseudomorphic）ＨＥＭＴとも呼ばれる。ｎ形ＡｌＧａＡｓ層５０６とｉ形ＩｎＧａＡｓ層５０４との歪を有するヘテロ接合界面では、ｉ形ＧａＡｓ層の場合に比べて、さらに高い電子移動度が得られた。このさらに高い電子移動度を適用した低雑音ＦＥＴでは、最小雑音指数ＮＦminが小さく、かつ付随利得Ｇａが大きくなり、性能が向上した。また、図２５において、ショットキー性接触のゲート電極５１０は、ｎ形ＡｌＧａＡｓ電子供給層５０６の途中まで掘り込んだリセスの面に接するように設けられる。オーム性接触のソース電極５０８及びドレイン電極５０９が、ゲート電極５１０の両脇に残るｎ形ＧａＡｓコンタクト層５０７各々の上に設けられる。
【０００７】
図２５に記載の電界効果トランジスタの製造方法を説明する。まず、分子線ビームエピタキシャル成長法（ＭＢＥ；Molecular Beam Epitaxy）又は有機金属気相エピタキシャル成長法（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）によって、ＧａＡｓ基板５０２上に、アンドープ（ｉ形）ＧａＡｓバッファ層５０３、アンドープ（ｉ形）ＩｎＧａＡｓチャネル層５０４、アンドープ（ｉ形）ＡｌＧａＡｓスペーサ層５０５、ｎ形ＡｌＧａＡｓ電子供給層５０６、ｎ形ＧａＡｓコンタクト層５０７を順次に成長させる。
【０００８】
ＦＥＴの製造方法として、まず、ＧａＡｓ基板上にエピタキシャル成長されたｎ形ＡｌＧａＡｓ電子供給層５０６とｎ形ＧａＡｓコンタクト層５０７の導電性半導体層をメサエッチング等により素子分離する。次に、残した導電性半導体層の領域上に、向かい合う一対のオーム性電極を形成する。また、基板上の一部には、一対のオーム性電極に金属針を当てて電流を測定できるように、オーム性電極の引き出しパッド端子を有するモニター素子を用意する。次に、一対のオーム性電極の間に、細い開口部を有するフォトレジスト膜を、残した導電性半導体層領域を横切るように形成する。また、オーム性電極のパッド端子の上にも金属針が当てられる開口を形成する。次に、エッチング液を用いて、ｎ形ＡｌＧａＡｓ電子供給層５０６の途中まで掘り込んでリセスを形成する。モニター素子のパッド端子間に流れる電流が、所定の電流値の範囲に入るまで、このようなエッチングを繰り返す。次に、所定の電流値になったならば、開口部にアルミニウム（Ａｌ）等のショットキー性金属を蒸着させ、有機溶剤でフォトレジストマスクを溶かしてリフトオフ処理を実施し、リセスにゲート電極５１０を形成する。また、ゲート電極両側のｎ形ＧａＡｓコンタクト層５０７の上に形成されたオーム性電極が、ソース電極５０８とドレイン電極５０９となる。このようにして基本的なＦＥＴ構造が形成される。
【０００９】
リセスのエッチング液には、硫酸またはリン酸と、過酸化水素水と、純水との希釈液が主に用いられる。このエッチング液によれば、ＧａＡｓ及びＡｌＧａＡｓを同じようなエッチング速度で等方的にエッチングすることができる。一方、リセスの形成にドライエッチングを用いると、半導体層への損傷があり、低雑音なＦＥＴを製造するためには湿式エッチングのほうが優れている。
【００１０】
しかしながら、湿式エッチングにおいては、ＡｌＧａＡｓ層をエッチング停止層とすることは困難であった。そこで、特許文献２に記載の電界効果トランジスタにおいては、ＩｎＧａＰ層を停止層として用いることにより、湿式エッチングを制御している。
【００１１】
図２６に、特許文献２に記載の電界効果トランジスタの概略断面図を示す。特許文献２に記載の電界効果トランジスタ（ＦＥＴ）５１１を、製造方法に基づいて説明する。ＦＥＴ５１１に用いるエピタキシャル基板は、半絶縁性ＧａＡｓ基板５１２の上に例えば有機金属気相成長法（ＭＯＶＰＥ）を用いて堆積する。半絶縁性ＧａＡｓ基板５１２の上に、アンドープ（ｉ形）ＧａＡｓ又はアンドープ（ｉ形）ＡｌＧａＡｓのバッファ層５１３、ｎ形ＡｌＧａＡｓ電子供給層（下層）５１４、アンドープ（ｉ形）ＩｎＧａＡｓチャネル層５１５、ｎ形ＡｌＧａＡｓ電子供給層（上層）５１６、アンドープ（ｉ形）ＡｌＧａＡｓショットキー層５１７、ｎ形ＩｎＧａＰコンタクト下層５１８、及びｎ形ＧａＡｓコンタクト上層５１９を、この順序でエピタキシャル成長させる。
【００１２】
次に、例えば硫酸と過酸化水素水（Ｈ２ＳＯ４−Ｈ２Ｏ２−Ｈ２Ｏ）系エッチング液を用いてｎ形ＧａＡｓコンタクト上層５１９を貫通する第１リセス開口を形成する。このとき、このエッチング液ではｎ形ＩｎＧａＰコンタクト下層５１８は殆どエッチングされないため、ｎ形ＧａＡｓコンタクト上層５１９を貫通してｎ形ＩｎＧａＰコンタクト下層５１８の表面が露出した時点で第１リセス開口の深さ方向のエッチングが自動的に停止する。次に、フォトレジスト膜を形成した後、例えば希釈塩酸（ＨＣｌ−Ｈ２Ｏ）系エッチング液を用いて、第１リセス開口の内部に第１リセス開口の幅よりも狭い幅を持つ第２リセス開口を形成する。このとき、このエッチング液ではＧａＡｓ又はＡｌＧａＡｓは殆どエッチングされないため、ｎ形ＩｎＧａＰコンタクト下層５１８を貫通してアンドープＡｌＧａＡｓショットキー層５１７の表面が露出した時点で第２リセス開口の深さ方向のエッチングが自動的に停止する。次に、第２リセス開口の底部に露出したアンドープＡｌＧａＡｓショットキー層５１７の表面にゲート電極５２２を形成する。最後に、該ゲート電極５２２及び第１リセス開口を挟む両側のｎ型ＧａＡｓコンタクト上層５１９の表面にソース電極５２０とドレイン電極５２１を形成した後、熱処理によってオーム性接触を形成する。
【００１３】
図２７に、特許文献３に記載の電界効果トランジスタの概略断面図を示す。また、特許文献３に記載の電界効果トランジスタ５３１においても、ｎ形ＩｎＧａＰコンタクト層５３４を湿式エッチングの停止層として利用する。ただし、特許文献２と異なる点は、ゲート電極５３８の底面が、ｎ形ＡｌＧａＡｓ電子供給層５３３に接し、側面がｎ形ＩｎＧａＰコンタクト層５３４に接して、ゲート電極５３８の下部が埋め込まれることである。また、他として、ｎ形ＡｌＧａＡｓ電子供給層５３３の下にアンドープ（ｉ形）のＧａＡｓまたはＩｎＧａＡｓのチャネル層５３２、ｎ形ＩｎＧａＰコンタクト層５３４の上にｎ形ＧａＡｓコンタクト層５３５、この各側の上にソース電極５３６とドレイン電極５３７が設けられる。
【００１４】
特許文献４及び特許文献５には、雑音特性及び利得特性を改善する電界効果トランジスタ（半導体装置）の配線構造として、ソース配線の上をドレイン配線が間隙を介在させて超える（エアブリッジ方式）ことにより、交差する配線間の寄生容量を低減する構造が開示される。
【００１５】
特許文献６には、浅いオーム性接触を有する半導体装置の製造方法として、薄いニッケル（Ｎｉ）膜上に、ＡｕＧｅ膜とＡｕ膜を堆積して合金化の熱処理をする方法が開示される。
【００１６】
特許文献７には、ｎ形ＡｌＧａＡｓ層とｉ形ＩｎＧａＡｓ層との界面に、ｉ形ＧａＡｓ層をスペーサ層として厚さ２ｎｍ程度と薄く挿入して、二次元電子ガスの電子移動度を高めたヘテロ接合電界効果トランジスタが開示される。
【００１７】
特許文献８には中空構造のモールドパッケージが開示され、特許文献９には半導体装置用モールドキャップが開示される。
【００１８】
【特許文献１】特開昭５６−９４７８０号公報
【特許文献２】特開平７−３３５８６７号公報（図１）（関連：特許第２５８１４５２号公報）
【特許文献３】特開平８−３４００１２号公報（図１）（関連：特許第２６８５０３２号公報）
【特許文献４】特開平４−９６３３９号公報  （関連：特許第２６２６２０９号公報）
【特許文献５】特開平５−２１１１７９号公報  （関連：特許第２８２２７３９号公報）
【特許文献６】特開平３−２３１４２４号公報  （関連：特許第２６１１４７４号公報）
【特許文献７】特開平６−１６３５９９号公報  （関連：特許第２７５５０７６号公報）
【特許文献８】特開２００２−３３４９４４号公報
【特許文献９】特開平９−２１３８２７号公報  （関連：特許第２７５５２４４号公報）
【非特許文献１】徳田博邦：「低雑音ＨＥＭＴ−その特性を決めるもの−」（２３９〜２６０ページで２４３ページの図９．６（ｂ）を引用）；（論文集）半導体研究３５巻．化合物半導体の結晶成長と評価；編者：西澤潤一；発行所：株式会社  工業調査会；発行日：１９９１年８月５日；ISBN4-7693-1089-7 C3055
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようとする課題を以下に示す。
【００２０】
非特許文献１（図２５）に記載の電界効果トランジスタにおけるリセスのエッチングにおいては、エッチング深さをモニター素子による電流測定で確認しながら処理する必要があった。そのため、エッチングと電流測定を繰り返す必要があり、生産性が悪かった。また、このようなエッチングによると、ウエハ面内の均一性やウエハ間の再現性があまり良くなく、ゲートしきい値電圧等のＦＥＴ特性がばらつくことになった。
【００２１】
特許文献２及び特許文献３に記載の電界効果トランジスタにおいては、大振幅の出力増幅を目的として２段掘り込み（２段リセス）やゲート埋め込み構造が採用される。そのため、ＦＥＴ構造が複雑になると共に、２段リセスにするためにフォトレジスト膜を段毎に行なう必要があった。しかしながら、衛星放送やマイクロ波通信等に用いられる低雑音ＦＥＴにおいては、低い価格が要求されるので、ＦＥＴの構造及び製造方法は簡易であることが好ましい。また、汎用のマイクロ波帯の増幅素子として、低雑音特性に限らずに適度な高周波性能で、価格が安いものが求められた。すなわち、特許文献２及び特許文献３に記載の電界効果トランジスタではこの要求を満たすことが困難であった。
【００２２】
衛星放送やマイクロ波通信等の分野においては、均一性、生産容易性及び生産性が高い方法で、雑音指数ＮＦｍｉｎが小さく、かつ付随利得Ｇａの大きい電界効果トランジスタ、又は適度な高周波性能を有する電界効果トランジスタを得ることが求められる。
【課題を解決するための手段】
【００２３】
本発明の第１視点によれば、ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、電子供給層としてのｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、ゲート電極の両横から離れ、かつ電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、コンタクト層としてのｎ形ＧａＡｓ層の上にコンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタを提供する。
【００２４】
本発明の第２視点によれば、ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、電子供給層としてのｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、ゲート電極の両横から離れ、かつ電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、コンタクト層としてのｎ形ＧａＡｓ層の上にゲート電極およびコンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタと、電界効果トランジスタを少なくとも１つの素子領域として、素子領域と電気的に絶縁される素子分離領域と、ゲート電極に電気的に接続される入力端子と、ソース電極に電気的に接続される接地端子と、ドレイン電極に電気的に接続される出力端子と、を有する四角形の半導体チップであって、素子分離領域において、かつ四角形の半導体チップにおける辺または角の４つの端において、対向する２つの端に入力端子と出力端子とが対向するように配され、別の対向する端に接地端子が少なくとも１つ配される半導体チップを提供する。
【００２５】
本発明の第３視点によれば、ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、電子供給層としてのｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、ゲート電極の両横から離れ、かつ電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、コンタクト層としてのｎ形ＧａＡｓ層の上にゲート電極およびコンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタと、電界効果トランジスタを少なくとも１つの素子領域として、素子領域と電気的に絶縁される素子分離領域と、ゲート電極に電気的に接続される入力端子と、ソース電極に電気的に接続される接地端子と、ドレイン電極に電気的に接続される出力端子と、を有する四角形の半導体チップにおいて、素子分離領域において、かつ四角形の半導体チップにおける辺または角の４つの端において、対向する２つの端に入力端子と出力端子とが対向するように配され、別の対向する端に接地端子が少なくとも１つ配される半導体チップを備える半導体装置であって、樹脂またはセラミックで形成されると共に、内部が中空な容器の中空パッケージに半導体チップが収められ、中空パッケージの内部から外に４つの端子リードが引き出され、半導体チップの少なくとも３つの端子と４つの端子リードとは、１つの端子に対して少なくとも１つの端子リードが対応するように金属ワイヤで電気的に接続される半導体装置を提供する。
【００２６】
本発明の第４視点によれば、ガリウムと砒素とからなるＧａＡｓ半導体基板の上に、バッファ層としてガリウムと砒素とからなりキャリア不純物を含まないｉ形ＧａＡｓ層と、二次元電子ガス層としてインジウムとガリウムと砒素とからなりキャリア不純物を含まないｉ形ＩｎＧａＡｓ層と、電子供給層としてアルミニウムとガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＡｌＧａＡｓ層と、が積み上げられ、電子供給層としてｎ形ＡｌＧａＡｓ層の上に線状にショットキー性接触するゲート電極があり、ゲート電極の両横から離れ、かつ電子供給層としてのｎ形ＡｌＧａＡｓ層の上にエッチング停止層としてインジウムとガリウムとリンとからなりｎ形キャリア不純物を含むｎ形ＩｎＧａＰ層と、続いて同程度の横位置でコンタクト層としてガリウムと砒素とからなりｎ形キャリア不純物を含むｎ形ＧａＡｓ層とが積み上げられ、コンタクト層としてのｎ形ＧａＡｓ層の上にゲート電極およびコンタクト層の端から離れて帯状にオーム性接触をする電極として各側にソース電極とドレイン電極とを備える電界効果トランジスタと、電界効果トランジスタを少なくとも１つの素子領域として、素子領域と電気的に絶縁される素子分離領域と、ゲート電極に電気的に接続される入力端子と、ソース電極に電気的に接続される接地端子と、ドレイン電極に電気的に接続される出力端子と、を有する四角形の半導体チップにおいて、表面に回路の配線が形成された、樹脂またはセラミックの回路基板をさらに有し、半導体チップにおいて素子分離領域が形成された面が回路基板に面するように、入力端子、接地端子、出力端子の各々と回路基板の配線が電気的に接続され、半導体チップと回路基板との間が中空とされる半導体装置を提供する。
【発明の効果】
【００２７】
本発明によれば、１段掘り込み（１段リセス）の構造を、湿式エッチングの停止層を使用して実現するため、生産性が良く、ＦＥＴ特性の均一性も良い。また、ＦＥＴのチャネル層は半導体層のエピタキシャル成長技術により高精度に管理され、この精度がＦＥＴの電気的な特性を向上する。また、エッチング停止層を使用することにより、モニター素子での電流値を測定しながら掘り込みを繰り返して深さを調整することを必要としないので、生産性及びＦＥＴ特性の精度を高めることができる。
【００２８】
また、エッチング停止層を用いない掘り込みは等方的で、横方向のサイドエッチングを独立に制御できないが、本発明のＦＥＴにおいては、エッチング停止層を用いることにより、横方向のサイドエッチングを独立に制御することができる。すなわちゲート電極とコンタクト層との間隔を制御できるので、高周波性能が得られるように調整することができる。また、エッチング停止層を利用した横方向へのサイドエッチングは、細い隙間内での微量なエッチングのため、開口から垂直に掘り込むことに比べて、エッチング時間による制御性や再現性が良い。
【００２９】
さらに、エッチング停止層としてｎ形ＩｎＧａＰ層を用いるが、ｎ形ＩｎＧａＰ層はショットキー性接触のバリアハイトが約０．７ｅＶで、ｎ形ＡｌＧａＡｓ層の約１．０ｅＶに比べると低く、この違いはゲートの順方向電圧や逆耐圧にも反映される。本発明のＦＥＴでは、最初のエッチング停止層としたｎ形ＩｎＧａＰ層を、別のエッチング液で除去して、次のｎ形ＡｌＧａＡｓ層をエッチング停止層として露出させ、ゲート電極をｎ形ＡｌＧａＡｓ層に接触させることで、ゲートの順方向電圧を良好に確保することができる。
【００３０】
一方、オーム性電極としてのソース電極およびドレイン電極の下では、コンタクト層としてのｎ形ＧａＡｓ層の下に、エッチング停止層としてのｎ形ＩｎＧａＰ層が挿入された形態となる。このｎ形ＩｎＧａＰ層の厚さを２〜２０ｎｍ程度と、エッチング停止層が機能する程度の薄さで、高濃度なｎ形にドーピングすることにより、ヘテロバリアとしてのコンタクト抵抗を低減することができる。
【発明を実施するための最良の形態】
【００３１】
（第１実施形態；ＦＥＴの概略的な断面構造）
本発明の第１実施形態に係る電界効果トランジスタについて、まず概略を説明する。具体的な詳細は続けて説明する。図１に、本発明の第１実施形態に係る電界効果トランジスタの概略断面図を示す。電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）１は、半導体基板としての高抵抗な半絶縁性ＧａＡｓ基板２の上に、バッファ層としてのｉ形ＧａＡｓ層３、二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４、電子供給層としてのｎ形ＡｌＧａＡｓ層５、エッチング停止層としてのｎ形ＩｎＧａＰ層６、及びコンタクト層としてのｎ形ＧａＡｓ層７を備える。ソース電極９及びドレイン電極１０は、ｎ形ＧａＡｓ層７に形成されたオーム性合金層８上に形成される。また、ソース電極９とドレイン電極１０間には、ｎ形ＡｌＧａＡｓ層５まで達する凹部の掘り込み（リセス）１４が形成される。ゲート電極１２は、リセス１４に露出したｎ形ＡｌＧａＡｓ層５上に、ショットキー性金属層１１を介して形成される。ＦＥＴ１の表面は、ＳｉＮ等の薄い保護絶縁膜１３で覆われる。なお、化合物半導体層を表す元素記号として、Ｇａはガリウム、Ａｌはアルミニウム、Ｉｎはインジウム、Ａｓは砒素、Ｐはリンである。元素周期表において、ＡｌとＧａとＩｎは３Ｂ族、ＰとＡｓは５Ｂ族である。なお、ｉ形ＩｎＧａＡｓ層４は、背景技術の特許文献ように「チャネル層」と称されることもあるが、ゲート電圧によっては電流が電子供給層としてのｎ形ＡｌＧａＡｓ層５中も流れてチャネルとして寄与するため、以下の説明では「二次元電子ガス層」と称する。
【００３２】
本発明のＦＥＴ１において、ゲート電極１２のリセス１４は１段形状となっている。すなわち、ｎ形ＩｎＧａＰ層６とｎ形ＧａＡｓ層７とは階段になっておらず、ｎ形ＩｎＧａＰ層６とｎ形ＧａＡｓ層７との側面が一致して１段リセスを形成している。これにより、２段リセス構造を有するＦＥＴに比べて、製造工程を簡略にし、生産性を高めることができる。
【００３３】
また、本発明のＦＥＴ１においては、ゲート電極１２とｎ形ＩｎＧａＰ層６とが接触しないようにしている。すなわち、ゲート電極１２は、ｎ形ＩｎＧａＰ層６及びｎ形ＧａＡｓ層７と所定の距離だけ離して形成される。この構造によれば、例えば、ゲートしきい電圧が負のディプリーション（Depletion）型で−１．０Ｖ程度のとき、ゲート電圧が−０．４Ｖ前後で相互コンダクタンスｇｍが最大となり、すなわち、この付近で最小雑音指数ＮＦminが最小となり、高い付随利得Ｇａを得ることができる。このときのドレインバイアス条件が、例えば２．０Ｖで１０ｍＡである。
【００３４】
半導体表面にはショットキー性金属の電極を接触させて０Ｖの電位を与えた場合と同程度の表面空乏層が生じる。このため、１段掘り込みのゲート構造でゲート電極１２の脇に隙間があれば、この隙間の半導体表面には表面空乏層が生じる。このとき、ゲート電極１２の電圧を正にしてゲート下に生じる空乏層を薄く引き上げても、ゲート電極１２の両脇に伸びる表面空乏層が厚く、チャネル導電層を流れるチャネル電流を制限するため、ゲート電位での制御性が悪くなる。一方、ゲート電圧を負にしてゲートの空乏層を厚く伸ばし、ゲート脇の表面空乏層より長く伸ばすようにすると、チャネル電流を制御できるようになる。このため、ゲートしきい電圧が約−１．０Ｖでゲート電圧が約−０．４Ｖ付近は、増幅率が高く、雑音指数ＮＦも小さく、性能が発揮できる条件となる。また、表面空乏層によりゲート電圧に対するドレイン電流の増加が抑えられて、相互コンダクタンスｇｍがほぼ一定になることは、線形増幅性が求められるアナログ増幅素子として好ましい。
【００３５】
また、ゲート電極１２脇で伸びる表面空乏層の効果として、ゲート電圧が−０．４Ｖ程度で、ゲート電極１２の空乏層がゲート電極１２脇の表面空乏層より伸びた状態では、ドレイン電圧による電界がゲート電極１２空乏層の下に集中することを、ゲート電極１２脇に小さく伸びた表面空乏層が分散させて弱める。これにより、ドレイン耐圧が高まり、ドレイン電流の飽和性が良くなり、ドレインコンダクタンスｇｄを小さくすることができる。
【００３６】
次に、リセス１４の底部におけるゲート電極１２とコンタクト層６との間隔（コンタクト間隔）と電気的特性との依存性について簡単に説明する。コンタクト間隔はエッチング時間に依存してサイドエッチングが進み大きくなる。ドレイン電圧に対するドレイン電流の飽和性として、コンタクト間隔が０．１０μｍより広いほうがドレイン電流の飽和性が良くなる。コンタクト間隔が０．１０μｍより狭い場合、例えば０．０５〜０．０８μｍではドレイン電流の飽和性が不均一に悪くなり、ゲート電圧Ｖｇｓ＝０Ｖにおけるドレイン電流Ｉｄｓｓとしても大きくばらつく。ドレイン電流の飽和性が悪くなると、すなわちドレインコンダクタンスｇｄが大きくなると、電力利得や最大発振周波数ｆmaxは下がることになる。また、コンタクト間隔が０．３μｍより大きい場合、最小雑音指数ＮＦmin及び付随利得Ｇａが低下する。一方、ドレイン耐圧はコンタクト間隔が広がるに従って高まる。
【００３７】
本発明のＦＥＴ１は初段増幅用の低雑音特性を第一の目的とするが、ＦＥＴ構造が単純でＦＥＴ特性の均一性がよいため、中間段増幅用の低価格なＦＥＴとしても提供できる。この場合、低雑音特性の要求は弱まり、適度な高周波増幅特性で、ドレイン耐圧を高める必要が生じる。ドレイン耐圧を高めるためには、電子供給層としてのｎ形ＡｌＧａＡｓ層５のキャリア濃度を低雑音用より低く設定して、コンタクト間隔を０．１μｍ〜１μｍ程度で適宜設定することができる。また、ソース側とドレイン側のコンタクト間隔は同じである必要はなく、図２に示すように、ドレイン耐圧を高めるためドレイン側のコンタクト間隔を大きく、ソース直列抵抗を小さくするためソース側のコンタクト間隔を小さくした非対称の構造としてもよい。また、初段から中間段までを含むような多段増幅回路としてのモノリシックマイクロ波集積回路（ＭＭＩＣ；Monolithic Microwave Integrated Circuits）では、低雑音特性とドレイン耐圧を折衷するように構造の諸条件を適宜設定できる。
【００３８】
（第１実施形態；半導体チップの上面構造）
次に、本発明のＦＥＴ１を適用した半導体チップについて具体的に説明する。図３に、本発明のＦＥＴを備える半導体チップの概略上面図を示す。半導体チップ２１には、基本素子となるＦＥＴ１が半導体基板上に少なくとも１つ設けられる。例えば、半導体チップ２１は約３００μｍ（＝０．３０ｍｍ）角にして、半導体チップ２１の中央にＦＥＴ領域が配置される。
【００３９】
半導体チップ２１は、図面上、下側中央に入力端子としてのゲートパッド２６、及びこの下層にゲート配線（ゲート電極パッド）２７を有し、これから上方へ４本延びるゲート電極１２がある。ゲートパッド２６は、層間絶縁膜のスルーホール２８ｆを介してゲート配線２７と電気的に接続される。また、図面上、中央上側に出力端子としてのドレインパッド２４ａとこれから下方へ２本延びるドレイン配線２４ｂ、この下層にドレイン電極１０ａ，１０ｂがある。また、ドレインパッド２４ａの下にはドレイン電極パッド２５がある。ドレイン電極パッド２５は、ドレイン電極１０ａと同時に形成される。そして、ドレイン配線２４ｂとドレイン電極１０ａ、ドレインパッド２４ａとドレイン電極パッド２５は、スルーホール２８ｄ，２８ｅを介して電気的に接続される。なお、ドレイン電極パッド２５は、ドレインパッド２４ａと半導体基板との密着を確保するために設けられる。また、図面上、左右及び中央に接地端子としてのソースパッド２２ａ〜２２ｃ、及びこの下層にソース電極９とこれに連なるソース配線（ソース電極パッド）２３がある。ソースパッド２２ａ〜２２ｃとソース配線２３とはスルーホール２８ａ〜２８ｃを介して電気的に接続される。ソース配線２３は、左右部分と中央部分とが連続して形成される。また、ソースパッド２２ａ，２２ｂは接地のために複数箇所でワイヤボンディングできるように幅広く形成される。
【００４０】
図４に、図３に示す半導体チップ２１中央のＦＥＴ領域の部分拡大図を示す。図５に、ＦＥＴ構造に着目するために図４から上層の各パッドやスルーホール等の図示を省略した部分拡大図を示す。図４及び図５には、ＦＥＴ領域となる素子領域２９を示す。ここで、ソース配線２３、ドレイン電極１０ａ，１０ｂ、ドレイン電極パッド２５、ゲート電極１２及びゲート配線２７は、第１配線層で形成される。ゲートパッド２６、ソースパッド２２ａ〜２２ｃ、ドレインパッド２４ａ及びドレイン配線２４ｂが第２配線層で形成される。
【００４１】
素子領域２９は、高抵抗な半絶縁性半導体基板上にエピタキシャル成長した半導体の導電層を、その外側を高抵抗化することによって長方形状に素子分離したものである。高抵抗化の方法としては、導電層のエッチング除去、またはイオン注入の欠陥による高抵抗化、等がある。
【００４２】
図４において、ドレイン電極１０ａ，１０ｂは、素子領域２９を横断するようにオーム性接触し、ドレインパッド２４から伸びる２本のドレイン配線２４ｂの下に位置し、スルーホール２８ｄを介して接続される。また、ソース電極９に連なるソース配線２３は、上下方向に延びるドレイン配線２４ｂと交差するように左右方向に延びて、素子領域２９の両端の領域もソース電極９として結ぶように形成される。そして、ソース配線２３はスルーホール２８ａ，２８ｂ，２８ｃを介して上のソースパッド２２ａ〜２２ｃに接続される。また、２本のドレイン配線２４ｂの間にあり、素子領域２９を横断するようにオーム性接触するソース配線２３（ソース電極９）の上にも、抵抗を下げるためソースパッド（配線）２２ｃが形成される。
【００４３】
この実施形態では少ない配線層を、ＦＥＴの電極と配線に兼用するため、用語の使い方を補足する。ＦＥＴの素子領域２９内では最下配線層（第１配線層）を「電極」と称し、この外側の素子分離領域の上では「配線」と称する。最下配線層の上の配線層（第２配線層）で、スルーホール（ビアホール）を介して電極部に接続する部分も「配線」と称する。外部へ電気的に接続するための「端子」として、最上配線層の広い部分を「パッド」と称する。最上配線（第２配線層）の広いパッド部の下側に同様な形状で、電極と同じ最下配線層（第１配線層）で設けられる部分を「電極パッド」と称する。
【００４４】
図５において、ゲート配線２７は、ゲート電極１２となる４本の細い配線が、素子領域２９を横断するようにソース電極９とドレイン電極１０ｂの間に形成される。ゲート電極１２の先端は、素子領域２９外の素子分離領域に位置し、太くされる。この図では、先端部分が方形（四角形）であるが、丸い形状でもよい。また、素子領域２９の両端でゲート電極１２をくさび状（三角形状）に広げて太くしてもよい。また、ゲート電極の先端を太くせず、同じ横幅で終わってもよい。ゲート電極１２の寸法例としては、例えば、素子領域２９の上にある１本のゲート電極１２の長さ（ゲート幅）を５０μｍとし、４本での総ゲート幅を２００μｍとする。
【００４５】
ゲート電極１２においては、ゲート幅としてのゲート電極１２の長さは短いほうが、先端へ給電する抵抗が小さくなる。しかし、総ゲート幅を保つにはゲート本数を増やす必要がある。ゲート幅を増大させる方法としては、複数の線状のゲート電極が並列になるように配し、複数の電界効果トランジスタ構成単位の内、隣接する２つの電界効果トランジスタ構成単位において、ソース電極及びドレイン電極の内いずれかの電極が共有されるようにする。その場合、素子領域２９が横方向に広がり、各ゲート電極１２に給電する配線部等の面積が広がり寄生容量が増大することになる。このため、高周波性能を確保するためには、分割するゲート電極１２の本数を調整することになる。なお、ゲート幅、ゲート電極の本数及びチップ寸法は、上記説明に限定されることなく、用途や要求される性能に応じて適宜調整することができる。
【００４６】
第２配線層であるゲートパッド２６，ソースパッド２２ａ〜２２ｃ，ドレインパッド２４ａ及びドレイン配線２４ｂと、第１配線層であるゲート配線２７，ソース配線２３，ドレイン電極パッド２５及びドレイン電極１０ａ，１０ｂとの間には、層間絶縁膜とＦＥＴの保護膜を兼ねる保護絶縁膜が形成される。第１配線層と第２配線層とは、スルーホール２８ａ〜２８ｆによって電気的に接続される。スルーホール２８ａ〜２８ｆの開口パターンは、各パッドのパターン及び各電極のパターンより少し小さく形成される。また、第１層配線にオーム性電極の配線層を流用したが、ゲート電極の配線層を流用することも可能である。この場合、ゲート電極と同時に形成された第１層配線とオーム性電極を、第２層配線（第２配線層）を介して接続する。
【００４７】
ここで、第２層のドレイン配線２４ｂと第１層のソース配線２３との交差について説明する。交差部分は、ポリイミド樹脂膜やＢＣＢ（Benzocyclobutene）樹脂膜等の低誘電率な層間絶縁膜、または酸化シリコン（ＳｉＯ２）膜を厚く形成すること、あるいはオーム性配線上を通るドレイン配線２４ｂをエアブリッジ方式により持ち上げて下側を中空とすることにより、配線が交差する寄生容量を低減させる。以下、後者のエアブリッジ配線の形態について説明する。
【００４８】
図６に、エアブリッジ配線の概略断面図を示す。図４の上面図において、横方向に延びるソース配線２３を、ドレイン配線２４ｂが中空で持ち上げられてドレイン電極１０ａとドレイン電極パッド２５を接続する箇所の概略断面図である。半絶縁性ＧａＡｓ基板２の上にオーム性配線（第１層配線）として、ドレイン電極１０ａ、ソース配線２３、広い方形のドレイン電極パッド２５が形成され、窒化シリコン（ＳｉＮ）等の保護絶縁膜４５で覆われる。オーム性配線１０ａ，２３，２５は主に金（Ａｕ）で、厚さが０．５〜１μｍ程度、保護絶縁膜４５の厚さは５０〜２００ｎｍ（＝０．０５〜０．２μｍ）程度とすることができる。ドレイン電極１０ａの上で保護絶縁膜４５が開口され、ドレイン配線２４ｂが接続される。広い方形のドレイン電極パッド２５の上でも保護絶縁膜４５が開口され、広い方形のドレインパッド２４ａが接続される。そして、ドレイン電極１０ａに接続されるドレイン配線２４ｂは、ドレインパッド２４ａに連なるように、ソース配線２３の上を１〜５μｍ程度の高さで、下側を中空４８として持ち上げる。ドレイン配線２４ｂおよびドレインパッド２４ａは、金（Ａｕ）等の低抵抗な配線金属膜４７が、厚さ０．５〜５μｍ程度で設けられる。また、エアブリッジ配線はフォトレジスト膜パターンを下敷きにし、最後に除去して中空とする。上層配線の金属をこのフォトレジスト膜パターンの上でエッチング加工するため、端が上に突き出た形状になる。加工精度を高めてこの突き出た部分をほとんど無くしてもよい。また、エアブリッジ配線の下の第１層配線をソース配線２３としたが、ゲート電極と同時に形成された配線であってもよい。
【００４９】
また、各々の配線膜はＡｕに限定されず、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等の低抵抗な金属でもよい。必要に応じて配線層間の反応を防ぐため、白金（Ｐｔ）や窒化チタン（ＴｉＮ）や珪化チタン（ＴｉＳｉ）等のバリア金属膜４６を下地として厚さ数十〜数百ｎｍ程度と挿入してもよい。特にＡｌとＡｕの配線層間は異常反応を生じ易いため、このようなバリア金属膜が有効である。例えば、高価なＡｕを削減するため、Ａｕを含むオーム性配線を薄くし、この上にバリア金属膜を介して廉価なＡｌやＣｕなどの低抵抗な金属膜を厚く堆積することも可能である。
【００５０】
次に、ＦＥＴにおけるエアブリッジ配線の形態と効果について説明する。ＦＥＴの細いゲート電極１２を長いゲート幅で用いるとゲート直列抵抗が大きくなり雑音指数ＮＦを悪くするため、ゲート電極１２を分割して給電することが有効になる。また、ＦＥＴは３端子であり、２層の配線のみで製造しようとすると、どれかの端子の配線は交差させる必要がある。ゲート電極１２もしくはゲート配線２７とソース配線２３とを交差させる場合、ソース配線２３をゲート配線２７の上に第２層配線で通すとしても、接地のために抵抗を小さくしようとして幅広く設けられるソース配線２３に対して、交差するゲート配線２７の部分も長くする必要が生じ、ゲート電極１２の直列抵抗が増大する。一方、本実施形態のように、ソース配線２３の上をエアブリッジ方式等で太いドレイン配線２４ｂを通すならば、ゲート配線２７を長く伸ばす必要はなく、ソース電極９及びドレイン電極１０の直列抵抗や交差の寄生容量が抑えられる。なお、第２層配線のパッド配線に比べて、第１層配線のオーム性配線は薄くシート抵抗が高いため、配線の幅を広くして交差部の抵抗を低くする必要がある。
【００５１】
なお、図３〜図６に示すＦＥＴの配線構造については、特許文献４及び特許文献５に記載の内容を援用する。この実施形態では、電極とこれに連なる配線を兼用するようにした。このように限ることはなく、層間絶縁膜を伴う配線層を増やし、ＦＥＴの素子領域の近くにスルーホール（ビアホール）を設けて電極と配線を別の配線層に分けてもよい。
【００５２】
また、ここでは説明を単純にするため、半導体基板上にＦＥＴ素子のみが設けられる半導体チップで説明した。しかしこのように限ったことはなく、半導体基板上でＦＥＴ素子以外に、例えば、抵抗体、キャパシタ、インダクタ、分布定数線路、整合回路などを備える増幅回路としてのモノリシックマイクロ波集積回路（ＭＭＩＣ；Monolithic Microwave Integrated Circuit）とすることができる。増幅回路では電源端子が必要で、接地端子に対向する反対側に電源端子を設ける。すなわち、ＦＥＴ素子で対向するソースパッドとしたものを、一方を接地端子、反対側を電源端子とする。電源端子は、負荷としての抵抗やインダクタを介してＦＥＴのドレイン電極に接続される。入力端子とゲート電極、または出力端子とドレイン電極は、キャパシタや抵抗等で構成される整合回路やフィルター回路を介することもできる。接地端子とソース電極の間にも、バイアスの抵抗やバイパスのキャパシタを介することもできる。また、増幅回路は単一段に限らず複数段として、段間に整合回路やフィルター回路を介することもできる。また、バイアス用や切り替え（スイッチ）制御用などの端子のパッドを、これまでに説明してきたパッドの間に設けることも可能である。
【００５３】
（第１実施形態；ＦＥＴの具体的な断面構造）
次に、図１に示すような第１実施形態に係るＦＥＴの断面構造について、最良な一例を具体的に説明する。合わせてその構造要素の製造方法について簡単に説明する。まず、高抵抗な半絶縁性ＧａＡｓ基板２の厚さは例えば５０〜２００μｍ程度にする。この厚さは、例えば厚さ約６００μｍの基板を、製造工程の終わりに裏面研磨で薄くすることにより形成する。また、ＧａＡｓ基板２は僅かにＡｓが過剰でドナー化するため、これを打ち消すようにｐ形不純物（アクセプタ）として炭素を１×１０１５ｃｍ−３程度添加し、バルク抵抗率が１０７Ωｃｍ台の高抵抗で半絶縁性とされる。また、半絶縁性ＧａＡｓ基板２には、ＬＥＣ（Liquid Encapsulated Czochralski）成長法、ＶＧＦ（Vertical Gradient Freeze）成長法、ＶＢ（Vertical Boat）成長法等のものを用いることができる。
【００５４】
次に、この半絶縁性ＧａＡｓ基板２の表面に、ｎ形ＧａＡｓ層６までの半導体層をエピタキシャル成長させる。成長方法としては、分子線ビームエピタキシャル成長法（ＭＢＥ；Molecular Beam Epitaxy）、または有機金属気相エピタキシャル成長法（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）を用いる。ＭＢＥ法は急峻なヘテロ界面が得易い。一方、ＭＯＶＰＥ法は１回の成長バッチでの枚数が多く設定でき、量産性がよい。
【００５５】
以下に、エピタキシャル成長層の最良な一例を挙げる。バッファ層としてのｉ形ＧａＡｓ層３は、キャリア不純物が無添加（アンドープ）で、厚さが約５００ｎｍである。二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４は、３族のＩｎ組成が０．１５〜０．２５程度で、厚さが１３ｎｍである。電子供給層としてのｎ形ＡｌＧａＡｓ層５は、３族のＡｌ組成が０．１５〜０．２５程度、厚さが３３ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が２．５×１０１８ｃｍ−３である。エッチング停止層としてのｎ形ＩｎＧａＰ層６は、３族のＩｎ組成が０．４５〜０．５５程度、厚さが１０ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３である。コンタクト層としてのｎ形ＧａＡｓ層７は、厚さが１００ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３である。
【００５６】
二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４等のこれら半導体層の構成は、特許文献２及び非特許文献１に記載の内容を援用する。ＦＥＴ特性の調整は、主に電子供給層としてのｎ形ＡｌＧａＡｓ層５のキャリア濃度と厚さを変化させて調整することができる。また、積層で成長した半導体結晶層における各層の厚さと元素組成はＸ線回折装置（ＸＲＤ；X-Ray Diffraction）で測定できる。ｎ形半導体層のキャリア濃度は、ある程度に厚く導電性半導体層を成長し、シート抵抗をホール効果法や渦電流法で測定することで求められ、エピタキシャル成長のドーピング条件を補正できる。
【００５７】
湿式エッチングの停止層としてのｎ形ＩｎＧａＰ層６の厚さは、例えば２〜２０ｎｍ程度で設定できる。この層はヘテロバリアとしてソース直列抵抗に反映されるため、薄いほうが好ましい。一方、厚さを２０ｎｍ程度まで増やせばエッチング停止層の機能が高まる。
【００５８】
コンタクト層としてのｎ形ＧａＡｓ層７の厚さは５０〜５００ｎｍ程度で適宜設定でき、例えば約１００ｎｍとすることができる。また、ｎ形キャリア不純物Ｓｉは熱で拡散を起こし難いことから選ばれる。
【００５９】
ゲート電極１２は、電子供給層としてのｎ形ＡｌＧａＡｓ層５の上に形成される。例えば、ゲート電極１２がｎ形ＡｌＧａＡｓ層５に接する細い横幅としてのゲート長は約０．２μｍで、０．３〜１μｍ程度の上方で横幅が０．５〜２μｍ程度に広がった部分があるＴ字型で、この広がった部分での金属の厚さは０．３〜１μｍ程度である。また、信頼性を確保するため、ｎ形ＡｌＧａＡｓ層５に接するショットキー性金属層１１として、例えば、チタン（Ｔｉ）以外に、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）等、またはこれらの珪化物（例えばＴｉＳｉ）や窒化物（例えばＴｉＮ）の耐熱性金属を厚さ２０〜６０ｎｍ程度と薄く設ける。そして、この上にゲート配線層としてアルミニウム（Ａｌ）やニッケル（Ｎｉ）等の低抵抗な金属を厚さ３００〜１０００ｎｍ（＝０．３〜１μｍ）程度と厚く積層する。さらにこの上にゲート電極１２を保護するため、ショットキー性金属層１１と同一な膜を改めて２０〜１００ｎｍ程度と薄く設けてもよい。
【００６０】
また、ゲート配線層として金（Ａｕ）や銅（Ｃｕ）なども用いることができる。ただし、半導体層へのこれら金属の熱拡散を防ぐため、バリア金属膜として白金（Ｐｔ）や窒化チタン（ＴｉＮ）や珪化チタン（ＴｉＳｉ）等を厚さ数十〜数百ｎｍ程度と挿入することが好ましい。また、上記のように拡散バリア性があるＴｉＮやＴｉＳｉなどを直接にショットキー性金属層１１とすることも可能である。また、ゲート長が０．５μｍ程度以上と大きい汎用の場合、ゲート電極１２の断面形状を図１に示したようなＴ字型にする必要はなく、図７に示すような単純な方形（四角形）や図８に示すような台形でもよい。
【００６１】
エッチング停止層としてのｎ形ＩｎＧａＰ層６とコンタクト層としてのｎ形ＧａＡｓ層７は、ゲート電極１２の底部から約０．１０μｍ以上に離して設ける。このコンタクト間隔が、上述のように、ＦＥＴ特性の耐圧や相互コンダクタンスｇｍやドレインコンダクタンスｇｄ、さらに最小雑音指数ＮＦminや付随利得Ｇａ等に関係する。また、ソース電極９側のコンタクト間隔に対して、ドレイン電極１０側のコンタクト間隔は同程度である必要はなく、図２に示すように大きくすることでドレイン耐圧を高めることができる。
【００６２】
オーム性電極としてのソース電極９とドレイン電極１０は、ゲート電極１２から例えば１〜３μｍ程度離して、コンタクト層としてのｎ形ＧａＡｓ層７の上に形成される。オーム性接触は、金（Ａｕ）とゲルマニウム（Ｇｅ）とニッケル（Ｎｉ）とを、ｎ形ＧａＡｓ層７に合金拡散させる。また、この合金拡散させたオーム性合金層８は、コンタクト層としてのｎ形ＧａＡｓ層７内の深さで止めることが好ましい。合金拡散が下のｎ形ＡｌＧａＡｓ層５に達すると、ＡｕとＡｌが反応してオーム性接触が悪くなりコンタクト抵抗も大きくなる。
【００６３】
ｎ形ＧａＡｓ層に対するオーム性電極の例について説明する。最低限のオーム性電極は、ｎ形ＧａＡｓに対するドナー源としてのＧｅと、Ｇｅの凝集を抑えて密着し、電極としての導電性を確保する金属膜があればよい。この金属膜として、ＮｉはＧｅと濡れ性がよく、ＧａＡｓ中へも緩やかに拡散するため、一般に用いられる。しかし、ＧｅがＧａＡｓ中に拡散する温度は、５００〜６００℃程度と高く、半導体層のエピタキシャル成長の温度にも近く、半導体層のヘテロ接合面に影響し易いため、製造の管理が難しかった。この対策として、ＧｅにＡｕが添加された。ＡｕがＧａＡｓ中への拡散源となり、合金反応が３５０〜４５０℃程度で生じるため、一般に用いられる。ただし、Ａｕは合金反応が始まると、ＧａＡｓの転位面などの結晶性が弱い部分を介してスパイク状に、ＧａＡｓ中へ急速に深く拡散するため、合金化熱処理の管理が難しかった。
【００６４】
このような急速な合金反応を抑えたオーム性接触の形成方法が特許文献６に開示される。ＧａＡｓ表面の最初にＮｉを厚さ数ｎｍと極めて薄く堆積する。このＮｉは平坦な膜ではなく島状であるため、Ｎｉが網マスクとしてＡｕの急速な拡散を抑えて均一な拡散とするため、浅い合金層となる。この特許文献での合金層の深さは２５ｎｍ程度で、接触抵抗率は約０．４μΩｃｍ２と低い値を得たと記される。また、本実施形態の一例における厚さ１００ｎｍのｎ形ＧａＡｓ層に対するコンタクト抵抗は、単位幅１ｍｍにおいて約０．０５Ωｍｍと小さく良好である。本実施形態の一例では、最初にＮｉを数ｎｍ、Ｇｅを数十ｎｍ、Ａｕを数百ｎｍと堆積した後、合金化熱処理として、３５０〜４５０℃程度で、数十秒〜数分の加熱を行い、合金層の深さを３０ｎｍ程度としている。別の一例として、高価なＡｕを削減するため、最初にＮｉを数ｎｍ、Ｇｅを数十ｎｍ、Ａｕを数十ｎｍ、Ｎｉを数百ｎｍと堆積して熱処理を行ってもよい。
【００６５】
また、オーム性電極は第１層配線を兼ねるため、Ａｕを５００〜１０００ｎｍ（＝０．５〜１．０μｍ）と厚く積む。第１層配線を兼ねるオーム性電極は、配線の抵抗を下げるため高さが必要となる。また、上面構造で説明したように、高価なＡｕを削減するため、Ａｕを含むオーム性配線を薄くし、この上にＰｔ，ＴｉＮ，ＴｉＳｉなどのバリア金属膜を厚さ数十〜数百ｎｍ程度で挿入して、廉価なＡｌやＣｕなどの低抵抗な金属膜を厚く堆積することも可能である。
【００６６】
保護絶縁膜１３は半導体表面や各電極を保護するため、例えば窒化シリコン膜（ＳｉＮ膜）、窒化アルミニウム膜（ＡｌＮ膜）、窒化ホウ素膜（ＢＮ膜）、酸化シリコン膜（ＳｉＯ２膜）などを用いる。この厚さは５０〜２００ｎｍ程度と薄く設ける。成膜方法として、プラズマ化学気相成長法（プラズマＣＶＤ；Plasma Chemical Vapor Deposition）や触媒化学気相成長法（Ｃａｔ−ＣＶＤ；Catalytic Chemical Vapor Deposition）等を用いることができる。
【００６７】
（第１実施形態；ＦＥＴ特性と効果）
第１実施形態に係るＦＥＴの電気的特性を測定した。ＭＢＥ成長したウエハ３０枚を用いて製造した。ＦＥＴ素子のゲート長は約０．２０μｍ、総ゲート幅は２００μｍである。製造されたＦＥＴのゲートしきい電圧Ｖｔの平均は約−０．９Ｖで、この標準偏差値σは約６０ｍＶで３σとして±１８０ｍＶ程度の範囲にあり、均一性がよかった。
【００６８】
比較例として、エッチング停止層のｎ形ＩｎＧａＰ層を含まず、電子供給層としてのｎ形ＡｌＧａＡｓ層をキャリア濃度が同じで厚さ４０ｎｍとして湿式エッチングで掘り込んでゲートのリセス部を形成したＦＥＴの場合、電流値をモニターしながら掘り込みを調整したため、ゲートしきい電圧Ｖｔは本実施の形態の分布を含むように広く分布することになった。
【００６９】
これらのＦＥＴチップを各ウエハより抜き取り、後に記す第６実施形態に係るモールド樹脂パッケージに組み立て、電気的特性を測定した。バイアス条件はドレイン電圧Ｖｄｓが２．０Ｖ、ドレイン電流Ｉｄｓが１０ｍＡである。第１実施形態における遮断周波数ｆｔは７１ＧＨｚ、最大発振周波数ｆmaxは１０１ＧＨｚであった。そして１２ＧＨｚで測定した最小雑音指数ＮＦminは０．３７ｄＢで、このときの付随利得Ｇａは１２．７ｄＢであった。これらの特性値の相関関係について、ゲートしきい電圧Ｖｔを始めとする比較例の各種分布に第１実施形態の分布を重ねて見た場合、第１実施形態の分布は、比較例の分布の内側に狭い分布で位置し、ほぼ同等の特性で均一性が向上していることが判った。これより、本発明のＦＥＴは、面内均一性や再現性の良いことが判る。
【００７０】
次に、ゲート電極１２（ショットキー性金属層１１）とコンタクト層７（エッチング停止層６）との底部での間隔（コンタクト間隔）の依存性について検討した。コンタクト間隔はエッチング時間に依存してサイドエッチングが進み大きくなる。ドレイン電圧に対するドレイン電流の飽和性として、コンタクト間隔が０．１０μｍより広いほうがドレイン電流の飽和性が良くなる。コンタクト間隔が０．１０μｍより狭い場合、例えば０．０５〜０．０８μｍではドレイン電流の飽和性が不均一に悪くなり、ゲート電圧Ｖｇｓ＝０Ｖにおけるドレイン電流Ｉｄｓｓとしても大きくばらつく。ドレイン電流の飽和性が悪くなると、すなわちドレインコンダクタンスｇｄが大きくなると、電力利得や最大発振周波数ｆmaxは下がる。コンタクト間隔が０．１５μｍにおける最小雑音指数ＮＦminと付随利得Ｇａは、０．３７ｄＢと１２．７ｄＢであった。コンタクト間隔が０．１０μｍと狭くなると０．３５ｄＢと１２．９ｄＢで良くなるが、さらに０．０７μｍと狭くなると０．３５ｄＢと１１．３ｄＢで、付随利得Ｇａが下がった。一方、コンタクト間隔を広く０．２７μｍとすると、０．４０ｄＢと１２．１ｄＢ、さらに０．３６μｍでは０．４６ｄＢと１１．５ｄＢで、ＮＦminが大きくなり付随利得Ｇａが緩やかに下がった。
【００７１】
コンタクト間隔とソース抵抗Ｒｓとの依存性については、０．０７μｍで１．９Ω、０．１０μｍで２．０Ω、０．１５μｍで２．０Ω、０．２７μｍで２．３Ω、０．３６μｍで２．８Ωであった。コンタクト間隔が０．０７μｍから０．２７μｍのとき、Ｒｓは１．９Ωから２．３Ωと変化が小さい。ｎ形ＧａＡｓコンタクト層からｎ形ＡｌＧａＡｓ電子供給層へ電流が回り込んでいるため、コンタクト間隔の依存が小さくなっていると推定される。また、比較例におけるＩｎＧａＰエッチング停止層を含まない場合のソース抵抗は約２．０Ωであった。エッチング停止層としてのＩｎＧａＰ層は１０ｎｍと薄く設けるため、ソース抵抗にはほとんど影響がない。なお、このソース抵抗２．０Ωは単位幅１ｍｍでの値として、ゲート幅が２００μｍ（＝０．２ｍｍ）のため、１ｍｍ単位幅では０．４Ωｍｍである。一方、ＩｎＧａＰ層が２０ｎｍ程度になると、コンタクト抵抗やソース抵抗がわずかな増大として認められるが、増幅性能や高周波性能にはまだ影響が少ない。
【００７２】
電子供給層としてのｎ形ＡｌＧａＡｓ層のキャリア濃度を２．５×１０１８ｃｍ−３とするこの場合、コンタクト間隔が０．１〜０．２μｍ程度ではドレイン耐圧が４〜７Ｖ程度で、初段増幅用の低雑音用途としては許される。コンタクト間隔を０．５μｍ程度に広げると、電力利得等の高周波性能は緩やかに下がるが、ドレイン耐圧は１０Ｖ程度以上に向上する。このため、汎用な増幅用（中間段増幅用）として提供できる。また、電子供給層としてのｎ形ＡｌＧａＡｓ層のキャリア濃度を（０．５〜２）×１０１８ｃｍ−３程度と下げ、ゲート長を０．３〜１μｍ程度と広げ、コンタクト間隔を０．５〜１μｍ程度と広げれば、ドレイン耐圧を２０〜３０Ｖ程度と高めることができる。特にゲート長を大きくすると、ドレイン電流の飽和性としてのドレインコンダクタンスｇｄが小さくなり、最大発振周波数ｆmaxに関連して電力利得や電力効率が確保できる。ゲート長が０．５μｍ以上と大きくなれば、ゲート電極の断面がＴ字型（図１）である必要はなく、単純な方形（図７）や台形（図８）であってもよい。また、電子供給層としてのｎ形ＡｌＧａＡｓ層のキャリア濃度を下げたならば、電界集中を緩和するため、エッチング停止層としてのｎ形ＩｎＧａＰ層もキャリア濃度を下げ、隣接するコンタクト層としてのｎ形ＧａＡｓ層もｎ形ＩｎＧａＰ層の近くでキャリア濃度を階段状や傾斜として変化させてもよい。ＦＥＴを構成するこれら諸条件は、用途や要求規格に応じて適宜設定できる。
【００７３】
また、コンタクト間隔は、ゲート開口からのサイドエッチング（アンダーカット）を前提としたため、ソース側とドレイン側とを同一として対称形態（図１）とした。しかし、このような対称に限らず、図２に示すような非対称形態としてもよい。コンタクト領域の加工とゲート開口のフォトレジスト膜パターンを別に設けることにより可能となる。例えば、ソース側のコンタクト間隔を０．１〜０．３μｍ程度と小さくすることでソース直列抵抗を小さくし、ドレイン側のコンタクト間隔を０．２〜２μｍ程度と大きくすることによりドレイン耐圧が高められる。
【００７４】
加えて、ゲート逆耐圧を高めるため、図９に示すように、ゲート電極１２（ショットキー性金属層１１）に接する電子供給層としてのｎ形ＡｌＧａＡｓ層５の表面を、ショットキー層１５としてアンドープ（ｉ形）又はｐ形で、厚さ３〜３０ｎｍ程度と薄く設けてもよい。このショットキー層１５は、始めのエピタキシャル成長で形成されるため、コンタクト層としてのｎ形ＧａＡｓ層７、及びエッチング停止層としてのｎ形ＩｎＧａＰ層６の下に位置する。このため、ｉ形又はｐ形のショットキー層１５は、ドレイン電流としての電子の流れに対してバリア（障壁）として働き、コンタクト抵抗を高め、ソース直列抵抗を大きくするため、あまり厚くすることはできない。一方、ゲート電極に対して、ｉ形又はｐ形のショットキー層１５は、バリア性を高めて、ゲート逆耐圧を高くする。挿入できる厚さはソース直列抵抗への影響から限定的で、ゲート逆耐圧の向上は限られるが、ドレイン耐圧を高める上で、ゲート逆耐圧も高まることは有効である。
【００７５】
また、エッチング停止層としてのｎ形ＩｎＧａＰ層６を希釈塩酸でエッチング除去する場合、このショットキー層１５としてのＡｌＧａＡｓ層が停止層として働き、ゲート電極の脇のコンタクト間隔に露出して残り、この表面はＳｉＮ等の保護絶縁膜１３で覆われる。コンタクト間隔でのショットキー層１５は、保護絶縁膜１３との界面に生じる欠陥準位（トラップ）から、ドレイン電流としての電子が流れるチャネルを離して影響を弱める効果がある。
【００７６】
また、原理的なＦＥＴでは、ドレイン電流Ｉｄｓはゲート電圧Ｖｇｓに従って２乗特性で変化し、この変化を微分した相互コンダクタンスｇｍはＶｇｓに比例して（１乗特性で）増加する。一方、本発明のＦＥＴでは、ゲート電圧Ｖｇｓを負側のカットオフから正側に変化した場合、ゲートしきい電圧Ｖｔを過ぎると二次元電子ガスの効果でｇｍが急速に増大する。さらに、Ｖｇｓが０Ｖ付近では電子供給層としてのｎ形ＡｌＧａＡｓ層にもドレイン電流Ｉｄｓが流れチャネルとして働く。このとき（Ｖｇｓが０Ｖ付近）、ゲート電極の脇のコンタクト間隔では表面空乏層が広がり、ドレイン電流Ｉｄｓの増加を抑えるため、Ｖｇｓに対してｇｍがほぼ一定となるか、緩やかに減少する。カットオフのＶｔ付近で二次元電子ガスの効果によりｇｍが急速に増大した後、ｇｍがほぼ一定となる増幅特性は、ｇｍ一定の線形増幅性が求められるアナログ増幅素子として好ましい。
【００７７】
（第１実施形態；ＦＥＴの製造方法）
次に、本発明のＦＥＴの製造方法について説明する。図１０に、第１実施形態に係るＦＥＴ（図１）の製造方法として、ＦＥＴの電極を形成するまでの基礎工程を説明するための概略断面図を示す。なお、図１０に示すＦＥＴは、細部において図１の断面図に示すＦＥＴと異なる部分があるが、図１に示すＦＥＴと図１０に示すＦＥＴについて相関が無いことを示すものではない。また、条件の数値は一例であって、これに限定されるものではない。
【００７８】
まず、半絶縁性ＧａＡｓ基板２上に、バッファ層としてのｉ形ＧａＡｓ層３（厚さ５００ｎｍ）、二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４（厚さ１３ｎｍ）、電子供給層としてのｎ形ＡｌＧａＡｓ層５（厚さ３３ｎｍ）、エッチング停止層としてのｎ形ＩｎＧａＰ層６（厚さ１０ｎｍ）、コンタクト層としてのｎ形ＧａＡｓ層７（厚さ１００ｎｍ）をエピタキシャル成長させる（図１０（ａ））。
【００７９】
次に、図４及び図５の上面図に示すような素子領域２９を形成するため、高抵抗化の素子分離を行う（図示せず）。素子分離の方法としては、導電層のエッチング除去（メサエッチング）、またはイオン注入の欠陥による高抵抗化等を使用することができる。導電層のエッチング除去（メサエッチング）の場合、素子領域２９をフォトレジスト膜で覆い、ｉ形ＧａＡｓ層３の途中、深さ２００〜３００ｎｍ程度までエッチング除去する。エッチング液としては硫酸と過酸化水素水と水とによる硫酸過酸化水素水液を用いる。ｎ形ＩｎＧａＰ層６でエッチングが止まったら、この層を希釈した塩酸で除去し、再び硫酸過酸化水素水液のエッチングを続ける。一方、イオン注入による高抵抗化の場合、素子領域２９を厚さ２〜４μｍの厚いフォトレジスト膜で覆い、ヘリウム（４Ｈｅ＋）、ホウ素（１１Ｂ＋）、窒素（１４Ｎ＋）、酸素（１６Ｏ＋）等の元素イオンを、加速エネルギー１００〜３００ｋｅＶ、注入ドース１×１０１２〜１×１０１４ｃｍ−２でイオン注入して半導体層に欠陥を生じさせる。この加速エネルギーでイオンはｉ形ＧａＡｓ層３の途中から半絶縁性ＧａＡｓ基板２まで到達する。元素記号の左上に記した質量が小さいほど深く注入される。高抵抗化は不純物によるものでなく、結晶の欠陥によるものである。また、質量が異なる複数の元素を組み合わせてもよい。
【００８０】
次に、素子分離に用いたフォトレジスト膜を除去し、半導体基板の表面に表面を保護するため、厚さ３０〜１００ｎｍ程度の酸化シリコン膜（ＳｉＯ２膜）３１を形成する。この表面に厚さ２〜３μｍのフォトレジスト膜及びオーム性電極のための開口部（図示せず）を形成する。次に、この開口部に露出した酸化シリコン膜３１をバッファド弗酸で溶かして開口する。次に、ソース電極９及びドレイン電極１０のオーム性接触として、Ｎｉを２〜６ｎｍ、Ｇｅを５〜２０ｎｍ、さらにＡｕを５００〜１０００ｎｍ（＝０．５〜１．０μｍ）程度と蒸着で堆積する。次に、有機溶剤中のリフトオフ処理でフォトレジスト膜上の余分な金属膜を除去する。次に、窒素中で３５０〜４５０℃、数十秒〜数分間の熱処理を行なってオーム性接触の合金化処理を行う。これにより、オーム性合金層８、ｎ形ＧａＡｓ層７の上にソース電極９、ドレイン電極１０、同時に図３〜図５の上面図に示される第１層配線としてのソース配線２３及びドレイン電極パッド２５が形成される（図１０（ｂ））。ソース電極９とドレイン電極１０との間隔は３〜６μｍ程度とする。
【００８１】
別のオーム性電極の形態を例示する。使用するＡｕを少なくした形態として、Ｎｉを２〜６ｎｍ、Ｇｅを５〜２０ｎｍ、Ａｕを１０〜５０ｎｍ、Ｎｉを１００〜５００ｎｍ程度と堆積して、窒素中で３５０〜４５０℃、数十秒〜数分の熱処理を行う。Ａｕを用いない形態として、Ｎｉを２〜６ｎｍ、Ｇｅを１０〜５０ｎｍ、Ｎｉを１００〜５００ｎｍ程度と堆積した後、瞬間過熱のランプ炉等において、窒素，ヘリウム，アルゴン，水素等の雰囲気で、５００〜７００℃、数秒〜数十秒の短時間で熱処理を行う。
【００８２】
次に、図３〜図５の上面図に示されるゲート電極１２及びゲート配線２７を、ソース電極９とドレイン電極１０との間などに形成するため、リフトオフ形成のためのフォトレジスト膜を形成する（図１０（ｃ））。フォトレジスト膜は２層で、下層の第１フォトレジスト膜３２は厚さ０．１〜１μｍで、ゲート長となる横幅が約０．２０μｍ（＝２００ｎｍ）のゲート開口３３を有する。上層の第２フォトレジスト膜３４は厚さ１〜３μｍで、配線部となる横幅が０．５〜２μｍの配線開口３５を有する。
【００８３】
次に、第１フォトレジスト膜３２のゲート開口３３から酸化シリコン膜３１及びｎ形ＧａＡｓ層７を、エッチング停止層としてのｎ形ＩｎＧａＰ層６まで選択的にエッチングする（図１０（ｄ））。まず、ゲート開口３３に露出した酸化シリコン膜３１をバッファド弗酸で、横方向に約０．１０μｍサイドエッチングする。次に、硫酸過酸化水素水を用いて、ｎ形ＧａＡｓ層７を選択的に酸化シリコン膜３１より横方向に約０．０５μｍサイドエッチングする。エッチング停止層を伴うサイドエッチングは、エッチング液の組成や温度を一定に管理することで、エッチング時間による高い制御性及び再現性で実施することができる。これは、細い隙間内での微量なエッチングであるためと推定される。
【００８４】
次に、露出したｎ形ＩｎＧａＰ層６を、希釈した塩酸でエッチング除去する（図１０（ｅ））。希釈することにより、すこし長くエッチングを行なっても、薄いｎ形ＩｎＧａＰ層６は、上層にあるｎ形ＧａＡｓコンタクト層６の横位置で止まり、ほとんどサイドエッチングされない。
【００８５】
次に、真空蒸着機に入れ、ショットキー性金属層１１及びゲート電極１２を蒸着させる（図１０（ｆ））。ショットキー性金属層１１としてチタン（Ｔｉ）を厚さ２０〜６０ｎｍ程度堆積させ、ゲート電極１２としてアルミニウム（Ａｌ）を厚さ３００〜１０００ｎｍ（＝０．３〜１μｍ）程度堆積させる。さらにこの上にゲート電極１２を保護するためのショットキー性金属の膜を改めて厚さ２０〜１００ｎｍ程度と薄く設けてもよい。真空蒸着機としては、電子銃（Ｅガン）、もしくはスパッタを用いることができる。ショットキー性金属層１１としては、チタン（Ｔｉ）以外に、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）等の高融点金属を用いることができる。また、スパッタを用いる場合、各々の金属にシリコンを加えたシリサイド膜（珪化物）や窒素を加えた窒化膜（窒化物）を使用してもよい。また、スパッタでのＡｌではＳｉやＣｕを数％含有するものを用いてもよい。
【００８６】
次に、有機溶剤に漬けてリフトオフ処理を行い、ゲート電極１２を露出させる（図１０（ｇ））。形成されたゲート電極１２の底部は、約０．２０μｍとなる。また、ゲート電極１２の両側のｎ形ＧａＡｓ層７の上には、電極の形成で表面保護層として用いた酸化シリコン膜３１が残る。図５の上面図において、この酸化シリコン膜３１は、素子領域２９の外側の素子分離領域では、電極や配線がない半導体表面にも残る。
【００８７】
次に、表面に保護絶縁膜１３として窒化シリコン膜（ＳｉＮ膜）、窒化アルミニウム膜（ＡｌＮ膜）、窒化ホウ素膜（ＢＮ膜）、酸化シリコン膜（ＳｉＯ２膜）などを厚さ５０〜２００ｎｍ程度と薄く堆積させる（図１０（ｈ））。この堆積には、プラズマ化学気相成長法（プラズマＣＶＤ）や触媒化学気相成長法（Ｃａｔ−ＣＶＤ）等を用いることができる。このようにして、本発明のＦＥＴの基礎を形成することができる。
【００８８】
図１１に、このように形成されたＦＥＴ素子の基板を割って、ゲート電極の断面を電子顕微鏡で撮影した写真を示す。ゲート電極はほぼＴ字型にできており、中央はゲート開口内に落ち込むため、２つの山となっている。
【００８９】
この製造方法は第１フォトレジスト膜３２のゲート開口３３からサイドエッチング（アンダーカット）を行うことにより、自己整合方式（self-align）でコンタクト領域のコンタクト間隔を形成する。このためコンタクト間隔はソース側とドレイン側で同一で、対称である。一方、ドレイン耐圧を高めるため、ドレイン側のコンタクト間隔を大きくして非対称としたい場合（図２）、リセス（掘り込み）の形成とゲート電極の形成とで別のフォトレジスト膜を用い、位置合わせで形成してもよい。また、細いゲート長のためにゲート電極の断面をＴ字型にするように、リフトオフ形成するフォトレジスト膜を設けた。しかし、ある程度にゲート長が大きければ、ゲート電極の断面をＴ字型にする必要はなく、オーム性電極と同様な一般的なリフトオフ方法により、断面が方形（図７）や台形（図８）のゲート電極を形成してもよい。
【００９０】
（第１実施形態；別のＴ字型ゲート電極の製造方法）
次に、別の製造方法として、Ｔ字型ゲート電極の製造方法について説明する。図１２に、この方法を説明するための概略工程図を示す。この方法では、リフトオフを用いず、メッキを用いて製造する。なお、ソース電極及びドレイン電極の図示は省略する。
【００９１】
まず、第２フォトレジスト膜３４が無いこと以外は図１０（ｃ）と同様で、第１フォトレジスト膜３２にゲート開口３３を形成する（図１２（ａ））。第１フォトレジスト膜３２の厚さは０．１〜１μｍ、ゲート開口３３の横幅は約０．２０μｍ、酸化シリコン膜３１の厚さは３０〜１００ｎｍである。
【００９２】
次に、図１０（ｅ）までと同様にして、表面保護膜としての酸化シリコン膜３１、コンタクト層としてのｎ形ＧａＡｓ層７、エッチング停止層としてのｎ形ＩｎＧａＰ層６に掘り込みを形成する。次に、真空蒸着機で、ショットキー性金属膜４１としてチタン（Ｔｉ）を厚さ２０〜６０ｎｍ程度、メッキ給電膜４２としてニッケル（Ｎｉ）を厚さ１００〜３００ｎｍ程度と堆積する（図１２（ｂ））。真空蒸着には先と同じく、電子銃（Ｅガン）、もしくはスパッタを用いることができる。また、ショットキー性金属膜４１としてはＴｉだけに限らず、先の製造方法に記したように各種の金属を用いることができる。
【００９３】
次に、厚さ１〜３μｍの第２フォトレジスト膜４３を形成し、例えば横幅０．５〜２μｍの配線開口を形成した後、この開口内にＮｉメッキを厚さ０．５〜２μｍ程度と成長してメッキ配線４４を形成する（図１２（ｃ））。
【００９４】
次に、メッキ配線４４の外側に残るメッキ給電膜４２やショットキー性金属膜４１を、フォトレジスト膜で覆ってエッチング除去する（図１２（ｄ））。ドライエッチングも可能であるが、酸やアルカリの湿式エッチングも可能である。
【００９５】
一方、Ｔｉ等のショットキー性金属膜４１の上に、バリア金属膜として白金（Ｐｔ）や窒化チタン（ＴｉＮ）や珪化チタン（ＴｉＳｉ）等を厚さ数十〜数百ｎｍ程度で挿入して、金（Ａｕ）や銅（Ｃｕ）等の低抵抗な金属をメッキ等で厚く堆積することができる。そして、ゲート電極に限らず、延長または流用して第１層配線とすることができる。
【００９６】
さらに別のＴ字型ゲート電極の製造方法として、このゲート電極の金属の堆積で、Ｔｉ等のショットキー性金属膜４１を堆積した後、Ｎｉではなく、アルミニウム（Ａｌ）を厚さ０．５〜３μｍ程度と厚く全面に堆積し、このＡｌを保護するためショットキー性金属膜４１と同一なＴｉ等を数十ｎｍと薄く堆積した後、フォトレジスト膜パターンをマスクにドライエッチング加工してＴ字型のゲート電極を形成してもよい。また、スパッタでのＡｌ堆積ではＳｉやＣｕを数％含有するものを用いてもよい。
【００９７】
また、表面保護膜としての酸化シリコン膜（ＳｉＯ２膜）３１の上に第１フォトレジスト膜３２を設けてゲート電極１２を形成したが、酸化シリコン膜３１にゲート開口を形成した後、第１フォトレジスト膜３２を除去して、ゲート電極１２を酸化シリコン膜３１の上に直接に形成してもよい。そして、除去せずに最後まで残して構造要素としてもよい。また、酸化シリコン膜３１の代わりに、窒化シリコン膜（ＳｉＮ膜）、窒化アルミニウム膜（ＡｌＮ膜）、窒化ホウ素膜（ＢＮ膜）などを用いてもよい。この膜厚は、微細なゲート開口（ゲート長）を形成したいならば薄くし、Ｔ字型の横に張り出したゲート電極の寄生容量が課題ならば厚くすればよい。
【００９８】
一方、リセス形成とゲート開口形成のフォトレジスト膜を別にする自己整合方式（self-align）でない場合、始めのリセス形成では酸化シリコン膜（ＳｉＯ２膜）３１を用いずにフォトレジスト膜パターンのみでリセスを形成した後、保護絶縁膜として窒化シリコン膜（ＳｉＮ膜），窒化アルミニウム膜（ＡｌＮ膜），窒化ホウ素膜（ＢＮ膜），酸化シリコン膜（ＳｉＯ２膜）などでリセス内部を覆うように堆積してゲート開口を設け、このゲート開口にＴ字型のゲート電極を形成し、ゲート電極およびオーム性電極を保護するため例示した保護絶縁膜の１つを改めて堆積してもよい。ゲート開口が形成される保護絶縁膜の厚さは適宜設定できるが、厚いほうがＴ字型で横に張り出したゲート電極の寄生容量が低減できる。一般にＳｉＮ膜を始めとして例示した窒化膜は緻密であるが誘電率が大きいため、ゲート開口を形成する絶縁膜として、始めに半導体表面を保護するＳｉＮ膜などの窒化膜を薄く堆積し、誘電率が比べて小さいＳｉＯ２膜やポリイミドなどの有機膜などを厚く堆積することでゲート電極の寄生容量が低減できる。また、上側のゲート開口にフォトレジスト膜を用いてＴ字型のゲート電極を形成した後にこのフォトレジスト膜を除去し、始めに半導体表面を保護するために設けた保護絶縁膜の上に、ゲート電極等を保護するため改めて保護絶縁膜を堆積してもよい。また、始めに保護絶縁膜を設けずにフォトレジスト膜のみのゲート開口にＴ字型のゲート電極を形成した後、フォトレジスト膜を除去し、保護絶縁膜を堆積してもよい。また、各々の場合でのゲート電極の断面は、方形や台形でもよい。
【００９９】
（第２実施形態；ＦＥＴの断面構造）
次に、本発明の第２実施形態に係るＦＥＴについて説明する。まず、低雑音ＦＥＴとして、最小雑音指数ＮＦminを下げて付随利得Ｇａを高める必要があった。図１に示す第１実施形態における構造において、電子供給層のｎ形ＡｌＧａＡｓ層のキャリア濃度を２．５×１０１８ｃｍ−３より３．０×１０１８ｃｍ−３と高めて薄層化すると、ゲート逆耐圧が下がり、ドレイン電流の飽和性が悪くなり、付随利得Ｇａが低下するため、第１実施形態ではキャリア濃度を２．５×１０１８ｃｍ−３で止めた。
【０１００】
図１３に、本発明の第２実施形態に係るＦＥＴの概略断面図を示す。第２実施形態においては、ゲート逆耐圧の低下とドレイン電流の飽和性の悪化を防ぐために、電子供給層としてのｎ形ＡｌＧａＡｓ層を２層とし、上側（ゲート電極側）のキャリア濃度を低くし、下側（ＧａＡｓ基板側）のキャリア濃度を高くする。
【０１０１】
第２実施形態に係るＦＥＴ５１の一例を説明すると、ゲート電極１２が接する上側の低濃度ｎ形ＡｌＧａＡｓ層５３のキャリア濃度は２．０×１０１８ｃｍ−３とし、下側の高濃度ｎ形ＡｌＧａＡｓ層５２のキャリア濃度は４．０×１０１８ｃｍ−３とすることができる。それ以外の積層構造は、図１に示す第１実施形態に係る構造と同様である。
【０１０２】
次に、図１３に示す第２実施形態における縦方向のエピタキシャル半導体層の構成の一例について説明する。半絶縁性ＧａＡｓ基板２の表面にＭＢＥ法を用いて以下のような半導体層を堆積させることができる。バッファ層としてのｉ形ＧａＡｓ層３は、不純物が無添加で、厚さが約５００ｎｍである。二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４は厚さが１３ｎｍである。電子供給層の下側としての高濃度ｎ形ＡｌＧａＡｓ層５２は厚さが１０ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３である。電子供給層の上側としての低濃度ｎ形ＡｌＧａＡｓ層５３は厚さが１９ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が２．０×１０１８ｃｍ−３である。エッチング停止層としてのｎ形ＩｎＧａＰ層６は厚さが１０ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３である。コンタクト層としてのｎ形ＧａＡｓ層７は、厚さが１００ｎｍで、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３である。
【０１０３】
なお、キャリア不純物のドーピング濃度は、電気的に活性化したキャリア濃度で表示するが、両者の関係である活性化率は相関性があり、半導体層間で変化するＳｉ不純物の濃度差は分析により確認できる。例えば、二次イオン質量分析法（Secondary Ion Mass Spectrometry；SIMS）やオージェ電子分光分析法(Auger Electron Spectroscopy；AES)で、エピタキシャル半導体層を表面側から掘り込みながら分析することにより、相対的な濃度の変化を調べることができる。
【０１０４】
第２実施形態として、ゲート長は約０．２０μｍ、ゲート電極１２とコンタクト層としてのｎ形ＧａＡｓ層７との間隔は約０．１５μｍ、総ゲート幅は２００μｍで５０μｍが４本で実施の形態１と同じにする。また、実験で２つの電子供給層の濃度と厚さを変化させて、ゲートしきい電圧Ｖｔが約−０．９Ｖになるように合わせ込むことができる。
【０１０５】
（第２実施形態；ＦＥＴ特性と効果）
第２実施形態に係るＦＥＴの特性を、第１実施形態に係るｎ形ＡｌＧａＡｓ電子供給層のキャリア濃度が２．５×１０１８ｃｍ−３で単一層の場合と比較する。ＦＥＴチップをモールド樹脂パッケージに組み立てて測定した。なお、ＦＥＴ素子はＭＢＥ成長ウエハを用い、ゲート長は約０．２０μｍ、総ゲート幅は２００μｍ、ゲートしきい電圧Ｖｔは約−０．９Ｖで第１実施形態と同じである。
【０１０６】
ドレイン電圧Ｖｄｓ＝２．０Ｖでゲート電圧Ｖｇｓ＝０．０Ｖにおけるドレイン電流Ｉｄｓｓは、５８ｍＡから６８ｍＡと大きくなった。ドレイン電流Ｉｄｓ＝１０ｍＡにおける相互コンダクタンスｇｍは６５ｍＳから７５ｍＳと増大し、電子供給層の下側を高濃度化した効果が見られた。ドレイン電流の飽和性としてのドレインコンダクタンスｇｄは４．５ｍＳから４．８ｍＳの増加に留まっている。
【０１０７】
高周波特性をＶｄｓ＝２．０ＶとＩｄｓ＝１０ｍＡのドレインバイアス条件で測定した。遮断周波数ｆｔは７１ＧＨｚから７３ＧＨｚと、最大発振周波数ｆmaxは１０１ＧＨｚから１０５ＧＨｚと高まった。１２ＧＨｚにおける最小雑音指数ＮＦminとこの付随利得Ｇａは、０．３７ｄＢと１２．７ｄＢが、０．３３ｄＢと１２．９ｄＢになり、最小雑音指数ＮＦminの低減と付随利得Ｇａの向上があり改善があった。
【０１０８】
さらに注目されることとして、最大のｇｍ値として、第２実施形態におけるゲート電圧Ｖｇｓが約−０．３Ｖで１１６ｍＳ（＝５８０ｍＳ／ｍｍ）であり、第１実施形態においては約−０．４Ｖで９２ｍＳ（＝４６０ｍＳ／ｍｍ）であった。最大のｇｍとなるゲート電圧Ｖｇｓが正側に延びてｇｍ値も高くなっていることが判った。そして第２実施形態においては、このゲート電圧において、最小雑音指数ＮＦminも最小で、付随利得Ｇａも高くなる最良な条件であることが判った。
【０１０９】
そこで、このドレイン電流の条件を１０ｍＡにするように、ゲート幅を２００μｍから１６０μｍと０．８倍に、２０％減少させた。すなわち、ゲート電極は４本で、１本のゲート幅を５０μｍから４０μｍにした。Ｖｄｓ＝２．０ＶとＩｄｓ＝１０ｍＡのドレインバイアス条件で測定した。相互コンダクタンスｇｍは８５ｍＳで、ドレインコンダクタンスｇｄは４．０ｍＳである。遮断周波数ｆｔは７５ＧＨｚ、最大発振周波数ｆmaxは１１２ＧＨｚであった。１２ＧＨｚにおける最小雑音指数ＮＦminは０．３１ｄＢと低く、このときの付随利得Ｇａも１３．７ｄＢと高い値が得られ、低雑音増幅素子として性能を大幅に改善することができた。
【０１１０】
また、第２実施形態の一例におけるゲート長、およびコンタクト間隔との依存性は、第１実施形態の場合とほぼ同じである。望ましい寸法として、ゲート長は０．１５〜０．２５μｍ、コンタクト間隔は０．１０〜０．５μｍで、ほぼ同じである。ただし、ゲート長が０．１５μｍより短くなった場合の短チャネル効果の急激さは、第１実施形態に比べると弱まっている。
【０１１１】
また、低雑音特性に限定されない一般的な増幅用（中間段増幅用）としても、２つの電子供給層の濃度と厚さを適宜設定することは、ドレイン耐圧やゲート逆耐圧を高め、適度な高周波性能を確保するために有効である。さらに電子供給層のキャリア濃度の階層を増やすことも可能である。加えて、ゲート長を０．３〜１μｍ程度と大きくすることにより、ドレイン電流の飽和性としてのドレインコンダクタンスｇｄを小さく抑えて、ドレイン耐圧を高められる。また、ソース側とドレイン側のコンタクト間隔を非対称として、ドレイン側を大きくしてドレイン耐圧を高めてもよい。さらに、ゲート逆耐圧を高めるため、ゲート電極１２（ショットキー性金属層１１）と低濃度ｎ形ＡｌＧａＡｓ層５３との間に、さらにショットキー層としてアンドープ（ｉ形）又はｐ形のＡｌＧａＡｓ層を３〜３０ｎｍ程度と薄く挿入してもよい。
【０１１２】
（第３実施形態；ＦＥＴの断面構造）
次に、本発明の第３実施形態に係るＦＥＴについて説明する。まず、これまでの実施形態に係るＦＥＴ特性は、急峻なヘテロ界面が得られるＭＢＥ成長ウエハを用いた素子で説明してきた。一方、ＭＯＶＰＥ成長法は大口径のウエハを同時に多数枚で成長することができ、生産性が良く、低価格が可能である。しかし、容積が大きな成長装置ではヘテロ界面の急峻性が劣り、特に二次元電子ガスの電子移動度が低くばらつくことが課題であった。
【０１１３】
この対策としては特許文献７に開示される。電子供給層としてのｎ形ＡｌＧａＡｓ層と二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層との界面に、ｉ形ＧａＡｓ層をスペーサ層として厚さ２ｎｍ程度と薄く挿入することで、電子移動度が高まり改善されることが記される。ただし、この実施例はＭＢＥ成長において記された。最近のＭＢＥ成長では成長技術の進展で、このようなスペーサ層を挿入しなくてもヘテロ界面を急峻にして高い電子移動度が得られるようになっている。一方、ＭＯＶＰＥ成長法での電子移動度を高める検討として行った結果、ｉ形ＧａＡｓ層のスペーサ層を挿入することは有効であることを確認した。
【０１１４】
図１４に、第３実施形態に係るＦＥＴの概略断面図を示す。第３実施形態に係るＦＥＴ６１の上部表面側は、第２実施形態に係る構造と同様であり、高濃度ｎ形ＡｌＧａＡｓ層５２及び低濃度ｎ形ＡｌＧａＡｓ層５３を積層してある。そしてこの下にスペーサ層としてのｉ形ＧａＡｓ層６４が挿入され、この下に二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４が設けられる。加えて、第３実施形態に係るＦＥＴ６１は、半絶縁性ＧａＡｓ基板２の表面に伝搬転位を止めるためのバッファ層として、ｉ形ＡｌＧａＡｓ層６２とｉ形ＧａＡｓ層６３とを交互に繰り返した積層を有する。
【０１１５】
第３実施形態に係るＦＥＴ構造の一例について説明する。半導体層を以下のようにＭＯＶＰＥ法を用いてエピタキシャル成長させる。例えば、半絶縁性ＧａＡｓ基板２上に、不純物が無添加のｉ形ＧａＡｓ層３を厚さ１００ｎｍで成長させた後、３族のＡｌ組成が０．１５〜０．３０で、厚さ２０ｎｍで不純物が無添加のｉ形ＡｌＧａＡｓ層６２と厚さ２０ｎｍのｉ形ＧａＡｓ層６３を交互に例えば１０回繰り返し、最後のｉ形ＧａＡｓ層６３は厚さ５０ｎｍとする。バッファ層として総合した厚さは例えば５３０ｎｍとなる。なお、この積層の構成は一例であり、各層の厚さや繰り返し回数は半導体基板の転位密度などに応じて伝搬転位を止めるように設定する。
【０１１６】
続いて、バッファ層として最後のｉ形ＧａＡｓ層６３の上に、二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４を厚さが１３ｎｍで形成する。次に、スペーサ層としてのｉ形ＧａＡｓ層６４を厚さ２ｎｍで形成する。続いて電子供給層としての高濃度ｎ形ＡｌＧａＡｓ層５２を厚さが１０ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度は４．０×１０１８ｃｍ−３となっている。この上に低濃度ｎ形ＡｌＧａＡｓ層５３を厚さが１９ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度は２．０×１０１８ｃｍ−３となっている。エッチング停止層としてのｎ形ＩｎＧａＰ層６は厚さが１０ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度は４．０×１０１８ｃｍ−３となっている。コンタクト層としてのｎ形ＧａＡｓ層７は、厚さが１００ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３となっている。
【０１１７】
（第３実施形態；ＦＥＴ特性と効果）
まず、このＭＯＶＰＥ成長されたウエハにおける二次元電子ガスの電子移動度を測定した。導電性で影響するコンタクト層としてのｎ形ＧａＡｓ層７を、エッチング停止層としてのｎ形ＩｎＧａＰ層６を利用して湿式エッチングで除去した。このウエハ基板から４隅に電極を設けた試料を作成し、ホール効果法で室温（約２０℃）において測定した電子移動度は約６５００ｃｍ２／Ｖｓであった。従来、スペーサ層としてのｉ形ＧａＡｓ層６４を挿入しない場合のＭＯＶＰＥ成長では４０００〜６０００ｃｍ２／Ｖｓと低くばらついた。一方、比較として第２実施形態で、ＭＢＥ成長によりスペーサ層としてのｉ形ＧａＡｓ層を含まず、ｎ形ＧａＡｓコンタクト層を同様に除去した場合は、約７０００ｃｍ２／Ｖｓであった。これより、ＭＯＶＰＥ成長でスペーサ層としてのｉ形ＧａＡｓ層６４を挿入することで、ＭＢＥ成長に近い電子移動度が得られることを確認した。
【０１１８】
次に、第３実施形態に係るＦＥＴをモールド樹脂パッケージに組み立ててＦＥＴ特性を測定した。ＦＥＴ素子は、ゲート長が約０．２０μｍ、コンタクト間隔が約０．１５μｍ、４本の総ゲート幅が１６０μｍ（１本のゲート幅４０μｍ）とした。比較例として第２実施形態に係るＭＢＥ成長の半導体層で、総ゲート幅１６０μｍのものを基準に用いた。両者のゲートしきい電圧Ｖｔは約−０．９Ｖで同じである。ドレイン電圧Ｖｄｓ＝２．０Ｖにおけるゲート電圧Ｖｇｓ＝０．０Ｖでのドレイン電流Ｉｄｓｓは（第２実施形態）５４ｍＡから（第３実施形態）５２ｍＡとほぼ同じである。ドレイン電流Ｉｄｓ＝１０ｍＡにおける相互コンダクタンスｇｍは８０ｍＳから７７ｍＳ、ドレインコンダクタンスｇｄは４．０ｍＳから３．８ｍＳと近い値が得られた。
【０１１９】
高周波特性としても遮断周波数ｆｔは７５ＧＨｚから７２ＧＨｚと、最大発振周波数ｆmaxは１１２ＧＨｚから１０５ＧＨｚと近い値が得られた。１２ＧＨｚにおける最小雑音指数ＮＦminとこのときの付随利得Ｇａは、０．３１ｄＢと１３．７ｄＢから、０．３４ｄＢと１３．２ｄＢと近い値が得られた。
【０１２０】
ＭＯＶＰＥ成長の半導体層を用いた第３実施形態の結果は、ＭＢＥ成長の第２実施形態に比べると、電子移動度がすこし低いため、相互コンダクタンスｇｍがすこし低く、最小雑音指数ＮＦminがすこし大きく、付随利得Ｇａはすこし小さい。しかし、低雑音素子としての高周波性能はＭＢＥ成長基板を用いた第２実施形態に比べるとすこし劣るが、大量生産性は良いので低価格な汎用品として対応することができる。
【０１２１】
また、低雑音特性に限定されない一般的な増幅用（中間段増幅用）としても対応できることは、第２実施形態と同様である。また、ソース側に対してドレイン側のコンタクト間隔を大きくして非対称とし、ドレイン耐圧を高めてもよい。さらに、ゲート逆耐圧を高めるため、ゲート電極１２（ショットキー性金属層１１）と低濃度ｎ形ＡｌＧａＡｓ層５３との間に、ショットキー層としてアンドープ（ｉ形）又はｐ形のＡｌＧａＡｓ層を３〜３０ｎｍ程度と薄く挿入してもよい。
【０１２２】
また、スペーサ層としてのｉ形ＧａＡｓ層を厚さ２ｎｍとしたが、大口径ウエハが多枚で成長室の容積が大きい装置では、均一性や再現性を確保するように、この厚さを１０ｎｍ程度と厚くすることもできる。また、このことはエッチング停止層としてのｎ形ＩｎＧａＰ層を厚さ１０ｎｍとしたが、これも均一性や再現性を確保するように２０ｎｍ程度と厚くすることもできる。
【０１２３】
（第４実施形態；ＦＥＴ断面構造）
次に、本発明の第４実施形態に係るＦＥＴについて説明する。ミリ波として２０ＧＨｚを超えると空気中の水分等での吸収により電波は遠くに届き難くなる。しかし、ミリ波帯ではアンテナ長が短くなり小型の無線機が可能となる利点を有する。そのため、短距離の通信としてのデータネットワーク等で、ミリ波帯の低雑音ＦＥＴが求められている。単にこれまでのゲート長を０．２μｍから０．１μｍと細めると、短チャネル効果が生じてドレイン電流の飽和性が悪くなるため、対策が必要であった。
【０１２４】
図１５に、第４実施形態に係るＦＥＴの概略断面図を示す。第４実施形態においては、短チャネル効果を抑制するため、バッファ層内に逆極性のｐ形層を形成する。すなわち、電界効果トランジスタ７１においては、バッファ層としてのｉ形ＧａＡｓ層３とｉ形ＧａＡｓ層７３との間に、逆極性層としてのｐ形ＡｌＧａＡｓ層７２が挿入されている。
【０１２５】
第４実施形態に係るＦＥＴ構造の一例について説明する。半絶縁性ＧａＡｓ基板２の表面に、例えば次のようにＭＢＥ成長で半導体層を積層することができる。バッファ層としてのｉ形ＧａＡｓ層３を、不純物無添加で、厚さが約３００ｎｍで形成する。逆極性層としてのｐ形ＡｌＧａＡｓ層７２は、３族のＡｌ組成が０．１５〜０．３０で、厚さが２００ｎｍで形成し、ｐ形キャリア不純物Ｃ（炭素）が添加されキャリア濃度が５×１０１６ｃｍ−３となっている。この上にバッファ層の一部としてのｉ形ＧａＡｓ層７３が、不純物無添加で、厚さが２０ｎｍで形成される。二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４は厚さが１３ｎｍで形成される。電子供給層としての高濃度ｎ形ＡｌＧａＡｓ層５２は厚さが８ｎｍで形成され、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３となっている。この上に低濃度ｎ形ＡｌＧａＡｓ層５３は厚さが１７ｎｍで形成され、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が２．０×１０１８ｃｍ−３となっている。エッチング停止層としてのｎ形ＩｎＧａＰ層６は厚さが１０ｎｍで形成され、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３となっている。コンタクト層としてのｎ形ＧａＡｓ層７は、厚さが１００ｎｍで形成され、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３でとなっている。
【０１２６】
ｐ形キャリア不純物（アクセプタ不純物）として炭素（Ｃ）を用いた。ｐ形のアクセプタ不純物としては炭素（Ｃ）に限定されず、ベリリウム（Ｂｅ）やマグネシウム（Ｍｇ）等を用いてもよい。
【０１２７】
低濃度ｎ形ＡｌＧａＡｓ層５３の上に設けられるゲート電極１２のゲート長は例えば０．１２μｍと細め、Ｔ型上部の横幅は０．５〜２μｍ程度とすることができる。ゲート電極１２とコンタクト層としてのｎ形ＧａＡｓ層７とのコンタクト間隔はドレイン耐圧やドレイン電流の飽和性を確保するため例えば０．２５μｍに広げる。また、相互コンダクタンスｇｍが増大するため、２．０Ｖ，１０ｍＡで最小雑音指数ＮＦminになるようにゲートしきい電圧Ｖｔを−０．８Ｖ程度と浅く設定することが好ましい。
【０１２８】
（第４実施形態；ＦＥＴ特性と効果）
第４実施形態に係る半導体チップをモールド樹脂パッケージに組み立てて電気的特性を測定した。第４実施形態に係るＦＥＴ素子は、ゲート長約０．１２μｍ、コンタクト間隔約０．２５μｍ、総ゲート幅１６０μｍで第２実施形態と同じにして、第２実施形態のゲート長約０．２０μｍでコンタクト間隔約０．１５μｍのものと比較した。両者のゲートしきい電圧Ｖｔは約−０．９Ｖで同じである。ドレインバイアス２．０Ｖ，１０ｍＡにおける相互コンダクタンスｇｍは、（第２実施形態）７３ｍＳから（第４実施形態）８５ｍＳと大きくなった。一方、ドレインコンダクタンスｇｄは３．９ｍＳから４．２ｍＳであり、ゲート下にｐ形層を埋め込んだ効果、及びコンタクト間隔を広げた効果で増大が抑えられている。
【０１２９】
このバイアス条件における遮断周波数ｆｔは７５ＧＨｚから約１２０ＧＨｚ、最大発振周波数ｆmaxは１１２ＧＨｚから約１８０ＧＨｚと高まった。最小雑音指数ＮＦminと付随利得Ｇａは、１２ＧＨｚにおいて、第２実施形態では０．３１ｄＢと１３．７ｄＢ、第４実施形態では０．２７ｄＢと１４．５ｄＢになった。３０ＧＨｚにおいて、第２実施形態では約０．８ｄＢと約１０ｄＢ、第４実施形態では約０．７ｄＢと約１２ｄＢになった。６０ＧＨｚにおいて、第２実施形態では約１．７ｄＢと約６ｄＢ、第４実施形態では約１．４ｄＢと約９ｄＢになった。このように、ゲート長を０．１２μｍに短縮し、逆極性のｐ形層をゲート下に埋め込んだことで、ミリ波帯としての３０ＧＨｚや６０ＧＨｚでの高周波性能が向上され、第４実施形態の効果が見られた。
【０１３０】
逆極性のｐ形層としてはＡｌＧａＡｓのほうが、ＧａＡｓよりバンドギャップが大きいため、チャネルのキャリアの閉じ込め効果が高い。しかし、ＧａＡｓ層を逆極性のｐ形層とすることは可能で、ｐ形のキャリア濃度を高めてバリア性を高めることができる。また、ｐ形層のキャリア濃度と厚さはゲート長などに応じて適宜設定できる。また、埋め込まれたｐ形層に、素子領域の端等でｐ形コンタクトとして亜鉛（Ｚｎ）やＡｕＺｎ等を拡散させて電極を設け、電位を与えてもよい。
【０１３１】
また、低雑音特性に限定されない一般的な増幅用（中間段増幅用）としても対応できることは、これまでの実施形態と同様である。ゲート長が０．３〜１μｍ程度で、逆極性のｐ形層を挿入することで、ドレイン電流の飽和性としてのドレインコンダクダクタンスｇｄを小さく抑えて、ドレイン耐圧を高められる。また、ソース側に対してドレイン側のコンタクト間隔を大きくして非対称とし、ドレイン耐圧を高めてもよい。さらに、ゲート電極１２（ショットキー性金属層１１）と低濃度ｎ形ＡｌＧａＡｓ層５３との間に、ゲート逆耐圧を高めるためのショットキー層として、ＡｌＧａＡｓ層をアンドープ（ｉ形）又はｐ形で、３〜３０ｎｍ程度と薄く挿入してもよい。
【０１３２】
（第５実施形態；ＦＥＴの断面構造）
次に、本発明の第５実施形態に係るＦＥＴについて説明する。図１６に、第５実施形態に係る電界効果トランジスタの概略断面図を示す。第５実施形態は、ＭＯＶＰＥ成長を用い交互積層のバッファ層を有する第３実施形態の変形であり、加えて第４実施形態のように、バッファ層に埋め込みのｐ形層を形成している。
【０１３３】
第５実施形態に係るＦＥＴ構造の一例について説明する。電界効果トランジスタ８１において、半絶縁性ＧａＡｓ基板２の表面に伝搬転位を止めるためのバッファ層として、不純物が無添加のｉ形ＧａＡｓ層３を厚さ１００ｎｍ成長させた後、３族のＡｌ組成が０．１５〜０．３０で、厚さ２０ｎｍで不純物が無添加のｉ形ＡｌＧａＡｓ層６２と、厚さ２０ｎｍのｉ形ＧａＡｓ層６３を交互に７回積層させる。続いて逆極性層群として、炭素（Ｃ）をキャリア濃度５×１０１６ｃｍ−３で添加した厚さ２０ｎｍのｐ形ＡｌＧａＡｓ層８２と厚さ２０ｎｍのｐ形ＧａＡｓ層８３を交互に３回積層し、さらに厚さ１００ｎｍのｐ形ＡｌＧａＡｓ層８４を形成して逆極性層を作製する。この上にバッファ層の一部としてのｉ形ＧａＡｓ層８５を、不純物無添加で、厚さ２０ｎｍで形成する。次に、二次元電子ガス層としてのｉ形ＩｎＧａＡｓ層４を厚さが１３ｎｍで形成する。次にスペーサ層としてのｉ形ＧａＡｓ層８６を厚さ２ｎｍで形成する。電子供給層としての高濃度ｎ形ＡｌＧａＡｓ層５２を厚さが８ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３となっている。この上に低濃度ｎ形ＡｌＧａＡｓ層５３を厚さが１７ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が２．０×１０１８ｃｍ−３となっている。次に、エッチング停止層としてのｎ形ＩｎＧａＰ層６を厚さが１０ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３となっている。コンタクト層としてのｎ形ＧａＡｓ層７を、厚さが１００ｎｍで形成し、ｎ形キャリア不純物Ｓｉが添加されキャリア濃度が４．０×１０１８ｃｍ−３となっている。
【０１３４】
本実施形態においては、バッファ層部としての厚さを抑えるため、伝搬転位を止めるための積層バッファ層の途中からｐ形不純物を添加して逆極性層としているが、伝搬転位を止めるための積層バッファ層を成長させた後、逆極性層としてのｐ形ＡｌＧａＡｓ層を厚く成長させてもよい。
【０１３５】
（第６実施形態；半導体チップのパッケージ実装）
次に、本発明の第６実施形態として、本発明のＦＥＴ（半導体チップ）をパッケージ実装した半導体装置について説明する。半導体チップを組み立て実装するパッケージ（容器）は、セラミック製またはモールド樹脂製が用いられる。一般にモールド樹脂製のパッケージが廉価なため広く用いられる。両者は構造や形態はほぼ同じで、容器部の材質が異なるだけであるため、本実施形態においてはモールド樹脂製のパッケージを例にして説明する。図１７に、半導体チップをパッケージに組み立てて樹脂キャップをしていない半導体装置９１の概略上面図を示す。図１８に、図１７のＡ−Ａ線における概略断面図を示す。但し、図１８においては樹脂キャップを装着させている。なお、以下の説明に記載してある寸法は一例であり、この寸法に限定されるものではない。
【０１３６】
図１７に示す半導体装置９１の上面図において、パッケージとしてのモールド樹脂製の樹脂容器９６は、約２．６ｍｍ角の四角形で、中央に半導体チップ９２を納める凹部９８がある。接地端子としてのソースリード９５ａは、幅約０．６ｍｍの帯状の薄い金属板で、樹脂容器９６内を貫通して両側に端子のリードが約０．３ｍｍ突出する。また、樹脂容器９６の凹部９８の底にソースリード９５ａが露出し、この上に半導体チップ９２が、ＡｕＳｎなどの高温ハンダや金属ペーストなどで固定される。また、樹脂容器９６の凹部９８には、入力端子としてのゲートリード９５ｂ、及びゲートリード９５ｂと対向するように出力端子としてのドレインリード９５ｃがあり、各々の幅は約０．５ｍｍで、リードの一端は樹脂容器９６の凹部９８の底に露出され、外側には０．３ｍｍ突出する。この場合、直交する各々の方向でのリードの先端間は約３．２ｍｍとなる。
【０１３７】
半導体チップ９２の上面は、図３に示す形態と同様であり、例えば約０．３ｍｍ角の正方形であり、入力端子としてのゲートパッド９３ｂと出力端子としてのドレインパッド９３ｃが約６０μｍ角で対向するように形成され、ゲートパッド９３ｂとドレインパッド９３ｃを挟むように接地端子としてのソースパッド９３ａが両端に形成される。そして、ゲートパッド９３ｂとゲートリード９５ｂ、ドレインパッド９３ｃとドレインリード９５ｃ、各々を例えば細い金（Ａｕ）などのボンディングワイヤ９４で電気的に接続する。両側にあるソースパッド９３ａとソースリード９５ａは、片側で２本のボンディングワイヤ９４で接続し、両側合わせた４本により接地性を高める。
【０１３８】
図１８に示す半導体装置９１の断面図において、樹脂容器９６は中央に凹部９８を有する。各々の端子のリード９５ａ〜９５ｃは、樹脂容器９６の凹部９８内では凹部９８の底面に合わせて露出し、樹脂容器９６の外側では樹脂容器９６の下面に合わせて突出する。このため、各々のリードは、凹部９８から外側に向けて樹脂容器９６の樹脂内で折り曲げられる。また、樹脂容器９６の上には例えばモールド樹脂製の樹脂キャップ９７が載せられ、樹脂容器９６と樹脂キャップ９７の接合面はエポキシ接着剤などで接着される。樹脂容器９６のみの高さは約０．７ｍｍで、樹脂キャップ９７が載せられたパッケージの高さは約１．３ｍｍで、内部が中空とされる。一方、樹脂容器９６の上部を覆う樹脂キャップ９７を薄い平板として、リードフレームの折り曲げも少なくし、高さを０．５ｍｍ以下と全体に低くすることも可能である。
【０１３９】
このようにパッケージ内部を中空とすると、端子間の寄生容量を低減することができる。なお、中空構造のパッケージについては特許文献８に、樹脂キャップについては特許文献９に記載の内容を援用する。
【０１４０】
半導体チップが電源端子を有するＭＭＩＣの場合、例えば図１７の上面図において、ソースリード９５ａで半導体チップ９２を固定する側を接地端子として、半導体チップ９２の脇でソースリード９５ａを切り離して隙間を設け、一方を電源端子のリードとする。また、このＭＭＩＣがバイアス用やスイッチ制御用等のパッド（端子）を有するならば、これに対応してリードを設ける。リードフレームの打ち抜きでは、各パッケージに対応する周囲に金属板の枠が残り、組み立てた最後に金属板の枠を切り離すため、リード間の隙間や形状は打ち抜きの金型で適宜設定できる。また、端子数が多くなれば、上面が正方形に限定されず、長方形であってもよい。また、半導体チップの電源パッドと電源端子のリードとは、接地端子と同様に、１本又は数本のボンディングワイヤ９４で接続することができる。
【０１４１】
（第７実施形態；半導体チップのフリップチップ実装）
次に、本発明の第７実施形態として、本発明の半導体チップを回路基板へ直接にフリップチップ実装する半導体装置について説明する。図１９に半導体装置１０１の概略上面図を示す。図２０に、図１９におけるＢ−Ｂ線の概略断面図を示す。
【０１４２】
半導体装置１０１の回路としては、入力の低雑音増幅から出力部までの多段増幅器、スイッチ切り替えを含む複数の多段増幅器、変調やデジタル処理などの複合機能を含むなど、各種回路を適宜使用することができる。また、半導体チップ１０２はＦＥＴ又はさらに受動素子（キャパシタやインダクタ等）も集積化したＭＭＩＣ等であってもよい。
【０１４３】
半導体装置１０１において、ベークライトやエポキシ等の樹脂又はセラミックによる回路基板１０３の表面には、金（Ａｕ）や銅（Ｃｕ）等の配線が形成される。回路基板１０３は単層に限らず、多層配線でもよい。また、裏面又は内部には接地の金属層を設けてマイクロストリップ等の分布定数線路としてもよい。また、樹脂等のプリント基板であれば、配線の形成は、フォトレジスト膜を用いたエッチングやメッキを用いれば、リードフレームの金属打ち抜き加工より微細な配線とすることができる。
【０１４４】
図１９に示す半導体装置１０１の上面図において、回路基板１０３の表面で、半導体チップ１０２（点線で表示）が下向きに、バンプとしての金属柱１０５を介して各々の配線に電気的に接続される。図２０に示す半導体装置１０１の断面図において、入力としてのゲートパッド１０６ｂがゲート配線１０４ｂに、出力としてのドレインパッド１０６ｃがドレイン配線１０４ｃに電気的に接続される。また、半導体チップ１０２と回路基板１０３との間は、金属柱１０５により１００〜３００μｍ（０．１〜０．３ｍｍ）程度の隙間が設けられる。なお、図２０の断面図には接地としてのソースパッドとソース配線は示されないが、同様である。
【０１４５】
半導体チップが電源端子を有するＭＭＩＣの場合、例えば図１９の上面図において、半導体チップ１０２の下にある細いソース配線１０４ａを削除して切り離せば、ソース配線１０４ａを接地および電源の配線にできる。また、半導体チップとしてのＭＭＩＣがバイアスや制御用等のパッド（端子）を有する場合、これに対応して回路基板１０３にも配線を適宜設ければよい。
【０１４６】
金属柱１０５は、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などの単体、またはこれらの合金や積層や球（ボール）であってもよい。特に後半のＳｎ，Ｉｎ，Ｓｂ，Ｂｉはハンダ材で、Ｓｎを例にして金スズ（ＡｕＳｎ），銀スズ（ＡｇＳｎ），銅スズ（ＣｕＳｎ）などの合金でもよい。また、融点や軟化温度の調整、酸化に対する接合性を確保するため、多くの元素を混ぜた合金でもよい。金属柱１０５の形成は、厚いフォトレジスト膜をマスクとしたメッキ、金属ペーストの印刷、球の圧着などが可能である。メッキの場合、ＡｕやＣｕなどのメッキに続いて、Ｓｎ，Ｉｎ，Ｂｉなどのハンダ材をメッキすることも可能である。また、金属柱１０５の形成は最初、半導体チップ１０２側、または回路基板１０３側、または両方に形成した後、両者を対向させ、圧力および温度を加えて密着させることができる。
【０１４７】
そして、回路配線面を保護するため、粘度の高いエポキシ樹脂等の保護膜（図示せず）で、半導体チップ１０２との隙間に入り込まないように被覆する。また、熱で軟化する耐湿性のある樹脂シートを用いてもよい。また、粘度の高いエポキシ樹脂などで被覆した後、半導体チップ１０２の裏面を削り出し、放熱や接地や高周波遮蔽のための金属膜を堆積してもよい。また、この金属膜として薄いアルミニウム膜（アルミホイル）や銅膜（銅薄）などを貼り付けてもよい。また、被覆した樹脂を削らず、高周波遮蔽のためにこれら金属膜を貼り付けてもよい。
【０１４８】
（第８実施形態；半導体チップのフリップチップ実装パッケージ）
次に、本発明の第８実施形態として、ＦＥＴのみの半導体チップを１つだけフリップチップ実装した半導体装置について説明する。図２１に、本発明の第８実施形態に係る半導体装置２０１の概略上面図を示す。図２２に、図２１のＣ−Ｃ線における概略断面図を示す。
【０１４９】
図２１に示す半導体装置２０１の上面図において、回路基板２０３は、一定間隔の格子点に貫通孔２０６を有し、両面および貫通孔２０６が銅膜で覆われた樹脂のプリント基板やセラミック基板を用い、両面に配線や端子が形成される。ＦＥＴの半導体チップ２０２（短い点線で表示）は、回路基板２０３の中央に搭載される。
【０１５０】
各々の金属柱２０７から各々の貫通孔２０６に向かってソース配線２０４ａ、ゲート配線２０４ｂ、及びドレイン配線２０４ｃが延びる。さらに各々の貫通孔２０６内の銅膜を介して、裏面の各角部（長い点線で表示）に形成されるソース端子２０５ａ、ゲート端子２０５ｂ、及びドレイン端子２０５ｃに電気的に接続される。また、両角のソース端子２０５ａは対角線で結ばれる。
【０１５１】
図２２に示す半導体装置２０１の断面図において、回路基板２０３の貫通孔２０６を通る銅膜により、表面側と裏面側が電気的に接続される。表面側のゲート配線２０４ｂが裏面側のゲート端子２０５ｂに電気的に接続され、表面側のドレイン配線２０４ｃが裏面側のドレイン端子２０５ｃに電気的に接続される。また、表面側ではバンプとしての金属柱２０７を介してＦＥＴの半導体チップ２０２が搭載される。この表面側はモールド樹脂や樹脂シートなどによる封止樹脂２０８で封止される。ただし、半導体チップ２０２の下側（裏側）は中空２０９となるように、粘度が高い樹脂を用いると好ましい。また、封止樹脂２０８の高さは適宜設定することができるが、パッケージ全体の高さを０．５ｍｍ以下と低くすることも可能である。
【０１５２】
製造の途中では広いプリント基板に配列して組み立てる。各々のＦＥＴに封止樹脂２０８を形成した後、粘着シートなどで固定し、回路基板２０３をタイシングなどにより切断して個々に分離する。このとき、不要な貫通孔２０６を通るように切断する。また、必要に応じて、切断する前に、裏面の端子の表面に低温ハンダを盛り上げておくことも可能である。
【０１５３】
（第９実施形態；別の半導体チップの上面構造）
次に、本発明の第９実施形態として、ＦＥＴのみの半導体チップにおける面積を小さくした半導体装置について説明する。
【０１５４】
図２３に、第９実施形態に係る半導体チップ３０１の概略上面図を示す。ＦＥＴのみの半導体チップ３０１において、中央の素子領域は、図３に示す第１実施形態の半導体チップ２１の素子領域と同様であるが、本第９実施形態では各電極の端子パッドを一方の角に寄せることで面積を小さくしている。図３に示す第１実施形態においては、対向する辺に２つの接地端子としてのソースパッド２２ａ，２２ｂを大きく配置し、両ソースパッド２２ａ，２２ｂの間に出力端子としてのドレインパッド２４ａと、入力端子としてのゲートパッド２６を小さく配置した。図２３に示す本実施形態においては、ゲートパッド３０６とドレインパッド３０４は、互いに対向する角部に配置され、２つソースパッド３０２ａ，３０２ｂは残りの角部で互いに対向するように配置される。また、対向する２つのソースパッド３０２ａ，３０２ｂは２本のボンディングワイヤが打てるように広く形成される。また、半導体チップ３０１が電源端子を有するＭＭＩＣの場合、ソースパッド３０２ａ，３０２ｂで、一方を接地端子、他方を電源端子としてもよい。
【０１５５】
（第９実施形態；別の半導体チップのパッケージ実装）
図２４に、半導体チップ３０１を樹脂パッケージに実装した半導体装置３１１の概略上面図を示す。なお、図２４において、図１７（第６実施形態）と同じ要素には同じ符号が付けてある。図２４に示す半導体装置３１１の上面図において、ゲートパッド３０６及びドレインパッド３０４が各々のリードに対向するように半導体チップ３０１は配向される。すなわち、図１７に示す形態に比べて、半導体チップ３０１は４５°回転される。これにより、ゲートパッド３０６とゲートリード９５ｂとを電気的に接続するボンディングワイヤ９４、及びドレインパッド３０４とドレインリード９５ｃを電気的に接続するボンディングワイヤ９４は、最短に構成することができる。また、２つのソースパッド３０２ａ，３０２ｂから下のソースリード９５ａへは、接地性を高めるため、１つのパッドに対し２本のボンディングワイヤ９４で電気的に接続される。
【０１５６】
半導体チップ３０１が電源端子を有するＭＭＩＣの場合、第６実施形態で説明した通り、ソースリード９５ａにおいて、半導体チップ３０１を搭載する側を接地端子のリードとし、帯状に切り離して一方を電源端子のリードとすることもできる。さらに、電源端子のリードにボンディングワイヤを半導体チップ３０１の近くで接続するため、ソースリード９５ａを傾けた半導体チップ３０１の形状に合わせて、三角の山状で隙間を設けて切り離してもよい。これはリードフレームを打ち抜く金型で適宜設定できる。
【産業上の利用可能性】
【０１５７】
本発明のＦＥＴ、半導体チップ及び半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【０１５８】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【図面の簡単な説明】
【０１５９】
【図１】本発明の第１実施形態に係る電界効果トランジスタの概略断面図。
【図２】本発明の第１実施形態に係る電界効果トランジスタの別の態様を示す概略断面図。
【図３】本発明の第１実施形態に係る半導体チップの概略上面図。
【図４】図３に示す半導体チップ中央のＦＥＴ領域の部分拡大図。
【図５】図４から各パッドやスルーホール等の図示を省略した部分拡大図。
【図６】エアブリッジ配線の概略断面図。
【図７】本発明の第１実施形態に係る電界効果トランジスタの別の態様を示す概略断面図。
【図８】本発明の第１実施形態に係る電界効果トランジスタの別の態様を示す概略断面図。
【図９】本発明の第１実施形態に係る電界効果トランジスタの別の態様を示す概略断面図。
【図１０】本発明の電界効果トランジスタの製造方法を説明するための概略工程図。
【図１１】第１実施形態において形成したゲート電極断面の電子顕微鏡写真。
【図１２】本発明の電界効果トランジスタの別の製造方法を説明するための概略工程図。
【図１３】本発明の第２実施形態に係る電界効果トランジスタの概略断面図。
【図１４】本発明の第３実施形態に係る電界効果トランジスタの概略断面図。
【図１５】本発明の第４実施形態に係る電界効果トランジスタの概略断面図。
【図１６】本発明の第５実施形態に係る電界効果トランジスタの概略断面図。
【図１７】本発明の第６実施形態に係る半導体装置の概略上面図。
【図１８】図１７のＡ−Ａ線における概略断面図。
【図１９】本発明の第７実施形態に係る半導体装置の概略上面図。
【図２０】図１９のＢ−Ｂ線における概略断面図。
【図２１】本発明の第８実施形態に係る半導体装置の概略上面図。
【図２２】図２１のＣ−Ｃ線における概略断面図。
【図２３】本発明の第９実施形態に係る半導体チップの概略上面図。
【図２４】図２３に示す半導体チップを搭載した半導体装置の概略上面図。
【図２５】背景技術に係る電界効果トランジスタの概略断面図。
【図２６】背景技術に係る電界効果トランジスタの概略断面図。
【図２７】背景技術に係る電界効果トランジスタの概略断面図。
【符号の説明】
【０１６０】
１，５１，６１，７１，８１          電界効果トランジスタ
２          半導体基板（半絶縁性ＧａＡｓ基板）
３          バッファ層（ｉ形ＧａＡｓ層）
４          二次元電子ガス層（ｉ形ＩｎＧａＡｓ層）
５          電子供給層（ｎ形ＡｌＧａＡｓ層）
６          エッチング停止層（ｎ形ＩｎＧａＰ層）
７          コンタクト層（ｎ形ＧａＡｓ層）
８          オーム性合金層
９          ソース電極
１０，１０ａ，１０ｂ        ドレイン電極
１１        ショットキー性金属層
１２        ゲート電極
１３        保護絶縁膜
１４        リセス
１５        ショットキー層（ｉ形またはｐ形のＡｌＧａＡｓ層）
２１        半導体チップ
２２ａ〜２２ｃ        ソースパッド
２３        ソース配線（ソース電極パッド）
２４ａ      ドレインパッド
２４ｂ      ドレイン配線
２５        ドレイン電極パッド
２６        ゲートパッド
２７        ゲート配線（ゲート電極パッド）
２８ａ〜２８ｆ        スルーホール
２９        素子領域
３１        酸化シリコン膜
３２        第１フォトレジスト膜
３３        ゲート開口
３４        第２フォトレジスト膜
３５        配線開口
４１        ショットキー性金属膜
４２        メッキ給電膜
４３        第２フォトレジスト膜
４４        メッキ配線
４５        保護絶縁膜
４６        バリア金属膜
４７        配線金属膜
４８        中空
５２        下側の電子供給層（高濃度ｎ形ＡｌＧａＡｓ層）
５３        上側の電子供給層（低濃度ｎ形ＡｌＧａＡｓ層）
６２        バッファ層（ｉ形ＡｌＧａＡｓ層）
６３        バッファ層（ｉ形ＧａＡｓ層）
６４        スペーサ層（ｉ形ＧａＡｓ層）
７２        逆極性層（ｐ形ＡｌＧａＡｓ層）
７３        バッファ層（ｉ形ＧａＡｓ層）
８２        逆極性層（ｐ形ＡｌＧａＡｓ層）
８３        逆極性層（ｐ形ＧａＡｓ層）
８４        逆極性層（ｐ形ＡｌＧａＡｓ層）
８５        バッファ層（ｉ形ＧａＡｓ層）
８６        スペーサ層（ｉ形ＧａＡｓ層）
９１，１０１，２０１，３１１        半導体装置
９２，１０２、２０２，３０１        半導体チップ
９３ａ〜９３ｃ，１０６ｂ，１０６ｃ        パッド
９４        ボンディングワイヤ
９５ａ〜９５ｃ        リード
９６        樹脂容器
９７        樹脂キャップ
９８        凹部
１０３，２０３        回路基板
１０４ａ〜１０４ｃ，２０４ａ〜２０４ｃ        配線
１０５，２０７        金属柱
２０５ａ〜２０５ｃ        端子
２０６        貫通孔
２０８        封止樹脂
２０９        中空
３０２ａ〜３０２ｃ        ソースパッド
３０４        ドレインパッド
３０６        ゲートパッド
５０１        電界効果トランジスタ
５０２        半絶縁性ＧａＡｓ基板
５０３        アンドープ（ｉ形）ＧａＡｓバッファ層
５０４        アンドープ（ｉ形）ＩｎＧａＡｓチャネル層
５０５        アンドープ（ｉ形）ＡｌＧａＡｓスペーサ層
５０６        ｎ形ＡｌＧａＡｓ電子供給層
５０７        ｎ形ＧａＡｓコンタクト層
５０８        ソース電極
５０９        ドレイン電極
５１０        ゲート電極
５１１        電界効果トランジスタ
５１２        半絶縁性ＧａＡｓ基板
５１３        アンドープ（ｉ形）ＧａＡｓ又はアンドープ（ｉ形）ＡｌＧａＡｓのバッファ層
５１４        ｎ形ＡｌＧａＡｓ電子供給層（下層）
５１５        アンドープ（ｉ形）ＩｎＧａＡｓチャネル層
５１６        ｎ形ＡｌＧａＡｓ電子供給層（上層）
５１７        アンドープ（ｉ形）ＡｌＧａＡｓショットキー層
５１８        ｎ形ＩｎＧａＰコンタクト下層
５１９        ｎ形ＧａＡｓコンタクト上層
５２０        ソース電極
５２１        ドレイン電極
５２２        ゲート電極
５３１        電界効果トランジスタ
５３２        アンドープ（ｉ形）のＧａＡｓまたはＩｎＧａＡｓのチャネル層
５３３        ｎ形ＡｌＧａＡｓ電子供給層
５３４        ｎ形ＩｎＧａＰコンタクト層
５３５        ｎ形ＧａＡｓコンタクト層
５３６        ソース電極
５３７        ドレイン電極
５３８        ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図１１】
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