(57)【要約】【課題】低電圧で動作し、高い昇圧比が得られる昇圧回路を有する半導体集積装置を提供する。【解決手段】第１クロック信号ＣＬＫａと、第１クロック信号ＣＬＫａの位相を反転した第２クロック信号ＣＬＫｂを用いて、入力電圧Ｖｉｎを昇圧する昇圧回路１３、１４、１５が従属接続された昇圧部１１と、昇圧部１１に、第１および第２クロック信号ＣＬＫａ、ＣＬＫｂを供給するクロック供給部１２とを具備し、第１および第２クロック信号ＣＬＫａ、ＣＬＫｂのローレベルが基準電位にあり、後段側の昇圧回路に供給される第１および第２クロック信号が、前段側の昇圧回路に供給される第１および第２クロック信号ＣＬＫａ、ＣＬＫｂより振幅が大きい。【選択図】図１
2009136112.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号および前記第１クロック信号の位相を反転した第２クロック信号を用いて、入力電圧を昇圧する昇圧回路が従属接続された昇圧部と、
前記昇圧部に、前記第１および前記第２クロック信号を供給するクロック供給部と、
を具備し、
前記第１および第２クロック信号のローレベルが基準電位にあり、後段側の前記昇圧回路に供給される前記第１および第２クロック信号が前段側の前記昇圧回路に供給される前記第１および第２クロック信号より振幅が大きいことを特徴とする半導体集積装置。
【請求項２】
前記昇圧回路は、第１導電型の絶縁ゲート電界効果トランジスタと第２導電型の絶縁ゲート電界効果トランジスタとが相補的に接続された第１および第２インバータの並列回路を具備し、前記第１インバータの入力端子と前記第２インバータの出力端子が接続され、前記第１インバータの出力端子と前記第２インバータの入力端子が接続され、第１キャパシタを介して前記第１インバータの入力端子に前記第１クロック信号が入力され、第２キャパシタを介して前記第２インバータの入力端子に前記第２クロック信号が入力されるクロスカップル型のチャージポンプであり、
前記第２導電型の絶縁ゲート電界効果トランジスタが、第１導電型の半導体基板内に形成された２重ウェル領域に形成されていることを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
各段の前記昇圧回路に供給される前記第１および第２クロック信号が、各段の前記昇圧回路の前記半導体基板と逆の導電型の絶縁ゲート電界効果トランジスタのバックゲート効果を含むしきい値より大きいことを特徴とする請求項２に記載の半導体集積装置。
【請求項４】
前記クロック供給部は、初段の前記昇圧回路に供給される前記第１および第２クロック信号を生成するクロック信号発生回路と、前記第１および第２クロック信号を昇圧するクロック電圧昇圧回路とを具備し、
前段の前記昇圧回路に供給される前記入力電圧と、前段の前記昇圧回路に供給される前記第１および第２クロック信号とを用いて、後段の前記昇圧回路に供給される前記第１および第２クロック信号を生成することを特徴とする請求項１に記載の半導体集積装置。
【請求項５】
前記クロック供給部は、別の昇圧回路で生成された入力電圧と、別のクロック電圧昇圧回路で生成された第１および第２クロック信号を用いて、後段側の前記昇圧回路に供給される前記第１および第２クロック信号を生成することを特徴とする請求項４に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
従来、キャパシタを使用したチャージポンプ型の昇圧回路が知られている（例えば、特許文献１参照。）。  
特許文献１に開示された昇圧回路は、所謂クロスカップル型のチャージポンプで、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとが相補的に接続されたインバータの並列回路を具備し、一方のインバータの入力端子（ゲート）と他方のインバータの出力端子（ドレイン）が交互接続され、キャパシタを介してインバータの入力端子にそれぞれ互いに位相の反転したクロック信号が入力される。
【０００３】
そして、昇圧回路は２重ウェル構造または３重ウェル構造を有する半導体基板上に形成されている。
【０００４】
然しながら、昇圧回路を、２重ウェル構造を有するＰ型半導体基板上に形成する場合、Ｐ型ウェル領域に形成されたＮ―ＭＯＳトランジスタのバックゲート電位は、Ｐ型半導体基板と同じく基準電位に固定される。
【０００５】
そのため、昇圧回路を多段接続した場合、後段の昇圧回路ほど入力電圧と基準電位との差が大きくなるので、バックゲート効果によりＮ―ＭＯＳトランジスタのしきい値が大きくなる。
【０００６】
Ｎ―ＭＯＳトランジスタのしきい値が、クロック信号より大きくなると、Ｎ―ＭＯＳトランジスタがオンできなくなる。  
その結果、Ｎ―ＭＯＳトランジスタのしきい値と同程度の低電源電圧を昇圧して、高い出力電圧を得ることができないという問題がある。
【０００７】
また、クロック信号を、昇圧回路の段数に従って高くする昇圧回路が知られている（例えば、特許文献２参照。）。  
特許文献２に開示された昇圧回路は、ハイレベル及びローレベルの内の一方がシフトされたクロック信号を用いてチャージポンプ動作を行うことにより第１の電源電位よりも絶対値が大きい第２の電源電位を生成する第１の昇圧手段と、ハイレベル及びローレベルがシフトされたクロック信号を用いてチャージポンプ動作を行うことにより第２の電源電位よりも絶対値が大きい第３の電源電位を生成する第２の昇圧手段とを具備している。
【０００８】
然しながら、特許文献２に開示された昇圧回路は、クロック信号のローレベルをシフトし、ハイレベルとローレベルの電位差を大きくせずに、昇圧回路に用いられるトランジスタの耐圧不良を防止するもので、昇圧回路の構成が異なり、上述した問題点に関しては何も開示していない。
【特許文献１】特開２００２−２９９５５９号公報
【特許文献２】特開２００５−３０４１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、低電圧で動作し、高い昇圧比が得られる昇圧回路を有する半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体集積装置は、第１クロック信号および前記第１クロック信号の位相を反転した第２クロック信号を用いて、入力電圧を昇圧する昇圧回路が従属接続された昇圧部と、前記昇圧部に、前記第１および前記第２クロック信号を供給するクロック供給部と、を具備し、前記第１および第２クロック信号のローレベルが基準電位にあり、後段側の前記昇圧回路に供給される前記第１および第２クロック信号が前段側の前記昇圧回路に供給される前記第１および第２クロック信号より振幅が大きいことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、低電圧で動作し、高い昇圧比が得られる昇圧回路を有する半導体集積装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る半導体集積装置について図１乃至図６を用いて説明する。図１は半導体集積装置を示すブロック図、図２は半導体集積装置の昇圧回路の要部を示す回路図、図３は半導体集積装置の昇圧回路の要部を示す断面図、図４はクロック信号発生回路を示す回路図、図５は半導体集積装置のクロック電圧昇圧回の要部を示す回路路図、図６は半導体集積装置の動作を比較例と対比して示す図である。
【００１４】
図１に示すように、本実施例の半導体集積装置１０は、第１クロック信号および第１クロック信号の位相を反転した第２クロック信号を用いて、入力電圧より高い電圧を出力する３つの昇圧回路が従属接続された昇圧部１１と、３つの昇圧回路に第１クロック信号および第２クロック信号をそれぞれ供給するクロック供給部１２とを具備している。
【００１５】
昇圧部１１は、第１クロック信号ＣＬＫ１ａおよび第２クロック信号ＣＬＫ１ｂを用いて、外部からの入力電圧Ｖｉｎより高い電圧Ｖｉｎ２を出力する第１昇圧回路１３と、第１クロック信号ＣＬＫ２ａおよび第２クロック信号ＣＬＫ２ｂとを用いて、入力電圧Ｖｉｎ２より高い電圧Ｖｉｎ３を出力する第２昇圧回路１４と、第１クロック信号ＣＬＫ３ａおよび第２クロック信号ＣＬＫ３ｂを用いて、入力電圧Ｖｉｎ３より高い電圧Ｖｏｕｔを出力する第３昇圧回路１５とを具備している。
【００１６】
クロック供給部１２は、第１クロック信号ＣＬＫ１ａおよび第２クロック信号ＣＬＫ１ｂを発生し、第１昇圧回路１３に供給するクロック信号発生回路１６を具備している。
【００１７】
更に、クロック供給部１２は、入力電圧Ｖｉｎ、第１クロック信号ＣＬＫ１ａおよび第２クロック信号ＣＬＫ１ｂが供給され、第１クロック信号ＣＬＫ１ａおよび第２クロック信号ＣＬＫ１ｂを昇圧した第１クロック信号ＣＬＫ２ａおよび第２クロック信号ＣＬＫ２ｂを発生し、第２昇圧回路１４に供給する第２クロック電圧昇圧回路１７を具備している。
【００１８】
更に、クロック供給部１２は、入力電圧Ｖｉｎ２、第１クロック信号ＣＬＫ２ａおよび第２クロック信号ＣＬＫ２ｂが供給され、第１クロック信号ＣＬＫ２ａおよび第２クロック信号ＣＬＫ２ｂを昇圧した第１クロック信号ＣＬＫ３ａおよび第２クロック信号ＣＬＫ３ｂを発生し、第３昇圧回路１５に供給する第３クロック電圧昇圧回路１８を具備している。
【００１９】
第１クロック信号ＣＬＫ１ａ、ＣＬＫ２ａ、ＣＬＫ３ａおよび第２クロック信号ＣＬＫ１ｂ、ＣＬＫ２ｂ、ＣＬＫ３ｂは、それぞれローレベルが基準電位ＧＮＤにある。  
第１クロック電圧（クロック信号のハイレベルとローレベルの電位差）ＶＣＬＫ１、第２クロック電圧ＶＣＬＫ２、第３クロック電圧ＶＣＬＫ３は、それぞれ後段側のクロック電圧が、前段側のクロック電圧より大きく設定されている。
【００２０】
ここでは、後段側の第２昇圧回路１４に供給される第１クロック電圧ＶＣＬＫ２が前段側の第１昇圧回路１３に供給される第１クロック電圧ＶＣＬＫ１より大きく設定されている。  
後段側の第３昇圧回路１５に供給される第３クロック電圧ＶＣＬＫ３が前段側の第２昇圧回路１４に供給される第２クロック電圧ＶＣＬＫ２より大きく設定されている。  
即ち、第１乃至第３クロック電圧ＶＣＬＫ１、ＶＣＬＫ２、ＶＣＬＫ３は、ＶＣＬＫ１＜ＶＣＬＫ２＜ＶＣＬＫ３なる関係に設定されている。
【００２１】
第１昇圧回路１３は、入力電圧Ｖｉｎに第１クロック電圧ＶＣＬＫ１を加算した電圧Ｖｉｎ２＝Ｖｉｎ＋ＶＣＬＫ１を出力する。  
第２昇圧回路１４は、入力電圧Ｖｉｎ２に第２クロック電圧ＶＣＬＫ２を加算した電圧Ｖｉｎ３＝Ｖｉｎ２＋ＶＣＬＫ２を出力する。  
第３昇圧回路１５は、入力電圧Ｖｉｎ３に第２クロック電圧ＶＣＬＫ３を加算した電圧Ｖｏｕｔ＝Ｖｉｎ３＋ＶＣＬＫ３を出力する。
【００２２】
クロック信号発生回路１６は、例えば入力電圧Ｖｉｎに等しい第１クロック電圧ＶＣＬＫ１＝Ｖｉｎを出力する。  
第２クロック電圧昇圧回路１７は、入力電圧Ｖｉｎに第１クロック電圧ＶＣＬＫ１を加算した第２クロック電圧ＶＣＬＫ２＝Ｖｉｎ＋ＶＣＬＫ１＝２Ｖｉｎを出力する。  
第３クロック電圧昇圧回路１８は、入力電圧Ｖｉｎ２に第２クロック電圧ＶＣＬＫ２を加算した第３クロック電圧ＶＣＬＫ３＝Ｖｉｎ２＋ＶＣＬＫ２＝４Ｖｉｎを出力する。
【００２３】
その結果、電圧Ｖｉｎ２＝２Ｖｉｎ、電圧Ｖｉｎ３＝４Ｖｉｎ、出力電圧Ｖｏｕｔ＝８Ｖｉｎとなる。昇圧部１１は、入力電圧Ｖｉｎに対して、効率を１００パーセントと仮定すると、出力電圧Ｖｏｕｔとして８倍のＶｉｎを出力する。
【００２４】
図２は半導体集積装置１０の第１乃至第３昇圧回路１３、１４、１５の要部を示す回路図である。  
図２に示すように、入力電圧昇圧回路２０は、周知のＰ―ＭＯＳトランジスタ（Ｐチャネル絶縁ゲート電界効果トランジスタ）とＮ―ＭＯＳトランジスタ（Ｎチャネル絶縁ゲート電界効果トランジスタ）とが相補的に接続された第１および第２インバータの並列回路を具備し、第１インバータの入力端子と第２インバータの出力端子が接続され、第１インバータの出力端子と第２インバータの入力端子が接続され、第１キャパシタを介して第１インバータの入力端子に第１クロック信号が入力され、第２キャパシタを介して第２インバータの入力端子に第２クロック信号が入力されるクロスカップル型のチャージポンプであり、Ｎ―ＭＯＳトランジスタはＰ型半導体基板内に形成されたＰ型ウェル領域に形成されている。
【００２５】
具体的には、入力電圧昇圧回路２０は、一端が第１クロック信号入力端子２１に接続され、他端が第１ノードＮ１に接続された第１キャパシタＣ１と、一端が第２クロック信号入力端子２２に接続され、他端が第２ノードＮ２に接続された第２キャパシタＣ２と、を具備している。
【００２６】
更に、第１ノードＮ１にドレイン端子が接続され、ソース端子が電圧入力端子２３に接続され、ゲートが第２ノードＮ２に接続され、バックゲートが基準電位ＧＮＤに接続された第１のＮ−ＭＯＳトランジスタ２４と、第１ノードＮ１にドレイン端子が接続され、ソース端子が電圧出力端子２５に接続され、ゲートが第２ノードＮ２に接続された第１のＰ−ＭＯＳトランジスタ２６とを具備している。
【００２７】
更に、第２ノードＮ２にドレイン端子が接続され、ソース端子が電圧入力端子２３に接続され、ゲートが第１ノードＮ１に接続され、バックゲートが基準電位ＧＮＤに接続された第２のＮ−ＭＯＳトランジスタ２７と、第２ノードＮ２にドレイン端子が接続され、ソース端子が電圧出力端子２５に接続され、ゲートが第１ノードＮ１に接続された第２のＰ−ＭＯＳトランジスタ２８とを具備している。
【００２８】
第１および第２クロック信号入力端子２１、２２にそれぞれ第１および第２クロック信号ＣＬＫａ、ＣＬＫｂを供給し、電圧入力端子２３に入力電圧Ｖ１を与えると、電圧出力端子２５に、入力電圧Ｖ１にクロック電圧ＶＣＫＬが加算された電圧Ｖ２が出力される。即ち、第１クロック信号ＣＬＫａまたは第２クロック信号ＣＬＫｂの半サイクルごとに、昇圧のためのポンピング動作、即ちＰ−ＭＯＳトランジスタ２６、２８のいずれかを介して出力端子２５側に第１および第２キャパシタＣ１、Ｃ２に蓄積された電荷をくみ出すことによって昇圧された出力電圧Ｖ２を発生させる。
【００２９】
図３は半導体集積装置１０の第１乃至第３昇圧回路１３、１４、１５の要部を示す断面図である。  
図３に示すように、第１のＮ―ＭＯＳトランジスタ２４はＰ型シリコン基板３０内に形成されたＰ型ウェル領域３１に形成されている。第１のＰ―ＭＯＳトランジスタ２６はＰ型シリコン基板３０内のＰ型ウェル領域３１と異なる領域に形成されたＮ型ウェル領域３２に形成されている。
【００３０】
第１のＮ―ＭＯＳトランジスタ２４のバックゲートＢ１は、そのバックゲート電位を得るために、基準電位ＧＮＤに接続されている。第１のＰ―ＭＯＳトランジスタ２６のバックゲートＢ２は、そのバックゲート電位を得るために、ソースＳ２に接続されている。  
第２のＮ―ＭＯＳトランジスタ２７および第２のＰ―ＭＯＳトランジスタ２８についても同様であり、その説明は省略する。
【００３１】
図４に示すように、クロック信号発生回路１６は、例えば基本となる第１クロック信号ＣＬＫ１ａを生成する発振回路４０と、第１クロック信号ＣＬＫ１ａを反転して第２クロック信号ＣＬＫ１ｂを生成するインバータ４１とを具備している。  
クロック信号発生回路１６は、ローレベルが基準電位ＧＮＤにあり、クロック電圧がＶＣＬＫ１の第１および第２クロック信号ＣＬＫ１ａ、ＣＬＫ１ｂを出力する。
【００３２】
図５は半導体集積装置１０の第２および第３クロック電圧昇圧回路１７、１８の要部を示す回路図である。  
図５に示すように、クロック電圧昇圧回路５０は、一端が第１クロック信号入力端子５１に接続され、他端が第３ノードＮ３に接続された第３キャパシタＣ３と、一端が第２クロック信号入力端子５２に接続され、他端が第４ノードＮ４に接続された第４キャパシタＣ４とを具備している。
【００３３】
更に、クロック電圧昇圧回路５０は、ドレイン端子が電圧入力端子５３に接続され、ソース端子が第３ノードＮ３に接続され、ゲート端子が第４ノードＮ４に接続されたＮ−ＭＯＳトランジスタ５４と、ドレイン端子が電圧入力端子５３に接続され、ソース端子が第４ノードＮ４に接続され、ゲート端子が第３ノードＮ３に接続されたたＮ−ＭＯＳトランジスタ５５とを具備している。
【００３４】
更に、クロック電圧昇圧回路５０は、第３ノードＮ３にソース端子が接続されたＰ−ＭＯＳトランジスタ５６と、ソース端子が基準電位ＧＮＤに接続されたＮ−ＭＯＳトランジスタ５７とが相補的に接続された第１インバータと、第４ノードＮ４にソース端子が接続されたＰ−ＭＯＳトランジスタ５８と、ソース端子が基準電位ＧＮＤに接続されたＮ−ＭＯＳトランジスタ５９とが相補的に接続された第２インバータとを具備している。
【００３５】
電圧入力端子５３に電圧Ｖ１が入力され、第１および第２クロック信号入力端子５１、５２に、それぞれ第１および第２クロック信号ＣＬＫ１ａ、ＣＬＫ１ｂが供給されると、入力電圧Ｖ１に第１クロック電圧ＶＣＬＫ１が加算された第１および第２クロック信号ＣＬＫ２ａ、ＣＬＫ２ｂが、それぞれ第１および第２クロック信号出力端子６０、６１に出力される。
【００３６】
即ち、第１クロック信号ＣＬＫ１ａが“Ｌ”レベルになると、第２クロック信号ＣＬＫ１ｂが“Ｈ”レベルになるので、第４キャパシタＣ４を介してＮ−ＭＯＳトランジスタ５４のゲート端子が“Ｈ”レベルになり、Ｎ−ＭＯＳトランジスタ５４がオンになる。  
Ｎ−ＭＯＳトランジスタ５４がオンになると、入力電圧Ｖ１から電荷が第３キャパシタＣ３にチャージされ、第３ノードＮ３が“Ｈ”レベルになる。
【００３７】
次に、第１クロック信号ＣＬＫ１ａが“Ｈ”レベルになると、第２クロック信号ＣＬＫ１ｂが“Ｌ”レベルになるので、Ｎ−ＭＯＳトランジスタ５４のゲート端子が“Ｌ”レベルになり、Ｎ−ＭＯＳトランジスタ５４がオフになる。
【００３８】
第１クロック入力端子５１が“Ｈ”レベルなので、第３キャパシタＣ３の電位が持ち上げられ、第３ノードＮ３の電位が“Ｈ”レベルの２倍になる。
【００３９】
第２クロック入力端子５２が“Ｌ”レベルなので、Ｎ−ＭＯＳトランジスタ５７がオフになり、Ｐ−ＭＯＳトランジスタ５６がオンになるので、第１クロック信号出力端子６０の電位が“Ｈ”レベルの２倍になり、入力電圧Ｖ１と第１クロック電圧ＣＬＫ１が加算された第１クロック信号ＣＬＫ２ａが出力される。  
第２クロック信号ＣＬＫ２ｂについても同様であり、その説明は省略する。
【００４０】
図６は本実施例の半導体集積装置１０の動作を比較例と対比して示す図で、実線ａが本実施例を示す図、破線ｂが比較例を示す図である。  
ここで、比較例とは、クロック供給部１２が第２および第３クロック電圧昇圧回路１７、１８を具備せず、第２および第３昇圧回路１４、１５に第１および第２クロック信号ＣＬＫ１ａ、ＣＬＫ１ｂが供給される場合を意味している。始めに、比較例について説明する。
【００４１】
図６に示すようにＮ―ＭＯＳトランジスタ２４、２７は、２重ウェル構造のＰ型シリコン基板３０に形成されているので、第２および第３昇圧回路１４、１５のＮ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ２、Ｖｔｈｎ３は、バックゲート効果により第１昇圧回路１３のＮ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ１より上昇する。
【００４２】
バックゲート効果によるしきい値の増分をそれぞれΔＶｔｈ（ＢＧ）２、ΔＶｔｈ（ＢＧ）３とすると、しきい値Ｖｔｈｎ２、Ｖｔｈｎ３は、それぞれＶｔｈｎ２＝Ｖｔｈｎ１＋ΔＶｔｈ（ＢＧ）２、Ｖｔｈｎ３＝Ｖｔｈｎ１＋ΔＶｔｈ（ＢＧ）３で表わされる。
【００４３】
例えば、電源電圧ＶＤＤが１Ｖ、Ｎ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ１Ｖ＝０．８とすると、第１昇圧回路１３の第Ｎ―ＭＯＳトランジスタ２４、２７をオンさせるために、第１クロック電圧ＶＣＬＫ１は電源電圧ＶＤＤと同じ１Ｖに設定される。
【００４４】
第２および第３昇圧回路１４、１５のＮ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ２、Ｖｔｈｎ３は、バックゲート効果により第１クロック電圧ＶＣＬＫ１より大きくなる。
【００４５】
その結果、比較例では、第２および第３昇圧回路１４、１５のＮ―ＭＯＳトランジスタ２４、２７はオンしなくなり、昇圧動作ができなくなる。
【００４６】
一方、本実施例では、第２昇圧回路１４には、第１クロック電圧ＶＣＬＫ１を昇圧してしきい値Ｖｔｈｎ２より大きい第２クロック電圧ＶＣＬＫ２が供給されるので、第２昇圧回路１４のＮ―ＭＯＳトランジスタ２４、２７はオンされるので、昇圧動作を行うことができる。
【００４７】
同様に、第３昇圧回路１５には、第２クロック電圧ＶＣＬＫ２を昇圧してしきい値Ｖｔｈｎ３より大きい第３クロック電圧ＶＣＬＫ３が供給されるので、第３昇圧回路１５のＮ―ＭＯＳトランジスタ２４、２７はオンされるので、昇圧動作を行うことができる。
【００４８】
これにより、電源電圧ＶＤＤをＮ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ１と同程度に低電圧化することが可能である。
【００４９】
以上説明したように、本実施例の半導体集積装置１０は、２重ウェル構造のＰ型シリコン基板３０に形成された第１乃至第３昇圧回路１３、１４、１５が従属接続された昇圧部１１と、クロック電圧を昇圧し、後段側の昇圧回路に前段側の昇圧回路よりクロック電圧の高い第１および第２クロック信号を供給するクロック供給部１２とを具備している。
【００５０】
その結果、バックゲート効果により、第２および第３昇圧回路１４、１５のＮ―ＭＯＳトランジスタ２４、２７のしきい値が上昇しても、Ｎ―ＭＯＳトランジスタ２４、２７を確実にオンさせることができる。  
従って、低電圧で動作し、高い昇圧比が得られる昇圧回路を有する半導体集積装置１０が得られる。
【００５１】
半導体集積装置１０を３重ウェル構造の半導体基板に形成し、Ｎ―ＭＯＳトランジスタ２４、２７のバックゲートをフローティングにし、バックゲートをソース端子に接続してバックゲート効果をなくすことにより、Ｎ―ＭＯＳトランジスタ２４、２７のしきい値の増加を抑える場合に比べて、製造プロセスが簡単になる利点がある。
【００５２】
ここでは、半導体集積装置１０が３段の昇圧回路１３、１４、１５を有する場合について説明したが、段数には特に制限はない。  
また、昇圧回路１３、１４、１５が1つの入力電圧昇圧回路２０を有する場合について説明したが、複数の入力電圧昇圧回路２０を従属接続したものであっても構わない。  
いずれのＮ―ＭＯＳトランジスタ２４、２７のバックゲート効果を含んだしきい値Ｖｔｈｎより高いクロック電圧ＶＣＬＫが供給されるようにして、実施することができる。
【００５３】
入力電圧昇圧回路２０が、Ｐ型シリコン基板３０に形成されている場合について説明したが、極性を反転して、Ｎ型シリコン基板に形成しても構わない。  
その場合は、Ｐ―ＭＯＳトランジスタ２６、２８にバックゲート効果によるしきい値の上昇が生じる。
【実施例２】
【００５４】
図７は本発明の実施例２に係る半導体集積装置を示すブロック図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、第３昇圧回路に供給される第１および第２クロック信号を別の回路で生成したことにある。
【００５５】
即ち、図７に示すように、本実施例の半導体集積装置７０のクロック供給部７１は、第１および第２クロック信号ＣＬＫ１ａ、ＣＬＫ１ｂに等しい第１および第２クロック信号ＣＬＫ１ｃ、ＣＬＫ１ｄを発生し、第１昇圧回路１３ａに供給する別のクロック信号発生回路１６ａを具備している。
【００５６】
更に、クロック供給部７１は、入力電圧Ｖｉｎと、第１および第２クロック信号ＣＬＫ１ｃ、ＣＬＫ１ｄが供給され、入力電圧Ｖｉｎ２に等しい電圧Ｖｉｎ２ａを発生し、第３クロック電圧昇圧回路１８に供給する別の第１昇圧回路（電源回路）１３ａを具備している。
【００５７】
更に、クロック供給部７１は、入力電圧Ｖｉｎと、第１および第２クロック信号ＣＬＫ１ｃ、ＣＬＫ１ｄが供給され、第１および第２クロック信号ＣＬＫ２ａ、ＣＬＫ２ｂに等しい第１および第２クロック信号ＣＬＫ２ｃ、ＣＬＫ２ｄを発生し、第３クロック電圧昇圧回路１８に供給する別の第２クロック電圧昇圧回路１７ａを具備している。
【００５８】
第３クロック電圧昇圧回路１８は、別に生成された入力電圧Ｖｉｎ２ａと、第１および第２クロック信号ＣＬＫ２ｃ、ＣＬＫ２ｄとを用いて、第１および第２クロック信号ＣＬＫ３ａ、ＣＬＫ３ｂを生成し、第３昇圧回路１５に供給している。
【００５９】
第１昇圧回路１３ａ、クロック信号発生回路１６ａおよび第２クロック電圧昇圧回路１７ａは、それぞれ第１昇圧回路１３、クロック信号発生回路１６および第２クロック電圧昇圧回路１７と同じ回路を用いることができる。
【００６０】
これにより、第１昇圧回路１３、クロック信号発生回路１６および第２クロック電圧昇圧回路１７の負荷が分散され、昇圧能力が向上するので、低電圧での動作特性を改善することが可能である。
【００６１】
以上説明したように、本実施例の半導体集積装置７０のクロック供給部７１は、第１昇圧回路１３ａ、クロック信号発生回路１６ａおよび第２クロック電圧昇圧回路１７ａを具備し、第３昇圧回路１５に供給される第１および第２クロック信号ＣＬＫ３ａ、ＣＬＫ３ｂを独立して生成している。
【００６２】
これにより、第１昇圧回路１３、クロック信号発生回路１６および第２クロック電圧昇圧回路１７の負荷が分散され、昇圧能力が向上するので、低電圧時の動作特性を改善することができる利点がある。
【００６３】
ここでは、昇圧回路１３ａに、昇圧回路１３と同じ入力電圧Ｖｉｎが供給される場合について説明したが、入力電圧Ｖｉｎとは別の電圧を入力しても構わない。
【実施例３】
【００６４】
図８は本発明の実施例３に係る半導体集積装置を示すブロック図である。本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例２と異なる点は、後段側の昇圧回路に供給される第１および第２クロック信号に、前段側の昇圧回路に供給される第１および第２クロック信号を分配して用いたことにある。
【００６５】
即ち、図８に示すように、本実施例の半導体集積装置８０は、従属接続された第４乃至第６昇圧回路８１、８２、８３を有する昇圧部８４と、第３クロック電圧昇圧回路１８が生成した第１および第２クロック信号ＣＬＫ３ａ、ＣＬＫ３ｂを分配し、第４乃至第６昇圧回路８１、８２、８３に供給するクロック供給部８５とを具備している。
【００６６】
図９は半導体集積装置８０の動作を示す図で、第１乃至第６昇圧回路１３、１４、１５、８１、８２、８３のＮ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ１〜Ｖｔｈｎ６と、第１乃至第３クロック電圧ＣＬＫ１〜ＣＬＫ３との関係を示す図である。
【００６７】
図９に示すように、第４乃至第６昇圧回路８１、８２、８３のＮ―ＭＯＳトランジスタ２４、２７のしきい値Ｖｔｈｎ４〜Ｖｔｈｎ６は、バックゲート効果によるしきい値の上昇分ΔＶｔｈ（ＢＧ）４〜ΔＶｔｈ（ＢＧ）６を用いて、Ｖｔｈｎ４＝Ｖｔｈｎ１＋ΔＶｔｈ（ＢＧ）４、Ｖｔｈｎ５＝Ｖｔｈｎ１＋ΔＶｔｈ（ＢＧ）５、Ｖｔｈｎ６＝Ｖｔｈｎ１＋ΔＶｔｈ（ＢＧ）６と表わされる。
【００６８】
段数が多くなるほど、バックゲート効果によるしきい値の上昇分ΔＶｔｈ（ＢＧ）は減少する傾向を示すので、第３クロック電圧ＶＣＬＫ３がしきい値Ｖｔｈｎ６を下回らない限り、第４乃至第６昇圧回路８１、８２、８３のＮ―ＭＯＳトランジスタ２４、２７を確実にオンさせることが可能である。
【００６９】
以上説明したように、本実施例では、後段側の第４乃至第６昇圧回路８１、８２、８３昇圧回路に供給される第１および第２クロック信号に、前段側の第３昇圧回路１５に供給される第１および第２クロック信号ＣＬＫ３ａ、ＣＬＫ３ｂを分配して用いている。
【００７０】
それにより、少ない段数のクロック電圧昇圧回路で、多くの昇圧回路のＮ―ＭＯＳトランジスタを確実にオンさせることができ、クロック供給部８５を小さくすることができる利点がある。
【００７１】
上述した実施例では、初段の第１昇圧回路１３が、ＣＭＯＳインバータによるクロスカップル型のチャージポンプである場合について説明したが、本発明はこれに限定されるものではなく、Ｐ―ＭＯＳトランジスタによるクロスカップル型のチャージポンプとすることも可能である。これによれば、最低動作電圧が改善される利点がある。
【００７２】
図１０はＰ―ＭＯＳトランジスタによるクロスカップル型のチャージポンプである入力電圧昇圧回路を示す図である。  
図１０に示すように入力電圧昇圧回路１００は、Ｐ―ＭＯＳトランジタスＰ１〜Ｐ１０と、Ｎ−ＭＯＳトランジタスＮ１、Ｎ２と、キャパシタＣ１、Ｃ２とを有している。
【００７３】
Ｐ―ＭＯＳトランジタスＰ２、Ｐ６が、ＣＭＯＳインバータによるクロスカップル型におけるＮ−ＭＯＳトランジスタに代わるトランジスタである。
【００７４】
Ｐ―ＭＯＳトランジタスＰ１およびＮ−ＮＯＳトランジスタＮ１は、スイッチングトランジスタである。第２クロック信号ＣＬＫｂにより交互にオン、オフすることで、Ｐ―ＭＯＳトランジスタＰ２がオン、オフされる。  
同様に、Ｐ―ＭＯＳトランジタスＰ５およびＮ−ＮＯＳトランジスタＮ２は、スイッチングトランジスタである。第１クロック信号ＣＬＫａにより交互にオン、オフすることで、Ｐ―ＭＯＳトランジスタＰ６がオン、オフされる。
【００７５】
Ｐ―ＭＯＳトランジタスＰ３、Ｐ４は、Ｐ―ＭＯＳトランジタスＰ１、Ｐ２のバックゲート（Ｎ型ウェル領域）の電位を “Ｈ”レベルまたは２“Ｈ”レベルにコントロールするトランジスタで、昇圧動作時の電位関係を制御する。  
同様に、Ｐ―ＭＯＳトランジタスＰ７、Ｐ８は、Ｐ―ＭＯＳトランジタスＰ５、Ｐ６のバックゲート（Ｎ型ウェル領域）の電位を “Ｈ”レベルまたは２“Ｈ”レベルにコントロールするトランジスタで、昇圧動作時の電位関係を制御する。
【００７６】
次に、入力電圧昇圧回路１００の動作について説明する。  
第１クロック信号ＣＬＫａが“Ｈ”レベル、第２クロック信号ＣＬＫｂが“Ｌ”レベルのときの動作は、以下のようになる。
【００７７】
１）Ｎ―ＭＯＳトランジスタＮ２がオンし、Ｐ−ＭＯＳトランジスタＰ６のゲートが基準電位ＧＮＤとなり、Ｐ−ＭＯＳトランジスタＰ６がオンして、ノードＮｂが“Ｈ”レベルとなる。  
２）この時、キャパシタＣ２には、“Ｈ”レベルに相当する電荷がチャージされる。
【００７８】
３）逆に、第１クロック信号ＣＬＫａが“Ｈ”レベルのために、ノードＮａが２“Ｈ”レベル（キャパシタＣ1にもＨ”レベルに相当する電荷がチャージされている）となり、Ｐ−ＭＯＳトランジスタＰ１のゲートが第２クロック信号ＣＬＫｂの“Ｌ”レベルであるため、Ｐ−ＭＯＳトランジスタＰ１がオンし、ノードＮｃが２“Ｈ”レベルとなる。  
４）この時、ノードＮｃが２“Ｈ”レベルのため、Ｐ−ＭＯＳトランジスタＰ２はオフとなっている。
【００７９】
５）ノードＮａが２“Ｈ”レベル、ノードＮｂが“Ｈ”レベルのため、Ｐ−ＭＯＳトランジスタＰ９がオン、Ｐ−ＭＯＳトランジスタＰ１０がオフとなり、出力電圧Ｖｏｕｔは２“Ｈ”レベルとなる。
【００８０】
６）ノードＮｃが２“Ｈ”レベルのため、Ｐ−ＭＯＳトランジスタＰ３はオフであるが、Ｐ−ＭＯＳトランジスタＰ４のゲートが“Ｌ”レベルで、ノードＮａが２“Ｈ”レベルのため、ノードＮｄが２“Ｈ”レベルとなる。  
７）この時、Ｐ−ＭＯＳトランジスタＰ１、Ｐ２のバックゲートが高電位となり、Ｐ−ＭＯＳトランジスタとしての電位関係が正常に保たれる。
【００８１】
８）Ｎ−ＭＯＳトランジスタＮ２がオンのため，Ｐ−ＭＯＳトランジスタＰ７のゲートは基準電位ＧＮＤとなり、ノードＮｅは“Ｈ”レベルとなる。この時、Ｐ−ＭＯＳトランジスタＰ８はオフとなっている。
【００８２】
９）ノードＮｅは“Ｈ”レベルであるため、Ｐ−ＭＯＳトランジスタＰ５、Ｐ６のバックゲートが高電位となり、Ｐ−ＭＯＳトランジスタとしての電位関係が正常に保たれる。第１クロック信号ＣＬＫａが“Ｌ”レベル、第２クロック信号ＣＬＫｂが“Ｈ”レベルのときの動作も同様であり、その説明は省略する。
【００８３】
これにより、Ｎ−ＭＯＳトランジスタＮ１、Ｎ２のソースが基準電位ＧＮＤであるため、バックゲート効果が抑えられ、低電圧時でもＰ−ＭＯＳトランジタスＰ２、Ｐ６を容易にスイッチングすることができる。  
一方、ＣＭＯＳインバータによるクロスカップル型のチャージポンプの場合は、Ｎ−ＭＯＳトランジスタのバックゲートが基準電位ＧＮＤであるのに対して、ソースは入力電圧Ｖ１（“Ｈ”レベル）である。この差により、昇圧回路の最低動作電圧が改善される。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１に係る半導体集積装置を示すブロック図。
【図２】本発明の実施例１に係る半導体集積装置の昇圧回路の要部を示す回路図。
【図３】本発明の実施例１に係る半導体集積装置の昇圧回路の要部を示す断面図。
【図４】本発明の実施例１に係る半導体集積装置のクロック信号発生回路を示す回路図。
【図５】本発明の実施例１に係る半導体集積装置のクロック電圧昇圧回路の要部を示す回路図。
【図６】本発明の実施例１に係る半導体集積装置の動作を比較例と対比して示す図で、実線ａが本実施例、破線ｂが比較例を示す図。
【図７】本発明の実施例２に係る半導体集積装置を示すブロック図。
【図８】本発明の実施例３に係る半導体集積装置を示すブロック図。
【図９】本発明の実施例３に係る半導体集積装置の動作を示す図。
【図１０】本発明に係る半導体装置の別の昇圧回路を示す回路図。
【符号の説明】
【００８５】
１０、７０、８０  半導体集積装置
１１、８４  昇圧部
１２、７１、８５  クロック供給部
１３、１３ａ  第１昇圧回路
１４  第２昇圧回路
１５  第３昇圧回路
１６、１６ａ  クロック信号発生回路
１７、１７ａ  第２クロック電圧昇圧回路
１８  第３クロック電圧昇圧回路
２０  入力電圧昇圧回路
２１、５１  第１クロック信号入力端子
２２、５２  第２クロック信号入力端子
２３、５３  電圧入力端子
２４、２７、５４、５５、５７、５９  Ｎ−ＭＯＳトランジスタ
２５  電圧出力端子
２６、２８、５６、５８  Ｐ−ＭＯＳトランジスタ
３０  Ｐ型シリコン基板
３１  Ｐ型ウェル領域
３２  Ｎ型ウェル領域
４０  発振回路
４１  インバータ
５０  クロック電圧昇圧回路
６０  第１クロック信号出力端子
６１  第２クロック信号出力端子
８１  第４昇圧回路
８２  第５昇圧回路
８３  第６昇圧回路
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
ＶＣＬＫ  クロック電圧
ＶＣＬＫ１〜ＶＣＬＫ３  第１〜第３クロック電圧
ＣＬＫａ、ＣＬＫ１ａ、ＣＬＫ２ａ、ＣＬＫ３ａ  第１クロック信号
ＣＬＫｂ、ＣＬＫ１ｂ、ＣＬＫ２ｂ、ＣＬＫ３ｂ  第２クロック信号
Ｎ１〜Ｎ４  第１〜第４ノ−ド
Ｃ１〜Ｃ４  第１〜第４キャパシタ
Ｖｔｈｎ１〜Ｖｔｈｎ６  Ｎ−ＭＯＳトランジスタのしきい値
ΔＶｔｈ（ＢＧ）２〜ΔＶｔｈ（ＢＧ）６  バックゲート効果によるしきい値増加分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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