(57)【要約】【課題】ＥＣＣ機能を搭載したビット幅の広いメモリ装置においては、メモリアレイ部からＥＣＣ回路部へのデータパスの配線レイアウトや遅延時間の増大を招く。またＥＣＣ回路の処理ビット幅を広くすると回路段数の増加により、アクセス性能が悪化しレイアウト面積も増大する。【解決手段】ワード線と直交する方向に形成されるデータ線に対して、データ線の延伸方向にデータラッチ３００、マルチプレクサ６０１，６０２、ＥＣＣ回路部４０１、入出力回路部５００を列状に隣接して配置し、データパス系のレイアウトをビットスライス状に形成する。更に各ビットの遅延時間を均一化するため、パリティビットを均等に分散配置する。【選択図】図５
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【特許請求の範囲】
【請求項１】
通常データを記憶するノーマルアレイと前記通常データの誤り検出を行うためのパリティデータを記憶するパリティアレイとを含むメモリアレイと、
前記メモリアレイに対して書き込み及び読み出しを行う複数の第１データ線と、
前記複数の第１データ線が接続された複数の第１データラッチと、
前記ノーマルアレイへの書き込みデータから前記パリティアレイに記憶するパリティデータを生成し、かつ前記複数の第１データラッチから読み出されたノーマルデータ及びパリティデータに基づいて、読み出されたデータのエラー検知訂正を行うＥＣＣ回路部と、
前記ＥＣＣ回路部と外部とのインターフェースを行う入出力部と、
前記複数の第１データラッチの出力が接続された複数の第２データ線と、
前記ＥＣＣ回路部で誤り訂正されたデータが接続された複数の第３データ線とを備え、
前記複数の第２データ線は前記ＥＣＣ回路部に入力され、
前記ＥＣＣ回路部から出力される前記複数の第３データ線は前記入出力部に接続され、
前記複数の第１データラッチは前記複数の第１データ線の延伸方向に前記メモリアレイに近接して列状に配置され、
前記ＥＣＣ回路部は前記複数の第１データラッチに近接して配置され、
前記複数の第１データラッチ及び前記ＥＣＣ回路部は、概ね前記複数の第１データ線が配置される幅の中で形成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
第１のアドレス信号に対応してマルチプレクスする複数の第１マルチプレクサと、
前記複数の第１マルチプレクサの出力に接続された複数の第４データ線とを更に備え、
前記複数の第１データ線は前記複数の第１マルチプレクサに入力され、
前記複数の第４データ線は前記複数の第１データラッチに接続され、
前記複数の第１マルチプレクサは、前記メモリアレイと前記複数の第１データラッチとの間に列状に配置されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
同時に選択される前記複数の第４データ線に対して、各々対応する前記複数の第１データ線が物理的に隣接しないように配置されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
第２のアドレス信号に対応してマルチプレクスする複数の第２マルチプレクサと、
前記複数の第２マルチプレクサの出力に接続された複数の第５データ線とを更に備え、
前記複数の第５データ線は前記ＥＣＣ回路部に接続され、
前記複数の第３データ線は前記入出力部に接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
第１のアドレス信号に対応してマルチプレクスする複数の第１マルチプレクサと、
前記複数の第１マルチプレクサの出力に接続された複数の第４データ線とを更に備え、
前記複数の第２データ線は前記複数の第１マルチプレクサに入力され、
前記複数の第４データ線は前記ＥＣＣ回路部に接続され、
前記複数の第１マルチプレクサは、前記複数の第１データラッチと前記ＥＣＣ回路部との間に列状に配置されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
同時に選択される前記複数の第４データ線に対して、各々対応する前記複数の第２データ線及び前記複数の第１データ線が物理的に隣接しないように配置されていることを特徴とする半導体記憶装置。
【請求項７】
請求項５記載の半導体記憶装置において、
第２のアドレス信号に対応してマルチプレクスする複数の第２マルチプレクサと、
前記複数の第２マルチプレクサの出力に接続された複数の第５データ線とを更に備え、
前記複数の第５データ線は前記ＥＣＣ回路部に接続され、
前記複数の第３データ線は前記入出力部に接続されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
前記複数の第３データ線と外部からの入力データとを選択的にラッチする複数の第２データラッチを更に備えていることを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置において、
前記メモリアレイと前記ＥＣＣ回路部との間に配置された、前記ノーマルアレイに対応する領域と前記パリティアレイに対応する領域とで、前記ＥＣＣ回路部に入力される１ビットのデータを単位ビットとして、前記単位ビットに対応する回路群のレイアウトパターンが、各々の単位ビットで同一かつ連続的に形成されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、
前記複数の第１データラッチは、少なくとも前記複数の第１データ線に接続されたリードラッチ回路、ライトバッファ回路及びデータ線プリチャージ回路を備えたことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記複数の第１データ線は、前記メモリアレイ内のメモリセルに接続されたビット線であり、
前記リードラッチ回路は、前記ビット線の電位を検知増幅するセンスアンプ機能を有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１０記載の半導体記憶装置において、
前記複数の第１データ線は、データ線接続スイッチを介して前記メモリアレイ内の複数のセンスアンプに選択的に接続された共通データ線であり、
前記リードラッチ回路は、前記共通データ線の電位を検知増幅するバスアンプ機能を有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記センスアンプは、複数のダイナミック型メモリセルに共通接続された相補ビット線に接続され、同時にＥＣＣ処理されるデータが物理的に隣接しない前記相補ビット線に対応して配置されることを特徴とする半導体記憶装置。
【請求項１４】
請求項１記載の半導体記憶装置において、
前記複数の第１データラッチのラッチ制御信号線が、前記メモリアレイ内の複数のワード線裏打ち配線と平行な方向に第１の配線層に形成され、
前記複数の第１データ線と前記複数の第２データ線と前記複数の第３データ線とが、前記ワード線裏打ち配線と直交する方向に第２の配線層に形成されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１記載の半導体記憶装置において、
前記メモリアレイを前記ノーマルアレイ及び前記パリティアレイからなる複数のサブメモリアレイに分割し、前記複数のサブメモリアレイが一定のピッチで配置されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項１５記載の半導体記憶装置において、
ワード線裏打ち領域で区切られたサブワード領域に、ｎ個（ｎは１以上の自然数）の前記サブメモリアレイが含まれ、各々の前記サブワード領域が一定のピッチで配置されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記サブワード領域にて前記パリティアレイが前記ワード線裏打ち領域に近接して配置されていることを特徴とする半導体記憶装置。
【請求項１８】
請求項１記載の半導体記憶装置において、
前記ＥＣＣ回路部は、
前記メモリアレイから読み出されたノーマルデータ及びパリティデータからなる前記複数の第１データ線を入力し、シンドロームデータを生成するシンドローム生成部と、
入力された前記シンドロームデータをデコードし、エラーの有無及びエラービットを検出するエラー検出部と、
前記エラー検出部の出力データを用いて、前記ノーマルデータを訂正するエラー訂正部と、
入力された外部書き込みデータから、パリティデータを生成するパリティ生成部とを備え、
前記メモリアレイに近接して、前記シンドローム生成部、前記エラー検出部、前記エラー訂正部、前記パリティ生成部の順に配置されていることを特徴とする半導体記憶装置。
【請求項１９】
請求項１８記載の半導体記憶装置において、
前記シンドローム生成部の入力ピンは前記複数の第１データ線の延伸上に配置され、最短距離で接続されていることを特徴とする半導体集積回路。
【請求項２０】
請求項１８記載の半導体記憶装置において、
前記シンドローム生成部に入力されるデータを単位ビットとして、前記単位ビットに対応する前記エラー検出部の単位回路及び前記エラー訂正部の単位回路が、前記複数の第１データ線の延伸方向に配置されていることを特徴とする半導体記憶装置。
【請求項２１】
請求項１８記載の半導体記憶装置において、
前記シンドローム生成部の出力信号ピンが前記シンドローム生成部の中央付近に配置され、前記エラー検出部に対して概ね均等な配線長とすることを特徴とする半導体記憶装置。
【請求項２２】
請求項１記載の半導体記憶装置において、
少なくとも前記メモリアレイ部と前記複数の第１データラッチと前記ＥＣＣ回路部とを備え、電源線又はグランド線が全体として網目状に構成されることを特徴とする半導体記憶装置。
【請求項２３】
通常データを記憶するノーマルアレイと前記通常データの誤り検出を行うためのパリティデータを記憶するパリティアレイとを含むメモリアレイと、
前記メモリアレイに対して書き込み及び読み出しを行う複数の第１データ線と、
前記複数の第１データ線が接続された複数の第１データラッチと、
前記ノーマルアレイへの書き込みデータから前記パリティアレイに記憶するパリティデータを生成し、かつ前記複数の第１データラッチから読み出されたノーマルデータ及びパリティデータに基づいて、読み出されたデータのエラー検知訂正を行うＥＣＣ回路部と、
前記ＥＣＣ回路部と外部とのインターフェースを行う入出力部と、
前記複数の第１データラッチの出力が接続された複数の第２データ線と、
前記ＥＣＣ回路部で誤り訂正されたデータが接続された複数の第３データ線とを備え、
前記複数の第２データ線は前記ＥＣＣ回路部に入力され、
前記ＥＣＣ回路部から出力される前記複数の第３データ線は前記入出力部に接続され、
前記複数の第１データラッチは前記複数の第１データ線の延伸方向に前記メモリアレイに近接して列状に配置され、
前記ＥＣＣ回路部は前記複数の第１データラッチに近接して配置され、かつ、
前記複数の第１データラッチ及び前記ＥＣＣ回路部は、概ね前記複数の第１データ線が配置される幅の中で形成されたメモリブロックを構成し、
前記メモリブロックを複数備え、複数の前記メモリブロックが、同一のアドレスサイクルで並列に動作することを特徴とする半導体記憶装置。
【請求項２４】
請求項２３記載の半導体記憶装置において、
少なくとも２個以上の前記メモリブロックが、ワード線の延伸方向に列状に配置され、前記メモリブロックの各々のワード線が共通に接続され、共通のワード線ドライバで駆動されていることを特徴とする半導体記憶装置。
【請求項２５】
請求項２３記載の半導体記憶装置において、
複数の前記メモリブロックの各々の回路及びレイアウト構成が同一であることを特徴とする半導体記憶装置。
【請求項２６】
通常データを記憶するノーマルアレイと前記通常データの誤り検出を行うためのパリティデータを記憶するパリティアレイとを含むメモリアレイと、
前記メモリアレイに対して書き込み及び読み出しを行う複数の第１データ線と、
前記複数の第１データ線が接続された複数の第１データラッチと、
ハミング符号方式を用いて、前記ノーマルアレイへの書き込みデータから前記パリティアレイに記憶するパリティデータを生成し、かつ前記複数の第１データラッチから読み出されたノーマルデータ及びパリティデータに基づいて、読み出されたデータのエラー検知訂正を行うＥＣＣ回路部と、
前記複数の第１データ線の数を１／ｎ（ｎは１以上の自然数）に選択するマルチプレクス手段とを備え、かつ、
冗長用の予備ビット線を持たないことを特徴とする半導体記憶装置。
【請求項２７】
請求項２６記載の半導体記憶装置において、
冗長用の予備ワード線と、ロウ冗長判定及びロウ冗長切り替え回路とを備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に誤り検査訂正（Error Checking and Correcting：ＥＣＣ）回路を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の進展に伴い素子が益々微細化され、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと称す）やスタティックランダムアクセスメモリ（以下ＳＲＡＭと称す）に代表される半導体記憶装置の集積度が向上している。
【０００３】
ＤＲＡＭやＳＲＡＭの歩留まり向上を目的として、不良メモリセルを予備のメモリセルに置き換える冗長救済技術が一般的に知られているが、メモリセルやセンスアンプ等の素子の微細化に伴う課題として、素子の特性が使用している間に劣化して発生する不良に対して、またアルファ線や宇宙線によるソフトエラーによって発生する不良に対して、冗長救済技術では対処することができない。このような信頼性課題に対して、ＥＣＣ回路による自己訂正技術が知られている。
【０００４】
また、従来は複数のチップにシステムを作り込んでいたが、微細化による集積度の向上で１チップ上にＤＲＡＭやＳＲＡＭとロジック回路やＣＰＵ等を混載したＳＯＣ（System On Chip）の需要が増大している。ＳＯＣの特徴として、搭載されるメモリのバス幅を比較的自由に設定でき、汎用的な単品メモリに対して非常に幅の広いバス構成（例えば２５６ビット）を採ることができる。このように広いバス構成を採用することによって、ＣＰＵとメモリ間のデータ転送レートが格段に向上する等、大幅に性能を向上することができる。
【０００５】
ＥＣＣ機能を内蔵した半導体記憶装置の公知例として、例えば、特許文献１によれば、セルアレイ及びセンスアンプの集合体と、幾つかのブロックに分けられたデータバスアンプ及びデータライトアンプと、シンドローム作成回路と、エラー訂正回路とを備えた半導体記憶装置であって、前記各ブロックは、前記シンドローム作成回路で生成されたシンドロームをデコードするシンドロームデコード回路を有して構成し、配線数を減少させる例が開示されている。また特許文献２によれば、複数のＥＣＣ回路でエラー検査、訂正を実施しＥＣＣ処理単位のデータが隣接しないような配置構成としソフトエラー発生時のマルチビットエラーを回避させる例が開示されている。
【０００６】
一方、特許文献３はビット幅の広いＥＣＣ処理を実施する例として、ＤＲＡＭのセンスアンプ列に対してＥＣＣ回路を隣接配置する構成であり、多ビット処理に対しては有効な例が開示されている。
【０００７】
更に、特許文献４によれば、垂直水平パリティ符号を用いて、１つの水平群あるいは垂直群を形成するビット数に対応する単位でグループ化した物理的に隣接して位置する複数のメモリセル及び検査セルの各々が同一水平群及び同一垂直群に属さないように水平群及び垂直群の選択スイッチを制御することにより、水平群パリティチェック及び垂直群パリティチェックを全く同様の回路構成で実現した例が開示されている。
【特許文献１】特開平５−２１７３９８号公報
【特許文献２】特開２００３−７７２９４号公報
【特許文献３】特開２００７−４２１７６号公報
【特許文献４】特開昭６２−２４８１９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１によれば、シンドローム作成回路、シンドロームデコード回路、及びエラー訂正回路は各ブロックに対して共通に構成されかつ離れた位置に配置されるため、ＥＣＣ処理を行うビット幅が大きくなると配線領域が大きくなりレイアウト面積の増大を招く、また配線長も長くなるため処理時間の増大を招くことになる。また、特許文献２によれば、４ビットのノーマルデータに対して３ビットの検査ビットが必要であり、検査ビットの占める割合が大きくチップサイズの大幅な増大は明白である。逆にＥＣＣ処理を行うビット幅が大きくなった場合、検査ビットの占める割合は小さくなるがメモリアレイとＥＣＣ処理回路間の配線本数が増大し、チップ面積の増大を招くことになる。更に前記メモリアレイとＥＣＣ処理回路間の配線が長くなることや、ビット間で配線長がアンバランスになりやすいため、ＥＣＣ処理性能の低下を招くことになる。いずれも多ビットＥＣＣ処理に対して、チップサイズの増大やＥＣＣ処理性能の低下という課題を有している。
【０００９】
一方、特許文献３は、ビット幅の広いＥＣＣ処理を実施する例として、ＤＲＡＭのセンスアンプ列に対してＥＣＣ回路を隣接配置する構成であり、多ビット処理に対しては有効であるが、センスアンプ列ごとにＥＣＣ処理回路が必要となり、メモリアレイ内に多数のセンスアンプ列を有するＤＲＡＭでは、大幅なチップ面積の増大を招くことになる。
【００１０】
更に、特許文献４は、水平垂直パリティ符号を用いた例であり、エラー検出回路を縦続接続された構成であり、低電圧化された近年の微細化プロセスへの適用は現実的に不可能であり、またパリティ用セルが分散配置される構成であるが、ノーマル用セル及びパリティ用セルの配置の関係を等ピッチにできないため、ハミング符号を用いたＥＣＣ処理に適用した場合、パリティビットの配置が不均一になり処理性能が不均一になり、結果的に処理性能の低いビットで処理性能が律則されることとなる。
【００１１】
本発明は、前述のような課題を鑑みてなされたものであり、パリティセルの搭載に伴うチップ面積の増大を抑制し、ＥＣＣ処理性能を改善することができ、更には、よりチップ面積を縮小しつつ、歩留まりや信頼性を維持できるＥＣＣ機能を内蔵した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によれば、通常データを記憶するノーマルアレイと前記通常データの誤り検出を行うためのパリティデータを記憶するパリティアレイとを含むメモリアレイと、前記メモリアレイに対して書き込み及び読み出しを行う複数の第１データ線と、前記複数の第１データ線が接続された複数の第１データラッチと、前記ノーマルアレイへの書き込みデータから前記パリティアレイに記憶するパリティデータを生成し、かつ前記複数の第１データラッチから読み出されたノーマルデータ及びパリティデータに基づいて、読み出されたデータのエラー検知訂正を行うＥＣＣ回路部と、前記ＥＣＣ回路部と外部とのインターフェースを行う入出力部と、前記複数の第１データラッチの出力が接続された複数の第２データ線と、前記ＥＣＣ回路部で誤り訂正されたデータが接続された複数の第３データ線とを備え、前記複数の第２データ線は前記ＥＣＣ回路部に入力され、前記ＥＣＣ回路部から出力される前記複数の第３データ線は前記入出力部に接続され、前記複数の第１データラッチは前記複数の第１データ線の延伸方向に前記メモリアレイに近接して列状に配置され、前記ＥＣＣ回路部は前記複数の第１データラッチに近接して配置され、前記複数の第１データラッチ及び前記ＥＣＣ回路部は、概ね前記複数の第１データ線が配置される幅の中で形成されていることによって、最大ではビット線の本数と同じ数のデータをメモリアレイに対して読み出し又は書き込みを行うことが、メモリアレイ部の面積を増加させることなく実現でき、同時に多ビットのデータをＥＣＣ処理することができるため、パリティアレイの占有率を少なくすることができる。
【００１３】
一般に、ハミング符号を用いた１ビットエラー訂正を行うＥＣＣ処理の場合、最低限必要なパリティビット数は、ノーマルビット対パリティビットとするとき、１６ビットに対して５ビット、３２ビットに対して６ビット、６４ビットに対して７ビット、１２８ビットに対して８ビット、２５６ビットに対して９ビット・・が必要になる。前述の関係よりＥＣＣ処理ビット数を大きくする程パリティビットの占有率が小さくなり、面積の縮小が可能である。
【００１４】
更に、メモリアレイに対してデータ線の延伸上にＥＣＣ処理回路及びインターフェース回路を配置することによって、半導体記憶装置の外部からメモリアレイへのデータのパスを最短にすることができ、ＥＣＣ処理を行うことによる速度性能の低下を最小限に抑制することができる。
【００１５】
一方、ＥＣＣ処理ビット数を大きくすると、パリティビットを削減できる半面、ＥＣＣ処理部に要する論理ゲート段数が増加しＥＣＣ処理速度が低下することになる。ＥＣＣ処理ビット数による面積縮小効果と速度低下はトレードオフの関係にあるが、速度低下によってシステムが成り立たたなくなる可能性がある。
【００１６】
第１のアドレス信号に対応してマルチプレクスする複数の第１マルチプレクサと、前記複数の第１マルチプレクサの出力に接続された複数の第４データ線とを更に備え、前記複数の第１データ線は前記複数の第１マルチプレクサに入力され、前記複数の第４データ線は前記複数の第１データラッチに接続され、前記複数の第１マルチプレクサは、前記メモリアレイと前記複数の第１データラッチとの間に列状に配置されていることによって、速度性能を満たしかつ面積を縮小するのに適したＥＣＣ処理ビットを構成することができる。
【００１７】
同時に選択される前記複数の第４データ線に対して、各々対応する前記複数の第１データ線が物理的に隣接しないように配置されていることによって、物理的に隣接する前記複数の第１データ線の不良があってもＥＣＣ処理による訂正が可能な構成となる。
【００１８】
第２のアドレス信号に対応してマルチプレクスする複数の第２マルチプレクサと、前記複数の第２マルチプレクサの出力に接続された複数の第５データ線とを更に備え、前記複数の第５データ線は前記ＥＣＣ回路部に接続され、前記複数の第３データ線は前記入出力部に接続されていることによって、速度性能とパリティビット縮小のトレードオフ関係を満たすための自由度を向上させ、より最適なＥＣＣ構成を得られる。
【００１９】
第１のアドレス信号に対応してマルチプレクスする複数の第１マルチプレクサと、前記複数の第１マルチプレクサの出力に接続された複数の第４データ線とを更に備え、前記複数の第２データ線は前記複数の第１マルチプレクサに入力され、前記複数の第４データ線は前記ＥＣＣ回路部に接続され、前記複数の第１マルチプレクサは、前記複数の第１データラッチと前記ＥＣＣ回路部との間に列状に配置されていることによって、速度性能を満たしかつ面積を縮小するのに適したＥＣＣ処理ビットを構成することができ、更にＤＲＡＭのページモード動作にも対応して、ページ長を長く設定することが可能となる。
【００２０】
同時に選択される前記複数の第４データ線に対して、各々対応する前記複数の第２データ線及び前記複数の第１データ線が物理的に隣接しないように配置されていることによって、物理的に隣接する前記複数の第１データ線の不良に加え、前記複数の第２データ線や前記第１ラッチに隣接ビット不良があっても、ＥＣＣ処理による訂正が可能な構成となる。
【００２１】
第２のアドレス信号に対応してマルチプレクスする複数の第２マルチプレクサと、前記複数の第２マルチプレクサの出力に接続された複数の第５データ線とを更に備え、前記複数の第５データ線は前記ＥＣＣ回路部に接続され、前記複数の第３データ線は前記入出力部に接続されていることによって、速度性能とパリティビット縮小のトレードオフ関係を満たすための自由度を向上させ、より最適なＥＣＣ構成を得られる。
【００２２】
前記複数の第３データ線と外部からの入力データとを選択的にラッチする複数の第２データラッチを更に備えていることによって、ＥＣＣ処理を行うデータビット幅と外部端子のデータビット幅が異なる場合や、バイトアクセス機能を持つ半導体記憶装置であっても、メモリアレイから読み出してＥＣＣ処理されたデータを第２データラッチでラッチし、外部から入力される書き込みデータに応じて選択的に前記第２データラッチのデータを書き換えることによって、パリティデータを生成することが可能になる。
【００２３】
前記メモリアレイと前記ＥＣＣ回路部との間に配置された、前記ノーマルアレイに対応する領域と前記パリティアレイに対応する領域とで、前記ＥＣＣ回路部に入力される１ビットのデータを単位ビットとして、前記単位ビットに対応する回路群のレイアウトパターンが、各々の単位ビットで同一かつ連続的に形成されていることによって、メモリアレイに対応した非常に密なレイアウトパターンを要し、またセンスアンプやバスアンプの回路が配置されるため、レイアウトパターンを均一化することで素子バラツキを抑制することができる。よって、ノーマルビットとパリティビットで特性を均一化するのに有効となる。
【００２４】
前記複数の第１データラッチは、少なくとも前記複数の第１データ線に接続されたリードラッチ回路、ライトバッファ回路及びデータ線プリチャージ回路を備えることによって、ＤＲＡＭやＳＲＡＭ更にはフラッシュメモリ等の書き換え可能な不揮発性メモリの具体的な構成となる。
【００２５】
前記複数の第１データ線は、前記メモリアレイ内のメモリセルに接続されたビット線であり、前記リードラッチ回路は、前記ビット線の電位を検知増幅するセンスアンプ機能を有することによって、ＳＲＡＭやフラッシュメモリ等に適用して有効な構成となり、センスアンプ機能とデータラッチ機能を共有することで回路素子の削減が可能となる。
【００２６】
前記複数の第１データ線は、データ線接続スイッチを介して前記メモリアレイ内の複数のセンスアンプに選択的に接続された共通データ線であり、前記リードラッチ回路は、前記共通データ線の電位を検知増幅するバスアンプ機能を有することによって、ＤＲＡＭに適用して有効な構成となり、バスアンプ機能とデータラッチ機能を共有することで回路素子の削減が可能となる。
【００２７】
前記センスアンプは、複数のダイナミック型メモリセルに共通接続された相補ビット線に接続され、同時にＥＣＣ処理されるデータが物理的に隣接しない前記相補ビット線に対応して配置されることことによって、ＤＲＡＭの隣接ビット線ショートや複数のメモリセルにまたがる塊不良が存在した場合でも、ＥＣＣによってエラー訂正が可能な構成となる。
【００２８】
前記複数の第１データラッチのラッチ制御信号線が、前記メモリアレイ内の複数のワード線裏打ち配線と平行な方向に第１の配線層に形成され、前記複数の第１データ線と前記複数の第２データ線と前記複数の第３データ線とが、前記ワード線裏打ち配線と直交する方向に第２の配線層に形成されていることによって、メモリアレイ部とＥＣＣ回路部を含むデータパス部の配線層や配線方向を統一することができ、データパスの配線経路を最短にでき、レイアウト面積の縮小にも有効である。
【００２９】
前記メモリアレイを前記ノーマルアレイ及び前記パリティアレイからなる複数のサブメモリアレイに分割し、前記複数のサブメモリアレイが一定のピッチで配置されていることによって、メモリアレイ内でパリティアレイを均等に分散配置することができ、各パリティビット間で書き込み、読み出し特性を均一化するのに有効となる。
【００３０】
ワード線裏打ち領域で区切られたサブワード領域に、ｎ個（ｎは１以上の自然数）の前記サブメモリアレイが含まれ、各々の前記サブワード領域が一定のピッチで配置されていることによって、サブワード領域のアレイ構成を各々同一にすることができ、ワード線アクセス時の特性を均一化するのに有効となる。
【００３１】
前記サブワード領域にて前記パリティアレイが前記ワード線裏打ち領域に近接して配置されていることによって、パリティビットに対してアクセスペナルティを抑制するのに有効な構成となる。
【００３２】
前記ＥＣＣ回路部は、前記メモリアレイから読み出されたノーマルデータ及びパリティデータからなる前記複数の第１データ線を入力し、シンドロームデータを生成するシンドローム生成部と、入力された前記シンドロームデータをデコードし、エラーの有無及びエラービットを検出するエラー検出部と、前記エラー検出部の出力データを用いて、前記ノーマルデータを訂正するエラー訂正部と、入力された外部書き込みデータから、パリティデータを生成するパリティ生成部とを備え、前記メモリアレイに近接して、前記シンドローム生成部、前記エラー検出部、前記エラー訂正部、前記パリティ生成部の順に配置されていることによって、ＥＣＣ回路部でのデータパスの短縮が可能なブロック配置となる。
【００３３】
前記シンドローム生成部の入力ピンは前記複数の第１データ線の延伸上に配置され、最短距離で接続されていることによって、第１データ線を最短距離でＥＣＣ回路部の各ビットに入力できるため、データ遅延を最小化するとともにレイアウト面積を縮小できる。
【００３４】
前記シンドローム生成部に入力されるデータを単位ビットとして、前記単位ビットに対応する前記エラー検出部の単位回路及び前記エラー訂正部の単位回路が、前記複数の第１データ線の延伸方向に配置されていることによって、エラー検出部及びエラー訂正部の単位回路の配置ピッチをＥＣＣ処理ビットに合わせることができ、ＥＣＣ回路部内のデータパスを最短化するのに有効となる。
【００３５】
前記シンドローム生成部の出力信号ピンが前記シンドローム生成部の中央付近に配置され、前記エラー検出部に対して概ね均等な配線長とすることによって、各シンドロームビットを生成する処理時間の均一化と、生成された各シンドロームビットの負荷の均一化に有効となる。
【００３６】
少なくとも前記メモリアレイ部と前記複数の第１データラッチと前記ＥＣＣ回路部とを備え、電源線又はグランド線が全体として網目状に構成されることによって、電源線及びグランド線の低抵抗化及び均一化が図れ、回路動作の安定性を向上することができる。
【００３７】
通常データを記憶するノーマルアレイと前記通常データの誤り検出を行うためのパリティデータを記憶するパリティアレイとを含むメモリアレイと、前記メモリアレイに対して書き込み及び読み出しを行う複数の第１データ線と、前記複数の第１データ線が接続された複数の第１データラッチと、前記ノーマルアレイへの書き込みデータから前記パリティアレイに記憶するパリティデータを生成し、かつ前記複数の第１データラッチから読み出されたノーマルデータ及びパリティデータに基づいて、読み出されたデータのエラー検知訂正を行うＥＣＣ回路部と、前記ＥＣＣ回路部と外部とのインターフェースを行う入出力部と、前記複数の第１データラッチの出力が接続された複数の第２データ線と、前記ＥＣＣ回路部で誤り訂正されたデータが接続された複数の第３データ線とを備え、前記複数の第２データ線は前記ＥＣＣ回路部に入力され、前記ＥＣＣ回路部から出力される前記複数の第３データ線は前記入出力部に接続され、前記複数の第１データラッチは前記複数の第１データ線の延伸方向に前記メモリアレイに近接して列状に配置され、前記ＥＣＣ回路部は前記複数の第１データラッチに近接して配置され、かつ、前記複数の第１データラッチ及び前記ＥＣＣ回路部は、概ね前記複数の第１データ線が配置される幅の中で形成されたメモリブロックを構成し、前記メモリブロックを複数備え、複数の前記メモリブロックが、同一のアドレスサイクルで並列に動作することによって、速度性能の低下を最小限に抑制しながら、より多ビットのＥＣＣ処理を実現することができる。また面積ペナルティなしにエラー訂正効率を向上できる。
【００３８】
少なくとも２個以上の前記メモリブロックが、ワード線の延伸方向に列状に配置され、前記メモリブロックの各々のワード線が共通に接続され、共通のワード線ドライバで駆動されていることによって、メモリブロックの連続配置とワード線ドライバの共有化が可能となり、レイアウト面積を縮小できる。
【００３９】
複数の前記メモリブロックの各々の回路及びレイアウト構成が同一であることによって、各々のメモリブロックのアクセス性能を均一化し、レイアウト設計効率を向上できる。
【００４０】
通常データを記憶するノーマルアレイと前記通常データの誤り検出を行うためのパリティデータを記憶するパリティアレイとを含むメモリアレイと、前記メモリアレイに対して書き込み及び読み出しを行う複数の第１データ線と、前記複数の第１データ線が接続された複数の第１データラッチと、ハミング符号方式を用いて、前記ノーマルアレイへの書き込みデータから前記パリティアレイに記憶するパリティデータを生成し、かつ前記複数の第１データラッチから読み出されたノーマルデータ及びパリティデータに基づいて、読み出されたデータのエラー検知訂正を行うＥＣＣ回路部と、前記複数の第１データ線の数を１／ｎ（ｎは１以上の自然数）に選択するマルチプレクス手段とを備えたメモリの構成であって、冗長用の予備ビット線を持たないことによって、ＥＣＣ機能を搭載せずカラム冗長機能を備えた半導体記憶装置に対して、不良救済効率が高く歩留まりが向上する。またＥＣＣ機能とカラム冗長機能の両方を備えた半導体記憶装置に対して、冗長用の予備ビット線が不要になるため、大きな面積縮小効果を得られる。
【００４１】
冗長用の予備ワード線と、ロウ冗長判定及びロウ冗長切り替え回路とを備えたことによって、ＥＣＣ処理によるエラー訂正ができないワード線系の不良に対して、冗長救済が可能であるため歩留まりをより向上することができる。
【発明の効果】
【００４２】
本発明は、ＥＣＣ機能を内蔵する特に多ビットデータ構成の半導体記憶装置に適用して有効な技術であり、パリティセルの搭載に伴うチップ面積の増大を抑制しつつ、ＥＣＣ処理性能を改善することができる。更には本願ＥＣＣ回路技術によってカラム冗長機能を搭載しなくても十分な歩留まり及び信頼性を確保でき、チップ面積の縮小に有効な構成を提供するものである。
【発明を実施するための最良の形態】
【００４３】
《実施形態１》
図１は、本発明の実施形態１によるＥＣＣ回路を備えた半導体記憶装置の概略構成を示す図であり、ＤＲＡＭに適用した場合の代表例である。主としてデータの読み出し経路に着目して説明する。
【００４４】
メモリアレイ１００は、通常のデータを記憶するノーマルアレイ１００ａ及びノーマルアレイのエラー検出を行うための検査データを記憶するパリティアレイ１００ｂから構成されている。詳細は図示しないが、ノーマルアレイ１００ａ及びパリティアレイ１００ｂは、いずれも同一のメモリセルをマトリクス状に配置したものである。ワード線ＷＬはアドレス信号に対応して、ワード線ドライバ／ロウデコーダ２００によって選択、駆動される。ノーマルアレイ１００ａ及びパリティアレイ１００ｂは共通のワード線ＷＬで選択され、メモリセルのデータが複数のビット線に読み出される。ビット線に読み出されたデータをセンスアンプで検知増幅し、スイッチゲートを介して選択的に多数の第１ノーマルデータ線ＤＬ＜５１１：０＞及び第１パリティデータ線ＰＤＬ＜９：０＞に読み出される。センスアンプは各ビット線対に対応しメモリアレイ内に列状に配置され、複数列に構成されるのが一般的である。
【００４５】
ビット線はワード線ＷＬと直交する方向に形成される。ここで多数の第１ノーマルデータ線ＤＬ＜５１１：０＞及び第１パリティデータ線ＰＤＬ＜９：０＞は、ビット線と平行な方向に形成するのが有利であり、多層配線を使用することによって面積ペナルティ無しで構成することが可能である。
【００４６】
第１データラッチ列３００は、第１ノーマルラッチ３００ａ及び第１パリティラッチ３００ｂから構成され、メモリアレイ１００と第１データラッチ列３００との間を第１ノーマルデータ線ＤＬ＜５１１：０＞及び第１パリティデータ線ＰＤＬ＜９：０＞を介して接続されている。第１データラッチ列３００でデータをラッチすることによって、メモリアレイ１００は次の動作に移ることができる。実施形態１では、第１ノーマルデータ線ＤＬ＜５１１：０＞はノーマルデータに対応して５１２ビット、第１パリティデータ線ＰＤＬ＜９：０＞はパリティデータに対応して１０ビットで構成されている。
【００４７】
第１データラッチ列３００にラッチされたデータは、第２ノーマルデータ線ＤＱ＜５１１：０＞及び第２パリティデータ線ＰＤＱ＜９：０＞を介してＥＣＣ回路部４００に接続されている。実施形態１では、第２ノーマルデータ線ＤＱ＜５１１：０＞は第１ノーマルラッチ３００ａに対応して５１２ビット、第２パリティデータ線ＰＤＱ＜９：０＞は第１パリティラッチ３００ｂに対応して１０ビットで構成されている。
【００４８】
ＥＣＣ回路部４００は図１では詳細を図示しないが、第１データラッチ列３００でラッチされたノーマルデータ及びパリティデータからシンドロームデータを生成し、生成されたシンドロームデータをデコードしてエラーの検出及びエラー訂正を行う。また外部から書き込まれたデータからパリティデータを生成し、パリティアレイ１００ｂに書き込む。
【００４９】
入出力回路部５００は、ＥＣＣ回路部４００及び第１データラッチ列３００と、外部端子とのデータのインターフェース部分であり、本実施形態では第３入力データ線ＤＩ＜５１１：０＞に接続された入力バッファと、第３出力データ線ＤＯ＜５１１：０＞に接続された出力バッファとを含んでいる。
【００５０】
上記のように構成された半導体記憶装置において、ワード線ＷＬに対して直交する方向に形成された第１ノーマルデータ線ＤＬ＜５１１：０＞及び第１パリティデータ線ＰＤＬ＜９：０＞に対して、第１データラッチ列３００をワード線の延伸方向に列状に構成し、メモリアレイ１００に可能な限り近接して配置している。このとき、第１データラッチ列３００は、レイアウトピッチを緩和するために、複数列に分割してもよい。
【００５１】
更に、第１データラッチ列３００に近接して第１データ線の延伸方向にＥＣＣ回路部４００を配置し、その外側に入出回路部５００を近接配置する。上述のように各ブロックを配置することによって、メモリアレイ１００から入出力回路部５００に至るデータパスが最短距離で形成できる。このとき第１データラッチ列３００、ＥＣＣ回路部４００、入出力回路部５００は、それぞれメモリアレイ１００が形成される幅Ｙで規定される領域に、概ね均等なレイアウト配置をしている。
【００５２】
以上のように、ワード線と直交する方向にデータパス系の配線距離が短くなるように近接配置することによって、同時に５１２ビットの多ビットＥＣＣ処理に対して、配線面積を増加することなく対応でき、しかも多ビット読み出し及び書き込み遅延時間を抑制できるため、ＥＣＣ処理に伴うアクセスペナルティを極力抑えることができる。
【００５３】
実施形態１では、５１２ビットのノーマルデータに対して、必要なパリティビットは１０ビットでよく、パリティビットの占有率を大幅に低減できる。
【００５４】
なお、本実施形態はＤＲＡＭに適用した一例を示したものであるが、他の半導体記憶装置（ＳＲＡＭ、フラッシュメモリ等）に適用しても同様の効果が得られる。
【００５５】
《実施形態１の変形例１》
図２は、本発明の実施形態１の変形例１のＥＣＣ回路を備えた半導体記憶装置の概略構成を示す図であり、メモリアレイ１００に対して読み出し及び書き込みを行う第１データ線群が、例えば３ビットのアドレス信号ＡＤ１＜２：０＞に応じて選択される第１マルチプレクサ列６００を介して第１データラッチ列３０１に接続されている点が特徴である。
【００５６】
本実施形態では、８対１の選択機能を持ったマルチプレクサを適用し、複数の第１ノーマルマルチプレクサ６００ａと複数の第１パリティマルチプレクサ６００ｂからなる、第１マルチプレクサ列６００を構成する。例えば第１ノーマルデータ線ＤＬ＜０＞〜第１ノーマルデータ線ＤＬ＜７＞に対して、第４ノーマルデータ線Ｄ４＜０＞を出力する。また同様にパリティデータに対しても、第１パリティデータ線ＰＤＬ＜０＞〜第１パリティデータ線ＰＤＬ＜７＞に対して、第４パリティデータ線ＰＤ４＜０＞を出力する。
【００５７】
マルチプレクスされた第４データ線群は、６４ビットのノーマルビットと７ビットのパリティビットとなる。この第４データ線群のデータを第１データラッチ列３０１でラッチし、ＥＣＣ回路部４００でエラー訂正処理を行う。
【００５８】
前述の実施形態１の構成（図１参照）では、マルチプレクサを使用せずに５１２ビットのノーマルビットと１０ビットのパリティビットとを直接第１データラッチ列でラッチしＥＣＣ処理を行うため、ＥＣＣ処理ビット数が５１２ビットと多くなり処理ゲート段数が増大するため、ＥＣＣに要する処理時間が遅延することになる。また、ＥＣＣ回路部４００のレイアウト面積も増大する。
【００５９】
これに対して、本実施形態でマルチプレクサを使用することによって、ＥＣＣ処理ビット数を６４ビットに削減することができ、ＥＣＣに要する処理時間を抑制することができる。また、ＥＣＣ回路部４００のゲート規模が削減されレイアウト面積の縮小が可能である。更には第１データラッチ列３０１のラッチユニット数も６４ビット＋７ビット分に削減でき、レイアウトピッチの緩和及び面積削減が可能である。
【００６０】
ここで、第１マルチプレクサ列６００をメモリアレイ１００と第１データラッチ列３００との間の、メモリアレイ１００が形成される幅Ｙで規定される領域に、各データビットがビットスライス状に列状に配置し、各々のブロックに隣接配置することで、データパスの流れが途切れることなく配線することができる。またノーマルビット部とパリティビット部とで、同一の回路構成で概ね均等なレイアウト配置にすることができる。
【００６１】
更には、第１マルチプレクサ列６００を備えたことにより、同一の動作サイクルでＥＣＣ処理されるデータは、第１データ線群の中の例えばＤＬ＜０＞、ＤＬ＜８＞、ＤＬ＜１６＞・・・ＤＬ＜５０４＞及びＰＤＬ＜０＞、ＰＤＬ＜８＞、ＰＤＬ＜１６＞・・・ＰＤＬ＜４８＞であり、各々の第１データ線群が物理的に互いが隣接しないように配置することで、メモリアレイ１００にダスト等による欠陥が生じて、隣接データ線がショートするような複数ビット不良が生じても、ＥＣＣ処理する時点では１ビットの不良となるため、エラー訂正が可能である。
【００６２】
なお、本実施形態では、８対１のマルチプレクサを適用したが、他の構成であってもよく、速度性能を満足できる範囲においてパリティアレイを搭載することによる面積ペナルティ等を考慮して決定するのが望ましい。
【００６３】
《実施形態１の変形例２》
図３は、本発明の実施形態１の変形例２のＥＣＣ回路を備えた半導体記憶装置の概略構成を示す図である。第１データラッチ列３００でラッチされた第２データ線群が、例えば３ビットのアドレス信号ＡＤ１＜２：０＞に応じて選択される第１マルチプレクサ列６００を介してＥＣＣ回路部４００に接続されている点が特徴であり、特にページモード動作を有する半導体記憶装置に適用してより有効な例である。
【００６４】
第１マルチプレクサ列６００の構成は、実施形態１の変形例１（図２参照）と同じである。例えば第２ノーマルデータ線ＤＱ＜０＞〜第２ノーマルデータ線ＤＱ＜７＞に対して、第４ノーマルデータ線Ｄ４＜０＞を出力する。また同様にパリティデータに対しても、第２パリティデータ線ＰＤＱ＜０＞〜第２パリティデータ線ＰＤＱ＜７＞に対して、第４パリティデータ線ＰＤ４＜０＞を出力する。
【００６５】
マルチプレクスされた第４データ線群は、６４ビットのノーマルビットと７ビットのパリティビットとなる。この第４データ線群のデータに対して、ＥＣＣ回路部４００でエラー訂正処理を行う。
【００６６】
本実施形態の特徴は、第１データラッチ列３００の後段に第１マルチプレクサ列６００を配置したことであり、レイアウト構成としては、第１データラッチ列３００に隣接して、メモリアレイ１００が形成される幅Ｙで規定される領域に、第１マルチプレクサ列６００をビットスライス状に列状配置されている。第１データラッチ列３００の数は第１データ線群の数に等しい構成である。よって１回のロウアドレスサイクルでメモリアレイ１００にアクセスされるデータを全てラッチすることができ、ＤＲＡＭのページモードにおいてページ長を長く設定することが可能である。また第１データラッチ列３００にラッチされたデータに対して順次アクセスできるため、ＥＣＣ処理サイクルごとにメモリアレイ１００にアクセスする必要がなく、アクセス時間を高速化することができる。
【００６７】
また、マルチプレクサを備えたことによる効果は、実施形態１の変形例１（図２参照）と同様に得ることができる。
【００６８】
《実施形態１の変形例３》
図４は、本発明の実施形態１の変形例３のＥＣＣ回路を備えた半導体記憶装置の概略構成を示す図であり、実施形態１（図１参照）に対して、第１データラッチ列３０１の前段及びＥＣＣ回路部４０１の後段に各々マルチプレクサを配置した構成であり、ＥＣＣ処理ビット数を１２８ビットにしている点が特徴である。
【００６９】
本実施形態では、メモリセルアレイ１００の第１データ線群に対して、第１マルチプレクサ列６０１を介して選択的に第１データラッチ列３０１に入力し、第１データラッチ列３０１の出力をＥＣＣ回路部４０１に入力し、ＥＣＣ回路部４０１でエラー訂正された第５データ線群に対して、更に第２マルチプレクサ列６０２を介して入出回路部５００に入力する。
【００７０】
第１マルチプレクサ列６０１は、１２８個の第２ノーマルマルチプレクサ６０１ａと８個の第２パリティマルチプレクサ６０１ｂからなり、例えば２ビットのアドレス信号ＡＤ１＜１：０＞に応じて４対１の選択機能を有する。例えば第１ノーマルデータ線ＤＬ＜０＞〜第１ノーマルデータ線ＤＬ＜３＞に対して、第４ノーマルデータ線Ｄ４＜０＞を出力する。また同様にパリティデータに対しても、第１パリティデータ線ＰＤＬ＜０＞〜第１パリティデータ線ＰＤＬ＜３＞に対して、第４パリティデータ線ＰＤ４＜０＞を出力する。
【００７１】
第２マルチプレクサ列６０２は、６４個のマルチプレクサからなり、例えば１ビットのアドレス信号ＡＤ２に応じて２対１の選択機能を有する。例えば第５データ線Ｄ５＜０＞〜第５データ線Ｄ５＜１＞に対して、第３データ線ＤＯ＜０＞を出力する。
【００７２】
上述の各回路ブロックをメモリアレイ１００の幅Ｙで規定される領域に列状に構成し、メモリアレイ１００に対して第１マルチプレクサ列６０１、第１データラッチ列３０１、ＥＣＣ回路部４０１、第２マルチプレクサ列６０２及び入出力回路部５００が順に近接して配置され、データ経路に沿ってビットスライス状に配置することによって、データ経路の配線長を最短にでき同一方向に形成できるため、配線遅延を抑制しながら効率よくレイアウト配置できる。
【００７３】
なお、第２マルチプレクサ列６０２が、第１データラッチ列３０１に対して回路規模を小さくできる場合には、ＥＣＣ回路部４０１と第２マルチプレクサ列６０２を同一列上に配置することや、さらに入出力回路部５００とも同一列上に配置することも可能であり、許容できる速度性能の範囲において、よりレイアウト面積を縮小できるように工夫することが望ましい。
【００７４】
更に、実施形態１の変形例１（図２参照）及び実施形態１の変形例２（図３参照）は、第１ノーマルデータ線が５１２本、第３データ線が６４本であり、本実施形態においても同数の構成であるが、ＥＣＣ回路部４０１を１２８ビット対応とし、第１データラッチ列３０１の前段に第１マルチプレクサ列６０１を、ＥＣＣ回路部４０１の後段に第２マルチプレクサ列６０２をそれぞれ配置した構成にすることによって、パリティビット数を削減することが可能となり、チップ面積を削減できる。一方、ＥＣＣ回路部４０１の処理時間や回路規模の増加と、第２マルチプレクサ列６０２の追加に関しては、比較的軽微である。
【００７５】
本実施形態では、第１マルチプレクサ列６０１を４対１、第２マルチプレクサ列６０２を２対１の構成としたが、特に限定するものではなく、発明の本質は、より自由度の高い構成にすることによって、さまざまなメモリ構成や要求性能に応じて、最適なＥＣＣ処理単位を選択できることであって、他の構成であっても同様の効果を得られる。
【００７６】
《実施形態１の変形例４》
図５は、本発明の実施形態１の変形例４のＥＣＣ回路を備えた半導体記憶装置の概略構成を示す図であり、実施形態１（図１参照）に対して、ＥＣＣ回路部４０１の前段及び後段に各々マルチプレクサを配置した構成であり、ＥＣＣ処理ビット数を１２８ビットにしている点が特徴である。
【００７７】
本実施形態では、第１データラッチ列３００でラッチされた第２データ線群に対して、第１マルチプレクサ列６０１を介して選択的にＥＣＣ回路部４０１に入力し、ＥＣＣ回路部４０１でエラー訂正された第５データ線群に対して、更に第２マルチプレクサ列６０２を介して入出回路部５００に入力する。
【００７８】
第１マルチプレクサ列６０１は、１２８個の第２ノーマルマルチプレクサ６０１ａと８個の第２パリティマルチプレクサ６０１ｂからなり、例えば２ビットのアドレス信号ＡＤ１＜１：０＞に応じて４対１の選択機能を有する。例えば第２ノーマルデータ線ＤＱ＜０＞〜第２ノーマルデータ線ＤＱ＜３＞に対して、第４ノーマルデータ線Ｄ４＜０＞を出力する。また同様にパリティデータに対しても、第２パリティデータ線ＰＤＱ＜０＞〜第２パリティデータ線ＰＤＱ＜３＞に対して、第４パリティデータ線ＰＤ４＜０＞を出力する。
【００７９】
第２マルチプレクサ列６０２は、６４個のマルチプレクサからなり、例えば１ビットのアドレス信号ＡＤ２に応じて２対１の選択機能を有する。例えば第５データ線Ｄ５＜０＞〜第５データ線Ｄ５＜１＞に対して、第３データ線ＤＯ＜０＞を出力する。
【００８０】
上述の各回路ブロックをメモリアレイ１００の幅Ｙで規定される領域に列状に構成し、メモリアレイ１００に対して第１データラッチ列３００、第１マルチプレクサ列６０１、ＥＣＣ回路部４０１、第２マルチプレクサ列６０２及び入出力回路部５００が順に近接して配置され、データ経路に沿ってビットスライス状に配置することによって、データ経路の配線長を最短にでき同一方向に形成できるため、配線遅延を抑制しながら効率よくレイアウト配置できる。
【００８１】
なお、第２マルチプレクサ列６０２が、第１データラッチ列３００に対して回路規模を小さくできる場合には、ＥＣＣ回路部４０１と第２マルチプレクサ列６０２を同一列上に配置することや、さらに入出力回路部５００とも同一列上に配置することも可能であり、許容できる速度性能の範囲において、よりレイアウト面積を縮小できるように工夫することが望ましい。
【００８２】
更に、実施形態１の変形例１（図２参照）及び実施形態１の変形例２（図３参照）は、第１ノーマルデータ線が５１２本、第３データ線が６４本であり、本実施形態においても同数の構成であるが、ＥＣＣ回路部４０１を１２８ビット対応とし、前段に第１マルチプレクサ列６０１、後段に第２マルチプレクサ列６０２を配置した構成にすることによって、パリティビット数を削減することが可能となり、チップ面積を削減できる。一方、ＥＣＣ回路部４０１の処理時間や回路規模の増加と、第２マルチプレクサ列６０２の追加に関しては、比較的軽微である。
【００８３】
本実施形態では、第１マルチプレクサ列６０１を４対１、第２マルチプレクサ列６０２を２対１の構成としたが、特に限定するものではなく、発明の本質は、より自由度の高い構成にすることによって、さまざまなメモリ構成や要求性能に応じて、最適なＥＣＣ処理単位を選択できることであって、他の構成であっても同様の効果を得られる。
【００８４】
図６は、本発明の実施形態１の変形例４（図５参照）における一部の構成をより具体的に示したブロック図であり、図６を用いてマルチプレクサを備えることの効果をより具体的に説明する。
【００８５】
図６において、ワード線ＷＬとビット線対ＢＬ０〜ＢＬ１５との各交点にメモリセルがあり、マトリクス状に配置されている。各ビット線対に接続されたセンスアンプＳＡは、ビット線対ごとに交互に配置されていて、選択されたワード線ＷＬによって選択されたメモリセルのデータが対応するビット線対の一方に読み出され、センスアンプで検知増幅される。増幅されたビット線対のデータは、接続制御信号ＳＥＬ＜０＞〜ＳＥＬ＜３＞によって選択的にデータ線対ＤＬ＜０＞〜ＤＬ＜３＞に読み出され、リードラッチ回路３１０でラッチされる。リードラッチ回路３１０にラッチされたデータは、４対１のマルチプレクサ６１０によって選択されたうえ、ノーマルリードデータＲＤ＜１５：０＞及びパリティリードデータＰＲＤ＜０＞としてＥＣＣ回路部４０１に入力される。
【００８６】
データ線対群は、複数のセンスアンプ列に共通接続されメモリアレイ上を縦断する配線でありかつ非常に本数が多くしかも密集して配置されるため、製造工程でダスト等による欠陥が生じた場合、複数の配線にまたがる不良モードになることが多い。
【００８７】
ＥＣＣ回路部４０１で訂正可能なのは１ビットのみであるため、上記のような不良モードには対応できない。そこで、マルチプレクサ６１０に入力されるデータ単位をユニットメモリ１１１として、各ユニットメモリ１１１内でデータ線対ＤＬ＜０＞〜ＤＬ＜３＞を連続して配置する。更に各ユニットメモリを連続して、しかも同時に選択されるデータ線が隣接しないように配置する。上記のような構成によって、同時に選択されるデータ線は４本置きとなり、上述のような不良モードの大半は１ビット不良としてＥＣＣ回路部４０１でエラー訂正されるため、不良発生確率は大幅に低減される。
【００８８】
一方、ビット線対においても、センスアンプの出力をデータ線との接続制御信号ＳＥＬ＜０＞〜ＳＥＬ＜３＞に応じてマルチプレクスし、同時にＥＣＣ処理されるデータに対応するビット線が物理的に隣接しないように配置することによって、隣接する８ビット線対以内の連続不良や、メモリセル同士の塊不良も同様にエラー訂正可能となり、不良率を大幅に改善することができる。
【００８９】
なお、本実施形態ではビット線対ＢＬ０〜ＢＬ１５およびデータ線対ＤＬ＜０＞〜ＤＬ＜３＞は相補構成であるが、シングルエンド構成であっても同様に効果を得ることができる。
【００９０】
ユニットメモリ１１１は、ノーマルアレイとパリティアレイで同一の構成でレイアウトすることが可能であり、レイアウトパターンの均一性を高めて、製造バラツキを抑制する効果もある。
【００９１】
図７は、図１〜図５の第１データラッチ列３００，３０１に対応するユニット回路の一例である。図７のラッチ・ユニット回路は、メモリアレイから相補データ線ＤＬ，ＮＤＬに読み出された電位差を制御信号ＡＥＮ，ＮＡＥＮに応じて検知増幅してラッチするリードアンプ（リードラッチ回路）３７０と、電源ＶＤＬＰにより制御信号ＥＱに応じて相補データ線ＤＬ，ＮＤＬのプリチャージ及びイコライズを行うデータ線プリチャージ＆イコライズ回路３５０と、リードアンプ３７０の動作後に制御信号ＳＷに応じて相補データ線ＤＬ，ＮＤＬをリードアンプ３７０から切り離すリードアンプスイッチ３６０と、リードアンプ３７０にラッチされているデータを制御信号ＲＴＲＮに応じてリードデータ線ＲＤ，ＮＲＤへ転送するリード転送ゲート３８０と、ライトデータ線ＷＤ，ＮＷＤのデータを制御信号ＮＷＥに応じてバッファリングして相補データ線ＤＬ，ＮＤＬへ供給するライトバッファ３９０とからなる。図７において、Ｑ１〜Ｑ５及びＱ９〜Ｑ１３はＮチャネルＭＯＳトランジスタであり、Ｑ６〜Ｑ８はＰチャネルＭＯＳトランジスタである。
【００９２】
本実施形態は、ＤＲＡＭの一般的な構成を示したものであり、他の構成であっても同等の機能を有する構成であればよい。また、ＳＲＡＭやフラッシュメモリのセンスアンプ部に適用してもよい。
【００９３】
《実施形態２》
図８は、本発明の実施形態２による半導体記憶装置に適用するＥＣＣ回路部のブロック構成とデータの流れを示す図である。図８において、メモリアレイ１００はノーマルアレイ１００ａ及びパリティアレイ１００ｂからなる。簡略化のため図示しないが、実施形態１及びその変形例で開示したようなデータラッチ列やマルチプレクサ列を含む構成であってもよく、同様の効果を発揮する。
【００９４】
ＥＣＣ回路部４０１は、ノーマルリードデータＲＤ＜１２７：０＞とパリティリードデータＰＲＤ＜７：０＞とを入力データとし、シンドローム演算結果をシンドロームデータＳＹＮＤ＜７：０＞として出力するシンドローム生成部４１０、前記シンドロームデータＳＹＮＤ＜７：０＞をデコード処理してエラービットを検出し、その結果をエラーフラグＥＲＲＦ＜１２７：０＞として出力するエラー検出部４２０、前記エラーフラグＥＲＲＦ＜１２７：０＞に応じてノーマルリードデータＲＤ＜１２７：０＞の訂正を行い、正しいデータＲＯ＜１２７：０＞として出力するエラー訂正部４３０、ハミング符号方式を用いたパリティ生成行列回路によって、外部入力されたデータよりパリティライトデータＰＷＤ＜７：０＞を出力するパリティ生成部４４０からなる。ＷＤ＜１２７：０＞はノーマルライトデータである。入出力回路部５００は外部とのインターフェースを行う出力バッファ及び入力バッファからなる。出力バッファは出力データ線ＤＯ＜１２７：０＞に、入力バッファは入力データ線ＤＩ＜１２７：０＞にそれぞれ接続されている。
【００９５】
図９は、前記シンドローム生成部４１０の具体例を示す回路図である。ＥＸ−ＯＲ（排他的論理和）行列で構成されたシンドローム演算ユニット４１１を、パリティビットに対応して８個並べ、各シンドローム演算ユニット４１１の出力信号ＳＹＮＤ＜ｎ＞を得る。
【００９６】
図１０は、前記エラー検出部４２０の具体例を示す回路図である。ＮＡＮＤ回路列を用いて入力データをデコードするエラー検出ユニット４２１を１２８個並べて、各デコード結果から１２８ビットのエラーフラグＥＲＲＦ＜ｎ＞を得る。
【００９７】
図１１は、前記エラー訂正部４３０の具体例を示す回路図である。ＥＸ−ＯＲ（排他的論理和）を用いて入力の不一致時に論理反転を行うエラー訂正ユニット４３１を１２８個並べて、正しいデータに訂正された結果ＲＯ＜ｎ＞を出力する。
【００９８】
図１２は、前記パリティ生成部４４０の具体例を示す回路図である。ハミング符号を用いてＥＸ−ＯＲ（排他的論理和）で構成されるパリティ演算ユニット４４１を、パリティビットに対応して８個並べ、各パリティ演算ユニット４４１の出力信号ＰＷＤ＜ｎ＞を得る。
【００９９】
なお、図９、図１０、図１１、図１２の回路は一例であり、他の回路構成で同等の機能を実現してもよい。
【０１００】
図１３は、図８で示されたＥＣＣ回路部４０１のブロック構成に対応して、その一部のレイアウト構成を示す図である。図１３において、メモリアレイ１００はノーマルアレイ及びパリティアレイ全体を示す。サブメモリアレイ１１０は、ノーマルアレイ及びパリティアレイを含むように８分割したものである。ＥＣＣ回路部４０１は１２８ビットの処理にしたものであり、回路構成は前述したとおりである。入出力回路部５００は外部とのインターフェースを行う出力バッファ及び入力バッファからなる。
【０１０１】
ＥＣＣ回路部４０１における各回路ブロックの配置は、メモリアレイ１００に近接する形でシンドローム生成部４１０、エラー検出部４２０、エラー訂正部４３０、パリティ生成部４４０の順に、それぞれが近接するように配置する。また前記各回路ブロックは、メモリアレイ１００の幅Ｙで規定される領域内に形成される。
【０１０２】
メモリアレイ１００とＥＣＣ回路部４０１との間は、１２８ビットのノーマルリードデータＲＤ＜１２７：０＞及び１２８ビットのノーマルライトデータＷＤ＜１２７：０＞と、８ビットのパリティリードデータＰＲＤ＜７：０＞及び８ビットのパリティライトデータＰＷＤ＜７：０＞によってデータのやり取りがなされる。
【０１０３】
また、サブメモリアレイ１１０は、１６ビットのノーマルリードデータＲＤ＜ｎ×１６＋１５：ｎ×１６＞及び１６ビットのノーマルライトデータＷＤ＜ｎ×１６＋１５：ｎ×１６＞と、１ビットのパリティリードデータＰＲＤ＜ｎ＞及び１ビットのパリティライトデータＰＷＤ＜ｎ＞で構成されている。ここでｎは０〜７の整数である。
【０１０４】
本実施形態では、８個のサブメモリアレイ１１０を等間隔で配置し、パリティビットが等間隔で分散配置されるように構成している。また、サブメモリアレイ１１０のデータ線の配置位置に対応して、シンドローム生成部４１０のデータ線入力部の位置が揃うようにする。このように配置することで、ノーマルリードデータＲＤ＜１２７：０＞及びパリティリードデータＰＲＤ＜７：０＞を最短距離で直線状に形成でき、各ビットの配線長を均等にすることができる。よってデータ線の寄生負荷が最小化でき、余分な配線領域を必要としないため、遅延時間の抑制及びレイアウト面積の抑制に有効である。
【０１０５】
シンドローム生成部４１０におけるシンドローム演算結果ＳＹＮＤ＜７：０＞をシンドローム生成部４１０の中央部付近に配置し、幅Ｙで規定された領域に分散された各ＥＸ−ＯＲ演算行列の入力が、回路段数を経るごとにデータの流れが中央部に集まるようになっている。これによって、各シンドローム演算ユニット４１１における遅延時間を均一化することができ、次段のエラー検出部４２０に供給する出力信号ＳＹＮＤ＜７：０＞の負荷を均一化することができる。
【０１０６】
エラー検出部４２０では、ＥＣＣ処理ビット数に応じた１２８個のエラー検出ユニット４２１で構成され、また、エラー訂正部４３０もＥＣＣ処理ビット数に応じた１２８個のエラー訂正ユニット４３１で構成される。エラー検出ユニット４２１とエラー訂正ユニット４３１は、各ノーマルリードデータＲＤ＜１２７：０＞に対応してビットスライス状に配置している。このように構成することで、ノーマルリードデータＲＤ＜１２７：０＞及びエラーフラグＥＲＲＦ＜１２７：０＞が最短距離でほぼ直線状に形成できる。
【０１０７】
パリティ生成部４４０では、外部からの書き込み信号が入力されるピンの位置を、前述のビットスライス状に配置されたノーマルリードデータＲＤ＜１２７：０＞付近に、各々のビットが対応するように配置し、出力されるパリティライトデータＰＷＤ＜７：０＞を、各々対応するサブメモリアレイ１１０に対して、ほぼ直線状に配線できるように配置する。またノーマルライトデータＷＤ＜１２７：０＞も入力ピンから延伸して、対応するサブアレイ１１０に接続されるようにする。
【０１０８】
一方、各サブメモリアレイ１１０のパリティアレイに対応するエラー検出部４２０及びエラー訂正部４３０の領域には、エラー検出ユニット４２１やエラー訂正ユニット４３１を配置する必要がないため、特に限定しないが、実施形態１で述べたデータラッチやマルチプレクサを制御するための、制御信号やアドレス信号のバッファの配置領域として活用できる。また、電源の平滑容量を配置して電源を安定化させることや、ダミーパターンを配置して製造バラツキを抑制することができる。
【０１０９】
入出力回路部５００においても、入力バッファ及び出力バッファがビットスライス状に各データビットに対応してレイアウト配置される。
【０１１０】
以上のように、メモリアレイ１００とＥＣＣ回路部４０１及び入出力回路部５００とが配置される領域内において、ノーマルリードデータＲＤ＜１２７：０＞、ノーマルライトデータＷＤ＜１２７：０＞、パリティリードデータＰＲＤ＜７：０＞、パリティライトデータＰＷＤ＜７：０＞、エラーフラグＥＲＲＦ＜１２７：０＞及びエラー訂正後データＲＯ＜１２７：０＞が、それぞれほぼ一直線状にかつ最短距離で形成され、シンドローム演算結果ＳＹＮＤ＜７：０＞はほぼ等しい配線負荷になるように配置される。
【０１１１】
したがって、ＥＣＣ処理に関する各データビット間の遅延時間を均一化し、しかも最短距離でデータパスを形成することができるので、ＥＣＣ処理に要する処理時間を抑制することができる。また、各ビット毎に区切られたビットスライス状のレイアウトを構成することによって、データパスをほぼ直線状に形成でき、無駄な配線領域を必要としなくてよい。また各ビットでほぼ同一のレイアウト形状にすることができ、製造上の素子バラツキ等を抑制することができ、結果として高歩留まりで安定した生産が可能となる。
【０１１２】
なお、本実施形態ではデータラッチ列やマルチプレクサ列の構成は特に限定していない。一例として、実施形態１の変形例４のようにＥＣＣ回路部４０１の前段および後段に第２マルチプレクサ列６０２を配置しても構わない。このとき第２マルチプレクサ列６０２は、第１データラッチ列３００や第１マルチプレクサ列６０１に比べると回路規模を小さくできるため、第２マルチプレクサ列６０２のレイアウトをＥＣＣ回路部４０１の領域や、入出力回路部５００の領域に組み込むことも可能である。
【０１１３】
すなわち、本実施形態の目的を逸脱しない範囲で、さまざまな回路構成に応じてレイアウト面積を縮小するための工夫を妨げるものではない。
【０１１４】
《実施形態２の変形例１》
図１４は、本発明の実施形態２の変形例１による半導体記憶装置に適用するＥＣＣ回路部のブロック構成とデータの流れを示す図であり、図８との違いは、書き込みデータＷＩ＜１２７：０＞からバイトアドレス信号ＢＡＤ＜ｎ＞によって、バイトライトデータＷＢ＜７：０＞を選択出力するバイトデータ選択回路４６０と、エラー訂正部４３０の出力データＲＯ＜１２７：０＞とバイトライトデータＷＢ＜７：０＞とをラッチする第２データラッチ列４５０とを追加した点である。
【０１１５】
本実施形態は、バイト単位やビット単位のアクセスが可能な半導体記憶装置に適用して好適な構成であり、また、ＥＣＣ回路部４０１の処理ビット数に対して、外部との間の入出力データビット数が少ない場合にも好適である。
【０１１６】
ここでは、バイト単位のアクセス時について説明する。リード動作については前述の実施形態２の動作と同様であるが、ライト動作時は、一旦メモリアレイ１００からＥＣＣ回路部４０１でエラー検知訂正されて出力されたデータＲＯ＜１２７：０＞が読み出され、第２データラッチ列４５０にラッチされる。一方、外部から入力される書き込みデータＷＩ＜１２７：０＞のうち、ＷＢ＜７：０＞が有効になるように、バイトアドレス信号ＢＡＤ＜ｎ＞によって選択され、第２データラッチ列４５０の中のＷＢ＜７：０＞に対応するラッチユニットのみが書き換えられる。
【０１１７】
上記のような構成によって、バイトアクセスモードを備えた半導体記憶装置においても、実施形態２と同様の効果が得られる。
【０１１８】
《実施形態２の変形例２》
図１５（ａ）〜（ｃ）は実施形態２の変形例２による半導体記憶装置の、メモリアレイ１００のレイアウト配置を示す模式図であり、簡略化のためリード系のデータ線のみを記載している。
【０１１９】
図１５（ａ）〜（ｃ）において、サブメモリアレイ１１０は各々ノーマルアレイ及びパリティアレイで構成され、１６ビットのノーマルリードデータＲＤ＜ｎ×１６＋１５：ｎ×１６＞と１ビットのパリティリードデータＰＲＤ＜ｎ＞に対応する。ここでｎは０〜７の整数である。また、ワード線ＷＬはポリシリコンで形成されているが、配線抵抗を低減する目的でワード線裏打ち（シャント）領域１２０を設け、この領域で上層に形成した金属配線とポリシリコンのワード配線を接続している。
【０１２０】
図１５（ａ）では、各々が同一構成のサブメモリアレイ１１０を等ピッチで８個配置し、各サブメモリアレイ１１０の間にワード線裏打ち領域１２０を配置している。このように構成することで、ワード線ＷＬの配線抵抗を低減する目的を果たしながら、各サブメモリアレイ１１０の構成を共通化することによって、ワード線ＷＬの抵抗を各サブメモリアレイ１１０で均一化することができ、メモリ動作として均一化を図ることができる。またパリティアレイをワード線裏打ち領域１２０に近接して配置することで、ノーマルアレイに比較してワード線ＷＬの抵抗を低減することができる。この構成により、パリティアレイへの書き込み時間ペナルティを抑制でき、全体のアクセス性能を改善できる。
【０１２１】
図１５（ｂ）では、サブメモリアレイ１１０の配置方向を１つ置きにミラー反転させた例である。各サブメモリアレイの構成及びパリティアレイの配置制約については、図１５（ａ）と同様である。実施形態２で述べたようにパリティアレイの延伸上のエラー検出部及びエラー訂正部には、ＥＣＣ処理に関連する回路素子を配置する必要がなく、他の回路ブロックの性能向上や動作安定化の目的で有効利用できる。この構成により、パリティアレイ領域がワード線裏打ち領域１２０の両側に背中合わせで配置されることになり、ワード線裏打ち領域を含めてより広い領域となり、ＥＣＣ回路部やデータパス回路部の素子配置領域に、制御信号のバッファリングやテスト回路等を組み込むための領域として、より効果的な利用が可能である。
【０１２２】
図１５（ｃ）では、ワード線裏打ち領域１２０の数を減らした構成であり、ノーマルアレイ側を背中合わせにした２個のサブメモリアレイ１１０を１組として４組配置している。この構成によりワード線裏打ち領域１２０の数が削減でき、チップ面積の縮小が可能となる。
【０１２３】
上述のように、図１５（ａ）〜（ｃ）の構成を一例として、その効果を説明したが、その目的を逸脱しない限りは他の構成であってもよく、サブメモリアレイ１１０の構成や配置方向、ワード線裏打ち領域１２０の数等を組み合わせて適用できる。
【０１２４】
なお、本実施形態ではワード線裏打ち方式のＤＲＡＭについて説明したが、階層ワード線構成のＤＲＡＭであってもよく、サブワード線ドライバ領域が前述のワード線裏打ち領域１２０に対応し、同様の効果を得ることができる。
【０１２５】
《実施形態２の変形例３》
図１６は、実施形態２の変形例３による半導体記憶装置の、電源配線構成を示す概略図である。図１６において、ワード線裏打ち配線ＵＷＬ＜ｎ：０＞、データラッチ制御信号ＥＮ、マルチプレクサの選択を制御するアドレス信号ＡＤ＜３：０＞、シンドローム信号ＳＹＮＤ＜７：０＞は、第１の配線層にワード線裏打ち配線ＵＷＬ＜ｎ：０＞と平行方向に形成され、第１データ線群ＤＬ＜ｎ：０＞及びＮＤＬ＜ｎ：０＞、リードデータ線ＲＤ＜０＞及びライトデータ線ＷＤ＜０＞は、ワード線裏打ち配線ＵＷＬ＜ｎ：０＞に対して直交方向に、第２の配線層で形成されている。
【０１２６】
第１の配線層と同一の配線層で、平行方向に電源線ＶＤＤとグランド線ＶＳＳを形成し、第２の配線層と同一の配線層で、平行方向に電源線ＶＤＤとグランド線ＶＳＳを形成し、電源線ＶＤＤ及びグランド線ＶＳＳは、各々第１の配線層と第２の配線層の各交点でコンタクトホールを介して共通接続され、網の目状に構成されている。
【０１２７】
上記のように電源線ＶＤＤ、グランド線ＶＳＳを構成することにより、多数のデータビットを同時処理するメモリアレイ１００及びＥＣＣ回路部４００において、電源線ＶＤＤ及びグランド線ＶＳＳの配線抵抗を低減するとともに、配線抵抗の均一化を図り安定した回路動作を可能にする。
【０１２８】
上記第１の配線層及び第２の配線層は、アルミニウム、銅等の金属配線であり、第１の配線層と第２の配線層の上下関係は、特に問わない。
【０１２９】
《実施形態３》
図１７は、実施形態３による半導体記憶装置の、メモリアレイ及びＥＣＣ回路部の構成を示すブロック図である。実施形態１の変形例４（図５参照）に対して、ワード線ドライバ／ロウデコーダ２００を除く各回路部からなるメモリブロック１０を構成し、メモリブロック１０を４個配置したものである。各メモリブロック１０は、同一のアクセスサイクルで、同一のアドレスによって選択されるワード線ＷＬ＜ｎ：０＞に対応して、データの読み出し及び書き込みを行う。
【０１３０】
本実施形態のように、複数のメモリブロック１０に対して、共通のワード線ドライバ／ロウデコーダ２００を構成し、ワード線ＷＬ＜ｎ：０＞が一直線状に共通接続できるように連続配置することによってチップ面積の縮小が可能となる。さらに、複数のメモリブロック１０を同時に並列動作することができるため、各ＥＣＣ回路あたりの処理ビット数を増加させることなく、全体のデータビット数を容易に拡大することができる。すなわち、各ＥＣＣ回路の処理ゲート段数を増加させることなく、全体のデータビット数を容易に拡大することができ、レイアウト面積を増加させることなく速度性能を維持したままで、より多ビットデータ構成のＥＣＣ処理回路を搭載した半導体記憶装置を実現することができる。
【０１３１】
なお、ワード線ＷＬ＜ｎ：０＞の寄生負荷とワード線ドライバ／ロウデコーダ２００のドライブ能力との関係で、ワード線駆動回路を分割してもよい。
【０１３２】
また、図示しないが、各メモリブロック１０に対して１対１でワード線ドライバ／ロウデコーダ２００を構成することによって、ＥＣＣ機能を搭載したメモリサブブロックを構成する。ＥＣＣ機能を内蔵したメモリ混載ＳＯＣの場合、前記メモリサブブロックをチップ内に複数配置することで、チップレイアウトの自由度を向上することができる。
【０１３３】
《実施形態４》
半導体記憶装置、特にＤＲＡＭにおいて不良セルを予備のセルと置き換える、冗長救済技術は一般的な技術であり、ワード線単位で置き換えるロウ冗長と、ビット線又はデータ線単位で置き換えるカラム冗長とを併用するのが一般的であり、いずれも行及び列単位で置き換えを実施している。
【０１３４】
一方、近年のプロセス技術の進展に伴い、製造工程中のダスト等に起因するライン系の不良は極めて少なくなっている。逆に、素子寸法バラツキや不純物濃度バラツキ等に起因するビット系の不良が大半を占めるようになっている。言い換えれば、従来から使用されてきた冗長救済技術が、近年のプロセス世代においては効果が少なくなり、十分な歩留まりを得にくくなってきている。
【０１３５】
前述の実施形態で示したように、ハミング符号方式のＥＣＣ技術を用いたエラー検知／訂正技術はビット不良の救済に効果を発揮し、ビット不良に対しては各ロウ単位での訂正が可能であり、冗長救済技術に対して救済自由度が大幅に向上する。また隣接セルや隣接ビット線及び隣接データ線に対し、同時にアクセスされる単位で物理的に隣接しないように工夫することによって、ＥＣＣ技術が不利な複数ビット不良を大幅に低減することができる。更にはソフトエラー等に起因する、実使用中のイレギュラーな不良モードに対しても、ＥＣＣ技術を内蔵することで大幅な耐性の向上を図ることができ、信頼性の向上も可能である。
【０１３６】
上述のように、不良セルを救済する観点では、ＥＣＣ技術が冗長技術より優位であるが、デメリットとして、パリティセルを搭載することによるチップ面積の増加が挙げられる。
【０１３７】
実施形態１の変形例４（図５参照）に示す、１２８ビット単位のＥＣＣ処理を適用した場合、８ビットのパリティビットが必要であり、６．２５％のセル面積増につながる。一方、冗長技術の場合は、自由度を２とすると、１．５６％のセル面積増につながる。自由度４では３．１２５％のセル面積増につながる。更に冗長技術を用いる場合、置き換えアドレスをプログラムするためのプログラム回路が必要であり、レーザープログラムヒューズや電気プログラムヒューズが用いられるが、これらプログラム素子を形成するための領域が無視できない面積を占める。ＥＣＣ技術を用いた場合、結果的に面積的ペナルティは無視できる程度に抑制することができる。
【０１３８】
ＥＣＣ技術の場合、例えばワード線１本単位で１２８ビット中の１ビットエラーを訂正可能であるが、自由度２のカラム冗長技術の場合、例えば２５６本のワード線と１２８ビットのデータに対応する領域内で、独立に２ビットの救済が可能である、ＥＣＣ技術の救済効率が高効率であることが分かる。ただし、ワード線不良や物理的な配置の工夫でカバーできないような大きな塊不良に対しては、ＥＣＣ技術では対応することができない。
【０１３９】
したがって、半導体記憶装置に対して、ＥＣＣ処理回路及びパリティセルと、ロウ方向の冗長救済回路及び予備セルとを備え、カラム方向の冗長救済回路及び予備セルを持たないように構成する。この構成によって、十分な製造歩留まりと信頼性を確保し、更にはチップ面積の縮小を可能にすることができる。
【０１４０】
図１８は、実施形態４による半導体記憶装置の構成を示すブロック図である。図１８に示したメモリアレイ７００は、例えば図２のメモリアレイ１００に相当するものであり、ノーマル領域７００ａとパリティ領域７００ｂとを有する。そして、図１８の半導体記憶装置は、図２に示したＥＣＣ回路部４００等に加えて、ロウ冗長用の予備ワード線群７０１と、ノーマルワード線ドライバ／ロウデコーダ部７１０と、冗長ワード線ドライバ７１１と、冗長アドレス設定部７２０と、冗長判定回路部７２１と、冗長切り替え回路部７２２とを持ち、カラム冗長用の予備ビット線群を持たない点に特徴がある。
【産業上の利用可能性】
【０１４１】
本発明にかかる半導体記憶装置、更に詳しくは、ＥＣＣ回路を搭載し自己訂正機能を備えた半導体記憶装置は、パリティセルの搭載容量を抑制すると同時にデータパス系のレイアウト配置を工夫することによって、チップ面積の縮小とＥＣＣ処理の高速化を両立する効果が得られ、更には歩留まり及び信頼性の向上にも有用である。
【図面の簡単な説明】
【０１４２】
【図１】実施形態１による半導体記憶装置の構成を示すブロック図である。
【図２】実施形態１の変形例１による半導体記憶装置の構成を示すブロック図である。
【図３】実施形態１の変形例２による半導体記憶装置の構成を示すブロック図である。
【図４】実施形態１の変形例３による半導体記憶装置の構成を示すブロック図である。
【図５】実施形態１の変形例４による半導体記憶装置の構成を示すブロック図である。
【図６】実施形態１の変形例４による半導体記憶装置の一部構成を具体的に示すブロック図である。
【図７】実施形態１による半導体記憶装置のデータラッチを具体的に示す回路図である。
【図８】実施形態２による半導体記憶装置のＥＣＣ回路部の構成を示すブロック図である。
【図９】実施形態２によるＥＣＣ回路のシンドローム生成部の具体的な回路図である。
【図１０】実施形態２によるＥＣＣ回路のエラー検出部の具体的な回路図である。
【図１１】実施形態２によるＥＣＣ回路のエラー訂正部の具体的な回路図である。
【図１２】実施形態２によるＥＣＣ回路のパリティ生成部の具体的な回路図である。
【図１３】実施形態２によるＥＣＣ回路のレイアウト配置を示す概略図である。
【図１４】実施形態２の変形例１による半導体記憶装置のＥＣＣ回路の構成を示すブロック図である。
【図１５】（ａ）〜（ｃ）は実施形態２によるメモリアレイ部のレイアウト配置の例である。
【図１６】実施形態２による半導体記憶装置の電源配線構成を示す概略図である。
【図１７】実施形態３による半導体記憶装置の構成を示すブロック図である。
【図１８】実施形態４による半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【０１４３】
１０  メモリブロック
１００  メモリアレイ
１００ａ  ノーマルアレイ
１００ｂ  パリティアレイ
１１０  サブメモリアレイ
１１１  ユニットメモリ
１２０  ワード線裏打ち領域
２００  ワード線ドライバ／ロウデコーダ部
３００，３０１  第１データラッチ列
３００ａ，３０１ａ  第１ノーマルラッチ
３００ｂ，３０１ｂ  第１パリティラッチ
３１０  リードラッチユニット
３５０  データ線プリチャージ＆イコライズ回路
３６０  リードアンプスイッチ
３７０  リードアンプ
３８０  リード転送ゲート
３９０  ライトバッファ
４００，４０１  ＥＣＣ回路部
４１０  シンドローム生成部
４１１  シンドローム演算ユニット
４２０  エラー検出部
４２１  エラー検出ユニット
４３０  エラー訂正部
４３１  エラー訂正ユニット
４４０  パリティ生成部
４４１  パリティ演算ユニット
４５０  第２データラッチ列
５００  入出力回路部
６００  第１マルチプレクサ列
６００ａ  ノーマルデータ用第１マルチプレクサ
６００ｂ  パリティデータ用第１マルチプレクサ
６０１  第１マルチプレクサ列
６０１ａ  ノーマルデータ用第１マルチプレクサ
６０１ｂ  パリティデータ用第１マルチプレクサ
６０２  第２マルチプレクサ列
６１０  マルチプレクサユニット
７００  メモリアレイ
７００ａ  ノーマル領域
７００ｂ  パリティ領域
７０１  ロウ冗長用の予備ワード線群
７１０  ノーマルワード線ドライバ／ロウデコーダ部
７１１  冗長ワード線ドライバ
７２０  冗長アドレス設定部
７２１  冗長判定回路部
７２２  冗長切り替え回路部
【図１】
2009104757.tif 000003
【図２】
2009104757.tif 000004
【図３】
2009104757.tif 000005
【図４】
2009104757.tif 000006
【図５】
2009104757.tif 000007
【図６】
2009104757.tif 000008
【図７】
2009104757.tif 000009
【図８】
2009104757.tif 000010
【図９】
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【図１０】
2009104757.tif 000012
【図１１】
2009104757.tif 000013
【図１２】
2009104757.tif 000014
【図１３】
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【図１４】
2009104757.tif 000016
【図１５】
2009104757.tif 000017
【図１６】
2009104757.tif 000018
【図１７】
2009104757.tif 000019
【図１８】
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