(57)【要約】      （修正有）【課題】同一機能を有する複数のパッドが配設された半導体デバイスにおいて、ボンディング不良を簡便な構成にて検出する手段を提供する。【解決手段】半導体デバイスは、個々のボンディング手段によりパッケージの電極部と接続される、同一機能を有する複数のパッド６０と、各パッドに対応して設けられ第1のルート５１を介して入力信号が与えられる第1の入力端子６２、第２のルート５２を介して入力信号が与えられる第２の入力端子６１とを有するテスト回路７１と、第１のルート及び第２のルートが、ボンディングが正常な場合と不良の場合とで異なる経路となるように設けられた配線と、第１のルートと第２のルートとでテスト回路に入力されるタイミングを調整する遅延手段とを備える。そして、テスト回路から出力される検出信号に基づいてボンディング不良を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
個々のボンディング手段によりパッケージの電極部と接続される、同一機能を有する複数のパッドと、
前記各パッドに対応して設けられ、入力信号が印加される前記パッドから、第1のルートを介して前記入力信号が与えられる第1の入力端子と、第２のルートを介して前記入力信号が与えられる第２の入力端子とを有するテスト回路と、
前記各テスト回路に入力される前記第１のルート及び前記第２のルートが、ボンディングが正常な場合と不良の場合とで異なる経路となるように設けられた配線と、
前記第１のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングと、前記第２のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングとを調整する遅延手段と、を備え、
前記第１のルート及び前記第２のルートを介して供給された前記入力信号に応じて前記テスト回路から出力される検出信号に基づいて、ボンディング不良を検出する半導体デバイス。
【請求項２】
前記配線は、前記各パッドに対応して設けられた各テスト回路の、前記第１の入力端子同士を接続することを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記配線は、
前記各パッドから、当該各パッドに対応して配設されているパッドラインと、当該パッドラインが相互に接続されるように連結され、内部回路まで延設される１本の連結ラインとを具備する内部配線と、
前記内部配線とともに前記第１のルートを構成する、前記内部配線のパッドラインから分岐される第1の分岐配線と、
前記内部配線とともに前記第２のルートを構成する、前記内部配線のパッドラインから分岐される第２の分岐配線と、を備えることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記遅延手段は、抵抗素子、又は容量素子を備えることを特徴とする請求項１、２又は３のいずれか1項に記載の半導体デバイス。
【請求項５】
前記テスト回路が、ラッチ回路であり、
前記第１のルートからの前記入力信号がセット信号であり、前記第２のルートからの前記入力信号がリセット信号であり、前記第２のルートには、前記ラッチ回路の前段にインバータが設置されていることを特徴とする請求項１、２，３又は４のいずれか１項に記載の半導体デバイス。
【請求項６】
前記テスト回路がＡＮＤ回路であることを特徴とする請求項１、２，３又は４のいずれか１項に記載の半導体デバイス。
【請求項７】
前記ＡＮＤ回路の前段部にエッジ検出回路が配設されていることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
個々のボンディング手段によりパッケージの電極部と接続される、同一機能を有するパッドを複数備え、
前記各パッドに入力された入力信号を、ボンディングが正常な場合と不良の場合とで信号伝送経路が可変に構成された第１のルート及び第２のルートを介してテスト回路に伝送し、
前記第１のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングと、前記第２のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングとを遅延手段により調整し、
前記第１のルート及び前記第２のルートを介して供給された前記入力信号に応じて前記テスト回路から出力される検出信号に基づいて、ボンディング不良を検出するボンディング不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、及びそのボンディング不良検出方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスの集積度向上に伴い、半導体デバイスの構造は、複数のボンディングや内部配線で接続されて複雑化してきている。このため、半導体デバイスのパッケージング後に、全てボンディングされているかを選別検査にて確認することが困難になってきている。その一方で、半導体デバイスを組み込んだ製品の高信頼性、動作の安定性が強く求められている。そこで、市場での半導体デバイス製品の不良を減らすために、複雑な選別検査を行うべく検査用回路等（特許文献１、２）が必要となってきた。
【０００３】
図７は、特許文献１に記載のオープン検出回路を備えた半導体デバイス５００の構成図である。半導体デバイス５００は、第１電源端子ＶＤＤ１、第２電源端子ＶＤＤ２、第１グランド端子ＧＮＤ１、第２グランド端子ＧＮＤ２、内部回路５１１、電源配線パターン５１２、グランド配線パターン５１３及びオープン検出回路から構成されている。オープン検出回路は、第１検査回路及び第２検査回路５７０から構成され、第１検査回路は、さらに第１制御回路５５０、第２制御回路５５１、第３制御回路５６０及び第４制御回路５６１から構成されている。
【０００４】
第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２との間には、電源配線パターン５１２によって配線抵抗Ｒ１が形成されている。また、第１グランド端子ＧＮＤ１と第２グランド端子ＧＮＤ２との間には、グランド配線パターン５１３によって配線抵抗Ｒ２が形成されている。電源配線パターン５１２及びグランド配線パターン５１３は、例えばアルミニウムで形成されている。
【０００５】
第１電源端子ＶＤＤ１、第２電源端子ＶＤＤ２、第１グランド端子ＧＮＤ１及び第２グランド端子ＶＤＤ２は、それぞれ集積回路チップに設けられたパッド、ワイヤ及びパッケージに設けられたリードから構成されている。第１電源端子ＶＤＤ１及び第１グランド端子ＧＮＤ１の対は、第２電源端子ＶＤＤ２及び第２グランド端子ＧＮＤ２の対から最も離れた位置、つまり集積回路チップ５００の中心を対称中心とし、該対称中心に関し互いに対称な領域に設けられている。
【０００６】
内部回路５１１には、この半導体デバイスの本来の機能を実現する回路の他に、テストに使用されるコントロール信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４及びＣＮＴ５を生成するためのコントロール信号生成回路が含まれている。
【０００７】
第１制御回路５５０は、第２制御回路５５１と相俟って第１電源端子ＶＤＤ１のボンディング不良を検出するために使用される。この第１制御回路５５０は、第１電流制御回路に対応するｎチャネルＭＯＳトランジスタＴ１１、第２電流制御回路に対応するｎチャネルＭＯＳトランジスタＴ１２、ｐチャネルＭＯＳトランジスタＴ１３及びｎチャネルＭＯＳトランジスタＴ１４から構成されている。トランジスタＴ１１及びトランジスタＴ１２は、同一のディメンジョンを有し、同一の特性を有するように構成されている。
【０００８】
トランジスタＴ１３のソースは第１電源端子ＶＤＤ１に接続され、ドレインはトランジスタＴ１４のドレインに接続されている。このトランジスタＴ１４のソースは第１グランド端子ＧＮＤ１に接続されている。また、これらトランジスタＴ１３及びＴ１４の各ゲートは内部回路５１１に形成されたコントロール信号生成回路（不図示）に接続され、このコントロール信号生成回路からコントロール信号ＣＮＴ１が印加されるようになっている。
【０００９】
また、トランジスタＴ１１のドレインは第１電源端子ＶＤＤ１に、ソースは第１グランド端子ＧＮＤ１に、ゲートは上記トランジスタＴ１３のドレインとトランジスタＴ１４のドレインとの接続点にそれぞれ接続されている。さらに、トランジスタＴ１２のドレインは第１電源端子ＶＤＤ１に、ソースは第１グランド端子ＧＮＤ１に、ゲートは第２制御回路５５１にそれぞれ接続されている。このトランジスタＴ１２のゲートには、第２制御回路５５１から信号Ｓ１が印加されるようになっている。
【００１０】
第２制御回路５５１は、上述したように、第１制御回路５５０と相俟って第１電源端子ＶＤＤ１のボンディング不良を検出するために使用される。この第２制御回路５５１は、ｐチャネルＭＯＳトランジスタＴ１５及びｎチャネルＭＯＳトランジスタＴ１６から構成されている。トランジスタＴ１５のソースは第２電源端子ＶＤＤ２に接続され、ドレインはトランジスタＴ１６のドレインに接続されている。このトランジスタＴ１６のソースは第２グランド端子ＧＮＤ２に接続されている。また、これらトランジスタＴ１５及びＴ１６の各ゲートは内部回路５１１に接続され、この内部回路５１１のコントロール信号生成回路からコントロール信号ＣＮＴ２が印加されるようになっている。
【００１１】
第３制御回路５６０は、第４制御回路５６１と相俟って第１グランド端子ＧＮＤ１のボンディング不良を検出するために使用される。この第３制御回路５６０は、第３電流制御回路に対応するｐチャネルＭＯＳトランジスタＴ２１、第４電流制御回路に対応するｐチャネルＭＯＳトランジスタＴ２２、ｐチャネルＭＯＳトランジスタＴ２３及びｎチャネルＭＯＳトランジスタＴ２４から構成されている。トランジスタＴ２１及びトランジスタＴ２２は、同一のディメンジョンを有し、同一特性を有するように構成されている。
【００１２】
トランジスタＴ２３のソースは第１電源端子ＶＤＤ１に接続され、ドレインはトランジスタＴ２４のドレインに接続されている。このトランジスタＴ２４のソースは第１グランド端子ＧＮＤ１に接続されている。また、これらトランジスタＴ２３及びＴ２４の各ゲートは内部回路５１１に接続され、この内部回路５１１のコントロール信号生成回路からコントロール信号ＣＮＴ３が印加されるようになっている。
【００１３】
また、トランジスタＴ２１のソースは第１電源端子ＶＤＤ１に、ドレインは第１グランド端子ＧＮＤ１に、ゲートは上記トランジスタＴ２３のドレインとトランジスタＴ２４のドレインとの接続点にそれぞれ接続されている。さらに、トランジスタＴ２２のソースは第１電源端子ＶＤＤ１に、ドレインは第１グランド端子ＧＮＤ１に、ゲートは第４制御回路５６１にそれぞれ接続されている。このトランジスタＴ２２のゲートには、第４制御回路５６１から信号Ｓ２が印加されるようになっている。
【００１４】
第４制御回路５６１は、上述したように、第３制御回路５６０と相俟って第１グランド端子ＧＮＤ１のボンディング不良を検出するために使用される。この第４制御回路５６１は、ｐチャネルＭＯＳトランジスタＴ２５及びｎチャネルＭＯＳトランジスタＴ２６から構成されている。トランジスタＴ２５のソースは第２電源端子ＶＤＤ２に接続され、ドレインはトランジスタＴ２６のドレインに接続されている。このトランジスタＴ２６のソースは第２グランド端子ＧＮＤ２に接続されている。また、これらトランジスタＴ２５及びＴ２６の各ゲートは内部回路５１１に接続され、この内部回路５１１のコントロール信号生成回路からコントロール信号ＣＮＴ４が印加されるようになっている。
【００１５】
第２検査回路５７０は、第２電源端子ＶＤＤ２及び第２グランド端子ＧＮＤ２のボンディング不良を検出するために使用される。この第２検査回路５７０は、第５電流制御回路に対応するｎチャネルＭＯＳトランジスタＴ３１、ｐチャネルＭＯＳトランジスタＴ３２及びｎチャネルＭＯＳトランジスタＴ３３から構成されている。トランジスタＴ３１は、上述した第１制御回路５５０に含まれるトランジスタＴ１１及びトランジスタＴ１２と同一のディメンジョンを有し、同一特性を有するように構成されている。
【００１６】
トランジスタＴ３２のソースは第２電源端子ＶＤＤ２に接続され、ドレインはトランジスタＴ３３のドレインに接続されている。このトランジスタＴ３３のソースは第２グランド端子ＧＮＤ２に接続されている。また、これらトランジスタＴ３２及びＴ３３の各ゲートは内部回路５１１に接続され、この内部回路５１１のコントロール信号生成回路からコントロール信号ＣＮＴ５が印加されるようになっている。
【００１７】
従来例に係る半導体デバイス５００のテスト時に使用されるコントロール信号の一覧表を表１に示す。
【表１】
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【００１８】
通常動作時は、コントロール生成回路からコントロール信号ＣＮＴ１＝１、ＣＮＴ２＝１、ＣＮＴ３＝０、ＣＮＴ４＝０及びＣＮＴ５＝１が出力される。これにより、第１制御回路５５０のトランジスタＴ１１及びＴ１２、第３制御回路５６０のトランジスタＴ２１及びＴ２２、並びに第２検査回路５７０のトランジスタＴ３１が全てオフにされる。その結果、この半導体デバイスは、第１制御回路５５０、第２制御回路５５１、第３制御回路５６０、第４制御回路５６１及び第２検査回路５７０が存在しない場合と同様の状態に設定される。
【００１９】
一方、テスト動作時は、コントロール信号生成回路から出力されるコントロール信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４及びＣＮＴ５は、表１に示すように、テスト１→テスト２→テスト３→テスト４→テスト５と変化するに連れて順次変化する。テスト１及び２で第１電源端子ＶＤＤ１のボンディング不良の有無がテストされる。テスト３及び４では第１グランド端子ＧＮＤ１のボンディング不良の有無がテストされる。テスト５では、テスト１〜４でボンディング不良が検出されなかったことを条件として、第２電源端子ＶＤＤ２及び第２グランド端子ＧＮＤ２のボンディング不良の有無がテストされる。
【特許文献１】特開２０００−１９３７０９号公報  図１−図１３、段落番号００３３−００６５
【特許文献２】特開平１１−１１１７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従来例に係るボンディングのオープン検出方法によれば、端子（ＶＤＤ１，ＶＤＤ２、ＧＮＤ１、ＧＮＤ２）毎に電流を測定できるように、少なくとも対を構成する端子（ＶＤＤ１とＧＮＤ１、ＶＤＤ２とＧＮＤ２）と同数の検出回路（第１検査回路、第２検査回路）とそれを動作させる制御回路（第１制御回路〜第４制御回路）が必要となる。また、オープン検出を行う際には、端子（ＶＤＤ１，ＶＤＤ２、ＧＮＤ１、ＧＮＤ２）毎に電流経路を設定する必要があるため、複数のパッドからワイヤを介して一つのリードに接続されるような形態の端子においては、オープン検出ができなかった。
【課題を解決するための手段】
【００２１】
本発明に係る半導体デバイスは、個々のボンディング手段によりパッケージの電極部と接続される、同一機能を有する複数のパッドと、前記各パッドに対応して設けられ、入力信号が印加される前記パッドから、第1のルートを介して前記入力信号が与えられる前記第1の入力端子と、前記第２のルートを介して前記入力信号が与えられる第２の入力端子とを有するテスト回路と、前記各テスト回路に入力される第１のルート及び第２のルートが、ボンディングが正常な場合と不良の場合とで異なる経路となるように設けられた配線と、前記第１のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングと、前記第２のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングとを調整する遅延手段と、を備え、前記第１のルート及び前記第２のルートを介して供給された前記入力信号に応じて前記テスト回路から出力される検出信号に基づいて、ボンディング不良を検出するものである。
【００２２】
本発明に係る半導体デバイスによれば、ボンディングが正常な場合と不良の場合とで信号伝送経路を変更させ、テスト回路に入力させるタイミングを調整しているので、テスト回路から出力される検出信号が期待値であるか否かにより、ボンディング不良を容易に検出することができる。
【００２３】
本発明に係るボンディング不良検出方法によれば、個々のボンディング手段によりパッケージの電極部と接続される、同一機能を有するパッドを複数備え、前記各パッドに入力された入力信号を、ボンディングが正常な場合と不良の場合とで信号伝送経路が可変に構成された前記第１のルート及び前記第２のルートを介してテスト回路に伝送し、前記第１のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングと、前記第２のルートを介して前記パッドから前記入力信号が前記テスト回路に入力されるタイミングとを遅延手段により調整し、前記第１のルート及び前記第２のルートを介して供給された前記入力信号に応じて前記テスト回路から出力される検出信号に基づいてボンディング不良を検出するものである。
【発明の効果】
【００２４】
本発明によれば、同一機能を有する複数のパッドが配設された半導体デバイスにおいて、ボンディング不良を簡便な構成にて検出することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００２６】
［実施形態１］
図１は、本実施形態１に係る半導体デバイスのオープン検出回路の一例を説明するための模式的回路構成図である。本実施形態１に係る半導体デバイス１００は、パッケージ２０に半導体集積回路チップ（以降、単に「半導体チップ」とも云う）３０が収納されている。パッケージ２０には、半導体チップ３０の他、外部端子１０、リード６０、ボンディング手段として機能するボンディングワイヤ（以降、単に「ワイヤ」とも云う）（第１ワイヤ１１、第２ワイヤ１２、第３ワイヤ１３）等が配設されている。リード６０は、パッケージの電極部として機能する。
【００２７】
半導体チップ３０には、その外周端部の一辺近傍にパッド（第１パッド２１、第２パッド２２、第３パッド２３）が配列されている。また、半導体チップ３０内には、ボンディング不良を検出するためのオープン検出回路７０、本来の機能を実現するための内部回路９０が配設されている。
【００２８】
半導体チップ３０に設けられた各パッドは、パッケージ２０に設けられたリード６０とワイヤを介して接続される。具体的には、第１パッド２１とリード６０が第１ワイヤ１１を介して接続され、第２パッド２２とリード６０が第２ワイヤ１２を介して接続され、第３パッド２３とリード６０が第３ワイヤ１３を介して接続されている。換言すると、一つのリード６０に対して３つのパッドがそれぞれに対応するワイヤを介して接続されている。リード６０は、外部と接続するための外部端子１０と接続されている。各パッドには、外部端子１０からリード６０及びワイヤ１３を介して入力信号が印加されるように構成されている。
【００２９】
第１パッド２１〜第３パッド２３（以下、「第１パッド２１等」とも云う）は、同一機能を有するパッドからなる。ここで、「同一機能を有する」とは、電源端子ＶＤＤに接続される電源用パッド、グランド端子ＧＮＤに接続されるグラント用パッド、信号端子に接続される信号パッド等の所定の同一機能を有するパッドを云う。本実施形態１に係る第１パッド２１〜第３パッド２３は、例えば、電源用パッドである。パッド数は、説明の便宜上のものであり、パッド数が２以上のものであれば、本件発明を適用することができる。
【００３０】
オープン検出回路７０により検出されるボンディング不良の対象は、ボンディングワイヤとパッド、及びボンディングワイヤとリードとの接続不良である。また、パッドとそれに接続される配線との接続不良、オープン検出回路７０に配設された後述するテスト回路の前段に配設されている配線の断線や短絡である。
【００３１】
なお、本実施形態１においては、同一機能を有する第１パッド２１〜第３パッド２３が、半導体チップ３０の外周の一辺端部近傍に並んで配置されている例について説明したが、必ずしも一列に配置されている必要はない。但し、本件発明によるボンディング不良を検出するためには、２以上の同一機能を有するパッドを以下に説明する内部配線５０により互いに電気的に接続させる必要がある。
【００３２】
また、オープン検出回路７０は、半導体チップ３０内に複数備えていてもよい。例えば、複数の電源用パッドと接続されるオープン検出回路、複数のグランド用パッドと接続されるオープン検出回路、複数の信号用パッドと接続されるオープン検出回路等を備えることができる。
【００３３】
内部回路９０は、内部配線５０を介して第１パッド２１〜第３パッド２３に接続されるように構成されている。内部配線５０は、各パッドからオープン検出回路７０を横断する３本のパッドライン５０ａを備え、オープン検出回路７０の外側の領域で、相互に接続されるように連結される１本の連結ライン５０ｂを備える。そして、この１本の連結ライン５０ｂが、内部回路９０にまで延設されている。内部配線５０は、内部回路９０内においては、接地電位に接続された第1容量Ｃ１まで延設されている。また、内部配線５０は、内部回路９０内において不図示の配線構造を備え、所定の機能を実現するように構成されている。なお、第１容量Ｃ１は、内部回路９０自身の容量により構成することもできる。
【００３４】
オープン検出回路７０には、第１パッド２１、第２パッド２２、第３パッド２３のそれぞれに対応するテスト回路が配設されている。本実施形態１においては、テスト回路としてラッチ回路（第１ラッチ回路７１、第２ラッチ回路７２、第３ラッチ回路７３）を用いた。
【００３５】
本実施形態１に係る半導体デバイスは、外部端子１０から入力された外部からの信号が、リード６０、ワイヤ（第１ワイヤ１１〜第３ワイヤ１３）を介して、対応するパッド（第１パッド２１〜第３パッド２３）に入力されるように構成されている。そして、各パッドに入力された信号は、対応するテスト回路に入力され、各テスト回路から送出される信号が内部回路９０に伝送されるように構成されている。
【００３６】
テスト回路である第１ラッチ回路７１〜第３ラッチ回路７３には、対応するパッドからの入力信号が、第１のルート、及びこの第１のルートとは異なる第２のルートから入力されるように構成されている。各テスト回路には、第1の入力端子６１、及び第２の入力端子６２が備えられている。各テスト回路に設けられた第1の入力端子６１は、各パッドから印加される入力信号を、第1のルートを介してテスト回路に入力させるための端子である。同様にして、各テスト回路に設けられた第２の入力端子６２は、各パッドから印加される入力信号を、第２のルートを介してテスト回路に入力させるための端子である。
【００３７】
本実施形態１においては、第１のルートから各テスト回路の第1の入力端子６１に入力される信号はセット信号であり、第２のルートから各テスト回路の第２の入力端子６２に入力される信号はリセット信号である。そして、第１のルートからの信号と、第２のルートからの信号のタイミングを遅延手段により調整して各ラッチ回路からの出力値を可変に制御し、得られた値が期待値であるか否かを判定することによりボンディング不良を検出する。
【００３８】
各パッドから対応するラッチ回路に接続される第１のルートは、内部配線５０、及びこの内部配線５０のうちのパッドライン５０ａから分岐される第１の分岐配線５１により構成されている。同様にして、各パッドから対応するラッチ回路に接続される第２のルートは、内部配線５０、及びこの内部配線５０のうちのパッドライン５０ａから分岐される第２の分岐配線５２により構成されている。
【００３９】
各パッドから、第１のルートを介してラッチ回路の第1の入力端子６１に入力するタイミングと、各パッドから第２のルートを介してラッチ回路の第２の入力端子６２に入力するタイミングとは、前述したとおり遅延手段を用いて調整されている。本実施形態１に係る遅延手段は、抵抗素子と容量素子である。
【００４０】
以下、オープン検出回路７０に配設された回路構成についてさらに詳しく説明する。なお、以降の説明において、各要素間の接続構成を説明する際に、複数の同一要素があるものに関しては、特に明示しない限りは、最も近接する位置にある要素を指すものとする。
【００４１】
内部配線５０のパッドライン５０ａは、オープン検出回路７０内において、第１の分岐配線５１と第２の分岐配線５２に接続されている。そして、第１の分岐配線５１及び第２の分岐配線５２は前述したようにラッチ回路に接続されている。換言すると、ラッチ回路は、内部配線５０と第１の分岐配線５１からなる第１のルートによって各対応するパッドと接続されている。同様に、ラッチ回路は、内部配線５０と第２の分岐配線５２からなる第２のルートによって各対応するパッドと接続されている。
【００４２】
第１のルートを構成する内部配線５０には、第１抵抗素子Ｒが形成されている。具体的には、第１パッド２１と接続される内部配線５０には第１抵抗素子Ｒ１１が、第２パッド２２と接続される内部配線５０には第１抵抗素子Ｒ２１が、第３パッド２３と接続される内部配線５０には第１抵抗素子Ｒ３１が接続されている。
【００４３】
第２のルートを構成する第２の分岐配線５２には、第２抵抗素子Ｒが形成されている。具体的には、第１パッド２１と接続される内部配線５０から分岐される第２の分岐配線５２には第２抵抗素子Ｒ１２が、第２パッド２２と接続される内部配線５０から分岐される第２の分岐配線５２には第２抵抗素子Ｒ２２が、第３パッド２３と接続される内部配線５０から分岐される第２の分岐配線５２には第２抵抗素子Ｒ３２が接続されている。
【００４４】
また、第２のルートを構成する第２の分岐配線５２には、第２抵抗素子Ｒの後段にインバータＩＮＶが形成されている。具体的には、第１パッド２１と接続される第２の分岐配線５２にはインバータＩＮＶ１１が、第２パッド２２と接続される第２の分岐配線５２にはインバータＩＮＶ２１が、第３パッド２３と接続される第２の分岐配線５２にはインバータＩＮＶ３１が接続されている。
【００４５】
また、第２のルートを構成する第２の分岐配線５２には、第２抵抗素子Ｒの後段であって、インバータＩＮＶの前段に相当する位置に、第２の分岐配線５２からさらに分岐された配線が、他端部が接地電位に接続された第２容量素子Ｃまで延設されている。具体的には、第１パッド２１と接続される第２の分岐配線５２からさらに分岐された配線に第２容量素子Ｃ１２が、第２パッド２２と接続される第２の分岐配線５２からさらに分岐された配線に第２容量素子Ｃ２２が、第３パッド２３と接続される第２の分岐配線５２からさらに分岐された配線に第２容量素子Ｃ３２が接続されている。
【００４６】
第１パッド２１等からの入力信号は、第１のルートを介して、第１ラッチ回路７１等のクロックＣ（第１の入力端子６１）に入力されるように構成されている。一方、第１パッド２１等からの入力信号は、第２のルートを介して、第１ラッチ回路７１等のリセットＲ（第２の入力端子６２）に入力されるように構成されている。また、第１ラッチ回路７１等には、電源電位７５が与えられた入力部Ｄがある。そして、第１ラッチ回路７１等のアウトプットＯから検出信号が送出されるようになっている。
【００４７】
さらに、ラッチ回路からの出力信号である検出信号は、ラッチ回路の検出配線を介して内部回路９０に送出されるように構成されている。具体的には、第１ラッチ回路７１の検出信号は、第１検出配線８１を介して内部回路９０に、第２ラッチ回路７２の検出信号は、第２検出配線８２を介して内部回路９０に、第３ラッチ回路７３の検出信号は、第３検出配線８３を介して内部回路９０に接続されている。そして、内部回路９０において、第１ラッチ回路７１等からの検出信号に基づいて、ワイヤ、パッド、及び内部配線や分岐配線等にボンディング不良があるか否かを判定する。
【００４８】
各パッドから対応するラッチ回路に第１のルートを介して入力される信号は、対応する第１抵抗素子Ｒと、内部回路９０内の第１容量１による遅延手段によって、ラッチ回路に入力されるタイミングが調整される。同様に、各パッドから対応するラッチ回路に第２のルートを介して入力される信号は、対応する第２抵抗素子Ｒと，第２容量素子Ｃによって、ラッチ回路に入力されるタイミングが調整される。さらに、第２のルートに配設されたインバータＩＮＶによって、信号が反転され、反転された信号が第２のルートに入力されるように構成されている。そして、ラッチ回路からの検出信号が内部回路９０に入力されて、ボンディング不良が判定される。
【００４９】
なお、上記実施形態においては、ボンディング不良の判定を内部回路９０において行う例について説明したが、これに限定されるものではなく、ボンディング不良検出手段として、半導体チップ３０内の他の部分で判定を行ってもよいし、外部装置に接続し、外部装置によって判定を行ってもよい。
【００５０】
次に、上記のように構成されたオープン検出回路７０の動作を、図２を用いつつ説明する。図２（ａ）は、ボンディングが正常の場合における、第３ラッチ回路７３から内部回路９０に入力される検出信号の動作タイミングを説明するものであり、図２（ｂ）は、第３ワイヤ１３のボンディング不良、すなわちオープンとなっている場合における第３ラッチ回路７３から内部回路９０に入力される検出信号の動作タイミングを説明するものである。
【００５１】
なお、以下の説明においてはワイヤのボンディング不良（ワイヤとリードとの接続不良、又は／及びワイヤとパッドとの接続不良）の場合を説明するが、当該領域のみならず、リード６０から、テスト回路の前段に配設されている各要素が良好か否かを判定することができる。具体的には、内部配線５０、第１の分岐配線５１、第２の分岐配線５２の断線や短絡についても検知することができる。また、パッドと内部配線との接続不良も検知することができる。
【００５２】
まず、ボンディングが正常の場合について、図２（ａ）を参照しつつ説明する。図２（ａ）中の（Ａ）に示すように、タイミングＴ１に外部端子１０より"Ｈｉｇｈレベル"を入力する。第３パッド２３に接続される第１の分岐配線５１は、第３パッド２３に接続された内部配線５０に配設された第１抵抗素子Ｒ３１と、内部回路９０に配設された第1容量Ｃ１によって、図２（ａ）中の（Ｂ）に示すように遅延時間ｔ５が生成される。このため、タイミングＴ１から遅延時間ｔ５だけ遅いタイミングＴ３にて、第１の分岐配線５１が"Ｈｉｇｈレベル"となる。第３パッド２３に対応して設けられた第２の分岐配線５２は、第２抵抗素子Ｒ３２と第２容量素子Ｃ３２により、図２（ａ）中の（Ｃ）に示すように遅延時間ｔ６が生成される。このため、タイミングＴ１から遅延時間ｔ６だけ遅いタイミングＴ２にて"Ｈｉｇｈレベル"となる。
【００５３】
第３パッド２３に対応して設けられた第２の分岐配線５２は、第３ラッチ回路７３に入力される前に、第３インバータＩＮＶ３１に入力される。そして、図２（ａ）中の（Ｄ）に示すように、第３インバータＩＮＶ３１の出力信号は、タイミングＴ２にて"Ｈｉｇｈレベル"から"Ｌｏｗレベル"に反転する。第３ラッチ回路７３のリセット信号は、第３インバータＩＮＶ３１の出力信号から第２の分岐配線５２を介して供給される。一方、第３ラッチ回路７３のセット信号は、第１のルートから供給される。
【００５４】
第３ラッチ回路７３内において、セット時間Ｔ３＞リセット解除時間Ｔ２の関係が成立する。すなわち、第３ラッチ回路７３のリセット解除後にデータがセットされる。このため、セット信号が"Ｈｉｇｈレベル"となるタイミングで、第３ラッチ回路７３の第３検出配線８３から出力される検出信号は、図２（ａ）中の（Ｅ）に示すように"Ｈｉｇｈレベル"状態となり、この状態を保持する。
【００５５】
次に、第３ワイヤ１３がボンディング不良である場合について説明する。図２（ｂ）中の（Ａ）に示すように、タイミングＴ１に外部端子１０より "Ｈｉｇｈレベル"を入力する。ここで、第３ワイヤ１３のボンディング不良により、第３パッド２３から信号が伝送されない。そこで、第３ラッチ回路７３には、第２パッド２２から信号が伝送されることになる。すなわち、このケースにおける第３ラッチ回路７３の第１のルートは、第３ラッチ回路７３に接続されている第１の分岐配線５１、及びこの第１の分岐配線５１と第２パッド２２とを結ぶ内部配線５０により構成される。
【００５６】
また、このケースにおける第３ラッチ回路７３の第２のルートは、第３ラッチ回路７３に接続されている第２の分岐配線５２、及びこの第２の分岐配線５２と第２パッド２２とを結ぶ内部配線５０により構成される。このように、ボンディング不良があると、ラッチ回路に入力される信号伝送経路である第１のルートと第２のルートが可変する。これにより、ラッチ回路に入力される入力タイミングを可変に制御することができる。
【００５７】
第３ラッチ回路７３に接続されている第１の分岐配線５１は、第２パッド２２と接続される内部配線５０に配設された第１抵抗素子Ｒ２１と、内部回路９０に配設された第1容量Ｃ１によって、図２（ｂ）中の（Ｂ）に示すように遅延時間ｔ７が生成される。このため、タイミングＴ１から遅延時間ｔ７だけ遅いタイミングＴ３にて、第３パッド２３に対応して設けられた第１の分岐配線が"Ｈｉｇｈレベル"となる。
【００５８】
一方、第３ラッチ回路７３に接続されている第２の分岐配線５２は、第２パッド２２と接続される内部配線５０を介して付加される第１抵抗素子Ｒ３１と第２抵抗素子Ｒ３２と第２容量素子Ｃ３２により、図２（ｂ）中の（Ｃ）に示すように遅延時間ｔ８が生成され、タイミングＴ３から遅延時間ｔ８だけ遅いタイミングＴ４にて第３パッド２３に対応して設けられた第２の分岐配線５２が"Ｈｉｇｈレベル"となる。
【００５９】
第３ラッチ回路７３に接続されている第２の分岐配線５２は、第３ラッチ回路７３に入力される前に、第３インバータＩＮＶ３１に入力される。そして、図２（ｂ）中の（Ｄ）に示すように、第３インバータＩＮＶ３１の出力信号は、タイミングＴ４にて"Ｈｉｇｈレベル"から"Ｌｏｗレベル"に反転する。第３ラッチ回路７３のリセット信号は、第３インバータＩＮＶ３１の出力信号から第２の分岐配線５２を介して供給される。一方、第３ラッチ回路７３のセット信号は、第１のルートから供給される。
【００６０】
図２（ｂ）に示す例においては、第３ラッチ回路７３内において、セット時間Ｔ３＜リセット解除時間Ｔ４の関係が成立する。すなわち、第３ラッチ回路７３のリセット状態中にデータセット動作が実施される。このため、第３ラッチ回路７３はリセット信号により、セット信号が有効とならず、第３ラッチ回路７３から出力される検出信号は図２（ｂ）中の（Ｅ）に示すように"Ｌｏｗレベル"状態を保持する。
【００６１】
上述したように、ワイヤ１３のボンディング不良の有無は、オープン検出回路７０内のラッチ回路７３が保持しているデータを確認することにより判定することができる。本実施形態１においては、第３ラッチ回路７３からの検出信号が"Ｈｉｇｈレベル"の場合には、ボンディング不良なしと判定し、"Ｌｏｗレベル"の場合には、ボンディング不良ありと判定する。
【００６２】
従来例に係る半導体デバイスにおいては、前述したとおり、対を構成する端子（ＶＤＤ１とＧＮＤ１、ＶＤＤ２とＧＮＤ２）の配置位置に制限があった。従って、同一機能を有する端子を隣接して配置することができなかった。一方、本実施形態１においては、端子配置位置の制限がない。その理由は、抵抗素子と容量素子にて信号の遅延時間を生成する構成とすることにより、半導体チップの内部配線にて必要な抵抗を生成するための端子配置を考慮する必要がないためである。従って、複数の同一機能を有する端子（パッド、ワイヤ、及びリード）が隣接していても、容易にボンディング不良を検出することができる。しかも、製造や温度のばらつきを考慮した上で、遅延時間を意図的に設計する事ができる。
【００６３】
また、本実施形態１に係る半導体デバイスによれば、ボンディング不良の検出をするための選別検査が容易である。その理由は、ボンディング不良の検出信号を論理化するため、通常の機能選別検査にて容易に選別検査が実現できるためである。また、同一機能を有する複数のパッドに対して、１つのオープン検出回路にて、１回の検査で各パッドに対応するボンディングの良否を検査することができる。このため、選別検査コストの低減を図ることができる。
【００６４】
また、本実施形態１に係る半導体デバイスによれば、ボンディング不良を検出するための制御回路による動作制御が不要である。その理由は、信号を外部端子からパッドに入力することにより、容易に検出信号を生成することができるためである。特別な動作制御が不要となり、簡便に選別検査が実現できるという優れた効果がある。
【００６５】
また、本実施形態１に係る半導体デバイスによれば、選別検査のときだけではなく、実使用状態の時においてもボンディング不良の検出を行うことができる。その理由は、実使用状態でも、オープン検出回路にて生成された検出信号を保持しているためである。内部回路でこの保持されたデータを確認する事でボンディング不良の検出が可能となる。なお、必ずしも内部回路内にて確認する必要はなく、半導体デバイスの外部端子にボンディング不良の検出信号を出力させる事により確認してもよい。用途や求められるスペック等に応じてフレキシブルに変更可能である。
【００６６】
また、本実施形態１に係る半導体デバイスによれば、実使用状態でもボンディング不良の検出を確認できるので、高信頼性を実現することができる。ごく稀に、実使用状態において接続されていたワイヤが切れてオープンとなる場合がある。複数ボンディングされている場合の１つがオープンとなっても正常に動作してしまうので、オープンとなっている事に気づかない場合がある。万が一、オープンとなった場合、長期的な信頼性を満足する事が出来なくなるが、本発明を用いれば、実使用状態でも特別な操作もなく容易にボンディング不良の検出を行うことができる。
【００６７】
さらに、本実施形態１によれば、遅延時間を利用したボンディング不良の検出信号を論理的に生成させ、その信号を確認することによりオープン検出を行っているので、半導体デバイスの外に測定装置を用意する必要がない。電流や電圧でボンディング不良を検出する形態によれば、実装基板面積を大きくせざるを得ず、実装基板面積を小さくしたいという顧客要求を満足する事ができない。本発明によれば、上記方法を採用することにより、電流や電圧でボンディング不良を検出する形態に比して実装基板面積を大きくせず、かつ外部測定装置を用いずにボンディング不良の検出を実現することができる。
【００６８】
しかも、本実施形態１によれば、半導体デバイスを実装基板に実装した状態でボンディング不良の確認が可能であるというメリットもある。本発明に係るオープン検出回路を搭載した半導体デバイスを、実装基板に実装した状態で、半導体デバイスの端子と実装基板との接続確認を行う場合、ボンディング不良の確認だけではなく、実装基板と半導体デバイスの接続状態確認を行うことが可能である。
【００６９】
なお、上記構成においては、複数の同一機能を有するパッド（第１パッド２１、第２パッド２２、第３パッド２３）に対して、リード６０を一つ設けた例について説明したが、これに限定されるものではなく、各ワイヤ（第１ワイヤ１１〜第３ワイヤ１３）に接続されるリードをそれぞれ別個に設けてもよい。すなわち、第１パッド２１と接続する第１リード、第２パッド２２と接続する第２リード、第３パッド２３と接続する第３リードを設ける構成についても本件発明を適用可能である。また、第１パッド２１と第パッド２２に接続される第１のリード、第３パッド２３に接続される第２のリードというように、個々にボンディングするリードと共通にボンディングするリードとが混在していてもよい。
【００７０】
なお、本実施形態１においては、ワイヤボンディング方式を用いた例について説明したが、これに代えてＴＡＢ（Tape Automated Bonding），フリップチップボンディング方式等にも同様に本件発明を適用することができる。
【００７１】
［実施形態２］
次に、上記実施形態１とは異なる構成のオープン検出回路の一例について説明する。なお、以降の説明において、同一の要素部材には同一の符号を付し、適宜その説明を省略する。
【００７２】
本実施形態２に係るオープン検出回路１７０は、以下の点を除く基本的な構成及び動作は、上記実施形態１と同様である。すなわち、上記実施形態１に係るオープン検出回路７０には、各ラッチ回路（第１ラッチ回路７１、第２ラッチ回路７２、第３ラッチ回路７３）と対応するインバータ（ＩＮＶ１１、ＩＮＶ２１、ＩＮＶ３１）を配設していたのに対し、本実施形態２に係るオープン検出回路１７０においては、ラッチ回路及びインバータに代えて、ＡＮＤ回路、新たな抵抗素子、及び新たな容量素子を配設している点において相違する。
【００７３】
より具体的には、上記実施形態１においては、第１のルートに、第１抵抗素子Ｒを配設していたのに対し、本実施形態２においては、第１のルートに、第１抵抗素子Ｒに加えて第３抵抗素子Ｒと、この第３抵抗素子Ｒの後段であって、ＡＮＤ回路の前段部に、第１の分岐配線からさらに分岐された配線に、接地電位に接続された第３容量素子Ｃを配設している点において相違する。また、上記実施形態１においては、第２のルートに、インバータを設けていたのに対し、本実施形態２においては、インバータが配設されていない点において相違する。
【００７４】
図３は、本実施形態２に係る半導体デバイスのオープン検出回路の一例を説明するための模式的回路構成図である。本実施形態２に係る半導体デバイス２００は、上記実施形態１と同様にパッケージ２０に半導体チップ３０が収納されている。半導体チップ３０内には、ボンディング不良を検出するためのオープン検出回路１７０が配設されている。
【００７５】
オープン検出回路１７０には、第１パッド２１、第２パッド２２、第３パッド２３のそれぞれに対応するテスト回路が配設されている。本実施形態２においては、テスト回路としてＡＮＤ回路（第１ＡＮＤ回路１７１、第２ＡＮＤ回路１７２、第３ＡＮＤ回路１７３）が配設されている。本実施形態２に係る半導体デバイスは、外部端子１０から入力された外部からの信号が、リード６０、ワイヤ（第１ワイヤ１１〜第３ワイヤ１３）を介して、対応するパッド（第１パッド２１〜第３パッド２３）に入力されるように構成されている。そして、各パッドに入力された信号は、対応するＡＮＤ回路に入力され、各ＡＮＤ回路から送出される信号が内部回路９０に伝送されるように構成されている。
【００７６】
テスト回路である第１ＡＮＤ回路１７１〜第３ＡＮＤ回路１７３には、対応するパッドからの信号が、第１のルート、及びこの第１のルートとは異なる第２のルートから入力されるように構成されている。そして、第１のルートからの信号と、第２のルートからの信号のタイミングを遅延手段により調整して各ＡＮＤ回路からの出力値を可変に制御し、得られた値が期待値であるか否かを判定することによりボンディング不良を検出するように構成されている。
【００７７】
各パッドから対応するＡＮＤ回路に接続される第１のルートは、内部配線５０、及びこの内部配線５０から分岐される第１の分岐配線１５１により構成されている。同様にして、各パッドから対応するＡＮＤ回路に接続される第２のルートは、内部配線５０、及びこの内部配線５０から分岐される第２の分岐配線１５２により構成されている。
【００７８】
第１のルートを構成する内部配線５０には、上記実施形態１と同様に第１抵抗素子Ｒが形成されている。また、第１のルートを構成する第１の分岐配線１５１には、第３抵抗素子Ｒが配設されている。具体的には、第１パッド２１と接続される第１の分岐配線１５１には第３抵抗素子Ｒ１３が、第２パッド２２と接続される第１の分岐配線１５１には第３抵抗素子Ｒ２３が、第３パッド２３と接続される第１の分岐配線１５１には第３抵抗素子Ｒ３３が接続されている。
【００７９】
また、第１のルートを構成する第１の分岐配線１５１には、第３抵抗素子Ｒの後段に第１の分岐配線１５１からさらに分岐された配線が、他端部が接地電位に接続された第３容量素子Ｃまで延設されている。具体的には、第１パッド２１と接続される第１の分岐配線１５１からさらに分岐された配線には第３容量素子Ｃ１３が、第２パッド２２と接続される第１の分岐配線１５１からさらに分岐された配線には第３容量素子Ｃ２３が、第３パッド２３と接続される第１の分岐配線１５１からさらに分岐された配線には３容量素子Ｃ３３が接続されている。
【００８０】
第２のルートを構成する第２の分岐配線１５２には、上記実施形態１と同様に第２抵抗素子Ｒが形成されている。また、上記実施形態１と同様に、第２抵抗素子Ｒの後段に第２の分岐配線１５２からさらに分岐された配線が、他端部が接地電位に接続された第２容量素子Ｃまで延設されている。
【００８１】
第１パッド２１等からの信号は、第１のルートを介して、第１ＡＮＤ回路１７１等に入力されるように構成されている。また、第１パッド２１等からの信号は、第２のルートを介して、第１ＡＮＤ回路１７１等に入力されるように構成されている。そして、第１ＡＮＤ回路１７１等のアウトプットから検出信号が送出されるようになっている。
【００８２】
さらに、第１ＡＮＤ回路１７１等からの出力信号である検出信号は、各パッドに対応する検出配線（第１検出配線８１、第２検出配線８２、第３検出配線８３）を介して内部回路９０に送出されるように構成される。そして、内部回路９０において第１ＡＮＤ回路１７１等からの検出信号に基づいて、ワイヤ、パッド、及び内部配線や分岐配線等にボンディング不良があるか否かを判定する。
【００８３】
各パッドから対応するＡＮＤ回路に第１のルートを介して入力される信号は、第１抵抗素子（Ｒ１１、Ｒ２１，Ｒ３１）と、第３抵抗素子（Ｒ１３、Ｒ２３，Ｒ３３）、第３容量素子（Ｃ１３、Ｃ２３、Ｃ３３）、内部回路９０内の第1容量Ｃ１による遅延手段によって、ＡＮＤ回路に入力されるタイミングが調整される。同様に、各パッドから対応するＡＮＤ回路に第２のルートを介して入力される信号は、第２抵抗素子（Ｒ１２，Ｒ２２，Ｒ３２）と，第２容量素子（Ｃ１２，Ｃ２２，Ｃ３２）によって、ＡＮＤ回路に入力されるタイミングが調整される。そして、ＡＮＤ回路からの検出信号は、検出配線を経由して内部回路９０に入力され、ボンディング不良が判定される。
【００８４】
次に、上記のように構成されたオープン検出回路１７０の動作を、図４を用いつつ説明する。図４（ａ）は、ボンディングが正常の場合における、第３ＡＮＤ回路１７３から内部回路９０に入力される検出信号の動作タイミングを説明するものであり、図４（ｂ）は、第３ワイヤ１３のボンディング不良、すなわちオープンとなっている場合における第３ＡＮＤ回路１７３から内部回路９０に入力される検出信号の動作タイミングを説明するものである。
【００８５】
まず、ボンディングが正常の場合について、図４（ａ）を参照しつつ説明する。図４（ａ）中の（Ａ）に示すように、タイミングＴ１１に外部端子１０より"パルス"を入力する。第３ＡＮＤ回路１７３に接続されている第１の分岐配線１５１は、第３パッド２３に接続される第１抵抗素子Ｒ３１と、第３ＡＮＤ回路１７３に接続される第１の分岐配線１５２に接続された第３抵抗素子Ｒ３３と、第３容量素子Ｃ３３と、内部回路９０に配設された第1容量Ｃ１とによって、図４（ａ）に示すように遅延時間ｔ１４が生成される。このため、タイミングＴ１１から遅延時間ｔ１４だけ遅いタイミングＴ１３にて、第１の分岐配線１５１が"パルス"に対応する変化を示す。
【００８６】
第３ＡＮＤ回路１７３に接続されている第２の分岐配線１５２は、第３ＡＮＤ回路１７３に接続されている第２の分岐配線１５２に配設されている第２抵抗素子Ｒ３２と第２容量素子３２により、図４（ａ）中の（Ｃ）に示すように遅延時間ｔ１５が生成される。このためタイミングＴ１１から遅延時間ｔ１５だけ遅いタイミングＴ１２にて第２の分岐配線１５２が"パルス"に対応する変化を示す。
【００８７】
第３ＡＮＤ回路１７３に接続されている第１の分岐配線５１から第３ＡＮＤ回路１７３に入力される信号は、遅延時間ｔ１４後であるタイミングＴ１３に、第３パッド２３に接続される第２の分岐配線５２から第３ＡＮＤ回路１７３に入力される信号は、遅延時間ｔ１５後であるタイミングＴ１２に入力される。すなわち、遅延関係は「ｔ１４＞ｔ１５」の関係となる。従って、ＡＮＤ回路１７３から出力される検出信号は常に"Ｌｏｗレベル"状態となる。
【００８８】
次に、ボンディングが不良の場合について、図４（ｂ）を参照しつつ説明する。図４（ｂ）中の（Ａ）に示すように、タイミングＴ１１に外部端子１０より "パルス"を入力する。ここで、第３ＡＮＤ回路１７３には、第３ワイヤ１３のボンディング不良により、第３パッド２３から信号が伝送されない。そこで、第３ＡＮＤ回路１７３には、第２パッド２２からの信号が伝送されることになる。すなわち、このケースにおける第３ＡＮＤ回路１７３の第１のルートは、第２パッド２２と接続される内部配線５０及び、第３ＡＮＤ回路１７３に接続されている第１の分岐配線１５１により構成される。
【００８９】
また、このケースにおける第３ＡＮＤ回路１７３の第２のルートは、第２パッド２２と接続される内部配線５０及び、第３ＡＮＤ回路１７３に接続されている第２の分岐配線１５２により構成される。このように、ボンディング不良があると、ＡＮＤ回路に入力される第１のルートと第２のルートが可変する。これにより、ＡＮＤ回路に入力される入力タイミングを可変に構成することができる。
【００９０】
第３ＡＮＤ回路１７３に接続されている第１の分岐配線１５１は、第２パッド２２と接続される内部配線５０に配設された第１抵抗素子Ｒ２１と、内部回路９０に配設された第1容量Ｃ１と、第３ＡＮＤ回路１７３に接続されている第１の分岐配線１５１に配設された第３抵抗素子Ｒ３３と、第３容量素子Ｃ３３によって、図４（ｂ）中の（Ｂ）に示すように遅延時間ｔ１６が生成される。このため、タイミングＴ１１から遅延時間ｔ１６だけ遅いタイミングＴ１３にて、第１の分岐配線１５１が"パルス"に対応する変化を示す。
【００９１】
一方、第３ＡＮＤ回路１７３に接続されている第２の分岐配線１５２は、第２パッド２２と接続される内部配線５０に配設された第１抵抗素子Ｒ２１と、内部回路９０に配設された第1容量Ｃ１と、この内部配線５０を介して付加される第１抵抗素子Ｒ３１と、第３ＡＮＤ回路１７３に接続されている第２の分岐配線１５２に配設されている第２抵抗素子Ｒ３２及び第２容量素子Ｃ３２と、により図４（ｂ）中の（Ｃ）に示すように遅延時間ｔ１７が生成され、タイミングＴ１１から遅延時間ｔ１７だけ遅いタイミングＴ１３にて第２の分岐配線１５２が"パルス"に対応する変化を示す。
【００９２】
第１の分岐配線１５１から第３ＡＮＤ回路１７３に入力される信号は、遅延時間ｔ１６後であるタイミングＴ１３に、第２の分岐配線１５２から第３ＡＮＤ回路１７３に入力される信号は、遅延時間ｔ１７後であるタイミングＴ１３に入力される。すなわち、遅延関係は「ｔ１６≒ｔ１７」の関係となる。従って、ＡＮＤ回路１７３から出力される検出信号はＴ１３のタイミングにて"パルス"に対応する変化を示す。
【００９３】
上記ボンディング不良の場合、第２パッド２２に入力された入力信号は、当該第２パッド２２から内部配線５０を経由して、第３ＡＮＤ回路１７３に接続されている第1の分岐配線１５１を経由して第３ＡＮＤ回路１７３の第1の入力部６１に信号が入力される（第1ルート）。また、第２パッド２２に入力された入力信号は、当該第２パッド２２から内部配線５０を経由して、第３ＡＮＤ回路１７３に接続されている第２の分岐配線１５２を経由して第３ＡＮＤ回路１７３の第２の入力部６２に信号が入力される（第２ルート）。従って、第1ルートに配設された第３抵抗素子Ｒ３３と第３容量素子Ｃ３３で決まる時定数と、第２ルートに配設された第1抵抗素子Ｒ３１と第２抵抗素子Ｒ３２と第２容量素子Ｃ３２とで決まる自定数が等しくなるように設定することで、ボンディング不良の場合には２つの経路を介した信号が第３ＡＮＤ回路１７３に到達する時間が等しくなる。その結果、エラー検出が可能となる。
【００９４】
上述したように、第３パッド２３と接続されるリード、ワイヤ、内部配線、第１の分岐配線、及び第２の分岐配線におけるボンディング不良の有無は、オープン検出回路１７０の第３ＡＮＤ回路１７３の検出信号に発生する"パルス"の有無を確認することにより判定することができる。本実施形態２に係る半導体デバイスによれば、上記実施形態１と同様の効果を得ることができる。
【００９５】
［実施形態３］
次に、上記実施形態２とは異なる構成のオープン検出回路の一例について説明する。本実施形態３に係るオープン検出回路２７０は、以下の点を除く基本的な構成及び動作は、上記実施形態２と同様である。すなわち、本実施形態３に係るオープン検出回路においては、ＡＮＤ回路の前段にエッジ検出回路が配置されている点において上記実施形態２と相違する。
【００９６】
図５は、本実施形態３に係る半導体デバイス３００のオープン検出回路の一例を説明するための模式的回路構成図である。本実施形態３に係る半導体デバイス３００は、上記実施形態２と同様にパッケージ２０に半導体チップ３０が収納されている。半導体チップ３０内には、ボンディング不良を検出するためのオープン検出回路２７０が配設されている。
【００９７】
本実施形態３に係るオープン検出回路２７０には、第１のルート及び第２のルートそれぞれに、各ＡＮＤ回路の直前段にエッジ検出回路が配設されている。具体的には、第１ＡＮＤ回路１７１の第１ルートにおける前段には、第１エッジ検出回路２７４、第１ＡＮＤ回路１７１の第２のルートにおける前段には、第２エッジ検出回路２７５が配設されている。同様に、第２ＡＮＤ回路１７２の第１ルートにおける前段には、第３エッジ検出回路２７６、第２ＡＮＤ回路１７２の第２のルートにおける前段には、第４エッジ検出回路２７７が配設されている。また、第３ＡＮＤ回路１７３の第１ルートにおける前段には、第５エッジ検出回路２７８、第３ＡＮＤ回路１７３の第２のルートにおける前段には、第６エッジ検出回路２７９が配設されている。その他の構成は、上記実施形態２と同様であるので説明を省略する。
【００９８】
次に、上記のように構成されたオープン検出回路２７０の動作を、図６を用いつつ説明する。図６（ａ）は、ボンディングが正常の場合における、第３ＡＮＤ回路１７３から内部回路９０に入力される検出信号の動作タイミングを説明するものであり、図６（ｂ）は、第３ワイヤ１３のボンディング不良、すなわちオープンとなっている場合における第３ＡＮＤ回路１７３から内部回路９０に入力される検出信号の動作タイミングを説明するものである。
【００９９】
まず、ボンディングが正常の場合について、図６（ａ）を参照しつつ説明する。図６（ａ）中の（Ａ）に示すように、タイミングＴ２１に外部端子１０より"Ｈｉｇｈレベル"を入力する。第３ＡＮＤ回路１７３に接続される第１の分岐配線２５１は、内部配線５０における第１抵抗素子Ｒ３１と、第３ＡＮＤ回路１７３に接続される第１の分岐配線２５１に配設された第３抵抗素子Ｒ３３と、第３容量素子Ｃ３３と、内部回路９０に配設された第1容量Ｃ１とによって、図６（ａ）中の（Ｂ）に示すように遅延時間ｔ２４が生成される。このため、タイミングＴ２１から遅延時間ｔ２４だけ遅いタイミングＴ２３にて、第５エッジ検出回路２７８により第１の分岐配線２５１のレベルが変化する。
【０１００】
第３ＡＮＤ回路１７３に接続される第２の分岐配線２５２は、第２抵抗素子Ｒ３２と第２容量素子Ｃ３２により、図６（ａ）中の（Ｃ）に示すように遅延時間ｔ２５が生成される。このためタイミングＴ２１から遅延時間ｔ２５だけ遅いタイミングＴ２２にて、第６エッジ検出回路２７９により第２の分岐配線２５２のレベルが変化する。
【０１０１】
第６エッジ検出回路２７９を介した第２の分岐配線２５２の出力信号は、タイミングＴ２２にて第３ＡＮＤ回路１７３に入力される。第５エッジ検出回路２７８を介した第１の分岐配線２５１の出力信号は、タイミングＴ２３にてＡＮＤ回路１７３に入力される。遅延時間ｔ２４と、遅延時間ｔ２５の遅延関係は、「ｔ２４＞ｔ２５」となる。これにより、第３ＡＮＤ回路１７３から出力される検出信号は、図６（ａ）中の（Ｄ）に示すように常に"Ｌｏｗレベル"状態となる。
【０１０２】
次に、ボンディングが不良の場合について、図６（ｂ）を用いつつ説明する。図６（ｂ）中の（Ａ）に示すように、外部端子１０よりタイミングＴ２１にて"Ｈｉｇｈレベル"が入力される。ここで、第３ＡＮＤ回路１７３には、第３ワイヤ１３のボンディング不良により、第３パッド２３から信号が伝送されない。この場合の第１のルート及び第２のルートは、上記実施形態２で説明したとおりであるので割愛する。
【０１０３】
第３ＡＮＤ回路１７３に接続されている第１の分岐配線２５１は、第２パッド２２と接続される内部配線５０に配設された第１抵抗素子Ｒ２１と、内部回路９０に配設された第1容量Ｃ１と、第３ＡＮＤ回路１７３に接続されている第１の分岐配線２５１に配設された第３抵抗素子Ｒ３３と、第３容量素子Ｃ３３によって、図６（ｂ）中の（Ｂ）に示すように遅延時間ｔ２６が生成される。このため、タイミングＴ２１から遅延時間ｔ２６だけ遅いタイミングＴ２３にて、第５エッジ検出回路２７８により第１の分岐配線２５１のレベルが変化する。
【０１０４】
一方、第３ＡＮＤ回路１７３に接続されている第２の分岐配線２５２は、第２パッド２２と接続される内部配線５０に配設された第１抵抗素子Ｒ２１と、内部回路９０に配設された第1容量Ｃ１と、内部配線５０を介して付加される第１抵抗素子Ｒ３１と、第３ＡＮＤ回路１７３に接続されている第２の分岐配線２５２に接続される第２抵抗素子Ｒ３２及び第２容量素子Ｃ３２と、により図６（ｂ）中の（Ｃ）に示すように遅延時間ｔ２７が生成され、タイミングＴ２１から遅延時間ｔ２７だけ遅いタイミングＴ２３にて、第６エッジ検出回路２７９により第２の分岐配線２５２のレベルが変化する。
【０１０５】
第１の分岐配線２５１から第３ＡＮＤ回路１７３に入力される信号は、遅延時間ｔ２６後であるタイミングＴ２３に、第２の分岐配線２５２から第３ＡＮＤ回路１７３に入力される信号は、遅延時間ｔ２７後であるタイミングＴ２３に入力される。すなわち、遅延関係は「ｔ２６≒ｔ２７」の関係となる。従って、図６（ｂ）中の（Ｄ）に示すように、タイミングＴ２３にて第３ＡＮＤ回路１７３から出力される検出信号のレベルが変化する。
【０１０６】
上記ボンディング不良の場合、第２パッド２２に入力された入力信号は、当該第２パッド２２から内部配線５０を経由して、第３ＡＮＤ回路１７３に接続されている第1の分岐配線２５１を経由して第３ＡＮＤ回路１７３の第1の入力部６１に信号が入力される（第1ルート）。また、第２パッド２２に入力された入力信号は、当該第２パッド２２から内部配線５０を経由して、第３ＡＮＤ回路１７３に接続されている第２の分岐配線２５２を経由して第３ＡＮＤ回路１７３の第２の入力部６２に信号が入力される（第２ルート）。従って、第1ルートに配設された第３抵抗素子Ｒ３３と第３容量素子Ｃ３３で決まる時定数と、第２ルートに配設された第1抵抗素子Ｒ３１と第２抵抗素子Ｒ３２と第２容量素子Ｃ３２とで決まる自定数が等しくなるように設定することで、ボンディング不良の場合には２つの経路を介した信号が第３ＡＮＤ回路１７３に到達する時間が等しくなる。その結果、エラー検出が可能となる。
【０１０７】
上述したように、第３パッド２３と接続されるリード、ワイヤ、内部配線、第１の分岐配線、及び第２の分岐配線におけるボンディング不良の有無は、オープン検出回路２７０の第３ＡＮＤ回路１７３の検出信号のレベルを確認することにより判定することができる。本実施形態３によれば、上記実施形態１及び２と同様の効果を得ることができる。
【０１０８】
なお、各テスト回路に入力される第１のルートと、第２のルートを構成する配線構造としては、上記実施形態の構造に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々に変更することができる。また、内部配線、第１の分岐配線、及び第２の分岐配線の構造も一例であり、本発明の趣旨を逸脱しない範囲において種々に変更することができる。
【図面の簡単な説明】
【０１０９】
【図１】実施形態１に係る半導体デバイスのオープン検出回路構成図。
【図２】（ａ）は、実施形態１に係る半導体デバイスのボンディング正常時のタイミングチャートを示す図、（ｂ）は、実施形態１に係る半導体デバイスのボンディング不良時のタイミングチャートを示す図。
【図３】実施形態２に係る半導体デバイスのオープン検出回路構成図。
【図４】（ａ）は、実施形態２に係る半導体デバイスのボンディング正常時のタイミングチャートを示す図、（ｂ）は、実施形態２に係る半導体デバイスのボンディング不良時のタイミングチャートを示す図。
【図５】実施形態３に係る半導体デバイスのオープン検出回路構成図。
【図６】（ａ）は、実施形態３に係る半導体デバイスのボンディング正常時のタイミングチャートを示す図、（ｂ）は、実施形態３に係る半導体デバイスのボンディング不良時のタイミングチャートを示す図。
【図７】従来例に係る半導体デバイスの構成図。
【符号の説明】
【０１１０】
１０    外部端子
１１    第１ワイヤ
１２    第２ワイヤ
１３    第３ワイヤ
２０    パッケージ
２１    第１パッド
２２    第２パッド
２３    第３パッド
３０    半導体集積回路チップ
５０    内部配線
５１、１５１，２５１    第１の分岐配線
５２、１５２、２５２    第２の分岐配線
６０    リード
６１    第１の入力端子
６２    第２の入力端子
７０，１７０、２７０    オープン検出回路
７１    第１ラッチ回路
７２    第２ラッチ回路
７３    第３ラッチ回路
８１    第１検出配線
８２    第２検出配線
８３    第３検出配線
９０    内部回路
１００、２００、３００  半導体デバイス
１７１    第１ＡＮＤ回路
１７２    第２ＡＮＤ回路
１７３    第３ＡＮＤ回路
２７４−２７９  エッジ検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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