(57)【要約】【課題】キャパシタンスを増加させながらリーク電流を減らす半導体デバイスを提供する。【解決手段】 本発明の半導体デバイスは、（Ａ）導電層と、（Ｂ）シリコン製基板と、（Ｃ）前記導電層とシリコン製基板との間に形成されてた誘電体層とを有し、前記誘電体層（Ｃ）は、（Ｃ１）誘電率が３．９以上１２以下である酸化シリコン（SiOｘ≦２ ）製の層と、（Ｃ２）前記酸化シリコン製の層の上に配置された充填誘電体層とを含むことを特徴とする。【選択図】図３
2009177192.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを有する半導体デバイスであって、
前記電界効果トランジスタは、導電層、シリコン基板、及び前記シリコン基板と導電層の間に形成されたゲート誘電体組み合わせ層を含み、
前記ゲート誘電体組み合わせ層は、酸化シリコン層ＳｉＯＸ≦２と前記酸化シリコン層上に配置された補完的誘電層とを有し、
前記補完的誘電層は、前記酸化シリコン層よりも大きい誘電率を有し、かつ、アルミ酸塩、ケイ酸塩、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｇｄ２Ｏ３、Ｙ２Ｏ３、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３のうちの少なくとも１つから形成された誘電体層である半導体デバイス。
【請求項２】
前記酸化シリコン層のＸが、Ｘ＜２である請求項１記載の半導体デバイス。
【請求項３】
前記酸化シリコン層の厚さが、約３Åである請求項１または２記載の半導体デバイス。
【請求項４】
前記酸化シリコン層の誘電率が、約３．９より大きく約１２より小さい請求項１乃至３何れか一項に記載の半導体デバイス。
【請求項５】
前記補完的誘電層がＨｆＯ２を有する請求項１乃至５何れか一項に記載の半導体デバイス。
【請求項６】
前記酸化シリコン層の誘電率が、約８から約１２の範囲にある請求項１乃至６何れか一項に記載の半導体デバイス。
【請求項７】
前記酸化シリコン層の厚さが、約３．５Åである請求項１、２、４乃至７何れか一項に記載の半導体デバイス。
【請求項８】
前記補完的誘電層の誘電率が、約７から約３０の範囲にある請求項１乃至８何れか一項に記載の半導体デバイス。
【請求項９】
前記補完的誘電層の厚さが、約５から約６０Åの範囲にある請求項１乃至９何れか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体デバイスに関する
【背景技術】
【０００２】
電界効果型トランジスタ（ＦＥＴ）においては、キャパシタンスはゲート誘電体層を介し、これによりゲート電極を半導体基板内に配置されたチャネルから絶縁している。半導体デバイスが小型化され電力消費を減らすにつれて、より高い入力ＦＥＴキャパシタンスの需要が高まっている。ＦＥＴの入力キャパシタンスを上げるには、ゲート誘電体層の厚さを減らすか、あるいは、誘電率を上げるかの何れかである。
【０００３】
ゲート誘電体層は、二酸化シリコン（ＳｉＯ２  ）のバルクにより従来実現されていた。今日まで産業界では、バルク型の二酸化シリコンベースのゲート誘電体層の厚さを減らすことにより、入力ＦＥＴキャパシタンスを減らしている。しかし、その厚さが１５Å以下になると、二酸化シリコン製バルクは、ゲート誘電体層を介して流れるリーク電流に対し極めて敏感となる。かくして、リーク電流の問題が現実的な関心事となりつつある。
【０００４】
このリーク電流の問題を解決する為に産業界では、様々な代替材料の開発を開始している。これらの代替材料の誘電率は、二酸化シリコン製バルクよりも高いものである。入力ＦＥＴキャパシタンスは、ゲート誘電体層の誘電率に比例し、その厚さに反比例する為に、これらの代替材料を用いて、十分な厚さのゲート誘電体層を形成し、これによりリーク電流の問題を解決し、かつ入力ＦＥＴキャパシタンスを増加させている。開発中の代表的な代替材料は、例えば、金属−シリコン−オキシナイトライド−金属ケイ酸塩である。
【先行技術文献】
【特許文献】
【０００５】
米国特許出願第０９／７７３，４４３号
特開２０００−０７７６５８号公報
特開２０００−０２２１３９号公報
国際公開第００／０６８９８１号
【非特許文献】
【０００６】
Ｄ．Ａ．  Ｍｕｌｌｅｒ  ｅｔ  ａｌ．，  “Ｔｈｅ  Ｅｌｅｃｔｒｏｎｉｃ  Ｓｔｒｕｃｔｕｒｅ  ａｔ  ｔｈｅ  Ａｔｏｍｉｃ  Ｓｃａｌｅ  ｏｆ  Ｕｌｔｒａｔｈｉｎ  Ｇａｔｅ  Ｏｘｉｄｅｓ”，  Ｎａｔｕｒｅ，  Ｖｏｌ．  ３９９，  ｐｐ．  ７５８−７６１，  Ｊｕｎｅ  １９９９
Ｊ．Ｂ．  Ｎｅａｔｏｎ  ｅｔ  ａｌ．，  Ｅｌｅｃｔｒｏｎｉｃ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｔｈｅ  Ｓｉ／ＳｉＯ２  Ｉｎｔｅｒｆａｃｅ  ｆｒｏｍ  Ｆｉｒｓｔ  Ｐｒｉｎｃｉｐｌｅｓ，  Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ，  Ａｕｇｕｓｔ  ７，  ２０００，  Ｖｏｌ．  ８５，  Ｎｕｍ．  ６，  ｐｐ．１２９８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この様な代替材料をゲート誘電体層として使用することは、また別の問題を発生させることになる。現在、考慮中の代替材料とその下にあるシリコン製基板との間のインターフェースは、二酸化シリコン製バルクとシリコン製基板とのインターフェースよりも品質が落ちている。この様なインターフェースの低品質化は、シリコンインターフェースに欠陥の数が増加することになる。例えば、ダングリング・ボンド及び、これらの欠陥がトラップされる様な電荷の数が増えるという幾つかの悪い要因となる。トラップされた電荷は、デバイス性能を劣化させ、ゲート誘電体操の信頼性を損ない、その為にＦＥＴのいわゆる平均故障間隔時間を減らすことになる。
【課題を解決するための手段】
【０００８】
二酸化シリコン以外のゲート誘電体材料を探すことは、適切ではないことを米国特許出願第０９／７７３，４４３号“Ａ  ＳＩＬＩＣＯＮ  ＯＸＩＤＥ  ＢＡＳＥＤ  ＧＡＴＥ  ＤＩＥＬＥＣＴＲＩＣ  ＬＡＹＥＲ，”  により認識した。本発明は、二酸化シリコン／シリコン・インターフェースに関する研究（本発明者らのうちの２人の論文“Ｔｈｅ  Ｅｌｅｃｔｒｏｎｉｃ  Ｓｔｒｕｃｔｕｒｅ  ａｔ  ｔｈｅ  Ａｔｏｍｉｃ  Ｓｃａｌｅ  ｏｆ  Ｕｌｔｒａｔｈｉｎ  Ｇａｔｅ  Ｏｘｉｄｅｓ，”Ｎａｔｕｒｅ，  Ｖｏｌ．  ３９９，  Ｊｕｎｅ  １９９９）を利用した。この研究によれば、十分な厚さの酸化シリコン（ＳｉＯｘ≦２）製の層は、二酸化シリコン製のバルクの誘電率（すなわち３．９）よりも高い誘電率を示すことを理論づけている。
【０００９】
上記米国特許出願の発明は、酸化シリコン（ＳｉＯｘ≦２）製の少なくとも一つの層から形成されたゲート誘電体層は、入力ＦＥＴキャパシタンスが増加させ、シリコン製基板の間の好ましいインターフェースを提供している。
【００１０】
厚さが５Å以下の酸化シリコン（ＳｉＯｘ≦２）製  の少なくとも一つの層から形成されたゲート誘電体層は、リーク電流の問題に対し十分に耐えうるものではない。従って、酸化シリコン（ＳｉＯｘ≦２）製  の層の上に形成された充填誘電体層を有するゲート誘電体組み合わせ層を発明した。前記充填誘電体層は十分な厚さを有し、リーク電流の流れを阻止する。
【００１１】
充填誘電体層を追加することにより、入力ＦＥＴキャパシタンスを減らすことができる。かくして、充填誘電体層は、酸化シリコンの誘電率よりも高い誘電率を有する。例えば、前記充填誘電体層は、アルミ酸塩、ケイ酸塩、ＺｒＯ２，  ＨｆＯ２，  ＴｉＯ２，  Ｇｄ２Ｏ３，  Ｙ２Ｏ３，  Ｓｉ３Ｎ４，  Ｔａ２Ｏ５，  Ａｌ２Ｏ３の内の少なくとも一つの材料から形成することができる。充填誘電体層用に代替材料とその適宜な厚さを選択することにより、ゲート誘電体層は、従来のゲート誘電体層を形成するアプローチでは達成できなかった特性の組み合わせ（すなわち、キャパシタンスを増加させながらリーク電流を減らす）を達成することができる。
【図面の簡単な説明】
【００１２】
【図１】二酸化シリコンの層の厚さと誘電率との関係を表すグラフ。
【図２】本発明の第１実施例の断面図。
【図３】本発明の第２実施例の断面図。
【図４】本発明の第３実施例の断面図。
【図５】ゲート誘電体層を形成する方法のフローチャート図。
【発明を実施するための形態】
【００１３】
前述した様に、電界効果型トランジスタ（ＦＥＴ）の入力キャパシタンスは、ゲート電極とシリコン製半導体内に形成されたチャネルとの間に配置されたゲート誘電体層に関係している。入力ＦＥＴキャパシタンスを増加させることは、ゲート誘電体層の厚さを減らすか、あるいはゲート誘電体層の誘電率を増加させるかの二つの選択肢に産業界はたどり着いた。これらの成果は、ゲート誘電体層のキャパシタンスと厚さとの間の逆比例の関係およびキャパシタンスと誘電率との間の正比例によ得られた。
【００１４】
これらの関係は、以下の数式をもって表すことができる。
Ｃ  ＝  ［ε０ＫＡ］／ｔ  ｏｒ  Ｃ／Ａ  ＝  ［ε０Ｋ］／ｔ  ここで、Ｃは、キャパシタンス、Ａは、誘電体層の面積（長さ×幅）、Ｃ／Ａは、対面積当たりのキャパシタンス、ε０  は、定数（すなわち、８．８５４×１０−１２  Ｆａｒａｄｓ／ｍｅｔｅｒ）でありこれは、大気（ｆｒｅｅ  ｓｐａｃｅ）中の誘電率とも称する。Ｋは誘電体層の誘電率で、ｔは誘電体層の厚さである。これらの数式から、単位面積当たりのキャパシタンス、すなわちＣ／Ａは、厚さｔを減らすか、あるいは誘電率Ｋを上げるかのいずれかでより増やすことがわかる。
【００１５】
二酸化シリコン（ＳｉＯ２）製基板のインターフェースに、ゲート誘電体層として二酸化シリコン（ＳｉＯ２）のバルクを採用することによる様々な利点が認められている。従って、二酸化シリコン（ＳｉＯ２）のバルク製の連続的な薄い層からゲート誘電体層を形成する努力が払われている。より薄い二酸化シリコンのバルク層を生成する理由は、その一定の誘電率Ｋの結果である。
【００１６】
図１に本発明の一実施例による酸化シリコン（ＳｉＯｘ≦２）層の特性を示す。本発明の目的の為には、酸化シリコン（ＳｉＯｘ≦２）は、シリコン原子が４個もしくはそれ以下の酸素原子に結合している化学量論的組成を有する酸化物ベースの化合物である。ある原子厚さにおいては、酸化シリコン（ＳｉＯｘ≦２）は、二酸化シリコンのバルクの誘電率よりも高い誘電率を示すことが観測された。この観測は、本発明者らのうちの２人の開示した論文『“Ｔｈｅ  Ｅｌｅｃｔｒｏｎｉｃ  Ｓｔｒｕｃｔｕｒｅａｔ  ｔｈｅ  Ａｔｏｍｉｃ  Ｓｃａｌｅ  ｏｆ  Ｕｌｔｒａｔｈｉｎ  Ｇａｔｅ  Ｏｘｉｄｅｓ，”  Ｎａｔｕｒｅ，  Ｖｏｌ．  ３９９，  Ｊｕｎｅ  １９９９』により理論づけられている。その材料組成においては、酸化シリコン（ＳｉＯｘ≦２）がシリコンとの間のより良好なインターフェースを形成する。
【００１７】
従って、酸化シリコン（ＳｉＯｘ≦２）製の層を、ゲート誘電体層として採用して、半導体デバイス、例えばＦＥＴの対面積当たりの入力キャパシタンスを増加させることができる。図１は、酸化シリコン（ＳｉＯｘ≦２）製の層の誘電率とその層厚との関係を示す。５Åの厚さにおいては、酸化シリコン（ＳｉＯｘ≦２）製の層の誘電率は、二酸化シリコンのバルクの誘電率、すなわち３．９を越えて増加し始める。本発明により、酸化シリコン（ＳｉＯｘ≦２）製の層の誘電率は、３Å以下でピークとなることが分かった。
【００１８】
酸化シリコン（ＳｉＯｘ≦２）製の層は、その厚さが３Å以下の時に、８ないし１０の誘電率に達すると考えられる。従って、シリコン製基板とのインターフェースに酸化シリコン（ＳｉＯｘ≦２）製の層を採用したゲート誘電層を形成することは利点がある。この様に誘電率が増加するのは、酸化物層がより小さなバンドギャップの材料に近づいた結果である。酸化シリコン（ＳｉＯｘ≦２）が、本発明においては、化学量論的組成を満足しない（ｓｕｂｓｔｏｉｃｈｉｏｍｅｔｒｉｃ）ものである必要はない。
【００１９】
図２に本発明の第１実施例を示す。同図において、半導体デバイス１０、例えば金属酸化物半導体ＦＥＴ（“ＭＯＳＦＥＴ”）の断面が示されている。しかし、他のデバイスも当業者には公知である。半導体デバイス１０は、ソース４０とドレイン５０に電気的に接続された導電性チャネル３０を有するシリコン製基板２０を含む。導電性チャネル３０の上には、導電層、例えばゲート電極７０が配置されている。この構成により、第１の層が導電性チャネル３０とゲート電極７０との間に形成されている。第１の層６０は、絶縁特性を有する為に、入力キャパシタンスが導電性チャネル３０とゲート電極７０の間に形成される。
【００２０】
半導体デバイス１０の単位面積当たりの入力キャパシタンスを増やす為に、第１の層６０は、酸化シリコン（ＳｉＯｘ≦２）から形成される。図１に示した酸化シリコン（ＳｉＯｘ≦２）製の層の誘電率Ｋは、二酸化シリコンのバルクの誘電率（すなわち、３．９）よりも大きい。図１に示す様に、酸化シリコン（ＳｉＯｘ≦２）製の層の厚さは５Å以下で、これにより誘電率が増加する。酸化シリコン（ＳｉＯｘ≦２）の層の誘電率は、リーク電流が第１の層６０を流れる観点から最適化される。
【００２１】
本発明の一実施例において、半導体デバイス１０は、厚さが４．５Åで、誘電率が８の酸化シリコン（ＳｉＯｘ≦２）の層を具備する。図３の本発明の第２実施例による半導体デバイス１００、例えばＭＯＳＦＥＴの断面図を示す。図２の半導体デバイス１０と同様に、半導体１００は、シリコン製基板２０内に形成されたソース４０とドレイン５０に電気的に接続された導電性チャネル３０を有する。導電性チャネル３０の上に、例えばゲート電極７０が形成される。
【００２２】
導電性チャネル３０とゲート電極７０の間に、ゲート誘電体組み合わせ層６５が形成される。ゲート誘電体組み合わせ層６５は、酸化シリコン（ＳｉＯｘ≦２）からなる第１の層である６０を含む。第１の層６０の誘電率Ｋは、二酸化シリコンのバルクの誘電率よりも大きい。図１に示すように、第１の層６０は、厚さが５Å以下で、これにより誘電率を上げている。
【００２３】
リーク電流を更に減らす為に、半導体デバイス１００のゲート誘電体組み合わせ層６５は、酸化シリコン（ＳｉＯｘ≦２）製の第２の層８０を有する。第２の層８０は、一つあるいは複数の酸化シリコン（ＳｉＯｘ≦２）の層を含む。第２の層８０は、第１の層である６０と同様に、３．９以上の誘電率Ｋを有する。この誘電率を実現する為に、第２の層８０は、５Å以下の厚さである。第１の層６０と共に第２の層８０を含めることは、半導体デバイス１００の単位面積当たりの入力キャパシタンスを減らすが、この理由は、酸化シリコン（ＳｉＯｘ≦２）製の第１の層６０の上に第２の層８０を配置することにより、直列キャパシタンスが形成されるからである。
【００２４】
かくして、半導体デバイス１００の入力キャパシタンスＣＩＮは、次の式をもって表すことができる。
１／ＣＩＮ  ＝  １／Ｃ１  ＋  １／Ｃ２  または、ＣＩＮ  ＝  ［Ｃ１Ｃ２］／［Ｃ１＋Ｃ２］  である。
Ｃ１  は、第１の層６０により形成されたキャパシタンスで、Ｃ２  は、第２の層８０により形成されたキャパシタンスである。キャパシタンスと誘電率と厚さとの間の数式により、上記の式は、次の様に表すことができる。
ＣＩＮ  ＝  ［ε０Ｋ１Ｋ２Ａ１Ａ２］／［ｔ１Ｋ２Ａ２＋ｔ２Ｋ１Ａ１］
【００２５】
ここで、ｔ１とｔ２は、第１の層６０と第２の層８０の厚さで、Ｋ１とＫ２は、第１の層６０と第２の層８０の誘電率で、Ａ１とＡ２は、第１の層６０と第２の層８０の面積である。第１の層６０と第２の層８０が同一の幅と長さを有する場合には、同一面積（すなわち、Ａ１  ＝  Ａ２）となり、上記の数式は、次の様に書き直すことができる。
ＣＩＮ／Ａ  ＝  ［ε０Ｋ１Ｋ２］／［ｔ１Ｋ２＋ｔ２Ｋ１］  ここで、ＣＩＮ／Ａは、対面積当たりの入力キャパシタンスである。上記の数式から、対面積当たりの入力キャパシタンスは、第２の層８０を追加することにより低下する。かくして、第２の層８０の厚さは、リーク電流が第１の層６０を通して流れる量を最小にする為かつ半導体デバイス１００の対面積当たりの最大キャパシタンスを与える為に最適化される。
【００２６】
この設計により、ゲート誘電体組み合わせ層６５内に第２の層８０を含めることにより、図２の半導体デバイス１０のリーク電流を減らすことができる。第２の層８０は、約３．５Åの厚さを有し、誘電率は、９−１０の範囲である。第２の層８０を含めることにより第１の層６０の厚さを３．５Åまで減らすことができ、かくしてその誘電率は、９−１０の範囲内に入る。図４に本発明の第３実施例を示す。同図には、半導体デバイス１１０の断面図が示されている。図２、３の半導体デバイス１０、半導体デバイス１００と同様に、半導体デバイス１１０は、シリコン製基板２０内に形成されたソース４０とドレイン５０に電気的に接続された導電性チャネル３０を有する。
【００２７】
導電性チャネル３０とゲート電極７０の間に、ゲート誘電体組み合わせ層７５が形成される。ゲート誘電体組み合わせ層７５は、少なくとも二つの誘電体層を有し、その内の一つは、酸化シリコン（ＳｉＯｘ≦２）製の第１の層６０である。第１の層６０の誘電率Ｋは、３．９以上で、厚さは、５Å以下である。第１の層６０が誘電製チャネル３０の上に形成され、シリコン製基板２０とのインターフェースを提供し、これは、ゲート誘電体層として用いる為に現在開始されている代替材料と比較すると表面は粗くはない。
【００２８】
さらにリーク電流を減らす為に、半導体デバイス１１０のゲート誘電体組み合わせ層７５は、別の材料から形成された充填誘電体層を有する。充填誘電体層９０は、酸化シリコン（ＳｉＯｘ≦２）製の第１の層６０の誘電率よりも高い誘電率を有する。このような誘電率を有する代替材料を選択することにより、充填誘電体層９０は、図３の第２の層８０より十分厚くすることができ、これにより、半導体デバイス１１０の単位面積当たりのキャパシタンスを維持しながらリーク電流を阻止することができる。従って、充填誘電体層９０は、例えば６０Åもの厚さを有することができる。この目的の為に考えられる代替材料は、アルミ酸塩、ケイ酸塩、ＺｒＯ２，  ＨｆＯ２，  ＴｉＯ２，  Ｇｄ２Ｏ３，  Ｙ２Ｏ３，  Ｓｉ３Ｎ４，  Ｔａ２Ｏ５，  Ａｌ２Ｏ３  を含むが、これらに限定される訳ではない。様々な置換は、当業者には公知である。
【００２９】
充填誘電体層９０の誘電率は、７以上で、導電性チャネル３０（その厚さは、５Åか６０Åである。）と同じ高さであり、さらに高い誘電率は、当業者が本明細書を研究することにより達成できるであろう。ゲート誘電体組み合わせ層７５内に充填誘電体層９０を含めることにより、リーク電流をさらに減らすことができる。図５は、本発明のゲート誘電体層を形成するフローチャートを示す。
【００３０】
フローチャートの第１処理パスによれば、誘電体層がクリーンなシリコン製基板上に形成される。最初に、二酸化シリコン製の熱酸化層が、クリーンなシリコン（Ｓｉ）製の基板上に成長する。この成長ステップは、１０００℃の温度で約５秒以下で、かつ圧力が０．５ミリトール以下の条件の急速熱酸化プロセスにより実現される。同様の結果は、８００℃以上で約１０秒以上で、かつ１ミリトール以下の圧力の条件の炉を用いても得ることができる。遷移金属、例えば、Ｚｒ、Ｈｆ、Ｔｉがその後、二酸化シリコン製の熱成長層内に注入される。
【００３１】
その後、注入された二酸化シリコン製の熱成長層が、Ｏ２雰囲気で８００℃以上の温度で、かつ５秒以下、約１ミリトール以下の条件でアニールされる。このアニールステップにより、シリコン基板上に酸化シリコン層（ＳｉＯｘ≦２）  が形成され、この酸化シリコン層上に、上記の充填誘電体層が形成される。成長ステップの後に、および注入ステップの後に、エッチバックステップを実行して、酸化シリコンの厚さを５Å以下にすることもできる。このエッチバックステップは、ＨＦケミストリーと原子スケールの電子エネルギー損失分光法（ａｔｏｍｉｃ  ｓｃａｌｅ  ｅｌｅｃｔｒｏｎ−ｅｎｅｒｇｙ−ｌｏｓｓ  ｓｐｅｃｔｒｏｓｃｏｐｙ  “ＥＥＬＳ”）を用いて行い、これにより適宜の厚さを確保することができる。
【００３２】
第２の処理パスによれば、酸化シリコン（ＳｉＯｘ≦２）  がクリーンなシリコン製基板上に、原子層化気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  “ＡＬＣＶＤ”）技術を用いて形成される。ここで、酸素のモノレイヤ（ｍｏｎｏｌａｙｅｒ  ｏｆ  ｏｘｙｇｅｎ）がＡＬＣＶＤにより、基板上に最初に形成される。しかし、実際には、水酸基族のモノレイヤがＡＬＣＶＤにより、基板上に最初に形成される。シリコンのモノレイヤ（配位子“ｌｉｇａｎｄ”）が、その後、酸素（水酸基族）のモノレイヤ上に形成され、水素（水酸基族）の第２のモノレイヤがシリコンのモノレイヤ（配位子“ｌｉｇａｎｄ”）上に形成される。各ＡＬＣＶＤステップは、約１０００℃の温度で実行される。さらに、各ＡＬＣＶＤステップは、１０１５  ａｔｏｍｓ／ｃｍ２  のドーズ量の酸素あるいはシリコンのプリカーサを導入するステップを含む。酸化シリコンの層が形成されると、充填誘電体層がこの酸化シリコンの層の上に形成される。
【００３３】
別の方法として、酸化シリコン製の第２の層が酸化シリコン層の上に形成してもよい。第３の処理パスによれば、誘電体組み合わせ層がクリーンなシリコン製基板上に有機金属気相成長（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  “ＭＯＣＶＤ”）あるいは、低温気相成長（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  “ＬＰＣＶＤ”）技術を用いて形成される。ＭＯＣＶＤステップまたは  ＬＰＣＶＤステップの一部として、ガス状態のＺｒＯあるいは  ＳｉＯを基板に導入する。Ｏ２雰囲気で８００℃以上で、５秒以下で、かつ１ミリトール以下の圧力の条件でアニールステップを実行した後、酸化シリコン（ＳｉＯｘ≦２）  の層が基板上に形成され、金属ケイ化物が酸化シリコン層の上に形成される。
【００３４】
第４の処理パスによれば、誘電体組み合わせ層がＯ２雰囲気上で、金属を最初に蒸着させることにより形成される。この金属原子は、例えば、ＣＶＤまたはＰＶＤのような手段により堆積され、洗浄されたシリコン製基板上に金属酸化物あるいは金属ケイ化物層を形成する。その後、アニールステップがＯ２雰囲気で８００〜１１００℃の範囲の温度で、かつ５秒以下で、１ミリトール以下の圧力の条件の元で行われる。その結果、酸化シリコン（ＳｉＯｘ≦２）の層が基板上形成され、金属ケイ化物の層が酸化シリコン層の上に形成される。
【００３５】
第５の処理パスによれば、誘電体組み合わせ層が遷移金属原子を８００℃以上のＯ２雰囲気に、最初にスパッタリングすることにより形成される。スパッタリングに代わるものとして、気相成長あるいは蒸着ステップを実行してもよい。これらの金属原子が洗浄されたシリコン製基板上に金属または金属ケイ化物の層を形成する。その後、アニールステップがＯ２雰囲気で、８００℃以上の温度で、５秒以下で、かつ１ミリトール以下の圧力の条件で行われる。その結果、酸化シリコン（ＳｉＯｘ≦２）の層が基板上に形成され、金属ケイ化物の層が酸化シリコン層の上に形成される。
【００３６】
以上の説明は、本発明の単なる一実施例であり、様々な変形例は当業者に明らかである。そして、これらの変形例も本発明の特許請求内に記載された範囲以内に入るものである。本発明は、電界効果型トランジスタ用のゲート誘電体層の形成を例に説明したが、誘電体層の形成のみならず、単位面積当たりのキャパシタンスの増やすことが必要な他のデバイスにも適用可能である。
【００３７】
特許請求の範囲の発明の要件の後に括弧で記載した番号がある場合は、本発明の一実施例の対応関係を示すものであって、本発明の範囲を限定するものと解釈すべきではない。
【図１】
2009177192.tif 000003
【図２】
2009177192.tif 000004
【図３】
2009177192.tif 000005
【図４】
2009177192.tif 000006
【図５】
2009177192.tif 000007