(57)【要約】【課題】演算増幅回路を低消費電力化する。【解決手段】本発明に係わるレベルシフト回路は、第１および第２の基準電圧生成回路と、第１のキャパシタと、第１のキャパシタと第１および第２の基準電圧生成回路との間に設けられた複数の第１のスイッチと、一端および他端が増幅回路に接続された第２のキャパシタと、第１のキャパシタと第２のキャパシタとの間に設けられた複数の第２のスイッチと、第３のキャパシタと、第３のキャパシタと第１および第２の基準電圧生成回路との間に設けられた複数の第３のスイッチと、一端および他端が増幅回路に接続された第４のキャパシタと、第３のキャパシタと第４のキャパシタとの間に設けられた複数の第４のスイッチと、複数の第１のスイッチと複数の第２のスイッチとを交互にオン・オフするように制御し、複数の第３のスイッチと複数の第４のスイッチとを交互にオン・オフするように制御するスイッチ制御部と、を有する。【選択図】図２
2009081565.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端子と、
一端がグランド端子に接続され、ゲートが前記第１および第２の入力端子に接続された第１導電型の第１および第２のトランジスタと、
一端が電源電圧端子に接続された第２導電型の第１および第２のトランジスタと、
前記第１導電型の第１トランジスタの他端と前記第２導電型の第１トランジスタの他端との間に接続された第１の出力端子と、
前記第１導電型の第２トランジスタの他端と前記第２導電型の第２トランジスタの他端との間に接続された第２の出力端子と、
を有する増幅回路と、
前記第１の入力端子へ入力された第１入力電圧をレベルシフトして前記第２導電型の第１トランジスタのゲートへ与え、前記第２の入力端子へ入力された第２入力電圧をレベルシフトして前記第２導電型の第２トランジスタのゲートへ与えるレベルシフト回路と、を備え、
前記レベルシフト回路は、
各々異なる第１および第２の基準電圧を生成し出力する第１および第２の基準電圧生成回路と、
第１のキャパシタと、
前記第１のキャパシタの一端と前記第１の基準電圧生成回路の出力との間、前記第１のキャパシタの他端と前記第２の基準電圧生成回路の出力との間に設けられた複数の第１のスイッチと、
一端が前記第１の入力端子に接続され他端が前記第２導電型の第２トランジスタのゲートに接続された第２のキャパシタと、
前記第１のキャパシタの前記一端と前記第２のキャパシタの一端との間、前記第１のキャパシタの前記他端と前記第２のキャパシタの他端との間に設けられた複数の第２のスイッチと、
第３のキャパシタと、
前記第３のキャパシタの一端と前記第１の基準電圧生成回路の出力との間、前記第３のキャパシタの他端と前記第２の基準電圧生成回路の出力との間に設けられた複数の第３のスイッチと、
一端が前記第２の入力端子に接続され他端が前記第２導電型の第２トランジスタのゲートに接続された第４のキャパシタと、
前記第３のキャパシタの前記一端と前記第４のキャパシタの一端との間、前記第３のキャパシタの前記他端と前記第４のキャパシタの他端との間に設けられた複数の第４のスイッチと、
前記複数の第１のスイッチと前記複数の第２のスイッチとを交互にオン・オフするように制御し、前記複数の第３のスイッチと前記複数の第４のスイッチとを交互にオン・オフするように制御するスイッチ制御部と、
を有することを特徴とする演算増幅回路。
【請求項２】
前記第２のキャパシタの容量は前記第１のキャパシタの容量よりも大きく、前記第４のキャパシタの容量は前記第３のキャパシタの容量よりも大きいことを特徴とする請求項１に記載の演算増幅回路。
【請求項３】
前記レベルシフト回路は、
第５のキャパシタと、
前記第５のキャパシタの一端と前記第１の基準電圧生成回路の出力との間、前記第５のキャパシタの他端と前記第２の基準電圧生成回路の出力との間に設けられた複数の第５のスイッチと、
前記第５のキャパシタの前記一端と前記第２のキャパシタの一端との間、前記第５のキャパシタの前記他端と前記第２のキャパシタの他端との間に設けられた複数の第６のスイッチと、をさらに有し、
前記スイッチ制御部は、前記複数の第１および第６のスイッチと、前記複数の第２および第５のスイッチとを交互にオン・オフすることを特徴とする請求項１または２に記載の演算増幅回路。
【請求項４】
前記第１のキャパシタの容量と前記第５のキャパシタの容量とは略同一であることを特徴とする請求項３に記載の演算増幅回路。
【請求項５】
前記レベルシフト回路は、
第６のキャパシタと、
前記第６のキャパシタの一端と前記第１の基準電圧生成回路の出力との間、前記第６のキャパシタの他端と前記第２の基準電圧生成回路の出力との間に設けられた複数の第７のスイッチと、
前記第６のキャパシタの前記一端と前記第４のキャパシタの一端との間、前記第６のキャパシタの前記他端と前記第４のキャパシタの他端との間に設けられた複数の第８のスイッチと、をさらに有し、
前記スイッチ制御部は、前記複数の第３のおよび第８のスイッチと、前記複数の第４および第７のスイッチとを交互にオン・オフすることを特徴とする請求項１ないし４のいずれか一項に記載の演算増幅回路。
【請求項６】
前記第３のキャパシタの容量と前記第６のキャパシタの容量とは略同一であることを特徴とする請求項５に記載の演算増幅回路。
【請求項７】
前記第２導電型の第１および第２トランジスタの一端は、前記第２の導電型の他のトランジスタを介して前記電源電圧端子に接続されたことを特徴とする請求項１ないし６のいずれか一項に記載の演算増幅回路。
【請求項８】
前記第１導電型の第１および第２トランジスタの一端は、前記第１の導電型の他のトランジスタを介して前記グランド端子に接続されたことを特徴とする請求項１ないし７のいずれか一項に記載の演算増幅回路。
【請求項９】
前記第１導電型の第１トランジスタの他端に一端が接続された前記第１導電型の第３トランジスタと、
前記第２導電型の第１トランジスタの他端に一端が接続された前記第２導電型の第３トランジスタと、
前記第１導電型の第２トランジスタの他端に一端が接続され、ゲートが前記第１導電型の第３トランジスタのゲートに接続された前記第１導電型の第４トランジスタと、
前記第２導電型の第２トランジスタの他端に一端が接続され、ゲートが前記第２導電型の第３トランジスタのゲートに接続された前記第２導電型の第４トランジスタと、を備え、
前記第１の出力端子は、前記第１導電型の第３トランジスタの他端と前記第２導電型の第３トランジスタの他端との間に接続され、
前記第２の出力端子は、前記第１導電型の第４トランジスタの他端と前記第２導電型の第４トランジスタの他端との間に接続された、
ことを特徴とする請求項１ないし８のいずれか一項に記載の演算増幅回路。
【請求項１０】
請求項１ないし９のいずれか一項に記載の演算増幅回路を備えたサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、演算増幅回路およびサンプルホールド回路に関し、たとえばプッシュプル動作を行う演算増幅回路に関する。
【背景技術】
【０００２】
従来から、演算増幅回路における出力段として、少ないバイアス電流で大きな駆動能力を得ることが可能なプッシュプル出力段が用いられている。プッシュプル動作を実現するには、Ｐチャネルトランジスタ（ＰＭＯＳトランジスタ）の駆動とＮチャネルトランジスタ（ＮＭＯＳトランジスタ）の駆動を行うために、レベルシフト回路が必要になる。しかしながら、従来方式の場合、レベルシフト回路に定電流を流す構成を採っていた。このため消費電力が高くなる問題があった。また、従来方式では、電流をカレントミラー回路により折り返していたため、より多くの電流を必要とするといった問題もあった。
【非特許文献１】C-K. Wang, R. Castello and P. R. Gray, “A Scalable High-Performance Switched-Capacitor Filter,” IEEE Journal of solid-state circuits, vol. Sc-21, No.1, February 1986
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、低消費電力化された演算増幅回路および当該演算増幅器を用いたサンプルホールド回路を提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様としての演算増幅回路は、
第１および第２の入力端子と、
一端がグランド端子に接続され、ゲートが前記第１および第２の入力端子に接続された第１導電型の第１および第２のトランジスタと、
一端が電源電圧端子に接続された第２導電型の第１および第２のトランジスタと、
前記第１導電型の第１トランジスタの他端と前記第２導電型の第１トランジスタの他端との間に接続された第１の出力端子と、
前記第１導電型の第２トランジスタの他端と前記第２導電型の第２トランジスタの他端との間に接続された第２の出力端子と、
を有する増幅回路と、
前記第１の入力端子へ入力された第１入力電圧をレベルシフトして前記第２導電型の第１トランジスタのゲートへ与え、前記第２の入力端子へ入力された第２入力電圧をレベルシフトして前記第２導電型の第２トランジスタのゲートへ与えるレベルシフト回路と、を備え、
前記レベルシフト回路は、
各々異なる第１および第２の基準電圧を生成し出力する第１および第２の基準電圧生成回路と、
第１のキャパシタと、
前記第１のキャパシタの一端と前記第１の基準電圧生成回路の出力との間、前記第１のキャパシタの他端と前記第２の基準電圧生成回路の出力との間に設けられた複数の第１のスイッチと、
一端が前記第１の入力端子に接続され他端が前記第２導電型の第２トランジスタのゲートに接続された第２のキャパシタと、
前記第１のキャパシタの前記一端と前記第２のキャパシタの一端との間、前記第１のキャパシタの前記他端と前記第２のキャパシタの他端との間に設けられた複数の第２のスイッチと、
第３のキャパシタと、
前記第３のキャパシタの一端と前記第１の基準電圧生成回路の出力との間、前記第３のキャパシタの他端と前記第２の基準電圧生成回路の出力との間に設けられた複数の第３のスイッチと、
一端が前記第２の入力端子に接続され他端が前記第２導電型の第２トランジスタのゲートに接続された第４のキャパシタと、
前記第３のキャパシタの前記一端と前記第４のキャパシタの一端との間、前記第３のキャパシタの前記他端と前記第４のキャパシタの他端との間に設けられた複数の第４のスイッチと、
前記複数の第１のスイッチと前記複数の第２のスイッチとを交互にオン・オフするように制御し、前記複数の第３のスイッチと前記複数の第４のスイッチとを交互にオン・オフするように制御するスイッチ制御部と、
を有することを特徴とする。
【０００５】
本発明の一態様としてのサンプルホールド回路は、上記演算増幅回路を備えたことを特徴とする。
【発明の効果】
【０００６】
本発明により、演算増幅回路および当該演算増幅器を用いたサンプルホールド回路を低消費電力化できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら本実施の形態について詳細に説明する。
【０００８】
図１は、本発明の第１の実施形態としての演算増幅回路の構成を示す回路図である。
【０００９】
この演算増幅回路は、差動入力端子ＩＮ＋、ＩＮ−と、増幅回路（アンプ）３１と、レベルシフト部１１と、クロック源３５を用いてレベルシフト部１１を制御するスイッチ制御部３４と、出力端子ＯＵＴ−、ＯＵＴ＋とを備える。
【００１０】
レベルシフト部は入力端子Ａ、Ｂと、出力端子Ａ’、Ｂ’とを有し、Ａ−Ａ’間のレベルシフトと、Ｂ−Ｂ’間のレベルシフトとを行う。スイッチ制御部３４とレベルシフト部１１とはレベルシフト回路３６を形成する。
【００１１】
増幅回路３１は２組の差増入力端子３２、３３を有する。入力端子ＩＮ＋、ＩＮ−から入力される差動入力信号は、増幅回路３１の一方の差動入力端子３２と、レベルシフト部１１の入力端子Ａ，Ｂとに入力される。レベルシフト部１１に入力された差動入力信号はレベルシフトされて出力端子Ａ‘、Ｂ’から出力され、増幅回路の他方の差動入力端子３３に入力される。
【００１２】
増幅回路３１の差動出力信号は、差動出力端子ＯＵＴ−、ＯＵＴ＋から出力される。差動出力端子ＯＵＴ−、ＯＵＴ＋には、キャパシタ等の駆動負荷（図４参照）が接続される。
【００１３】
図２は、レベルシフト回路３６におけるレベルシフト部１１の構成を示す。
【００１４】
レベルシフト部１１は、２つのプッシュプル動作用のキャパシタＣ１と、２つの転送用のキャパシタＣ２と、４つのスイッチφ１と、４つのスイッチφ２と、バッファＶｒｅｆ、Ｖｒｅｆ’とを有する。２つのキャパシタＣ１は、同じ容量値を持ち、２つのキャパシタＣ２は、同じ容量値を持つ。また、４つのスイッチφ１は、同じタイミングでオン・オフされ、４つのスイッチφ２は、同じタイミングでオン・オフされる。
【００１５】
キャパシタＣ１の容量値は、キャパシタＣ２よりも大きい。２つのキャパシタＣ１のうち、一方は常にレベルシフト部１１の入力端子Ａおよび出力端子Ａ’に接続され、他方は常にレベルシフト部の入力端子Ｂおよび出力端子Ｂ’に接続されている。
【００１６】
スイッチφ１がオン、スイッチφ２がオフのとき、２つのキャパシタＣ２には、バッファＶｒｅｆ、Ｖｒｅｆ’間の電圧（バイアス電圧）が印加され、電荷が充電される。一方、スイッチφ１がオフ、スイッチφ２がオンのとき、２つのキャパシタＣ２は、キャパシタＣ１とそれぞれ並列に接続され、キャパシタＣ２に充電された電荷を、並列接続されたキャパシタＣ１に転送する。なお、図２では、２つのキャパシタＣ２とバッファＶｒｅｆ、Ｖｒｅｆ’とを接続しているが、バッファＶｒｅｆ、Ｖｒｅｆ’をそれぞれ２つ用意し、キャパシタＣ２とバッファＶｒｅｆ、Ｖｒｅｆ’を１対１で接続してもよい。ただし、後述するが、図２のように２つのキャパシタＣ２でバッファＶｒｅｆ、Ｖｒｅｆ’を共有した方が、レベルシフト回路の消費電力が小さくて済む。
【００１７】
バッファＶｒｅｆ，Ｖｒｅｆ’は、一端が基準電圧端子に接続されることで基準電圧生成回路として動作し、キャパシタＣに基準電圧を出力する。基準電圧端子とキャパシタＣとの間にバッファを設置することで、基準電圧生成回路の出力インピーダンスが低い状態でキャパシタＣが駆動されることになる。
【００１８】
図３は、スイッチφ１、φ２の制御タイミングを示すタイミングチャートである。
【００１９】
スイッチφ１、φ２は交互にオン・オフされる。オン・オフの制御は、スイッチ制御部３４により行われる。スイッチ制御部３４は、クロック源３５を有し、このクロック源３５から供給されるクロックをもとに、一定の時間間隔で、スイッチφ１、φ２を交互にオン・オフする。
【００２０】
上述したように、スイッチφ１がオンでスイッチφ２がオフのときに、キャパシタC２をバイアス電圧を印加し、スイッチφ１がオフでスイッチφ２がオンのとき、キャパシタＣ２に蓄積された電荷をキャパシタＣ１に転送する。一方のキャパシタＣ１にて端子Ａ−Ａ‘間のレベルシフトが行われ、他方のキャパシタＣ１にて端子Ｂ−Ｂ’間のレベルシフトが行われる。
【００２１】
キャパシタＣ２の容量値をキャパシタＣ１よりも小さくしているため、立ち上がりまで（キャパシタＣ１に電荷が充電されるまで）に時間を要するが、キャパシタＣ２の容量値を小さくすることにより、バッファＶｒｅｆ、Ｖｒｅｆ’の電流を小さくでき、また、バッファＶｒｅｆ、Ｖｒｅｆ’のサイズを小さくできる。
【００２２】
ここでは４つのスイッチφ２が全て同じタイミングでオン・オフされ、４つのスイッチφ１が全て同じタイミングでオン・オフされる例を示したが、たとえば端子Ｂ、Ｂ’に接続されるスイッチφ２と、端子Ａ、Ａ’に接続されるスイッチφ２とのオン・オフのタイミングを逆にし、これに合わせて、端子Ｂ、Ｂ’側に接続されるスイッチφ１と、端子Ａ、Ａ’側に接続されるスイッチφ１とのオン・オフのタイミングを逆にしてもよい。
【００２３】
以上のように第１の実施形態によれば、図２のような構成を有するレベルシフト部を演算増幅器に採用することで、レベルシフト部自体にバイアス電流を流す必要がなくなり、演算増幅器の低消費電力化を図ることができる。また、レベルシフト回路により増幅回路３１をプッシュプル動作させることで、少ないバイアス電流で演算増幅回路の駆動能力を上げることができる。
【００２４】
ここで、図２のレベルシフト部の構成では、キャパシタＣ２に電荷を供給するするバッファＶｒｅｆ、Ｖｒｅｆ’が必要になるが、電源投入後、一旦、キャパシタＣ１に電荷がたまってしまえば、バッファＶｒｅｆ、Ｖｒｅｆ’からほとんど電荷は供給しなくても済む。このため、電源投入後に回路が動作可能になるまでの期間が許す限り、バッファＶｒｅｆ、Ｖｒｅｆ’の電流を絞ることが可能である。しかも、差動でバッファＶｒｅｆ、Ｖｒｅｆ’を共通化させることで、２つのキャパシタＣ２の差動電圧のずれは、充電時に、電荷の再分配で平均化されるため、さらにバッファの電流を絞ることができる。これを、図４を用いて説明する。
【００２５】
図４は、図２でスイッチφ１がオンとなり、キャパシタＣ２とバッファＶｒｅｆ、Ｖｒｅｆ'とが接続される場合を示した図である。キャパシタＣ２は、スイッチφ１がオフ、スイッチφ２がオンのとき、それぞれキャパシタＣ１に電荷を転送するため、スイッチφ１がオンとなったとき、平均値Ｖ（たとえばＶｒｅｆ、Ｖｒｅｆ’の電圧差）に対して、それぞれ差動電圧のずれΔＶが生じる。この差動電圧のずれΔＶは、スイッチφ１がオンして、キャパシタＣ２がバッファＶｒｅｆ、Ｖｒｅｆ’に接続されると、キャパシタＣ２同士で再分配される（電荷の再配分が行われる）。したがって、バッファＶｒｅｆ、Ｖｒｅｆ’の駆動能力は少なくてもすみ、これによりバッファＶｒｅｆ、Ｖｒｅｆ’の電流を絞ることができる。
【００２６】
なお、図２において、バッファＶｒｅｆ、Ｖｒｅｆ’は、たとえば各々異なる第１および第２の基準電圧を生成し出力する第１および第２の基準電圧生成回路に相当する。
【００２７】
また、端子Ａ、Ａ’側に設けられたキャパシタＣ２はたとえば第１のキャパシタに相当し、端子Ａ、Ａ’側に設けられた２つのスイッチφ１はたとえば第１のスイッチに相当し、端子Ａ、Ａ’に接続されたキャパシタＣ１はたとえば第２のキャパシタに相当し、端子Ａ、Ａ’側に設けられた２つのスイッチφ２はたとえば第１のスイッチに相当する。
【００２８】
また端子Ｂ、Ｂ’側に設けられた２つのスイッチφ１はたとえば第３のスイッチに相当し、端子Ｂ、Ｂ’側に設けられたキャパシタＣ２はたとえば第３のキャパシタに相当し、端子Ｂ、Ｂ’に接続されたキャパシタＣ１はたとえば第４のキャパシタに相当し、端子Ｂ、Ｂ’側に設けられた２つのスイッチφ２はたとえば第４のスイッチに相当する。
【００２９】
図５は、転送用のキャパシタを各系統（Ａ−Ａ’とＢ−Ｂ’）につきそれぞれ２つ用いたレベルシフト部の構成例を示す。キャパシタＣ２とＣ３が、転送用のキャパシタである。転送用のキャパシタを２つにする利点は、１つ目は、キャパシタＣ２、Ｃ３の容量が同じとした場合、フェーズ（スイッチφ１がオンのフェーズと、スイッチφ２がオンのフェーズ）によらず、端子Ａ−Ａ’（および端子Ｂ−Ｂ’）間の容量（レベルシフトの容量）が同じであることである。すなわち、端子Ａ−Ａ’を例にとると、スイッチφ１がオンでスイッチφ２がオフのとき、端子Ａ−Ａ’間にキャパシタＣ１とＣ３が並列接続されているため端子Ａ−Ａ’の容量はＣ１＋Ｃ３であり、一方、スイッチφ１がオフでスイッチφ２がオンのとき、端子Ａ−Ａ’間にキャパシタＣ１とＣ２が並列接続されているため端子Ａ−Ａ’間の容量はＣ１＋Ｃ２である。したがってＣ２＝Ｃ３のとき、各フェーズで、端子Ａ−Ａ’の容量は同一である。端子Ｂ−Ｂ’についても同様のことが言える。転送用のキャパシタを２つにする２つ目の利点は、２つのキャパシタＣ２、Ｃ３にたまった電荷で、キャパシタＣ１をチャージするので、立ち上がりが早いという点である。
【００３０】
なお図５において、端子Ａ、Ａ’側に設けられたキャパシタＣ３はたとえば第５のキャパシタに相当し、このキャパシタＣ５とバッファＶｒｅｆ、Ｖｒｅｆ’との間の２つのスイッチφ２はたとえば第５のスイッチに相当し、このキャパシタＣ５と端子Ａ、Ａ’との間の２つのスイッチφ１はたとえば第６のスイッチに相当する。
【００３１】
また端子Ｂ、Ｂ’側に設けられたキャパシタＣ３はたとえば第６のキャパシタに相当し、このキャパシタＣ３とバッファＶｒｅｆ、Ｖｒｅｆ’との間の２つのスイッチφ２はたとえば第７のスイッチに相当し、このキャパシタＣ３と端子Ｂ、Ｂ’との間の２つのスイッチφ１はたとえば第８のスイッチに相当する。
【００３２】
図６は、図５のレベルシフト部を含む増幅演算回路の詳細構成の一例を示す回路図である。ただし図面の簡単のため、スイッチ制御部の図示は省略している。
【００３３】
図１の増幅器（アンプ）３１をＭＯＳトランジスタにより構成している。電圧に余裕があれば、図示のような1段のテレスコピック型が、電流のパスを最小にするため、この構成が低消費電力には、有用である。
【００３４】
Ｎチャネルトランジスタ（ＮＭＯＳトランジスタ）Ｍ１、Ｍ２のゲートがレベルシフト部の入力端子Ａ，Ｂならびに入力端子ＩＮ＋、ＩＮ−に接続されている。ＮチャネルトランジスタＭ１はたとえば第１導電型の第１トランジスタに相当し、ＮチャネルトランジスタＭ２はたとえば第１導電型の第２トランジスタに相当する。Ｐチャネルトランジスタ（ＰＭＯＳトランジスタ）Ｍ３、Ｍ４のゲートにレベルシフト部の出力端子Ａ’，Ｂ’が接続されている。ＰチャネルトランジスタＭ３はたとえば第２導電型の第１トランジスタに相当し、ＰチャネルトランジスタＭ４はたとえば第２導電型の第２トランジスタに相当する。レベルシフト部は、トランジスタＭ１、Ｍ３のゲート間の電圧およびトランジスタＭ２、Ｍ４のゲート間の電圧を、入力端子ＩＮ＋、ＩＮ−の入力電圧の変動にかかわらずできるだけ一定にするように動作する。ゲート間の電圧は、レベルシフト部のキャパシタＣ１の電圧に相当する。
【００３５】
ＮチャネルトランジスタＭ１のドレインと、ＰチャネルトランジスタＭ３のドレインとの接続点は、出力端子ＯＵＴ−を介して、駆動負荷としてのキャパシタＣＬの一端に接続されている。キャパシタＣＬの他端はグランド（グランド端子）に接続されている。
【００３６】
ＮチャネルトランジスタＭ２のドレインとＰチャネルトランジスタＭ４のドレインとの接続点は、出力端子ＯＵＴ＋を介して、駆動負荷としてのキャパシタＣＬの一端に接続されている。キャパシタＣＬの他端はグランド（グランド端子）に接続されている。
【００３７】
ＰチャネルトランジスタＭ３、Ｍ４のソースはＰチャネルトランジスタＭ５のドレインに接続され、ＰチャネルトランジスタＭ５のソースは電源電位（電源電圧端子）に接続されている。３つのＰチャネルトランジスタＭ３、Ｍ４、Ｍ５はいわゆる差動対構成を形成する。
【００３８】
ＮチャネルトランジスタＭ１、Ｍ２のソースはＮチャネルトランジスタＭ６のドレインに接続され、ＮチャネルトランジスタＭ６のソースはグランド（グランド端子）に接続されている。３つのＮチャネルトランジスタＭ１、Ｍ２、Ｍ６は差動対構成を形成する。
【００３９】
入力端子ＩＮ＋の入力電圧が上がったとき、出力端子ＯＵＴ＋に接続されたキャパシタＣＬの電圧（出力電圧）も上がる。図６の矢印は、入力端子ＩＮ＋の入力電圧が上がったときに増加した電流の箇所を示している。出力端子ＯＵＴ＋に接続されたキャパシタ（負荷容量）ＣＬは、ＰチャネルトランジスタＭ４によって駆動され、ＰチャネルトランジスタＭ４の電流は、無信号時のバイアス電流よりも増えており、プッシュプルの動作になる。一方、逆相の出力電圧（出力端子ＯＵＴ−に接続されたキャパシタＣＬの電圧）は、ＮチャネルトランジスタＭ１がこのキャパシタＣＬから電流を引き込むため、下がることになる。このときＮチャネルトランジスタＭ１の電流は、無信号時のバイアス電流よりも増える。
【００４０】
図６では、Ｐチャネル入力段およびＮチャネル出力段においてそれぞれ差動対構成を用いた例を示したが、片方の導電型のみ差動対構成を用いてもよい。片方の導電型のみ差動対構成を用いた演算増幅回路の例を図７に示す。本例では、Ｐチャネル入力段にのみ差動対構成を用いている。
【００４１】
図８は、図６で示した増幅回路（アンプ）をカスコード構成に変更したものである。
【００４２】
すなわちＮチャネルトランジスタＭ１のドレインにＮチャネルトランジスタＭ１１のソースが接続され、ＮチャネルトランジスタＭ１１のドレインはＰチャネルトランジスタ１２のドレインに接続され、Ｐチャネルトランジスタ１２のソースはＰチャネルトランジスタＭ３のドレインに接続されている。ＮチャネルトランジスタＭ１１のドレインとＰチャネルトランジスタ１２のドレインとの接続点が、出力端子ＯＵＴ−を介して駆動負荷としてのキャパシタＣＬの一端に接続されている。
【００４３】
またＮチャネルトランジスタＭ２のドレインにＮチャネルトランジスタＭ１３のソースが接続され、ＮチャネルトランジスタＭ１３のドレインはＰチャネルトランジスタ１４のドレインに接続され、Ｐチャネルトランジスタ１４のソースはＰチャネルトランジスタＭ４のドレインに接続されている。ＮチャネルトランジスタＭ１３のドレインとＰチャネルトランジスタ１４のドレインとの接続点が、出力端子ＯＵＴ＋を介して駆動負荷としてのキャパシタＣＬの一端に接続されている。
【００４４】
ＮチャネルトランジスタＭ１１、Ｍ１３のゲートは共通に接続され、ある基準電位に設定されている。またＰチャネルトランジスタＭ１２、Ｍ１４のゲートは共通に接続され、別の基準電位に設定されている。
【００４５】
このようなカスコード構成を採用することにより、出力インピーダンスが高くなり、大きなゲインを得ることが可能になる。
【００４６】
図８では、Ｐチャネル入力段およびＮチャネル出力段においてそれぞれ差動対構成を用いていたが、図７と同様に、片方の導電型のみ差動対構成を用いてもよい。図８において片方の導電型のみ差動対構成を用いた演算増幅回路の例を図９に示す。本例では、Ｐチャネル入力段にのみ差動対構成を用いている。
【００４７】
図１０は、図１の演算増幅回路を適用したサンプルホールド回路の構成を示す。
【００４８】
サンプルホールド回路は、入力信号のサンプルと、サンプルした電圧の出力側への保持（ホールド）とを行う回路である。サンプルホールド回路は、クロック信号によって、サンプルとホールドを繰り返すため、クロックが必要となる図１の演算増幅回路と容易に組み合わせることが出来る。スイッチφ１１、φ１２のオン・オフの制御タイミングを図１１に示す。スイッチφ１１、φ１２は交互にオン・オフされる。スイッチφ１１がオンの時、入力信号が各キャパシタＣｓにサンプルされる。スイッチφ１２がオンの時、各キャパシタＣｓが演算増幅回路の入力端子および出力端子に接続されるとともにレベルシフト部の入力端子に接続され、サンプルした電圧をホールドする。キャパシタＣＬは演算増幅回路によって駆動される負荷である。
【００４９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態としての演算増幅回路の構成を示す回路図。
【図２】レベルシフト部の構成を示す回路図。
【図３】レベルシフト部における各スイッチの制御のタイミングチャート。
【図４】レベルシフト部におけるバッファの電流を絞ることができる理由を説明する図。
【図５】転送用のキャパシタを増やしたレベルシフト回路の構成例を示す図。
【図６】図１の増幅演算回路の詳細構成の一例を示す回路図。
【図７】図６において片方の導電型のみ差動対構成にした例を示す図。
【図８】図６で示した増幅回路をカスコード構成に変更したものを示す図。
【図９】図８において片方の導電型のみ差動対構成にした例を示す図。
【図１０】図１の演算増幅回路を適用したサンプルホールド回路の構成を示す図。
【図１１】図１０のサンプルホールド回路におけるスイッチの制御タイミングを示すタイミングチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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