(57)【要約】【課題】デジタル回路とアナログ回路を混載する集積回路装置において、より精度の高いシミュレーションを実行し、信頼性の高い集積回路装置の設計方法等を提供すること。【解決手段】デジタル回路ブロックとアナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、全体回路の接続情報を作成する（ステップＳ１４）。次に、全体回路のレイアウト情報を作成する（ステップＳ１６）。次に、全体回路の接続情報及びレイアウト情報に基づいてリピータセルに接続されるネットの配線負荷による遅延時間を計算し、遅延時間情報を作成する（ステップＳ２０）。次に、全体回路の接続情報に基づいて、全体回路に対するデジタルアナログ混在シミュレーションを実行する（ステップＳ２２）。最後に、デジタル回路ブロックとリピータセルに対して遅延時間情報に基づく論理シミュレーションを実行し、アナログ回路ブロックに対して回路シミュレーションを実行する。【選択図】図１
2009116627.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計方法であって、
前記デジタル回路ブロックと前記アナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルとを含む全体回路の接続情報を作成する全体回路接続情報作成ステップと、
前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルを配置し、各ネットを配線し、前記全体回路のレイアウト情報を作成する全体回路レイアウト情報作成ステップと、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて前記リピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報を作成する遅延時間情報作成ステップと、
前記全体回路の前記接続情報に基づいて、前記全体回路に対するデジタルアナログ混在シミュレーションを実行する全体回路シミュレーション実行ステップと、を含み、
前記全体回路シミュレーション実行ステップにおいて、
前記デジタル回路ブロックと前記リピータセルに対して前記遅延時間情報に基づく論理シミュレーションを実行し、前記アナログ回路ブロックに対して回路シミュレーションを実行することを特徴とする集積回路装置の設計方法。
【請求項２】
請求項１において、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて、前記全体回路に含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含む前記全体回路の配線負荷情報を作成する全体回路配線負荷情報作成ステップを含み、
前記遅延時間情報作成ステップにおいて、
前記全体回路の前記配線負荷情報に基づいて、前記リピータセルに接続されるネットの配線負荷による遅延時間を計算することを特徴とする集積回路装置の設計方法。
【請求項３】
請求項２において、
前記デジタル回路ブロックの接続情報及びレイアウト情報に基づいて、前記デジタル回路ブロックに含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含む前記デジタル回路ブロックの配線負荷情報を作成するデジタル回路ブロック配線負荷情報作成ステップを含み、
前記遅延時間情報作成ステップにおいて、
前記全体回路の前記配線負荷情報と前記デジタル回路ブロックの前記配線負荷情報に基づいて、前記リピータセルに接続されるネットの配線を含む各配線の負荷による遅延時間を計算することを特徴とする集積回路装置の設計方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記全体回路レイアウト情報作成ステップにおいて、
前記全体回路は前記アナログ回路ブロックに接続される前記リピータセルを複数含み、当該リピータセルの各々と前記アナログ回路ブロックを接続する各ネットの配線の長さが所定の範囲に含まれるように前記リピータセルを配置することを特徴とする集積回路装置の設計方法。
【請求項５】
請求項４において、
前記全体回路レイアウト情報作成ステップにおいて、
前記各ネットの配線が同じ長さになるように前記リピータセルを配置することを特徴とする集積回路装置の設計方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記全体回路レイアウト情報作成ステップにおいて、
前記アナログ回路ブロックに接続される前記リピータセルを、前記アナログ回路ブロックの当該リピータセルが接続されるポートの近傍に配置することを特徴とする集積回路装置の設計方法。
【請求項７】
デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計を支援する設計支援システムであって、
前記デジタル回路ブロックと前記アナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルとを含む全体回路の接続情報を生成する全体回路接続情報生成手段と、
前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルを配置し、各ネットを配線し、前記全体回路のレイアウト情報を生成する全体回路レイアウト情報生成手段と、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて前記リピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報を生成する遅延時間情報生成手段と、
前記全体回路の前記接続情報に基づいて、前記全体回路に対するデジタルアナログ混在シミュレーションを実行する全体回路シミュレーション実行手段と、を含み、
前記全体回路シミュレーション実行手段は、
前記デジタル回路ブロックと前記リピータセルに対して前記遅延時間情報に基づく論理シミュレーションを実行し、前記アナログ回路ブロックに対して回路シミュレーションを実行することを特徴とする集積回路装置の設計支援システム。
【請求項８】
デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計を支援する設計支援プログラムであって、
前記デジタル回路ブロックと前記アナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルとを含む全体回路の接続情報を生成する全体回路接続情報生成手段と、
前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルを配置し、各ネットを配線し、前記全体回路のレイアウト情報を生成する全体回路レイアウト情報生成手段と、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて前記リピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報を生成する遅延時間情報生成手段と、
前記全体回路の前記接続情報に基づいて、前記全体回路に対するデジタルアナログ混在シミュレーションを実行する全体回路シミュレーション実行手段としてコンピュータを機能させ、
前記全体回路シミュレーション実行手段は、
前記デジタル回路ブロックと前記リピータセルに対して前記遅延時間情報に基づく論理シミュレーションを実行し、前記アナログ回路ブロックに対して回路シミュレーションを実行することを特徴とする集積回路装置の設計支援プログラム。
【請求項９】
請求項１乃至６のいずれかに記載された集積回路装置の設計方法、請求項７に記載された集積回路装置の設計支援システム又は請求項８に記載された集積回路装置の設計プログラムを用いて設計製造されたことを特徴とする集積回路装置。
【請求項１０】
請求項９に記載された集積回路装置と、
前記集積回路装置の処理対象となるデータの入力手段と、
前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置の設計方法、集積回路装置の設計支援システム、集積回路装置の設計支援プログラム、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
従来、デジタル回路とアナログ回路を混載するＩＣの設計段階における動作検証の手法として、デジタル回路ブロックとアナログ回路ブロックに分けてそれぞれブロックレベルで論理シミュレーション及び回路シミュレーションを実行して詳細に動作検証を行い、全体回路でデジタル回路ブロックとアナログ回路ブロックの接続をチェックする手法がとられてきた。しかし、近年、コンピュータの処理能力が向上し、デジタル回路ブロックとアナログ回路ブロックを含む全体回路において、デジタル−アナログ混在シミュレータによる詳細な動作検証を行うことが可能になっている。
【特許文献１】特開２００４−１５７８７２号公報
【特許文献２】特開平５−６４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デジタル−アナログ混在シミュレータは、デジタル回路ブロックに対しては論理シミュレーションを実行し、アナログ回路ブロックに対しては回路シミュレーションを実行する。各ネットを伝搬する信号は、論理シミュレーションではデジタル信号で表現され、回路シミュレーションではアナログ信号で表現される。そのため、デジタル−アナログ混在シミュレータは、デジタル回路ブロックとアナログ回路ブロックの境界部分のネットについては抵抗マップを用いてデジタル信号とアナログ信号の変換処理を行う。ここで、デジタル回路ブロックの内部については、レイアウトデータから抽出した配線寄生抵抗や配線寄生抵抗に基づいて計算した各セルや各ネットの遅延時間情報（SDF）を考慮した精度の高い論理シミュレーションを実行することができる。
【０００４】
しかし、デジタル回路ブロックとアナログ回路ブロックの境界部分のネットについては、正確な遅延時間情報を簡単に反映させることができないため、特に境界部分のネットの配線が長いような場合には精度の高いデジタル−アナログ混在シミュレーションを実行することが困難であった。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、デジタル回路とアナログ回路を混載する集積回路装置において、より精度の高いシミュレーションを実行し、より信頼性の高い集積回路装置の設計方法等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明は、
デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計方法であって、
前記デジタル回路ブロックと前記アナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルとを含む全体回路の接続情報を作成する全体回路接続情報作成ステップと、
前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルを配置し、各ネットを配線し、前記全体回路のレイアウト情報を作成する全体回路レイアウト情報作成ステップと、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて前記リピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報を作成する遅延時間情報作成ステップと、
前記全体回路の前記接続情報に基づいて、前記全体回路に対するデジタルアナログ混在シミュレーションを実行する全体回路シミュレーション実行ステップと、を含み、
前記全体回路シミュレーション実行ステップにおいて、
前記デジタル回路ブロックと前記リピータセルに対して前記遅延時間情報に基づく論理シミュレーションを実行し、前記アナログ回路ブロックに対して回路シミュレーションを実行することを特徴とする。
【０００７】
集積回路装置は、複数のデジタル回路ブロックを含んでいてもよいし、複数のアナログ回路ブロックを含んでいてもよい。
【０００８】
リピータセルは、信号を中継することができるセルであればよく、その論理は限定されない。リピータセルの論理は、例えば、バッファ論理やインバータ論理であってもよい。また、入力ゲート容量やドライブ能力の異なる同一論理のリピータセルを何種類か用意しておいてもよい。また、デジタル回路ブロックとアナログ回路ブロックの間に複数のリピータセルが直列に接続されていてもよいし、デジタル回路ブロックの複数のポート又はアナログ回路ブロックの複数のポートにそれぞれリピータセルが接続されていてもよい。複数のリピータセルが存在する場合は、これら複数のリピータセルは論理やドライブ能力等が同一のリピータセルである必要はない。
【０００９】
全体回路接続情報作成ステップにおいて、デジタル回路ブロックがアナログ回路ブロックに供給する信号又はアナログ回路ブロックがデジタル回路ブロックに供給する信号のいずれかを伝搬させるためのすべてのネットに対してリピータセルを接続するようにしてもよいし、当該ネットのうち遅延時間を正確に反映させてシミュレーションを行いたい一部のネットにのみリピータセルを接続するようにしてもよい。
【００１０】
全体回路は、デジタル回路ブロック、アナログ回路回路ブロック及びリピータセルを含む回路であればよく、例えば、集積回路装置のＴＯＰ回路であってもよい。
【００１１】
全体回路の接続情報は、全体回路に含まれるセル（リピータセルを含む）やブロック（デジタル回路ブロック、アナログ回路ブロックを含む）を特定し、これらのセルやブロックに接続されるネットを特定するために十分な情報であればよい。例えば、全体回路の接続情報は、Verilogで記述されたネットリストであってもよい。
【００１２】
全体回路のレイアウト情報は、全体回路に含まれるセル（リピータセルを含む）やブロック（デジタル回路ブロック、アナログ回路ブロックを含む）の物理的な位置（配置）を特定し、これらのセルやブロックに接続されるネットの配線形状（配線長や配線幅）を特定するために十分な情報であればよい。
【００１３】
配線負荷は、配線の寄生容量又は寄生抵抗を考慮した配線負荷であってもよいし、寄生容量と寄生抵抗の両者を考慮した配線負荷であってもよい。また、寄生インダクタンスを考慮した配線負荷であってもよい。
【００１４】
遅延時間情報は、例えば、各セルの入力が変化してから出力が変化するまでの時間（セル内部の信号伝搬時間、以下、セル遅延という場合もある）と２つ以上のセルを接続する各ネットの配線負荷による遅延時間（以下、配線遅延という場合もある）をともに含んでいてもよい。遅延時間情報は、例えば、SDFフォーマットのファイル（SDFファイル）であってもよい。
【００１５】
本発明によれば、全体回路においてデジタル回路ブロックとアナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、全体回路のデジタルアナログ混在シミュレーションにおいてデジタル回路ブロックとリピータセルに対しては論理シミュレーションを実行する。そして、当該論理シミュレーションは、リピータセルに接続されるネットの配線遅延を含む遅延時間情報に基づいて実行される。従って、リピータセルに接続されるネットの配線遅延が論理シミュレーションに反映されるので、デジタル回路ブロックとアナログ回路ブロックをリピータセルを介さずに直接接続する場合と比較して全体回路のデジタルアナログ混在シミュレーションの精度を向上させることができる。その結果、集積回路装置の設計段階において、デジタル回路ブロックとアナログ回路ブロックのインターフェース部分の信号伝搬タイミングに関する不具合を発見することが容易になり、信頼性の高い集積回路装置を提供することができる。また、ＥＣＯによる工数およびコストの増加を抑制することができる。
【００１６】
（２）本発明の集積回路装置の設計方法は、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて、前記全体回路に含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含む前記全体回路の配線負荷情報を作成する全体回路配線負荷情報作成ステップを含み、
前記遅延時間情報作成ステップにおいて、
前記全体回路の前記配線負荷情報に基づいて、前記リピータセルに接続されるネットの配線負荷による遅延時間を計算することを特徴とする。
【００１７】
本発明によれば、配線負荷として寄生抵抗と寄生容量の両者に基づいて遅延時間を計算するので、遅延時間情報の精度を向上させることができる。従って、全体回路のデジタルアナログ混在シミュレーションの精度を向上させることができる。
【００１８】
（３）本発明の集積回路装置の設計方法は、
前記デジタル回路ブロックの接続情報及びレイアウト情報に基づいて、前記デジタル回路ブロックに含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含む前記デジタル回路ブロックの配線負荷情報を作成するデジタル回路ブロック配線負荷情報作成ステップを含み、
前記遅延時間情報作成ステップにおいて、
前記全体回路の前記配線負荷情報と前記デジタル回路ブロックの前記配線負荷情報に基づいて、前記リピータセルに接続されるネットの配線を含む各配線の負荷による遅延時間を計算することを特徴とする。
【００１９】
デジタル回路ブロックの接続情報は、デジタル回路ブロックに含まれる各セルを特定し、これらのセルに接続されるネットを特定するために十分な情報であればよい。例えば、デジタル回路ブロックの接続情報は、Verilogで記述されたネットリストであってもよい。
【００２０】
デジタル回路ブロックのレイアウト情報は、デジタル回路ブロックに含まれるセルの物理的な位置（配置）を特定し、これらのセルに接続されるネットの配線形状（配線長や配線幅）を特定するために十分な情報であればよい。
【００２１】
本発明によれば、全体回路のセル遅延や配線遅延だけでなく、デジタル回路ブロック内部のセル遅延や配線遅延についても寄生抵抗及び寄生容量を考慮して遅延時間の計算精度を向上させて遅延時間情報を作成する。従って、全体回路のデジタルアナログ混在シミュレーションにおいてデジタル回路ブロックの内部についても精度の高いシミュレーションを実行することができるので、全体回路のデジタルアナログ混在シミュレーションの精度をより向上させることができる。
【００２２】
（４）本発明の集積回路装置の設計方法は、
前記全体回路レイアウト情報作成ステップにおいて、
前記全体回路は前記アナログ回路ブロックに接続される前記リピータセルを複数含み、当該リピータセルの各々と前記アナログ回路ブロックを接続する各ネットの配線の長さが所定の範囲に含まれるように前記リピータセルを配置することを特徴とする。
【００２３】
例えば、リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線の長さの所定の基準値に対する差が一定の範囲（例えば、±５％の範囲）に収まるようにリピータセルを配置してもよい。
【００２４】
また、例えば、各々のリピータセルの端子と当該端子に接続される前記アナログ回路ブロックのポートの距離が所定の範囲に含まれるようにリピータセルを配置するようにしてもよい。
【００２５】
本発明によれば、リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線長が所定の範囲に含まれるようにリピータセルを配置する。従って、これらのネットの配線遅延の差を所定の範囲に収めることができる。その結果、リピータセルの各々とアナログ回路ブロックを接続する各ネットについて、同一の抵抗値を用いてデジタル信号とアナログ信号の変換処理を行ったとしてもデジタルアナログシミュレーションの精度がほとんど劣化しない。そのため、これらのネットについての抵抗値の設定の手間を低減することができるとともに、精度の高いデジタル−アナログシミュレーションを実行することができる。
【００２６】
（５）本発明の集積回路装置の設計方法は、
前記全体回路レイアウト情報作成ステップにおいて、
前記各ネットの配線が同じ長さになるように前記リピータセルを配置することを特徴とする。
【００２７】
例えば、各々のリピータセルの端子と当該端子に接続される前記アナログ回路ブロックのポートの距離が同じになるようにリピータセルを配置するようにしてもよい。
【００２８】
本発明によれば、リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線が同じ長さになるようにリピータセルを配置する。従って、これらのネットの配線遅延をほぼ同じにすることができる。その結果、リピータセルの各々とアナログ回路ブロックを接続する各ネットについて、同一の抵抗値を用いてデジタル信号とアナログ信号の変換処理を行ったとしてもデジタルアナログシミュレーションの精度がほとんど劣化しない。そのため、これらのネットについての抵抗値の設定の手間を低減することができるとともに、精度の高いデジタル−アナログシミュレーションを実行することができる。
【００２９】
（６）本発明の集積回路装置の設計方法は、
前記全体回路レイアウト情報作成ステップにおいて、
前記アナログ回路ブロックに接続される前記リピータセルを、前記アナログ回路ブロックの当該リピータセルが接続されるポートの近傍に配置することを特徴とする。
【００３０】
例えば、リピータセルとアナログ回路ブロックを接続するネットの配線の長さが所定の値以下となるようにリピータセルを配置するようにしてもよい。
【００３１】
また、例えば、リピータセルの端子と当該端子に接続される前記アナログ回路ブロックのポートの距離が所定の値以下となるようにリピータセルを配置するようにしてもよい。
【００３２】
本発明によれば、リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線を極めて短くすることができる。その結果、これらのネットの配線遅延を無視することができる。そのため、リピータセルの各々とアナログ回路ブロックを接続する各ネットについての抵抗値の設定の手間をなくすことができるとともに、精度の高いデジタル−アナログシミュレーションを実行することができる。
【００３３】
（７）本発明は、
デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計を支援する設計支援システムであって、
前記デジタル回路ブロックと前記アナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルとを含む全体回路の接続情報を生成する全体回路接続情報生成手段と、
前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルを配置し、各ネットを配線し、前記全体回路のレイアウト情報を生成する全体回路レイアウト情報生成手段と、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて前記リピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報を生成する遅延時間情報生成手段と、
前記全体回路の前記接続情報に基づいて、前記全体回路に対するデジタルアナログ混在シミュレーションを実行する全体回路シミュレーション実行手段と、を含み、
前記全体回路シミュレーション実行手段は、
前記デジタル回路ブロックと前記リピータセルに対して前記遅延時間情報に基づく論理シミュレーションを実行し、前記アナログ回路ブロックに対して回路シミュレーションを実行することを特徴とする。
【００３４】
（８）本発明は、
デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計を支援する設計支援プログラムであって、
前記デジタル回路ブロックと前記アナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルとを含む全体回路の接続情報を生成する全体回路接続情報生成手段と、
前記デジタル回路ブロックと前記アナログ回路ブロックと前記リピータセルを配置し、各ネットを配線し、前記全体回路のレイアウト情報を生成する全体回路レイアウト情報生成手段と、
前記全体回路の前記接続情報及び前記レイアウト情報に基づいて前記リピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報を生成する遅延時間情報生成手段と、
前記全体回路の前記接続情報に基づいて、前記全体回路に対するデジタルアナログ混在シミュレーションを実行する全体回路シミュレーション実行手段としてコンピュータを機能させ、
前記全体回路シミュレーション実行手段は、
前記デジタル回路ブロックと前記リピータセルに対して前記遅延時間情報に基づく論理シミュレーションを実行し、前記アナログ回路ブロックに対して回路シミュレーションを実行することを特徴とする。
【００３５】
（９）本発明は、
上記のいずれかに記載された集積回路装置の設計方法、上記に記載された集積回路装置の設計支援システム又は上記に記載された集積回路装置の設計支援プログラムを用いて設計製造されたことを特徴とする集積回路装置である。
【００３６】
（１０）本発明は、
上記に記載された集積回路装置と、
前記集積回路装置の処理対象となるデータの入力手段と、
前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３８】
１．集積回路装置の設計方法、集積回路装置
図１７（Ａ）〜図１７（Ｃ）は、従来の集積回路装置の設計方法について説明するための図である。
【００３９】
図１７（Ａ）に示すように、集積回路装置１’は、デジタル回路ブロック１０’及びアナログ回路ブロック２０’を含んで構成されている。デジタル回路ブロック１０’の出力ポート１４’−１とアナログ回路ブロック２０’の入力ポート２４’−１が配線３０’−１により接続されており、デジタル回路ブロック１０’の入力ポート１４’−２とアナログ回路ブロック２０’の出力ポート２４’−２が配線３０’−２により接続されている。
【００４０】
デジタル回路ブロック１０’は、論理セル１２’−１、１２’−２（バッファセル、ＡＮＤセル、ＯＲセル等）を含んで構成されている。論理セル１２’−１の出力端子とデジタル回路ブロック１０’の出力ポート１４’−１が配線１６’−１により接続されており、論理セル１２’−２の入力端子とデジタル回路ブロック１０’の入力ポート１４’−２が配線１６’−２により接続されている。
【００４１】
アナログ回路ブロック２０’は、アナログセル２２’−１、２２’−２（レベルシフタ、ラッチ等）を含んで構成されている。アナログ回路ブロック２０’の入力ポート２４’−１とアナログセル２２’−１の入力端子が接続されており、アナログ回路ブロック２０’の出力ポート２４’−２とアナログセル２２’−２の出力端子が接続されている。
【００４２】
図１７（Ｂ）、図１７（Ｃ）に、図１７（Ａ）の集積回路装置１’の全体回路に対するデジタル−アナログ混在シミュレーションの信号波形を示す。集積回路装置１’の全体回路に対するデジタル−アナログ混在シミュレーションにおいて、論理シミュレーションの対象としてデジタル回路ブロック１０’が指定され、回路シミュレーションの対象としてアナログ回路ブロック２０’が指定される。すなわち、配線３０’−１、３０’−２が論理シミュレーションの対象と回路シミュレーションの対象の境界部分になる。
【００４３】
図１７（Ｂ）は、論理セル１２’−１、アナログセル２２’−１についてのシミュレーション波形を示す図である。
【００４４】
時刻Ｔ１において論理セル１２’−１の入力信号がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ２において論理セル１２’−１の出力信号が例えばＬレベルからＨレベルに遷移する。ここで、集積回路装置１’の全体回路のデジタル−アナログ混在シミュレーションにおいて、論理シミュレーションの対象としてデジタル回路ブロック１０’が指定されているので、デジタル回路ブロック１０’の内部のセルについては論理シミュレーションが実行される。そして、論理シミュレーションの対象となるセルについては、その出力端子に接続される配線負荷に基づいて、入力信号のレベル変化から出力信号のレベル変化までに要する時間（セル遅延＋配線遅延）が計算される。デジタル回路ブロック１０’に含まれる論理セル１２’−１については、その出力端子とデジタル回路ブロック１０’の出力ポート１４’−１の間の配線１６’−１の配線負荷に基づいて遅延時間（Ｔ２−Ｔ１）が計算される。しかし、デジタル回路ブロック１０’の出力ポート１４’−１とアナログ回路ブロック２０’の入力ポート２４’−１を接続する配線３０’−１は、論理シミュレーションの対象と回路シミュレーションの対象の境界部分の配線なので、配線３０’−１の配線負荷の影響は論理シミュレーションに反映されない。すなわち、配線３０’−１の配線遅延は考慮されない（０として扱われる）。
【００４５】
時刻Ｔ２〜Ｔ３において、アナログセル２２’−１の入力信号がＬレベルからＨレベルに遷移する。ここで、集積回路装置１’の全体回路のデジタル−アナログ混在シミュレーションにおいて、回路シミュレーションの対象としてアナログ回路ブロック２０’が指定されているので、アナログ回路ブロック２０’の内部のセルについては回路シミュレーションが実行される。回路シミュレーションにおいて、アナログ回路ブロック２０’の入力信号としてデジタル信号が入力される場合には、デジタル信号に抵抗マップによる波形なまりを付加してアナログ入力信号が生成される。すなわち、アナログセル２２’−１の入力信号は、アナログ回路ブロック２０’の入力ポート２４’−１に入力されるデジタル信号（論理セル１２’−１の出力信号）に時刻Ｔ２〜Ｔ３における波形なまりを付加することにより得られる。しかし、デジタル回路ブロック１０’の出力ポート１４’−１とアナログ回路ブロック２０’の入力ポート２４’−１を接続する配線３０’−１は、論理シミュレーションの対象と回路シミュレーションの対象の境界部分の配線なので、全体回路において配線３０’−１の寄生容量及び寄生抵抗が抽出されていても回路シミュレーション用のネットリストには記述されていない。そのため、配線３０’−１の配線負荷の影響は回路シミュレーションに反映されない。
【００４６】
その後、時刻Ｔ１〜Ｔ４と同様に、時刻Ｔ５における論理セル１２’−１の入力信号のＨレベルからＬレベルへの遷移に伴い、時刻Ｔ６において論理セル１２’−１の出力信号がＨレベルからＬレベルに遷移し、時刻Ｔ６〜Ｔ７においてアナログセル２２’−１の入力信号がＨレベルからＬレベルに遷移する。
【００４７】
一方、集積回路装置１’の実チップでは、配線３０’−１が長い場合、論理セル１２’−１のドライブ能力が小さいと配線３０’−１の配線負荷の影響を受けて論理セル１２’−１の出力信号（すなわち、アナログセル２２’−１の入力信号）の波形なまりが大きくなる。従って、例えば、アナログセル２２’−１の入力信号は、実チップの波形では時刻Ｔ２〜Ｔ４及び時刻Ｔ６〜Ｔ８において変化するのに対して、回路シミュレーションの波形では時刻Ｔ２〜Ｔ３及び時刻Ｔ６〜Ｔ７において変化するので両者は一致しない。
【００４８】
図１７（Ｃ）は、アナログセル２２’−２、論理セル１２’−２についてのシミュレーション波形を示す図である。
【００４９】
時刻Ｔ１〜Ｔ２においてアナログセル２２’−２の出力信号がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ３において論理セル１２’−２の入力信号がＬレベルからＨレベルに遷移する。論理セル１２’−２については、その入力端子とデジタル回路ブロック１０’の入力ポート１４’−２の間の配線１６’−２の配線負荷に基づいて遅延時間（Ｔ３−Ｔ２）が計算される。しかし、デジタル回路ブロック１０’の入力ポート１４’−２とアナログ回路ブロック２０’の出力ポート２４’−２を接続する配線３０’−２は、論理シミュレーションの対象と回路シミュレーションの対象の境界部分の配線なので配線３０’−２の配線負荷の影響は反映されない。すなわち、配線３０’−２の配線遅延は考慮されない（０として扱われる）。同様に、時刻Ｔ５〜Ｔ６におけるアナログセル２２’−２の出力信号のＨレベルからＬレベルへの遷移に伴い、時刻Ｔ７において論理セル１２’−２の入力信号がＨレベルからＬレベルに遷移する。
【００５０】
一方、集積回路装置１’の実チップでは、配線３０’−２が長い場合、アナログセル２２’−２のドライブ能力が小さいと配線３０’−２の配線負荷の影響を受けてアナログセル２２’−２の出力信号（すなわち、論理セル１２’−２の入力信号）の波形なまりが大きくなる。従って、例えば、アナログセル２２’−２の出力信号は、実チップの波形では時刻Ｔ１〜Ｔ４及び時刻Ｔ５〜Ｔ８において変化するのに対して、回路シミュレーションの波形では時刻Ｔ１〜Ｔ２及び時刻Ｔ５〜Ｔ６において変化するので両者は一致しない。
【００５１】
図１７（Ａ）〜図１７（Ｃ）で説明した通り、集積回路装置１’の全体回路のデジタル−アナログ混在シミュレーションにおいて、デジタル回路ブロック１０’とアナログ回路ブロック２０’の境界については精度の高い検証を行うことができないという問題がある。なお、配線３０’−１の配線負荷に応じて抵抗値を変えて付加する波形なまりの設定を調整したり、配線３０’−１、３０’−２の配線負荷に相当する配線負荷をそれぞれアナログセル２２’−１の入力、アナログセル２２’−２の出力に付加することにより上記問題を解決することもできるが、デジタル回路ブロック１０’とアナログ回路ブロック２０’の間の配線の数が多く各配線負荷が異なる場合には作業工数の増加をもたらすばかりでなく、設定ミスによる検証漏れが生じるリスクが発生する。
【００５２】
図１は、本実施の形態の集積回路装置の設計方法の一例を示すフローチャートである。
【００５３】
まず、デジタル回路ブロック及びアナログ回路ブロックを設計し、それぞれの接続情報（ネットリスト）とレイアウト情報を作成する（ステップＳ１０）。
【００５４】
次に、ステップＳ１０で作成したデジタル回路ブロックの接続情報（ネットリスト）とレイアウト情報に基づいて、デジタル回路ブロックに含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含むデジタル回路ブロックの配線負荷情報を作成する（デジタル回路ブロック配線負荷情報作成ステップ（ステップＳ１２））。
【００５５】
次に、デジタル回路ブロックとアナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、デジタル回路ブロックとアナログ回路ブロックとリピータセルとを含む全体回路の接続情報（ネットリスト）を作成する（全体回路接続情報作成ステップ（ステップＳ１４））。
【００５６】
次に、デジタル回路ブロックとアナログ回路ブロックとリピータセルを配置し、デジタル回路ブロックとリピータセルを接続するネットを配線し、アナログ回路ブロックとリピータセルを接続するネットを配線し、全体回路のレイアウト情報を作成する（全体回路レイアウト情報作成ステップ（ステップＳ１６））。
【００５７】
ステップＳ１６の処理において、全体回路がアナログ回路ブロックに接続される複数のリピータセルを含む場合には、当該リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線の長さが所定の範囲に含まれるようにリピータセルを配置するようにしてもよい。例えば、当該各ネットの配線の長さが所定の基準値±５％の範囲に含まれるようリピータセルを配置してもよいし、当該各ネットの配線がすべて同じ長さになるようにリピータセルを配置してもよい。リピータセルをこのように配置することにより、リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線負荷による遅延時間をほぼ同じにすることができる。その結果、リピータセルの各々とアナログ回路ブロックを接続する各ネットについて、同一の抵抗値を用いてデジタル信号とアナログ信号の変換処理を行えばよい。従って、リピータセルの各々とアナログ回路ブロックを接続する各ネットについての抵抗値の設定の手間を低減することができるとともに、精度の高いデジタル−アナログシミュレーションを実行することができる。
【００５８】
また、ステップＳ１６の処理において、アナログ回路ブロックに接続されるリピータセルを、アナログ回路ブロックの当該リピータセルが接続されるポートの近傍に配置するようにしてもよい。リピータセルをこのように配置することにより、アナログ回路ブロックとリピータセルを接続するネットの配線を極めて短くすることができる。その結果、アナログ回路ブロックとリピータセルを接続するネットの配線負荷による遅延時間を無視することができるので、より精度の高いデジタル−アナログシミュレーションを実行することができる。
【００５９】
次に、ステップＳ１４で作成した全体回路の接続情報（ネットリスト）及びステップＳ１６で作成した全体回路のレイアウト情報に基づいて、全体回路に含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含む全体回路の配線負荷情報（配線ＲＣ情報）を作成する（全体回路配線負荷情報作成ステップ（ステップＳ１８））。
【００６０】
次に、ステップＳ１４で作成した全体回路の接続情報（ネットリスト）及びステップＳ１８で作成した全体回路のレイアウト情報に基づいてリピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報（SDF）を作成する（遅延時間情報作成ステップ（ステップＳ２０））。ステップＳ２０の処理において、ステップＳ１８で作成した全体回路の配線負荷情報（配線ＲＣ情報）に基づいて、リピータセルに接続されるネットの配線負荷による遅延時間を計算するようにしてもよい。また、ステップＳ２０の処理において、ステップＳ１８で作成した全体回路の配線負荷情報（配線ＲＣ情報）とステップＳ１２で作成したデジタル回路ブロックの配線負荷情報（配線ＲＣ情報）に基づいて、リピータセルに接続されるネットの配線を含む各配線の負荷による遅延時間を計算するようにしてもよい。
【００６１】
最後に、ステップＳ１４で作成した全体回路の接続情報（ネットリスト）に基づいて、全体回路に対するデジタルアナログ混在シミュレーションを実行する（全体回路シミュレーション実行ステップ（ステップＳ２２））。ステップＳ２２の処理において、デジタル回路ブロックとリピータセルに対して遅延情報に基づく論理シミュレーションを実行し、アナログ回路ブロックに対して回路シミュレーションを実行する。
【００６２】
図２（Ａ）〜図２（Ｃ）は、本実施の形態の集積回路装置の設計方法によって設計された集積回路装置について説明するための図である。
【００６３】
図２（Ａ）に示すように、集積回路装置１は、デジタル回路ブロック１０、アナログ回路ブロック２０及びリピータセル３２−１、３２−２を含んで構成されている。デジタル回路ブロック１０の出力ポート１４−１とリピータセル３２−１の入力端子が配線３４−１により接続されており、リピータセル３２−１の出力端子とアナログ回路ブロック２０の入力ポート２４−１が配線３６−１により接続されている。また、デジタル回路ブロック１０の入力ポート１４−２とリピータセル３２−２の出力端子が配線３４−２により接続されており、リピータセル３２−２の入力端子とアナログ回路ブロック２０の出力ポート２４−２が配線３６−２により接続されている。後述するように、配線３６−１、３６−２の配線負荷を無視できる程度に配線３６−１、３６−２の配線を短くするために、リピータセル３２−１、３２−２をそれぞれアナログ回路ブロック２０の入力ポート２４−１、出力ポート２４−２の近傍に配置するのが好ましい。
【００６４】
デジタル回路ブロック１０は、論理セル１２−１、１２−２（バッファセル、ＡＮＤセル、ＯＲセル等）を含んで構成されている。論理セル１２−１の出力端子とデジタル回路ブロック１０の出力ポート１４−１が配線１６−１により接続されており、論理セル１２−２の入力端子とデジタル回路ブロック１０の入力ポート１４−２が配線１６−２により接続されている。
【００６５】
アナログ回路ブロック２０は、アナログセル２２−１、２２−２（レベルシフタ、ラッチ等）を含んで構成されている。アナログ回路ブロック２０の入力ポート２４−１とアナログセル２２−１の入力端子が接続されており、アナログ回路ブロック２０の出力ポート２４−２とアナログセル２２−２の出力端子が接続されている。
【００６６】
図２（Ｂ）、図２（Ｃ）に、図２（Ａ）の集積回路装置１の全体回路に対するデジタル−アナログ混在シミュレーションの信号波形を示す。集積回路装置１の全体回路に対するデジタル−アナログ混在シミュレーションにおいて、論理シミュレーションの対象としてデジタル回路ブロック１０及びリピータセル３２−１、３２−２が指定され、回路シミュレーションの対象としてアナログ回路ブロック２０が指定される。すなわち、配線３６−１、３６−２が論理シミュレーションの対象と回路シミュレーションの対象の境界部分になる。
【００６７】
図２（Ｂ）は、論理セル１２−１、リピータセル３２−１、アナログセル２２−１についてのシミュレーション波形を示す図である。
【００６８】
時刻Ｔ１において論理セル１２−１の入力信号がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ２において論理セル１２−１の出力信号が例えばＬレベルからＨレベルに遷移する。論理シミュレーションにおいて、論理セル１２−１の出力端子とデジタル回路ブロック１０の出力ポート１４−１の間の配線１６−１の配線負荷及び出力ポート１４−１とリピータセル３２−１の入力端子の間の配線３４−１の配線負荷に基づいて遅延時間（Ｔ２−Ｔ１）が計算される。リピータセル３２−１が論理シミュレーションの対象となるため、配線３４−１の配線負荷も考慮されるので遅延時間（Ｔ２−Ｔ１）は図１７（Ｂ）における遅延時間（Ｔ２−Ｔ１）よりも大きくなっている。
【００６９】
時刻Ｔ２において論理セル１２−１の出力信号（すなわち、リピータセル３２−１の入力信号）がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ３においてリピータセル３２−１の出力信号がＬレベルからＨレベルに遷移する。ここで、リピータセル３２−１は論理シミュレーションの対象となるので、リピータセル３２−１のセル遅延が計算される。しかし、リピータセル３２−１とアナログ回路ブロック２０を接続する配線３６−１は、論理シミュレーションの対象と回路シミュレーションの対象の境界部分の配線なので、配線３６−１の配線遅延は考慮されない（０として扱われる）。すなわち、遅延時間（Ｔ３−Ｔ２）にはリピータセル３２−１のセル遅延のみが反映されている。
【００７０】
時刻Ｔ３〜Ｔ４において、アナログセル２２−１の入力信号がＬレベルからＨレベルに遷移する。回路シミュレーションにおいて、アナログセル２２−１の入力信号は、アナログ回路ブロック２０の入力ポート２４−１に入力されるデジタル信号（リピータセル３２−１の出力信号）に時刻Ｔ３〜Ｔ４における波形なまりを付加することにより得られる。しかし、配線３６−１は、論理シミュレーションの対象と回路シミュレーションの対象の境界部分の配線なので、全体回路において配線３６−１の寄生容量及び寄生抵抗が抽出されていても回路シミュレーション用のネットリストには記述されていない。そのため、配線３６−１の配線負荷の影響は回路シミュレーションに反映されない。
【００７１】
以降は、同様に、時刻Ｔ５における論理セル１２−１の入力信号のＨレベルからＬレベルへの遷移に伴い、時刻Ｔ６において論理セル１２−１の出力信号（リピータセル３２−１の入力信号）がＨレベルからＬレベルに遷移し、時刻Ｔ７においてリピータセル３２−１の出力信号がＨレベルからＬレベルに遷移し、時刻Ｔ７〜Ｔ８においてアナログセル２２−１の入力信号がＨレベルからＬレベルに遷移する。
【００７２】
一方、集積回路装置１の実チップでは、リピータセル３２−１とアナログ回路ブロック２０を接続する配線３６−１が短い場合、配線３６−１の配線遅延は無視できる。その結果、アナログセル２２−１の入力信号は、実チップの波形も回路シミュレーションの波形と同様に時刻Ｔ３〜Ｔ４及び時刻Ｔ７〜Ｔ８において変化する。従って、集積回路装置１の全体回路における精度の高いデジタル−アナログ混在シミュレーションを保証することができる。このように、配線３６−１の配線遅延を無視できる程度に配線３６−１の配線を短くするために、リピータセル３２−１をアナログ回路ブロック２０の入力ポート２４−１の近傍に配置するのが好ましい。
【００７３】
図２（Ｃ）は、アナログセル２２−２、リピータセル３２−２、論理セル１２−２についてのシミュレーション波形を示す図である。
【００７４】
時刻Ｔ１〜Ｔ２においてアナログセル２２−２の出力信号がＬレベルからＨレベルに遷移すると、それに伴い時刻Ｔ２においてリピータセル３２−２の入力信号がＬレベルからＨレベルに遷移する。ここで、リピータセル３２−２の入力端子とアナログ回路ブロック２０の出力ポート２４−２を接続する配線３６−２の配線負荷の影響は論理シミュレーション及び回路シミュレーションに反映されない。
【００７５】
時刻Ｔ３において論理セル１２−２の入力信号がＬレベルからＨレベルに遷移する。論理セル１２−２については、その入力端子とデジタル回路ブロック１０の入力ポート１４−２の間の配線１６−２の配線負荷及び入力ポート１４−２とリピータセル３２−２の間の配線３４−２の配線負荷に基づいて遅延時間（Ｔ３−Ｔ２）が計算される。
【００７６】
以降は、同様に、時刻Ｔ４〜Ｔ５におけるアナログセル２２−２の出力信号のＨレベルからＬレベルへの遷移に伴い、時刻Ｔ６においてリピータセル３２−２の入力信号がＨレベルからＬレベルに遷移し、時刻Ｔ６において論理セル１２−２の入力信号がＨレベルからＬレベルに遷移する。
【００７７】
一方、集積回路装置１の実チップでは、配線３６−２が短い場合、配線３６−２の配線遅延は無視できる。その結果、アナログセル２２−２の出力信号は、実チップの波形も回路シミュレーションの波形と同様に時刻Ｔ１〜Ｔ２及び時刻Ｔ４〜Ｔ５において変化する。従って、集積回路装置１の全体回路における精度の高いデジタル−アナログ混在シミュレーションを保証することができる。このように、配線３６−２の配線遅延を無視できる程度に配線３６−２の配線を短くするために、リピータセル３２−２をアナログ回路ブロック２０の出力ポート２４−２の近傍に配置するのが好ましい。
【００７８】
なお、レイアウトの制約等によりリピータセル３２−１、３２−２をそれぞれアナログ回路ブロック２０の入力ポート２４−１、出力ポート２４−２の近傍に配置できない場合には、配線３６−１、３６−２の配線遅延を無視することができない。この場合は、配線３６−１の配線負荷に応じてアナログセル２２−１の入力に付加する波形なまりの設定を調整したり、配線３６−１、３６−２の配線負荷に相当する配線負荷をそれぞれアナログセル２２−１の入力、アナログセル２２−２の出力に付加することにより、精度の高いデジタル−アナログ混在シミュレーションを保証することができる。
【００７９】
また、デジタル回路ブロック１０とアナログ回路ブロック２０の間の配線の数が多い場合は、すべての配線にリピータを挿入する。リピータセルの出力端子とアナログ回路ブロックの入力ポートの間のすべての配線について配線負荷の影響を無視できるように、各リピータセルは接続されるアナログ回路ブロックの各入力ポートの近傍に配置するのが好ましい。すべてのリピータセルをアナログ回路ブロックの各入力ポートの近傍に配置できない場合には、各リピータセルの出力端子とアナログ回路ブロックの各入力ポートの間の配線がほぼ均等になるようにする（例えば、すべての配線をほぼ同一の長さにする）のが好ましい。こうすることにより、アナログ回路ブロックのすべての入力ポートについて同一の波形なまりを付加することができるので、作業工数の増加を抑制することができる。
【００８０】
本実施形態の集積回路装置の設計方法によれば、リピータセルに接続されるネットの配線遅延が論理シミュレーションに反映されるので、デジタル回路ブロックとアナログ回路ブロックをリピータセルを介さずに直接接続する場合と比較して全体回路のデジタル−アナログ混在シミュレーションの精度を向上させることができる。その結果、集積回路装置の設計段階において、デジタル回路ブロックとアナログ回路ブロックのインターフェース部分の信号伝搬タイミングに関する不具合を発見することが容易になり、信頼性の高い集積回路装置を提供することができる。また、ＥＣＯによる工数およびコストの増加を抑制することができる。
【００８１】
２．設計環境
図３は、本実施形態の集積回路装置の設計方法を適用するための設計環境の一例について説明するための図である。以下、図２（Ａ）で説明した集積回路装置１を参照しながら図３について説明する。
【００８２】
デジタルブロックネットリスト５０は、集積回路装置１に含まれるデジタル回路ブロック１０の接続情報が記述されたファイルである。デジタルブロックネットリスト５０は、例えばVerilogで記述されたファイルである。
【００８３】
配置配線＆ＲＣ抽出ツール６０は、デジタルブロックネットリスト５０を入力として、各セル（論理セル１２−１、１２−２等）の自動配置及び各ネットの自動配線（配線１６−１、１６−２等）を行い、デジタル回路ブロック１０のレイアウト情報（デジタルブロックレイアウト情報７０）を出力する。また、配置配線＆ＲＣ抽出ツール６０は、配置配線を実行した結果、タイミング違反が存在する場合には回路接続を修正して配置配線を再度実行し、修正後のレイアウト情報（デジタルブロックレイアウト情報７０）及び修正後のネットリスト（デジタルブロックネットリスト８０）を出力する。デジタルブロックネットリスト８０は、例えばVerilogで記述されたファイルである。さらに、配置配線＆ＲＣ抽出ツール６０は、配置配線後のレイアウト情報（デジタルブロックレイアウト情報７０）に基づいて、各配線（配線１６−１、１６−２等）の寄生抵抗及び寄生容量を抽出してデジタルブロックＲＣ情報９０を出力する。デジタルブロックＲＣ情報９０は、例えばdspfフォーマットで記述されたファイルである。
【００８４】
ＴＯＰ回路ネットリスト１００は、デジタル回路ブロック１０、アナログ回路ブロック２０、リピータセル３２−１、３２−２及びその他のセルやブロックを含んで構成されるＴＯＰ回路（全体回路）の接続情報が記述されたファイルである。ＴＯＰ回路ネットリスト１００は、例えばVerilogで記述されたファイルである。ＴＯＰ回路ネットリスト１００において、デジタル回路ブロック１０とアナログ回路ブロック２０の間にリピータセル３２−１、３２−２が接続されるように回路記述がされている。
【００８５】
フロアプランツール１１０は、ＴＯＰ回路ネットリスト１００を入力として、デジタル回路ブロック１０、アナログ回路ブロック２０、リピータセル３２−１、３２−２、その他のセルやブロックの配置を行う。また、フロアプランツール１１０は、デジタル回路ブロック１０、アナログ回路ブロック２０、リピータセル３２−１、３２−２、その他のセルやブロックを接続する各ネットの配線（配線３４−１、３４−２、３６−１、３６−２等）を行い、ＴＯＰ回路のレイアウト情報（ＴＯＰ回路レイアウト情報１２０）を出力する。
【００８６】
ＲＣ抽出ツール１３０は、ＴＯＰ回路レイアウト情報１２０を入力として、ＴＯＰ回路の各配線の寄生抵抗及び寄生容量を抽出し、ＴＯＰ回路ＲＣ情報１４０を出力する。ここで、リピータセル３２−１、３２−２に接続される配線３４−１、３４−２、３６−１、３６−２の寄生抵抗及び寄生容量についてもＴＯＰ回路ＲＣ情報１４０に出力される。ＴＯＰ回路ＲＣ情報１４０は、例えばdspfフォーマットで記述されたファイルである。
【００８７】
遅延時間計算ツール１５０は、デジタルブロックＲＣ情報９０、ＴＯＰ回路ＲＣ情報１４０及びデジタルライブラリ情報１６０を入力として、デジタル回路ブロック１０の各セル（論理セル１２−１、１２−２等）のセル遅延や各ネット（配線１６−１、１６−２）の配線遅延及びＴＯＰ回路の各セル（リピータセル３２−１、３２−２等）のセル遅延や各ネット（３４−１、３４−２、３６−１、３６−２等）の配線遅延を計算し、遅延時間情報１７０を出力する。ここで、ＴＯＰ回路ＲＣ情報１４０にはリピータセル３２−１、３２−２に接続される配線３４−１、３４−２、３６−１、３６−２の寄生抵抗及び寄生容量も記述されているので、リピータセル３２−１、３２−２のセル遅延及びリピータセル３２−１、３２−２の入出力ネット（配線３４−１、３４−２、３６−１、３６−２）の配線遅延も遅延時間情報１７０に出力される。遅延時間情報１７０は、例えばSDFで記述されたファイルである。
【００８８】
デジタル−アナログ混在シミュレータ２００は、ＴＯＰ回路ネットリスト（Verilogネットリスト）１００、ＴＯＰ回路ネットリスト（spiceネットリスト）１０２、デジタルブロックネットリスト８０、アナログブロックネットリスト１８０、パーティショニング情報１９０、ＴＯＰ回路ＲＣ情報１４０、遅延時間情報１７０、デジタルライブラリ情報１６０、アナログライブラリ情報１６２、シミュレーションモデル情報３００及びテスト入力情報３５０を入力として、デジタル−アナログ混在シミュレーションを実行し、実行結果（シミュレーション結果情報２５０）を出力する。デジタル−アナログ混在シミュレータ２００は、例えば、シミュレーション用ネットリスト生成処理部２１０、論理シミュレーション実行処理部２２０及び回路シミュレーション実行処理部２３０を含んで構成されている。
【００８９】
シミュレーション用ネットリスト生成処理部２１０は、パーティショニング情報１９０に基づいて、論理シミュレーションの対象となるセル及びブロックを選択して論理シミュレーション用ネットリスト２１２を生成し、回路シミュレーションの対象となるセル及びブロックを選択して回路シミュレーション用ネットリスト２１４を生成する。パーティショニング情報１９０は、ＴＯＰ回路に含まれる各セルやブロックが論理シミュレーションの対象となるのか回路シミュレーションの対象となるかを選択する情報が記述されたファイルである。ここで、パーティショニング情報１９０において、デジタル回路ブロック１０及びリピータセル３２−１、３２−２は論理シミュレーションの対象となり、アナログ回路ブロック１０は回路シミュレーションの対象となることが記述されている。デジタル回路ブロック１０の接続情報はデジタルブロックネットリスト８０に記述（Verilog記述）されており、デジタル回路ブロック１０とリピータセル３２−１、３２−２の接続情報はＴＯＰ回路ネットリスト１００に記述(Verilog記述)されているので、シミュレーション用ネットリスト生成処理部２１０はそれぞれのネットリストからこれらの接続情報を抽出して論理シミュレーション用ネットリスト２１２（Verilogネットリスト）を生成する。一方、アナログ回路ブロック２０の接続情報はアナログブロックネットリスト１８０に記述（spice記述）されているので、シミュレーション用ネットリスト生成処理部２１０はアナログブロックネットリスト１８０からアナログ回路ブロック２０の接続情報を抽出して回路シミュレーション用ネットリスト２１４（spiceネットリスト）を生成する。また、ＴＯＰ回路ＲＣ情報１４０に記述された寄生容量及び寄生抵抗の情報が回路シミュレーション用ネットリスト２１４（spiceネットリスト）の記述に付加される。
【００９０】
論理シミュレーション実行処理部２２０は、セル（論理セル１２−１、１２−２等）の論理情報等が記述されたデジタルライブラリ情報１６０及びテスト入力情報（テストベンチ）３５０（コマンドファイル３５２、データファイル３５４等）に基づいて、論理シミュレーション用ネットリスト２１２と、シミュレーションモデル情報３００（外部ホスト（ＭＰＵ）モデル３１０、メモリモデル３２０、内部モジュールモデル３３０等）を接続して構成したシミュレーション環境に対して論理シミュレーションを実行する。ここで、論理シミュレーション実行処理部２２０は、遅延時間情報１７０（SDFファイル）を読み込み、論理シミュレーション用ネットリスト２１２に記述された各セルのセル遅延び各ネットの配線遅延を考慮して論理シミュレーションを実行する。
【００９１】
回路シミュレーション実行処理部２３０は、アナログセル２２−１、２４−１に含まれるトランジスタの特性等が記述されたアナログライブラリ情報１６２を読み込んで回路シミュレーション用ネットリスト２１４に対して回路シミュレーションを実行する。
【００９２】
論理シミュレーション実行処理部２２０と回路シミュレーション実行処理部２３０は、互いに同期をとりながらシミュレーションを実行する。すなわち、論理シミュレーション用ネットリスト２１２と回路シミュレーション用ネットリスト２１４の境界部分のネット（配線３６−１、３６−２）について、論理シミュレーション実行処理部２２０は回路シミュレーション実行処理部２３０が生成したアナログ信号をデジタル信号に変換して論理シミュレーションを実行し、回路シミュレーション実行処理部２３０は論理シミュレーション実行処理部２２０が生成したデジタル信号をアナログ信号に変換して回路シミュレーションを実行する。ここで、境界部分のネット（配線３６−１、３６−２）の配線遅延は遅延時間情報１７０（SDFファイル）には記述されているが、論理シミュレーションに反映されないため０として扱われる。そのため、配線３６−１、３６−２による配線遅延を無視できるように、ＴＯＰ回路のレイアウトにおいてリピータセル３２−１、３２−２をアナログ回路ブロック２０のポート２４−１、２４−２の近傍にそれぞれ配置するのが好ましい。
【００９３】
図４（Ａ）、図４（Ｂ）は、図３で説明したデジタルライブラリ情報１６０に含まれる情報の一例を示す図である。図４（Ａ）、図４（Ｂ）は、各セルの配線遅延を計算するための遅延時間情報であり、デジタルライブラリ情報１６０には、この他に各セルの論理、ドライブ能力、セル遅延、入力ゲート容量等の情報も含まれる。
【００９４】
図４（Ａ）は、各セル（図２（Ａ）の論理セル１２−１、１２−２、リピータセル３２−１、３２−２等）の入力の立ち上がり遷移時間（ＬレベルからＨレベルへの遷移時間）と出力の負荷容量（配線の寄生容量や接続先のセルの入力ゲート容量等）をパラメータとする出力信号の遅延時間をテーブル形式で表現したライブラリ情報である。例えば、立ち上がり遷移時間がｔＩ１で負荷容量がｃＬ１の時は出力信号の遅延時間（配線遅延）はｔｒ１１である。同様に、図４（Ｂ）は、各セルの入力の立ち下がり遷移時間（ＨレベルからＬレベルへの遷移時間）と出力の負荷容量（配線の寄生容量や接続先のセルの入力ゲート容量等）をパラメータとする出力信号の遅延時間をテーブル形式で表現したライブラリ情報である。例えば、立ち下がり遷移時間がｔＩ１で負荷容量がｃＬ１の時は出力信号の遅延時間（配線遅延）はｔｆ１１である。
【００９５】
遅延時間計算ツール１５０は、デジタルライブラリ情報１６０を参照し、例えば、論理セル１２−１に入力信号を供給する前段のセルのドライブ能力や出力の負荷容量等から論理セル１２−１の入力の遷移時間を計算し、デジタルブロックＲＣ情報９０（dspfファイル）に記述された配線１６−１の寄生容量、ＴＯＰ回路ＲＣ情報１４０（dspfファイル）に記述された配線３４−１の寄生容量、デジタルライブラリ情報１６０に記述されたリピータセル３２−１の入力ゲート容量等から論理セル１２−１の出力の負荷容量を計算し、論理セル１２−１の出力信号の配線遅延を計算する。
【００９６】
デジタルライブラリ情報１６０にリピータセルの遅延情報も用意しておくことにより、遅延時間計算ツール１５０は、リピータセルのセル遅延や配線遅延についても遅延時間情報１７０（SDFファイル）に出力することができる。ただし、前述の通り、リピータセル３２−１の出力端子に接続される配線３６−１の配線遅延については、遅延時間情報１７０（SDFファイル）に記述されていても、デジタル−アナログ混在シミュレーションに反映されない。なお、入力信号の遷移時間と出力の負荷容量の２つのパラメータをそれぞれ変更しながらリピータセルの回路シミュレーションを実行することによりリピータセルの遅延情報（図４（Ａ）、図４（Ｂ）の遅延情報）を作成することができる。
【００９７】
図５（Ａ）、図５（Ｂ）は、図３で説明したデジタルライブラリ情報１６０に含まれる情報の他の一例を示す図である。図５（Ａ）、図５（Ｂ）は、各セルの論理を定義するための論理情報である。
【００９８】
図５（Ａ）は論理式として表現された各セルの論理情報の例を示す図であり、図５（Ｂ）は真理値表として表現された各セルの論理情報の例を示す図である。図５（Ａ）、図５（Ｂ）ともにリピータセルの論理の一例（バッファ論理）を示している。図５（Ａ）の論理式は、リピータセルの出力Ｑが常に入力Ｉと一致することを示している。図５（Ｂ）の真理値表では、入力Ｉが論理０、論理１、不定値Ｘの時は出力Ｑは入力Ｉと一致するが、入力ＩがハイインピーダンスＺの時は出力Ｑは不定値Ｘになることを示している。一般に、真理値表の形式の方が複雑な論理を表現することが容易である。
【００９９】
デジタルライブラリ情報１６０にリピータセルの論理情報も用意しておくことにより、デジタル−アナログ混在シミュレータ２００の論理シミュレーション実行処理部２２０は、リピータセルについても論理シミュレーションを実行することができる。
【０１００】
図６は、デジタル−アナログ混在シミュレータのシミュレーション環境の一例を示す図である。図６において、図３と同じ構成には同じ符号を付している。
【０１０１】
外部ホスト（ＭＰＵ）モデル３１０は、図２（Ａ）で説明した集積回路装置１の実チップの外部に接続され、デジタル回路ブロック１０の内部レジスタを設定するためのデータや制御信号を送受信するＭＰＵ（Micro Processor Unit）のシミュレーションモデルである。外部ホスト（ＭＰＵ）モデル３１０は、レジスタ設定等のコマンドが羅列されたコマンドファイル３５２を読み込んで各コマンドを解析し、論理シミュレーション用ネットリスト２１２（デジタル回路ブロック１０）の入力にレジスタ設定データ等のインターフェース信号を供給する。また、外部ホスト（ＭＰＵ）モデル３１０は、論理シミュレーション用ネットリスト２１２の出力を介してレジスタの設定データを読み出す処理を行う。
【０１０２】
メモリモデル３２０は、集積回路装置１の実チップの外部に接続されるＲＡＭやＲＯＭ等の記憶装置のシミュレーションモデルである。メモリモデル３２０は、各メモリセルの初期データが羅列されたデータファイル３５４を読み込み、論理シミュレーション用ネットリスト２１２（デジタル回路ブロック１０）に対してデータのリードライトを行う。シミュレーションの終了時にデータファイル３５４を上書きしてメモリのデータを更新するようにしてもよい。
【０１０３】
内部モジュールモデル３３０は、集積回路装置１の内部のモジュールのシミュレーションモデルである。例えば、集積回路装置１のアナログ回路ブロック２０の回路シミュレーションを高速化するために、デジタル回路ブロック１０に含まれるアナログ回路ブロック２０のタイミング制御回路をシミュレーションモデル（内部モジュールモデル３３０）に置き換えてもよい。
【０１０４】
このように、図３で説明したデジタル−アナログ混在シミュレータ２００は、論理シミュレーション用ネットリスト２１２、回路シミュレーション用ネットリスト２１４、種々のシミュレーションモデル情報３００及びテスト入力情報３５０を組み合わせたシミュレーション環境を用いることにより、実デバイスの環境に極めて近い状況の下にシミュレーションを実行することができる。
【０１０５】
図７は、コマンドファイル３５２の一例を示す図であり、図８は、外部ホスト（ＭＰＵ）モデル３１０の構成例を説明するための図である。
【０１０６】
図７のＣ０に示すＭＯＤＥは、インターフェースモードを指定するコマンドである。図８に示す外部ホスト（ＭＰＵ）モデル３１０のコマンド解析部３１２は、コマンドファイル３５２のＭＯＤＥで指定されるインターフェースモードを解析してモードコード３１７を生成する。外部ホスト（ＭＰＵ）モデル３１０の出力信号生成部３１４は、モードコード３１７をデコードしてモード選択信号３６６を生成し、論理シミュレーション用ネットリスト２１２に記述されたホスト（ＭＰＵ）インターフェース回路３７０に供給する。
【０１０７】
図７のＣ１に示すＣｍｄ１は、論理シミュレーション用ネットリスト２１２に記述されたレジスタファイルに含まれる所定のレジスタ（例えば、レジスタ１）に対するデータ設定用のコマンドである。図８に示すコマンド解析部３１２は、コマンドファイル３５２のＣｍｄ１で指定されるコマンド及びパラメータを解析してコマンドコード３１３及びパラメータ３１５を生成する。出力信号生成部３１４は、コマンドコード３１３で指定されたレジスタ１にパラメータ３１５を設定するためのインターフェース信号を生成する。ここで、出力信号生成部３１４は、例えば、モードコード３１７がパラレルインターフェースモードの指定であればパラレルインターフェース信号３６２を生成し、シリアルインターフェースモードの指定であればシリアルインターフェース信号３６４を生成し、ホスト（ＭＰＵ）インターフェース回路３７０に供給する。
【０１０８】
図７のＣ２に示すＣｍｄ２は、論理シミュレーション用ネットリスト２１２に記述されたレジスタファイルに含まれる所定のレジスタ（例えば、レジスタ２）に対するデータ設定用のコマンドである。このように、外部ホスト（ＭＰＵ）モデル３１０は、コマンドファイル３５２に羅列されたコマンドを順次解析してインターフェース信号を生成し、ホスト（ＭＰＵ）インターフェース回路３７０に供給する処理を繰り返す。
【０１０９】
３．適用例
図９に、本実施形態の設計方法を適用した集積回路装置の一例である表示ドライバの構成例を示す。なお、設計対象の集積回路装置は表示ドライバには限定されず、デジタル回路ブロックとアナログ回路ブロックを含む種々の集積回路装置に対して本実施形態の設計方法を適用することができる。例えば設計対象の集積回路装置は、ベースバンドエンジン、アプリケーションプロセッサ、画像処理コントローラなどのホストデバイス等であってもよい。
【０１１０】
表示ドライバ４００の外部に接続される表示パネル５００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。
【０１１１】
表示ドライバ４００は、デジタル回路ブロック４１０とアナログ回路ブロック４５０を含む。デジタル回路ブロック４１０は、表示メモリ４２０、内部インターフェース回路ブロック４３０及び制御回路ブロック４４０を含んで構成されている。アナログ回路ブロック４５０は、ソースドライバ４６０、ゲートドライバ４７０、階調電圧生成回路４８０及び電源回路４９０を含んで構成されている。
【０１１２】
表示メモリ４２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ４２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ４２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ４２２のワード線の選択処理を行う。カラムアドレスデコーダ４２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ４２２のビット線の選択処理を行う。ライト／リード回路４２８（ＭＰＵライト／リード回路）はメモリセルアレイ４２２への画像データのライト処理や、メモリセルアレイ４２２からの画像データのリード処理を行う。
【０１１３】
制御回路ブロック４４０は、全体制御回路４４２と表示タイミング制御回路４４４を含んで構成されている。全体制御回路４４２は各種制御信号を生成し、装置全体の制御を行う。表示タイミング制御回路４４４は表示タイミングの制御信号を生成し、表示メモリ４２０から表示パネル５００側への画像データの読み出しを制御する。
【０１１４】
内部インターフェース回路ブロック４３０は、外部デバイス（ホストデバイス等）とのインターフェース処理を行う、ホストインターフェース回路４３２、ＲＧＢインターフェース回路４３４を含んで構成されている。ホスト（ＭＰＵ）インターフェース回路４３２は、ホストからのアクセス毎に内部パルスを発生して表示メモリ４２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４３４は、ドットクロックにより動画のＲＧＢデータを表示メモリ４２０に書き込むＲＧＢインターフェースを実現する。
【０１１５】
ソースドライバ４６０は、表示パネル５００のデータ線を駆動するためのデータ信号を生成する回路である。具体的にはソースドライバ４６０は、表示メモリ４２０から画像データである階調データを受け、階調電圧生成回路４８０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として表示パネル５００の各データ線に出力する。
【０１１６】
ゲートドライバ４７０は、表示パネル５００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネル５００の各走査線に出力する。
【０１１７】
階調電圧生成回路４８０（γ補正回路）は、階調電圧を生成する回路である。具体的には、内蔵する電圧分割回路（選択用電圧生成回路）が分割電圧を生成し、内蔵する階調電圧生成回路が、生成された分割電圧の中から例えば６４個（６４階調）の階調電圧を選択して、ソースドライバ４６０に出力する。
【０１１８】
電源回路４９０は、各種の電源電圧を生成する回路である。具体的には、入力電源電圧（電源入力４０２）や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を電源電圧として、ソースドライバ４６０、ゲートドライバ４７０、階調電圧生成回路４８０に供給する。
【０１１９】
内部インターフェース回路ブロック４３０及び制御回路ブロック４４０は、例えば、ゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。従って、内部インターフェース回路ブロック４３０及び制御回路ブロック４４０は、図３で説明したデジタルブロックネットリスト５０（Verilogファイル）に記述され、配置配線＆寄生容量抽出ツール６０によりデジタルブロックＲＣ情報９０（dspfファイル）が生成された後、遅延時間計算ツール１５０により遅延時間情報１７０（SDFファイル）が生成される。
【０１２０】
表示メモリ４２０（少なくともメモリセルアレイ４２２）は、実際の回路構成はトランジスタレベルで記述されるため、論理シミュレーションの対象とすることができない。そこで、表示メモリ４２０はVerilog記述のシミュレーションモデル（内部モジュールモデル３３０）に置き換えることにより論理シミュレーションの対象とすることができる。このシミュレーションモデルには、メモリセルアレイ４２２に含まれる各メモリセルに対する書き込みや読み出しの遅延時間について、実機測定により得られる正確な遅延情報（さらにマージンを付加した遅延時間でもよい）も記述される。また、デジタルライブラリ情報１６０として、各メモリセルについての入力ゲート容量の情報や遅延時間情報（出力負荷に依存するテーブル形式の遅延時間情報）を用意しておくことにより、メモリセルの内部の遅延時間もシミュレーションに正確に反映させることができる。なお、表示メモリ４２０のシミュレーションモデルを使用した場合、表示メモリ４２０と制御回路ブロック４４０の間の配線の寄生抵抗及び寄生容量の情報は、自動配置配線の対象となるブロック（内部インターフェース回路ブロック４３０及び制御回路ブロック４４０）についてのデジタルブロックＲＣ情報９０と表示ドライバ４００のＴＯＰ回路ＲＣ情報１４０に含まれる。従って、表示メモリ４２０と制御回路ブロック４４０の間の配線の遅延時間についても遅延時間計算ツール１５０に精度よく計算させることができる（精度の高い遅延時間情報（SDF）１７０を作成することができる）。
【０１２１】
デジタル回路ブロック４１０（表示メモリ４２０、内部インターフェース回路４３０及び制御回路４４０）は、集積回路装置１のＴＯＰ回路（全体回路）のデジタル−アナログ混在シミュレーションにおいて論理シミュレーションの対象となるように、図３のパーティショニング情報１９０に記述される。デジタル回路ブロック４１０とアナログ回路ブロック４５０の間に接続されるリピータセルも論理シミュレーションの対象となるように、図３のパーティショニング情報１９０に記述される。
【０１２２】
アナログ回路ブロック４５０（ソースドライバ４６０、ゲートドライバ４７０、階調電圧生成回路４８０及び電源回路４９０）は、集積回路装置１のＴＯＰ回路（全体回路）のデジタル−アナログ混在シミュレーションにおいて回路シミュレーションの対象となるように、図３のパーティショニング情報１９０に記述される。
【０１２３】
図１０は、従来の集積回路装置の設計方法による、表示ドライバ４００のデジタル回路ブロック４１０とアナログ回路ブロック４５０（ソースドライバ４６０）の間の配線レイアウトについて説明するための図である。
【０１２４】
アナログ回路ブロック４５０に含まれるソースドライバセル４６０は、表示パネル５００の各データ線を駆動するドライバセルが横方向に並んで配置される。例えば、表示パネル５００のデータ線が１７６本であれば、１７６個のドライバセル４６２−１〜４６２−１７６が配置されてソースドライバセル４６０が形成される。ドライバセル４６２−１〜４６２−１７６は、それぞれデータラッチ回路４６４−１〜４６４−１７６を含んで構成されている。ドライバセル４６２−１〜４６２−１７６は、データラッチ回路４６４−１〜４６４−１７６において、デジタル回路ブロック４１０（表示メモリ４２０）から供給される階調データをラッチする。ここで、ソースドライバ４６０の幅がデジタル回路ブロック４１０の幅よりも長くなるため、図１０に示すようにデータラッチ回路４６４−１〜４６４−１７６に階調データを供給するためのデータ線４１２−１〜４１２−１７６の配線長に大きな差が生じる。例えば、ソースドライバ４６０のほぼ真ん中に配置されるドライバセル４６２−８８に含まれるデータラッチ回路４６４−８８に接続されるデータ線４１２−８８の配線（最も短い配線）と、ソースドライバ４６０の端に配置されるドライバセル４６２−１及び４６２−１７６に含まれるデータラッチ回路４６４−１及び４６４−１７６に接続されるデータ線４１２−１及び４１２−１７６の配線（最も長い配線）の配線長の差は非常に大きい。そのため、データ線４１２−８８の配線遅延と、データ線４１２−１及び４１２−１７６の配線遅延の差は非常に大きい。
【０１２５】
例えば、図１１（Ａ）に示すように、表示ドライバ４００の実チップにおいては、最も配線負荷の大きいデータ線４１２−１及び４１２−１７６を介してデータラッチ回路４６４−１及び４６４−１７６に供給される階調データ１及び階調データ１７６は、時刻Ｔ１〜Ｔ５にかけてＬレベルからＨレベルに遷移する。また、次に配線負荷の大きいデータ線４１２−２を介してデータラッチ回路４６４−２に供給される階調データ２は、例えば時刻Ｔ１〜Ｔ４にかけてＬレベルからＨレベルに遷移する。最も配線負荷の小さいデータ線４１２−８８を介してデータラッチ回路４６４−８８に供給される階調データ８８は、例えば時刻Ｔ１〜Ｔ２にかけてＬレベルからＨレベルに遷移する。
【０１２６】
一方、データラッチ回路４６４−１〜４６４−１７６は共通のラッチ信号により各階調データをラッチする。そのため、ラッチ信号を供給するためのラッチ信号線４１４はデータラッチ回路４６４−１〜４６４−１７６に共通接続される。そのため、ラッチ信号がデータラッチ回路４６４−１〜４６４−１７６に到達するタイミングはほぼ同時である。
【０１２７】
例えば、図１１（Ａ）に示すように、表示ドライバ４００の実チップにおいては、ラッチ信号線４１４を介してデータラッチ回路４６４−１〜４６４−１７６に供給されるラッチ信号は時刻Ｔ２〜Ｔ３にかけてＬレベルからＨレベルに遷移する。ラッチ信号がＬレベルからＨレベルに遷移する時刻Ｔ２〜Ｔ３において、データラッチ回路４６４−１及び４６４−１７６はＬレベルの階調データ１及び階調データ１７６をラッチし、データラッチ回路４６４−２及び４６４−８８はＨレベルの階調データ２及び階調データ８８をラッチする。すなわち、階調データ１及び階調データ１７６については、データ線４１２−１及び４１２−１７６の配線遅延が大きいためセットアップタイムが不足し、本来ラッチすべきＨレベルのデータがラッチできない。
【０１２８】
これに対して、図１１（Ｂ）は、表示ドライバ４００のＴＯＰ回路のデジタル−アナログシミュレーションにおける波形を示す。表示ドライバ４００のＴＯＰ回路のデジタル−アナログシミュレーションにおいて、デジタル回路ブロック４１０とアナログ回路ブロック４５０を接続するデータ線４１２−１〜４１２−１７６の配線遅延は考慮されない（配線遅延は０とみなされる）。その結果、アナログ回路ブロック４５０の回路シミュレーションにおいて、階調データ１〜階調データ１７６はすべて時刻Ｔ１〜Ｔ２にかけてＬレベルからＨレベルに遷移する。一方、ラッチ信号は時刻Ｔ２〜Ｔ３にかけてＬレベルからＨレベルに遷移するので、データラッチ回路４６４−１〜４６４−１７６はすべてＨレベルの階調データをラッチする。従って、表示ドライバ４００のＴＯＰ回路（全体回路）のデジタル−アナログシミュレーションの結果では表示ドライバ４００は正常に動作すると判断されるため、実チップの試作品の評価においてはじめて不具合を発見することになる。
【０１２９】
図１２は、本実施形態の集積回路装置の設計方法による、表示ドライバ４００のデジタル回路ブロック４１０とアナログ回路ブロック４５０（ソースドライバ４６０）の間の配線レイアウトについて説明するための図である。
【０１３０】
リピータセル４１６−１〜４１６−１７６は、データ線４１２−１〜４１２−１７６によりデジタル回路ブロック４１０とそれぞれ接続されており、データ線４１７−１〜４１７−１７６によりデータラッチ回路４６４−１〜４６４−１７６とそれぞれ接続されている。また、リピータセル４１８−１〜４１８−１７６は、ラッチ信号線４１４によりデジタル回路ブロック４１０と共通接続されており、データ線４１９−１〜４１９−１７６によりデータラッチ回路４６４−１〜４６４−１７６とそれぞれ接続されている。
【０１３１】
従って、リピータセル４１６−１〜４１６−１７６、リピータセル４１８−１〜４１８−１７６及びデジタル回路ブロック４１０を論理シミュレーションの対象に指定して、表示ドライバ４００のＴＯＰ回路（全体回路）のデジタル−アナログシミュレーションを実行すれば、データ線４１２−１〜４１２−１７６及びラッチ信号線４１４の配線遅延を考慮したシミュレーションを実行することができる。
【０１３２】
ここで、表示ドライバ４００のＴＯＰ回路（全体回路）のデジタル−アナログシミュレーションにおいて、リピータセル４１６−１〜４１６−１７６及びリピータセル４１８−１〜４１８−１７６は、データ線４１７−１〜４１７−１７６及びデータ線４１９−１〜４１９−１７６の配線遅延は考慮されない（配線遅延は０とみなされる）。そこで、リピータセル４１６−１〜４１６−１７６及びリピータセル４１８−１〜４１８−１７６を、データ線４１７−１〜４１７−１７６及びデータ線４１９−１〜４１９−１７６の配線長が同一になるように配置するようにしてもよい。このように配置することにより、データ線４１７−１〜４１７−１７６及びデータ線４１９−１〜４１９−１７６の配線遅延をほぼ同一にすることができる。すなわち、データ線４１７−１〜４１７−１７６及びデータ線４１９−１〜４１９−１７６を介してデータラッチ回路４６４−１〜４６４−１７６に入力される信号の波形なまりはほぼ同一とみなすことができる。そのため、回路シミュレーションの対象となるデータラッチ回路４６４−１〜４６４−１７６の入力に対して同一の波形なまりが付加されるように同一の抵抗値を設定し、又は同一の容量値を接続することにより、精度の高いデジタル−アナログシミュレーションを実行することができる。従って、データラッチ回路４６４−１〜４６４−１７６の入力に対して、配線負荷に応じて個々に抵抗値を設定し、又は容量値を接続する必要がなく、作業工数を削減できるとともに設定ミスによる不具合の発生を防止することができる。
【０１３３】
また、データ線４１７−１〜４１７−１７６及びデータ線４１９−１〜４１９−１７６の配線が出来る限り短くなるように、リピータセル４１６−１〜４１６−１７６及びリピータセル４１８−１〜４１８−１７６をデータラッチ回路４６４−１〜４６４−１７６の入力ポートの近傍に配置するようにしてもよい。このように配置することにより、データ線４１７−１〜４１７−１７６及びデータ線４１９−１〜４１９−１７６の配線遅延を無視することができる。従って、回路シミュレーションの対象となるデータラッチ回路４６４−１〜４６４−１７６の入力に対して波形なまりを付加するための抵抗値を設定し、又は容量値を接続する手間をなくすことができるとともに、精度の高いデジタル−アナログシミュレーションを実行することができる。
【０１３４】
図１３に、表示ドライバ４００のＴＯＰ回路（全体回路）のデジタル−アナログシミュレーションにおける波形の一例を示す。リピータセル４１６−１〜４１６−１７６、リピータセル４１８−１〜４１８−１７６及びデジタル回路ブロック４１０を論理シミュレーションの対象に指定し、アナログ回路ブロック４５０を回路シミュレーションの対象に指定して表示ドライバ４００のＴＯＰ回路（全体回路）のデジタル−アナログシミュレーションが実行される。
【０１３５】
データ信号線４１２−１〜４１２−１７６に供給される階調データ１〜階調データ１７６及びラッチ信号線４１４に供給されるラッチ信号について、リピータセル４１６−１〜４１６−１７６及びリピータセル４１８−１〜４１８−１７６のセル遅延はほぼ同一である。また、データラッチ回路４６４−１〜４６４−１７６に付加される抵抗マップによる波形なまりも同一である。
【０１３６】
一方、データ信号線４１２−１〜４１２−１７６及びラッチ信号線４１４の配線遅延は異なる。データ信号線４１２−１及びデータ線４１２−１７６（階調データ１及び階調データ１７６）の配線遅延が最も大きい。データ信号線４１２−２（階調データ２）の配線遅延が次に大きい。そして、データ信号線４１２−８８（階調データ８８）の配線遅延が最も小さい。従って、時刻Ｔ１、Ｔ２のラッチタイミングにおいて、データラッチ回路４６４−２及び４６４−８８はＨレベルの信号をラッチすることができるが、データラッチ回路４６４−１及び４６４−１７６はセットアップタイムが不足するためＬレベルの信号をラッチする。すなわち、表示ドライバ４００のＴＯＰ（全体回路）回路のデジタル−アナログシミュレーションの段階において、データ信号線４１２−１〜４１２−１７６及びラッチ信号線４１４の配線遅延を反映した精度の高いシミュレーションを実行することができるので、実チップを試作する前に不具合を発見することができる。
【０１３７】
４．集積回路装置の設計支援システム、集積回路装置の設計支援プログラム
図１４は、本実施形態の集積回路装置の設計支援システム及び設計支援プログラムについて説明するための図である。本実施形態の集積回路装置の設計支援システム６００は、当該構成要素（各部）の一部を省略した構成としてもよい。
【０１３８】
本実施形態の集積回路装置の設計支援システム６００は、デジタル回路ブロックとアナログ回路ブロックを含む集積回路装置の設計を支援する設計支援システムである。
【０１３９】
操作部６３０は、ユーザーの操作等をデータとして入力するためのものであり、その機能は、例えばキーボードやマウス等のハードウェアにより実現できる。
【０１４０】
記憶部６４０は、処理部６１０や通信部６８０などのワーク領域となるもので、その機能はＲＡＭなどのハードウェアにより実現できる。
【０１４１】
記憶部６４０は、ライブラリ情報記憶部６４２を含む。
【０１４２】
ライブラリ情報記憶部６４２は、設計データにより得られたライブラリ情報（論理回路情報、レイアウト情報、接続情報）等が記憶されている。
【０１４３】
情報記憶媒体６５０（コンピュータにより読み取り可能な媒体）は、プログラムやデータなどを格納するものであり、その機能は、光ディスク（ＣＤ、ＤＶＤ等）、光磁気ディスク（ＭＯ）、磁気ディスク、ハードディスク、磁気テープ、或いはメモリ（ＲＯＭ）などのハードウェアにより実現できる。
【０１４４】
また情報記憶媒体６５０には、本実施形態の各手段としてコンピュータを機能させるプログラムや補助データ（付加データ）が記憶される。
【０１４５】
処理部６１０は、この情報記憶媒体６５０に格納されるプログラム（設計支援プログラム）や情報記憶媒体６５０から読み出されたデータなどに基づいて本実施形態の種々の処理を行う。即ち情報記憶媒体６５０には、本実施形態の各手段としてコンピュータを機能させるためのプログラム（各手段の処理をコンピュータに実行させるためのプログラム）が記憶される。
【０１４６】
表示部６６０は、本実施形態により生成された画像を出力するものであり、その機能は、ＣＲＴディスプレイ、ＬＣＤ（液晶ディスプレイ）、ＯＥＬＤ（有機ＥＬディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）、タッチパネル型ディスプレイなどのハードウェアにより実現できる。
【０１４７】
音出力部６７０は、本実施形態により生成された音を出力するものであり、その機能は、スピーカ、或いはヘッドフォンなどのハードウェアにより実現できる。
【０１４８】
通信部６８０は、外部（例えばサーバ装置や他の端末機）との間で通信を行うための各種の制御を行うものであり、その機能は、各種プロセッサ又は通信用ＡＳＩＣなどのハードウェアや、プログラムなどにより実現できる。
【０１４９】
処理部６１０（プロセッサ）は、操作部６３０からの操作データやプログラムなどに基づいて、各種処理などを行う。この処理部６１０は記憶部６４０をワーク領域として各種処理を行う。処理部６１０の機能は各種プロセッサ（ＣＰＵ、ＤＳＰ等）、ＡＳＩＣ（ゲートアレイ等）などのハードウェアや、アプリケーションプログラム、ＯＳ（例えば汎用ＯＳ等）により実現できる。
【０１５０】
処理部６１０は、全体回路接続情報生成手段６１２、全体回路レイアウト情報生成手段６１４、遅延時間情報生成手段６１６、全体回路シミュレーション実行手段６１８を含む。処理部６１０は、さらに、全体回路配線負荷情報生成手段６２０、デジタル回路ブロック配線負荷情報生成手段６２２を含んでもよい。
【０１５１】
全体回路接続情報生成手段６１２は、デジタル回路ブロックとアナログ回路ブロックの間に少なくとも１つのリピータセルを接続し、デジタル回路ブロックとアナログ回路ブロックとリピータセルとを含む全体回路の接続情報（ネットリスト）を生成する処理を行う。
【０１５２】
全体回路レイアウト情報生成手段６１４は、デジタル回路ブロックとアナログ回路ブロックとリピータセルを配置し、各ネットを配線し、アナログ回路ブロックとリピータセルを接続するネットを配線し、全体回路のレイアウト情報を生成する処理を行う。
【０１５３】
また、全体回路レイアウト情報生成手段６１４は、全体回路がアナログ回路ブロックに接続される複数のリピータセルを含む場合には、当該リピータセルの各々とアナログ回路ブロックを接続する各ネットの配線の長さが所定の範囲に含まれるようにリピータセルを配置するようにしてもよいし、当該各ネットの配線が同じ長さになるようにリピータセルを配置するようにしてもよい。
【０１５４】
また、全体回路レイアウト情報生成手段６１４は、アナログ回路ブロックに接続されるリピータセルを、アナログ回路ブロックの当該リピータセルが接続されるポートの近傍に配置するようにしてもよい。
【０１５５】
遅延時間情報生成手段６１６は、全体回路の接続情報（ネットリスト）及びレイアウト情報に基づいてリピータセルに接続されるネットの配線負荷による遅延時間を計算し、当該遅延時間を含む遅延時間情報（SDF）を生成する処理を行う。
【０１５６】
また、遅延時間情報生成手段６１６は、全体回路の配線負荷情報（配線ＲＣ情報）に基づいて、リピータセルに接続されるネットの配線負荷による遅延時間を計算するようにしてもよい。
【０１５７】
また、遅延時間情報生成手段６１６は、全体回路の配線負荷情報（配線ＲＣ情報）とデジタル回路ブロックの配線負荷情報（配線ＲＣ情報）に基づいて、リピータセルに接続されるネットの配線を含む各配線の負荷による遅延時間を計算するようにしてもよい。
【０１５８】
全体回路シミュレーション実行手段６１８は、全体回路の接続情報（ネットリスト）に基づいて、全体回路に対するデジタルアナログ混在シミュレーションを実行する処理を行う。全体回路シミュレーション実行手段６１８は、デジタル回路ブロックとリピータセルに対して遅延情報に基づく論理シミュレーションを実行し、アナログ回路ブロックに対して回路シミュレーションを実行する。
【０１５９】
全体回路配線負荷情報生成手段６２０は、全体回路の接続情報（ネットリスト）及びレイアウト情報に基づいて、全体回路に含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含む全体回路の配線負荷情報（配線ＲＣ情報）を生成する処理を行う。
【０１６０】
デジタル回路ブロック配線負荷情報生成手段６２２は、デジタル回路ブロックの接続情報（ネットリスト）及びレイアウト情報に基づいて、デジタル回路ブロックに含まれる各ネットの配線の寄生抵抗及び寄生容量の情報を含むデジタル回路ブロックの配線負荷情報（配線ＲＣ情報）を生成する処理を行う。
【０１６１】
本実施形態の集積回路装置の設計支援システム又は設計支援プログラムによれば、リピータセルに接続されるネットの配線遅延が論理シミュレーションに反映されるので、デジタル回路ブロックとアナログ回路ブロックをリピータセルを介さずに直接接続する場合と比較して全体回路のデジタル−アナログ混在シミュレーションの精度を向上させることができる。その結果、集積回路装置の設計段階において、デジタル回路ブロックとアナログ回路ブロックのインターフェース部分の信号伝搬タイミングに関する不具合を発見することが容易になり、信頼性の高い集積回路装置を提供することができる。また、ＥＣＯによる工数およびコストの増加を抑制することができる。
【０１６２】
なお、本実施形態の各手段としてコンピュータを機能させるためのプログラム（設計支援プログラム）は、ホスト装置（サーバー）が有する情報記憶媒体からネットワーク及び通信部６８０を介して情報記憶媒体６５０（記憶部６４０）に配信してもよい。このようなホスト装置（サーバー）の情報記憶媒体の使用も本発明の範囲内に含めることができる。
【０１６３】
５．電子機器
図１５に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（集積回路装置）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０、ＬＣＤドライバ（集積回路装置）８７０を含む。
【０１６４】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。ＬＣＤドライバ８７０は、ＬＣＤ８５０を駆動して画像を表示させるためのものであり、例えば、図９で説明した表示ドライバ４００であってもよい。
【０１６５】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１６６】
マイクロコンピュータ８１０やＬＣＤドライバ８７０は、デジタル回路ブロックとアナログ回路ブロックを含んで構成されており、本実施形態の集積回路装置の設計方法により設計製造される集積回路装置である。
【０１６７】
図１６（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１６８】
図１６（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１６９】
図１６（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１７０】
本実施の形態の集積回路装置を図１６（Ａ）〜図１６（Ｃ）の電子機器に組み込むことにより、信頼性の高い電子機器を短期間で提供することができる。
【０１７１】
なお、本実施形態を利用できる電子機器としては、図１６（Ａ）〜図１６（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の種々の電子機器を考えることができる。
【０１７２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１７３】
例えば、図１のフローチャートにおいて、デジタル回路ブロックの配線負荷情報（配線ＲＣ情報）を作成する処理（ステップＳ１２の処理）は、デジタル回路ブロックの設計（ステップＳ１０の処理）が終了した後、遅延時間情報（SDF）を作成（ステップＳ２０の処理）する前の任意のタイミングで行うことができる。
【０１７４】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【０１７５】
【図１】本実施の形態の集積回路装置の設計方法の一例を示すフローチャート。
【図２】図２（Ａ）〜図２（Ｃ）は、本実施の形態の集積回路装置の設計方法によって設計された集積回路装置について説明するための図。
【図３】本実施形態の集積回路装置の設計方法を適用するための設計環境の一例について説明するための図。
【図４】図４（Ａ）及び図４（Ｂ）は、デジタルライブラリ情報に含まれる情報の一例を示す図。
【図５】図５（Ａ）及び図５（Ｂ）は、デジタルライブラリ情報に含まれる情報の他の一例を示す図。
【図６】デジタル−アナログ混在シミュレータのシミュレーション環境の一例を示す図。
【図７】コマンドファイルの一例を示す図。
【図８】外部ホスト（ＭＰＵ）モデルの構成例を説明するための図。
【図９】本実施形態の設計方法を適用した集積回路装置の一例である表示ドライバの構成例を示す図。
【図１０】従来の集積回路装置の設計方法による表示ドライバのデジタル回路ブロックとアナログ回路ブロックの間の配線レイアウトについて説明するための図。
【図１１】図１１（Ａ）は、従来の集積回路装置の設計方法による表示ドライバの実チップにおける信号波形の例を示す図であり、図１１（Ｂ）は、従来の集積回路装置の設計方法による表示ドライバのデジタル−アナログシミュレーションにおける信号波形の例を示す図である。
【図１２】本実施形態の集積回路装置の設計方法による表示ドライバのデジタル回路ブロックとアナログ回路ブロックの間の配線レイアウトについて説明するための図。
【図１３】本実施の形態の集積回路装置の設計方法による表示ドライバのデジタル−アナログシミュレーションにおける信号波形の例を示す図。
【図１４】本実施形態の集積回路装置の設計支援システム及び設計支援プログラムについて説明するための図。
【図１５】集積回路装置を含む電子機器のブロック図の一例。
【図１６】図１６（Ａ）〜図１６（Ｃ）は、種々の電子機器の外観図の例。
【図１７】図１７（Ａ）〜図１７（Ｃ）は、従来の集積回路装置の設計方法について説明するための図である。
【符号の説明】
【０１７６】
１  集積回路装置、１０  デジタル回路ブロック、１２−１  論理セル、１２−２  論理セル、１４−１  出力ポート、１４−２  入力ポート、１６−１  配線、１６−２  配線、２０  アナログ回路ブロック、２２−１  アナログセル、２２−２  アナログセル、２４−１  入力ポート、２４−２  出力ポート、３２−１  リピータセル、３２−２  リピータセル、３４−１  配線、３４−２  配線、３６−１  配線、３６−２  配線、５０  デジタルブロックネットリスト、６０  配置配線＆ＲＣ抽出ツール、７０  デジタルブロックレイアウト情報、８０  デジタルブロックネットリスト、９０  デジタルブロックＲＣ情報、１００  ＴＯＰ回路ネットリスト（Verilog）、１０２  ＴＯＰ回路ネットリスト（spice）、１１０  フロアプランツール、１２０  ＴＯＰ回路レイアウト情報、１３０  ＲＣ抽出ツール、１４０  ＴＯＰ回路ＲＣ情報、１５０  遅延時間計算ツール、１６０  デジタルライブラリ情報、１６２  アナログライブラリ情報、１７０  遅延時間情報、１８０  アナログブロックネットリスト、１９０  パーティショニング情報、２００  デジタル−アナログ混在シミュレータ、２１０  シミュレーション用ネットリスト生成処理部、２１２  論理シミュレーション用ネットリスト、２１４  回路シミュレーション用ネットリスト、２２０  論理シミュレーション実行処理部、２３０  回路シミュレーション実行処理部、２５０  シミュレーション結果情報、３００  シミュレーションモデル情報、３１０  外部ホスト（ＭＰＵ）モデル、３１２  コマンド解析部、３１３  コマンドコード、３１４  出力信号生成部、３１５  パラメータ、３１７  モードコード、３２０  メモリモデル、３３０  内部モジュールモデル、３５０  テスト入力情報（テストベンチ）、３５２  コマンドファイル、３５４  データファイル、３６２  パラレルＩ／Ｆ信号、３６４  シリアルＩ／Ｆ信号、３６６モード選択信号、３７０  ホスト（ＭＰＵ）インターフェース回路、４００  表示ドライバ、４０２  電源入力、４１０  デジタル回路ブロック、４１２−１〜４１２−１７６  データ線、４１４  ラッチ信号線、４１６−１〜４１６−１７６  リピータセル、４１７−１〜４１７−１７６  データ信号線、４１８−１〜４１８−１７６  リピータセル、４１９−１〜４１９−１７６  ラッチ信号線、４２０  表示メモリ、４２２  メモリセルアレイ、４２４  ローアドレスデコーダ、４２６  カラムアドレスデコーダ、４２８  ライト／リード回路、４３０  内部インターフェース回路ブロック、４３２  ホストインターフェース回路、４３４  ＲＧＢインターフェース回路、４４０  制御回路ブロック、４４２  全体制御回路、４４４  表示タイミング制御回路、４５０  アナログ回路ブロック、４６０  ソースドライバ、４６２−１〜４６２−１７６  ドライバセル、４６４−１〜４６４−１７６  データラッチ回路、４７０  ゲートドライバ、４８０階調電圧生成回路、４９０  電源回路、５００  表示パネル、６００  設計支援システム、６１０  処理部、６１２  全体回路接続情報生成手段、６１４  全体回路レイアウト情報生成手段、６１６  遅延時間情報生成手段、６１８  全体回路シミュレーション実行手段、６２０  全体回路配線負荷情報生成手段、６２２  デジタル回路ブロック配線負荷情報生成手段、６３０  操作部、６４０  記憶部、６４２  ライブラリ情報記憶部、６５０  情報記憶媒体、６６０  表示部、６７０  音出力部、６８０  通信部、８００  電子機器、８１０  マイクロコンピュータ（集積回路装置）、８２０  入力部、８３０  メモリ、８４０  電源生成部、８５０  ＬＣＤ、８６０  音出力部、８７０  ＬＣＤドライバ（集積回路装置）、９５０  携帯電話、９５２  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカ、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカ、９７０  パーソナルコンピュータ、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１０】
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【図１２】
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