(57)【要約】【課題】シード層の結晶欠陥を低減し、良質なＳｉＣ基板を製造する。【解決手段】本発明の半導体基板の製造方法は、絶縁層２０上にＳｉＣ層３０を備えた半導体基板１の製造方法である。支持基板１０上に絶縁層２０とＳｉ層５０とが順次形成されてなるベース基板１００のＳｉ層５０に、絶縁層２０を露出させる溝部４０を形成し、溝部４０によってＳｉ層５０を複数の島状のＳｉ部５５に区画するＳｉ部区画工程と、Ｓｉ部５５を炭化して島状のシード部６５を形成し、シード部６５からなるシード層６０を形成するシード層形成工程と、シード部６５をエピタキシャル成長させて島状のＳｉＣ部３５を形成し、ＳｉＣ部３５からなるＳｉＣ層３０を形成するＳｉＣ層形成工程と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁層上にＳｉＣ層を備えた半導体基板の製造方法であって、
支持基板上に絶縁層とＳｉ層とが順次形成されてなるベース基板のＳｉ層に、前記絶縁層を露出させる溝部を形成し、該溝部によって前記Ｓｉ層を複数の島状のＳｉ部に区画するＳｉ部区画工程と、
前記Ｓｉ部を炭化して島状のシード部を形成し、該シード部からなるシード層を形成するシード層形成工程と、
前記シード部をエピタキシャル成長させて島状のＳｉＣ部を形成し、該ＳｉＣ部からなるＳｉＣ層を形成するＳｉＣ層形成工程と、を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記ＳｉＣ層形成工程の後に、前記溝部を絶縁材料で埋め込む工程を有することを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記半導体基板は、複数のチップを形成するための半導体基板であって、形成されるチップの一つと対応するチップ形成領域を複数有し、
前記Ｓｉ部区画工程では、１つの前記チップ形成領域が１つの前記Ｓｉ部と対応するように溝部を形成することを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記半導体基板は、複数のチップを形成するための半導体基板であって、形成されるチップの一つと対応するチップ形成領域を複数有し、
前記Ｓｉ部区画工程では、１つの前記チップ形成領域に２つ以上の前記Ｓｉ部が含まれるように溝部を形成することを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項５】
前記半導体基板は、複数のチップを形成するための半導体基板であって、形成されるチップの一つと対応するチップ形成領域を複数有し、
前記Ｓｉ部区画工程では、２つ以上の前記チップ形成領域が１つの前記Ｓｉ部に含まれるように溝部を形成することを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項６】
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられ、溝部で区画されて島状に形成された複数のＳｉＣ部を有してなるＳｉＣ層と、を備えてなり、
前記ＳｉＣ部は、前記絶縁層上に設けられたＳｉ層が前記溝部で区画されて島状のＳｉ部とされ、さらに該Ｓｉ部が炭化され、その後に前記の炭化されたＳｉ部がシード部とされてエピタキシャル成長させられたことにより、形成されたものであることを特徴とする半導体基板。
【請求項７】
前記溝部は、絶縁材料で埋め込まれていることを特徴とする請求項６に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体基板に関する。
【背景技術】
【０００２】
近年、半導体材料としてＳｉＣ（炭化ケイ素）が注目されている。ＳｉＣはＳｉよりも絶縁破壊電界が強いので高耐圧とすることができ、ＦＥＴオン時の抵抗値が小さいので電力損失を低減できる。また、高温時の動作が安定していることや、不純物イオンの拡散速度が遅いこと等の特長も有している。このようなＳｉＣは、整流素子やインバータ等の高耐圧パワーデバイス等への適用が考えられており、省エネルギー化が期待されている。
【０００３】
ＳｉＣを用いたデバイスを効率よく製造するためには、単結晶ＳｉＣ層を有する基板（ウエハ）の大口径化が極めて重要である。現在のところ、６インチの４Ｈ−ＳｉＣ基板が実用化されているが、基板のさらなる大口径化や歩留り向上のためには、結晶欠陥を減少させることが有効であると考えられる。
【０００４】
ＳｉＣ基板を製造する方法としては、ＳＯＩ基板を用いる方法が特許文献１に開示されている。また、結晶欠陥を抑制する方法としては、単結晶膜の内部応力を緩和する方法が特許文献２に開示されている。
【０００５】
特許文献１の方法では、絶縁層上にＳｉ層を備えたＳＯＩ基板のＳｉ層を薄厚化し、これを炭化してＳｉＣのシード層を形成する。そして、シード層をエピタキシャル成長させることで、ＳｉＣ基板を製造する。薄厚化されたＳｉ層が完全に炭化されるので、残留したＳｉがエピタキシャル成長時等にＳｉＣ層に拡散して結晶欠陥を生じさせることが防止されている。また、Ｓｉ層を炭化する際には、ＳｉとＳｉＣとで格子定数が異なるのでＳｉとＳｉＣとの間に応力が発生し歪による変形が生じるが、Ｓｉ層を薄厚化しているので厚さ方向の歪が緩和され結晶欠陥が抑制されている。
【０００６】
特許文献２の方法では、シリコン基板に窒化物単結晶膜を結晶成長させる場合に、面方向に成長する結晶の成長スペースを確保している。これにより、結晶が互いに押し合いながら成長することで生じる内部応力を緩和することができ、結晶軸の傾斜等が防止できるようになっている。
【特許文献１】特開２００３−２２４２４８号公報
【特許文献２】特開２００２−１１０５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法では、ＳｉＣ基板の大口径化に対応できないおそれがある。すなわち、格子定数の違いに起因するＳｉとＳｉＣとの間の応力は、ＳｉＣ基板の面方向にも作用するので、Ｓｉを炭化する面積が増大するほど、すなわち製造されるＳｉＣ基板が大口径化するほど、ＳｉとＳｉＣとの間に大きな変形を生じさせてしまう。このようにシード層に変形が生じると、シード層に結晶欠陥が生じてしまう。そして、シード層をエピタキシャル成長させると、上層では下層の結晶構造に基づいて結晶成長するので、結晶欠陥部上では連鎖的に結晶欠陥が生じてしまう。
【０００８】
また、特許文献２の方法は、シリコン基板に窒化物単結晶膜を良好に成長させるための方法であり、ＳｉＣ基板を製造する際のシード層形成に直接適用することは困難である。すなわち、シード層は結晶成長ではなくＳｉ層の炭化で形成されるので、結晶の成長スペースを確保するという特許文献２の主旨からはシード層の結晶欠陥を抑制する効果を期待することができないからである。
【０００９】
本発明は、上記の事情に鑑みてなされたものであり、シード層の結晶欠陥を低減し、良質なＳｉＣ基板を製造することができる方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体基板の製造方法は、絶縁層上にＳｉＣ層を備えた半導体基板の製造方法であって、
支持基板上に絶縁層とＳｉ層とが順次形成されてなるベース基板のＳｉ層に、前記絶縁層を露出させる溝部を形成し、該溝部によって前記Ｓｉ層を複数の島状のＳｉ部に区画するＳｉ部区画工程と、
前記Ｓｉ部を炭化して島状のシード部を形成し、該シード部からなるシード層を形成するシード層形成工程と、
前記シード部をエピタキシャル成長させて島状のＳｉＣ部を形成し、該ＳｉＣ部からなるＳｉＣ層を形成するＳｉＣ層形成工程と、を有することを特徴とする。
【００１１】
このようにすれば、シード部の結晶欠陥を抑制することができる。詳しくは、前記シード層形成工程の途中過程では、Ｓｉ及びＳｉが炭化されたＳｉＣがＳｉ部に混在する状態があり、ＳｉとＳｉＣとの間には格子定数の違いによる面方向の応力が作用する。この応力によるＳｉ及びＳｉＣの変形量は、応力が作用している面積すなわちＳｉとＳｉＣとの接触面積が大きくなるほど、大きくなる。本発明の方法では、Ｓｉ部の間に溝部（空間）を形成しておりＳｉ部が互いに直接接触していないので、Ｓｉ部を炭化する際の各Ｓｉ部での前記応力は、近隣のＳｉ部に伝播することがない。したがって、各Ｓｉ部におけるＳｉ及びＳｉＣの変形量は、各Ｓｉ部におけるＳｉとＳｉＣとの接触面積、すなわち各Ｓｉ部の面積によって規定される。各Ｓｉ部の面積はＳｉ部に区画していないＳｉ層の面積よりも小さいので、各Ｓｉ部におけるＳｉ及びＳｉＣの変形量が小さくなり、Ｓｉ及びＳｉＣの変形に起因してシード部に結晶欠陥が生じる確率が低くなる。
【００１２】
また、結晶欠陥が生じる確率を低減して良好な結晶構造のシード部を形成しているので、良好な結晶構造のシード部をエピタキシャル成長させることにより、良好な結晶構造のＳｉＣ部を形成することができる。このようにして、結晶欠陥が極めて少ないＳｉＣ層を備えた半導体基板を製造することができる。
【００１３】
また、先述したように、格子定数の違いによるＳｉ及びＳｉＣの変形量はＳｉ部の面積に応じた値となるので、前記ベース基板として大口径のものを用いた場合でも同様に結晶欠陥を低減することができ、したがって大口径の半導体基板を良好な歩留りで製造することができる。このような大口径の半導体基板を用いてチップを形成することにより、チップを効率よく製造することができるようになる。
【００１４】
また、前記ＳｉＣ層形成工程の後に、前記溝部を絶縁材料で埋め込む工程を有することが好ましい。
このようにすれば、製造された半導体基板に素子等を形成する際に、素子の材料等が前記溝部に埋め込まれたり、あるいは流れ込んだりして異物となることが防止される。
【００１５】
また、前記半導体基板は、複数のチップを形成するための半導体基板であって、形成されるチップの一つと対応するチップ形成領域を複数有し、
前記Ｓｉ部区画工程では、１つの前記Ｓｉ部が１つの前記チップ形成領域と対応するように溝部を形成することもできる。
このようにすれば、前記Ｓｉ部を炭化しエピタキシャル成長させてＳｉＣ部を形成すると、１つのＳｉ部と同じ領域が１つのＳｉＣ部になるので、前記チップ形成領域と対応したＳｉＣ部を形成することができる。したがって、溝部を形成したことにより半導体基板の物性、例えば温度特性や強度等が局所的に変化しても、複数のチップ形成領域は互いに同じ物性となるので、同じ品質のチップを形成することができる。また、シリコンウエハ等を用いて複数のチップを形成する際には、通常はシリコンウエハに複数のチップ形成領域を設計し、各チップ形成領域に素子を形成した後にこれを個片化してチップを形成する。そこで、一つの前記Ｓｉ部と一つのチップ形成領域とを対応させるようにすれば、既存の方法を転用してＳｉ層を区画することができ、Ｓｉ層を区画する工程が容易化される。
【００１６】
なお、本発明でいうチップ形成領域とは、チップの寸法や形成プロセスでの位置ずれマージン等を考慮し、チップの一つに対応させた半導体基板における設計上の区画を指すものである。また、前記ベース基板、及び前記半導体基板を製造する過程の中間体においても、製造された半導体基板のチップ形成領域と対応する領域は、チップ形成領域と称する場合がある。
【００１７】
また、前記半導体基板は、複数のチップを形成するための半導体基板であって、形成されるチップの一つと対応するチップ形成領域を複数有し、
前記Ｓｉ部区画工程では、１つの前記チップ形成領域に２つ以上の前記Ｓｉ部が含まれるように溝部を形成することもできる。
このようにすれば、先述のように１つのＳｉ部と同じ領域が１つのＳｉＣ部になるので、１つのチップ形成領域に２つ以上のＳｉＣ部が含まれるようになる。したがって、前記半導体基板を用いてチップを形成する際に、チップ形成領域に含まれる２つ以上のＳｉＣ部のそれぞれに素子を形成するようにすれば、良好に素子を分離することができる。特に先述のように溝部を絶縁材料で埋め込むようにすれば、溝部に埋め込まれた絶縁部を素子分離領域として機能させることができ、完全素子分離することもできる。
【００１８】
また、前記半導体基板は、複数のチップを形成するための半導体基板であって、形成されるチップの一つと対応するチップ形成領域を複数有し、
前記Ｓｉ部区画工程では、１つの前記Ｓｉ部に２つ以上の前記チップ形成領域が含まれるように溝部を形成することもできる。
このようにすれば、例えば半導体基板を用いて形成するチップが微細である場合に、Ｓｉ層をチップ形成領域のそれぞれに対応させてＳｉ部に区画するよりも、溝部を形成する際の位置あわせのマージンを大きくすることができる。したがって、アライメントずれによるチップの歩留り低下を抑制することができる。
【００１９】
本発明の半導体基板は、
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられ、溝部で区画されて島状に形成された複数のＳｉＣ部を有してなるＳｉＣ層と、を備えてなり、
前記ＳｉＣ部は、前記絶縁層上に設けられたＳｉ層が前記溝部で区画されて島状のＳｉ部とされ、さらに該Ｓｉ部が炭化され、その後に前記の炭化されたＳｉ部がシード部とされてエピタキシャル成長させられたことにより、形成されたものであることを特徴とする。
このようにすれば、先述のようにシード部は結晶欠陥が極めて少なくなっているので、これをエピタキシャル成長させてなるＳｉＣ部も結晶欠陥が極めて少なくなる。したがって結晶欠陥が極めて少ない前記ＳｉＣ部を有してなるＳｉＣ層は極めて結晶欠陥が少なくなっており、これを備えた前記半導体基板は良質なものとなっている。
【００２０】
また、前記溝部は、絶縁材料で埋め込まれていることが好ましい。
このようにすれば、前記半導体基板に素子等を形成する際に、素子の材料等が前記溝部に埋め込まれたり、あるいは流れ込んだりして異物となることが防止される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２２】
なお、ＳｉＣはＳｉ（ケイ素）とＣ（炭素）とからなる二重層が積層した結晶構造となっているが、その結晶構造は結晶化プロセスの温度によって積層の仕方が変化し、百種類以上の多形と呼ばれる結晶構造が存在する。代表的な結晶構造のものとしては４Ｈ−ＳｉＣ、２Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等があり、以下の実施形態は比較的低いプロセス温度で単結晶化が可能な３Ｃ−ＳｉＣを結晶化させる例を用いて説明を行う。以下、本発明の一実施形態たる半導体基板（ＳｉＣ基板）の構成を説明した後に、その製造方法の一実施形態を説明する。
【００２３】
図１（ａ）は、本実施形態の半導体基板（ＳｉＣ基板）１の構成を示す平面図である。図１（ａ）に示すように、本実施形態のＳｉＣ基板１には溝部４０が縦横に等間隔で形成されており、溝部４０に囲まれる矩形部（本実施形態では正方形状）が島状のＳｉＣ部３５となっている。このように、本実施形態のＳｉＣ基板１は、その表層部が溝部４０によって複数の島状のＳｉＣ部３５に区画されている。また、本実施形態のＳｉＣ基板１は複数のチップを形成するためのものであり、前記ＳｉＣ部３５のうちＳｉＣ基板１の周縁部に位置するものを除く矩形部の各々が、チップを形成するチップ形成領域の各々と対応するようになっている。
【００２４】
図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線矢視断面図である。図１（ｂ）に示すように、本実施形態のＳｉＣ基板１は、シリコン基板１０と、この上に設けられた絶縁層２０と、絶縁層２０上に形成された複数のＳｉＣ部３５からなるＳｉＣ層３０と、を備えて構成されている。また、本実施形態のＳｉＣ基板１は、前記溝部４０に絶縁材料が埋め込まれてなる絶縁部４５を備えて構成されている。
【００２５】
次に、本発明に係る半導体基板の製造方法の一実施形態を、前記ＳｉＣ基板１の製造方法に適用した例を用いて説明する。
【００２６】
図２（ａ）〜（ｆ）は、ＳｉＣ基板１の製造方法を示す断面工程図である。
まず、図２（ａ）に示すように、支持基板１０上に絶縁層２０とＳｉ層５０とが順次形成されてなるベース基板１００を用意する。本実施形態では、前記支持基板１０としてシリコン基板を用いており、前記絶縁層２０は熱酸化法等で形成されたＳｉＯ２からなるものであり、前記Ｓｉ層は単結晶シリコンからなるものである。ＳＯＩ基板（ベース基板）１００は、ＳＩＭＯＸ法や貼り合わせ法等で形成して用いることができ、また形成されたものが製品化されているのでこれを用いることもできる。
【００２７】
ＳＩＭＯＸ法は、高エネルギーの酸素イオンをシリコン基板（図示せず）に注入し、酸素イオンが注入された部分を１４００℃程度の温度で熱酸化して絶縁層を形成し、ＳＯＩ基板を形成する方法である。また、貼り合わせ法は、例えば両面を熱酸化させたシリコン基板（図示せず）と通常のシリコン基板（図示せず）とを貼り合わせた後に、熱酸化された面のうち露出した側を研磨してＳｉ層を露出させてＳＯＩ基板を形成する方法である。ＳＩＭＯＸ法によれば、表面から均一な深さに絶縁層を設けることができるが、酸素イオンを注入した側の表層すなわちＳｉ層に結晶欠陥が生じるおそれある。本実施形態では、結晶欠陥を低減させるという観点から、貼り合わせ法でＳＯＩ基板１００を形成し、以降の工程で用いる。
【００２８】
次に、図２（ｂ）に示すように、ＳＯＩ基板１００のＳｉ層５０を薄厚化する。薄厚化したＳｉ層５０の厚さとしては、３〜１０ｎｍ程度とすることが好ましく、本実施形態では５ｎｍ程度とする。
【００２９】
次に、図２（ｃ）に示すように、前記絶縁層２０を露出させる溝部４０を、公知のレジスト法及びエッチング技術を用いて前記Ｓｉ層５０に形成し、溝部４０によって前記Ｓｉ層５０を複数の島状のＳｉ部５５に区画する。詳しくは後述するが、溝部４０の数が１つ以上、すなわちＳｉ層５０が２つ以上のＳｉ部５５に区画されていれば、本発明の効果を得ることができ、より細かくＳｉ層５０を区画するほど高い効果を得ることができる。したがって、製造されたＳｉＣ基板１にチップや素子を形成する際に不都合を生じない程度に、Ｓｉ層５０を細かく区画することが好ましい。本実施形態では、一つのチップ形成領域が一つのＳｉ部５５と対応するように、前記溝部４０を形成しＳｉ層５０を区画する。
【００３０】
次に、図２（ｄ）に示すように、前記Ｓｉ部５５を炭化してシード部６５を形成し、シード部６５からなるシード層６０を形成する。具体的には、前記Ｓｉ部５５を有するＳｉＣ基板１の中間体（図２（ｃ）参照）を、例えば雰囲気温度が制御可能なチャンバー内に放置し、チャンバー内に水素ガスと炭化ケイ素系ガスとからなる混合ガスを流通させるとともにチャンバー内を１２００℃〜１５００℃程度の雰囲気温度に保持する。前記Ｓｉ部５５は、その表面側からＳｉが炭化されてＳｉＣとなり、Ｓｉとこれが炭化されたＳｉＣとが積層された状態を経て、Ｓｉが完全に炭化されＳｉＣからなるシード部６５に形成される。
【００３１】
Ｓｉとこれが炭化されたＳｉＣとが積層された状態（混在する状態）では、格子定数がＳｉとＳｉＣとで異なることにより、ＳｉとＳｉＣとの間の厚さ方向及び面方向にそれぞれ応力が作用している。これら応力によるＳｉＣの厚さ方向の変形量は、先述したようにＳｉ層５０を薄厚化しているので、僅かであり、この変形によってＳｉＣに結晶欠陥が生じることは極めて稀である。一方、Ｓｉ及びＳｉＣの面方向の変形量は、面方向の応力が作用している面積、すなわちＳｉとＳｉＣとの接触面積に応じた量となる。
【００３２】
本発明の方法では、溝部４０のよってＳｉ層５０を複数の島状のＳｉ部５５に区画しているので、Ｓｉ部５５が互いに直接接触していない。応力は溝部４０のような空間を越えて伝播しないので、各Ｓｉ部５５におけるＳｉとＳｉＣとの間の面方向の応力は、近隣のＳｉ部５５に伝わることがない。したがって、Ｓｉ及びＳｉＣの面方向の変形量は、各Ｓｉ部５５におけるＳｉとＳｉＣとの接触面積、すなわち各Ｓｉ部５５の面積に応じた量となる。各Ｓｉ部５５の面積は区画されていないＳｉ層５０の面積より小さいので、各Ｓｉ部５５におけるＳｉ及びＳｉＣの面方向の変形量は、Ｓｉ層５０を区画しない場合よりも小さくなり、この変形によるＳｉＣの結晶欠陥が抑制される。このようにして、ＳｉＣの結晶欠陥が極めて少ないシード部６５を形成することができる。
【００３３】
次に、図２（ｅ）に示すように、前記シード部６５をエピタキシャル成長させてＳｉＣ部３５を形成し、ＳｉＣ部３５からなるＳｉＣ層３０を形成する。具体的には、例えば先述のチャンバー内に、シード部６５が形成されたＳｉＣ基板１の中間体（図２（ｄ）参照）をそのまま放置しておき、チャンバー内に水素ガスと炭化ケイ素系ガスとからなる混合ガスを流通させ、チャンバー内を５００℃〜１５００℃程度の雰囲気温度に保持する。シード部６５のＳｉＣ上に前記混合ガス中のＳｉＣを結晶化させることができ、前記シード部６５をエピタキシャル成長させてＳｉＣ部３５を形成することができる。先述のように、シード部６５を結晶欠陥が少ない良好な結晶構造に形成しているので、これに基づいてエピタキシャル成長させたＳｉＣ部３５も良好な結晶構造に形成することができる。
【００３４】
次に、図２（ｆ）に示すように、本実施形態では前記溝部４０に絶縁材料を埋め込んで絶縁部４５を形成する。具体的には、ＳｉＣ層３０が形成されたＳｉＣ基板１の中間体（図２（ｅ）参照）上に、絶縁性の液体材料をスピンコート法等の液相法で塗布し、液体材料を前記溝部４０に流し込む。そして液体材料を固化した後に、ＳｉＣ層３０が形成されたＳｉＣ基板１の中間体上をＣＭＰ法等で平坦化する。以上のようにして、ＳｉＣ基板１が得られる。
【００３５】
以上のような本発明の製造方法によれば、Ｓｉ層５０を複数のＳｉ部５５に区画しているので、このＳｉ部５５を炭化する際にＳｉ及びＳｉＣの変形量が小さくなる。したがって、ＳｉＣの結晶欠陥が極めて少ないシード部６５を形成することができ、シード部６５を良好な結晶構造でエピタキシャル成長させることができる。よって、結晶欠陥が極めて少ない良好な結晶構造のＳｉＣ部３５を形成することができ、良好な結晶構造のＳｉＣ層３０を備えた良質なＳｉＣ基板１を製造することができる。
【００３６】
また、Ｓｉ及びＳｉＣの変形量はＳｉ部５５の面積によって規定されるので、大口径のＳＯＩ基板を用いた場合にも同様に、良質なＳｉＣ基板を製造することができる。したがって、ＳｉＣ基板の大口径化にともなう結晶欠陥の増加を抑制することができ、良好な歩留りでＳｉＣ基板を製造することができる。
【００３７】
以上のようにして製造された本発明の半導体基板（ＳｉＣ基板）は、極めて良好な結晶構造のＳｉＣ層３０を備えているので、このＳｉＣ層３０に良好な特性の素子等を形成することができ、したがって良好な特性の素子を備えた良質のチップやデバイス等を製造することができる。また、大口径であり、かつ安価なＳｉＣ基板とすることができるので、これを用いて効率よくチップやデバイス等を製造することができ、製造されたチップやデバイスの製造コストを低減することもできる。
【００３８】
また、本実施形態のように、複数のチップを形成するためのＳｉＣ基板１において、チップ形成領域がＳｉ部５５となるように溝部４０を形成すれば、チップ形成領域には、前記Ｓｉ部５５を炭化し、エピタキシャル成長させたＳｉＣ部３５が形成される。したがって、製造されたＳｉＣ基板１にチップを形成する際に、ＳｉＣ層３０を区画する工程が省略される。また、Ｓｉ層５０を区画する際には、既存の区画方法を転用して用いることができ、Ｓｉ層５０を区画する工程が容易化される。また、溝部４０あるいは絶縁部４５が形成したことにより、ＳｉＣ基板１の温度特性や強度等の物性が局所的に変化した場合でも、これらの影響は複数のチップ形成領域の各々と対応する複数のＳｉＣ部で均一となる。したがって、形成されたチップの品質のばらつきが防止され、良好にチップを形成することができる。
【００３９】
また、本実施形態のように、溝部４０に絶縁材料を流し込んで（埋め込んで）絶縁部４５を形成すれば、製造されたＳｉＣ基板１に素子や配線等を形成してチップを形成する際に、素子や配線等の材料が溝部４０に流れ込むことや埋め込まれることが防止される。よって、これらが異物となることがなく、良好にチップを形成することができる。
【００４０】
なお、本実施形態では、液体材料を液相法で塗布して絶縁部４５を形成したが、蒸着法等の気相法で絶縁材料を溝部４０内に堆積させて絶縁部４５を形成してもよい。また、絶縁部４５を形成する際にＣＭＰ法で平坦化するのではなく、エッチバック法等で平坦化してもよい。また、溝部４０を形成する際には、レジスト法を用いずに、ＳｉＯ２やＳｉＮからなるエッチングパターンをマスクにしてエッチングするようにしてもよい。また、ベース基板としては、絶縁層がサファイアからなるＳＯＳ基板や、絶縁層が石英からなるＳＯＱ基板等を用いてもよく、また支持基板がシリコン以外の材料からなるものを用いてもよい。いずれの場合にも支持基板上に絶縁層とＳｉ層とが順次形成されてなるベース基板を用いることにより、本発明の効果を得ることができる。
【００４１】
（変形例）
前記実施形態では、１つの前記Ｓｉ部５５が１つの前記チップ形成領域と対応するように溝部４０を形成したが、チップの構成等に応じて溝部４０の数や配置等を設計し、前記実施形態と異なる区画のＳｉ部を採用することもできる。以下、前記実施形態と異なる区画のＳｉ部について、いくつかの例を説明する。
【００４２】
図３（ａ）、（ｂ）は、Ｓｉ部の区画を変形した変形例を示す平面図である。
図３（ａ）は、１つの前記チップ形成領域に２以上の前記Ｓｉ部が含まれるように溝部を形成した後、前記実施形態と同様にして製造したＳｉＣ基板の例である。本変形例では、チップ形成領域８０に２つのＳｉＣ部３５Ａ、３５Ｂが含まれている。また、前記実施形態と同様に、本変形例の溝部４０にも絶縁部が形成されており、例えばＳｉＣ部３５Ａ、３６Ｂのそれぞれに素子を形成するようにすれば、前記絶縁部が素子分離領域として機能するようになっている。また、素子分離領域を形成する既存の方法を転用することができる。例えば、トレンチを形成する方法を転用して溝部を形成することができるので、溝部を形成するプロセスが容易化され、また高信頼性とされる。
【００４３】
図３（ｂ）は、１つの前記Ｓｉ部に２つ以上の前記チップ形成領域が含まれるように溝部を形成した後、前記実施形態と同様にして製造したＳｉＣ基板の例である。本変形例では、１つのＳｉＣ部３５に４つのチップ形成領域８１、８２、８３、８４が含まれている。このようにすれば、チップ形成領域８１、８２、８３、８４のそれぞれと対応させてＳｉ部を区画するように溝部を形成する場合よりも、位置あわせのマージンを大きくすることができる。したがって、例えば微細なチップを形成するために微細な溝部を形成する必要がなく、チップを製造する際のアライメントずれによる歩留り低下を抑制することができる。
【００４４】
なお、溝部４０の数や配置は、前記実施形態や前記変形例等に限定されるものではなく、チップの大きさや形成方法、用途等に応じて様々な態様にすることができる。複数種の異なる大きさにＳｉ層を区画して、ＳｉＣ基板を製造することもでき、これにより複数種の異なる大きさのＳｉＣ部を有するＳｉＣ基板とすることができる。また、１つのＳｉＣ部を１つのチップ形成領域と対応させる場合等には、例えばより多数のチップ形成領域が半導体基板に含まれるように、直線状の溝部を形成するのではなく、例えば折れ線状の溝部を形成して千鳥状のＳｉ部に区画してもよい。
【図面の簡単な説明】
【００４５】
【図１】（ａ）、（ｂ）は、本発明の半導体基板の構成を示す図である。
【図２】（ａ）〜（ｆ）は、本発明の製造方法を説明するための断面工程図である。
【図３】（ａ）、（ｂ）は、本発明の半導体基板の変形例を示す図である。
【符号の説明】
【００４６】
１・・・ＳｉＣ基板（半導体基板）、２０・・・絶縁層、３０・・・ＳｉＣ層、３５・・・ＳｉＣ部、
４０・・・溝部、４５・・・絶縁部、５０・・・Ｓｉ層、５５・・・Ｓｉ部、６０・・・シード層、６５・・・シード部、１００・・・ＳＯＩ基板（ベース基板）
【図１】
2009081352.tif 000003
【図２】
2009081352.tif 000004
【図３】
2009081352.tif 000005