(57)【要約】【課題】スイッチング速度が速く、集積化に適した光半導体リレーを提供する。【解決手段】発光素子１１と、受光素子１３と、光起電力が印加されて、ゲート・ソース間が充電されることによりドレイン・ソース間のインピーダンスが変化する出力ＭＯＳトランジスタ１５を有する出力部１６と、第１電極が出力ＭＯＳトランジスタ１５のゲートに接続され、第２電極が抵抗を介して受光素子１３のカソードに接続され、制御電極がカソードに接続された制御トランジスタ１８と、第１電極が出力ＭＯＳトランジスタ１５のゲートに接続され、第２電極が絶縁ゲート出力ＭＯＳトランジスタ１５のソースに接続され、制御電極が制御トランジスタ１８の第２電極に接続されたトランジスタ１９と、制御トランジスタ１８の第２電極と、放電トランジスタ１９の第２電極との間に接続されたダイオード２０と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に応じて発光する発光素子と、
前記発光素子からの光を受光し、光の強度に応じた光起電力を発生する受光素子と、
前記光起電力が印加されて、ゲート・ソース間が充電されることによりドレイン・ソース間のインピーダンスが変化する絶縁ゲート電界効果トランジスタを有する出力部と、
第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が抵抗を介して前記受光素子のカソードに接続され、制御電極が前記カソードに接続された電界効果トランジスタと、
第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が前記絶縁ゲート電界効果トランジスタのソースに接続され、制御電極が前記電界効果トランジスタの第２電極に接続されたトランジスタと、
前記電界効果トランジスタの第２電極と、前記トランジスタの第２電極との間に接続されたダイオードと、
を具備することを特徴とする光半導体リレー。
【請求項２】
入力信号に応じて発光する発光素子と、
前記発光素子からの光を受光し、光の強度に応じた光起電力を発生する受光素子と、
前記光起電力が印加されて、ゲート・ソース間が充電されることによりドレイン・ソース間のインピーダンスが変化する絶縁ゲート電界効果トランジスタを有する出力部と、
第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が前記受光素子のカソードに接続され、制御電極が前記発光素子からの光を受光し、光の強度に応じた光起電力を発生する受光素子と抵抗の並列回路を介して前記カソードに接続された電界効果トランジスタと、
第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が前記絶縁ゲート電界効果トランジスタのソースに接続され、制御電極が前記電界効果トランジスタの第２電極に接続されたトランジスタと、
前記電界効果トランジスタの第２電極と、前記トランジスタの第２電極との間に接続されたダイオードと、
を具備することを特徴とする光半導体リレー。
【請求項３】
前記抵抗に、ダイオードが並列接続されていることを特徴とする請求項１に記載の光半導体リレー。
【請求項４】
前記電界効果トランジスタが、ディプレッション型絶縁ゲート電界効果トランジスタまたは接合型電界効果トランジスタであることを特徴とする請求項１または請求項２に記載の光半導体リレー。
【請求項５】
前記トランジスタが、バイポーラトランジスタまたは電界効果トランジスタであることを特徴とする請求項１または請求項２に記載の光半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体リレーに関する。
【背景技術】
【０００２】
フォトカプラ回路の光起電力により駆動されるＭＯＳトランジスタを、リレーの接点とする光半導体リレーが知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された光半導体リレーは、フォトダイオードカプラ回路と、光起電力によりゲート・ソース間が充電されて、ドレイン・ソース間のインピーダンスが変化する出力用ＭＯＳトランジスタと、出力用ＭＯＳトランジスタのゲート電荷の充放電を制御する制御用抵抗および制御用トランジスタと、出力用ＭＯＳトランジスタから放電されたゲート電荷が流れる放電用抵抗および放電用トランジスタとを具備している。  
制御用抵抗および放電用抵抗は、フォトカプラ回路の光起電力に応じて制御用トランジスタおよび放電用トランジスタをオフまたはオンさせるためのバイアス電圧を発生している。
【０００４】
然しながら、特許文献１に開示された光半導体リレーは、受光素子が発生する電流はμAオーダであるため、必要なバイアス電圧を発生させるには抵抗値がＭΩオーダの高抵抗が必要になる。
【０００５】
半導体チップ内に形成された抵抗値の高い抵抗は、大きな面積を占有する。その結果、抵抗の数が多くなると、集積化が難しくなるという問題がある。  
また、出力用ＭＯＳトランジスタを高速でスイッチングさせるためには、制御用抵抗と放電用抵抗の抵抗値の制御が重要であり、半導体チップ内に抵抗値の高い複数の抵抗を精度よく形成することが難しいという問題がある。
【特許文献１】特開２００２−５０９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、スイッチング速度が速く、集積化に適した光半導体リレーを提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の光半導体リレーは、入力信号に応じて発光する発光素子と、前記発光素子からの光を受光し、光の強度に応じた光起電力を発生する受光素子と、前記光起電力が印加されて、ゲート・ソース間が充電されることによりドレイン・ソース間のインピーダンスが変化する絶縁ゲート電界効果トランジスタを有する出力部と、第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が抵抗を介して前記受光素子のカソードに接続され、制御電極が前記カソードに接続された電界効果トランジスタと、第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が前記絶縁ゲート電界効果トランジスタのソースに接続され、制御電極が前記電界効果トランジスタの第２電極に接続されたトランジスタと、前記電界効果トランジスタの第２電極と、前記トランジスタの第２電極との間に接続されたダイオードと、を具備することを特徴としている。
【０００８】
本発明の別態様の光半導体リレーは、入力信号に応じて発光する発光素子と、前記発光素子からの光を受光し、光の強度に応じた光起電力を発生する受光素子と、前記光起電力が印加されて、ゲート・ソース間が充電されることによりドレイン・ソース間のインピーダンスが変化する絶縁ゲート電界効果トランジスタを有する出力部と、第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が前記受光素子のカソードに接続され、制御電極が前記発光素子からの光を受光し、光の強度に応じた光起電力を発生する受光素子と抵抗の並列回路を介して前記カソードに接続された電界効果トランジスタと、第１電極が前記絶縁ゲート電界効果トランジスタのゲートに接続され、第２電極が前記絶縁ゲート電界効果トランジスタのソースに接続され、制御電極が前記電界効果トランジスタの第２電極に接続されたトランジスタと、前記電界効果トランジスタの第２電極と、前記トランジスタの第２電極との間に接続されたダイオードと、を具備することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、スイッチング速度が速く、集積化に適した光半導体リレーが得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
本発明の実施例１に係る光半導体リレーについて、図１を用いて説明する。図１は光半導体リレーを示す回路図である。
【００１２】
図１に示すように、本実施例の光半導体リレー１０は、入力信号Ｖｉｎに応じて発光する発光素子１１と、発光素子１１からの光１２を受光し、光１２の強度に応じた光起電力を発生する受光素子１３が直列接続された受光部１４と、光起電力が印加されて、ゲート・ソース間が充電されることによりドレイン・ソース間のインピーダンスが変化する絶縁ゲート電界効果トランジスタ（以後、出力ＭＯＳトランジスタという）１５を有する出力部１６とを具備している。
【００１３】
更に、ドレイン（第１電極）が出力ＭＯＳトランジスタ１５のゲートに接続され、ソース（第２電極）が抵抗（以後、制御抵抗という）１７を介して受光素子１３のカソード（第１電極）に接続され、ゲート（制御電極）がカソードに接続された電界効果トランジスタ（以後、制御トランジスタという）１８と、コレクタ（第１電極）が出力ＭＯＳトランジスタ１５のゲートに接続され、エミッタ（第２電極）が出力ＭＯＳトランジスタ１５のソースに接続され、ベース（制御電極）が制御トランジスタ１８のソースに接続されたトランジスタ（以後、放電トランジスタという）１９と、制御トランジスタ１８のソースと、放電トランジスタ１９のエミッタとの間に接続されたダイオード２０とを具備している。
【００１４】
出力ＭＯＳトランジスタ１５は、エンハンスメントタイプのＮチャネルＭＯＳトランジスタで、ゲートが受光素子１３のアノードに接続されている。  
制御トランジスタ１８は、例えばディプレッションタイプのＮチャネルＭＯＳトランジスタである。放電トランジスタ１９は、例えばＮＰＮバイポーラトランジスタである。
【００１５】
ダイオード２０は、例えばシリコンのＰＮ接合ダイオードで、アノードが放電トランジスタ１９のエミッタに接続され、カソードが制御トランジスタ１８のソースに接続されている。
【００１６】
出力部１６は、ゲートが共通接続された出力ＭＯＳトランジスタ１５の直列回路で、双方向に導通するリレー接点を構成している。出力部１６に負荷２１と電源２２が接続され、入力信号Ｖｉｎに応じて、負荷２１に流れる電流がオン・オフ制御される。
【００１７】
次に、光半導体リレー１０の動作について説明する。  
入力信号Ｖｉｎが発光素子１１に供給されているときは、受光素子１３から発生した電流Ｉｐがダイオード２０のアノードからカソードに流れるので、ダイオード２０に順方向電圧（Ｖｆ〜０．６Ｖ）が発生する。  
その結果、放電トランジスタ１９のベースはエミッタより電位が高くなることはないので、放電トランジスタ１９は動作せず、オフされる。
【００１８】
受光素子１３から発生した電流Ｉｐは制御抵抗1７にも流れるので、制御抵抗１７の両端に電位差が発生する。例えば電流Ｉｐが〜１μＡ、制御抵抗１７が〜２ＭΩのとき、電位差は〜２Ｖになる。  
その結果、当初ゲート・ソース間が０Ｖでオンしていたディプレッションタイプの制御トランジスタ１８は、ゲート・ソース間にしきい値（〜−１Ｖ）より大きい負のバイアス電圧が印加されるので、ドレイン・ソース間が遮断され、オフされる。
【００１９】
そして、受光素子１３から発生した電流Ｉｐにより、出力ＭＯＳトランジスタ１５のゲート・ソース間に電荷が蓄積される。  
その結果、出力ＭＯＳトランジスタ１５のゲートはソースより高電位になり、出力ＭＯＳトランジスタ１５のドレイン・ソース間が高インピーダンスから低インピーダンスへと変化する。  
これにより、出力部１６のリレー接点が閉じ、負荷２１に電源２２が接続されるので、負荷２１に電流が流れる。
【００２０】
入力信号Ｖｉｎが発光素子１１に供給されていないときは、受光素子１３から電流Ｉｐが発生しなくなるので、制御抵抗１７の両端の電位差がなくなり、制御トランジスタ１８のドレイン・ソース間が導通する。  
その結果、出力ＭＯＳトランジスタ１５のゲートに蓄積されていた電荷は制御トランジスタ１８を通り、ダイオード２０のカソードへ放電される。
【００２１】
しかし、ダイオード２０はカソードからアノード方向へは電流が流れないので、放電トランジスタ１９のベース電位がエミッタより高くなる。  
その結果、第３トランジスタ１９が導通し、出力ＭＯＳトランジスタ１５のゲートからソースへ大電流を流すことができるので、ゲートに蓄積された電荷を速やかに放電し、出力ＭＯＳトランジスタ１５のドレイン・ソース間のインピーダンスを高速に変化させることが可能である。
【００２２】
以上説明したように、本実施例の光半導体リレー１０は、制御トランジスタ１８のソースと、放電トランジスタ１９のエミッタとの間に接続されたダイオード２０とを具備している。
【００２３】
ダイオード２０は、従来の半導体リレーに用いられていた放電抵抗より小さな面積で半導体チップに形成できるので、高速スイッチング特性を維持したまま、半導体チップのサイズを縮小することができる。  
また、制御抵抗１７の抵抗値の許容範囲が大きくなるので、半導体チップ内に制御抵抗１７を形成するのが容易となる。従って、スイッチング速度が速く、集積化に適した光半導体リレー１０が得られる。
【実施例２】
【００２４】
本発明の実施例２に係る光半導体リレーについて、図２を用いて説明する。図２は光半導体リレーを示す回路図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００２５】
本実施例が実施例１と異なる点は、制御抵抗にダイオードが並列接続されていることにある。
【００２６】
即ち、図２に示すように、本実施例の光半導体リレー３０は、制御抵抗１７にダイオード３１が並列接続されている。ダイオード３１は、例えばシリコンのＰＮ接合ダイオードで、ダイオード２０と同じ向きに接続されている。
【００２７】
入力信号Ｖｉｎが発光素子１１に供給されているときは、受光素子１３から発生した電流Ｉｐにより制御抵抗１７の両端に発生する電位差は、ダイオード３１の順方向電圧（Ｖｆ〜０．６Ｖ）を超えると、ダイオード３１でクランプされる。
【００２８】
これにより、制御トランジスタ１８のゲートに印加される負バイアスを一定値以下に抑えることができる。更に、出力ＭＯＳトランジスタ１５のゲート・ソース間の電圧ロスを一定値以下に抑えることができる。
【００２９】
以上説明したように、本実施例の光半導体リレー３０は、制御抵抗１７に並列接続されたダイオード３１を具備している。
【００３０】
これにより、制御トランジスタ１８のゲートに過大なバイアスが印加されるのを防止することができる利点がある。
【００３１】
ここでは、制御抵抗１７に１個のダイオード３１が並列接続されている場合について説明したが、複数のダイオードの直列回路を並列接続しても構わない。  
これにより、制御トランジスタ１８のゲートに印加される負バイアスのクランプ値を調整し、制御トランジスタ１８の動作範囲を最適化することができる利点がある。
【００３２】
また、ダイオード３１が通常のＰＮ接合ダイオードである場合について説明したが、ダイオード２０と逆向きに並列接続されたツェナーダイオードであっても構わない。  
即ち、ツェナーダイオードのアノードを制御トランジスタ１８のゲートに接続し、カソードを制御トランジスタ１８のソースに接続する。
【００３３】
ツェナーダイオードは、ツェナー電圧がある程度自由に設計でき、ゼロ温度特性を有している。  
従って、ダイオードの直列回路を置き換えることにより、使用するダイオードの数を減らすことができる利点がある。更に、光半導体リレーの温度特性を向上させることができる利点がある。
【実施例３】
【００３４】
本発明の実施例３に係る光半導体リレーについて、図３を用いて説明する。図３は光半導体リレーを示す回路図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００３５】
本実施例が実施例１と異なる点は、制御トランジスタのゲート・ソース間に、受光素子と抵抗の並列回路を接続したことにある。
【００３６】
即ち、図３に示すように、本実施例の光半導体リレー４０は、制御トランジスタ１８のゲートが発光素子１１からの光１２を受光し、光１２の強度に応じた光起電力を発生する受光素子４１が直列接続された受光部４２と抵抗４３との並列回路を介して、受光素子１３のカソードに接続された制御トランジスタ１８を具備している。
【００３７】
入力信号Ｖｉｎが発光素子１１に供給されているときは、受光素子４１から発生した電流Ｉｐ２が抵抗４３に流れるので、抵抗４３の両端に電位差が発生する。  
その結果、当初ゲート・ソース間が０Ｖでオンしていたディプレッションタイプの制御トランジスタ１８は、ゲート・ソース間にしきい値（〜−１Ｖ）より大きい負のバイアス電圧が印加されるので、ドレイン・ソース間が遮断され、オフされる。
【００３８】
入力信号Ｖｉｎが発光素子１１に供給されていないときは、受光素子４１から電流Ｉｐ２が発生しなくなるので、抵抗４３の両端の電位差がなくなり、制御トランジスタ１８のドレイン・ソース間が導通する。  
その結果、出力ＭＯＳトランジスタ１５のゲートに蓄積されていた電荷は制御トランジスタ１８を通り、ダイオード２０のカソードへ放電される。
【００３９】
以上説明したように、本実施例の光半導体リレー４０は、受光素子４１から発生した電流Ｉｐ２により制御トランジスタ１８をオン、オフしているので、出力部１６と独立に、制御トランジスタ１８の動作を最適化できる利点がある。  
更に、出力ＭＯＳトランジスタ１５のゲート・ソース間の電圧ロスを低減することができる利点がある。
【００４０】
具体的には、図１に示す制御抵抗１７では、受光素子１３からの電流Ｉｐが過大のときに、制御トランジスタ１８が深く負にバイアスされてオーバドライブ状態となり、制御トランジスタ１８がターンオンするときに遅れが生じる。更に、出力ＭＯＳトランジスタ１５のゲート・ソース間の電圧ロスが発生する。
【００４１】
一方、本実施例では、受光素子１３からの電流Ｉｐにかかわらず、制御トランジスタ１８の負バイアス電圧を定めることができるので、オーバドライブ状態となることなく、制御トランジスタ１８を最適にターンオンすることができる。更に、出力ＭＯＳトランジスタ１５のゲート・ソース間の電圧ロスは発生しない。
【００４２】
上述した実施例において、制御トランジスタ１８がディプレッションタイプ絶縁ゲート電界効果トランジスタである場合について説明したが、本発明はこれに限定されるものではなく、接合型電界効果トランジスタでも構わない。
【００４３】
図４は、制御トランジスタ５１としてＮチャネル接合型電界効果トランジスタを有する光半導体リレー５０を示す回路図である。  
接合型電界効果トランジスタ５１は、ノーマリーオンであり、ディプレッションタイプＮチャネル絶縁ゲート電界効果トランジスタと同様に動作する。
【００４４】
放電トランジスタ１９がバイポーラトランジスタである場合について説明したが、絶縁ゲート電界効果トランジスタでも構わない。  
図５は、放電トランジスタ６１としてエンハンスメントタイプＮチャネル絶縁ゲート電界効果トランジスタを有する光半導体リレー６０を示す回路図である。
【００４５】
また、電界効果トランジスタのチャネルが、Ｎチャネルの場合について説明したが、Ｐチャネルでも構わない。バイポーラトランジスタが、ＮＰＮである場合について説明したがＰＮＰでも構わない。
【００４６】
その場合は、周知のように極性に応じて、受光素子１３から発生した電流Ｉｐにより制御抵抗１７、ダイオード２０の両端に発生する電位差が、制御トランジスタ、放電トランジスタをオフするように接続する。  
同様に、受光素子４１から発生した電流Ｉｐ２により抵抗４３の両端に発生する電位差が、制御トランジスタをオフするように接続する。
【００４７】
図６は、制御トランジスタ７１として、ディプレッションタイプＰチャネル絶縁ゲート電界効果トランジスタを有する光半導体リレー７０を示す回路図である。  
図７は、放電トランジスタ８１として、ＰＮＰバイポーラトランジスタを有する光半導体リレー８０を示す回路図である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１に係る光半導体リレーを示す回路図。
【図２】本発明の実施例２に係る光半導体リレーを示す回路図。
【図３】本発明の実施例３に係る光半導体リレーを示す回路図。
【図４】本発明に係る別の光半導体リレーを示す回路図。
【図５】本発明に係る別の光半導体リレーを示す回路図。
【図６】本発明に係る別の光半導体リレーを示す回路図。
【図７】本発明に係る別の光半導体リレーを示す回路図。
【符号の説明】
【００４９】
１０、３０、４０、５０、６０、７０、８０  光半導体リレー
１１  発光素子
１２  光
１３、４１  受光素子
１４、４２  受光部
１５  出力ＭＯＳトランジスタ
１６  出力部
１７  制御抵抗
１８、５１、７１  制御トランジスタ
１９、６１、８１  放電トランジスタ
２０、３１  ダイオード
２１  負荷
２２  電源
４３  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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