(57)【要約】【課題】  簡易な構造でかつ簡易な制御により静電容量を制御することが可能な可変キャパシタを得る。【解決手段】  固定キャパシタＣ１〜Ｃ５は基板３上に実装され、並列に接続されている。ＦＥＴ１〜ＦＥＴ４は、２つの固定キャパシタの間に配置されている。固定キャパシタＣ１〜Ｃ５の各々の一方の電極は、ＦＥＴ１〜ＦＥＴ４の各々のゲート端子と接続されている。固定キャパシタＣ１の他方の電極は各ＦＥＴのソース端子またはドレイン端子と接続されている。一対の引出端子２ａ、２ｂのうち一方の引出端子２ａは固定キャパシタＣ１の一方の電極に接続され、他方の引出端子２ｂは固定キャパシタＣ１の他方の電極に接続されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
互いに並列に接続された複数の固定キャパシタと、前記固定キャパシタの各々のスイッチングを行う複数の電界効果型トランジスタと、前記固定キャパシタ及び前記電界効果型トランジスタを他の回路と電気的に接続する一対の引出端子と、を有する可変キャパシタにおいて、
前記電界効果型トランジスタは、隣接する２つの前記固定キャパシタの間に配置されており、
前記電界効果型トランジスタのゲート端子は前記固定キャパシタの一方の電極側に接続され、前記電界効果型トランジスタのドレイン端子及びソース端子は隣接する２つの前記固定キャパシタの各々の他方の電極側に接続されており、
前記一対の引出端子は、一方の引出端子が前記固定キャパシタの一方の電極側の任意の位置に接続され、他方の引出端子が複数の前記固定キャパシタのうちのいずれかの他方の電極に接続されており、
複数の前記電界効果型トランジスタは各々閾値電圧が異なっており、
複数の前記電界効果型トランジスタは、前記固定キャパシタの他方の電極側に接続された前記他方の引出端子の位置を基点として、閾値電圧が順次大きくなるように配置されている
ことを特徴とする可変キャパシタ。
【請求項２】
前記固定キャパシタは下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、を有する薄膜キャパシタであり、前記下部電極は前記電界効果型トランジスタのドレイン端子またはソース端子と一体化されており、前記誘電体薄膜は前記電界効果型トランジスタのゲート絶縁膜と一体化されており、前記上部電極は前記電界効果型トランジスタのゲート端子と一体化されていることを特徴とする請求項１に記載の可変キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変キャパシタに関するもので、入力電圧の変化によって静電容量が変化するタイプの可変キャパシタに関するものである。
【背景技術】
【０００２】
可変キャパシタは、チューナの検波回路や、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ等の無線機器の整合回路等に用いられる。特に無線機器では、通信エリアの問題や、それぞれの仕様の長所を生かしかつ短所を補うために、複数の無線通信仕様の切り替えが可能な、いわゆるマルチバンドまたはマルチモードの無線通信機器が提案されてきており、このようなマルチバンドまたはマルチモードの無線通信機器の整合回路に可変キャパシタが用いられる。
【０００３】
このような可変キャパシタとしては、誘電体にバイアス電圧を印加して誘電率を変化させるタイプのものがある。しかしこのようなタイプの可変キャパシタは誘電体が有する誘電率の範囲内でしか静電容量を変化させることができないので、静電容量の変化の幅が制限されるものであった。一方、別のタイプの可変キャパシタとしては、特開平６−０６９０７１号公報に開示されているように、固定キャパシタとこの固定キャパシタに直列に接続された電界効果型トランジスタ（ＦＥＴ）等のスイッチング素子とを有する単位キャパシタを、複数並列に接続したものがある。このような可変キャパシタは、スイッチング素子のＯＮ−ＯＦＦを切り換えて、動作させるキャパシタを選択することによって静電容量を変化させるものである。このような可変キャパシタは、複数の固定キャパシタを用いるので、静電容量の変化の幅を自由に設定することができる。  
【０００４】
【特許文献１】特開平６−０６９０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特開平６−０６９０７１号公報に開示されている可変キャパシタは、図８に示すように、固定キャパシタとＦＥＴの接続が、ＦＥＴのドレイン端子またはソース端子で行われており、ゲート端子は別の制御電圧を入力するようになっている。そのため、各々のスイッチ素子を制御するための回路及び配線が必要となり、複雑な回路構成になってしまうという問題がある。  
【０００６】
本発明は、簡易な構造でかつ簡易な制御により静電容量を制御することが可能な可変キャパシタを得ることができるものである。
【課題を解決するための手段】
【０００７】
本発明では第一の解決手段として、互いに並列に接続された複数の固定キャパシタと、前記固定キャパシタの各々のスイッチングを行う複数のＦＥＴと、前記固定キャパシタ及び前記ＦＥＴを他の回路と電気的に接続する一対の引出端子と、を有する可変キャパシタにおいて、複数の前記ＦＥＴは、隣接する２つの前記固定キャパシタの間に配置されており、複数の前記ＦＥＴのゲート端子は前記固定キャパシタの一方の電極側に接続され、前記ＦＥＴのドレイン端子及びソース端子は隣接する２つの前記固定キャパシタの各々の他方の電極側に接続されており、前記一対の引出端子は、一方の引出端子が前記固定キャパシタの一方の電極側の任意の位置に接続され、他方の引出端子が複数の前記固定キャパシタのうちのいずれかの他方の電極に接続されており、複数の前記ＦＥＴは各々閾値電圧が異なっており、複数の前記ＦＥＴは、前記固定キャパシタの他方の電極側に接続された前記他方の引出端子の位置を基点として、閾値電圧が順次大きくなるように配置されている可変キャパシタを提案する。
【０００８】
上記第一の解決手段による可変キャパシタは、引出端子に印加する電圧を変化させることによって静電容量を変化させるものである。すなわち、印加する電圧がＦＥＴの閾値電圧より低い時は、引出端子が直接接続された固定キャパシタの静電容量のみである。が、印加する電圧がＦＥＴの閾値電圧の絶対値を超えると、隣接する固定キャパシタが順次接続されて、静電容量が増加していく。本発明の可変キャパシタは、スイッチングのための制御電圧が引出端子に印加される構造であるため、簡易な構造で容易に静電容量を制御することができる。なお、ＦＥＴはＮチャネルＦＥＴかＰチャネルＦＥＴのいずれかが用いられる。
【０００９】
また、本発明では第ニの解決手段として、上記第一の解決手段に加えて、前記固定キャパシタが下部電極と、前記下部電極上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、を有する薄膜キャパシタであり、前記下部電極が前記ＦＥＴのドレイン端子またはソース端子と一体化されており、前記誘電体薄膜が前記ＦＥＴのゲート絶縁膜と一体化されており、前記上部電極が前記ＦＥＴのゲート端子と一体化されている可変キャパシタを提案する。
【００１０】
上記第二の解決手段による可変キャパシタは、固定キャパシタとしてスパッタやエッチング等の半導体製造プロセスによって形成される薄膜キャパシタを用いている。そのため、同じく半導体製造プロセスで形成されるＦＥＴと一体的に作りこむことができる。その結果、ＦＥＴのゲート端子、ドレイン端子及びソース端子を薄膜キャパシタの容量電極と共用して一素子にすることができ、可変キャパシタの小型化が可能になる。
【発明の効果】
【００１１】
本発明によれば、簡易な構造でかつ簡易な制御により静電容量を制御することが可能な可変キャパシタを得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の可変キャパシタに係る第一の実施形態について説明する。図１は本発明の可変キャパシタの一例を示し、図２はその回路図を示す。
【００１３】
可変キャパシタ１は、基板３上に、並列に接続された固定キャパシタＣ１〜Ｃ５と、各固定キャパシタ間に配置された電界効果型トランジスタＦＥＴ１〜ＦＥＴ４と、が実装され、並列接続された固定キャパシタ及びＦＥＴを他の回路と電気的に接続する一対の引出端子が形成されている。なお、ここでは固定キャパシタとしてチップコンデンサを用いている。また、ＦＥＴとしてＮチャンネルＦＥＴを用いている。
【００１４】
固定キャパシタＣ１〜Ｃ５は、誘電体を介して互いに対向する一対の容量電極（内部電極）と、この容量電極のそれぞれに接続する一対の外部電極とを有する。ここで固定キャパシタの「電極」は一対の外部電極をさすものとする。固定キャパシタＣ１〜Ｃ５は、それぞれ同じ静電容量のものを組み合わせても良いし、可変キャパシタ１の静電容量の変化量の設計に合わせて異なる静電容量のものを組み合わせても良い。
【００１５】
電界効果型トランジスタＦＥＴ１〜ＦＥＴ４は、Ｐ型半導体からなるチャネル領域と、該チャネル領域を挟むように形成されたＮ型半導体からなる一対のコンタクト領域と、該チャネル領域を覆う絶縁膜と、前記一対のコンタクト領域の一方と接続するドレイン端子と、前記一対のコンタクト領域の他方と接続するソース端子と、前記絶縁膜を介して前記チャネル層と対向するゲート端子と、を有するＮチャネルＦＥＴである。ＦＥＴ１〜ＦＥＴ４はそれぞれ異なる閾値電圧Ｖｔｈ１〜Ｖｔｈ４を有している。このＦＥＴ１〜ＦＥＴ４は、ＦＥＴの素子を基板３上に実装しても良いが、基板３がＳｉウェハ等の半導体基板である場合には、半導体製造プロセスによって作りこんでも良い。
【００１６】
基板３は、ガラス−エポキシ、紙フェノールやポリイミド等の樹脂基板や、アルミナ等のセラミック基板や、Ｓｉウェハ等の半導体基板が用いられる。特に半導体基板では、先のＦＥＴを基板上に作りこむことが可能となる。基板３上には、固定キャパシタやＦＥＴを電気的に接続する配線導体や、一対の引出端子２ａ、２ｂが形成されている。
【００１７】
固定キャパシタＣ１〜Ｃ５が基板３上に実装され、並列に接続されている。ＦＥＴ１〜ＦＥＴ４については、ＦＥＴ１は固定キャパシタＣ１と固定キャパシタＣ２の間、ＦＥＴ２は固定キャパシタＣ２と固定キャパシタＣ３との間、というように、２つの固定キャパシタの間に１つずつ配置されている。固定キャパシタＣ１〜Ｃ５の各々の一方の電極は、ＦＥＴ１〜ＦＥＴ４の各々のゲート端子と接続されている。固定キャパシタＣ１の他方の電極はＦＥＴ１のソース端子と接続されている。固定キャパシタＣ２の他方の電極はＦＥＴ１のドレイン端子及びＦＥＴ２のソース端子と接続されている。固定キャパシタＣ３の他方の電極はＦＥＴ２のドレイン端子及びＦＥＴ３のソース端子と接続されている。固定キャパシタＣ４の他方の電極はＦＥＴ３のドレイン端子及びＦＥＴ４のソース端子と接続されている。固定キャパシタＣ５の他方の電極はＦＥＴ４のドレイン端子と接続されている。一対の引出端子２ａ、２ｂのうち一方の引出端子２ａは固定キャパシタＣ１の一方の電極に接続され、他方の引出端子２ｂは固定キャパシタＣ１の他方の電極に接続されている。このような可変キャパシタ１を回路図にすると、図２のようになる。
【００１８】
ＦＥＴ１〜ＦＥＴ４は各々異なる閾値電圧Ｖｔｈ１〜Ｖｔｈ４を有している。すなわちＦＥＴ１はＶｔｈ１、ＦＥＴ２はＶｔｈ２、ＦＥＴ３はＶｔｈ３、ＦＥＴ４はＶｔｈ４をそれぞれ有している。ＦＥＴ１〜ＦＥＴ４は他方の引出端子２ｂの位置を基点として閾値電圧が小さい順すなわち順次大きくなるように配置されている。ここでは、図２に示すように、閾値電圧がＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４となっている。
【００１９】
このような構成の可変キャパシタの動作について、図３のグラフに基づいて説明する。まず、可変キャパシタ１の一方の引出端子に＋の電圧、他方の引出し端子に−の電圧がかかるように電圧を印加する。可変キャパシタへの印加電圧が閾値電圧Ｖｔｈ１以下では、動作するキャパシタが固定キャパシタＣ１だけなので、静電容量はＣ１である。印加電圧が閾値電圧Ｖｔｈ１を超えるとＦＥＴ１が動作してスイッチが入った状態となる。これにより、固定キャパシタＣ２が接続され、静電容量がＣ１＋Ｃ２に変化する。次に印加電圧が閾値電圧Ｖｔｈ２を超えるとＦＥＴ２が動作してスイッチが入った状態となる。これにより、固定キャパシタＣ３が接続される。一方、固定キャパシタＣ２は、ＦＥＴ１が動作した状態のままなので、そのまま動作し続ける。よって、合計の静電容量はＣ１＋Ｃ２＋Ｃ３に変化する。以後順次閾値電圧を超える毎にＦＥＴが動作して合計の静電容量が変化し、閾値電圧がＶｔｈｎ−１を超えると合計の静電容量がＣ１＋Ｃ２＋Ｃ３＋・・・＋Ｃｎに変化する。なお、閾値電圧の配列を他方の引出端子２ｂを基点とした小さい順の配列すなわちＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４としなかった場合、所定の閾値電圧を超えても接続されない固定キャパシタが発生してしまう。  
【００２０】
なお、本発明の可変キャパシタは、図４の回路図に示すように、ＦＥＴをＰチャネルＦＥＴ（チャネル領域がＮ型半導体、コンタクト領域がＰ型半導体）に置き換えても良い。この場合は、一方の引出端子２ａに−の電圧、他方の引出端子２ｂに＋の電圧がかかるように電圧を印加する。その他の構成については上記の実施形態と同様である。
【００２１】
次に、第一の実施形態の変形例を、図５の斜視図及び図６の回路図に示す。図５の可変キャパシタ１’は、図１の可変キャパシタ１とは、一方の引出端子２ａが固定キャパシタＣ２の一方の電極に接続され、他方の引出端子２ｂが固定キャパシタＣ３の他方の電極に接続されている点が異なっている。
【００２２】
この構成では、各固定キャパシタの一方の電極は配線導体でつながっているため、一方の引出端子２ａは、この配線導体のどこに接続しても良い。しかし、各固定キャパシタの他方の電極は、隣接するＦＥＴによって配線が分断されている。そしてＦＥＴが動作することによって配線が接続されるので、他方の引出端子２ｂが形成される位置によって各ＦＥＴの閾値電圧の配列が変わってくる。
【００２３】
この可変キャパシタ１’は、他方の引出端子２ｂが固定キャパシタＣ３の他方の電極に接続されている。そのため、ＦＥＴの閾値電圧の配列は、図６に示すように、ＦＥＴ１の閾値電圧Ｖｔｈ１とＦＥＴ２の閾値電圧Ｖｔｈ２がＶｔｈ１＞Ｖｔｈ２となり、ＦＥＴ３の閾値電圧Ｖｔｈ３とＦＥＴ４の閾値電圧Ｖｔｈ４がＶｔｈ３＜Ｖｔｈ４となるように設計する。このようにすることによって設定した閾値電圧で動作するようになる。なおこの場合、Ｖｔｈ１とＶｔｈ３、Ｖｔｈ１とＶｔｈ４、Ｖｔｈ２とＶｔｈ３またはＶｔｈ２とＶｔｈ４の大小については任意である。すなわち、他方の引出端子２ｂの位置を基点として閾値電圧が小さい順すなわち順次大きくなるようにＦＥＴが配置されていれば、所定の閾値電圧を超えても動作しない固定キャパシタが発生せず、所望の設計で静電容量が変化する可変キャパシタを得ることができる。また、この変形例では、他方の引出端子２ｂを基点として２つの可変キャパシタのブロックが形成される。そのため、２つのブロックのうち一方のブロックに用いるＦＥＴを他方のブロックに用いるＦＥＴと異なる種類のものを用いても良い。例えば図６のＦＥＴ１及びＦＥＴ２をＰチャネルＦＥＴとして、ＦＥＴ３及びＦＥＴ４をＮチャネルＦＥＴとしても良い。
【００２４】
次に、本発明の可変キャパシタに係る第ニの実施形態について説明する。図７に示す可変キャパシタ１１は、固定キャパシタＣ１〜Ｃ４が薄膜キャパシタで構成されており、電界効果型トランジスタＦＥＴ１〜ＦＥＴ３と一つの素子中で一体化されている点で第一の実施形態と異なる。なおここでは、各ＦＥＴがＮチャネルＦＥＴの場合で説明する。
【００２５】
可変キャパシタ１１は、Ｓｉウェハ等の半導体の基板１３上に、上部電極１８ａと下部電極１８ｂが誘電体薄膜１９を介して対向する固定キャパシタＣ１〜Ｃ４と、Ｐ型半導体からなるチャネル領域１７と、該チャネル領域１７を挟むように形成されたＮ型半導体からなる一対のコンタクト領域１６ａ、１６ｂとを有する電界効果型トランジスタＦＥＴ１〜ＦＥＴ３が形成されている。ＦＥＴ１〜ＦＥＴ３は、各々フィールド酸化膜１５によって分離されている。フィールド酸化膜の下部には、反転耐圧を高くするためのチャネルストップ層１４が形成されている。
【００２６】
ＦＥＴ１〜ＦＥＴ３のドレイン端子及びソース端子は、固定キャパシタＣ１〜Ｃ４の下部電極１８ｂと一体化されてコンタクト領域１６ａ、１６ｂと接続されている。すなわち、固定キャパシタＣ１の下部電極１８ｂはＦＥＴ１のソース端子に兼用されており、固定キャパシタＣ２の下部電極１８ｂはＦＥＴ１のドレイン端子及びＦＥＴ２のソース端子に兼用されており、固定キャパシタＣ３の下部電極１８ｂはＦＥＴ２のドレイン端子及びＦＥＴ３のソース端子に兼用されており、固定キャパシタＣ４の下部電極１８ｂはＦＥＴ３のドレイン端子に兼用されている。固定キャパシタＣ１〜Ｃ４の下部電極１８ｂは、ＦＥＴ１〜ＦＥＴ３によって各々分離されている。
【００２７】
誘電体薄膜１９は、固定キャパシタＣ１〜Ｃ４の各々の誘電体薄膜とＦＥＴ１〜ＦＥＴ３の各々のゲート絶縁膜とを一体化したものである。材質としては、ＢＳＴ（ＢａＳｒＴｉＯ３：チタン酸バリウムストロンチウム）等が用いられる。また、上部電極１８ａは、固定キャパシタＣ１〜Ｃ４の各々の上部電極とＦＥＴ１〜ＦＥＴ３の各々のゲート端子とを一体化したものである。この上部電極１８ａの上に保護膜２０が形成されている。この保護膜２０上に、ビアを通して上部電極１８ａと接続する一方の引出端子１２ａと、ビアを通して固定キャパシタＣ１の下部電極１８ｂと接続する他方の引出端子１２ｂが形成されている。
【００２８】
このような可変キャパシタ１１は、既知の半導体製造プロセスによって形成することができる。例えば、ＦＥＴのチャネル領域１７やコンタクト領域１６ａ及び１６ｂ、チャネルストップ層１４はイオンインプランテーション法によって形成することができる。また、フィールド酸化膜１５はＬＯＣＯＳ法によって形成することができる。上部電極１８ａ、下部電極１８ｂ及び誘電体薄膜１９はスパッタ法、ＣＶＤ法またはゾルゲル法によって形成することができる。
【００２９】
可変キャパシタ１１は、他方の引出端子１２ｂが固定キャパシタＣ１の下部電極１８ｂに接続されている。よって、ＦＥＴ１〜ＦＥＴ３の閾値電圧は、ＦＥＴ１＜ＦＥＴ２＜ＦＥＴ３の順になるように形成される。ＦＥＴの閾値電圧は、チャネル領域１７にイオンインプランテーション法によって注入するイオン濃度を変えることによって調整が可能である。イオン濃度を高くすると閾値電圧は上昇する。なお、ＦＥＴの閾値電圧の調整は、チャネル領域１７のイオン濃度の調整の他、ゲート絶縁膜の厚さ、ゲート絶縁膜の誘電率によって調整することもできる。
【００３０】
このようにして得られた可変キャパシタ１１は、固定キャパシタとＦＥＴが一素子中に一体化されているので、小型化が可能であり、電子回路中における占有面積を低減することができる。
【００３１】
以上のように、本発明の可変キャパシタは、一対の引出端子に印加する電圧で静電容量を制御できるので、ＦＥＴを動作させるための特別な配線を必要とせず、簡単な構造でかつ簡単な方法で動作可能な可変キャパシタとなる。
【図面の簡単な説明】
【００３２】
【図１】本発明の可変キャパシタの第一の実施形態を模式的に示す斜視図である。
【図２】図１に示す可変キャパシタの回路図である。
【図３】本発明の可変キャパシタへの印加電圧と静電容量との関係を示すグラフである。
【図４】本発明の可変キャパシタの第一の実施形態の別例を示す回路図である。
【図５】本発明の可変キャパシタの第一の実施形態の変形例を模式的に示す斜視図である。
【図６】図５に示す可変キャパシタの回路図である。
【図７】本発明の可変キャパシタの第ニの実施形態を模式的に示す断面図である。
【図８】従来の可変キャパシタを示す回路図である。
【符号の説明】
【００３３】
１、１’、１１  可変キャパシタ  
２ａ、１２ａ  一方の引出端子
２ｂ、１２ｂ  他方の引出端子  
３、１３  基板    
１４  チャネルストップ層    
１５  フィールド酸化膜
１６ａ、１６ｂ  コンタクト領域  
１７  チャネル領域    
１８ａ  上部電極
１８ｂ  下部電極    
１９  誘電体薄膜  
２０  保護膜  
【図１】
2009147204.tif 000003
【図２】
2009147204.tif 000004
【図３】
2009147204.tif 000005
【図４】
2009147204.tif 000006
【図５】
2009147204.tif 000007
【図６】
2009147204.tif 000008
【図７】
2009147204.tif 000009
【図８】
2009147204.tif 000010