(57)【要約】【課題】複数の回路にクロック信号を伝送する配線の長さを調整可能としながらも、該配線の全体的な長さを極力短くすることが可能な電気回路の設計方法を提供する。【解決手段】クロック出力回路と、該クロック出力回路からクロック伝送用配線を通じて前記クロック信号が伝送され、該クロック信号に基づいた所定の処理を実行する複数の処理回路と、を有する電気回路の設計方法であって、クロック伝送用配線を、所定長さに設計する方法として、前記処理回路の各々と所望の第１ポイントとを、互いに長さが略同一（この長さを「第１長さ」とする）となるように配線接続する第１ステップと、前記第１ポイントと前記クロック出力回路とを、前記所定長さから前記第１長さを差し引いた長さの単線により配線接続する第２ステップと、を含む設計方法とする。【選択図】図１
2009104503.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を出力するクロック出力回路と、
該クロック出力回路からクロック伝送用配線を通じて前記クロック信号が伝送され、該クロック信号に基づいた所定の処理を実行する複数の処理回路と、
を有する電気回路の設計方法であって、
前記クロック伝送用配線を、所定長さに設計する方法として、
前記処理回路の各々と任意のポイント（「第１ポイント」とする）とを、互いに長さが略同一（この長さを「第１長さ」とする）となるように配線接続する第１ステップと、
前記第１ポイントと前記クロック出力回路とを、前記所定長さから該第１長さを差し引いた長さの単線により配線接続する第２ステップと、
を含むことを特徴とする設計方法。
【請求項２】
前記所定長さは、
前記クロック出力回路から前記処理回路までの、前記クロック伝送用配線を介した伝送により発生する前記クロック信号の遅延時間が、所定時間となる長さであることを特徴とする請求項１に記載の設計方法。
【請求項３】
前記電気回路は、
前記クロック信号出力回路から前記クロック信号が伝送されるとともに、該クロック信号に同期して、前記処理回路にデータを伝送するデータ出力回路をも有し、
前記処理回路は、
前記クロック信号に同期して、該伝送されたデータが書込まれるメモリ回路であり、
前記所定時間は、
前記クロック信号出力回路から前記クロック信号が出力されてから、前記処理回路に前記データが到達するまでの時間と、略同一であることを特徴とする請求項２に記載の設計方法。
【請求項４】
前記クロック伝送用配線において、
前記第１ポイントと前記処理回路との間に分岐点が設けられ、該分岐点の分岐先ごとに前記処理回路を配置することを特徴とする請求項１に記載の設計方法。
【請求項５】
前記単線は、蛇行するように配置され、
前記処理回路の各々は、ＤＤＲ２であることを特徴とする請求項１に記載の設計方法。
【請求項６】
請求項１から請求項５の何れかに記載の設計方法により設計されたことを特徴とする電気回路。
【請求項７】
請求項６に記載の電気回路を備えたことを特徴とする電気機器。
【請求項８】
クロック信号を出力するクロック出力回路と、
該クロック出力回路からクロック伝送用配線を通じて前記クロック信号が伝送され、該クロック信号に基づいた所定の処理を実行する複数の処理回路と、
を有する電気回路であって、
該クロック伝送用配線は、
該クロック出力回路から該電気回路上のあるポイント（「第１ポイント」とする）までは、単線により配線接続されており、
該第１ポイントから該処理回路の各々までは、該第１ポイントで複数に分岐されて延びているとともに、互いに長さが略同一である配線により接続されており、
該単線の長さは、
前記クロック出力回路から前記処理回路までの、前記クロック伝送用配線を介した伝送により発生する前記クロック信号の遅延時間が、所定時間となるように調整されていることを特徴とする電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の伝送を伴う電気回路および電気回路の設計方法に関する。
【背景技術】
【０００２】
従来、パソコン等の電子機器においては、例えばメモリ装置として、ＤＤＲ２［Double-Data-Rate2 SDRAM］といった規格のものが用いられている。このようなメモリ装置は、十分なメモリ容量を確保する等のために、電子機器内に複数個配置されることがある。このような構成となっている電気回路の一例について、その構成概要を図２に示す。
【０００３】
当該電気回路は、制御ＩＣ１０１と複数（ここでは４個）のＳＤＲＡＭ（１０２ａ〜１０２ｄ）が設けられており、これらが配線（１０３、１０４）によって接続されている。また制御ＩＣ１０１には所定のクロック信号を出力するクロック信号出力部１１１と、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）に対して各種データの入出力を行なうデータ入出力部１１２が設けられている。
【０００４】
このような電気回路により、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）は、配線１０３を通じてクロック信号出力部１１１からクロック信号（外部クロック）が伝送され、このクロック信号に同期してデータの読み書きが実行される。なおクロック信号は、クロック信号出力部１１１から出力されたものが、分岐点１０３ｂにて分岐されて、各ＳＤＲＡＭ（１０２ａ〜１０２ｄ）に伝送される。
【０００５】
またデータ入出力部１１２は、クロック信号出力部１１１からクロック信号が伝送され、このクロック信号に同期して、配線１０４を通じてＳＤＲＡＭ（１０２ａ〜１０２ｄ）とのデータの入出力を実行する。
【０００６】
ここで例えばＳＤＲＡＭ（１０２ａ〜１０２ｄ）へのデータの書込み動作に着目すると、書き込まれるべきデータが配線１０４を通じてＳＤＲＡＭ（１０２ａ〜１０２ｄ）に到達したタイミングから極力遅れない時点で、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）において書込み処理がなされることが望ましい。
【０００７】
しかし、各動作に共通のクロック信号が用いられていても、データ入出力部１１２がクロック信号を受けて配線１０４にデータを出力し、これがＳＤＲＡＭ（１０２ａ〜１０２ｄ）に到達するまでの時間と、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）が配線１０３を介してクロック信号を受けるまでの時間との間に、伝送の遅延時間に起因する時間差が生じる場合がある。
【０００８】
そこでこのような電気回路の設計では、図２に示すように、配線１０３における分岐先ごとに配線長調整部１０３ａが設けられていた。この配線長調整部１０３ａは、クロック信号の伝送遅延時間を調整するために、配線１０３の長さを調整する（配線を長くする程、遅延時間は大きくなる）ためのものである。図２に示す配線長調整部１０３ａによれば、蛇行形態が採用されることによって配線１０３が意図的に長くなるよう調整されており、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）へのクロック信号の伝送遅延時間が大きくなっている。
【０００９】
このように、配線長を調整することで上述した時間差を極力小さくすることが可能であり、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）へのデータの書込み動作を、より適切に実行させることが可能である。
【特許文献１】特開２００４−１１０１０３号公報
【特許文献２】特開２０００−２６７７５６号公報
【特許文献３】特開２００６−５４３４８号公報
【特許文献４】特開２０００−１２２７５１号公報
【特許文献５】特開２０００−１４８２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら上述のように、配線長調整部１０３ａを分岐先ごとに設けると、配線長調整部１０３ａの長さを長くする必要がある場合には、これら分岐先ごとの複数の配線長１０３ａを全て長くする必要がある。そのため、配線１０３の全体的な長さが非常に長くなり、ひいては配線抵抗の増大によって電力ロスも大きくなる。その結果、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）に供給されるクロック信号の電流量が過小となるおそれがある。
【００１１】
このようにクロック信号の電流量が過小となると、クロック信号の振幅レベルの低下や、クロックを示す波形の劣化などを招き、クロック信号が正確に伝送されないこととなる。そのため、ＳＤＲＡＭ（１０２ａ〜１０２ｄ）へのデータの書込み等において、誤作動が生じることが懸念される。
【００１２】
そこで本発明は、上記の問題に鑑みてなされたものであり、複数の処理回路（例えばＳＤＲＡＭ）にクロック信号を伝送する配線の長さを調整可能としながらも、該配線の全体的な長さを極力短くすることが可能な電気回路、および電気回路の設計方法の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明による電気回路の設計方法は、クロック信号を出力するクロック出力回路と、該クロック出力回路からクロック伝送用配線を通じて前記クロック信号が伝送され、該クロック信号に基づいた所定の処理を実行する複数の処理回路と、を有する電気回路の設計方法であって、前記クロック伝送用配線を、所定長さに設計する方法として、前記処理回路の各々と任意のポイント（「第１ポイント」とする）とを、互いに長さが略同一（この長さを「第１長さ」とする）となるように配線接続する第１ステップと、前記第１ポイントと前記クロック出力回路とを、前記所定長さから該第１長さを差し引いた長さの単線により配線接続する第２ステップと、を含む設計方法（第１の方法）とする。
【００１４】
本方法によれば、クロック伝送用配線の長さを所定長さに設定することが可能である。そのため、クロック信号の伝送における遅延時間が所定時間となるようにすることが可能となる。また当該設定は、第１ポイントとクロック出力回路とを、残り長さの単線により配線接続することで実現可能である。その結果、仮に当該設定を実現するために比較的長い配線とする必要がある場合であっても、単線の長さを長くするだけで足りるため、分岐後の各配線を長くする場合に比べて、クロック伝送用配線の全体的な長さを短くすることが可能となる。
【００１５】
また上記第１の方法において、前記所定長さは、前記クロック出力回路から前記処理回路までの、前記クロック伝送用配線を介した伝送により発生する前記クロック信号の遅延時間が、所定時間となる長さである方法（第２の方法）としてもよい。本方法によれば、処理回路におけるクロック信号の遅延時間が、所定時間となるように調整することが可能である。
【００１６】
また上記第２の方法において、前記電気回路は、前記クロック信号出力回路から前記クロック信号が伝送されるとともに、該クロック信号に同期して、前記処理回路にデータを伝送するデータ出力回路をも有し、前記処理回路は、前記クロック信号に同期して、該伝送されたデータが書込まれるメモリ回路であり、前記所定時間は、前記クロック信号出力回路から前記クロック信号が出力されてから、前記処理回路に前記データが到達するまでの時間と、略同一である方法（第３の方法）としてもよい。
【００１７】
本方法によれば、処理回路（メモリ回路）に対してクロック信号とデータとを略同時に伝送させることができる。そのため、メモリ回路におけるデータの書込み処理を、適切に実行させることが可能となる。
【００１８】
また上記第１の方法として、前記クロック伝送用配線において、前記第１ポイントと前記処理回路との間に分岐点が設けられ、該分岐点の分岐先ごとに前記処理回路を配置する方法（第４の方法）としてもよい。
【００１９】
本構成によれば、処理回路同士が互いに近接して配置されている場合などにおいて、分岐後の配線長さをより短くすることが容易となる。
【００２０】
また上記第１の方法としてより具体的には、前記単線は、蛇行するように配置され、前記処理回路の各々は、ＤＤＲ２である方法（第５の方法）としてもよい。また上記第１から第５の何れかに係る方法により設計された電気回路や、この電気回路を備えた電気機器も有用である。
【００２１】
また本発明に係る電気回路は、クロック信号を出力するクロック出力回路と、該クロック出力回路からクロック伝送用配線を通じて前記クロック信号が伝送され、該クロック信号に基づいた所定の処理を実行する複数の処理回路と、を有する電気回路であって、該クロック伝送用配線は、該クロック出力回路から該電気回路上のあるポイント（「第１ポイント」とする）までは、単線により配線接続されており、該第１ポイントから該処理回路の各々までは、該第１ポイントで複数に分岐されて延びているとともに、互いに長さが略同一である配線により接続されており、該単線の長さは、前記クロック出力回路から前記処理回路までの、前記クロック伝送用配線を介した伝送により発生する前記クロック信号の遅延時間が、所定時間となるように調整されている構成とする。
【００２２】
本構成によれば、処理回路におけるクロック信号の遅延時間を、所定時間とすることが可能となる。また単線の長さが調整されているため、分岐後（第１ポイント以降）の各配線の長さが調整されているものに比べて、配線の全体的な長さを短くする（電力のロスを小さくする）ことが可能であり、クロック信号の電流量が過小となることを容易に回避することができる。
【発明の効果】
【００２３】
上述の通り、本発明に係る電気回路の設計方法によれば、クロック伝送用配線の長さを所定長さに設定することが可能である。そのため、クロック信号の伝送における遅延時間が所定時間となるようにすることが可能となる。また当該設定は、第１ポイントとクロック出力回路とを、残り長さの単線により配線接続することで実現可能である。その結果、仮に当該設定を実現するために比較的長い配線とする必要がある場合であっても、単線の長さを長くするだけで足りるため、分岐後の各配線を長くする場合に比べて、クロック伝送用配線の全体的な長さを短くすることが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態について、図１に示す構成の電気回路を挙げて、以下に説明する。本図に示すように、当該電気回路９は、制御ＩＣ１および４個のＳＤＲＡＭ［Synchronous DRAM］（２ａ〜２ｄ）を有している。また制御ＩＣは、クロック信号出力部１１およびデータ入出力部１２を備えている。
【００２５】
クロック信号出力部１１は、所定周波数のクロック信号を発生させて、データ入出力部１２や各ＳＤＲＡＭ（２ａ〜２ｄ）などに伝送する。なお各ＳＤＲＡＭ（２ａ〜２ｄ）へのクロック信号の伝送は、双方間を接続している配線３を介してなされる。
【００２６】
データ入出力部１２は、ＳＤＲＡＭ（２ａ〜２ｄ）に対して各種データの入出力を実行する。データの入出力は、双方間を接続している配線４を介してなされる。また当該入出力動作は、クロック信号出力部１１から供給されるクロック信号に同期してなされる。
【００２７】
ＳＤＲＡＭ（２ａ〜２ｄ）は、例えばＤＤＲ２［Double-Data-Rate2 SDRAM］の規格のものが採用されており、外部クロック（ここでは、クロック信号出力部１１から伝送されるクロック信号）に同期して、各種データの読み書きが実行される。
【００２８】
以上の構成による電気回路によれば、データ入出力部１２からＳＤＲＡＭ（２ａ〜２ｄ）に対してデータが出力されたとき、ＳＤＲＡＭ（２ａ〜２ｄ）においては、クロック信号に同期してデータが書き込まれる。これにより、ＳＤＲＡＭ（２ａ〜２ｄ）にデータを記憶させることが可能となっている。
【００２９】
ここで配線３の配置状態に着目すると、クロック信号出力部１１から最初の分岐点３ｂまでは、配線３は単線となっている。また分岐点３ｂからは、ＳＤＲＡＭ（２ａ、２ｂ）に向かう線と、ＳＤＲＡＭ（２ｃ、２ｄ）に向かう線に分岐している。
【００３０】
またこれらの分岐先においては、更に分岐点３ｃにおいてＳＤＲＡＭ２ａに向かう線と、ＳＤＲＡＭ２ｂに向かう線に分岐している。また同じく分岐点３ｄにおいて、ＳＤＲＡＭ２ｃに向かう線とＳＤＲＡＭ２ｄに向かう線に分岐している。つまり各ＳＤＲＡＭ（２ａ〜２ｄ）は、クロック信号出力部１１に、いわゆるツリー型（或いは、２分岐−２分岐のトーナメント型）に接続されていると見ることもできる。
【００３１】
また、分岐点３ｂから分岐点３ｃを通ってＳＤＲＡＭ２ａに至る配線と、分岐点３ｂから分岐点３ｃを通ってＳＤＲＡＭ２ｂに至る配線と、分岐点３ｂから分岐点３ｄを通ってＳＤＲＡＭ２ｃに至る配線と、分岐点３ｂから分岐点３ｄを通ってＳＤＲＡＭ２ｄに至る配線とは、互いに略同一の長さに設定されている。つまり、最初の分岐点３ｂから、各ＳＤＲＡＭ（２ａ〜２ｄ）までの配線の長さは、互いに略同一となっている。そしてクロック信号出力部１１から分岐点３ｂまでの単線配線、つまり、分岐点３ｂの上流側においては、配線長調整部３ａが設けられている。
【００３２】
この配線長調整部３ａは、回路の設計段階において配線長が任意に調整される部分であり、例えば図１に示すように蛇行した形態となっている。このような形態となっていれば、かかる蛇行の幅や間隔などの変更を通じて、クロック信号出力部１１と分岐点３ｂの位置を変えることなく、単線配線の長さを容易に調整することが可能となっている。
【００３３】
配線長調整部３ａの形態はこれに限られるものではなく、種々の形態を採用することが可能である。これにより回路の設計段階において、各ＳＤＲＡＭ（２ａ〜２ｄ）へのクロック信号の伝送における遅延時間を、配線３の長さを通じて調整することが容易となっている。なお配線により伝送される信号の遅延時間は、周知の通り、配線が長いほど大きくなる。
【００３４】
この配線長調整部３ａでなされた配線長さの調整によって、クロック信号出力部１１によるクロック出力から当該クロックに対応するデータが配線４を介してＳＤＲＡＭ（２ａ〜２ｄ）に到達するまでに要する時間と、配線３を介してＳＤＲＡＭ（２ａ〜２ｄ）に当該クロックが到達するまでに要する時間とが、互いに同等となるように設定されている。つまり、クロック信号出力部１１によるクロック出力時を基準とした、ＳＤＲＡＭ（２ａ〜２ｄ）へのデータの到達までに要する時間と、同じくクロック信号の到達までに要する時間とが同等となるように、配線長調整部３ａにおける配線長さが調整されている。
【００３５】
以上のように配線３の配置や形態が設定されているため、電気回路９によれば、クロック信号に同期させてＳＤＲＡＭ（２ａ〜２ｄ）にデータを書込む処理が、適切に実行される。
【００３６】
次に、上述した電気回路９の設計方法について説明する。ただし、制御ＩＣ１、各ＳＤＲＡＭ（２ａ〜２ｄ）、およびデータ伝送用の配線４の配置については、予め定められているものとする。
【００３７】
まず各ＳＤＲＡＭ（２ａ〜２ｄ）と、電気回路９での最初の分岐点（分岐点３ｂに相当）とすべきポイント（以下、「第１ポイント」と称する）とを、配線接続させる。このとき、第１ポイントから各ＳＤＲＡＭ（２ａ〜２ｄ）までの配線長さが、略同一となるようにする。また第１ポイントの位置は任意とすることができるが、第１ポイントから各ＳＤＲＡＭ（２ａ〜２ｄ）までの配線長さを、極力短くすることが可能な位置とすることが望ましい。
【００３８】
また当該接続の際には、図１に示すような分岐点（３ｃ、３ｄ）を適宜設け、これらによる分岐先ごとにＳＤＲＡＭ（２ａ〜２ｄ）が配置されるようにしてもよい。これにより、ＳＤＲＡＭ（２ａ〜２ｄ）同士が互いに近接して配置されている場合などにおいて、第１ポイントとＳＤＲＡＭ（２ａ〜２ｄ）を結ぶために用いられる配線の全体的な長さ（長さの総和）を、より短くすることが可能である。
【００３９】
その後、クロック信号出力部１１と第１ポイントとを単線により配線接続させることになるが、その際に当該単線の長さを、配線３の長さが所定の目標長さとなるように設定しておく。つまり当該単線中に、図１で示した配線長調整部３ａを設けることとする。より具体的には、クロック信号出力部１１によるクロック信号の出力時から、ＳＤＲＡＭ（２ａ〜２ｄ）にデータが到達するまでに要する時間と、同じくクロック信号が到達するまでに要する時間とが略同一となるようにする。
【００４０】
なお当該目標長さについては、例えば、クロック信号出力部１１によるクロック信号の出力時からＳＤＲＡＭ（２ａ〜２ｄ）へデータが到達するまでの時間（Ｔ１）を求めておき、クロック信号の伝送遅延時間が時間Ｔ１となる場合の配線長さを算出することで把握しておく。つまり、この算出結果を目標長さとする。なお時間Ｔ１は、クロック信号出力部１１からデータ入出力部１２への伝送によるクロック信号の遅延時間、データ入出力部１２がクロック信号を受けてからＳＤＲＡＭ（２ａ〜２ｄ）へデータを出力するまでに要する時間、データ入出力部１２からＳＤＲＡＭ（２ａ〜２ｄ）への伝送によるデータの遅延時間、およびその他の要因により生ずる遅延時間の各々を合算したものとなる。
【００４１】
また配線長調整部３ａでは、クロック信号出力部１１と第１ポイントを結ぶ単線の長さが、先述した目標長さから第１ポイントとＳＤＲＡＭ（２ａ〜２ｄ）を結ぶ配線の長さを差し引いた長さ（残り長さ）となるように、配線長さを調整しておくこととする。
【００４２】
なお上述したような配線長調整部３ａにおける配線長の調整は、クロック信号出力部１１からＳＤＲＡＭ（２ａ〜２ｄ）への伝送により生じるクロック信号の遅延時間が、所定時間となるように調整することと見ることもできる。
【００４３】
以上に説明した電気回路の設計方法によって、図１に示した電気回路９を実現することが可能である。なお図２に示す従来の電気回路では、配線長調整部１０３ａによって配線延長を行なう場合には４ライン分の配線延長が必要となるが、本実施形態の電気回路９では、同等の配線延長を行なうにあたり１ライン分の配線延長で足りることになる。そのため、従来のものに比べ、配線３の全体的な長さを短くすることが可能となっている。また、配線に必要なスペースも極力抑えることができ、回路の小型化を実現することも容易となっている。
【００４４】
以上の通り、本発明の実施形態の一例について説明したが、本発明の実施形態はこれに限定されるものではなく、発明の主旨を逸脱しない限り、種々の改変を加えることが可能である。また本実施形態では、クロック信号を受けるものとしてＳＤＲＡＭを例に挙げたが、クロック信号に基づいた処理を実行するものであれば、他の装置等であっても良い。また本実施形態の電気回路は、パソコンなどの電気機器に広く適用することが可能である。
【産業上の利用可能性】
【００４５】
本発明は、例えばＳＤＲＡＭを複数備えた電気回路に利用可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係る電気回路の構成図である。
【図２】従来の電気回路の一例に係る構成図である。
【符号の説明】
【００４７】
１          制御ＩＣ
２ａ〜２ｄ  ＳＤＲＡＭ（処理装置）
３          クロック信号の伝送に係る配線（クロック伝送用配線）
３ａ        配線長調整部
３ｂ        最初の分岐点
３ｃ、３ｄ  分岐点
４          データの伝送に係る配線
９          電気回路
１１          クロック信号出力部（クロック出力回路）
１２          データ入出力部（データ出力回路）
【図１】
2009104503.tif 000003
【図２】
2009104503.tif 000004