(57)【要約】【課題】メタルブリッジを用いることなく、面積効率の良い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、強誘電体キャパシタＣおよびセルトランジスタＴを有するユニットセルＭＣと、複数のユニットセルを直列に接続したユニット直列構造のうち隣接する２つのユニット直列構造ＵＳＣ間に直列に接続された２つのデプレーション型トランジスタＤＴ１、ＤＴ２および２つのエンハンスメント型トランジスタＥＴ１、ＥＴ２と、エンハンスメント型トランジスタおよびデプレーション型トランジスタの各ゲートに接続された４本の選択線ＢＳ１〜ＢＳ４と、エンハンスメント型トランジスタまたはデプレーション型トランジスタとビット線との間を接続するビット線コンタクトＢＬＣとを備え、隣接するビット線において、一方のビット線に接続するビット線コンタクトおよび他方のビット線に接続するビット線コンタクトは、１本の選択線に関して互いに反対側に位置する。【選択図】図１
2009116940.tif 000002
【特許請求の範囲】
【請求項１】
２つの電極間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、前記強誘電体キャパシタの前記２つの電極のそれぞれに接続されたソースおよびドレインを含むセルトランジスタとを有する複数のユニットセルと、
複数の該ユニットセルを直列に接続した複数のユニット直列構造のうち隣接する２つの前記ユニット直列構造間に直列に接続された２つのデプレーション型トランジスタおよび２つのエンハンスメント型トランジスタと、
前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの各ゲートに接続された４本の選択線と、
前記ユニット直列構造に含まれる複数の前記セルトランジスタの各ゲートに接続された複数のワード線と、
前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタを介して前記ユニット直列構造に接続されたビット線と、
前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
隣接する２つの前記ビット線において、一方のビット線に接続する前記ビット線コンタクトおよび他方のビット線に接続する前記ビット線コンタクトは、１本の前記選択線に関して互いに反対側に位置することを特徴とする半導体記憶装置。
【請求項２】
隣接する２つの前記ビット線間において屈曲する選択線の数は１本であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
２つの電極間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、前記強誘電体キャパシタの前記２つの電極のそれぞれに接続されたソースおよびドレインを含むセルトランジスタとを有する複数のユニットセルと、
複数の該ユニットセルを直列に接続した複数のユニット直列構造のうち隣接する２つの前記ユニット直列構造間に直列に接続された２つのデプレーション型トランジスタおよび２つのエンハンスメント型トランジスタと、
前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの各ゲートに接続された４本の選択線と、
前記ユニット直列構造に含まれる複数の前記セルトランジスタの各ゲートに接続された複数のワード線と、
前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタを介して前記ユニット直列構造に接続されたビット線と、
前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
前記隣接する２つのユニット直列構造がユニット直列構造対をなし、複数の前記ユニット直列構造対が前記ビット線のうち第１のビット線に沿って配列され、
前記第１のビット線に接続された複数の前記ユニット直列構造対のうち、第１のユニット直列構造対の間に設けられた前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの配列順は、前記第１のビット線に接続され前記第１のユニット直列構造対に隣接する第２のユニット直列構造対の間に設けられた前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの配列順と異なることを特徴とする半導体記憶装置。
【請求項４】
前記第１のユニット直列構造対においては、前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタは、第１のデプレーション型トランジスタ、第２のデプレーション型トランジスタ、第１のエンハンスメント型トランジスタおよび第２のエンハンスメント型トランジスタの順に配列され、前記ビット線コンタクトは、該第１のエンハンスメント型トランジスタと該第２のエンハンスメント型トランジスタとの間に設けられ（第１の配列）、
前記第２のユニット直列構造対においては、前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタは、第２のデプレーション型トランジスタ、第１のエンハンスメント型トランジスタ、第２のエンハンスメント型トランジスタおよび第１のデプレーション型トランジスタの順に配列され、前記ビット線コンタクトは、該第１のエンハンスメント型トランジスタと該第２のエンハンスメント型トランジスタとの間に設けられ（第２の配列）、
前記第２のユニット直列構造対に隣接する第３のユニット直列構造対においては、前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタは、第１のエンハンスメント型トランジスタ、第２のエンハンスメント型トランジスタ、第１のデプレーション型トランジスタおよび第２のデプレーション型トランジスタの順に配列され、前記ビット線コンタクトは、該第１のエンハンスメント型トランジスタと該第２のエンハンスメント型トランジスタとの間に設けられ（第３の配列）、
前記第３のユニット直列構造対に隣接する第４のユニット直列構造対においては、前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタは、第２のエンハンスメント型トランジスタ、第１のデプレーション型トランジスタ、第２のデプレーション型トランジスタおよび第１のエンハンスメント型トランジスタの順に配列され、前記ビット線コンタクトは該第１のデプレーション型トランジスタと該第２のデプレーション型トランジスタとの間に設けられている（第４の配列）ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数の前記ユニット直列構造対における前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの複数の異なる配列順は、それぞれ同一のビット線に対して均等に繰り返されることを特徴とする請求項３または請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、強誘電体キャパシタを備えた強誘電体メモリに関する。
【背景技術】
【０００２】
セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリ（Memory which consists of series connected memory cells each having a transistor having a source terminal and a drain terminal and a ferroelectric capacitor inbetween said two terminals, hereafter named "Series connected TC unit type ferroelectric RAM"）が開発されている。ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、単に、強誘電体メモリともいう）は、直列接続された複数のＴＣ並列ユニット（ユニット直列構造）の一端にはプレート線が接続され、他端には選択トランジスタを介してビット線に接続される。
【０００３】
メモリセルアレイを構成するために、通常、ワード線は複数のユニット直列構造で共有される。ワード線を共有する２つのユニット直列構造のそれぞれに対応する２つのビット線の一方にはデータが転送され、他方には参照電位が公知の方法で伝達される。これにより、ワード線を共有する２つのユニット直列構造は相補のデータを生成する。例えば、奇数アドレスのビット線が選択された場合には、これらのビット線のうち隣接するビット線対に相補のデータが伝達される。このとき、偶数アドレスのビット線は非選択状態である。逆に、偶数アドレスのビット線が選択された場合には、これらのビット線のうち隣接するビット線対に相補のデータが伝達される。このとき、奇数アドレスのビット線は非選択状態である。このような選択動作を実現するために、ブロック選択トランジスタがビット線とユニット直列構造との間に設けられている。
【０００４】
偶数アドレスのビット線に接続されたブロック選択トランジスタのゲート（ブロック選択線）は、奇数アドレスのビット線に接続されたブロック選択トランジスタのゲート（ブロック選択線）と異なる。これにより、ブロック選択トランジスタは、偶数アドレスのビット線および奇数アドレスのビット線のいずれか一方を選択し、他方を非選択とするように制御され得る。
【０００５】
ここで、例えば、偶数アドレスのビット線に接続されたブロック選択トランジスタを対応するユニット直列構造に接続するためには、奇数アドレスのビット線に対応するブロック選択線は障害となる。これに対処するために、従来、奇数アドレスのビット線に対応するブロック選択線をまたぐメタルブリッジ（Ｍ１と示された部分)を設けていた（非特許文献１のＦｉｇ．２）。
【０００６】
しかし、メタルブリッジは、配線とユニット直列構造との間を接続するコンタクト、配線とブロック選択トランジスタとの間を接続するためのコンタクトを必要とする。これらのコンタクトは或る程度の面積を必要とする。従って、メタルブリッジは、強誘電体メモリの面積効率を悪化させるという問題を引き起こしていた。
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol.38, No.11 (2003年11月発行)のp.1911-1919, “A 32-Mb Chain FeRAM With Segment/Stitch Array Architecture”, Shiratake et al.（Fig.2、Fig.3b）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メタルブリッジを用いることなく、面積効率の良い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、２つの電極間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、前記強誘電体キャパシタの前記２つの電極のそれぞれに接続されたソースおよびドレインを含むセルトランジスタとを有する複数のユニットセルと、複数の該ユニットセルを直列に接続した複数のユニット直列構造のうち隣接する２つの前記ユニット直列構造間に直列に接続された２つのデプレーション型トランジスタおよび２つのエンハンスメント型トランジスタと、前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの各ゲートに接続された４本の選択線と、前記ユニット直列構造に含まれる複数の前記セルトランジスタの各ゲートに接続された複数のワード線と、前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタを介して前記ユニット直列構造に接続されたビット線と、前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
隣接する２つの前記ビット線において、一方のビット線に接続する前記ビット線コンタクトおよび他方のビット線に接続する前記ビット線コンタクトは、１本の前記選択線に関して互いに反対側に位置することを特徴とする。
【０００９】
本発明に係る他の実施形態に従った半導体記憶装置は、２つの電極間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、前記強誘電体キャパシタの前記２つの電極のそれぞれに接続されたソースおよびドレインを含むセルトランジスタとを有する複数のユニットセルと、複数の該ユニットセルを直列に接続した複数のユニット直列構造のうち隣接する２つの前記ユニット直列構造間に直列に接続された２つのデプレーション型トランジスタおよび２つのエンハンスメント型トランジスタと、前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの各ゲートに接続された４本の選択線と、前記ユニット直列構造に含まれる複数の前記セルトランジスタの各ゲートに接続された複数のワード線と、前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタを介して前記ユニット直列構造に接続されたビット線と、前記エンハンスメント型トランジスタまたは前記デプレーション型トランジスタと前記ビット線との間を接続するビット線コンタクトとを備え、
前記隣接する２つのユニット直列構造がユニット直列構造対をなし、複数の前記ユニット直列構造対が前記ビット線のうち第１のビット線に沿って配列され、
前記第１のビット線に接続された複数の前記ユニット直列構造対のうち、第１のユニット直列構造対の間に設けられた前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの配列順は、前記第１のビット線に接続され前記第１のユニット直列構造対に隣接する第２のユニット直列構造対の間に設けられた前記２つのエンハンスメント型トランジスタおよび前記２つのデプレーション型トランジスタの配列順と異なることを特徴とする。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、メタルブリッジを用いず、また、面積効率が良い。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
図１は、本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリである。ユニットセルとしてのメモリセルＭＣは、２つの電極間に設けられた強誘電体膜を含む強誘電体キャパシタＣと、強誘電体キャパシタＣの２つの電極のそれぞれに接続されたソースおよびドレインを含むセルトランジスタＴとから成る。複数のメモリセルＭＣが直列に接続されることによってユニット直列構造ＵＳＣを形成する。本実施形態では、４つのメモリセルＭＣを直列に接続することによって、１つのユニット直列構造ＵＳＣを形成している。
【００１３】
複数のユニット直列構造ＵＳＣは、半導体基板上にマトリクス状に二次元配置されている。ワード線ＷＬは、ロウ方向に延伸しており、ロウ方向に配列されたセルトランジスタＴのゲートに接続されている。本実施形態では、１つのユニット直列構造ＵＳＣは４つのメモリセルＭＣを有するので、４本のワード線ＷＬが１つのユニット直列構造ＵＳＣに対して設けられている。ビット線ＢＬは、ロウ方向にほぼ直交するカラム方向に延伸しており、カラム方向に配列されたユニット直列構造ＵＳＣに対応して設けられている。
【００１４】
同一ビット線ＢＬに接続されカラム方向に隣接する２つのユニット直列構造ＵＳＣ（以下、ユニット直列構造対ともいう）間には、２つのデプレーション型トランジスタＤＴ１、ＤＴ２および２つのエンハンスメント型トランジスタＥＴ１、ＥＴ２が直列に接続されている。デプレーション型トランジスタＤＴ１、ＤＴ２は、ゲート電圧に関わらず、常時導通状態にあるトランジスタである。エンハンスメント型トランジスタＥＴ１、ＥＴ２は、ゲートに電位が印加されていないときには非導通状態であり、ゲートに電位が印加されることによって導通状態となるトランジスタである。トランジスタＤＴ１、ＤＴ２、ＥＴ１およびＥＴ２は、ｎ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）またはｐ型ＭＩＳＦＥＴのいずれでもよい。トランジスタＤＴ１、ＤＴ２、ＥＴ１およびＥＴ２の各ゲートは、４本のブロック選択線ＢＳ１〜ＢＳ４のいずれかに接続されている。ブロック選択線ＢＳ１〜ＢＳ４は、同一ビット線ＢＬに接続されカラム方向に隣接する２つのユニット直列構造ＵＳＣ間に設けられ、ロウ方向に延伸している。
【００１５】
例えば、図１において第１のビット線ＢＬ１は、ユニット直列構造対ＵＳＣ１、ＵＳＣ２において、１つのエンハンスメント型トランジスタＥＴ１および２つのデプレーション型トランジスタＤＴ１、ＤＴ２を介してユニット直列構造ＵＳＣ１に接続され、１つのエンハンスメント型トランジスタＥＴ２を介してユニット直列構造ＵＳＣ２に接続されている。第１のビット線ＢＬ１にロウ方向に隣接する第２のビット線ＢＬ２は、ユニット直列構造対ＵＳＣ３、ＵＳＣ４において、１つのエンハンスメント型トランジスタＥＴ１および１つのデプレーション型トランジスタＤＴ２を介してユニット直列構造ＵＳＣ３に接続され、１つのエンハンスメント型トランジスタＥＴ２および１つのデプレーション型トランジスタＤＴ１を介してユニット直列構造ＵＳＣ４に接続されている。第２のビット線ＢＬ２にロウ方向に隣接する第３のビット線ＢＬ３は、ユニット直列構造対ＵＳＣ５、ＵＳＣ６において、１つのエンハンスメント型トランジスタＥＴ１を介してユニット直列構造ＵＳＣ５に接続され、１つのエンハンスメント型トランジスタＥＴ２および２つのデプレーション型トランジスタＤＴ１、ＤＴ２を介してユニット直列構造ＵＳＣ６に接続されている。第３のビット線ＢＬ３にロウ方向に隣接する第４のビット線ＢＬ４は、ユニット直列構造対ＵＳＣ７、ＵＳＣ８において、１つのデプレーション型トランジスタＴ１および１つのエンハンスメント型トランジスタＥＴ２を介してユニット直列構造ＵＳＣ７に接続され、１つのデプレーション型トランジスタＤＴ２および１つのエンハンスメント型トランジスタＥＴ１を介してユニット直列構造ＵＳＣ８に接続されている。
【００１６】
ビット線コンタクトＢＬＣ１は、ビット線ＢＬ１とノードＮ１との間を接続する。ノードＮ１は、ユニット直列構造ＵＳＣ１とＵＳＣ２との間にあるエンハンスメント型トランジスタＥＴ１とＥＴ２との間のノードである。ビット線コンタクトＢＬＣ２は、ビット線ＢＬ２とノードＮ２との間を接続する。ノードＮ２は、ユニット直列構造ＵＳＣ３とＵＳＣ４との間にあるエンハンスメント型トランジスタＥＴ１とＥＴ２との間のノードである。ビット線コンタクトＢＬＣ３は、ビット線ＢＬ３とノードＮ３との間を接続する。ノードＮ３は、ユニット直列構造ＵＳＣ５とＵＳＣ６との間にあるエンハンスメント型トランジスタＥＴ１とＥＴ２との間のノードである。ノードＮ４は、ユニット直列構造ＵＳＣ７とＵＳＣ８との間にあるデプレーション型トランジスタＤＴ１とＤＴ２との間のノードである。
【００１７】
ユニット直列構造ＵＳＣ１〜ＵＳＣ８は、それらの一端においてプレート線ＰＬ１〜ＰＬ８に接続されている。プレート線ＰＬ１〜ＰＬ８は、待機状態において（at a standby state）一定の電位に固定されている。
【００１８】
ビット線ＢＬ１〜ＢＬ４は、いずれも、少なくとも１つのエンハンスメント型トランジスタを介してユニット直列構造に接続されている。従って、エンハンスメント型トランジスタＥＴ１またはＥＴ２を導通させなければ、ビット線ＢＬ１〜ＢＬ４は、ユニット直列構造ＵＳＣに接続され得ない。
【００１９】
例えば、ブロック選択線ＢＳ１を駆動した場合、ユニット直列構造ＵＳＣ５とＵＳＣ６との間にあるエンハンスメント型トランジスタＥＴ１が導通状態となり、ビット線ＢＬ３はユニット直列構造ＵＳＣ５に接続される。また、この場合、ユニット直列構造ＵＳＣ７とＵＳＣ８との間にあるエンハンスメント型トランジスタＥＴ２が導通状態となり、ビット線ＢＬ４はユニット直列構造ＵＳＣ７に接続される。このとき、プレート線ＰＬ５、ＰＬ７の一方に活性化電位が与えられ、他方は待機状態の一定電位を維持する。これにより、例えば、プレート線ＰＬ５が活性化された場合、ビット線ＢＬ３に接続されたユニット直列構造ＵＳＣ５に含まれるメモリセルＭＣのデータは、ビット線ＢＬ３に転送される。一方、プレート線ＰＬ７は活性化されないため、ビット線ＢＬ４に接続されたユニット直列構造ＵＳＣ７に含まれるメモリセルＭＣのデータはビット線ＢＬ４へ転送されない。
【００２０】
ブロック選択線ＢＳ２を駆動した場合、ユニット直列構造ＵＳＣ３とＵＳＣ４との間にあるエンハンスメント型トランジスタＥＴ１が導通状態となり、ビット線ＢＬ２はユニット直列構造ＵＳＣ３に接続される。また、この場合、ユニット直列構造ＵＳＣ５とＵＳＣ６との間にあるエンハンスメント型トランジスタＥＴ２が導通状態となり、ビット線ＢＬ３はユニット直列構造ＵＳＣ６に接続される。このとき、プレート線ＰＬ３、ＰＬ６の一方に活性化電位が与えられ、他方は待機状態の一定電位を維持する。これにより、例えば、プレート線ＰＬ３が活性化された場合、ビット線ＢＬ２に接続されたユニット直列構造ＵＳＣ３に含まれるメモリセルＭＣのデータは、ビット線ＢＬ２に転送される。一方、プレート線ＰＬ６は活性化されないため、ビット線ＢＬ３に接続されたユニット直列構造ＵＳＣ６に含まれるメモリセルＭＣのデータはビット線ＢＬ３へ転送されない。
【００２１】
ブロック選択線ＢＳ３を駆動した場合、ユニット直列構造ＵＳＣ１とＵＳＣ２との間にあるエンハンスメント型トランジスタＥＴ１が導通状態となり、ビット線ＢＬ１はユニット直列構造ＵＳＣ１に接続される。また、この場合、ユニット直列構造ＵＳＣ３とＵＳＣ４との間にあるエンハンスメント型トランジスタＥＴ２が導通状態となり、ビット線ＢＬ２はユニット直列構造ＵＳＣ４に接続される。このとき、プレート線ＰＬ１、ＰＬ４の一方に活性化電位が与えられ、他方は待機状態の一定電位を維持する。これにより、例えば、プレート線ＰＬ１が活性化された場合、ビット線ＢＬ１に接続されたユニット直列構造ＵＳＣ１に含まれるメモリセルＭＣのデータは、ビット線ＢＬ１に転送される。一方、プレート線ＰＬ４は活性化されないため、ビット線ＢＬ２に接続されたユニット直列構造ＵＳＣ４に含まれるメモリセルＭＣのデータはビット線ＢＬ２へ転送されない。
【００２２】
ブロック選択線ＢＳ４を駆動した場合、ユニット直列構造ＵＳＣ１とＵＳＣ２との間にあるエンハンスメント型トランジスタＥＴ２が導通状態となり、ビット線ＢＬ１はユニット直列構造ＵＳＣ２に接続される。また、この場合、ユニット直列構造ＵＳＣ７とＵＳＣ８との間にあるエンハンスメント型トランジスタＥＴ１が導通状態となり、ビット線ＢＬ４はユニット直列構造ＵＳＣ８に接続される。このとき、プレート線ＰＬ２、ＰＬ８の一方に活性化電位が与えられ、他方は待機状態の一定電位を維持する。これにより、例えば、プレート線ＰＬ２が活性化された場合、ビット線ＢＬ１に接続されたユニット直列構造ＵＳＣ２に含まれるメモリセルＭＣのデータは、ビット線ＢＬ１に転送される。一方、プレート線ＰＬ８は活性化されないため、ビット線ＢＬ４に接続されたユニット直列構造ＵＳＣ８に含まれるメモリセルＭＣのデータはビット線ＢＬ４へ転送されない。
【００２３】
ビット線ＢＬ１〜ＢＬ４はセンスアンプ（図示せず）に接続されており、センスアンプがビット線ＢＬ１〜ＢＬ４に伝達されるデータを参照データと比較し、データを検出する。
【００２４】
図２は、隣接する２つのユニット直列構造ＵＳＣ１、ＵＳＣ２およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図である。セルトランジスタＴは、シリコン基板１０上に形成されている。隣接するトランジスタＴは、ソース層またはドレイン層２０、３０を共有する。セルトランジスタＴは、ｎ型ＭＩＳＦＥＴまたはｐ型ＭＩＳＦＥＴのいずれでもよい。拡散層２０および３０は、ソース層またはドレイン層のいずれであってもよい。拡散層２０と３０との間のチャネル部の上にはゲート絶縁膜ＧＩが設けられており、ゲート絶縁膜ＧＩの上にはワード線ＷＬ（ゲート電極）が設けられている。ワード線ＷＬは、図１に示すようにロウ方向に延伸している。ワード線ＷＬの周囲には、層間絶縁膜ＩＬＤが設けられている。
【００２５】
強誘電体キャパシタＣは、層間絶縁膜ＩＬＤを介してセルトランジスタＴ上に設けられている。強誘電体キャパシタＣは、下部電極ＬＥ、上部電極ＵＥ、および、下部電極ＬＥと上部電極ＵＥとの間に挟まれた強誘電体膜ＦＥを有する。下部電極ＢＥは、例えば、イリジウムＩｒから成る。強誘電体膜ＦＥは、例えば、ＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）またはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）から成る。さらに、上部電極は、例えば、酸化イリジウムＩｒＯ２からなる。
【００２６】
下部電極ＬＥは、コンタクトプラグＣＰ１を介して拡散層２０に接続されている。上部電極ＵＥは、コンタクトプラグＣＰ２を介してローカル配線ＬＩＣに接続されている。ローカル配線ＬＩＣは、コンタクトプラグＣＰ３を介して拡散層３０に接続されている。ユニット直列構造ＵＳＣ１とＵＳＣ２との間にあるローカル配線ＬＩＣは、ビット線コンタクトＢＬＣに接続されている。ビット線ＢＬ１は、ビット線コンタクトＢＬＣ１を介して拡散層３５に接続されている。ビット線コンタクトＢＬＣ１は、ブロック選択線ＢＳ３とＢＳ４との間に設けられている。
【００２７】
ユニット直列構造ＵＳＣ１とＵＳＣ２との間には、ブロック選択線ＢＳ１〜ＢＳ４がゲート絶縁膜ＧＩを介してシリコン基板１０上に設けられている。ブロック選択線ＢＳ１〜ＢＳ４は、トランジスタＤＴ１、ＤＴ２、ＥＴ１およびＥＴ２のゲート電極としての機能も兼ね備える。ここで、拡散層２５が、ユニット直列構造ＵＳＣ１の一端にあるコンタクトプラグＣＰ３の直下からブロック選択線ＢＳ１、ＢＳ２の直下のチャネル部を亘って、ブロック選択線ＢＳ３の下にまで到達していることに注目されたい。これにより、ブロック選択線ＢＳ１およびＢＳ２をゲート電極として有するデータプレーション型トランジスタＤＴ１およびＤＴ２が形成される。ブロック選択線ＢＳ３およびＢＳ４の直下のチャネル部には、拡散層が形成されておらず、そのチャネル部の不純物濃度は比較的薄い。これにより、ブロック選択線ＢＳ３およびＢＳ４をゲート電極として有するエンハンスメント型トランジスタＥＴ１およびＥＴ２が形成される。ビット線ＢＬ１は、ブロック選択線ＢＳ３を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ１をオンにすることによって）、拡散層２５を介して（即ち、デプレーション型トランジスタＤＴ１およびＤＴ２を介して）、ユニット直列構造ＵＳＣ１の一端にあるコンタクトプラグＣＰ３に接続される。また、ビット線ＢＬ１は、ブロック選択線ＢＳ４を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ２をオンにすることによって）、拡散層４５を介して、ユニット直列構造ＵＳＣ２の一端にあるコンタクトプラグＣＰ３に接続される。
【００２８】
図２に示す断面では、デプレーション型トランジスタＤＴ１、デプレーション型トランジスタＤＴ２、エンハンスメント型トランジスタＥＴ１、エンハンスメント型トランジスタＥＴ２が、この順番でブロック選択線ＢＳ１〜ＢＳ４のそれぞれに対応して設けられている。図２に示すデプレーション型トランジスタＤＴ１、ＤＴ２およびエンハンスメント型トランジスタＥＴ１、ＥＴ２の配列順（ＤＴ１、ＤＴ２、ＥＴ１、ＥＴ２）を第１の配列とする。
【００２９】
図３は、隣接する２つのユニット直列構造ＵＳＣ３、ＵＳＣ４およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図である。図２では、ビット線ＢＬ１に沿った断面を示していたが、図３では、ビット線ＢＬ２に沿った断面を示している。
【００３０】
図３に示す断面では、デプレーション型トランジスタＤＴ２、エンハンスメント型トランジスタＥＴ１、エンハンスメント型トランジスタＥＴ２、デプレーション型トランジスタＤＴ１が、この順番でブロック選択線ＢＳ１〜ＢＳ４のそれぞれに対応して設けられている。図３に示すデプレーション型トランジスタＤＴ１、ＤＴ２およびエンハンスメント型トランジスタＥＴ１、ＥＴ２の配列順（ＤＴ２、ＥＴ１、ＥＴ２、ＤＴ１）を第２の配列とする。この配列に伴い、ビット線コンタクトＢＬＣは、ブロック選択線ＢＳ２とＢＳ３との間に設けられる。即ち、隣接するビット線ＢＬ１およびＢＬ２において、ビット線ＢＬ１に接続するビット線コンタクトＢＬＣおよびビット線ＢＬ２に接続するビット線コンタクトＢＬＣは、ブロック選択線ＢＳ３に関して互いに反対側に位置している。
【００３１】
ビット線ＢＬ２は、ブロック選択線ＢＳ２を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ１をオンにすることによって）、拡散層２５を介して（即ち、デプレーション型トランジスタＤＴ２を介して）、ユニット直列構造ＵＳＣ３の一端にあるコンタクトプラグＣＰ３に接続される。また、ビット線ＢＬ２は、ブロック選択線ＢＳ３を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ２をオンにすることによって）、拡散層４５を介して（即ち、デプレーション型トランジスタＤＴ１を介して）、ユニット直列構造ＵＳＣ４の一端にあるコンタクトプラグＣＰ３に接続される。
【００３２】
図４は、隣接する２つのユニット直列構造ＵＳＣ５、ＵＳＣ６およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図である。図４では、ビット線ＢＬ３に沿った断面を示している。図４に示す断面では、エンハンスメント型トランジスタＥＴ１、エンハンスメント型トランジスタＥＴ２、デプレーション型トランジスタＤＴ１、デプレーション型トランジスタＤＴ２が、この順番でブロック選択線ＢＳ１〜ＢＳ４のそれぞれに対応して設けられている。図４に示すデプレーション型トランジスタＤＴ１、ＤＴ２およびエンハンスメント型トランジスタＥＴ１、ＥＴ２の配列順（ＥＴ１、ＥＴ２、ＤＴ１、ＤＴ２）を第３の配列とする。この配列に伴い、ビット線コンタクトＢＬＣは、ブロック選択線ＢＳ１とＢＳ２との間に設けられる。即ち、隣接するビット線ＢＬ２およびＢＬ３において、ビット線ＢＬ２に接続するビット線コンタクトＢＬＣおよびビット線ＢＬ３に接続するビット線コンタクトＢＬＣは、ブロック選択線ＢＳ２に関して互いに反対側に位置している。
【００３３】
ビット線ＢＬ３は、ブロック選択線ＢＳ１を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ１をオンにすることによって）、拡散層２５を介して、ユニット直列構造ＵＳＣ５の一端にあるコンタクトプラグＣＰ３に接続される。また、ビット線ＢＬ３は、ブロック選択線ＢＳ２を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ２をオンにすることによって）、拡散層４５を介して（即ち、デプレーション型トランジスタＤＴ１およびＤＴ２を介して）、ユニット直列構造ＵＳＣ６の一端にあるコンタクトプラグＣＰ３に接続される。
【００３４】
図５は、隣接する２つのユニット直列構造ＵＳＣ７、ＵＳＣ８およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図である。図５では、ビット線ＢＬ４に沿った断面を示している。図５に示す断面では、エンハンスメント型トランジスタＥＴ２、デプレーション型トランジスタＤＴ１、デプレーション型トランジスタＤＴ２、エンハンスメント型トランジスタＥＴ１が、この順番でブロック選択線ＢＳ１〜ＢＳ４のそれぞれに対応して設けられている。図５に示すデプレーション型トランジスタＤＴ１、ＤＴ２およびエンハンスメント型トランジスタＥＴ１、ＥＴ２の配列順（ＥＴ２、ＤＴ１、ＤＴ２、ＥＴ１）を第４の配列とする。ビット線コンタクトＢＬＣは、ブロック選択線ＢＳ２とＢＳ３との間に設けられる。即ち、隣接するビット線ＢＬ３およびＢＬ４において、ビット線ＢＬ３に接続するビット線コンタクトＢＬＣおよびビット線ＢＬ４に接続するビット線コンタクトＢＬＣは、ブロック選択線ＢＳ２に関して互いに反対側に位置している。
【００３５】
ビット線ＢＬ４は、ブロック選択線ＢＳ１を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ２をオンにすることによって）、拡散層２５を介して（即ち、デプレーション型トランジスタＤＴ１を介して）、ユニット直列構造ＵＳＣ７の一端にあるコンタクトプラグＣＰ３に接続される。また、ビット線ＢＬ４は、ブロック選択線ＢＳ４を駆動することによって（即ち、エンハンスメント型トランジスタＥＴ１をオンにすることによって）、拡散層４５を介して（即ち、デプレーション型トランジスタＤＴ２を介して）、ユニット直列構造ＵＳＣ８の一端にあるコンタクトプラグＣＰ３に接続される。
【００３６】
このように、本実施形態では、メタルブリッジを用いることなく、デプレーション型トランジスタＤＴ１およびＤＴ２を用いて、選択トランジスタとしてのエンハンスメント型トランジスタとユニット直列構造とを接続する。本実施形態では、メタルブリッジを用いないので、メタルブリッジ専用のコンタクトが不要となる。従って、本実施形態による強誘電体メモリは、面積効率が従来よりも良好であり微細化に優れている。
【００３７】
図６は、ブロック選択線ＢＳ１〜ＢＳ４およびビット線コンタクトＢＬＣの部分のレイアウトを示す概略図である。図６を参照して分かるように、隣接するビット線において、ビット線コンタクトＢＬＣは、ブロック選択線を１本ずつまたいだ位置に配置されている。これにより、ブロック選択線ＢＳ１およびＢＳ４をほぼ直線状に形成することができるとともに、ブロック選択線ＢＳ２またはＢＳ３はビット線間の間隙において１本だけ屈曲させれば足りる。即ち、各ビット線ＢＬ１〜ＢＬ４において、エンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２を図２〜図５に示すように配列することによって、ユニット直列構造ＵＳＣ１〜ＵＳＣ８の選択機能を維持したまま、ビット線間の間隙において屈曲させる必要のあるブロック選択線の数を少なくすることができる。屈曲の必要のあるブロック選択線の数が少ないほど、ブロック選択線ＢＳ１〜ＢＳ４のレイアウト幅ＷＢＳを狭くすることができる。ブロック選択線ＢＳ１〜ＢＳ４のレイアウト幅ＷＢＳを狭くすることができるので、本実施形態による強誘電体メモリは微小化に優れているということができる。
【００３８】
図７は、図１に示す回路図および図６に示すレイアウト図を簡略化した図である。図７では、ビット線ＢＬ１〜ＢＬ４のそれぞれに対して第１〜第４の配列Ａ１〜Ａ４が適用されている。
【００３９】
図８は、ビット線ＢＬ１〜ＢＬ４に接続され、図７に示すプレート線ＰＬ５〜ＰＬ８の側に続くユニット直列構造ＵＳＣ９〜ＵＳＣ１６を示す図である。即ち、図８に示す構造は、図７に示す構造に対してビット線方向に続く構造である。ユニット直列構造ＵＳＣ９、ＵＳＣ１１、ＵＳＣ１３、ＵＳＣ１５は、図７に示すユニット直列構造ＵＳＣ２、ＵＳＣ４、ＵＳＣ６、ＵＳＣ８とプレート線ＰＬ５〜ＰＬ８を共有する。ユニット直列構造ＵＳＣ９〜ＵＳＣ１６の構成は、ユニット直列構造ＵＳＣ１〜ＵＳＣ８の構成と同様でよい。
【００４０】
図８に示すブロック選択線ＢＳ５〜ＢＳ８は、図７に示すブロック選択線ＢＳ１〜ＢＳ４と同様のレイアウト幅ＷＢＳで形成されている。しかし、図８に示すエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の配列は、図７に示すそれらの配列と異なっている。即ち、図８では、ビット線ＢＬ１〜ＢＬ４のそれぞれに対して第４の配列Ａ４、第１の配列Ａ１、第２の配列Ａ２、第３の配列Ａ３が適用されている。これに伴い、ビット線ＢＬ１〜ＢＬ４の各ビット線コンタクトＢＬＣの位置も図７の構造と図８の構造とにおいて異なる。
【００４１】
図９は、ビット線ＢＬ１〜ＢＬ４に接続され、図８に示すプレート線ＰＬ９〜ＰＬ１２の側に続くユニット直列構造ＵＳＣ１７〜ＵＳＣ２４を示す図である。即ち、図９に示す構造は、図８に示す構造に対してビット線方向に続く構造である。ユニット直列構造ＵＳＣ１７、ＵＳＣ１９、ＵＳＣ２１、ＵＳＣ２３は、図８に示すユニット直列構造ＵＳＣ１０、ＵＳＣ１２、ＵＳＣ１４、ＵＳＣ１６とプレート線ＰＬ９〜ＰＬ１２を共有する。ユニット直列構造ＵＳＣ１７〜ＵＳＣ２４の構成は、ユニット直列構造ＵＳＣ１〜ＵＳＣ８の構成と同様でよい。
【００４２】
図９に示すブロック選択線ＢＳ９〜ＢＳ１２も幅ＷＢＳの領域内に形成されている。しかし、図９に示すエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の配列は、図７および図８に示すそれらの配列と異なっている。即ち、図９では、ビット線ＢＬ１〜ＢＬ４のそれぞれに対して第３の配列Ａ３、第４の配列Ａ４、第１の配列Ａ１、第２の配列Ａ２が適用されている。これに伴い、ビット線ＢＬ１〜ＢＬ４の各ビット線コンタクトＢＬＣの位置も図７および図８の各構造と図９の構造とにおいて異なる。
【００４３】
図１０は、ビット線ＢＬ１〜ＢＬ４に接続され、図９に示すプレート線ＰＬ１３〜ＰＬ１６の側に続くユニット直列構造ＵＳＣ２５〜ＵＳＣ３２を示す図である。即ち、図１０に示す構造は、図９に示す構造に対してビット線方向に続く構造である。ユニット直列構造ＵＳＣ２５、ＵＳＣ２７、ＵＳＣ２９、ＵＳＣ３１は、図９に示すユニット直列構造ＵＳＣ１８、ＵＳＣ２０、ＵＳＣ２２、ＵＳＣ２４とプレート線ＰＬ１３〜ＰＬ１６を共有する。ユニット直列構造ＵＳＣ２５〜ＵＳＣ３２の構成は、ユニット直列構造ＵＳＣ１〜ＵＳＣ８の構成と同様でよい。
【００４４】
図１０に示すブロック選択線ＢＳ１３〜ＢＳ１６も幅ＷＢＳの領域内に形成されている。しかし、図１０に示すエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の配列は、図７から図９に示す配列と異なっている。即ち、図１０では、ビット線ＢＬ１〜ＢＬ４のそれぞれに対して第２の配列Ａ２、第３の配列Ａ３、第４の配列Ａ４、第１の配列Ａ１が適用されている。これに伴い、ビット線ＢＬ１〜ＢＬ４の各ビット線コンタクトＢＬＣの位置も図７〜図９の各構造と図１０の構造とにおいて異なる。
【００４５】
図１０のプレート線ＰＬ１７〜ＰＬ２０に接続される構造は、図７に示す構造と同様である。本実施形態による強誘電体メモリは、図７〜図１０に示す構造がビット線方向およびワード線方向に連続した構成を有する。
【００４６】
第１から第４の配列Ａ１〜Ａ４のうち第４の配列Ａ４のみが、ビット線ＢＬがビット線コンタクトＢＬＣを介して直接にデプレーション型トランジスタＤＴ１、ＤＴ２に接続されている。
【００４７】
第１から第３の配列Ａ１〜Ａ３では、ビット線ＢＬは、エンハンスメント型トランジスタＥＴ１、ＥＴ２に接続されている。従って、エンハンスメント型トランジスタＥＴ１、ＥＴ２がオン状態にならない限り、ビット線ＢＬは、デプレーション型トランジスタＤＴ１、ＤＴ２には接続されていない。
【００４８】
ビット線ＢＬに直接接続されるデプレーション型トランジスタ数が多いと、ビット線ＢＬの寄生容量が大きくなる。ビット線ＢＬの寄生容量が大きいと、ビット線ＢＬを駆動するために大きな電力を必要とする。従って、消費電力を低減しかつ動作速度を高めるために、ビット線ＢＬに直接接続されるデプレーション型トランジスタ数は少ないほうが好ましい。また、Ｓ／Ｎ比（Signal-to-Noise ratio）を向上させるためにも、ビット線ＢＬに直接接続されるデプレーション型トランジスタ数は少ないほうが好ましい。
【００４９】
図７〜図１０を参照し、ビット線ＢＬ１に着目すると、第１から第４の配列Ａ１〜Ａ４が均等に繰り返し現れることが分かる。即ち、第４の配列Ａ４は、４つのユニット直列構造対のうち１つのユニット直列構造対のみに現れる。従って、本実施形態によるビット線ＢＬの寄生容量の増大はさほど大きくない。例えば、図１１に示す比較例ように、全配列においてビット線ＢＬがエンハンスメント型トランジスタを介してデプレーション型トランジスタに接続するように構成した場合、隣接するビット線における２つのビット線コンタクトＢＬＣは、２本のブロック選択線をまたいだ位置に配置される。この場合、図１２のように、２本のブロック選択線ＢＳ２およびＢＳ３を、隣接する２つのビット線ＢＬ１とＢＬ２と間において屈曲させる必要がある。２本のブロック選択線を隣接する２つのビット線間で屈曲させるためには、ブロック選択線ＢＳ１〜ＢＳ４の配置幅ＷＢＳを大きくしなければならない。このため、強誘電体メモリ全体の面積効率が悪化する。即ち、図１１および図１２に示す構造は、面積効率において本実施形態より劣る。
【００５０】
本実施形態によれば、ビット線の寄生容量が比較例よりも多少大きくなるように思えるが、ユニット直列構造対の間隔（ブロック選択線の配置幅ＷＢＳ）を小さくすることができるので、ビット線自体の長さを短くすることができる。ビット線の長さが短ければ、それだけビット線の寄生容量も小さくなる。即ち、第４の配列Ａ４における２つのデプレーション型トランジスタＤＴ１、ＤＴ２の寄生容量の増大を、ビット線の短縮化によってある程度キャンセルすることができる。従って、本実施形態におけるビット線の寄生容量は、比較例のそれと比較してさほど増大しない。
【００５１】
強誘電体メモリのチップサイズを重視する場合には、本実施形態が比較例に対して有利である。強誘電体メモリのビット線容量を重視する場合には、本実施形態におけるビット線容量と比較例のビット線容量とを比較していずれかを選択すればよい。尚、図１１および図１２に示す比較例は、公知技術ではなく、あくまでも比較例であることに留意されたい。
【００５２】
上記実施形態において、第１〜第４の配列Ａ１〜Ａ４は、４本のビット線ＢＬごとに適用されていた。しかし、第１〜第４の配列Ａ１〜Ａ４は、８本のビット線ＢＬごとに適用されてもよい。例えば、８本のビット線ＢＬに対してそれぞれＡ１、Ａ１、Ａ２、Ａ２、Ａ３、Ａ３、Ａ４、Ａ４のように適用することによって、第１〜第４の配列Ａ１〜Ａ４は、８本のビット線ＢＬごとに周期的に現れる。もちろん、第１〜第４の配列Ａ１〜Ａ４は、１２本以上のビット線ＢＬごとに適用されてもよい。
【００５３】
また、隣接するビット線ＢＬにおいて、第１〜第４の配列Ａ１〜Ａ４の順番を変更してもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図。
【図２】隣接する２つのユニット直列構造ＵＳＣ１、ＵＳＣ２およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図。
【図３】隣接する２つのユニット直列構造ＵＳＣ３、ＵＳＣ４およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図。
【図４】隣接する２つのユニット直列構造ＵＳＣ５、ＵＳＣ６およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図。
【図５】隣接する２つのユニット直列構造ＵＳＣ７、ＵＳＣ８およびそれらの間にあるエンハンスメント型トランジスタＥＴ１、ＥＴ２およびデプレーション型トランジスタＤＴ１、ＤＴ２の構成を示す断面図。
【図６】ブロック選択線ＢＳ１〜ＢＳ４およびビット線コンタクトＢＬＣの部分のレイアウトを示す概略図。
【図７】図１に示す回路図および図６に示すレイアウト図を簡略化した図。
【図８】ビット線ＢＬ１〜ＢＬ４に接続され、図７に示すプレート線ＰＬ５〜ＰＬ８の側に続くユニット直列構造ＵＳＣ９〜ＵＳＣ１６を示す図。
【図９】ビット線ＢＬ１〜ＢＬ４に接続され、図８に示すプレート線ＰＬ９〜ＰＬ１２の側に続くユニット直列構造ＵＳＣ１７〜ＵＳＣ２４を示す図。
【図１０】ビット線ＢＬ１〜ＢＬ４に接続され、図９に示すプレート線ＰＬ１３〜ＰＬ１６の側に続くユニット直列構造ＵＳＣ２５〜ＵＳＣ３２を示す図。
【図１１】比較例を示す回路図。
【図１２】比較例を示すレイアウト図。
【符号の説明】
【００５５】
ＷＬ…ワード線
ＢＬ…ビット線
Ｃ…強誘電体キャパシタ
Ｔ…セルトランジスタ
ＭＣ…メモリセル
ＵＳＣ…ユニット直列構造
ＥＴ１、ＥＴ２…エンハンスメント型トランジスタ
ＤＴ１、ＤＴ２…デプレーション型トランジスタ
ＢＬＣ…ビット線コンタクト
【図１】
2009116940.tif 000003
【図２】
2009116940.tif 000004
【図３】
2009116940.tif 000005
【図４】
2009116940.tif 000006
【図５】
2009116940.tif 000007
【図６】
2009116940.tif 000008
【図７】
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【図８】
2009116940.tif 000010
【図９】
2009116940.tif 000011
【図１０】
2009116940.tif 000012
【図１１】
2009116940.tif 000013
【図１２】
2009116940.tif 000014