(57)【要約】【課題】本発明は、ゲート構造の劣化を抑制した半導体装置の製造方法および半導体装置を提供することを目的とする。【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ基板１上にゲート絶縁膜３およびＳｉＮ４を積層して仮ゲートパターンを形成し、Ｓｉ基板１に一部が埋め込まれたソース５およびドレイン５を仮ゲートパターンを挟んで離間して形成し、ソース５、ドレイン５、およびＳｉＮ４上にＳｉＯ2４を形成し、ＳｉＯ2４を平坦化しＳｉＮ４を除去して形成されたゲート開口部の側面にＳｉＮ８を形成し、ゲート開口部にゲート電極材料９を埋め込むことを特徴とする。【選択図】図１０
2009278043.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にゲート絶縁膜および第１の絶縁膜を積層して仮ゲートパターンを形成する工程と、
（ｂ）前記工程（ａ）の後、前記半導体基板に一部が埋め込まれたソースおよびドレインを前記仮ゲートパターンを挟んで離間して形成する工程と、
（ｃ）前記工程（ｂ）の後、前記ソース、前記ドレイン、および前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第２の絶縁膜を平坦化し前記第１の絶縁膜を除去して形成されたゲート開口部の側面に第３の絶縁膜を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ゲート開口部にゲート電極を埋め込む工程と、
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｂ）は、
（ｂ−１）前記仮ゲートパターンの両側の前記半導体基板にリセスを形成する工程と、
（ｂ−２）前記各リセスに前記ソースと前記ドレインとをエピタキシャル成長によって形成する工程と、
を備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）は、
（ｄ−１）前記第１の絶縁膜の除去後、全面に第３の絶縁膜を形成する工程と、
（ｄ−２）前記ゲート絶縁膜および前記第２の絶縁膜上に形成された前記第３の絶縁膜を除去する工程と、
を備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ソースおよび前記ドレインは、ＳｉＧｅからなることを特徴とする、請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ソースおよび前記ドレインは、ＳｉＣからなることを特徴とする、請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。
【請求項６】
半導体基板に一部が埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、
前記ソースおよび前記ドレイン上に形成され前記チャネル上にゲート開口部を有する第２の絶縁膜と、
前記ゲート開口部の底面の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート開口部の側面に形成された第３の絶縁膜と、
前記ゲート開口部に埋め込まれて形成されたゲート電極と、
を備える、半導体装置。
【請求項７】
前記ソースおよび前記ドレインは、前記半導体基板に形成されたリセスにエピタキシャル成長によって形成されることを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記ソースおよび前記ドレインは、ＳｉＧｅからなることを特徴とする、請求項６または請求項７に記載の半導体装置。
【請求項９】
前記ソースおよび前記ドレインは、ＳｉＣからなることを特徴とする、請求項６または請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
【背景技術】
【０００２】
近年のＭＯＳＦＥＴでは、高性能化のために基板に歪みを加えた構造を用いることが必須になってきている。基板に歪みを誘起させる方法には、チャネルに近接するように歪みを誘起させる構造体を形成する方法や、チャネル上に歪みを誘起させる膜を形成する方法などがある。チャネルに近接するように形成された歪みを誘起させる構造体の一つとして、ソース・ドレインにＳｉＧｅを用いたＳｉＧｅ−Ｓ（ソース）／Ｄ（ドレイン）があり、ＳｉＧｅ−Ｓ／Ｄを選択的にエピタキシャル成長させることによって歪みを誘起させて特性を向上させている。
【０００３】
従来のＳｉＧｅ−Ｓ／Ｄの製造方法は、ゲート構造の形成後に拡散層領域にリセスを形成し、リセスに対して選択的にエピタキシャル成長させることによってＳｉＧｅ−Ｓ／Ｄを形成していた（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】Ｊ．−Ｐ．Ｈａｎ、外３４名、「Ｎｏｖｅｌ  Ｅｎｈａｎｃｅｄ  Ｓｔｒｅｓｓｏｒ  ｗｉｔｈ  Ｇｒａｄｅｄ  Ｅｍｂｅｄｄｅｄ  ＳｉＧｅ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ｆｏｒ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＣＭＯＳ  Ｄｅｖｉｃｅｓ」、ＩＥＥＥ、２００６年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来では、ＳｉＧｅ−Ｓ／Ｄ形成工程等によってゲート構造に熱負荷が加わったり、リセス時にゲート構造にダメージが入り、特性が劣化するという問題があった。
【０００６】
本発明は、これらの問題を解決するためになされたもので、ゲート構造の劣化を抑制した半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の一実施形態による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および第１の絶縁膜を積層して仮ゲートパターンを形成し、半導体基板に一部が埋め込まれたソースおよびドレインを仮ゲートパターンを挟んで離間して形成し、ソース、ドレイン、および第１の絶縁膜上に第２の絶縁膜を形成し、第２の絶縁膜を平坦化し第１の絶縁膜を除去して形成されたゲート開口部の側面に第３の絶縁膜を形成し、ゲート開口部にゲート電極を埋め込むことを特徴とする。
【発明の効果】
【０００８】
本発明の一実施形態では、半導体基板上にゲート絶縁膜および第１の絶縁膜を積層して仮ゲートパターンを形成し、半導体基板に一部が埋め込まれたソースおよびドレインを仮ゲートパターンを挟んで離間して形成し、ソース、ドレイン、および第１の絶縁膜上に第２の絶縁膜を形成し、第２の絶縁膜を平坦化し第１の絶縁膜を除去して形成されたゲート開口部の側面に第３の絶縁膜を形成し、ゲート開口部にゲート電極を埋め込むため、ゲート構造の劣化を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、図面を用いて以下に説明する。
【００１０】
図１〜図１０は、本発明の実施形態による半導体装置の製造工程を示したものである。なお、本実施形態では、ｐ型のＭＯＳＦＥＴの製造方法について説明する。
【００１１】
まず初めに、従来のプロセスによって、Ｓｉ基板１（半導体基板）に対して素子分離層２の形成し、ウェル注入および不純物制御、チャネル注入および不純物制御を行い、ゲート絶縁膜３、ソース・ドレイン形成のためのＳｉＮ４（第１の絶縁膜）を順に形成する（図１参照）。なお、ゲート絶縁膜３はＳｉＯ2、ＳｉＯＮなどでもよく、ＳｉＮ４は酸化膜、ポリシリコンであってもよい。
【００１２】
次に、ソース・ドレイン形成領域上のゲート絶縁膜３およびＳｉＮ４を写真製版によって開口し（図２参照）、Ｓｉ基板１のソース・ドレイン形成領域に対してエッチングを行ってリセスを形成する（図３参照）。このように、Ｓｉ基板１上にゲート酸化膜３およびＳｉＮ４を積層して仮ゲートパターンを形成している。リセスの形成後、リセスに選択的にＳｉＧｅ５を選択的にエピタキシャル成長させる。結果として、Ｓｉ基板１に一部が埋め込まれたソースおよびドレインが仮ゲートパターンを挟んで離間して形成される。その後、Ｓｉ６、層間絶縁膜としてＳｉＯ2７（第２の絶縁膜）を形成する（図４参照）。
【００１３】
なお、Ｓｉ６は形成しなくてもよい。また、ＳｉＮ４とＳｉＯ2７との材料を入れ替えてもよい。つまり、本実施形態ではソース・ドレイン形成のためにＳｉＮを、層間絶縁膜にＳｉＯ2を用いたが、ソース・ドレイン形成のためにＳｉＯ2を、層間絶縁膜にＳｉＮを用いてもよい。
【００１４】
ＳｉＯ2７の形成後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）によって平坦化してＳｉＮ４を露出させ、ゲート絶縁膜３を基板保護膜としてＳｉＮ４をエッチングにより除去してゲート開口部を形成する（図５参照）。なお、本実施形態では、ＳｉＮ４の除去後のゲート絶縁膜３を後の工程に用いているが、ソース・ドレイン形成のために行われたエッチングや熱処理によってゲート絶縁膜３にダメージが加えられる場合があるため、ゲート絶縁膜３を除去してから新たなゲート絶縁膜３を再度形成してもよい。
【００１５】
ＳｉＮ４の除去後、全面にＳｉＮ８（第３の絶縁膜）を形成する（図６参照）。ＳｉＮ８の形成後、ゲート絶縁膜３が露出するまでＳｉＮ８を異方性エッチングする（図７参照）。エッチング後、ＳｉＮ８はゲート開口部の側面に残っている状態となり、このＳｉＮ８によってゲート電極端と拡散層端間の距離が決定される。
【００１６】
その後、ＳｉＮ８間を埋め込むようにゲート電極材料９を堆積させる（図８参照）。ゲート電極材料９には、例えばＴａなどを用いてもよい。ゲート電極材料９の形成後、ＳｉＯ2７が露出するまでゲート電極材料９をエッチバックにより除去する（図９参照）。そして、絶縁膜であるＳｉＮ１０とＳｉＯ2１１とを積層させることによってコンタクト層間膜を形成する（図１０参照）。なお、本実施形態では、コンタクト層間膜としてＳｉＮ１０およびＳｉＯ2１１の二層としたが、二層に限るものではなく絶縁膜であればいかなるものであってもよい。
【００１７】
以上のことから、ゲート電極材料９の形成をソース・ドレインであるＳｉＧｅ５の形成後に行うことによって、ソース・ドレインの形成時に行われるエッチングや熱処理の影響がないため、劣化を抑制して良好な特性を有するゲート構造を形成することができる。また、仮ゲートパターンであるＳｉＮ４を用いてソース・ドレインおよびゲートを自己整合的に形成するため各構造を位置精度良く形成することが可能であり、チャネルに対して歪み応力等の効果が均等に加えられるので特性のばらつきのない良好な特性を得ることができる。
【００１８】
なお、本実施形態では、ｐ型のＭＯＳＦＥＴの形成方法について説明したが、ソース・ドレインを形成するＳｉＧｅ５をＳｉＣとすることによって、ｎ型のＭＯＳＦＥＴにも適用可能である。このとき、ウェル注入、チャネル注入の極性がｐ型のＭＯＳＦＥＴとは逆の極性となることはいうまでもない。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態による半導体装置の製造工程を示す図である。
【図２】本発明の実施形態による半導体装置の製造工程を示す図である。
【図３】本発明の実施形態による半導体装置の製造工程を示す図である。
【図４】本発明の実施形態による半導体装置の製造工程を示す図である。
【図５】本発明の実施形態による半導体装置の製造工程を示す図である。
【図６】本発明の実施形態による半導体装置の製造工程を示す図である。
【図７】本発明の実施形態による半導体装置の製造工程を示す図である。
【図８】本発明の実施形態による半導体装置の製造工程を示す図である。
【図９】本発明の実施形態による半導体装置の製造工程を示す図である。
【図１０】本発明の実施形態による半導体装置の製造工程を示す図である。
【符号の説明】
【００２０】
１  Ｓｉ基板、２  素子分離層、３  ゲート絶縁膜、４  ＳｉＮ、５  ＳｉＧｅ、６  Ｓｉ、７  ＳｉＯ2、８  ＳｉＮ、９  ゲート電極材料、１０  ＳｉＮ、１１  ＳｉＯ2。
【図１】
2009278043.tif 000003
【図２】
2009278043.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009278043.tif 000011
【図１０】
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