(57)【要約】【課題】配線部間の寄生容量を小さくすることができ、その上、エアギャップに起因する短絡、および、配線間隔が小さくなることによる耐圧劣化や配線部同士の短絡の発生を防ぐことができる半導体装置およびその製造方法を提供する。【解決手段】第１の絶縁膜１０２上には、配線部１０８，１０９の上面および側面を覆う第３の絶縁膜１１０が形成されている。第３の絶縁膜１１０は、第１アスペクト比を有する第１の領域１５５と、その第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域１５６とを備え、配線部１０９は第２のアスペクト比を有する第２の領域１５６を備えている。第１の領域１５５にはエアギャップ１１１が形成され、第２の領域１５６にはエアギャップ１１１が形成されていない。【選択図】図２
2009147054.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された導体膜とこの導体膜の上に形成された第２の絶縁膜とを含むと共に、互いに平行に延びる複数の第１の配線部と、
上記第１の絶縁膜上に形成された導体膜のみから成ると共に、互いに平行に延びる複数の第２の配線部と、
上記第１の配線部および第２の配線部の上面および側面を覆う第３の絶縁膜と、
上記第３の絶縁膜の上面から上記第１の配線部または第２の配線部の導体膜の少なくとも１つに達するビアホールと、
上記ビアホール内に形成され、上記第１の配線部または第２の配線部の導体膜に接続された接続プラグと
を備え、
上記第３の絶縁膜は、
上記複数の第１の配線部の少なくとも１つの側面で定義されて、上記第１の配線部の延びる方向に直交する断面において第１アスペクト比を有する第１の領域と、
上記複数の第１の配線部および第２の配線部の少なくとも１つの側面で定義されて、上記第１の配線部および第２の配線部の延びる方向に直交する断面において上記第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域と
を有し、
上記第１の領域内には閉じられた空間であるエアギャップがあり、かつ、上記第２の領域内には閉じられた空間であるエアギャップがなく、
上記ビアホールおよび上記接続プラグは、上記第２の領域を定義する側面を有する上記第１の配線部または第２の配線部の導体膜に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１の領域を定義する側面を有する上記第１の配線部幅が、上記複数の第１の配線部のうちの最小配線部幅よりも広い配線部の導体膜にビアホールおよび接続プラグが接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記第１アスペクト比は１〜５の範囲内であることを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置において、
上記第２アスペクト比は０より大きく４以下であることを特徴とする半導体装置。
【請求項５】
半導体基板に堆積された第１の絶縁膜上に形成された導体膜とこの導体膜の上に形成された第２の絶縁膜とを含み、互いに平行に延びる複数の第１の配線部を上記第１の絶縁膜上に形成すると共に、上記第１の絶縁膜上に形成された導体膜のみから成り、互いに平行に延びる複数の第２の配線部を第１の絶縁膜上に形成する工程と、
上記第１の配線部および第２の配線部上に第３の絶縁膜を堆積し、上記第１の配線部および第２の配線部の側面および上面を上記第３の絶縁膜で覆う工程と、
上記第３の絶縁膜の上面から上記第１の配線部または第２の配線部の導体膜の少なくとも１つに達するビアホールを形成する工程と、
上記ビアホール内に、上記第１の配線部または第２の配線部の導体膜に接続される接続プラグを形成する工程と
を備え、
上記第３の絶縁膜は、
上記複数の第１の配線部の少なくとも１つの側面で定義されて、上記第１の配線部の延びる方向に直交する断面において第１アスペクト比を有する第１の領域と、
上記複数の第１の配線部および第２の配線部の少なくとも１つの側面で定義されて、上記第１の配線部および第２の配線部の延びる方向に直交する断面において上記第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域と
を有するように形成し、
また、上記第３の絶縁膜は、上記第１の領域には閉じられた空間であるエアギャップを有するように、上記第２の領域にはエアギャップがないように形成し、
上記ビアホールおよび上記接続プラグは、上記第２の領域を定義する側面を有する上記第１の配線部または第２の配線部に接続されるように形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記第１の領域を定義する側面を有する上記第１の配線部の配線部幅が、上記複数の第１の配線部のうちの最小配線部幅よりも広く形成した配線部にビアホールおよび接続プラグを接続することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
上記第１アスペクト比は１〜５の範囲内であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５から７までのいずれか一項に記載の半導体装置の製造方法において、
上記第２アスペクト比は０より大きく４以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路などの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路の高密度集積化に伴い、配線と他の配線との間隔が縮小され、また、配線を含む配線層の多層化がなされ、その結果、配線間の寄生容量が増加している。上記配線間の寄生容量の増加は回路動作の遅延、すなわち集積回路の高速化を阻害する。また、上記配線間のクロストークが問題となる。
【０００３】
通常、半導体集積回路の層間絶縁膜としては比誘電率が４程度のＳｉＯ２が用いられているが、配線間の寄生容量を小さくするために、低誘電率の層間絶縁膜を形成する方法が採用されている。例えば、微細な空孔を有する多孔質膜や、有機ＳＯＧ等の低誘電率膜が実用化されているが、設備の変更が必要で、加工の難易度も高くなり、機械的強度が低いなど膜の特性上の問題も多い。
【０００４】
上記配線間の寄生容量を小さくするための別の方法として、低誘電率膜を使用する代わりに、配線間にエアギャップと呼ばれる空隙を配置する方法がある。このエアギャップは閉領域からなる空隙で比誘電率がほぼ１と低く、配線間の寄生容量を低減するのに効果的である。
【０００５】
上記エアギャップを形成する方法として、配線間の距離に応じてエアギャップを形成する方法が特許第２８５３６６１号公報（特許文献１）に記載されている。以下、このエアギャップの形成方法について説明する。
【０００６】
上記形成方法では、まず、図１６に示すように、第１の絶縁膜２０２が堆積された基板２０１上に配線金属膜２０３を堆積する。
【０００７】
次に、上記配線金属膜２０３にエッチング処理を行って、図１７に示すように、配線２０５を形成する。この配線２０５とこれに隣り合う他の配線２０５との間の距離は、設計で規定された値以上で任意に設定され、その距離が大きい箇所もあれば小さい箇所もある。なお、図１７の２０４はエッチングマスクとなるフォトレジストである。
【０００８】
次に、図１８に示すように、上記配線２０５上に第２の絶縁膜２０６を堆積する。このとき、上記配線２０５とこれに隣り合う他の配線２０５との間の距離がある値以下であると、その間にエアギャップ２０７が形成される。
【０００９】
次に、上記第２の絶縁膜２０６に対して公知のＣＭＰ（化学機械研磨）技術などで平坦化処理を行って、図１９に示す第２の絶縁膜２５０を得る。
【００１０】
次に、上記第２の絶縁膜２５０にエッチング処理を行って、図２０に示すように、複数のビアホール２５２を有する第２の絶縁膜２５１を形成する。その後、上記ビアホール２５２内に接続プラグ２０８を形成し、この接続プラグ２０８をビアホール２５２内に接続する。
【００１１】
以上のようにして、エアギャップ２０７が形成されるが、ビアホール２５２はアライメントずれによって所望とする位置からずれて形成される場合がある。具体的には、ビアパターンを転写するフォト工程において、アライメントずれによりビアパターンが配線２０５から位置がずれて転写され、エッチング処理でビアホール２５２が所望とする位置からずれて形成されてしまう。このため、図２０のように、左端に形成されたビアホール２５２がエアギャップ２０７と連通してしまう場合がある。このときビアホール２５２からエアギャップ２０７を通じてエッチングガス、薬液などが浸入し配線２０５側壁が露出する。
【００１２】
したがって、上記エアギャップ２０７と連通したビアホール２５２内に接続プラグ２０８を形成する際、接続プラグ２０８の材料がエアギャップ２０７内にも流れ込み、このエアギャップ２０７近傍の配線と接続プラグ２０８が短絡してしまうという問題が生じる。
【００１３】
上記問題を解決する方法として、アライメントずれが生じてもビアホールがエアギャップと連通しない方法が特許第２９４８５８８号公報（特許文献２）に記載されている。これは、先に接続プラグを形成した後で、その接続プラグに接続する配線を形成する方法である。以下、上記方法について説明する。
【００１４】
上記方法では、まず、図２１に示すように、第１の絶縁膜３０２が堆積された基板３０１上に第１の配線金属膜３０３を堆積した後、その第１の配線金属膜３０３上に第２の絶縁膜３０４を堆積する。
【００１５】
次に、上記第２の絶縁膜３０４にエッチング処理を行って、図２２に示すように、複数のビアホール３０６が形成された第２の絶縁膜３５０を得る。上記ビアホール３０６は、第２の絶縁膜３５０の上面から第１の配線金属膜３０３に達し、第２の絶縁膜３５０を貫通している。なお、図２２の３０５はエッチングマスクとなるフォトレジストである。
【００１６】
次に、上記第１の配線金属膜３０３および第２の絶縁膜３５０上に、図２３に示すように、公知のＣＶＤ技術で第２の配線金属膜３０７を堆積する。これにより、上記ビアホール３０６内には第２の配線金属膜３０７の一部が入る。
【００１７】
次に、上記第２の配線金属膜３０７の一部を公知のＣＭＰ技術などにより除去して、図２４に示すように、ビアホール３０６内に接続プラグ３０８を形成する。
【００１８】
次に、上記第２の絶縁膜３５０にエッチング処理を行って、図２５に示すように、第１の配線金属膜３０３上に接続プラグ３０８および第２の絶縁膜３１０を残す。この第２の絶縁膜３１０は配線パターンに加工されている。なお、図２５の３０９はエッチングマスクとなるフォトレジストである。
【００１９】
次に、上記フォトレジスト３０９、接続プラグ３０８および第２の絶縁膜３１０をエッチングマスクとして、第１の第１の配線金属膜３０３を選択的にエッチング除去して、図２６に示すように、複数の配線３１１が得られる。
【００２０】
次に、上記フォトレジスト３０９やエッチング残渣を除去した後、配線パターンに加工された第２の絶縁膜３１０、配線３１１および接続プラグ３０８を覆うように、図２７に示す第３の絶縁膜３１２を形成する。このとき、上記配線３１１とこれに隣り合う他の配線３１１との間の距離がある値以下であると、その間にエアギャップ３１３が形成される。
【００２１】
次に、上記第３の絶縁膜３１２に対して公知のＣＭＰ技術などで接続プラグ３０８が露出するまで平坦化処理を行って、図２８に示す第３の絶縁膜３５１を得る。
【００２２】
このように、上記接続プラグ３０８を先に形成してからエアギャップ３１３を形成するため、エアギャップ３１３内に金属材料が入ることによる短絡を防ぐことができる。
【００２３】
しかし、上記接続プラグ３０８に接続される配線３１１は、その接続プラグ３０８をエッチングマスクとして形成されるので、アライメントずれが生じると接続プラグの形状に沿って接続される配線の幅が広がる。
【００２４】
そのため、上記配線の幅が広がった箇所は配線間隔が設計で規定された最小配線間隔よりも小さくなってしまい、その結果、配線３１１とこれに隣り合う他の配線３１１との間の耐圧が劣化する、あるいは互いに短絡するという問題が生じる。
【特許文献１】特許第２８５３６６１号公報
【特許文献２】特許第２９４８５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
そこで、本発明の課題は、配線部間の寄生容量を小さくすることができ、その上、エアギャップ内に接続プラグ材料が入り込むことによる配線間の短絡や、配線間隔が小さくなることによる耐圧劣化を防ぐことができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記課題を解決するため、本発明の半導体装置は、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された導体膜とこの導体膜の上に形成された第２の絶縁膜とを含むと共に、互いに平行に延びる複数の第１の配線部と、
上記第１の絶縁膜上に形成された導体膜のみから成ると共に、互いに平行に延びる複数の第２の配線部と、
上記第１の配線部および第２の配線部の上面および側面を覆う第３の絶縁膜と、
上記第３の絶縁膜の上面から上記第１の配線部または第２の配線部の導体膜の少なくとも１つに達するビアホールと、
上記ビアホール内に形成され、上記第１の配線部または第２の配線部の導体膜に接続された接続プラグと
を備え、
上記第３の絶縁膜は、
上記複数の第１の配線部の少なくとも１つの側面で定義されて、上記第１の配線部の延びる方向に直交する断面において第１アスペクト比を有する第１の領域と、
上記複数の第１の配線部および第２の配線部の少なくとも１つの側面で定義されて、上記第１の配線部および第２の配線部の延びる方向に直交する断面において上記第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域と
を有し、
上記第１の領域内には閉じられた空間であるエアギャップがあり、かつ、上記第２の領域内には閉じられた空間であるエアギャップがなく、
上記ビアホールおよび上記接続プラグは、上記第２の領域を定義する側面を有する上記第１の配線部または第２の配線部の導体膜に接続されていることを特徴としている。
【００２７】
上記構成の半導体装置によれば、上記第１の領域内には閉じられた空間であるエアギャップがあるので、第１の配線部間の寄生容量を小さくすることができる。
【００２８】
また、上記接続プラグは、第２の領域を定義する側面を有する第１の配線部に接続されているが、その第２の領域内には閉じられた空間であるエアギャップがないから、接続プラグの材料がエアギャップ内に入ることによる短絡を防ぐことができる。
【００２９】
一実施形態の半導体装置では、
上記第１の領域を定義する側面を有する上記第１の配線部幅が、上記複数の第１の配線部のうちの最小配線部幅よりも広い配線部の導体膜にビアホールおよび接続プラグが接続されている。
【００３０】
上記実施形態の半導体装置によれば、第１の配線部の配線部幅は複数の第１の配線部のうちの最小配線部幅よりも広いので、アライメントずれを許容するマージンを確保でき、接続プラグは第１の配線部上面に接続される。
【００３１】
したがって、上記第１の領域を定義する側面を有する第１の配線部近傍にはエアギャップがあるが、その第１の配線部の導体膜に接続プラグを接続しても、接続プラグの材料がエアギャップ内に入ることによる短絡を防ぐことができる。
【００３２】
一実施形態の半導体装置では、
上記第１アスペクト比は１〜５の範囲内である。
【００３３】
上記実施形態の半導体装置によれば、上記第１アスペクト比は１〜５の範囲内であるので、第１の領域内において、エアギャップを確実に得ることができる。
【００３４】
また、上記第１アスペクト比が１未満だと、上記第３の絶縁膜中にエアギャップを形成することが困難となるので、好ましくない。
【００３５】
また、上記第１アスペクト比が５を越えると、第１の配線部の加工が困難となるので、好ましくない。
【００３６】
一実施形態の半導体装置では、
上記第２アスペクト比は０より大きく４以下である。
【００３７】
上記実施形態の半導体装置によれば、上記第２アスペクト比は０より大きく４以下であるので、第２の領域内において、エアギャップが形成されるのを確実に防ぐことができる。
【００３８】
また、上記第２アスペクト比は第１の配線部の高さと第１の配線部間の距離の比であることから０より大きい正の値である。
【００３９】
また、上記第２アスペクト比が４を越えると、エアギャップを形成することなく上記第３の絶縁膜を堆積することが困難となるので、好ましくない。
【００４０】
本発明の半導体装置の製造方法は、
半導体基板に堆積された第１の絶縁膜上に形成された導体膜とこの導体膜の上に形成された第２の絶縁膜とを含み、互いに平行に延びる複数の第１の配線部を上記第１の絶縁膜上に形成すると共に、上記第１の絶縁膜上に形成された導体膜のみから成り、互いに平行に延びる複数の第２の配線部を第１の絶縁膜上に形成する工程と、
上記第１の配線部および第２の配線部上に第３の絶縁膜を堆積し、上記第１の配線部および第２の配線部の側面および上面を上記第３の絶縁膜で覆う工程と、
上記第３の絶縁膜の上面から上記第１の配線部または第２の配線部の導体膜の少なくとも１つに達するビアホールを形成する工程と、
上記ビアホール内に、上記第１の配線部または第２の配線部の導体膜に接続される接続プラグを形成する工程と
を備え、
上記第３の絶縁膜は、
上記複数の第１の配線部の少なくとも１つの側面で定義されて、上記第１の配線部の延びる方向に直交する断面において第１アスペクト比を有する第１の領域と、
上記複数の第１の配線部および第２の配線部の少なくとも１つの側面で定義されて、上記第１の配線部および第２の配線部の延びる方向に直交する断面において上記第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域と
を有するように形成し、
また、上記第３の絶縁膜は、上記第１の領域には閉じられた空間であるエアギャップを有するように、上記第２の領域にはエアギャップがないように形成し、
上記ビアホールおよび上記接続プラグは、上記第２の領域を定義する側面を有する上記第１の配線部または第２の配線部に接続されるように形成することを特徴としている。
【００４１】
上記構成の半導体装置の製造方法によれば、上記第３の絶縁膜は、第１アスペクト比を有する第１の領域と、その第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域とを有するように形成するので、閉じられた空間であるエアギャップを第３の絶縁膜の第１の領域内に形成することができる。したがって、上記第１の配線部間の寄生容量を小さくすることができる。
【００４２】
また、上記第２の領域の第２アスペクト比が第１の領域の第１アスペクト比よりも小さいので、閉じられた空間であるエアギャップが第２の領域内に形成されるのを防ぐことができる。つまり、上記第２の領域を定義する側面を有する第１の配線部近傍にエアギャップが存在しないようにすることできる。したがって、上記第２の領域を定義する側面を有する第１の配線部および第２の配線部に接続プラグを接続しても、接続プラグの材料がエアギャップ内に入ることによる短絡を防ぐことができる。
【００４３】
また、上記第１の配線部および第２の配線部の形成後に接続プラグを形成するので、接続プラグは第１の配線部および第２の配線部を形成するためのエッチングマスクとして使用されていない。したがって、上記接続プラグの形状に沿って第１の配線部幅および第２の配線部幅が広がり、第１の配線部間隔および第２の配線部間隔が小さくなることにより耐圧が劣化したり第１の配線部同士および第２の配線部同士の短絡が生じたりするのを防ぐことができる。
【００４４】
一実施形態の半導体装置の製造方法では、
上記第１の領域を定義する側面を有する上記第１の配線部の配線部幅が、上記複数の第１の配線部のうちの最小配線部幅よりも広く形成した配線部に、ビアホールおよび接続プラグを接続する。
【００４５】
上記実施形態の半導体装置の製造方法によれば、第１の配線部の配線部幅は複数の第１の配線部のうちの最小配線部幅よりも広くなるので、アライメントずれを許容するマージンを確保でき、接続プラグは第１の配線部上面に接続される。
【００４６】
したがって、上記第１の領域を定義する側面を有する第１の配線部近傍にはエアギャップがあるが、エアギャップとビアホールが連通することがないため、その第１の配線部の導体膜に接続プラグを接続してもエアギャップ内に接続プラグの材料が入ることがなく、接続プラグの材料がエアギャップ内に入ることによる短絡を防ぐことができる。
【００４７】
一実施形態の半導体装置の製造方法では、
上記第１アスペクト比は１〜５の範囲内である。
【００４８】
上記実施形態の半導体装置の製造方法によれば、上記第１アスペクト比は１〜５の範囲内であるので、第１の領域内において、閉じられた空間であるエアギャップを確実に得ることができる。
【００４９】
また、上記第１アスペクト比が１未満では、上記第３の絶縁膜堆積時にエアギャップを形成することが困難となるので、好ましくない。
【００５０】
また、上記第１アスペクト比が５を越えると、第１の配線部を加工することが困難となるので、好ましくない。
【００５１】
一実施形態の半導体装置の製造方法では、
上記第２アスペクト比は０より大きく４以下である。
【００５２】
上記実施形態の半導体装置の製造方法によれば、上記第２アスペクト比は０より大きく４以下の範囲内であるので、第２の領域内において、エアギャップが形成されるのを確実に防ぐことができる。
【００５３】
また、上記第２アスペクト比は第１の配線部の高さと第１の配線部間の距離の比であることから０より大きい正の値である。
【００５４】
また、上記第２アスペクト比が４を越えると、エアギャップを形成することなく上記第３の絶縁膜を堆積することが困難となるので、好ましくない。
【発明の効果】
【００５５】
本発明の半導体装置は、第３の絶縁膜の第１の領域内にエアギャップがあるので、第１の配線部間の寄生容量を小さくすることができる。
【００５６】
また、上記第３の絶縁膜の第２の領域内にはエアギャップがないので、その第２の領域を定義する側面を有する第１の配線部および第２の配線部に接続プラグを接続しても、接続プラグの材料がエアギャップ内に入ることによる短絡を防ぐことができる。
【００５７】
本発明の半導体装置の製造方法は、第３の絶縁膜に、第１アスペクト比を有する第１の領域と、その第１アスペクト比よりも小さな第２アスペクト比を有する第２の領域とを形成するので、エアギャップを第３の絶縁膜の第１の領域内に形成することができる。したがって、上記第１の配線部間の寄生容量を小さくすることができる。
【００５８】
また、上記第２の領域の第２アスペクト比が第１の領域の第１アスペクト比よりも小さいので、第２の領域を定義する側面を有する第１の配線部および第２の配線部近傍にエアギャップが形成されるのを防ぐことができる。したがって、上記第２の領域を定義する側面を有する第１の配線部および第２の配線部に接続プラグを接続しても、接続プラグの材料がエアギャップ内に入ることによる短絡を防ぐことができる。
【００５９】
また、上記第１の配線部の形成後に接続プラグを形成するので、接続プラグは第１の配線部を形成するためのエッチングマスクとして使用されていない。したがって、上記接続プラグの形状に沿って第１の配線部幅および第２の配線部幅が広がり、第１の配線部間隔および第２の配線部間隔が小さくなることにより耐圧が劣化したり第１の配線部同士および第２の配線部同士の短絡が生じたりするのを防ぐことができる。
【発明を実施するための最良の形態】
【００６０】
以下、本発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。
【００６１】
（第１実施形態）
図１は本発明の第１実施形態の半導体装置を上方から見た模式図である。また、図２は図１のII−II線から見た模式断面図である。なお、図１では上記半導体装置の配線層のみ示し、配線層より下の基板や素子を省略している。
【００６２】
上記半導体装置は、図１，図２に示すように、半導体基板１０１と、この半導体基板１０１上に形成された第１の絶縁膜１０２と、この第１の絶縁膜１０２上に形成されて互いに平行に延びる複数の配線部１０８，１０９と、この配線部１０８，１０９の上面および側面を覆う第３の絶縁膜１１０と、この第３の絶縁膜１１０の上面から配線部１０８，１０９に達する複数のビアホール１５４と、この複数のビアホール１５４内に形成された複数の接続プラグ１１２とを備えている。なお、上記配線部１０８は第１の配線部の一例である。また、上記配線部１０９は第２の配線部の一例である。
【００６３】
上記複数の配線部１０８は、それぞれ、Ｔｉ膜１０８ａと、このＴｉ膜１０８ａ上に形成されたＴｉＮ膜１０８ｂと、このＴｉＮ膜１０８ｂ上に形成されたＡｌＣｕ膜１０８ｃと、このＡｌＣｕ膜１０８ｃ上に形成されたＴｉＮ膜１０８ｄと、このＴｉＮ膜１０８ｄ上に形成されたＳｉＯ２膜１０８ｅとを含んでいる。このＳｉＯ２膜１０８ｅが配線部１０８の上部となっている。なお、上記Ｔｉ膜１０８ａ、ＴｉＮ膜１０８ｂ、ＡｌＣｕ膜１０８ｃおよびＴｉＮ膜１０８ｄは、導体膜の一例である。また、上記ＳｉＯ２膜１０８ｅは第２の絶縁膜の一例である。
【００６４】
上記複数の配線部１０９は、それぞれ、Ｔｉ膜１０９ａと、このＴｉ膜１０９ａ上に形成されたＴｉＮ膜１０９ｂと、このＴｉＮ膜１０９ｂ上に形成されたＡｌＣｕ膜１０９ｃと、このＡｌＣｕ膜１０９ｃ上に形成されたＴｉＮ膜１０９ｄとを含んでいる。また、上記複数の配線部１０９は、それぞれ、上部がＴｉＮ膜１０９ｄから成り、ＳｉＯ２膜等の絶縁膜を含んでいない。
【００６５】
上記複数の接続プラグ１１２のうち、配線部１０８に接続された接続プラグ１１２は、ＳｉＯ２膜１０８ｅを厚さ方向に貫通して、少なくともＴｉＮ膜１０８ｄに接触している。
【００６６】
上記第３の絶縁膜１１０には第１の領域１５５と第２の領域１５６がある。この第１の領域１５５は、複数の配線部１０８の側面で定義されて、配線部１０８の延びる方向に直交する断面において第１アスペクト比を有している。また、上記第２の領域１５６は、複数の配線部１０８の側面で定義されて、配線部１０８の延びる方向に直交する断面において上記第１アスペクト比よりも小さな第２アスペクト比を有している。
【００６７】
上記第１の領域１５５には閉じられた空間であるエアギャップ１１１があるが、第２の領域１５６にはエアギャップはない。
【００６８】
上記第１の領域１５５を定義する側面を有する配線部１０８には、ビアホール１５４および接続プラグ１１２が接続されていない。
【００６９】
また、上記第２の領域１５６を定義する側面を有する配線部１０８には、ビアホール１５４および接続プラグ１１２が接続されている。なお、上記第２の領域と同様の領域は、配線部１０９同士の間にも形成され、ビアホール１５４および接続プラグ１１２が配線部１０９に接続されている。
【００７０】
また、上記半導体基板１０１には、ＭＯＳ（金属酸化膜半導体）電界効果トランジスタ１５０およびＳＴＩ（浅溝型素子分離）領域１５２が形成されている。
【００７１】
また、上記第３の絶縁膜１１０上には、配線部１１５と、この配線部１１５の上面および側面を覆う第５の絶縁膜１１６と、半導体装置を収容するパッケージの電極と接続されるボンディングパッド１５３とが形成されている。
【００７２】
上記配線部１１５は、Ｔｉ膜１１５ａと、このＴｉ膜１１５ａ上に形成されたＴｉＮ膜１１５ｂと、このＴｉＮ膜１１５ｂ上に形成されたＡｌＣｕ膜１１５ｃと、このＡｌＣｕ膜１１５ｃ上に形成されたＴｉＮ膜１１５ｄと、このＴｉＮ膜１１５ｄ上に形成されたＳｉＯ２膜１１５ｅとを含んでいる。なお、上記Ｔｉ膜１１５ａ、ＴｉＮ膜１１５ｂ、ＡｌＣｕ膜１１５ｃおよびＴｉＮ膜１１５ｄは、導体膜の一例である。また、上記ＳｉＯ２膜１１５ｅはＳｉＯ２以外の絶縁膜でもよく、なくてもよい。
【００７３】
以下、図３〜図９を用いて、上記半導体装置の製造方法について説明する。
【００７４】
上記製造方法では、まず、図３に示すように、第１の絶縁膜１０２が堆積された半導体基板１０１上に第１の配線金属膜１０３を堆積し、さらに、第１の配線金属膜１０３上に第２の絶縁膜１０４を堆積する。
【００７５】
より詳しくは、上記第１の絶縁膜１０２の一例として厚さ６００ｎｍのＳｉＯ２膜が堆積された半導体基板１０１上に、第１の配線金属膜の一例としてＴｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順でそれぞれ厚さ２０ｎｍ、厚さ３０ｎｍ、厚さ４００ｎｍ、厚さ５０ｎｍで堆積し、第２の絶縁膜１０４の一例として厚さ１００ｎｍのＳｉＯ２膜を堆積する。このＳｉＯ２膜は後に加工されて図２のＳｉＯ２膜１０８ｅとなる。
【００７６】
また、上記第１の配線金属膜１０２は、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、Ｒｕなどを含む通常半導体装置に用いられる材料で形成してもよい。
【００７７】
また、上記第２の絶縁膜１０４は、ＳｉＯ２膜以外に、ＳｉＯＦ膜、ＳｉＯＮ膜、ＳｉＯＣ膜、ＳｉＮ膜、ＳｉＣ膜などの通常半導体装置に用いられる絶縁膜であってもよい。
【００７８】
また、上記第１の配線金属膜１０２または第２の絶縁膜１０４上にＳｉＯＮ膜などの反射防止膜を堆積してもよい。この反射防止膜の膜厚は１００ｎｍ程度であるが、上記第１，第２アスペクト比を制御するには、５０ｎｍ〜４００ｎｍまたは５０ｎｍ〜２００ｎｍ程度または３０〜１００ｎｍ程度の範囲であってもよい。
【００７９】
次に、上記第２の絶縁膜１０４の一部を選択的に公知のエッチング技術により除去して、図４に示すように、第１の配線金属膜１０３上に第２の絶縁膜１０６を形成する。この後、エッチング残渣やフォトレジスト１０５を除去する処理を行ってもよい。
【００８０】
上記第２の絶縁膜１０４の一部が除去されて露出した領域には、後工程で複数の配線部１０９（図２参照）が形成される。一方、上記第２の絶縁膜１０４の一部が残された領域、つまり第２の絶縁膜１０６で覆われている領域には、後工程で複数の配線部１０８（図２参照）が形成される。
【００８１】
次に、上記第１の配線金属膜１０３および第２の絶縁膜１０６の一部を選択的に公知のエッチング技術により除去して、図５に示すように、第１の絶縁膜１０２上に複数の配線部１０８，１０９を形成する。なお、１０７は配線パターンが形成されたフォトレジストである。
【００８２】
より詳しくは、上記第１の配線金属膜１０３および第２の絶縁膜１０６上にフォトレジスト１０７を形成した後、ＳｉＯ２をエッチングするチャンバーで、ＳｉＯ２からなる第２の絶縁膜１０６をエッチングして、さらに、金属膜をエッチングするチャンバーで第１の配線金属膜１０３をエッチングする。ここでは、上記第２の絶縁膜１０６と第１の配線金属膜１０３とを異なるチャンバーでエッチングするが、同一のチャンバーでエッチングガスを変えてエッチングしてもよい。
【００８３】
上記配線部１０９の高さは５００ｎｍであり、配線部１０８の高さは６００ｎｍとなっている。つまり、上記配線部１０８は、ＳｉＯ２を上部に有している分だけ、配線部１０９よりも高くなっている。
【００８４】
次に、図６に示すように、配線１０８，１０９の上面および側面を覆う第３の絶縁膜１５７をＣＶＤ（化学蒸気堆積）法にて堆積する。これにより、第１の領域である上記配線部１０８同士の第１のアスペクト比を有する間隙１５５にエアギャップ１１１を形成することができ、また、第２の領域である配線部１０８同士の間にあって第１のアスペクト比より小さい第２のアスペクト比を有する間隙１５６を第３の絶縁膜１５７で完全に埋め込むことができる。なお、配線部１０９の近傍は第２の領域のみであり、第３の絶縁膜１５７で完全に埋め込まれる。
【００８５】
より詳しくは、上記第３の絶縁膜１５７の一例として１０００ｎｍのＳｉＯ２膜を高密度プラズマＣＶＤ装置で堆積する。このＳｉＯ２膜の成膜条件は、高密度プラズマＣＶＤ装置内に、ＳｉＨ４を１００ｓｃｃｍ、Ｏ２を１８０ｓｃｃｍ、Ａｒを３００ｓｃｃｍを導入し、周波数４５０ｋＨｚのプラズマ発生源の電力を２５００Ｗ、周波数１３．５６ＭＨｚのバイアス電力を１８００Ｗとする。これによって、上記配線部１０８同士の間隙においてアスペクト比が２．４以下の間隙をＳｉＯ２で完全に埋め込むことができる。このとき、設計で規定される最小配線部間隔を例えば２３０ｎｍとすると、配線部１０９の最小配線部間隔の間隙のアスペクト比は約２．２となるので、その間隙はＳｉＯ２で完全に埋め込まれる。配線部１０８の最小配線間隔の間隙のアスペクト比は約２．６となるので、その間隙はＳｉＯ２で完全に埋め込まれず、上記間隙にエアギャップ１１１が形成される。また、配線部１０８の最小配線間隔より大きい間隙を例えば２８０ｎｍとすると、この間隙のアスペクト比は約２．１となるのでＳｉＯ２で完全に埋め込まれる。
【００８６】
ここでは、ＳｉＯ２膜を埋め込めるアスペクト比を２．４として成膜条件を記載したが、電力やガス流量などの成膜条件を変えることでＳｉＯ２膜を埋め込めるアスペクト比の値は１から４の範囲で任意に変えることができる。
【００８７】
また、上記第３の絶縁膜１５７は、ＳｉＯ２膜以外に、フッ素、炭素、窒素などを含有したシリコン酸化膜であってもよい。
【００８８】
さらに、上記第３の絶縁膜１５７の堆積は、途中で成膜条件を変えて行ってもよい。例えば、上記アスペクト比が２．４以下を埋め込める条件で配線間を埋め込むまで堆積した後、成膜速度が速い条件で堆積して成膜時間を短縮してもよい。
【００８９】
次に、上記第３の絶縁膜１５７に対して公知のＣＭＰ技術などで平坦化処理を行って、図７に示す第３の絶縁膜１５８を形成する。なお、上記第３の絶縁膜１５７上にプラズマＴＥＯＳ膜などの絶縁膜を堆積した後、上記平坦化処理を行うようにしてもよい。
【００９０】
次に、上記第３の絶縁膜１５８にエッチング処理を行って、図８に示すように、複数のビアホール１５４を有する第３の絶縁膜１１０を形成し、上記第３の絶縁膜１１０上、及びビアホール１５４内部に接続プラグ１１２の材料である金属を堆積させる。そして、上記ビアホール１５４外の金属を公知のＣＭＰ技術などで除去すると、ビアホール１５４内に接続プラグ１１２が得られる。この接続プラグ１１２は配線１０８，１０９の金属膜に接続される。
【００９１】
より詳しくは、上記ビアホール１５４内にＣＶＤ法によりＴｉＮ、Ｗの順にそれぞれ厚さ１０ｎｍ、厚さ３００ｎｍで堆積し、ＣＭＰ法によりビアホール１５４外のＴｉＮ、Ｗ膜を除去する。このとき、上記ビアホール１５４近傍にはエアギャップ１１１が形成されていないから、ビアホール１５４がエアギャップ１１１と連通することがない。これにより、上記ＴｉＮおよびＷがエアギャップ１１１内に入ることがなく、ＴｉＮおよびＷがエアギャップ１１１内に入ることによる短絡を防ぐことがでる。
【００９２】
また、上記接続プラグ１１２の材料はＴｉＮ、Ｗ以外に、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｔａ、Ｒｕなどを含む通常半導体装置に用いられる材料でもよい。
【００９３】
次に、図９に示すように、上記第３の絶縁膜１１０上に配線金属膜１１３および第４の絶縁膜１１４をこの順で堆積する。その後、所定の工程を行うと、図１，図２に示す半導体装置が得られる。
【００９４】
上記配線金属膜１１３は、Ｔｉ膜１１３ａと、このＴｉ膜１１３ａ上に形成されたＴｉＮ膜１１３ｂと、このＴｉＮ膜１１３ｂ上に形成されたＡｌＣｕ膜１１３ｃと、このＡｌＣｕ膜１１３ｃ上に形成されたＴｉＮ膜１１３ｄとを含んでいる。
【００９５】
このように、上記第３の絶縁膜１１０の第１の領域１５５内にエアギャップ１１１が形成されているので、配線部１０８同士の間の寄生容量を小さくすることができる。
【００９６】
また、上記第２の領域１５６の第２アスペクト比が第１の領域の第１アスペクト比よりも小さいので、エアギャップ１１１が第２の領域１５６内に形成されるのを防ぐことができる。したがって、上記第２の領域１５６を定義する側面を有する配線部１０８，１０９に接続プラグ１１２を接続しても、接続プラグ１１２の材料がエアギャップ１１１内に入ることがない。よって、上記接続プラグ１１２の材料がエアギャップ１１１内に入ることによる短絡を防ぐことができる。
【００９７】
また、上記接続プラグ１１２は配線部１０８，１０９を形成するためのエッチングマスクとして使用されていない。したがって、上記接続プラグ１１２の形状に沿って配線幅が広がり、配線部１０８，１０９同士の間隔が小さくなることにより耐圧が劣化したり短絡が生じたりするのを防ぐことができる。
【００９８】
また、上記第１の領域１５５を定義する側面を有する配線部１０８（例えば図１において右側上部の配線部１０８が９０度曲がった箇所に隣り合う配線部１０８）の配線部幅を設計で規定された最小配線部幅よりも広くしてもよい。この場合、上記第１の領域１５５を定義する側面を有する配線部１０８に接続プラグ１１２を接続しても、その接続プラグ１１２を収容するビアホール１５４のアライメントずれを許容できる幅が確保されており、ビアホール１５４がエアギャップ１１１に連通するのを防ぐことができる。よって、上記接続プラグ１１２の材料がエアギャップ１１１内に入ることによる短絡を防ぐことができる。
【００９９】
また、上記第１アスペクト比は１〜５の範囲内としてもよい。この場合、第１の領域１５５内にエアギャップ１１１を確実に形成することができる。
【０１００】
また、上記第２アスペクト比は０より大きく４以下の範囲内である。この場合、第２の領域１５６内にエアギャップ１１１が形成されるのを確実に防ぐことができる。
【０１０１】
（第２実施形態）
以下、図１０〜図１５を用いて、本発明の第２実施形態の半導体装置の製造方法について説明する。なお、以下の説明では、上記第１実施形態の構成部と同一の構成部については、記第１実施形態の構成部の参照番号を付している。
【０１０２】
図１０〜図１５において、図３〜図５に示した第１実施形態の構成部と同一構成部は、図３〜図５における構成部と同一参照番号を付している。
【０１０３】
上記製造方法では、上記第１実施形態と同様に、まず、図１０に示すように、第１の絶縁膜１０２が堆積された半導体基板１０１上に第１の配線金属膜１０３を堆積し、さらに、第１の配線金属膜１０３上に第２の絶縁膜１０４を堆積する。
【０１０４】
より詳しくは、上記第１の絶縁膜１０２の一例として６００ｎｍのＳｉＯ２膜が堆積された半導体基板１０１上に、第１の配線金属膜としてＴｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順でそれぞれ厚さ２０ｎｍ、厚さ３０ｎｍ、厚さ４００ｎｍ、厚さ５０ｎｍで堆積し、第２の絶縁膜１０４の一例として厚さ１００ｎｍのＳｉＯ２膜を堆積する。なお、上記第２の絶縁膜１０４上に反射防止膜などを堆積してもよい。
【０１０５】
次に、上記第２の絶縁膜１０４の一部を選択的に公知のエッチング技術で除去して、図１１に示す第２の絶縁膜１０６を得る。この後、エッチング残渣やフォトレジスト１０５を除去する処理を行ってもよい。
【０１０６】
次に、上記第２の絶縁膜１０６をエッチングマスクとして使用し、第１の金属膜１０３の一部を選択的に公知のエッチング技術で除去すると、図１２に示すように、Ｔｉ膜１０８ａ、ＴｉＮ膜１０８ｂ、ＡｌＣｕ膜１０８ｃ、ＴｉＮ膜１０８ｄおよびＳｉＯ２膜１０８ｅを含む配線１０８が第１の絶縁膜１０２上に形成される。この後、エッチング残渣を除去する処理を行ってもよい。
【０１０７】
次に、図１３に示すように、第１の絶縁膜１０２と配線部１０８を覆うように反射防止膜１１７を堆積する。
【０１０８】
より詳しくは、反射防止膜１１７の一例として有機反射防止膜をスピンコート法により配線部１０８上で５０ｎｍの厚さとなるように堆積することで、第１の絶縁膜１０２と配線部１０８を有機反射防止膜で覆う。このとき、上記配線１０８同士の間には有機反射防止膜が配線部１０８上より厚く堆積される。
【０１０９】
次に、図１４に示すように、上記反射防止膜１１７の一部をフォトレジスト１１８で覆った後、フォトレジスト１１８で覆われていない反射防止膜１１７および配線部１０８の上部の絶縁膜１０８ｅをエッチングにより選択的に除去する。これにより、上記Ｔｉ膜１０９ａ、ＴｉＮ膜１０９ｂ、ＡｌＣｕ膜１０９ｃおよびＴｉＮ膜１０９ｄを含む配線部１０９が第１の絶縁膜１０２上に形成される。
【０１１０】
次に、上記フォトレジスト１１８および反射防止膜１１７を除去すると、図１５に示すような状態となる。
【０１１１】
より詳しくは、Ｏ２プラズマアッシング処理と薬液処理とによって、フォトレジスト１１８、反射防止膜１１７およびエッチング残渣を除去する。
【０１１２】
以降、上記第１実施形態と同様に図６の第３の絶縁膜１５７を堆積することで、配線間に選択的にエアギャップを形成することができる。
【０１１３】
このように、本第２実施形態の半導体装置の製造方法を行っても、上記第１実施形態と同様の作用効果が得られる。
【０１１４】
上記第１，第２実施形態の半導体装置の製造方法は、高速動作可能で微細な半導体装置に係る分野に広く応用することができる。
【０１１５】
上記第１，第２実施形態では、配線部１０８の導体膜に接続プラグ１１２を接続し、かつ、配線部１０９に接続プラグ１１２を接続していたが、配線部１０８の導体膜のいずれにも接続プラグ１１２が接続されないようにし、かつ、配線部１０９に接続プラグ１１２を接続してもよい。あるいは、上記配線部１０８の導体膜に接続プラグ１１２を接続し、かつ、配線部１０９のいずれにも接続プラグ１１２が接続されないようにしてもよい。
【図面の簡単な説明】
【０１１６】
【図１】図１は本発明の第１実施形態の半導体装置を上方から見た模式図である。
【図２】図２は図１のII−II線から見た模式断面図である。
【図３】図３は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図４】図４は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図５】図５は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図６】図６は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図７】図７は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図８】図８は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図９】図９は上記第１実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１０】図１０は本発明の第２実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１１】図１１は上記第２実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１２】図１２は上記第２実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１３】図１３は上記第２実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１４】図１４は上記第２実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１５】図１５は上記第２実施形態の半導体装置の製造方法を説明するための模式断面図である。
【図１６】図１６は従来の特許文献１の半導体装置の製造方法を説明するための模式断面図である。
【図１７】図１７は上記特許文献１の半導体装置の製造方法を説明するための模式断面図である。
【図１８】図１８は上記特許文献１の半導体装置の製造方法を説明するための模式断面図である。
【図１９】図１９は上記特許文献１の半導体装置の製造方法を説明するための模式断面図である。
【図２０】図２０は上記特許文献１の半導体装置の製造方法を説明するための模式断面図である。
【図２１】図２１は他の従来の特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２２】図２２は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２３】図２３は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２４】図２４は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２５】図２５は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２６】図２６は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２７】図２７は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【図２８】図２８は上記特許文献２の半導体装置の製造方法を説明するための模式断面図である。
【符号の説明】
【０１１７】
１０１  半導体基板
１０２  第１の絶縁膜
１０３  第１の配線金属膜
１０３ａ  Ｔｉ膜
１０３ｂ  ＴｉＮ膜
１０３ｃ  ＡｌＣｕ膜
１０３ｄ  ＴｉＮ膜
１０４  第２の絶縁膜
１０５  フォトレジスト
１０６  第２の絶縁膜
１０７  フォトレジスト
１０８  配線部
１０８ａ  Ｔｉ膜
１０８ｂ  ＴｉＮ膜
１０８ｃ  ＡｌＣｕ膜
１０８ｄ  ＴｉＮ膜
１０８ｅ  ＳｉＯ２膜
１０９  配線部
１０９ａ  Ｔｉ膜
１０９ｂ  ＴｉＮ膜
１０９ｃ  ＡｌＣｕ膜
１０９ｄ  ＴｉＮ膜
１１０  第３の絶縁膜
１１１  エアギャップ
１１２  接続プラグ
１１３  第２の配線金属膜
１１３ａ  Ｔｉ膜
１１３ｂ  ＴｉＮ膜
１１３ｃ  ＡｌＣｕ膜
１１３ｄ  ＴｉＮ膜
１１４  第４の絶縁膜
１１５  配線
１１５ａ  Ｔｉ膜
１１５ｂ  ＴｉＮ膜
１１５ｃ  ＡｌＣｕ膜
１１５ｄ  ＴｉＮ膜
１１５ｅ  ＳｉＯ２膜
１１６  第５の絶縁膜
１１７  反射防止膜
１１８  フォトレジスト
１５０  ＭＯＳ電界効果トランジスタ
１５１  コンタクトプラグ
１５２  ＳＴＩ
１５３  ボンディングパッド
１５４  ビアホール
１５５  第１の領域
１５６  第２の領域
１５７  第３の絶縁膜
１５８  第３の絶縁膜
【図１】
2009147054.tif 000003
【図２】
2009147054.tif 000004
【図３】
2009147054.tif 000005
【図４】
2009147054.tif 000006
【図５】
2009147054.tif 000007
【図６】
2009147054.tif 000008
【図７】
2009147054.tif 000009
【図８】
2009147054.tif 000010
【図９】
2009147054.tif 000011
【図１０】
2009147054.tif 000012
【図１１】
2009147054.tif 000013
【図１２】
2009147054.tif 000014
【図１３】
2009147054.tif 000015
【図１４】
2009147054.tif 000016
【図１５】
2009147054.tif 000017
【図１６】
2009147054.tif 000018
【図１７】
2009147054.tif 000019
【図１８】
2009147054.tif 000020
【図１９】
2009147054.tif 000021
【図２０】
2009147054.tif 000022
【図２１】
2009147054.tif 000023
【図２２】
2009147054.tif 000024
【図２３】
2009147054.tif 000025
【図２４】
2009147054.tif 000026
【図２５】
2009147054.tif 000027
【図２６】
2009147054.tif 000028
【図２７】
2009147054.tif 000029
【図２８】
2009147054.tif 000030