(57)【要約】【課題】同じデータをＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）信号として伝送している二重化された伝送路のうちのいずれか一方の伝送路を中継し、かつ、中継している伝送路に障害が生じた場合に、中継すべき伝送路を他方の伝送路に切り替える伝送装置において、二重化された伝送路毎に、誤り情報格納用のメモリ及びＶＣ格納用のメモリを設ける必要があった。そのため、伝送装置の消費電力の低減、伝送装置の面積の縮小、及び伝送装置のコストの低減の実現が妨げられていた。【解決手段】ＶＣ毎に双方の系の各誤り情報１４ａ及び２４ａを、双方の系のＳＤＨ信号１０ｂ及び２０ｂのペイロード部分に収容されている各ＶＣに対し、ＳＯＨを利用して重畳する第１及び第２の誤り情報重畳部１１２及び１２２を有することを特徴とする。【選択図】図１
2009081516.tif 000002
【特許請求の範囲】
【請求項１】
同じデータをＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）信号として伝送している二重化された伝送路のうちのいずれか一方の伝送路を中継し、かつ、中継している伝送路に障害が生じた場合に、中継すべき伝送路を他方の伝送路に切り替える伝送装置において、
前記二重化された伝送路の一方の系と他方の系のそれぞれに対応して設けられ、かつ、対応する系の伝送路によって伝送された前記ＳＤＨ信号に含まれているポインタを解釈して、当該ポインタが指し示す前記ＳＤＨ信号中の各ＶＣ（Ｖｉｒｔｕａｌ  Ｃｏｎｔａｉｎｅｒ）の先頭位置を特定する第１及び第２のＰＴＲ解釈部と、
前記二重化された伝送路の一方の系と他方の系のそれぞれに対応して設けられ、かつ、対応する系の前記ＰＴＲ解釈部によって先頭位置が特定された各ＶＣのマルチフレーム番号を検出する第１及び第２のＭＦ検出部と、
前記二重化された伝送路の一方の系と他方の系のそれぞれに対応して設けられ、かつ、対応する系の前記ＰＴＲ解釈部によって先頭位置が特定された各ＶＣの誤りの有無を検出して、各ＶＣの誤りの有無を示す誤り情報を生成する第１及び第２の誤り検出部と、
前記二重化された伝送路の一方の系と他方の系のそれぞれに対応して設けられ、かつ、対応する系の前記ＭＦ検出部によって検出されたマルチフレーム番号に応じて、対応する系の前記誤り検出部によって検出された誤り情報を、対応する系の伝送路によって伝送された前記ＳＤＨ信号中のＳＯＨ（Ｓｅｃｔｉｏｎ  ＯｖｅｒＨｅａｄ）領域の上に部分的に埋め込むことにより、誤り情報重畳ＶＣを生成する第１及び第２の誤り情報重畳部と、
前記二重化された伝送路の一方の系と他方の系のそれぞれに対応して設けられ、かつ、対応する系の前記誤り情報重畳部によって生成された前記誤り情報重畳ＶＣを格納する第１及び第２の位相吸収メモリと、
前記二重化された伝送路の一方の系と他方の系のそれぞれに対応して設けられ、かつ、対応する系の前記位相吸収メモリから前記誤り情報重畳ＶＣを順次読み出して、当該誤り情報重畳ＶＣから誤り情報とＶＣとを分離する第１及び第２の誤り情報分離部と、
前記二重化された伝送路に共通して設けられ、かつ、前記第１のＰＴＲ解釈部によって特定された各ＶＣの先頭位置情報、及び、前記第１のＭＦ検出部によって検出されたマルチフレーム番号に応じて、前記第１の位相吸収メモリへのＶＣ格納用のアドレス及び前記第１の位相吸収メモリへの誤り情報格納用のアドレスを生成し、当該第１の位相吸収メモリへのＶＣ格納用のアドレス及び当該第１の位相吸収メモリへの誤り情報格納用のアドレスに基づいて前記第１位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスを生成して前記第１の位相吸収メモリに出力し、さらに、前記第１の位相吸収メモリからの誤り情報重畳ＶＣ読み出し用のアドレス及び前記第１の位相吸収メモリから読み出された誤り情報重畳ＶＣから誤り情報とＶＣとを分離するための分離条件情報を生成して前記第１の誤り情報分離部に出力するとともに、前記第２のＰＴＲ解釈部によって特定された各ＶＣの先頭位置情報、及び、前記第２のＭＦ検出部によって検出されたマルチフレーム番号に応じて、前記第２の位相吸収メモリへのＶＣ格納用のアドレス及び前記第２の位相吸収メモリへの誤り情報格納用のアドレスを生成し、当該第２の位相吸収メモリへのＶＣ格納用のアドレス及び当該第２の位相吸収メモリへの誤り情報格納用のアドレスに基づいて前記第２位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスを生成して前記第２の位相吸収メモリに出力し、さらに、前記第２の位相吸収メモリからの誤り情報重畳ＶＣ読み出し用のアドレス及び前記第２の位相吸収メモリから読み出された誤り情報重畳ＶＣから誤り情報とＶＣとを分離するための分離条件情報を生成して前記第２の誤り情報分離部に出力するメモリ制御部と、
前記二重化された伝送路に共通して設けられ、かつ、双方の系の前記誤り情報分離部によって分離された双方の系の誤り情報に基づいて、ＶＣ毎に、双方の系の前記誤り情報分離部によって分離された双方の系の各ＶＣの中からいずれか一方の正常なＶＣを選択させるための選択信号を順次生成する選択制御部と、
前記二重化された伝送路に共通して設けられ、かつ、前記選択制御部によって生成された選択信号に基づいて、ＶＣ毎に、双方の系の前記誤り情報分離部によって分離された双方の系の各ＶＣの中からいずれか一方の正常なＶＣを順次選択する選択部と、
前記二重化された伝送路に共通して設けられ、かつ、前記選択部によって順次選択された各ＶＣにポインタ及びＳＯＨを付加するＰＴＲ生成部と
を有することを特徴とする伝送装置。
【請求項２】
請求項１に記載の伝送装置において、
前記メモリ制御部によって生成された前記第１の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている前記第１の位相吸収メモリへの誤り情報格納用のアドレスは、前記第１の位相吸収メモリ中の、前記誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定しており、
前記メモリ制御部によって生成された前記第２の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている前記第２の位相吸収メモリへの誤り情報格納用のアドレスは、前記第２の位相吸収メモリ中の、前記誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定しており、
前記第１の位相吸収メモリは、前記第１の誤り情報重畳部によって生成された前記誤り情報重畳ＶＣに含まれている前記第１の位相吸収メモリへのＶＣを、前記第１の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている前記第１の位相吸収メモリへのＶＣ格納用アドレスによって指定された領域に格納するとともに、当該誤り情報重畳ＶＣに埋め込まれている前記誤り情報を、前記第１の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている前記第１の位相吸収メモリへの誤り情報格納用のアドレスによって指定された領域である前記誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納し、及び、
前記第２の位相吸収メモリは、前記第２の誤り情報重畳部によって生成された前記誤り情報重畳ＶＣに含まれている前記第２の位相吸収メモリへのＶＣを、前記第２の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている前記第２の位相吸収メモリへのＶＣ格納用アドレスによって指定された領域に格納するとともに、当該誤り情報重畳ＶＣに埋め込まれている前記誤り情報を、前記第２の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている前記第２の位相吸収メモリへの誤り情報格納用のアドレスによって指定された領域である前記誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する
ことを特徴とする伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同じデータを伝送している二重化された伝送路のうちのいずれか一方を中継し、かつ、中継している伝送路に障害が生じた場合に、中継すべき伝送路を他方の伝送路に切り替える伝送装置に関する。
【背景技術】
【０００２】
この種の伝送装置として、例えば、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）伝送装置がある。
【０００３】
ＳＤＨ伝送装置は、ＩＴＵ−Ｔ勧告Ｇ．７０７で規定されたＳＤＨ方式の通信を行う。この通信で用いられる信号（以下、「ＳＤＨ信号」と称する）は、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｍｏｄｕｌｅ）−ｎフレーム（ｎ＝０，１，４，１６，６４，…）によって構成されている。
【０００４】
以下、図５及び図６を参照して、ＳＤＨ信号の構成につき説明する。なお、図５はＳＤＨ信号のフレーム（以下、「ＳＤＨフレーム」と称する）の基本型であるＳＴＭ−１のフレーム構造を示す図であり、図６はＳＤＨ信号の主要部分の構成を示す図である。
【０００５】
図５に示すように、ＳＴＭ−１フレームは、１フレームにつき９行×２７０列で構成されている。
【０００６】
ＳＴＭ−１フレームは、各行が９列のオーバヘッド部分及び２６１列のペイロード部分によって構成されている。
【０００７】
オーバヘッド部分は、伝送路上に設置された伝送端局及び中継端局の管理情報であるセクションオーバヘッド（Ｓｅｃｔｉｏｎ  Ｏｖｅｒｈｅａｄ；以下、「ＳＯＨ」と称する）と、ＳＴＭ−１フレーム中における各バーチャルコンテナ（Ｖｉｒｔｕａｌ  Ｃｏｎｔａｉｎｅｒ；以下、「ＶＣ」と称する）の先頭位置を指し示す情報である管理ポインタ（以下、「ポインタ」と称する）を収容する領域である。なお、図５に示す例では、ポインタとして、Ｈ１、Ｈ２、Ｈ３が示されている。ポインタＨ１、Ｈ２、Ｈ３は、それぞれ、例えばＶＣの先頭バイト（具体的には、図５に示すＪ１バイト）の位置や回線障害を示すＡＵ−ＡＩＳ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ−Ａｌａｒｍ  Ｉｎｄｉｃａｔｉｏｎ  Ｓｉｇｎａｌ）の有無その他を示している。なお、ポインタＨ１、Ｈ２、Ｈ３がＡＵ−ＡＩＳを示す場合は、ビットの値として例えば「１」が設定されている。この値は、異常を検出した装置によって、設定される。
【０００８】
ペイロード部分は、中継データであるＶＣを複数収容する領域である。ペイロード部分に収容されている各ＶＣは、Ｊ１，Ｂ３，Ｃ２，Ｇ１，Ｆ２，Ｈ４，Ｆ３，Ｋ３，Ｎ１等の管理情報バイトからなるパスオーバヘッド（Ｐａｔｈ  Ｏｖｅｒｈｅａｄ；以下、「ＰＯＨ」と称する）が付加されている。各ＶＣは、それぞれに固有のマルチフレーム番号（Ｍｕｌｔｉ  Ｆｒａｍｅ  Ｎｕｍｂｅｒ；以下、「ＭＦ」と称する場合もある）を設定することが可能である。このマルチフレーム番号は、ルートａ及びｂによって伝送された同一のＶＣの位相差を検出するために用いられる番号である。マルチフレーム番号は、ＰＯＨのいずれかに埋め込むことが可能である。ここでは、マルチフレーム番号として、１〜６４までのいずれか１つの番号が、例えばＪ１バイトに埋め込まれているものとして説明する。なお、図６に示す例では、マルチフレーム番号として、“ＭＦ１，ＭＦ２，ＭＦ３，ＭＦ４，…”が示されている。図６中、ドットでハッチングされた領域はＳＯＨを示しており、斜線でハッチングされた領域はＰＯＨを示しており、ハッチングされていない領域はＶＣを示している。なお、Ｊ１バイトをＩＤとして使用する場合は、マルチフレーム番号としてＪ１バイトを使用することはできない。この場合は、マルチフレーム番号として他のバイト（例えば、ＰＯＨのＦ２、Ｆ３等）を使用することになる。
【０００９】
以下、従来のＳＤＨ伝送装置について、さらに、詳細に説明し、これにより、この発明の伝送装置の理解が容易となることであろう。なお、以下、二重化された伝送路のうち、現時点で中継されている伝送路を「現用回線」と称し、現時点で中継されていない伝送路を「予備回線」と称する。
【００１０】
ＳＤＨ伝送装置は、二重化された伝送路から同じデータが入力され、この同じデータのうちの中継すべき伝送路によって伝送されたデータを他の機器すなわち伝送路上に設置された伝送端局及び中継端局に中継する。その際に、ＳＤＨ伝送装置は、現用回線によって伝送されたデータ及び予備回線によって伝送されたデータの伝送路遅延差をＶＣ単位で吸収して、双方のデータの回線間位相を完全に揃えた状態にする。この状態で、中継すべき伝送路によって伝送されたデータに誤りが発生したときに、ＳＤＨ伝送装置は、ＶＣ単位で、中継すべき伝送路を他方の伝送路に無瞬断で切り替える。これによって、ＳＤＨ伝送装置は、中継データの連続性を保つ。その結果、ＳＤＨ伝送装置は、中継データの信頼性の向上、及び安定した通信サービスの提供を図ることができる。
【００１１】
以下、図７及び図８を参照して、従来のＳＤＨ伝送装置の伝送路を無瞬断で切り替えるための回路（以下、「無瞬断切替回路」と称する）の構成につき説明する。なお、図７は、従来の伝送装置の無瞬断切替回路の構成を示すブロック図であり、図８は、その動作例を示す図である。
【００１２】
図７に示すように、ＳＤＨ伝送装置５の無瞬断切替回路６は、ルートａとルートｂの２つの回線に接続されている。ここでは、ルートａを現用回線とし、ルートｂを予備回線として説明する。
【００１３】
ＳＤＨ伝送装置５の無瞬断切替回路６は、ルートａによって伝送されたデータを処理する系（以下、「ルートａの系」と称する）に係る構成要素として、第１のポインタ解釈部（以下、「ＰＴＲ解釈部」と称する）１０、第１のマルチフレーム検出部（以下、「ＭＦ検出部」と称する）１２、第１の誤り検出部１４、第１の誤り遅延メモリ１６、第１の位相吸収メモリ１８を有する構成となっている。
【００１４】
第１のＰＴＲ解釈部１０は、ルートａによって伝送されたＳＤＨ信号４ａに含まれているポインタ（例えば、図５に示すＨ１、Ｈ２、Ｈ３等）を解釈して、このポインタが指し示すＳＤＨ信号４ａ中の各ＶＣの先頭位置を特定する構成要素である。
【００１５】
第１のＭＦ検出部１２は、第１のＰＴＲ解釈部１０によって先頭位置が特定された各ＶＣのマルチフレーム番号を検出する構成要素である。
【００１６】
第１の誤り検出部１４は、第１のＰＴＲ解釈部１０によって先頭位置が特定された各ＶＣの誤りの有無を検出して、各ＶＣの誤りの有無を示す誤り情報を生成する構成要素である。なお、この誤り情報は、伝送路を切り替える際の制御情報として用いられる。
【００１７】
第１の誤り遅延メモリ１６は、第１の誤り検出部１４によって生成された誤り情報を格納する構成要素である。
【００１８】
第１の位相吸収メモリ１８は、後述の第２の位相吸収メモリ２８と協働して、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの伝送路遅延差をＶＣ単位で吸収して、双方のデータの回線間位相を完全に揃えた状態にするための構成要素である。
【００１９】
ＳＤＨ伝送装置５の無瞬断切替回路６は、ルートｂによって伝送されたデータを処理する系（以下、「ルートｂの系」と称する）に係る構成要素として、ルートａの系と同様の構成要素、すなわち、第２のＰＴＲ解釈部２０、第２のＭＦ検出部２２、第２の誤り検出部２４、第２の誤り遅延メモリ２６、第２の位相吸収メモリ２８を有する構成となっている。
【００２０】
第２のＰＴＲ解釈部２０は、ルートｂによって伝送されたＳＤＨ信号４ｂに含まれているポインタを解釈して、このポインタが指し示すＳＤＨ信号４ｂ中の各ＶＣの先頭位置を特定する構成要素である。
【００２１】
第２のＭＦ検出部２２は、第２のＰＴＲ解釈部２０によって先頭位置が特定された各ＶＣのマルチフレーム番号を検出する構成要素である。
【００２２】
第２の誤り検出部２４は、第２のＰＴＲ解釈部２０によって先頭位置が特定された各ＶＣの誤りの有無を検出して、各ＶＣの誤りの有無を示す誤り情報を生成する構成要素である。なお、この誤り情報は、既に説明したように、伝送路を切り替える際の制御情報として用いられる。
【００２３】
第２の誤り遅延メモリ２６は、第２の誤り検出部２４によって生成された誤り情報を格納する構成要素である。
【００２４】
第２の位相吸収メモリ２８は、第１の位相吸収メモリ１８と協働して、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの伝送路遅延差をＶＣ単位で吸収するための構成要素である。
【００２５】
ＳＤＨ伝送装置５の無瞬断切替回路６は、ルートａ及びｂに共通する構成要素として、メモリ制御部３０、選択制御部３２、選択部３４、ポインタ生成部（以下、「ＰＴＲ生成部」と称する）３６等を有する構成となっている。
【００２６】
メモリ制御部３０は、第１及び第２の誤り遅延メモリ１６及び２６、並びに、第１及び第２の位相吸収メモリ１８及び２８を制御して、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの回線間位相を完全に揃えた状態にするための構成要素である。
【００２７】
選択制御部３２は、選択部３４に、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの中からいずれか一方の誤りのないデータ（以下、「正常なデータ」と称する）を選択させるための選択信号を順次生成する構成要素である。
【００２８】
選択部３４は、選択制御部３２によって生成された選択信号に基づいて、ＶＣ毎に、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの中からいずれか一方の正常なデータすなわち誤りのないデータを順次選択する構成要素である。
【００２９】
ＰＴＲ生成部３６は、選択部３４によって順次選択された各ＶＣにポインタ及びＳＯＨを付加して、ＳＴＭ−ｎフレームを再構築する構成要素である。
【００３０】
第１の誤り遅延メモリ１６と第１の位相吸収メモリ１８は、それぞれ、ＲＡＭによって別々に構成されている。また、第２の誤り遅延メモリ２６と第２の位相吸収メモリ２８は、それぞれ、ＲＡＭによって別々に構成されている。
【００３１】
ＳＤＨ伝送装置５の無瞬断切替回路６は、以下のように動作する。
【００３２】
すなわち、ルートａの系では、第１のＰＴＲ解釈部１０は、入力端からルートａによって伝送されたＳＤＨ信号４ａが入力されると、ＳＤＨフレームの同期パターンを検出することによりＳＤＨフレームの先頭を検出し、その先頭の位置に基づいてポインタの位置情報を生成する。そして、第１のＰＴＲ解釈部１０は、ポインタの位置情報に基づいて、ＳＤＨ信号４ａのオーバヘッド部分の中から、ペイロード部分に収容されている各ＶＣに対応する各ポインタ（例えば、図５に示すＨ１、Ｈ２、Ｈ３等）を検出して、当該各ポインタを解釈する。このとき、第１のＰＴＲ解釈部１０は、当該各ポインタに基づいて、各ＶＣの先頭バイトの位置すなわちＪ１バイトの位置やＡＵ−ＡＩＳの有無その他を特定する。第１のＰＴＲ解釈部１０は、各ＶＣの先頭バイトの位置を特定すると、これに応答して、当該各ＶＣの先頭バイトの位置情報を信号１０ａとして、第１のＭＦ検出部１２、第１の誤り検出部１４、及びメモリ制御部３０に出力するとともに、ＳＤＨ信号４ａを信号１０ｂとして第１のＭＦ検出部１２、第１の誤り検出部１４、及び第１の位相吸収メモリ１８に出力する。以下、信号１０ａを「ＶＣの先頭バイトの位置情報１０ａ」と称し、信号１０ｂを「ＳＤＨ信号１０ｂ」と称する。
【００３３】
なお、ＶＣの先頭バイトの位置情報１０ａは、第１のＭＦ検出部１２によるＶＣのマルチフレーム番号の検出処理や、第１の誤り検出部１４によるＶＣの誤りの有無の検出処理に用いられる。すなわち、第１のＭＦ検出部１２及び第１の誤り検出部１４は、ＶＣが固定長データであるので、ＶＣの先頭バイトの位置情報１０ａに基づいて、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定することができる。第１のＭＦ検出部１２は、Ｊ１バイトの位置を特定すると、これに応答して、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成し、さらに、そのタイミング信号に基づいて、ＳＤＨ信号１０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。また、第１の誤り検出部１４は、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定すると、これに応答して、ＳＤＨ信号１０ｂ中の各ＶＣから各ＶＣの誤りの有無を検出する。
【００３４】
ＳＤＨ信号１０ｂの内容は、ＳＤＨ信号４ａと同じである。ただし、無瞬断切替回路６は、ＰＴＲを解釈すると、伝送路の切り替えに、ＳＯＨの情報を必要としない。そのため、ＳＤＨ信号１０ｂは、第１の位相吸収メモリ１８に格納される際に、メモリ制御部３０による第１の位相吸収メモリ１８への格納制御によって、ペイロード部分に収容されているＶＣのみが、第１の位相吸収メモリ１８に格納される。
【００３５】
なお、第１のＰＴＲ解釈部１０から第１の誤り検出部１４に出力されるＳＤＨ信号１０ｂは、第１のＰＴＲ解釈部１０から第１のＭＦ検出部１２に出力されるＳＤＨ信号１０ｂに比べて、メモリ制御部３０が後述の誤り情報格納用のアドレス３０ａａを生成するまでの処理分だけ遅延する。また、第１のＰＴＲ解釈部１０から第１の位相吸収メモリ１８に出力されるＳＤＨ信号１０ｂは、第１のＰＴＲ解釈部１０から第１のＭＦ検出部１２に出力されるＳＤＨ信号１０ｂに比べて、メモリ制御部３０が後述のＶＣ格納用のアドレス３０ａｂを生成するまでの処理分だけさらに遅延する。但し、これらの遅延時間は、予め定められたほんの数クロック分である。そのため、これらの遅延時間分は、第１のＰＴＲ解釈部１０から出力されるＳＤＨ信号１０ｂを、フリップフロップを介して、第１の誤り検出部１４及び第１の位相吸収メモリ１８に入力することにより、調整することができる。
【００３６】
したがって、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂは、遅延用のフリップフロップ（図示せず）を介して、数クロックだけ遅延して第１の誤り検出部１４に入力される。このＳＤＨ信号１０ｂに対する遅延処理は、第１の誤り検出部１４から出力される後述の誤り情報１４ａが、メモリ制御部３０から出力される後述の誤り情報格納用のアドレス３０ａａと同じ位相で第１の誤り遅延メモリ１６に入力されるようにするためである。すなわち、これは、第１の誤り遅延メモリ１６への誤り情報１４ａの入力と第１の誤り遅延メモリ１６へのアドレス３０ａａの入力とのタイミングを調整するためである。
【００３７】
また、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂは、遅延用のフリップフロップ（図示せず）を介して、第１のＭＦ検出部１２への入力よりもさらに数クロックだけ遅延して第１の位相吸収メモリ１８に入力される。この場合のＳＤＨ信号１０ｂに対する遅延処理は、ＳＤＨ信号１０ｂのペイロード部分に収容されている各ＶＣが、メモリ制御部３０から出力される後述のＶＣ格納用のアドレス３０ａｂと同じ位相で第１の位相吸収メモリ１８に入力されるようにするためである。すなわち、これは、第１の位相吸収メモリ１８への各ＶＣの入力と第１の位相吸収メモリ１８へのアドレス３０ａｂの入力とのタイミングを調整するためである。
【００３８】
第１のＭＦ検出部１２は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂが入力されると、これに応答して、Ｊ１バイトの位置を特定し、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成して、生成したタイミング信号に基づいて、ＳＤＨ信号１０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。そして、第１のＭＦ検出部１２は、検出した各ＶＣのマルチフレーム番号を信号１２ａとしてメモリ制御部３０に出力する。以下、信号１２ａを「マルチフレーム番号１２ａ」と称する。
【００３９】
メモリ制御部３０は、ルートａの系の処理において、第１のＰＴＲ解釈部１０から出力されたＶＣの先頭バイトの位置情報１０ａが入力されるとともに、第１のＭＦ検出部１２から出力されたＶＣのマルチフレーム番号１２ａが入力されると、これに応答して、ＶＣ毎に、マルチフレーム番号１２ａに基づいて、誤り情報格納用のアドレスを生成するとともに、ＶＣの先頭バイトの位置情報１０ａとマルチフレーム番号１２ａに基づいて、ＶＣ格納用のアドレスを生成し、生成した誤り情報格納用のアドレスを信号３０ａａとして第１の誤り遅延メモリ１６に出力するとともに、生成したＶＣ格納用のアドレスを信号３０ａｂとして第１の位相吸収メモリ１８に出力する。以下、信号３０ａａを「アドレス３０ａａ」と称し、信号３０ａｂを「アドレス３０ａｂ」と称する。
【００４０】
第１の誤り検出部１４は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂが入力されると、ＳＤＨ信号１０ｂのペイロード部分に収容されている各ＶＣの誤りの有無を検出して、その誤りの有無を示す誤り情報を例えば論理レベル“１”の信号１４ａとして第１の誤り遅延メモリ１６に出力する。以下、信号１４ａを「誤り情報１４ａ」と称する。
【００４１】
なお、ＳＤＨ方式の通信では、通常、任意のフレームのＶＣに対する誤りの有無のチェック用として、ＢＩＰ−８（Ｂｉｔ  Ｉｎｔｅｒｌｅａｖｅｄ  Ｐａｒｉｔｙ）演算の結果が、当該フレームの１つ後のフレームのＶＣに付加されたＰＯＨのＢ３バイトに収容されている。そのため、第１の誤り検出部１４は、所望のマルチフレーム番号のＶＣの誤りの有無を検出する場合に、当該マルチフレーム番号の１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトに収容されているチェックデータに基づいて、誤りの有無を検出する。例えば、図６及び図８に示すように、信号４ａ中のＭＦ２（マルチフレーム番号２）のＶＣに、誤りが発生したとする。この場合に、信号４ａ中のＭＦ３（マルチフレーム番号３）のＶＣに付加されたＰＯＨのＢ３バイトには、ＭＦ２のＶＣに対するＢＩＰ−８演算の結果が収容されている。そのため、第１の誤り検出部１４は、ＭＦ２のＶＣの誤りの有無を検出する場合に、ＭＦ３のＶＣに付加されたＰＯＨのＢ３バイトに収容されているチェックデータに基づいて、ＭＦ２のＶＣが誤っているか否かを判定する。第１の誤り検出部１４は、ＭＦ２のＶＣが誤っているか否かを判定すると、これに応答して、その誤りの有無を示す誤り情報を生成して、当該誤り情報を信号１４ａとして第１の誤り遅延メモリ１６に出力する。なお、第１の誤り検出部１４は、ＭＦ２のＶＣのどこで誤りが発生したのかを判定することができず、「ＭＦ２のＶＣは誤りが発生したフレーム」ということだけを判定することができる。そのため、第１の誤り検出部１４は、ＶＣのフレーム単位の判定結果を、図８に示すように、例えば論理レベル“１”の誤り情報１４ａとして出力する。また、ＢＩＰ−８演算の結果は、上述の通り、１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトにチェックデータとして収容されている。そのため、第１の誤り検出部１４は、図８に示すように、当然ながら、実際に誤りが発生したフレームのＶＣから１フレーム後のタイミングで、誤り情報１４ａを出力する。
【００４２】
第１の誤り遅延メモリ１６は、メモリ制御部３０から出力された誤り情報格納用のアドレス３０ａａが入力され、さらに、第１の誤り検出部１４から出力された誤り情報１４ａが入力されると、これに応答して、当該アドレス３０ａａによって指定された領域に誤り情報１４ａを格納する。なお、第１の誤り遅延メモリ１６は、選択制御部３２による誤り情報の読み出し時に、誤り情報を信号１６ａとして選択制御部３２に順次出力する。以下、信号１６ａを「誤り情報１６ａ」と称する。
【００４３】
第１の位相吸収メモリ１８は、メモリ制御部３０から出力されたＶＣ格納用のアドレス３０ａｂが入力され、さらに、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂのペイロード部分に収容されている、当該アドレス３０ａｂに対応するマルチフレーム番号のＶＣが入力されると、これに応答して、当該アドレス３０ａｂによって指定された領域に当該ＶＣを格納する。なお、第１の位相吸収メモリ１８は、選択部３４によるＶＣの読み出し時に、ＶＣを信号１８ａとして選択部３４に順次出力する。以下、信号１８ａを「ＶＣ１８ａ」と称する。
【００４４】
一方、ルートｂの系では、第２のＰＴＲ解釈部２０は、入力端からルートｂによって伝送されたＳＤＨ信号４ｂが入力されると、ＳＤＨフレームの同期パターンを検出することによりＳＤＨフレームの先頭を検出し、その先頭の位置に基づいてポインタの位置情報を生成する。そして、第２のＰＴＲ解釈部２０は、ポインタの位置情報に基づいて、ＳＤＨ信号４ｂのオーバヘッド部分の中から、ペイロード部分に収容されている各ＶＣに対応する各ポインタ（例えば、図５に示すＨ１、Ｈ２、Ｈ３等）を検出して、当該各ポインタを解釈する。このとき、第２のＰＴＲ解釈部２０は、当該各ポインタに基づいて、各ＶＣの先頭バイトの位置すなわちＪ１バイトの位置やＡＵ−ＡＩＳの有無その他を特定する。第２のＰＴＲ解釈部２０は、各ＶＣの先頭バイトの位置を特定すると、これに応答して、当該各ＶＣの先頭バイトの位置情報を信号２０ａとして、第２のＭＦ検出部２２、第２の誤り検出部２４、及びメモリ制御部３０に出力するとともに、ＳＤＨ信号４ｂを信号２０ｂとして第２のＭＦ検出部２２、第２の誤り検出部２４、及び第２の位相吸収メモリ２８に出力する。以下、信号２０ａを「ＶＣの先頭バイトの位置情報２０ａ」と称し、信号２０ｂを「ＳＤＨ信号２０ｂ」と称する。
【００４５】
なお、ＶＣの先頭バイトの位置情報２０ａは、第２のＭＦ検出部２２によるＶＣのマルチフレーム番号の検出処理や、第２の誤り検出部２４によるＶＣの誤りの有無の検出処理に用いられる。すなわち、第２のＭＦ検出部２２及び第２の誤り検出部２４は、ＶＣが固定長データであるので、ＶＣの先頭バイトの位置情報２０ａに基づいて、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定することができる。第２のＭＦ検出部２２は、Ｊ１バイトの位置を特定すると、これに応答して、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成し、さらに、そのタイミング信号に基づいて、ＳＤＨ信号２０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。また、第２の誤り検出部２４は、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定すると、これに応答して、ＳＤＨ信号２０ｂ中の各ＶＣから各ＶＣの誤りの有無を検出する。
【００４６】
ＳＤＨ信号２０ｂの内容は、ＳＤＨ信号４ｂと同じである。ただし、無瞬断切替回路６は、ＰＴＲを解釈すると、伝送路の切り替えに、ＳＯＨの情報を必要としない。そのため、ＳＤＨ信号２０ｂは、第２の位相吸収メモリ２８に格納される際に、メモリ制御部３０による第２の位相吸収メモリ２８への格納制御によって、ペイロード部分に収容されているＶＣのみが、第２の位相吸収メモリ２８に格納される。
【００４７】
なお、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂは、遅延用のフリップフロップ（図示せず）を介して、数クロックだけ遅延して第２の誤り検出部２４及び第２の位相吸収メモリ２８に入力される。
【００４８】
第２のＭＦ検出部２２は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂが入力されると、これに応答して、Ｊ１バイトの位置を特定し、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成して、生成したタイミング信号に基づいて、ＳＤＨ信号２０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。そして、第２のＭＦ検出部２２は、検出した各ＶＣのマルチフレーム番号を信号２２ａとしてメモリ制御部３０に出力する。以下、信号２２ａを「マルチフレーム番号２２ａ」と称する。
【００４９】
メモリ制御部３０は、ルートｂの系の処理において、第２のＰＴＲ解釈部２０から出力されたＶＣの先頭バイトの位置情報２０ａが入力されるとともに、第２のＭＦ検出部２２から出力されたＶＣのマルチフレーム番号２２ａが入力されると、これに応答して、ＶＣ毎に、マルチフレーム番号２２ａに基づいて、誤り情報格納用のアドレスを生成するとともに、ＶＣの先頭バイトの位置情報２０ａとマルチフレーム番号２２ａに基づいて、ＶＣ格納用のアドレスを生成し、生成した誤り情報格納用のアドレスを信号３０ｂａとして第２の誤り遅延メモリ２６に出力するとともに、生成したＶＣ格納用のアドレスを信号３０ｂｂとして第２の位相吸収メモリ２８に出力する。以下、信号３０ｂａを「アドレス３０ｂａ」と称し、信号３０ｂｂを「アドレス３０ｂｂ」と称する。
【００５０】
第２の誤り検出部２４は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂが入力されると、ＳＤＨ信号２０ｂのペイロード部分に収容されている各ＶＣの誤りの有無を検出して、その誤りの有無を示す誤り情報を例えば論理レベル“１”の信号２４ａとして第２の誤り遅延メモリ２６に出力する。以下、信号２４ａを「誤り情報２４ａ」と称する。
【００５１】
なお、上述の通り、任意のフレームのＶＣに対する誤りの有無のチェック用として、ＢＩＰ−８演算の結果が、当該フレームの１つ後のフレームのＶＣに付加されたＰＯＨのＢ３バイトに収容されている。そのため、第２の誤り検出部２４は、第１の誤り検出部１４と同様に、所望のマルチフレーム番号のＶＣの誤りの有無を検出する場合に、当該マルチフレーム番号の１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトに収容されているチェックデータに基づいて、誤りの有無を検出する。例えば、図８に示すように、信号４ｂ中のＭＦ３（マルチフレーム番号３）のＶＣに、誤りが発生したとする。この場合に、信号４ｂ中のＭＦ４（マルチフレーム番号４）のＶＣに付加されたＰＯＨのＢ３バイトには、ＭＦ３のＶＣに対するＢＩＰ−８演算の結果が収容されている。そのため、第２の誤り検出部２４は、ＭＦ３のＶＣの誤りの有無を検出する場合に、ＭＦ４のＶＣに付加されたＰＯＨのＢ３バイトに収容されているチェックデータに基づいて、ＭＦ３のＶＣが誤っているか否かを判定する。第２の誤り検出部２４は、ＭＦ３のＶＣが誤っているか否かを判定すると、これに応答して、その誤りの有無を示す誤り情報を信号２４ａとして第２の誤り遅延メモリ２６に出力する。なお、第２の誤り検出部２４は、第１の誤り検出部１４と同様に、ＶＣのフレーム単位の判定結果を、誤り情報２４ａとして出力する。また、第２の誤り検出部２４は、第１の誤り検出部１４と同様に、実際に誤りが発生したフレームのＶＣから１フレーム後のタイミングで、図８に示すように、例えば論理レベル“１”の誤り情報２４ａを出力する。
【００５２】
第２の誤り遅延メモリ２６は、メモリ制御部３０から出力された誤り情報格納用のアドレス３０ｂａが入力され、さらに、第２の誤り検出部２４から出力された誤り情報２４ａが入力されると、これに応答して、当該アドレス３０ｂａによって指定された領域に誤り情報２４ａを格納する。なお、第２の誤り遅延メモリ２６は、選択制御部３２による誤り情報の読み出し時に、誤り情報を信号２６ａとして選択制御部３２に順次出力する。以下、信号２６ａを「誤り情報２６ａ」と称する。
【００５３】
第２の位相吸収メモリ２８は、メモリ制御部３０から出力されたＶＣ格納用のアドレス３０ｂｂが入力され、さらに、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂのペイロード部分に収容されている、当該アドレス３０ｂｂに対応するマルチフレーム番号のＶＣが入力されると、これに応答して、当該アドレス３０ｂｂによって指定された領域に当該ＶＣを格納する。なお、第２の位相吸収メモリ２８は、選択部３４によるＶＣの読み出し時に、ＶＣを信号２８ａとして選択部３４に順次出力する。以下、信号２８ａを「ＶＣ２８ａ」と称する。
【００５４】
なお、第１及び第２の誤り遅延メモリ１６及び２６に格納された誤り情報は、選択制御部３２によって、以下のようにして読み出される。
【００５５】
すなわち、まず、メモリ制御部３０が、データの到着が遅いルートを基準にしたメモリからの読み出し開始タイミング信号３０ｃｃを生成するとともに、読み出し開始タイミング信号３０ｃｃを基に誤り情報読み出し用のアドレスを生成し、アドレス３０ｃａ及び３０ｃｂとして、選択制御部３２に出力する。なお、アドレス３０ｃａは、第１の誤り遅延メモリ１６に格納されている誤り情報１６ａを読み出すためのアドレスである。また、アドレス３０ｃｂは、第２の誤り遅延メモリ２６に格納されている誤り情報２６ａを読み出すためのアドレスである。また、タイミング信号３０ｃｃは、誤り情報１６ａ及び２６ａを同時に読み出させる際の同期を図るとともに、選択制御部３２に、選択信号３２ａを選択部３４に出力させるための制御信号である。
【００５６】
選択制御部３２は、メモリ制御部３０から出力された誤り情報読み出し用のアドレス３０ｃａ及び３０ｃｂ並びにタイミング信号３０ｃｃが入力されると、これに応答して、ＶＣ毎に、第１及び第２の誤り遅延メモリ１６及び２６から同一のマルチフレーム番号の誤り情報１６ａ及び２６ａを同時に読み出す。なお、誤り情報１６ａ及び２６ａは、通常、誤りがないことを示す値が設定されている。しかしながら、誤り情報１６ａ及び２６ａは、伝送路に障害が発生した場合に、誤りが発生したことを示す値が設定される。そして、選択制御部３２は、誤り情報１６ａ及び２６ａに基づいて、ＶＣ毎に、ルートａ及びｂの中からいずれか一方の正常なルートすなわち障害が発生していないルートを特定し、正常なルートによって伝送されたデータを選択部３４に選択させるための選択信号を順次生成して、生成した選択信号を、図８に示すように、例えば論理レベル“０”或いは“１”の信号３２ａとして選択部３４に順次出力する。以下、信号３２ａを「選択信号３２ａ」と称する。
【００５７】
このとき、選択制御部３２は、現用回線であるルートａが正常なルートである場合に、選択信号３２ａとして、ルートａによって伝送されたデータを選択部３４に選択させるための、論理レベル“０”の信号を生成する。また、選択制御部３２は、ルートａが異常なルートすなわち障害が発生しているルートであり、かつ、予備回線であるルートｂが正常なルートである場合に、選択信号３２ａとして、ルートｂによって伝送されたデータを選択部３４に選択させるための、論理レベル“１”の信号を生成する。また、ルートａ及びｂがともに異常なルートである場合に、ルートの切り替えは発生せずに、前回と同じルートが選択される。したがって、この場合に、選択制御部３２は、選択信号３２ａとして、前回と同じ論理レベルの信号を生成する。なお、この場合に、ＳＤＨ伝送装置５の無瞬断切替回路６は、当然ながら、正常なデータを後続に出力することができない。そのため、後続の図示せぬ誤りチェック回路や装置が、警報を発することになる。
【００５８】
なお、第１及び第２の位相吸収メモリ１８及び２８に格納されたＶＣは、選択部３４によって、以下のようにして読み出される。
【００５９】
すなわち、まず、メモリ制御部３０が、ＶＣの読み出し時に、ＶＣ読み出し用のアドレス３０ｄａ及び３０ｄｂ並びにタイミング信号３０ｄｃを生成して、選択部３４に出力する。なお、アドレス３０ｄａは、第１の位相吸収メモリ１８に格納されているＶＣ１８ａを読み出すためのアドレスである。また、アドレス３０ｄｂは、第２の位相吸収メモリ２８に格納されているＶＣ２８ａを読み出すためのアドレスである。また、タイミング信号３０ｄｃは、ＶＣ１８ａ及び２８ａを同時に読み出す際の同期を図るための制御信号である。
【００６０】
選択部３４は、メモリ制御部３０から出力されたＶＣ読み出し用のアドレス３０ｄａ及び３０ｄｂ並びにタイミング信号３０ｄｃが入力されると、これに応答して、第１及び第２の位相吸収メモリ１８及び２８から同一のマルチフレーム番号のＶＣ１８ａ及び２８ａを同時に読み出す。そして、選択部３４は、選択制御部３２から出力された選択信号３２ａが入力されると、これに応答して、ＶＣに不連続が生じないように、選択信号３２ａに基づいて、ＶＣ毎に、同一のマルチフレーム番号のＶＣ１８ａ及び２８ａの中からいずれか一方の正常なルートによって伝送されたＶＣを選択し、選択したＶＣを信号３４ａとしてＰＴＲ生成部３６に順次出力する。以下、信号３４ａを「ＶＣ３４ａ」と称する。
【００６１】
ＰＴＲ生成部３６は、選択部３４から順次出力された各ＶＣ３４ａが入力されると、これに応答して、各ＶＣ３４ａにＳＯＨ及びポインタを付加して、ＳＴＭ−ｎフレーム（図５参照）を再構築する。このとき、ＰＴＲ生成部３６は、第１のＰＴＲ解釈部１０或いは第２のＰＴＲ解釈部２０から図示せぬ経路でＳＯＨを取得して、取得したＳＯＨを各ＶＣ３４ａに付加するか、または、図示せぬＲＡＭ等からＳＯＨの生成に必要な情報を読み出し、読み出した情報に基づいてＳＯＨを生成して、生成したＳＯＨを各ＶＣ３４ａに付加する。また、ＰＴＲ生成部３６は、ＶＣの先頭位置であるＪ１バイトの位置とＳＴＭ−ｎフレームの位相関係からポインタの値を決定し、決定した値をポインタとして各ＶＣ３４ａに付加する。例えば、図５に示すポインタＨ３の右隣にＪ１バイトが存在する場合に、ポインタの値は「０」となる。ＰＴＲ生成部３６は、この場合に、ポインタの値として「０」を決定し、決定した値「０」をポインタとして各ＶＣ３４ａに付加する。なお、図５は、ＳＴＭ−１フレームの構造を示している。再構築するフレームがＳＴＭ−１以外の形式のフレームであるときは、ＰＴＲ生成部３６は、再構築するフレームの形式に応じて、ＳＯＨ及びポインタの位置等を適宜変更する。ＰＴＲ生成部３６は、ＳＴＭ−ｎフレームを再構築すると、これに応答して、再構築したＳＴＭ−ｎフレームを出力端から信号３６ａとして後続の機器（図示せず）に出力する。
【００６２】
このＳＤＨ伝送装置５の無瞬断切替回路６は、特に、第１及び第２のＰＴＲ解釈部１０及び２０、第１及び第２の誤り検出部１４及び２４、選択制御部３２、並びに、選択部３４に注視すると、例えば図８に示すように動作する。
【００６３】
すなわち、図８に示すように、ルートａによって伝送されたＳＤＨ信号４ａが第１のＰＴＲ解釈部１０に入力され、さらに、ルートｂによって伝送されたＳＤＨ信号４ｂが第２のＰＴＲ解釈部２０に入力される。
【００６４】
ここで、ルートａによって伝送されたＳＤＨ信号４ａの中のＭＦ２のＶＣに誤りが発生し、さらに、ルートｂによって伝送されたＳＤＨ信号４ｂの中のＭＦ３のＶＣに誤りが発生したとする。
【００６５】
この場合に、ルートａの系の第１の誤り検出部１４は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂに基づいて、ＭＦ１，ＭＦ３，ＭＦ４，…の各ＶＣに対するＢＩＰ−８演算の結果として「誤り無し」を検出し、ＭＦ２のＶＣに対するＢＩＰ−８演算の結果として「誤り有り」を検出する。その結果、第１の誤り検出部１４は、図８に示す波形すなわち論理レベル“０１０００”の誤り情報１４ａを第１の誤り遅延メモリ１６に出力する。また、ルートｂの系の第２の誤り検出部２４は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂに基づいて、ＭＦ１，ＭＦ２，ＭＦ４，…の各ＶＣに対するＢＩＰ−８演算の結果として「誤り無し」を検出し、ＭＦ３のＶＣに対するＢＩＰ−８演算の結果として「誤り有り」を検出する。その結果、第２の誤り検出部２４は、図８に示す波形すなわち論理レベル“００１０”の誤り情報２４ａを第２の誤り遅延メモリ２６に出力する。
【００６６】
選択制御部３２は、メモリ制御部３０から出力された誤り情報読み出し用のアドレス３０ｃａ及び３０ｃｂ並びにタイミング信号３０ｃｃが入力される。すると、選択制御部３２は、これに応答して、ルートａの系の第１の誤り遅延メモリ１６及びルートｂの系の第２の誤り遅延メモリ２６から、同一のマルチフレーム番号の図８に示す波形の誤り情報１６ａ及び２６ａを同時に読み出す。選択制御部３２は、誤り情報１６ａ及び２６ａに基づいて、図８に示す波形の選択信号３２ａを生成して選択部３４に出力する。
【００６７】
選択部３４は、メモリ制御部３０から出力されたＶＣ読み出し用のアドレス３０ｄａ及び３０ｄｂ並びにタイミング信号３０ｄｃが入力される。すると、選択部３４は、これに応答して、ルートａの系の第１の位相吸収メモリ１８及びルートｂの系の第２の位相吸収メモリ２８から同一のマルチフレーム番号のＶＣ１８ａ及び２８ａを同時に読み出す。
【００６８】
この後、選択部３４は、選択制御部３２から出力された選択信号３２ａが入力されると、これに応答して、ＶＣに不連続が生じないように、選択信号３２ａに基づいて、ＶＣ毎に、同一のマルチフレーム番号のＶＣ１８ａ及び２８ａの中からいずれか一方の正常なルートによって伝送されたＶＣを選択する。図８に示す例では、ルートａの信号１８ａは、ＭＦ２に誤りがあり、一方、ルートｂの信号２８ａは、ＭＦ３に誤りがある。ここで、ルートａは、現用回線であり、一方、ルートｂは、予備回線である。そのため、選択部３４は、ＭＦ２において、ルートａの信号１８ａのＶＣの代わりに、ルートｂの信号２８ａのＶＣを選択し、それ以外のフレームでは、ルートａの信号１８ａのＶＣを選択する。その結果、選択部３４は、ルートａのＭＦ１のＶＣ、ルートｂのＭＦ２のＶＣ、ルートａのＭＦ３のＶＣ、ルートａのＭＦ４のＶＣを選択し、選択した各ＶＣを信号３４ａとしてＰＴＲ生成部３６に順次出力する。
【００６９】
ＰＴＲ生成部３６は、選択部３４から順次出力された各ＶＣ３４ａが入力されると、これに応答して、上述の通り、各ＶＣ３４ａにＳＯＨ及びポインタを付加して、ＳＴＭ−ｎフレームを再構築する。そして、ＰＴＲ生成部３６は、ＳＴＭ−ｎフレームを再構築すると、これに応答して、再構築したＳＴＭ−ｎフレームを出力端から信号３６ａとして後続の機器（図示せず）に出力する。
【００７０】
このようなＳＤＨ伝送装置５は、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの伝送路遅延差をＶＣ単位で吸収して、双方のデータの回線間位相を完全に揃えた状態にすることができる。
【００７１】
しかしながら、このようなＳＤＨ伝送装置５は、誤り情報格納用のメモリすなわち第１及び第２の誤り遅延メモリ１６及び２６とＶＣ格納用のメモリすなわち第１及び第２の位相吸収メモリ１８及び２８とを別々に備えている。そのため、ＳＤＨ伝送装置５は、ルート毎に、複数のメモリを必要としている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３４５７７１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００７２】
従来のＳＤＨ伝送装置は、ルート毎に、誤り情報格納用のメモリ及びＶＣ格納用のメモリを設ける必要がある。したがって、従来のＳＤＨ伝送装置は、ルート毎に、複数のメモリが必要であった。そのため、従来のＳＤＨ伝送装置は、（１）無瞬断切替回路の消費電力の低減、（２）無瞬断切替回路の面積の縮小、及び（３）無瞬断切替回路のコストの低減の実現が妨げられているという課題があった。
【課題を解決するための手段】
【００７３】
上述の課題を解決するために、この発明に係る伝送装置は、同じデータをＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）信号として伝送している二重化された伝送路のうちのいずれか一方の伝送路を中継し、かつ、中継している伝送路に障害が生じた場合に、中継すべき伝送路を他方の伝送路に切り替える伝送装置であって、二重化された伝送路の一方の系と他方の系のそれぞれに対応して、第１及び第２のＰＴＲ解釈部と、第１及び第２のＭＦ検出部と、第１及び第２の誤り検出部と、第１及び第２の誤り情報重畳部と、第１及び第２の位相吸収メモリと、第１及び第２の誤り情報分離部とを有し、また、二重化された伝送路に共通して、メモリ制御部と、選択制御部と、選択部と、ＰＴＲ生成部とを有する。
【００７４】
第１及び第２のＰＴＲ解釈部は、対応する系の伝送路によって伝送されたＳＤＨ信号に含まれているポインタを解釈して、ポインタが指し示すＳＤＨ信号中の各ＶＣ（Ｖｉｒｔｕａｌ  Ｃｏｎｔａｉｎｅｒ）の先頭位置を特定する。
【００７５】
第１及び第２のＭＦ検出部は、対応する系のＰＴＲ解釈部によって先頭位置が特定された各ＶＣのマルチフレーム番号を検出する。
【００７６】
第１及び第２の誤り検出部は、対応する系のＰＴＲ解釈部によって先頭位置が特定された各ＶＣの誤りの有無を検出して、各ＶＣの誤りの有無を示す誤り情報を生成する。
【００７７】
第１及び第２の誤り情報重畳部は、対応する系のＭＦ検出部によって検出されたマルチフレーム番号に応じて、対応する系の誤り検出部によって検出された誤り情報を、対応する系の伝送路によって伝送されたＳＤＨ信号中のＳＯＨ（Ｓｅｃｔｉｏｎ  ＯｖｅｒＨｅａｄ）領域の上に部分的に埋め込むことにより、誤り情報重畳ＶＣを生成する。
【００７８】
第１及び第２の位相吸収メモリは、対応する系の誤り情報重畳部によって生成された誤り情報重畳ＶＣを格納する。
【００７９】
第１及び第２の誤り情報分離部は、対応する系の位相吸収メモリから誤り情報重畳ＶＣを順次読み出して、当該誤り情報重畳ＶＣから誤り情報とＶＣとを分離する。
【００８０】
メモリ制御部は、第１のＰＴＲ解釈部からのＶＣの先頭バイトの位置情報、及び、第１のＭＦ検出部によって検出されたマルチフレーム番号に応じて、第１の位相吸収メモリへのＶＣ格納用のアドレス及び第１の位相吸収メモリへの誤り情報格納用のアドレスを生成し、当該第１の位相吸収メモリへのＶＣ格納用のアドレス及び第１の位相吸収メモリへの誤り情報格納用のアドレスに基づいて第１位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスを生成して第１の位相吸収メモリに出力する。これにより、メモリ制御部は、第１の位相吸収メモリに対して、誤り情報重畳ＶＣを格納させる。
【００８１】
また、メモリ制御部は、第１の位相吸収メモリから誤り情報重畳ＶＣを読み出させる誤り情報重畳ＶＣ読み出し用のアドレス及び第１の位相吸収メモリから読み出された誤り情報重畳ＶＣから誤り情報とＶＣとを分離するための分離条件情報を生成して第１の誤り情報分離部に出力する。これにより、メモリ制御部は、第１の誤り情報分離部に対して、第１の位相吸収メモリから誤り情報重畳ＶＣを読み出させるとともに、読み出させた誤り情報重畳ＶＣから誤り情報とＶＣとを分離させる。
【００８２】
また、メモリ制御部は、第２のＰＴＲ解釈部からのＶＣの先頭バイトの位置情報、及び、第２のＭＦ検出部によって検出されたマルチフレーム番号に応じて、第２の位相吸収メモリへのＶＣ格納用のアドレス及び第２の位相吸収メモリへの誤り情報格納用のアドレスを生成し、当該第２の位相吸収メモリへのＶＣ格納用のアドレス及び第２の位相吸収メモリへの誤り情報格納用のアドレスに基づいて第２位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスを生成して第２の位相吸収メモリに出力する。これにより、メモリ制御部は、第２の位相吸収メモリに対して、誤り情報重畳ＶＣを格納させる。
【００８３】
また、メモリ制御部は、第２の位相吸収メモリから誤り情報重畳ＶＣを読み出させる誤り情報重畳ＶＣ読み出し用のアドレス及び第２の位相吸収メモリから読み出された誤り情報重畳ＶＣから誤り情報とＶＣとを分離するための分離条件情報を生成して第２の誤り情報分離部に出力する。これにより、メモリ制御部は、第２の誤り情報分離部に対して、第２の位相吸収メモリから誤り情報重畳ＶＣを読み出させるとともに、読み出させた誤り情報重畳ＶＣから誤り情報とＶＣとを分離させる。
【００８４】
選択制御部は、双方の系の誤り情報分離部によって誤り情報重畳ＶＣから分離された誤り情報に基づいて、ＶＣ毎に、双方の系の各ＶＣの中からいずれか一方の正常なＶＣを選択させるための選択信号を順次生成する。
【００８５】
選択部は、選択制御部によって生成された選択信号に基づいて、ＶＣ毎に、双方の系の誤り情報分離部によって誤り情報重畳ＶＣから分離された双方の系の各ＶＣの中からいずれか一方の正常なＶＣを順次選択する。
【００８６】
ＰＴＲ生成部は、二重化された伝送路に共通して設けられ、かつ、選択部によって順次選択された各ＶＣにポインタ及びＳＯＨ（Ｓｅｃｔｉｏｎ  ＯｖｅｒＨｅａｄ）を付加する。
【００８７】
この発明に係る伝送装置は、第１及び第２の誤り情報重畳部によって、二重化された伝送路の一方の系と他方の系のそれぞれに対応して、誤り情報を、ＳＤＨ信号のペイロード部分に収容されているＶＣに重畳して誤り情報重畳ＶＣを生成し、生成した誤り情報重畳ＶＣを位相吸収メモリに格納する。そのため、この発明に係る伝送装置は、ルート毎に存在していた誤り情報格納用のメモリとＶＣ格納用のメモリとを単一のメモリすなわち位相吸収メモリに統合することができる。
【００８８】
また、この発明に係る伝送装置は、第１及び第２の誤り情報分離部によって、二重化された伝送路の一方の系と他方の系のそれぞれに対応して、第１及び第２の位相吸収メモリに格納された誤り情報重畳ＶＣを順次読み出して、当該誤り情報重畳ＶＣから誤り情報とＶＣとを分離する。さらに、この発明に係る伝送装置は、選択制御部によって、誤り情報に基づいて、選択信号を順次生成し、選択部によって、選択信号に基づいて、ＶＣ毎に、誤り情報重畳ＶＣから分離された双方の系の各ＶＣの中からいずれか一方の正常なＶＣを順次選択する。そのため、この発明に係る伝送装置は、従来の伝送装置と同様に、中継すべき伝送路を他方の伝送路に無瞬断で切り替えることができる。
【００８９】
なお、この伝送装置は、位相吸収メモリの内部に、マルチフレーム番号毎にＶＣと誤り情報の格納領域を確保する。そして、この伝送装置は、好ましくは、誤り情報を位相吸収メモリに格納する際に、誤り情報の移し替え、すなわち、誤り情報を、当該誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納するとよい。これにより、第１及び第２の誤り情報分離部は、実際に誤りが発生したフレームよりも数フレーム早いタイミングで、誤り情報重畳ＶＣから誤り情報を分離することができるようになる。その結果、選択制御部は早期に選択信号を出力できるようになり、無瞬断での切り替えが可能となる。この誤り情報の移し替えを実現するためには、好ましくは、伝送装置を以下のように構成するとよい。すなわち、メモリ制御部によって生成された第１の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている第１の位相吸収メモリへの誤り情報格納用のアドレスは、第１の位相吸収メモリ中の、誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定しており、メモリ制御部によって生成された第２の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている第２の位相吸収メモリへの誤り情報格納用のアドレスは、第２の位相吸収メモリ中の、誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定するものとする。そして、第１の位相吸収メモリは、第１の誤り情報重畳部によって生成された誤り情報重畳ＶＣに含まれている第１の位相吸収メモリへのＶＣを、第１の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている第１の位相吸収メモリへのＶＣ格納用アドレスによって指定された領域に格納するとともに、当該誤り情報重畳ＶＣに埋め込まれている誤り情報を、第１の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている第１の位相吸収メモリへの誤り情報格納用のアドレスによって指定された領域である誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する。また、第２の位相吸収メモリは、第２の誤り情報重畳部によって生成された誤り情報重畳ＶＣに含まれている第２の位相吸収メモリへのＶＣを、第２の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている第２の位相吸収メモリへのＶＣ格納用アドレスによって指定された領域に格納するとともに、当該誤り情報重畳ＶＣに埋め込まれている誤り情報を、第２の位相吸収メモリへの誤り情報重畳ＶＣ格納用のアドレスに含まれている第２の位相吸収メモリへの誤り情報格納用のアドレスによって指定された領域である誤り情報が誤りの有無を表しているＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する。
【発明の効果】
【００９０】
この発明に係る伝送装置によれば、ルート毎に、複数のメモリすなわち誤り情報格納用のメモリ及びＶＣ格納用のメモリを設けなくてもよいため、（１）無瞬断切替回路の消費電力の低減、（２）無瞬断切替回路の面積の縮小、及び（３）無瞬断切替回路のコストの低減を容易に実現することができる。
【発明を実施するための最良の形態】
【００９１】
以下、図を参照して、この発明の実施の形態につき説明する。各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
【００９２】
＜伝送装置の構成＞
以下、図１を参照して、この発明に係る伝送装置の無瞬断切替回路の構成につき説明する。なお、図１は、この発明に係る伝送装置の無瞬断切替回路の構成を示すブロック図である。
【００９３】
ここでは、ルートａを現用回線とし、ルートｂを予備回線として説明する。なお、図１において、従来例と同様の構成要素については、同一の符号を付し、それらの説明を省略する。
【００９４】
図１に示すように、ＳＤＨ伝送装置１０５の無瞬断切替回路１０６は、従来のＳＤＨ伝送装置５の無瞬断切替回路６と比較すると、第１及び第２の誤り遅延メモリ１６及び２６が削除されている代わりに、第１及び第２の誤り情報重畳部１１２及び１２２、並びに、第１及び第２の誤り情報分離部１１４及び１２４が追加された構成となっている。
【００９５】
したがって、ＳＤＨ伝送装置１０５の無瞬断切替回路１０６は、ルートａの系に係る構成要素として、第１のＰＴＲ解釈部（ポインタ解釈部）１０、第１のＭＦ検出部（マルチフレーム検出部）１２、第１の誤り検出部１４、第１の誤り情報重畳部１１２、第１の位相吸収メモリ１８、第１の誤り情報分離部１１４を有する構成となっている。また、ＳＤＨ伝送装置１０５の無瞬断切替回路１０６は、ルートｂの系に係る構成要素として、第２のＰＴＲ解釈部２０、第２のＭＦ検出部２２、第２の誤り検出部２４、第２の誤り情報重畳部１２２、第２の位相吸収メモリ２８、第２の誤り情報分離部１２４を有する構成となっている。
【００９６】
また、ＳＤＨ伝送装置１０５の無瞬断切替回路１０６は、ルートａ及びｂに共通する構成要素として、メモリ制御部３０、選択制御部３２、選択部３４、ＰＴＲ生成部（ポインタ生成部）３６を有する構成となっている。
【００９７】
第１及び第２の誤り情報重畳部１１２及び１２２は、誤り情報を、ＳＤＨ信号のペイロード部分に収容されているＶＣに重畳する構成要素である。なお、「重畳」とは、他の機器に伝送すべきデータであるＶＣが破壊されないように、誤り情報を、ＳＤＨ信号中のＶＣが存在しない領域の上に部分的に埋め込むことを意味している。
【００９８】
この実施の形態では、第１及び第２の誤り情報重畳部１１２及び１２２は、誤り情報をＶＣに重畳する際に、ＳＤＨ信号中のＶＣが存在しない領域すなわちＳＤＨ信号中のＳＯＨが存在している領域（以下、「ＳＯＨ領域」と称する）を空き領域と見なし、誤り情報を、その空き領域であるＳＯＨ領域の上に部分的に埋め込む。これによって、第１及び第２の誤り情報重畳部１１２及び１２２は、誤り情報が重畳されたＶＣ（以下、「誤り情報重畳ＶＣ」と称する）を生成する。第１及び第２の誤り情報重畳部１１２及び１２２は、誤り情報重畳ＶＣを生成すると、これに応答して、生成した誤り情報重畳ＶＣを対応する系の位相吸収メモリに出力して、対応する系の位相吸収メモリに格納させる。なお、各位相吸収メモリは、ＳＯＨ格納用の領域を持たず、ＶＣ格納用の領域と誤り情報格納用の領域とを持つ。そして、各位相吸収メモリは、誤り情報重畳ＶＣの中に含まれているＳＯＨを格納せずに、誤り情報重畳ＶＣの中に含まれているＶＣと誤り情報のみを格納する。したがって、誤り情報重畳ＶＣのＳＯＨ領域に重畳されていた誤り情報は、各位相吸収メモリ上の誤り情報格納用の領域に書き込まれる。
【００９９】
第１及び第２の誤り情報分離部１１４及び１２４は、対応する系の位相吸収メモリから誤り情報重畳ＶＣを順次読み出して、読み出した誤り情報重畳ＶＣから誤り情報とＶＣとを分離する構成要素である。
【０１００】
＜伝送装置の動作＞
以下、図２を参照して、この発明に係る伝送装置の無瞬断切替回路の動作につき説明する。なお、図２は、この発明に係る伝送装置の無瞬断切替回路の動作例を示す図である。
【０１０１】
ＳＤＨ伝送装置１０５の無瞬断切替回路１０６は、以下のように動作する。
【０１０２】
すなわち、ルートａの系では、第１のＰＴＲ解釈部１０は、入力端からルートａによって伝送されたＳＤＨ信号４ａが入力されると、ＳＤＨフレームの同期パターンを検出することによりＳＤＨフレームの先頭を検出し、その先頭の位置に基づいてポインタの位置情報を生成する。そして、第１のＰＴＲ解釈部１０は、ポインタの位置情報に基づいて、ＳＤＨ信号４ａのオーバヘッド部分の中から、ペイロード部分に収容されている各ＶＣに対応する各ポインタ（例えば、図５に示すＨ１、Ｈ２、Ｈ３等）を検出して、当該各ポインタを解釈する。このとき、第１のＰＴＲ解釈部１０は、当該各ポインタに基づいて、各ＶＣの先頭バイトの位置すなわちＪ１バイトの位置やＡＵ−ＡＩＳの有無その他を特定する。第１のＰＴＲ解釈部１０は、各ＶＣの先頭バイトの位置を特定すると、これに応答して、当該各ＶＣの先頭バイトの位置情報を信号１０ａとして、第１のＭＦ検出部１２、第１の誤り検出部１４、及びメモリ制御部３０に出力するとともに、ＳＤＨ信号４ａを信号１０ｂとして第１のＭＦ検出部１２、第１の誤り検出部１４、及び第１の誤り情報重畳部１１２に出力する。以下、信号１０ａを「ＶＣの先頭バイトの位置情報１０ａ」と称し、信号１０ｂを「ＳＤＨ信号１０ｂ」と称する。
【０１０３】
なお、ＶＣの先頭バイトの位置情報１０ａは、第１のＭＦ検出部１２によるＶＣのマルチフレーム番号の検出処理や、第１の誤り検出部１４によるＶＣの誤りの有無の検出処理に用いられる。すなわち、第１のＭＦ検出部１２及び第１の誤り検出部１４は、ＶＣが固定長データであるので、ＶＣの先頭バイトの位置情報１０ａに基づいて、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定することができる。第１のＭＦ検出部１２は、Ｊ１バイトの位置を特定すると、これに応答して、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成し、さらに、そのタイミング信号に基づいて、ＳＤＨ信号１０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。また、第１の誤り検出部１４は、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定すると、これに応答して、ＳＤＨ信号１０ｂ中の各ＶＣから各ＶＣの誤りの有無を検出して後述の誤り情報１４ａを生成する。
【０１０４】
ＳＤＨ信号１０ｂの内容は、ＳＤＨ信号４ａと同じである。このＳＤＨ信号１０ｂは、第１の誤り情報重畳部１１２において後述の誤り情報１４ａが部分的に埋め込まれて、誤り情報重畳ＶＣとなる。
【０１０５】
なお、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂは、遅延用のフリップフロップ（図示せず）を介して、数クロックだけ遅延して第１の誤り情報重畳部１１２に入力される。このＳＤＨ信号１０ｂに対する遅延処理は、第１の誤り情報重畳部１１２から出力される後述の誤り情報重畳ＶＣ１１２ａが、メモリ制御部３０から出力される後述の誤り情報重畳ＶＣ格納用のアドレス３０ａｂと同じ位相で第１の位相吸収メモリ１８に入力されるようにするためである。すなわち、これは、第１の位相吸収メモリ１８への誤り情報重畳ＶＣ１１２ａの入力と第１の位相吸収メモリ１８への誤り情報重畳ＶＣ格納用のアドレス３０ａｂの入力とのタイミングを調整するためである。
【０１０６】
第１のＭＦ検出部１２は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂが入力されると、これに応答して、Ｊ１バイトの位置を特定し、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成して、生成したタイミング信号に基づいて、ＳＤＨ信号１０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。マルチフレーム番号は、ＰＯＨ（パスオーバーヘッド）のいずれか１つに埋め込まれている。ここでは、マルチフレーム番号として、１〜６４までのいずれか１つの番号が、例えばＪ１バイトに埋め込まれているものとして説明する。なお、図２に示す例では、マルチフレーム番号として、“ＭＦ１，ＭＦ２，ＭＦ３，ＭＦ４，…”が示されている。第１のＭＦ検出部１２は、各ＶＣのマルチフレーム番号を検出すると、これに応答して、検出した各ＶＣのマルチフレーム番号を信号１２ａとしてメモリ制御部３０に出力する。以下、信号１２ａを「マルチフレーム番号１２ａ」と称する。
【０１０７】
第１の誤り検出部１４は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂが入力されると、ＳＤＨ信号１０ｂのペイロード部分に収納されている各ＶＣの誤りの有無を検出して、その誤りの有無を示す誤り情報を例えば論理レベル“１”の信号１４ａとして第１の誤り情報重畳部１１２に出力する。以下、信号１４ａを「誤り情報１４ａ」と称する。
【０１０８】
なお、ＳＤＨ方式の通信では、既に説明したように、通常、任意のフレームのＶＣに対する誤りの有無のチェック用として、ＢＩＰ−８演算の結果が、当該フレームの１つ後のフレームのＶＣに付加されたＰＯＨのＢ３バイトに収容されている。そのため、第１の誤り検出部１４は、所望のマルチフレーム番号のＶＣの誤りの有無を検出する場合に、当該マルチフレーム番号の１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトに収容されているチェックデータに基づいて、誤りの有無を検出する。なお、第１の誤り検出部１４は、所望のマルチフレーム番号のＶＣのどこで誤りが発生したのかを判定することができず、「所望のマルチフレームのＶＣは誤りが発生したフレーム」ということだけを判定することができる。そのため、第１の誤り検出部１４は、ＶＣのフレーム単位の判定結果を、図２に示すように、例えば論理レベル“１”の誤り情報１４ａとして出力する。また、ＢＩＰ−８演算の結果は、上述の通り、１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトにチェックデータとして収容されている。そのため、第１の誤り検出部１４は、図２に示すように、当然ながら、実際に誤りが発生したフレームのＶＣから１フレーム後のタイミングで、誤り情報１４ａを第１の誤り情報重畳部１１２に出力する。
【０１０９】
第１の誤り情報重畳部１１２は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂが入力され、さらに、第１の誤り検出部１４から出力された誤り情報１４ａが入力されると、これに応答して、誤り情報１４ａを、ＳＤＨ信号１０ｂ中のＳＯＨ領域の上に部分的に埋め込む。これによって、第１の誤り情報重畳部１１２は、誤り情報重畳ＶＣを生成する。第１の誤り情報重畳部１１２は、誤り情報重畳ＶＣを生成すると、これに応答して、生成した誤り情報重畳ＶＣを信号１１２ａとして第１の位相吸収メモリ１８に出力する。以下、信号１１２ａを「誤り情報重畳ＶＣ１１２ａ」と称する。
【０１１０】
なお、誤り情報は、誤り情報の対応ＶＣから数フレーム後のＳＤＨ信号中のＳＯＨ領域の上に部分的に埋め込まれる。この実施の形態では、誤り情報は、誤り情報の対応ＶＣから１フレーム後のＳＤＨ信号中のＳＯＨ領域の上に部分的に埋め込まれる。したがって、このとき、第１の誤り情報重畳部１１２は、図２に示すように、誤り情報１４ａを、誤り情報の対応ＶＣの１フレーム後のＳＤＨ信号１０ｂ中のＳＯＨ領域の上に部分的に埋め込むことにより、誤り情報重畳ＶＣを生成し、生成した誤り情報重畳ＶＣを信号１１２ａとして第１の位相吸収メモリ１８に出力する。
【０１１１】
なお、この実施の形態では、ＳＤＨ信号１０ｂ中のＳＯＨ領域が、誤り情報１４ａを重畳する領域（以下、「重畳領域」と称する）となっている。また、誤り情報１４ａを重畳するタイミング（以下、「重畳タイミング」と称する）は、Ｂ３バイトの次のＳＯＨ時とする（図３参照）。なお、図３は、誤り情報の重畳タイミングを示す図である。図３中、ドットでハッチングされた領域はＳＯＨを示しており、斜線でハッチングされた領域はＰＯＨを示しており、ハッチングされていない領域はＶＣを示している。
【０１１２】
ここで、重畳領域をＳＯＨ領域とする理由は、第１の誤り情報重畳部１１２は、ＳＯＨ領域を、誤り情報１４ａを重畳する領域として自由に使用することができるからである。すなわち、ＳＤＨ信号のＳＯＨ以外の領域には、他の機器に伝送すべきデータであるＶＣが存在する。そのため、仮に、誤り情報１４ａがＶＣの上に重畳された場合に、他の機器に伝送すべきデータが破壊されてしまう。したがって、第１の誤り情報重畳部１１２は、ＳＯＨ以外の領域を、誤り情報１４ａを重畳する領域として使用することができない。これに対して、ＳＯＨ領域のデータは、後段のポインタ生成部にてデータの生成を行なっている。そのため、第１の誤り情報重畳部１１２は、ＳＯＨ領域を、誤り情報１４ａを重畳する領域として自由に使用することができる。
【０１１３】
また、重畳タイミングを、Ｂ３バイトの次のＳＯＨ時とする理由は、無瞬断切替処理の遅延を最小にできるからである。すなわち、第１及び第２の誤り情報分離部１１４及び１２４は、誤り情報重畳ＶＣの読み出しを、当該誤り情報が重畳され、位相吸収メモリ１８へ書き込まれた後にしなければ、誤り発生時の無瞬断切り替えが行なえなくなる。よって、誤り情報重畳ＶＣを第１及び第２の位相吸収メモリ１８及び２８から読み出す際に、固定遅延が必要になる。この固定遅延は、誤り情報を重畳するタイミングが遅くなればなるほど、大きくなる。通信において、遅延は、少ない方が好ましい。そこで、この実施の形態では、遅延が最小となるように、誤り情報の重畳タイミングは、９つのＳＯＨの中の、Ｂ３バイトの次のＳＯＨ時としている。
【０１１４】
メモリ制御部３０は、ルートａの系の処理において、誤り情報重畳ＶＣ１１２ａを第１の位相吸収メモリ１８に格納させるために、第１のＭＦ検出部１２から出力されたＶＣのマルチフレーム番号１２ａが入力されるとともに、第１のＰＴＲ解釈部１０から出力されたＶＣの先頭バイトの位置情報１０ａが入力されると、これに応答して、ＶＣ毎に、ＶＣの先頭バイトの位置情報１０ａ、及び、ＶＣのマルチフレーム番号１２ａに基づいてＶＣ格納用のアドレスを生成するとともに、ＶＣのマルチフレーム番号１２ａに基づいて誤り情報格納用のアドレスを生成し、第１の誤り情報重畳部１１２にてＳＤＨ信号１０ｂ中のＳＯＨ領域に対して誤り情報１４ａを重畳するのと同じ様に、ＶＣ格納用のアドレスに対して誤り情報格納用のアドレスを重畳してアドレスを生成する。このアドレスは、誤り情報重畳ＶＣ格納用のアドレスとなる。メモリ制御部３０は、アドレスを生成すると、これに応答して、生成したアドレスを信号３０ａｂとして、第１の位相吸収メモリ１８に出力する。以下、信号３０ａｂを「誤り情報重畳ＶＣ格納用のアドレス３０ａｂ」と称する。
【０１１５】
なお、誤り情報重畳ＶＣ格納用のアドレス３０ａｂに含まれている誤り情報格納用のアドレスは、後述するように、好ましくは、誤り情報が対応しているＶＣすなわち誤り情報が誤りの有無を表しているＶＣ（以下、「誤り情報の対応ＶＣ」と称する）から予め定められた数フレーム前のＶＣの誤り情報格納領域を指定しているとよい。しかも、誤り情報格納用のアドレスは、特に、好ましくは、誤り情報の対応ＶＣから１フレーム前のＶＣの誤り情報格納領域を指定しているとよい。そこで、この実施の形態では、このとき、メモリ制御部３０は、ＶＣの先頭バイトの位置情報１０ａ、及び、ＶＣのマルチフレーム番号１２ａに基づいてＶＣ格納用のアドレスを生成するとともに、ＶＣのマルチフレーム番号１２ａに基づいて当該マルチフレーム番号が表すフレーム番号から１フレーム前のＶＣに対応する誤り情報格納用のアドレスを生成し、第１の誤り情報重畳部１１２にてＳＤＨ信号１０ｂ中のＳＯＨ領域に対して誤り情報１４ａを重畳するのと同じ様に、ＶＣ格納用のアドレスに対して誤り情報格納用のアドレスを重畳してアドレスを生成する。そして、メモリ制御部３０は、この誤り情報重畳ＶＣ格納用のアドレス３０ａｂを、第１の位相吸収メモリ１８に出力する。
【０１１６】
第１の位相吸収メモリ１８は、メモリ制御部３０から出力された誤り情報重畳ＶＣ格納用のアドレス３０ａｂが入力されるとともに、第１の誤り情報重畳部１１２から出力された誤り情報重畳ＶＣ１１２ａが入力されると、これに応答して、当該誤り情報重畳ＶＣ１１２ａを、当該誤り情報重畳ＶＣ格納用のアドレス３０ａｂによって指定された領域に格納する。このとき、第１の位相吸収メモリ１８は、誤り情報重畳ＶＣ１１２ａに埋め込まれている誤り情報１４ａを、誤り情報重畳ＶＣ格納用のアドレス３０ａｂに含まれている誤り情報格納用のアドレスによって指定された領域に格納する。この誤り情報格納用のアドレスは、上述の通り、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定している。したがって、このとき、第１の位相吸収メモリ１８は、誤り情報１４ａを、誤り情報１４ａの対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する。以下、誤り情報を、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する処理を、「誤り情報の移し替え」と称する。この「誤り情報の移し替え」は、メモリ制御部３０が、誤り情報格納用のアドレスとして、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定するアドレスを生成することによって行われる。なお、第１の位相吸収メモリ１８は、第１の誤り情報分離部１１４による誤り情報重畳ＶＣの読み出し時に、誤り情報重畳ＶＣを信号１８ａとして第１の誤り情報分離部１１４に順次出力する。以下、信号１８ａを「誤り情報重畳ＶＣ１８ａ」と称する。
【０１１７】
なお、誤り情報重畳ＶＣ格納用のアドレス３０ａｂに含まれている誤り情報格納用のアドレスは、好ましくは、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域を指定しているとよい。これにより、第１の位相吸収メモリ１８は、誤り情報を、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に重畳することになる。そのため、第１の誤り情報分離部１１４は、実際に誤りが発生したフレームよりも数フレーム早いタイミングで、誤り情報重畳ＶＣから誤り情報を分離することができるようになる。その結果、選択制御部３２は早期に選択信号３２ａを選択部３４に出力できるようになり、無瞬断切替回路１０６は無瞬断にてルートの切り替えを行なうことができる。
【０１１８】
なお、予め定められた数フレーム前の誤り情報重畳ＶＣが誤り情報の対応ＶＣから１つ前のＶＣであれば、選択部３４は、特別なタイミング調整をすることなく、選択信号３２ａに基づいて、後述のＶＣ１１４ａｂ及び１２４ａｂのいずれか一方を選択することができる。そのため、誤り情報格納用のアドレスは、特に、好ましくは、誤り情報の対応ＶＣから１フレーム前のＶＣの誤り情報格納領域を指定しているとよい。なお、誤り情報の対応ＶＣから１フレーム前のＶＣの誤り情報格納領域とは、当該誤り情報が埋め込まれている誤り情報重畳ＶＣから２フレーム前のＶＣの誤り情報格納領域を意味している。そこで、この実施の形態では、第１の位相吸収メモリ１８は、図２に示すように、誤り情報１４ａを２フレーム前のＶＣの誤り情報格納領域に移し替え、すなわち、誤り情報１４ａを、当該誤り情報１４ａが埋め込まれている誤り情報重畳ＶＣ１１２ａから２フレーム前のＶＣの誤り情報格納領域へ格納する。その結果、誤り情報１４ａは、誤り情報１４ａの対応ＶＣから１フレーム前のＶＣの誤り情報格納領域に移し替えられて、第１の位相吸収メモリ１８に格納される。
【０１１９】
なお、重畳するタイミングは、図３に示すように、特に、誤りの有無のチェック結果であるＢＩＰ−８演算の結果が収容されているバイトの次のＳＯＨ時にするとよい。
【０１２０】
一方、ルートｂの系では、第２のＰＴＲ解釈部２０は、入力端からルートｂによって伝送されたＳＤＨ信号４ｂが入力されると、ＳＤＨフレームの同期パターンを検出することによりＳＤＨフレームの先頭を検出し、その先頭の位置に基づいてポインタの位置情報を生成する。そして、第２のＰＴＲ解釈部２０は、ポインタの位置情報に基づいて、ＳＤＨ信号４ｂのオーバヘッド部分の中から、ペイロード部分に収容されている各ＶＣに対応する各ポインタ（例えば、図５に示すＨ１、Ｈ２、Ｈ３等）を検出して、当該各ポインタを解釈する。このとき、第２のＰＴＲ解釈部２０は、当該各ポインタに基づいて、各ＶＣの先頭バイトの位置すなわちＪ１バイトの位置やＡＵ−ＡＩＳの有無その他を特定する。第２のＰＴＲ解釈部２０は、各ＶＣの先頭バイトの位置を特定すると、これに応答して、当該各ＶＣの先頭バイトの位置情報を信号２０ａとして、第２のＭＦ検出部２２、第２の誤り検出部２４、及びメモリ制御部３０に出力するとともに、ＳＤＨ信号４ｂを信号２０ｂとして第２のＭＦ検出部２２、第２の誤り検出部２４、及び第２の誤り情報重畳部１２２に出力する。以下、信号２０ａを「ＶＣの先頭バイトの位置情報２０ａ」と称し、信号２０ｂを「ＳＤＨ信号２０ｂ」と称する。
【０１２１】
なお、ＶＣの先頭バイトの位置情報２０ａは、第２のＭＦ検出部２２によるＶＣのマルチフレーム番号の検出処理や、第２の誤り検出部２４によるＶＣの誤りの有無の検出処理に用いられる。すなわち、第２のＭＦ検出部２２及び第２の誤り検出部２４は、ＶＣが固定長データであるので、ＶＣの先頭バイトの位置情報２０ａに基づいて、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定することができる。第２のＭＦ検出部２２は、Ｊ１バイトの位置を特定すると、これに応答して、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成し、さらに、そのタイミング信号に基づいて、ＳＤＨ信号２０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。また、第２の誤り検出部２４は、Ｊ１バイトの位置及びＪ１バイト以外のＰＯＨの位置を特定すると、これに応答して、ＳＤＨ信号２０ｂ中の各ＶＣから各ＶＣの誤りの有無を検出して後述の誤り情報２４ａを生成する。
【０１２２】
ＳＤＨ信号２０ｂの内容は、ＳＤＨ信号４ｂと同じである。このＳＤＨ信号２０ｂは、第２の誤り情報重畳部１２２において後述の誤り情報２４ａが部分的に埋め込まれて、誤り情報重畳ＶＣとなる。
【０１２３】
なお、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂは、遅延用のフリップフロップ（図示せず）を介して、数クロックだけ遅延して第２の誤り情報重畳部１２２に入力される。このＳＤＨ信号２０ｂに対する遅延処理は、第２の誤り情報重畳部１２２から出力される後述の誤り情報重畳ＶＣ１２２ａが、メモリ制御部３０から出力される後述の誤り情報重畳ＶＣ格納用のアドレス３０ｂｂと同じ位相で第２の位相吸収メモリ２８に入力されるようにするためである。すなわち、これは、第２の位相吸収メモリ２８への誤り情報重畳ＶＣ１２２ａの入力と第２の位相吸収メモリ２８への誤り情報重畳ＶＣ格納用のアドレス３０ｂｂの入力とのタイミングを調整するためである。
【０１２４】
第２のＭＦ検出部２２は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂが入力されると、これに応答して、Ｊ１バイトの位置を特定し、特定したＪ１バイトの位置に基づいて、マルチフレーム番号が挿入されたＰＯＨを示すタイミング信号を生成して、生成したタイミング信号に基づいて、ＳＤＨ信号２０ｂ中の各ＶＣから各ＶＣのマルチフレーム番号を検出する。第２のＭＦ検出部２２は、各ＶＣのマルチフレーム番号を検出すると、これに応答して、検出した各ＶＣのマルチフレーム番号を信号２２ａとしてメモリ制御部３０に出力する。以下、信号２２ａを「マルチフレーム番号２２ａ」と称する。
【０１２５】
第２の誤り検出部２４は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂが入力されると、ＳＤＨ信号２０ｂのペイロード部分に収納されている各ＶＣの誤りの有無を検出して、その誤りの有無を示す誤り情報を例えば論理レベル“１”の信号２４ａとして第２の誤り情報重畳部１２２に出力する。以下、信号２４ａを「誤り情報２４ａ」と称する。
【０１２６】
なお、ＳＤＨ方式の通信では、既に説明したように、通常、任意のフレームのＶＣに対する誤りの有無のチェック用として、ＢＩＰ−８演算の結果が、当該フレームの１つ後のフレームのＶＣに付加されたＰＯＨのＢ３バイトに収容されている。そのため、第２の誤り検出部２４は、所望のマルチフレーム番号のＶＣの誤りの有無を検出する場合に、当該マルチフレーム番号の１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトに収容されているチェックデータに基づいて、誤りの有無を検出する。なお、第２の誤り検出部２４は、所望のマルチフレーム番号のＶＣのどこで誤りが発生したのかを判定することができず、「所望のマルチフレームのＶＣは誤りが発生したフレーム」ということだけを判定することができる。そのため、図２に示すように、第２の誤り検出部２４は、ＶＣのフレーム単位の判定結果を、誤り情報２４ａとして出力する。また、ＢＩＰ−８演算の結果は、上述の通り、１つ後のマルチフレーム番号のＶＣに付加されたＰＯＨのＢ３バイトにチェックデータとして収容されている。そのため、第２の誤り検出部２４は、当然ながら、実際に誤りが発生したフレームのＶＣから１フレーム後のタイミングで、図２に示すように、例えば論理レベル“１”の誤り情報２４ａを第２の誤り情報重畳部１２２に出力する。
【０１２７】
第２の誤り情報重畳部１２２は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂが入力され、さらに、第２の誤り検出部２４から出力された誤り情報２４ａが入力されると、これに応答して、誤り情報２４ａを、ＳＤＨ信号２０ｂ中のＳＯＨ領域の上に部分的に埋め込む。これによって、第２の誤り情報重畳部１２２は、誤り情報重畳ＶＣを生成する。第２の誤り情報重畳部１２２は、誤り情報重畳ＶＣを生成すると、これに応答して、生成した誤り情報重畳ＶＣを信号１２２ａとして第２の位相吸収メモリ２８に出力する。以下、信号１２２ａを「誤り情報重畳ＶＣ１２２ａ」と称する。
【０１２８】
なお、誤り情報は、上述の通り、誤り情報の対応ＶＣから数フレーム後のＳＤＨ信号中のＳＯＨ領域の上に部分的に埋め込まれる。この実施の形態では、誤り情報は、誤り情報の対応ＶＣから１フレーム後のＳＤＨ信号中のＳＯＨ領域の上に部分的に埋め込まれる。したがって、このとき、第２の誤り情報重畳部１２２は、図２に示すように、誤り情報２４ａを、誤り情報の対応ＶＣの１フレーム後のＳＤＨ信号２０ｂ中のＳＯＨ領域の上に部分的に埋め込むことにより、誤り情報重畳ＶＣを生成し、生成した誤り情報重畳ＶＣを信号１２２ａとして第２の位相吸収メモリ２８に出力する。
【０１２９】
なお、この実施の形態では、ＳＤＨ信号２０ｂ中のＳＯＨ領域が、誤り情報２４ａの重畳領域となっている。また、誤り情報２４ａの重畳タイミングは、誤り情報１４ａの重畳タイミングと同様に、Ｂ３バイトの次のＳＯＨ時とする。
【０１３０】
メモリ制御部３０は、ルートｂの系の処理において、誤り情報重畳ＶＣ１２２ａを第２の位相吸収メモリ２８に格納させるために、第２のＭＦ検出部２２から出力されたＶＣのマルチフレーム番号２２ａが入力されるとともに、第２のＰＴＲ解釈部２０から出力されたＶＣの先頭バイトの位置情報２０ａが入力されると、これに応答して、ＶＣ毎に、ＶＣの先頭バイトの位置情報２０ａ、及び、ＶＣのマルチフレーム番号２２ａに基づいてＶＣ格納用のアドレスを生成するとともに、ＶＣのマルチフレーム番号２２ａに基づいて誤り情報格納用のアドレスを生成し、第１の誤り情報重畳部１２２にてＳＤＨ信号２０ｂ中のＳＯＨ領域に対して誤り情報２４ａを重畳するのと同じ様に、ＶＣ格納用のアドレスに対して誤り情報格納用のアドレスを重畳してアドレスを生成する。このアドレスは、誤り情報重畳ＶＣ格納用のアドレスとなる。メモリ制御部３０は、アドレスを生成すると、これに応答して、生成したアドレスを信号３０ｂｂとして、第２の位相吸収メモリ２８に出力する。以下、信号３０ｂｂを「誤り情報重畳ＶＣ格納用のアドレス３０ｂｂ」と称する。
【０１３１】
なお、誤り情報重畳ＶＣ格納用のアドレス３０ｂｂに含まれている誤り情報格納用のアドレスは、誤り情報重畳ＶＣ格納用のアドレス３０ａｂに含まれている誤り情報格納用のアドレスと同様に、好ましくは、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域、特に、好ましくは、誤り情報の対応ＶＣから１フレーム前のＶＣの誤り情報格納領域を指定しているとよい。そこで、この実施の形態では、このとき、メモリ制御部３０は、ＶＣの先頭バイトの位置情報２０ａ、及び、ＶＣのマルチフレーム番号２２ａに基づいてＶＣ格納用のアドレスを生成するとともに、ＶＣのマルチフレーム番号２２ａに基づいて当該マルチフレーム番号が表すフレーム番号から１フレーム前のＶＣに対応する誤り情報格納用のアドレスを生成し、第１の誤り情報重畳部１２２にてＳＤＨ信号２０ｂ中のＳＯＨ領域に対して誤り情報２４ａを重畳するのと同じ様に、ＶＣ格納用のアドレスに対して誤り情報格納用のアドレスを重畳してアドレスを生成する。そして、メモリ制御部３０は、この誤り情報重畳ＶＣ格納用のアドレス３０ｂｂを、第２の位相吸収メモリ２８に出力する。
【０１３２】
第２の位相吸収メモリ２８は、メモリ制御部３０から出力された誤り情報重畳ＶＣ格納用のアドレス３０ｂｂが入力されるとともに、第２の誤り情報重畳部１２２から出力された誤り情報重畳ＶＣ１２２ａが入力されると、これに応答して、当該誤り情報重畳ＶＣ１２２ａを、当該誤り情報重畳ＶＣ格納用のアドレス３０ｂｂによって指定された領域に格納する。このとき、第２の位相吸収メモリ２８は、誤り情報重畳ＶＣ１２２ａに埋め込まれている誤り情報２４ａの移し替えを行う。すなわち、第２の位相吸収メモリ２８は、誤り情報２４ａを、誤り情報２４ａの対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する。なお、第２の位相吸収メモリ２８は、第２の誤り情報分離部１２４による誤り情報重畳ＶＣの読み出し時に、誤り情報重畳ＶＣを信号２８ａとして第２の誤り情報分離部１２４に順次出力する。以下、信号２８ａを「誤り情報重畳ＶＣ２８ａ」と称する。
【０１３３】
なお、誤り情報重畳ＶＣ格納用のアドレス３０ｂｂに含まれている誤り情報格納用のアドレスは、誤り情報重畳ＶＣ格納用のアドレス３０ａｂに含まれている誤り情報格納用のアドレスと同様に、好ましくは、誤り情報の対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域、特に、好ましくは、誤り情報の対応ＶＣから１フレーム前のＶＣの誤り情報格納領域を指定しているとよい。なお、誤り情報の対応ＶＣから１フレーム前のＶＣの誤り情報格納領域とは、当該誤り情報が埋め込まれている誤り情報重畳ＶＣから２フレーム前のＶＣの誤り情報格納領域を意味している。そこで、この実施の形態では、第２の位相吸収メモリ２８は、図２に示すように、誤り情報２４ａを２フレーム前のＶＣの誤り情報格納領域に移し替え、すなわち、誤り情報２４ａを、当該誤り情報２４ａが埋め込まれている誤り情報重畳ＶＣ１２２ａから２フレーム前のＶＣの誤り情報格納領域へ格納する。その結果、誤り情報２４ａは、誤り情報２４ａの対応ＶＣから１フレーム前のＶＣの誤り情報格納領域に移し替えられて、第２の位相吸収メモリ２８に格納される。
【０１３４】
なお、重畳するタイミングは、図３に示すように、特に、誤りの有無のチェック結果であるＢＩＰ−８演算の結果が収容されているバイトの次のＳＯＨ時にするとよい。
【０１３５】
第１及び第２の位相吸収メモリ１８及び２８に格納された誤り情報重畳ＶＣは、第１及び第２の誤り情報分離部１１４及び１２４によって、以下のようにして読み出される。
【０１３６】
すなわち、まず、メモリ制御部３０が、誤り情報重畳ＶＣの読み出し時に、誤り情報重畳ＶＣ読み出し用のアドレス３０ｅａ、タイミング信号３０ｅｂ、及び分離条件情報３０ｅｃを生成して第１の誤り情報分離部１１４に出力するとともに、誤り情報重畳ＶＣ読み出し用のアドレス３０ｆａ、タイミング信号３０ｆｂ、及び分離条件情報３０ｆｃを生成して第２の誤り情報分離部１２４に出力し、さらに、タイミング信号３０ｇａを生成して選択制御部３２に出力する。なお、アドレス３０ｅａは、第１の位相吸収メモリ１８に格納されている誤り情報重畳ＶＣ１８ａを読み出すためのアドレスである。また、アドレス３０ｆａは、第２の位相吸収メモリ２８に格納されている誤り情報重畳ＶＣ２８ａを読み出すためのアドレスである。また、タイミング信号３０ｅｂ及び３０ｆｂは、第１及び第２の誤り情報分離部１１４及び１２４が誤り情報重畳ＶＣ１８ａ及び２８ａを同時に読み出す際の同期を図るための制御信号である。また、分離条件情報３０ｅｃ及び３０ｆｃは、第１及び第２の誤り情報分離部１１４及び１２４が誤り情報重畳ＶＣから誤り情報とＶＣとを分離するための条件を指示するための制御信号である。分離条件情報３０ｅｃ及び３０ｆｃは、誤り情報が誤り情報重畳ＶＣのどの領域に重畳されているのかを示している。また、タイミング信号３０ｇａは、選択制御部３２に、選択信号３２ａを選択部３４に出力させるための制御信号である。
【０１３７】
なお、分離条件情報３０ｅｃ及び３０ｆｃの生成は、以下のようにして行われる。すなわち、メモリ制御部３０は、誤り情報重畳ＶＣ読み出し用のアドレス３０ｅａ及び３０ｆａを生成する際に、ＶＣ読み出し用のアドレスに対してＳＯＨのタイミングにて誤り情報読み出し用のアドレスを重畳し、その重畳タイミングから、誤り情報重畳ＶＣ１８ａおよび２８ａの中の誤り情報が重畳されている領域を特定する情報を、分離条件情報３０ｅｃ及び３０ｆｃとして生成する。
【０１３８】
なお、読み出しのタイミングは、ＳＯＨ時ならどのタイミングでも可となる。但し、読み出しは、Ｃ２バイトからＮ１バイトのいずれかのＰＯＨの次に現れるＳＯＨ時に行なえば、遅延が少なくなる。そのため、読み出しのタイミングとしては、好ましくは、Ｃ２バイトからＮ１バイトのいずれかのＰＯＨの次に現れるＳＯＨ時にするとよい。
【０１３９】
第１の誤り情報分離部１１４は、メモリ制御部３０から出力された誤り情報重畳ＶＣ読み出し用のアドレス３０ｅａ、タイミング信号３０ｅｂ、及び分離条件情報３０ｅｃが入力されると、これに応答して、第１の位相吸収メモリ１８から誤り情報重畳ＶＣ１８ａを順次読み出して、分離条件情報３０ｅｃに基づいて、誤り情報が誤り情報重畳ＶＣ１８ａのどの領域に重畳されるのかを識別して、誤り情報重畳ＶＣ１８ａから誤り情報とＶＣとを分離し、誤り情報を信号１１４ａａとして選択制御部３２に出力するとともに、ＶＣを信号１１４ａｂとして選択部３４に出力する。以下、信号１１４ａａを「誤り情報１１４ａａ」と称し、信号１１４ａｂを「ＶＣ１１４ａｂ」と称する。
【０１４０】
同様に、第２の誤り情報分離部１２４は、メモリ制御部３０から出力されたアドレス３０ｆａ、タイミング信号３０ｆｂ、及び分離条件情報３０ｆｃが入力されると、これに応答して、第２の位相吸収メモリ２８から誤り情報重畳ＶＣ２８ａを順次読み出して、分離条件情報３０ｆｃに基づいて、誤り情報が誤り情報重畳ＶＣ２８ａのどの領域に重畳されるのかを識別して、誤り情報重畳ＶＣ２８ａから誤り情報とＶＣとを分離し、誤り情報を信号１２４ａａとして選択制御部３２に出力するとともに、ＶＣを信号１２４ａｂとして選択部３４に出力する。以下、信号１２４ａａを「誤り情報１２４ａａ」と称し、信号１２４ａｂを「ＶＣ１２４ａｂ」と称する。このとき、第１及び第２の誤り情報分離部１１４及び１２４は、同時に、同一のマルチフレーム番号の誤り情報重畳ＶＣを読み出して、分離動作及び出力動作を行う。なお、誤り情報１１４ａａ及び１２４ａａは、通常、誤りがないことを示す値が設定されている。しかしながら、誤り情報１１４ａａ及び１２４ａａは、伝送路に障害が発生した場合に、障害が発生した伝送路上に設置された中継局によって、誤りが発生したことを示す値が設定されている。
【０１４１】
選択制御部３２は、メモリ制御部３０からタイミング信号３０ｇａが入力され、さらに、第１の誤り情報分離部１１４から出力された誤り情報１１４ａａが入力されるとともに、第２の誤り情報分離部１２４から出力された誤り情報１２４ａａが入力されると、これに応答して、誤り情報１１４ａａ及び１２４ａａに基づいて、ＶＣ毎に、ルートａ及びｂの中からいずれか一方の正常なルートすなわち障害が発生していないルートを特定し、正常なルートによって伝送されたデータを選択部３４に選択させるための選択信号を順次生成して、生成した選択信号を、図２に示すように、例えば論理レベル“０”或いは“１”の信号３２ａとして選択部３４に順次出力する。以下、信号３２ａを「選択信号３２ａ」と称する。
【０１４２】
このとき、選択制御部３２は、現用回線であるルートａが正常なルートである場合に、選択信号３２ａとして、ルートａによって伝送されたデータを選択部３４に選択させるための、論理レベル“０”の信号を生成する。また、選択制御部３２は、ルートａが異常なルートすなわち障害が発生しているルートであり、かつ、予備回線であるルートｂが正常なルートである場合に、選択信号３２ａとして、ルートｂによって伝送されたデータを選択部３４に選択させるための、論理レベル“１”の信号を生成する。また、選択制御部３２は、ルートａ及びｂがともに異常なルートである場合に、ルートの切り替えは発生せずに、前回と同じルートが選択される。したがって、この場合に、選択制御部３２は、選択信号３２ａとして、前回と同じ論理レベルの信号を生成する。なお、この場合に、ＳＤＨ伝送装置５の無瞬断切替回路６は、当然ながら、正常なデータを後続に出力することができない。そのため、後続の図示せぬ誤りチェック回路や装置が警報を発することになる。
【０１４３】
選択部３４は、第１の誤り情報分離部１１４から出力されたＶＣ１１４ａｂが入力されるとともに、第２の誤り情報分離部１２４から出力されたＶＣ１２４ａｂが入力され、さらに、選択制御部３２から出力された選択信号３２ａが入力されると、これに応答して、ＶＣに不連続が生じないように、選択信号３２ａに基づいて、ＶＣ毎に、同一のマルチフレーム番号のＶＣ１１４ａｂ及び１２４ａｂの中からいずれか一方の正常なルートによって伝送されたＶＣを選択する。図２に示す例では、ルートａの信号１１４ａｂは、ＭＦ２に誤りがあり、一方、ルートｂの信号１２４ａｂは、ＭＦ３に誤りがある。ここで、ルートａは、現用回線であり、一方、ルートｂは、予備回線である。そのため、選択部３４は、ＭＦ２において、ルートａの信号１１４ａｂのＶＣの代わりに、ルートｂの信号１２４ａｂのＶＣを選択し、それ以外のフレームでは、ルートａの信号１２４ａｂのＶＣを選択する。その結果、選択部３４は、ルートａのＭＦ１のＶＣ、ルートｂのＭＦ２のＶＣ、ルートａのＭＦ３のＶＣ、ルートａのＭＦ４のＶＣを選択し、選択した各ＶＣを信号３４ａとしてＰＴＲ生成部３６に順次出力する。以下、信号３４ａを「ＶＣ３４ａ」と称する。
【０１４４】
ＰＴＲ生成部３６は、選択部３４から順次出力された各ＶＣ３４ａが入力されると、これに応答して、各ＶＣ３４ａにＳＯＨ及びポインタを付加して、ＳＴＭ−ｎフレーム（図５参照）を再構築する。このとき、ＰＴＲ生成部３６は、第１のＰＴＲ解釈部１０或いは第２のＰＴＲ解釈部２０から図示せぬ経路でＳＯＨを取得して、取得したＳＯＨを各ＶＣ３４ａに付加するか、または、図示せぬＲＡＭ等からＳＯＨの生成に必要な情報を読み出し、読み出した情報に基づいてＳＯＨを生成して、生成したＳＯＨを各ＶＣ３４ａに付加する。また、ＰＴＲ生成部３６は、ＶＣの先頭位置であるＪ１バイトの位置とＳＴＭ−ｎフレームの位相関係からポインタの値を決定し、決定した値をポインタとして各ＶＣ３４ａに付加する。例えば、図５に示すポインタＨ３の右隣にＪ１バイトが存在する場合に、ポインタの値は「０」となる。ＰＴＲ生成部３６は、この場合に、ポインタの値として「０」を決定し、決定した値「０」をポインタとして各ＶＣ３４ａに付加する。なお、図５は、ＳＴＭ−１フレームの構造を示している。再構築するフレームがＳＴＭ−１フレーム以外のフレームであるときは、ＰＴＲ生成部３６は、再構築するフレームの構造に応じて、ＳＯＨ及びポインタ等の形式を適宜変更する。ＰＴＲ生成部３６は、ＳＴＭ−ｎフレームを再構築すると、これに応答して、再構築したＳＴＭ−ｎフレームを出力端から信号３６ａとして後続の機器（図示せず）に出力する。
【０１４５】
このＳＤＨ伝送装置１０５の無瞬断切替回路１０６は、特に、第１及び第２のＰＴＲ解釈部１０及び２０、第１及び第２の誤り検出部１４及び２４、第１及び第２の誤り情報重畳部１１２及び１２２、第１及び第２の位相吸収メモリ１８及び２８、第１及び第２の誤り情報分離部１１４及び１２４、選択制御部３２、並びに、選択部３４に注視すると、例えば図２に示すように動作する。なお、図２中、各信号のハッチングされた領域は、誤りが発生しているマルチフレーム番号のＶＣを示している。
【０１４６】
すなわち、図２に示すように、ルートａによって伝送されたＳＤＨ信号４ａが第１のＰＴＲ解釈部１０に入力され、さらに、ルートｂによって伝送されたＳＤＨ信号４ｂが第２のＰＴＲ解釈部２０に入力される。
【０１４７】
第１のＰＴＲ解釈部１０は、ＳＤＨ信号４ａをＳＤＨ信号１０ｂとして第１の誤り情報重畳部１１２に出力する。また、第１の誤り検出部１４は、ＳＤＨ信号１０ｂから検出した各ＶＣの誤り情報１４ａを第１の誤り情報重畳部１１２に出力する。
【０１４８】
一方、第２のＰＴＲ解釈部２０は、ＳＤＨ信号４ｂをＳＤＨ信号２０ｂとして第２の誤り情報重畳部１２２に出力する。また、第２の誤り検出部２４は、ＳＤＨ信号２０ｂから検出した各ＶＣの誤り情報２４ａを第２の誤り情報重畳部１２２に出力する。
【０１４９】
ここで、ルートａによって伝送されたＳＤＨ信号４ａの中のＭＦ２のＶＣに誤りが発生し、さらに、ルートｂによって伝送されたＳＤＨ信号４ｂの中のＭＦ３のＶＣに誤りが発生したとする。
【０１５０】
この場合に、ルートａの系の第１の誤り検出部１４は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂに基づいて、ＭＦ１，ＭＦ３，ＭＦ４，…の各ＶＣに対するＢＩＰ−８演算の結果として「誤り無し」を検出し、ＭＦ２のＶＣに対するＢＩＰ−８演算の結果として「誤り有り」を検出する。その結果、第１の誤り検出部１４は、図２に示す波形の誤り情報１４ａを第１の誤り情報重畳部１１２に出力する。第１の誤り情報重畳部１１２は、第１のＰＴＲ解釈部１０から出力されたＳＤＨ信号１０ｂが入力されるとともに、第１の誤り検出部１４から出力された誤り情報１４ａが入力されると、これに応答して、誤り情報１４ａを、第１のＰＴＲ解釈部１０から出力された、誤り情報１４ａの対応ＶＣの１フレーム後のＳＤＨ信号１０ｂのＳＯＨ領域の上に部分的に埋め込むことにより、誤り情報重畳ＶＣ１１２ａを生成し、生成した誤り情報重畳ＶＣ１１２ａを第１の位相吸収メモリ１８に出力する。第１の位相吸収メモリ１８は、メモリ制御部３０から出力された誤り情報重畳ＶＣ格納用のアドレス３０ａｂが入力されるとともに、第１の誤り情報重畳部１１２から出力された誤り情報重畳ＶＣ１１２ａが入力されると、これに応答して、誤り情報重畳ＶＣ１１２ａを、誤り情報重畳ＶＣ格納用のアドレス３０ａｂによって指定された領域に格納する。このとき、第１の位相吸収メモリ１８は、誤り情報重畳ＶＣ１１２ａに埋め込まれている誤り情報１４ａの移し替えを行う。すなわち、第１の位相吸収メモリ１８は、誤り情報１４ａを、誤り情報１４ａの対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する。この実施の形態では、第１の位相吸収メモリ１８は、誤り情報１４ａを、誤り情報１４ａの対応ＶＣ（ＭＦ２）から１フレーム前のＶＣの誤り情報格納領域（ＭＦ１）に格納する。すなわち、第１の位相吸収メモリ１８は、誤り情報１４ａを、当該誤り情報１４ａが埋め込まれている誤り情報重畳ＶＣ１１２ａから２フレーム前のＶＣの誤り情報格納領域（ＭＦ１）に格納する。
【０１５１】
また、ルートｂの系の第２の誤り検出部２４は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂに基づいて、ＭＦ１，ＭＦ２，ＭＦ４，…の各ＶＣに対するＢＩＰ−８演算の結果として「誤り無し」を検出し、ＭＦ３のＶＣに対するＢＩＰ−８演算の結果として「誤り有り」を検出する。その結果、第２の誤り検出部２４は、図２に示す波形の誤り情報２４ａを第２の誤り情報重畳部１２２に出力する。第２の誤り情報重畳部１２２は、第２のＰＴＲ解釈部２０から出力されたＳＤＨ信号２０ｂが入力されるとともに、第２の誤り検出部２４から出力された誤り情報２４ａが入力されると、これに応答して、誤り情報２４ａを、第２のＰＴＲ解釈部２０から出力された、誤り情報２４ａの対応ＶＣの１フレーム後のＳＤＨ信号２０ｂのＳＯＨ領域の上に部分的に埋め込むことにより、誤り情報重畳ＶＣ１２２ａを生成し、生成した誤り情報重畳ＶＣ１２２ａを第２の位相吸収メモリ２８に出力する。第２の位相吸収メモリ２８は、メモリ制御部３０から出力された誤り情報重畳ＶＣ格納用のアドレス３０ｂｂが入力されるとともに、第２の誤り情報重畳部１２２から出力された誤り情報重畳ＶＣ１２２ａが入力されると、これに応答して、誤り情報重畳ＶＣ１２２ａを、誤り情報重畳ＶＣ格納用のアドレス３０ｂｂによって指定された領域に格納する。このとき、第２の位相吸収メモリ２８は、誤り情報重畳ＶＣ１２２ａに埋め込まれている誤り情報２４ａの移し替えを行う。すなわち、第２の位相吸収メモリ２８は、誤り情報２４ａを、誤り情報２４ａの対応ＶＣから予め定められた数フレーム前のＶＣの誤り情報格納領域に格納する。この実施の形態では、第２の位相吸収メモリ２８は、誤り情報２４ａを、誤り情報２４ａの対応ＶＣ（ＭＦ３）から１フレーム前のＶＣの誤り情報格納領域（ＭＦ２）に格納する。すなわち、第２の位相吸収メモリ２８は、誤り情報２４ａを、当該誤り情報２４ａが埋め込まれている誤り情報重畳ＶＣ１２２ａから２フレーム前のＶＣの誤り情報格納領域（ＭＦ２）に格納する。
【０１５２】
なお、図４は、誤り情報重畳ＶＣ格納用のアドレスの構成を示す図である。誤り情報重畳ＶＣ格納用のアドレス３０ａｂ及び３０ｂｂの上位アドレスは、マルチフレーム番号に準ずる値（例えば、ＭＦ１の場合は０、ＭＦ２の場合は１、…となるような値）を示している。また、誤り情報重畳ＶＣ格納用のアドレス３０ａｂ及び３０ｂｂに含まれるＶＣ格納用の下位アドレスは、Ｊ１バイトとの位相関係（例えば、Ｊ１バイトは０、Ｊ１バイトの次バイトは１、…となるような位置関係）を示している。そして、誤り情報格納用の下位アドレスは、各ＶＣのフレームの最終データの後のアドレス（具体的には、図４に示す下位アドレスｎ番地のアドレス）として生成される。
【０１５３】
具体的には、図２に示す例では、上述の通り、ＳＤＨ信号４ａの中の誤りが発生したＭＦ２のＶＣに対する誤り情報１４ａは、１フレームずれたＭＦ３のＶＣに収容されている。そのＭＦ３のＶＣに収容されているＭＦ２のＶＣに対する誤り情報１４ａは、ＭＦ１のＶＣに重畳される。そこで、メモリ制御部３０は、誤り情報格納用のアドレスの上位アドレスとして、各ＶＣのマルチフレーム番号１２ａに基づいて、各ＶＣのマルチフレーム番号１２ａの２フレーム前のアドレスを割り振る。なお、「ＭＦ１」の２フレーム前のマルチフレーム番号は「ＭＦ６３」となり、また、「ＭＦ２」の２フレーム前のマルチフレーム番号は「ＭＦ６４」となる。そこで、メモリ制御部３０は、各ＶＣのマルチフレーム番号１２ａの値が「ＭＦ１」である場合に、誤り情報格納用のアドレスの上位アドレスとして、「ＭＦ６３」のアドレスを割り振る。また、メモリ制御部３０は、各ＶＣのマルチフレーム番号１２ａの値が「ＭＦ２」である場合に、誤り情報格納用のアドレスの上位アドレスとして、「ＭＦ６４」のアドレスを割り振る。
【０１５４】
また、このとき、メモリ制御部３０は、誤り情報格納用のアドレスの下位アドレスとして、各マルチフレームにおける最終ＶＣの次のアドレスを自動的に割り振る。例えば、第１及び第２の位相吸収メモリ１８及び２８に対して、１アドレスにつき１バイトを割り振る場合に（但し、必ずしも１バイトに限定されない）、１フレーム分のＶＣは７８３バイトになる。ＶＣの先頭バイトの位置であるＪ１バイトの位置をアドレス「０」とした場合に、フレームの最終ＶＣは、アドレス「７８２」となる。よって、下位アドレスは、その次のアドレス「７８３」となる。そこで、この実施の形態では、メモリ制御部３０は、誤り情報格納用の下位アドレスとして、各マルチフレームにおける最終ＶＣの次のアドレス「７８３」を割り振る。
【０１５５】
メモリ制御部３０は、このようにして生成した誤り情報重畳ＶＣ格納用のアドレス３０ａｂを第１の位相吸収メモリ１８に出力する。
【０１５６】
なお、誤り情報格納用のアドレスの上位アドレスとして、２フレーム前のアドレスを割り振る理由は、第１に、この実施の形態では、ＳＤＨ信号４ａ及び４ｂの中の各誤り情報は、１フレーム後のＶＣに重畳されているからである。例えば、図２に示すように、ＳＤＨ信号４ａの誤りが発生したＭＦ２のＶＣに対する誤り情報１４ａは、１フレームずれたＭＦ３のＶＣに重畳されている。また、ＳＤＨ信号１４ａの誤りが発生したＭＦ３のＶＣに対する誤り情報２４ａは、１フレームずれたＭＦ４のＶＣに重畳されている。このように、各誤り情報は、実際に誤りが発生したＶＣのフレームと一致していないからである。
【０１５７】
また、誤り情報格納用のアドレスの上位アドレスとして、２フレーム前のアドレスを割り振る理由は、第２に、誤り情報は当該誤り情報に対応するＶＣの選択情報となるので、伝送路を無瞬断で切り替えるために、誤り情報分離部１１４及び１２４が実際に誤りが発生したフレームのＶＣよりも１フレーム早いタイミングで誤り情報重畳ＶＣから誤り情報を分離できるようにする必要があるからである。
【０１５８】
ルートａの系の第１の誤り情報分離部１１４は、誤り情報重畳ＶＣの読み出し時に、ルートａの系の第１の位相吸収メモリ１８から誤り情報重畳ＶＣ１８ａを順次読み出す。同様に、ルートｂの系の第２の誤り情報分離部１２４は、ルートｂの系の第２の位相吸収メモリ２８から誤り情報重畳ＶＣ２８ａを順次読み出す。このとき、第１及び第２の誤り情報分離部１１４及び１２４は、同時に、同一のマルチフレーム番号の誤り情報重畳ＶＣを読み出す。これにより、第１及び第２の誤り情報分離部１１４及び１２４は、ルートａによって伝送されたデータ及びルートｂによって伝送されたデータの伝送路遅延差をＶＣ単位で吸収して、双方のデータの回線間位相を完全に揃えた状態にする。
【０１５９】
なお、メモリ制御部３０は、そのための誤り情報重畳ＶＣ読み出し用のアドレス３０ｅａ及び３０ｆａを生成して、第１及び第２の誤り情報分離部１１４及び１２４に出力する。この読み出し用のアドレスは、誤り情報重畳ＶＣ格納用のアドレスと同様にＶＣ読み出し用のアドレスに対して誤り情報読み出し用のアドレスが重畳された構成をしているが、重畳されるＳＯＨの位置が誤り情報重畳ＶＣ格納用アドレスとは異なっている。メモリ制御部３０は、ルートａ及びルートｂの中の各ＶＣにおいて到着が遅い方の系を基準とし、遅い方の系のＶＣが到着してから最短で２フレーム後に、当該マルチフレーム番号のＶＣの先頭バイトすなわちＪ１バイトのアドレスから、第１及び第２の誤り情報分離部１１４及び１２４への読み出し用のアドレスとして出力を開始する。第１及び第２の誤り情報分離部１１４及び１２４は、メモリ制御部３０から出力された読み出し用のアドレスが入力されると、これに応答して、各ＶＣを読み出すとともに、ＳＯＨ時に誤り情報を読み出す。なお、誤り情報を読み出すタイミングとしては、１フレーム中に９つのＳＯＨがあるが、Ｂ３バイト以降であればどのＳＯＨ時で読み出してもよい。
【０１６０】
第１の誤り情報分離部１１４は、第１の位相吸収メモリ１８から誤り情報重畳ＶＣ１８ａを順次読み出すと、これに応答して、誤り情報重畳ＶＣ１８ａから誤り情報１１４ａａとＶＣ１１４ａｂとを分離し、誤り情報１１４ａａを選択制御部３２に出力するとともに、ＶＣ１１４ａｂを選択部３４に出力する。同様に、第２の誤り情報分離部１２４は、第２の位相吸収メモリ２８から誤り情報重畳ＶＣ２８ａを順次読み出すと、これに応答して、誤り情報重畳ＶＣ２８ａから誤り情報１２４ａａとＶＣ１２４ａｂとを分離し、誤り情報１２４ａａを選択制御部３２に出力するとともに、ＶＣ１２４ａｂを選択部３４に出力する。
【０１６１】
選択制御部３２は、ルートａの系の第１の誤り情報分離部１１４及びルートｂの系の第２の誤り情報分離部１２４から同一のマルチフレーム番号の図２に示す波形の誤り情報１１４ａａ及び１２４ａａを同時に入力すると、これに応答して、誤り情報１１４ａａ及び１２４ａａに基づいて、図２に示す波形の選択信号３２ａを生成して選択部３４に出力する。
【０１６２】
選択部３４は、第１の誤り情報分離部１１４から出力されたＶＣ１１４ａｂが入力されるとともに、第２の誤り情報分離部１２４から出力されたＶＣ１２４ａｂが入力され、さらに、選択制御部３２から出力された選択信号３２ａが入力されると、これに応答して、選択信号３２ａに基づいて、ＶＣ毎に、同一のマルチフレーム番号のＶＣ１１４ａｂ及び１２４ａｂの中からいずれか一方の正常なルートによって伝送された各ＶＣを選択し、選択した各ＶＣを信号３４ａとしてＰＴＲ生成部３６に順次出力する。
【０１６３】
以上の通り、この実施の形態に係るＳＤＨ伝送装置１０５は、ルート毎に存在していた誤り情報格納用のメモリとＶＣ格納用のメモリとを単一のメモリに統合し、誤り情報とＶＣとを１つのメモリに格納しているので、ルート毎に複数のメモリを設けなくてもよい構成となっている。
【０１６４】
そのため、このＳＤＨ伝送装置１０５によれば、メモリデバイスを削減することができるので、（１）無瞬断切替回路の消費電力の低減、（２）無瞬断切替回路の面積の縮小、及び（３）無瞬断切替回路のコストの低減を容易に実現することができる。
【０１６５】
この発明は、上述の実施の形態に限定されることなく、この発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。
【０１６６】
例えば、この実施の形態では、ＢＩＰ−８演算の結果が、誤りの有無のチェック結果として、Ｂ３バイトに収容されている。しかしながら、誤りの有無のチェック結果として、ＣＲＣ演算の結果等の独自の方式の演算結果を用い、ＣＲＣ演算の結果等の独自の方式の演算結果を、ユーザが使用可能なＰＯＨのいずれか１つのバイトに収容するようにしてもよい。
【０１６７】
また、この実施の形態では、第１及び第２の誤り情報重畳部１１２及び１２２は、Ｂ３バイトの次のＳＯＨ時に、誤り情報を書き込んでいる。しかしながら、誤り情報を書き込むタイミングは、Ｂ３バイトの次以外のＳＯＨ時としてもよい。
【図面の簡単な説明】
【０１６８】
【図１】この発明に係る伝送装置の無瞬断切替回路の構成を示すブロック図である。
【図２】この発明に係る伝送装置の無瞬断切替回路の動作例を示す図である。
【図３】誤り情報の書き込みタイミングを示す図である。
【図４】誤り情報重畳ＶＣ格納用のアドレスの構成を示す図である。
【図５】ＳＴＭ−１のフレーム構造を示す図である。
【図６】ＳＤＨ信号の主要部分の構成を示す図である。
【図７】従来の伝送装置の無瞬断切替回路の構成を示すブロック図である。
【図８】従来の伝送装置の無瞬断切替回路の動作例を示す図である。
【符号の説明】
【０１６９】
１０，２０    …ＰＴＲ解釈部
１２，２２    …ＭＦ検出部
１４，２４    …誤り検出部
１８，２８    …位相吸収メモリ
３０    …メモリ制御部
３２    …選択制御部
３４    …選択部
３６    …ＰＴＲ生成部
１０５    …ＳＤＨ伝送装置
１０６    …無瞬断切替回路
１１２，１２２    …誤り情報重畳部
１１４，１２４    …誤り情報分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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