(57)【要約】【課題】良好な形状のキャップ層を形成して、容易に適した仕事関数に制御することができる半導体装置、およびその製造方法を得ることを目的とする。【解決手段】本発明における半導体装置の製造方法は、ｈｉｇｈ−ｋ膜２および第１のゲート電極膜３が積層したゲートパターンが形成されるとともに、ゲートパターンをマスクとして、第１導電型および第２導電型のソース・ドレイン領域１２を形成する。次に、ゲートパターンの周囲を含む全面に層間絶縁膜１４を形成する。次に、第１導電型のＭＩＳＦＥＴ形成領域８の第１のゲート電極膜を除去して溝部２０ａを形成する。次に、溝部２０ａの底面および側面を含む全面に積層するようにキャップ層１５を形成する。次に、溝部２０ａを埋め込むように第２のゲート電極膜１６を形成する。次に、第２導電型のＭＩＳＦＥＴ形成領域９の第１のゲート電極膜３の表面が露出するように除去しキャップ層１５を拡散する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型のＭIＳＦＥＴと、第２導電型のＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）上面上にｈｉｇｈ−ｋ膜および第１のゲート電極膜がこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記ｈｉｇｈ−ｋ膜および前記第１のゲート電極膜をエッチングしてゲートパターンを形成する工程と、
（ｃ）前記半導体基板に前記ゲートパターンをマスクとして、前記第１導電型のＭＩＳＦＥＴ形成領域に第１導電型のソース・ドレイン領域と、前記第２導電型のＭＩＳＦＥＴ形成領域に第２導電型のソース・ドレイン領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記半導体基板上であって前記ゲートパターンの周囲を含む全面に層間絶縁膜を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記第１導電型のＭＩＳＦＥＴ形成領域の前記ゲートパターンの前記第１のゲート電極膜を除去して、溝部を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記半導体基板上であって前記溝部の底面および側面を含む全面に積層するようにキャップ層を形成する工程と、
（ｇ）前記キャップ層上であって前記溝部を埋め込むように第２のゲート電極膜を形成する工程と、
（ｈ）前記第２導電型のＭＩＳＦＥＴ形成領域の前記第１のゲート電極膜の表面が露出するように前記第２のゲート電極膜膜および前記キャップ層を除去する工程と、
（ｉ）前記工程（ｈ）の後、前記キャップ層を拡散する工程と、を備える半導体装置の製造方法。
【請求項２】
前記工程（ｉ）は、前記第１のゲート電極膜の表面をシリサイド化する際の熱処理により前記キャップ層を拡散する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）は、前記第１導電型のＭＩＳＦＥＴ形成領域の前記ゲートパターンの前記第１のゲート電極膜を除去して、前記ｈｉｇｈ−ｋ膜が露出するように溝部を形成する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、メタル層、多結晶シリコン層の順で積層して第１のゲート電極膜を形成し、
前記工程（ｅ）は、前記第１導電型のＭＩＳＦＥＴ形成領域の前記ゲートパターンの前記多結晶シリコン層を除去して、前記メタル層が露出するように溝部を形成する、請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｇ）は、前記キャップ層上であって前記溝部を埋め込むように金属からなる第２のゲート電極膜を形成する、請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｇ）は、前記キャップ層上であって前記溝部を埋め込むように多結晶シリコンからなる第２のゲート電極膜を形成する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第１導電型のＭＩＳＦＥＴはｎ型ＭＩＳＦＥＴであり、
前記キャップ層はランタン（Ｌａ）からなる、請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
第１導電型のＭIＳＦＥＴと、第２導電型のＭＩＳＦＥＴを有する半導体装置であって、
前記第１導電型のＭＩＳＦＥＴは、
半導体基板上に形成されたｈｉｇｈ−ｋゲート絶縁膜と、
前記ｈｉｇｈ−ｋゲート絶縁膜上に形成された凹状のキャップ層、前記凹状のキャップ層中に堆積された第１のゲート電極膜、を有する第１のゲート電極と、を備え、
前記第２導電型のＭＩＳＦＥＴは、
前記半導体基板上に形成された前記ｈｉｇｈ−ｋ絶縁膜と、
前記ｈｉｇｈ−ｋ絶縁膜上に形成され、メタル層および前記メタル層上に形成された多結晶シリコン層とからなる第２のゲート電極と、を備える、半導体装置。
【請求項９】
前記ｈｉｇｈ−ｋゲート絶縁膜と前記キャップ層との間に前記第２のゲート電極のメタル層と同一材料のメタル層をさらに備える、請求項８に記載の半導体装置。
【請求項１０】
前記第１のゲート電極膜は金属からなる、請求項８または９に記載の半導体装置。
【請求項１１】
前記第１のゲート電極膜は多結晶シリコンからなる、請求項９に記載の半導体装置。
【請求項１２】
前記第１導電型のＭＩＳＦＥＴはｎ型ＭＩＳＦＥＴであり、
前記キャップ層はランタン（Ｌａ）からなる、請求項８から１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関し、特にｈｉｇｈ−ｋ／メタルゲート構造を有するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の集積密度を向上させ、性能を向上させるために、半導体装置の構成要素であるＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）の微細化が進んでいる。しかし、微細化が進むにつれ、短チャネル効果の影響が大きくなるため、その抑制が重要な課題と考えられている。この課題に対する解決策の一つとして、ｈｉｇｈ−ｋ（高誘電率膜）ゲート絶縁膜とメタルゲートを組み合わせて使う方法が提案されている。一般的に、ＭＩＳＦＥＴ製造方法として、ソース/ドレイン拡散層の形成をゲート絶縁膜およびゲート電極の形成後に行うゲートファーストプロセスと、ソース/ドレイン拡散層の形成をゲート絶縁膜およびゲート電極の形成より前に行うゲートラストプロセスとが知られている。
【０００３】
一般的なゲートファーストプロセスのＣＭＩＳ（Complementary metal insulator semiconductor）は、以下の製造方法によりゲートが形成される。はじめにｎ型／ｐ型どちらかのゲート金属をデポした後、逆極性の部分のゲート金属をエッチングで除去する。次に、除去した部分上に始めにデポした金属と逆極性の金属をデポする。次に、その上にゲート高さとゲート抵抗を揃える物質（ｐｏｌｙ−ＳｉやＷが一般的）をデポし、ゲートエッチングを行ってゲートを形成する。
【０００４】
一方、一般的なゲートラストプロセスのＣＭＩＳは、以下の製造方法によりゲートが形成される。はじめにダミーゲート電極を形成し、ダミーゲート電極をマスクとしてｎ型およびｐ型の活性層を形成する。次に、層間絶縁膜を形成した後、ダミーゲート電極を除去してゲート電極形成用の凹状溝を形成する。次に、ゲート絶縁膜を形成し、所望の仕事関数を有する金属膜をレジストパターンを用いてｎ型／ｐ型それぞれの凹状溝に堆積してゲートを形成する。
【０００５】
しかしながら、上述したような一般的なゲートファーストプロセスを用いたデュアルメタルゲートでは、ｎ型／ｐ型それぞれで別々の仕事関数をもった金属を使って作成されるため、物理的、化学的性質の異なる材料を一度にエッチングする必要があり、加工性が難しいという問題があった。
【０００６】
また、上述したような一般的なゲートラストプロセスを用いたデュアルメタルゲートでは、ダミーゲートを用いた凹状溝にｎ型／ｐ型それぞれで別々の仕事関数を持った金属をカバレッジの問題なく埋めることが難しいという問題があった。
【０００７】
そこで、これらの問題を解決するために、ｈｉｇｈ−ｋの上にキャッピングレイヤーを形成し、１種類のゲートの金属により仕事関数を制御する方法が知られている。このキャッピングレイヤーを用いたＣＭＩＳは、以下の製造方法によりゲートが形成される。はじめに、ｈｉｇｈ−ｋゲート絶縁膜を成膜した後、キャッピングレイヤーをデポし、キャッピングレイヤーを使わない極性の領域からキャッピングレイヤーを除去する。次に、ゲート金属をデポし、ｐｏｌｙ−ＳｉやＷをデポし、エッチングを行ってゲートを形成する。
【０００８】
上述した内容に関連する技術が下記特許文献１から１０に開示されている。
【０００９】
【特許文献１】特開平１０−１８９９６６号公報
【特許文献２】特開２０００−０３１４７４号公報
【特許文献３】特開２００１−０２４１９０号公報
【特許文献４】特開２００３−３４７４２０号公報
【特許文献５】特開２００１−２８４４６６号公報
【特許文献６】米国特許第６０６６５３３号公報
【特許文献７】米国特許第６１７１９１０号公報
【特許文献８】米国特許第６５１８１５４号公報
【特許文献９】米国特許第６５７３１３４号公報
【特許文献１０】米国特許第６５８６２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
キャッピングレイヤーを用いた上述した製造方法は、金属、ｈｉｇｈ−ｋ絶縁膜ともに１種類となるため、上述したエッチングの加工性およびカバレッジの問題は起こらない。しかしながら、キャッピングレイヤーをＮｃｈＭＩＳＦＥＴ（以下、ＮＭＩＳと記載）、ＰｃｈＭＩＳＦＥＴ（以下、ＰＭＩＳと記載）のどちらかの領域で除去しなければならないが、キャッピングレイヤーによく使われるＬａ化合物は潮解性が非常に強く、マスクをかけて除去することが難しいため、良好な形状のキャップ層を形成して仕事関数を制御することが難しいという問題があった。
【００１１】
そこで本発明はかかる問題を解決するためになされたものであり、良好な形状のキャップ層を形成して、容易に適した仕事関数に制御することができる半導体装置、およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施形態における第１導電型のＭIＳＦＥＴと、第２導電型のＭＩＳＦＥＴを有する半導体装置の製造方法は、上面上にｈｉｇｈ−ｋ膜および第１のゲート電極膜がこの順で積層したゲートパターンが形成されるとともに、このゲートパターンをマスクとして、第１導電型のソース・ドレイン領域と、第２導電型のソース・ドレイン領域を形成する。次に、半導体基板上であってゲートパターンの周囲を含む全面に層間絶縁膜を形成する。次に、第１導電型のＭＩＳＦＥＴ形成領域のゲートパターンの第１のゲート電極膜を除去して、溝部を形成する。次に、半導体基板上であって溝部の底面および側面を含む全面に積層するようにキャップ層を形成する。次に、キャップ層上であって溝部を埋め込むように第２のゲート電極膜を形成する。次に、第２導電型のＭＩＳＦＥＴ形成領域の第１のゲート電極膜の表面が露出するように第２のゲート電極膜膜およびキャップ層を除去し、キャップ層を拡散する。
【００１３】
本発明の一実施形態における第１導電型のＭIＳＦＥＴと、第２導電型のＭＩＳＦＥＴを有する半導体装置は、第１導電型のＭＩＳＦＥＴは、半導体基板上に形成されたｈｉｇｈ−ｋゲート絶縁膜と、ｈｉｇｈ−ｋゲート絶縁膜上に形成された凹状のキャップ層、凹状のキャップ層中に堆積された第１のゲート電極膜、を有する第１のゲート電極を備える。第２導電型のＭＩＳＦＥＴは、半導体基板上に形成された前記ｈｉｇｈ−ｋ絶縁膜と、ｈｉｇｈ−ｋ絶縁膜上に形成され、金属ゲート電極膜および金属ゲート電極膜上に形成された多結晶シリコンゲート電極膜とからなる第２のゲート電極とを備える。
【発明の効果】
【００１４】
本発明の一実施形態における半導体装置、およびその製造方法によれば、Ｌａ化合物の潮解性の影響を受けずに、良好な形状のキャップ層を形成することができるため、容易に適した仕事関数に制御することができる。また、従来のデュアルメタルゲート生成時に生じていたエッチングの加工性およびカバレッジの問題も生じない。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１から図３は、本発明の実施の形態１における半導体装置の製造工程を示した断面図である。図１から図３を参照して半導体装置の製造方法について説明する。はじめに、半導体基板１内に素子分離領域７を形成し、ｎ型ＭＩＳＦＥＴ形成領域８およびｐ型ＭＩＳＦＥＴ形成領域９を区画する。次に、ウェル注入を行い、ｎ型ＭＩＳＦＥＴ形成領域にｐ型ウェル１ａ、ｐ型ＭＩＳＦＥＴ形成領域９にｎ型ウェル１ｂを形成する。次に、半導体基板１の上面上にｈｉｇｈ−ｋ膜２（ゲート絶縁膜）およびメタルゲート３（ゲート電極膜）をこの順で積層する。
【００１６】
メタルゲート３の構造は、メタル層４／ｐｏｌｙ−Ｓｉ層５（もしくはＷ）／窒化膜６（本実施の形態ではＳｉＮ膜を用いる）とする。また、本実施の形態で用いるメタル層４は、ＰＭＩＳを作成する際に適した仕事関数を持つ金属（以下、ｐ−ｍｅｔａｌと記載）を積層する（図１（ａ））。後述するが、メタルゲート３の最上膜である窒化膜６（ＳｉＮ）は、層間酸化膜をエッチバック（ＣＭＰも含む）してゲートの頭を出すときのエッチストッパーとして働くと同時に、ソース・ドレイン領域をシリサイドするときのシリサイドプロテクションとしても働く。
【００１７】
次に、マスク１０ａを形成し、ｈｉｇｈ−ｋ膜２およびメタルゲート３をエッチングしてゲートパターンを形成する（図１（ｂ））。このとき、ＮＭＩＳとＰＭＩＳは同じ構造のため、エッチングにおいて、デュアルメタルのような加工性の困難は生じない。
【００１８】
次に、ゲートパターンの側面にｏｆｆｓｅｔを形成し、ゲートパターンおよびｏｆｆｓｅｔをマスクとして、ｎ型ＭＩＳＦＥＴ形成領域８にはｎ型の不純物、ｐ型ＭＩＳＦＥＴ形成領域９にはｐ型の不純物を注入する。これによりｅｘｔｅｎｓｉｏｎ領域が形成される。次に、ｏｆｆｓｅｔの側面にサイドウォール１１を形成し、ゲートパターンおよびサイドウォール１１をマスクとして、ｎ型ＭＩＳＦＥＴ形成領域８にはｎ型の不純物、ｐ型ＭＩＳＦＥＴ形成領域９にはｐ型の不純物を注入する。次に、アニール処理を施して、ｎ型およびｐ型の不純物を活性化することにより、ソース・ドレイン領域となる拡散層領域１２を形成する。次に、半導体基板１全面に高融点金属を堆積して熱処理を加えることで、ソース・ドレイン領域上にシリサイドを形成する（図１（ｃ））。このとき、ゲートパターンは、最上層にはＳｉＮが形成されているため、シリサイドは形成されない。
【００１９】
次に、エッチングストップレイヤー（以下、ライナー膜１３と記載）を成膜し、層間酸化膜１４（層間絶縁膜）をゲートパターンが埋まる高さまでデポする（図２（ｄ））。次に、ＣＭＰ法を用いて、ゲートパターンの上面が露出するまで層間酸化膜１４およびライナー膜１３を平坦化しながら除去する（図２（ｅ））。
【００２０】
次に、ＰＭＩＳ形成領域を覆うレジストパターン（マスク１０ｂ）を形成した後（図２（ｆ））、ＮＭＩＳ側のメタルゲート３（窒化膜６、ｐｏｌｙ−Ｓｉ層５、メタル層４）を除去し、ｈｉｇｈ−ｋ膜２が露出した溝部２０ａが形成される（図３（ｇ））。
【００２１】
次に、半導体基板１上であって溝部２０ａの底面および側面を含む全面にキャップ層１５（本実施の形態ではＬａ化合物）を積層する（図３（ｈ））。次に、キャップ層１５上であって溝部２０ａに金属を埋め込んでゲート電極膜１６を形成する（図３（ｉ））。ここで、Ｌａ化合物で仕事関数の制御が可能なため、ゲート電極膜１６は金属であればよく、仕事関数は問わない。
【００２２】
次に、ＣＭＰ法を用いて、ゲートパターンの表面が露出するまでゲート電極膜１６およびキャップ層１５を除去する。次に、ｎ型ＭＩＳＦＥＴ形成領域８を覆うレジストパターンを形成した後、ＰＭＩＳのゲートパターンの上面にシリサイド膜１８を形成する（図３（ｊ））。シリサイド化するときの熱により、Ｌａは絶縁膜（ｈｉｇｈ−ｋ膜２）とゲート電極膜１６との間に拡散する。この後は、ライナー窒化膜を引きなおし、通常のフローでトランジスタを形成する。
【００２３】
また、本実施の形態はＰＭＩＳをゲートファーストで形成した後にＮＭＩＳを形成する例を用いて説明したが、ＮＭＩＳをゲートファーストで形成した後にＰＭＩＳを形成しても良い。ただし、この場合はキャップ層１５にＬａ化合物ではなく、Ａｌ等のＰＭＩＳの仕事関数の制御に適した材料を用いる。
【００２４】
以上より、本実施の形態における半導体装置は、Ｌａ化合物の潮解性の影響を受けずに、良好な形状のキャップ層１５を形成することができるため、容易に適した仕事関数に制御することができる。また、従来のデュアルメタルゲート生成時に生じていたエッチングの加工性およびカバレッジの問題も生じない。
【００２５】
＜実施の形態２＞
図４は本発明の実施の形態２における半導体装置の製造工程を示した断面図である。図４を参照して、本実施の形態における半導体装置の製造方法について説明する。はじめに、ｐ型ＭＩＳＦＥＴ形成領域９にマスク１０ｂを形成する工程まで（図１（ａ）から図２（ｆ））は実施の形態１と同様のため説明を省略する。レジストパターン（マスク１０ｂ）を形成した後（図２（ｆ））、ＮＭＩＳ側の窒化膜６、ｐｏｌｙ−Ｓｉ層５を除去し、メタル層４が露出した溝部２０ｂが形成される（図４（ｇ））。ここで、実施の形態１と異なる点は、メタル層４を残して溝部２０ｂを形成する点である。
【００２６】
次に、半導体基板１上であって溝部２０ｂの底面および側面を含む全面にキャップ層１５（本実施の形態ではＬａ化合物）を積層する（図４（ｈ））。次に、キャップ層１５上であって溝部２０ｂを埋め込むようにゲート電極膜１７を形成する（図４（ｉ））。ここで、本実施の形態では、メタル層４上にゲート電極膜１７を形成するため、ゲート電極膜１７は、金属でもｐｏｌｙ−Ｓｉでもよい。
【００２７】
次に、ＣＭＰ法を用いて、ゲートパターンの表面が露出するまでゲート電極膜１７およびキャップ層１５を除去する。次に、ｎ型ＭＩＳＦＥＴ形成領域８を覆うレジストパターンを形成した後、ＰＭＩＳのゲートパターンの上面にシリサイド膜１８を形成する（図４（ｊ））。シリサイド化するときの熱により、Ｌａは絶縁膜（ｈｉｇｈ−ｋ膜２）とメタル層４との間に拡散する。この後は、ライナー窒化膜を引きなおし、通常のフローでトランジスタを形成する。
【００２８】
以上より、本実施の形態における半導体装置は、Ｌａ化合物の潮解性の影響を受けずに、良好な形状のキャップ層１５を形成することができるため、容易に適した仕事関数に制御することができる。また、従来のデュアルメタルゲート生成時に生じていたエッチングの加工性およびカバレッジの問題も生じない。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１における半導体装置の製造方法を示した断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法を示した断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法を示した断面図である。
【図４】本発明の実施の形態２における半導体装置の製造方法を示した断面図である。
【符号の説明】
【００３０】
１  半導体基板、１ａ  ｐ型ウェル、１ｂ  ｎ型ウェル、２  ｈｉｇｈ−ｋ膜、３  メタルゲート、４  メタル層、５  ｐｏｌｙ−Ｓｉ層、６  窒化膜、７  素子分離領域、８  ｎ型ＭＩＳＦＥＴ形成領域、９  ｐ型ＭＩＳＦＥＴ形成領域、１０ａ，１０ｂ  マスク、１１  サイドウォール、１２  拡散層領域、１３  ライナー膜、１４  層間酸化膜、１５  キャップ層、１６，１７  ゲート電極膜、１８  シリサイド膜、２０ａ，２０ｂ  溝部。
【図１】
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【図２】
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【図３】
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【図４】
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