(57)【要約】【課題】ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易となる構造を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０の表面よりも高い上面を有する素子分離絶縁膜１１により半導体基板に第１及び第２チャネル形成領域を有する第１及び第２半導体領域（１２，１３）がそれぞれ区分され、第１及び第２チャネル形成領域上にゲート絶縁膜１４と第１及び第２ゲート電極（Ｇ１，Ｇ２）が形成され、その両側部における第１及び第２半導体領域の表層部にソースドレイン領域が形成され、第１及び第２ゲート電極は、第１及び第２半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成された第１導電層１５ｐと、上記端部から素子分離絶縁膜上にはみ出すように第１導電層上に形成された第２導電層１６ｓとを有する構成とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも２個の電界効果トランジスタを有する半導体装置であって、
第１チャネル形成領域を有する第１半導体領域及び第２チャネル形成領域を有する第２半導体領域が隣接して設けられた半導体基板と、
前記第１半導体領域及び前記第２半導体領域を区分し、前記半導体基板の表面よりも高く形成された上面を有する素子分離絶縁膜と、
前記第１チャネル形成領域上及び前記第２チャネル形成領域上にそれぞれ形成されたゲート絶縁膜と、
前記第１チャネル形成領域上において前記ゲート絶縁膜を介して形成された第１ゲート電極と前記第２チャネル形成領域上において前記ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極の両側部における前記第１半導体領域の表層部及び前記第２ゲート電極の両側部における前記第２半導体領域の表層部においてそれぞれ形成されたソースドレイン領域と
を有し、
前記第１ゲート電極と前記第２ゲート電極は、それぞれ、前記第１半導体領域内及び前記第２半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように形成されている第１導電層と、前記第１導電層上に形成され、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように形成された第２導電層とを有することを特徴とする
半導体装置。
【請求項２】
前記第１ゲート電極と前記第２ゲート電極は、略同一直線に沿ったパターンで形成されている
請求項１に記載の半導体装置。
【請求項３】
前記素子分離絶縁膜上で前記第２導電層に分離領域が設けられ、前記第１ゲート電極と前記第２ゲート電極が分離されている
請求項１に記載の半導体装置。
【請求項４】
前記素子分離絶縁膜上で第２導電層が接続され、前記第１ゲート電極と前記第２ゲート電極が接続されている
請求項１に記載の半導体装置。
【請求項５】
前記第２導電層が高融点金属シリサイドから形成されている
請求項１に記載の半導体装置。
【請求項６】
前記第２導電層と、前記第１導電層における上面から所定の高さまでの領域が、高融点金属シリサイドから形成されている
請求項１に記載の半導体装置。
【請求項７】
前記第２導電層における上面から所定の高さまでの領域が、高融点金属シリサイドから形成されている
請求項１に記載の半導体装置。
【請求項８】
チャネル形成領域を有する半導体領域が設けられた半導体基板と、
前記半導体領域を区分し、前記半導体基板の表面よりも高く形成された上面を有する素子分離絶縁膜と、
前記チャネル形成領域上に形成されたゲート絶縁膜と、
前記チャネル形成領域上において前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体領域の表層部において形成されたソースドレイン領域と
を有して電界効果トランジスタが構成され、
前記ゲート電極は、前記半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように形成されている第１導電層と、前記第１導電層上に形成され、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように形成された第２導電層とを有することを特徴とする
半導体装置。
【請求項９】
少なくとも２個の電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板に、前記半導体基板の表面よりも高い上面を有する素子分離絶縁膜を形成し、前記素子分離絶縁膜で区分された第１半導体領域及び第２半導体領域を隣接して設ける工程と、
前記第１半導体領域に第１チャネル形成領域を形成し、前記第２半導体領域に第２チャネル形成領域を形成する工程と、
前記第１チャネル形成領域上及び前記第２チャネル形成領域上にそれぞれゲート絶縁膜を形成する工程と、
前記第１半導体領域内及び前記第２半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに前記第１導電層上に、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように第２導電層を形成して、前記第１チャネル形成領域上において前記ゲート絶縁膜を介して前記第１導電層と前記第２導電層を含む第１ゲート電極を形成し、前記第２チャネル形成領域上において前記ゲート絶縁膜を介して前記第１導電層と前記第２導電層を含む第２ゲート電極を形成する工程と、
前記第１ゲート電極の両側部における前記第１半導体領域の表層部及び前記第２ゲート電極の両側部における前記第２半導体領域の表層部においてそれぞれソースドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１ゲート電極と前記第２ゲート電極を形成する工程において、前記第１ゲート電極と前記第２ゲート電極を略同一直線に沿ったパターンで形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１ゲート電極と前記第２ゲート電極を形成する工程が、前記素子分離絶縁膜上で前記第２導電層に分離領域を設けて、前記第１ゲート電極と前記第２ゲート電極を分離する工程を含む
請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１ゲート電極と前記第２ゲート電極を形成する工程において、前記素子分離絶縁膜上で第２導電層により接続するようにして、前記第１ゲート電極と前記第２ゲート電極が接続されるように形成する
請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１ゲート電極と前記第２ゲート電極を形成する工程が、前記ゲート絶縁膜を底面とし、前記素子分離絶縁膜の側面を内壁面とする凹部を埋め込んで全面に第１導電層を形成する工程と、前記第１導電層を前記素子分離絶縁膜とともに上面からの研磨により平坦化して、前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接する状態に加工する工程とを含む
請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記第１導電層を上面からの研磨により平坦化する工程の後、前記第１導電層の上層に全面に前記第２導電層を形成する工程をさらに有する
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２導電層を形成する工程の後、前記第１導電層及び前記第２導電層を前記第１ゲート電極及び前記第２ゲート電極のパターンに加工する工程をさらに有する
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１導電層及び前記第２導電層を前記第１ゲート電極及び前記第２ゲート電極のパターンに加工する工程の後、前記第２導電層の上面から高融点金属シリサイド化する工程をさらに有する
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２導電層を形成する工程の後、
前記第１ゲート電極及び前記第２ゲート電極のゲート長を決定する第１の方向に沿って、前記第１導電層及び前記第２導電層を前記第１ゲート電極及び前記第２ゲート電極のパターンに加工する第１パターン加工工程と、
前記第１パターン加工工程の後、前記第２導電層の上面から高融点金属シリサイド化する工程と、
前記第１の方向と直行する第２の方向に沿って、上面から高融点金属シリサイド化されている前記第２導電層を前記第１ゲート電極及び前記第２ゲート電極のパターンに加工する第２パターン加工工程と
をさらに有する
請求項１４に記載の半導体装置の製造方法。
【請求項１８】
半導体基板に、前記半導体基板の表面よりも高い上面を有する素子分離絶縁膜を形成し、前記素子分離絶縁膜で区分された半導体領域を設ける工程と、
前記半導体領域にチャネル形成領域を形成する工程と、
前記チャネル形成領域上にゲート絶縁膜を形成する工程と、
前記半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに前記第１導電層上に、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように第２導電層を形成して、前記チャネル形成領域上において前記ゲート絶縁膜を介して前記第１導電層と前記第２導電層を含むゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体領域の表層部においてソースドレイン領域を形成する工程と
を有し、電界効果トランジスタを形成することを特徴とする
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、１メモリセルが６個のトランジスタを有するＳＲＡＭ（Static Random Access Memory）などの電界効果トランジスタを２個以上有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
【０００３】
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良く、また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００４】
図１２（ａ）は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
【０００５】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【０００６】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
【０００７】
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
【０００８】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【０００９】
図１２（ｂ）は、従来例に係る１メモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分され、また、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
【００１０】
上記の６個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００１１】
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１及び第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
【００１２】
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口され、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
【００１３】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図１２（ａ）に示す第１記憶ノードＮＤとなる。
【００１４】
一方、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口され、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。
【００１５】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図１２（ａ）に示す第２記憶ノードＮＤ／となる。
【００１６】
また、上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｃ、基準電位Ｖｓ、ビットラインＢＬあるいは反転ビットラインＢＬ／に接続されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
【００１７】
図１３（ａ）は、図１２（ｂ）中のＸ−Ｘ’における断面図であり、図１３（ｂ）は図１２（ｂ）中のＹ−Ｙ’における断面図である。図１３（ａ）及び図１３（ｂ）はそれぞれＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳを含む領域の断面であるが、図１３（ｂ）におけるＰＭＯＳ形成領域ＡＰＭＯＳは、図１２（ｂ）に示すように素子分離領域しか現れない断面となっている。
【００１８】
例えば、半導体基板１００にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１０１が形成されて活性領域が区分され、ＮＭＯＳ形成領域ＡＮＭＯＳにおいては上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１０２が、ＰＭＯＳ形成領域ＡＰＭＯＳにおいては上記の第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１０３が、それぞれウェルとして形成されている。
【００１９】
Ｐ型半導体領域１０２及びＮ型半導体領域１０３において、表層に酸化シリコンなどからなるゲート絶縁膜１０４がそれぞれ形成されており、その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１、第２ゲート電極Ｇ２及び第３ゲート電極Ｇ３となるゲート電極１０５が形成されている。
【００２０】
また、図１３（ａ）及び図１３（ｂ）の断面図には現れていないが、ゲート電極１０５の両側部におけるＰ型半導体領域１０２及びＮ型半導体領域１０３の表層部において、ソースドレイン領域が形成されている。
【００２１】
ここで、図１３（ａ）においては、ゲート電極１０５はＮＭＯＳ形成領域ＡＮＭＯＳからＰＭＯＳ形成領域ＡＰＭＯＳにかけて連続する１本のゲート電極として形成されている。これは、図１２（ｂ）にも示すように、第１ドライバトランジスタＤＴｒ１の第１ゲート電極Ｇ１と第１ロードトランジスタＬＴｒ１の第２ゲート電極が１本の連続したゲート電極として形成されていることに対応する。
【００２２】
一方、図１３（ｂ）においては、ゲート電極１０５は素子分離絶縁膜１０１上において分離領域ＳＰで分離されている。これは、図１２（ｂ）にも示すように、素子分離絶縁膜１０１上に設けられた分離領域ＳＰで第３ゲート電極Ｇ３と第５ゲート電極Ｇ５に分離されていることに対応する。
上記の第３ゲート電極Ｇ３と第５ゲート電極Ｇ５は、例えばポリシリコンなどからなる同一のレイヤーの導電層を、分離領域ＳＰなどにおいて分離されるように各ゲート電極のパターンに加工することで形成される。
【００２３】
近年の半導体のスケーリングに伴い、上記の構成のＳＲＡＭのセル面積も縮小されており、例えば６５ｎｍ世代では０．５μｍ２を下回る面積が目標であり、４５ｎｍ世代では０．２５μｍ２を下回る面積が目標となっている。
上記のスケーリングに伴い、ＳＲＡＭのセルにおける活性領域／ゲート電極／コンタクトのレイアウトが密になってきており、ゲート電極の端部形状の加工、特に上記の第２ゲート電極Ｇ２と第３ゲート電極Ｇ３を分離するような加工が困難になってきている。
【００２４】
例えば、特許文献１には、上記のゲート電極間の分離領域の加工を行うため、分離領域に予めダミーの絶縁層を設けておく方法が提案されている。
【００２５】
しかし、特許文献１の方法において、ダミーの絶縁層はフォトリソグラフィ工程によるマスク形成とドライエッチングにより形成することから、合わせずれが必ず生じることになる。
上記の合わせずれのために、ダミーの絶縁層が活性領域に近づきすぎた場合、トランジスタの閾値に影響を与え、トランジスタ特性のバラツキが大きくなる虞がある。さらにひどい場合には、ダミーの絶縁層が活性領域に乗り上げてしまい、トランジスタとして動作しなくなる可能性がある。
【００２６】
そのため、このダミーの絶縁層を形成する際は、活性領域に対しての合わせずれに注意を払う必要がある。
結果として、ゲート電極間の分離領域の幅を狭くすることが可能になったとしても、ダミーの絶縁層の形成時の合わせずれに対するマージンを確保するため、活性領域からの距離を余分にとらなくてはならなくなり、セル面積の縮小が不十分となってしまう可能性がある。
【特許文献１】特開２００５−１２９５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明の目的は、ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易となる構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２８】
本発明の半導体装置は、少なくとも２個の電界効果トランジスタを有する半導体装置であって、第１チャネル形成領域を有する第１半導体領域及び第２チャネル形成領域を有する第２半導体領域が隣接して設けられた半導体基板と、前記第１半導体領域及び前記第２半導体領域を区分し、前記半導体基板の表面よりも高く形成された上面を有する素子分離絶縁膜と、前記第１チャネル形成領域上及び前記第２チャネル形成領域上にそれぞれ形成されたゲート絶縁膜と、前記第１チャネル形成領域上において前記ゲート絶縁膜を介して形成された第１ゲート電極と前記第２チャネル形成領域上において前記ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極の両側部における前記第１半導体領域の表層部及び前記第２ゲート電極の両側部における前記第２半導体領域の表層部においてそれぞれ形成されたソースドレイン領域とを有し、前記第１ゲート電極と前記第２ゲート電極は、それぞれ、前記第１半導体領域内及び前記第２半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように形成されている第１導電層と、前記第１導電層上に形成され、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように形成された第２導電層とを有することを特徴とする。
【００２９】
上記の本発明の半導体装置は、少なくとも２個の電界効果トランジスタを有する半導体装置であって、半導体基板に、第１チャネル形成領域を有する第１半導体領域及び第２チャネル形成領域を有する第２半導体領域が隣接して設けられており、第１半導体領域及び第２半導体領域を区分し、半導体基板の表面よりも高い上面を有する素子分離絶縁膜が形成されており、第１チャネル形成領域上及び第２チャネル形成領域上にそれぞれゲート絶縁膜が形成されている。
また、第１チャネル形成領域上においてゲート絶縁膜を介して第１ゲート電極が形成され、第２チャネル形成領域上においてゲート絶縁膜を介して第２ゲート電極が形成されている。ここで、第１ゲート電極と第２ゲート電極は、それぞれ、第１半導体領域内及び第２半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成されている第１導電層と、第１導電層上に形成され、第１導電層と素子分離絶縁膜が接する第１導電層の端部から素子分離絶縁膜上にはみ出すように形成された第２導電層とを有する構成である。
また、第１ゲート電極の両側部における第１半導体領域の表層部及び第２ゲート電極の両側部における第２半導体領域の表層部においてそれぞれソースドレイン領域が形成されている。
【００３０】
また、本発明の半導体装置は、チャネル形成領域を有する半導体領域が設けられた半導体基板と、前記半導体領域を区分し、前記半導体基板の表面よりも高く形成された上面を有する素子分離絶縁膜と、前記チャネル形成領域上に形成されたゲート絶縁膜と、前記チャネル形成領域上において前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側部における前記半導体領域の表層部において形成されたソースドレイン領域とを有して電界効果トランジスタが構成され、前記ゲート電極は、前記半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように形成されている第１導電層と、前記第１導電層上に形成され、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように形成された第２導電層とを有することを特徴とする。
【００３１】
上記の本発明の半導体装置は、半導体基板に、チャネル形成領域を有する半導体領域が設けられ、半導体領域を区分する半導体基板の表面よりも高い上面を有する素子分離絶縁膜が形成されており、チャネル形成領域上にゲート絶縁膜が形成され、チャネル形成領域上においてゲート絶縁膜を介してゲート電極が形成されている。
ここで、ゲート電極は、半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成されている第１導電層と、第１導電層上に形成され、第１導電層と素子分離絶縁膜が接する第１導電層の端部から素子分離絶縁膜上にはみ出すように形成された第２導電層とを有する構成である。
また、ゲート電極の両側部における半導体領域の表層部においてソースドレイン領域が形成されており、電界効果トランジスタが構成されている。
【００３２】
また、本発明の半導体装置の製造方法は、少なくとも２個の電界効果トランジスタを有する半導体装置の製造方法であって、半導体基板に、前記半導体基板の表面よりも高い上面を有する素子分離絶縁膜を形成し、前記素子分離絶縁膜で区分された第１半導体領域及び第２半導体領域を隣接して設ける工程と、前記第１半導体領域に第１チャネル形成領域を形成し、前記第２半導体領域に第２チャネル形成領域を形成する工程と、前記第１チャネル形成領域上及び前記第２チャネル形成領域上にそれぞれゲート絶縁膜を形成する工程と、前記第１半導体領域内及び前記第２半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに前記第１導電層上に、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように第２導電層を形成して、前記第１チャネル形成領域上において前記ゲート絶縁膜を介して前記第１導電層と前記第２導電層を含む第１ゲート電極を形成し、前記第２チャネル形成領域上において前記ゲート絶縁膜を介して前記第１導電層と前記第２導電層を含む第２ゲート電極を形成する工程と、前記第１ゲート電極の両側部における前記第１半導体領域の表層部及び前記第２ゲート電極の両側部における前記第２半導体領域の表層部においてそれぞれソースドレイン領域を形成する工程とを有することを特徴とする。
【００３３】
上記の本発明の半導体装置の製造方法は、少なくとも２個の電界効果トランジスタを有する半導体装置の製造方法であって、ます、半導体基板に、半導体基板の表面よりも高い上面を有する素子分離絶縁膜を形成し、素子分離絶縁膜で区分された第１半導体領域及び第２半導体領域を隣接して設ける。
次に、第１半導体領域に第１チャネル形成領域を形成し、第２半導体領域に第２チャネル形成領域を形成し、次に、第１チャネル形成領域上及び第２チャネル形成領域上にそれぞれゲート絶縁膜を形成する。
次に、第１半導体領域内及び第２半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに第１導電層上に、第１導電層と素子分離絶縁膜が接する第１導電層の端部から素子分離絶縁膜上にはみ出すように第２導電層を形成して、第１チャネル形成領域上においてゲート絶縁膜を介して第１導電層と第２導電層を含む第１ゲート電極を形成し記第２チャネル形成領域上においてゲート絶縁膜を介して第１導電層と第２導電層を含む第２ゲート電極を形成する。
次に、第１ゲート電極の両側部における第１半導体領域の表層部及び第２ゲート電極の両側部における第２半導体領域の表層部においてそれぞれソースドレイン領域を形成する。
【００３４】
また、本発明の半導体装置の製造方法は、半導体基板に、前記半導体基板の表面よりも高い上面を有する素子分離絶縁膜を形成し、前記素子分離絶縁膜で区分された半導体領域を設ける工程と、前記半導体領域にチャネル形成領域を形成する工程と、前記チャネル形成領域上にゲート絶縁膜を形成する工程と、前記半導体領域内において前記素子分離絶縁膜と略同じ高さを有し、その端部が前記素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに前記第１導電層上に、前記第１導電層と前記素子分離絶縁膜が接する前記第１導電層の前記端部から前記素子分離絶縁膜上にはみ出すように第２導電層を形成して、前記チャネル形成領域上において前記ゲート絶縁膜を介して前記第１導電層と前記第２導電層を含むゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体領域の表層部においてソースドレイン領域を形成する工程とを有し、電界効果トランジスタを形成することを特徴とする。
【００３５】
上記の本発明の半導体装置の製造方法は、半導体基板に、半導体基板の表面よりも高い上面を有する素子分離絶縁膜を形成し、素子分離絶縁膜で区分された半導体領域を設け、半導体領域にチャネル形成領域を形成し、さらに、チャネル形成領域上にゲート絶縁膜を形成する。
次に、半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに第１導電層上に、第１導電層と素子分離絶縁膜が接する第１導電層の端部から素子分離絶縁膜上にはみ出すように第２導電層を形成して、チャネル形成領域上においてゲート絶縁膜を介して第１導電層と第２導電層を含むゲート電極を形成する。
次に、ゲート電極の両側部における半導体領域の表層部においてソースドレイン領域を形成し、以上のようにして、電界効果トランジスタを形成する。
【発明の効果】
【００３６】
本発明の半導体装置は、ゲート電極が、素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成されている第１導電層と、第１導電層上に素子分離絶縁膜上にはみ出すように形成された第２導電層とを有する構成であり、ゲート電極間の分離領域の加工は第２導電層部分を加工すればよく、ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易な構造となっている。
【００３７】
本発明の半導体装置の製造方法は、素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに第１導電層上に素子分離絶縁膜上にはみ出すように第２導電層を形成してゲート電極としており、ゲート電極間の分離領域の加工は第２導電層部分を加工すればよく、ゲート電極間の分離領域を含むゲート電極の端部形状を容易に加工することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。
【００３９】
第１実施形態
本実施形態に係る半導体装置は、半導体記憶装置の１つであるＳＲＡＭである。
図１（ａ）は、本実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
各メモリセルＭＣは、例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
【００４０】
例えば、第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。
【００４１】
また、例えば、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする第２ＣＭＯＳインバータが形成されている。
【００４２】
例えば、上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
【００４３】
また、例えば、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
【００４４】
図１（ｂ）は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分され、また、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成され、各半導体領域にはチャネル形成領域が形成されている。
【００４５】
上記の６個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
【００４６】
さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１及び第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
【００４７】
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口され、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
【００４８】
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図１（ａ）に示す第１記憶ノードＮＤとなる。
【００４９】
一方、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口され、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。
【００５０】
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図１（ａ）に示す第２記憶ノードＮＤ／となる。
【００５１】
また、上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｃ、基準電位Ｖｓ、ビットラインＢＬあるいは反転ビットラインＢＬ／に接続されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
【００５２】
図２（ａ）は、図１（ｂ）中のＸ−Ｘ’における断面図であり、図２（ａ）はＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳを含む領域の断面である。
例えば、半導体基板１０にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１が形成されて活性領域が区分され、ＮＭＯＳ形成領域ＡＮＭＯＳにおいては上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１２が、ＰＭＯＳ形成領域ＡＰＭＯＳにおいては上記の第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１３が、それぞれウェルとして隣接されて形成されている。Ｐ型半導体領域１２にはＮＭＯＳトランジスタのチャネル形成領域が形成されており、Ｎ型半導体領域１３にはＰＭＯＳトランジスタのチャネル形成領域が形成されている。
上記の素子分離絶縁膜は、半導体基板の表面よりも高い上面を有し、例えばその高さの差は４０〜１００ｎｍ程度である。
【００５３】
Ｐ型半導体領域１２及びＮ型半導体領域１３において、表層に酸化シリコンなどからなるゲート絶縁膜１４がそれぞれ形成されており、Ｐ型半導体領域１２のチャネル形成領域上においてゲート絶縁膜１４を介して第１ドライバトランジスタＤＴｒ１を構成する第１ゲート電極Ｇ１が形成され、また、Ｎ型半導体領域１３のチャネル形成領域上においてゲート絶縁膜１４を介して第１ロードトランジスタＬＴｒ１を構成する第２ゲート電極Ｇ２が形成されている。
【００５４】
ここで、上記の第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、それぞれ、Ｐ型半導体領域（第１半導体領域）１２内及びＮ型半導体領域（第２半導体領域）１３内において素子分離絶縁膜１１と略同じ高さを有し、その端部が素子分離絶縁膜１１の側面に接するように形成されている第１導電層１５ｐと、第１導電層１５ｐ上に形成され、第１導電層１５ｐと素子分離絶縁膜１１が接する第１導電層１５ｐの端部から素子分離絶縁膜１１上にはみ出すように形成された第２導電層１６ｓとを有する構成である。
【００５５】
さらに、上記の第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、略同一直線に沿ったパターンで形成されており、さらに、素子分離絶縁膜１１上で第２導電層１６ｓが接続され、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２が接続されている構成となっている。これは、図２（ｂ）にも示すように、第１ドライバトランジスタＤＴｒ１の第１ゲート電極Ｇ１と第１ロードトランジスタＬＴｒ１の第２ゲート電極Ｇ２が連続した導電層として形成されていることに対応する。
また、第２導電層１６ｓは、高融点金属シリサイドから形成されている。
【００５６】
また、図２（ａ）の断面図には現れていないが、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２の両側部におけるＰ型半導体領域１２及びＮ型半導体領域１３の表層部において、不図示のソースドレイン領域が形成されている。
【００５７】
上記の第１ゲート電極Ｇ１と第２ゲート電極Ｇ２の上層に、酸化シリコンなどからなる絶縁膜１７が形成されており、不図示の領域で各ソースドレイン領域やゲート電極などに対するコンタクトが開口されて、上層配線などに接続されている。
【００５８】
また、図２（ｂ）は図１（ｂ）中のＹ−Ｙ’における断面図である。図２（ｂ）もＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳを含む領域の断面であるが、図２（ｂ）におけるＰＭＯＳ形成領域ＡＰＭＯＳは、図１（ｂ）に示すように素子分離領域しか現れない断面となっている。
例えば、上記と同様に、半導体基板１０にＳＴＩ型の素子分離絶縁膜１１が形成されて活性領域が区分され、ＮＭＯＳ形成領域ＡＮＭＯＳにおいては上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１２が形成されている。ＰＭＯＳ形成領域ＡＰＭＯＳにおいては、図２（ｂ）に示す領域では素子分離領域となっているが、素子分離絶縁膜１１の下部にＮ型半導体領域１３が形成されている状態となっている。
上記と同様に、Ｐ型半導体領域１２にはＮＭＯＳトランジスタのチャネル形成領域が形成されており、また、上記の素子分離絶縁膜は、半導体基板の表面よりも高い上面を有する。
【００５９】
Ｐ型半導体領域１２において、表層に酸化シリコンなどからなるゲート絶縁膜１４がそれぞれ形成されており、Ｐ型半導体領域１２のチャネル形成領域上においてゲート絶縁膜１４を介して第１転送トランジスタＴＴｒ１を構成する第３ゲート電極Ｇ３が形成されている。
【００６０】
ここで、上記の第３ゲート電極Ｇ３と第２ゲート電極Ｇ２は、Ｐ型半導体領域（第１半導体領域）１２内において素子分離絶縁膜１１と略同じ高さを有し、その端部が素子分離絶縁膜１１の側面に接するように形成されている第１導電層１５ｐと、第１導電層１５ｐ上に形成され、第１導電層１５ｐと素子分離絶縁膜１１が接する第１導電層１５ｐの端部から素子分離絶縁膜１１上にはみ出すように形成された第２導電層１６ｓとを有する構成である。
【００６１】
さらに、図１（ｂ）に示すように、上記の第３ゲート電極Ｇ３は、第５ゲート電極Ｇ５と、略同一直線に沿ったパターンで形成されている。
ここで、図２（ｂ）に示すように、第３ゲート電極Ｇ３と第５ゲート電極Ｇ５は、素子分離絶縁膜１１上で第２導電層１６ｓに分離領域ＳＰが設けられ、第３ゲート電極Ｇ３と第５ゲート電極Ｇ５が分離されている構成となっている。これは、図１（ｂ）にも示すように、素子分離絶縁膜１１上に設けられた分離領域ＳＰで第３ゲート電極Ｇ３と第５ゲート電極Ｇ５に分離されていることに対応する。
【００６２】
また、図２（ｂ）の断面図には現れていないが、上記と同様に、第３ゲート電極Ｇ３の両側部におけるＰ型半導体領域１２の表層部において、不図示のソースドレイン領域が形成されている。
【００６３】
上記の第３ゲート電極Ｇ３と第５ゲート電極Ｇ５の上層に、酸化シリコンなどからなる絶縁膜１７が形成されており、第５ゲート電極Ｇ５に達する共通コンタクトＳＣＴ１が開口されて、上層配線１８に接続されている。
【００６４】
本実施形態に係るＳＲＡＭは、少なくとも２個の電界効果トランジスタを有する半導体装置において、ゲート電極が、素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成されている第１導電層と、第１導電層上に素子分離絶縁膜上にはみ出すように形成された第２導電層とを有する構成であり、後述するように、ゲート電極間の分離領域の加工は第２導電層部分を加工すればよく、ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易な構造となっている。
【００６５】
次に、本実施形態に係る半導体装置であるＳＲＡＭの製造方法について説明する。
図３（ａ）は、基板に素子分離絶縁膜を形成する工程までを示す平面図であり、図３（ｂ）は図３（ａ）中のＸ−Ｘ’における断面図、図３（ｃ）は図３（ａ）中のＹ−Ｙ’における断面図である。図中、領域ＡＮＭＯＳはＮＭＯＳ形成領域であり、ＡＰＭＯＳはＰＭＯＳ形成領域であり、以下同様である。
例えば、以下に示すようにＳＴＩ法により、半導体基板１０の活性領域となる領域に、ハードマスクとなる不図示の窒化シリコン膜を１２０〜２００ｎｍ程度の膜厚でパターン形成し、得られたハードマスクをマスクとしてドライエッチング処理を施し、半導体基板１０に凹部を形成し、例えばＣＶＤ（Chemical Vapor Deposition）法などにより凹部を埋め込んで全面に酸化シリコンを堆積させ、上面より化学機械研磨（Chemical Mechanical Polishing）処理で研磨して平坦化し、ハードマスクを選択的にエッチング除去することにより、半導体基板１０に素子分離絶縁膜１１を形成する。
上記のようにして得られる素子分離絶縁膜１１は、半導体基板１０の表面よりも高い上面を有し、例えば、その高さの差ｈ０は１００〜１５０ｎｍ程度となる。
【００６６】
図４（ａ）は、図３（ａ）〜（ｃ）の続きの工程を示す平面図であり、図４（ｂ）は図４（ａ）中のＸ−Ｘ’における断面図、図４（ｃ）は図４（ａ）中のＹ−Ｙ’における断面図である。
次に、例えば、上記の素子分離絶縁膜１１により区分された領域に導電性不純物を導入し、ＮＭＯＳ形成領域ＡＮＭＯＳにおいては上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域（第１半導体領域）１２を、ＰＭＯＳ形成領域ＡＰＭＯＳにおいては上記の第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域（第２半導体領域）１３を形成する。Ｐ型半導体領域１２にはＮＭＯＳトランジスタのチャネル形成領域が形成され、Ｎ型半導体領域１３にはＰＭＯＳトランジスタのチャネル形成領域が形成される。
次に、例えば、熱酸化法あるいはＣＶＤ法などにより、Ｐ型半導体領域（第１半導体領域）１２とＮ型半導体領域（第２半導体領域）１３において、ＮＭＯＳトランジスタのチャネル形成領域とＰＭＯＳトランジスタのチャネル形成領域上にゲート絶縁膜１４を形成する。
さらに、例えば、ＣＶＤ法によりポリシリコンを堆積させて、ゲート絶縁膜１４を底面とし、素子分離絶縁膜１１の側面を内壁面とする凹部を埋め込んで全面に第１導電層１５を、２００〜６００ｎｍの膜厚で形成する。
【００６７】
図５（ａ）は、図４（ａ）〜（ｃ）の続きの工程を示す平面図であり、図５（ｂ）は図５（ａ）中のＸ−Ｘ’における断面図、図５（ｃ）は図５（ａ）中のＹ−Ｙ’における断面図である。
次に、例えば、第１導電層１５を素子分離絶縁膜１１とともに上面からの研磨により平坦化する。
これにより、第１導電層１５を、素子分離絶縁膜１１と略同じ高さを有し、その端部が素子分離絶縁膜１１の側面に接する状態に加工できる。
上記の研磨処理においては、研磨処理後の素子分離絶縁膜１１と半導体基板１０の高さの差ｈ１、即ち、第１導電層１５の膜厚が、４０〜１５０ｎｍ程度となるように研磨処理する。
【００６８】
図６（ａ）は、図５（ａ）〜（ｃ）の続きの工程を示す平面図であり、図６（ｂ）は図６（ａ）中のＸ−Ｘ’における断面図、図６（ｃ）は図６（ａ）中のＹ−Ｙ’における断面図である。
次に、例えば、ＣＶＤ法により第１導電層１５の上層に全面にポリシリコンを堆積させ、第２導電層１６を１０~５０ｎｍ程度の膜厚で形成する。
【００６９】
図７（ａ）は、図６（ａ）〜（ｃ）の続きの工程を示す平面図であり、図７（ｂ）は図７（ａ）中のＸ−Ｘ’における断面図、図７（ｃ）は図７（ａ）中のＹ−Ｙ’における断面図である。
次に、例えば、フォトリソグラフィ工程によりレジスト膜をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチング処理を行って、第１導電層１５及び第２導電層１６を第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のパターンに加工する。図面上は、パターン加工された第１導電層１５ｐ及び第２導電層１６ｐを示している。
図７（ｃ）において、例えば、第３ゲート電極Ｇ３と第５ゲート電極Ｇ５としては、素子分離絶縁膜１１上で第２導電層１６ｐに分離領域ＳＰを形成して、分離する。
一方、図７（ｂ）において、例えば、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２としては、素子分離絶縁膜１１上で第２導電層１６ｐにより接続されるようにする。
【００７０】
上記のように素子分離絶縁膜１１上で第２導電層１６ｐに分離領域ＳＰを形成して分離するとき、第２導電層１６ｐは例えば１０〜５０ｎｍ程度に薄く形成されているので、エッチング加工が容易となっている。
【００７１】
上記のフォトリソグラフィ工程におけるレジスト膜の形成とエッチング加工は、１回の処理で各ゲート電極となるように加工してもよいが、２回の処理で行ってもよい。
即ち、第２導電層を形成する工程の後、図７（ｂ）においては、例えば、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長を決定する第１の方向に沿って、第１導電層１５及び第２導電層１６を第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のパターンに加工し、次に、第１の方向と直行する第２の方向に沿って、上面から第２導電層１６を第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のパターンに加工して、第１導電層１５ｐ及び第２導電層１６ｐとする。
あるいは、図７（ｃ）においては、例えば、第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５のゲート長を決定する第１の方向に沿って、第１導電層１５及び第２導電層１６を第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５のパターンに加工し、次に、第１の方向と直行する第２の方向に沿って、上面から第２導電層１６を第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５のパターンに加工して、第１導電層１５ｐ及び第２導電層１６ｐとする。
上記の場合においても、上記の２回目のエッチングは、薄い第２導電層１６ｐのみを加工するので、エッチング加工が容易となっている。
【００７２】
図８（ａ）は、図７（ａ）〜（ｃ）の続きの工程を示す平面図であり、図８（ｂ）は図８（ａ）中のＸ−Ｘ’における断面図、図８（ｃ）は図８（ａ）中のＹ−Ｙ’における断面図である。
次に、例えば、スパッタリング法により全面に、コバルト、ニッケル、タングステンあるいはプラチナなどの高融点金属を堆積させ、自己整合的にシリサイド化処理を行うことで、第２導電層１６ｐの上面から高融点金属シリサイド化し、高融点金属シリサイド層からなる第２導電層１６ｓとする。
このシリサイド化処理において、Ｐ型半導体領域（第１半導体領域）１２及びＮ型半導体領域（第２半導体領域）１３の表面などにおいても同時にシリサイド化されてもよい。
シリサイド化処理の後、未反応の高融点金属は除去する。
【００７３】
上記のようにして、素子分離絶縁膜１１と略同じ高さを有し、その端部が素子分離絶縁膜１１の側面に接する第１導電層１５ｐを形成し、第１導電層１５ｐの端部から素子分離絶縁膜１１上にはみ出すように第２導電層１６ｓを形成して、第１導電層１５ｐと第２導電層１６ｓからなる第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２などのゲート電極を形成することができる。
【００７４】
以降の工程としては、例えば、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２などのゲート電極の上層に、ＣＶＤ法などにより酸化シリコンなどからなる絶縁膜１７を形成し、所定のコンタクトを開口し、上層配線を形成して、図２に示す構成とすることができる。
【００７５】
上記の第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を形成する工程、あるいは、第３ゲート電極Ｇ３と第５ゲート電極Ｇ５を形成する工程などにおいて、例えば、図１などに示すように、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２あるいは第３ゲート電極Ｇ３と第５ゲート電極Ｇ５を略同一直線に沿ったパターンで形成する。
【００７６】
また、第３ゲート電極Ｇ３と第５ゲート電極Ｇ５を形成する工程などが、例えば、図１などに示すように、素子分離絶縁膜１１上で第２導電層１６ｓに分離領域ＳＰを設けて、第３ゲート電極Ｇ３と第５ゲート電極Ｇ５を分離する工程を含む。
【００７７】
また、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を形成する工程などにおいて、例えば、図１などに示すように、素子分離絶縁膜１１上で第２導電層１６ｓにより接続するようにして、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２などが接続されるように形成する。
【００７８】
次に、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２の両側部におけるＰ型半導体領域１２及びＮ型半導体領域１３の表層部において、不図示のソースドレイン領域を形成し、あるいは、第３ゲート電極Ｇ３の両側部におけるＰ型半導体領域１２の表層部において、不図示のソースドレイン領域を形成する。
次に、例えばＣＶＤ法により酸化シリコンなどからなる絶縁膜１７を形成し、共通コンタクトやその他のコンタクトを開口し、上層配線１８などを形成する。
以上で、図１及び図２に示す構成の半導体装置であるＳＲＡＭを製造することができる。
【００７９】
本実施形態に係る半導体装置であるＳＲＡＭの製造方法においては、少なくとも２個の電界効果トランジスタを有する半導体装置であるＳＲＡＭを製造する際に、素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに第１導電層上に素子分離絶縁膜上にはみ出すように第２導電層を形成してゲート電極としており、ゲート電極間の分離領域の加工は第２導電層部分を加工すればよく、ゲート電極間の分離領域を含むゲート電極の端部形状を容易に加工することができる。
【００８０】
第２実施形態
図９（ａ）〜（ｃ）は、本実施形態に係る半導体装置の部分拡大図である。
実質的に第１実施形態に係る半導体装置であるＳＲＡＭと同様であるが、例えば図２（ｂ）に示す第３ゲート電極Ｇ３における構成が異なる。
【００８１】
図９（ａ）は、上記の実施形態と同様に、第１導電層１５ｐがポリシリコン層から形成され、第２導電層１６ｓが高融点金属シリサイド層から形成されている。
【００８２】
図９（ｂ）は、第２導電層１６ｓが高融点金属シリサイド層から形成されているのは図９（ａ）と同様であるが、第１導電層１５ｐが、ポリシリコン層１５ｑと高融点金属シリサイド層１５ｒから形成されている。
これは、第２導電層の上面から高融点金属シリサイド化する際に、第１導電層の上方部分までがシリサイド化されたものである。
【００８３】
図９（ｃ）は、第１導電層１５ｐがポリシリコン層から形成されているのは図９（ａ）と同様であるが、第２導電層１６ｓが、ポリシリコン層１６ｔと高融点金属シリサイド層１６ｕから形成されている。
これは、第２導電層の上面から高融点金属シリサイド化する際に、第２導電層の途中の深さまでしかシリサイド化されなかったものである。
【００８４】
本実施形態に係るＳＲＡＭは、少なくとも２個の電界効果トランジスタを有する半導体装置において、ゲート電極が、素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成されている第１導電層と、第１導電層上に素子分離絶縁膜上にはみ出すように形成された第２導電層とを有する構成であり、ゲート電極間の分離領域の加工は第２導電層部分を加工すればよく、ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易な構造となっている。
【００８５】
第３実施形態
本実施形態に係る半導体装置は、第１実施形態に係る半導体装置であるＳＲＡＭと同様である。
本実施形態においては、ＳＲＡＭの製造方法が第１実施形態と一部異なる。
【００８６】
図６に至る工程までは、第１実施形態と同様である。
図１０（ａ）は、図６（ａ）〜（ｃ）の続きの工程を示す平面図であり、図１０（ｂ）は図１０（ａ）中のＸ−Ｘ’における断面図、図１０（ｃ）は図１０（ａ）中のＹ−Ｙ’における断面図である。
第２導電層を形成した後、例えば、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長を決定する第１の方向に沿って、第１導電層１５及び第２導電層１６をパターン加工して、第１導電層１５ｐ及び第２導電層１６ｐａとする。
あるいは、図７（ｃ）においては、例えば、第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５のゲート長を決定する第１の方向に沿って、第１導電層１５及び第２導電層１６をパターン加工して、第１導電層１５ｐ及び第２導電層１６ｐａとする。
【００８７】
図１１（ａ）は、図１０（ａ）〜（ｃ）の続きの工程を示す平面図であり、図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’における断面図、図１１（ｃ）は図１１（ａ）中のＹ−Ｙ’における断面図である。
次に、例えば、スパッタリング法により全面に、コバルト、ニッケル、タングステンあるいはプラチナなどの高融点金属を堆積させ、自己整合的にシリサイド化処理を行うことで、第２導電層１６ｐａの上面から高融点金属シリサイド化し、高融点金属シリサイド層からなる第２導電層１６ｓａとする。
シリサイド化処理の後、未反応の高融点金属は除去する。
【００８８】
次に、高融点金属シリサイド層となった第２導電層１６ｓａについて、第１の方向と直行する第２の方向に沿って、上面から第２導電層１６を第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のパターンに加工し、第２導電層１６ｓとする。
あるいは、第１の方向と直行する第２の方向に沿って第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５のパターンに加工して第２導電層１６ｓとする。
以上で、第１実施形態と同様の構成のＳＲＡＭを製造することができる。
【００８９】
本実施形態に係る半導体装置であるＳＲＡＭの製造方法においては、少なくとも２個の電界効果トランジスタを有する半導体装置であるＳＲＡＭを製造する際に、素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように第１導電層を形成し、さらに第１導電層上に素子分離絶縁膜上にはみ出すように第２導電層を形成してゲート電極としており、ゲート電極間の分離領域の加工は第２導電層部分を加工すればよく、ゲート電極間の分離領域を含むゲート電極の端部形状を容易に加工することができる。
【００９０】
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、ＳＲＡＭについて説明しているが、本発明はＳＲＡＭ以外の半導体記憶装置に適用することも可能であり、また、半導体記憶装置に限らず、２個以上の電界効果トランジスタを有する半導体装置または１つの電界効果トランジスタを有する半導体装置に適用することができる。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００９１】
本発明の半導体装置は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭ、あるいは、２個以上または１つの電界効果トランジスタを有する半導体装置に適用できる。
【００９２】
本発明の半導体装置の製造方法は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭの製造方法、あるいは、２個以上または１つの電界効果トランジスタを有する半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００９３】
【図１】図１（ａ）は本発明の第１実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１（ｂ）は第１実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
【図２】図２（ａ）は、図１（ｂ）中のＸ−Ｘ’における断面図であり、図２（ｂ）はＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳを含む領域の断面である。
【図３】図３（ａ）は本発明の第１実施形態に係る製造工程を示す平面図であり、図３（ｂ）は図３（ａ）中のＸ−Ｘ’における断面図、図３（ｃ）は図３（ａ）中のＹ−Ｙ’における断面図である。
【図４】図４（ａ）は、図３（ａ）〜（ｃ）の続きの工程を示す平面図であり、図４（ｂ）は図４（ａ）中のＸ−Ｘ’における断面図、図４（ｃ）は図４（ａ）中のＹ−Ｙ’における断面図である。
【図５】図５（ａ）は、図４（ａ）〜（ｃ）の続きの工程を示す平面図であり、図５（ｂ）は図５（ａ）中のＸ−Ｘ’における断面図、図５（ｃ）は図５（ａ）中のＹ−Ｙ’における断面図である。
【図６】図６（ａ）は、図５（ａ）〜（ｃ）の続きの工程を示す平面図であり、図６（ｂ）は図６（ａ）中のＸ−Ｘ’における断面図、図６（ｃ）は図６（ａ）中のＹ−Ｙ’における断面図である。
【図７】図７（ａ）は、図６（ａ）〜（ｃ）の続きの工程を示す平面図であり、図７（ｂ）は図７（ａ）中のＸ−Ｘ’における断面図、図７（ｃ）は図７（ａ）中のＹ−Ｙ’における断面図である。
【図８】図８（ａ）は、図７（ａ）〜（ｃ）の続きの工程を示す平面図であり、図８（ｂ）は図８（ａ）中のＸ−Ｘ’における断面図、図８（ｃ）は図８（ａ）中のＹ−Ｙ’における断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の部分拡大図である。
【図１０】図１０（ａ）は本発明の第３実施形態に係る製造工程を示す平面図であり、図１０（ｂ）は図１０（ａ）中のＸ−Ｘ’における断面図、図１０（ｃ）は図１０（ａ）中のＹ−Ｙ’における断面図である。
【図１１】図１１（ａ）は、図１０（ａ）〜（ｃ）の続きの工程を示す平面図であり、図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’における断面図、図１１（ｃ）は図１１（ａ）中のＹ−Ｙ’における断面図である。
【図１２】図１２（ａ）は従来例に係る６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図であり、図１２（ｂ）は従来例に係る１メモリセルのレイアウトを示す平面図である。
【図１３】図１３（ａ）は、図１２（ｂ）中のＸ−Ｘ’における断面図であり、図１３（ｂ）は図１２（ｂ）中のＹ−Ｙ’における断面図である。
【符号の説明】
【００９４】
１０…半導体基板、１１…素子分離絶縁膜、１２…Ｐ型半導体領域、１３…Ｎ型半導体領域、１４…ゲート絶縁膜、１５，１５ｐ…第１導電層、１５ｑ…ポリシリコン層、１５ｒ…高融点金属シリサイド層、１６，１６ｐ，１６ｐａ，１６ｓ，１６ｓａ…第２導電層、１６ｔ…ポリシリコン層、１６ｕ…高融点金属シリサイド層、１７…絶縁層、１８…上層配線、ＭＣ…メモリセル，Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、ＣＴ１，ＣＴ２…コンタクト、ＳＣＴ１，ＳＣＴ２…共通コンタクト、ＷＬ…ワードライン、ＢＬ…ビットライン、ＢＬ／…反転ビットライン、ＮＤ…第１記憶ノード、ＮＤ／…第２記憶ノード、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｇ３…第３ゲート電極、Ｇ４…第４ゲート電極、Ｇ５…第５ゲート電極、Ｇ６…第６ゲート電極、ＡＮＭＯＳ…ＮＭＯＳ形成領域、ＡＰＭＯＳ…ＰＭＯＳ形成領域、ＳＰ…分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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