(57)【要約】【課題】発熱を抑制する。【解決手段】複数のスイッチングトランジスタＭＨ１、ＭＨ２が並列に設けられる。出力回路２１０は、インダクタＬ１および出力キャパシタＣｏ１および整流素子を含む。パルス変調器１０は、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の目標値に近づくようにデューティ比が制御されるパルス信号Ｓｐを生成する。ドライバ２０は、パルス信号ＳＨを複数のスイッチングトランジスタＭＨ１、ＭＨ２に分配し、複数のスイッチングトランジスタＭＨ１、ＭＨ２を時分割的にオンさせる。【選択図】図１
2009136045.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に印加された入力電圧を降圧または昇圧し、出力端子から所定の目標値に安定化された出力電圧を出力するスイッチングレギュレータであって、
並列に設けられた複数のスイッチングトランジスタと、
インダクタおよび出力キャパシタおよび整流素子を含む出力回路と、
前記スイッチングレギュレータの出力電圧が所定の目標値に近づくようにデューティ比が制御されるパルス信号を生成するパルス変調器と、
前記パルス信号を前記複数のスイッチングトランジスタに分配し、前記複数のスイッチングトランジスタを時分割的にオンさせるドライバと、
を備えることを特徴とするスイッチングレギュレータ。
【請求項２】
前記ドライバは、前記パルス信号を分周し、分周された複数のパルス信号を前記複数のスイッチングトランジスタに分配することを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記ドライバは、前記複数のスイッチングトランジスタを時分割的にオンさせるオルタナティブモードと、前記複数のスイッチングトランジスタを同一のパルス信号で駆動する通常モードと、が切りかえ可能に構成されることを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記複数のスイッチングトランジスタは、略同一の素子サイズを有することを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項５】
前記ドライバは、前記複数のスイッチングトランジスタが順番にオンするように、前記分周された複数のパルス信号を分配することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項６】
前記整流素子は、単一の同期整流トランジスタであり、
前記ドライバは、前記パルス信号の毎周期ごとに前記同期整流トランジスタをオンすることを特徴とする請求項１または２に記載のスイッチングレギュレータ。
【請求項７】
前記整流素子は、ダイオードであることを特徴とする請求項１または２に記載のスイッチングレギュレータ。
【請求項８】
前記スイッチングレギュレータは降圧型であり、前記複数のスイッチングトランジスタは、ＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１から４のいずれかに記載のスイッチングレギュレータ。
【請求項９】
請求項１から４のいずれかに記載のスイッチングレギュレータを制御する制御回路であって、
前記パルス変調器および前記ドライバを含み一つの半導体基板上に一体集積化され、前記複数のスイッチングトランジスタのオン、オフを制御することを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型のスイッチングレギュレータに関する。
【背景技術】
【０００２】
テレビ、パーソナルコンピュータなどの電子機器に、降圧型のスイッチングレギュレータが搭載される。スイッチングレギュレータは、入力された電源電圧を降圧し、電子機器に搭載されるその他の回路ブロックへと供給する。
【０００３】
降圧型のスイッチングレギュレータは、スイッチングトランジスタ、整流素子、インダクタおよび出力キャパシタ、およびスイッチングトランジスタのオンオフを制御する制御回路を備える。
【０００４】
【特許文献１】特開２０００−３５４３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
負荷に供給される電流は、スイッチングトランジスタを経由して供給される。したがって、負荷が重くなるとスイッチングトランジスタにおける局所的、あるいは広範にわたる発熱が問題となる。一般にスイッチングレギュレータの負荷応答性をはじめとする諸特性は、スイッチング周波数が高いほど優れているが、スイッチングトランジスタの発熱が問題となる場合、スイッチング周波数を低く設計せざるを得ず、スイッチングレギュレータやセットの設計条件が制約されてしまう。こうした問題は昇圧型のスイッチングレギュレータにおいても発生しうる。
【０００６】
本発明はかかる課題に鑑みてなされたものであり、その目的は、発熱を抑制可能なスイッチングレギュレータの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、入力端子に印加された入力電圧を降圧または昇圧し、出力端子から所定の目標値に安定化された出力電圧を出力するスイッチングレギュレータに関する。スイッチングレギュレータは、並列に設けられた複数のスイッチングトランジスタと、インダクタおよび出力キャパシタおよび整流素子を含む出力回路と、スイッチングレギュレータの出力電圧が所定の目標値に近づくようにデューティ比が制御されるパルス信号を生成するパルス変調器と、パルス信号を複数のスイッチングトランジスタに分配し、複数のスイッチングトランジスタを時分割的にオンさせるドライバと、を備える。
【０００８】
この態様によると、パルス信号を複数のスイッチングトランジスタに分配して時分割駆動することにより、ひとつのスイッチングトランジスタにパルス電流が連続的に流れ続けるのを抑制できる。その結果、スイッチングトランジスタの発熱を抑制することができる。
【０００９】
ドライバは、パルス信号を分周し、分周された複数のパルス信号を複数のスイッチングトランジスタに分配してもよい。
【００１０】
ドライバは、複数のスイッチングトランジスタを時分割的にオンさせるオルタナティブモードと、複数のスイッチングトランジスタを同一のパルス信号で駆動する通常モードと、が切りかえ可能に構成されてもよい。
【００１１】
複数のスイッチングトランジスタは、略同一の素子サイズを有してもよい。複数のスイッチングトランジスタを同サイズとすることにより、時分割駆動にともなう負荷の駆動能力の変動を抑制できる。
【００１２】
ドライバは、複数のスイッチングトランジスタが順番にオンするように、分周された複数のパルス信号を分配してもよい。
【００１３】
整流素子は、単一の同期整流トランジスタであり、ドライバは、パルス信号の毎周期ごとに同期整流トランジスタをオンしてもよい。
【００１４】
整流素子は、ダイオードであってもよい。
【００１５】
ある態様のスイッチングレギュレータは降圧型であり、複数のスイッチングトランジスタは、ＰチャンネルＭＯＳＦＥＴであってもよい。
【００１６】
本発明の別の態様は、上述のスイッチングレギュレータの制御回路である。この制御回路は、上述のパルス変調器およびドライバを含み一つの半導体基板上に一体集積化され、複数のスイッチングトランジスタのオン、オフを制御する。
【００１７】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、スイッチングトランジスタの発熱を抑制できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１は、実施の形態に係る降圧型のスイッチングレギュレータ２００の構成を示す回路図である。スイッチングレギュレータ２００は、入力端子２０２に印加された入力電圧Ｖｉｎを降圧し、出力端子２０４から所定の目標値に安定化された出力電圧Ｖｏｕｔを出力する同期整流方式の降圧型スイッチングレギュレータである。
【００２２】
スイッチングレギュレータ２００は、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２、出力回路２１０および制御回路１００を備える。出力回路２１０は、ローサイドトランジスタＭＬ１、インダクタＬ１、出力キャパシタＣｏ１を含む。
【００２３】
図１のスイッチングレギュレータ２００には、複数のスイッチングトランジスタ、すなわち第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２が設けられている。第１ハイサイドトランジスタＭＨ１および第２ハイサイドトランジスタＭＨ２は、それぞれのソースおよびドレインが共通に接続され、並列に設けられている。共通接続されたソースは、入力端子２０２に接続される。複数のスイッチングトランジスタＭＨ１、ＭＨ２は、同型のＰチャンネルＭＯＳＦＥＴである。複数のスイッチングトランジスタＭＨ１、ＭＨ２は、略同一の素子サイズを有することが望ましい。
【００２４】
ローサイドトランジスタＭＬ１はＮチャンネルＭＯＳＦＥＴであり、同期整流のために設けられる。ローサイドトランジスタＭＬ１のソースは接地され、ドレインは複数のスイッチングトランジスタ（ＭＨ１、ＭＨ２）のドレインと接続される。つまり、ローサイドトランジスタＭＬ１は、入力端子２０２と接地端子（固定電圧端子）の間に、複数のスイッチングトランジスタ（ＭＨ１、ＭＨ２）と直列に設けられる。
【００２５】
インダクタＬ１は、複数のスイッチングトランジスタＭＨ１、ＭＨ２とローサイドトランジスタＭＬ１の接続点Ｎ１と出力端子２０４の間に設けられる。出力キャパシタＣｏ１は、出力端子２０４と接地端子の間に設けられる。
【００２６】
スイッチングトランジスタＭＨ１、ＭＨ２の少なくとも一方と、ローサイドトランジスタＭＬ１が交互にオンオフすることにより、出力端子２０４にはスイッチングトランジスタＭＨ１、ＭＨ２のオン時間に応じた出力電圧Ｖｏｕｔが生成される。
【００２７】
制御回路１００は、パルス変調器１０、デッドタイム生成部１２、ドライバ２０を備え、一つの半導体基板上に一体に集積化される。出力電圧Ｖｏｕｔは帰還端子Ｐ４に帰還される。パルス変調器１０は、帰還されたスイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の目標値に近づくようにデューティ比が制御されるパルス信号Ｓｐを生成する。パルス変調器１０は、アナログ回路、デジタル回路を問わず、公知のパルス幅変調器、パルス周波数変調器を利用すればよく、電圧モード、電流モードのいずれの方式であってもよい。
【００２８】
デッドタイム生成部１２は、パルス信号Ｓｐを受け、ハイサイドトランジスタＭＨ１、ＭＨ２が、ローサイドトランジスタＭＬ１と同時にオンしないようにデッドタイムを設け、ハイサイドトランジスタ用のパルス信号ＳＨと、ローサイド用のパルス信号ＳＬを出力する。
【００２９】
ドライバ２０は、分周器２２、第１ハイサイドドライバ２４、第２ハイサイドドライバ２６、ローサイドドライバ２８を含む。ドライバ２０のローサイドドライバ２８はローサイド用のパルス信号ＳＬを受け、これを第３スイッチング端子Ｐ３を介してローサイドトランジスタＭＬ１のゲートに供給する。つまり、ドライバ２０は、パルス信号Ｓｐの毎周期ごとに、そのオフ時間に対応して同期整流用のトランジスタＭＬ１をオンさせる。
【００３０】
また、ドライバ２０は、ハイサイド用のパルス信号ＳＨを、複数のスイッチングトランジスタＭＨ１、ＭＬ２に分配し、複数のスイッチングトランジスタＭＨ１、ＭＨ２を時分割的にオンさせる。
【００３１】
分周器２２は、ハイサイド用のパルス信号ＳＨを分周する。ドライバ２０は、分周された複数のパルス信号ＳＨ１、ＳＨ２を複数のスイッチングトランジスタＭＨ１、ＭＨ２に分配する。分周されたパルスの一方ＳＨ１は、第１ハイサイドドライバ２４に供給され、他方ＳＨ２は第２ハイサイドドライバ２６に供給される。第１ハイサイドドライバ２４、第２ハイサイドドライバ２６は、第１スイッチング端子Ｐ１、第２スイッチング端子Ｐ２を介して第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２を駆動する。
【００３２】
たとえば、ドライバ２０は、複数のスイッチングトランジスタＭＨ１、ＭＨ２が順番に、あるいは交互にオンするように、分周された複数のパルス信号ＳＨ１、ＳＨ２を分配する。
【００３３】
以上がスイッチングレギュレータ２００の構成である。次にスイッチングレギュレータ２００の動作を説明する。図２は、図１のスイッチングレギュレータ２００の動作を示すタイムチャートである。ドライバ２０は、パルス信号Ｓｐのハイレベルの期間を、複数のスイッチングトランジスタ（ハイサイドトランジスタＭＨ１、ＭＨ２）のオン時間に割り当て、ローレベルの期間を、ローサイドトランジスタＭＬ１のオン時間に割り当てる。
【００３４】
ドライバ２０によってパルス信号Ｓｐが１／２分周され、分周後のパルス信号ＳＨ１、ＳＨ２が、それぞれ第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２に供給される。その結果、２つのハイサイドトランジスタＭＨ１、ＭＨ２は交互にオンとなる。つまり、スイッチングレギュレータ２００は、第１ハイサイドトランジスタＭＨ１がオン、ローサイドトランジスタＭＬ１がオン、第２ハイサイドトランジスタＭＨ２がオン、ローサイドトランジスタＭＬ１がオンという動作を繰り返し実行する。
【００３５】
その結果、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２にはそれぞれ、単一のハイサイドトランジスタが設けられた場合に比べて、パルス電流が連続して流れるのを抑制できる。
【００３６】
実験では、Ｖｉｎ＝７Ｖ、Ｖｏｕｔ＝３．３Ｖ、スイッチング周波数１ＭＨｚの条件下で、図１のスイッチングレギュレータ２００を動作させて、ハイサイドトランジスタＭＨ１、ＭＨ２の周囲温度を測定したところ、６３℃を得た。比較のため、同条件で単一のハイサイドトランジスタを動作させて温度を測定したところ、７４℃を得た。すなわち、１０℃近く温度が低下したことが確認された。
【００３７】
このように実施の形態に係るスイッチングレギュレータ２００によれば、発熱を抑制することができる。また、発熱が抑制できることにより、従来に比べてスイッチング周波数を上昇させることも可能である。この場合、出力電圧Ｖｏｕｔの安定性を高めることが可能となる。
【００３８】
ドライバ２０は、好ましくは、複数のスイッチングトランジスタＭＨ１、ＭＨ２を時分割的にオンさせるオルタナティブモードと、複数のスイッチングトランジスタＭＨ１、ＭＨ２を同一のパルス信号で駆動する通常モードと、が切りかえ可能に構成される。言い換えれば、ＳＨ１＝ＳＨ２＝ＳＨに設定可能に構成される。この場合、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２を同じタイミングでスイッチングさせることができ、単一のハイサイドトランジスタが設けられる従来のスイッチングレギュレータと同じ動作モードを実現できる。
【００３９】
あるいは通常モードを設けることにより、制御回路１００の外部に単一のスイッチングトランジスタ（ハイサイドトランジスタＭＨ１、ＭＨ２のいずれか一方）のみが設けられる場合にも、駆動することが可能となる。
つまり通常モードとオルタナティブモードを切りかえ可能とすることにより、制御回路１００の汎用性を高めることができる。
【００４０】
図３は、ドライバ２０の分周器２２の構成例の一部を示す回路図である。インバータ３０はハイサイド用のパルス信号Ｓｐを反転する。Ｄフリップフロップ３２は、クロック端子にインバータ３０により反転されたパルス信号ＳＨを受ける。Ｄフリップフロップ３２の反転端子＊Ｑは、入力端子Ｄに接続される。Ｄフリップフロップ３２によって、ハイサイド用のパルス信号ＳＨが１／２分周される。
【００４１】
ＮＯＲゲート３６は、インバータ３０の出力とＤフリップフロップ３２の出力の否定論理和をパルス信号ＳＨ１として出力する。インバータ３４は、インバータ３０の出力を反転する。ＡＮＤゲート３８は、インバータ３４の出力とＤフリップフロップ３２の出力の論理積をパルス信号ＳＨ２として出力する。なお、図３の分周器２２の構成は一例であり、これに限定されるものではない。
【００４２】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４３】
実施の形態では、同期整流方式のスイッチングレギュレータを例に説明したが、本発明はこれに限定されない。たとえばローサイドトランジスタＭＬ１に替えて整流用のダイオードを設けてもよい。
【００４４】
実施の形態では、２個のハイサイドトランジスタを設ける場合について説明したが、３個以上のハイサイドトランジスタを設けてもよい。この場合、熱分散の効果をさらに高めることができる。
【００４５】
さらに、実施の形態では、パルス信号Ｓｐを１／２分周して、第１ハイサイドトランジスタＭＨ１と第２ハイサイドトランジスタＭＨ２を交互にオンする場合を説明したが、本発明はこれに限定されない。
一般化すると、ｎ（自然数）個の連続するパルスを１セットとして２つのパルスのセットを生成し、各セットを第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２に分配してもよい。すなわち図２のタイムチャートはｎ＝１の場合を示すが、ｎは２以上であってもよい。
【００４６】
実施の形態では、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２がＰチャンネルＭＯＳＦＥＴの場合を説明したが、ＮチャンネルＭＯＳＦＥＴであってもよい。
【００４７】
また、実施の形態では降圧型のスイッチングレギュレータについて説明したが、昇圧型のスイッチングレギュレータに適用することも可能である。図４は、実施の形態に係る昇圧型のスイッチングレギュレータ２００ａの構成を示す回路図である。スイッチングレギュレータ２００ａは、複数のローサイドトランジスタＭＬ１、ＭＬ２、制御回路１００および出力回路２１０ａを含む。出力回路２１０のトポロジーは公知であるから説明を省略する。整流用のダイオードＤ１に替えて、整流用トランジスタを用いてもよい。
【００４８】
図４のスイッチングレギュレータ２００ａは、複数のスイッチングトランジスタＭＬ１、ＭＬ２を備える。制御回路１００は複数のスイッチングトランジスタＭＬ１、ＭＬ２を時分割的に駆動する。図４のスイッチングレギュレータ２００ａによれば、図１の降圧型のスイッチングレギュレータ２００と同様に、スイッチングトランジスタＭＬ１、ＭＬ２の発熱を抑制できる。
【００４９】
図１または図４のスイッチングレギュレータにおいて、スイッチングトランジスタは制御回路１００に内蔵されてもよい。
【００５０】
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００５１】
【図１】実施の形態に係る降圧型のスイッチングレギュレータの構成を示す回路図である。
【図２】図１のスイッチングレギュレータの動作を示すタイムチャートである。
【図３】ドライバの分周器の構成例の一部を示す回路図である。
【図４】実施の形態に係る昇圧型のスイッチングレギュレータの構成を示す回路図である。
【符号の説明】
【００５２】
ＭＨ１…第１ハイサイドトランジスタ、ＭＨ２…第２ハイサイドトランジスタ、ＭＬ１…ローサイドトランジスタ、Ｌ１…インダクタ、Ｃｏ１…出力キャパシタ２１０、１００…制御回路、Ｐ１…第１スイッチング端子、Ｐ２…第２スイッチング端子、Ｐ３…第３スイッチング端子、Ｐ４…帰還端子、１０…パルス変調器、１２…デッドタイム生成部、２０…ドライバ、２２…分周器、２４…第１ハイサイドドライバ、２６…第２ハイサイドドライバ、２８…ローサイドドライバ、２００…スイッチングレギュレータ、２０２…入力端子、２０４…出力端子、２１０…出力回路。
【図１】
2009136045.tif 000003
【図２】
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【図３】
2009136045.tif 000005
【図４】
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