(57)【要約】【課題】安定化キャパシタの容量を削減しながら、降圧トランジスタのゲート電圧変動を抑制する。【解決手段】電圧発生回路３０には、差動増幅回路１、ゲート電圧安定化回路２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。ゲート電圧安定化回路２は、スタンバイ状態からアクティブ状態、或いはアクティブ状態からスタンバイ状態に変化するとき降圧トランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲート電圧の変化を抑制する。【選択図】図１
2009116684.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、
ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、
ドレインに前記第１の電圧が入力され、ゲートに第１の制御信号が入力される第１のトランジスタと、ドレインが前記第１のトランジスタのソースに接続され、ソースに前記第１の電圧が入力され、ゲートに第２の制御信号が入力され第２のトランジスタと、前記第１のトランジスタのソース及び前記第２のトランジスタのドレインに接続されるキャパシタとを有し、前記スタンバイ状態から前記アクティブ状態に変化するとき、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮからＯＦＦに変化し、前記キャパシタが前記第１の降圧トランジスタのゲート側の電荷を引き込んで前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制し、前記アクティブ状態から前記スタンバイ状態に変化するときに、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮからＯＦＦに変化し、前記キャパシタが蓄積されている電荷を前記第１の降圧トランジスタのゲート側に放出して前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制するゲート電圧安定化回路と、
を具備することを特徴とする電圧発生回路。
【請求項２】
前記キャパシタは、一端が前記第１のトランジスタのソース及び前記第２のトランジスタのドレインに接続され、他端に第３の制御信号が入力され、前記第３の制御信号にもとづいて前記キャパシタに電荷が蓄積或いは蓄積された電荷が放出されることを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、
ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、
ドレインに前記第１の電圧が入力され、ゲートに第１の制御信号が入力される第１のトランジスタと、ドレインが前記第１のトランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに第２の制御信号が入力され第２のトランジスタと、一端が前記第１のトランジスタのソース及び前記第２のトランジスタのドレインに接続され、他端が前記低電位側電源に接続される第１のキャパシタとを有し、前記スタンバイ状態から前記アクティブ状態に変化するとき、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮからＯＦＦに変化し、前記第１のキャパシタが前記第１の降圧トランジスタのゲート側の電荷を引き込んで前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制する第１のゲート電圧安定化回路と、
ドレインに前記第１の電圧が入力され、ゲートに第３の制御信号が入力される第３のトランジスタと、ソースが前記第１の高電位側電源に接続され、ドレインが前記第３のトランジスタのソースに接続され、ゲートに第４の制御信号が入力される第４のトランジスタと、一端が前記第３のトランジスタのソース及び前記第４のトランジスタのドレインに接続され、他端が前記第１の高電位側電源に接続される第２のキャパシタとを有し、前記アクティブ状態から前記スタンバイ状態に変化するとき、前記第３の制御信号にもとづいて前記第３のトランジスタがＯＮしており、前記第４の制御信号にもとづいて前記第４のトランジスタがＯＦＦしており、前記第２のキャパシタが蓄積されている電荷を前記第１の降圧トランジスタのゲート側に放出して前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制する第２のゲート電圧安定化回路と、
を具備することを特徴とする電圧発生回路。
【請求項４】
ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、
ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、
ドレインに前記第１の電圧が入力され、ゲートに第１の制御信号が入力される第１のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端が低電位側電源に接続される第１の抵抗とを有し、前記スタンバイ状態から前記アクティブ状態に変化するとき、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第１の抵抗を介して前記第１の降圧トランジスタのゲートの電荷を前記低電位側電源側に引き込んで前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制する第１のゲート電圧安定化回路と、
ドレインに前記第１の電圧が入力され、ゲートに第２の制御信号が入力される第２のトランジスタと、一端が前記第２のトランジスタのソースに接続され、他端が前記第１の高電位側電源に接続される第２の抵抗とを有し、前記アクティブ状態から前記スタンバイ状態に変化するとき、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮし、抵抗Ｒ２を介して前記第１の高電位側電源側から電荷を前記第１の降圧トランジスタのゲート側に供給して前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制する第２のゲート電圧安定化回路と、
を具備することを特徴とする電圧発生回路。
【請求項５】
前記第１の制御信号は、前記第１の降圧トランジスタのゲートに蓄積されている電荷を過剰に引き込まないように、デユーティ比及び印加期間が設定されたパルス信号であり、前記第２の制御信号は、前記第１の降圧トランジスタのゲートに過剰な電荷が供給されないようにデユーティ比及び印加期間が設定されたパルス信号であることを特徴とする請求項４に記載の電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置やＳｏＣなどに使用される電圧発生回路に関する。
【背景技術】
【０００２】
半導体素子の微細化、低電圧動作化、高集積度化の進展に伴い、半導体記憶装置やＳｏＣ（System  on  a  chip）などの半導体チップには、外部電源電圧とは異なる電圧を生成する電圧発生回路が搭載される。電圧発生回路には外部電源電圧を降圧する降圧回路と外部電源電圧を昇圧する昇圧回路とがある。降圧回路には、電流をあまり流さない、例えばスタンバイモードなどに使用される電圧発生回路（シリーズレギュレータ等）と、電流を流す、例えばアクティブモードなどに使用される出力トランジスタがソースフォロア型の電圧発生回路とがある。ソースフォロア型の電圧発生回路では、一般的に出力トランジスタの前段に設けられる出力トランジスタと同種類のミラートランジスタがダイオード接続（ゲートがドレインに接続）される（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載されるソースフォロア型の電圧発生回路では、スタンバイ状態からアクティブ状態に変化するとき、或いはアクティブ状態からスタンバイ状態に変化するとき、ソースフォロア型の降圧トランジスタのゲート電圧が変動し、出力される降圧された内部電源電圧が変動する。このため、通常ソースフォロア型の降圧トランジスタのゲート電圧変動対策として、一般的に容量の大きな安定化キャパシタを出力側に設ける。この容量の大きな安定化キャパシタを電圧発生回路が設けられる半導体集積回路（ＩＣ或いはＬＳＩ）に搭載した場合、チップ面積が増大するという問題点がある。
【特許文献１】特開２００３−１７８５８４号公報（頁８、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、安定化キャパシタの容量を削減でき、且つ降圧トランジスタのゲート電圧変動を抑制できる電圧発生回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の電圧発生回路は、ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、ドレインに前記第１の電圧が入力され、ゲートに第１の制御信号が入力される第１のトランジスタと、ドレインが前記第１のトランジスタのソースに接続され、ソースに前記第１の電圧が入力され、ゲートに第２の制御信号が入力され第２のトランジスタと、前記第１のトランジスタのソース及び前記第２のトランジスタのドレインに接続されるキャパシタとを有し、前記スタンバイ状態から前記アクティブ状態に変化するとき、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮからＯＦＦに変化し、前記キャパシタが前記第１の降圧トランジスタのゲート側の電荷を引き込んで前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制し、前記アクティブ状態から前記スタンバイ状態に変化するときに、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮからＯＦＦに変化し、前記キャパシタが蓄積されている電荷を前記第１の降圧トランジスタのゲート側に放出して前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制するゲート電圧安定化回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の電圧発生回路は、ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、ドレインに前記第１の電圧が入力され、ゲートに第１の制御信号が入力される第１のトランジスタと、ドレインが前記第１のトランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに第２の制御信号が入力され第２のトランジスタと、一端が前記第１のトランジスタのソース及び前記第２のトランジスタのドレインに接続され、他端が前記低電位側電源に接続される第１のキャパシタとを有し、前記スタンバイ状態から前記アクティブ状態に変化するとき、前記第１の制御信号にもとづいて前記第１のトランジスタがＯＦＦからＯＮに変化し、前記第２の制御信号にもとづいて前記第２のトランジスタがＯＮからＯＦＦに変化し、前記第１のキャパシタが前記第１の降圧トランジスタのゲート側の電荷を引き込んで前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制する第１のゲート電圧安定化回路と、ドレインに前記第１の電圧が入力され、ゲートに第３の制御信号が入力される第３のトランジスタと、ソースが前記第１の高電位側電源に接続され、ドレインが前記第３のトランジスタのソースに接続され、ゲートに第４の制御信号が入力される第４のトランジスタと、一端が前記第３のトランジスタのソース及び前記第４のトランジスタのドレインに接続され、他端が前記第１の高電位側電源に接続される第２のキャパシタとを有し、前記アクティブ状態から前記スタンバイ状態に変化するとき、前記第３の制御信号にもとづいて前記第３のトランジスタがＯＮしており、前記第４の制御信号にもとづいて前記第４のトランジスタがＯＦＦしており、前記第２のキャパシタが蓄積されている電荷を前記第１の降圧トランジスタのゲート側に放出して前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の変動を抑制する第２のゲート電圧安定化回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、安定化キャパシタの容量を削減でき、且つ降圧トランジスタのゲート電圧変動を抑制できる電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る電圧発生回路について、図面を参照して説明する。図１は電圧発生回路の構成を示す回路図、図２は差動増幅回路を示す回路図、図３はゲート電圧安定化回路を示す回路図である。本実施例では、スタンバイ状態からアクティブ状態、或いはアクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制するゲート電圧安定化回路を設けている。
【００１０】
図１に示すように、電圧発生回路３０には、差動増幅回路１、ゲート電圧安定化回路２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。なお、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１１】
電圧発生回路３０は、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源ＶＤＤ電圧と、例えばワード線昇圧用電源電圧としての高電位側電源ＶＰＰ電圧とを入力し、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。
【００１２】
Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１は、ソースに高電位側電源ＶＰＰ電圧が入力され、ゲートに差動増幅回路１から出力される制御信号ＰＧＭが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１は、制御信号ＰＧＭが“Ｌｏｗ”レベルのときに“ＯＮ”してドレイン側から出力電圧（ゲート電圧）ＶＧを出力する。
【００１３】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに出力電圧（ゲート電圧）ＶＧが入力され、ゲートがドレインに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ダイオード接続されたミラートランジスタとして機能する。
【００１４】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインに出力電圧（ゲート電圧）ＶＧが入力され、ゲートがドレインに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ダイオード接続されたミラートランジスタとして機能する。
【００１５】
Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２は、ソースに高電位側電源ＶＤＤ電圧が入力され、ゲートに制御信号ＶＰＧが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２は、制御信号ＶＰＧが“Ｌｏｗ”レベルのときに“ＯＮ”する。
【００１６】
Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＰＴ２のドレインに接続され、ゲートに出力電圧（ゲート電圧）ＶＧが入力され、制御信号ＶＰＧがアクティブのときに降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力するソースフォロア型の出力トランジスタである。
【００１７】
Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに出力電圧（ゲート電圧）ＶＧが入力され、スタンバイのとき及びアクティブのときに降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力するソースフォロア型の出力トランジスタである。
【００１８】
降圧トランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴＴ１は、制御信号ＶＰＧによりＰｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＮ”するとき（アクティブ状態のとき）に出力電圧ＶＩＮＴ電位を供給する。降圧トランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴＴ２は、制御信号ＶＰＧによらずスタンバイ状態及びアクティブ状態のときに出力電圧ＶＩＮＴ電位を供給する。ここで、アクティブ状態のときの電流量をＩａｃｔ、スタンバイ状態のときの電流量をＩｓｔｂ、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲート幅寸法をＷ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲート幅寸法をＷ２とし、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１及びＮＴＴ２のゲート長寸法が同一の場合、
Iact／Istb＝W1／W2・・・・・・・・・・式（１）
となるように設計される。即ち、単位ゲート幅当たりの負荷電流量がスタンバイ状態のときとアクティブ状態のときのとき一致するにするように設計される。
【００１９】
キャパシタＣ１は、一端がＮｃｈ  ＭＩＳトランジスタＮＴＴ１及びＮＴＴ２のソースに接続され、他端が低電位側電源ＶＳＳに接続される。キャパシタＣ１は、電圧発生回路３０が設けられる半導体集積回路に搭載（オンｃｈｉｐ化）される。
【００２０】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１１は、ドレインがＮｃｈ  ＭＩＳトランジスタＮＴ１のソースに接続され、ソースが抵抗ＲＡ４の一端に接続され、ゲートに制御信号ＡＣＴが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ１１は、ソースがＮｃｈ  ＭＩＳトランジスタＮＴ１のソースに接続され、ドレインが抵抗ＲＡ４の一端に接続され、ゲートに制御信号／ＡＣＴが入力される。制御信号／ＡＣＴは、制御信号ＡＣＴの逆位相の信号である。
【００２１】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１１及びＰｃｈ  ＭＩＳトランジスタＰＴ１１はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。抵抗ＲＡ４は他端がノードＮ１に接続される。抵抗ＲＡ３は一端がノードＮ１に接続される。
【００２２】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１２は、ドレインが抵抗ＲＡ３の他端に接続され、ソースが抵抗ＲＡ２の一端に接続され、ゲートに制御信号ＡＣＴが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ１２は、ソースが抵抗ＲＡ３の他端に接続され、ドレインが抵抗ＲＡ２の一端に接続され、ゲートに制御信号／ＡＣＴが入力される。
【００２３】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１２及びＰｃｈ  ＭＩＳトランジスタＰＴ１２はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。抵抗ＲＡ２は他端がノードＮ２に接続される。抵抗ＲＡ１は一端がノードＮ２に接続される。
【００２４】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１３は、ドレインが抵抗ＲＡ１の他端に接続され、ソースが接地電圧である低電位側電源ＶＳＳに接続され、ゲートに制御信号ＡＣＴが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ１３は、ソースが抵抗ＲＡ１の他端に接続され、ドレインが低電位側電源ＶＳＳに接続され、ゲートに制御信号／ＡＣＴが入力される。
【００２５】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１３及びＰｃｈ  ＭＩＳトランジスタＰＴ１３はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。
【００２６】
抵抗ＲＳ４は、一端がＮｃｈ  ＭＩＳトランジスタＮＴ２のソースに接続され、他端がノードＮ１及びＮ３に接続される。抵抗ＲＳ３は、一端がノードＮ３に接続され、他端が抵抗ＲＳ２の一端に接続される。抵抗ＲＳ２は、他端がノードＮ２及びＮ４に接続される。抵抗ＲＳ１は、一端がノードＮ４に接続され、他端が低電位側電源ＶＳＳに接続される。
【００２７】
ここで、Ｎｃｈ  ＭＩＳトランジスタＮＴ２側（Ｎｃｈ  ＭＩＳトランジスタＮＴ２、抵抗ＲＳ１乃至Ｓ４）は常に低電位側電源ＶＳＳ側に電流が流れ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１側（Ｎｃｈ  ＭＩＳトランジスタＮＴ１、抵抗ＲＡ１乃至Ａ４、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、及びＰｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３）は、アクティブ時（制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のとき）に低電位側電源ＶＳＳ側に電流が流れる。ノードＮ２及びＮ４から抵抗分割された電圧である帰還電圧ＶＡが差動増幅回路１の入力側の（＋）ポートに入力される。
【００２８】
図２に示すように、差動増幅回路１には、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１乃至２３、Ｐｃｈ  ＭＩＳトランジスタＰＴ２１、及びＰｃｈ  ＭＩＳトランジスタＰＴ２２が設けられる。
【００２９】
差動増幅回路１は、入力側の（−）ポートに基準電圧ＶＲＥＦを入力し、入力側の（＋）ポートに帰還電圧ＶＡを入力し、差動増幅された信号を出力電圧（ゲート電圧）ＶＧとして出力する。
【００３０】
ここで、基準電圧ＶＲＥＦには、例えばＢＧＲ（Band  Gap  Reference）回路から出力され、高精度で、高電位側電源ＶＤＤ電圧依存性及び温度依存性が非常に小さな電圧が用いられる。
【００３１】
Ｐｃｈ  ＭＩＳトランジスタＰＴ２１は、ソースが高電位側電源ＶＤＤに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ２２は、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレイン及びＰｃｈ  ＭＩＳトランジスタＰＴ２１のゲートに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ２１及びＰｃｈ  ＭＩＳトランジスタＰＴ２２はカレントミラー回路を構成する。
【００３２】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２２は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＴ２１のドレインに接続され、ゲートに基準電圧ＶＲＥＦが入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２３は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＴ２２のドレインに接続され、ゲートに帰還電圧ＶＡが入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２２とＮｃｈ  ＭＩＳトランジスタＮＴ２３とは差動対をなす。Ｐｃｈ  ＭＩＳトランジスタＰＴ２１のドレインとＮｃｈ  ＭＩＳトランジスタＮＴ２２のドレインの間から出力電圧（ゲート電圧）ＶＧが出力される。
【００３３】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２１は、ドレインがＮｃｈ  ＭＩＳトランジスタＮＴ２２及びＮＴ２３のソースに接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートに制御信号ＣＭＰＧが入力され、定電流源として機能する。
【００３４】
図３に示すように、ゲート電圧安定化回路２には、キャパシタＣ２、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１、及びＮｃｈ  ＭＩＳトランジスタＮＴ３２が設けられる。ゲート電圧安定化回路２は、スタンバイ状態からアクティブ状態、或いはアクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する機能を有する。
【００３５】
Ｎｃｈ  ＭＩＳトランジスタＮＴ３１は、ドレインがノードＮ５（出力電圧（ゲート電圧）ＶＧ）に接続され、ソースがノードＮ１１に接続され、ゲートに制御信号ＳＧ１が入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ３２は、ドレインがノードＮ１１に接続され、ソースに出力電圧（ゲート電圧）ＶＧが入力され、ゲートに制御信号ＳＧ２が入力される。
【００３６】
キャパシタＣ２は、一端がノードＮ１１に接続され、他端がノードＮ１２に接続される。キャパシタＣ２は、Ｎｃｈ  ＭＩＳトランジスタから構成される。インバータＩＮＶ１は、制御信号ＶＰＧを入力し、その信号を反転する。インバータＩＮＶ２は、インバータＩＮＶ１から出力される信号を入力し、その信号を反転した信号をノードＮ１２に出力する。
【００３７】
次に、電圧発生回路の動作について、図４を参照して説明する。図４は、電圧発生回路の動作を説明する図である。ここで、電圧発生回路の動作を、スタンバイ状態（アクティブ状態に変化するときも含む）の期間（Ａ）、アクティブ状態の期間（Ｂ）、及びアクティブ状態からスタインバイ状態に変化したあとの期間（Ｃ）の３つの領域に分けて説明する。
【００３８】
図４に示すように、電圧発生回路３０では、まず、スタンバイ状態のとき（期間（Ａ））、制御信号ＶＰＧが“Ｈｉｇｈ”レベルでＰｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＦＦ”しているので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給せず、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給している。ゲート電圧安定化回路２では、制御信号ＳＧ１が“Ｌｏｗ”レベルでＮｃｈ  ＭＩＳトランジスタＮＴ３１が“ＯＦＦ”し、制御信号ＳＧ２が“Ｈｉｇｈ”レベルでＮｃｈ  ＭＩＳトランジスタＮＴ３２が“ＯＮ”し、制御信号ＶＰＧが“Ｈｉｇｈ”レベルでノードＮ１２が“Ｈｉｇｈ”レベルなので、キャパシタＣ２に電荷が蓄積されない。
【００３９】
次に、スタンバイ状態からアクティブ状態に変化直後（期間（Ａ））、制御信号ＶＰＧが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＮ”するので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給する。また、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２はスタンバイ状態或いはアクティブ状態を問わず出力電圧ＶＩＮＴ電位を供給したままである。このとき、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン側（ノードＮ６）の電圧が上昇し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン−ゲート間のカップリング容量によりゲート電圧ＶＧが上昇しようとする。
【００４０】
ところが、ゲート電圧安定化回路２で、制御信号ＳＧ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１が“ＯＮ”し、制御信号ＳＧ２が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ３２が“ＯＦＦ”し、制御信号ＶＰＧが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ノードＮ１２が“Ｌｏｗ”レベルになるので、ノードＮ５（出力電圧（ゲート電圧）ＶＧ）からキャパシタＣ２に電荷が流入し、蓄積される。このため、ゲート電圧安定化回路２がＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを引き下げ、出力電圧（ゲート電圧）ＶＧの上昇を抑制するように機能する。
【００４１】
ここで、図３に示す本発明における安定化回路がない従来では、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレインとゲートとの間のカップリング容量Ｃｇｄ、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲート容量をＣｇ、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン電圧のスタンバイ状態とアクティブ状態との間の電圧変動をΔＶｄ、電圧発生回路３０の出力ＶＩＮＴ、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲート電圧の変動をΔＶＧとすると、
ＶＧ＝ΔVd×(Cgd／Cg)・・・・・・・・・・・・・式（２）
ΔVd＝VDD−VINT・・・・・・・・・・・・・・・・式（３）
となる。ゲート容量Ｃｇが大きければΔＶＧも小さくなり、ひいては出力ＶＩＮＴ
の変動も小さくなるがチップ面積が増大してしまうという問題がある。
【００４２】
そこで、本実施例の図３に示すゲート電圧安定化回路２を設け、スタンバイ状態からアクティブ状態に遷移したときにカップリングによりゲート電圧ＶＧの電位上昇を吸収しようとするものである。カップリングによりノードＮ５に発生する電荷は、ΔＶＧ×Ｃｇと考えられるので図３のキャパシタＣ２の容量をＣ２、制御信号ＶＰＧの電圧をＶＰＧとすると、
ΔＶＧ×Ｃｇ＝Ｃ２×ＶＰＧ・・・・・・・・・・・・式（４）
となるようにキャパシタＣ２の容量を決めてやればノードＮ５に発生した電荷を吸収できることとなる。なお、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを下降させる場合については後述する。
【００４３】
続いて、スタンバイ状態からアクティブ状態に変化し、所定期間経過後（期間（Ｂ））では、制御信号ＶＰＧが“Ｌｏｗ”レベルで、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＮ”しているので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給し、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給する状態を保つ。
【００４４】
ゲート電圧安定化回路２では、制御信号ＳＧ１が “Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１が“ＯＦＦ”し、制御信号ＳＧ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ３２が“ＯＮ”し、制御信号ＶＰＧが“Ｌｏｗ”レベルで、ノードＮ１２が“Ｌｏｗ”レベルになるので、キャパシタＣ２に電荷が蓄積される。
【００４５】
そして、アクティブ状態からスタンバイ状態に変化直後（期間（Ｃ））、制御信号ＶＰＧが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＦＦ”するので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給しなくなり、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２は出力電圧ＶＩＮＴ電位を供給し続ける状態を保つ。このとき、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン側（ノードＮ６）の電圧が下降し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のカップリング容量により出力電圧（ゲート電圧）ＶＧが下降しようとする。
【００４６】
ところが、ゲート電圧安定化回路２で、制御信号ＳＧ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１が“ＯＮ”し、制御信号ＳＧ２が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ３２が“ＯＦＦ”し、制御信号ＶＰＧが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、ノードＮ１２が“Ｈｉｇｈ”レベルになるので、キャパシタＣ２に蓄積された電荷がノードＮ５（出力電圧（ゲート電圧）ＶＧ）に放出される。このため、ゲート電圧安定化回路２がＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを引き上げ、出力電圧（ゲート電圧）ＶＧの下降を抑制するように機能する。
【００４７】
次に、図示していないがアクティブ状態からスタンバイ状態に変化し、所定期間経過後（期間（Ｃ））では、ゲート電圧安定化回路２が期間（Ａ）のスタンバイ状態と同一に設定される。
【００４８】
上述したように、本実施例の電圧発生回路では、差動増幅回路１、ゲート電圧安定化回路２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。ゲート電圧安定化回路２には、キャパシタＣ２、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１、及びＮｃｈ  ＭＩＳトランジスタＮＴ３２が設けられる。ゲート電圧安定化回路２は、スタンバイ状態からアクティブ状態、或いはアクティブ状態からスタンバイ状態に変化するとき降圧トランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲート電圧の変化を抑制する。
【００４９】
したがって、電圧発生回路３０が設けられる半導体集積回路に搭載（オンｃｈｉｐ化）されるキャパシタＣ１の容量の増大を抑制しながら、スタンバイ状態からアクティブ状態に変化するとき、及びアクティブ状態からスタンバイ状態に変化するときに発生する出力電圧（ゲート電圧）ＶＧの変動を抑制することができ、安定した降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力することができる。
【００５０】
なお、本実施例では、電圧発生回路３０を構成するトランジスタにＭＩＳトランジスタを用いているがＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ（ＭＯＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００５１】
次に、本発明の実施例２に係る電圧発生回路について、図面を参照して説明する。図５は電圧発生回路の構成を示す回路図、図６は低電位側電源側のゲート電圧安定化回路を示す回路図、図７は高電位側電源側のゲート電圧安定化回路を示す回路図である。本実施例では、スタンバイ状態からアクティブ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制するゲート電圧安定化回路と、アクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制するゲート電圧安定化回路とを設けている。
【００５２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５３】
図５に示すように、電圧発生回路３０ａには、差動増幅回路１、ゲート電圧安定化回路３、ゲート電圧安定化回路４、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。
【００５４】
電圧発生回路３０ａは、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源ＶＤＤ電圧と、例えばワード線昇圧用電源電圧としての高電位側電源ＶＰＰ電圧とを入力し、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。
【００５５】
図６に示すように、ゲート電圧安定化回路３には、キャパシタＣ３、Ｎｃｈ  ＭＩＳトランジスタＮＴ４１、及びＮｃｈ  ＭＩＳトランジスタＮＴ４２が設けられる。ゲート電圧安定化回路３は、スタンバイ状態からアクティブ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する機能を有する。
【００５６】
Ｎｃｈ  ＭＩＳトランジスタＮＴ４１は、ドレインがノードＮ５（出力電圧（ゲート電圧）ＶＧ）に接続され、ソースがノードＮ２１に接続され、ゲートに制御信号ＳＧ３が入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ４２は、ドレインがノードＮ２１に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートに制御信号ＳＧ４が入力される。
【００５７】
キャパシタＣ３は、一端がノードＮ２１に接続され、他端が低電位側電源ＶＳＳに接続される。キャパシタＣ３は、Ｎｃｈ  ＭＩＳトランジスタから構成される。
【００５８】
図７に示すように、ゲート電圧安定化回路４には、キャパシタＣ４、Ｐｃｈ  ＭＩＳトランジスタＰＴ４１、及びＰｃｈ  ＭＩＳトランジスタＰＴ４２が設けられる。ゲート電圧安定化回路４は、アクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する機能を有する。
【００５９】
Ｐｃｈ  ＭＩＳトランジスタＰＴ４２は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ２２に接続され、ゲートに制御信号ＳＧ６が入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ４１は、ソースがノードＮ２２に接続され、ドレインがノードＮ５に接続され、ゲートに制御信号ＳＧ５が入力される。
【００６０】
キャパシタＣ４は、一端がノードＮ２２に接続され、他端が高電位側電源ＶＤＤに接続される。キャパシタＣ４は、Ｐｃｈ  ＭＩＳトランジスタから構成される。
【００６１】
次に、電圧発生回路の動作について、図８を参照して説明する。図８は電圧発生回路の動作を説明する図である。ここで、電圧発生回路の動作を、スタンバイ状態（アクティブ状態に変化するときも含む）の期間（Ａ）、アクティブ状態の期間（Ｂ）、及びアクティブ状態からスタインバイ状態に変化したあとの期間（Ｃ）の３つの領域に分けて説明する。
【００６２】
図８に示すように、電圧発生回路３０ａでは、まず、スタンバイ状態のとき（期間（Ａ））、制御信号ＶＰＧが“Ｈｉｇｈ”レベルでＰｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＦＦ”し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給しておらず、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給している。ゲート電圧安定化回路３では、制御信号ＳＧ３が“Ｌｏｗ”レベルでＮｃｈ  ＭＩＳトランジスタＮＴ４１が“ＯＦＦ”し、制御信号ＳＧ４が“Ｈｉｇｈ”レベルでＮｃｈ  ＭＩＳトランジスタＮＴ４２が“ＯＮ”しているので、キャパシタＣ３の両電極は共に０（ゼロ）Ｖとなる。ゲート電圧安定化回路４では、制御信号ＳＧ５が“Ｈｉｇｈ”レベルでＰｃｈ  ＭＩＳトランジスタＰＴ４１が“ＯＦＦ”し、制御信号ＳＧ６が“Ｌｏｗ”レベルでＰｃｈ  ＭＩＳトランジスタＰＴ４２が“ＯＮ”しているので、キャパシタＣ４の両電極は共に高電位側電源ＶＤＤ電圧となる。
【００６３】
次に、スタンバイ状態からアクティブ状態に変化直後（期間（Ａ））、制御信号ＶＰＧが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＮ”するので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給し、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給する状態を保つ。このとき、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン側（ノードＮ６）の電圧が上昇し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のカップリング容量により出力電圧（ゲート電圧）ＶＧが上昇しようとする。
【００６４】
ところが、ゲート電圧安定化回路３で、制御信号ＳＧ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ４１が“ＯＮ”し、制御信号ＳＧ４が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ４２が“ＯＦＦ”するので、ノードＮ５（出力電圧（ゲート電圧）ＶＧ）からＮｃｈ  ＭＩＳトランジスタＮＴ４１を介してキャパシタＣ３に電荷が流入され、蓄積される。このため、ゲート電圧安定化回路３がＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを引き下げ、出力電圧（ゲート電圧）ＶＧの上昇を抑制するように機能する。なお、ゲート電圧安定化回路４はスタンバイ状態のときと同じ状態である。
【００６５】
続いて、スタンバイ状態からアクティブ状態に変化し、所定期間経過後（期間（A））では、制御信号ＶＰＧが“Ｌｏｗ”で、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＮ”となり、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１とＮｃｈ  ＭＩＳトタンジスタＮＴＴ２が共に出力電圧ＶＩＮＴ電位を供給する。
【００６６】
ゲート電圧安定化回路３では、制御信号ＳＧ３が “Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ４１が“ＯＦＦ”し、制御信号ＳＧ４が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ４２が“ＯＮ”するので、キャパシタＣ３に蓄積されている電荷が低電位側電源ＶＳＳに放電される。ゲート電圧安定化回路４では、制御信号ＳＧ５が“Ｈｉｇｈ”レベルを保ち、Ｐｃｈ  ＭＩＳトランジスタＰＴ４１が“ＯＦＦ”し、制御信号ＳＧ６が“Ｌｏｗ”レベルを保ち、Ｐｃｈ  ＭＩＳトランジスタＰＴ４２が“ＯＮ”し続けるので、キャパシタＣ４の両電極間に電位差がない状態が続く。
【００６７】
そして、アクティブ状態からスタンバイ状態に変化直後（期間（Ｃ））、制御信号ＶＰＧが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＦＦ”するので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給しなくなり、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給する。このとき、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン側（ノードＮ６）の電圧が下降し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のカップリング容量により出力電圧（ゲート電圧）ＶＧが下降しようとする。
【００６８】
ところが、ゲート電圧安定化回路４で、制御信号ＳＧ５が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴ４１が“ＯＦＦ”から“ＯＮ”し、制御信号ＳＧ６が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴ４２が“ＯＮ”から“ＯＦＦ”するので、キャパシタＣ４に蓄積された電荷がノードＮ５（出力電圧（ゲート電圧）ＶＧ）に放出される。このため、ゲート電圧安定化回路４がＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを引き上げ、出力電圧（ゲート電圧）ＶＧの下降を抑制するように機能する。なお、ゲート電圧安定化回路３は前の状態を維持している。
【００６９】
次に、図示していないがアクティブ状態からスタンバイ状態に変化し、所定期間経過後（期間（Ｃ））では、ゲート電圧安定化回路４が期間（Ａ）のスタンバイ状態と同一に設定される。
【００７０】
したがって、電圧発生回路３０ａが設けられる半導体集積回路に搭載（オンｃｈｉｐ化）されるキャパシタＣ１の容量の増大を抑制しながら、スタンバイ状態からアクティブ状態に変化するとき、及びアクティブ状態からスタンバイ状態に変化するときに発生する出力電圧（ゲート電圧）ＶＧの変動を抑制することができる。
【００７１】
上述したように、本実施例の電圧発生回路では、差動増幅回路１、ゲート電圧安定化回路３、ゲート電圧安定化回路４、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。ゲート電圧安定化回路３には、キャパシタＣ３、Ｎｃｈ  ＭＩＳトランジスタＮＴ４１、及びＮｃｈ  ＭＩＳトランジスタＮＴ４２が設けられる。ゲート電圧安定化回路３は、スタンバイ状態からアクティブ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する。ゲート電圧安定化回路４には、キャパシタＣ４、Ｐｃｈ  ＭＩＳトランジスタＰＴ４１、及びＰｃｈ  ＭＩＳトランジスタＰＴ４２が設けられる。ゲート電圧安定化回路４は、アクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する。
【００７２】
したがって、電圧発生回路３０ａが設けられる半導体集積回路に搭載（オンｃｈｉｐ化）されるキャパシタＣ１の容量の増大を抑制しながら、スタンバイ状態からアクティブ状態に変化するとき、及びアクティブ状態からスタンバイ状態に変化するときに発生する出力電圧（ゲート電圧）ＶＧの変動を抑制することができ、安定した降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力することができる。
【実施例３】
【００７３】
次に、本発明の実施例３に係る電圧発生回路について、図面を参照して説明する。図９は電圧発生回路の構成を示す回路図、図１０は低電位側電源側のゲート電圧安定化回路を示す回路図、図１１は高電位側電源側のゲート電圧安定化回路を示す回路図である。本実施例では、スタンバイ状態からアクティブ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制するゲート電圧安定化回路と、アクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制するゲート電圧安定化回路とを設けている。
【００７４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７５】
図９に示すように、電圧発生回路３０ｂには、差動増幅回路１、ゲート電圧安定化回路３ａ、ゲート電圧安定化回路４ａ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。
【００７６】
電圧発生回路３０ｂは、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源ＶＤＤ電圧と、例えばワード線昇圧用電源電圧としての高電位側電源ＶＰＰ電圧とを入力し、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。
【００７７】
図１０に示すように、ゲート電圧安定化回路３ａには、Ｎｃｈ  ＭＩＳトランジスタＮＴ５１及び抵抗Ｒ１が設けられる。ゲート電圧安定化回路３ａは、スタンバイ状態からアクティブ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する機能を有する。
【００７８】
Ｎｃｈ  ＭＩＳトランジスタＮＴ５１は、ドレインがノードＮ５（出力電圧（ゲート電圧）ＶＧ）に接続され、ゲートに制御信号ＳＧ７が入力される。抵抗Ｒ１は、Ｎｃｈ  ＭＩＳトランジスタＮＴ５１のソースに接続され、他端が低電位側電源ＶＳＳに接続される。
【００７９】
スタンバイ状態からアクティブ状態に変化し、降圧トランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給し、出力電圧（ゲート電圧）ＶＧが上昇しようとするとき、パルス波形を有する制御信号ＳＧ７がＮｃｈ  ＭＩＳトランジスタＮＴ５１のゲートに入力される。パルス状の制御信号ＳＧ７が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＩＳトランジスタＮＴ５１が“ＯＮ”し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに蓄積される余分な電荷を抵抗Ｒ１を介して低電位側電源ＶＳＳに引き抜いて、出力電圧（ゲート電圧）ＶＧの上昇を抑制するように機能する。ここで、制御信号ＳＧ７は、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに蓄積される電荷を過剰に引き抜かないようにパルス波形のデューティ比及び印加期間を設定する。
【００８０】
図１１に示すように、ゲート電圧安定化回路４ａには、Ｐｃｈ  ＭＩＳトランジスタＰＴ５１及び抵抗Ｒ２が設けられる。ゲート電圧安定化回路４ａは、アクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する機能を有する。
【００８１】
抵抗Ｒ２は、一端が高電位側電源ＶＤＤに接続され、他端がＰｃｈ  ＭＩＳトランジスタＰＴ５１のソースに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ５１は、ゲートに制御信号ＳＧ８が入力され、ドレインがノードＮ５（出力電圧（ゲート電圧）ＶＧ）に接続される。
【００８２】
アクティブ状態からスタンバイ状態に変化し、降圧トランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴＴ１が“ＯＦＦ”し、出力電圧（ゲート電圧）ＶＧが下降しようとするとき、パルス波形を有する制御信号ＳＧ８がＰｃｈ  ＭＩＳトランジスタＰＴ５１のゲートに入力される。パルス状の制御信号ＳＧ８が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＩＳトランジスタＰＴ５１が“ＯＮ”し、抵抗Ｒ２を介して電荷をＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに供給し、出力電圧（ゲート電圧）ＶＧの下降を抑制するように機能する。ここで、制御信号ＳＧ８は、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに過剰な電荷を供給しないようにパルス波形のデューティ比及び印加期間を設定する。
【００８３】
次に、電圧発生回路の動作について、図１２を参照して説明する。図１２は電圧発生回路の動作を説明する図である。ここで、電圧発生回路の動作を、スタンバイ状態（アクティブ状態に変化するときも含む）の期間（Ａ）、アクティブ状態の期間（Ｂ）、及びアクティブ状態からスタインバイ状態に変化したあとの期間（Ｃ）の３つの領域に分けて説明する。
【００８４】
図１２に示すように、電圧発生回路３０ｂでは、まず、スタンバイ状態のとき（期間（Ａ））、制御信号ＶＰＧが“Ｈｉｇｈ”レベルでＰｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＦＦ”しているので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給せず、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給している。ゲート電圧安定化回路３ａでは、制御信号ＳＧ７が“Ｌｏｗ”レベルでＮｃｈ  ＭＩＳトランジスタＮＴ５１が“ＯＦＦ”しているので、抵抗Ｒ１を介して低電位側電源ＶＳＳ側とノードＮ５（出力電圧（ゲート電圧）ＶＧ）の間での電荷のやりとりはない。ゲート電圧安定化回路４ａでは、制御信号ＳＧ８が“Ｈｉｇｈ”レベルでＰｃｈ  ＭＩＳトランジスタＰＴ５１が“ＯＦＦ” しているので、抵抗Ｒ２を介して高電位側電源ＶDD側とノードＮ５（出力電圧（ゲート電圧）ＶＧ）の間での電荷のやりとりはない。
【００８５】
次に、スタンバイ状態からアクティブ状態に変化直後（期間（Ａ））、制御信号ＶＰＧが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＮ”するので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給し、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給する状態を保つ。このとき、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン側（ノードＮ６）の電圧が上昇し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のカップリング容量により出力電圧（ゲート電圧）ＶＧが上昇しようとする。
【００８６】
ところが、ゲート電圧安定化回路３ａで、制御信号ＳＧ７が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｎｃｈ  ＭＩＳトランジスタＮＴ５１が“ＯＮ”するので、ノードＮ５（出力電圧（ゲート電圧）ＶＧ）からＮｃｈ  ＭＩＳトランジスタＮＴ５１及び抵抗Ｒ１を介して低電位側電源ＶＳＳ側に電荷が流入される。このため、ゲート電圧安定化回路３ａがＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを引き下げ、出力電圧（ゲート電圧）ＶＧの上昇を抑制するように機能する。なお、ゲート電圧安定化回路４ａはスタンバイ状態のときと同じ状態である。
【００８７】
続いて、スタンバイ状態からアクティブ状態に変化し、所定期間経過後（期間（A））では、制御信号ＳＧ７が“Ｌｏｗ”で、Ｎｃｈ  ＭＩＳトランジスタＮＴ５１が“ＯＦＦ”となり、抵抗Ｒ１を介して低電位側電源ＶＳＳ側とノードＮ５（出力電圧（ゲート電圧）ＶＧ）の間での電荷のやりとりはなくなる。ゲート電圧安定化回路４ａでは、制御信号ＳＧ８が“Ｈｉｇｈ”のままで、Ｐｃｈ  ＭＩＳトランジスタＰＴ５１が“ＯＦＦ”となっているままなので、抵抗Ｒ２を介して高電位側電源ＶDD側とノードＮ５（出力電圧（ゲート電圧）ＶＧ）の間での電荷のやりとりはない。
【００８８】
そして、アクティブ状態からスタンバイ状態に変化直後（期間（Ｃ））、制御信号ＶＰＧが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２が“ＯＦＦ”するので、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１が出力電圧ＶＩＮＴ電位を供給しなくなり、Ｎｃｈ  ＭＩＳトタンジスタＮＴＴ２が出力電圧ＶＩＮＴ電位を供給する。このとき、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のドレイン側（ノードＮ６）の電圧が下降し、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１のカップリング容量により出力電圧（ゲート電圧）ＶＧが下降しようとする。
【００８９】
ところが、ゲート電圧安定化回路４ａで、制御信号ＳＧ８が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、Ｐｃｈ  ＭＩＳトランジスタＰＴ５１が“ＯＦＦ”から“ＯＮ”するので、高電位側電源ＶＤＤ側からＰｃｈ  ＭＩＳトランジスタＰＴ５１及び抵抗Ｒ２を介してノードＮ５（出力電圧（ゲート電圧）ＶＧ）に電荷が流入される。このため、ゲート電圧安定化回路４ａがＮｃｈ  ＭＩＳトランジスタＮＴＴ１のゲートに印加されるゲート電圧ＶＧを引き上げ、出力電圧（ゲート電圧）ＶＧの下降を抑制するように機能する。なお、ゲート電圧安定化回路３ａは前の状態を維持している。
【００９０】
次に、図示していないがアクティブ状態からスタンバイ状態に変化し、所定期間経過後（期間（Ｃ））では、ゲート電圧安定化回路４ａが期間（Ａ）のスタンバイ状態と同一に設定される。
【００９１】
したがって、電圧発生回路３０ｂが設けられる半導体集積回路に搭載（オンｃｈｉｐ化）されるキャパシタＣ１の容量の増大を抑制しながら、スタンバイ状態からアクティブ状態に変化するとき、及びアクティブ状態からスタンバイ状態に変化するときに発生する出力電圧（ゲート電圧）ＶＧの変動を抑制することができる。
【００９２】
上述したように、本実施例の電圧発生回路では、差動増幅回路１、ゲート電圧安定化回路３ａ、ゲート電圧安定化回路４ａ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、抵抗ＲＡ１乃至ＲＡ４、抵抗ＲＳ１乃至ＲＳ４、及びキャパシタＣ１が設けられる。ゲート電圧安定化回路３ａには、Ｎｃｈ  ＭＩＳトランジスタＮＴ５１及び抵抗Ｒ１が設けられる。ゲート電圧安定化回路３は、パルス波形を有する制御信号ＳＧ７にもとづいてスタンバイ状態からアクティブ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する。ゲート電圧安定化回路４ａには、Ｐｃｈ  ＭＩＳトランジスタＰＴ５１及び抵抗Ｒ２が設けられる。ゲート電圧安定化回路４ａは、パルス波形を有する制御信号ＳＧ８にもとづいてアクティブ状態からスタンバイ状態に変化するとき降圧トランジスタのゲート電圧の変化を抑制する。
【００９３】
したがって、電圧発生回路３０ｂが設けられる半導体集積回路に搭載（オンｃｈｉｐ化）されるキャパシタＣ１の容量の増大を抑制しながら、スタンバイ状態からアクティブ状態に変化するとき、及びアクティブ状態からスタンバイ状態に変化するときに発生する出力電圧（ゲート電圧）ＶＧの変動を抑制することができ、安定した降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力することができる。また、パルス波形を有する制御信号ＳＧ７及びＳＧ８を用いて出力電圧（ゲート電圧）ＶＧの変動を抑制しているので、電荷の過剰引き抜きや電荷の過剰供給を抑制できる。
【００９４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９５】
例えば、電圧発生回路を半導体メモリの降圧電源として用いているが、ＳｏＣ（System  on  a  chip）、アナログ・デジタルＬＳＩなどのＬＳＩの降圧電源として用いることができる。また、外部電源電圧としての高電位側電源ＶＤＤ電圧を電圧発生回路のＰｃｈ  ＭＩＳトランジスタＰＴＴ２のソース及びＮｃｈ  ＭＩＳトランジスタＮＴＴ２のドレインに直接供給しているが、高電位側電源ＶＤＤとＰｃｈ  ＭＩＳトランジスタＰＴＴ２のソース及びＮｃｈ  ＭＩＳトランジスタＮＴＴ２の間に高電位側電源ＶＤＤ電圧変動を抑制するＲＣ回路を設けてもよい。
【００９６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、前記スタンバイ状態から前記アクティブ状態に変化するとき、前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の上昇を抑制し、前記第１の電圧を安定化させるゲート電圧安定化回路とを具備し、前記第１の降圧トランジスタのドレインとゲートのカップリング容量をＣｇｄ、前記第１の降圧トランジスタのゲート容量をＣｇ、前記第１の降圧トランジスタのドレイン電圧の前記アクティブ状態と前記スタンバイ状態の間の電圧変動をΔＶとすると、前記第１の電圧を上昇させる一定な電圧は、ΔＶｄ×（Ｃｇｄ／Ｃｇ）で表される電圧発生回路。
【００９７】
（付記２）  ゲートが一定な第１の電圧に制御され、ドレインが第１の高電位側電源側に接続され、第１の消費電流が流れるアクティブ状態のときに、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１の降圧トランジスタと、ゲートが前記第１の電圧に制御され、ドレインが前記第１の高電位側電源に接続され、前記アクティブ状態及び前記第１の消費電流よりも少ない第２の消費電流が流れるスタンバイ状態のときに、ソースから前記第２の高電位側電源電圧を出力する第２の降圧トランジスタと、前記アクティブ状態から前記スタンバイ状態に変化するときに、前記第１の降圧トランジスタのゲートに印加される前記第１の電圧の降下を抑制し、前記第１の電圧を安定化させるゲート電圧安定化回路とを具備し、前記第１の降圧トランジスタのドレインとゲートのカップリング容量をＣｇｄ、前記第１の降圧トランジスタのゲート容量をＣｇ、前記第１の降圧トランジスタのドレイン電圧の前記アクティブ状態と前記スタンバイ状態の間の電圧変動をΔＶとすると、前記第１の電圧を降下させる一定な電圧は、ΔＶｄ×（Ｃｇｄ／Ｃｇ）で表される電圧発生回路。
【００９８】
（付記３）  前記第１の降圧トランジスタのドレイン電圧の前記アクティブ状態と前記スタンバイ状態の間の電圧変動をΔＶ、第２の高電位側電源電圧をＶｉｎｔ、前記第１の電圧をＶｇとすると、前記ΔＶは、Ｖｇ−Ｖｉｎｔで表される付記１又は２に記載の電圧発生回路。
【００９９】
（付記４）  前記トランジスタは、ＭＩＳＦＥＴ或いはＭＯＳＦＥＴである付記１乃至３のいずれかに記載の電圧発生回路。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施例１に係る電圧発生回路の構成を示す回路図。
【図２】本発明の実施例１に係る差動増幅回路の構成を示す回路図。
【図３】本発明の実施例１に係るゲート電圧安定化回路を示す回路図。
【図４】本発明の実施例１に係る電圧発生回路の動作を説明する図。
【図５】本発明の実施例２に係る電圧発生回路の構成を示す回路図。
【図６】本発明の実施例２に係る低電位側電源側のゲート電圧安定化回路を示す回路図。
【図７】本発明の実施例２に係る高電位側電源側のゲート電圧安定化回路を示す回路図。
【図８】本発明の実施例２に係る電圧発生回路の動作を説明する図。
【図９】本発明の実施例３に係る電圧発生回路の構成を示す回路図。
【図１０】本発明の実施例３に係る低電位側電源側のゲート電圧安定化回路を示す回路図。
【図１１】本発明の実施例３に係る高電位側電源側のゲート電圧安定化回路を示す回路図。
【図１２】本発明の実施例３に係る電圧発生回路の動作を説明する図。
【符号の説明】
【０１０１】
１差動増幅回路
２、３、３ａ、４、４ａ  ゲート電圧安定化回路
３０、３０ａ、３０ｂ  電圧発生回路
ＡＣＴ、／ＡＣＴ、ＣＭＮＧ、ＣＭＰＧ、ＰＧＭ、ＳＧ１〜８、ＶＰＧ  制御信号
Ｃ１〜４  キャパシタ
ＩＮＶ１、ＩＮＶ２  インバータ
Ｎ１〜６、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２  ノード
ＮＴ１、ＮＴ２、ＮＴ１１〜１３、ＮＴ２１、ＮＴ２２、ＮＴ３１、ＮＴ３２、ＮＴ４１、ＮＴ４２、ＮＴ５１、ＮＴＴ１、ＮＴＴ２  Ｎｃｈ  ＭＩＳトランジスタ
ＰＴ１１〜１３、ＰＴ２１〜２３、ＰＴ４１、ＰＴ４２、ＰＴ５１、ＰＴＴ１、ＰＴＴ２  Ｐｃｈ  ＭＩＳトランジスタ
Ｒ１、Ｒ２、ＲＡ１〜ＲＡ４、ＲＳ１〜ＲＳ４  抵抗
ＶＡ  帰還電圧
ＶＤＤ、ＶＰＰ  高電位側電源
ＶＧ  出力電圧（ゲート電圧）
ＶＩＮＴ  出力電圧
ＶＲＥＦ  基準電圧
ＶＳＳ  低電位側電源
【図１】
2009116684.tif 000003
【図２】
2009116684.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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