(57)【要約】【課題】第１電源で動作する第１回路および第１電源とは異なる第２電源により動作する第２回路を有する半導体装置において、第１回路から第２回路に供給する信号におけるジッタの発生の抑制を図る。【解決手段】第１電源線５（ＡＶＤ）および第２電源線６（ＡＶＳ）に接続された第１回路１と、第３電源線７（ＶＤＤ）および第４電源線８（ＶＳＳ）に接続された第２回路４（３）と、前記第１回路から出力される第１信号を受け取って前記第２回路に第２信号を供給するバッファ１１と、前記第１電源線と前記第３電源線との電位差に応じて前記バッファの遅延時間を制御する制御部１０と、を備えるように構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１電源線および第２電源線に接続された第１回路と、
第３電源線および第４電源線に接続された第２回路と、
前記第１回路から出力される第１信号を受け取って前記第２回路に第２信号を供給するバッファと、
前記第１電源線と前記第３電源線との電位差に応じて前記バッファの遅延時間を制御する制御部と、を備える半導体装置。
【請求項２】
前記第１回路はクロック発生回路であり、前記信号はクロックであり、そして、前記バッファはクロックバッファである請求項１に記載の半導体装置。
【請求項３】
前記バッファは、前記第１電源線と前記第２電源線との間、もしくは、前記第３電源線と前記第４電源線との間に接続される請求項１または２に記載の半導体装置。
【請求項４】
前記バッファは、前記第２電源線と前記第３電源線との間に配置されたＣＭＯＳバッファであり、
該ＣＭＯＳバッファを構成するｎチャネル型ＭＯＳトランジスタのバックゲートに前記第３電源線が接続され、且つ、該ＣＭＯＳバッファを構成するｐチャネル型ＭＯＳトランジスタのバックゲートに前記第２電源線が接続される請求項１または２に記載の半導体装置。
【請求項５】
第１電源により動作する第１回路と、
前記第１電源とは異なる第２電源と、
前記第２電源により動作する第２回路と、
前記第１回路と前記第２回路の間に配置され、前記第１電源と前記第２電源との電位差に基づいて前記第１回路から前記第２回路に供給する信号の遅延時間を制御する遅延制御手段と、を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、半導体装置に関し、特に、クロック発生回路用の第１電源とその他の回路用の第２電源とを有する半導体装置に関する。
【背景技術】
【０００２】
従来、高速なＬＳＩでは、内部にクロック発生用のＰＬＬ回路を組み込むようになっている。ところで、ＰＬＬ回路は電源ノイズで発振周波数の変動が起き易いため、電源ノイズに対する何らかの対策が必要であり、そのため、多くのＬＳＩでは、ＰＬＬ回路電源を他の電源と分けて、ＬＳＩ内に供給している。
【０００３】
すなわち、従来、ＬＳＩにＤＬＬを組み込んだ際に、ＤＬＬの電源をその他のデジタル回路から分離することによって、ＤＬＬの精度を改善するものが提案されている（例えば、特許文献１参照）。
【０００４】
また、従来、トランジスタのバックバイアス（バックゲートの電圧）を制御することにより遅延時間を制御し、ＤＬＬの動作速度を制御する回路も提案されている（例えば、特許文献２参照）。
【０００５】
さらに、従来、ＰＬＬ回路を組み込みこんだプロセッサにおいて、通常の電源ピンとは別にＰＬＬ回路用の電源ピンを別に設け、ＰＬＬ回路用の電源をその他の電源と分離して供給するものも提案されている（例えば、非特許文献１参照）。
【０００６】
【特許文献１】特開２０００−１２４７９７号公報
【特許文献２】特開平１１−０８８１５３号公報
【非特許文献１】"Intel（登録商標） Pentium（登録商標） III Processor for the PGA370 Socket at 500MHz to 1.13GHz", Datasheet, Revision 8, Intel（登録商標） Corporation, Document Number: 245264-08, June 2001（２．３．１節）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来、例えば、ＰＬＬ回路の電源を他の論理回路の電源から分離することによって、電源ノイズに起因してＰＬＬ回路で発生するジッタを抑制するものが提案されている。しかしながら、ＰＬＬ回路の電源を他の論理回路の電源から分離すると、例えば、電源ノイズによって、ＰＬＬ回路で使用する電源の電位とその他のデジタル回路で使用する電源の電位との間に短時間で変動する電位差が生じることがある。
【０００８】
図１は電位差による遅延時間変動の例を説明するための図であり、図１（ａ）は受信側の電源電圧が送信側の電源電圧よりも電位差Ｖｄだけ低い場合、また、図１（ｂ）は受信側の電源電圧が送信側の電源電圧よりも電位差Ｖｄだけ高い場合であり、これら図１（ａ）と図１（ｂ）の状態がクロックサイクル毎に変化する様子を示すものである。なお、図１（ａ）および図１（ｂ）において、電源電圧自体（高電位電源電圧Ｈｉと低電位電源電圧Ｌｏとの電位差）は変化しないものとされている。
【０００９】
図１に示されるように、例えば、送信側のＰＬＬ回路からのクロック信号が受信側のその他の回路に伝わる場合、送信側と受信側で電源電圧に電位差Ｖｄが存在し、この電位差Ｖｄがクロックサイクル毎に変動するとき、信号の乗り換え部分で大きなジッタが発生する。
【００１０】
すなわち、図１（ａ）の場合、受信側の論理閾値で判定されるクロック信号は、本来の遅延時間よりも短い遅延時間を持つことになり、逆に、図１（ｂ）の場合、受信側の論理閾値で判定されたクロック信号は、本来の遅延時間よりも長い遅延時間を持つことになる。そして、例えば、図１（ａ）および図１（ｂ）の状態がクロックサイクル毎に変化すると、大きなジッタが発生することになる。
【００１１】
図２はＰＬＬ回路と論理回路の接続状態を示す図である。図１において、参照符号１はクロック発生回路（ＰＬＬ回路）、２は送信側バッファ、３は受信側バッファ、そして、４はデジタル回路（論理回路：その他の回路）を示している。また、参照符号５は送信側の高電位電源電圧ＡＶＤを供給する電源線（第１の電源線）、６は送信側の低電位電源電圧ＡＶＳを供給する電源線（第２の電源線）、７は受信側の高電位電源電圧ＶＤＤを供給する電源線（第３の電源線）、そして、８は受信側の低電位電源電圧ＶＳＳを供給する電源線（第４の電源線）を示している。
【００１２】
図２に示されるように、送信側は、電源電圧ＡＶＤ，ＡＶＳにより駆動されるクロック発生回路１および送信側バッファ２を備え、受信側は、電源電圧ＶＤＤ，ＶＳＳにより駆動される受信側バッファ３および複数のデジタル回路４を備えている。そして、クロック発生回路１からのクロックは、送信側バッファ２および受信側バッファ３を介して各デジタル回路４に供給される。ここで、クロック発生回路１および送信側バッファ２、並びに、受信側バッファ３および複数のデジタル回路４は、例えば、１つの半導体チップ上に設けられている。
【００１３】
図２に示すような半導体装置においては、図１を参照して説明したように、クロックにジッタが発生して正確な動作を行えない恐れがある。
【００１４】
この出願は、上述した従来技術が有する課題に鑑み、第１電源で動作する第１回路および第１電源とは異なる第２電源により動作する第２回路を有する半導体装置において、第１回路から第２回路に供給する信号におけるジッタの発生を抑制することを目的とする。
【課題を解決するための手段】
【００１５】
第１の実施形態によれば、第１電源線および第２電源線に接続された第１回路と、第３電源線および第４電源線に接続された第２回路と、前記第１回路から出力される第１信号を受け取って前記第２回路に第２信号を供給するバッファと、前記第１電源線と前記第３電源線との電位差に応じて前記バッファの遅延時間を制御する制御部と、を備える半導体装置が提供される。
【００１６】
第２の実施形態によれば、第１電源により動作する第１回路と、前記第１電源とは異なる第２電源により動作する第２回路と、前記第１回路と前記第２回路の間に配置され、前記第１電源の電圧と前記第２電源の電圧との電位差に基づいて前記第１回路から前記第２回路に供給する信号の遅延時間を制御する遅延制御手段と、を備える半導体装置が提供される。
【発明の効果】
【００１７】
各実施例によれば、第１電源で動作する第１回路および第１電源とは異なる第２電源により動作する第２回路を有する半導体装置において、第１回路から第２回路に供給する信号におけるジッタの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
図３は第１実施形態を概略的に示す回路図であり、また、図４は第２実施形態を概略的に示す回路図である。
【００１９】
図３および図４において、参照符号１はクロック発生回路（ＰＬＬ回路）、２は送信側バッファ、３は受信側バッファ、４はデジタル回路（論理回路：その他の回路）、１０は制御部、１１は受信側バッファ、そして、１２は送信側バッファを示している。また、参照符号５は送信側の高電位電源電圧ＡＶＤを供給する電源線（第１の電源線）、６は送信側の低電位電源電圧ＡＶＳを供給する電源線（第２の電源線）、７は受信側の高電位電源電圧ＶＤＤを供給する電源線（第３の電源線）、そして、８は受信側の低電位電源電圧ＶＳＳを供給する電源線（第４の電源線）を示している。
【００２０】
図３および図４に示されるように、第１および第２実施形態の半導体装置は、クロック発生回路１からのクロックを送信側バッファ２（１１）および受信側バッファ３（１２）を介して複数のデジタル回路４に供給するようになっている。
【００２１】
クロック発生回路１および送信側バッファ２（１１）は、送信側（クロック発生回路１用）の高電位電源電圧ＡＶＤを供給する電源線（第３の電源線）５および低電位電源電圧ＡＶＳを供給する電源線（第４の電源線）６に接続され、また、受信側バッファ３（１２）およびデジタル回路４は、受信側（デジタル回路４用）の高電位電源電圧ＶＤＤを供給する電源線（第１の電源線）７および低電位電源電圧ＶＳＳを供給する電源線（第２の電源線）８に接続されている。
【００２２】
ここで、送信側回路（クロック発生回路１および送信側バッファ２（１１））、並びに、受信側回路（受信側バッファ３（１２）および複数のデジタル回路４）は、例えば、１つの半導体チップ上に設けられるが、異なる半導体チップ上に設けることもできる。
【００２３】
また、送信側回路および受信側回路を１つの半導体チップ上に形成した場合、その半導体チップの接続ピンを介して送信側または受信側の一方の電源電圧を外部から供給し、他方の電源電圧を外部から供給された電源電圧から半導体チップ内部で生成することができる。さらに、送信側および受信側の両方の電源電圧をそれぞれ半導体チップの接続ピンを介して外部から供給することもできる。これらの構成は、様々に変形することが可能である。
【００２４】
図３に示す第１実施形態の半導体装置は、制御部（クロック反転速度制御回路）１０によりクロック発生回路１を駆動する送信側の電源電圧（ＡＶＳ）とデジタル回路４を駆動する受信側の電源電圧（ＶＳＳ）との電位差を検出し、その電位差に応じて送信側バッファ１１の駆動能力（遅延時間）を制御するようになっている。
【００２５】
また、図４に示す第２実施形態の半導体装置は、制御部１０により送信側の電源電圧（ＡＶＳ）と受信側の電源電圧（ＶＳＳ）との電位差を検出し、その電位差に応じて受信側バッファ１２の遅延時間を制御するようになっている。
【００２６】
ここで、制御部１０は、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳとの電位差を検出するのに限定されるものではなく、例えば、送信側の高電位電源電圧ＡＶＤと受信側の高電位電源電圧ＶＤＤとの電位差を検出し、或いは、送信側の平均電源電圧（高電位電源電圧ＡＶＤと低電位電源電圧ＡＶＳとの中間電圧）と受信側の平均電源電圧（高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの中間電圧）との電位差を検出してもよい。
【００２７】
また、制御部１０は、例えば、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳとの電位差を検出し、その電位差に応じて事前に予測された遅延時間変動を打ち消すように送信側バッファ１１または受信側バッファ１２を制御するようになっている。なお、遅延時間変動は、伝送時の送信側バッファ２（１１）の出力の遷移時間、受信側バッファ３（１２）の容量、並びに、送信側と受信側の電源電圧の電位差から、設計時に容易に予測することが可能である。
【実施例】
【００２８】
以下、半導体装置の実施例を、添付図面を参照して詳述する。
図５は第１実施形態の一例を示す回路図である。図５において、参照符号１３は電位差測定回路、１４および１４’は電圧測定回路、そして、１５は制御回路を示している。
【００２９】
図５と前述した図３との比較から明らかなように、図３における制御部１０は、電位差測定回路１３および制御回路１５を備えると共に、電圧測定回路１４および１４’を備えている。電位差測定回路１３は、送信側の低電位電源線６および受信側の低電位電源線８に接続され、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳとの電位差を検出して制御回路１５に供給する。
【００３０】
さらに、電圧測定回路１４は、送信側の高電位電源線５および低電位電源線６に接続され、送信側の高電位電源電圧ＡＶＤおよび低電位電源電圧ＡＶＳの中間電圧を測定して制御回路１５に供給し、電圧測定回路１４’は、受信側の高電位電源線７および低電位電源線８に接続され、受信側の高電位電源電圧ＶＤＤおよび低電位電源電圧ＶＳＳの中間電圧を測定して制御回路１５に供給する。
【００３１】
これにより、送信側の高電位電源電圧ＡＶＤおよび低電位電源電圧ＡＶＳの中間電圧と受信側の高電位電源電圧ＶＤＤおよび低電位電源電圧ＶＳＳの中間電圧との電位差に従って送信側バッファ１１の駆動能力（遅延時間）を制御するようになっている。
【００３２】
図６は第１実施形態の他の例を示す回路図であり、図７は図６の実施例における送信側バッファの一例を示す回路図である。
【００３３】
図６と前述した図３との比較から明らかなように、本実施例において、制御部３は、１．５ビットＡ／Ｄコンバータ１６およびデコーダ１７により構成され、１．５ビットＡ／Ｄコンバータ１６は、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳとの電位差を、例えば、２ビットのデジタル信号に変換してデコーダ１７に出力し、デコーダ１７は、例えば、図７に示す送信側バッファ１１’のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを駆動する制御信号を信号線１１ａ，１１ｂを介して出力し、送信側バッファ１１’の遅延時間を制御するようになっている。
【００３４】
図７に示されるように、送信側バッファ１１’は、送信側の高電位電源電圧ＡＶＤおよび低電位電源電圧ＡＶＳにより駆動されるインバータ１１１と、送信側の高電位電源線５（ＡＶＤ）と低電位電源線６（ＡＶＳ）との間に直列に接続されたｐＭＯＳトランジスタ１１２，１１３およびｎＭＯＳトランジスタ１１４，１１５より成る第１反転回路，並びに，ｐＭＯＳトランジスタ１１６，１１７およびｎＭＯＳトランジスタ１１８，１１９より成る第２反転回路とを備えている。
【００３５】
インバータ１１１の出力は、トランジスタ１１３，１１４のゲートおよびトランジスタ１１７，１１８のゲート（各インバータの入力）に共通接続され、また、トランジスタ１１３，１１４のドレインおよびトランジスタ１１７，１１８のドレイン（各インバータの出力）は共通接続されて受信側バッファ３に出力されるようになっている。
【００３６】
そして、信号線１１ａおよび１１ｂを介して供給されるデコーダ１７の出力により、トランジスタ１１２，１１５および１１６，１１９のオン／オフ制御を行って第１反転回路および第２反転回路による送信側バッファ１１’の駆動能力の制御を行うようになっている。本実施例において、送信側バッファ１１は、立ち上がりの駆動能力と立ち下がりの駆動能力を個別に制御することができる。
【００３７】
ここで、第１反転回路（トランジスタ１１２〜１１５）および第２反転回路（トランジスタ１１６〜１１９）は、同じ駆動能力の回路として構成してもよいが異なる駆動能力の回路（例えば、第１反転回路の駆動能力が第２反転回路の駆動能力の２倍）として構成してもよい。さらに、インバータ１１１の後段に設ける反転回路は、第１および第２の２つに限定されるものではなく、４つ或いは８つとすることによってより細かい制御を行うことも可能である。
【００３８】
図８は図６の実施例の動作を説明するためのフローチャートである。
まず、ステップＳＴ１１において、送信側の低電位電源電圧ＡＶＳの電位と受信側の低電位電源電圧ＶＳＳの電位を比較し、ステップＳＴ１２に進んで、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも高い（ＹＥＳ：ＡＶＳ＞ＶＳＳ）と判別されると、ステップＳＴ１４に進む。ステップＳＴ１４では、送信側バッファ１１の立ち上がり駆動能力を増加すると共に、立ち下がり駆動能力を減少してステップＳＴ１１に戻る。
【００３９】
ステップＳＴ１２において、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも高くない（ＮＯ：ＡＶＳ≦ＶＳＳ）と判別されると、ステップＳＴ１３に進み、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも低い（ＹＥＳ：ＡＶＳ＜ＶＳＳ）と判別されると、ステップＳＴ１５に進む。ステップＳＴ１５では、送信側バッファ１１の立ち上がり駆動能力を減少すると共に、立ち下がり駆動能力を増加してステップＳＴ１１に戻る。
【００４０】
ステップＳＴ１３において、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳが等しい（ＮＯ：ＡＶＳ＝ＶＳＳ）と判別されると、ステップＳＴ１６に進んで、送信側バッファ１１の立ち上がり駆動能力と立ち下がり駆動能力をほぼ等しくしてステップＳＴ１１に戻る。
【００４１】
このように、本実施例によれば、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳとの電位差に従って、送信側バッファ１１の立ち上がりの駆動能力と立ち下がりの駆動能力を個別に制御できるようになっており、より一層ジッタの発生を抑制することができる。
【００４２】
図９は第２実施形態の一実施例を示す回路図であり、送信側バッファ２および受信側バッファ３０（１２）を示すものである。この図９に示す実施例は、信号（クロック）の立ち上がり時のジッタのみを低減することを目的とし、送信側の高電位電源電圧ＡＶＤおよび低電位電源電圧ＡＶＳの電位差と受信側の高電位電源電圧ＶＤＤおよび低電位電源電圧ＶＳＳの電位差とが常にほぼ等しい回路に適用する。
【００４３】
図９に示されるように、受信側バッファ３０は、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ３１，３３およびｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタ３２，３４より成る二段のＣＭＯＳインバータを有するＣＭＯＳバッファとして構成されている。
【００４４】
受信側バッファ３０において、ｐＭＯＳトランジスタ３１および３３のソースは受信側の高電位電源線７（ＶＤＤ）に接続され、ｐＭＯＳトランジスタ３１および３３のバックゲートは送信側の高電位電源線５（ＡＶＤ）に接続され、ｎＭＯＳトランジスタ３２および３４のソースは送信側の低電位電源線６（ＡＶＳ）に接続され、そして、ｎＭＯＳトランジスタ３２および３４のバックゲートは受信側の低電位電源線８（ＶＳＳ）に接続されている。
【００４５】
図１０および図１１は図９の実施例の動作を説明するためのフローチャートであり、図１０は受信側バッファ３０のｎＭＯＳトランジスタの動作を説明するためのものであり、また、図１１は受信側バッファ３０のｐＭＯＳトランジスタの動作を説明するためのものである。
【００４６】
まず、図１０に示されるように、受信側バッファ３０の一段目（奇数段目）のｎＭＯＳトランジスタ３２に関して、ステップＳＴ２１で送信側の低電位電源電圧ＡＶＳの電位と受信側の低電位電源電圧ＶＳＳの電位を比較し、ステップＳＴ２２に進んで、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも高い（ＹＥＳ：ＡＶＳ＞ＶＳＳ）と判別されると、ステップＳＴ２４に進む。
【００４７】
ステップＳＴ２４において、受信側バッファ３０の一段目のｎＭＯＳトランジスタ３２のバックゲートの電圧（ＶＳＳ）はそのソース電極の電圧（ＡＶＳ）よりも低いので、ｎＭＯＳトランジスタ３２には正方向のバックバイアスが掛かり、その閾値電圧Ｖｔｈを高くしてステップＳＴ２１に戻る。これにより、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも高い場合、受信側バッファ３０の信号の立ち上がり時における遅延時間の減少を打ち消すことができる。
【００４８】
ステップＳＴ２２において、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも高くない（ＮＯ：ＡＶＳ≦ＶＳＳ）と判別されると、ステップＳＴ２３に進み、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも低い（ＹＥＳ：ＡＶＳ＜ＶＳＳ）と判別されると、ステップＳＴ２５に進む。
【００４９】
ステップＳＴ２５において、受信側バッファ３０の一段目のｎＭＯＳトランジスタ３２のバックゲートの電圧（ＶＳＳ）はそのソース電極の電圧（ＡＶＳ）よりも高いので、ｎＭＯＳトランジスタ３２には負方向のバックバイアスが掛かり、その閾値電圧Ｖｔｈを低くしてステップＳＴ２１に戻る。これにより、送信側の低電位電源電圧ＡＶＳの方が受信側の低電位電源電圧ＶＳＳよりも低い場合、受信側バッファ３０の信号の立ち上がり時における遅延時間の増大を打ち消すことができる。
【００５０】
ステップＳＴ２３において、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳが等しい（ＮＯ：ＡＶＳ＝ＶＳＳ）と判別されると、ステップＳＴ２６に進んで、ｎＭＯＳトランジスタ３２のバックゲートの電圧はそのソース電極の電圧と等しく、バックバイアスは掛からないため、その閾値電圧Ｖｔｈをそのまま（標準）としてステップＳＴ２１に戻る。
【００５１】
次に、図１１に示されるように、受信側バッファ３０の一段目（奇数段目）のｐＭＯＳトランジスタ３１に関して、ステップＳＴ３１で送信側の高電位電源電圧ＡＶＤの電位と受信側の高電位電源電圧ＶＤＤの電位を比較し、ステップＳＴ３２に進んで、送信側の高電位電源電圧ＡＶＤの方が受信側の高電位電源電圧ＶＤＤよりも低い（ＹＥＳ：ＡＶＤ＜ＶＤＤ）と判別されると、ステップＳＴ３４に進む。
【００５２】
ステップＳＴ３４において、受信側バッファ３０の一段目のｐＭＯＳトランジスタ３１のバックゲートの電圧（ＡＶＤ）はそのソース電極の電圧（ＶＤＤ）よりも低いので、ｐＭＯＳトランジスタ３１には正方向のバックバイアスが掛かり、その閾値電圧Ｖｔｈを高くしてステップＳＴ３１に戻る。これにより、送信側の高電位電源電圧ＡＶＤの方が受信側の高電位電源電圧ＶＤＤよりも低い場合、受信側バッファ３０の信号の立ち上がり時における遅延時間の増大を打ち消すことができる。
【００５３】
ステップＳＴ３２において、送信側の高電位電源電圧ＡＶＤの方が受信側の高電位電源電圧ＶＤＤよりも低くない（ＮＯ：ＡＶＤ≧ＶＳＳ）と判別されると、ステップＳＴ３３に進み、送信側の高電位電源電圧ＡＶＤの方が受信側の高電位電源電圧ＶＤＤよりも高い（ＹＥＳ：ＡＶＤ＞ＶＤＤ）と判別されると、ステップＳＴ３５に進む。
【００５４】
ステップＳＴ３５において、受信側バッファ３０の一段目のｐＭＯＳトランジスタ３１のバックゲートの電圧（ＡＶＤ）はそのソース電極の電圧（ＶＤＤ）よりも高いので、ｐＭＯＳトランジスタ３１には正方向のバックバイアスが掛かり、その閾値電圧Ｖｔｈを高くしてステップＳＴ３１に戻る。これにより、送信側の高電位電源電圧ＡＶＤの方が受信側の高電位電源電圧ＶＤＤよりも高い場合、受信側バッファ３０の信号の立ち上がり時における遅延時間の減少を打ち消すことができる。
【００５５】
ステップＳＴ３３において、送信側の高電位電源電圧ＡＶＤと受信側の高電位電源電圧ＶＤＤが等しい（ＮＯ：ＡＶＤ＝ＶＤＤ）と判別されると、ステップＳＴ３６に進んで、ｐＭＯＳトランジスタ３１のバックゲートの電圧はそのソース電極の電圧と等しく、バックバイアスは掛からないため、その閾値電圧Ｖｔｈをそのまま（標準）としてステップＳＴ３１に戻る。
【００５６】
このように、本実施例によれば、制御部１０（電位差測定回路１３、電圧測定回路１４，１４’および制御回路１５）を設けることなく、簡単な回路構成でジッタの発生を抑制することができる。
【００５７】
なお、図９に示す実施例において、受信側バッファ３０は、電源線とバックゲート接続をたすきがけに構成した二段のインバータにより構成されているが、例えば、この電源線とバックゲート接続をたすきがけに構成したインバータを一段とし、二段目のインバータを通常の接続とすることもできる。
【００５８】
図１２は図９の実施例の変形例を示す回路図であり、電源線とバックゲート接続をたすきがけに構成したインバータを一段とし、二段目のインバータを通常の接続としたものを示している。
【００５９】
すなわち、図９に示す実施例と同様に、一段目のインバータを構成するｐＭＯＳトランジスタ３１のソース電極は受信側の高電位電源線７（ＶＤＤ）に接続されると共にそのバックゲートは送信側の高電位電源線５（ＡＶＤ）に接続され、また、ｎＭＯＳトランジスタ３２のソース電極は送信側の低電位電源線６（ＡＶＳ）に接続されると共にそのバックゲートは受信側の低電位電源線８（ＶＳＳ）に接続されている。
【００６０】
しかしながら、本変形例では、二段目のインバータを構成するｐＭＯＳトランジスタ３３のソース電極およびバックゲートは受信側の高電位電源線７（ＶＤＤ）に共通接続され、また、ｎＭＯＳトランジスタ３４のソース電極およびバックゲートは受信側の低電位電源線８（ＶＳＳ）に共通接続されている。
【００６１】
ここで、受信側バッファ３０において、電源線とバックゲート接続をたすきがけに構成したインバータは複数段設けることができ、その奇数段のインバータは一段目のインバータと同様の動作を行うことになる。
【００６２】
なお、受信側バッファ３０を複数段のインバータで構成した場合、偶数段のインバータ（例えば、二段目のインバータ：トランジスタ３３および３４）を一段目のインバータと同様に接続すると、そのインバータの入力信号が反転しているため、上述した動作が逆に働くことになる。
【００６３】
すなわち、ＡＶＳ＞ＶＳＳのとき、入力が立ち上がりの場合の信号の遅延時間が長くなり、ＡＶＳ＜ＶＳＳの際、入力が立ち上がりの場合の信号の遅延時間が短くなる。そこで、奇数段のインバータを構成するトランジスタ（３１，３２）と偶数段のインバータを構成するトランジスタ（３２，３４）の駆動能力の比を調整することにより、ＡＶＤとＶＤＤの電位差による遅延時間の変化を制御し、トランジスタの特性に応じた最適な遅延時間の補償を行うことが可能になる。
【００６４】
このように、図９および図１２に示す実施例によれば、両電源の電位差をそのままインバータを構成するトランジスタのバックゲートへのバイアスに使用して閾値電圧Ｖｔｈを制御することにより、両電源の電位差が高速に変動する場合でも追従して遅延時間の制御を行うことができる。
【００６５】
次に、本実施例の設計手順の一例を示す。
図１３は図９の実施例における受信側バッッファ３０を示す回路図である。
【００６６】
まず、電源乗換え部で許されるジッタ量をあらかじめ見積もり、これを設計の目標値とする。図１３の回路において、送信側の低電位電源電圧ＡＶＳと受信側の低電位電源電圧ＶＳＳとの電位差が、実際にありうる状況（典型的には、±数百ｍＶ）でのシミュレーションを行い、送信側バッファ（２）から受信側バッファ３０への遅延時間がもっとも長かった場合と、もっとも短かった場合の時間差を計算する。この計算結果から、下記の表１に基づいて、トランジスタサイズの微調整を行う。
【００６７】
【表１】
2009177252.tif 000003
【００６８】
すなわち、ＡＶＳ＜ＶＳＳのとき、ＡＶＳ＝ＶＳＳの場合（標準）に対する信号（クロック）の遅延時間が短いときには、奇数段（例えば、一段目）のインバータのｎＭＯＳトランジスタ３２のゲート幅を小さく、また、偶数段（例えば、二段目）のインバータのｎＭＯＳトランジスタ３４のゲート幅を大きくし、一方、標準に対するクロックの遅延時間が長いときには、一段目のインバータのｐＭＯＳトランジスタ３１のゲート幅を大きく、また、二段目のインバータのｐＭＯＳトランジスタ３３のゲート幅を小さくして微調整を行う。
【００６９】
さらに、ＡＶＳ＞ＶＳＳのとき、標準に対するクロックの遅延時間が短いときには、一段目のインバータのｎＭＯＳトランジスタ３２のゲート幅を小さく、また、二段目のインバータのｎＭＯＳトランジスタ３４のゲート幅を大きくし、一方、標準に対するクロックの遅延時間が長いときには、一段目のインバータのｐＭＯＳトランジスタ３１のゲート幅を大きく、また、二段目のインバータのｐＭＯＳトランジスタ３３のゲート幅を小さくして微調整を行う。
【００７０】
このように、微調整を行った後、再度シミュレーションを行い、最大遅延時間と最小遅延時間の差が目標値以下に収まるか否かを確認し、目標値を超えていれば、再度トランジスタサイズの微調整とシミュレーションを行う。以上の処理を、遅延時間の差が目標値以下になるまで繰り返して最適化を実施する。なお、各トランジスタのゲート幅を大きくする代わりにゲート長を短くし、また、ゲート幅を小さくする代わりにゲート長を長くして微調整を行うこともできる。
【００７１】
次の表２は、図９の実施例における受信側バッッファ（図１３の受信側バッッファ：二段のたすきがけ構成のインバータ）３０を適用した回路のシミュレーション結果を示すものであり、各実施例を適用していないもの（従来例）、図９の実施例で表１に示す最適化を行っていないもの（実施例適用（最適化未））、並びに、図９の実施例で表１に示す最適化を行ったもの（実施例適用（最適化済））を比較して示すものである。
【００７２】
【表２】
2009177252.tif 000004
【００７３】
表２に示されるように、例えば、送信側と受信側の両電源の最大電位差が±１００ｍＶのとき、遅延時間の最大値と最小値の差は、従来例では７．７１Ｐｓ，実施例適用（最適化未）では３．８８ｐｓ，実施例適用（最適化済）では２．６８ｐｓとなり、両電源の最大電位差が±２００ｍＶのとき、従来例では１６．２１Ｐｓ，実施例適用（最適化未）では７．７８ｐｓ，実施例適用（最適化済）では５．６２ｐｓとなり、そして、両電源の最大電位差が±３００ｍＶのとき、従来例では２６．４９Ｐｓ，実施例適用（最適化未）では１３．６２ｐｓ，実施例適用（最適化済）では１０．５５ｐｓとなる。
【００７４】
なお、回路設計時の最適化前の各トランジスタサイズの比は、１段目のｐＭＯＳ：１段目のｎＭＯＳ：２段目のｐＭＯＳ：２段目のｎＭＯＳ＝５：２：５：２とした。また、電源乗り換え部分でのジッタ許容値は、両電源の電位差が±３００ｍＶのときに１２ｐｓとしてトランジスタサイズの最適化を行った。また、最適化を行った後の１段目のｐＭＯＳ，１段目のｎＭＯＳ，２段目のｐＭＯＳおよび２段目のｎＭＯＳの各トランジスタサイズは、最適化前から０．７倍，０．４７６倍，１．２倍および１．４７６倍となった。
【００７５】
このように、上述した図９の実施例を適用することにより、送信側の電源と受信側の電源との電位変動による遅延時間の変動を従来例に対して大幅に改善することができ、さらに、表１を参照して説明した最適化を行うことによって、より一層、遅延時間の変動を改善することができることが分かる。すなわち、最適化を行う実施例を適用することにより、二電源の電位差の変動によるジッタを従来例の半分以下に削減することが可能である。
【００７６】
図１４は第２実施形態の他の実施例を示す回路図である。
図１４に示されるように、本実施例では、送信側および受信側の論理閾値をそれぞれ送信側論理閾値計算回路４０ａおよび受信側論理閾値計算回路４０ｂにより算出し、それら送信側および受信側の論理閾値の電圧を電圧比較回路４１で比較し、その比較結果に応じてバックバイアス制御回路４２が受信側バッファ１２を制御して遅延時間の調整を行うようになっている。
【００７７】
なお、バックバイアス制御回路４２が受信側バッファ１２におけるトランジスタのバックバイアス（バックゲートの電圧）を制御するための配線は、例えば、受信側バッファ１２における各ｐＭＯＳおよびｎＭＯＳトランジスタのバックバイアスを制御するために２本（５２，５３）とされている。
【００７８】
図１５は図１４の実施例における受信側バッファを示す回路図である。
図１５に示されるように、受信側バッファ１２は、前述した図９に示す受信側バッファ３０と同様な回路構成とされているが、一段目のインバータを構成するｐＭＯＳトランジスタ５０およびｎＭＯＳトランジスタ５１のバックバイアスは、送信側の高電位電源電圧ＡＶＤおよび低電位電源電圧ＡＶＳではなく、配線５２および５３を介して供給されるバックバイアス制御回路４２の出力となっている。
【００７９】
図１６は図１４の実施例の動作を説明するためのフローチャートである。
まず、ステップＳＴ４１において、送信側の論理閾値と受信側の論理閾値を比較し、ステップＳＴ４２に進んで、送信側の論理閾値の方が受信側の論理閾値よりも高いと判別されると、ステップＳＴ４４に進む。ステップＳＴ４４では、受信側バッファ１２の論理閾値が高くなるようにバックバイアスを変更してステップＳＴ４１に戻る。
【００８０】
ステップＳＴ４２において、送信側の論理閾値の方が受信側の論理閾値よりも高くないと判別されると、ステップＳＴ４３に進み、送信側の論理閾値の方が受信側の論理閾値よりも低いと判別されると、ステップＳＴ４５に進む。ステップＳＴ４５では、受信側バッファ１１の論理閾値が低くなるようにバックバイアスを変更してステップＳＴ４１に戻る。
【００８１】
ステップＳＴ４３において、送信側の論理閾値の方が受信側の論理閾値よりも低くない、すなわち、送信側の論理閾値および受信側の論理閾値が等しいと判別されると、そのままで問題ないので、何もしないでステップＳＴ４１に戻る。
【００８２】
これにより、送信側と受信側の論理閾値を常に同電位に保ち、送信側および受信側の電源の電位変動による遅延時間ばらつきを抑制することができる。
【００８３】
例えば、電源電圧が１．２Ｖでクロックの立ち上がり遷移時間および立ち下がり遷移時間がそれぞれ０．１ｎｓのとき、クロック発生回路側（送信側）の電源電位と論理回路側（受信側）の電源電位がクロックサイクル内で最大±３００ｍＶ変動した場合、電源乗換え部で発生するジッタの理論値は、最大５０ｐｓとなるが、上述した各実施例を適用することにより、ジッタの一部または全てをキャンセルすることが可能である。
【００８４】
以上の説明において、送信側のクロック発生回路は、ＰＬＬ回路に限定されるものではなく、ＤＬＬ回路等の他の回路であってもよい。また、送信側バッファおよび受信側バッファは、２段のインバータに限定されず、様々な構成とすることができるのはいうまでもない。
【００８５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１電源線および第２電源線に接続された第１回路と、
第３電源線および第４電源線に接続された第２回路と、
前記第１回路から出力される第１信号を受け取って前記第２回路に第２信号を供給するバッファと、
前記第１電源線と前記第３電源線との電位差に応じて前記バッファの遅延時間を制御する制御部と、を備える半導体装置。
【００８６】
（付記２）
前記第１回路はクロック発生回路であり、前記信号はクロックであり、そして、前記バッファはクロックバッファである付記１に記載の半導体装置。
【００８７】
（付記３）
前記遅延時間の前記制御は、前記クロックバッファのクロック反転速度を変更することによって行なわれる付記２に記載の半導体装置。
【００８８】
（付記４）
前記制御部は、前記第１電源線と前記第３電源線の電位差を増幅して制御信号を生成する増幅回路であり、
前記クロックバッファは、前記制御信号に応じて前記クロック反転速度を制御するクロック反転速度制御回路を備える付記３に記載の半導体装置。
【００８９】
（付記５）
前記バッファは、前記第１電源線と前記第２電源線との間、もしくは、前記第３電源線と前記第４電源線との間に接続される付記１〜４のいずれか１項に記載の半導体装置。
【００９０】
（付記６）
前記遅延時間の前記制御は、前記クロックバッファのクロック反転閾値電圧を変更することによって行なわれる付記２〜５のいずれか１項に記載の半導体装置。
【００９１】
（付記７）
前記バッファは、前記第２電源線と前記第３電源線との間に配置されたＣＭＯＳバッファであり、
該ＣＭＯＳバッファを構成するｎチャネル型ＭＯＳトランジスタのバックゲートに前記第３電源線が接続され、且つ、該ＣＭＯＳバッファを構成するｐチャネル型ＭＯＳトランジスタのバックゲートに前記第２電源線が接続される付記１〜４のいずれか１項に記載の半導体装置。
【００９２】
（付記８）
前記ＣＭＯＳバッファは、第１および第２の二段のインバータを備え、前記バックゲートに前記第３電源線が接続される前記ｎチャネル型ＭＯＳトランジスタは、前記第１信号を受け取る前記第１インバータのｎチャネル型ＭＯＳトランジスタであり、且つ、前記バックゲートに前記第４電源線が接続される前記ｐチャネル型ＭＯＳトランジスタは、前記第１インバータのｐチャネル型ＭＯＳトランジスタである付記７に記載の半導体装置。
【００９３】
（付記９）
前記ＣＭＯＳバッファは、第１および第２の二段のインバータを備え、前記バックゲートに前記第３電源線が接続される前記ｎチャネル型ＭＯＳトランジスタは、前記第１信号を受け取る第１インバータのｎチャネル型ＭＯＳトランジスタおよび該第１インバータの出力信号を受け取る前記第２インバータのｎチャネル型ＭＯＳトランジスタであり、且つ、前記バックゲートに前記第４電源線が接続される前記ｐチャネル型ＭＯＳトランジスタは、前記第１信号を受け取る前記第１インバータのｐチャネル型ＭＯＳトランジスタおよび前記第２インバータのｐチャネル型ＭＯＳトランジスタである付記７に記載の半導体装置。
【００９４】
（付記１０）
前記第１回路および前記第２回路は、１つの半導体チップ上に形成される付記１〜９のいずれか１項に記載の半導体装置。
【００９５】
（付記１１）
第１電源手段と、
前記第１電源により動作する第１回路と、
前記第１電源手段とは異なる第２電源手段と、
前記第２電源により動作する第２回路と、
前記第１回路と前記第２回路の間に配置され、前記第１電源と前記第２電源との電位差に基づいて前記第１回路から前記第２回路に供給する信号の遅延時間を制御する遅延制御手段と、を備える半導体装置。
【００９６】
（付記１２）
前記第１回路は、クロック発生回路である付記１１に記載の半導体装置。
【００９７】
（付記１３）
回路内の電源が第１電源および第２電源の二電源に分離された部分を備える半導体装置における信号の遅延時間制御方法であって、
前記信号が前記第１電源から前記第２電源に乗り換えるとき、該第１および第２の両電源の電位差の変動による前記信号の遅延時間の変動を、該両電源の供給電位と接地電位の両方もしくはいずれかの電位差を検出して制御することにより打ち消し、前記信号の遅延時間を一定に保持してジッタの発生を抑制する遅延時間制御方法。
【図面の簡単な説明】
【００９８】
【図１】電位差による遅延時間変動の例を説明するための図である。
【図２】ＰＬＬ回路と論理回路の接続状態を示す図である。
【図３】第１実施形態を概略的に示す回路図である。
【図４】第２実施形態を概略的に示す回路図である。
【図５】第１実施形態の一実施例を示す回路図である。
【図６】第１実施形態の他の実施例を示す回路図である。
【図７】図６の実施例における送信側バッファの一例を示す回路図である。
【図８】図６の実施例の動作を説明するためのフローチャートである。
【図９】第２実施形態の一実施例を示す回路図である。
【図１０】図９の実施例の動作を説明するためのフローチャート（その１）である。
【図１１】図９の実施例の動作を説明するためのフローチャート（その２）である。
【図１２】図９の実施例の変形例を示す回路図である。
【図１３】図９の実施例における受信側バッッファを示す回路図である。
【図１４】第２実施形態の他の実施例を示す回路図である。
【図１５】図１４の実施例における受信側バッファを示す回路図である。
【図１６】図１４の実施例の動作を説明するためのフローチャートである。
【符号の説明】
【００９９】
１    クロック発生回路（ＰＬＬ回路）
２    送信側バッファ
３    受信側バッファ
４    デジタル回路（論理回路：その他の回路）
５    送信側の高電位電源線（ＰＬＬ回路用供給電源線）
６    送信側の低電位電源線（ＰＬＬ回路用接地電源線）
７    受信側の高電位電源線（論理回路用供給電源線）
８    受信側の低電位電源線（論理回路用接地電源線）
１０    制御部
１１，１１’    送信側バッファ
１２；３０，３０’    受信側バッファ
１３    電位差測定回路
１４，１４’    電圧測定回路
１５    制御回路
１６    １．５ビットＡ／Ｄコンバータ
１７    デコーダ
４０ａ    送信側論理閾値計算回路
４０ｂ    受信側論理閾値計算回路
４１    電圧比較回路
４２    バックバイアス制御回路
ＡＶＤ    送信側の高電位電源電圧
ＡＶＳ    送信側の低電位電源電圧
ＶＤＤ    受信側の高電位電源電圧
ＶＳＳ    受信側の低電位電源電圧
【図１】
2009177252.tif 000005
【図２】
2009177252.tif 000006
【図３】
2009177252.tif 000007
【図４】
2009177252.tif 000008
【図５】
2009177252.tif 000009
【図６】
2009177252.tif 000010
【図７】
2009177252.tif 000011
【図８】
2009177252.tif 000012
【図９】
2009177252.tif 000013
【図１０】
2009177252.tif 000014
【図１１】
2009177252.tif 000015
【図１２】
2009177252.tif 000016
【図１３】
2009177252.tif 000017
【図１４】
2009177252.tif 000018
【図１５】
2009177252.tif 000019
【図１６】
2009177252.tif 000020