(57)【要約】【課題】書き込みや消去を安定して行うことの可能な可変抵抗素子の駆動方法を提供する。【解決手段】電極１１、導体膜１２、絶縁体膜１３、電極１４をこの順に積層してなる可変抵抗素子１０を駆動する方法であって、絶縁体膜１３を高抵抗状態から低抵抗状態に変化させる書込動作の際に電極１１，１４間に印加する書込電圧と同じ極性の電圧を書込電圧の印加時間Ｔ１よりも長い時間Ｔ２、電極間１１，１４間に印加したのち、絶縁体膜１３を低抵抗状態から高抵抗状態に変化させる消去動作の際に電極間１１，１４間に印加する消去電圧と同じ極性の電圧を消去電圧の印加時間Ｔ３よりも長い時間Ｔ４、電極間１１，１４間に印加する。【選択図】図４
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【特許請求の範囲】
【請求項１】
互いに対向する２つの電極と、前記２つの電極の対向領域内に形成され、かつ前記２つの電極間に印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化可能な可変抵抗層とを備えた可変抵抗素子の駆動方法であって、
前記可変抵抗層を高抵抗状態から低抵抗状態に変化させる書込動作の際に前記２つの電極間に印加する書込電圧と同じ極性の第１電圧を前記書込電圧の印加時間よりも長い時間、前記２つの電極間に印加したのち、前記可変抵抗層を低抵抗状態から高抵抗状態に変化させる消去動作の際に前記２つの電極間に印加する消去電圧と同じ極性の第２電圧を前記消去電圧の印加時間よりも長い時間、前記２つの電極間に印加する
ことを特徴とする可変抵抗素子の駆動方法。
【請求項２】
前記書込動作を行う直前に、前記第１電圧および前記第２電圧を前記２つの電極に順次印加する
ことを特徴とする請求項１に記載の可変抵抗素子の駆動方法。
【請求項３】
前記書込動作および前記消去動作の行われる予定の無い時に、前記第１電圧および前記第２電圧を前記２つの電極に順次印加する
ことを特徴とする請求項１に記載の可変抵抗素子の駆動方法。
【請求項４】
前記可変抵抗層は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む導体膜を有する
ことを特徴とする請求項１ないし請求項３のいずれか一項に記載の可変抵抗素子の駆動方法。
【請求項５】
互いに対向する２つの電極と、前記２つの電極の対向領域内に形成され、かつ前記２つの電極間に印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化可能な可変抵抗層とを有する可変抵抗素子の駆動装置であって、
前記可変抵抗層を高抵抗状態から低抵抗状態に変化させる書込動作の際に前記２つの電極間に印加する書込電圧を発生する書込電圧発生部と、
前記可変抵抗層を低抵抗状態から高抵抗状態に変化させる消去動作の際に前記２つの電極間に印加する消去電圧を発生する消去電圧発生部と、
前記書込電圧と同じ極性の第１電圧を前記書込電圧の印加時間よりも長い時間発生したのち、前記消去電圧と同じ極性の第２電圧を前記消去電圧の印加時間よりも長い時間発生する初期化電圧発生部と
を備える
ことを特徴とする可変抵抗素子の駆動装置。
【請求項６】
前記初期化電圧発生部は、前記書込動作を行う直前に、前記第１電圧および前記第２電圧を順次発生する
ことを特徴とする請求項５に記載の可変抵抗素子の駆動装置。
【請求項７】
前記初期化電圧発生部は、前記書込動作および前記消去動作の行われる予定の無い時に、前記第１電圧および前記第２電圧を順次発生する
ことを特徴とする請求項５に記載の可変抵抗素子の駆動装置。
【請求項８】
前記可変抵抗層は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む導体膜を有する
ことを特徴とする請求項５ないし請求項７のいずれか一項に記載の可変抵抗素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化可能な可変抵抗層を備えた可変抵抗素子の駆動方法および駆動装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。
【０００３】
そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory；磁気記憶素子）などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。しかし、ＦｅＲＡＭにおいては微細化が容易ではないという問題があり、ＭＲＡＭにおいては書き込み電流が大きいという問題があった（例えば、非特許文献１参照。）。
【０００４】
そこで、データの書込み速度の高速化に適したメモリとして、例えば、図６、図７に示したような新しいタイプの記憶装置が提案されている。
【０００５】
図６は、新しいタイプの記憶装置のメモリセル１００を拡大して表したものである。このメモリセル１００は、可変抵抗素子１１０と、トランジスタ１２０（スイッチング素子）とを備えている。図７は、可変抵抗素子１１０の断面構成を表したものである。可変抵抗素子１１０は、電極１１１、導体膜１１２、絶縁体膜１１３および電極１１４をこの順に積層して形成されたものである。電極１１１がソース線Ｓに電気的に接続され、電極１１４がトランジスタ１２０のドレインに電気的に接続されている。トランジスタ１２０のソース）がビット線Ｂに電気的に接続され、トランジスタ１２０のゲートがワード線Ｗに電気的に接続されている。
【０００６】
この記憶装置では、導体膜１１２から絶縁体膜１１３に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、絶縁体膜１１３が低抵抗に変化してデータが書き込まれ、絶縁体膜１１３から導体膜１１２に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、絶縁体膜１１３が高抵抗に変化してデータが消去される。
【０００７】
この記憶装置では、従来の不揮発性メモリ等と比較して、単純な構造でメモリセルを構成することができるため、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。また、抵抗変化によるデータ書込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。
【０００８】
【非特許文献１】日経エレクトロニクス，２００７．７．１６号，ｐ．９８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記した新しいタイプの記憶装置では、導体膜１１２および絶縁体膜１１３の材料や製法によっては、ナノオーダーの高速繰り返し動作において、繰り返し回数を増やすに従って、抵抗値のばらつきが大きくなる場合がある。そして、そのように抵抗値のばらつきが大きくなると、書き込んだデータを安定して保持することが困難となってしまう。もっとも、書き込み時間を長くすれば、書き込んだデータを安定して保持することも可能となるが、そのようにした場合には、メモリシステム全体のスループットが低下してしまう。
【００１０】
このように、従来の記憶装置では、高速繰り返し動作において、書き込みや消去を安定して行うのが容易ではなかった。
【００１１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、書き込みや消去を安定して行うことの可能な可変抵抗素子の駆動方法および駆動装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の可変抵抗素子の駆動方法は、互いに対向する２つの電極と、前記２つの電極の対向領域内に形成され、かつ２つの電極間に印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化可能な可変抵抗層とを備えた可変抵抗素子を駆動する方法である。この駆動方法は、可変抵抗層を高抵抗状態から低抵抗状態に変化させる書込動作の際に２つの電極間に印加する書込電圧と同じ極性の第１電圧を書込電圧の印加時間よりも長い時間、２つの電極間に印加したのち、可変抵抗層を低抵抗状態から高抵抗状態に変化させる消去動作の際に２つの電極間に印加する消去電圧と同じ極性の第２電圧を消去電圧の印加時間よりも長い時間、２つの電極間に印加する工程を含んでいる。
【００１３】
本発明の可変抵抗素子の駆動方法では、書込電圧と同じ極性の第１電圧が書込電圧の印加時間よりも長い時間、２つの電極間に印加されたのち、消去電圧と同じ極性の第２電圧が消去電圧の印加時間よりも長い時間、２つの電極間に印加される。これにより、書込動作前の可変抵抗層が安定した低抵抗状態となる。
【００１４】
本発明の可変抵抗素子の駆動装置は、互いに対向する２つの電極と、前記２つの電極の対向領域内に形成され、かつ２つの電極間に印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化可能な可変抵抗層とを備えた可変抵抗素子の駆動装置であって、以下の（Ａ）〜（Ｃ）の各構成を備えたものである。
（Ａ）可変抵抗層を高抵抗状態から低抵抗状態に変化させる書込動作の際に２つの電極間に印加する書込電圧を発生する書込電圧発生部
（Ｂ）可変抵抗層を低抵抗状態から高抵抗状態に変化させる消去動作の際に２つの電極間に印加する消去電圧を発生する消去電圧発生部
（Ｃ）書込電圧と同じ極性の第１電圧を書込電圧の印加時間よりも長い時間発生したのち、消去電圧と同じ極性の第２電圧を消去電圧の印加時間よりも長い時間発生する初期化電圧発生部
【００１５】
本発明の可変抵抗素子の駆動装置では、書込電圧と同じ極性の第１電圧が書込電圧の印加時間よりも長い時間発生したのち、消去電圧と同じ極性の第２電圧が消去電圧の印加時間よりも長い時間発生する。その結果、第１電圧および第２電圧が順次２つの電極間に印加され、書込動作前の可変抵抗層が安定した低抵抗状態となる。
【発明の効果】
【００１６】
本発明の可変抵抗素子の駆動方法によれば、書込電圧と同じ極性の第１電圧を書込電圧の印加時間よりも長い時間、２つの電極間に印加したのち、消去電圧と同じ極性の第２電圧を消去電圧の印加時間よりも長い時間、２つの電極間に印加するようにしたので、書込動作前の可変抵抗層を安定した低抵抗状態とすることができる。これにより、書き込みや消去を安定して行うことができる。
【００１７】
本発明の可変抵抗素子の駆動方法によれば、書込電圧と同じ極性の第１電圧を書込電圧の印加時間よりも長い時間発生したのち、消去電圧と同じ極性の第２電圧を消去電圧の印加時間よりも長い時間発生するようにしたので、第１電圧および第２電圧を順次２つの電極間に印加し、書込動作前の可変抵抗層を安定した低抵抗状態とすることができる。これにより、書き込みや消去を安定して行うことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
図１は、本発明の一実施の形態に係るメモリシステムの概略構成を表したものである。本実施の形態のメモリシステムは、メモリセルを記憶単位としてマトリクス状に配置した記憶装置１と、この記憶装置１を制御する制御部２と、スイッチング素子３Ａ，３Ｂ，３Ｃと、電源４Ａ，４Ｂ，４Ｃとを備えたものである。なお、図１には、記憶装置１を構成する複数のメモリセルのうち一のメモリセルだけが抽出して表されている。
【００２０】
記憶装置１内の一のメモリセルは、可変抵抗素子１０と、トランジスタ２０とを備えている。
【００２１】
図２は、可変抵抗素子１０の断面構成を表したものである。可変抵抗素子１０は、電極１１、導体膜１２、絶縁体膜１３および電極１４をこの順に積層して形成されたものである。電極１１がソース線Ｓに電気的に接続され、電極１４がトランジスタ２０のドレイン（図示せず）に電気的に接続されている。トランジスタ２０のソース（図示せず）がビット線Ｂに電気的に接続され、トランジスタ２０のゲート（図示せず）がワード線Ｗに電気的に接続されている。なお、本実施の形態の導体膜１２および絶縁体膜１３からなる積層体が、本発明の可変抵抗層の一具体例に相当する。
【００２２】
ここで、電極１１，１４は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などの金属材料により構成されている。絶縁体膜１３は、例えば、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、または半導体材料を含んで構成されており、後述するように２つの電極（電極１１，１４）間に印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化可能な可変抵抗層としての機能を有している。
【００２３】
導体膜１２は、例えば、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＺｎＴｅＳｉ、ＺｎＧｅＴｅＳｉ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉ等からなる。
【００２４】
制御部２は、スイッチング素子３Ａ，３Ｂ，３Ｃのスイッチング動作を制御するものであり、スイッチング素子３Ａをオンオフする制御信号２Ａと、スイッチング素子３Ｂをオンオフする制御信号２Ｂと、スイッチング素子３Ｃをオンオフする制御信号２Ｃを出力するようになっている。
【００２５】
制御信号２Ａとしてオン信号が出力された場合には、スイッチング素子３Ａの一端に接続された電源４Ａがワード線Ｗと電気的に導通し（図１参照）、トランジスタ２０がオンするようになっている。制御信号２Ａとしてオフ信号が出力された場合には、ワード線Ｗがスイッチング素子３Ａの一端に接続されたシャント回路と電気的に導通し（図示せず）、トランジスタ２０がオフするようになっている。制御信号２Ｂとしてオン信号が出力された場合には、スイッチング素子３Ｂの一端に接続された電源４Ｂがソース線Ｓと電気的に導通し（図１参照）、電極１１に電源４Ｂの電圧が印加されるようになっている。制御信号２Ｂとしてオフ信号が出力された場合には、ソース線Ｓがスイッチング素子３Ｂの一端に接続されたシャント回路と電気的に導通し（図３参照）、電極１１がトランジスタ２０を介してグラウンド電位となるようになっている。制御信号２Ｃとしてオン信号が出力された場合には、スイッチング素子３Ｃの一端に接続された電源４Ｃがビット線Ｂと電気的に導通し（図３参照）、このときにトランジスタ２０がオンしているときには、電極１４に電源４Ｃの電圧がトランジスタ２０を介して印加されるようになっている。制御信号２Ｃとしてオフ信号が出力された場合には、ビット線Ｂがスイッチング素子３Ｃの一端に接続されたシャント回路と電気的に導通し（図１参照）、このときにトランジスタ２０がオンしているときには、電極１４がトランジスタ２０を介してグラウンド電位となるようになっている。
【００２６】
図４（Ａ）〜（Ｃ）を参照して、本実施の形態のメモリシステムの書込動作および消去動作について説明する。なお、図４（Ａ）は制御信号２Ａの信号波形の一例を、図４（Ｂ）は制御信号２Ｂの信号波形の一例を、図４（Ｃ）は制御信号２Ｃの信号波形の一例をそれぞれ表したものである。なお、図４中の初期化動作については後に詳述する。
【００２７】
（書込動作）
制御部２から、制御信号２Ａとしてオン信号が、制御信号２Ｂとしてオン信号が、制御信号２Ｃとしてオフ信号がそれぞれ出力され、電極１１に正電位（書込電圧）が印加されると共に電極１４にゼロ電位が印加されることにより、導体膜１２から絶縁体膜１３に向かって電流が流れると、導体膜１２から、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して絶縁体膜１３内を拡散していき、電極１４側で電子と結合して析出したり、あるいは、絶縁体膜１３の内部に拡散した状態で留まる。その結果、絶縁体膜１３の内部に、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素を多量に含む電流パスが形成されたり、もしくは、絶縁体膜１３の内部に、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素による欠陥が多数形成され、絶縁体膜１３が高抵抗状態から低抵抗状態となる（絶縁体膜１３の抵抗値が低くなる）。このとき、導体膜１２の抵抗値は、絶縁体膜１３の記録前の抵抗値に比べて元々低いので、絶縁体膜１３の抵抗値が低くなることにより、可変抵抗素子１０全体の抵抗値も低くなる（つまり、可変抵抗素子１０がオンする）。なお、このときの可変抵抗素子１０全体の抵抗が書込抵抗となる。
【００２８】
その後、制御部２から、制御信号２Ａ，２Ｂ，２Ｃとしてオフ信号がそれぞれ出力され、電極１１，１４に印加されている電圧がゼロとなり、可変抵抗素子１０にかかる電圧がゼロになると、可変抵抗素子１０の抵抗値が低くなった状態（低抵抗状態）で保持される。このようにして、情報の記録（書き込み）が行われる。
【００２９】
（消去動作）
次に、制御信号２Ａとしてオン信号が、制御信号２Ｂとしてオフ信号が、制御信号２Ｃとしてオン信号がそれぞれ出力され、電極１１にゼロ電位が印加されると共に電極１４に正電位（消去電圧）が印加されることにより、絶縁体膜１３から導体膜１２に向かって電流が流れると、絶縁体膜１３内に形成されていた電流パス、あるいは不純物準位を構成する、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して、絶縁体膜１３内を移動して導体膜１２側に戻る。その結果、絶縁体膜１３内から、電流パス、もしくは、欠陥が消滅して、絶縁体膜１３が低抵抗状態から高抵抗状態となる（絶縁体膜１３の抵抗値が高くなる）。このとき、導体膜１２の抵抗値は元々低いので、絶縁体膜１３の抵抗値が高くなることにより、可変抵抗素子１０全体の抵抗値も高くなる（つまり、可変抵抗素子１０がオフする）。なお、このときの可変抵抗素子１０全体の抵抗が消去抵抗となる。
【００３０】
その後、制御部２から、制御信号２Ａ，２Ｂ，２Ｃとしてオフ信号がそれぞれ出力され、電極１１，１４に印加されている電圧がゼロとなり、可変抵抗素子１０にかかる電圧がゼロになると、可変抵抗素子１０の抵抗値が高くなった状態（高抵抗状態）で保持される。このようにして、記録された情報の消去が行われる。
【００３１】
そして、このような過程を繰返し行うことにより、可変抵抗素子１０に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。
【００３２】
このとき、例えば、可変抵抗素子１０全体の抵抗が書込抵抗となっている状態（抵抗値の低い状態）を「１」の情報に、可変抵抗素子１０全体の抵抗が消去抵抗となっている状態（抵抗値の高い状態）を「０」の情報に、それぞれ対応させると、電極１１に正電位（＋電位）を印加すると共に電極１４にゼロ電位を印加することによって、可変抵抗素子１０の情報を「０」から「１」に変え、電極１１にゼロ電位を印加すると共に電極１４に正電位（＋電位）を印加することによって、可変抵抗素子１０の情報を「１」から「０」に変えることができる。
【００３３】
このように、本実施の形態では、電極１１、導体膜１２、絶縁体膜１３および電極１４をこの順に積層しただけの簡易な構造からなる可変抵抗素子１０を用いて、情報の記録および消去を行うようにしたので、可変抵抗素子１０を微細化していった場合であっても、情報の記録および消去を容易に行うことができる。また、電力の供給がなくても、絶縁体膜１３の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって絶縁体膜１３の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。
【００３４】
次に、図４（Ａ）〜（Ｃ）を参照して、本実施の形態のメモリシステムの初期化動作について説明する。
【００３５】
本実施の形態のメモリシステムでは、上記した書込動作および消去動作の他に、初期化動作も行うことが可能である。ここで、初期化動作とは、書込動作および消去動作をナノオーダーの高速で繰り返すにつれて書込抵抗や消去抵抗が当初の値からずれたり、書込抵抗や消去抵抗のばらつきが大きくなってきたときに、当初の値からのずれや、ばらつきを低減する目的で、可変抵抗素子１０へ所定の電圧波形を印加する動作を指している。
【００３６】
このメモリシステムでは、初期化動作に際して、書込動作および消去動作に用いる電源４Ａ，４Ｂ，４Ｃとは異なる電源を用いる必要はなく、これら電源４Ａ，４Ｂ，４Ｃを流用した上で、制御部２の制御によって初期化動作が行われる。
【００３７】
具体的には、図４（Ａ）〜（Ｃ）に示したように、書込動作を行う直前、または、書込動作および消去動作の行われる予定の無い時（つまりメモリシステムがアイドリング状態の時）に、絶縁体膜１３を高抵抗状態から低抵抗状態に変化させる書込動作の際に電極１１に印加する書込電圧と同じ極性の電圧（第１電圧）が書込電圧の印加時間Ｔ１よりも長い時間Ｔ２、電極１１に印加されたのち、絶縁体膜１３を低抵抗状態から高抵抗状態に変化させる消去動作の際に電極１４に印加する消去電圧と同じ極性の電圧（第２電圧）が消去電圧の印加時間Ｔ３よりも長い時間Ｔ４、電極１４に印加される。
【００３８】
ところで、例えば、図５（Ｂ）に示したように、本実施の形態の初期化動作を行わなかった場合には、書込抵抗や消去抵抗が当初の値から大きくずれ、書込抵抗や消去抵抗のばらつきが大きくなった結果、書込抵抗と消去抵抗との間のマージンがなくなっていることがわかる。一方、本実施の形態の初期化動作を行った場合には、例えば、図５（Ａ）に示したように、書込抵抗と消去抵抗との間のマージンを大きくとることができるだけでなく、書込抵抗や消去抵抗の当初の値からのずれやばらつきを少なくすることができる。
【００３９】
このように、本実施の形態では、書込抵抗や消去抵抗の当初の値からのずれやばらつきを少なくすることができるので、書込動作前の可変抵抗層を安定した低抵抗状態とすることができる。その結果、書き込みや消去を安定して行うことができる。
【００４０】
また、本実施の形態では、上記の初期化動作が、書込動作を行う直前や、メモリシステムがアイドリング状態の時に行われるので、書込速度や消去速度が初期化動作によって阻害されることがほとんどない。これにより、書込速度や消去速度を低下させることなく、書き込みや消去を安定して行うことができる。
【００４１】
以上、実施の形態を挙げて本発明の可変抵抗素子の駆動方法および駆動装置について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の可変抵抗素子の駆動方法および駆動装置の構成は、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００４２】
例えば、上記の初期化動作を、書込動作ごとに行う必要はなく、書込動作を所定の回数行った後にだけ行うようにしてもよい。また、メモリシステムがアイドリング状態の時において、上記の初期化動作を、メモリシステム側で決めたタイミングで行うようにしてもよいし、メモリシステムのユーザからの要求があったときに随時、行うようにしてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態に係るメモリシステムの一の状態における概略構成図である。
【図２】図１の可変抵抗素子の断面図である。
【図３】図１のメモリシステムの他の状態における概略構成図である。
【図４】図１のメモリシステムの動作について説明するための波形図である。
【図５】図１のメモリシステムの効果を説明するための特性図である。
【図６】従来のメモリセルの構成図である。
【図７】従来の可変抵抗素子の断面図である。
【符号の説明】
【００４４】
１…記憶装置、２…制御部、２Ａ，２Ｂ，２Ｃ…制御信号、３Ａ，３Ｂ，３Ｃ…スイッチング素子、４Ａ，４Ｂ，４Ｃ…電源、１０…可変抵抗素子、１１，１４…電極、１２…導体膜、１３…絶縁体膜、２０…トランジスタ、Ｂ…ビット線、Ｓ…ソース線、Ｗ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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