(57)【要約】【課題】高耐圧半導体スイッチング素子に対する過電流保護機能を有する半導体装置において、センス抵抗を流れる電流と高耐圧半導体スイッチング素子を流れる電流との比を大きくすることにより、過電流保護が働く電流値のバラツキを低減できるようにする。【解決手段】高耐圧半導体スイッチング素子において、スイッチング動作に必要な第１エミッタ領域１０４とは別に、電流検出回路に電気的に接続され且つセンス抵抗１２３を通じて第１エミッタ領域１０４と電気的に接続された第２エミッタ領域１１０が形成されている。第２エミッタ領域１１０上にはエミッタ電極が形成されていない一方、第２エミッタ領域１１０と隣接する部分のベース領域１０３上にはエミッタ電極が形成されている。【選択図】図２
2009081381.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に印加されるゲート電圧により制御可能な高耐圧半導体スイッチング素子と、
前記高耐圧半導体スイッチング素子に流れる電流の一部を検出できる検出抵抗を有する電流検出手段とを備えた半導体装置であって、
前記高耐圧半導体スイッチング素子は、
第１導電型の半導体基板内に形成された第２導電型のベース領域と、
前記ベース領域内に形成された第１導電型の第１エミッタ領域と、
前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のコレクタ領域と、
少なくとも前記第１エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記第１エミッタ領域の両方に電気的に接続されたエミッタ電極とを備え、
前記ベース領域内に、前記検出抵抗を通じて前記第１エミッタ領域と電気的に接続され且つ前記電流検出手段に電気的に接続された第２エミッタ領域がさらに形成され、
前記第２エミッタ領域上には前記エミッタ電極が形成されていない一方、前記第２エミッタ領域と隣接する部分の前記ベース領域上には前記エミッタ電極が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板は第２導電型であり、
前記半導体基板内に前記ベース領域と隣接するように形成された第１導電型のドリフト領域をさらに備え、
前記第１エミッタ領域及び前記第２エミッタ領域は前記ドリフト領域とは離隔して設けられており、
前記コレクタ領域は前記ドリフト領域内に設けられていることを特徴とする半導体装置。
【請求項３】
ゲート電極に印加されるゲート電圧により制御可能な高耐圧半導体スイッチング素子と、
前記高耐圧半導体スイッチング素子を流れる電流の一部を検出できる検出抵抗を有する電流検出手段とを備えた半導体装置であって、
前記高耐圧半導体スイッチング素子は、
第１導電型の半導体基板内に形成された第２導電型のベース領域と、
前記ベース領域内に形成された第１導電型の第１エミッタ／ソース領域と、
前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のコレクタ領域と、
前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のドレイン領域と、
少なくとも前記第１エミッタ／ソース領域から見て前記コレクタ領域側に位置する部分の前記ベース領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域に電気的に接続されたコレクタ／ドレイン電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記第１エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備え、
前記ベース領域内に、前記検出抵抗を通じて前記第１エミッタ／ソース領域と電気的に接続され且つ前記電流検出手段に電気的に接続された第２エミッタ／ソース領域がさらに形成され、
前記第２エミッタ／ソース領域上には前記エミッタ／ソース電極が形成されていない一方、前記第２エミッタ／ソース領域と隣接する部分の前記ベース領域上には前記エミッタ／ソース電極が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体基板は第２導電型であり、
前記半導体基板内に前記ベース領域と隣接するように形成された第１導電型のドリフト領域をさらに備え、
前記第１エミッタ／ソース領域及び前記第２エミッタ／ソース領域は前記ドリフト領域とは離隔して設けられており、
前記コレクタ領域及び前記ドレイン領域は前記ドリフト領域内に設けられていることを特徴とする半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、
前記コレクタ領域から前記第１エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２エミッタ／ソース領域と前記コレクタ領域とは前記ベース領域の一部分を挟んで対向するように配置されていることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第２エミッタ／ソース領域と前記ドレイン領域とは前記ベース領域の一部分を挟んで対向するように配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型スイッチング素子を有する半導体装置に関し、特にスイッチング素子を過電流から保護する過電流保護回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
高耐圧半導体スイッチング素子として用いられる横型の絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor ：以下、ＩＧＢＴという）の一般的な断面構成を図１２に示す。図１２に示すように、半導体基板５１の表面部にはＮ型の延長ドレイン領域５２及び延長ドレイン領域５２と隣り合うＰ型のベース領域５３が形成されている。ベース領域５３の表面部には、延長ドレイン領域５２と離隔してＮ+ 型のエミッタ領域５４が形成されている。エミッタ領域５４上からベース領域５３上を横断して延長ドレイン領域５２上までゲート絶縁膜５６が形成されており、ゲート絶縁膜５６上にはゲート電極５７が形成されている。延長ドレイン領域５２の表面部には、ベース領域５３と離隔してＰ型のコレクタ領域５８が形成されている。
【０００３】
また、図１２に示すＩＧＢＴは、コレクタ領域５８と電気的に接続するコレクタ端子Ｐ１’、ゲート電極５７と電気的に接続するゲート端子Ｐ２’、及びエミッタ領域５４と電気的に接続するエミッタ端子Ｐ３’を有している。
【０００４】
図１２に示す横型ＩＧＢＴは、コレクタ端子Ｐ１’の側を高電位としている状態で、ゲート端子Ｐ２’とエミッタ端子Ｐ３’との間に順方向のバイアス電圧を印加すると、オン状態に移行する。また、逆に、ゲート端子Ｐ２’とエミッタ端子Ｐ３’との間の電圧を零バイアス又は逆バイアスにすると、オフ状態に移行する。このように横型ＩＧＢＴは、ゲート電極５７に印加されるゲート電圧によってオン状態からオフ状態へ、また、オフ状態からオン状態へと移行するスイッチング特性を有している。
【０００５】
このような横型ＩＧＢＴを有する半導体装置は、コレクタ端子Ｐ１’と電源との間に誘導性負荷をつないだ状態で用いられることが多い。このような場合に事故が起きると、この誘導性負荷が短絡状態となり、横型ＩＧＢＴに定格電流の数倍以上の電流が流れることになる。このような負荷短絡時には、過電流を検出して、ゲート電圧又はコレクタ電圧を遮断しないと、横型ＩＧＢＴは温度上昇による熱破壊を起こしてしまう。
【０００６】
そこで、図１３に示すような、横型ＩＧＢＴに対する過電流保護機能を有する半導体装置が提案されている（特許文献１参照）。図１３に示す半導体装置１０は、ゲート電圧により制御可能な主スイッチング素子である横型ＩＧＢＴ１を有しており、電流検出用の横型ＩＧＢＴ２が横型ＩＧＢＴ１と並列に接続されている。各横型ＩＧＢＴのゲート電極はゲート端子Ｐ２’に電気的に接続されており、各横型ＩＧＢＴのコレクタ領域はコレクタ端子Ｐ１’に電気的に接続されており、主スイッチング素子である横型ＩＧＢＴ１のエミッタ領域はエミッタ端子Ｐ３’に電気的に接続されている。一方、電流検出用の横型ＩＧＢＴ２のエミッタ領域は、電流検出用抵抗であるセンス抵抗２３と接続する。尚、図１３に示す半導体装置１０において、電流検出用の横型ＩＧＢＴ２と電気的に接続されている電流検出回路２０は、電圧比較器２１と、電圧比較器２１にそれぞれ接続された基準電圧回路２２及び前述のセンス抵抗２３とから構成されている。基準電圧回路２２及びセンス抵抗２３のそれぞれの他端はエミッタ端子Ｐ３’に電気的に接続されている。
【０００７】
図１３に示す半導体装置１０においては、電流検出用の横型ＩＧＢＴ２を流れる電流９がセンス抵抗２３を通ってエミッタ端子Ｐ３へと流れる。これによりセンス抵抗２３の両端に発生する電圧と基準電圧回路２２の発生する電圧とが電圧比較器２１により比較され、当該電圧差に基づいて主スイッチング素子である横型ＩＧＢＴ１に流れる電流８は制御される。
【特許文献１】特開平９−２６０５９２号公報
【特許文献２】特開平７−２９７３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、横型ＩＧＢＴに対する過電流保護機能を有する従来例に係る半導体装置には、以下に述べるような問題点がある。
【０００９】
すなわち、図１３に示す半導体装置１０において、センス抵抗２３の両端に発生する電圧が大きくなると、電流検出用の横型ＩＧＢＴ２のエミッタ領域の電位が高くなるため、横型ＩＧＢＴ２に電流が流れにくくなり、過電流保護機能が正常に働かなくなる。過電流保護機能つまり電流検出回路２０を正常に動作させるためには、センス抵抗２３の両端に発生する電圧を最大でも０．３Ｖ程度に抑える必要がある。
【００１０】
ここで、図１３に示す従来の半導体装置１０において、センス抵抗２３を流れる電流９と横型ＩＧＢＴ１に流れる電流８との比（電流８／電流９）をセンス比とすると、従来の半導体装置１０ではセンス比が例えば２００程度と小さかった。このため、例えば電流８の値が４Ａに達したら過電流保護機能を働かせるとすると、そのときの電流９の値は２０ｍＡになる。従って、センス抵抗２３の両端電圧を０．３Ｖ以下にするためには、センス抵抗２３の抵抗値を１５Ω以下の小さい値に設定しなければならない。しかし、センス抵抗２３を１５Ω程度の小さい抵抗値を持つように形成した場合、当該抵抗値の製造バラツキが大きくなるので、過電流保護機能が働く電流値（センス抵抗２３を流れる電流９の電流値）のバラツキが大きくなってしまうという問題が生じる。
【００１１】
一方、センス比を大きくするために、電流検出用の横型ＩＧＢＴ２のサイズを小さくして電流９の値を小さくすることもできるが、この場合にも、横型ＩＧＢＴ２のサイズを小さくすることに起因して電流９の電流値のバラツキ、つまり過電流保護機能が働く電流値のバラツキが大きくなってしまうという問題を避けられない。
【００１２】
すなわち、横型ＩＧＢＴに対する過電流保護機能を有する従来の半導体装置においては、センス比を十分に大きくすることができないため、センス抵抗の抵抗値や電流検出用ＩＧＢＴのサイズを小さく設計せざるをえず、その結果、過電流保護機能が働く電流値のバラツキが大きくなるという問題があった。
【００１３】
前記に鑑み、本発明は、高耐圧半導体スイッチング素子に対する過電流保護機能を有する半導体装置において、センス抵抗を流れる電流と高耐圧半導体スイッチング素子を流れる電流との比を大きくすることにより、過電流保護が働く電流値のバラツキを低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る第１の半導体装置は、ゲート電極に印加されるゲート電圧により制御可能な高耐圧半導体スイッチング素子と、前記高耐圧半導体スイッチング素子に流れる電流の一部を検出できる検出抵抗を有する電流検出手段とを備えた半導体装置であって、前記高耐圧半導体スイッチング素子は、第１導電型の半導体基板内に形成された第２導電型のベース領域と、前記ベース領域内に形成された第１導電型の第１エミッタ領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のコレクタ領域と、少なくとも前記第１エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記第１エミッタ領域の両方に電気的に接続されたエミッタ電極とを備え、前記ベース領域内に、前記検出抵抗を通じて前記第１エミッタ領域と電気的に接続され且つ前記電流検出手段に電気的に接続された第２エミッタ領域がさらに形成され、前記第２エミッタ領域上には前記エミッタ電極が形成されていない一方、前記第２エミッタ領域と隣接する部分の前記ベース領域上には前記エミッタ電極が形成されている。
【００１５】
尚、本発明において、「高耐圧半導体スイッチング素子」とは、ゲート電圧が０Ｖのときにドレイン電圧について例えば２００Ｖ程度以上の耐圧を持つスイッチング素子をいうものとする。
【００１６】
本発明の第１の半導体装置によると、高耐圧半導体スイッチング素子つまり横型ＩＧＢＴにおいて、スイッチング動作に必要なエミッタ領域（第１エミッタ領域）とは別に、電流検出手段に電気的に接続され且つ電流検出手段の検出抵抗（センス抵抗）を通じて第１エミッタ領域と電気的に接続された第２エミッタ領域が形成されている。また、第２エミッタ領域上にはエミッタ電極が形成されていない一方、第２エミッタ領域と隣接する部分のベース領域上にはエミッタ電極が形成されている。このため、横型ＩＧＢＴを流れる電流のうち正孔電流が第２エミッタ領域からセンス抵抗に流れることを防止することができる。言い換えると、第２エミッタ領域を流れる電子電流のみがセンス抵抗へ流れる。従って、センス抵抗の抵抗値や第２エミッタ領域のサイズを小さく設計することなく、センス抵抗を流れる電流（センス電流）を小さくすることができる。これにより、高耐圧半導体スイッチング素子に対する過電流保護機能を有する本発明の第１の半導体装置において、第２エミッタ領域からセンス抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比つまりセンス比を従来の半導体装置と比較して２倍以上に大きくすることができる。その結果、センス抵抗の抵抗値や第２エミッタ領域のサイズを大きく設計することができるので、過電流保護が働く電流値のバラツキを低減することができる。
【００１７】
本発明の第１の半導体装置において、前記半導体基板は第２導電型であり、前記半導体基板内に前記ベース領域と隣接するように形成された第１導電型のドリフト領域をさらに備え、前記第１エミッタ領域及び前記第２エミッタ領域は前記ドリフト領域とは離隔して設けられており、前記コレクタ領域は前記ドリフト領域内に設けられていることが好ましい。
【００１８】
このようにすると、第１導電型の半導体基板を用いる場合における当該基板の不純物濃度と比べて、第１導電型のドリフト領域の不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子の電流能力を大きくすることができる。すなわち、ドリフト領域の不純物濃度を高くすることにより、ドリフト領域内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。
【００１９】
本発明に係る第２の半導体装置は、ゲート電極に印加されるゲート電圧により制御可能な高耐圧半導体スイッチング素子と、前記高耐圧半導体スイッチング素子を流れる電流の一部を検出できる検出抵抗を有する電流検出手段とを備えた半導体装置であって、前記高耐圧半導体スイッチング素子は、第１導電型の半導体基板内に形成された第２導電型のベース領域と、前記ベース領域内に形成された第１導電型の第１エミッタ／ソース領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のコレクタ領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のドレイン領域と、少なくとも前記第１エミッタ／ソース領域から見て前記コレクタ領域側に位置する部分の前記ベース領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記第１エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備え、前記ベース領域内に、前記検出抵抗を通じて前記第１エミッタ／ソース領域と電気的に接続され且つ前記電流検出手段に電気的に接続された第２エミッタ／ソース領域がさらに形成され、前記第２エミッタ／ソース領域上には前記エミッタ／ソース電極が形成されていない一方、前記第２エミッタ／ソース領域と隣接する部分の前記ベース領域上には前記エミッタ／ソース電極が形成されている。
【００２０】
すなわち、本発明の第２の半導体装置において、高耐圧半導体スイッチング素子を流れる電流が小さいときには高耐圧半導体スイッチング素子はＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor ）として動作し、高耐圧半導体スイッチング素子を流れる電流が大きいときにはＩＧＢＴとして動作する。ここで、高耐圧半導体スイッチング素子において、スイッチング動作に必要なエミッタ／ソース領域（第１エミッタ／ソース領域）とは別に、電流検出手段に電気的に接続され且つ電流検出手段の検出抵抗（センス抵抗）を通じて第１エミッタ／ソース領域と電気的に接続された第２エミッタ／ソース領域が形成されている。また、第２エミッタ／ソース領域上にはエミッタ／ソース電極が形成されていない一方、第２エミッタ／ソース領域と隣接する部分のベース領域上にはエミッタ電極が形成されている。このため、高耐圧半導体スイッチング素子がＩＧＢＴ動作をするときには、高耐圧半導体スイッチング素子を流れる電流のうち正孔電流が第２エミッタ／ソース領域からセンス抵抗に流れることを防止することができる。言い換えると、第２エミッタ／ソース領域を流れる電子電流のみがセンス抵抗へ流れる。従って、センス抵抗の抵抗値や第２エミッタ／ソース領域のサイズを小さく設計することなく、センス抵抗を流れる電流（センス電流）を小さくすることができる。これにより、高耐圧半導体スイッチング素子に対する過電流保護機能を有する本発明の第２の半導体装置において、高耐圧半導体スイッチング素子がＩＧＢＴ動作をするときには、第２エミッタ／ソース領域からセンス抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比つまりセンス比を、高耐圧半導体スイッチング素子がＭＩＳＦＥＴ動作をする場合や従来の半導体装置と比較して２倍以上に大きくすることができる。その結果、センス抵抗の抵抗値や第２エミッタ／ソース領域のサイズを大きく設計することができるので、過電流保護が働く電流値のバラツキを低減することができる。
【００２１】
本発明の第２の半導体装置において、前記半導体基板は第２導電型であり、前記半導体基板内に前記ベース領域と隣接するように形成された第１導電型のドリフト領域をさらに備え、前記第１エミッタ／ソース領域及び前記第２エミッタ／ソース領域は前記ドリフト領域とは離隔して設けられており、前記コレクタ領域及び前記ドレイン領域は前記ドリフト領域内に設けられていることが好ましい。
【００２２】
このようにすると、第１導電型の半導体基板を用いる場合における当該基板の不純物濃度と比べて、第１導電型のドリフト領域の不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子の電流能力を大きくすることができる。すなわち、ドリフト領域の不純物濃度を高くすることにより、ドリフト領域内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。さらに、ドリフト領域の不純物濃度を高くすることにより、ＭＩＳＦＥＴ動作時のオン抵抗を小さくすることができるため、第１導電型の半導体基板を用いる場合と比べて、ＭＩＳＦＥＴ動作時により大きいコレクタ電流を流すことができる。
【００２３】
本発明の第２の半導体装置において、前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記コレクタ領域から前記第１エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることが好ましい。
【００２４】
このように、高耐圧半導体スイッチング素子において第１導電型のドレイン領域の各部分を第２導電型のコレクタ領域から第１導電型の第１エミッタ／ソース領域へと向かう方向に対して垂直に配置することによって、ドレイン領域の各部分をコレクタ領域から第１エミッタ／ソース領域へと向かう方向に対して水平に配置する場合と比べて、高耐圧半導体スイッチング素子がＭＩＳＦＥＴ動作からＩＧＢＴ動作に切り替わるために必要なコレクタ領域の各部分の長さつまりセルピッチを短くすることができる。
【００２５】
また、この場合、高耐圧半導体スイッチング素子における第２エミッタ／ソース領域の配置位置を第１導電型のドレイン領域及び第２導電型のコレクタ領域のそれぞれの配置位置に従って変化させることによって、第２エミッタ／ソース領域のサイズを変えることなく、高耐圧半導体スイッチング素子がＩＧＢＴ動作をするときに第２エミッタ／ソース領域から検出抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比を任意に変化させることができる。
【００２６】
具体的には、前記第２エミッタ／ソース領域と前記コレクタ領域とは前記ベース領域の一部分を挟んで対向するように配置されていると、第２エミッタ／ソース領域とドレイン領域とがベース領域の一部分を挟んで対向するように配置されている場合と比べて、高耐圧半導体スイッチング素子がＭＩＳＦＥＴ動作をするときに第２エミッタ／ソース領域から検出抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比と、高耐圧半導体スイッチング素子がＩＧＢＴ動作をするときに第２エミッタ／ソース領域から検出抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比との差を小さくすることができる。従って、センス比の変化に対応する制御回路を容易に構成することができるので、第２エミッタ／ソース領域に流れる電流に基づいて過電流保護を行う場合、高耐圧半導体スイッチング素子を流れる電流をより正確に制御することができる。
【００２７】
また、前記第２エミッタ／ソース領域と前記ドレイン領域とは前記ベース領域の一部分を挟んで対向するように配置されていると、第２エミッタ／ソース領域とコレクタ領域とがベース領域の一部分を挟んで対向するように配置されている場合と比べて、高耐圧半導体スイッチング素子がＭＩＳＦＥＴ動作をするときに第２エミッタ／ソース領域から検出抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比と、高耐圧半導体スイッチング素子がＩＧＢＴ動作をするときに第２エミッタ／ソース領域から検出抵抗へ流れる電流と高耐圧半導体スイッチング素子を流れる電流との比との差を大きくすることができる。すなわち、センス比をより一層大きくすることができるため、センス抵抗の抵抗値や第２エミッタ／ソース領域のサイズを大きく設計することができるので、過電流保護が働く電流値のバラツキを低減することができる。
【発明の効果】
【００２８】
以上のように、本発明によると、高耐圧半導体スイッチング素子に対する過電流保護機能を有する半導体装置において、センス抵抗を流れる電流と高耐圧半導体スイッチング素子を流れる電流との比を大きくすることにより、過電流保護が働く電流値のバラツキを低減することができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的には、高耐圧半導体スイッチング素子及び当該素子に対する過電流保護機能を有する半導体装置について、図面を参照しながら説明する。
【００３０】
図１は本実施形態の半導体装置の概略回路構成を示している。図１に示すように、本実施形態の半導体装置１５０は、ゲート電極に印加されるゲート電圧により制御可能な横型ＩＧＢＴからなる高耐圧半導体スイッチング素子１００を有している。高耐圧半導体スイッチング素子１００のコレクタ領域はコレクタ端子（コレクタ電極）Ｐ１に電気的に接続されており、高耐圧半導体スイッチング素子１００のゲート電極はゲート端子Ｐ２に電気的に接続されている。また、本実施形態の半導体装置の特徴として、高耐圧半導体スイッチング素子１００のエミッタ領域の一部（以下、第２エミッタ領域１１０という）は、電流検出用抵抗であるセンス抵抗１２３と接続されており、その他のエミッタ領域（以下、第１エミッタ領域１０４という）はエミッタ端子（エミッタ電極）Ｐ３に電気的に接続されている。尚、本実施形態の半導体装置において、第２エミッタ領域１１０と電気的に接続されている電流検出回路１２０は、電圧比較器１２１と、電圧比較器１２１にそれぞれ接続された基準電圧回路１２２及び前述のセンス抵抗１２３とから構成されている。基準電圧回路１２２及びセンス抵抗１２３のそれぞれの他端はエミッタ端子Ｐ３に電気的に接続されている。すなわち、第２エミッタ領域１１０と第１エミッタ領域１０４とはセンス抵抗１２３を通じて電気的に接続されている。
【００３１】
図２は図１に示す本実施形態の半導体装置１５０における高耐圧半導体スイッチング素子１００の平面図であり、図３〜図５はそれぞれ図２におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図である。
【００３２】
図２〜図５に示す高耐圧半導体スイッチング素子１００つまり本実施形態の横型ＩＧＢＴの構成は次の通りである。例えば不純物濃度が１×１０14／ｃｍ3 程度のＰ- 型の半導体基板１０１の表面部に。例えば不純物濃度が１×１０16／ｃｍ3 程度のＮ型の延長ドレイン領域（ドリフト領域）１０２、及び延長ドレイン領域１０２と隣り合う例えば不純物濃度が１×１０17／ｃｍ3 程度のＰ型のベース領域１０３が形成されている。ベース領域１０３の表面部には、例えば不純物濃度が１×１０20／ｃｍ3 程度のＮ+ 型の第１エミッタ領域１０４が延長ドレイン領域１０２と離隔して形成されている。また、ベース領域１０３の表面部には、第１エミッタ領域１０４と接するように、例えば不純物濃度が１×１０19／ｃｍ3 程度のＰ+ 型のベースコンタクト領域１０５が形成されており、ベースコンタクト領域１０５を介してベース領域１０３と第１エミッタ領域１０４とが電気的に接続されている。第１エミッタ領域１０４上からベース領域１０３上を横断して延長ドレイン領域１０２上までゲート絶縁膜１０６が形成されており、ゲート絶縁膜１０６上にはゲート電極１０７が形成されている。延長ドレイン領域１０２の表面部には、例えば不純物濃度が１×１０19／ｃｍ3 程度のＰ+ 型のコレクタ領域１０８がベース領域１０３と離隔して形成されている。
【００３３】
尚、本実施形態において、第１エミッタ領域１０４及びベースコンタクト領域１０５はそれぞれ分離した複数の部分から構成され、ベース領域１０３からコレクタ領域１０８へと向かう方向に対して垂直な方向において、第１エミッタ領域１０４の各部分とベースコンタクト領域１０５の各部分とが交互に接触するように配置されている。ここで、本実施形態の特徴として、前述のように、第１エミッタ領域１０４の一部は第２エミッタ領域１１０に置換されており、第２エミッタ領域１１０は例えば７０Ω程度のセンス抵抗１２３を通じて第１エミッタ領域１０４と接続されている。また、第１エミッタ領域１０４及びベースコンタクト領域１０５（第２エミッタ領域１１０と隣接する部分を含む）上にはエミッタ電極が形成されている一方、第２エミッタ領域１１０上にはエミッタ電極は形成されていない。
【００３４】
図１〜図５に示す本実施形態の半導体装置１５０において注目すべき点は、第２エミッタ領域１１０に隣接するベースコンタクト領域１０５、及び第１エミッタ領域１０４に隣接するベースコンタクト領域１０５のいずれもがエミッタ電極（エミッタ端子Ｐ３）を通じて第１エミッタ領域１０４と接続されていることである。尚、センス抵抗１２３は第２エミッタ領域１０４と第１エミッタ領域１１０との間に接続されている。すなわち、センス抵抗１２３は、第２エミッタ領域１１０と、第１エミッタ領域１０４及び第１エミッタ領域１０４とエミッタ電極を通じて電気的に接続されたベースコンタクト領域１０５のそれぞれとの間に接続されている。また、ベース領域１０３は、ベースコンタクト領域１０５及びエミッタ電極を通じて第１エミッタ領域１０４に電気的に接続されているため、ベース領域１０３の電位は第１エミッタ領域１０４と同電位になる。
【００３５】
このような特徴により、高耐圧半導体スイッチング素子１００を流れる電流のうち正孔電流は全て電流１１（図１参照）としてベース領域１０３からベースコンタクト領域１０５を通じてエミッタ端子Ｐ３へと流れる。すなわち、高耐圧半導体スイッチング素子１００を流れる電流のうち正孔電流が第２エミッタ領域１１０からセンス抵抗１２３に流れることを防止することができる。一方、第２エミッタ領域１１０を流れる電子電流のみがセンス電流１３としてセンス抵抗１２３を通ってエミッタ端子Ｐ３へと流れる。そして、センス抵抗１２３の両端に発生する電圧と基準電圧回路１２２の発生する電圧とが電圧比較器１２１により比較され、当該電圧差に基づいて主スイッチング素子である高耐圧半導体スイッチング素子１００に流れる電流（つまり図１の電流１２）が制御される。
【００３６】
以上に説明したように、本実施形態の半導体装置１５０においては、高耐圧半導体スイッチング素子１００を流れる正孔電流１１が従来例と異なりセンス抵抗１２３を流れることがないので、センス電流１３を正孔電流１１の分だけ小さくすることができる。すなわち、センス抵抗１２３を流れるセンス電流１３と高耐圧半導体スイッチング素子１００を流れる電流１２との比をセンス比とすると、本実施形態の半導体装置１５０においては、従来例と比較して、センス比を大きくすることが可能となる。
【００３７】
実際に本願発明者らが実験を行った結果、従来例に係る半導体装置でセンス比が３００程度となる条件において、本実施形態のように電流検出用のＩＧＢＴのベース領域（つまり第２エミッタ領域１１０と隣接する部分のベース領域１０３）と、主スイッチング素子となるＩＧＢＴのエミッタ領域（つまり第１エミッタ領域１０４）とを電気的に接続すると、センス比は６００程度と約２倍程度まで大きくなった。
【００３８】
従って、高耐圧半導体スイッチング素子に対する過電流保護機能を有する本実施形態の半導体装置１５０によると、センス比を従来の半導体装置と比較して大きくすることができるため、センス抵抗１２３の抵抗値や第２エミッタ領域１１０のサイズを大きく設計することができるので、過電流保護が働く電流値のバラツキを低減することができる。
【００３９】
尚、本実施形態において、Ｎ型の延長ドレイン領域（ドリフト領域）１０２を設けて、Ｎ型の延長ドレイン領域１０２内にＰ型のコレクタ領域１０８を設けた。しかし、これに代えて、延長ドレイン領域１０２を設けず、Ｎ型の半導体基板にＰ型のコレクタ領域を設けてもよい。但し、Ｎ型の延長ドレイン領域１０２を設けた場合、Ｎ型の半導体基板を用いる場合と比べて、不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子の電流能力を大きくすることができる。すなわち、延長ドレイン領域１０２つまりドリフト領域の不純物濃度を高くすることにより、ドリフト領域内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。
【００４０】
また、本実施形態において、第１エミッタ領域１０４上からベース領域１０３上を横断して延長ドレイン領域１０２上までゲート絶縁膜１０６を設けた。しかし、ゲート絶縁膜１０６は、少なくとも第１エミッタ領域１０４から見てコレクタ領域１０８側に位置する部分のベース領域１０３の上に形成されていればよい。
【００４１】
（比較例）
以下、比較例（特許文献２参照）に係る半導体装置について、図面を参照しながら説明する。
【００４２】
図１４は、比較例に係る半導体装置、具体的には、図１３に示す従来の半導体装置における主スイッチング素子である横型ＩＧＢＴ１及び電流検出用の横型ＩＧＢＴ２の平面図である。尚、図１３におけるＺ−Ｚ’線の断面図が図１２（従来の横型ＩＧＢＴの断面構成）に相当する。また、図１４において、図１２又は図１３に示す構成要素と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４３】
図１４に示すように、比較例に係る半導体装置における主スイッチング素子である横型ＩＧＢＴ１において、ベース領域５３の表面部には、エミッタ領域５４と接するように、ベースコンタクト領域５５が形成されており、ベースコンタクト領域５５を介してベース領域５３とエミッタ領域５４とが電気的に接続されている。尚、エミッタ領域５４及びベースコンタクト領域５５はそれぞれ分離した複数の部分から構成され、ベース領域５３からコレクタ領域５８へと向かう方向に対して垂直な方向において、エミッタ領域５４の各部分とベースコンタクト領域５５の各部分とが交互に接触するように配置されている。
【００４４】
比較例においては、エミッタ領域５４の一部が横型ＩＧＢＴ２用のエミッタ領域６０に置換されており、ベースコンタクト領域５５の一部が横型ＩＧＢＴ２用のベースコンタクト領域６１に置換されている。すなわち、電流検出用の横型ＩＧＢＴ２は主スイッチング素子である横型ＩＧＢＴ１と同様の構造を有しているが、横型ＩＧＢＴ２のサイズは横型ＩＧＢＴ１と比べて小さい。
【００４５】
また、比較例においては、エミッタ領域６０及びベースコンタクト領域６１は共にセンス抵抗２３を通じて横型ＩＧＢＴ１のエミッタ領域５４及びベースコンタクト領域５５と接続されている。
【００４６】
以上のように、比較例においては、第１の実施形態と異なり、横型ＩＧＢＴ２用のエミッタ領域６０のみならずベースコンタクト領域６１上にもエミッタ電極は形成されていない。言い換えると、横型ＩＧＢＴ１のエミッタ領域５４及びベースコンタクト領域５５の上にのみエミッタ電極が形成されている。その結果、横型ＩＧＢＴ２を流れる電流のうち正孔電流も、第２エミッタ領域１１０を流れる電子電流と共にセンス電流９（図１３参照）としてセンス抵抗２３を通ってエミッタ端子Ｐ３’へと流れる。従って、第１の実施形態のように、センス電流９を小さくすることはできないため、センス比を大きくすることができないので、センス抵抗２３の抵抗値や電流検出用の横型ＩＧＢＴ２のサイズを小さく設計せざるをえず、その結果、過電流保護機能が働く電流値のバラツキが大きくなるという問題が生じる。
【００４７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的には、高耐圧半導体スイッチング素子及び当該素子に対する過電流保護機能を有する半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置の概略回路構成は、図１に示す第１の実施形態と同様であるので、重複する説明を省略する。但し、本実施形態においては、第１エミッタ領域１０４を第１エミッタ／ソース領域１０４と、第２エミッタ領域１１０を第２エミッタ／ソース領域１１０と、コレクタ端子Ｐ１をコレクタ／ドレイン端子（コレクタ／ドレイン電極）Ｐ１と、エミッタ端子Ｐ３をエミッタ／ソース端子（エミッタ／ソース電極）Ｐ３と読み替えるものとする。
【００４８】
図６は図１に示す本実施形態の半導体装置１５０における高耐圧半導体スイッチング素子１００の平面図であり、図７及び図８はそれぞれ図６におけるＦ−Ｆ’線及びＧ−Ｇ’線の断面図である。尚、図６におけるＤ−Ｄ’線の断面図は図４に示す第１の実施形態と同様であり、図６におけるＥ−Ｅ’線の断面図は図５に示す第１の実施形態と同様である。また、本実施形態の半導体装置１５０は、高耐圧半導体スイッチング素子１００の構成を除いて、第１の実施形態の半導体装置と同様の構成を持つので、図６〜図８において、図２〜図５に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４９】
図６〜図８に示す本実施形態の高耐圧半導体スイッチング素子１００が第１の実施形態と異なっている点は次の通りである。延長ドレイン領域１０２の表面部には、例えば不純物濃度が１×１０20／ｃｍ3 程度のＮ+ 型のドレイン領域１０９がベース領域１０３と離隔して形成されている。また、コレクタ領域１０８及びドレイン領域１０９はそれぞれ分離した複数の部分から構成され、コレクタ領域１０８から第１エミッタ／ソース領域１０４へと向かう方向に対して垂直な方向において、コレクタ領域１０８の各部分とドレイン領域１０９の各部分とが交互に接触するように配置されている。尚、コレクタ領域１０８及びドレイン領域１０９はコレクタ／ドレインＰ１に電気的に接続されている。
【００５０】
本実施形態の高耐圧半導体スイッチング素子１００においては、コレクタ／ドレイン端子Ｐ１とエミッタ／ソース端子Ｐ３との間に正バイアス（以下、コレクタ電圧という）を印加すると、Ｎ+ 型のドレイン領域１０９からＮ型の延長ドレイン領域１０２、Ｐ型のベース領域１０３を通って第１エミッタ／ソース領域１０４及び第２エミッタ／ソース領域１１０へと電流が流れ始める（以下、第１エミッタ／ソース領域１０４へと流れる電流をコレクタ電流１２、第２エミッタ／ソース領域１１０へと流れる電流をセンス電流１３（図１参照）とする）。このとき、高耐圧半導体スイッチング素子１００には電子のみが流れており、ＭＩＳＦＥＴ動作をしているといえる。次に、コレクタ電圧を大きくしていくと、コレクタ電流１２及びセンス電流１３はある程度大きくなり、Ｐ+ 型のコレクタ領域１０８とコレクタ領域１０８近傍のＮ型の延長ドレイン領域１０２との間の電位差が例えば０．６Ｖ程度に下がると、コレクタ領域１０８から延長ドレイン領域１０２へと正孔が注入されるようになり、高耐圧半導体スイッチング素子１００はＩＧＢＴ動作へと切り替わる。
【００５１】
高耐圧半導体スイッチング素子１００がＭＩＳＦＥＴ動作をするときには、Ｎ+ 型のドレイン領域１０９から流れる電流は全て電子によるものであり、当該電流の全てが第１エミッタ／ソース領域１０４及び第２エミッタ／ソース領域１１０へと流れるため、センス比は第１エミッタ／ソース領域１０４及び第２エミッタ／ソース領域１１０のそれぞれのサイズにより決まる。
【００５２】
一方、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときには、Ｐ+ 型のコレクタ領域１０８からＮ型の延長ドレイン領域１０２へと注入された正孔の一部が、Ｐ型のベース領域１０３からＰ+ 型のベースコンタクト領域１０５を通って正孔電流１１（図１参照）としてエミッタ／ソース端子Ｐ３へと流れる。すなわち、第１の実施形態と同様に、高耐圧半導体スイッチング素子１００を流れる電流のうち正孔電流が第２エミッタ領域／ソース１１０からセンス抵抗１２３に流れることを防止することができる。これにより、ＩＧＢＴ動作時には、ＭＩＳＦＥＴ動作時と比較してセンス比を大きくすることが可能となる。
【００５３】
以上に説明したように、本実施形態の半導体装置１５０の高耐圧半導体スイッチング素子１００においては、スイッチング動作に必要な第１エミッタ／ソース領域１０４とは別に、電流検出手段１２０に電気的に接続され且つ電流検出手段１２０のセンス抵抗１２３を通じて第１エミッタ／ソース領域１０４と電気的に接続された第２エミッタ／ソース領域１１０が形成されている。また、第２エミッタ／ソース領域１１０上にはエミッタ／ソース電極が形成されていない一方、第２エミッタ／ソース領域１１０と隣接する部分のベース領域１０３（つまりベースコンタクト領域１０５）上にはエミッタ電極が形成されている。このため、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときには、高耐圧半導体スイッチング素子１００を流れる電流のうち正孔電流１１が第２エミッタ／ソース領域１１０からセンス抵抗１２３に流れることを防止することができる。すなわち、ＭＩＳＦＥＴ動作時にもＩＧＢＴ動作時にも第２エミッタ／ソース領域１１０を流れる電子電流のみがセンス電流１３としてセンス抵抗１２３を通ってエミッタ／ソース端子Ｐ３へと流れる。そして、センス抵抗１２３の両端に発生する電圧と基準電圧回路１２２の発生する電圧とが電圧比較器１２１により比較され、当該電圧差に基づいて主スイッチング素子である高耐圧半導体スイッチング素子１００に流れる電流（つまり図１の電流１２）が制御される。
【００５４】
従って、センス抵抗１２３の抵抗値や第２エミッタ／ソース領域１１０のサイズを小さく設計することなく、センス抵抗１２３を流れる電流（センス電流１３）を小さくすることができる。これにより、高耐圧半導体スイッチング素子１００に対する過電流保護機能を有する本実施形態の半導体装置１５０において、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときには、第２エミッタ／ソース領域１１０からセンス抵抗１２３へ流れる電流１３と高耐圧半導体スイッチング素子１００を流れる電流１２との比つまりセンス比を、高耐圧半導体スイッチング素子１１０がＭＩＳＦＥＴ動作をする場合や従来の半導体装置と比較して２倍以上に大きくすることができる。その結果、センス抵抗１２３の抵抗値や第２エミッタ／ソース領域１１０のサイズを大きく設計することができるので、過電流保護が働く電流値のバラツキを低減することができる。
【００５５】
また、本実施形態によると、コレクタ領域１０８及びドレイン領域１０９はそれぞれ分離した複数の部分から構成され、コレクタ領域１０８から第１エミッタ／ソース領域１０４へと向かう方向に対して垂直な方向において、コレクタ領域１０８の各部分とドレイン領域１０９の各部分とが交互に接触するように配置されている、このため、ドレイン領域１０９の各部分をコレクタ領域１０８から第１エミッタ／ソース領域１０４へと向かう方向に対して水平に配置する場合と比べて、高耐圧半導体スイッチング素子１００がＭＩＳＦＥＴ動作からＩＧＢＴ動作に切り替わるために必要なコレクタ領域１０８の各部分の長さつまりセルピッチを短くすることができる。
【００５６】
ところで、本実施形態においては、高耐圧半導体スイッチング素子１００における第２エミッタ／ソース領域１１０の配置位置をドレイン領域１０９及びコレクタ領域１０８のそれぞれの配置位置に従って変化させることによって、第２エミッタ／ソース領域１１０のサイズを変えることなく、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときに第２エミッタ／ソース領域１１０から検出抵抗１２３へ流れる電流１３と高耐圧半導体スイッチング素子１００を流れる電流１２との比を任意に変化させることができる。その理由は、以下の通りである。ベース領域１０３を挟んでＰ+ 型のコレクタ領域１０８と対向したＮ+ 型のエミッタ／ソース領域１０４又は１１０から放出される電子の量は、ベース領域１０３を挟んでＮ+ 型のドレイン領域１０９と対向したＮ+ 型のエミッタ／ソース領域１０４又は１１０から放出される電子の量よりも多い。すなわち、Ｎ+ 型のエミッタ／ソース領域１０４又は１１０から放出される電子には、ＭＩＳＦＥＴ動作によってＮ+ 型のドレイン領域１０９へ流れるもの以外に、Ｐ+ 型のコレクタ領域１０８からＮ型の延長ドレイン領域１０２に注入された正孔と再結合するものがある。一方、Ｐ+ 型のコレクタ領域１０９に近いＮ型の延長ドレイン領域１０２では、Ｎ+ 型のドレイン領域１０９に近いＮ型の延長ドレイン領域１０２と比較して多くの正孔が存在する。このため、Ｐ+ 型のコレクタ領域１０８と対向したＮ+ 型のエミッタ／ソース領域１０４又は１１０からは、Ｎ+ 型のドレイン領域１０９と対向したＮ+ 型のエミッタ／ソース領域１０４又は１１０と比較して、より多くの電子が放出される。ここで、センス電流は第２エミッタ／ソース領域１１０から放出される電子の量によって決まるから、ドレイン領域１０９及びコレクタ領域１０８のそれぞれの配置位置に対して、Ｎ+ 型の第２エミッタ／ソース領域１１０をどのように配置するかによって、センス電流（電流１３）の大きさを調節することができる。従って、第２エミッタ／ソース領域１１０のサイズを変えることなく、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときに第２エミッタ／ソース領域１１０から検出抵抗１２３へ流れる電流１３と高耐圧半導体スイッチング素子１００を流れる電流１２との比を任意に変化させることができる。
【００５７】
具体的には、本実施形態では、図６に示すように、Ｎ+ 型の第２エミッタ／ソース領域１１０は、Ｐ型のベース領域１０３及びＮ型の延長ドレイン１０２を挟んでＰ+ 型のコレクタ領域１０８に対向している。この場合、第２エミッタ／ソース領域１１０を流れる電流（センス電流１３）は、第２エミッタ／ソース領域１１０がベース領域１０３及び延長ドレイン１０２を挟んでＮ+ 型のドレイン領域１０９に対向している場合よりも大きくなるので、高耐圧スイッチング素子１００がＩＧＢＴ動作したときのセンス比を抑制することが可能となる。
【００５８】
図９は、本願発明者らが実験により得た、高耐圧半導体スイッチング素子に流れるコレクタ電流とセンス比との関係を示す。尚、図９において、白四角は本実施形態の高耐圧半導体スイッチング素子について得られた結果であり、黒四角は後述の第３の実施形態の高耐圧半導体スイッチング素子について得られた結果である。図９に示すように、コレクタ電圧（コレクタ／ドレイン電極に印加される電圧）が低く且つコレクタ電流が小さいＭＩＳＦＥＴ動作領域１１２においてはセンス比がおよそ３００程度であるのに対して、ＩＧＢＴ動作領域１１３においてはセンス比が６００程度と後述の第３の実施形態のＩＧＢＴ動作領域１１４と比較して、ＭＩＳＦＥＴ動作領域１１２のセンス比からの変化が小さい。これは、センス電流１３の変化に対するコレクタ電流１２の変化が小さいことを意味しており、従って、センス比の変化に対応する制御回路を容易に構成することができるので、センス電流１３つまり第２エミッタ／ソース領域１１０に流れる電流に基づいて過電流保護を行う場合、コレクタ電流１２つまり高耐圧半導体スイッチング素子１００を流れる電流をより正確に制御することができる。
【００５９】
尚、本実施形態において、Ｎ型の延長ドレイン領域（ドリフト領域）１０２を設けて、Ｎ型の延長ドレイン領域１０２内にＰ型のコレクタ領域１０８及びＮ型のドレイン領域１０９を設けた。しかし、これに代えて、延長ドレイン領域１０２を設けず、Ｎ型の半導体基板にＰ型のコレクタ領域及びＮ型のドレイン領域を設けてもよい。但し、Ｎ型の延長ドレイン領域１０２を設けた場合、Ｎ型の半導体基板を用いる場合と比べて、不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子の電流能力を大きくすることができる。すなわち、延長ドレイン領域１０２つまりドリフト領域の不純物濃度を高くすることにより、ドリフト領域内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。また、ドリフト領域の不純物濃度を高くすることにより、ＭＩＳＦＥＴ動作時のオン抵抗を小さくすることができるため、Ｎ型の半導体基板を用いる場合と比べて、ＭＩＳＦＥＴ動作時により大きいコレクタ電流を流すことができる。
【００６０】
また、本実施形態において、第１エミッタ領域１０４上からベース領域１０３上を横断して延長ドレイン領域１０２上までゲート絶縁膜１０６を設けた。しかし、ゲート絶縁膜１０６は、少なくとも第１エミッタ領域１０４から見てコレクタ領域１０８側に位置する部分のベース領域１０３の上に形成されていればよい。
【００６１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置、具体的には、高耐圧半導体スイッチング素子及び当該素子に対する過電流保護機能を有する半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置の概略回路構成は、図１に示す第１の実施形態と同様であるので、重複する説明を省略する。但し、本実施形態においては、第１エミッタ領域１０４を第１エミッタ／ソース領域１０４と、第２エミッタ領域１１０を第２エミッタ／ソース領域１１０と、コレクタ端子Ｐ１をコレクタ／ドレイン端子（コレクタ／ドレイン電極）Ｐ１と、エミッタ端子Ｐ３をエミッタ／ソース端子（エミッタ／ソース電極）Ｐ３と読み替えるものとする。
【００６２】
図１０は図１に示す本実施形態の半導体装置１５０における高耐圧半導体スイッチング素子１００の平面図であり、図１１はそれぞれ図１０におけるＫ−Ｋ’線の断面図である。尚、図１０におけるＨ−Ｈ’線の断面図は図３に示す第１の実施形態と同様であり、図１０におけるＩ−Ｉ’線の断面図は図４に示す第１の実施形態と同様であり、図１０におけるＪ−Ｊ’線の断面図は図８に示す第２の実施形態と同様である。また、本実施形態の半導体装置１５０は、高耐圧半導体スイッチング素子１００の構成を除いて、第１又は第２の実施形態の半導体装置と同様の構成を持つので、図９〜図１０において、図２〜図５に示す第１の実施形態又は図６〜図８に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６３】
本実施形態によると、基本的に第２の実施形態と同様の効果が得られる。すなわち、高耐圧半導体スイッチング素子１００に対する過電流保護機能を有する本実施形態の半導体装置１５０において、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときには、第２エミッタ／ソース領域１１０からセンス抵抗１２３へ流れる電流１３と高耐圧半導体スイッチング素子１００を流れる電流１２との比つまりセンス比を、高耐圧半導体スイッチング素子１１０がＭＩＳＦＥＴ動作をする場合や従来の半導体装置と比較して２倍以上に大きくすることができる。その結果、センス抵抗１２３の抵抗値や第２エミッタ／ソース領域１１０のサイズを大きく設計することができるので、過電流保護が働く電流値のバラツキを低減することができる。また、高耐圧半導体スイッチング素子１００がＭＩＳＦＥＴ動作からＩＧＢＴ動作に切り替わるために必要なコレクタ領域１０８の各部分の長さつまりセルピッチを短くすることができる。
【００６４】
また、本実施形態によると、第２の実施形態と同様に、高耐圧半導体スイッチング素子１００における第２エミッタ／ソース領域１１０の配置位置をドレイン領域１０９及びコレクタ領域１０８のそれぞれの配置位置に従って変化させることによって、第２エミッタ／ソース領域１１０のサイズを変えることなく、高耐圧半導体スイッチング素子１００がＩＧＢＴ動作をするときに第２エミッタ／ソース領域１１０から検出抵抗１２３へ流れる電流１３と高耐圧半導体スイッチング素子１００を流れる電流１２との比を任意に変化させることができる。
【００６５】
具体的には、本実施形態では、図１０に示すように、Ｎ+ 型の第２エミッタ／ソース領域１１０は、Ｐ型のベース領域１０３及びＮ型の延長ドレイン１０２を挟んでＮ+ 型のドレイン領域１０９に対向している。この場合、第２エミッタ／ソース領域１１０を流れる電流（センス電流１３）は、第２エミッタ／ソース領域１１０がベース領域１０３及び延長ドレイン１０２を挟んでＰ+ 型のコレクタ領域１０８に対向している場合よりも小さくなるので、高耐圧スイッチング素子１００がＩＧＢＴ動作したときのセンス比を大きくすることが可能となる。
【００６６】
図９は、本願発明者らが実験により得た、高耐圧半導体スイッチング素子に流れるコレクタ電流とセンス比との関係を示す。尚、図９において、白四角は前述の第２の実施形態の高耐圧半導体スイッチング素子について得られた結果であり、黒四角は本実施形態の高耐圧半導体スイッチング素子について得られた結果である。図９に示すように、本実施形態のＩＧＢＴ動作領域１１４においてはセンス比が８００程度と前述の第２の実施形態のＩＧＢＴ動作領域１１３と比較して、センス比を大きくすることができる。すなわち、センス比をより一層大きくすることができるため、高耐圧半導体スイッチング素子１００に対する過電流保護機能を有する本実施形態の半導体装置１５０において、センス抵抗１２３の抵抗値や第２エミッタ／ソース領域１１０（つまり電流検出用のＩＧＢＴ）のサイズをより大きく設計することができるので、過電流保護が働く電流値のバラツキをより低減することができる。
【００６７】
尚、本実施形態において、Ｎ型の延長ドレイン領域（ドリフト領域）１０２を設けて、Ｎ型の延長ドレイン領域１０２内にＰ型のコレクタ領域１０８及びＮ型のドレイン領域１０９を設けた。しかし、これに代えて、延長ドレイン領域１０２を設けず、Ｎ型の半導体基板にＰ型のコレクタ領域及びＮ型のドレイン領域を設けてもよい。但し、Ｎ型の延長ドレイン領域１０２を設けた場合、Ｎ型の半導体基板を用いる場合と比べて、不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子の電流能力を大きくすることができる。すなわち、延長ドレイン領域１０２つまりドリフト領域の不純物濃度を高くすることにより、ドリフト領域内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。また、ドリフト領域の不純物濃度を高くすることにより、ＭＩＳＦＥＴ動作時のオン抵抗を小さくすることができるため、Ｎ型の半導体基板を用いる場合と比べて、ＭＩＳＦＥＴ動作時により大きいコレクタ電流を流すことができる。
【００６８】
また、本実施形態において、第１エミッタ領域１０４上からベース領域１０３上を横断して延長ドレイン領域１０２上までゲート絶縁膜１０６を設けた。しかし、ゲート絶縁膜１０６は、少なくとも第１エミッタ領域１０４から見てコレクタ領域１０８側に位置する部分のベース領域１０３の上に形成されていればよい。
【産業上の利用可能性】
【００６９】
本発明は、絶縁ゲート型スイッチング素子を有する半導体装置に関し、特にスイッチング素子を過電流から保護する過電流保護回路を有する半導体装置に適用した場合には、過電流保護が働く電流値のバラツキを低減できるという優れた効果が得られ、非常に有用である。
【図面の簡単な説明】
【００７０】
【図１】図１は本発明の第１、第２及び第３の実施形態に係る半導体装置の構成を示す回路図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。
【図３】図３は図２におけるＡ−Ａ’線の断面図である。
【図４】図４は図２におけるＢ−Ｂ’線の断面図である。
【図５】図５は図２におけるＣ−Ｃ’線の断面図である。
【図６】図６は本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。
【図７】図７は図６におけるＦ−Ｆ’線の断面図である。
【図８】図８は図６におけるＧ−Ｇ’線の断面図である。
【図９】図９は、本発明の第２及び第３の実施形態に係る半導体装置の高耐圧半導体スイッチング素子を流れるコレクタ電流に対するセンス比の変化を比較して示す図である。
【図１０】図１０は本発明の第３の実施形態に係る半導体装置の構成を示す平面図である。
【図１１】図１１は図１０におけるＫ−Ｋ’線の断面図である。
【図１２】図１２は従来の横型ＩＧＢＴの断面図である。
【図１３】図１３は、横型ＩＧＢＴに対する過電流保護機能を有する従来の半導体装置の回路図である。
【図１４】図１４は比較例に係る半導体装置の構成を示す平面図である。
【符号の説明】
【００７１】
１    主スイッチング素子である横型ＩＧＢＴ
２    電流検出用の横型ＩＧＢＴ
８    主スイッチング素子である横型ＩＧＢＴを流れるコレクタ電流
９    センス抵抗を流れるセンス電流
１０    半導体装置
１１    正孔電流
１２    コレクタ電流
１３    センス電流
２０    電流検出回路
２１    電圧比較器
２２    基準電圧回路
２３    センス抵抗
５１    半導体基板
５２    延長ドレイン領域
５３    ベース領域
５４    エミッタ領域
５６    ゲート絶縁膜
５７    ゲート電極
５８    コレクタ領域
６０    エミッタ領域
６１    ベースコンタクト領域
１００    高耐圧半導体スイッチング素子
１０１    半導体基板
１０２    延長ドレイン領域
１０３    ベース領域
１０４    第１エミッタ領域（第１エミッタ／ソース領域）
１０５    ベースコンタクト領域
１０６    ゲート絶縁膜
１０７    ゲート電極
１０８    コレクタ領域
１０９    ドレイン領域
１１０    第２エミッタ領域（第２エミッタ／ソース領域）
１１２    ＭＩＳＦＥＴ動作領域
１１３    ＩＧＢＴ動作領域
１１４    ＩＧＢＴ動作領域
１２０    電流検出回路
１２１    電圧比較器
１２２    基準電圧回路
１２３    センス抵抗
１５０    半導体装置
Ｐ１    コレクタ端子（コレクタ／ドレイン端子）
Ｐ１’  コレクタ端子
Ｐ２    ゲート端子
Ｐ２’  ゲート端子
Ｐ３    エミッタ端子（エミッタ／ソース端子）
Ｐ３’  エミッタ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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