(57)【要約】【課題】動作マージンを改善することのできる半導体記憶装置およびその製造方法を提供する。【解決手段】  半導体記憶装置は、スタティック型のメモリセル１を含む半導体記憶装置である。メモリセル１は、ノード５１と、ノード５２と、ｐ型トランジスタＬＴ１と、ｎ型トランジスタＡＴ１とを有している。ノード５１は、データに応じた電荷を保持する。ノード５２は、上記データが反転された反転データに応じた電荷を保持する。ｐ型トランジスタＬＴ１は、ドレインがノード５１に電気的に接続されている。ｎ型トランジスタＡＴ１は、ドレインがノード５１に電気的に接続されている。ｐ型トランジスタＬＴ１のゲート絶縁膜はｎ型トランジスタＡＴ１のゲート絶縁膜よりも厚く、かつｎ型トランジスタＡＴ１の実効チャネル長はｐ型トランジスタＬＴ１の実効チャネル長よりも長い。【選択図】図１
2009147217.tif 000002
【特許請求の範囲】
【請求項１】
スタティック型のメモリセルを含む半導体記憶装置であって、
前記メモリセルは、
データに応じた電荷を保持する第１電荷保持部と、
前記データが反転された反転データに応じた電荷を保持する第２電荷保持部と、
ドレインが前記第１電荷保持部または前記第２電荷保持部に電気的に接続されたｐ型トランジスタと、
ドレインが前記第１電荷保持部または前記第２電荷保持部に電気的に接続された、または１対のソース／ドレインのうち一方が前記第１電荷保持部または前記第２電荷保持部に電気的に接続されたｎ型トランジスタとを有し、
前記ｐ型トランジスタのゲート絶縁膜は前記ｎ型トランジスタのゲート絶縁膜よりも厚く、かつ前記ｎ型トランジスタの実効チャネル長は前記ｐ型トランジスタの実効チャネル長よりも長い、半導体記憶装置。
【請求項２】
データに応じた電荷を保持する第１電荷保持部と、前記データが反転された反転データに応じた電荷を保持する第２電荷保持部と、ドレインが前記第１電荷保持部または前記第２電荷保持部に電気的に接続されたｐ型トランジスタと、ドレインが前記第１電荷保持部または前記第２電荷保持部に電気的に接続された、または１対のソース／ドレインのうち一方が前記第１電荷保持部または前記第２電荷保持部に電気的に接続されたｎ型トランジスタとを有する、スタティック型のメモリセルを含む半導体記憶装置の製造方法であって、
前記ｐ型トランジスタのゲート絶縁膜を形成する工程と、
前記ｎ型トランジスタのゲート絶縁膜を形成する工程と、
前記ｐ型トランジスタの実効チャネル長を基板内に規定する工程と、
前記ｎ型トランジスタの実効チャネル長を前記基板内に規定する工程とを備え、
前記ｐ型トランジスタの前記ゲート絶縁膜は前記ｎ型トランジスタの前記ゲート絶縁膜よりも厚く、かつ前記ｎ型トランジスタの前記実効チャネル長は前記ｐ型トランジスタの前記実効チャネル長よりも長い、半導体記憶装置の製造方法。
【請求項３】
前記ｐ型トランジスタの前記ゲート絶縁膜および前記ｎ型トランジスタの前記ゲート絶縁膜をシリコンよりなる前記基板上に形成し、
前記ｐ型トランジスタの前記ゲート絶縁膜を形成する工程および前記ｎ型トランジスタの前記ゲート絶縁膜を形成する工程の前に、前記ｎ型トランジスタの前記ゲート絶縁膜を形成する領域における前記基板の表面に窒素イオンを導入する工程をさらに備える、請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記ｐ型トランジスタの前記ゲート絶縁膜および前記ｎ型トランジスタの前記ゲート絶縁膜をシリコン基板上に形成し、
前記ｐ型トランジスタの前記ゲート絶縁膜を形成する工程および前記ｎ型トランジスタの前記ゲート絶縁膜を形成する工程の前に、前記ｐ型トランジスタの前記ゲート絶縁膜を形成する領域における前記シリコン基板の表面に酸素イオンまたはフッ素イオンの少なくともいずれか一方を導入する工程をさらに備える、請求項２または３に記載の半導体記憶装置の製造方法。
【請求項５】
前記ｐ型トランジスタの前記ゲート絶縁膜を形成する工程と前記ｎ型トランジスタの前記ゲート絶縁膜を形成する工程とは同一工程で行なわれる、請求項３または４に記載の半導体記憶装置の製造方法。
【請求項６】
前記ｎ型トランジスタの前記実効チャネル長を規定する工程は、前記ｎ型トランジスタのゲート電極の両側部および前記ｐ型トランジスタのゲート電極の両側部に第１絶縁膜および第２絶縁膜を形成する工程と、前記第１絶縁膜および前記第２絶縁膜をマスクとして前記基板内にイオン注入することにより、前記ｎ型トランジスタのソース領域およびドレイン領域、または１対のソース／ドレイン領域を形成する工程とを有し、
前記ｐ型トランジスタの前記実効チャネル長を規定する工程は、前記ｐ型トランジスタの前記ゲート電極の両側部の前記第２絶縁膜を除去する工程と、前記第１絶縁膜をマスクとして前記基板内にイオン注入することにより、前記ｐ型トランジスタのソース領域およびドレイン領域を形成する工程とを有する、請求項３〜５のいずれかに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、より特定的には、スタティック型のメモリセルを含む半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化の要望とともに、電子機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実現は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵ（Central  Processing  Unit）が、制御プログラムなどの実行時において使用するＲＡＭ（Random  Access  Memory）について、高速化と大容量化が求められている。
【０００３】
このＲＡＭとしては、一般にＤＲＡＭ（Dynamic  Random  Access  Memory）とＳＲＡＭ（Static  Random  Access  Memory）とが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と、２個のアクセストランジスタとで構成されている。そして、このフリップフロップ回路は、たとえば１対のドライバトランジスタと、１対のロードトランジスタとで構成されている。アクセストランジスタおよびドライバトランジスタの各々はＮ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor)であり、ロードトランジスタはＰ型ＭＯＳＦＥＴである。従来のＳＲＡＭの製造方法においては、製造工程の簡略化の観点から、Ｎ型ＭＯＳＦＥＴのゲート酸化膜とＰ型ＭＯＳＦＥＴのゲート酸化膜とが同一の製造工程で形成され、かつソース・ドレインとなる不純物領域が同一のオフセットスペーサをマスクとして用いて形成されていた。その結果、Ｎ型ＭＯＳとＰ型ＭＯＳとは互いに等しいゲート酸化膜の膜厚を有しており、かつ互いに物理的に等しいチャネル長を有していた。
【０００４】
なお、従来のＳＲＡＭの構造はたとえば特開２００４−２７３９７２号公報（特許文献１）に開示されている。
【特許文献１】特開２００４−２７３９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながらＳＲＡＭにおいては、デバイスの微細化が進むにつれて、動作マージンを確保することが困難になっている。具体的には、ＮＢＴＩ（Negative  bias  temperature  Instability）の問題があった。ここでＮＢＴＩとは、ｐ型トランジスタのチャネルがゲート電極から負の電界を加えられた状態で長期間保持されると、トランジスタの閾値電圧が高くなる現象である。ＮＢＴＩが劣化したトランジスタが存在すると、ＳＲＡＭの動作マージンが低下する。加えて、トランジスタの閾値のローカルなばらつきが大きくなるという問題があった。すなわち、基板内に存在する不純物の濃度は微視的に見て不均一であり、この濃度の不均一に起因して、各トランジスタのチャネル領域に存在する不純物量にも分布が生じる。これにより、各トランジスタの閾値にばらつきが生じる。このばらつきはデバイスの微細化が進むにつれて大きくなる。特にｎ型トランジスタの閾値のばらつきが大きいと、ＳＲＡＭの動作マージンが低下する。
【０００６】
したがって、本発明の目的は、動作マージンを改善することのできる半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例における半導体記憶装置は、スタティック型のメモリセルを含む半導体記憶装置である。メモリセルは、第１電荷保持部と、第２電荷保持部と、ｐ型トランジスタと、ｎ型トランジスタとを有している。第１電荷保持部は、データに応じた電荷を保持する。第２電荷保持部は、上記データが反転された反転データに応じた電荷を保持する。ｐ型トランジスタは、ドレインが第１電荷保持部または第２電荷保持部に電気的に接続されている。ｎ型トランジスタは、ドレインが第１電荷保持部または第２電荷保持部に電気的に接続されている。または、ｎ型トランジスタは、１対のソース／ドレインのうち一方が第１電荷保持部または第２電荷保持部に電気的に接続されている。ｐ型トランジスタのゲート絶縁膜はｎ型トランジスタのゲート絶縁膜よりも厚く、かつｎ型トランジスタの実効チャネル長はｐ型トランジスタの実効チャネル長よりも長い。
【０００８】
本発明の一実施例における半導体記憶装置の製造方法は、第１電荷保持部と、第２電荷保持部と、ｐ型トランジスタと、ｎ型トランジスタとを有するスタティック型のメモリセルを含む半導体記憶装置の製造方法である。第１電荷保持部は、データに応じた電荷を保持する。第２電荷保持部は、上記データが反転された反転データに応じた電荷を保持する。ｐ型トランジスタは、ドレインが第１電荷保持部または第２電荷保持部に電気的に接続されている。ｎ型トランジスタは、ドレインが第１電荷保持部または第２電荷保持部に電気的に接続されている。または、ｎ型トランジスタは、１対のソース／ドレインのうち一方が第１電荷保持部または第２電荷保持部に電気的に接続されている。この製造方法は以下の工程を備えている。ｐ型トランジスタのゲート絶縁膜を形成する。ｎ型トランジスタのゲート絶縁膜を形成する。ｐ型トランジスタの実効チャネル長を基板内に規定する。ｎ型トランジスタの実効チャネル長を基板内に規定する。ｐ型トランジスタのゲート絶縁膜はｎ型トランジスタのゲート絶縁膜よりも厚く、かつｎ型トランジスタの実効チャネル長はｐ型トランジスタの実効チャネル長よりも長い。
【発明の効果】
【０００９】
本実施例によれば、ｐ型トランジスタのゲート絶縁膜がｎ型トランジスタのゲート絶縁膜よりも厚いので、ｐ型トランジスタのチャネルに加えられる電界が小さくなる。このため、ｐ型トランジスタのチャネルが負の電界を加えられた状態で長期間保持されても、ｐ型トランジスタの閾値電圧が高くなりにくくなり、ＮＢＴＩの問題が生じにくくなる。同時に、ｎ型トランジスタのゲート絶縁膜がｐ型トランジスタのゲート絶縁膜よりも薄いので、ＳＲＡＭの動作速度を決めるｎ型トランジスタの電流の低下を抑止することができる。加えて、ｎ型トランジスタの実効チャネル長がｐ型トランジスタの実効チャネル長よりも長いので、ｎ型トランジスタの閾値のローカルなばらつきを抑えることができる。同時に、ｐ型トランジスタの実効チャネル長がｎ型トランジスタの実効チャネル長よりも短いので、ｐ型トランジスタの電流の低下を抑止することができ、ｎ型トランジスタとｐ型トランジスタとの電流比を良好に保つことができる。以上により、半導体記憶装置の動作マージンを改善することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施の形態について図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるＳＲＡＭのメモリセルの構成を示す回路図である。図１を参照して、本実施の形態における半導体記憶装置は、スタティック型のメモリセル１を含んでいる。メモリセル１内において、ワード線ＷＬは図中横方向に延びており、２本のビット線ＢＬ１、ＢＬ２は図中縦方向に伸びている。ワード線ＷＬとビット線ＢＬ１、ＢＬ２の各々とは互いに交差するように配置されている。メモリセル１は、ｎ型トランジスタ（アクセストランジスタ）ＡＴ１、ＡＴ２と、ｐ型トランジスタ（ロードトランジスタ）ＬＴ１、ＬＴ２と、ｎ型トランジスタ（ドライバトランジスタ）ＤＴ１、ＤＴ２とを有している。
【００１１】
ｎ型トランジスタＡＴ１においては、ゲートがワード線ＷＬに電気的に接続されており、ソース／ドレインの一方が第１電荷保持部としてのノード５１に電気的に接続されており、かつソース／ドレインの他方がビット線ＢＬ１に電気的に接続されている。また、ｎ型トランジスタＡＴ２においては、ゲートがワード線ＷＬに電気的に接続されており、ソース／ドレインの一方が第２電荷保持部としてのノード５２に電気的に接続されており、ソース／ドレインの他方がビット線ＢＬ２に電気的に接続されている。ｎ型トランジスタＡＴ１、ＡＴ２は、データ書込時およびデータ読出時のみ活性化されるワード線ＷＬによって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００１２】
ｐ型トランジスタＬＴ１とｎ型トランジスタＤＴ１とは、電源ノードＶｃｃと接地ノードＧＮＤとの間に直列に接続されている。具体的には、ｐ型トランジスタＬＴ１のソースは電源ノードＶｃｃに電気的に接続されており、ｐ型トランジスタＬＴ１のドレインとｎ型トランジスタＤＴ１のドレインとはノード５１において電気的に接続されている。また、ｎ型トランジスタＤＴ１のソースは接地ノードＧＮＤに電気的に接続されており、ｐ型トランジスタＬＴ１のゲートとｎ型トランジスタＤＴ１のゲートとはノード５３において電気的に接続されている。
【００１３】
ｐ型トランジスタＬＴ２とｎ型トランジスタＤＴ２とは、電源ノードＶｃｃと接地ノードＧＮＤとの間に直列に接続されている。具体的には、ｐ型トランジスタＬＴ２のソースは電源ノードＶｃｃに電気的に接続されており、ｐ型トランジスタＬＴ２のドレインとｎ型トランジスタＤＴ２のドレインとはノード５２において電気的に接続されている。また、ｎ型トランジスタＤＴ２のソースは接地ノードＧＮＤに電気的に接続されており、ｐ型トランジスタＬＴ２のゲートとｎ型トランジスタＤＴ２のゲートとはノード５４において電気的に接続されている。
【００１４】
ノード５１はノード５４と電気的に接続されていて、ノード５２はノード５３と電気的に接続されている。このような接続によって、フリップフロップ回路が構成されている。すなわち、ノード５１はデータに応じた電荷を保持し、ノード５２はノード５１のデータが反転された反転データに応じた電荷を保持する。
【００１５】
なお、本実施の形態における半導体記憶装置は、メモリセル１と同様の構成を有する他のメモリセルをさらに含んでいてもよい。
【００１６】
続いて、本実施の形態におけるメモリセル１の具体的構成について説明する。
図２は、本発明の実施の形態１におけるメモリセルの平面レイアウト構成を示す平面図である。図２を参照して、メモリセル１内には、ｎ型不純物領域１７ａの各々と、ｐ型不純物領域１７ｂの各々と、ｐ型不純物領域１７ｃの各々と、ｎ型不純物領域１７ｄの各々と、ゲート電極７ａ〜７ｄの各々と、コンタクト２７ａ〜２７ｌの各々とが主に形成されている。
【００１７】
４つのゲート電極７ａ〜７ｄの各々は図中横方向に延在している。図中中央部にはｎ型ウェル４が形成されており、ｎ型ウェル４の両側にはｐ型ウェル３が形成されている。ｎ型不純物領域１７ａは、ｐ型ウェル３内を図中縦方向に延在しており、２つのゲート電極７ａおよび７ｂの各々の真下において３つの領域に分断されている。同様に、ｎ型不純物領域１７ｄは、ｐ型ウェル３内を図中縦方向に延在しており、２つのゲート電極７ｃおよび７ｄの各々の真下において３つの領域に分断されている。ｐ型不純物領域１７ｂおよびｐ型不純物領域１７ｃの各々は、ｎ型ウェル４内において図中縦方向に延在している。ｐ型不純物領域１７ｂはゲート電極７ａの真下において２つの領域に分断されており、ｐ型不純物領域１７ｃはゲート電極７ｄの真下において２つの領域に分断されている。
【００１８】
図中下部のｎ型不純物領域１７ａはコンタクト２７ｃによってビット線ＢＬ１に電気的に接続されており、図中上部のｎ型不純物領域１７ｄはコンタクト２７ｉによってビット線ＢＬ２に電気的に接続されている。ゲート電極７ｂおよび７ｃの各々はコンタクト２７ｄおよび２７ｌの各々によってワード線ＷＬに電気的に接続されている。図中上部のｐ型不純物領域１７ｂおよび図中下部のｐ型不純物領域１７ｃの各々はコンタクト２７ｅおよび２７ｈの各々によって電源ノードＶｃｃに電気的に接続されている。図中上部のｎ型不純物領域１７ａおよび図中下部のｎ型不純物領域１７ｄの各々はコンタクト２７ａおよび２７ｋの各々によって接地ノードＧＮＤに電気的に接続されている。図中中央部のｎ型不純物領域１７ａ、図中下部のｐ型不純物領域１７ｂ、およびゲート電極７ｄの各々はコンタクト２７ｂおよび２７ｆによって互いに電気的に接続されている。図中中央部のｎ型不純物領域１７ｄ、図中上部のｐ型不純物領域１７ｃ、およびゲート電極７ａの各々はコンタクト２７ｇおよび２７ｊによって互いに電気的に接続されている。
【００１９】
図３は図２のＩＩＩ−ＩＩＩ線に沿った断面図であり、図４は図２のＩＶ−ＩＶ線に沿った断面図である。まず図３を参照して、基板２はたとえばシリコンよりなっており、基板２のＮＭＯＳ領域にはｐ型ウェル３が形成されている。そして、基板２の表面にはｎ型トランジスタＡＴ１およびＤＴ１が形成されている。
【００２０】
ｎ型トランジスタＡＴ１は、１対のソース／ドレイン領域となる２つのｎ型不純物領域１７ａと、ゲート絶縁膜５ａと、ゲート電極７ｂと、オフセットスペーサ９および１９と、サイドウォール２１とを有している。ｎ型不純物領域１７ａ、１７ａは、ＬＤＤ（Lightly  Doped  Drain）構造を有しており、ｐ型ウェル３の表面に形成されている。ゲート絶縁膜５ａはｐ型ウェル３上のｎ型不純物領域１７ａに形成されており、厚さｔNを有している。また、ゲート電極７ｂはゲート絶縁膜５ａ上に形成されている。これにより、ゲート絶縁膜５ａの真下のｐ型ウェル３の領域はｎ型トランジスタＡＴ１のチャネル１５ａとなり、ｎ型トランジスタＡＴ１の実効チャネル長ＬNは、ｎ型不純物領域１７ａとｎ型不純物領域１７ａとの間隔によって規定される。ゲート電極７ａの両側にはオフセットスペーサ９が形成されており、オフセットスペーサ９よりも外側（ゲート電極７ｂとは反対側）にはサイドウォール１２および２１が形成されている。
【００２１】
また、ｎ型トランジスタＤＴ１は、ゲート電極７ｂの代わりにゲート電極７ａを有している以外は、ｎ型トランジスタＡＴ１と同様の構成を有している。また、ｎ型トランジスタＤＴ１が有する２つのｎ型不純物領域１７ａは、ソース領域およびドレイン領域となる。
【００２２】
ｎ型トランジスタＡＴ１およびＤＴ１を覆うように基板２上に層間絶縁膜２３が形成されている。層間絶縁膜２３にはｎ型不純物領域１７ａの各々に達する孔２５が形成されており、孔２５の内部にはコンタクト２７ａ〜２７ｃの各々が形成されている。
【００２３】
次に図４を参照して、基板２のＰＭＯＳ領域にはｎ型ウェル４が形成されており、基板２の表面にはｐ型トランジスタＬＴ１が形成されている。
【００２４】
ｐ型トランジスタＬＴ１は、ｎ型不純物領域１７ａの代わりにｐ型不純物領域１７ｂを有しており、かつゲート絶縁膜５ａの代わりにゲート絶縁膜５ｂを有している。また、ｐ型のチャネル１５ａの代わりにｎ型のチャネル１５ｂを有しており、かつゲート電極７ｂの代わりにゲート電極７ａを有している。ｐ型トランジスタＬＴ１の実効チャネル長Ｌpは、ｐ型不純物領域１７ｂとｐ型不純物領域１７ｂとの間隔によって規定される。実効チャネル長ＬN（図３）は実効チャネル長Ｌpよりも長い。また、ゲート絶縁膜５ｂの厚さＴpはゲート絶縁膜５ａの厚さＴN（図３）よりも厚い。ｐ型トランジスタＬＴ１は、これらの構成以外はｎ型トランジスタＤＴ１と同様の構成を有している。
【００２５】
ｐ型トランジスタＬＴ１を覆うように基板２上に層間絶縁膜２３が形成されている。層間絶縁膜２３にはｐ型不純物領域１７ｂの各々に達する孔２５が形成されており、孔２５の内部にはコンタクト２７ｅおよび２７ｆの各々が形成されている。
【００２６】
なお、本実施の形態においては、ｎ型トランジスタＡＴ１およびＤＴ１と、ｐ型トランジスタＬＴ１との断面構造について説明したが、ｎ型トランジスタＡＴ２およびＤＴ２の断面構造はｎ型トランジスタＡＴ１の断面構造とほぼ同様であり、ｐ型トランジスタＬＴ２の断面構造はｐ型トランジスタＬＴ１の断面構造とほぼ同様である。
【００２７】
続いて、本実施の形態における半導体記憶装置の製造方法について、図５〜図１４を用いて説明する。なお、図１１は図１０に示す工程に対応する平面図である。本実施の形態においては、メモリセル１の６つのトランジスタのうち、ＮＭＯＳ領域のｎ型トランジスタＡＴ１およびＰＭＯＳ領域のｐ型トランジスタＬＴ１の製造方法について説明する。
【００２８】
始めに図５を参照して、基板２の表面の所定領域に素子分離となるＳＴＩ（Shallow  Trench  Isolation、図示なし）を形成する。そして、たとえば基板２の表面に不純物イオンを注入することにより、基板２のＮＭＯＳ領域にｐ型ウェル３を形成し、基板２のＰＭＯＳ領域にｎ型ウェル４を形成する。続いて、ＮＭＯＳ領域におけるｎ型トランジスタＡＴ１のチャネルとなる領域、およびＰＭＯＳ領域におけるｐ型トランジスタＬＴ１のチャネルとなる領域の各々に、適切な量の不純物イオンを注入することにより、チャネルとなる領域の不純物濃度を調節する。
【００２９】
続いて、フォトリソグラフィ技術を用いてＰＭＯＳ領域における基板２上にレジストＲ１を形成し、レジストＲ１をマスクとして基板２の表面に窒素イオンを注入する。窒素イオンは適切なエネルギおよびドーズ量で注入される。これにより、ＮＭＯＳ領域における基板２の表面に窒素が導入される。窒素イオンは、少なくともゲート絶縁膜５ａを形成する領域における基板２の表面に導入されればよい。その後、レジストＲ１を除去する。
【００３０】
次に図６を参照して、たとえば熱酸化法を用いて基板２の表面を酸化し、基板２上に酸化シリコンよりなる絶縁膜５を形成する。ここで、ＮＭＯＳ領域における基板２中のシリコン原子の多くは窒素原子と結合しているため、ＮＭＯＳ領域における基板２の酸化は抑制される。その結果、ＮＭＯＳ領域とＰＭＯＳ領域とを同じ条件で同時に酸化しても、ＰＭＯＳ領域に形成される絶縁膜５の厚さｔpは、ＮＭＯＳ領域に形成される絶縁膜５の厚さｔNよりも厚くなり、製造工程を簡略化することができる。
【００３１】
次に図７を参照して、ポリシリコン膜７を絶縁膜５上に形成し、フォトリソグラフィ技術を用いてポリシリコン膜７上の所定の領域にレジストＲ２を形成する。
【００３２】
次に図８を参照して、レジストＲ２をマスクとしてポリシリコン膜７および絶縁膜５をドライエッチングする。これにより、レジストＲ２で覆われていない領域における基板２の表面が露出される。また、ＮＭＯＳ領域におけるレジストＲ２で覆われた部分にはゲート電極７ｂおよびゲート絶縁膜５ａが形成され、ＰＭＯＳ領域におけるレジストＲ２で覆われた部分にはゲート電極７ａおよびゲート絶縁膜５ｂが形成される。その後、レジストＲ２を除去する。
【００３３】
なお、上記においては、ＮＭＯＳ領域におけるゲート絶縁膜５ａとＰＭＯＳ領域におけるゲート絶縁膜５ｂとを同一工程にて形成する場合について示した。しかし、このような方法の代わりに、ＮＭＯＳ領域におけるゲート絶縁膜５ａとＰＭＯＳ領域におけるゲート絶縁膜５ｂとを別工程にて形成してもよい。この場合には、ＮＭＯＳ領域における基板２に窒素イオンを注入しなくてもよい。
【００３４】
次に図９を参照して、ゲート電極７ａ、７ｂの各々の側壁部分を酸化し、酸化膜（図示なし）を形成する。続いて、たとえばＳｉＮなどの絶縁膜よりなるオフセットスペーサ９（第１絶縁膜）を基板２上およびゲート電極７ａ、７ｂ上に形成し、たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）などの絶縁膜よりなるオフセットスペーサ１１（第２絶縁膜）をオフセットスペーサ９上に形成する。オフセットスペーサ９は基板２の上面と、ゲート絶縁膜５ａ、５ｂおよびゲート電極７ａ、７ｂの側面および上面とに沿って形成される。続いて、異方性エッチングを用いてオフセットスペーサ９をエッチバックする。その結果、基板２の上面が露出され、オフセットスペーサ９はゲート電極７ａ、７ｂの両側部にのみ残る。オフセットスペーサ１１は基板２の上面と、オフセットスペーサ９およびゲート電極７ａ、７ｂの側面および上面とに沿って形成される。続いて、異方性エッチングを用いてオフセットスペーサ１１をエッチバックする。その結果、基板２の上面が露出され、オフセットスペーサ１１はオフセットスペーサ９の両側部にのみ残る。
【００３５】
次に図１０および１１を参照して、フォトリソグラフィ技術を用いてＰＭＯＳ領域における基板２上にレジストＲ３を形成する。これにより、ＰＭＯＳ領域のゲート電極７ａ、オフセットスペーサ９および１１はレジストＲ３に覆われる。続いて、ＮＭＯＳ領域のゲート電極７ｂおよびオフセットスペーサ９および１１と、レジストＲ３とをマスクとして、たとえばＡｓ（ヒ素）イオンをＮＭＯＳ領域の基板２の表面に注入する。Ａｓイオンは適切なエネルギおよびドーズ量で注入される。これにより、ＮＭＯＳ領域におけるオフセットスペーサ１１の両側の基板２表面に低濃度のｎ型不純物領域（ＮＭＯＳエクステンション）１３ａ、１３ａが形成される。このときハロー注入層としてｐ型不純物であるＢ（ホウ素）やＩｎ（インジウム）を加えても良い。ｎ型不純物領域１３ａとｎ型不純物領域１３ａとの間隔は、ゲート電極７ｂとオフセットスペーサ９および１１とを合わせた幅に対応し、ｎ型不純物領域１３ａとｎ型不純物領域１３ａとの間隔によってｎ型トランジスタＡＴ１の実効チャネル長ＬNが基板２内に規定される。その後、レジストＲ３を除去する。そして、フッ酸などを用いたウェットエッチングによりゲート電極７ａ、７ｂの両側部のオフセットスペーサ１１を除去する。このとき、少なくともゲート電極７ａの両側部のオフセットスペーサ１１が除去されればよい。
【００３６】
次に図１２を参照して、フォトリソグラフィ技術を用いてＮＭＯＳ領域における基板２上にレジストＲ４を形成する。これにより、ＮＭＯＳ領域のゲート電極７ｂおよびオフセットスペーサ９はレジストＲ４に覆われる。続いて、ＰＭＯＳ領域のゲート電極７ａおよびオフセットスペーサ９と、レジストＲ４とをマスクとして、たとえばＢＦ2イオンやＢ（ホウ素）イオンなどをＰＭＯＳ領域の基板２の表面に注入する。ＢＦ2イオンおよびＢ（ホウ素）イオンは適切なエネルギおよびドーズ量で注入される。これにより、ＰＭＯＳ領域におけるオフセットスペーサ９の両側に低濃度のｐ型不純物領域（ＰＭＯＳエクステンション）１３ｂ、１３ｂが形成される。このときハロー注入層としてｎ型不純物であるＡｓ（ヒ素）やＰ（リン）を加えても良い。ｐ型不純物領域１３ｂとｐ型不純物領域１３ｂとの間隔は、ゲート電極７ａとオフセットスペーサ９とを合わせた幅に対応し、ｐ型不純物領域１３ｂとｐ型不純物領域１３ｂとの間隔によってｐ型トランジスタＬＴ１の実効チャネル長Ｌpが基板２内に規定される。その後、レジストＲ４を除去する。
【００３７】
次に図１３を参照して、ゲート電極７ａ、７ｂを覆うようにたとえばＳｉＮ１２およびＳｉＯ2２１などの二層絶縁膜を基板２上に形成する。続いて、これらの絶縁膜をエッチバックする。その結果、基板２の上面が露出され、これらの絶縁膜よりなるサイドウォール１２および２１がゲート電極７ａ、７ｂの両側に形成される。続いて、レジスト（図示なし）をＰＭＯＳ領域における基板２上に形成し、このレジストをマスクとしてＡｓイオンやＢイオンなどを基板２の表面に注入する。その結果、ＮＭＯＳ領域におけるサイドウォール１２および２１の両側に高濃度のｎ型不純物領域が形成される。この高濃度のｎ型不純物領域とｎ型不純物領域１３ａ（図１２）とを合わせた領域がｎ型不純物領域１７ａとなる。その後、このレジストを除去する。続いて、別のレジスト（図示なし）をＮＭＯＳ領域における基板２上に形成し、このレジストをマスクとしてＢＦ2イオンやＢイオンなどを基板２の表面に注入する。その結果、ＰＭＯＳ領域におけるサイドウォール１２および２１の両側に高濃度のｐ型不純物領域が形成される。この高濃度のｐ型不純物領域とｐ型不純物領域１３ｂ（図１２）とを合わせた領域がｐ型不純物領域１７ｂとなる。その後、このレジストを除去する。以上の工程により、ｎ型トランジスタＡＴ１およびｐ型トランジスタＬＴ１が完成する。
【００３８】
次に図１４を参照して、ｎ型トランジスタＡＴ１およびｐ型トランジスタＬＴ１を覆うように、たとえばＴＥＯＳよりなる層間絶縁膜２３を基板２上に形成する。その後、図３および図４に示すように、ドライエッチングによりｎ型不純物領域１７ａおよびｐ型不純物領域１７ｂに達する孔２５を層間絶縁膜２３に開口し、孔２５を埋めるようにポリシリコン膜を形成する。以上の工程により、本実施の形態における半導体記憶装置が完成する。なお、コンタクト開口時の加工性を考慮して、ＴＥＯＳ膜の下にＳｉＮ膜を敷く構造としても良い。
【００３９】
本実施の形態における半導体記憶装置およびその製造方法によれば、スタティック型のメモリセルを含む半導体記憶装置の動作マージンを改善することができる。これについて以下に説明する。
【００４０】
本願発明者は、スタティック型のメモリセルを含む半導体記憶装置の動作マージンを改善するために、始めに、メモリセルに含まれるｐ型トランジスタＬＴ１のＮＢＴＩの問題を抑制する方法について鋭意検討した。その結果、ｐ型トランジスタＬＴ１（またはＬＴ２）のゲート絶縁膜５ｂの厚さＴpをｎ型トランジスタＡＴ１（またはＡＴ２、ＤＴ１、ＬＴ２）のゲート絶縁膜の厚さＴNよりも厚くすることを見出した。これにより、ｐ型トランジスタＬＴ１からチャネル１５ｂに加えられる電界が小さくなる。このため、チャネル１５ｂが負の電界を加えられた状態で長期間保持されても、ｐ型トランジスタＬＴ１の閾値電圧が高くなりにくくなり、ＮＢＴＩの問題が生じにくくなる。同時に、ｎ型トランジスタＡＴ１のゲート絶縁膜の厚さＴNを厚くする必要が無いので、ｎ型トランジスタＡＴ１の電流の低下を抑止することができる。
【００４１】
本願発明者は、スタティック型のメモリセルを含む半導体記憶装置の動作マージンを改善するために、次に、トランジスタの閾値のローカルなばらつきを小さくする方法について鋭意検討した。
【００４２】
ここで、トランジスタの閾値のローカルなばらつきとは、基板内における局所的な不純物濃度の不均一さに起因するトランジスタの閾値のばらつきである。図１５は、トランジスタの閾値分布σＶthと、ゲート長Ｌgおよびゲート幅Ｗgとの関係のシミュレーション結果を示す図である。図１５を参照して、トランジスタの閾値分布σＶth、すなわちトランジスタの閾値のばらつきは、ゲート長Ｌgとゲート幅Ｗgとの積の平方根の逆数に比例することが知られている。この関係図から、デバイスの微細化が進むにつれて閾値のばらつきが大きくなることが分かる。
【００４３】
本願発明者らは、動作マージンに与える悪影響に関して、ｎ型トランジスタＡＴ１、ＡＴ２、ＤＴ１、およびＬＴ２のローカルばらつきが支配的であることを見出した。そして、ｎ型トランジスタＡＴ１（またはＡＴ２、ＤＴ１、ＬＴ２）の実効チャネル長ＬNをｐ型トランジスタＬＴ１（またはＬＴ２）の実効チャネル長Ｌpよりも長くすることを見出した。これにより、図１５の関係から、ｎ型トランジスタＡＴ１の閾値のばらつきを小さくすることができ、動作マージンを改善することができる。同時に、ｐ型トランジスタＬＴ１の実効チャネル長Ｌpを長くする必要が無いので、ｐ型トランジスタの電流の低下を抑止することができる。特に本実施の形態においては、ｐ型トランジスタＬＴ１のゲート絶縁膜５ｂの厚さＴpが厚いので、さらにｐ型トランジスタＬＴ１の実効チャネル長Ｌpを長くすると、ｐ型トランジスタＬＴ１の電流が大きく低下し、ｎ型トランジスタとｐ型トランジスタとの電流比が悪化するおそれがある。本実施の形態によればこのような電流比の悪化を抑制することができる。
【００４４】
図１６は、ソース・ドレイン間の電流Ｉdsと各トランジスタにおける閾値Ｖthの分布σとの関係のシミュレーション結果を示す図である。図１６を参照して、実効チャネル長Ｌeffが大きくなるにつれて、分布σの中央（σ＝０）に該当するトランジスタの電流Ｉdsは低下するが、分布σの端部（σ＝６）に該当する（すなわち、各トランジスタの中でソース・ドレイン間の電流Ｉdsが最小値である）トランジスタの電流Ｉdsは、実効チャネル長Ｌeffにほとんど依存しないことが分かる。この最小値を有するトランジスタがメモリセルの動作マージンの支配的な要因となることを考慮すると、ｎ型トランジスタの実効チャネル長ＬNを長くすることによる動作マージンの低下は小さいものと考えられる。
【００４５】
以上のように、本実施の形態の半導体記憶装置およびその製造方法によれば、ｐ型トランジスタＬＴ１のゲート絶縁膜ｔpをｎ型トランジスタＡＴ１のゲート絶縁膜ｔnよりも厚くし、かつｎ型トランジスタＡＴ１の実効チャネル長ＬNをｐ型トランジスタＬＴ１の実効チャネル長Ｌpよりも長くすることにより、半導体記憶装置の動作マージンを改善することができる。
【００４６】
また、本実施の形態における半導体記憶装置の製造方法においては、ゲート絶縁膜５ａ、５ｂをシリコン基板上に形成する。ゲート絶縁膜５ａ、５ｂを形成する前に、ゲート絶縁膜５ａを形成する領域における基板２の表面に窒素イオンを導入する。これにより、ＰＭＯＳ領域に形成される絶縁膜５の厚さｔpをＮＭＯＳ領域に形成される絶縁膜５の厚さｔNよりも容易に厚くすることができる。
【００４７】
また、ゲート絶縁膜５ａとゲート絶縁膜５ｂとを同一工程で形成するので、製造工程を簡略化することができる。
【００４８】
さらに、ｎ型トランジスタＡＴ１の実効チャネル長ＬNを規定する際に、ｎ型トランジスタＡＴ１のゲート電極７ｂの両側部およびｐ型トランジスタＬＴ１のゲート電極７ａの両側部にオフセットスペーサ９および１１を形成し、オフセットスペーサ９および１１をマスクとして基板２内にイオン注入することにより、ｎ型不純物領域１７ａを形成する。また、ｐ型トランジスタＬＴ１の実効チャネル長Ｌpを規定する際に、ｐ型トランジスタＬＴ１のゲート電極７ａの両側部のオフセットスペーサ１１を除去し、オフセットスペーサ９をマスクとして基板２内にイオン注入することにより、ｐ型不純物領域１７ｂを形成する。これにより、ｎ型トランジスタＡＴ１のゲート長Ｌg（ゲート電極７ｂの図３中横方向の長さ）をｐ型トランジスタＬＴ１のゲート長Ｌgよりも大きくすることなく、ｎ型トランジスタＡＴ１の実効チャネル長ＬNをｐ型トランジスタＡＴ１の実効チャネル長Ｌpよりも長くすることができる。この効果は、図１５において矢印で示されている。その結果、ゲート電極７ａと他の導電体（たとえばコンタクト２７ｂ、２７ｃ）とのショートマージンを確保することができる。
【００４９】
（実施の形態２）
本実施の形態の製造方法においては、実施の形態１の図５に示す製造工程の代わりに以下の製造工程が実施される。
【００５０】
図１７は、本発明の実施の形態２における半導体記憶装置の製造方法を示す部分断面図である。図１７を参照して、始めに実施の形態１と同様の方法を用いて、ＳＴＩ、ｐ型ウェル３、およびｎ型ウェル４を形成し、チャネルとなる領域の不純物濃度を調節する。続いて、フォトリソグラフィ技術を用いてＮＭＯＳ領域における基板２上にレジストＲ５を形成し、レジストＲ５をマスクとして基板２の表面に酸素イオンまたはフッ素イオンの少なくともいずれか一方を注入する。酸素イオンおよび／またはフッ素イオンは適切なエネルギおよびドーズ量で注入される。これにより、ＰＭＯＳ領域における基板２の表面に酸素イオンおよび／またはフッ素イオンが導入される。酸素イオンおよび／またはフッ素イオンは、少なくともゲート絶縁膜５ｂ（図４）を形成する領域における基板２の表面に導入されればよい。その後、レジストＲ５を除去する。
【００５１】
次に図６を参照して、たとえば熱酸化法を用いて基板２の表面を酸化し、基板２上に酸化シリコンよりなる絶縁膜５を形成する。ここで、酸素イオンを導入した場合には、ＰＭＯＳ領域における基板２中の酸素原子の濃度がＮＭＯＳ領域における基板２中の酸素原子の濃度よりも高くなるため、ＰＭＯＳ領域における基板２の酸化が促進される。また、フッ素イオンを導入した場合には、フッ素の強力な酸化力によりＰＭＯＳ領域における基板２の酸化が促進される。その結果、ＮＭＯＳ領域とＰＭＯＳ領域とを同じ条件で同時に酸化しても、ＰＭＯＳ領域に形成される絶縁膜５の厚さｔpは、ＮＭＯＳ領域に形成される絶縁膜５の厚さｔNよりも厚くなる。
【００５２】
その後、図７〜図１４に示す実施の形態１と同様の工程を経て、本実施の形態における半導体記憶装置が完成する。
【００５３】
本実施の形態における半導体記憶装置の製造方法においては、ゲート絶縁膜５ａ、５ｂをシリコン基板上に形成する。ゲート絶縁膜５ａ、５ｂを形成する前に、ゲート絶縁膜５ｂを形成する領域における基板２の表面に酸素イオンまたはフッ素イオンの少なくともいずれか一方を導入する。これにより、ＰＭＯＳ領域に形成される絶縁膜５の厚さｔpをＮＭＯＳ領域に形成される絶縁膜５の厚さｔNよりも容易に厚くすることができる。
【００５４】
なお、実施の形態１および２においては、ｎ型トランジスタＡＴ１およびｐ型トランジスタＬＴ１の構造および製造方法について説明した。しかし、ｎ型トランジスタＡＴ１の代わりにｎ型トランジスタＡＴ２、ＤＴ１、またはＤＴ２に上述の構造および製造方法を適用してもよく、ｎ型トランジスタＡＴ１、ＡＴ２、ＤＴ１、およびＤＴ２の全てに上述の構造および製造方法を適用してもよい。また、ｐ型トランジスタＬＴ１の代わりにｐ型トランジスタＬＴ２に上述の構造および製造方法を適用してもよく、ｐ型トランジスタＬＴ１およびＬＴ２の両方に対して上述の構造および製造方法を適用してもよい。特に、メモリセルに含まれるｎ型トランジスタの中で動作マージンの支配的な要因となるのはアクセストランジスタであるｎ型トランジスタＡＴ１、ＡＴ２であるので、ｎ型トランジスタＡＴ１、ＡＴ２に上述の構造および製造方法を適用することが好ましい。
【００５５】
また、メモリセル周辺回路を含むロジック部分に上述の構造および製造方法を適用する必要はない。
【００５６】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００５７】
本発明は、６５ｎｍノード以降のスタティック型メモリセルを含む半導体記憶装置に特に好適である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１におけるＳＲＡＭのメモリセルの構成を示す回路図である。
【図２】本発明の実施の形態１におけるメモリセルの平面レイアウト構成を示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】図２のＩＶ−ＩＶ線に沿った断面図である。
【図５】本発明の実施の形態１における半導体記憶装置の製造方法の第１工程を示す部分断面図である。
【図６】本発明の実施の形態１における半導体記憶装置の製造方法の第２工程を示す部分断面図である。
【図７】本発明の実施の形態１における半導体記憶装置の製造方法の第３工程を示す部分断面図である。
【図８】本発明の実施の形態１における半導体記憶装置の製造方法の第４工程を示す部分断面図である。
【図９】本発明の実施の形態１における半導体記憶装置の製造方法の第５工程を示す部分断面図である。
【図１０】本発明の実施の形態１における半導体記憶装置の製造方法の第６工程を示す部分断面図である。
【図１１】本発明の実施の形態１における半導体記憶装置の製造方法の第６工程を示す平面図である。
【図１２】本発明の実施の形態１における半導体記憶装置の製造方法の第７工程を示す部分断面図である。
【図１３】本発明の実施の形態１における半導体記憶装置の製造方法の第８工程を示す部分断面図である。
【図１４】本発明の実施の形態１における半導体記憶装置の製造方法の第９工程を示す部分断面図である。
【図１５】トランジスタの閾値分布σＶthと、ゲート長Ｌgおよびゲート幅Ｗgとの関係のシミュレーション結果を示す図である。
【図１６】ソース・ドレイン間の電流Ｉdsと各トランジスタにおける閾値Ｖthの分布σとの関係のシミュレーション結果を示す図である。
【図１７】本発明の実施の形態２における半導体記憶装置の製造方法を示す部分断面図である。
【符号の説明】
【００５９】
１  メモリセル、２  基板、３  ｎ型ウェル、４  ｎ型ウェル、５  絶縁膜、５ａ，５ｂ  ゲート絶縁膜、７  ポリシリコン膜、７ａ〜７ｄ  ゲート電極、９，１１  オフセットスペーサ、１２，２１  サイドウォール、１３ａ  ｎ型不純物領域、１３ｂ  ｐ型不純物領域、１５ａ，１５ｂ  チャネル、１７ａ，１７ｄ  ｎ型不純物領域、１７ｂ，１７ｃ  ｐ型不純物領域、２３  層間絶縁膜、２５  孔、２７ａ〜２７ｌ  コンタクト、５１〜５４  ノード、９１  メモリセル、ＡＴ１，ＡＴ２  ｎ型トランジスタ（アクセストランジスタ）、ＢＬ１，ＢＬ２  ビット線、ＤＴ１，ＤＴ２  ｎ型トランジスタ（ドライバトランジスタ）、ＧＮＤ  接地ノード、ＬN，Ｌp  実効チャネル長、ＬＴ１，ＬＴ２  ｐ型トランジスタ（ロードトランジスタ）、Ｒ１〜Ｒ５  レジスト、ｔN，ｔp  ゲート絶縁膜の厚さ、Ｖｃｃ  電源ノード、ＷＬ  ワード線。
【図１】
2009147217.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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