(57)【要約】【課題】撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる信号処理回路およびデジタルカメラを提供する。【解決手段】遅延回路２は、撮像素子から出力されるアナログ信号から、各々、遅延量の異なる複数のアナログ信号を出力する。ボトム検出回路３は、遅延回路２から出力される複数のアナログ信号のレベルを比較して、複数のアナログ信号の各々の最低レベルの電圧を順に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
撮像素子から出力されるアナログ信号から、各々、遅延量の異なる複数のアナログ信号を生成する遅延回路と、
前記遅延回路から出力される複数のアナログ信号のレベルを比較して、前記複数のアナログ信号の各々の最低レベルまたは最高レベルの信号を順に出力する信号出力回路と、
前記信号出力回路から出力されるアナログ信号を所定のタイミングでサンプリングしてデジタル信号に変換するＡ／Ｄ変換器と、
を有することを特徴とする信号処理回路。
【請求項２】
前記遅延回路は、前記撮像素子から出力されるアナログ信号を所定の遅延量だけ遅延させる複数の遅延ブロックが直列に接続されてなり、前記信号出力回路に入力されるアナログ信号が各遅延ブロックの接続点から出力されることを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記撮像素子と、請求項１または請求項２に記載の信号処理回路とを有することを特徴とするデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関し、特に、撮像素子から出力されたアナログ信号を処理する信号処理回路に関する。また、本発明は、本信号処理回路を備えたデジタルカメラにも関する。
【背景技術】
【０００２】
近年、撮像素子を用いた映像機器として、アナログ映像信号をデジタル映像信号に変換してメモリ等に記憶し、静止画および動画の少なくとも一方を撮影／記録することが可能なカメラ一体型デジタルＶＴＲおよびデジタルスチルカメラ（以下、これらを総称してデジタルカメラと略する）が開発されている。このような映像機器において取り扱われる撮像素子は、多画素数化に伴い１画素あたりの面積を小さくする傾向にある。また、それによって１画素あたりの受光量も少なくなってくるため、撮像素子から出力される信号の信号対ノイズ（S／N）特性が悪くなる傾向にある。そのため、そのような信号を扱う信号処理回路においては、１画素あたりのノイズを抑圧させることが必要となってきており、さらに多画素の信号を一定期間内に転送するために信号処理の高速化も必要となってきている。
【０００３】
従来におけるＳ／Ｎ特性の改善方法が、例えば特許文献１に記載されている。図７は、特許文献１に記載されている信号処理回路の構成を示している。この信号処理回路は、撮像素子（ＣＣＤ１９）の出力信号に含まれる、撮像素子内のリセットトランジスタで発生するリセットノイズと増幅回路などで発生するランダムノイズの両方のノイズを抑圧することを目的としている。この信号処理回路は、ＣＣＤ１９、前置増幅器２０、Ａ／Ｄ変換器２１、加算器２２、記憶回路２３、保持回路２４，２５、および減算器２６を備えている。
【０００４】
図８は、ＣＣＤ１９が備えるゲート付電荷積分型出力回路の一例を示している。１つの転送電極１２の近傍には、ＣＣＤ１１によって転送されてくる信号電荷を出力電圧に変換するための検知用ダイオード１３が設けられている。転送クロック電圧φ1，φ２が印加された転送電極１４によって転送されてきた信号電荷は検知用ダイオード１３に流れ込み、その電位を変化させる。この電位変化をバッファ回路１５で受け、出力を外部に取り出す。リセットトランジスタ１６のゲート１７に一定周期でリセットパルスφRを印加し、リセットトランジスタ１６をオンにすることにより、検知用ダイオード１３の電位が基準電位にリセットされる。
【０００５】
具体的な動作は以下のようになる。図７において、ＣＣＤ１９から得られる出力信号（以下、ＣＣＤ出力信号と記す）が前置増幅器２０で増幅された後、Ａ／Ｄ変換器２１に供給される。Ａ／Ｄ変換器２１でデジタル信号に変換された出力信号は、加算器２２と記憶回路２３で構成される平均回路に供給される。加算器２２の出力は記憶回路２３に記憶される。一方、記憶回路２３に記憶されたデジタル信号は加算器２２にフィードバックされ、次のＡ／Ｄ変換動作の結果としてＡ／Ｄ変換器２１から得られるデジタル信号と加算されて平均化される。
【０００６】
以下、図９を参照しながら、ＣＣＤ出力信号に重畳するノイズを抑圧する動作を説明する。図９（ａ）は、ＣＣＤ１９のゲート付電荷積分型出力回路に印加されるリセットパルスφＲの波形を示している。図９（ｂ）はＣＣＤ出力信号の波形を示している。また、図９（ｂ）の出力波形において、バッファ回路１５などで発生するランダムノイズを波線で示している。図９（ｃ）は、Ａ／Ｄ変換器２１がＡ／Ｄ変換動作を行う周期を決定するクロックの波形を示している。図９（ｃ）に示されるように、リセットパルスφＲの１周期内においてＡ／Ｄ変換動作が複数回行われるようになっている。 
【０００７】
図９（ｄ）は、加算器２２と記憶回路２３で構成される平均回路の動作のタイミングを示している。時間Ｔ１の間に複数回Ａ／Ｄ変換されて得られるデジタル信号は加算器２２で加え合わされる。加算器２２で加え合わされたデジタル信号は記憶回路２３に記憶される。記憶回路２３は、Ａ／Ｄ変換器２１が時間Ｔ１の間で第ｍ回目のＡ／Ｄ変換を行っているときに、第ｍ−１回目までのＡ／Ｄ変換で得られたデジタル信号の加算結果を記憶するように記憶動作を行っている。
【０００８】
したがって、図７に示すように記憶回路２３で記憶された第ｍ−1回目までの加算結果を加算回路２２ヘフイードバックし、Ａ／Ｄ変換器２１から得られる第ｍ回目のＡ／Ｄ変換で得られたデジタル信号と加え合わせると、第ｍ回目までの加算結果が加算回路２２から得られる。この第ｍ回目までの加算結果が記憶回路２３に記憶される。この動作が時間Ｔ１の間に繰り返し行われる。
【０００９】
続いて、時刻ｔ２で加算結果が保持回路２４で保持される。時刻ｔ２で保持回路２４に保持された加算結果は、図９（ｂ）に示すＣＣＤ出力信号の基準電位Ｖ０の平均値である。続いて、時間Ｔ２の間で同様にして出力電圧ＶＳの加算が行われ、時刻ｔ４で加算結果が保持回路２５に保持される。  
【００１０】
続いて、保持回路２５に保持された加算結果から、保持回路２４に保持された加算結果を減算する処理が減算器２６で行われる。上述したとおり保持回路２４，２５には、それぞれ基準電位Ｖ０と出力電圧ＶＳの平均値が保持されているが、複数回の加算を行ったことにより、ＣＣＤ出力信号に含まれているランダムノイズの平均値が１／√Ｎ倍（Ｎ：加算回数）に改善される。また、減算を行うことにより、リセットトランジスタが発生するリセットノイズも同様に改善され、その結果、リセットノイズとランダムノイズが抑圧されたＣＣＤ出力信号が減算器２６から得られることとなる。
【００１１】
以上のように、ＣＣＤ出力信号に含まれるノイズ成分を除去する際に、ＣＣＤ出力信号中の基準電位Ｖ０と出力電圧ＶＳとを、ＣＣＤ１９を駆動する転送クロックの１周期内で複数回Ａ／Ｄ変換し、Ａ／Ｄ変換結果を相加平均することによってＳ／Ｎが改善される
【特許文献１】特開昭６３−８６９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この信号処理回路では、ＣＣＤ出力信号のデータ部とフィードスルー部を複数回Ａ／Ｄ変換する必要があるため、図１０ に示すようにＣＣＤ出力信号のデータ部とフィードスルー部の信号波形が劣化している場合、データ部とフィードスルー部の電圧値の差分として表されるデータレベルに対するノイズ成分の影響が大きくなるタイミング（例えば図１０の時刻ｔａ，ｔｂ）でＡ／Ｄ変換を行うことがある。この結果、データ部の平均値が小さくなってしまうため、ランダムノイズの抑圧効果が理想アナログ信号波形の場合と比較して悪くなる。
【００１３】
本発明は、上述した課題に鑑みてなされたものであって、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる信号処理回路およびデジタルカメラを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記の課題を解決するためになされたもので、撮像素子から出力されるアナログ信号から、各々、遅延量の異なる複数のアナログ信号を生成する遅延回路と、前記遅延回路から出力される複数のアナログ信号のレベルを比較して、前記複数のアナログ信号の各々の最低レベルまたは最高レベルの信号を順に出力する信号出力回路と、前記信号出力回路から出力されるアナログ信号を所定のタイミングでサンプリングしてデジタル信号に変換するＡ／Ｄ変換器とを有することを特徴とする信号処理回路である。
【００１５】
また、本発明の信号処理回路において、前記遅延回路は、前記撮像素子から出力されるアナログ信号を所定の遅延量だけ遅延させる複数の遅延ブロックが直列に接続されてなり、前記信号出力回路に入力されるアナログ信号が各遅延ブロックの接続点から出力されることを特徴とする。
【００１６】
また、本発明は、前記撮像素子と、上記の信号処理回路とを有することを特徴とするデジタルカメラである。
【発明の効果】
【００１７】
本発明によれば、遅延回路から出力される複数のアナログ信号の各々の最低レベルまたは最高レベルの信号を信号出力回路が順に出力することによって、撮像素子からのアナログ信号の波形が劣化した場合でも、ノイズ成分の影響が小さい範囲の信号が得られるので、アナログ信号に重畳するノイズを効果的に抑圧することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による信号処理回路の概略構成を示している。撮像素子から出力されたアナログ信号はフィードスルークランプ回路１に入力される。このアナログ信号はリセット部、フィードスルー部、およびデータ部からなり、フィードスルー部がフィードスルークランプ回路１によって基準電位にクランプされる。
【００１９】
フィードスルークランプ回路１から出力されたアナログ信号は遅延回路２に入力される。遅延回路２は、各々、遅延量の異なる複数（ここではＬ個）の遅延ブロック２０で構成されている。各遅延ブロック２０に対して、フィードスルークランプ回路１から同一のアナログ信号が入力される。フィードスルークランプ回路１および遅延回路２からのアナログ信号はボトム検出回路３に入力される。ボトム検出回路３は、入力された各アナログ信号のレベルを比較して、各アナログ信号の最低レベルの電圧を順に出力する。
【００２０】
すなわち、ボトム検出回路３は、遅延量の最も小さい遅延ブロック２０から出力されたアナログ信号の所定期間内の最低レベルの信号を出力する。続いて、ボトム検出回路３は、遅延量が２番目に小さい遅延ブロック２０から出力されたアナログ信号の所定期間内の最低レベルの信号を出力する。続いて、ボトム検出回路３は、遅延量が３番目に小さい遅延ブロック２０から出力されたアナログ信号の所定期間内の最低レベルの信号を出力する。ボトム検出回路３は、遅延回路２の各遅延ブロック２０からのアナログ信号について、上記の動作を繰り返す。ボトム検出回路３から出力されたアナログ信号は、タイミングジェネレータ４から供給されるタイミングパルスに従って動作するＡ／Ｄ変換器５によってデジタル信号に変換される。
【００２１】
図２は信号処理回路の詳細構成を示している。また、図３は信号処理回路の動作タイミングを示している。以下、図２および図３を参照しながら、信号処理回路の動作を説明する。
【００２２】
撮像素子からのアナログ信号Ｖｉｎ（ＣＣＤ出力）は、コンデンサＣ１、スイッチＳＷ１から構成されるフィードスルークランプ回路１へ増幅回路１００を介して入力される。図３に示されるように、アナログ信号Ｖｉｎは、リセット部、フィードスルー部、およびデータ部から構成され、フィードスルークランプ回路１は、図３（ａ）に示すパルスＴ１によりスイッチＳＷ１をオンにし、アナログ信号のフィードスルー部を基準電位Ｖｃにクランプするように動作する。
【００２３】
フィードスルー部を基準電位Ｖｃにクランプされたアナログ信号は、増幅回路１０１を介してボトム検出回路３の入力端子Ｂｉｎ１および遅延ブロックＤＬ１，ＤＬ２，ＤＬ３（図１の遅延ブロック２０に対応）のそれぞれの入力端子へ入力される。各遅延ブロックには異なる遅延量が設定されており、各遅延ブロックの出力端子からは遅延量の異なるアナログ信号が出力される。遅延量の異なるアナログ信号は、それぞれボトム検出回路３の入力端子Ｂｉｎ２，Ｂｉｎ３，Ｂｉｎ４に入力される。増幅回路１０１および遅延ブロックＤＬ１，ＤＬ２，ＤＬ３からのアナログ信号が入力されたボトム検出回路３は、入力された各アナログ信号について、最もレベルの低い信号を順に出力端子Ｂｏｕｔから出力する。Ａ／Ｄ変換器１０３は、タイミングジェネレータ４から供給されるタイミングパルスに従ってアナログ信号をサンプリングし、デジタル信号に変換する。
【００２４】
ここで、撮像素子からのアナログ信号ＶｉｎのデータレベルＶｓは、以下の（１）式で表される。ただし、Ｖｄはデータ部の電圧レベル（図３に示されるＶｄ１，Ｖｄ２，Ｖｄ３，Ｖｄ４）である。
Ｖｓ＝Ｖｄ−Ｖｃ  ・・・（１）
【００２５】
フィードスルークランプ回路１によりフィードスルー部が基準電位Ｖｃでクランプされているため、アナログ信号ＶｉｎのデータレベルＶｓを抽出するには、データ部をサンプルホールドし、そのデータ部のホールド出力値から基準電位Ｖｃを減算すればよい。
【００２６】
遅延ブロックＤＬ１，ＤＬ２，ＤＬ３からは、それぞれ所定の時間ずつ遅延したアナログ信号が出力される。すなわち、図３に示されるように、ボトム検出回路３の入力端子Ｂｉｎ１に入力されるアナログ信号Ｖｉｎ１からｄｔだけ遅延したアナログ信号Ｖｉｎ２が遅延ブロックＤＬ１から出力され、アナログ信号Ｖｉｎ１から２ｄｔだけ遅延したアナログ信号Ｖｉｎ３が遅延ブロックＤＬ２から出力され、アナログ信号Ｖｉｎ１から３ｄｔだけ遅延したアナログ信号Ｖｉｎ４が遅延ブロックＤＬ３から出力される。図３において、ｄｔとタイミングパルスＴ２の周期Ｔ／Ｎ（ここでのＮはアナログ信号周期Ｔ期間のパルス数）はほぼ等しい時間であるが、ｄｔ≠Ｔ／Ｎであることが望ましい。
【００２７】
ボトム検出回路３は、各入力端子に入力されたアナログ信号の最低レベルを出力する機能を持っており、アナログ信号Ｖｉｎ１の最低レベルＶｄ１、アナログ信号Ｖｉｎ２の最低レベルＶｄ２、アナログ信号Ｖｉｎ３の最低レベルＶｄ３、アナログ信号Ｖｉｎ４の最低レベルＶｄ４をこの順番で時間をずらして出力する。この結果、図３に示されるアナログ信号がボトム検出回路３の出力端子Ｂｏｕｔから出力される。このアナログ信号の波形は、アナログ信号のデータ部がほぼ平坦な波形となる。この平坦化したアナログ信号のデータ部を複数回Ａ／Ｄ変換して平均化処理すれば、ノイズ成分が平均化されることになる。このため、Ｓ／Ｎの平均値は、波形が劣化した状態と比較して改善されることになる。
【００２８】
ボトム検出回路３の出力を図３（ｂ）のパルスＴ２のタイミングでＡ／Ｄ変換すると、Ａ／Ｄ変換後のサンプリングデータ値はそれぞれ以下の（２）式〜（５）式となる。ここで、Δａ，Δｂ，Δｃ，Δｄは各サンプルホールドタイミングで発生しているランダムノイズ成分である。
ＶＡ１＝Ｖｄ１＋Δａ  ・・・（２）
ＶＡ２＝Ｖｄ１＋Δｂ  ・・・（３）
ＶＡ３＝Ｖｄ１＋Δｃ  ・・・（４）
ＶＡ４＝Ｖｄ１＋Δｄ  ・・・（５）
【００２９】
Ｖｄ≒Ｖｄ１≒Ｖｄ２≒Ｖｄ３≒Ｖｄ４となるので、これらの信号を加算した結果は以下の（６）式で表される。
Ｖｓｕｍ＝ＶＡ１＋ＶＡ２＋ＶＡ３＋ＶＡ４
＝（Ｖｄ１＋Δａ）＋（Ｖｄ２+Δｂ）＋（Ｖｄ３＋Δｃ）＋（Ｖｄ４＋Δｄ）
≒４Ｖｄ+（Δａ＋Δｂ＋Δｃ＋Δｄ）  ・・・（６）
【００３０】
この加算結果から、データ値（Ｓ）とノイズ（Ｎ）の比であるＳ／Ｎを計算すると、以下の（７）式となり、ノイズ成分が平均化されることになるため、Ｓ／Ｎの平均値は４／√４倍すなわち２倍改善されることとなる。
Ｓ／Ｎ≒４Ｖｄ／（Δａ＋Δｂ＋Δｃ＋Δｄ）  ・・・（７）
【００３１】
上述したように、本実施形態によれば、遅延回路２から出力される複数のアナログ信号を構成するデータ部の各々の最低レベルの電圧をボトム検出回路３が順に出力することによって、ノイズ成分の影響が小さい範囲の信号でデータ部が構成され、データ部がほぼ平坦化した波形のアナログ信号が得られる。したがって、アナログ信号自体の信号波形の劣化、あるいは回路や配線等による高周波成分の遮断特性による信号波形の劣化が生じた場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。
【００３２】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は、本実施形態による信号処理回路の概略構成を示している。本実施形態の遅延回路２では、複数（ここではＬ個）の遅延ブロック２０が直列に接続されており、各遅延ブロック２０の接続点がボトム検出回路３の各入力端子に接続されている。
【００３３】
図５は、本実施形態による信号処理回路の詳細構成を示している。遅延ブロックＤＬ１，ＤＬ２，ＤＬ３（図４の遅延ブロック２０に対応）は直列に接続されている。増幅回路１０１から出力されたアナログ信号はボトム検出回路３の入力端子Ｂｉｎ１および遅延ブロックＤＬ１に入力される。遅延ブロックＤＬ１から出力されたアナログ信号は遅延ブロックＤＬ２およびボトム検出回路３の入力端子Ｂｉｎ２に入力され、遅延ブロックＤＬ２から出力されたアナログ信号は遅延ブロックＤＬ３およびボトム検出回路３の入力端子Ｂｉｎ３に入力され、遅延ブロックＤＬ３から出力されたアナログ信号はボトム検出回路３の入力端子Ｂｉｎ４に入力される。
【００３４】
このように各遅延ブロックを直列に接続した場合、各遅延ブロックの遅延量に同一の遅延量を設定すればよい。各遅延ブロックの出力端子からは、第１の実施形態と同様に遅延量の異なるアナログ信号が出力されるため、本実施形態によれば、第１の実施形態と同様に、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。
【００３５】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図６は、本実施形態による信号処理回路を備えたデジタルカメラの構成を示している。このデジタルカメラは、レンズを含む撮像光学系１１０、ＣＣＤ１１１（撮像素子）、第１の実施形態と同様の信号処理回路１１２を有している。図６では信号処理回路１１２の構成として第１の実施形態と同様の構成を採用しているが、当然、第２の実施形態で示した信号処理回路の構成を採用してもよい。このように構成されたデジタルカメラによれば、第１の実施形態と同様に、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。したがって、Ｓ／Ｎ特性が良好な画像を撮影することができる。
【００３６】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記の各実施形態では、ボトム検出回路を用いた場合を説明したが、図３に示すアナログ信号が反転しているなどにより、アナログ信号のデータ部がフィードスルー部よりも高い電圧の信号である場合には、最高レベルを検出するピーク検出回路をボトム検出回路に代わりに設けることにより、上記の各実施形態と同様の効果が得られることは説明するまでもない。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態による信号処理回路の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態による信号処理回路の詳細構成を示すブロック図である。
【図３】本発明の第１の実施形態による信号処理回路の動作タイミングを示すタイミング図である。
【図４】本発明の第２の実施形態による信号処理回路の概略構成を示すブロック図である。
【図５】本発明の第２の実施形態による信号処理回路の詳細構成を示すブロック図である。
【図６】本発明の第３の実施形態による信号処理回路を備えたデジタルカメラの構成を示すブロック図である。
【図７】従来の信号処理回路の構成を示すブロック図である。
【図８】従来のＣＣＤ出力回路の構成を示す構成図である。
【図９】従来の信号処理回路の動作タイミングを示すタイミング図である。
【図１０】従来の信号処理回路の問題点を説明するためのタイミング図である。
【符号の説明】
【００３８】
１・・・フィードスルークランプ回路、２・・・遅延回路、３・・・ボトム検出回路（信号出力回路）、４・・・タイミングジェネレータ、５・・・Ａ／Ｄ変換器、２０・・・遅延ブロック、１００，１０１・・・増幅回路、１１０・・・撮像光学系、１１１・・・ＣＣＤ、１１２・・・信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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