(57)【要約】【課題】各判定部で個別にＦＡＩＬが発生した時刻を特定することができ、装置各部における遅延時間を意識することなく最初にＦＡＩＬが発生する前後のパターンのデータログを正確に取得できる半導体試験装置を提供すること。【解決手段】パターン発生部からＤＵＴの入力ピンに試験パターンを印加するとともにＤＵＴの出力ピンごとに設けられた判定部に試験パターンに対応した期待パターンを印加し、ＤＵＴの出力パターンを判定部に取り込み期待パターンと比較照合することによりＤＵＴの良否判定を行うように構成された半導体試験装置において、前記判定部に、ＤＵＴの不良を判定した時刻を特定するタイミング特定手段を設けたことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
パターン発生部からＤＵＴの入力ピンに試験パターンを印加するとともにＤＵＴの出力ピンごとに設けられた判定部に試験パターンに対応した期待パターンを印加し、ＤＵＴの出力パターンを判定部に取り込み期待パターンと比較照合することによりＤＵＴの良否判定を行うように構成された半導体試験装置において、
前記判定部に、ＤＵＴの不良を判定した時刻を特定するタイミング特定手段を設けたことを特徴とする半導体試験装置。
【請求項２】
前記タイミング特定手段として、前記パターン発生部から前記ＤＵＴに出力されるパターン数をカウントするカウンタと、前記ＤＵＴの不良を判定することによりストップ信号を出力してこのカウンタのカウント動作を停止させるストップ信号発生部を設けたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記判定部は、前記ＤＵＴの不良を判定することにより、不良情報を外部に出力することを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、測定データ収集の改善に関するものである。
【背景技術】
【０００２】
一般に、半導体試験装置は、パターン発生部から被試験対象半導体（ＤＵＴ）の入力ピンに試験パターンを印加するとともにＤＵＴの出力ピンごとに設けられた判定部に試験パターンに対応した期待パターンを印加し、ＤＵＴの出力パターンを出力ピンごとに設けられた判定部に取り込み、各判定部でこれらＤＵＴのピンごとに出力パターンと期待パターンとを比較照合することによりＤＵＴの良(ＰＡＳＳ)／不良(ＦＡＩＬ)判定を行うように構成されている。
【０００３】
また、半導体試験装置では、パターン発生部から出力される一定期間内の試験パターンおよび期待パターンを常にパターンデータ記録部に格納するとともに、判定部では出力ピンごとに常に一定期間内の測定データを取り込み、たとえばＤＵＴが不良と判定されたときにはこれらパターンデータ記録部および判定部に格納されている各種データに基づき、その不良原因を解析することが行われている。
【０００４】
【特許文献１】特開２００２−１５６４１３号公報
【０００５】
特許文献１には、データ収集機能を備えた半導体試験装置が記載されている。
【０００６】
図４はデータ収集機能を備えた従来の半導体試験装置の一例を示す構成ブロック図である。半導体試験装置１は、パターン発生部１００、パターンデータ記録部３００、判定部４００，５００，６００、データログストップ信号発生部７００などで構成されている。
【０００７】
パターン発生部１００は、図示しない端末を介して設定された測定条件に基づき、ＤＵＴ２００の機能検査を行うためのパターンを発生する機能を有するものであり、イネーブル信号発生部１０１、試験パターン発生部１０２、期待パターン発生部１０３とで構成されている。
【０００８】
イネーブル信号発生部１０１は、設定された測定条件に基づき各種回路の動作有効期間を示すイネーブル信号を生成し、試験パターン発生部１０２、期待パターン発生部１０３および判定部４００，５００，６００へ出力する。ここで、イネーブル信号は各ブロックの動作タイミングも制御するため、各ブロックへ出力されるイネーブル信号のタイミングは異なる。
【０００９】
試験パターン発生部１０２は、設定された測定条件に基づき機能試験を行うための試験パターンを生成し、ＤＵＴ２００へ出力するとともに、パターンデータ記録部３００へも出力する。ここで、試験パターンは時間軸方向に対応して変化する。
【００１０】
期待パターン発生部１０３は、設定された測定条件に基づき試験パターン発生部１０２から出力される試験パターンに対応する期待パターンを生成し、判定部４００，５００，６００へ出力するとともに、パターンデータ記録部３００へも出力する。ここで、期待パターンは試験パターンと時間軸方向のタイミングに同期して変化するデータであり、試験パターンに対する正しい出力結果、すなわち、機能試験の判定を行う基準データである。
【００１１】
ＤＵＴ２００は、パターン発生部１００から出力される試験パターンに基づき動作し、動作結果の測定結果データを判定部４００，５００，６００へ出力する。ここで、通常ＤＵＴ２００は複数のピンから測定結果データを出力し、測定結果データを出力するピンと判定部４００，５００，６００はそれぞれ１対１で接続される。
【００１２】
パターンデータ記録部３００は、パターン発生部１００から時系列に出力される試験パターンと期待パターンを一定区間保存する機能を有するものであり、データログメモリ３０１および遅延回路３０２，３０３とで構成されている。
【００１３】
データログメモリ３０１は、試験パターンと期待パターンを一定区間保存するためのシフトレジスタであり、データログストップ信号発生部７００から出力されるデータログストップ信号により、シフトをストップする。これにより、操作者は、ＤＵＴ２００の機能試験終了後に、データログメモリ３０１に記憶されているデータを、指定した時間単位に読み出すことができる。
【００１４】
遅延回路３０２は、パターン発生部１００から出力される試験パターンを所定時間遅延させ、遅延回路３０３はパターン発生部１００から出力される期待パターンを所定時間遅延させる。これら遅延回路３０２，３０３の遅延時間は、判定部４００，５００，６００のいずれかで最初にＦＡＩＬが発生する前後の試験パターンと期待パターンを取得できるように、装置各部における遅延時間を考慮して調整される。
【００１５】
判定部４００，５００，６００は、パターン発生部１００から出力される期待パターンとＤＵＴ２００から出力される測定結果データとの比較を時間単位毎に行い、ＤＵＴ２００の機能について良／不良判定を判定する。また、その比較結果データを一定区間保存する機能を有しており、判定回路４０１，５０１，６０１と、データログメモリ４０２，５０２，６０２および遅延回路４０３，５０３，６０３とで構成されている。
【００１６】
判定回路４０１，５０１，６０１は、期待パターンと測定結果データとを時間単位毎に比較判定し、その比較結果データを時間単位毎に遅延回路４０３，５０３，６０３へ出力する。また、ＦＡＩＬ発生時にＦＡＩＬ信号をデータログストップ信号発生部７００へ出力する。
【００１７】
データログメモリ４０２，５０２，６０２は、比較結果データを一定区間保存するためのシフトレジスタであり、データログストップ信号発生部７００から出力されるデータログストップ信号により、シフトをストップする。そして、操作者は、ＤＵＴ２００の機能試験終了後に、データログメモリ４０２，５０２，６０２に記憶されているデータを、指定した時間単位に読み出すことができる。
【００１８】
遅延回路４０３，５０３，６０３は、判定回路４０１，５０１，６０１から出力される比較結果データを遅延させる回路であり、判定部４００，５００，６００のいずれかで最初にＦＡＩＬが発生する前後の比較結果データを取得できるように、装置各部における遅延時間を考慮して調整される。
【００１９】
データログストップ信号発生部７００は、判定部４００，５００，６００から出力されるＦＡＩＬ信号を時間単位毎に入力し、判定部４００，５００，６００のいずれかでＦＡＩＬが発生したことを確認したら、データログストップ信号をパターンデータ記録部３００および判定部４００，５００，６００へ出力する。
【００２０】
このような構成において、操作者がデータログメモリ３０１，４０２，５０２，６０２に記憶されているデータを指定した時間単位毎に読み出すことにより、判定部４００，５００，６００のいずれかで最初にＦＡＩＬが発生する前後の試験パターン、期待パターンおよびＤＵＴ２００の各ピンの判定結果を取得できる。
【００２１】
図５は、図４の回路構成におけるデータログ取得の概念説明図である。ＤＵＴ２００の判定部４００，５００，６００におけるデータログメモリ４０２，５０２，６０２は、（Ａ）〜（Ｃ）に示すように、いずれかの出力ピン(図５ではピン１)で最初にＦＡＩＬが発生する前後のパターンログ（たとえば前後各３２パターン）をＤＵＴ２００の全ピン共通に取得する。パターンデータ記録部３００のデータログメモリ３０１は、（Ｄ），（Ｅ）に示すように、パターン発生部１００から時系列に出力される試験パターンと期待パターンのログを一定区間保存する。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかし、近年におけるデバイスの性能向上に伴って機能試験の速度も速くなり、判定回路４０１，５０１，６０１から出力されるＦＡＩＬ信号も高速になっている。また、装置構成の都合上、データログストップ信号発生部７００が判定回路４０１，５０１，６０１から離れた所（たとえば１メートル程度）に配置されることもあり、装置各部における遅延時間を考慮して各遅延回路３０２，３０３，４０３，５０３，６０３の遅延時間を調整してデータログストップ信号発生部７００で判定回路４０１，５０１，６０１から出力されるＦＡＩＬ信号を取得するタイミングを正確に取ることが困難になってきている。
【００２３】
本発明は、このような従来の問題点に着目したものであり、その目的は、各判定部で個別にＦＡＩＬが発生した時刻を特定することができ、装置各部における遅延時間を意識することなく最初にＦＡＩＬが発生する前後のパターンのデータログを正確に取得できる半導体試験装置を提供することにある。
【課題を解決するための手段】
【００２４】
このような課題を達成する請求項１の発明は、パターン発生部からＤＵＴの入力ピンに試験パターンを印加するとともにＤＵＴの出力ピンごとに設けられた判定部に試験パターンに対応した期待パターンを印加し、ＤＵＴの出力パターンを判定部に取り込み期待パターンと比較照合することによりＤＵＴの良否判定を行うように構成された半導体試験装置において、前記判定部に、ＤＵＴの不良を判定した時刻を特定するタイミング特定手段を設けたことを特徴とする。
【００２５】
請求項２の発明は、請求項１記載の半導体試験装置において、前記タイミング特定手段として、前記パターン発生部から前記ＤＵＴに出力されるパターン数をカウントするカウンタと、前記ＤＵＴの不良を判定することによりストップ信号を出力してこのカウンタのカウント動作を停止させるストップ信号発生部を設けたことを特徴とする。
【００２６】
請求項３の発明は、請求項１記載の半導体試験装置において、前記判定部は、前記ＤＵＴの不良を判定することにより、不良情報を外部に出力することを特徴とする。
【発明の効果】
【００２７】
これらにより、ＤＵＴから見た負荷を軽減でき、高速な信号の試験に対応できる半導体試験装置が実現できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明について、図面を用いて説明する。図１は本発明に基づく半導体試験装置の一実施例を示す回路図であり、図４と共通する部分には同一の符号を付けている。図１において、パターンデータ記録部３００には、遅延回路３０４とパターンカウンタ３０５が追加されている。パターンカウンタ３０５には遅延回路３０４を介してイネーブル信号発生部１０１の出力信号が入力されるとともに、データログストップ信号発生部７００の出力信号も入力されている。パターンカウンタ３０５のカウントデータは図示しない外部処理部に出力される。
【００２９】
各判定部４００，５００，６００には、ストップ信号発生部４０４，５０４，６０４とパターンカウンタ４０５，５０５，６０５が設けられている。ストップ信号発生部４０４，５０４，６０４は、判定回路４０１，５０１，６０１から出力される比較結果データを確認し、ＦＡＩＬ発生を認識することによりストップ信号をデータログメモリ４０２，５０２，６０２およびパターンカウンタ４０５，５０５，６０５へ出力する。これらパターンカウンタ４０５，５０５，６０５にもデータログストップ信号発生部７００の出力信号が入力されている。これらパターンカウンタ４０５，５０５，６０５のカウントデータも図示しない外部処理部に出力される。
【００３０】
図１の動作を説明する。パターンデータ記録部３００のデータログメモリ３０１、遅延回路３０２，３０３については従来とほぼ同様に動作するが、データログを取得する範囲が判定部４００，５００，６００のいずれかの最初のＦＡＩＬから多少ばらついてもよいように、データログメモリ３０１は従来よりも若干大きめにする。
【００３１】
新たに追加した遅延回路３０４は、パターン発生部１００のイネーブル信号発生部１０１から出力されるイネーブル信号を遅延させる回路であり、新たに追加したパターンカウンタ３０５にイネーブル信号を入力するタイミングとデータログメモリ３０１に試験パターンと期待パターンを入力するタイミングが合うように調整する。
【００３２】
パターンカウンタ３０５は、イネーブル信号が有効な期間中カウントを続け、データログストップ信号発生部７００から出力されるデータログストップ信号により、カウントをストップする。図示しない外部処理部において、ＤＵＴ２００の機能試験終了後に、このカウンタ３０５のカウントデータとデータログメモリ３０１に記憶されているデータを同時に読み出して照合することにより、データログメモリ３０１に記憶されているデータの位置を認識することができる。
【００３３】
判定部４００，５００，６００において、判定回路４０１，５０１，６０１の動作は従来と同様である。データログメモリ４０２，５０２，６０２については、データログストップ信号発生部７００から出力されるデータログストップ信号の他に、新規に追加されたストップ信号発生部４０４，５０４，６０４から出力されるストップ信号によってもシフトをストップする点が従来と異なり、他の動作については従来と同様である。
【００３４】
ストップ信号発生部４０４，５０４，６０４は、前述のように判定回路４０１，５０１，６０１から出力される比較結果データを確認し、ＦＡＩＬ発生を認識するとストップ信号をデータログメモリ４０２，５０２，６０２およびパターンカウンタ４０５，５０５，６０５へ出力する。
【００３５】
パターンカウンタ４０５，５０５，６０５は、イネーブル信号が有効な期間中カウントを続け、ストップ信号発生部４０４，５０４，６０４から出力されるストップ信号またはデータログストップ信号発生部７００から出力されるデータログストップ信号により、カウントをストップする。図示しない外部処理部において、ＤＵＴ２００の機能試験終了後に、パターンカウンタ４０５，５０５，６０５の値とデータログメモリ４０２，５０２，６０２に記憶されているデータを同時に読み出して照合することにより、データログメモリ４０２，５０２，６０２に記憶されているデータの位置を認識することができる。
【００３６】
データログストップ信号発生部７００には、判定部４００，５００，６００から出力されるＦＡＩＬ信号が入力される。データログストップ信号発生部７００は、判定部４００，５００，６００のいずれかでＦＡＩＬが発生したことを確認すると、データログストップ信号をパターンデータ記録部３００、判定部４００，５００，６００へ出力する。ここで、パターンデータ記録部３００、判定部４００，５００，６００ではデータログを取得する位置を認識できるので、ＦＡＩＬ信号を入力するタイミングに時間的なずれが生じても問題ない。
【００３７】
図示しない外部処理部において、パターンカウンタ４０５，５０５，６０５の値を読み出し、どの判定部で最初にＦＡＩＬが発生したかを確認する。次に、データログメモリ４０２，５０２，６０２に記憶されているデータを読み出し、最初にＦＡＩＬが発生した判定部のデータはそのまま使用し、それ以外の判定部はＦＡＩＬが発生した判定部とカウンタ値を比較して値がずれている分をＰＡＳＳデータとして取り扱う。
【００３８】
また、パターンカウンタ３０５からデータログメモリ３０１のストップ位置、データログメモリ３０１から記憶されている試験パターンおよび期待パターンを読み出し、最初にＦＡＩＬが発生した判定部のカウンタ値とパターンカウンタ３０５のカウンタ値を比較してずれている分を調整することにより、実際に最初にＦＡＩＬが発生した位置の試験パターンおよび期待パターンを取り出す。
【００３９】
図２は、図１の回路構成におけるデータログ取得の概念説明図である。ＤＵＴ２００の判定部４００，５００，６００におけるデータログメモリ４０２，５０２，６０２は、従来と同様に（Ａ）〜（Ｃ）に示すように、いずれかの出力ピン(図１ではピン１)で最初にＦＡＩＬが発生する前後のパターンログ（たとえば前後各３２パターン）をＤＵＴ２００の全ピン共通に取得する。パターンデータ記録部３００のデータログメモリ３０１も、従来と同様に（Ｄ），（Ｅ）に示すように、パターン発生部１００から時系列に出力される試験パターンと期待パターンのログを一定区間保存する。
【００４０】
このように構成することにより、各判定部で個別にＦＡＩＬが発生した時刻を特定することができるので、装置各部における遅延時間を意識することなく最初にＦＡＩＬが発生する前後のパターンのデータログを正確に取得でき、ＤＵＴが不良と判定された場合の不良原因解析を的確に行うことができる。
【００４１】
なお、本発明では、判定部４００，５００，６００にそれぞれストップ信号発生部４０４，５０４，６０４を設け、判定回路４０１，５０１，６０１から出力される比較結果データを確認してＦＡＩＬ発生を認識するとストップ信号をデータログメモリ４０２，５０２，６０２およびパターンカウンタ４０５，５０５，６０５へ出力しているので、データログメモリ４０２，５０２，６０２およびパターンカウンタ４０５，５０５，６０５のストップ制御は、データログストップ信号発生部７００から出力されるデータログストップ信号とともに二重化されることになる。
【００４２】
これらストップ信号系統の遅延時間に着目すると、判定部４００，５００，６００に設けられているストップ信号発生部４０４，５０４，６０４のストップ信号系統はデータログストップ信号発生部７００のストップ信号系統に比べて明らかに短いので、データログストップ信号発生部７００のストップ信号系統のみで構成されている従来の構成に比べてＤＵＴの不良判定を迅速に行える。
【００４３】
また、このようにストップ信号系統が二重化されていることにより、いずれかのストップ信号系統が異常になった場合には異常を容易確実に発見できるという効果も得られる。
【００４４】
図３は本発明の他の実施例を示す回路図であり、図１と共通する部分には同一の符号を付けている。図３の実施例では、各判定部判定部４００，５００，６００のストップ信号発生部４０４，５０４，６０４でＦＡＩＬを確認した時に、そのＦＡＩＬ情報を図示しない端末に通知する。
【００４５】
これにより、作業者は、各ストップ信号発生部４０４，５０４，６０４から端末に入力されるＦＡＩＬ情報から最初にＦＡＩＬした判定部を認識することができ、ＤＵＴのＦＡＩＬ判定に基づき最初にＦＡＩＬした判定部を探す手間を省くことができる。この機能はＤＵＴのピン数が増大する場合に特に有効である。
【００４６】
以上説明したように、本発明によれば、各判定部で個別にＦＡＩＬが発生した時刻を特定することができ、装置各部における遅延時間を意識することなく最初にＦＡＩＬが発生する前後のパターンのデータログを正確に取得できる半導体試験装置が実現でき、高速ＤＵＴの不良解析も効率よく行うことができる。
【図面の簡単な説明】
【００４７】
【図１】本発明に基づく半導体試験装置の一実施例を示す回路図である。
【図２】図１の回路構成におけるデータログ取得の概念説明図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】従来の半導体試験装置の一例を示す構成ブロック図である。
【図５】図４の回路構成におけるデータログ取得の概念説明図である。
【符号の説明】
【００４８】
１  半導体試験装置
１００  パターン発生部
２００  ＤＵＴ
４００，５００，６００  判定部
４０１，５０１，６０１  判定回路
３０１，４０２，５０２，６０２  データログメモリ
３０２，３０３，３０４，４０３，５０３，６０３  遅延回路
４０４，５０４，６０４  ストップ信号発生部
３０５，４０５，５０５，６０５  パターンカウンタ
７００  データログストップ信号発生部
【図１】
2009068848.tif 000003
【図２】
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【図３】
2009068848.tif 000005
【図４】
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【図５】
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