(57)【要約】【課題】動作電流が流れる経路に短絡した場合には、即座且つ正確に、短絡が発生していると判定することができる制御装置を提供すること。【解決手段】各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力するパルス幅変調信号に位相差を設けることで、各制御回路Ｋ１〜Ｋ４の各第１経路と各第２経路とに短絡が発生していない場合には、各Ｍ１端子から出力される電圧波形と各Ｍ２端子から出力される電圧波形とに、位相差が発生する。一方で、各制御回路Ｋ１〜Ｋ４の各第１経路と各第２経路とに短絡が発生した場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とに、位相差が発生せず、同一の波形となる。これにより、ＣＰＵ４０は、各制御回路Ｋ１〜Ｋ４の各第１経路と各第２経路とに短絡が発生したことを確実且つ即座に検知できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
供給される単位時間当たりの動作電流に応じて駆動量が決定される少なくとも一対の駆動手段（２１〜２８）と、その一対の駆動手段（２１〜２８）の各々へ動作電流をそれぞれ供給する動作電流供給手段（Ｂａｔ）と、その動作電流供給手段（Ｂａｔ）から前記一対の駆動手段（２１〜２８）の各々へ供給される単位時間当たりの動作電流を決定するパルス幅変調信号を、前記一対の駆動手段（２１〜２８）へそれぞれ出力する信号出力手段（４０）およびその信号出力手段（４０）からそれぞれ出力されるパルス幅変調信号のデューティ比に応じた駆動量で前記一対の駆動手段（２１〜２８）をそれぞれ動作させる動作手段（Ｋ１〜Ｋ４）を有する制御手段（１４）とを備えた制御装置において、
前記動作手段（Ｋ１〜Ｋ４）は、
前記動作電流供給手段（Ｂａｔ）から前記一対の駆動手段（２１〜２８）の各々に供給された動作電流の供給タイミングをそれぞれ検出する検出手段（Ｃｏｍｐ１，Ｃｏｍｐ２）を備え、
前記制御手段（１４）は、
前記一対の駆動手段（２１〜２８）の一方へ前記信号出力手段（４０）から出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ前記信号出力手段（４０）から出力されるパルス幅変調信号との出力タイミングが、異なるタイミングとなるようにパルス幅変調を行う変調手段（４１ｂ）と、
前記検出手段（Ｃｏｍｐ１，Ｃｏｍｐ２）によりそれぞれ検出された動作電流の供給タイミングが同一であるかを判定し、そのそれぞれの供給タイミングが同一である場合に、前記一対の駆動手段（２１〜２８）の一方へ供給された動作電流が流れる経路と、前記一対の駆動手段（２１〜２８）の他方へ供給された動作電流が流れる経路とが短絡していると判定する判定手段（４１ｃ）とを備えていることを特徴とする制御装置。
【請求項２】
前記変調手段（４１ｂ）は、前記一対の駆動手段（２１〜２８）の一方へ前記信号出力手段（４０）から出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ前記信号出力手段（４０）から出力されるパルス幅変調信号とに３６０度未満の位相差を発生させることで、前記一対の駆動手段（２１〜２８）の一方へ出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ出力されるパルス幅変調信号との出力タイミングを、異なるタイミングとするものであることを特徴とする請求項１記載の制御装置。
【請求項３】
前記変調手段（４１ｂ）は、前記一対の駆動手段（２１〜２８）の一方へ前記信号出力手段（４０）から出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ前記信号出力手段（４０）から出力されるパルス幅変調信号との周波数を互いに異なる周波数にすることで、前記一対の駆動手段（２１〜２８）の一方へ出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ出力されるパルス幅変調信号との出力タイミングを、異なるタイミングとするものであることを特徴とする請求項１または２に記載の制御装置。
【請求項４】
前記変調手段（４１ｂ）は、前記一対の駆動手段（２１〜２８）の一方へ前記信号出力手段（４０）から出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ前記信号出力手段（４０）から出力されるパルス幅変調信号との位相差を逆相にすることで、前記一対の駆動手段（２１〜２８）の一方へ出力されるパルス幅変調信号とその一対の駆動手段（２１〜２８）の他方へ出力されるパルス幅変調信号との出力タイミングを、異なるタイミングとするものであることを特徴とする請求項２記載の制御装置。
【請求項５】
前記一対の駆動手段（２１〜２８）は、供給される単位時間当たりの動作電流に応じてブレーキフルード圧力を制御するものであり、そのブレーキフルード圧力を制御してブレーキ装置（１１，１２）の制動力を調整するものであることを特徴とする請求項１から４のいずれかに記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は制御装置に関し、特に、動作電流が流れる経路に短絡した場合には、即座且つ正確に、短絡が発生していると判定することができる制御装置に関するものである。
【背景技術】
【０００２】
負荷装置（モータやソレノイド等のインダクタンス負荷）と、その負荷装置を駆動させる駆動装置とを有し、その駆動装置と負荷装置とを繋ぐ経路に短絡が発生した場合に、その発生した短絡がグランド側（ローレベル）に短絡したものであるか、或いは、その発生した短絡が電源電圧側（ハイレベル）に短絡したものであるかを判定する制御装置に関しては、例えば、特開２００６−３０８４５７号公報に記載の制御装置が知られている。この制御装置では、まず、駆動装置に入力するパルス幅変調信号のデューティ比を０パーセントに固定することで、駆動装置に入力されるパルス幅変調信号をローレベルに固定する。これにより、駆動装置から負荷装置へ供給される駆動電圧はローレベルとなる。その後、駆動装置と負荷装置とを繋ぐ経路の電圧、つまり、駆動装置から負荷装置へ供給される駆動電圧のレベルを検出することで、駆動装置と負荷装置とを繋ぐ経路に発生した短絡が、ローレベルであるか、ハイレベルであるかを検出している。なお、特開２００６−３０８４５７号公報に記載の制御装置では、駆動装置に入力するパルス幅変調信号のデューティ比を１００パーセントに固定して、駆動装置に入力されるパルス幅変調信号をハイレベルに固定しても良いことが記載されている。
【０００３】
ここで、上記の制御装置では、発生した短絡がローレベルかハイレベルかのいずれかに短絡したものであるかを判定するために、駆動装置に入力するパルス幅変調信号のデューティ比を０パーセントまたは１００パーセントに固定する必要がある。このため、この制御装置をブレーキ装置に適用した場合には、負荷装置により制御されるブレーキ装置のブレーキフルード圧力が、一時的に通常制御の範囲（目標圧力の範囲）を超えて、極端に低い、或いは、極端に高く変化してしまう。よって、車両が走行している場合に、上記の制御装置によるショート検出が実行されると、ブレーキ装置のブレーキフルード圧力を目標圧力の範囲に維持することができず、ブレーキ装置の制御が一時的に不安定となるという問題点があった。
【０００４】
この問題点を解決する制御装置としては、ブレーキフルード圧力を制御する一対の負荷装置（モータやソレノイド等のインダクタンス負荷）に供給される動作電流の波形をそれぞれ検出することで、負荷装置へ出力するパルス幅変調信号のデューティ比を０パーセントまたは１００パーセントに固定することなく、負荷装置とその負荷装置を駆動させる駆動装置とを繋ぐ経路に短絡が発生したことを検出可能な第１制御回路Ｋ１を有するブレーキ装置がある。ここで、図５を参照して、ブレーキフルード圧力を制御する負荷装置を動作させると共に、負荷装置と駆動装置とを繋ぐ経路に短絡が発生したことを検出可能なブレーキ装置に使用される第１制御回路Ｋ１について説明する。図５は、第１制御回路Ｋ１の回路図を示したものである。
【０００５】
第１制御回路Ｋ１は、ブレーキ装置の制御を行う電子制御装置（以下、「ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）」と称す）１４に内蔵される制御回路である。この第１制御回路Ｋ１は、ブレーキフルード圧力を制御する一対の負荷装置の一方である電磁ソレノイド（以下、「第１常開型電磁弁」と称す）２１が接続されるＳｏｌ１端子と、一対の負荷装置の他方である電磁ソレノイド（以下、「第２常開型電磁弁」と称す）２２が接続されるＳｏｌ２端子との経路に、短絡が発生した場合に、Ｍ１端子およびＭ２端子からＥＣＵ１４に内蔵される演算処理装置（以下、「ＣＰＵ」と称す）４０へ同一電圧波形を出力する。これにより、第１制御回路Ｋ１は、負荷装置と駆動装置とを繋ぐ経路、即ち、Ｓｏｌ１端子とＳｏｌ２端子とに短絡が発生したことをＣＰＵ４０に検出させることができる。
【０００６】
第１制御回路Ｋ１は、ダイオードＤ１，Ｄ２と、電界効果トランジスタＦＥＴ１，ＦＥＴ２と、コンパレータＣｏｍｐ１，Ｃｏｍｐ２とを有している。第１制御回路Ｋ１への各種信号は、第１制御回路Ｋ１に設けられたＣｈ１，Ｃｈ２，Ｓ１，Ｓｏｌ１，Ｓｏｌ２の各端子を介して入力される。また、第１制御回路Ｋ１からの各種信号は、第１制御回路Ｋ１に設けられたＭ１，Ｍ２，ＢＳ１，ＢＳ２の各端子を介して出力される。この第１制御回路Ｋ１の外に設けられる電界効果トランジスタＦＥＴ３は、電源Ｂａｔから供給される動作電流の供給および停止を制御するフェイルセーフリレーである。なお、この電界効果トランジスタＦＥＴ３は、第１制御回路Ｋ１の外に（電子制御装置１４に）設けられている。よって、第１制御回路Ｋ１と同様な制御を行う制御回路が電子制御装置１４内に複数設けられている場合には、電界効果トランジスタＦＥＴ３をその制御回路で共通して用いることができる。これは、後述するＦＥＴドライバ回路４２も同様である。
【０００７】
電界効果トランジスタＦＥＴ３のドレイン端子Ｄは、＋ＢＳ端子を介して、ヒューズｆ１の一端と接続されている。そのヒューズｆ１の他端は、電源Ｂａｔのプラス端子と接続されており、電源Ｂａｔのマイナス端子はグランドされている。電界効果トランジスタＦＥＴ３のソース端子Ｓは、端子Ｓ１を介して、ダイオードＤ１，Ｄ２の各カソード端子、第１常開型電磁弁２１の電源入力端子に接続されるＢＳ１端子および第２常開型電磁弁２２の電源入力端子に接続されるＢＳ２端子と接続されている。そして、電界効果トランジスタＦＥＴ３のゲート端子Ｇは、電界効果トランジスタＦＥＴ３を駆動するＦＥＴドライバ回路４２の出力端子と接続されている。なお、ＦＥＴドライバ回路４２の入力端子は、Ｒｅｆ端子を介してＣＰＵ４０と接続されている。
【０００８】
ＦＥＴドライバ回路４２は、ＣＰＵ４０からＲｅｆ端子を介して出力される駆動信号がハイ状態（例えば、５ボルト）であれば、電界効果トランジスタＦＥＴ３のドレイン端子Ｄとソース端子Ｓとを導通させる。これにより、電源Ｂａｔから供給される直流電流（以下、「動作電流」と称す）が、ブレーキ装置のブレーキフルード圧力を制御する第１常開型電磁弁２１の電源入力端子（ＢＳ１端子）および第２常開型電磁弁２２の電源入力端子（ＢＳ２端子）へ供給可能な状態となる。
【０００９】
一方で、ＦＥＴドライバ回路４２は、ＣＰＵ４０からＲｅｆ端子を介して出力される駆動信号がロー状態（例えば、０ボルト）であれば、電界効果トランジスタＦＥＴ３のドレイン端子Ｄとソース端子Ｓとを遮断させる。これにより、電源Ｂａｔから供給される動作電流が第１常開型電磁弁２１の電源入力端子（ＢＳ１端子）および第２常開型電磁弁２２の電源入力端子（ＢＳ２端子）へ供給不能な状態となる。
【００１０】
ダイオードＤ１は、第１常開型電磁弁２１に印加される最大電圧を一定電圧に制限すると共に、第１常開型電磁弁２１と還流回路を構成する半導体素子である。このダイオードＤ１のカソード端子は、電界効果トランジスタＦＥＴ３のソース端子Ｓおよび第１制御回路Ｋ１に設けられるＢＳ１端子を介して第１常開型電磁弁２１の電源入力端子と接続され、ダイオードＤ１のアノード端子は、第１制御回路Ｋ１に設けられる端子Ｓｏｌ１端子を介して第１常開型電磁弁２１の駆動端子および電界効果トランジスタＦＥＴ１のドレイン端子Ｄと接続される。
【００１１】
電界効果トランジスタＦＥＴ１は、電源Ｂａｔから第１常開型電磁弁２１へ供給される動作電流の供給タイミングを、ドレイン端子Ｄとソース端子Ｓとの導通および遮断により制御する半導体素子である。電界効果トランジスタＦＥＴ１のドレイン端子Ｄは、ダイオードＤ１のアノード端子および第１常開型電磁弁２１の駆動端子（Ｓｏｌ１端子）と接続されており、電界効果トランジスタＦＥＴ１のソース端子Ｓは、グランドされている。そして、電界効果トランジスタＦＥＴ１のゲート端子Ｇは、ＣＰＵ４０と接続されている。
【００１２】
なお、ダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１によって、電源Ｂａｔから第１常開型電磁弁２１へ供給された動作電流が流れる第１経路が形成される。
【００１３】
コンパレータＣｏｍｐ１は、電界効果トランジスタＦＥＴ１のドレイン端子Ｄとソース端子Ｓとの間に印加された電圧を検出し、その検出した電圧が閾値電圧以上であれば、ハイレベルの信号をＣＰＵ４０へ出力する一方、検出した電圧が閾値電圧未満であれば、ローレベルの信号をＣＰＵ４０へ出力する比較装置である。コンパレータＣｏｍｐ１の入力端子は、電界効果トランジスタＦＥＴ１のドレイン端子Ｄおよび第１常開型電磁弁２１の駆動端子（Ｓｏｌ１端子）と接続されており、コンパレータＣｏｍｐ１の出力端子は、第１制御回路Ｋ１に設けられたＭ１端子を介してＣＰＵ４０と接続されている。コンパレータＣｏｍｐ１は、電界効果トランジスタＦＥＴ１のドレイン端子Ｄとソース端子Ｓとの間に印加された電圧を検出することで、第１経路を流れる動作電流の波形を検出している。よって、ＣＰＵ４０は、コンパレータＣｏｍｐ１から出力される信号によって、第１経路を流れる動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングを検知することができる。
【００１４】
次に、ダイオードＤ２は、ブレーキ装置のブレーキフルード圧力を制御する第２常開型電磁弁２２に印加される最大電圧を一定電圧に制限すると共に、第２常開型電磁弁２２と還流回路を構成する半導体素子である。このダイオードＤ２のカソード端子は、第１制御回路Ｋ１に設けられるＢＳ２端子を介して第２常開型電磁弁２２の電源入力端子と接続され、ダイオードＤ２のアノード端子は、第１制御回路に設けられる端子Ｓｏｌ２端子を介して第２常開型電磁弁２２の駆動端子および電界効果トランジスタＦＥＴ２のドレイン端子Ｄと接続される。
【００１５】
電界効果トランジスタＦＥＴ２は、電源Ｂａｔから第２常開型電磁弁２２へ供給される動作電流の供給タイミングを、ドレイン端子Ｄとソース端子Ｓとの導通および遮断により制御する半導体素子である。電界効果トランジスタＦＥＴ２のドレイン端子Ｄは、ダイオードＤ２のアノード端子および第２常開型電磁弁２２の駆動端子（Ｓｏｌ２端子）と接続されており、電界効果トランジスタＦＥＴ２のソース端子Ｓは、グランドされている。そして、電界効果トランジスタＦＥＴ２のゲート端子Ｇは、ＣＰＵ４０と接続されている。
【００１６】
なお、ダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２によって、電源Ｂａｔから第２常開型電磁弁２２へ供給された動作電流が流れる第２経路が形成される。
【００１７】
コンパレータＣｏｍｐ２は、電界効果トランジスタＦＥＴ２のドレイン端子Ｄとソース端子Ｓとの間に印加された電圧を検出し、その検出した電圧が閾値電圧以上であれば、ハイレベルの信号をＣＰＵ４０へ出力する一方、検出した電圧が閾値電圧未満であれば、ローレベルの信号をＣＰＵ４０へ出力する比較装置である。コンパレータＣｏｍｐ２の入力端子は、電界効果トランジスタＦＥＴ２のドレイン端子Ｄと接続されており、コンパレータＣｏｍｐ２の出力端子は、第１制御回路Ｋ１に設けられたＭ２端子を介してＣＰＵ４０と接続されている。コンパレータＣｏｍｐ２は、電界効果トランジスタＦＥＴ２のドレイン端子Ｄとソース端子Ｓとの間に印加された電圧を検出することで、第２経路を流れる動作電流の波形を検出している。よって、ＣＰＵ４０は、コンパレータＣｏｍｐ２から出力される信号によって、第２経路を流れる動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングを検知することができる。
【００１８】
次に、第１制御回路Ｋ１の動作について説明する。ＣＰＵ４０からＣｈ１端子にパルス幅変調信号が出力されると、Ｃｈ１端子に出力されたパルス幅変調信号は、電界効果トランジスタＦＥＴ１のゲート端子Ｇに入力される。これにより、電界効果トランジスタＦＥＴ１のゲート端子Ｇに入力されたパルス幅変調信号がハイ状態である場合には、電界効果トランジスタＦＥＴ１のドレイン端子Ｄとソース端子Ｓとが導通する。よって、電源Ｂａｔから第１常開型電磁弁２１へ動作電流が供給される。なお、このとき、電界効果トランジスタＦＥＴ１のドレイン端子Ｄとソース端子Ｓとの間に印加される電圧は、ほぼ０ボルトとなるので、コンパレータＣｏｍｐ１では、閾値電圧未満の電圧が検出される。よって、コンパレータＣｏｍｐ１からＣＰＵ４０へ出力される信号は、ローレベルとなる。
【００１９】
一方、電界効果トランジスタＦＥＴ１のゲート端子Ｇに入力されたパルス幅変調信号がロー状態である場合には、電界効果トランジスタＦＥＴ１のドレイン端子Ｄとソース端子Ｓとが遮断する。これにより、電源Ｂａｔから第１常開型電磁弁２１への動作電流の供給が停止される。なお、このとき、電界効果トランジスタＦＥＴ１のドレイン端子Ｄとソース端子Ｓとの間に印加される電圧は、電源Ｂａｔの電圧から、電源Ｂａｔの電圧とダイオードＤ１の順方向電圧とを加算した電圧までの間程度となるので、コンパレータＣｏｍｐ１では、閾値電圧以上の電圧が検出される。よって、コンパレータＣｏｍｐ１からＣＰＵ４０へ出力される信号は、ハイレベルとなる。
【００２０】
このように、電界効果トランジスタＦＥＴ１のゲート端子Ｇに入力されたパルス幅変調信号がハイ状態である場合には、電源Ｂａｔから第１常開型電磁弁２１へ動作電流が供給され、コンパレータＣｏｍｐ１からＣＰＵ４０へローレベルの信号が出力される。一方、電界効果トランジスタＦＥＴ１のゲート端子Ｇに入力されたパルス幅変調信号がロー状態である場合には、電源Ｂａｔから第１常開型電磁弁２１への動作電流の供給が停止され、コンパレータＣｏｍｐ１からＣＰＵ４０へハイレベルの信号が出力される。
【００２１】
よって、ＣＰＵ４０は、コンパレータＣｏｍｐ１から出力される信号の違いにより、第１経路を流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングを検知することができる。
【００２２】
同様に、ＣＰＵ４０からＣｈ２端子にパルス幅変調信号が出力されると、Ｃｈ２端子に出力されたパルス幅変調信号は、電界効果トランジスタＦＥＴ２のゲート端子Ｇに入力される。これにより、電界効果トランジスタＦＥＴ２のゲート端子Ｇに入力されたパルス幅変調信号がハイ状態である場合には、電界効果トランジスタＦＥＴ２が導通し、電源Ｂａｔから第２常開型電磁弁２２へ動作電流が供給される。なお、このとき、コンパレータＣｏｍｐ２からＣＰＵ４０へ出力される信号は、ローレベルとなる。
【００２３】
一方、電界効果トランジスタＦＥＴ２のゲート端子Ｇに入力されたパルス幅変調信号がロー状態である場合には、電界効果トランジスタＦＥＴ２が遮断するので、電源Ｂａｔから第２常開型電磁弁２２への動作電流の供給が停止される。なお、このとき、コンパレータＣｏｍｐ２からＣＰＵ４０へ出力される信号は、ハイレベルとなる。
【００２４】
このように、電界効果トランジスタＦＥＴ２のゲート端子Ｇに入力されたパルス幅変調信号がハイ状態である場合には、電源Ｂａｔから第２常開型電磁弁２２へ動作電流が供給され、コンパレータＣｏｍｐ２からＣＰＵ４０へローレベルの信号が出力される。一方、電界効果トランジスタＦＥＴ２のゲート端子Ｇに入力されたパルス幅変調信号がロー状態である場合には、電源Ｂａｔから第２常開型電磁弁２２への動作電流の供給が停止され、コンパレータＣｏｍｐ２からＣＰＵ４０へハイレベルの信号が出力される。
【００２５】
よって、ＣＰＵ４０は、コンパレータＣｏｍｐ２から出力される信号の違いにより、第２経路を流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングを検知することができる。
【００２６】
なお、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路を流れた動作電流の立ち上がりタイミングおよび立ち下がりタイミングと、第１制御回路Ｋ１の第２経路を流れた動作電流の立ち上がりタイミングおよび立ち下がりタイミングをそれぞれ比較する。そして、その比較した各動作電流の立ち上がりタイミングおよび立ち下がりタイミングが同一である場合に、第１経路と第２経路とに短絡が発生したと判定する。
【００２７】
ここで、上記の第１制御回路Ｋ１では、例えば、第１制御回路Ｋ１の基板上の何れかの箇所にハンダボールが付着しており、そのハンダボールが振動等で移動してＳｏｌ１端子とＳｏｌ２端子との間に嵌合し、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生した場合には、電界効果トランジスタＦＥＴ１が導通状態となると、Ｓｏｌ１端子へ電源Ｂａｔからの動作電流が流れ込むと共に、Ｓｏｌ２端子へも電源Ｂａｔからの動作電流が流れ込む。同様に、電界効果トランジスタＦＥＴ２が導通状態となると、Ｓｏｌ２端子へ電源Ｂａｔからの動作電流が流れ込むと共に、Ｓｏｌ１端子へも電源Ｂａｔからの動作電流が流れ込む。つまり、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生した場合には、電界効果トランジスタＦＥＴ１のドレイン端子Ｄと電界効果トランジスタＦＥＴ２のドレイン端子Ｄが並列接続になるので、電界効果トランジスタＦＥＴ１のドレイン端子Ｄに印加される電圧と、電界効果トランジスタＦＥＴ２のドレイン端子Ｄに印加される電圧とが同一となる。よって、コンパレータＣｏｍｐ１から出力される信号と、コンパレータＣｏｍｐ２から出力される信号も同一となるので、ＣＰＵ４０によって、Ｍ１端子およびＭ２端子を介して検出される各々の動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングが同一タイミングとなる。よって、ＣＰＵ４０は、駆動装置と負荷装置とを繋ぐ経路に、即ち、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生したことを検出することができる。
【特許文献１】特開２００６−３０８４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
ここで、上記の第１制御回路Ｋ１の問題点について図６を参照して説明する。図６は、Ｃｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、Ｍ１端子およびＭ２端子から出力される電圧波形とを示したタイミングチャートである。上記の第１制御回路Ｋ１では、図６に示すように、ＣＰＵ４０から電界効果トランジスタＦＥＴ１へＣｈ１端子を介して入力されたパルス幅変調信号と、ＣＰＵ４０から電界効果トランジスタＦＥＴ２へＣｈ２端子を介して入力されたパルス幅変調信号とが、共に同一デューティ比、同一周波数および位相差なしとなってしまった場合には、即ち、両パルス幅変調信号が同一波形となった場合には、電界効果トランジスタＦＥＴ１とＦＥＴ２との導通、遮断のタイミングが同一となる。よって、第１経路を流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングと、第２経路を流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングとが、同一タイミングとなる。従って、図６に示すように、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生した場合（ｔａ１時以降）に加えて、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生していない場合（ｔａ１時前）にも、ＣＰＵ４０によってＭ１端子およびＭ２端子を介して検出される各々の動作電流の立ち上がりタイミングおよび立ち下がりタイミングが同一となってしまう。
【００２９】
このように、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生した場合（ｔａ１時以降）に加えて、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生していない場合（ｔａ１時前）にも、ＣＰＵ４０によって検出される各々の動作電流の立ち上がりタイミングおよび立ち下がりタイミングが同一となるので、ＣＰＵ４０は、それが、Ｓｏｌ１端子とＳｏｌ２端子との間に短絡が発生したことに起因するものか、或いは、ＣＰＵ４０から電界効果トランジスタＦＥＴ１へ出力されたパルス幅変調信号と、ＣＰＵ４０から電界効果トランジスタＦＥＴ２へＣｈ２端子を介して入力されたパルス幅変調信号とが、共に同一デューティ比、同一周波数および位相差なしとなってしまったことに起因するものかの判別が困難となり、誤判定を行ってしまうという問題点があった。また、この誤判定を失くすためには、電界効果トランジスタＦＥＴ１およびＦＥＴ２へ出力された両パルス幅変調信号のデューティ比および周波数が一致しており、両パルス幅変調信号の位相差が無かったかを解析する等の処理をＣＰＵ４０で実行する必要があり、その処理に時間を費やしてしまうといった問題点があった。
【００３０】
本発明は、上述した問題点を解決するためになされたものであり、動作電流が流れる経路に短絡した場合には、即座且つ正確に、短絡が発生していると判定することができる制御装置を提供することを目的としている。
【課題を解決するための手段】
【００３１】
この目的を達成するために、請求項１に記載の制御装置は、供給される単位時間当たりの動作電流に応じて駆動量が決定される少なくとも一対の駆動手段と、その一対の駆動手段の各々へ動作電流をそれぞれ供給する動作電流供給手段と、その動作電流供給手段から前記一対の駆動手段の各々へ供給される単位時間当たりの動作電流を決定するパルス幅変調信号を、前記一対の駆動手段へそれぞれ出力する信号出力手段およびその信号出力手段からそれぞれ出力されるパルス幅変調信号のデューティ比に応じた駆動量で前記一対の駆動手段をそれぞれ動作させる動作手段を有する制御手段とを備えたものであり、前記動作手段は、前記動作電流供給手段から前記一対の駆動手段の各々に供給された動作電流の供給タイミングをそれぞれ検出する検出手段を備え、前記制御手段は、前記一対の駆動手段の一方へ前記信号出力手段から出力されるパルス幅変調信号とその一対の駆動手段の他方へ前記信号出力手段から出力されるパルス幅変調信号との出力タイミングが、異なるタイミングとなるようにパルス幅変調を行う変調手段と、前記検出手段によりそれぞれ検出された動作電流の供給タイミングが同一であるかを判定し、そのそれぞれの供給タイミングが同一である場合に、前記一対の駆動手段の一方へ供給された動作電流が流れる経路と、前記一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡していると判定する判定手段とを備えている。
【００３２】
なお、動作電流の供給タイミングとは、動作電流が供給開始されたタイミングから動作電流が供給停止されたタイミングまで、言い換えれば、動作電流の立ち上がりタイミングから動作電流の立ち下がりタイミングまでを示している。
【００３３】
請求項２に記載の制御装置は、請求項１記載の制御装置において、前記変調手段は、前記一対の駆動手段の一方へ前記信号出力手段から出力されるパルス幅変調信号とその一対の駆動手段の他方へ前記信号出力手段から出力されるパルス幅変調信号とに３６０度未満の位相差を発生させることで、前記一対の駆動手段の一方へ出力されるパルス幅変調信号とその一対の駆動手段の他方へ出力されるパルス幅変調信号との出力タイミングを、異なるタイミングとするものである。
【００３４】
請求項３に記載の制御装置は、請求項１または２記載の制御装置において、前記変調手段は、前記一対の駆動手段の一方へ前記信号出力手段から出力されるパルス幅変調信号とその一対の駆動手段の他方へ前記信号出力手段から出力されるパルス幅変調信号との周波数を互いに異なる周波数にすることで、前記一対の駆動手段の一方へ出力されるパルス幅変調信号とその一対の駆動手段の他方へ出力されるパルス幅変調信号との出力タイミングを、異なるタイミングとするものである。
【００３５】
請求項４に記載の制御装置は、請求項２記載の制御装置において、前記変調手段は、前記一対の駆動手段の一方へ前記信号出力手段から出力されるパルス幅変調信号とその一対の駆動手段の他方へ前記信号出力手段から出力されるパルス幅変調信号との位相差を逆相にすることで、前記一対の駆動手段の一方へ出力されるパルス幅変調信号とその一対の駆動手段の他方へ出力されるパルス幅変調信号との出力タイミングを、異なるタイミングとするものである。
【００３６】
請求項５に記載の制御装置は、請求項１から４のいずれかに記載の制御装置において、前記一対の駆動手段は、供給される単位時間当たりの動作電流に応じてブレーキフルード圧力を制御するものであり、そのブレーキフルード圧力を制御してブレーキ装置の制動力を調整するものである。
【発明の効果】
【００３７】
請求項１記載の制御装置によれば、パルス幅変調信号が信号出力手段により一対の駆動手段のそれぞれへ出力されると、動作電流供給手段からそのパルス幅変調信号により決定される単位時間当たりの動作電流が、一対の駆動手段のそれぞれに供給される。ここで、制御手段に設けられる変調手段は、一対の駆動手段の一方へ信号出力手段から出力されるパルス幅変調信号とその一対の駆動手段の他方へ信号出力手段から出力されるパルス幅変調信号との出力タイミングが、異なるタイミングとなるようにパルス幅変調を行う。このようなパルス幅変調を変調手段により行うことで、一対の駆動手段の各々に供給される動作電流のデューティ比が同一になった場合でも、動作手段に設けられる検出手段によって検出される各々の動作電流の供給タイミングを、それぞれ異ならせることができる。
【００３８】
ここで、一対の駆動手段の一方へ供給された動作電流が流れる経路と、一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡した場合には、一対の駆動手段の一方へ供給された動作電流は、通常時には流入しない、一対の駆動手段の他方へ供給された動作電流が流れる経路に流入する。同様に、一対の駆動手段の他方へ供給された動作電流は、通常時には流入しない、一対の駆動手段の一方へ供給された動作電流が流れる経路に流入する。これにより、検出手段により検出される各々の動作電流の供給タイミングが、同一となる。
【００３９】
このように、動作電流が流れる各経路に短絡が発生した時には、検出手段により検出される各々の動作電流の供給タイミングが同一となる一方で、動作電流が流れる各経路に短絡が発生しない通常時には、検出手段により検出される各々の動作電流の供給タイミングを、異ならせることができる。よって、制御手段に設けられる判定手段は、一対の駆動手段の一方へ供給された動作電流が流れる経路と、一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡した場合には、即座且つ正確に、短絡が発生していると判定することができるという効果がある。
【００４０】
請求項２記載の制御装置によれば、請求項１記載の制御装置の奏する効果に加え、変調手段は、一対の駆動手段の一方へ出力されるパルス幅変調信号と、その一対の駆動手段の他方へ出力されるパルス幅変調信号とに３６０度未満の位相差を発生させる。これにより、一対の駆動手段の各々に供給される動作電流のデューティ比が同一になった場合でも、検出手段により検出される各々の動作電流の供給タイミングを、それぞれ異ならせることができる。よって、動作電流が流れる各経路に短絡が発生した時には、検出手段により検出される各々の動作電流の供給タイミングが同一となる一方で、動作電流が流れる各経路に短絡が発生しない通常時には、検出手段により検出される各々の動作電流の供給タイミングを、異ならせることができる。従って、判定手段は、一対の駆動手段の一方へ供給された動作電流が流れる経路と、一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡した場合には、即座且つ正確に、短絡が発生していると判定することができるという効果がある。
【００４１】
また、パルス幅変調信号同士に位相差を設けることは、一般的に、簡易な制御や簡易な構成の電子回路（例えば、遅延回路）により実現可能であるので、一対の制御手段の一方へ出力されるパルス幅変調信号と、その一対の制御手段の他方へ出力されるパルス幅変調信号とに、非常に容易に位相差を発生させることができるという効果がある。
【００４２】
請求項３記載の制御装置によれば、請求項１または２に記載の制御装置の奏する効果に加え、変調手段は、一対の駆動手段の一方へ信号出力手段から出力されるパルス幅変調信号と、その一対の駆動手段の他方へ信号出力手段から出力されるパルス幅変調信号との周波数を互いに異なる周波数にする。これにより、一対の駆動手段の各々に供給される動作電流のデューティ比が同一になった場合でも、検出手段により検出される各々の動作電流の供給タイミングを、それぞれ異ならせることができる。よって、動作電流が流れる各経路に短絡が発生した時には、検出手段により検出される各々の動作電流の供給タイミングが同一となる一方で、動作電流が流れる各経路に短絡が発生しない通常時には、検出手段により検出される各々の動作電流の供給タイミングを、異ならせることができる。従って、判定手段は、一対の駆動手段の一方へ供給された動作電流が流れる経路と、一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡した場合には、即座且つ正確に、短絡が発生していると判定することができるという効果がある。
【００４３】
また、一対の駆動手段の一方へ出力されるパルス幅変調信号と、その一対の駆動手段の他方へ出力されるパルス幅変調信号との周波数を、変調手段によって互いに異なる周波数にしているので、これらパルス幅変調信号によって発生するノイズの周波数成分を分散することができる。よって、これらパルス幅変調信号によって発生する例えばラジオノイズの強度を低減することができるという効果がある。
【００４４】
請求項４記載の制御装置によれば、請求項２記載の制御装置の奏する効果に加え、変調手段は、一対の駆動手段の一方へ信号出力手段から出力されるパルス幅変調信号とその一対の駆動手段の他方へ信号出力手段から出力されるパルス幅変調信号との位相差を逆相にする。これにより、一対の駆動手段の各々に供給される動作電流のデューティ比が同一になった場合でも、検出手段により検出される各々の動作電流の供給タイミングを、それぞれ異ならせることができる。よって、動作電流が流れる各経路に短絡が発生した時には、検出手段により検出される各々の動作電流の供給タイミングが同一となる一方で、動作電流が流れる各経路に短絡が発生しない通常時には、検出手段により検出される各々の動作電流の供給タイミングを、異ならせることができる。従って、判定手段は、一対の駆動手段の一方へ供給された動作電流が流れる経路と、一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡した場合には、即座且つ正確に、短絡が発生していると判定することができるという効果がある。
【００４５】
また、一対の駆動手段の一方へ信号出力手段から出力されるパルス幅変調信号と、その一対の駆動手段の他方へ信号出力手段から出力されるパルス幅変調信号との位相差は、逆相であるので、短絡が発生していない場合には、動作電流供給手段は、一対の駆動手段の一方と、一対の駆動手段の他方とへ、動作電流を、同時に供給することなく交互に供給する。よって、動作電流供給手段から一対の駆動手段へ同時に供給される動作電流の最大供給量を抑制することができる。従って、動作電流供給手段に掛かる動作電流の供給負担を軽減することができるという効果がある。
【００４６】
請求項５記載の制御装置によれば、請求項１から４のいずれかに記載の制御装置の奏する効果に加え、一対の駆動手段によりブレーキフルード圧力を制御してブレーキ装置の制動力を調整する。よって、一対の駆動手段の一方へ供給された動作電流が流れる経路と、一対の駆動手段の他方へ供給された動作電流が流れる経路とが短絡して、ブレーキフルード圧力の制御が不能になった場合には、判定手段により、即座且つ正確に、短絡が発生していると判定することができる。従って、重大な事故につながるブレーキ装置の異常を即座且つ正確に判定することができるという効果がある。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の好ましい実施形態について添付図面を参照して説明する。図１は、本発明の一実施形態におけるブレーキ制御装置１の全体構成を模式的に示した模式図である。なお、以下については、図５の第１制御回路Ｋ１で説明した構成と同一の構成には、同一の符号を付して説明を行う。
【００４８】
このブレーキ制御装置１は、４つの車輪（右前輪ＦＲ、左前輪ＦＬ、右後輪ＲＲ、および左後輪ＲＬ）を有する車両に搭載され、ブレーキ液の液圧（ブレーキフルード圧力）を圧力源として４つの車輪ＦＲ〜ＲＬに制動力を付与する装置である。このブレーキ制御装置１は、第１常開型電磁弁２１および第２常開型電磁弁２２の電源端子間、第３常開型電磁弁２３および第４常開型電磁弁２４の電源端子間、第１常閉型電磁弁２５および第２常閉型電磁弁２６の電源端子間、或いは、第３常閉型電磁弁２７および第４常閉型電磁弁２８の電源端子間の少なくとも一つに短絡が発生した場合に、その短絡を確実且つ即座に検出することができる制御装置である。
【００４９】
図１に示すように、ブレーキ制御装置１は、ブレーキ液に液圧を発生させる液圧発生装置１１と、ホイールシリンダ１３ａ〜１３ｄへ供給する液圧を増圧、減圧、又は保持するように制御する液圧制御装置１２と、各車輪ＦＲ〜ＲＬに各々装着され、液圧制御装置１２から供給された液圧を制動力に変換して各車輪ＦＲ〜ＲＬに制動力を付与するホイールシリンダ１３ａ〜１３ｄと、同じく各車輪ＦＲ〜ＲＬに各々装着され、車輪の回転速度である車輪速度を各々検出する車輪速度センサＳＥ１〜ＳＥ４と、液圧制御装置１２を制御するＥＣＵ１４とを有している。
【００５０】
液圧発生装置１１は、ブレーキペダル１５、ブースタ１６、およびマスタシリンダ１７を有する。ブレーキペダル１５は、車輪ＦＲ〜ＲＬに制動力を付与する際に搭乗者によって踏力が加えられるペダルである。このブレーキペダル１５には、ブレーキスイッチＳＷが設けられている。ブレーキスイッチＳＷは、ブレーキペダル１５に踏力が加えられている場合にオンとなり、その他の場合にオフとなるスイッチで、その出力信号はＥＣＵ１４（ＣＰＵ４０）に伝達される。
【００５１】
ブースタ１６は、ブレーキペダル１５に加えられた踏力を増幅してマスタシリンダ１７に伝える倍力装置である。
【００５２】
マスタシリンダ１７は、ブースタ１６によって増幅された踏力に応じてブレーキ液に液圧を発生させる装置で、２つの出力ポート１７ａ，１７ｂが設けられている。各出力ポート１７ａ，１７ｂには各々独立して発生した液圧が出力され、一方の出力ポート１７ａには後述する第１液圧回路１８が接続され、他方の出力ポート１７ｂには第２液圧回路１９が接続されている。
【００５３】
液圧制御装置１２は、各々独立した第１液圧回路１８と第２液圧回路１９とを有し、所謂「前後配管」によって構成されている。即ち、第１液圧回路１８は、右前輪ＦＲに装着されたホイールシリンダ１３ａと接続される右前輪用経路１８ａと、左前輪ＦＬに装着されたホイールシリンダ１３ｂと接続される左前輪用経路１８ｂとを有する前輪用配管であり、第２液圧回路１９は、右後輪ＲＲに装着されたホイールシリンダ１３ｃと接続される右後輪用経路１９ａと、左後輪ＲＬに装着されたホイールシリンダ１３ｄと接続される左後輪用経路１９ｂとを有する後輪用配管である。
【００５４】
また、第１液圧回路１８及び第２液圧回路１９上には、各々ブレーキ液が貯留されるリザーバ２９，３０が設けられている。このリザーバ２９，３０は、各々ピストンとスプリングとを有しており、リザーバ２９は右前輪用経路１８ａおよび左前輪用経路１８ｂから流出されたブレーキ液を収容し、リザーバ３０は右後輪用経路１９ａおよび左後輪用経路１９ｂから流出されたブレーキ液を収容する。
【００５５】
また、液圧制御装置１２には、各液圧回路１８，１９上に、ポンプ３１，３２と、各ポンプ３１，３２を同時に駆動させるモータＭとが設けられている。各ポンプ３１，３２の吸込側は各々リザーバ２９，３０と接続され、吐出側は出力ポート１７ａ，１７ｂと接続されている。各リザーバ２９，３０に貯留されたブレーキ液は、ポンプ３１，３２の駆動に基づきにマスタシリンダ１７へ供給される。モータＭは、ＣＰＵ４０からの制御信号に基づいてポンプ３１，３２を駆動する。
【００５６】
右前輪用経路１８ａ上には、出力ポート１７ａとホイールシリンダ１３ａとの間に第１常開型電磁弁２１が設けられ、ホイールシリンダ１３ａとリザーバ２９との間に第１常閉型電磁弁２５が設けられている。同様に、他の経路１８ｂ，１９ａ，１９ｂ上には、各経路に接続される出力ポート１７ａ，１７ｂとホイールシリンダ１３ｂ〜１３ｄとの間に第２〜第４常開型電磁弁２２〜２４が設けられ、ホイールシリンダ１３ｂ〜１３ｄとリザーバ２９，３０との間に第２〜第４常閉型電磁弁２６〜２８が設けられている。
【００５７】
第１〜第４常開型電磁弁２１〜２４は、各々の電磁弁に設けられた電磁コイルが非通電状態にある場合（動作電流が停止している場合）には開き状態となり、通電状態にある場合（動作電流が供給されている場合）には閉じ状態となる電磁弁である。また、第１〜第４常閉型電磁弁２５〜２８は、各々の電磁コイルが非通電状態にある場合（動作電流が停止している場合）には閉じ状態となり、通電状態にある場合（動作電流が供給されている場合）には開き状態となる電磁弁である。なお、図１において、各電磁弁２１〜２８は全て非通電状態（動作電流が停止している状態）を示している。
【００５８】
第１常開型電磁弁２１および第２常開型電磁弁２２には、第１制御回路Ｋ１が電気的に接続され、第３常開型電磁弁２３および第４常開型電磁弁２４には、第２制御回路Ｋ２が電気的に接続されている。また、第１常閉型電磁弁２５および第２常閉型電磁弁２６には、第３制御回路Ｋ３が電気的に接続され、第３常閉型電磁弁２７および第４常閉型電磁弁２８には、第４制御回路Ｋ４が電気的に接続されている。
【００５９】
第１制御回路Ｋ１は、ＣＰＵ４０から出力されるパルス幅変調信号に応じて、第１常開型電磁弁２１および第２常開型電磁弁２２へ動作電流を供給すると共に、第１常開型電磁弁２１および第２常開型電磁弁２２へ供給された動作電流の波形（立ち上がりタイミングおよび立ち下がりタイミング）をＣＰＵ４０へ出力する制御回路である。なお、第１制御回路Ｋ１は、図５で説明した回路構成と同一である。
【００６０】
また、第２制御回路Ｋ２は、ＣＰＵ４０からそれぞれ出力されるパルス幅変調信号に応じて、第３常開型電磁弁２３および第４常開型電磁弁２４へ動作電流を供給すると共に、第３常開型電磁弁２３および第４常開型電磁弁２４へ供給された動作電流の波形（立ち上がりタイミングおよび立ち下がりタイミング）をＣＰＵ４０へ出力する制御回路である。
【００６１】
また、第３制御回路Ｋ３は、ＣＰＵ４０からそれぞれ出力されるパルス幅変調信号に応じて、第１常閉型電磁弁２５および第２常閉型電磁弁２６へ動作電流を供給すると共に、第１常閉型電磁弁２５および第２常閉型電磁弁２６へ供給された動作電流の波形（立ち上がりタイミングおよび立ち下がりタイミング）をＣＰＵ４０へ出力する制御回路である。同様に、第４制御回路Ｋ４は、ＣＰＵ４０からそれぞれ出力されるパルス幅変調信号に応じて、第３常閉型電磁弁２７および第４常閉型電磁弁２８へ動作電流を供給すると共に、第３常閉型電磁弁２７および第４常閉型電磁弁２８へ供給された動作電流の波形（立ち上がりタイミングおよび立ち下がりタイミング）をＣＰＵ４０へ出力する制御回路である。
【００６２】
なお、第２〜第４制御回路Ｋ２〜Ｋ４については、各制御回路Ｋ２〜Ｋ４に接続される電磁弁が第１制御回路Ｋ１と異なるだけであり、各制御回路Ｋ２〜Ｋ４の回路構成は、第１制御回路Ｋ１（図５参照）と同一である。
【００６３】
第１制御回路Ｋ１のＣｈ１端子（図５参照）へＣＰＵ４０からパルス幅変調信号が出力されると、そのパルス幅変調信号のデューティ比に合わせて、第１制御回路Ｋ１から第１常開型電磁弁２１へ動作電流が供給される。すると、第１常開型電磁弁２１は、動作電流のデューティ比に応じて、即ち、単位時間当たりに供給される動作電流の電流量に応じて、所定の開き量を保つ。このとき、第３制御回路Ｋ３のＣｈ１端子へＣＰＵ４０からパルス幅変調信号が出力されていなければ、第１常閉型電磁弁２５は閉じ状態となる。そのため、出力ポート１７ａから供給されたブレーキ液が右前輪用経路１８ａを介してホイールシリンダ１３ａ内に流入し、ホイールシリンダ１３ａ内の液圧（ブレーキフルード圧力）が増圧される。
【００６４】
一方、第３制御回路Ｋ３のＣｈ１端子へＣＰＵ４０からパルス幅変調信号が出力されると、そのパルス幅変調信号のデューティ比に合わせて、第３制御回路Ｋ３から第１常閉型電磁弁２５へ動作電流が供給される。すると、第１常閉型電磁弁２５は、動作電流のデューティ比に応じて、即ち、単位時間当たりに供給される動作電流の電流量に応じて、所定の閉じ量を保つ。このとき、第１制御回路Ｋ１のＣｈ１端子（図５参照）へＣＰＵ４０からパルス幅変調信号が出力されていなければ、第１常開型電磁弁２１は開き状態となる。そのため、ホイールシリンダ１３ａ内からブレーキ液が右前輪用経路１８ａを介してリザーバ２９へと流出し、ホイールシリンダ１３ａ内の液圧が減圧される。
【００６５】
なお、第１制御回路Ｋ１のＣｈ１端子（図５参照）へＣＰＵ４０から出力されるパルス幅変調信号のデューティ比が１００％である場合には、第１常開型電磁弁２１の電磁コイルが常時通電状態となる。このとき、第３制御回路Ｋ３のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号のデューティ比が０％である場合（第３制御回路Ｋ３のＣｈ１端子へＣＰＵ４０からパルス幅変調信号が出力されていない場合も含む）には、第１常閉型電磁弁２５の電磁コイルが非通電状態となる。つまり、第１常開型電磁弁２１および第１常閉型電磁弁２５が共に閉じ状態となる。そのため、右前輪用経路１８ａを介したブレーキ液の流動が規制され、ホイールシリンダ１３ａ内の液圧は保持される。
【００６６】
その他の経路１８ｂ，１９ａ，１９ｂに設けられた第２〜第４常開型電磁弁２２〜２４および第２〜第４常閉型電磁弁２６〜２８についても、第２〜第４制御回路Ｋ２〜Ｋ４を用いて、前述した第１常開型電磁弁２１および第１常閉型電磁弁２５と同様に各電磁コイルの通電状態および非通電状態を制御することにより、各ホイールシリンダ１３ｂ〜１３ｃ内の液圧を増圧、減圧、及び保持する。なお、各常開型電磁弁２１〜２４および常閉型電磁弁２５〜２８の電磁コイルの通電状態および非通電状態の駆動は、前述の通り、ＥＣＵ１４からのパルス幅変調信号によって電磁弁毎に行われる。よって、ホイールシリンダ１３ａ〜１３ｄ毎に、供給される液圧の制御を行うことができる。
【００６７】
なお、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の各デューティ比および各周波数は、ホイールシリンダ１３ａ内の液圧（ブレーキフルード圧力）が車両の操作状況に応じて予め設定されている目標となる液圧範囲内に制御されるよう、予め定められた範囲内の値に設定されている。
【００６８】
ホイールシリンダ１３ａ〜１３ｄは、右前輪ＦＲに装着されたホイールシリンダ１３ａと、左前輪ＦＬに装着されたホイールシリンダ１３ｂと、右後輪ＲＲに装着されたホイールシリンダ１３ｃと、左後輪ＲＬに装着されたホイールシリンダ１３ｄとにより構成されている。各々のホイールシリンダ１３ａ〜１３ｄは、対応する経路１８ａ，１８ｂ，１９ａ，１９ｂから出力された液圧を制動力に変換し、各車輪ＦＲ〜ＲＬに液圧に応じた制動力を付与する。
【００６９】
車輪速度センサＳＥ１〜ＳＥ４は、右前輪ＦＲに装着されたＦＲ車輪速度センサＳＥ１と、左前輪ＦＬに装着されたＦＬ車輪速度センサＳＥ２と、右後輪ＲＲに装着されたＲＲ車輪速度センサＳＥ３と、左後輪ＲＬに装着されたＲＬ車輪速度センサＳＥ４とにより構成されている。車輪速度センサＳＥ１〜ＳＥ４で検出された車輪速度は、ＥＣＵ１４（ＣＰＵ４０）へ送信される。
【００７０】
ＥＣＵ１４は、第１〜第４制御回路Ｋ１〜Ｋ４と、ＣＰＵ４０と、ＣＰＵ４０により実行される各種プログラムやそのプログラムを実行する際に参照する固定値を記憶する書換不能なメモリであるＲＯＭ４１とが内蔵された電子制御装置である。
【００７１】
ＣＰＵ４０は、ブレーキスイッチＳＷ及び車輪速度センサＳＥ１〜ＳＥ４から出力された信号に基づき、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へパルス幅変調信号を出力して各電磁弁２１〜２８を制御すると共に、モータＭに制御信号を送信して、そのモータＭの動作を制御する演算処理装置である。また、ＣＰＵ４０は、各制御回路Ｋ１〜Ｋ４の各Ｍ１端子および各Ｍ２端子から出力された電圧波形により、各制御回路Ｋ１〜Ｋ４の各第１経路および各第２経路をそれぞれ流れる動作電流の供給タイミング、即ち立ち上がりタイミングおよび立ち下がりタイミングを検知する装置である。
【００７２】
なお、第２制御回路Ｋ２の第１経路は、図５に示すダイオードＤ１、第３常開型電磁弁２３および図５に示す電界効果トランジスタＦＥＴ１で形成され、第２制御回路Ｋ２の第２経路は、図５に示すダイオードＤ２、第４常開型電磁弁２４および図５に示す電界効果トランジスタＦＥＴ２で形成される。また、第３制御回路Ｋ３の第１経路は、図５に示すダイオードＤ１、第１常閉型電磁弁２５および図５に示す電界効果トランジスタＦＥＴ１で形成され、第３制御回路Ｋ３の第２経路は、図５に示すダイオードＤ２、第２常閉型電磁弁２６および図５に示す電界効果トランジスタＦＥＴ２で形成される。そして、第４制御回路Ｋ４の第１経路は、図５に示すダイオードＤ１、第３常閉型電磁弁２７および図５に示す電界効果トランジスタＦＥＴ１で形成され、第４制御回路Ｋ４の第２経路は、図５に示すダイオードＤ２、第４常閉型電磁弁２８および図５に示す電界効果トランジスタＦＥＴ２で形成される。
【００７３】
ＲＯＭ４１には、ＡＢＳシステム（Ａｎｔｉｌｏｃｋ  Ｂｒａｋｅ  Ｓｙｓｔｅｍ）をＣＰＵ４０に実現させるためのＡＢＳプログラム４１ａと、パルス幅変調信号生成プログラム４１ｂと、短絡検知プログラム４１ｃとが記憶されている。
【００７４】
ＡＢＳプログラム４１ａは、車両の操作時において、車輪速度センサＳＥ（ＦＲ〜ＲＬ車輪速度センサＳＥ１〜ＳＥ４）により制動時の車輪ＦＲ〜ＲＬの速度を検知し、各々のホイールシリンダ１３ａ〜１３ｄによる制動力を自動的に制御し、車輪ＦＲ〜ＲＬのローックを防ぐためのプログラムである。このＡＢＳプログラム４１ａは、車両に搭載されるエンジンが動作状態になると、その間中、ＣＰＵ４０により実行される。
【００７５】
パルス幅変調信号生成プログラム４１ｂは、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子に出力するパルス幅変調信号を生成させるためのプログラムである。このパルス幅変調信号生成プログラム４１ｂは、ＡＢＳプログラム４１ａが実行されると、その間中、ＣＰＵ４０により実行される。なお、パルス幅変調信号生成プログラム４１ｂがＣＰＵ４０により実行されると、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力されるパルス幅変調信号のデューティ比および周波数は、ホイールシリンダ１３ａ内の液圧（ブレーキフルード圧力）が車両の操作状況に応じて予め設定されている目標となる液圧範囲内に制御されるよう、予め定められた範囲内の値にそれぞれ設定される。このように、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力される各パルス幅変調信号のデューティ比および周波数を独立して設定することで、各電磁弁２１〜２８を独立して制御することができる。
【００７６】
また、パルス幅変調信号生成プログラム４１ｂがＣＰＵ４０により実行されると、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力されるパルス幅変調信号の位相が３６０度未満の差でそれぞれ異なるものとなる。つまり、パルス幅変調信号生成プログラム４１ｂにより、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力するパルス幅変調信号に位相差を設けることで、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子に入力される各パルス幅変調信号の立ち上がりタイミングまたは立ち下りタイミングの少なくとも一方を、同一タイミングとならないように設定している。これにより、各制御回路Ｋ１〜Ｋ４の各第１経路および各第２経路をそれぞれ流れる動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングの少なくとも一方は、同一タイミングとはならない（立ち上がりタイミングおよび立ち下りタイミングの両方が同一タイミングとなることはない）。
【００７７】
短絡検知プログラム４１ｃは、第１制御回路Ｋ１のＭ１端子およびＭ２端子からそれぞれ出力された電圧波形の立ち上がりタイミングおよび立ち下がりタイミングを比較する。そして、その比較した立ち上がりタイミングおよび立ち下がりタイミングが同一である場合に、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）との間に短絡が発生したと判定するプログラムである。短絡検知プログラム４１ｃにより短絡が発生したと判定されると、ＣＰＵ４０は、車両の計器盤に設けられた異常ランプを点灯させる等の警報を行う。
【００７８】
ここで、短絡検知プログラム４１ｃでは、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングの両方のタイミングが同一である場合に、短絡が発生したと判定している。これは、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の立ち上がり（または立ち下がり）と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の立ち上がり（または立ち下がり）とが、Ｃｈ１端子へのパルス幅変調信号とＣｈ２端子へのパルス幅変調信号とのデューティ比や周波数の関係によって、瞬間的に一致して、制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミング（または立ち下がりタイミング）が一致する場合があるからである。これを避けるために、短絡検知プログラム４１ｃでは、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングの両方のタイミングを用いて、判定を行っている。
【００７９】
なお、この短絡検知プログラム４１ｃは、第２〜第４制御回路Ｋ２〜Ｋ４の各Ｍ１端子および各Ｍ２端子からそれぞれ出力された電圧波形から、第２〜第４制御回路Ｋ２〜Ｋ４の各第１経路と、第２〜第４制御回路Ｋ２〜Ｋ４の各第２経路との間に短絡が発生したかも検出する。
【００８０】
次に、図２を参照して、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号と第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号とに位相差を設けた場合における、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）とについて説明する。図２は、第１制御回路Ｋ１のＣｈ１端子へ出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へ出力されるパルス幅変調信号とに、位相差を設けた場合に、各パルス幅変調信号が同一デューティ比および同一周波数となった際における、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）とを示したタイミングチャートである。
【００８１】
ここでは、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号とが、同一デューティ比および同一周波数となった場合でも、パルス幅変調信号生成プログラム４１ｂにより、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号とに、時間ｐ分となる位相差を設けることで、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号の立ち上がりタイミングまたは立ち下りタイミングの少なくとも一方が、同一タイミングとならないようにしている。これにより、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングの少なくとも一方を、同一タイミングとならないようにしている（立ち上がりタイミングおよび立ち下りタイミングの両方が同一タイミングとならないようにしている）。
【００８２】
なお、第２〜第４制御回路Ｋ２〜Ｋ４の各Ｍ１端子および各Ｍ２端子から出力される電圧波形（動作電流の波形）については、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）と同様となるので、その説明を省略する。
【００８３】
まずは、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生していない場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生していない場合（正常状態）における各波形について説明する。なお、正常状態とは、短絡が発生するｔ５時直前までの状態を示している。
【００８４】
最初に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０からパルス幅変調信号が出力されると（ｔ１時）、そのパルス幅変調信号はハイ状態であるので、Ｃｈ１端子は、ハイ状態（例えば、５ボルト状態）となる（ｔ１時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子は、ハイ状態からロー状態（例えば、０ボルト）となる（ｔ１時）。
【００８５】
次に、ｔ１時から時間ｐ遅れて、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０からパルス幅変調信号が出力されると（ｔ２時）、言い換えれば、第１制御回路Ｋ１のＣｈ１端子へ出力されたパルス幅変調信号に対して時間ｐ分の位相差が設けられて、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０からパルス幅変調信号が出力されると（ｔ２時）、そのパルス幅変調信号はハイ状態であるので、Ｃｈ２端子は、ハイ状態（例えば、５ボルト状態）となる（ｔ２時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ２端子は、ハイ状態からロー状態（例えば、０ボルト）となる（ｔ２時）。
【００８６】
次に、ｔ１時から時間ａが経過したｔ３時に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ１端子は、ロー状態となる（ｔ３時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が遮断状態となるので、第１制御回路Ｋ１のＭ１端子は、ロー状態からハイ状態となる（ｔ３時）。
【００８７】
そして、ｔ２時から時間ａが経過したｔ４時に、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ２端子は、ロー状態となる（ｔ４時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となるので、第１制御回路Ｋ１のＭ２端子は、ロー状態からハイ状態となる（ｔ４時）。
【００８８】
このように、正常状態においては、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生していない。よって、第１制御回路Ｋ１のＣｈ１端子へ出力されたパルス幅変調信号に対して時間ｐ分の位相差が設けられて、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０からパルス幅変調信号が出力されると、これに対応して、Ｍ２端子から出力される電圧波形も、Ｍ１端子に対して時間ｐ分の位相差が発生する。この発生した位相差により、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生していないことを検知することができる。
【００８９】
次に、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生した場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生した場合における各波形について説明する。
【００９０】
第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ５時）、Ｃｈ１端子は、ハイ状態となる（ｔ５時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子は、ハイ状態からロー状態となる（ｔ５時）。このとき、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号はロー状態であるので（ｔ５時）、Ｃｈ２端子はロー状態となり、電界効果トランジスタＦＥＴ２（図５参照）は、遮断状態となる。ここで、正常状態であれば、第１制御回路Ｋ１のＭ２端子がハイ状態となるのであるが、第１制御回路Ｋ１のＭ２端子はロー状態となっている。これは、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生しているので、電界効果トランジスタＦＥＴ２が遮断状態になっても、電界効果トランジスタＦＥＴ２のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ１のドレイン端子Ｄと同一の電位となるからである（図５参照）。
【００９１】
よって、ｔ５時に、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生すると、第１制御回路Ｋ１のＭ１端子およびＭ２端子の電圧は、共にロー状態となる（ｔ５時）。
【００９２】
次に、ｔ５時から時間ｐ遅れて、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ６時）、Ｃｈ２端子は、ハイ状態となる（ｔ６時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が導通状態となるが、第１制御回路Ｋ１のＭ２端子は、ｔ５時に既にロー状態となっているので、そのロー状態が維持される（ｔ６時）。
【００９３】
そして、ｔ５時から時間ａが経過したｔ７時に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ１端子は、ロー状態となる（ｔ７時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が遮断状態となるので、第１制御回路Ｋ１のＭ１端子は、正常状態であれば、ロー状態からハイ状態となるが、短絡が発生しているので、ロー状態が維持される（ｔ７時）。これも、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生しているので、電界効果トランジスタＦＥＴ１が遮断状態になっても、電界効果トランジスタＦＥＴ１のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ２のドレイン端子Ｄと同一の電位となるからである（図５参照）。
【００９４】
次に、ｔ６時から時間ａが経過したｔ８時に、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ２端子は、ロー状態となる（ｔ８時）。これにより、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となる。このとき、電界効果トランジスタＦＥＴ１（図５参照）は、ｔ７時に既に遮断状態となっているので、電界効果トランジスタＦＥＴ１のドレイン端子Ｄおよび電界効果トランジスタＦＥＴ２のドレイン端子Ｄの電位が共に高電位となり、第１制御回路Ｋ１のＭ１端子およびＭ２端子は、共にロー状態からハイ状態となる（ｔ８時）。
【００９５】
そして、ｔ８時から時間ｃが経過したｔ９時に、第１制御回路Ｋ１のＣｈ１端子へＥＣＵ１４から出力されたパルス幅変調信号がハイ状態になると（ｔ９時）、それに対応して、Ｃｈ１端子は、ハイ状態となる（ｔ９時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子は、ハイ状態からロー状態となる（ｔ９時）。このとき、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生しているので、前述の通り、電界効果トランジスタＦＥＴ２が遮断状態であっても、電界効果トランジスタＦＥＴ２のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ１のドレイン端子Ｄと同一の電位となる（図５参照）。よって、Ｃｈ１端子がハイ状態となると（ｔ９時）、第１制御回路Ｋ１のＭ１端子およびＭ２端子の電圧は、共にロー状態となる（ｔ９時）。
【００９６】
最後に、ｔ９時から時間ｐ遅れて、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態になると（ｔ１０時）、それに対応して、Ｃｈ２端子は、ハイ状態となる（ｔ１０時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が導通状態となるが、第１制御回路Ｋ１のＭ２端子は、ｔ９時に既にロー状態となっているので、そのロー状態が維持される（ｔ１０時）。
【００９７】
このように、ｔ５時以降に示す通り、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生した場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生した場合には、正常状態と異なり、Ｍ１端子から出力される電圧波形と、Ｍ２端子から出力される電圧波形とが同一の波形となる。即ち、第１制御回路Ｋ１の第１経路に流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングと、第１制御回路Ｋ１の第２経路に流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングとが同一となる。これにより、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生したことを検知することができる。
【００９８】
上述した通り、本実施形態のブレーキ制御装置１は、パルス幅変調信号生成プログラム４１ｂにより、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力するパルス幅変調信号に位相差を設けることで、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子に入力される各パルス幅変調信号の立ち上がりタイミングまたは立ち下りタイミングの少なくとも一方を、同一タイミングとならないように設定している。これにより、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生していない場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とに、位相差が発生する。
【００９９】
一方で、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生した場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とに位相差が発生せず、同一の波形となる。これにより、ＣＰＵ４０は、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生したことを確実且つ即座に検知することができる。
【０１００】
また、本実施形態のブレーキ制御装置１は、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子にＣＰＵ４０から出力される各パルス幅変調信号の各デューティ比および各周波数は、ホイールシリンダ１３ａ内の液圧（ブレーキフルード圧力）が車両の操作状況に応じて予め設定されている目標となる液圧範囲内に制御されるよう、予め定められた範囲内の値にそれぞれ設定されている。よって、ブレーキ装置のブレーキフルード圧力を車両の操作状況に応じた目標圧力の範囲内に維持した上で、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生していることを検知することができる。
【０１０１】
また、本実施形態のブレーキ制御装置１においては、ＥＣＵ１４に設けられるパルス幅変調信号生成プログラム４１ｂにより、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力するパルス幅変調信号に位相差を発生させている。ここで、一般的に、ＥＣＵ１４に設けられるプログラムにより、信号同士に位相差を設けることは非常に簡易な処理で実現可能である。よって、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子へ出力するパルス幅変調信号に、非常に容易に位相差を設けることができる。
【０１０２】
また、本実施形態のブレーキ制御装置１は、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに、短絡が発生した場合には、ＣＰＵ４０は、即座且つ正確に、短絡が発生していると検知することができる。従って、重大な事故につながるブレーキ制御装置１の異常を即座且つ正確に検知することができる。
【０１０３】
次に、図３を参照して、第２実施形態のブレーキ制御装置における、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）とについて説明する。図３は、第１制御回路Ｋ１のＣｈ１端子へ出力されるパルス幅変調信号の周波数と、第１制御回路Ｋ１のＣｈ２端子へ出力されるパルス幅変調信号の周波数とを、異なる周波数とした場合に、各パルス幅変調信号が同一デューティ比および位相差なしとなった際における、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）とを示したタイミングチャートである。
【０１０４】
ここでは、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号とが、同一デューティ比および位相差なしとなった場合でも、パルス幅変調信号生成プログラム４１ｂによって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数よりも、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高い周波数に設定することで、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号の立ち上がりタイミングまたは立ち下りタイミングの少なくとも一方が、同一タイミングとならないようにしている。これにより、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングの少なくとも一方を、同一タイミングとならないようにしている（立ち上がりタイミングおよび立ち下りタイミングの両方が同一タイミングとならないようにしている）。
【０１０５】
ここで、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数よりも、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高い周波数に設定すると、Ｃｈ１へ出力されるパルス幅変調信号の周期と、Ｃｈ２へ出力されるパルス幅変調信号の周期との最小公倍数に該当する時間毎に、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミングまたは立ち下りタイミングの一方が一致する場合がある。しかし、両パルス幅変調信号の周波数が異なっているので、立ち上がりタイミングおよび立ち下りタイミングの両方が一致することはない。よって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数よりも、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高い周波数に設定することで、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミングまたは立ち下りタイミングの少なくとも一方が、同一タイミングとならないようにできるのである。
【０１０６】
なお、パルス幅変調信号生成プログラム４１ｂによって設定される両パルス幅変調信号の周波数であるが、それぞれの周波数は、ホイールシリンダ１３ａ内の液圧（ブレーキフルード圧力）が車両の操作状況に応じて予め設定されている目標となる液圧範囲内に制御されるよう、予め定められた範囲内で設定されている。ここで、この周波数の範囲であるが、周波数を高くしすぎると、第１常開型電磁弁２１および第２常開型電磁弁２２へ供給される動作電流の供給・停止タイミングの間隔が短くなりすぎて、第１常開型電磁弁２１および第２常開型電磁弁２２の制御が不安定になる。一方で、周波数を低くしすぎると、第１常開型電磁弁２１および第２常開型電磁弁２２へ供給される動作電流の供給・停止タイミングの間隔が長くなりすぎて、第１常開型電磁弁２１および第２常開型電磁弁２２の制御が荒くなる。このような現象が発生しない範囲で、両パルス幅変調信号の周波数がパルス幅変調信号生成プログラム４１ｂによって設定されている。
【０１０７】
また、第２〜第４制御回路Ｋ２〜Ｋ４の各Ｍ１端子および各Ｍ２端子から出力される電圧波形（動作電流の波形）については、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）と同様となるので、その説明を省略する。
【０１０８】
まずは、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生していない場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生していない場合（正常状態）における各波形について説明する。なお、正常状態とは、短絡が発生するｔ５時直前までの状態を示している。
【０１０９】
最初に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０からパルス幅変調信号が出力されると（ｔ１時）、そのパルス幅変調信号はハイ状態であるので、Ｃｈ１端子は、ハイ状態（例えば、５ボルト状態）となる（ｔ１時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子は、ハイ状態からロー状態（例えば、０ボルト）となる（ｔ１時）。
【０１１０】
次に、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０からパルス幅変調信号が出力されると（ｔ２時）、そのパルス幅変調信号はハイ状態であるので、Ｃｈ２端子は、ハイ状態（例えば、５ボルト状態）となる（ｔ２時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ２端子は、ハイ状態からロー状態（例えば、０ボルト）となる（ｔ２時）。
【０１１１】
そして、ｔ１時から時間ａが経過したｔ３時に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ１端子は、ロー状態となる（ｔ３時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が遮断状態となるので、第１制御回路Ｋ１のＭ１端子は、ロー状態からハイ状態となる（ｔ３時）。
【０１１２】
次に、ｔ２時から時間ｂが経過したｔ４時に、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ２端子は、ロー状態となる（ｔ４時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となるので、第１制御回路Ｋ１のＭ２端子は、ロー状態からハイ状態となる（ｔ４時）。
【０１１３】
このように、正常状態においては、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数よりも、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高くすることで、Ｍ１端子から出力される電圧波形と、Ｍ２端子から出力される電圧波形とを別形状の波形とすることができる。よって、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生していないことを検知することができる。
【０１１４】
次に、ｔ５時において、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生した場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生した場合における各波形について説明する。
【０１１５】
まず、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号との各周期の最小公倍数が一致することで、Ｃｈ１端子へ出力されたパルス幅変調信号とＣｈ２端子へ出力されたパルス幅変調信号とがハイ状態となるタイミングが一致すると（ｔ５時）、その各パルス幅変調信号のハイ状態に対応して、Ｃｈ１端子およびＣｈ２端子は共に、ハイ状態となる（ｔ５時）。すると、電界効果トランジスタＦＥＴ１およびＦＥＴ２（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子およびＭ２端子は、ハイ状態からロー状態となる（ｔ５時）。
【０１１６】
その後、ｔ５時から時間ｂが経過したｔ６時に、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、Ｃｈ２端子は、ロー状態になる（ｔ６時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が遮断状態となる（ｔ６時）。
【０１１７】
ここで、電界効果トランジスタＦＥＴ１（図５参照）が遮断状態となると（ｔ６時）、正常状態であれば、第１制御回路Ｋ１のＭ２端子がハイ状態となるのであるが、第１制御回路Ｋ１のＭ２端子はロー状態となっている。これは、前述の通り、短絡が発生しているので、電界効果トランジスタＦＥＴ１のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ２のドレイン端子Ｄと同一の電位となるからである（図５参照）。
【０１１８】
次に、ｔ５時から時間ａが経過したｔ７時に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると、それに対応して、Ｃｈ２端子は、ロー状態となる（ｔ７時）。これにより、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となる。このとき、電界効果トランジスタＦＥＴ１（図５参照）は、ｔ６時に既に遮断状態となっているので、電界効果トランジスタＦＥＴ２のドレイン端子Ｄおよび電界効果トランジスタＦＥＴ１のドレイン端子Ｄの電位が共に高電位となり、第１制御回路Ｋ１のＭ１端子およびＭ２端子は、共にロー状態からハイ状態となる（ｔ７時）。
【０１１９】
そして、ｔ７時から時間ｄが経過したｔ８時に、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ８時）、そのパルス幅変調信号に対応して、Ｃｈ２端子は、ハイ状態となる（ｔ８時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ２端子は、ハイ状態からロー状態となる（ｔ８時）。このとき、短絡が発生しているので、前述の通り、電界効果トランジスタＦＥＴ１のドレイン端子Ｄは、低電位である導通状態の電界効果トランジスタＦＥＴ１のドレイン端子Ｄと同一の電位となる（図５参照）。よって、Ｃｈ２端子がハイ状態となると（ｔ８時）、第１制御回路Ｋ１のＭ１端子およびＭ２端子の電圧は、共にロー状態となる（ｔ８時）。
【０１２０】
最後に、ｔ９時に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ９時）、Ｃｈ１端子は、ハイ状態となる（ｔ９時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるが、第１制御回路Ｋ１のＭ１端子は、ｔ８時に既にロー状態となっているので、そのロー状態が維持される（ｔ９時）。
【０１２１】
このように、ｔ５時以降に示す通り、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生した場合には、正常状態と異なり、Ｍ１端子から出力される電圧波形と、Ｍ２端子から出力される電圧波形とが同一の波形となる。即ち、第１制御回路Ｋ１の第１経路に流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングと、第１制御回路Ｋ１の第２経路に流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングとが同一となる。これにより、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生したことを検知することができる。
【０１２２】
上述した通り、第２実施形態のブレーキ制御装置は、パルス幅変調信号生成プログラム４１ｂによって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号に対して、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高い周波数に設定することで、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号の立ち上がりタイミングまたは立ち下りタイミングの少なくとも一方を、同一タイミングとならないようにしている。これにより、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生していない場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とが別形状の波形になる。即ち、上記経路に短絡が発生していない場合には、各Ｍ１端子から出力される電圧波形の立ち上がりタイミングおよび各Ｍ２端子から出力される電圧波形の立ち上がりタイミング、または、各Ｍ１端子から出力される電圧波形の立ち下がりタイミングおよび各Ｍ２端子から出力される電圧波形の立ち下がりタイミングの少なくとも一方が同一タイミングとならないようにしている。
【０１２３】
一方で、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生した場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とが別形状の波形にならずに、同一の波形となる。これにより、ＣＰＵ４０は、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生したことを確実且つ即座に検知することができる。
【０１２４】
また、第２実施形態のブレーキ制御装置は、パルス幅変調信号生成プログラム４１ｂによって、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子へＣＰＵ４０から出力される各パルス幅変調信号に対して、各制御回路Ｋ１〜Ｋ４の各Ｃｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高い周波数に設定している。即ち、両パルス幅変調信号の周波数を互いに異なる周波数に設定している。よって、これらパルス幅変調信号によって発生するノイズの周波数成分を分散することができる。従って、これらパルス幅変調信号によって発生する例えばラジオノイズの強度を低減することができる。
【０１２５】
次に、図４を参照して、第３実施形態のブレーキ制御装置における、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）とについて説明する。図４は、第１制御回路Ｋ１のＣｈ１端子へ出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へ出力されるパルス幅変調信号とを、逆相にした場合における、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）とを示したタイミングチャートである。
【０１２６】
ここでは、パルス幅変調信号生成プログラム４１ｂによって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の位相を、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の位相と逆相に設定することで、動作電流を制御する電界効果トランジスタＦＥＴ１およびＦＥＴ２（図５参照）の各導通タイミングまたは各遮断タイミングの両方が同一タイミングとならないようにしている。これにより、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号の立ち上がりタイミングおよび立ち下りタイミングは、同一タイミングとならない。よって、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の供給タイミング、即ち、立ち上がりタイミングおよび立ち下がりタイミングも、同一タイミングとならない。
【０１２７】
なお、第２〜第４制御回路Ｋ２〜Ｋ４の各Ｍ１端子および各Ｍ２端子から出力される電圧波形（動作電流の波形）については、第１制御回路Ｋ１のＭ１端子およびＭ２端子から出力される電圧波形（動作電流の波形）と同様となるので、その説明を省略する。
【０１２８】
まずは、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生していない場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生していない場合（正常状態）における各波形について説明する。なお、正常状態とは、短絡が発生するｔ３時直前までの状態を示している。
【０１２９】
最初に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０からパルス幅変調信号が出力されると（ｔ１時）、そのパルス幅変調信号はハイ状態であるので、Ｃｈ１端子は、ハイ状態となる（ｔ１時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子は、ハイ状態からロー状態となる（ｔ１時）。
【０１３０】
また、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されているパルス幅変調信号がロー状態となると（ｔ１時）、Ｃｈ２端子は、ロー状態となる（ｔ１時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となるので、第１制御回路Ｋ１のＭ２端子は、ロー状態からハイ状態となる（ｔ１時）。
【０１３１】
このように、正常状態においては、短絡が発生していないので、第１制御回路Ｋ１のＣｈ１端子へ出力されるパルス幅変調信号の位相を、第１制御回路Ｋ１のＣｈ２端子へ出力されるパルス幅変調信号の位相と逆相に設定することで、第１制御回路Ｋ１のＭ１端子から出力される電圧波形と第１制御回路Ｋ１のＭ２端子から出力される電圧波形とを、逆形状の波形とすることができる。よって、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生していないことを検知することができる。
【０１３２】
次に、ｔ３時において、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生した場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生した場合における各波形について説明する。
【０１３３】
まず、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ３時）、Ｃｈ１端子は、ハイ状態となる（ｔ３時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となるので、第１制御回路Ｋ１のＭ１端子は、ハイ状態からロー状態となる（ｔ３時）。
【０１３４】
また、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると（ｔ３時）、Ｃｈ２端子は、ロー状態となる（ｔ３時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となる。
【０１３５】
ここで、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となるので、正常状態であれば、第１制御回路Ｋ１のＭ２端子がハイ状態となるのであるが、第１制御回路Ｋ１のＭ２端子はロー状態が維持されている（ｔ３時）。これは、短絡が発生しているので、電界効果トランジスタＦＥＴ２のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ１のドレイン端子Ｄと同一の電位となるからである（図５参照）。
【０１３６】
次に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると（ｔ４時）、Ｃｈ１端子は、ロー状態となる（ｔ４時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が遮断状態となる（ｔ４時）。
【０１３７】
また、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ４時）、Ｃｈ２端子は、ハイ状態となる（ｔ４時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が導通状態となる（ｔ４時）。
【０１３８】
ここで、電界効果トランジスタＦＥＴ１（図５参照）は遮断状態となるので、正常状態であれば、第１制御回路Ｋ１のＭ１端子がハイ状態となるのであるが、第１制御回路Ｋ１のＭ１端子はロー状態が維持されている（ｔ４時）。これは、前述の通り、短絡が発生しているので、電界効果トランジスタＦＥＴ１のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ２のドレイン端子Ｄと同一の電位となるからである（図５参照）。
【０１３９】
次に、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されたパルス幅変調信号がハイ状態となると（ｔ５時）、Ｃｈ１端子は、ハイ状態となる（ｔ５時）。すると、電界効果トランジスタＦＥＴ１（図５参照）が導通状態となる（ｔ５時）。
【０１４０】
また、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されたパルス幅変調信号がロー状態となると（ｔ５時）、Ｃｈ２端子は、ロー状態となる（ｔ５時）。すると、電界効果トランジスタＦＥＴ２（図５参照）が遮断状態となる。
【０１４１】
ここで、電界効果トランジスタＦＥＴ２（図５参照）は遮断状態となるので、正常状態であれば、第１制御回路Ｋ１のＭ２端子がハイ状態となるのであるが、第１制御回路Ｋ１のＭ２端子はロー状態が維持されている（ｔ５時）。これは、ｔ３時に説明した理由と同一であり、電界効果トランジスタＦＥＴ２のドレイン端子Ｄが、低電位である導通状態の電界効果トランジスタＦＥＴ１のドレイン端子Ｄと同一の電位となるからである（図５参照）。
【０１４２】
このように、第１制御回路Ｋ１の第１経路（図５に示すダイオードＤ１、第１常開型電磁弁２１および電界効果トランジスタＦＥＴ１により形成される経路）と、第１制御回路Ｋ１の第２経路（図５に示すダイオードＤ２、第２常開型電磁弁２２および電界効果トランジスタＦＥＴ２により形成される経路）とに短絡が発生した場合、具体的には、第１制御回路Ｋ１のＳｏｌ１端子（図５参照）と、第１制御回路Ｋ１のＳｏｌ２端子（図５参照）との間に短絡が発生した場合には、正常状態と異なり、Ｍ１端子から出力される電圧波形と、Ｍ２端子から出力される電圧波形とが、共にロー状態を維持する。これにより、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生したことを検知することができる。
【０１４３】
なお、第３実施形態のブレーキ制御装置では、ＣＰＵ４０は、Ｍ１端子の波形とＭ２端子の波形とが、一周期を越えてロー状態か否かを判定することで、第１制御回路Ｋ１の第１経路と第２経路とに短絡が発生したと判定すれば良い。
【０１４４】
上述した通り、第３実施形態のブレーキ制御装置は、パルス幅変調信号生成プログラム４１ｂによって、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の位相を、各制御回路Ｋ１〜Ｋ４の各Ｃｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の位相と逆相に設定することで、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子および各Ｃｈ２端子に入力される各パルス幅変調信号の立ち上がりタイミングおよび立ち下りタイミングを、同一タイミングとならないようにしている。これにより、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生していない場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とを、逆形状の波形にすることができる。
【０１４５】
一方で、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生した場合には、各Ｍ１端子から出力される電圧波形と、各Ｍ２端子から出力される電圧波形とが逆形状とならず、共にロー状態が維持された波形となる。これにより、ＣＰＵ４０は、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生したことを確実且つ即座に検知することができる。
【０１４６】
また、パルス幅変調信号生成プログラム４１ｂによって、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の位相を、各制御回路Ｋ１〜Ｋ４の各Ｃｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の位相と逆相に設定することで、第１〜第４制御回路Ｋ１〜Ｋ４の各第１経路と、第１〜第４制御回路Ｋ１〜Ｋ４の各第２経路とに短絡が発生していない場合には、電源Ｂａｔは、各制御回路Ｋ１〜Ｋ４の各第１経路と、各制御回路Ｋ１〜Ｋ４の各第２経路とへ、動作電流を、同時に供給することなく交互に供給する。よって、電源Ｂａｔから各経路へ同時に供給される動作電流の最大供給量を抑制することができる。従って、電源Ｂａｔに掛かる動作電流の供給負担を軽減することができる。
【０１４７】
更には、電源Ｂａｔから各経路へ同時に供給される動作電流の最大供給量を抑制することができるので、各制御回路Ｋ１〜Ｋ４で共通して使用される電界効果トランジスタＦＥＴ３に同時に供給される動作電流の最大値を抑制することができる。よって、電界効果トランジスタＦＥＴ３の発熱を抑制して、電界効果トランジスタＦＥＴ３を小型化することができる。
【０１４８】
以上、実施形態に基づき本発明を説明したが、本発明は上述した実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良変更が可能であることは容易に推察できるものである。
【０１４９】
例えば、上記各実施形態においては、前述の通り、Ｃｈ１端子へのパルス幅変調信号とＣｈ２端子へのパルス幅変調信号とのデューティ比や周波数の関係によって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の立ち上がり（または立ち下がり）と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の立ち上がり（または立ち下がり）とが、瞬間的に一致して、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミング（または立ち下がりタイミング）が一致する場合があるので、ＣＰＵ４０は、制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミングおよび立ち下がりタイミングの両方のタイミングを検出していた。しかし、これに限られるものではなく、短絡検知プログラム４１ｃを変更して、ＣＰＵ４０は、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミング、または立ち下がりタイミングのいずれか一方を検出するものとしても良い。
【０１５０】
この構成の場合には、ＥＣＵ１４に設けられた書き換え可能なＲＡＭの所定領域内に、第１制御回路Ｋ１の第１経路を流れた動作電流の立ち上がりタイミング（または立ち下がりタイミング）を少なくとも２周期分記憶し、ＲＡＭの別の所定領域に、第１制御回路Ｋ１の第２経路を流れた動作電流の立ち上がりタイミング（または立ち下がりタイミング）を少なくとも２周期分記憶する。そして、ＣＰＵ４０により、第１制御回路Ｋ１の第１経路および第２経路をそれぞれ流れる動作電流の立ち上がりタイミング（または立ち下がりタイミング）が一致したと判定された場合には、ＣＰＵ４０は、ＲＡＭの所定領域から、第１制御回路Ｋ１の第１経路を流れた動作電流の前回の立ち上がりタイミング（または立ち下がりタイミング）を読み出すと共に、ＲＡＭの別の所定領域から、第１制御回路Ｋ１の第２経路を流れた動作電流の前回の立ち上がりタイミング（または立ち下がりタイミング）を読み出す。そして、ＣＰＵ４０は、この読み出した各動作電流の前回の立ち上がりタイミング（または立ち下がりタイミング）同士を比較して、各立ち上がりタイミング（または立ち下がりタイミング）が一致する場合に、短絡が発生したと判定すれば良い。
【０１５１】
このようにすることで、ＣＰＵ４０は、極性の異なる立ち上がりタイミングおよび立ち下がりタイミングの両方を検出することなく、立ち上がりタイミングまたは立ち下がりタイミングのいずれか一方を検出すれば良い。よって、ＥＣＵ１４内部に、立ち上がりタイミングと立ち下がりタイミングとの両方を検出する回路を設けることなく、立ち上がりタイミングまたは立ち下がりタイミングのいずれか一方を検出する回路を設ければ良い。従って、回路構成を簡略化することができ、ＥＣＵ１４を小型化することができる。
【０１５２】
なお、上記の構成では、ＥＣＵ１４に設けられたＲＡＭを用いて、第１経路および第２経路を流れた動作電流の立ち上がりタイミング（または立ち下がりタイミング）を少なくとも２周期分記憶したが、これに限られるものではない。例えば、フリップフロップに代表される論理回路を用いて記憶回路を構成し、その記憶回路を用いて、第１経路および第２経路を流れた動作電流の立ち上がりタイミング（または立ち下がりタイミング）を少なくとも２周期分記憶しても良い。この記憶回路を用いた場合には、ＣＰＵ４０は、ＲＡＭを使用することなく、短絡が発生したか否かを判定することができる。
【０１５３】
また、上記各実施形態においては、液圧制御装置１２を所謂「前後配管」によって構成した例を示したが、これを「Ｘ配管」によって構成してもよい。即ち、第１液圧回路１８に、右前輪ＦＲに装着されたホイールシリンダ１３ａと、左後輪ＲＬに装着されたホイールシリンダ１３ｄとを接続し、第２液圧回路１９に、左前輪ＦＬに装着されたホイールシリンダ１３ｂと右後輪ＲＲに装着されたホイールシリンダ１３ｃとを接続してもよい。また、上記各実施形態では、液圧制御装置１２に設けられた液圧回路の数を２つとし、車輪の数を４つとしたが、これに限るものではなく、これらの数は幾つであってもよい。
【０１５４】
また、上記各実施形態においては、第１〜第４制御回路Ｋ１〜Ｋ４の４つの回路を設け、それぞれの制御回路Ｋ１〜Ｋ４に電磁弁を２つずつ接続してその電磁弁の制御を行ったが、これに限られるものではなく、第１〜第４制御回路Ｋ１〜Ｋ４の４つの回路を、１の回路で構成し、この１の回路に各電磁弁２１〜２８をすべて接続して制御を行っても良い。このような場合でも、各電磁弁２１〜２８を制御するＥＣＵ１４からの各パルス幅制御信号の立ち上がりタイミングまたは立ち下がりタイミングの少なくとも一方を同一タイミングとならないようにすれば、ＥＣＵ１４で、短絡が発生したことを検出することができる。
【０１５５】
また、第２実施形態においては、パルス幅変調信号生成プログラム４１ｂによって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数よりも、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を高い周波数に設定したが、これに限られるものではない。即ち、パルス幅変調信号生成プログラム４１ｂによって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数よりも、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数を低い周波数に設定しても良い。
【０１５６】
また、第１実施形態、第２実施形態および第３実施形態のブレーキ制御装置を適宜組み合わせて、車両の操作状況に応じて、各実施形態のブレーキ制御措置を使い分けるように構成しても良い。具体的には、ホイールシリンダ１３ａ内の液圧（ブレーキフルード圧力）が車両の操作状況に応じて予め設定されている目標となる液圧範囲内に制御されるよう、予め定められた範囲内で、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数および位相を、各制御回路Ｋ１〜Ｋ４の各Ｃｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号の周波数および位相と異なるように設定しても良い。即ち、各制御回路Ｋ１〜Ｋ４の各Ｃｈ１端子と各Ｃｈ２端子とで、周波数および位相をそれぞれ設定することで、各Ｃｈ１端子および各Ｃｈ２端子に入力される各パルス幅変調信号の立ち上がりタイミングおよび立ち下りタイミングが、同一タイミングとならないようにすれば良い。
【０１５７】
また、各実施形態のブレーキ制御装置を、車両の車輪に制動力を与えることで、車両の向きを修正して横滑りを防止するＥＳＣ（Ｅｌｅｃｔｒｏｎｉｃ  Ｓｔａｂｉｌｉｔｙ  Ｃｏｎｔｒｏｌ）システムに適用しても良い。このような場合でも、各電磁弁を制御する各パルス幅制御信号の立ち上がりタイミングまたは立ち下がりタイミングの少なくとも一方が同一タイミングとならないように、パルス幅変調信号生成プログラム４１ｂを用いて各パルス幅制御信号を設定すれば、ＣＰＵ４０によって短絡が発生したことを検出することができる。
【０１５８】
また、第１実施形態のブレーキ制御装置１および第３実施形態のブレーキ制御装置においては、パルス幅変調信号生成プログラム４１ｂによって、第１制御回路Ｋ１のＣｈ１端子へＣＰＵ４０から出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へＣＰＵ４０から出力されるパルス幅変調信号とに位相差を設けたが、これに限られるものではない。即ち、ＣＰＵ４０の入出力ポートと第１制御回路Ｋ１のＣｈ１端子との間、またはＣＰＵ４０の入出力ポートと第１制御回路Ｋ１のＣｈ２端子との間、或いは、第１制御回路Ｋ１のＣｈ１端子と電界効果トランジスタＦＥＴ１のゲート端子との間、または、第１制御回路Ｋ１のＣｈ２端子と電界効果トランジスタＦＥＴ２のゲート端子との間に、入力されたパルス幅変調信号を遅延させる遅延回路を設けて、第１制御回路Ｋ１のＣｈ１端子へ出力されるパルス幅変調信号と、第１制御回路Ｋ１のＣｈ２端子へ出力されるパルス幅変調信号とに位相差を設けても良い。この場合には、ＣＰＵ４０は、第１制御回路Ｋ１のＣｈ１端子およびＣｈ２端子へ位相差を設けることなく（位相差なしで）、各パルス幅変調信号を出力することができる。
【図面の簡単な説明】
【０１５９】
【図１】本発明の一実施形態におけるブレーキ制御装置の全体構成を模式的に示した模式図である。
【図２】Ｃｈ１端子へ出力されるパルス幅変調信号と、Ｃｈ２端子へ出力されるパルス幅変調信号とに位相差を設けた場合に、各パルス幅変調信号が同一デューティ比および同一周波数となった際における、Ｃｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、Ｍ１端子およびＭ２端子から出力される電圧波形とを示したタイミングチャートである。
【図３】Ｃｈ１端子へ出力されるパルス幅変調信号の周波数と、Ｃｈ２端子へ出力されるパルス幅変調信号の周波数とを、異なる周波数とした場合に、各パルス幅変調信号が同一デューティ比および位相差なしとなった際における、Ｃｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、Ｍ１端子およびＭ２端子から出力される電圧波形とを示したタイミングチャートである。
【図４】Ｃｈ１端子へ出力されるパルス幅変調信号と、Ｃｈ２端子へ出力されるパルス幅変調信号とを、逆相にした場合における、Ｃｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、Ｍ１端子およびＭ２端子から出力される電圧波形とを示したタイミングチャートである。
【図５】従来例である第１制御回路の回路を示した図である。
【図６】Ｃｈ１端子およびＣｈ２端子に入力されるパルス幅変調信号と、Ｍ１端子およびＭ２端子から出力される電圧波形とを示したタイミングチャートである。
【符号の説明】
【０１６０】
１                  ブレーキ制御装置（制御装置の一例）
１１                液圧発生装置（ブレーキ装置の一部の一例）
１２                液圧制御装置（ブレーキ装置の一部の一例）
１４                電子制御装置（制御手段の一例）
２１〜２８          電磁弁（駆動手段の一例）
４０                ＣＰＵ（信号出力手段の一例）
４１ｂ              パルス幅変調信号生成プログラム（変調手段の一例）
４１ｃ              短絡検知プログラム（判定手段の一例）
４２                ＦＥＴドライバ回路
Ｂａｔ              電源（動作電流供給手段の一例）
Ｃｏｍｐ１，Ｃｏｍｐ２  コンパレータ（検出手段の一例）
ＦＥＴ３            電界効果トランジスタ
Ｋ１〜Ｋ４          制御回路（動作手段の一例）
【図１】
2009286261.tif 000003
【図２】
2009286261.tif 000004
【図３】
2009286261.tif 000005
【図４】
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【図５】
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【図６】
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