(57)【要約】【課題】強誘電体メモリに書き込んでおいた情報が強誘電体メモリの製造工程における加熱処理によって消失してしまうことを防ぐ。【解決手段】強誘電体メモリ（１０２）を備えた半導体記憶装置（１０）は、高温下でのデータ保持能力が強誘電体メモリ（１０２）よりも高い不揮発性メモリ（１０３）と、強誘電体メモリ（１０２）と不揮発性メモリ（１０３）との接続及び非接続を切り替える接続回路（１０４）とを備えている。強誘電体メモリ（１０２）は、不揮発性メモリ（１０３）に書き込まれた当該装置固有のデータの少なくとも一部を、接続回路（１０４）を介して受けて保持する。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体メモリを備えた半導体記憶装置であって、
高温下でのデータ保持能力が前記強誘電体メモリよりも高い不揮発性メモリと、
前記強誘電体メモリと前記不揮発性メモリとの接続及び非接続を切り替える接続回路とを備え、
前記強誘電体メモリは、前記不揮発性メモリに書き込まれた当該装置固有のデータの少なくとも一部を、前記接続回路を介して受けて保持する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記不揮発性メモリにアクセス可能な端子を備えた
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記接続回路に接続された端子を備え、
前記接続回路は、前記不揮発性メモリの接続先として前記強誘電体メモリと前記端子とを切り替える
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記不揮発性メモリへのデータ書き込み回数が所定値を超えているとき、前記不揮発性メモリへのデータ書き込みを制限する制限回路を備えた
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記不揮発性メモリは、前記不揮発性メモリへのデータ書き込み回数を保持する
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記強誘電体メモリよりも高温下でのデータ保持能力が高く、前記不揮発性メモリへのデータ書き込み回数を保持する第２の不揮発性メモリを備えた
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記第２の不揮発性メモリは、電気的に切断可能なヒューズ及びＣＭＯＳトランジスタで構成されたメモリの少なくとも一つを含む
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
前記不揮発性メモリは、物理的に切断可能なヒューズ、電気的に切断可能なヒューズ、及びＣＭＯＳトランジスタで構成されたメモリの少なくとも一つを含む
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
前記不揮発性メモリは、前記強誘電体メモリへのデータ転送終了後にその内容が消去された状態となっている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記不揮発性メモリは、物理的に切断可能なヒューズ又は電気的に切断可能なヒューズを含んでおり、前記強誘電体メモリへのデータ転送の終了後にすべての又はランダムに選択されたヒューズが切断された状態となっている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９に記載の半導体記憶装置において、
前記不揮発性メモリは、ＣＭＯＳトランジスタで構成されたメモリで構成されており、前記強誘電体メモリへのデータ転送の終了後にその内容が同一のデータ又はランダムデータに書き換えられた状態となっている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項９に記載の半導体記憶装置において、
前記不揮発性メモリは、物理的に切断可能なヒューズ及び電気的に切断可能なヒューズを含んでおり、前記強誘電体メモリへのデータ転送の終了後に、前記物理的に切断可能なヒューズ及び前記電気的に切断可能なヒューズの少なくとも一方について、すべての又はランダムに選択されたヒューズが切断された状態となっている
ことを特徴とする半導体記憶装置。
【請求項１３】
強誘電体メモリを備えた半導体記憶装置の製造方法であって、
前記強誘電体メモリ及び高温下でのデータ保持能力が前記強誘電体メモリよりも高い不揮発性メモリを同一のチップに形成する第１の工程と、
前記第１の工程後に、前記不揮発性メモリに前記チップ固有のデータを書き込む第２の工程と、
前記第２の工程後に、前記チップをパッケージに封止して組み立てる第３の工程と、
前記第３の工程後に、前記不揮発性メモリから前記強誘電体メモリに前記データの少なくとも一部を転送する第４の工程とを備えた
ことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１３に記載の半導体記憶装置の製造方法において、
前記第４の工程後に、前記不揮発性メモリの内容を消去する第５の工程を備えた
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリを備えた半導体記憶装置に関し、特に、製造工程時の強誘電体メモリのデータ保護技術に関する。
【背景技術】
【０００２】
強誘電体メモリを備えた半導体記憶装置の製造工程は概ね次のとおりである。まず、ウェハ上に強誘電体メモリ及び制御回路などの素子を形成する。素子形成後、ウェハの形状で動作試験を実施する。動作試験後、チップＩＤなどのチップ固有の情報を強誘電体メモリにおける所定の領域に書き込む。チップ固有の情報の書き込み後、各チップをパッケージに封止して組み立てる。組み立て後に動作試験を行い、強誘電体メモリを備えた半導体記憶装置（強誘電体メモリチップ）が完成する。
【０００３】
ここで問題となるのが、上記の組み立て工程において強誘電体メモリが一時的に高温にさらされることである。強誘電体メモリの残留分極（又はヒステリシス特性）は温度依存性を有している。したがって、強誘電体メモリが高温にさらされるほど残留分極は減少していく。このため、残留分極が十分生じるようにチップ固有の情報を書き込んでいた場合であっても、その後の加熱処理によって残留分極が減少し、読み出しマージンが低下してしまう。その結果、チップＩＤやチップ固有情報などの読み出しができなくなり、実質的にデータが消失してしまうこととなる。
【０００４】
従来、強誘電体メモリに互いに逆の論理レベルのデータを書き込んでおくことで、加熱処理によってインプリントが進んでも強誘電体メモリからのデータ読み出しマージンを確保して、データの消失を防いでいる（例えば、特許文献１参照）。
【特許文献１】特開２００４−１７１６２０号公報（第４−６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記問題に鑑み、本発明は、上記の従来技術とは異なるアプローチで、強誘電体メモリに書き込んでおいた情報が強誘電体メモリの製造工程における加熱処理によって消失してしまうことを防ぐことを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、強誘電体メモリを備えた半導体記憶装置として、高温下でのデータ保持能力が強誘電体メモリよりも高い不揮発性メモリと、強誘電体メモリと不揮発性メモリとの接続及び非接続を切り替える接続回路とを備えたものとする。ここで、強誘電体メモリは、不揮発性メモリに書き込まれた当該装置固有のデータの少なくとも一部を、接続回路を介して受けて保持する。また、強誘電体メモリを備えた半導体記憶装置の製造方法として、強誘電体メモリ及び高温下でのデータ保持能力が強誘電体メモリよりも高い不揮発性メモリを同一のチップに形成する第１の工程と、第１の工程後に、不揮発性メモリにチップ固有のデータを書き込む第２の工程と、第２の工程後に、チップをパッケージに封止して組み立てる第３の工程と、第３の工程後に、不揮発性メモリから強誘電体メモリに上記データの少なくとも一部を転送する第４の工程とを備えたものとする。
【発明の効果】
【０００７】
本発明によると、完成した半導体記憶装置において、当該装置の製造時に書き込まれた当該装置固有の情報が消失することなく強誘電体メモリに保持され、そこから正しく読み出すことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置（以下、単に「チップ」とも称する）の構成を示す。本実施形態に係るチップ１０において、端子１０１は、強誘電体メモリ１０２に対してデータの読み書きをするための端子である。不揮発性メモリ１０３は、高温下でのデータ保持能力が強誘電体メモリ１０２よりも高いメモリである。具体的には、不揮発性メモリ１０３は、物理的に切断可能なヒューズ（物理ヒューズ）、電気的に切断可能なヒューズ（ｅヒューズ）、ＣＭＯＳトランジスタで構成された不揮発性メモリ（ＣＭＯＳ不揮発性メモリ）など、あるいは場合によってはこれらを組み合わせたもので構成することができる。接続回路１０４は、制御信号ＣＴＬに従って強誘電体メモリ１０２と不揮発性メモリ１０３との接続及び非接続を切り替える。
【００１０】
図２は、チップ１０の製造工程フローを示す。まず、ウェハ上にチップ１０を構成する各素子を形成する（Ｓ１）。素子形成後、ウェハの形状で動作試験を実施する（Ｓ２）。動作試験後、チップ１０のＩＤを初めとするチップ１０固有の情報（データ）を不揮発性メモリ１０３に書き込む（Ｓ３）。具体的には、物理ヒューズの場合には、不揮発性メモリ１０３における所望の箇所を切断することで不揮発性メモリ１０３にデータを書き込む。ｅヒューズの場合には、端子１０１から強誘電体メモリ１０２にデータを書き込み、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを接続状態にしてから、強誘電体メモリ１０２に書き込まれたデータに基づいて不揮発性メモリ１０３における所望の箇所を切断することで不揮発性メモリ１０３にデータを書き込む。ＣＭＯＳ不揮発性メモリの場合には、端子１０１から強誘電体メモリ１０２にデータを書き込み、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを接続状態にしてから、強誘電体メモリ１０２に書き込まれたデータをＣＭＯＳ不揮発性メモリに転送することで不揮発性メモリ１０３にデータを書き込む。
【００１１】
不揮発性メモリ１０３へのデータの書き込み後に、チップ１０をパッケージに封止して組み立てる（Ｓ４）。組み立て後に、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを接続状態にしてから、不揮発性メモリ１０３から強誘電体メモリ１０２にデータのすべて又は一部を転送する（Ｓ５）。
【００１２】
好ましくは、データ転送後に、不揮発性メモリ１０３のデータを消去する（Ｓ６）。データの消去は、不揮発性メモリ１０３に同一のデータを書き込む（例えば、すべてを“０”にする）、あるいは不揮発性メモリ１０３にランダムデータを書き込むことで行う。具体的には、ｅヒューズの場合には、端子１０１から強誘電体メモリ１０２にデータを書き込み、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを接続状態にしてから、強誘電体メモリ１０２に書き込まれたデータに基づいて不揮発性メモリ１０３におけるすべての又はランダムに選択した箇所を切断することでデータを消去する。ＣＭＯＳ不揮発性メモリの場合には、端子１０１から強誘電体メモリ１０２に一定値（例えば、“１”）あるいはランダム値のデータを書き込み、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを接続状態にしてから、強誘電体メモリ１０２に書き込まれたデータをＣＭＯＳ不揮発性メモリに転送することでデータを消去する。そして、不揮発性メモリ１０３のデータ消去後に、動作試験を実施して（Ｓ７）チップ１０が完成する。
【００１３】
不揮発性メモリ１０３に書き込まれたデータの確認は、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを接続状態にしてから、不揮発性メモリ１０３のデータを強誘電体メモリ１０２に転送する。その後、接続回路１０４を制御して強誘電体メモリ１０２と不揮発性メモリ１０３とを非接続状態にしてから、強誘電体メモリ１０２に転送されたデータを端子１０１から読み出す。強誘電体メモリ１０２と不揮発性メモリ１０３とを非接続状態にするのは、端子１０１からデータを読み出した後でもよい。
【００１４】
以上、本実施形態によると、完成した半導体記憶装置１０において、当該装置の製造時に書き込まれた当該装置固有の情報が消失することなく強誘電体メモリ１０２に保持され、そこから正しく読み出すことができる。また、不揮発性メモリ１０３の内容を消去することで、製造時に不揮発性メモリ１０３に一時的に書き込んだ重要な情報の漏洩を防ぐことができ、セキュリティが確保される。
【００１５】
（第２の実施形態）
図３は、第２の実施形態に係る半導体記憶装置の構成を示す。本実施形態に係るチップ１０は、第１の実施形態に係る半導体記憶装置に、不揮発性メモリ１０３にアクセス可能な端子１０５を追加した構成となっている。本実施形態によると、不揮発性メモリ１０３に書き込まれたデータは、強誘電体メモリ１０２を介することなく端子１０５から直接読み出して確認することができる。また、不揮発性メモリ１０３がｅヒューズ又はＣＭＯＳ不揮発性メモリを含む場合、強誘電体メモリ１０２を介することなく、端子１０５から不揮発性メモリ１０３に書き込むべきデータを直接入力することができる。
【００１６】
（第３の実施形態）
図４は、第３の実施形態に係る半導体記憶装置の構成を示す。本実施形態に係るチップ１０は、第２の実施形態に係る半導体記憶装置における端子１０５を不揮発性メモリ１０３ではなく接続回路１０４に接続した構成となっている。接続回路１０４は、強誘電体メモリ１０２と不揮発性メモリ１０３との接続、及び不揮発性メモリ１０３と端子１０６との接続を切り替える。第２の実施形態では不揮発性メモリ１０３と端子１０５とを接続するためのデータバスが必要となるのに対して、本実施形態ではそのようなデータバスが不要である。したがって、本実施形態によると、第２の実施形態よりもチップ面積を低減することができる。
【００１７】
（第４の実施形態）
図５は、第４の実施形態に係る半導体記憶装置の構成を示す。本実施形態に係るチップ１０は、第１の実施形態に係る半導体記憶装置に制限回路１０６を追加した構成となっている。以下、第１の実施形態と異なる点についてのみ説明する。
【００１８】
不揮発性メモリ１０３には、不揮発性メモリ１０３へのデータ書き込み回数を保持するための専用領域がある。不揮発性メモリ１０３にデータ書き込みが行われると、データ書き込み回数がインクリメントされ、当該領域にその回数が書き込まれる。制限回路１０６は、当該領域に保持されたデータ書き込み回数を参照し、当該回数が所定値を超えているとき、接続回路１０４に対して強誘電体メモリ１０２と不揮発性メモリ１０３とを非接続にするように指示をする。
【００１９】
以上、本実施形態によると、不揮発性メモリ１０３に対して所定回数データ書き込みを行った後は外部からのアクセスが制限される。これにより、第三者による不揮発性メモリ１０３のデータ改竄といった危険性を排除することができる。
【００２０】
なお、制限回路１０６は、第２及び第３の各実施形態に組み込むことも可能である。また、図６に示したように、不揮発性メモリ１０３へのデータ書き込み回数を保持するための専用領域を別個の不揮発性メモリ１０７で構成してもよい。この場合、不揮発性メモリ１０３及び１０７は、互いに異なるメモリ（例えば、ｅヒューズとＣＭＯＳ不揮発性メモリ）で構成することができる。
【００２１】
また、上記の各実施形態において、強誘電体メモリ１０２あるいは不揮発性メモリ１０３にアクセス可能であるとともに接続回路１０４に制御信号ＣＴＬを与えるマイコンを追加してもよい。すなわち、強誘電体メモリ１０２及び不揮発性メモリ１０３との間で入出力されるデータ及び制御信号ＣＴＬをチップ１０内部で生成あるいは処理するようにしてもよい。これにより、端子１０１や端子１０５、さらには制御信号ＣＴＬの入力端子（不図示）を省略することができる。
【産業上の利用可能性】
【００２２】
本発明に係る半導体記憶装置は、製造時に書き込まれた当該装置固有の情報が加熱処理を経ても強誘電体メモリに読み出し可能な状態で保持されるため、赤外線リフローなどの加熱処理を経て製造されるＩＣカードなどに有用である。
【図面の簡単な説明】
【００２３】
【図１】第１の実施形態に係る半導体記憶装置の構成図である。
【図２】第１の実施形態に係る半導体記憶装置の製造工程のフローチャートである。
【図３】第２の実施形態に係る半導体記憶装置の構成図である。
【図４】第３の実施形態に係る半導体記憶装置の構成図である。
【図５】第４の実施形態に係る半導体記憶装置の構成図である。
【図６】図５に示した書き込み回数格納領域を別個の不揮発性メモリで構成した場合の半導体記憶装置の構成図である。
【符号の説明】
【００２４】
１０    半導体記憶装置
１０１  端子
１０２  強誘電体メモリ
１０３  不揮発性メモリ
１０４  接続回路
１０５  端子
１０６  制限回路
１０７  不揮発性メモリ（第２の不揮発性メモリ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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