(57)【要約】【課題】従来の昇圧型チョッパ方式では、主インダクタ以外にインダクタ部品を用いることで、軽負荷時における高効率を実現していたが、電源の小型化に対する要求がますます高まる中、インダクタ部品を用いると電源実装において広いスペースを必要とし小型化の妨げになっている。【解決手段】スイッチングデバイス1がONの期間にインダクタ2がエネルギーを蓄え、OFFの期間にこのエネルギーを入力電源に重畳させて、入力電圧より高い出力電圧を取り出す。この出力電圧を出力電圧検出回路10でモニターして、スイッチングデバイス1の制御回路8に出力信号を出力する。このFBの信号は負荷の状態に応じて変化する。負荷が軽くなるときには制御回路8はこの信号に対してスイッチングデバイス1をオンオフ制御しない停止期間を有する間欠発振を行うようにする。このような構成にすることで、インダクタを用いずに軽負荷時にも高効率である昇圧型チョッパ方式を実現できる。【選択図】図１
2009005509.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子と制御端子とを有し、入力側主端子からインダクタを経由して入力端子に供給される第１の直流電圧をオンオフして出力端子に出力し、出力端子がグランドに接続されているスイッチングデバイスと、
一端が前記入力側主端子に接続され、他端がグランドに接続された入力側平滑用コンデンサと、
一端が前記入力側主端子に接続され、他端が前記スイッチングデバイスの入力端子と変換回路に接続されている前記インダクタと、
電源端子とグランド端子と入力信号端子と出力信号端子と起動兼検出用端子で構成されていて、起動兼検出用端子が前記スイッチングデバイスの入力端子に接続され、グランド端子が接地されている前記スイッチングデバイスの出力端子に接続され、入力信号端子が出力電圧検出回路の出力端子に接続され、出力信号端子が前記スイッチングデバイスの制御端子に接続され、前記出力信号端子から一定に設定された周波数で前記スイッチングデバイスのオンオフ動作を制御する信号を出力する制御回路と、
一端が前記制御回路の電源端子に接続され、他端がグランドに接続された制御回路電源用コンデンサと、
前記スイッチングデバイスの入力端子と前記インダクタに接続され、前記スイッチングデバイスがオンオフをすることで、前記入力側主端子から供給される第１の直流電圧より電圧絶対値が大きい第２の直流電圧に変換して出力側主端子に出力する前記変換回路と、
一端が前記出力側主端子に接続され他端がグランドに接続されていて、前記出力側主端子に出力される電圧が所定値以上であるときに前記出力電圧検出回路の出力端子から前記制御回路の入力信号端子へ検出信号を発生する前記出力電圧検出回路と、
前記制御回路から出力された前記スイッチングデバイスのオンオフを制御する信号により一定に設定された周波数で断続的に駆動される前記スイッチングデバイスの発振状態のオンオフ動作を、前記出力電圧検出回路の前記出力端子から出力される信号が前記制御回路の前記入力信号端子に入力されたときに休止又は停止させる制御により、前記出力側主端子における電圧に応じて前記休止又は停止させる期間を変えることを特徴とするスイッチング電源。
【請求項２】
前記制御回路において、前記スイッチングデバイスの入力端子に接続された起動兼検出用端子に接続されている制御用電源電圧形成ブロックと、前記制御回路の電源端子と前記制御用電源電圧形成ブロックの間に接続されている前記電源開閉ブロックを有する請求項１記載のスイッチング電源。
【請求項３】
前記制御回路において、起動兼検出用端子が起動用端子と検出用端子とに分かれていることを特徴とする請求項１記載のスイッチング電源。
【請求項４】
前記制御回路において、
入力信号端子と電源端子と検出端子と出力信号端子とグランド端子で構成されていて、入力信号端子が帰還回路の出力端子に接続され、電源端子が前記制御回路電源用コンデンサと電源開閉ブロックと制御用電源電圧形成ブロックを介してスイッチングデバイスの入力端子に接続され、検出端子が制御用電源電圧形成ブロックに接続され、出力信号端子がスイッチングデバイスの制御端子に接続され、グランド端子が接地されているスイッチングデバイスの出力端子に接続されている発振回路と、
入力端子と出力端子とグランド端子で構成されて、入力端子には発振回路を休止又は停止させる制御を行うために前記出力検出回路の前記出力端子から出力される信号が入力され、出力端子が前記発振回路の入力信号端子に接続され、グランド端子がグランドに接地されている前記帰還回路を有することを特徴とする請求項１記載のスイッチング電源。
【請求項５】
前記制御回路において、前記帰還回路の出力端子が前記制御回路の電源端子と共通になっている請求項１記載のスイッチング電源。
【請求項６】
前記制御回路において、前記帰還回路の出力端子が前記スイッチングデバイスの制御端子に接続されている請求項１記載のスイッチング電源。
【請求項７】
前記出力電圧検出回路において、少なくとも出力電圧を分割する複数の抵抗間から前記出力信号が出力される請求項１記載のスイッチング電源。
【請求項８】
前記出力電圧検出回路が、少なくともツェナーダイオードと抵抗との直列接続回路で構成されている請求項１記載のスイッチング電源。
【請求項９】
前記制御回路において、前記出力検出回路から出力される信号に応じて前記制御回路への入力信号端子へのオンオフを決めるのに、前記帰還回路がトランジスタで構成されている請求項１記載のスイッチング電源。
【請求項１０】
前記スイッチングデバイスおよび前記制御回路を、前記スイッチングデバイスの入力端子および出力端子、前記制御回路電源用コンデンサを接続する電源端子、および前記出力電圧検出回路からの信号を受け取る前記制御回路の入力信号端子を含む少なくとも４つの端子を外部接続端子として、同一の半導体基板上に集積化し、４つ以上の端子を有するパッケージに組み込んだ請求項１記載の半導体デバイス。
【請求項１１】
過電流保護手段を備えた請求項１０記載の半導体デバイス。
【請求項１２】
過熱保護手段を備えた請求項１０記載の半導体デバイス。
【請求項１３】
過負荷保護手段を備えた請求項１０記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非絶縁における昇圧型チョッパ方式のスイッチング電源とスイッチング電源を構成する半導体デバイスに関するものである。特に、低消費電力化技術を必要とする昇圧型チョッパ方式のスイッチング電源に関する。
【背景技術】
【０００２】
図１２は、特許文献１記載の従来のスイッチング電源を示す回路図である。この回路は、大別すると、一方の端子が直流電源に接続され、他方の端子は主スイッチング素子54の他端と整流平滑回路の他端に接続されている主インダクタL3、主インダクタL3の他方の端子と接地レベルとの接続を開閉する主スイッチング素子54と、前記主スイッチング素子54のオンオフを制御する発振回路51、主インダクタL3の他方の端子に発生する出力を整流平滑することによって、直流出力72を取り出すための整流平滑回路53と二つの抵抗R1、R2を備えている。
【０００３】
主スイッチング素子54は、接続の開閉を行う素子であるため、NPNトランジスタ、あるいは、FET等が可能となっている。また、主インダクタL3は、主スイッチング素子54がオンとなるときに流れ込んだ電流により蓄えられたエネルギーを、主スイッチング素子54がオフになるときに、整流平滑回路に送出する素子となっている。
【０００４】
整流平滑回路53は、主インダクタL3の他方の端子にアノードが接続された整流ダイオードD1と、ダイオードD1のカソードに一方の端子が接続され、他方の端子が接地された平滑用コンデンサC1と、一方の端子がダイオードD1のカソードに接続され、高周波成分の除去を行うインダクタL4と、インダクタL4の他方の端子に一方の端子が接続され、他方の端子が接地された平滑用コンデンサC2とを備えている。
【０００５】
以下に発振回路51について詳細に説明する。インダクタは、タップの設けられたインダクタとなっており、第１のインダクタL1と第２のインダクタL2とは、互いに誘導結合されたインダクタとなる。
【０００６】
第１のインダクタL1は一方の端子は直流源71に接続されている。そして、第１のインダクタL1の他方の端子は、トランジスタQ2のコレクタに接続され、トランジスタQ2のエミッタは接地されている。すなわち、トランジスタQ2は、第１のインダクタL1の他方の端子と接地レベルと接続を開閉する発振用スイッチング素子となっている。
【０００７】
第２のインダクタL2は、トランジスタQ2がオンになるときには、トランジスタQ2をオンにする帰還出力を発生するインダクタとなっている。このため、第２のインダクタL2の一方の端子は直流源71に接続され、第２のインダクタL2の他方の端子は、電流を制限する抵抗R6を介して、トランジスタQ2のベースに導かれている。また、抵抗R6には、並列に、コンデンサC3と抵抗R5とからなる直列回路が接続されている。なお、コンデンサC3と抵抗R5からなる直列回路は、トランジスタQ2がオンからオフに移行するときの移行速度を速める回路となっている。
【０００８】
トランジスタQ3は、ツェナーダイオードD4、および、抵抗R8からなるブロックは、整流平滑回路から送出される直流電圧の上昇を示すときには、上昇分に対応して、第２のインダクタL2から送出され、トランジスタQ2のベースに導かれる帰還出力のレベルを減少させる電圧安定化回路52となっている。このため、ツェナーダイオードD4のカソードは、ダイオードD1のカソードに接続されている。そして、ツェナーダイオードD4のアノードは、トランジスタQ3のベースに流れている。また、トランジスタQ3のコレクタは、トランジスタQ2のベースに接続されており、トランジスタQ3のエミッタは接地されている。また、トランジスタQ3のベースと接地レベルとの間には、抵抗R8が接続されている。
【０００９】
電圧安定化回路52は、上記した構成になっているので、直流出力72の電圧が、ツェナーダイオードD4のツェナー電圧に、トランジスタQ3のベース・エミッタ間電圧を加算した電圧を超えるときには、超えた量に対応する電流がトランジスタQ3のベース電流に流れる。トランジスタQ3は、ベース電流が流れるときには、第２のインダクタL2から送出される帰還出力を分流する。従って、トランジスタQ3が帰還出力を分流するときには、トランジスタQ2のベースに流れる帰還出力の電流値を減少することになる。なお、抵抗は、トランジスタQ3のベースが開放となることを防止する素子となっている。
【００１０】
第１のインダクタL1と他方の端子と接地レベルとの間には、第１のインダクタL1の他方の端子のインピーダンスの上昇を抑制する抵抗R7が接続されている。また、第１のインダクタL1の他方の端子は、クランプ用ダイオードD3のアノードに接続されている。そして、クランプ用ダイオードD3のカソードは、直流出力72の経路であるダイオードD1のカソードに接続されている。
【００１１】
第１のインダクタL1の他方の端子には、上記したように、クランプ用ダイオードD3が接続されている。このため、トランジスタQ3のコレクタ電圧は、最大値が、直流出力72の経路であるダイオードD1のカソードに接続されている。
【００１２】
また、直流源71には、PNPトランジスタQ1のエミッタが接続されており、PNPトランジスタQ1のベースには、電流制限用の抵抗を介して、第１のインダクタL1の他方の端子が接続されている。また、PNPトランジスタQ1のベースとエミッタの間には、抵抗R4に電流が流れないときには、ベース電圧をエミッタ電圧に引き上げるための抵抗R3が接続されている。そして、PNPトランジスタQ1のコレクタは、電流制限用の抵抗R2を介して、スイッチング素子のゲートに導かれている。また、スイッチング素子のゲートと接地レベルの間には、ゲートに蓄積された電荷を放電するための抵抗R1が接続されている。
【００１３】
この従来のスイッチング電源は、入力側主端子に印加される直流電圧を昇圧して、出力端子から出力する、昇圧型チョッパ方式電源回路である。
【００１４】
直流源71から直流電圧が供給されると、トランジスタQ2は、第１のインダクタL1と第２のインダクタL2とにより形成される帰還経路に対応したブロッキング発振を行う。すなわち、トランジスタQ2がオンに移行すると、第２のインダクタL2には、トランジスタQ2のベース電流に電流が流れる方向に電圧が発生する。このため、トランジスタQ2はオン状態を続ける。そして、コレクタ電流が増加し、コレクタ電流がベース電流のhfe倍の近傍の値となったときには、コレクタ電流が減少を始める。このため、トランジスタQ2は、急激に移行する。そして、第１のインダクタL1に蓄積されたエネルギーの放出が完了したときには、トランジスタQ2はオフからオンに移行する。この一連の動作が繰り返され、発振状態となる。
【００１５】
上記発振動作の結果、第１のインダクタL1の他方の端子の電圧は、トランジスタQ2がオンとなるときには、0V近傍の電圧となり、トランジスタQ2がオフとなるときには、直流出力72の電圧の近傍値となる。従って、第１のインダクタL1の他方の端子の電圧が0V近傍の電圧となるときには、PNPトランジスタQ1はオンとなり、第１のインダクタL1の他方の端子の電圧が直流出力72の電圧の近傍値となるときには、PNPトランジスタQ1がオフとなる。一方、PNPトランジスタQ1がオンとなるときには、スイッチング素子のゲートに、スイッチング素子をオンさせる電圧が印加される。そして、PNPトランジスタQ1がオフになるときは、スイッチング素子のゲート電圧が0Vとなり、スイッチング素子はオフになる。上記の動作の結果、スイッチング素子は、トランジスタQ2のオンオフに同期して、オンオフを行うことになる。このため、スイッチング素子がオンになるときの電流により、主インダクタL3に蓄えられたエネルギーが、スイッチング素子54がオフになるとき放出されるので、直流出力72には昇圧された電圧が送出される。そして、直流出力72の電圧が上昇し、ツェナーダイオードD4に流れるようになると、トランジスタQ2がオンになるとき、トランジスタQ2のベースに流れる電流が減少する。その結果、トランジスタQ2がオンとなる期間が短くなり、スイッチング素子がオンになる期間が短くなる。以上より、スイッチング素子スイッチングの単位周期において、スイッチング素子54がオンとなる期間の比率は、直流出力72の電圧は、ツェナーダイオードD4のツェナー電圧に、トランジスタQ3のベース・エミッタ電圧に加算した電圧の近傍値に安定化されることになる。
【００１６】
直流出力72の負荷が軽くなって、0近傍になるときには、直流出力72の電圧が、上記動作状態に対して上昇を示す。このため、トランジスタQ2のベース電流に増加し、第２のインダクタL2から送出される帰還出力の全てのが、コレクタに流れるという事態が生じる。そして、このような事態が生じたときには、トランジスタQ2がオフとなるため、発振停止する。そして、発振の停止期間において、直流出力72の電圧に降下が生じ、第２のインダクタL2から送出される帰還出力の一部が、トランジスタQ2のベースに流れるようになると、発振が生じる。そして、この発振により、直流出力72の電圧が上昇すると、再度、発振が停止するという、間欠的な発振が行われる。
【特許文献１】特開２００１−６９７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来例では、発振回路において誘導結合されたインダクタを用いることで簡単な構成で、負荷が軽くなるときにも効率の低下を防止していた。しかしながら、電源の小型化に対する要求がますます高まる中、従来例のようにインダクタを用いてしまうと電源実装において広いスペースが必要となり、電源の小型化の妨げになってしまう。特に、近年は、電源回路において小型化や部品点数削減を目的としてコンデンサや抵抗等の多くの部品の同一半導体基板上への集積化や同一パッケージへの組み込みが行われているが、インダクタは集積化やワンパッケージ化することが困難なため、電源の小型化を実現させることが難しくなる。さらに、集積化できないことで、インダクタ自身の部品定数のばらつきがスイッチング電源の信頼性に少なからず影響を与えてしまうこともデメリットのひとつとして考えられる。
【００１８】
本発明は、このような電源の小型化に対する要求が高まる中で、従来の構成とは異なる、主インダクタ以外のインダクタを使わない構成で、軽負荷時の高効率化を実現する非絶縁の昇圧型チョッパ方式のスイッチング電源を提供することを目的としている。
【課題を解決するための手段】
【００１９】
本発明のスイッチング電源は、入力端子と出力端子と制御端子とを有し、入力側主端子からインダクタを経由して入力端子に供給される第１の直流電圧をオンオフして出力端子に出力し、出力端子がグランドに接続されているスイッチングデバイスと、一端が前記入力側主端子に接続され、他端がグランドに接続された入力側平滑用コンデンサと、一端が前記入力側主端子に接続され、他端が前記スイッチングデバイスの入力端子と変換回路に接続されている前記インダクタと、電源端子とグランド端子と入力信号端子と出力信号端子と起動兼検出用端子で構成されていて、起動兼検出用端子が前記スイッチングデバイスの入力端子に接続され、グランド端子が接地されている前記スイッチングデバイスの出力端子に接続され、入力信号端子が出力電圧検出回路の出力端子に接続され、出力信号端子が前記スイッチングデバイスの制御端子に接続され、前記出力信号端子から一定に設定された周波数で前記スイッチングデバイスのオンオフ動作を制御する信号を出力する制御回路と、一端が前記制御回路の電源端子に接続され、他端がグランドに接続された制御回路電源用コンデンサと、前記スイッチングデバイスの入力端子と前記インダクタに接続され、前記スイッチングデバイスがオンオフをすることで、前記入力側主端子から供給される第１の直流電圧より電圧絶対値が大きい第２の直流電圧に変換して出力側主端子に出力する前記変換回路と、一端が前記出力側主端子に接続され他端がグランドに接続されていて、前記出力側主端子に出力される電圧が所定値以上であるときに前記出力電圧検出回路の出力端子から前記制御回路の入力信号端子へ検出信号を発生する前記出力電圧検出回路と、前記制御回路から出力された前記スイッチングデバイスのオンオフを制御する信号により一定に設定された周波数で断続的に駆動される前記スイッチングデバイスの発振状態のオンオフ動作を、前記出力電圧検出回路の前記出力端子から出力される信号が前記制御回路の前記入力信号端子に入力されたときに休止又は停止させる制御により、前記出力側主端子における電圧に応じて前記休止又は停止させる期間を変えることを特徴としている。
【００２０】
また、請求項２の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記制御回路において、前記スイッチングデバイスの入力端子に接続された起動兼検出用端子に接続されている制御用電源電圧形成ブロックと、前記制御回路の電源端子と前記制御用電源電圧形成ブロックの間に接続されている前記電源開閉ブロックを有することを特徴としている。
【００２１】
また、請求項３の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記記制御回路において、起動兼検出用端子が起動用端子と検出用端子とに分かれていることを特徴としている。
【００２２】
また、請求項４の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記制御回路において、入力信号端子と電源端子と検出端子と出力信号端子とグランド端子で構成されていて、入力信号端子が帰還回路の出力端子に接続され、電源端子が前記制御回路電源用コンデンサと電源開閉ブロックと制御用電源電圧形成ブロックを介してスイッチングデバイスの入力端子に接続され、検出端子が制御用電源電圧形成ブロックに接続され、出力信号端子がスイッチングデバイスの制御端子に接続され、グランド端子が接地されているスイッチングデバイスの出力端子に接続されている発振回路と、入力端子と出力端子とグランド端子で構成されて、入力端子には発振回路を休止又は停止させる制御を行うために前記出力検出回路の前記出力端子から出力される信号が入力され、出力端子が前記発振回路の入力信号端子に接続され、グランド端子がグランドに接地されている前記帰還回路を有することを特徴としている。
【００２３】
また、請求項５の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記制御回路において、前記帰還回路の出力端子が前記制御回路の電源端子と共通になっていることを特徴としている。
【００２４】
また、請求項６の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記制御回路において、前記帰還回路の出力端子が前記スイッチングデバイスの制御端子に接続されていることを特徴としている。
【００２５】
また、請求項７の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記出力電圧検出回路において、少なくとも出力電圧を分割する複数の抵抗間から前記出力信号が出力されることを特徴としている。
【００２６】
また、請求項８の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記出力電圧検出回路が、少なくともツェナーダイオードと抵抗との直列接続回路で構成されていることを特徴としている。
【００２７】
また、請求項９の発明に係るスイッチング電源は、上記の問題を解決するために、請求項１の特徴を備え、前記制御回路において、前記出力検出回路から出力される信号に応じて前記制御回路への入力信号端子へのオンオフを決めるのに、前記帰還回路がトランジスタで構成されていることを特徴としている。
【００２８】
また、請求項１０の発明に係るスイッチング電源用の半導体デバイスは、上記の問題を解決するために、請求項１の特徴を備え、前記スイッチングデバイスおよび前記制御回路を、前記スイッチングデバイスの入力端子および出力端子、前記制御回路電源用コンデンサを接続する電源端子、および前記出力電圧検出回路からの信号を受け取る前記制御回路の入力信号端子を含む少なくとも４つの端子を外部接続端子として、同一の半導体基板上に集積化し、４つ以上の端子を有するパッケージに組み込んだことを特徴としている。
【００２９】
また、請求項１１の発明に係るスイッチング電源用の半導体デバイスは、上記の問題を解決するために、請求項１０の特徴を備え、過電流保護手段を備えていることを特徴としている。
【００３０】
また、請求項１２の発明に係るスイッチング電源用の半導体デバイスは、上記の問題を解決するために、請求項１０の特徴を備え、過熱保護手段を備えていることを特徴としている。
【００３１】
また、請求項１３の発明に係るスイッチング電源用の半導体デバイスは、上記の問題を解決するために、請求項１０の特徴を備え、過負荷保護手段を備えていることを特徴としている。
【発明の効果】
【００３２】
本発明によれば、電源の小型化に対するニーズが大きい中、スイッチング電源回路において主インダクタ以外にインダクタを用いない構成で軽負荷時の効率低下を防止できるので、電源実装において省スペース化を実現できる。
【００３３】
さらに、近年、電源回路の小型化や部品点数削減を目的としてコンデンサや抵抗等の多くの部品の同一半導体基板上への集積化や同一パッケージへの組み込みが行われているが、本発明では、スイッチングデバイス、制御回路を同一の半導体基板上に集積化や同一パッケージに組み込むことができるので、電源回路の小型化が容易に実現できるようになる。
【００３４】
さらに、スイッチングデバイス、制御回路を同一の半導体基板上に集積化や同一パッケージに組み込むことを行った場合、インダクタ自身の部品定数のばらつきがなくなり、スイッチング電源の信頼性も向上する。
【００３５】
また、本発明によれば、以下の通り、広い出力電圧の範囲で使用可能となる。
【００３６】
すなわち、昇圧型チョッパ方式では、以下の入出力電圧の関係が成り立つ。
【００３７】
【数１】
2009005509.tif 000003
【００３８】
【数２】
2009005509.tif 000004
【００３９】
本発明における昇圧型チョッパ方式では、オンオフ制御されない期間、すなわち休止（又は停止）期間を有する間欠動作を用いているので、スイッチングデバイスがオフする期間が長くなる。式（1）、（2）において、Toffが非常に大きくなる（Tonは小さくなる）ことで、Vo/Vin≒1に近づく。これにより、出力電圧が入力電圧に対して電圧差の少ない範囲でも使用可能となり、出力電圧の範囲が広くなる。
【００４０】
また、本発明の昇圧型チョッパ方式スイッチング電源の出力電圧は、基本的に出力電圧検出回路で決まる。例えば、請求項７あるいは８に記載の発明において、出力電圧は基本的に出力電圧検出回路内の抵抗値もしくはツェナーダイオードの降伏電圧により決定される。そのため、出力電圧の設定・変更が容易に実現でき、リニアレギュレータのような使い易さを達成することが可能である。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について説明する。
【００４２】
（第１の実施形態）
図１は本発明の第１の実施形態におけるスイッチング電源回路を示す。この回路は主要な要素として、スイッチングデバイス1、制御回路8、変換回路11、および出力電圧検出回路10を含む。スイッチングデバイス1はNチャンネルMOSからなり、スイッチングデバイス1の入力端子は入力側主端子6にインダクタ2を介して接続されていて、出力端子は接地されている。入力側主端子6はさらに、入力側平滑用コンデンサ7の正極端子に接続されていて、負極端子は接地されている。
【００４３】
変換回路11は、インダクタ2による回生電流を流すための回生用ダイオード3と、出力側平滑用コンデンサ4とからなる。回生用ダイオード3のアノードはインダクタ2の他方の端子とスイッチングデバイス1の入力端子に接続され、そのカソードは出力平滑用コンデンサ4の正極端子と出力側主端子5に接続されて、出力平滑用コンデンサ4の負極の端子はグランドに接地されている。
【００４４】
出力電圧検出回路10は、出力側主端子5に接続されており、その出力信号は制御回路8の入力信号端子に入力されていて、グランド端子は接地されている。
【００４５】
制御回路8は、電源端子、グランド端子、入力信号端子、出力信号端子、起動兼検出用端子で構成されている。制御回路8の電源端子は制御回路電源用コンデンサ9の一方（正極）の端子に接続され、グランド端子は制御回路電源用コンデンサ9の他方（負極）の端子とスイッチングデバイス1の出力端子に接続されていて、入力信号端子は出力信号検出回路の出力端子に接続され、出力信号端子はスイッチングデバイス1の制御端子に接続されていて、起動兼検出用端子はスイッチングデバイス1の入力端子に接続されている。制御回路電源用コンデンサ9は制御回路8の電源電圧になっており、（負極）の端子はグランドに接地されている。
【００４６】
図３は本発明の第１の実施形態におけるスイッチング電源回路における制御回路を示す。この制御回路8は主要な要素として、制御用電源電圧形成ブロック13、電源開閉ブロック12、帰還回路14、発振回路15を含む。
【００４７】
発振回路15は、入力信号端子と出力信号端子と電源端子と検出端子とグランド端子で構成されている。前記発振回路15の入力信号端子は帰還回路14の出力端子に接続され、出力信号端子はスイッチングデバイス1の制御端子に接続されていて、電源端子は制御回路電源用コンデンサ9の一方（正極）の端子に接続され、グランド端子は制御回路電源用コンデンサ9の他方（負極）の端子とスイッチングデバイス1の出力端子に接続されていて、検出端子は制御用電源電圧形成ブロック13に接続されている。この発振回路15の出力信号端子はスイッチングデバイス1の制御端子に接続されており、スイッチングデバイス1をオン状態にすることができる時間は、発振回路15で一定に保たれる。また、発振回路15の検出端子はスイッチングデバイス1の入力端子6に接続されており、スイッチングデバイス1のオン電圧を検出している。スイッチングデバイス1のオンデューティーは、インダクタ2のインダクタンス値で決定される。ここで、スイッチングデバイス1をオン状態にすることができる時間は発振回路15において設定されるものであり、インダクタ2のインダクタンス値により決定されるスイッチングデバイス1のオンしている期間より長い。また、発振回路15の入力信号端子は帰還回路14から出力される信号を受け取る。
【００４８】
図１の制御回路8と図３の発振回路15の出力信号端子と、図１の制御回路8と図３の発振回路15のグランド端子、図１の制御回路8の起動兼検出端子と図３の制御用電源電圧形成ブロック13の入力端子は同じ機能をもつ。また、図１の制御回路8の入力信号端子と図３の帰還回路14の入力端子は同じ機能をもつ。
【００４９】
帰還回路14は、出力電圧検出回路10の出力信号により制御され、出力電圧検出回路10の出力信号に応じて発振回路15を動作状態、または、休止状態（又は、停止状態）にする。帰還回路14のグランド端子は、発振回路15のグランド端子に接続され接地されている。
【００５０】
なお、制御用電源電圧形成ブロック13は、入力側主端子6に印加された電圧からインダクタ2を経て制御用電源電圧を形成し、電源開閉ブロック12を経て発振回路15へ供給する。電源開閉ブロック12は、スイッチング電源が正常に動作を始めたとき、発振回路15の電源電圧を制御回路電源用コンデンサ9から供給するように切り替えられるためのものであるが、一旦スイッチング電源が動作を始めると、制御回路電源用コンデンサ9の両端子間の電圧を一定に保つように随時オンオフし、制御用電源電圧形成ブロック13から制御回路電源用コンデンサ9へ電流を供給する。
【００５１】
以上のように構成されたスイッチング動作を説明する。
【００５２】
まず入力側主端子6に直流電圧Vin（第１の直流電圧）が印加されると、インダクタ2に電流が流れて、インダクタ2が充電される。その後、起動電圧以上に達すると制御回路8の制御用電源電圧形成ブロック13で制限回路用電源が形成され、電源開閉ブロック12を経由して、制御回路電源用コンデンサ9に電流Icの供給が開始される。これにより、制御回路電源用コンデンサ9の両端電圧Vcが上昇する。Vcが制御回路8を駆動させるために必要な電圧に達すると、制御回路8の出力信号よりスイッチングデバイス1の制御端子に、図２に示すオン時間幅の出力信号Vgが伝達され、スイッチングデバイス1は断続的なオンオフ状態（発振状態）になる。スイッチングデバイス1はオン状態において、インダクタ2に流れる電流が増加する、すなわち、インダクタ2にさらにエネルギーが蓄えられていく。スイッチングデバイス1がオフ状態に変化すると、電流は回生用ダイオード3を介して出力側主端子5に流れるようになり、インダクタ2に蓄えられたエネルギーが放電し始める。インダクタ2の放電の向きは、インダクタ2の極性は出力電圧を高める方向で、このインダクタ2で発生する電圧をVLとすれば、
【００５３】
【数３】
2009005509.tif 000005
【００５４】
出力側主端子5にこの電圧がかかると同時に、出力平滑用コンデンサ4はこの電圧まで充電される。その後、スイッチングデバイス1がオンされるとインダクタ2は再び充電され、インダクタ2充電中はコンデンサによって出力側主端子5に電力が送られる。
【００５５】
入力側主端子6に直流電圧Vinを印加後、上記のスイッチング動作を繰り返し、出力側主端子5の電圧値Voutが上昇して希望する電圧Vo以上に達すると、出力電圧検出回路10より信号が出力される。これにより、制御回路8の帰還回路14が動作し、発振回路15を動作状態から休止(又は停止)状態にする。発振回路15が休止(又は停止)状態になると、スイッチングデバイス1は発振状態から休止(又は停止)状態となり、出力側主端子5の電圧値Voutは低下する。再びVoutがVo以下になると、出力電圧検出回路10からの信号の出力は停止し、発振回路15は休止(又は停止)状態より再び動作状態となる。そのため、スイッチングデバイス1は休止(又は停止)状態から再び発振状態となり、出力側主端子5の電圧Voutは上昇する。このように、出力側主端子5の電圧Voutの電圧変化(リップル電圧)が所定の電圧Voを基準に比較され、スイッチングデバイス1が発振・休止する。
【００５６】
制御回路8は、インダクタ2の高電圧側に位置し、スイッチングデバイス1の出力端子を基準電位として動作する。
【００５７】
帰還回路14が、発振回路15を動作状態から休止状態（又は停止状態）にする動作は次の通りである。出力電圧検出回路10の信号により、帰還回路14はオンあるいはオフする。帰還回路14がオン状態の時、発振回路15の入力信号端子と発振回路15の基準電位（スイッチングデバイス1のソース電位）の電位差がゼロとなるため、発振回路15の発振が休止（又は停止）し、休止状態（又は停止状態）となる。帰還回路14がオフ状態の時は、発振回路15の入力信号端子と制御回路8の基準電位の間に電位差が生じ、発振回路15は動作状態となる。
【００５８】
なお、帰還回路14による発振回路15の動作状態、休止（又は停止）状態の制御方法として、電流制御による方法と電圧制御による方法の２つが考えられる。前者の電流制御による方法では、帰還回路14への電流量が所定のしきい値より増加すると、帰還回路14のスイッチがオン状態となる。そして、しきい値より減少すると、帰還回路14のスイッチがオフ状態となる。次に、後者の電圧制御による方法では、帰還回路14の両端の電圧が所定のしきい値より増加すると、帰還回路14のスイッチがオフ状態となる。そして、しきい値より減少すると、帰還回路14のスイッチがオン状態となる。これら２つの制御に関する回路は発振回路15内部、又は帰還回路14内部に内蔵させることができる。
【００５９】
以上の動作を繰り返すことにより、スイッチングデバイス1は、断続的なオンオフ制御に加え、オンオフ制御されない期間、すなわち休止（又は停止）期間を有する間欠動作となる。制御回路8は、出力側主端子5の電圧Voutが出力電圧として設定したVoで一定となるように、スイッチングデバイス1を制御する。その制御のために制御回路8は、出力側主端子5に接続された負荷の状態変化（すなわち出力電流変化、又は出力電力変化）に対して、上記の休止（又は停止）期間が線形的に変化する。それにより、良好な負荷特性が得られる。
【００６０】
図２は図１の回路の各部の電流電圧波形を示し、図２の各波形図の左側に示した符号は、図１の各部に記した符号と対応する。Ipはスイッチングデバイス1に流れる電流を表し、ILはインダクタ2に流れる電流を表し、IcとVcは制御回路電源用コンデンサ9に充電される電流と電圧を表し、Vgはスイッチングデバイス1の制御端子に出力される電圧を表し、VDSはスイッチングデバイス1がオフしているときにスイッチングデバイス1にかかる電圧を表している。
【００６１】
図２（ａ）は非連続モード状態を示す。非連続モード状態における出力電流Ioとインダクタ2の値Lに関する条件式は、第１の直流電圧をVin、第２の直流電圧をVout、スイッチングデバイス1の発振周波数をfc、過電流検出レベルをＩLIMITとすると、それぞれ以下の不等式（4）、（5）で表される。
【００６２】
【数４】
2009005509.tif 000006
【００６３】
【数５】
2009005509.tif 000007
【００６４】
図２（ｂ）は連続モード状態を表す。同様に、連続モードにおける出力電流Ioとインダクタ2の値Lに関する条件は、それぞれ以下の不等式（6）、（7）で表される。
【００６５】
【数６】
2009005509.tif 000008
【００６６】
【数７】
2009005509.tif 000009
【００６７】
更に、発振回路15を動作状態から休止（又は停止）状態へ移行するために必要な電流（又は電圧）レベルと、休止（又は停止）状態から動作状態に移行するために必要な電流（又は電圧）レベルに、ヒステリシス特性を持たせると、安定した休止（又は停止）状態をつくることが可能となる。その方法として、３つの方法がある。第１の方法は、発振回路15にヒステリシス特性を持たせる方法である。第２の方法は、帰還回路14にヒステリシス特性を持たせて発振回路15を制御する方法である。第３の方法は、出力電圧検出回路10に2つの規定電圧値を設けて、その規定電圧値間でスイッチングデバイス1をオンオフ制御させる方法である。
【００６８】
なお、制御回路8において、発振回路15の検出端子を制御用電源電圧形成ブロック13に接続せずにスイッチチングデバイス1の入力端子に直接接続してもよいが、発振回路15の検出端子をスイッチングデバイス1の入力端子ではなく制御用電源電圧形成ブロック13に接続した場合、スイッチングデバイス1の入力端子にかかった高電圧を低電圧にピンチオフさせる機能をもつ素子を検出端子のために新たに設けなくてよいメリットがある。
【００６９】
以下に、本発明の他の実施形態を示す。以下の実施形態の回路は、基本的な動作原理は第１の実施形態の回路と同じであり、従って図１と同一の要素については、同一の番号を付して説明を省略する。
【００７０】
（第２の実施形態）
図４は、本発明の第２の実施形態におけるスイッチング電源の制御回路を示す。この回路においては、帰還回路14の出力端子が、発振回路15の電源電圧となる制御回路電源用コンデンサ9に並列接続されている。すなわち、発振回路15の入力信号端子が電源端子と共通になっている。出力電圧の負荷の状態変化に対する動作は、第１の実施形態と同じである。この場合、出力電圧検出回路10の出力信号により帰還回路14がオン状態となると、発振回路15の電源電圧（制御回路電源用コンデンサ9の両端の電圧）が0（V）となるため発振回路15の動作が停止し、強制的にスイッチングデバイス1をオフ状態にする。従って、この場合はスイッチングデバイス1だけでなく発振回路15も停止させることになり、図１の回路に比べ、更に消費電力を削減することが可能となる。さらに、帰還回路14が制御回路8の電源電圧となる制御回路電源用コンデンサ9に接続されているので、発振回路15に入力信号端子を設ける必要がなく、発振回路15の端子数を削減することができる。
【００７１】
図５は、図４の各部の電流・電圧波形を示し、図５（ａ）は非連続モード状態を、図５（ｂ）は連続モード状態を表す。非連続モードと連続モードにおける出力電流Ioとインダクタ2の値Lに関する条件は上式（2）〜（5）と同じである。
【００７２】
（第３の実施形態）
図６は、本発明の第３の実施形態におけるスイッチング電源の制御回路を示す。この回路においては、スイッチングデバイス1の制御端子に接続されている。この回路の場合、出力電圧検出回路10の出力信号により帰還回路14がオン状態となると、スイッチングデバイス1は強制的にオフ状態になり、スイッチングデバイス1のオンオフ制御は停止される。
【００７３】
図６のスイッチング電源における非連続モード状態・連続モード状態での各部の電流電圧波形は、図２と同じである。非連続モードと連続モードにおける出力電流Ioとインダクタ2の値Lに関する条件は、上式（2）〜（5）と同じである。
【００７４】
このように、帰還回路14がスイッチングデバイス1のゲート端子に接続することで、発振回路15に入力信号端子を設ける必要がなく、発振回路15の端子数を削減することができる。
【００７５】
（第４の実施形態）
図７は、本発明の第４の実施形態におけるスイッチング電源回路を示す。
【００７６】
図７に示すように、出力電圧検出回路は出力電圧を分割する抵抗17で構成されて、この出力電圧検出回路からの信号を受けとる帰還回路にNPNトランジスタ18を用いている。出力側主端子5の電圧が抵抗分割により分割された電圧がNPNトランジスタ18のVBE(ベース−エミッタ間の電圧)以上になると、NPNトランジスタ18に電流が流れる。すなわち出力側主端子5の電圧が上昇し、NPNトランジスタ18がVBE以上になるとオン状態となり、スイッチングデバイス1は停止する。また、出力側主端子5の電圧が下降しNPNトランジスタ18がVBE以下になるとオフ状態となり、スイッチングデバイス1は発振を開始する。出力電圧の負荷の状態変化に対する動作は、第１の実施形態と同じである。
【００７７】
図７のスイッチング電源における非連続モード状態・連続モード状態での各部の電流電圧波形は、図２と同じである。非連続モードと連続モードにおける出力電流Ioとインダクタ2の値Lに関する条件も、上式（2）〜（5）と同じである。第４の実施形態において、抵抗17とNPNトランジスタ18で構成することで、回路を構成する部品にかかるコストを安くすることができる。
【００７８】
（第５の実施形態）
図８は、本発明の第５の実施形態におけるスイッチング電源回路を示す。図８のように、出力電圧検出回路はツェナーダイオード20と抵抗19で構成され、帰還回路にはNPNトランジスタ21を有するスイッチ素子を用いている。出力側主端子5の電圧がツェナーダイオードの降伏電圧Vzを超えると電流が流れ出し、抵抗にかかる電圧がNPNトランジスタ21のVBE(ベース−エミッタ間の電圧)以上になると、NPNトランジスタ21に電流が流れる。すなわち出力側主端子5の電圧が上昇し、NPNトランジスタ21がVBE以上になるとオン状態となり、スイッチングデバイス1は停止する。また、出力側主端子5の電圧が下降しNPNトランジスタ21がVBE以下になるとオフ状態となり、スイッチングデバイス1は発振を開始する。出力電圧の負荷の状態変化に対する動作は、第１の実施形態と同じである。また、第５の実施形態において、ツェナーダイオード20と抵抗19とNPNトランジスタ21で構成することで、回路を構成する部品にかかるコストを安くすることができる。
【００７９】
（第６の実施形態）
図９は、本発明の第６の実施形態におけるスイッチング電源回路の制御回路を示す。図９のように本発明の実施形態１の制御回路8において、発振回路15の検出端子に過電流保護検出回路22を追加している。スイッチングデバイス1のオンするときの電流を過電流保護検出回路22を用いることで、スイッチングデバイス1がオンしている期間においては、常にスイッチングデバイス1の入力端子と出力端子の間には過電流保護検出レベルの電流が流れる制御を行うことができる。
【００８０】
（第７の実施形態）
図１０は、本発明の第７の実施形態におけるスイッチング電源回路の制御回路を示す。図１０のように本発明の実施形態１の制御回路8において、熱がある温度以上に上昇した際に異常状態を検知する過熱保護検出回路23を追加する。これにより、温度異常時には過熱保護検出回路23からの出力信号により発振回路15を止める制御を行うことができる。
【００８１】
（第８の実施形態）
図１１は、本発明の第８の実施形態におけるスイッチング電源回路の制御回路を示す。図１１のように本発明の実施形態１の制御回路8において、帰還回路14の内部に過負荷保護検出回路24を追加する。すなわち、過負荷状態において出力主端子6の出力電圧がある一定以上に下がったときに出力電圧検出回路10から出力される信号が帰還回路14の入力端子に入力されたときに発振回路15を停止させる機能をもたせることで過負荷時に保護をかけることができる。なお、本実施形態では過負荷保護検出回路24を帰還回路14の内部に追加したが、発振回路5の内部に追加しても同じ効果が得られる。
【００８２】
第６と第７と第８の実施形態は、制御回路8を同一の半導体基板上に集積化する半導体基板上に集積化する場合、スイッチング電源回路において部品を新たに追加することなくこれらの保護を実現できるメリットがある。
【００８３】
以上に示した回路構成を用いることにより、主インダクタ以外に余分なインダクタを用いることなく軽負荷時にも高効率を得ることができる。
【００８４】
上記の実施形態において、スイッチングデバイス1として、NチャンネルMOSを用いたが、NチャンネルIGBT等のNチャンネルトランジスタあるいはNPN型トランジスタを用いても同様の効果が得られる。
【００８５】
さらに、図１における16で示される範囲の要素、すなわち、スイッチングデバイス1 、制御回路8を、同一の半導体基板上に集積化すると良い。その際、スイッチングデバイス1の２つの主端子（入力端子、出力端子）と制御回路8の電源電圧となる制御回路電源用コンデンサ9を接続する端子と、出力電圧検出回路10により制御される帰還回路14を接続する端子の少なくとも４つの端子を外部接続端子として集積化する。そして、４つ以上の端子を有したパッケージに組み込むことにより、部品点数が大幅に削減でき、部品の寸法も小さくなり、より小型・低価格の電源を実現できる。なお、上記の要素のうち、電源開閉ブロック12および制御用電源電圧形成ブロック13を除外した範囲でパッケージ化しても、十分な小型・低価格化の効果が得られる。
【産業上の利用可能性】
【００８６】
本発明は、スイッチング電源装置に利用できる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態のスイッチング電源を示す回路図
【図２】本発明の第１の実施形態の制御回路を示す回路図
【図３】図１のスイッチング電源おける各部の動作波形図
【図４】本発明の第２の実施形態のスイッチング電源の制御回路を示す回路図
【図５】図４の制御回路を用いたスイッチング電源の各部の動作波形図
【図６】本発明の第３の実施形態のスイッチング電源の制御回路を示す回路図
【図７】本発明の第４の実施形態のスイッチング電源を示す回路図
【図８】本発明の第５の実施形態のスイッチング電源を示す回路図
【図９】本発明の第６の実施形態のスイッチング電源の制御回路を示す回路図
【図１０】本発明の第７の実施形態のスイッチング電源の制御回路を示す回路図
【図１１】本発明の第８の実施形態のスイッチング電源の制御回路を示す回路図
【図１２】従来のスイッチング電源を示す回路図
【符号の説明】
【００８８】
１  スイッチングデバイス
２  インダクタ
３  回生用ダイオード
４  出力側平滑用コンデンサ
５  出力側主端子
６  入力側主端子
７  入力側平滑用コンデンサ
８  制御回路
９  制御回路電源用コンデンサ
１０  出力電圧検出回路
１１  変換回路
１２  電源開閉ブロック
１３  制御用電源電圧形成ブロック
１４  帰還回路
１５  発振回路
１６  同一の半導体基板上に集積される範囲
１７  抵抗
１８  NPNトランジスタ
１９  抵抗
２０  ツェナーダイオード
２１  NPNトランジスタ
２２  過電流保護検出回路
２３  過熱保護検出回路
２４  過負荷検出保護回路
５１  発振回路
５２  電圧安定化回路
５３  整流平滑回路
５４  FET（主スイッチング素子）
７１  直流源
７２  直流出力
Ｄ３  クランプ用ダイオード
Ｌ１  第１のインダクタ
Ｌ２  第２のインダクタ
Ｌ３  主インダクタ
Ｑ１  PNPトランジスタ
Ｑ２  発振用スイッチング素子
【図１】
2009005509.tif 000010
【図２】
2009005509.tif 000011
【図３】
2009005509.tif 000012
【図４】
2009005509.tif 000013
【図５】
2009005509.tif 000014
【図６】
2009005509.tif 000015
【図７】
2009005509.tif 000016
【図８】
2009005509.tif 000017
【図９】
2009005509.tif 000018
【図１０】
2009005509.tif 000019
【図１１】
2009005509.tif 000020
【図１２】
2009005509.tif 000021