(57)【要約】【課題】スイッチングノイズや電磁波ノイズの発生を抑制可能で回路面積の小さい半導体集積回路を提供する。【解決手段】比較回路ＣＰ１〜ＣＰ４により、自身のラッチ回路ＬＴ１〜ＬＴ４の出力状態と両隣の出力ビット回路部１〜４におけるラッチ回路ＬＴ１〜ＬＴ４の出力状態とを比較し、その比較結果と、次のデータにおける比較回路ＣＰ１〜ＣＰ４の比較結果とを比較回路Ｍ１〜Ｍ４で比較し、１つおきの出力ビット回路部１〜４でのみ有効になる遅延切替回路Ｄ１〜Ｄ４は、比較回路Ｍ１〜Ｍ４の比較結果より、自身のラッチ回路ＬＴ１〜ＬＴ４の出力状態と、両隣の出力ビット回路部１〜４におけるラッチ回路ＬＴ１〜ＬＴ４の出力状態とが同一の出力状態で揃って遷移したことを検出した場合、自身の出力信号の伝達遅延時間を両隣の出力ビット回路部１〜４よりも長くする。【選択図】図１
2009204787.tif 000002
【特許請求の範囲】
【請求項１】
それぞれに駆動すべき容量負荷が接続される複数の出力ビット回路部を有し、隣接する前記出力ビット回路部の出力端子間に他の容量が接続される半導体集積回路において、
前記出力ビット回路部は、
出力状態を決定するデータを保持するラッチ回路と、
前記データに応じた出力信号を出力する出力段回路と、
自身の前記ラッチ回路の前記出力状態と、両隣の前記出力ビット回路部における前記ラッチ回路の前記出力状態とを比較する第１の比較回路と、
前記第１の比較回路による第１の比較結果を保持し、前記第１の比較結果と、次の前記データにおける前記第１の比較結果とを比較する第２の比較回路と、
前記第２の比較回路による第２の比較結果より、自身の前記ラッチ回路の前記出力状態と、両隣の前記出力ビット回路部における前記ラッチ回路の前記出力状態とが同一の出力状態で揃って遷移したことを検出した場合、自身の前記出力信号の伝達遅延時間を両隣の前記出力ビット回路部よりも長くする遅延切替回路と、を有し、
少なくとも前記遅延切替回路は、配列された前記出力ビット回路部において、１つおきの前記出力ビット回路部でのみ有効にすることを特徴とする半導体集積回路。
【請求項２】
前記出力段回路は、前記出力端子と接続されたｐチャネル電界効果型トランジスタ及びｎチャネル電界効果型トランジスタを有し、前記遅延切替回路は、前記ｐチャネル電界効果型トランジスタまたは前記ｎチャネル電界効果型トランジスタをオンさせるタイミングを両隣の前記出力ビット回路部よりも遅延させることで、前記伝達遅延時間を長くすることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記遅延切替回路は、前記ｐチャネル電界効果型トランジスタと、前記ｎチャネル電界効果型トランジスタのうち一方をオンさせるタイミングを遅延させた場合、他方を当該タイミングよりも速くオフさせることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記遅延切替回路は、前記ｐチャネル電界効果型トランジスタまたは前記ｎチャネル電界効果型トランジスタをオンさせる際の遅延量が、オフさせる際の遅延量より大きくなるように前記ラッチ回路の出力を遅延させる遅延回路を有することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
自身の前記ラッチ回路の前記出力状態と、両隣の前記出力ビット回路部における前記ラッチ回路の前記出力状態とが、ともにハイレベルからロウレベルで遷移したことが検出された場合、前記ｎチャネル電界効果型トランジスタのゲート電位の立ち上がり速度を遅延させる他の遅延切替回路を有し、
前記遅延切替回路は、自身の前記ラッチ回路の前記出力状態と、両隣の前記出力ビット回路部における前記ラッチ回路の前記出力状態とが、ともにロウレベルからハイレベルで遷移したことを検出した場合、前記ｐチャネル電界効果型トランジスタをオンさせるタイミングを両隣の前記出力ビット回路部よりも遅延させることを特徴とする請求項２乃至４の何れか一項に記載の半導体集積回路。
【請求項６】
それぞれに駆動すべき容量負荷が接続される複数の出力ビット回路部を有し、隣接する前記出力ビット回路部の出力端子間に他の容量が接続される半導体集積回路において、
前記出力ビット回路部は、
出力状態を決定するデータを保持するラッチ回路と、
前記データに応じた出力信号を出力する出力段回路と、を備え、
１つおきの前記出力ビット回路部にのみ、
自身の前記ラッチ回路の前記出力状態と、両隣の前記出力ビット回路部における前記ラッチ回路の前記出力状態とを比較する第１の比較回路と、
前記第１の比較回路による第１の比較結果を保持し、前記第１の比較結果と、次の前記データにおける前記第１の比較結果とを比較する第２の比較回路と、
前記第２の比較回路による第２の比較結果より、自身の前記ラッチ回路の前記出力状態と、両隣の前記出力ビット回路部における前記ラッチ回路の前記出力状態とが同一の出力状態で揃って遷移したことを検出した場合、自身の前記出力信号の伝達遅延時間を両隣の前記出力ビット回路部よりも長くする遅延切替回路と、を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力端子からそれぞれの負荷に電圧を出力する半導体集積回路、特に、表示パネルなど容量負荷の他に隣接する出力端子間にも容量負荷が存在する場合に好適な半導体集積回路に関する。特にプラズマディスプレイパネルのドライバ回路に利用可能である。
【背景技術】
【０００２】
プラズマディスプレイなどの表示パネルにおいて、行と列の複数の電極をそれぞれ駆動する複数の出力端子を持つドライバ回路が用いられる。このドライバ回路が接続される負荷は容量負荷であり、スイッチングトランジスタの駆動時に電磁波ノイズを発生することから、出力バッファからの駆動パルスを電流制限素子により緩やかに遷移させるようにして、その影響を最小限に抑えることが知られている（たとえば、特許文献１参照）。特許文献１には、容量負荷によって電流制限素子を選択することも記載されている。また、出力バッファのＦＥＴ（Field Effect Transistor）（以下単にトランジスタという）のゲート・ソース間電圧を過渡的に一定電位にクランプすることにより、スイッチング時のノイズの発生を低減することも提案されている（たとえば、特許文献２参照）。さらに、上記のトランジスタのゲート・ソース間電圧を一定電位にクランプするためのキャパシタを備えることも提案されている（たとえば、特許文献３参照）。
【０００３】
図９は、容量負荷に接続されたパネル駆動回路として構成された半導体集積回路の一部を示す図である。４ビットの出力部分のみ図示している。
この半導体集積回路は、ラッチ回路ＬＴ１０１，ＬＴ１０２，ＬＴ１０３，ＬＴ１０４、バッファ回路Ｂ１０１，Ｂ１０２，Ｂ１０３，Ｂ１０４、レベルシフト回路ＬＳ１０１，ＬＳ１０２，ＬＳ１０３，ＬＳ１０４、ｐチャネルのトランジスタＰ１０１，Ｐ１０２，Ｐ１０３，Ｐ１０４、ｎチャネルのトランジスタＮ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４を有している。
【０００４】
ラッチ回路ＬＴ１０１〜ＬＴ１０４は、図示しないシフトレジスタからのデータＤＡＴＡ１０１〜ＤＡＴＡ１０４を、ＳＴＢ信号（ストローブ信号）に応じて保持する。
バッファ回路Ｂ１０１〜Ｂ１０４は、ラッチ回路ＬＴ１０１〜ＬＴ１０４にラッチされたデータに応じて、レベルシフト回路ＬＳ１０１〜ＬＳ１０４及びトランジスタＮ１０１〜Ｎ１０４のゲート電圧を制御する。
【０００５】
レベルシフト回路ＬＳ１０１〜ＬＳ１０４は、トランジスタＰ１０１〜Ｐ１０４のゲート電圧を制御する。
なお、ラッチ回路ＬＴ１０１〜ＬＴ１０４及びバッファ回路Ｂ１０１〜Ｂ１０４には、低電圧が印加され、レベルシフト回路ＬＳ１０１〜ＬＳ１０４には高電圧が印加される。
【０００６】
トランジスタＰ１０１〜Ｐ１０４とトランジスタＮ１０１〜Ｎ１０４は、互いのドレイン同士で接続しており、トランジスタＰ１０１〜Ｐ１０４のソースには高電圧が印加され、トランジスタＮ１０１〜Ｎ１０４のソースはＧＮＤ（接地電位）に固定されている。
【０００７】
トランジスタＰ１０１〜Ｐ１０４とトランジスタＮ１０１〜Ｎ１０４の接続点は、出力端子ＯＵＴ１０１，ＯＵＴ１０２，ＯＵＴ１０３，ＯＵＴ１０４と接続されており、出力端子ＯＵＴ１０１〜ＯＵＴ１０４から駆動パルスが出力される。
【０００８】
プラズマディスプレイなどの表示パネルを駆動する場合、各出力端子ＯＵＴ１０１〜ＯＵＴ１０４は、各々の電極ライン容量Ｃ１０１〜Ｃ１０４に接続されることになる。また、各出力端子ＯＵＴ１０１〜ＯＵＴ１０４は、各電極ライン間の容量（以下隣接端子間容量という）Ｃ１１２，Ｃ１２３，Ｃ１３４にも接続されている。
【０００９】
なお、図９では、４ビットの出力部分までしか図示していないが、上記の回路から出力される駆動パルスのビット数は数十ビットから数百ビットあり、各ビットはその出力端子を高電圧もしくはＧＮＤに固定する。
【００１０】
図１０は、バッファ回路とレベルシフト回路部分の詳細な構成を示す図である。
ここでは、バッファ回路Ｂ１０１とレベルシフト回路ＬＳ１０１の詳細について示しているが、他のバッファ回路Ｂ１０２〜Ｂ１０４、レベルシフト回路ＬＳ１０２〜ＬＳ１０４についても同様の構成である。
【００１１】
バッファ回路Ｂ１０１は、インバータ回路ＩＶ１０１，ＩＶ１０２，ＩＶ１０３，ＩＶ１０４，ＩＶ１０５，ＩＶ１０６，ＩＶ１０７を有している。
高耐圧部であるレベルシフト回路ＬＳ１０１は、ｐチャネルのトランジスタＰ２０２，Ｐ２０３，Ｐ２０４と、ｎチャネルのトランジスタＮ２０２，Ｎ２０３，Ｎ２０４を有している。
【００１２】
ラッチ回路ＬＴ１０１からの出力は、インバータ回路ＩＶ１０１，ＩＶ１０２を介してトランジスタＮ２０４のゲートに入力され、インバータ回路ＩＶ１０３，ＩＶ１０４を介してトランジスタＮ２０２のゲートに入力され、インバータ回路ＩＶ１０５，ＩＶ１０６，ＩＶ１０７を介してトランジスタＮ１０１のゲートに入力される。また、インバータ回路ＩＶ１０１の出力は、トランジスタＮ２０３のゲートに入力される。
【００１３】
レベルシフト回路ＬＳ１０１のトランジスタＰ２０２〜Ｐ２０４のソースには高電圧が印加されている。トランジスタＰ２０２，Ｎ２０２、トランジスタＰ２０３，Ｎ２０３、トランジスタＰ２０４，Ｎ２０４はそれぞれドレイン同士で接続している。またトランジスタＰ２０２のゲートは、トランジスタＰ２０３，Ｎ２０３のドレインに接続し、トランジスタＰ２０３のゲートは、トランジスタＰ２０４，Ｎ２０４のドレインに接続し、トランジスタＰ２０４のゲートは、トランジスタＰ２０３，Ｎ２０３のドレインに接続している。レベルシフト回路ＬＳ１０１の出力は、トランジスタＰ２０２，Ｎ２０２のドレインから取り出され、トランジスタＰ１０１のゲートに入力される。
【００１４】
このような半導体集積回路の動作を以下に説明する。
図１１は、半導体集積回路の信号波形の一例を示す図である。
ＳＴＢ信号と、ラッチ回路ＬＴ１０１に入力されるデータＤＡＴＡ１０１、出力端子ＯＵＴ１０１の電位レベルを示している。
【００１５】
たとえば、ＳＴＢ信号の立ち下がりに同期して、ラッチ回路ＬＴ１０１はデータＤＡＴＡ１０１を保持する。タイミングｔ１のＳＴＢ信号の立ち下がり時において、データＤＡＴＡ１０１はＨ（High）レベルであるので、図１０のトランジスタＮ１０１，Ｎ２０３はオフ、トランジスタＮ２０２，Ｎ２０４がオンする。これによりトランジスタＰ１０１がオンし、出力端子ＯＵＴ１０１からは高電圧の出力信号が出力される。
【００１６】
また、タイミングｔ２のＳＴＢ信号の立ち上がり時において、データＤＡＴＡ１０１はＬ（Low）レベルであるので、図１０のトランジスタＮ２０２，Ｎ２０４がオフ、トランジスタＮ１０１，Ｎ２０３がオンする。これにより、出力端子ＯＵＴ１０１の電位はＧＮＤレベルとなる。
【００１７】
図１２は、半導体集積回路の各出力端子の出力波形と、出力端子に接続される容量負荷の充放電の様子を示す図である。
ここでは、図９の半導体集積回路において、例として、出力端子ＯＵＴ１０１〜ＯＵＴ１０３から出力される出力波形（電圧波形）と、出力端子ＯＵＴ１０２に接続される電極ライン容量Ｃ１０２及び隣接端子間容量Ｃ１１２，Ｃ１２３の充放電状態を示している。以下、電極ライン容量Ｃ１０２を中心にした充放電について説明する。なお、ここで充電とは、出力端子ＯＵＴ１０２が電極ライン容量Ｃ１０２及び隣接端子間容量Ｃ１１２，Ｃ１２３へ電荷を供給することをいい、放電とは、出力端子ＯＵＴ１０２へ、電極ライン容量Ｃ１０２及び隣接端子間容量Ｃ１１２，Ｃ１２３からの電荷を引き抜くことをいう。
【００１８】
なお、斜線で図示された容量は、前の状態から充放電を行ったものを示している。
図１２のように、最初、出力端子ＯＵＴ１０１〜ＯＵＴ１０３の３ビットの出力がＬレベルで、次に、出力端子ＯＵＴ１０１，ＯＵＴ１０３はＬレベルのままで、出力端子ＯＵＴ１０２がＨレベルになった場合（タイミングｔ１）、出力端子ＯＵＴ１０２は、電極ライン容量Ｃ１０２だけでなく隣接端子間容量Ｃ１１２，Ｃ１２３も同時に充電する必要がある。次に、出力端子ＯＵＴ１０２の出力波形がＬレベルに変化した場合（タイミングｔ２）、出力端子ＯＵＴ１０２は、電極ライン容量Ｃ１０２だけでなく隣接端子間容量Ｃ１１２，Ｃ１２３も同時に放電する必要がある。その後、出力端子ＯＵＴ１０１〜ＯＵＴ１０３の出力波形が同時にＨレベルになった場合（タイミングｔ３）、出力端子ＯＵＴ１０２は電極ライン容量Ｃ１０２のみを充電すればよいことになる。次に、上記の状態から出力端子ＯＵＴ１０１，ＯＵＴ１０２の出力波形がＬレベルになった場合（タイミングｔ４）、出力端子ＯＵＴ１０２は、電極ライン容量Ｃ１０２と隣接端子間容量Ｃ１２３を放電する必要がある。その後、出力端子ＯＵＴ１０１，ＯＵＴ１０２が同時にＨレベルに変化した場合（タイミングｔ５）も、出力端子ＯＵＴ１０２は電極ライン容量Ｃ１０２と隣接端子間容量Ｃ１２３を充電する必要がある。
【００１９】
このように、自己ビットの出力端子（上記の説明では出力端子ＯＵＴ１０２）にとっては、自己ビットの出力状態（電位レベル）と両隣接のビットの出力状態によって、充放電しなければならない容量負荷が変化する。自己ビットの出力状態と、両隣のビットの３ビットの出力状態が揃って遷移した場合（ＬＬＬ→ＨＨＨまたはＨＨＨ→ＬＬＬ）に、最も負荷が軽くなる。
【特許文献１】特開２００２−２４４６１４号公報
【特許文献２】特開平１１−９８０００号公報
【特許文献３】特表２００４−５１４１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、容量負荷が変化する場合、以下のような問題が生じることがあった。
図１３は、容量負荷の違いによる出力波形の差異を示す図である。
図１３（Ａ）に示すように、通常、出力端子に接続された容量負荷が小さい場合には、出力信号の立ち上がり時間及び立ち下がり時間は速くなり、逆に容量負荷が大きくなると立ち上がり時間及び立ち下がり時間は遅くなる。特に、容量負荷が小さい場合の出力波形は、立ち上がり及び立ち下がり波形が急峻となり、スイッチングノイズや電磁波ノイズが発生しやすくなる。
【００２１】
そのため、図１３（Ｂ）のように、容量負荷が小さい場合でもあまり速い転位をしないように出力段のトランジスタの電流能力を抑えることが考えられるが、電流能力を抑えすぎると、容量負荷が大きいときに出力信号の立ち上がり時間及び立ち下がり時間が遅すぎるようになってしまう問題がある。
【００２２】
当然、出力波形の立ち上がり時間及び立ち下がり時間には規格があり、ある時間内に転位を完了する必要がある。したがって、容量負荷が小さい場合の立ち上がり時間及び立ち下がり時間を遅くし、スイッチングノイズや電磁波ノイズを抑える場合でも、容量負荷が大きい場合のことを考慮した立ち上がり時間及び立ち下がり時間に調整する必要がある。さらに、ばらつきも考慮して、あまり遅くなりすぎないような微妙な設計が必要となってくる。ここで要求されるのが、容量負荷に依存しない立ち上がり時間及び立ち下がり時間を実現することであるが、そのためには、前述したように前の隣接ビット状態と、その次の隣接ビット状態の組み合わせにより、現実には４種類以上に変化する容量負荷に対して、さらに、立ち上がり時と立ち下がり時の両状態全てに対応し、その隣接ビットの状態を検出して、その状態に応じて出力をコントロールし、負荷によらず所定の時間で転位するようにすることは大変難しく現実的ではない。
【００２３】
上記の問題に対して、本発明者は、隣接するラッチ回路の出力データを比較して、自己ビットと隣接する２つのビットの電位レベルが揃った状態で遷移することを検出し、そのような遷移を検出した場合に、立ち上がり時間及び立ち下がり時間が遅くなるように小電流に切り替える半導体集積回路を提案している（特願２００７−００９４８７号）。
【００２４】
しかしながら、その場合、回路面積が大きくなってしまうという問題があった。
上記の点を鑑みて、本発明者は、スイッチングノイズや電磁波ノイズの発生を抑制可能で回路面積の小さい半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、それぞれに駆動すべき容量負荷が接続される複数の出力ビット回路部を有し、隣接する出力ビット回路部の出力端子間に他の容量が接続される半導体集積回路が提供される。この半導体集積回路において、出力ビット回路部は、出力状態を決定するデータを保持するラッチ回路と、そのデータに応じた出力信号を出力する出力段回路と、自身のラッチ回路の出力状態と両隣の出力ビット回路部におけるラッチ回路の出力状態とを比較する第１の比較回路と、第１の比較回路による第１の比較結果を保持し、第１の比較結果と、次のデータにおける第１の比較結果とを比較する第２の比較回路と、第２の比較回路による第２の比較結果より、自身のラッチ回路の出力状態と、両隣の出力ビット回路部におけるラッチ回路の出力状態とが同一の出力状態で揃って遷移したことを検出した場合、自身の出力信号の伝達遅延時間を両隣の出力ビット回路部よりも長くする遅延切替回路と、を有し、少なくとも遅延切替回路は、配列された出力ビット回路部において、１つおきの出力ビット回路部でのみ有効にする。
【００２６】
上記の構成によれば、少なくとも隣接する３つの出力ビット回路部からの出力が同一の出力状態で遷移した場合、中心の出力ビット回路部の出力信号の伝達遅延時間が両隣の出力ビット回路部よりも長くなり、隣接する出力ビット回路部の出力端子間の容量負荷の影響により、当該出力信号の立ち上がり時間または立ち下がり時間が遅くなる。
【００２７】
また、上記目的を達成するために、それぞれに駆動すべき容量負荷が接続される複数の出力ビット回路部を有し、隣接する出力ビット回路部の出力端子間に他の容量が接続される半導体集積回路が提供される。この半導体集積回路において、出力ビット回路部は、出力状態を決定するデータを保持するラッチ回路と、そのデータに応じた出力信号を出力する出力段回路と、を備え、１つおきの出力ビット回路部にのみ、自身のラッチ回路の出力状態と両隣の出力ビット回路部におけるラッチ回路の出力状態とを比較する第１の比較回路と、第１の比較回路による第１の比較結果を保持し、第１の比較結果と、次のデータにおける第１の比較結果とを比較する第２の比較回路と、第２の比較回路による第２の比較結果より、自身のラッチ回路の出力状態と、両隣の出力ビット回路部におけるラッチ回路の出力状態とが同一の出力状態で揃って遷移したことを検出した場合、自身の出力信号の伝達遅延時間を両隣の出力ビット回路部よりも長くする遅延切替回路と、を有する。
【００２８】
上記の構成によれば、少なくとも隣接する３つの出力ビット回路部からの出力が同一の出力状態で遷移した場合、中心の出力ビット回路部の出力信号の伝達遅延時間が両隣の出力ビット回路部よりも長くなり、隣接する出力ビット回路部の出力端子間の容量負荷の影響により、当該出力信号の立ち上がり時間または立ち下がり時間が遅くなる。
【発明の効果】
【００２９】
隣接する出力端子からの出力信号の状態により、立ち上がり時間または立ち下がり時間が短くなる状況でも、立ち上がり時間及び立ち下がり時間を遅くすることが可能であり、スイッチングノイズや電磁波ノイズを抑制することができる半導体集積回路を、小さい回路規模で実現できる。
【発明を実施するための最良の形態】
【００３０】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体集積回路の構成を示す図である。
なお、図では４ビットの出力部分のみ図示している。
【００３１】
第１の実施の形態の半導体集積回路は、たとえば、プラズマディスプレイなどの表示パネルを駆動するドライバ回路であり、それぞれに駆動すべき容量負荷（たとえば、電極ライン容量）Ｃ１，Ｃ２，Ｃ３，Ｃ４が接続された複数の出力ビット回路部１，２，３，４を有している。また、隣接する出力ビット回路部１〜４の出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４間には、隣接端子間容量（たとえば、電極ライン間の容量）Ｃ１２，Ｃ２３，Ｃ３４が接続されている。
【００３２】
出力ビット回路部１〜４は、ラッチ回路ＬＴ１，ＬＴ２，ＬＴ３，ＬＴ４、比較回路ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４、記憶回路付の比較回路Ｍ１，Ｍ２，Ｍ３，Ｍ４、遅延切替回路Ｄ１，Ｄ２，Ｄ３，Ｄ４、バッファ回路Ｂ１，Ｂ２，Ｂ３，Ｂ４、レベルシフト回路ＬＳ１，ＬＳ２，ＬＳ３，ＬＳ４、ｐチャネルのトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４、ｎチャネルのトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４を有している。
【００３３】
ラッチ回路ＬＴ１〜ＬＴ４は、図示しないシフトレジスタからのデータＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３，ＤＡＴＡ４を、同期信号であるＳＴＢ信号（ストローブ信号）に応じて保持する。
【００３４】
データＤＡＴＡ１〜ＤＡＴＡ４に応じた出力信号を生成する出力段の回路であるトランジスタＰ１〜Ｐ４とトランジスタＮ１〜Ｎ４は、互いのドレイン同士で接続しており、トランジスタＰ１〜Ｐ４のソースには高電圧が印加され、トランジスタＮ１〜Ｎ４のソースはＧＮＤに固定されている。
【００３５】
トランジスタＰ１〜Ｐ４とトランジスタＮ１〜Ｎ４の接続点は、出力端子ＯＵＴ１〜ＯＵＴ４と接続されており、出力端子ＯＵＴ１〜ＯＵＴ４から容量負荷Ｃ１〜Ｃ４を駆動する出力信号（駆動パルス）が出力される。
【００３６】
比較回路ＣＰ１〜ＣＰ４は、自身のラッチ回路ＬＴ１〜ＬＴ４の出力状態と、両隣の出力ビット回路部１〜４におけるラッチ回路ＬＴ１〜ＬＴ４の出力状態とを比較する。
記憶回路付の比較回路Ｍ１〜Ｍ４は、ＳＴＢ信号に応じたタイミングで比較回路ＣＰ１〜ＣＰ４による比較結果を保持し、その比較結果と、次のデータＤＡＴＡ１〜ＤＡＴＡ４（次のＳＴＢ信号のパルスに応じてラッチ回路ＬＴ１〜ＬＴ４が保持したデータ）における比較回路ＣＰ１〜ＣＰ４の比較結果とを比較する。
【００３７】
遅延切替回路Ｄ１〜Ｄ４は、ラッチ回路ＬＴ１〜ＬＴ４からの出力信号を入力している。比較回路Ｍ１〜Ｍ４での比較結果より、自身のラッチ回路ＬＴ１〜ＬＴ４の出力状態と、両隣の出力ビット回路部１〜４におけるラッチ回路ＬＴ１〜ＬＴ４の出力状態とが同一の出力状態で揃って遷移したことを検出した場合、自身の出力信号の伝達遅延時間（入力データＤＡＴＡ１〜ＤＡＴＡ４に対する出力信号の遅れ）を、両隣の出力ビット回路部１〜４よりも長くする。
【００３８】
なお、隣接する対象が１つである出力ビット回路部１の比較回路ＣＰ１、比較回路Ｍ１及び遅延切替回路Ｄ１については、無効または、削除するようにしてもよい。
バッファ回路Ｂ１〜Ｂ４は、遅延切替回路Ｄ１〜Ｄ４から出力された出力信号に応じて、レベルシフト回路ＬＳ１〜ＬＳ４及びトランジスタＮ１〜Ｎ４のゲート電圧を制御する。
【００３９】
レベルシフト回路ＬＳ１〜ＬＳ４は、トランジスタＰ１〜Ｐ４のゲート電圧を制御する。
なお、ラッチ回路ＬＴ１〜ＬＴ４、比較回路ＣＰ１〜ＣＰ４、比較回路Ｍ１〜Ｍ４、遅延切替回路Ｄ１〜Ｄ４及びバッファ回路Ｂ１〜Ｂ４には低電圧が印加され、レベルシフト回路ＬＳ１〜ＬＳ４には高電圧が印加される。
【００４０】
第１の実施の形態の集積回路では、１つおきの出力ビット回路部、たとえば、偶数番目の出力ビット回路部２，４または奇数番目の出力ビット回路部１，３の一方のみの比較回路ＣＰ１〜ＣＰ４、比較回路Ｍ１〜Ｍ４、遅延切替回路Ｄ１〜Ｄ４を有効にする。なお、無効にする場合には、ラッチ回路ＬＴ１〜ＬＴ４の出力信号が、そのままスルーでバッファ回路Ｂ１〜Ｂ４に入力されるようにすればよい。また、偶数番目と奇数番目の上記回路群の何れを有効にするか予め決めている場合には、無効とする回路を削除するようにしてもよい。
【００４１】
以下、偶数番目の出力ビット回路部２，４の比較回路ＣＰ２，ＣＰ４，Ｍ２，Ｍ４、遅延切替回路Ｄ２，Ｄ４を有効にし、奇数番目の出力ビット回路部１，３の比較回路ＣＰ１，ＣＰ３，Ｍ１，Ｍ３、遅延切替回路Ｄ２，Ｄ４を無効（ラッチ回路ＬＴ１，ＬＴ３の出力信号が、そのままスルーでバッファ回路Ｂ１，Ｂ３に入力されるよう）にした場合の、半導体集積回路の動作について説明する。
【００４２】
ここでは特に、出力ビット回路部２の動作を説明する。
ＳＴＢ信号に応じて、ラッチ回路ＬＴ１〜ＬＴ４にデータＤＡＴＡ１〜ＤＡＴＡ４が保持されると、有効となっている比較回路ＣＰ２は、ラッチ回路ＬＴ２の出力状態と、両隣の出力ビット回路部１，３におけるラッチ回路ＬＴ１，ＬＴ３の出力状態とを比較する。これによって、３ビットの出力状態が揃っているか否かが検出される。比較回路Ｍ２の後述する記憶回路は、この比較結果を保持する。
【００４３】
データＤＡＴＡ１〜ＤＡＴＡ４は、ＳＴＢ信号に応じて次々にラッチ回路ＬＴ１〜ＬＴ４に取り込まれていく。比較回路ＣＰ２はそのたびに上記の比較を行う。比較回路Ｍ２は、保持した前回の比較結果と、今回の比較結果とを比較する。これによって、３ビットの出力状態が揃って遷移（たとえば、ＨＨＨ→ＬＬＬまたはＬＬＬ→ＨＨＨ）しているか否かが検出される。
【００４４】
遅延切替回路Ｄ２は、比較回路Ｍ２による比較結果を入力して、３ビットの出力状態が揃って遷移していない場合には、ラッチ回路ＬＴ２からの出力信号の遅延量を切り替えずにバッファ回路Ｂ２に供給する。一方、３ビットの出力状態が揃って遷移した場合には、ラッチ回路ＬＴ２からの出力信号を遅延させるように遅延量を切り替え、バッファ回路Ｂ２に供給する。
【００４５】
バッファ回路Ｂ２は、遅延切替回路Ｄ２から出力された出力信号に応じて、レベルシフト回路ＬＳ２及びトランジスタＮ２のゲート電圧を制御する。遅延切替回路Ｄ２によって、ラッチ回路ＬＴ２の出力信号が遅延された場合には、トランジスタＮ２及びレベルシフト回路ＬＳ２によって制御されるトランジスタＰ２がオン及びオフとなるタイミングも遅延される。
【００４６】
これにより、隣接する３ビットの出力状態が揃って遷移して、最も容量負荷が軽い状態にもかかわらず、隣接端子間容量Ｃ１２，Ｃ２３の影響が現われ、容量負荷が増えた状態になる。そして、出力端子ＯＵＴ２から出力される出力信号のパルスの立ち上がり時間及び立ち下がり時間を、隣接する出力端子ＯＵＴ１，ＯＵＴ３から出力される出力信号のものよりも遅くすることができる。なお、隣接する出力端子ＯＵＴ１，ＯＵＴ３から出力される出力信号の立ち上がり時間及び立ち下がり時間も遅くなる（詳細は後述する。）。
【００４７】
偶数番目の出力ビット回路部４の動作も、上記と同様である。
以下、第１の実施の形態の半導体集積回路をより詳細に説明する。
まず、第１の実施の形態の半導体集積回路の回路構成と比較するために、特願２００７−００９４８７号の半導体集積回路の１つの出力ビット回路部の回路構成を説明する。
【００４８】
図２は、特願２００７−００９４８７号で示された半導体集積回路の１つの出力ビット回路部の回路構成を示す図である。
ラッチ回路１０、比較回路１１、記憶回路付の比較回路１２、バッファ回路１３、レベルシフト回路１４、ゲート充電電流切替回路１５、ゲート放電電流切替回路１６及び出力段回路であるｐチャネルのトランジスタ１７、ｎチャネルのトランジスタ１８を有している。
【００４９】
比較回路１１は、ＥｘＮＯＲ回路ＸＮ、ＮＡＮＤ回路ＮＡ１、インバータ回路ＩＶ１を有している。比較回路１２は、記憶回路としてのＤフリップフロップ回路ＤＦＦと、ＮＡＮＤ回路ＮＡ２を有している。バッファ回路１３は、インバータ回路ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８、ＮＡＮＤ回路ＮＡ３，ＮＡ４を有している。レベルシフト回路１４は、ＰチャネルのトランジスタＰ２３，Ｐ２４、ｎチャネルのトランジスタＮ２３，Ｎ２４を有している。ゲート充電電流切替回路１５は、インバータ回路ＩＶ９、ｐチャネルのトランジスタＬＰ１を有している。ゲート放電電流切替回路１６は、ｐチャネルのトランジスタＰ２２、ｎチャネルのトランジスタＮ２１，Ｎ２２を有している。
【００５０】
比較回路１１のＥｘＮＯＲ回路ＸＮの一方の入力端子には、ラッチ回路１０の出力信号が入力され、他方の入力端子には、両隣の出力ビット回路部のうち一方の出力ビット回路部のラッチ回路（図示せず）からの出力信号が入力される。ＮＡＮＤ回路ＮＡ１の一方の入力端子には、ＥｘＮＯＲ回路ＸＮの出力信号が入力され、他方の入力端子には、両隣の出力ビット回路部のうち他方の出力ビット回路部のＥｘＮＯＲ回路（図示せず）からの出力信号が入力される。インバータ回路ＩＶ１は、ＮＡＮＤ回路ＮＡ１の出力信号を入力し、電位レベルを反転して出力する。
【００５１】
比較回路１２のＤフリップフロップ回路ＤＦＦのデータ入力端子Ｄには、インバータ回路ＩＶ１の出力信号が入力される。また、クロック端子ＣＬには、ＳＴＢ信号が入力される。ＮＡＮＤ回路ＮＡ２の一方の入力端子には、Ｄフリップフロップ回路ＤＦＦの出力端子Ｑからの出力信号が入力され、他方の入力端子には、インバータ回路ＩＶ１の出力信号が入力される。
【００５２】
ＮＡＮＤ回路ＮＡ２の出力信号は、バッファ回路１３のＮＡＮＤ回路ＮＡ３，ＮＡ４の一方の入力端子に入力される。ＮＡＮＤ回路ＮＡ３の他方の入力端子にはラッチ回路１０の出力信号が入力され、ＮＡＮＤ回路ＮＡ４の他方の入力端子にはラッチ回路１０の出力信号が、インバータ回路ＩＶ７を介して入力される。
【００５３】
ラッチ回路１０からの出力信号は、インバータ回路ＩＶ２を介して、レベルシフト回路１４のトランジスタＮ２３のゲートに入力され、インバータ回路ＩＶ２，ＩＶ３を介してトランジスタＮ２４のゲートに入力される。また、インバータ回路ＩＶ４，ＩＶ５を介してゲート放電電流切替回路１６のトランジスタＮ２２のゲートに入力される。
【００５４】
ゲート充電電流切替回路１５のインバータ回路ＩＶ９の入力端子には、インバータ回路ＩＶ８の出力信号が入力される。トランジスタＬＰ１のゲートには、ＮＡＮＤ回路ＮＡ４の出力信号が入力され、ソースには低電圧が印加されている。また、ドレインはインバータ回路ＩＶ９の出力端子及びトランジスタ１８のゲートに接続されている。
【００５５】
レベルシフト回路１４の回路構成は、図１０と同様である。
ゲート放電電流切替回路１６のトランジスタＰ２２のゲートには、レベルシフト回路１４の出力信号が入力され、ソースには高電圧が印加されている。また、ドレインは、トランジスタＮ２２のドレインに接続されている。トランジスタＮ２２のソースは接地されている。トランジスタＮ２１のドレインはトランジスタＰ２２，Ｎ２２のドレイン及びトランジスタ１７のゲートに接続されている。
【００５６】
このような回路において、比較回路１１のＥｘＮＯＲ回路ＸＮは、ラッチ回路１０の出力状態と、両隣の出力ビット回路部のうち一方の出力ビット回路部のラッチ回路（図示せず）の出力状態が同一の場合には、Ｈレベルの出力信号を出力する。このとき、ＮＡＮＤ回路ＮＡ１は、両隣の出力ビット回路部の他方の出力ビット回路部のＥｘＮＯＲ回路の出力状態がＨレベルの場合にはＬレベルの出力信号を出力する。その出力はインバータ回路ＩＶ１を介して反転され、比較回路１１から、隣接する３ビットが同一の出力状態であること示すＨレベルの出力信号が出力される。Ｄフリップフロップ回路ＤＦＦはこのデータを保持する。ＮＡＮＤ回路ＮＡ２は、次に入力されるデータに関しても比較回路１１からＨレベルの出力信号が出力された場合には、隣接する３ビットが同一の出力状態で遷移したことを示すＬレベルの出力信号を出力する。
【００５７】
このとき、ゲート充電電流切替回路１５のトランジスタＬＰ１と、ゲート放電電流切替回路１６のトランジスタＮ２１は、ラッチ回路１０の出力状態によらずオフする。ラッチ回路１０の出力状態がＨレベルの場合には、トランジスタＮ２２がオンすることになるが、このトランジスタＮ２２の電流容量を小さくした場合、トランジスタ１７のゲート電位の放電スピードが遅くなり、出力端子ＯＵＴから出力される出力信号の立ち上がり時間が遅くなる。一方、ラッチ回路１０の出力状態がＬレベルの場合には、インバータ回路ＩＶ９を構成するｐチャネルのトランジスタＬＰ２、ｎチャネルのトランジスタＬＮ１のうち、トランジスタＬＰ２がオンすることになる。このトランジスタＬＰ２の電流能力を小さくした場合、トランジスタ１８のゲート電位の充電スピードが遅くなり、出力端子ＯＵＴから出力される出力信号の立ち下がり時間が遅くなる。
【００５８】
しかしながら、このような回路の場合、回路規模が大きくなる。特にゲート放電電流切替回路１６で用いられている素子は、高耐圧素子である必要があるため面積の増加が避けられない。
【００５９】
以下、図１で示した第１の実施の形態の半導体集積回路において、出力ビット回路部１〜４の詳細な回路構成を説明する。
図３は、第１の実施の形態の半導体集積回路の出力ビット回路部の詳細な回路構成例を示す図である。
【００６０】
ここでは、例として出力ビット回路部２の回路構成例を示しているが、他の出力ビット回路部１，３，４についても同様の構成である。比較回路ＣＰ２，Ｍ２の具体的な回路構成は、図２の比較回路１１，１２とほぼ同様であるのでここでは図示を省略している。但し、以下の回路では、ラッチ回路ＬＴ２の出力状態と、両隣の出力ビット回路部１，３のラッチ回路ＬＴ１，ＬＴ３の出力状態の３ビットが揃った場合に、比較回路Ｍ２がＨレベルの出力信号を出力するとして構成している。これは、図２の比較回路１２のＮＡＮＤ回路ＮＡ２の出力にインバータ回路を追加すればよい。
【００６１】
遅延切替回路Ｄ２は、インバータ回路ＩＶ１０，ＩＶ１１，ＩＶ１２、遅延回路２１，２２、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を有している。
バッファ回路Ｂ２は、インバータ回路ＩＶ１３，ＩＶ１４，ＩＶ１５，ＩＶ１６，ＩＶ１７を有している。
【００６２】
レベルシフト回路ＬＳ２は、ｐチャネルのトランジスタＰ３１，Ｐ３２、ｎチャネルのトランジスタＮ３１，Ｎ３２を有している。
遅延切替回路Ｄ２において、アナログスイッチＳＷ１〜ＳＷ４は、インバータ回路ＩＶ１０またはインバータ回路ＩＶ１０，ＩＶ１１を介した比較回路Ｍ２の出力信号により、オンまたはオフ状態となる。具体的には、比較回路Ｍ２の出力信号がＬレベルの場合には、アナログスイッチＳＷ２，ＳＷ４のみがオンし、比較回路Ｍ２の出力信号がＨレベルの場合には、アナログスイッチＳＷ１，ＳＷ３のみオンする。
【００６３】
また、ラッチ回路ＬＴ２からの出力信号は、インバータ回路ＩＶ１２と遅延回路２１を介してアナログスイッチＳＷ１に入力され、インバータ回路ＩＶ１２を介してアナログスイッチＳＷ２に入力される。ラッチ回路ＬＴ２からの出力信号は、さらに、アナログスイッチＳＷ４に入力されるとともに、遅延回路２２を介してアナログスイッチＳＷ３に入力される。
【００６４】
アナログスイッチＳＷ１，ＳＷ２の出力は、インバータ回路ＩＶ１３を介してレベルシフト回路ＬＳ２のトランジスタＮ３１のゲートに入力されるとともに、インバータ回路ＩＶ１３，ＩＶ１４を介してトランジスタＮ３２のゲートに入力される。
【００６５】
アナログスイッチＳＷ３，ＳＷ４の出力は、インバータ回路ＩＶ１５〜ＩＶ１７を介してトランジスタＮ２のゲートに入力される。
このような出力ビット回路部２において、自身のラッチ回路ＬＴ２の出力状態が、出力ビット回路部１，３のラッチ回路ＬＴ１，ＬＴ３の出力状態と同一の状態で遷移して、比較回路Ｍ２からＨレベルの出力信号が出力されると、アナログスイッチＳＷ１，ＳＷ３がオンする。これにより、ラッチ回路ＬＴ２からの出力信号は、遅延回路２１，２２により遅延されてバッファ回路Ｂ２に入力される。
【００６６】
これによって、出力端子ＯＵＴ２から出力される出力信号の伝達遅延時間が、両隣の出力端子ＯＵＴ１，ＯＵＴ３から出力される出力信号よりも長くなる。このとき、隣接端子間容量Ｃ１２，Ｃ２３の影響によりパルスの立ち上がり時間及び立ち下がり時間を遅延させることができ、スイッチングノイズや電磁波ノイズの発生を抑制することが可能になる。また、図２のようなゲート放電電流切替回路１６を設ける必要がないため、回路規模を大幅に縮小することができる。
【００６７】
図４は、第１の実施の形態の半導体集積回路の各出力端子の出力波形と、隣接する出力端子間の容量負荷の充放電の様子を示す図である。
ここでは、出力端子ＯＵＴ１〜ＯＵＴ５から出力される出力波形（電圧波形）が全てＬレベルからＨレベルに立ち上がる場合と、ＨレベルからＬレベルに立ち下がる場合について示している。そして、偶数ビットの出力信号の伝達遅延時間を長くすることで、出力端子ＯＵＴ２，ＯＵＴ４の出力波形の立ち上がり時間または立ち下がり時間を遅延させる場合の、容量負荷Ｃ２，Ｃ４及び隣接端子間容量Ｃ１２，Ｃ２３，Ｃ３４，Ｃ４５の充放電状態を示している。なお、説明のため、図４では図１で図示を省略した５ビット目の出力段のｐチャネルのトランジスタＰ５、ｎチャネルのトランジスタＮ５と、それに接続された出力端子ＯＵＴ５を図示している。
【００６８】
なお、ここで充電とは、出力端子ＯＵＴ１〜ＯＵＴ５が電極ライン容量Ｃ１〜Ｃ５及び隣接端子間容量Ｃ１２，Ｃ２３，Ｃ３４，Ｃ４５へ電荷を供給することをいい、放電とは、出力端子ＯＵＴ１〜ＯＵＴ５へ、電極ライン容量Ｃ１〜Ｃ５及び隣接端子間容量Ｃ１２，Ｃ２３，Ｃ３４，Ｃ４５からの電荷を引き抜くことをいう。
【００６９】
なお、斜線で図示された容量は、前の状態から充放電を行ったものを示している。
図のように、伝達遅延時間を長くした出力端子ＯＵＴ２からの出力信号よりも、出力端子ＯＵＴ１，ＯＵＴ３からの出力信号が先に立ち上がる。このとき、出力端子ＯＵＴ１からの出力信号によって容量負荷Ｃ１、隣接端子間容量Ｃ１２を充電する必要があるので、出力端子ＯＵＴ１からの出力信号の立ち上がりがなだらかになる。同様に、出力端子ＯＵＴ３からの出力信号によって容量負荷Ｃ３、隣接端子間容量Ｃ２３，Ｃ３４を充電する必要があるので、出力端子ＯＵＴ３からの出力信号の立ち上がりがなだらかになる。その後に立ち上がる出力端子ＯＵＴ２からの出力信号は、容量負荷Ｃ２、隣接端子間容量Ｃ１２，Ｃ２３を充電する必要があるので、出力端子ＯＵＴ２からの出力信号の立ち上がりがなだらかになる。なお、出力端子ＯＵＴ１，ＯＵＴ５は、さらにその隣接ビットの影響もあるが、ここでは考慮しない。
【００７０】
立ち下がり時も同様に、出力端子ＯＵＴ２からの出力信号の立ち下がりタイミングを遅延させているので、出力端子ＯＵＴ２からの出力信号によって駆動される負荷は重くなる。
【００７１】
出力端子ＯＵＴ３〜ＯＵＴ５に関しても同様の負荷状態となる。
このように３出力のうち、中心出力の伝達遅延時間を長くすることにより、３出力が同時に変化して最も軽い負荷になる状態を回避して、重い負荷状態にすることができる。
【００７２】
なお、図４の例では、出力端子ＯＵＴ１，ＯＵＴ３の出力信号が変化し終わってから、出力端子ＯＵＴ２の出力信号の変化を始めているが、遅延回路２１，２２の遅延量を調節して、出力端子ＯＵＴ１，ＯＵＴ３の出力信号が変化している最中に出力端子ＯＵＴ２の出力信号を変化させるようにしてもよい。その場合、充放電しないといけない隣接端子間容量Ｃ１２，Ｃ２３の影響が小さくなり、出力端子ＯＵＴ２の出力信号の立ち上がり時間及び立ち下がり時間が速くなる。遅延時間を遅くしすぎると、タイミングのずれにより誤発光する恐れがあるので、そのことを考慮して遅延回路２１，２２の遅延量を決定して、出力信号の立ち上がり時間及び立ち下がり時間を調整する。
【００７３】
以上のように、１つおきの出力端子ＯＵＴ２，ＯＵＴ４（または出力端子ＯＵＴ１，ＯＵＴ３，ＯＵＴ５）の出力信号のみ伝達遅延時間を遅くする理由は、隣接端子間容量を利用して、立ち上がり時間及び立ち下がり時間を遅くすることができるからである。
【００７４】
なお、たとえば、偶数番目の出力端子ＯＵＴ２，ＯＵＴ４の出力信号を遅延させた場合、奇数番目の出力端子ＯＵＴ３を中心にして、その隣接する出力端子ＯＵＴ２，ＯＵＴ４が、全て同じ出力状態で揃って遷移すると軽負荷状態となるが、偶数番目のみ考慮すれば、十分にノイズや電磁波の発生を抑制することができる。特に、表示パネルのドライバ回路に使用する場合、表示される画像データは複雑なパターンとなるので、奇数番目の出力信号を遅延させる機能を有効としなくても、その影響は少ない。
【００７５】
ところで、出力端子ＯＵＴ１〜ＯＵＴ３の出力信号が全てＬレベルからＨレベルに立ち上がる場合、トランジスタＰ２がオンするタイミングを遅延させるが、トランジスタＮ２については高速にオフして、出力端子ＯＵＴ２をハイインピーダンス状態にすることが望ましい。また、出力端子ＯＵＴ１〜ＯＵＴ３の出力信号が全てＨレベルからＬレベルに立ち下がる場合は、トランジスタＮ２がオンするタイミングを遅延させるが、トランジスタＰ２については高速にオフして、出力端子ＯＵＴ２をハイインピーダンス状態にすることが望ましい。以下、その理由を説明する。
【００７６】
図５は、隣接する３出力がＬレベルからＨレベルに変化する場合の出力段のトランジスタの状態と、出力信号波形を示す図である。
図５（Ａ）は、比較例として、遅延機能を用いなかった場合の、隣接する３つの出力ビット回路部（ｎ−１），ｎ，（ｎ＋１）における、ｐチャネルのトランジスタＰ（ｎ−１），Ｐｎ，Ｐ（ｎ＋１）及びｎチャネルのトランジスタＮ（ｎ−１），Ｎｎ，Ｎ（ｎ＋１）の状態と、出力端子ＯＵＴ（ｎ−１），ＯＵＴｎ，ＯＵＴ（ｎ＋１）から出力される出力信号波形を示している。たとえば、ｎ＝２の場合、図１の出力ビット回路部１，２，３のトランジスタＰ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２，Ｎ３の状態と、出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の出力信号波形を示すことになる。以下の図５（Ｂ），図５（Ｃ）でも同様である。
【００７７】
図５（Ａ）の場合、隣接する３出力をＬレベルからＨレベルに遷移させる際、３つのトランジスタＰ（ｎ−１），Ｐｎ，Ｐ（ｎ＋１）は同時にオンし、トランジスタＮ（ｎ−１），Ｎｎ，Ｎ（ｎ＋１）は同時にオフする。これにより、出力端子ＯＵＴ（ｎ−１），ＯＵＴｎ，ＯＵＴ（ｎ＋１）からの出力信号は同時に急峻に立ち上がり、ノイズの原因になってしまう。
【００７８】
図５（Ｂ）は、出力ビット回路部ｎの遅延切替回路Ｄｎを有効にした場合のｐチャネルのトランジスタＰ（ｎ−１），Ｐｎ，Ｐ（ｎ＋１）及びｎチャネルのトランジスタＮ（ｎ−１），Ｎｎ，Ｎ（ｎ＋１）の状態と、出力端子ＯＵＴ（ｎ−１），ＯＵＴｎ，ＯＵＴ（ｎ＋１）から出力される出力信号波形を示している。トランジスタＰｎ，Ｎｎがオン、オフするタイミングを、トランジスタＰ（ｎ−１），Ｐ（ｎ＋１），Ｎ（ｎ−１），Ｎ（ｎ＋１）がオン、オフするタイミングよりも遅延させている。これにより、出力端子ＯＵＴｎの出力信号の立ち上がりが遅れる。また、隣接端子間容量を充電するために、隣接する出力端子ＯＵＴ（ｎ−１），ＯＵＴ（ｎ＋１）から出力される出力信号の立ち上がり時間も遅延される。
【００７９】
図５（Ｃ）は、図５（Ｂ）と同様に、出力ビット回路部ｎの遅延切替回路Ｄｎを有効にした場合のｐチャネルのトランジスタＰ（ｎ−１），Ｐｎ，Ｐ（ｎ＋１）及びｎチャネルのトランジスタＮ（ｎ−１），Ｎｎ，Ｎ（ｎ＋１）の状態と、出力端子ＯＵＴ（ｎ−１），ＯＵＴｎ，ＯＵＴ（ｎ＋１）から出力される出力信号波形を示している。但し、トランジスタＮｎをオフするタイミングを、トランジスタＰｎがオンするタイミングより速くしている。これにより、トランジスタＰｎ，Ｎｎが同時にオフの状態が発生し、出力端子ＯＵＴｎはハイインピーダンス状態になる。このとき隣接端子間容量の影響で、出力端子ＯＵＴｎの出力波形は持ち上がる。この隣接端子間容量を充電するために負荷が重くなり、隣接する出力端子ＯＵＴ（ｎ−１），ＯＵＴ（ｎ＋１）の出力信号においても立ち上がり時間が遅くなる。トランジスタＰｎがオンになると出力端子ＯＵＴｎからの出力信号は立ち上がり、Ｈレベルになる。この場合、出力端子ＯＵＴｎからの出力信号はある程度持ち上がった電位から隣接端子間容量を充電するため、消費電流は少なくて済み、先に充電した出力端子ＯＵＴ（ｎ−１），ＯＵＴ（ｎ＋１）の消費電流が無駄になることがない。
【００８０】
このような図５（Ｃ）の機能を実現するため、遅延回路２１，２２を以下のような回路構成とすることが望ましい。
図６は、遅延回路の一例の回路図である。
【００８１】
ｐチャネルのトランジスタＰ４１と、ｎチャネルのトランジスタＮ４１によるインバータ回路と、ｐチャネルのトランジスタＰ４２と、ｎチャネルのトランジスタＮ４２によるインバータ回路の、２段のインバータ構成となっている。
【００８２】
出力段のトランジスタＰ２，Ｎ２がオンする際には、遅延回路２１，２２の出力はＬレベルである。そのため、１段目のインバータ回路では、トランジスタＰ４１のゲート長を長くしたり、ゲート幅を短くしたりしてトランジスタＮ４１より電流容量を小さくする。２段目のインバータ回路では、トランジスタＮ４２の電流容量をトランジスタＰ４２より小さくする。これにより、出力段のトランジスタＰ２，Ｎ２がオンするときの遅延量を、オフするときの遅延量よりも多くすることができ、図５（Ｃ）のようなハイインピーダンス状態が実現可能になる。
【００８３】
次に、第２の実施の形態の半導体集積回路を説明する。
図７は、第２の実施の形態の半導体集積回路の構成を示す図である。
４ビットの出力部分のみ図示している。
【００８４】
図１と同じ構成要素については同一符号を付している。
第２の実施の形態の半導体集積回路の出力ビット回路部１ａ，２ａ，３ａ，４ａは、自己ビットと両隣のビットの３ビットがＬレベルからＨレベルに揃って遷移した場合に、ｐチャネルのトランジスタＰ１〜Ｐ４をオンまたはオフするタイミングを遅延させることで、出力信号の伝達遅延時間を長くする遅延切替回路Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４を有している。また、バッファ回路Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４を介して、ラッチ回路ＬＴ１〜ＬＴ４の出力信号を入力するゲート充電電流切替回路Ｇ１，Ｇ２，Ｇ３，Ｇ４を有している。ゲート充電電流切替回路Ｇ１〜Ｇ４は、ｎチャネルのトランジスタＮ１〜Ｎ４のゲートに接続されている。
【００８５】
図８は、第２の実施の形態の半導体集積回路の出力ビット回路部の詳細な回路構成例を示す図である。
なお、図３と同じ構成要素については同一符号を付している。
【００８６】
また、ここでは例として出力ビット回路部２ａの回路構成例を示しているが、他の出力ビット回路部１ａ，３ａ，４ａについても同様の構成である。
遅延切替回路Ｄ１２では、図３の遅延切替回路Ｄ２において、ｎチャネルのトランジスタＮ２に入力する信号の遅延量を切り替えるための構成要素（遅延回路２２、アナログスイッチＳＷ３，ＳＷ４）を省いた構成となっている。
【００８７】
バッファ回路Ｂ１２は、図３のバッファ回路Ｂ２のインバータ回路ＩＶ１３，ＩＶ１４の他に、ＮＡＮＤ回路ＮＡ１１、インバータ回路ＩＶ２１，ＩＶ２２を有している。ＮＡＮＤ回路ＮＡ１１の一方の入力端子には、インバータ回路ＩＶ１０を介して比較回路Ｍ２の出力信号が入力され、他方の入力端子には、インバータ回路ＩＶ２１を介してラッチ回路ＬＴ２の出力信号が入力される。インバータ回路ＩＶ２２はインバータ回路ＩＶ２１で反転されたラッチ回路ＬＴ２の出力信号の電位レベルをさらに反転して出力する。
【００８８】
ゲート充電電流切替回路Ｇ２は、トランジスタＮ２をオンするタイミングを遅延させる他の遅延切替回路として機能し、ｐチャネルのトランジスタＬＰ１１とインバータ回路ＩＶ２３を有している。この回路構成は、図２のゲート充電電流切替回路１５と同じである。インバータ回路ＩＶ２３には、インバータ回路ＩＶ２２の出力信号が入力され、トランジスタＬＰ１１のゲートには、ＮＡＮＤ回路ＮＡ１１の出力信号が入力され、ドレインは、インバータ回路ＩＶ２３の出力端子及びトランジスタＮ２に接続されている。なお、インバータ回路ＩＶ２３は、ｐチャネルのトランジスタＬＰ１２とｎチャネルのトランジスタＬＮ１１を有している。
【００８９】
このような第２の実施の形態の半導体集積回路では、偶数番目または奇数番目の遅延切替回路Ｄ１１〜Ｄ１４を有効にして、第１の実施の形態の半導体集積回路と同様に、隣接する３出力が全てＬレベルからＨレベルに立ち上がる場合に、中心の出力信号を遅延させる。隣接する３出力が全てＨレベルからＬレベルに立ち下がる場合には、第１の実施の形態の半導体集積回路とは異なり、ゲート充電電流切替回路Ｇ１〜Ｇ４により、ｎチャネルのトランジスタＮ１〜Ｎ４のゲート電位の立ち上がり速度を遅延させ、出力端子ＯＵＴ１〜ＯＵＴ４からの出力信号の立ち下がり時間を遅らす。
【００９０】
具体的には、ラッチ回路ＬＴ２の出力状態がＬレベルになった場合、インバータ回路ＩＶ２３を構成するｐチャネルのトランジスタＬＰ１２、ｎチャネルのトランジスタＬＮ１１のうち、トランジスタＬＰ１２がオンすることになる。このトランジスタＬＰ１２の電流容量を他より小さくしておけば、充電電流が少なくなるように切り替わるので、トランジスタＮ２のゲート電位の充電スピードが遅くなり、出力端子ＯＵＴ２からの出力信号の立ち下がり時間を遅くすることができる。この手法は、隣接容量を利用したものではないため、偶数番目または奇数番目の出力ビット回路部１ａ〜４ａにかかわらず機能する。そのため、全ての出力端子ＯＵＴ１〜ＯＵＴ４からの出力信号において、隣接する３出力がＨレベルからＬレベルに立ち下る場合、立ち下がり時間を遅くすることができ、スイッチングノイズや電磁波ノイズの発生を抑制することが可能になる。
【００９１】
また、ゲート充電電流切替回路Ｇ１〜Ｇ４は、高耐圧にする必要がないので、小規模の回路で実現可能である。
【図面の簡単な説明】
【００９２】
【図１】第１の実施の形態の半導体集積回路の構成を示す図である。
【図２】特願２００７−００９４８７号で示された半導体集積回路の１つの出力ビット回路部の回路構成を示す図である。
【図３】第１の実施の形態の半導体集積回路の出力ビット回路部の詳細な回路構成例を示す図である。
【図４】第１の実施の形態の半導体集積回路の各出力端子の出力波形と、隣接する出力端子間の容量負荷の充放電の様子を示す図である。
【図５】隣接する３出力がＬレベルからＨレベルに変化する場合の出力段のトランジスタの状態と、出力信号波形を示す図である。
【図６】遅延回路の一例の回路図である。
【図７】第２の実施の形態の半導体集積回路の構成を示す図である。
【図８】第２の実施の形態の半導体集積回路の出力ビット回路部の詳細な回路構成例を示す図である。
【図９】容量負荷に接続されたパネル駆動回路として構成された半導体集積回路の一部を示す図である。
【図１０】バッファ回路とレベルシフト回路部分の詳細な構成を示す図である。
【図１１】半導体集積回路の信号波形の一例を示す図である。
【図１２】半導体集積回路の各出力端子の出力波形と、出力端子に接続される容量負荷の充放電の様子を示す図である。
【図１３】容量負荷の違いによる出力波形の差異を示す図である。
【符号の説明】
【００９３】
１，２，３，４  出力ビット回路
Ｂ１，Ｂ２，Ｂ３，Ｂ４  バッファ回路
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４  比較回路
Ｄ１，Ｄ２，Ｄ３，Ｄ４  遅延切替回路
ＬＳ１，ＬＳ２，ＬＳ３，ＬＳ４  レベルシフト回路
ＬＴ１，ＬＴ２，ＬＴ３，ＬＴ４  ラッチ回路
Ｍ１，Ｍ２，Ｍ３，Ｍ４  比較回路（記憶回路付）
Ｎ１，Ｎ２，Ｎ３，Ｎ４  ｎチャネルのトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４  ｐチャネルのトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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