(57)【要約】【課題】データ構造が異なる複数種類のパターンデータが用いられる場合であっても、動作速度の低下及び回路規模の大幅な増大を招くことなく所望のパターンを発生することができるパターン発生装置等を提供する。【解決手段】パターン発生装置１は、２個の入力ポート１２ａ，１２ｂを介して同時に書き込みが可能なメモリ１２と、ライトデータＷＤ１が連続する第１データ構造のパターンデータを２個のデータ群に分割した第２データ構造である場合には入力ポート１２ａ，１２ｂの双方を介した書き込みを行うことにより第２データ構造を第１データ構造に変換したパターンデータをメモリ１２に書き込む書き込み制御部１１と、メモリ１２から読み出されるパターンデータに基づいてパターンＰ１を生成するパターン生成部１５とを備える。【選択図】図１
2009204489.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるパターンデータに従った所定のパターンを発生するパターン発生装置において、
ｎ個（ｎは２以上の整数）の入力ポートを有しており、当該入力ポートを介して異なるｎ個の領域に同時に書き込みが可能な記憶部と、
前記外部から入力されるパターンデータが、前記所定のパターンの発生順に連続する第１データ構造のパターンデータを所定の規則に従ってｎ個のデータ群に分割した第２データ構造である場合には前記記憶部に対して前記ｎ個の入力ポートを介して前記所定の規則に応じた書き込みを行うことにより前記第２データ構造を前記第１データ構造に変換したパターンデータを前記記憶部に書き込む書込制御部と、
前記記憶部から読み出される前記パターンデータに基づいて前記所定のパターンを生成するパターン生成部と
を備えることを特徴とするパターン発生装置。
【請求項２】
前記第２データ構造は、前記第１データ構造のパターンデータのうちのｉ＋ｎ・ｊ番目（ｉは０≦ｉ＜ｎを満たす整数、ｊは０以上の整数）のパターンデータがｉ番目のデータ群に属するように分割された構造であることを特徴とする請求項１記載のパターン発生装置。
【請求項３】
前記記憶部は、１ビット単位の書き込みが可能であることを特徴とする請求項１又は請求項２記載のパターン発生装置。
【請求項４】
前記書込制御部は、前記パターンデータとともに外部から入力されるアドレスから、前記パターンデータの書き込みを行う領域を指定するアドレスを前記記憶部の入力ポート毎に生成するアドレス生成部と、
前記外部から入力されるパターンデータから、前記記憶部に書き込むべきデータを前記記憶部の入力ポート毎に生成するデータ生成部と、
前記データ生成部によって生成されるデータのうち、前記記憶部に書き込むべきビットを示すビット情報を前記記憶部の入力ポート毎に生成するビット情報生成部と
を備えることを特徴とする請求項３記載のパターン発生装置。
【請求項５】
前記外部から入力されるアドレスを参照して、前記パターンデータが前記ｎ個のデータ群のうちの何れに属するかを示す情報を前記アドレス生成部及び前記ビット情報生成部に出力するデコード部を備えることを特徴とする請求項４記載のパターン発生装置。
【請求項６】
半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、
前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として前記所定のパターンを発生する請求項１から請求項５の何れか一項に記載のパターン発生装置を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のパターンを発生するパターン発生装置、及び当該装置で発生したパターンを用いて半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う。この半導体試験装置は、上記の試験信号を生成する試験パターン、上記の期待値を生成する期待パターン等の各種パターンを発生するパターン発生装置を備える。パターン発生装置が発生するパターンには、いくつかのフォーマット（波形フォーマット）が存在するが、このフォーマットの代表的なものとしては、ＲＺ（Return to Zero）及びＮＲＺ（Non Return to Zero）が挙げられる。
【０００３】
図５は、従来のパターン発生装置の要部構成を示すブロック図である。図５に示す通り、従来の試験信号生成装置１００は、メモリ１０１、パターンリードアドレス制御部１０２、パターンデータ生成部１０３、及びパターン生成部１０４を備えており、半導体試験装置を統括的に制御する制御装置（図示省略）から出力されるライトアドレスＷＡ１００、ライトデータＷＤ１００、及びタイミング信号ＴＳ１００に応じたパターンＰ１００を発生する。
【０００４】
ここで、上記のライトアドレスＷＡ１００はライトデータＷＤ１００を書き込むメモリ１０１の領域を指定する８ビットのアドレスである。また、ライトデータＷＤ１００は、パターンＰ１００を生成するために用いられる８ビットのデータである。タイミング信号ＴＳ１００は、メモリ１０１からの読み出しタイミング及びパターンＰ１００の発生タイミングを規定する信号である。
【０００５】
メモリ１０１は、不図示の制御装置から出力されるライトデータＷＤ１００をライトアドレスＷＡ１００で指定される領域に記憶する。尚、ここでは、メモリ１０１の記憶容量が８ビット×２５６ワードであるとする。図６は、メモリ１０１のメモリマップを示す図である。図６に示す通り、メモリ１０１に対しては、「＃０」〜「＃２５５」の２５６通りのライトアドレスＷＡ１００と、「＃０」〜「＃２５５」の２５６通りのパターンリードアドレスＲＤ１００とを指定することができる。
【０００６】
メモリ１０１の１つのアドレスで指定される領域には、最下位ビット（Ｄ０）から最上位ビット（Ｄ７）までの８ビットのデータが格納される。例えば、アドレス「＃０」で指定される領域には、パターンデータ「ＰＤ０」〜「ＰＤ７」が格納される。図６に示す通り、メモリ１０１は、パターンデータ「ＰＤ０」〜「ＰＤ２０４７」の計２０４８ビット分のパターンデータを記憶する容量を有しており、番号順に連続するパターンデータ「ＰＤ０」〜「ＰＤ２０４７」を図６に示す通り記憶する。
【０００７】
パターンリードアドレス制御部１０２は、タイミング信号ＴＳ１００に同期して、メモリ１０１に記憶されたパターンデータの読み出し制御を行う。具体的には、タイミング信号ＴＳ１００の立ち下がりエッジが８回入力される度にパターンリードアドレスＲＡ１００をインクリメントし、そのパターンリードアドレスＲＡ１００で指定されるメモリ１０１の領域から８ビット分のパターンデータをパターンリードデータＲＤ１００として読み出す制御を行う。
【０００８】
パターンデータ生成部１０３は、タイミング信号ＴＳ１００に同期して、メモリ１０１から読み出されたパターンリードデータＲＤ１００から、パターンデータＰＤ１００を生成する。具体的には、パターンリードデータＲＤ１００の最下位ビット（Ｄ０）から最上位ビット（Ｄ７）までの各ビットの値を、タイミング信号ＴＳ１００の立ち下がりエッジが入力される度に順に出力することにより、パターンデータＰＤ１００を生成する。パターン生成部１０４は、パターンデータ生成部１０３で生成されたパターンデータＰＤ１００を用い、不図示の制御装置によって設定されたフォーマットに従ったパターンＰ１００をタイミング信号ＴＳ１００に同期して生成する。
【０００９】
次に、上記構成におけるパターン発生装置１００の動作について説明する。まず、不図示の制御装置からパターン発生装置１００に対してライトアドレスＷＡ１００とライトデータＷＤ１００とが出力され、発生させるパターンＰ１００に応じたパターンデータが順次メモリ１０１に書き込まれて記憶される。また、不図示の制御装置によって、パターンＰ１００のフォーマット（ＲＺ，ＮＲＺ等）をパターン生成部１０４に設定する処理が行われる。
【００１０】
以上の処理が終了すると、不図示の制御装置からタイミング信号ＴＳ１００が出力され、メモリ１０１からのパターンデータの読み出しが開始される。具体的には、パターンリードアドレス制御部１０２に対してタイミング信号ＴＳ１００の立ち下がりエッジが８回入力される度にパターンリードアドレスＲＡ１００がインクリメントされ、そのパターンリードアドレスＲＡ１００で指定されるメモリ１０１の領域から８ビット分のパターンデータがパターンリードデータＲＤ１００として順次読み出される。
【００１１】
メモリ１０１から読み出されたパターンリードデータＲＤ１００はパターンデータ生成部１０３に入力され、パターンデータ生成部１０３において最下位ビット（Ｄ０）から最上位ビット（Ｄ７）までの各ビットの値が、タイミング信号ＴＳ１００の立ち下がりエッジが入力される度に順に出力されることにより、パターンデータＰＤ１００が生成される。このパターンデータＰＤ１００はパターン生成部１０４に入力され、パターン生成部１０４において、不図示の制御装置によって設定されたフォーマットに従ったパターンＰ１００の生成処理がタイミング信号ＴＳ１００に同期して行われる。
【００１２】
図７は、パターン生成部１０４で行われる処理を説明するためのタイミングチャートである。尚、図７に示すタイミングチャートは、パターンＰ１００のフォーマットがＲＺに設定された場合のものである。図７に示す通り、パターン生成部１０４には、半導体デバイスの試験サイクルを規定するレートＲＴ１００を基準としてタイミング信号ＴＳ１００及びパターンデータＰＤ１００が入力される。フォーマットがＲＺに設定されている場合には、各レートＲＴ１００において、タイミング信号ＴＳ１００の立ち上がりエッジが入力された時点でパターンデータＰＤが「Ｈ（ハイ）」レベルであるときにはパターンＰ１００を「Ｈ」レベルとし、タイミング信号ＴＳ１００の立ち下がりエッジが入力された時点でパターンデータＰＤが「Ｈ」レベルであるときにはパターンＰＡ１００を「Ｌ（ロー）」レベルにする処理がパターン生成部１０４で行われる。
【００１３】
メモリ１０１からパターンリードデータＲＤ１００の読み出しが行われる度に、上述した処理が繰り返されることにより、パターン発生装置１００からはメモリ１０１に記憶されたパターンデータに応じたパターンＰ１００が出力される。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１，２を参照されたい。
【特許文献１】特開平１１−８６５９３号公報
【特許文献２】特開２００６−２９４１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、従来のパターン発生装置１００は、図７に示す通り、１つのレートＲＴ１００内にタイミング信号ＴＳ１００の立ち上がりエッジと立ち下がりエッジとがそれぞれ１つずつ配置された状態を前提としてパターンＰ１００を発生する。尚、かかる状態におけるパターン発生モードを「ＳＤＲ（Single Data Rate）モード」という。これに対し、近年では、パターンＰ１００の発生を、上記の「ＳＤＲモード」以外に「ＤＤＲ（Double Data Rate）モード」で行うパターン発生装置を備える半導体試験装置の開発が行われている。
【００１５】
図８は、パターン発生モードの１つであるＤＤＲモードを説明するためのタイミングチャートである。図８に示す通り、ＤＤＲモードとは、１つのレート内にタイミング信号ＴＳ１００の立ち上がりエッジと立ち下がりエッジとがそれぞれ２つずつ配置された状態でパターンＰ１００を発生させるパターン発生モードである。ＤＤＲモードでパターンＰ１００を発生させる場合には、１つのレート内に前半パターンデータと後半パターンデータとの２つのパターンデータＰ１００が必要になる。図８に示す例においては、レートＲＴ１０１では、前半パターンデータとして「ＰＤ０Ａ」が用いられ、後半パターンデータとして「ＰＤ０Ｂ」が用いられる。また、続くレートＲＴ１０２では、前半パターンデータとして「ＰＤ１Ａ」が用いられ、後半パターンデータとして「ＰＤ１Ｂ」が用いられる。
【００１６】
ここで、ＤＤＲモードで用いられるパターンデータはデータ構造が異なる２つのものが存在し、これらはユーザ毎にユーザの使用方法に応じて適宜使い分けられる。図９は、ＤＤＲモードで用いられるパターンデータのデータ構成を示す図である。図５（ａ）に示すデータ構造は、パターンＰ１００の発生順にパターンデータが連続する構造であり、これを第１データ構造という。つまり、第１データ構造では、０番目のレートで用いられる前半パターンデータ「ＰＤ０Ａ」，０番目のレートで用いられる後半パターンデータ「ＰＤ０Ｂ」，１番目のレートで用いられる前半パターンデータ「ＰＤ１Ａ」，１番目のレートで用いられる後半パターンデータ「ＰＤ１Ｂ」，…，１０２３番目のレートで用いられる前半パターンデータ「ＰＤ１０２３Ａ」，１０２３番目のレートで用いられる後半パターンデータ「ＰＤ１０２３Ｂ」とパターンデータが連続する。
【００１７】
これに対し、図５（ｂ）に示すデータ構造は、上述した前半パターンデータと後半パターンデータとに分けた構造であり、これを第２データ構造という。つまり、第２データ構造では、０番目のレートで用いられる前半パターンデータ「ＰＤ０Ａ」，１番目のレートで用いられる前半パターンデータ「ＰＤ１Ａ」，…，１０２３番目のレートで用いられる前半パターンデータ「ＰＤ１０２３Ａ」からなる前半データ群と、０番目のレートで用いられる後半パターンデータ「ＰＤ０Ｂ」，１番目のレートで用いられる後半パターンデータ「ＰＤ１Ｂ」，…，１０２３番目のレートで用いられる後半パターンデータ「ＰＤ１０２３Ｂ」からなる後半データ群とに分けられる。
【００１８】
従来のパターン発生装置１００は、メモリ１０１に記憶されたパターンデータの順序（図６に示すパターンデータ「ＰＤ０」〜「ＰＤ２０４７」の順序）でパターンＰ１００を発生する。このため、ユーザが、上述した第１データ構造のパターンデータを用いる場合には、第１データ構造のパターンデータをそのままメモリ１０１に記憶させればユーザの意図したパターンＰ１００が発生される。これに対し、ユーザが第２データ構造のパターンデータを用いる場合には、第２データ構造のパターンデータをそのままメモリ１０１に記憶させてもユーザの意図したパターンＰ１００は発生されない。ここで、第２データ構造のパターンデータを用いる場合において、ユーザの意図したパターンＰ１００を発生させるためには、以下の（１），（２）に挙げる方法が考えられる
【００１９】
（１）データ構造変換法
これは、ユーザが専用の変換プログラムを用いて第２データ構造のパターンデータを第１データ構造のパターンデータに予め変換し、変換後の第１データ構造のパターンデータをメモリ１０１に記憶させる方法である。
（２）マルチプレクス法
これは、第２データ構造のパターンデータをなす前半データ群と後半データ群とをメモリ１０１の異なる領域にそれぞれ記憶しておき、パターンＰ１００の発生時に、メモリ１０１から読み出された前半データ群に属するパターンデータと後半データ群に属するパターンデータとをマルチプレクス（合成）して第１データ構造のパターンデータのように連続させる方法である。
【００２０】
しかしながら、上記のデータ構造変換法は、パターンデータ数が多い場合にはデータ構造の変換に長時間を要するとともにユーザの煩雑な手間及びデータの管理が必要になり、結果的にはトータルの試験時間が長くなるという問題がある。また、上記のマルチプレクス法は、メモリ１０１に第１データ構造のパターンデータが記憶される場合と、第２データ構造のパターンデータが記憶される場合とで、メモリ１０１から読み出されたパターンリードメモリＲＤ１００に対する処理を切り替える必要がある。このため、構成が複雑になるとともに、パターン発生装置１００の動作速度が低下するという問題がある。
【００２１】
本発明は上記事情に鑑みてなされたものであり、データ構造が異なる複数種類のパターンデータが用いられる場合であっても、動作速度の低下及び回路規模の大幅な増大を招くことなく所望のパターンを発生することができるパターン発生装置、及び当該装置を備えることにより半導体デバイスの試験を効率良く行うことができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明のパターン発生装置は、外部から入力されるパターンデータ（ＷＤ１）に従った所定のパターン（Ｐ１）を発生するパターン発生装置（１）において、ｎ個（ｎは２以上の整数）の入力ポート（１２ａ、１２ｂ）を有しており、当該入力ポートを介して異なるｎ個の領域に同時に書き込みが可能な記憶部（１２）と、前記外部から入力されるパターンデータが、前記所定のパターンの発生順に連続する第１データ構造のパターンデータを所定の規則に従ってｎ個のデータ群に分割した第２データ構造である場合には前記記憶部に対して前記ｎ個の入力ポートを介して前記所定の規則に応じた書き込みを行うことにより前記第２データ構造を前記第１データ構造に変換したパターンデータを前記記憶部に書き込む書込制御部（１１）と、前記記憶部から読み出される前記パターンデータに基づいて前記所定のパターンを生成するパターン生成部（１５）とを備えることを特徴としている。
この発明によると、外部から入力されるパターンデータが第２データ構造である場合には、パターンデータがｎ個の入力ポートを介して所定の規則に応じて記憶部に書き込まれることにより、記憶部には第１データ構造に変換されたパターンデータが記憶される。
また、本発明のパターン発生装置は、前記第２データ構造が、前記第１データ構造のパターンデータのうちのｉ＋ｎ・ｊ番目（ｉは０≦ｉ＜ｎを満たす整数、ｊは０以上の整数）のパターンデータがｉ番目のデータ群に属するように分割された構造であることを特徴としている。
また、本発明のパターン発生装置は、前記記憶部が、１ビット単位の書き込みが可能であることを特徴としている。
また、本発明のパターン発生装置は、前記書込制御部が、前記パターンデータとともに外部から入力されるアドレス（ＷＡ１）から、前記パターンデータの書き込みを行う領域を指定するアドレス（ＷＡ１１、ＷＡ１２）を前記記憶部の入力ポート毎に生成するアドレス生成部（２２）と、前記外部から入力されるパターンデータから、前記記憶部に書き込むべきデータ（ＷＤ１１、ＷＤ１２）を前記記憶部の入力ポート毎に生成するデータ生成部（２３）と、前記データ生成部によって生成されるデータのうち、前記記憶部に書き込むべきビットを示すビット情報（ＢＥ１１、ＢＥ１２）を前記記憶部の入力ポート毎に生成するビット情報生成部（２４）とを備えることを特徴としている。
更に、本発明のパターン発生装置は、前記外部から入力されるアドレスを参照して、前記パターンデータが前記ｎ個のデータ群のうちの何れに属するかを示す情報（Ｇ１）を前記アドレス生成部及び前記ビット情報生成部に出力するデコード部（２１）備えることを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として前記所定のパターンを発生する上記の何れかに記載のパターン発生装置を備えることを特徴としている。
【発明の効果】
【００２３】
本発明によれば、外部から入力されるパターンデータが第２データ構造である場合には、ｎ個の入力ポートを介して所定の規則に応じて記憶部にパターンデータを書き込むことにより、第１データ構造に変換されたパターンデータが記憶部に記憶される。このため、データ構造が異なる複数種類のパターンデータが用いられる場合であっても、動作速度の低下及び回路規模の大幅な増大を招くことなく所望のパターンを発生することができるという効果がある。また、本発明のパターン発生装置を半導体試験装置に備えることにより、半導体デバイスの試験を効率良く行うことができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の一実施形態によるパターン発生装置及び半導体試験装置について詳細に説明する。図１は、本発明の一実施形態によるパターン発生装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のパターン発生装置１は、書き込み制御部１１（書込制御部）、メモリ１２（記憶部）、パターンリードアドレス制御部１３、パターンデータ生成部１４、及びパターン生成部１５を備えており、外部から入力されるライトアドレスＷＡ１、ライトデータＷＤ１（パターンデータ）、切り替え信号Ｃ１、及びタイミング信号ＴＳ１に応じたパターンＰ１を発生する。また、図１に示すパターン発生装置１は、ＳＤＲモードでのパターン発生に加えてＤＤＲモードでのパターンの発生が可能である。
【００２５】
上記のライトアドレスＷＡはライトデータＷＤ１を書き込むメモリ１２の領域を指定する８ビットのアドレスである。また、ライトデータＷＤ１は、パターンＰ１を生成するために用いられる８ビットのデータである。切り替え信号Ｃ１は、外部から入力されるパターンデータ（ライトデータＷＤ１）のデータ構造を示す信号である。タイミング信号ＴＳ１は、メモリ１２からの読み出しタイミング及びパターンＰ１の発生タイミングを規定する信号である。
【００２６】
ここで、上記のパターンデータのデータ構造としては、パターンＰ１の発生順に連続する第１データ構造と、第１データ構造のパターンデータを所定の規則に従ってｎ個（ｎは２以上の整数）のデータ群に分割した第２データ構造とがある。具体的に、第２データ構造は、第１データ構造のパターンデータのうちのｉ＋ｎ・ｊ番目（ｉは０≦ｉ＜ｎを満たす整数、ｊは０以上の整数）のパターンデータがｉ番目のデータ群に属するように分割された構造である。上記の変数ｎが「２」である場合には、第１データ構造のパターンデータは例えば図９（ａ）に示す構造であり、第２データ構造のパターンデータは例えば図５（ｂ）に示す構造である。尚、本実施形態では、上記の変数ｎが「２」である場合を例に挙げて説明する。
【００２７】
書き込み制御部１１は、アドレスデコード部２１（デコード部）、ライトアドレス生成部２２（アドレス生成部）、ライトデータ生成部２３（データ生成部）、及びビットイネーブル生成部２４（ビット情報生成部）を備えており、メモリ１２に対するパターンデータ（ライトデータＷ１）の書き込み制御を行う。この書き込み制御部１１は、外部から入力される切り替え信号Ｃ１に応じてメモリ１２への書き込み制御を切り替える。
【００２８】
具体的には、切り替え信号Ｃ１によって示されるデータ構造が第１データ構造である場合（切り替え信号Ｃ１が「Ｌ」レベルの場合）には、書き込み制御部１１は、メモリ１２が備える２個の入力ポート１２ａ，１２ｂ（詳細は後述する）のうちの何れか一方の入力ポートを介してライトデータＷＤ１として入力されるパターンデータをメモリ１２に書き込む制御を行う。これに対し、切り替え信号Ｃ１によって示されるデータ構造が第２データ構造である場合（切り替え信号Ｃ１が「Ｈ」レベルの場合）には、書き込み制御部１１は、メモリ１２が備える２個の入力ポート１２ａ，１２ｂの双方を介してライトデータＷＤ１として入力されるパターンデータをメモリ１２に書き込むことにより、第２データ構造を第１データ構造に変換したパターンデータをメモリ１２に書き込む制御を行う。
【００２９】
アドレスデコード部２１は、外部から入力されるライトアドレスＷＡ１をデコードし、ライトデータＷＤ１として入力されるパターンデータが、分割された２個のデータ群のうちの何れに属するかを示すグループ信号Ｇ１を出力する。具体的には、入力されるライトアドレスＷＡ１が「０」〜「１２７」である場合には前半データ群である旨を示す「Ｌ」レベルのグループ信号Ｇ１を出力し、入力されるライトアドレスＷＡ１が「１２８」〜「２５５」である場合には後半データ群である旨を示す「Ｈ」レベルのグループ信号Ｇ１を出力する。尚、前述した通り、ライトアドレスＷＡ１は８ビットであるため「０」〜「２５５」の２５６通りの値をとる。
【００３０】
ライトアドレス生成部２２は、外部から入力されるライトアドレスＷＡ１及び切り替え信号Ｃ１並びにアドレスデコード部２１から出力されるグループ信号Ｇ１を入力としており、パターンデータ（ライトデータＷＤ１）の書き込みを行うメモリ１２の領域を指定する入力ポート１２ａ，１２ｂ毎のライトアドレスＷＡ１１，ＷＡ１２を生成する。具体的に、切り替え信号Ｃ１が「Ｌ」レベルの場合（第１データ構造を示すものである場合）には、グループ信号Ｇ１のレベルに拘わらず、外部から入力されるライトアドレスＷＡ１をそのままライトアドレスＷＡ１１として出力するとともに、全てのビットを「０」にしたライトアドレスＷＡ１２を出力する。
【００３１】
これに対し、切り替え信号Ｃ１が「Ｈ」レベルの場合（第２データ構造を示すものである場合）には、外部から入力されるライトアドレスＷＡ１に対してグループ信号Ｇ１のレベルに応じた以下に示す演算を行ってライトアドレスＷＡ１１，ＷＡ１２としてそれぞれ出力する。尚、以下の式ではライトアドレスＷＡ１で指定されるアドレスをα、ライトアドレス生成部２２で生成されるライトアドレスＷＡ１１，ＷＡ１２で指定されるアドレスをそれぞれβ１，β２としている。
【００３２】
グループ信号Ｇ１が「Ｌ」レベルの場合（前半データ群の場合）
β１＝α×２
β２＝α×２＋１
グループ信号Ｇ１が「Ｈ」レベルの場合（後半データ群の場合）
β１＝（α−１２８）×２
β２＝（α−１２８）×２＋１
【００３３】
ライトデータ生成部２３は、外部から入力されるライトデータＷＤ１（パターンデータ）及び切り替え信号Ｃ１を入力としており、メモリ１２の入力ポート１２ａ，１２ｂ毎に書き込むべきデータＷＤ１１，ＷＤ１２を生成する。具体的に、切り替え信号Ｃ１が「Ｌ」レベルの場合（第１データ構造を示すものである場合）には、外部から入力されるライトデータＷＤ１をそのままライトデータＷＤ１１として出力するとともに、全てのビットを「０」にしたライトデータＷＤ１２を出力する。
【００３４】
これに対し、切り替え信号Ｃ１が「Ｈ」レベルの場合（第２データ構造を示すものである場合）には、ライトデータ生成部２３は、図２に示す通り、８ビットのライトデータＷＤ１から、隣接する２ビットの値が等しい８ビットからなるライトデータＷＤ１１，ＷＤ１２をそれぞれ生成する。図２は、パターンデータが第２データ構造である場合に、ライトデータ生成部２３で生成されるライトデータの一例を示す図である。
【００３５】
図２に示す例では、ビット「Ｄ０」〜「Ｄ７」からなる８ビットのライトデータＷＤ１のうちの下位４ビット「Ｄ０」〜「Ｄ３」から、隣接する２ビットの値が等しい８ビットのライトデータＷＤ１１（「Ｄ０」，「Ｄ０」，「Ｄ１」，「Ｄ１」，「Ｄ２」，「Ｄ２」，「Ｄ３」，Ｄ３」からなるデータ）が生成される。また、ライトデータＷＤ１の上位４ビット「Ｄ４」〜「Ｄ７」から、隣接する２ビットの値が等しい８ビットのライトデータＷＤ１２（「Ｄ４」，「Ｄ４」，「Ｄ５」，「Ｄ５」，「Ｄ６」，「Ｄ６」，「Ｄ７」，Ｄ７」からなるデータ）が生成される。
【００３６】
ビットイネーブル生成部２４は、外部から入力される切り替え信号Ｃ１及びアドレスデコード部２１から出力されるグループ信号Ｇ１を入力としており、ライトデータ生成部２３から出力されるライトデータＷＤ１１，ＷＤ１２のメモリ１２に書き込むべきビットを示すライトビットイネーブル信号ＢＥ１１，ＢＥ１２を入力ポート１２ａ，１２ｂ毎に生成する。具体的に、切り替え信号Ｃ１が「Ｌ」レベルの場合（第１データ構造を示すものである場合）には、グループ信号Ｇ１のレベルに拘わらず、全てのビットを「１」にしたライトビットイネーブル信号ＢＥ１１を出力するとともに、全てのビットを「０」にしたライトビットイネーブル信号ＢＥ１２を出力する。
【００３７】
これに対し、切り替え信号Ｃ１が「Ｈ」レベルの場合（第２データ構造を示すものである場合）には、グループ信号Ｇ１のレベルに応じて図３に示すライトビットイネーブル信号ＢＥ１１，ＢＥ１２を出力する。図３は、パターンデータが第２データ構造である場合に、ビットイネーブル生成部２４で生成されるライトビットイネーブル信号の一例を示す図である。図３に示す例において、グループ信号Ｇ１が「Ｌ」レベルの場合（前半データ群の場合）には、図３（ａ）に示す通り、最下位ビットを含む偶数番目のビット（第０，２，４，６番目のビット）の値が「１」であり、最上位ビットを含む奇数番目のビット（第１，３，５，７番目のビット）の値が「０」であるライトビットイネーブル信号ＢＥ１１，ＢＥ１２を生成する。これに対し、グループ信号Ｇ１が「Ｈ」レベルの場合（後半データ群の場合）には、図３（ｂ）に示す通り、奇数番目のビットの値が「１」であり、偶数番目のビットの値が「０」であるライトビットイネーブル信号ＢＥ１１，ＢＥ１２を生成する。
【００３８】
メモリ１２は、上述した２つの入力ポート１２ａ，１２ｂを有し、これら入力ポート１２ａ，１２ｂを介して異なるアドレスで指定される領域に同時にデータの書き込みが可能なデュアルポートメモリである。具体的には、ライトデータ生成部２３で生成されるライトデータＷＤ１１をライトアドレス生成部２２で生成されるライトアドレスＷＡ１１で指定される領域に記憶すると当時に、ライトデータ生成部２３で生成されるライトデータＷＤ１２をライトアドレス生成部２２で生成されるライトアドレスＷＡ１２で指定される領域に記憶することができる。また、このメモリ１２は、入力ポート１２ａ，１２ｂの各々を介したデータの書き込みを１ビット単位で行うことが可能である。尚、書き込みを行うビットは、ライトビットイネーブル信号ＢＥ１１，ＢＥ１２でそれぞれ指定される。尚、本実施形態において、メモリ１２の記憶容量は８ビット×２５６ワードであるとし、メモリ１２のメモリマップは図６に示す従来のメモリ１０１のメモリマップと同じであるとする。
【００３９】
パターンリードアドレス制御部１３は、タイミング信号ＴＳ１に同期して、メモリ１２に記憶されたパターンデータの読み出し制御を行う。具体的には、タイミング信号ＴＳ１の立ち下がりエッジが８回入力される度にパターンリードアドレスＲＡ１をインクリメントし、そのパターンリードアドレスＲＡ１で指定されるメモリ１２の領域から８ビット分のパターンデータをパターンリードデータＲＤ１として読み出す制御を行う。
【００４０】
パターンデータ生成部１４は、タイミング信号ＴＳ１に同期して、メモリ１２から読み出されたパターンリードデータＲＤ１から、パターンデータＰＤ１を生成する。具体的には、パターンリードデータＲＤ１の最下位ビット（Ｄ０）から最上位ビット（Ｄ７）までの各ビットの値を、タイミング信号ＴＳ１の立ち下がりエッジが入力される度に順に出力することにより、パターンデータＰＤ１を生成する。パターン生成部１５は、パターンデータ生成部１４で生成されたパターンデータＰＤ１を用い、予め設定されたフォーマット（ＲＺ，ＮＲＺ等）に従ったパターンＰ１をタイミング信号ＴＳ１に同期して生成する。
【００４１】
次に、上記構成におけるパターン発生装置１の動作について説明する。尚、本実施形態のパターン発生装置１は、入力されるライトデータＷＤ１（パタンデータ）が第１データ構造であるのか、或いは第２データ構造であるのかによって動作が異なる。このため、以下では、場合を分けて各々のデータ構造のパターンデータが入力される場合の動作を説明する。尚、以下ではＤＤＲモードでのパターン発生を行う場合の動作について説明する。
【００４２】
〈第１データ構造の場合の動作〉
まず、外部からパターン発生装置１に対して「Ｌ」レベルの切り替え信号Ｃ１が入力される。この切り替え信号Ｃ１は、ライトアドレス生成部２２、ライトデータ生成部２３、及びビットイネーブル生成部２４にそれぞれ入力される。次いで、外部からパターン発生装置１に対して、ライトアドレスＷＡ１と第１データ構造のパターンデータ（ライトデータＷＤ１）とが順次入力される。ライトアドレスＷＡ１はアドレスデコード部２１及びライトアドレス生成部２２に入力され、ライトデータＷＤ１はライトデータ生成部２３に入力される。尚、パターンＰ１のフォーマット（ＲＺ，ＮＲＺ等）をパターン生成部１５に設定する処理も別途行われる。
【００４３】
ライトアドレスＷＡ１が入力されると、ライトアドレス生成部２２からは、入力されたライトアドレスＷＡ１がそのままライトアドレスＷＡ１１として出力されるとともに、全てのビットが「０」にされたライトアドレスＷＡ１２が出力される。尚、ライトアドレスＷＡ１がアドレスデコード部２１に入力されると、アドレスデコード部２１からライトアドレス生成部２２及びビットイネーブル生成部２４に対して何らかのグループ信号Ｇ１が出力されるが、このグループ信号Ｇ１はライトアドレス生成部２２及びビットイネーブル生成部２４の双方で無視される。
【００４４】
また、ライトデータＷＤ１が入力されると、ライトデータ生成部２３からは、入力されたライトデータＷＤ１がそのままライトデータＷＤ１１として出力されるとともに、全てのビットが「０」にされたライトデータＷＤ１２が出力される。また、切り替え信号Ｃ１が「Ｌ」レベルであるため、ビットイネーブル生成部２４からは、全てのビットが「１」にされたライトビットイネーブル信号ＢＥ１１が出力されるとともに、全てのビットが「０」にされたライトビットイネーブル信号ＢＥ１２が出力される。
【００４５】
これにより、メモリ１２の入力ポート１２ａには、外部からのライトアドレスＷＡ１とライトデータＷＤ１とが直接供給されることとなり、図５に示す従来のパターン発生装置１００で行われるメモリ１０１に対する書き込み動作と同様の動作が、メモリ１２の入力ポート１２ａを介して行われる。尚、入力ポート１２ｂを介したメモリ１２への書き込みは行われない。この結果、メモリ１２には、図４に示す通り、パターンＰ１の発生順に連続するパターンデータが書き込まれる。
【００４６】
図４は、メモリ１２に書き込まれるパターンデータの一例を示す図である。図４に示す通り、アドレス「＃０」で指定される領域には、０番目のレートで用いられる前半パターンデータ「ＰＤ０Ａ」及び後半パターンデータ「ＰＤ０Ｂ」，…，３番目のレートで用いられる前半パターンデータ「ＰＤ３Ａ」及び後半パターンデータ「ＰＤ３Ｂ」からなる８ビットのパターンデータが順に書き込まれる。次に、アドレス「＃１」で指定される領域には、４番目のレートで用いられる前半パターンデータ「ＰＤ４Ａ」及び後半パターンデータ「ＰＤ４Ｂ」，…，７番目のレートで用いられる前半パターンデータ「ＰＤ７Ａ」及び後半パターンデータ「ＰＤ７Ｂ」からなる８ビットのパターンデータが順に書き込まれる。
【００４７】
そして、最終のアドレス「＃２５５」で指定される領域には、１０２０番目のレートで用いられる前半パターンデータ「ＰＤ１０２０Ａ」及び後半パターンデータ「ＰＤ１０２０Ｂ」，…，１０２３番目のレートで用いられる前半パターンデータ「ＰＤ１０２３Ａ」及び後半パターンデータ「ＰＤ１０２３Ｂ」からなる８ビットのパターンデータが順に書き込まれる。このように、第１データ構造のパターンデータは、パターンＰ１の発生順に連続してメモリ１２に書き込まれる。
【００４８】
以上の処理が終了すると、外部からタイミング信号ＴＳ１が入力され、メモリ１２からのパターンデータの読み出しが開始される。具体的には、パターンリードアドレス制御部１３に対してタイミング信号ＴＳ１の立ち下がりエッジが８回入力される度にパターンリードアドレスＲＡ１がインクリメントされ、そのパターンリードアドレスＲＡ１で指定されるメモリ１２の領域から８ビット分のパターンデータがパターンリードデータＲＤ１として順次読み出される。
【００４９】
メモリ１２から読み出されたパターンリードデータＲＤ１はパターンデータ生成部１４に入力され、パターンデータ生成部１４において最下位ビット（Ｄ０）から最上位ビット（Ｄ７）までの各ビットの値が、タイミング信号ＴＳ１の立ち下がりエッジが入力される度に順に出力されることにより、パターンデータＰＤ１が生成される。このパターンデータＰＤ１はパターン生成部１５に入力され、パターン生成部１５において、予め設定されたフォーマットに従ったパターンＰ１の生成処理がタイミング信号ＴＳ１に同期して行われる。メモリ１２からパターンリードデータＲＤ１の読み出しが行われる度に、上述した処理が繰り返されることにより、パターン発生装置１からはメモリ１２に記憶されたパターンデータに応じたパターンＰ１がＤＤＲモードで出力される。尚、ＳＤＲモードでのパターン発生を行う場合には、設定されるレートが異なるものの上述した動作と同様の動作が行われる。
【００５０】
〈第２データ構造の場合の動作〉
まず、外部からパターン発生装置１に対して「Ｈ」レベルの切り替え信号Ｃ１が入力される。この切り替え信号Ｃ１は、ライトアドレス生成部２２、ライトデータ生成部２３、及びビットイネーブル生成部２４にそれぞれ入力される。次いで、外部からパターン発生装置１に対して、ライトアドレスＷＡ１と第２データ構造のパターンデータ（ライトデータＷＤ１）とが順次入力される。ライトアドレスＷＡ１はアドレスデコード部２１及びライトアドレス生成部２２に入力され、ライトデータＷＤ１はライトデータ生成部２３に入力される。尚、パターンＰ１のフォーマット（ＲＺ，ＮＲＺ等）をパターン生成部１５に設定する処理も別途行われる。
【００５１】
ライトアドレスＷＡ１がアドレスデコード部２１に入力されると、アドレスデコード部２１においてデコードされ、ライトアドレスＷＡ１に応じたグループ信号Ｇ１がライトアドレス生成部２２及びビットイネーブル生成部２４に出力される。ここで、ライトアドレスＷＡ１が「０」〜「１２７」である場合には前半データ群である旨を示す「Ｌ」レベルのグループ信号Ｇ１が出力される。
【００５２】
ライトアドレスＷＡ１がライトアドレス生成部２２に入力されると、ライトアドレスＷＡ１に対して前述したグループ信号Ｇ１に応じた演算が行われてライトアドレスＷＡ１１，ＷＡ１２が生成され、メモリ１２に出力される。ここで、グループ信号Ｇ１が「Ｌ」レベルの場合（前半データ群の場合）には、ライトアドレスＷＡ１で指定されるアドレスαに対して以下に示す演算が行われてアドレスβ１，β２が生成され、これらがライトアドレスＷＡ１１，ＷＡ１２としてそれぞれ出力される。
β１＝α×２
β２＝α×２＋１
【００５３】
また、ライトデータＷＤ１が入力されると、ライトデータ生成部２３において図２に示したライトデータＷＤ１１，ＷＤ１２、即ち隣接する２ビットの値が等しい８ビットからなるライトデータＷＤ１１，ＷＤ１２がそれぞれ生成されてメモリ１２に出力される。また、切り替え信号Ｃ１が「Ｈ」レベルであるため、ビットイネーブル生成部２４からは、グループ信号Ｇ１のレベルに応じて図３に示すライトビットイネーブル信号ＢＥ１１，ＢＥ１２が出力される。ここで、グループ信号Ｇ１が「Ｌ」レベルの場合（前半データ群の場合）には、図３（ａ）に示す通り、最下位ビットを含む偶数番目のビット（第０，２，４，６番目のビット）の値が「１」であり、最上位ビットを含む奇数番目のビット（第１，３，５，７番目のビット）の値が「０」であるライトビットイネーブル信号ＢＥ１１，ＢＥ１２が生成されて出力される。
【００５４】
以上の処理により、メモリ１２の入力ポート１２ａには、上述したβ１＝α×２なる演算によって生成されたライトアドレスＷＡ１１、図２に示すライトデータＷＤ１１、及び図３（ａ）に示すライトビットイネーブル信号ＢＥ１１が供給される。これにより、ライトアドレスＷＡ１１で指定されるメモリ１２の領域には、図３（ａ）に示す通り、ライトデータＷＤ１１の最下位ビットを含む偶数番目のビットのデータＥＷＤ１１が書き込まれる。
【００５５】
また、メモリ１２の入力ポート１２ｂには、上述したβ１＝α×２＋１なる演算によって生成されたライトアドレスＷＡ１２、図２に示すライトデータＷＤ１２、及び図３（ａ）に示すライトビットイネーブル信号ＢＥ１２が供給される。これにより、ライトアドレスＷＡ１２で指定されるメモリ１２の領域には、図３（ａ）に示す通り、ライトデータＷＤ１２の最下位ビットを含む偶数番目のビットのデータＥＷＤ１２が書き込まれる。
【００５６】
以上の処理が繰り返されることにより、メモリ１２に対して前半パターンデータが書き込まれる。つまり、図４において、斜線が付されていない部分のデータ（０番目のレートで用いられる前半パターンデータ「ＰＤ０Ａ」、１番目のレートで用いられる前半パターンデータ「ＰＤ１Ａ」，…，１０２３番目のレートで用いられる前半パターンデータ「ＰＤ１０２３Ａ」）の書き込みが行われる。
【００５７】
前半データ群の書き込みが終了すると、パターン発生装置１には後半データ群のパターンデータがライトデータＷＤ１として入力されるとともに、ライトアドレスＷＡ１が入力される。ライトアドレスＷＡ１がアドレスデコード部２１に入力されると、アドレスデコード部２１においてデコードされ、ライトアドレスＷＡ１に応じたグループ信号Ｇ１がライトアドレス生成部２２及びビットイネーブル生成部２４に出力される。ここで、ライトアドレスＷＡ１は後半データ群に係るものであるため「１２８」〜「２５５」の値を取り、デコード部２１からは後半データ群である旨を示す「Ｈ」レベルのグループ信号Ｇ１が出力される。
【００５８】
ライトアドレスＷＡ１がライトアドレス生成部２２に入力されると、ライトアドレスＷＡ１に対して前述したグループ信号Ｇ１に応じた演算が行われてライトアドレスＷＡ１１，ＷＡ１２が生成され、メモリ１２に出力される。ここで、グループ信号Ｇ１が「Ｈ」レベルの場合（後半データ群の場合）には、ライトアドレスＷＡ１で指定されるアドレスαに対して以下に示す演算が行われてアドレスβ１，β２が生成され、これらがライトアドレスＷＡ１１，ＷＡ１２としてそれぞれ出力される。
β１＝（α−１２８）×２
β２＝（α−１２８）×２＋１
【００５９】
また、ライトデータＷＤ１が入力されると、ライトデータ生成部２３において図２に示したライトデータＷＤ１１，ＷＤ１２、即ち隣接する２ビットの値が等しい８ビットからなるライトデータＷＤ１１，ＷＤ１２がそれぞれ生成されてメモリ１２に出力される。また、切り替え信号Ｃ１が「Ｈ」レベルであるため、ビットイネーブル生成部２４からは、グループ信号Ｇ１のレベルに応じて図３に示すライトビットイネーブル信号ＢＥ１１，ＢＥ１２が出力される。ここで、グループ信号Ｇ１が「Ｈ」レベルの場合（後半データ群の場合）には、図３（ｂ）に示す通り、最上位ビットを含む奇数番目のビット（第１，３，５，７番目のビット）の値が「１」であり、最下位ビットを含む偶数番目のビット（第０，２，４，６番目のビット）の値が「０」であるライトビットイネーブル信号ＢＥ１１，ＢＥ１２が生成されて出力される。
【００６０】
以上の処理により、メモリ１２の入力ポート１２ａには、上述したβ１＝（α−１２８）×２なる演算によって生成されたライトアドレスＷＡ１１、図２に示すライトデータＷＤ１１、及び図３（ｂ）に示すライトビットイネーブル信号ＢＥ１１が供給される。これにより、ライトアドレスＷＡ１１で指定されるメモリ１２の領域には、図３（ｂ）に示す通り、ライトデータＷＤ１１の最上位ビットを含む奇数番目のビットのデータＯＷＤ１１が書き込まれる。
【００６１】
また、メモリ１２の入力ポート１２ｂには、上述したβ２＝（α−１２８）×２＋１なる演算によって生成されたライトアドレスＷＡ１２、図２に示すライトデータＷＤ１２、及び図３（ｂ）に示すライトビットイネーブル信号ＢＥ１２が供給される。これにより、ライトアドレスＷＡ１２で指定されるメモリ１２の領域には、図３（ｂ）に示す通り、ライトデータＷＤ１２の最下位ビットを含む偶数番目のビットのデータＯＷＤ１２が書き込まれる。
【００６２】
以上の処理が繰り返されることにより、メモリ１２に対して後半パターンデータが書き込まれる。つまり、図４において、斜線が付された部分のデータ（０番目のレートで用いられる後半パターンデータ「ＰＤ０Ｂ」、１番目のレートで用いられる後半パターンデータ「ＰＤ１Ｂ」，…，１０２３番目のレートで用いられる後半パターンデータ「ＰＤ１０２３Ｂ」）の書き込みが行われる。
【００６３】
以上の処理が終了すると、メモリ１２にはパターンＰ１の発生順に連続する第１データ構造が書き込まれる。つまり、図４に示す通り、０番目のレートで用いられる前半パターンデータ「ＰＤ０Ａ」及び後半パターンデータ「ＰＤ０Ｂ」，…，１０２３番目のレートで用いられる前半パターンデータ「ＰＤ１０２３Ａ」及び後半パターンデータ「ＰＤ１０２３Ｂ」のパターンデータが書き込まれる。パターンデータの書き込みを終えると、外部からタイミング信号ＴＳ１が入力され、メモリ１２からのパターンデータの読み出しによるパターンＰ１の発生が開始される。尚、パターンＰ１の発生時の動作は、前述した第１データ構造の場合の動作と同様であるため、ここでは説明を省略する。
【００６４】
本実施形態のパターン発生装置によれば、外部からライトデータＷＤ１として入力されるパターンデータが第１データ構造である場合には、入力ポート１２ａのみを介してメモリ１２に対するパターンデータの書き込みを行っている。これに対し、外部からライトデータＷＤ１として入力されるパターンデータが第２データ構造である場合には、入力ポート１２ａ，１２ｂの双方を介して所定の規則に応じた書き込みを行うことにより、第２データ構造を第１データ構造に変換したパターンデータの書き込みを行っている。このため、本実施形態のパターン発生装置は、データ構造が異なる複数種類のパターンデータが用いられる場合であっても、動作速度の低下及び回路規模の大幅な増大を招くことなく所望のパターンを発生することができる。
【００６５】
以上説明したパターン発生装置１は、例えばＤＵＴに試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う半導体試験装置に設けるのが好適である。パターン発生装置１から出力されるパターンＰ１を用いて上記の試験信号や上記の期待値を生成することができる。パターン発生装置１を半導体試験装置に設ける場合には、図１に示すライトアドレスＷＡ１，ライトデータＷＤ１、切り替え信号Ｃ１、及びタイミング信号ＴＳ１は、例えば半導体試験装置を統括制御するコントローラからが供給される。半導体試験装置に上述したパターン発生装置１を設けることで、半導体デバイスの試験を効率良く行うことができる。
【００６６】
以上本発明の実施形態によるパターン発生装置及び半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、パターンデータの第２データ構造が、第１データ構造のパターンデータを所定の規則に従って２個のデータ群に分割した構造である場合を例に挙げて説明した。しかしながら、本発明は、パターンデータの第２データ構造が、任意のｎ個のデータ群に分割されている場合にも適用可能である。かかる場合には、ｎ個の入力ポートを備えるメモリ１２を備え、アドレスデコード部２１のデコード規則並びにライトアドレス生成部２２、ライトデータ生成部２３、及びビットイネーブル生成部２４の生成規則をｎの値に応じて変える必要がある。
【００６７】
また、上記実施形態では、ライトアドレスＷＡ１及びライトデータＷＤ１が共に８ビットである場合を例に挙げたが、本発明は８ビット以外の任意のビット数（例えば、１６ビット、３２ビット等）の場合にも適用可能である。更に、上記実施形態では、アドレスデコード部２１がライトアドレスＷＡ１をデコードして第２データ構造をなすデータ群を特定するグループ信号Ｇ１をライトアドレス生成部２２及びビットイネーブル生成部２４に出力していた。しかしながら、アドレスデコード部２１を省略し、データ群を特定する信号を外部からライトアドレス生成部２２及びビットイネーブル生成部２４に入力しても良く、またデータ群を特定する情報をレジスタに記憶しておき、この情報をライトアドレス生成部２２及びビットイネーブル生成部２４に入力しても良い。
【００６８】
更に、上記実施形態では、外部から入力されるパターンデータが第１データ構造である場合には、入力ポート１２ａのみを介してメモリ１２に対するパターンデータの書き込みを行う例について説明した。しかしながら、第１データ構造のパターンデータの書き込みも、第２データ構造のパターンデータの書き込みと同様に、複数の入力ポート１２ａ，１２ｂを介して行うことができる。かかる書き込みを行う場合には、例えばライトアドレスＷＡ１１，ＷＡ１２として同一のアドレスを指定するとともに、ライトデータＷＤ１１，ＷＤ１２として同一のデータを与え、書き込むビットの過不足がないようなライトビットイネーブル信号ＢＥ１１，ＢＥ１２を指定すればよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態によるパターン発生装置の要部構成を示すブロック図である。
【図２】パターンデータが第２データ構造である場合に、ライトデータ生成部２３で生成されるライトデータの一例を示す図である。
【図３】パターンデータが第２データ構造である場合に、ビットイネーブル生成部２４で生成されるライトビットイネーブル信号の一例を示す図である。
【図４】メモリ１２に書き込まれるパターンデータの一例を示す図である。
【図５】従来のパターン発生装置の要部構成を示すブロック図である。
【図６】メモリ１０１のメモリマップを示す図である。
【図７】パターン生成部１０４で行われる処理を説明するためのタイミングチャートである。
【図８】パターン発生モードの１つであるＤＤＲモードを説明するためのタイミングチャートである。
【図９】ＤＤＲモードで用いられるパターンデータのデータ構成を示す図である。
【符号の説明】
【００７０】
１                    パターン発生装置
１１                  書き込み制御部
１２                  メモリ
１２ａ，１２ｂ        入力ポート
１５                  パターン生成部
２１                  アドレスデコード部
２２                  ライトアドレス生成部
２３                  ライトデータ生成部
２４                  ビットイネーブル生成部
ＢＥ１１，ＢＥ１２    ライトビットイネーブル信号
Ｇ１                  グループ信号
Ｐ１                  パターン
ＷＡ１                ライトアドレス
ＷＡ１１，ＷＡ１２    ライトアドレス
ＷＤ１                ライトデータ
ＷＤ１１，ＷＤ１２    ライトデータ
【図１】
2009204489.tif 000003
【図２】
2009204489.tif 000004
【図３】
2009204489.tif 000005
【図４】
2009204489.tif 000006
【図５】
2009204489.tif 000007
【図６】
2009204489.tif 000008
【図７】
2009204489.tif 000009
【図８】
2009204489.tif 000010
【図９】
2009204489.tif 000011