(57)【要約】【課題】フレームメモリを備えることなく、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化を補償することのできる表示装置を提供する。【解決手段】ゲート配線Ｇｉに印加される電圧によって導通／非導通状態が制御される第１のＴＦＴ２１と画素状態制御配線Ｆｉに印加される電圧によって導通／非導通状態が制御される第２のＴＦＴ２２とを各画素形成部に備える。各フレーム期間の第１期間には、液晶容量２６に印加される電圧は０とされ、補助容量２５にのみ階調値に応じた電荷が蓄積される。その際、補助容量２５には、画像の輝度に対応する目標輝度電圧と該目標輝度電圧に対応する液晶容量値とに基づいて決定される電圧が印加される。各フレーム期間の第２期間には、第１のＴＦＴ２１は非導通状態、第２のＴＦＴ２２は導通状態とされ、補助容量２５と液晶容量２６との間で電荷の再配分が行われる。【選択図】図１
2009115994.tif 000002
【特許請求の範囲】
【請求項１】
表示装置であって、
複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部と、
前記複数の映像信号線および前記複数の走査信号線に印加される電圧を制御することにより前記素子容量および前記補助容量に印加される電圧を制御する駆動回路と
を備え、
任意の画素形成部に着目したとき、１画面分の表示が行われる期間である１フレーム期間は、当該画素形成部に対応する走査信号線が選択されている期間である第１期間と、該第１期間以外の期間である第２期間とからなり、
前記駆動回路は、各画素形成部につき、
前記第１期間には、前記素子容量に印加される電圧を０にするとともに、前記表示すべき画像の輝度に対応する目標輝度電圧と該目標輝度電圧に対応する素子容量値とに基づいて決定される第１期間補助容量充電電圧を前記補助容量に印加し、
前記第２期間には、前記第１期間に前記補助容量に蓄積された電荷が前記素子容量と前記補助容量との間で再配分されるように、当該各画素形成部に対応する走査信号線に電圧を印加することを特徴とする、表示装置。
【請求項２】
前記複数の走査信号線と１対１で対応するように設けられ、前記駆動回路によって印加電圧が制御される画素状態制御配線を更に備え、
各画素形成部は、対応する走査信号線に印加される電圧によって導通／非導通状態が制御される第１のスイッチング素子と、対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御される第２のスイッチング素子とを有し、
各画素形成部において、
前記第１のスイッチング素子が導通状態であれば、当該各画素形成部に対応する映像信号線と前記補助容量とは電気的に接続され、
前記第１のスイッチング素子が非導通状態であれば、当該各画素形成部に対応する映像信号線と前記補助容量とは電気的に切り離され、
前記第２のスイッチング素子が導通状態であれば、前記補助容量と前記素子容量とは電気的に接続され、
前記第２のスイッチング素子が非導通状態であれば、前記補助容量と前記素子容量とは電気的に切り離され、
前記駆動回路は、各画素形成部につき、
前記第１期間の前半の期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とし、
前記第１期間の後半の期間には、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、前記第１期間補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加し、
前記第２期間には、前記第１のスイッチング素子を非導通状態にして、前記第２のスイッチング素子を導通状態にすることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記複数の走査信号線と１対１で対応するように設けられ、前記駆動回路によって印加電圧が制御される画素状態制御配線を更に備え、
各画素形成部は、対応する走査信号線に印加される電圧によって導通／非導通状態が制御される第１のスイッチング素子と、対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御される第２のスイッチング素子とを有し、
各画素形成部において、
前記第１のスイッチング素子が導通状態であれば、当該各画素形成部に対応する映像信号線と前記素子容量とは電気的に接続され、
前記第１のスイッチング素子が非導通状態であれば、当該各画素形成部に対応する映像信号線と前記素子容量とは電気的に切り離され、
前記第２のスイッチング素子が導通状態であれば、前記素子容量と前記補助容量とは電気的に接続され、
前記第２のスイッチング素子が非導通状態であれば、前記素子容量と前記補助容量とは電気的に切り離され、
前記駆動回路は、各画素形成部につき、
前記第１期間の前半の期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、前記第１期間補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加し、
前記第１期間の後半の期間には、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とし、
前記第２期間には、前記第１のスイッチング素子を非導通状態にして、前記第２のスイッチング素子を導通状態にすることを特徴とする、請求項１に記載の表示装置。
【請求項４】
各画素形成部は、前記第２のスイッチング素子と電気的に接続された画素電極と、該画素電極との間に前記素子容量を形成するための共通電極とを含み、
前記第１期間補助容量充電電圧Ｖｂは、下記の式で算出されることを特徴とする、請求項２または３に記載の表示装置：
Ｖｂ＝（Ｃｓ＋Ｃ１）×Ｖ１／Ｃｓ−Ｃ１×Ｖｃ／Ｃｓ
ここで、Ｃｓは前記補助容量の容量値を表し、Ｃ１は前記目標輝度電圧に対応する素子容量値を表し、Ｖ１は前記目標輝度電圧を表し、Ｖｃは前記共通電極の電圧を表す。
【請求項５】
各画素形成部は、前記第２のスイッチング素子と電気的に接続された容量電極と、該容量電極との間に前記補助容量を形成するための補助容量配線とを含み、
前記駆動回路は、前記補助容量配線に印加される電圧を制御する補助容量配線駆動回路を含み、
前記補助容量配線駆動回路は、各画素形成部につき、前記補助容量配線に印加される電圧を前記第１期間と前記第２期間とで異なる大きさにすることを特徴とする、請求項２から４までのいずれか１項に記載の表示装置。
【請求項６】
前記駆動回路は、前記第１期間補助容量充電電圧が所定電圧以下となる画素形成部についてのみ、前記第１期間に、前記素子容量に印加される電圧を０にすることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
【請求項７】
前記所定電圧は、前記駆動回路が前記複数の映像信号線に印加可能な最大の電圧であることを特徴とする、請求項６に記載の表示装置。
【請求項８】
前記素子容量は、液晶容量であることを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
【請求項９】
複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部とを含む表示装置の駆動方法であって、
各画素形成部につき、前記素子容量に印加される電圧を０にするとともに、前記表示すべき画像の輝度に対応する目標輝度電圧と該目標輝度電圧に対応する素子容量値とに基づいて決定される第１ステップ補助容量充電電圧を前記補助容量に印加する第１の駆動ステップと、
各画素形成部につき、前記第１の駆動ステップで前記補助容量に蓄積された電荷が前記素子容量と前記補助容量との間で再配分されるように、当該各画素形成部に対応する走査信号線に電圧を印加する第２の駆動ステップと
を備えることを特徴とする、駆動方法。
【請求項１０】
前記表示装置は、前記複数の走査信号線と１対１で対応する画素状態制御配線を更に備え、
各画素形成部は、
対応する走査信号線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば当該対応する映像信号線と前記補助容量とが電気的に接続され、非導通状態であれば当該対応する映像信号線と前記補助容量とが電気的に切り離される第１のスイッチング素子と、
対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば前記補助容量と前記素子容量とが電気的に接続され、非導通状態であれば前記補助容量と前記素子容量とが電気的に切り離される第２のスイッチング素子と
を含み、
前記第１の駆動ステップは、
各画素形成部につき、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とする第１ステップと、
各画素形成部につき、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、前記第１ステップ補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加する第２ステップとを含み、
前記第２の駆動ステップでは、前記第１のスイッチング素子は非導通状態にされ、前記第２のスイッチング素子は導通状態にされることを特徴とする、請求項９に記載の駆動方法。
【請求項１１】
前記表示装置は、前記複数の走査信号線と１対１で対応する画素状態制御配線を更に備え、
各画素形成部は、
対応する走査信号線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば当該対応する映像信号線と前記素子容量とが電気的に接続され、非導通状態であれば当該対応する映像信号線と前記素子容量とが電気的に切り離される第１のスイッチング素子と、
対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば前記素子容量と前記補助容量とが電気的に接続され、非導通状態であれば前記素子容量と前記補助容量とが電気的に切り離される第２のスイッチング素子と
を含み、
前記第１の駆動ステップは、
各画素形成部につき、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、前記第１ステップ補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加する第１ステップと、
各画素形成部につき、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とする第２ステップとを含み、
前記第２の駆動ステップでは、前記第１のスイッチング素子は非導通状態にされ、前記第２のスイッチング素子は導通状態にされることを特徴とする、請求項９に記載の駆動方法。
【請求項１２】
各画素形成部は、前記第２のスイッチング素子と電気的に接続された画素電極と、該画素電極との間に前記素子容量を形成するための共通電極とを含み、
前記第１期間補助容量充電電圧Ｖｂは、下記の式で算出されることを特徴とする、請求項１０または１１に記載の駆動方法：
Ｖｂ＝（Ｃｓ＋Ｃ１）×Ｖ１／Ｃｓ−Ｃ１×Ｖｃ／Ｃｓ
ここで、Ｃｓは前記補助容量の容量値を表し、Ｃ１は前記目標輝度電圧に対応する素子容量値を表し、Ｖ１は前記目標輝度電圧を表し、Ｖｃは前記共通電極の電圧を表す。
【請求項１３】
各画素形成部は、前記第２のスイッチング素子と電気的に接続された容量電極と、該容量電極との間に前記補助容量を形成するための補助容量配線とを含み、
前記第１の駆動ステップの際に前記補助容量配線に印加される電圧と前記第２の駆動ステップの際に前記補助容量配線に印加される電圧とが異なる大きさにされることを特徴とする、請求項１０から１２までのいずれか１項に記載の駆動方法。
【請求項１４】
前記第１ステップ補助容量充電電圧が所定電圧以下となる画素形成部についてのみ、前記第１の駆動ステップによって、前記素子容量に印加される電圧が０にされることを特徴とする、請求項９から１３までのいずれか１項に記載の駆動方法。
【請求項１５】
前記所定電圧は、前記駆動回路が前記複数の映像信号線に印加可能な最大の電圧であることを特徴とする、請求項１４に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、ノートパソコン，携帯電話，液晶テレビジョンなどＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いた液晶表示装置が普及している。ＴＦＴを用いた液晶表示装置では、液晶による表示状態を制御するために、「ソースドライバ」と呼ばれる駆動回路によって液晶に電圧が供給されている。例えば、特開２００２−３５１４０９号公報には、図２２に示す構成の液晶表示装置についての発明が開示されている。この液晶表示装置では、複数個のソースドライバＩＣ９０８からなるソースドライバ９０７が設けられ、当該ソースドライバ９０７から液晶に電圧が供給されている。
【０００３】
図２３は、従来の一般的な液晶表示装置における画素形成部の構成を示す回路図である。図２３に示すように、各画素形成部には、対応する交差点を通過するゲート配線Ｇｉにゲート電極８５が接続されるとともに当該交差点を通過するソース配線Ｓｊにソース電極８６が接続されたＴＦＴ８０と、そのＴＦＴ８０のドレイン電極８７に接続された画素電極８１と、表示部内の複数個の画素形成部に共通的に設けられた共通電極８４と、ゲート配線Ｇｉに対応するように設けられた補助容量配線（補助容量電極）Ｃｉと、画素電極８１と共通電極８４とによって形成される液晶容量８２と、画素電極８１と補助容量配線Ｃｉとによって形成される補助容量８３とが含まれている。また、液晶容量８２と補助容量８３とによって画素容量が形成されている。そして、各ＴＦＴ８０のゲート電極８５がゲート配線Ｇｉからアクティブな走査信号（選択信号）を受けたときに当該ＴＦＴ８０のソース電極８６がソース配線Ｓｊから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、以下の説明において、液晶容量や補助容量などの容量に関し、それら自体を示すときには「容量（液晶容量、補助容量など）」の語を用い、それらの大きさを示すときには「容量値（液晶容量値、補助容量値など）」の語を用いる。
【０００４】
ところで、液晶には「印加される電圧（液晶印加電圧）が大きくなると、容量値（液晶容量値）が増える」という特性がある。液晶印加電圧と液晶容量値との関係は、例えば図２４の「キャパシタンス−電圧対応曲線」で示すような関係となっている。なお、液晶印加電圧と（表示部に現れる）輝度との関係は、図２４の「輝度−電圧対応曲線」で示すような関係となっている。
【０００５】
ここで、図２３および図２４を参照しつつ、液晶印加電圧がＶαになっている状態の時に液晶印加電圧を目標輝度の電圧Ｖβに変化させたときの動作について説明する。まず、液晶印加電圧がＶβになることにより、画素電極８１には次式（１）に示す電荷Ｑが蓄積される。
Ｑ＝（Ｃα＋Ｃｓ）×Ｖβ      ・・・（１）
ここで、Ｃαは液晶印加電圧がＶαになっている状態の時の液晶容量値であり、Ｃｓは補助容量値である。
【０００６】
次に、液晶印加電圧がＶαからＶβに上昇したことに伴い、図２４の「キャパシタンス−電圧対応曲線」で示すように、（液晶にＶβが印加されたフレーム期間から）次のフレーム期間までに液晶容量値がＣαからＣγに上昇する。このとき、ＴＦＴ８０は非導通状態となっており、画素電極８１に蓄積されている電荷Ｑは保持される。このため、液晶印加電圧はＶβからＶγに低下する。このように、或るフレーム期間に目標輝度に対応する電圧が液晶に印加されても、次のフレーム期間までに液晶印加電圧が低下する。これにより、目標輝度に到達するまでに数フレーム期間を要することになる。その結果、１フレーム毎に変化するような画像の表示が行われる場合に、良好な表示品位が得られない。
【０００７】
そこで、上述した特開２００２−３５１４０９号公報に記載の液晶表示装置では、目標輝度に対応する電圧よりも高い電圧を液晶に印加することによって、「液晶印加電圧の変化に伴う液晶容量値の変化」に対する補償が施されている。なお、このような駆動方法は「オーバードライブ（駆動）」、「オーバーシュート（駆動）」などと呼ばれている。特開２００２−３５１４０９号公報に記載の液晶表示装置には、図２２に示すように、ＬＣＤコントローラ９０４とソースドライバ９０７との間にオーバードライブコントローラ９１０が設けられている。図２５は、そのオーバードライブコントローラ９１０の構成を示すブロック図である。オーバードライブコントローラ９１０は、オーバードライブ電圧算出部９１１とキャパシタンス予測部９１２とフレームバッファ９１３とによって構成されている。キャパシタンス予測部９１２は、１フレーム後のキャパシタンス値（液晶容量値）を予測する。フレームバッファ９１３には、キャパシタンス予測部９１２によって予測されたキャパシタンス値が格納される。オーバードライブ電圧算出部９１１は、ＬＣＤコントローラ９０４から送られた目標輝度と１フレーム前にフレームバッファ９１３に格納されたキャパシタンス値とに基づいて、液晶に印加すべき電圧（オーバードライブ電圧）を算出する。
【０００８】
このような構成により、図２４に示した例の場合、液晶印加電圧がＶαになっている状態の時に液晶印加電圧を目標輝度の電圧Ｖβよりも高い電圧（オーバードライブ電圧）Ｖεに変化させる。そうすると、液晶印加電圧がＶαからＶεに上昇したことに伴って、図２４の「キャパシタンス−電圧対応曲線」で示すように、（液晶にＶεが印加されたフレーム期間から）次のフレーム期間までに液晶容量値がＣαからＣβに上昇する。このとき、上述したように画素電極に蓄積されている電荷は保持されるので、液晶印加電圧はＶεからＶβに低下する。このようにして、目標輝度に対応する電圧Ｖβが液晶に印加される。
【０００９】
また、特開２００６−３０８３５号公報には、フレームメモリ（図２５のフレームバッファ９１３）を備えることなく液晶の応答速度を改善する技術が開示されている。図２６は、特開２００６−３０８３５号公報に記載の液晶表示装置における画素形成部の構成を示す回路図である。この液晶表示装置においては、図２６に示すように、ソース配線９２８と補助容量Ｃｓとの間に第１のＴＦＴ９３０が設けられ、補助容量Ｃｓと液晶容量ＬＣとの間に第２のＴＦＴ９３２が設けられている。第１のＴＦＴ９３０のゲート電極Ｇは第１走査線９２４に接続され、第２のＴＦＴ９３２のゲート電極Ｇは第２走査線９２６に接続されている。
【００１０】
図２７は、特開２００６−３０８３５号公報に記載の液晶表示装置における駆動方法を説明するための信号波形図である。図２７に示すように、フレーム期間の前半には第１走査線９２４が順次に選択されている。これにより、第１のＴＦＴ９３０が導通状態となり、ソース配線９２８から与えられる電圧に基づいて補助容量Ｃｓに電荷が蓄積される。その後、フレーム期間の後半に、全ての行についての第２走査線９２６が選択される。これにより、第２のＴＦＴ９３２が導通状態となる。このとき、第１のＴＦＴ９３０は非導通状態となっているので、補助容量Ｃｓと液晶容量ＬＣとの間で電荷の再配分が行われる。その後、バックライトの点灯が行われる。以上のようにして、インパルス方式の表示を行うことによって、動画の表示特性の改善が行われている。
【００１１】
さらに、特開２００７−１２２０８２号公報には、図２８に示すようにして、画素形成部のＴＦＴ１１６が非導通状態となった後に補助容量配線１１３の電圧を変化させることにより、液晶印加電圧をシフトさせる方法が開示されている。この方法によると、補助容量値と液晶容量値との比に応じて、液晶印加電圧のシフトが行われる。
【特許文献１】特開２００２−３５１４０９号公報
【特許文献２】特開２００６−３０８３５号公報
【特許文献３】特開２００７−１２２０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、特開２００２−３５１４０９号公報に開示されたような「オーバードライブ電圧を液晶に印加する構成」を採用する場合には、フレームメモリ（図２５のフレームバッファ９１３）が必要となる。このため、特に「モバイル機器」と呼ばれるような中小型の液晶表示装置において、コスト上昇が問題となる。
【００１３】
また、特開２００６−３０８３５号公報に記載の液晶表示装置によると、電荷をリフレッシュしたのち再度第２走査線が選択されて液晶への書き込みが行われるまでの期間には黒表示が行われるので、当該期間にはバックライトを消灯する必要がある。このため、比較的短い時間（期間）に高輝度の表示が行われなければならず、例えば必要となるＣＣＦＬ（冷陰極蛍光ランプ）の数が増加するなど高コスト化の要因となる。
【００１４】
さらに、特開２００７−１２２０８２号公報に記載の液晶表示装置によると、図２９に示すように補助容量値と液晶容量値との比に応じて液晶印加電圧がシフトするが、液晶印加電圧の変化に伴う液晶容量値の変化は補償されない。
【００１５】
そこで本発明は、フレームメモリを備えることなく、液晶等の電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化を補償することのできる表示装置を提供することを目的とする。また、フレームメモリを有さない表示装置において応答速度の改善を図ることをも目的とする。
【課題を解決するための手段】
【００１６】
第１の発明は、表示装置であって、
複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部と、
前記複数の映像信号線および前記複数の走査信号線に印加される電圧を制御することにより前記素子容量および前記補助容量に印加される電圧を制御する駆動回路と
を備え、
任意の画素形成部に着目したとき、１画面分の表示が行われる期間である１フレーム期間は、当該画素形成部に対応する走査信号線が選択されている期間である第１期間と、該第１期間以外の期間である第２期間とからなり、
前記駆動回路は、各画素形成部につき、
前記第１期間には、前記素子容量に印加される電圧を０にするとともに、前記表示すべき画像の輝度に対応する目標輝度電圧と該目標輝度電圧に対応する素子容量値とに基づいて決定される第１期間補助容量充電電圧を前記補助容量に印加し、
前記第２期間には、前記第１期間に前記補助容量に蓄積された電荷が前記素子容量と前記補助容量との間で再配分されるように、当該各画素形成部に対応する走査信号線に電圧を印加することを特徴とする。
【００１７】
第２の発明は、第１の発明において、
前記複数の走査信号線と１対１で対応するように設けられ、前記駆動回路によって印加電圧が制御される画素状態制御配線を更に備え、
各画素形成部は、対応する走査信号線に印加される電圧によって導通／非導通状態が制御される第１のスイッチング素子と、対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御される第２のスイッチング素子とを有し、
各画素形成部において、
前記第１のスイッチング素子が導通状態であれば、当該各画素形成部に対応する映像信号線と前記補助容量とは電気的に接続され、
前記第１のスイッチング素子が非導通状態であれば、当該各画素形成部に対応する映像信号線と前記補助容量とは電気的に切り離され、
前記第２のスイッチング素子が導通状態であれば、前記補助容量と前記素子容量とは電気的に接続され、
前記第２のスイッチング素子が非導通状態であれば、前記補助容量と前記素子容量とは電気的に切り離され、
前記駆動回路は、各画素形成部につき、
前記第１期間の前半の期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とし、
前記第１期間の後半の期間には、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、前記第１期間補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加し、
前記第２期間には、前記第１のスイッチング素子を非導通状態にして、前記第２のスイッチング素子を導通状態にすることを特徴とする。
【００１８】
第３の発明は、第１の発明において、
前記複数の走査信号線と１対１で対応するように設けられ、前記駆動回路によって印加電圧が制御される画素状態制御配線を更に備え、
各画素形成部は、対応する走査信号線に印加される電圧によって導通／非導通状態が制御される第１のスイッチング素子と、対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御される第２のスイッチング素子とを有し、
各画素形成部において、
前記第１のスイッチング素子が導通状態であれば、当該各画素形成部に対応する映像信号線と前記素子容量とは電気的に接続され、
前記第１のスイッチング素子が非導通状態であれば、当該各画素形成部に対応する映像信号線と前記素子容量とは電気的に切り離され、
前記第２のスイッチング素子が導通状態であれば、前記素子容量と前記補助容量とは電気的に接続され、
前記第２のスイッチング素子が非導通状態であれば、前記素子容量と前記補助容量とは電気的に切り離され、
前記駆動回路は、各画素形成部につき、
前記第１期間の前半の期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、前記第１期間補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加し、
前記第１期間の後半の期間には、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とし、
前記第２期間には、前記第１のスイッチング素子を非導通状態にして、前記第２のスイッチング素子を導通状態にすることを特徴とする。
【００１９】
第４の発明は、第２または第３の発明において、
各画素形成部は、前記第２のスイッチング素子と電気的に接続された画素電極と、該画素電極との間に前記素子容量を形成するための共通電極とを含み、
前記第１期間補助容量充電電圧Ｖｂは、下記の式で算出されることを特徴とする。
Ｖｂ＝（Ｃｓ＋Ｃ１）×Ｖ１／Ｃｓ−Ｃ１×Ｖｃ／Ｃｓ
ここで、Ｃｓは前記補助容量の容量値を表し、Ｃ１は前記目標輝度電圧に対応する素子容量値を表し、Ｖ１は前記目標輝度電圧を表し、Ｖｃは前記共通電極の電圧を表す。
【００２０】
第５の発明は、第２から第４までのいずれかの発明において、
各画素形成部は、前記第２のスイッチング素子と電気的に接続された容量電極と、該容量電極との間に前記補助容量を形成するための補助容量配線とを含み、
前記駆動回路は、前記補助容量配線に印加される電圧を制御する補助容量配線駆動回路を含み、
前記補助容量配線駆動回路は、各画素形成部につき、前記補助容量配線に印加される電圧を前記第１期間と前記第２期間とで異なる大きさにすることを特徴とする。
【００２１】
第６の発明は、第１から第５までのいずれかの発明において、
前記駆動回路は、前記第１期間補助容量充電電圧が所定電圧以下となる画素形成部についてのみ、前記第１期間に、前記素子容量に印加される電圧を０にすることを特徴とする。
【００２２】
第７の発明は、第１から第６までのいずれかの発明において、
前記所定電圧は、前記駆動回路が前記複数の映像信号線に印加可能な最大の電圧であることを特徴とする。
【００２３】
第８の発明は、第１から第７までのいずれかの発明において、
前記素子容量は、液晶容量であることを特徴とする。
【００２４】
第９の発明は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部とを含む表示装置の駆動方法であって、
各画素形成部につき、前記素子容量に印加される電圧を０にするとともに、前記表示すべき画像の輝度に対応する目標輝度電圧と該目標輝度電圧に対応する素子容量値とに基づいて決定される第１ステップ補助容量充電電圧を前記補助容量に印加する第１の駆動ステップと、
各画素形成部につき、前記第１の駆動ステップで前記補助容量に蓄積された電荷が前記素子容量と前記補助容量との間で再配分されるように、当該各画素形成部に対応する走査信号線に電圧を印加する第２の駆動ステップと
を備えることを特徴とする。
【００２５】
第１０の発明は、第９の発明において、
前記表示装置は、前記複数の走査信号線と１対１で対応する画素状態制御配線を更に備え、
各画素形成部は、
対応する走査信号線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば当該対応する映像信号線と前記補助容量とが電気的に接続され、非導通状態であれば当該対応する映像信号線と前記補助容量とが電気的に切り離される第１のスイッチング素子と、
対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば前記補助容量と前記素子容量とが電気的に接続され、非導通状態であれば前記補助容量と前記素子容量とが電気的に切り離される第２のスイッチング素子と
を含み、
前記第１の駆動ステップは、
各画素形成部につき、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とする第１ステップと、
各画素形成部につき、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、前記第１ステップ補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加する第２ステップとを含み、
前記第２の駆動ステップでは、前記第１のスイッチング素子は非導通状態にされ、前記第２のスイッチング素子は導通状態にされることを特徴とする。
【００２６】
第１１の発明は、第９の発明において、
前記表示装置は、前記複数の走査信号線と１対１で対応する画素状態制御配線を更に備え、
各画素形成部は、
対応する走査信号線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば当該対応する映像信号線と前記素子容量とが電気的に接続され、非導通状態であれば当該対応する映像信号線と前記素子容量とが電気的に切り離される第１のスイッチング素子と、
対応する画素状態制御配線に印加される電圧によって導通／非導通状態が制御されるスイッチング素子であって、導通状態であれば前記素子容量と前記補助容量とが電気的に接続され、非導通状態であれば前記素子容量と前記補助容量とが電気的に切り離される第２のスイッチング素子と
を含み、
前記第１の駆動ステップは、
各画素形成部につき、前記第１のスイッチング素子と前記第２のスイッチング素子とを導通状態にするとともに、前記第１ステップ補助容量充電電圧が前記補助容量に印加されるように、当該各画素形成部に対応する映像信号線に電圧を印加する第１ステップと、
各画素形成部につき、前記第１のスイッチング素子を導通状態にして前記第２のスイッチング素子を非導通状態にするとともに、当該各画素形成部に対応する映像信号線への印加電圧を０とする第２ステップとを含み、
前記第２の駆動ステップでは、前記第１のスイッチング素子は非導通状態にされ、前記第２のスイッチング素子は導通状態にされることを特徴とする。
【００２７】
第１２の発明は、第１０または第１１の発明において、
各画素形成部は、前記第２のスイッチング素子と電気的に接続された画素電極と、該画素電極との間に前記素子容量を形成するための共通電極とを含み、
前記第１期間補助容量充電電圧Ｖｂは、下記の式で算出されることを特徴とする。
Ｖｂ＝（Ｃｓ＋Ｃ１）×Ｖ１／Ｃｓ−Ｃ１×Ｖｃ／Ｃｓ
ここで、Ｃｓは前記補助容量の容量値を表し、Ｃ１は前記目標輝度電圧に対応する素子容量値を表し、Ｖ１は前記目標輝度電圧を表し、Ｖｃは前記共通電極の電圧を表す。
【００２８】
第１３の発明は、第１０から第１２までのいずれかの発明において、
各画素形成部は、前記第２のスイッチング素子と電気的に接続された容量電極と、該容量電極との間に前記補助容量を形成するための補助容量配線とを含み、
前記第１の駆動ステップの際に前記補助容量配線に印加される電圧と前記第２の駆動ステップの際に前記補助容量配線に印加される電圧とが異なる大きさにされることを特徴とする。
【００２９】
第１４の発明は、第９から第１３までのいずれかの発明において、
前記第１ステップ補助容量充電電圧が所定電圧以下となる画素形成部についてのみ、前記第１の駆動ステップによって、前記素子容量に印加される電圧が０にされることを特徴とする。
【００３０】
第１５の発明は、第９から第１４までのいずれかの発明において、
前記所定電圧は、前記駆動回路が前記複数の映像信号線に印加可能な最大の電圧であることを特徴とする。
【発明の効果】
【００３１】
上記第１の発明によれば、第１期間には、各画素形成部において、素子容量に蓄積される電荷は０とされ、補助容量にのみ画像の輝度に応じた電荷が蓄積される。そして、第２期間には、各画素形成部において、素子容量と補助容量との間で電荷の再配分が行われる。ここで、第１期間に補助容量に印加される第１期間補助容量充電電圧は、当該第１期間における補助容量への電圧の印加が開始される時点の素子容量値に基づくことなく、画像の輝度に対応する目標輝度電圧と該目標輝度電圧に対応する素子容量値とに基づいて決定される。このため、直前（１フレーム前）の表示状態を示す情報を保持するための構成要素（フレームメモリ等）を備えることなく第１期間補助容量充電電圧を決定することができ、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。
【００３２】
上記第２の発明によれば、走査信号線に印加される電圧によって導通／非導通状態が制御される第１のスイッチング素子と画素状態制御配線に印加される電圧によって導通／非導通状態が制御される第２のスイッチング素子とを各画素形成部に備える構成によって、上記第１の発明と同様、直前の表示状態を示す情報を保持するための構成要素を備えることなく第１期間補助容量充電電圧を決定することができ、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。
【００３３】
上記第３の発明によれば、走査信号線に印加される電圧によって導通／非導通状態が制御される第１のスイッチング素子と画素状態制御配線に印加される電圧によって導通／非導通状態が制御される第２のスイッチング素子とを各画素形成部に備える構成によって、上記第１の発明と同様、直前の表示状態を示す情報を保持するための構成要素を備えることなく第１期間補助容量充電電圧を決定することができ、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。
【００３４】
上記第４の発明によれば、第１期間補助容量充電電圧は、補助容量の容量値と目標輝度電圧に対応する素子容量値と目標輝度電圧と共通電極の電圧とに基づいて算出される。このため、直前（１フレーム前）の表示状態にかかわらず、第１期間中に補助容量に印加すべき電圧を目標輝度に基づいて一意に決定することができる。
【００３５】
上記第５の発明によれば、素子容量と補助容量との間で電荷の再配分が行われた後に、補助容量の電圧が変化する。このため、その補助容量の電圧の変化に応じて、上記電荷の再配分後に素子容量に印加される電圧（電圧の大きさ）が高められる。
【００３６】
上記第６の発明によれば、比較的低階調の表示が行われる画素形成部においてのみ、素子容量と補助容量との間で電荷の再配分が行われる。このため、駆動回路から映像信号線に印加される電圧の振幅を従来よりも大きくすることなく、比較的高階調の表示も行うことができる。
【００３７】
上記第７の発明によれば、第１期間補助容量充電電圧が「映像信号線に印加可能な最大の電圧」以下となる画素形成部についてのみ、素子容量と補助容量との間で電荷の再配分が行われる。このため、比較的高階調の表示が行われようとする際に、「所望の大きさの電圧が映像信号線に印加されずに表示不良が生ずる」ということはない。
【００３８】
上記第８の発明によれば、液晶印加電圧の変化に伴う液晶容量値の変化を補償することのできる液晶表示装置が実現される。
【発明を実施するための最良の形態】
【００３９】
＜１．本発明の考え方＞
実施形態について説明する前に、本発明の基本的な考え方について説明する。なお、ここでは、以下のような表示装置を前提として説明する。この表示装置の表示部には、複数本のソース配線と、複数本のゲート配線と、それら複数本のソース配線と複数本のゲート配線との交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。各画素形成部には、２個のスイッチング素子（第１のスイッチング素子および第２のスイッチング素子），液晶等の電気光学素子，電気光学素子に並列に設けられた補助容量，電気光学素子を備えることによって形成される容量（以下、「素子容量」という。）に電荷を蓄積させるための画素電極，補助容量に電荷を蓄積させるための容量電極などが含まれている。なお、本説明においては、「電圧」の語を「所定の電位（グラウンド電位など）を基準としたときの電位」の意味で用いる。例えば、「画素電極電圧」とは、当該所定の電位を基準としたときの画素電極の電位を意味する。
【００４０】
各行に着目すると、１フレーム期間は、所定の長さの期間である第１期間と、当該第１期間以外の期間である第２期間とに分けられる。詳しくは、１フレーム期間は、「１行目についての第１期間の開始、１行目についての第１期間の終了、２行目についての第１期間の開始、２行目についての第１期間の終了、・・・、ｍ（ｍはゲート配線の本数）行目についての第１期間の開始、ｍ行目についての第１期間の終了」というようになっている。すなわち、或る時点に着目したときに、「当該時点が複数の行についての第１期間である」ということはない。
【００４１】
まず、本発明に係る表示装置における構成と動作の概要について説明する。各画素形成部において、ソース配線とゲート配線との交差点近傍に第１のスイッチング素子を備え、当該第１のスイッチング素子は画素電極または容量電極のいずれかと接続される。また、画素電極と容量電極との間に第２のスイッチング素子を備える。これにより、第１のスイッチング素子と第２のスイッチング素子とを共に導通状態にすると、素子容量および補助容量には、ソース配線から供給される電圧に基づいて電荷が蓄積される。また、第１のスイッチング素子を導通状態にして第２のスイッチング素子を非導通状態にすると、素子容量または補助容量の一方のみに、ソース配線から供給される電圧に基づく電荷が蓄積される。さらに、第１のスイッチング素子を非導通状態にして第２のスイッチング素子を導通状態にすると、素子容量と補助容量との間で電荷の再配分が行われる。なお、補助容量は、容量電極と補助容量配線とによって形成され、素子容量は、画素電極と共通電極とによって形成される。
【００４２】
以上のような構成において、第１期間中に、電気光学素子への印加電圧を０とし、階調値に応じた電圧を容量電極に与えることによって補助容量に電荷を蓄積させる。第２期間には、第１のスイッチング素子を非導通状態にして第２のスイッチング素子を導通状態にすることによって、第１期間に補助容量に蓄積された電荷を、補助容量と素子容量との間で再配分させる。ここで、補助容量に蓄積される電荷と素子容量に蓄積される電荷との和は（第２期間における）電荷の再配分が行われる前後において変化しないことを考慮して、第１期間中に容量電極に与える電圧を求める。このとき、上述のように第１期間中には電気光学素子への印加電圧が０とされるので、電荷の再配分が行われる直前の時点において素子容量に蓄積されている電荷は常に０となる。このため、１フレーム前の表示状態にかかわらず、目標輝度に基づいて、第１期間中に容量電極に与えるべき電圧を一意に決定することができる。なお、これについての詳しい説明は後述する。以上のような動作によって、電気光学素子への印加電圧の変化に伴う素子容量値の変化が補償されている。
【００４３】
次に、第１期間中に電気光学素子への印加電圧を０としつつ階調値に応じた電荷を補助容量に蓄積させるための構成として、以下に２つの構成を説明する。
【００４４】
＜１．１  第１の構成＞
各画素形成部において、第１のスイッチング素子については、ゲート電極は対応する交差点を通過するゲート配線に接続され、ソース電極は当該交差点を通過するソース配線に接続され、ドレイン電極は容量電極に接続される。第２のスイッチング素子については、ゲート電極はゲート配線に対応して設けられた制御配線に接続され、ソース電極は容量電極に接続され、ドレイン電極は画素電極に接続される。
【００４５】
以上のような構成において、第１期間のうちの前半の期間には、第１のスイッチング素子と第２のスイッチング素子とは共に導通状態にされる。この期間には、ソース配線に印加される電圧は０にされる。これにより、電気光学素子への印加電圧は０とされる。第１期間のうちの後半の期間には、第１のスイッチング素子は導通状態にされ、第２のスイッチング素子は非導通状態にされる。この期間には、階調値に応じた電圧がソース配線に印加される。これにより、階調値に応じた電荷が補助容量に蓄積される。なお、ここでいう「前半」、「後半」とは、それぞれ、第１期間のうちの「前の方の期間」、「後の方の期間」を意味し、時間的に第１期間のうちの丁度半分の期間を意味するものではない。
【００４６】
＜１．２  第２の構成＞
各画素形成部において、第１のスイッチング素子については、ゲート電極は対応する交差点を通過するゲート配線に接続され、ソース電極は当該交差点を通過するソース配線に接続され、ドレイン電極は画素電極に接続される。第２のスイッチング素子については、ゲート電極はゲート配線に対応して設けられた制御配線に接続され、ソース電極は画素電極に接続され、ドレイン電極は容量電極に接続される。
【００４７】
以上のような構成において、第１期間のうちの前半の期間には、第１のスイッチング素子と第２のスイッチング素子とは共に導通状態にされる。この期間には、階調値に応じた電圧がソース配線に印加される。これにより、階調値に応じた電荷が素子容量と補助容量とに蓄積される。第１期間のうちの後半の期間には、第１のスイッチング素子は導通状態にされ、第２のスイッチング素子は非導通状態にされる。この期間には、ソース配線に印加される電圧は０にされる。これにより、電気光学素子への印加電圧は０とされる。補助容量に蓄積された電荷はそのまま維持される。
【００４８】
＜１．３  容量電極に与える電圧＞
次に、第１期間に容量電極に印加すべき電圧をどのようにして求めるかについて説明する。以下において、第１期間に容量電極に印加すべき電圧をＶｂ、補助容量配線に与えられている電圧をＶｓ、共通電極に与えられている電圧をＶｃ、補助容量値をＣｓとする。
【００４９】
第１期間に容量電極に電圧Ｖｂが印加されると、補助容量には次式（２）で示す電荷Ｑ１が蓄積される。
Ｑ１＝Ｃｓ×（Ｖｂ−Ｖｓ）      ・・・（２）
また、電気光学素子への印加電圧は０にされるので、素子容量に蓄積される電荷Ｑ２は０となる。
【００５０】
ここで、第２期間における電荷の再配分後、容量電極および画素電極に印加されている電圧がＶ１となった時に目標輝度の表示が行われるものと仮定する。この時の素子容量値をＣ１とすると、当該状態の時に補助容量に蓄積されている電荷Ｑ３は次式（３）で示され、当該状態の時に素子容量に蓄積されている電荷Ｑ４は次式（４）で示される。
Ｑ３＝Ｃｓ×（Ｖ１−Ｖｓ）      ・・・（３）
Ｑ４＝Ｃ１×（Ｖ１−Ｖｃ）      ・・・（４）
【００５１】
電荷の再配分の前後において、補助容量に蓄積されている電荷と素子容量に蓄積されている電荷との和は変化しないので、次式（５）が成立する。
Ｑ１＋Ｑ２＝Ｑ３＋Ｑ４      ・・・（５）
これにより、
Ｃｓ×（Ｖｂ−Ｖｓ）＋０＝Ｃｓ×（Ｖ１−Ｖｓ）＋Ｃ１×（Ｖ１−Ｖｃ）
となる。従って、第１期間に容量電極に印加すべき電圧Ｖｂは次式（６）で算出される。
Ｖｂ＝（（Ｃｓ＋Ｃ１）×Ｖ１／Ｃｓ）−（Ｃ１×Ｖｃ）／Ｃｓ      ・・・（６）
なお、上記Ｖ１は表示すべき画像の輝度に対応する目標輝度電圧に相当し、上記Ｃ１は目標輝度電圧に対応する素子容量値に相当する。
【００５２】
上式（６）によれば、電圧Ｖｂは、電荷の再配分前における素子容量値に基づくことなく算出される。すなわち、電荷の再配分前における表示状態にかかわらず、目標輝度に応じて電圧Ｖｂが一意に算出される。このため、電圧Ｖｂを算出するためにフレームメモリを備える必要はない。
【００５３】
ところで、上式（６）において「Ｖｃ＝０」とすると、
Ｖｂ＝（Ｃｓ＋Ｃ１）×Ｖ１／Ｃｓ      ・・・（７）
となるから、「Ｖｂ＞Ｖ１」となる。これは、目標とする輝度に対応した電圧Ｖ１を得るためには、ソースドライバからより大きな電圧Ｖｂを与える必要があることを意味する。
【００５４】
上式（７）において、ＣｓとＣ１とがほぼ等しい値とすると、上記電圧Ｖｂは第２期間に画素電極に印加されるべき電圧Ｖ１の２倍程度の大きさとなる。電圧Ｖ１の２倍程度の大きさの電圧を画素電極に印加させるためには、ソースドライバからの出力電圧の振幅を大きくさせる必要がある。そこで、上記電圧Ｖｂが所定の電圧（従来の駆動方法におけるソースドライバからの最大の出力電圧）よりも高くなるような階調値の表示が行われるべき画素形成部では、「第１期間中に電気光学素子への印加電圧を０にする」という動作は行われないようにする。例えば、第２期間に電気光学素子に印加されるべき電圧（Ｖ１−Ｖｃ）が所定の電圧よりも大きくなる場合には、第１期間に電気光学素子に印加する電圧を０以外の電圧（Ｖａ−Ｖｃ）とする。これにより、ソースドライバから出力されるべき電圧の振幅を従来と同様にすることができる。なお、上記Ｖａは階調値に応じた大きさの電圧である。
ところで、このように上記電圧Ｖｂが所定の電圧（従来の駆動方法におけるソースドライバからの最大の出力電圧）よりも高くなるような階調値の表示が行われるべき画素形成部では、高階調表示が行われる。
ＶＡモード（垂直配向モード）の液晶などでは、低階調間の応答速度が低く、低階調から高階調への応答速度が高いという特性があるので、このように高階調側で当発明の手段を用いなくても、大きな支障はない。
【００５５】
＜１．４  補助容量配線の電圧について＞
本発明においては、補助容量配線に印加される電圧を第１期間と第２期間とで異ならせることが好ましい。これについて以下に説明する。ここでは、第１期間に補助容量配線に印加される電圧をＶｓ、第２期間に補助容量配線に印加される電圧をＶｔとする。また、第１期間に画素電極に印加される電圧をＶａ、第２期間に画素電極に印加される電圧をＶ２とする。また、第１期間における素子容量値をＣ０、第２期間における素子容量値をＣ２とする。
【００５６】
上述のように、補助容量に蓄積される電荷と素子容量に蓄積される電荷との和は（第２期間における）電荷の再配分が行われる前後において変化しないので、次式（８）が成立する。
Ｃｓ×（Ｖｂ−Ｖｓ）＋Ｃ０×（Ｖａ−Ｖｃ）
＝Ｃｓ×（Ｖ２−Ｖｔ）＋Ｃ２×（Ｖ２−Ｖｃ）      ・・・（８）
【００５７】
上式（８）より、第２期間に画素電極に印加される電圧Ｖ２は次式（９）で算出される。
Ｖ２＝（Ｃｓ×Ｖｂ＋Ｃ０×Ｖａ＋（Ｃ２−Ｃ０）×Ｖｃ＋Ｃｓ×（Ｖｔ−Ｖｓ））／（Ｃｓ＋Ｃ２）      ・・・（９）
上式（９）より、第１期間と第２期間とで補助容量配線に印加する電圧を異ならせた方が好ましいことが把握される。何故ならば、上式（９）において「Ｖｔ＝Ｖｓ」とすると、「Ｃｓ×（Ｖｔ−Ｖｓ）」が０となり、画素電極に電圧Ｖ２が印加されるようにするためには、ソースドライバからの出力電圧Ｖａ、Ｖｂが大きくされなければならないからである。
【００５８】
ところで、上式（９）において、「Ｖａ＝Ｖｃ」、「Ｖｃ＝０」とすると、次式（１０）が成立する。
Ｖ２＝（Ｃｓ×Ｖｂ＋Ｃｓ×（Ｖｔ−Ｖｓ））／（Ｃｓ＋Ｃ２）      ・・・（１０）
上式（１０）より、第２期間における素子容量値Ｃ２が小さいほど第２期間に電気光学素子に印加される電圧（Ｖ２−Ｖｃ）が大きくなることが把握される。また、ＶＡモードの液晶などにおいては、低階調のときに素子容量値が小さくなり、高階調のときに素子容量値が大きくなることが知られている。以上のことから、第２期間に画素電極に電圧Ｖ２が印加されるよう容量電極に電圧Ｖｂを印加するとき、低階調側から高階調側へと遷移させると、第２期間における素子容量値Ｃ２が小さい状態となり、電気光学素子には本来与えるべき電圧Ｖｂより大きな電圧が印加されるので好ましい。なお、高階調側から低階調側へと遷移させると、第２期間における素子容量値Ｃ２が大きい状態となり、電気光学素子には本来与えるべき電圧Ｖｂより小さな電圧が印加されるので好ましい。
【００５９】
以下、添付図面を参照して本発明の実施形態について説明する。
【００６０】
＜２．第１の実施形態＞
＜２．１  全体構成および動作＞
図２は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００と表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００とを備えている。以下においては、ソースドライバ３００とゲートドライバ４００とをまとめてドライバ（駆動回路）ともいう。図３は、この液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。なお、この液晶表示装置では２５６階調の階調表示が行われるものとする。
【００６１】
表示部２００には、ｎ本のソース配線（映像信号線）Ｓ１〜Ｓｎと、ｍ本のゲート配線（走査信号線）Ｇ１〜Ｇｍと、それらｎ本のソース配線とｍ本のゲート配線との交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。また、表示部２００には、各ゲート配線Ｇ１〜Ｇｍに対応するように、ｍ本の補助容量配線Ｃ１〜Ｃｍと、各画素形成部の状態を制御するためのｍ本の配線（以下、「画素状態制御配線」という。）Ｆ１〜Ｆｍとが設けられている。なお、以下においては、ゲート配線の本数は８本（ｍ＝８）で、ソース配線の本数は６本（ｎ＝６）と仮定して説明する。すなわち、表示部２００には４８個の画素形成部が設けられており、それらの画素形成部によって８行×６列の画素マトリクスが形成されているものと仮定する。また、ｉ行ｊ列に配置されている画素形成部には参照符号Ａｉｊを付して説明する。すなわち、図３に示すように、表示部２００内の各画素形成部に参照符号Ａ１１〜Ａ８６を付して説明する。
【００６２】
図１は、画素形成部Ａｉｊの構成を示す回路図である。図１に示すように、各画素形成部Ａｉｊには、２個のＴＦＴ（第１のＴＦＴ２１および第２のＴＦＴ２２）と、第１のＴＦＴ２１のドレイン電極２１３に接続された容量電極２３と、第２のＴＦＴ２２のドレイン電極２２３に接続された画素電極２４と、ゲート配線Ｇｉに対応するように設けられた補助容量配線Ｃｉおよび画素状態制御配線Ｆｉと、上記複数個の画素形成部Ａｉｊに共通的に設けられた共通電極２７と、容量電極２３と補助容量配線Ｃｉとによって形成される補助容量２５と、画素電極２４と共通電極２７とによって形成される液晶容量２６とが含まれている。そして、補助容量２５と液晶容量２６とによって画素容量が形成されている。また、第１のＴＦＴ２１については、ゲート電極２１１は対応する交差点を通過するゲート配線Ｇｉに接続され、ソース電極２１２は当該交差点を通過するソース配線Ｓｊに接続され、ドレイン電極２１３は容量電極２３に接続されている。第２のＴＦＴ２２については、ゲート電極２２１は画素状態制御配線Ｆｉに接続され、ソース電極２２２は容量電極２３に接続され、ドレイン電極２２３は画素電極２４に接続されている。なお、以下においては、ｉ行ｊ列に配置されている画素形成部Ａｉｊ内の容量電極２３には参照符号Ｐｉｊ、画素電極２４には参照符号Ｒｉｊを付して説明する。
【００６３】
表示制御回路１００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号群ＴＧとを受け取り、デジタル映像信号Ｄｘと、表示部２００に画像を表示するタイミングや液晶への印加電圧の制御などを行うためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，極性信号ＰＯ，ラッチパルス信号ＬＰ，ソース出力制御信号ＨＦ，ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，ゲート出力制御信号ＯＥ，および制御配線用タイミング信号ＱＣＫとを出力する。
【００６４】
ソースドライバ３００は、表示制御回路１００から出力されるデジタル映像信号Ｄｘ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，極性信号ＰＯ，ラッチパルス信号ＬＰ，およびソース出力制御信号ＨＦと、共通電極電圧Ｖｃｏｍとに基づき、表示部２００内の各画素形成部Ａｉｊの画素容量を充電するために駆動用映像信号をソース配線Ｓ１〜Ｓ６に印加する。
【００６５】
ゲートドライバ４００は、表示制御回路１００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，ゲート出力制御信号ＯＥ，および制御配線用タイミング信号ＱＣＫを受け取り、ゲート配線Ｇ１〜Ｇ８に順次に選択信号（走査信号）Ｇ１〜Ｇ８を印加するとともに（便宜上、ゲート配線と選択信号には同一の参照符号を付している）、画素状態制御配線Ｆ１〜Ｆ８に画素状態制御信号Ｆ１〜Ｆ８を印加する（便宜上、画素状態制御配線と画素状態制御信号には同一の参照符号を付している）。
【００６６】
なお、本実施形態においては、図３に示すように、補助容量配線Ｃ１〜Ｃ８は共通電極２７に接続されている。このため、共通電極電圧Ｖｃｏｍと同じ大きさの電圧が、補助容量配線駆動信号Ｃ１〜Ｃ８として補助容量配線Ｃ１〜Ｃ８に印加される（便宜上、補助容量配線駆動信号と補助容量配線には同一の参照符号を付している）。
【００６７】
以上のようにして、各ソース配線に駆動用映像信号が印加され、各ゲート配線に選択信号が印加され、各画素状態制御配線に画素状態制御信号が印加され、各補助容量配線に補助容量配線駆動信号が印加されることにより、表示部２００に画像が表示される。
【００６８】
＜２．２  ソースドライバの構成および動作＞
図３に示すように、ソースドライバ３００には、シフトレジスタ３１とレジスタ３２とソース出力回路３３とが含まれている。なお、シフトレジスタ３１は６ビット（６段）で構成され、レジスタ３２は４２ビット（６×７ビット）で構成されている。また、ソース出力回路３３は共通電極２７と電気的に接続されている。
【００６９】
シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力される。シフトレジスタ３１は、これらの信号ＳＳＰ、ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３１から各ソース配線Ｓ１〜Ｓ６に対応するサンプリングパルスが順次に出力され、当該サンプリングパルスはレジスタ３２に順次に入力される。
【００７０】
レジスタ３２は、表示制御回路１００からデジタル映像信号Ｄｘとして送られる７ビットのデータを、シフトレジスタ３１から出力されるサンプリングパルスのタイミングでサンプリングして保持する。なお、デジタル映像信号Ｄｘとして送られる７ビットのデータに関し、最上位ビットは、当該デジタル映像信号Ｄｘの階調値が低階調値または高階調値のいずれであるかを示すデータである。本実施形態においては、デジタル映像信号Ｄｘの階調値が低階調値であれば最上位ビットは「０」（論理レベルがローレベルの電圧に対応する）とされ、デジタル映像信号Ｄｘの階調値が高階調値であれば最上位ビットは「１」（論理レベルがハイレベルの電圧に対応する）とされる。また、上記７ビットのうちの最上位ビットを除く６ビットは、階調値そのものを示すデータである。
【００７１】
ソース出力回路３３は、レジスタ３２に保持された６個の７ビットデータをラッチパルス信号ＬＰのパルスのタイミングで取り込み、その取り込んだデータにデジタルアナログ変換を施す。その際、極性信号ＰＯに基づいてアナログ電圧の極性が決定される。また、ソース出力回路３３には共通電極電圧Ｖｃｏｍが与えられる。そして、ソース出力回路３３は、デジタルアナログ変換で生成された電圧もしくは共通電極電圧Ｖｃｏｍと同じ大きさの電圧を駆動用映像信号としてソース配線Ｓ１〜Ｓ６に印加する。
【００７２】
次に、ソース出力回路３３の詳細な構成について説明する。ソース出力回路３３には、ソース配線Ｓ１〜Ｓ６に対応するようにして６個の７ビットラッチ付きＤ／Ａ変換回路５０が設けられている。図４は、７ビットラッチ付きＤ／Ａ変換回路５０の詳細な構成を示す図である。この７ビットラッチ付きＤ／Ａ変換回路５０には、ラッチ回路５１とＤ／Ａ変換回路５２とＴＦＴ回路５３とが含まれている。なお、図４においては、デジタル映像信号Ｄｘのうちのｊ列目用のデータを参照符号Ｄｊｘで示している。
【００７３】
ラッチ回路５１には、７ビットのデータＤｊｘとラッチパルス信号ＬＰとソース出力制御信号ＨＦとが入力される。ラッチ回路５１は、レジスタ３２に保持されている７ビットのデータＤｊｘをラッチパルス信号ＬＰのパルスのタイミングで取り込み、７ビットのうちの最上位ビットＤｊ７に基づく電圧（以下、「最上位ビット電圧Ｄｊ７」という。）をＴＦＴ回路５３に与え（便宜上、最上位ビットと最上位ビット電圧には同一の参照符号を付している）、残りの６ビットのデータＤｊ１〜Ｄｊ６をＤ／Ａ変換回路５２に与える。図５は、Ｄ／Ａ変換回路５２に与えられる６ビットのデータ（図５の「出力Ｄｊ１〜６」）について説明するための図である。なお、図５において、「Ｈ」や「Ｌ」はソース出力制御信号ＨＦおよび最上位ビットＤｊ７の論理レベルを示している。ソース出力制御信号ＨＦの論理レベルが「ローレベル」で、かつ、最上位ビットＤｊ７の論理レベルが「ハイレベル」のときには所定の変換処理が施され、その処理後のデータがＤ／Ａ変換回路５２に与えられる。それ以外のときには、ラッチ回路５１に入力された７ビットのデータＤｊｘのうちの下位６ビットのデータがそのままＤ／Ａ変換回路５２に与えられる。
【００７４】
Ｄ／Ａ変換回路５２は、極性信号ＰＯに基づき、ラッチ回路５１から出力された６ビットのデータＤｊ１〜Ｄｊ６にデジタルアナログ変換を施す。そして、Ｄ／Ａ変換回路５２は、デジタルアナログ変換で生成された電圧ＤＡｊをＴＦＴ回路５３に与える。
【００７５】
ＴＦＴ回路５３には、２個のｎ型ＴＦＴ５３２，５３４と２個のｐ型ＴＦＴ５３１，５３３とが含まれている。ＴＦＴ５３１については、ドレイン電極はＴＦＴ５３２のソース電極に接続され、ソース電極には共通電極電圧Ｖｃｏｍが与えられ、ゲート電極にはラッチ回路５１から出力された最上位ビット電圧Ｄｊ７が与えられる構成となっている。ＴＦＴ５３２については、ソース電極はＴＦＴ５３１のドレイン電極に接続され、ドレイン電極はソース配線Ｓｊに接続され、ゲート電極にはソース出力制御信号ＨＦが与えられる構成となっている。ＴＦＴ５３３については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極にはＤ／Ａ変換回路５２から出力された電圧ＤＡｊが与えられ、ゲート電極にはソース出力制御信号ＨＦが与えられる構成となっている。ＴＦＴ５３４については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極にはＤ／Ａ変換回路５２から出力された電圧ＤＡｊが与えられ、ゲート電極には最上位ビット電圧Ｄｊ７が与えられる構成となっている。
【００７６】
以上のような構成により、７ビットラッチ付きＤ／Ａ変換回路５０からソース配線Ｓｊに印加される電圧の大きさは、ソース出力制御信号ＨＦの論理レベルと最上位ビット電圧Ｄｊ７の論理レベルとに応じて決定される。図６は、ソース配線Ｓｊに印加される電圧（図６の「出力Ｓｊ」）の大きさの決定について説明するための図である。なお、図６において、「Ｈ」や「Ｌ」はソース出力制御信号ＨＦおよび最上位ビット電圧Ｄｊ７の論理レベルを示している。ソース出力制御信号ＨＦの論理レベルが「ハイレベル」で、かつ、最上位ビット電圧データＤｊ７の論理レベルが「ローレベル」のとき（図６において符号ａ１で示す行）には、ＴＦＴ５３１とＴＦＴ５３２とは共に導通状態となり、ＴＦＴ５３３とＴＦＴ５３４とは共に非導通状態となる。その結果、ソース配線Ｓｊには共通電極電圧Ｖｃｏｍが印加される。それ以外のとき（図６において符号ａ２で示す行）には、ＴＦＴ５３１およびＴＦＴ５３２の少なくとも一方は非導通状態となり、ＴＦＴ５３３およびＴＦＴ５３４の少なくとも一方は導通状態となる。その結果、ソース配線ＳｊにはＤ／Ａ変換回路５２から出力された電圧ＤＡｊが印加される。
【００７７】
＜２．３  ゲートドライバの構成および動作＞
図３に示すように、ゲートドライバ４００には、シフトレジスタ４１とゲート出力回路４２とが含まれている。なお、シフトレジスタ４１は８ビット（８段）で構成されている。シフトレジスタ４１にはゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４１は、これらの信号ＧＳＰ、ＧＣＫに基づき、ゲートスタートパルス信号ＧＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ４１から各ゲート配線Ｇ１〜Ｇ８に対応するタイミングパルスＧＳｉが順次に出力され、当該タイミングパルスＧＳｉはゲート出力回路４２に順次に入力される。
【００７８】
ゲート出力回路４２は、シフトレジスタ４１から出力されたタイミングパルスＧＳｉと表示制御回路１００から出力されたゲート出力制御信号ＯＥとに基づいて、ゲート配線Ｇ１〜Ｇ８に選択信号Ｇ１〜Ｇ８を出力する。また、ゲート出力回路４２は、表示制御回路１００から出力された制御配線用タイミング信号ＱＣＫに基づいて上記選択信号Ｇ１〜Ｇ８を遅延させ、その遅延後の信号を反転させた信号を画素状態制御信号Ｆ１〜Ｆ８として画素状態制御配線Ｆ１〜Ｆ８に出力する。
【００７９】
＜２．４  駆動方法＞
次に、本実施形態における駆動方法について説明する。なお、ここでは、画素形成部Ａ１１では低階調の表示が行われ、画素形成部Ａ１２では高階調の表示が行われるものとして説明する。図７および図８は、本実施形態における駆動方法について説明するための信号波形図である。図７（ａ）〜（ｉ）は、１行目のゲート配線Ｇ１に印加される選択信号、１行目の画素状態制御配線Ｆ１に印加される画素状態制御信号、２行目のゲート配線Ｇ２に印加される選択信号、２行目の画素状態制御配線Ｆ２に印加される画素状態制御信号、ソース出力制御信号ＨＦ、共通電極電圧Ｖｃｏｍ、１列目のソース配線Ｓ１に印加される駆動用映像信号、画素形成部Ａ１１の容量電極Ｐ１１の電圧、および画素形成部Ａ１１の画素電極Ｒ１１の電圧の波形をそれぞれ示している。図８（ａ）〜（ｉ）は、１行目のゲート配線Ｇ１に印加される選択信号、１行目の画素状態制御配線Ｆ１に印加される画素状態制御信号、２行目のゲート配線Ｇ２に印加される選択信号、２行目の画素状態制御配線Ｆ２に印加される画素状態制御信号、ソース出力制御信号ＨＦ、共通電極電圧Ｖｃｏｍ、２列目のソース配線Ｓ２に印加される駆動用映像信号、画素形成部Ａ１２の容量電極Ｐ１２の電圧、および画素形成部Ａ１２の画素電極Ｒ１２の電圧の波形をそれぞれ示している。なお、図７および図８においては、時点ｔ０から時点ｔ８までの期間が１フレーム期間に相当する。また、１行目に配置されている画素形成部に着目すると、上記１フレーム期間のうち時点ｔ０から時点ｔ０３までの期間が第１期間に相当し、時点ｔ０３から時点ｔ８までの期間が第２期間に相当する。
【００８０】
まず、図７（ｇ）〜（ｉ）における各線の意味について、図９（ａ）を参照しつつ説明する。太実線は、階調値が「６３」の入力信号Ｄｘに対応する波形を示している。太点線は、階調値が「３２」の入力信号Ｄｘに対応する波形を示している。細実線は、階調値が「０」の入力信号Ｄｘに対応する波形を示している。次に、図８（ｇ）〜（ｉ）における各線の意味について、図９（ｂ）を参照しつつ説明する。太実線は、階調値が「１２７」の入力信号Ｄｘに対応する波形を示している。太点線は、階調値が「９６」の入力信号Ｄｘに対応する波形を示している。細実線は、階調値が「６４」の入力信号Ｄｘに対応する波形を示している。
【００８１】
次に、低階調の表示が行われる画素形成部Ａ１１における駆動方法について、図７を参照しつつ説明する。
【００８２】
時点ｔ０〜ｔ０１の期間には、１行目のゲート配線Ｇ１には選択電圧（ＴＦＴのゲートを導通状態にする電圧）ＶＨが印加され、１行目の画素状態制御配線Ｆ１にも選択電圧ＶＨが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ２１および第２のＴＦＴ２２は共に導通状態となる。これにより、容量電極Ｐ１１および画素電極Ｒ１１には、１列目のソース配線Ｓ１に与えられている電圧が印加される。ここで、この期間には、ソース出力制御信号ＨＦはハイレベルになっている。また、画素形成部Ａ１１では低階調の表示が行われるものと仮定しているので、上述の最上位ビット電圧Ｄｊ７はローレベルになっている。このため、図６より、ソース配線Ｓ１には共通電極電圧Ｖｃｏｍが印加される。以上より、容量電極Ｐ１１および画素電極Ｒ１１には、共通電極電圧Ｖｃｏｍが印加される。なお、共通電極電圧Ｖｃｏｍについては、１水平走査期間毎に極性が反転されている。
【００８３】
時点ｔ０１〜ｔ０３の期間には、画素状態制御配線Ｆ１には非選択電圧（ＴＦＴのゲートを非導通状態にする電圧）ＶＬが印加される。このため、画素形成部Ａ１１の第２のＴＦＴ２２は非導通状態となる。これにより、画素電極Ｒ１１では、ｔ０１時点の電圧（共通電極電圧Ｖｃｏｍ）が維持される。また、この期間には、ゲート配線Ｇ１には選択電圧ＶＨが印加されている。このため、画素形成部Ａ１１の第１のＴＦＴ２１は導通状態で維持されており、容量電極Ｐ１１にはソース配線Ｓ１に与えられている電圧が印加される。また、時点ｔ０１から時点ｔ０２までの期間に、ソース出力制御信号ＨＦがハイレベルからローレベルに変化させられる。このため、図６より、時点ｔ０２以降には、ソース配線Ｓ１には階調値に応じた電圧ＤＡｊが印加される。従って、容量電極Ｐ１１には階調値に応じた電圧ＤＡｊが印加される。
【００８４】
時点ｔ０３〜時点ｔ１の期間には、ゲート配線Ｇ１には非選択電圧ＶＬが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ２１は非導通状態となる。また、この期間中に、共通電極電圧Ｖｃｏｍが図７（ｆ）に示すように変化する。このため、共通電極電圧Ｖｃｏｍの変化に伴い、図７（ｉ）に示すように画素電極Ｒ１１の電圧が変化する。また、この期間には、画素状態制御配線Ｆ１には非選択電圧ＶＬが印加されている。このため、画素形成部Ａ１１の第２のＴＦＴ２２は非導通状態で維持されている。ここで、上述のように、補助容量配線Ｃｉには共通電極電圧Ｖｃｏｍが与えられている。このため、共通電極電圧Ｖｃｏｍの変化に伴い、図７（ｈ）に示すように容量電極Ｐ１１の電圧が変化する。
【００８５】
時点ｔ１〜時点ｔ１１の期間には、ゲート配線Ｇ１には非選択電圧ＶＬが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ２１は非導通状態で維持されている。また、この期間には、画素状態制御配線Ｆ１には選択電圧ＶＨが印加される。このため、画素形成部Ａ１１の第２のＴＦＴ２２は導通状態となる。このように、画素形成部Ａ１１において、第１のＴＦＴ２１は非導通状態となり、第２のＴＦＴ２２は導通状態となるので、補助容量２５に蓄積されている電荷と液晶容量２６に蓄積されている電荷との和が維持されたまま、容量電極Ｐ１１の電圧と画素電極Ｒ１１の電圧とがほぼ等しくなるように、補助容量２５と液晶容量２６との間で電荷の再配分が行われる。その結果、容量電極Ｐ１１の電圧は図７（ｈ）に示すように変化し、画素電極Ｒ１１の電圧は図７（ｉ）に示すように変化する。
【００８６】
時点ｔ１１〜時点ｔ８の期間には、ゲート配線Ｇ１には非選択電圧ＶＬが印加され、画素状態制御配線Ｆ１には選択電圧ＶＨが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ２１は非導通状態で維持され、第２のＴＦＴ２２は導通状態で維持されている。これにより、容量電極Ｐ１１の電圧および画素電極Ｒ１１の電圧は、共通電極電圧Ｖｃｏｍの変化に伴って変化する。
【００８７】
次に、高階調の表示が行われる画素形成部Ａ１２における駆動方法について、図８を参照しつつ説明する。
【００８８】
時点ｔ０〜ｔ０１の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２および画素電極Ｒ１２には、ソース配線Ｓ２に与えられている電圧が印加される。ここで、この期間には、ソース出力制御信号ＨＦはハイレベルになっている。また、画素形成部Ａ１２では高階調の表示が行われるものと仮定しているので、上述の最上位ビット電圧Ｄｊ７はハイレベルになっている。このため、図６より、ソース配線Ｓ２には階調値に応じた電圧ＤＡｊが印加される。以上より、容量電極Ｐ１２および画素電極Ｒ１２には、階調値に応じた電圧ＤＡｊが印加される。
【００８９】
時点ｔ０１〜ｔ０３の期間には、上述した画素形成部Ａ１１における動作と同様に、画素形成部Ａ１２の第２のＴＦＴ２２は非導通状態となり、第１のＴＦＴ２１は導通状態で維持される。このため、画素電極Ｒ１２ではｔ０１時点の電圧（階調値に応じた電圧ＤＡｊ）が維持され、容量電極Ｐ１２にはソース配線Ｓ２に与えられている電圧すなわち階調値に応じた電圧ＤＡｊが印加される。
【００９０】
時点ｔ０３〜時点ｔ１の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２の電圧および画素電極Ｒ１２の電圧は、共通電極電圧Ｖｃｏｍの変化に伴って変化する。
【００９１】
時点ｔ１〜時点ｔ１１の期間には、上述した画素形成部Ａ１１における動作と同様に、第１のＴＦＴ２１は非導通状態となり、第２のＴＦＴ２２は導通状態となる。このため、補助容量２５と液晶容量２６との間での電荷の再配分が行われるが、ｔ１の時点で容量電極Ｐ１２の電圧と画素電極Ｒ１２の電圧とはほぼ等しい大きさとなっているので、容量電極Ｐ１２および画素電極Ｒ１２では、ｔ１時点の電圧が維持される。
【００９２】
時点ｔ１１〜時点ｔ８の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２の電圧および画素電極Ｒ１２の電圧は、共通電極電圧Ｖｃｏｍの変化に伴って変化する。
【００９３】
＜２．５  効果＞
本実施形態によれば、低階調の表示が行われる画素形成部においては、まず、液晶印加電圧は０とされ、補助容量にのみ階調値に応じた電荷が蓄積される。その後、補助容量と液晶容量との間で電荷の再配分が行われる。ここで、補助容量値をＣｓ、電荷の再配分が行われた後の液晶容量値をＣ２、時点ｔ０１〜ｔ０３に容量電極Ｐ１１に印加された電圧をＶｂ、共通電極電圧をＶｃ、電荷の再配分が行われた後の容量電極Ｐ１１の電圧をＶ２とすると、次式（１１）が成立する。
Ｃｓ×（Ｖｂ−Ｖｃ）＝Ｃｓ×（Ｖ２−Ｖｃ）＋Ｃ２×（Ｖ２−Ｖｃ）
・・・（１１）
上式（１１）より、電荷の再配分が行われた後の容量電極Ｐ１１の電圧Ｖ２は、
Ｖ２＝（Ｃｓ×Ｖｂ＋Ｃ２×Ｖｃ）／（Ｃｓ＋Ｃ２）      ・・・（１２）
となる。上式（１２）より、電荷の再配分後の液晶印加電圧は、
Ｖ２−Ｖｃ＝Ｃｓ×（Ｖｂ−Ｖｃ）／（Ｃｓ＋Ｃ２）      ・・・（１３）
となる。
【００９４】
ここで、上式（１３）の電圧Ｖｂは、上式（６）に基づいて設定される。そうすると、上式（６）のＶｂを上式（１３）に代入し、
Ｖ２−Ｖｃ
＝（（（Ｃｓ＋Ｃ１）×Ｖ１−Ｃ１×Ｖｃ）−Ｃｓ×Ｖｃ）／（Ｃｓ＋Ｃ２）
＝（Ｃｓ＋Ｃ１）×（Ｖ１−Ｖｃ）／（Ｃｓ＋Ｃ２）      ・・・（１４）
となる。
【００９５】
上式（１４）で求められる電圧（Ｖ２−Ｖｃ）は、電荷の再配分が行われた後に液晶に印加される電圧である。上式（１４）において、「Ｖ１−Ｖｃ」は目標輝度の表示が行われる時の液晶印加電圧であるところ、当該電圧の（（Ｃｓ＋Ｃ１）／（Ｃｓ＋Ｃ２））倍の電圧が、電荷の再配分が行われた後に液晶に印加される。このため、電荷の再配分による液晶印加電圧の変化に起因する液晶容量値の変化を補償するように、上述したオーバードライブ（オーバーシュート）効果を奏する電圧が液晶に印加される。
【００９６】
また、本実施形態によれば、時点ｔ０における液晶印加電圧の大きさにかかわらず、電荷の再配分後に充分に時間が経過すると、液晶容量値はＣ１となって目標輝度の表示が行われる。すなわち、液晶への電圧の印加が行われる際に、直前の表示状態を示す情報は不要であるので、フレームメモリを備える必要はない。このため、フレームメモリを備えるためのコスト上昇を伴うことなく本実施形態を採用することができる。また、上述のようにオーバードライブ効果を奏する電圧が液晶に印加されるので、フレームメモリを有さない表示装置において応答速度が改善される。
【００９７】
ところで、本実施形態によると、高階調の表示が行われる画素形成部Ａ１２については、オーバードライブ（オーバーシュート）効果は得られない。これについて、以下に説明する。
【００９８】
高階調の表示が行われる画素形成部Ａ１２においては、ｔ０３の時点では、画素電極Ｒ１２および容量電極Ｐ１２には階調値に応じた電圧が印加されている。ここで、時点ｔ０３と時点ｔ１以降とで、補助容量に蓄積されている電荷と液晶容量に蓄積されている電荷との和は変化しないので、時点ｔ１以降の画素電極電圧をＶ２、時点ｔ０３に画素電極Ｒ１２に印加されている電圧をＶａ、時点ｔ０３に容量電極Ｐ１２に印加されている電圧をＶｂ、時点ｔ０３の素子容量値をＣ０とすると、次式（１５）が成立する。
Ｃｓ×（Ｖｂ−Ｖｃ）＋Ｃ０×（Ｖａ−Ｖｃ）
＝Ｃｓ×（Ｖ２−Ｖｃ）＋Ｃ２×（Ｖ２−Ｖｃ）      ・・・（１５）
上式（１５）より、時点ｔ１以降の画素形成部Ａ１２における液晶印加電圧は、
Ｖ２−Ｖｃ
＝（Ｃｓ×Ｖｂ＋Ｃ０×Ｖａ−（Ｃ０−Ｃ２）×Ｖｃ）／（Ｃｓ＋Ｃ２）
・・・（１６）
となる。さらに上式（１６）を変形すると、
Ｖ２−Ｖｃ
＝（Ｃｓ×Ｖｂ＋Ｃ２×Ｖａ＋（Ｃ０−Ｃ２）×Ｖａ−（Ｃ０−Ｃ２）×Ｖｃ）／
（Ｃｓ＋Ｃ２）
＝（Ｃｓ×Ｖｂ＋Ｃ２×Ｖａ＋（Ｃ０−Ｃ２）×（Ｖａ−Ｖｃ））／（Ｃｓ＋Ｃ２）
・・・（１７）
となる。
【００９９】
一方、仮にｔ０１の時点で目標輝度の表示が行われるよう液晶に電圧（Ｖ１−Ｖｃ）が印加されている場合には、次式（１８）が成立する。
Ｃｓ×（Ｖｂ−Ｖｃ）＋Ｃ１×（Ｖａ−Ｖｃ）
＝Ｃｓ×（Ｖ２−Ｖｃ）＋Ｃ１×（Ｖ２−Ｖｃ）      ・・・（１８）
本実施形態では「Ｖｃ＝０」であるので、上式（１８）を変形し、
Ｖ２−Ｖｃ＝（Ｃｓ×Ｖｂ＋Ｃ１×Ｖａ）／（Ｃｓ＋Ｃ１）
となる。
【０１００】
上式（１７）において、画素電極Ｒ１２に正極性の電圧を印加するタイミングでは、「（Ｖａ−Ｖｃ）＞０」となる。また、時点ｔ０１以前に低階調の表示が行われているときに、時点ｔ０１に高階調のデータの書き込みが行われると「Ｃ０＜Ｃ２」となる。従って、上式（１７）の「（Ｃ０−Ｃ２）×（Ｖａ−Ｖｃ）」の部分は負になるので、
Ｖ２−Ｖｃ＜（Ｃｓ×Ｖｂ＋Ｃ２×Ｖａ）／（Ｃｓ＋Ｃ２）
となる。
【０１０１】
上式（１４）においては、分子のＣ１が分母のＣ２よりも大きくなることがあるためオーバードライブ（オーバーシュート）の効果が生じるが、上式（１６）においてはそのようなことがないので、オーバードライブ（オーバーシュート）の効果は生じない。このため、高階調の表示が行われる画素形成部においては、従来と同様の駆動方法により画像表示が行われる。
【０１０２】
以上のように、本実施形態においては、オーバードライブ（オーバーシュート）の効果が得られるのは低階調の表示が行われる画素形成部においてのみである。しかしながら、例えばＶＡモードの液晶では、図１０に示すように高階調表示が行われる際には液晶の応答速度が速いので、高階調の表示が行われる画素形成部においてオーバードライブ（オーバーシュート）の効果が得られなくても、表示品位に与える影響は比較的小さいものとなる。
【０１０３】
＜３．第２の実施形態＞
＜３．１  構成＞
図１１は、本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。本実施形態においては、上記第１の実施形態とは異なり、表示制御回路１００からソースドライバ３０１には、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、アナログ映像信号ＤＡｘ、データ制御信号Ｄｓ、およびソース出力制御信号ＨＦが送られる。図１２は、本実施形態におけるドライバと表示部２００の詳細な構成を示すブロック図である。本実施形態においては、ソースドライバ３０１の構成が上記第１の実施形態における構成と異なっている。それ以外の構成については、上記第１の実施形態と同様であるので、説明を省略する。
【０１０４】
図１２に示すように、ソースドライバ３０１には、シフトレジスタ３４とソース出力回路３５とが含まれている。シフトレジスタ３４にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとソース出力制御信号ＨＦとが入力される。シフトレジスタ３４は、ソース出力制御信号ＨＦの論理レベルがハイレベルの期間中、ソースクロック信号ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３４から各ソース配線Ｓ１〜Ｓ６に対応するサンプリングパルスＳＳＰ１〜ＳＳＰ６が順次に出力され、当該サンプリングパルスＳＳＰ１〜ＳＳＰ６はソース出力回路３５に順次に入力される。なお、ソース出力制御信号ＨＦの論理レベルがローレベルの期間中には、シフトレジスタ３４からサンプリングパルスＳＳＰ１〜ＳＳＰ６は出力されない。ソース出力回路３５には、アナログ映像信号ＤＡｘとデータ制御信号Ｄｓとソース出力制御信号ＨＦとサンプリングパルスＳＳＰ１〜ＳＳＰ６とが入力される。また、ソース出力回路３５には共通電極電圧Ｖｃｏｍが与えられる。そして、ソース出力回路３５は、アナログ映像信号ＤＡｘに基づくアナログ電圧もしくは共通電極電圧Ｖｃｏｍと同じ大きさの電圧のソース配線Ｓ１〜Ｓ６への印加を行うか、ソース配線Ｓ１〜Ｓ６をハイインピーダンス状態にする。
【０１０５】
図１３は、本実施形態における画素形成部Ａｉｊの構成を示す回路図である。図１３に示すように、各画素形成部Ａｉｊには、２個のＴＦＴ（第１のＴＦＴ６１および第２のＴＦＴ６２）と、第１のＴＦＴ６１のドレイン電極６１３に接続された画素電極６３と、第２のＴＦＴ６２のドレイン電極６２３に接続された容量電極６４と、ゲート配線Ｇｉに対応するように設けられた補助容量配線Ｃｉおよび画素状態制御配線Ｆｉと、表示部２００内の複数個の画素形成部Ａｉｊに共通的に設けられた共通電極６７と、容量電極６４と補助容量配線Ｃｉとによって形成される補助容量６５と、画素電極６３と共通電極６７とによって形成される液晶容量６６とが含まれている。そして、補助容量６５と液晶容量６６とによって画素容量が形成されている。また、第１のＴＦＴ６１については、ゲート電極６１１は対応する交差点を通過するゲート配線Ｇｉに接続され、ソース電極６１２は当該交差点を通過するソース配線Ｓｊに接続され、ドレイン電極６１３は画素電極６３に接続されている。第２のＴＦＴ６２については、ゲート電極６２１は画素状態制御配線Ｆｉに接続され、ソース電極６２２は画素電極６３に接続され、ドレイン電極６２３は容量電極６４に接続されている。
【０１０６】
次に、ソースドライバ３０１内のソース出力回路３５の詳細な構成について説明する。ソース出力回路３５には、ソース配線Ｓ１〜Ｓ６に対応するようにして６個の１ビットラッチ付きサンプルホールド回路７０が設けられている。図１４は、１ビットラッチ付きサンプルホールド回路７０の詳細な構成を示す図である。この１ビットラッチ付きサンプルホールド回路７０には、ラッチ回路７１とＴＦＴ回路７３とが含まれている。
【０１０７】
ラッチ回路７１は、表示制御回路１００から出力されるデータ制御信号Ｄｓをシフトレジスタ３４から出力されるサンプリングパルスＳＳＰｊのタイミングで取り込み、それをＴＦＴ回路７３に与える。なお、データ制御信号Ｄｓについては、表示制御回路１００から送られるアナログ映像信号ＤＡｘが低階調のデータであればハイレベルにされ、当該アナログ映像信号ＤＡｘが高階調のデータであればローレベルにされる。
【０１０８】
ＴＦＴ回路７３には、２個のｎ型ＴＦＴ７３１，７３３と１個のｐ型ＴＦＴ７３２とが含まれている。ＴＦＴ７３１については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極はＴＦＴ７３２のドレイン電極に接続され、ゲート電極にはラッチ回路７１からの出力信号Ｌｊが与えられる構成となっている。ＴＦＴ７３２については、ソース電極には共通電極電圧Ｖｃｏｍが与えられ、ドレイン電極はＴＦＴ７３１のソース電極に接続され、ゲート電極にはソース出力制御信号ＨＦが与えられる構成となっている。ＴＦＴ７３３については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極にはアナログ映像信号ＤＡｘが与えられ、ゲート電極にはシフトレジスタ３４から出力されたサンプリングパルスＳＳＰｊが与えられる構成となっている。
【０１０９】
以上のような構成により、１ビットラッチ付きサンプルホールド回路７０からソース配線Ｓｊに印加される電圧の大きさは、ソース出力制御信号ＨＦの論理レベルとラッチ回路７１からの出力信号Ｌｊの論理レベルとに応じて決定される。図１５は、ソース配線Ｓｊに印加される電圧（図１５の「出力Ｓｊ」）の大きさの決定について説明するための図である。
【０１１０】
ソース出力制御信号ＨＦの論理レベルが「ハイレベル」のとき（図１５において符号ａ３で示す行）には、ＴＦＴ７３２は非導通状態となる。このため、ラッチ回路７１からの出力信号Ｌｊの論理レベルにかかわらず、サンプリングパルスＳＳＰｊのタイミングに応じて、ソース配線Ｓｊにはアナログ映像信号ＤＡｘに基づくアナログ電圧（以下、「データ電圧」ともいう。）ＤＡｊが印加される。なお、このデータ電圧ＤＡｊは、階調値に応じた大きさの電圧である。
【０１１１】
ソース出力制御信号ＨＦの論理レベルが「ローレベル」で、かつ、ラッチ回路７１からの出力信号Ｌｊの論理レベルが「ローレベル」のとき（図１５において符号ａ４で示す行）には、ＴＦＴ７３２は導通状態となるが、ＴＦＴ７３１は非導通状態となる。また、ソース出力制御信号ＨＦの論理レベルがローレベルの期間中にはシフトレジスタ３４からサンプリングパルスＳＳＰｊが出力されないので、ＴＦＴ７３３は非導通状態となる。このようにして、ソース配線Ｓｊはハイインピーダンス状態にされる。
【０１１２】
ソース出力制御信号ＨＦの論理レベルが「ローレベル」で、かつ、ラッチ回路７１からの出力信号Ｌｊの論理レベルが「ハイレベル」のとき（図１５において符号ａ５で示す行）には、ＴＦＴ７３１とＴＦＴ７３２とは共に導通状態となる。また、上述したように、ＴＦＴ７３３は非導通状態となる。このため、ソース配線Ｓｊには共通電極電圧Ｖｃｏｍが印加される。
【０１１３】
＜３．２  駆動方法＞
次に、本実施形態における駆動方法について説明する。なお、ここでは、画素形成部Ａ１１では低階調の表示が行われ、画素形成部Ａ１２では高階調の表示が行われるものとして説明する。図１６および図１７は、本実施形態における駆動方法について説明するための信号波形図である。なお、図１６は、低階調の表示が行われる画素形成部における信号波形図であり、図１７は、高階調の表示が行われる画素形成部における信号波形図である。図１６（ａ）〜（ｋ）は、１行目のゲート配線Ｇ１に印加される選択信号、１行目の画素状態制御配線Ｆ１に印加される画素状態制御信号、２行目のゲート配線Ｇ２に印加される選択信号、２行目の画素状態制御配線Ｆ２に印加される画素状態制御信号、ソース出力制御信号ＨＦ、共通電極電圧Ｖｃｏｍ、アナログ映像信号ＤＡｘ、データ制御信号Ｄｓ、１列目のソース配線Ｓ１に対応するサンプリングパルスＳＳＰ１、１列目のソース配線Ｓ１に対応するラッチ回路７１からの出力信号Ｌ１、およびソース配線Ｓ１への印加電圧の波形をそれぞれ示している。図１７（ａ）〜（ｈ）については、図１６（ａ）〜（ｈ）と同様である。図１７（ｉ）〜（ｋ）は、２列目のソース配線Ｓ２に対応するサンプリングパルスＳＳＰ２、２列目のソース配線Ｓ２に対応するラッチ回路７１からの出力信号Ｌ２、およびソース配線Ｓ２への印加電圧の波形をそれぞれ示している。
【０１１４】
まず、低階調の表示が行われる画素形成部Ａ１１における駆動方法について、図１６を参照しつつ説明する。
【０１１５】
時点ｔ０〜ｔ０１の期間には、１行目のゲート配線Ｇ１には選択電圧ＶＨが印加され、１行目の画素状態制御配線Ｆ１にも選択電圧ＶＨが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ６１および第２のＴＦＴ６２は共に導通状態となる。これにより、容量電極Ｐ１１および画素電極Ｒ１１には、１列目のソース配線Ｓ１に与えられている電圧が印加される。ここで、この期間には、ソース出力制御信号ＨＦはハイレベルになっている。また、低階調のデータのときにはデータ制御信号Ｄｓはハイレベルとなっているので、図１４に示したラッチ回路７１では、サンプリングパルスＳＳＰ１によってハイレベルのデータ制御信号Ｄｓが取り込まれる。１列目の全ての画素形成部で低階調の表示が行われるものと仮定すると、ラッチ回路７１からの出力信号Ｌ１は、図１６（ｊ）に示すような波形となる。図１６（ｊ）に示すように、時点ｔ０〜ｔ０１の期間には、ラッチ回路７１からの出力信号Ｌ１はハイレベルとなっている。従って、図１５より、ソース配線Ｓ１にはアナログ映像信号ＤＡｘに基づくデータ電圧ＤＡｊが印加される。その結果、容量電極Ｐ１１および画素電極Ｒ１１には、階調値に応じた大きさのデータ電圧ＤＡｊが印加される。なお、共通電極電圧Ｖｃｏｍについては、上記第１の実施形態と同様、１水平走査期間毎に極性が反転されている。
【０１１６】
時点ｔ０１〜ｔ０２の期間には、画素状態制御配線Ｆ１には非選択電圧ＶＬが印加される。このため、画素形成部Ａ１１の第２のＴＦＴ６２は非導通状態となる。これにより、容量電極Ｐ１１では、ｔ０１時点の電圧（データ電圧ＤＡｊ）が維持される。また、この期間には、ゲート配線Ｇ１には選択電圧ＶＨが印加されている。このため、画素形成部Ａ１１の第１のＴＦＴ６１は導通状態で維持されており、画素電極Ｒ１１にはソース配線Ｓ１に与えられている電圧が印加される。また、この期間中、ソース出力制御信号ＨＦとラッチ回路７１からの出力信号Ｌ１とは共にハイレベルとなっている。従って、図１５より、ソース配線Ｓ１には階調値に応じた大きさのデータ電圧ＤＡｊが維持される。その結果、画素電極Ｒ１１には階調値に応じた大きさのデータ電圧ＤＡｊが維持される。
【０１１７】
時点ｔ０２〜ｔ０３の期間には、画素状態制御配線Ｆ１には非選択電圧ＶＬが印加され、ゲート配線Ｇ１には選択電圧ＶＨが印加されている。このため、画素形成部Ａ１１の第２のＴＦＴ６２は非導通状態で維持され、第１のＴＦＴ６１は導通状態で維持されている。これにより、容量電極Ｐ１１では、ｔ０２時点の電圧（データ電圧ＤＡｊ）が維持され、画素電極Ｒ１１にはソース配線Ｓ１に与えられている電圧が印加される。また、この期間中、ソース出力制御信号ＨＦはローレベルになっており、ラッチ回路７１からの出力信号Ｌ１はハイレベルとなっている。従って、図１５より、ソース配線Ｓ１には共通電極電圧Ｖｃｏｍが印加される。その結果、画素電極Ｒ１１には共通電極電圧Ｖｃｏｍが印加される。
【０１１８】
時点ｔ０３〜ｔ１の期間には、ゲート配線Ｇ１には非選択電圧ＶＬが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ６１は非導通状態となる。また、この期間には、画素状態制御配線Ｆ１にも非選択電圧ＶＬが印加されている。このため、画素形成部Ａ１１の第２のＴＦＴ６２は非導通状態で維持されている。これにより、容量電極Ｐ１１では、ｔ０３時点の電圧（データ電圧ＤＡｊ）が維持され、画素電極Ｒ１１では、ｔ０３時点の電圧（共通電極電圧Ｖｃｏｍ）が維持される。
【０１１９】
時点ｔ１になると、画素状態制御配線Ｆ１には選択電圧ＶＨが印加される。このため、画素形成部Ａ１１の第２のＴＦＴ６２は導通状態となる。また、ゲート配線Ｇ１には非選択電圧ＶＬが印加されている。このため、画素形成部Ａ１１の第１のＴＦＴ６１は非導通状態で維持されている。このように、画素形成部Ａ１１において、第１のＴＦＴ６１は非導通状態となり、第２のＴＦＴ６２は導通状態となる。これにより、上記第１の実施形態と同様に、補助容量６５に蓄積されている電荷と液晶容量６６に蓄積されている電荷との和が維持されたまま、容量電極Ｐ１１の電圧と画素電極Ｒ１１の電圧とがほぼ等しくなるように、補助容量６５と液晶容量６６との間で電荷の再配分が行われる。
【０１２０】
次に、高階調の表示が行われる画素形成部Ａ１２における駆動方法について、図１７を参照しつつ説明する。
【０１２１】
時点ｔ０〜ｔ０１の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２および画素電極Ｒ１２には、２列目のソース配線Ｓ２に与えられている電圧が印加される。ここで、この期間には、ソース出力制御信号ＨＦはハイレベルになっている。また、高階調のデータのときにはデータ制御信号Ｄｓはローレベルとなっているので、図１４に示したラッチ回路７１では、サンプリングパルスＳＳＰ２によってローレベルのデータ制御信号Ｄｓが取り込まれる。１列目の全ての画素形成部で高階調の表示が行われるものと仮定すると、ラッチ回路７１からの出力信号Ｌ２は、図１７（ｊ）に示すような波形となる。図１７（ｊ）に示すように、時点ｔ０〜ｔ０１の期間には、ラッチ回路７１からの出力信号Ｌ２はローレベルとなっている。従って、図１５より、ソース配線Ｓ２にはアナログ映像信号ＤＡｘに基づくデータ電圧ＤＡｊが印加される。その結果、容量電極Ｐ１２および画素電極Ｒ１２には、階調値に応じた大きさのデータ電圧ＤＡｊが印加される。
【０１２２】
時点ｔ０１〜ｔ０２の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２ではｔ０１時点の電圧（データ電圧ＤＡｊ）が維持され、画素電極Ｒ１２にはソース配線Ｓ２に与えられている電圧が印加される。また、この期間中、ソース出力制御信号ＨＦはハイレベルとなっており、ラッチ回路７１からの出力信号Ｌ２はローレベルとなっている。従って、図１５より、ソース配線Ｓ２には階調値に応じた大きさのデータ電圧ＤＡｊが維持される。その結果、画素電極Ｒ１２には階調値に応じた大きさのデータ電圧ＤＡｊが維持される。
【０１２３】
時点ｔ０２〜ｔ０３の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２では、ｔ０２時点の電圧（データ電圧ＤＡｊ）が維持され、画素電極Ｒ１２にはソース配線Ｓ２に与えられている電圧が印加される。また、この期間中、ソース出力制御信号ＨＦとラッチ回路７１からの出力信号Ｌ２とは共にローレベルになっている。従って、図１５より、ソース配線Ｓ２はハイインピーダンス状態にされる。その結果、画素電極Ｒ１２では、ｔ０２時点の電圧（データ電圧ＤＡｊ）が印加されたまま維持される。
【０１２４】
時点ｔ０３〜ｔ１の期間には、上述した画素形成部Ａ１１における動作と同様に、容量電極Ｐ１２では、ｔ０３時点の電圧（データ電圧ＤＡｊ）が維持され、画素電極Ｒ１２では、ｔ０３時点の電圧（データ電圧ＤＡｊ）が維持される。
【０１２５】
時点ｔ１になると、上述した画素形成部Ａ１１における動作と同様に、第１のＴＦＴ６１は非導通状態となり、第２のＴＦＴ６２は導通状態となる。このため、補助容量６５と液晶容量６６との間での電荷の再配分が行われるが、ｔ１の時点で容量電極Ｐ１２の電圧と画素電極Ｒ１２の電圧とはほぼ等しい大きさとなっているので、容量電極Ｐ１２および画素電極Ｒ１２では、ｔ１時点の電圧が維持される。
【０１２６】
＜３．３  効果＞
本実施形態によれば、上記第１の実施形態と同様、低階調の表示が行われる画素形成部においては、まず、液晶印加電圧は０とされ、補助容量にのみ階調値に応じた電荷が蓄積される。その後、補助容量と液晶容量との間で電荷の再配分が行われる。このとき、電荷の再配分による液晶印加電圧の変化に起因する液晶容量値の変化を補償するように、上述したオーバードライブ（オーバーシュート）効果を奏する電圧が液晶に印加される。また、上記第１の実施形態と同様、フレームメモリを備える必要はない。
【０１２７】
さらに、本実施形態によれば、階調値に応じた大きさの電圧（データ電圧ＤＡｊ）のソース配線への印加は、第１期間の前半の期間に行われる。そして、第１期間の後半の期間には、ソース配線には共通電極電圧Ｖｃｏｍが与えられる、もしくは、ソース配線はハイインピーダンス状態にされる。このため、表示制御回路１００からアナログ映像信号が与えられるソースドライバ（「アナログドライバ」と呼ばれるソースドライバ）を備える液晶表示装置において、消費電力が低減される。
【０１２８】
＜４．第３の実施形態＞
＜４．１  構成＞
図１８は、本発明の第３の実施形態に係る液晶表示装置の全体構成を示すブロック図である。本実施形態においては、上記第１および第２の実施形態とは異なり、補助容量ドライバ４５０が設けられている。また、共通電極電圧Ｖｃｏｍは０にされている。それ以外の構成については、上記第１の実施形態と同様であるので、説明を省略する。
【０１２９】
表示制御回路１００から補助容量ドライバ４５０には、ゲートクロック信号ＧＣＫ、補助容量スタートパルス信号ＰＩ、および極性信号ＰＯが送られる。補助容量ドライバ４５０は、ゲートクロック信号ＧＣＫ、補助容量スタートパルス信号ＰＩ、および極性信号ＰＯを受け取り、補助容量配線駆動信号を補助容量配線Ｃ１〜Ｃｍ（Ｃ８）に印加する。
【０１３０】
図１９は、本実施形態におけるドライバと表示部２００の詳細な構成を示すブロック図である。図１９に示すように、補助容量ドライバ４５０には、シフトレジスタ４５１と補助容量出力回路４５２とが含まれている。シフトレジスタ４５１には補助容量スタートパルス信号ＰＩとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４５１は、これらの信号ＰＩ、ＧＣＫに基づき、補助容量スタートパルス信号ＰＩに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ４５１から各補助容量配線Ｃ１〜Ｃ８に対応するタイミングパルスＣＳ１〜ＣＳ８が順次に出力され、当該タイミングパルスＣＳ１〜ＣＳ８は補助容量出力回路４５２に順次に入力される。補助容量出力回路４５２は、極性信号ＰＯとタイミングパルスＣＳ１〜ＣＳ８とに基づいて、共通電極電圧Ｖｃｏｍよりも高い所定の電圧Ｖｓもしくは共通電極電圧Ｖｃｏｍよりも低い所定の電圧Ｖｔを補助容量配線駆動信号として補助容量配線Ｃ１〜Ｃ８に印加する。
【０１３１】
＜４．２  駆動方法＞
次に、本実施形態における駆動方法について説明する。なお、ここでは、画素形成部Ａ１１では低階調の表示が行われ、画素形成部Ａ１２では高階調の表示が行われるものとして説明する。図２０および図２１は、本実施形態における駆動方法について説明するための信号波形図である。なお、図２０は、低階調の表示が行われる画素形成部における信号波形図であり、図２１は、高階調の表示が行われる画素形成部における信号波形図である。図２０（ａ）〜（ｉ）は、１行目のゲート配線Ｇ１に印加される選択信号、１行目の画素状態制御配線Ｆ１に印加される画素状態制御信号、２行目のゲート配線Ｇ２に印加される選択信号、２行目の画素状態制御配線Ｆ２に印加される画素状態制御信号、ソース出力制御信号ＨＦ、１行目の補助容量配線Ｃ１に印加される補助容量配線駆動信号、１列目のソース配線Ｓ１への印加電圧、画素形成部Ａ１１の容量電極Ｐ１１の電圧、および画素形成部Ａ１１の画素電極Ｒ１１の電圧の波形をそれぞれ示している。図２１（ａ）〜（ｆ）については、図２０（ａ）〜（ｆ）と同様である。図２１（ｇ）〜（ｉ）は、２列目のソース配線Ｓ２への印加電圧、画素形成部Ａ１２の容量電極Ｐ１２の電圧、および画素形成部Ａ１２の画素電極Ｒ１２の電圧の波形をそれぞれ示している。
【０１３２】
まず、低階調の表示が行われる画素形成部Ａ１１における駆動方法について、図２０を参照しつつ説明する。
【０１３３】
時点ｔ０〜ｔ０１の期間には、上記第１の実施形態と同様に、容量電極Ｐ１１および画素電極Ｒ１１には、共通電極電圧Ｖｃｏｍが印加される。時点ｔ０１〜ｔ０３の期間には、上記第１の実施形態と同様に、容量電極Ｐ１１にはソース配線Ｓ１に与えられている電圧（階調値に応じた電圧）が印加され、画素電極Ｒ１１ではｔ０１時点の電圧（共通電極電圧Ｖｃｏｍ）が維持される。
【０１３４】
時点ｔ０３〜時点ｔ１の期間には、ゲート配線Ｇ１には非選択電圧ＶＬが印加される。このため、画素形成部Ａ１１の第１のＴＦＴ２１は非導通状態となる。これにより、容量電極Ｐ１１では、ｔ０３時点の電圧（階調値に応じた電圧）が維持される。また、この期間には、画素状態制御配線Ｆ１には非選択電圧ＶＬが印加されている。このため、画素形成部Ａ１１の第２のＴＦＴ２２は非導通状態で維持されている。これにより、画素電極Ｒ１１では、ｔ０３時点の電圧（共通電極電圧Ｖｃｏｍ）が維持される。
【０１３５】
時点ｔ１〜時点ｔ１１の期間には、上記第１の実施形態と同様に、画素形成部Ａ１１において、第１のＴＦＴ２１は非導通状態となり、第２のＴＦＴ２２は導通状態となる。このため、補助容量２５に蓄積されている電荷と液晶容量２６に蓄積されている電荷との和が維持されたまま、容量電極Ｐ１１の電圧と画素電極Ｒ１１の電圧とがほぼ等しくなるように、補助容量２５と液晶容量２６との間で電荷の再配分が行われる。その結果、容量電極Ｐ１１の電圧は図２０（ｈ）に示すように変化し、画素電極Ｒ１１の電圧は図２０（ｉ）に示すように変化する。
【０１３６】
時点ｔ１１〜時点ｔ８の期間には、上記第１の実施形態と同様に、画素形成部Ａ１１において、第１のＴＦＴ２１は非導通状態で維持され、第２のＴＦＴ２２は導通状態で維持される。ここで、時点ｔ１１〜時点ｔ１２の期間に、補助容量配線Ｃ１の電圧がＶｓからＶｔに変化する。これに伴い、容量電極Ｐ１１の電圧および画素電極Ｒ１１の電圧も変化する。時点ｔ１２〜時点ｔ８の期間には、容量電極Ｐ１１および画素電極Ｒ１１では、ｔ１２時点の電圧が維持される。
【０１３７】
次に、高階調の表示が行われる画素形成部Ａ１２における駆動方法について、図２１を参照しつつ説明する。
【０１３８】
時点ｔ０〜ｔ０１の期間には、上記第１の実施形態と同様に、容量電極Ｐ１２および画素電極Ｒ１２には、ソース配線Ｓ２に与えられている電圧（階調値に応じた電圧）が印加される。時点ｔ０１〜ｔ０３の期間には、上記第１の実施形態と同様に、容量電極Ｐ１２にはソース配線Ｓ２に与えられている電圧（階調値に応じた電圧）が印加され、画素電極Ｒ１２ではｔ０１時点の電圧（階調値に応じた電圧）が維持される。
【０１３９】
時点ｔ０３〜時点ｔ１の期間には、ゲート配線Ｇ１には非選択電圧ＶＬが印加される。このため、画素形成部Ａ１２の第１のＴＦＴ２１は非導通状態となる。これにより、容量電極Ｐ１２では、ｔ０３時点の電圧（階調値に応じた電圧）が維持される。また、この期間には、画素状態制御配線Ｆ１には非選択電圧ＶＬが印加されている。このため、画素形成部Ａ１１の第２のＴＦＴ２２は非導通状態で維持されている。これにより、画素電極Ｒ１１では、ｔ０３時点の電圧（階調値に応じた電圧）が維持される。
【０１４０】
時点ｔ１〜時点ｔ１１の期間には、上記第１の実施形態と同様に、画素形成部Ａ１２において、第１のＴＦＴ２１は非導通状態となり、第２のＴＦＴ２２は導通状態となる。このため、補助容量２５と液晶容量２６との間での電荷の再配分が行われるが、ｔ１の時点で容量電極Ｐ１２の電圧と画素電極Ｒ１２の電圧とはほぼ等しい大きさとなっているので、容量電極Ｐ１２および画素電極Ｒ１２では、ｔ１時点の電圧が維持される。
【０１４１】
時点ｔ１１〜時点ｔ８の期間には、上記第１の実施形態と同様に、画素形成部Ａ１１において、第１のＴＦＴ２１は非導通状態で維持され、第２のＴＦＴ２２は導通状態で維持される。ここで、時点ｔ１１〜時点ｔ１２の期間に、補助容量配線Ｃ１の電圧がＶｓからＶｔに変化する。これに伴い、容量電極Ｐ１２の電圧および画素電極Ｒ１２の電圧も変化する。時点ｔ１２〜時点ｔ８の期間には、容量電極Ｐ１２および画素電極Ｒ１２では、ｔ１２時点の電圧が維持される。
【０１４２】
＜４．３  効果＞
本実施形態によれば、上記第１の実施形態と同様、低階調の表示が行われる画素形成部においては、まず、液晶印加電圧は０とされ、補助容量にのみ階調値に応じた電荷が蓄積される。その後、補助容量と液晶容量との間で電荷の再配分が行われる。一方、本実施形態においては、上記第１の実施形態とは異なり、図２０および図２１に示したように、時点ｔ１１〜時点ｔ１２の期間に補助容量配線の電圧が共通電極電圧Ｖｃｏｍよりも高い所定の電圧Ｖｓから共通電極電圧Ｖｃｏｍよりも低い所定の電圧Ｖｔに変化する。
【０１４３】
ここで、共通電極電圧をＶｃ、補助容量値をＣｓ、時点ｔ０１〜時点ｔ０３における容量電極の電圧をＶｂ、時点ｔ１２〜時点ｔ８における画素電極の電圧をＶ３、時点ｔ１２〜時点ｔ８における液晶容量値をＣ３すると、次式（１９）が成立する。
Ｃｓ×（Ｖｂ−Ｖｓ）＝Ｃｓ×（Ｖ３−Ｖｔ）＋Ｃ３×（Ｖ３−Ｖｃ）・・・（１９）
上式（１９）より、電圧Ｖ３は、
Ｖ３＝（Ｃｓ×（Ｖｂ＋Ｖｔ−Ｖｓ）＋Ｃ３×Ｖｃ）／（Ｃｓ＋Ｃ３）・・・（２０）
となる。また、本実施形態では「Ｖｃ＝０」であるので、
Ｖ３＝Ｃｓ×（Ｖｂ＋Ｖｔ−Ｖｓ）／（Ｃｓ＋Ｃ３）                ・・・（２１）
となる。
【０１４４】
ところで、液晶印加電圧と透過率との関係は、図２４に示した「輝度−電圧対応曲線」と同様の関係である。図２４によると、液晶印加電圧が１．８Ｖ以下であれば（輝度が一定であるので）透過率は一定であることが把握される。また、例えば２５６階調の階調表示が可能なノーマリーブラック型の液晶表示装置においては、従来の駆動方法での液晶印加電圧の最大値は、階調値「２５５」に相当する電圧値（図２４では約４Ｖ）である。
【０１４５】
上記第１の実施形態で示した式（１３）で、「Ｖｃ＝０」であって、ＣｓがＣ２にほぼ等しいとすると、
Ｖ２−Ｖｃ＝Ｖｂ／２      ・・・（２２）
となる。上式（２２）によると、ソースドライバ３００から出力された電圧の２分の１の大きさの電圧が液晶に印加されることになる。従って、ソースドライバ３００からの出力電圧が例えば４Ｖの場合には、液晶には２Ｖの電圧しか印加されないことになる。このため、液晶印加電圧の変化に伴う液晶容量値の変化を補償するという効果は、小さな階調レベルのデータについてのみ得られることになる。
【０１４６】
本実施形態によれば、上式（２１）から把握されるように、上記第１の実施形態と比べて「Ｖｔ−Ｖｓ」だけ液晶印加電圧を高めることができる。例えば、上式（２１）で、ＣｓがＣ３にほぼ等しいものとし、「Ｖｔ−Ｖｓ＝３．６」とすると、
Ｖ３＝（Ｖｂ＋３．６）／２      ・・・（２３）
となる。これにより、ソースドライバ３００からの出力電圧が２．２Ｖであれば、液晶印加電圧は２．９Ｖとなる。ここで、図２４によると、２．９Ｖの液晶印加電圧は中間階調レベル以上の電圧に相当する。従って、本実施形態によれば、中間階調レベルまでの階調値のデータについて、液晶印加電圧の変化に伴う液晶容量値の変化を補償するという効果が得られる。
【０１４７】
以上のように、本実施形態によれば、フレームメモリを備えることなく、液晶印加電圧の変化に伴う液晶容量値の変化を補償することができる。また、上記第１の実施形態に比べて「Ｖｔ−Ｖｓ」だけ液晶印加電圧を高めることができ、オーバードライブ（オーバーシュート）の効果がより大きく得られる。
【０１４８】
＜５．その他＞
上記各実施形態においては、１２８階調の階調表示が可能な液晶表示装置を前提に説明したが、本発明はこれに限定されない。階調数は１２８以外であっても本発明を適用することができる。また、上記各実施形態においては液晶表示装置を例に挙げて説明しているが、印加電圧の変化に伴い素子容量値が変化する電気光学素子を表示素子として採用するものであれば、液晶表示装置以外の表示装置にも本発明を適用することができる。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施形態に係る液晶表示装置における画素形成部の構成を示す回路図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、ドライバと表示部の詳細な構成を示すブロック図である。
【図４】上記第１の実施形態において、７ビットラッチ付きＤ／Ａ変換回路の詳細な構成を示す図である。
【図５】上記第１の実施形態において、Ｄ／Ａ変換回路に与えられる６ビットのデータについて説明するための図である。
【図６】上記第１の実施形態において、ソース配線に印加される電圧の大きさの決定について説明するための図である。
【図７】上記第１の実施形態において、低階調の表示が行われる画素形成部における駆動方法について説明するための信号波形図である。
【図８】上記第１の実施形態において、高階調の表示が行われる画素形成部における駆動方法について説明するための信号波形図である。
【図９】上記第１の実施形態において、図７および図８における各線の意味について説明するための図である。。
【図１０】ＶＡモードの液晶の応答特性を示す図である。
【図１１】本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図１２】上記第２の実施形態において、ドライバと表示部の詳細な構成を示すブロック図である。
【図１３】上記第２の実施形態において、画素形成部の構成を示す回路図である。
【図１４】上記第２の実施形態において、１ビットラッチ付きサンプルホールド回路の詳細な構成を示す図である。
【図１５】上記第２の実施形態において、ソース配線に印加される電圧の大きさの決定について説明するための図である。
【図１６】上記第２の実施形態において、低階調の表示が行われる画素形成部における駆動方法について説明するための信号波形図である。
【図１７】上記第２の実施形態において、高階調の表示が行われる画素形成部における駆動方法について説明するための信号波形図である。
【図１８】本発明の第３の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図１９】上記第３の実施形態において、ドライバと表示部の詳細な構成を示すブロック図である。
【図２０】上記第３の実施形態において、低階調の表示が行われる画素形成部における駆動方法について説明するための信号波形図である。
【図２１】上記第３の実施形態において、高階調の表示が行われる画素形成部における駆動方法について説明するための信号波形図である。
【図２２】従来例において、液晶表示装置の全体構成を示すブロック図である。
【図２３】従来の一般的な液晶表示装置における画素形成部の構成を示す回路図である。
【図２４】液晶印加電圧と液晶容量値との関係を示す図である。
【図２５】従来例において、オーバードライブコントローラの構成を示すブロック図である。
【図２６】従来の液晶表示装置（特開２００６−３０８３５号公報に記載の液晶表示装置）における画素形成部の構成を示す回路図である。
【図２７】従来例における信号波形図である。
【図２８】従来例において、液晶印加電圧をシフトさせる方法について説明するための図である。
【図２９】従来例における信号波形図である。
【符号の説明】
【０１５０】
２１，６１…第１のＴＦＴ
２２，６２…第２のＴＦＴ
２３，６４…容量電極
２４，６３…画素電極
２５，６５…補助容量
２６，６６…液晶容量
２７，６７…共通電極
３１，４１…シフトレジスタ
３２…レジスタ
３３，３５…ソース出力回路
４２…ゲート出力回路
５０…７ビットラッチ付きＤ／Ａ変換回路
５１，７１…ラッチ回路
５２…Ｄ／Ａ変換回路
５３，７３…ＴＦＴ回路
７０…１ビットラッチ付きサンプルホールド回路
１００…表示制御回路
２００…表示部
３００，３０１…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４５０…補助容量ドライバ
Ａｉｊ…画素形成部
Ｃ１〜Ｃｍ…補助容量配線，補助容量配線駆動信号
ＤＡｘ…アナログ映像信号
Ｄｘ…デジタル映像信号
Ｄｓ…データ制御信号
Ｆ１〜Ｆｍ…画素状態制御配線，画素状態制御信号
ＨＦ…ソース出力制御信号
Ｇ１〜Ｇｍ…ゲート配線，選択信号
Ｓ１〜Ｓｎ…ソース配線，駆動用映像信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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