(57)【要約】【課題】映像信号処理装置においてメモリへのアクセスをより適切に処理する。【解決手段】映像信号を処理するためのＣＰＵ２０と、映像信号を表示する際に重畳されるオンスクリーン画像データを処理するＯＳＤ処理部２２と、ＣＰＵ２０及びＯＳＤ処理部２２からアクセスされるＳＲＡＭ２８と、ＣＰＵ２０とＯＳＤ処理部２２とのアドレスバス及びデータバスを排他的に切り替えてＳＲＡＭ２８にアクセス可能に接続するアクセス制御部２４と、を備える。アクセス制御部２４は、ＣＰＵ２０及びＯＳＤ処理部２２からＳＲＡＭ２８へのアクセスが同時に要求されたときには、ＯＳＤ処理部２２から出力される占有要求信号が出力されていればＯＳＤ処理部２２をＳＲＡＭ２８にアクセス可能に接続し、占有要求信号が出力されていないときにはＣＰＵ２０をＳＲＡＭ２８にアクセス可能に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
映像信号を処理するための主制御部と、
前記映像信号を表示する際に重畳されるオンスクリーン画像データを処理するＯＳＤ処理部と、
前記主制御部及び前記ＯＳＤ処理部からアクセスされるメモリと、
前記主制御部と前記ＯＳＤ処理部とのアドレスバス及びデータバスを排他的に切り替えて前記メモリにアクセス可能に接続するアクセス制御部と、を備え、
前記アクセス制御部は、前記主制御部及び前記ＯＳＤ処理部から前記メモリへのアクセスが同時に要求された場合、前記ＯＳＤ処理部から出力される占有要求信号が出力されているときには前記ＯＳＤ処理部を前記メモリにアクセス可能に接続し、前記ＯＳＤ処理部から出力される占有要求信号が出力されていないときには前記主制御部を前記メモリにアクセス可能に接続することを特徴とする映像信号処理装置。
【請求項２】
請求項１に記載の映像信号処理装置であって、
前記メモリは、画像として表示される内容を保持するビデオメモリ、オンスクリーン画像データを生成するための画像データを格納するフォント格納メモリ及びオンスクリーン画像データを生成するための色データを格納する色テーブル格納メモリの少なくとも１つを含むことを特徴とする映像信号処理装置。
【請求項３】
請求項１に記載の映像信号処理装置であって、
前記主制御部のデータバスのバス幅と、前記ＯＳＤ処理部のデータバスのバス幅と、が異なっている場合、前記メモリと接続される前記主制御部又は前記ＯＳＤ処理でのデータバスのバス幅に合わせてアドレス変換処理を行うアドレス変換部を含むことを特徴とする映像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビジョン放送等の映像に重ね合わせる等してキャラクタを表示する映像信号処理装置に関する。
【背景技術】
【０００２】
テレビジョン放送等の映像信号に文字情報を重畳して、表示される画像にその文字を重畳させて表示するキャプション表示が行われている。
【０００３】
従来の映像信号処理装置１００は、図４に示すように、主制御部（ＣＰＵ）１０、オンスクリーンディスプレイ（ＯＳＤ）処理部１２、アクセス制御部１４、ＳＲＡＭアクセス処理部１６及びＳＲＡＭ１８を含んで構成される。映像信号処理装置１００は、主にテレビジョン放送等の映像信号を処理して、ＣＲＴ等のディスプレイの画面に表示される処理を行うものであるが、以下では映像信号処理装置１００に含まれるＯＳＤ処理部を中心に説明を行う。
【０００４】
ＣＰＵ１０は、映像信号処理装置１００を統合的に制御するマイクロコンピュータである。ＣＰＵ１０は、メモリに格納されているプログラムを読み出し、そのプログラムに従って、外部からの制御信号等に応じて映像信号を処理する各部を制御する。また、ＣＰＵ１０は、外部からの制御信号に応じて、アクセス制御部１４及びＳＲＡＭアクセス処理部１６を介して、画像表示のためのビデオメモリ（ＶＲＡＭ）やＯＳＤ処理のためのフォント格納メモリ（ＣＧＲＡＭ），色テーブル格納メモリ（ＣＬＵＲＡＭ）を含むＳＲＡＭ１８にアクセスして、これらのメモリにデータを格納したり、これらのメモリからデータを読み出したりする。
【０００５】
一方、ＯＳＤ処理部１２は、映像信号に重畳されているキャプション情報やグラフィック情報に応じた文字情報を画面上に重ね合わせて表示させる処理を行う。ＯＳＤ処理部１２は、ＳＲＡＭ１８に含まれるビデオメモリ（ＶＲＡＭ）に書き込まれたキャプション情報やグラフィック情報から抽出された文字コードや制御コードに基づいて、アクセス制御部１４及びＳＲＡＭアクセス処理部１６を介して、フォント格納メモリ（ＣＧＲＡＭ），色テーブル格納メモリ（ＣＬＵＲＡＭ）を含むＳＲＡＭ１８にアクセスして文字の画像データや色データを読み出し、それらの画像データを所定のプロトコルに従って画面上に表示させる。
【０００６】
このように、ＣＰＵ１０及びＯＳＤ処理部１２は、共通のＳＲＡＭ１８にアクセスする必要がある。ＳＲＡＭ１８をＣＰＵ１０及びＯＳＤ処理部１２の双方からアクセス可能とするためにデュアルポート型のメモリとすればよいが、制御回路が複雑となり、メモリの占有面積が大きくなるなどの問題がある。そこで、シングルポート型のメモリをＳＲＡＭ１８として採用し、アクセス制御部１４及びＳＲＡＭアクセス処理部１６を介して、アドレスバスやデータバスを互いに切替えながらＳＲＡＭ１８にアクセスする構成が採用されることが多い。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＣＰＵ１０がＳＲＡＭ１８にアクセスする際の処理は、例えば、フォント格納メモリ（ＣＧＲＡＭ）や色テーブル格納メモリ（ＣＬＵＲＡＭ）の一部書き換え等の短時間で終了する処理の場合が多い。これに対して、ＯＳＤ処理部１２からＳＲＡＭ１８にアクセスする際は、キャプション情報やグラフィック情報に含まれる複数の文字コードを連続的に読み出したり、これらのコードに対応する文字やグラフィックの画像データを連続的に読み出したりする処理であり、ＣＰＵ１０からのアクセスよりも時間を必要とする処理が多い。
【０００８】
従来の映像信号処理装置では、ＯＳＤ処理部１２がＳＲＡＭ１８へアクセスしつつ処理を行っている間にＣＰＵ１０からＳＲＡＭ１８へのアクセスがあった場合、ＯＳＤ処理部１２によるＳＲＡＭ１８へのアクセスが終了するまでＣＰＵ１０にアクセスが許可されなかった。そのため、ＣＰＵ１０がＳＲＡＭ１８へのアクセスの次に行うべき処理までの待ち時間が長くなり、プログラムの実行が遅延してしまうなどの問題があった。
【０００９】
本発明は、上記課題を鑑み、メモリへのアクセスをより適切に処理することを可能とする映像信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、映像信号を処理するための主制御部と、前記映像信号を表示する際に重畳されるオンスクリーン画像データを処理するＯＳＤ処理部と、前記主制御部及び前記ＯＳＤ処理部からアクセスされるメモリと、前記主制御部と前記ＯＳＤ処理部とのアドレスバス及びデータバスを排他的に切り替えて前記メモリにアクセス可能に接続するアクセス制御部と、を備え、前記アクセス制御部は、前記主制御部及び前記ＯＳＤ処理部から前記メモリへのアクセスが同時に要求された場合、前記ＯＳＤ処理部から出力される占有要求信号が出力されているときには前記ＯＳＤ処理部を前記メモリにアクセス可能に接続し、前記ＯＳＤ処理部から出力される占有要求信号が出力されていないときには前記主制御部を前記メモリにアクセス可能に接続することを特徴とする。
【００１１】
ここで、前記メモリは、画像として表示される内容を保持するビデオメモリ、オンスクリーン画像データを生成するための画像データを格納するフォント格納メモリ及びオンスクリーン画像データを生成するための色データを格納する色テーブル格納メモリの少なくとも１つを含むものとする。
【００１２】
また、前記主制御部のデータバスのバス幅と、前記ＯＳＤ処理部のデータバスのバス幅と、が異なっている場合、前記メモリと接続される前記主制御部又は前記ＯＳＤ処理でのデータバスのバス幅に合わせてアドレス変換処理を行うアドレス変換部を含むことが好適である。
【発明の効果】
【００１３】
本発明によれば、映像信号処理装置においてメモリへのアクセスをより適切に処理することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態における映像信号処理装置２００は、図１に示すように、主制御部（ＣＰＵ）２０、ＯＳＤ処理部２２、アクセス制御部２４、ＳＲＡＭアクセス処理部２６及びＳＲＡＭ２８を含んで構成される。
【００１５】
ＣＰＵ２０は、映像信号処理装置２００を統合的に制御するマイクロコンピュータである。ＣＰＵ２０は、メモリ（主記憶部：図示しない）に格納されているプログラムを読み出し、そのプログラムに従って、外部からの制御信号等に応じて映像信号を処理する各部を制御する。例えば、映像信号から輝度信号や色差信号を分離して、それらの信号に基づいてディスプレイの画面に表示させる映像信号処理部（図示しない）の制御を行う。
【００１６】
ＣＰＵ２０は、外部からの制御信号に応じて、アクセス制御部２４及びＳＲＡＭアクセス処理部２６を介して、画像表示のためのビデオメモリ（ＶＲＡＭ）やＯＳＤ処理のためのフォント格納メモリ（ＣＧＲＡＭ），色テーブル格納メモリ（ＣＬＵＲＡＭ）を含むＳＲＡＭ２８にアクセスして、これらのメモリにデータを格納したり、これらのメモリからデータを読み出したりする。
【００１７】
ＯＳＤ処理部２２は、映像信号に重畳されているキャプション情報やグラフィック情報に応じた文字情報を画面上に重ね合わせて表示させる処理を行う。
【００１８】
例えば、クローズドキャプションでは、キャプション情報はテレビジョン放送の映像信号の所定の水平ラインに重畳されている。より具体的には、キャプション情報は、第２１ライン（２１Ｈ）又は第２８４ライン（２８４Ｈ）に１６ビットのＮＲＺ信号として重畳されている。キャプション情報が重畳されている水平ラインは、水平同期信号Ｈｓｙｎｃ，カラーバーストＣｂ，クロックランイン信号ＣＲＩ，実キャプション情報ＣＡＰを順に含んでいる。実キャプション情報ＣＡＰには文字コードや制御コードが含まれており、ＯＳＤ処理部２２は、ＳＲＡＭ２８に含まれるビデオメモリ（ＶＲＡＭ）に書き込まれている実キャプション情報ＣＡＰから抽出された文字コードに基づいて、アクセス制御部２４及びＳＲＡＭアクセス処理部２６を介して、フォント格納メモリ（ＣＧＲＡＭ），色テーブル格納メモリ（ＣＬＵＲＡＭ）を含むＳＲＡＭ２８にアクセスして文字の画像データや色データを読み出し、所定のプロトコルにおいて制御コードで指定される条件でそれらの画像データを画面上に表示させる。
【００１９】
また、画像データの読み出し等の際にＳＲＡＭ２８に連続してアクセスする必要がある場合、ＯＳＤ処理部２２は占有信号生成部２２ａから占有信号をアクセス制御部２４へ出力する。ＳＲＡＭ２８に連続してアクセスする必要がある場合とは、例えば、キャプション情報やグラフィック情報が重畳されている水平ラインの処理の初期段階において表示処理をスムーズに行うために所定のデータ容量の画像データを連続してバッファリングする必要がある場合等が挙げられる。
【００２０】
アクセス制御部２４は、マルチプレクサ２４ａ及び判断部２４ｂを含んで構成される。マルチプレクサ２４ａは、制御ラインＬＣ１、アドレスバスＬＡ１及びデータバスＬＤ１を介してＣＰＵ２０と接続され、制御ラインＬＣ２、アドレスバスＬＡ２及びデータバスＬＤ２を介してＯＳＤ処理部２２と接続される。また、マルチプレクサ２４ａは、制御ラインＬＣ３、アドレスバスＬＡ３及びデータバスＬＤ３を介してＳＲＡＭアクセス処理部２６と接続される。
【００２１】
判断部２４ｂは、制御ラインＬＣ１及びレディ信号ラインＬＲ１を介してＣＰＵ２０と接続され、制御ラインＬＣ２，レディ信号ラインＬＲ２及び占有信号ラインＬＯ２を介してＯＳＤ処理部２２と接続される。また、判断部２４ｂは、マルチプレクサ設定ラインＬＭを介してマルチプレクサ２４ａと接続される。
【００２２】
判断部２４ｂは、制御ラインＬＣ１，制御ラインＬＣ２及び占有信号ラインＬＯから信号を受けて、それらの信号の状態に応じてマルチプレクサ設定ラインＬＭに切替信号を出力する。そして、マルチプレクサ２４ａは、切替信号に応じて、ＣＰＵ２０の制御ラインＬＣ１，アドレスバスＬＡ１及びデータバスＬＤ１かＯＳＤ処理部２２の制御ラインＬＣ２，アドレスバスＬＡ２及びデータバスＬＤ２のいずれか一方の組を排他的に選択してＳＲＡＭアクセス処理部２６に接続する。また、ＣＰＵ２０にＳＲＡＭ２８へのアクセスを許可する際には、レディ信号ラインＬＲ１にレディ（ＲＥＡＤＹ）信号を出力し、ＯＳＤ処理部２２にＳＲＡＭ２８へのアクセスを許可する際には、レディ信号ラインＬＲ２にレディ（ＲＥＡＤＹ）信号を出力する。この処理については後述する。
【００２３】
ＳＲＡＭアクセス処理部２６は、制御ラインＬＣ３、アドレスバスＬＡ３及びデータバスＬＤ３を介して、アクセス制御部２４のマルチプレクサ２４ａで選択されたＣＰＵ２０又はＯＳＤ処理部２２のいずれか一方と通信し、ＳＲＡＭ２８へのデータの書き込み、及び、ＳＲＡＭ２８からのデータの読み出し処理を行う。
【００２４】
ＳＲＡＭアクセス処理部２６は、アドレス変換部２６ａを備える。アドレス変換部２６ａは、ＣＰＵ２０のアドレスバスＬＡ１又はＯＳＤ処理部２２のアドレスバスＬＡ２から入力されるアドレスをＳＲＡＭ２８のメモリ空間における実アドレスに変換してＳＲＡＭ２８のアドレスバスＬＡ４に出力する。
【００２５】
例えば、ＣＰＵ２０のデータバスＬＤ１が３２ビットであり、ＯＳＤ処理部２２のデータバスＬＤ２が２５６ビットである場合について説明する。制御ラインＬＣ３からＣＰＵ２０のアクセス要求信号が入力されたときには、図２（ａ）に示すように、データバスＬＤ３を介して３２ビット毎にデータを受け取り２５６ビット幅のデータ列に再配置し、アドレスバスＬＡ３を介して受けたアドレス値を２５６ビット幅のアドレス値に変換してＳＲＡＭ２８へ出力する。一方、制御ラインＬＣ３からＯＳＤ処理部２２のアクセス要求信号が入力されたときには、図２（ｂ）に示すように、データバスＬＤ３を介して２５６ビット毎にデータを受け取り、アドレスバスＬＡ３を介して受けたアドレス値と共にそのままＳＲＡＭ２８へ出力する。
【００２６】
読み込み処理の場合も同様である。制御ラインＬＣ３からＣＰＵ２０のアクセス要求信号が入力されたときには、アドレスバスＬＡ３を介して受けたアドレス値を２５６ビット幅のアドレス値に変換してＳＲＡＭ２８へ出力し、データバスＬＤ４を介して２５６ビット幅のデータを受け取り、そのデータからアドレスバスＬＡ３で指定されたアドレス値に対応する３２ビット幅のデータ列を抽出してデータバスＬＤ３へ出力する。一方、制御ラインＬＣ３からＯＳＤ処理部２２のアクセス要求信号が入力されたときには、アドレスバスＬＡ３を介して受けたアドレス値と共にそのままＳＲＡＭ２８へ出力し、データバスＬＤ４を介してそのアドレス値に対応する２５６ビット幅のデータを受け取り、そのままデータバスＬＤ３へ出力する。
【００２７】
このように、アドレス変換部２６ａを備えることによって、互いに異なるビット幅のデータバスを有するＣＰＵ２０及びＯＳＤ処理部２２からのＳＲＡＭ２８へのアクセスを可能としている。
【００２８】
ＳＲＡＭ２８は、フォント格納メモリ（ＣＧＲＡＭ），色テーブル格納メモリ（ＣＬＵＲＡＭ）及びビデオメモリ（ＶＲＡＭ）を含むメモリである。フォント格納メモリ（ＣＧＲＡＭ）は、キャプション情報やグラフィック情報の各コードに割り付けられた文字や画像の画像データ（ビットマップデータ等）を保持するメモリである。色テーブル格納メモリ（ＣＬＵＲＡＭ）は、キャプション情報やグラフィック情報の各コードに割り付けられた文字や画像の色に関するデータを保持するメモリである。ビデオメモリ（ＶＲＡＭ）は、ディスプレイに表示される内容を保持するメモリである。本実施の形態では、フォント格納メモリ（ＣＧＲＡＭ），色テーブル格納メモリ（ＣＬＵＲＡＭ）及びビデオメモリ（ＶＲＡＭ）を含む１つのＳＲＡＭ２８として図示しているが、これらを別々としてもよい。
【００２９】
次に、図３のタイミングチャートを用いて、アクセス制御部２４におけるＣＰＵ２０又はＯＳＤ処理部２２の選択処理について説明する。
【００３０】
＜単独のアクセス要求の場合＞
まず、ＯＳＤ処理部２２の制御ラインＬＣ２にアクセス要求が出力されていない場合について以下に説明する。
【００３１】
ＣＰＵ２０は、ＳＲＡＭ２８へのデータの書き込みを行う場合、制御ラインＬＣ１にアクセス要求信号を出力する。この場合、判断部２４ｂは、ＯＳＤ処理部２２の制御ラインＬＣ２にアクセス要求が出力されていないので、図３のＴ１に示すように、ＣＰＵ２０からのアクセス要求を認めるレディ（ＲＥＡＤＹ）信号をレディ信号ラインＬＲ１に出力する。また、判断部２４ｂは、マルチプレクサ２４ａに制御ラインＬＣ１，アドレスバスＬＡ１及びデータバスＬＤ１を選択させる選択信号をマルチプレクサ設定ラインＬＭに出力する。
【００３２】
ＣＰＵ２０は、レディ信号ラインＬＲ１がレディになると、アドレスバスＬＡ１に書き込み対象となるＳＲＡＭ２８のメモリ空間のアドレス値を出力すると共に、データバスＬＤ１に書き込むデータを出力する。マルチプレクサ２４ａでは制御ラインＬＣ１，アドレスバスＬＡ１及びデータバスＬＤ１がそれぞれ制御ラインＬＣ３，アドレスラインＬＡ３及びデータバスＬＤ３に接続されるので、ＣＰＵ２０から出力された制御信号、アドレス値及びデータがＳＲＡＭアクセス処理部２６に入力される。これにより、上記のようにＳＲＡＭアクセス処理部２６を介してＳＲＡＭ２８にデータが書き込まれる。
【００３３】
また、ＣＰＵ２０は、ＳＲＡＭ２８からデータの読み込みを行う場合、制御ラインＬＣ１にアクセス要求信号を出力する。この場合、判断部２４ｂは、ＯＳＤ処理部２２の制御ラインＬＣ２にアクセス要求が出力されていないので、ＣＰＵ２０からのアクセス要求を認めるレディ（ＲＥＡＤＹ）信号をレディ信号ラインＬＲ１に出力する。また、判断部２４ｂは、マルチプレクサ２４ａに制御ラインＬＣ１，アドレスバスＬＡ１及びデータバスＬＤ１を選択させる選択信号をマルチプレクサ設定ラインＬＭに出力する。
【００３４】
ＣＰＵ２０は、レディ信号ラインＬＲ１がレディになると、アドレスバスＬＡ１に読み込み対象となるＳＲＡＭ２８のメモリ空間のアドレス値を出力する。マルチプレクサ２４ａでは制御ラインＬＣ１，アドレスバスＬＡ１及びデータバスＬＤ１がそれぞれ制御ラインＬＣ３，アドレスラインＬＡ３及びデータバスＬＤ３に接続されるので、ＣＰＵ２０から出力された制御信号及びアドレス値がＳＲＡＭアクセス処理部２６に入力される。そして、上記のようにＳＲＡＭアクセス処理部２６を介してＳＲＡＭ２８からデータバスＬＤ４を介してＳＲＡＭアクセス処理部２６へデータが読み出される。ＳＲＡＭアクセス処理部２６は、データバスＬＤ３に読み出されたデータを出力する。これにより、マルチプレクサ２４ａを介して、読み出されたデータがＣＰＵ２０のデータバスＬＤ１に出力される。
【００３５】
次に、ＣＰＵ２０の制御ラインＬＣ１にアクセス要求が出力されていない場合について以下に説明する。
【００３６】
ＯＳＤ処理部２２は、ＳＲＡＭ２８へのデータの書き込みを行う場合、制御ラインＬＣ２にアクセス要求信号を出力する。この場合、判断部２４ｂは、ＣＰＵ２０の制御ラインＬＣ１にアクセス要求が出力されていないので、図３のＴ２に示すように、ＯＳＤ処理部２２からのアクセス要求を認めるレディ（ＲＥＡＤＹ）信号をレディ信号ラインＬＲ２に出力する。また、判断部２４ｂは、マルチプレクサ２４ａに制御ラインＬＣ２，アドレスバスＬＡ２及びデータバスＬＤ２を選択させる選択信号をマルチプレクサ設定ラインＬＭに出力する。
【００３７】
ＯＳＤ処理部２２は、レディ信号ラインＬＲ２がレディになると、アドレスバスＬＡ２に書き込み対象となるＳＲＡＭ２８のメモリ空間のアドレス値を出力すると共に、データバスＬＤ２に書き込むデータを出力する。マルチプレクサ２４ａでは制御ラインＬＣ２，アドレスバスＬＡ２及びデータバスＬＤ２がそれぞれ制御ラインＬＣ３，アドレスラインＬＡ３及びデータバスＬＤ３に接続されるので、ＯＳＤ処理部２２から出力された制御信号、アドレス値及びデータがＳＲＡＭアクセス処理部２６に入力される。これにより、上記のようにＳＲＡＭアクセス処理部２６を介してＳＲＡＭ２８にデータが書き込まれる。
【００３８】
また、ＯＳＤ処理部２２は、ＳＲＡＭ２８からデータの読み込みを行う場合、制御ラインＬＣ２にアクセス要求信号を出力する。この場合、判断部２４ｂは、ＣＰＵ２０の制御ラインＬＣ１にアクセス要求が出力されていないので、ＯＳＤ処理部２２からのアクセス要求を認めるレディ（ＲＥＡＤＹ）信号をレディ信号ラインＬＲ２に出力する。また、判断部２４ｂは、マルチプレクサ２４ａに制御ラインＬＣ２，アドレスバスＬＡ２及びデータバスＬＤ２を選択させる選択信号をマルチプレクサ設定ラインＬＭに出力する。
【００３９】
ＯＳＤ処理部２２は、レディ信号ラインＬＲ２がレディになると、アドレスバスＬＡ２に読み込み対象となるＳＲＡＭ２８のメモリ空間のアドレス値を出力する。マルチプレクサ２４ａでは制御ラインＬＣ２，アドレスバスＬＡ２及びデータバスＬＤ２がそれぞれ制御ラインＬＣ３，アドレスラインＬＡ３及びデータバスＬＤ３に接続されるので、ＯＳＤ処理部２２から出力された制御信号及びアドレス値がＳＲＡＭアクセス処理部２６に入力される。そして、上記のようにＳＲＡＭアクセス処理部２６を介してＳＲＡＭ２８からデータバスＬＤ４を介してＳＲＡＭアクセス処理部２６へデータが読み出される。ＳＲＡＭアクセス処理部２６は、データバスＬＤ３に読み出されたデータを出力する。これにより、マルチプレクサ２４ａを介して、読み出されたデータがＯＳＤ処理部２２のデータバスＬＤ２に出力される。
【００４０】
＜アクセス要求が競合している場合＞
次に、ＣＰＵ２０の制御ラインＬＣ１及びＯＳＤ処理部２２の制御ラインＬＣ２に同時にアクセス要求が出力されている場合について以下に説明する。
【００４１】
まず、ＯＳＤ処理部２２の占有信号生成部２２ａから占有信号ラインＬＯ２に占有信号が出力されていない場合について説明する。この場合、判断部２４ｂは、ＣＰＵ２０の制御ラインＬＣ１及びＯＳＤ処理部２２の制御ラインＬＣ２にアクセス要求が出力されており、占有信号ラインＬＯ２に占有信号が出力されていないので、図３のＴ３に示すように、ＣＰＵ２０からのアクセス要求を認めるレディ信号をレディ信号ラインＬＲ１に出力する。一方、ＯＳＤ処理部２２のレディ信号ラインＬＲ２にはレディ信号を出力しない。この場合のＣＰＵ２０からＳＲＡＭ２８へのアクセス方法は上記と同様である。
【００４２】
これによって、例えば、ＣＰＵ２０からのフォント格納メモリ（ＣＧＲＡＭ）や色テーブル格納メモリ（ＣＬＵＲＡＭ）の一部書き換え等の短時間で終了する処理をＯＳＤ処理部２２からの処理に割り込ませることができる。そのため、ＣＰＵ２０がＳＲＡＭ２８へのアクセスの次に行うべき処理までの待ち時間を短縮することができ、プログラムの実行が遅延してしまうなどの問題を回避することができる。
【００４３】
一方、ＯＳＤ処理部２２の占有信号生成部２２ａから占有信号ラインＬＯ２に占有信号が出力されている場合、判断部２４ｂは、ＣＰＵ２０の制御ラインＬＣ１にアクセス要求が出力されているか否かに関わらず、図３のＴ４に示すように、ＯＳＤ処理部２２からのアクセス要求を認めるレディ信号をレディ信号ラインＬＲ２に出力する。一方、ＣＰＵ２０のレディ信号ラインＬＲ１にはレディ信号を出力しない。この場合のＯＳＤ処理部２２からＳＲＡＭ２８へのアクセス方法は上記と同様である。
【００４４】
これによって、例えば、キャプション情報やグラフィック情報が重畳されている水平ラインの処理の初期段階において所定のデータ容量の画像データを連続してバッファリングする等、ＯＳＤ処理部２２によるＳＲＡＭ２８の占有が必要な場合にＣＰＵ２０からのアクセスを遮断してＯＳＤ処理部２２にＳＲＡＭ２８へのアクセスを占有させることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態における映像信号処理装置の構成を示すブロック図である。
【図２】異なるバス幅を有するＣＰＵ及びＯＳＤ処理部からメモリへのアクセス方法を説明する図である。
【図３】ＣＰＵ及びＯＳＤ処理部からメモリへのアクセスの選択を説明するタイミングチャートである。
【図４】従来の映像信号処理装置の構成を示すブロック図である。
【符号の説明】
【００４６】
１０  主処理部（ＣＰＵ）、１２  ＯＳＤ処理部、１４  アクセス制御部、１６  ＳＲＡＭアクセス処理部、１８  ＳＲＡＭ、２０  主処理部（ＣＰＵ）、２２  ＯＳＤ処理部、２２ａ  占有信号生成部、２４  アクセス制御部、２４ａ  マルチプレクサ、２４ｂ  判断部、２６  ＳＲＡＭアクセス処理部、２６ａ  アドレス変換部、２８  ＳＲＡＭ、１００，２００  映像信号処理装置。
【図１】
2009145831.tif 000003
【図２】
2009145831.tif 000004
【図３】
2009145831.tif 000005
【図４】
2009145831.tif 000006