(57)【要約】【課題】  キャッシュメモリから主記憶装置へのデータの書き戻しを高効率化してコンピュータシステムの性能を向上させる。【解決手段】  中央処理装置（２１）、キャッシュメモリ（２２）および主記憶装置（３０）を含むコンピュータシステム（１０）において、キャッシュメモリは、中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って主記憶装置から読み出されるデータをキャッシュメモリの所定のウェイに格納させる制御回路（ＣＴＬ）を備える。制御回路は、所定のアドレス区間を指定するアドレス区間指定回路（ＳＡＲ、ＥＡＲ）、所定のウェイを指定するウェイ指定回路（ＷＲ）および中央処理装置による所定のアドレス区間外のアドレスへのアクセスに伴って主記憶装置から読み出されるデータの所定のウェイへの格納の許可／禁止を指定する排他指定回路（ＥＲ）を備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
中央処理装置、キャッシュメモリおよび主記憶装置を含むコンピュータシステムであって、
前記キャッシュメモリは、前記中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って前記主記憶装置から読み出されるデータを前記キャッシュメモリの所定のウェイに格納させる制御回路を備えることを特徴とするコンピュータシステム。
【請求項２】
請求項１に記載のコンピュータシステムにおいて、
前記制御回路は、前記所定のアドレス区間を指定するアドレス区間指定回路を備えることを特徴とするコンピュータシステム。
【請求項３】
請求項１または請求項２に記載のコンピュータシステムにおいて、
前記制御回路は、前記所定のウェイを指定するウェイ指定回路を備えることを特徴とするコンピュータシステム。
【請求項４】
請求項１乃至３のいずれか１項に記載のコンピュータシステムにおいて、
前記制御回路は、前記中央処理装置による前記所定のアドレス区間外のアドレスへのアクセスに伴って前記主記憶装置から読み出されるデータの前記所定のウェイへの格納の許可／禁止を指定する排他指定回路を備えることを特徴とするコンピュータシステム。
【請求項５】
請求項１に記載のコンピュータシステムにおいて、
前記制御回路は、前記所定のアドレス区間を指定するアドレス区間指定回路と前記所定のウェイを指定するウェイ指定回路とを複数組備えることを特徴とするコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置（ＣＰＵ：Central Processing Unit）、キャッシュメモリおよび主記憶装置を含むコンピュータシステムに関する。
【背景技術】
【０００２】
コンピュータシステムにおいては、ＣＰＵのデータ読み出しの高速化を図るために、キャッシュメモリがよく用いられている。キャッシュメモリを用いたコンピュータシステムでは、主記憶装置のデータの一部がキャッシュメモリに格納されており、ＣＰＵのデータ読み出しの際に、読み出されるべきデータがキャッシュメモリに格納されていれば、主記憶装置に代えてキャッシュメモリからデータが読み出される。また、主記憶装置のデータとキャッシュメモリのデータとのコヒーレンシ（一致性）を保証するために、キャッシュメモリから主記憶装置へのデータの書き戻し（キャッシュメモリのフラッシュ）が必要に応じて実施される。
【０００３】
図５および図６は、従来のコンピュータシステムの動作を示している。例えば、プロセッサ６０（ＣＰＵ６１およびキャッシュメモリ６２を具備）と主記憶装置７０とがバスを介して接続されたコンピュータシステム５０の動作について説明する。
【０００４】
例えば、主記憶装置７０のデータＡ（データＡの値：３）がキャッシュメモリ６２のウェイＷ１１に格納され、主記憶装置７０のデータＢ（データＢの値：２）がキャッシュメモリ６２のウェイＷ１０に格納され、主記憶装置７０のデータＣ（データＣの値：１）がキャッシュメモリ６２のウェイＷ１３に格納された状態で、データＡ、Ｂの値を加算して加算結果をデータＣに代入する演算処理がＣＰＵ６１により実施されると、キャッシュメモリ６２のウェイＷ１３においてデータＣの値が１から５に更新され、主記憶装置７０のデータとキャッシュメモリ６２のデータとのコヒーレンシが保たれていない状態になる。
【０００５】
この状態で、例えば、主記憶装置７０におけるデータＣが格納されているアドレスに対してプロセッサ６０とは別のバスマスタ（プロセッサやＤＭＡＣ（Direct Memory Access Controller）等）のデータ読み出しが実施されると、誤った値のデータＣが読み出されるため、コンピュータシステム５０が誤動作する可能性がある。従って、プロセッサ６０とは別のバスマスタによる主記憶装置７０におけるデータＣが格納されているアドレスへのアクセスが発生した場合には、キャッシュメモリ６２から主記憶装置７０へのデータの書き戻し（キャッシュメモリ６２のフラッシュ）が実施される。これにより、主記憶装置７０においてデータＣの値が１から５に更新され、主記憶装置７０のデータとキャッシュメモリ６２のデータとのコヒーレンシが保たれている状態になる。
【０００６】
しかしながら、キャッシュメモリ６２のウェイＷ１０〜Ｗ１３の全てに関してデータの書き戻しが実施されるため、キャッシュメモリ６２に格納されたままであるべきデータＡ、Ｂも主記憶装置７０に書き戻され、その後、ＣＰＵ６１によりデータＡ、Ｂが使用される際に、主記憶装置７０からデータＡ、Ｂが読み出されてキャッシュメモリ６２に格納されることになる。また、キャッシュメモリ６２のウェイＷ１０〜Ｗ１３の全てに関してデータの書き戻しが実施されるため、データの書き戻しによりバスが長時間占有されることになる。
【０００７】
なお、キャッシュメモリに関連する技術は、特許文献１〜３等に開示されている。
【特許文献１】特開２００４−２４０５８４号公報
【特許文献２】特開２００５−１４９２９０号公報
【特許文献３】特開平６−２３１０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のコンピュータシステムにおいては、キャッシュメモリから主記憶装置へのデータの書き戻しが実施されると、キャッシュメモリに格納されたままであるべきデータも主記憶装置に書き戻されるため、主記憶装置に対するアクセスが無駄に発生してしまう。また、キャッシュメモリの全てのウェイに関してデータの書き戻しが実施されるため、データの書き戻しによりバスが長時間占有されてバスの使用効率が低下し、その結果、コンピュータシステムの性能が低下してしまう。
【０００９】
本発明は、このような問題に鑑みてなされたものであり、キャッシュメモリから主記憶装置へのデータの書き戻しを高効率化してコンピュータシステムの性能を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
コンピュータシステムは、中央処理装置、キャッシュメモリおよび主記憶装置を含むコンピュータシステムであって、キャッシュメモリは、中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って主記憶装置から読み出されるデータをキャッシュメモリの所定のウェイに格納させる制御回路を備える。例えば、制御回路は、所定のアドレス区間を指定するアドレス区間指定回路、所定のウェイを指定するウェイ指定回路および中央処理装置による所定のアドレス区間外のアドレスへのアクセスに伴って主記憶装置から読み出されるデータの所定のウェイへの格納の許可／禁止を指定する排他指定回路を備える。
【００１１】
このようなコンピュータシステムでは、キャッシュメモリにおいて所定のアドレス区間内のアドレスのデータが格納されているウェイを容易に特定することができるため、例えば、別のバスマスタによる主記憶装置の所定のアドレス区間内のアドレスへのアクセスが発生した場合、キャッシュメモリから主記憶装置へのデータの書き戻しの際にキャッシュメモリの所定のウェイのみに関してデータの書き戻しを実施することが可能になる。キャッシュメモリの所定のウェイのみに関してデータの書き戻しを実施することで、キャッシュメモリの全てのウェイに関してデータの書き戻しを実施する場合に比べて、データの書き戻しの効率を大幅に向上させることができる。また、データの書き戻しによるバスの占有時間が短縮されるため、バスの使用効率を改善することができ、その結果、コンピュータシステムの性能を向上させることができる。
【発明の効果】
【００１２】
キャッシュメモリから主記憶装置へのデータの書き戻しの高効率化が可能になり、コンピュータシステムの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を用いて説明する。
【００１４】
図１は、本発明の一実施形態を示している。本発明の一実施形態におけるコンピュータシステム１０は、バスを介して接続されるプロセッサ２０（ＣＰＵ２１およびキャッシュメモリ２２を具備）と主記憶装置３０とを備えて構成されている。なお、図示を省略しているが、コンピュータシステム１０において、プロセッサ２０および主記憶装置３０が接続されるバスにはＤＭＡＣ等も接続されている。
【００１５】
キャッシュメモリ２２は、４ウェイ構成（ウェイＷ０〜Ｗ３）を採用したキャッシュメモリである。キャッシュメモリ２２には、制御レジスタ群Ｒ０〜Ｒ３を有する制御ユニットＣＴＬが設けられている。制御ユニットＣＴＬは、ＣＰＵ２１の読み出しアクセス要求により指定されるアドレスのデータがウェイＷ０〜Ｗ３のいずれかに存在する場合（キャッシュヒットが発生した場合）、そのデータを読み出してＣＰＵ２１に出力する。また、制御ユニットＣＴＬは、ＣＰＵ２１の読み出しアクセス要求により指定されるアドレスのデータがウェイＷ０〜Ｗ３のいずれにも存在しない場合（キャッシュミスヒットが発生した場合）、ＣＰＵ２１により指定されるアドレスに関する読み出しアクセス要求を主記憶装置３０に対して発行し、主記憶装置３０から読み出されるデータを制御レジスタ群Ｒ０〜Ｒ３の設定値に基づいてウェイＷ０〜Ｗ３のいずれかに格納するとともに、主記憶装置３０から読み出されるデータをＣＰＵ２１に出力する。なお、制御ユニットＣＴＬにおけるキャッシュミスヒット時の動作の詳細については、図２を用いて後述する。
【００１６】
制御レジスタ群Ｒｉ（ｉ＝０，１，２，３）は、開始アドレス指定レジスタＳＡＲ（３２ビット）、終了アドレス指定レジスタＥＡＲ（３２ビット）、ウェイ指定レジスタＷＲ（２ビット）および排他指定レジスタＥＲ（１ビット）を備えて構成されている。制御レジスタ群Ｒｉにおいて、開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲは、キャッシュメモリ２２の特定のウェイにデータが格納されるべきアドレス区間を指定するためのレジスタである。なお、キャッシュメモリ２２の特定のウェイにデータが格納されるべきアドレス区間を指定するために、開始アドレス指定レジスタＳＡＲと終了アドレス指定レジスタＥＡＲとが設けられているが、開始アドレス指定レジスタＳＡＲまたは終了アドレス指定レジスタＥＡＲのいずれかと区間サイズ指定レジスタとが設けられてもよい。ウェイ指定レジスタＷＲは、開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲにより指定されるアドレス区間に含まれるアドレスのデータを格納すべきウェイを指定するためのレジスタである。排他指定レジスタＥＲは、開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲにより指定されるアドレス区間に含まれないアドレスのデータに関してウェイ指定ビットＷＲにより指定されるウェイへの格納の許可／禁止を指定するためのレジスタである。
【００１７】
例えば、主記憶装置３０における“１０００００００”から“１ＦＦＦＦＦＦＦ”までのアドレス区間に含まれるアドレスのデータをキャッシュメモリ２２のウェイＷ３に格納し、主記憶装置３０における“１０００００００”から“１ＦＦＦＦＦＦＦ”までのアドレス区間に含まれないアドレスのデータに関してキャッシュメモリ２２のウェイＷ３への格納を禁止する場合には、制御レジスタ群Ｒ０〜Ｒ３のいずれかにおいて、開始アドレス指定レジスタＳＡＲが“１０００００００”（アドレス区間の開始アドレス）に設定され、終了アドレス指定レジスタＥＡＲが“１ＦＦＦＦＦＦＦ”（アドレス区間の終了アドレス）に設定され、ウェイ指定レジスタＷＲが“１１”（ウェイ番号）に設定され、排他指定レジスタＥＲが“１”（０：排他指定なし、１：排他指定あり）に設定される。
【００１８】
図２は、図１の制御ユニットの動作を示している。制御ユニットＣＴＬは、ＣＰＵ２１の読み出しアクセス要求により指定されるアドレスのデータがウェイＷ０〜Ｗ３のいずれにも存在しない場合（キャッシュミスヒットが発生した場合）、以下に示す動作（ステップＳ１〜Ｓ８）を実施する。
【００１９】
ステップＳ１において、制御ユニットＣＴＬは、ＣＰＵ２１により指定されるアドレスに関する読み出しアクセス要求を主記憶装置３０に対して発行する。これにより、ＣＰＵ２１により指定されるアドレスのデータが主記憶装置３０から読み出される。この後、制御ユニットＣＴＬの動作はステップＳ２に移行する。
【００２０】
ステップＳ２において、制御ユニットＣＴＬは、制御レジスタ群Ｒ０〜Ｒ３の開始アドレス指定レジスタＳＡＲおよび終了アドレスＥＡＲによりアドレス区間が指定されているか否かを判定する。具体的には、制御ユニットＣＴＬは、制御レジスタ群Ｒ０〜Ｒ３の各々について開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲが“００００００００”以外のアドレスに設定されているか否かを判定する。アドレス区間が指定されていると判定された場合、制御ユニットＣＴＬの動作はステップＳ３に移行する。一方、アドレス区間が指定されていないと判定された場合、制御ユニットＣＴＬの動作はステップＳ７に移行する。
【００２１】
ステップＳ３において、制御ユニットＣＴＬは、ＣＰＵ２１により指定されるアドレスが制御レジスタ群Ｒ０〜Ｒ３の開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲにより指定されるアドレス区間に含まれるアドレスであるか否かを判定する。制御レジスタ群Ｒ０〜Ｒ３の開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲにより指定されるアドレス区間に含まれるアドレスであると判定された場合、制御ユニットＣＴＬの動作はステップＳ４に移行する。一方、制御レジスタ群Ｒ０〜Ｒ３の開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲにより指定されるアドレス区間に含まれるアドレスではないと判定された場合、制御ユニットＣＴＬの動作はステップＳ５に移行する。
【００２２】
ステップＳ４において、制御ユニットＣＴＬは、ＣＰＵ２１により指定されるアドレスを含むアドレス区間を指定する開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲを特定し、これに対応するウェイ指定レジスタＷＲにより指定されるウェイをデータ格納先のウェイとして選択する。この後、制御ユニットＣＴＬの動作はステップＳ８に移行する。
【００２３】
ステップＳ５において、制御ユニットＣＴＬは、制御レジスタ群Ｒ０〜Ｒ３の少なくともいずれかで排他指定レジスタＥＲが“１”に設定されているか否かを判定する。制御レジスタ群Ｒ０〜Ｒ３の少なくともいずれかで排他指定レジスタＥＲが“１”に設定されていると判定された場合、制御ユニットＣＴＬの動作はステップＳ６に移行する。一方、制御レジスタ群Ｒ０〜Ｒ３の全てで排他指定レジスタＥＲが“１”に設定されていないと判定された場合、制御ユニットＣＴＬの動作はステップＳ７に移行する。
【００２４】
ステップＳ６において、制御ユニットＣＴＬは、“０”（排他指定なし）に設定された排他指定レジスタＥＲを特定し、これに対応するウェイ指定レジスタＷＲにより指定されるウェイの中からデータ格納先のウェイをＬＲＵ（Least Recently Used）アルゴリズムに基づいて選択する。この後、制御ユニットＣＴＬの動作はステップＳ８に移行する。
【００２５】
ステップＳ７において、制御ユニットＣＴＬは、ウェイＷ０〜Ｗ３の全ての中からデータ格納先のウェイをＬＲＵアルゴリズムに基づいて選択する。この後、制御ユニットＣＴＬの動作はステップＳ８に移行する。
【００２６】
ステップＳ８において、制御ユニットＣＴＬは、データ格納先として選択されたウェイに主記憶装置３０の読み出しデータを格納する。これと同時に、制御ユニットＣＴＬは、主記憶装置３０の読み出しデータをＣＰＵ２１に出力する。
【００２７】
図３および図４は、図１のコンピュータシステムの動作を示している。図３および図４に示す動作例では、主記憶装置３０における“Ａ０００００００”から“ＣＦＦＦＦＦＦＦ”までのアドレス区間Ｘに含まれるアドレスのデータをキャッシュメモリ２２のウェイＷ３に格納し、アドレス区間Ｘに含まれないアドレスのデータに関してキャッシュメモリ２２のウェイＷ３への格納を許可するために、制御レジスタ群Ｒ０において、開始アドレス指定レジスタＳＡＲが“Ａ０００００００”に設定され、終了アドレス指定レジスタＥＡＲが“ＣＦＦＦＦＦＦＦ”に設定され、ウェイ指定レジスタＷＲが“１１”に設定され、排他指定レジスタＥＲが“０”に設定されている。
【００２８】
また、主記憶装置３０における“Ｅ０００００００”から“ＥＦＦＦＦＦＦＦ”までのアドレス区間に含まれるアドレスのデータをキャッシュメモリ２２のウェイＷ３に格納し、主記憶装置３０における“Ｅ０００００００”から“ＥＦＦＦＦＦＦＦ”までのアドレス区間に含まれないアドレスのデータに関してキャッシュメモリ２２のウェイＷ３への格納を許可するために、制御レジスタ群Ｒ１において、開始アドレス指定レジスタＳＡＲが“Ｅ０００００００”に設定され、終了アドレス指定レジスタＥＡＲが“ＥＦＦＦＦＦＦＦ”に設定され、ウェイ指定レジスタＷＲが“１１”に設定され、排他指定レジスタＥＲが“０”に設定されている。このように、制御レジスタ群Ｒ０〜Ｒ３においては、複数組の開始アドレス指定レジスタＳＡＲおよび終了アドレス指定レジスタＥＡＲにより指定される複数のアドレス区間に対して複数のウェイ指定レジスタＥＲにより同一のウェイが指定されることも可能である。
【００２９】
更に、主記憶装置３０における“９０００００００”から“９ＦＦＦＦＦＦＦ”までのアドレス区間に含まれるアドレスのデータをキャッシュメモリ２２のウェイＷ２に格納し、主記憶装置３０における“９０００００００”から“９ＦＦＦＦＦＦＦ”までのアドレス区間に含まれないアドレスのデータに関してキャッシュメモリ２２のウェイＷ２への格納を禁止するために、制御レジスタ群Ｒ２において、開始アドレス指定レジスタＳＡＲが“９０００００００”に設定され、終了アドレス指定レジスタＥＡＲが“９ＦＦＦＦＦＦＦ”に設定され、ウェイ指定レジスタＷＲが“１０”に設定され、排他指定レジスタＥＲが“１”に設定されている。
【００３０】
例えば、主記憶装置３０のデータＡ（データＡの値：３）がキャッシュメモリ２２のウェイＷ１に格納され、主記憶装置３０のデータＢ（データＢの値：２）がキャッシュメモリ２２のウェイＷ０に格納され、主記憶装置３０のデータＣ（データＣの値：１）がキャッシュメモリ２２のウェイＷ３に格納された状態で、データＡ、Ｂの値を加算して加算結果をデータＣに代入する演算処理がＣＰＵ２１により実施されると、キャッシュメモリ２２のウェイＷ３においてデータＣの値が１から５に更新され、主記憶装置３０のデータとキャッシュメモリ２２のデータとのコヒーレンシが保たれていない状態になる。この状態で、例えば、主記憶装置３０におけるデータＣが格納されているアドレスに対してプロセッサ２０とは別のバスマスタ（ＤＭＡＣ等）のデータ読み出しが実施されると、誤った値のデータＣが読み出されるため、コンピュータシステム１０が誤動作する可能性がある。従って、プロセッサ２０とは別のバスマスタによる主記憶装置３０におけるデータＣが格納されているアドレスへのアクセスが発生した場合には、キャッシュメモリ２２から主記憶装置３０へのデータの書き戻し（キャッシュメモリ２２のフラッシュ）が実施される。キャッシュメモリ２２のフラッシュの際には、制御ユニットＣＴＬにより、制御レジスタ群Ｒ０〜Ｒ３が参照されて主記憶装置３０におけるアドレス区間Ｘ（データＣが格納されているアドレスを含むアドレス区間）のデータがウェイＷ３に格納されていることが認識され、ウェイＷ３のみに関してデータの書き戻しが実施される。これにより、主記憶装置３０においてデータＣの値が１から５に更新され、主記憶装置３０のデータとキャッシュメモリ２２のデータとのコヒーレンシが保たれている状態になる。
【００３１】
キャッシュメモリ２２のウェイＷ３のみに関してデータの書き戻しが実施されるため、キャッシュメモリ２２のウェイＷ１に格納されているデータＡやキャッシュメモリ２２のウェイＷ０に格納されているデータＢが主記憶装置３０に書き戻されることはなく、その後、ＣＰＵ２１によりデータＡ、Ｂが使用される際には、キャッシュメモリ２２においてキャッシュヒットが発生し、コンピュータシステム１０の性能低下が回避される。また、キャッシュメモリ２２のウェイＷ３のみに関してデータの書き戻しが実施されることで、キャッシュメモリ２２のウェイＷ０〜Ｗ３の全てに関してデータの書き戻しが実施される場合に比べて、データの書き戻しに要する時間（フラッシュ効率）が１／４程度になる。データの書き戻しによるバスの占有時間が短縮されるため、バスの使用効率を向上させることができ、コンピュータシステム１０の性能向上に大きく寄与する。このように、本発明の一実施形態におけるコンピュータシステム１０では、キャッシュメモリ２２から主記憶装置３０へのデータの書き戻しの高効率化が可能であり、システム性能を向上させることができる。
【００３２】
以上の実施形態において説明した発明を整理し、付記として以下に開示する。
（付記１）
中央処理装置、キャッシュメモリおよび主記憶装置を含むコンピュータシステムであって、
前記キャッシュメモリは、前記中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って前記主記憶装置から読み出されるデータを前記キャッシュメモリの所定のウェイに格納させる制御回路を備えることを特徴とするコンピュータシステム。
（付記２）
付記１に記載のコンピュータシステムにおいて、
前記制御回路は、前記所定のアドレス区間を指定するアドレス区間指定回路を備えることを特徴とするコンピュータシステム。
（付記３）
付記１または付記２に記載のコンピュータシステムにおいて、
前記制御回路は、前記所定のウェイを指定するウェイ指定回路を備えることを特徴とするコンピュータシステム。
（付記４）
付記１乃至３のいずれか１項に記載のコンピュータシステムにおいて、
前記制御回路は、前記中央処理装置による前記所定のアドレス区間外のアドレスへのアクセスに伴って前記主記憶装置から読み出されるデータの前記所定のウェイへの格納の許可／禁止を指定する排他指定回路を備えることを特徴とするコンピュータシステム。
（付記５）
付記１に記載のコンピュータシステムにおいて、
前記制御回路は、前記所定のアドレス区間を指定するアドレス区間指定回路と前記所定のウェイを指定するウェイ指定回路とを複数組備えることを特徴とするコンピュータシステム。
（付記６）
付記５に記載のコンピュータシステムにおいて、
前記複数のウェイ指定回路は、前記複数のアドレス区間指定回路により指定される複数のアドレス区間に対して同一のウェイを指定可能であることを特徴とするコンピュータシステム。
【００３３】
以上、本発明について詳細に説明してきたが、前述の実施形態は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態を示す説明図である。
【図２】図１の制御ユニットの動作を示す説明図である。
【図３】図１のコンピュータシステムの動作を示す説明図（その１）である。
【図４】図１のコンピュータシステムの動作を示す説明図（その２）である。
【図５】従来のコンピュータシステムの動作を示す説明図（その１）である。
【図６】従来のコンピュータシステムの動作を示す説明図（その２）である。
【符号の説明】
【００３５】
１０‥コンピュータシステム；２０‥プロセッサ；２１‥ＣＰＵ；２２‥キャッシュメモリ；３０‥主記憶装置；ＣＴＬ‥制御ユニット；ＥＡＲ‥終了アドレス指定レジスタ；ＥＲ‥排他指定レジスタ；Ｒ０〜Ｒ３‥制御レジスタ群；ＳＡＲ‥開始アドレス指定レジスタ；Ｗ０〜Ｗ３‥ウェイ；ＷＲ‥ウェイ指定レジスタ
【図１】
2009211270.tif 000003
【図２】
2009211270.tif 000004
【図３】
2009211270.tif 000005
【図４】
2009211270.tif 000006
【図５】
2009211270.tif 000007
【図６】
2009211270.tif 000008