(57)【要約】【課題】  書込み動作のマージンを改善させることができる１−トランジスタ型ＤＲＡＭの駆動方法を提供する。【解決手段】  １−トランジスタ型ＤＲＡＭ駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、ワードラインが活性化され、ソースラインの電圧はグラウンド電圧に転移され、ビットラインはプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、ワードラインが負の電圧に転移されて、バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、ソースラインがプリチャージされて、データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行う。【選択図】  図６Ｂ
2009163856.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインと前記ビットラインの電圧はグラウンド電圧に転移されて、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、
前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが不活性化されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および
前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“０”の書込みを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項２】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインの電圧はグラウンド電圧に転移され、前記ビットラインの電圧はプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、
前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが不活性化されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および
前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項３】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインと前記ビットラインの電圧はグラウンド電圧に転移されて、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、
前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインの電圧が負の電圧に転移されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および
前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“０”の書込みを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項４】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインの電圧はグラウンド電圧に転移され、前記ビットラインの電圧はプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、
前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが負の電圧に転移されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および
前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項５】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ワードラインにセンシング電流を感知するためのセンシングワードライン電圧が印加され、前記ソースラインはプリチャージ電圧より低いセンシングソースライン電圧が印加されて、ビットラインとソースラインとの間にセンシング電流を流させるセンス区間、および
前記ＮＭＯＳトランジスタの前記ワードラインは不活性化され、前記ソースラインはプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データの読出しを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項６】
前記センス区間において、前記ビットラインとソースラインとの間の電位差は０.２Ｖ以内に設定されることを特徴とする請求項５に記載の１−トランジスタ型ＤＲＡＭ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであって、より詳しくは１−トランジスタ型ＤＲＡＭ駆動方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体素子は、一般的にシリコンウエハー上に集積される。しかし、半導体素子において使用されているシリコンウエハーは、シリコン全体が素子の動作に用いられるものでなく、表面から数μｍの制限された厚さのみが素子動作に用いられる。結局、素子の動作に必要な一部を除いた残りのシリコンウエハーは、電力消費を増加させ、駆動速度を落とす要因となる。
【０００３】
そこで、シリコン基板に、絶縁層を介して、数μｍの厚さのシリコン単結晶層を形成して構成したＳＯＩ（Silicon On Insulator）ウエハーの必要性が認識されるようになった。ＳＯＩウエハーに集積された半導体素子は、通常のシリコンウエハーに集積された半導体素子と比べて、小さい接合容量による高速化が可能であり、低い臨界電圧による低電圧化によって高速化および低電圧化を満たせるものと報告されている。
【０００４】
図１は、従来のＳＯＩウエハーに具現されたＤＲＡＭセルを図示した断面図である。図１において、ＳＯＩウエハー１０は、シリコン基板１、埋め込み酸化膜２およびシリコン層３の積層構造からなり、このようなＳＯＩウエハー１０のシリコン層３に、活性領域を限定する素子分離膜１１が埋め込み酸化膜２と接するように形成されており、前記シリコン層３の活性領域の上部にはゲート１２が形成され、そして、ゲート１２の両側のシリコン層３内に、埋め込み酸化膜２と接するようにソース／ドレイン領域１３ａ，１３ｂが形成される。
【０００５】
ＳＯＩウエハー１０に具現されたＤＲＡＭセルにおいて、ゲート１２の下のチャネル領域に該当するフローティングボディに、正孔と電子が捕獲されることによって、データが格納される。
【０００６】
たとえば、図２Ａに示したように、格納“１”の状態は、フローティングボディに正孔が多い状態として表すことができ、図２Ｂに示したように、格納“０”の状態は、フローティングボディに正孔が少ない状態、または電子が多い状態として表すことができる。そして、リードの状態において、１−トランジスタ型セルは、格納“１”である時に、格納“０”である時よりも多量のセンシング電流が流れる。
【０００７】
図３は、従来のＳＯＩウエハーに具現されたＤＲＡＭセルにおいて、セルドレイン電圧Ｖｄを０.２Ｖにし、セルソース電圧をグラウンドＧＮＤにしながら、セルゲート電圧をスイープした時の、セル読出し電流を示したグラフである。
【０００８】
図示したように、格納“１”の状態である時に電流が最も大きく、格納“０”の状態である時に電流が最も小さく、基準電流はその中間に位置する。
【０００９】
上述した従来のＳＯＩウエハーに具現されたＤＲＡＭセルは、低電圧状態において効果的にデータを書込み／読出しできる方法の提供が必要な状態である。
【００１０】
また、前記１−トランジスタ型ＤＲＡＭセルを安定するように駆動できる方法の提供が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、低電圧の状態で多量のホールキャリアを発生させて、書込み動作のマージンを改善させることができる１−トランジスタ型ＤＲＡＭの駆動方法を提供する。
【課題を解決するための手段】
【００１２】
本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせてデータを保持する第１ホールド区間、前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインと前記ビットラインの電圧はグラウンド電圧に転移され、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが不活性化されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“０”の書込みを行う。
【００１３】
また、本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインとはプリチャージさせて、データを保持する第１ホールド区間、前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインの電圧はグラウンド電圧に転移され、前記ビットラインの電圧はプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが不活性化されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行う。
【００１４】
また、本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインとはプリチャージさせて、データを保持する第１ホールド区間、前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインと前記ビットラインの電圧はグラウンド電圧に転移され、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインの電圧が負の電圧に転移されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“０”の書込みを行う。
【００１５】
また、本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインとはプリチャージさせて、データを保持する第１ホールド区間、前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインの電圧はグラウンド電圧に転移され、前記ビットラインはプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが負の電圧に転移されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行う。
【００１６】
また、本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインとはプリチャージさせて、データを保持する第１ホールド区間、前記第１ホールド区間以後、前記ワードラインにセンシング電流を感知するためのセンシングワードラインが印加され、前記ソースラインはプリチャージ電圧より低いセンシングソースライン電圧が印加されて、ビットラインとソースラインとの間にセンシング電流を流させるセンス区間、および、前記ＮＭＯＳトランジスタの前記ワードラインは不活性化され、前記ソースラインはプリチャージされて、前記データを保持する第２ホールド区間を含むことによって。データの読出しを行う。
【００１７】
前記センス区間において、前記ビットラインとソースラインとの間の電位差は０.２Ｖ以内に設定されることが望ましい。
【発明の効果】
【００１８】
本発明は、多量のホールキャリアが発生された状態で書込み動作が行われることによって、書込み動作のマージンが向上する効果がある。
【発明を実施するための最良の形態】
【００１９】
本発明による１−トランジスタフローティングボディ型ＤＲＡＭは、ＮＭＯＳトランジスタ成分と寄生ＮＰＮバイポーラトランジスタ成分とから構成される。寄生ＮＰＮバイポーラトランジスタ成分は、フローティングボディがベースをなし、ソースラインＳＬがエミッタをなし、ビットラインＢＬがコレクタをなすことによって形成される。
【００２０】
本発明による１−トランジスタ型ＤＲＡＭは、ＮＤＲＯ（Non Destructive Read Out）方式によって、読出しの時にセルのデータが破壊されなくてセルの信頼性が向上し、読出しの速度を高めることができる。そして、多くのホールキャリアをフローティングボディに捕獲することができて、データの書込み動作のマージンを向上させることができる。
【００２１】
本発明の書込み方法の第１実施形態について、図４〜図５を参照して説明する。
本発明の第１実施形態による書込み“０”の方法は、図４Ａおよび図４Ｂによって説明できる。
【００２２】
第１実施形態による書込みのために、ＤＲＡＭはｔ０，ｔ１，ｔ２，ｔ３の区間に区分して動作される。
【００２３】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間である。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬがハイレベル電圧にターンオンされて、ＮＭＯＳトランジスタ成分が動作される。
【００２４】
また、ｔ１区間は、ソースラインＳＬ電圧がプリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディをなすＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタが動作を開始する。ところが、ビットラインＢＬ電圧がソースラインＳＬのようにグラウンド電圧ＧＮＤに転移することによって、データ“０”の書込み電流Ｉｗｔ０はオフ状態となる。
【００２５】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間ではワードラインＷＬが再びＧＮＤ電圧に転移することによって、寄生バイポーラトランジスタのみが動作する。この際、データ“０”書込みの状態では、ビットラインＢＬ電圧がソースラインＳＬ電圧のようにグラウンド電圧ＧＮＤに転移することによって、データ“０”書込み電流Ｉｗｔ０は“０”になってオフ状態となる。したがって、フローティングボディに残っていた多量のホールチャージは、ビットラインＢＬとソースラインＳＬに放出される。
【００２６】
一方、本発明の第１実施形態による書込み“１”の方法は、図５Ａおよび図５Ｂによって説明できる。
【００２７】
第１実施形態による書込み“１”のために、ＤＲＡＭはｔ０，ｔ１，ｔ２，ｔ３の区間に区分して動作される。
【００２８】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間である。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬがハイレベル電圧にターンオンされて、ＮＭＯＳトランジスタ成分が動作される。
【００２９】
また、ｔ１区間は、ソースラインＳＬ電圧がプリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタが動作を開始する。ところが、ビットラインＢＬ電圧がプリチャージ電圧Ｖｐｒｅを続いて保持することによって、データ“１”の書込み電流Ｉｗｔ１はオンの状態となる。
【００３０】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間ではワードラインＷＬが再びグラウンド電圧ＧＮＤに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）のみが動作する。データ“１”書込みでは、ビットラインＢＬ電圧がプリチャージ電圧Ｖｐｒｅを続いて保持することによって、寄生バイポーラトランジスタの動作は続いて有効になり、データ“１”書込み電流Ｉｗｔ１は続いてオンの状態となる。したがって、多量のホールキャリアの発生で、フローティングボディ電位はハイ値に上昇するようになる。
【００３１】
本発明の書込み方法の第２実施形態について、図６および図７を参照して説明する。
本発明の第２実施形態による書込み“０”の方法は、図６Ａおよび図６Ｂによって説明できる。
【００３２】
第２実施形態による書込み“０”のために、ＤＲＡＭはｔ０，ｔ１，ｔ２，ｔ３の区間に区分して動作される。
【００３３】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がハイにターンオンされて、ＮＭＯＳトランジスタ成分が動作される。また、ｔ１区間は、ソースラインＳＬ電圧がプリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００３４】
ところが、ビットラインＢＬ電圧がソースラインＳＬのようにグラウンド電圧ＧＮＤに転移することによって、データ“０”書込み電流Ｉｗｔ０はオフの状態となる。
【００３５】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間ではワードラインＷＬが負の電圧Ｖｎｅｇに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）のみが動作される。データ“０”の書込みでは、ビットラインＢＬ電圧がソースラインＳＬのようにグラウンド電圧ＧＮＤに転移することによって、データ“０”書込み電流Ｉｗｔ０は“０”になってオフの状態となる。
【００３６】
したがって、フローティングボディに残っていた多量のホールチャージは、ビットラインＢＬとソースラインＳＬに放出される。
【００３７】
本発明の第２実施形態による書込み“１”の方法は、図６Ａおよび図６Ｂによって説明できる。
【００３８】
第２実施形態による書込み“１”のために、ＤＲＡＭはｔ０，ｔ１，ｔ２，ｔ３の区間に区分して動作される。
【００３９】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がハイにオン（ＯＮ）されて、ＮＭＯＳトランジスタ動作が行われる。
【００４０】
また、ｔ１区間は、ソースラインＳＬ電圧がプリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００４１】
ところが、ビットラインＢＬ電圧がプリチャージ電圧Ｖｐｒｅを続いて保持することによって、データ“１”書込み電流Ｉｗｔ１はオンの状態となる。
【００４２】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間ではワードラインＷＬが負の電圧Ｖｎｅｇに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）動作のみを行う区間になる。
【００４３】
ワードラインＷＬ電圧を負の電圧Ｖｎｅｇにすることによって、ホールキャリアをフローティングボディに多数捕獲することができて、データ“１”の書込み動作のマージンが向上する。データ“１”の書込みでは、ビットラインＢＬ電圧がプリチャージ電圧Ｖｐｒｅを続いて保持することによって、寄生バイポーラトランジスタ（ＢＪＴ）動作は続いて有効になり、データ“１”書込み電流Ｉｗｔ１は続いてオンの状態となる。
【００４４】
したがって、多量のホールキャリアの発生でフローティングボディ電位はハイ値に上昇する。
【００４５】
一方、本発明による読出し方法は、図８によって説明できる。
ｔ０，ｔ２区間は、ホールド区間であって、データ保持区間である。
【００４６】
ｔ１区間はセンス区間で、ワードラインＷＬ電圧を、グラウンド電圧ＧＮＤからセンシングワードライン電圧Ｖｗｌｓｅｎｓｅに上昇させる。センシングワードライン電圧Ｖｗｌｓｅｎｓｅは、ビットラインＢＬからソースラインＳＬに流れるセンス電流Ｉｓｅｎｓｅを感知するための電圧である。ソースラインＳＬにはプリチャージ電圧Ｖｐｒｅよりも低いセンシングソースライン電圧Ｖｓｌｓｅｎｓｅを印加する。この際、ビットラインＢＬとソースラインＳＬの間に、０.２Ｖ以内の電圧がかかるように設定する。ビットラインＢＬ電圧はプリチャージ電圧Ｖｐｒｅに固定する。
【００４７】
上述したように書込み／読出しの動作を行う本発明によるＤＲＡＭは、図９のようなセルアレイ構造を有する。
【００４８】
セルアレイのセルは、列方向の２つのセル単位で各ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を共有し、行方向のセルは、セルのソースへの各ソースラインＳＬ０、ＳＬ１、ＳＬ２と、セルのゲートへの各ワードラインＷＬ０、ＷＬ１、ＷＬ２を共有する。
【００４９】
それぞれのビットラインＢＬは、センスアンプ、書込みドライバ、およびレジスタブロック（S/A、W/D、REG）に連結され、各センスアンプ、書込みドライバ、およびレジスタブロック（S/A、W/D、REG）に基準電圧ｒｅｆが供給される。
【００５０】
ここで、センスアンプ、ワードライン、およびレジスタブロック（S/A,W/D,REG）は、センスアンプ（S/A）、書込みドライバ（W/D）、およびレジスタ（REG）を含む。センスアンプ（S/A）は、セルデータを感知してデータ１（Data 1）とデータ０（Data 0）を区別する動作を行う。レジスタ（REG）は、センスアンプ（S/A）のデータを一時的に格納するための臨時記憶装置回路である。そして、書込みドライバ（W/D）は、セルにデータを書込みする時、書込みデータに応じて、ビットラインＢＬへの駆動電圧を生成する回路である。
【００５１】
本発明による書込み動作のサイクルを図１０を参照して説明する。書込み動作は、読出しサイクルと書込みサイクルとを含む。
【００５２】
読出しサイクル区間で選択された行のあらゆるセルに対して、セルデータがセンシングおよび増幅された後、レジスタに格納される。
【００５３】
書込みサイクル区間では、読出しサイクルでレジスタに格納したデータを再び書込みして復旧する。新しいデータを書込みする場合は、レジスタに新しいデータが格納され、新しく格納された外部データがセルに書込みされる。
【００５４】
本発明によるリフレッシュ動作のサイクルを、図１４を参照して説明する。リフレッシュ動作は、読出しサイクルと書込みサイクルとを含む。
【００５５】
読出しサイクル区間で選択された行のあらゆるセルに対して、セルデータがセンシングおよび増幅された後、レジスタ（Register）に格納される。
【００５６】
書込みサイクル区間では、読出しサイクルでレジスタに格納したデータを再び書込みして復旧する。
【図面の簡単な説明】
【００５７】
【図１】従来のＳＯＩ構造のフローティングボディセルを示した断面図である。
【図２Ａ】従来の１−トランジスタ型フローティングボディセルのデータ格納状態を説明する回路図である。
【図２Ｂ】従来の１−トランジスタ型フローティングボディセルのデータ格納状態を説明する回路図である。
【図３】図２Ａおよび図２Ｂのセルリード電流を示すグラフである。
【図４Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“０”の書込みを説明する回路図である。
【図４Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“０”の書込みを説明する波形図である。
【図５Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“１”の書込みを説明する回路図である。
【図５Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“１”の書込みを説明する波形図である。
【図６Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“０”の書込みを説明する回路図である。
【図６Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“０”の書込みを説明する波形図である。
【図７Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“１”の書込みを説明する回路図である。
【図７Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“１”の書込みを説明する波形図である。
【図８Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の読出し方法を説明する回路図である。
【図８Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の読出し方法を説明する波形図である。
【図９】本発明の実施形態が適用されるセルアレイ構造を示す回路図である。
【図１０】本発明の実施形態による書込み方法を示すサイクル波形図である。
【図１１】本発明の実施形態によるリフレッシュ方法を示すサイクル波形図である。
【符号の説明】
【００５８】
ＢＬ  ビットライン
ＳＬ  ソースライン
ＷＬ  ワードライン
ｔ０  第１ホールド区間
ｔ１  複合動作区間
ｔ２  バイポーラトランジスタ動作区間
ｔ３  第２ホールド区間
Ｓ／Ａ  センスアンプ
Ｗ／Ｄ  書込みドライバ
ＲＥＧ  レジスタブロック
【図１】
2009163856.tif 000003
【図２Ａ】
2009163856.tif 000004
【図２Ｂ】
2009163856.tif 000005
【図３】
2009163856.tif 000006
【図４Ａ】
2009163856.tif 000007
【図４Ｂ】
2009163856.tif 000008
【図５Ａ】
2009163856.tif 000009
【図５Ｂ】
2009163856.tif 000010
【図６Ａ】
2009163856.tif 000011
【図６Ｂ】
2009163856.tif 000012
【図７Ａ】
2009163856.tif 000013
【図７Ｂ】
2009163856.tif 000014
【図８Ａ】
2009163856.tif 000015
【図８Ｂ】
2009163856.tif 000016
【図９】
2009163856.tif 000017
【図１０】
2009163856.tif 000018
【図１１】
2009163856.tif 000019