(57)【要約】【課題】テストイネーブル信号がディセーブル状態のときに発生するスキャン化された半導体集積回路の消費電力を削減する。【解決手段】半導体集積回路５０には、スキャンセル１ａ、スキャンセル１ｂ、論理回路２、及びスキャン出力信号遮断手段３が設けられる。スキャン出力信号遮断手段３は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、バッファＢＵＦＦ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１が設けられる。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値がバッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値よりも高い。テストイネーブル信号ＴＥがディセーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオフしてバッファＢＵＦＦ１の出力がハイインピーダンス状態となり、スキャン出力信号遮断手段３がスキャン出力信号ＳＯをスタティックに遮断する。【選択図】図１
2009276181.tif 000002
【特許請求の範囲】
【請求項１】
通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第１の出力端子から出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として第２の出力端子から出力するスキャンセルと、
前記スキャンセルの出力側に設けられ、前記第２の出力端子から出力される信号が入力されるドライブ回路と前記ドライブ回路を構成するトランジスタよりも閾値電圧の絶対値が高い第１のトランジスタを有し、前記テストイネーブル信号がイネーブル状態のとき、前記第１のトランジスタがオンして前記ドライブ回路からドライブされたスキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、前記第１のトランジスタがオフして前記ドライブ回路への電源供給を遮断し、前記ドライブ回路の出力をハイインピーダンス状態とするスキャン出力信号遮断手段と、
を具備することを特徴とする半導体集積回路。
【請求項２】
通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として出力端子から出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として前記出力端子から出力するスキャンセルと、
前記スキャンセルの出力側に設けられ、前記テストイネーブル信号と前記出力端子から出力される信号が入力され、前記テストイネーブル信号がイネーブル状態のとき、前記スキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、固定されたデータを出力する第１のスキャン出力信号遮断手段と、
前記第１のスキャン出力信号遮断手段の出力側に設けられ、前記第１のスキャン出力信号遮断手段から出力される信号が入力されるドライブ回路と前記ドライブ回路を構成するトランジスタよりも閾値電圧の絶対値が高い第１のトランジスタを有し、前記テストイネーブル信号がイネーブル状態のとき、前記第１のトランジスタがオンして前記ドライブ回路からドライブされたスキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、前記第１のトランジスタがオフして前記ドライブ回路への電源供給を遮断し、前記ドライブ回路の出力をハイインピーダンス状態とする第２のスキャン出力信号遮断手段と、
を具備することを特徴とする半導体集積回路。
【請求項３】
通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第１の出力端子から出力し、固定されたデータを第２の出力端子から出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として前記第２の出力端子から出力するスキャンセルと、
前記スキャンセルの出力側に設けられ、前記第２の出力端子から出力される信号が入力されるドライブ回路と前記ドライブ回路を構成するトランジスタよりも閾値電圧の絶対値が高い第１のトランジスタを有し、前記テストイネーブル信号がイネーブル状態のとき、前記第１のトランジスタがオンして前記ドライブ回路からドライブされたスキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、前記第１のトランジスタがオフして前記ドライブ回路への電源供給を遮断し、前記ドライブ回路の出力をハイインピーダンス状態とするスキャン出力信号遮断手段と、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記第１のトランジスタは、高電位側電源側に設けられる前記ドライブ回路と低電位側電源の間に設けられ、ゲートに前記テストイネーブル信号が入力されるＮｃｈ絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１乃至３にいずれか１項に記載の半導体集積回路。
【請求項５】
前記ドライブ回路は、バッファ或いはインバータであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にスキャン化されたスキャンセルを有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、情報機器等の高機能化、多機能化の進展に伴い、携帯情報機器やパーソナルコンピュータなどに、多数のシステム機能を同一チップ上に集積したシステムＬＳＩや、メモリ、論理回路、及びアナログ回路を同一チップに搭載したＳｏＣ（System  on  a  Chip）などが多用されている。大規模で、且つ高速化したシステムＬＳＩやＳｏＣでは、テストコスト等を抑制するために、スキャンテスト法やＢＩＳＴ（Built  in  Self  Test）法などのテスト容易化設計（Design  for  Testability  ＤＦＴと呼称される）と呼ぶ技術が用いられている。スキャンテスト法では、フリップフロップをスキャンフリップフロップに置き換える。スキャンフリップフロップを用いると、外部から値を設定し、外部入出力端子から、値を読み出すことが可能となる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるスキャンフリップフロップでは、マルチプレクサに入力される２つのデータをテストイネーブル信号に基づいて、いずれかを選択するマルチプレクサ分離方式が用いられる。マルチプレクサの出力側には、システムクロック信号に基づいて選択されたデータを取り込んで保持し、保持したデータを出力するマスターラッチ回路及びスレーブラッチ回路から構成されるフリップフロップが設けられる。
【０００４】
マルチプレクサ分離方式のスキャンフリップフロップに通常データが入力されて通常動作するとき、スキャン出力端子からも出力信号が出力され、その信号が後段の回路（スキャンフリップフロップや論理回路など）に入力され、スキャンチェーンを構成するテスト系の回路が動作することとなる。このため、テスト系ではテスト時以外も動作することとなり、スキャンフリップフロップを内蔵するロジックＬＳＩ、システムＬＳＩ、或いはＳｏＣなどの半導体集積回路の消費電力を増大させるという問題点がある。
【特許文献１】特開２００４−３７２６４号公報（頁１０、図３乃至５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、テストイネーブル信号がディセーブル状態のときに発生する消費電力を削減することができるスキャン化された半導体集積回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路は、通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第１の出力端子から出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として第２の出力端子から出力するスキャンセルと、前記スキャンセルの出力側に設けられ、前記第２の出力端子から出力される信号が入力されるドライブ回路と前記ドライブ回路を構成するトランジスタよりも閾値電圧の絶対値が高い第１のトランジスタを有し、前記テストイネーブル信号がイネーブル状態のとき、前記第１のトランジスタがオンして前記ドライブ回路からドライブされたスキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、前記第１のトランジスタがオフして前記ドライブ回路への電源供給を遮断し、前記ドライブ回路の出力をハイインピーダンス状態とするスキャン出力信号遮断手段とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体集積回路は、通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として出力端子から出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として前記出力端子から出力するスキャンセルと、前記スキャンセルの出力側に設けられ、前記テストイネーブル信号と前記出力端子から出力される信号が入力され、前記テストイネーブル信号がイネーブル状態のとき、前記スキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、固定されたデータを出力する第１のスキャン出力信号遮断手段と、前記第１のスキャン出力信号遮断手段の出力側に設けられ、前記第１のスキャン出力信号遮断手段から出力される信号が入力されるドライブ回路と前記ドライブ回路を構成するトランジスタよりも閾値電圧の絶対値が高い第１のトランジスタを有し、前記テストイネーブル信号がイネーブル状態のとき、前記第１のトランジスタがオンして前記ドライブ回路からドライブされたスキャン出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、前記第１のトランジスタがオフして前記ドライブ回路への電源供給を遮断し、前記ドライブ回路の出力をハイインピーダンス状態とする第２のスキャン出力信号遮断手段とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、テストイネーブル信号がディセーブル状態のときに発生する消費電力を削減することができるスキャン化された半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は、半導体集積回路を示す回路図、図２は論理回路を示す回路図である。本実施例では、テストイネーブル信号がディセーブル状態のとき、スキャンフリップフロップから出力されるスキャン出力信号をスタティックに遮断し、ハイインピーダンス状態にするスキャン出力信号遮断手段をスキャンフリップフロップの出力側に設けている。
【００１１】
図１に示すように、半導体集積回路５０には、スキャンセル１ａ、スキャンセル１ｂ、論理回路２、及びスキャン出力信号遮断手段３が設けられる。
【００１２】
半導体集積回路５０は、スキャンセル１ａ、スキャンセル１ｂ、及び論理回路部２以外の図示しない順序回路や組み合わせ回路等の論理回路を有し、論理回路はスキャンチェーン化され、テストモード（スキャンモードとも呼称される）のとき、スキャンデータ信号であるスキャン入力信号ＳＩが１番目のスキャンセル１ａに入力され、スキャンデータ信号であるスキャン出力信号ＳＯが図示しないｎ番目のスキャンセルから出力される。
【００１３】
ここで、論理回路には順序回路と組み合わせ回路がある。順序回路には、フリップフロップ（Ｆ／Ｆ）、ラッチ、カウンタ、シフトレジスタ、シーケンサなどがある。組み合わせ回路には、インバータ（ＩＮＶ）、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路、及びＸＯＲ回路などの論理ゲートと、セレクタ、マルチプレクサ、加算器などがある。
【００１４】
半導体集積回路５０は、通常動作（ノーマルモードとも呼称される）のとき、Ｐｒｉｍａｒｙ  Ｉｎｐｕｔなどと呼称されるデータ信号が入力され、Ｐｒｉｍａｒｙ  Ｏｕｔｐｕｔなどと呼称されるデータ信号が出力される。半導体集積回路５０はロジックＬＳＩである。なお、半導体集積回路５０は、システムＬＳＩやＳｏＣの場合もある。
【００１５】
１番目のスキャンセル１ａには、マルチプレクサ１１ａと論理回路１２ａが設けられる。マルチプレクサ１１ａは、通常データ信号Ｄが入力され（第１の入力端子に）、第スキャンデータ信号であるスキャン入力信号ＳＩが入力され（２の入力端子に）、テストイネーブル信号ＴＥに基づいて、いずれかのデータを論理回路１２ａに出力する。テストイネーブル信号ＴＥが、イネーブル状態のときにスキャン入力信号ＳＩが選択され、ディセーブル状態のときに通常データ信号Ｄが選択される。
【００１６】
論理回路１２ａは、マルチプレクサ１１ａで選択されたデータ信号が入力され、システムクロック信号ＳＣＬＫに基づいて、選択されたデータ信号を取り込んで保持し、保持したデータ信号をデータ出力信号Ｑとして出力し（第１の出力端子から）、データ出力信号Ｑとは異なる信号をスキャン出力信号ＳＯとして出力する（第２の出力端子から）。なお、２番目のスキャンセル１ｂ及び図示しない２番目以降のスキャンセルは、１番目のスキャンセル１ａと同じ構成及び動作を行うので説明を省略する。
【００１７】
論理回路１２ａ及び１２ｂには、図２に示すように、マスターラッチ回路ＭＬＡＴＣＨ１とスレーブラッチ回路ＳＬＡＴＣＨ１が設けられる。
【００１８】
クロックバッファＣＢＵＦＦには、インバータＩＮＶ１１とインバータＩＮＶ１２が直列接続される。インバータＩＮＶ１１は、システムクロック信号ＳＣＬＫが入力され、その信号を反転してクロック信号ＣＫＮとして論理回路１２ａ及び１２ｂに出力する。インバータＩＮＶ１２は、インバータＩＮＶ１１から出力されるクロック信号ＣＫＮが入力され、その信号を反転してクロック信号ＣＫ（システムクロック信号ＳＣＬＫと同位相の信号）として論理回路１２ａ及び１２ｂに出力する。
【００１９】
マスターラッチ回路ＭＬＡＴＣＨ１には、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２、及びインバータＩＮＶ１が設けられる。マスターラッチ回路ＭＬＡＴＣＨ１は、システムクロック信号ＳＣＬＫの“Ｌｏｗ”レベル期間においてマルチプレクサで選択されたデータを取り込み、“Ｈｉｇｈ”レベル期間で取り込んだデータを保持する。
【００２０】
スレーブラッチ回路ＳＬＡＴＣＨ１には、クロックドインバータＣＩＮＶ３、クロックドインバータＣＩＮＶ４、及びインバータＩＮＶ２が設けられる。スレーブラッチ回路ＳＬＡＴＣＨ１は、システムクロック信号ＳＣＬＫの“Ｈｉｇｈ”レベル期間においてマスターラッチ回路ＭＬＡＴＣＨ１の出力信号を取り込み、“Ｌｏｗ”レベル期間で取り込んだデータを保持する。スレーブラッチ回路ＳＬＡＴＣＨ１の出力側からデータ出力信号Ｑが出力される。
【００２１】
前記データ出力信号Ｑと同じ信号であるが、スキャンの出力信号としてスキャン出力信号ＳＯが出力される。
【００２２】
マルチプレクサ１１ａと論理回路１２ａ、マルチプレクサ１１ｂと論理回路１２ｂはそれぞれスキャンフリップフロップを構成する。ここでは、スキャンセル１ａやスキャンセル１ｂを単純なスキャンフリップフロップ構成にしているが、マルチプレクサやラッチ回路を複数構成にしたり、スキャン系と通常動作を行うシステム系の構成を別々にしたり、組み合わせ回路などを追加するなど複雑な構成にしてもよい。
【００２３】
論理回路部２は、スキャンセル１ａとスキャンセル１ｂの間に設けられる。また、図示しない他の論理回路部も前段のスキャンセルと後段のスキャンセルの間に設けられる。論理回路部２は、スキャンセル１ａから出力されるデータ出力信号が入力され、信号処理した信号を通常データ信号Ｄとしてスキャンセル１ｂに出力する。
【００２４】
スキャン出力信号遮断手段３は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、バッファＢＵＦＦ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１が設けられる。スキャン出力信号遮断手段３は、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値がバッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値よりも高い、ＭＴＣＭＯＳ（Multi  Threshold  CMOS）回路から構成される。絶縁ゲート型電界効果トランジスタには、ＭＯＳＦＥＴとＭＩＳＦＥＴがある。ここでは、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１や他のトランジスタにＭＯＳＦＥＴを用いている。
【００２５】
バッファＢＵＦＦ１は、高電位側電源ＶＤＤとＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の間に設けられ、スキャンセル１ａから出力されるスキャン出力信号ＳＯが入力され、ドライブされたスキャン出力信号ＳＯを出力するドライブ回路である。
【００２６】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、バッファＢＵＦＦ１と低電位側電源ＶＳＳの間に設けられ、ゲートにテストイネーブル信号ＴＥが入力される。テストイネーブル信号ＴＥがイネーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオンしてドライブされたスキャン出力信号ＳＯがバッファＢＵＦＦ１から出力される。
【００２７】
テストイネーブル信号ＴＥが、ディセーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオフしてバッファＢＵＦＦ１の出力がハイインピーダンス状態となる（ドライブされたスキャン出力信号ＳＯが出力されない）。つまり、このときスキャン出力信号遮断手段３が、スキャン出力信号ＳＯをスタティックに遮断することになる。
【００２８】
ここで、スキャン出力信号遮断手段３をＭＴＣＭＯＳ（Multi  Threshold  CMOS）回路構成にしているので、バッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値を低くしてバッファＢＵＦＦ１を高速動作させた場合でも比較的閾値電圧の絶対値の高いＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１を設けているので、スタティックに流れるリーク電流などを完全に遮断することができる。
【００２９】
例えば、トランジスタの閾値絶対値が比較的低く、高速動作するトライステートバッファなどをスキャン出力信号遮断手段３の代わりに設けた場合、スタティックに流れるリーク電流などを完全に遮断することができず、テストイネーブル信号ＴＥがディセーブル状態のときに発生する消費電力を削減することができない。また、トライステートバッファを用いた場合、スキャン出力信号遮断手段３よりもトランジスタの数が増大する。トライステートバッファをＣＭＯＳの論理ゲートで構成すると１２素子程度になるのに対し、スキャン出力信号遮断手段３は５素子程度で構成することができる。この結果、テストモード以外のときの半導体装置５０の消費電力が削減される。
【００３０】
上述したように、本実施例の半導体集積回路では、スキャンセル１ａ、スキャンセル１ｂ、論理回路２、及びスキャン出力信号遮断手段３が設けられる。１番目のスキャンセル１ａにはマルチプレクサ１１ａと論理回路１２ａが設けられる。２番目のスキャンセル１ｂにはマルチプレクサ１１ｂと論理回路１２ｂが設けられる。論理回路１２ａ及び１２ｂには、マスターラッチ回路ＭＬＡＴＣＨ１とスレーブラッチ回路ＳＬＡＴＣＨ１が設けられる。スキャンセル１ａ及びスキャンセル１ｂは、スキャンフリップフロップである。スキャン出力信号遮断手段３は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、バッファＢＵＦＦ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１が設けられる。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値がバッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値よりも高く設定される。テストイネーブル信号ＴＥがディセーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオフし、バッファＢＵＦＦ１が動作を停止し、バッファＢＵＦＦ１の出力側がハイインピーダンス状態となる。
【００３１】
このため、テストモード以外のとき２段目以降のスキャンセルにはスキャン出力信号ＳＯが供給されない。したがって、テストモード以外のときの半導体装置５０のスタティックな消費電力を削減することができる。
【００３２】
なお、本実施例では、スキャン出力信号遮断手段３を１個設けているが、直列に複数個設けてもよい。
【実施例２】
【００３３】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図３は、半導体集積回路を示す回路図である。本実施例では、スキャン出力信号遮断手段の構成を変更している。
【００３４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３５】
図３に示すように、半導体集積回路５０ａには、スキャンセル１ａ、スキャンセル１ｂ、論理回路２、スキャン出力信号遮断手段４、及びインバータＩＮＶ２１が設けられる。
【００３６】
半導体集積回路５０ａは、スキャンセル１ａ、スキャンセル１ｂ、及び論理回路部２以外の図示しない順序回路や組み合わせ回路等の論理回路を有し、論理回路はスキャンチェーン化され、テストモード（スキャンモードとも呼称される）のとき、スキャンデータ信号であるスキャン入力信号ＳＩが１番目のスキャンセル１ａに入力され、スキャンデータ信号であるスキャン出力信号ＳＯが図示しないｎ番目のスキャンセルから出力される。半導体集積回路５０ａはロジックＬＳＩである。なお、半導体集積回路５０ａは、システムＬＳＩやＳｏＣの場合もある。
【００３７】
スキャン出力信号遮断手段４は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１とバッファＢＵＦＦ２が設けられる。スキャン出力信号遮断手段４は、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１の閾値電圧の絶対値がバッファＢＵＦＦ２を構成するトランジスタの閾値電圧の絶対値よりも高い、ＭＴＣＭＯＳ（Multi  Threshold  CMOS）回路から構成される。
【００３８】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は、高電位側電源ＶＤＤとバッファＢＵＦＦ２の間に設けられ、テストイネーブル信号ＴＥがインバータＩＮＶ２１により反転された信号がゲートに入力される。
【００３９】
バッファＢＵＦＦ２は、実施例１のバッファＢＵＦＦ１と同様な構成をしており、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１と低電位側電源ＶＳＳの間に設けられ、スキャンセル１ａから出力されるスキャン出力信号ＳＯが入力され、ドライブされたスキャン出力信号ＳＯを出力する。
【００４０】
テストイネーブル信号ＴＥが、ディセーブル状態のとき、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１がオフしてバッファＢＵＦＦ２の出力がハイインピーダンス状態となる（ドライブされたスキャン出力信号ＳＯが出力されない）。つまり、このときスキャン出力信号遮断手段４が、スキャン出力信号ＳＯをスタティックに遮断することになる。この結果、テストモード以外のときの半導体装置５０ａの消費電力が削減される。
【００４１】
上述したように、本実施例の半導体集積回路では、スキャンセル１ａ、スキャンセル１ｂ、論理回路２、スキャン出力信号遮断手段４、及びインバータＩＮＶ２１が設けられる。１番目のスキャンセル１ａにはマルチプレクサ１１ａと論理回路１２ａが設けられる。２番目のスキャンセル１ｂにはマルチプレクサ１１ｂと論理回路１２ｂが設けられる。スキャン出力信号遮断手段４は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、バッファＢＵＦＦ２とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が設けられる。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１の閾値電圧の絶対値がバッファＢＵＦＦ２を構成するトランジスタの閾値電圧の絶対値よりも高く設定される。テストイネーブル信号ＴＥがディセーブル状態のとき、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１がオフし、バッファＢＵＦＦ２が動作を停止し、バッファＢＵＦＦ２の出力側がハイインピーダンス状態となる。
【００４２】
このため、テストモード以外のとき２段目以降のスキャンセルにはスキャン出力信号ＳＯが供給されない。したがって、テストモード以外のときの半導体装置５０ａのスタティックな消費電力を削減することができる。
【００４３】
本実施例では、スキャンセル１ａの出力側に、直列にスキャン出力信号遮断手段４を設けているが、スキャン出力信号遮断手段４を直列に複数個設けてもよい。
【実施例３】
【００４４】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図４は、半導体集積回路を示す回路図、図５は論理回路を示す回路図、図６はスキャン出力信号遮断手段を示す回路図である。本実施例では、テストイネーブル信号がディセーブル状態のとき、スキャンフリップフロップから出力されるスキャン出力信号をダイナミックに遮断する第１のスキャン出力信号遮断手段と、スキャンフリップフロップから出力されるスキャン出力信号をスタティックに遮断してハイインピーダンス状態にする第２のスキャン出力信号遮断手段とをスキャンフリップフロップの出力側に設けている。
【００４５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４６】
図４に示すように、半導体集積回路５０ｂには、スキャンセル５ａ、スキャンセル５ｂ、論理回路２、スキャン出力信号遮断手段３、及びスキャン出力信号遮断手段６が設けられる。
【００４７】
半導体集積回路５０ｂは、スキャンセル５ａ、スキャンセル５ｂ、及び論理回路部２以外の図示しない順序回路や組み合わせ回路等の論理回路を有し、論理回路はスキャンチェーン化され、テストモード（スキャンモードとも呼称される）のとき、スキャンデータ信号であるスキャン入力信号ＳＩが１番目のスキャンセル５ａに入力され、スキャンデータ信号であるスキャン出力信号ＳＯが図示しないｎ番目のスキャンセルから出力される。
【００４８】
１番目のスキャンセル５ａには、マルチプレクサ１１ａと論理回路１３ａが設けられる。論理回路１３ａは、マルチプレクサ１１ａで選択されたデータ信号が入力され、システムクロック信号ＳＣＬＫに基づいて、選択されたデータ信号を取り込んで保持し、保持したデータ信号をデータ出力信号Ｑとして出力する（第１の出力端子から）。なお、２番目のスキャンセル５ｂは、１番目のスキャンセル５ａと同じ構成及び動作を行うので説明を省略する。
【００４９】
論理回路１３ａ及び１３ｂには、図５に示すように、マスターラッチ回路ＭＬＡＴＣＨ１とスレーブラッチ回路ＳＬＡＴＣＨ１が設けられる。論理回路１３ａ及び１３ｂは、実施例１の論理回路１２ａ及び１２ｂのスキャンアウトＳＯを削除し、データ出力信号Ｑだけにしたものである。
【００５０】
スキャン出力信号遮断手段６は、１番目のスキャンセル５ａとスキャン出力信号遮断手段３の間に設けられる。
【００５１】
スキャン出力信号遮断手段６には、図６に示すように、インバータＩＮＶ３１、インバータＩＮＶ３２、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。
【００５２】
インバータＩＮＶ３１は、テストイネーブル信号ＴＥが入力され、その信号を反転した信号を出力する。２入力ＮＯＲ回路ＮＯＲ１は、スキャンセル５ａから出力されるデータ出力信号ＱとインバータＩＮＶ３１から出力される信号が入力され、論理演算した信号を出力する。データ出力信号ＱとインバータＩＮＶ３１から出力される信号とが“Ｌｏｗ”レベルのとき、“Ｈｉｇｈ”レベルの信号を出力し、それ以外の信号レベルのとき、“Ｌｏｗ”レベルの信号を出力する。インバータＩＮＶ３２は、２入力ＮＯＲ回路ＮＯＲ１から出力される信号が入力され、その信号を反転した信号をスキャン出力信号ＳＯとして出力する。
【００５３】
スキャン出力信号遮断手段６は、テストイネーブル信号ＴＥがイネーブル状態のとき、スキャン出力信号ＳＯを出力し、テストイネーブル信号ＴＥがディセーブル状態のとき、固定されたデータ（ここでは、“Ｈｉｇｈ”レベル）を出力する。つまり、スキャン出力信号遮断手段６は、テストイネーブル信号ＴＥがイネーブル状態のスキャンテスト時以外、スキャン出力信号ＳＯをダイナミックに遮断する。
【００５４】
この結果、スキャン出力信号ＳＯをダイナミックに遮断するスキャン出力信号遮断手段６とスキャン出力信号ＳＯをスタティックに遮断するスキャン出力信号遮断手段３とにより、テストモード以外のときの半導体装置５０ｂの消費電力が削減される。
【００５５】
ここでは、スキャン出力信号遮断手段６をインバータＩＮＶ３１、インバータ３２、及び２入力ＮＯＲ回路ＮＯＲ１で構成しているが、必ずしもこの回路構成に限定されるものではない。例えば、他の論理ゲートを組み合わせてもよい。
【００５６】
上述したように、本実施例の半導体集積回路では、スキャンセル５ａ、スキャンセル５ｂ、論理回路２、スキャン出力信号遮断手段３、及びスキャン出力信号遮断手段６が設けられる。１番目のスキャンセル１ａにはマルチプレクサ１１ａと論理回路１２ａが設けられる。２番目のスキャンセル１ｂにはマルチプレクサ１１ｂと論理回路１２ｂが設けられる。スキャン出力信号遮断手段６は、１番目のスキャンセル５ａとスキャン出力信号遮断手段３の間に設けられる。スキャン出力信号遮断手段６は、テストイネーブル信号ＴＥがイネーブル状態のとき、スキャン出力信号ＳＯを出力し、テストイネーブル信号ＴＥがディセーブル状態のとき、固定されたデータを出力する。スキャン出力信号遮断手段３は、スキャン出力信号遮断手段６とスキャンセル５ｂの間に設けられ、バッファＢＵＦＦ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１が設けられる。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値がバッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値よりも高く設定される。テストイネーブル信号ＴＥがディセーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオフし、バッファＢＵＦＦ１が動作を停止し、バッファＢＵＦＦ１の出力側がハイインピーダンス状態となる。
【００５７】
このため、テストモード以外のとき２段目以降のスキャンセルにはスキャン出力信号ＳＯが供給されない。したがって、テストモード以外のときの半導体装置５０のスタティック及びダイナミックな消費電力を削減することができる。
【００５８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５９】
例えば、実施例３では、スキャンテスト以外のときにダイナミックにスキャン出力信号ＳＯを遮断するスキャン出力信号遮断手段６をスキャンセル５ａの出力側、或いはスキャンセルの間に設けているが、スキャン出力信号遮断手段６をスキャンセルに取り込んでもよい。また、実施例では、スキャンテスト以外のときにスタティックにスキャン出力信号ＳＯを遮断するスキャン出力信号遮断手段３をスキャンセルの出力側、或いはスキャンセルの間に設けているが、スキャン出力信号遮断手段３をスキャンセルに取り込んでもよい。更に、スキャン出力信号遮断手段を構成するバッファをインバータに置き換えてもよい。その場合、出力信号が反転されないようにスキャン出力信号遮断手段を偶数段構成にするのがよい。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第１の出力端子から出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャンデータ出力信号として第２の出力端子から出力するスキャンセルと、前記スキャンセルの出力側に設けられ、高電位側電源と低電位側電源の間に縦続接続されるＰｃｈ絶縁ゲート型電界効果トランジスタとドライブ回路を有し、前記ドライブ回路に前記第２の出力端子から出力される信号が入力され、前記Ｐｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値が前記ドライブ回路を構成するトランジスタの閾値電圧の絶対値よりも高く、前記テストイネーブル信号がイネーブル状態のとき、前記第１のトランジスタがオンして前記第１のドライブ回路からドライブされたスキャンデータ出力信号を出力し、前記テストイネーブル信号がディセーブル状態のとき、前記第１のトランジスタがオフして前記第１のドライブ回路への電源供給を遮断し、前記ドライブ回路の出力をハイインピーダンス状態とするスキャン出力信号遮断手段とを具備する半導体集積回路。
【００６１】
（付記２）  前記ドライブ回路は、バッファ或いはインバータである付記１に記載の半導体集積回路。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る論理回路を示す回路図。
【図３】本発明の実施例２に係る半導体集積回路を示す回路図。
【図４】本発明の実施例３に係る半導体集積回路を示す回路図。
【図５】本発明の実施例３に係る論理回路を示す回路図。
【図６】本発明の実施例３に係るスキャン出力信号遮断手段を示す回路図。
【符号の説明】
【００６３】
１ａ、１ｂ、５ａ、５ｂ  スキャンセル
２  論理回路部
３、４、６  スキャン出力信号遮断手段
１１ａ、１１ｂ  マルチプレクサ
１２ａ、１２ｂ、１３ａ、１３ｂ  論理回路
５０、５０ａ、５０ｂ  半導体集積回路
ＢＵＦＦ１、ＢＵＦＦ２  バッファ
ＣＢＵＦＦ  クロックバッファ
ＣＩＮＶ１乃至４  クロックドインバータ
ＣＫ、ＣＫＮ  クロック信号
Ｄ  通常データ信号
ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ３１、ＩＮＶ３２  インバータ
ＭＬＡＴＣＨ１  マスターラッチ回路
ＮＯＲ１  ２入力ＮＯＲ回路
ＮＴ１  Ｎｃｈ絶縁ゲート型電界効果トランジスタ
ＰＴ１  Ｐｃｈ絶縁ゲート型電界効果トランジスタ
Ｑ  データ出力信号
ＳＣＬＫ  システムクロック信号
ＳＩ  スキャン入力信号
ＳＬＡＴＣＨ１  スレーブラッチ回路
ＳＯ  スキャン出力信号
ＴＥ  テストイネーブル信号
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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