(57)【要約】【課題】映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止する。【解決手段】画素回路３(i,j)は、一定電位線（カソード線ＣＡＬ）によって他方電極が少なくとも行方向の画素間で接続され、一方電極が駆動トランジスタＭｄを解して電源走査線ＤＳＬに接続された発光素子（有機発光ダイオードＯＬＥＤ）と、カソード線ＣＡＬと一方電極のとの間に接続される補助キャパシタＣsubと、映像信号線ＤＴＬと駆動トランジスタＭｄの制御ノードＮＤｃとの間に接続されるサンプリングトランジスタＭｓと、保持キャパシタＣｓと、を含む。カソード線ＣＡＬと映像信号線ＤＴＬとの交差箇所の層間に、電源走査線ＤＳＬがカソード線ＣＡＬと平面パターンで少なくとも一部が重なって配置されている。【選択図】図１２
2009168898.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される複数の画素回路と、
行方向の画素回路をそれぞれ接続する書込走査線および電源走査線と、
列方向の画素回路を接続する映像信号線と、
を有し、
前記画素回路は、
一定電位線によって他方電極が少なくとも行方向の画素間で接続され、一方電極の電位によって印加電圧値が変化する発光素子と、
前記一定電位線と前記一方電極との間に前記発光素子と並列に接続される補助キャパシタと、
前記電源走査線と前記一方電極との間に接続される駆動トランジスタと、
前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、
前記制御ノードに結合する保持キャパシタと、
を含み、
行方向に沿って配置される前記一定電位線と、当該一定電位線と交差する前記映像信号線の箇所との間の層に、前記電源走査線が、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている
自発光型表示装置。
【請求項２】
平面パターンにおいて、前記電源走査線は、前記行方位に配置される一定電位線の幅を含む一回り大きい幅で当該一定電位線と重ねられている
請求項１に記載の自発光型表示装置。
【請求項３】
前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲートが、第１層金属から形成され、
前記電源走査線が、前記第１層金属より１層上の第２層金属から形成され、
前記行方向に沿って配置される一定電位線が、前記第２層金属より１層上の第３層金属から形成され、
前記映像信号線は、一定電位線と交差する箇所で前記第１層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第２層金属から形成された２つの主線部と、前記ブリッジ部を前記２つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている
請求項１に記載の自発光型表示装置。
【請求項４】
前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲート、ならびに、前記行方向に沿って配置される一定電位線が、第１層金属から形成され、
前記電源走査線が、前記第１層金属より１層上の第２層金属から形成され、
前記映像信号線は、一定電位線と交差する箇所で前記第２層金属より１層上の第３層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第２層金属から形成された２つの主線部と、前記ブリッジ部を前記２つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている
請求項１に記載の自発光型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素回路と駆動回路を有し、映像信号線と電源走査線と書込走査線が複数の画素回路に対し配線され、各画素回路が、発光素子、駆動トランジスタ、サンプリングトランジスタ、保持キャパシタおよび補助キャパシタを含む自発光型表示装置に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬデバイスを用いた自発光型表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。
有機ＥＬデバイスは印加電圧が10[V]以下で駆動するため低消費電力である。有機ＥＬデバイスは自ら光を発する自発光素子であるため、これを有する表示装置は、照明部を必要とせず軽量化及び薄型化が容易である。有機ＥＬデバイスの応答速度は数[μs]程度と非常に高速なので、有機ＥＬデバイスを用いた表示装置は動画表示時の残像が発生しない。
【０００３】
有機ＥＬデバイスを自発光素子として用いる自発光型表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。
【０００４】
自発光素子を有するアクティブマトリクス型の表示装置であって、データ電位に応じた駆動電流が流入する側の自発光素子の一方電極（アノード電極）に対し、補助キャパシタ（追加容量）を接続させた表示装置が知られている（例えば特許文献１参照）。
【０００５】
図１３に、画素回路の基本構成の等価回路図（特許文献１の図８）を、参照符号を一部変更して転記する。
発光素子は、本例では有機発光ダイオードＯＬＥＤであり、図１３では、有機発光ダイオードＯＬＥＤを、その等価容量Ｃoled.により示している。また、特許文献１の図８に示す、電源電圧Ｖｄｄの供給線と駆動トランジスタの間に接続され（符号Ｔｒ４により示す）トランジスタは、画素回路の構成によっては不要であるため、ここでの図示を省略している。
【０００６】
有機発光ダイオードＯＬＥＤの他方電極（カソード）の電位がカソード電位Ｖcathで固定されているため、一方電極（アノード）の電位（アノード電位）Ｖａによって有機発光ダイオードＯＬＥＤに印加される電圧が制御される。有機発光ダイオードＯＬＥＤのアノードに対し、駆動トランジスタＭｄを介して電源電圧Ｖｄｄの供給線が接続可能となっている。駆動トランジスタＭｄは、そのゲート（制御ノード）に入力されるデータ電位Ｖsigに応じてドレイン電流Ｉｄｓの大きさが制御され、これによりソース電位、即ち有機発光ダイオードＯＬＥＤのアノード電位Ｖａが決まる。
【０００７】
駆動トランジスタＭｄのゲートとソース間に、データ電位Ｖsigを保持する目的で保持キャパシタＣｓが接続されている。駆動トランジスタＭｄのゲートと映像信号線ＤＴＬの間に、映像信号のデータ電位ＶsigをサンプリングするサンプリングトランジスタＭｓが接続されている。
サンプリングトランジスタは、そのゲートに接続される書込走査線（不図示）の電位に応じて制御され、書込走査線が活性化されたときにオンして、ドレインに接続されている映像信号線の電位をサンプリングし、サンプリング後の電位を、ソースに接続されている駆動トランジスタの制御ノードに伝達する。
ここで映像信号は一定の基準電位（以下、データ基準電位Ｖｏという）の印加と、データ基準電位Ｖｏから任意の電位を持つデータパルスＤＰの印加とが繰り返された波形を有する。データパルスＤＰの電位がデータ電位Ｖsigであり、表示階調を決めるデータ電圧Ｖinは、データ電位Ｖsigからデータ基準電位Ｖｏを差し引いた上記データパルスＤＰの波高値に該当する。
駆動トランジスタＭｄのゲートとソース間に保持キャパシタＣｓが接続されている。
【０００８】
このような構成の画素回路では、駆動トランジスタＭｄのゲートソース間電圧Ｖgsが、そのまま保持キャパシタＣｓの保持電圧となる。言い換えると、駆動トランジスタのソース電位（有機発光ダイオードＯＬＥＤのアノード電位Ｖａ）を基準として、駆動トランジスタのゲートに与えられる電位“Ｖsig−Ｖａ”の大きさで、保持キャパシタＣｓの保持電圧値が決められる。
駆動トランジスタＭｄは、そのゲートソース間電圧Ｖgsに応じたドレイン電流Ｉｄｓを流すことから、データ電圧Ｖin（データパルスＤＰの波高値）を保持キャパシタＣｓに正確に入力し、保持させる必要がある。
【０００９】
そのためには、データ電圧Ｖinの入力に先立って、駆動トランジスタＭｄのソース（発光素子の一方電極、本例ではアノード）の電位（アノード電位Ｖａ）を、映像信号のデータ基準電位Ｖｏにより初期化する。そして、サンプリングトランジスタＭｓによるデータ電位Ｖsigのサンプリングによって、駆動トランジスタＭｄの制御ノードにデータ電位Ｖsigを入力する。
【００１０】
データ電位Ｖsigの入力によって駆動トランジスタＭｄの制御ノード（ゲート）の電位が上昇すると、駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）もデータ基準電位Ｖｏから上昇する。データ電圧Ｖinを保持キャパシタＣｓに100[%]保持させるには、データ電位Ｖsigを入力する時の駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）の変動量をほぼゼロとする必要がある。
しかしながら、データ電位Ｖsigの入力によって駆動トランジスタＭｄが流す電流値が増大し、この電流値の増大によって、駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）が容易に上昇しようとする。
【００１１】
そこで、特許文献１に記載されている画素回路では、駆動トランジスタのソースに接続されている容量値を大きくする目的で、有機発光ダイオードＯＬＥＤと並列に補助キャパシタＣsubが接続されている。
ドレイン電流Ｉｄｓは、有機発光ダイオードＯＬＥＤの容量Ｃoled.と、補助キャパシタＣsubと、駆動トランジスタＭｄ等の寄生容量との合成容量を充電する。ドレイン電流Ｉｄｓがデータ電位Ｖsigの入力によって増加し、このとき補助キャパシタＣsubがある程度大きいと、ドレイン電流Ｉｄｓの増加分は上記合成容量を充電するのに費やされ、アノード電位Ｖａが殆ど上昇しないようにすることできる。この場合、実際に保持キャパシタＣｓに保持される電圧と、所望のデータ電圧Ｖinとの比率で定義される“書き込みゲイン”が“１”に近いものとなる。
【００１２】
このように、補助キャパシタＣsubはデータ電圧Ｖinを画素回路に書き込む際に、データ書き込みの効率（書き込みゲイン）を上げる作用効果がある。
【特許文献１】特開２００７−１０２０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１には詳しく記載されていないが、有機発光ダイオードＯＬＥＤのカソード電位を固定する一定電位線は、映像信号線ＤＴＬと直交する行方向に配置される。一定電位線は、映像信号線ＤＴＬと交差する部分で容量的にカップリンングが発生しやすい。
従って、映像信号線ＤＴＬにデータパルスＤＰが立ち上がる瞬間に、交差部分の容量カップリングを介して一定電位線に電位変動が重畳されることがある。
【００１４】
一定電位線に電位変動が発生すると、この電位変動は補助キャパシタＣsubを介して駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）を揺らす。映像信号線ＤＴＬにデータパルスＤＰが立ち上がる瞬間に一定電位線に発生し、ソースに伝達される電位変動は、瞬時に増大して減少に転じ、やがて、ある時定数により規定される時間経過後に消滅する。
【００１５】
電位変動が収束して消滅するまでに時間がかかるため、電位変動が残った状態で、駆動トランジスタＭｄのゲートに接続されたサンプリングトランジスタＭｓがオンし、データ電位Ｖsigのサンプリング（書き込み）が開始される場合がある。
この場合、データ電位Ｖsigに応じて駆動トランジスタＭｄがオンする動作が、電位変動が残ったソース電位から開始される。このため、同じデータ電位Ｖsigを書き込む場合でも、ソースに電位変動が残った状態とそうでない状態では、書き込み後のデータ電位に差が生じる。より詳細には、データ書き込み時間は一定であるため、上記ソースに電位変動が残った状態からのデータ書き込み終了時のソース電位は、電位変動がない場合の本来得たいデータ書き込み終了時のソース電位とは異なる。よって、データに書き込み誤差が生じる。
書き込み誤差があると、書き込み終了時点でサンプリングトランジスタがオフされた後にソース電位が、書き込まれたデータ電位に応じたレベルにまで上昇し、この上昇後のレベルに応じて有機発光ダイオードＯＬＥＤの発光輝度が決められる。その結果、書き込み誤差の有無に応じて、画素の発光輝度差が生じてしまう。
【００１６】
なお、電位変動が収束するまでデータ書き込みを待つこともできるが、電位変動の大きさ、および、その収束時間を規定する時定数は配線の負荷容量により大きく変動する。このため、画面全体で電位変動の影響をなくすには待ち時間を十分長くとる必要がある。よって、電位変動を防止、あるいは、ある程度抑制しないと、書き込み時間に無駄な時間が発生し、このことが表示装置の表示制御におけるタイミング設計を困難なものとする。
【００１７】
本発明は、映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止あるいは抑制し、これにより発光素子を所望の輝度で発光させることが可能な表示装置を提供するものである。
【課題を解決するための手段】
【００１８】
本発明の一形態（第１形態）に関わる自発光型表示装置は、行列状に配置される複数の画素回路と、行方向の画素回路をそれぞれ接続する書込走査線および電源走査線と、列方向の画素回路を接続する映像信号線と、を有する。
前記画素回路は、一定電位線によって他方電極が少なくとも行方向の画素間で接続され、一方電極の電位によって印加電圧値が変化する発光素子と、前記一定電位線と前記一方電極との間に前記発光素子と並列に接続される補助キャパシタと、前記走査供給線と前記一方電極との間に接続される駆動トランジスタと、前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、を含む。
第１形態において、行方向に沿って配置される前記一定電位線と、当該一定電位線と交差する前記映像信号線の箇所との間の層に、前記電源走査線が、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている。
【００１９】
本発明の他の形態（第２形態）に関わる自発光型表示装置は、上記第１形態に加えて、さらに、平面パターンにおいて、前記電源走査線は、前記行方位に配置される一定電位線の幅を含む一回り大きい幅で当該一定電位線と重ねられている。
【００２０】
本発明の他の形態（第３形態）に関わる自発光型表示装置は、上記第１形態において、前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲートが、第１層金属から形成され、前記電源走査線が、前記第１層金属より１層上の第２層金属から形成され、前記行方向に沿って配置される一定電位線が、前記第２層金属より１層上の第３層金属から形成され、前記映像信号線は、一定電位線と交差する箇所で前記第１層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第２層金属から形成された２つの主線部と、前記ブリッジ部を前記２つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている。
【００２１】
本発明の他の形態（第４形態）に関わる自発光型表示装置は、上記第１形態において、前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲート、ならびに、前記行方向に沿って配置される一定電位線が、第１層金属から形成され、前記電源走査線が、前記第１層金属より１層上の第２層金属から形成され、前記映像信号線は、一定電位線と交差する箇所で前記第２層金属より１層上の第３層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第２層金属から形成された２つの主線部と、前記ブリッジ部を前記２つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている。
【００２２】
以上のように構成された第１〜第４形態の自発光型表示装置において、一定電位線は、その全部または一部が行方向に沿っても配置される。一定電位線の一部が行方向に沿って配置される場合、「行方向に沿って配置される一定電位線」は、一定電位線の、行方向に沿う部分をいう。
行方向に沿って配置される一定電位線は、列方向の映像信号線と交差する。この交差箇所において、一定電位線と映像信号線との間の層に、電源走査線が配置されている。電源走査線は、行方向に配置される一定電位線と平面パターンで少なくとも一部が重なっている。
電源走査線と発光素子の一方電極との間に駆動トランジスタが接続され、一方電極と一定電位線との間に、発光素子と補助キャパシタが並列に接続されている。
【００２３】
この構成では、映像信号線が電位変化すると、配線の積層方向でより近い電源走査線の電位が変動することがある。しかし、電源走査線は、駆動トランジスタを介して発光素子の一方電極と接続されており、駆動トランジスタは、発光素子の一方電極の電位とゲート電位との電位差でバイアス状態が決まるため、電源走査線の電位変動が直接、発光素子の一方電極に伝わり難い。
映像信号線から、さらに遠くの層に一定電位線が配置されている。このため、仮に電源走査線にある程度の電位変動が生じても、その電位変動がさらに遠くの層まで伝わることは困難である。より詳細には、電源走査線と一定電位線のトータルの負荷容量は非常に大きく、また、層間絶縁膜が各層間に存在することが普通であるから、映像信号線の電位変化が、複数層にまたがって伝達されることは稀である。第３および第４形態のように、利用される層が３層である場合、電位変動が２層にまたがって伝達されることも困難であるが、仮に伝達されても、その変動レベルは極めて小さい。
【００２４】
具体的には、第３形態では、映像信号線（第１金属層から形成されるブリッジ部）の１層上に電源走査線が第２金属層から形成され、そのさらに１層上に一定電位線が第３金属層から配置されている。
第４形態では、逆に、第１金属層から一定電位線が形成され、その１層上に、電源走査線と映像信号線の主線部とが第２金属層から形成され、その１層上に、映像信号線のブリッジ部が第３金属層から形成されている。
【００２５】
第３および第４形態では、少なくとも電源走査線、映像信号線および一定電位線が３層の金属層（第１〜第３金属層）から形成され、そのうち第１金属層はトランジスタのゲートメタルを形成するためのものであるから、実質的に２層金属で、制御を行うための、あるいは、映像信号を入力するための配線が形成されている。
【００２６】
第１形態では、電源走査線が、一定電位線と平面パターンで少なくとも一部が重なっている。このため電源走査線は、これと重なっている一定電位線の部分に対し、映像信号線からシールドする作用がある。
第２形態では、一定電位線の幅全域を含むように電源走査線が重なっているため、第１形態より、上記シールド作用がさらに強い。
【００２７】
第１〜第４形態では、以上のようにして一定電位線の電位変動が防止または抑制される。このため、一定電位線に対し補助キャパシタを介して電位変動が伝達可能に接続されている、発光素子の一方電極においても、電位変動が防止または抑制される。補助キャパシタは一方電極から見た容量値を大きくするために設けられているため、補助キャパシタの容量値が比較的大きいことから、一定電位線に電位変動が伝達される場合でも、その変動は抑制されたものであるため、電位変動が一方電極へ伝達されないか、伝達されても更に減衰した僅かな変動となる。
【００２８】
データ書き込み時に映像信号線が電位変化する場合、通常、データ電位を持つデータパルスの電位が立ち上がる場合である。この場合、データパルスの電位が立ち上がった直ぐ後にデータ電位の書き込みが行われることが普通である。しかし、そのような場合でも、データ電位の書き込み時には発光素子の一方電極に接続されている駆動トランジスタの、例えばソースノードが電位変動を受けない。あるいは、電位変動を受けても実質的に不利益とならない適度である。よって、データ書き込み後に、その電位変動が（殆ど）無い所定レベルから駆動トランジスタの、例えばソースノードが、入力されるデータに応じた所望の電位まで上昇し、画素が所望の明るさで発光する。
【発明の効果】
【００２９】
本発明によれば、映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止あるいは抑制し、これにより発光素子を所望の輝度で発光させることが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を、２Ｔ・１Ｃ型の画素回路を有する有機ＥＬディスプレイを主な例として、図面を参照して説明する。
【００３１】
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＸＬＣ）３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する垂直駆動回路（Ｖスキャナ）４および水平駆動回路（Ｈセレクタ：ＨＳＥＬ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（ＤＳＣＮ）４１と、書き込み信号走査回路（ＷＳＣＮ）４２とを含んで構成されている。Ｖスキャナ４およびＨセレクタ５は「駆動回路」の一部であり、「駆動回路」は、Ｖスキャナ４とＨセレクタ５の他に、これらにクロック信号を与える回路や制御回路(ＣＰＵ等)など、不図示の回路も含む。
【００３２】
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。ここでは図の簡略化のためｎ＝２、ｍ＝３の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００３３】
画素回路３(1,1)、３(2,1)が垂直方向の映像信号線ＤＴＬ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が垂直方向の映像信号線ＤＴＬ(２)に接続され、画素回路３(1,3)、３(2,3)が垂直方向の映像信号線ＤＴＬ(３)に接続されている。映像信号線ＤＴＬ(１)〜ＤＴＬ(３)は、Ｈセレクタ５によって駆動される。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)が書込走査線ＷＳＬ(１)に接続されている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が書込走査線ＷＳＬ(２)に接続されている。書込走査線ＷＳＬ(１),ＷＳＬ(２)は、水平画素ライン駆動回路４１によって駆動される。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)が電源走査線ＤＳＬ(１)に接続されている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が電源走査線ＤＳＬ(２)に接続されている。電源走査線ＤＳＬ(１),ＤＳＬ(２)は、書き込み信号走査回路４２によって駆動される。
【００３４】
映像信号線ＤＴＬ(１)〜ＤＴＬ(３)を含むｍ本の映像信号線の何れか１本を、以下、符号「ＤＴＬ(ｊ)またはＤＴＬ」により表記する。同様に、書込走査線ＷＳＬ(１),ＷＳＬ(２)を含むｎ本の書込走査線の何れか１本を符号「ＷＳＬ(ｉ)またはＷＳＬ」により表記し、電源走査線ＤＳＬ(１),ＤＳＬ(２)を含むｎ本の電源走査線の何れか１本を符号「ＤＳＬ(ｉ)またはＤＳＬ」により表記する。
映像信号線ＤＴＬ(ｊ)に対し、表示画素行（表示ラインともいう）を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線ＤＴＬ(ｊ)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
【００３５】
＜画素回路＞
図２に、画素回路３(i,j)の一構成例を示す。
図解する画素回路３(i,j)は、有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、ＮＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄおよびサンプリングトランジスタＭｓと、保持キャパシタＣｓと、補助キャパシタＣsubとを有する。
【００３６】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば上面発光型の場合、透明ガラス等からなる基板に形成されたＴＦＴ構造の上にアノード電極を最初に形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、積層体の上に透明電極材料からなるカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。
【００３７】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に有機多層膜が自発光する。有機発光ダイオードＯＬＥＤは、有機多層膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。
【００３８】
駆動トランジスタＭｄは、有機発光ダイオードＯＬＥＤに流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのドレインが、電源電圧ＶＤＤの供給を制御する電源走査線ＤＳＬ(ｉ)に接続され、ソースが有機発光ダイオードＯＬＥＤのアノードに接続されている。有機発光ダイオードＯＬＥＤのアノード電極が「一方電極」に該当する。
【００３９】
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（映像信号線ＤＴＬ(ｊ)）と駆動トランジスタＭｄのゲート（制御ノードＮＤｃ）との間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲート（制御ノードＮＤｃ）に接続され、もう片方が映像信号線ＤＴＬ(ｊ)に接続されている。映像信号線ＤＴＬ(ｊ)に、Ｈセレクタ５（図１参照）からデータ電位Ｖsigを持つデータパルスが所定の間隔で供給される。サンプリングトランジスタＭｓは、データ電位の供給期間（データパルスの持続時間(duration time)）の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの前部または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００４０】
駆動トランジスタＭｄのゲート（制御ノード）とソース（有機発光ダイオードＯＬＥＤのアノードをなす一方電極）との間に、保持キャパシタＣｓが接続されている。
有機発光ダイオードＯＬＥＤのカソードをなす他方電極に、「一定電位線」としてのカソード線ＣＡＬが接続されている。有機発光ダイオードＯＬＥＤの一方電極（アノード）と他方電極（カソード線ＣＡＬ）との間に補助キャパシタＣsubが接続されている。
保持キャパシタＣｓおよび補助キャパシタＣsubの役割については、後述の動作説明で明らかにする。
【００４１】
図２では、水平画素ライン駆動回路４１により、低電位Ｖｃｃ＿Ｌを基準とした高電位Ｖｃｃ＿Ｈの波高値が電源電圧ＶＤＤとなる電源駆動パルスＤＳ(i)が駆動トランジスタＭｄのドレインに供給され、駆動トランジスタＭｄの補正時や有機発光ダイオードＯＬＥＤが実際に発光する時の電源供給が行われる。
また、書き込み信号走査回路４２により、比較的短い持続時間の書込駆動パルスＷＳ(ｉ)がサンプリングトランジスタＭｓのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタＭｄのドレインと電源電圧ＶＤＤの供給線との間にトランジスタをもう１つ挿入し、そのゲートを水平画素ライン駆動回路４１により制御する構成であってもよい(後述の変形例参照)。
【００４２】
図２では有機発光ダイオードＯＬＥＤの一方電極（アノード）が駆動トランジスタＭｄを介して正側の電源から電源電圧ＶＤＤの供給を受ける。有機発光ダイオードＯＬＥＤの他方電極（カソード）が、負側の電源からカソード線ＣＡＬを介して、負のカソード電位Ｖcathの供給を受ける。
【００４３】
通常、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路３(i,j)のように、すべてのＴＦＴをＮチャネル型とすることが望ましい。
【００４４】
ここで、以上の画素回路３(i,j)は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路は、上記画素回路３(i,j)を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい(後述の変形例参照)。また、基本構成において、保持キャパシタＣｓを電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な２Ｔ・１Ｃ型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型などであってもよい。
【００４５】
図２の構成を基本とする画素回路では、閾値電圧補正時や移動度補正時に有機発光ダイオードＯＬＥＤを逆バイアスすると、詳細は後述するが、有機発光ダイオードＯＬＥＤの逆バイアス時の等価容量値が保持キャパシタＣｓの値より十分大きくできるため、有機発光ダイオードＯＬＥＤのアノードが電位的に動き難くなるため、補正精度が向上する。このため、逆バイアス状態で補正を行うことが望ましい。
カソード電位Ｖcathを接地せずに、カソードをカソード線ＣＡＬに接続しているのは、逆バイアスを行うためである。有機発光ダイオードＯＬＥＤを逆バイアスするには、例えば、電源駆動パルスＤＳ(i)の基準電位（低電位Ｖｃｃ＿Ｌ）より、カソード電位Ｖcathを小さくする。本例では、カソード電位Ｖcathは負電位であるとする。
【００４６】
データの書き込み時に、有機発光ダイオードＯＬＥＤのアノード電位を更に動き難くして電位的に固定するために、有機発光ダイオードＯＬＥＤのアノードからみた容量値を大きくするとよい。この目的で、有機発光ダイオードＯＬＥＤのアノードに補助キャパシタＣsubが接続されている。
【００４７】
＜表示制御＞
図２の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードＯＬＥＤの特性について説明する。
【００４８】
図２に示す駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。映像信号線ＤＴＬ(ｊ)を伝送するデータパルスの有効電位であるデータ電位ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られた電位が制御ノードＮＤｃに印加され、保持キャパシタＣｓで保持される。駆動トランジスタＭｄのゲートに所定の電位が印加された時、そのドレイン電流Ｉｄｓは、印加電位に応じた値を持つゲートソース間電圧Ｖgsに応じて決まる。
ここで駆動トランジスタＭｄのソース電位Ｖｓを、上記データパルスの基準電位（データ基準電位Ｖｏ）に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Ｖsig、より正確には、データ基準電位Ｖｏとデータ電位Ｖsigとの電位差で規定されるデータ電圧Ｖinの大きさに応じたドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れ、これがほぼ、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄとなる。
よって、駆動トランジスタＭｄのソース電位Ｖｓがデータ基準電位Ｖｏで初期化されている場合、有機発光ダイオードＯＬＥＤがデータ電位Ｖsigに応じた輝度で発光する。
【００４９】
図３に、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性のグラフと、駆動トランジスタＭｄのドレイン電流Ｉｄｓ（ＯＬＥＤの駆動電流Ｉｄにほぼ相当）の一般式を示す。
有機発光ダイオードＯＬＥＤは、よく知られているように、経時変化によりＩ−Ｖ特性が図３のように変化する。このとき、図２の画素回路では、駆動トランジスタＭｄが一定のドレイン電流Ｉｄｓを流そうとしても、図３に示すグラフから分かるように有機発光ダイオードＯＬＥＤの印加電圧が大きくなるため、有機発光ダイオードＯＬＥＤのソース電位Ｖｓが上昇する。このとき駆動トランジスタＭｄのゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Ｖgsが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Ｉｄｓはほぼ一定に保たれ、このことが有機発光ダイオードＯＬＥＤの発光輝度を変化させないように作用する。
【００５０】
しかしながら、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、図３の式に応じて、ドレイン電流Ｉｄｓにバラツキが生じ、表示画面内で与えられているデータ電位Ｖsigが同じ２つの画素であっても、当該２つの画素間で発光輝度が異なる。
【００５１】
なお、図３の式において、符号“Ｉｄs”は、飽和領域で動作する駆動トランジスタＭｄのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタＭｄにおいて、“Ｖth”が閾値電圧を、“μ”が移動度を、“Ｗ”が実効チャネル幅（実効ゲート幅）を、“Ｌ”が実効チャネル長（実効ゲート長）を、それぞれ表す。また、“Ｃox”が当該駆動トランジスタＭｄの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。
【００５２】
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、それらの補正動作を、発光可能なバイアス設定に先立って行う必要がある。
【００５３】
つぎに、図４を用いて具体的な制御の説明に移るが、この図４は、本発明が適用される前の制御を示している。
以下、図４における期間を定義し、制御の全体を図４の時間軸に沿って詳しく説明する。
【００５４】
図４（Ａ）〜図４（Ｆ）は、表示制御における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第１行の画素回路３(1,j)が書き込み対象の行（表示行）であり、第２行の画素回路３(2,j)と第３行の画素回路３(3,j)は、図４の時点では書き込み対象でない（非表示行である）。表示行に対し、図４に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第２行に移り同様な表示制御が行われ、同様な表示制御が第３行、第４行、…と繰り返されることによって１画面が表示される。１画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
【００５５】
図４（Ａ）は、映像信号Ｓsigの波形図である。
図４（Ｂ１）と図４（Ｂ２）は、書込対象の第１行に供給される書込駆動パルスＷＳ(1)と電源駆動パルスＤＳ(1)の波形図である。同様にして、図４（Ｃ１）と図４（Ｃ２）は、非書込対象の第２行に供給される書込駆動パルスＷＳ(2)と電源駆動パルスＤＳ(2)の波形図、図４（Ｄ１）と図４（Ｄ２）は、非書込対象の第３行に供給される書込駆動パルスＷＳ(3)と電源駆動パルスＤＳ(3)の波形図である。
図４（Ｅ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのゲート電位（制御ノードＮＤｃの電位）の波形図である。
図４（Ｆ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのソース電位（有機発光ダイオードＯＬＥＤのアノード電位）の波形図である。
【００５６】
［期間の定義］
図４（Ｆ）の下部に記載している通り、図４は、ＮＴＳＣ映像信号規格の１水平期間（１Ｈ）に対し、その約４倍強のスパンで波形図を表示している。そして、その最後の１水平期間（１Ｈ）で、最終的な３回目の第３閾値補正（ＶＴＣ３）と、移動度の補正および実際のデータ書き込み（Ｗ＆μ）とを連続して実行する（本動作）。その最後の１水平期間（１Ｈ）に行われる本動作より前の３水平期間（（１Ｈ）×３）は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め２度行うために費やされる（予備動作）。
図４のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い１水平期間（１Ｈ）で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が１水平期間（１Ｈ）で十分なら、初期化のために１水平期間（１Ｈ）もあれば予備動作としては十分な場合もある。もちろん、予備動作が２水平期間（２Ｈ）であってもよいし、４水平期間（４Ｈ）以上であってもよい。
ある行に対して本動作を行っているときは、次の行（および、その次以降の行、…、）について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
【００５７】
以上は１水平期間（１Ｈ）という一定尺度で見た期間の区分であるが、図４（Ｆ）に記載した大よそ４水平期間を機能的に把握することも可能である。
具体的に図４（Ａ）の上部に記載しているように、（１フィールドまたは１フレーム）前画面の発光期間（ＬＭ０）の後に時系列の順で、放電期間（Ｄ−ＣＨＧ）、初期化期間（ＩＮＴ）、第１閾値補正期間（ＶＴＣ１）、第１待機期間（ＷＡＴ１）、第２閾値補正期間（ＶＴＣ２）、第２待機期間（ＷＡＴ２）を経て「予備動作」が実行される。また、続いて、第３閾値補正（ＶＴＣ３）、第３待機期間（ＷＡＴ３）、書込み＆移動度補正期間（Ｗ＆μ）を経て、当該第１行の画素回路３(1,j)の発光期間（ＬＭ１）に推移することによって「本動作」が実行される。
【００５８】
［駆動パルスの概略］
また、図４では、波形図の適当な箇所に時間表示を符号“Ｔ０”〜“Ｔ２１”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第１行に供給される書込駆動パルスＷＳ(1)では、図４（Ｂ１）に示すように、“Ｌ”レベルで非アクティブ、“Ｈ”レベルでアクティブの４つのサンプリングパルス（ＳＰ０〜ＳＰ３）が周期的に出現する。このとき４つのサンプリングパルス（ＳＰ０〜ＳＰ３）の周期は、予備動作（時間Ｔ０〜時間Ｔ１５）および本動作（時間Ｔ１５以後）を通じて一定である。ただし、本動作における書込駆動パルスＷＳ(1)は、４つ目のサンプリングパルス（ＳＰ３）の後に書き込みパルス（ＷＰ）が重畳された波形となる。
【００５９】
これに対し、ｍ本（数百〜千数百本）の映像信号線ＤＴＬ(ｊ)（図１および図２参照）に供給される映像信号Ｓsigは、線順次表示ではｍ本の映像信号線ＤＴＬ(ｊ)に同時に供給される。そして、映像信号Ｓsigをサンプリング後に得られるデータ電圧を反映した信号振幅（Ｖin）は、図４（Ａ）に示すように、１水平期間（１Ｈ）の前半部分で繰り返し出現するデータ基準電位Ｖｏを基準とした、１水平期間（１Ｈ）の後半部分に繰り返し出現する映像信号パルス（ＰＰ）の波高値に相当する。以下、信号振幅（Ｖin）をデータ電圧Ｖinと呼ぶ。
図４（Ａ）に示す幾つかの映像信号パルス（ＰＰ）のうち、第１行にとって重要な映像信号パルスは、書き込みパルス（ＷＰ）と時間的に重なる本動作時の映像信号パルス（ＰＰｘ）である。本動作時の映像信号パルス（ＰＰｘ）のデータ基準電位Ｖｏからの波高値が、図４で表示させたい（書き込みたい）階調値、即ちデータ電圧Ｖinの大きさに該当する。この階調値（＝Ｖin）は、第１行の各画素で同じ場合（単色表示の場合）もあるが、通常、表示画素行の階調値に応じて変化している。図４は、主として、第１行内における１つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
【００６０】
駆動トランジスタＭｄのドレイン（図２参照）に供給される電源駆動パルスＤＳ(1)は、図４（Ｂ２）に示すように、時間Ｔ０から最初の第１閾値補正期間（ＶＴＣ１）の開始（時間Ｔ６）直前まで非アクティブの低電位Ｖｃｃ＿Ｌで保持され、第１閾値補正期間（ＶＴＣ１）の開始とほぼ同時に（時間Ｔ６）、アクティブの高電位Ｖｃｃ＿Ｈに推移する。高電位Ｖｃｃ＿Ｈの保持は、発光期間（ＬＭ１）が終了するまで続く。
【００６１】
第２行（の画素回路３(2,j)）、第３行（の画素回路３(3,j)）については、それぞれ、図４（Ｃ１）と図４（Ｃ２）、図４（Ｄ１）と図４（Ｄ２）に示すように、１水平期間（１Ｈ）ずつ各パルスが遅れて印加される。
具体的には、第１行の第１閾値補正期間（ＶＴＣ１）に対応する２つ目のサンプリングパルス（ＳＰ１）が印加される時間Ｔ５〜Ｔ７の期間に、第２行では、初期化期間（ＩＮＴ）に対応する１つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ６で第１行の電源駆動パルスＤＳ(1)がハイレベル（電源電位Ｖｃｃ＿Ｈ）に立ち上がりアクティブとなる。
【００６２】
その後、第１行の第２閾値補正期間（ＶＴＣ２）に対応する３つ目のサンプリングパルス（ＳＰ２）が印加される時間Ｔ１０〜Ｔ１２の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記１つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ１１で第２行の電源駆動パルスＤＳ(2)が高電位Ｖｃｃ＿Ｈに立ち上がりアクティブとなる。
【００６３】
その後、第１行の第３閾値補正期間（ＶＴＣ３）に対応する４つ目のサンプリングパルス（ＳＰ３）が印加される時間Ｔ１５〜Ｔ１７の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記３つ目のサンプリングパルス（ＳＰ２）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加される。
このパルス印加の途中、即ち時間Ｔ１６で第３行の電源駆動パルスＤＳ(3)が高電位Ｖｃｃ＿Ｈに立ち上がりアクティブとなる。
【００６４】
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その１〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、１画面表示中における１〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
【００６５】
つぎに、以上のパルス制御の下における、図４（Ｅ）および図４（Ｆ）に示す駆動トランジスタＭｄのソースやゲートの電位変化と、それに伴う動作を、図４（Ａ）に示す期間ごとに説明する。
なお、ここでは図５（Ａ）〜図７（Ｂ）に示す第１行の画素回路３(1,j)の予備動作説明図、図８に示すソース電位Ｖｓの時間推移のグラフ、図９（Ａ）〜図９（Ｃ）に示す第１行の画素回路３(1,j)の本動作説明図、ならびに、図２等を適宜参照する。
【００６６】
［前画面の発光期間（ＬＭ０）］
第１行の画素回路３(1,j)について、時間Ｔ０以前の１フィールドまたは１フレームだけ前の画面（以下、前画面という）についての発光期間（ＬＭ０）では、図４（Ｂ１）に示すように書込駆動パルスＷＳ(1)が“Ｌ”レベルであるため、サンプリングトランジスタＭｓがオフしている。また、図４（Ｂ２）に示すように、電源駆動パルスＤＳ(1)が高電位Ｖｃｃ＿Ｈの印加状態にある。
【００６７】
このとき、図５（Ａ）に示すように、前画面のデータ書き込み動作によって駆動トランジスタＭｄのゲートに入力され保持されているデータ電圧Ｖin0に応じて、有機発光ダイオードＯＬＥＤが発光状態にあるとする。駆動トランジスタＭｄは飽和領域で動作するように設定されているため、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄ（＝Ｉｄｓ）は、保持キャパシタＣｓに保持されている駆動トランジスタＭｄのゲートソース間電圧Ｖgsに応じて、前述した図３に示す式から算出される値をとる。
【００６８】
［放電期間（Ｄ−ＣＨＧ）］
図４において時間Ｔ０から、線順次走査の新しい画面表示に関する処理が開始される。
時間Ｔ０になると、水平画素ライン駆動回路４１（図２参照）が、図４（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切り替える。駆動トランジスタＭｄは、今までドレインとして機能していたノードの電位が低電位Ｖｃｃ＿Ｌにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位（ただし、図の表記ではソース電位Ｖｓのままとする）を引き抜くディスチャージ動作が行われる。
したがって、図５（Ｂ）に示すように、今までとは逆向きのドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れる。この駆動トランジスタＭｄに逆向きの電流が流れる期間を、図４や図５（Ｂ）では「放電期間（Ｄ−ＣＨＧ）」と表記している。
【００６９】
放電期間（Ｄ−ＣＨＧ）が開始されると、図４（Ｆ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのソース電位Ｖｓ（現実の動作上はドレイン電位）が急激に放電され、ほぼ低電位Ｖｃｃ＿Ｌの近くまで低下する。
このとき、低電位Ｖｃｃ＿Ｌが有機発光ダイオードＯＬＥＤの発光閾値電圧Ｖth_oled.とカソード電位Ｖcathの和よりも小さいとき、つまり“Ｖｃｃ＿Ｌ＜Ｖth_oled.＋Ｖcath”であれば有機発光ダイオードＯＬＥＤは消光する。
なお、放電期間（Ｄ−ＣＨＧ）の終了（時間Ｔ１）の前までには、図４（Ａ）に示すように、映像信号Ｓsigの電位が、データ電位Ｖsigからデータ基準電位Ｖｏにまで下げられている。
【００７０】
時間Ｔ０において、図５（Ｂ）に示すように、サンプリングトランジスタＭｓがオフし、制御ノードＮＤｃがフローティング状態にある。このため、図４（Ｅ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのゲート電圧Ｖｇが低下する。
【００７１】
［初期化期間（ＩＮＴ）］
次に、書き込み信号走査回路４２（図２参照）が、図４（Ｂ１）に示すように、時間Ｔ１にて書込駆動パルスＷＳ(1)を“Ｌ”レベルから“Ｈ”レベルに遷移させて１つ目のサンプリングパルス（ＳＰ０）を、サンプリングトランジスタＭｓのゲートに与える。
この時間Ｔ１にて放電期間（Ｄ−ＣＨＧ）が終了し、ここから初期化期間（ＩＮＴ）が開始する。
【００７２】
時間Ｔ１での、サンプリングパルス（ＳＰ０）の印加に応答して、図５（Ｃ）に示すように、サンプリングトランジスタＭｓがオンする。前述したように時間Ｔ１までには、映像信号Ｓsigの電位がデータ基準電位Ｖｏに切り替えられている。したがって、サンプリングトランジスタＭｓは、映像信号Ｓsigのデータ基準電位Ｖｏをサンプリングして、サンプリング後のデータ基準電位Ｖｏを駆動トランジスタＭｄのゲートに伝達する。
このサンプリング動作によって、図４（Ｅ）に示すように、時間Ｔ０を境に低下した駆動トランジスタＭｄのゲート電圧Ｖｇが、データ基準電位Ｖｏに収束する。
【００７３】
図４（Ｂ１）に示すサンプリングパルス（ＳＰ０）は、時間Ｔ１から、この電位収束に十分な時間が経過した時間Ｔ２にて終了し、サンプリングトランジスタＭｓがオフする。よって、次にサンプリングトランジスタＭｓがオンする時間Ｔ５までは、駆動トランジスタＭｄのゲートが電気的なフローティング状態となる。
この時間Ｔ５でサンプリングトランジスタＭｓを再度オンさせるタイミングは、最初の１水平期間（１Ｈ）の終了とほぼ同じに制御され、かつ、時間Ｔ２〜Ｔ５の期間内に、当該１水平期間（１Ｈ）における映像信号パルス（ＰＰ）が収まるようにタイミング設計されている（図４（Ａ）と図４（Ｂ１）参照）。
【００７４】
このことをサンプリングパルス（ＳＰ０）から見ると、書込駆動パルスＷＳ(1)を“Ｈ”レベルにするサンプリングパルス（ＳＰ０）の持続時間（時間Ｔ１〜Ｔ２）は、１水平期間（１Ｈ）の前半部分である、映像信号Ｓsigがデータ基準電位Ｖｏをとる期間（時間Ｔ０〜Ｔ３）内となっている。
そして、時間Ｔ２でサンプリングトランジスタＭｓをオフさせた状態で、映像信号パルス（ＰＰ）による映像信号線ＤＴＬ(ｊ)の電位変動が終了する時間Ｔ４の経過を待ち、その後の時間Ｔ５で、データ基準電位Ｖｏを再度サンプリングするための２つ目のサンプリングパルス（ＳＰ１）を立ち上げる。
この制御の結果、２つ目のサンプリングパルス（ＳＰ１）を立ち上げた時間Ｔ５で、映像信号Ｓsigのデータ電位Ｖsigを誤ってサンプリングすることは回避される。
なお、時間Ｔ５における２度目のサンプリング開始時には、図４（Ｅ）に示すように、既にゲート電圧Ｖｇがデータ基準電位Ｖｏを保持している。したがって、２度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Ｖｇは殆ど変動しない。
【００７５】
時間軸上での説明を若干前に戻すと、時間Ｔ１で１つ目のサンプリングパルス（ＳＰ０）が印加されることによってサンプリングトランジスタＭｓがオンし、図４（Ｅ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇがデータ基準電位Ｖｏに収束すると、これに連動して保持キャパシタＣｓの保持電圧が低下し、“Ｖｏ−Ｖｃｃ＿Ｌ”となる（図４（Ｆ））。これは、図５（Ｂ）のディスチャージによってソース電位Ｖｓが低電位Ｖｃｃ＿Ｌになり、低電位Ｖｃｃ＿Ｌを基準にしたゲート電圧Ｖｇで保持キャパシタＣｓの保持電圧が規定されるためである。つまり、図５（Ｃ）において、ゲート電圧Ｖｇがデータ基準電位Ｖｏに下がると、これに連動して保持キャパシタＣｓの保持電圧が下がり、当該保持電圧が“Ｖｏ−Ｖｃｃ＿Ｌ”に収束する。なお、この保持電圧“Ｖｏ−Ｖｃｃ＿Ｌ”はゲートソース間電圧Ｖgsそのものであり、ゲートソース間電圧Ｖgsが駆動トランジスタＭｄの閾値電圧Ｖthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Ｖｏ−Ｖｃｃ＿Ｌ＞Ｖth”とするように電位関係が決められている。
このようにして、駆動トランジスタＭｄのゲート電圧Ｖｇおよびソース電位Ｖｓを初期化することで、閾値補正動作の準備が完了する。
【００７６】
［第１閾値補正期間（ＶＴＣ１）］
時間Ｔ５でサンプリングトランジスタＭｓが２度目のＶｏサンプリングを開始した後、図４（Ｂ２）に示すように、時間Ｔ６で電源駆動パルスＤＳ(1)が低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに立ち上がると、当該初期化期間（ＩＮＴ）が終了し、第１閾値補正期間（ＶＴＣ１）が開始する。
【００７７】
第１閾値補正期間（ＶＴＣ１）の開始時（時間Ｔ６）の直前において、オン状態のサンプリングトランジスタＭｓがデータ基準電位Ｖｏをサンプリング中であるため、駆動トランジスタＭｄのゲート電圧Ｖｇは、一定のデータ基準電位Ｖｏで電気的に固定された状態にある。
この状態で時間Ｔ６にて、水平画素ライン駆動回路４１（図２参照）が、図４（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに立ち上げる。水平画素ライン駆動回路４１は、時間Ｔ６以降は、次のフレーム（あるいはフィールド）の処理開始まで、駆動トランジスタＭｄへの電源供給線の電位を高電位Ｖｃｃ＿Ｈに保持しておく。
【００７８】
電源駆動パルスＤＳ(1)の立ち上げによって駆動トランジスタＭｄのソースとドレイン間に“Ｖｃｃ＿Ｈ−Ｖｃｃ＿Ｌ”の電源電圧ＶＤＤが印加される。そのため、駆動トランジスタＭｄに電源からドレイン電流Ｉｄｓが流れるようになる。
ドレイン電流Ｉｄｓによって駆動トランジスタＭｄのソースが充電され、図４（Ｆ）に示すようにソース電位Ｖｓが上昇するため、それまで“Ｖｏ−Ｖｃｃ＿Ｌ”という値をとっていた駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）は、徐々に小さくなっていく（図４（Ｅ）および図４（Ｆ））。
【００７９】
このときのドレイン電流Ｉｄｓによる駆動トランジスタＭｄのソース充電速度は余り大きくない。その理由を、図６（Ａ）を参照しつつ述べる。
図６（Ａ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇに印加されているゲートバイアス電圧がデータ基準電位Ｖｏで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタＭｄは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする（第１の理由）。
また、ドレイン電流Ｉｄｓは保持キャパシタＣｓに流れ込むが、有機発光ダイオードＯＬＥＤの容量Ｃoled.の充電にもドレイン電流Ｉｄｓが消費されるため、ソース電位Ｖｓが上がりにくい（第２の理由）。
さらに、サンプリングパルス（ＳＰ１）を、次に映像信号Ｓsigがデータ電位Ｖsigに遷移する時間Ｔ８より前の時間Ｔ７で終了させる必要があるため（図４（Ｂ１）参照）、ソース電位Ｖｓの充電時間が不十分である（第３の理由）。
【００８０】
仮に、図４（Ｂ１）に示す２つ目のサンプリングパルス（ＳＰ１）が時間Ｔ７を越えて十分長くまで持続可能であるとすると、駆動トランジスタＭｄのソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）は、図８に示すように、時間Ｔ６を起点として時間とともに上昇し、“Ｖｏ−Ｖth”で収束する（図８の破線により示す曲線ＣＶ）。つまり、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が丁度、駆動トランジスタＭｄの閾値電圧Ｖthとなったところでソース電位Ｖｓの上昇がほぼ終了するはずである。
【００８１】
［第１待機期間（ＷＡＴ１）］
しかしながら、現実には、その収束点に達する前に時間Ｔ７が来るため、サンプリングパルス（ＳＰ１）の持続時間が終了し、これによって、第１閾値補正期間（ＶＴＣ１）が終了し、第１待機期間（ＷＡＴ１）が開始する。
具体的には、駆動トランジスタＭｄのゲートソース間電圧ＶgsがＶｘ１（＞Ｖth）になったとき、つまり、図８に示すように、駆動トランジスタＭｄのソース電位Ｖｓが低電位Ｖｃｃ＿Ｌから“Ｖｏ−Ｖｘ１”に上昇した時点（時間Ｔ７）で、第１閾値補正期間（ＶＴＣ１）が終了する。このとき（時間Ｔ７）では、電圧値Ｖｘ１が保持キャパシタＣｓに保持される。
【００８２】
第１閾値補正期間（ＶＴＣ１）が終了すると、サンプリングトランジスタＭｓがオフするため、駆動トランジスタＭｄのゲートがデータ基準電位Ｖｏで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間Ｔ７以後は、ソース電位Ｖｓが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位（Ｖｇ）も上昇する（図４（Ｅ）と図４（Ｆ））。その結果、本例では、第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）において、ソース電位Ｖｓが収束目標の“Ｖｏ−Ｖth”よりも大きくなる（図８参照）一方で、図４（Ｅ）および（Ｆ）に示すようにゲートソース間電圧Ｖgsは縮まらない。
【００８３】
第１待機期間（ＷＡＴ１）は、先に説明した初期化期間（ＩＮＴ）と同様、映像信号パルス（ＰＰ）の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間Ｔ７〜Ｔ１０といった比較的長い待機期間は、ゲート電圧Ｖｇの上昇を許してしまい、また、上記のようにゲートソース間電圧Ｖgsの閾値電圧Ｖthへの収束が進まない。
図４（Ｅ）では、第１待機期間（ＷＡＴ１）中におけるゲート電圧Ｖｇの上昇分を“Ｖａ１”で表している。なお、結合容量（保持キャパシタＣｓ）を介した、このゲート電圧Ｖｇの上昇をブートストラップ動作により引き起こす原因となるソース電位Ｖｓの上昇分も“Ｖａ１”で同じとすると、ソース電位Ｖｓは第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）で“Ｖｏ−Ｖｘ１＋Ｖａ１”となる（図８（Ｂ）参照）。
このため、ゲート電位を、初期化レベルであるデータ基準電位Ｖｏに戻すとともに閾値電圧補正を再度行う必要がある。
【００８４】
［第２閾値補正期間（ＶＴＣ２）］
そこで本実施形態の動作例では、次の１水平期間（１Ｈ）（時間Ｔ１０〜Ｔ１５）において、前の１水平期間（１Ｈ）（時間Ｔ５〜Ｔ１０）で行った第１閾値補正期間（ＶＴＣ１）と第１待機期間（ＷＡＴ１）と同様な処理、即ち、第２閾値補正期間（ＶＴＣ２）と第２待機期間（ＷＡＴ２）を実行する。
ただし、第１閾値補正期間（ＶＴＣ１）が開始された時間Ｔ５においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｏ−Ｖｃｃ＿Ｌ”と比較的大きい値であったのに対し、第２閾値補正期間（ＶＴＣ２）が開始される時間Ｔ１０において当該保持電圧が、より小さい“Ｖｘ１”に縮まっている。
【００８５】
図４（Ｂ１）に示すように時間Ｔ１０でサンプリングパルス（ＳＰ２）が立ち上がり、サンプリングトランジスタＭｓがオンすると、駆動トランジスタＭｄのゲート電圧Ｖｇ（＝“Ｖｏ＋Ｖａ１”）がより低い電位（データ基準電位Ｖｏ）の映像信号線ＤＴＬ(ｊ)に接続される。このため、その差分（Ｖａ１）に相当する電流が駆動トランジスタＭｄのゲートから映像信号線ＤＴＬ(ｊ)に流れ、図６（Ｃ）に示すようにゲート電圧Ｖｇがデータ基準電位Ｖｏにまで強制的に下げられる。
この駆動トランジスタＭｄのゲートにおける電位（Ｖａ１）の変動は、保持キャパシタＣｓ、および、駆動トランジスタＭｄのゲートソース間寄生容量Ｃgsを介して駆動トランジスタＭｄのソースに入力され、ソース電位Ｖｓがプルダウンされる。
このときのソース電位Ｖｓのプルダウン量は、容量結合比ｇを用いて“ｇ*Ｖａ１”と表される。ここで容量結合比ｇは、上記ゲートソース間寄生容量Ｃgs、保持キャパシタＣｓと同一符号のその容量値（Ｃｓ）、補助キャパシタＣsubと同一符号のその容量値（Ｃsub）、有機発光ダイオードＯＬＥＤの容量Ｃoled.を用いて、ｇ＝(Ｃgs＋Ｃs)／(Ｃgs＋Ｃs＋Ｃoled.＋Ｃsub)と表される。よって、ソース電位Ｖｓは、直前の“Ｖｏ−Ｖｘ１＋Ｖａ１”から“ｇ*Ｖａ１”だけ低下し、“Ｖｏ−Ｖｘ１＋(１−ｇ)Ｖａ１”となる。
容量結合比ｇは定義式から明らかなように１より小さい値をとるため、ソース電位Ｖｓの変化量“ｇ*Ｖａ１”は、ゲート電圧Ｖｇの変化量（Ｖａ１）より小さい。
【００８６】
ここで、駆動トランジスタのゲートソース間電圧Ｖgs（＝“Ｖｘ１−(１−ｇ)Ｖａ１”）が駆動トランジスタＭｄの閾値電圧Ｖthよりも大きければ、図６（Ｃ）のように、ドレイン電流Ｉｄｓが流れる。ドレイン電流Ｉｄｓは、駆動トランジスタＭｄのソース電位Ｖｓが“Ｖｏ−Ｖth”となって駆動トランジスタＭｄがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図４（Ｅ）および図４（Ｆ）に示すように、ゲートソース間電圧Ｖgsが“Ｖｘ２”（但しＶｘ２は、Ｖｘ１＞Ｖｘ２＞Ｖthを満たす大きさを有する）となった時間Ｔ１２でサンプリングパルス（ＳＰ２）が終了するため、サンプリングトランジスタＭｓがオフする。時間Ｔ１２における、保持キャパシタＣｓの保持電圧は“Ｖｘ２”である。
【００８７】
［第２待機期間（ＷＡＴ２）］
時間Ｔ１２から第２待機期間（ＷＡＴ２）が開始する。
第２待機期間（ＷＡＴ２）では、前回の第１待機期間（ＷＡＴ１）と同様に、サンプリングトランジスタＭｓがオフしてゲート電圧Ｖｇが電気的にフローティング状態となるため、ソース電位Ｖｓの上昇に応じてゲート電圧Ｖｇも上昇する（図７（Ａ）参照）。
しかし、ゲート電圧Ｖｇの電位上昇効果（ブートストラップ効果）は、その開始時点のゲートソース間電圧Ｖgsが制御目標“Ｖth”に近いため余り大きくなく、図４（Ｅ）および図４（Ｆ）の時間Ｔ１２〜Ｔ１５に見られるように、ソース電位Ｖｓおよびゲート電圧Ｖｇの電位上昇幅は僅かである。
【００８８】
より詳細には、図７（Ａ）の第２待機期間（ＷＡＴ２）において、ドレイン電流Ｉｄｓが流れることによるソース電位Ｖｓの上昇分を“Ｖａ２”とすると、待機期間終了時（図４の時間Ｔ１５）におけるソース電位Ｖｓは“Ｖｏ−Ｖｘ２＋Ｖａ２”となる。このソース電位が“Ｖａ２”だけ上昇することは、ゲートソース間寄生容量Ｃgsおよび保持キャパシタＣｓを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Ｖｇもほぼ同じ電位“Ｖａ２”だけ上昇する。ただし、ゲート電圧Ｖｇの電位上昇分“Ｖａ２”は、図４（Ｅ）に示すように、第１待機期間（ＷＡＴ１）における電位上昇分“Ｖａ１”より遥かに小さいものである。
【００８９】
［第３閾値補正（ＶＴＣ３）］
時間Ｔ１５から「本動作」に入り、第３閾値補正（ＶＴＣ３）が開始する。
第３閾値補正（ＶＴＣ３）（時間Ｔ１５〜Ｔ１７）では、第２閾値補正期間（ＶＴＣ２）と同様な処理を実行する。
ただし、第２閾値補正期間（ＶＴＣ２）が開始された時間Ｔ１０においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｘ１”と比較的大きい値であったのに対し、第３閾値補正期間（ＶＴＣ３）が開始される時間Ｔ１５においては、さらに小さい“Ｖｘ２”に縮まっている。
動作の基本は［第２閾値補正期間（ＶＴＣ２）］の繰り返しになるので割愛する。［第２閾値補正期間（ＶＴＣ２）］の説明は、“Ｖａ１”を“Ｖａ２”に、“Ｖｘ１”を“Ｖｘ２”に置き換えることによって、当該第３閾値補正（ＶＴＣ３）に適用できる。このことは図６（Ｃ）と図７（Ｂ）との対比でも明らかである。
【００９０】
ただし、第２閾値補正期間（ＶＴＣ２）と異なるのは、第３閾値補正（ＶＴＣ３）が終了する時間Ｔ１７までには、図４（Ｅ）および図４（Ｆ）に示すように、駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が、閾値電圧Ｖthと等しくなることである。このため、駆動トランジスタＭｄは、ゲートソース間電圧Ｖgsが閾値電圧Ｖthと等しくなったところでカットオフし、それ以後、ドレイン電流Ｉｄｓが流れなくなる。このときの駆動トランジスタＭｄのソース電位Ｖｓは“Ｖｏ−Ｖth”である。
【００９１】
以上のように待機期間を間に挟んだ複数回（本例では３回）に亘る閾値電圧補正によって、保持キャパシタＣｓの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Ｖthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Ｖin”だけ大きくなったとすると、ゲートソース間電圧は“Ｖin＋Ｖth”となる。また、閾値電圧Ｖthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Ｖthが大きい駆動トランジスタは、閾値電圧Ｖthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Ｖthが小さい駆動トランジスタは、閾値電圧Ｖthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Ｖthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Ｖinなら同じドレイン電流Ｉｄｓを駆動トランジスタに流すことができる。
【００９２】
なお、３回に亘る閾値補正期間、すなわち、第１閾値補正期間（ＶＴＣ１）、第２閾値補正期間（ＶＴＣ２）および第３閾値補正（ＶＴＣ３）においては、ドレイン電流Ｉｄｓが専ら保持キャパシタＣｓの一方電極側、有機発光ダイオードＯＬＥＤの容量と補助キャパシタの容量との合成容量（Ｃoled.＋Ｃsub)の一方電極側に流入することにのみ消費され、有機発光ダイオードＯＬＥＤがオンしないようにする必要がある。有機発光ダイオードＯＬＥＤのアノード電圧を“Ｖoled.”、その閾値電圧を“Ｖth_oled.”、そのカソード電位を“Ｖcath”と表記すると、有機発光ダイオードＯＬＥＤをオフ状態に維持する条件は、“Ｖoled.≦Ｖcath＋Ｖth_oled.”が常に成り立つことである。
ここで有機発光ダイオードＯＬＥＤのカソード電位Ｖcathを基準電圧ＶＳＳ（例えば接地電圧ＧＮＤ）で一定とした場合、発光閾値電圧Ｖth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、発光閾値電圧Ｖth_oled.は有機発光ダイオードＯＬＥＤの作製条件で決まり、また、低電圧で効率的な発光のためには発光閾値電圧Ｖth_oled.を余り大きくできない。よって、望ましくは、３度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Ｖcathを低電位Ｖｃｃ＿Ｌより小さく設定することによって、有機発光ダイオードＯＬＥＤを逆バイアスさせておくとよい。
【００９３】
［第３待機期間（ＷＡＴ３）］
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み＆移動度補正”のための待機期間（第３待機期間（ＷＡＴ３））が開始する。第３待機期間（ＷＡＴ３）は、今までの閾値電圧補正のための第１待機期間（ＷＡＴ１）および第２待機期間（ＷＡＴ２）とは異なり、単に、その後に行う“書込み＆移動度補正”時に、映像信号Ｓsigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
【００９４】
図４（Ｂ１）に示すように、時間Ｔ１７でサンプリングパルス（ＳＰ３）が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ここから第３待機期間（ＷＡＴ３）が開始する。
第３待機期間（ＷＡＴ３）では、その途中の時間Ｔ１８で、図４（Ａ）に示すように、当該画素回路３(1、j)で表示すべきデータ電位Ｖsigをもつ映像信号パルス（ＰＰｘ）が、映像信号Ｓsigとして映像信号線ＤＴＬ(ｊ)に供給される（図９（Ａ）参照）。映像信号Ｓsigにおいて、データ電位Ｖsigとデータ基準電位Ｖｏの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Ｖinに相当する。つまり、データ電位Ｖsigは“Ｖｏ＋Ｖin”に等しい。
時間Ｔ１８で行われた電位変化から時間が経って、映像信号Ｓsigがデータ電位Ｖsigで安定した時間Ｔ１９で、当該第３待機期間（ＷＡＴ３）が終了する。
【００９５】
［書込み＆移動度補正期間（Ｗ＆μ）］
時間Ｔ１９から、書込み＆移動度補正期間（Ｗ＆μ）が開始する。
図４（Ｂ１）に示すように、本動作時の映像信号パルス（ＰＰｘ）を印加中の時間Ｔ１９で、書き込みパルス（ＷＰ）がサンプリングトランジスタＭｓのゲートに供給される。すると、図９（Ｂ）に示すように、サンプリングトランジスタＭｓがオンし、映像信号線ＤＴＬ(ｊ)のデータ電位Ｖsig（＝Ｖｏ＋Ｖin）のうち、ゲート電圧Ｖｇ（＝Ｖｏ）との差分、すなわち、データ電圧Ｖinが、駆動トランジスタＭｄのゲートに入力される。この結果、ゲート電圧Ｖｇが“Ｖｏ＋Ｖin”となる。
ゲート電圧Ｖｇがデータ電圧Ｖinだけ上昇すると、これに連動してソース電位Ｖｓも上昇する。このとき、データ電圧Ｖinがそのままソース電位Ｖｓに伝達される訳ではなく、前述した容量結合比ｇに応じた比率の変化分、すなわち、“ｇ*Ｖin”だけソース電位Ｖｓが上昇する。よって、変化後のソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin”となる。その結果、駆動トランジスタＭｄのゲートソース間電圧Ｖgsは、“(１−ｇ)Ｖin＋Ｖth”となる。
【００９６】
ここで、移動度μによるバラツキについて説明する。
今までの３度の閾値電圧補正で、実は、ドレイン電流Ｉｄｓを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Ｖthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比ｇを用いずに、単に結果だけを示す電圧を新たに“Ｖａ１”や“Ｖａ２”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタＣｓに閾値電圧Ｖthが保持されているため、その後、駆動トランジスタＭｄをオンさせると、閾値電圧Ｖthの大小によってドレイン電流Ｉｄｓが変動しない。そのため、この閾値電圧補正後の駆動トランジスタＭｄの導通で、仮に、当該導通時の駆動電流Ｉｄによって保持キャパシタＣｓの保持電圧（ゲートソース間電圧Ｖgs）の値に変動が生じたとすると、その変動量ΔＶ（正または負の極性をとることが可能）は、駆動トランジスタＭｄの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
【００９７】
以上のことを踏まえた上で説明を戻すと、図９（Ｂ）において、サンプリングトランジスタＭｓがオンしてゲート電圧Ｖｇにデータ電圧Ｖinが加わったときに、駆動トランジスタＭｄは、そのデータ電圧Ｖin（階調値）に応じた大きさのドレイン電流Ｉｄｓをソースドレイン間に流そうとする。このときドレイン電流Ｉｄｓが移動度μに応じてばらつき、その結果、ソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin”に上記移動度μによる変動量ΔＶを加えた“Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ”となる。
【００９８】
このとき有機発光ダイオードＯＬＥＤを発光させないためには、“Ｖｓ（＝Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ）＜Ｖth_oled.＋Ｖcath”が満たされるように、データ電圧Ｖinや容量結合比ｇ等に応じたカソード電位Ｖcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードＯＬＥＤは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Ｖｓが、有機発光ダイオードＯＬＥＤの発光閾値電圧Ｖth_oled.とカソード電位Ｖcathとの和を越えないため、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）は保持キャパシタの容量値Ｃｓと、有機発光ダイオードＯＬＥＤの逆バイアス時等価容量値Ｃoled.と、補助キャパシタの容量値Cｓｕｂと、駆動トランジスタＭｄのゲートソース間に存在する寄生容量（Ｃgsと表記）とを加算した容量“Ｃ＝Ｃｓ＋Ｃoled.＋Ｃsub＋Ｃgs”を充電するために用いられる。これにより、駆動トランジスタＭｄのソース電位Ｖｓは上昇していく。このとき、駆動トランジスタＭｄの閾値補正動作は完了しているため、駆動トランジスタＭｄが流すドレイン電流Ｉｄｓは移動度μを反映したものとなる。
【００９９】
図４（Ｅ）および図４（Ｆ）で“(１−ｇ)Ｖin＋Ｖth−ΔＶ”の式により示しているように、保持キャパシタＣｓに保持されるゲートソース間電圧Ｖgsにおいては、ソース電位Ｖｓに加わる変動量ΔＶが閾値補正後のゲートソース間電圧Ｖgs（＝(１−ｇ)Ｖin＋Ｖth）から差し引かれることになるため、負帰還がかかるように当該変動量ΔＶが保持キャパシタＣｓに保持される。よって、以下、変動量ΔＶを「負帰還量」ともいう。
この負帰還量ΔＶは、有機発光ダイオードＯＬＥＤに逆バイアスをかけた状態では、“Ｃoled.＋Ｃsub＞＞Ｃｓ＋Ｃgs”が成り立つので、ΔＶ＝ｔ*Ｉｄs／(Ｃoled.＋Ｃsub＋Ｃｓ＋Ｃgs)という概算式で表すことができる。この概算式から、変動量ΔＶは、ドレイン電流Ｉｄｓの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔＶの概算式から、ソース電位Ｖｓに付加される負帰還量ΔＶは、ドレイン電流Ｉｄsの大きさ（この大きさは、データ電圧Ｖinの大きさ、即ち階調値と正の相関関係にある）と、ドレイン電流Ｉｄｓが流れる時間、すなわち、図４（Ｂ１）に示す、移動度補正に要する時間Ｔ１９から時間Ｔ２０までの時間（ｔ）に依存している。つまり、階調値が大きいほど、また、時間（ｔ）を長くとるほど、負帰還量ΔＶが大きくなる。
したがって、移動度補正の時間（ｔ）は必ずしも一定である必要はなく、逆にドレイン電流Ｉｄｓ（階調値）に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Ｉｄｓが大きい場合、移動度補正の時間（ｔ）は短めにし、逆に、黒表示に近くなりドレイン電流Ｉｄｓが小さくなると、移動度補正の時間（ｔ）を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図２に示す書き込み信号走査回路４２等に予め設けることにより実現可能である。
【０１００】
［発光期間（ＬＭ１）］
時間Ｔ２０で書込み＆移動度補正期間（Ｗ＆μ）が終了すると、発光期間（ＬＭ１）が開始する。
時間Ｔ２０で書き込みパルス（ＷＰ）が終了するためサンプリングトランジスタＭｓがオフし、駆動トランジスタＭｄのゲートが電気的にフローティング状態となる。
【０１０１】
ところで、発光期間（ＬＭ１）より前の書込み＆移動度補正期間（Ｗ＆μ）においては、駆動トランジスタＭｄはデータ電圧Ｖinに応じたドレイン電流Ｉｄｓを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードＯＬＥＤに流れる電流値（Ｉｄ）が駆動トランジスタＭｄに流れる電流値（Ｉｄｓ)に比べて非常に小さいなら、サンプリングトランジスタＭｓがオンしているため、駆動トランジスタＭｄのゲート電圧Ｖｇが“Ｖｏ＋Ｖin”に固定され、そこから閾値電圧Ｖth分下がった電位（“Ｖｏ＋Ｖin−Ｖth”）にソース電位Ｖｓが収束しようとするからである。よって、移動度補正の時間（ｔ）を幾ら長くしてもソース電位Ｖｓは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Ｖinが入力された場合でも、上記収束になる前に移動度補正の時間（ｔ）の終点が決められる。
【０１０２】
発光期間（ＬＭ１）が開始して駆動トランジスタＭｄのゲートがフローティングとなると、そのソース電位Ｖｓは、さらに上昇可能となる。よって、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じた駆動電流Ｉｄを流すように動作する。
その結果、ソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）が上昇し、やがて、有機発光ダイオードＯＬＥＤの逆バイアス状態が解消され、図９（Ｃ）に示すように、ドレイン電流Ｉｄｓが駆動電流Ｉｄとして有機発光ダイオードＯＬＥＤに流れ始めるため、有機発光ダイオードＯＬＥＤが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じたドレイン電流Ｉｄｓで飽和し、ドレイン電流Ｉｄｓ（＝Ｉｄ）が一定となると、有機発光ダイオードＯＬＥＤがデータ電圧Ｖinに応じた輝度の発光状態となる。
【０１０３】
発光期間（ＬＭ１）の開始から輝度が一定となるまでの間に生じる有機発光ダイオードＯＬＥＤのアノード電位の上昇は、駆動トランジスタＭｄのソース電位Ｖｓの上昇に他ならず、これを、有機発光ダイオードＯＬＥＤのアノード電圧Ｖoled.の上昇量という意味で“ΔＶoled.”とする。駆動トランジスタＭｄのソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ＋ΔＶoled.”となる（図４（Ｆ）参照）。
一方、ゲート電圧Ｖｇは、図４（Ｅ）に示すように、フローティング状態であるためソース電位Ｖｓに連動して、その上昇量ΔＶoled.と同じだけ上昇し、ドレイン電流Ｉｄｓの飽和に伴ってソース電位Ｖｓが飽和すると、ゲート電圧Ｖｇも飽和する。
その結果、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）について、移動度補正時の値（“(１−ｇ)Ｖin＋Ｖth−ΔＶ”）が、発光期間（ＬＭ１）中も維持される。
【０１０４】
発光期間（ＬＭ１）においては、駆動トランジスタＭｄが定電流源として動作することから、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタＭｄのソース電位Ｖｓが変化することがある。
しかしながら、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化の有無に関係なく、保持キャパシタＣｓの保持電圧が“(１−ｇ)Ｖin＋Ｖth−ΔＶ”に保たれる。そして、保持キャパシタＣｓの保持電圧は、駆動トランジスタＭｄの閾値電圧Ｖthを補正する成分（＋Ｖth）と、移動度μによる変動を補正する成分（−ΔＶ）とを含むことから、閾値電圧Ｖthや移動度μが、異なる画素間でばらついても駆動トランジスタＭｄのドレイン電流Ｉｄｓ、つまり、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄが一定に保たれる。
【０１０５】
具体的には、駆動トランジスタＭｄは、閾値電圧Ｖthが大きいほど、上記保持電圧の閾値電圧補正成分（＋Ｖth）によってソース電位Ｖｓを下げて、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Ｖthの変動があってもドレイン電流Ｉｄｓは一定となる。
また、駆動トランジスタＭｄは、移動度μが小さくて上記変動量ΔＶが小さい場合は、保持キャパシタＣｓの保持電圧の移動度補正成分（−ΔＶ）によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すように動作する。このため移動度μの変動があってもドレイン電流Ｉｄｓは一定となる。
【０１０６】
以上より、画素間で駆動トランジスタＭｄの閾値電圧Ｖthや移動度μがばらついても、さらに、駆動トランジスタＭｄの特性が経時変化しても、データ電圧Ｖinが同じである限り、有機発光ダイオードＯＬＥＤの発光輝度も一定に保たれる。
【０１０７】
本実施形態は、映像信号線ＤＴＬ、電源走査線ＤＳＬおよびカソード線ＣＡＬの、多層配線構造における層利用とパターンの重ね合わせに特徴を有する。
つまり、本実施形態に関わる有機ＥＬディスプレイ１は、「カソード線ＣＡＬなどの一定電位線と、当該一定電位線と交差する映像信号線ＤＴＬの箇所との間の層に、電源走査線ＤＳＬが、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている」という特徴を有する。
【０１０８】
以下、この特徴を有しない比較例のパターンと、その表示制御における不具合を先に説明し、本実施形態の配線部分の断面と平面パターンの形成例を説明する。
【０１０９】
＜比較例＞
図１０に、比較例の画素回路３(i,j)における配線の配置図を示す。
画素回路３(i,j)において、書込走査線ＷＳＬが、列方向（図１０の縦方向）の一方側の画素境界寄りの位置で行方向に配置されている。書込走査線ＷＳＬは、「第１層金属」としてのＴＦＴのゲートメタル（ＧＭ）、例えばモリブデンＭｏ等の高融点金属と同じ材料から形成されている。ゲートメタル（ＧＭ）の上層にはＴＦＴ層などが配置された後に層間絶縁膜によって平坦化され、層間絶縁膜の上に、「第２層金属」としてのアルミニウム（ＡＬ）から配線が形成される。
アルミニウム（ＡＬ）によって電源走査線ＤＳＬとカソード線ＣＡＬとが形成されている。カソード線ＣＡＬと電源走査線ＤＳＬは、書込走査線ＷＳＬと反対側の画素辺に沿って形成されている。
【０１１０】
なお、ゲートメタル（ＧＭ）は、保持キャパシタＣｓの下部電極としても用いられる。アルミニウム（ＡＬ）は、ＴＦＴ（駆動トランジスタＭｄおよびサンプリングトランジスタＭｓ）のソース電極配線、ドレイン電極配線、保持キャパシタＣｓの上部電極としても用いられる。
【０１１１】
映像信号線ＤＴＬは、「第２層金属」としてのアルミニウム（ＡＬ）から形成される主線部１４Ｃと、「第１層金属」としてのゲートメタル（ＧＭ）から形成されるブリッジ部１１Ｃと、1stコンタクト（１Ｃ）から形成される複数のコンタクト１２Ｃ,１２Ｄとを含んで構成されている。
映像信号線ＤＴＬは、そのブリッジ部１１Ｃの部分で、電源走査線ＤＳＬおよびカソード線ＣＡＬと交差している。
【０１１２】
このように、カソード線ＣＡＬが、ＴＦＴの電極を形成するためのアルミニウム（ＡＬ）から形成される場合、比較的薄いゲート絶縁膜（不図示）を介して下方のゲートメタル（ＧＭ）とは、比較的大きな寄生容量Ｃｐで結合されている。従って、映像信号線ＤＴＬの電位が変化すると、寄生容量Ｃｐを介した強い容量カップリングが生じ、その結果、カソード線ＣＡＬの電位が大きく変動する。
【０１１３】
図１１（Ａ）〜図１１（Ｅ）に、比較例の発光制御における各種信号や電圧の波形を示すタイミングチャートである。
図１１では、図４では示していた他の表示ラインのパルス波形を省略し、その代わりに、カソード線ＣＡＬの電位変動波形を追加している（図１１（Ｃ））。また、図１１では、最初の1水平期間（１Ｈ）内に初期化と第１閾値補正を連続して行っているが、この点は本質的なものでなく、図４においても採用可能な制御である。
基本的な制御は図１１と図４で共通し、同じ符号を付して表示する。なお、符号“Ｔ１´”は、時間Ｔ１より若干前であることを意味する。また、図１１においては時間軸上の同じ位置で示している２つの時間、すなわちＴ７とＴ８、Ｔ９とＴ１０、Ｔ１２とＴ１３、Ｔ１４とＴ１５、Ｔ１７とＴ１８は、数字が小さい時間が大きい時間より時間軸上で若干前であることが望ましいことを意味する。
【０１１４】
図１１（Ｃ）に示すように、映像信号線ＤＴＬにおいて映像信号パルスＰＰが立ち上がる度に、カソード線ＣＡＬに電位変動ＶＣ１,ＶＣ２が発生する。映像信号パルスＰＰの波高値は入力されるデータ電圧Ｖinの大きさによって異なるため、カソード線ＣＡＬに発生する電位変化の大きさは、黒表示時の電位変化ＶＣ１（実線）と、白表示時の電位変化ＶＣ２（破線）との間の範囲でばらつく。
【０１１５】
ここで問題となるのは、書込み＆移動度補正期間（Ｗ＆μ）の直ぐ前（時間Ｔ１８）に生じる電位変化の裾引きである。
黒表示時の電位変化ＶＣ１は、書込み＆移動度補正が開始される時間Ｔ１９までには消滅するが、白表示時の電位変化ＶＣ２（および白に近い高い輝度の表示時における電位変化）は、時間Ｔ１９を過ぎても収束しない。このため、電位変化ＶＣ２等の裾引きが、図１１（Ｅ）に示すソース電位Ｖｓの誤差成分となって、ソース電位を上昇させる。このとき図１１（Ｄ）に示すゲート電位Ｖｇは、サンプリング動作中であるため電位変動しない。
書き込み終了時（時間Ｔ２０）における、ソース電位Ｖｓのソース電位は、時間Ｔ２０で駆動トランジスタＭｄのゲートがフローティングとなった後に、ソース電位Ｖｓとゲート電位Ｖｇの両方の誤差として顕著になる。よって、有機発光ダイオードＯＬＥＤが発光後の輝度が、データ電圧Ｖinに応じた所望値と異なり、表示品質の低下を招く。
【０１１６】
＜配線配置の形態＞
図１２（Ａ）は、本実施形態に関わる画素回路における配線の配置図を示す。
図１２（Ａ）に示す配置図が、図１０に示す比較例の配置図と異なる点は、「第２層金属」としてのアルミニウム（ＡＬ）から形成される電源走査線ＤＳＬの上層に、「第３層金属」としてのアノードメタル（ＡＭ）から形成されるカソード線ＣＡＬが、平面パターン上で重ねて形成されていることである。
図示例では、平面パターンにおいて、電源走査線ＤＳＬが、行方位に配置される「一定電位線」としてのカソード線ＣＡＬの幅を含む一回り大きい幅で、当該カソード線ＣＡＬと重ねられている。
【０１１７】
図１２（Ｂ）に、図１２（Ａ）のＡ−Ａ線に沿った断面図を示す。図１２（Ｃ）に、図１２（Ａ）のＢ−Ｂ線の等価回路部分に対応する断面図を示す。なお、図１２（Ａ）におけるＢ−Ｂ線の等価回路部分には、2ndコンタクト（２Ｃ）から形成されるアノードコンタクト１５Ａを含むが、アノードコンタクト１５Ａは等価回路上の位置を示すものであり、実際の平面パターン上の位置が図示の位置になるとは限らない。
【０１１８】
不図示の基板上に絶縁材料からなる下地層１０が形成され、下地層１０の上にゲートメタル（ＧＭ）を形成し、これをパターンニングして駆動トランジスタＭｄ等のゲート電極１１Ａ（図１２（Ｃ））と、映像信号線ＤＴＬのブリッジ部１１Ｃと（図１２（Ｂ））が、一括して形成されている。このとき図１２（Ａ）の書込走査線ＷＳＬ、保持キャパシタＣｓや補助キャパシタＣsubの下部電極も、同じ材料のゲートメタル（ＧＭ）から同時に形成される。
図１２（Ｂ）および図１２（Ｃ）において、ゲート電極１１Ａやブリッジ部１１Ｃの表面を覆うゲート絶縁膜１２が、下地層１０上に形成されている。
【０１１９】
図１２（Ｃ）において、ゲート電極１１Ａと重なるようにＴＦＴ層１３Ａが形成されている。ＴＦＴ層１３Ａは、例えばポリシリコンやアモルファスシリコンの膜を堆積し、これをパターニングすることにより形成される。
ＴＦＴ層１３Ａには、チャネルドープのため、あるいは、ソース（Ｓ）およびドレイン（Ｄ）の形成のために、不純物が導入されている。
【０１２０】
ドレイン（Ｄ）に接続し、電源走査線ＤＳＬの分岐線として設けられるドレイン線１４Ａと、ソース（Ｓ）に接続し、不図示の保持キャパシタＣｓや補助キャパシタＣsubの上部電極につながるソース線１４Ｄが、アルミニウム（ＡＬ）をパターンニングすることにより形成されている。このとき同時に、図１２（Ｃ）に示す映像信号線ＤＴＬの主線部１４Ｃと、図１２（Ｂ）に示す電源走査線ＤＳＬとが、同じアルミニウム（ＡＬ）から形成されている。
【０１２１】
アルミニウム（ＡＬ）やトランジスタ部の段差を平坦化する平坦化膜１５が、比較的厚く堆積され、これにより、トランジスタやキャパシタが平坦化膜１５内に埋められる。
平坦化膜１５には、金属等のプラグ形状で2ndコンタクト（２Ｃ）からなるアノードコンタクト１５Ａが形成されている。アノードコンタクト１５Ａは、ソース線１４Ｄ上に形成されている。
【０１２２】
平坦化膜１５上に形成され、アノードコンタクト１５Ａの端面に接触するアノード電極ＡＥ、アノード電極ＡＥ上に形成され、アノード電極ＡＥより一回り小さい開口部１６Ａを有する保護膜１６、さらにその上を覆う有機多層膜ＯＭＬ、および、画素占有面積の全面にブランケット状に形成されたカソード電極ＣＥが、この順に堆積され、これにより有機発光ダイオードＯＬＥＤが形成されている。
アノード電極ＡＥは、例えば銀Ａｇを主成分とした「第３層金属」としてのアノードメタル（ＡＭ）から形成されている。このとき同時に、図１２（Ｂ）に示すように、平坦化膜１５の上に、同じアノードメタル（ＡＭ）からなるカソード線ＣＡＬが、下方の電源走査線ＤＳＬより狭い幅で形成されている。
【０１２３】
以上の構成によれば、カソード線ＣＡＬが「第３層金属」から形成され、「第２層金属」から形成された電源走査線ＤＳＬによって、下方の「第１層金属」から形成された映像信号線ＤＴＬの一部（ブリッジ部１１Ｃ）に対してカソード線ＣＡＬが完全に遮蔽されている。このため、電源走査線ＤＳＬをシールド層として、映像信号線ＤＴＬの電位変化によって、カソード線ＣＡＬに電位変動が発生することが有効に防止されるというシールド効果が得られる。
シールド効果によって、図１１（Ｃ）に示すように電位変動ＶＣ１,ＶＣ２が発生しない。または、電位変化が発生し、かつ、発生した電位変化がデータ電位Ｖsigに応じた白表示時の最大値をとる場合であっても、図１１における黒表示時の場合と同様に画質に影響しない程度まで電位変化が抑制される。その結果、有機発光ダイオードＯＬＥＤの発光輝度が安定し、高画質が得られる。
【０１２４】
本実施形態における変形例を述べる。
【０１２５】
＜変形例１＞
平面パターンにおける電源走査線ＤＳＬとカソード線ＣＡＬとの重なりは、図１２（Ａ）に示す形態に限定されない。例えば、電源走査線ＤＳＬとカソード線ＣＡＬは、幅方向で一部が重なってもよい。
【０１２６】
＜変形例２＞
特に図示しないが、カソード線ＣＡＬを「第１層金属」であるゲートメタル（ＧＭ）から形成し、映像信号線ＤＴＬのブリッジ部１１Ｃを、「第２層金属」であるアルミニウム（ＡＬ）から形成されている主線部１４Ｃを、いわゆる上ブリッジとしてつなぐように形成してもよい。この場合、ブリッジ部１１Ｃは、例えば「第３層金属」であるアノードメタル（ＡＭ）から形成される。
【０１２７】
＜変形例３＞
「一定電位線」としてのカソード線ＣＡＬは、行ごとに画素回路を接続する構成の場合、例えば画素アレイ２の最外周部分で枠状のカソード線を設け、行方向のカソード線ＣＡＬの両端を枠状のカソード線に接続することにより、複数の行方向のカソード線ＣＡＬをほぼ同電位としてよい。
あるいは、行ごとのカソード線ＣＡＬを画素アレイ２内で接続してもよい。最も接続を多くする場合、行方向および列方向の画素境界に沿った格子状にカソード線ＣＡＬのパターンを形成してもよい。
【０１２８】
＜変形例４＞
画素回路は図２や図１２に示すものに限定されない。
図２や図１２の画素回路ではデータ基準電位Ｖｏは映像信号Ｓsigのサンプリングにより与えられるが、データ基準電位Ｖｏを、別のトランジスタを介して駆動トランジスタＭｄのソースやゲートに与えることもできる。
図２や図１２の画素回路ではキャパシタは保持キャパシタＣｓのみであるが、他の保持キャパシタを、例えば駆動トランジスタＭｄのゲートと一定電圧線との間にもう１つ設けてもよい。発光素子は有機発光ダイオードＯＬＥＤに限定されず、他の自発光素子でもよい。
【０１２９】
＜変形例５＞
画素回路が有機発光ダイオードＯＬＥＤの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりＡＣ駆動する方法（電源ＡＣ駆動方法）とがある。
図２や図１２の画素回路は、後者の電源ＡＣ駆動方法の一例であるが、この方法において有機発光ダイオードＯＬＥＤのカソード側をＡＣ駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタＭｄのドレイン側、または、ソースと有機発光ダイオードＯＬＥＤとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
【０１３０】
＜変形例６＞
図４および図１１に示す表示制御は、閾値補正期間（ＶＴＣ）を３回の補正で行っていたが、１回の補正、または、３回以外の複数回の連続した（初期化を間に挟まないとの意味）処理によって閾値補正を行ってもよい。さらに、移動度補正を行ってからデータの書き込みを行う表示制御でもよい。
【０１３１】
本発明の実施形態およびその変形例に拠れば、映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止あるいは抑制し、これにより発光素子を所望の輝度で発光させることが可能となる。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す図である。
【図２】本発明の実施形態に関わる画素回路の基本構成の一例と、その画素回路を制御する駆動回路部分を示す図である。
【図３】有機発光ダイオードの特性を表すグラフと式を示す図である。
【図４】本発明の実施形態に関わる表示制御における各種信号や電圧の波形を示すタイミングチャートである。
【図５】図４の制御におけるＶｏサンプリングまでの動作説明図である。
【図６】図４の制御における第２閾値補正までの動作説明図である。
【図７】図４の制御における第３閾値補正までの動作説明図である。
【図８】本発明の実施形態に関わるソース電位の時間推移のグラフである。
【図９】図４の制御における発光期間までの動作説明図である。
【図１０】本発明の実施形態の比較例に関わる画素回路における配線の配置を等価回路とともに示す図である。
【図１１】比較例における不具合を、図４に付加して示すタイミングチャートである。
【図１２】本発明の実施形態に関わる画素回路における配線の配置と断面構造を示す図である。
【図１３】背景技術（特許文献１）に記載された画素回路の等価回路図を、参照符号を一部変更して転記した図である。
【符号の説明】
【０１３３】
１…有機ＥＬディスプレイ、２…画素アレイ、３…画素回路、４…Ｖスキャナ、５…Ｈスキャナ、１１Ａ…ゲート電極、１１Ｃ…映像信号線のブリッジ部、１２Ｃ,１２Ｄ…コンタクト、１４Ａ…ドレイン線、映像信号線の１４Ｃ…主線部、１４Ｄ…ソース線、１５…平坦化膜、１５Ａ…アノードコンタクト、ＡＥ…アノード電極、ＣＥ…カソード電極、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、ＯＬＥＤ…有機発光ダイオード、Ｍ１…駆動トランジスタ、Ｍｓ…サンプリングトランジスタ、Ｃｓ…保持キャパシタ、Ｃsub…補助キャパシタ、ＮＤｃ…制御ノード、ＮＤｓ…ソースノード、ＷＳＬ…書込走査線、ＤＳＬ…電源走査線、ＤＴＬ…映像信号線、Ｖsig…データ電位、Ｖｏ…データ基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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