(57)【要約】【課題】複数の時間測定装置を使用せずに安価な手法で測定時間の短縮が可能な時間測定装置を実現する。【解決手段】クロック信号をカウントすることにより複数の入力信号のエッジ間の時間を測定する時間測定装置において、各エッジを検出した時にどの入力信号で検出されたかの状態を表すイベントデータとトリガ信号を出力するトリガ生成部と、クロック信号に同期して常にカウント動作しトリガ信号が入力される度にカウンタ値を出力するカウンタ部と、イベントデータとカウンタ値を記憶する記憶部と、記憶部に記憶されたイベントデータとカウンタ値を用いてエッジ間の時間を算出する演算制御部とを備える。【選択図】  図１
2009204597.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号をカウントすることにより複数の入力信号のエッジ間の時間を測定する時間測定装置において、
前記各エッジを検出した時にどの入力信号で検出されたかの状態を表すイベントデータとトリガ信号を出力するトリガ生成部と、
前記クロック信号に同期して常にカウント動作し前記トリガ信号が入力される度にカウンタ値を出力するカウンタ部と、
前記イベントデータと前記カウンタ値を記憶する記憶部と、
この記憶部に記憶された前記イベントデータと前記カウンタ値を用いて前記エッジ間の時間を算出する演算制御部と
を備えたことを特徴とする時間測定装置。
【請求項２】
クロック信号をカウントすることにより複数の入力信号のエッジ間の時間を測定する時間測定装置において、
前記各エッジを検出した時にどの入力信号で検出されたかの状態を表すイベントデータとトリガ信号を出力するトリガ生成部と、
前記クロック信号に同期して常にカウント動作し前記トリガ信号が入力される度にカウンタ値を出力するカウンタ部と、
前記カウンタ値に対応したアドレスに前記イベントデータを記憶する記憶部と、
この記憶部に記憶された前記イベントデータと前記アドレスを用いて前記エッジ間の時間を算出する演算制御部と
を備えたことを特徴とする時間測定装置。
【請求項３】
前記演算制御部が、
前記複数の入力信号毎の周期または周波数を算出することを特徴とする
請求項１または請求項２に記載の時間測定装置。
【請求項４】
半導体試験装置に用いたことを特徴とする
請求項１〜３のいずれかに記載の時間測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力信号のエッジ間の時間を測定する時間測定装置に関し、特に複数の時間測定装置を使用せずに安価な手法で測定時間の短縮が可能な時間測定装置に関する。
【背景技術】
【０００２】
半導体デバイスの試験において、複数のＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration）等から出力される信号のエッジ間の時間を測定して、周期や周波数を算出する試験がある。
【０００３】
半導体デバイスの試験時間は、半導体デバイスを製造する半導体メーカの利益に影響する。すなわち、限られた時間においては試験時間が長くなれば試験可能なデバイス数は少なくなり、試験時間が短くなれば試験可能なデバイス数は多くなる。
【０００４】
一方、デバイスの不良を検出するために試験項目はあまり削れず、項目数を減らすことによる試験時間の短縮は困難となっている場合が多い。このような状況においては、試験そのものの時間を短縮することが重要となっている。本発明は、このような測定時間の短縮を要求される時間測定装置に関する。
【０００５】
従来の時間測定装置に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開平５−１５００５６号公報
【０００７】
図５はこのような従来の時間測定装置を示す構成ブロック図である。マルチプレクサ１は４組の入力信号から任意の１組を選択して出力する。クロック生成部２は時間測定の基準となるクロック信号を生成する。カウンタ部３はクロック生成部２から出力されるクロック信号に同期して動作するカウンタを有する。
【０００８】
演算制御部４はカウンタ部３から出力されるカウンタ値を記憶部５に記憶させたり、記憶部５に記憶させたカウンタ値を用いて測定した時間を算出する。記憶部５はＲＡＭ（Random Access Memory)、フラッシュメモリ（電気的に書き換え可能なＲＯＭ）、または、ハードディスク等で構成される。また、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）１００ａ〜１００ｄはＡとＢの２系統の信号を出力するＩＣまたはＬＳＩである。
【０００９】
ＤＵＴ１００ａ〜ＤＵＴ１００ｄのＡ信号出力端子およびＢ信号出力端子はそれぞれマルチプレクサ１の入力端子に接続され、マルチプレクサ１のＡ信号出力端子およびＢ信号出力端子はそれぞれカウンタ部３の入力端子に接続される。クロック生成部２のクロック信号出力端子はカウンタ部３のクロック信号入力端子に接続され、カウンタ部３の出力端子は演算制御部４の入力端子に接続される。
【００１０】
演算制御部４の選択信号出力端子はマルチプレクサ１の選択信号入力端子に接続され、演算制御部４のデータ入出力端子は記憶部５のデータ入出力端子に接続される。マルチプレクサ１、クロック生成部２、カウンタ部３、演算制御部４および記憶部５は時間測定装置５０を構成している。なお、時間測定装置５０は半導体試験装置（図示せず）に組み込まれているものとする。
【００１１】
図５に示す従来例の動作を図６を用いて説明する。図６は従来の時間測定装置の動作を説明する説明図である。
【００１２】
ＤＵＴ１００ａ〜ＤＵＴ１００ｄに半導体試験装置からパターン信号（図示せず）がそれぞれ入力されると、ＤＵＴ１００ａ〜ＤＵＴ１００ｄはそれぞれ信号出力を開始する。演算制御部４は選択信号をマルチプレクサ１に出力し、マルチプレクサ１はＤＵＴ１００ａからのＡ１信号およびＢ１信号を選択して、Ａ信号およびＢ信号として出力する。
【００１３】
カウンタ部３はクロック生成部２から入力されるクロック信号の周期を基準としてカウントする。図６に示すように、カウンタ部３はＡ信号の立ち上がりエッジからＢ信号の立ち上がりエッジまでカウントし、カウンタ値を演算制御部４に出力する。すなわち、Ａ信号の立ち上がりエッジでカウントを開始し、Ｂ信号の立ち上がりエッジでカウントを終了する。演算制御部４はカウンタ部３からカウンタ値を受け取ると、記憶部５へカウンタ値を書き込む。
【００１４】
次に、演算制御部４は選択信号をマルチプレクサ１に出力し、マルチプレクサ１はＤＵＴ１００ｂからのＡ２信号およびＢ２信号を選択して、Ａ信号およびＢ信号として出力する。そして、ＤＵＴ１００ａの時と同様に、カウンタ部３はカウンタ値を演算制御部４に出力し、演算制御部４はカウンタ部３から受け取ったカウンタ値を記憶部５へ書き込む。
【００１５】
以下同様に、ＤＵＴ１００ｃおよびＤＵＴ１００ｄの測定を行う。その後、演算制御部４は記憶部５からＤＵＴ１００ａ〜ＤＵＴ１００ｄのカウンタ値を読み出し、それぞれのエッジ間の時間を算出する。エッジ間の時間は、式（１）で算出できる。
エッジ間の時間＝クロック信号の周期×カウンタ値      （１）
【００１６】
例えば、クロック生成部２から出力されるクロック信号の周期が１０ｎｓ（周波数：１００ＭＨｚ）で、カウンタ値が５であった場合、式（２）よりエッジ間の時間は５０ｎｓとなる。
１０ｎｓ×５＝５０ｎｓ      （２）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、図５に示す従来例では、ＤＵＴ１００ａ〜ＤＵＴ１００ｄの出力信号をマルチプレクサ１で順次選択して測定しているため、時間がかかるという問題点があった。この問題を解決するために、複数の時間測定装置を用いて同時に測定することが考えられるが、コストが高くなるという問題点がある。
従って本発明が解決しようとする課題は、複数の時間測定装置を使用せずに安価な手法で測定時間の短縮が可能な時間測定装置を実現することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
クロック信号をカウントすることにより複数の入力信号のエッジ間の時間を測定する時間測定装置において、
前記各エッジを検出した時にどの入力信号で検出されたかの状態を表すイベントデータとトリガ信号を出力するトリガ生成部と、前記クロック信号に同期して常にカウント動作し前記トリガ信号が入力される度にカウンタ値を出力するカウンタ部と、前記イベントデータと前記カウンタ値を記憶する記憶部と、この記憶部に記憶された前記イベントデータと前記カウンタ値を用いて前記エッジ間の時間を算出する演算制御部とを備えたことを特徴とする。
【００１９】
請求項２記載の発明は、
クロック信号をカウントすることにより複数の入力信号のエッジ間の時間を測定する時間測定装置において、
前記各エッジを検出した時にどの入力信号で検出されたかの状態を表すイベントデータとトリガ信号を出力するトリガ生成部と、前記クロック信号に同期して常にカウント動作し前記トリガ信号が入力される度にカウンタ値を出力するカウンタ部と、前記カウンタ値に対応したアドレスに前記イベントデータを記憶する記憶部と、この記憶部に記憶された前記イベントデータと前記アドレスを用いて前記エッジ間の時間を算出する演算制御部とを備えたことを特徴とする。
【００２０】
請求項３記載の発明は、
請求項１または請求項２に記載の時間測定装置において、
前記演算制御部が、
前記複数の入力信号毎の周期または周波数を算出することを特徴とする。
【００２１】
請求項４記載の発明は、
請求項１〜３のいずれかに記載の時間測定装置において、
半導体試験装置に用いたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、クロック信号をカウントすることにより複数の入力信号のエッジ間の時間を測定する時間測定装置において、前記各エッジを検出した時にどの入力信号で検出されたかの状態を表すイベントデータとトリガ信号を出力するトリガ生成部と、前記クロック信号に同期して常にカウント動作し前記トリガ信号が入力される度にカウンタ値を出力するカウンタ部と、前記イベントデータと前記カウンタ値を記憶する記憶部と、この記憶部に記憶された前記イベントデータと前記カウンタ値を用いて前記エッジ間の時間を算出する演算制御部とを備えたことにより、従来の構成をあまり変えることなく、複数の信号を同時に測定することができるので、複数の時間測定装置を使用せずに安価な手法で測定時間の短縮が可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を図面を用いて詳細に説明する。図１は本発明に係る時間測定装置の一実施例を示す構成ブロック図であり、図５と共通する部分には同一の符号を付けている。
【００２４】
図１において、トリガ生成部６は入力信号の立ち上がりエッジを検出するとトリガ信号とイベントデータを出力する。このイベントデータは、どの入力信号でエッジが検出されたかの状態を表す。カウンタ部７は入力されるクロック信号に同期してカウントを行い、トリガ信号が入力されたタイミングで、その時のカウンタ値を出力する。
【００２５】
演算制御部８はイベントデータを受信することでエッジが検出されたことを認識する。そして、この時のカウンタ値を取り込み、イベントデータとカウンタ値を対応付けて記憶部５にに書き込む。さらに、このイベントデータを用いてエッジ間の時間を算出する。
【００２６】
ＤＵＴ１００ａ〜ＤＵＴ１００ｄのＡ信号出力端子およびＢ信号出力端子はそれぞれトリガ生成部６の入力端子に接続される。トリガ生成部６のトリガ信号出力端子はカウンタ部７の入力端子に接続され、トリガ生成部６のイベントデータ出力端子は演算制御部８のイベントデータ入力端子に接続される。クロック生成部２のクロック信号出力端子はカウンタ部７のクロック信号入力端子に接続され、カウンタ部７の出力端子は演算制御部８のカウンタ値入力端子に接続される。演算制御部８のデータ入出力端子は記憶部５のデータ入出力端子に接続される。
【００２７】
クロック生成部２、記憶部５、トリガ生成部６、カウンタ部７および演算制御部８は時間測定装置５１を構成している。なお、時間測定装置５１は半導体試験装置（図示せず）に組み込まれているものとする。
【００２８】
図１に示す実施例の動作を図２および図３を用いて説明する。図２は実施例の時間測定装置の動作を説明する説明図、図３は記憶部５に記憶されるイベントデータを説明する説明図である。
【００２９】
図２では、ＤＵＴ１００ａから出力されるＡ１信号およびＢ１信号、ＤＵＴ１００ｂから出力されるＡ２信号およびＢ２信号のそれぞれのエッジ間の時間を測定する場合の動作を示している。カウンタ部７はクロック生成部２から入力されるクロック信号に同期して常にカウント動作している。すなわち、カウンタ部７はクロック信号の周期をタイムベースとして常にカウント動作（フリーラン）している状態である。
【００３０】
そして、トリガ生成部６は入力信号に立ち上がりエッジを検出する度にカウンタ部７へトリガ信号を出力すると共に演算制御部８へイベントデータを出力する。カウンタ部７はトリガ信号が入力される度にカウンタ値を演算制御部８へ出力する。演算制御部８は図３に示すどちらかの方法で記憶部５にイベントデータ、または、カウンタ値とイベントデータを書き込む。
【００３１】
演算制御部８が記憶部５に記憶させるデータの形式例を図３に示す。図３（Ａ）に示す例は、カウンタ値に対応した記憶部５のアドレスにイベントデータを記憶するようにした場合の記憶部５のイメージを示している。例えば、アドレス０００１にＡ３信号のビットがセットされている。これは、トリガ生成部６がＤＵＴ１００ｃから出力されたＡ３信号の立ち上がりエッジを検出した時のカウンタ部７のカウンタ値が０００１であったことを示している。
【００３２】
同様に、アドレス０００２にＡ１信号およびＡ４信号のビットがセットされている。これは、トリガ生成部６がＤＵＴ１００ａから出力されたＡ１信号の立ち上がりエッジ、および、ＤＵＴ１００ｄから出力されたＡ４信号の立ち上がりエッジをそれぞれ検出した時のカウンタ部７のカウンタ値が０００２であったことを示している。
【００３３】
以下同様に、立ち上がりエッジを検出した時のカウンタ部７のカウンタ値に対応した記憶部５のアドレスにイベントデータが記憶される。
【００３４】
Ａ１／Ｂ１〜Ａ４／Ｂ４までの全ての信号でエッジが検出された後に、演算制御部８はイベントデータが記憶されている記憶部５の領域をサーチする。そして、イベントデータが記憶されている記憶部５のアドレス（カウンタ値）を信号名と関連付けて抽出する。
【００３５】
図３（Ａ）において、アドレス０００２にＡ１信号のビットがセットされているので、演算制御部８はＡ１信号のエッジを検出した時のカウンタ値として０００２を取得する。また、アドレス０００６にＢ１信号のビットがセットされているので、演算制御部８はＢ１信号のエッジを検出した時のカウンタ値として０００６を取得する。
【００３６】
例えば、クロック生成部２から出力されるクロック信号の周期が１０ｎｓ（周波数：１００ＭＨｚ）であった場合、Ａ１信号のエッジ−Ｂ１信号のエッジ間の時間は式（３）より４０ｎｓとなる。
１０ｎｓ×（６−２）＝４０ｎｓ      （３）
【００３７】
同様に、アドレス０００３にＡ２信号のビットがセットされているので、演算制御部８はＡ２信号のエッジを検出した時のカウンタ値は０００３であると認識する。また、アドレス０００６にＢ２信号のビットがセットされているので、演算制御部８はＢ２信号のエッジを検出した時のカウンタ値は０００６であると認識する。
【００３８】
これにより、Ａ２信号のエッジ−Ｂ２信号のエッジ間の時間は式（４）より３０ｎｓとなる。
１０ｎｓ×（６−３）＝３０ｎｓ      （４）
【００３９】
以下同様の考え方で、Ａ３信号のエッジ−Ｂ３信号のエッジ間の時間は式（５）より４０ｎｓとなり、Ａ４信号のエッジ−Ｂ４信号のエッジ間の時間は式（６）より５０ｎｓとなる。
１０ｎｓ×（５−１）＝４０ｎｓ      （５）
１０ｎｓ×（７−２）＝５０ｎｓ      （６）
【００４０】
一方、図３（Ｂ）に示す例は、エッジが検出された時に、カウンタ値およびイベントデータを記憶部５に記憶するようにした場合の記憶部５のイメージを示している。この場合は図３（Ａ）の場合と異なり、カウンタ値およびイベントデータが記憶されるアドレスは任意のアドレスとなる。
【００４１】
図３（Ａ）の場合と同様に、Ａ１／Ｂ１〜Ａ４／Ｂ４までの全ての信号でエッジが検出された後に、演算制御部８は記憶部５からカウンタ値とイベントデータを読み出す。そして、各信号のエッジ間の時間は式（３）〜式（６）に示したように算出する。
【００４２】
この結果、クロック信号の周期をタイムベースとしてカウンタ部７をフリーランさせ、入力信号の立ち上がりエッジを検出する度にカウンタ値、イベントデータを記憶部５に記憶させ、演算制御部８がカウンタ値およびイベントデータを用いて入力信号のエッジ間の時間を算出することにより、従来の構成をあまり変えることなく、複数の信号を同時に測定することができるので、複数の時間測定装置を使用せずに安価な手法で測定時間の短縮が可能になる。
【００４３】
なお、図１に示す実施例において、時間測定装置５１を半導体試験装置に組み込んで使用しているが、必ずしもこのように限定される必要はなく、時間測定装置５１を単体測定器として使用してもよい。
【００４４】
また、図１に示す実施例において、時間測定装置５１はＡ信号／Ｂ信号という異なる信号のエッジ間の時間（タイムインターバル）を測定しているが、必ずしもこのように限定される必要はなく、信号毎の周期や周波数を測定するようにしてもよい。
【００４５】
この場合の例を図４を用いて説明する。図４は周期または周波数を測定する時の時間測定装置の動作を説明する説明図である。例えば、Ａ１信号およびＢ１信号の周期を測定する場合は、図４（Ａ）に示すように、トリガ生成部６はＡ１信号またはＢ１信号の立ち上がりエッジを検出する度にカウンタ部７へトリガ信号を出力すると共に演算制御部８へイベントデータを出力する。
【００４６】
演算制御部８は図４（Ｂ）に示すように、記憶部５へカウンタ値およびイベントデータを書き込む。この時、図３（Ａ）に示すように、カウンタ値に対応した記憶部５のアドレスにイベントデータを書き込むようにしてもよい。
【００４７】
一定時間測定を行った後、演算制御部８は記憶部５からカウンタ値とイベントデータを読み出す。Ａ１信号の場合、カウンタ値は０００２、０００６、００１０となっている。クロック生成部２から出力されるクロック信号の周期が１０ｎｓ（周波数：１００ＭＨｚ）とすると、Ａ１信号の周期は式（７）より４０ｎｓとなる。
１０ｎｓ×（６−２）＝４０ｎｓ      （７）
【００４８】
同様に、Ｂ１信号の場合、カウンタ値は０００３、０００７、００１１と変化しているので、１番目と２番目のカウンタ値を用いると、Ｂ１信号の周期は式（８）より４０ｎｓとなる。
１０ｎｓ×（７−３）＝４０ｎｓ      （８）
また、周波数は周期の逆数で計算できるので、Ａ１信号の周波数は２５ＭＨｚとなる。
【００４９】
また、図１に示す実施例において、時間測定装置５１は２出力のＤＵＴ×４個で合計８個の信号を入力する構成となっているが、必ずしもこのように限定される必要はなく、少なくとも複数の入力信号であればよい。
【００５０】
また、図１および図２に示す実施例において、トリガ生成部６が入力信号の立ち上がりエッジでトリガ信号を出力しているが、必ずしもこのように限定される必要はなく、入力信号の立ち下がりエッジでトリガ信号を出力するようにしてもよいし、入力信号の立ち上がりエッジおよび立ち下がりエッジの両方でトリガ信号を出力するようにしてもよい。
【００５１】
また、図１および図２に示す実施例において、トリガ生成部６が入力信号のエッジを検出する度にトリガ信号を出力しているが、必ずしもこのように限定される必要はなく、検出回数を設定し、その回数分検出したら、それ以降に検出してもトリガ信号を出力しないようにしてもよい。例えば、検出回数を１回とした場合、トリガ生成部６は１回目のエッジの検出ではトリガ信号を出力するが、２回目以降のエッジを検出ではトリガ信号を出力しない。
【００５２】
また、図３（Ａ）に示す実施例において、カウンタ値を記憶部５のアドレスとしているが、必ずしもこのように限定される必要はなく、カウンタ値に任意のアドレスを加算したアドレスを用いてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る時間測定装置の一実施例を示す構成ブロック図である。
【図２】実施例の時間測定装置の動作を説明する説明図である。
【図３】記憶部に記憶されるイベントデータを説明する説明図である。
【図４】周期または周波数を測定する時の時間測定装置の動作を説明する説明図である。
【図５】従来の時間測定装置を示す構成ブロック図である。
【図６】従来の時間測定装置の動作を説明する説明図である。
【符号の説明】
【００５４】
１  マルチプレクサ
２  クロック生成部
３，７  カウンタ部
４，８  演算制御部
５  記憶部
６  トリガ生成部
５０，５１  時間測定装置
１００ａ，１００ｂ，１００ｃ，１００ｄ  ＤＵＴ
【図１】
2009204597.tif 000003
【図２】
2009204597.tif 000004
【図３】
2009204597.tif 000005
【図４】
2009204597.tif 000006
【図５】
2009204597.tif 000007
【図６】
2009204597.tif 000008