(57)【要約】【課題】  検出回路の出力信号のオフセット電圧を高精度にキャンセルすると共に、検出回路のＳ／Ｎを改善すること。【解決手段】  検出回路９００は、パルス幅が調整されたオフセット補償パルスＭＰを生成するオフセット補償パルス生成回路６５０と、オフセット補償パルスＭＰが重畳された交流信号Ｖｉｎを、参照信号ＳＤＥＴに基づいて同期検波する同期検波回路６００と、を有する。オフセット補償パルスＭＰのパルス高さは一定であり、かつ、パルス幅は、例えば、デジタル回路によって高精度に調整される。オフセット補償パルスＭＰは、例えば、同期検波回路６００の正転経路に重畳される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
パルス幅が調整されたオフセット補償パルスを生成するオフセット補償パルス生成回路と、
前記オフセット補償パルスが重畳された交流信号を、参照信号に基づいて同期検波する同期検波回路と、
を有することを特徴とする検出回路。
【請求項２】
請求項１記載の検出回路であって、
前記オフセット補償パルスのパルス高さは、前記検出回路における信号経路の直流基準電位と、電源電位との電位差によって決定されることを特徴とする検出回路。
【請求項３】
請求項１または請求項２記載の検出回路であって、
前記同期検波回路は、
前記交流信号の電圧レベルを反転することなく伝達する第１の信号経路と、
前記第１の信号経路に設けられる、前記参照信号によってオン／オフが制御される第１のスイッチと、
前記交流信号の電圧レベルを反転した信号を伝達する第２の信号経路と、
前記第２の信号経路に設けられ、かつ、前記参照信号に基づいて生成される、前記参照信号とは位相が１８０度異なる信号によってオン／オフが制御される第２のスイッチと、を有し、
前記オフセット補償パルスは、前記同期検波回路の前記第１の信号経路に重畳されることを特徴とする検出回路。
【請求項４】
請求項１〜請求項３のいずれかに記載の検出回路であって、
時間軸上において、半周期分の前記交流信号が、前記検出回路における信号経路の直流基準電位と交差する２点の各々を第１のゼロクロス点および第２のゼロクロス点とし、前記第１および第２のゼロクロス点で決まる時間幅を２等分した点を中点とし、前記第１のゼロクロス点から前記中点までの期間を第１の期間とし、前記中点から前記第２のゼロクロス点までの期間を第２の期間とし、
かつ、前記オフセット補償パルスのパルス幅が前記交流信号の１／４周期未満である場合に、
前記オフセット補償パルスを、前記第１の期間と前記第２の期間にまたがらないことを条件として、前記第１および第２の期間の少なくとも一方において重畳することを特徴とする検出回路。
【請求項５】
請求項４記載の検出回路であって、
前記オフセット補償パルスは、前記第１の期間中の、前記第１のゼロクロス点を含む期間、または、前記第２の期間中の、前記第２のゼロクロス点を含む期間において、前記交流信号に重畳されることを特徴とする検出回路。
【請求項６】
請求項１〜請求項５のいずれかに記載の検出回路であって、
前記オフセット補償パルス生成回路は、
前記参照信号に基づいて、前記交流信号の半周期よりも短いパルス幅をもち、かつ、前記交流信号の周期と同一の周期をもつ第１のパルス信号を生成するパルス幅調整回路と、
時間軸上において、前記第１のパルス信号の前記パルス幅の中点が、前記参照信号のパルス幅の中点に一致するように、前記第１のパルス信号の位相を調整し、これによって第２のパルス信号を生成する位相調整回路と、
前記参照信号と前記第２のパルス信号とを入力とし、前記参照信号と前記第２のパルス信号の各々の信号レベルが一致しない期間において、第３および第４のパルス信号を生成するゲート回路と、
を有し、
前記第３および第４のパルス信号の少なくとも一方に基づいて、前記オフセット補償パルスを生成することを特徴とする検出回路。
【請求項７】
請求項６記載の検出回路であって、
前記パルス幅調整回路はデジタル回路により構成され、スイッチのオン／オフの制御によって、信号経路に設けられる遅延要素の数を変化させ、これによって前記パルス幅調回路の出力信号のパルス幅を調整することを特徴とする検出回路。
【請求項８】
請求項７記載の検出回路であって、
前記パルス幅調整回路はラッチ回路により構成され、
前記ラッチ回路は、
前記ラッチ回路の正帰還経路に設けられる第１〜第ｎ（ｎは２以上の整数）の遅延要素と、
第ｋ（１≦ｋ≦ｎ）の前記遅延要素の両端をバイパスする第１〜第ｉ（１≦i≦ｎ）のバイパススイッチと、
を有し、
前記第１〜第ｉのバイパススイッチのオン／オフを個別に制御することによって、前記第１〜第ｎの遅延要素による遅延量を変化させ、これによって前記パルス幅調回路の前記出力信号のパルス幅を調整することを特徴とする検出回路。
【請求項９】
請求項１〜請求項８のいずれかに記載の検出回路であって、
前記オフセット補償パルス生成回路の動作制御のための調整データを格納しているメモリ回路を有することを特徴とする検出回路。
【請求項１０】
測定対象である物理量信号が入力される、前記請求項１〜請求項９のいずれかに記載の検出回路を有することを特徴とする物理量測定装置。
【請求項１１】
請求項１０記載の物理量測定装置であって、
前記物理量信号は、センサとしての振動子から出力され、
前記物理量測定装置は、さらに、
前記振動子と共に発振ループを形成し、前記振動子に駆動振動を励振するための発振駆動回路を有し、
前記発振駆動回路は前記参照信号を生成して、前記検出回路に供給することを特徴とする物理量測定装置。
【請求項１２】
請求項１１記載の物理量測定装置と、前記物理量信号を出力する前記振動子と、を有することを特徴とするジャイロセンサ。
【請求項１３】
請求項１０または請求項１１記載の物理量測定装置を有することを特徴とする電子機器。
【請求項１４】
請求項１２記載のジャイロセンサを有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出回路、物理量測定装置、ジャイロセンセおよび電子機器等に関する。
【背景技術】
【０００２】
センサからの電荷（物理量信号）を増幅し、同期検波によって不要信号（正規の物理量信号と位相が９０度ずれた信号）を除去し、同期検波後の信号を平滑回路（ローパスフィルタ）で平滑して直流電圧に変換し、直流電圧信号を増幅して出力する検出回路は、例えば、特許文献１に記載されている。
【０００３】
無入力状態では、検出回路の検出出力（直流電圧）のレベルは、基準電圧（信号経路の直流バイアス電圧）に一致するはずであるが、実際は、検出出力のレベルは、基準電圧とは異なる。実際の検出出力と基準電圧との差電圧はオセット電圧と呼ばれる。すなわち、実際の検出出力は、基準電圧にオフセット電圧が重畳された電圧となる。オフセット電が生じる原因には種々のものがある。例えば、不要な漏れ信号や、無入力時のトランジスタのリーク電流等がオフセット電圧の原因となる。
【０００４】
オフセット電圧が存在すると、センサからの信号が無いにもかかわらず、検出回路によって信号が検出される結果となり、測定誤差が生じる。特に、センサからの入力信号（電荷）が微小な場合は、検出精度を向上させるためには、オフセット電圧の低減が必須となる。
【０００５】
従来、オフセット電圧をキャンセルするために、オフセットキャンセル電圧（基準電圧に対する電位差がオフセット電圧と同じであり、かつ、極性が異なる電圧）を、検出回路の信号経路に重畳（加算）する方法が採用されている。
【０００６】
特許文献１の技術では、オフセットキャンセル電圧を、同期検波回路の入力信号（被同期検波信号）に重畳し、そのオフセットキャンセル電圧が重畳された被同期検波信号を同期検波するという手法が採用されている。検出回路では、交流信号を直流信号に変換すると信号振幅が低下するため、直流信号を、増幅率が大きな増幅器で増幅して出力するのが一般的である。ここで、オフセットキャンセル電圧を同期検波後の信号に重畳すると、高増幅率の増幅器の１／ｆノイズに起因してＳ／Ｎが低下する。よって、特許文献１では、交流信号を直流信号に変換するとき（つまり、同期検波のとき）にオフセットキャンセル電圧を重畳するようにしている。
【０００７】
また、特許文献１の技術では、オフセットキャンセル電圧は、Ｄ／Ａ変換器を用いて作成される。
【特許文献１】ＷＯ２００５／０６８９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１のように、オフセットキャンセル電圧をＤ／Ａ変換器を用いて生成する場合、Ｄ／Ａ変換器による電圧発生時にノイズが生じ、そのノイズがオフセットキャンセル電圧に重畳される。このノイズは、検出回路のＳ／Ｎの低下の一因となる。したがって、オフセットキャンセル電圧の生成時のノイズを低減できれば、検出回路の検出感度を、さらに向上させることが可能となる。
【０００９】
本発明は、上述の考察に基づいてなされたものである。本発明の幾つかの実施態様によれば、例えば、パルス幅が調整された補正パルスを用いて、ノイズを低減しつつ、高精度のオフセットキャンセルを実現することができる。
【課題を解決するための手段】
【００１０】
（１）本発明の検出回路の一態様は、パルス幅が調整されたオフセット補償パルスを生成するオフセット補償パルス生成回路と、前記オフセット補償パルスが重畳された交流信号を、参照信号に基づいて同期検波する同期検波回路と、を有する。
【００１１】
パルス幅が調整された、正極性のオフセット補償パルスを加算することによって、検出回路の出力信号（同期検波後の直流電圧信号）に重畳される負極性のオフセット電圧をキャンセルすることができる。同様に、負極性のオフセット補償パルスを加算することによって、正極性のオフセット電圧をキャンセルすることもできる。オフセット補償パルスはパルス高さが一定（例えば、電源電位）であり、かつパルス幅が可変のパルスである。パルス高さが一定であるため、Ｄ／Ａ変換器等によって所望レベルの電圧を生成する場合のような、電圧生成時のノイズが生じにくい。また、パルス幅の制御は、例えば、デジタル的な制御によれば、きわめて高精度に（例えば、ナノ秒単位で）行うことができる。また、同期検波回路によって交流信号（入力信号）を直流信号に変換するときに、オフセット補償パルスを重畳する。同期検波回路には、高増幅率のアンプが設けられないため、１／ｆノイズを低く抑えることができる。よって、本態様によれば、ノイズを低減しつつ、高精度なオフセットキャンセルを実現することができる。なお、信号のパルス幅とは、一般に、その信号が、基準電位から信号振幅の５０％まで立ち上がる時点から、信号振幅の５０％に立ち下がる時点までの時間幅をいう。
【００１２】
（２）本発明の検出回路の他の態様は、前記オフセット補償パルスのパルス高さは、前記検出回路における信号経路の直流基準電位と、電源電位との電位差によって決定される。
【００１３】
例えば、オフセット補償パルスの最大電圧値は、高レベル電源電位（ＶＤＤ）である。高レベル電源電位（ＶＤＤ）は、変動が極めて少なく、常に安定している。よって、Ｄ／Ａ変換器等によって所望レベルの電圧を生成する場合のような、電圧生成時のノイズが生じない。
【００１４】
（３）本発明の検出回路の他の態様では、前記同期検波回路は、前記交流信号の電圧レベルを反転することなく伝達する第１の信号経路と、前記第１の信号経路に設けられる、前記参照信号によってオン／オフが制御される第１のスイッチと、前記交流信号の電圧レベルを反転した信号を伝達する第２の信号経路と、前記第２の信号経路に設けられ、かつ、前記参照信号に基づいて生成される、前記参照信号とは位相が１８０度異なる信号によってオン／オフが制御される第２のスイッチと、を有し、前記オフセット補償パルスは、前記同期検波回路の前記第１の信号経路に重畳される。
【００１５】
同期検波回路は、入力信号のレベルを反転せずに伝達する第１の信号経路（正転経路）と、反転アンプによって反転して伝達する第２の信号経路（反転経路）とを有する。オフセット補償パルスを第２の信号経路に重畳する場合、反転アンプの出力電圧のダイナミックレンジは、オフセットパルスに相当する電圧分だけ従来よりも広くとる必要があり、回路設計上の負担となる場合がある。そこで、本態様では、反転アンプが設けられない正転経路にオフセット補償パルスを入力する。
【００１６】
（４）本発明の検出回路の他の態様は、時間軸上において、半周期分の前記交流信号が、前記検出回路における信号経路の直流基準電位と交差する２点の各々を第１のゼロクロス点および第２のゼロクロス点とし、前記第１および第２のゼロクロス点で決まる時間幅を２等分した点を中点とし、前記第１のゼロクロス点から前記中点までの期間を第１の期間とし、前記中点から前記第２のゼロクロス点までの期間を第２の期間とし、かつ、前記オフセット補償パルスのパルス幅が前記交流信号の１／４周期未満である場合に、前記オフセット補償パルスを、前記第１の期間と前記第２の期間にまたがらないことを条件として、前記第１および第２の期間の少なくとも一方において重畳する。
【００１７】
時間軸上において、オフセット補償パルスの重畳する箇所を選ぶことによって、オフセット補償パルスによるオフセット補償の精度を高めることができる。すなわち、オフセット補償パルスを加算した後の電圧は、交流信号の面積と、交流信号と重ならない部分のオフセット補償パルスの面積と、によって決定される。つまり、交流信号と重なる部分が多くなるほど、オフセット補償パルスの加算による効果は減少する。よって、交流信号と重なる部分が少なくなるように、オフセット補償パルスを加算する。例えば、半周期分の交流信号を考える。前半の期間を第１の期間とし、後半を第２の期間とする。この場合、オフセット補償パルスは、第１の期間と第２の期間にまたがらない期間において加算する。例えば、交流信号の振幅が小さい期間において、オフセット補償パルスを重畳する。オフセット補償パルスのパルス幅が交流信号の１／４周期未満である場合に、オフセット補償パルスを、第１の期間と第２の期間にまたがらないことを条件として、第１および第２の期間の少なくとも一方において重畳するのが好ましい。
【００１８】
（５）本発明の検出回路の他の態様は、前記オフセット補償パルスは、前記第１の期間中の、前記第１のゼロクロス点を含む期間、または、前記第２の期間中の、前記第２のゼロクロス点を含む期間において、前記交流信号に重畳される。
【００１９】
交流信号との重複部分を最小化するためには、オフセット補償パルスは、第１の期間中の第１のゼロクロス点を含む期間、または、第２の期間中の第２のゼロクロス点を含む期間において重畳するのが好ましい。例えば、第１の期間においてオフセット補償パルスを加算する場合、オフセット補償パルスは、第１のゼロクロス点から開始される。また、第２の期間においてオフセット補償パルスを加算する場合、オフセット補償パルスは、第２のゼロクロス点において終端する。
【００２０】
（６）本発明の検出回路の他の態様では、前記オフセット補償パルス生成回路は、前記参照信号に基づいて、前記交流信号の半周期よりも短いパルス幅をもち、かつ、前記交流信号の周期と同一の周期をもつ第１のパルス信号を生成するパルス幅調整回路と、時間軸上において、前記第１のパルス信号の前記パルス幅の中点が、前記参照信号のパルス幅の中点に一致するように、前記第１のパルス信号の位相を調整し、これによって第２のパルス信号を生成する位相調整回路と、前記参照信号と前記第２のパルス信号とを入力とし、前記参照信号と前記第２のパルス信号の各々の信号レベルが一致しない期間において、第３および第４のパルス信号を生成するゲート回路と、を有し、前記第３および第４のパルス信号の少なくとも一方に基づいて、前記オフセット補償パルスを生成する。
【００２１】
オフセット補償パルスの生成回路の構成の一例を明確化したものである。本態様では、同期検波用の参照信号に基づいて、半周期よりも短いパルス幅をもつ第１のパルス信号を生成し、位相調整をして第２のパルス信号を生成し、その位相調整後の第２のパルス信号と参照信号の各々をゲート回路に入力し、これによって、第３および第４のパルスを形成し、第３および第４のパルス信号に基づいて、所望のタイミングでオフセット補償パルスを生成する。
【００２２】
（７）本発明の検出回路の他の態様では、前記パルス幅調整回路はデジタル回路により構成され、スイッチのオン／オフの制御によって、信号経路に設けられる遅延要素の数を変化させ、これによって前記パルス幅調回路の前記出力信号のパルス幅を調整する。
【００２３】
デジタル制御であるため、パルス幅を高精度に調整することができる。よって、オフセットキャンセルを高精度に行うことができる。また、アナログ信号の検出回路内にデジタル回路を設けるということは、ＩＣの製造プロセスとして、アナログ／デジタル混在ＩＣの製造プロセスが使用されることを意味する。よって、例えば、検出回路において、例えば、同期検波回路の後段にＡ／Ｄ変換器（デジタル回路）を設けるような場合にも、用意に対応できるという利点がある。
【００２４】
（８）本発明の検出回路の他の態様では、前記パルス幅調整回路はラッチ回路により構成され、前記ラッチ回路は、前記ラッチ回路の正帰還経路に設けられる第１〜第ｎ（ｎは２以上の整数）の遅延要素と、第ｋ（１≦ｋ≦ｎ）の前記遅延要素の両端をバイパスする第１〜第ｉ（１≦i≦ｎ）のバイパススイッチと、を有し、前記第１〜第ｉのバイパススイッチのオン／オフを個別に制御することによって、前記第１〜第ｎの遅延要素による遅延量を変化させ、これによって前記パルス幅調回路の前記出力信号のパルス幅を調整する。
【００２５】
ラッチ（フリップフロップ）の正帰還ループに設けられる遅延要素（例えばインバータ）の実質的な段数を、バイパススイッチを用いて変化させることによって、ラッチから出力されるパルスのエッジ（ポジティブエッジあるいはネガティブエッジ）のタイミングを制御することができる。したがって、ラッチから出力される信号のパルス幅を調整することができる。
【００２６】
（９）本発明の検出回路の他の態様では、前記オフセット補償パルス生成回路の動作制御のための調整データを格納しているメモリ回路を有する。
【００２７】
検出回路内に、オフセットキャンセルための調整データを格納しているメモリ回路（例えば、ＥＰＲＯＭ等の不揮発性メモリ）を設ける。これによって、例えば、ルックアップテーブル方式を用いて、オフセット電圧のキャンセル処理を自動化することができる。すなわち、例えば、検出回路を含むＩＣ（集積回路）の出荷時において、ＩＣメーカの作業員が、そのＩＣの出力信号の直流オフセット電圧を測定し、そのオフセット電圧をキャンセルするために、補正信号をＩＣに入力する。補正信号によって、メモリ回路がアクセスされ、メモリ回路に内蔵される調整テーブルから調整データが出力され、その調整データによって、オフセット補償パルス生成回路の動作が自動的に決定される。よって、オフセットキャンセル処理が自動化され、作業員の負担が軽減される。
【００２８】
（１０）本発明の物理量測定装置の一態様は、測定対象である物理量信号が入力される、前記検出回路を有する。
【００２９】
これによって、微小な物理量信号に基づいて、物理量を、極めて高感度で測定することができる物理量測定装置が実現される。
【００３０】
（１１）本発明の物理量測定装置の他の態様では、前記物理量信号は、センサとしての振動子から出力され、前記物理量測定装置は、さらに、前記振動子と共に発振ループを形成し、前記振動子に駆動振動を励振するための発振駆動回路を有し、前記発振駆動回路は前記参照信号を生成して、前記検出回路に供給する。
【００３１】
物理量測定装置に含まれる検出回路は、センサ（物理量トランスデューサ）として機能する振動子からの信号に基づいて物理量（角速度や加速度等）を検出する。振動子は、物理量測定装置に含まれる発振駆動回路によって励振される。発振駆動回路は同期検波用の参照信号を生成し、その参照信号を検出回路に供給する。物理量測定装置は、例えば、一つのＩＣで構成することができる。本態様によって、振動子からの信号に基づいて、物理量を高精度（高感度）で検出することができる物理量測定装置が実現される。
【００３２】
（１２）本発明のジャイロセンサは、本発明の物理量測定装置と、前記物理量信号を出力する前記振動子と、を有する。
【００３３】
本態様によって、振動子からの信号に基づいて、物理量を高精度（高感度）で検出することができるジャイロセンサが実現される。
【００３４】
（１３）本発明の電子機器の一態様では、電子機器は前記物理量測定装置を有する。
【００３５】
本態様の電子機器では、物理量測定装置による測定結果に基づいて、例えば、電子機器の動作を制御したり、あるいは、測定結果を表示したりすることができる。高精度の物理量測定が実現されるため、電子機器の性能も向上する。
【００３６】
（１４）本発明の電子機器の他の態様では、電子機器は前記ジャイロセンサを有する。
【００３７】
本態様の電子機器では、ジャイロセンサによるセンサ出力に基づいて、例えば、電子機器の動作を制御したり、あるいは、測定結果を表示したりすることができる。高精度のサンサ出力が得られるため、電子機器の性能も向上する。
【００３８】
このように、本発明によれば、パルス幅が調整されたオフセット補償パルス（補正パルス）を用いて、１／ｆノイズを低減しつつ、高精度のオフセットキャンセルを実現することができる。
【発明を実施するための最良の形態】
【００３９】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４０】
（第１の実施形態）
まず、オフセット補償パルスを用いたオフセット電圧キャンセルの概要を説明する。
【００４１】
（オフセット補償パルスを用いたオフセット電圧キャンセルの概要）
図１（Ａ）および図１（Ｂ）は、オフセット補償パルスの重畳によって、同期検波回路の検波出力のオフセット電圧をキャンセルする原理を説明するための図である。
【００４２】
図１（Ａ）において、入力信号をＶｉｎとする。Ｖｉｎ１は、参照信号ＳＤＥＴと同相の成分の信号であり、Ｖｉｎ２は、参照信号ＳＤＥＴと９０度位相がずれた成分（直交成分）の信号である。Ｖｉｎ１およびＶｉｎ２は、同期検波回路６００によって同期検波される。同期検波回路６００は、参照信号ＳＤＥＴを用いて入力信号Ｖｉｎ１およびＶｉｎ２を同期検波する。この結果、検波信号Ｖｏｕｔ１およびＶｏｕｔ２が得られる。検波信号Ｖｏｕｔ１およびＶｏｕｔ２は、平滑回路として機能するローパスフィルタ（ＬＰＦ）７００によって直流信号に変換される。その結果、検波出力（直流）ＶＴが得られる。
【００４３】
また、図１（Ａ）の同期検波回路６００は、入力信号のレベルを反転せずに伝達する第１の信号経路（以下、正転経路という）と、反転アンプによって反転して伝達する第２の信号経路（以下、反転経路という）とを有する。正転経路には、抵抗Ｒ３と、第１のスイッチＳＷ１とが設けられる。反転経路には、反転アンプ（入力抵抗Ｒ１と、オペアンプＯＰ１と、帰還抵抗Ｒ２とにより構成される）と、第２のスイッチＳＷ２と、を有する。
【００４４】
第１および第２のスイッチ（ＳＷ１，ＳＷ２）は、例えばＮＭＯＳトランジスタで構成される。第１のスイッチＳＷ１は、参照信号ＳＤＥＴによってオン／オフされる。第２のスイッチＳＷ２は、参照信号ＳＤＥＴをインバータＩＮＶ１でレベル反転した信号／ＳＤＥＴによってオン／オフ駆動される。
【００４５】
また、図１（Ａ）の同期検波回路６００では、検出出力ＶＴに重畳されるオフセット電圧（Ｖｏｆｆ）をキャンセルするために、同期検波前の信号に、オフセット電圧とは逆極性のオフセット補償パルスＭＰを加算する。第３のスイッチＳＷ３がオンした状態のとき、オフセット補償パルスＭＰが、抵抗Ｒ４を経由して正転経路のノードＸに重畳される。オフセット補償パルスＭＰは、反転経路に重畳することも可能である。但し、オフセット補償パルスＭＰを反転経路に重畳する場合、反転アンプの出力電圧のダイナミックレンジは、オフセットパルスに相当する電圧分だけ従来よりも広くとる必要があり、回路設計上の負担となる場合がある。そこで、本実施形態では、反転アンプが設けられない正転経路にオフセット補償パルスＭＰを入力する。正転経路にオフセット補償パルスを重畳するときは、反転経路に重畳する場合のような制限が生じず、回路設計が容易となる。
【００４６】
図１（Ｂ）の（１）〜（５）は、同期検波の原理を示している。図１（Ｂ）の（１）のように、参照信号ＳＤＥＴの周期はＴであり、半周期（Ｔ／２）をＴＰ１と表記する。図１（Ｂ）の（２）に示すように、入力信号Ｖｉｎ１は、ＡＧＮＤ（直流基準電圧（直流バイアス電圧））を基準として振動する正弦波（あるいは余弦波）であり、参照信号ＳＤＥＴに同期している。
【００４７】
なお、ＡＧＮＤは、同期検波回路６００の信号経路の直流基準電圧（直流バイアス電圧）であり、例えば、ＶＤＤ／２（ＶＤＤ：高レベル電源電位）に設定される。以下の説明では、ＡＧＮＤを、アナロググランドと称する場合がある。以下の説明では、「正極性」および「負極性」という用語を使用するが、正極性であるか負極性であるかは、ＡＧＮＤを基準に判断する。
【００４８】
入力信号Ｖｉｎ１が同期検波されると、図１（Ｂ）の（３）に示すように、Ｖｉｎ１を全波整流した波形をもつ検波信号Ｖｏｕｔ１が得られる。このＶｏｕｔ１をローパスフィルタ（ＬＰＦ）７００で平滑すると、図１（Ｂ）の（３）の右側に示すように、例えば、検波出力ＶＴ１（図中、実線で示される）が得られる。この検波出力ＶＴ１は、ＡＧＮＤとの電位差がΔＶ１である直流信号である。
【００４９】
この検波出力ＶＴ１は、負極性のオフセット電圧Ｖｏｆｆの影響を受けており、その電圧値は正確ではない。すなわち、負極性のオフセット電圧Ｖｏｆｆがないとすれば、実際には、検波出力はＶＴ２（図中、点線で示される：ＶＴ２＞ＶＴ１）となるはずである。しかし、実際には、負極性のオフセット電圧Ｖｏｆｆが重畳される結果、検出出力はＶＴ１（＝ＶＴ２−Ｖｏｆｆ）となってしまう。
【００５０】
一方、入力信号Ｖｉｎ２を同期検波して得られる検波信号Ｖｏｕｔ２は、図１（Ｂ）の（５）のような波形となる。この波形は、ＡＧＮＤを基準として正極性の部分と負極性の部分の面積が同じである。よって、ローパスフィルタ（ＬＰＦ）７００によって平滑すると、正極性の部分と負極性の部分が相殺され、検波出力のレベルはＡＧＮＤ（つまり無信号）となる。よって、参照信号ＳＤＥＴに同期するＶｉｎ１のみを選択的に検波することができる。以上が一般的な同期検波の原理である。
【００５１】
図１（Ｂ）の（６）〜（１０）は、本実施形態におけるオフセット電圧のキャンセル方法の概要を示している。本実施形態では、負極性のオフセット電圧をキャンセルするために、正極性のオフセット補償パルスＭＰを生成し、このオフセット補償パルスを同期検波前の信号に重畳する。
【００５２】
図１（Ｂ）の（６）に示される参照信号ＳＤＥＴに基づいて、パルス幅がＴ／２（＝ＴＰ１）よりも小さい、パルス幅が調整された参照信号ＳＤＥＴ（Ｍ）が作成される。次に、ＳＤＥＴと、ＳＤＥＴ（Ｍ）とのノア（否定論理和）をとる。これによって、図１（Ｂ）の（８）に示されるように、オフセット補償パルスＭＰが得られる。ここで、例えば、時刻ｔ１〜ｔ４の期間に着目する。オフセット補償パルスＭＰは、時刻ｔ１〜ｔ２の期間、ならびに、時刻ｔ３〜ｔ４の期間に得られる。時刻ｔ１〜ｔ２の期間に対応したパルスを第１のオフセット補償パルスとし、時刻ｔ３〜ｔ４の期間に対応したパルスを第２のオフセット補償パルスとする。オフセット補償パルスＭＰのパルス幅は，ＳＤＥＴ（Ｍ）のパルス幅を変化させることによって、自在に調整することができる。
【００５３】
本実施形態では、第２のオフセット補償パルスのみを、上述した正転の信号経路に重畳する。このことは、図１（Ｂ）の（９）に示すように、検波信号Ｖｏｕｔ１に、オフセット補償パルスＭＰ（ここでは第２のオフセット補償パルス）を加算したことを意味する。オフセット補償パルスＭＰの加算によって、検波出力の電圧レベルが上昇する。その上昇する電圧が、負極性のオフセット電圧Ｖｏｆｆに一致するように、例えば、図１（Ｂ）の（７）に示される参照信号ＳＤＥＴ（Ｍ）のパルス幅を調整する。これによって、オフセット電圧は除去される。この場合、図１（Ｂ）の（９）の右側に示すように、検波出力はＶＴ２（＝ΔＶ１＋Ｖｏｆｆ）となる。すなわち、オフセット電圧が除去され、本来の正確な検波出力（ＶＴ２）が得られる。
【００５４】
（オフセット補償パルスの加算態様について）
図２（Ａ）〜図２（Ｅ）は、オフセット補償パルスの加算方法の好ましい態様を説明するための図である。
【００５５】
図２（Ａ）において、入力信号（交流信号）Ｖｉｎ１が、基準電位ＡＧＮＤと交差するＡ点，Ｂ点ならびにＤ点をゼロクロス点とする。ここでは、Ａ点からＢ点までの期間に着目する。
【００５６】
Ａ点を第１のゼロクロス点とし、Ｂ点を第２のゼロクロス点とする。Ａ点とＢ点により定まる線分の中点をＣ点とする。Ａ点とＣ点に挟まれる期間（前半の期間）Ｔ１が第１の期間である。また、Ｂ点とＣ点に挟まれた期間（後半の期間）Ｔ２が第２の期間である。また、図１（Ａ）において、“Ｚ１”は交流信号の第１の領域を表し、“Ｚ２”は第２の領域を表す。
【００５７】
オフセット補償パルスをどの期間において加算するかは、オフセット補償の精度を高める上で重要である。つまり、オフセット補償パルスが重畳された交流信号をローパスフィルタによって平滑した場合、その電圧レベルは、交流信号の面積（すなわち、正弦波とＡＧＮＤによって囲まれた部分の面積）と、オフセット補償パルスの、交流信号と重複しない部分の面積と、によって定まる。つまり、オフセット補償パルスと交流信号とが重複する部分は、検波出力の電圧を変化させることに寄与しない無効部分である。よって、オフセット補償パルスによって、同期検波出力の電圧を、できるだけ正確に調整しようとする場合、交流信号と重複する無効部分を少なくすることが重要となる。
【００５８】
つまり、オフセット補償パルスと交流信号とが重ならない部分が、オフセットキャンセルに有効な部分であり、できるだけこの有効部分の面積が大きくなるように、オフセット補償パルスを交流信号に加算することが好ましい。
【００５９】
したがって、交流信号の振幅が小さい期間において、オフセット補償パルスと交流信号との重複ができるだけ少なくなるように、オフセット補償パルスを交流信号に加算するのが好ましい。
【００６０】
したがって、オフセット補償パルスの加算方法としては、図２（Ｂ）〜図２（Ｄ）の態様が好ましく、図２（Ｅ）の態様は、好ましいとはいえない。但し、図２（Ｅ）の態様が本発明から排除されるものではなく、何らかの理由により、図２（Ｅ）の態様を利用する場合もあり得る。
【００６１】
なお、図２（Ｂ）〜図２（Ｅ）の各々において使用されるオフセット補償パルスの、パルス高さはＶＤＤ（高レベル電源電位）であり、パルス幅はＷ（Ｗ＜Ｔ／４）である。
【００６２】
図２（Ｅ）の態様では、オフセット補償パルスＭＰ３が、第１の領域Ｚ１と第２の領域Ｚ２（期間Ｔ１および期間Ｔ２）にまたがる態様で重畳される。この場合、オフセット補償パルスＭＰ３と交流信号との重複部分が大きくなり、有効部分の面積（図２（Ｅ）において斜線で示される部分）の面積が小さくなってしまう。
【００６３】
一方、図２（Ｂ）では、オフセット補償パルスＭＰ１は、期間Ｔ１の内の、交流信号の振幅が小さい期間において重畳されている。つまり、オフセット補償パルスＭＰ１のパルス幅はＴ／４より小さく、そして、期間Ｔ１と期間Ｔ２（第１の領域Ｚ１および第２の領域Ｚ２）にまたがらないように重畳される。好ましくは、期間Ｔ１において、オフセット補償パルスＭＰ１の左側のエッジが、第１のゼロクロス点であるＡ点上に位置するように、オフセット補償パルスを重畳するのがよい。すなわち、期間Ｔ１の、第１のゼロクロス点Ａを含む期間にオフセット補償パルスＭＰ１を加算（重畳）するのが望ましい。この場合、オフセット補償パルスＭＰ１は、第１のゼロクロス点Ａから開始されることになる。
これによって、オフセット補償パルスＭＰ１の有効部分（図２（Ｂ）において斜線で示される部分）の面積が大きくなり、オフセット補償パルスＭＰ１によって、正確に直流オフセットをキャンセルすることができる。
【００６４】
図２（Ｃ）では、オフセット補償パルスＭＰ２は、期間Ｔ２の内の、交流信号の振幅が小さい期間において重畳されている。つまり、オフセット補償パルスＭＰ２のパルス幅はＴ／４より小さく、そして、期間Ｔ１と期間Ｔ２（第１の領域Ｚ１および第２の領域Ｚ２）にまたがらないように重畳される。好ましくは、期間Ｔ２において、オフセット補償パルスＭＰ２の右側のエッジが、第２のゼロクロス点であるＢ点上に位置するように、オフセット補償パルスＭＰ２を重畳するのがよい。すなわち、期間Ｔ２の、第２のゼロクロス点Ｂを含む期間にオフセット補償パルスＭＰ２を加算（重畳）するのが望ましい。この場合、オフセット補償パルスＭＰ２は、第２のゼロクロス点Ｂにおいて終端することになる。これによって、オフセット補償パルスＭＰ２の有効部分（図２（Ｃ）において斜線で示される部分）の面積が大きくなり、オフセット補償パルスＭＰ２によって、正確に直流オフセットをキャンセルすることができる。
【００６５】
また、負極性のオフセット電圧Ｖｏｆｆが大きい場合、そのオフセット電圧を補償するためには、オフセット補償パルスの実質的なパルス幅を大きくしなければならない。このような場合は、図２（Ｄ）に示すように、２つのオフセット補償パルスＭＰ１，ＭＰ２の双方を交流信号に加算する。この場合も、図２（Ｂ），図２（Ｃ）の場合と同様の条件の下で、２つのオフセット補償パルスＭＰ１，ＭＰ２の各々を交流信号に加算するのが好ましい。
【００６６】
（検出回路を含むＩＣの構成例）
図３は、検出回路を含む物理量測定装置（ＩＣ）の構成の一例を示す図である。物理量測定装置（ＩＣ）１００は、物理量信号Ｖｉｎに含まれる、参照信号ＳＤＥＴに同期した信号成分のみを検出する検出回路９００と、参照信号生成回路２００と、を有する。
【００６７】
検出回路９００は、オフセット補償パルス生成回路６５０と、同期検波回路６００と、ローパスフィルタ（ＬＰＦ）７００と、調整テーブル３０２を内蔵するＲＯＭ（例えばＥＥＰＲＯＭ）３０１と、を有する。なお、必要に応じて、ローパスフィルタ（ＬＰＦ）７００の出力信号をデジタル信号に変換するＡ／Ｄ変換回路を設けることもできる。
【００６８】
同期検波回路６００は、パルス幅調整回路４１０と、位相調整回路５００と、９０°移相器４０９と、ノアゲートＮＯＲ１０と、パルス選択用スイッチＳＷ４（ＮＭＯＳトランジスタＭＮ２で構成される）と、オフセット補償パルスＭＰを出力するオフセット補償パルス生成用スイッチＳＷ３（ドレインが高レベル電源電位ＶＤＤに接続されたＮＭＯＳトランジスタＭＮ１で構成される）と、パルス選択用スイッチＳＷ４（ＮＭＯＳトランジスタＭＮ２）の動作を切り換えるための切り換えスイッチＳＷ５と、を有する。
【００６９】
オフセット補償パルス生成回路６５０は、パルス幅調整回路４１０と、９０°移相器４０９と、位相調整回路５００と、ノアゲートＮＯＲ１０と、パルス選択用スイッチＳＷ４と、オフセット補償パルス生成用スイッチＳＷ３と、切り換えスイッチＳＷ５と、を有する。
【００７０】
以下、オフセット補償パルス生成回路６５０の動作の概要を説明する。以下の説明において、パルス信号ＱＰ１は第１のパルス信号であり、パルス信号ＱＰ２が第２のパルス信号であり，パルス信号ＱＰ１０およびＱＰ２０が、第３および第４のパルス信号であり、第３および第４のパルス信号ＱＰ１０，ＱＰ２０の少なくとも一方に基づいて、オフセット補償パルスＭＰが生成される。
【００７１】
パルス幅調整回路４１０は、参照信号生成回路２００から出力される同期検波用の参照信号ＳＤＥＴ（周期Ｔ，パルス幅Ｔ／２）に基づいて、その参照信号ＳＤＥＴのパルス幅（Ｔ／２）よりもパルス幅が短いパルス信号ＱＰ１を生成する。なお、信号のパルス幅とは、一般に、その信号が、基準電位（例えばＡＧＮＤ）から信号振幅の５０％まで立ち上がる時点から、信号振幅の５０％に立ち下がる時点までの時間幅をいう。パルス信号ＱＰ１のパルス幅は、ＲＯＭ３０１から出力されるパルス幅制御信号ＱＹａによって決定される。
【００７２】
すなわち、調整端子ＰＮ１から調整信号ＱＸが入力されると、その調整信号ＱＸによって、ＲＯＭ３０１に内蔵される調整テーブル３０２がアクセスされ、その結果、調整テーブル３０２からパルス幅制御信号ＱＹａが出力される。ルックアップテーブル方式を用いることによって、パルス幅制御信号ＱＹａを効率的に、かつ自動的に生成することができる。
【００７３】
次に、パルス信号ＱＰ１の位相が、位相調整回路５００によって調整される。これによって、パルス幅ならびに位相が調整されたパルス信号ＱＰ２が生成される。位相調整回路５００における位相調整量は、ＲＯＭ３０１から出力される位相調整信号ＱＹｂによって決定される。
【００７４】
すなわち、調整端子ＰＮ１から調整信号ＱＸが入力されると、その調整信号ＱＸによって調整テーブル３０２がアクセスされ、その結果、調整テーブル３０２から位相調整信号ＱＹｂが出力される。ルックアップテーブル方式を用いることによって、位相調整信号ＱＹｂを効率的に、かつ自動的に生成することができる。
【００７５】
また、ノアゲートＮＯＲ１０は、パルス信号ＱＰ２および参照信号ＳＤＥＴのノア（否定論理和）をとる。この結果として、ノアゲートＮＯＲ１０からは、２つのパルス信号ＱＰ１０およびＱＰ２０が出力される。
【００７６】
パルス選択用スイッチＳＷ４（ＮＭＯＳトランジスタＭＮ２）は、ノアゲートＮＯＲ１０から出力される２つのパルス信号ＱＰ１０およびＱＰ２０のいずれか一方のみを通過させ、あるいは、２つのパルス信号ＱＰ１０およびＱＰ２０の双方を通過させる。
【００７７】
パルス選択用スイッチＳＷ４を構成するＮＭＯＳトランジスタＭＮ２のゲートには、９０°移相器４０９から出力されるパルスＱＰ３あるいはＨレベル電位（例えばＶＤＤ）のいずれかが印加される。ＮＭＯＳトランジスタＭＮ２のゲートにＨレベル電位（例えばＶＤＤ）が印加される場合は、ＮＭＯＳトランジスタＭＮ２はオン状態に維持される。これによって、ノアゲートＮＯＲ１０から出力される２つのパルス信号ＱＰ１０およびＱＰ２０の各々は、ＮＭＯＳトランジスタＭＮ２を通過する。
【００７８】
一方、ＮＭＯＳトランジスタＭＮ２のゲートにパルス信号ＱＰ３が印加される場合には、パルス信号ＱＰ３がハイレベルである期間のみ、ＮＭＯＳトランジスタＭＮ２がオンし、これによって、ノアゲートＮＯＲ１０から出力される２つのパルス信号ＱＰ１０およびＱＰ２０のいずれか一方のみが、ＮＭＯＳトランジスタＭＮ２を通過する。
【００７９】
ＮＭＯＳトランジスタＭＮ２のゲートに、Ｈレベル電位（例えばＶＤＤ）を印加するか、あるいは、９０°移相器４０９から出力されるパルス信号ＱＰ３を印加するかは、切り換えスイッチＳＷ５の状態によって決まる。つまり、切り換えスイッチＳＷ５がａ端子に接続されているときは、９０°移相器４０９から出力されるパルス信号ＱＰ３がＮＭＯＳトランジスタＭＮ２のゲートに印加される。切り換えスイッチＳＷ５がｂ端子に接続されているときは、Ｈレベル電位（例えばＶＤＤ）がＮＭＯＳトランジスタＭＮ２のゲートに印加される。切り換えスイッチＳＷ５がａ端子、ｂ端子のいずれに接続されるかは、ＲＯＭ３０１から出力されるパルス選択制御信号によって決定される。
【００８０】
すなわち、調整端子ＰＮ１から調整信号ＱＸが入力されると、その調整信号ＱＸによって調整テーブル３０２がアクセスされ、その結果、調整テーブル３０２からパルス選択制御信号ＱＹｃが出力される。ルックアップテーブル方式を用いることによって、パルス選択制御信号ＱＹｃを効率的に、かつ自動的に生成することができる。
【００８１】
オフセット補償パルス生成スイッチＳＷ３を構成するＮＭＯＳトランジスタＭＮ１（ドレインが高レベル電源電位ＶＤＤに接続されたトランジスタ）は、ゲート電位がＨレベルのとき、ソース電位がＨレベル（＝ＶＤＤ）となり、ゲート電位がＬレベルのとき、ソース電位がＬレベルとなる。ＮＭＯＳトランジスタＭＮ１は、上述のパルス信号ＱＰ１０，ＱＰ２０の少なくとも一方によって駆動されるため、ＮＭＯＳトランジスタＭＮ１のソースからは、パルス高さがＶＤＤであり、かつ、パルス幅が、パルス信号ＱＰ１０のパルス幅またはＱＰ２０のパルス幅に一致している、オセット補償パルスＭＰが出力される。
【００８２】
オフセット補償パルスＭＰ１は、図１を用いて説明したように、例えば、同期検波回路６００の反転経路（反転アンプが設けられない経路）のノードＸに重畳される。オフセット補償パルスＭＰは、反転経路に重畳することも可能である。但し、オフセット補償パルスＭＰを反転経路に重畳する場合、反転アンプの出力電圧のダイナミックレンジは、オフセットパルスに相当する電圧分だけ従来よりも広くとる必要があり、回路設計上の負担となる場合がある。そこで、本実施形態では、反転アンプが設けられない正転経路にオフセット補償パルスＭＰを入力する。正転経路にオフセット補償パルスを重畳するときは、反転経路に重畳する場合のような制限が生じず、回路設計が容易となる。
【００８３】
オフセット補償パルスＭＰの加算によって、同期検波出力の電圧レベルが上昇する。その上昇する電圧が、例えば負極性のオフセット電圧Ｖｏｆｆに一致すれば、その負極性のオフセット電圧Ｖｏｆｆはキャンセルされる。同期検波出力の電圧レベルの上昇の程度は、オフセット補償パルスＭＰのパルス幅によって制御可能である。そして、オフセット補償パルスＭＰのパルス幅は、図３のパルス幅調整回路から出力されるパルスＱＰ１のパルス幅を調整することによって、高精度に制御可能である。
【００８４】
オフセット補償パルスはパルス高さが一定（例えば、ＶＤＤ）であり、かつパルス幅が可変のパルスである。パルス高さが一定であるため、Ｄ／Ａ変換器等によって所望レベルの電圧を生成する場合のような、電圧生成時のノイズが生じにくい。また、パルス幅の制御は、例えば、デジタル的な制御によれば、きわめて高精度に（例えば、ナノ秒単位で）行うことができる。また、本実施形態では、同期検波回路によって、交流の入力信号を直流信号に変換するときに、オフセット補償パルスを重畳する。同期検波回路には、高増幅率のアンプが設けられないため、１／ｆノイズを低く抑えることができる。よって、本実施形態によれば、ノイズを低減しつつ、高精度なオフセットキャンセルを実現することができる。
【００８５】
図４は、オフセット補償パルスの生成ならびに加算動作を説明するためのタイミング図である。図４の（１）に示すように、参照信号ＳＤＥＴは、周期Ｔかつパルス幅がＴ／２のパルス信号である。
【００８６】
パルス幅調整回路４１０は、例えば、参照信号ＳＤＥＴのポジティブエッジをＴ／４だけ遅延させて、図４の（２）に示すような、パルス幅がＴ／４のパルス信号ＱＰ１を生成する。また、位相調整回路５００は、例えば、パルス信号ＱＰ１のポジティブエッジをＴ／８だけ進めて、図４の（３）に示すような、パルス幅がＴ／４であり、かつ、パルス幅の中点ＣＡ１が参照信号ＳＤＥＴのパルス幅の中点Ｃ１に一致するパルス信号ＱＰ２を生成する。
【００８７】
次に、ノアゲートＮＯＲ１０によって、参照信号ＳＤＥＴと、パルス信号ＱＰ２とのノア（否定論理和）をとる。以下、時刻ｔ２０〜時刻ｔ２７の期間に着目する。その結果、参照信号ＳＤＥＴおよびパルス信号ＱＰ２が共にＨの期間（時刻ｔ２２〜ｔ２４）において、ノアゲートＮＯＲ１０の出力レベルはＬ（＝ＡＧＮＤ）となり、いずれか一方がＨ、他方がＬである期間（時刻ｔ２１〜ｔ２２ならびに時刻ｔ２４〜ｔ２５）においてＨレベル（例えばＶＤＤ）となる。したがって、図４の（４）に示すように、時刻ｔ２１〜ｔ２２においてパルス信号ＱＰ１０が生成され、かつ、時刻ｔ２４〜ｔ２５においてパルス信号ＱＰ２０が生成される。
【００８８】
９０°移相器４０９からは、図４の（５）に示すようなパルス信号Ｑ３（参照信号ＳＤＥＴに対してＴ／４だけ位相がシフトされたパルス信号）が出力される。ここでは、図３において、切り換えスイッチＳＷ５がａ端子に接続されているとする。すると、パルス信号Ｑ３が、パルス選択用スイッチＳＷ４を構成するＮＭＯＳトランジスタＭＮ２のゲートに印加される。ＮＭＯＳトランジスタＭＮ２は、パルス信号ＱＰ３がＨレベルの期間（時刻ｔ２０〜時刻ｔ２３）においてのみオンする。したがって、図４の（６）に示すように、パルス信号Ｑ１０のみが、パルス選択用スイッチＳＷ４（ＮＭＯＳトランジスタＭＮ２）を通過する。一方、パルス信号Ｑ１０の伝達は阻止される。
【００８９】
なお、図３において、切り換えスイッチＳＷ５がｂ端子に接続されているとすると、ＮＭＯＳトランジスタＭＮ２は常時、オン状態となり、よって、パルス信号Ｑ１０，Ｑ２０の双方が、ＮＭＯＳトランジスタＭＮ２を通過して伝達される。
【００９０】
ＮＭＯＳトランジスタＭＮ２を通過したパルス信号ＱＰ１０によって、オフセット補償パルス生成用スイッチＳＷ３を構成するＮＭＯＳトランジスタＭＮ１のゲートが駆動される。この結果、図４の（７）に示すように、ＮＭＯＳトランジスタＭＮ１のソースからは、パルス高さがＶＤＤであり、かつ、パルス幅が、パルス信号ＱＰ１０（あるいはＱＰ２０）のパルス幅に一致している、オセット補償パルスＭＰが出力される。
【００９１】
図４の（８）および（９）に示すように、オフセット補償パルスＭＰが、同期検波前の入力信号（物理量信号）Ｖｉｎに重畳される。
【００９２】
図４（９）に示されるオフセット補償パルスＭＰの加算の態様は、図２（Ｂ）に示した好ましい態様である。つまり、オフセット補償パルスＭＰは、入力信号Ｖｉｎの振幅が小さい期間において加算されているため、重複部分の面積が少なく、有効部分（図４の（８）において斜線が施された部分）の面積が大きい。よって、オフセット補償パルスの加算による電圧上昇が、期待どおり正確に生じる。よって、オフセット電圧のキャンセルを高精度に行うことができる。よって、図４（１０）に示すように、同期検波出力ＶＴの電圧れレベルはＶＴ２となる。つまり、オフセット補償パルスの加算による電圧上昇分が、負極性（ＡＧＮＤを基準とする）のオフセット電圧Ｖｏｆｆを相殺する。よって、検波回路９００の検波出力から直流オフセット電圧Ｖｏｆｆが除去される。
【００９３】
図４において、パルス信号ＱＰ２０に基づいてオフセット補償パルスＭＰを生成すれば、図２（Ｃ）に示すような態様の、オフセット補償パルスの加算が実現される。また、パルス信号ＱＰ１０およびＱＰ２０の双方に基づいてオフセット補償パルスＭＰを生成すれば、図２（Ｄ）に示すような態様の、オフセット補償パルスの加算が実現される。
【００９４】
（パルス幅調整回路の構成と動作）
図５は、図３に示されるパルス幅調整回路の構成の一例を示す回路図である。パルス幅調整回路４１０は、正帰還ループに、第１および第２の可変遅延回路１１０，１１２が設けられたラッチ回路９８と、ラッチ回路９８から出力される２つのパルス信号ＶＳ１，ＶＳ２のネガティブエッジＡ，ネガティブエッジＢによってトリガされる、ＲＳフリップフロップ４１３と、を有する。
【００９５】
パルス幅調整回路４１０の入力端子ＰＴ１には、例えば、同期検波用の参照信号ＳＤＥＴが入力される。上述のとおり、同期検波用の参照信号ＳＤＥＴの周期はＴであり、パルス幅はＴ／２である。ラッチ回路９８は、インバータＩＮＶ１０と、２つのノア回路ＮＯＲ１，ＮＯＲ２と、第１の可変遅延回路１１０および第２の可変遅延回路１１２と、を有する。ラッチ回路９８の２つの出力端子ＰＴ２，ＰＴ３の各々からは、第１のパルス信号ＶＳ１および第２のパルス信号ＶＳ２が得られる。ＲＳフリップフロップ４１３のＲ端子は、パルス信号ＶＳ１のネガティブエッジＡによってトリガされる。また、ＲＳフリップフロップ４１３のＳ端子は、パルス信号ＶＳ２のネガティブエッジＢによってトリガされる。ＲＳフリップフロップ４１３のＱ端子からは、パルス幅がＴ／２より短くなるように調整されたパルス信号ＱＰ１が得られる。
【００９６】
ラッチ回路９８から出力される２つのパルス信号ＶＳ１およびＶＳ２のネガティブエッジ（Ａ，Ｂ）のタイミングを調整できれば、ＲＳフリップフロップ４１３から出力される
パルス信号ＱＰ１のポジティブエッジ（Ｃ）およびネガティブエッジ（Ｄ）のタイミングを自在に制御できる。よって、Ｔ／２の範囲内で、参照信号のパルス幅を自在に調整することができる。パルス信号ＶＳ１およびＶＳ２のネガティブエッジ（Ａ，Ｂ）のタイミングは、第１および第２の可変遅延回路１１０，１１２の遅延時間を調整することによって制御することができる。
【００９７】
図６は、図５のラッチ回路の具体的な回路構成と、その動作の制御方法を説明するための図である。図６のラッチ回路９８において、第１の可変遅延回路１１０は、２段一組のインバータ（ＩＮＶ）を、複数、直列に接続して構成され、また、その２段一組のインバータの各々の両端をバイパスする複数のバイパススイッチ（ＳＷ（ｋ）〜ＳＷ（ｍ））が設けられている。同様に、第２の可変遅延回路１１０は、２段一組のインバータ（ＩＮＶ）を、複数、直列に接続して構成され、また、その２段一組のインバータの各々の両端をバイパスする複数のバイパススイッチ（ＳＷ（ｇ）〜ＳＷ（ｎ））が設けられている。
【００９８】
複数のバイパススイッチ（ＳＷ（ｋ）〜ＳＷ（ｍ），ＳＷ（ｇ）〜ＳＷ（ｎ））のうち、どのバイパススイッチをオンさせるかは、スイッチ制御回路３０５から出力されるスイッチ切換制御信号Ｚ１によって制御される。スイッチ切換制御信号Ｚ１のパターンは、ＲＯＭ３０１から出力されるパルス幅制御信号ＱＹａによって決定される。バイパススイッチの数をＰ個とすれば、２Ｐ個のパターンが存在する。よって、２段一組のインバータ（遅延回路の構成単位となる遅延要素）の数を増やし、かつ、バイパススイッチの数も増やせば、第１および第２の可変遅延回路１１０，１１２における遅延量を、高精度に制御することができる。よって、パルス信号ＱＰ１のパルス幅を高精度に制御することができる。なお、上述の例では、２段一組のインバータ（遅延回路の構成単位となる遅延要素）毎にバイパススイッチを設けているが、これに限定されるものではない。すなわち、バイパススイッチが設けられない遅延要素があってもよい。どの遅延要素に対してバイパススイッチを設けるかは自由に決定することができる。可変遅延回路の構成を一般化すれば、以下のようになる。すなわち、可変遅延回路には、第１〜第ｘ（ｘは２以上の整数）の遅延要素が設けられ、第ｙ（１≦ｙ≦ｘ）の遅延要素の両端をバイパスする、第１〜第ｚ（１≦ｚ≦ｘ）のバイパススイッチが設けられる。
【００９９】
上述のように、第１および第２の可変遅延回路１１０，１１２の遅延時間を調整することによって、パルス信号ＶＳ１およびＶＳ２のネガティブエッジ（Ａ，Ｂ）のタイミングを調整することができる。よって、Ｔ／２の範囲内で、参照信号のパルス幅を自在に調整することができる。
【０１００】
図７（Ａ）〜図７（Ｃ）は、図５および図６の可変遅延回路付きのラッチ回路において、出力パルスのエッジタイミングを自在に制御できることを説明するための図である。図７（Ａ）は、可変遅延回路をもたないラッチ回路を示している。図７（Ａ）のラッチ回路の場合、入力信号（つまり、参照信号ＳＤＥＴ）のデューティと、ラッチ回路から出力されるパルス信号（ＶＳ１，ＶＳ２）のデューティは同じである。
【０１０１】
図７（Ｂ）では、ノア回路ＮＯＲ２からノア回路ＮＯＲ１に向かう帰還経路に、インバータ２０（ここでは、説明の便宜上、２段のインバータとする）が構成される。２段のインバータを一組としているのは、信号のレベルが反転しないようにするためである。インバータ２０による信号の遅延時間をＴＤ１とする。図７（Ｂ）では、パルス信号ＶＳ２は、図７（Ａ）の場合と同じである。但し、図７（Ｂ）におけるパルス信号ＶＳ１のネガティブエッジＡは、パルス信号ＶＳ２のポジティブエッジ（時刻ｔ１にハイレベルに立ち上がる）から、インバータ２０による遅延時間ＴＤ１だけ遅れて生じる。つまり、インバータ２０による遅延時間を可変に調整すれば、これに対応して、パルス信号ＶＳ１のネガティブエッジＡのタイミングを調整することができる。
【０１０２】
図７（Ｃ）では、ノア回路ＮＯＲ１からノア回路ＮＯＲ２に向かう帰還経路に、インバータ３０（説明の便宜上、２段のインバータとする）が構成される。インバータ３０による信号の遅延時間をＴＤ２とする。図７（Ｃ）では、パルス信号ＶＳ１は、図７（Ａ）の場合と同じである。但し、図７（Ｃ）におけるパルス信号ＶＳ２のネガティブエッジＢは、パルス信号ＶＳ１のポジティブエッジ（時刻ｔ２にハイレベルに立ち上がる）から、インバータ３０による遅延時間ＴＤ２だけ遅れて生じる。つまり、インバータ３０による遅延時間を可変に調整すれば、これに対応して、パルス信号ＶＳ２のネガティブエッジＢのタイミングを調整することができる。
【０１０３】
（位相調整回路の構成例）
図８は、図３の位相調整回路の構成例を示す回路図である。位相調整回路５００は、位相調整機能付きの第１および第２の反転アンプ１０７を有する。反転アンプ１０７は、オペアンプＯＰ１ａと、帰還抵抗Ｒａと、可変容量（例えば、可変容量ダイオードで構成される）Ｃａと、によって構成される。可変容量Ｃａの容量値を変化させることによって、反転アンプ１０７における信号の移相量を調整することができる。可変容量Ｃａの容量値は、ＲＯＭ３０１から出力される位相調整信号ＱＹｂによって、電気的に調整される。
【０１０４】
（同期検波部の具体的な回路構成の例）
図９（Ａ），図９（Ｂ）は、同期検波部の内部構成の一例を示す図である。図９（Ａ）はシングルバランスミキサ構成、図９（Ｂ）はダブルバランスミキサ構成を示す。
【０１０５】
図９（Ａ）の回路は、定電流源ＩＳＥ１と、入力信号Ｖｉｎがゲートに印加されるＮＭＯＳトランジスタＴＥＢ３０と、参照信号ＳＤＥＴおよび／ＳＤＥＴの各々がゲートに印加されるＮＭＯＳトランジスタＴＥＢ１０，ＴＥＢ２０と、負荷回路ＺＬ１，ＺＬ２と、定電流源ＩＳ２と、オフセット補償パルスＭＰが印加されるＮＭＯＳトランジスタＭＱと、を有する。
【０１０６】
図９（Ａ）において、ＮＭＯＳトランジスタＴＥＢ１０が、図１（ａ）の第１のスイッチに相当する。また、ＮＭＯＳトランジスタＴＥＢ２０が、図１（ａ）の第２のスイッチＳＷ２に相当する。また、ＮＭＯＳトランジスタＴＥＢ２０および負荷回路ＺＬ２が、図１（ａ）の反転アンプに相当する。また、ＮＭＯＳトランジスタＴＥＢ１０および負荷回路ＺＬ１で構成される経路（差動アンプの左側の経路が図１（ａ）の正転経路に相当する。また、ＮＭＯＳトランジスタＴＥＢ２０および負荷回路ＺＬ２で構成される経路（差動アンプの右側の経路）が、図１（ａ）の反転経路に相当する。
【０１０７】
図９（Ｂ）の回路は、定電流源ＩＳＥと、入力信号Ｖｉｎ，／Ｖｉｎの各々がゲートに印加されるＮＭＯＳトランジスタＴＥＢ５，ＴＥＢ６と、参照信号ＳＤＥＴがゲートに印加されるＮＭＯＳトランジスタＴＥＢ１，ＴＥＢ３と、参照信号／ＳＤＥＴがゲートに印加されるＮＭＯＳトランジスタＴＥＢ２，ＴＥＢ４と、負荷回路ＺＬ１，ＺＬ２と、定電流源ＩＳ２と、オフセット補償パルスＭＰが印加されるＮＭＯＳトランジスタＭＱと、を有する。
【０１０８】
図９（Ｂ）の回路は、差動増幅動作を行うため、増幅率が高まり、出力信号の振幅が２倍となるという利点がある。
【０１０９】
（第２の実施形態）
本実施形態では、物理量測定装置（ＩＣ）を用いたジャイロセンサについて説明する。物理量測定装置（ＩＣ）には、例えば、物理量トランスデューサとしての水晶振動子が接続される。
【０１１０】
ジャイロセンサには、物体に働く力の検出方法によって回転型や振動型等がある。中でも、振動型ジャイロセンサは、構成部品等の観点から小型化や低コスト化に有利とされている。物体に働く角速度を検出する振動型ジャイロセンサには、信頼性や小型化に有利な水晶や圧電素子を励振する圧電振動型ジャイロセンサがある。圧電振動型ジャイロセンサは、振動している物体に角速度が加わると、その振動と直角方向にコリオリ力が生じることを利用している。
【０１１１】
例えば、角速度を検出する振動型ジャイロセンサでは、物理量トランスデューサ（振動子）に一定方向の駆動振動が励振される。この振動子に角速度が加わると、駆動振動と垂直な方向にコリオリ力が生じ、これによって検出振動が生じる。検出振動は駆動振動に直交する方向に生じるため、検出信号（検出振動による信号成分）は駆動信号（駆動振動による信号成分）と位相が９０度ずれている。このことを利用して、上述の同期検波によって検出信号を、駆動信号とは区別して検出することができる。振動子として水晶振動子を用いると、振動型ジャイロセンサの小型化ならびに信頼性の向上を図ることができる。振動型ジャイロセンサが適用される用途は広く、例えばビデオカメラやデジタルカメラの手振れ検出や、カーナビゲーションシステムのＧＰＳ（Global Positioning System）の位置検出、航空機やロボットの姿勢検出等に用いられる。
【０１１２】
図１０は、ジャイロイセンサの構成の一例を示す図である。ジャイロセンセ５１０は、物理量測定装置（ＩＣ）１００と、物理量トランスデューサ（振動子）ＴＤＵと、を含む。物理量測定装置（ＩＣ）１００は、発振駆動回路１５０を有する発振回路１４０と、検出回路９００と、を有する。発振駆動回路１５０の２つの接続端子ＴＭ１，ＴＭ２の各々には、物理量トランスデューサ（振動子）ＴＤＵの端子Ｊ１および端子Ｊ２が接続される。発振駆動回路１５０は、同期検波用の参照信号ＳＤＥＴを出力する。
【０１１３】
検出回路９００は、交流増幅回路５８０と、移相器５９０と、同期検波回路６００と、ローパスフィルタ（ＬＰＦ）７００と、調整テーブル３０２を内蔵するＲＯＭ３０１と、を有する。必要に応じて、Ａ／Ｄ変換回路８００が設けられる。
【０１１４】
交流増幅回路５８０は、物理量トランスデューサ（振動子）ＴＤＵの端子Ｊ３および端子Ｊ４の各々から出力される物理量信号（すなわち、入力信号Ｖｉｎ）を増幅する電流／電圧変換型のアンプＯＰＡ１およびＯＰＡ２と、差動増幅器ＯＰＡ３と、を有する。移相器５９０は、交流増幅回路５８０から出力される信号の位相を調整する。
【０１１５】
同期検波回路６００は、上述のとおり、パルス幅調整回路４１０や位相調整回路５００等を有する。同期検波回路６００の動作は、上述のとおりである。すなわち、同期検波回路６００の動作は、例えば、ＲＯＭ３０１から出力されるパルス幅調制御信号ＱＹａ，位相制御信号ＱＹｂならびにパルス選択制御信号ＱＹｃによって制御される。
【０１１６】
図１１は、図１０の発振駆動回路の構成の一例を示す図である。発振駆動回路１５０の接続端子ＴＭ１，ＴＭ２には、振動子（物理量トランスデューサ）ＴＤＵが接続される。発振駆動回路１５０および振動子（物理量トランスデューサ）ＴＤＵは発振ループを構成する。
【０１１７】
発振駆動回路１５０は、初段のアンプ３０と、可変利得アンプ２０と、ＡＧＣ回路４０と、参照信号生成回路として機能するコンパレータ２００と、スイッチＳＷ１，ＳＷ２と、を有する。ＡＧＣ回路４０は、全波整流器４２と、発振検出器４４と、積分器４６と、を有する。積分器４６から出力される利得制御信号ＶＣＴＬによって、可変利得アンプ２０の利得が制御される。
【０１１８】
また、参照信号生成回路として機能するコンパレータ２００は、発振ループ内の信号を基準電位（例えば、ＡＧＮＤ）と比較して、同期検波用の参照信号ＳＤＥＴを生成する。
【０１１９】
また、コンパレータ２００の出力は、発振ループの発振起動を速めるために利用される。すなわち、発振起動時において、スイッチ制御信号ＳＷＣＴＬ＃によって、スイッチＳＷ２がオンする。一方、スイッチ制御信号ＳＷＣＴＬによって、スイッチＳＷ１がオフする。これによって、コンパレータ２００から出力される、電源電位間でフルスイングするパルス信号によって振動子（物理量トランスデューサ）ＴＤＵが駆動される。これによって、発振ループ内の発振信号が急速に成長する。発振ループ内の発振信号が所定のレベルに到達すると、スイッチＳＷ２がオフ状態となり、スイッチＳＷ１がオン状態となり、ループゲインは、ＡＧＣ回路４０によって一定に維持される。
【０１２０】
（電子機器の構成）
本実施形態では、本発明の物理量測定装置を搭載した電子機器の一例について説明する。図１２は、本発明の物理量測定装置を搭載した電子機器の構成例を示す図である。
【０１２１】
図１２の電子機器（例えば、デジタルカメラ）１０００は、ジャイロセンサ（物理量測定装置）５１０と、表示部５５０と、ＣＰＵ等の処理部５２０と、メモリ５３０と、操作部５４０と、を有している。ジャイロセンサ５１０は、物理量測定装置１００を有する。物理量測定装置１００には、発振駆動回路１５０および検出回路９００と、を有する。また、物理量測定装置１００には、物理量トランスデューサ（振動子）ＴＤＵが接続されている。
【０１２２】
物理量測定装置１００の検出回路９００は、上述のとおり、オフセット電圧を高精度にキャンセルすることができる。よって、物理量トランスデューサ（ＴＤＵ）が接続されたジャイロセンサ５１０は高い検出性能を有する。同様に、本発明のジャイロセンサ５１０を内蔵する電子機器１０００は、物理量を高精度で検出することができる。よって、本発明のジャイロセンサ５１０を搭載することによって、電子機器１０００の性能が向上する。電子機器１０００は、デジタルカメラの他、例えば、カーナビゲーションシステムや航空機やロボットであってもよい。
【０１２３】
以上の実施形態によれば、例えば、以下の効果を得ることができる。但し、以下の効果は同時に得られるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に限定する根拠とされてはならない。
（１）パルス幅が調整されたオフセット補償パルス（補正パルス）を用いて、ノイズを低減しつつ、高精度のオフセットキャンセルを実現することができる。
（２）オフセット補償パルスのパルス幅は、例えば、同期検波用の参照信号のパルス幅を調整することによって制御可能である。そして、同期検波用の参照信号のパルス幅は、例えば、デジタル回路を用いてスイッチをオン／オフすることによって高精度に行うことができる。例えば、ラッチ（フリップフロップ）の正帰還ループの遅延要素（例えばインバータ）の段数を変化させることによって、ラッチから出力されるパルスのエッジ（例えばダウンエッジ）のタイミングの遅延量を制御することができ、ラッチから出力される信号のパルス幅を自在に、かつ極めて高精度に調整することができる。よって、高精度のオフセットキャンセルが可能となる。
（３）同期検波回路においてオフセットキャンセル処理が実現されるため、１／ｆノイズを低く抑えることができる。また、同期検波回路以後に、オフセットキャンセル回路（ゼロ点調整回路）を設ける必要がない。
（４）検出回路内に、オフセットキャンセルための調整データを格納しているメモリ回路（例えば、ＥＰＲＯＭ等の不揮発性メモリ）を設けることによって、例えば、ルックアップテーブル方式を用いて、オフセット電圧のキャンセル処理を容易化することができる。オフセット電圧は、各回路（各ＩＣ）に固有の電圧である。よって、例えば、ＩＣの出荷時において、検査担当者が検出回路の出力信号におけるオフセット電圧（すなわち、無信号時の直流電圧）を測定する。そして、そのオフセット電圧を除去するように、調整信号ＱＸをＩＣに入力し、メモリ回路から、オフセット補償パルスのパルス幅等を制御するための制御信号を出力させる。メモリ回路をＩＣに内蔵しているため、オフセット除去処理が容易であり、よって、作業員の負担が軽減される。
（５）極めて高い検出感度を有する、同期検波回路を有する検出回路が実現される。
（６）微小な物理量信号に基づいて、物理量を、極めて高感度で測定することができる物理量測定装置が実現される。
（７）振動子からの信号に基づいて、物理量を高精度（高感度）で検出することができるジャイロセンサが実現される。
（８）物理量測定装置による測定結果に基づいて、例えば、電子機器の動作を制御したり、あるいは、測定結果を電子機器の表示画面上に表示したりすることができる。高精度の物理量測定が実現されるため、電子機器の性能も向上する。
（９）本発明の検出回路は、センサからの信号を入力とする検出回路のみならず、通信信号の検波回路としても利用することができる。この場合、同期検波回路は直交検波回路（あるいは周波数変換を行うミキサ回路）として動作する。参照信号としては、例えば、搬送波を使用することができる。
（１０）本発明によれば、同期検波回路を有する検出回路の出力信号のオフセット電圧を高精度にキャンセルすると共に、検出回路のＳ／Ｎを改善することができる。
【０１２４】
以上、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０１２５】
例えば、上述の実施例では、正極性のオフセット補償パルスを用いて、負極性の直流オフセット電圧をキャンセルしたが、負極性のオフセット補償パルスを用いて、正極性の直流オフセット電圧をキャンセルすることもできる。負極性のオフセット補償パルスは、例えば、ＡＧＮＤ（例えば、ＶＤＤ／２）と接地電位間で動作する回路によって生成することができる。
【０１２６】
本発明は、パルス幅が調整されたオフセット補償パルスによって、検出回路のオフセット電圧をキャンセルすることができ、検出回路のＳ／Ｎをさらに向上させることができるという効果を奏し、例えば、検出回路、物理量測定装置、ジャイロセンセおよび電子機器等として有用である。
【図面の簡単な説明】
【０１２７】
【図１】図１（Ａ），図１（Ｂ）は、オフセット補償パルスの重畳によって、同期検波回路の検波出力のオフセット電圧をキャンセルする原理を説明するための図
【図２】図２（Ａ）〜図２（Ｅ）は、オフセット補償パルスの加算方法の好ましい例を説明するための図
【図３】検出回路を含む物理量測定装置（ＩＣ）の構成の一例を示す図
【図４】オフセット補償パルスの生成ならびに加算動作を説明するためのタイミング図
【図５】パルス幅調整回路の構成の一例を示す図
【図６】図５のラッチ回路の具体的な回路構成と、その動作の制御方法を説明するための図
【図７】図７（Ａ）〜図７（Ｃ）は、可変遅延回路付きのラッチ回路において、出力パルスのエッジタイミングを自在に制御できることを説明するための図
【図８】図８は、位相調整回路の構成の一例を示す回路図
【図９】図９（Ａ），図９（Ｂ）は、同期検波部の内部構成の一例を示す回路図
【図１０】図１０は、物理量測定装置およびジャイロイセンサの構成の一例を示す図
【図１１】図１１は、発振駆動回路の構成の一例を示す図
【図１２】図１２は、電子機器の構成の一例を示す図
【符号の説明】
【０１２８】
１００  物理量測定装置（ＩＣ）、２００  参照信号生成回路、
３０１  調整テーブルを内蔵したＲＯＭ、３０２  調整テーブル、
４００  ロジック回路、４１０  パルス幅調整回路、５００  位相調整回路、
５０３  参照信号生成回路、６００  同期検波回路、６０３  同期検波部、
７００  ローパスフィルタ（平滑回路）、８００  Ａ／Ｄ変換器、９００  検出回路
【図１】
2009168659.tif 000003
【図２】
2009168659.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009168659.tif 000009
【図８】
2009168659.tif 000010
【図９】
2009168659.tif 000011
【図１０】
2009168659.tif 000012
【図１１】
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【図１２】
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