(57)【要約】【課題】高速かつ高信頼性のデータ消去、書き込み又は読み出しを可能とした不揮発性記憶装置を提供する。【解決手段】互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ、並びにこれら第１及び第２の配線の各交差部に配置され電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルＭＣを有するメモリセルアレイ１１と、アドレス信号をデコードして第１及び第２の配線を選択する配線選択回路１２，１３，１４と、配線選択回路１２〜１４で選択された第１及び第２の配線間に接続されたメモリセルＭＣに対するデータの消去、書き込み及び読み出しの少なくとも１つの制御を実行する制御回路１５とを有する。制御回路１５は、複数のパラメータの中から選択された１つのパラメータに基づく制御を実行し、配線選択回路１２〜１４は、アドレス信号の第１アドレス部分でパラメータを特定した後、アドレス信号の第２アドレス部分で第１及び第２の配線を選択する。【選択図】図１
2009211735.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する第１の配線及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置され電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを有するメモリセルアレイと、
アドレス信号をデコードして前記第１及び第２の配線を選択する配線選択回路と、
前記配線選択回路で選択された前記第１及び第２の配線間に接続されたメモリセルに対するデータの消去、書き込み及び読み出しの少なくとも１つの制御を実行する制御回路と
を有し、
前記制御回路は、複数のパラメータの中から選択された１つのパラメータに基づく制御を実行し、
前記配線選択回路は、前記アドレス信号の第１アドレス部分で前記パラメータを特定した後、前記アドレス信号の第２アドレス部分で前記第１及び第２の配線を選択する
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記メモリセルアレイがそれぞれ形成された複数のメモリ層が積層されたメモリブロックを有し、
前記配線選択回路は、前記アドレス信号の第１アドレス部分で前記パラメータが特定されるメモリ層を選択した後、前記アドレス信号の第２アドレス部分で前記選択されたメモリ層における前記第１及び第２の配線を選択する
ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、前記パラメータとして前記第１及び第２の配線間に印加される電圧値を選択する
ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、前記パラメータとして前記第１及び第２の配線間に接続されたメモリセルをアクセスするパルスの出力タイミングを選択する
ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記制御回路は、前記アドレス信号の第２アドレス部分の少なくとも一部の変化を検知して読み出し動作を開始する
ことを特徴とする請求項１記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性記憶セルを用いて構成される不揮発性記憶装置に係り、特に記憶素子として可変抵抗素子を用いてその抵抗値をデータとして記憶する不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置として、電気的に書き換え可能な、可変抵抗素子の抵抗値情報を不揮発に記憶する記憶装置が知られている。例えば、可変抵抗素子にカルコゲナイド素子を使用したPCRAM（Phase-cange Random Access Memory）、遷移金属酸化物素子を使用したReRAM（Resistive Random Access Memory）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（CBRAM）等が、この種の記憶装置として知られている。
【０００３】
高密度かつ低コストで製造するには直交する列選択線と行選択線の交点にメモリ素子を配置することが好ましいが、動作の容易性から可変抵抗素子にダイオード素子を直列に配置した抵抗変化メモリが望ましい（非特許文献１）。また、より高密度化を図るためには、メモリセルを三次元配置することが望ましい（特許文献１）。
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
【特許文献１】特開2005-522045号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高速かつ高信頼性のデータ消去、書き込み又は読み出しを可能とした不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る不揮発性記憶装置は、互いに交差する第１の配線及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置され電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを有するメモリセルアレイと、アドレス信号をデコードして前記第１及び第２の配線を選択する配線選択回路と、前記配線選択回路で選択された前記第１及び第２の配線間に接続されたメモリセルに対するデータの消去、書き込み及び読み出しの少なくとも１つの制御を実行する制御回路とを有し、前記制御回路は、複数のパラメータの中から選択された１つのパラメータに基づく制御を実行し、前記配線選択回路は、前記アドレス信号の第１アドレス部分で前記パラメータを特定した後、前記アドレス信号の第２アドレス部分で前記第１及び第２の配線を選択することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、高速かつ高信頼性のデータ消去、書き込み又は読み出しを可能とした不揮発性記憶装置及びそのアドレス指定方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、本発明の実施形態を説明する。
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の全体構成を示す。
【０００９】
この不揮発性記憶装置は、半導体基板の上に複数のメモリ層を形成するＭＡＴ１０−１，１０−２，１０−３が積層されて構成されたメモリブロック１０を有する。ここでメモリブロック１０は更に複数二次元的に配列されていても良い。各ＭＡＴ１０−１〜１０−３には、複数の平行配置されたワード線ＷＬ、これと直交する複数の平行配置されたビット線ＢＬ、及びこれらワード線ＷＬ及びビット線ＢＬの各交差部に接続されたPCRAM（相変化型素子）、ReRAM（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルＭＣを有するメモリセルアレイ１１が形成されている。メモリブロック１０のワード線ＷＬの一端とつながる半導体基板には、入力されたアドレスに従ってメモリセルアレイのワード線ＷＬを駆動し、電圧制御するロウゲート１２が設けられている。メモリブロック１０のビット線ＢＬの一端とつながる半導体基板には、入力されたアドレスに従って選択ビット線と非選択ビット線の切り替えを行うカラムゲート１３が設けられている。
【００１０】
装置外部より入力されるアドレス信号は、アドレスデコーダ１４に入力されている。アドレスデコーダ１４は、ロウゲート１２及びカラムゲート１３と共に配線選択回路を構成するもので、入力されたアドレス信号を解釈し、アドレス信号の第１アドレス部分からレイヤアドレスを生成し、アドレス信号の第２アドレス部分からカラムアドレス及びレイヤアドレスを生成する。レイヤアドレスは、コントロール回路１５に与えられ、ロウアドレスは、ワード線ドライバ１９を介してロウゲート１２に与えられ、カラムアドレスはカラムゲート１３に与えられる。コントロール回路１５は、装置外部よりホストデバイスが与える、装置を制御する制御信号（例えばチップイネーブル信号/CEx、ライトイネーブル信号/WEx及びアウトプットイネーブル信号／OEx等）を受け取り、装置の動作を制御する。
【００１１】
装置外部より与えられる書込みデータは、データ入力バッファ１６−１に保持され、ビット線ドライバ１７に供給される。ビット線ドライバ１７は、入力データに基づいて、書込み(セット)、消去(リセット)および読み出しに必要な電圧をカラムゲート１３に供給する。カラムゲート１３で選択された選択ビット線ＢＬの電位は、センスアンプ回路１８で参照電位Ｒｅｆと比較され、その出力が読み出しデータとして出力バッファ１６−２を介して外部に出力される。また、ワード線ドライバ１９は、コントロール回路１５で設定された大きさの、書込み(セット)、消去(リセット)および読み出しに必要なワード線ドライバ電圧をロウゲート１２で選択された選択ワード線ＷＬに供給する。パラメータ回路２０は、コントロール回路１５のデータ書き込み、消去及び読み出しの制御に必要なパラメータを保持し、必要に応じて外部からパラメータを調整することができるように構成されている。
【００１２】
図２は、不揮発性記憶装置におけるメモリセルアレイ１１の構成を示している。なお、メモリセルアレイ１１は、説明の簡単のため、列方向３、行方向４の範囲のみ表示しており、行方向にワード線ＷＬｎ〜ＷＬｎ＋２、列方向にビット線ＢＬｎ−１〜ＢＬｎ＋２が配置され、それぞれ直交している。これらの交点に可変抵抗素子とダイオード素子からなる不揮発性メモリセルＭＣ００〜ＭＣ２３が配置される。本例で示すダイオード素子はワード線側にアノードが接続され、ビット線側にカソードが接続される。また、可変抵抗素子はダイオードのカソード側とビット線間に接続される形態を示しているが、本形態に限るものではない。
【００１３】
図３は、１ＭＡＴ分のメモリセルアレイ１１の一部の斜視図、図４は、図３におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１４】
メモリセルＭＣは、ビット線ＢＬｎ，ＢＬｎ＋１，…とワード線ＷＬｎ，ＷＬｎ＋１，…で上下に挟み込まれる形で、上下方向に積層された構造を有する。ビット線ＢＬｎ，ＢＬｎ＋１，…及びワード線ＷＬｎ，ＷＬｎ＋１，…としては、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
【００１５】
メモリセルＭＣは、図４に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１６】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２，ＥＬ３が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１７】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（CBRAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００１８】
図５は、ReRAMの例を示す図である。図５に示す可変抵抗素子ＶＲは、電極層１１１、１１３の間に記録層１１５を配置してなる。記録層１１５は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００１９】
図５の例は、電極層１１１，１１３に挟まれた記録層１１５が第１化合物層１１５ａと第２化合物層１１５ｂの２層で形成されている。第１化合物層１１５ａは電極層１１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１１５ｂは電極層１１３側に配置され第１化合物層１１５ａの陽イオン元素を収容できる空隙サイトを有している。
【００２０】
図５の例では、第１化合物層１１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１１５ａと第２化合物層１１５ｂとは、２層以上の複数層となるように積層されていても良い。
【００２１】
この可変抵抗素子ＶＲにおいて、第１化合物層１１５ａが陽極側、第２化合物層１１５ｂが陰極側となるように、電極層１１１，１１３に電位を与え、記録層１１５に電位勾配を発生させると、第１化合物層１１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１１５ｂ内に進入する。第２化合物層１１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１１５ａ，１１５ｂが高抵抗状態であるとすれば、第１化合物層１１５ａ内の拡散イオンの一部が第２化合物層１１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、記録層１１５に大電流を充分な時間流してジュール加熱して、記録層１１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００２２】
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１，ＥＬ２を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図４と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
【００２３】
図７は、図１のメモリブロック１０のたとえばワード線終端部を示している。第一層のワード線ＷＬ１Ｌｉと第零層であるシリコン基板とは、ビアＢ１１及びコンタクトＣ１１を介して接続されている。第二層のワード線ＷＬ２Ｌｉとシリコン基板とは、ビアＢ２１、コンタクトＣ２１、ビアＢ１２及びコンタクトＣ１２を介して接続されている。第三層のワード線ＷＬ３Ｌｉとシリコン基板とは、ビアＢ３１、コンタクトＣ３１、ビアＢ２２、コンタクトＣ２２、ビアＢ１３及びコンタクトＣ１３を介して接続されている。
【００２４】
この実施の形態の場合、図８に示すように、メモリセルＭＣは高抵抗状態（ＨＲＳ）を消去状態（例えばデータ“1”）、低抵抗状態（ＬＲＳ）を書込状態（例えばデータ“０”）として、２値データ記憶を行う。ここで、高抵抗状態（ＨＲＳ）セルを低抵抗状態（ＬＲＳ）にする“０”書き込み動作を狭義の書きこみ（或いはセット）動作、低抵抗状態（ＬＲＳ）のセルを高抵抗状態（ＨＲＳ）にする“１”書き込み動作を消去(或いはリセット)動作と定義する。図８はその抵抗値分布の例を示したものである。
【００２５】
図９は、データ書き込み、消去及び読み出し時のワード線ＷＬ−ビット線ＢＬ間に印加する電圧パルスを示す図である。高抵抗状態（ＨＲＳ）セルを低抵抗状態（ＬＲＳ）にする“０”書き込み （セット）動作においては、メモリセルのワード線とビット線間の電位差を図９のＶsetの状態にし、かつ時間をｔsetの期間印加することで実現する。また低抵抗状態（ＬＲＳ）のセルを高抵抗状態（ＨＲＳ）にする“１”書き込み（リセット）動作においては、メモリセルＭＣのワード線ＷＬとビット線ＢＬ間の電位差をＶresetの状態にし、かつ時間をｔresetの期間印加することで実現する。ここでｔreset＞ｔsetであり、Ｖset＞Ｖresetの関係を維持する。一方、メモリセルＭＣのデータの読み出しは、ワード線ＷＬ−ビット線ＢＬ間にセットもしくはリセットとは異なる電圧Ｖread、時間ｔreadの電位差を与えることにより実現する。
【００２６】
次に、具体的な読み出し動作を例に、この発明が解決しようとする課題を明らかにし、その課題を解決する具体的な実施の形態を説明する。
【００２７】
前述のようにＲｅＲＡＭでは、短パルス幅（例えば数十ナノ秒）の電位差印加で読み出しが行われる。このとき、選択したワード線とビット線間に接続されたダイオード素子が少なくとも順バイアスかつ読み出しに必要な電流を流す電位差を与え、抵抗素子の抵抗値によって流れるセル電流の大小の検知により、その記憶状態を判定する。
【００２８】
図１０には、図７に示した各層のワード線とこれを選択するロウゲート１２の等価回路が示されている。第一層を読み出す場合、ワード線ドライバ１９からワード線ＷＬ１Ｌｉの一端までのコンタクト抵抗成分はＲL10である。第二層を読み出す場合はＲL10＋ＲL21、第三層を読み出す場合はＲL10＋ＲL21＋ＲL32
がコンタクト抵抗成分となる。メモリセルＭＣの抵抗状態を電流で検知する場合は実効的にメモリセルＭＣの電極両端に印加される電圧はこれら抵抗によるＩＲドロップ分を差し引いたものになるため、第一層を読み出す場合と第三層を読み出す場合では実効的な電圧値が異なるという問題があった。
【００２９】
あるいはコンタクト部に起因する寄生容量によるビット線電圧振幅の差異が発生するという問題も内在していた。
【００３０】
本実施形態ではこの点に鑑み、ワード線ドライバ１９の出力電圧を、コンタクト抵抗成分をあらかじめ加味し、メモリセルＭＣ両端の電位差で見た場合に異なる層を読み出す場合でも実効印加電圧を等しくするようにしている。
【００３１】
図１１は、読み出し電圧パルスを示す図である。メモリセルＭＣ両端に印加される電位差をＶrとした場合、第一層読み出しの場合は、セル電流をｉとして、ｉ*Ｒ10（Ｒ10＝ＲL10）の電圧降下があるため、ワード線ドライバ１９の出力電圧をＶr＋ｉ*Ｒ10として出力する。また、第二層を読み出す場合は、ｉ*Ｒ20（Ｒ20＝ＲL10＋ＲL21）の電圧降下があるため、ワード線ドライバ１９の出力電圧をＶr＋ｉ*Ｒ20に設定する。第三層を読み出す場合は、ｉ*Ｒ30（Ｒ30＝ＲL10＋ＲL21＋ＲL32）の電圧降下があるため、ワード線ドライバ１９の出力をＶr+ｉ*Ｒ30に設定する。これら電圧降下を見越してあらかじめ変更するワード線ドライバ１９の出力電圧には、図示しないがビット線ＢＬ側にも存在しているコンタクト抵抗およびビット線ＢＬそのものの配線抵抗による電圧降下分を含んでもよい。
【００３２】
本実施形態により、メモリセルの両端に印加される電位差を実効的にＶrに近づけることができ、メモリセルの異なる層を読み出す場合にあってもコンタクト抵抗分を補償した読み出しを実施でき、層ごとに読み出しにかかる電位環境を均一に設定することができる。
【００３３】
他の実施形態として、装置外部への読み出し動作に時間的余裕がある場合は、読み出しに必要な電位を与える時間を変化させる形態も有効である。
【００３４】
具体的には図１２に示すように、コンタクト抵抗成分を含まない理想的な状態で読み出しに必要なパルス印加時間をｔrとした場合、第一層の読み出しに必要なパルス印加時間をｔr＋ｔr01、第二層目の場合はｔr＋ｔr02、第三層目の場合はｔr＋ｔr03に設定する。この変更するパルス時間には、ビット線ＢＬ側にも存在しているコンタクト数の違いによる寄生容量成分を補償するように構成してもよい。
【００３５】
層毎にワード線ドライバ１９の出力電圧値を変更する手段を図１３に示す。ここでは異なる三層のメモリセルを選択する場合を例示する。
【００３６】
パラメータ回路２０は、各層に対応したワード線ドライバ電圧値を設定するパラメータVREAD_1L， VREAD_2L，VREAD_3Lをそれぞれ格納する３つのレジスタ２０１，２０２，２０３を備えている。これらのパラメータは、コントロール回路１５のセレクタ１５１により、いずれか一つが選択されてワード線ドライバ電圧設定値VREADとしてワード線ドライバ１９に供給される。アドレスデコーダ１４は、外部から供給されたアドレス信号の例えば上位ビット側の第１アドレス部分をデコードしていずれか一つのメモリ層を選択していることを示す信号、すなわち第一層を選択していることを示す信号SEL1L、第二層を選択していることを示す信号SEL2L、又は第三層を選択していることを示す信号SEL3Lを出力する。これら信号SEL1L〜SEL3Lによりセレクタ１５１が３つのパラメータから一つのパラメータを選択する。また、アドレスデコーダ１４は、アドレス信号の例えば下位ビット側の第２アドレス部分をデコードしてワード線ＷＬ及びビット線ＢＬを選択するロウアドレスROWADD及びカラムアドレスCOLADDを生成し、ロウゲート１２及びカラムゲート１３に出力する。
【００３７】
ここで、前記各電圧値を記憶するレジスタ２０１〜２０３は、装置外部に設けられた入出力ピンIOxよりその値を変更できるように構成すると、より利便性を向上させることができる。
【００３８】
図１４には本実施形態に係る不揮発性記憶装置のデータ読み出し動作における外部制御信号と内部制御信号のタイミング波形を示す。
【００３９】
装置外部から与えられているチップイネーブル信号/CExが時刻t1でローアクティブになると、装置はアクティブ状態となってコマンドや制御信号を受け付ける状態となる。この状態で外部からアドレス信号を入力する。アドレス信号には、第１アドレス部分としてレイヤアドレス、第２アドレス部分としてロウフアドレス及びカラムアドレスを含む。本実施形態にあっては、まず層を選択するレイヤアドレスを時刻t2において確定させる。このレイヤアドレスに従って、内部のレイヤを選択する信号SEL1L、SEL2L、SEL3Lが一意に確定される。ここではSEL2Lが選択された状態を示している。その後、時刻t3において、同一層内のカラムアドレスおよびロウアドレスを確定し、時刻t4でアウトプットイネーブル信号/OExをハイレベルからローレベルに変更する。これによって読み出し開始が装置外部より指示される。これに応答して装置内部では選択ワード線の読み出しのためのパルス印加がワード線ドライバ１９により開始される。このとき、ワード線ドライバ１９は、前記時刻t2までに確定したレイヤアドレスSEL2Lに従って選択されたパラメータVREAD_2Lにより設定される電圧値を出力する。ここで時刻t3と時刻t4は極めて短い時間差（例えば5ナノ秒程度）である。なお、t3からt8のタイミングは図１１の波形に対応する。
【００４０】
ワード線ＷＬへのバイアスにより、メモリセルＭＣの抵抗値に応じてビット線ＷＬの電位が変化する。そこで、時刻t5とt6の期間にセンストリガパルスを生成してセンスアンプ回路１８でセンス動作を行う。センス動作終了後、時刻t7にてワード線ＷＬを放電して読み出し動作を終了する。センスしたデータは、出力バッファ１６−２に転送され、最終的には装置に設けられた入出力ピンIOxを介して外部に出力される（時刻t8）。ここで時刻t8は、センス動作終了の時刻t6以降であれば任意時刻で良く、t7との前後関係は任意である。
【００４１】
読み出し動作を終了するときは出力イネーブル信号/OExをハイレベルにする。これにより、任意時刻で入出力ピンIOxの出力を停止することができる。更に、時刻t10でチップイネーブル信号/CExをスタンドバイ状態に変更するようにしても良い。
【００４２】
通常、読み出し動作においては、短時間（たとえば３０ナノ秒程度）でデータ出力を要求されるため、ワード線充電開始時刻以降の微小な電位変動が読み出し速度劣化の一要因となりかねない。
【００４３】
したがって、時刻t4以降は可能な限り安定した電圧設定を行う必要がある。
その点で、本実施形態に示すレイヤアドレスに従った電圧設定値もワード線ＷＬの充電を開始する時刻t4時点で確定した状態であることが要求される。
【００４４】
本実施形態によれば、レイヤアドレスの確定タイミングt2から読み出しワード線ＷＬの電圧設定値の変更タイミングt4までの時間に比べ、図１３の構成におけるアドレスデコーダ１４によるアドレスの解釈、確定したレイヤを選択する信号SEL1L、SEL2L、SEL3Lの伝達遅延、コントロール回路１５内に配置されたセレクタ１５１の回路遅延および選択されたワード線ドライバ電圧設定値信号VREADの信号伝達遅延の総和の時間を短く設定することにより、安定動作を確保することができる。
【００４５】
［第２の実施形態］
図１５は、本発明の第２の実施形態に係る不揮発性記憶装置におけるデータ読み出し時のタイミング波形図である。
【００４６】
第１の実施形態では、ワード線ドライバ出力電位を変更したが、本実施形態では、センストリガパルスを含むタイミングを層ごとに変更している。パラメータはレイヤが確定する時刻t2に確定され、この確定されたパラメータに基づいてコントロール回路１５は、センストリガパルスの出力タイミングを決定する。図示の例では、第一層選択時は時刻t5よりセンスパルスを生成出力し、第二層選択時は時刻t6よりセンストリガパルスを生成出力する。このセンストリガパルスは、通常、センス動作が開始される時刻t4から、複数の遅延回路を経て生成されるため、時刻t4の時点では、層選択信号を確定させておくことが必須である。
【００４７】
［第３の実施形態］
図１６は、本発明の第３の実施形態に係る不揮発性記憶装置におけるデータ読み出し時のタイミング波形図である。
【００４８】
この実施形態は、アドレス信号の少なくとも一部を変更しながら連続読み出しを実行する場合に好適な例を示している。この実施形態の場合、ロウアドレス又はカラムアドレスが時刻t10で変更されると、装置はこれを検出して読み出し動作が開始される。この場合においても、少なくとも読み出し動作を開始する時刻t10においては、ワード線ドライバ電圧設定値信号VREADを確定しておく必要があるため、レイヤアドレスの確定を時刻t9と先行し、レイヤアドレス確定から設定値信号VREADの信号伝達遅延までの総和の時間は、t10-t9よりも小さくなければならない。
【００４９】
［第４の実施形態］
図１７は、本発明の第４の実施形態に係る不揮発性記憶装置におけるデータ読み出し時のタイミング波形図である。
【００５０】
先の実施形態では、その制御にクロック信号を用いない非同期制御もしくはマイクロコンピュータによる制御を前提とした組み込み機器向け動作を想定したが、大規模制御装置を搭載した内部共通バスもしくはメモリ専用バスによってアクセスされる場合、定常的に供給されるクロック信号とそれに同期した信号線による制御が行われることもある。
【００５１】
本実施形態では、装置外部より少なくとも２サイクル以上で一定周期のクロック信号を受け取るクロックピンCLKと、そのクロック信号を受け取り波形整形や必要に応じて分周、逓倍を行うクロックバッファ回路３０を具備する。出力信号は、例えばアドレスデコーダ１４、コントロール回路１５、パラメータ回路２０、入力バッファ１６−１、出力バッファ１６−２に入力され各回路の制御タイミングの決定に使用される。
【００５２】
本形態の外部制御信号と内部制御信号のタイミング波形を図１８に示し、詳細を説明する。
【００５３】
時刻t1でチップイネーブル信号/CExにより装置をアクティブ状態にする。なお、装置はクロック信号の信号レベル変化（ここではローレベルからハイレベルへの変化点、すなわち正エッジ）に同期して時刻t2でアクティブ状態にするように構成しても良い。
【００５４】
時刻t3では、予めアドレス入力を指示するアドレスラッチ信号ALExを活性化してアドレス信号の状態を取り込む（第一のアドレス入力）。次に時刻t4においてさらに同様にして取り込む（第二のアドレス入力）。ここで、第一のアドレス入力にはレイヤアドレスを含み、第二のアドレス入力にはそれ以外のアドレスを含むように構成する。時刻t4では同時に、確定したアドレスに従って読み出し動作を開始し、以降所定タイミングでセンス動作（時刻t5）等を行う。その後所定クロックサイクル後には読み出し確定したデータが入出力ピンにIOxに出力され、以降クロックサイクルに応じた周期で出力データが更新されるバーストリード動作を行うことが可能である。
【００５５】
［第５の実施形態］
図１９は図１８に示した第４の実施形態の変形として、異なる層を連続的にバーストリード動作する場合のタイミング波形図を示す。時刻t9までは図１８と同様であるが、内部のアドレスデコーダ１４内に配置されている図示しないアドレスカウンタにより時刻t9以降、異なる層を読み出すことが装置内部で予め検知された場合は、レイヤアドレス選択信号SEL1L、SEL2L、SEL3Lの値を変更し、異なる層の読み出しに備える。レイヤアドレスが確定した後の有限時間後、装置内部はレイヤアドレスに応じたワード線ドライバ出力電圧を出力し、読み出し動作を行う。読み出し後は所定クロックサイクル後、クロックの信号周期に応じて連続してデータ出力動作を行う（時刻t13〜t15）。ここで、層をまたがってデータを出力する際、データ出力動作を停止することもできる。出力動作を停止する場合は、図示しないが、出力停止中を指示する信号WAITxを装置外部に出力することもできる。
【００５６】
図１８および図１９で示す第４及び第５の実施形態は、クロックに同期して入力する読み出しアドレスに対して少なくとも２サイクル以上にわたってアドレスを入力することを特徴とし、２サイクルでアドレスを入力する場合は第一のアドレス入力には少なくともレイヤを選択するレイヤアドレスを含むこと、第二のアドレス入力にはそれ以外のアドレスを含むことを特徴とする。複数サイクルアドレスを入力する場合は最終アドレス入力以前にレイヤアドレスを確定させることを特徴とする。
【００５７】
このように構成することにより、レイヤアドレスに応じた読み出し制御を安定して実行することが可能になるので、不揮発性記憶装置の信頼性向上及び高速動作を実現する。
【００５８】
なお、上記各実施形態では、制御回路の制御動作として、パラメータに基づく読み出し動作のワード線電位設定、ワード線電圧印加時間設定及びセンス動作タイミング設定を例示して説明したが、本発明は、上述した実施形態に限定されるものではない。例えば、メモリセルの読み出し動作に関するその他の電位設定に適用することも可能である。また、制御回路の制御動作は、読み出し動作に限定されるものではなく、書き込み動作（セット動作）や消去動作（リセット動作）においても同様に各種電位設定、タイミング設定等に適用することも可能であり、本発明の趣旨を逸脱しない範囲でその他動作にも適用できる。
【００５９】
また、メモリセルのアクセスのためのパラメータは、レイヤ毎ではなく、二次元的な領域毎に設定するようにしても良い。
【００６０】
その他、次のような特徴点についても、その要旨の範囲内で適宜変更して実施することができる。
【００６１】
（１）互いに交差するワード線とビット線及び、それらの各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを有し、それらメモリセルが三次元的に配置された不揮発性メモリ装置において、
読み出し動作、書き込み動作、消去動作にかかるアドレス指定を少なくとも二以上の時分割にて行うことを特徴とする不揮発性記憶装置。
（２）前記時分割で指定するアドレスは、別途装置に設けられた電極パッドに対して並行して与えるクロック信号の信号レベル変化を基準に取り込むことを特徴とする（１）の不揮発性記憶装置。
（３）前記二以上の時分割で行うアドレス指定は、最終入力サイクル以前に基板に平行に配置された複数のメモリセル平面のうちの一つを選択するアドレスを入力、確定させることを特徴とする（１）の不揮発性記憶装置。
（４）前記アドレス指定は、アドレス信号線とは別途設けられたアドレス取り込み許可を指示する電極パッドによって行われることを特徴とする（１）の不揮発性記憶装置。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態による不揮発性記憶装置のブロック図である。
【図２】同記憶装置におけるメモリセルアレイの等価回路を示す回路図である。
【図３】同メモリセルアレイの斜視図である。
【図４】同メモリセルアレイにおけるメモリセルの断面図である。
【図５】同メモリセルアレイにおけるReRAMセルの可変抵抗素子の模式的断面図と動作原理を示す図である。
【図６】同メモリセルアレイの非オーミック素子の模式的断面図である。
【図７】同メモリセルアレイのワード線端のコンタクト部の三次元レイアウトを示す図である。
【図８】同メモリセルの抵抗値分布と状態の定義を示す図である。
【図９】同メモリセルの書込み(セット)、消去(リセット)、読み出しの電圧と時間の関係を示す図である。
【図１０】同メモリセルのワード線端のコンタクト部の寄生抵抗を模式的に示す図である。
【図１１】同実施形態によるReRAMのデータ読み出し動作波形を示す図である。
【図１２】同実施形態の変形例によるReRAMのデータ読み出し動作波形を示す図である。
【図１３】同実施形態のReRAMのレイヤごとの電圧設定を変更する手段を示すブロック図である。
【図１４】同実施形態によるReRAMの装置外部および装置内部の読み出し動作波形を示す図である。
【図１５】本発明の第２の実施形態による装置外部および装置内部の読み出し動作波形を示す図である。
【図１６】本発明の第３の実施形態による装置外部および装置内部の読み出し動作波形を示す図である。
【図１７】本発明の第４の実施形態による不揮発性記憶装置のブロック図である。
【図１８】本発明の第５の実施形態による装置外部および装置内部の読み出し動作波形を示す図である。
【図１９】本発明の第５の実施形態による装置外部および装置内部の読み出し動作波形を示す図である。
【符号の説明】
【００６３】
１１…メモリセルアレイ、１２…ロウゲート、１３…カラムゲート、１４…アドレスデコーダ、１５…コントロール回路、１６−１…データ入力バッファ、１６−２…出力バッファ、１７…ビット線ドライバ、１８…センスアンプ回路、１９…ワード線ドライバ、２０…パラメータ回路、３０…クロックバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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