(57)【要約】【課題】配線層の増加を招くことなくデータ入出力可能な半導体記憶装置を提供することを目的とする。【解決手段】互いに交差する複数のワード線及び複数のビット線並びにこれらワード線及びビット線の各交差部に接続されたメモリセルを有し前記ビット線方向に配列された複数のセルアレイと、前記複数のセルアレイ間に設けられ隣接セルアレイのビット線間を接続するビット線ゲートと、前記メモリセルに対するアクセス時に前記ビット線ゲートにより接続されたビット線間を介したデータ転送経路を形成する制御回路とを備える。【選択図】図１
2009163787.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数のワード線及び複数のビット線並びにこれらワード線及びビット線の各交差部に接続されたメモリセルを有し前記ビット線方向に配列された複数のセルアレイと、
前記複数のセルアレイ間に設けられ隣接セルアレイのビット線間を接続するビット線ゲートと、
前記メモリセルに対するアクセス時に前記ビット線ゲートにより接続されたビット線間を介したデータ転送経路を形成する制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
互いに交差する複数のワード線及び複数のビット線並びにこれらワード線及びビット線の各交差部に接続されたメモリセルを有し前記ビット線方向に配列された第１及び第２のセルアレイ、これら第１及び第２のセルアレイ間のセンスノードに接続されたセンスアンプ回路、並びに前記第１及び第２のセルアレイのビット線と前記センスノードとをそれぞれ接続する第１及び第２のカラムゲートを有し、前記ビット線方向に配列された複数のセル子ブロックと、
前記複数のセル子ブロックの配列のビット線方向の少なくとも一端側に設けられ前記メモリセルに対してアクセスするデータの入出力を制御する入出力制御部と、
前記複数のセル子ブロック間及び前記入出力制御部とこれに隣接するセル子ブロックとの間に設けられ隣接セル子ブロックのビット線間及び前記入出力制御部とこれに隣接するセル子ブロックのビット線との間を接続するビット線ゲートと、
前記複数のセル子ブロックの前記ワード線方向の一端側に設けられ前記ワード線を選択するロウデコーダと、
前記メモリセルに対するアクセス時に前記第１及び第２のカラムゲート並びに前記ビット線ゲートにより接続されたビット線間を介した前記メモリセルと前記入出力制御部との間のデータ転送経路を形成する制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記センスアンプ回路は、ゲートに前記センスノードが接続された第１の第１導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記センスノードが接続され、ゲートに前記第１の第１導電型トランジスタのドレインが接続された第１の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１の第１導電型トランジスタのドレインが接続され、ゲートに制御信号線が接続された第２の第２導電型トランジスタと、ソースに第２電源が接続され、ドレインに前記第１の第１導電型トランジスタのソースが接続され、ゲートに前記制御信号線が接続された第２の第１導電型トランジスタとを有し、前記制御信号線に与えられた制御信号で活性化される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記複数の第１及び第２のカラムゲート及び前記複数のビット線ゲートを同時に活性化させるように制御する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記複数の第１及び第２のカラムゲートをデータ転送の方向に応じて所定の遅延時間を介して順次活性化させるように制御する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記制御回路は、
前記メモリセルへのアクセスに際して、全ての前記ビット線ゲートを活性化させた後、アクセスするメモリセルが含まれるセル子ブロックと前記入出力制御部に隣接するセル子ブロックとの間のセル子ブロックにおいて、センスアンプ回路がアクセスするデータを確定した後、データの転送方向に応じた次のセル子ブロックの前記第１及び第２のカラムゲートを活性化させる
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記制御回路は、
前記メモリセルへのアクセスに際して、アクセスするメモリセルが含まれるセル子ブロックと前記入出力制御部に隣接するセル子ブロックとの間のセル子ブロックにおいて、センスアンプ回路がアクセスするデータを確定した後、データの転送方向に応じた次のセル子ブロックとの間のビット線ゲートを活性化させる
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記制御回路は、
前記複数のセル子ブロックの前記ワード線方向の一端側に設けられ、前記セル子ブロックを構成するメモリセル及びセンスアンプ回路と対応し、これらと同等に構成されたレプリカメモリセル及びレプリカセンスアンプ回路を含むレプリカ回路と、
前記レプリカセンスアンプ回路がデータを確定した後、データ転送方向に応じた次のセル子ブロック及びこれに対応する次のレプリカセンスアンプ回路を活性化させる転送許可回路と
を有することを特徴とする請求項５記載の半導体記憶装置。
【請求項９】
前記ビット線ゲートは、
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列に接続してなるパスゲート、又はＮＭＯＳトランジスタにより構成される
ことを特徴とする請求項１乃至８記載のいずれか１項記載の半導体記憶装置。
【請求項１０】
前記第１及び第２のカラムゲートは、
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列に接続してなるパスゲート、又はＮＭＯＳトランジスタにより構成される
ことを特徴とする請求項２乃至９記載のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
最近のＳＲＡＭについて、動作電圧の低電圧化や高速化が望まれているが、この点については、ビット線浮遊容量が大きな問題となる。ビット線浮遊容量は、メモリセルやビット線材料の他、ビット線１本あたりのセル数により決まる。そこで、１本あたりのセル数を削減しつつ、メモリ容量を確保する技術の１つとして、階層ビット線構造を持つＳＲＡＭ回路が提案されている（非特許文献１）。
【０００３】
ところが、この階層ビット線構造では、各メモリセルとローカルセンスアンプを接続するローカルビット線の他に、各ローカルセンスアンプとＩ／Ｏを接続するグローバルビット線が必要となる。そのため、配線層を余計に設けなければならず、階層構造を持たない回路に比べ、余分なマスク作成が必要になり、これがチップ全体のコストアップにつながることとなる。
【非特許文献１】John Wuu et.al., 2005 IEEE International Solid-State Circuits Conference, pp488-489, 618
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、配線層の増加を招くことなくデータ入出力可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様において半導体記憶装置は、互いに交差する複数のワード線及び複数のビット線並びにこれらワード線及びビット線の各交差部に接続されたメモリセルを有し前記ビット線方向に配列された複数のセルアレイと、前記複数のセルアレイ間に設けられ隣接セルアレイのビット線間を接続するビット線ゲートと、前記メモリセルに対するアクセス時に前記ビット線ゲートにより接続されたビット線間を介したデータ転送経路を形成する制御回路とを備えたことを特徴とする。
【０００６】
本発明の第２の態様において半導体記憶装置は、互いに交差する複数のワード線及び複数のビット線並びにこれらワード線及びビット線の各交差部に接続されたメモリセルを有し前記ビット線方向に配列された第１及び第２のセルアレイ、これら第１及び第２のセルアレイ間のセンスノードに接続されたセンスアンプ回路、並びに前記第１及び第２のセルアレイのビット線と前記センスノードとをそれぞれ接続する第１及び第２のカラムゲートを有し、前記ビット線方向に配列された複数のセル子ブロックと、前記複数のセル子ブロックの配列のビット線方向の少なくとも一端側に設けられ前記メモリセルに対してアクセスするデータの入出力を制御する入出力制御部と、前記複数のセル子ブロック間及び前記入出力制御部とこれに隣接するセル子ブロックとの間に設けられ隣接セル子ブロックのビット線間及び前記入出力制御部とこれに隣接するセル子ブロックのビット線との間を接続するビット線ゲートと、前記複数のセル子ブロックの前記ワード線方向の一端側に設けられ前記ワード線を選択するロウデコーダと、前記メモリセルに対するアクセス時に前記第１及び第２のカラムゲート並びに前記ビット線ゲートにより接続されたビット線間を介した前記メモリセルと前記入出力制御部との間のデータ転送経路を形成する制御回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、配線層の増加を招くことなくデータ入出力可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成図である。
【００１０】
本実施形態に係る半導体記憶装置は、第１のセルアレイＣＡ＜ｉ＞（ｉは偶数）、第２のセルアレイＣＡ＜ｉ＋１＞及びその間に配置されたセンスアンプ部ＳＡからなる複数のセル子ブロックＣＢＬＫ０，ＣＢＬＫ１，…を有する。これらセル子ブロックＣＢＬＫを構成するセルアレイＣＡは、それぞれ図中縦方向に延びるビット線ＢＬ，ＢＬＢからなるビット線対と、図中横方向に延びるワード線ＷＬと、これらの交差部に接続された複数のマトリクス配置されたメモリセルＭＣとを有する。これらセル子ブロックＣＢＬＫは、ビット線ＢＬ，ＢＬＢ方向に配列されている。セル子ブロックＣＢＬＫの配列方向の一端側には、入出力制御部Ｉ／ＯＣｏｎｔが配置されている。入出力制御部Ｉ／ＯＣｏｎｔとこれに隣接するセル子ブロックＣＢＬＫ０の間及び各セル子ブロックＣＢＬＫ０，ＣＢＬＫ１，…間には、隣接するビット線ＢＬ，ＢＬＢ間を接続するビット線ゲートＢＬＧ０．ＢＬＧ１，…がそれぞれ介挿されている。各セル子ブロックＣＢＬＫ０，ＣＢＬＫ１，…のワード線ＷＬ方向の一端側には、ロウアドレスに応じてワード線ＷＬを選択するロウデコーダＲＤ０，ＲＤ１，…が配置されている。また、センスアンプ部ＳＡ及びビット線ゲートＢＬＧのワード線ＷＬ方向の一端側には、これらを制御するセンスアンプ制御部ＳＡＣｏｎｔ及びビット線ゲート制御部ＢＬＧＣｏｎｔがそれぞれ配置され、これらが、制御部ＳＡＣｏｎｔ，ＢＬＧＣｏｎｔ及び入出力制御部Ｉ／ＯＣｏｎｔを総括的に制御するコントロール回路ＣＯＮＴと共に本実施形態におけるメモリセルＭＣへのアクセス経路を形成するための制御回路を構成している。
【００１１】
メモリセルＭＣは、例えば、図２に示すような６トランジスタ型メモリセルである。すなわち、６トランジスタ型メモリセルは、ソースが電源端ＶＤＤ及び接地端ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えた第１のインバータＩＶ１と、ソースが電源端ＶＤＤ及び接地端ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１，ＩＶ２の入力と出力は相互に接続されている。ビット線ＢＬと第１のインバータＩＶ１の出力端との間には、第１のトランスファトランジスタＱ５が接続され、ビット線ＢＬＢと第２のインバータＩＶ２の出力端との間には、第２のトランスファトランジスタＱ６が接続されている。第１及び第２のトランスファトランジスタＱ５，Ｑ６のゲートは、ワード線ＷＬに接続されている。なお、この６トランジスタ型メモリセルを用いた書き込み動作は、ビット線ＢＬ，ＢＬＢの双方で行われるが、読み出し動作については、一方のビット線ＢＬのみからなされるシングルエンド読み出しでも良い。
【００１２】
センスアンプ部ＳＡは、第１及び第２のセルアレイＣＡのビット線ＢＬ，ＢＬＢと第１及び第２のセンスノードＮＡ及びＮＢとの間を接続する第１及び第２のカラムゲート２ａ，２ｂと、センスノードＮＡ及びＮＢ間に接続されて、センスノードＮＡ，ＮＢに現れたデータを検知し増幅するセンスアンプ回路Ｓ／Ａを備えて構成されている。
【００１３】
図３は、図１に示したセンスアンプ部ＳＡの具体的構成例を示す回路図である。
【００１４】
第１のカラムゲート２ａは、第１のセルアレイＣＡ＜i＞の各ビット線ＢＬ及びＢＬＢと共通のセンスノードＮＡ及びＮＢとを接続するＮＭＯＳトランジスタＱ７及びＱ８から構成されている。また、第２のカラムゲート２ｂは、第２のセルアレイＣＡ＜i＋１＞の各ビット線ＢＬ及びＢＬＢと共通のセンスノードＮＡ及びＮＢを接続するＮＭＯＳトランジスタＱ９及びＱ１０から構成されている。これら第１及び第２のカラムゲート２ａ，２ｂは、センスアンプ制御回路ＳＡＣｏｎｔから与えられ、カラムゲート制御信号線ＣＳＬ＿ｄ及びＣＳＬ＿ｕを介してＰＭＯＳトランジスタＱ７乃至Ｑ１０のゲートに入力される正論理のカラムゲート制御信号によりオン／オフ制御され、複数のビット線対のうちの一つをセンスノードＮＡ，ＮＢに接続する。
【００１５】
センスアンプ回路Ｓ／Ａは、センスノードＮＡ及びＮＢの一方に現れた“Ｌ”レベルのデータで他方のセンスノードをプルアップするクロスカップル３、センスノードＮＡ及びＮＢを“Ｈ”レベルにプリチャージするプリチャージ回路４、並びにセンスノードＮＡ及びＮＢに現れたデータを検知し増幅するセルフセンス回路５を有する。
【００１６】
クロスカップル３は、ソースに電源端ＶＤＤ、ドレインに第１のセンスノードＮＡ、ゲートに第２のセンスノードＮＢが接続されたＰＭＯＳトランジスタＱ１１と、ソースに電源端ＶＤＤ、ドレインに第２のセンスノードＮＢ、ゲートに第１のセンスノードＮＡが接続されたＰＭＯＳトランジスタＱ１２により構成されている。この回路は、“Ｌ”レベルにあるセンスノードによって反対側のセンスノードを“Ｈ”レベルに引き上げるものである。
【００１７】
プリチャージ回路４は、電源端ＶＤＤ−センスノードＮＡ間、電源端ＶＤＤ−センスノードＮＢ間及びセンスノードＮＡ、ＮＢ間にそれぞれ接続されゲートにプリチャージ信号ｐｒｅが入力される３つのＰＭＯＳトランジスタＱ１３、Ｑ１４、及びＱ１５で構成されており、メモリセルＭＣへのアクセスの際、予め、センスノードＮＡ及びＮＢを“Ｈ”レベルにプリチャージするものである。プリチャージ回路４は、負論理のプリチャージ信号ｐｒｅにより制御され、“Ｌ”レベルのときに活性化される。
【００１８】
セルフセンス回路５は、センスノードＮＡ及びＮＢに対応する第１及び第２のセルフセンス回路で構成される。第１のセルフセンス回路は、第１の第１導電型トランジスタであるＰＭＯＳトランジスタＱ１６と、第１及び第２の第２導電型トランジスタであるＮＭＯＳトランジスタＱ１７及びＱ１８とからなり、ＰＭＯＳトランジスタＱ１６のゲートとＮＭＯＳトランジスタＱ１７のドレインはセンスノードＮＡに接続され、ＰＭＯＳトランジスタＱ１６のドレインとＮＭＯＳトランジスタＱ１７のゲートはＮＭＯＳトランジスタＱ１８のドレインに接続されている。また、ＰＭＯＳトランジスタＱ１６のソースには、ＰＭＯＳトランジスタＱ１９を介して電源端ＶＤＤが接続され、ＮＭＯＳトランジスタＱ１７及びＱ１８のソースには接地端ＶＳＳが接続されている。同様に、第２のセルフセンス回路は、第３の第１導電型トランジスタであるＰＭＯＳトランジスタＱ２０と、第３及び第４の第２導電型トランジスタであるＮＭＯＳトランジスタＱ２１及びＱ２２とからなり、ＰＭＯＳトランジスタＱ２０のゲートとＮＭＯＳトランジスタＱ２１のドレインはセンスノードＮＢに接続され、ＰＭＯＳトランジスタＱ２０のドレインとＮＭＯＳトランジスタＱ２１のゲートはＮＭＯＳトランジスタＱ２２のドレインに接続されている。また、ＰＭＯＳトランジスタＱ２０のソースには、第１のセルフセンス回路と共有するＰＭＯＳトランジスタＱ１９を介して電源端ＶＤＤが接続され、ＮＭＯＳトランジスタＱ２１及びＱ２２のソースには接地端ＶＳＳが接続されている。この構成によるセルフセンス回路５は、ＰＭＯＳトランジスタＱ１９、ＮＭＯＳトランジスタＱ１８及びＱ２２の各ゲートに入力される負論理の検知回路制御信号ＳＡｐｒｅにより活性化される。
【００１９】
入出力制御部Ｉ／ＯＣｏｎｔは、ビット線対及びセンスノード対を介して、本実施形態に係る半導体記憶装置と外部とのデータの授受を制御する。
【００２０】
ビット線ゲートＢＬＧは、各隣接するビット線ＢＬ，ＢＬＢ同士を接続する一対のＮＭＯＳトランジスタからなり、それらＮＭＯＳトランジスタのゲートには、各ビット線ゲート制御部ＢＬＧＣｏｎｔから延びるビット線ゲート制御信号線ＮＧＬが接続され、ビット線制御信号によりオン／オフ制御される。
【００２１】
センスアンプ制御部ＳＡＣｏｎｔは、センスアンプ部ＳＡを制御するものであり、具体的には、カラムゲート制御信号線ＣＳＬｉ＿ｕ及びＣＳＬｉ＿ｄを介したカラムゲートのオン／オフ制御、センスアンプ活性化信号ＳＡｐｒｅによるセンスアンプ回路の活性化／非活性化制御を行う。
【００２２】
ビット線ゲート制御部ＢＬＧＣｏｎｔは、ビット線ゲート制御信号線ＮＧＬに正論理のビット線ゲート制御信号を与え、ビット線ゲートＢＬＧをオン／オフ制御する。
【００２３】
コントロール回路ＣＯＮＴは外部から与えられるクロック信号ＣＬＫ、アドレス信号ＡＤＤ、及び読み出し／書き込み信号Ｒ／Ｗに応じて、入出力制御部Ｉ／ＯＣｏｎｔ、ロウデコーダＲＤ、センスアンプ制御部ＳＡＣｏｎｔ、及びビット線ゲート制御部ＢＬＧＣｏｎｔを制御する。
【００２４】
この構成による半導体記憶装置について、メモリセルＭＣからのデータ読み出し時の動作を以下に説明する。
【００２５】
図４は、本実施形態におけるデータ読み出し時の各部の信号レベルを示すタイミングチャートである。
【００２６】
ここでは、セルアレイＣＡ３が有するメモリセルＭＣからデータを読み出す場合を例に説明する。
【００２７】
ワード線ＷＬ３選択前（ＷＬ３＝“Ｌ”レベル）、プリチャージ信号ｐｒｅは“Ｌ”レベルにあるため、プリチャージ回路４は活性化されており、センスノードＮＡ及びＮＢは“Ｈ”レベルにプリチャージされている。センスアンプ回路活性化信号ＳＡｐｒｅは、“Ｈ”レベルにあるため、セルフセンス回路５は非活性状態にあり、内部のノードＮａ及びＮｂは“Ｌ”レベルになっている。
【００２８】
ここで、外部から与えられるクロック信号ＣＬＫの立ち上がりを起点とし、ロウデコーダＲＤ３でアドレスが指定され、ワード線ＷＬ３が選択される。さらに、同時に指定されたカラムのカラムゲート２ａ及び２ｂとビット線ゲートＢＬＧは一斉にオンされる。また、プリチャージ回路４は非活性化され、セルフセンス回路５は活性化される。このとき、選択されたメモリセルＭＣのビット線ＢＬ３側のセルノードが“Ｈ”、ビット線ＢＬＢ３側のセルノードが“Ｌ”であるとすると、メモリセルＭＣの駆動用ＮＭＯＳトランジスタＱ４がオン状態になり、セルアレイＣＡ３のビット線ＢＬＢ３は“Ｌ”レベルに引き下げられていく。続いて、カラム選択信号ＣＳＬ１＿ｕとビット線ＢＬＢ３のレベル差がカラムゲート２ｂのＮＭＯＳトランジスタＱ１０の閾値を超えると、ＮＭＯＳトランジスタＱ１０がオンされ、センスノードＮＢ１は“Ｌ”レベルに引き下げられる。これにより、クロスカップル３のＰＭＯＳトランジスタＱ１１がオンされ、センスノードＮＡ１は“Ｈ”レベルに引き上げられる。また、センスアンプ部ＳＡ１のセルフセンス回路５のＰＭＯＳトランジスタＱ２０もオンされるが、このとき、ＰＭＯＳトランジスタＱ１９はオン状態であるため、ノードＮｂは“Ｈ”レベルとなりＮＭＯＳトランジスタＱ２１はオン状態に変化する。よって、ビット線ＢＬＢ３の電位は、セルノードＮＢ１及びＮＭＯＳトランジスタＱ２１を介して急峻に“Ｌ”レベルに引き下げられることになる。なお、トランジスタＱ２０の駆動力をトランジスタＱ４の駆動力よりも十分に大きくしておくことにより、“Ｌ”レベル遷移の時間を短縮することができる。
【００２９】
このように確定されたセンスノードＮＡ１及びＮＢ１のデータにより、次のカラムゲート２ａがオン状態となるので、選択されたメモリセルＭＣの駆動用ＮＭＯＳトランジスタＱ４及びセルフセンス回路５の駆動用のＮＭＯＳトランジスタＱ２１を介して次のビット線ＢＬＢ２の電荷が放電されて、次のビット線ＢＬＢ２は“Ｌ”レベルに変化し始める。このビット線ＢＬＢ２のレベル変化で、次のビット線ゲートＮＧＬ１がオン状態になり、次のビット線ＢＬＢ１のレベルが低下していく。このビット線ＢＬＢ１のレベル低下は、次のセンスアンプ部ＳＡ０のセルフセンス回路５で検知・増幅された上でセルアレイＣＡ０のビット線ＢＬ０及びＢＬＢ０に伝えられる。
【００３０】
以上により、セルアレイＣＡ３のメモリセルＭＣから読み出されたデータが、ビット線ＢＬ３，ＢＬＢ３→センスノードＮＡ１，ＮＢ１→ビット線ＢＬ２，ＢＬＢ２→…→ビット線ＢＬ０，ＢＬＢ０を介して入出力制御部Ｉ／ＯＣｏｎｔに伝わり、メモリセルＭＣのデータが外部へと出力されることとなる。
【００３１】
次に、データ書き込み時の動作について説明する。
【００３２】
図５は、本実施形態におけるデータ書き込み時の各部の信号レベルを示すタイミングチャートである。
【００３３】
ここでは、ビット線ＢＬ及びＢＬＢに対して外部から与えられたデータをそれぞれ“Ｈ”レベル、“Ｌ”レベルとし、セルアレイＣＡ３が有するメモリセルＭＣにデータを書き込むものとして説明する。
【００３４】
データの書き込み動作前の状態は、上述のデータ読み出し時におけるワード線ＷＬ３選択前の状態と同様である。
【００３５】
ここで、外部から与えられたクロック信号ＣＬＫの立ち上がりを起点とし、指定されたカラムのカラムゲートＣＳＬ＿ｄ及びＣＳＬ＿ｕとビット線ゲートＢＬＧを一斉にオンにし、セルフセンス回路５を活性化、プリチャージ回路４を非活性化させる。
【００３６】
このとき、入出力制御部Ｉ／ＯＣｏｎｔからデータが与えられると、ビット線ＢＬＢ０を介してセンスセンスアンプＳＡ０のセンスノードＮＢ０は“Ｌ”レベルに引き下げられるため、セルフセンス回路５のＰＭＯＳトランジスタＱ２０はオンされる。その後、オン状態にあるＰＭＯＳトランジスタＱ１９を介してノードＮｂは電源端ＶＤＤと接続されるため、駆動用ＮＭＯＳトランジスタＱ２１はオンされる。これにより、センスノードＮＢ０は接地端ＶＳＳに接続され、急峻に“Ｌ”レベルに引き下げられることとなる。
【００３７】
この変化は、セルアレイＣＡ１のビット線ＢＬＢ１、さらには、ビット線ゲートＢＬＧ１を介してセルアレイＣＡ２のビット線ＢＬＢ２と、最終的にセルアレイＣＡ３のビット線ＢＬＢ３に現れることとなる。
【００３８】
このように、ビット線ＢＬ３及びＢＬＢ３の信号レベルが確定した後、ロウデコーダＲＤ３によりワード線ＷＬ３が選択され、選択されたメモリセルＭＣにデータが保持されることとなる。
【００３９】
本実施形態によれば、複数の小さいセルアレイからなるセル子ブロックの各ビット線ＢＬ，ＢＬＢを経由して、データ読み出し時には、選択されたメモリセルＭＣから入出力制御部Ｉ／ＯＣｏｎｔへのデータ読み出し経路を、また、データ書き込み時には、入出力制御部Ｉ／ＯＣｏｎｔから選択されたメモリセルＭＣへのデータ書き込み経路をそれぞれ形成するようにしているので、グローバルビット線を追加することなくデータの入出力が可能となる。
【００４０】
また、この実施形態によれば、図３に示すセルフセンス回路５を使用することにより、高いディスターブ耐性が得られるという効果がある。すなわち、このセルフセンス回路５を使用した場合、センスノードＮＡ，ＮＢの電位が、セルフセンス回路５のＰＭＯＳトランジスタＱ１６，Ｑ２０の閾値分だけ低下しないとセルフセンス回路５が動作しないので、その分だけディターブマージンを大きくとることができる。このため、ビット線ゲートＢＬＧ及びカラムゲート２ａ，２ｂをメモリアクセスと同時に活性化してもディスターブが生じることがなく、制御回路は各ビット線ゲートＢＬＧ及びカラムゲート２ａ，２ｂの活性化タイミングを調整する必要がないという利点がある。
【００４１】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体記憶装置のセンスアンプ回路の回路図である。
【００４２】
本実施形態は、図３に示したセンスアンプ回路Ｓ／Ａのセルフセンス回路５に代えて差動回路１５を使用した点において第１の実施形態と異なる。
【００４３】
差動回路１５は、ソースに電源端ＶＤＤが接続された負荷用のＰＭＯＳトランジスタＱ３１のドレイン及び駆動用のＮＭＯＳトランジスタＱ３２のドレインを接続してなるインバータＩＶ３と、ソースに電源端ＶＤＤが接続された負荷用のＰＭＯＳトランジスタＱ３３のドレイン及び駆動用のＮＭＯＳトランジスタＱ３４のドレインを接続してなるインバータＩＶ４とからなり、インバータＩＶ３の入力端及び出力端とインバータＩＶ４の出力端及び入力端が相互に接続されている。さらに、インバータＩＶ３の出力端及びインバータＩＶ４の入力端はセンスノードＮＡに接続され、インバータＩＶ３の入力端及びインバータＩＶ４の出力端はセンスノードＮＢに接続されている。また駆動用のＮＭＯＳトランジスタＱ３２及びＱ３４はＰＭＯＳトランジスタＱ３５を介して接地端ＶＳＳに接続される。このように構成された差動回路１５は、制御回路に含まれるセンスアンプ制御部ＳＡＣｏｎｔより与えられ、ＰＭＯＳトランジスタＱ３５のゲートに入力されるセンスアンプ活性化信号ＳＡｐｒｅにより活性化される。
【００４４】
この構成による半導体記憶装置について、メモリセルＭＣからのデータ読み出し時の動作を以下に説明する。
【００４５】
図７は、本実施形態におけるデータ読み出し時の各部の信号レベルを示すタイミングチャートである。
【００４６】
ここでは、ビット線ＢＬに接続されたメモリセルＭＣのセルノードに“Ｈ”レベル、他方のセルノードに“Ｌ”レベルが保持されているものとして説明する。
【００４７】
ワード線ＷＬ選択前（ＷＬｉ＝“Ｈ”レベル）、プリチャージ回路は活性状態（ｐｒｅ＝“Ｈ”レベル）、差動回路１５は非活性の状態（ＳＡｐｒｅ＝“Ｌ”レベル）にある。したがって、差動回路１５のノードＮａ及びＮｂはともに“Ｈ”レベルである。
【００４８】
次に、ロウデコーダＲＤによりワード線ＷＬが選択されると、ワード線ＷＬにより選択されたメモリセルＭＣの駆動用ＮＭＯＳトランジスタＱ４がオン状態となるので、このトランジスタＱ４を介してビット線ＢＬＢの電荷が放電され、ビット線ＢＬＢのレベルは緩やかに“Ｌ”レベルに変化する。このビット線ＢＬＢのレベル変化は、カラムゲート２ｂを介してセンスノードＮＢに現れる。
【００４９】
この状態において、差動回路１５を活性化させると（センスアンプ活性化信号＝ＳＡｐｒｅ＝“Ｈ”）、差動回路１５の差動増幅動作によりセンスノードＮＢが “Ｌ”レベルに急峻に引下げられ、センスノードＮＡは、 “Ｈ”レベルに引き上げられる。
【００５０】
このようにラッチされたデータは、センスノードＮＡ及びＮＢを介して、隣接するセルアレイのビット線ＢＬ及びＢＬＢに順次伝えられ、入出力制御回路Ｉ／ＯＣｏｎｔに伝えられ、外部へと読み出される。
【００５１】
次に、データ書き込み時の動作について説明する。
【００５２】
図８は、本実施形態におけるデータ書き込み時の各部の信号レベルを示すタイミングチャートである。
【００５３】
図に示すように、メモリセルＭＣへのデータ書き込みも、ビット線ＢＬ及びＢＬＢとセンスノードＮＡ及びＮＢを介し外部からメモリセルＭＣに向かってデータが伝えられる点を除けば、上述したデータ読み出し時の動作と同様の原理である。
【００５４】
本実施形態によれば、センスノードＮＡ及びＮＢのデータが確定する前に差動回路１５を活性化させた場合にディスターブが発生する可能性があるが、センスノードＮＡ及びＮＢ上のデータが確定する所定のタイミングにより差動回路１５を活性化させることで、わずかなビット線の信号レベルの変化についても検知し増幅することが可能となる。このため、データのアクセス速度を先の実施形態よりも速くすることができるという利点がある。
【００５５】
［第３の実施形態］
図９は、本発明の第３の実施形態に係る半導体記憶装置の構成図である。
【００５６】
この実施形態では、第１の実施形態に係る半導体記憶装置の制御回路に、さらに第１及び第２のカラムゲート２ａ，２ｂ及びビット線ゲートＢＬＧ等を、データの転送方向に応じて所定の遅延時間を介して順次活性化させていくように、これらゲートの活性化タイミングを制御する手段を追加したものである。
【００５７】
ゲートの活性化タイミングは、所定の遅延処理を介して順次なされるようにしても良いが、各センスアンプ部がアクセスするデータを確定した後にされるようにすることが好ましい。
【００５８】
そのようなゲート活性化タイミングを制御する制御回路として、この実施形態では、レプリカ回路２１と転送許可回路２３を更に追加している。
【００５９】
レプリカ回路２１は、セル子ブロックＣＢＬＫとロウデコーダＲＤの間に設けられており、レプリカセルアレイＲＣＡ０，ＲＣＡ１，…及びレプリカセンスアンプ部ＲＳＡ０，ＲＳＡ１，…で構成されている。
【００６０】
レプリカセルアレイＲＣＡは、ワード線ＷＬをセルアレイＣＡと共有しており、セルアレイＣＡのビット線ＢＬ及びＢＬＢと並行し、ワード線ＷＬと交差するレプリカビット線ＲＢＬ及びＲＢＬＢを備えており、さらに、それらワード線ＷＬとレプリカビット線ＲＢＬ及びＲＢＬＢの各交差点には、メモリセルＭＣと同等に構成されたレプリカメモリセルＲＭＣが接続されている。
【００６１】
レプリカセンスアンプ部ＲＳＡは、センスアンプ部ＳＡと同等に構成され、第１及び第２のレプリカカラムゲート２５ａ，２５ｂと、このレプリカカラムゲート２５ａ，２５ｂを介してレプリカビット線ＲＢＬ及びＲＢＬＢに接続されるレプリカセンスノード対と、レプリカセンスノード対に接続されたレプリカセンスアンプ回路ＲＳ／Ａを有する。レプリカセンスアンプ回路ＲＳ／Ａは、図３又は図６に示したように、センスアンプ回路Ｓ／Ａと同様に構成されている。
【００６２】
レプリカカラムゲート２５ａ，２５ｂ及びレプリカセンスアンプ回路ＲＳ／Ａは、それぞれ、センスアンプ部ＳＡのカラムゲート２ａ，２ｂ及びセンスアンプ回路Ｓ／Ａと同時に制御される。つまり、レプリカカラムゲート２５ａ，２５ｂは、カラムゲート制御信号線ＣＳＬ＿ｄ及びＣＳＬ＿ｕを介してセンスアンプ制御部ＳＡＣｏｎｔにより制御され、また、レプリカセンスアンプ回路ＲＳ／Ａは、センスアンプ制御部ＳＡＣｏｎｔから与えられるプリチャージ活性化信号ｐｒｅ及びセンスアンプ活性化信号ＳＡｐｒｅにより活性化／非活性化制御される。
【００６３】
また、上記構成の他、レプリカセンスアンプ部ＲＳＡには、レプリカセンスノード対の２つの信号レベルを入力とするＮＡＮＤゲート２２が備えられている。
【００６４】
このＮＡＮＤゲート２２の出力信号であるセンスアンプ完了信号ＳＡＯＫは転送許可回路２３に転送される。センスアンプ完了信号ＳＡＯＫは、レプリカメモリセルＲＭＣのデータのレベルがレプリカセンスノード対に十分に現れたこと、すなわちレプリカセンスアンプ回路ＲＳ／Ａがデータを確定したことを通知するための信号である。
【００６５】
レプリカセルアレイＲＣＡ及びレプリカセンスアンプ部ＲＳＡからなるレプリカ回路２１は、セル子ブロックＣＢＬＫと同等な容量及び抵抗を持ち、センスするタイミングもセル子ブロックＣＢＬＫと等しくできる特徴がある。
【００６６】
転送許可回路２３は、上記センスアンプ完了信号ＳＡＯＫを受けて、センスアンプ活性化許可信号ＳＡＯＮを隣接するセンスアンプ制御部ＳＡＣｏｎｔに発行する。この信号により、隣接するセンスアンプＳＡのカラムゲート２ａ及び２ｂがオンされ、センスアンプ回路Ｓ／Ａが活性化される。
【００６７】
このような構成の半導体記憶装置において、メモリセルＭＣからのデータ読み出し時の動作を以下に説明する。
【００６８】
図１０は、本実施形態におけるデータ読み出し時の動作の概略図であり、図１１はデータ読み出し時の各部の信号レベルを示すタイミングチャートである。
【００６９】
ここでは、セルアレイＣＡ３が有するメモリセルＭＣからデータを読み出す場合を例に説明する。
【００７０】
まず、ロウデコーダＲＤ３によりワード線ＷＬ３が選択されるとメモリセルＭＣ及びレプリカメモリセルＲＭＣのデータがそれぞれビット線ＢＬ３及びＢＬＢ３、レプリカビット線ＲＢＬ３及びＲＢＬＢ３に与えられる（Ｓ１）。このレプリカビット線ＲＢＬ３及びＲＢＬＢ３に現れたデータは、レプリカセンスノード対に転送され、レプリカセンスアンプ部ＲＳＡ１にあるレプリカセンスアンプ回路で増幅される（Ｓ２）。続いて、レプリカセンスノード対に十分なレベル差が現れると、ＮＡＮＤゲート２２から転送許可回路２３にセンスアンプ完了信号ＳＡＯＫ１が与えられる（Ｓ３）。センスアンプ完了信号ＳＡＯＫ１を受けた転送許可回路２３は、隣接するセンスアンプ制御部ＳＡＣｏｎｔ０にある転送許可回路２３に対し、センスアンプ活性化許可信号ＳＡＯＮを発行する（Ｓ４）。そして、このセンスアンプ活性化許可信号ＳＡＯＮを受けたビット線ゲート転送許可回路４４が、セル子ブロックＣＢＬＫ０にあるセンスアンプ部ＣＡ０のカラムゲートをオンし、センスアンプＳ／Ａを活性化させる。また、同時にレプリカセンスアンプ部ＲＳＡ０のレプリカカラムゲートもオンされ、レプリカセンスアンプ回路ＲＳ／Ａも活性化される（Ｓ５）。
【００７１】
ここまでで、選択されたセルアレイＣＡ３に含まれるメモリセルＭＣのデータは、センスアンプＳＡ１、セルアレイＣＡ２のビット線ＢＬ２及びＢＬＢ２、ビット線ゲートＢＬＧ１、セルアレイＣＡ１のビット線ＢＬ１及びＢＬＢ１を介し、センスアンプ部ＳＡ０のセンスノードＮＡ及びＮＢに現れている。一方、レプリカセルアレイＲＣＡ３に含まれるレプリカセルＲＭＣのデータも、レプリカセンスアンプＲＳＡ１、レプリカセルアレイＲＣＡ２のレプリカビット線ＲＢＬ２及びＲＢＬＢ２、レプリカビット線ゲートＲＢＬＧ１、レプリカセルアレイＲＣＡ１のレプリカビット線ＲＢＬ１及びＲＢＬＢ１を介し、レプリカセンスアンプ部ＲＳＡ０のレプリカセンスノード対に現れている（Ｓ６）。
【００７２】
次に、センスアンプ部ＳＡ０のセンスノードＮＡ及びＮＢに現れたデータと、レプリカセンスアンプ部ＲＳＡ０のレプリカセンスノード対に現れたデータは、活性化されたセンスアンプ回路Ｓ／Ａとレプリカセンスアンプ回路ＲＳ／Ａにより増幅され隣接するセルアレイのビット線ＢＬ０及びＢＬＢ０とレプリカビット線ＲＢＬ０及びＲＢＬＢ０に流入する（Ｓ７）。
【００７３】
以上の動作により、セルアレイＣＡ３のメモリセルＭＣのデータが入出力制御部Ｉ／ＯＣｏｎｔに達し、外部に出力される（Ｓ８）。
【００７４】
一方、レプリカセルアレイＲＣＡ３のレプリカメモリセルＲＭＣのデータは、入出力制御部Ｉ／ＯＣｏｎｔのＮＡＮＤゲート２４に入力される。このＮＡＮＤゲート２４の出力は、読み出し終了をコントロール回路ＣＯＮＴに通知するものであり、これを受けてコントロール回路ＣＯＮＴは、各センスアンプ制御部ＳＡＣｏｎｔに対し、プリチャージ制御信号ＰＲＥ０を発行する（Ｓ９）。プリチャージ制御信号ＰＲＥ０は、ビット線ＢＬ及びＢＬＢ、レプリカビット線ＲＢＬ及びＲＢＬＢのプリチャージを全てのセンスアンプ制御部ＳＡＣｏｎｔに指示する信号である。これにより、全てのビット線ＢＬ及びＢＬＢ、レプリカビット線ＲＢＬ及びＲＢＬＢは“Ｈ”レベルにプリチャージされ、次のデータの読み出し及び書き込みが可能となる。
【００７５】
次に、データの書き込みについて、以下に説明する。
【００７６】
図１２は、本実施形態におけるデータ書き込み時の動作の概略図であり、図１３は、データ書き込み時の各部の信号レベルを示すタイミングチャートである。
【００７７】
まず、入出力制御部与えられたデータは、ビット線ゲートＢＬＧ０、セルアレイＣＡ０のビット線ＢＬ０及びＢＬＢ０を介し、センスアンプ部ＳＡ０のセンスノードＮＡ及びＮＢに達する。一方、レプリカ回路２１においても、レプリカビット線ゲートＲＢＬＧ０、レプリカセルアレイＲＣＡ０のレプリカビット線ＲＢＬ０及びＲＢＬＢ０を介し、レプリカセンスアンプ部ＲＳＡ０のレプリカセンスノード対に達する（Ｓ２０）。このレプリカセンスノード対のデータは、レプリカセンスアンプ部ＲＳＡ０にあるレプリカセンスアンプ回路ＲＳ／Ａで増幅される（Ｓ２１）。続いてレプリカセンスノードに十分なレベルのデータが現れると、ＮＡＮＤゲート２２から転送許可回路２３にセンスアンプ完了信号ＳＡＯＫ０が与えられる（Ｓ２２）。センスアンプ完了信号ＳＡＯＫ０を受けた転送許可回路２３は、隣接するセンスアンプ制御回路ＳＡＣｏｎｔ１の転送許可回路２３に対し、センスアンプ活性化許可信号ＳＡＯＮ０を発行する（Ｓ２３）。そして、このセンスアンプ活性化許可信号ＳＡＯＮ０を受けたセンスアンプ制御回路ＳＡＣｏｎｔ１の転送許可回路２３が、セル子ブロックＣＢＬＫ１にあるセンスアンプ部ＣＡ１のカラムゲートをオンし、センスアンプ回路Ｓ／Ａを活性化させる。また、同時にレプリカセンスアンプ部ＲＳＡ１のレプリカカラムゲートもオンされ、レプリカセンスアンプ回路ＲＳ／Ａも活性化される（Ｓ２４）。
【００７８】
ここまでで、外部から与えられたデータは、セルアレイＣＡ０のビット線ＢＬ０及びＢＬＢ０、センスアンプ部ＳＡ０、セルアレイＣＡ１のビット線ＢＬ１及びＢＬＢ１、ビット線ゲートＢＬＧ１、セルアレイＣＡ２のビット線ＢＬ２及びＢＬＢ２を介し、センスアンプ部ＳＡ１のセンスノードＮＡ及びＮＢに現れている。一方、レプリカ回路２１でも、レプリカセルアレイＲＣＡ０のレプリカビット線ＲＢＬ０及びＲＢＬＢ０、レプリカセンスアンプ部ＲＳＡ０、レプリカセルアレイＲＣＡ１のレプリカビット線ＲＢＬ１及びＲＢＬＢ１、レプリカビット線ゲートＲＢＬＧ１、レプリカセルアレイＲＣＡ２のビット線ＲＢＬ２及びＲＢＬＢ２を介しレプリカセンスアンプ部ＲＳＡ１のレプリカセンスノード対に現れている（Ｓ２５）。
【００７９】
次に、センスアンプ部ＳＡ１のセンスノードＮＡ及びＮＢに現れたデータと、レプリカセンスアンプ部ＲＳＡ１のレプリカセンスノード対に現れたデータは、活性化されたセンスアンプ回路Ｓ／Ａとレプリカセンスアンプ回路ＲＳ／Ａにより増幅され、隣接するセルアレイＣＡ３のビット線ＢＬ３及びＢＬＢ３とレプリカセルアレイＲＣＡ３のレプリカビット線ＲＢＬ３及びＲＢＬＢ３に流入する（Ｓ２６）。
【００８０】
以上により、セルアレイＣＡ３のビット線ＢＬ３及びＢＬＢ３にデータが達し、ＷＬ３が選択されるとセルアレイＣＡ３のメモリセルＭＣにデータが書き込まれる（Ｓ２７）。
【００８１】
その後、ロウデコーダＲＤ３は、コントロール回路ＣＯＮＴに対して、書き込み終了信号ＷＲＯＫを発行する（Ｓ２８）。これは、選択されたメモリセルＭＣへの書き込みが完了したことを通知するもので、これを受けて、コントロール回路ＣＯＮＴは、プリチャージ制御信号ＰＲＥ０を出力し、次の、データの読み出し及び書き込みの準備を行う（Ｓ２９）。
【００８２】
本実施形態によれば、グローバルビット線を使用しないため、配線層の増加を招くことなくデータ入出力可能である。
【００８３】
さらに、メモリセルの入出力データをセル子ブロック内で確定してから隣接するセル子ブロックに転送するため、途中のセンスアンプ回路によるデータのディスターブを防止することができる。
【００８４】
［第４の実施形態］
図１４は、本発明の第４の実施形態に係る半導体記憶装置の構成図であり、図１５及び図１６は、図１４に示したレプリカ遅延回路及びスタティック回路の回路図である。
【００８５】
本実施形態は、レプリカセンスアンプ回路ＲＳ／Ａをレプリカ遅延回路４１に替え、レプリカビット線ＲＢＬ及びＲＢＬＢにスタティック回路４２を設けており、さらには、レプリカビット線ＲＢＬ及びＲＢＬＢは一方へのデータ転送に使用され、データ読み出し及び書き込み時に使い分けられている点において第３の実施形態と異なる。
【００８６】
レプリカ遅延回路４２は、レプリカビット線ＲＢＬ及びＲＢＬＢを分割し、その間に接続されている。ＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２を接続してなるインバータＩＶ５、ＰＭＯＳトランジスタＱ４３及びＮＭＯＳトランジスタＱ４４を接続してなるインバータＩＶ６、ＰＭＯＳトランジスタＱ４５及びＮＭＯＳトランジスタＱ４６を接続してなるインバータＩＶ７、並びにＰＭＯＳトランジスタＱ４７及びＮＭＯＳトランジスタＱ４８を接続してなるインバータＩＶ８により構成されている。また、インバータＩＶ６の入力端にレプリカビット線ＲＢＬ＿ｄが接続され、インバータＩＶ６の出力がＩＶ５に入力され、ＩＶ５の出力端にレプリカビット線ＲＢＬ＿ｕが接続されている。同様に、インバータＩＶ７の入力端にレプリカビット線ＲＢＬＢ＿ｕが接続され、インバータＩＶ７の出力がＩＶ８に入力され、ＩＶ８の出力端にレプリカビット線ＲＢＬＢ＿ｄが接続されている。
【００８７】
ここで、インバータＩＶ５及びＩＶ６とインバータＩＶ７及びＩＶ８からなる２組のインバータ対の遅延時間は、センスアンプ回路Ｓ／Ａと同じ遅延時間を持っている。
【００８８】
スタティック回路４２は、ダイナミック回路であるレプリカビット線ＲＢＬ及びＲＢＬＢをスタティックにするための回路であり、レプリカビット線ＲＢＬ及びＲＢＬＢに対し、それぞれ第１及び第２のスタティック回路４２ａ及び４２ｂが設けられている。
【００８９】
第１のスタティック回路４２ａは、ＰＭＯＳトランジスタＱ５１と、ソースに電源端ＶＤＤ、ドレインにＮＭＯＳトランジスタＱ５１のドレインが接続されたＰＭＯＳトランジスタＱ５２と、入力端子にＮＭＯＳトランジスタＱ５１のソース、出力端にＮＭＯＳトランジスタＱ５１及びＰＭＯＳトランジスタＱ５２のゲートが接続されたインバータＩＶ９とから構成される。ＮＭＯＳトランジスタＱ５１は、レプリカビット線ＲＢＬに挿入されており、ソースはレプリカビット線ＲＢＬ＿ｄに、ドレインはレプリカビット線ＲＢＬ＿ｕに接続されている。
【００９０】
第２のスタティック回路４２ｂは、ＰＭＯＳトランジスタＱ５４と、ソースに電源端ＶＤＤ、ドレインにＮＭＯＳトランジスタＱ５４のドレインが接続されたＰＭＯＳトランジスタＱ５３と、入力端子にＮＭＯＳトランジスタＱ５３のソース、出力端子にＮＭＯＳトランジスタＱ５３及びＰＭＯＳトランジスタＱ５４のゲートが接続されたインバータＩＶ１０とから構成される。ＮＭＯＳトランジスタＱ５３は、レプリカビット線ＲＢＬＲに挿入されており、ソースはレプリカビット線ＲＢＬＢ＿ｕに、ドレインはレプリカビット線ＲＢＬＢ＿ｄに接続されている。
【００９１】
また、スタティック回路４２を構成する各ＭＯＳトランジスタは、セル子ブロックＣＢＬＫを構成するＭＯＳトランジスタと同じサイズとなっている。これはレプリカビット線容量を第３の実施形態のレプリカビット線ＲＬＢ及びＲＢＬＢの容量と同等にするためである。
【００９２】
本実施形態によれば、グローバルビット線を使用しないため、配線層の増加を招くことなくデータ入出力可能である。
【００９３】
さらに、レプリカビット線ＲＢＬ及びＲＢＬＢをスタティック回路にすることで、第３の実施形態と比べ、さらにノイズに対する耐性が強化され、より確実にデータ転送のタイミングを作ることができる。
【００９４】
［第５の実施形態］
図１７は、本発明の第５の実施形態に係る半導体記憶装置の構成図である。
【００９５】
本実施形態は、ビット線ゲート制御部ＢＬＧＣｏｎｔにビット線ゲート転送許可回路４４が設けられている点が第３の実施形態と異なる。
【００９６】
ビット線ゲート転送許可回路４４は、センスアンプ活性化許可信号ＳＡＯＮを受けたタイミングで、ビット線ゲートＢＬＧをオンする回路である。
【００９７】
この構成による半導体記憶装置では、センスアンプ制御部ＳＡＣｏｎｔにある転送許可回路４３から与えられるセンスアンプ活性化許可信号ＳＡＯＮにより、隣接するセンスアンプ部ＳＡのカラムゲート２ａ及び２ｂをオンし、センスアンプ回路Ｓ／Ａを活性化するのに加え、このタイミングと同時にビット線ゲート転送許可回路４４を介し、隣接するセル子ブロックＣＢＬＫとの間に設けられたビット線ゲートＢＬＧをオンする。
【００９８】
以上から、第３の実施形態では、全てのビット線ゲートを一斉にオンにするため、センスアンプ回路Ｓ／Ａは、隣接するセルアレイＣＡのビット線容量の影響を受けることとなる。一方、本実施形態では、ビット線ゲートＢＬＧがオフ状態となっているため、隣接するセルアレイＣＡのビット線容量の影響を防止することができる。
【００９９】
本実施形態によれば、グローバルビット線を使用しないため、配線層の増加を招くことなくデータ入出力可能である。
【０１００】
さらに、センスアンプ回路Ｓ／ＡがメモリセルＭＣのデータをセンスする際、隣接するセル子ブロックと遮断されることで、第３の実施形態に比べ、ビット線容量が低減でき、メモリセルＭＣのディスターブ耐性を向上させることができる。
【０１０１】
［第６の実施形態］
図１８は、本発明の第６の実施形態に係る半導体記憶装置の構成図である。
【０１０２】
本実施形態は、第４の実施形態に、第５の実施形態に係るは胴体記憶装置に含まれるビット線ゲート転送許可回路４４を付加したものである。
【０１０３】
具体的な動作については、第４及び第５の実施形態と同様である。
【０１０４】
本実施形態によれば、グローバルビット線を使用しないため、配線層の増加を招くことなくデータ入出力可能である。
【０１０５】
加えて、レプリカビット線対にスタティック回路４２ａ及び４２ｂを付加することでノイズの影響を低減することがでる。
【０１０６】
さらには、センスアンプＳ／Ａがデータをセンスする際、隣接するセル子ブロックＣＢＬＫと遮断されており、ビット線容量が低減されるため、より安定性を向上させることができる。
【０１０７】
［第７の実施形態］
図１９は、本発明の第７の実施形態に係る半導体記憶装置の構成図である。
【０１０８】
本実施形態の半導体記憶装置は、第1及び第２の機能ブロックＢＬＫ１及びＢＬＫ２により構成される。
【０１０９】
第１の機能ブロックＢＬＫ１は、第３の実施形態に係る半導体記憶装置と同等の構成をし、第２の機能ブロックＢＬＫ２は、第６の実施形態に係る半導体記憶装置と同様の構成をしている。
【０１１０】
本実施形態において、第１及び第２の機能ブロックＢＬＫ１及びＢＬＫ２の動作は、第３及び第６の実施形態に係る半導体記憶装置と同様であるが、第１及び第２の機能ブロックＢＬＫ１及びＢＬＫ２を選択的に使用できるところに特徴がある。つまり、動作速度を重視するシステムにおいては、よりビット線容量が小さい第１の機能ブロックＢＬＫ１を使用し、ノイズに強く安定性を重視する場合には、レプリカビット線対にスタティックを付加したＢＬＫ２を選択して使用できる。
【０１１１】
本実施形態によれば、グローバルビット線を使用しないため、配線層の増加を招くことなくデータ入出力ができ、さらにより多くの使用目的に対応する半導体記憶装置を提供することができる。
【０１１２】
［その他］
上記の各実施形態において、第１、第２のカラムゲート２ａ、２ｂ及びビット線ゲートＢＬＧの少なくとも一方を、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタで構成し、あるいはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成することもできる。
【０１１３】
また、第１、第２のカラムゲート２ａ、２ｂ及びビット線ゲートＢＬＧの少なくとも一方をＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列に接続したパスゲートで構成することもできる。
【０１１４】
さらに、第１、第２のカラムゲート２ａ、２ｂ及びビット線ゲートＢＬＧの少なくとも一方と、セルアレイＣＡ及びセンスアンプ回路Ｓ／Ａの少なくとも一方とを構成するＰＭＯＳトランジスタ又はＮＭＯＳトランジスタの閾値が異なる構成をとることもできる。
【０１１５】
上記いずれの場合であっても、セル電流及びセンスアンプ回路Ｓ／Ａに接続されるビット線容量をビット線電圧に対応させて設計することが可能となる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成図である。
【図２】同半導体記憶装置のメモリセルの回路図である。
【図３】同半導体記憶装置のセンスアンプ部の具体的構成例を示す回路図である。
【図４】同半導体記憶装置におけるデータ読み出し時の各部の信号レベルを示すタイミングチャートである。
【図５】同半導体記憶装置におけるデータ書き込み時の各部の信号レベルを示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る半導体記憶装置のセンスアンプ回路の回路図である。
【図７】同半導体記憶装置におけるデータ読み出し時の各部の信号レベルを示すタイミングチャートである。
【図８】同半導体記憶装置におけるデータ書き込み時の各部の信号レベルを示すタイミングチャートである。
【図９】本発明の第３の実施形態に係る半導体記憶装置の構成図である。
【図１０】同半導体記憶装置におけるデータ読み出し時の動作の概略図である。
【図１１】同半導体記憶装置におけるデータ読み出し時の各部の信号レベルを示すタイミングチャートである。
【図１２】同半導体記憶装置におけるデータ書き込み時の動作の概略図である。
【図１３】同半導体記憶装置におけるデータ書き込み時の各部の信号レベルを示すタイミングチャートである。
【図１４】本発明の第４の実施形態に係る半導体記憶装置の構成図である。
【図１５】同半導体記憶装置のレプリカ遅延回路の回路図である。
【図１６】同半導体記憶装置のスタティック回路の回路図である。
【図１７】本発明の第５の実施形態に係る半導体記憶装置の構成図である。
【図１８】本発明の第６の実施形態に係る半導体記憶装置の構成図である。
【図１９】本発明の第７の実施形態に係る半導体記憶装置の構成図である。
【符号の説明】
【０１１７】
２・・・カラムゲート、２ａ・・・第１のカラムゲート、２ｂ・・・第２のカラムゲート、３・・・クロスカップル、４・・・プリチャージ回路、５・・・セルフセンス回路、１５・・・差動回路、２１、３１・・・レプリカ回路、２２、２４・・・ＮＡＮＤゲート、２３、３３、４３・・・転送許可回路、２５・・・レプリカカラムゲート、２５ａ・・・第１のレプリカカラムゲート、２５ｂ・・・第２のレプリカカラムゲート、４１・・・レプリカ遅延回路、４２・・・スタティック回路、４２ａ・・・第１のスタティック回路、４２ｂ・・・第２のスタティック回路、４４・・・ビット線ゲート転送許可回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009163787.tif 000018
【図１７】
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【図１８】
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【図１９】
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