(57)【要約】【課題】動作の信頼性を向上させ、高周波数のシステムクロックに対応する半導体メモリ装置を提供する。【解決手段】本発明の半導体メモリ装置は、並列に入力される８ビットデータを部分直列化し、第１ないし第４直列化データとして出力する第１直列化手段３００Ａと、前記第１ないし第４直列化データの伝達を受け取って、前記第１ないし第４直列化データを部分直列化して第５直列化データ及び第６直列化データとして出力する第２直列化手段３００Ｂと、前記第５直列化データ及び第６直列化データを直列化して第７直列化データとして出力する第３直列化手段３００Ｃと、を備える。【選択図】  図３
2009211800.tif 000002
【特許請求の範囲】
【請求項１】
並列に入力される８ビットのデータを部分直列化し、第１ないし第４直列化データとして出力する第１直列化手段と、
前記第１ないし第４直列化データを受け取り、前記第１ないし第４直列化データを部分直列化して第５直列化データ及び第６直列化データとして出力する第２直列化手段と、
前記第５直列化データ及び第６直列化データを直列化して第７直列化データとして出力する第３直列化手段と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１ないし第４直列化データ内の各データウィンドウは、前記第７直列化データ内の各データウィンドウより４倍だけ大きいことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１直列化手段が、
並列に入力される前記８ビットデータの内の４ビットデータを前記第７直列化データ内の各データウィンドウの４倍だけ位相を移動させる位相移動部と、
並列に入力される前記８ビットデータのうち、残りの４ビットデータと、前記位相移動部の出力とを多重化して送信し、前記第１ないし第４直列化データとして出力するマルチプレクサと、
該マルチプレクサの出力をラッチするラッチ部と
を備えることを特徴とする請求項２に記載にの半導体メモリ装置。
【請求項４】
前記位相移動部は、
前記４ビットデータの位相を移動するための多数の単位位相移動部を備え、
それぞれの前記単位位相移動部は、
入力されるデータを反転するインバータと、
第１制御パルスに対応して前記インバータの出力を伝達する伝送ゲートと、
該伝送ゲートの出力をラッチし反転して出力を行うインバータラッチと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ラッチ部は、
前記マルチプレクサから出力された前記第１ないし第４直列化データをラッチする多数の単位ラッチ部を備え、
それぞれの単位ラッチ部は、
データ伝達信号に対応して、前記第１ないし第４直列化データ内のそれぞれのデータを反転して伝達する否定論理積(ＮＡＮＤ）ゲートと、
該否定論理積ゲートの出力を前記第７直列化データ内の各データウィンドウの４倍だけの間隔で伝達する伝送ゲートと、
該伝送ゲートの出力をラッチし反転して出力を行うインバータラッチと
を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
読込み命令に対応してデータ出力を活性化する読込みデータ出力信号と、データ出力の基準となるデータクロックに対応して前記位相移動部、前記マルチプレクサ、及び前記ラッチ部を制御する直列化制御部をさらに備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記直列化制御部が、
前記読込みデータ出力信号に対応して前記位相移動部を制御する第１制御パルスを生成する論理積回路と、
前記マルチプレクサを制御するために前記データクロックの周期の２倍だけの活性化区間を有する第２及び第３制御パルスを生成する第１及び第２ラッチと、
前記ラッチ部を制御するために前記データクロックの周期の４倍だけの活性化区間を有するデータ伝達信号を出力する第３ラッチと
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第２直列化手段から出力される前記第５直列化データ及び第６直列化データの各データウィンドウは、前記第７直列化データの各ウィンドウより２倍だけ大きいことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記第２直列化手段が、
前記第１ないし第４直列化データ内の一部のデータを前記第７直列化データ内の各データウィンドウの２倍だけ位相を移動させる位相移動部と、
前記第１ないし第４直列化データ内の残りの一部のデータと前記位相移動部の出力とを多重化して送信し、前記第５直列化データ及び第６直列化データを出力するためのマルチプレクサと、
該マルチプレクサの出力をラッチするラッチ部と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第３直列化手段が、
前記第５直列化データ及び第６直列化データ内の一部のデータを前記第７直列化データ内の各データウィンドウだけ位相を移動させる位相移動部と、
前記第５直列化データ及び第６直列化データ内の残りの一部のデータと前記位相移動部の出力とを多重化して送信し、前記第７直列化データを出力するマルチプレクサと
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
テスト動作またはトレーニング動作時に、前記第３直列化手段内の前記位相移動部は、システムクロックと同期しない任意のデータを出力し、前記マルチプレクサは、これを外部に伝達することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記位相移動部が、
データクロックに同期してデータを反転するためのデータ反転部と、
前記テスト動作または前記トレーニング動作時に、前記任意のデータを出力するための非同期データ生成部と、
前記データ反転部及び前記非同期データ生成部の出力をラッチし反転信号を出力するためのインバータラッチと
を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１直列化手段が、動作モードに応じて前記第１ないし第４直列化データのそれぞれに、プリアンブルデータを加えて出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記第１直列化手段が、
前記動作モードに応じて前記プリアンブルデータを出力してから並列に入力される前記８ビットデータの内の４ビットデータを、前記第７直列化データ内の各データウィンドウの４倍だけ位相を移動させるための位相移動部と、
並列に入力される前記８ビットデータの内の残りの４ビットデータと前記位相移動部の出力とを多重化して送信し、前記第１ないし第４直列化データを出力するためのマルチプレクサと、
該マルチプレクサの出力をラッチするためのラッチ部と
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記位相移動部は、前記４ビットデータのそれぞれに対応する多数の単位位相移動部を備え、
それぞれの前記単位位相移動部は、
入力されるデータを反転するためのインバータと、
第１制御パルスに対応して前記インバータの出力を伝達するための伝送ゲートと、
前記動作モードに応じて前記プリアンブルデータを出力してから前記伝送ゲートの出力をラッチし反転して出力を行うインバータラッチと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記インバータラッチが、
第１パターンイネーブル信号に対応して論理ハイレベルであるプリアンブルデータを伝達するためのトランジスタと、
第２パターンイネーブル信号が非活性化されると、前記伝送ゲート及び前記トランジスタの出力を反転し出力を行い、第２パターンイネーブル信号が活性化されると、論理ハイレベルであるプリアンブルデータを出力するための否定論理積ゲートと、
該否定論理積ゲートの出力を反転してフィードバックするための第２インバータと
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
読込み命令に対応してデータ出力を活性化する読込みデータ出力信号と、プリアンブル信号と、データ出力の基準となるデータクロックとに対応して、前記位相移動部、前記マルチプレクサ、及び前記ラッチ部を制御するための直列化制御部をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記直列化制御部が、
前記読込みデータ出力信号に対応して前記位相移動部を制御するための第１制御パルスを生成するための論理積回路と、
前記マルチプレクサを制御するために前記データクロックの周期の２倍だけの活性化区間を有する第２及び第３制御パルスを生成する第１及び第２ラッチと、
前記動作モードを決定するプリアンブル信号に対応して前記ラッチ部を制御するために前記データクロックの周期の４倍又は８倍の活性化区間を有するデータ伝達信号を出力する第３ラッチと、
前記第１制御パルスが活性化される前にプリアンブル信号及び第１パターン信号に対応して第１パターンイネーブル信号を出力する第４ラッチと、
前記第１制御パルスが活性化される前にプリアンブル信号及び第２パターン信号に対応して第２パターンイネーブル信号を出力する第５ラッチと
を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
並列に入力される８ビットデータを部分直列化して第１ないし第４直列化データとして出力し、前記第１ないし第４直列化データのデータウィンドウは、前記８ビットデータの全てが直列化された第７直列化データ内の各データウィンドウの４倍だけ増加され出力する第１直列化手段と、
前記第１ないし第４直列化データを部分直列化して第５直列化データ及び第６直列化データとして出力し、前記第５直列化データ及び第６直列化データのデータウィンドウは、前記第７直列化データ内の各データウィンドウの２倍だけ増加され出力する第２直列化手段と、
前記第５直列化データ及び第６直列化データを直列化して前記第７直列化データを出力する第３直列化手段と
を備えることを特徴とする信号伝達装置。
【請求項２０】
前記第１ないし第３直列化手段のそれぞれが、
入力されるデータの半分を、出力するデータのデータウィンドウだけ位相を移動するための位相移動部と、
前記入力されるデータの内の残り半分と前記位相移動部の出力とを多重化して送信し、前記出力するデータを生成するためのマルチプレクサと
を備えることを特徴とする請求項１９に記載の信号伝達装置。
【請求項２１】
前記第１直列化手段及び第２直列化手段のそれぞれが、前記マルチプレクサの出力をラッチして伝達するためのラッチ部をさらに備えることを特徴とする請求項２０に記載の信号伝達装置。
【請求項２２】
データ伝達を活性化するデータイネーブル信号とデータ出力の基準となるデータクロックとに対応して、前記第１直列化手段を制御するための直列化制御部をさらに備えることを特徴とする請求項１９に記載の信号伝達装置。
【請求項２３】
前記直列化制御部が、
前記データイネーブル信号に対応して、前記第１直列化手段内の位相移動部を制御するために、前記データクロックの周期だけ活性化区間を有するパルスを生成する論理積回路と、
前記第１直列化手段内のマルチプレクサを制御するために、前記データクロックの周期の２倍だけの活性化区間を有するパルスを生成する第１及び第２ラッチと、
前記第１直列化手段内のラッチ部を制御するために、前記データクロックの周期の４倍だけの活性化区間を有するパルスを出力する第３ラッチと
を備えることを特徴とする請求項２２に記載の信号伝達装置。
【請求項２４】
テスト動作またはトレーニング動作時に、前記第３直列化手段がシステムクロックと同期しない任意のデータを外部に出力することを特徴とする請求項１９に記載の信号伝達装置。
【請求項２５】
前記第１直列化手段が、動作モードに応じて前記第１ないし第４直列化データのそれぞれにプリアンブルデータを加えて出力することを特徴とする請求項１９に記載の信号伝達装置。
【請求項２６】
前記第１直列化手段が、
前記動作モードに応じて前記プリアンブルデータを出力してから並列に入力される前記８ビットデータの内の４ビットデータを、前記第７直列化データ内の各データウィンドウの４倍だけ位相を移動させるための位相移動部と、
並列に入力される前記８ビットデータの内の残りの４ビットデータと前記位相移動部の出力とを多重化して送信し、前記第１ないし第４直列化データを出力するためのマルチプレクサと
を備えることを特徴とする請求項２５に記載の信号伝達装置。
【請求項２７】
前記第２直列化手段及び第３直列化手段のそれぞれが、
入力されるデータの半分を、出力するデータのデータウィンドウだけ位相を移動するための位相移動部と、
前記入力されるデータの内の残り半分と前記位相移動部の出力とを多重化して送信し、前記出力するデータを生成するためのマルチプレクサと
を備えることを特徴とする請求項２５に記載の信号伝達装置。
【請求項２８】
前記第１直列化手段及び第２直列化手段のそれぞれが、前記マルチプレクサの出力をラッチして伝達するためのラッチ部をさらに備えることを特徴とする請求項２６に記載の信号伝達装置。
【請求項２９】
前記直列化制御部が、
前記データイネーブル信号に対応して、前記第１直列化手段内の位相移動部を制御するために、前記データクロックの周期だけ活性化区間を有する第１制御パルスを生成するための論理積回路と、
前記第１直列化手段内のマルチプレクサを制御するために、前記データクロックの周期の２倍だけの活性化区間を有する第２及び第３制御パルスを生成するための第１及び第２ラッチと、
前記第１直列化手段内のラッチ部を制御するために、前記データクロックの周期の４倍だけの活性化区間を有する第４制御パルスを出力するための第３ラッチと、
前記第１制御パルスが活性化される前にプリアンブル信号及び第１パターン信号に対応して前記位相移動部を制御するために第５制御パルスを出力するための第４ラッチと、
前記第１制御パルスが活性化される前に前記プリアンブル信号及び第２パターン信号に対応して前記位相移動部を制御するために第６制御パルスを出力するための第５ラッチと
を備えることを特徴とする請求項２２に記載の信号伝達装置。
【請求項３０】
読込み命令に対応して内部の単位セルから伝達されて並列に入力される８ビットデータを部分直列化して、第１ないし第４直列化データとして出力するための第１直列化ステップと、
前記第１ないし第４直列化データを部分直列化して、第５直列化データ及び第６直列化データとして出力するための第２直列化ステップと、
前記第５直列化データ及び第６直列化データを直列化して、第７直列化データとして出力するための第３直列化ステップと
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項３１】
前記第１直列化ステップにおいて出力される第１ないし第４直列化データの各データウィンドウが、前記第７直列化データ内の各データウィンドウの４倍であることを特徴とする請求項３０に記載の半導体メモリ装置の動作方法。
【請求項３２】
前記第１直列化ステップが、
並列に入力される前記８ビットデータの内の４ビットデータを、前記第７直列化データ内の各データウィンドウの４倍だけ位相を移動させるステップと、
並列に入力される前記８ビットデータの内の残りの４ビットデータと前記位相移動された４ビットデータとを多重化して送信し、前記第１ないし第４直列化データとして出力するステップと、
前記第１ないし第４直列化データをラッチするステップと
を含むことを特徴とする請求項３０に記載にの半導体メモリ装置の動作方法。
【請求項３３】
前記第２直列化ステップにおいて出力される前記第５直列化データ及び第６直列化データ内の各データウィンドウが、前記第７直列化データ内の各データウィンドウの２倍であることを特徴とする請求項３０に記載の半導体メモリ装置の動作方法。
【請求項３４】
前記第２直列化ステップが、
前記第１ないし第４直列化データ内の一部のデータを前記第７直列化データ内の各データウィンドウの２倍だけ位相を移動させるためのステップと、
前記第１ないし第４直列化データ内の残りの一部のデータと、前記位相移動された一部のデータとを多重化して送信し、前記第５直列化データ及び第６直列化データとして出力するステップと、
該第５直列化データ及び第６直列化データをラッチするステップと
を含むことを特徴とする請求項３３に記載の半導体メモリ装置の動作方法。
【請求項３５】
前記第３直列化ステップが、
前記第５直列化データ及び第６直列化データ内の一部のデータを前記第７直列化データ内の各データウィンドウだけの位相を移動させるステップと、
前記第５直列化データ及び第６直列化データ内の残りの一部のデータと、前記位相移動された一部のデータとを多重化して送信し、前記第７直列化データとして出力するステップと
を含むことを特徴とする請求項３０に記載の半導体メモリ装置の動作方法。
【請求項３６】
テスト動作またはトレーニング動作時に、前記第３直列化ステップは、システムクロックと同期しない任意のデータを外部に出力するステップを含むことを特徴とする請求項３０に記載の半導体メモリ装置の動作方法。
【請求項３７】
前記第１直列化ステップが、動作モードに応じて前記第１ないし第４直列化データのそれぞれにプリアンブルデータを加えて出力することを特徴とする請求項３０に記載の半導体メモリ装置の動作方法。
【請求項３８】
前記第１直列化ステップが、
前記動作モードに応じて前記プリアンブルデータを出力してから並列に入力される前記８ビットデータの内の４ビットデータを、前記第７直列化データ内の各データウィンドウの４倍だけ位相を移動させるためのステップと、
並列に入力される前記８ビットデータの内の残りの４ビットデータと前記位相移動された４ビットデータとを多重化して送信し、前記第５直列化データ及び第６直列化データを出力するステップと、
該第５直列化データ及び第６直列化データをラッチするステップと
を含むことを特徴とする請求項３７に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速で動作することのできる半導体メモリ装置に関し、特に高速で動作する半導体メモリ装置から出力される多数のデータを整列し制御を行うデータ出力制御回路及び動作方法に関する。
【背景技術】
【０００２】
複数の半導体装置から構成されたシステムにおいて、半導体メモリ装置はデータを保存するためのものである。データ処理装置、例えば中央処理装置（ＣＰＵ）などでデータの要求を行うと、半導体メモリ装置はデータを要求する装置から入力されたアドレスに対応するデータを出力するか、そのアドレスに対応する位置に、データ要求装置から提供されるデータを保存する。
【０００３】
半導体装置から構成されたシステムの動作速度が向上され、半導体集積回路に関わる技術が発達するにつれ、半導体メモリ装置は、より速い速度でデータの出力や保存が求められてきた。半導体メモリ装置がより速い速度でかつ安全に動作するためには、半導体メモリ装置内の数個の回路が高速で動作できることは言うまでもなく、数個の回路間の信号またはデータを高速で伝達できなければならない。
【０００４】
半導体メモリ装置の動作をより速くするためには、内部で起こる多数の内部動作をさらに速く実行させるか、信号及びデータの入出力速度を高めなければならない。一例として、ＤＤＲ(Ｄｏｕｂｌｅ  Ｄａｔｅ  Ｒａｔｅ、ＤＤＲ）半導体メモリ装置は、データの出力をより速くするために、データをシステムクロックの立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）だけでなく、立ち下りエッジ（ｆａｌｌｉｎｇ  ｃｌｏｃｋ）にも同期化し出力を行った。１つの入出力端からシステムクロックの一周期に２つのデータを入出力することができるため、既存の半導体メモリ装置よりデータの入出力に対する速度が向上され、現在はより速い動作のためにシステムクロックの一周期に４つのデータを入出力することのできる半導体メモリ装置まで提案された。
【０００５】
一方、データを高速に出力するため、ＤＤＲ半導体メモリ装置から内部でプリフェッチ(ｐｒｅｆｅｔｃｈ）動作が使用された。尚、プリフェッチとはデータまたは命令が処理される前に、データまたは命令を高速で動作する保存手段に予め保存することを指す。例えば、ＤＤＲ半導体メモリ装置(ＤＤＲ  ＳＤＲＡＭ）は、一回のクロックサイクルごとにメモリセルから２ビットのデータをアクセスしてデータパッドに出力する動作を採用したが、かかる動作を２ビットプリフェッチ動作という。また、ＤＤＲ２半導体メモリ装置(ＤＤＲ２  ＳＤＲＡＭ）は、一回のクロックサイクルごとにメモリセルから４ビットのデータをアクセスしてデータパッドに出力する方式である４ビットプリフェッチ動作を採用した。同様に、ＤＤＲ３半導体メモリ装置(ＤＤＲ３  ＳＤＲＡＭ）は、一回のクロックサイクルごとにメモリセルから８ビットのデータをアクセスしてデータパッドに出力する８ビットプリフェッチ動作を採用した。このように半導体メモリ装置が高い周波数を有するクロック信号に対応して高速動作を可能にするためデータの入出力速度を増加させなければならず、これにより一回の読込み(Ｒｅａｄ）または書込み(Ｗｒｉｔｅ）命令によって各データ入出力パッドＤＱで最小のバースト長(Ｍｉｎｉｍｕｍ  Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）に該当するデータを一回に読込んだり書き込む動作方式を採用したが、かかる方式をＮビットプリフェッチ(Ｎｂｉｔｓ  Ｐｒｅｆｅｔｃｈ）動作ともいう。なお、Ｎは最小のバースト長と同一である。
【０００６】
前述したように、近年提案された半導体メモリ装置は、システムクロックの一周期に４つのデータを入出力することができるよう求められており、このようなデータの高速入出力のために８ビットプリフェッチ動作を採用している。単位セルから１つの読込み命令に応じて出力される８つのデータは、各々に該当するセンス増幅器とデータ入出力ラインとを介して並列に伝達される。並列に伝達されたデータを１つのデータパッドを介して出力するためにはこれを直列化させなければならないが、このような動作を制御するため半導体メモリ装置は多数のデータ入出力パッド各々に接続された多数のデータ出力回路を備えている。
【０００７】
図１は、一般的な半導体メモリ装置のデータ出力回路を説明するためのブロック図である。
【０００８】
図１に示すように、データ出力回路は、単位セルから出力され並列に伝達される４つのデータＤ０、Ｄ２、Ｄ４、Ｄ６（以下ビットの数で示す。すなわち４ビットデータとして表する）を選択信号ＳＯＳＥＢ<２:１>に対応して順に通過させるための第１マルチプレクサ１２０と、単位セルから出力され並列に伝達される別の４ビットデータＤ１、Ｄ３、Ｄ５、Ｄ７を選択信号ＳＯＳＥＢ<２:１>に対応して順に通過させるための第２マルチプレクサ１４０と、第２マルチプレクサ１４０から伝達された４ビット直列化データＮ２を遅延固定クロックＲＣＬＫ＿ＤＬＬに対応して伝達するためのラッチ部１６０と、第１マルチプレクサ１２０及びラッチ部１６０から伝達されたデータＮ１、Ｎ３を遅延固定クロックＲＣＬＫ＿ＤＬＬに対応して順に伝達するための第３マルチプレクサ１８０と、を備えている。
【０００９】
具体的な動作について詳説すると、まず遅延固定クロックＲＣＬＫ＿ＤＬＬの立ち上がりエッジ及び立ち下りエッジに同期され伝達されたデータを分離し第１マルチプレクサ１２０及び第２マルチプレクサ１４０へ伝達する。ここで、第１マルチプレクサ１２０へ伝えられる４ビットデータＤ０、Ｄ２、Ｄ４、Ｄ６は遅延固定クロックＲＣＬＫ＿ＤＬＬの立ち上がりエッジに同期されて出力され、第２マルチプレクサ１４０へ伝えられる４ビットデータＤ１、Ｄ３、Ｄ５、Ｄ７は遅延固定クロックＲＣＬＫ＿ＤＬＬの立ち下りエッジに同期され出力される。
【００１０】
第１マルチプレクサ及び第２マルチプレクサ１２０，１４０に各々並列に伝達された４ビットデータは、選択信号ＳＯＳＥＢ<２:１>に対応して１つずつ順次出力され直列化される。すなわち、第１マルチプレクサ１２０へ入力された４ビットデータはＤ０、Ｄ２、Ｄ４、Ｄ６の順に整列されて出力され、第２マルチプレクサ１４０へ入力されたデータはＤ１、Ｄ３、Ｄ５、Ｄ７の順で整列されて出力される。ここで、選択信号ＳＯＳＥＢ<２:１>は、読込み命令と共に入力される特定アドレス情報(例えば、Ａ<２:１>）に基づいてモードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ，ＭＲＳ）に保存されたＣＡＳ遅延時間(ＣＡＳ  Ｌａｔｅｎｃｙ、ＣＬ）とバーストタイプ（ｂｕｒｓｔ  ｔｙｐｅ）に対応して生成される。すなわち、選択信号ＳＯＳＥＢ<２:１>はＣＡＳ遅延時間ＣＬに対応して活性化時点が決められ、開始アドレスが０〜７のいずれか１つとバーストタイプ連続方式（Ｓｅｑｕｅｎｔｉａｌ  Ｔｙｐｅ）及びインターリーブ方式（Ｉｎｔｅｒｌｅａｖｅ  Ｔｙｐｅ）のうちいずれか１つによってその値が決定される。図１に図示にされたデータ整列は読込み命令に対応して入力された特定アドレス情報Ａ<２:１>、Ａ<０>が全て０(ｚｅｒｏ）である場合を仮定した。    
【００１１】
第２マルチプレクサ１４０を介して直列化された４ビットデータＮ２の印加されたラッチ部１６０は、遅延固定クロックＲＣＬＫ＿ＤＬＬを用いて位相を０.５ｔＣＫ(システムクロックの半周期）だけ移動させてから第３マルチプレクサ１８０へ伝達する。最後に、第３マルチプレクサ１８０は遅延固定クロックＲＣＬＫ＿ＤＬＬの立ち上がりエッジに対応して第１マルチプレクサ１２０から伝達されたデータＮ１を伝達し、遅延固定クロックＲＣＬＫ＿ＤＬＬの立ち下りエッジに対応してラッチ部１６０から伝達されたデータＮ３を伝達する。結果的に、第３マルチプレクサ１８０は、遅延固定クロックＲＣＬＫ＿ＤＬＬの反復する立ち上がりエッジ及び立ち下りエッジに対応しＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７の順でデータ(ＭＸＯＵＴ）が出力される。
【００１２】
図２は図１に示された半導体メモリ装置の動作を説明するための波形図である。
【００１３】
同図のように、読込み命令が入力された後ＣＡＳ遅延時間(ＣＡＳ  Ｌａｔｅｎｃｙ、ＣＬ）より０.５ｔＣＫ (外部クロックの半周期）だけ早い時点からデータＤ０〜Ｄ７が伝達される。以後、伝達されたデータＤ０〜Ｄ７は選択信号ＳＯＳＥＢ<２:１>に対応して直列化されＣＡＳ遅延時間ＣＬから外部へ出力される。したがって、０.５ｔＣＫ内のデータ出力回路内の第１マルチプレクサ１２０及び第２マルチプレクサ１４０の各々は、選択信号ＳＯＳＥＢ<２:１>を用いて入力される４ビットデータを直列化すべきである。
【００１４】
同図のように、多数ビットのデータＤ０〜Ｄ７のうち最初に出力されるデータＤ０を整列することは後に出力されるデータを整列する時間より動作のマージンが小さい。前述したとおりに、データ出力回路は外部へ出力される０．５ｔＣＫ前に伝達されるデータを０．５ｔＣＫ内の選択信号ＳＯＳＥＢ<２:１>を用いて整列するが、このような動作は動作周波数の高くない場合においては大きな問題にはならない。一実施形態として、システムクロックの一周期１ｔＣＫが１ｎｓである場合０．５ｎｓ内に第１マルチプレクサ１２０及び第２マルチプレクサ１４０が各々４ビットデータを直列化しなければならない。しかし、半導体メモリ装置は、より高い周波数を有するシステムクロックに対応して動作が行われるよう要求され、図１に示された第１マルチプレクサ１２０及び第２マルチプレクサ１４０で使用された４：１マルチプレクサ(ＭＵＸ）の動作マージンを考慮すれば０．５ｎｓよりさらに短い時間内でデータの直列化を行うことは難しい。
【００１５】
また、図１に図示されたデータ出力回路の場合、外部へ出力される０．５ｔＣＫ前ではなく、それよりさらに早い時点(例えば、ＣＡＳ遅延時間ＣＬより１ｔＣＫまたは２ｔＣＫ以前）にデータＤ０〜Ｄ７が伝達されると、ＣＡＳ遅延時間ＣＬに合せてデータＤ０〜Ｄ７を整列し出力することができない。したがって、図１に示したデータ出力回路を使用する半導体メモリ装置は動作周波数に限界を有せざるを得ず、かかる構造は高速に動作する半導体メモリ装置には適用し難い問題を抱えている。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は前述した問題点を鑑みてなされたものであって、その目的は、高速に動作する半導体メモリ装置において、出力されるデータを安定して整列することで動作の信頼性を向上させ、内部で伝達されるデータを整列するために長い動作マージンを確保することによって高周波数のシステムクロックに対応する半導体メモリ装置を提供することにある。
【００１７】
さらに、本発明の目的は、高速に動作する半導体メモリ装置において、出力されるデータを安定して整列し動作の信頼性を向上させることであって、内部で伝えられるデータへ選択的にプリアンブルデータパターンを出力することにより、データの入出力過程にて発生し得るデータの歪曲(遅延またはスキュー(ｓｋｅｗ）等）を防止することにある。
【課題を解決するための手段】
【００１８】
本発明は、並列に入力される８ビットのデータを部分直列化し、第１ないし第４直列化データとして出力する第１直列化手段と、前記第１ないし第４直列化データを受け取り、前記第１ないし第４直列化データを部分直列化して第５直列化データ及び第６直列化データとして出力する第２直列化手段と、前記第５直列化データ及び第６直列化データを直列化して第７直列化データとして出力する第３直列化手段とを備える半導体メモリ装置を提供する。
【００１９】
また、本発明は、並列に入力される８ビットデータを部分直列化して第１ないし第４直列化データとして出力し、前記第１ないし第４直列化データのデータウィンドウは、前記８ビットデータの全てが直列化された第７直列化データ内の各データウィンドウの４倍だけ増加され出力する第１直列化手段と、前記第１ないし第４直列化データを部分直列化して第５直列化データ及び第６直列化データとして出力し、前記第５直列化データ及び第６直列化データのデータウィンドウは、前記第７直列化データ内の各データウィンドウの２倍だけ増加され出力する第２直列化手段と、前記第５直列化データ及び第６直列化データを直列化して前記第７直列化データを出力する第３直列化手段とを備える信号伝達装置を提供する。
【００２０】
さらに、本発明は読込み命令に対応して内部の単位セルから伝達されて並列に入力される８ビットデータを部分直列化して、第１ないし第４直列化データとして出力するための第１直列化ステップと、前記第１ないし第４直列化データを部分直列化して、第５直列化データ及び第６直列化データとして出力するための第２直列化ステップと、前記第５直列化データ及び第６直列化データを直列化して、第７直列化データとして出力するための第３直列化ステップとを含む半導体メモリ装置の動作方法を提供する。
【００２１】
高速の動作が求められる半導体メモリ装置は、システムクロックに対応してより多くのデータを短い時間内に入出力することができなければならない。このために本発明の一実施の形態にかかる半導体メモリ装置は、読み込み命令に対応するデータが出力される時点より１．５ｔＣＫだけ早い時間に内部から並列に出力し、入出力パッドを介して出力するための直列化のための十分な動作マージンを確保する。さらに、半導体メモリ装置内のデータ出力回路は、１．５ｔＣＫの動作マージン内の並列に入力されるデータを直列化し、読み込み命令が印加されてからＣＡＳ遅延時間の経過した時点でデータが出力できるようにする多数のマルチプレクサ、多数のラッチ、及び多数の位相移動部を用いて段階的に直列化動作を行う。
【００２２】
本発明のデータ出力回路は、並列に入力される８ビットデータを先に２ビットずつ直列化された４つの並列データに変換した後、４つの並列データを再度４ビットずつ直列化された２つの並列データに変換し、最後に２つの並列データを８ビット全てが直列化されたデータに変換する。これを介してデータを整列するための十分な動作マージンを確保することができ、より高い周波数を有するシステムクロックに対応して半導体メモリ装置の整列されたデータを出力することが可能になった。
【図面の簡単な説明】
【００２３】
【図１】一般的な半導体メモリ装置のデータ出力回路を説明するためのブロック図である。
【図２】図１に示された半導体メモリ装置の動作を説明するための波形図である。
【図３】本発明の一実施形態に他の半導体メモリ装置のデータ出力回路を説明するためのブロック図である。
【図４】図３に示された半導体メモリ装置の動作を説明するための波形図である。
【図５】図３に図示された直列化制御部を説明するためのブロック図である。
【図６】図５に図示された直列化制御部の動作について説明するための波形図である。
【図７】図３に図示された第１位相移動部を説明するための回路図である。
【図８】図３に図示された第１ラッチ部を説明するための回路図である。
【図９】図３に図示された第５位相移動部を説明するための回路図である。
【図１０】本発明の他の実施形態にかかる半導体メモリ装置のデータ出力回路を説明するためのブロック図である。
【図１１】図１０に図示された半導体メモリ装置の動作について説明するための波形図である。
【図１２】図１０に図示された直列化制御部を説明するためのブロック図である。
【図１３】プリアンブル信号が非活性化である場合の、図１２に図示された直列化制御部の動作について説明するための波形図である。
【図１４】第１パターンでプリアンブルを行う場合の、図１２に図示された直列化制御部の動作について説明するための波形図である。
【図１５】第２パターンでプリアンブルを行う場合の、図１２に図示された直列化制御部の動作について説明するための波形図である。
【図１６】図１０に示された第１位相移動部を説明するための回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明に属する技術分野において通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度に詳説するために、発明の最も好ましい実施形態について添付の図面を参照して説明する。
【００２５】
図３は本発明の一実施形態の半導体メモリ装置のデータ出力回路を説明するためのブロック図である。
【００２６】
同図に示したように、データ出力回路は、並列に入力される８ビットデータを直列化し、２ビットずつ直列化された第１ないし第４直列化データとして出力するための第１直列化部（ｓｅｒｉａｌｉｚｅｒ）３００Ａと、第１直列化部３００Ａからの出力を受け取って４ビットずつ直列化された第５直列化データ及び第６直列化データを出力するための第２直列化部３００Ｂと、第２直列化部３００Ｂからの出力を受けて８ビットに直列化された第７直列化データを出力するための第３直列化部３００Ｃと、を備えている。
【００２７】
ここで、第１直列化部３００Ａは、８ビットデータＤ０〜Ｄ７のうち４ビットデータＤ４〜Ｄ７の位相を上記第７直列化データ内の各データのデータウィンドウＵＩの４倍（４ＵＩ）だけ移動させるための第１位相移動部３１０Ａ及び第２位相移動部３１０Ｂと、８ビットデータのうち他の４ビットデータＤ０〜Ｄ３と第１位相移動部３１０Ａ及び第２位相移動部３１０Ｂからの出力を多重化して送信し、第１ないし第４直列化データを出力するための第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂと、第１マルチプレクサ３２０Ａからの出力をラッチするための第１ラッチ部３３０Ａと、第２マルチプレクサ３２０Ｂからの出力をラッチするための第２ラッチ部３３０Ｂと、を備えている。
【００２８】
具体的に見てみると、並列に伝えられる８ビットデータＤ０〜Ｄ７のうち奇数番目のデータＤ０、Ｄ２、Ｄ４、Ｄ６は第１マルチプレクサ３２０Ａにより２つずつペアを組んで直列化される。このため、まず第１位相移動部３１０Ａは奇数番目のデータのうち２ビットのデータＤ４、Ｄ６の位相を、第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂにより整列されるデータのウィンドウ４ＵＩだけ遅延して移動させる。同様に、偶数番目のデータＤ１、Ｄ３、Ｄ５、Ｄ７に対しても第２位相移動部３１０Ｂと第２マルチプレクサ３２０Ｂとを用いてデータを直列化し整列する。第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂにより２ビットのデータずつペアを組んだ４ビットデータは、第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂによりそれぞれラッチされる。ここで、第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂから出力される直列化された４ビットデータ内の各データウィンドウは、第３直列化部３００Ｃから出力される第７直列化データの各ウィンドウの４倍（４ＵＩ）である。
【００２９】
また、第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂからの出力を受け取った第２直列化部３００Ｂは、４ビットデータのうち２ビットデータＤ２―Ｄ６、Ｄ３−Ｄ７を第７直列化データ内の各データウィンドウの２倍（２ＵＩ）だけ位相移動させるための第３位相移動部３４０Ａ及び第４位相移動部３４０Ｂと、４ビットデータのうち他の２ビットデータＤ０−Ｄ４、Ｄ１−Ｄ５と第３及び第４位相移動部３４０Ａ、３４０Ｂからの出力とを多重化して送信し、第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７を出力するための第３及び第４マルチプレクサ３５０Ａ、３５０Ｂと、第３及び第４マルチプレクサ３５０Ａ，３５０Ｂからの出力をラッチするための第３及び第４ラッチ部３６０Ａ、３６０Ｂと、を備えている。
【００３０】
具体的に詳説すると、第３位相移動部３４０Ａ及び第４位相移動部３４０Ｂは、第１直列化部３００Ａ内の第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂから出力された各４ビットデータのうち２ビットデータＤ２−Ｄ６、Ｄ３−Ｄ７をデータクロックＷＣＫ、ＷＣＫＢを１／２の分周率に分けて生成された分周クロックＷＣＫ／２、ＷＣＫＢ／２を用いて遅延する。ここで、データクロックＷＣＫ、ＷＣＫＢは第７直列化データの出力に基準となるクロックとして、システムクロックの周波数より２倍高い周波数を有し、新たに提案された半導体メモリ装置はデータクロックＷＣＫ、ＷＣＫＢの一周期の間に２つのデータを出力する。すなわち、直列化された８つのデータのそれぞれのデータウィンドウＵＩは、データクロックＷＣＫ、ＷＣＫＢの周期の半分に該当する。
【００３１】
第３位相移動部３４０Ａ及び第４位相移動部３４０Ｂの各々は、周期が第７直列化データ内のデータウィンドウＵＩの４倍となる分周クロックＷＣＫ／２、ＷＣＫＢ／２を用いて２ビットデータＤ２−Ｄ６、Ｄ３−Ｄ７のそれぞれの位相を第７直列化データのそれぞれのデータウィンドウＵＩの２倍だけ遅延する。その後、第３及び第４マルチプレクサ３５０Ａ、３５０Ｂの各々は、第１及び第２ラッチ部３３０Ａ、３３０Ｂから出力された４ビットデータのうち第３及び第４位相移動部３４０Ａ、３４０Ｂにより位相の遅延された２つのデータＤ２−Ｄ６、Ｄ３−Ｄ７と、そうでない別の２つのデータＤ０−Ｄ４、Ｄ１−Ｄ５を各々整列して第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７を出力する。そして、第３及び第４ラッチ部３６０Ａ、３６０Ｂは、第３及び第４マルチプレクサ３５０Ａ、３５０Ｂの出力をラッチし第３直列化部３００Ｃへ伝達する。
【００３２】
最後に、第３直列化部３００Ｃは、第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７のうち一部のデータＤ１−Ｄ３−Ｄ５−Ｄ７を第７直列化データ内の各データウィンドウＵＩだけ位相移動させるための第５位相移動部３７０と、第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７のうち別の１つＤ０−Ｄ２−Ｄ４−Ｄ６と第５位相移動部３７０の出力とを多重化して送信し、前記の直列化された第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７を出力するための第５マルチプレクサ３８０と、を備えている。
【００３３】
図３を参照すると、データ出力回路は、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、第２制御パルスＰＯＵＴ＿ＣＬ１５、第３制御パルスＰＯＵＴ＿ＣＬ１５Ｂ（第２制御パルスパルスＰＯＵＴ＿ＣＬ１５の反転信号）、及び、データ伝達信号ＤＯＦＦＢを出力するための直列化制御部３９０をさらに備えている。第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐは、読込み命令に応じてデータ出力を活性化する読込みデータ出力信号ＲＤＯＵＴＥＮとデータ出力の基準となるデータクロックＷＣＫの分周クロックＷＣＫ／２とに対応して第１直列化部３００Ａ内の第１位相移動部及び第２位相移動部３１０Ａ、３１０Ｂを制御するためのものである。第２及び第３制御パルスＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂは、第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂを制御するためのものである。データ伝達信号ＤＯＦＦＢは、第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂを制御するためのものである。
【００３４】
図４は、図３に示された半導体メモリ装置の動作を説明するための波形図である。特に、半導体メモリ装置の動作はデータクロックＷＣＫと分周クロックＷＣＫ／２とを基準にして説明し、図４は、分周クロックＷＣＫ／２の周波数が、システムクロックの周波数と同一でありシステムクロックの一周期ｔＣＫの間に４つのデータを出力するＧＤＤＲ５半導体メモリ装置の場合を例に上げて説明している。
【００３５】
同図に示されたように、半導体メモリ装置は、読込み命令が印加された後、ＣＡＳ遅延時間ＣＬが経過した時点から直列化された第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７を出力する。詳細に説明すると、半導体メモリ装置は、ＣＡＳ遅延時間ＣＬより４ｔＣＫ(システムクロックの４周期）だけ早い時点で読込み命令に対応する読込みデータ出力信号ＲＤＯＵＴＥＮが活性化する。その後、データの出力回路内の直列化制御部３９０は、読込みデータ出力信号ＲＤＯＵＴＥＮに対応して第１直列化部３００Ａを制御するための多数の信号を生成する。さらに、内部の単位セルで出力された多数ビットのデータＤ０〜Ｄ７は、ＣＡＳ遅延時間ＣＬより２．５ｔＣＫだけ早い時点でデータの出力回路へ伝達される。
【００３６】
多数ビットのデータＤ０〜Ｄ７は、並列にデータ出力回路へ伝えられる。データ出力回路は、並列に入力された多数ビットのデータＤ０〜Ｄ７を直列化して第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７を出力する。まず、直列化制御部３９０は、読込みデータ出力信号ＲＤＯＵＴＥＮに対応してＣＡＳ遅延時間ＣＬより１．５ｔＣＫだけ早い時点で第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐを活性化する。第１直列化部３００Ａ内の第１位相移動部３１０Ａ及び第２位相移動部３１０Ｂは、活性化された第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐに対応し多数ビットのデータＤ０〜Ｄ７のうち４ビットデータＤ４〜Ｄ７を１ｔＣＫ（４ＵＩ）だけ位相遅延させる。
【００３７】
また、直列化制御部３９０は、第１制御パルスＰＯＵＴ＿ＣＬ１５ＰのようにＣＡＳ遅延時間ＣＬより１．５ｔＣＫだけ早い時点で第２制御パルスＰＯＵＴ＿ＣＬ１５を論理ハイレベルに活性化する。この時、第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは、論理ローレベルとなる。第２制御パルスＰＯＵＴ＿ＣＬ１５と第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂとに対応して、第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂは、並列に入力された４ビットデータＤ０〜Ｄ３と、第１位相移動部３１０Ａ及び第２位相移動部３１０Ｂを介して位相移動した別の４ビットデータＤ４〜Ｄ７とを直列化する。第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂを介して第１ないし第４直列化データＤ０−Ｄ４、Ｄ２−Ｄ６、Ｄ１−Ｄ５、Ｄ３−Ｄ７が生成された後、第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂは、直列化制御部３９０から出力されたデータ伝達信号ＤＯＦＦＢに対応して第１ないし第４直列化データを各々第２直列化部３００Ｂへ伝達する。
【００３８】
第２直列化部３００Ｂへ伝達された第１ないし第４直列化データＤ２−Ｄ６、Ｄ３−Ｄ７は、第３位相移動部３４０Ａ及び第４位相移動部３４０Ｂに入力され０．５ｔＣＫ２ＵＩだけ遅延される。それから、第３及び第４マルチプレクサ３５０Ａ、３５０Ｂは第３位相移動部３４０Ａ及び第４位相移動部３４０Ｂにより遅延された２ビットデータと、第１ラッチ部３３０Ａ及び第２ラッチ部３３０Ｂから出力された遅延されていない２ビットデータとを受け取って、第５直列化データ及び第６直列化データとして直列化する。直列化された第５直列化データ及び第６直列化データは、各々第３及び第４ラッチ部３６０Ａ、３６０Ｂを介して第３直列化部３００Ｃへ伝達される。特に、第３及び第４ラッチ部３６０Ａ、３６０Ｂの各々は、データクロックＷＣＫの立ち下りエッジに対応してＣＡＳ遅延時間ＣＬの０．２５ｔＣＫ以前にデータを伝達する。図４を参照すると、第３及び第４マルチプレクサ３５０Ａ，３５０Ｂの入力端Ｄ０、Ｄ１、Ｄ２、Ｄ３へ伝達された４ビットデータＤ０−Ｄ４、Ｄ２−Ｄ６、Ｄ１−Ｄ５、Ｄ３−Ｄ７と、第３及び第４マルチプレクサ３５０Ａ、３５０Ｂの出力端Ｄ４、Ｄ５での第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７とにより第２直列化部３００Ｂの動作を確認することができる。
【００３９】
第４ラッチ部３６０Ｂを介して第３直列化部３００Ｃへ伝達されたデータＤ１−Ｄ３−Ｄ５−Ｄ７は、第５位相移動部３７０に対応してＵＩだけ位相が遅延される。第３ラッチ部３６０Ａを介してＣＡＳ遅延時間ＣＬより０．２５ｔＣＫ(データクロックＷＣＫの半周期）だけ以前に、すなわちデータクロックＷＣＫの立ち下りエッジに同期され第５マルチプレクサ３８０へ伝達されると、伝えられた１つのデータＤ０−Ｄ２−Ｄ４−Ｄ６（ＲＤ０）は第５マルチプレクサ３８０によりデータクロックＷＣＫの立ち上がりエッジに同期し出力され始める。一方、第５位相移動部３７０を介して遅延された別の１つのデータＤ１−Ｄ３−Ｄ５−Ｄ７（ＦＤ０）は、データクロックＷＣＫの立ち上がりエッジに同期して第５マルチプレクサ３８０へ伝達されてから第５マルチプレクサ３８０によりデータクロックＷＣＫの立ち下りエッジに同期して出力され始める。前述した過程を経て、読込み命令が印加された後ＣＡＳ遅延時間ＣＬが経過した時点から並列に伝達された８ビットデータＤ０〜Ｄ７がデータ出力回路により直列化され、連続的に出力される直列化された第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７として出力される。
【００４０】
図５は、図３に図示された直列化制御部３９０を説明するためのブロック図である。
【００４１】
同図に示されたように、直列化制御部３９０は、多数のフリップ・フロップ３９１，３９２，３９３と、第１ないし第３ラッチ３９６、３９７、３９８と、を備えている。フリップ・フロップ３９１，３９２，３９３及び第１ないし第３ラッチ３９６、３９７、３９８は、読込みデータ出力信号ＲＤＯＵＴＥＮと分周クロックＷＣＫ／２とに対応して、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、第２制御パルスＰＯＵＴ＿ＣＬ１５、第３制御パルスＰＯＵＴ＿ＣＬ１５Ｂ、及び、前記データ伝達信号ＤＯＦＦＢを出力するためのものである。
【００４２】
第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐは、第１位相移動部３１０Ａ及び第２位相移動部３１０Ｂを制御するために、第２フリップ・フロップ３９２と反転した分周クロックＷＣＫ／２を論理積して出力される。第１ラッチ３９６及び第２ラッチ３９７は、第１マルチプレクサ３２０Ａ及び第２マルチプレクサ３２０Ｂを制御するために、データクロックＷＣＫ周期の２倍（１ｔＣＫ）だけの活性化区間を有する第２及び第３制御パルスＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂを出力する。
【００４３】
データ伝達信号ＤＯＦＦＢは、データクロックＷＣＫ周期の４倍（２ｔＣＫ）だけの活性化区間を有し、第３ラッチ３９８を介して出力される。
【００４４】
詳説すると、読込み命令の印加後、ＣＡＳ遅延時間ＣＬよりシステムクロックの４周期だけ早い時点ＣＬ-４に読込みデータ出力信号ＲＤＯＵＴＥＮが論理ハイレベルとして活性化されると、多数のフリップ・フロップ３９１、３９２、３９３は、分周クロックＷＣＫ／２に対応して読込みデータ出力信号ＲＤＯＵＴＥＮを位相移動させる。ＣＡＳ遅延時間ＣＬよりシステムクロックの２周期だけ早い時点ＣＬ−２で第２フリップ・フロップ３９２の出力端Ｎ２は論理ハイレベルに遷移される。この時、分周クロックＷＣＫ／２が第１インバータ３９１＿１により反転された時点(すなわち、分周クロックＷＣＫ／２の立ち下りエッジ）に論理積ゲート３９５は第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐを活性化する。この時、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐは、データクロックＷＣＫの周期だけ活性化された区間を有する。
【００４５】
第２フリップ・フロップ３９２の出力端Ｎ２が論理ハイレベルに遷移された後、第１ラッチ３９６は、分周クロックＷＣＫ／２の立ち下りエッジに対応して第２制御パルスＰＯＵＴ＿ＣＬ１５を生成する。一方、第２フリップ・フロップ３９２の出力端Ｎ２を反転した第２インバータ３９９＿２からの出力を受け取った第２ラッチ３９７は、分周クロックＷＣＫ／２の立ち下りエッジに対応して第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂを生成する。ここで、第２制御パルスＰＯＵＴ＿ＣＬ１５及び第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは、分周クロックＷＣＫ／２の立ち下りエッジに対応して動作する第１及び第２ラッチ３９６，３９７により、１ｔＣＫ(システムクロックの一周期）だけの活性化区間を有することができる。
【００４６】
第２制御パルスＰＯＵＴ＿ＣＬ１５の活性化とともにデータ伝達信号ＤＯＦＦＢにおいても分周クロックＷＣＫ／２の立ち下りエッジに対応して動作する第３ラッチ３９８により生成される。しかし、第３ラッチ３９８は、第２フリップ・フロップ３９２及び第３フリップ・フロップ３９３の出力を論理和ゲート３９４を介して伝達されることによって第２制御パルスＰＯＵＴ＿ＣＬ１５の２倍の活性化区間を有するデータ伝達信号ＤＯＦＦＢを出力することができる。
【００４７】
図６は、図５に図示された直列化制御部３９０の動作について説明するための波形図である。
【００４８】
同図に示されたように、直列化制御部３９０は、読込みデータ出力信号ＲＤＯＵＴＥＮに対応して分周クロックＷＣＫ／２を基準にして多数の信号を生成している。まず、読込みデータ出力信号ＲＤＯＵＴＥＮが活性化されると、多数のフリップ・フロップ３９１、３９２、３９３を介して分周クロックＷＣＫ／２の周期だけ位相を遅延させる(多数のフリップ・フロップ３９１、３９２、３９３の出力端Ｎ１、Ｎ２、Ｎ３参照）。
【００４９】
その後、分周クロックＷＣＫ／２の立ち下りエッジに対応して直列化制御部３９０内の論理積ゲート３９５、第１ラッチ３９６、及び、第２ラッチ３９７は、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、第２制御パルスＰＯＵＴ＿ＣＬ１５、及び、第３制御パルスＰＯＵＴ＿ＣＬ１５Ｂを生成する。さらに、論理和（ＯＲ）ゲート３９４は、第２フリップ・フロップ３９２及び第３フリップ・フロップ３９３の出力に対して論理和演算を行って、活性化区間が２倍である出力パルスを出力端Ｎ４を介して第３ラッチ３９８へ伝達し、第３ラッチ３９８は、分周クロックＷＣＫ／２の立ち下りエッジに対応してデータ伝達信号ＤＯＦＦＢを出力する。
【００５０】
図７は、図３に図示された第１位相移動部３１０Ａを説明するための回路図である。
【００５１】
第１位相移動部３１０Ａは、並列に入力される複数のデータＤ４、Ｄ６を各々位相移動させるための複数の単位ラッチ部を備えている。図７に示すように、単位ラッチ部は、入力されるデータＤを反転するための第３インバータ３１２と、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐに対応して第３インバータ３１２の出力を伝達するための伝送ゲート３１４と、伝送ゲート３１４の出力をラッチして反転して出力を行うためのインバータラッチ３１８と、を有する。さらに、単位ラッチ部は、伝送ゲート３１４の制御を行うために第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐを反転するための第４インバータ３１６を備えている。図示されていないが、第２位相移動部３１０Ｂも、第１位相移動部３１０Ａと同じ構成要素を備えている。
【００５２】
図８は、図３に図示された第１ラッチ部３３０Ａを説明するための回路図である。
【００５３】
第１ラッチ部３３０Ａは、第１マルチプレクサ３２０Ａから出力された複数の連続したデータをラッチするための複数の単位ラッチ部を備えている。図８に示すように、単位ラッチ部は、データ伝達信号ＤＯＦＦＢに対応してデータの各々を反転して伝達するための否定論理積(ＮＡＮＤ）ゲート３３２と、否定論理積ゲート３３２の出力を第７直列化データ内の各データウィンドウの４倍の間隔で伝達するための伝送ゲート３３４と、伝送ゲート３３４の出力をラッチし反転して出力するためのインバータラッチ３３６と、を備えている。
【００５４】
ここで、否定論理積ゲート３３２は、データ伝達信号ＤＯＦＦＢが論理ハイレベルである場合、入力されるデータＤを反転し伝送ゲート３３４へ伝達するが、データ伝達信号ＤＯＦＦＢが論理ローレベルである場合、入力されるデータＤのレベルに関わらず、論理ハイレベルを伝送ゲート３３４へ伝達する。また、インバータラッチ３３６も、セッティング信号ＳＥＴＢによりリセットされる。セッティング信号ＳＥＴＢが論理ローレベルに活性化されると、インバータラッチ３３６は、伝送ゲート３３４の出力に関わらず論理ローレベルの値を受け取って出力する。
【００５５】
図９は、図３に図示された第５位相移動部３７０を説明するための回路図である。
【００５６】
同図に示されたように、第５位相移動部３７０は、データクロックＷＣＫに対応して第４ラッチ部３６０Ｂから出力されるデータＤ６の位相を移動させるか、テスト動作時またはトレーニング動作の時に、システムクロックまたはデータクロックＷＣＫと同期しない任意のデータを出力する。
【００５７】
詳説すると、第５位相移動部３７０は、データクロックＷＣＫに同期してデータを反転するためのデータ反転部３７２と、テスト動作時または前記トレーニング動作時に、任意のデータを出力するための非同期データ生成部３７４と、データ反転部３７２及び非同期データ生成部３７４からの出力をラッチして反転信号を出力するためのインバータラッチ３７６と、を備えている。
【００５８】
データ反転部３７２は、データクロックＷＣＫの立ち上がりエッジに同期して入力されるデータＤ６を反転して伝達する。インバータラッチ３７６は、データ反転部３７２から伝達されたデータを反転して第５マルチプレクサ３８０に出力する。第５位相移動部３７０からデータクロックＷＣＫの立ち上がりエッジに同期し出力され始めるデータが入力されて、第５マルチプレクサ３８０は、データクロックＷＣＫの立ち下りエッジに対応して、データを外部へ出力する。
【００５９】
一方、内部から伝達されたデータを出力しないテスト動作またはトレーニング動作の場合、非同期可能信号ＡＳＹＮＣ＿ＥＮ及び非同期開始信号ＡＳＹＮＣ＿ＤＯを活性化し、第５位相移動部３７０が任意のデータを出力できるようにする。この時、データクロックＷＣＫは、論理ローレベルに非活性化させる。
【００６０】
本発明の一実施形態にかかる半導体メモリ装置の動作方法は、読込み命令に対応して内部の単位セルから伝達されて並列に入力される８ビットデータを部分直列化し、第１ないし第４直列化データとして出力する第１直列化ステップと、第１ないし第４直列化データを部分直列化して第５直列化データ及び第６直列化データとして出力する第２直列化ステップと、第５直列化データ及び第６直列化データを直列化して第７直列化データとして出力する第３直列化ステップと、を含む。ここで、第１直列化ステップにおいて出力される第１ないし第４直列化データの各データウィンドウは、第７直列化データの各データウィンドウの４倍であり、第２直列化ステップにおいて出力される第５直列化データ及び第６直列化データ内の各データウィンドウは、第７直列化データ内の各データウィンドウの２倍である。
【００６１】
具体的に、第１直列化ステップは、並列に入力される８ビットデータの一部、例えば４ビットデータを第７直列化データ内の各データウィンドウの４倍だけ位相を移動させるためのステップと、並列に入力される８ビットデータの内の残りの一部、例えば４ビットデータと前記位相移動した４ビットデータとを多重化して送信し、第１ないし第４直列化データを出力するためのステップと、第１ないし第４直列化データをラッチするためのステップと、を含む。
【００６２】
また、第２直列化ステップは、第１ないし第４直列化データの一部、例えば第１直列化データ及び第３直列化データを第７直列化データ内の各データウィンドウの２倍だけ位相を移動させるステップと、第１ないし第４直列化データの内の残りの一部、例えば第２直列化データ及び第４直列化データと位相移動した第１直列化データ及び第３直列化データとを多重化して送信し、前記第５直列化データ及び第６直列化データとして出力するステップと、前記第５直列化データ及び第６直列化データをラッチするステップと、を含む。
【００６３】
そして、第３直列化ステップは、第５直列化データ及び第６直列化データの一部、例えば第５直列化データを第７直列化データ内の各データのウィンドウだけ位相を移動させるステップと、第５直列化データ及び第６直列化データの内の残りの一部、例えば第６直列化データと位相移動した第５直列化データを多重化して送信し、第７直列化データとして出力するステップと、を含む。さらに、テスト動作またはトレーニング動作の時、第３直列化ステップは、システムクロックと同期していない任意のデータを外部へ出力するステップを含む。
【００６４】
前述したとおりに、本発明の一実施形態にかかる半導体メモリ装置内のデータ出力回路がデータの出力時点(すなわち、読込み命令が印加された後ＣＡＳ遅延時間ＣＬが経過した時点）から１．５ｔＣＫ以前に並列に出力される多数のデータを直列化することによって、高周波数のシステムクロック及びデータクロックに対応するデータ出力が可能になる。特に、データの速い入出力が重要視されるグラフィック用半導体メモリ装置の場合、高い周波数のシステムクロックに対応する動作が可能になることにより製品の競争力が向上する。
【００６５】
さらに、本発明は半導体メモリ装置内のデータ出力回路について一実施形態として例に挙げて説明したが、多数の並列に入力されるデータを直列化して出力するための通信及びネットワーク装備においても活用することができる。
【００６６】
一方、半導体メモリ装置は、漏れ電流を遮断して電力消費を減らし、かつ不要な電流の流れを遮断して誤動作及び損傷を減らすため、一般的に入出力信号パッドＤＱの出力端はハイインピーダンス（Ｈｉ−ｚ）状態を維持する。すなわち、半導体メモリ装置がデータストローブ信号ＤＱＳなどを入出力信号パッドＤＱを介して外部へ出力する前/後、または外部から信号が伝達される前/後の入出力信号パッドＤＱの出力端は、ハイインピーダンス（Ｈｉ−ｚ）状態を維持している。該ハイインピーダンス状態を維持していた出力端に出力信号が印加されると、出力端のレベルが最初に印加された出力信号の論理レベルに遷移されるまでに一定時間を要する。このような理由により、半導体メモリ装置の各入出力信号パッドＤＱを介して出力される最初の入出力信号ＤＱＳの出力タイミングが遅延などの理由により変形／歪曲される場合が生じ、これによって半導体メモリ装置の動作において信頼性が下がってしまう恐れがある。このような短所を克服するために、半導体メモリ装置は出力信号が入出力パッドＤＱの出力端を介して出力される前に出力端をハイインピーダンス（Ｈｉ−ｚ）状態でない論理ハイ(ｈｉｇｈ）またはロー(ｌｏｗ）レベルに遷移させるが、このような信号のことをプリアンブル(ｐｒｅａｍｂｌｅ）という。
【００６７】
一例として、ＤＤＲ、ＤＤＲ２、またはＤＤＲ３半導体メモリ装置の場合、データストローブ信号ＤＱＳに対して前述したプリアンブルが行われている。データストローブ信号ＤＱＳは、半導体メモリ装置の多数のデータパッドＤＱを介して出力されるデータが有効な値であることを知らせるためのものであって、予め設定された正確な時点で出力されなければならない。しかし、ハイインピーダンス（Ｈｉ−ｚ）ではなくなった状態でデータストローブ信号ＤＱＳの伝達に遅延が発生した場合、最初のデータの有効ウィンドウ(ｖａｌｉｄ  ｗｉｎｄｏｗ）が、最初のデータの後に出力される別のデータに比べて小さくなるという問題が発生し、これを防止するためにプリアンブルが行われた。
【００６８】
しかし、半導体メモリ装置におけるデータ入出力の速度がより一層速くなるにつれ、データストローブ信号ＤＱＳにのみプリアンブルを行うだけではデータの出力時点を正確にすることが難しくなってきている。データストローブ信号ＤＱＳだけでなく、データが出力される多数のデータパッドＤＱの各々にもプリアンブルを行うことになると、最初に出力されるデータが、以後に出力されるデータのように信号間の干渉(ｉｎｔｅｒ−ｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ、ＩＳＩ）に伴う影響をあまり受けなくなる可能性もあり、有効ウィンドウを保障することができない。
【００６９】
そこで、本発明は、データパッドＤＱにもプリアンブルを選択的に行う動作モードを提案する。
【００７０】
図１０は、本発明の他の実施形態にかかる半導体メモリ装置のデータ出力回路を説明するためのブロック図である。
【００７１】
同図に示されたように、データ出力回路は、並列に入力される８ビットデータを部分直列化して第１ないし第４直列化データとして出力し、動作モードに応じて前記第１ないし第４直列化データの各々にプリアンブルデータを加えて出力するための第１直列化部４００Ａと、第１直列化部４００Ａからの出力を受け取って第５直列化データ及び第６直列化データとして出力するための第２直列化部４００Ｂと、第２直列化部４００Ｂからの出力を受け取って直列化された第７直列化データを出力するための第３直列化部４００Ｃと、を備えている。
【００７２】
なお、第１直列化部４００Ａは、動作モードに応じてプリアンブルデータを出力した後、８ビットデータＤ０〜Ｄ７のうち４ビットデータＤ４〜Ｄ７を前記第７直列化データ内の各データのウィンドウＵＩの４倍（４ＵＩ）だけ位相移動させるための第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂと、８ビットデータのうち別の４ビットデータＤ０〜Ｄ３と第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂとの出力を多重化して送信し、第１ないし第４直列化データを出力するための第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂと、第１マルチプレクサ４２０Ａの出力をラッチするための第１ラッチ部４３０Ａと、第２マルチプレクサ４２０Ｂの出力をラッチするための第２ラッチ部４３０Ｂと、を備えている。
【００７３】
まず、プリアンブルデータを出力しない場合におけるデータ出力回路の動作について説明する。詳説すると、並列に伝達された８ビットデータＤ０〜Ｄ７のうち奇数番目のデータＤ０、Ｄ２、Ｄ４、Ｄ６は、第１マルチプレクサ４２０Ａにより２ビットずつペアを組んで直列化される。このために、まず第１位相移動部４１０Ａは奇数番目のデータのうち２ビットのデータＤ４、Ｄ６を、第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂにより整列されるデータのウィンドウ４ＵＩだけ遅延して位相移動させる。同様に、偶数番手データＤ１、Ｄ３、Ｄ５、Ｄ７に対しても第２位相移動部４１０Ｂと第２マルチプレクサ４２０Ｂとを用いてデータを直列化して整列する。第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂによりデータ２つずつペアを組んだ４ビットデータは、第１ラッチ部４３０Ａ及び第２ラッチ部４３０Ｂにより各々ラッチされる。ここで、第１直列化部４００Ａ内の第１及び第２ラッチ部４３０Ａ、４３０Ｂから出力される第１ないし第４直列化データの各データウィンドウは第３直列化部４００Ｃから出力される第７直列化データの各ウィンドウの４倍（４ＵＩ）である。
【００７４】
さらに、第１及び第２ラッチ部４３０Ａ、４３０Ｂから出力される第１ないし第４直列化データの伝達を受け取った第２直列化部４００Ｂは、第１ないし第４直列化データの一部、例えば第２直列化データ及び第４直列化データＤ２−Ｄ６、Ｄ３−Ｄ７を第７直列化データの各データウィンドウの２倍（２ＵＩ）だけ位相移動させるための第３位相移動部４４０Ａ及び第４位相移動部４４０Ｂと、残りの第１直列化データ及び第３直列化データＤ０−Ｄ４、Ｄ１−Ｄ５と第３及び第４位相移動部４４０Ａ、４４０Ｂの出力を多重化して送信し、第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７として出力するための第３及び第４マルチプレクサ４５０Ａ、４５０Ｂと、第３及び第４マルチプレクサ４５０Ａ、４５０Ｂの出力をラッチするための第３及び第４ラッチ部４６０Ａ、４６０Ｂと、を備えている。
【００７５】
詳説すると、第３及び第４位相移動部４４０Ａ、４４０Ｂは、第１直列化部４００Ａ内の第１及び第２ラッチ部４３０Ａ、４３０Ｂから出力された第１ないし第４直列化データのうち、第２直列化データ及び第４直列化データＤ２−Ｄ６、Ｄ３−Ｄ７を、データクロックＷＣＫ、ＷＣＫＢを１／２分周率で分周して生成された分周クロックＷＣＫ／２、ＷＣＫＢ／２を用いて遅延する。ここで、データクロックＷＣＫ、ＷＣＫＢは、第７直列化データが出力されるため基準として使われるクロックであって、システムクロックが周波数より２倍高い周波数を有し、新たに提案された半導体メモリ装置は、データクロックＷＣＫ、ＷＣＫＢの一周期の間に２つのデータを出力する。すなわち、第７直列化データのそれぞれのデータウィンドウＵＩはデータクロックＷＣＫ、ＷＣＫＢの周期半分に当たる。第３及び第４位相移動部４４０Ａ、４４０Ｂの各々は、周期が第７直列化データのそれぞれのデータウィンドウＵＩの４倍になる分周クロックＷＣＫ／２、ＷＣＫＢ／２を用いて第２直列化データ及び第４直列化データＤ２−Ｄ６、Ｄ３−Ｄ７の各々の位相を第７直列化データのそれぞれのデータウィンドウＵＩの２倍だけ遅延する。
【００７６】
その後、第３及び第４マルチプレクサ４５０Ａ、４５０Ｂの各々は、第１及び第２ラッチ部４３０Ａ、４３０Ｂから出力された第１ないし第４直列化データのうち第３位相移動部及び第４位相移動部４４０Ａ、４４０Ｂにより位相の遅延された２つのデータＤ２−Ｄ６、Ｄ３−Ｄ７と、そうでない別の２つのデータＤ０−Ｄ４、Ｄ１−Ｄ５を各々整列して第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７として出力する。そして、第３及び第４ラッチ部４６０Ａ、４６０Ｂは、第３及び第４マルチプレクサ４５０Ａ、４５０Ｂの出力をラッチして第３直列化部４００Ｃへ伝達する。
【００７７】
第３直列化部４００Ｃは、第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７の一部、例えば、第５直列化データＤ１−Ｄ３−Ｄ５−Ｄ７を第７直列化データの各データウィンドウＵＩだけ位相移動させるための第５位相移動部４７０と、残り第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６と第５位相移動部４７０の出力とを多重化して送信し、前記第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７として出力するための第５マルチプレクサ４８０と、を備えている。
【００７８】
図１０を参照すると、データ出力回路は、少なくとも第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐと、第２制御パルスＰＯＵＴ＿ＣＬ１５と、第３制御パルスＰＯＵＴ＿ＣＬ１５Ｂ（第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号）と、データ伝達信号ＤＯＦＦＢと、を出力するための直列化制御部４９０をさらに備えている。後述するが、直列化制御部４９０は、さらに、パターンイネーブル信号を出力する。
【００７９】
第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐは、読込み命令に対応してデータ出力を活性化する読込みデータ出力信号ＲＤＯＵＴＥＮと、データ出力の基準となるデータクロックＷＣＫの分周クロックＷＣＫ／２とに対応して第１直列化部４００Ａ内の第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂを制御するためのものである。第２及び第３制御パルスＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂは、第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂを制御するためのものである。データ伝達信号ＤＯＦＦＢは、第１ラッチ部４３０Ａ及び第２ラッチ部４３０Ｂを制御するためのものである。
【００８０】
一方、以下ではプリアンブルデータを出力する環境の下において、データ出力回路の動作について説明する。まず、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥが活性化されると、直列化制御部４９０は、第１パターン信号ＰＡＴＴＥＲＮ０１０１または第２パターン信号ＰＡＴＴＥＲＮ１０１０に対応して、第１パターンイネーブル信号ＥＮ０１０１または第２パターンイネーブル信号ＥＮ１０１０を活性化する。ここで、第１パターン信号ＰＡＴＴＥＲＮ０１０１及び第２パターン信号ＰＡＴＴＥＲＮ１０１０は、プリアンブルデータの構成を決定するものである。具体的に、第１パターン信号ＰＡＴＴＥＲＮ０１０１が活性化される場合、データ出力回路は、第５マルチプレクサ４８０から第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７が出力される前に、「０１０１」に対応する４つのプリアンブルデータを出力する。また、第２パターン信号ＰＡＴＴＥＲＮ１０１０が活性化される場合、データ出力回路は、第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７が出力される前に、「１０１０」に対応する４つのプリアンブルデータを出力する。
【００８１】
第１パターン信号ＰＡＴＴＥＲＮ０１０１に対応して「０１０１」に対応する４つのプリアンブルデータを出力するために、第１位相移動部４１０Ａは、並列入力される２ビットのデータＤ４、Ｄ６を位相移動する前に「０」に対応する２つのプリアンブルデータを出力してから２ビットのデータＤ４、Ｄ６を位相移動した後伝達する。この時、第２位相移動部４１０Ｂは、並列に入力される他の２ビットデータＤ５、Ｄ７を位相移動する前に「１」に対応する２つのプリアンブルデータを出力してから２ビットのデータＤ５、Ｄ７を位相移動した後伝達する。
【００８２】
第１マルチプレクサ４２０Ａは、データクロックの立ち上がりエッジに同期して出力される最初のデータＤ０より先に「０」に対応するプリアンブルデータ２つを伝達し、第２マルチプレクサ４２０Ｂはデータクロックの立ち下りエッジに同期して出力されるべき最初のデータＤ１より先に「１」に対応するプリアンブルデータ２つを伝達する。第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂを介して伝えられた４つのプリアンブルデータは、第２直列化部４００Ｂ及び第３直列化部４００Ｃを介して整列され、最初に出力されるデータＤ０より先に出力される。
【００８３】
一方、第２パターン信号ＰＡＴＴＥＲＮ１０１０が活性化された場合、「１０１０」に対応する４つのプリアンブルデータを出力するために、第１位相移動部４１０Ａは、並列入力される２ビットのデータＤ４、Ｄ６を位相移動する前に「１」に対応する２つのプリアンブルデータを出力する。また、第２位相移動部４１０Ｂは、並列に入力される２ビットのデータＤ５、Ｄ７を位相移動する前に「０」に対応する２つのプリアンブルデータを出力する。
【００８４】
これにより前述した「０１０１」に対応する４ビットのプリアンブルデータを出力する方法のように、データ出力回路は「１０１０」に対応する４ビットのプリアンブルデータを出力することができる。
【００８５】
図１１は、図１０に図示された半導体メモリ装置の動作について説明するための波形図である。特に、プリアンブルデータを出力しない場合における半導体メモリ装置内のデータ出力回路に対する動作をデータクロックＷＣＫ及び分周クロックＷＣＫ／２を基準にして説明する。また、図１１は分周クロックＷＣＫ／２の周波数がシステムクロックの周波数と同じであり、システムクロックの一周期ｔＣＫの間に４つのデータを出力するＧＤＤＲ５半導体メモリ装置の場合について例を上げて説明する。
【００８６】
同図に示すように、半導体メモリ装置は、読込み命令が印加された後ＣＡＳ遅延時間ＣＬが経過した時点から第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７を出力する。具体的に説明すると、半導体メモリ装置は、ＣＡＳ遅延時間ＣＬより４ｔＣＫ(システムクロックの４周期）だけ早い時点で読込み命令に対応する読込みデータ出力信号ＲＤＯＵＴＥＮが活性化する。その後、データ出力回路内の直列化制御部４９０は、読込みデータ出力信号ＲＤＯＵＴＥＮに対応して第１直列化部１００Ａを制御するための多数の信号を生成する。それと共に、内部の単位セルから出力された多数のデータＤ０〜Ｄ７はＣＡＳ遅延時間ＣＬより２．５ｔＣＫだけ早い時点でデータ出力回路へ伝達される。
【００８７】
多数のデータＤ０〜Ｄ７は、並列にデータ出力回路へ伝達される。データ出力回路は、並列入力された多数のデータＤ０〜Ｄ７を直列化して第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６ーＤ７を出力する。まず、直列化制御部４９０は読込みデータ出力信号ＲＤＯＵＴＥＮに対応してＣＡＳ遅延時間ＣＬより１．５ｔＣＫだけ早い時点で第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐを活性化する。第１直列化部４００Ａ内の第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂは、活性化された第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐに対応して多数のデータＤ０〜Ｄ７のうち４ビットのデータＤ４〜Ｄ７を１ｔＣＫ（４ＵＩ）だけ位相遅延させる。
【００８８】
さらに、直列化制御部４９０は、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐのように、ＣＡＳ遅延時間ＣＬより１．５ｔＣＫだけ早い時点で第２制御パルスＰＯＵＴ＿ＣＬ１５を論理ハイレベルで活性化する。この時、第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは論理ローレベルになる。第２制御パルスＰＯＵＴ＿ＣＬ１５と第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂとに対応して、第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂは、並列入力された４つのデータＤ０〜Ｄ３と、第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂを介して位相移動した別の４ビットのデータＤ４〜Ｄ７とを直列化する。第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂを介して第１ないし第４直列化データＤ０−Ｄ４、Ｄ２−Ｄ６、Ｄ１−Ｄ５、Ｄ３−Ｄ７が生成された後、第１ラッチ部４３０Ａ及び第２ラッチ部４３０Ｂは、直列化制御部１９０から出力されたデータ伝達信号ＤＯＦＦＢに対応して第１ないし第４直列化データを各々第２直列化部４００Ｂへ伝達する。
【００８９】
第２直列化部４００Ｂに伝達された第１ないし第４直列化データのうち第２直列化データ及び第４直列化データＤ２−Ｄ６、Ｄ３−Ｄ７は、第３及び第４位相移動部４４０Ａ、４４０Ｂに入力され、０．５ｔＣＫ２ＵＩだけ遅延される。以後、第３及び第４マルチプレクサ４５０Ａ、４５０Ｂは４つのデータ、すなわち第３及び第４位相移動部４４０Ａ、４４０Ｂにより遅延された第２直列化データ及び第４直列化データと、第１及び第２ラッチ部４３０Ａ、４３０Ｂから出力された遅延されていない第１直列化データ及び第３直列化データとの伝達を受け取って第５直列化データ及び第６直列化データとして直列化する。第５直列化データ及び第６直列化データは、各々第３及び第４ラッチ部４６０Ａ、４６０Ｂを介して第３直列化部４００Ｃへ伝達される。特に、第３及び第４ラッチ部４６０Ａ、４６０Ｂの各々は、データクロックＷＣＫの立ち下りエッジに対応しＣＡＳ遅延時間ＣＬの０．２５ｔＣＫ以前にデータを伝達する。
【００９０】
図１１を参照すると、第３及び第４マルチプレクサ４５０Ａ、４５０Ｂの入力端Ｄ０、Ｄ１、Ｄ２、Ｄ３に伝達された第１ないし第４直列化データＤ０−Ｄ４、Ｄ２−Ｄ６、Ｄ１−Ｄ５、Ｄ３−Ｄ７と、第３及び第４マルチプレクサ４５０Ａ、４５０Ｂの出力端Ｄ４、Ｄ５における第５直列化データ及び第６直列化データＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７とによって第２直列化部４００Ｂの動作を確認することができる。第４ラッチ部４６０Ｂを介して第３直列化部４００Ｃに伝達されたデータＤ１−Ｄ３−Ｄ５−Ｄ７は、第５位相移動部４７０に対応してＵＩだけ位相が遅延される。
【００９１】
第３ラッチ部４６０Ａを介してＣＡＳ遅延時間ＣＬより０．２５ｔＣＫ(データクロックＷＣＫの半周期）だけ前に、すなわちデータクロックＷＣＫの立ち下りエッジに同期された第５マルチプレクサ４８０に伝達されると、その伝えられた１つのデータＤ０−Ｄ２−Ｄ４−Ｄ６（ＲＤ０）は第５マルチプレクサ４８０によりデータクロックＷＣＫの立ち上がりエッジに同期して出力され始める。
【００９２】
一方、第５位相移動部４７０を介して遅延された他の１つのデータＤ１−Ｄ３−Ｄ５−Ｄ７（ＦＤ０）は、データクロックＷＣＫの立ち上がりエッジに同期して第５マルチプレクサ４８０へ伝達されてから、第５マルチプレクサ４９０によりデータクロックＷＣＫの立ち下りエッジに同期し出力され始める。前述した過程を経て、読込み命令が印加された後ＣＡＳ遅延時間ＣＬが経過した時点から並列に伝えられた８ビットデータＤ０〜Ｄ７がデータ出力回路により直列化され、連続的に出力される直列化された第７直列化データＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７として出力される。
【００９３】
図１２は、図１０に図示された直列化制御部４９０を説明するためのブロック図である。
【００９４】
同図に示されたように、直列化制御部４９０は、多数のフリップ・フロップ４９１、４９２、４９３と、第１ないし第５ラッチ５９６、５９７、５９８、５０３、５０４と、を備えている。フリップ・フロップ４９１、４９２、４９３、及び、第１ないし第５ラッチ５９６、５９７、５９８、５０３、５０４は、読込みデータ出力信号ＲＤＯＵＴＥＮ及び分周クロックＷＣＫ／２に対応して第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、第２制御パルスＰＯＵＴ＿ＣＬ１５、第３制御パルスＰＯＵＴ＿ＣＬ１５Ｂ、データ伝達信号ＤＯＦＦＢ、及び、第１並びに２プリアンブルイネーブル信号ＥＮＢ１０１０、ＥＮＢ１０１０を出力するためのものである。
【００９５】
具体的に説明すると、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐは、第１位相移動部４１０Ａ、及び第２位相移動部４１０Ｂを制御するために、第２フリップ・フロップ４９２と反転した分周クロックＷＣＫ／２を論理積して出力される。
【００９６】
第１ラッチ５９６及び第２ラッチ５９７は、第１マルチプレクサ４２０Ａ及び第２マルチプレクサ４２０Ｂを制御するために、データクロックＷＣＫの周期の２倍（１ｔＣＫ）だけの活性化区間を有する第２及び第３制御パルスＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂを出力する。
【００９７】
また、第３ラッチ５９８を介してデータクロックの周期の４倍（２ｔＣＫ）だけの活性化区間を有するデータ伝達信号ＤＯＦＦＢを出力し、第４ラッチ及び第５ラッチ５０３、５０４は、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥが活性化されれば、第１パターン信号及び第２パターン信号ＰＡＴＴＥＲＮ０１０１、ＰＡＴＴＥＲＮ１０１０に対応して第１パターンイネーブル信号及び第２パターンイネーブル信号ＥＮＢ１０１０、ＥＮＢ１０１０を出力する。
【００９８】
詳説すると、読込み命令が印加されてからＣＡＳ遅延時間ＣＬよりシステムクロックの４周期だけ早い時点ＣＬ-４で読込みデータ出力信号ＲＤＯＵＴＥＮが論理ハイレベルに活性化されると、多数のフリップ・フロップ４９１、４９２、４９３は分周クロックＷＣＫ／２に対応して読込みデータ出力信号ＲＤＯＵＴＥＮを位相移動させる。第１フリップ・フロップ４９１は、ＣＡＳ遅延時間ＣＬよりシステムクロックの３周期だけ早い時点ＣＬ-３で出力端Ｎ１を論理ハイレベルに遷移する。これによって、否定論理積(ＮＡＮＤ）ゲート５０２は第３フリップ・フロップ４９３の出力端Ｎ３の論理レベルを反転するための第３インバータ５０５の出力と第１フリップ・フロップ４９１の出力端Ｎ１の論理レベルとに対応して否定論理積の演算を行ってから論理ローレベルを出力する。第４ラッチ及び第５ラッチ５０３、５０４の各々は、否定論理積ゲート５０２からの出力を入力して第１パターン信号及び第２パターン信号ＰＡＴＴＥＲＮ０１０１、ＰＡＴＴＥＲＮ１０１０が活性化されると、第１パターンイネーブル信号及び第２パターンイネーブル信号ＥＮＢ１０１０、ＥＮＢ１０１０を論理ローレベルに活性化する。さらに、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥと第１フリップ・フロップ４９１の出力端Ｎ１の論理レベル(すなわち、ＣＡＳ遅延時間ＣＬよりシステムクロックの３周期だけ早い時点ＣＬ-３）で論理積演算を行う論理積(ＡＮＤ）ゲート５０１の出力に対応して、第３ラッチ５９８はデータ伝達信号ＤＯＦＦＢを活性化する。
【００９９】
その後、ＣＡＳ遅延時間ＣＬよりシステムクロックの２周期だけ早い時点ＣＬ−２で第２フリップ・フロップ４９２の出力端Ｎ２は論理ハイレベルに遷移される。この時、分周クロックＷＣＫ／２の第１インバータ４９９_１により反転された時点(すなわち、分周クロックＷＣＫ／２の立ち下りエッジ）で論理積ゲート５９５は、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐを活性化する。この時、第１制御パルスＰＯＵＴ＿ＣＬ１５ＰはデータクロックＷＣＫの周期だけ活性化区間を有する。
【０１００】
第２フリップ・フロップ４９２の出力端Ｎ２が論理ハイレベルに遷移された後、第１ラッチ５９６は、分周クロックＷＣＫ／２の立ち下りエッジに対応して第２制御パルスＰＯＵＴ＿ＣＬ１５を生成する。一方、第２フリップ・フロップ４９２の出力端Ｎ２を反転した第２インバータ４９９_２からの出力が伝達された第２ラッチ５９７は、分周クロックＷＣＫ／２の立ち下りエッジに対応して第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂを生成する。ここで、第２制御パルスＰＯＵＴ＿ＣＬ１５及び第２制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは、分周クロックＷＣＫ／２の立ち下りエッジに対応して動作する第１ラッチ及び第２ラッチ５９６、５９７によって１ｔＣＫ(システムクロックの一周期）だけの活性化区間を有することができる。
【０１０１】
第２制御パルスＰＯＵＴ＿ＣＬ１５の活性化とともにデータ伝達信号ＤＯＦＦＢも、分周クロックＷＣＫ／２の立ち下りエッジに対応して動作する第３ラッチ５９８により生成される。しかし、第３ラッチ５９８は、論理積ゲート５０１と第２及び第３フリップ・フロップ４９２、４９３とからの出力を論理和ゲート４９４を介して伝達されることによって、第２制御パルスＰＯＵＴ＿ＣＬ１５の４倍の活性化区間を有するデータ伝達信号ＤＯＦＦＢの出力が可能である。
【０１０２】
図１３は、図１２に図示された直列化制御部４９０の動作について説明するための波形図である。特に、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥが非活性化された場合に直列化制御部４９０から出力される信号について説明する。
【０１０３】
同図に示されたように、直列化制御部４９０は、読込みデータ出力信号ＲＤＯＵＴＥＮに対応して分周クロックＷＣＫ／２を基準にして多数の信号を生成している。まず、読込みデータ出力信号ＲＤＯＵＴＥＮが活性化されると、多数のフリップ・フロップ４９１、４９２、４９３を介して分周クロックＷＣＫ／２の周期だけ位相遅延させる(多数のフリップ・フロップ４９１、４９２、４９３の出力端Ｎ１、Ｎ２、Ｎ３参照）。その後、分周クロックＷＣＫ／２の立ち下りエッジに対応して直列化制御部４９０内の論理積ゲート５９５、第１及び第２ラッチ５９６、５９７は、第１〜第３制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、ＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂを生成する。
【０１０４】
さらに、論理和（ＯＲ）ゲート４９４は、第２フリップ・フロップ及び第３フリップ・フロップ４９２、４９３の出力に論理和演算を行って活性化区間の２倍である出力パルスを出力端Ｎ４を介して第３ラッチ５９８へ伝達する。第３ラッチ５９８は、分周クロックＷＣＫ／２の立ち下りエッジに対応してデータ伝達信号ＤＯＦＦＢを出力する。一方、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥが非活性化されると、第４ラッチ及び第５ラッチ５０３、５０４は、否定論理積ゲート５０２の出力に関わらず論理ハイレベルで非活性化された第１パターンイネーブル信号及び第２パターンイネーブル信号ＥＮＢ１０１０、ＥＮＢ１０１０を出力する。
【０１０５】
図１４は第１パターン「０１０１」でプリアンブルを行う場合の、図１２に示された直列化制御部４９０の動作について説明するための波形図である。
【０１０６】
同図に示されたように、直列化制御部４９０には、活性化された読込みデータ出力信号ＲＤＯＵＴＥＮのみならず、論理ハイレベルで活性化されたプリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥ及び第１パターン信号ＰＡＴＴＥＲＮ０１０１が入力される。読込みデータ出力信号ＲＤＯＵＴＥＮに対応して活性化される第１〜第３制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、ＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂは、前述した図１３と同じ方法で生成される。
【０１０７】
一方、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥ及び第１パターン信号ＰＡＴＴＥＲＮ０１０１が活性化されて入力されると、読込みデータ出力信号ＲＤＯＵＴＥＮに対応して第１フリップ・フロップ４９１の出力端が論理ハイレベルに遷移する時点で否定論理積ゲート５０２の出力端Ｎ５も論理ハイレベルに遷移する。論理ハイレベルが入力された第４ラッチ５０３は、第１パターン信号ＰＡＴＴＥＲＮ０１０１に対応して第１パターンイネーブル信号ＥＮＢ１０１０を第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂに出力する。活性化された第１パターンイネーブル信号ＥＮＢ１０１０に対応して第１位相移動部４１０Ａは、論理ローレベルのプリアンブルデータを第１マルチプレクサ４２０Ａに出力し、第２位相移動部４１０Ｂは、論理ハイレベルのプリアンブルデータを第２マルチプレクサ４２０Ｂに出力する。
【０１０８】
また、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥが非活性化された図１３に示された動作とは異なり、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥの活性化に対応して論理積ゲート５０１は、ＣＡＳ遅延時間ＣＬよりシステムクロックの３周期だけ早い時点ＣＬ-３で論理ハイレベルとして出力する。かかる論理積ゲート５０１の出力に対応して、第３ラッチ５９８は、システムクロックに対応してデータ伝達信号ＤＯＦＦＢを活性化する。もちろん、論理和ゲート４９４の出力に対応して第３ラッチ５９８から出力されるデータ伝達信号ＤＯＦＦＢは、ＣＡＳ遅延時間ＣＬよりシステムクロックの１周期だけ早い時点ＣＬ-１まで活性化状態を維持できる。参考に、図１４で示すように、繰り返し活性化される読込みデータ出力信号ＲＤＯＵＴＥＮによって非活性化される区間無く、活性化状態が維持されている。
【０１０９】
図１５は、第２パターン「１０１０」でプリアンブルを行う場合の、図１２に示された直列化制御部の動作について説明するための波形図である。
【０１１０】
同図に示すように、直列化制御部４９０には活性化された読込みデータ出力信号ＲＤＯＵＴＥＮのみならず、論理ハイレベルに活性化されたプリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥ及び第２パターン信号ＰＡＴＴＥＲＮ１０１０が入力される。読込みデータ出力信号ＲＤＯＵＴＥＮに対応して活性化される第１〜第３制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、ＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂは、前述した図１３と同じ方法で生成される。プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥ及び読込みデータ出力信号ＲＤＯＵＴＥＮに対応して活性化されるデータ伝達信号ＤＯＦＦＢも図１４と同じ方法で生成される。
【０１１１】
一方、プリアンブル信号ＤＱ＿ＰＲＥＡＭＢＬＥ及び第２パターン信号ＰＡＴＴＥＲＮ１０１０が活性化され入力されると、読込みデータ出力信号ＲＤＯＵＴＥＮに対応して第１フリップ・フロップ４９１の出力端が論理ハイレベルに遷移する時点で否定論理積ゲート５０２の出力端Ｎ５も論理ハイレベルに遷移する。論理ハイレベルが入力された第５ラッチ５０４は、第２パターン信号ＰＡＴＴＥＲＮ１０１０に対応して第２パターンイネーブル信号ＥＮＢ１０１０を第１位相移動部４１０Ａ及び第２位相移動部４１０Ｂに出力する。活性化された第２パターンイネーブル信号ＥＮＢ１０１０に対応して第１位相移動部４１０Ａは、論理ハイレベルのプリアンブルデータを第１マルチプレクサ４２０Ａに出力し、第２位相移動部４１０Ｂは、論理ローレベルのプリアンブルデータを第２マルチプレクサ４２０Ｂに出力する。
【０１１２】
図１６は、図１０に示された第１位相移動部４１０Ａを説明するための回路図である。
【０１１３】
第１位相移動部４１０Ａは並列に入力される複数のデータＤ４、Ｄ６を各々位相移動させるための複数の単位ラッチ部を備えている。図１６に示すように、それぞれの単位ラッチ部は、入力されるデータＤを反転するための第５インバータ５１２と、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐに対応して第５インバータ５１２の出力を伝達するための伝送ゲート５１４と、及び伝送ゲート５１４の出力をラッチし反転して出力するためのインバータラッチ５１８と、を備えている。さらに、単位ラッチ部は、伝送ゲート５１４を制御するために、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐを反転するための第６インバータ５１６を備えている。
【０１１４】
インバータラッチ５１８は、第１パターンイネーブル信号ＥＮＢ１０１０に対応して論理ハイレベルを伝達するためのＭＯＳトランジスタ（ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）と、第２パターンイネーブル信号ＥＮＢ１０１０が論理ハイレベルで非活性化であれば伝送ゲート５１４及びトランジスタの出力を反転して出力し、第２パターンイネーブル信号ＥＮＢ１０１０が論理ローレベルで活性化であれば論理ハイレベルであるプリアンブルデータを出力するための否定論理積ゲート及び否定論理積ゲートの出力を反転してフィードバックするための第７インバータと、を備えている。すなわち、インバータラッチ５１８は、第１制御パルスＰＯＵＴ＿ＣＬ１５Ｐが活性化されて入力されるデータＤを伝達する前に、論理ローレベルで活性化される第１パターンイネーブル信号ＥＮＢ１０１０または第２パターンイネーブル信号ＥＮＢ１０１０に対応して、論理ローレベルまたは論理ハイレベルのプリアンブルデータを出力する。
【０１１５】
図示されていないが、第２位相移動部４１０Ｂにおいても第１位相移動部４１０Ａと類似した構成要素を備えている。ただし、第２位相移動部４１０Ｂは、第１パターンイネーブル信号ＥＮＢ１０１０及び第２パターンイネーブル信号ＥＮＢ１０１０が入力される箇所が互いに変わっており、第１位相移動部４１０Ａから出力されるプリアンブルデータとは相補的なレベルを有するプリアンブルデータを出力することができる。
【０１１６】
本発明の一実施形態にかかる半導体メモリ装置の動作方法は、読込み命令に対応して内部の単位セルから伝えられ、並列に入力される８ビットデータを直列化して第１ないし第４直列化データとして出力し、動作モードに応じて第１ないし第４直列化データの各々にプリアンブルデータを加えて出力する第１直列化ステップと、第１ないし第４直列化データを直列化して第５直列化データ及び第６直列化データとして出力する第２直列化ステップと、第５直列化データ及び第６直列化データを直列化して入力された８ビットの全てが直列化された第７直列化データとして出力するための第３直列化ステップと、を含む。
【０１１７】
具体的に、第１直列化ステップは、動作モードに応じて前記プリアンブルデータを出力してから並列に入力される８ビットデータの一部のデータを前記第７直列化データの各データウィンドウの４倍だけ位相を移動させるステップと、並列に入力される８ビットデータの内の残りの一部のデータと前記位相移動した一部のデータとを多重化して送信し、第１ないし第４直列化データとして出力するためのステップと、第１ないし第４直列化データをラッチするステップと、を含む。
【０１１８】
また、第２直列化ステップは、第１ないし第４直列化データの一部のデータを前記第７直列化データの各データウィンドウの２倍だけ位相を移動させるステップと、第１ないし第４直列化データの内の残りの一部のデータと前記位相移動した一部のデータとを多重化して送信し、第５直列化データ及び第６直列化データとして出力するステップと、マルチプレクサの出力をラッチするステップと、を含む。
【０１１９】
第３直列化ステップは、第５直列化データ及び第６直列化データの一部のデータを前記第７直列化データの各データウィンドウだけ位相移動させるステップと、第５直列化データ及び第６直列化データの内の残りの一部のデータと位相移動した前記一部のデータとを多重化して送信し、第７直列化データとして出力するためのステップと、を含む。さらに、テスト動作またはトレーニング動作時、第３直列化ステップは、システムクロックと同期していない任意のデータを外部へ出力するステップを含む。
【０１２０】
前述したように、本発明の一実施形態にかかる半導体メモリ装置内のデータ出力回路が、データの出力時点(すなわち、読込み命令が印加された後、ＣＡＳ遅延時間ＣＬが経過した時点）から１．５ｔＣＫ以前に並列出力される多数のデータを直列化することにより、高い周波数のシステムクロック及びデータクロックに対応するデータの出力が可能である。特に、速いデータの入出力が重要視されるグラフィック用半導体メモリ装置の場合に高い周波数のシステムクロックに対応する動作が可能になることで、製品競争力の向上を図ることができる。
【０１２１】
また、本発明の一実施形態として半導体メモリ装置内のデータ出力回路について説明したが、多数の並列入力されるデータを直列化して出力するための通信及びネットワーク装備においても活用できる。
【０１２２】
また、データ出力回路は、データ出力前に、実際と類似したプリアンブルデータを先に伝達することによって連続して伝えられる有効なデータが歪曲することなく伝達するよう保障できる。
【０１２３】
本発明は、半導体メモリ装置の内部で並列に出力されたデータを直列化するためのデータ出力回路が、データ整列のための動作マージンを十分確保できるようにすることで、読込み命令に対応するデータが高周波数の外部クロックに対応して出力できることから、半導体メモリ装置の高速動作を保障できるという長所がある。
【０１２４】
具体的には、本発明の実施形態に用いられる半導体メモリ装置は、５Ｇｂｐｓ以上の高周波クロックに対応する読込み動作を行うことができ、特に動作速度が重要に見なされるグラフィックデータ用の半導体メモリ装置などに使われる場合は早いデータ入出力速度が確保されることで、製品の競争力を高めることができる。
【０１２５】
また、本発明は半導体メモリ装置の内部で並列に出力されたデータを直列化するためのデータ出力回路に多数のプリアンブルパターンが選択的に出力できるようにし、データ出力時に遅延または干渉などによる信号歪曲の発生を抑えるという長所がある。
【０１２６】
具体的に、本発明の実施形態を用いる半導体メモリ装置は、実際に出力されるデータと類似したプリアンブルパターンをデータ出力前に選択的に出力できるようにすることで、最初出力されるデータの有効ウィンドウを保障することができ、かつ多数のデータパッドから共通にプリアンブルパターンを行うことができることで多数のデータパッド各々にて設計工程上に生じた差異によってデータ信号の間のスキューを防止できる。
【０１２７】
以上、説明した本発明は、前述した実施形態及び添付図面によって限定されず、本発明の技術的思想の範疇内において、各種の変更または置換並びに変形できることが、本発明の属する技術分野における通常の知識を有する者にとって明らかである。
【符号の説明】
【０１２８】
３１０Ａ    第１位相移動部
３１０Ｂ    第２位相移動部
３２０Ａ    第１マルチプレクサ
３２０Ｂ    第２マルチプレクサ
３３０Ａ    第１ラッチ部
３３０Ｂ    第２ラッチ部
３４０Ａ    第３位相移動部
３４０Ｂ    第４位相移動部
３５０Ａ    第３マルチプレクサ
３５０Ｂ    第４マルチプレクサ 
３６０Ａ    第３ラッチ部
３６０Ｂ    第４ラッチ部
３７０      第５位相移動部
３８０      第５マルチプレクサ
３９０      直列化制御部 
【図１】
2009211800.tif 000003
【図２】
2009211800.tif 000004
【図３】
2009211800.tif 000005
【図４】
2009211800.tif 000006
【図５】
2009211800.tif 000007
【図６】
2009211800.tif 000008
【図７】
2009211800.tif 000009
【図８】
2009211800.tif 000010
【図９】
2009211800.tif 000011
【図１０】
2009211800.tif 000012
【図１１】
2009211800.tif 000013
【図１２】
2009211800.tif 000014
【図１３】
2009211800.tif 000015
【図１４】
2009211800.tif 000016
【図１５】
2009211800.tif 000017
【図１６】
2009211800.tif 000018