(57)【要約】      （修正有）【課題】パターニング工程のためにセル領域及び周辺回路領域間の平坦化工程を省略することができ、露光装備の交替なしに微細パターンを形成する。【解決手段】第1のフォトレジストパターン及び第1の反射防止膜を用いてゲートライン用パターンを形成し、第2のフォトレジストパターン及び第2の反射防止膜を用いてゲートラインより広い幅のパッド及びセレクトライン用パターンを形成することにより、ゲートライン、パッド及びセレクトラインを同時に形成することができる半導体素子のパターン形成方法。【選択図】図２
2009163203.tif 000002
【特許請求の範囲】
【請求項１】
第1の目標パターンが形成される第1の領域と上記第1の目標パターンより広い幅の第2の目標パターンが形成される第2の領域を含む半導体基板が提供される段階;
上記半導体基板上に上記第1の目標パターンのピッチより2倍大きいピッチを有する上記第1の領域の第1のパターンと上記第2の領域の第2のパターンを含む第1の補助パターンを形成する段階;
上記第1の補助パターンの表面を含む上記半導体基板上にエッチングマスク膜を形成する段階;
上記第1のパターンの側壁に形成された上記エッチングマスク膜の間の第3のパターンと、上記第2のパターンの一方と重畳する第4のパターンを含む第2の補助パターンを形成する段階;
上記第1の補助パターンの上部に形成された上記エッチングマスク膜を除去する段階;
上記第1及び第2の補助パターンの上部に形成された上記エッチングマスク膜を除去する段階;
上記第1及び第2の補助パターンを除去し、上記エッチングマスク膜をエッチングして上記第1の目標パターンが形成される領域に上記エッチングマスク膜の一部を残留させ、上記第2の目標パターンが形成される領域に上記第1、第2の補助パターン及び上記エッチングマスク膜を残留させる段階を含む半導体素子の微細パターン形成方法。
【請求項２】
上記第1の補助パターンを形成する段階は、上記半導体基板の上部に第1の補助膜を形成する段階;
上記第1の補助膜の上部に上記第1及び第2の領域のパターンを含む第1のフォトレジストパターンを形成する段階;
上記第1のフォトレジストパターンに沿って上記第1の補助膜をエッチングする段階;及び
上記第1のフォトレジストパターンを除去する段階を含む請求項１に記載の半導体素子の微細パターン形成方法。
【請求項３】
上記第1の補助パターンは、上記第2の補助パターンを形成する段階時に、上記第1及び第2の領域間で段差の発生を防止するためのパターンを含む請求項１に記載の半導体素子の微細パターン形成方法。
【請求項４】
上記エッチングマスク膜は、酸化膜またはSiが含まれたポリマー(polymer)で形成する 請求項１に記載の半導体素子の微細パターン形成方法。
【請求項５】
上記第2の補助パターンを形成する段階は、上記エッチングマスク膜の上部に第2の補助膜を形成する段階;
上記第2の補助膜の上部に上記第2の目標パターンを含む第2のフォトレジストパターンを形成する段階;及び
上記第2のフォトレジストパターンに沿って上記第2の補助膜をパターニングする段階を含む請求項１に記載の半導体素子の微細パターン形成方法。
【請求項６】
上記第1及び第2の補助パターンは、反射防止膜で形成する請求項１に記載の半導体素子の微細パターン形成方法。
【請求項７】
上記反射防止膜は、流動性の反射防止膜で形成する請求項６に記載の半導体素子の微細パターン形成方法。
【請求項８】
上記第1及び第2の補助パターンを除去し、上記エッチングマスク膜をエッチングして上記第1の目標パターンが形成される領域に上記エッチングマスク膜の一部を残留させる時、
残留する上記エッチングマスク膜の一部は、上記第1の補助パターンの側壁に形成された上記エッチングマスク膜の一部が残留する請求項１に記載の半導体素子の微細パターン形成方法。
【請求項９】
上記第2の目標パターンが形成される領域に上記第1、第2の補助パターン及び上記エッチングマスク膜を残留させる段階は、
上記第1の領域上の上記第1及び第2の補助パターンを除去する時、上記第2の領域に露出された上記第1及び第2の補助パターンの一部も同時に除去する請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１０】
上記第1及び第2の補助パターンを除去し、上記エッチングマスク膜をエッチングして上記第1の目標パターンが形成される領域に上記エッチングマスク膜の一部を残留させ、上記第2の目標パターンが形成される領域に上記第1、第2の補助パターン及び上記エッチングマスク膜を残留させる段階以後に、
残留する上記エッチングマスク膜の縁部の終端を隔離させて上記第1及び第2の目標パターンのマスクパターンを形成する請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１１】
上記第1の補助パターンを形成する段階前に、
上記エッチングマスク膜の上部にハードマスク膜を形成する段階をさらに含む請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１２】
上記ハードマスク膜は、単一膜(single layer)または多層膜(multi layer)で形成する請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１３】
上記多層膜は、非晶質カーボン膜、SiON膜及びポリシリコン膜を積層して形成する請求項１３に記載の半導体素子の微細パターン形成方法。
【請求項１４】
上記第1の目標パターンはワードラインパターンを含み、上記第2の目標パターンはセレクトラインパターン及びパッド(pad)パターンを含む請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１５】
第1の目標パターンが形成される第1の領域と上記第1の目標パターンより広い幅の第2の目標パターンが形成される第2の領域を含み、エッチング対象膜が形成された半導体基板が提供される段階;
上記エッチング対象膜の上部に上記第1の領域と上記第2の領域間の段差の発生を防止するための補助パターンを含む第1の補助パターンを形成する段階を含む半導体素子の微細パターン形成方法。
【請求項１６】
上記補助パターンを含む上記第1の補助パターンが形成された上記エッチング対象膜の上部に上記第2の目標パターンが形成された第2の補助パターンを形成する段階を含む請求項１５に記載の半導体素子の微細パターン形成方法。
【請求項１７】
上記補助パターンを除去した後、上記第1及び第2の補助パターンに沿って上記エッチング対象膜をパターニングする段階を含む請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項１８】
上記第1及び第2の補助パターンは、反射防止膜で形成する請求項１５に記載の半導体素子の微細パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のパターン形成方法に関するものであり、特に、セル領域と周辺回路領域にゲートパターンを同時に形成する半導体素子のパターン形成方法に関するものである。
【背景技術】
【０００２】
半導体素子は、多数のゲートライン(例えば、メモリセル及びトランジスタ)及び金属配線を含むが、半導体素子の格納容量を増加させ、小型化をなすためには、ゲートライン及び金属配線を含む多数のパターンの幅を狭く形成しなければならない。
【０００３】
一般に、パターンを形成するパターニング(patterning)工程は、エッチング対象膜の上部にハードマスク膜を形成し、ハードマスク膜の上部にフォトレジストパターンを形成する。そして、フォトレジストパターンに沿ってエッチング工程を行ってハードマスクパターンを形成し、ハードマスクパターンに沿ってエッチング工程を行ってエッチング対象膜をパターニングすることができる。
【０００４】
一方、フォトレジストパターンを形成するためには、露光(exposure)及び現像(develop)工程を行うが、特に、露光工程時に用いる光源の解像度(resolution)によりパターンの幅が決定される。即ち、解像度の限界によってより微細なパターン(micro pattern)を形成するのにも限界が発生する。
【０００５】
また、セル領域のパターンを形成した後に周辺回路領域のパターンを形成するために反射防止膜を形成すれば、パターンの差によりセル領域と周辺回路領域との間に段差が発生することがある。そして、段差が発生した状態でフォトレジスト膜を形成し、露光工程を行えば、段差発生領域で光の散乱によるノッチング(notching)現象が発生することがある。これにより、段差を除去するための平坦化工程を行うこともあるが、これは、半導体素子の製造工程の段階を増加させるようになり、これにより製造費用及び時間が増加することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、第1のフォトレジストパターン及び第1の反射防止膜を用いてゲートライン用パターンを形成し、第2のフォトレジストパターン及び第2の反射防止膜を用いてゲートラインより広い幅のパッド及びセレクトライン用パターンを形成することにより、ゲートライン、パッド及びセレクトラインを同時に形成することができる。
【課題を解決するための手段】
【０００７】
本発明の一実施例による半導体素子の微細パターン形成方法は、第1の目標パターンが形成される第1の領域と第1の目標パターンより広い幅の第2の目標パターンが形成される第2の領域を含む半導体基板が提供される。半導体基板上に第1の目標パターンのピッチより2倍大きいピッチを有する第1の領域の第1のパターンと第2の領域の第2のパターンを含む第1の補助パターンを形成する。第1の補助パターンの表面を含む半導体基板上にエッチングマスク膜を形成する。第1のパターンの側壁に形成されたエッチングマスク膜の間の第3のパターンと、第2のパターンの一方と重畳する第4のパターンを含む第2の補助パターンを形成する。第1の補助パターンの上部に形成されたエッチングマスク膜を除去する。第1及び第2の補助パターンの上部に形成されたエッチングマスク膜を除去する。第1及び第2の補助パターンを除去し、エッチングマスク膜をエッチングし、第1の目標パターンが形成される領域にエッチングマスク膜の一部を残留させ、第2の目標パターンが形成される領域に第1、第2の補助パターン及びエッチングマスク膜を残留させる段階を含む半導体素子の微細パターン形成方法で構成される。
【０００８】
第1の補助パターンを形成する段階は、半導体基板の上部に第1の補助膜を形成し、第1の補助膜の上部に第1及び第2の領域のパターンを含む第1のフォトレジストパターンを形成する。そして、第1のフォトレジストパターンに沿って第1の補助膜をエッチングし、第1のフォトレジストパターンを除去する段階を含む。
【０００９】
第1の補助パターンは、第2の補助パターンを形成する段階時に、第1及び第2の領域間で段差の発生を防止するためのパターンを含む。そして、エッチングマスク膜は酸化膜またはSiが含まれたポリマー(polymer)で形成する。
【００１０】
第2の補助パターンを形成する段階は、エッチングマスク膜の上部に第2の補助膜を形成する。第2の補助膜の上部に第2の目標パターンを含む第2のフォトレジストパターンを形成する。第2のフォトレジストパターンに沿って第2の補助膜をパターニングする段階を含む。
【００１１】
第1及び第2の補助パターンは、反射防止膜で形成し、反射防止膜は流動性の反射防止膜で形成する。
【００１２】
第1及び第2の補助パターンを除去し、エッチングマスク膜をエッチングして第1の目標パターンが形成される領域にエッチングマスク膜の一部を残留させる時、残留するエッチングマスク膜の一部は第1の補助パターンの側壁に形成されたエッチングマスク膜の一部が残留する。
【００１３】
第2の目標パターンが形成される領域に第1、第2の補助パターン及びエッチングマスク膜を残留させる段階は、第1の領域上の第1及び第2の補助パターンを除去する時、第2の領域に露出された第1及び第2の補助パターンの一部も同時に除去する。
【００１４】
第1及び第2の補助パターンを除去し、エッチングマスク膜をエッチングして第1の目標パターンが形成される領域にエッチングマスク膜の一部を残留させ、第2の目標パターンが形成される領域に第1、第2の補助パターン及びエッチングマスク膜を残留させる段階後に、残留するエッチングマスク膜の縁部の終端を隔離させて第1及び第2の目標パターンのマスクパターンを形成する。
【００１５】
第1の補助パターンを形成する段階前に、エッチングマスク膜の上部にハードマスク膜を形成する段階をさらに含む。
【００１６】
ハードマスク膜は、単一膜(single layer)または多層膜(multi layer)で形成し、多層膜は、非晶質カーボン膜、SiON膜及びポリシリコン膜を積層して形成する。
【００１７】
第1の目標パターンはワードラインパターンを含み、第2の目標パターンはセレクトラインパターン及びパッド(pad)パターンを含む。
【００１８】
本発明の他の実施例による半導体素子の微細パターン形成方法は、第1の目標パターンが形成される第1の領域と第1の目標パターンより広い幅の第2の目標パターンが形成される第2の領域を含み、エッチング対象膜が形成された半導体基板が提供される。エッチング対象膜の上部に第1の領域と第2の領域間の段差の発生を防止するための補助パターンを含む第1の補助パターンを形成する段階を含む半導体素子の微細パターン形成方法で構成される。
【００１９】
補助パターンを含む第1の補助パターンが形成されたエッチング対象膜の上部に第2の目標パターンが形成された第2の補助パターンを形成する段階を含む。
【００２０】
補助パターンを除去した後、第1及び第2の補助パターンに沿ってエッチング対象膜をパターニングする段階を含み、第1及び第2の補助パターンは反射防止膜で形成する。
【発明の効果】
【００２１】
本発明は、第1のフォトレジストパターン及び第1の反射防止膜を用いてゲートライン用パターンを形成し、第2のフォトレジストパターン及び第2の反射防止膜を用いてゲートラインより広い幅のパッド及びセレクトライン用パターンを形成することにより、ゲートライン、パッド及びセレクトラインを同時に形成することができる。
【００２２】
また、パターニング工程のためにセル領域及び周辺回路領域間の平坦化工程を省略することができ、露光装備の交替なしに微細パターンを形成することができるため、製造工程の費用及び時間を減少させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２４】
図１〜図５は本発明による半導体素子のパターン形成方法を説明するための第1の断面図であり、図６〜図９は本発明による半導体素子のパターン形成方法を説明するための第2の断面図である。そして、図１０〜図１３は本発明による半導体素子のパターン形成方法を説明するための平面図である。
【００２５】
具体的には、図１〜図５においてA-A'方向の断面図は第1の断面図であり、B-B'方向の断面図は第2の断面図である。第1の断面図、第2の断面図及び平面図を同時に参照して説明すれば、次の通りである。
【００２６】
図１（ａ）、図６（ａ）及び図１０（ａ）を参照すれば、フラッシュ素子を例として説明すれば、次の通りである。エッチング対象膜(102)が形成された半導体基板(100)が提供される。エッチング対象膜(102)は、最終的にパターニング(patterning)しようとする膜であり、例えば、絶縁膜及び導電膜が多数の層で積層されるか、またはこれらのいずれか一つの膜で形成されることができる。もし、エッチング対象膜(102)をパターニングして後続のゲートラインを形成する場合、エッチング対象膜(102)は、ゲート絶縁膜、第1の導電膜、誘電体膜、第2の導電膜及び金属膜の積層型の構造で形成することができる。
【００２７】
エッチング対象膜(102)の上部にハードマスク膜(103)を形成する。ハードマスク膜(103)は、単一膜(single layer)または多層膜(multi layer)で形成することができる。このうち、ハードマスク膜(103)を第1〜第3のハードマスク膜(104〜108)の多層膜の構造で形成する場合を例として説明すれば、次の通りである。第1のハードマスク膜(104)は、非晶質カーボン(amorphous carbon)膜で形成することができ、第2のハードマスク膜(106)はSiON膜で形成することができ、第3のハードマスク膜(108)はポリシリコン膜で形成することができる。
【００２８】
次いで、第3のハードマスク膜(108)の上部に第1の補助膜(110)を形成する。例えば、第1の補助膜(110)は、反射防止膜(Bottom ARC)で形成することができる。第1の補助膜(110)の上部にセル領域(第1の領域)及び周辺回路領域(第2の領域)の幅が互いに異なる第1のフォトレジストパターン(112)を形成する。例えば、第1の補助膜(110)の上部にポジティブ(positive)タイプ(type)のフォトレジスト膜を形成し、露光及び現像工程を行ってセル領域に第1のピッチ(P1)のパターンを形成する。具体的には、第1のピッチ(P1)は、セル領域に最終的に形成される第1の目標パターンのピッチより2倍大きいピッチで形成することが望ましい。また、周辺回路領域にも第1のフォトレジストパターン(112)を形成する理由は、後続の第2の補助膜(図２（ｂ）の116)を形成する時に、セル領域と周辺回路領域との間(H)の段差発生を防止するために形成することが望ましい。
【００２９】
図１（ｂ）、図６（ｂ）及び図１０（ｂ）を参照すれば、第1のフォトレジストパターン(図1aの112)により第1の補助膜(図１（ａ）の110)をパターニングして第1の補助パターン(110a)を形成する。第1の補助パターン(110a)は、後続のエッチングマスク膜を形成するための役割をすることもある。
【００３０】
次いで、残留する第1のフォトレジストパターン(図１（ａ）の112)を全て除去する。これは、後続の第2の補助膜(図２（ｂ）の116)を形成した後に行うベーク(baking、熱処理)工程時に、第1のフォトレジストパターン(図１（ａ）の112)が残留すれば、ベークの温度差により第1のフォトレジストパターン(図１（ａ）の112)が曲がる現象(または、捩れ現象)を防止するためである。例えば、反射防止膜のベーク温度(例えば、200℃)は、フォトレジスト膜のベーク温度(例えば、100℃)より高い。
【００３１】
図２（ａ）、図６（ｃ）及び図１０（ｃ）を参照すれば、第1の補助パターン(110a)及び露出された第3のハードマスク膜(108)の表面に沿ってエッチングマスク膜(114)を形成する。エッチングマスク膜(114)は、第1の補助パターン(110a)とエッチング選択比が互いに異なる物質で形成することが望ましく、例えば、酸化膜(oxide)またはシリコン(Si)が含まれたポリマー(polymer)で形成することができる。この時、エッチングマスク膜(114)は、セル領域及び周辺回路領域でいずれも同一の厚さで形成されるため、第1の補助パターン(110a)の側壁でもいずれも同一の幅で形成される。特に、セル領域において第1の補助パターン(110a)の側壁に形成されたエッチングマスク膜(114)の幅は、後続のセル領域に形成されるゲートラインの幅を決定する。
【００３２】
図２（ｂ）、図７（ａ）及び図１１（ａ）を参照すれば、セル領域及び周辺回路領域に形成されたエッチングマスク膜(114)の上部に第2の補助膜(116)を形成する。第2の補助膜(116)は、上部に突出したエッチングマスク膜(114)の間を満たすために流動性の反射防止膜(BARC)で形成することが望ましい。この時、突出したエッチングマスク膜(114)の間に満たされた第2の補助膜(116)は、後続のエッチングマスクパターンを形成するための役割をすることもある。
【００３３】
特に、周辺回路領域にも第1の補助パターン(110a)が形成されているため、第2の反射防止膜(114)を形成しても、セル領域と周辺回路領域との間に段差が発生しない。これにより、段差を減少させるための平坦化工程を省略することができるため、製造費用及び時間を減少させることができる。
【００３４】
第2の補助膜(116)を形成した後には、ベーク工程(例えば、200℃の温度を加える熱処理工程)を行って第2の補助膜(116)を緻密にする。
【００３５】
次いで、第2の補助膜(116)の上部に周辺回路領域のセレクトライン(select line)及びパッド(pad)用パターンを形成するための第2のフォトレジストパターン(118)を形成する。具体的に説明すれば、図２（ｂ）の第2のフォトレジストパターン(118)はセレクトライン用パターンであり、図７（ａ）の第2のフォトレジストパターン(118)はパッド(pad)用パターンで形成することができる。
【００３６】
図３（ａ）、図７（ｂ）及び図１１（ｂ）を参照すれば、第2のフォトレジストパターン(118)に沿って第2の補助膜(図２（ｂ）の116)をエッチングして第2の補助パターン(116a)を形成する。具体的に説明すれば、第2のフォトレジストパターン(118)に沿ってエッチング工程を行うが、エッチングマスク膜(114)より第2の補助パターン(116a)に対するエッチング選択比が高いエッチング工程を行って第1の補助パターン(110a)の上部に形成されたエッチングマスク膜(114)の上部が露出されるように行うことが望ましい。これにより、突出したエッチングマスク膜(114)の間ごとに第2の補助パターン(116a)の一部が残留するようになる。
【００３７】
図３（ｂ）、図７（ｃ）及び図１１（ｃ）を参照すれば、第2のフォトレジストパターン(118)に沿ってエッチング工程を行って第1の補助パターン(110a)の上部に形成されたエッチングマスク膜(図３（ａ）の114)を除去する。これにより、エッチングマスクパターン(114a)を形成することができる。この時、エッチング工程は、第1及び第2の補助パターン(110a及び116a)よりエッチングマスクパターン(114)に対するエッチング選択比が高い工程を行って第1の補助パターン(110a)の上部が露出されれば、エッチング工程を停止する。
【００３８】
図４（ａ）、図８（ａ）及び図１２（ａ）を参照すれば、全面エッチング工程を行って上部に露出された第1の補助パターン(図３（ｂ）の110a)及び第2の補助パターン(図３（ｂ）の116a)を除去して第3のハードマスク膜(108)の一部を露出させる。この時、セレクトライン領域及びパッド領域の一部には第2の補助パターン(116a)の一部が残留することができる。
【００３９】
図４（ｂ）、図８（ｂ）及び図１２（ｂ）を参照すれば、残留したエッチングマスクパターン(114a)の厚さの差を用いたエッチング工程を行ってエッチングマスクパターン(114a)の一部を除去する。
【００４０】
具体的に説明すれば、エッチングマスクパターン(114a)中、上部に突出した部分より下部に残留した部分の厚さがさらに薄いため、エッチング工程を行えば、下部に残留した部分がまず除去され、上部に突出した部分は残留するようになる。
【００４１】
これにより、セル領域では残留したエッチングマスクパターン(114a)が第1のピッチの1/2の第2のピッチ(P2)として残留する。そして、周辺回路領域に残留するエッチングマスクパターン(114a)の一部と第1及び第2の補助パターン(110a及び116a)の一部は第2のピッチ(P2)より広い幅で形成される。例えば、図４（ｂ）の周辺回路領域に残留して一つのパターンをなすエッチングマスクパターン(114a)、第1及び第2の補助パターン(110a及び116a)はセレクトライン用パターンとなり、図８（ｂ）では残留するエッチングマスクパターン(114a)、第1及び第2の補助パターン(110a及び116a)の一部はパッド用パターンとなり得る。
【００４２】
図４（ｃ）、図８（ｃ）及び図１２（ｃ）を参照すれば、エッチングマスクパターン(114a)及び第1及び第2の補助パターン(110a及び116a)に沿って第3のハードマスク膜(図４（ｂ）の108)をエッチングして第3のハードマスクパターン(108a)を形成する。次いで、残留するエッチングマスクパターン(114a)及び第1及び第2の補助パターン(110a及び116a)を除去する。これにより、第3のハードマスクパターン(108)はセル領域及び周辺回路領域に互いに異なる幅を有するパターンを形成するようになる。
【００４３】
図５（ａ）、図９（ａ）及び図１３（ａ）を参照すれば、第3のハードマスクパターン(108a)中、縁部で連結された領域を隔離させるために、第3のハードマスクパターン(108a)及び第2のハードマスク膜(106)の上部に第3のハードマスクパターン(108a)中、隔離される領域(120a)が開放された第3のフォトレジストパターン(120)を形成する。次いで、第2のハードマスク膜(106)より第3のハードマスクパターン(108a)に対するエッチング選択比が高いエッチング工程を行って連結領域(120a)に露出された第3のハードマスクパターン(108a)を除去する。
【００４４】
図５（ｂ）、図９（ｂ）及び図１３（ｂ）を参照すれば、第3のフォトレジストパターン(120)を除去する。これにより、それぞれの第3のハードマスクパターン(108a)を互いに異なる幅を有するパターンで形成することができる。例えば、第3のハードマスクパターン(108a)中、セル領域に形成されたパターンは、ワードライン(word line)用パターンを形成するためのゲートマスクパターンとなり得る。そして、第3のハードマスクパターン(108a)中、周辺回路領域に形成されたパターンはワードラインより広い幅のセレクトライン用ゲートマスクパターンとなり得る。また、第3のハードマスクパターン(108a)中、図2kに示されたパターンはパッド(pad)用マスクパターンとなり得る。
【００４５】
次いで、第3のハードマスクパターン(108a)に沿って第2のハードマスク膜(図５（ａ）の106)及び第1のハードマスク膜(図５（ａ）の104)を順次パターニングし、第2のハードマスクパターン(106a)及び第1のハードマスクパターン(104a)を形成する。
【００４６】
図５（ｃ）、図９（ｃ）及び図１３（ｃ）を参照すれば、第1、第2の及び第3のハードマスクパターン(104a, 106a及び108a)に沿ってエッチング工程を行ってエッチング対象膜(図５（ｂ）の102)をパターニングする。これにより、エッチング対象パターン(102a)を形成することができる。この時、第3の及び第2のハードマスクパターン(図５（ｂ）の108a及び106a)は、エッチング工程時にいずれも除去されることができる。
【００４７】
また、ハードマスク膜(図１（ａ）の103)を形成せずに、エッチング対象膜(102)の上部に(図４（ｂ）参照)エッチングマスクパターン(114a)及び第1及び第2の補助パターン(110a及び116a)を形成した後、エッチングマスクパターン(114a)及び第1及び第2の補助パターン(110a及び116a)に沿ってエッチング工程を行ってエッチング対象膜(102)をパターニングすることができる。
【００４８】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明による半導体素子のパターン形成方法を説明するための第1の断面図である。
【図２】本発明による半導体素子のパターン形成方法を説明するための第1の断面図である。
【図３】本発明による半導体素子のパターン形成方法を説明するための第1の断面図である。
【図４】本発明による半導体素子のパターン形成方法を説明するための第1の断面図である。
【図５】本発明による半導体素子のパターン形成方法を説明するための第1の断面図である。
【図６】本発明による半導体素子のパターン形成方法を説明するための第2の断面図である。
【図７】本発明による半導体素子のパターン形成方法を説明するための第2の断面図である。
【図８】本発明による半導体素子のパターン形成方法を説明するための第2の断面図である。
【図９】本発明による半導体素子のパターン形成方法を説明するための第2の断面図である。
【図１０】本発明による半導体素子のパターン形成方法を説明するための平面図である。
【図１１】本発明による半導体素子のパターン形成方法を説明するための平面図である。
【図１２】本発明による半導体素子のパターン形成方法を説明するための平面図である。
【図１３】本発明による半導体素子のパターン形成方法を説明するための平面図である。
【符号の説明】
【００５０】
100:半導体基板 
102:エッチング対象膜
104:第1のハードマスク膜 
106:第2のハードマスク膜
108:第3のハードマスク膜 
110:第1の補助膜
112:第1のフォトレジストパターン
114:エッチングマスク膜
116:第2の補助膜 
118:第2のフォトレジストパターン
120:第3のフォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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