(57)【要約】【課題】例えば数百ＭＨｚで高速動作する多行並列配置多段のシフトレジスタ回路を備えた半導体装置において、そのシフトレジスタ回路の規模（面積）が増大して配線遅延が顕在化する場合であっても、それ等のシフトレジスタ回路を実速度でエラー検査する。【解決手段】Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１のＮ行のうち例えば２行のシフトレジスタ回路を１組として、各組において、１組の２行のシフトレジスタ回路に対して入力回路１０２が共通の同一テストパターンを入力する。この１組の各行のシフトレジスタ回路からの出力同士を比較回路１０３で比較し、この比較結果のみを出力する。前記Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１と前記比較回路１０３とは、数百ＭＨｚのクロック信号ＣＫによって動作する。【選択図】図１
2009150726.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ行並列配置Ｍ段シフトレジスタ回路（Ｎ、Ｍは２以上の整数）を有し、
前記Ｎ行並列配置Ｍ段シフトレジスタ回路のＮ行のうち複数行のシフトレジスタ回路を１組として、
前記１組のシフトレジスタ回路に対して共通のテストパターンを入力する入力手段と、
前記１組を構成する複数行のシフトレジスタ回路からの出力同士を比較する比較手段とを有する
ことを特徴とする半導体装置。
【請求項２】
前記請求項１に記載の半導体装置において、
前記入力テストパターンが共通である前記１組のシフトレジスタ回路には、
隣接する行同士のシフトレジスタ回路を含まない
ことを特徴とする半導体装置。
【請求項３】
前記請求項２記載の半導体装置において、
前記Ｎ行のシフトレジスタ回路のうち隣接する２つの行のシフトレジスタ回路に各々入力される２つの前記テストパターンは、
互いに、任意の期間で逆相パターンとなるパターンを持つ
ことを特徴とする半導体装置。
【請求項４】
前記請求項１記載の半導体装置において、
基準信号としてクロック信号を発生する基準信号発生手段を有し、
前記Ｎ行並列配置Ｍ段シフトレジスタ回路及び前記比較手段は、
前記基準信号発生手段から供給されるクロック信号により動作する
ことを特徴とする半導体装置。
【請求項５】
前記請求項４記載の半導体装置において、
前記入力手段に前記テストパターンを入力するテストパターン発生手段を有し、
前記テストパターン発生手段は、前記基準信号発生手段のクロック信号で動作する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多行並列配置多段シフトレジスタ回路を備えた半導体装置に関し、特に、その実速度での検査に関する。
【背景技術】
【０００２】
近年、半導体装置の動作が高速化している。その半導体装置を構成する機能回路のひとつに、実速度が例えば数百ＭＨｚで動作するフリップフロップ回路で構成された多行並列配置多段シフトレジスタ回路があり、そのシフトレジスタ回路を実速度で検査できる技術が望まれている。
【０００３】
従来、記憶回路の検査技術として、特許文献１に記載されたメモリエラーチェックシステムがある。このメモリエラーチェックシステムでは、上位半分のワードと下位半分のワードとに同一のデータを記憶したメモリと、第１のタイミングにて前記上位半分のデータを読み出して期待値として一時格納する期待値格納用レジスタと、前記第１のタイミングに続く第２のタイミングにて前記下位半分のデータを読み出す手段と、この読み出された下位半分のデータと前記期待値格納用レジスタに格納された上位半分のデータとを比較する比較手段とを備え、この比較結果をメモリエラーチェック情報としている。
【特許文献１】特開平４−１０７７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の検査技術では、検査専用の部品として期待値格納用レジスタを備える必要があり、その分、回路規模が増大する欠点がある。また、前記従来の検査技術を前記多行並列配置多段シフトレジスタ回路に対する検査に適用する場合に、多行並列配置多段シフトレジスタ回路の回路規模（面積）が増大すると、それに伴い配線遅延が顕在化して、例えば数百ＭＨｚの実速度で高速動作させて検査することが困難になる欠点がある。
【０００５】
本発明の目的は、例えば数百ＭＨｚで高速動作する多行並列配置多段のシフトレジスタ回路を備えた半導体装置において、そのシフトレジスタ回路の規模（面積）が増大して配線遅延が顕在化する場合であっても、それ等のシフトレジスタ回路を実速度でエラー検査することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、本発明の半導体装置では、検査用のみに必要としていた期待値格納用レジスタを不要にすると共に、比較的簡易な検査構成を採用して、配線遅延対策を容易にする。
【０００７】
具体的に、請求項１記載の発明の半導体装置は、Ｎ行並列配置Ｍ段シフトレジスタ回路（Ｎ、Ｍは２以上の整数）を有し、前記Ｎ行並列配置Ｍ段シフトレジスタ回路のＮ行のうち複数行のシフトレジスタ回路を１組として、前記１組のシフトレジスタ回路に対して共通のテストパターンを入力する入力手段と、前記１組を構成する複数行のシフトレジスタ回路からの出力同士を比較する比較手段とを有することを特徴とする。
【０００８】
請求項２記載の発明は、前記請求項１に記載の半導体装置において、前記入力テストパターンが共通である前記１組のシフトレジスタ回路には、隣接する行同士のシフトレジスタ回路を含まないことを特徴とする。
【０００９】
請求項３記載の発明は、前記請求項２記載の半導体装置において、前記Ｎ行のシフトレジスタ回路のうち隣接する２つの行のシフトレジスタ回路に各々入力される２つの前記テストパターンは、互いに、任意の期間で逆相パターンとなるパターンを持つことを特徴とする。
【００１０】
請求項４記載の発明は、前記請求項１記載の半導体装置において、基準信号としてクロック信号を発生する基準信号発生手段を有し、前記Ｎ行並列配置Ｍ段シフトレジスタ回路及び前記比較手段は、前記基準信号発生手段から供給されるクロック信号により動作することを特徴とする。
【００１１】
請求項５記載の発明は、前記請求項４記載の半導体装置において、前記入力手段に前記テストパターンを入力するテストパターン発生手段を有し、前記テストパターン発生手段は、前記基準信号発生手段のクロック信号で動作することを特徴とする。
【００１２】
以上により、請求項１〜５記載の発明では、従来必要であった期待値格納用レジスタを削除できる。更に、複数行のシフトレジスタ回路の出力同士を比較するだけの簡単な検査構成であるので、配線遅延対策が容易となる。よって、チップサイズの削減及び実速度検査が可能となる。
【発明の効果】
【００１３】
以上説明したように、請求項１〜５記載の発明の半導体装置によれば、期待値格納用レジスタを不要にできると共に、配線遅延対策が容易となって、チップサイズの削減及び実速度検査が可能である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１は、本実施形態１による半導体装置の構成を示すブロック図である。
【００１６】
図１において、半導体装置１００は、Ｎ（Ｎは２以上の整数）行に並列配置した１行につきＭ（Ｍも２以上の整数）段のシフトレジスタ回路１０１、Ｎ／２個の入力回路（入力手段）１０２、Ｎ／２個の比較回路（比較手段）１０３からなる。前記入力回路１０２は、各々、相隣る２つの行のＭ段シフトレジスタ回路に共通のテストパターンを入力する。また、比較回路１０３は、各々、前記相隣る２つの行のＭ段シフトレジスタ回路からの２つの出力信号をクロック信号ＣＬの比較タイミングで比較し、一致する場合にはＬ出力を、不一致の場合にはＨ出力となる。
【００１７】
このように構成される本実施形態１による半導体装置について説明する。半導体装置１００において、各入力回路１０２は、Ｎ行並列配置Ｍ段シフトレジスタ回路１０１のＮ行のうちの相隣る２行のシフトレジスタ回路を１組として、この１組のシフトレジスタ回路に共通の同一テストパターンを入力する。このテストパターンはクロック信号ＣＫに同期して変化する。また、シフトレジスタ回路１０１及び比較回路１０３も、クロック信号ＣＫに同期して動作する。
【００１８】
前記１組の２行のシフトレジスタ回路へ入力された同一テストパターンに対応する２行のＭ段シフトレジスタ回路の出力信号は、クロック信号ＣＫに同期して比較回路１０３に入力され、各比較回路１０３は両信号の比較結果を判定して、その判定結果を半導体装置１００の外部に出力する。
【００１９】
その結果、テストパターン入力開始からＭクロックサイクル以降の比較回路１０３の判定出力をＬＳＩテスターに入力して、Ｌ期待値判定することにより、Ｈ出力が発生した場合に回路故障と検出できる。
【００２０】
本実施形態では、従来技術のように検査専用の期待値格納用レジスタが不要であると共に、相隣る２行のシフトレジスタ回路の出力同士を比較するだけの簡単な検査構成であるので、配線遅延対策が容易となる。
【００２１】
尚、本実施形態では、２行のシフトレジスタ回路を１組としたが、３行以上のシフトレジスタ回路で１組とする場合にも適用可能である。
【００２２】
（第２の実施形態）
図２は、本実施形態２による半導体装置の構成を示すブロック図である。図１の半導体装置１００と同一構成要素に付いては同一符号を付して、その説明を省略する。
【００２３】
本実施形態２が前記実施形態１と異なる点は、半導体装置１００に備えるＮ行並列配置Ｍ段シフトレジスタ回路１０１において、その相隣る２つの行のシフトレジスタ回路に対して共通の同一テストパターン信号が入力されないように、入力回路１０２は、共通の同一テストパターンを、所定の１つの行のシフトレジスタ回路と、この行のシフトレジスタ回路とは２行以上離れた行のシフトレジスタ回路とに入力するように物理レイアウトされる。
【００２４】
従って、本実施形態では、同一のテストパターン信号では検出できない隣接するシフトレジスタ回路の配線間の故障が未検出となることを回避することができる。
【００２５】
（第３の実施形態）
図３は、本実施形態３による半導体装置の構成を示すブロック図である。本実施形態の半導体装置１００の構成自体は図２に示した半導体装置１００の構成と同一である。
【００２６】
本実施形態では、任意の２つのテストパターン間に特徴を持たせている。具体的には、図３の半導体装置１００において、任意の２つのテストパターン間は、任意の期間で逆相テストパターンとなるように構成される。図３の例示では、２つのテストパターン間は、第４及び第５クロック目で逆相テストパターンとなる構成を有する。
【００２７】
従って、本実施形態では、前記２つのテストパターンのうち一方が所定行のシフトレジスタ回路に入力されると共に、他方のテストパターンが前記所定行のシフトレジスタ回路の隣りに位置する行のシフトレジスタ回路に入力される。よって、任意の隣接する２つの行のシフトレジスタ回路の配線間でブリッジ故障が発生した場合に、この故障の検出が可能となる。
【００２８】
（第４の実施形態）
図４は、本実施形態４による半導体装置の構成を示すブロック図である。尚、図１の半導体装置１００と同一構成要素に付いては同一符号を付して、その説明を省略する。
【００２９】
本実施形態の半導体装置が図１の半導体装置と異なる点は、テストパターン発生回路４０４と、ＰＬＬ回路４０５とが配置される点である。前記テストパターン発生回路（テストパターン発生手段）４０４は、各入力回路１０２に入力するテストパターンを生成する。また、前記ＰＬＬ回路（基準信号発生手段）４０５は、基準信号として実速度（例えば数百ＭＨｚ）のクロック信号ＣＬを発生する。尚、前記テストパターン発生回路４０４は、予めテストパターンを格納するメモリを含む概念である。
【００３０】
本実施形態では、特に、比較回路４０３は、数百ＭＨｚの高速動作の判定出力を低速のテスターでも判定できるようにするため、比較回路４０３の初期出力をＬ出力としておき、テストパターン入力開始からＭクロックサイクル以降で、１度でも比較回路４０３が不一致を検出した場合のみ、Ｈ出力固定となる回路構成を有する。
【００３１】
図４の半導体装置１００では、内蔵のＰＬＬ回路４０５で発生した実速度（例えば数百ＭＨｚ）のクロック信号ＣＫによって、テストパターン発生回路４０４、シフトレジスタ回路１０１及び比較回路４０３が動作する。
【００３２】
従って、本実施形態では、数百ＭＨｚの実速度で回路故障を検出でき、また低速テスターでも検査できるので、検査コストを抑制できる。
【産業上の利用可能性】
【００３３】
以上説明したように、本発明は、期待値格納用レジスタを不要にできると共に、配線遅延対策が容易であって、チップサイズの削減及び実速度検査が可能であるので、大規模且つ高速な多行並列配置多段シフトレジスタ回路を有する半導体装置のテスト回路として有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態１の半導体装置を示す全体概略ブロック図である。
【図２】本発明の実施形態２の半導体装置を示す全体概略ブロック図である。
【図３】本発明の実施形態３の半導体装置を示す全体概略ブロック図である。
【図４】本発明の実施形態４の半導体装置を示す全体概略ブロック図である。
【符号の説明】
【００３５】
１００          半導体装置
１０１          Ｎ行並列配置Ｍ段シフトレジスタ回路
１０２          入力回路（入力手段）
１０３、４０３     比較回路（比較手段）
４０４          テストパターン発生回路（テストパターン発生手段）
４０５          ＰＬＬ回路（基準信号発生手段）
【図１】
2009150726.tif 000003
【図２】
2009150726.tif 000004
【図３】
2009150726.tif 000005
【図４】
2009150726.tif 000006