(57)【要約】【課題】半導体記憶装置においてプリデコードアドレスの生成を高速に行う。【解決手段】入力アドレスＡＤＤをプリデコードすることにより第１のプリデコードアドレスＰＤＡ１を生成するプリデコーダ２１０と、入力アドレスＡＤＤが不良のあるメモリセルを示していることに応答して、マッチ信号ＭＴを活性化させるＣＡＭ回路部２２０と、マッチ信号ＭＴが活性化したことに応答して、第２のプリデコードアドレスＰＤＡ２及びイネーブル信号ＥＳを出力するＲＯＭ回路部２３０と、イネーブル信号ＥＳに基づいて第１及び第２のプリデコードアドレスＰＤＡ１，ＰＤＡ２のいずれか一方を選択するマルチプレクサ２４０とを備える。本発明によれば、置換ロジックのように段数の多い回路を用いる必要がないことから、プリデコードアドレスを高速に生成することが可能となる。【選択図】図１
2009163854.tif 000002
【特許請求の範囲】
【請求項１】
入力アドレスに応じてアクセス可能な複数のメモリセルを有するメモリセルアレイと、
前記入力アドレスをプリデコードすることにより第１のプリデコードアドレスを生成するプリデコーダと、
前記入力アドレスが不良のあるメモリセルを示していることに応答して、マッチ信号を活性化させるＣＡＭ回路部と、
前記マッチ信号が活性化したことに応答して、第２のプリデコードアドレス及びイネーブル信号を出力するＲＯＭ回路部と、
前記イネーブル信号に基づいて、前記第１及び第２のプリデコードアドレスのいずれか一方を選択するマルチプレクサと、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ＣＡＭ回路部は、前記マッチ信号を出力するマッチラインと、前記入力アドレスの各ビットに対応する複数のＣＡＭセルと、前記マッチラインをプリチャージするプリチャージ回路とを有し、
前記ＣＡＭセルは、不揮発性記憶素子と、前記不揮発性記憶素子が記憶する論理値と前記入力アドレスの対応するビットの論理値とが不一致である場合に、対応する前記マッチラインを放電する放電回路とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＣＡＭセルは、前記マッチラインとディスチャージラインとの間に直列接続された第１及び第２のトランジスタと第３及び第４のトランジスタとを含み、
前記第１及び第３のトランジスタは、前記不揮発性記憶素子が記憶する論理値に応じて一方がオン、他方がオフとなり、
前記第２及び第４のトランジスタは、前記入力アドレスの対応するビットの論理値に応じて一方がオン、他方がオフとなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記不揮発性記憶素子がヒューズ素子であることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記ＲＯＭ回路部は、前記第２のプリデコードアドレスの各ビットにそれぞれ対応する複数のＲＯＭセルと、前記ＲＯＭセルに接続された第１及び第２のビット線と、前記第１及び第２のビット線に接続されたクロスカップル回路とを有し、
前記ＲＯＭセルは、前記第１のビット線と第１及び第２の電源の一方との間に接続され、ゲートに前記マッチ信号が供給される第１のトランジスタと、前記第２のビット線と前記第１及び第２の電源の他方との間に接続され、ゲートに前記マッチ信号が供給される第２のトランジスタとを含み、
前記クロスカップル回路は、前記第１及び第２のビット線にクロスカップリングされた第３及び第４のトランジスタを含み、
前記第１及び第２のトランジスタの導電型と、前記第３及び第４のトランジスタの導電型が互いに異なることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１及び第２のトランジスタはＮチャンネル型ＭＯＳトランジスタであり、前記第３及び第４のトランジスタはＰチャンネル型ＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ＲＯＭ回路部は、前記マッチ信号によって選択されるイネーブルセルと、前記イネーブルセルに接続されたイネーブルビット線とをさらに有し、
前記イネーブルビット線の出力は、前記イネーブル信号として前記マルチプレクサに供給されることを特徴とする請求項５又は６に記載の半導体記憶装置。
【請求項８】
前記ＣＡＭ回路部は、前記入力アドレスの値にかかわらず活性化されるダミーマッチ信号を出力するダミーマッチラインをさらに有し、
前記ＲＯＭ回路部は、前記ダミーマッチ信号によって選択されるダミーＲＯＭセルと、前記ダミーＲＯＭセルに接続されたタイミングビット線とをさらに有し、
前記タイミングビット線の出力は、タイミング信号として前記マルチプレクサに供給され、前記マルチプレクサの動作は前記タイミング信号によって制御されることを特徴とする請求項５乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記ＣＡＭ回路部は、前記ダミーマッチラインに接続され、前記マッチ信号と前記ダミーマッチ信号の活性化タイミングを一致させる第１のダミー回路をさらに有し、
前記ＲＯＭ回路部は、前記ダミーマッチラインに接続され、前記ＲＯＭセルと前記ダミーＲＯＭセルの選択タイミングを一致させる第２のダミー回路と、前記タイミングビット線に接続され、前記第２のプリデコードアドレスと前記タイミング信号の活性化タイミングを一致させる第３のダミー回路とをさらに有していることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、不良メモリセルを冗長メモリセルに置換することによって、欠陥アドレスを救済可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。しかしながら、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大している。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。
【０００３】
一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶される。ヒューズ回路は、当該アドレスに対するアクセスが要求されると、一致信号を活性化させる。一致信号が活性化すると、プリデコーダは入力アドレスではなく置換アドレスをプリデコードした信号を生成する。これによって、不良メモリセルではなく、冗長メモリセルへのアクセスが行われることから、欠陥のあるアドレスが救済される。
【０００４】
図８は、従来の半導体記憶装置の主要部の構成を示すブロック図である。
【０００５】
図８に示す半導体記憶装置は、メモリセルアレイ１０と、メモリセルアレイ１０に対するアクセスを行うためのアクセス制御回路２０を備えている。アクセス制御回路２０は、入力アドレスＡＤＤをプリデコードするプリデコーダ２１と、プリデコーダ２１の出力を受けて所定のメモリセルを選択するドライバ２２と、不良のあるメモリセルのアドレスを記憶するヒューズ回路２３とを含んでいる。
【０００６】
入力アドレスＡＤＤが不良のあるメモリセルのアドレスではない場合、つまり正常アドレスであれば、プリデコーダ２１は入力アドレスＡＤＤをそのままプリデコードし、その出力をドライバ２２に供給する。これに対し、入力アドレスＡＤＤが不良のあるメモリセルのアドレスである場合、つまり欠陥アドレスであれば、ヒューズ回路２３は一致信号２３ａを活性化させる。一致信号２３ａは、プリデコーダ２１に入力される。プリデコーダ２１は、一致信号２３ａが活性化すると、内部の置換ロジック２１ａを用いて置換されたプリデコードアドレスを生成する。
【０００７】
尚、アドレスの記憶に関しては、特許文献１〜３に記載された技術が知られている。
【特許文献１】特開２００１−３５８２９６号公報
【特許文献２】特開平９−７３９０号公報
【特許文献３】米国特許第５，２６７，２１３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ヒューズ回路２３によって不良アドレスを検出し、さらに、プリデコーダ２１によって置換されたプリデコードアドレスを生成するためには、所定の動作時間が必要である。特に、プリデコーダ２１に含まれる置換ロジック２１ａは多くのゲート回路を含むことから、信号の通過に比較的長い時間がかかってしまう。このため、アクセススピードは主にプリデコーダ２１によって制限され、これが高速アクセスの妨げとなっていた。
【０００９】
したがって、本発明の目的は、アクセススピードが改善された半導体記憶装置を提供することである。
【００１０】
また、本発明の他の目的は、プリデコードアドレスの生成を高速に行うことが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明による半導体記憶装置は、入力アドレスに応じてアクセス可能な複数のメモリセルを有するメモリセルアレイと、入力アドレスをプリデコードすることにより第１のプリデコードアドレスを生成するプリデコーダと、入力アドレスが不良のあるメモリセルを示していることに応答して、マッチ信号を活性化させるＣＡＭ回路部と、マッチ信号が活性化したことに応答して、第２のプリデコードアドレス及びイネーブル信号を出力するＲＯＭ回路部と、イネーブル信号に基づいて第１及び第２のプリデコードアドレスのいずれか一方を選択するマルチプレクサとを備えることを特徴とする。
【００１２】
本発明によれば、ＲＯＭ回路部に第２のプリデコードアドレスが記憶されていることから、ＣＡＭ回路部によって不良アドレスの入力が検出されると、マルチプレクサによって第２のプリデコードアドレスを選択するだけで済む。これにより、置換ロジックのように段数の多い回路を用いる必要がなくなることから、アクセスを高速化することが可能となる。
【００１３】
ＣＡＭ回路部は、マッチ信号を出力するマッチラインと、入力アドレスの各ビットに対応する複数のＣＡＭセルと、マッチラインをプリチャージするプリチャージ回路とを有し、ＣＡＭセルは、不揮発性記憶素子と、不揮発性記憶素子が記憶する論理値と前記入力アドレスの対応するビットの論理値とが不一致である場合に、対応するマッチラインを放電することが好ましい。
【００１４】
ＲＯＭ回路部は、第２のプリデコードアドレスの各ビットにそれぞれ対応する複数のＲＯＭセルと、ＲＯＭセルに接続された第１及び第２のビット線とを有し、ＲＯＭセルは、第１のビット線と第１及び第２の電源の一方との間に接続され、ゲートに前記マッチ信号が供給される第１のトランジスタと、第２のビット線と第１及び第２の電源の他方との間に接続され、ゲートにマッチ信号が供給される第２のトランジスタと、第１及び第２のビット線にクロスカップリングされた第３及び第４のトランジスタとを含み、第１及び第２のトランジスタの導電型と、第３及び第４のトランジスタの導電型が互いに異なることが好ましい。
【発明の効果】
【００１５】
このように、本発明によれば、置換ロジックのように段数の多い回路を用いる必要がなくなることから、メモリセルアレイへのアクセスを高速化することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。
【００１８】
図１に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１００と、メモリセルアレイ１００に対するアクセスを行うためのアクセス制御回路２００を備えている。メモリセルアレイ１００は、入力アドレスＡＤＤに応じてアクセス可能な複数のメモリセルＭＣを有している。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点に配置されており、対応するワード線ＷＬが活性化すると、対応するビット線ＢＬに接続される。特に限定されるものではないが、メモリセルＭＣとしてはＤＲＡＭセルを用いることができる。
【００１９】
図２に示すように、メモリセルＭＣがＤＲＡＭセルである場合、メモリセルＭＣはセルトランジスタＴＲとセルキャパシタＣによって構成される。セルトランジスタＴＲとセルキャパシタＣは、対応するビット線ＢＬとプレート配線ＰＬとの間に直列接続されており、セルトランジスタＴＲのゲートは対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化するとセルトランジスタＴＲがオンし、ビット線ＢＬとセルキャパシタＣとが接続されることになる。
【００２０】
メモリセルアレイ１００に含まれるメモリセルＭＣは、通常セルと冗長セルに分類される。通常セルに欠陥が存在する場合、欠陥のある通常セルは冗長セルに置換され、これによって当該不良アドレスが救済される。置換は、メモリセル単位であっても構わないし、ワード線単位や、ビット線単位であっても構わない。さらに、ワード線がメインワード線とサブワード線に階層化されている場合、メインワード線単位で置換しても構わないし、サブワード線単位で置換しても構わない。
【００２１】
図１に戻って、アクセス制御回路２００は、プリデコーダ２１０、ＣＡＭ回路部２２０、ＲＯＭ回路部２３０、マルチプレクサ２４０及びドライバ２５０を備えている。
【００２２】
プリデコーダ２１０は、入力アドレスＡＤＤをプリデコードすることにより第１のプリデコードアドレスＰＤＡ１を生成する回路である。プリデコーダ２１０は、入力アドレスＡＤＤが不良アドレス、つまり、不良のあるメモリセルに対応するアドレスであるか否かにかかわらず、プリデコードを行う。生成された第１のプリデコードアドレスＰＤＡ１は、通常セルに対応するアドレスであり、マルチプレクサ２４０に供給される。
【００２３】
ＣＡＭ回路部２２０は不良アドレスを記憶する回路であり、入力アドレスＡＤＤが不良アドレスである場合には、マッチ信号ＭＴを活性化させる。また、ＣＡＭ回路部２２０は、入力アドレスＡＤＤが不良アドレスであるか否かにかかわらず、入力アドレスＡＤＤが供給されるとダミーマッチ信号ＤＭＴを活性化させる。ダミーマッチ信号ＤＭＴは、ＲＯＭ回路部２３０に対するタイミング信号として用いられる。
【００２４】
ＲＯＭ回路部２３０は置換アドレスを記憶する回路であり、マッチ信号ＭＴが活性化すると第２のプリデコードアドレスＰＤＡ２を出力する。第２のプリデコードアドレスＰＤＡ２は、冗長セルに対応するアドレスであり、マルチプレクサ２４０に供給される。さらに、ＲＯＭ回路部２３０は、イネーブル信号ＥＳ及びタイミング信号ＴＳを生成し、これらをマルチプレクサ２４０に供給する。イネーブル信号ＥＳは、マッチ信号ＭＴの活性化により第２のプリデコードアドレスＰＤＡ２が生成された場合に活性化する信号である。また、タイミング信号ＴＳは、ダミーマッチ信号ＤＭＴに応答して活性化する信号であり、マルチプレクサ２４０の動作タイミングを規定する信号である。
【００２５】
マルチプレクサ２４０は、第１のプリデコードアドレスＰＤＡ１と第２のプリデコードアドレスＰＤＡ２のいずれか一方を選択し、これをドライバ２５０に供給する回路である。マルチプレクサ２４０によるプリデコードアドレスの選択は、イネーブル信号ＥＳに基づき、タイミング信号ＴＳに同期して行われる。マルチプレクサ２４０の出力はドライバ２５０に供給され、アドレスの完全なデコードが行われる。これにより、所定のメモリセルＭＣが選択されることになる。
【００２６】
図３は、ＣＡＭ回路部２２０の回路図である。
【００２７】
図３に示すように、ＣＡＭ回路部２２０は、複数のマッチラインＭＴＬ０〜ＭＴＬｘと、ダミーマッチラインＤＭＴＬと、複数のサーチビットライン対ＳＢＬ０／ＳＢＬＢ０〜ＳＢＬｍ／ＳＢＬＢｍとを備えている。
【００２８】
マッチラインＭＴＬ０〜ＭＴＬｘは、それぞれマッチ信号ＭＴ０〜ＭＴｘを出力する配線である。マッチ信号ＭＴ０〜ＭＴｘは、図１に示したマッチ信号ＭＴを構成する信号群であり、それぞれ対応する不良アドレスが検出された場合に活性化する。したがって、本例ではｘ＋１個の不良アドレスを記憶することができる。
【００２９】
サーチビットライン対ＳＢＬ０／ＳＢＬＢ０〜ＳＢＬｍ／ＳＢＬＢｍは、それぞれ入力アドレスＡＤＤの各ビットに対応する。本実施形態においては、Ａ０〜Ａｍからなるｍ＋１ビットによって入力アドレスＡＤＤが構成され、これら各ビットにサーチビットライン対ＳＢＬ０／ＳＢＬＢ０〜ＳＢＬｍ／ＳＢＬＢｍがそれぞれ割り当てられている。入力アドレスＡＤＤの各ビットＡ０〜Ａｍは、それぞれ対応するバッファＢ０〜Ｂｍによって相補の信号とされ、これら相補の信号が対応するサーチビットラインに供給される。
【００３０】
図３に示すように、マッチラインＭＴＬ０〜ＭＴＬｘとサーチビットライン対ＳＢＬ０／ＳＢＬＢ０〜ＳＢＬｍ／ＳＢＬＢｍとの交点には、ＣＡＭセル２２１が配置されている。ＣＡＭセル２２１は、それぞれ１ビットのデータを不揮発的に記憶する回路であり、対応するサーチビットライン対を介して与えられるデータと、記憶しているデータとが不一致である場合に、対応するマッチラインを放電する。逆に、これらが一致している場合は放電動作を行わない。
【００３１】
初期状態においては、プリチャージ回路２２２によってマッチラインＭＴＬ０〜ＭＴＬｘ及びダミーマッチラインＤＭＴＬはプリチャージされる。したがって、同じマッチラインに繋がる全てのＣＡＭセル２２１が一致を検出した場合に限り、当該マッチラインはプリチャージ状態を維持することができる。これに対し、同じマッチラインに繋がるＣＡＭセル２２１が１つでも不一致を検出した場合、当該マッチラインはディスチャージされる。
【００３２】
図４は、ＣＡＭセル２２１の回路図である。
【００３３】
図４に示すように、ＣＡＭセル２２１は、ヒューズ素子３０１と、ヒューズ素子３０１に接続されたラッチ回路３０２と、対応するマッチラインＭＴＬｉ（ｉ＝０〜ｘ）とグランドＧＮＤとの間に直列接続されたトランジスタ３１１，３１２と、トランジスタ３１３，３１４とを備える。グランドＧＮＤは、プリチャージされたマッチラインを放電させるためのディスチャージラインとして機能する。したがって、マッチラインを放電可能であれば、グランドＧＮＤとは異なる電位を用いても構わない。
【００３４】
トランジスタ３１１のゲートは、ラッチ回路３０２の一方の出力端３０２ａに接続されており、トランジスタ３１３のゲートは、ラッチ回路３０２の他方の出力端３０２ｂに接続されている。このため、トランジスタ３１１，３１３は、ラッチ回路３０２に保持された情報に応じて一方がオン、他方がオフとなる。
【００３５】
また、トランジスタ３１２のゲートは、対応するサーチビットラインＳＢＬｊ（ｊ＝０〜ｍ）に接続され、トランジスタ３１４のゲートは、対応するサーチビットラインＳＢＬＢｊに接続される。このため、トランジスタ３１２，３１４は、入力アドレスＡＤＤの対応するビットの論理値に応じて一方がオン、他方がオフとなる。
【００３６】
ヒューズ素子３０１は、初期状態においては導通状態（低抵抗状態）である。したがって、初期状態においては、ラッチ回路３０２の出力端３０２ａはグランドＧＮＤに接続される。したがって、初期化信号ＩＮＩを活性化させることにより初期化トランジスタ３９０を一時的にオンさせると、出力端３０２ａはローレベル、出力端３０２ｂはハイレベルに固定される。一方、レーザービームの照射などによってヒューズ素子３０１を切断すると、ヒューズ素子３０１は絶縁状態（高抵抗状態）となる。このため、初期化トランジスタ３９０を一時的にオンさせると、出力端３０２ａはハイレベル、出力端３０２ｂはローレベルとなる。尚、初期化トランジスタ３９０については、複数のＣＡＭセル２２１において共用することができる。
【００３７】
本実施形態においては、ヒューズ素子３０１が切断されていない状態は、論理値「１」を記憶している状態を示し、ヒューズ素子３０１が切断されている状態は、論理値「０」を記憶している状態を示している。また、入力アドレスＡＤＤの対応するビットの論理値が「１」である場合には、サーチビットラインＳＢＬｊはハイレベルとなり、サーチビットラインＳＢＬＢｊはローレベルとなる。逆に、入力アドレスＡＤＤの対応するビットの論理値が「０」である場合には、サーチビットラインＳＢＬｊはローレベルとなり、サーチビットラインＳＢＬＢｊはハイレベルとなる。
【００３８】
次に、ＣＡＭセル２２１の動作について説明する。
【００３９】
まず、ヒューズ素子３０１に記憶された論理値が「１」であり、入力アドレスＡＤＤの対応するビットの論理値も「１」である場合は、トランジスタ３１２，３１３がオンし、トランジスタ３１１，３１４がオフする。このため、マッチラインＭＴＬｉをグランドＧＮＤに接続するパスは形成されず、したがって、当該ＣＡＭセル２２１によるマッチラインＭＴＬｉの放電は行われない。
【００４０】
同様に、ヒューズ素子３０１に記憶された論理値が「０」であり、入力アドレスＡＤＤの対応するビットの論理値も「０」である場合は、トランジスタ３１１，３１４がオンし、トランジスタ３１２，３１３がオフする。このため、マッチラインＭＴＬｉをグランドＧＮＤに接続するパスは形成されず、したがって、当該ＣＡＭセル２２１によるマッチラインＭＴＬｉの放電は行われない。
【００４１】
このように、ＣＡＭセル２２１は、ヒューズ素子３０１に記憶された論理値と、入力アドレスＡＤＤの対応するビットの論理値とが一致している場合には、対応するマッチラインＭＴＬｉの放電を行わない。
【００４２】
これに対し、ヒューズ素子３０１に記憶された論理値が「０」であり、入力アドレスＡＤＤの対応するビットの論理値が「１」である場合は、トランジスタ３１１，３１２がオンし、トランジスタ３１３，３１４がオフする。このため、マッチラインＭＴＬｉは、直列接続されたトランジスタ３１１，３１２によって放電される。
【００４３】
同様に、ヒューズ素子３０１に記憶された論理値が「１」であり、入力アドレスＡＤＤの対応するビットの論理値が「０」である場合は、トランジスタ３１３，３１４がオンし、トランジスタ３１１，３１２がオフする。このため、マッチラインＭＴＬｉは、直列接続されたトランジスタ３１３，３１４によって放電される。
【００４４】
このように、ＣＡＭセル２２１は、ヒューズ素子３０１に記憶された論理値と、入力アドレスＡＤＤの対応するビットの論理値とが不一致である場合には、対応するマッチラインＭＴＬｉとグランドＧＮＤとを接続することにより、マッチラインＭＴＬｉを放電する。
【００４５】
以上がＣＡＭセル２２１の回路構成及びその動作である。このようなＣＡＭセル２２１は、図３に示したように、マッチラインＭＴＬ０〜ＭＴＬｘとサーチビットライン対ＳＢＬ０／ＳＢＬＢ０〜ＳＢＬｍ／ＳＢＬＢｍの交点にそれぞれ配置されている。このため、各マッチラインＭＴＬｉは、ヒューズ素子３０１に記憶された論理値と入力アドレスＡＤＤの各ビットの論理値とが全て一致すると、プリチャージ状態を維持する。この状態がマッチ信号ＭＴｉの活性化した状態である。逆に、ヒューズ素子３０１に記憶された論理値と入力アドレスＡＤＤの各ビットの論理値とが１ビットでも相違すると、当該マッチラインＭＴＬｉはディスチャージされる。この状態は、マッチ信号ＭＴｉが非活性の状態である。
【００４６】
このような構成により、図３に示したＣＡＭ回路部２２０は、ｘ＋１個の不良アドレスを記憶することが可能となる。
【００４７】
さらに、図３に示すように、ＣＡＭ回路部２２０にはイネーブル回路２２３が設けられている。イネーブル回路２２３は、マッチラインＭＴＬ０〜ＭＴＬｘにそれぞれ１つずつ割り当てられたイネーブルセル２２４によって構成されている。イネーブルセル２２４の構成は、図４に示したＣＡＭセル２２１と全く同じである。図３に示すように、イネーブル回路２２３においては、サーチビットラインＳＢＬに対応する配線はグランドＧＮＤに固定され、サーチビットラインＳＢＬＢに対応する配線は電源電位ＶＤＤに固定されている。
【００４８】
イネーブルセル２２４は、いわゆるイネーブルヒューズとしての役割を果たす。つまり、対応するマッチラインを使用状態とする場合、当該マッチラインに接続されたイネーブルセル２２４に対して書き込みを行う。逆に、使用しないマッチラインについては、当該マッチラインに接続されたイネーブルセル２２４に対して書き込みを行わない。これにより、使用しないマッチラインは、入力アドレスＡＤＤの値にかかわらず、イネーブルセル２２４によって放電されることから、マッチ信号ＭＴは活性化しない。これに対し、使用するマッチラインはイネーブルセル２２４による放電がなされないことから、入力アドレスＡＤＤに応じてマッチ信号ＭＴを活性化させることができる。
【００４９】
さらに、図３に示すように、ＣＡＭ回路部２２０は、ダミーマッチラインＤＭＴＬに接続された第１のダミー回路２２５を備えている。第１のダミー回路２２５は、ｍ＋２個の負荷回路２２６によって構成される。
【００５０】
負荷回路２２６は、一致を検出した場合のＣＡＭセル２２１と同じ負荷容量をダミーマッチラインＤＭＴＬに与える回路であり、放電動作は行わない。このため、プリチャージ回路２２２によるプリチャージ動作が行われると、入力アドレスＡＤＤの値にかかわらずダミーマッチ信号ＤＭＴは活性化することになる。しかも、上述の通り、負荷回路２２６の負荷容量は、一致を検出した場合のＣＡＭセル２２１と同じ値に設定されていることから、ダミーマッチ信号ＤＭＴの活性化タイミングは、マッチ信号ＭＴの活性化タイミングと一致する。
【００５１】
このようにして生成されるマッチ信号ＭＴ及びダミーマッチ信号ＤＭＴは、図１に示すように、ＲＯＭ回路部２３０に供給される。
【００５２】
図５は、ＲＯＭ回路部２３０の回路図である。
【００５３】
図５に示すように、ＲＯＭ回路部２３０は、複数のマッチラインＭＴＬ０〜ＭＴＬｘと、ダミーマッチラインＤＭＴＬと、複数のＲＯＭビットライン対ＲＢＬ０／ＲＢＬＢ０〜ＲＢＬｎ／ＲＢＬＢｎと、一対のイネーブルビットラインＥＢＬ／ＥＢＬＢと、一対のタイミングビットラインＴＢＬ／ＴＢＬＢとを備えている。
【００５４】
マッチラインＭＴＬ０〜ＭＴＬｘは、図３に示したマッチラインＭＴＬ０〜ＭＴＬｘと同一の配線である。また、ダミーマッチラインＤＭＴＬも、図３に示したダミーマッチラインＤＭＴＬと同一の配線である。但し、これらのマッチライン（ダミーマッチライン）が連続した配線であることは必須でなく、途中にバッファなどが介在していても構わない。
【００５５】
ＲＯＭビットライン対ＲＢＬ０／ＲＢＬＢ０〜ＲＢＬｎ／ＲＢＬＢｎは、それぞれ第２のプリデコードアドレスＰＤＡ２の各ビットに対応する。具体的には、ＰＡ０〜ＰＡｎからなるｎ＋１ビットによって第２のプリデコードアドレスＰＤＡ２が構成され、これら各ビットにＲＯＭビットライン対がそれぞれ対応している。第２のプリデコードアドレスＰＤＡ２の各ビットＰＡ０〜ＰＡｎはいずれも相補の信号であり、非反転信号（Ｔ）と反転信号（Ｂ）によって構成されている。例えば、ビットＰＡ０は、相補の信号ＰＡＴ０，ＰＡＢ０によって構成されている。
【００５６】
図５に示すように、マッチラインＭＴＬ０〜ＭＴＬｘとＲＯＭビットライン対ＲＢＬ０／ＲＢＬＢ０〜ＲＢＬｎ／ＲＢＬＢｎとの交点には、ＲＯＭセル２３１が配置されている。ＲＯＭセル２３１は、それぞれ１ビットのデータを不揮発的に記憶する回路であり、対応するマッチラインが活性化すると、対応するＲＯＭビットライン対に記憶しているデータを出力する。対応するマッチラインが非活性である場合は、対応するＲＯＭビットライン対に対してＲＯＭセル２３１はハイインピーダンス状態となる。
【００５７】
図６は、ＲＯＭセル２３１の回路図である。
【００５８】
図６に示すように、ＲＯＭセル２３１は、対応するマッチラインＭＴＬｉ（ｉ＝０〜ｘ）にゲートが接続されたトランジスタ４０１，４０２によって構成されている。トランジスタ４０１，４０２は、いずれもＮチャンネル型ＭＯＳトランジスタである。トランジスタ４０１は、一端が対応するＲＯＭビットラインＲＢＬｋ（ｋ＝０〜ｎ）に接続され、他端がグランドＧＮＤ及び電源電位ＶＤＤの一方に接続されている。また、トランジスタ４０２は、一端が対応するＲＯＭビットラインＲＢＬＢｋに接続され、他端がグランドＧＮＤ及び電源電位ＶＤＤの他方に接続されている。
【００５９】
トランジスタ４０１，４０２をグランドＧＮＤに接続するか電源電位ＶＤＤに接続するかの選択は、製造時に用いられるフォトマスクの切り替えによって行うことができる。このような構成により、マッチラインＭＴＬｉが活性化すると、ＲＯＭビットラインＲＢＬｋはハイレベル及びローレベルの一方に駆動され、ＲＯＭビットラインＲＢＬＢｋはハイレベル及びローレベルの他方に駆動されることになる。
【００６０】
但し、トランジスタ４０１，４０２はＮチャンネル型ＭＯＳトランジスタであるため、ＲＯＭビットライン対ＲＢＬｋ，ＲＢＬＢｋの一方についてはほぼ完全にグランドＧＮＤレベルまで駆動することができるものの、ＲＯＭビットライン対ＲＢＬｋ，ＲＢＬＢｋの他方については、完全に電源電位ＶＤＤレベルまで駆動することができない。具体的には、トランジスタ４０１，４０２のしきい値をＶｔｈすると、ＶＤＤ−Ｖｔｈまでしか駆動することができない。
【００６１】
このような問題を解決すべく、本実施形態では、各ＲＯＭビットライン対にクロスカップル回路２３２を設けている。クロスカップル回路２３２は、ＲＯＭビットライン対の一方がグランドＧＮＤレベル近傍まで低下した場合、ＲＯＭビットライン対の他方を電源電位ＶＤＤレベルまで引き上げる役割を果たす。
【００６２】
図７は、クロスカップル回路２３２の回路図である。
【００６３】
図７に示すように、クロスカップル回路２３２は、電源電位ＶＤＤとＲＯＭビットラインＲＢＬｋとの間に接続されたトランジスタ４０３と、電源電位ＶＤＤとＲＯＭビットラインＲＢＬＢｋとの間に接続されたトランジスタ４０４とを備えている。トランジスタ４０３のゲートはＲＯＭビットラインＲＢＬＢｋに接続され、トランジスタ４０４のゲートはＲＯＭビットラインＲＢＬｋに接続されている。これらトランジスタ４０３，４０４は、いずれもＰチャンネル型ＭＯＳトランジスタである。
【００６４】
かかる構成により、ＲＯＭビットライン対の一方（例えばＲＢＬｋ）がグランドＧＮＤレベルに低下すると、クロスカップルされたトランジスタ４０３，４０４の一方（例えばトランジスタ４０４）がオンする。これにより、ＲＯＭビットライン対の他方（例えばＲＢＬＢｋ）が電源電位ＶＤＤレベルまで引き上げられる。このように、本実施形態では、各ＲＯＭビットライン対にクロスカップル回路２３２を接続していることから、ＲＯＭセル２３１を構成するトランジスタとして、Ｎチャンネル型ＭＯＳトランジスタのみを用いているにもかかわらず、相補のＲＯＭビットライン対をフルスイングさせることが可能となる。
【００６５】
尚、相補のＲＯＭビットライン対をフルスイングさせる方法としては、ＲＯＭセル２３１をＣＭＯＳ構成とすることが考えられる。しかしながら、この方法では、ＲＯＭセル２３１のサイズが大型化するばかりでなく、相補のマッチラインを用いる必要が生じる。これに対し、本実施形態では、相補のマッチラインを用いる必要がないことから、回路構成を簡素化することが可能となる。
【００６６】
ＲＯＭ回路部２３０は、上記のような回路構成を有していることから、マッチ信号ＭＴ０〜ＭＴｘのいずれかが活性化すると、各ＲＯＭビットライン対が駆動され、第２のプリデコードアドレスＰＤＡ２が出力されることになる。図１に示したように、第２のプリデコードアドレスＰＤＡ２は、マルチプレクサ２４０に供給される。
【００６７】
さらに、図５に示すように、ＲＯＭ回路部２３０にはイネーブル回路２３３が設けられている。イネーブル回路２３３は、マッチラインＭＴＬ０〜ＭＴＬｘにそれぞれ１つずつ割り当てられたイネーブルセル２３４によって構成されている。
【００６８】
イネーブルセル２３４の構成は、図６に示したＲＯＭセル２３１と同じであるが、全てのイネーブルセル２３４は、イネーブルビットラインＥＢＬに接続されたトランジスタ４０１が電源電位ＶＤＤに接続され、イネーブルビットラインＥＢＬＢに接続されたトランジスタ４０２がグランドＧＮＤに接続されている。このため、マッチ信号ＭＴ０〜ＭＴｘのいずれかが活性化すると、イネーブル信号ＥＳは常に活性状態となる。ここで、イネーブル信号ＥＳの活性状態とは、相補のイネーブル信号ＥＳＴ，ＥＳＢがそれぞれハイレベル、ローレベルとなる状態を指す。このようにして生成されるイネーブル信号ＥＳは、図１に示したように、マルチプレクサ２４０に供給される。
【００６９】
さらに、図５に示すように、ＲＯＭ回路部２３０は、ダミーマッチラインＤＭＴＬに接続された第２のダミー回路２３５を備えている。第２のダミー回路２３５は、ｎ＋１個の負荷回路２３６とダミーＲＯＭセル２３７によって構成される。
【００７０】
負荷回路２３６は、ＲＯＭセル２３１と同じ負荷容量をダミーマッチラインＤＭＴＬに与える回路である。このため、ＲＯＭ回路部２３０内におけるダミーマッチ信号ＤＭＴの波形は、活性化されたマッチ信号ＭＴの波形と一致する。すなわち、ＲＯＭセル２３１とダミーＲＯＭセル２３７の選択タイミングは、第２のダミー回路２３５によって一致することになる。
【００７１】
ダミーＲＯＭセル２３７は、図６に示したＲＯＭセル２３１と同じ回路構成を有しているが、イネーブルセル２３４と同様、タイミングビットラインＴＢＬに接続されたトランジスタ４０１が電源電位ＶＤＤに接続され、タイミングビットラインＴＢＬＢに接続されたトランジスタ４０２がグランドＧＮＤに接続されている。このため、ダミーマッチ信号ＤＭＴが活性化すると、タイミング信号ＴＳは常に活性状態となる。ここで、タイミング信号ＴＳの活性状態とは、相補のタイミング信号ＴＳＴ，ＴＳＢがそれぞれハイレベル、ローレベルとなる状態を指す。
【００７２】
さらに、図５に示すように、ＲＯＭ回路部２３０には第３のダミー回路２３８が設けられている。第３のダミー回路２３８は、ｘ＋１個の負荷回路２３９と、上述したダミーＲＯＭセル２３７によって構成されている。
【００７３】
負荷回路２３９は、非選択のＲＯＭセル２３１と同じ負荷容量をタイミングビットラインＴＢＬ，ＴＢＬＢに与える回路であり、タイミングビットラインＴＢＬ，ＴＢＬＢの駆動は行わない。
【００７４】
このようなダミー回路２３５，２３８を備えることにより、ダミーマッチ信号ＤＭＴは活性化されたマッチ信号ＭＴと同期し、さらに、タイミング信号ＴＳは第２のプリデコードアドレスＰＤＡ２と同期することになる。このようにして生成されるタイミング信号ＴＳは、図１に示したように、マルチプレクサ２４０に供給される。
【００７５】
図１に戻って、マルチプレクサ２４０は、イネーブル信号ＥＳに基づいてプリデコードアドレスＰＤＡ１，ＰＤＡ２のいずれか一方を選択する。選択されたプリデコードアドレスは、ドライバ２５０に供給される。
【００７６】
具体的には、イネーブル信号ＥＳが非活性状態である場合、マルチプレクサ２４０はプリデコーダ２１０の出力である第１のプリデコードアドレスＰＤＡ１を選択する。イネーブル信号ＥＳが非活性となるのは、入力アドレスＡＤＤがＣＡＭ回路部２２０に記憶された不良アドレスと一致しなかった結果である。つまり、この場合は、入力アドレスＡＤＤが正常なアドレスであることから、通常セルを示す第１のプリデコードアドレスＰＤＡ１が選択されることになる。
【００７７】
これに対し、イネーブル信号ＥＳが活性状態である場合、マルチプレクサ２４０はＲＯＭ回路部２３０の出力である第２のプリデコードアドレスＰＤＡ２を選択する。イネーブル信号ＥＳが活性化するのは、入力アドレスＡＤＤがＣＡＭ回路部２２０に記憶された不良アドレスと一致した結果である。つまり、この場合は、入力アドレスＡＤＤが不良アドレスであることから、冗長セルを示す第２のプリデコードアドレスＰＤＡ２が選択されることになる。
【００７８】
マルチプレクサ２４０による上記の選択動作は、タイミング信号ＴＳに同期して行われる。上述の通り、タイミング信号ＴＳは、第１のダミー回路２２５、第２のダミー回路２３５、第３のダミー回路２３８を経由して生成されるため、第２のプリデコードアドレスＰＤＡ２の生成タイミングと同期している。このため、マルチプレクサ２４０の動作タイミングを正確に制御することが可能となる。
【００７９】
以上説明したとおり、本実施形態による半導体記憶装置においては、ＲＯＭ回路部２３０に第２のプリデコードアドレスＰＤＡ２がそのまま記憶されていることから、ＣＡＭ回路部２２０によって不良アドレスが検出されると、マルチプレクサ２４０によって第２のプリデコードアドレスＰＤＡ２を選択するだけで済む。これにより、置換ロジックのように段数の多い回路を用いる必要がなくなることから、アクセスを高速化することが可能となる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
例えば、上記実施形態において示したＣＡＭ回路部２２０やＲＯＭ回路部２３０の回路構成は、あくまで一例であり、これらと異なる回路構成を有していても構わない。同様に、ＣＡＭセルやＲＯＭセルの回路構成についても、上記実施形態とは異なる回路構成を有していても構わない。
【００８２】
また、上記実施形態では、ＣＡＭセルに含まれる不揮発性記憶素子として、ヒューズ素子３０１を用いているが、不揮発的な記憶が可能な素子である限り、これに限定されるものではない。したがって、フラッシュメモリやアンチヒューズ素子のように、電気的に書き込み可能な素子を用いても構わない。
【００８３】
さらに、本発明の対象がＤＲＡＭに限定されるものではなく、他の種類の半導体記憶装置に適用することも可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。
【図２】メモリセルＭＣの回路図である。
【図３】ＣＡＭ回路部２２０の回路図である。
【図４】ＣＡＭセル２２１の回路図である。
【図５】ＲＯＭ回路部２３０の回路図である。
【図６】ＲＯＭセル２３１の回路図である。
【図７】クロスカップル回路２３２の回路図である。
【図８】従来の半導体記憶装置の主要部の構成を示すブロック図である。
【符号の説明】
【００８５】
１００      メモリセルアレイ
２００      アクセス制御回路
２１０      プリデコーダ
２２０      ＣＡＭ回路部
２２１      ＣＡＭセル
２２２      プリチャージ回路
２２３      イネーブル回路
２２４      イネーブルセル
２２５      第１のダミー回路
２２６      負荷回路
２３０      ＲＯＭ回路部
２３１      ＲＯＭセル
２３２      クロスカップル回路
２３３      イネーブル回路
２３４      イネーブルセル
２３５      第２のダミー回路
２３６      負荷回路
２３７      ダミーＲＯＭセル
２３８      第３のダミー回路
２３９      負荷回路
２４０      マルチプレクサ
２５０      ドライバ
３０１      ヒューズ素子
３０２      ラッチ回路
３１１〜３１４    トランジスタ
３９０      初期化トランジスタ
４０１〜４０４    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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