(57)【要約】【課題】表示系アクセスの開始直後にＣＰＵ系アクセスの要求がある場合などに、表示系アクセスの期間を確保できる半導体集積回路の提供。【解決手段】ＣＰＵ系制御回路２４は、ＬＣＤパネル３０に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵ１０からの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように書込み／読出し回路を制御する。表示系制御回路２６Ａは、ＬＣＤパネル３０に対して表示データの読出し中であって、表示データの所定の読出し期間を経過する前に、ＣＰＵ１０からの書込み要求又は読出し要求がある場合には、所定の読出し期間を経過するまで表示データの読出し動作を継続するように、読出し回路を制御する。【選択図】図１
2009145756.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対する表示データの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、
前記表示系制御回路は、さらに、前記表示装置に対する表示データの読出し動作中であって、前記表示データの所定の読出し期間を経過する前に、前記ＣＰＵからの書込み要求又は読出し要求がある場合には、前記所定の読出し期間を経過するまで前記表示データの読出し動作を継続するように、前記読出し回路を制御することを特徴とする半導体集積回路。
【請求項２】
前記表示系制御回路は、
表示データ読出し要求信号が入力されると、前記表示データ読出し要求信号を保持する記憶回路と、
前記ＣＰＵからの書込み／読出し要求信号、前記ＣＰＵ系制御回路からの書込み制御信号、および前記ＣＰＵ系制御回路からの読出し制御信号の論理積演算を行う論理積演算回路と、
前記記憶回路からの出力信号および前記論理積演算回路からの出力信号に基づき、前記表示装置に対する前記表示データの読出しの動作開始のタイミングを示す信号を生成する開始タイミング生成回路と、
前記開始タイミング生成回路からの出力信号に基づき、前記表示データの読出し動作を制御する所定期間の表示データ読出し制御信号を生成する読み出し期間生成回路と、
を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記開始タイミング生成回路は、
ＣＭＯＳインバータとトランジスタとが直列接続され、前記ＣＭＯＳインバータに前記記憶回路からの出力信号が供給され、前記トランジスタに前記論理積演算回路からの出力信号が供給され、前記ＣＭＯＳインバータと前記トランジスタの共通接続部から出力を取り出す論理回路と、
前記論理回路の出力をラッチするラッチ回路と、
を備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記ラッチ回路は、
第１のインバータと第２のインバータを直列に接続して閉回路を形成し、
前記第２のインバータは、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを組み合わせたＣＭＯＳインバータからなり、
かつ、前記Ｐ型のＭＯＳトランジスタと前記Ｎ型のＭＯＳトランジスタとは、それぞれ２つのＭＯＳトランジスタに分割されていることを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを含みＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するための半導体集積回路に関する。
【背景技術】
【０００２】
従来、この種の半導体集積回路の一例として、図８に示すものが知られている（特許文献１参照）。
この半導体集積回路は、ＬＣＤドライバＩＣに適用したものであり、図８に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
【０００３】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６と、を備えている。
【０００４】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。
ＣＰＵ系制御回路２４は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【０００５】
メモリセルアレイ２２においては、それらの制御信号ＷＥ、ＲＥに基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
なお、以下において、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２へのデータの書き込み又はメモリセルアレイ２２からのデータの読み出しをＣＰＵ系アクセスと呼ぶ。
【０００６】
表示系制御回路２６には、ＣＰＵ１０から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが、それぞれ入力される。表示系制御回路２６は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２に供給する。
【０００７】
メモリセルアレイ２２においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
なお、以下において、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２からのデータの読み出しを表示系アクセスと呼ぶ。
【０００８】
図９は、図８に示すメモリセルアレイの構成を示す図である。
図９に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【０００９】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００１０】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
説明を簡単にするために、図９においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。
【００１１】
書込み／読出し回路４２は、書込み制御信号ＷＥがハイレベル（以下、Ｈレベル）になると、データの書込みを行う。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にＨレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベル（以下、Ｌレベル）の信号が供給され、ビットラインＢＬｂ上にＨレベルの信号が供給される。ワードラインＷＬ上にＨレベルの信号が供給されることにより、トランジスタＱＮ１及びＱＮ２がオン状態となる。
【００１２】
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のＬレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のＨレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
書込み／読出し回路４２は、読出し制御信号ＲＥがＨレベルになると、データの読出しを行う。また、読出し回路４３は、表示データ読出し制御信号ＬＲＥがＨレベルになると、データの読出しを行う。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージまたはプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにＨレベルの信号が供給され、トランジスタＱＮ１およびＱＮ２がオン状態となる。
【００１３】
これにより、ビットラインＢＬａがストアノードＮ１と同一のＬレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のＨレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａ及びＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００１４】
図１０は、図８に示すＣＰＵ系制御回路の構成を示す図である。
ＣＰＵ系制御回路２４は、ソース〜ドレイン経路が高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４とを含んでいる。トランジスタＱＰ１及びＱＮ３のゲートには、書込み／読出し要求信号ＣＰＵＡが入力される。また、トランジスタＱＮ４のゲートには、表示データ読出し制御信号ＬＲＥを反転した信号が反転回路ＩＮＶ３から入力される。そして、トランジスタＱＰ１のドレインとトランジスタＱＮ３のドレインとの接続点の電位である信号ＺＣＡが反転信号ＩＮＶ４に入力される。
【００１５】
図１１は、表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。
図１１によれば、例えば、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＬレベルの場合、トランジスタＱＮ４及びＱＰ１がオン状態となり、トランジスタＱＮ３がオフ状態となるため、信号ＺＣＡはＨレベルとなる。
【００１６】
再び図１０を参照すると、信号ＺＣＡは反転回路ＩＮＶ４によって反転され、２入力のＡＮＤ回路５１及び５４の一方の入力端子に入力される。ＡＮＤ回路５１の他方の入力端子には書込みモード信号ＷＭが入力され、ＡＮＤ回路５１の出力信号は、遅延回路５２によって所定の遅延時間Ｔ１だけ遅延される。ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号は、片側反転入力のＡＮＤ回路５３に入力され、ＡＮＤ回路５３は書込み制御信号ＷＥを出力する。
【００１７】
このように構成された結果、書込み制御信号ＷＥは、書込みモード信号ＷＭがＨレベル且つ信号ＺＣＡがＬレベルの場合に、Ｈレベルとなる。ここで、信号ＺＣＡがＬレベルとなるのは、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＨレベルの場合である（図１１参照）。すなわち、書込み制御信号ＷＥは、表示データ読出し制御信号ＬＲＥがＬレベル、書込み／読出し要求信号ＣＰＵＡがＨレベル、且つ、書込みモード信号ＷＭがＨレベルの場合に、Ｈレベルとなる。
【００１８】
従って、表示データ読出し制御信号ＬＲＥがＨレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがＨレベル且つ書込みモード信号ＷＭがＨレベルとなっても、書込み制御信号ＷＥはＨレベルにはならないこととなる。
また、ＡＮＤ回路５４の他方の入力端子には読出しモード信号ＲＭが入力され、ＡＮＤ回路５４の出力信号は、遅延回路５５によって所定の遅延時間Ｔ２だけ遅延される。ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号は、片側反転入力のＡＮＤ回路５６に入力され、ＡＮＤ回路５６は、読出し制御信号ＲＥを出力する。
【００１９】
このように構成された結果、読出し制御信号ＲＥは、読出しモード信号ＲＭがＨレベル且つ信号ＺＣＡがＬレベルの場合に、Ｈレベルとなる。ここで、信号ＺＣＡがＬレベルとなるのは、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＨレベルの場合である（図１１参照）。すなわち、読出し制御信号ＲＥは、表示データ読出し制御信号ＬＲＥがＬレベル、書込み／読出し要求信号ＣＰＵＡがＨレベル、且つ、読出しモード信号ＲＭがＨレベルの場合に、Ｈレベルとなる。
従って、表示データ読出し制御信号ＬＲＥがＨレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがＨレベル且つ読出しモード信号ＲＭがＨレベルとなっても、読出し制御信号ＲＥはＨレベルにはならないこととなる。
【００２０】
図１２は、図８に示す表示系制御回路の構成を示す図である。
表示系制御回路２６は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｔ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、４入力のＡＮＤ回路６４と、を含んでいる。
【００２１】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがＬレベルになるとリセットが解除されてセットされ、その出力信号ＱをＨレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期してクリアされ、Ｌレベルに戻る。ＡＮＤ回路６４の入力端子には、フリップフロップ６３の出力信号Ｑが入力され、ＡＮＤ回路６４の３つの反転入力端子には、書込み／読出し要求信号ＣＰＵＡと、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
さらに、表示系制御回路２６は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｔ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力され、表示データ読出し制御信号ＬＲＥを出力する片側反転入力のＡＮＤ回路６６とを含んでいる。
【００２２】
このように構成された結果、表示データ読出し制御信号ＬＲＥは、フリップフロップ６３の出力信号ＱがＨレベル、書込み／読出し要求信号ＣＰＵＡがＬレベル、書込み制御信号ＷＥがＬレベル、且つ、読出し制御信号ＲＥがＬレベルの場合に、Ｈレベルとなる。
従って、書込み／読出し要求信号ＣＰＵＡがＨレベル並びに書込み制御信号ＷＥ若しくは読出し制御信号ＲＥがＨレベル、すなわち、書込み／読出し回路４２によってＣＰＵ系アクセスが行われている場合には、フリップフロップ６３の出力信号ＱがＨレベルとなっても、表示データ読出し制御信号ＬＲＥはＨレベルにはならないこととなる。
【００２３】
次に、このような構成の従来の半導体集積回路の正常時の第１の動作について、図１３を参照して説明する。
なお、この例では、ＣＰＵ系アクセスが書込みアクセスであるものとして説明するが、ＣＰＵ系アクセスが読出しアクセスの場合も同様である。この点は、以下の他の各動作についても同様である。
【００２４】
図１３に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１２に示すフリップフロップ６３は、リセットされるとともに、セット信号ＳがＨレベルとなる。このセット信号ＳのＨレベルにより、フリップフロップ６３の出力信号ＱがＨレベルとなり、ＡＮＤ回路６４の出力信号Ｓ２がＨレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ４の経過後である時刻ｔ２までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ２の期間において、表示系アクセスが行われる。
【００２５】
その後、時刻ｔ３において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルであるため、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、Ｌレベルとなる（図１１参照）。信号ＺＣＡがＬレベルになると、このときには書込みモード信号ＷＭ（波形は図示せず）はＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ３から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスが行われる。
時刻ｔ３〜時刻ｔ４の期間において、表示データ読出し要求信号ＬＲバーがＨレベルになると、フリップフロップ６３の出力信号ＱがＬレベルとなる。
【００２６】
次に、従来の半導体集積回路の正常時の第２の動作について、図１４を参照して説明する。
図１４に示すように、時刻ｔ１において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルであるため、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、Ｌレベルとなる（図１１参照）。信号ＺＣＡがＬレベルになると、このとき書込みモード信号ＷＭはＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ１から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ３までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ３の期間において、ＣＰＵ系アクセスが行われる。
【００２７】
ところで、図１４に示すように、時刻ｔ１〜時刻ｔ３の間である時刻ｔ２において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１２に示すフリップフロップ６３は、リセットされるとともに、セット信号ＳがＨレベルとなる。そのセット信号ＳのＨレベルにより、フリップフロップ６３の出力信号ＱがＨレベルとなる。
しかし、このとき、ＡＮＤ回路６４に入力される書込み／読出し要求信号ＣＰＵＡおよび書込み制御信号ＷＥがいずれもＨレベルである。このため、ＡＮＤ回路６４の出力信号Ｓ２はＬレベルのままであり、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥもＬレベルのままである。
【００２８】
その後、時刻ｔ３において、書込み／読出し要求信号ＣＰＵＡがＬレベルに変化すると、図１０に示すＡＮＤ回路５３から出力される書込み制御信号ＷＥがＬレベルに変化する。この結果、ＡＮＤ回路６４の出力信号Ｓ２がＨレベルになるので、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥがＨレベルになる。
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ３から遅延時間Ｔ４の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、表示系アクセスが行われる。
その後、表示データ読出し要求信号ＬＲバーがＨレベルになると、フリップフロップ６３の出力信号ＱがＬレベルとなる。
【００２９】
以上の説明のように、図１３および図１４に示すような動作は正常動作であり、表示データ読出し制御信号ＬＲＥのＨレベルの期間は、遅延回路６５の遅延時間Ｔ４によって決まる。このため、遅延時間Ｔ４として、表示系アクセスに必要な十分な時間を持たせておけば、不具合はない。また、ＣＰＵ系アクセスの期間に表示データ読出し要求信号ＬＲバーが入っても、ＣＰＵ系アクセスの期間の完了後に、表示系アクセスの期間を確保できる。
【００３０】
しかし、従来の半導体集積回路では、表示系アクセスの期間を確保できないような動作をする場合があることを見出したので、そのような動作の不具合例について以下に説明する。
まず、従来の半導体集積回路の動作の第１の不具合例について、図１５を参照して説明する。
【００３１】
この第１の不具合例は、表示データ読出し要求信号ＬＲバーがＬレベルになった直後に、何らかの理由によって、書込み／読出し要求信号ＣＰＵＡ（または書込み制御信号ＷＥ、読出し制御信号ＷＲ）がＨレベルになり、表示系アクセスの期間を確保できなくなる場合である。
すなわち、図１５に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１２に示すフリップフロップ６３は、リセットされるとともに、セット信号ＳがＨレベルとなる。そのセット信号ＳのＨレベルにより、フリップフロップ６３の出力信号ＱがＨレベルとなり、ＡＮＤ回路６４の出力信号Ｓ２がＨレベルとなる。
【００３２】
ＡＮＤ回路６４の出力信号Ｓ２は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。この結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、Ｈレベルとなる。
そして、時刻ｔ１の直後の時刻ｔ２において、何らかの理由で、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＷＲのうちのいずれか１つの信号がＨレベルになると、ＡＮＤ回路６４の出力信号Ｓ２がＬレベルとなる。この結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、ＨレベルからＬレベルになる。このため、時刻ｔ１〜時刻ｔ２までの期間Ｔ４’が表示系アクセスの期間となる。
【００３３】
ここで、表示データ読出し制御信号ＬＲＥは、図１３に示すような正常動作であれば、遅延回路６５の遅延時間Ｔ４の経過後である時刻ｔ３までの間にＨレベルとなり、時刻ｔ１〜時刻ｔ３までの期間が表示系アクセスの期間となる。
しかし、図１５の場合には、表示データ読出し制御信号ＬＲＥのＨレベルの期間を、遅延回路６５の遅延時間Ｔ４で決めることができず、時刻ｔ１〜時刻ｔ２までの期間Ｔ４’となる。そして、遅延時間Ｔ４と期間Ｔ４’の関係は、Ｔ４＞Ｔ４’となるので、図１５の場合には、表示系アクセスの期間として十分な期間を確保できない。
【００３４】
なお、時刻ｔ２において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルになるので、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、Ｌレベルとなる（図１１参照）。信号ＺＣＡがＬレベルになると、このとき書込みモード信号ＷＭはＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ２から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ２〜時刻ｔ４の期間において、ＣＰＵ系アクセスが行われる。
【００３５】
次に、従来の半導体集積回路の動作の第２の不具合例について、図１６を参照して説明する。
この第２の不具合例は、表示データ読出し要求信号ＬＲバーがＬレベルの期間中に、何らかの理由によって、書込み／読出し要求信号ＣＰＵＡ（または書込み制御信号ＷＥ、読出し制御信号ＷＲ）がアクティブとなり、これに短い周期の短パルスが含まれ、表示系アクセスの期間を確保できない場合である。
【００３６】
すなわち、図１６に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１２に示すフリップフロップ６３は、リセットされるとともに、セット信号ＳがＨレベルとなる。そのセット信号ＳのＨレベルにより、フリップフロップ６３の出力信号ＱがＨレベルとなり、ＡＮＤ回路６４の出力信号Ｓ２がＨレベルとなる。
【００３７】
ＡＮＤ回路６４の出力信号Ｓ２は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。この結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、Ｈレベルとなる。
ここで、図１６に示すように、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＷＲのうちのいずれか１つの信号中に、何らかの理由で、周期の短いパルスが含まれることがある。
【００３８】
そして、時刻ｔ２において、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＷＲのうちのいずれか１つがＨレベルになると、ＡＮＤ回路６４の出力信号Ｓ２がＬレベルとなる。この結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、ＨレベルからＬレベルになる。このため、時刻ｔ１〜時刻ｔ２までの期間は、表示データ読出し制御信号ＬＲＥがＨレベルとなる。
【００３９】
その後、時刻ｔ３において、書込み／読出し要求信号ＣＰＵＡおよび書込み制御信号ＷＥがいずれもＬレベルになると、このときフリップフロップ６３の出力信号ＱがＨレベルである。このため、ＡＮＤ回路６４の出力信号Ｓ２がＨレベルとなり、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、ＬレベルからＨレベルになる。
そして、時刻ｔ４において、書込み／読出し要求信号ＣＰＵＡまたは書込み制御信号ＷＥがＨレベルになると、ＡＮＤ回路６４の出力信号Ｓ２がＬレベルとなり、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、ＨレベルからＬレベルになる。このため、時刻ｔ３〜時刻ｔ４までの期間は、表示データ読出し制御信号ＬＲＥがＨレベルとなる。
【００４０】
なお、時刻ｔ４において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルになるので、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、Ｌレベルとなる（図１１参照）。信号ＺＣＡがＬレベルになると、このとき書込みモード信号ＷＭはＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ４から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ５までの間、Ｈレベルとなる。この時刻ｔ４〜時刻ｔ５の期間において、ＣＰＵ系アクセスが行われる。
【００４１】
以上のように、図１６の場合には、表示データ読出し制御信号ＬＲＥのＨレベルの期間が、時刻ｔ１〜時刻ｔ２までの期間と時刻ｔ３〜時刻ｔ４までの期間との２つになってしまう。これらの２つの期間は、表示系アクセスの期間に相当する。
しかし、その２つの期間は、いずれも遅延回路６５の遅延時間Ｔ４で決めることができない上に、遅延時間Ｔ４よりも短い期間となる。このため、図１６の場合には、図１５の場合と同様に、表示系アクセスの期間として十分な期間を確保できない。
【特許文献１】特開２００６−１６３１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００４２】
そこで、本発明の目的は、上記の点に鑑み、表示系アクセスの開始直後にＣＰＵ系アクセスの要求がある場合、または表示系アクセスの開始直後にＣＰＵ系アクセスの要求に係る信号が不適切な場合であっても、表示系アクセスの期間を確保できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００４３】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対する表示データの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、前記表示系制御回路は、さらに、前記表示装置に対する表示データの読出し動作中であって、前記表示データの所定の読出し期間を経過する前に、前記ＣＰＵからの書込み要求又は読出し要求がある場合には、前記所定の読出し期間を経過するまで前記表示データの読出し動作を継続するように、前記読出し回路を制御することを特徴とする。
【００４４】
第２の発明は、第１の発明において、前記表示系制御回路は、表示データ読出し要求信号が入力されると、前記表示データ読出し要求信号を保持する記憶回路と、前記ＣＰＵからの書込み／読出し要求信号、前記ＣＰＵ系制御回路からの書込み制御信号、および前記ＣＰＵ系制御回路からの読出し制御信号の論理積演算を行う論理積演算回路と、前記記憶回路からの出力信号および前記論理積演算回路からの出力信号に基づき、前記表示装置に対する前記表示データの読出しの動作開始のタイミングを示す信号を生成する開始タイミング生成回路と、前記開始タイミング生成回路からの出力信号に基づき、前記表示データの読出し動作を制御する所定期間の表示データ読出し制御信号を生成する読み出し期間生成回路と、を備えることを特徴とする。
【００４５】
第３の発明は、第２の発明において、前記開始タイミング生成回路は、ＣＭＯＳインバータとトランジスタとが直列接続され、前記ＣＭＯＳインバータに前記記憶回路からの出力信号が供給され、前記トランジスタに前記論理積演算回路からの出力信号が供給され、前記ＣＭＯＳインバータと前記トランジスタの共通接続部から出力を取り出す論理回路と、前記論理回路の出力をラッチするラッチ回路と、を備えることを特徴とする。
【００４６】
第４の発明は、第３の発明において、前記ラッチ回路は、第１のインバータと第２のインバータを直列に接続して閉回路を形成し、前記第２のインバータは、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを組み合わせたＣＭＯＳインバータからなり、かつ、前記Ｐ型のＭＯＳトランジスタと前記Ｎ型のＭＯＳトランジスタとは、それぞれ２つのＭＯＳトランジスタに分割されていることを特徴とする。
このような構成の本発明によれば、例えば、何らかの理由によって、表示系アクセスの開始直後にＣＰＵ系アクセスの要求がある場合、または表示系アクセスの開始直後にＣＰＵ系アクセスの要求に係る信号が不適切な場合であっても、表示系アクセスの期間を確保することができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の半導体集積回路に係る実施形態は、ＬＣＤドライバＩＣに適用したものであり、図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
ＬＣＤドライバＩＣ２０は、図１に示すように、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号などに基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６Ａと、を備えている。
【００４８】
この実施形態は、図８に示す従来回路の構成を基本とし、図８の表示系制御回路２６を図１の表示系制御回路２６Ａに置き換えたものである。
なお、実施形態は、図８の従来回路の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
表示系制御回路２６Ａは、ＣＰＵ１０から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが、それぞれ入力される。表示系制御回路２６Ａは、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２およびＣＰＵ系制御回路２４にそれぞれ供給する。
【００４９】
メモリセルアレイ２２は、その表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。
以下において、表示系制御回路２６Ａで生成される、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２からのデータの読み出しを、表示系アクセスと呼ぶ。
メモリセルアレイ２２およびＣＰＵ系制御回路２６の具体的は構成は、図８の従来回路の構成と同じであるので、その説明は省略する。すなわち、メモリセルアレイ２２は図９のように構成され、ＣＰＵ系制御回路２４は図１０のように構成される。
【００５０】
図２は、図１に示す表示系制御回路２６Ａの構成を示すブロック図である。
表示系制御回路２６Ａ、図２に示すように、記憶回路７１と、反転入力機能付きの３入力のＡＮＤ回路７２と、論理回路７３と、ラッチ回路７４と、読み出し期間生成回路７５と、を備えている。
ここで、論理回路７３とラッチ回路７４は、記憶回路７１からの出力信号およびＡＮＤ回路７２からの出力に基づき、表示データ読出し制御信号ＬＲＥの開始のタイミングを示す信号を生成する開始タイミング生成回路を構成する。
【００５１】
記憶回路７１は、表示データ読出し要求信号ＬＲバーが入力されると、この表示データ読出し要求信号ＬＲバーを保持する機能を有する。記憶回路７１は、図２に示すように、遅延回路７１２、片側入力反転機能が付いたＡＮＤ回路７１４と、フリップフロップ７１６とを備えている。
遅延回路７１２は、表示データ読出し要求信号ＬＲバーを遅延時間Ｔ３だけ遅延させる。ＡＮＤ回路７１４は、表示データ読出し要求信号ＬＲバーを論理反転した反転信号と、遅延回路７１２からの遅延信号Ｓ１とを入力し、その両信号の論理積演算を行い、その演算結果をフリップフロップ７１６のセット信号Ｓとして出力する。
【００５２】
フリップフロップ７１６は、表示データ読出し要求信号ＬＲバーがＬレベルになるとリセットが解除されてセットされ、その出力信号ＱをＨレベルとする。フリップフロップ７１６の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期してクリアされ、Ｌレベルに戻る。
ＡＮＤ回路７２は、３つの反転入力端子に、書込み／読出し要求信号ＣＰＵＡと、書込み制御信号ＷＥと、読出し制御信号ＲＥとを入力する。さらに、これらの３つの信号が論理反転され、論理反転された３つに信号の論理積演算を行い、その演算結果を論理回路７３に出力する。
【００５３】
論理回路７３は、フリップフロップ７１６からの出力信号ＱおよびＡＮＤ回路７２からの出力信号Ｓ２に基づき、表示系アクセスの開始タイミングを示す信号Ｓ３を生成する。論理回路７３は、図２に示すように、Ｐ型とＮ型のＭＯＳトランジスタＱＰ１１、ＱＮ１１からなるＣＭＯＳインバータと、Ｎ型のＭＯＳトランジスタＱＮ１２とが直列接続されている。この直列回路は、その一端側が高電位側の電源ＶＤＤに接続され、その他端側が低電位側の電源ＶＳＳに接続されている。このように構成される論理回路７３の真理値表を、図３に示す。
【００５４】
ラッチ回路７４は、論理回路７３の出力信号Ｓ３をラッチ（保持）する。このラッチ回路７４は、図２に示すように、ＣＭＯＳインバータなどからなるインバータ７４２と、ＣＭＯＳインバータ７４４とから構成される。
ＣＭＯＳインバータ７４４は、Ｐ型のＭＯＳトランジスタＱＰ２２、ＱＰ２１と、Ｎ型のＭＯＳトランジスタＱＮ２１、ＱＮ２２とが直列接続されている。この直列回路は、その一端側が高電位側の電源ＶＤＤに接続され、その他端側が低電位側の電源ＶＳＳに接続されている。
【００５５】
ＭＯＳトランジスタＱＰ２２のゲートは、低電位側の電源ＶＳＳに接続されている。ＭＯＳトランジスタＱＰ２１、ＱＮ２１のゲートは共通接続され、その共通接続部がインバータ７４２の出力側に接続されている。ＭＯＳトランジスタＱＰ２１、ＱＮ２１のドレインは共通接続され、その共通接続部がインバータ７４２の入力側に接続されている。ＭＯＳトランジスタＱＮ２２のゲートは、高電位側の電源ＶＤＤに接続されている。
ＣＭＯＳインバータは、一般にＰ型とＮ型のＭＯＳトランジスタが１つずつで構成される。しかし、図２に示すＣＭＯＳインバータ７４４では、Ｐ型のＭＯＳトランジスタが２つのＭＯＳトランジスタＱＰ２１、ＱＰ２２に分割されている。同様に、Ｎ型のＭＯＳトランジスタが、２つのＭＯＳトランジスタＱＮ２１、ＱＮ２２に分割されている。
【００５６】
次に、Ｐ型とＮ型のＭＯＳトランジスタの分割例について説明する。
いま、Ｐ型のＭＯＳトランジスタのサイズ（Ｗ／Ｌ：Ｗはゲート幅、Ｌはゲート長）を、Ｗ＝０．５、Ｌ＝５とし、単位を省略して大きさだけを示す。これを２つに分割した場合には、ＭＯＳトランジスタＱＰ２１は、Ｗ＝０．５、Ｌ＝０．２とする。また、ＭＯＳトランジスタＱＰ２２は、Ｗ＝０．５、Ｌ＝４．８とする。すなわち、ゲート幅Ｗは分割の前後で同じであり、ゲート幅Ｌは分割に応じて変更するようにした。
【００５７】
また、Ｎ型のＭＯＳトランジスタのサイズを、Ｗ＝０．５、Ｌ＝５とする。これを２つに分割した場合には、ＭＯＳトランジスタＱＮ２１は、Ｗ＝０．５、Ｌ＝０．２とする。また、ＭＯＳトランジスタＱＮ２２は、Ｗ＝０．５、Ｌ＝４．８とする。すなわち、ゲート幅Ｗは分割の前後で同じであり、ゲート幅Ｌは分割に応じて変更するようにした。
このように、Ｐ型とＮ型のＭＯＳトランジスタを２つに分割するのは、ラッチ回路７４が帰還させるためのＣＭＯＳインバータ７４４を含み、このＣＭＯＳインバータ７４４のゲート容量を減らすためである。分割によってゲート容量が減ると、ＣＭＯＳインバータ７４４の能力を落とすことなく動作を早めることができる。このため、ラッチ回路７４は、論理回路７３の出力信号Ｓ３をラッチするまでの時間を短縮でき、安定した動作が可能となる。
【００５８】
読み出し期間生成回路７５は、ラッチ回路７４からの出力信号に基づき、表示データ読出し制御信号ＬＲＥを生成して出力する。読み出し期間生成回路７５は、図２に示すように、ＣＭＯＳインバータ７４４のゲート容量を減らすためのバッファ７５２と、遅延時間Ｔ４を有する遅延回路７５４と、片側反転入力のＡＮＤ回路７５６とから構成される。
遅延回路７５４は、バッファ７５２の出力信号Ｓ４を遅延時間Ｔ４だけ遅延させ、その遅延信号Ｓ５はＡＮＤ回路７５６に入力される。ＡＮＤ回路７５６は、バッファ７５２の出力信号Ｓ４を反転した反転信号と、遅延回路７５４からの遅延信号Ｓ５を入力し、その両信号の論理積演算を行い、その演算結果を表示データ読出し制御信号ＬＲＥとして出力する。
【００５９】
次に、このような構成の実施形態の第１の動作例について、図４を参照して説明する。この第１の動作例は、図１３の従来の動作例に相当する。
図４に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図２に示すフリップフロップ７１６は、リセットされるとともに、セット信号ＳがＨレベルとなる。このセット信号ＳのＨレベルにより、フリップフロップ７１６の出力信号ＱがＨレベルとなる。
【００６０】
このとき、ＡＮＤ回路７２に入力される、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＲＥがいずれもＬレベルのため、ＡＮＤ回路７２の出力信号Ｓ２はＨレベルである。このため、論理回路７３の出力信号Ｓ３は、Ｌレベルとなる（図３参照）。
これにより、ラッチ回路７４の出力信号、すなわちバッファ７５２の出力信号Ｓ４は、Ｈレベルとなる。その出力信号Ｓ４は、ＡＮＤ回路７５６の第１の反転入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路７５４を介してＡＮＤ回路７５６の第２の入力端子に供給される。
【００６１】
その結果、ＡＮＤ回路７５６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ４の経過後である時刻ｔ２までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ２の期間において、表示系アクセスが行われる。
その後、時刻ｔ３において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルであるため、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、Ｌレベルとなる（図１１参照）。信号ＺＣＡがＬレベルになると、このときには書込みモード信号ＷＭ（波形は図示せず）はＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ３から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスが行われる。
【００６２】
時刻ｔ３〜時刻ｔ４の間において、表示データ読出し要求信号ＬＲバーがＬレベルからＨレベルに変化すると、フリップフロップ７１６の出力信号ＱがＨレベルからＬレべルに変化する。さらに、論理回路７３の出力信号Ｓ３はＬレベルからＨレベルに変化し、バッファ７５２の出力信号Ｓ４はＨレベルからＬレベルに変化する。
以上説明したように、第１の動作例によれば、図１３の従来の動作例と同様に正常動作が行える。
【００６３】
次に、この実施形態の第２の動作例について、図５を参照して説明する。この第２の動作例は、図１４の従来の動作例に相当する。
図５に示すように、時刻ｔ１において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルであるため、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、Ｌレベルとなる（図１１参照）。信号ＺＣＡがＬレベルになると、このとき書込みモード信号ＷＭはＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ１から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ３までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ３の期間において、ＣＰＵ系アクセスが行われる。
【００６４】
ところで、図５に示すように、時刻ｔ１〜時刻ｔ３の間である時刻ｔ２において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図２に示すフリップフロップ７１６は、リセットされるとともに、セット信号ＳがＨレベルとなる。そのセット信号ＳのＨレベルにより、フリップフロップ７１６の出力信号ＱがＨレベルとなる。
このとき、ＡＮＤ回路７２に入力される、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＲＥがいずれもＨレベルのため、ＡＮＤ回路７２の出力信号Ｓ２はＬレベルである。このため、論理回路７３の出力信号Ｓ３は、Ｈレベルの状態を維持する（図３参照）。
【００６５】
これにより、ラッチ回路７４の出力信号、すなわちバッファ７５２の出力信号Ｓ４は、Ｌレベルを維持する。その出力信号Ｓ４は、ＡＮＤ回路７５６の第１の反転入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路７５４を介してＡＮＤ回路７５６の第２の入力端子に供給される。このため、ＡＮＤ回路７５６から出力される表示データ読出し制御信号ＬＲＥは、Ｌレベルのままである。
【００６６】
その後、時刻ｔ３において、書込み／読出し要求信号およびＣＰＵＡ書込み制御信号ＷＥ（または読出し制御信号ＲＥ）がＬレベルになると、ＡＮＤ回路７２の出力信号Ｓ２はＨレベルとなる。このため、論理回路７３の出力信号Ｓ３は、ＨレベルからＬレベルに変化し、バッファ７５２の出力信号Ｓ４はＬレベルからＨレベルに変化する。
その出力信号Ｓ４は、ＡＮＤ回路７５６の第１の反転入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路７５４を介してＡＮＤ回路７５６の第２の入力端子に供給される。その結果、ＡＮＤ回路７５６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ３から遅延時間Ｔ４の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、表示系アクセスが行われる。
【００６７】
その後、表示データ読出し要求信号ＬＲバーがＬレベルからＨレベル変化すると、フリップフロップ７１６の出力信号ＱがＨレベルからＬレべルに変化する。さらに、論理回路７３の出力信号Ｓ３はＬレベルからＨレベルに変化し、バッファ７５２の出力信号Ｓ４はＨレベルからＬレベルに変化する。
以上説明したように、第２の動作例によれば、図１４の従来の動作例と同様に正常動作が行える。
【００６８】
次に、この実施形態の第３の動作例について、図６を参照して説明する。この第３の動作例は、図１５の従来の動作例と同じ条件の下で動作する場合である。
図６に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図２に示すフリップフロップ７１６は、リセットされるとともに、セット信号ＳがＨレベルとなる。このセット信号ＳのＨレベルにより、フリップフロップ７１６の出力信号ＱがＨレベルとなる。
【００６９】
このとき、ＡＮＤ回路７２に入力される、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＲＥがいずれもＬレベルのため、ＡＮＤ回路７２の出力信号Ｓ２はＨレベルである。このため、論理回路７３の出力信号Ｓ３は、Ｌレベルとなる（図３参照）。
これにより、ラッチ回路７４の出力信号、すなわちバッファ７５２の出力信号Ｓ４は、Ｈレベルとなる。その出力信号Ｓ４は、ＡＮＤ回路７５６の第１の反転入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路７５４を介してＡＮＤ回路７５６の第２の入力端子に供給される。
【００７０】
その結果、ＡＮＤ回路７５６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ４の経過後である時刻ｔ３までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ３の期間において、表示系アクセスが行われる。
ところで、時刻ｔ１〜時刻ｔ３の間の時刻ｔ２において、書込み／読出し要求信号ＣＰＵＡがＬレベルからＨレベル変化すると、ＡＮＤ回路７２の出力信号Ｓ２はＨレベルからＬレベルに変化する。
【００７１】
その後、時刻ｔ３において、表示データ読出し制御信号ＬＲＥがＨレベルからＬレベルに変化すると、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、ＨレベルからＬレベルに変化する（図１１参照）。このとき、書込みモード信号ＷＭ（波形は図示せず）はＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ３から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスが行われる。
【００７２】
時刻ｔ３〜時刻ｔ４の間において、表示データ読出し要求信号ＬＲバーがＬレベルからＨレベルに変化すると、フリップフロップ７１６の出力信号ＱがＨレベルからＬレべルに変化する。さらに、論理回路７３の出力信号Ｓ３はＬレベルからＨレベルに変化し、バッファ７５２の出力信号Ｓ４はＨレベルからＬレベルに変化する。
以上説明したように、第３の動作例によれば、図１５の従来の動作例と同じ条件の下で動作した場合であっても、従来の動作例のような不具合が発生せず、遅延回路７５４の遅延時間Ｔ４で決まる表示系アクセスの期間を確保できる。
【００７３】
次に、この実施形態の第４の動作例について、図７を参照して説明する。この第４の動作例は、図１６の従来の動作例と同じ条件の下で動作する場合である。
図７に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図２に示すフリップフロップ７１６は、リセットされるとともに、セット信号ＳがＨレベルとなる。そのセット信号ＳのＨレベルにより、フリップフロップ７１６の出力信号ＱがＨレベルとなる。
【００７４】
このとき、ＡＮＤ回路７２に入力される、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＲＥがいずれもＬレベルのため、ＡＮＤ回路７２の出力信号Ｓ２はＨレベルである。このため、論理回路７３の出力信号Ｓ３は、Ｌレベルとなる（図３参照）。
これにより、ラッチ回路７４の出力信号、すなわちバッファ７５２の出力信号Ｓ４は、Ｈレベルとなる。その出力信号Ｓ４は、ＡＮＤ回路７５６の第１の反転入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路７５４を介してＡＮＤ回路７５６の第２の入力端子に供給される。
【００７５】
その結果、ＡＮＤ回路７５６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ４の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ４の期間において、表示系アクセスが行われる。
ところで、時刻ｔ１〜時刻ｔ４の間の時刻ｔ２において、書込み／読出し要求信号ＣＰＵＡまたは書込み制御信号ＷＥ（あるいは読出し制御信号ＲＥ）がＬレベルからＨレベルに変化すると、ＡＮＤ回路７２の出力信号Ｓ２はＨレベルからＬレベルに変化する。このとき、フリップフロップ７１６の出力信号ＱがＨレベルであるので、論理回路７３の出力信号Ｓ３はＬレベルのままである（図３参照）。このため、表示データ読出し制御信号ＬＲＥは、変化することなくＨレベルを維持する。
【００７６】
また、時刻ｔ１〜時刻ｔ４の間の時刻ｔ３において、書込み／読出し要求信号ＣＰＵＡおよび書込み制御信号ＷＥ（あるいは読出し制御信号ＲＥ）がＨレベルからＬレベルに変化すると、ＡＮＤ回路７２の出力信号Ｓ２はＬレベルからＨレベルに変化する。このとき、フリップフロップ７１６の出力信号ＱがＨレベルであるので、論理回路７３の出力信号Ｓ３はＬレベルのままである（図３参照）。このため、表示データ読出し制御信号ＬＲＥは、変化することなくＨレベルを維持する。
【００７７】
その後、時刻ｔ４において、表示データ読出し制御信号ＬＲＥがＨレベルからＬレベルに変化すると、図１０に示すＣＰＵ系制御回路２４における信号ＺＣＡは、ＨレベルからＬレベルに変化する（図１１参照）。このとき、書込みモード信号ＷＭ（波形は図示せず）はＨレベルのため、ＡＮＤ回路５１の出力信号はＨレベルとなる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ４から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ５までの間、Ｈレベルとなる。この時刻ｔ４〜時刻ｔ５の期間において、ＣＰＵ系アクセスが行われる。
【００７８】
時刻ｔ４〜時刻ｔ５の間において、表示データ読出し要求信号ＬＲバーがＬレベルからＨレベルに変化すると、フリップフロップ７１６の出力信号ＱがＨレベルからＬレべルに変化する。さらに、論理回路７３の出力信号Ｓ３はＬレベルからＨレベルに変化し、バッファ７５２の出力信号Ｓ４はＨレベルからＬレベルに変化する。
以上のように、第４の動作例によれば、図１６の従来の動作例と同じ条件の下で動作した場合であっても、従来の動作例のような不具合が発生せず、遅延回路７５４の遅延時間Ｔ４で決まる表示系アクセスの期間を確保できる。
【００７９】
以上説明したように、この実施形態では、表示系アクセス中であって、遅延回路で予め設定されている有効期間（遅延時間Ｔ４）を経過する前に、ＣＰＵ１０からの書込み要求又は読出し要求がある場合には、その有効期間を経過するまで表示データの読出し動作を継続するようにした。
このため、この実施形態によれば、表示系アクセスの開始直後にＣＰＵ系アクセスの要求がある場合、または表示系アクセスの開始直後にＣＰＵ系アクセスの要求に係る信号が不適切な場合であっても、遅延回路で予め設定されている遅延時間Ｔ４による表示系アクセスの期間を確保することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】図１に示す表示系制御回路のブロック図である。
【図３】図２に示す論理回路の入出力の関係を示す真理値表である。
【図４】実施形態の第１の動作例を示すタイミングチャートである。
【図５】実施形態の第２の動作例を示すタイミングチャートである。
【図６】実施形態の第３の動作例を示すタイミングチャートである。
【図７】実施形態の第４の動作例を示すタイミングチャートである。
【図８】従来回路の構成を示すブロック図である。
【図９】図８に示すメモリセルアレイの構成を示す図である。
【図１０】図８に示すＣＰＵ系制御回路の示す回路図である。
【図１１】表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。
【図１２】図８に示すＣＰＵ系制御回路の示す回路図である。
【図１３】従来回路の正常時の第１の動作例を示すタイミングチャートである。
【図１４】従来回路の正常時の第２の動作例を示すタイミングチャートである。
【図１５】従来回路の不具合のある場合の第１の動作例を示すタイミングチャートである。
【図１６】従来回路の不具合のある場合の第２の動作例を示すタイミングチャートである。
【符号の説明】
【００８１】
２２・・・メモリセルアレイ、２４・・・ＣＰＵ系制御回路、２６、２６Ａ・・・表示系制御回路、７１・・・記憶回路、７２・・・ＡＮＤ回路、７３・・・論理回路、７４・・・ラッチ回路、７５・・・読み出し期間生成回路、７４２・・・インバータ、７４４・・・ＣＭＯＳインバータ
【図１】
2009145756.tif 000003
【図２】
2009145756.tif 000004
【図３】
2009145756.tif 000005
【図４】
2009145756.tif 000006
【図５】
2009145756.tif 000007
【図６】
2009145756.tif 000008
【図７】
2009145756.tif 000009
【図８】
2009145756.tif 000010
【図９】
2009145756.tif 000011
【図１０】
2009145756.tif 000012
【図１１】
2009145756.tif 000013
【図１２】
2009145756.tif 000014
【図１３】
2009145756.tif 000015
【図１４】
2009145756.tif 000016
【図１５】
2009145756.tif 000017
【図１６】
2009145756.tif 000018