(57)【要約】【課題】被試験デバイスの試験の準備に要する時間を削減することにより、試験効率及び利便性を高めることができる半導体試験装置を提供する。【解決手段】プログラムメモリ部２４は、試験パターンを生成するパターンジェネレータに設けられており、ＤＵＴの試験条件を記憶するために半導体試験装置に複数設けられているメモリ部等の１つである。このプログラムメモリ部２４は、トリガ信号Ｔｒ１のタイミングで、試験条件の少なくとも一部であるデータＤ１を記憶するメモリ５１と、トリガ信号Ｔｒ２のタイミングでデータＤ１を記憶するメモリ５２と、選択信号ＳＬ１に基づいて、メモリ５１，５２の何れか一方の出力を選択するセレクタ５３とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置において、
外部から入力される第１トリガ信号のタイミングで、前記被試験デバイスの試験条件の少なくとも一部を定める設定情報を格納するとともに出力可能な第１格納部と、
外部から入力される第２トリガ信号のタイミングで、前記設定情報を格納するとともに出力可能な第２格納部と、
外部から入力される選択信号に基づいて、前記第１，第２格納部の何れか一方の出力を選択する選択部と
を備え、
前記選択部の選択内容に応じて前記被試験デバイスの試験条件を設定することを特徴とする半導体試験装置。
【請求項２】
被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置において、
外部から入力される第１トリガ信号のタイミングで、前記被試験デバイスの試験条件の少なくとも一部を定める設定情報を格納するとともに出力可能な第１格納部と、
外部から入力される選択信号に基づいて、前記設定情報と前記第１格納部の出力との何れか一方を選択する選択部と、
外部から入力される第２トリガ信号のタイミングで、前記選択部の出力を格納するとともに出力可能な第２格納部と
を備え、
前記第２格納部の出力に応じて前記被試験デバイスの試験条件を設定することを特徴とする半導体試験装置。
【請求項３】
前記第１格納部及び前記第２格納部は、対とされて複数設けられていることを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
外部から入力されて前記選択信号とは異なる第２選択信号に基づいて、前記第１，第２格納部の何れか一方の出力を選択する第２選択部を備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記第１，第２トリガ信号の何れか一方を選択して、前記第１トリガ信号として前記第１格納部に出力し、前記第２トリガ信号として前記第２格納部に出力する第３選択部を備えることを特徴とする請求項請求項１から請求項４の何れか一項に記載の半導体試験装置。
【請求項６】
前記第２格納部の出力と前記設定情報との何れか一方を選択して前記第１格納部に入力させる第４選択部を備えることを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、多種多様な被試験デバイスの試験を可能とするために、様々な試験条件の設定が可能に構成されている。例えば、被試験デバイスに印加する試験信号を生成するための試験パターンや被試験デバイスから出力される信号のパス／フェイルを判定する期待パターン等の各種パターンの設定、試験信号を被試験デバイスに印加するタイミングやパス／フェイルを判定するタイミング等の各種タイミングの設定、並びに被試験デバイスから出力される信号と比較すべき電圧値の設定等をユーザの必要に応じて行うことができる。
【０００３】
以上の試験条件の設定は、半導体試験装置の動作を統括して制御するコントローラからバスを介して半導体装置の各部（例えば、メモリやレジスタ）に設定データが転送されることにより行われる。半導体試験装置は、被試験デバイスに応じた試験条件の設定を行った後に被試験デバイスの試験を開始し、試験を終えたときに試験条件の変更が必要であれば試験条件を変更した上で次の試験を開始する。
【０００４】
尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１〜３を参照されたい。
【特許文献１】特開平１０−１０４３１５号公報
【特許文献２】特開２０００−８１４６７号公報
【特許文献３】特開平６−２８１６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来の半導体試験装置では、基本的に「試験条件の設定」とその後の「被試験デバイスの試験」とが繰り返し行われる。ここで、試験条件の設定を行っている間は被試験デバイスの試験を開始することができないため、試験条件の設定に時間を要すると、その分だけ被試験デバイスの試験時間が長くなり、被試験デバイスの試験に要するコストの上昇を招く一因になる。
【０００６】
バスの帯域を拡げて設定データの転送能力を向上させれば試験条件の設定に要する時間を幾分かは短縮することができるものの、かかる方法による試験時間の短縮には限界がある。今後、試験に要するコストの低減要求が高まることが予想されることから、被試験デバイスの試験の準備に要する時間を極力削減して試験効率を向上する必要があると考えられる。
【０００７】
また、被試験デバイスの試験においては、「試験条件の設定」と「被試験デバイスの試験」とが単純に繰り返されるばかりではなく、試験の途中で試験条件が変更される場合もある。例えば、被試験デバイスの試験を一時的に中断して試験条件を変更してデバッグを行い、再度元の試験状態に戻すような場合である。従来は、試験プログラムの流れによっては、試験条件の一時的な変更を行うことができないことがあり、利便性が高いとはいえない状況であった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、被試験デバイスの試験の準備に要する時間を削減することにより、試験効率及び利便性を高めることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の態様による半導体試験装置は、被試験デバイス（４０）に試験信号を印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置（１）において、外部から入力される第１トリガ信号（Ｔｒ１）のタイミングで、前記被試験デバイスの試験条件の少なくとも一部を定める設定情報（Ｄ１）を格納するとともに出力可能な第１格納部（５１）と、外部から入力される第２トリガ信号（Ｔｒ２）のタイミングで、前記設定情報を格納するとともに出力可能な第２格納部（５２）と、外部から入力される選択信号（ＳＬ１）に基づいて、前記第１，第２格納部の何れか一方の出力を選択する選択部（５３）とを備え、前記選択部の選択内容に応じて前記被試験デバイスの試験条件を設定することを特徴としている。
上記課題を解決するために、本発明の第２の態様による半導体試験装置は、被試験デバイス（４０）に試験信号を印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置（１）において、外部から入力される第１トリガ信号（Ｔｒ１）のタイミングで、前記被試験デバイスの試験条件の少なくとも一部を定める設定情報（Ｄ１）を格納するとともに出力可能な第１格納部（６１）と、外部から入力される選択信号（ＳＬ２）に基づいて、前記設定情報と前記第１格納部の出力との何れか一方を選択する選択部（６２）と、外部から入力される第２トリガ信号（Ｔｒ２）のタイミングで、前記選択部の出力を格納するとともに出力可能な第２格納部（６３）とを備え、前記第２格納部の出力に応じて前記被試験デバイスの試験条件を設定することを特徴としている。
これらの発明によると、第１、第２格納部の何れか一方に格納された試験条件を用いて被試験デバイスの試験を行っている間に、次に行うべき試験の試験条件が他方に格納される。
また、本発明の第１、第２の態様による半導体試験装置は、前記第１格納部及び前記第２格納部が、対とされて複数設けられていることを特徴としている。
また、本発明の第１、第２の態様による半導体試験装置は、外部から入力されて前記選択信号とは異なる第２選択信号（ＳＬ１５、ＳＬ２４）に基づいて、前記第１，第２格納部の何れか一方の出力を選択する第２選択部（７５、８４）を備えることを特徴としている。
また、本発明の第１、第２の態様による半導体試験装置は、前記第１，第２トリガ信号の何れか一方を選択して、前記第１トリガ信号として前記第１格納部に出力し、前記第２トリガ信号として前記第２格納部に出力する第３選択部（７３、７４、８２、８３）を備えることを特徴としている。
更に、本発明の第１、第２の態様による半導体試験装置は、前記第２格納部の出力と前記設定情報との何れか一方を選択して前記第１格納部に入力させる第４選択部（７１、８１）を備えることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、第１、第２格納部の何れか一方に格納された試験条件を用いて被試験デバイスの試験を行っている間に、次に行うべき試験の試験条件を他方に格納することができるため、試験条件の転送に要する時間を見かけ上無くすことができる。この結果として、被試験デバイスの試験準備に要する時間を削減することができ、試験効率を飛躍的に高めることができるという効果がある。
また、本発明によれば、被試験デバイスの試験を一時的に中断して試験条件を変更してデバッグを行い、再度元の試験状態に戻して試験を再開させることができ、更には被試験デバイスの試験に影響を与えずに第１，第２格納部に格納された双方の試験条件を読み出すことも可能であるため、利便性を高めることができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１２】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の概略構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、デバイス電源カード１１、パターンジェネレータカード１２、ピンエレクトロニクスカード１３、及びコントローラ１４を備えており、被試験デバイス（以下、ＤＵＴ（Device Under Test）という）４０に試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することによりＤＵＴ４０の試験を行うものである。尚、図１においては、図示を簡略化しているが、半導体試験装置１は複数のＤＵＴ４０を並行して試験することができる。
【００１３】
デバイス電源カード１１は、コントローラ１４の制御の下で、所定の電源電圧をＤＵＴ４０に印加する機能を有するカードである。具体的に、デバイス電源カード１１は、ＤＵＴ４０に印加する電源電圧の設定値を記憶するレジスタ部２１と、レジスタ部２１に記憶された設定値に応じた電源電圧を生成するディジタル／アナログ変換器（以下、ＤＡＣという）とを備えており、コントローラ１４によって設定されるレジスタ部２１の設定値に応じた電源電圧をＤＵＴ４０に印加する。
【００１４】
パターンジェネレータカード１２は、ＤＵＴ４０に印加する試験信号を生成するための試験パターンとパス／フェイルを判定するために用いる期待値を生成するための期待パターンとを発生するパターンジェネレータ２３を備えており、コントローラ１４の制御の下で所定の試験パターン及び期待パターンを出力する機能を有するカードである。パターンジェネレータ２３は、試験パターン及び期待パターンを発生するためのデータであって、コントローラ１４から転送されてくるデータを記憶するプログラムメモリ部２４を備えており、プログラムメモリ部２４に記憶されたデータに応じた試験パターン及び期待パターンを出力する。
【００１５】
ピンエレクトロニクスカード１３は、ＤＵＴ４０に対する入出力インターフェイスとなる機能を有するカードであって、コントローラ１４の制御の下で、ＤＵＴ４０に対して試験信号を印加するとともにＤＵＴ４０から出力される信号を受信する。尚、図１においては、ピンエレクトロニクスカード１３を１枚のみ図示しているが、ピンエレクトロニクスカード１３は半導体試験装置１内に複数枚設けられている。このピンエレクトロニクスカード１３は、タイミングメモリ部２５、プログラマブルディレイライン２６、ドライバ２７、レジスタ部２８ａ，２８ｂ、ＤＡＣ２９ａ，２９ｂ、リレー３０、レジスタ部３１、コンパレータ３２ａ，３２ｂ、レジスタ部３３ａ，３３ｂ、及びＤＡＣ３４ａ，３４ｂを備える。
【００１６】
タイミングメモリ部２５は、ＤＵＴ４０に対する試験信号の印加タイミングを規定する設定値を記憶する。プログラマブルディレイライン２６は、パターンジェネレータ２３から出力された試験パターンを、タイミングメモリ部２５に記憶された設定値に応じた時間だけ遅延させる。ドライバ２７は、プログラマブルディレイライン２６を介した試験パターンからＤＵＴ４０に印加すべき試験信号を生成する。レジスタ部２８ａ，２８ｂはドライバ２７から出力される試験信号の上限電圧及び下限電圧の設定値をそれぞれ記憶し、ＤＡＣ２９ａ，２９ｂはレジスタ部２８ａ，２８ｂに記憶された設定値に応じた電圧をドライバ２７に出力する。リレー３０は、レジスタ部３１の設定値に応じてドライバ２７の出力端及びコンパレータ３２ａ，３２ｂの入力端とＤＵＴ４０との間をオン状態又はオフ状態にする。レジスタ部３１は、リレー３０をオン状態又はオフ状態にする設定値を記憶する。
【００１７】
つまり、パターンジェネレータ２３から出力された試験パターンは、ピンエレクトロニクスカード１３に設けられたプログラムディレイライン２６において、タイミングメモリ２５に記憶された設定値に応じた時間だけ遅延した後にドライバ２７に入力される。ドライバ２７からは、試験パターンに応じた電圧変化を示し、設定部２８ａ，２８ｂに設定された設定値に応じた上限電圧及び下限電圧を有する試験信号が出力される。そして、この試験信号は、レジスタ部３１の設定内容がリレー３０をオン状態にするものである場合にＤＵＴ４０に印加される。
【００１８】
コンパレータ３２ａはＤＵＴ４０から出力される信号とＤＡＣ３４ａから出力される上限電圧とを比較し、コンパレータ３２ｂはＤＵＴ４０から出力される信号とＤＡＣ３４ｂから出力される下限電圧とを比較する。レジスタ部３３ａ，３３ｂはコンパレータ３２ａ，３２ｂで用いる上限電圧及び下限電圧の設定値をそれぞれ記憶し、ＤＡＣ３４ａ，３４ｂはレジスタ部３３ａ，３３ｂに記憶された設定値に応じた電圧を出力する。
【００１９】
つまり、試験信号の印加によってＤＵＴ４０から出力された信号は、オン状態にあるリレー３０を介してコンパレータ３２ａ，３２ｂに入力され、レジスタ部３３ａ，３３ｂの設定値に応じた上限電圧及び下限電圧とそれぞれ比較される。コンパレータ３２ａ，３２ｂの比較結果は不図示の判定部に入力され、パターンジェネレータ２３から出力される期待パターンに応じた期待値と比較されて、パス／フェイルの判定が行われる。
【００２０】
コントローラ１４は、例えば複数ビットからなるパラレルのバスＢを介してデバイス電源カード１１、パターンジェネレータカード１２、及びピンエレクトロニクスカード１３とそれぞれ接続されており、半導体試験装置１の動作を統括して制御する。また、コントローラ１４は、バスＢを介してデバイス電源カード１１に設けられたレジスタ部２１、パターンジェネレータカード１２に設けられたプログラムメモリ部２４、並びにピンエレクトロニスクカード１３に設けられたタイミングメモリ部２５及びレジスタ部２８ａ，２８ｂ，３１，３３ａ，３３ｂの記憶内容（設定値）を変えることによりＤＵＴ４０の試験条件を変更する。
【００２１】
ここで、本実施形態の半導体試験装置１は、ＤＵＴ４０の試験条件の設定に要する時間を短縮するために、デバイス電源カード１１及びピンエレクトロニクスカード１３のレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂが複数のレジスタを備えるとともに、パターンジェネレータカード１２のプログラムメモリ部２４及びピンエレクトロニクスカード１３のタイミングメモリ部２５が複数のメモリを備える構成である。以下、これらの構成について、パターンジェネレータカード１２に設けられたプログラムメモリ部２４を代表させて説明する。
【００２２】
図２は、本発明の第１実施形態による半導体試験装置１が備えるプログラムメモリ部２４の構成を示すブロック図である。図２に示す通りプログラムメモリ部２４は、並列化した２つのメモリ５１（第１格納部）及びメモリ５２（第２格納部）とセレクタ５３（選択部）とを備える。尚、図２においては、メモリ５１，５２に入力されるアドレス信号の図示は省略している。また、以下の説明においても、説明の簡単化のために、メモリ５１，５２に入力されるアドレス信号についての言及は省略する。
【００２３】
メモリ５１，５２は、試験パターン及び期待パターンを発生させるためにコントローラ１４から転送されてくるデータＤ１（設定情報）を入力とする。また、メモリ５１はコントローラ１４から出力されるトリガ信号Ｔｒ１（第１トリガ信号）を入力としており、メモリ５２はコントローラ１４から出力されるトリガ信号Ｔｒ２（第２トリガ信号）を入力としている。メモリ５１はトリガ信号Ｔｒ１のタイミングでデータＤ１を記憶するとともに出力し、メモリ５２はトリガ信号Ｔｒ２のタイミングでデータＤ１を記憶するとともに出力する。
【００２４】
セレクタ５３は、メモリ５１，５２の出力を入力としており、コントローラ１４から出力される選択信号ＳＬ１に応じて、メモリ５１の出力とメモリ５２の出力との何れか一方を選択してデータＤ２として出力する。尚、ピンエレクトロニスクカード１３に設けられるタイミングメモリ部２５も並列化した２つのメモリとセレクタとを備える構成であり、デバイス電源カード１１及びピンエレクトロニクスカード１３のレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂは、図２中のメモリ５１，５２の双方をレジスタに置き換えた構成である。
【００２５】
次に、以上の通り構成された本実施形態の半導体試験装置１の動作について説明する。図３は、本発明の第１実施形態による半導体試験装置１の動作を説明するための図である。時刻ｔ１においてユーザによりＤＵＴ４０に対する試験の開始指示がなされると、半導体試験装置１のコントローラ１４はバスＢを介してＤＵＴ４０の試験条件の設定を行う。具体的には、バスＢを介してデバイス電源カード１１に設けられたレジスタ部２１、パターンジェネレータカード１２に設けられたプログラムメモリ部２４、並びにピンエレクトロニスクカード１３に設けられたタイミングメモリ部２５及びレジスタ部２８ａ，２８ｂ，３１，３３ａ，３３ｂに記憶させるデータをそれぞれ転送する。
【００２６】
尚、図３においては、プログラムメモリ部２４に記憶させるデータの転送処理を「設定１」と表記し、タイミングメモリ部２５に記憶させるデータの転送処理を「設定２」と表記している。また、レジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１に記憶させるデータの転送処理を「設定３」〜「設定８」とそれぞれ表記している。
【００２７】
プログラムメモリ部２４及びタイミングメモリ部２５に転送されたデータは、プログラムメモリ部２４及びタイミングメモリ部２５が備える２つのメモリの何れか一方にそれぞれ記憶される。例えば、プログラムメモリ部２４に転送されたデータは、図２中のデータＤ１としてメモリ５１，５２に供給され、例えばコントローラ１４からトリガ信号Ｔｒ１が入力されれば、その入力された時点でメモリ５１に取り込まれて記憶される。尚、メモリ５１に取り込まれたデータＤ１は、メモリ５１に記憶されるとともにメモリ５１から出力される。同様に、レジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１に転送されたデータは、レジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１が備える２つのレジスタの何れか一方にそれぞれ記憶される。
【００２８】
試験条件の設定が時刻ｔ２で完了すると、コントローラ１４は選択信号を出力して、時刻ｔ１〜ｔ２の間にプログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１に記憶されたデータを選択させる。例えば、コントローラ１４は、プログラムメモリ部２４については、選択信号ＳＬ１によってメモリ５１の出力端から出力されるデータをデータＤ２として選択させる。これにより、発生させるべき試験パターン及び期待パターンのデータの読み出し、プログラマブルディレイライン２６で遅延させるべき遅延量の読み出し、ドライバ２７及びコンパレータ３２ａ，３２ｂでそれぞれ用いる上限電圧及び下限電圧の読み出し、ＤＵＴ４０との接続経路を示すデータの読み出し、及びＤＵＴ４０に印加すべき電源電圧の読み出しがそれぞれ行われる。
【００２９】
以上のデータ読み出しが時刻ｔ３で完了すると、パターンジェネレータ２３から試験パターン等が出力されてＤＵＴ４０に対する試験（第１試験）が開始される。また、第１試験の開始とともに、第１試験の次に行われる試験（第２試験）の試験条件の設定がコントローラ１４により行われる。つまり、コントローラ１４は、第１試験の実行中に、バスＢを介してデバイス電源カード１１に設けられたレジスタ部２１、パターンジェネレータカード１２に設けられたプログラムメモリ部２４、並びにピンエレクトロニスクカード１３に設けられたタイミングメモリ部２５及びレジスタ部２８ａ，２８ｂ，３１，３３ａ，３３ｂに新たに記憶させるデータをそれぞれ転送する。
【００３０】
プログラムメモリ部２４及びタイミングメモリ部２５に転送されたデータは、プログラムメモリ部２４及びタイミングメモリ部２５が備える２つのメモリのうちの他方（第１試験で用いる試験条件が記憶されていないメモリ）にそれぞれ記憶される。例えば、プログラムメモリ部２４に転送されたデータは、図２中のデータＤ１としてメモリ５１，５２に供給され、例えばコントローラ１４からトリガ信号Ｔｒ２が入力された時点でメモリ５２に取り込まれて記憶される。
【００３１】
尚、メモリ５２に取り込まれたデータＤ１は、メモリ５２に記憶されるとともにメモリ５２から出力されるが、セレクタ５３でメモリ５１の出力が選択されているため、第１試験に影響を及ぼすことはない。同様に、レジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１に転送されたデータは、レジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１が備える２つのレジスタのうちの他方にそれぞれ記憶される。以上の処理により、図３中の時刻ｔ３〜ｔ４の間における「設定１」〜「設定８」が実行される。
【００３２】
時刻ｔ４において、第１試験が終了するとともに第２試験の試験条件の設定が完了すると、コントローラ１４は選択信号を出力して、プログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１に新たに記憶されたデータ（第２試験の試験条件に関するデータ）を選択させる。例えば、コントローラ１４は、選択信号ＳＬ１によってメモリ５２の出力端から出力されるデータをデータＤ２として選択させる。これにより、第２試験の試験条件に関するデータの読み出しが行われる。
【００３３】
以上のデータ読み出しが時刻ｔ５で完了すると、パターンジェネレータ２３から試験パターン等が出力されてＤＵＴ４０に対する試験（第２試験）が開始される。また、第２試験の開始とともに、第２試験の次に行われる試験の試験条件の設定がコントローラ１４により行われる。以下、以上の処理と同様の処理が繰り返されて、ＤＵＴ４０の試験が順次実行される。
【００３４】
以上説明した通り、本発明の第１実施形態では、試験条件が設定されるプログラムメモリ部２４及びタイミングメモリ部２５の構成を並列化した２つのメモリとセレクタとを備える構成にするとともに、試験条件が設定されるレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂの構成を並列化した２つのレジスタとセレクタとを備える構成にしている。そして、並列化したメモリ等のうちの一方のメモリ等に記憶された試験条件を用いてＤＵＴ４０の試験を行っている間に、次に行うべき試験の試験条件を他方のメモリ等に転送している。
【００３５】
ここで、通常は試験条件の転送に要する時間よりもＤＵＴ４０の実際の試験に要する時間の方が長いため、ＤＵＴ４０の試験中に試験条件の転送を行えば、試験条件の転送に要する時間を見かけ上無くすことができる。この結果として、ＤＵＴ４０の試験の準備に要する時間を削減することができ、試験効率を飛躍的に高めることができる。
【００３６】
尚、半導体試験装置１は、実際にはピンエレクトロニクスカード１３を複数枚備えており、数多くのレジスタ部やメモリ部に試験条件を設定する必要がある。このため、各レジスタやメモリに入力されるトリガ信号Ｔｒ１，Ｔｒ２をそれぞれ共通化するのが望ましい。これにより、トリガ信号Ｔｒ１，Ｔｒ２を送信するための信号線の数の低減等を図ることができる。ここで、トリガ信号Ｔｒ１，Ｔｒ２は、カードの種類毎に共通化しても良く、或いは全てのトリガ信号Ｔｒ１，Ｔｒ２を共通化しても良い。
【００３７】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。本実施形態の半導体試験装置の全体構成は、図１に示す第１実施形態による半導体試験装置１と同様であるが、プログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂの構成が第１実施形態とは相違する。図４は、本発明の第２実施形態による半導体試験装置が備えるプログラムメモリ部２４の構成を示すブロック図である。
【００３８】
図４に示す通り、本実施形態の半導体試験装置に設けられるプログラムメモリ部２４は、前段のメモリ６１（第１格納部）と後段のメモリ６３（第２格納部）とからなる二重化された２つのメモリとセレクタ６２（選択部）とを備える。メモリ６１は、試験パターン及び期待パターンを発生させるためにコントローラ１４から転送されてくるデータＤ１とコントローラ１４からのトリガ信号Ｔｒ１とを入力としている。セレクタ６２は、コントローラ１４から転送されてくるデータＤ１とメモリ６１の出力とを入力としており、コントローラ１４から出力される選択信号ＳＬ２に応じて、データＤ１とメモリ６１の出力との何れか一方を選択して出力する。
【００３９】
メモリ６３は、セレクタ６２の出力とコントローラ１４からのトリガ信号Ｔｒ２とを入力としており、その出力端からデータＤ２を出力する。尚、ピンエレクトロニスクカード１３に設けられるタイミングメモリ部２５も二重化した２つのメモリとセレクタとを備える構成であり、デバイス電源カード１１及びピンエレクトロニクスカード１３のレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂは、図４中のメモリ６１，６３の双方をレジスタに置き換えた構成である。
【００４０】
次に、以上の通り構成された本実施形態の半導体試験装置の動作を、図３を用いて説明する。時刻ｔ１においてユーザによりＤＵＴ４０に対する試験の開始指示がなされると、半導体試験装置１のコントローラ１４はバスＢを介して、二重化されたメモリ等のうちの前段のメモリ等に対してＤＵＴ４０の試験条件を設定する。例えば、プログラムメモリ部２４については、データＤ１をトリガ信号Ｔｒ１とともに出力する。これにより、コントローラ１４から転送されたデータＤ１が、トリガ信号Ｔｒ１が入力された時点でメモリ６１に取り込まれて記憶される。尚、メモリ６１に取り込まれたデータＤ１は、メモリ６１に記憶されるとともにメモリ６１から出力される。以上の動作と同様の動作が、タイミングメモリ部２５及びレジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１でも行われ、これにより図３中の時刻ｔ１〜ｔ２の間における「設定１」〜「設定８」が順次行われる。
【００４１】
試験条件の設定が時刻ｔ２で完了すると、コントローラ１４は、時刻ｔ１〜ｔ２の間にプログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１が備える前段のメモリ等に記憶されたデータを後段のメモリ等に転送させる。例えば、コントローラ１４は、プログラムメモリ部２４については、選択信号ＳＬ２によってメモリ６１の出力端がセレクタ６２によって選択されている状態にし、この状態でトリガ信号Ｔｒ２を出力する。これにより、メモリ６１から出力されたデータがセレクタ６２を介してメモリ６３に供給され、トリガ信号Ｔｒ２が入力されたタイミングでメモリ６３に取り込まれて記憶される。尚、メモリ６３に取り込まれたデータは、メモリ６３に記憶されるとともにメモリ６３から出力される。
【００４２】
これにより、発生させるべき試験パターン及び期待パターンのデータの読み出し、プログラマブルディレイライン２６で遅延させるべき遅延量の読み出しがそれぞれ行われる。また、これらに加えて、ドライバ２７及びコンパレータ３２ａ，３２ｂでそれぞれ用いる上限電圧及び下限電圧の読み出し、ＤＵＴ４０との接続経路を示すデータの読み出し、及びＤＵＴ４０に印加すべき電源電圧の読み出しがそれぞれ行われる。
【００４３】
以上のデータ読み出しが時刻ｔ３で完了すると、パターンジェネレータ２３から試験パターン等が出力されてＤＵＴ４０に対する第１試験が開始されるとともに、第１試験の次に行われる第２試験の試験条件の設定がコントローラ１４により行われる。つまり、コントローラ１４は、第１試験の実行中に、バスＢを介してデバイス電源カード１１に設けられたレジスタ部２１、パターンジェネレータカード１２に設けられたプログラムメモリ部２４、並びにピンエレクトロニスクカード１３に設けられたタイミングメモリ部２５及びレジスタ部２８ａ，２８ｂ，３１，３３ａ，３３ｂが備える前段のメモリ等に新たに記憶させるデータをそれぞれ転送する。
【００４４】
例えば、コントローラ１４は、プログラムメモリ部２４については、データＤ１をトリガ信号Ｔｒ１とともに出力する。これにより、コントローラ１４から転送されたデータＤ１が、トリガ信号Ｔｒ１が入力された時点でメモリ６１に取り込まれて記憶される。尚、メモリ６１に取り込まれたデータＤ１は、メモリ６１に記憶されるとともにメモリ６１から出力される。ここで、セレクタ６２によってメモリ６１の出力端が選択されていても、トリガ信号Ｔｒ２が出力されない限りはメモリ６１からメモリ６３にデータが転送される（メモリ６１の出力がメモリ６３に記憶される）ことがないため、第１試験に及ぼすことはない。以上の動作と同様の動作が、タイミングメモリ部２５及びレジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１でも行われ、これにより図３中の時刻ｔ３〜ｔ４の間における「設定１」〜「設定８」が順次行われる。
【００４５】
時刻ｔ４において、第１試験が終了するとともに第２試験の試験条件の設定が完了すると、コントローラ１４はトリガ信号Ｔｒ２を出力して時刻ｔ３〜ｔ４の間にプログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２８ａ，２８ｂ，３３ａ，３３ｂ，３１，２１が備える前段のメモリ等に記憶されたデータを後段のメモリ等に転送させる。これにより、第２試験の試験条件に関するデータの読み出しが行われる。
【００４６】
以上のデータ読み出しが時刻ｔ５で完了すると、パターンジェネレータ２３から試験パターン等が出力されてＤＵＴ４０に対する第２試験が開始される。また、第２試験の開始とともに、第２試験の次に行われる試験の試験条件の設定がコントローラ１４により行われる。以下、以上の処理と同様の処理が繰り返されて、ＤＵＴ４０の試験が順次実行される。
【００４７】
以上説明した通り、本発明の第２実施形態では、試験条件が設定されるプログラムメモリ部２４及びタイミングメモリ部２５の構成を二重化した２つのメモリとセレクタとを備える構成にするとともに、試験条件が設定されるレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂの構成を二重化した２つのレジスタとセレクタとを備える構成にしている。そして、二重化したメモリ等のうちの一方のメモリ等に記憶された試験条件を用いてＤＵＴ４０の試験を行っている間に、次に行うべき試験の試験条件を他方のメモリ等に転送している。このため、第１実施形態と同様に、試験条件の転送に要する時間を見かけ上無くすことができ、この結果としてＤＵＴ４０の試験の準備に要する時間を削減することができ、試験効率を飛躍的に高めることができる。
【００４８】
尚、本実施形態においても、第１実施形態と同様に、トリガ信号Ｔｒ１，Ｔｒ２をそれぞれ共通化しても良い。また、図５に示す通り、トリガ信号Ｔｒ１，Ｔｒ２の何れかを選択するセレクタ６４を設け、セレクタ６４で選択されたトリガ信号をメモリ６３に入力させてもよい。図５は、本発明の第２実施形態による半導体試験装置が備えるプログラムメモリ部２４の変形例を示すブロック図である。かかる構成にすることで、トリガ信号Ｔｒ１のみでメモリ６１に記憶されたデータをメモリ６３に転送するといった使い方が可能になる。
【００４９】
また、上述した実施形態では、データを前段のメモリ等（例えば、メモリ６１）に一旦記憶させてから後段のメモリ等（例えば、メモリ６３）に転送する場合を例に挙げて説明した。しかしながら、本実施形態は、図４及び図５に示す通り、セレクタ６２の選択によってデータＤ１を直接後段のメモリ６３に入力させることができる構成である。このため、例えば図３中の時刻ｔ１〜ｔ３で行われる試験条件の設定では、コントローラ１４から転送されるデータ（データＤ１）を直接後段のメモリ等に記憶させても良い。
【００５０】
〔第３実施形態〕
次に、本発明の第３実施形態について説明する。本実施形態においても、半導体試験装置の全体構成は図１に示す第１実施形態による半導体試験装置１と同様であるが、プログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂの構成が第１実施形態とは相違する。図６は、本発明の第３実施形態による半導体試験装置が備えるプログラムメモリ部２４の構成を示すブロック図である。尚、図６においては、図２に示したブロックと同じブロックについては同一の符号を付してある。
【００５１】
図６に示す通り、本実施形態の半導体試験装置に設けられるプログラムメモリ部２４は、並列化した２つのメモリ５１，５２及びセレクタ５３に加えてセレクタ７１〜７５を備える。セレクタ７１（第４選択部）は、コントローラ１４から転送されるデータＤ１とメモリ５２の出力とを入力としており、これらをコントローラ１４から出力される選択信号ＳＬ１１に基づいて選択してメモリ５１に出力する。同様に、セレクタ７２は、コントローラ１４から転送されるデータＤ１とメモリ５１の出力とを入力としており、これらをコントローラ１４から出力される選択信号ＳＬ１２に基づいて選択してメモリ５２に出力する。
【００５２】
セレクタ７３，７４（第３選択部）は、共にコントローラ１４から出力されるトリガ信号Ｔｒ１，Ｔｒ２を入力としている。セレクタ７３はコントローラ１４から出力される選択信号ＳＬ１３に基づいてトリガ信号Ｔｒ１，Ｔ２を選択してメモリ５１に出力し、セレクタ７４はコントローラ１４から出力される選択信号ＳＬ１４に基づいてトリガ信号Ｔｒ１，Ｔ２を選択してメモリ５２に出力する。セレクタ７５（第２選択部）は、メモリ５１，５２の出力を入力としており、これらをコントローラ１４から出力される選択信号ＳＬ１５（第２選択信号）に基づいて選択して読み出しデータＤ１１として出力する。
【００５３】
尚、ピンエレクトロニスクカード１３に設けられるタイミングメモリ部２５も並列化した２つのメモリ及びセレクタに加えて、図６に示すセレクタ７１〜７５と同様のセレクタを備える構成である。また、デバイス電源カード１１及びピンエレクトロニクスカード１３のレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂは、図６中のメモリ５１，５２の双方をレジスタに置き換えた構成である。
【００５４】
以上の構成のプログラムメモリ２４等を備えることで、本実施形態の半導体試験装置は、メモリ５１，５２の何れか一方に記憶された試験条件を用いてＤＵＴ４０の試験を行っている最中にその試験条件を一時的に変更し、その後に再度元の試験条件に変更する動作を可能としている。また、メモリ５１，５２に記憶されている試験条件の双方を、ＤＵＴ４０の試験に影響を与えずに読み出す動作を可能としている。かかる動作を可能にすることで、本実施形態の半導体試験装置は、利便性を高めている。以下、本実施形態の半導体試験装置の動作について詳細に説明する。
【００５５】
図７は、本発明の第３実施形態による半導体試験装置の動作を説明するための図である。尚、以下では説明を簡単にするために、半導体試験装置１に設けられた複数のメモリ部及びレジスタ部のうちのプログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂのみに着目して説明する。また、以下では、図７に示す通り、時刻ｔ１１で試験条件の設定が開始され、時刻ｔ１２でＤＵＴ４０の試験及び新たな試験状態の設定が開始され、時刻ｔ１３でＤＵＴ４０の試験が中断されるとともにデバッグが開始され、時刻ｔ１５で試験が中断されたときの試験条件を用いたＤＵＴ４０の試験が再開される場合の動作について説明する。
【００５６】
尚、図７においては、符号Ｍ１を付した部分に、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える一方のメモリ又はレジスタ（例えば、プログラムメモリ部２４については図６に示すメモリ５１）の記憶内容の変化を示している。また、符号Ｍ２を付した部分に、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える他方のメモリ又はレジスタ（例えば、プログラムメモリ部２４については図６に示すメモリ５２）の記憶内容の変化を示している。
【００５７】
図７に示す通り、時刻ｔ１１において試験条件の設定が開始されると、まずコントローラ１４はプログラムメモリ部２４に対して、セレクタ７１にデータＤ１を選択させる選択信号ＳＬ１１及びセレクタ７３にトリガ信号Ｔｒ１を選択させる選択信号ＳＬ１３を出力した上で、バスＢを介してプログラムメモリ部２４に試験条件のデータを転送するとともにトリガ信号Ｔｒ１を出力する。コントローラ１４から転送されてきたデータは、データＤ１としてセレクタ７１を介してメモリ５１に供給され、セレクタ７３を介してトリガ信号Ｔｒ１が入力されたタイミングでメモリ５１に記憶されるとともにメモリ５１から出力される。これにより、プログラムメモリ部２４に対する試験条件の設定（図７中の「設定Ａ」）が行われる。
【００５８】
次いで、コントローラ１４は、プログラムメモリ部２４に対して行った処理と同様の処理を、タイミングメモリ部２５及びレジスタ部２８ａ，２８ｂに対しても順次行い、これらに対する試験条件の設定（図７中の「設定Ｂ」，「設定Ｃ」，「設定Ｄ」）を順次行う。以上の処理によって、図７中の符号Ｍ１を付した部分に示す通り、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える一方のメモリ又はレジスタに試験条件（「条件Ａ」，「条件Ｂ」，「条件Ｃ」，「条件Ｄ」）が記憶される。
【００５９】
以上の処理が終了すると、コントローラ１４は、時刻ｔ１２において、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える一方のメモリ等に記憶された試験条件を他方のメモリ等に転送させてＤＵＴ４０の試験を開始させる。例えば、プログラムメモリ部２４については、セレクタ５３にメモリ５２の出力を選択させる選択信号ＳＬ１、セレクタ７２にメモリ５１の出力を選択させる選択信号ＳＬ１２、及びセレクタ７４にトリガ信号Ｔｒ２を選択させる選択信号ＳＬ１４を出力した上で、トリガ信号Ｔｒ２を出力する。
【００６０】
これにより、メモリ５１の出力が、セレクタ７４を介してトリガ信号Ｔｒ２が入力されたタイミングでメモリ５２に記憶される（転送される）とともにメモリ５２から出力される。そして、メモリ５２から出力されたデータがセレクタ５３を介してデータＤ２として出力され、パターンジェネレータ２３から試験パターン等が出力されてＤＵＴ４０に対する試験（第１試験）が開始される。
【００６１】
また、コントローラ１４は、時刻ｔ１２でＤＵＴ４０についての第１試験を開始させるとともに、第１試験の次に行われる試験（第２試験）のための新たな試験条件の設定を行う。具体的には、時刻ｔ１１において開始された処理と同様に、コントローラ１４がプログラムメモリ部２４に対して、セレクタ７１にデータＤ１を選択させる選択信号ＳＬ１１及びセレクタ７３にトリガ信号Ｔｒ１を選択させる選択信号ＳＬ１３を出力した上で、バスＢを介してプログラムメモリ部２４に試験条件のデータを転送するとともにトリガ信号Ｔｒ１を出力する。
【００６２】
これにより、プログラムメモリ部２４に対する試験条件の設定（図７中の「設定Ａ′」）が行われ、プログラムメモリ部２４が備える一方のメモリ５１に試験条件（「条件Ａ′」）が記憶される。次いで、コントローラ１４が、プログラムメモリ部２４に対して行った処理と同様の処理をタイミングメモリ部２５に対して行うことで、タイミングメモリ部２５に対する試験条件の設定（図７中の「設定Ｂ′」）が行われ、タイミングメモリ部２５が備える一方のメモリに試験条件（「条件Ｂ′」）が記憶される。
【００６３】
いま、以上の処理を終えた時刻ｔ１３において何らかの異常が発生したとすると、ＤＵＴ４０の試験が中断されてデバッグが開始される。デバッグが開始されると、コントローラ１４は、まずプログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える他方のメモリ等に記憶されている試験条件（ＤＵＴ４０の試験に用いられていた試験条件）を、一方のメモリ等に書き戻す制御を行う。
【００６４】
例えば、プログラムメモリ部２４については、セレクタ７１にメモリ５２の出力を選択させる選択信号ＳＬ１１及びセレクタ７３にトリガ信号Ｔｒ１を選択させる選択信号ＳＬ１３を出力した上でトリガ信号Ｔｒ１を出力する。これにより、メモリ５２の出力が、セレクタ７１を介してトリガ信号Ｔｒ１が入力されたタイミングでメモリ５１に記憶される（書き戻される）とともにメモリ５１から出力される。以上の処理によって、図７に示す通り、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える一方のメモリ又はレジスタには、時刻ｔ１１〜ｔ１２の間に設定された試験条件と同じ試験条件（「条件Ａ」，「条件Ｂ」，「条件Ｃ」，「条件Ｄ」）が記憶される。
【００６５】
試験条件の書き戻しを終えると、コントローラ１４は、デバッグで用いる試験条件の設定を行う。図７に示す例では、レジスタ部２８ａが備える他方のレジスタに新たな試験条件（「条件Ｅ」）が設定されている。尚、新たな試験条件の設定の詳細は、プログラムメモリ部２４を例に挙げると、セレクタ７２にデータＤ１を選択させる選択信号ＳＬ１２及びセレクタ７４にトリガ信号Ｔｒ２を選択させる選択信号ＳＬ１４を出力した上で、新たな試験条件及びトリガ信号Ｔｒ２をプログラムメモリ部２４に転送することで行われる。
【００６６】
時刻ｔ１４においてデバッグが完了すると、コントローラ１４は、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える一方のメモリ等に記憶された試験条件を他方のメモリ等に転送させてＤＵＴ４０の試験（第１試験）を再開させる（時刻ｔ１５）。尚、試験条件の転送処理は時刻ｔ１２で行われた転送処理と同様の処理であるため、ここではその詳細な説明を省略する。
【００６７】
また、コントローラ１４は、時刻ｔ１５でＤＵＴ４０についての第１試験を再開させるとともに、第２試験のための新たな試験条件の設定を開始する。尚、新たな試験条件の設定処理は時刻ｔ１２で開始された試験条件の設定処理と同様の処理であるため、ここではその詳細な説明を省略する。ここで、コントローラ１４が、図６に示すセレクタ７５に選択信号ＳＬ１５を出力してメモリ５１，５２の出力を選択させれば、ＤＵＴ４０の試験に何ら影響を与えることなくメモリ５１，５２の記憶内容の双方を読み出すことが可能である。
【００６８】
以上説明した通り、本発明の第３実施形態では、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える並列化した２つのメモリ等の間で試験条件が互いに転送可能であるとともに、各々のメモリ等に入力させるトリガ信号の選択が可能である。このため、ＤＵＴ４０の試験を一時的に中断して試験条件を変更してデバッグを行い、再度元の試験状態に戻して試験を再開させることができ、利便性を高めることができる。また、本発明の第３実施形態では、プログラムメモリ部２４、タイミングメモリ部２５、及びレジスタ部２８ａ，２８ｂが備える並列化した２つのメモリ等に記憶された双方の試験条件を読み出すといったことも可能であり、これによっても利便性を高めることができる。
【００６９】
〔第４実施形態〕
次に、本発明の第４実施形態について説明する。本実施形態の半導体試験装置は、全体構成が上述した第３実施形態の半導体試験装置と同様であり、ＤＵＴ４０の試験を行っている最中にその試験条件を一時的に変更し、その後に再度元の試験条件に変更する動作等を可能とするものである。しかしながら、プログラムメモリ部２４及びタイミングメモリ部２５並びにレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂの構成が第３実施形態とは相違する。図８は、本発明の第４実施形態による半導体試験装置が備えるプログラムメモリ部２４の構成を示すブロック図である。尚、図８においては、図４に示したブロックと同じブロックについては同一の符号を付してある。
【００７０】
図８に示す通り、本実施形態の半導体試験装置に設けられるプログラムメモリ部２４は、二重化した２つのメモリ６１，６３及びセレクタ６２に加えてセレクタ８１〜８４を備える。セレクタ８１（第４選択部）は、コントローラ１４から転送されるデータＤ１とメモリ６３の出力とを入力としており、これらをコントローラ１４から出力される選択信号ＳＬ２１に基づいて選択してメモリ６１に出力する。
【００７１】
セレクタ８２，８３（第３選択部）は、共にコントローラ１４から出力されるトリガ信号Ｔｒ１，Ｔｒ２を入力としている。セレクタ８２はコントローラ１４から出力される選択信号ＳＬ２２に基づいてトリガ信号Ｔｒ１，Ｔ２を選択してメモリ６１に出力し、セレクタ８３はコントローラ１４から出力される選択信号ＳＬ２３に基づいてトリガ信号Ｔｒ１，Ｔ２を選択してメモリ６３に出力する。セレクタ８４（第２選択部）は、メモリ６１，６３の出力を入力としており、これらをコントローラ１４から出力される選択信号ＳＬ２４（第２選択信号）に基づいて選択して読み出しデータＤ２１として出力する。
【００７２】
尚、ピンエレクトロニスクカード１３に設けられるタイミングメモリ部２５も二重化した２つのメモリ及びセレクタに加えて、図８に示すセレクタ８１〜８４と同様のセレクタを備える構成である。また、デバイス電源カード１１及びピンエレクトロニクスカード１３のレジスタ部２１，２８ａ，２８ｂ，３１，３３ａ，３３ｂは、図８中のメモリ６１，６２の双方をレジスタに置き換えた構成である。
【００７３】
以上の構成のプログラムメモリ２４等を備えることで、本実施形態の半導体試験装置は、メモリ６１，６３の何れか一方に記憶された試験条件を用いてＤＵＴ４０の試験を行っている最中にその試験条件を一時的に変更し、その後に再度元の試験条件に変更する動作を可能としている。また、メモリ６１，６３に記憶されている試験条件の双方を、ＤＵＴ４０の試験に影響を与えずに読み出す動作も可能としている。かかる動作を可能にすることで、本実施形態の半導体試験装置は、利便性を高めている。尚、デバッグ時に行われる書き戻し等の動作は第３実施形態と同様の手順により行われているため、ここでは詳細な説明を省略する。
【００７４】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した第３，４実施形態では、デバッグの試験条件の書き戻しを行う場合について説明したが、デバッグ以外に試験条件を一時的に初期化やデフォルト値に戻す場合にも書き戻しを行うことができる。また、本実施形態の半導体試験装置は、上述した第１〜第４実施形態の何れか１つの構成である必要はなく、混在していても良い。例えば、プログラムメモリ部２４としては図８に示すものを用い、タイミングメモリ部２５としては図２に示すプログラムメモリ部２４と同様のものを用いてもよい。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施形態による半導体試験装置の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による半導体試験装置１が備えるプログラムメモリ部２４の構成を示すブロック図である。
【図３】本発明の第１実施形態による半導体試験装置１の動作を説明するための図である。
【図４】本発明の第２実施形態による半導体試験装置が備えるプログラムメモリ部２４の構成を示すブロック図である。
【図５】本発明の第２実施形態による半導体試験装置が備えるプログラムメモリ部２４の変形例を示すブロック図である。
【図６】本発明の第３実施形態による半導体試験装置が備えるプログラムメモリ部２４の構成を示すブロック図である。
【図７】本発明の第３実施形態による半導体試験装置の動作を説明するための図である。
【図８】本発明の第４実施形態による半導体試験装置が備えるプログラムメモリ部２４の構成を示すブロック図である。
【符号の説明】
【００７６】
１                半導体試験装置
４０              ＤＵＴ
５１，５２        メモリ
５３              セレクタ
６１，６３        メモリ
６２              セレクタ
７１〜７５        セレクタ
８１〜８４        セレクタ
Ｄ１              データ
ＳＬ１            選択信号
ＳＬ２            選択信号
ＳＬ１５          選択信号
ＳＬ２４          選択信号
Ｔｒ１，Ｔｒ２    トリガ信号
【図１】
2009145263.tif 000003
【図２】
2009145263.tif 000004
【図３】
2009145263.tif 000005
【図４】
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【図５】
2009145263.tif 000007
【図６】
2009145263.tif 000008
【図７】
2009145263.tif 000009
【図８】
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