(57)【要約】【課題】フルビットの正規のアドレスデータが用いられた場合のみアドレスデータに対応する入出力制御を行うことができ、機器を構成する周辺デバイスに対する不正な入出力制御を未然に防止できるようにする。【解決手段】アドレスデコーダには所定ビット数のアドレスデータを入力する入力端子と、所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子を設ける。そして、入力端子のうち、チップセレクト信号を出力する出力端子をアドレスするのに必要なアドレスデータＡ０〜Ａ３をデコードする信号出力判定回路（ゲート４０３ｃ、４０３ｄ）と、イネーブル信号Ｇ１、Ｇ２が入力された時、上位のアドレスデータＡ４〜Ａ７が特定のアドレス範囲にある場合のみ、信号出力判定回路のデコード動作を有効化するゲート回路（４０３ｅ）を設ける。【選択図】図７
2009000131.tif 000002
【特許請求の範囲】
【請求項１】
遊技制御用に動作するＣＰＵを含む制御回路と、１パッケージアドレスデコーダＩＣを搭載した遊技台において、
前記１パッケージアドレスデコーダＩＣに、
前記制御回路が出力するアドレス信号を入力するアドレス信号入力回路と、
前記アドレス信号入力回路により入力した信号の示すアドレスの値が特定のアドレス範囲にある場合に、該アドレスの値に対応するチップセレクト信号を出力する信号出力判定回路と、
を含むことを特徴とする遊技台。
【請求項２】
遊技台を構成する入出力手段としての周辺デバイスをアドレスデコーダを介して指定し、前記周辺デバイスに対する入出力を制御する遊技台において、
所定ビット数のアドレスデータを入力する入力端子と、前記所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子と、イネーブル入力端子とを有し、前記入力端子から入力されたアドレスデータをデコードすることによりアドレスされる前記出力端子の１つから有効なチップセレクト信号を出力する、１パッケージＩＣに実装されたアドレスデコーダであって、
前記入力端子のうち、前記有効なチップセレクト信号を出力すべき前記出力端子をアドレスするのに必要な第１の入力端子群から入力されるアドレスデータをデコードする信号出力判定回路と、イネーブル入力端子からイネーブル信号が入力された時、前記第１の入力端子群以外の第２の入力端子群から入力されるアドレスデータが特定のアドレス範囲にある場合のみ、前記信号出力判定回路のデコード動作を有効化するゲート回路を有するアドレスデコーダ
に対して、遊技台の動作を制御する制御回路から前記周辺デバイスを指定するアドレスデータを出力することにより、前記周辺デバイスにアクセスし、前記周辺デバイスに対する入出力を制御することを特徴とする遊技台。
【請求項３】
請求項２に記載の遊技台において、前記制御回路が出力するライトストローブ信号を入力し、外部に信号を出力する周辺デバイスに接続した第１のアドレスデコーダと、前記制御回路が出力するリードストローブ信号を入力し、外部からの信号を入力する周辺デバイスに接続した第２のアドレスデコーダを有することを特徴とする遊技台。
【請求項４】
請求項３に記載の遊技台において、前記外部に信号を出力する周辺デバイスが少なくとも表示装置、または遊技台の駆動部を含み、前記外部からの信号を入力する周辺デバイスが少なくともユーザの操作手段、または遊技制御に用いられる乱数を発生する乱数発生回路を含むことを特徴とする遊技台。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スロットマシンやパチンコ機等に代表される遊技台に関する。
【背景技術】
【０００２】
パチスロ機などの遊技台では、正面の表示窓内に複数の図柄を変動表示する回転リールを複数配列して構成した機械的変動表示装置を有する。遊技者のスタート操作に応じて、当選役を決定する抽選をおこなうとともに、制御手段が変動表示装置を駆動制御して各リールを回転させることにより、図柄を変動表示させ、自動的に或いは遊技者の停止操作により、上述の抽選結果に対応する図柄を表示窓内に表示するように各リールの回転を停止させる。この停止させた結果、表示窓内に表示された各リールの図柄が特定の組合せ（入賞態様）になった場合にメダル等の遊技媒体を払出すことで遊技者に利益を付与する。
【０００３】
このような遊技台の遊技進行を制御する制御基板には、上述の当選役を決定する抽選をおこなうプログラムを記憶したＲＯＭ、そのプログラムに基づいて抽選などを実行するＣＰＵなどを搭載した遊技制御用コンピュータが搭載されている。不正者が制御プログラムが格納されたＲＯＭや遊技制御用コンピュータを交換することにより制御基板を改造するという方法が報告されている。このようなＲＯＭなどの不正交換が横行すると、遊技店は多大な損失を受けるため、ＲＯＭなどの不正交換を防止しなくてはならない。
【０００４】
このような不正を防止するために、その対策として、筐体が開封されるとその旨を電気的に検出する封印装置を設けることが提案されている（例えば、特許文献１）。
【特許文献１】特開平０９−３４３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている技術のように遊技台の１台ごとに封印装置を設けるのは、大変なコストがかかるという欠点がある。本発明は、このような問題点を解決するためになされたものであって、不正に遊技されることを防止可能な遊技台を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明においては、遊技制御用に動作するＣＰＵを含む制御回路と、１パッケージアドレスデコーダＩＣを搭載した遊技台であって、前記１パッケージアドレスデコーダＩＣに、前記制御回路が出力するアドレス信号を入力するアドレス信号入力回路と、前記アドレス信号入力回路により入力した信号の示すアドレスの値が特定のアドレス範囲にある場合に、該アドレスの値に対応するチップセレクト信号を出力する信号出力判定回路と、を含む構成を採用した。
【発明の効果】
【０００７】
本発明によれば、遊技台が不正に遊技されることを防止できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明を実施するための最良の形態の一例として、スロットマシン（パチスロ機）に関する実施例を示す。以下の実施例のスロットマシンは、スロットマシンを構成する入出力手段としての周辺デバイスをアドレスデコード回路を介して指定することにより、当該周辺デバイスに対する入出力が制御される。
【実施例１】
【０００９】
＜全体構成＞
図１は本発明を採用したスロットマシンの外観構成を示している。
【００１０】
スロットマシン１００の本体１０１の中央内部には、外周面に複数種類の絵柄（「ベル」、「スイカ」、「チェリー」など：図示省略）が配置されたリールが３個（左リール１１０、中リール１１１、右リール１１２）収納され、スロットマシン１００の内部で回転できるように構成されている。本実施形態において、各絵柄は帯状部材に等間隔で適当数印刷され、この帯状部材が所定の円形枠材に貼り付けられて各リール１１０乃至１１２が構成されている。リール１１０〜１１２上の絵柄は、遊技者から見ると、絵柄表示窓１１３から縦方向に概ね３つ表示され、合計９つの絵柄が見えるようになっている。そして、各リール１１０〜１１２を回転させることにより、遊技者から見える絵柄の組合せが変動することとなる。なお、本実施形態では、３個のリールをスロットマシン１００の中央内部に備えているが、リールの数やリールの設置位置はこれに限定されるものではない。
【００１１】
また、各々のリール１１０〜１１２の背面には、絵柄表示窓１１３に表示される個々の絵柄を照明するためのバックライト（図示省略）が配置されている。バックライトは、各々の絵柄ごとに遮蔽されて個々の絵柄を均等に照射できるようにすることが望ましい。また、各々のリール１１０〜１１２の左右両側には、それぞれ複数のライン表示ＬＥＤ（図示省略）が配置されており、例えば、７色（赤、緑、青紫の三原色と、白色などをはじめとするこれらの混合色）の光を発することが可能であり、各原色に対応したＬＥＤなどを含んで構成される。
【００１２】
なお、スロットマシン１００内部において各々のリール１１０〜１１２の近傍には、投光部と受光部からなる光学式センサ（図示省略）が設けられており、この光学式センサの投光部と受光部のあいだを、リールに設けられた一定の長さの遮光片が通過するように構成されている。このセンサの検出結果に基づいてリール上の絵柄の回転方向の位置を判断し、目的とする絵柄が入賞ライン１１４上に表示されるようにリール１１０〜１１２を停止させる。
【００１３】
入賞ライン表示ランプ１２０は、有効となる入賞ラインを示すランプである。有効となる入賞ラインは、スロットマシン１００に投入されたメダルの数によって予め定まっている。５本の入賞ライン１１４のうち、例えば、メダルが１枚投入された場合、中段の水平入賞ラインが有効となり、メダルが２枚投入された場合、上段水平入賞ラインと下段水平入賞ラインが追加された３本が有効となり、メダルが３枚投入された場合、右下り入賞ラインと右上り入賞ラインが追加された５本が入賞ラインとして有効になる。なお、入賞ライン１１４の数については５本に限定されるものではない。
【００１４】
スタートランプ１２１は、リール１１０〜１１２が回転することができる状態にあることを遊技者に知らせるランプである。再遊技ランプ１２２は、前回の遊技において入賞役の一つである再遊技役に入賞した場合に、今回の遊技が再遊技可能であること（メダルの投入が不要）を遊技者に知らせるランプである。告知ランプ１２３は、後述する内部抽選において、特定の入賞役（例えば、ＢＢ（ビッグボーナス）やＲＢ（レギュラーボーナス）などのボーナス）に内部当選していることを遊技者に知らせるランプである。
【００１５】
メダル投入ランプ１２４は、メダルの投入が可能であることを知らせるランプである。払出枚数表示器１２５は、何らかの入賞役に入賞した結果、遊技者に払出されるメダルの枚数を表示するための表示器である。遊技回数表示器１２６は、メダル投入時のエラー表示や、ビッグボーナスゲーム中（ＢＢゲーム中）の遊技回数、所定の入賞役の入賞回数などを表示するための表示器である。貯留枚数表示器１２７は、スロットマシン１００に電子的に貯留されているメダルの枚数を表示するための表示器である。リールパネルランプ１２８は、演出用のランプである。
【００１６】
メダル投入ボタン１３０、１３１は、スロットマシン１００に電子的に貯留されているメダルを所定の枚数分投入するためのボタンである。本実施形態においては、メダル投入ボタン１３０（ワンベット（１ＢＥＴ）ボタンともいう）が押下される毎に１枚ずつ最大３枚まで投入され、メダル投入ボタン１３１（ＭＡＸＢＥＴボタンともいう）が押下されると３枚投入されるようになっている。このようにメダル投入ボタン１３１は当該遊技において、最大の遊技媒体（メダル又は玉など）を賭数として設定することから最大賭数設定操作手段と言い換えることもできる。
【００１７】
メダル投入ブロック１３４は、遊技を開始するに当たって遊技者がメダルを投入するためのメダル投入口を形成するブロックである。すなわち、メダルの投入は、メダル投入ボタン１３０又は１３１により電子的に投入することもできるし、メダル投入ブロック１３４のメダル投入口から実際のメダルを投入することもできる。
【００１８】
スタートレバー１３５は、遊技の開始操作を行うためのレバー型のスイッチである。即ち、メダル投入ブロック１３４のメダル投入口に所望する枚数のメダルを投入して、スタートレバー１３５を操作すると、これを契機としてリール１１０〜１１２が回転し、遊技が開始される。ストップボタンユニット１３６に設けられたストップボタン１３７〜１３９は、スタートレバー１３５の操作によって回転を開始したリール１１０〜１１２に対する停止操作を行うためのボタンであり、各リール１１０〜１１２に対応して設けられている。そして、いずれかのストップボタン１３７〜１３９を操作すると対応するいずれかのリール１１０〜１１２が停止することになる。
【００１９】
精算ボタン１３２は、スロットマシン１００に電子的に貯留されたメダル、ベットされたメダルを精算し、メダル払出口１５５よりメダル受皿２１０に排出するためのボタンである。
【００２０】
メダル返却ボタン１３３は、投入されたメダルが詰まった場合に押下してメダルを取り除くためのボタンである。ドアキー１４０は、スロットマシン１００の前面扉１０２のロックを解除するためのキーを挿入する孔である。キーを差し込んで時計方向に回すとロックが解除され、スロットマシン１００の前面扉１０２を開けることができる。メダル払出口１５５は、メダルを払出すための払出口である。メダル受皿２１０は、メダル払出口１５５から払出されたメダルを溜めるための器である。なお、メダル受皿２１０は、本実施形態では発光可能な受皿を採用しており、以下受皿ランプ２１０と呼ぶこともある。
【００２１】
音孔１６０は、スロットマシン１００内部に設けられているスピーカの音を外部に出力するための孔である。上部ランプ１５０、サイドランプ１５１、中央ランプ１５２、腰部ランプ１５３、下部ランプ１５４、受皿ランプ２１０は、遊技を盛り上げるための装飾用のランプであり遊技状態に応じて点灯／消灯／点滅する。
【００２２】
灰皿部２００は、煙草の吸殻を入れるための容器であり、メダル受皿２１０の内側にネジ止めされている。リールパネル１６１は、絵柄表示窓１１３を有するパネルであり、タイトルパネル１６２は、そのスロットマシンの機種名や各種のデザインが描かれるパネルである。演出装置６００は、液晶表示装置１８０および扉装置１８３ａ、１８３ａを備え、各種の演出を行うようになっている。
【００２３】
液晶表示装置１８０は、遊技に関する各種の情報を表示する。もちろん、液晶表示装置１８０のかわりに、複数のＬＥＤを２次元に配置したドットマトリックス式表示装置など、他の表示手段を用いても良い。
＜制御部＞
次に、図２を参照して、スロットマシン１００の制御部の回路構成について詳細に説明する。スロットマシン１００の制御部は、大別すると、遊技の中枢部分を制御する図２の主制御部３００の他、主制御部３００より送信された制御情報（以下、コマンドと略称）に応じて各種周辺デバイスを制御する副制御部（不図示）から構成されている。
＜主制御部＞
まず、図２を参照して、スロットマシン１００の主制御部３００について説明する。主制御部３００は、主制御部３００の全体を制御するための演算処理装置であるＣＰＵ３１０や、ＣＰＵ３１０が各ＩＣや各回路と信号の送受信を行うためのデータバスおよびアドレスバスを備え、その他、以下に述べる構成を有する。クロック補正回路３１４は、水晶発振器３１１から発振されたクロックを分周してＣＰＵ３１０に供給する回路である。例えば、水晶発振器３１１の周波数が１２ＭＨｚの場合に、分周後のクロックは６ＭＨｚとなる。ＣＰＵ３１０は、クロック補正回路３１４により分周されたクロックをシステムクロックとして受け入れて動作する。
【００２４】
また、ＣＰＵ３１０には、後述するセンサやスイッチの状態を常時監視するためのタイマ割り込み処理の周期やモータの駆動パルスの送信周期を設定するためのタイマ回路３１５がバスを介して接続されている。ＣＰＵ３１０は、電源が投入されると、データバスを介してＲＯＭ３１２の所定エリアに格納された分周用のデータをタイマ回路３１５に送信する。タイマ回路３１５は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに、割り込み要求をＣＰＵ３１０に送信する。ＣＰＵ３１０は、この割込み要求を契機に、各センサなどの監視や駆動パルスの送信を実行する。例えば、ＣＰＵ３１０のシステムクロックを６ＭＨｚ、タイマ回路３１５の分周値を１／２５６、ＲＯＭ３１２の分周用のデータを４４と設定した場合、この割り込みの基準時間は、２５６×４４÷６ＭＨｚ＝１．８７７ｍｓとなる。
【００２５】
また、ＣＰＵ３１０には、各ＩＣを制御するためのプログラム、入賞役の内部抽選時に用いる抽選データ、リールの停止位置などの各種データを記憶しているＲＯＭ３１２や、一時的なデータを保存するためのＲＡＭ３１３が接続されている。これらのＲＯＭ３１２やＲＡＭ３１３については他の記憶手段を用いてもよく、この点は後述する副制御部４００においても同様である。
【００２６】
ＣＰＵ３１０には、入力インタフェース３６０および出力インタフェース３７０、３７１を介して各種の周辺デバイス（周辺回路ないし周辺装置）が接続される。
【００２７】
すなわち、ＣＰＵ３１０には、外部の信号を受信するための入力インタフェース３６０が接続され、割込み時間ごとに入力インタフェース３６０を介して、スタートレバーセンサ３２１、ストップボタンセンサ３２２、メダル投入ボタンセンサ３２３、精算ボタンセンサ３２４、メダル払い出しセンサ３２６、設定キースイッチ３２７、設定変更スイッチ３２８、リセットスイッチ３２９、判定回路３１９の状態を検出し、各センサを監視している。
【００２８】
スタートレバーセンサ３２１はスタートレバー１３５の操作を検知するためのセンサである。ストップボタンセンサ３２２はストップボタン１３７〜１３９のいずれかが押された場合、どのストップボタンが押されたかを検知するためのセンサである。
【００２９】
メダル投入ボタンセンサ３２３はメダル投入ボタン１３０、１３１のいずれかが押下された場合、どのメダル投入ボタンが押されたかを検知するためのセンサである。精算ボタンセンサ３２４は、精算ボタン１３２が一回押されると、精算可能なメダルが払い出されることになる。本実施形態では、精算可能なメダルとは貯留されているメダルとベットされているメダルの双方であるが、貯留されているメダルのみとしてもよい。
【００３０】
メダル払い出しセンサ３２６は、払い出されるメダルを検知するためのセンサである。メダル投入センサ３２０は、メダル投入ブロック１３４の内部の通路に２個設置されており、判定回路３１９を介して、メダルの通過有無を検出する。
【００３１】
設定キースイッチ３２７は、スロットマシン１００の設定を変更するためのキースイッチである。設定変更スイッチ３２８は、設定キースイッチ３２７がＯＮの状態において押下すると、設定値が変更されるボタンである。ここで、設定値とは、所定期間の遊技を行ったときに遊技者が賭け数として遊技台に使用した遊技媒体の総数に対して、遊技台が払い出した遊技媒体の総数の割合を調整するための値であり、いわゆる「払出率」と称されるもので、複数段階の設定値、例えば、設定「１」〜設定「６」まで設定可能である。リセットスイッチ３２９は、ホッパーやセレクタのメダル詰まりなどのエラーを解除するためのスイッチである。
【００３２】
ＣＰＵ３１０には、さらに、入力インタフェース３６１、出力インタフェース３７０、３７１がアドレスデコード回路３５０を介してアドレスバスに接続されている。
【００３３】
ＣＰＵ３１０は、これらのインタフェースを介して外部のデバイスと信号の送受信を行っている。入力インタフェース３６１には、インデックスセンサ３２５が接続されている。インデックスセンサ３２５は、各リール１１０〜１１２の取付台の所定位置に設置されており、リールに設けた遮光片がこのインデックスセンサ３２５を通過するたびにＨレベルになる。ＣＰＵ３１０は、この信号を検出すると、リールが１回転したものと判断し、リールの回転位置情報をゼロにリセットする。
【００３４】
出力インタフェース３７０には、リールを駆動させるためのモータを制御するリールモータ駆動部３３０と、ホッパーのモータを駆動するためのホッパーモータ駆動部３３１と、遊技ランプ３４０（具体的には、入賞ライン表示ランプ１２０、スタートランプ１２１、再遊技ランプ１２２、告知ランプ１２３、メダル投入ランプ１２４など）と、７セグメント（ＳＥＧ）表示器３４１（払出枚数表示器１２５、遊技回数表示器１２６、貯留枚数表示器１２７など）、設定値を表示する設定表示器３４２が接続されている。
【００３５】
また、ＣＰＵ３１０には、乱数発生回路３１７がデータバスを介して接続されている。乱数発生回路３１７は、水晶発振器３１１および水晶発振器３１６から発振されるクロックに基づいて、一定の範囲内で値をインクリメントし、そのカウント値をＣＰＵ３１０に出力することのできるインクリメントカウンタであり、後述する入賞役の内部抽選をはじめ各種抽選処理に使用される。
【００３６】
本発実施形態における乱数発生回路３１７は、後述のように２つの乱数カウンタを備えている（図６）。ＣＰＵ３１０のデータバスには、不図示の副制御部にコマンドを送信するための出力インタフェース３７１が接続されている。
【００３７】
出力インタフェース３７１を介した主制御部３００と副制御部との情報通信は一方向の通信であり、主制御部３００は副制御部へコマンドを送信するが、副制御部から主制御部３００へ何らかのコマンドなどを送信することはできないよう構成される。
【００３８】
なお、副制御部は、主制御部３００から送信されたコマンドに応じて各出力手段の動作を具体的に制御する。副制御部の制御には、ユーザの操作にともなう各種ランプの点灯パターンの制御や、メダルの払い出し動作の制御、デモ表示制御、扉類の開閉検出などが含まれる。
【００３９】
上述のように、入力インタフェース３６０、３６１を介してスタートレバーセンサ３２１、ストップボタンセンサ３２２、メダル投入ボタンセンサ３２３、精算ボタンセンサ３２４、メダル払い出しセンサ３２６、設定キースイッチ３２７、設定変更スイッチ３２８、リセットスイッチ３２９、判定回路３１９、インデックスセンサ３２５などの入力回路が接続されている。
【００４０】
また、出力インタフェース３７０、３７１を介して、リールモータ駆動部３３０、ホッパーモータ駆動部３３１、遊技ランプ３４０、７セグメント（ＳＥＧ）表示器３４１、さらに副制御部などの出力回路が接続されている。
＜アドレスデコード回路を介した入出力制御＞
上述のように、スロットマシンでは、正面の表示窓内に複数の図柄を変動表示する回転リールを複数配列して構成した機械的変動表示装置が用いられる。遊技者のスタート操作に応じて、当選役を決定する抽選を行うとともに、制御手段が変動表示装置を駆動制御して各リールを回転させることにより、図柄を変動表示させ、自動的に或いは遊技者の停止操作により、上述の抽選結果に対応する図柄を表示窓内に表示するように各リールの回転を停止させる。この停止させた結果、表示窓内に表示された各リールの図柄が特定の組合せ（入賞態様）になった場合にメダルなどの遊技媒体を払出すことで遊技者に利益を付与する。
【００４１】
このような遊技台の遊技進行を制御する主制御部には、遊技台の操作部、表示装置、各駆動部から成る入出力デバイスを制御し、かつ上述の抽選を制御するためにＣＰＵ（３１０）およびその周辺デバイスから構成された遊技制御用コンピュータが塔載されている。また、この制御基板には、遊技制御用コンピュータの装置制御、および抽選動作を行うためのプログラムを記憶したＲＯＭ（３１２）が塔載される。
【００４２】
そして、従来より、上記制御基板の機能を改変することにより、抽選の確率や抽選動作それ自体を制御して行なう不正使用事例が多数報告されている。このような不正使用の手法の１つとして、たとえば、制御プログラムが格納されたＲＯＭや遊技制御用コンピュータ（ＣＰＵ３１０）を交換するものが報告されている。
【００４３】
このような不正使用が横行すると遊技台を設置した遊技店は多大な損失を受けるため、遊技台の回路は予想される不正使用に耐えられるよう構成されていなければならない。
【００４４】
ところで、上記の制御プログラムが格納されたＲＯＭや遊技制御用コンピュータ（ＣＰＵ）を交換する不正使用においては、正規の動作では用いられないようなメモリ範囲や、Ｉ／Ｏ空間を指示するアドレスデータを発生させる手法がとられることがある。
【００４５】
ＲＯＭ／ＲＡＭなどのメモリ、あるいは入出力デバイスは、多くの遊技台においてＣＰＵのメモリ空間の特定アドレスにマップされており、Ｉ／Ｏリクエストの発生に応じてアドレスデコーダが指定されたアドレスデータをデコードしてチップセレクト信号（ＣＳ）を発生することにより、特定のメモリデバイスやＩ／Ｏデバイスがセレクトされ、これによりメモリＩ／Ｏおよび入出力動作が実行される。
【００４６】
一般に、１パッケージＩＣで構成されたアドレスデコーダは、８ビット程度のアドレス端子のうちたとえば４ビットのアドレスを用いて、１０〜１６本程度の出力端子からチップセレクト信号を発生するといった構成になっており、この程度の規模のアドレスデコーダを複数、適当なアドレス範囲にマップされるように配置することによりメモリや入出力空間がアドレスされる。
【００４７】
しかしながら、従来の遊技台では、上記のようなアドレスデコーダチップに対して、目的のチップセレクトを制御できる４ビット程度の下位のアドレス線を配線し、目的の入出力制御とは関係のない残りの上位アドレス線はＮＣ（無接続）とする、といった構成が多く用いられてきた。
【００４８】
このような構成では、たとえば、目的の入出力デバイスに対応する下位アドレスデータと、通常は用いられないような特定の上位アドレスデータを組み合せた不正な（たとえばＣＰＵのチェックルーチンが異常を検出できないような）アドレスデータを用いることにより、特定の周辺デバイスをアクセスすることができてしまう可能性がある。
【００４９】
そして、このような特定の周辺デバイスの入出力を不正操作できる可能性がある、ということは、通常は不可能な操作状態、表示状態、遊技媒体のカウント状態や払い出し状態を生成したり、遊技台の制御状態を決定する確率変動を操作することなどにより行われる不正行為を許してしまう可能性がある、ということを意味する。
【００５０】
本実施例では、不正なアドレスデータが発生された場合には、アドレスデータに対応する入出力制御を行わず、フルビットの正規のアドレスデータが用いられた場合のみアドレスデータに対応する入出力制御を行うことができ、機器を構成する周辺デバイスに対する不正な入出力制御を未然に防止できるようにする。
【００５１】
さて、上述の入出力手段、さらに乱数発生回路３１７などの周辺デバイスに対する入出力は、図２のアドレスデコード回路３５０を介して制御される。
【００５２】
アドレスデコード回路３５０は、図２では１つのブロックのみにより表現されているが、実際には、後述のように複数のアドレス幅の小さいアドレスデコーダがいくつか組合せて用いられる。そして、従来では、アドレスデコーダチップに対して、目的のチップセレクトを制御できる４ビット程度の下位のアドレス線を配線し、目的の入出力制御とは関係のない残りの上位アドレス線はＮＣ（無接続）とする、といった構成が多く用いられてきた。
【００５３】
このような構成は、実質上、アドレスビットを全てデコードしていないのと同じであり、従来では、適正なアドレスでなくても、特定の入出力回路に対してチップセレクトを出力させ、当該の入出力回路に不正にアクセスできる可能性があった。
【００５４】
本実施例では、上位アドレスが特定の範囲内にある場合に限り、下位アドレスで指定されるチップセレクトを出力できるように作成したアドレスデコーダを用いてアドレスデコード回路３５０を構成することにより、この問題を解決する。また、このアドレスデコーダにはフルビット（たとえば８ビット）のアドレスを配線する。
＜制御回路の詳細＞
以下、図３〜図９を参照して、本実施例のアドレスデコーダ、およびそのアドレスデコーダを用いて構成したアドレスデコード回路の構成例につき説明する。
【００５５】
図３〜図６は図１および図２のスロットマシンの回路構成をより詳細に示している。これら各図中の信号のアルファベット記号の上線、あるいは端子に付した白丸はローレベル能動の信号を示し、当然ながら、同一のアルファベット記号を付された信号端子は以下の図３〜図６において相互に結線されているものとする。また、図７〜図９は、本実施例において用いられるアドレスデコーダの構成を示している。
【００５６】
図３は、図２のＣＰＵ３１０廻りの回路構成をより詳細に示したものである。図３において、ＣＰＵ３１０のリセット端子ＳＲＳＴには、電源投入などによりリセット信号を生成するリセット回路３１０ａが接続されている。リセット回路３１０ａは、スロットマシン、特に図２の制御回路を構成する主基板に電力が供給され、ＶＳＡ端子に印加される電圧が所定の値を超えたことを検出すると、ＣＰＵ３１０のＳＲＳＴ端子にリセット信号を出力する。
【００５７】
また、ＣＰＵ３１０の外部クロック端子（EX）には水晶発振器３１１が発生しクロック補正回路３１４により分周されたシステムクロックが供給される。
【００５８】
ＣＰＵ３１０のアドレス端子Ａ０〜Ａ１５は抵抗４０１でそれぞれプルアップされた上、アドレスバスとして配線される。また、ＣＰＵ３１０のデータ端子Ｄ０〜Ｄ７は、抵抗４０２でそれぞれプルアップされた上、データバスとして配線される。このデータバスにはＣＰＵ３１０が周辺デバイスと双方向通信を行うため、ＣＰＵ３１０は、周辺デバイスにデータを送信または受信する場合、データを送信または受信する周辺デバイスを示すアドレス情報をアドレスバスから出力するとともに、送信データをバッファ４１０経由でデータバスに出力する。
【００５９】
また、ＣＰＵ３１０のリセット出力ＲＳＴＯ、ライトストローブ（ライトイネーブル）ＷＲ、リードストローブ（リードイネーブル）ＲＤ、入出力リクエストＩＯＲＱの各端子は抵抗４１１でプルアップされた上、リセット信号ＸＲＳＴＯ、ライトストローブ（ライトイネーブル）信号ＸＷＲ、リードストローブ（リードイネーブル）信号ＸＲＤ、入出力リクエストＸＩＯＲＱとして後述の周辺デバイスの対応する端子に接続される。
【００６０】
以下、さらに図４〜図６を参照して図１〜図３のスロットマシンの入出力制御回路の構成例につき説明する。
【００６１】
図４は、周辺デバイスに対する入出力を制御するアドレスデコーダ廻りの構成を示している。図４の構成は、図２におけるアドレスデコード回路３５０に相当する。
【００６２】
図４のアドレスデコード回路は、後述の構成を有するアドレスデコーダ４０３１、４０３２をそれぞれ周辺デバイスへのデータ出力用、およびデータ入力用として用いている。
【００６３】
図４のアドレスデコード回路は、ＣＰＵ３１０が出力するライトストローブ信号ＸＷＲを入力し、外部に信号を出力する出力装置に接続した第１のアドレスデコーダ４０３１と、ＣＰＵ３１０が出力するリードストローブ信号ＸＲＤを入力し、外部からの信号を入力する入力装置に接続した第２のアドレスデコーダ４０３２を含む。
【００６４】
アドレスデコーダ４０３１、４０３２は、それぞれアドレスバスから到来するアドレスデータＡ０〜Ａ７を入力するとともに、そのイネーブル入力Ｇ１にはＩ／Ｏリクエスト信号ＸＩＯＲＱが入力される。また、イネーブル入力Ｇ２には、ライトストローブ信号ＸＷＲが入力（４０３１）、またはリードストローブ信号ＸＲＤが入力（４０３２）される。
【００６５】
アドレスデコーダ４０３１、４０３２は、入力されたアドレス情報をデコードし、各々１つの入出力装置を指定するチップセレクト信号ＸＯＣＳ＿００〜ＸＯＣＳ＿０Ａ、およびＸＩＣＳ＿００〜ＸＩＣＳ＿０５を出力端子Ｙ０、Ｙ２…から出力する（本例の場合、出力系のアドレスデコーダ４０３１の出力端子ＹＢは無接続、また入力系のアドレスデコーダ４０３２の出力端子Ｙ６〜ＹＢも無接続）。
【００６６】
これらチップセレクト信号ＸＯＣＳ＿００〜ＸＯＣＳ＿０Ａ、およびＸＩＣＳ＿００〜ＸＩＣＳ＿０５は、図５および図６の入出力制御回路で用いられる。
【００６７】
図５は表示回路周辺の出力制御回路の構成を示している。図５の回路は、前述の遊技ランプ３４０、および７セグメント（ＳＥＧ）表示器３４１の表示出力制御を行うものである。
【００６８】
図５において、トランジスタアレイ４０４は、ＣＰＵ３１０のデータバスからの出力情報（Ｄ０〜Ｄ７）を入力し、遊技ランプ３４０を構成するＬＥＤの点灯パターンを制御する。
【００６９】
ＣＰＵ３１０が、点灯パターンに対応するデータ（Ｄ０〜Ｄ７）をデータバスに出力し、トランジスタアレイ４０４をセレクトするアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３１のＹ０端子から出力されるチップセレクト信号ＸＯＣＳ＿００がトランジスタアレイ４０４のＣＬＫ端子に入力される。
【００７０】
これにより、トランジスタアレイ４０４は、遊技ランプ３４０を構成するＬＥＤ、たとえば、メダルが１枚投入されたことを示すＬＥＤ（ＭＥＤＡＬ＿ＬＥＤ１）、メダルが２枚投入されたことを示すＬＥＤ（ＭＥＤＡＬ＿ＬＥＤ２）、スタートレバーの操作が可能であることを示すＬＥＤ（ＳＴＡＲＴ＿ＬＥＤ）、再遊技となったことを示すＬＥＤ（ＲＥＰＬＡＹ＿ＬＥＤ）、などの点灯または消灯を指定する信号を出力する。ここで、点灯または消灯のうちいずれの信号を出力するかはＣＰＵ３１０のデータバスから出力される信号に基づいて決定される。
【００７１】
また、トランジスタアレイ４０４は、ＣＰＵ３１０のＲＳＴＯ端子からのリセット信号ＸＲＳＴＯをＣＬＲ端子から入力した場合に、全ての出力端子から各ＬＥＤを消灯する信号を出力する。
【００７２】
一方、フリップフロップＩＣ４０５は、ＣＰＵ３１０のデータバスからの出力情報（Ｄ０〜Ｄ７）を入力し、７セグメント（ＳＥＧ）表示器３４１の点灯パターンを制御する。
【００７３】
ＣＰＵ３１０が、点灯パターンに対応するデータ（Ｄ０〜Ｄ７）をデータバスに出力し、フリップフロップＩＣ４０５を指定するアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３１のＹ１端子から出力されるチップセレクト信号ＸＯＣＳ＿０１がフリップフロップＩＣ４０５のＣＬＫ端子に入力される。
【００７４】
これにより、フリップフロップＩＣ４０５は、払出枚数の１０の位表示用７セグメント表示器、払出枚数の１の位表示用７セグメント表示器、などの点灯または消灯を指定する信号を出力する（７ＳＥＧ＿ＣＯＭ０、７ＳＥＧ＿ＣＯＭ１、…７ＳＥＧ＿ＣＯＭ２、７ＳＥＧ＿ＤＳＰ）。ここで、点灯または消灯のうちいずれの信号を出力するかはＣＰＵ３１０のデータバスから出力される信号に基づいて決定される。
【００７５】
また、フリップフロップＩＣ４０５は、ＣＰＵ３１０のＲＳＴＯ端子からのリセット信号ＸＲＳＴＯをＣＬＲ端子から入力した場合に、全ての出力端子から各ＬＥＤを消灯する信号を出力する。
【００７６】
さらに、ＢＣＤｔｏ７セグメントデコーダ／ドライバＩＣ４０６は、は、ＣＰＵ３１０のデータバスからの出力情報（Ｄ０〜Ｄ７）を入力し、７セグメント（ＳＥＧ）表示器３４１でどのような文字（数字）を表示するかを制御する。
【００７７】
ＣＰＵ３１０が、表示文字（数字）に対応するＢＣＤデータ（Ｄ０〜Ｄ２）をデータバスに出力し、デコーダ／ドライバＩＣ４０６に対応するアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３１のＹ２端子から出力されるチップセレクト信号ＸＯＣＳ＿０２がデコーダ／ドライバＩＣ４０６のＳＴＲＯＢＥ１端子に入力される。
【００７８】
７セグメント表示器３４１で表示される数値は、デコーダ／ドライバＩＣ４０６のＣＰＵ３１０のデータバスからＤ０〜Ｄ２端子から入力されるＢＣＤにより表現された表示データによって決定される。ＢＣＤ（二進化十進法）表現は、Ｄ０端子にオンが入力されると２の０乗、Ｄ１端子にオンが入力されると２の１乗、Ｄ２端子にオンが入力されると２の２乗…のような数値表現であり、デコーダ／ドライバＩＣ４０６は、このような入力ＢＣＤデータをデコードし、７セグメント表示器３４１の表示エレメントを制御する信号７ＳＥＧ＿Ａ、７ＳＥＧ＿Ｂ、…７ＳＥＧ＿Ｆ７ＳＥＧ＿Ｇを生成する。
【００７９】
図６は、操作系および乱数発生回路３１７周辺の入力制御回路の構成を示している。
すなわち、この構成は、スタートレバー１３５などの操作系で発生される操作情報、乱数発生回路３１７で発生された乱数情報などを入力する入力制御回路である。
【００８０】
図６のバッファＩＣ４０９は、スタートレバー１３５、メダル投入ボタン１３０、設定セットボタン、リセットボタンなどの操作情報を入力するために設けられたものである。
【００８１】
ＣＰＵ３１０が、バッファＩＣ４０９をアドレスするアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３２のＹ０端子から出力されるチップセレクト信号ＸＩＣＳ＿００がバッファＩＣ４０９のＧ１端子に入力される。
【００８２】
これに応じて、バッファＩＣ４０９は、スタートレバー１３５の操作を検出するスタートセンサ１からの信号を２つのインバータ４０７ａ、４０７ｂにより遅延させた信号と、同じくスタートレバー１３５の操作を検出するスタートレバーセンサ２からの信号をインバータ４０７ｃにより遅延させた信号と論理積を取った結果得られる信号、遊技者が１ＢＥＴボタンを操作したことを検出した場合に出力される信号、店員による設定セットボタン操作を検出した場合に出力される信号、および店員によるリセットボタン操作を検出した場合に出力される信号などの各状態を示す信号をＣＰＵ３１０のデータバスに出力する。なお、ここでは、操作検出を確実に行うため、ダブルセンサ構成でスタートレバー１３５の操作を検出するようにしている。
【００８３】
図６のカウンタ４１３は図２の乱数発生回路３１７に相当する。
【００８４】
乱数発生回路３１７は、ＣＰＵ３１０の作動に用いている水晶発振器３１１とは別の水晶発振器３１６の発振周期に基づいて動作する第１および第２の２つの１６ビットカウンタ回路を搭載したカウンタＩＣ４１３から構成されている。
【００８５】
カウンタＩＣ４１３のＲＣＬＫ端子には、スタートレバー１３５が操作された場合に出力される信号（ここでは上述のスタートレバーセンサ１からの信号、およびスタートレバーセンサ２からの信号の論理積として得られる信号）が入力されている。
【００８６】
たとえばスタートレバー１３５が操作された場合にＲＣＬＫ端子端子にオン信号が入力されることで、カウンタＩＣ４１３の第１の１６ビットカウンタ回路のカウント値をラッチされる。
【００８７】
ＣＰＵ３１０のアドレッシングにより、図４のアドレスデコーダ４０３２から、カウンタＩＣ４１３の第１の１６ビットカウンタ回路のカウント値のうち下位８ビットを選択するチップセレクト信号ＸＩＣＳ＿Ｏ２が出力され、カウンタＩＣ４１３のＧＡＬ端子に入力されると、カウンタＩＣ４１３は、ＣＰＵ３１０のデータバスに第１の１６ビットカウンタ回路のカウント値のうちの下位８ビットの値を出力する。
【００８８】
また、図４のアドレスデコーダ４０３２から、カウンタＩＣ４１３の第２の１６ビットカウンタ回路のカウント値のうち上位８ビットを選択するチップセレクト信号ＸＩＣＳ＿Ｏ３が出力され、カウンタＩＣ４１３のＧＡＵ端子に入力されると、カウンタＩＣ４１３は、ＣＰＵ３１０のデータバスに第１の１６ビットカウンタ回路のカウント値のうちの上位８ビットの値を出力する。
【００８９】
この例では、第２の１６ビットカウンタ回路、ＧＢＵ端子、およびＧＢＬ端子については使用しないように構成している。
【００９０】
このようにしてカウンタＩＣ４１３が発生した乱数データはＣＰＵ３１０により取り込まれ、遊技制御に用いられる。
＜アドレスデコーダ＞
さて、図７〜図９を参照して、図４に示したアドレスデコーダの具体的な構成につき詳述する。
【００９１】
図７は、アドレスデコード回路３５０に用いられる本実施例のアドレスデコーダ４０３の内部構成例を示している。
【００９２】
図７のアドレスデコーダ４０３は、イネーブル入力Ｇ１、Ｇ２の状態に応じて、Ａ０〜Ａ７の８ビットの入力端子から入力されたアドレスから１２本のＣＳ（チップセレクト）信号Ｙ０〜ＹＢを出力するよう構成されている。
【００９３】
イネーブル入力Ｇ１、Ｇ２（ローレベル能動）には、たとえば、後述のようにＣＰＵ３１０のリード信号ＸＲＤとＩ／ＯリクエストＸＩＯＲＱを入力して用いる。
【００９４】
アドレスデコーダ４０３は、ＣＳ信号Ｙ０〜ＹＢをそれぞれ生成するＣＳ信号出力判定回路として、１２個のゲート回路４０３ｃ、４０３ｄを含む（反転論理和)。
【００９５】
１２本の出力デバイスを選択するチップセレクトをデコードするには、下位の４ビットのアドレス入力Ａ０〜Ａ３を用いる。アドレス入力Ａ０〜Ａ３のアドレス信号線は、図示のようにインバータ４０３ａ、４０３ｂを用いて入力がＬＯＷの場合にオンとなる第１の信号線およびＨＩＧＨの場合にオンとなる第２の信号線の２本にそれぞれ分岐させ、ゲート回路４０３ｃ、４０３ｄに結線してある。
【００９６】
アドレス信号Ａ０〜Ａ３のゲート回路４０３ｃ、４０３ｄに対する結線は特定のビットパターンによって、特定のチップセレクトＹ０〜ＹＢのいずれかが有効となるよう行なわれている。
【００９７】
ただし、ＣＳ信号出力判定回路として設けた１２個のゲート回路４０３ｃ、４０３ｄは、いずれもゲート回路４０３ｅがハイレベルを出力しない限り、ローレベル能動のチップセレクト信号を出力しないように結線されている。ゲート回路４０３ｅは、入力側に反転回路を含むゲート回路として構成され、上位アドレスＡ４〜Ａ７、およびイネーブル入力Ｇ１、Ｇ２（ローレベル能動）が全てローレベル（ゼロ）でない限り、ハイレベルを出力しない。
【００９８】
すなわち、ＣＳ信号出力判定回路として設けた１２個のゲート回路４０３ｃ、４０３ｄは、上位アドレスＡ４〜Ａ７がオールゼロの状態で、イネーブル入力Ｇ１、Ｇ２（ローレベル能動）によりイネーブルされた場合のみ、下位アドレスＡ０〜Ａ３として入力された値をデコードしてローレベル能動のチップセレクト信号Ｙ０〜ＹＢを出力するよう構成されている。
【００９９】
以上の図７の構成に対応する入出力論理値の関係を図８に真理値表として示す。
【０１００】
図８において、図中の細線よりも上の部分には、上位アドレスＡ４〜Ａ７がオールゼロ（ローレベル）の状態で、イネーブル入力Ｇ１、Ｇ２（ローレベル能動）によりイネーブルされ、下位アドレスＡ０〜Ａ３として入力された値００００（ＬＬＬＬ）〜１０１１（ＨＬＨＨ）をデコードしてローレベル能動のチップセレクト信号を出力する動作が示されている。
【０１０１】
また、図８中、細線よりも下の部分には、下位アドレスＡ０〜Ａ３として１１００（ＨＨＬＬ：１０進数で１２）以上のアドレス値が入力された場合の動作と、上位アドレスＡ４〜Ａ７のいずれか１ビットが０（Ｌ）ではない場合の動作がそれぞれ４行づつ示されている。
【０１０２】
以上のように、図７のアドレスデコーダ４０３は、上位アドレスＡ４〜Ａ７がオールゼロで、イネーブル入力Ｇ１およびＧ２（ローレベル能動）によりイネーブルされた時のみ、下位アドレスＡ０〜Ａ３のデコードを行うよう構成されている。
【０１０３】
いいかえれば、図７のアドレスデコーダ４０３は、所定本数（ここでは１２本）のチップセレクト出力状態を確定するのに必要な本数以上のアドレス入力を有する、すなわち、出力端子の本数がアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ないが、入力された下位のアドレスデータでチップセレクト出力状態を決定するに際して、
・出力端子をアドレスするのに必要な第１の入力端子群（Ａ０〜Ａ３）とそれ以外の第２の入力端子群（Ａ４〜Ａ７）を有し、第２のアドレス信号線および、イネーブル入力信号線（Ｇ１、Ｇ２）との論理積が特定の値である場合のみ、第１のアドレス信号線が示すバイナリー値をデコードし、バイナリー値に対応する出力端子（Ｙ０〜ＹＢ）のいずれかからチップセレクト信号を出力する
よう構成されている。
【０１０４】
このアドレスデコーダの動作は、次のようにいいかえることもできる：
・アドレスが特定のアドレス値よりも小さい場合（本例では２進数で０００１００００よりも小さい場合）に、アドレスに対応するチップセレクト信号を出力する、あるいは
・アドレスが特定のアドレス範囲外の場合（本例では２進数で０００１００００以上である場合）に、イネーブルがオフの場合と同一の出力状態にする
ような動作である。
【０１０５】
すなわち、図７のアドレスデコーダ４０３は、所定本数のチップセレクト出力状態を確定するのに必要な本数以上のアドレス入力を有するが、このアドレス入力をフルデコードするように構成されている。
【０１０６】
図７に示すように構成したアドレスデコーダを用いることにより、フルビット指定された正規のアドレスデータが用いられた場合のみアドレスデータに対応する入出力制御を行うことができ、不正なアドレスデータが発生された場合には、アドレスに対応する入出力制御を禁止することができるので、機器を構成する周辺デバイスに対する不正な入出力制御を未然に防止することができる。
【０１０７】
特に、本実施例の特徴は遊技台を構成する入出力手段としての周辺デバイスをアドレスデコーダを介して指定し、前記周辺デバイスの動作を制御する遊技台、および該遊技台に用いられる遊技台用アドレスデコーダにおいて、前記遊技台用アドレスデコーダに、所定ビット数のアドレスデータを入力する入力端子と、前記所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子と、イネーブル入力端子とを有し、前記入力端子から入力されたアドレスデータをデコードすることによりアドレスされる前記出力端子の１つから有効なチップセレクト信号を出力する、１パッケージＩＣに実装された遊技台用アドレスデコーダであって、前記入力端子のうち、前記有効なチップセレクト信号を出力すべき出力端子をアドレスするのに必要な第１の入力端子群から入力されるアドレスデータをデコードする信号出力判定回路と、イネーブル入力端子からイネーブル信号が入力された時、前記第１の入力端子群以外の第２の入力端子群から入力されるアドレスデータが特定のアドレス範囲にある場合のみ、前記信号出力判定回路のデコード動作を有効化するゲート回路を有する構成を採用した点にある。
【０１０８】
このような構成により、本実施例によれば、前記第１の入力端子群以外の第２の入力端子群から入力されるアドレスデータが特定のアドレス範囲にある正規のアドレスデータが用いられた場合のみアドレスデータに対応するチップセレクトを発生させて入出力制御を行うことができ、それ以外の不正なアドレスデータが発生された場合には、アドレスに対応する入出力制御を禁止することができるので、不正な、あるいは未定義のアドレスを発生させて行なう不正行為に対する強度を大きく向上することができ、機器を構成する周辺デバイスを操作する不正行為を防止することができる、という優れた作用効果を得ることができる。
【０１０９】
なお、図５および図６に関連して、アドレスデコーダおよびアドレスデコード回路を介してアクセスされる遊技台の周辺デバイスとして、出力系では遊技ランプ、７セグメント表示器など、入力系ではスタートレバーや乱数発生回路などを例示した。
【０１１０】
しかしながら、図５および図６ではあくまでも一部の周辺デバイスを例示しているにすぎず、アドレスデコーダおよびアドレスデコード回路を介してアクセスされる遊技台の出力系の周辺デバイスには、もちろん図１のリールモータ駆動部３３０、ホッパーモータ駆動部３３１などの遊技台の駆動部が含まれていてよい。また、遊技台の入力系の周辺デバイスには、ストップボタンセンサ３２２、メダル投入ボタンセンサ３２３、精算ボタンセンサ３２４、インデックスセンサ３２５、メダル払い出しセンサ３２６などが含まれていてよい。
【０１１１】
このようにアドレスデコーダを介してアクセスされる外部に信号を出力する周辺デバイスとして、少なくとも表示装置、ないし遊技台の駆動部を含み、前記外部からの信号を入力する周辺デバイスが少なくともユーザの操作手段、ないし遊技制御に用いられる乱数を発生する乱数発生回路を含んでいれば、殆どの不正操作を抑止することができる。このような構成により、通常は不可能な操作状態、表示状態、遊技媒体のカウント状態や払い出し状態を生成したり、遊技台の制御状態を決定する確率変動を操作することなどにより行われる不正行為を抑止することができる。
【０１１２】
すなわち、上記の各周辺デバイス、あるいはさらにこれら以外の周辺デバイスも含め、上記のように構成したアドレスデコーダおよびアドレスデコード回路を介してアクセスするよう遊技台を構成することにより、不正な、あるいは未定義のアドレスを発生させて行なう不正行為に対する遊技台の強度を大きく向上することができる。
【０１１３】
ここで、図９に、図７および図８のアドレスデコーダを１チップのＩＣにパッケージ化する場合のピンアサイン（ピン配置）の例を示しておく。
【０１１４】
図９のパッケージは、２４ピンのデュアルインライン配置構成であり、片側（ピン１〜１２）にアドレス入出力Ａ０〜Ａ７（ピン１〜８）、イネーブルＧ１、Ｇ２（ピン９、１０）、チップセレクト出力ＹＢ（ピン１１）、およびＧＮＤ（ピン１２）を配置している。また、もう一方の側（ピン１３〜２４）には、電源端子Ｖｃｃ（ピン２４）、ピン２３〜１３にかけて逆順でチップセレクト出力Ｙ０〜ＹＡを配置している。
【０１１５】
このように本実施例のアドレスデコーダのＩＣパッケージでは、チップセレクト出力Ｙ０とＹＢがそれぞれ別のデュアルインライン配列の別の側に並ぶよう配置されている。
【０１１６】
なお、図９に示したピン配列はあくまでも一例であり、回路基板上の配置の都合などにより他のピン配列を用いてもよいのはいうまでもない。たとえば電源入力端子のＶｃｃは、上記と逆のアドレス入力端子側（ピン１〜１２側）に配置してもよい。また、ピン数を図９のものより増やすなどの設計が可能であれば、チップセレクト出力Ｙ０〜ＹＢは全てアドレス入力端子とは反対側に配列するようにしてもよい。
【０１１７】
以上の実施例では、遊技台の構成例としてスロットマシンの構成を例示したが、上述のように構成されたアドレスデコーダは、他のパチンコ機などの遊技台にも用いることができ、その場合、アドレスデコーダ廻りの入出力制御回路も、上述の構成を適宜アレンジして実施できるのはいうまでもない。
【０１１８】
以上の実施例では、アドレスデコーダチップには、アドレスデコードに必要な構成のみを実装する例を示したが、水晶発振器、フリップフロップ、ラッチ、乱数発生カウンタ、レギュレータ、ノイズフィルタ、リセット回路など、回路構成上、必要、あるいは便利と考えられるような他の回路を含めて１チップ化してもよい。
【０１１９】
また、上記実施例では、アドレスデコーダチップにイネーブル端子として、Ｇ１、Ｇ２の２本を設け、ＸＩＯＲＱともう１つのイネーブル信号、たとえばＸＲＤ、ＸＷＲなどの信号との双方の入力をイネーブル条件としているが、少なくとも１つのイネーブル信号のみを用いる構成であれば上記と同等の効果を期待できるのはいうまでもない。
【図面の簡単な説明】
【０１２０】
【図１】本発明を採用した遊技台の一例としてスロットマシンの構成を示した斜視図である。
【図２】図１のスロットマシンの制御回路の要部を示したブロック図である。
【図３】図２の制御回路におけるＣＰＵ廻りの回路構成を示した回路図である。
【図４】図２の制御回路におけるアドレスデコーダ廻りの構成を示した回路図である。
【図５】図２の制御回路における表示回路周辺の出力制御回路の構成を示した回路図である。
【図６】図２の制御回路において操作系および乱数発生回路周辺の入力制御回路の構成を示した回路図である。
【図７】図１のスロットマシンに用いられるアドレスデコーダの内部構成を示した回路図である。
【図８】図７のアドレスデコーダの入出力信号の関係を示した真理値表図である。
【図９】図７のアドレスデコーダを１チップのＩＣに構成した場合のピン配置を示した説明図である。
【符号の説明】
【０１２１】
１００  スロットマシン
１１０〜１１２  リール
１１３  絵柄表示窓
１１４  入賞ライン
１２０  入賞ライン表示ランプ
１２１  スタートランプ
１２２  再遊技ランプ
１２３  告知ランプ
１２４  メダル投入ランプ
１２５  払出枚数表示器
１２６  遊技回数表示器
１２７  貯留枚数表示器
１２８  リールパネルランプ
１３０、１３１  メダル投入ボタン
１３３  メダル返却ボタン
１３４  メダル投入ブロック
１３５  スタートレバー
１３７〜１３９  ストップボタン
１４０  ドアキー
１５０  上部ランプ
１５１  サイドランプ
１５２  中央ランプ
１５３  腰部ランプ
１５４  下部ランプ
１５５  メダル払出口
１６１  リールパネル
１６２  タイトルパネル
１８０  液晶表示装置
２１０  メダル受皿
３００  主制御部
３１０  ＣＰＵ
３１１  水晶発振器
３１２  ＲＯＭ
３１３  ＲＡＭ
３１４  クロック補正回路
３１５  タイマ回路
３１６  水晶発振器
３１７  乱数発生回路
３１９  判定回路
３２１  スタートレバーセンサ
３２２  ストップボタンセンサ
３２３  メダル投入ボタンセンサ
３２４  精算ボタンセンサ
３２５  インデックスセンサ
３２６  メダル払い出しセンサ
３２７  設定キースイッチ
３２８  設定変更スイッチ
３２９  リセットスイッチ
３３０  リールモータ駆動部
３３１  ホッパーモータ駆動部
３４０  遊技ランプ
３４１  ７セグメント（ＳＥＧ）表示器
３４２  設定表示器
３５０  アドレスデコード回路
３６０  入力インタフェース
３６１  入力インタフェース
３７０、３７１  出力インタフェース
３７１  出力インタフェース
４００  副制御部
４０３、４０３１、４０３２  アドレスデコーダ
４０３ｃ、４０３ｄ  ゲート回路
４０４  トランジスタアレイ
４０５  フリップフロップＩＣ
４０９  バッファＩＣ
４１０  バッファ
４１１  抵抗
４１３  カウンタＩＣ
６００  演出装置
【図１】
2009000131.tif 000003
【図２】
2009000131.tif 000004
【図３】
2009000131.tif 000005
【図４】
2009000131.tif 000006
【図５】
2009000131.tif 000007
【図６】
2009000131.tif 000008
【図７】
2009000131.tif 000009
【図８】
2009000131.tif 000010
【図９】
2009000131.tif 000011