(57)【要約】【課題】誤判定が生じないように遅延ラインのテストを行う。【解決手段】２５６個の遅延セル１を出力端子３に対して直列接続して構成した遅延ライン２のテストを行うとき、１２８個だけ離れた２個の遅延セル１を選択してそこにテストパルスを同時に入力し、出力端子３から出力する２個のテストパルスの時間差を検出し、１２８個だけ離れた２個の遅延セルの選択位置を順次ずらせて、同様の繰り返しを行い、前記時間差が所定範囲内にあるか否かで正常／故障を判定する【選択図】図１
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【特許請求の範囲】
【請求項１】
出力端子に対して複数の遅延セルを直列接続して構成した遅延ラインのテストを行う遅延ラインテスト方法において、
所定段数だけ離れた２個の遅延セルを選択してそこにテストパルスを同時に入力し、前記出力端子から出力する２個のテストパルスの時間差を検出し、
前記所定段数だけ離れた２個の遅延セルの選択位置を順次ずらせて、同様の繰り返しを行い、
前記時間差が所定範囲内にあるか否かで正常／故障を判定することを特徴とする遅延ラインテスト方法。
【請求項２】
入力端子に対して複数の遅延セルを直列接続し各遅延セルを出力端子に選択して接続する選択回路を設けて構成した遅延ラインのテストを行う遅延ラインテスト方法において、
前記入力端子にテストパルスを入力し、前記選択回路により、第１の期間で所定段数だけ離れた２個の遅延セルの内の前記入力端子に近い側の遅延セルを選択し、第２の期間で所定段数だけ離れた２個の遅延セルの内の前記入力端子から遠い側の遅延セルを選択し、前記出力端子から出力する２個のテストパルスの時間差を検出し、
前記所定段数だけ離れた２個の遅延セルの選択位置を順次ずらせて、同様の繰り返しを行い、
前記時間差が所定範囲内にあるか否かで正常／故障を判定することを特徴とする遅延ラインテスト方法。
【請求項３】
入力端子に対して複数の遅延セルを直列接続するとともに各遅延セルに出力端子への経路選択回路を設けて構成した遅延ラインのテストを行う遅延ラインテスト方法において、
前記入力端子にテストパルスを入力し、第１の期間で所定段数だけ離れた２個の遅延セルの内の前記入力端子に近い側の遅延セルの経路選択回路を有効とし、第２の期間で前記２個の遅延セルの内の前記入力端子から遠い側の遅延セルの経路選択回路を有効として、前記出力端子から出力する２個のテストパルスの時間差を検出し、
前記所定段数だけ離れた２個の遅延セルの経路選択回路の有効位置を順次ずらせて、同様の繰り返しを行い、
前記時間差が所定範囲内にあるか否かで正常／故障を判定することを特徴とする遅延ラインテスト方法。
【請求項４】
請求項１、２又は３に記載の遅延ラインテスト方法において、
前記時間差は、前記２個のテストパルスの立上りエッジ間の時間差あるいは立下りエッジ間の時間差、又は先のテストパルスの立上りエッジ若しくは立下りエッジから後のテストパルスの立下りエッジ若しくは立上りエッジまでの時間差であることを特徴とする遅延ラインテスト方法。
【請求項５】
請求項１に記載の遅延ライン内の２個の遅延セルを選択し、又は請求項２に記載の遅延ラインの選択回路を制御し、又は請求項３に記載の遅延ラインの２個の経路選択回路の有効位置を選択する制御手段と、
請求項１、２又は３の遅延ラインの出力端子から出力する２個のテストパルスの時間差を検出して正常／故障を判定するテスト判定手段と、
を備えることを特徴とする遅延ラインテスト回路。
【請求項６】
請求項５に記載の遅延ラインテスト回路において、
前記時間差は、前記２個のテストパルスの立上りエッジ間の時間差、立下りエッジ間の時間差、又は先のテストパルスの立上りエッジ若しくは立下りエッジから後のテストパルスの立下りエッジ若しくは立上りエッジまでの時間差であることを特徴とする遅延ラインテスト回路。
【請求項７】
請求項５又は６に記載の遅延ラインテスト回路において、
前記テスト判定手段は、
前記２個のテストパルスの内の最初のテストパルスでパルス発振動作を開始し、後のテストパルスでパルス発振動作を停止する基準発振源と、
該基準発振源の発振パルスをカウントするカウンタと、
該カウンタのカウント値から正常／故障を判定するテスト判定回路と、
を備えることを特徴とする遅延ラインテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延セルを複数段直列接続して構成した遅延ラインの正常／故障をテストする方法および回路に関するものである。
【背景技術】
【０００２】
図１１に遅延セル１を複数個（例えば、２５６個）直列接続して構成した多入力／１出力型の遅延ライン２を示す。各遅延セル１は入力端子１ａ、出力端子１ｂ、クロック端子１ｃ、セレクト端子１ｄを備え、前段の遅延セル１の出力端子１ｂに後段の遅延セル１の入力端子１ａが接続されることで、出力端子３に対して複数個が直列接続されている。各遅延セル１のクロック端子１ｃは入力端子４に共通接続され、セレクト端子１ｄが例えば“Ｈ”のとき、そのクロック端子１ｃに入力端子４からのクロックが入力可能となり、“Ｌ”のとき入力不能となる。
【０００３】
したがって、この遅延ライン２は、いずれか１つの遅延セル１のセレクト端子１ｄのみを“Ｈ”に設定し、他を“Ｌ”に設定することにより、当該“Ｈ”に設定したセレクト端子１ｄを有する遅延セル１に、入力端子４から入力したテストパルスが入力され、後段の遅延セル１を介して伝達されて、出力端子３から、経由段数分だけ遅延を受けて出力する。
【０００４】
図１２は上記の遅延ライン２のテストの説明図である。テストでは、１アドレス（例えば、１００ｎｓ）において“Ｈ”又は“Ｌ”のテストパルスを入力端子４から入力する。ここでは、１個の遅延セルにつき、１回のテスト当り“Ｈ”と“Ｌ”のテストパルスを入力する２アドレスを使用する。遅延ライン２の最前段（右端）の遅延セル１のテストのときは、最初の１アドレスにおいて、その最前段の遅延セル１のセレクト端子１ｄを“Ｈ”に設定するとともに入力端子４に“Ｈ”のテストパルスを入力して、例えば９９ｎｓ経過時に、出力端子３のレベルを期待値（このときは“Ｈ”）と照合する。続いて、次の１アドレスにおいて、入力端子４に“Ｌ”のテストパルスを入力して、例えば９９ｎｓ経過時に、出力端子３のレベルを期待値（このときは“Ｌ”）と照合する。これにより、最前段の遅延セル１の故障の有無が確認できる。
【０００５】
最前段の後段（右端から２番目）の遅延セル１のテストのときは、最初の１アドレスにおいて、その遅延セル１のセレクト端子１ｄを“Ｈ”に設定するとともに入力端子４に“Ｈ”のテストパルスを入力して、例えば９９ｎｓ経過時に、出力端子３のレベルを期待値（このときは“Ｈ”）と照合する。続いて、次の１アドレスにおいて、入力端子４に“Ｌ”のテストパルスを入力して、例えば９９ｎｓ経過時に、出力端子３のレベルを期待値（このときは“Ｌ”）と照合する。これにより、右端から２番目の遅延セル１の故障の有無が確認できる。以下同様にして、順次の遅延セル１のテストが行われ、各遅延セル１の故障の有無が確認できる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記したテストでは、故障によって、特定の遅延セル１のセレクト端子１ｄが“Ｈ”に固定された場合、当該特定の遅延セル１から常時テストパルスが入力するが、これを故障と判定できない。これは、本テストの判定が、テストパルスが“Ｈ”ならば出力信号も“Ｈ”、テストパルスが“Ｌ”ならば出力信号も“Ｌ”となることを確認しているためであり、入力端子４から入力したテストパルスがいずれの遅延セル１を通過したのかを確認していないからである。
【０００７】
また、故障によって、複数の遅延セル１のセレクト端子１ｄが同時に“Ｈ”に固定された場合は、当該複数の遅延セル１からテストパルスが同時に入力するが、これも故障と判定できない。この場合は、期待値照合の際に、所望の論理レベルであるか否かで正常／故障を判定するため、セレクト端子１ｄが同時に“Ｈ”に固定された複数の遅延セル１から入力されたテストパルスのレベルと同じレベルが、照合タイミングで出力端子３から出力されれば故障とならない。
【０００８】
本発明の目的は、直列接続された複数の遅延セルの内の所定段数だけ離れた２個の遅延セルを選択してテストできるようにして、上記したような誤判定が生じないようにした遅延ラインのテスト方法および装置を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明は、出力端子に対して複数の遅延セルを直列接続して構成した遅延ラインのテストを行う遅延ラインテスト方法において、所定段数だけ離れた２個の遅延セルを選択してそこにテストパルスを同時に入力し、前記出力端子から出力する２個のテストパルスの時間差を検出し、前記所定段数だけ離れた２個の遅延セルの選択位置を順次ずらせて、同様の繰り返しを行い、前記時間差が所定範囲内にあるか否かで正常／故障を判定することを特徴とする。
請求項２にかかる発明は、入力端子に対して複数の遅延セルを直列接続し各遅延セルを出力端子に選択して接続する選択回路を設けて構成した遅延ラインのテストを行う遅延ラインテスト方法において、前記入力端子にテストパルスを入力し、前記選択回路により、第１の期間で所定段数だけ離れた２個の遅延セルの内の前記入力端子に近い側の遅延セルを選択し、第２の期間で所定段数だけ離れた２個の遅延セルの内の前記入力端子から遠い側の遅延セルを選択し、前記出力端子から出力する２個のテストパルスの時間差を検出し、前記所定段数だけ離れた２個の遅延セルの選択位置を順次ずらせて、同様の繰り返しを行い、前記時間差が所定範囲内にあるか否かで正常／故障を判定することを特徴とする。
請求項３にかかる発明は、入力端子に対して複数の遅延セルを直列接続するとともに各遅延セルに出力端子への経路選択回路を設けて構成した遅延ラインのテストを行う遅延ラインテスト方法において、前記入力端子にテストパルスを入力し、第１の期間で所定段数だけ離れた２個の遅延セルの内の前記入力端子に近い側の遅延セルの経路選択回路を有効とし、第２の期間で前記２個の遅延セルの内の前記入力端子から遠い側の遅延セルの経路選択回路を有効として、前記出力端子から出力する２個のテストパルスの時間差を検出し、前記所定段数だけ離れた２個の遅延セルの経路選択回路の有効位置を順次ずらせて、同様の繰り返しを行い、前記時間差が所定範囲内にあるか否かで正常／故障を判定することを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載の遅延ラインテスト方法において、前記時間差は、前記２個のテストパルスの立上りエッジ間の時間差あるいは立下りエッジ間の時間差、又は先のテストパルスの立上りエッジ若しくは立下りエッジから後のテストパルスの立下りエッジ若しくは立上りエッジまでの時間差であることを特徴とする。
請求項５にかかる発明は、請求項１に記載の遅延ライン内の２個の遅延セルを選択し、又は請求項２に記載の遅延ラインの選択回路を制御し、又は請求項３に記載の遅延ラインの２個の経路選択回路の有効位置を選択する制御手段と、請求項１、２又は３の遅延ラインの出力端子から出力する２個のテストパルスの時間差を検出して正常／故障を判定するテスト判定手段と、を備えることを特徴とする。
請求項６にかかる発明は、請求項５に記載の遅延ラインテスト回路において、前記時間差は、前記２個のテストパルスの立上りエッジ間の時間差、立下りエッジ間の時間差、又は先のテストパルスの立上りエッジ若しくは立下りエッジから後のテストパルスの立下りエッジ若しくは立上りエッジまでの時間差であることを特徴とする。
請求項７にかかる発明は、請求項５又は６に記載の遅延ラインテスト回路において、前記テスト判定手段は、前記２個のテストパルスの内の最初のテストパルスでパルス発振動作を開始し、後のテストパルスでパルス発振動作を停止する基準発振源と、該基準発振源の発振パルスをカウントするカウンタと、該カウンタのカウント値から正常／故障を判定するテスト判定回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、遅延セルの遅延時間が正常であるか否かの判定は勿論のこと、特定の遅延セルの故障による誤判定が生じないようにすることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施例１＞
図１は本発明の実施例１の遅延ラインテスト回路１０の構成を示すブロック図である。遅延ライン２は、複数個（例えば、２５６個）の直列接続の遅延セル１から構成されている。遅延ラインテスト回路１０は、遅延ライン２内の２個の遅延セル１を選択してそれらのセレクト端子１ｄに同時に“Ｈ”のパルス信号を与える制御回路１１、パルスカウント用のカウンタ１２、そのカウンタ１２にパルスを与える基準発振源１３、基準発振源１３のパルス発振動作の開始／停止の制御およびカウンタ１２のカウント値を取り込み正常／故障を判定するテスト判定回路１４を備える。
【００１２】
本実施例では、１アドレス内で、所定段数の遅延セル分だけ離れた２個の遅延セルを選択して、その２個の遅延セルに同時にテストパルスを入力させる。例えば、
アドレス１：１番目（図１１の右端）と１２９番目の遅延セル
アドレス２：２番目と１３０番目の遅延セル
アドレス３：３番目と１３１番目の遅延セル
：
：
アドレス１２６：１２６番目と２５４番目の遅延セル
アドレス１２７：１２７番目と２５５番目の遅延セル
アドレス１２８：１２８番目と２５６番目（図１１の左端）の遅延セル
のように、１２８段ずれた２個の遅延セルに同時にテストパルスを入力し、２個の遅延セルを順次ずらせて、同様に繰り返す。
【００１３】
これにより、遅延ライン２の出力端子３では、２つのテストパルスが出力することになる。この２つのテストパルスは、遅延ライン２の出力端子３側に近い遅延セルに入力されたテストパルスが、遠い遅延セルに入力されたテストパルスよりも先に出力されることなり、テスト判定回路１４はこの遅延ライン２を通過した２個のテストパルスに基づいて動作する。
【００１４】
まず、遅延ライン２から先に出力するテストパルスによって、基準発振源１３のパルス発振動作を開始させ、同時に、発振回数をカウントするカウンタ１２も動作を開始させる。その後、後から出力するテストパルスによって、基準発振源１３のパルス発振動作を停止させる。カウンタ１２は基準発振源１３が停止すれば、自動的にカウント動作を停止する。そして、カウンタ１２でカウントされたカウント値をテスト判定回路１４に取り込んで、そのカウント値が所定の範囲内（規格内）にあるか否かによって、当該選択した２個の遅延セル１の正常／故障等を判定する。
【００１５】
本実施例のテスト動作を図２に示す。テストパルスとして、所定時間だけ“Ｈ”になるパルスを使用する。最初の１アドレスでは、前記のように１段目と１２９段目の遅延セルに同時にテストパルス（Ｐ１は１段目に入力するテストパルス、Ｐ１２９は１２９段目に入力するテストパルス）が入力されるので、遅延ライン２の出力端子３に現れる２個のテストパルスＰ１，Ｐ１２９の立上りエッジの時間差Ｔａ、つまり、１２８段分の遅延セルの遅延量に相当する時間差Ｔａが、カウンタ１２によってカウントされる。次の１アドレスでは、２段目と１３０段目の遅延セルに同時にテストパルス（Ｐ２は２段目に入力するテストパルス、Ｐ１３０は１３０段目に入力するテストパルス）が入力され、出力する２個のテストパルスパルスＰ２，Ｐ１３０の立上りエッジの時間差Ｔａがカウントされ、以降のアドレスでも同様となる。
【００１６】
このとき、故障例として、遅延セルの遅延時間が所定の範囲内の値よりも小さいときは、遅延セルの選択位置が正常で且つ基準発振源１３の動作が正常であっても、基準発振源１３の発振期間が短くなるので、カウント値は正常範囲からはずれて小さくなる。遅延セルの遅延時間が所定の値よりも大きいときは、カウント値は正常範囲からはずれて大きくなる。これにより、遅延セルの遅延時間が所定の範囲内から外れているか否かを判定できる。
【００１７】
一方、遅延セルの遅延時間が所定の範囲内の値であっても、いずれかの遅延セルが故障して、そのセレクト端子１ｄが“Ｈ”に固定されているときは、当該故障の遅延セルから遅延ライン２に常時テストパルスが入力するので、アドレスを順次切り替えてテストを繰り返すと、いずれかのアドレスで出力端子３に現れる２個のテストパルスの間隔が狭くなり、カウント値が小さくなる。
【００１８】
まず、セレクト端子１ｄが“Ｈ”に固定されている故障した遅延セルが１段目から１２９段目の間にあるときは、図３(b)に示すように、１段目の遅延セルに入力したテストパルスＰ１が遅延ライン２から出力してから、１２９段目の遅延セルに入力したテストパルスＰ１２９が遅延ライン２から出力する以前に、故障の遅延セルに入力したテストパルスＰｅが遅延ライン２から出力するので、カウンタ１２はテストパルスＰ１の立上りエッジからテストパルスＰｅの立上りエッジまでの時間Ｔｂをカウントする。この時間Ｔｂは正常な場合の時間Ｔａよりも短いので、カウント値が正常な値の範囲よりも小さくなり、セレクト端子１ｄが“Ｈ”に固定されている故障の遅延セルが１段目と１２９段目の遅延セルの間に存在することが、確認できる。なお、図３(a)は正常な場合である。
【００１９】
また、セレクト端子１ｄが“Ｈ”に固定されている故障した遅延セルが１２９段目よりも後（図１１の左側）の間にあるときは、図３(c)〜(e)に示すように、最初から所定アドレスまではカウンタ１２のカウント値が正常な値の範囲内にあるが、アドレスを更新していくことにより、故障した遅延素子が１２８段離れた２個の遅延素子の間に入るようになると、図３(f)に示すように、カウンタ１２のカウント値が正常な値の範囲よりも小さくなり、遅延ライン２に、セレクト端子１ｄが“Ｈ”に固定されている故障した遅延セルが存在することが、確認できる。
【００２０】
図４に故障のケースをまとめた。遅延セルの故障として、遅延時間が所定値より小さい／大きい、故障した遅延セルの位置が１２８段目以内／以降があるが、いずれにおいても、カウント値が所定の範囲内から外れるので、その故障を判定できる。
【００２１】
カウンタ１２のカウント値については、正常範囲を１以上、且つ選択した２個の遅延セル間隔数等によって設定する。例えば、遅延セルの１２８段分の間隔で２箇所同時選択し、基準発振源１３のパルス発振周期（１カウント値）が遅延セルの５段分のときは、１２８÷５＝２５．６から、カウント値の正常範囲を「１以上２５以下」のように設定すればよい。
【００２２】
また、基準発振源１３を、遅延セル１とＭＯＳサイズやレイアウトが同等なセルを使用したリングオシレータ等で構成すれば、ＰＶＴ（プロセス、電圧、温度）の変化で遅延セルの遅延時間が変化したとしても、アドレス毎に２箇所が同時に選択される遅延セルの間隔は一定であるので、ＰＶＴに応じてカウント値の正常範囲を変更することなく、判定が可能となる。このことから、基準発振源１３は、遅延ライン２と同一シリコン上に搭載されたものが好ましい。しかし、ＰＶＴ変動の影響を受けない場合は、別のシリコンや他の基準発振源１３を使用してもよい。
【００２３】
また、基準発振源１３のパルス発振周期を把握することで、カウンタ１２のカウント値から間接的に遅延セルの遅延時間が計測可能となり、これにより、遅延セルを絶対的な遅延時間で選別するという、よりＡＣ的なテストも可能となる。例えば、基準発振源１３の発振周期が１ｎｓ、遅延セル１２８段分の間隔で２箇所の遅延セルを同時に選択した場合のカウント値の正常範囲を「１０以上、１５以下」とすると、遅延セル１段当りの遅延時間が、次のように計算される範囲内であるとき、正常であると判定できる。
遅延セル１段の遅延時間下限：（１０×１ｎｓ）÷１２８＝７８ｐｓ以上
遅延セル１段の遅延時間上限：（１５×１ｎｓ）÷１２８＝１１７ｐｓ以下
【００２４】
なお、出力端子３から出力する２個のテストパルスの時間差の計測は、テストパルスの立上りエッジ間のみならず立下りエッジ間、又は、立上りエッジと立下りエッジ間、立下りエッジと立上りエッジ間で計測してもよい。特に、２箇所の遅延セルを選択したとき、遅延セルの遅延時間が比較的小さい場合や遅延ラインが短い場合には、遅延ライン２の出力端子３に現れる２個のテストパルスが重なる場合がある。このような場合は、図５に示すように、先に出力したテストパルスＰ１の立上りエッジで基準発振源１３のパルス発振動作を開始させ、後に出力したテストパルスＰ１２９の立下りエッジで基準発振源１３の発振動作を停止させるようにすればよい。これにより、図２で説明した場合と同様に、テストを行うことができる。
【００２５】
＜実施例２＞
図１で説明した実施例１では、図１１に示した多入力／１出力型の遅延ライン２を使用したが、図６に示すような、１入力／多出力型の遅延ライン２Ａを使用することもできる。この遅延ライン２Ａは、入力端子４に対し複数個（例えば、２５６個）の遅延セル１を直列接続し、各遅延セル１の出力側を選択回路５に接続したもので、この選択回路５を制御して所定の遅延セル１の出力を選択することにより、遅延時間を選択できる。図７に、入力端子４にテストパルスを入力したときに各遅延セル１の出力に現れる波形を示す。１個の遅延セル１の遅延時間をＴｕとすれば、隣接する遅延セルから出力するテストパルスはＴｕだけ時間差をもつ。
【００２６】
本実施例では、遅延テスト回路１０（図１）の制御回路１１によって選択回路５を制御することにより、１アドレス内で、所定段数の遅延セル分だけ離れた２個の遅延セルの内のまず前側（入力端子４に近い側）の遅延セルの出力を第１の期間で選択し、続けて後側（入力端子４から遠い側）の遅延セルの出力を第２の期間で選択し、これらをテスト判定回路１４に入力する。例えば、１２８段だけずれた２個の遅延セルの出力を選択する場合は、図８に示すようになる。この２つのテストパルスによる基準発振源１３のパルス発振動作の開始／停止、カウンタ１２のカウント値が所定範囲内にあるか否かの判定等は、実施例１と全く同様である。
【００２７】
＜実施例３＞
図９は１入力／１出力型の遅延ライン２Ｂの構成を示す図である。この遅延ライン２Ｂは、入力端子４に対し複数個（例えば、２５６個）の遅延セル１を直列接続し、各遅延セル１の出力側に信号の経路を選択するセレクタ（経路選択回路）６を接続して、そのセレクタ６を出力端子３に縦続接続したものである。これにより、入力端子４に入力したテストパルスを特定の遅延セル１で折り返して出力端子３に出力することができ、折り返すセレクタ６を選択することで、遅延時間を選択できる。例えば、出力端子３に最も近い最前段のセレクタ６が「１」を選択し、他のセレクタ６がすべて「０」を選択すれば、遅延段数は１段となり、出力端子３から最も遠い最後段のセレクタ６が「１」側を選択し、他のセレクタ６がすべて「０」を選択すれば遅延段数は２５６段となる。ただし、本実施例では、セレクタ６が入力端子４と出力端子３の間に複数存在し、遅延段数によってそのセレクタの段数も異なるのでこれを考慮する。
【００２８】
本実施例では、遅延ラインテスト回路１０（図１）の制御回路１１によって、１アドレス内で、所定段数の遅延セル分だけ離れた２個の遅延セルの内のまず前側（入力端子４に近い側）の遅延セルの出力を第１の期間で折り返し、続けて後側（入力端子４から遠い側）の遅延セルの出力を第２の期間で折り返し、これらをテスト判定回路１４に入力する。例えば、１２８段だけずれた２個の遅延セルの出力を選択する場合は、まず、１段目のセレクタ６を「１」に設定し他のすべてのセレクタ６を「０」に設定して、１段目の遅延セルでテストパルスを折り返す。次に、１２９段目のセレクタ６を「１」に設定し他のすべてのセレクタ６を「０」にして、１２９段目の遅延セルでテストパルスを折り返す。この２つのテストパルスによる基準発振源１３のパルス発振動作の開始／停止、カウンタ１２のカウント値が所定範囲内にあるか否かの判定等は、実施例１と全く同様である。
【００２９】
この場合、１個の遅延セル１の遅延時間をＴｕ、１個のセレクタ６の「１」経路通過時間をＴ１、「０」経路通過時間をＴ０とすると、１２８段の遅延セルの遅延時間Ｔaは、
Ｔa＝１２８（Ｔｕ＋Ｔ0）
となる。
【図面の簡単な説明】
【００３０】
【図１】実施例１の遅延ラインテスト回路の構成を示すブロック図である。
【図２】実施例１のテストの説明図である。
【図３】実施例１の故障検出の説明図である。
【図４】実施例１で検出される故障の種類の説明図である。
【図５】実施例１のテストの別の例の説明図である。
【図６】実施例２の遅延ラインの説明図である。
【図７】実施例２の遅延ラインの遅延の説明図である。
【図８】実施例２のテストの説明図である。
【図９】実施例３の遅延ラインの説明図である。
【図１０】実施例３のテストの説明図である。
【図１１】従来の遅延ラインのブロック図である。
【図１２】従来のテストの説明図である。
【符号の説明】
【００３１】
１：遅延セル、２，２Ａ，２Ｂ：遅延ライン、３：出力端子、４：入力端子、５：選択回路、６：セレクタ（経路選択回路）、１０：遅延ラインテスト回路、１１：制御回路、１２：カウンタ、１３：基準発振源、１４：テスト判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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