(57)【要約】      （修正有）【課題】ＡＤＣ等、多数のデバイスあるいは単一のデバイスのヒストグラムデータを効率的に収集するべく多数のメモリを構成および利用することを提供する。【解決手段】各メモリは、テストすべきＡＤＣの数に応じて構成されうる。各ＡＤＣについて別個のヒストグラムエンジンを利用するあるいは各ＡＤＣのテストに二重にメモリを利用する代わりに、大きなあるいは実質的なサンプル幅を有する単一のＡＤＣに対して、あるいは各々がより小さなサンプル幅を有する多数のＡＤＣに対して、各ヒストグラムエンジンを有するメモリを利用することができる。これを達成するべく、アドレスデコードの利用によりメモリが多数のセグメントにパーティションされ、これによりヒストグラムデータ収集向けのセグメント全てを単一のＡＤＣが利用でき、同時に多数のＡＤＣ各々がヒストグラムデータ収集向けの１セグメントを利用できる。【選択図】図１ｂ
2009150871.tif 000002
【特許請求の範囲】
【請求項１】
１以上の被試験デバイス（ＤＵＴ）からヒストグラムデータを収集する装置であって、
アドレスとして前記１以上のＤＵＴの１以上からのデジタル出力を受け取り、前記アドレスに保存されているカウントに対して読み出し・修正・書き込み（ＲＭＷ）サイクルを行う、複数のメモリと、
前記複数のメモリに連結され、且つ、ａ）前記１以上のＤＵＴの各々からのデジタル出力を別個のメモリへそれぞれルーティングすること、またはｂ）１つのＤＵＴからのデジタル出力を受け取り、前記１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力に応じて前記複数のメモリの特定の１つに選択的にルーティングすること、のいずれかを行うデコード論理回路と、を備える、装置。
【請求項２】
前記複数のメモリのうち少なくとも１つは、他のメモリよりもアドレス可能な位置が少ないが前記他のメモリよりも高いカウントを保存することができる第１のメモリである、請求項１に記載の装置。
【請求項３】
前記デコード論理回路は、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のメモリに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、前記他のメモリのうちいずれかに前記デジタル出力をルーティングする、請求項２に記載の装置。
【請求項４】
前記デコード論理回路は、前記１つのＤＵＴから受け取ったデジタル出力にアドレスオフセットを効果的に与えて前記複数のメモリのいずれかに選択的にルーティグする、請求項１に記載の装置。
【請求項５】
前記デコード論理回路は、前記１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力の上位のビットに応じて前記複数のメモリのいずれかに選択的にルーティングする、請求項１に記載の装置。
【請求項６】
前記１つのＤＵＴはアナログ／デジタル変換器（ＡＤＣ）であり、
前記ＡＤＣへの入力はサイン波であり、
前記デコード論理回路は、前記ＡＤＣからのデジタル出力を、アドレス可能な位置が最も少ないが前記サイン波の変曲点（inflection point）に対応するデジタル出力のより高いカウントを保存できる前記少なくとも１つのメモリへルーティングし、他の全てのデジタル出力については前記デジタル出力を他のメモリにルーティングする、請求項２に記載の装置。
【請求項７】
請求項１に記載の装置を備えるテストサイト。
【請求項８】
請求項７に記載のテストサイトを備えるテストシステム。
【請求項９】
１以上のＤＵＴからヒストグラムデータを収集するヒストグラムエンジンであって、
並列構成の複数のセグメントに分割された１つのメモリ空間を備え、
前記複数のセグメントの各セグメントは、アドレスとして前記１以上のＤＵＴの１以上からデジタル出力を受け取り、前記アドレスに保存されているカウントに対して読み出し・修正・書き込み（ＲＭＷ）サイクルを行い、
前記ヒストグラムエンジンは、さらに、
前記複数のセグメントに連結され、且つ、ａ）前記複数のセグメントの各々に、前記１以上のＤＵＴのうち別個のもののヒストグラムデータをそれぞれ収集させること、またはｂ）１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力に応じて前記複数のセグメントの特定の１つにルーティングすること、のいずれかを行うデコード論理回路を備える、ヒストグラムエンジン。
【請求項１０】
前記複数のセグメントのうち少なくとも１つは、他のセグメントよりもアドレス可能な位置が少ないが他のセグメントよりも高いカウントを保存することができる第１のセグメントである、請求項９に記載のヒストグラムエンジン。
【請求項１１】
前記デコード論理回路は、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のセグメントに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、他のセグメントのうちいずれかに前記デジタル出力をルーティングする、請求項１０に記載のヒストグラムエンジン。
【請求項１２】
前記デコード論理回路は、前記１つのＤＵＴからのデジタル出力にアドレスオフセットを効果的に与えて前記複数のセグメントのいずれかに選択的にルーティグする、請求項９に記載のヒストグラムエンジン。
【請求項１３】
前記デコード論理回路は、前記１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力の上位のビットに応じて前記複数のセグメントのいずれかに選択的にルーティングする、請求項９に記載のヒストグラムエンジン。
【請求項１４】
前記１つのＤＵＴはＡＤＣであり、
前記ＡＤＣへの入力はサイン波であり、
前記デコード論理回路は、前記ＡＤＣからのデジタル出力を、アドレス可能な位置が最も少ないが前記サイン波の変曲点に対応するデジタル出力のより高いカウントを保存できる前記第１のセグメントへルーティングし、他の全てのデジタル出力については前記デジタル出力を他のセグメントにルーティングする、請求項１０に記載のヒストグラムエンジン。
【請求項１５】
請求項９に記載のヒストグラムエンジンを備えるテストサイト。
【請求項１６】
請求項１５に記載のテストサイトを備えるテストシステム。
【請求項１７】
１以上のＤＵＴからヒストグラムデータを収集する方法であって、
複数のＤＵＴがある場合に、各ＤＵＴからのデジタル出力を複数のメモリの別個のものにそれぞれルーティングすることと、
ＤＵＴが１つしかない場合に、１つのＤＵＴからのデジタル出力を、前記デジタル出力に応じて前記複数のメモリの特定の１つにルーティングすることと、
前記複数のメモリの各々について、受け取られたデジタル出力に対応するアドレスに保存されているカウントに対して読み出し・修正・書き込みサイクルを行うことと、を含む方法。
【請求項１８】
他のメモリよりもアドレス可能な位置が少ないが他のメモリよりも高いカウントを保存することができる第１のメモリを前記複数のメモリのなかに含めることをさらに含む、請求項１７に記載の方法。
【請求項１９】
ＤＵＴが１つしかない場合に、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のメモリに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、他のメモリのうちいずれかに前記デジタル出力をルーティングすることをさらに含む、請求項１８に記載の方法。
【請求項２０】
ＤＵＴが１つしかない場合に、前記１つのＤＵＴからのデジタル出力にアドレスオフセットを与えて前記複数のメモリの特定の１つに選択的にルーティグすることをさらに含む、請求項１７に記載の方法。
【請求項２１】
ＤＵＴが１つしかない場合に、前記１つのＤＵＴからのデジタル出力を、前記デジタル出力の上位のビットに応じて前記複数のメモリの前記１つに選択的にルーティングすることをさらに含む、請求項１７に記載の方法。
【請求項２２】
１以上のＤＵＴからヒストグラムデータを収集する方法であって、
１つのメモリ空間を並列構成の複数のセグメントに分割して、各セグメントがアドレスとして前記１以上のＤＵＴの１以上からデジタル出力を受け取り、前記アドレスに保存されているカウントに対して読み出し・修正・書き込み（ＲＭＷ）サイクルを行うことと、
複数のＤＵＴがある場合に、前記複数のセグメントの各々に、前記複数のＤＵＴのうち別個のもののヒストグラムデータをそれぞれ収集させることと、
ＤＵＴが１つしかない場合に、１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力に応じて前記複数のセグメントの特定の１つにルーティングすることと、を含む方法。
【請求項２３】
前記複数のセグメントに、他のメモリよりもアドレス可能な位置が少ないが他のメモリよりも高いカウントを保存することができる第１のセグメントを含めることをさらに含む、請求項２２に記載の方法。
【請求項２４】
ＤＵＴが１つしかない場合に、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のセグメントに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、他のセグメントのうちいずれかに前記デジタル出力をルーティングすることをさらに含む、請求項２３に記載の方法。
【請求項２５】
ＤＵＴが１つしかない場合に、前記１つのＤＵＴからのデジタル出力にアドレスオフセットを与えて前記複数のセグメントの特定の１つに選択的にルーティグすることをさらに含む、請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヒストグラム生成に関しており、より具体的には、多数のデバイスあるいは単一のデバイスのヒストグラムデータを効率的に収集するべく多数のメモリを構成および利用することに関する。
【背景技術】
【０００２】
既知の入力信号に応じて半予測可能な（semi-predictable）マルチビットの出力を生成可能な半導体デバイスの幾らかは、固定期間中その既知の信号を与え続けてその期間中に生じた特定のマルチビットの出力の発生数を採取することで、テストできる。監視される各特定のマルチビットの出力は、「ビン」と称され、固定期間中の最後に生じている各ビン内のカウント数をヒストグラム生成に利用することができる。ヒストグラムは、被試験デバイス（ＤＵＴ）が許容できるか否かを決定する際、あるいは性能パラメータを決定する際に、様々な用途が考えられる（例えば、数値解析）。
【０００３】
上述の様式でテストできるデバイスの一つがＡＤＣである。ＡＤＣは、アナログ入力信号に応じてマルチビットの出力（「コード」とも称される）を生成する。ＡＤＣ共通でテスト時に利用される共通入力信号は、クリーンな様式で（スプリアス周波数から略自由である）比較的容易に生成されるサイン波である。サイン波がＡＤＣの入力に与えられると、入力信号は、最小アナログ電圧レベルと最大アナログ電圧レベルとの間で変化し、ＡＤＣは、アナログ電圧レベルに従いマルチビットデジタル信号を出力する。時間が経つと、ＡＤＣの許容性を示すヒストグラムが生成されうる。
【０００４】
図１ａは、上述のようにＤＵＴを試験してヒストグラムを生成するのに利用されうるテストシステム１００のハイレベル斜視図のブロック図の一例を示す。図１ａは例示目的のみに解釈されるべきであり、当業者であればよく理解する多くの他のテストシステムを利用することができることを理解されたい。図１ａにおいては、モジュール１０２は、基準生成器、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）、あるいは波形生成器などの機器、などの機能部である。モジュール１０２への物理接続は、スイッチマトリクスネットワーク１０６を含むモジュール接続イネーブラ１０４を介して取得されうる。スイッチマトリクスネットワーク１０６は論理回路、配線、およびピンを含みうる。
【０００５】
システムコントローラ１０８は、通常はユーザとの対話点である。システムコントローラ１０８はサイトコントローラ１１０へゲートウェイを提供し、マルチサイト／マルチＤＵＴ環境においてサイトコントローラを同期させる。システムコントローラ１０８および多数のサイトコントローラ１１０はマスター‐スレーブ構成で動作しうる。システムコントローラ１０８はシステム動作全体を制御し、特定のサイトコントローラ１１０が行うべき機能を決定する。各サイトコントローラ１１０はそれ自体でＤＵＴ１１２をテストするのに十分である。サイトコントローラ１１０はテストサイト１１４内の様々なモジュール１０２の動作を制御および監視する。テストサイト１１４は、単一のＤＵＴ１１２のテストに従事するモジュール１０２の総称である。サイトコントローラ１１０は一つあるいは多数のテストサイト１１４を制御することができる。
【０００６】
上述のように、サイン波のような入力信号は、基準生成器モジュール（テストサイト１１４のモジュール１０２）からＤＵＴ１１２へ供給されうる。ＤＵＴからのマルチビットの出力が今度は別のモジュール１０２に供給されてよく、ＤＵＴから受け取った各マルチビットの出力のカウントは蓄積される。
【０００７】
図１ｂは、例示的テストサイト１１４およびＤＵＴ１１２のさらなる詳細を示す。図１ｂにおいて、ＤＵＴ１１２はＡＤＣであり、モジュール１０２＿Ａは、ＡＤＣの入力に与えられるサイン波を生成する。ＡＤＣはＮビットのデジタル出力を生成し、これはモジュール１０２＿Ｂ内のメモリ１１６のアドレスラインに接続される。ＡＤＣの各サンプルにおいては、Ｎビットのデジタル出力がメモリ１１６へアドレスされ、そのアドレスに保存されているカウントが読み出され、修正され（１増加させられる）、そのアドレスに書き戻される（読み出し・修正・書き込みあるいはＲＭＷサイクル）。例示的なプロット１１８に示すように、典型的なＡＤＣにおいては、サイン波入力によりカウントの分布が非線形になり、多数のカウントが少数の最大／最小コード／アドレスに分布して（サイン波が変曲（inflect）している場合サイン波の最小値および最大値に対応）、少数のカウントが他のアドレスの大半に分布する（サイン波が低→高、高→低と変遷する領域に対応）。多数のカウントとは、少数のカウントの何百倍、何千倍であってよい。
【０００８】
全てのコード／アドレスのカウントを保持するのに単一のメモリを利用する場合、該メモリの各アドレスは（つまり、各ビンは）、テスト中にどのアドレスにも生じることが見込まれる最大数をカウントすることができねばならない。つまり、各ビンは、任意のビンで生じることが見込まれる一番高いカウントを保存することができねばならない。しかしプロット１１８から分かるようにビンの大半が少数のカウントしか保存しないので、この構成はメモリ資源の無駄遣いである。
【０００９】
さらに、ＤＵＴのなかには既知の入力信号に応じて、予期可能なマルチビット出力を生成することのできる半導体デバイスを２以上備えるものがある。これらデバイス（多数のＡＤＣ）の各々を並列にテストすることが望ましい場合が多い。これを達成する一方策には、テストが並列に行われる可能性あるＡＤＣ各々が１つずつメモリを持つよう、多数のメモリをテストサイトに提供する、というものがある。しかしこの構成においても、特にテストが変更され、単一のＡＤＣしか有さないＤＵＴがテストされる場合などに、メモリ資源の無駄遣いとなる。
【００１０】
故に、多数のメモリを構成および利用して、多数のデバイスあるいは単一のデバイスのヒストグラムデータを効率的に収集することが望ましい。
【発明の開示】
【００１１】
本発明の実施形態は、多数のデバイスあるいは単一のデバイスのヒストグラムデータを効率的に収集するべく、多数のメモリを構成および利用することに関する。各メモリは、テストすべきＡＤＣの数に応じて構成されうる。各ＡＤＣについて別個のヒストグラムエンジンを利用するあるいは各ＡＤＣのテストに二重にメモリ（duplicate memory）を利用する代わりに、大きなあるいは実質的なサンプル幅を有する単一のＡＤＣに対して、あるいは各々がより小さなサンプル幅を有する多数のＡＤＣに対して、各ヒストグラムエンジンを有するメモリを利用することができる。これを達成するべく、アドレスデコードの利用によりメモリが多数のセグメントにパーティションされ、これによりヒストグラムデータ収集向けのセグメント全てを単一のＡＤＣが利用でき、同時に多数のＡＤＣ各々がヒストグラムデータ収集向けの１セグメントを利用できる。
【００１２】
本発明の幾らかの実施形態においては、パーティションされたメモリの１セグメントは、多い発生数をもつコードのカウント用に狭く深いメモリであってよく、パーティションされたメモリの別のセグメントは、少ない発生数をもつコードのカウント用に広く浅いメモリであってよい。
【図面の簡単な説明】
【００１３】
【図１ａ】ＤＵＴのテストおよびヒストグラム生成に利用されうるテストシステムの例示的ブロック図である。
【００１４】
【図１ｂ】サイン波の生成および特定の出力コードの発生数のカウントに利用されるモジュールを含む例示的テストサイトである。
【００１５】
【図２】ヒストグラムデータを収集すべく多数のメモリを利用する例示的テストサイトであり、多数のメモリ各々は本発明の実施形態においてテストされるべきＡＤＣの数に応じて構成可能である。
【発明を実施するための最良の形態】
【００１６】
以下の好適な実施形態の説明において、本願明細書の一部を成し、発明が実施される特定の実施形態を例示している添付の図面への参照がなされる。本発明の好適な実施形態の範囲から逸脱せずに他の実施形態も利用でき、構造的変化も成しうることはいうまでもない。
【００１７】
本発明の実施形態は、多数のデバイスあるいは単一のデバイスのヒストグラムデータを効率的に収集するべく、多数のメモリを構成および利用することに関する。各メモリは、テストすべきＡＤＣの数に応じて構成されうる。各ＡＤＣについて別個のヒストグラムエンジンを利用するあるいは各ＡＤＣのテストに二重にメモリを利用する代わりに、大きなあるいは実質的なサンプル幅を有する単一のＡＤＣに対して、あるいは各々がより小さなサンプル幅を有する多数のＡＤＣに対して、各ヒストグラムエンジンを有するメモリを利用することができる。これを達成するべく、アドレスデコードの利用によりメモリが多数のセグメントにパーティションされ、これによりヒストグラムデータ収集向けのセグメント全てを単一のＡＤＣが利用でき、同時に多数のＡＤＣ各々がヒストグラムデータ収集向けの１セグメントを利用できる。
【００１８】
本発明の幾らかの実施形態においては、パーティションされたメモリの１セグメントは、多い発生数をもつコードのカウント用に狭く深いメモリであってよく、パーティションされたメモリの別のセグメントは、少ない発生数をもつコードのカウント用に広く浅いメモリであってよい。
【００１９】
本発明はここでは図示目的のみからサイン波で駆動される１以上にＡＤＣをテストするという文脈から記載されているかもしれないが、本発明の実施形態は、任意の既知の入力信号に応じて予期可能なマルチビット出力を生成すことができる任意のデバイスに適用可能であり、さらに、テストではない状況のヒストグラムデータ収集にも適用可能である、ということを理解されたい。
【００２０】
従来のテストシステムにおいては、ヒストグラムプロセッサ（エンジン）専用の自動テスト機器（ＡＴＥ）ピンあるいはチャネルは数が限られていた。各ヒストグラムエンジンは、ＡＤＣのヒストグラムデータを収集する回路を含み、これは、実質的なサンプル幅（例えば、２４ビット出力）を有するＡＤＣを扱うのに十分なメモリを含んでいる。
【００２１】
しかし、ＤＵＴのなかには、複数のビデオアプリケーション向けに単一のパッケージ内に多数のＡＤＣを含むものがある（例えば、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）処理の各々に各１つのＡＤＣ）。典型的に、多数のＡＤＣが単一のパッケージ内に含まれる場合、各ＡＤＣのサンプル幅は（つまり、出力内のビット数は）、単一のＡＤＣのサンプル幅より小さい。
【００２２】
多数のＡＤＣ全てを並列にテストしてテスト時間を短くすることが望ましい場合が多い。しかし、限られた数のヒストグラムエンジンのみが入手可能である場合があるので、ヒストグラムデータを多数のＡＤＣについて並列に収集すべく、各ヒストグラムエンジンは二重に回路系およびメモリを含む必要がある。しかし、特に大半のＡＤＣがより小さいサンプル幅を有する場合など、大きいあるいは実質的なサンプル幅を有する多数のＡＤＣを並列にテストする能力を各ヒストグラムエンジンに与える設計は現実的ではない。実際には、テストされる多数のＡＤＣ各々が大きなサンプル幅を有する場合、あるいは実際には１つのＡＤＣしか一度にテストされない場合、各ヒストグラムエンジンのメモリの幾らかは利用されないことになる。
【００２３】
図２は、ヒストグラムデータを収集すべくヒストグラムエンジン２０６で多数のメモリ２０２および２０４を利用する例示的テストサイト２００であり、多数のメモリ各々は本発明の実施形態において並列にテストされるべきＡＤＣの数に応じて構成可能である。図２において、各ＡＤＣについて別個のヒストグラムエンジンを利用する、あるいは各ＡＤＣのテストに二重にメモリを利用する代わりに、大きなあるいは実質的なサンプル幅を有する単一のＡＤＣに対して、あるいは各々がより小さなサンプル幅を有する多数のＡＤＣに対して、各ヒストグラムエンジン２０６を有するメモリを利用してよい。これを達成するべく、アドレスデコードの利用によりメモリが多数のセグメントにパーティションされ、これによりヒストグラムデータ収集向けのセグメント全てを単一のＡＤＣが利用でき、同時に多数のＡＤＣ各々がヒストグラムデータ収集向けの１セグメントを利用できる。
【００２４】
図２において、テストサイト２００が多数のＡＤＣを並列にテストする場合、１つ以上のサイン波２１８および２２０を多数のＡＤＣ２０８および２１０に与え、各マルチプレクサ２１２のより下位の入力を選択する。この構成においては、メモリ２０２および２０４は常にイネーブルされており、ＡＤＣ２０８および２１０からの出力コードは、デコーダ２１４の動作状況に関わらず、各々メモリ２０２および２０４のアドレスラインに連結される。故に、メモリ２０２はＲＭＷ論理回路２１６を利用してＡＤＣ２０８からのコード出力の発生をカウントし、それとは独立してメモリ２０４が、ＲＭＷ論理回路２１６を利用してＡＤＣ２１０からのコード出力の発生をカウントする。
【００２５】
テストサイト２００が単一のＡＤＣのみをテストする場合、１つのサイン波をＡＤＣ２０８に与え、各マルチプレクサ２１２のより上位の入力を選択する。この構成においては、デコーダ２１４は、ＡＤＣ２０８が出力したコード出力のより上位のビットをデコードする、また、デコーダからの出力に基づいてメモリ２０２あるいはメモリ２０４がイネーブルにされる。つまり、ＡＤＣ２０８からの出力のより上位のビットをデコードするデコーダ２１４によって、効率的なオフセットが生成される。本明細書内ではデコーダ２１４とマルチプレクサ２１２とを併せてデコード論理回路と称する場合がある。メモリ２０２がイネーブルにされると、メモリ２０２はＲＭＷ論理回路２１６を利用してＡＤＣ２０８からのコード出力の発生をカウントし、メモリ２０４がイネーブルにされると、メモリ２０４はＲＭＷ論理回路２１６を利用してＡＤＣ２０８からのコード出力の発生をカウントする。故に、メモリ２０２および２０４は単一のメモリとして振る舞い、一緒にＡＤＣ２０８からのコード出力の発生をカウントする。
【００２６】
本発明の幾らかの実施形態においては、メモリ２０２は、多い発生数をもつコードのカウント用に狭く深いメモリであってよく、メモリ２０４は、少ない発生数をもつコードのカウント用に広く浅いメモリであってよい。
【００２７】
図示目的のみから図２は二つの別個のメモリ２０２および２０４しか示していないが、図２の論理回路設計は２を超えるメモリに直接拡張することができることは当業者であればよく理解する通りである。さらに、図２に示したマルチプレクサ２１２およびデコーダ２１４（デコード論理回路）の利用は単に例示であり、当業者が容易に行える他のデコード論理回路設計を用いて、単一のＡＤＣあるいは多数のＡＤＣのいずれかのヒストグラムデータを収集する多数のメモリセグメントを構成する、という同じ結果を達成することもできる。
【００２８】
当業者であれば、図２が明瞭性のために簡略化されており、デコーダへのクロック分配ネットワーク、ＲＭＷ論理回路およびメモリ、およびヒストグラム結果を取得するためのメモリへのアクセスパス、など様々な部材が図面から省かれていることに気づくであろう。さらに、テスト開始前にメモリをクリアする機構も必要である。
【００２９】
添付図面を参照しながら本発明をその実施形態との関連において完全に記載してきたが、当業者には様々な変更および変形が明らかであることに注意を喚起したい。このような変更および変形は、以下の請求項が定義する本発明の範囲内にあることを理解されたい。
【図１ａ】
2009150871.tif 000003
【図１ｂ】
2009150871.tif 000004
【図２】
2009150871.tif 000005
【手続補正書】
【提出日】平成21年1月14日(2009.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１以上の被試験デバイス（ＤＵＴ）からヒストグラムデータを収集する装置であって、
アドレスとして前記１以上のＤＵＴの１以上からのデジタル出力を受け取り、前記アドレスに保存されているカウントに対して読み出し・修正・書き込み（ＲＭＷ）サイクルを行う、複数のメモリと、
前記複数のメモリに連結され、且つ、ａ）前記１以上のＤＵＴの各々からのデジタル出力を別個のメモリへそれぞれルーティングすること、またはｂ）１つのＤＵＴからのデジタル出力を受け取り、前記１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力に応じて前記複数のメモリの特定の１つに選択的にルーティングすること、のいずれかを行うデコード論理回路と、を備える、装置。
【請求項２】
前記複数のメモリのうち少なくとも１つは、他のメモリよりもアドレス可能な位置が少ないが前記他のメモリよりも高いカウントを保存することができる第１のメモリである、請求項１に記載の装置。
【請求項３】
前記デコード論理回路は、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のメモリに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、前記他のメモリのうちいずれかに前記デジタル出力をルーティングする、請求項２に記載の装置。
【請求項４】
前記デコード論理回路は、前記１つのＤＵＴから受け取ったデジタル出力にアドレスオフセットを効果的に与えて前記複数のメモリのいずれかに選択的にルーティグする、請求項１から請求項３の何れかに記載の装置。
【請求項５】
前記デコード論理回路は、前記１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力の上位のビットに応じて前記複数のメモリのいずれかに選択的にルーティングする、請求項１から請求項４の何れかに記載の装置。
【請求項６】
前記１つのＤＵＴはアナログ／デジタル変換器（ＡＤＣ）であり、
前記ＡＤＣへの入力はサイン波であり、
前記デコード論理回路は、前記ＡＤＣからのデジタル出力を、アドレス可能な位置が最も少ないが前記サイン波の変曲点（inflection point）に対応するデジタル出力のより高いカウントを保存できる前記少なくとも１つのメモリへルーティングし、他の全てのデジタル出力については前記デジタル出力を他のメモリにルーティングする、請求項２または請求項３に記載の装置。
【請求項７】
請求項１から請求項６の何れかに記載の装置を備えるテストサイト。
【請求項８】
請求項７に記載のテストサイトを備えるテストシステム。
【請求項９】
１以上のＤＵＴからヒストグラムデータを収集するヒストグラムエンジンであって、
並列構成の複数のセグメントに分割された１つのメモリ空間を備え、
前記複数のセグメントの各セグメントは、アドレスとして前記１以上のＤＵＴの１以上からデジタル出力を受け取り、前記アドレスに保存されているカウントに対して読み出し・修正・書き込み（ＲＭＷ）サイクルを行い、
前記ヒストグラムエンジンは、さらに、
前記複数のセグメントに連結され、且つ、ａ）前記複数のセグメントの各々に、前記１以上のＤＵＴのうち別個のもののヒストグラムデータをそれぞれ収集させること、またはｂ）１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力に応じて前記複数のセグメントの特定の１つにルーティングすること、のいずれかを行うデコード論理回路を備える、ヒストグラムエンジン。
【請求項１０】
前記複数のセグメントのうち少なくとも１つは、他のセグメントよりもアドレス可能な位置が少ないが他のセグメントよりも高いカウントを保存することができる第１のセグメントである、請求項９に記載のヒストグラムエンジン。
【請求項１１】
前記デコード論理回路は、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のセグメントに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、他のセグメントのうちいずれかに前記デジタル出力をルーティングする、請求項１０に記載のヒストグラムエンジン。
【請求項１２】
前記デコード論理回路は、前記１つのＤＵＴからのデジタル出力にアドレスオフセットを効果的に与えて前記複数のセグメントのいずれかに選択的にルーティグする、請求項９から請求項１１の何れかに記載のヒストグラムエンジン。
【請求項１３】
前記デコード論理回路は、前記１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力の上位のビットに応じて前記複数のセグメントのいずれかに選択的にルーティングする、請求項９から請求項１２の何れかに記載のヒストグラムエンジン。
【請求項１４】
前記１つのＤＵＴはＡＤＣであり、
前記ＡＤＣへの入力はサイン波であり、
前記デコード論理回路は、前記ＡＤＣからのデジタル出力を、アドレス可能な位置が最も少ないが前記サイン波の変曲点に対応するデジタル出力のより高いカウントを保存できる前記第１のセグメントへルーティングし、他の全てのデジタル出力については前記デジタル出力を他のセグメントにルーティングする、請求項１０に記載のヒストグラムエンジン。
【請求項１５】
請求項９から請求項１４の何れかに記載のヒストグラムエンジンを備えるテストサイト。
【請求項１６】
請求項１５に記載のテストサイトを備えるテストシステム。
【請求項１７】
１以上のＤＵＴからヒストグラムデータを収集する方法であって、
複数のＤＵＴがある場合に、各ＤＵＴからのデジタル出力を複数のメモリの別個のものにそれぞれルーティングすることと、
ＤＵＴが１つしかない場合に、１つのＤＵＴからのデジタル出力を、前記デジタル出力に応じて前記複数のメモリの特定の１つにルーティングすることと、
前記複数のメモリの各々について、受け取られたデジタル出力に対応するアドレスに保存されているカウントに対して読み出し・修正・書き込みサイクルを行うことと、を含む方法。
【請求項１８】
他のメモリよりもアドレス可能な位置が少ないが他のメモリよりも高いカウントを保存することができる第１のメモリを前記複数のメモリのなかに含めることをさらに含む、請求項１７に記載の方法。
【請求項１９】
ＤＵＴが１つしかない場合に、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のメモリに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、他のメモリのうちいずれかに前記デジタル出力をルーティングすることをさらに含む、請求項１８に記載の方法。
【請求項２０】
ＤＵＴが１つしかない場合に、前記１つのＤＵＴからのデジタル出力にアドレスオフセットを与えて前記複数のメモリの特定の１つに選択的にルーティグすることをさらに含む、請求項１７から請求項１９の何れかに記載の方法。
【請求項２１】
ＤＵＴが１つしかない場合に、前記１つのＤＵＴからのデジタル出力を、前記デジタル出力の上位のビットに応じて前記複数のメモリの前記１つに選択的にルーティングすることをさらに含む、請求項１７から請求項２０の何れかに記載の方法。
【請求項２２】
１以上のＤＵＴからヒストグラムデータを収集する方法であって、
１つのメモリ空間を並列構成の複数のセグメントに分割して、各セグメントがアドレスとして前記１以上のＤＵＴの１以上からデジタル出力を受け取り、前記アドレスに保存されているカウントに対して読み出し・修正・書き込み（ＲＭＷ）サイクルを行うことと、
複数のＤＵＴがある場合に、前記複数のセグメントの各々に、前記複数のＤＵＴのうち別個のもののヒストグラムデータをそれぞれ収集させることと、
ＤＵＴが１つしかない場合に、１つのＤＵＴからのデジタル出力を、前記受け取られたデジタル出力に応じて前記複数のセグメントの特定の１つにルーティングすることと、を含む方法。
【請求項２３】
前記複数のセグメントに、他のメモリよりもアドレス可能な位置が少ないが他のメモリよりも高いカウントを保存することができる第１のセグメントを含めることをさらに含む、請求項２２に記載の方法。
【請求項２４】
ＤＵＴが１つしかない場合に、ａ）テスト期間中に、より多い発生数が見込まれるデジタル出力については、前記第１のセグメントに前記デジタル出力をルーティングし、ｂ）前記テスト期間中に、より少ない発生数が見込まれるデジタル出力については、他のセグメントのうちいずれかに前記デジタル出力をルーティングすることをさらに含む、請求項２３に記載の方法。
【請求項２５】
ＤＵＴが１つしかない場合に、前記１つのＤＵＴからのデジタル出力にアドレスオフセットを与えて前記複数のセグメントの特定の１つに選択的にルーティグすることをさらに含む、請求項２２から請求項２４の何れかに記載の方法。
【外国語明細書】
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