(57)【要約】【課題】  マルチビットに対応した書込み動作のマージンを改善した１−トランジスタ型ＤＲＡＭの駆動方法を提供する。【解決手段】  ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせてデータを保持する第１ホールド区間、ワードラインが活性化され、ソースラインはグラウンド電圧に転移され、ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されてＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、ワードラインの電圧が負の電圧に転移されてバイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、およびバイポーラトランジスタ動作区間の後、ソースラインとビットラインがプリチャージされてデータを保持する第２ホールド区間とを含むことによって、ビットラインに印加されたレベルに該当するビットのデータの書込みを行う。【選択図】  図３Ｂ
2009163855.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインはグラウンド電圧に転移され、前記ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されて、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、
前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが不活性化されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および
前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、前記ビットラインに印加されたレベルに該当する前記ビットのデータの書込みを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項２】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、２ビットに該当する４レベルの電圧レベルのうちいずれかのレベルを有する電圧が、データの書込みのために印加されることを特徴とする請求項１に記載の１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項３】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、データ“００”、“０１”、“１０”、“１１”のうちいずれかに該当するレベルの書込み電圧が、印加されることを特徴とする請求項１に記載の１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項４】
ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、
前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインはグラウンド電圧に転移され、前記ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されて、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、
前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインの電圧が負の電圧に転移されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および
前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、前記ビットラインに印加されたレベルに該当する前記ビットのデータの書込みを行うことを特徴とする１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項５】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、２ビットに該当する４レベルの電圧レベルのうちいずれかのレベルを有する電圧が、データの書込みのために印加されることを特徴とする請求項４に記載の１−トランジスタ型ＤＲＡＭ駆動方法。
【請求項６】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、データ“００”、“０１”、“１０”、“１１”のうちいずれかに該当するレベルの書込み電圧が、印加されることを特徴とする請求項４に記載の１−トランジスタ型ＤＲＡＭ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであって、より詳しくはマルチビットオペレーション（Multi-bit operation）を行う１−トランジスタ型ＤＲＡＭ駆動方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体素子は、一般的にシリコンウエハー上に集積される。しかし、半導体素子において使用されているシリコンウエハーは、シリコン全体が素子の動作に用いられるものでなく、表面から数μｍの制限された厚さのみが素子動作に用いられる。結局、素子の動作に必要な一部を除いた残りのシリコンウエハーは、電力消費を増加させ、駆動速度（driving speed）を落とす要因となる。
【０００３】
そこで、シリコン基板に、絶縁層を介して、数μｍの厚さのシリコン単結晶層を形成して構成したＳＯＩ（Silicon On Insulator）ウエハーの必要性が認識されるようになった。ＳＯＩウエハーに集積された半導体素子は、通常のシリコンウエハーに集積された半導体素子と比べて、小さい接合容量による高速化が可能であり、低い臨界電圧による低電圧化によって高速化および低電圧化を満たせるものと報告されている。
【０００４】
図１は、従来のＳＯＩウエハーに具現されたＤＲＡＭセルを図示した断面図である。図１において、ＳＯＩウエハー１０は、シリコン基板１、埋め込み酸化膜２およびシリコン層３の積層構造からなり、このようなＳＯＩウエハー１０のシリコン層３に、活性領域を限定する素子分離膜１１が埋め込み酸化膜２と接するように形成されており、前記シリコン層３の活性領域の上部にはゲート１２が形成され、そして、ゲート１２の両側のシリコン層３内に、埋め込み酸化膜２と接するようにソース／ドレイン領域１３ａ，１３ｂが形成される。
【０００５】
ＳＯＩウエハー１０に具現されたＤＲＡＭセルにおいて、ゲート１２の下のチャネル領域に該当するフローティングボディに、正孔と電子が捕獲されることによって、データが格納される。
【０００６】
たとえば、図２Ａに図示したように、格納“１”の状態は、フローティングボディに正孔が多い状態として表すことができ、図２Ｂに図示したように、格納“０”の状態は、フローティングボディに正孔が少ない状態、または電子が多い状態として表すことができる。そして、リードの状態において、１−トランジスタ型セルは、格納“１”である時に、格納“０”である時よりも多量のセンシング電流が流れる。
【０００７】
上述した従来のＳＯＩウエハーに具現されたＤＲＡＭセルは、低電圧状態において効果的にデータを書込み／読出しできる方法の提供が必要な状態である。
【０００８】
また、前記１−トランジスタ型ＤＲＡＭセルのマルチビット動作を安定するように駆動できる方法の提供が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、低電圧の状態で多量のホールキャリアを発生させて、マルチビットに対応した書込み動作のマージンを改善させることができる１−トランジスタ型ＤＲＡＭの駆動方法を提供する。
【課題を解決するための手段】
【００１０】
本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインはグラウンド電圧に転移され、前記ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されて、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが不活性化されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、前記ビットラインに印加されたレベルに該当する前記ビットのデータの書込みを行うことを特徴とする。
【００１１】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、２ビットに該当する４レベルの電圧レベルのうちいずれかのレベルを有する電圧が、データの書込みのために印加される。
【００１２】
また、前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、データ“００”，“０１”，“１０”，“１１”のうちいずれかに該当するレベルの書込み電圧が印加される。
【００１３】
また、本発明による１−トランジスタ型ＤＲＡＭの駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、前記第１ホールド区間以後、前記ＮＭＯＳトランジスタの前記ワードラインが活性化され、前記ソースラインはグラウンド電圧に転移され、前記ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されて、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、前記複合動作区間以後、前記ＮＭＯＳトランジスタの前記ワードラインの電圧が負の電圧に転移されて、前記バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、前記バイポーラトランジスタ動作区間の後、前記ＮＭＯＳトランジスタの前記ソースラインと前記ビットラインがプリチャージされて、前記データを保持する第２ホールド区間を含むことによって、前記ビットラインに印加されたレベルに該当する前記ビットのデータの書込みを行うことを特徴とする。
【００１４】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、２ビットに該当する４レベルの電圧レベルのうちいずれかのレベルを有する電圧がデータの書込みのために印加される。
【００１５】
前記ビットラインには、前記複合動作区間と前記バイポーラトランジスタ動作区間中に、データ“００”，“０１”，“１０”，“１１”のうちいずれかに該当するレベルの書込み電圧が印加される。
【発明の効果】
【００１６】
本発明は、多量のホールキャリアが発生された状態でマルチビットの書込み動作が行われることによって、書込み動作のマージンが向上する効果がある。
【発明を実施するための最良の形態】
【００１７】
本発明による１−トランジスタフローティングボディ型ＤＲＡＭは、ＮＭＯＳトランジスタ成分と寄生のＮＰＮバイポーラトランジスタ成分とから構成される。寄生のＮＰＮバイポーラトランジスタ成分は、フローティングボディがベースをなし、ソースラインＳＬがエミッタをなし、ビットラインＢＬがコレクタをなすことで形成される。
【００１８】
本発明による１−トランジスタ型ＤＲＡＭは、ＮＤＲＯ（Non Destructive Read Out）方式によって、読出しの時にセルのデータが破壊されなくてセルの信頼性が向上し、読出しの速度を高めることができる。そして、多くのホールキャリアをフローティングボディに捕獲することができて、データの書込み動作のマージンを向上させることができる。
【００１９】
本発明の書込み方法の第１実施形態について、図３Ａ〜図６Ｂを参照して説明する。図３Ａおよび図３Ｂはデータ“００”の書込み動作に関する図面であり、図４Ａおよび図４Ｂはデータ“０１”の書込み動作に関する図面であり、図５Ａおよび図５Ｂはデータ“１０”の書込み動作に関する図面であり、図６Ａおよび図６Ｂはデータ“１１”の書込み動作に関する図面である。
【００２０】
まず、第１実施形態によるデータ“００”の書込みに関する方法を、図３Ａおよび図３Ｂを参照して説明する。図３Ａおよび図３Ｂは、４−レベル、２−ビットセルデータ“００”を書込みする方法を示す。
【００２１】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００２２】
また、ｔ１区間では、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタが動作を開始する。
【００２３】
ところが、ビットラインＢＬ電圧がソースラインＳＬのように“００”レベルに転移することによって、データ“００”書込み電流Ｉｗｔ００はオフ状態となる。
【００２４】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間では、ワードラインＷＬが再びグラウンド電圧ＧＮＤに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）のみが動作する。
【００２５】
データ“００”書込みの状態では、ビットラインＢＬ電圧がソースラインＳＬのようにグラウンド電圧ＧＮＤに転移することによって、データ“００”書込み電流Ｉｗｔ００は“０”になってオフ状態となる。
【００２６】
したがって、フローティングボディに残っていた多量のホールチャージは、ビットラインＢＬとソースラインＳＬに放出される。
【００２７】
図４Ａおよび図４Ｂは、第１実施形態によって４−レベル、２−ビットセルデータ“０１”を書込みする方法を示す。
【００２８】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００２９】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００３０】
ところが、ビットラインＢＬ電圧が“０１”レベルに転移することによって、データ“０１”書込み電流Ｉｗｔ０１が流れるようになる。
【００３１】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間では、ワードラインＷＬが再びグラウンド電圧ＧＮＤに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）のみが動作する。
【００３２】
データ“０１”書込みでは、ビットラインＢＬ電圧は“０１”レベルになり、ソースラインＳＬ電圧はグラウンド電圧ＧＮＤに転移することによって、データ“０１”書込み電流Ｉｗｔ０１が流れるようになる。
【００３３】
したがって、フローティングボディには“０１”書込み電流Ｉｗｔ０１に比例するホールチャージが蓄積するようになる。
【００３４】
図５Ａおよび図５Ｂは、第１実施形態によって４−レベル、２−ビットセルデータ“１０”を書込みする方法を示す。
【００３５】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００３６】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００３７】
ところが、ビットラインＢＬ電圧が“１０”レベルに転移することによって、データ“１０”書込み電流Ｉｗｔ１０が流れるようになる。
【００３８】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間は、ワードラインＷＬが再びグラウンド電圧ＧＮＤに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）の動作のみを行う区間となる。
【００３９】
データ“１０”の書込みでは、ビットラインＢＬ電圧は“１０”レベルになり、ソースラインＳＬ電圧はグラウンド電圧ＧＮＤに転移することによって、データ“１０”書込み電流Ｉｗｔ１０が流れるようになる。
【００４０】
したがって、フローティングボディにはデータ“１０”書込み電流Ｉｗｔ１０に比例するホールチャージが蓄積するようになる。
【００４１】
図６Ａおよび図６Ｂは、第１実施形態によって４−レベル、２−ビットセルデータ“１１”を書込みする方法を示す。
【００４２】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００４３】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００４４】
ところが、ビットラインＢＬ電圧が“１１”レベルに転移することによって、データ“１１”書込み電流Ｉｗｔ１１が流れるようになる。
【００４５】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間は、ワードラインＷＬが再びグラウンド電圧ＧＮＤに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）動作のみを行う区間になる。
【００４６】
データ“１１”の書込みでは、ビットラインＢＬ電圧は“１１”レベルになり、ソースラインＳＬ電圧はグラウンド電圧ＧＮＤに転移することによって、データ“１１”書込み電流Ｉｗｔ１１が流れるようになる。
【００４７】
したがって、フローティングボディにはデータ“１１”書込み電流Ｉｗｔ１１に比例するホールチャージが蓄積するようになる。
【００４８】
本発明の書込み方法の第２実施形態について、図７Ａ〜図１０Ｂを参照して説明する。図７Ａおよび図７Ｂはデータ“００”の書込み動作に関する図面であり、図８Ａおよび図８Ｂはデータ“０１”の書込み動作に関する図面であり、図９Ａおよび図９Ｂはデータ“１０”の書込み動作に関する図面であり、図１０Ａおよび図１０Ｂはデータ“１１”の書込み動作に関する図面である。
【００４９】
まず、第２実施形態によるデータ“００”の書込みに関する方法を、図７Ａおよび図７Ｂを参照して説明する。図７Ａおよび図７Ｂは、４−レベル、２−ビットセルデータ“００”を書込みする方法を示す。
【００５０】
ｔ０，ｔ３区間は、ホールド（Ｈｏｌｄ）区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００５１】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアス（Ｂｉａｓ）されて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００５２】
ところが、ビットラインＢＬ電圧が“００”レベルに転移することによって、データ“００”書込み電流Ｉｗｔ００が流れるようになる。
【００５３】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間では、ワードラインＷＬが負の電圧Ｖｎｅｇに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）動作のみを行う区間となる。
【００５４】
ワードラインＷＬ電圧を負の電圧Ｖｎｅｇにすることによって、ホールキャリアをフローティングボディにさらに多く捕獲することができて、書込み動作のマージンを向上させることができる。
【００５５】
データ“００”の書込みでは、ビットラインＢＬ電圧とソースラインＳＬ電圧がグラウンド電圧ＧＮＤに転移することによって、データ“００”書込み電流Ｉｗｔ００は“０”になる。
【００５６】
したがって、多量のフローティングボディに残っていたホールチャージは、ビットラインＢＬとソースラインＳＬに放出される。
【００５７】
図８Ａおよび図８Ｂは、第２実施形態によって４−レベル、２−ビットセルデータ“０１”を書込みする方法を示す。
【００５８】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００５９】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００６０】
ところが、ビットラインＢＬ電圧が“０１”レベルに転移することによって、データ“０１”書込み電流Ｉｗｔ０１が流れるようになる。
【００６１】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間では、ワードラインＷＬが負の電圧Ｖｎｅｇに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）動作のみを行う区間になる。
【００６２】
ワードラインＷＬ電圧を負の電圧Ｖｎｅｇにすることによって、ホールキャリアをフローティングボディにさらに多く捕獲することができて、データ“０１”の書込み動作のマージンを向上させることができる。
【００６３】
データ“０１”の書込みでは、ビットラインＢＬ電圧は“０１”レベルになり、ソースラインＳＬ電圧はグラウンド電圧ＧＮＤに転移することによって、データ“０１”書込み電流Ｉｗｔ０１が流れるようになる。
【００６４】
したがって、フローティングボディにはデータ“０１”書込み電流Ｉｗｔ０１に比例するホールチャージが蓄積するようになる。
【００６５】
図９Ａおよび図９Ｂは、第２実施形態によって４−レベル、２−ビットセルデータ“１０”を書込みする方法を示す。
【００６６】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００６７】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００６８】
ところが、ビットラインＢＬ電圧が“１０”レベルに転移することによって、データ“１０”書込み電流Ｉｗｔ１０が流れるようになる。
【００６９】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間は、ワードラインＷＬが負の電圧Ｖｎｅｇに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）の動作のみを行う区間となる。
【００７０】
ワードラインＷＬ電圧を負の電圧Ｖｎｅｇにすることによって、ホールキャリアをフローティングボディにさらに多く捕獲することができて、データ“１０”の書込み動作のマージンを向上させることができる。
【００７１】
データ“１０”の書込みでは、ビットラインＢＬ電圧は“１０”になり、ソースラインＳＬ電圧はグラウンド電圧ＧＮＤに転移することによって、データ“１０”書込み電流Ｉｗｔ１０が流れるようになる。
【００７２】
したがって、フローティングボディにはデータ“１０”書込み電流Ｉｗｔ１０に比例するホールチャージが蓄積するようになる。
【００７３】
図１０Ａおよび図１０Ｂは、第２実施形態によって４−レベル、２−ビットセルデータ“１１”を書込みする方法を示す。
【００７４】
ｔ０，ｔ３区間は、ホールド区間であって、データ保持区間になる。
ｔ１区間は、複合動作区間（ＭＯＳ＆ＢＪＴ）であって、セルにデータを書込みする時、ワードラインＷＬ電圧がオンにされてハイになり、ＮＭＯＳトランジスタ動作が行われる。
【００７５】
また、ｔ１区間は、ソースラインＳＬ電圧が、プリチャージ電圧Ｖｐｒｅからグラウンド電圧ＧＮＤに転移することによって、ＮＭＯＳトランジスタのフローティングボディのＰ−型半導体とソースラインＳＬのＮ−型半導体間に、順方向電圧がバイアスされて、寄生バイポーラトランジスタ（ＢＪＴ）が動作を開始する区間である。
【００７６】
ところが、ビットラインＢＬ電圧が“１１”レベルに転移することによって、データ“１１”書込み電流Ｉｗｔ１１が流れるようになる。
【００７７】
ｔ２区間は、バイポーラトランジスタ動作区間（ＢＪＴ）であって、この区間は、ワードラインＷＬが負の電圧Ｖｎｅｇに転移することによって、寄生バイポーラトランジスタ（ＢＪＴ）動作のみを行う区間になる。
【００７８】
ワードラインＷＬ電圧を負の電圧Ｖｎｅｇにすることによって、ホールキャリアをフローティングボディにさらに多く捕獲することができて、データ“１１”の書込み動作のマージンを向上させることができる。
【００７９】
データ“１１”の書込みでは、ビットラインＢＬ電圧は“１１”になり、ソースラインＳＬ電圧はグラウンド電圧ＧＮＤに転移することによって、データ“１１”書込み電流Ｉｗｔ１１が流れるようになる。
【００８０】
したがって、フローティングボディにはデータ“１１”書込み電流Ｉｗｔ１１に比例するホールチャージが蓄積するようになる。
【００８１】
本発明によるＤＲＡＭの読出し方法を、図１１Ａおよび図１１Ｂを参照して説明する。
ｔ０，ｔ２区間は、ホールド区間であって、データを保持する区間である。
【００８２】
ｔ１区間は、センス区間であり、ワードラインＷＬ電圧をグラウンド電圧ＧＮＤからセンシングワードライン電圧Ｖｗｌｓｅｎｓｅに上昇させる。センシングワードライン電圧Ｖｗｌｓｅｎｓｅは、ビットラインＢＬからソースラインＳＬに流れるセンス電流Ｉｓｅｎｓｅを感知するための電圧である。ソースラインＳＬにはプリチャージ電圧Ｖｐｒｅよりも低いセンシングソースライン電圧Ｖｓｌｓｅｎｓｅを印加する。この際、ビットラインＢＬとソースラインＳＬの間に、０．２Ｖ以内の電圧がかかるように設定する。ビットラインＢＬはプリチャージ電圧Ｖｐｒｅで固定させる。
【００８３】
上述したように書込み／読出し動作を行う本発明によるＤＲＡＭは、図１２のようなセルアレイ構造を有する。
【００８４】
セルアレイの多数のセルは、列方向の２つのセル単位で各ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を共有し、行方向の多数のセルは、セルのソースへの各ソースラインＳＬ０、ＳＬ１、ＳＬ２と、セルのゲートへの各ワードラインＷＬ０、ＷＬ１、ＷＬ２を共有する。
【００８５】
それぞれのビットラインＢＬは、センスアンプ、書込みドライバおよびレジスタブロック（Ｓ／Ａ、Ｗ／Ｄ、ＲＥＧ）に連結され、各センスアンプ、書込みドライバおよびレジスタブロック（Ｓ／Ａ、Ｗ／Ｄ、ＲＥＧ）に基準電圧ｒｅｆ２、ｒｅｆ１、ｒｅｆ０が供給される。
【００８６】
ここで、センスアンプ、書込みドライバ、およびレジスタブロック（Ｓ／Ａ、Ｗ／Ｄ、ＲＥＧ）は、センスアンプ（Ｓ／Ａ）、書込みドライブ（Ｗ／Ｄ）およびレジスタ（ＲＥＧ）を含む。センスアンプ（Ｓ／Ａ）は、セルデータを感知してデータ１１、データ１０、データ０１およびデータ００を区別する動作を行う。レジスタ（Register, ＲＥＧ)は、センスアンプ（Ｓ／Ａ）のデータを一時的に格納するための臨時記憶装置回路である。そして、書込みドライバ（Ｗ／Ｄ）は、セルにデータを書込みする時に、書込みデータに応じて、ビットラインＢＬへの駆動電圧書込み１１、書込み１０、書込み０１および書込み００を生成する回路である。
【００８７】
本発明による書込み動作のサイクルを、図１３を参照して説明する。書込み動作は、読出しサイクルと書込みサイクルとを含む。
【００８８】
読出しサイクル区間で選択された行のあらゆるセルに対して、セルデータがセンシングおよび増幅された後、レジスタに格納される。
【００８９】
書込みサイクル区間では、レジスタに格納されたデータを再び書込みして復旧する。新しいデータを書込みする場合は、レジスタに新しいデータが格納され、新しく格納された外部データがセルに書込みされる。
【００９０】
本発明によるリフレッシュ動作のサイクルを、図１４を参照して説明する。リフレッシュ動作は、読出しサイクルと書込みサイクルとを含む。
【００９１】
読出しサイクル区間で選択された行のあらゆるセルに対して、セルデータがセンシングおよび増幅された後、レジスタに格納される。
【００９２】
書込みサイクル区間では、読出しサイクルでレジスタに格納したデータを再び書込みして復旧する。
【００９３】
上述したように動作する本発明における４−レベル２−ビットセル読出し電流は、図１５のように示される。
【００９４】
図１５は、セルドレイン電圧Ｖｄを０．２Ｖにし、セルソース電圧をグラウンドＧＮＤにしながら、セルゲート電圧をスイープ（ｓｗｅｅｐ）した時の、ＤＲＡＭセルのセル読出し電流を示したグラフである。図示したように、最も高いレベルはデータ“１１”、その次に高いレベルはデータ“１０”、その次に高いレベルはデータ“０１”、そして最も低いレベルはデータ“００”である。各レベルの間に、基準電圧ＲＥＦ２、ＲＥＦ１、ＲＥＦ０が位置して、マルチビット読出し動作が可能になっている。
【図面の簡単な説明】
【００９５】
【図１】従来のＳＯＩ構造のフローティングボディセルを図示した断面図である。
【図２Ａ】従来の１−トランジスタ型フローティングボディセルのデータ格納状態を説明する回路図である。
【図２Ｂ】従来の１−トランジスタ型フローティングボディセルのデータ格納状態を説明する回路図である。
【図３Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“００”の書込みを説明する回路図である。
【図３Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“００”の書込みを説明する波形図である。
【図４Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“０１”の書込みを説明する回路図である。
【図４Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“０１”の書込みを説明する波形図である。
【図５Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“１０”の書込みを説明する回路図である。
【図５Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“１０”の書込みを説明する波形図である。
【図６Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“１１”の書込みを説明する回路図である。
【図６Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第１実施形態によるデータ“１１”の書込みを説明する波形図である。
【図７Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“００”の書込みを説明する回路図である。
【図７Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“００”の書込みを説明する波形図である。
【図８Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“０１”の書込みを説明する回路図である。
【図８Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“０１”の書込みを説明する波形図である。
【図９Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“１０”の書込みを説明する回路図である。
【図９Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“１０”の書込みを説明する波形図である。
【図１０Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“１１”の書込みを説明する回路図である。
【図１０Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の第２実施形態によるデータ“１１”の書込みを説明する波形図である。
【図１１Ａ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の読出し方法を説明する回路図である。
【図１１Ｂ】本発明による１−トランジスタ型ＤＲＡＭ駆動方法の読出し方法を説明する波形図である。
【図１２】本発明の実施形態が適用されるセルアレイ構造を示す回路図である。
【図１３】本発明の実施形態による書込み方法を示すサイクル波形図である。
【図１４】本発明の実施形態によるリフレッシュ方法を示すサイクル波形図である。
【図１５】本発明による１−トランジスタ型ＤＲＡＭ駆動によるセルリード電流を示すグラフである。
【符号の説明】
【００９６】
ＢＬ  ビットライン
ＳＬ  ソースライン
ＷＬ  ワードライン
ｔ０  第１ホールド区間
ｔ１  複合動作区間
ｔ２  バイポーラトランジスタ動作区間
ｔ３  第２ホールド区間
Ｓ／Ａ  センスアンプ
Ｗ／Ｄ  書込みドライバ
ＲＥＧ  レジスタブロック
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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