(57)【要約】【課題】  従来構成に対して小規模な回路追加により、ユーザのタイミング設定範囲に影響することなく、大幅なタイミング補正を可能とするタイミング発生回路を実現する。【解決手段】  ユーザ設定タイミングデータに対して立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値を加算する加算器の出力データを格納すると共に、レート信号及びタイミングデータ選択用のコントロール信号を入力するタイミングデータ格納部からの読み出しデータ及び基準クロックに基づいて、レート毎のタイミングを生成するタイミング生成回路を備えるタイミング発生回路において、  前記レート信号及びコントロール信号を、所定時間遅延させて前記タイミングデータ格納部に与える遅延回路を具備するスキュー調整部を設ける。【選択図】                    図１
2009109359.tif 000002
【特許請求の範囲】
【請求項１】
ユーザ設定タイミングデータに対して立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値を加算する加算器の出力データを格納すると共に、レート信号及びタイミングデータ選択用のコントロール信号を入力するタイミングデータ格納部からの読み出しデータ及び基準クロックに基づいて、レート毎のタイミングを生成するタイミング生成回路を備えるタイミング発生回路において、
前記レート信号及びコントロール信号を、所定時間遅延させて前記タイミングデータ格納部に与える遅延回路を具備するスキュー調整部を設けたことを特徴とするタイミング発生回路。
【請求項２】
前記スキュー調整部は、前記立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値のうち小さい方のタイミング補正値を選択して保持するレジスタを備え、前記遅延回路は前記レジスタが保持する値によりその遅延時間が設定されることを特徴とする請求項１に記載のタイミング発生回路。
【請求項３】
前記スキュー調整部は、前記立ち上がり側タイミング補正値と前記レジスタが保持する値との差分並びに前記立ち下がり側タイミング補正値と前記レジスタが保持する値との差分を、前記加算器に与える減算器を備えることを特徴とする請求項１または２に記載のタイミング発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユーザ設定タイミングデータに対して立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値を加算する加算器の出力データを格納すると共に、レート信号及びタイミングデータ選択用のコントロール信号を入力するタイミングデータ格納部からの読み出しデータ及び基準クロックに基づいて、レート毎のタイミングを生成するタイミング生成回路を備えるタイミング発生回路に関するものである。
【背景技術】
【０００２】
本発明が適用されるタイミング発生回路は、半導体テスタにおけるピンエレクトロニクスカード（以下、ＰＥカード）にスキュー調整回路と共に搭載され、被検査対象デバイス（以下、ＤＵＴ）に印加するテスト波形のタイミングを生成するものである。
【０００３】
図４は、従来のタイミング発生回路を備えるＰＥカードの構成例を示す機能ブロック図である。ＰＥカード１上には、ユーザが設定したタイミングを生成するタイミング信号発生回路（以下、ＴＧ）及び生成されたタイミングにてＤＵＴ２へ印加する信号波形を生成するフォーマット部（以下、ＦＭＴ）を有するＩＣ１−ａ，ＩＣ１−ｂ，…並びに入力された信号波形をそれぞれアナログ回路で構成されたスキュー調整回路（以下、ＤＳＫ回路）にてタイミング調整を行なうＩＣ２−ａ，ＩＣ２−ｂ，…が搭載されている。
【０００４】
図示した構成例では、ＩＣ１−ａ及びＩＣ２−ａには、ＤＵＴ２の３個のピンＰ１，Ｐ２，Ｐ３に対応して、３個のＴＧ１，ＴＧ２，ＴＧ３及び３個のＦＭＴ１，ＦＭＴ２，ＦＭＴ３及び３個のＤＳＫ回路１，ＤＳＫ回路２，ＤＳＫ回路３が設けられ、各ＤＳＫ回路より３個のドライバＤ１，Ｄ２，Ｄ３を介してＤＵＴ２の各ピンＰ１，Ｐ２，Ｐ３に接続されている。
【０００５】
３個のＴＧ１，ＴＧ２，ＴＧ３には、立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値が格納されたレジスタＲ１，Ｒ２，Ｒ３が夫々接続されている。３個のＤＳＫ１，ＤＳＫ２，ＤＳＫ３には、スキュー調整値が格納されたレジスタＲ１１，Ｒ１２，Ｒ１３が夫々接続されている。
【０００６】
このような構成において、ＩＣ１にてユーザが設定したタイミングにて各ＴＧがエッジを生成する。各ＴＧ間に発生するタイミングのずれは、夫々のＴＧに接続されるレジスタの補正値をタイミングデータに加算することにより補正される。
【０００７】
各ＴＧで生成したタイミングエッジを元に、各ＦＭＴにてＤＵＴ２に印加する信号波形を生成し出力する。ＴＧの出力（ａ地点）〜ＤＵＴの入力（ｂ地点）までの経路長等によるタイミングの補正を、各ＦＭＴから出力される信号に対し各ＤＳＫにて実行し、ＤＵＴ２の各ピンに出力する。
【０００８】
図５は、ユーザ設定タイミング補正及びスキュー補正の概念を説明するタイムチャートである。ユーザ設定タイミングＴｕ［ｎ］に対してａ地点におけるＴＧ１，ＴＧ２，ＴＧ３の発生タイミングのばらつきは、ＴＧ間タイミング補正可能範囲ΔＴｔｇの範囲内で、夫々レジスタＲ１，Ｒ２，Ｒ３によりユーザ設定タイミングＴｕ［ｎ］に補正される。
【０００９】
同様に、ユーザ設定タイミングＴｕ［ｎ］に対してｂ地点におけるＰ１，Ｐ２，Ｐ３のピン間タイミングのばらつきは、ピン間タイミング補正可能範囲ΔＴＤＳＫの範囲内で、
夫々レジスタＲ１１，Ｒ１２，Ｒ１３によりユーザ設定タイミングＴｕ［ｎ］に補正される。
【００１０】
図６は、従来のＴＧの構成例を示す機能ブロック図である。図５のＲ１〜Ｒ３で表記したレジスタ３は、立ち上がり（Ｔｒ）側タイミング補正値３１と、立と下がり（Ｔｆ）側タイミング補正値３２を持つレジスタである。
【００１１】
加算器４は、レジスタ３の各補正値とユーザが設定するタイミングデータＴｕ［ｎ］を加算する。加算器４にて加算された結果は、タイミングデータ格納部５に渡されて保存される。保存されるデータは、Ｔｒ側及びＴｆ側両方のタイミングデータの組であり、複数組を保存する。
【００１２】
タイミングデータ格納部５には、テスト実行時には、レート信号Ｔ０［ｎ］及び保存されたタイミングデータの組を指定するコントロール信号Ｃｎｔ［ｎ］が入力されて保存データが読み出され、タイミング生成回路６に渡される。
【００１３】
タイミング生成回路６は、基準クロックＴｒｅｆにて動作するカウンタであり、タイミングデータの粗調分(基準クロックで割り切れる部分)のタイミングを生成し、１つのＴＧ内にレート数ｍ個を保有する。タイミング生成回路６の出力は、タイミング微調整回路７に渡される。
【００１４】
タイミング微調整回路７は、アナログ回路にて構成されるタイミングバーニアであり、タイミングデータの微調分(基準クロックにて割り切れない部分)のタイミングを生成し、１つのＴＧ内に１個を保有する。
【００１５】
ＴＧの動作手順を説明する。
（１）テスト実行前に、レジスタ３に対してキャリブレーションの結果であるＴｒ側及びＴｆ側のタイミング補正値を書き込む。
【００１６】
（２）テスト実行前に、ユーザが任意のタイミングデータをＴＧに対して設定する。この設定されたタイミングデータに対しＴＧ間のタイミング補正を行なうため、加算器４にて
Ｔｒ側及びＴｆ側の補正値を夫々加算し、結果をタイミングデータ格納部５に書き込む。
【００１７】
（３）テスト実行中に、外部から入力されるレート信号Ｔ０［ｎ］のレート毎にコントロール信号Ｃｎｔ［ｎ］に割り当てられているタイミングデータの組を、タイミングデータ格納部５から読み出す。
【００１８】
（４）読み出したタイミングデータを、タイミング生成回路６とタイミング微調整回路７にそれぞれ設定する。ｍ個のタイミング生成回路７は、レート毎に使用する回路が選択される。レートがｍ＋１番目になった場合は、1つ目のタイミング生成回路に戻る。
【００１９】
（５）タイミング生成回路６にて生成されたタイミングを、タイミング微調整回路７にて微調整を行う。微調整されたタイミングがフォーマット部に渡される。
【００２０】
図７は、従来のＴＧの動作を説明するタイムチャートである。（Ａ）はレート信号、
（Ｂ）はユーザ設定タイミング信号、（ｃ）はコントロール信号、（Ｄ）はレート信号に対応したｍ個のタイミング生成回路のタイミング発生を示しており、夫々タイミング補正値とユーザ設定可能範囲を有する。
【００２１】
【特許文献１】特開２００２−２２８７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従来のタイミングデータ発生回路では、次のような問題がある。
（１）フォーマット部、ピンエレクトロニクス部、テストボードの配線等により各ピン間でＴＧ〜ＤＵＴ点のスキュー時間の差が大きくなると、ＤＳＫ回路での可変範囲を大きくする必要がある。しかしＤＳＫ回路がアナログ回路で構成されているため、可変範囲を大きくするとＩＣ内の回路規模や基板上の部品実装面積が大きくなり、基板への実装が困難となる。
【００２３】
（２）ＴＧ内のタイミングの補正範囲は、タイミング生成回路の個数に依存し、且つタイミング補正値よりＤＳＫ回路の補正値の方が大きいため、ＤＳＫ回路の機能をそのままＴＧ内に取り込むことができない。
0ns ≦ タイミング補正範囲 ≦ レート × m
【００２４】
（３）ＤＳＫ回路の機能をＴＧに取り込む場合、ＴＧ内でのタイミング補正値が大きくなり、現状の構成ではユーザのタイミング設定範囲が減少し、若しくはユーザのタイミング設定範囲がなくなる可能性がある。
0ns ≦ ユーザ設定可能範囲 ≦ レート × m − タイミング補正値
【００２５】
（４）タイミング補正範囲とユーザのタイミング設定範囲を確保するために、単純にタイミング生成回路を増やしても、（３）と同様でタイミング補正値が大きくなればその分ユーザのタイミング設定範囲は減少する。
【００２６】
（５）ユーザのタイミング設定範囲を確保するために、タイミング補正可能範囲を小さくすると基板上での等長配線など高度なタイミング設計の制約が厳しくなり高度な設計が必要となり、コストアップにつながる。
【００２７】
本発明は上述した問題点を解決するためになされたものであり、従来構成に対して小規模な回路追加により、ユーザのタイミング設定範囲に影響することなく、大幅なタイミング補正を可能とするタイミング発生回路の実現を目的としている。
【課題を解決するための手段】
【００２８】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）ユーザ設定タイミングデータに対して立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値を加算する加算器の出力データを格納すると共に、レート信号及びタイミングデータ選択用のコントロール信号を入力するタイミングデータ格納部からの読み出しデータ及び基準クロックに基づいて、レート毎のタイミングを生成するタイミング生成回路を備えるタイミング発生回路において、
前記レート信号及びコントロール信号を、所定時間遅延させて前記タイミングデータ格納部に与える遅延回路を具備するスキュー調整部を設けたことを特徴とするタイミング発生回路。
【００２９】
（２）前記スキュー調整部は、前記立ち上がり側タイミング補正値及び立ち下がり側タイミング補正値のうち小さい方のタイミング補正値を選択して保持するレジスタを備え、前記遅延回路は前記レジスタが保持する値によりその遅延時間が設定されることを特徴とする（１）に記載のタイミング発生回路。
【００３０】
（３）前記スキュー調整部は、前記立ち上がり側タイミング補正値と前記レジスタが保持する値との差分並びに前記立ち下がり側タイミング補正値と前記レジスタが保持する値との差分を、前記加算器に与える減算器を備えることを特徴とする（１）または（２）に記載のタイミング発生回路。
【発明の効果】
【００３１】
本発明の構成によれば、次のような効果を期待することができる。
（１）アナログ回路によるＤＳＫ回路をなくし、ＴＧのディジタル回路にて従来のＤＳＫ回路でのタイミング補正分を持たせることにより、ＩＣの回路規模、基板上の実装部品の削減が可能となる。
【００３２】
（２）タイミング補正の粗調分とユーザタイミングデータとは別にタイミング生成を行なうため、ユーザの設定範囲に影響がなく、幅広いタイミング補正が可能となる。
0ns ≦ タイミング補正範囲 ≦ 遅延回路最大遅延量＋微調分
0ns ≦ ユーザ設定可能範囲 ≦ ユーザレート × m −タイミング補正値の微調分
【００３３】
（３）遅延回路を調整することにより、タイミング補正の範囲を容易に変更することが可能となる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用したタイミング発生回路を備えるピンエレクトロニクスカードの一実施形態を示す機能ブロック図である。図４で説明した従来のＰＥカードと同一要素には同一符号を付して説明を省略する。
【００３５】
ＰＥカード１において、本発明が適用されたＴＧを、ＴＧ１００、ＴＧ２００，ＴＧ３００で示す。本発明により、従来ＰＥカード１においてＤＳＫ回路を搭載していたＩＣ２が除かれ、ＩＣ１のみの構成とされている。
【００３６】
図２は、本発明ＴＧの一実施形態を示す機能ブロック図である。図６で説明した従来のＴＧの構成に対する構成上の特徴は、ブロック１００で示すスキュー調整部が追加された点にある。スキュー調整部１００は、遅延回路１０１、比較器１０２、レジスタ１０３、減算器１０４よりなる。
【００３７】
遅延回路１０１は、レート信号Ｔ０［ｎ］及びレート毎のコントロール信号Ｃｎｔ［ｎ］を、レジスタ１０３から設定した遅延時間分を遅延させる。遅延したレート信号Ｔ０´［ｎ］及びコントロール信号Ｃｎｔ´［ｎ］を、タイミングデータ格納部５に渡す。
【００３８】
比較器１０２は、レジスタ３に設定されているタイミング補正値のＴｒ側タイミング補正値３１とＴｆ側タイミング補正値３２の比較を行い、小さい方のタイミング補正値の粗調分を選択してレジスタ１０３にセットする。セットした値をａとする。
【００３９】
レジスタ１０３にセットされた値aは、遅延回路１０１に出力され、遅延回路の遅延時間の設定値とされるとともに、減算器１０４に出力される。減算器１０４は、レジスタ３に設定されているタイミング補正値のＴｒ側タイミング補正値３１とＴｆ側タイミング補正値３２の各タイミング補正値からレジスタの値ａを減算し、加算器４に出力する。
【００４０】
加算器４は、設定されたユーザによるタイミングデータＴｕ［ｎ］に対して、減算器１０４の減算結果を夫々加算し、加算結果のタイミングデータ格納部５への書き込みを実行する。
【００４１】
テストの実行中、レジスタ１０３の値ａに従い、遅延回路１０１にて外部から入力されるレート信号Ｔ０［ｎ］及びコントロール信号Ｃｎｔ［ｎ］を遅延させ、レート毎にコントロール信号Ｃｎｔ［ｎ］に割り当てられているタイミングデータをタイミングデータ格納部５から読み出す。
【００４２】
読み出したタイミングデータを、タイミング生成回路６とタイミング微調整回路７に夫々設定する。タイミング生成回路６は、レート毎に使用する回路を選択する。レートがｍ＋１番目になった場合は、１つ目のタイミング生成回路に戻る。タイミング生成回路６にて生成されたタイミングを、タイミング微調整回路７にて微調整を行う。
【００４３】
図３は、本発明のタイミング発生回路の動作を説明するタイムチャートである。（Ａ）及び（Ｂ）は、外部入力されるレート信号及びコントロール信号である。（Ａ）´及び
（Ｂ）´は、タイミング補正データにより開始基準ｔ０から遅延後開始基準ｔ０´に遅延されたレート信号及びコントロール信号である。
【００４４】
ｔ０〜ｔ０´の遅延時間を、スキュー遅延回路調整範囲とし、これにスキュー微調整値を加えた範囲がスキュートータル調整分となる。このタイミングから（Ｃ）に示すタイミング生成回路によるタイミングが発生する。
【００４５】
タイミング補正範囲及びユーザ設定可能範囲は、
0ns ≦ タイミング補正範囲 ≦ 遅延回路最大遅延量＋微調分
0ns ≦ ユーザ設定可能範囲 ≦ ユーザレート × m −タイミング補正値の微調分
となるので、従来と同じユーザ設定可能範囲を確保しながらスキュー調整を含む大幅なタイミング補正が可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明を適用したタイミング発生回路を備えるピンエレクトロニクスカードの一実施形態を示す機能ブロック図である。
【図２】本発明のタイミング発生回路の一実施形態を示す機能ブロック図である。
【図３】本発明のタイミング発生回路の動作を説明するタイムチャートである。
【図４】従来のタイミング発生回路を備えるピンエレクトロニクスカードの構成例を示す機能ブロック図である。
【図５】ユーザ設定タイミング補正及びスキュー補正の概念を説明するタイムチャートである。
【図６】従来のタイミング発生回路の構成例を示す機能ブロック図である。
【図７】従来のタイミング発生回路の動作を説明するタイムチャートである。
【符号の説明】
【００４７】
１  ピンエレクトロニクスカード
２  テスト対象デバイス
３  レジスタ
３１  立ち上がり側タイミング補正値
３２  立ち下がり側タイミング補正値
４  加算器
５  タイミングデータ格納部
６  タイミング生成回路
７  タイミング微調整回路
１００  スキュー調整部
１０１  遅延回路
１０２  比較器
１０３  レジスタ
１０４  減算器
【図１】
2009109359.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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