(57)【要約】【課題】ハードウェア規模を大きくすることなく、メモリデバイスの救済解析又は不良診断のオンチップ解析を含むテストの処理時間を短縮する。【解決手段】オンチップ不良情報解析装置１００は、データを記憶するメモリデバイス１０２Ａと、メモリデバイス１０２Ａを動作させる組込自己テスト部１０１と、メモリデバイス１０２Ａのメモリ出力の不良を検出する不良検出部１０２Ｂと、不良の位置を含む不良情報を記憶する不良情報記憶部１０３Ｂと、不良検出部１０２Ｂによって検出された不良の数及び当該不良の位置を用いた解析を行い、当該解析結果を含む不良情報を不良情報記憶部１０３Ｂに書き込む不良情報解析部１０３Ａと、不良情報解析部１０３Ａの解析結果を出力する解析結果出力部１０３Ｃと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを記憶するメモリデバイスと、
前記メモリデバイスを動作させる組込自己テスト部と、
前記メモリデバイスのメモリ出力の不良を検出する不良検出部と、
前記不良の位置を含む不良情報を記憶する不良情報記憶部と、
前記不良検出部によって検出された不良の数及び当該不良の位置を用いた不良解析を行い、当該解析結果を含む不良情報を前記不良情報記憶部に書き込む不良情報解析部と、
前記不良情報解析部の解析結果を出力する解析結果出力部と、を備えることを特徴とするオンチップ不良情報解析装置。
【請求項２】
前記不良情報解析部は、前記メモリデバイスのカラムスペア及びロウスペアの数に従って冗長割当要否及び冗長割当結果を解析し、当該解析結果を含む不良情報を前記不良情報記憶部に書き込む救済解析回路を有する請求項１に記載のオンチップ不良情報解析装置。
【請求項３】
前記不良情報解析部は、不良の数及び不良上限数に従って、前記メモリデバイス上に現れる不良の型又は当該不良の型の組み合わせを判定し、当該判定結果を含む不良情報を前記不良情報記憶部に書き込む不良診断回路を有する請求項１に記載のオンチップ不良情報解析装置。
【請求項４】
前記不良情報解析部は、
前記メモリデバイスのカラムスペア及びロウスペアの数に従って冗長割当要否及び冗長割当結果を解析し、当該解析結果を含む不良情報を前記不良情報記憶部に書き込む救済解析回路と、
不良の数及び当該不良上限数に従って、前記メモリデバイス上に現れる不良の型又は当該不良の型の組み合わせを判定し、当該判定結果を含む不良情報を前記不良情報記憶部に書き込む不良診断回路と、を有し、
前記解析結果出力部は、前記救済解析回路の解析結果又は前記不良診断回路の判定結果を選択的に出力する請求項１に記載のオンチップ不良情報解析装置。
【請求項５】
メモリデバイスを動作させ、当該メモリデバイスのメモリ出力の不良を検出し、
前記検出された不良の数及び当該不良の位置を用いた不良解析を行い、当該解析結果を含む不良情報を記憶し、
前記解析結果を出力することを特徴とするオンチップ不良情報解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップ不良情報解析装置及びオンチップ不良情報解析方法に関し、特に、メモリデバイスの自己テスト回路が組み込まれた半導体集積回路のオンチップ不良情報解析装置及びオンチップ不良情報解析方法に関する。
【背景技術】
【０００２】
半導体集積回路に組み込まれたメモリデバイスに対して、組込自己テスト回路（以下、「ＢＩＳＴ（Built-In Self Test）回路」という）を組み込み、製造テストにおいて故障を検出する方法が知られている。ＢＩＳＴ回路には、書き込まれたデータと読み出されたデータの比較を行って故障の有無を判別する比較器型ＢＩＳＴ回路や、読み出された結果をＢＩＳＴ回路内で圧縮し、圧縮された結果に従って故障の有無を判別する圧縮器型ＢＩＳＴ回路などがある。
【０００３】
また、不良と判定された埋め込みメモリデバイスを冗長構造のメモリセルを用いて救済する冗長救済技術が知られている。冗長構造のメモリセルは、ロウスペア又はカラムスペアを有する。最も単純な場合は、メモリセルが共済単位毎に一組のロウスペア又はカラムスペアを有する場合である。より複雑な場合は、メモリセルがロウスペア及びカラムスペアを両方とも有する場合又は複数のロウスペア若しくはカラムスペアを有する場合や、１つのメモリアレイが複数のセグメントに分割され、各セグメントに救済構造のメモリセルが存在する場合などである。
【０００４】
半導体集積回路の製造及びメモリテストにおいて冗長救済技術を用いるためには、メモリテストの結果を用いて解析を行い、メモリデバイスの不良位置と救済に用いるスペア（以下、「救済解」という）を求め、求められた救済解に従って冗長割付を行う必要がある。一般的には、ダイレクトにメモリデバイスにアクセスするダイレクトアクセス回路及びメモリテスタを用いてメモリテストを行い、メモリ出力のマップをメモリテスタの記憶部に書き込み、メモリテスタ上のプログラムを起動して解析を行うことによって実現される。
【０００５】
しかし、従来の冗長救済技術では、メモリデバイスの全ビットの不良情報を記憶するのに十分な記憶部を有するメモリテスタが必要となるので、論理回路とメモリデバイスを含むシステムＬＳＩのメモリテストにメモリテスタとロジックテスタの両方を用いる必要があるという問題がある。
【０００６】
また、一般的な大規模システムＬＳＩは、多数の埋め込みメモリデバイスを搭載しているので、救済対象となる全てのメモリデバイス毎にダイレクトアクセス回路を用意することが難しいという問題がある。
【０００７】
これらの問題を解決するための技術として、オンチップで解析及び冗長割付を行う組込冗長救済（以下、「ＢＩＲＡ（Built-In Redundancy Allocation）」という）回路が知られている。ＢＩＲＡ回路は、ＢＩＳＴ回路と併用され、ＢＩＳＴ回路の故障検出結果に従ってメモリデバイスの不良情報の解析を行って救済解を求め、求められた救済解を解析結果として出力するものである。製造工程では、解析結果を記憶するためのヒューズデバイスを、レーザブロウ装置を用いるなどしてプログラムすることによって、チップの救済を行う。なお、救済解が求められない場合には、ＢＩＲＡ回路は、その旨を解析結果として出力する。この場合には、解析されたチップは不良チップとして取り扱われる。ＢＩＲＡ回路は、１セットのカラムスペアのみの最小限の冗長構造に対しては、比較的小規模な論理回路で実現することができる。
【０００８】
非特許文献１は、ＢＩＲＡ回路について開示している。非特許文献１は、それぞれ複数のロウスペア及びカラムスペアを有するメモリデバイスを救済するためにＢＩＲＡ回路を用いる例について開示している。非特許文献１では、メモリテストの実行中に不良が検出された場合には、考えられる全ての救済解について冗長割付が行われ、結果として救済に成功する組み合わせが採用される。従って、非特許文献１では、全ての救済解を記憶するための連想メモリ（以下、「ＣＡＭ（Content Addressable Memory）」という）が同一の集積回路上に設けられている。
【０００９】
しかし、ＢＩＲＡ回路では、カラムスペア及びロウスペアの数が増えるほど救済解の数も増えるので、全ての救済解をＣＡＭに記憶することができない場合があるという問題点がある。また、メモリテストのために新たなメモリデバイスを設ける場合には、ハードウェア規模が大きくなり、当該新たに設けられたメモリデバイスについてもメモリテストを行わなければならないという問題がある。
【００１０】
一方、従来のメモリデバイスの解析方法として、メモリデバイスの完全なフェイルビットマップを作成する方法が知られている。
【００１１】
しかし、従来のメモリデバイスの解析では、量産製造時にオンラインでウェハ又はロットの単位で情報収集をする場合には、完全なフェイルビットマップの作成に時間がかかるという問題がある。特に、完全なフェイルビットマップの作成は、ロジックテスタ及びＢＩＳＴ回路を用いる場合には現実的ではない。
【００１２】
他方、製造歩留りを向上させるための解析に加え、その解析に用いられるデータを診断する組込不良診断（以下、「ＢＩＳＤ（Built-In Self Diagnosis）」という）回路が知られている。ＢＩＳＤ回路では、メモリデバイスのビット不良、ロウ不良、カラム不良又はそれらの組み合わせなどの不良の型が判定される。ＢＩＳＤ回路では、不良位置は、必ずしも必要とされない。
【００１３】
非特許文献２は、ＢＩＳＤ回路について開示している。非特許文献２では、不良情報をオンチップで圧縮されてシグネチャが作成され、作成されたシグネチャが外部に出力されて展開され、外部でシグネチャが再構築されることによって、不良の型を判定するものである。非特許文献２では、データ収集結果が圧縮された形になるのでメモリテスタとの間のデータ転送時間が短縮され、型判定機能を実現することもできる。
【００１４】
しかし、非特許文献２のＢＩＳＤ回路では、型判定機能を外部のプログラムに依存するので、従来のメモリデバイスの解析と同様に時間がかかるだけではなく、圧縮による情報損失も発生するという問題がある。
【特許文献１】特表２００３−５０５８１４号公報
【非特許文献１】”A Built-In Self-Repair Analyzer (CRESTA) for embedded DRAMs”, International Test Conference, 2000
【非特許文献２】” Test Response Compression and Bitmap Encoding for Embedded Memories in Manufacturing Process Monitoring”, International Test Conference, 2001
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、ハードウェア規模を大きくすることなく、メモリデバイスの救済解析又は不良診断のオンチップ解析を含むテストの処理時間を短縮することである。
【課題を解決するための手段】
【００１６】
データを記憶するメモリデバイスと、
前記メモリデバイスを動作させる組込自己テスト部と、
前記メモリデバイスのメモリ出力の不良を検出する不良検出部と、
前記不良の位置を含む不良情報を記憶する不良情報記憶部と、
前記不良検出部によって検出された不良の数及び当該不良の位置を用いた不良解析を行い、当該解析結果を含む不良情報を前記不良情報記憶部に書き込む不良情報解析部と、
前記不良情報解析部の解析結果を出力する解析結果出力部と、を備えることを特徴とするオンチップ不良情報解析装置が提供される。
【００１７】
本発明の第２態様によれば、メモリデバイスを動作させ、当該メモリデバイスのメモリ出力の不良を検出し、
前記検出された不良の数及び当該不良の位置を用いた不良解析を行い、当該解析結果を含む不良情報を記憶し、
前記解析結果を出力することを特徴とするオンチップ不良情報解析方法が提供される。
【発明の効果】
【００１８】
本発明によれば、ハードウェア規模を大きくすることなく、メモリデバイスの救済解析又は不良診断などのオンチップ解析を含むテストの処理時間を短縮することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００２０】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、メモリデバイスのカラムスペア及びロウスペアの数に従って冗長割当要否及び冗長割当結果を解析する救済解析回路を有する組込冗長救済（以下、「ＢＩＲＡ（Built-In Redundancy Allocation）」という）部を備えるオンチップ不良情報解析装置の例である。
【００２１】
はじめに、本発明の実施例１に係るオンチップ不良情報解析装置１００の構成について説明する。
【００２２】
図１は、本発明の実施例１に係るオンチップ不良情報解析装置１００の構成を示すブロック図である。
【００２３】
本発明の実施例１に係るオンチップ不良情報解析装置１００は、組込自己テスト（以下、「ＢＩＳＴ（Built-In Self Test）」という）部１０１、メモリカラー１０２及びＢＩＲＡ部１０３を備え、テスト装置１１０と接続されている。
【００２４】
ＢＩＳＴ部１０１は、メモリデバイス１０２Ａの自己テストを実行する。ＢＩＳＴ部１０１は、データ、アドレス（ロウアドレス、カラムアドレス）及び制御信号をメモリデバイス１０２Ａに出力し、メモリデバイス１０２Ａに読み出し動作及び書き込み動作を行わせる。ＢＩＳＴ部１０１は、メモリデバイス１０２Ａの読み出し動作及び書き込み動作における出力信号（以下、「メモリ出力」という）の期待値を不良検出部１０２Ｂに出力する。ＢＩＳＴ部１０１は、不良が検出されたメモリデバイス１０２Ａのアドレスを不良情報解析部１０３Ａに出力する。
【００２５】
メモリカラー１０２は、メモリデバイス１０２Ａ及び不良検出部１０２Ｂを備えている。
【００２６】
メモリデバイス１０２Ａは、カラムスペア及びロウスペアを含む二次元冗長構成を有する半導体記憶装置である。メモリデバイス１０２Ａは、ＢＩＳＴ部１０１から出力されたデータ、アドレス及び制御信号に従って読み出し動作及び書き込み動作を行う。
【００２７】
不良検出部１０２Ｂは、メモリデバイス１０２Ａの出力（以下、「メモリ出力」という）とＢＩＳＴ部１０１から出力された期待値とを比較し、メモリ出力の不良を検出する。
【００２８】
ＢＩＲＡ部１０３は、不良情報解析部１０３Ａ、不良情報記憶部１０３Ｂ及び解析結果出力部１０３Ｃを備えている。
【００２９】
不良情報解析部１０３Ａは、不良検出部１０２Ｂによって不良が検出されたときに、ＢＩＳＴ部１０１から出力されたアドレスを用いた解析を行い、不良の位置（カラムアドレス）及び不良の数を含むカラム不良情報を不良情報記憶部１０３Ｂに書き込む。不良情報解析部１０３Ａは、不良検出部１０２Ｂによって検出された不良の数をロウアドレスについて解析し、当該解析結果とメモリデバイス１０２Ａの有効なカラムスペアの数に従ってロウ救済解析処理を行い、不良情報記憶部１０３Ｂに記憶されたカラム不良情報及びメモリデバイス１０２Ａの有効なロウスペアの数に従って、カラム救済解析処理を行う。不良情報解析部１０３Ａは、ロウ救済解析処理及びカラム救済解析処理において冗長割当要否及び冗長割当結果を解析し、当該解析結果を含む救済不良情報を不良情報記憶部１０３Ｂに書き込む救済解析回路を有する。
【００３０】
不良情報記憶部１０３Ｂは、不良情報解析部１０３Ａによって書き込まれる不良情報を記憶することができる回路であって、同一ビットのデータを複数持つことができる回路である。
【００３１】
解析結果出力部１０３Ｃは、不良情報記憶部１０３Ｂに記憶された救済不良情報を含む不良情報（以下、「解析結果情報」という）を読み出し、テスト装置１１０に出力する。
【００３２】
テスト装置１１０は、ＢＩＳＴ部１０１の入力信号の制御及び出力信号の観測を行うとともに、解析結果出力部１０３Ｃから出力された解析結果情報の読み出しを行う外部装置である。
【００３３】
なお、本発明の実施例１では、オンチップ不良情報解析装置１００は、複数のＢＩＲＡ部１０３を備えても良い。
【００３４】
次に、本発明の実施例１に係るメモリテストについて説明する。
【００３５】
本発明の実施例１では、図６に示されるように、所定の箇所に不良が含まれるカラムＣ０〜Ｃ７及びロウＲ０〜Ｒ５から構成されるメモリ領域、２本のカラムスペア及び２本のロウスペアを有するメモリデバイス１０２Ａについて例示する。なお、各カラムスペア及び各ロウスペアは、独立に救済可能である。
【００３６】
図２は、本発明の実施例１に係るメモリテストの処理手順を示すフローチャートである。
【００３７】
はじめに、ＢＩＳＴ部１０１は、所定の回数を上限として、メモリデバイス１０２Ａのカラムアドレスを優先的に制御するファストカラムテストを行う（Ｓ２０１）。
【００３８】
次に、不良検出部１０２Ｂは、メモリ出力とＢＩＳＴ部１０１から出力された期待値とを比較し、メモリ出力の不良を検出する（Ｓ２０２）。
【００３９】
次に、不良情報解析部１０３Ａは、後述のロウ救済解析処理（Ｓ２０３、図３）、カラム救済解析処理（Ｓ２０４、図４）及び全体救済解析処理（Ｓ２０５、図５）を行う。
【００４０】
次に、解析結果出力部１０３Ｃは、不良情報記憶部１０３Ｂに記憶された解析結果情報を読み出し、当該解析結果情報をテスト装置１１０に出力する（Ｓ２０６）。
【００４１】
本発明の実施例１に係るメモリテストは、Ｓ２０６の後に終了する。
【００４２】
なお、本発明の実施例１では、メモリテスト処理は１回のみ行われても良いし、所定の回数を上限として複数回行われても良い。
【００４３】
また、本発明の実施例１では、Ｓ２０１において、ファストカラムテストとファストロウテストが交互に行われても良い。
【００４４】
また、本発明の実施例１では、ＢＩＲＡ部１０３が複数である場合のメモリテストは、パラレル処理されても良いし、シフト処理されても良い。
【００４５】
図３は、本発明の実施例１に係るロウ救済解析処理の処理手順を示すフローチャートである。
【００４６】
はじめに、不良情報解析部１０３Ａは、図２のＳ２０２において検出された不良の数と当該不良が存在するロウアドレスを参照し、不良の数が有効なカラムスペアの数より多いロウアドレスをロウ不良と判定する（Ｓ３０１−ＹＥＳ，Ｓ３０２）。
【００４７】
次に、不良情報解析部１０３Ａは、Ｓ３０２においてロウ不良と判定されたロウアドレスにロウスペアが割り当てられることを示す冗長割当結果を含む救済不良情報を不良情報記憶部１０３Ｂに書き込む（Ｓ３０３）。
【００４８】
次に、不良情報解析部１０３Ａは、Ｓ３０３において書き込まれた救済不良情報に示されたロウアドレスの不良をマスクする（Ｓ３０４）。
【００４９】
一方、不良の数が有効なカラムスペアの数以下であるロウアドレスについては、Ｓ３０２〜Ｓ３０４は行われない（Ｓ３０１−ＮＯ）。
【００５０】
Ｓ３０１〜Ｓ３０４は、全てのロウについて終了するまで行われ（Ｓ３０５−ＮＯ）、全てのロウについて終了した場合には（Ｓ３０５−ＹＥＳ）、本発明の実施例１に係るロウ救済解析処理が終了する。
【００５１】
図４は、本発明の実施例１に係るカラム救済解析処理の処理手順を示すフローチャートである。
【００５２】
はじめに、不良情報解析部１０３Ａは、図３のＳ３０５においてマスクされた不良を除く不良の数と当該不良が存在するカラムアドレスを含むカラム不良情報を不良情報記憶部１０３Ｂに書き込む（Ｓ４０１）。その結果、図７の状態となる。
【００５３】
次に、不良情報解析部１０３Ａは、不良の数が有効なロウスペアの数より多いカラムアドレスをカラム不良と判定する（Ｓ４０２−ＹＥＳ，Ｓ４０３）。
【００５４】
次に、不良情報解析部１０３Ａは、Ｓ４０３においてカラム不良と判定されたカラムアドレスにカラムスペアが割り当てられることを示す冗長割当結果を含む救済不良情報を不良情報記憶部１０３Ｂに書き込む（Ｓ４０４）。
【００５５】
次に、不良情報解析部１０３Ａは、Ｓ４０４において書き込まれた救済不良情報に示されたカラムアドレスの不良をマスクする（Ｓ４０５）。その結果、図８の状態となる。
【００５６】
一方、不良の数が有効なロウスペアの数以下であるカラムアドレスについては、Ｓ４０３〜Ｓ４０５は行われない（Ｓ４０２−ＮＯ）。
【００５７】
Ｓ４０１〜Ｓ４０５は、不良情報記憶部１０３Ｂに記憶された全てのカラム不良情報について終了するまで行われ（Ｓ４０６−ＮＯ）、全てのカラム不良情報について終了した場合には（Ｓ４０６−ＹＥＳ）、本発明の実施例１に係るカラム救済解析処理が終了する。
【００５８】
図５は、本発明の実施例１に係る全体救済解析処理の処理手順を示すフローチャートである。
【００５９】
はじめに、不良情報解析部１０３Ａは、不良情報記憶部１０３Ｂに記憶されたカラム不良情報を参照し、不良が存在するロウアドレス又はカラムアドレスをロウ不良又はカラム不良と判定する（Ｓ５０１）。
【００６０】
次に、不良情報解析部１０３Ａは、Ｓ５０１においてロウ不良又はカラム不良と判定されたロウアドレス又はカラムアドレスにロウスペア又はカラムスペアが割り当てられることを示す冗長割当結果を含む救済不良情報を不良情報記憶部１０３Ｂに書き込む（Ｓ５０２）。
【００６１】
次に、不良情報解析部１０３Ａは、Ｓ５０２において書き込まれた救済不良情報に示されたロウアドレス又はカラムアドレスの不良をマスクする（Ｓ５０４）。
【００６２】
Ｓ５０１〜Ｓ５０３は、スペアがなくなるまで行われる（Ｓ５０４−ＮＯ）。
【００６３】
一方、スペアがなくなった場合（Ｓ５０４−ＹＥＳ）且つ不良が存在する場合には（Ｓ５０５−ＮＯ）、不良情報解析部１０３Ａは、救済不可と判定する（Ｓ５０６）。
【００６４】
本発明の実施例１に係る全体救済解析処理は、スペア及び不良がなくなった場合（Ｓ５０５−ＹＥＳ）又はＳ５０６の後に終了する。その結果、図９の状態となる。
【００６５】
なお、本発明の実施例１では、不良情報解析部１０３Ａによって不良情報記憶部１０３Ｂに書き込まれる不良情報の数は可変であって、メモリデバイス１０２Ａの規模とＢＩＲＡ部１０３の規模に応じて最適な数が選択されても良い。
【００６６】
本発明の実施例１によれば、不良情報解析部１０３Ａ及び不良情報記憶部１０３Ｂを有するＢＩＲＡ部１０３が、完全なフェイルビットマップを作成することなくメモリデバイス１０２Ａの救済解析処理を行うので、ハードウェア規模を大きくすることなく、メモリデバイス１０２Ａのメモリテストの処理時間を短縮することができる。特に、本発明の実施例１によれば、ＢＩＲＡ部１０３がＢＩＳＴ部１０１に接続され、ＢＩＳＴ部１０１によって検出される不良に従って不良解析処理を行うので、ハードウェア規模の増加を最小限に抑えることができる。
【００６７】
また、本発明の実施例１によれば、メモリテストの上限が定められた場合には、テストコストを最適化することができる。
【実施例２】
【００６８】
次に、本発明の実施例２について説明する。本発明の実施例１は、メモリデバイスのカラムスペア及びロウスペアの数に従って冗長割当要否及び冗長割当結果を解析する救済解析回路を有する組込冗長救済（以下、「ＢＩＲＡ（Built-In Redundancy Allocation）」という）部を備えるオンチップ不良情報解析装置の例であるが、本発明の実施例２は、不良の数及び不良下限数に従って不良の型を診断する不良診断回路を有する組込不良診断（以下、「ＢＩＳＤ（Built-In Self Diagnosis）」という）部を備えるオンチップ不良情報解析装置の例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００６９】
はじめに、本発明の実施例２に係るオンチップ不良情報解析装置２００の構成について説明する。
【００７０】
図１０は、本発明の実施例２に係るオンチップ不良情報解析装置２００の構成を示すブロック図である。
【００７１】
本発明の実施例２に係るオンチップ不良情報解析装置２００は、組込自己テスト（以下、「ＢＩＳＴ（Built-In Self Test）」という）部２０１、メモリカラー２０２及びＢＩＳＤ部２０３を備え、テスト装置２１０と接続されている。
【００７２】
ＢＩＳＴ部２０１は、メモリデバイス２０２Ａの自己テストを実行する。ＢＩＳＴ部２０１は、データ、アドレス（ロウアドレス、カラムアドレス）及び制御信号をメモリデバイス２０２Ａに出力し、メモリデバイス２０２Ａに読み出し動作及び書き込み動作を行わせる。ＢＩＳＴ部２０１は、メモリデバイス２０２Ａの読み出し動作及び書き込み動作における出力信号（以下、「メモリ出力」という）の期待値を不良検出部２０２Ｂに出力する。ＢＩＳＴ部２０１は、不良が検出されたメモリデバイス２０２Ａのアドレスを不良情報解析部２０３Ａに出力する。
【００７３】
メモリカラー２０２は、メモリデバイス２０２Ａ及び不良検出部２０２Ｂを備えている。
【００７４】
メモリデバイス２０２Ａは、ＢＩＳＴ部２０１から出力されたデータ、アドレス及び制御信号に従って読み出し動作及び書き込み動作を行う。
【００７５】
不良検出部２０２Ｂは、メモリデバイス２０２Ａの出力（以下、「メモリ出力」という）とＢＩＳＴ部２０１から出力された期待値とを比較し、メモリ出力の不良を検出する。
【００７６】
ＢＩＳＤ部２０３は、不良情報解析部２０３Ａ、不良情報記憶部２０３Ｂ及び解析結果出力部２０３Ｃを備えている。
【００７７】
不良情報解析部２０３Ａは、不良検出部２０２Ｂによって不良が検出されたときに、ＢＩＳＴ部２０１から出力されたアドレスを用いた解析を行い、不良の位置（カラムアドレス）及び不良の数を含むカラム不良情報を不良情報記憶部２０３Ｂに書き込む。不良情報解析部２０３Ａは、不良検出部２０２Ｂによって検出された不良の数をロウアドレスについて解析し、当該解析結果とロウ不良下限数に従ってロウ不良の型を判定するロウ不良診断処理を行い、ロウ不良診断処理の後の不良の数をカラムアドレスについて解析し、当該解析結果とメタ不良下限数に従ってメタ不良か否かを判定するメタ不良診断処理を行い、メタ不良診断処理の後の不良の数をカラムアドレスについて解析し、当該解析結果とカラム不良下限数に従ってカラム不良又は不良の型の組み合わせを判定するカラム不良診断処理を行い、当該判定結果を示す診断結果情報を含む不良情報（以下、「解析結果情報という」）を不良情報記憶部２０３Ｂに書き込む不良診断回路を有する。解析結果情報には、ロウ不良、メタ不良、カラム不良の判定結果だけではなく、ビット不良も含む各不良の型の組み合わせも含まれる。
【００７８】
不良情報記憶部２０３Ｂは、不良情報解析部２０３Ａによって書き込まれる不良情報を記憶する回路であって、同一ビットのデータを複数持つことができる回路である。
【００７９】
解析結果出力部２０３Ｃは、不良情報記憶部２０３Ｂに記憶された解析結果情報を読み出し、テスト装置２１０に出力する。
【００８０】
テスト装置２１０は、ＢＩＳＴ部１０１の入力信号の制御及び出力信号の観測を行うとともに、解析結果出力部２０３Ｃから出力された解析結果情報の読み出しを行う外部装置である。
【００８１】
なお、本発明の実施例２では、オンチップ不良情報解析装置２００は、複数のＢＩＳＤ部２０３を備えても良い。
【００８２】
次に、本発明の実施例２に係るメモリテストについて説明する。
【００８３】
本発明の実施例２では、図１５に示されるように、ロウ不良上限数Ｎｒｆ、カラム不良上限数Ｎｃｆ及びメタ不良上限数Ｎｍｆは所定の回路パラメータであって、Ｎｒｆ＝２，Ｎｃｆ＝２，Ｎｍｆ＝２とする。
【００８４】
図１１は、本発明の実施例２に係るメモリテストの処理手順を示すフローチャートである。
【００８５】
はじめに、ＢＩＳＴ部２０１は、所定の回数を上限として、メモリデバイス２０２Ａのカラムアドレスを優先的に制御するファストカラムテストを行う（Ｓ１１０１）。
【００８６】
次に、不良検出部２０２Ｂは、メモリ出力とＢＩＳＴ部２０１から出力された期待値とを比較し、メモリ出力の不良を検出する（Ｓ１１０２）。
【００８７】
次に、不良情報解析部２０３Ａは、後述のロウ不良診断処理（Ｓ１１０３、図１２）、メタ不良診断処理（Ｓ１１０４、図１３）及びカラム不良診断処理（Ｓ１１０５、図１３）を行う。
【００８８】
次に、解析結果出力部２０３Ｃは、不良情報記憶部２０３Ｂに記憶された解析結果情報を読み出し、当該解析結果情報をテスト装置２１０に出力する（Ｓ１１０６）。
【００８９】
本発明の実施例２に係るメモリテストは、Ｓ１１０６の後に終了する。
【００９０】
なお、本発明の実施例２では、メモリテストは１回のみ行われても良いし、所定の回数を上限として複数回行われても良い。
【００９１】
また、本発明の実施例２では、Ｓ１１０１において、ファストカラムテストとファストロウテストが交互に行われても良い。
【００９２】
また、本発明の実施例２では、ＢＩＳＤ部２０３が複数である場合のメモリテストは、パラレル処理されても良いし、シフト処理されても良い。
【００９３】
図１２は、本発明の実施例２に係るロウ不良診断処理の処理手順を示すフローチャートである。
【００９４】
はじめに、不良情報解析部２０３Ａは、図１１のＳ１１０２において検出された不良の数と当該不良が存在するロウアドレスを参照し、不良の数がロウ不良上限数Ｎｒｆより多いロウアドレスをロウ不良と判定する（Ｓ１２０１−ＹＥＳ，Ｓ１２０２）。
【００９５】
次に、不良情報解析部２０３Ａは、Ｓ１２０２においてロウ不良と判定されたロウアドレスがロウ不良であることを示す判定結果を含む診断結果情報を不良情報記憶部２０３Ｂに書き込む（Ｓ１２０３）。
【００９６】
次に、不良情報解析部２０３Ａは、Ｓ１２０３において書き込まれた診断結果情報に示されたロウアドレスの不良をマスクする（Ｓ１２０４）。その結果、図１６の状態となる。
【００９７】
一方、不良の数がロウ不良上限数Ｎｒｆ以下であるロウアドレスについては、Ｓ１２０２〜Ｓ１２０４は行われない（Ｓ１２０１−ＮＯ）。
【００９８】
Ｓ１２０１〜Ｓ１２０４は、全てのロウについて終了するまで行われ（Ｓ１２０５−ＮＯ）、全てのロウについて終了した場合には（Ｓ１２０５−ＹＥＳ）、本発明の実施例２に係るロウ不良診断処理が終了する。
【００９９】
図１３は、本発明の実施例２に係るメタ不良診断処理の処理手順を示すフローチャートである。
【０１００】
カラム不良の数がメタ不良上限数Ｎｍｆより多い場合には（Ｓ１３０１−ＹＥＳ）、不良情報解析部２０３Ａは、メモリデバイス２０２Ａをメタ不良と判定する（Ｓ１３０２）。
【０１０１】
次に、不良情報解析部２０３Ａは、メモリデバイス２０２Ａがメタ不良であることを示す判定結果を含む診断結果情報を不良情報記憶部２０３Ｂに書き込む（Ｓ１３０３）。
【０１０２】
一方、カラム不良の数がメタ不良上限数Ｎｍｆ以下である場合には（Ｓ１３０１−ＮＯ）、Ｓ１３０２，Ｓ１３０３は行われない。
【０１０３】
図１４は、本発明の実施例２に係るカラム不良診断処理の処理手順を示すフローチャートである。
【０１０４】
はじめに、不良情報解析部２０３Ａは、図１２のＳ１２０４においてマスクされた不良を除く不良の数と当該不良が存在するカラムアドレスを含むカラム不良情報を不良情報記憶部２０３Ｂに書き込む（Ｓ１４０１）。その結果、図１７の状態となる。
【０１０５】
次に、不良情報解析部２０３Ａは、Ｓ１４０１において書き込まれたカラム不良情報を参照し、不良の数がカラム不良上限数Ｎｃｆより多いカラムアドレスをカラム不良と判定する（Ｓ１４０２−ＹＥＳ，Ｓ１４０３）。
【０１０６】
次に、不良情報解析部２０３Ａは、Ｓ１４０３においてカラム不良と判定されたカラムアドレスがカラム不良であることを示す判定結果を含む診断結果情報を不良情報記憶部２０３Ｂに書き込む（Ｓ１４０４）。
【０１０７】
次に、不良情報解析部２０３Ａは、Ｓ１４０４において書き込まれた診断結果情報に示されたカラムアドレスの不良をマスクする（Ｓ１４０５）。その結果、図１８の状態となる。
【０１０８】
一方、不良の数がカラム不良上限数Ｎｃｆ以下であるカラムアドレスについては、Ｓ１４０３〜Ｓ１４０５は行われない（Ｓ１４０２−ＮＯ）。
【０１０９】
Ｓ１４０１〜Ｓ１４０５は、不良情報記憶部２０３Ｂに記憶された全てのカラム不良情報について終了するまで行われ（Ｓ１４０６−ＮＯ）、全てのカラム不良情報について終了した場合には（Ｓ１４０６−ＹＥＳ）、本発明の実施例２に係るカラム不良診断処理が終了する。
【０１１０】
なお、本発明の実施例２では、不良情報解析部２０３Ａによって不良情報記憶部２０３Ｂに書き込まれる不良情報の数は可変であって、メモリデバイス２０２Ａの規模とＢＩＳＤ部２０３の規模に応じて最適な数が選択されても良い。
【０１１１】
本発明の実施例２によれば、不良情報解析部２０３Ａ及び不良情報記憶部２０３Ｂを有するＢＩＳＤ部２０３が、外部のプログラムに依存することなく且つ不良情報を圧縮することなくメモリデバイス２０２Ａの不良診断処理を行うので、ハードウェア規模を大きくすることなく、メモリデバイス２０２Ａのメモリテストの処理時間を短縮することができる。特に、本発明の実施例２によれば、ＢＩＳＤ部２０３がＢＩＳＴ部２０１に接続され、ＢＩＳＴ部２０１によって検出される不良に従って不良診断処理を行うので、ハードウェア規模の増加を最小限に抑えることができる。
【０１１２】
また、本発明の実施例２によれば、メモリテストの上限が定められた場合には、テストコストを最適化することができる。
【実施例３】
【０１１３】
次に、本発明の実施例３について説明する。本発明の実施例１，２は、組込自己テスト（以下、ＢＩＳＴ部（Built-In Self Test）という）に救済解析回路と不良診断回路の何れか一方が接続されたオンチップ不良情報解析装置の例であるが、本発明の実施例３は、ＢＩＳＴ部に救済解析回路と不良診断回路の両方が接続されたオンチップ不良情報解析装置の例である。なお、本発明の実施例１，２と同様の内容についての説明は省略する。
【０１１４】
図１９は、本発明の実施例３に係るオンチップ不良情報解析装置３００の構成を示すブロック図である。
【０１１５】
本発明の実施例３に係るオンチップ不良情報解析装置３００は、ＢＩＳＴ部３０１、メモリカラー３０２及び組込冗長救済（以下、「ＢＩＲＡ（Built-In Redundancy Allocation）」という）＆組込不良診断（以下、「ＢＩＳＤ（Built-In Self Diagnosis ）」という）部３０３を備え、テスト装置３１０と接続されている。
【０１１６】
ＢＩＳＴ部３０１は、メモリデバイス３０２Ａの自己テストを実行する。ＢＩＳＴ部３０１は、データ、アドレス（ロウアドレス、カラムアドレス）及び制御信号をメモリデバイス３０２Ａに出力し、メモリデバイス３０２Ａに読み出し動作及び書き込み動作を行わせる。ＢＩＳＴ部３０１は、メモリデバイス３０２Ａの読み出し動作及び書き込み動作における出力信号（以下、「メモリ出力」という）の期待値を不良検出部３０２Ｂに出力する。ＢＩＳＴ部３０１は、不良が検出されたメモリデバイス３０２Ａのアドレスを不良情報解析部３０３Ａ，Ｂに出力する。
【０１１７】
メモリカラー３０２は、メモリデバイス３０２Ａ及び不良検出部３０２Ｂを備えている。
【０１１８】
メモリデバイス３０２Ａは、カラムスペア及びロウスペアを含む二次元冗長構成を有する半導体記憶装置である。メモリデバイス３０２Ａは、ＢＩＳＴ部３０１から出力されたデータ、アドレス及び制御信号に従って読み出し動作及び書き込み動作を行う。
【０１１９】
不良検出部３０２Ｂは、メモリデバイス３０２Ａの出力（以下、「メモリ出力」という）とＢＩＳＴ部３０１から出力された期待値とを比較し、メモリ出力の不良を検出する。
【０１２０】
ＢＩＲＡ＆ＢＩＳＤ部３０３は、不良情報解析部３０３Ａ，Ｂ、不良情報記憶部３０３Ｃ及び解析結果出力部３０３Ｄを備えている。
【０１２１】
不良情報解析部３０３Ａは、不良検出部３０２Ｂによって不良が検出されたときに、ＢＩＳＴ部３０１から出力されたアドレスを用いた解析を行い、不良の位置（カラムアドレス）及び不良の数を含むカラム不良情報を不良情報記憶部３０３Ｃに書き込む。不良情報解析部３０３Ａは、不良検出部３０２Ｂによって検出された不良の数をロウアドレスについて解析し、当該解析結果とメモリデバイス３０２Ａの有効なカラムスペアの数に従ってロウ救済解析処理を行い、不良情報記憶部３０３Ｃに記憶されたカラム不良情報及びメモリデバイス３０２Ａの有効なロウスペアの数に従って、カラム救済解析処理を行う。不良情報解析部３０３Ａは、ロウ救済解析処理及びカラム救済解析処理において冗長割当要否及び冗長割当結果を解析し、当該解析結果を含む救済不良情報を不良情報記憶部３０３Ｃに書き込む救済解析回路を有する。
【０１２２】
不良情報解析部３０３Ｂは、不良検出部３０２Ｂによって不良が検出されたときに、ＢＩＳＴ部３０１から出力されたアドレスを用いた解析を行い、不良の位置（カラムアドレス）及び不良の数を含むカラム不良情報を不良情報記憶部３０３Ｃに書き込む。不良情報解析部３０３Ｂは、不良検出部３０２Ｂによって検出された不良の数をロウアドレスについて解析し、当該解析結果とロウ不良下限数に従ってロウ不良の型を判定するロウ不良診断処理を行い、ロウ不良診断処理の後の不良の数をカラムアドレスについて解析し、当該解析結果とメタ不良下限数に従ってメタ不良か否かを判定するメタ不良診断処理を行い、メタ不良診断処理の後の不良の数をカラムアドレスについて解析し、当該解析結果とカラム不良下限数に従ってカラム不良又は不良の型の組み合わせを判定するカラム不良診断処理を行い、当該判定結果を示す診断結果情報を含む不良情報（以下、「解析結果情報」という）を不良情報記憶部３０３Ｃに書き込む不良診断回路を有する。解析結果情報には、ロウ不良、メタ不良、カラム不良の判定結果だけではなく、ビット不良も含む各不良の型の組み合わせも含まれる。
【０１２３】
不良情報解析部３０３Ａ，Ｂは、ＢＩＳＴ部３０１、メモリカラー３０２、不良情報記憶部３０３Ｃ及び解析結果出力部３０３Ｄ並びに不良情報記憶部３０３Ｃに記憶される情報を共有する。
【０１２４】
不良情報記憶部３０３Ｃは、不良情報解析部３０３Ａ，Ｂによって書き込まれる不良情報を記憶することができる回路であって、同一ビットのデータを複数持つことができる回路である。
【０１２５】
解析結果出力部３０３Ｄは、不良情報記憶部３０３Ｃに記憶された救済不良情報又は診断結果情報を含む不良情報を読み出し、テスト装置３１０に選択的に出力する。
【０１２６】
テスト装置３１０は、解析結果出力部３０３Ｄから出力された不良情報に従って所定のテストを行う外部装置である。
【０１２７】
なお、本発明の実施例３では、オンチップ不良情報解析装置３００は、複数のＢＩＲＡ＆ＢＩＳＤ部３０３を備えても良い。
【０１２８】
なお、本発明の実施例３では、メモリテストについては、本発明の実施例１，２と同様であるので説明を省略する。
【０１２９】
本発明の実施例３によれば、不良情報解析部３０３Ａ，Ｂが、ＢＩＳＴ部３０１、メモリカラー３０２、不良情報記憶部３０３Ｃ及び解析結果出力部３０３Ｄ並びに不良情報記憶部３０３Ｃに記憶される情報を共有するので、ハードウェア規模を大きくすることなく、メモリデバイス３０２Ａの救済解析及び不良診断のオンチップ解析を含むテストの処理時間を短縮することができる。特に、本発明の実施例３によれば、救済解析処理と不良診断処理が１つのＢＩＲＡ＆ＢＩＳＤ部３０３によって行われるので、メモリテストの処理時間を大幅に短縮することができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施例１に係るオンチップ不良情報解析装置１００の構成を示すブロック図である。
【図２】本発明の実施例１に係るメモリテストの処理手順を示すフローチャートである。
【図３】本発明の実施例１に係るロウ救済解析処理の処理手順を示すフローチャートである。
【図４】本発明の実施例１に係るカラム救済解析処理の処理手順を示すフローチャートである。
【図５】本発明の実施例１に係る全体救済解析処理の処理手順を示すフローチャートである。
【図６】本発明の実施例１に係るメモリデバイス１０２Ａの状態を示す概略図である。
【図７】本発明の実施例１に係るメモリデバイス１０２Ａ及び不良情報の状態を示す概略図である。
【図８】本発明の実施例１に係るメモリデバイス１０２Ａ及び不良情報の状態を示す概略図である。
【図９】本発明の実施例１に係るメモリデバイス１０２Ａ及び不良情報の状態を示す概略図である。
【図１０】本発明の実施例２に係るオンチップ不良情報解析装置２００の構成を示すブロック図である。
【図１１】本発明の実施例２に係るメモリテストの処理手順を示すフローチャートである。
【図１２】本発明の実施例２に係るロウ不良診断処理の処理手順を示すフローチャートである。
【図１３】本発明の実施例２に係るメタ不良診断処理の処理手順を示すフローチャートである。
【図１４】本発明の実施例２に係るカラム不良診断処理の処理手順を示すフローチャートである。
【図１５】本発明の実施例２に係るメモリデバイス２０２Ａの状態を示す概略図である。
【図１６】本発明の実施例２に係るメモリデバイス２０２Ａ及び不良情報の状態を示す概略図である。
【図１７】本発明の実施例２に係るメモリデバイス２０２Ａ及び不良情報の状態を示す概略図である。
【図１８】本発明の実施例２に係るメモリデバイス２０２Ａ及び不良情報の状態を示す概略図である。
【図１９】本発明の実施例３に係るオンチップ不良情報解析装置３００の構成を示すブロック図である。
【符号の説明】
【０１３１】
１０１〜３０１  ＢＩＳＴ部
１０２〜３０２  メモリカラー
１０２Ａ〜３０２Ａ  メモリデバイス
１０２Ｂ〜３０２Ｂ  不良検出部
１０３  ＢＩＲＡ部
１０３Ａ  不良情報解析部（救済解析回路）
１０３Ｂ  不良情報記憶部
１０３Ｃ  解析結果出力部
２０３  ＢＩＳＤ部
２０３Ａ  不良情報解析部（不良診断回路）
２０３Ｂ  不良情報記憶部
２０３Ｃ  解析結果出力部
３０３  ＢＩＲＡ＆ＢＩＳＤ部
３０３Ａ  不良情報解析部（救済解析回路）
３０３Ｂ  不良情報解析部（不良診断回路）
３０３Ｃ  不良情報記憶部
３０３Ｄ  解析結果出力部
１１０〜３１０  テスト装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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