(57)【要約】【課題】配線抵抗と、カソード配線に生じる寄生容量との時定数を適切に設定することでＴＦＴの閾電圧の補正に影響を与えないことが可能な表示装置を提供すること。【解決手段】行状の走査線と、列状のデータ線と、走査線およびデータ線とが交差する部分に行列状に配され、電流量に応じて自発光を行う発光素子を備える画素と、画素の各行に対応して配される電源線と、を備える画素アレイ部を含む表示装置であって、画素アレイ部は、走査線、データ線、および電源線を形成する第１配線および第２配線を備え、第１配線または第２配線のいずれかを発光素子のカソード配線として用いる場合に、配線抵抗と、電源線とカソード配線との間の寄生容量との時定数を第２のトランジスタの閾電圧を補正する時間未満とすることを特徴とする、表示装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
行状の走査線と、列状のデータ線と、前記走査線および前記データ線とが交差する部分に行列状に配され、電流量に応じて自発光を行う発光素子を備える画素と、前記画素の各行に対応して配される電源線と、を備える画素アレイ部を含む表示装置であって、
前記画素アレイ部は、前記走査線、前記データ線、および前記電源線を形成する第１配線および第２配線を備え、
前記第１配線または前記第２配線のいずれかを前記発光素子のカソード配線として用いる場合に、配線抵抗と、前記電源線と前記カソード配線との間の寄生容量との時定数を前記第２のトランジスタの閾電圧を補正する時間未満とすることを特徴とする、表示装置。
【請求項２】
前記時定数は０．１マイクロ秒未満であることを特徴とする、請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、より詳細には、電流量に応じて自発光を行う発光素子を画素に用いたアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
平面で薄型の表示装置として、液晶を用いた液晶表示装置、プラズマを用いたプラズマ表示装置等が実用化されている。
【０００３】
液晶表示装置は、バックライトを設け、電圧の印加によって液晶分子の配列を変化させることでバックライトからの光を通過させたり遮断したりすることで画像を表示する表示装置である。また、プラズマ表示装置は、基板内に封入されたガスに対して電圧を印加することでプラズマ状態となり、プラズマ状態から元の状態に戻る際に生じるエネルギーによって発生する紫外線が、蛍光体に照射されることで可視光となり、画像を表示する表示装置である。
【０００４】
一方、近年においては、電圧を印加すると素子自体が発光する有機ＥＬ（エレクトロルミネッセンス）素子を用いた自発光型の表示装置の開発が進んでいる。有機ＥＬ素子は、電解によってエネルギーを受けると、基底状態から励起状態へ変化し、励起状態から基底状態に戻るときに、差分のエネルギーを光として放出する。有機ＥＬ表示装置は、この有機ＥＬ素子が放出する光を用いて画像を表示する表示装置である。
【０００５】
自発光型表示装置は、バックライトを必要とする液晶表示装置とは異なり、素子が自ら発光するためにバックライトを必要としないため、液晶表示装置に比べて薄く構成することが可能である。また、液晶表示装置と比べて、動画特性、視野角特性、色再現性等が優れているため、有機ＥＬ表示装置は次世代の平面薄型表示装置として注目されている。
【０００６】
有機ＥＬ素子を画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を各画素に
集積して形成したアクティブマトリクス型の平面自発光表示装置の開発が盛んに行われている。アクティブマトリクス型の平面自発光表示装置については、例えば特許文献１〜５に記載されている。
【０００７】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のアクティブマトリクス型平面自発光表示装置は、プロセス変動によって発光素子を駆動するためのＴＦＴの閾電圧や移動度がばらついてしまう。また、有機ＥＬ素子の特性も経時的に変動する。このようなＴＦＴの特性のばらつきや有機ＥＬ素子の特性変動は、画面の発光輝度に影響を与えてしまう。従って、画面全体にわたって発光輝度を均一に制御するために、各画素においてＴＦＴの特性のばらつきや有機ＥＬ素子の特性変動を補正する必要があり、かかる補正機能を画素ごとに備えたアクティブマトリクス型平面自発光表示装置が提案されている。
【０００９】
従来、ＴＦＴの移動度を補正するための時間（移動度補正時間）を決定するために、画素回路に補助容量を形成した場合、当該補助容量は電源電圧等の固定電位または補助電極を介してカソード接続を行っていた。また、カソード配線は低抵抗材料が選択されていたが、レイアウト的な制約もあり、カソード配線には第１配線を用いていた。第１配線は第２配線に比べて抵抗が高く、カソード電位が変動してしまう問題があった。そして、カソード電位が変動することによって、発光素子を駆動するためのＴＦＴの閾電圧の補正に影響を及ぼしてしまう問題があった。
【００１０】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、配線抵抗と、カソード配線に生じる寄生容量との時定数を適切に設定することでＴＦＴの閾電圧の補正に影響を与えないことが可能な、新規かつ改良された表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明のある観点によれば、行状の走査線と、列状のデータ線と、走査線およびデータ線とが交差する部分に行列状に配され、電流量に応じて自発光を行う発光素子を備える画素と、画素の各行に対応して配される電源線と、を備える画素アレイ部を含む表示装置であって、画素アレイ部は、走査線、データ線、および電源線を形成する第１配線および第２配線を備え、第１配線または第２配線のいずれかを発光素子のカソード配線として用いる場合に、配線抵抗と、電源線とカソード配線との間の寄生容量との時定数を第２のトランジスタの閾電圧を補正する時間未満とすることを特徴とする、表示装置が提供される。
【００１２】
かかる構成によれば、表示装置は、行状の走査線と、列状のデータ線と、走査線およびデータ線とが交差する部分に行列状に配され、電流量に応じて自発光を行う発光素子を備える画素と、画素の各行に対応して配される電源線と、を備える画素アレイ部を含んで構成される。かかる構成において、画素アレイ部は、走査線、データ線、および電源線を形成する第１配線および第２配線を備えており、第１配線または第２配線のいずれかを発光素子のカソード配線として用いる場合に、配線抵抗と、電源線とカソード配線との間の寄生容量との時定数を第２のトランジスタの閾電圧を補正する時間未満とする。その結果、配線抵抗と、カソード配線に生じる寄生容量との時定数を適切に設定することでＴＦＴの閾電圧の補正に影響を与えずに、ＴＦＴの閾電圧を補正することができる。
【００１３】
時定数は０．１マイクロ秒未満であってもよい。その結果、０．１マイクロ秒未満となるように、配線抵抗と、カソード配線に生じる寄生容量との時定数を設定することで、ＴＦＴの閾電圧の補正に影響を与えずに、ＴＦＴの閾電圧を補正することができる。
【発明の効果】
【００１４】
以上説明したように本発明によれば、配線抵抗と、カソード配線に生じる寄生容量との時定数を適切に設定することでＴＦＴの閾電圧の補正に影響を与えないことが可能な、新規かつ改良された表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
まず、本発明の一実施形態にかかる表示装置１００について説明する。図１は、本発明の一実施形態にかかる表示装置１００の構成について説明する説明図である。以下、図１を用いて本発明の一実施形態にかかる表示装置１００の構成について説明する。
【００１７】
図１に示したように、本発明の一実施形態にかかる表示装置１００は、行列状に配置される複数の画素１０１からなる画素アレイ部１０２と、水平セレクタ（ＨＳＥＬ）１０３と、ライトスキャナ（ＷＳＣＮ）１０４と、電源スキャナ（ＤＳＣＮ）１０５と、を含んで構成される。
【００１８】
画素アレイ部１０２は、ライトスキャナ１０４から伸びる複数の（本実施形態ではｍ本の）走査線ＷＳＬ１〜ＷＳＬｍと、水平セレクタ１０３から伸びる複数の（本実施形態ではｎ本の）データ線ＤＴＬ１〜ＤＴＬｎと、走査線とデータ線とが交差する部分に行列状に配置される複数の（本実施形態ではｍ×ｎ個の）画素（ＰＸＬＣ）１０１と、画素１０１の各行に対応して電源スキャナ１０５から伸びる電源線ＤＳＬ１〜ＤＳＬｍと、を備えている。ライトスキャナ１０４は、本発明の走査信号制御部の一例であり、走査線ＷＳＬ１〜ＷＳＬｍに順次制御信号を供給して画素１０１を行単位で線順次走査するものである。本実施形態においては、走査方式としては順次走査方式を採るが、本発明においては飛び越し走査によって走査を行ってもよい。電源スキャナ１０５は、本発明の電源制御部の一例であり、ライトスキャナ１０４による線順次走査に合わせて、電源線ＤＳＬ１〜ＤＳＬｍに対して、第１電位と、第１電位より低い第２電位とで切り替わる電源電圧を供給するものである。水平セレクタ１０３は、本発明の映像信号制御部の一例であり、ライトスキャナ１０４による線順次走査に応じて、データ線ＤＴＬ１〜ＤＴＬｎに対して映像信号となる信号電位、および基準電位の供給を制御するものである。
【００１９】
１つの画素１０１は、例えば赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、青色を発光する青色発光副画素のいずれかで構成されていてもよい。また、各画素を構成する発光素子は線順次駆動されるものとし、表示フレームレートをＦＲ（回／秒）とする。すなわち、ある行に配置された画素１０１のそれぞれを構成する発光素子が同時に駆動される。言い換えると、１つの行を構成する各発光素子にあっては、その発光・非発光タイミングが、各発光素子が属する行単位で制御される。まお、1つの行を構成する各画素について映像信号を書き込む処理は、全ての画素について同時に映像信号を書き込む処理であってもよく、画素ごとに順次映像信号を書き込む処理であってもよい。いずれの書き込み処理を採用するかは、回路の構成に応じて適宜選択すればよい。
【００２０】
上述したように、プロセス変動によって発光素子を駆動するためのＴＦＴの閾電圧や移動度がばらついてしまい、有機ＥＬ素子の特性も経時的に変動するので、画面全体にわたって発光輝度を均一に制御するために、各画素においてＴＦＴの特性のばらつきや有機ＥＬ素子の特性変動を補正する。つまり、ある行に配列された各発光素子の水平走査期間が終了するまでに、発光素子を駆動するＴＦＴの閾電圧の補正処理、映像信号書き込み処理、および移動度補正処理が行われる。なお、映像信号書き込み処理や移動度補正処理は、ある行に配列された各発光素子の水平走査期間内に行われる必要がある。一方、ＴＦＴの閾電圧補正処理、および閾電圧補正処理に伴う前処理は、当該水平走査期間に先行して行ってもよい。
【００２１】
そして、上述したＴＦＴの閾電圧の補正処理、映像信号書き込み処理、および移動度補正処理が全て終了した後に、ある行に配列された各発光素子を構成する発光部を発光させる。上述の各処理が終了した後に直ちに発光部を発光させてもよく、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発行部を発光させてもよい。この所定の期間は表示装置１００の仕様や、画素１０１を駆動する駆動回路の構成等によって適宜設定してもよい。本実施形態においては、説明の便宜上、上述の各処理が終了した後に直ちに発光部を発光させる構成を採るものとするが、本発明はかかる例に限定されないことは言うまでもない。
【００２２】
そして、ある行（例えばｘ行目）に配列された各発光素子を構成する発光部の発光は、第（ｘ＋ｘ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。ここでｘ’は表示装置１００の設計仕様によって決定することが出来るパラメータである。すなわち、ある表示フレームの第ｘ行目に配列された各発光素子を構成する発光部の発光は、第（ｘ＋ｘ’−１）番目の水平走査期間まで継続される。一方、第（ｘ＋ｘ’）行目に配列された各発光素子の水平走査期間の始期から、次の表示フレームにおける第ｘ番目の水平走査期間内において、映像信号書き込み処理や移動度補正処理が完了するまで、第ｘ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。上述した非発光状態の期間（単に「非発光期間」とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ぼけが低減され、動画品位をより優れたものとすることができる。ただし、各画素の発光状態・非発光状態はかかる例に限定されるものではない。また、水平走査期間の時間長は、（１／ＦＲ）×（１／ｍ）秒未満の時間長である。また、（ｘ＋ｘ’）の値がｍを超える場合には、超え多分の水平走査期間は、当該表示フレームの次の表示フレームにおいて処理される。
【００２３】
以上、図１を用いて本発明の一実施形態にかかる表示装置１００の構成について説明した。次に、本発明の一実施形態にかかる画素１０１の構成について説明する。
【００２４】
図２は、本発明の一実施形態にかかる画素１０１の構成について説明する説明図である。以下、図２を用いて本発明の一実施形態にかかる画素１０１の構成について説明する。
【００２５】
図２に示したように、本発明の一実施形態にかかる画素１０１は、トランジスタ１Ａ、および１Ｂと、キャパシタ１Ｃと、有機ＥＬ素子１Ｄと、を含んで構成される。なお、以下の説明においては、トランジスタ１Ａ、１Ｂはエンハンスメント型の電界効果型トランジスタ（ＦＥＴ）であるとして説明するが、本発明はこれに限られるものではない。トランジスタ１Ａ、１Ｂにデプレッション型のトランジスタが用いられていてもよい。また、トランジスタ１Ａ、１Ｂはシングルゲート型であってもよく、デュアルゲート型（ダブルゲート型）であってもよい。さらに、トランジスタ１Ａ、１Ｂのソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することが出来るだけでなく、金属、合金、導電性粒子、およびこれらの積層構造、有機材料（導電性高分子）からなる層から構成してもよい。
【００２６】
トランジスタ１Ａは、図２に図示したように、ゲートがライトスキャナ１０４から伸びる走査線ＷＳＬ１に接続され、ソースまたはドレインのいずれか一方が水平セレクタ１０３から伸びるデータ線ＤＴＬ１に接続され、他方がトランジスタ１Ｂのゲートに接続されている。そして、トランジスタ１Ａは走査線から供給される信号に応じて導通する。
【００２７】
トランジスタ１Ｂは、ソースまたはドレインのいずれか一方が有機ＥＬ素子１Ｄに接続され、他方が電源スキャナ１０５から伸びる電源線ＤＳＬ１に接続される。本実施形態では、トランジスタ１Ｂのソースが有機ＥＬ素子１Ｄのアノードに接続されており、ドレインが電源スキャナ１０５から伸びる電源線ＤＳＬ１に接続される。ここで、トランジスタ１Ｂは、有機ＥＬ素子１Ｄが発光する発光状態においては、発光電流Ｉｄｓを以下の数式１に従って流すように駆動する。なお、数式１において各項は、それぞれ以下のものを示している。
μ    ：トランジスタ１Ｂの実効的な移動度
Ｖｇｓ：トランジスタ１Ｂのゲート−ソース間の電位差
Ｖｔｈ：トランジスタ１Ｂの閾電圧
ｋ    ：（１／２）・（Ｗ／Ｌ）・Ｃｏｘ
Ｌ    ：チャネル長
Ｗ    ：チャネル幅
Ｃｏｘ：（ゲート絶縁層の比誘電率）・（真空の誘電率）／（ゲート絶縁層の厚さ）
【００２８】
Ｉｄｓ＝ｋ・μ・（Ｖｇｓ−Ｖｔｈ）２
・・・（数式１）
【００２９】
この発光電流Ｉｄｓが有機ＥＬ素子１Ｄを流れることにより、有機ＥＬ素子１Ｄが自発光する。さらに発光電流Ｉｄｓの値の大小によって有機ＥＬ素子１Ｄの発光輝度が変化することになる。
【００３０】
キャパシタ１Ｃは、図２に図示したように、有機ＥＬ素子１Ｄのアノードに接続されているトランジスタ１Ｂのソースまたはドレインのいずれか一方と、トランジスタ１Ｂのゲートとの間に設けられる。本実施形態では、トランジスタ１Ｂのソースが有機ＥＬ素子１Ｄのアノードに接続されているので、キャパシタ１Ｃはトランジスタ１Ｂのソースとゲートとの間に設けられる。
【００３１】
有機ＥＬ素子１Ｄは、電流量に応じて自発光を行う発光素子の一例である。有機ＥＬ素子１Ｄのアノードはトランジスタ１Ｂのソースと接続され、カソードは接地配線１Ｈに接続されている。動作の詳細については後述するが、図２に示した画素１０１の構成において、キャパシタ１Ｃにはトランジスタ１Ａの導通によって、データ線ＤＴＬ１から供給された信号電位を保持する。そして、トランジスタ１Ｂは電源線ＤＳＬ１から電流の供給を受けることによって、キャパシタ１Ｃに保持された電位に応じて駆動電流を有機ＥＬ素子１Ｄに流す。駆動電流を有機ＥＬ素子１Ｄに流すことによって有機ＥＬ素子１Ｄは自発光を行う。なお、本発明はかかる例に限られないことは言うまでも無く、例えば、有機ＥＬ素子１Ｄのカソードがグランド（ＧＮＤ）に接続される構成をとってもよい。
【００３２】
また、図２に示した画素１０１の構成において、電源スキャナ１０５は、トランジスタ１Ａが導通した後で水平セレクタ１０３がデータ線ＤＴＬ１に基準電位を供給している間に、電源線ＤＳＬ１の電位を、第１電位と、第１電位より低い第２電位との間で切り替えて、トランジスタ１Ｂの閾電圧Ｖｔｈに相当する電圧をキャパシタ１Ｃに保持する。このようにトランジスタ１Ｂの閾電圧Ｖｔｈに相当する電圧をキャパシタ１Ｃに保持することで、トランジスタ１Ｂの閾電圧を補正することができ、画素間でばらつきが生じるトランジスタ１Ｂの閾電圧の影響をキャンセルすることができる。
【００３３】
なお、本実施形態では、水平セレクタ１０３がデータ線ＤＴＬ１に供給する基準電位を２種類設定し、２つの基準電位をデータ線ＤＴＬ１に供給することによって、トランジスタ１Ｂの閾電圧を補正することを特徴としている。
【００３４】
また、動作の詳細については後述するが、図２に示した画素１０１の構成において、水平セレクタ１０３は、トランジスタ１Ａが非導通であるタイミングでデータ線ＤＴＬ１の電位を信号電位に切り替え、その後ライトスキャナ１０４は走査線ＷＳＬ１に制御信号を印加することによってトランジスタ１Ａを導通させて、さらにその後、ライトスキャナ１０４は走査線ＷＳＬ１への制御信号の印加を停止する。このように制御信号の印加を制御することによって、トランジスタ１Ｂのソース電位を制御し、すなわちトランジスタ１Ｂの移動度を補正することができる。
【００３５】
以上、図２を用いて本発明の一実施形態にかかる画素１０１の構成について説明した、なお、本発明においては、画素１０１を構成する回路は図２に示した例に限られない。次に、本発明の一実施形態にかかる画素１０１に入力される信号と、トランジスタ１Ｂの電位のとの関係について説明する。
【００３６】
図３は、本発明の一実施形態にかかる画素１０１に入力される信号と、トランジスタ１Ｂの電位のとの関係について説明する説明図である。以下、図３を用いて、本発明の一実施形態にかかる画素１０１に入力される信号と、トランジスタ１Ｂの電位のとの関係について説明する。なお、以降のタイミングチャートにおいては各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合とは必ずしも一致するものではない。
【００３７】
図３は、時間軸を共通にして、走査線に供給される走査線電位、電源線に供給される電源線電位、データ線に供給されるデータ線電位の変化を示し、さらにトランジスタ１Ｂのゲート電位Ｖｇおよびソース電位Ｖｓの変化についても示している。
【００３８】
まず、発光期間（Ａ）において、電源線ＤＳＬ１には電源スキャナ１０５から第１の電位が供給されており、有機ＥＬ素子１Ｄに電流が流れることで有機ＥＬ素子１Ｄは自発光を行う。電源スキャナ１０５から供給される電位が第１の電位より低い第２の電位に遷移すると、発光期間が完了する。電源スキャナ１０５から電源線ＤＳＬ１に供給される電位が第２の電位に遷移することで、トランジスタ１Ｂのゲート電位Ｖｇおよびソース電位Ｖｓがともに低下する。
【００３９】
その後、期間（Ｂ）と期間（Ｃ）との境目で走査線ＷＳＬ１から供給される走査線電位がＬＯＷ（低電位側）からＨＩＧＨ（高電位側）に遷移する。走査線ＷＳＬ１に供給される電位が高電位側に遷移することでトランジスタ１Ａは導通する。これにより、トランジスタ１Ｂのゲート電位Ｖｇはやや上昇するが、ソース電位Ｖｓはさらに低下する。このときのソース電位ＶｓをＶｃｃ＿Ｌとする。この期間（Ｂ）と期間（Ｃ）とを合わせて閾値補正準備期間とする。
【００４０】
閾値補正準備期間が完了して、電源スキャナ１０５から電源線ＤＳＬ１に供給される電位が、第２の電位から第１の電位に遷移すると、トランジスタ１Ｂのゲート電位Ｖｇは一定のままで、ソース電位Ｖｓは緩やかに上昇を始める。この期間を閾値補正期間（Ｄ）とする。この閾値補正期間（Ｄ）によって、トランジスタ１Ｂのゲート電位Ｖｇとソース電位Ｖｓとの間に、トランジスタ１Ｂの閾電圧Ｖｔｈに相当する電位差が保持されることになる。なお、本実施形態における画素１０１においては、トランジスタ１Ｂの閾電圧Ｖｔｈに相当する電位差はキャパシタ１Ｃに保持されることになる。
【００４１】
その後、走査線ＷＳＬ１に供給される電位がＬＯＷからＨＩＧＨに変化することで、トランジスタ１Ｂのゲート電位Ｖｇとソース電位Ｖｓとが共に上昇を始める。この期間をサンプリング期間および移動度補正期間（Ｅ）とする。サンプリング期間および移動度補正期間（Ｅ）が始まるまでに、データ線電位がＶｉｎに上昇する。よって、トランジスタ１Ｂのゲート電位Ｖｇには、データ線電位Ｖｉｎに相当する電位が足しこまれる形で上昇する。なお本実施形態における画素１０１においては、トランジスタ１Ｂの閾電圧Ｖｔｈにデータ線電位Ｖｉｎに相当する電位が足しこまれた電位に相当する電位差はキャパシタ１Ｃに保持されるとともに、トランジスタ１Ｂの移動度を補正するための電圧ΔＶがキャパシタ１Ｃから差し引かれる。なお、電圧ΔＶは、トランジスタ１Ｂの移動度が大きい場合には大きく、移動度が小さい場合には小さい値となる。
【００４２】
その後、走査線ＷＳＬ１に供給される電位がＨＩＧＨからＬＯＷに変化することでサンプリング期間および移動度補正期間（Ｅ）が終了する。さらに、データ線電位が基準電位Ｖｏに遷移することで映像信号電位Ｖｉｎに応じた輝度で有機ＥＬ素子１Ｄが発光を開始する。この期間を発光期間（Ｆ）とする。この際に、映像信号電位Ｖｉｎはトランジスタ１Ｂの閾電圧Ｖｔｈに相当する電圧と、移動度を補正する電圧ΔＶとによって調整されており、有機ＥＬ素子１Ｄの発光輝度は、トランジスタ１Ｂの閾電圧Ｖｔｈや、移動度μのばらつきに影響を受けることは無い。なお、発光期間（Ｆ）の最初でいわゆるブートストラップ動作が行われ。トランジスタ１Ｂのゲート−ソース間電圧ＶｇｓはＶｇｓ＝Ｖｔｈ＋Ｖｉｎ−ΔＶで一定に維持したまま、トランジスタ１Ｂのゲート電位Ｖｇとソース電位Ｖｓとが上昇する。これにより、発光期間（Ｆ）では有機ＥＬ素子１Ｄの発光輝度を一定に保つことができる。
【００４３】
以上、図３を用いて本発明の一実施形態にかかる画素１０１に入力される信号と、トランジスタ１Ｂの電位のとの関係について説明した。次に、上述した画素１０１の動作を具体的に説明する。上述した画素１０１の動作については、例えば特開２００７−３１０３１１号公報等に掲載されているが、以下において図面を参照しながら詳細に説明する。
【００４４】
図４Ａ、および図４Ｂは、本発明の一実施形態にかかる画素１０１の動作について具体的に説明する説明図である。以下、図４Ａ、および図４Ｂを用いて本発明の一実施形態にかかる画素１０１の動作について具体的に説明する。なお、図４Ａ、および図４Ｂには、有機ＥＬ素子１Ｄの寄生容量１Ｉについても示している。
【００４５】
図４Ａの（ａ）は、図３の発光期間（Ａ）における画素１０１の動作について示したものである。発光期間（Ａ）では、電源線ＤＳＬ１には電源スキャナ１０５から第１の電位Ｖｃｃ＿Ｈが供給されており、トランジスタ１Ｂには電流Ｉｄｓが流れる。図４Ａの（ｂ）は、期間（Ｂ）における画素１０１の動作について示したものである。期間（Ｂ）では、電源線ＤＳＬ１には電源スキャナ１０５から第２の電位Ｖｃｃ＿Ｌが供給されている。
【００４６】
図４Ａの（ｃ）は、期間（Ｃ）における画素１０１の動作について示したものである。期間（Ｃ）では、走査線ＷＳＬ１から供給される走査線電位がＬＯＷ（低電位側）からＨＩＧＨ（高電位側）に遷移し、トランジスタ１Ａは導通する。このとき、データ線ＤＴＬ１には基準電位Ｖｏが印加されている。従って、トランジスタ１Ｂのゲートｇの電位ＶｇはＶｏである。また、トランジスタ１Ｂのソースｓの電位ＶｓはＶｃｃ＿Ｌである。従って、このときのトランジスタ１Ｂのゲート−ソース間電圧ＶｇｓはＶｏ−Ｖｃｃ＿Ｌである。このときのゲート−ソース間電圧Ｖｇｓがトランジスタ１Ｂの閾電圧Ｖｔｈ以上となるようにＶｏおよびＶｃｃ＿Ｌを設定する。トランジスタ１Ｂの閾電圧Ｖｔｈ以上となることで、トランジスタ１Ｂは導通状態となる。
【００４７】
図４Ａの（ｄ）は、閾値補正期間（Ｄ）における画素１０１の動作について示したものである。閾値補正期間（Ｄ）では、電源線ＤＳＬ１には電源スキャナ１０５から第１の電位Ｖｃｃ＿Ｈが供給されており、トランジスタ１Ｂのソースｓの電位Ｖｓが緩やかに上昇を始める。そして、トランジスタ１Ｂのゲート−ソース間電圧Ｖｇｓが閾電圧Ｖｔｈに達すると、トランジスタ１Ｂは非導通状態となる。
【００４８】
図４Ｂの（ｅ）は、閾値補正期間（Ｄ）の後における画素１０１の動作について示したものである。閾値補正期間（Ｄ）の後に走査線ＷＳＬ１から供給される走査線電位がＨＩＧＨ（高電位側）からＬＯＷ（低電位側）に遷移すると、トランジスタ１Ａは非導通状態となる。このとき、トランジスタ１Ｂのゲート−ソース間電圧Ｖｇｓは閾電圧Ｖｔｈを維持している。図４Ｂの（ｆ）は、図４Ｂの（ｅ）の後に、データ線ＤＴＬ１には映像信号電位Ｖｉｎが印加されている場合の画素１０１の動作について示した説明図である。
【００４９】
図４Ｂの（ｇ）は、サンプリング期間および移動度補正期間（Ｅ）における画素１０１の動作について示したものである。サンプリング期間および移動度補正期間（Ｅ）では、走査線ＷＳＬ１から供給される走査線電位がＬＯＷ（低電位側）からＨＩＧＨ（高電位側）に遷移し、トランジスタ１Ａは導通状態となる。これにより、データ線ＤＴＬ１に印加されている映像信号電位Ｖｉｎがトランジスタ１Ｂのゲートｇに印加されるので、電位Ｖｉｎだけゲートｇの電位が上昇する。一方、キャパシタ１Ｃと有機ＥＬ素子１Ｄの寄生容量１Ｉとのカップリングによって、トランジスタ１Ｂのソースｓのソース電位Ｖｓも上昇する。より具体的には、有機ＥＬ素子１Ｄがカットオフ状態（ハイインピーダンス）であるため、トランジスタ１Ｂに流れる発光電流Ｉｄｓ（ドレイン−ソース間電流）は寄生容量１Ｉに流れる。発光電流Ｉｄｓが流れ込むことで寄生容量１Ｉが充電され、トランジスタ１Ｂのソース電位Ｖｓは上昇する。そして、トランジスタ１Ｂのゲート−ソース間電圧Ｖｇｓは、「Ｖｉｎ＋Ｖｔｈ−ΔＶ」となる。ここで、ΔＶは、画素１０１におけるトランジスタ１Ｂの移動度を補正する移動度補正項である。
【００５０】
図４Ｂの（ｈ）は、発光期間（Ｆ）における画素１０１の動作について示したものである。発光期間（Ｆ）では、走査線ＷＳＬ１から供給される走査線電位がＨＩＧＨ（高電位側）からＬＯＷ（低電位側）に遷移し、トランジスタ１Ａは非導通状態となる。トランジスタ１Ａは非導通状態となることでトランジスタ１Ｂのゲートｇはデータ線ＤＴＬ１から切り離される。そして、トランジスタ１Ｂに流れる発光電流Ｉｄｓが有機ＥＬ素子１Ｄに流れ始める。そのため、有機ＥＬ素子１Ｄのアノード電位、すなわちトランジスタ１Ｂのソースｓの電位は発光電流Ｉｄｓに応じて上昇する。キャパシタ１Ｃのブートストラップ動作によって、トランジスタ１Ｂのソースｓの電位の上昇に伴ってトランジスタ１Ｂのゲートｇの電位も上昇を始める。また、トランジスタ１Ｂのソースｓの電位が上昇することで、有機ＥＬ素子１Ｄの閾電圧Ｖｅｌを超えるため、有機ＥＬ素子１Ｄは発光を開始する。
【００５１】
図５は、図２で示した表示装置１００において、補助容量としてキャパシタ１Ｊを配置した場合の回路構成について説明する説明図であり、図６は、図５に示した回路構成を具現するレイアウトの一例について説明する説明図である。
【００５２】
有機ＥＬ素子１Ｄおよびキャパシタ１Ｊが接続されるカソード配線１Ｈは低抵抗材料であることが望ましい。そして、低温ポリシリコンで回路を形成する場合には第２配線が用いられる場合が多い。また、カソード配線１Ｈにアノード電極で形成される補助電極が用いられる場合もある。しかし、精細度の高い画素については、レイアウト面積の制約上、第２配線や補助配線をカソード配線１Ｈに用いることが困難となる。
【００５３】
図７Ａは、一般的な低温ポリシリコンのＴＦＴ構造について示す説明図である。図７Ａに示したように、一般的な低温ポリシリコンのＴＦＴ１１は、第１配線１２と、第１配線１２を覆って形成されるゲート酸化膜１３と、ゲート酸化膜１３の上部の一部に形成されるポリシリコン１４と、ゲート酸化膜１３およびポリシリコン１４を覆うように形成される酸化膜１５と、酸化膜１５の上部に形成され、ポリシリコン１４と接続するように形成される第２配線１６と、酸化膜１５および第２配線１６を覆うように形成される平坦化膜１７と、平坦化膜１７の上部の一部に形成される有機ＥＬアノード電極１８と、を含んで構成される。
【００５４】
図７Ａに示したＴＦＴ１１は、有機ＥＬアノード電極１８の配線に第２配線１６を用いた場合の構造を示したものである。そして、この場合には図７Ａには図示していないが、有機ＥＬカソード電極の配線には第１配線１２を用いられる。
【００５５】
図７Ｂは、一般的な低温ポリシリコンのＴＦＴ構造の別の例について示す説明図である。図７Ｂに示したように、一般的な低温ポリシリコンのＴＦＴ２１は、第１配線２２と、第１配線２２を覆って形成されるゲート酸化膜２３と、ゲート酸化膜２３の上部の一部に形成されるポリシリコン２４と、ゲート酸化膜２３およびポリシリコン２４を覆うように形成される酸化膜２５と、酸化膜２５の上部に形成され、ポリシリコン２４および第１配線２２と接続するように形成される第２配線２６と、酸化膜２５および第２配線２６を覆うように形成される平坦化膜２７と、平坦化膜２７の上部の一部に形成される有機ＥＬアノード電極２８と、有機ＥＬカソード電極２９と、有機ＥＬアノード電極２８の一部分の上部に形成される有機ＥＬ３０と、平坦化膜３１と、を含んで構成される。
【００５６】
図７Ｂに示したＴＦＴ２１は、有機ＥＬアノード電極２８の配線に第２配線２６を用いている。そして、有機ＥＬカソード電極２９の配線には第１配線２２を用いている。そして、有機ＥＬアノード電極２８と有機ＥＬカソード電極２９との間に電流を流すことで、有機ＥＬ３０は自発光を行う。
【００５７】
図８は、本発明の一実施形態にかかる表示装置１００において、カソード配線に第１配線を用いた場合における、画素１０１の等価回路について説明する説明図である。カソード配線に第１配線を用いた場合、一般に第１配線は第２配線に比べて高抵抗の材質であるため、画素１０１は有機ＥＬ素子１Ｄのカソード側にカソード抵抗１Ｋが入るのと等価な回路となる。また、図８には電源線ＤＳＬ１とカソード配線（第１配線）との間の寄生容量Ｃｐについても示している。
【００５８】
図９は、図８に示したように画素１０１を構成した場合において、図３に示したようなタイミングで駆動を行ったときの、各電位および図８のａ点のノードの電位変動（カソード電位の変動）について説明する説明図である。図８の画素１０１は、寄生容量Ｃｐとカソード抵抗１Ｋとで積分回路が形成されている状態となっている。従って、図９に示したように、図８のａ点は、閾値補正期間（Ｄ）が開始するとともにカソード電位が上昇し、画素１０１の回路の時定数で、カソード電位は元の電位に戻る。
【００５９】
しかし、カソード抵抗１Ｋの抵抗値が大きくなると、図９に破線で示したようにカソード電位が元の電位に戻るまでに時間がかかってしまう。そして、閾値補正期間（Ｄ）が終わるまでにカソード電位が元の電位に戻らないと、トランジスタ１Ｂの閾電圧を補正することができなくなってしまう。
【００６０】
そこで、本実施形態においては、カソード配線に第１配線を用いた場合において、寄生容量Ｃｐと、カソード抵抗１Ｋの抵抗値Ｒｃａｔｈとによる時定数を、閾値補正期間ｔｖｔｈを考慮するように設定することで、トランジスタ１Ｂの閾電圧の補正に影響を与えないようにすることを特徴とする。
【００６１】
すなわち、具体的には、寄生容量Ｃｐと、カソード抵抗１Ｋの抵抗値Ｒｃａｔｈとによる時定数を、閾値補正期間ｔｖｔｈ未満となるように設定する。つまり、
ｔｖｔｈ＞Ｃｐ×Ｒｃａｔｈ
となるように時定数を設定する。このように設定することで、トランジスタ１Ｂの閾電圧の補正に影響を与えないようにすることができる。ここで、閾値補正に要する時間は５マイクロ秒程度であることが望ましい。これから、寄生容量Ｃｐと、カソード抵抗１Ｋの抵抗値Ｒｃａｔｈとによる時定数は０．５マイクロ以内であることが望ましい。
【００６２】
また、ハイフレームレートを考慮した場合には、Ｃｐ×Ｒｃａｔｈ＜０．１マイクロ秒となるように時定数を設定してもよい。寄生容量Ｃｐと、カソード抵抗１Ｋの抵抗値Ｒｃａｔｈとによる時定数を０．１マイクロ秒未満となるように設定することで、トランジスタ１Ｂの閾電圧の補正に影響を与えずに、トランジスタ１Ｂの閾電圧を補正することができる。
【００６３】
以上、本発明の一実施形態にかかる表示装置１００における、カソード配線に第１配線を用いた場合の設定について説明した。
【００６４】
以上説明したように、本発明の一実施形態によれば、配線抵抗と、カソード配線に生じる寄生容量との時定数を適切に設定することで、ＴＦＴの閾電圧の補正に影響を与えないようにすることができる。
【００６５】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００６６】
本発明は、表示装置に適用可能であり、特に電流量に応じて自発光を行う発光素子を画素に用いたアクティブマトリクス型の表示装置に適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態にかかる表示装置１００の構成について説明する説明図である。
【図２】本発明の一実施形態にかかる画素１０１の構成について説明する説明図である。
【図３】画素１０１に入力される信号と、トランジスタ１Ｂの電位のとの関係について説明する説明図である。
【図４Ａ】本発明の一実施形態にかかる画素１０１の動作について具体的に説明する説明図である。
【図４Ｂ】本発明の一実施形態にかかる画素１０１の動作について具体的に説明する説明図である。
【図５】図２で示した表示装置１００において、補助容量としてキャパシタ１Ｊを配置した場合の回路構成について説明する説明図である。
【図６】図５に示した回路構成を具現するレイアウトの一例について説明する説明図である。
【図７Ａ】一般的な低温ポリシリコンのＴＦＴ構造について示す説明図である。
【図７Ｂ】一般的な低温ポリシリコンのＴＦＴ構造について示す説明図である。
【図８】本発明の一実施形態にかかる表示装置１００において、カソード配線に第１配線を用いた場合における、画素１０１の等価回路について説明する説明図である。
【図９】図８に示した画素１０１において、各電位および図８のａ点のノードの電位変動について説明する説明図である。
【符号の説明】
【００６８】
１１、２１    ＴＦＴ
１２、２２    第１配線
１３、２３    ゲート酸化膜
１４、２４    ポリシリコン
１５、２５    酸化膜
１６、２６    第２配線
１７、２７、３１    平坦化膜
１８、２８    有機ＥＬアノード電極
２９    有機ＥＬカソード電極
３０    有機ＥＬ
１００    表示装置
１０１    画素
１０２    画素アレイ部
１０３    水平セレクタ
１０４    ライトスキャナ
１０５    電源スキャナ
ＤＴＬ１〜ＤＴＬｎ    データ線
ＤＳＬ１〜ＤＳＬｍ    電源線
ＷＳＬ１〜ＷＳＬｍ    走査線
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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