(57)【要約】【課題】液晶の表示品位と駆動ＩＣの低コスト化は互いに相反する側面を有するため、低コストの中耐圧ＩＣを用いる場合、液晶へ印加できる最大電圧が高くなるように最適化する必要がある。【解決手段】データ線２０２の電位を画素電極に書き込むための第１のスイッチング素子と、データ線２０２に所望の電位を書き込むための第２のスイッチング素子と、を有してなるアクティブマトリクス装置であって、第１のスイッチング素子はｎチャネル型トランジスタであり且つ第２のスイッチング素子はｐチャネル型トランジスタであるか、又は、第１のスイッチング素子はｐチャネル型トランジスタであり且つ第２のスイッチング素子はｎチャネル型トランジスタであるかのいずれかである。【選択図】図２
2009145520.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
画素電極と、
データ線と、
前記データ線の電位を前記画素電極に書き込むための第１のスイッチング素子と、
前記データ線に所望の電位を書き込むための第２のスイッチング素子と、を有してなるアクティブマトリクス装置であって、
前記第１のスイッチング素子はｎチャネル型トランジスタであり且つ前記第２のスイッチング素子はｐチャネル型トランジスタであるか、
又は、前記第１のスイッチング素子はｐチャネル型トランジスタであり且つ前記第２のスイッチング素子はｎチャネル型トランジスタであるかのいずれかであることを特徴とするアクティブマトリクス装置。
【請求項２】
前記基板上に昇圧回路を内蔵してなり、
外部から前記アクティブマトリクス装置に供給される電源及び信号の最大電位と最小電位との差は６Ｖ未満であることを特徴とする請求項１に記載のアクティブマトリクス装置。
【請求項３】
請求項１又は２に記載のアクティブマトリクス装置を備えることを特徴とする液晶表示装置。
【請求項４】
請求項３に記載の液晶表示装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス装置、当該アクティブマトリクス装置を備える液晶表示装置、及び当該液晶表示装置を備える電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスタ（ＴＦＴ）による駆動回路を形成する、いわゆる駆動回路内蔵型液晶表示装置において、ガラス基板上に電源回路（昇圧回路あるいはＤＣＤＣコンバータ等）を形成することで、外付け駆動ＩＣのコストを低減した表示装置が普及しつつある（例えば以下の特許文献１）。
【０００３】
【特許文献１】特開２００１−１８３７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
いわゆる中耐圧プロセスで製造された安価な中耐圧駆動ＩＣを用いてＬＣＤを駆動する場合、駆動ＩＣから出力される電源あるいは信号の最大電位差は、駆動ＩＣの耐圧条件により、せいぜい６Ｖ程度、ｔｙｐ条件で５Ｖ程度までとなる。ガラス基板上に上記したような電源回路を形成することにより、十分な電位をパネル内の駆動回路に供給して駆動回路を動作させることが可能となる。
しかし一方で、この駆動ＩＣ内で生成できる電源は５Ｖ〜６Ｖ程度であることから、精度よくアナログ出力できる電位の幅は４．５Ｖ〜５．５Ｖ程度になってしまう。すなわち、ＬＣＤのコモン電源電位及びデータ線への書き込み電位は、せいぜい振幅が４．５Ｖ〜５．５Ｖ程度となる。
一般に液晶へ印加できる最大電位が高ければ高いほど、高速応答・高コントラスト・高信頼性に向く。従って、表示品位という面からみると液晶へ印加できる最大電位は少しでも高い方がよい。このように、液晶の表示品位と駆動ＩＣの低コスト化は互いに相反する側面を有するため、安価な中耐圧駆動ＩＣを用いる場合、液晶へ印加できる最大電圧が高くなるように最適化する必要がある。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【０００６】
［適用例１］
基板上に、画素電極と、データ線と、前記データ線の電位を前記画素電極に書き込むための第１のスイッチング素子と、前記データ線に所望の電位を書き込むための第２のスイッチング素子と、を有してなるアクティブマトリクス装置であって、前記第１のスイッチング素子はｎチャネル型トランジスタであり且つ前記第２のスイッチング素子はｐチャネル型トランジスタであるか、又は、前記第１のスイッチング素子はｐチャネル型トランジスタであり且つ前記第２のスイッチング素子はｎチャネル型トランジスタであるかのいずれかであることを特徴とするアクティブマトリクス装置。
【０００７】
上記したアクティブマトリクス装置によれば、第１のスイッチング素子と第２のスイッチング素子とは、それぞれのトランジスタの極性が逆になるように構成される。これにより、第１のスイッチング素子及び第２のスイッチング素子におけるフィードスルー現象による電位の変動を、相互に差し引いて少なくさせることができる。この結果、中耐圧プロセスで製造された安価な中耐圧駆動ＩＣを用いた場合に、液晶素子の最大印加電圧を高くすることで表示品位や信頼性の低下を防止できる。
【０００８】
［適用例２］
前記基板上に昇圧回路を内蔵してなり、外部から前記アクティブマトリクス装置に供給される電源及び信号の最大電位と最小電位との差は６Ｖ未満であることを特徴とする上記アクティブマトリクス装置。
【０００９】
上記したアクティブマトリクス装置によれば、アクティブマトリクス基板装置上の駆動回路に供給する電位を基板上の昇圧回路から供給でき、アクティブマトリクス基板装置に接続する全ての構成部品を中耐圧プロセスのＩＣで構成できることから、さらにコストを低減することができる。
【００１０】
［適用例３］
上記に記載のアクティブマトリクス装置を備えることを特徴とする液晶表示装置。
【００１１】
上記した液晶表示装置によれば、高速応答・高コントラスト・高信頼性を実現した高品位な表示装置を安価に提供することができる。
［適用例４］
上記に記載の液晶表示装置を備えることを特徴とする電子機器。
【００１２】
上記した電子機器によれば、高品位な表示装置を搭載した電子機器を安価に提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本実施形態に係るアクティブマトリクス装置を備えた液晶表示装置について図面に基づいて説明する。
【００１４】
図１は本実施形態に係る液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス装置としてのアクティブマトリクス基板１０１と対向基板９１２とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には、図示しないが、ポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。
また、対向基板９１２は、図示しないが、画素に対応したカラーフィルタと、光抜けを防止してコントラストを向上させるための低反射・低透過率樹脂よりなるブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０（図２参照）と短絡されるＩＴＯ膜でなる対向電極９３０（図３参照）とが形成される。ネマティック相液晶材料９２２と接触する面には、ポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜ラビング処理方向と直交する方向にラビング処理されている。
【００１５】
さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、バックライトユニット９２６と導光板９２７が配置され、バックライトユニット９２６から導光板９２７に向かって光が照射され、導光板９２７はバックライトユニット９２６からの光をアクティブマトリクス基板１０１に向かって垂直かつ均一な面光源となるように光を反射屈折させることで液晶表示装置９１０の光源として機能する。バックライトユニット９２６は、本実施形態ではＬＥＤユニットであるが、冷陰極間（ＣＣＦＬ）であってもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体の外部電源回路７８４（図４参照）に接続され、電源を供給される。
また、さらに必要に応じて、液晶表示装置９１０の周囲を外殻で覆ってもよいし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けてもよいし、視野角改善のため光学補償フィルムを貼ってもよい。
【００１６】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張出し部９１３が設けられ、その張出し部９１３にある信号入力端子３２０（図２参照）には、ＦＰＣ（可撓性基板）９２８及び駆動ＩＣ９２１が実装され電気的に接続されている。また駆動ＩＣ９２１はアクティブマトリクス基板１０１の駆動に必要な信号と電源を供給し、ＦＰＣ９２８は電子機器本体に接続され、外部電源回路７８４及び映像処理回路７８０（図４参照）から必要な信号と電源を駆動ＩＣ９２１及びアクティブマトリクス基板１０１に供給する。なお、本実施形態では、張出し部９１３に駆動ＩＣ９２１を実装するＣＯＧ（Chip On Glass）実装としたが、張出し部９１３にはＦＰＣ９２８のみを実装し、駆動ＩＣ９２１はＦＰＣ９２８に実装するＣＯＦ（Chip On Film）実装としてもよいし、ＦＰＣ９２８に接続した基板上に実装するＣＯＢ（Chip On Board）実装としてもよい。ここで駆動ＩＣ９２１はいわゆる中耐圧プロセスを用いて製造された比較的安価なＩＣであり、その最大耐圧は６Ｖ程度である。
【００１７】
図２はアクティブマトリクス基板１０１の構成図である。アクティブマトリクス基板１０１上には４８０本の走査線２０１−１〜４８０と１９２０本のデータ線２０２−１〜１９２０が直交して形成されており、４８０本の容量線２０３−１〜４８０は走査線２０１−１〜４８０と並行に配置されている。容量線２０３−１〜４８０は相互に短絡され、共通電位配線３３５と接続され、さらに対向導通部３３０と接続されて信号入力端子３２０より共通電位（ＣＯＭ）を与えられる。本実施形態では、いわゆる共通電位反転駆動を用いるので、共通電位（ＣＯＭ）は一定期間で反転する反転信号となる。走査線２０１−１〜４８０は走査線駆動回路３０１に接続され、またデータ線２０２−１〜１９２０はデータ線駆動回路３０２に接続され、それぞれ適切に駆動される。
電源回路３０４は、いわゆる昇圧回路あるいはＤＣＤＣコンバータであって、外部から供給される比較的低電位の電源と信号から比較的高電位の電源を発生させ、走査線駆動回路３０１、データ線駆動回路３０２、レベルシフト回路３０５に電源を供給する。
【００１８】
また、レベルシフト回路３０５は駆動ＩＣ９２１（図１参照）、外部電源回路７８４（図４参照）、映像処理回路７８０（図４参照）のいずれかから信号入力端子３２０を介して入力された信号の電位振幅（例えば５Ｖ振幅）を増幅して走査線駆動回路３０１及びデータ線駆動回路３０２に相対的に高い振幅（例えば１４Ｖ振幅）の電気信号を供給する。
信号入力端子３２０は張出し部９１３上に配置され、駆動ＩＣ９２１もしくはＦＰＣ（可撓性基板）９２８に接続されて信号または電源電位を供給される。走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、レベルシフト回路３０５はアクティブマトリクス基板１０１上にポリシリコン薄膜トランジスタを集積することで形成されており、後述する画素スイッチング素子４０１−ｎ−ｍと同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。なお、図２における破線の矩形領域は表示領域３１０を示している。
【００１９】
図３は表示領域３１０におけるｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはｎチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子４０１−ｎ−ｍ（第１のスイッチング素子）が形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサ４０３−ｎ−ｍを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向電極９３０とやはりコンデンサを形成する。
【００２０】
図４は本実施形態での電子機器の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ９２８及びコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは、例えば、キーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。ここで電子機器とは具体的には、例えば、モニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００２１】
図５は走査線駆動回路３０１の回路図である。走査線駆動回路３０１は４８０個の単位走査線駆動回路４１０−１〜４８０を直列に並べてなり、単位走査線駆動回路４１０−ｎは走査線２０１−ｎに接続される（ｎ＝１〜４８０）。例えば単位走査線駆動回路４１０−１は、インバーター回路４２１とインバーター回路４２２を備え、その入力端子と出力端子が相互接続されてラッチ回路（SRAM回路）を構成してなり、その一端すなわちインバーター回路４２１の入力端子及びインバーター回路４２２の出力端子に接続されるノードＡには、ｎチャネル型トランジスタ４２９とｎチャネル型トランジスタ４３０とｎチャネル型トランジスタ４３２のドレイン電極とが接続される。またその他端、すなわちインバーター回路４２２の入力端子及びインバーター回路４２１の出力端子に接続されるノードＢには、ｎチャネル型トランジスタ４２７とｎチャネル型トランジスタ４２８のドレイン電極とが接続される。
【００２２】
ｎチャネル型トランジスタ４２９のソース電極はｎチャネル型トランジスタ４２４のドレイン電極に、ｎチャネル型トランジスタ４３０のソース電極はｎチャネル型トランジスタ４２６のドレイン電極に、ｎチャネル型トランジスタ４２７のソース電極はｎチャネル型トランジスタ４２３のドレイン電極に、ｎチャネル型トランジスタ４２８のソース電極はｎチャネル型トランジスタ４２５のドレイン電極にそれぞれ接続され、ｎチャネル型トランジスタ４２３とｎチャネル型トランジスタ４２４とｎチャネル型トランジスタ４２５とｎチャネル型トランジスタ４２６とｎチャネル型トランジスタ４３２との各ソース電極は、走査線駆動回路３０１の負電源配線に接続される。
またｎチャネル型トランジスタ４２３とｎチャネル型トランジスタ４２４のゲート電極はスキャン方向信号ＵＤに、ｎチャネル型トランジスタ４２５とｎチャネル型トランジスタ４２６のゲート電極は反転スキャン方向信号ＸＵＤにそれぞれ接続される。
【００２３】
ｎチャネル型トランジスタ４２８とｎチャネル型トランジスタ４２９のゲート電極はそれぞれノードＣに、ｎチャネル型トランジスタ４２７とｎチャネル型トランジスタ４３０のゲート電極はそれぞれノードＤに接続される。またノードＡはＣＭＯＳ伝送ゲート４３１のｎチャネル型トランジスタゲート電極に、ノードＢはＣＭＯＳ伝送ゲート４３１のｐチャネル型トランジスタゲート電極にそれぞれ接続され、ＣＭＯＳ伝送ゲート４３１の一端はＧＥＮ１信号に、他端はインバーター回路４３４の入力端子に接続される。
インバーター回路４３４の出力端子はインバーター回路４３５の入力端子に接続され、インバーター回路４３５の出力端子は走査線２０１−１に接続される。またインバーター回路４３４の入力端子にはｎチャネル型トランジスタ４３３のドレイン電極も接続され、ｎチャネル型トランジスタ４３３のゲート電極はノードＢに、ソース電極は走査線駆動回路３０１の負電源に接続される。
【００２４】
単位走査線駆動回路４１０−２はＣＭＯＳ伝送ゲート４３１の一端がＧＥＮ１信号ではなく、ＧＥＮ２信号に接続される他は単位走査線駆動回路４１０−１と同様である。また、単位走査線駆動回路４１０−３，５，９，…，４７９は単位走査線駆動回路４１０−１と全く同じ構成であり、単位走査線駆動回路４１０−４，６，１０，…，４８０は単位走査線駆動回路４１０−２と全く同じ構成である。また、各単位走査線駆動回路４１０−２〜４８０のノードＣは走査線２０１−ｎ−１に接続され、単位走査線駆動回路４１０−１のノードＣはＧＳＰ信号に接続される。各単位走査線駆動回路４１０−１〜４７９のノードＤは走査線２０１−ｎ＋１に接続され、単位走査線駆動回路４１０−４８０のノードＤはＧＳＰ信号に接続される。
【００２５】
ここでスキャン方向信号ＵＤ、反転スキャン方向信号ＸＵＤ、ＧＳＰ信号、ＧＥＮ１信号、ＧＥＮ２信号はいずれも駆動ＩＣ９２１から０Ｖ／＋５Ｖ信号で供給され、レベルシフト回路３０５で−４．５Ｖ／＋９．５Ｖ振幅に増幅されたタイミング信号である。また、走査線駆動回路３０１の正電源は＋９．５Ｖ、負電源は−４．５Ｖを電源回路３０４より供給される。
このように回路を構成すると、スキャン方向信号ＵＤ＝Ｈｉｇｈ（＋９．５Ｖ）、反転スキャン方向信号ＸＵＤ＝Ｌｏｗ（−４．５Ｖ）の時（正方向スキャン時）、各単位走査線駆動回路４１０−ｎは、前段に接続された走査線２０１−ｎ−１がＨｉｇｈ（＋９．５Ｖ）になってから、次段に接続された走査線２０１−ｎ＋１がＨｉｇｈ（＋９．５Ｖ）になるまでの期間はＧＥＮ１信号もしくはＧＥＮ２信号と同一のタイミングを走査線２０１−ｎに出力し、それ以外の期間は走査線２０１−ｎにＬｏｗ（−４．５Ｖ）を出力する。スキャン方向信号ＵＤ＝Ｌｏｗ（−４．５Ｖ）、反転スキャン方向信号ＸＵＤ＝Ｈｉｇｈ（＋９．５Ｖ）の時（逆方向スキャン時）は次段と前段が逆転する。
【００２６】
図６はスキャン方向信号ＵＤ＝Ｈｉｇｈ（＋９．５Ｖ）、反転スキャン方向信号ＸＵＤ＝Ｌｏｗ（−４．５Ｖ）の時（正方向スキャン時）の走査線駆動回路３０１のタイミングチャートである。ＲＳＴ信号は電源立ち上がり後、最初のスキャンが行われる（すなわち最初にＧＳＰ信号がＨｉｇｈになる）前に５０μ秒間Ｈｉｇｈになり、その後は電源立ち下げまでの間、Ｌｏｗになる。また、ＧＳＰ信号は１６．６６７ｍ秒間隔で２８μ秒間Ｈｉｇｈになるスタートパルス信号である。ＧＥＮ１信号はＧＳＰ信号がＨｉｇｈになってから３４．６μ秒後に最初にＨｉｇｈになり、パルス幅２８μ秒、周期６９．２μ秒で２４１回Ｈｉｇｈになるパルス信号である。ＧＥＮ２信号はＧＥＮ１信号と３４．６μ秒位相がずれるほかは全く同一の信号である。ＣＯＭ（３３５）は共通電位配線（３３５）に供給される共通電位（ＣＯＭ）であって３４．６μ秒毎に反転する信号であり、１６．６６７ｍ秒毎に位相が逆になるように設定される。すなわち、走査線２０１−ｎが選択される毎に共通電位（ＣＯＭ）の極性は反転する。共通電位（ＣＯＭ）の振幅は後述する理由で０．３Ｖ／４．７Ｖに設定される。
【００２７】
このような信号を入力して走査線駆動回路３０１を駆動すると、走査線２０１−１、走査線２０１−２、走査線２０１−３、…、走査線２０１−４８０の順に、３４．６μ秒間隔で２８μ秒ずつ走査線が順次選択される。図示しないが、スキャン方向信号ＵＤ＝Ｌｏｗ（−４．５Ｖ）、反転スキャン方向信号ＸＵＤ＝Ｈｉｇｈ（＋９．５Ｖ）の時（逆方向スキャン時）はＧＥＮ１信号とＧＥＮ２信号が逆転するほかは全く同一の信号を入力すれば、走査線２０１−４８０、走査線２０１−４７９、走査線２０１−４７８、〜走査線２０１−１というように逆順で選択されていく。
なお、本発明における走査線駆動回路は本実施形態の回路構成に限定されるものではなく、既知のあらゆるシフトレジスタ回路、順次選択回路を用いてもよいことはもちろんであるし、アクティブマトリクス基板上に走査線駆動回路を内蔵するのではなく、外部から走査線を駆動してもよい。
【００２８】
図７はデータ線駆動回路３０２の回路図であり、１：３のデマルチプレクサ回路構成となっている。１９２０本のデータ線２０２−１〜１９２０にｐチャネル型トランジスタであるデータ線スイッチ４５１−１〜１９２０（第２のスイッチング素子）のドレイン電極がそれぞれ接続される。データ線スイッチ４５１−１〜３のソース電極はＶＩＤＥＯ１信号に接続され、データ線スイッチ４５１−４〜６のソース電極はＶＩＤＥＯ２信号に接続され、以下同様にデータ線スイッチ４５１−（ｎ×３−２）〜４５１−（ｎ×３）のソース電極はＶＩＤＥＯｎ信号に接続される（ｎ＝１〜６４０）。またデータ線スイッチ４５１−１，４，７，…１９１８のゲート電極はＲＥＮＢ信号に、データ線スイッチ４５１−２，５，８，…１９１９のゲート電極はＧＥＮＢ信号に、データ線スイッチ４５１−３，６，９，…１９２０のゲート電極はＢＥＮＢ信号に、それぞれ接続される。
【００２９】
図８はデータ線駆動回路３０２の動作を説明するためのタイミングチャートである。ＲＥＮＢ信号は、図６で説明したように各走査線２０１−ｎ（ｎ＝１〜４８０）が選択された（Ｈｉｇｈ：＋９．５Ｖになった）タイミングから２μ秒後にＬｏｗ（−４．５Ｖ）になり、７μ秒後にＨｉｇｈ（＋９．５Ｖ）に戻る信号である。ＧＥＮＢ信号はＲＥＮＢ信号から９μ秒、ＢＥＮＢ信号はＲＥＮＢ信号から１８μ秒、それぞれ位相がずれている他はＲＥＮＢ信号と同一の信号である。ここでＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号は、いずれも駆動ＩＣ９２１から０Ｖ／＋５Ｖ信号で供給され、レベルシフト回路３０５で−４．５Ｖ／＋９．５Ｖ振幅に増幅されたタイミング信号である。また図７のＶＩＤＥＯ１信号〜６４０信号は駆動ＩＣ９２１から信号入力端子３２０を介して直接供給されるアナログ電位信号であり、ＲＥＮＢ信号・ＧＥＮＢ信号・ＢＥＮＢ信号に同期したタイミングで画像に対応した適切な電位が供給される。
【００３０】
ここでＶＩＤＥＯ１信号〜６４０信号と共通電位（ＣＯＭ）は、いずれも駆動ＩＣ９２１内のアナログアンプ回路から直接供給される。駆動ＩＣ９２１は中耐圧プロセスで製造されるので、駆動ＩＣ９２１内の回路にかかる電位差は６Ｖ以下でないとブレークダウンを起こして破壊されてしまう。本実施形態では、駆動ＩＣ９２１内の電源は＋５Ｖ電源と０Ｖ（ＧＮＤ）電源とする。ＶＩＤＥＯ１信号〜６４０信号と共通電位（ＣＯＭ）は、アナログアンプ回路を介して供給され、その電源電圧は＋５Ｖ／０Ｖ電源とすると、十分な精度・電流供給能力で設定できる電位範囲は＋４．７Ｖ〜＋０．３Ｖ程度である。このため、液晶に印加する電位振幅を最大にするために本実施形態では、共通電位（ＣＯＭ）は＋４．７Ｖ／＋０．３Ｖで３４．６μ秒毎に反転する反転信号を駆動ＩＣ９２１から供給する。
【００３１】
次にＶＩＤＥＯ１信号〜６４０信号に与えられる電位範囲も同様の理由で＋０．３Ｖ〜＋４．７Ｖとなる。ＲＥＮＢ信号・ＧＥＮＢ信号・ＢＥＮＢ信号のいずれかがＬｏｗ（−４．５Ｖ）に設定されたタイミングでデータ線スイッチ４５１−１〜１９２０を介してデータ線２０２−１〜１９２０にも＋０．３Ｖ〜＋４．７Ｖ電位がデータ線に書き込まれるが、データ線スイッチ４５１−１〜１９２０が閉じる（すなわち、ＲＥＮＢ信号・ＧＥＮＢ信号・ＢＥＮＢ信号が＋９．５Ｖになる）ときにデータ線スイッチ４５１−１〜１９２０のフィードスルー現象でΔＶ２だけ電位が変動し、データ線２０２−１〜１９２０に最終的に書き込まれる電位は、＋０．３Ｖ＋ΔＶ２〜＋４．７Ｖ＋ΔＶ２の範囲となる。
ここでΔＶ２は、データ線スイッチ４５１−１〜１９２０を構成するｐチャネル型トランジスタのゲート電極・ドレイン電極間容量（Ｃｇｄ）や閾値（Ｖｔｈ）、データ線２０２−ｎの容量（Ｃｄａｔａ）等によって決まるが、本実施形態ではΔＶ２＝０．２Ｖである。
【００３２】
次に、走査線２０１−１〜４８０のうちＨｉｇｈ（＋９．５Ｖ）となっている特定の走査線２０１−ｎにゲート電極が接続されている画素スイッチング素子４０１−ｎ−１〜１９２０はＯＮ状態となっているので、データ線２０２−１〜１９２０に書き込まれた＋０．３Ｖ＋ΔＶ２〜＋４．７Ｖ＋ΔＶ２の範囲の電位は画素スイッチング素子４０１−ｎ−１〜１９２０を介して画素電極４０２−ｎ−１〜１９２０に書き込まれる。その後、走査線２０１−ｎがＬｏｗ（−４．５Ｖ）になったタイミングで、画素スイッチング素子４０１−ｎ−１〜１９２０もＯＦＦ状態となるが、この時、やはりフィードスルー現象によってΔＶ１だけ画素電極４０２−ｎ−１〜１９２０の電位が変動し、最終的に画素電極４０２−ｎ−１〜１９２０に書き込まれる電位は＋０．３Ｖ＋ΔＶ１＋ΔＶ２〜＋４．７Ｖ＋ΔＶ１＋ΔＶ２となる。
ここでΔＶ１は、画素スイッチング素子４０１−ｎ−１〜１９２０を構成するｎチャネル型トランジスタのゲート電極・ドレイン電極間容量（Ｃｇｄ）や閾値（Ｖｔｈ）、補助容量コンデンサ４０３−ｎ−ｍの容量（Ｃｓ）、画素電極４０２−ｎ−ｍと対向電極９３０間の液晶素子容量（Ｃｌｃ）によって決まるが、本実施形態ではΔＶ１＝−０．２Ｖであった。
【００３３】
すなわち、ΔＶ１＋ΔＶ２はほぼ０になるので、画素電極４０２−ｎ−１〜１９２０に最終的に書き込まれる電位は＋０．３Ｖ〜＋４．７Ｖとなる。従って共通電位（ＣＯＭ）が＋０．３Ｖの時に液晶素子に印加できる最大電位差は４．４Ｖとなり、共通電位（ＣＯＭ）が＋４．７Ｖの時に液晶素子に印加できる最大電位差も４．４Ｖである。ゆえに液晶素子に印加できる最大電位差は４．４Ｖとなる（本実施形態はノーマリーホワイトモードであるから、黒表示電圧が４．４Ｖである）。
【００３４】
このように、本実施形態ではΔＶ１とΔＶ２の符号が異なるために液晶素子に印加できる最大電位差を大きくすることができる。例えば、データ線スイッチ４５１−１〜１９２０をｎチャネル型トランジスタで構成する場合、ΔＶ２も負の値になる。ΔＶ２＝−０．２Ｖとし、他の構成は全く本実施形態と同様ならばΔＶ１＋ΔＶ２＝−０．４Ｖであるから、画素電極４０２−ｎ−１〜１９２０に書き込まれる電位は−０．１Ｖ〜＋４．３Ｖとなる。この時、共通電位（ＣＯＭ）が＋０．３Ｖの時に液晶素子に印加できる最大電位差は４．０Ｖとなり、共通電位（ＣＯＭ）が＋４．７Ｖの時に液晶素子に印加できる最大電位差は４．８Ｖである。共通電位（ＣＯＭ）の極性に関わらず、同じ電位差を印加しないと表示が極性によって変わってフリッカーが見えてしまうので、液晶素子に印加できる最大電位差は４．０Ｖまでしか設定ができなくなってしまう。この時、本実施形態と比較すると液晶素子に印加できる最大電位差が０．４Ｖ変わるので、例えば同じ液晶材料・液晶ギャップを用いてもコントラストは本実施形態の方が高い。また、同じコントラストに設定して本実施形態の方がより低い粘性の液晶材料を使うこともできるので応答速度を早くすることもできるし、より信頼性の高い液晶を使うこともできる。
同様に画素スイッチング素子４０１−ｎ−１〜１９２０がｐチャネル型トランジスタで構成され、その他の構成は本実施形態と同様ならばΔＶ１とΔＶ２はともに正の値となる。例えばΔＶ１＋ΔＶ２＝＋０．４Ｖだと、同様に液晶素子に印加できる最大電位差は４．０Ｖまでしか設定が出来なくなる。
【００３５】
以上のように、駆動ＩＣ９２１の出力できる電位範囲が同じであれば、｜ΔＶ１＋ΔＶ２｜が小さいほど液晶素子に印加できる最大電位差が大きくできるため、より高コントラスト・高速応答・高信頼性の液晶表示装置にできる。例えば、画素スイッチング素子もデータ線スイッチもＣＭＯＳで構成すればΔＶ１及びΔＶ２をほぼ０に近づけることも可能であるが、配線数・素子数が倍になるため透過率が低下し、回路面積も増大する。そこで、画素スイッチング素子とデータ線スイッチを異なった導電タイプの片チャネルトランジスタで構成することでΔＶ１とΔＶ２の符号を反対にすれば、｜ΔＶ１＋ΔＶ２｜はこのようなトレードオフ無しに小さくすることができるのである。
【００３６】
本実施形態は、画素スイッチング素子がｎチャネル型トランジスタであり且つデータ線スイッチがｐチャネル型トランジスタの構成であるが、画素スイッチング素子がｐチャネル型トランジスタであり且つデータ線スイッチがｎチャネル型トランジスタの構成であっても同様の効果を得ることができることはもちろんである。
なお、本実施形態では、画素スイッチング素子とデータ線スイッチのチャネル幅の比が概略、前述のＣｓ＋Ｃｌｃ：Ｃｄａｔａと同じになるように調整することでΔＶ１＝−ΔＶ２となるようにしているが、書き込み能力や回路面積等に制約があってこのように設定できなくても、ΔＶ１とΔＶ２の符号が逆であれば｜ΔＶ１＋ΔＶ２｜はΔＶ１とΔＶ２の符号が同じである場合より小さくなるので、液晶素子に印加できる最大電位差を大きくする効果を得ることができる。
【産業上の利用可能性】
【００３７】
本発明は上記した実施形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。また、デマルチプレクサ型のデータ線駆動回路ではなく、アナログ順次駆動方式やＤＡＣをガラス基板上に内蔵したデータ線駆動回路方式であっても構わない。
【図面の簡単な説明】
【００３８】
【図１】液晶表示装置の斜視構成図。
【図２】アクティブマトリクス基板の構成図。
【図３】アクティブマトリクス基板の画素回路図。
【図４】電子機器の実施形態を示すブロック図。
【図５】走査線駆動回路の実施形態を示す回路図。
【図６】走査線駆動回路のタイミングチャート。
【図７】データ線駆動回路の実施形態を示す回路図。
【図８】データ線駆動回路のタイミングチャート。
【符号の説明】
【００３９】
１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、３０１…走査線駆動回路、３０２…データ線駆動回路、３０４…電源回路、３０５…レベルシフト回路、４０１…画素スイッチング素子（第１のスイッチング素子）、４０２…画素電極、４５１…データ線スイッチ（第２のスイッチング素子）、９１０…液晶表示装置、９２１…駆動ＩＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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