(57)【要約】【課題】シリアルデータの転送に要する時間を大幅に短縮することができるデータ転送装置等を提供する。【解決手段】データ転送装置１は、ＤＡＣユニット２０のチャンネル毎にシリアルデータＱ１の転送を実行するか否かを示す転送情報を格納する転送データ選択レジスタ１１と、ＤＡＣユニット２０のチャンネルを特定するアドレスを複数格納し、転送データ選択レジスタ１１に格納された転送情報に基づいてシリアルデータＱ１の転送を実行する必要のあるアドレスを発生するアドレス発生部１４と、ＤＡＣユニット２０に転送すべきデータを複数格納し、アドレス発生部１４が発生したアドレスに応じたデータを出力するデータ格納部１５と、アドレス発生部１４が発生したアドレスとデータ格納部１５が出力したデータとをシリアルデータに変換するＰ／Ｓ変換部１６とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
アドレスによって特定される複数の転送先を有する被転送装置に対し、データの転送先を特定するアドレスと当該転送先に転送すべきデータとを含むシリアルデータを転送するデータ転送装置において、
前記被転送装置の転送先毎に、前記シリアルデータの転送を実行するか否かを示す転送情報を格納する転送情報格納部と、
前記被転送装置の転送先を特定するアドレスを複数格納し、前記転送情報格納部に格納された前記転送情報に基づいて前記シリアルデータの転送を実行する必要のあるアドレスを発生するアドレス発生部と、
前記被転送装置に転送すべきデータを複数格納し、前記アドレス発生部が発生したアドレスに応じたデータを出力するデータ格納部と、
前記アドレス発生部から発生されたアドレスと前記データ格納部から出力されたデータとをシリアルデータに変換する変換部と
を備えることを特徴とするデータ転送装置。
【請求項２】
前記データ格納部のアドレスマップは、前記被転送装置のアドレスマップと同じに設定されており、
前記アドレス発生部が発生するアドレスは、前記被転送装置におけるデータの転送先を特定するとともに、前記データ格納部に格納されたデータのうちから前記被転送装置に転送すべきデータを特定する
ことを特徴とする請求項１記載のデータ転送装置。
【請求項３】
前記転送情報格納部に格納された前記転送情報に基づいた前記シリアルデータの転送を開始させるトリガ信号を発生するトリガ信号発生部を備えることを特徴とする請求項１又は請求項２記載のデータ転送装置。
【請求項４】
前記トリガ信号発生部による前記トリガ信号の発生に先だって、前記アドレス発生部が発生するアドレスを記憶する記憶部を備えることを特徴とする請求項３記載のデータ転送装置。
【請求項５】
前記被転送装置の転送先毎に、前記転送情報格納部に格納された前記転送情報に基づいた前記アドレス発生部によるアドレスの発生を許可するか否かを示す可否情報を格納する可否情報格納部と、
前記可否情報格納部に格納された前記可否情報に基づいて、前記転送情報格納部から前記アドレス発生部に対する前記転送情報の出力制御を行う出力制御部と
を備えることを特徴とする請求項１から請求項４の何れか一項に記載のデータ転送装置。
【請求項６】
半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
前記半導体デバイスの試験を行う上で必要な各種設定に用いられる各種データをシリアルデータとして転送する請求項１から請求項５の何れか一項に記載のデータ転送装置を備えることを特徴とする半導体試験装置。
【請求項７】
前記被転送装置は、転送されてくるシリアルデータに基づいて、電圧及び電流の少なくとも一方がプログラム可能な装置であることを特徴とする請求項６記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル転送によりデータの転送を行うデータ転送装置、及び当該装置を備える半導体試験装置に関する。
【背景技術】
【０００２】
シリアル転送によりデータの転送を行うデータ転送装置は、パラレル転送を行うデータ転送装置に比べると、送信装置と受信装置との間を接続する信号線の数が少なく、長距離転送が可能であるという特徴を有する。このため、シリアル転送によりデータの転送を行うデータ転送装置は、例えば信号線の数を軽減する必要がある場合や、送信装置と受信装置との間の距離が長い場合等に用いられることが多い。
【０００３】
このようなシリアル転送を行うデータ転送装置は、半導体デバイスの試験を行う半導体試験装置においても用いられる。例えば、半導体デバイスに印加する試験信号の電圧を設定する場合のように、半導体デバイスの試験に必要な各種情報を転送するために用いられる。図６は、半導体試験装置に設けられる従来のデータ転送装置の要部構成を示す図である。図６に示す通り、従来のデータ転送装置１００は、コントローラ２００の制御の下で動作するＤＡＣ（ディジタル／アナログ変換器）制御部１１０とＤＡＣユニット１２０とを備える。尚、このデータ転送装置１００は、半導体デバイスに対するインターフェイスカードであるピンエレクトロニクスカードに設けられる。
【０００４】
ＤＡＣ制御部１１０は、アドレスレジスタ１１１、データレジスタ１１２、及びＰ／Ｓ（パラレル／シリアル）変換部１１３を備えており、コントローラ２００の制御の下でシリアルデータＱ１００をＤＡＣユニット１２０に転送する。アドレスレジスタ１１１は、コントローラ２００から出力されるアドレス（ＤＡＣユニット１２０に設けられたレジスタを特定するアドレス）Ａ１００を記憶する。データレジスタ１１２は、コントローラ２００から出力されるデータ（ＤＡＣユニット１２０に設けられたレジスタに記憶させるデータ）Ｄ１００を記憶する。
【０００５】
Ｐ／Ｓ変換部１１３は、アドレスレジスタ１１１から出力されるアドレス及びデータレジスタ１１２から出力されるデータをシリアルデータＱ１００に変換して出力する。尚、Ｐ／Ｓ変換部１１３は、パラレル／シリアル変換を行っている最中は、コントローラ２００に対して、その旨を示すステータス信号ＳＴ１００を出力する。
【０００６】
ＤＡＣユニット１２０は、複数のレジスタ１２１ａ〜１２１ｎと、レジスタ１２１ａ〜１２１ｎにそれぞれ対応して設けられた複数のＤＡＣ（図示省略）及び複数の出力ピン１２２ａ〜１２２ｎとを備えており、レジスタ１２１ａ〜１２１ｎに設定された電圧値を示すアナログ信号を、対応する出力ピン１２２ａ〜１２２ｎからそれぞれ出力する。尚、レジスタ１２１ａ〜１２１ｎの一つ一つ、又は出力ピン１２２ａ〜１２２ｎの一つ一つは「チャンネル」と呼ばれる。即ち、ＤＡＣユニット１２０は、チャンネル毎に電圧値が異なるアナログ信号の出力が可能である。
【０００７】
上記構成において、ＤＡＣ制御部１１０からＤＡＣユニット１２０にシリアルデータＱ１００の転送を行う場合には、以下の（１）〜（４）に示す手順がチャンネル数分繰り返される。
（１）コントローラ２００がステータス信号ＳＴ１００に基づいてＰ／Ｓ変換部１１３でシリアル転送が行われているか否かを確認
（２）コントローラ２００がレジスタ１２１ａ〜１２１ｎのうちの１つを特定するアドレスＡ１００をアドレスレジスタ１１１に格納
（３）コントローラ２００が、（２）で格納したアドレスＡ１００で特定されるレジスタに記憶させるべきデータＤ１００をデータレジスタ１１２に格納
（４）Ｐ／Ｓ変換部１１３がアドレスレジスタ１１１及びデータレジスタ１１２に記憶されたアドレス及びデータをシリアルデータＱ１００に変換して転送
【０００８】
尚、以下の特許文献１，２には、パラレルデータである試験信号をシリアルデータに変換して被試験対象である半導体デバイスに印加する試験装置が開示されている。
【特許文献１】特開平６−１２３７５７号公報
【特許文献２】特開２００６−３０１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図６に示した従来のデータ転送装置では、Ｐ／Ｓ変換部１１３におけるシリアル転送の有無の確認、アドレスレジスタ１１１に対するアドレスの格納、及びデータレジスタ１１２に対するデータの格納を、ＤＡＣユニット１２０のチャンネル数の分だけしなければならない。このため、ＤＡＣ制御部１１０からＤＡＣユニット１２０へのシリアルデータＱ１００の転送が完了するまでに長時間を要するという問題があった。また、このようなデータ転送装置が半導体試験装置に設けられている場合には、データ転送装置におけるデータの転送時間が長くなる分だけ半導体デバイスの試験に要する時間が長くなってしまうという問題がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、シリアルデータの転送に要する時間を大幅に短縮することができるデータ転送装置、及び当該装置を備えることで半導体デバイスの試験に要する時間を大幅に短縮することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明のデータ転送装置は、アドレスによって特定される複数の転送先を有する被転送装置（２０）に対し、データの転送先を特定するアドレスと当該転送先に転送すべきデータとを含むシリアルデータ（Ｑ１）を転送するデータ転送装置（１、２）において、前記被転送装置の転送先毎に、前記シリアルデータの転送を実行するか否かを示す転送情報を格納する転送情報格納部（１１）と、前記被転送装置の転送先を特定するアドレスを複数格納し、前記転送情報格納部に格納された前記転送情報に基づいて前記シリアルデータの転送を実行する必要のあるアドレスを発生するアドレス発生部（１４）と、前記被転送装置に転送すべきデータを複数格納し、前記アドレス発生部が発生したアドレスに応じたデータを出力するデータ格納部（１５）と、前記アドレス発生部から発生されたアドレスと前記データ格納部から出力されたデータとをシリアルデータに変換する変換部（１６）とを備えることを特徴としている。
この発明によると、被転送装置の転送先毎にシリアルデータの転送を実行するか否かを示す転送情報が転送情報格納部に格納され、転送情報格納部に格納された転送情報に基づいてシリアルデータの転送を実行する必要のあるアドレスがアドレス発生部で発生され、アドレス発生部が発生したアドレスに応じたデータがデータ格納部から出力され、アドレス発生部から発生されたアドレスとデータ格納部から出力されたデータとが変換部でシリアルデータに変換される。
また、本発明のデータ転送装置は、前記データ格納部のアドレスマップが、前記被転送装置のアドレスマップと同じに設定されており、前記アドレス発生部が発生するアドレスは、前記被転送装置におけるデータの転送先を特定するとともに、前記データ格納部に格納されたデータのうちから前記被転送装置に転送すべきデータを特定することを特徴としている。
また、本発明のデータ転送装置は、前記転送情報格納部に格納された前記転送情報に基づいた前記シリアルデータの転送を開始させるトリガ信号を発生するトリガ信号発生部（１３）を備えることを特徴としている。
更に、本発明のデータ転送装置は、前記トリガ信号発生部による前記トリガ信号の発生に先だって、前記アドレス発生部が発生するアドレスを記憶する記憶部（４１）を備えることを特徴としている。
また、本発明のデータ転送装置は、前記被転送装置の転送先毎に、前記転送情報格納部に格納された前記転送情報に基づいた前記アドレス発生部によるアドレスの発生を許可するか否かを示す可否情報を格納する可否情報格納部（５１）と、前記可否情報格納部に格納された前記可否情報に基づいて、前記転送情報格納部から前記アドレス発生部に対する前記転送情報の出力制御を行う出力制御部（５２）とを備えることを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、前記半導体デバイスの試験を行う上で必要な各種設定に用いられる各種データをシリアルデータ（Ｑ１）として転送する上記の何れかに記載のデータ転送装置を備えることを特徴としている。
また、本発明の半導体試験装置は、前記被転送装置が、転送されてくるシリアルデータに基づいて、電圧及び電流の少なくとも一方がプログラム可能な装置であることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、被転送装置の転送先毎にシリアルデータの転送を実行するか否かを示す転送情報を転送情報格納部に格納し、転送情報格納部に格納された転送情報に基づいてシリアルデータの転送を実行する必要のあるアドレスをアドレス発生部で発生し、アドレス発生部が発生したアドレスに応じたデータをデータ格納部から出力し、アドレス発生部から発生されたアドレスとデータ格納部から出力されたデータとを変換部でシリアルデータに変換している。このため、従来のように、シリアルデータの転送が開始された後に、シリアル転送が実行されているか否かの確認、並びに転送すべきアドレス及びデータの設定を行う必要が無く、シリアルデータの転送に要する時間を大幅に短縮することができるという効果がある。また、シリアルデータの転送に要する時間が大幅短縮されることから、半導体デバイスの試験に要する時間も大幅に短縮することができるという効果がある。更に、可否情報格納部に格納された可否情報に基づいて転送情報格納部からアドレス発生部に対する転送情報の出力制御を行っているため、不要なデータ転送を行うことなく所定チャンネルのデータ転送の中止が可能であるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態によるデータ転送装置及び半導体試験装置について詳細に説明する。尚、以下の各実施形態では、半導体試験装置に設けられたデータ転送装置を例に挙げて説明する。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態によるデータ転送装置の要部構成を示す図である。図１に示す通り、本実施形態のデータ転送装置１は、コントローラ３０の制御の下で動作するＤＡＣ制御部１０とＤＡＣユニット２０（被転送装置）とを備えており、半導体デバイス（図示省略）の試験を行う上で必要な各種設定に用いられる各種データをシリアルデータＱ１としてＤＡＣ制御部１０からＤＡＣユニット２０に転送する。具体的に、このデータ転送装置１は、半導体デバイスに対するインターフェイスカードであるピンエレクトロニクスカードに設けられる。
【００１５】
ＤＡＣユニット２０は、複数のレジスタ２１ａ〜２１ｎと、レジスタ２１ａ〜２１ｎにそれぞれ対応して設けられた複数のＤＡＣ（図示省略）及び複数の出力ピン２２ａ〜２２ｎとを備えており、レジスタ２１ａ〜２１ｎに設定された電圧値を示すアナログ信号を、対応する出力ピン２２ａ〜２２ｎからそれぞれ出力する。レジスタ２１ａ〜２１ｎの各々には一意に定まるアドレスが割り当てられており、シリアルデータＱ１に含まれるアドレスで特定されるレジスタに、そのシリアルデータＱ１に含まれるデータが記憶される。
【００１６】
尚、レジスタ２１ａ〜２１ｎの一つ一つ、又は出力ピン２２ａ〜２２ｎの一つ一つは「チャンネル」と呼ばれる。即ち、ＤＡＣユニット２０は、チャンネル毎に電圧値が異なるアナログ信号の出力が可能である。ここで、本実施形態においては、レジスタ２１ａ〜２１ｎの総数及び出力ピン２２ａ〜２２ｎの総数が「４０」であるとする。つまり、ＤＡＣユニット２０は、４０チャンネル分のレジスタ及び出力ピンを備えるとする。
【００１７】
ＤＡＣ制御部１０は、転送データ選択レジスタ１１（転送情報格納部）、ゲート部１２、転送開始トリガ発生部１３（トリガ信号発生部）、アドレス発生部１４、データ格納部１５、及びＰ／Ｓ（パラレル／シリアル）変換部１６（変換部）を備えており、コントローラ３０の制御の下でシリアルデータＱ１をＤＡＣユニット２０に転送する。転送データ選択レジスタ１１は、ＤＡＣユニット２０のチャンネル毎にシリアルデータＱ１の転送を行うか否かを示す情報（転送情報）、つまりシリアルデータＱ１の転送を行うチャンネルを選択する情報を格納する複数のレジスタ１１ａ〜１１ｎを備える。
【００１８】
例えば、ＤＡＣユニット２０の第１チャンネル（レジスタ２１ａ，出力ピン２２ａに係るチャンネル）へのシリアルデータＱ１の転送を行う場合には、コントローラ３０によってレジスタ１１ａに値「１」が設定される。これに対し、例えばＤＡＣユニット２０の第２チャンネル（レジスタ２１ｂ，出力ピン２２ｂに係るチャンネル）へのシリアルデータＱ１の転送を行わない場合には、コントローラ３０によってレジスタ１１ｂに値「０」が設定される。これらレジスタ１１ａ〜１１ｎに対する値の設定は、コントローラ３０が設定信号Ｓ１を出力して行う。尚、レジスタ１１ａ〜１１ｎの総数は、ＤＡＣユニット２０のチャンネル数と同じに設定され、本実施形態では「４０」である。
【００１９】
ゲート部１２は、転送開始トリガ発生部１３からトリガ信号Ｔｒが出力された場合に、転送データ選択レジスタ１１とアドレス発生部１４との間を開状態にする。転送開始トリガ発生部１３は、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎの設定内容に基づいたシリアルデータＱ１の転送を開始させるトリガ信号Ｔｒ１を発生する。尚、転送開始トリガ発生部１３は、コントローラ３０から制御信号Ｃ１が出力されたときにトリガ信号Ｔｒ１を出力する。
【００２０】
アドレス発生部１４は、転送先のアドレスであるＤＡＣユニット２０のチャンネルを指定するアドレス（レジスタ２１ａ〜２１ｎに割り当てられたアドレス）を記憶する複数の格納部１４ａ〜１４ｎを備えており、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎの設定内容に基づいてシリアルデータＱ１の転送を実行する必要のあるチャンネルを特定するアドレスを発生する。このアドレス発生部１４が備える格納部１４ａ〜１４ｎは転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎにそれぞれ対応づけられている。
【００２１】
例えば、転送データ選択レジスタ１１に設けられたレジスタ１１ａ〜１１ｎのうちのレジスタ１１ａ，１１ｂのみに値「１」が設定されており、他のレジスタに値「０」が設定されている場合には、アドレス発生部１４は、格納部１４ａ，１４ｂに記憶されているアドレスのみを発生する。これにより、シリアルデータＱ１を転送すべきチャンネルとして、第１チャンネルと第２チャンネルとが特定される。尚、格納部１４ａ〜１４ｎの総数は、ＤＡＣユニット２０のチャンネル数及び転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎの総数と同じに設定され、本実施形態では「４０」である。
【００２２】
データ格納部１５は、ＤＡＣユニット２０に転送すべきデータを記憶する複数の格納部１５ａ〜１５ｎを備えており、アドレス発生部１４が発生したアドレスに応じたデータを出力する。これら格納部１５ａ〜１５ｎへのデータの格納は、コントローラ３０がデータＤ１を出力して行う。データ格納部１５のアドレスマップは、ＤＡＣユニット２０のアドレスマップと同じに設定されている。つまり、ＤＡＣユニット２０が備えるレジスタ２１ａ〜２１ｎに割り当てられたアドレスと同じアドレスが、データ格納部１５が備える格納部１５ａ〜１５ｎにそれぞれ割り当てられている。
【００２３】
かかるアドレスの割り当てを行うことにより、アドレス発生部１４で発生するアドレスで、ＤＡＣユニット２０のチャンネルを特定するとともに、データ格納部１５が備える格納部１５ａ〜１５ｎに格納されたデータのうちから転送すべきデータを特定することができる。これにより、データ格納部１５に設けられたレジスタ１５ａ〜１５ｎを特定するアドレスを生成するために、アドレス変換部１４が発生するアドレスを変換する変換装置を設ける必要がなくなり、コストの低減を図ることができる。
【００２４】
ここで、前述の例において、アドレス発生部１４が第１チャンネルと第２チャンネルとを特定するアドレスを発生した場合には、データ格納部１５からは、第１チャンネルに係るレジスタ２１ａと同じアドレスが割り当てられた格納部１５ａに格納されたデータと、第２チャンネルに係るレジスタ２１ｂと同じアドレスが割り当てられた格納部１５ｂに格納されたデータとが出力される。尚、格納部１５ａ〜１５ｎの総数は、アドレス発生部１４が備える格納部１４ａ〜１４ｎの総数と同様に、ＤＡＣユニット２０のチャンネル数及び転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎの総数と同じに設定され、本実施形態では「４０」である。
【００２５】
Ｐ／Ｓ変換部１６は、アドレス発生部１４から発生されるアドレスとデータ格納部１５から出力されるデータとを所定のフォーマットを有するシリアルデータＱ１に変換して出力する。尚、シリアルデータＱ１のフォーマットは任意のものを用いることができるが、例えばＤＡＣユニット２０のチャンネルを特定するアドレスと、そのアドレスに転送すべきデータとが連続するフォーマットを用いることができる。また、Ｐ／Ｓ変換部１６は、パラレル／シリアル変換を行っている最中は、コントローラ３０に対して、その旨を示すステータス信号ＳＴ１を出力する。
【００２６】
次に、上記構成におけるデータ転送装置１の動作について説明する。まず、Ｐ／Ｓ変換部１６から出力されるステータス信号ＳＴ１に基づいて、コントローラ３０がＰ／Ｓ変換部１６でシリアル転送が行われているが否かを確認する。シリアル転送が行われていないことを確認した場合には、コントローラ３０はデータＤ１を出力し、ＤＡＣユニット２０の各チャンネルに転送すべきデータを、データ格納部１５が備える格納部１５ａ〜１５ｎにそれぞれ格納する。次いで、コントローラ３０は、設定信号Ｓ１を出力してＤＡＣユニット２０のチャンネル毎にシリアルデータＱ１の転送を行うか否かを示す情報（値「１」又は値「０」）をレジスタ１１ａ〜１１ｎに格納する。
【００２７】
以上の処理が終了すると、コントローラ３０から転送開始トリガ発生部１３に対して制御信号Ｃ１が出力され、これによりシリアルデータＱ１の転送を開始させるトリガ信号Ｔｒ１が転送開始トリガ発生部１３からゲート部１２に出力されてゲート部１２が開状態になる。ゲート部１２が開状態になると、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値がアドレス発生部１４に順に入力される。そして、対応するレジスタ１１ａ〜１１ｎの値に応じて格納部１４ａ〜１４ｎに格納されたアドレスが出力される。
【００２８】
例えば、格納部１４ａに対応するレジスタ１１ａの値が「１」である場合には、格納部１４ａに格納されたアドレスが読み出されて出力される。これに対し、例えば格納部１４ｂに対応するレジスタ１１ｂの値が「０」である場合には、格納部１４ｂに格納されたアドレスの読み出しは行われず、出力されることもない。かかる動作と同様の動作が他の格納部（１４ｃ〜１４ｎ）についても同様に行われ、アドレス発生部１４からは順次アドレスが出力される。
【００２９】
アドレス発生部１４から出力されたアドレスは、データ格納部１５及びＰ／Ｓ変換部１６に入力される。アドレス発生部１４からのアドレスがデータ格納部１５に入力されると、データ格納部１５が備える格納部１５ａ〜１５ｎのうちの、入力されたアドレスが割り当てられている格納部に格納されたデータの読み出しが行われてＰ／Ｓ変換部１６に出力される。例えば、アドレス発生部１４からのアドレスが、ＤＡＣユニット２０の第１チャンネルを特定するアドレス（レジスタ２１ａに割り当てられたアドレス）である場合には、格納部１５ａに格納されたデータが読み出されて出力される。Ｐ／Ｓ変換部１６は、アドレス発生部１４から発生されたアドレスとデータ格納部１５から出力されたデータとを所定のフォーマットを有するシリアルデータＱ１に変換して出力する。これにより、ＤＡＣユニット２０に対するシリアルデータＱ１の転送が行われる。
【００３０】
ＤＡＣユニット２０にシリアルデータＱ１が転送されると、ＤＡＣユニット２０が備えるレジスタ２１ａ〜２１ｎのうちのそのシリアルデータＱ１に含まれるアドレスが割り当てられたレジスタに、そのシリアルデータＱ１に含まれるデータが記憶される。以上の動作がＤＡＣユニット２０のチャンネル数分繰り返されることにより、ＤＡＣユニット２０へのシリアルデータＱ１の転送が終了する。シリアルデータＱ１の転送が終了すると、Ｐ／Ｓ変換部１６からシリアル転送を終了した旨を示すステータス信号ＳＴ１が出力され、これによりコントローラ３０はシリアル転送の終了を知ることができる。
【００３１】
以上の通り、本実施形態では、シリアルデータＱ１の転送を行うチャンネルを選択する情報を格納する転送データ選択レジスタ１１と、転送データ選択レジスタ１１に格納された情報に基づいてアドレスを発生するアドレス発生部１４と、アドレス発生部１４が発生したアドレスに応じたデータを出力するデータ格納部１５と、アドレス発生部１４から発生されたアドレスとデータ格納部１５から出力されたデータとをシリアルデータＱ１に変換するＰ／Ｓ変換部１６とを備えている。そして、トリガ信号Ｔｒが発生された後は、シリアル転送が行われているか否かの確認、及びＤＡＣ制御部１０に対するアドレス及びデータの書き込みがコントローラ３０によって行われることなくＤＡＣ制御部１０からシリアルデータＱ１が出力される。このため、シリアルデータＱ１の転送に要する時間を大幅に短縮することができる。また、この結果として、半導体デバイスの試験に要する時間を大幅に短縮することができる。
【００３２】
〔第２実施形態〕
図２は、本発明の第２実施形態によるデータ転送装置の要部構成を示す図である。尚、図２においては、図１に示した第１実施形態によるデータ転送装置１が備えるブロックと同一のブロックには同一の符号を付してある。図２に示す本実施形態のデータ転送装置２は、図１に示す第１実施形態のデータ転送装置１が備えるＤＡＣ制御部１０に代えてＤＡＣ制御部４０を備える。
【００３３】
ＤＡＣ制御部４０は、ＤＡＣ制御部１０と同様に、転送データ選択レジスタ１１、ゲート部１２、転送開始トリガ発生部１３、アドレス発生部１４、データ格納部１５、及びＰ／Ｓ変換部１６を備えるが、これらに加えてアドレス発生部１４の後段にＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ４１（記憶部）を備える点が相違する。また、ＤＡＣ制御部１０においては、ゲート部１２が転送データ選択レジスタ１１とアドレス発生部１４との間に設けられていたが、ＤＡＣ制御部４０においては、ゲート部１２がＦＩＦＯメモリ４１の後段に設けられている点も相違する。
【００３４】
ＦＩＦＯメモリ４１は、転送開始トリガ発生部１３からのトリガ信号Ｔｒの発生に先だって、アドレス発生部１４が発生するアドレスを記憶するものであり、シリアルデータＱ１の転送に要する時間を更に短縮するために設けられる。前述した第１実施形態では、シリアルデータＱ１の転送を開始させるトリガ信号Ｔｒ１が発生した後に、転送データ選択レジスタ１１に格納された情報の全てが順にアドレス発生部１４に入力されるため、アドレスが発生するまでに待ち時間が発生することがある。例えば、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎのうちの最後のレジスタ１１ｎにのみ値「１」が格納されており、他のレジスタには値「０」が格納されている場合である。本実施形態は、トリガ信号Ｔｒの発生に先だって、アドレス発生部１４が発生するアドレスをＦＩＦＯメモリ４１に記憶することで、アドレスが発生するまでの待ち時間を解消してシリアルデータＱ１の転送に要する時間を更に短縮している。
【００３５】
次に、上記構成におけるデータ転送装置２の動作について説明する。まず、第１実施形態と同様に、Ｐ／Ｓ変換部１６から出力されるステータス信号ＳＴ１に基づいて、コントローラ３０がＰ／Ｓ変換部１６でシリアル転送が行われているが否かを確認する。シリアル転送が行われていないことを確認した場合には、コントローラ３０はデータＤ１を出力し、ＤＡＣユニット２０の各チャンネルに転送すべきデータを、データ格納部１５が備える格納部１５ａ〜１５ｎにそれぞれ格納する。次いで、コントローラ３０は、設定信号Ｓ１を出力してＤＡＣユニット２０のチャンネル毎にシリアルデータＱ１の転送を行うか否かを示す情報（値「１」又は値「０」）をレジスタ１１ａ〜１１ｎに格納する。
【００３６】
転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎへの情報の格納が終了すると、レジスタ１１ａ〜１１ｎに格納された値がアドレス発生部１４に順に入力される。そして、対応するレジスタ１１ａ〜１１ｎの値に応じて格納部１４ａ〜１４ｎに格納されたアドレスが出力されてＦＩＦＯメモリ４１に記憶される。例えば、格納部１４ａに対応するレジスタ１１ａの値が「１」である場合には、格納部１４ａに格納されたアドレスが読み出されてＦＩＦＯメモリ４１に記憶される。これに対し、例えば格納部１４ｂに対応するレジスタ１１ｂの値が「０」である場合には、格納部１４ｂに格納されたアドレスの読み出しは行われず、ＦＩＦＯメモリ４１にも記憶されない。かかる動作と同様の動作が他の格納部（１４ｃ〜１４ｎ）についても同様に行われ、アドレス発生部１４から出力されたアドレスが順次ＦＩＦＯメモリ４１に記憶される。
【００３７】
以上の処理が終了すると、コントローラ３０から転送開始トリガ発生部１３に対して制御信号Ｃ１が出力され、これによりシリアルデータＱ１の転送を開始させるトリガ信号Ｔｒ１が転送開始トリガ発生部１３からゲート部１２に出力されてゲート部１２が開状態になる。ゲート部１２が開状態になると、ＦＩＦＯメモリ４１に記憶されたアドレスが順次読み出されて出力される。
【００３８】
ＦＩＦＯメモリ４１から出力されたアドレスは、データ格納部１５及びＰ／Ｓ変換部１６に入力される。アドレス発生部１４からのアドレスがデータ格納部１５に入力されると、データ格納部１５が備える格納部１５ａ〜１５ｎのうちの、入力されたアドレスが割り当てられている格納部に格納されたデータの読み出しが行われてＰ／Ｓ変換部１６に出力される。例えば、アドレス発生部１４からのアドレスが、ＤＡＣユニット２０の第１チャンネルを特定するアドレス（レジスタ２１ａに割り当てられたアドレス）である場合には、格納部１５ａに格納されたデータが読み出されて出力される。
【００３９】
Ｐ／Ｓ変換部１６は、アドレス発生部１４から発生されたアドレスとデータ格納部１５から出力されたデータとを所定のフォーマットを有するシリアルデータＱ１に変換して出力する。これにより、ＤＡＣユニット２０に対するシリアルデータＱ１の転送が行われる。ＤＡＣユニット２０にシリアルデータＱ１が転送されると、ＤＡＣユニット２０が備えるレジスタ２１ａ〜２１ｎのうちのそのシリアルデータＱ１に含まれるアドレスが割り当てられたレジスタに、そのシリアルデータＱ１に含まれるデータが記憶される。以上の動作がＦＩＦＯメモリ４１に記憶されたアドレスの数だけ繰り返されることにより、ＤＡＣユニット２０へのシリアルデータＱ１の転送が終了する。シリアルデータＱ１の転送が終了すると、Ｐ／Ｓ変換部１６からシリアル転送を終了した旨を示すステータス信号ＳＴ１が出力され、これによりコントローラ３０はシリアル転送の終了を知ることができる。
【００４０】
以上の通り、本実施形態では、上述した転送データ選択レジスタ１１、アドレス発生部１４、データ格納部１５、及びＰ／Ｓ変換部１６に加えてＦＩＦＯメモリ４１を備えおり、トリガ信号Ｔｒの発生に先立ってアドレス発生部１４で発生したアドレス、即ちシリアルデータＱ１の転送を実行する必要のあるチャンネルを特定するアドレスのみをＦＩＦＯメモリ１４に記憶している。そして、トリガ信号Ｔｒが発生した後には、ＦＩＦＯメモリ１４に記憶されたアドレスを読み出してシリアルデータＱ１への変換及び転送を行っている。これにより、第１実施形態のようにアドレスが発生するまでの待ち時間が生じないため、シリアルデータＱ１の転送に要する時間を更に短縮することができ、また、半導体デバイスの試験に要する時間を大幅に短縮することもできる。
【００４１】
〔第３実施形態〕
図３は、本発明の第３実施形態によるデータ転送装置の要部構成を示す図である。尚、図３においては、図２に示した第２実施形態によるデータ転送装置２が備えるブロックと同一のブロックには同一の符号を付してある。図３に示す本実施形態のデータ転送装置３は、図２に示す第２実施形態のデータ転送装置２が備えるＤＡＣ制御部４０に代えてＤＡＣ制御部５０を備えており、コントローラ３０とＤＡＣ制御部５０との間における不要なデータ転送を行うことなく所定チャンネルのデータ転送の中止を可能とするものである。
【００４２】
例えば、半導体試験装置に設けられたデータ転送装置では、半導体デバイスのある試験項目の試験結果に応じて、あるチャンネルを介したデータ転送（次の試験項目の試験を行う上で必要なデータ転送）を中止することがある。これは、先の試験項目の試験でフェイルと判定された半導体デバイスの試験を中止することで、半導体デバイスの試験に要する時間を短縮するためである。
【００４３】
所定のチャンネルにおけるデータ転送を中止するためには、コントローラ３０が転送データ選択レジスタ１１のレジスタ１１ａ〜１１ｎに格納された値を一旦読み出して所定の記憶領域に退避した後に、変更すべき値を転送データ選択レジスタ１１に格納する必要がある。ここで、転送データ選択レジスタ１１のレジスタ１１ａ〜１１ｎに格納された値を一旦退避するのは、半導体デバイスに対して行った試験内容を試験後に検証する場合があるからである。本実施形態のデータ転送装置３は、所定チャンネルのデータ転送の中止を行う場合に、転送データ選択レジスタ１１からの読み出しを省くことでコントローラ３０とＤＡＣ制御部５０との間における不要なデータ転送をなくしている。
【００４４】
ＤＡＣ制御部５０は、ＤＡＣ制御部４０と同様に、転送データ選択レジスタ１１、ゲート部１２、転送開始トリガ発生部１３、アドレス発生部１４、データ格納部１５、Ｐ／Ｓ変換部１６、及びＦＩＦＯメモリ４１を備える。しかしながら、これらに加えてイネーブルレジスタ５１（可否情報格納部）とゲート回路部５２（出力制御部）とを備える点が相違する。
【００４５】
イネーブルレジスタ５１は、ＤＡＣユニット２０のチャンネル毎に、転送データ選択レジスタ１１のレジスタ１１ａ〜１１ｎに格納された情報に基づいたアドレス発生部１４によるアドレスの発生を許可するか否かを示すイネーブル情報（可否情報）を格納する複数のレジスタ５１ａ〜５１ｎを備える。イネーブルレジスタ５１が備えるレジスタ５１ａ〜５１ｎは、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎにそれぞれ対応して設けられており、レジスタ５１ａ〜５１ｎの総数は、ＤＡＣユニット２０のチャンネル数と同じに設定され、本実施形態では「４０」である。
【００４６】
ゲート回路部５２は、イネーブルレジスタ５１が備えるレジスタ５１ａ〜５１ｎに格納されたイネーブル情報に基づいて、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値のアドレス発生部１４に対する出力制御を行う。具体的には、ゲート回路部５２は、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎ（イネーブルレジスタ５１が備えるレジスタ５１ａ〜５１ｎ）に対応した複数のＡＮＤ回路（論理積回路）５２ａ〜５２ｎを備えている。
【００４７】
ＡＮＤ回路５２ａ〜５２ｎの一方の入力端にはイネーブルレジスタ５１が備えるレジスタ５１ａ〜５１ｎに格納されたイネーブル情報がそれぞれ入力されており、他方の入力端には転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値がそれぞれ入力されている。よって、ＡＮＤ回路５２ａ〜５２ｎは、イネーブルレジスタ５１が備えるレジスタ５１ａ〜５１ｎに格納されたイネーブル情報に応じて開状態又は閉状態になって転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値の出力制御を行う。
【００４８】
また、コントローラ３０には半導体デバイスの試験結果（パス／フェイル）を示すフェイル情報Ｆ１が入力されており、コントローラ３０は、このフェイル情報Ｆ１に基づいてイネーブル情報Ｅ１をＤＡＣ制御部５０に出力する。このイネーブル情報Ｅ１は、ＤＡＣ制御部５０に設けられたイネーブルレジスタ５１が備えるレジスタ５１ａ〜５１ｎに格納される。尚、イネーブル情報Ｅ１がイネーブルレジスタ５１に格納される場合には、転送データ選択レジスタ１１のレジスタ１１ａ〜１１ｎに格納された値が変更されることはない。
【００４９】
次に、上記構成におけるデータ転送装置３の動作について説明する。データ転送装置３の基本的な動作は、前述したデータ転送装置２の動作と同様である。つまり、まずコントローラＤ１から出力されたデータＤ１がデータ格納部１５の格納部１５ａ〜１５ｎにそれぞれ格納されるとともに、設定信号Ｓ１に応じた情報が転送データ選択レジスタ１１のレジスタ１１ａ〜１ｎにそれぞれ格納される。次に、レジスタ１１ａ〜１１ｎに格納された値に応じたアドレスがアドレス発生部１４から順に出力されてＦＩＦＯメモリ４１に記憶される。そして、コントローラ３０からの制御信号Ｃ１に基づいてトリガ信号Ｔｒが発生し、ＦＩＦＯメモリ４１に記憶されたアドレスが順次読み出されてデータ転送が開始される。
【００５０】
半導体デバイスの試験に必要なデータが転送されると、そのデータに応じた試験信号が生成されて半導体デバイス（図示省略）に印加される。これにより、半導体デバイスからはその試験信号に応じた信号が出力され、予め設定された期待値と比較されてフェイル情報Ｆ１が求められる。コントローラ３０は、このフェイル情報Ｆ１を参照してイネーブル情報Ｅ１を生成してＤＡＣ制御部５０に出力する。例えば、ＤＡＣユニット２０の第１チャンネル（レジスタ２１ａ，出力ピン２２ａに係るチャンネル）のみについてシリアルデータＱ１の転送を中止する場合には、レジスタ５１ａに値「０」が設定され、他のレジスタ５１ｂ〜５１ｎに値「１」が設定される。
【００５１】
以上の設定が終了すると、ゲート回路部５２に設けられたＡＮＤ回路５２ａ〜５２ｎで、転送データ選択レジスタ１１のレジスタ１１ａ〜１１ｎに格納された値とイネーブルレジスタ５１のレジスタ５１ａ〜５１ｎに格納されたイネーブル情報との論理積がそれぞれ演算されてアドレス発生部１４に入力される。ここで、上記の例ではレジスタ５１ａに値「０」が設定されているためＡＮＤ回路５２ａが閉状態になり、転送データ選択レジスタ１１のレジスタ１１ａに格納された値はアドレス発生部１４に出力されない。アドレス発生部１４から出力されたアドレスが順次ＦＩＦＯメモリ４１に記憶され、制御信号Ｃ１に基づくトリガ信号Ｔｒが発生すると、ＦＩＦＯメモリ４１に記憶されたアドレスが順次読み出されてデータ転送が開始される。ここで、上記の通り、転送データ選択レジスタ１１のレジスタ１１ａに格納された値がアドレス発生部１４に入力されないため、第１チャンネルについてシリアルデータＱ１の転送は行われない（中止される）。
【００５２】
以上の通り、本実施形態では、イネーブル情報を格納するレジスタ５１ａ〜５１ｎを備えるイネーブルレジスタ５１と、レジスタ５１ａ〜５１ｎに格納されたイネーブル情報に基づいて転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値の出力制御を行うゲート回路部５２とを備えている。このため、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値の退避及び変更をすることなく、所定チャンネルのデータ転送の中止を行うことができる。
【００５３】
〔第４実施形態〕
図４は、本発明の第４実施形態によるデータ転送装置の要部構成を示す図である。尚、図４においては、図３に示した第３実施形態によるデータ転送装置３が備えるブロックと同一のブロックには同一の符号を付してある。図３に示した第３実施形態によるデータ転送装置３ではコントローラ３０がフェイル情報Ｆ１に基づいてイネーブル情報Ｅ１を生成していたが、本実施形態のデータ転送装置４は半導体試験装置が備えるパス／フェイル回路６１の出力を直接イネーブルレジスタ５１の入力としている。
【００５４】
図４に示す通り、半導体試験装置にはＤＡＣ制御部５０、ＤＡＣユニット２０、及びコントローラ３０に加えてピンエレクトロニクス６０及びパス／フェイル回路６１が設けられている。ピンエレクトロニクス６０は、試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）７０のインターフェイスとして機能し、ＤＡＣユニット２０から出力されるアナログ信号から試験信号を生成してＤＵＴ７０に印加するとともに、ＤＵＴ７０から出力される信号と所定の基準電圧とを比較する。パス／フェイル回路６１は、上記の比較結果に基づいてＤＵＴ７０のパス／フェイルを判定し、その判定結果を示すフェイル情報Ｆ１を出力する。
【００５５】
ここで、イネーブルレジスタ５１のレジスタ５１ａ〜５１ｎは転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎにそれぞれ対応付けて設けられており、レジスタ１１ａ〜１１ｎはＤＡＣユニット２０のチャンネル毎（出力ピン２２ａ〜２２ｎ毎）にシリアルデータＱ１の転送を行うか否かを示す情報を格納している。このため、イネーブルレジスタ５１のレジスタ５１ａ〜５１ｎは、レジスタ１１ａ〜１１ｎを介してＤＡＣユニット２０のチャンネルとの対応付けがなされている。
【００５６】
また、ＤＡＣユニット２０の出力ピン２２ａ〜２２ｎとＤＵＴ７０との対応関係、及びパス／フェイル回路６１から出力されるフェイル情報Ｆ１とＤＵＴ７０の各ピンとの対応関係はピンエレクトロニクス６０によって規定されている。このため、フェイル情報Ｆ１とチャンネルとの対応関係も既知であり、チャンネル毎のフェイル情報Ｆ１を、イネーブルレジスタ５１のレジスタ５１ａ〜５１ｎの各々に適切に格納することができる。これにより、本実施形態では、コントローラ３０とＤＡＣ制御部１０との間でデータ転送を行うことなく所定チャンネルのデータ転送の中止を行うことができる。
【００５７】
〔第５実施形態〕
図５は、本発明の第５実施形態によるデータ転送装置の要部構成を示す図である。尚、図５においては、図１に示した第１実施形態によるデータ転送装置１が備えるブロックと同一のブロックには同一の符号を付してある。図５に示す本実施形態のデータ転送装置５は、図１に示す第１実施形態のデータ転送装置１が備えるＤＡＣ制御部１０に代えて、図３，図４に示すイネーブルレジスタ５１とゲート回路部５２とが設けられたＤＡＣ制御部７０を備える構成である。このデータ転送装置は、第３，第４実施形態と同様に、コントローラ３０とＤＡＣ制御部７０との間における不要なデータ転送を行うことなく所定チャンネルのデータ転送の中止を可能とするものである。
【００５８】
図５に示す通り、ゲート回路部５２は転送データ選択レジスタ１１とゲート部１２との間に設けられており、イネーブルレジスタ５１のレジスタ５１ａ〜５１ｎに格納されたイネーブル情報に基づいて転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値の出力制御を行う。このため、本実施形態においても、転送データ選択レジスタ１１が備えるレジスタ１１ａ〜１１ｎに格納された値の退避及び変更をすることなく、所定チャンネルのデータ転送の中止を行うことができる。尚、本実施形態においても、前述した第４実施形態と同様に、パス／フェイル回路６１から出力されるフェイル情報Ｆ１を直接イネーブルレジスタ５１に入力させることも可能である。
【００５９】
以上、本発明の実施形態によるデータ転送装置及び半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、被転送装置としてのＤＡＣユニット２０がアナログ電圧を出力するものであるとしたが、被転送装置はＤＡＣ制御部１０から転送されてくるシリアルデータＱ１に基づいて、電流及び電圧の少なくとも一方がプログラム可能である装置を用いることができる。また、被転送装置は、上述したＤＡＣユニット２０に限られるという訳ではなく、内蔵するＤＡＣから出力される電圧や電流の大小を比較するＰＭＵ（Parametric Measurement Unit）等の装置であっても良い。
【００６０】
また、上記実施形態では、ＤＡＣユニット２０のチャンネル数が「４０」である場合を例に挙げたが、本発明はチャンネル数が「４０」である場合に限られるわけではなく、複数のチャンネルを有するＤＡＣユニットに適用することができることは言うまでもない。尚、上記実施形態では、データ格納部１５のアドレスマップが、ＤＡＣユニット２０のアドレスマップと同じに設定されている場合について説明したが、アドレス変換部１４が発生するアドレスを変換する変換装置を備えていれば、これらのアドレスマップは異なっていても良い。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態によるデータ転送装置の要部構成を示す図である。
【図２】本発明の第２実施形態によるデータ転送装置の要部構成を示す図である。
【図３】本発明の第３実施形態によるデータ転送装置の要部構成を示す図である。
【図４】本発明の第４実施形態によるデータ転送装置の要部構成を示す図である。
【図５】本発明の第５実施形態によるデータ転送装置の要部構成を示す図である。
【図６】半導体試験装置に設けられる従来のデータ転送装置の要部構成を示す図である。
【符号の説明】
【００６２】
１，２            データ転送装置
１１              転送データ選択レジスタ
１１ａ〜１１ｎ    レジスタ
１３              転送開始トリガ発生部
１４              アドレス発生部
１４ａ〜１４ｎ    格納部
１５              データ格納部
１５ａ〜１５ｎ    格納部
１６              Ｐ／Ｓ変換部
２０              ＤＡＣユニット
４１              ＦＩＦＯメモリ
５１              イネーブルレジスタ
５１ａ〜５１ｎ    レジスタ
５２              ゲート回路部
５２ａ〜５２ｎ    ＡＮＤ回路
Ｑ１              シリアルデータ
【図１】
2009211682.tif 000003
【図２】
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【図３】
2009211682.tif 000005
【図４】
2009211682.tif 000006
【図５】
2009211682.tif 000007
【図６】
2009211682.tif 000008