(57)【要約】【課題】  画素の構成を簡略化でき、動作速度の向上、および消費電力の低減を実現させた表示装置の提供。【解決手段】  基板の表示領域にマトリックス状に配置された複数の画素が形成され、これらの画素には書き込まれたデータを保持するメモリを備え、  行方向に配列される各画素には共通の走査線から走査信号が供給され、列方向に配列される各画素には共通の映像線から映像信号が供給されるように構成され、  前記走査線への走査信号の供給は垂直アドレス回路あるいは垂直シフトレジスタ回路を介して行い、  前記映像線へのデータの供給は水平走査シフトレジスタ回路を介して行うように構成されている。【選択図】図１
2009204636.tif 000002
【特許請求の範囲】
【請求項１】
基板の表示領域にマトリックス状に配置された複数の画素が形成され、これらの画素には書き込まれたデータを保持するメモリを備え、
行方向に配列される各画素には共通の走査線から走査信号が供給され、列方向に配列される各画素には共通の映像線から映像信号が供給されるように構成され、
前記走査線への走査信号の供給は垂直アドレス回路あるいは垂直シフトレジスタ回路を介して行い、
前記映像線へのデータの供給は水平走査シフトレジスタ回路を介して行うように構成されていることを特徴とする表示装置。
【請求項２】
前記垂直アドレス回路および水平走査シフトレジスタ回路は、当該表示装置の外部のＣＰＵからの信号によって直接に、あるいは当該表示装置内のレジスタによって間接的に走査されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記垂直アドレス回路あるいは垂直シフトレジスタ回路、および水平走査シフトレジスタ回路を制御するインターフェース回路を備え、このインターフェース回路には、その入力信号として、ＣＰＵインターフェース信号が用いられることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、表示領域の各画素にメモリを備える表示装置に関する。
【背景技術】
【０００２】
たとえば液晶表示パネルの表示領域の各画素にメモリを備え、該メモリに表示データを記憶させることによって、外部からの入力データがない場合でも、液晶表示パネルに画像を表示させるものが、たとえば下記特許文献１に開示されている。
【０００３】
図５は、このような液晶表示パネルの概略構成を示す図である。液晶表示領域ＡＲにマトリックス状に配置された画素ＰＸを備え、この画素ＰＸにはそれぞれメモリが組み込まれている。
【０００４】
行方向（図中ｘ方向）に配列される各画素ＰＸは共通の走査線ＧＬから走査信号が供給されるようになっており、列方向（図中ｙ方向）に配列される各画素ＰＸには共通の映像線ＤＬから映像信号（データ）が供給されるようになっている。
【０００５】
各走査線ＧＬへの走査信号の供給は垂直シフトレジスタ回路ＶＳＲによってなされ、各映像線ＤＬへの映像信号（データ）の供給は水平シフトレジスタ回路ＨＳＲによってなされるようになっている。
【０００６】
また、前記垂直シフトレジスタ回路ＶＳＲ、水平シフトレジスタ回路ＨＳＲの制御はインターフェース回路ＩＦによってなされるようになっている。
【０００７】
このインターフェース回路ＩＦは、それに水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、データ等を入力させるいわゆるＲＧＢインターフェースのパネルとなっている。
【０００８】
このような液晶表示パネルは、マイクロコンピュータ等との直接接続が困難となっており、それをするには専用の画像処理回路を必要とするようになっている。
【０００９】
これに対し、図６は、マイクロコンピュータ等との直接接続ができる液晶表示パネルを示している。図６は、図５と対応して描いており、図５と異なる構成は、まず、走査線ＧＬへの走査信号の供給はＹ−アドレス回路ＹＡＤによってなされ、各映像線ＤＬへのデータの供給はＸ−アドレス回路ＸＡＤによってなされている。
【００１０】
そして、これにともない、前記Ｙ−アドレス回路ＹＡＤ、Ｘ−アドレス回路ＸＡＤを制御するインターフェースＩＦには、たとえば、ＣＳ、ＷＲ、ＲＳ、データ等の各信号からなるいわゆるＣＰＵインターフェース信号ＩＦＳが入力されるようになっている。
【００１１】
このような液晶表示パネルは、マイクロコンピュータからみるとＳＲＡＭメモリと同様に扱うことができるようになっている。
【特許文献１】特開２００６−２８５１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、図６に示した液晶表示パネルは、Ｙ−アドレス回路ＹＡＤ、Ｘ−アドレス回路ＸＡＤを用いているため、各画素の構成を複雑とし、多ビット化する際には不利な構成となることが免れ得なくなる。
【００１３】
そして、Ｙ−アドレス回路ＹＡＤ、Ｘ−アドレス回路ＸＡＤは、たとえば前記ＲＧＢインターフェースにおけるシフトレジスタと比較した場合、動作速度が遅く、また、動作時の消費電力が大きくなるという不都合が生じる。
【００１４】
本発明の目的は、画素の構成を簡略化でき、動作速度の向上、および消費電力の低減を実現させた表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
（１）本発明による表示装置は、たとえば、基板の表示領域にマトリックス状に配置された複数の画素が形成され、これらの画素には書き込まれたデータを保持するメモリを備え、
行方向に配列される各画素には共通の走査線から走査信号が供給され、列方向に配列される各画素には共通の映像線から映像信号が供給されるように構成され、
前記走査線への走査信号の供給は垂直アドレス回路あるいは垂直シフトレジスタ回路を介して行い、
前記映像線へのデータの供給は水平走査シフトレジスタ回路を介して行うように構成されていることを特徴とする。
【００１７】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記垂直アドレス回路および水平走査シフトレジスタ回路は、当該表示装置の外部のＣＰＵからの信号によって直接に、あるいは当該表示装置内のレジスタによって間接的に走査されることを特徴とする。
【００１８】
（３）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記垂直アドレス回路あるいは垂直シフトレジスタ回路、および水平走査シフトレジスタ回路を制御するインターフェース回路を備え、このインターフェース回路には、その入力信号として、ＣＰＵインターフェース信号が用いられることを特徴とする。
【００１９】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２０】
このように構成した表示装置によれば、画素の構成を簡略化でき、動作速度の向上、および消費電力の低減を実現させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明による表示装置の実施例を図面を用いて説明する。
【００２２】
図１は、本発明による表示装置の一実施例を示した概略構成図である。図１はたとえば液晶表示装置を例に挙げて示している。
【００２３】
図１に示す等価回路は液晶表示装置（液晶表示パネル）の外囲器を構成するたとえばガラスからなる基板上に形成されるようになっている。
【００２４】
前記基板面には液晶表示領域ＡＲが形成され、この液晶表示領域ＡＲには複数の画素ＰＸがマトリックス状に配置されて形成されている。
【００２５】
行方向（図中ｘ方向）に配列される各画素ＰＸは共通の走査線ＧＬから走査信号が供給されるようになっており、列方向（図中ｙ方向）に配列される各画素ＰＸには共通の映像線ＤＬから映像信号が供給されるようになっている。
【００２６】
各走査線ＧＬは、たとえばその図中左側端において、Ｙ−アドレス回路ＹＡＤに接続され、このＹアドレス回路ＹＡＤによって走査信号が順次供給されるようになっている。このＹアドレス回路ＹＡＤは後述するインターフェース回路ＩＦからの駆動信号によって駆動するようになっている。
【００２７】
また、各映像線ＤＬには、当該液晶表示装置の外部回路によって入力されるＣＰＵインターフェース信号ＩＦＳによって駆動されるインターフェース回路ＩＦ、水平シフトレジスタ回路ＨＳＲ、データラッチ回路ＤＲＣ等を経てデータが入力されるようになっている。
【００２８】
すなわち、前記インターフェース回路ＩＦは、前記ＣＰＵインターフェース信号に基づき駆動信号を生成し、この駆動信号は前記水平シフトレジスタ回路ＨＳＲおよびＹ−アドレス回路ＹＡＤを駆動させるようになっている。
【００２９】
また、該インターフェース回路ＩＦは、前記ＣＰＵインターフェース信号中のデータをデータラッチ回路ＤＲＣに出力させ、１表示ライン分のデータを蓄積し、これら蓄積されたデータは、前記水平シフトレジスタ回路ＨＳＲによって動作する各映像線ＤＬにそれぞれ設けられたスイッチングトランジスタＳＷ（ＳＷ１、ＳＷ２、ＳＷ３、……）を介して、各映像線ＤＬに出力させるようになっている。
【００３０】
すなわち、前記スイッチングトランジスタＳＷ１、ＳＷ２、ＳＷ３、……は、１走査期間内に、前記水平シフトレジスタ回路ＨＳＲから出力されるハイレベルのシフト出力によって順次オンとなり、各映像線ＤＬは前記データラッチ回路ＤＲＣからのデータ線ＤＴＬと接続されるようになっている。
【００３１】
図２は、前記インターフェース回路ＩＦを、さらに詳述して示したブロック図である。前記インターフェース回路ＩＦは、前段から後段にかけて配置されるレベルシフト回路ＬＳ、インデックスレジスタ回路ＩＲ、およびセレクタ回路ＳＣから構成されている。前記ＣＰＵインターフェース信号ＩＦＳは、通常のメモリを制御する信号と同様に、ＣＳ、ＷＲ、ＲＳ、データ等の各信号からなり、前記レベルシフト回路ＬＳを経てインデックスレジスタ回路ＩＲＣに入力されるようになっている。そして、該インデックスレジスタ回路ＩＲＣからの出力によって前記セレクト回路ＳＣからはＹ−Ｒｅｇパルス、Ｘ−ｉｎパルス、Ｘ−Ｓｈｉｆｔパルス、およびＤａｔａ−Ｒｅｇパルスが出力されるようになっている。
【００３２】
再び、図１に戻り、前記Ｙ−アドレス回路ＹＡＤは、図示していないが、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの列で構成され、入力されるアドレスに対応して走査線ＧＬが選択されるように、それぞれのトランジスタのゲートが所定のアドレス線に接続されて構成されている。
【００３３】
前記Ｙ−アドレス回路ＹＡＤには、前記レベルシフト回路ＬＳからデータバスを介してＹ−アドレス情報が入力され、前記セレクタ回路ＳＣからのＹ−Ｒｅｇパルスによって該Ｙ−アドレス情報が格納されるようになっている。
【００３４】
この場合、該Ｙ−アドレス情報に対応した走査線ＧＬに走査線選択信号が出力されるようになる。
【００３５】
この場合、その後において、前記レベルシフト回路ＬＳからデータバスを介してデータがデータラッチ回路ＤＲＣに入力され、前記セレクタ回路ＳＣからのＤａｔａ−Ｒｅｇパルスによって前記データラッチ回路ＤＲＣに格納されるようになっている。また、このデータの格納に同期し、前記水平シフトレジスタＨＳＲにスタートパルスＸ−ｉｎと転送パルスＸ−Ｓｈｉｆｔが入力されるようになっている。
【００３６】
図３は、前記画素における等価回路の一実施例を示す図である。
【００３７】
図３において、リング状に接続される第１インバータＩＮＶ１と第２インバータＩＮＶ２によって構成されるメモリを有する。
【００３８】
第１インバータＩＮＶ１は、入力端子がノードＮＤ１に接続され、出力端子がノードＮＤ２に接続されている。また、第２インバータＩＮＶ２は、入力端子がノードＮＤ２に接続され、出力端子が（トランジスタＴＲ２を介して）ノードＮＤ１に接続されている。
【００３９】
前記トランジスタＴＲ２は、前記メモリが保持動作の際にはオンとなるようになっている。
【００４０】
前記ノードＮＤ１は、トランジスタＴＲ１を介して映像線ＤＬからのデータ（「１」か「０」）が書き込まれるようになっている。
【００４１】
ノードＮＤ１にデータ「１」が書き込まれる場合、トランジスタＴＲ３をオンにし画素電極にＶＣＯＭの電位が印加されるようになっている。この際、ノードＮＤ２におけるデータは「０」となっており、トランジスタＴＲ４はオフとなるようになっている。
【００４２】
ノードＮＤ２にデータ「０」が書き込まれる場合、トランジスタＴＲ３はオフとなり、ノードＮＤ２におけるデータ「１」によってトランジスタＴＲ４をオンにする。トランジスタＴＲ４がオンとなることにより、画素電極にＶＣＯＭＢの電位が印加されるようになっている。
【００４３】
画素電極は液晶を介して対向配置される対向電極との間に電界を生じせしめるようになっており、該対向電極にはＶＣＯＭの電位が印加されるようになっている。
【００４４】
ここで、前記ＶＣＯＮＢの電圧は、前記ＶＣＯＭの電圧をインバータで反転させた電圧となっている。
【００４５】
図３において、走査線ＧＬには前記垂直シフトレジスタ回路から走査線選択信号が入力され、トランジスタＴＲ１がオンとなり、トランジスタＴＲ２がオフとなる
この際、映像線ＤＬからのデータ（「１」か「０」）が前記トランジスタＴＲ１を介してノードＮＤ１に書き込まれるようになる。
【００４６】
また、走査線ＧＬに走査線非選択信号が入力されると、トランジスタＴＲ１がオフとなり、トランジスタＴＲ１がオンとなる。
【００４７】
この際、ノードＮＤ１に書き込まれデータが、第１インバータ回路ＩＮＶ１と第２インバータ回路ＩＮＶ２から構成されるメモリに保持されるようになる。
【００４８】
この場合、いわゆるノーマリホワイトの液晶表示パネルの場合、ノードＮＤ１にデータ「１」、ノードＮＤ２にデータ「０」が書き込まれている場合には画素において白表示され、ノードＮＤ１にデータ「０」、ノードＮＤ２にデータ「１」が書き込まれている場合には黒表示される。
【００４９】
そして、このように画素に前記メモリを備えることで、表示部に画像を書き換える必要がない場合に、前記水平シフトレジスタ回路ＨＳＲおよびＹ−アドレス回路ＹＡＤの動作を停止でき、消費電力の低減を図ることができる。
【００５０】
なお、本発明による他の実施例とし、各画素においていわゆる面積階調を採用した構成としてもよい。すなわち、各画素において面積の異なる分割された複数の画素電極を構成し、それら各画素電極において、図３に示した回路が形成された構成とするものである。
【００５１】
複数の各画素電極の一つをあるいは組み合わせて選択することにより、所定の階調表示ができるようになる。
【００５２】
図４は、本発明による表示装置の他の実施例を示す図で、図１と対応した図となっている。
【００５３】
図４において、図１の場合と比較して異なる構成は、各走査線ＧＬに接続される垂直シフトレジスタ回路ＶＳＲを、前記Ｙ−アドレス回路に替えて設けていることにある。
【００５４】
このように構成した表示装置において、まず、データはデータバスを介してデータラッチ回路ＤＲＣに入力され、前記Ｄａｔａ−Ｒｅｇパルスによって該データラッチ回路ＤＲＣに格納されるようになっている。
【００５５】
そして、該データの格納に同期し、水平シフトレジスタ回路ＨＳＲに前記スターチパネルＸ−ｉｎと転送パルスＸ−Ｓｈｉｆｔが入力される。これにより、該水平シフトレジスタ回路ＨＳＲは各スイッチングトランジスタＳＷ１、ＳＷ２、ＳＷ３を順次オンにし、これにともない、データラッチ回路ＤＲＣからのデータがデータ線ＤＴＬを介し対応する各映像線ＤＬに転送されるようになっている。
【００５６】
このようにして一ライン上の各画素にデータを書き終えると、前記垂直シフトレジスタ回路ＶＳＲによって、次のラインの走査線ＧＬに走査線選択信号が供給されるようになっている。
【００５７】
以後、このような動作が繰り返されることにより、液晶表示領域ＡＲの全画面にデータが書き込まれるようになる。
【００５８】
このように構成した表示装置であっても、図１に示した表示装置と同様に、動作速度の向上および動作時の消費電力の低下を実現することができるようになる。
【００５９】
上述した実施例では、液晶表示装置を例に挙げて示したが、これに限定されることはなく、たとえば有機ＥＬ表示装置等の他の表示装置であってもよいことはいうまでもない。
【００６０】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００６１】
【図１】本発明による表示装置の一実施例を示す概略構成図である。
【図２】本発明による表示装置のインターフェース回路の一実施例を示す構成図である。
【図３】本発明による表示装置の画素の実施例を示す構成図である。
【図４】本発明による表示装置の他の実施例を示す概略構成図である。
【図５】従来の表示装置の一例を示す概略構成図である。
【図６】従来の表示装置の一例を示す概略構成図である。
【符号の説明】
【００６２】
ＡＲ……液晶表示領域、ＰＸ……画素、ＧＬ……走査線、ＤＬ……映像線、ＳＷ……スイッチングトランジスタ、ＹＡＤ……Ｙ−アドレス回路、ＨＳＲ……水平シフトレジスタ回路、ＤＲＣ……データラッチ回路、ＩＦ……インターフェース回路、ＩＦＳ……ＣＰＵインターフェース信号、ＬＳ……レベルシフト回路、ＩＲＣ……インデックスレジスタ回路、ＳＣ……セレクタ回路、ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４……トランジスタ、ＩＮＶ１、ＩＮＶ２……インバータ、ＶＳＲ……垂直シフトレジスタ回路。
【図１】
2009204636.tif 000003
【図２】
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【図３】
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【図４】
2009204636.tif 000006
【図５】
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【図６】
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