(57)【要約】【課題】低コスト化と画質品質とが両立するＥＬ表示デバイスを実現する。【解決手段】アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方式として、各画素領域のＥＬ発光素子に駆動電流を供給する電源線を、１水平走査期間毎に高電位と低電位の２値の電位で駆動する方法を提案する。すなわち、複数の電源線又は全ての電源線を共通の駆動信号で駆動する方法を提案する。この駆動信号の共用化により電源線駆動部の回路構成を簡略化することができる。また、回路規模も削減することができる【選択図】図１９
2009204931.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルにおいて、
各画素領域のＥＬ発光素子に駆動電流を供給する電源線を、１水平走査期間毎に高電位と低電位の２値の電位で駆動する電源線駆動部
を有することを特徴とするＥＬ表示パネル。
【請求項２】
請求項１に記載のＥＬ表示パネルにおいて、
前記電源線を全ての画素について共通化し、前記電源線駆動部が共通のタイミングで全画素を駆動する
ことを特徴とするＥＬ表示パネル。
【請求項３】
請求項１又は２に記載のＥＬ表示パネルにおいて、
前記電源線は、個々の水平ラインに対して平行に配線される
ことを特徴とするＥＬ表示パネル。
【請求項４】
請求項１〜３のいずれかに記載のＥＬ表示パネルにおいて、
１水平走査期間内に、各信号線を、閾値補正基準電位、閾値補正準備停止電位、閾値補正停止電位、信号電位で駆動する信号線駆動部
を有することを特徴とするＥＬ表示パネル。
【請求項５】
請求項４に記載のＥＬ表示パネルにおいて、
前記閾値補正準備停止電位と前記閾値補正停止電位は同電位である
ことを特徴とするＥＬ表示パネル。
【請求項６】
請求項５に記載のＥＬ表示パネルにおいて、
前記閾値補正基準電位、前記閾値補正停止電位及び前記信号電位の印加は、少なくとも電源線が高電位のときに実行され、前記閾値補正準備停止電位の印加は、少なくとも電源線が低電位のときに実行される
ことを特徴とするＥＬ表示パネル。
【請求項７】
アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルにおいて、
全画素に対応する電源線を共通の駆動信号で駆動する電源線駆動部
を有することを特徴とするＥＬ表示パネル。
【請求項８】
アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルにおいて、
複数の水平ライン単位で対応する電源線を共通の駆動信号で駆動する電源線駆動部
を有することを特徴とするＥＬ表示パネル。
【請求項９】
請求項８に記載のＥＬ表示パネルにおいて、
前記電源線は、個々の水平ラインに対して平行に配線される
ことを特徴とするＥＬ表示パネル。
【請求項１０】
請求項９に記載のＥＬ表示パネルにおいて、
前記電源線は、１水平走査期間毎に高電位と低電位の２値電位で駆動される
ことを特徴とするＥＬ表示パネル。
【請求項１１】
請求項１０に記載のＥＬ表示パネルにおいて、
前記複数の水平ラインは全ての水平ラインである
ことを特徴とするＥＬ表示パネル。
【請求項１２】
アクティブマトリクス駆動方式に対応した画素構造と、各画素領域のＥＬ発光素子に駆動電流を供給する電源線を、１水平走査期間毎に高電位と低電位の２値の電位で駆動する電源線駆動部とを有するＥＬ表示パネルと、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を有することを特徴とする電子機器。
【請求項１３】
アクティブマトリクス駆動方式に対応した画素構造と、全画素に対応する電源線を共通の駆動信号で駆動する電源線駆動部とを有するＥＬ表示パネルと、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を有することを特徴とする電子機器。
【請求項１４】
アクティブマトリクス駆動方式に対応した画素構造と、複数の水平ライン単位で対応する電源線を共通の駆動信号で駆動する電源線駆動部と、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を有することを特徴とする電子機器。
【請求項１５】
アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方法において、
各画素領域のＥＬ発光素子に駆動電流を供給する電源線を、１水平走査期間毎に高電位と低電位の２値の電位で駆動する
ことを特徴とするＥＬ表示パネルの駆動方法。
【請求項１６】
アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方法において、
全画素に対応する電源線を共通の駆動信号で駆動する
ことを特徴とするＥＬ表示パネルの駆動方法。
【請求項１７】
アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方法において、
複数の水平ライン単位で対応する電源線を共通の駆動信号で駆動する
ことを特徴とするＥＬ表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書で説明する発明は、アクティブマトリクス駆動方式で駆動制御されるＥＬ表示パネル及びその駆動技術に関する。なお、この明細書で提案する発明は、ＥＬ表示パネル、電子機器及びＥＬ表示パネルの駆動方法としての側面も有する。
【背景技術】
【０００２】
図１に、アクティブマトリクス駆動型の有機ＥＬパネルに一般的な回路ブロック構成を示す。図１に示すように、有機ＥＬパネル１は、画素アレイ部３と、その駆動回路である書込制御線駆動部５及び水平セレクタ７で構成される。なお、画素アレイ部３には、信号線ＤＴＬと書込制御線ＷＳＬの各交点に画素回路９が配置される。
【０００３】
ところで、有機ＥＬ素子は電流発光素子である。このため、有機ＥＬパネルでは、各画素に対応する有機ＥＬ素子に流れる電流量の制御により階調を制御する駆動方式が採用される。図２に、この種の画素回路９のうち最も単純な回路構成の一つを示す。この画素回路９は、サンプリングトランジスタＴ１、駆動トランジスタＴ２及び保持容量Ｃｓで構成される。
【０００４】
なお、サンプリングトランジスタＴ１は、対応画素の階調に対応する信号電位Ｖsig
の保持容量Ｃｓへの書き込みを制御する薄膜トランジスタである。また、駆動トランジスタＴ２は、保持容量Ｃｓに保持された信号電位Ｖsig に応じて定まるゲート・ソース間電圧Ｖgsに基づいて駆動電流Ｉｄｓを有機ＥＬ素子ＯＬＥＤに供給する薄膜トランジスタである。図２の場合、サンプリングトランジスタＴ１は、Ｎチャネル型薄膜トランジスタで構成され、駆動トランジスタＴ２は、Ｐチャネル型薄膜トランジスタで構成される。
【０００５】
図２の場合、駆動トランジスタＴ２のソース電極は、電源電位Ｖccが固定的に印加されている電源線に接続され、常に飽和領域で動作する。すなわち、駆動トランジスタＴ２は、信号電位Ｖsig に応じた大きさの駆動電流を有機ＥＬ素子ＯＬＥＤに供給する定電流源として動作する。この際、駆動電流Ｉｄｓは次式で与えられる。
Ｉｄｓ＝ｋ・μ・（Ｖgs−Ｖｔｈ）2／２
【０００６】
因みに、μは、駆動トランジスタＴ２の多数キャリアの移動度である。また、Ｖｔｈは、駆動トランジスタＴ２の閾値電圧である。また、ｋは、（Ｗ／Ｌ）・Ｃoxで与えられる係数である。ここで、Ｗはチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【０００７】
なお、この構成の画素回路の場合、図３に示す有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴って、駆動トランジスタＴ２のドレイン電圧が変化する特性があることが知られている。しかし、ゲート・ソース間電圧Ｖgsは一定に保たれるので、有機ＥＬ素子に供給される電流量には変化が無く、発光輝度を一定に保つことができる。
【０００８】
以下に、アクティブマトリクス駆動方式を採用する有機ＥＬパネルディスプレイに関する文献を例示する。
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、薄膜プロセスの種類によっては図２に示す回路構成を採用できない場合がある。すなわち、現在の薄膜プロセスでは、Ｐチャネル型の薄膜トランジスタを採用できない場合がある。このような場合、駆動トランジスタＴ２をＮチャネル型薄膜トランジスタに置き換えることになる。
【００１０】
図４に、この種の画素回路の構成を示す。この場合、駆動トランジスタＴ２のソース電極は有機ＥＬ素子ＯＬＥＤの陽極（アノード）端子に接続される。ただし、この画素回路９の場合には、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴ってゲート・ソース間電圧Ｖgsが変動する問題がある。このゲート・ソース間電圧Ｖgsの変動は、駆動電流量を変化させ、発光輝度を変化させてしまう。
【００１１】
この他、各画素回路を構成する駆動トランジスタＴ２の閾値及び移動度は、画素毎に異なっている。この駆動トランジスタＴ２の閾値や移動度の違いは、駆動電流値のバラツキとなって出現し、発光輝度が画素毎に変化する。
【００１２】
従って、図４に示す画素回路を採用する場合には、経時変化によらず安定した発光特性の得られる駆動方法の確立が求められる。同時に、製造コストが安価なＥＬ表示パネルの実現が求められる。
【課題を解決するための手段】
【００１３】
（Ａ）手段１
そこで、発明者らは、アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方法として、各画素領域のＥＬ発光素子に駆動電流を供給する電源線を、１水平走査期間毎に高電位と低電位の２値の電位で駆動する方法を提案する。
【００１４】
なお、電源線を全ての画素について共通化し、電源線駆動部が共通のタイミングで全画素を駆動することが望ましい。すなわち、電源線を分岐して全ての画素に配線する。因みに、電源線は個々の水平ラインに対して平行に配線されることが望ましい。もっとも、水平ラインに対して垂直に配線することも可能である。
【００１５】
また、各信号線は、１水平走査期間毎に、閾値補正基準電位、閾値補正準備停止電位、閾値補正停止電位、信号電位で駆動されることが望ましい。もっとも、補正準備停止電位と閾値補正停止電位は同電位であっても良い。
因みに、閾値補正基準電位、閾値補正停止電位及び信号電位の印加は、少なくとも電源線が高電位のときに実行され、閾値補正準備停止電位の印加は、少なくとも電源線が低電位のときに実行されることが望ましい。
【００１６】
（Ｂ）手段２
なお他の例として、発明者らは、アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方法として、全画素に対応する電源線を共通の駆動信号で駆動する方法を提案する。
【００１７】
（Ｃ）手段３
更に他の例として、発明者らは、アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有するＥＬ表示パネルの駆動方法として、複数の水平ライン単位で対応する電源線を共通の駆動信号で駆動する方法を提案する。
【００１８】
なお、電源線は、個々の水平ラインに対して平行に配線されることが望ましいが、水平ラインに対して垂直に配線することも可能である。
また、電源線は、１水平走査期間毎に高電位と低電位の２値電位で駆動されることが望ましい。ここで、複数の水平ラインとは、全ての水平ラインであることが望ましい。
【００１９】
（Ｄ）手段４
【００２０】
また、発明者らは、前述した駆動方法に対応する構造を有するＥＬ表示パネルを搭載した電子機器を提案する。
ここで、電子機器は、ＥＬ表示パネルと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
【発明の効果】
【００２１】
発明者らの提案する発明では、ＥＬ発光素子に駆動電流を供給する電源線を、１水平走査期間毎に高電位と低電位の２値電位で駆動する。すなわち、全ての水平走査期間について、２値電位での駆動方式を採用する。
【００２２】
この２値電位での駆動方式の採用により、複数の水平ライン又は全ての水平ラインに対応する電源線の駆動信号を共通化できる。すなわち、少なくとも共通化された水平ラインについては、駆動信号を共通化できる。駆動信号の共用化により電源線駆動部の回路構成を簡略化することができ、回路規模も削減することができる。かくして、ＥＬ表示パネルの製造コストを低減させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、発明を、アクティブマトリクス駆動型の有機ＥＬパネルに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００２４】
（Ａ）外観構成
なお、この明細書では、画素アレイ部と駆動回路とを同じ半導体プロセスを用いて同じ基板上に形成した表示パネルだけでなく、例えば特定用途向けＩＣとして製造された駆動回路を画素アレイ部の形成された基板上に実装したものも有機ＥＬパネルと呼ぶ。
【００２５】
図５に、有機ＥＬパネルの外観構成例を示す。有機ＥＬパネル１１は、支持基板１３のうち画素アレイ部の形成領域に対向部１５を貼り合わせた構造を有している。
【００２６】
支持基板１３は、ガラス、プラスチックその他の基材で構成され。その表面に有機ＥＬ層や保護膜等を積層した構造を有している。対向部１５は、ガラス、プラスチックその他の透明部材を基材とする。なお、有機ＥＬパネル１１には、外部から支持基板１３に信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１７が配置される。
【００２７】
（Ｂ）形態例１
（Ｂ−１）システム構成
以下では、駆動トランジスタＴ２の特性バラツキを防ぎ、かつ画素回路を構成する素子数が少なく済む有機ＥＬパネル１１のシステム構成例を示す。
図６は、有機ＥＬパネル１１のシステム構成例である。図６に示す有機ＥＬパネル１１は、画素アレイ部２１と、その駆動回路である書込制御線駆動部２３、電源線駆動部２５、水平セレクタ２７、タイミングジェネレータ２９で構成される。
【００２８】
画素アレイ部２１には、信号線ＤＴＬと書込制御線ＷＳＬとの各交点位置にサブ画素を配置したマトリクス構造を有している。因みに、サブ画素は１画素を構成する画素構造の最小単位である。例えばホワイトユニットとしての１画素は、有機ＥＬ材料の異なる３つのサブ画素（Ｒ、Ｇ、Ｂ）で構成される。
【００２９】
図７に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。また図８に、形態例１で提案する画素回路の内部構成を示す。図８に示す画素回路は、２つのＮチャネル型の薄膜トランジスタＴ１、Ｔ２と１つの保持容量Ｃｓとで構成される。
【００３０】
この回路構成の場合も、書込制御線駆動部２３は、書込制御線ＷＳＬを通じてサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御する。因みに、書込制御線駆動部２３は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【００３１】
電源線駆動部２５は、電源線ＤＳＬを通じて駆動トランジスタＴ２の一方の主電極に接続される電源線ＤＳＬを２値的に制御し、他の駆動回路との協働動作により画素回路内の動作内容を制御する。ここでの動作には、有機ＥＬ素子の発光・非発光だけでなく、特性バラツキの補正動作も含まれる。この形態例の場合、特性バラツキの補正は、駆動トランジスタＴ２の閾値のバラツキや移動度のバラツキに基づくユニフォーミティの劣化の補正を意味する。
【００３２】
水平セレクタ２７は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig 又は閾値補正用のオフセット電位Ｖofs を印加する。水平セレクタ２７は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ変換回路と、バッファ回路と、セレクタとで構成される。
タイミングジェネレータ２９は、書込制御線ＷＳＬ、電源線ＤＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する。
【００３３】
（Ｂ−２）駆動動作例
図９に、図８に示す画素回路の駆動動作例を示す。因みに図９では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【００３４】
まず、発光状態における画素回路内の動作状態を図１０に示す。このとき、サンプリングトランジスタＴ１はオフ状態である。一方、駆動トランジスタＴ２は飽和領域で動作し、ゲート・ソース間電圧Ｖgsに応じて定まる電流Ｉｄｓを有機ＥＬ素子ＯＬＥＤに供給する（図９（ｔ１））。
【００３５】
次に、非発光状態の動作状態を説明する。このとき、電源線ＤＳＬの電位が高電位Ｖccから低電位Ｖssに切り換わる（図９（ｔ２））。この際、低電位Ｖssが有機ＥＬ素子の閾値Ｖthelとカソード電位Ｖcathとの和より小さいとき、つまりＶss＜Ｖthel＋Ｖcathであれば有機ＥＬ素子は消灯する。
【００３６】
なお、駆動トランジスタＴ２のソース電位Ｖｓは電源線ＤＳＬの電位と同じになる。すなわち、有機ＥＬ素子のアノード電極は低電位Ｖssに充電される。図１１に、画素回路内の動作状態を示す。図１１に破線で示すように、この際、保持容量Ｃｓに保持されていた電荷は電源線ＤＳＬへ引き出される。
【００３７】
この後、信号線ＤＴＬの電位が閾値補正用のオフセット電位Ｖofs に遷移した状態で、書込制御線ＷＳＬが高電位に変化すると、オン動作したサンプリングトランジスタＴ１を通じて駆動トランジスタＴ２のゲート電位がオフセット電位Ｖofs に変化する（図９（ｔ３））。
【００３８】
図１２に、この場合における画素回路内の動作状態を示す。この際、駆動トランジスタＴ２のゲート・ソース間電圧ＶgsはＶofs −Ｖssで与えられる。この電圧は、駆動トランジスタＴ２の閾値電圧Ｖthよりも大きくなるように設定される。Ｖofs −Ｖss＞Ｖthを満たさなければ閾値補正動作を実行できないためである。
【００３９】
次に、電源線ＤＳＬの電源電位が再び高電位Ｖccに切り換えられる（図９（ｔ４））。電源線ＤＳＬの電源電位が高電位Ｖccに変化することで、有機ＥＬ素子ＯＬＥＤのアノード電位が駆動トランジスタＴ２のソース電位Ｖｓとなる。
【００４０】
図１３に、この場合における画素回路内の動作状態を示す。なお図１３では、有機ＥＬ素子ＯＬＥＤを等価回路で示す。すなわち、ダイオードと寄生容量Ｃelで示す。このとき、Ｖel≦Ｖcat ＋Ｖthelの関係を満たす限り（ただし、有機ＥＬ素子のリーク電流は駆動トランジスタＴ２に流れる駆動電流Ｉｄｓよりかなり小さいと考える。）、駆動トランジスタＴ２に流れる駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【００４１】
結果的に、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、図１４に示すように、時間の経過と共に上昇する。すなわち、駆動トランジスタＴ２のゲート電位はオフセット電位Ｖofs に固定した状態のまま、駆動トランジスタＴ２のソース電位Ｖｓが上昇を開始する。この動作が閾値補正動作である。
【００４２】
やがて、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthに収束する。このとき、Ｖel＝Ｖofs
−Ｖth≦Ｖcat ＋Ｖthelを満たしている。
閾値補正期間が終了すると、サンプリングトランジスタＴ１が再びオフ制御される（図９（ｔ５））。
【００４３】
この後、信号線ＤＴＬの電位が信号電位Ｖsig に遷移するのに必要なタイミング以降に、サンプリングトランジスタＴ１は再びオン状態に制御される（図９（ｔ６））。図１５に、この場合における画素回路内の動作状態を示す。信号電位Ｖsig は、対応画素の階調値に応じて与えられる電位である。
この際、駆動トランジスタＴ２のゲート電位Ｖｇは、信号電位Ｖsig に遷移する。一方、駆動トランジスタＴ２のソース電位Ｖｓは、電源線ＤＳＬから保持容量Ｃｓへと流れ込む電流により時間と共に上昇する。
【００４４】
この時、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子の閾値電圧Ｖthelとカソード電圧Ｖcat の和を越えなければ（有機ＥＬ素子のリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さければ）、駆動トランジスタＴ２により供給される駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【００４５】
なお、駆動トランジスタＴ２の閾値補正動作は既に完了しているので、駆動トランジスタＴ２が流す駆動電流Ｉｄｓは、駆動トランジスタＴ２の移動度μを反映した値になる。具体的には、移動度μが大きい駆動トランジスタほど大きな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇も早くなる。逆に移動度μが小さい駆動トランジスタほど小さな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇は遅くなる（図１６）。
【００４６】
結果的に、保持容量Ｃｓの保持電圧は、駆動トランジスタＴ２の移動度μに応じて補正される。すなわち、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、移動度μを補正した電圧へと変化する。
【００４７】
最後に、サンプリングトランジスタＴ１がオフ制御されて信号電位の書き込みが終了すると、有機ＥＬ素子ＯＬＥＤの発光期間が開始される（図９（ｔ７））。図１７に、この場合における画素回路内の動作状態を示す。なお、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。従って、駆動トランジスタＴ２は一定の電流Ｉｄｓ’を有機ＥＬ素子に供給する。
【００４８】
これに伴い、有機ＥＬ素子のアノード電位Ｖelは、有機ＥＬ素子に電流Ｉｄｓ’を流す電位Ｖx まで上昇する。これにより、有機ＥＬ素子による発光が開始される。
ところで、この形態例で提案する駆動回路の場合も、発光時間が長くなると、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が変化する。
【００４９】
すなわち、駆動トランジスタＴ２のソース電位Ｖｓも変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、保持容量Ｃｓにより一定に保たれるので有機ＥＬ素子ＯＬＥＤに流れる電流量は変化せずに済む。このように、この形態例で提案する画素回路と駆動方式を採用すれば、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性の変化にかかわらず、信号電位Ｖsig に応じた駆動電流Ｉｄｓを常に流し続けることができる。これにより、有機ＥＬ素子ＯＬＥＤの発光輝度を信号電位Ｖsig に応じた輝度に保ち続けることができる。
【００５０】
（Ｂ−３）まとめ
以上の通り、この形態例で説明した画素回路と駆動方式の採用により、駆動トランジスタＴ２をＮチャネル型薄膜トランジスタで構成する場合にも、画素毎に輝度バラツキのない有機ＥＬパネルを実現することができる。また、Ｎチャネル型薄膜トランジスタだけで画素回路を構成できるので、有機ＥＬパネルの製造に、アモルファスシリコン系のプロセスを採用できる。
【００５１】
（Ｃ）形態例２
（Ｃ−１）電源線の配線構造
この形態例では、有機ＥＬパネルの製造コストの低価格化を実現するために新たに採用する電源線の配線構造について説明する。
【００５２】
具体的には、各画素に駆動電流を供給する電源線ＤＳＬを全ての画素で共用化する配線構造を提案する。すなわち、各水平ラインに対応する電源線ＤＳＬを一本の制御線に集約する配線構造を提案する。この配線構造の場合、電源線ＤＳＬの駆動タイミングを一元化することが可能となり、電源線駆動部の回路構成及び回路規模を大幅に削減することができる。
【００５３】
参考までに、形態例１に対応するＥＬ表示パネルの構造を図１８に示す。図１８は、電源線ＤＳＬが水平ラインに対して一本ずつ配線される場合の電源線ＤＳＬと電源線駆動部２５との接続関係を表している。図１８に示すように、電源線ＤＳＬは水平ライン単位で電源線駆動部２５と接続される。従って、電源線駆動部２５には、最大で垂直解像度数分のシフトレジスタ段が必要になる。
【００５４】
一方、形態例２で提案する配線構造の場合には、駆動タイミングが１つで良い。従って、電源線駆動部の回路構成にはシフトレジスタ構造は不要となり、１水平走査期間毎に高電位と低電位の２値を発生するパルス電圧源だけで構成することができる。このため、電源線駆動部の回路規模の大幅な削減が可能となる。
【００５５】
また、パルス電圧源は、パネル解像度とは無関係である。このため、パネルサイズが大型化しても回路規模が増大することはない。この点で、形態例１の構成よりも製造コストの大幅な低価格化が可能となる。
【００５６】
図１９に、電源線ＤＳＬとして考えられる配線構造の一例を示す。また、図２０に、図１９（Ａ）及び（Ｂ）にそれぞれ対応する個々の電源線ＤＳＬと画素回路３１との接続関係を示す。
【００５７】
図１９（Ａ）は、電源線ＤＳＬが水平ラインに対して平行に配線される場合の構造例を表しており、図１９（Ｂ）は、電源線ＤＳＬが水平ラインに対して直交するように配線される場合の構造例を表している。
なお、一般的にパネルの形状は横長であるので、共通の制御線３３から分岐された後の電源線ＤＳＬの配線長は図１９（Ｂ）の方が短く形成することができる。
【００５８】
特に、全ての水平走査期間について、高電位Ｖccと低電位Ｖssで電源線ＤＳＬを駆動する駆動方式（以下、この明細書では「デューティ駆動」という。）では、発光期間中の画素についても１水平期間内に非発光期間（黒期間）が必ず発生する。従って、全面白の画面表示状態でも、図２１に示すように、実際に発光する領域の面積はデューティ比に比例する。因みに、図２１は、デューティ比が５０％の例である。
【００５９】
このため、図１９（Ｂ）に示すように、分岐後の電源線ＤＳＬは縦方向（水平ラインと直交する方向）にレイアウトする方が、個々の電源線ＤＳＬに流れる電流を小さく抑えることができる。結果として、電源線ＤＳＬの配線幅を細くすることができる。このため、パネルの歩留まりを高めることができる。
【００６０】
その一方で、電源線ＤＳＬを横方向（水平ラインに対して平行する方向）にレイアウトする方が、電源線ＤＳＬを縦方向にレイアウトするよりも有利な点もある。
以下、画素位置の電源線ＤＳＬに表れる電位変化に着目することにより、電源線ＤＳＬを横方向に配線する場合の優位性を検証する。
図２２に、電源線ＤＳＬを縦方向にレイアウトする場合の各画素位置と電源線ＤＳＬの電位波形との関係を示す。
【００６１】
まず、１段目の水平ラインに着目する。1段目の水平ラインは電源電位の入力側に位置するので、閾値補正準備期間における電源電位は高電位Ｖccから低電位Ｖssに素早く変化する。勿論、電位の波形のなまりも見られない。
【００６２】
次に、中段の水平ラインに着目する。中段に位置する水平ラインは電源電位の入力側から少し離れている。このため、この位置の画素回路に対応する電源電位は、自段より上段側に位置する発光動作中の画素回路の影響を受けて変化する。
【００６３】
例えば電源電位が高電位Ｖccから低電位Ｖssに変化する場合、電源線ＤＳＬからは有機ＥＬ素子ＯＬＥＤの寄生容量Ｃelと駆動トランジスタＴ２のゲート容量が見えてしまう。このため、ｎ段目の水平ラインに対応する位置の電源電位はトランジェントが入力側より遅くなる。すなわち、電源電位の波形になまりが現れる。
【００６４】
この電位波形のなまりは、水平ラインの位置が電源電位の入力側から離れるほど大きくなる。電源線ＤＳＬから見える寄生容量やゲート容量の数が増えるためである。
このため、有機ＥＬパネルが高精細化して電源電位の駆動速度が高速化してくると、電源電位が低電位Ｖssに到達できない画素が出現し易くなる。
【００６５】
この対策として、電源線ＤＳＬに低電位Ｖssを出力する期間を長くして、電源電位が低電位Ｖssに遷移する時間を確保する方法が考えられる。しかし、低電位Ｖssの出力期間を増やすことは、有機ＥＬ素子ＯＬＥＤの発光時間が短くなることを意味する。この際、発光量を維持しようとすると、おのずと高電位Ｖccを高くすることになり、有機ＥＬ素子ＯＬＥＤの長寿命化や低消費電力化が困難になる問題が新たに発生する。
【００６６】
更に、電源電位のトランジェントは、有機ＥＬ素子ＯＬＥＤの発光輝度に対しても変化する。具体的には白表示時の方が電源電位のトランジェントはなまりが大きくなる。このことは、表示画像の内容に応じて電源電位のなまりが変化することを意味する。従って、電源電位のなまりが大きく成りすぎると、正常な閾値補正準備動作が行えなくなり、クロストークやスジといった画質不良が現れる可能性が高くなる。
【００６７】
以上が電源線ＤＳＬを縦方向に配線する場合に考えられる問題である。勿論、この問題は、様々な条件が揃った場合に表れるのであって、常に指摘した問題が画質の低下として確認される訳ではない。
図２３に、電源線ＤＳＬを横方向にレイアウトする場合の各画素位置と電源線ＤＳＬの電位波形との関係を示す。図２３に示すように、水平方向の位置によるなまりは存在する。
【００６８】
しかし、電源電位のなまりは画素位置に応じて発生するなまりであって、他の水平ラインの表示内容とは無関係である。このことが、閾値補正動作の実行を確実にする上で有利に作用する。
以下、具体的に説明する。ある水平ラインに対応する電源線ＤＳＬの１フィールド内の動作に着目した場合、図２２の動作例でも説明したように、閾値補正準備前には必ず非発光期間（消灯期間）が存在する。
【００６９】
この非発光期間では、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、その閾値電圧以下の状態にあり、他段の表示状態に依存することはない。
このため、表示画像の内容に応じて電源線ＤＳＬのなまり量が変わってしまうことがなく、閾値補正動作前に駆動トランジスタＴ２のソース電極に低電位Ｖssという一定電位を入力することが可能になる。このことで、閾値補正動作の正常動作が保証される。
【００７０】
また、非発光期間での駆動トランジスタＴ２のゲート電位Ｖｇは、黒に近い階調を表示している時の駆動トランジスタＴ２のゲート電位Ｖｇよりも低くなっている。このため、電源線ＤＳＬのトランジェントは早くなる。
【００７１】
結果として、１水平走査期間に占める有機ＥＬ素子ＯＬＥＤの発光時間長を長く取ることが可能になる。以上より、電源線ＤＳＬを横方向にレイアウトする方が、電源線ＤＳＬを縦方向にレイアウトする場合よりも低電圧駆動することが可能となる。このことは、有機ＥＬ素子の長寿命化にも有利に作用する。
【００７２】
（Ｃ−２）システム構成
以下では、電源線ＤＳＬを横方向に配置する場合を例に有機ＥＬパネルのシステム構成について説明する。もっとも、電源線ＤＳＬを縦方向に配置する場合への応用も可能である。
【００７３】
図２４は、有機ＥＬパネル１１のシステム構成例である。図２４には、図６との対応部分に同一符号を付して示している。
【００７４】
図２４に示す有機ＥＬパネル１１は、画素アレイ部４１と、その駆動回路である書込制御線駆動部４３、電源線駆動部としてのパルス電圧源４５、水平セレクタ２７、タイミングジェネレータ４７で構成される。
【００７５】
画素アレイ部４１の構造は、電源線ＤＳＬの配線構造を除き、形態例１の画素アレイ部２１の構造と同じである。画素アレイ部４１の場合、一本の配線（制御線）から分岐した電源線ＤＳＬを水平ラインに対して１本ずつ水平方向に延びるように配線する。
【００７６】
図２５に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。また図２６に、形態例２で提案する画素回路の内部構成を示す。図２６に示す画素回路は、２つのＮチャネル型薄膜トランジスタＴ１、Ｔ２と１つの保持容量Ｃｓとで構成される。
【００７７】
この回路構成の場合も、書込制御線駆動部４３は、書込制御線ＷＳＬを通じてサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御する。因みに、書込制御線駆動部４３は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【００７８】
パルス電圧源４５は、個々の水平ラインに対応する全ての電源線ＤＳＬが集約的に接続される１本の制御線を２値の電位で駆動する回路デバイスである。パルス電圧源４５は、
１水平走査期間を１周期とするパルス信号を発生する。この形態例の場合、パルス電圧源４５は、１水平走査期間の開始から一定期間だけ低電位Ｖssを出力し、その後、同水平走査期間の終了まで高電位Ｖccを出力する。パルス電圧源４５はこの動作を、電源が投入されている間中、繰り返し実行する。
【００７９】
なお、低電位Ｖssを出力する期間長は、閾値補正動作準備動作に必要な時間長を考慮して設定する。
この形態例の場合、電源線ＤＳＬの電位変化は全ての画素に共通である。従って、発光期間中の画素では、この２値電位駆動により消灯動作と点灯動作が繰り返す点滅動作が実行される。
【００８０】
一方、非発光期間中の画素では、この２値電位駆動と他の配線電位との協働動作により、閾値補正準備動作、閾値補正動作、信号電位の書込動作及び移動度補正動作が実行される。閾値補正動作及び移動度補正動作が正常に実行されることで、駆動トランジスタＴ２の特性バラツキが補正され、ユニフォーミティの劣化が補正される。
【００８１】
水平セレクタ２７は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig 又は閾値補正用のオフセット電位Ｖofs を印加する動作を実行する。水平セレクタ２７は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ回路と、バッファ回路と、セレクタとで構成される。
タイミングジェネレータ４７は、書込制御線ＷＳＬ、電源線ＤＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する回路デバイスである。
【００８２】
（Ｃ−３）駆動動作例
図２７に、図２６に示す画素回路の駆動動作例を示す。因みに図２７では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表している。
【００８３】
まず、発光状態における画素回路内の動作状態を図２８に示す。このとき、サンプリングトランジスタＴ１はオフ状態である。このとき、電源電位は高電位Ｖccと低電位Ｖssを１水平走査期間内に繰り返す。このため、有機ＥＬ素子ＯＬＥＤは、高電位Ｖccの印加期間の発光と低電位Ｖssの印加期間の消灯とを繰り返す（図２７（ｔ１））。
【００８４】
勿論、発光時の駆動トランジスタＴ２は飽和領域で動作する。従って、有機ＥＬ素子ＯＬＥＤには、ゲート・ソース間電圧Ｖgsに応じて定まる電流Ｉｄｓが駆動トランジスタＴ２から供給される。
【００８５】
次に、非発光状態の動作状態を説明する。
まず、電源線ＤＳＬの電位が高電位Ｖccに立ち上がった状態であり、かつ、信号線ＤＴＬの電位がオフセット電位Ｖofs の期間中に、書込制御線ＷＳＬが高電位に変化する。これにより、駆動トランジスタＴ２のゲート電極にオフセット電位Ｖofs に制御される（図２７（ｔ２））。
【００８６】
このとき、駆動トランジスタＴ２のソース電位Ｖｓは、保持容量Ｃｓに応じたカップリングにより遷移する。ここで、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsがその閾値電圧Ｖth以下であれば、有機ＥＬ素子ＯＬＥＤは非発光状態になる。また、このソース電位Ｖｓ（有機ＥＬ素子ＯＬＥＤのアノード電圧）が有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcat の和以下であればその電圧は保持される。
【００８７】
逆に、ソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcat の和以上の場合、有機ＥＬ素子ＯＬＥＤの放電を通じてソース電位ＶｓはＶthel＋Ｖcat に収束する。
【００８８】
図２９は、ソース電位ＶｓがＶthel＋Ｖcat に収束する場合の例である。なお、オフセット電位Ｖofs は、カソード電圧Ｖcathと、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelと、駆動トランジスタＴ２の閾値電圧Ｖthの和以下であれば良い。
【００８９】
このオフセット電位Ｖofs の書き込み動作が完了すると、サンプリングトランジスタＴ１はオフ制御される（図２７（ｔ３））。
この後、次の水平走査期間が開始されると、電源電位は高電位Ｖccから低電位Ｖssに遷移する（図２７（ｔ４））。この時点での画素回路内の動作状態を図３０に示す。
【００９０】
ここでの低電位Ｖssは、後に実行される閾値補正動作を正常に行うため、Ｖofs −Ｖss＞Ｖthを満たす電位である。この低電位Ｖssの印加により、電源線ＤＳＬが駆動トランジスタＴ２のソース電極側となる。結果的に、有機ＥＬ素子ＯＬＥＤのアノード電位は低下する。
【００９１】
因みに、サンプリングトランジスタＴ１はオフ動作している。このため、有機ＥＬ素子ＯＬＥＤのアノード電位の低下に伴ってゲート電位Ｖｇも低下する。
最終的に、ゲート電位ＶｇがＶss＋Ｖthd に達した時点で駆動トランジスタＴ２はカットオフする。ここで、Ｖthd は、駆動トランジスタＴ２のゲート電極と電源線ＤＳＬとの間における閾値電圧である。なお、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＥＤのアノード電極との間の電圧はその閾値電圧以下のままである。
【００９２】
一定期間後、電源電位は、再び高電位Ｖccとなる（図２７（ｔ５））。もっとも、前述した通り、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＤＥのアノード電極間の電圧は閾値電圧以下となっている。従って、駆動トランジスタＴ２はカットオフしたままとなる。この時点での画素回路内の動作状態を図３１に示す。
【００９３】
やがて、ある水平走査期間が開始され、電源電位が低電位Ｖssに変化すると、閾値補正準備期間が開始される（図２７（ｔ６））。
この際、サンプリングトランジスタＴ１がオン状態に制御され、オフセット電位Ｖofs が駆動トランジスタＴ２のゲート電極に印加される。
【００９４】
一方、有機ＥＬ素子ＯＬＥＤのアノード電極（駆動トランジスタＴ２のソース電極）には低電位Ｖssが印加される。この時点での画素回路内の動作状態を図３２に示す。
この後、画素回路の動作は、閾値補正動作に遷移する（図２７（ｔ７））。
【００９５】
この期間では、電源電位が再び高電位Ｖccに変化する。このとき、図３３に示すように、電源線ＤＳＬから保持容量Ｃｓの方向に電流が流れる。
なお、図３３では、有機ＥＬ素子ＯＬＥＤの等価回路をダイオードと容量で示す。このとき、Ｖel≦Ｖcat+Ｖthelであり、かつ、有機ＥＬ素子ＯＬＥＤのリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さければ、駆動トランジスタＴ２に流れる電流は保持容量Ｃｓと有機ＥＬ素子ＯＬＥＤの寄生容量Ｃelを充電するのに使用される。
【００９６】
このとき、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは時間と共に、図３４に示すように徐々に上昇する。そして、一定時間経過後には、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsはその閾値電圧Ｖthに収束する。その後、サンプリングトランジスタＴ１をオフ制御して閾値補正動作を終了させる。
【００９７】
この時、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、次式を満たす状態になる。
Ｖel＝Ｖofs −Ｖth≦Ｖcat ＋Ｖthel
この後、信号線ＤＴＬが信号電位Ｖsig となった時点で、サンプリングトランジスタＴ１が再びオン制御される（図２７（ｔ８））。この時点での画素回路内の動作状態を示す（図３５）。
【００９８】
信号電位Ｖsig は、各画素の階調に応じた電圧である。このとき、駆動トランジスタＴ２のゲート電位Ｖｇは、サンプリングトランジスタＴ１を通じて信号電位Ｖsig に制御される。一方、駆動トランジスタＴ２のソース電位Ｖｓは、電源線ＤＳＬから流れ込む電流により時間とともに上昇する。
【００９９】
この時、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcatの和を越えなければ（ＥＬのリーク電流がＴ２に流れる電流よりもかなり小さければ）、駆動トランジスタＴ２の電流は保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【０１００】
なおこの時、駆動トランジスタＴ２の閾値補正動作は既に完了しているため、駆動トランジスタＴ２に流れる電流は移動度μを反映した値になる。
すなわち、移動度μが大きい駆動トランジスタＴ２では電流量が大きくなり、ソース電位Ｖｓの上昇も早くなる。一方、移動度μが小さい駆動トランジスタＴ２では電流量が小さくなり、ソース電位Ｖｓの上昇も遅くなる（図３６）。
【０１０１】
これにより、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、移動度μを反映して小さくなり、一定時間経過後には、個々の駆動トランジスタＴ２の移動度を完全に補正したゲート・ソース間電圧Ｖgsに遷移する。
【０１０２】
最後に、サンプリングトランジスタＴ１をオフ制御して書き込みが終了し、有機ＥＬ素子ＯＬＥＤを発光させる（図２７（ｔ１０））。
このとき、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。従って、駆動トランジスタＴ２は一定電流Ｉds’を有機ＥＬ素子ＯＬＥＤに流す。
【０１０３】
なお、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、有機ＥＬ素子ＯＬＥＤに駆動電流Ｉds’が流れる電圧Ｖxまで上昇する。これにより、有機ＥＬ素子ＯＬＤＥは発光を開始する。図３７に、この時点での画素回路内の動作状態を示す。
【０１０４】
なお、最初の発光開始から一定時間が経過して次の水平走査期間になると、電源電位は高電位Ｖccから低電位Ｖssとなる（図２７（ｔ９））。前述したように、全ての画素について同じ電源電位が与えられるためである。なお、電源電位が低電位Ｖssの期間、有機ＥＬ素子ＯＬＥＤは消灯する。
【０１０５】
そして、この水平走査期間の後半期間では再び電源電位が高電位Ｖccに戻り、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が再開される（図２７（ｔ１０））。
もっとも、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。このため、電源電圧が高電位Ｖccの期間には、先に書き込んだ信号電位Ｖsig に応じた発光状態が維持される。
【０１０６】
なお、この画素回路の場合にも、有機ＥＬ素子ＯＬＥＤの発光時間が長くなるのに伴ってＩ−Ｖ特性に変化が発生する。このため、図中のＢ点の電位も変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定値に保たれ続けるので有機ＥＬ素子ＯＬＥＤに流れる電流量は変化しない。このように、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が劣化しても、一定電流値の駆動電流Ｉdsが常に流れ続けることになる。かくして、次のフィールド期間まで有機ＥＬ素子ＯＬＥＤの輝度は維持される。
【０１０７】
（Ｃ−４）まとめ
以上の通り、この形態例で説明した有機ＥＬパネルの場合には、電源線ＤＳＬの駆動波形を全ての画素で共通化できる。従って、電源線駆動部として、単一周波数で２値電位を発生するパルス電圧源４５を用いることが可能となる。パルス電圧源４５にはシフトレジスタが必要ないので、パネルサイズや表示解像度によらず、駆動回路の小型化を実現できる。
【０１０８】
このため、有機ＥＬパネルのレイアウトの自由度を高めることができる。また、有機ＥＬパネルの製造コストを低下させることができる。
なお、この形態例の場合、サンプリングトランジスタＴ１のオン制御（図２７（ｔ２））を通じて有機ＥＬ素子ＯＬＥＤを消光制御しているが、オフセット電位Ｖofs の書込による消光動作を伴わない動作例も考えられる。
【０１０９】
（Ｄ）形態例３
（Ｄ−１）１水平走査期間の短縮に伴い予想される課題
前述した形態例２は、閾値補正動作が１水平走査期間内に完了する場合（すなわち、閾値補正動作が１回だけ実行される場合）を前提として説明した。
しかし、有機ＥＬパネルの高精細化や高速動作化に伴って、１水平走査期間は短縮化する傾向にある。
【０１１０】
この場合、閾値補正動作は、複数の水平走査期間に分割して実行することが必要になる。図３８に、形態例２で説明した駆動方法と補正動作の分割実行を組み合わせる場合の駆動波形例を示す。
【０１１１】
この場合、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、完全にはその閾値電圧Ｖthに収束しなくなる。
具体的には、電源電位が高電位Ｖccの時の駆動トランジスタＴ２のソース電位Ｖｓの上昇量と電源電位が低電位Ｖssの時の駆動トランジスタＴ２のソース電位Ｖｓの下降量とが一致する電位で閾値補正動作を繰り返すことになる。
【０１１２】
このため、閾値補正動作の終了後、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、その閾値電圧Ｖthを完全には反映しない状態となり、低階調表示時にはムラやスジといった画質不良が発生してしまう。
【０１１３】
（Ｄ−２）システム構成
そこで、この形態例では、閾値補正動作を複数回に分割して実行する場合にも、駆動トランジスタＴ２の特性バラツキの補正が正常に実行できる駆動方法について説明する。
図３９に、有機ＥＬパネル１１のシステム構成例である。なお、図３９には、図２４との対応部分に同一符号を付して示している。
【０１１４】
図３９に示す有機ＥＬパネル１１は、画素アレイ部４１と、その駆動回路である書込制御線駆動部５１、電源線駆動部としてのパルス電圧源４５、水平セレクタ５３、タイミングジェネレータ５５で構成される。
【０１１５】
すなわち、画素アレイ部４１は、図２０（Ａ）に示す電源線ＤＳＬの配線構造を有しているものとする。
図４０に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。また図４１に、形態例３で提案する画素回路の内部構成を示す。図４１に示す画素回路は、２つのＮチャネル型薄膜トランジスタＴ１、Ｔ２と１つの保持容量Ｃｓとで構成される。
【０１１６】
この回路構成の場合も、書込制御線駆動部５１は、書込制御線ＷＳＬを通じてサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御する。因みに、書込制御線駆動部５１は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【０１１７】
パルス電圧源４５は、個々の水平ラインに対応する全ての電源線ＤＳＬが集約的に接続される１本の制御線を２値の電位で駆動する回路デバイスである。パルス電圧源４５は、
１水平走査期間を駆動周期とするパルス信号を発生する。
【０１１８】
この形態例の場合、パルス電圧源４５は、１水平走査期間の開始から一定期間だけ低電位Ｖssを出力し、その後、当該水平走査期間の終了まで高電位Ｖccを出力する。パルス電圧源４５は、電源が投入されている間、この動作を繰り返し実行する。
【０１１９】
この形態例の場合、電源線ＤＳＬの電位変化は全ての画素に共通である。従って、発光期間中の画素では、この２値電位駆動により消灯動作と点灯動作が繰り返す点滅動作が実行される。
【０１２０】
一方、非発光期間中の画素では、この２値電位駆動と他の配線電位との協働動作により、閾値補正準備動作、閾値補正動作、信号電位の書込動作及び移動度補正動作が実行される。閾値補正動作及び移動度補正動作が正常に実行されることで、駆動トランジスタＴ２の特性バラツキが補正され、ユニフォーミティの劣化が補正される。
【０１２１】
水平セレクタ５３は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig 、閾値補正用のオフセット電位Ｖofs 、閾値補正準備停止電位及び閾値補正停止電位の４値を時間順次に印加するのに用いられる。もっとも、この形態例の場合、閾値補正準備停止電圧と閾値補正停止電圧には同じ電圧を印加する。この形態例では、この電圧を、リセット電位Ｖini と呼ぶ。
【０１２２】
なお、リセット電位Ｖini は、図４２（Ｂ）に示すように、オフセット電位Ｖofs よりも低い電位であって、Ｖini −Ｖssが駆動トランジスタＴ２のゲート電極と電源線ＤＳＬとの間の閾値電圧Ｖthd 以下を満たす値に設定される。
【０１２３】
また、リセット電位Ｖini のうち１回目の印加タイミングは、図４２（Ａ）に示す電源線ＤＳＬに低電位Ｖssが印加される期間に設定される。もっとも、図４２（Ａ）の場合、リセット電位Ｖiniは、電源線ＤＳＬが高電位Ｖccに切り替わった後の一定期間についても印加状態が継続される。
【０１２４】
更に、リセット電位Ｖini のうち２回目の印加タイミングは、図４２（Ａ）に示す電源線ＤＳＬに高電位Ｖccが印加されている期間に設定される。すなわち、リセット電位Ｖini は、電源線ＤＳＬに低電位Ｖssが印加される前であって、信号線ＤＴＬに信号電位Ｖsig が印加される前の一定期間に設定される。
【０１２５】
この形態例の場合、水平セレクタ５３は、１水平走査期間内に、オフセット電位Ｖofs
、リセット電位Ｖini 、オフセット電位Ｖofs 、信号電位Ｖsig の順番に信号線ＤＴＬを駆動する。
【０１２６】
なお、水平セレクタ５３は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ回路と、出力バッファと、セレクタとで構成されており、タイミングジェネレータ５５より与えられるクロック信号に基づいて信号線ＤＴＬを駆動する。
タイミングジェネレータ５５は、書込制御線ＷＳＬ、電源線ＤＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する回路デバイスである。
【０１２７】
（Ｄ−３）駆動動作例
図４３に、図４１に示す画素回路の駆動動作例を示す。因みに図４３では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【０１２８】
まず、発光状態における画素回路内の動作状態を図４４に示す。このとき、サンプリングトランジスタＴ１はオフ状態である。この際、電源電位は高電位Ｖccと低電位Ｖssを１水平走査期間内に繰り返す。このため、有機ＥＬ素子ＯＬＥＤは、高電位Ｖccの印加期間の発光と低電位Ｖssの印加期間の消灯とを繰り返す（図４３（ｔ１））。
【０１２９】
勿論、発光時の駆動トランジスタＴ２は飽和領域で動作する。従って、有機ＥＬ素子ＯＬＥＤには、ゲート・ソース間電圧Ｖgsに応じて定まる電流Ｉｄｓが駆動トランジスタＴ２から供給される。
【０１３０】
次に、非発光状態の動作状態を説明する。
まず、電源線ＤＳＬの電位が高電位Ｖccに立ち上がった状態であり、かつ、信号線ＤＴＬの電位がオフセット電位Ｖofs の期間中に、書込制御線ＷＳＬが高電位に変化する。これにより、駆動トランジスタＴ２のゲート電極にオフセット電位Ｖofs に制御される（図４３（ｔ２））。
【０１３１】
このとき、駆動トランジスタＴ２のソース電位Ｖｓは、保持容量Ｃｓに応じたカップリングにより遷移する。ここで、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsがその閾値電圧Ｖth以下であれば、有機ＥＬ素子ＯＬＥＤは非発光状態になる。また、このソース電位Ｖｓ（有機ＥＬ素子ＯＬＥＤのアノード電圧）が有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcat の和以下であればその電圧は保持される。
【０１３２】
逆に、ソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcat の和以上の場合、有機ＥＬ素子ＯＬＥＤの放電を通じてソース電位ＶｓはＶthel＋Ｖcat に収束する。
図４５は、ソース電位ＶｓがＶthel＋Ｖcat に収束する場合の例である。なお、オフセット電位Ｖofs は、カソード電圧Ｖcathと、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelと、駆動トランジスタＴ２の閾値電圧Ｖthの和以下であれば良い。
【０１３３】
ところで、図４５の場合には、信号線ＤＴＬにオフセット電位Ｖofs が印加されているタイミングにサンプリングトランジスタＴ１をオン制御しているが、信号線ＤＴＬにリセット電位Ｖini が印加されているタイミングにサンプリングトランジスタＴ１をオン制御して有機ＥＬ素子ＯＬＥＤを消灯制御しても良い。この際、電源電位は高電位Ｖccでも低電位Ｖssでも構わない。
【０１３４】
このオフセット電位Ｖofs の書き込み動作が完了すると、サンプリングトランジスタＴ１はオフ制御される（図４３（ｔ３））。
この後、次の水平走査期間が開始されると、電源電位は高電位Ｖccから低電位Ｖssに遷移する（図４３（ｔ４））。この時点での画素回路内の動作状態を図４６に示す。
【０１３５】
ここでの低電位Ｖssは、後に実行される閾値補正動作を正常に行うため、Ｖofs −Ｖss＞Ｖthを満たす電位である。この低電位Ｖssの印加により、電源線ＤＳＬが駆動トランジスタＴ２のソース電極側となる。結果的に、有機ＥＬ素子ＯＬＥＤのアノード電位は低下する。
【０１３６】
因みに、サンプリングトランジスタＴ１はオフ動作している。このため、有機ＥＬ素子ＯＬＥＤのアノード電位の低下に伴ってゲート電位Ｖｇも低下する。
最終的に、ゲート電位ＶｇがＶss＋Ｖthd に達した時点で駆動トランジスタＴ２はカットオフする。ここで、Ｖthd は、駆動トランジスタＴ２のゲート電極と電源線ＤＳＬとの間における閾値電圧である。また、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＥＤのアノード電極間の電圧はその閾値電圧以下となっている。
【０１３７】
一定期間後、電源電位は、再び高電位Ｖccとなる（図４３（ｔ５））。もっとも、前述した通り、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＤＥのアノード電極間の電圧は閾値電圧以下となっている。従って、駆動トランジスタＴ２はカットオフした状態を維持する。この時点での画素回路内の動作状態を図４７に示す。
【０１３８】
やがて、ある水平走査期間が開始され、電源電位が低電位Ｖssに変化すると、閾値補正準備期間が開始される（図４３（ｔ７））。
この際、サンプリングトランジスタＴ１がオン状態に制御され、オフセット電位Ｖofs が駆動トランジスタＴ２のゲート電極に印加される。これにより、ゲート電位Ｖｇは、オフセット電位Ｖofs に向かって上昇し始める。
【０１３９】
一方、有機ＥＬ素子ＯＬＥＤのアノード電極（駆動トランジスタＴ２のソース電極）には、電源線ＤＳＬより低電位Ｖssが印加される。これにより、駆動トランジスタＴ２のソース電位Ｖｓは、低電位Ｖssに向かって下降し始める。この時点での画素回路内の動作状態を図４８に示す。
【０１４０】
ただし、この形態例の場合、ソース電位Ｖｓが低電位Ｖssに遷移する前に電源電位が高電位Ｖccに変化する。このため、この段階で（ゲート電位Ｖｇがオフセット電位Ｖofs の状態で）サンプリングトランジスタＴ１をオフ制御すると、有機ＥＬ素子ＯＬＥＤが発光するおそれがある。
【０１４１】
そこで、この形態例の場合には、サンプリングトランジスタＴ１がオン制御されている間に信号線ＤＴＬにリセット電位Ｖini を印加する（図４３（ｔ８））。この時点での画素回路内の動作状態を図４９に示す。なお、ここでのリセット電位Ｖini は、閾値補正準備停止電位として機能する。
【０１４２】
かかる後、図５０に示すように、サンプリングトランジスタＴ１をオフ制御する（図４３（ｔ９））。
このとき、駆動トランジスタＴ２のゲート電位Ｖｇはソース電位Ｖｓより低く設定される。すなわち、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより低い状態に設定される。
【０１４３】
勿論、この電位関係にある駆動トランジスタＴ２はカットオフ状態にある。従って、電源電位が高電位Ｖccに変化しても駆動電流が流れることはなく、有機ＥＬ素子ＯＬＥＤが発光することはない。
【０１４４】
この後、信号線ＤＴＬにオフセット電位Ｖofs が印加されると同時に、電源線ＤＳＬに低電位Ｖssが印加されるタイミングにサンプリングトランジスタＴ１がオン制御されると、閾値補正準備動作が再開される。すなわち、駆動トランジスタＴ２のソース電位Ｖｓを低電位Ｖssに向かって降下させる動作が再開される（図４３（ｔ１０、ｔ１３）。
【０１４５】
この形態例の場合には、３回目の閾値補正準備動作の実行期間中に、駆動トランジスタＴ２のソース電位Ｖｓが低電位Ｖssに到達する。すなわち、複数回に分割した閾値補正準備動作が完了する。勿論、閾値補正準備動作が終了するタイミングで、駆動トランジスタＴ２のゲート電位Ｖｇはリセット電位Ｖini に制御される。
この時点での画素回路内の動作状態を図５１に示す。
【０１４６】
この後、画素回路の動作は、閾値補正動作に遷移する。
まず、信号線ＤＴＬにオフセット電位Ｖofs が印加され、かつ、電源電位が再び高電位Ｖccに変化した時点で、サンプリングトランジスタＴ１がオン制御される（図４３（ｔ１５））。
【０１４７】
図４３（ｔ１５）の時点で、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、その閾値電圧Ｖthより大きくなっている。この時点での画素回路内の動作状態を図５２に示す。
やはりこの場合も、信号線ＤＴＬにオフセット電位Ｖofs が印加されている状態でサンプリングトランジスタＴ１をオフ制御すると、閾値補正動作が完了しない状態のまま、有機ＥＬ素子ＯＬＥＤが発光するおそれがある。
【０１４８】
そこで、この場合にも、サンプリングトランジスタＴ１がオン制御されている間に信号線ＤＴＬにリセット電位Ｖini を印加する（図４３（ｔ１６））。これにより、閾値補正動作は中断する。この時点での画素回路内の動作状態を図５３に示す。なお、ここでのリセット電位Ｖini は、閾値補正停止電位として機能する。
【０１４９】
なお、リセット電位Ｖini は、Ｖini −Ｖssが駆動トランジスタＴ２のゲート電極と電源線ＤＳＬ間の閾値電圧Ｖthd 以下であるのと同時に、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelとの間の閾値電圧Ｖth以下である条件を満たすように設定する。
【０１５０】
これにより、電源電位が低電位Ｖssの期間にも、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelが変動せずに済む。
さて、駆動トランジスタＴ２のゲート電極にリセット電位Ｖini が入力された後、サンプリングトランジスタＴ１がオフ制御される（図４３（ｔ１７））。
【０１５１】
このとき、駆動トランジスタＴ２のゲート電位Ｖｇはソース電位Ｖｓより低く設定されている。すなわち、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより低い状態に設定される。
【０１５２】
勿論、この電位関係にある駆動トランジスタＴ２はカットオフ状態のままである。従って、電源電位が高電位Ｖccに変化しても駆動電流が流れることはなく、有機ＥＬ素子ＯＬＥＤが発光することはない。
【０１５３】
この後、信号線ＤＴＬにオフセット電位Ｖofs が印加されている状態で、電源線ＤＳＬに高電位Ｖccが印加されたタイミングでサンプリングトランジスタＴ１がオン制御されるとき、駆動トランジスタＴ２のソース電位Ｖｓが低電位Ｖccに向かって上昇する動作が繰り返し実行される（図４３（ｔ１８、ｔ２１）。
【０１５４】
この形態例の場合には、３回目の補正動作期間中に、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsがその閾値電圧Ｖthに到達する。
この時点での画素回路内の動作状態を図５４に示す。なお、図５４では、有機ＥＬ素子ＯＬＥＤの等価回路をダイオードと容量とで示す。
【０１５５】
このとき、アノード電位Ｖelは、Ｖofs −Ｖth（≦Ｖcat+Ｖthel）で与えられる。
この後、信号線ＤＴＬが信号電位Ｖsig となった時点で、サンプリングトランジスタＴ１が再びオン制御される（図４３（ｔ２３））。図５５に、この時点での画素回路内の動作状態を示す。
【０１５６】
信号電位Ｖsig は、各画素の階調に応じた電圧である。このとき、駆動トランジスタＴ２のゲート電位Ｖｇは、サンプリングトランジスタＴ１を通じてＶsig に制御される。一方、駆動トランジスタＴ２のソース電位Ｖｓは、電源線ＤＳＬから流れ込む電流により時間とともに上昇する。そして、同時に移動度補正動作が実行される。
【０１５７】
最後に、サンプリングトランジスタＴ１をオフ制御して書き込みが終了し、有機ＥＬ素子ＯＬＥＤを発光させる（図４３（ｔ２４））。
このとき、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。従って、駆動トランジスタＴ２は一定電流Ｉds’を有機ＥＬ素子ＯＬＥＤに流す。
【０１５８】
なお、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、有機ＥＬ素子ＯＬＥＤに駆動電流Ｉds’が流れる電圧Ｖxまで上昇する。これにより、有機ＥＬ素子ＯＬＤＥは発光を開始する。図５６に、この時点での画素回路内の動作状態を示す。
【０１５９】
なお、最初の発光開始から一定時間が経過して次の水平走査期間になると、電源電位は高電位Ｖccから低電位Ｖssとなる（図４３（ｔ２５））。前述したように、全ての画素について同じ電源電位が与えられるためである。なお、電源電位が低電位Ｖssの期間、有機ＥＬ素子ＯＬＥＤは消灯する。
【０１６０】
そして、この水平走査期間の後半期間では再び電源電位が高電位Ｖccに戻り、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が再開される（図４３（ｔ２６））。
もっとも、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。このため、電源電圧が高電位Ｖccの期間には、先に書き込んだ信号電位Ｖsig に応じた発光状態が維持される。
【０１６１】
なお、この画素回路の場合にも、有機ＥＬ素子ＯＬＥＤの発光時間が長くなるのに伴ってＩ−Ｖ特性に変化が発生する。このため、図中のＢ点の電位も変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定値に保たれ続けるので有機ＥＬ素子ＯＬＥＤに流れる電流は変化しない。このように、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が劣化しても、一定電流値の駆動電流Ｉdsが常に流れ続ける。かくして、次のフィールド期間まで有機ＥＬ素子ＯＬＥＤの輝度は維持される。
【０１６２】
（Ｄ−４）まとめ
以上の通り、この形態例で説明した有機ＥＬパネルの場合には、形態例２の効果に加え、以下の効果を実現できる。
すなわち、閾値補正準備動作を複数回に分割して実行する場合にも、駆動トランジスタＴ２のソース電位Ｖｓを完全に低電位Ｖssに遷移させることができる。
【０１６３】
また、閾値補正動作を複数回に分割して実行する場合にも、電源電位が低電位Ｖssになる前に駆動トランジスタＴ２のゲート電極にリセット電位Ｖini を入力するので、補正動作が停止した直前回の状態から閾値補正動作を再開できる。
かくして、正確な補正動作が可能となる。すなわち、有機ＥＬパネルの高精細化や高速化が進んでも、ムラやスジの現れ難い駆動技術を実現できる。
【０１６４】
（Ｅ）形態例４
（Ｅ−１）システム構成
この形態例では、形態例３の変形例を説明する。具体的には、２種類のオフセット電位Ｖofs1及びＶofs2を用いる場合について説明する。このうち、第１のオフセット電位Ｖofs1は形態例３で説明した固定電位であり、第２のオフセット電位Ｖofs2は信号電位Ｖsig に応じて変動する可変電位である。
【０１６５】
なお、第２のオフセット電位Ｖofs2は、信号電位Ｖsig と第１のオフセット電位Ｖofs1との中間の電位として与える。因みに、この第２のオフセット電位Ｖofs2を駆動トランジスタＴ２の１回目の移動度補正に用いられる。
【０１６６】
図５７に、有機ＥＬパネル１１のシステム構成例を示す。なお、図５７には、図２４との対応部分に同一符号を付して示している。
図５７に示す有機ＥＬパネル１１は、画素アレイ部４１と、その駆動回路である書込制御線駆動部６１、電源線駆動部としてのパルス電圧源４５、水平セレクタ６３、タイミングジェネレータ６５で構成される。
【０１６７】
画素アレイ部４１の構造は、電源線ＤＳＬの配線構造を除き、形態例１の画素アレイ部２１の構造と同じである。画素アレイ部４１の場合、一本の配線（制御線）から分岐した電源線ＤＳＬを水平ラインに対して１本ずつ水平方向に延びるように配線する。
【０１６８】
図５８に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。また図５９に、形態例４で提案する画素回路の内部構成を示す。図５９に示す画素回路は、２つのＮチャネル型薄膜トランジスタＴ１、Ｔ２と１つの保持容量Ｃｓとで構成される。
【０１６９】
この回路構成の場合も、書込制御線駆動部６１は、書込制御線ＷＳＬを通じてサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御する。因みに、書込制御線駆動部６１は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【０１７０】
パルス電圧源４５は、個々の水平ラインに対応する全ての電源線ＤＳＬが集約的に接続される１本の制御線を２値の電位で駆動する回路デバイスである。パルス電圧源４５は、
１水平走査期間を駆動周期とするパルス信号を発生する。
【０１７１】
この形態例の場合、パルス電圧源４５は、１水平走査期間の開始から一定期間だけ低電位Ｖssを出力し、その後、当該水平走査期間の終了まで高電位Ｖccを出力する。パルス電圧源４５は、電源が投入されている間中、この動作を繰り返し実行する。
【０１７２】
なお、低電位Ｖssを出力する期間長は、閾値補正動作準備動作に必要な時間長を考慮して設定する。
この形態例の場合、電源線ＤＳＬの電位変化は全ての画素に共通である。従って、発光期間中の画素では、この２値電位駆動により消灯動作と点灯動作が繰り返す点滅動作が実行される。
【０１７３】
一方、非発光期間中の画素では、この２値電位駆動と他の配線電位との協働動作により、閾値補正準備動作、閾値補正動作、信号電位の書込動作及び移動度補正動作が実行される。閾値補正動作及び移動度補正動作が正常に実行されることで、駆動トランジスタＴ２の特性バラツキが補正され、ユニフォーミティの劣化が補正される。
【０１７４】
水平セレクタ６３は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig 、閾値補正用のオフセット電位Ｖofs1、移動度補正用のオフセット電位Ｖofs2、閾値補正準備停止電位及び閾値補正停止電位の５値を時間順次に印加するのに用いられる。なお、この形態例の場合も、閾値補正準備停止電位及び閾値補正停止電位には同じ電位（すなわち、リセット電位Ｖini ）を印加する。リセット電位Ｖini の挿入タイミングは形態例３と同じである。
【０１７５】
水平セレクタ６３は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ回路と、バッファ回路と、セレクタとで構成される。
図６０に、水平セレクタ６３の構成例を示す。
【０１７６】
水平セレクタ６３は、プログラマブルロジックデバイス７１と、画素データ系の処理回路（シフトレジスタ７３１、ラッチ７５１、Ｄ／Ａ（digital/analog）回路７７１、バッファ回路７９１）と、第２のオフセット電位系回路（シフトレジスタ７３３、ラッチ７５３、Ｄ／Ａ回路７７３、バッファ回路７９３）と、セレクタ８１とで構成される。
【０１７７】
プログラマブルロジックデバイス７１は、画素データ系処理回路には入力された画素データＤinをそのまま出力する一方で、第２のオフセット電位系回路には画素データＤinに応じた大きさの第２のオフセット電位Ｖofs2を生成する回路デバイスである。プログラマブルロジックデバイス７１のうち第２のオフセット電位系回路への出力部分には、例えば演算回路を配置する。なお、画素データＤinの２分の１を出力する場合には、１ビットシフト回路を配置すれば良い。ここでの入出力比は、動作特性に応じて設定する。
【０１７８】
シフトレジスタ７３１及び７３３は、プログラマブルロジックデバイス７１から入力されるシリアルデータ値を信号線ＤＴＬに応じたパラレルデータ値に変換する回路デバイスである。
ラッチ回路７５１及び７５３は、出力タイミングの調整用にデータ値を保持する記憶デバイスである。
【０１７９】
Ｄ／Ａ回路７７１及び７７３は、入力されたディジタルデータをアナログ信号に変換する回路デバイスである。
バッファ回路７９１及び７９３は、出力電圧のレベル変換動作も実行する回路デバイスである。
【０１８０】
セレクタ８１は、１水平走査期間内に、第１のオフセット電位Ｖofs1、リセット電位Ｖini 、第２のオフセット電位Ｖofs2、第１のオフセット電位Ｖofs1、リセット電位Ｖini 、信号電位Ｖsig を順番に出力する回路デバイスである。
タイミングジェネレータ４５は、書込制御線ＷＳＬ、電源線ＤＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する回路デバイスである。
【０１８１】
（Ｅ−２）駆動動作例
図６１に、図５９に示す画素回路の駆動動作例を示す。因みに図６１では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【０１８２】
図６１に示す駆動動作は、閾値補正準備動作や閾値補正動作で第１のオフセット電位Ｖofs1を用いる点と、移動度補正動作で第２のオフセット電位Ｖofs2を用いることを除き、形態例３の動作と同じである。
【０１８３】
以下では、この形態例に特徴的な動作である移動度補正動作についてのみ説明する。
この形態例の場合、移動度補正動作を２回に分割して実行する。１回目の移動度補正動作の実行時に駆動トランジスタＴ２のゲート電極に書き込まれるのが第２のオフセット電位Ｖofs2である。
【０１８４】
この形態例の場合、第２のオフセット電位Ｖofs2は、信号電位Ｖsig の大きさに比例した電位として与えられる。従って、信号電位Ｖsig が小さい場合には第２のオフセット電位Ｖofs2も小さくなり、信号電位Ｖsig が大きい場合には第２のオフセット電位Ｖofs2も大きくなる。
【０１８５】
なお、第２のオフセット電位Ｖofs2による１回目の移動度補正期間が終了する前には、サンプリングトランジスタＴ１がオン動作した状態で第１のオフセット電位Ｖofs1を駆動トランジスタＴ２のゲート電極に書き込む駆動方法を採用する。これは、以下に説明するように、移動度補正動作を中断するためである。
【０１８６】
そもそも、１回目の移動度補正期間中、駆動トランジスタＴ２のソース電位Ｖｓは上昇する。すなわち、１回目の移動度補正期間が終了した時点のソース電位Ｖｓは、１回目の移動と補正期間の開始時よりも高くなっている。
【０１８７】
一方、ゲート電位Ｖｇは第１のオフセット電位Ｖofs1に制御されるため、１回目の移動度補正期間が終了した時点における駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、移動度補正動作を開始する前よりも小さくなる。すなわち、閾値電圧Ｖthよりも小さくなる。
【０１８８】
このため、２回目の移動度補正動作が開始されるまで、駆動トランジスタＴ２はカットオフ状態となり、駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓは中断時点の状態を維持する。
そして、２回目の移動度補正動作が開始されると、信号電位Ｖsig が駆動トランジスタＴ２のゲート電極に書き込まれ、２回目の移動度補正が開始される。
【０１８９】
ところで、この形態例で示すように、１回目の移動度補正動作において中間的なオフセット電位Ｖofs2を印加し、２回目の移動度補正動作において信号電位Ｖsig を印加する場合、信号電位Ｖsig の大きさによらず移動度補正時間を揃えることができる。
【０１９０】
以下、その理由を説明する。図６２に、信号電位Ｖsig が白レベル（高輝度）の場合の移動度補正時間を示し、図６３に信号電位Ｖsig がグレーレベル（低輝度）の場合の移動度補正時間を示す。
【０１９１】
なお、図６２（Ａ）及び図６３（Ａ）は、移動度補正を１回で実行する場合の波形を示しており、図６２（Ｂ）及び図６３（Ｂ）は、移動度補正を１回で実行する場合の波形を示している。
【０１９２】
いずれの場合も、移動度補正を２回に分割して実行することにより、移動度補正に要する時間は長くなる。しかし、移動度補正を１回で済ませる場合に比して移動度補正に要する時間の差は小さくなる。
【０１９３】
このことは、信号電位Ｖsig の違いによらず、移動度補正に要する時間をほぼ等しくすることができることを意味する。
すなわち、パネルの高精細化や駆動速度の高速化にかかわらず、全ての画素階調について移動度補正時間を揃えることができる。
【０１９４】
（Ｅ−３）まとめ
以上の通り、この形態例で説明した有機ＥＬパネルの場合には、形態例３の効果に加え、以下の効果を実現できる。
有機ＥＬパネルの高精細化や高速化が進んでも、全ての画素階調について移動度補正動作の実行を確実にでき、ムラやスジの現れ難い駆動技術を実現できる。
【０１９５】
（Ｆ）形態例５
（Ｆ−１）システム構成
この形態例では、前述した形態例１〜４とは画素回路の構成が異なる有機ＥＬパネル１１のシステム構成例とその駆動技術について説明する。
【０１９６】
この形態例の場合、画素回路の違いと駆動方法の違いを重点的に説明するため、形態例２に対応する画素回路と駆動方法についてのみ説明する。勿論、以下で説明する画素回路や駆動方法は、形態例３〜４で説明した駆動方法にも適用できることはいうまでもない。
【０１９７】
図６４に、有機ＥＬパネル１１のシステム構成例を示す。なお図６４には、図２４との対応部分に同一符号を付して示す。
図６４に示す有機ＥＬパネル１１は、画素アレイ部９１と、その駆動回路である書込制御線駆動部９３、パルス電圧源４５、オフセット線駆動部９５、水平セレクタ９７、タイミングジェネレータ９９で構成される。
【０１９８】
画素アレイ部９１の画素配置は他の形態例と同じである。すなわち、画素アレイ部９１は、信号線ＤＴＬと書込制御線ＷＳＬとの各交点位置にサブ画素を配置したマトリクス構造を有している。因みに、サブ画素は１画素を構成する画素構造の最小単位である。例えばホワイトユニットとしての１画素は、有機ＥＬ材料の異なる３つのサブ画素（Ｒ、Ｇ、Ｂ）で構成される。
【０１９９】
図６５に、サブ画素に対応する画素回路３１の内部構成と各駆動回路との接続関係を示す。図６５に示す画素回路３１は、３つのＮチャネル型の薄膜トランジスタＴ１、Ｔ２、Ｔ３と１つの保持容量Ｃｓとで構成される。
【０２００】
この回路構成の場合も、書込制御線駆動部９３は、書込制御線ＷＳＬを通じて第１のサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込み制御に用いられる。ただし、書き込む電位は、信号電位Ｖsig のみである。また、書込制御線駆動部９３は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【０２０１】
パルス電圧源４５については、他の形態例と同様、全画素を共通の駆動タイミングで２値的に駆動するパルス信号を発生する。すなわち、パルス電圧源４５は、１水平走査期間の開始から一定期間だけ低電位Ｖssを出力し、その後、当該１水平走査期間の終了まで高電位Ｖccを出力する。パルス電圧源４５は、電源が投入されている間、この動作を繰り返し実行する。
【０２０２】
オフセット線駆動部９５は、第２のサンプリングトランジスタＴ３を開閉制御し、オフセット線電位の保持容量Ｃｓへの書き込み制御に用いられる。ただし、書き込み電位は、オフセット電位Ｖofs のみである。オフセット線駆動部９５の基本構造は、書込制御線駆動部９３と同じであり、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【０２０３】
水平セレクタ９７は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig を印加する。水平セレクタ９７は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ回路と、バッファ回路とで構成される。信号線ＤＴＬへの出力電位が信号電位Ｖsig のみである点が、他の形態例と異なっている。
【０２０４】
タイミングジェネレータ９９は、書込制御線ＷＳＬ、電源線ＤＳＬ、オフセット線ＯＦＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する回路デバイスである。
【０２０５】
（Ｆ−２）駆動動作例
図６６に、図６５で説明した画素回路の駆動動作例を示す。因みに図６６では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【０２０６】
まず、発光状態における画素回路内の動作状態を図６７に示す。このとき、サンプリングトランジスタＴ１はオフ状態である。この際、電源電位は高電位Ｖccと低電位Ｖssを１水平走査期間内に繰り返す。このため、有機ＥＬ素子ＯＬＥＤは、高電位Ｖccの印加期間の発光と低電位Ｖssの印加期間の消灯とを繰り返す（図６６（ｔ１））。
【０２０７】
勿論、発光時の駆動トランジスタＴ２は飽和領域で動作する。従って、有機ＥＬ素子ＯＬＥＤには、ゲート・ソース間電圧Ｖgsに応じて定まる電流Ｉｄｓが駆動トランジスタＴ２から供給される。
【０２０８】
次に、非発光状態の動作状態を説明する。
まず、電源線ＤＳＬの電位が高電位Ｖccに立ち上がった状態で、第２のサンプリングトランジスタＴ３がオン制御される。これにより、駆動トランジスタＴ２のゲート電極にオフセット電位Ｖofs が印加される（図６６（ｔ２））。
【０２０９】
このとき、駆動トランジスタＴ２のソース電位Ｖｓは、保持容量Ｃｓに応じたカップリングにより遷移する。ここで、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsがその閾値電圧Ｖth以下であれば、有機ＥＬ素子ＯＬＥＤは非発光状態になる。また、このソース電位Ｖｓ（有機ＥＬ素子ＯＬＥＤのアノード電圧）が有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcat の和以下であればその電圧は保持される。
【０２１０】
逆に、ソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcat の和以上の場合、有機ＥＬ素子ＯＬＥＤの放電を通じてソース電位ＶｓはＶthel＋Ｖcat に収束する。
【０２１１】
図６８は、ソース電位ＶｓがＶthel＋Ｖcat に収束する場合の例である。なお、オフセット電位Ｖofs は、カソード電圧Ｖcathと、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelと、駆動トランジスタＴ２の閾値電圧Ｖthの和以下であれば良い。
【０２１２】
このオフセット電位Ｖofs の書き込み動作が完了すると、第２のサンプリングトランジスタＴ３はオフ制御される（図６６（ｔ３））。
この後、次の水平走査期間が開始されると、電源電位は高電位Ｖccから低電位Ｖssに遷移する（図６６（ｔ４））。この時点での画素回路内の動作状態を図６９に示す。
【０２１３】
ここでの低電位Ｖssは、後に実行される閾値補正動作を正常に行うため、Ｖofs −Ｖss＞Ｖthを満たす電位である。この低電位Ｖssの印加により、電源線ＤＳＬが駆動トランジスタＴ２のソース電極側となる。結果的に、有機ＥＬ素子ＯＬＥＤのアノード電位は低下する。
【０２１４】
因みに、サンプリングトランジスタＴ１及びＴ２はいずれもオフ動作している。このため、有機ＥＬ素子ＯＬＥＤのアノード電位の低下に伴ってゲート電位Ｖｇも低下する。
最終的に、ゲート電位ＶｇがＶss＋Ｖthd に達した時点で駆動トランジスタＴ２はカットオフする。ここで、Ｖthd は、駆動トランジスタＴ２のゲート電極と電源線ＤＳＬとの間における閾値電圧である。また、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＥＤのアノード電極間の電圧はその閾値電圧以下となっている。
【０２１５】
一定期間後、電源電位は、再び高電位Ｖccとなる（図６６（ｔ５））。もっとも、前述した通り、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＤＥのアノード電極間の電圧は閾値電圧以下となっている。従って、駆動トランジスタＴ２はカットオフしたままとなる。この時点での画素回路内の動作状態を図７０に示す。
【０２１６】
やがて、ある水平走査期間が開始され、電源電位が低電位Ｖssに変化すると、閾値補正準備期間が開始される（図６６（ｔ６））。
この際、第２のサンプリングトランジスタＴ３がオン状態に制御され、オフセット電位Ｖofs が駆動トランジスタＴ２のゲート電極に印加される。
【０２１７】
一方、有機ＥＬ素子ＯＬＥＤのアノード電極（駆動トランジスタＴ２のソース電極）には、電源線ＤＳＬより低電位Ｖssが印加される。この時点での画素回路内の動作状態を図７１に示す。
この後、画素回路の動作は、閾値補正動作に遷移する（図６６（ｔ７））。
【０２１８】
この期間では、電源電位が再び高電位Ｖccに変化する。このとき、図７２に示すように、電源線ＤＳＬから保持容量Ｃｓの方向に電流が流れる。
なお、図７２では、有機ＥＬ素子ＯＬＥＤの等価回路をダイオードと容量で示す。このとき、Ｖel≦Ｖcat+Ｖthelであり、かつ、有機ＥＬ素子ＯＬＥＤのリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さければ、駆動トランジスタＴ２に流れる電流は保持容量Ｃｓと有機ＥＬ素子ＯＬＥＤの寄生容量Ｃelを充電するのに使用される。
【０２１９】
このとき、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは時間と共に徐々に上昇する。そして、一定時間経過後には、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsはその閾値電圧Ｖthに収束する。その後、第２のサンプリングトランジスタＴ３をオフ制御して閾値補正動作を終了させる。
【０２２０】
この時、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、次式を満たす状態になる。
Ｖel＝Ｖofs −Ｖth≦Ｖcat ＋Ｖthel
この後、信号線ＤＴＬが信号電位Ｖsig となった時点で、第１のサンプリングトランジスタＴ１がオン制御される（図６６（ｔ８））。この時点での画素回路内の動作状態を示す（図７３）。
【０２２１】
信号電位Ｖsig は、各画素の階調に応じた電圧である。このとき、駆動トランジスタＴ２のゲート電位Ｖｇは、サンプリングトランジスタＴ１を通じてＶsig に制御される。一方、駆動トランジスタＴ２のソース電位Ｖｓは、電源線ＤＳＬから流れ込む電流により時間とともに上昇する。
【０２２２】
この時、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖthelとカソード電圧Ｖcatの和を越えなければ（ＥＬのリーク電流がＴ２に流れる電流よりもかなり小さければ）、駆動トランジスタＴ２の電流は保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【０２２３】
なおこの時、駆動トランジスタＴ２の閾値補正動作は既に完了しているため、駆動トランジスタＴ２が流す電流は移動度μを反映したものとなる。
すなわち、移動度μが大きい駆動トランジスタＴ２では電流量が大きくなり、ソース電位Ｖｓの上昇も早くなる。一方、移動度μが小さい駆動トランジスタＴ２では電流量が小さくなり、ソース電位Ｖｓの上昇も遅くなる。
【０２２４】
これにより、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、移動度μを反映して小さくなり一定時間経過後には、個々の駆動トランジスタＴ２の移動度を完全に補正したゲート・ソース間電圧Ｖgsに遷移する。
【０２２５】
最後に、第１のサンプリングトランジスタＴ１をオフ制御して書き込みが終了し、有機ＥＬ素子ＯＬＥＤを発光させる。
このとき、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。従って、駆動トランジスタＴ２は一定電流Ｉds’を有機ＥＬ素子ＯＬＥＤに流す。
【０２２６】
なお、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、有機ＥＬ素子ＯＬＥＤに駆動電流Ｉds’が流れる電圧Ｖxまで上昇する。これにより、有機ＥＬ素子ＯＬＤＥは発光を開始する。図７４に、この時点での画素回路内の動作状態を示す。
【０２２７】
なお、最初の発光開始から一定時間が経過して次の水平走査期間になると、電源電位は高電位Ｖccから低電位Ｖssとなる（図６６（ｔ９））。前述したように、全ての画素について同じ電源電位が与えられるためである。なお、電源電位が低電位Ｖssの期間、有機ＥＬ素子ＯＬＥＤは消灯する。
【０２２８】
そして、この水平走査期間の後半期間では再び電源電位が高電位Ｖccに戻り、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が再開される（図６６（ｔ１０））。
もっとも、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定である。このため、電源電圧が高電位Ｖccの期間には、先に書き込んだ信号電位Ｖsig に応じた発光状態が維持される。
【０２２９】
なお、この画素回路の場合にも、有機ＥＬ素子ＯＬＥＤの発光時間が長くなるのに伴ってＩ−Ｖ特性に変化が発生する。このため、図中のＢ点の電位も変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは一定値に保たれ続けるので有機ＥＬ素子ＯＬＥＤに流れる電流は変化しない。このように、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が劣化しても、一定電流値の駆動電流Ｉdsが常に流れ続ける。かくして、次のフィールド期間まで有機ＥＬ素子ＯＬＥＤの輝度は維持される。
【０２３０】
（Ｆ−３）まとめ
以上の通り、この形態例で説明したように画素回路を３個の薄膜トランジスタで構成する場合にも、他の形態例の場合と同様の駆動動作を実現できる。勿論、形態例３及び４に例示した駆動方法と組み合わせることも可能である。
【０２３１】
（Ｇ）他の形態例
（Ｇ−１）配線構造
前述の形態例の場合には、図７５（Ａ）に示すように、全ての電源線ＤＳＬの一端を１本の配線パターンに共通化し、単一のパルス電源４５で駆動する場合について説明した。
しかし、複数本単位で電源線ＤＳＬの一端を１本の配線パターンに共通化し、共通化された電源線ＤＳＬの単位でパルス電源４５を接続しても良い。
【０２３２】
この際、各パルス電源４５は、それぞれ独立したタイミングで動作しても良いし、全てのパルス電源４５が単一の動作タイミングで同期動作しても良い。
図７５（Ｂ）に、３本単位で電源線ＤＳＬの駆動電位を共通化する場合について示す。
勿論、共通化する電源線ＤＳＬの単位は２本でも良いし、４本以上でも良い。
【０２３３】
（Ｇ−２）製品例
（ａ）電子機器
前述の説明では、有機ＥＬパネルを例に発明を説明した。しかし、前述した有機ＥＬパネルは、各種の電子機器に実装した商品形態でも流通される。以下、他の電子機器への実装例を示す。
【０２３４】
図７６に、電子機器１０１の概念構成例を示す。電子機器１０１は、前述した有機ＥＬパネル１０３、システム制御部１０５及び操作入力部１０７で構成される。システム制御部１０５で実行される処理内容は、電子機器１０１の商品形態により異なる。また、操作入力部１０７は、システム制御部１０５に対する操作入力を受け付けるデバイスである。操作入力部１０７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
【０２３５】
なお、電子機器１０１は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。
図７７に、その他の電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機１１１の筐体正面には、フロントパネル１１３及びフィルターガラス１１５等で構成される表示画面１１７が配置される。表示画面１１７の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０２３６】
また、この種の電子機器１０１には、例えばデジタルカメラが想定される。図７８に、デジタルカメラ１２１の外観例を示す。図７８（Ａ）が正面側（被写体側）の外観例であり、図７８（Ｂ）が背面側（撮影者側）の外観例である。
【０２３７】
デジタルカメラ１２１は、保護カバー１２３、撮像レンズ部１２５、表示画面１２７、コントロールスイッチ１２９及びシャッターボタン１３１で構成される。このうち、表示画面１３１の部分が、形態例で説明した有機ＥＬパネルに対応する
【０２３８】
また、この種の電子機器１０１には、例えばビデオカメラが想定される。図７９に、ビデオカメラ１４１の外観例を示す。
ビデオカメラ１４１は、本体１４３の前方に被写体を撮像する撮像レンズ１４５、撮影のスタート／ストップスイッチ１４７及び表示画面１４９で構成される。このうち、表示画面１４９の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０２３９】
また、この種の電子機器１０１には、例えば携帯端末装置が想定される。図８０に、携帯端末装置としての携帯電話機１５１の外観例を示す。図８０に示す携帯電話機１５１は折りたたみ式であり、図８０（Ａ）が筐体を開いた状態の外観例であり、図８０（Ｂ）が筐体を折りたたんだ状態の外観例である。
【０２４０】
携帯電話機１５１は、上側筐体１５３、下側筐体１５５、連結部（この例ではヒンジ部）１５７、表示画面１５９、補助表示画面１６１、ピクチャーライト１６３及び撮像レンズ１６５で構成される。このうち、表示画面１５９及び補助表示画面１６１の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０２４１】
また、この種の電子機器１０１には、例えばコンピュータが想定される。図８１に、ノート型コンピュータ１７１の外観例を示す。
ノート型コンピュータ１７１は、下型筐体１７３、上側筐体１７５、キーボード１７７及び表示画面１７９で構成される。このうち、表示画面１７９の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０２４２】
これらの他、電子機器１０１には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。
【０２４３】
（Ｇ−３）他の表示デバイス例
前述の形態例においては、発明を有機ＥＬパネルに適用する場合について説明した。
しかし、前述した駆動技術は、その他のＥＬ表示装置に対しても適用することができる。例えばＬＥＤを配列する表示装置その他のダイオード構造を有する発光素子を画面上に配列した表示装置に対しても適用できる。例えば無機ＥＬパネルにも適用できる。
【０２４４】
（Ｇ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【０２４５】
【図１】有機ＥＬパネルの機能ブロック構成を説明する図である。
【図２】画素回路と駆動回路との接続関係を説明する図である。
【図３】有機ＥＬ素子のＩ−Ｖ特性の経時変化を説明する図である。
【図４】他の画素回路例を示す図である。
【図５】有機ＥＬパネルの外観構成例を示す図である。
【図６】有機ＥＬパネルのシステム構成例を示す図である。
【図７】画素回路と駆動回路との接続関係を説明する図である。
【図８】形態例１に係る画素回路の構成例を示す図である。
【図９】形態例１に係る駆動動作例を示す図である。
【図１０】画素回路の動作状態を説明する図である。
【図１１】画素回路の動作状態を説明する図である。
【図１２】画素回路の動作状態を説明する図である。
【図１３】画素回路の動作状態を説明する図である。
【図１４】ソース電位の経時変化を示す図である。
【図１５】画素回路の動作状態を説明する図である。
【図１６】移動度の違いによる経時変化の違いを示す図である。
【図１７】画素回路の動作状態を説明する図である。
【図１８】形態例１に対応する電源線の配線構造と駆動部との接続関係を説明する図である。
【図１９】電源線を共通化する場合に考えられる電源線の配線構造と対応する駆動部との接続関係を説明する図である。
【図２０】電源線を共通化する場合に考えられる電源線と画素回路との接続関係を説明する図である。
【図２１】表示パネルのデューティ駆動を説明する図である。
【図２２】電源線を縦方向にレイアウトする場合の画素位置と電源電位の波形との関係を説明する図である。
【図２３】電源線を横方向にレイアウトする場合の画素位置と電源電位の波形との関係を説明する図である。
【図２４】形態例２に係る有機ＥＬパネルの構成例を示す図である。
【図２５】画素回路と駆動回路との接続関係を示す図である。
【図２６】形態例２に係る画素回路の構成例を示す図である。
【図２７】形態例２に係る駆動動作例を示す図である。
【図２８】画素回路の動作状態を説明する図である。
【図２９】画素回路の動作状態を説明する図である。
【図３０】画素回路の動作状態を説明する図である。
【図３１】画素回路の動作状態を説明する図である。
【図３２】画素回路の動作状態を説明する図である。
【図３３】画素回路の動作状態を説明する図である。
【図３４】ソース電位の経時変化を示す図である。
【図３５】画素回路の動作状態を説明する図である。
【図３６】移動度の違いによる経時変化の違いを示す図である。
【図３７】画素回路の動作状態を説明する図である。
【図３８】形態例２の駆動方法を閾値補正動作の分割実行にそのまま応用する場合の信号波形を示す図である。
【図３９】形態例３に係る有機ＥＬパネルの構成例を示す図である。
【図４０】画素回路と駆動回路の接続関係を示す図である。
【図４１】形態例３に係る画素回路の駆動動作例を示す図である。
【図４２】電源線の駆動電位とリセット電位の供給タイミングとの関係を説明する図である。
【図４３】形態例３に係る駆動動作例を示す図である。
【図４４】画素回路の動作状態を説明する図である。
【図４５】画素回路の動作状態を説明する図である。
【図４６】画素回路の動作状態を説明する図である。
【図４７】画素回路の動作状態を説明する図である。
【図４８】画素回路の動作状態を説明する図である。
【図４９】画素回路の動作状態を説明する図である。
【図５０】画素回路の動作状態を説明する図である。
【図５１】画素回路の動作状態を説明する図である。
【図５２】画素回路の動作状態を説明する図である。
【図５３】画素回路の動作状態を説明する図である。
【図５４】画素回路の動作状態を説明する図である。
【図５５】画素回路の動作状態を説明する図である。
【図５６】画素回路の動作状態を説明する図である。
【図５７】形態例４に係る有機ＥＬパネルの構成例を示す図である。
【図５８】画素回路と駆動回路との接続関係を示す図である。
【図５９】形態例４に係る画素回路の構成例を示す図である。
【図６０】水平セレクタの構成例を示す図である。
【図６１】形態例４に係る駆動動作例を示す図である。
【図６２】信号電位が大きい場合の移動度補正時間を説明する図である。
【図６３】信号電位が小さい場合の移動度補正時間を説明する図である。
【図６４】形態例５に係る有機ＥＬパネルの構成例を示す図である。
【図６５】画素回路と駆動回路との接続関係を示す図である。
【図６６】形態例５に係る駆動動作例を示す図である。
【図６７】画素回路の動作状態を説明する図である。
【図６８】画素回路の動作状態を説明する図である。
【図６９】画素回路の動作状態を説明する図である。
【図７０】画素回路の動作状態を説明する図である。
【図７１】画素回路の動作状態を説明する図である。
【図７２】画素回路の動作状態を説明する図である。
【図７３】画素回路の動作状態を説明する図である。
【図７４】画素回路の動作状態を説明する図である。
【図７５】電源線の他の配線構造とパルス電源との接続形態を説明する図である。
【図７６】電子機器の概念構成例を示す図である。
【図７７】電子機器の商品例を示す図である。
【図７８】電子機器の商品例を示す図である。
【図７９】電子機器の商品例を示す図である。
【図８０】電子機器の商品例を示す図である。
【図８１】電子機器の商品例を示す図である。
【符号の説明】
【０２４６】
１１        有機ＥＬパネル
２１        画素アレイ部
２３        書込制御線駆動部
２５        電源線駆動部
２７        水平セレクタ
２９        タイミングジェネレータ
３１        画素回路
４１        画素アレイ部
４５        パルス電圧源
５３        水平セレクタ
６３        水平セレクタ
９５        オフセット線駆動部
９７        水平セレクタ
【図１】
2009204931.tif 000003
【図２】
2009204931.tif 000004
【図３】
2009204931.tif 000005
【図４】
2009204931.tif 000006
【図５】
2009204931.tif 000007
【図６】
2009204931.tif 000008
【図７】
2009204931.tif 000009
【図８】
2009204931.tif 000010
【図９】
2009204931.tif 000011
【図１０】
2009204931.tif 000012
【図１１】
2009204931.tif 000013
【図１２】
2009204931.tif 000014
【図１３】
2009204931.tif 000015
【図１４】
2009204931.tif 000016
【図１５】
2009204931.tif 000017
【図１６】
2009204931.tif 000018
【図１７】
2009204931.tif 000019
【図１８】
2009204931.tif 000020
【図１９】
2009204931.tif 000021
【図２０】
2009204931.tif 000022
【図２１】
2009204931.tif 000023
【図２２】
2009204931.tif 000024
【図２３】
2009204931.tif 000025
【図２４】
2009204931.tif 000026
【図２５】
2009204931.tif 000027
【図２６】
2009204931.tif 000028
【図２７】
2009204931.tif 000029
【図２８】
2009204931.tif 000030
【図２９】
2009204931.tif 000031
【図３０】
2009204931.tif 000032
【図３１】
2009204931.tif 000033
【図３２】
2009204931.tif 000034
【図３３】
2009204931.tif 000035
【図３４】
2009204931.tif 000036
【図３５】
2009204931.tif 000037
【図３６】
2009204931.tif 000038
【図３７】
2009204931.tif 000039
【図３８】
2009204931.tif 000040
【図３９】
2009204931.tif 000041
【図４０】
2009204931.tif 000042
【図４１】
2009204931.tif 000043
【図４２】
2009204931.tif 000044
【図４３】
2009204931.tif 000045
【図４４】
2009204931.tif 000046
【図４５】
2009204931.tif 000047
【図４６】
2009204931.tif 000048
【図４７】
2009204931.tif 000049
【図４８】
2009204931.tif 000050
【図４９】
2009204931.tif 000051
【図５０】
2009204931.tif 000052
【図５１】
2009204931.tif 000053
【図５２】
2009204931.tif 000054
【図５３】
2009204931.tif 000055
【図５４】
2009204931.tif 000056
【図５５】
2009204931.tif 000057
【図５６】
2009204931.tif 000058
【図５７】
2009204931.tif 000059
【図５８】
2009204931.tif 000060
【図５９】
2009204931.tif 000061
【図６０】
2009204931.tif 000062
【図６１】
2009204931.tif 000063
【図６２】
2009204931.tif 000064
【図６３】
2009204931.tif 000065
【図６４】
2009204931.tif 000066
【図６５】
2009204931.tif 000067
【図６６】
2009204931.tif 000068
【図６７】
2009204931.tif 000069
【図６８】
2009204931.tif 000070
【図６９】
2009204931.tif 000071
【図７０】
2009204931.tif 000072
【図７１】
2009204931.tif 000073
【図７２】
2009204931.tif 000074
【図７３】
2009204931.tif 000075
【図７４】
2009204931.tif 000076
【図７５】
2009204931.tif 000077
【図７６】
2009204931.tif 000078
【図７７】
2009204931.tif 000079
【図７８】
2009204931.tif 000080
【図７９】
2009204931.tif 000081
【図８０】
2009204931.tif 000082
【図８１】
2009204931.tif 000083