(57)【要約】【課題】信号処理ブロック間での高速インタフェースを実現する擬似ＤＤＲメモリインタフェース回路に関し、ＤＤＲメモリインタフェースを用い、大量データの送受信を可能にし、かつ読み出し（リード）レイテンシを短縮する。【解決手段】他の信号処理ブロック６−１のＤＤＲメモリコントローラ６−１１から、ＲＡＳアドレスの受信時点で、転送データブロックのアドレスを特定し、読み出し処理時に、実際に外部のＤＤＲメモリコントローラからＣＡＳアドレスが入力される前に、内部ＣＡＳアドレス生成部１−２を該当ＲＡＳアドレス領域の先頭ＣＡＳアドレス値に初期化し、内部ＣＡＳアドレス生成部１−２のインクリメント処理により、ＣＡＳアドレスを生成する。該ＣＡＳアドレスを用いてデータを読み出してデータ生成部６−２５から出力する。転送データの早出しが可能となり、リードレイテンシをＪＥＤＥＣ規格に適合する値とすることが可能となる。【選択図】図１
2009276914.tif 000002
【特許請求の範囲】
【請求項１】
他の信号処理ブロックとＤＤＲメモリインタフェースによりデータ転送を行う信号処理ブロック内の擬似ＤＤＲメモリインタフェース回路であって、
前記他の信号処理ブロックのＤＤＲメモリコントローラから、前記信号処理ブロックへ転送するデータブロック領域を示すＲＡＳアドレスを受信した時点で、該データブロック内の各データの格納領域のアドレスであるＣＡＳアドレスを、前記ＤＤＲメモリコントローラから受信する前に先行して生成する内部ＣＡＳアドレス生成手段と、
前記内部ＣＡＳアドレス生成手段で生成したＣＡＳアドレスを用いてデータを読み出し、該読み出したデータを、前記ＤＤＲメモリインタフェースによるフォーマットで前記他の信号処理ブロックへ出力するデータ生成手段と、
を備えた擬似ＤＤＲメモリインタフェース回路。
【請求項２】
前記内部ＣＡＳアドレス生成手段で生成したＣＡＳアドレスを用いて読み出したデータの、前記他の信号処理ブロックへの出力を、前記ＤＤＲメモリコントローラから入力されるＣＡＳアドレスに基づいて監視し、該ＤＤＲメモリコントローラから入力されるＣＡＳアドレスの値を超えるＣＡＳアドレスのデータの出力を停止する手段を、前記データ生成手段に備えた請求項１に記載の擬似ＤＤＲメモリインタフェース回路。
【請求項３】
前記ＤＤＲメモリコントローラから入力されるリフレッシュコマンドを認識し、該リフレッシュコマンドによるデータ転送の中断が発生したか否かを、リフレッシュ処理前とリフレッシュ処理後のデータ転送のＲＡＳアドレスの一致判定により判定する手段と、
データ転送の中断が発生した場合は、リフレッシュ処理の終了後に、データ転送の中断前のＣＡＳアドレスを基に、前記内部ＣＡＳアドレス生成手段でＣＡＳアドレスを生成し、該生成したＣＡＳアドレス用いてデータを読み出し、データ転送を再開する手段と、
を備えた請求項１又は２に記載の擬似ＤＤＲメモリインタフェース回路。
【請求項４】
前記内部ＣＡＳアドレス生成手段で生成したＣＡＳアドレスと、前記ＤＤＲメモリコントローラから入力されるＣＡＳアドレスとを比較し、出力データのＣＡＳアドレスとして両者のＣＡＳアドレスに不一致を検出した場合、インタフェースエラー発生と判定し、前記ＤＤＲメモリコントローラに対し、該当するＲＡＳアドレス領域データの再取得要求を送信し、該インタフェースエラーとなったデータを再度転送しなおす手段を備えた請求項１乃至３の何れかに記載の擬似ＤＤＲメモリインタフェース回路。
【請求項５】
前記インタフェースエラー発生の回数を監視し、該発生回数が閾値を超えた場合、上位の信号処理装置にアラーム情報を通知する手段を備えた請求項４に記載の擬似ＤＤＲメモリインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理ブロック間での高速インタフェースを実現する擬似ＤＤＲメモリインタフェース回路に関する。より詳しくは、例えば、セルラー受信機や基地局装置の信号処理ブロックなど、大量データの受け渡しを行う信号処理ブロック間において、ＤＤＲ−ＳＤＲＡＭ等のインタフェースであるＤＤＲメモリインタフェースでデータ転送を行うことができる擬似ＤＤＲメモリインタフェース回路に関する。
【０００２】
近年、移動通信システムにおけるデータ通信や音声通信において、高品質な通信サービスの提供が必要不可欠となっている。また、年々増加するユーザ数にも比例して、処理するデータ量は増える一方である。処理データ量の増大化に伴い、信号処理ブロック、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＬＳＩ（Large Scale Integration）、ＤＳＰ（Digital Signal Processor）等の各半導体部品の間で高速に大量のデータをやり取りする必要性が生じている。
【０００３】
上記のような信号処理ブロック間のデータのやり取りのインタフェースとして、ＳＲＩＯ（Serial Rapid IO）などの高速インタフェース回路が用いられる。しかし、安価な信号処理ブロックの半導体部品には、ＳＲＩＯのような高速インタフェース回路が設けられているとは限らず、また、コストを抑えるためにも、一般的なＤＤＲ（Double Data Rate）メモリインタフェースなどを用いて、安価に高速インタフェース回路を実現することが要求されている。
【背景技術】
【０００４】
ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）等の外部半導体記憶装置と信号処理ブロックとのインタフェースとしてのＤＤＲメモリインタフェースについて、例えば下記の特許文献１〜３等に記載されている。但し、本発明は、このような外部半導体記憶装置と信号処理ブロックとのインタフェースではなく、ＤＤＲメモリインタフェースを用いて信号処理ブロック間のデータの受け渡しを行うインタフェース回路に関するものである。
【特許文献１】特開２０００−１３２９６６公報（特に、段落０００６〜０００７）
【特許文献２】特開２００２−１８２９７４公報
【特許文献３】特開２００３−４５１７９公報
【０００５】
一般的なＤＳＰやＦＰＧＡ等の信号処理ブロックの半導体部品に搭載されているＤＤＲメモリインタフェース回路は、外部半導体記憶装置とデータの受け渡しを行うためのインタフェース回路であり、メモリのリフレッシュなどを含むメモリインタフェースを統括するメモリコントローラとしての回路構成となっている。
【０００６】
そのため、２つの信号処理ブロックの間を、そのままＤＤＲメモリインタフェース回路を介して直接接続しても、その間のインタフェースは有効に機能しない。双方ともＤＤＲメモリコントローラとしての機能しか有していない信号処理ブロックを接続した場合、そのうちの一方に、他方のＤＤＲメモリコントローラの指示に従って擬似的にメモリのように振舞ってデータを転送する擬似ＤＤＲメモリインタフェース回路を実装する必要がある。
【０００７】
図６に擬似ＤＤＲメモリインタフェース回路の一般的な構成例を示す。同図は第１の信号処理ブロック（ＤＳＰ）６−１と第２の信号処理ブロック（ＦＰＧＡ）６−２との接続構成例を示している。この構成例では、第１の信号処理ブロック（ＤＳＰ）６−１のＤＤＲメモリコントローラ６−１１を用いて、第１の信号処理ブロック（ＤＳＰ）６−１から第２の信号処理ブロック（ＦＰＧＡ）６−２のデータ読み出して転送する回路構成例を示している。
【０００８】
図６に示すように、第２の信号処理ブロック（ＦＰＧＡ）６−２に、アドレスデコーダ６−２１、ＲＡＭ及びＦＦ制御部６−２２、内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３、データ取り込み部６−２４、データ生成部６−２５を含む擬似ＤＤＲメモリインタフェース回路を設ける。
【０００９】
第２の信号処理ブロック（ＦＰＧＡ）６−２は、第１の信号処理ブロック（ＤＳＰ）６−１から、ＤＤＲメモリインタフェースにより、ｘＲＡＳ／ｘＣＡＳ／ｘＣＳ／ｘＷＥなどの制御信号と、受け渡しを行うデータ情報を指示するＲＡＳアドレス及びＣＡＳアドレスの情報を含むＡ（アドレスバス）信号と、ＢＡ（バーストアドレスバス）信号とが入力される。
【００１０】
アドレスデコーダ６−２１は、上記制御信号からコマンドを認識し、かつＡ（アドレスバス）信号とＢＡ（バーストアドレスバス）信号とからアドレス情報をデコードする。ＲＡＭ及びＦＦ制御部６−２２は、アドレスデコーダ６−２１によるデコード結果から、内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３の該当データの送受を管理する。
【００１１】
内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３は、第１の信号処理ブロック（ＤＳＰ）６−１のＤＤＲメモリコントローラ６−１１と送受するデータを一時的に保持し、該データを内部回路６−２６との間で受け渡す。データ取り込み部６−２４は、外部双方向データバス（ＤＱ）からの入力データ（ＤＤＲメモリコントローラ６−１１から見て、書き込みデータ）を取り込み、内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３に格納する。
【００１２】
データ生成部６−２５は、出力データ（ＤＤＲメモリコントローラ６−１１から見て、読み出しデータ）を、内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３から取り出し、外部双方向データバス（ＤＱ）に対する所定のフォーマットの出力データを作成する。
【００１３】
なお、データ生成部６−２５は、クロック信号の立ち上がりエッジでデータを出力する立ち上がりエッジ用のものと、クロック信号の立ち下がりエッジでデータを出力する立ち下がりエッジ用のものとが用意される。これは、クロック信号の２倍の速度（ダブルレート）でデータ転送を行うためである。
【００１４】
上記擬似ＤＤＲメモリインタフェース回路により、ＲＡＳアドレス取得で転送対象のデータブロックを識別し、その後に取得したＣＡＳアドレスをデコードした結果より、書き込み処理の場合には、該当データブロック内のアドレスに対してデータの格納処理を、読み出し処理の場合には、該当データブロック内のアドレスに対応する内部ＲＡＭ若しくはＦＦ群からデータ読み出しを行う。なお、ＲＡＳアドレスは、どのデータブロック領域の情報なのかを示し、ＣＡＳアドレスはデータブロック内の各データの格納領域のアドレスを示している。
【００１５】
このように、ＤＤＲメモリコントローラ６−１１から見ると、恰もＤＤＲ−ＳＤＲＡＭ等の外部メモリとデータを送受しているように振舞う擬似ＤＤＲメモリインタフェース回路を設けることにより、大量データを送受するインタフェースを実現することができる。この擬似ＤＤＲメモリインタフェース回路の動作フローを図７に示し、データ転送例のタイムチャートを図８に示す。
【００１６】
擬似ＤＤＲメモリインタフェースにおける動作は、図７に示すように、ｘＣＳ（負論理チップセレクト）信号及びｘＲＡＳ（負論理ローアドレスストローブ）信号がローレベルか否かを判定し（７−１）、ローレベルとなったときコマンドを取得（７−２）する。そして、該コマンドがアクトコマンドか否かを判定し、アクトコマンドであれば、ＲＡＳアドレスを取得し、送受対象のデータブロックを選択する（７−４）。
【００１７】
次に、ｘＣＳ（負論理チップセレクト）信号及びｘＣＡＳ（負論理コラムアドレスストローブ）信号がローレベルか否かを判定し（７−５）、ローレベルとなったときＣＡＳアドレスを取得（７−６）する。次に、ｘＷＥ（負論理書き込みイネーブル）信号がハイレベルか否かを判定し（７−７）、ハイレベルであれば読み出し処理を行うため、該当する内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３からデータを取り込む（７−８）。そして、内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３から取り込んだデータから、データ生成部６−２５により、外部双方向データバス（ＤＱ）のフォーマットの出力データとして生成し、出力する（７−９）。
【００１８】
また、前述の７−７の判定で、ｘＷＥ（負論理書き込みイネーブル）信号がハイレベルでないと判定されたときは、書き込み処理を行うため、外部双方向データバス（ＤＱ）からデータを取り込み（７−１０）、該当する内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３にデータを格納する（７−１１）。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
前述の擬似ＤＤＲメモリインタフェース回路を設けることにより、ＤＤＲメモリインタフェースを用いて、ＦＰＧＡ−ＤＳＰ間等のような信号処理ブロック間の大量データの送受を実現することができる。しかし、書き込み処理及び読み出し処理の何れの処理も、ＲＡＳアドレス取得後に、ＣＡＳアドレスを取り込んでから、信号処理ブロック（ＦＰＧＡ）内部のメモリ空間若しくはＦＦ群にアクセスするため、信号処理ブロック（ＦＰＧＡ）内のアクセス処理に多くの時間が掛かってしまう。そのため、データ転送のレイテンシ（待ち時間）がＪＥＤＥＣ（Joint Electronic Device Engineering Council）規格を満足することができないものとなっていた。
【００２０】
読み出し処理は、図８のタイムチャート例に示すように、擬似ＤＤＲメモリインタフェース回路内で、タイミングＴ１で外部入力信号からＣＡＳアドレスを取り込んだ後、そのデコードに２クロックを要し、その後、内部データの取り出し及び出力データ生成に４クロックの時間が掛かり、読み出しデータはタイミングＴ２でデータバス（ＤＱ）に出力される。従って、ＣＡＳアドレスを取り込んだタイミングＴ１からデータを出力するタイミングＴ２までのリードレイテンシが６となっていた。なお、図８のタイムチャートの前半部分の拡大図を図１４に、図８のタイムチャートの後半部分の拡大図を図１５に示している。
【００２１】
書き込み処理は、アドレスバス信号及びデータバス信号の何れも、第２の信号処理ブロック（ＦＰＧＡ）にとっては入力信号のため、何れかの信号のＦＦ数（シフトレジスタ段数）を調整することで、容易にレイテンシに対応することができるが、読み出し処理に関しては、ＦＦ数（シフトレジスタ段数）だけでは対処することができず、ＪＥＤＥＣの規格を満足するレイテンシの実現は、回路の改良のみでは不可能である。
【００２２】
図９にＤＤＲメモリインタフェースのＪＥＤＥＣ標準化規格のレイテンシ、及び前述の一般的な擬似ＤＤＲメモリインタフェース回路でのレイテンシの一覧表を示す。同表に示すように、ＪＥＤＥＣ標準化規格では、ＣＡＳアドレスを取り込んでからの読み出し（リード）レイテンシが２〜３クロック以内、書き込み（ライト）レイテンシが１クロック以内と規定されている。
【００２３】
これに対して、前述の一般的な擬似ＤＤＲメモリインタフェース回路では、ＣＡＳアドレスを取り込んでからの読み出し（リード）レイテンシが６クロック、書き込み（ライト）レイテンシが２クロックとなっており、特に、読み出し（リード）レイテンシが、ＪＥＤＥＣ標準化規格に対して大きく隔たったものとなっていた。
【００２４】
本発明は、信号処理ブロック間でＤＤＲメモリインタフェースを用い、大量データの送受信を可能とし、読み出し（リード）レイテンシが少なく、ＪＥＤＥＣ標準化規格を満足する擬似ＤＤＲメモリインタフェース回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、この擬似ＤＤＲメモリインタフェース回路は、他の信号処理ブロックとＤＤＲメモリインタフェースによりデータ転送を行う信号処理ブロック内の擬似ＤＤＲメモリインタフェース回路であって、前記他の信号処理ブロックのＤＤＲメモリコントローラから、前記信号処理ブロックへ転送するデータブロックの領域を示すＲＡＳアドレスを受信した時点で、該データブロック内の各データの格納領域のアドレスであるＣＡＳアドレスを、前記ＤＤＲメモリコントローラから受信する前に先行して生成する内部ＣＡＳアドレス生成手段と、前記内部ＣＡＳアドレス生成手段で生成したＣＡＳアドレスを用いてデータを読み出し、該読み出したデータを、前記ＤＤＲメモリインタフェースによるフォーマットで前記他の信号処理ブロックへ出力するデータ生成手段と、を備えたものである。
【発明の効果】
【００２６】
この擬似ＤＤＲメモリインタフェース回路によれば、ＳＲＩＯ（Serial Rapid IO）などの高速インタフェース回路を備えていない安価な信号処理ブロック間で、ＤＤＲメモリインタフェースを用い、大量データの送受信することができると共に、読み出し（リード）レイテンシが少なく、ＪＥＤＥＣ標準化規格を満足するレイテンシとすることが可能となる。
【発明を実施するための最良の形態】
【００２７】
この擬似ＤＤＲメモリインタフェース回路は、他の信号処理ブロックのＤＤＲメモリコントローラからのＣＡＳアドレスの入力に先行して、ＲＡＳアドレスの受信時点からＣＡＳアドレスを内部で生成し、該ＣＡＳアドレスのデータを読み出すことにより、読み出し（リード）レイテンシを短縮する。但し、信号処理ブロック間のインタフェースにおいて下記の条件を付けるものとする。
【００２８】
まず、第１の条件として、信号処理ブロック間で一まとまりの連続データを転送するバースト転送を行うものとし、同一のＲＡＳアドレスのデータの中からアドレス値が漸増（インクリメント）するＣＡＳアドレスのデータを転送するものとする。但し、転送データのサイズの制限はない。
【００２９】
また、第２の条件として、外部のＤＤＲメモリコントローラから指定するＲＡＳアドレスを、書き込み処理時と読み出し処理時とで分離し、同一のデータブロックに対して書き込み処理時と読み出し処理時とで別々のＲＡＳアドレスにより指定する。例えば、書き込み処理を行ったレジスタの内容をリードバックするために、同一レジスタに対して読み出し処理を実施する場合に、書き込み時と異なる別アドレスを割り当てて読み出す。
【００３０】
以上の条件を付けることにより、ｘＣＳ信号によるアクトコマンド認識し、ＲＡＳアドレスを取得した時点で、書き込み処理か読み出し処理かを判断するとともに、転送対象データのブロックのアドレスを特定することができる。それによって、読み出し処理時には、実際に外部のＤＤＲメモリコントローラからＣＡＳアドレスが入力される前に、内部ＣＡＳアドレス生成部に対して、該当ＲＡＳアドレス領域の先頭ＣＡＳアドレス値に初期化し、内部ＣＡＳアドレス生成部のカウンタのインクリメント処理により、ＣＡＳアドレスを内部で生成する。
【００３１】
そして、内部で生成したＣＡＳアドレスを用い、ＤＤＲメモリコントローラからのＣＡＳアドレスの入力より先行して転送データを読み出すことで、転送データの早出しが可能となり、リードレイテンシ（ＣＡＳレイテンシ）をＪＥＤＥＣ規格に適合する値とすることが可能となる。
【００３２】
また、外部のＤＤＲメモリコントローラから入力される実際のＣＡＳアドレスを監視し、内部ＲＡＭ若しくはＦＦ群から前もって読み出した先行読み出しデータに対して、実際に入力されたＣＡＳアドレスを基に出力を制御することで、外部メモリコントローラに対し、要求されたデータ以外のデータ（不要データ）を出力しないように制御する。
【００３３】
なお、書き込み処理時のレイテンシ調整については、データバスのシフトレジスタ段数の増減（ＦＦ段数の増減）等により容易に調整可能のため説明を省略する。但し、外部ＤＤＲメモリコントローラからは、任意のタイミングでメモリ内容を保持するためのオートリフレッシュのコマンドが割り込むため、それによるアクセスの中断・復旧に対処する機能を備える必要がある。
【００３４】
オートリフレッシュは任意のタイミングで発生するため、その発生時にその発生によってデータ転送が中断したかどうかを判定し、データ転送の中断が発生した場合は、データ転送の中断前に要求されたＣＡＳアドレスのデータ以外の先行読み出しデータの出力を停止させる。
【００３５】
そして、リフレッシュ動作の終了後に、外部ＤＤＲメモリコントローラからの要求に従い、内部アドレス生成部でデータ転送の中断時のＣＡＳアドレスの続きからＣＡＳアドレスを生成し、該ＣＡＳアドレスのデータを出力し、欠落のないデータ転送を実施する。
【実施例１】
【００３６】
図１に上述の擬似ＤＤＲメモリインタフェース回路の実施例１の構成を示す。これは、図６に示した擬似ＤＤＲメモリインタフェース回路構成のアドレスデコーダ６−２１に代えて、ｘＣＳ、ｘＲＡＳ信号、ｘＣＡＳ信号、ｘＷＥ信号、他制御信号からコマンドを判定するコマンドデコーダ１−１と、ＣＡＳアドレスを先行生成するための内部ＣＡＳアドレス生成部１−２と、リフレッシュの発生がデータ転送中か否かを判定する中断監視部１−３と、実際に入力されたＣＡＳアドレスを基に先行読み出しデータに対する出力のマスクを指示するＣＡＳアドレスデコーダ１−４とを備えたものである。
【００３７】
コマンドデコーダ１−１は、ＤＤＲメモリコントローラ６−１１から入力される制御信号から、入力コマンドがアクトコマンドか、リフレッシュコマンドか、アクトコマンドの場合は、リードかライトかを判定する。内部ＣＡＳアドレス生成部１−２は、ＲＡＳアドレス領域の先頭ＣＡＳアドレス値からインクリメント処理によりＣＡＳアドレスを生成する。
【００３８】
中断監視部１−３は、リフレッシュコマンドが入力された場合、該リフレッシュコマンドの前に入力されたデータ転送のＲＡＳアドレスと、該リフレッシュコマンドの後に入力されたデータ転送のＲＡＳアドレスとを比較し、その両者が同一であればデータ転送中にリフレッシュコマンドが発生したと判定し、その両者が異なればアイドル中にリフレッシュコマンドが発生し、データ転送に影響がないリフレッシュであると判定する。
【００３９】
ＣＡＳアドレスデコーダ１−４は、実際にＤＤＲメモリコントローラ６−１１から入力されたＣＡＳアドレスをデコードし、ＤＤＲメモリコントローラ６−１１から要求されているデータ転送のＣＡＳアドレスを超えて、先行読み出しデータを出力しないよう、内部ＣＡＳアドレス生成部１−２で生成されたＣＡＳアドレスのデータ出力をマスクするよう、データ生成部６−２５に対して指示する。
【００４０】
図２にこの実施例１の動作フローを示す。以下、図２を参照して実施例１の処理動作について説明する。コマンドデコーダ１−１は、ｘＲＡＳ（負論理ローアドレスストローブ）信号がローレベルか否かを判定し（２−１）、ローレベルとなったときコマンドを取得（２−２）する。そして、該コマンドがアクトコマンドか否かを判定し（２−３）、アクトコマンドであれば、ＲＡＳアドレスを取得し、送受対象のデータブロックを選択する（２−４）。
【００４１】
次に、リフレッシュ有りのフラグが１に設定されているか否かを判定し（２−５）、１に設定されていない場合、取得したＲＡＳアドレスから読み出し（リード）処理か書き込み（ライト）処理かを判定する（２−６）。この判定で書き込み（ライト）処理と判定された場合は、書き込み処理を実施する（２−１４）。なお、リフレッシュ有りのフラグについては、後に詳述する。
【００４２】
上記判定で読み出し（リード）処理と判定された場合、中断フラグが１に設定されているか否かを判定し（２−７）、中断フラグが１に設定されていない場合、取得したＲＡＳアドレスからどのデータブロックか判定し、該データブロックの先頭のアドレス値に内部ＣＡＳアドレス生成部１−２のカウンタ値を初期化する（２−８）。なお、中断フラグについては、後に詳述する。
【００４３】
次のクロックから内部ＣＡＳアドレス生成部１−２から生成される内部ＣＡＳアドレス値を使用して、内部ＲＡＭ及びＦＦ（レジスタ）群ブロック６−２３からデータを取り込み、該データをフォーマット変換して出力し（２−９）、内部ＣＡＳアドレス生成部１−２のカウンタをインクリメントする（２−１０）。
【００４４】
同時にｘＣＡＳ信号を監視し、ｘＣＡＳ信号がローレベルであるか、即ちアクセスが有るか否かを判定し（２−１１）、アクセスが有るうちは上記２−９の処理フローに戻って同様の処理を繰り返す。ｘＣＡＳ信号がハイレベルのとき、つまりＣＡＳアクセスが停止したとき、内部ＣＡＳアドレス値のデータの出力をデータ生成部６−２５でマスクし、要求されていないデータの出力を停止する。そして、ＣＡＳアドレス生成部１−２の内部ＲＡＳアドレス変数をクリアし（２−１３）、処理を終了する。なお、ＲＡＳアドレス変数については、後で詳述する。
【００４５】
図３に実施例１のリード処理のタイムチャートを示す。実施例１による読み出し処理は図３に示すとおり、内部ＣＡＳアドレスの先行生成による早期データ読み出し開始処理により、タイミングＴ１で外部入力信号からＣＡＳアドレスを取り込んだ後、３クロック後のタイミングＴ２で読み出しデータがデータバス（ＤＱ）に出力される。なお、図３のタイムチャートの前半部分の拡大図を図１０に、図３のタイムチャートの後半部分の拡大図を図１１に示している。
【００４６】
また、ＣＡＳアドレスデコーダ（ＣＡＳデコード部）の外部ＣＡＳアドレスラッチ情報として、０ｘ０００，０ｘ００４，０ｘ００８，０Ｘ００Ｃが取り込まれたとすると、これらのＣＡＳアドレスに対応するデータａ（０，１），ｂ（２，３），・・・，ｈ（１４，１５）までを読み出して出力する。しかし、最後のＣＡＳアドレス０Ｘ００Ｃを保持しておき、ＣＡＳアドレス０Ｘ００Ｃを超えるデータの出力はマスクする。
【００４７】
このように、実施例１の擬似ＤＤＲメモリインタフェース回路では、内部ＣＡＳアドレス生成部１−２でＣＡＳアドレスを事前に生成してデータを読み出すことにより、図６〜図８に示した擬似ＤＤＲメモリインタフェース回路に対して、アクトコマンドからＣＡＳアドレスの入力までのタイミング区間を１クロック分調整するだけで、リードレイテンシ３を満足する動作が可能となる。
【００４８】
但し、上述の処理だけでは、外部のＤＤＲメモリコントローラ６−１１から任意のタイミングで入力されるリフレッシュコマンドによるデータ転送の中断・再開に対応することができず、データ転送の欠落が発生してしまう。
【００４９】
これに対処するために、コマンドデコーダ１−１でリフレッシュコマンドを認識した場合、以下のような処理を行う。前述の図２の処理フローにおいて、取得したコマンドがリフレッシュコマンドか否かを判定し（２−２１）、コマンドがリフレッシュコマンドであれば、現在のＲＡＳアドレスを取得して内部ＲＡＳアドレス変数に保持し（２−２２）、リフレッシュ有りのフラグを１に設定し（２−２３）、前述の処理フロー２−１に戻って同様の処理を繰り返す。
【００５０】
その次にアクトコマンドを認識し（２−３）、ＲＡＳアドレスを取得（２−４）した時点で、リフレッシュ有りのフラグの判定（２−５）で、リフレッシュ有りのフラグが１に設定されていると判定されると、前回保持しているＲＡＳアドレスと新規に入力されるＲＡＳアドレスとを比較し、両者が一致するか否かを判定する（２−２４）。
【００５１】
不一致の場合、アイドル状態、つまりデータ転送中ではないときにリフレッシュコマンドが入力され、データ転送の中断は発生していないと判断し、中断フラグを０に設定し、リフレッシュ有りのフラグをクリアし（２−２５）する。そして、前述の処理フロー２−６に移り、新しく取得したＲＡＳアドレスにより、内部ＣＡＳアドレス生成部１−２のカウンタを初期化し、読み出し処理を実施する。
【００５２】
前述の処理フロー２−２４で両者のＲＡＳアドレスの一致が判定された場合、リフレッシュによりデータ転送が中断したと判定し、中断フラグを１に設定し、リフレッシュ有りのフラグをクリアし（２−２６）する。そして、前述の処理フロー２−６に移り、中断フラグの判定（２−７）で中断フラグが１に設定されていると判定されると、内部ＣＡＳアドレス生成部１−２のカウンタの初期化を行うことなく、前回出力した外部ＣＡＳアドレスのラッチ情報をインクリメントした値を内部ＣＡＳカウンタにロードし、中断フラグをクリアする（２−２７）。
【００５３】
図４にオートリフレッシュによるデータ転送の中断・復旧の処理例のタイムチャートを示す。同図に示すように、タイミングＴ３でリフレッシュコマンドが取り込まれたとすると、中断監視部１−３は、その前に入力されたＲＡＳアドレス（同図では“ＲＯＷ”と記している）０ｘ０００と、その後入力されるＲＡＳアドレス０ｘ０００とを比較し、一致していることから中断フラグをハイレベルに設定する。なお、図４のタイムチャートの前半部分の拡大図を図１２に、図４のタイムチャートの後半部分の拡大図面を図１３に示している。
【００５４】
そして、この時点の外部ＣＡＳアドレスのラッチ情報０ｘ００Ｃをインクリメントした値０ｘ１０を、内部ＣＡＳアドレス生成部１−２に設定する。こうすることにより、リフレッシュの終了後に、次のＣＡＳアドレス０ｘ１０のデータｋ（１６，１７），ｋ（１８，１９）の転送が再開される。
【実施例２】
【００５５】
図５に実施例２の構成を示す。実施例１との差異は、ＣＡＳアドレス監視部５−１を新たに設けた点である。ＣＡＳアドレス監視部５−１は、内部ＣＡＳアドレス生成部１−２から出力されるアドレス値と、外部から入力されたＣＡＳアドレス値とを、読み出しデータ出力のタイミングで、当該読み出しデータに対応するアドレス同士で比較する。
【００５６】
そして、上記の両アドレスが一致している場合は、正常な通信状態であると判定し、上記の両アドレスの不一致を検出した場合は、ＤＤＲメモリコントローラ６−１１から要求されたＣＡＳアドレスに対して、正しいアドレスからデータを読み出していないことから、異常な通信状態であり、インタフェースエラーが発生したと判定する。
【００５７】
上記インタフェースエラーの発生を検出すると、ＤＤＲメモリコントローラ６−１１に該当するＲＡＳアドレス領域データの再取得要求を送信し、ＤＤＲメモリコントローラ６−１１から該当するＲＡＳアドレスを再取得し、インタフェースエラーとなったデータを再度転送しなおすことで、データ転送の信頼性を向上させることができる。
【００５８】
また、インタフェースエラーの発生回数の閾値を予め設定しておき、インタフェースエラー発生回数が該閾値を超えた場合、上位の信号処理装置（ＭＰＵ）に対してアラーム情報を通知し、当該信号処理ブロックが実装されているカードにおいてアラーム処理（故障に対する処理）を行うことにより、更に信頼性を向上させることができる。
【図面の簡単な説明】
【００５９】
【図１】擬似ＤＤＲメモリインタフェース回路（実施例１）の構成例を示す図である。
【図２】擬似ＤＤＲメモリインタフェース回路（実施例１）の動作フローを示す図である。
【図３】擬似ＤＤＲメモリインタフェース回路（実施例１）のリード処理のタイムチャートである。
【図４】オートリフレッシュによるデータ転送の中断・復旧の処理例のタイムチャートである。
【図５】擬似ＤＤＲメモリインタフェース回路（実施例２）の構成例を示す図である。
【図６】擬似ＤＤＲメモリインタフェース回路の一般的な構成例を示す図である。
【図７】一般的な擬似ＤＤＲメモリインタフェース回路の動作フローを示す図である。
【図８】一般的な擬似ＤＤＲメモリインタフェース回路のデータ転送例のタイムチャートである。
【図９】ＪＥＤＥＣ標準化規格のレイテンシ及び一般的な擬似ＤＤＲメモリインタフェース回路のレイテンシの一覧表を示す図である。
【図１０】図３のタイムチャートの前半部分の拡大図である。
【図１１】図３のタイムチャートの後半部分の拡大図である。
【図１２】図４のタイムチャートの前半部分の拡大図である。
【図１３】図４のタイムチャートの後半部分の拡大図である。
【図１４】図８のタイムチャートの前半部分の拡大図である。
【図１５】図８のタイムチャートの後半部分の拡大図である。
【符号の説明】
【００６０】
１−１  コマンドデコーダ
１−２  内部ＣＡＳアドレス生成部
１−３  中断監視部
１−４  ＣＡＳアドレスデコーダ
５−１  ＣＡＳアドレス監視部
６−１  第１の信号処理ブロック（ＤＳＰ）
６−１１  ＤＤＲメモリコントローラ
６−２  第２の信号処理ブロック（ＦＰＧＡ）
６−２２  ＲＡＭ及びＦＦ制御部
６−２３  内部ＲＡＭ及びＦＦ（レジスタ）群ブロック
６−２４  データ取り込み部
６−２５  データ生成部
６−２６  内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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