(57)【要約】【課題】シリアル・データ分析の性能及び柔軟性を改善する。【解決手段】トランスミッタ・セクション１０では、デマルチプレクサ１２がシリアル・データを入力してｎ×Ｎ個のデータ・パスを出力し、エンコーダ１４がこれらデータ・パスを入力してｍ×Ｎ個のエンコード済みデータ・パスを発生し、回路１６がこれらエンコード済みデータ・パスに追加データを挿入してｍ×Ｎ個のスタッフされたデータ・パスを発生し、マルチプレクサ１８がこれらスタッフされたデータ・パスを入力して所望データ・レートでＮ個のシリアル・データ・パスを出力する。レシーバ・セクション２０は、Ｎ個のシリアル・データ・パスを入力し、シリアル・データ用のトリガ事象を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリアル・データを入力し、所望データ・レートのＮ個のシリアル・データ・パスを出力するトランスミッタ・セクションと、
上記Ｎ個のシリアル・データ・パスを入力し、上記シリアル・データ用のトリガ事象を出力するレシーバ・セクションと
を具えたシリアル・データ処理装置。
【請求項２】
シリアル・データを所望データ・レートで複数のシリアル・データ・パスに変換し、
上記複数のシリアル・データ・パスを処理し、上記シリアル・データ用のトリガ事象を出力する
ことを特徴とするシリアル・データ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、シリアル・データ分析に関し、特に、テスト機器におけるシリアル・データ分析の柔軟性及び性能を高めたシリアル・データ処理装置及び方法に関する。
【背景技術】
【０００２】
データ記録及びシリアル・データ・パケット同期の如き何らかのシリアル・データ・アプリケーションは、市販のコンポーネントで許容できる不良なノイズ特性を有する入力信号の場合、非常に低いビット・エラー・レート（ＢＥＲ）の受信器を必要とする。シリアル・データ・テスト機器は、最高性能の特注設計の特定用途向け集積回路（ＡＳＩＣ）や、市販のシリアライザ（並直列変換回路）／ディシリアライザ（直並列変換回路）（シリアライザ／ディシリアライザを以下単にＳＥＲＤＥＳという）及び／又は柔軟性のあるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のいずれかをあてにしている。
【０００３】
ノイズ耐性及び動作速度に対する優れた性能を達成するために、ＡＳＩＣを設計してもよい。しかし、総ての可能な必要性を予測できないが、ＡＳＩＣは柔軟性に欠ける。市場の変化により、一般的なシリアル・データ・プロトコルも変化している。これら変化の持続のために、ＡＳＩＣの設計は、更に特徴を盛り込む必要がある。これは、コンポーネントのコストを高くし、設計時間が延び、表皮電力が増え、プログが複雑になる。その場合にも、利用できるサポートの程度は、不確かである。
【０００４】
柔軟な市販の解決法は、ＦＰＧＡに接続された市販のＳＥＲＤＥＳ、又はＳＥＲＤＥＳに組み込まれたＦＰＧＡのいずれかを用いることである。テスト機器による必要性に応じて、ＦＰＧＡを再プログラムして、新たなトリガ機能又は記録データを導入できる。しかし、その性能がＳＥＲＤＥＳ製造業者の技量と設計目標に制限される。これは、機能データ・リンクがビット・エラー・レート規格に合うとしばしば仮定している。データ・リンクが機能的に判っていない、又は機能不全であると判っている環境では、テスト機器が機能することが求められるので、市販のコンポーネントでは、汎用測定機器の必要性を解決しない。
【０００５】
従来の設計では、ＡＳＩＣを市販のＳＥＲＤＥＳと組み合わせることを含んでおり、ＡＳＩＣは、ＳＥＲＤＥＳ又はＦＰＧＡ用の基準クロックを供給する。これらシステムは、依然、次のように制限されている。すなわち、（１）これらシステムは、ＳＥＲＤＥＳが許可したプロトコルのみサポートできる。（２）これらシステムは、ＳＥＲＤＥＳがサポートした最高シグナリング・レートに制限される。（３）タイミング・ノイズを除去するためにＡＳＩＣによりデータが再時間合わせされないと、これらシステムは、テスト機器に望ましい目的に合わないかもしれないＳＥＲＤＥＳのノイズ性能に制限される。
【０００６】
【特許文献１】特表2007-522453号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、ビット・エラー、エンコード技術、又はシリアル・データに組み込まれた通信プロトコルに関係なく、テスト機器におけるシリアル・データ分析の性能及び柔軟性を改善する方法が望まれている。
【課題を解決するための手段】
【０００８】
本発明のシリアル・データ処理装置は、シリアル・データを入力し、所望データ・レートのＮ個のシリアル・データ・パスを出力するトランスミッタ（送信器）セクションと；Ｎ個のシリアル・データ・パスを入力し、シリアル・データ用のトリガ事象を出力するレシーバ（受信器）セクションとを具えている。
また、上述のトランスミッタ・セクションは、シリアル・データを入力とし、高速クロック信号を用いてｎ×Ｎ個のデータ・パスを出力として発生するデマルチプレクサと；ｎ×Ｎ個のデータ・パスを入力とし、ｍ×Ｎ個のエンコードされたデータ・パスを発生するエンコーダ（ただし、ｍ＞ｎ）と；ｍ×Ｎ個のエンコードされたデータ・パスにて追加データをスタッフ（挿入）して、ｍ×Ｎ個のスタッフされたデータ・パスを発生する手段と；ｍ×Ｎ個のスタッフされたデータ・パスを入力とし、所望データ・レートでＮ個のシリアル・データ・パスを出力するマルチプレクサとを具えている。
上述の高速クロック信号は、シリアル・データから得たものであるか、外部クロックから得たものである。追加データは、トリガ・クオリファイアを含む。
上述のスタッフ手段は、高速クロック信号から得た第１クロック・レートにてｎ×Ｎ個のデータ・パスを入力とし、第１クロック・レートよりも早く且つ高速クロック信号から得た第２クロック・レートにてｎ×Ｎ個のデータ・パスを出力とするバッファと；このバッファの出力に結合されてｎ×Ｎ個のデータ・パスを受ける第１入力端、及び結合文字を追加データとして受ける第２入力端を有する挿入マルチプレクサと；第２クロック・レートを入力とし、結合文字を出力とするロジック制御回路とを具えており；このロジック制御回路は、制御信号を挿入マルチプレクサに供給して、結合文字をｎ×Ｎ個のデータ・パスに挿入するので、エンコーダがｍ×Ｎ個のスタッフされたデータ・パスを発生する。
一方、本発明のシリアル・データ処理方法は、シリアル・データを所望データ・レートで複数のシリアル・データ・パスに変換し；複数のシリアル・データ・パスを処理し、シリアル・データ用のトリガ事象を出力することを特徴とする。
ここで、変換ステップは、高速クロック信号を用いてシリアル・データをｎ×Ｎ個のデータ・パスにデマルチプレクスし；ｎ×Ｎ個のデータ・パスをｍ×Ｎ個のエンコードされたデータ・パスにエンコードし（なお、ｍ＞ｎ）；追加データをｍ×Ｎ個のエンコードされたデータ・パスにスタッフしてｍ×Ｎ個のスタッフされたデータ・パスを発生し；ｍ×Ｎ個のスタッフされたデータ・パスをマルチプレクスして、所望データ・レートで複数のシリアル・データ・パスを出力する。
高速クロック信号は、シリアル・データから得たものであるか、外部クロックから得たものである。追加データは、トリガ・クオリファイアを含む。
上述のスタッフするステップは、高速クロック信号から得た第１クロック・レートにてｎ×Ｎ個のデータ・パスをバッファして、第１クロック・レートよりも早く且つ高速クロック信号から得た第２クロック・レートにてｎ×Ｎ個のデータ・パスを供給し、このバッファのステップにて生じたｎ×Ｎ個のデータ・パスに結合文字を追加データとして挿入して、ｍ×Ｎ個のスタッフされたデータ・パスを所望データ・レートで発生する。
【発明を実施するための最良の形態】
【０００９】
よって、本発明は、テスト機器におけるシリアル・データ分析の性能及び柔軟性を改善するものであり、データ・ビット・レート、エンコード技法、又はシリアル・データに組み込まれた通信プロトコルから独立している。シリアル・データをトランスミッタ・セクションに入力する。ここでは、このシリアル・データをＮレーンの各々に対するｎビットの如き複数のマルチ・ビット・レーンにデマルチプレクスする。これらＮレーンを文字にエンコードするが、エンコードしたＮレーンは、１レーン当たりｍビットを有する。なお、ｍ＞ｎである。ビット・スタッフ（ビットの挿入）を用いて、データ・レートを調整し、及び／又はクオリファイアを挿入する。スタッフし、エンコードしたＮレーンを次にＮシリアル・レーンにマルチプレクスする。これらＮシリアル・レーンは、トランスミッタ・セクションからの出力であり、レシーバ・セクションに適するレートでレシーバ・セクションへの入力となる。レシーバ・セクションにおいて、Ｎレーンを非直列化し、デコードし、ワード・レコグナイザに入力して、トリガ事象信号を発生する。
【００１０】
本発明の目的、利点及び他の新規な特徴は、添付図を参照した以下の詳細な説明から明らかになろう。
【実施例】
【００１１】
以下に述べる方法では、ビット・レート、エンコード技法、又はシリアル・データに組み込まれた通信プロトコルに関係なく、シリアル・データを多数のマルチ・ビット・レーン又は多数のシリアル・データ・パスにデマルチプレクスする。例えば、２．５Ｇｂ／ｓのPCI-Express_8b10bシリアル・データをレシーバで最終的な解釈用の多数の低速シリアル・レーンにデマルチプレクスしてもよい。同じ回路を１０Ｇｂ／ｓイーサネット（登録商標）６４ｂ／６６ｂシリアル・データ又は１２．５Ｇｂ／ｓ非標準ＰＲＢＳデータ・ストリームに適用してもよい。
【００１２】
図１は、本発明によるテスト機器において、シリアル・データ分析の性能及び柔軟性を改善するシステムのブロック図である。シリアル・データ信号は、当業者に周知の如く、クロック／データ回復（ＣＤＲ: clock/data recovery）回路を介して、テスト機器に受信される。再時間合わせされたシリアル・データ及び信号クロック、又は、代わりに、信号クロックに更に分周される外部システム・クロックは、テスト機器のトランスミッタ（送信器）セクション１０に入力する。ここでは、再時間合わせされたシリアル・データがＮ個のシリアル・データ・ストリームにデマルチプレクスされる。レシーバ（受信器）セクションに適するレート範囲内のレートで、Ｎ個のシリアル・データ・ストリームを従来のレシーバ・セクション２０に入力する。次に、レシーバ・セクション２０は、テスト機器によるシリアル・データ信号の取り込み用のトリガ事象信号を出力する。
【００１３】
図示の如く、再時間合わせしたシリアル・データ信号は、デマルチプレクサ１２に入力する。このデマルチプレクサ１２は、クロック信号によりクロック（同期のための刻時）されて、ｎ×Ｎ個のシリアル・データ・パスを提供するが、各パスのデータ・レートは、クロック信号のレート（クロック・レート）の１／（ｎ×Ｎ）倍である。ｎ×Ｎ個のシリアル・データ・パスは、８ｂ／１０ｂエンコーダの如きエンコーダ１４に入力する。このエンコーダ１４は、出力にｍ×Ｎ個のエンコードされたシリアル・データ・パスを提供する。なお、ｍ＞ｎである。ビット・スタッフ回路１６は、ｍ×Ｎ個のエンコードされたシリアル・データ・パスを受信し、追加情報又は複製したビットを、エンコードされたシリアル・データ・パスに挿入して、所望クロック・レートを調整し、及び／又はトリガ・クオリファイアを挿入する。その結果のスタッフしたｍ×Ｎ個のエンコードしたシリアル・データ・パスを、シリアライザ（直列化回路）として動作する出力マルチプレクサ１８に入力して、レシーバ・セクション２０に適するデータ・レート・レーン内のクロック・レートにて、Ｎ個のシリアル・データ・ストリームを発生する。
【００１４】
レシーバ・セクション２０は、ＳＥＲＤＥＳ２２を含む従来のレシーバであり、このＳＥＲＤＥＳ２２は、Ｎ個のシリアル・データ・パスをエンコード済みのｍ×Ｋ×Ｎ個のシリアル・データ・パスに変換する。次に、ＳＥＲＤＥＳ２２のシリアル・データ・パスは、デコーダ２４に入力して、ｎ×Ｎ×Ｋ個のシリアル・データ・パスを発生する。デコーダ２４からの出力は、ワード・レコグナイザ（ワード認識ロジック）２６に入力し、このワード・レコグナイザは、ｎ×Ｎ×Ｋ個のシリアル・データ・パスからトリガ事象を発生する。すなわち、レシーバ・セクション２０は、元のシリアル・データを並列形式で回復する。
【００１５】
トランスミッタ・セクション１０は、ノイズ耐性及び動作速度に対する優れた性能を示すＡＳＩＣにより実現できる。一方、レシーバ・セクション２０は、所望の柔軟性がある市販のＳＥＲＤＥＳ及び／又はＦＰＧＡコンポーネントにより実現できる。
【００１６】
図２は、代表的なクロック・レートによる本発明のより詳細なブロック図である。シリアル・データ信号がクロック及びデータ回復（ＣＤＲ）回路３０に入力する。次に、このＣＤＲ回路３０は、再時間合わせされたデータＲＤａｔ及び回復したクロックＲＣＬＫを出力する。代わりに、ＲＣＬＫは、外部電圧制御発振器（ＶＣＯ）クロック又はシステム・クロックを分周したものでもよい。上述の実施において、ＲＤａｔは、ＲＣＬＫによって、直列の４個の１６分割デマルチプレクサ（ＤＭＵＸ）３２にクロックされる。この例において、ＲＣＬＫのクロック・レートは、１２．５ＧＨｚである。１６分割デマルチプレクサ３２の各々は、１６ビットの並列出力をＤ型フリップ・フロップ（ＤＦＦ）３４の各々に出力する。ＲＣＬＫを分周して得た信号、この例では、６４分周回路３８からの１９５．３１２５ＭＨｚクロックにより、Ｄ型フリップ・フロップ３４を同時にクロックする。この結果、ＲＤａｔは、６４ビット・データ又は６４（ｎ×Ｎ）シリアル・データ・パスとして先入れ先出し（first-in/first-out: ＦＩＦＯ）バッファ・メモリ３８に伝送される。１対の分周器４０、４２は、ＲＣＬＫ／６及びＲＣＬＫ／６０に等化の１対のクロックを発生する。ＲＣＬＫ／６０は、データ・エンコーダ・クロックＤＥＣＣＬＫである。ＦＩＦＯ３８からの出力である６４ビット並列データは、ＲＣＬＫ／６０を用いてクロックされる。この例では、ＲＣＬＫ／６０は、２０８．３ＭＨｚであり、即ち、１９５．３１２５ＭＨｚのＦＩＦＯ入力クロック・レートよりも早いクロックである。ＦＩＦＯ３８の出力をマルチプレクサ４４に入力する。このマルチプレクサ４４は、チャネル・ボンディング（結合）制御ロジック回路４６により制御される。ＦＩＦＯ３８の高いクロック・レートのため、チャネル・ボンディング制御ロジック回路４６は、マルチプレクサ４４を介して６４ビット・ワードをＦＩＦＯ出力ストリームに挿入している。この挿入を行わないときは、空ワードが現れる。この６４ビット・ワードは、チャネル・ボンディング制御ロジック回路４６に供給されるトリガ・クオリファイア・ワードでもよいし、データ・ストリームを埋める疑似ランダム・ワードでもよい。この結果の６４ビット・データ・ストリームは、次に、図示の如き８ｂ／１０ｂエンコーダの如きデータ・エンコーダ５０に入力する。８ｂ／１０ｂエンコードに必要なオーバーヘッドは、チャネル・ボンディングにためには×１．２５プラスいくらかのオーバーヘッドである。出力／入力比は、ここでは、４／３である。エンコーダ５０は、各レーンの１５個の文字の総てに対して、１０ビットのボンディング・パターンを出力する。ボンディング・パターンのオーバーヘッドは、次のようになる。
(n+1)/n=64/60
n=1/(64/60-1)=1/(4/60)=15
【００１７】
１個の１０ビット・ボンディング・パターンが続くレーン毎に、１５個の１０ビット文字がエンコーダ５０から出力される。
【００１８】
この例において、エンコーダ５０からの出力は、１０ビット文字の８レーンを表す８０ビット並列データ・ストリームである。これら８個のレーンは、ＤＥＣＬＫレートで各ラッチ５２に入力し、次に、ＲＣＬＫ／６（６分周）レートにてクロックされてシリアルで出力される。クロック・ステート・マシン４８は、ＲＣＬＫ／６を時間合わせ用ラッチ５２に供給するので、Ｎ個のシリアル・データ・ストリームが互いに正確に時間合わせされる。これは、レシーバ・セクション２０への入力となるシリアル・データの８個のレーンを発生する。よって、このシリアル入力信号は、８ビット・データの８個のレーンに本質的にデマルチプレクスする。これら８個のレーンは、１０ビット文字の８個のレーンにエンコードされる。各レーンは、シリアル化され、レシーバ・セクション２０用のシリアル・データの８個のレーンを発生する。よって、Ｎ＝８である。トランスミッタ１０からのシリアル・データの８個のレーンのデータ・レートは、レシーバ・セクション２０のＳＥＲＤＥＳ２２用の適切なデータ・レート範囲内になるように構成される。
【００１９】
遅いデータ・レートのシリアル・データ、即ち、レシーバＳＥＲＤＥＳ２２に適切なよりも遅いレートのシリアル・データに対して、外部クロック又はシステム・クロックをＲＣＬＫとして用いて、シリアル・データを所望数のレーンにオーバーサンプリングしてもよい。従来通り、レシーバＳＥＲＤＥＳ２２と両立性のあるデータ・レートにてレシーバ・セクション２０に伝送する前に、データをデマルチプレクスし、エンコードし、シリアル化する。
【００２０】
入力端にかかるトランスミッタ／レシーバの組合せを有するテスト機器は、いかなるデータ・レート、エンコード標準又は通信プロトコルにも従属していない。レシーバ・セクション２０がサポートするいかなるデータ・レートにおいても変化及び解釈をすることなく、デマルチプレクサ１２が受信したいかなるデータも多数のレーンを介してレシーバ・セクション２０に渡す。動作モードに必要な任意特定の機能性を、レシーバＳＥＲＤＥＳ２２及びプロセッサ又はＦＰＧＡを含む柔軟なアーキテクチャに盛り込むことができる。ＦＰＧＡ又は他の市販のレシーバ・コンポーネントへの要求が軽減される。これは、次の理由である。すなわち、レシーバ・セクション２０は、元のデータ・レート（高速シリアル・データ）よりも非常に遅いレートで多数チャネルのデータを受信できる。また、レシーバ・セクション２０は、レシーバ性能規格よりも良好な元のジッタの中身を有するデータ・ソースからのデータを受信できる。さらに、レシーバ・セクション２０は、元のデータ・レートよりも非常に早いレートで多数のチャネルのデータを非同期で（図示せず）受信して、レシーバが本来サポートするデータ・レートよりも遅いデータ・レートをサポートする。
【００２１】
さらに、上述の技術は、多数のチャネルを非同期でサンプリングできるが、チャネル情報の中身がデータ・エンコーダ１４のナイキスト周波数よりも非常に低い。これにより、ＩＩＣ（内部集積回路）及びＳＰＩ（シリアル周辺インタフェース）の如き低速シリアル・プロトコルをサポートする。サンプリングしたデータをスキャンし、データ・ストリームの中身を推論するためのエッジを探すようにレシーバ・ロジックを再構成できる。
【００２２】
ビット・スタッフ回路１６は、多用途である。ビット・スタッフは、チャネル・ボンディング（結合）に必要である。すなわち、種々のレーンに間のタイミング合わせは、ＦＰＧＡのバーテックス（Virtex）４シリーズ用のザイリンクス（Xilinx）データ・シートに記載の如き特定のチャネル結合文字により既知にできる。ビット・スタッフ（ビット挿入）を用いて、所望限界内に出力データ・レートを維持する。入力データが、例えば、ＳＥＲＤＥＳ２２のサポートできるレートよりも下のレートの場合、余分なビットをデータ・ストリームに注入して、ＳＥＲＤＥＳへのデータ・レートを設計限界内にする。ビット・スタッフは、特別な文字を用いて、情報を実時間でレシーバ・セクション２０に伝送する能力を提供する。
【００２３】
トリガ・システムに対して、クオリファイア信号を用いて、入力シリアル・データをゲートするので、クオリファイアが表明（アサート）されないときに、ビット・スタッフは、特別のクオリファイア文字を挿入する。クオリファイアが後で他の特別クオリファイア文字の挿入を表明すると、レシーバ・セクション２０は、デマルチプレクスされたデータを処理することができる。レシーバ・セクション２０は、トランスミッタＡＳＩＣがある方法で限定したシリアル・データ・ストリームを受信できる。図３に示すように、ユーザは、「Ａ」シリアル・データ・ワードでトリガを欲しいかもしれないが、それは、クオリファイア信号が「高」の時のみである。トリガ・システムは、ビット・スタッフ回路１６を用いて、最初に特別に認識された制御文字を挿入できる。この制御文字は、レシーバ・セクション２０が非クオリファイ（ＮＱ）文字と判断したものである。２番目に特に認識された制御文字をビット・スタッフ回路１６が挿入して、クオリファイア信号を表明する。そして、トランスミッタ・セクション１０からレシーバ・セクション２０への多数のレーンが分析されて、ワード・レコグナイザ・ロジック２６がトリガ事象を発生する。
【産業上の利用可能性】
【００２４】
レシーバ・セクション２０がプロトコルをサポートする限り、トランスミッタ１０内の８ｂ／１０ｂデータ・エンコーダ１４を、６４ｂ／６６ｂ又はＳＯＮＥＴスクラムブラの如き任意の数の他のエンコーダに置き換えることができる。また、上述の如く、レシーバ・セクション２０は、ＦＰＧＡ内のＳＥＲＤＥＳ２２又はコンポーネントのＳＥＲＤＥＳ/ＦＰＧＡ対でもよい。
【００２５】
よって、本発明は、シリアル・データを多ビット・データの多数レーンにデマルチプレクスし、多ビット・データのレーンをエンコードしてエンコード済みデータ・ストリームを形成し、エンコード済みデータ・ストリームを所望に応じてビット・スタッフして所望のデータ・レートを達成するか及び／又はクオリファイアを含めて、シリアル・データを分析するためにレシーバがサポートするレートにて多数の多ビット・レーンの各々をシリアル化して、シリアル・データ分析の性能及び柔軟性を改善している。
【図面の簡単な説明】
【００２６】
【図１】本発明によるテスト機器用の入力部分のブロック図である。
【図２】本発明によるテスト機器用の入力部分のより詳細で特定のブロック図である。
【図３】本発明によりクオリファイアの使用を示す図である。
【符号の説明】
【００２７】
１０  トランスミッタ・セクション
１２  デマルチプレクサ
１４  エンコーダ
１６  ビット・スタッフ回路
１８  マルチプレクサ
２０  レシーバ・セクション
２２  ＳＥＲＤＥＳ（シリアライザ／ディシリアライザ）
２４  デコーダ
２６  ワード・レコグナイザ
３０  クロック及びデータ回復回路
３２  デマルチプレクサ
３４  Ｄ型フリップ・フロップ
３６  ＦＩＦＯ
３８、４０、４２  分周器
４４  マルチプレクサ
４６  チャネル・ボンディング制御ロジック回路
４８  クロック・ステート・マシン
５０  エンコーダ
５２  ラッチ
【図１】
2009109488.tif 000003
【図２】
2009109488.tif 000004
【図３】
2009109488.tif 000005