(57)【要約】【課題】表示系アクセスの要求に係る信号のアクティブ期間が通常期間に比べて変動するような場合でも、所定の表示系アクセスの期間を確保できる半導体集積回路の提供。【解決手段】ＣＰＵ系制御回路２４は、ＬＣＤパネル３０に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵ１０からの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように書込み／読出し回路を制御する。表示系制御回路２６Ａは、ＬＣＤパネル３０に対する表示データの読出し要求に係る読出し要求信号が有効であって表示データの読出し動作を行う場合には、表示データの読出し動作は、読出し要求信号の有効期間の開始時に開始され、読出し要求信号の有効期間の長さに無関係に所定時間の経過後に終了されるように、読出し回路を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対する表示データの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、
前記表示系制御回路は、さらに、前記表示装置に対する表示データの読出し要求に係る読出し要求信号が有効であって前記表示データの読出し動作を行う場合には、前記表示データの読出し動作は、前記読出し要求信号の有効期間の開始時に開始され、前記読出し要求信号の有効期間の長さに無関係に所定時間の経過後に終了されるように、前記読出し回路を制御することを特徴とする半導体集積回路。
【請求項２】
前記表示系制御回路は、
表示データ読出し要求信号と表示データ読出し制御信号に基づき、所定の制御信号を生成して出力する制御回路と、
前記制御回路からの制御信号、前記ＣＰＵからの書込み／読出し要求信号、前記ＣＰＵ系制御回路からの書込み制御信号、および前記ＣＰＵ系制御回路からの読出し制御信号に対して所定の論理積演算を行う論理積演算回路と、
前記論理積演算回路の出力信号を表示データ読出し制御信号として記憶して出力するとともに、前記記憶が解除可能な記憶回路と、
前記記憶回路の出力信号を所定時間だけ遅延させ、前記記憶回路に記憶される前記表示データ読出し制御信号の記憶を解除する遅延回路と、を備え、
前記記憶回路から出力される前記表示データ読出し制御信号を、前記制御回路の表示データ読出し制御信号として使用するようにしたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、表示データ読出し要求信号の有効開始に基づいて前記制御信号の出力を開始し、前記表示データ読出し制御信号の有効開始に基づいて前記制御信号の出力を停止することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記制御回路は、遅延回路とＮＡＮＤ回路とを少なくとも含むことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを含みＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するための半導体集積回路に関する。
【背景技術】
【０００２】
従来、この種の半導体集積回路の一例として、図６に示すものが知られている（特許文献１参照）。
この半導体集積回路は、ＬＣＤドライバＩＣに適用したものであり、図６に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
【０００３】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６と、を備えている。
【０００４】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。
ＣＰＵ系制御回路２４は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【０００５】
メモリセルアレイ２２においては、それらの制御信号ＷＥ、ＲＥに基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
なお、以下において、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２へのデータの書き込み又はメモリセルアレイ２２からのデータの読み出しをＣＰＵ系アクセスと呼ぶ。
【０００６】
表示系制御回路２６には、ＣＰＵ１０から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが、それぞれ入力される。表示系制御回路２６は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２に供給する。
【０００７】
メモリセルアレイ２２においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
なお、以下において、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２からのデータの読み出しを表示系アクセスと呼ぶ。
【０００８】
図７は、図６に示すメモリセルアレイの構成を示す図である。
図７に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【０００９】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００１０】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
説明を簡単にするために、図７においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。
【００１１】
書込み／読出し回路４２は、書込み制御信号ＷＥがハイレベル（以下、Ｈレベル）になると、データの書込みを行う。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にＨレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベル（以下、Ｌレベル）の信号が供給され、ビットラインＢＬｂ上にＨレベルの信号が供給される。ワードラインＷＬ上にＨレベルの信号が供給されることにより、トランジスタＱＮ１及びＱＮ２がオン状態となる。
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のＬレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のＨレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
【００１２】
書込み／読出し回路４２は、読出し制御信号ＲＥがＨレベルになると、データの読出しを行う。また、読出し回路４３は、表示データ読出し制御信号ＬＲＥがＨレベルになると、データの読出しを行う。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージまたはプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにＨレベルの信号が供給され、トランジスタＱＮ１およびＱＮ２がオン状態となる。
【００１３】
これにより、ビットラインＢＬａがストアノードＮ１と同一のＬレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のＨレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａ及びＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００１４】
図８は、図６に示すＣＰＵ系制御回路の構成を示す図である。
ＣＰＵ系制御回路２４は、ソース〜ドレイン経路が高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４とを含んでいる。トランジスタＱＰ１及びＱＮ３のゲートには、書込み／読出し要求信号ＣＰＵＡが入力される。また、トランジスタＱＮ４のゲートには、表示データ読出し制御信号ＬＲＥを反転した信号が反転回路ＩＮＶ３から入力される。そして、トランジスタＱＰ１のドレインとトランジスタＱＮ３のドレインとの接続点の電位である信号ＺＣＡが反転信号ＩＮＶ４に入力される。
【００１５】
図９は、表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。
図９によれば、例えば、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＬレベルの場合、トランジスタＱＮ４及びＱＰ１がオン状態となり、トランジスタＱＮ３がオフ状態となるため、信号ＺＣＡはＨレベルとなる。
【００１６】
再び図８を参照すると、信号ＺＣＡは反転回路ＩＮＶ４によって反転され、２入力のＡＮＤ回路５１及び５４の一方の入力端子に入力される。ＡＮＤ回路５１の他方の入力端子には書込みモード信号ＷＭが入力され、ＡＮＤ回路５１の出力信号は、遅延回路５２によって所定の遅延時間Ｔ１だけ遅延される。ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号は、片側反転入力のＡＮＤ回路５３に入力され、ＡＮＤ回路５３は書込み制御信号ＷＥを出力する。
【００１７】
このように構成された結果、書込み制御信号ＷＥは、書込みモード信号ＷＭがＨレベル且つ信号ＺＣＡがＬレベルの場合に、Ｈレベルとなる。ここで、信号ＺＣＡがＬレベルとなるのは、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＨレベルの場合である（図９参照）。すなわち、書込み制御信号ＷＥは、表示データ読出し制御信号ＬＲＥがＬレベル、書込み／読出し要求信号ＣＰＵＡがＨレベル、且つ、書込みモード信号ＷＭがＨレベルの場合に、Ｈレベルとなる。
【００１８】
従って、表示データ読出し制御信号ＬＲＥがＨレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがＨレベル且つ書込みモード信号ＷＭがＨレベルとなっても、書込み制御信号ＷＥはＨレベルにはならないこととなる。
また、ＡＮＤ回路５４の他方の入力端子には読出しモード信号ＲＭが入力され、ＡＮＤ回路５４の出力信号は、遅延回路５５によって所定の遅延時間Ｔ２だけ遅延される。ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号は、片側反転入力のＡＮＤ回路５６に入力され、ＡＮＤ回路５６は、読出し制御信号ＲＥを出力する。
【００１９】
このように構成された結果、読出し制御信号ＲＥは、読出しモード信号ＲＭがＨレベル且つ信号ＺＣＡがＬレベルの場合に、Ｈレベルとなる。ここで、信号ＺＣＡがＬレベルとなるのは、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＨレベルの場合である（図９参照）。すなわち、読出し制御信号ＲＥは、表示データ読出し制御信号ＬＲＥがＬレベル、書込み／読出し要求信号ＣＰＵＡがＨレベル、且つ、読出しモード信号ＲＭがＨレベルの場合に、Ｈレベルとなる。
従って、表示データ読出し制御信号ＬＲＥがＨレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがＨレベル且つ読出しモード信号ＲＭがＨレベルとなっても、読出し制御信号ＲＥはＨレベルにはならないこととなる。
【００２０】
図１０は、図６に示す表示系制御回路の構成を示す図である。
表示系制御回路２６は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｔ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、４入力のＡＮＤ回路６４と、を含んでいる。
【００２１】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがＬレベルになるとリセットが解除されてセットされ、その出力信号ＱをＨレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期してクリアされ、Ｌレベルに戻る。ＡＮＤ回路６４の入力端子には、フリップフロップ６３の出力信号Ｑが入力され、ＡＮＤ回路６４の３つの反転入力端子には、書込み／読出し要求信号ＣＰＵＡと、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
さらに、表示系制御回路２６は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｔ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力され、表示データ読出し制御信号ＬＲＥを出力する片側反転入力のＡＮＤ回路６６とを含んでいる。
【００２２】
このように構成された結果、表示データ読出し制御信号ＬＲＥは、フリップフロップ６３の出力信号ＱがＨレベル、書込み／読出し要求信号ＣＰＵＡがＬレベル、書込み制御信号ＷＥがＬレベル、且つ、読出し制御信号ＲＥがＬレベルの場合に、Ｈレベルとなる。
従って、書込み／読出し要求信号ＣＰＵＡがＨレベル並びに書込み制御信号ＷＥ若しくは読出し制御信号ＲＥがＨレベル、すなわち、書込み／読出し回路４２によってＣＰＵ系アクセスが行われている場合には、フリップフロップ６３の出力信号ＱがＨレベルとなっても、表示データ読出し制御信号ＬＲＥはＨレベルにはならないこととなる。
【００２３】
次に、このような構成の従来の半導体集積回路の第１の動作例について、図１１を参照して説明する。
この第１の動作例は、表示データ読出し要求信号ＬＲバーがＬレベルであるアクティブ期間（有効期間）が所定の通常期間と同じかまたはそれよりも長い場合である。
なお、この第１の動作例では、ＣＰＵ系アクセスが書込みアクセスであるものとして説明するが、ＣＰＵ系アクセスが読出しアクセスの場合も同様である。この点は、以下の他の動作についても同様である。
【００２４】
図１１に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＨレベルからＬレベルに立ち下がると、、図１０に示すフリップフロップ６３は、リセットされるとともに、セット信号ＳがＬレベルからＨレベルに立ち上がる。このセット信号Ｓの立ち上がりにより、フリップフロップ６３の出力信号Ｑが立ち上がり、ＡＮＤ回路６４の出力信号Ｓ２が立ち上がる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００２５】
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ４の経過後である時刻ｔ２までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ２の期間において、表示系アクセスが行われる。
その後、時刻ｔ３において、書込み／読出し要求信号ＣＰＵＡがＨレベルになると、表示データ読出し制御信号ＬＲＥがＬレベルであるため、図８に示すＣＰＵ系制御回路２４における信号ＺＣＡは、立ち下がる（図９参照）。信号ＺＣＡがＬレベルになると、このときには書込みモード信号ＷＭ（波形は図示せず）はＨレベルのため、ＡＮＤ回路５１の出力信号は立ち上がる。この結果、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ３から遅延回路５２の遅延時間Ｔ１の経過後である時刻ｔ４までの間、立ち上がる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスが行われる。
【００２６】
時刻ｔ３〜時刻ｔ４の期間において、表示データ読出し要求信号ＬＲバーが立ち上がると、フリップフロップ６３の出力信号Ｑが立ち下がる。
以上のように、第１の動作例では、表示データ読出し制御信号ＬＲＥがアクティブである表示系アクセスの期間は、遅延回路６５の遅延時間Ｔ４で決まり、十分な時間を確保できる。
【００２７】
次に、従来の半導体集積回路の第２の動作例について、図１２を参照して説明する。
この第２の動作例は、表示データ読出し要求信号ＬＲバーがＬレベルであるアクティブ期間が所定の通常期間よりも短い場合であって、しかも何らかの理由によって相当に短い短パルスの場合ある。すなわち、図１２に示すように、短パルスのアクティブ期間がＴａの場合である。
【００２８】
図１２に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルに立ち下がると、図１０に示すフリップフロップ６３は、リセットされるとともに、時刻ｔ２にセット信号ＳがＨレベルに立ち上がる。このセット信号Ｓの立ち上がりにより、フリップフロップ６３の出力信号Ｑが時刻ｔ３に立ち上がり、ＡＮＤ回路６４の出力信号Ｓ２が時刻ｔ４に立ち上がる。
【００２９】
ＡＮＤ回路６４の出力信号Ｓ２は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。このため、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、その出力信号Ｓ２の立ち上がりに基づいて立ち上がろうとする。
しかし、表示データ読出し制御信号ＬＲＥは、図８に示すＣＰＵ系制御回路２４にも供給されるので、そのために配線の引き回しが長くなる。このため、その配線などによる遅延時間Ｔｂ、すなわち、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥがフリップフロップ６３までに入力されるまでのタイムラグなどを考慮すると、表示データ読出し制御信号ＬＲＥが立ち上がるのは、時刻ｔ８まで遅延される。
【００３０】
ＡＮＤ回路６４の出力信号Ｓ２は、遅延回路６５で遅延時間Ｔ４だけ遅延される。このため、遅延回路６５から出力される遅延信号Ｓ３は、時刻ｔ９に立ち上がる。
ところで、時刻ｔ４〜時刻ｔ８までの途中の時刻５において、表示データ読出し要求信号ＬＲバーが立ち下がると、図１０に示すフリップフロップ６３は、リセットされるとともに、時刻ｔ６にセット信号Ｓが立ち下がる。さらに、フリップフロップ６３の出力信号Ｑが時刻ｔ７に立ち下がり、これによりＡＮＤ回路６４の出力信号Ｓ２が時刻ｔ８に立ち下がる。
【００３１】
そして、時刻ｔ８において表示データ読出し制御信号ＬＲＥが立ち上がると、表示データ読出し制御信号ＬＲＥは、短パルスのアクティブ期間Ｔａの経過後の時刻ｔ１０において立ち下がる。従って、時刻ｔ８〜時刻ｔ１０の期間が表示系アクセスの期間となる。
以上の説明からわかるように、短パルスのアクティブ期間Ｔａと表示データ読出し制御信号ＬＲＥの配線などによる遅延時間ＴｂとがＴａ＜Ｔｂの場合には、表示データ読出し制御信号ＬＲＥがＨレベルの期間（表示系アクセスの期間）Ｔが、その短パルスのアクティブ期間Ｔａが反映されてＴ＝Ｔａになってしまう。このため、表示データ読出し制御信号ＬＲＥがＨレベルの期間Ｔは、図１０に遅延回路６５に設定されている遅延時間Ｔ４によって決めることができず、しかも遅延時間Ｔ４よりも短くなってしまう。この結果、表示系アクセスの期間として十分な期間が確保できない。
【特許文献１】特開２００６−１６３１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
そこで、本発明の目的は、上記の点に鑑み、何らかの理由によって、表示系アクセスの要求に係る信号のアクティブ期間が変動するような場合であっても、所定の表示系アクセスの期間を確保できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００３３】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対する表示データの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、前記表示系制御回路は、さらに、前記表示装置に対する表示データの読出し要求に係る読出し要求信号が有効であって前記表示データの読出し動作を行う場合には、前記表示データの読出し動作は、前記読出し要求信号の有効期間の開始時に開始され、前記読出し要求信号の有効期間の長さに無関係に所定時間の経過後に終了されるように、前記読出し回路を制御する。
【００３４】
第２の発明は、第１の発明において、前記表示系制御回路は、表示データ読出し要求信号と表示データ読出し制御信号に基づき、所定の制御信号を生成して出力する制御回路と、前記制御回路からの制御信号、前記ＣＰＵからの書込み／読出し要求信号、前記ＣＰＵ系制御回路からの書込み制御信号、および前記ＣＰＵ系制御回路からの読出し制御信号に対して所定の論理積演算を行う論理積演算回路と、前記論理積演算回路の出力信号を表示データ読出し制御信号として記憶して出力するとともに、前記記憶が解除可能な記憶回路と、前記記憶回路の出力信号を所定時間だけ遅延させ、前記記憶回路に記憶される前記表示データ読出し制御信号の記憶を解除する遅延回路と、を備え、前記記憶回路から出力される前記表示データ読出し制御信号を、前記制御回路の表示データ読出し制御信号として使用するようにした。
【００３５】
第３の発明は、第２の発明において、前記制御回路は、表示データ読出し要求信号の有効開始に基づいて前記制御信号の出力を開始し、前記表示データ読出し制御信号の有効開始に基づいて前記制御信号の出力を停止する。
第４の発明は、第３の発明において、前記制御回路は、遅延回路とＮＡＮＤ回路とを少なくとも含んでいる。
このような構成の本発明によれば、例えば、何らかの理由によって、表示系アクセスの要求に係る信号のアクティブ期間が通常期間に比べて短くなりまたは長くなるというように、アクティブ期間が変動するような場合であっても、所定の表示系アクセスの期間を確保できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の半導体集積回路に係る実施形態は、ＬＣＤドライバＩＣに適用したものであり、図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
ＬＣＤドライバＩＣ２０は、図１に示すように、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号などに基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６Ａと、を備えている。
【００３７】
この実施形態は、図６に示す従来回路の構成を基本とし、図６の表示系制御回路２６を図１の表示系制御回路２６Ａに置き換えたものである。
なお、この実施形態は、図６の従来回路の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
表示系制御回路２６Ａは、ＣＰＵ１０から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが、それぞれ入力される。表示系制御回路２６Ａは、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２およびＣＰＵ系制御回路２４にそれぞれ供給する。
【００３８】
メモリセルアレイ２２は、その表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。
以下において、表示系制御回路２６Ａで生成される、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２からのデータの読み出しを、表示系アクセスと呼ぶ。
メモリセルアレイ２２およびＣＰＵ系制御回路２６の具体的は構成は、図６の従来回路の構成と同じであるので、その説明は省略する。すなわち、メモリセルアレイ２２は図７のように構成され、ＣＰＵ系制御回路２４は図８のように構成される。
【００３９】
図２は、図１に示す表示系制御回路２６Ａの構成を示すブロック図である。
表示系制御回路２６Ａ、図２に示すように、制御回路７１と、３つの入力信号が反転して入力される４入力のＡＮＤ回路７２と、記憶回路であるフリップフロップ回路７３と、遅延回路７４と、を備えている。
制御回路７１は、表示データ読出し要求信号ＬＲバーとフリップフロップ回路７３から出力される表示データ読出し制御信号ＬＲＥに基づき、制御信号ＬＳを生成して出力する。すなわち、制御回路７１は、表示データ読出し要求信号ＬＲバーの立ち上がりに基づいて立ち上がり、表示データ読出し制御信号ＬＲＥの立ち上がりに基づいて立ち下がる制御信号ＬＳを生成して出力する。
【００４０】
制御回路７１は、具体的には図３に示すように、インバータ回路７１１、７１２と、遅延時間Ｔ６を有する遅延回路７１３と、３入力のＮＡＮＤ回路７１４と、２入力のＮＡＮＤ回路７１５と、インバータ回路７１６と、２入力のＮＡＮＤ回路７１７と、３入力のＮＡＮＤ回路７１８と、２入力のＮＡＮＤ回路７１９とを備えている。
ここで、遅延回路７１３の遅延時間Ｔ６は、任意に設定可能であって、予め設定されている。
【００４１】
インバータ回路７１１は、表示データ読出し制御信号ＬＲＥの論理反転を行う。インバータ回路７１１の出力信号は、遅延回路７１３により遅延時間Ｔ６だけ遅延される。インバータ回路７１２は、表示データ読出し要求信号ＬＲバーの論理反転を行う。ＮＡＮＤ回路７１４は、インバータ回路７１１の出力信号Ｓ７、インバータ回路７１２の出力信号Ｓ２、およびＮＡＮＤ回路７１５の出力信号Ｓ１０の論理積否定演算を行い、その演算結果を出力信号Ｓ９として出力する。
【００４２】
ＮＡＮＤ回路７１５は、遅延回路７１３からの出力信号Ｓ８とＮＡＮＤ回路７１４の出力信号Ｓ９の論理積否定演算を行い、その演算結果を出力信号Ｓ１０として出力する。インンバータ回路７１６は、ＮＡＮＤ回路７１５の出力信号Ｓ１０の論理反転を行う。ＮＡＮＤ回路７１７は、インバータ回路７１６の出力信号Ｓ１１とＮＡＮＤ回路７１９の出力信号ＬＳとの論理積否定演算を行い、その演算結果を出力信号Ｓ５として出力する。
【００４３】
ＮＡＮＤ回路７１８は、ＮＡＮＤ回路７１７の出力信号Ｓ５、インバータ回路７１６の出力信号Ｓ１１、およびインバータ回路７１２の出力信号Ｓ２の論理積否定演算を行い、その演算結果を出力信号Ｓ３として出力する。ＮＡＮＤ回路７１９は、ＮＡＮＤ回路７１７の出力信号Ｓ５とＮＡＮＤ回路７１８の出力信号Ｓ３の論理積否定演算を行い、その演算結果を出力信号（制御信号）ＬＳとして出力する。
【００４４】
図２に示すＡＮＤ回路７２は、制御回路７１から出力される制御信号ＬＳ、ＣＰＵ１０からの書込み／読出し要求信号ＣＰＵＡ、ＣＰＵ系制御回路２４からの書込み制御信号ＷＥ、およびＣＰＵ系制御回路２４からの読出し制御信号ＲＥを入力する。そして、書込み／読出し要求信号ＣＰＵＡ、書込み制御信号ＷＥ、および読出し制御信号ＲＥについて論理反転を行うとともに、この論理反転した３つの信号と制御信号ＬＳとの論理積演算を行い、その結果を出力信号ＬＰＬとして出力する。
【００４５】
フリップフロップ回路７３は、ＡＮＤ回路７２の出力信号ＬＰＬによってセットされて出力信号ＱがＨレベルとなり、その出力信号Ｑを表示データ読出し制御信号ＬＲＥとして出力する。フリップフロップ回路７３は、遅延回路７４によってリセット可能である。
遅延回路７４は、フリップフロップ回路７３から出力される表示データ読出し制御信号ＬＲＥを遅延時間Ｔ５だけ遅延させ、その遅延時間Ｔ５の経過後にフリップフロップ回路７３をリセットさせる。すなわち、フリップフロップ回路７３の記憶が解除される。
ここで、遅延回路７４の遅延時間Ｔ５は、任意に設定可能であって、予め設定されている。
【００４６】
次に、このような構成の実施形態の第１の動作例について、図４を参照しながら説明する。
この第１の動作例は、表示データ読出し要求信号ＬＲバーのアクティブ期間がＴｃであり、このアクティブ期間Ｔｃが所定の通常期間と同じかまたはそれ以上であって、十分な場合である。
【００４７】
図４に示すように、時刻ｔ１において、図２または図３に示す制御回路７１に入力される表示データ読出し要求信号ＬＲバーがＨレベルからＬレベルに立ち下がると、図３に示すインバータ回路７１２の出力信号Ｓ２が時刻ｔ２にＬレベルからＨレベルに立ち上がり、これによりＮＡＮＤ回路７１８の出力信号Ｓ３が時刻ｔ３に立ち下がる。出力信号Ｓ３の立ち下がりにより、時刻ｔ４にＮＡＮＤ回路７１９の出力信号ＬＳが立ち上がる。出力信号ＬＳが立ち上がると、ＮＡＮＤ回路７１７の出力信号Ｓ５が時刻ｔ５に立ち下がり、これによりＮＡＮＤ回路７１８の出力信号Ｓ３が時刻ｔ６に立ち上がる。
【００４８】
時刻ｔ４において、ＮＡＮＤ回路７１９の出力信号ＬＳがＨレベルに立ち上がると、図２に示すＡＮＤ回路７２の出力信号ＬＰＬが立ち上がり、フリップフロップ回路７３の出力信号Ｑである表示データ読出し制御信号ＬＲＥが立ち上がろうとする。しかし、表示データ読出し制御信号ＬＲＥは、図１および図８に示すＣＰＵ系制御回路２４にも供給されるので、そのために配線の引き回しが長くなる。
このため、その配線などによる遅延時間Ｔｄ、すなわちフリップフロップ回路７３から出力される表示データ読出し制御信号ＬＲＥが制御回路７１までに入力されるまでのタイムラグなどを考慮すると、表示データ読出し制御信号ＬＲＥが立ち上がるのは、時刻ｔ７まで遅延される。
【００４９】
そして、時刻ｔ７において、表示データ読出し制御信号ＬＲＥが立ち上がると、インバータ回路７１１の出力信号Ｓ７は時刻ｔ８に立ち下がる。その出力信号Ｓ７は、遅延回路７１３で遅延時間Ｔ６だけ遅延される。このため、遅延回路７１３の出力信号Ｓ８は時刻ｔ９に立ち下がり、これによりＮＡＮＤ回路７１５の出力信号Ｓ１０が時刻ｔ１０に立ち上がる。その出力信号Ｓ１０が立ち上がると、インバータ回路７１６の出力信号Ｓ１１が時刻ｔ１１において立ち下がり、これによりＮＡＮＤ回路７１７の出力信号Ｓ５が時刻ｔ１２に立ち上がる。その出力信号Ｓ５が立ち上がると、ＮＡＮＤ回路７１９の出力信号ＬＳが時刻ｔ１３に立ち下がる。
【００５０】
そして、時刻ｔ７で立ち上がったフリップフロップ回路７３から出力される表示データ読出し制御信号ＬＲＥは、遅延回路７４の遅延時間Ｔ５だけ経過すると、時刻ｔ１４に立ち下がる。従って、時刻ｔ７〜時刻ｔ１４の期間が表示系アクセスの期間となる。このため、表示系アクセスの期間は、予め設定されている遅延時間Ｔ５により決まる。
時刻ｔ１４において、表示データ読出し制御信号ＬＲＥの立ち下がると、インバータ回路７１１の出力信号Ｓ７は時刻ｔ１５に立ち上がる。これにより、時刻ｔ１６にはＮＡＮＤ回路７１４の出力信号Ｓ９が立ち下がり、時刻ｔ１７には遅延回路７１３の出力信号Ｓ８が立ち上がる。
【００５１】
その後、時刻ｔ１８において、表示データ読出し要求信号ＬＲバーが立ち上がる。これにより、時刻ｔ１９にインバータ回路７１２の出力信号Ｓ２が立ち下がり、時刻ｔ２０にＮＡＮＤ回路７１４の出力信号Ｓ９が立ち上がる。出力信号Ｓ９が立ち上がると、時刻ｔ２１にＮＡＮＤ回路７１５の出力信号Ｓ１０が立ち下がり、時刻ｔ２２にインバータ回路７１６の出力信号Ｓ１１が立ち上がる。
以上のように、第１の動作例によれば、表示データ読出し制御信号ＬＲＥがアクティブ期間（表示系アクセスの期間）は、表示データ読出し要求信号ＬＲバーの立ち上がりの影響をうけず、遅延回路７４の予め設定されている遅延時間Ｔ５で決まる。このため、表示系アクセスの期間として十分な時間を確保できる。
【００５２】
次に、このような構成の実施形態の第２の動作例について、図５を参照しながら説明する。
この第２の動作例は、図１２の従来動作と同じ条件での動作である。すなわち、表示データ読出し要求信号ＬＲバーのアクティブ期間がＴａであり、所定の通常期間よりも相当に短い、短パルスの場合である。
【００５３】
図５に示すように、時刻ｔ１において、図２または図３に示す制御回路７１に入力される表示データ読出し要求信号ＬＲバーがＨレベルからＬレベルに立ち下がると、図３に示すインバータ回路７１２の出力信号Ｓ２が時刻ｔ２にＬレベルからＨレベルに立ち上がり、これによりＮＡＮＤ回路７１８の出力信号Ｓ３が時刻ｔ３に立ち下がる。出力信号Ｓ３の立ち下がりにより、時刻ｔ４にＮＡＮＤ回路７１９の出力信号ＬＳが立ち上がる。出力信号ＬＳが立ち上がると、ＮＡＮＤ回路７１７の出力信号Ｓ５が時刻ｔ５に立ち下がり、これによりＮＡＮＤ回路７１８の出力信号Ｓ３が時刻ｔ６に立ち上がる。
【００５４】
時刻ｔ４において、ＮＡＮＤ回路７１９の出力信号ＬＳがＨレベルに立ち上がると、図２に示すＡＮＤ回路７２の出力信号ＬＰＬが立ち上がり、フリップフロップ回路７３の出力信号Ｑである表示データ読出し制御信号ＬＲＥが立ち上がろうとする。しかし、表示データ読出し制御信号ＬＲＥは、図１および図８に示すＣＰＵ系制御回路２４にも供給されるので、そのために配線の引き回しが長くなる。
【００５５】
このため、その配線などによる遅延時間Ｔｄ、すなわちフリップフロップ回路７３から出力される表示データ読出し制御信号ＬＲＥが制御回路７１までに入力されるまでのタイムラグなどを考慮すると、表示データ読出し制御信号ＬＲＥが立ち上がるのは、時刻ｔ７まで遅延される。
そして、時刻ｔ７で立ち上がった表示データ読出し制御信号ＬＲＥは、遅延回路７４の遅延時間Ｔ５だけ経過すると、時刻ｔ１４に立ち下がる。従って、時刻ｔ７〜時刻ｔ１４の期間が表示系アクセスの期間となる。このため、表示系アクセスの期間は、予め設定されている遅延時間Ｔ５により決まる。
【００５６】
また、時刻ｔ７において、表示データ読出し制御信号ＬＲＥが立ち上がると、インバータ回路７１１の出力信号Ｓ７は時刻ｔ８に立ち下がる。その出力信号Ｓ７は、遅延回路７１３で遅延時間Ｔ６だけ遅延される。このため、遅延回路７１３の出力信号Ｓ８は時刻ｔ９に立ち下がり、これによりＮＡＮＤ回路７１５の出力信号Ｓ１０が時刻ｔ１０に立ち上がる。
【００５７】
ここで、時刻ｔ９において、表示データ読出し要求信号ＬＲバーが立ち上がると、インバータ回路７１２の出力信号Ｓ２が時刻ｔ１０にＬレベルからＨレベルに立ち下がる。
さらに、時刻ｔ１０において、ＮＡＮＤ回路７１５の出力信号Ｓ１０が立ち上がると、インバータ回路７１６の出力信号Ｓ１１が時刻ｔ１１において立ち下がり、これによりＮＡＮＤ回路７１７の出力信号Ｓ５が時刻ｔ１２に立ち上がる。その出力信号Ｓ５が立ち上がると、ＮＡＮＤ回路７１９の出力信号ＬＳが時刻ｔ１３に立ち上がる。
【００５８】
そして、時刻ｔ１４において、表示データ読出し制御信号ＬＲＥの立ち下がると、インバータ回路７１１の出力信号Ｓ７は時刻ｔ１５に立ち上がる。これにより、時刻ｔ１６には遅延回路７１３の出力信号Ｓ８が時刻立ち上がり、時刻ｔ１７にはＮＡＮＤ回路７１５の出力信号Ｓ１０が立ち下がり、時刻ｔ１８にはインバータ回路７１６の出力信号Ｓ１１が立ち上がる。
以上のように、第２の動作例によれば、表示データ読出し制御信号ＬＲＥがアクティブ期間（表示系アクセスの期間）は、表示データ読出し要求信号ＬＲバーの立ち上がりの影響をうけず、遅延回路７４の予め設定されている遅延時間Ｔ５で決まる。このため、表示系アクセスの期間として十分な時間を確保できる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】図１に示す表示系制御回路のブロック図である。
【図３】図２に示す制御回路の回路図である。
【図４】実施形態の第１の動作例を示すタイミングチャートである。
【図５】実施形態の第２の動作例を示すタイミングチャートである。
【図６】従来回路の構成を示すブロック図である。
【図７】図６に示すメモリセルアレイの構成を示す図である。
【図８】図６に示すＣＰＵ系制御回路の示す回路図である。
【図９】表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。
【図１０】図６に示すＣＰＵ系制御回路の示す回路図である。
【図１１】従来回路の正常時の動作例を示すタイミングチャートである。
【図１２】従来回路の不具合時の動作例を示すタイミングチャートである。
【符号の説明】
【００６０】
２２・・・メモリセルアレイ、２４・・・ＣＰＵ系制御回路、２６、２６Ａ・・・表示系制御回路、７１・・・制御回路、７２・・・ＡＮＤ回路、７３・・・フリップフロップ回路、７４・・・遅延回路
【図１】
2009145757.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009145757.tif 000012
【図１１】
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【図１２】
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