(57)【要約】【課題】サンプリングマージン増大により、大画面化や高精細化の困難性緩和や画質低下防止を図る。【解決手段】各画素に制御線の電位変化に応じて映像信号Ｓsigのデータ電位をサンプリングするサンプリングトランジスタＭｓと、発光素子（有機発光ダイオードＯＬＥＤ）とを有する。映像信号線と制御線の一方の線が、サンプリングトランジスタＭｓのゲートと同じ材質の高融点金属配線を含む層（１１Ｂまたは１１Ｃ）と、上層配線層１４Ｂとからなり、他方の線が、高融点金属配線を含む層（１１Ｂまたは１１Ｃ）と交差する上層配線層１４Ｂと同じ階層と材質の単一層配線である。高融点金属配線を含む層（１１Ｂまたは１１Ｃ）の端部と上層配線層１４Ｂの端部を接続する配線接続部ごとにコンタクトホールが複数（例えば、１２Ａと１２Ｂ等のペア）で設けられている。【選択図】図１２
2009276460.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置されている画素アレイを有し、
前記複数の画素のそれぞれに、
制御線の電位変化に応じて、前記制御線と互いに絶縁されて交差する映像信号線からデータ電位をサンプリングするサンプリングトランジスタと、
サンプリング後の前記データ電位の大きさに応じた輝度で発光する発光素子と、
を有し、
前記映像信号線と前記制御線のうち、その一方の線が、前記サンプリングトランジスタのゲートと同じ材質の高融点金属配線を含む層と、前記高融点金属配線を含む層にコンタクトホールを介して接続する上層配線層とからなり、
前記映像信号線と前記制御線のうち、その他方の線が、前記高融点金属配線を含む層の部分で前記一方の線と交差する前記上層配線層と同じ階層と材質の単一層配線であり、
前記一方の線は、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている
表示装置。
【請求項２】
前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む
請求項１に記載の表示装置。
【請求項３】
前記コンタクトホールは、当該コンタクトホールの数を前記配線接続部ごとに増やすときに、ある一定の数以上で、前記データ電位を活性レベルとする映像信号パルスの電位変化の波形が変化しなくなる場合、当該一定の数だけ前記配線接続部ごとに設けられている
請求項１に記載の表示装置。
【請求項４】
前記発光素子に駆動電流を流すための電源電圧供給線が、前記画素内を前記制御線と平行に配置され、
前記電源電圧供給線と、前記映像信号線の交差部が、前記高融点金属配線を含む層と同じ階層と材質の他の高融点金属配線を含む層を用いて形成され、
前記他の高融点金属配線を含む層と前記上層配線層との接続部（他の配線接続部）においても、前記配線接続部と同じ数のコンタクトホールが形成されている
請求項１に記載の表示装置。
【請求項５】
前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている
請求項４に記載の表示装置。
【請求項６】
前記上層配線層は、前記制御線との間および前記電源電圧供給線との間それぞれで、ショート防止のための所定間隔を確保した上で、最大限の長さに配置され、
前記配線接続部と前記他の配線接続部が共有する前記コンタクトホールが、前記上層配線層の前記長さの方向に、当該方向の長さ全域に配置可能な数だけ並んで配置されている
請求項５に記載の表示装置。
【請求項７】
前記配線接続部の前記コンタクトホールの数は、前記制御線を前記サンプリングトランジスタの制御ノードに接続する接続部を含めた、前記画素内の他の接続部に当該接続部ごとに設けられたコンタクトホールの最大数より多い
請求項１に記載の表示装置。
【請求項８】
複数の画素が行列状に配置されている画素アレイを有し、
一方向に配線された第１配線と、当該第１配線と直交する方向に配線された第２配線とが、前記複数の画素のそれぞれに少なくとも１本ずつ配置され、
前記第１配線と第２配線の一方が、高融点金属配線層と、当該高融点金属配線層上の絶縁層に設けられたコンタクトホールと、当該コンタクトホールを介して前記高融点金属層に接続された、前記絶縁層上の上層配線層と、から形成され、
前記第１配線と前記第２配線の他方が、前記上層配線層と同じ階層と材質の単一層配線であり、
前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている
表示装置。
【請求項９】
前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む
請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素が行列状に配置されている画素アレイを有し、当該画素アレイ内で複数の画素に共通な配線が、２方向に配線されることによって画素内で交差する表示装置に関する。特定的に本発明は、当該２方向の配線を極力少ない配線層で、極力配線抵抗を近づける配線形成技術に関する。
【背景技術】
【０００２】
印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、液晶表示素子を用いた表示装置は“液晶表示装置”と称される。
一方、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence）素子が代表例である。有機エレクトロルミネッセンス素子は、一般に、ＯＬＥＤ（Organic Light Emitting Diode）と称される。液晶表示素子が光源からの光を変調する光変調（即ち、非自発光）素子であるのに対し、ＯＬＥＤは自ら発光する自発光素子である点で相違する。ＯＬＥＤを用いた表示装置を、ここでは“有機ＥＬ表示装置”と称する。
【０００３】
これらの液晶表示装置は、大画面化、高精細化および低コスト化が進んでおり、ディジタル放送の完全移行を前に本格的な普及期に入っており、さらなる低コスト化が求められている。
一方、有機ＥＬ表示装置は、液晶表示装置と比べると、バックライトが不要であり、低消費電力で薄型化が可能なこと、動画表示性能に優れるなどの数々の利点を有するため、次世代の表示装置という位置づけにある。有機ＥＬ表示装置について、液晶表示装置の本格普及を見据えて、液晶表示装置を一部置き換えるために、より大型化、低コスト化のための開発の速度が加速している。
【０００４】
液晶表示装置や有機ＥＬ表示装置に代表される表示装置の開発において、大画面化を進める上で点欠陥や線欠陥の発生を防止し歩留まりを高めるために、出来るだけシンプルな製造プロセスとすることが肝要である。とくに有機材料であるレジストを用いてパターンニングするリソグラフィ工程が少ないほど、欠陥の発生確率が急激に低下するという経験則から、とくに配線工程の簡略化が進められている（例えば、有機ＥＬ表示装置に関する特許文献１および２に記載した、アルミニウム層が１層の配線構造を参照のこと）。
【０００５】
上記特許文献１および２に開示された技術は、何れも、薄膜トランジスタ（ＴＦＴ）のゲート電極と同じ階層と材質のクロム層と、それより上層のアルミニウムからなる上層配線層とを用いて画素内の配線構造をシンプルにしている。
【特許文献１】特開２００４−４１９２号公報
【特許文献２】特開２００４−３１７９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の配線構造では、画素内に行方向（表示画面の水平（横）方向に対応）に配線された、サンプリングトランジスタや保持キャパシタの制御線と、列方向（表示画面の垂直（縦）方向に対応）に配線された映像信号線や電源電圧の供給線との双方で、配線途中にコンタクトを設けないようにしている。
このため、コンタクト抵抗による電位低下は回避されている。
【０００７】
しかしながら、特許文献１に記載された配線構造では、行方向の制御線を全て、ゲートメタルであるクロム層で形成しているため、大画面化すると行方向の制御線の信号遅延が大きくなり、この制御線を制御する垂直駆動回路の近くの画素と、当該画素と同じ画素行において遠く離れた画素とでは、特にサンプリングタイミングのずれが生じやすい。サンプリングタイミングのずれが大きい場合、映像信号変化に対するマージンを大きくとるなど対策を施さないと、誤ったレベルで映像信号をサンプリングするため表示品質が低下する。一方、上記マージンの増大は高速な表示を阻害するため、何れにしても大画面化、高精細化が困難であるという不利益がある。
【０００８】
特許文献２に記載された配線構造は、行方向の制御線を全てゲートメタルであるクロム層で形成しているため、上記特許文献１と同様な不利益を有している。
また、特許文献２においては、列方向の信号線と電源供給線が、隣接する画素間で隣り合い、しかも、同じ階層のアルミニウム層から形成されているため、異物の混入による隣接配線間ショートの確率を減らす目的で、互いに隣接する一方の列方向配線の一部を、ゲートメタルであるクロム層によって、下方ブリッジ構造としている。ただし、行方向の配線が同じクロム層により形成されているため、行方向と列方向の配線交差部分では、この下方ブリッジ構造をとることができず、隣接配線間ショートの防止効果は限定的である。
【０００９】
しかも、この特許文献２に記載された配線構造では、行方向の配線における信号遅延に加え、列方向の配線が、アルミニウム層とクロム層を交互に配置して、両者を単一のコンタクトホールでつなぐ構造であるため、列方向の配線についても配線抵抗の増加と、コンタクト接続抵抗の付加によって、信号遅延が増大する。行方向の制御信号の遅延がある程度大きい状況で、列方向の映像信号に対しても遅延が大きくなると、サンプリングタイミングの適切な設計が益々困難になり、このことが、大画面化や高精細化をさらに困難なものとするという不利益が生じる。
【００１０】
このような背景技術の不利益を一挙に解決するには、さらにもう１層のアルミニウム配線層を設ける対策が考えられるが、それでは製造コストが増大するため、そのような配線の多層化は実用上できない現状にある。
なお、具体的な公報は挙げていないが、液晶表示装置などの他の表示装置も同様な課題（大画面化や高精細化の困難性）を抱えている。ただし、有機ＥＬ表示装置は、他の表示装置より映像信号のサンプリングタイミングの適正化が重要であるため、この困難性は有機ＥＬ表示装置において深刻である。
【課題を解決するための手段】
【００１１】
本発明の一形態（第１形態）に関わる表示装置は、いわゆる有機ＥＬ装置などの発光素子を有する表示装置に関する。つまり、この一形態に関わる表示装置は、複数の画素が行列状に配置されている画素アレイを有し、前記複数の画素のそれぞれに、制御線の電位変化に応じて、前記制御線と互いに絶縁されて交差する映像信号線からデータ電位をサンプリングするサンプリングトランジスタと、サンプリング後の前記データ電位の大きさに応じた輝度で発光する発光素子と、を有している。
また、この表示装置においては、前記映像信号線と前記制御線のうち、その一方の線が、前記サンプリングトランジスタのゲートと同じ材質の高融点金属配線層と、前記高融点金属配線を含む層にコンタクトホールを介して接続する上層配線層とからなり、前記映像信号線と前記制御線のうち、その他方の線が、前記高融点金属配線を含む層の部分で前記一方の線と交差する前記上層配線層と同じ階層と材質の単一層配線であり、前記一方の線は、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている。
【００１２】
本発明の他の形態（第２形態）に関わる表示装置は、上記第１形態の特徴に加えて、さらに、前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む。
【００１３】
本発明の他の形態（第３形態）に関わる表示装置は、上記第１形態の特徴に加えて、さらに、前記コンタクトホールは、当該コンタクトホールの数を前記配線接続部ごとに増やすときに、ある一定の数以上で、前記データ電位を活性レベルとする映像信号パルスの電位変化の波形が変化しなくなる場合、当該一定の数だけ前記配線接続部ごとに設けられている。
【００１４】
本発明の他の形態（第４形態）に関わる表示装置は、上記第１形態の特徴に加えて、さらに、前記発光素子に駆動電流を流すための電源電圧供給線が、前記画素内を前記制御線と平行に配置され、前記電源電圧供給線と、前記映像信号線の交差部が、前記高融点金属配線を含む層と同じ階層と材質の他の高融点金属配線層を用いて形成され、前記他の高融点金属配線を含む層と前記上層配線層との接続部（他の配線接続部）においても、前記配線接続部と同じ数のコンタクトホールが形成されている。
さらに好適に、前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている。
さらに好適に、前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている（第５形態）。
さらに好適に、前記上層配線層は、前記制御線との間および前記電源電圧供給線との間それぞれで、ショート防止のための所定間隔を確保した上で、最大限の長さに配置され、前記配線接続部と前記他の配線接続部が共有する前記配線接続部と前記他の配線接続部が共有する前記コンタクトホールが、前記上層配線層の前記長さの方向に、当該方向の長さ全域に配置可能な数だけ並んで配置されている（第６形態）。
【００１５】
本発明の他の形態（第７形態）に関わる表示装置は、上記第１形態の特徴に加えて、さらに、前記配線接続部の前記コンタクトホールの数は、前記制御線を前記サンプリングトランジスタの制御ノードに接続する接続部を含めた、前記画素内の他の接続部に当該接続部ごとに設けられたコンタクトホールの最大数より多い。
【００１６】
本発明の一形態（第８形態）に関わる表示装置は、複数の画素が行列状に配置されている画素アレイを有し、一方向に配線された第１配線と、当該第１配線と直交する方向に配線された第２配線とが、前記複数の画素のそれぞれに少なくとも１本ずつ配置され、前記第１配線と第２配線の一方が、高融点金属配線層と、当該高融点金属配線層上の絶縁層に設けられたコンタクトホールと、当該コンタクトホールを介して前記高融点金属層に接続された、前記絶縁層上の上層配線層と、から形成され、前記第１配線と前記第２配線の他方が、前記上層配線層と同じ階層と材質の単一層配線であり、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている。
さらに好適に、前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む（第９形態）。
【００１７】
以下、上記第１〜第７形態の表示装置を説明する。この説明では、一例として、映像信号線が高融点金属配線を含む層と上層配線層とを複数のコンタクトにより接続した構造（２層配線構造）を有し、制御線（および電源電圧供給線）が上層配線層と同じ階層と材質の単一層配線であり、かつ、映像信号線とは異なる方向に配置されているとする。本発明では、映像信号線と制御線の語句を、以下の説明で入れ替えた場合も含む。
【００１８】
まず、制御線は、例えば、サンプリングトランジスタのゲートと同じ材質の高融点金属配線を含む層より低抵抗な上層配線層と同じ材料から単一配線層として形成され、途中にコンタクトを含まないため、当該制御線を高融点金属から形成した場合より、信号の遅延量が小さい。ここで“（信号）遅延量”というとき、実際に遅延を起こさないまでも、信号波形のレスポンスが悪くなる波形の応答性能を含めた包括的な概念である（以下の作用と、その後の実施形態において同様である）。
一方、映像信号線は、上記２層配線構造であるが、高融点金属を含む層と上層配線層との配線接続部ごとにコンタクトホールが複数設けられているため、コンタクトホールが単一の場合より、映像信号の遅延量が小さい。
【００１９】
通常、サンプリングトランジスタの制御信号の活性化タイミング（サンプリング開始タイミング）を、映像信号のパルスが非活性レベルから変化したデータ電圧レベルの持続時間内に位置させる際に、上記サンプリング開始タイミングは、映像信号パルスの上記レベル変化より所定の時間マージンをとったタイミングに設計される。
しかし、制御線の信号遅延量が大きく、かつ、映像信号線の信号遅延量までも大きいと、２つの配線方向でタイミングの適正化が困難である。
【００２０】
本発明の第１〜第７形態では、互いに交差する一方配線（制御線の配線方向）を、抵抗値が小さいことによって遅延量が小さい上層配線層からなる単一層配線とし、かつ、他方配線（映像信号線）のコンタクト数を複数とすることで、より遅延量を小さくすることで、上記タイミング設計におけるマージンを、より小さくしても、誤ったレベルのサンプリングがなされない。逆にいうと、マージンが拡大するため、誤ったレベルのサンプリングによる映像品質の低下が発生しない。
よって、その分、大画面化、高精細化に伴う高速表示化（駆動の高周波数化）が容易となる。
【００２１】
前述した第８および第９形態の表示装置は、有機ＥＬ表示装置などの自発光型の表示装置、さらには、液晶表示装置などの光変調型の表示装置を含む表示装置に関するものであるが、映像信号の取り込み（サンプリング）は必要であるため、上述したとほぼ同様な作用を奏する。
【発明の効果】
【００２２】
本発明によれば、有機ＥＬ表示装置などの自発光型表示装置、液晶表示装置などの光変調型表示装置、その他のタイプの表示装置において、サンプリングタイミングの設計が容易で、その分、大画面化と高精細化に向けた困難性が緩和され、かつ、低コストの表示装置が実現可能である。
【発明を実施するための最良の形態】
【００２３】
本発明の適用は、液晶表示装置など、他の表示装置でもよいが、以下、本発明の実施形態を、有機ＥＬディスプレイに本発明を適用した場合を例として、図面を参照して説明する。
【００２４】
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路（Ｖスキャナ）４と、水平駆動回路（Ｈスキャナ：Ｈ.Ｓｃａｎ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（Ｄｒｉｖｅ  Ｓｃａｎ）４１と、書き込み信号走査回路（Ｗｒｉｔｅ  Ｓｃａｎ）４２とを含んで構成されている。
【００２５】
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする1以上の整数をとる。ここでは図の簡略化のためｎ＝2、ｍ＝3の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００２６】
画素回路３(1,1)、３(2,1)が共通な垂直方向の第１信号線ＳＩＧ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が共通な垂直方向の第２信号線ＳＩＧ(２)に接続され、画素回路３(1,3)、３(2,3)が共通な垂直方向の第３信号線ＳＩＧ(２)に接続されている。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)が共通のスキャン信号線によって、水平画素ライン駆動回路４１から第１スキャン信号ＶＳＣＡＮ１(1)が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が共通のスキャン信号線によって、水平画素ライン駆動回路４１から第１スキャン信号ＶＳＣＡＮ１(2)が印加可能となっている。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)が共通の他のスキャン信号線によって、書き込み信号走査回路４２から第２スキャン信号ＶＳＣＡＮ２(1)が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が共通の他のスキャン信号線によって、書き込み信号走査回路４２から第２スキャン信号ＶＳＣＡＮ２(2)が印加可能となっている。
【００２７】
＜画素回路１＞
図２に、駆動トランジスタがＰＭＯＳトランジスタからなる場合の、画素回路３(i,j)の最も基本的な構成を示す。
図解する画素回路３(i,j)は、発光素子としての有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、ＰＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄと、ＮＭＯＳタイプのＴＦＴからなるサンプリングトランジスタＭｓと、1つの保持キャパシタＣｓとを有する。
【００２８】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第１電極（アノード電極）、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第２電極（カソード電極）を形成した構造を有する。アノード電極が正側の第１電源に接続され、カソード電極が負側の第２電源に接続される。なお、第２電源が正側、第１電源が負側の電源でもよい。その場合、アノード電極が第２電源に接続され、カソード電極が第１電源に接続される。
なお、図２では有機発光ダイオードＯＬＥＤのアノードが正側の第１電源から電源電圧ＶＤＤの供給を受け、有機発光ダイオードＯＬＥＤのカソードが基準電圧、例えば接地電圧ＧＮＤに接続される場合を示す。
【００２９】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた4色構成でもよい。
【００３０】
駆動トランジスタＭｄは、発光素子（有機発光ダイオードＯＬＥＤ）に流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのソースが、電源電圧ＶＤＤの供給線に接続され、ドレインが有機発光ダイオードＯＬＥＤのアノードに接続されている。
【００３１】
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（信号線ＳＩＧ(ｊ)）と駆動トランジスタＭｄのゲートとの間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲートに接続され、もう片方が信号線ＳＩＧ(ｊ)に接続されている。信号線ＳＩＧ(ｊ)に、Ｈスキャナ５からデータ電位Ｖsigが印加される。サンプリングトランジスタＭｓは、このデータ電位印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００３２】
電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に、保持キャパシタＣｓが接続されている。保持キャパシタＣｓの役割については後述の動作で説明する。
なお、図２では、図１の水平画素ライン駆動回路４１により制御される構成を省略している。この構成としては、例えば図２の電源電圧ＶＤＤの供給線と駆動トランジスタＭｄとの間に接続される他のトランジスタであってよい。あるいは、電源電圧ＶＤＤを所定時間印加だけ印加することを一定周期で繰り返す構成でもよい。これらの構成はドライブスキャンのために設けられるが、ドライブスキャンは種々の方式があるため、図２では省略している。
【００３３】
＜画素回路２＞
図３に、駆動トランジスタがＮＭＯＳトランジスタからなる場合の、画素回路３(i,j)の最も基本的な構成を示す。
図解する画素回路３(i,j)は、図２と駆動トランジスタＭｄのチャネル導電型が異なる他は、同様な構成となっている。駆動トランジスタＭｄがＮＭＯＳトランジスタ構成の場合は、単位サイズあたりの駆動電流が大きくとれることと、画素回路内の全てのトランジスタをＮチャネル型で形成できるため、製造プロセスが簡略化できるという利点がある。
【００３４】
なお、画素回路１、画素回路２では、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路２、または、これを基本構成とする画素回路を用いることが望ましい。
【００３５】
ここで、以上の画素回路１、画素回路２は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路は、画素回路１または画素回路２を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい。具体的に、本実施形態で採用可能な画素回路は、詳細な構成は割愛するが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型などであってもよい。
【００３６】
＜発光制御の概略＞
上記２つの画素回路における概略的な発光制御動作は、以下の如くである。
駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。信号線ＳＩＧ(j)からの信号電圧ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られたデータ電位Ｖsigが制御ノードＮＤｃに印加される。
【００３７】
図４に、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性のグラフと、駆動トランジスタＭｄのドレイン電流Ｉｄｓ（ＯＬＥＤの駆動電流Ｉｄに相当）の一般式を示す。
駆動トランジスタＭｄのゲートに所定のデータ電位Ｖsigが印加された時、＜画素回路１：図２＞の場合、Ｐチャネル型の駆動トランジスタＭｄのソースは電源に接続されており、常に飽和領域で動作するように設計されている。このため、当該Ｐチャネル型の駆動トランジスタＭｄは、図４の式で示した値を持つ定電流源となる。この定電流源が流すドレイン電流Ｉｄｓは、Ｐチャネル型の駆動トランジスタＭｄのゲートに印加されているデータ電位に応じた値を持つゲートソース間電圧Ｖgsに応じて決まる。よって、サンプリング後のデータ電位Ｖsigに応じた輝度で有機発光ダイオードＯＬＥＤが発光する。
【００３８】
有機発光ダイオードＯＬＥＤは、よく知られているように、経時変化によりＩ−Ｖ特性が図４のように変化する。このとき、定電流源が同じ値の駆動電流Ｉｄを流そうとするため、有機発光ダイオードＯＬＥＤの印加電圧Ｖは大きくなり、Ｐチャネル型の駆動トランジスタＭｄのドレイン電位が上昇する。しかし、Ｐチャネル型の駆動トランジスタＭｄのゲートソース間電圧Ｖgsが一定であるので、有機発光ダイオードＯＬＥＤには一定量の駆動電流Ｉｄが流れ、発光輝度は変化しない。
【００３９】
しかし、駆動トランジスタＭｄをＮチャネル型に置き換えた＜画素回路２：図３＞では、駆動トランジスタＭｄのソースが有機発光ダイオードＯＬＥＤに接続されてしまうため、有機発光ダイオードＯＬＥＤの経時変化とともにゲートソース間電圧Ｖgsが変化してしまう。
これにより、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄが変化し、その結果、所定のデータ電位Ｖsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、図４の式に応じて、ドレイン電流Ｉｄｓにバラツキが生じ、与えられているデータ電位Ｖsigが同じであっても画素の発光輝度が変化してしまう。
【００４０】
なお、図４の式において、符号“Ｉｄs”は、飽和領域で動作する駆動トランジスタＭｄのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタＭｄにおいて、“Ｖth”が閾値電圧を、“μ”が移動度を、“Ｗ”が実効チャネル幅（実効ゲート幅）を、“Ｌ”が実効チャネル長（実効ゲート長）を、それぞれ表す。また、“Ｃox”が当該駆動トランジスタＭｄの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。
【００４１】
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。
【００４２】
＜補正の概略＞
具体的な制御の詳細は後述するが、サンプリングの前に保持キャパシタＣｓによって、駆動トランジスタＭｄのゲートソース間電圧Ｖgsが、その閾値電圧Ｖthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタＭｄのゲートにサンプリング後のデータ電圧Ｖinが加わるため、ゲートソース間電圧Ｖgsは“Ｖth＋Ｖin”となって保持される。このときのデータ電圧Ｖinの大きさに応じて駆動トランジスタＭｄがオンする。閾値電圧Ｖthが大きくオンし難い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も大きい、逆に、閾値電圧Ｖthが小さくオンし易い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も小さい。よって駆動電流から閾値電圧Ｖthのバラツキの影響が排除され、データ電圧Ｖinが一定ならば、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）も一定となる。
【００４３】
また、例えば、データサンプリングの前で閾値補正の後に、「移動度（厳密には、駆動力補正）」を行う。
移動度補正では、電圧“Ｖth＋Ｖin”が保持されている状態から、さらに、駆動トランジスタＭｄの電流駆動能力に応じたゲート電位変化を行う。図２および図３には図示を省略しているが、駆動トランジスタＭｄのゲートとソースまたはドレインとの間に、駆動トランジスタＭｄの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤが発光する。
【００４４】
＜画素回路３＞
図５に、上記移動度補正時の充放電パスを考慮した、画素回路２の変形例を示す。
図５に図解する画素回路においては、図３では駆動トランジスタＭｄのゲートとドレイン間に接続されていた保持キャパシタＣｓを、駆動トランジスタＭｄのゲートとソース間に接続している。その他の構成は、図３と図５は同様である。ただし、ここでは電源駆動を、水平画素ライン駆動回路４１から供給される電源駆動パルスＤＳ(i)(図１の第１スキャン信号ＶＳＣＡＮ１(i)のパルス表記)によって、駆動トランジスタＭｄのドレイン電圧をハイレベル（例えば電源電圧ＶＤＤ）と、ローレベル（基準電圧ＶＳＳ、例えば負電位）間で駆動することにより達成する。また、サンプリングトランジスタＭｓによる映像信号Ｓsig（データ電位Ｖsig）のサンプリングを、書き込み信号走査回路４２から供給される書込駆動パルスＷＳ(i)(図１および図３の第２スキャン信号ＶＳＣＡＮ２(i)のパルス表記)によって行う。
なお、＜画素回路３＞での電源駆動は、この図示のものに限定されないが、以下、具体的な動作説明の都合上、図５の電源駆動方式を前提とする。
【００４５】
＜表示制御の詳細な例＞
図５の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
図６（Ａ）〜図６（Ｆ）は、表示制御時における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第１行の画素回路３(1,j)が書き込み対象の行（表示行）であり、第２行の画素回路３(2,j)と第３行の画素回路３(3,j)は、図６の時点では書き込み対象でない（非表示行である）。表示行に対し、図６に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第２行に移り同様な表示制御が行われ、同様な表示制御が第３行、第４行、…と繰り返されることによって１画面が表示される。１画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
【００４６】
図６（Ａ）は、映像信号Ｓsigの波形図である。
図６（Ｂ１）と図６（Ｂ２）は、書込対象の第１行に供給される書込駆動パルスＷＳ(1)と電源駆動パルスＤＳ(1)の波形図である。同様にして、図６（Ｃ１）と図６（Ｃ２）は、非書込対象の第２行に供給される書込駆動パルスＷＳ(2)と電源駆動パルスＤＳ(2)の波形図、図６（Ｄ１）と図６（Ｄ２）は、非書込対象の第３行に供給される書込駆動パルスＷＳ(3)と電源駆動パルスＤＳ(3)の波形図である。
図６（Ｅ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのゲート電位（制御ノードＮＤｃの電位）の波形図である。
図６（Ｆ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのソース電位（有機発光ダイオードＯＬＥＤのアノード電位）の波形図である。
【００４７】
［期間の定義］
図６（Ｆ）の下部に記載している通り、図６は、ＮＴＳＣ映像信号規格の１水平期間（１Ｈ）に対し、その約４倍強のスパンで波形図を表示している。そして、その最後の１水平期間（１Ｈ）で、最終的な３回目の第３閾値補正（ＶＴＣ３）と、移動度の補正および実際のデータ書き込み（Ｗ＆μ）とを連続して実行する（本動作）。その最後の１水平期間（１Ｈ）に行われる本動作より前の３水平期間（（１Ｈ）×３）は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め２度行うために費やされる（予備動作）。
図６のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い１水平期間（１Ｈ）で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が１水平期間（１Ｈ）で十分なら、初期化のために１水平期間（１Ｈ）もあれば予備動作としては十分な場合もある。もちろん、予備動作が２水平期間（２Ｈ）であってもよいし、４水平期間（４Ｈ）以上であってもよい。
ある行に対して本動作を行っているときは、次の行（および、その次以降の行、…、）について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
【００４８】
以上は１水平期間（１Ｈ）という一定尺度で見た期間の区分であるが、図６（Ｆ）に記載した大よそ４水平期間を機能的に把握することも可能である。
具体的に図６（Ａ）の上部に記載しているように、（１フィールドまたは１フレーム）前画面の発光期間（ＬＭ０）の後に時系列の順で、放電期間（Ｄ−ＣＨＧ）、初期化期間（ＩＮＴ）、第１閾値補正期間（ＶＴＣ１）、第１待機期間（ＷＡＴ１）、第２閾値補正期間（ＶＴＣ２）、第２待機期間（ＷＡＴ２）を経て「予備動作」が実行される。また、続いて、第３閾値補正（ＶＴＣ３）、第３待機期間（ＷＡＴ３）、書込み＆移動度補正期間（Ｗ＆μ）を経て、当該第１行の画素回路３(1,j)の発光期間（ＬＭ１）に推移することによって「本動作」が実行される。
【００４９】
［駆動パルスの概略］
また、図６では、波形図の適当な箇所に時間表示を符号“Ｔ０”〜“Ｔ２１”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第１行に供給される書込駆動パルスＷＳ(1)では、図６（Ｂ１）に示すように、“Ｌ”レベルで非アクティブ、“Ｈ”レベルでアクティブの４つのサンプリングパルス（ＳＰ０〜ＳＰ３）が周期的に出現する。このとき４つのサンプリングパルス（ＳＰ０〜ＳＰ３）の周期は、予備動作（時間Ｔ０〜時間Ｔ１５）および本動作（時間Ｔ１５以後）を通じて一定である。ただし、本動作における書込駆動パルスＷＳ(1)は、４つ目のサンプリングパルス（ＳＰ３）の後に書き込みパルス（ＷＰ）が重畳された波形となる。
【００５０】
これに対し、ｍ本（数百〜千数百本）の信号線ＳＩＧ(ｊ)（図１および図５参照）に供給される映像信号Ｓsigは、線順次表示ではｍ本の信号線ＳＩＧ(ｊ)に同時に供給される。そして、映像信号Ｓsigをサンプリング後に得られるデータ電圧を反映した信号振幅Ｖinは、図６（Ａ）に示すように、１水平期間（１Ｈ）の前半部分で繰り返し出現するオフセット電位（Ｖofs）を基準とした、１水平期間（１Ｈ）の後半部分に繰り返し出現する映像信号パルス（ＰＰ）の波高値に相当する。以下、信号振幅Ｖinをデータ電圧Ｖinと呼ぶ。
図６（Ａ）に示す幾つかの映像信号パルス（ＰＰ）のうち、第１行にとって重要な映像信号パルスは、書き込みパルス（ＷＰ）と時間的に重なる本動作時の映像信号パルス（ＰＰｘ）である。本動作時の映像信号パルス（ＰＰｘ）のオフセット電位（Ｖofs）からの波高値が、図６で表示させたい（書き込みたい）階調値、即ちデータ電圧Ｖinに該当する。この階調値（＝Ｖin）は、第１行の各画素で同じ場合（単色表示の場合）もあるが、通常、表示画素行の階調値に応じて変化している。図６は、主として、第１行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
【００５１】
駆動トランジスタＭｄのドレイン（図５参照）に供給される電源駆動パルスＤＳ(1)は、図６（Ｂ２）に示すように、時間Ｔ０から最初の第１閾値補正期間（ＶＴＣ１）の開始（時間Ｔ６）直前まで非アクティブの“Ｌ”レベル、例えば基準電圧ＶＳＳ（例えば負電圧）で保持され、第１閾値補正期間（ＶＴＣ１）の開始とほぼ同時に（時間Ｔ６）、アクティブの“Ｈ”レベル、例えば電源電圧ＶＤＤに推移する。電源電圧ＶＤＤの保持は、発光期間（ＬＭ１）が終了するまで続く。
【００５２】
第２行（の画素回路３(2,j)）、第３行（の画素回路３(3,j)）については、それぞれ、図６（Ｃ１）と図６（Ｃ２）、図６（Ｄ１）と図６（Ｄ２）に示すように、１水平期間（１Ｈ）ずつ各パルスが遅れて印加される。
具体的には、第１行の第１閾値補正期間（ＶＴＣ１）に対応する２つ目のサンプリングパルス（ＳＰ１）が印加される時間Ｔ５〜Ｔ７の期間に、第２行では、初期化期間（ＩＮＴ）に対応する1つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ６で第１行の電源駆動パルスＤＳ(1)がハイレベル（電源電圧ＶＤＤ）に立ち上がりアクティブとなる。
【００５３】
その後、第１行の第２閾値補正期間（ＶＴＣ２）に対応する３つ目のサンプリングパルス（ＳＰ２）が印加される時間Ｔ１０〜Ｔ１２の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記1つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ１１で第２行の電源駆動パルスＤＳ(2)がハイレベル（電源電圧ＶＤＤ）に立ち上がりアクティブとなる。
【００５４】
その後、第１行の第３閾値補正期間（ＶＴＣ３）に対応する４つ目のサンプリングパルス（ＳＰ３）が印加される時間Ｔ１５〜Ｔ１７の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記３つ目のサンプリングパルス（ＳＰ２）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加される。
このパルス印加の途中、即ち時間Ｔ１６で第３行の電源駆動パルスＤＳ(3)がハイレベル（電源電圧ＶＤＤ）に立ち上がりアクティブとなる。
【００５５】
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その１〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、１画面表示中における１〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
【００５６】
つぎに、以上のパルス制御の下における、図６（Ｅ）および図６（Ｆ）に示す駆動トランジスタＭｄのソースやゲートの電位変化と、それに伴う動作を、図６（Ａ）に示す期間ごとに説明する。
なお、ここでは図７（Ａ）〜図９（Ｂ）に示す第１行の画素回路３(1,j)の予備動作説明図、図１０に示すソース電位Ｖｓの時間推移のグラフ、図１１（Ａ）〜図１１（Ｃ）に示す第１行の画素回路３(1,j)の本動作説明図、ならびに、図５等を適宜参照する。
【００５７】
［前画面の発光期間（ＬＭ０）］
第１行の画素回路３(1,j)について、時間Ｔ０以前の１フィールドまたは１フレームだけ前の画面（以下、前画面という）についての発光期間（ＬＭ０）では、図６（Ｂ１）に示すように書込駆動パルスＷＳ(1)が“Ｌ”レベルであるため、サンプリングトランジスタＭｓがオフしている。また、図６（Ｂ２）に示すように、電源駆動パルスＤＳ(1)が電源電圧ＶＤＤの印加状態にある。
【００５８】
このとき、図７（Ａ）に示すように、前画面のデータ書き込み動作によって駆動トランジスタＭｄのゲートに入力され保持されているデータ電圧Ｖin0に応じて、有機発光ダイオードＯＬＥＤが発光状態にある。駆動トランジスタＭｄは飽和領域で動作するように設定されているため、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄ（＝Ｉｄｓ）は、保持キャパシタＣｓに保持されている駆動トランジスタＭｄのゲートソース間電圧Ｖgsに応じて、前述した図４に示す式から算出される値をとる。
【００５９】
［放電期間（Ｄ−ＣＨＧ）］
図６において時間Ｔ０から、線順次走査の新しい画面表示に関する処理が開始される。
時間Ｔ０になると、水平画素ライン駆動回路４１（図５参照）が、図６（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を電源電圧ＶＤＤから基準電圧ＶＳＳに切り替える。駆動トランジスタＭｄは、今までドレインとして機能していたノードの電位が基準電圧ＶＳＳにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位（ただし、図の表記ではソース電位Ｖｓのままとする）を引き抜くディスチャージ動作が行われる。
したがって、図７（Ｂ）に示すように、今までとは逆向きのドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れる。
この駆動トランジスタＭｄに逆向きの電流が流れる期間を、図６では「放電期間（Ｄ−ＣＨＧ）」と表記している。
【００６０】
放電期間（Ｄ−ＣＨＧ）が開始されると、図６（Ｆ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのソース電位Ｖｓ（現実の動作上はドレイン電位）が急激に放電され、ほぼ基準電圧ＶＳＳの近くまで低下する。
このとき、基準電圧ＶＳＳが有機発光ダイオードＯＬＥＤの閾値電圧Ｖth_oled.とカソード電位Ｖcathの和よりも小さいとき、つまり“ＶＳＳ＜Ｖth_oled.＋Ｖcath”であれば有機発光ダイオードＯＬＥＤは消光する。
なお、放電期間（Ｄ−ＣＨＧ）の終了（時間Ｔ１）の前までには、図６（Ａ）に示すように、映像信号Ｓsigの電位が、データ電位Ｖsigからオフセット電位Ｖofsにまで下げられている。
【００６１】
時間Ｔ０において、図７（Ｂ）に示すように、サンプリングトランジスタＭｓがオフし制御ノードＮＤｃがフローティング状態にある。このため、図６（Ｅ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのゲート電圧Ｖｇが低下する。
【００６２】
［初期化期間（ＩＮＴ）］
次に、書き込み信号走査回路４２（図５参照）が、図６（Ｂ１）に示すように、時間Ｔ１にて書込駆動パルスＷＳ(1)を“Ｌ”レベルから“Ｈ”レベルに遷移させて1つ目のサンプリングパルス（ＳＰ０）を、サンプリングトランジスタＭｓのゲートに与える。
この時間Ｔ１にて放電期間（Ｄ−ＣＨＧ）が終了し、ここから初期化期間（ＩＮＴ）が開始する。
【００６３】
時間Ｔ１での、サンプリングパルス（ＳＰ０）の印加に応答して、図７（Ｃ）に示すように、サンプリングトランジスタＭｓがオンする。前述したように時間Ｔ１までには、映像信号Ｓsigの電位がオフセット電位Ｖofsに切り替えられている。したがって、サンプリングトランジスタＭｓは、映像信号Ｓsigのオフセット電位Ｖofsをサンプリングして、サンプリング後のオフセット電位Ｖofsを駆動トランジスタＭｄのゲートに伝達する。
このサンプリング動作によって、図６（Ｅ）に示すように、時間Ｔ０を境に低下した駆動トランジスタＭｄのゲート電圧Ｖｇが、オフセット電位Ｖofsに収束する。
【００６４】
図６（Ｂ１）に示すサンプリングパルス（ＳＰ０）は、時間Ｔ１から、この電位収束に十分な時間が経過した時間Ｔ２にて終了し、サンプリングトランジスタＭｓがオフする。よって、次にサンプリングトランジスタＭｓがオンする時間Ｔ５までは、駆動トランジスタＭｄのゲートが電気的なフローティング状態となる。
この時間Ｔ５でサンプリングトランジスタＭｓを再度オンさせるタイミングは、最初の１水平期間（１Ｈ）の終了とほぼ同じに制御され、かつ、時間Ｔ２〜Ｔ５の期間内に、当該１水平期間（１Ｈ）における映像信号パルス（ＰＰ）が収まるようにタイミング設計されている（図６（Ａ）と（Ｂ１）参照）。
【００６５】
このことをサンプリングパルス（ＳＰ０）から見ると、書込駆動パルスＷＳ(1)を“Ｈ”レベルにするサンプリングパルス（ＳＰ０）の持続時間（時間Ｔ１〜Ｔ２）は、１水平期間（１Ｈ）の前半部分である、映像信号Ｓsigがオフセット電位Ｖofsをとる期間（時間Ｔ０〜Ｔ３）内となっている。
そして、時間Ｔ２でサンプリングトランジスタＭｓをオフさせた状態で、映像信号パルス（ＰＰ）による信号線ＳＩＧ(ｊ)の電位変動が終了する時間Ｔ４の経過を待ち、その後の時間Ｔ５で、オフセット電位Ｖofsを再度サンプリングするための２つ目のサンプリングパルス（ＳＰ１）を立ち上げる。
この制御の結果、２つ目のサンプリングパルス（ＳＰ１）を立ち上げた時間Ｔ５で、映像信号Ｓsigのデータ電位Ｖsigを誤ってサンプリングすることは回避される。
なお、時間Ｔ５における２度目のサンプリング開始時には、図６（Ｅ）に示すように、既にゲート電圧Ｖｇがオフセット電位Ｖofsを保持している。したがって、２度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Ｖｇは殆ど変動しない。
【００６６】
時間軸上での説明を若干前に戻すと、時間Ｔ１で1つ目のサンプリングパルス（ＳＰ０）が印加されることによってサンプリングトランジスタＭｓがオンし、図６（Ｅ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇがオフセット電位Ｖofsに収束すると、これに連動して保持キャパシタＣｓの保持電圧が低下し、“Ｖofs−ＶＳＳ”となる（図６（Ｆ））。これは、図７（Ｂ）のディスチャージによってソース電位Ｖｓが基準電圧ＶＳＳになり、基準電圧ＶＳＳを基準にしたゲート電圧Ｖｇで保持キャパシタＣｓの保持電圧が規定されるためである。つまり、図７（Ｃ）において、ゲート電圧Ｖｇがオフセット電位Ｖofsに下がると、これに連動して保持キャパシタＣｓの保持電圧が下がり、当該保持電圧が“Ｖofs−ＶＳＳ”に収束する。なお、この保持電圧“Ｖofs−ＶＳＳ”はゲートソース間電圧Ｖgsそのものであり、ゲートソース間電圧Ｖgsが駆動トランジスタＭｄの閾値電圧Ｖthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Ｖofs−ＶＳＳ＞Ｖth”とするように電位関係が決められている。
このようにして、駆動トランジスタＭｄのゲート電圧Ｖｇおよびソース電位Ｖｓを初期化することで、閾値補正動作の準備が完了する。
【００６７】
［第１閾値補正期間（ＶＴＣ１）］
時間Ｔ５でサンプリングトランジスタＭｓが２度目のＶofsサンプリングを開始した後、図６（Ｂ２）に示すように、時間Ｔ６で電源駆動パルスＤＳ(1)がＶＳＳレベルからＶＤＤレベルに立ち上がると、当該初期化期間（ＩＮＴ）が終了し、第１閾値補正期間（ＶＴＣ１）が開始する。
【００６８】
第１閾値補正期間（ＶＴＣ１）の開始時（時間Ｔ６）の直前において、オン状態のサンプリングトランジスタＭｓがオフセット電位Ｖofsをサンプリング中であるため、駆動トランジスタＭｄのゲート電圧Ｖｇは、一定のオフセット電位Ｖofsで電気的に固定された状態にある。
この状態で時間Ｔ６にて、水平画素ライン駆動回路４１（図５参照）が、図６（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を“Ｌ”レベル（＝ＶＳＳ）から“Ｈ”レベル（＝ＶＤＤ）に立ち上げる。水平画素ライン駆動回路４１は、時間Ｔ６以降は、次のフレーム（あるいはフィールド）の処理開始まで、駆動トランジスタＭｄへの電源供給線の電位を電源電圧ＶＤＤに保持しておく。
【００６９】
電源駆動パルスＤＳ(1)の立ち上げによって駆動トランジスタＭｄのソースとドレイン間に“ＶＤＤ−ＶＳＳ”の電圧が印加される。そのため、駆動トランジスタＭｄに電源からドレイン電流Ｉｄｓが流れるようになる。
ドレイン電流Ｉｄｓによって駆動トランジスタＭｄのソースが充電され、図６（Ｆ）に示すようにソース電位Ｖｓが上昇するため、それまで“Ｖofs−ＶＳＳ”という値をとっていた駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）は、徐々に小さくなっていく（図６（Ｅ）および（Ｆ））。
【００７０】
このときのドレイン電流Ｉｄｓによる駆動トランジスタＭｄのソース充電速度は余り大きくない。その理由を、図８（Ａ）を参照しつつ述べる。
図８（Ａ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇに印加されているゲートバイアス電圧がオフセット電位Ｖofsで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタＭｄは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする（第１の理由）。
また、ドレイン電流Ｉｄｓは保持キャパシタＣｓに流れ込むが、有機発光ダイオードＯＬＥＤの容量Ｃoled.の充電にもドレイン電流Ｉｄｓが消費されるため、ソース電位Ｖｓが上がりにくい（第２の理由）。
さらに、サンプリングパルス（ＳＰ１）を、次に映像信号Ｓsigがデータ電位Ｖsigに遷移する時間Ｔ８より前の時間Ｔ７で終了させる必要があるため（図６（Ｂ１）参照）、ソース電位Ｖｓの充電時間が不十分である（第３の理由）。
【００７１】
仮に、図６（Ｂ１）に示す２つ目のサンプリングパルス（ＳＰ１）が時間Ｔ７を越えて十分長くまで持続可能であるとすると、駆動トランジスタＭｄのソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）は、図１０に示すように、時間Ｔ６を起点として時間とともに上昇し、“Ｖofs−Ｖth”で収束する（図１０の破線により示す曲線ＣＶ）。つまり、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が丁度、駆動トランジスタＭｄの閾値電圧Ｖthとなったところでソース電位Ｖｓの上昇がほぼ終了するはずである。
【００７２】
［第１待機期間（ＷＡＴ１）］
しかしながら、現実には、その収束点に達する前に時間Ｔ７が来るため、サンプリングパルス（ＳＰ１）の持続時間が終了し、これによって、第１閾値補正期間（ＶＴＣ１）が終了し、第１待機期間（ＷＡＴ１）が開始する。
具体的には、駆動トランジスタＭｄのゲートソース間電圧ＶgsがＶｘ１（＞Ｖth）になったとき、つまり、図１０に示すように、駆動トランジスタＭｄのソース電位Ｖｓが基準電圧ＶＳＳから“Ｖofs−Ｖｘ１”に上昇した時点（時間Ｔ７）で、第１閾値補正期間（ＶＴＣ１）が終了する。このとき（時間Ｔ７）では、電圧値Ｖｘ１が保持キャパシタＣｓに保持される。
【００７３】
第１閾値補正期間（ＶＴＣ１）が終了すると、サンプリングトランジスタＭｓがオフするため、駆動トランジスタＭｄのゲートがオフセット電位Ｖofsで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間Ｔ７以後は、ソース電位Ｖｓが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位（Ｖｇ）も上昇する（図６（Ｅ）と（Ｆ））。その結果、本例では、第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）において、ソース電位Ｖｓが収束目標の“Ｖofs−Ｖth”に向かって大きくなる（図１０参照）一方で、図６（Ｅ）および（Ｆ）に示すようにゲートソース間電圧Ｖgsは縮まらない。
【００７４】
第１待機期間（ＷＡＴ１）は、先に説明した初期化期間（ＩＮＴ）と同様、映像信号パルス（ＰＰ）の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間Ｔ７〜Ｔ１０といった比較的長い待機期間は、ゲート電圧Ｖｇの上昇を許してしまい、また、上記のようにゲートソース間電圧Ｖgsの閾値電圧Ｖthへの収束が進まない。
図６（Ｅ）では、第１待機期間（ＷＡＴ１）中におけるゲート電圧Ｖｇの上昇分を“Ｖａ１”で表している。なお、結合容量（保持キャパシタＣｓ）を介した、このゲート電圧Ｖｇの上昇をブートストラップ動作により引き起こす原因となるソース電位Ｖｓの上昇分も“Ｖａ１”で同じとすると、ソース電位Ｖｓは第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）で“Ｖofs−Ｖｘ１＋Ｖａ１”となる（図８（Ｂ）参照）。
このため、ゲート電位を、初期化レベルであるオフセット電位Ｖofsに戻すとともに閾値電圧補正を再度行う必要がある。
【００７５】
［第２閾値補正期間（ＶＴＣ２）］
そこで本実施形態の動作例では、次の１水平期間（１Ｈ）（時間Ｔ１０〜Ｔ１５）において、前の１水平期間（１Ｈ）（時間Ｔ５〜Ｔ１０）で行った第１閾値補正期間（ＶＴＣ１）と第１待機期間（ＷＡＴ１）と同様な処理、即ち、第２閾値補正期間（ＶＴＣ２）と第２待機期間（ＷＡＴ２）を実行する。
ただし、第１閾値補正期間（ＶＴＣ１）が開始された時間Ｔ５においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖofs−ＶＳＳ”と比較的大きい値であったのに対し、第２閾値補正期間（ＶＴＣ２）が開始される時間Ｔ１０において当該保持電圧が、より小さい“Ｖｘ１”に縮まっている。
【００７６】
図６（Ｂ１）に示すように時間Ｔ１０でサンプリングパルス（ＳＰ２）が立ち上がり、サンプリングトランジスタＭｓがオンすると、駆動トランジスタＭｄのゲート電圧Ｖｇ（＝“Ｖofs＋Ｖａ１”）がより低い電位（Ｖofs）の信号線ＳＩＧ(ｊ)に接続される。このため、その差分（Ｖａ１）に相当する電流が駆動トランジスタＭｄのゲートから信号線ＳＩＧ(ｊ)に流れ、図８（Ｃ）に示すようにゲート電圧Ｖｇがオフセット電位Ｖofsにまで強制的に下げられる。
この駆動トランジスタＭｄのゲートにおける電位（Ｖａ１）の変動は、保持キャパシタＣｓ、および、駆動トランジスタＭｄのゲートソース間寄生容量Ｃgsを介して駆動トランジスタＭｄのソースに入力され、ソース電位Ｖｓがプルダウンされる。
このときのソース電位Ｖｓのプルダウン量は、容量結合比ｇを用いて“ｇ*Ｖａ１”と表される。ここで容量結合比ｇは、上記ゲートソース間寄生容量Ｃgs、保持キャパシタＣｓと同一符号のその容量値（Ｃｓ）、有機発光ダイオードＯＬＥＤの容量Ｃoled.を用いて、ｇ＝(Ｃgs＋Ｃs)／(Ｃgs＋Ｃs＋Ｃoled.)と表される。よって、ソース電位Ｖｓは、直前の“Ｖofs−Ｖｘ１＋Ｖａ１”から“ｇ*Ｖａ１”だけ低下し、“Ｖofs−Ｖｘ１＋(１−ｇ)Ｖａ１”となる。
容量結合比ｇは定義式から明らかなように１より小さい値をとるため、ソース電位Ｖｓの変化量“ｇ*Ｖａ１”は、ゲート電圧Ｖｇの変化量（Ｖａ１）より小さい。
【００７７】
ここで、駆動トランジスタのゲートソース間電圧Ｖgs（＝“Ｖｘ１−(１−ｇ)Ｖａ１”）が駆動トランジスタＭｄの閾値電圧Ｖthよりも大きければ、図８（Ｃ）のように、ドレイン電流Ｉｄｓが流れる。ドレイン電流Ｉｄｓは、駆動トランジスタＭｄのソース電位Ｖｓが“Ｖofs−Ｖth”となって駆動トランジスタＭｄがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図６（Ｅ）および（Ｆ）に示すように、ゲートソース間電圧Ｖgsが“Ｖｘ２”（但しＶｘ２は、Ｖｘ１＞Ｖｘ２＞Ｖthを満たす大きさを有する）となった時間Ｔ１２でサンプリングパルス（ＳＰ２）が終了するため、サンプリングトランジスタＭｓがオフする。時間Ｔ１２における、保持キャパシタＣｓの保持電圧は“Ｖｘ２”である。
【００７８】
［第２待機期間（ＷＡＴ２）］
時間Ｔ１２から第２待機期間（ＷＡＴ２）が開始する。
第２待機期間（ＷＡＴ２）では、前回の第１待機期間（ＷＡＴ１）と同様に、サンプリングトランジスタＭｓがオフしてゲート電圧Ｖｇが電気的にフローティング状態となるため、ソース電位Ｖｓの上昇に応じてゲート電圧Ｖｇも上昇する（図９（Ａ）参照）。
しかし、ゲート電圧Ｖｇの電位上昇効果（ブートストラップ効果）は、その開始時点のゲートソース間電圧Ｖgsが制御目標“Ｖth”に近いため余り大きくなく、図６（Ｅ）および（Ｆ）の時間Ｔ１２〜Ｔ１５に見られるように、ソース電位Ｖｓおよびゲート電圧Ｖｇの電位上昇幅は僅かである。
【００７９】
より詳細には、図９（Ａ）の第２待機期間（ＷＡＴ２）において、ドレイン電流Ｉｄｓが流れることによるソース電位Ｖｓの上昇分を“Ｖａ２”とすると、待機期間終了時（図６の時間Ｔ１５）におけるソース電位Ｖｓは“Ｖofs−Ｖｘ２＋Ｖａ２”となる。このソース電位が“Ｖａ２”だけ上昇することは、ゲートソース間寄生容量Ｃgsおよび保持キャパシタＣｓを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Ｖｇも同じ電位“Ｖａ２”だけ上昇する。ただし、ゲート電圧Ｖｇの電位上昇分“Ｖａ２”は、図６（Ｅ）に示すように、第１待機期間（ＷＡＴ１）における電位上昇分“Ｖａ１”より遥かに小さいものである。
【００８０】
［第３閾値補正（ＶＴＣ３）］
時間Ｔ１５から「本動作」に入り、第３閾値補正（ＶＴＣ３）が開始する。
第３閾値補正（ＶＴＣ３）（時間Ｔ１５〜Ｔ１７）では、第２閾値補正期間（ＶＴＣ２）と同様な処理を実行する。
ただし、第２閾値補正期間（ＶＴＣ２）が開始された時間Ｔ１０においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｘ１”と比較的大きい値であったのに対し、第３閾値補正期間（ＶＴＣ３）が開始される時間Ｔ１５においては、さらに小さい“Ｖｘ２”に縮まっている。
動作の基本は［第２閾値補正期間（ＶＴＣ２）］の繰り返しになるので割愛する。［第２閾値補正期間（ＶＴＣ２）］の説明は、“Ｖａ１”を“Ｖａ２”に、“Ｖｘ１”を“Ｖｘ２”に置き換えることによって、当該第３閾値補正（ＶＴＣ３）に適用できる。このことは図８（Ｃ）と図９（Ｂ）との対比でも明らかである。
【００８１】
ただし、第２閾値補正期間（ＶＴＣ２）と異なるのは、第３閾値補正（ＶＴＣ３）が終了する時間Ｔ１７までには、図６（Ｅ）および図６（Ｆ）に示すように、駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が、閾値電圧Ｖｔｈと等しくなることである。このため、駆動トランジスタＭｄは、ゲートソース間電圧Ｖgsが閾値電圧Ｖｔｈと等しくなったところでカットオフし、それ以後、ドレイン電流Ｉｄｓが流れなくなる。このときの駆動トランジスタＭｄのソース電位Ｖｓは“Ｖofs−Ｖth”である。
【００８２】
以上のように待機期間を間に挟んだ複数回（本例では３回）に亘る閾値補正によって、保持キャパシタＣｓの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Ｖthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Ｖin”だけ大きくなったとすると、ゲートソース間電圧は“Ｖin＋Ｖth”となる。また、閾値電圧Ｖthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Ｖthが大きい駆動トランジスタは、閾値電圧Ｖthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Ｖthが小さい駆動トランジスタは、閾値電圧Ｖｔｈが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Ｖthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Ｖinなら同じドレイン電流Ｉｄｓを駆動トランジスタに流すことができる。
【００８３】
なお、３回に亘る閾値補正期間、すなわち、第１閾値補正期間（ＶＴＣ１）、第２閾値補正期間（ＶＴＣ２）および第３閾値補正（ＶＴＣ３）においては、ドレイン電流Ｉｄｓが専ら保持キャパシタＣｓの一方電極側、有機発光ダイオードＯＬＥＤの容量Ｃoled.の一方電極側に流入することにのみ消費され、有機発光ダイオードＯＬＥＤがオンしないようにする必要がある。有機発光ダイオードＯＬＥＤのアノード電圧を“Ｖoled.”、その閾値電圧を“Ｖth_oled.”、そのカソード電位を“Ｖcath”と表記すると、有機発光ダイオードＯＬＥＤをオフ状態に維持する条件は、“Ｖoled.≦Ｖcath＋Ｖth_oled.”が常に成り立つことである。
ここで有機発光ダイオードＯＬＥＤのカソード電位Ｖcathを基準電圧ＶＳＳ（例えば接地電圧ＧＮＤ）で一定とした場合、閾値電圧Ｖth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、閾値電圧Ｖth_oled.は有機発光ダイオードＯＬＥＤの作製条件で決まり、また、低電圧で効率的な発光のためには閾値電圧Ｖth_oled.を余り大きくできない。よって、望ましくは、３度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Ｖcathを基準電圧ＶＳＳより大きく設定することによって、有機発光ダイオードＯＬＥＤを逆バイアスさせておくとよい。
【００８４】
［第３待機期間（ＷＡＴ３）］
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み＆移動度補正”のための待機期間（第３待機期間（ＷＡＴ３））が開始する。第３待機期間（ＷＡＴ３）は、今までの閾値電圧補正のための第１待機期間（ＷＡＴ１）および第２待機期間（ＷＡＴ２）とは異なり、単に、その後に行う“書込み＆移動度補正”時に、映像信号Ｓsigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
【００８５】
図６（Ｂ１）に示すように、時間Ｔ１７でサンプリングパルス（ＳＰ３）が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ここから第３待機期間（ＷＡＴ３）が開始する。
第３待機期間（ＷＡＴ３）では、その途中の時間Ｔ１８で、図６（Ａ）に示すように、当該画素回路３(1、j)で表示すべきデータ電位Ｖsigをもつ映像信号パルス（ＰＰｘ）が、映像信号Ｓsigとして信号線ＳＩＧ(ｊ)に供給される（図１１（Ａ）参照）。映像信号Ｓsigにおいて、データ電位Ｖsigとオフセット電位Ｖofsの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Ｖinに相当する。つまり、データ電位Ｖsigは“Ｖofs＋Ｖin”に等しい。
時間Ｔ１８で行われた電位変化から時間が経って、映像信号Ｓsigがデータ電位Ｖsigで安定した時間Ｔ１９で、当該第３待機期間（ＷＡＴ３）が終了する。
【００８６】
［書込み＆移動度補正期間（Ｗ＆μ）］
時間Ｔ１９から、書込み＆移動度補正期間（Ｗ＆μ）が開始する。
図６（Ｂ１）に示すように、本動作時の映像信号パルス（ＰＰｘ）を印加中の時間Ｔ１９で、書き込みパルス（ＷＰ）がサンプリングトランジスタＭｓのゲートに供給される。すると、図１１（Ｂ）に示すように、サンプリングトランジスタＭｓがオンし、信号線ＳＩＧ(ｊ)のデータ電位Ｖsig（＝Ｖin＋Ｖofs）のうち、ゲート電圧Ｖｇ（＝Ｖofs）との差分、すなわち、データ電圧Ｖinが、駆動トランジスタＭｄのゲートに入力される。この結果、ゲート電圧Ｖｇが“Ｖofs＋Ｖin”となる。
ゲート電圧Ｖｇがデータ電圧Ｖinだけ上昇すると、これに連動してソース電位Ｖｓも上昇する。このとき、データ電圧Ｖinがそのままソース電位Ｖｓに伝達される訳ではなく、前述した容量結合比ｇに応じた比率の変化分、すなわち、“ｇ*Ｖin”だけソース電位Ｖｓが上昇する。よって、変化後のソース電位Ｖｓは、“Ｖofs−Ｖth＋ｇ*Ｖin”となる。その結果、駆動トランジスタＭｄのゲートソース間電圧Ｖgsは、“(１−ｇ)Ｖin＋Ｖth”となる。
【００８７】
ここで、移動度μによるバラツキについて説明する。
今までの３度の閾値電圧補正で、実は、ドレイン電流Ｉｄｓを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Ｖthのバラツキが大きいため移動度μによる誤差成分を問題としなかった。このとき容量結合比ｇを用いずに、単に結果だけを示す電圧を新たに“Ｖａ１”や“Ｖａ２”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタＣｓに閾値電圧Ｖthが保持されているため、その後、駆動トランジスタＭｄをオンさせると、閾値電圧Ｖthの大小によってドレイン電流Ｉｄｓが変動しない。そのため、この閾値電圧補正後の駆動トランジスタＭｄの導通で、仮に、当該導通時の駆動電流Ｉｄによって保持キャパシタＣｓの保持電圧（ゲートソース間電圧Ｖgs）の値に変動が生じたとすると、その変動量ΔＶ（正または負の極性をとることが可能）は、駆動トランジスタＭｄの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
【００８８】
以上のことを踏まえた上で説明を戻すと、図１１（Ｂ）において、サンプリングトランジスタＭｓがオンしてゲート電圧Ｖｇにデータ電圧Ｖinが加わったときに、駆動トランジスタＭｄは、そのデータ電圧Ｖin（階調値）に応じた大きさのドレイン電流Ｉｄｓをソースドレイン間に流そうとする。このときドレイン電流Ｉｄｓが移動度μに応じてばらつき、その結果、ソース電位Ｖｓは、“Ｖofs−Ｖth＋ｇ*Ｖin”に上記移動度μによる変動量ΔＶを加えた“Ｖofs−Ｖth＋ｇ*Ｖin＋ΔＶ”となる。
【００８９】
このとき有機発光ダイオードＯＬＥＤを発光させないためには、“Ｖｓ（＝Ｖofs−Ｖth＋ｇ*Ｖin＋ΔＶ）＜Ｖth_oled.＋Ｖcath”が満たされるように、データ電圧Ｖinや容量結合比ｇ等に応じたカソード電位Ｖcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードＯＬＥＤは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Ｖｓが、有機発光ダイオードＯＬＥＤの閾値電圧Ｖth_oled.とカソード電位Ｖcathとの和を越えないため、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）は保持キャパシタＣｓの容量値（同じ符号Ｃｓで表記）と有機発光ダイオードＯＬＥＤの逆バイアス時等価容量の容量値（寄生容量と同じ符号Ｃoled.で表記）と駆動トランジスタＭｄのゲートソース間に存在する寄生容量（Cｇｓと表記）とを加算した容量“Ｃ＝Ｃｓ＋Ｃoled.＋Ｃgs”を充電するために用いられる。これにより、駆動トランジスタＭｄのソース電位Ｖｓは上昇していく。このとき、駆動トランジスタＭｄの閾値補正動作は完了しているため、駆動トランジスタＭｄが流すドレイン電流Ｉｄｓは移動度μを反映したものとなる。
【００９０】
図６（Ｅ）および図６（Ｆ）で“(１−ｇ)Ｖin＋Ｖth−ΔＶ”の式により示しているように、保持キャパシタＣｓに保持されるゲートソース間電圧Ｖgsにおいては、ソース電位Ｖｓに加わる変動量ΔＶが閾値補正後のゲートソース間電圧Ｖgs（＝(１−ｇ)Ｖin＋Ｖth）から差し引かれることになるため、負帰還がかかるように当該変動量ΔＶが保持キャパシタＣｓに保持される。よって、以下、変動量ΔＶを「負帰還量」ともいう。
この負帰還量ΔＶは、有機発光ダイオードＯＬＥＤに逆バイアスをかけた状態では、“Ｃoled.＞＞Ｃｓ＋Ｃgs”が成り立つので、ΔＶ＝ｔ*Ｉｄs／Ｃoled.という概算式で表すことができる。この概算式から、変動量ΔＶは、ドレイン電流Ｉｄｓの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔＶの概算式から、ソース電位Ｖｓに付加される負帰還量ΔＶは、ドレイン電流Ｉｄsの大きさ（この大きさは、データ電圧Ｖinの大きさ、即ち階調値と正の相関関係にある）と、ドレイン電流Ｉｄｓが流れる時間、すなわち、図６（Ｂ１）に示す、移動度補正に要する時間Ｔ１９から時間Ｔ２０までの時間（ｔ）に依存している。つまり、階調値が大きいほど、また、時間（ｔ）を長くとるほど、負帰還量ΔＶが大きくなる。
したがって、移動度補正の時間（ｔ）は必ずしも一定である必要はなく、逆にドレイン電流Ｉｄｓ（階調値）に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Ｉｄｓが大きい場合、移動度補正の時間（ｔ）は短めにし、逆に、黒表示に近くなりドレイン電流Ｉｄｓが小さくなると、移動度補正の時間（ｔ）を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図５の書き込み信号走査回路４２等に予め設けることにより実現可能である。
【００９１】
［発光期間（ＬＭ１）］
時間Ｔ２０で書込み＆移動度補正期間（Ｗ＆μ）が終了すると、発光期間（ＬＭ１）が開始する。
時間Ｔ２０で書き込みパルス（ＷＰ）が終了するためサンプリングトランジスタＭｓがオフし、駆動トランジスタＭｄのゲートが電気的にフローティング状態となる。
【００９２】
ところで、発光期間（ＬＭ１）より前の書込み＆移動度補正期間（Ｗ＆μ）においては、駆動トランジスタＭｄはデータ電圧Ｖinに応じたドレイン電流Ｉｄｓを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードＯＬＥＤに流れる電流値（Ｉｄ）が駆動トランジスタＭｄに流れる電流値（Ｉds)に比べて非常に小さいなら、サンプリングトランジスタＭｓがオンしているため、駆動トランジスタＭｄのゲート電圧Ｖｇが“Ｖofs＋Ｖin”に固定され、そこから閾値電圧Ｖth分下がった電位（“Ｖofs＋Ｖin−Ｖth”）にソース電位Ｖｓが収束しようとするからである。よって、移動度補正の時間（ｔ）を幾ら長くしてもソース電位Ｖｓは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Ｖinが入力された場合でも、上記収束になる前に移動度補正の時間（ｔ）の終点が決められる。
【００９３】
発光期間（ＬＭ１）が開始して駆動トランジスタＭｄのゲートがフローティングとなると、そのソース電位Ｖｓは、さらに上昇可能となる。よって、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じた駆動電流Ｉｄを流すように動作する。
その結果、ソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）が上昇し、やがて、有機発光ダイオードＯＬＥＤの逆バイアス状態が解消され、図１１（Ｃ）に示すように、ドレイン電流Ｉｄｓが駆動電流Ｉｄとして有機発光ダイオードＯＬＥＤに流れ始めるため、有機発光ダイオードＯＬＥＤが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じたドレイン電流Ｉｄｓで飽和し、ドレイン電流Ｉｄｓ（＝Ｉｄ）が一定となると、有機発光ダイオードＯＬＥＤがデータ電圧Ｖinに応じた輝度の発光状態となる。
【００９４】
発光期間（ＬＭ１）の開始から輝度が一定となるまでの間に生じる、有機発光ダイオードＯＬＥＤのアノード電位の上昇は、駆動トランジスタＭｄのソース電位Ｖｓの上昇に他ならず、これを、有機発光ダイオードＯＬＥＤのアノード電圧Ｖoled.の上昇量という意味で“ΔＶoled.”とする。駆動トランジスタＭｄのソース電位Ｖｓは、“Ｖofs−Ｖth＋ｇ*Ｖin＋ΔＶ＋ΔＶoled.”となる（図６（Ｆ）参照）。
一方、ゲート電圧Ｖｇは、図６（Ｅ）に示すように、フローティング状態であるためソース電位Ｖｓに連動して、その上昇量ΔＶoled.と同じだけ上昇し、ドレイン電流Ｉｄｓの飽和に伴ってソース電位Ｖｓが飽和すると、ゲート電圧Ｖｇも飽和する。
その結果、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）について、移動度補正時の値（“(１−ｇ)Ｖin＋Ｖth−ΔＶ”）が、発光期間（ＬＭ１）中も維持される。
【００９５】
発光期間（ＬＭ１）においては、駆動トランジスタＭｄが定電流源として動作することから、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタＭｄのソース電位Ｖｓが変化することがある。
しかしながら、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化の有無に関係なく、保持キャパシタＣｓの保持電圧が（“(１−ｇ)Ｖin＋Ｖth−ΔＶ”）に保たれる。そして、保持キャパシタＣｓの保持電圧は、駆動トランジスタＭｄの閾値電圧Ｖthを補正する成分（＋Ｖth）と、移動度μによる変動を補正する成分（−ΔＶ）とを含むことから、閾値電圧Ｖthや移動度μが、異なる画素間でばらついても駆動トランジスタＭｄのドレイン電流Ｉｄｓ、つまり、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄが一定に保たれる。
【００９６】
具体的には、駆動トランジスタＭｄは、閾値電圧Ｖthが大きいほど、上記保持電圧の閾値電圧補正成分（＋Ｖth）によってソース電位Ｖｓを下げて、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Ｖthの変動があってもドレイン電流Ｉｄｓは一定となる。
また、駆動トランジスタＭｄは、移動度μが小さくて上記変動量ΔＶが小さい場合は、保持キャパシタＣｓの保持電圧の移動度補正成分（−ΔＶ）によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すように動作する。このため移動度μの変動があってもドレイン電流Ｉｄｓは一定となる。
【００９７】
以上より、画素間で駆動トランジスタＭｄの閾値電圧Ｖthや移動度μがばらついても、さらに、駆動トランジスタＭｄの特性が経時変化しても、データ電圧Ｖinが同じである限り、有機発光ダイオードＯＬＥＤの発光輝度も一定に保たれる。
【００９８】
＜平面および断面の構造例＞
以上のブロックや回路の構成を前提として、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。
【００９９】
図１２（Ａ）と図１２（Ｂ）は、第ｉ行,第ｊ列の画素回路３(i,j)についての平面パターンを示すものである。図１２（Ｂ）は、最上層のカソード電極（全面形成）を省いた平面図、図１２（Ａ）は、最上層のカソード電極（全面形成）を含む有機発光ダイオードＯＬＥＤの電極や有機多層膜を省いた製造途中の平面図である。
また、図１３（Ａ）は、図１２（Ａ）のＡ−Ａ線の概略断面図、図１３（Ｂ）は、図１２（Ａ）と図１２（Ｂ）のＢ−Ｂ線の概略断面図である。
【０１００】
図１３（Ａ）および図１３（Ｂ）において、不図示のガラス等からなる基板上に直接または他の膜を介して下地層１０（絶縁層の一種）が形成されている。
図１３（Ｂ）に示す断面において、下地層１０の上に所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属を含む層からなるゲート電極１１Ａが形成されている。図１３（Ｂ）の断面は、図５等の駆動トランジスタＭｄの形成箇所を示しているが、図１２（Ａ）に示すように、サンプリングトランジスタＭｓの形成箇所にも、大きさが若干異なるゲート電極１１Ｄが同様に形成されている。
【０１０１】
一方、図１３（Ａ）に示す断面において、ゲート電極１１Ａと同じ階層で同じ材質のゲートメタル層（ＧＭ）からなる高融点金属配線を含む第１の層(以下、単に「第１高融点金属層」と呼ぶ)１１Ｂおよび高融点金属配線を含む第２の層（以下、単に「第２高融点金属層」と呼ぶ）１１Ｃが、下地層１０上に形成されている。第１高融点金属配線層１１Ｂと第２高融点金属配線層１１Ｃは、図１２（Ａ）に示すように、画素内では離間しているが、隣接画素間では連続している。つまり、図１２（Ａ）に示す第１高融点金属配線層１１Ｂは、列方向の一方（図１２（Ａ）のより下方）に連続する他の不図示の画素における第２高融点金属配線層１１Ｃ（不図示）とパターンとして繋がっている。同様に、図１２（Ａ）に示す第２高融点金属配線層１１Ｃは、列方向の他の一方（図１２（Ａ）のより上方）に連続する他の不図示の画素の第１高融点金属配線層１１Ｂ（不図示）とパターンとして繋がっている。
【０１０２】
ゲート電極１１Ａの表面（図１３（Ｂ））、第１高融点金属配線層１１Ｂおよび第２高融点金属配線層１１Ｃの表面（図１３（Ａ））を覆うように、下地層１０上の全面に、ゲート絶縁膜１２が形成されている。
図１３（Ｂ）に示す断面において、ゲート絶縁膜１２上には、例えばアモルファスシリコン（Ｐチャネル型ＴＦＴの場合、ポリシリコンでも可能）からなる、駆動トランジスタＭｄのＴＦＴ層１３Ａが形成されている。図１２（Ａ）に示すように、サイズが異なるがサンプリングトランジスタＭｓのＴＦＴ層１３Ｂが、同様にして形成されている。図１３（Ｂ）のＴＦＴ層１３Ａには、逆導電型の不純物が導入されて互いに分離したソース（Ｓ）とドレイン（Ｄ）の各領域が形成されている。このことはＴＦＴ層１３Ｂにおいても同様である。
【０１０３】
ゲート絶縁膜１２には、図１３（Ａ）の断面における、第１高融点金属配線層１１Ｂの端部上で複数のコンタクトホール、ここではコンタクトホール１２Ａと１２Ｂが形成されている。同様に、第２高融点金属配線層１１Ｃの端部上で複数のコンタクトホール、ここではコンタクトホール１２Ｃと１２Ｄがゲート絶縁膜１２に形成されている。
各配線接続部に２個ずつ、合計４個のコンタクトホール１２Ａ〜１２Ｄは、高融点金属配線層とその上の上層配線層とを接続する第１コンタクトホール（１ＣＨ）である。
具体的には、第１高融点金属配線層１１Ｂの端部が、コンタクトホール１２Ａと１２Ｂを介して、ゲート絶縁膜１２上に設けられ、例えばアルミニウム（ＡＬ）からなる上層配線層１４Ｂの一方端部に接続されている。また、第２高融点金属配線層１１Ｃの端部が、コンタクトホール１２Ｃと１２Ｄを介して、ゲート絶縁膜１２上に設けられている上記上層配線層１４Ｂのもう片方の端部に接続されている。
【０１０４】
第１高融点金属配線層１１Ｂの上方に、ゲート絶縁膜１２を介して絶縁され、また、上層配線層１４Ｂとパターンで分離された電源電圧ＶＤＤの供給線（以下、電源電圧供給線ＶＤＤＬと表記）が設けられている。電源電圧供給線ＶＤＤＬは、図５において水平画素ライン駆動回路４１に接続され、駆動トランジスタＭｄのドレインに対し、電源電圧ＶＤＤと基準電圧ＶＳＳを交互に印加する配線である。このため、図１２（Ａ）に示すように、電源電圧供給線ＶＤＤＬの分岐線（同一符号ＶＤＤＬで表記）が、ＴＦＴ層１３Ａのドレイン（Ｄ）となる領域に電気的に低抵抗で接触している。一方、駆動トランジスタＭｄのソース（Ｓ）となる領域に対しては、電源電圧供給線ＶＤＤＬと同じ階層で同じ材質（アルミニウム（ＡＬ））からなる保持キャパシタＣｓの上部電極層１４Ｄが電気的に接触している。上部電極層１４Ｄは、図１２（Ａ）に示すように、ゲート電極１１Ａから連続する保持キャパシタＣｓの下部電極層とパターン上で重なっており、この部分でＭＩＳ(Metal-Insulator-Semiconductor)構造の保持キャパシタＣｓが形成されている。
【０１０５】
図１３（Ｂ）において、第２高融点金属配線層１１Ｃの上方に、ゲート絶縁膜１２を介して絶縁され、また、上層配線層１４Ｂとパターンで分離されたサンプリングトランジスタＭｓの制御線ＳＡＭＬが設けられている。制御線ＳＡＭＬは、図５において書き込み信号走査回路４２に接続され、サンプリングトランジスタＭｓのゲートに対し、書込駆動パルスＷＳ(i)を印加する配線である。このため、図１２（Ａ）に示すように、１ｓｔコンタクトホール（１ＨＣ）の1つであるコンタクトホール１２Ｅを介して、制御線ＳＡＭＬが、下層のサンプリングトランジスタＭｓのゲート電極１１Ｄと接続されている。
【０１０６】
制御線ＳＡＭＬは、電源電圧供給線ＶＤＤＬと平行に行方向に長く配線されている。信号線ＳＩＧ(ｊ)は、制御線ＳＡＭＬとの交差部分で、第２高融点金属配線層１１Ｃを下方架橋とする構造（本明細書では“下方ブリッジ構造”と称する）を有する。同様に、信号線ＳＩＧ(ｊ)は、電源電圧供給線ＶＤＤＬとの交差部分で、第１高融点金属配線層１１Ｂを下方架橋とする構造（下方ブリッジ構造）を有する。
【０１０７】
なお、サンプリングトランジスタＭｓのＴＦＴ層１３Ｂのドレイン側に上層配線層１４Ｂがパターン上で接続され、ソース側に、アルミニウム（ＡＬ）からなり、図５の駆動トランジスタＭｄの制御ノードＮＤｃの一部を構成するセル内配線１４Ｅが接続されている。セル内配線１４Ｅは、１ｓｔコンタクトホール（１ＨＣ）の1つであるコンタクトホール１２Ｆを介して、下層の保持キャパシタＣｓの下部電極層と電気的に接続されている。
【０１０８】
このように形成されたアルミニウム（ＡＬ）の各種配線、即ち、電源電圧供給線ＶＤＤＬ、制御線ＳＡＭＬ、上層配線層１４Ｂ、上部電極層１４Ｄ、および、セル内配線１４Ｅを埋め込み、これらの段差を平坦化するための平坦化膜１５が全面に形成されている（図１３（Ｂ）参照）。
図１３（Ｂ）の断面に示すように、上部電極層１４Ｄ上の平坦化膜１５部分に、平坦化膜１５に形成された２ｎｄコンタクトホール（２ＨＣ）を導電材料で埋め込んだアノードコンタクト１５Ａが形成されている。
そして、平坦化膜１５上に形成され、アノードコンタクト１５Ａの端面に接触するアノード電極（ＡＥ）、アノード電極（ＡＥ）上に形成され、アノード電極（ＡＥ）より一回り小さい開口部１６Ａを有する保護膜１６、さらにその上を覆う有機多層膜（ＯＭＬ）、および、画素占有面積の全面にブランケット状に形成されたカソード電極（ＣＥ）が、この順に堆積され、これにより有機発光ダイオードＯＬＥＤが形成されている。図１２（Ｂ）に示すように、アノード電極（ＡＥ）より一回り小さい開口部１６Ａを有する保護膜１６が、カソード電極（ＣＥ）上に形成されている。
【０１０９】
以上のパターンおよび断面構造の信号線ＳＩＧ(ｊ)において、下方ブリッジ構造を形成する第１高融点金属配線層１１Ｂと上層配線層１４Ｂとの配線接続部、および、第２高融点金属配線層１１Ｃと上層配線層１４Ｂとの配線接続部の各々において、コンタクトホール１２Ａと１２Ｂ、コンタクトホール１２Ｃと１２Ｄのように、配線接続部ごとに複数のコンタクトホールが形成されているため、信号線ＳＩＧ(ｊ)に図５のＨスキャナ５から供給される映像信号Ｓsigの遅延量が、単一のコンタクトホール接続に比べて、小さくなっている。
また、制御線ＳＡＭＬが、低抵抗のアルミニウム（ＡＬ）からなる単一層配線１４Ｃであり、配線途中でコンタクトレスとなっている。このため制御線ＳＡＭＬに図５の書き込み信号走査回路４２から供給される書込駆動パルスＷＳ(i)の遅延量が、制御線ＳＡＭＬの全部または一部を、ゲートメタル（ＧＭ）を用いて形成する場合に比べると、小さくなっている。
よって、サンプリングトランジスタＭｓによりデータ電位Ｖsigのサンプリングのタイミング設計において、上記２方向の信号の遅延量がどちらも小さくなるため、データ電位Ｖsigへのレベル変化に対するサンプリングマージンが広く取れ、結果として、表示品質が低下しにくい構造となっている。言い換えると、上記マージンが広くとれる分、さらに、大画面化および高精細化（駆動周波数の向上）を行う余裕が生まれるという利点がある。
【０１１０】
各配線接続部に設けるコンタクトホールの数は、２以上なら任意である。ただし、この数は、好ましくは、制御線ＳＡＭＬをサンプリングトランジスタＭｓの制御ノード（ゲート）に接続する接続部を含めた、画素内の他の接続部に当該接続部ごとに設けられたコンタクトホールの最大数より多い。つまり、図１３の例でいうと、コンタクトホール１２Ｅ、コンタクトホール１２Ｆおよびアノードコンタクト１５Ａのように、「接続部」ごとのコンタクト数が「１」であるのに対し、コンタクトホール１２Ａと１２Ｂ、コンタクトホール１２Ｃと１２Ｄというように、配線接続部ごとのコンタクト数は「２」となっている。
【０１１１】
また、各配線接続部に設けるコンタクトホールの数は、当該コンタクトホールの数を配線接続部ごとに増やすときに、ある一定の数以上で、データ電位Ｖsigを活性レベルとする映像信号Ｓsigのパルスの電位変化の波形が変化しなくなる場合、当該一定の数だけ配線接続部ごとに設けられている。具体的に、上記例では、コンタクトホール１２Ａと１２Ｂ、コンタクトホール１２Ｃと１２Ｄのように、各配線接続部に設けるコンタクトホール数が「２」であるが、これを３,４,…と増やすとする。このコンタクトホール数を増大したときに、映像信号Ｓsigの映像信号パルス（ＰＰ）や（ＰＰｘ）において、ある数以上設けると、波形変化が実質的にしないとみなされる場合がある。「実質的に波形変化しない」の定義は任意であるが、例えば、パルス波高値の例えば９０[％]の時間でモニタしたときに、このモニタした波形変化点が、想定する画素アレイ２の画素行内における全ての画素で所定の許容量内に収まると、「実質的に波形変化しない」とみなすことができる。この実質的に波形変化しなくなったことが検出されたとすと、その検出されたときの、最小のコンタクト数を見積もり、この最小のコンタクト数（ただし２以上）で、各配線接続部のコンタクト数を決定するとよい。
【０１１２】
また、図１４に、図１３（Ａ）と同様な図１２（Ａ）のＡ−Ａ線断面図により示すように、第１高融点金属配線層１１Ｂと第２高融点金属配線層１１Ｃを、ゲートメタル層（ＧＭ）のパターン上でつなげるように形成し、上層配線層１４Ｂを、その両端に必要な離間幅ｄを確保した上で最大の長さに形成する。その形成の前に、予め、ゲート絶縁膜１２に、上層配線層１４Ｂの最大長さの方向に配置可能な数の１ｓｔコンタクト（１ＣＨ）、ここでは１１個のコンタクトホール１２Ａ〜１２Ｋを形成しておく。
このような構造では、アルミニウム（ＡＬ）が何らかの理由で断線しかかって高抵抗になっても、その高抵抗部分に近い箇所で下層の高融点金属配線層の部分を介したパスが繋がっている。そのため、アルミニウム（ＡＬ）の高抵抗化が生じても、材料自体は高抵抗であるが短いため配線抵抗を極力増大させないように配線パスのリペア経路が形成される。その結果、上記高抵抗化の影響を受けにくい配線構造となっている。なお、この構造は、断線しない場合でも、図１３（Ａ）より配線抵抗が小さく、より望ましい構造である。
【０１１３】
信号線ＳＩＧ(ｊ)の高抵抗化は、点欠陥でなく線欠陥として表示画面に重大な表示欠陥をもたらしやすいが、以上の本実施形態によれば、線欠陥を防止して表示品質の低下を有効に防止する意味でも利点が大きい。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す図である。
【図２】本発明の実施形態に関わる＜画素回路１＞の基本構成図である。
【図３】本発明の実施形態に関わる＜画素回路２＞の基本構成図である。
【図４】有機発光ダイオードの特性を示すグラフと式を示す図である。
【図５】本発明の実施形態に関わる＜画素回路３＞の基本構成図である。
【図６】本発明の実施形態に関わる表示制御時における各種信号や電圧の波形を示すタイミングチャートである。
【図７】サンプリングまでの動作説明図である。
【図８】第２閾値補正までの動作説明図である。
【図９】第３閾値補正までの動作説明図である。
【図１０】本発明の実施形態に関わるソース電位の時間推移のグラフである。
【図１１】発光期間までの動作説明図である。
【図１２】本発明の実施形態に関わる画素回路の平面図である。
【図１３】本発明の実施形態に関わる画素回路の断面図である。
【図１４】本発明の実施形態の変形例に関わる画素回路の断面図である。
【符号の説明】
【０１１５】
１…有機ＥＬディスプレイ、２…画素アレイ、３…画素回路、４…Ｖスキャナ、１１Ａ等…電極、１２…ゲート絶縁膜、１２Ａ〜１２Ｋ…コンタクトホール、１４Ｂ…上層配線層、１４Ｄ…上部電極層、１４Ｅ…セル内配線、１５…平坦化膜、１５Ａ…アノードコンタクト、１６…保護膜、１６Ａ…開口部、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、ＯＬＥＤ…有機発光ダイオード、Ｍ１…駆動トランジスタ、Ｍｓ…サンプリングトランジスタ、Ｃｓ…保持キャパシタ、ＮＤｃ…制御ノード、ＶＳＣＡＮ１(i)等…スキャン信号、ＳＩＧ(j)…信号入力線、Ｖsig…データ電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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