(57)【要約】【課題】試験対象部の実速度での機能試験と、試験対象部間の接続試験と、試験専用の外部ピンの削減によるコストダウンとを図ることができる半導体装置を提供する。【解決手段】ＩＰコア３２の機能試験を行う場合は、信号発生器４４が出力する試験信号をセレクタ４０を介してＩＰコア３２の通常信号入力端子に供給し、その出力信号を信号チェック器４５に転送する。ＩＰコア３３の機能試験を行う場合には、試験信号をセレクタ４１を介してＩＰコア３３に供給し、その出力信号を信号チェック器４５に転送する。ＩＰコア３４の機能試験を行う場合には、試験信号をセレクタ４２を介してＩＰコア３４に供給し、その出力信号を信号チェック器４５に転送する。ＩＰコア３２、３３間の接続試験を行う場合には、試験信号をセレクタ４０を介してＩＰコア３２に供給し、ＩＰコア３３の通常信号入力端子の信号を信号チェック器４５に転送する。【選択図】図１
2009168482.tif 000002
【特許請求の範囲】
【請求項１】
第１の試験対象部と、
前記第１の試験対象部の通常信号出力端子が自己の通常信号入力端子に接続される第２の試験対象部と、
試験信号を発生する試験部と、
前記試験信号又は第１の通常信号を選択的に前記第１の試験対象部の通常信号入力端子に転送可能とされた第１の選択部と、
前記試験信号又は第２の通常信号を選択的に前記第２の試験対象部の通常信号入力端子に転送可能とされた第２の選択部と、
少なくとも、前記第１の試験対象部の通常信号出力端子の信号、前記第２の試験対象部の通常信号出力端子の信号又は前記第２の試験対象部の通常信号入力端子の信号を選択的に前記試験部に転送可能とされた第３の選択部と
を備えることを特徴とする半導体装置。
【請求項２】
前記試験部は、
前記試験信号を発生する信号発生器と、
前記第１の試験対象部の通常信号出力端子、前記第２の試験対象部の通常信号出力端子及び前記第２の試験対象部の通常信号入力端子の信号チェックを可能とされた信号チェック器と、
前記信号発生器と前記信号チェック器とに周波数の異なるクロックを供給可能とされたクロック発生器と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記試験部は、
前記試験信号の元となるデータの記憶に使用される記憶装置と、
前記信号チェック器による信号チェックの元となるデータの記憶に使用される記憶装置と
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の試験対象部は、ＩＥＥＥ  Ｐ１５００に対応した第１のコアであり、
前記第２の試験対象部は、前記ＩＥＥＥ  Ｐ１５００に対応した第２のコアであり、
前記第１の試験部は、前記ＩＥＥＥ  Ｐ１５００に対応した第３のコアに形成されている
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の試験対象部は、第１の半導体チップであり、
前記第２の試験対象部は、第２の半導体チップであり、
前記試験部は、第３の半導体チップに形成されている
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験回路を搭載した半導体装置に関する。
【背景技術】
【０００２】
民生機器や高度な通信機器などに使用されるＬＳＩ（大規模集積回路）の一種として、一つのチップ上に異なる機能を有する複数のコア（Core）を搭載してシステムを構築してなるシステム・オン・チップ（SoC：System on Chip）と呼ばれるＬＳＩがある。このようなシステム・オン・チップを含めたＬＳＩの機能試験は、通常、ＬＳＩテスタを使用して行われる。試験方式としては、例えば、スキャン（Scan）テスト方式やテストバス方式がある。
【０００３】
図３６はスキャンテスト方式に対応した従来のシステム・オン・チップの一例の一部分を示すブロック回路図である。図３６中、１はシステム・オン・チップ、２〜４はＩＰ（Intellectual Property）コア、５はユーザ定義ロジック（UDL：User Defined Logic）、ＳＤＩはスキャンデータ入力端子、ＳＤＯはスキャンデータ出力端子、ＳＣＫはスキャンクロック端子、ＳＭはスキャンモード端子、ＸＲＳＴはリセット端子であり、スキャンテスト用のフリップフロップは図示を省略している。
【０００４】
図３６に示す従来のシステム・オン・チップは、試験対象部であるＩＰコア２〜４及びユーザ定義ロジック５を直列に連結し、ＬＳＩテスタからＳＤＩ端子を介して試験信号を与え、出力信号をＳＤＯ端子を介してＬＳＩテスタに転送することにより、ＩＰコア２〜４及びユーザ定義ロジック５のスキャンテスト方式による機能試験を行うというものである。
【０００５】
図３７はテストバス方式に対応した従来のシステム・オン・チップの一例の一部分を示すブロック回路図である。図３７中、６はシステム・オン・チップ、７〜９はＩＰコア、１０はユーザ定義ロジック、１１〜１４はセレクタ、ＴＢＩはテストバス入力端子、ＴＢＯはテストバス出力端子、ＴＢＣはテストバスコントロール端子である。
【０００６】
図３７に示す従来のシステム・オン・チップでは、ＩＰコア７〜９の機能試験は個別に実行され、ＩＰコア７の試験時には、ＬＳＩテスタからＴＢＩ端子及びセレクタ１１を介してＩＰコア７の通常信号入力端子に試験信号が与えられ、これによってＩＰコア７の通常信号出力端子に出力される信号がセレクタ１４及びＴＢＯ端子を介してＬＳＩテスタに転送される。
【０００７】
また、ＩＰコア８の試験時には、ＬＳＩテスタからＴＢＩ端子及びセレクタ１２を介してＩＰコア８の通常信号入力端子に試験信号が与えられ、これによってＩＰコア８の通常信号出力端子に出力される信号がセレクタ１４及びＴＢＯ端子を介してＬＳＩテスタに転送される。
【０００８】
また、ＩＰコア９の試験時には、ＬＳＩテスタからＴＢＩ端子及びセレクタ１３を介してＩＰコア９の通常信号入力端子に試験信号が与えられ、これによってＩＰコア９の通常信号出力端子に出力される信号がセレクタ１４及びＴＢＯ端子を介してＬＳＩテスタに転送される。
【０００９】
前述したスキャンテスト方式には、システム・オン・チップ中のスキャンテスト用のフリップフロップのチェイン数が増大すると、それに伴い試験時間が増加してしまうという問題点や、全試験対象回路について実速度（at Speed）での機能試験を行うことができないという問題点があった。また、テストバス方式には、外部に試験パターンが必要であるという問題点や、ＩＰコア間の接続試験（例えば、図３７に示すシステム・オン・チップ６の場合には、ＩＰコア７とＩＰコア８との間の接続試験）を行うことができないという問題点があった。
【００１０】
また、システム・オン・チップに搭載されたＩＰコアの試験のための規格としてＩＥＥＥ（The Institute of Electrical and Electronics Engineers, Inc）  Ｐ１５００が提唱されている。図３８はＩＥＥＥ  Ｐ１５００に対応した従来のシステム・オン・チップの一例の一部分を示すブロック回路図である。図３８中、１５はシステム・オン・チップ、１６〜１８はＩＰコア、１９〜２１はそれぞれＩＰコア１６〜１８に付加されたラッパー（Wrapper）、２２はユーザ定義ロジック、ＷＳＩはラッパー・シリアル入力端子、ＷＳＯはラッパー・シリアル出力端子、ＷＳＣはラッパー・シリアル・コントロール端子である。
【００１１】
図３８に示す従来のシステム・オン・チップは、ＩＰコア１６〜１８をラッパー１９〜２１を介して連結し、ＬＳＩテスタからＷＳＩ端子を介して試験信号を与え、出力信号をＷＳＯ端子を介してＬＳＩテスタに転送することにより、ＩＰコア１６〜１８の機能試験を行うというものである。
【特許文献１】特開２００１−４４３７３号公報
【特許文献２】特開平１１−８３９５６号公報
【特許文献３】特開２００１−５１０２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＩＥＥＥ  Ｐ１５００では、ＩＰコアにラッパーを付加し、ＩＰコアの機能試験やＩＰコア間の接続試験が可能な最低限の構成について規格化しているが、具体的な試験方法やラッパーの構成などは、コアベンダーやシステム・オン・チップ設計者に任されている。
【００１３】
本発明は、かかる点に鑑み、半導体装置内の試験対象部の実速度での機能試験と、半導体装置内の試験対象部間の接続試験と、試験専用の外部ピンの削減によるコストダウンとを図ることができるようにした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本出願で開示する半導体装置は、第１の試験対象部と、前記第１の試験対象部の通常信号出力端子が自己の通常信号入力端子に接続される第２の試験対象部と、試験信号を発生する試験部と、前記試験信号又は第１の通常信号を選択的に前記第１の試験対象部の通常信号入力端子に転送可能とされた第１の選択部と、前記試験信号又は第２の通常信号を選択的に前記第２の試験対象部の通常信号入力端子に転送可能とされた第２の選択部と、少なくとも、前記第１の試験対象部の通常信号出力端子の信号、前記第２の試験対象部の通常信号出力端子の信号又は前記第２の試験対象部の通常信号入力端子の信号を選択的に前記試験部に転送可能とされた第３の選択部とを備えるものである。
【発明の効果】
【００１５】
開示した半導体装置によれば、前記試験部から前記試験信号を前記第１の選択部を介して前記第１の試験対象部の通常信号入力端子に供給し、これによって前記第１の試験対象部の通常信号出力端子に出力される信号を前記第３の選択部を介して前記試験部に転送することにより、前記第１の試験対象部の機能試験を行うことができる。また、前記試験部から前記試験信号を前記第２の選択部を介して前記第２の試験対象部の通常信号入力端子に供給し、これによって前記第２の試験対象部の通常信号出力端子に出力される信号を前記第３の選択部を介して前記試験部に転送することにより、前記第２の試験対象部の機能試験を行うことができる。したがって、前記第１の試験対象部及び前記第２の試験対象部の機能試験を実速度で行うことができる。
【００１６】
また、前記試験部から前記試験信号を前記第１の選択部を介して前記第１の試験対象部の通常信号入力端子に供給し、これによって前記第１の試験対象部の通常信号出力端子の信号を前記第３の選択部を介して前記試験部に転送し、更に、前記試験部から前記試験信号を前記第１の選択部を介して前記第１の試験対象部の通常信号入力端子に供給し、これによって前記第１の試験対象部の通常信号出力端子に出力される信号を前記第２の選択部を介して前記第２の試験対象部の通常信号入力端子に供給し、前記第２の試験対象部の通常信号入力端子の信号を前記第３の選択部を介して前記試験部に転送することにより、前記第１の試験対象部と前記第２の試験対象部との接続試験を行うことができる。
【００１７】
また、開示した半導体装置によれば、前記試験部は、半導体装置に備えられているので、試験専用の外部ピンを削減することができる。
【発明を実施するための最良の形態】
【００１８】
（第１実施形態）
図１は本発明の第１実施形態の一部分を示すブロック回路図である。本発明の第１実施形態は、ＩＥＥＥ  Ｐ１５００に対応したものであり、図１中、３１は本発明の第１実施形態であるシステム・オン・チップ、３２〜３４は試験対象であるＩＰコア、３５〜３７はそれぞれＩＰコア３２〜３４に付加したラッパー、３８はユーザ定義ロジック、３９は試験回路、ＷＳＩはラッパー・シリアル入力端子、ＷＳＯはラッパー・シリアル出力端子、ＷＳＣはラッパー・シリアル・コントロール端子である。
【００１９】
４０はＩＰコア３２の通常信号入力端子への入力信号を選択するセレクタ、４１はＩＰコア３３の通常信号入力端子への入力信号を選択するセレクタ、４２はＩＰコア３４の通常信号入力端子への入力信号を選択するセレクタ、４３は試験時に、ＩＰコア３２の通常信号出力端子の信号、ＩＰコア３３の通常信号入力端子の信号、ＩＰコア３３の通常信号出力端子の信号又はＩＰコア３４の通常信号出力端子の信号を選択的に試験回路３９に転送するセレクタである。セレクタ４０〜４２は、通常モード時には、通常信号を選択し、試験モード時には、試験信号を選択するように制御される。これらセレクタ４０〜４２は試験回路３９内に配置するようにしても良い。
【００２０】
試験回路３９は、コアとラッパーで構成されており、４４は試験信号を生成する信号発生器、４５は所定ポイントの信号をチェックする信号チェック器、４６−１、４６−２は信号発生器４４が発生する試験信号の元となるデータの記憶に使用されるＲＯＭ（read only memory）やＲＡＭ（random access memory）等のメモリボックス、４７−１、４７−２は信号チェック器４５による信号チェックの元となるデータの記憶に使用されるＲＯＭやＲＡＭ等のメモリボックス、４８は命令を格納するラッパー命令レジスタ（ＷＩＲ：wrapper instruction register）、４９は個々の動作の元となるクロックを生成するクロックジュネレータである。
【００２１】
クロックジェネレータ４９は、試験回路３９内の回路部に供給するクロックを生成するものであるが、周波数の異なる複数のクロックを同時に生成可能とされている。クロックジェネレータ４９で生成される複数のクロックは、試験対象回路で使用されるクロックと同期したクロックとされる。なお、本発明の第１実施形態においては、信号発生器４４と信号チェック器４５とは周波数の異なるクロックで動作可能とされ、また、試験対象回路となるＩＰコアとして、信号入力側と信号出力側に周波数の異なるクロックが供給されるＩＰコアを配置することも可能とされる。
【００２２】
図２は信号入力側と信号出力側が異なる周波数のクロックで動作する通信コントローラＩＰコアの一例を示すブロック回路図である。図２中、５１は通信コントローラＩＰコアの一例、５２は外部装置を相手にシリアル通信を行うシリアル通信部、５３はＣＰＵを相手に通信データの入出力を行うＣＰＵインタフェースであり、５４は物理インタフェース処理を行う物理インタフェース処理部、５５はシリアル通信からパラレル通信への変換及びパラレル通信からシリアル通信への変換を行うシリアライザ／デシリアライザ（SerDes：serializer／deserializer）、５６は通信速度の変換を行う速度変換バッファ、５７は通信データが格納されるバッファメモリ、５８はコントローラである。
【００２３】
通信コントローラＩＰコア５１では、速度変換バッファ５６のシリアライザ／デシリアライザ５５側の一部分は、シリアル通信で使用され、物理インタフェース処理部５４、シリアライザ／デシリアライザ５５及び速度変換バッファ５６のシリアライザ／デシリアライザ５５側の一部分はクロックＣＬＫ＿Ａで動作し、速度変換バッファ５６のバッファメモリ５７側の一部分、バッファメモリ５７及びコントローラ５８は、クロックＣＬＫ＿Ａとは周波数の異なるクロックＣＬＫ＿Ｂで動作するように構成されている。
【００２４】
ここで、一般的に、シリアル通信部５２の動作クロックとＣＰＵインタフェース５３の動作クロックとは非同期クロックであり、独立した２つのクロックソースから作られることが多い。その理由としては、シリアル通信部５２では、決められたプロトコルと通信速度に沿った動作を行う必要があるため、そのインタフェース速度又はその逓倍のクロックが使用され、ＣＰＵインタフェース５３では、文字通り、ＣＰＵの速度又はその逓倍のクロックが使用されるが、ＣＰＵのクロックは、能力、消費電力などを考慮してその速度が選択されるためである。
【００２５】
図１に示すように構成された本発明の第１実施形態においては、セレクタ４０、４３を制御し、信号発生器４４が出力する試験信号をセレクタ４０を介してＩＰコア３２の通常信号入力端子に供給し、これによってＩＰコア３２の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送することにより、ＩＰコア３２の機能試験を行うことができる。
【００２６】
また、セレクタ４１、４３を制御し、信号発生器４４が出力する試験信号をセレクタ４１を介してＩＰコア３３の通常信号入力端子に供給し、これによってＩＰコア３３の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送することにより、ＩＰコア３３の機能試験を行うことができる。
【００２７】
また、セレクタ４２、４３を制御し、信号発生器４４が出力する試験信号をセレクタ４２を介してＩＰコア３４の通常信号入力端子に供給し、これによってＩＰコア３４の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送することにより、ＩＰコア３４の機能試験を行うことができる。
【００２８】
また、セレクタ４０、４１、４３を制御し、信号発生器４４が出力する試験信号をセレクタ４０を介してＩＰコア３２の通常信号入力端子に供給し、これによってＩＰコア３２の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送し、更に、信号発生器４４が出力する試験信号をセレクタ４０を介してＩＰコア３２の通常信号入力端子に供給し、これによってＩＰコア３２の通常信号出力端子に出力される信号をセレクタ４１を介してＩＰコア３３の通常信号入力端子に転送し、このＩＰコア３３の通常信号入力端子の信号をセレクタ４３を介して信号チェック器４５に転送することにより、ＩＰコア３２とＩＰコア３３との接続試験を行うことができる。
【００２９】
ここで、本発明の第１実施形態においては、試験回路３９による試験実行に必要な命令は、ＩＥＥＥ  Ｐ１５００のＷｘ＿ＥＸＴＥＳＴ命令のサブセット（subset）で構成されるが、試験実行に必要な動作は、表１に示すように６種に分類することができる。但し、表１において、“in”は試験対象であるＩＰコアへの入力（即ち、信号発生器４４の出力）に対する制御を意味し、“out”は試験対象であるＩＰコアの出力（即ち、信号チェック器４５への入力）に対する制御を意味している。なお、命令は、ＷＳＩ端子を介して命令レジスタ４８に格納された後、実行される。
【００３０】
【表１】
2009168482.tif 000003
【００３１】
表１において、動作１の「接続先の選択」とは、信号発生器４４の出力の接続先を選択する動作及び信号チェック器４５の入力の接続先を選択する動作を意味している。図３はこの「接続先の選択」を命令する接続先選択命令のフォーマットを示す図であり、（Ａ）は信号発生器４４の出力の接続先を指示する接続先選択命令の場合、（Ｂ）は信号チェック器４５の入力の接続先を指示する接続先選択命令の場合である。
【００３２】
図３（Ａ）において、“in sel"は、「このWx_EXTEST命令は、信号発生器４４の出力の接続先を指示する接続先選択命令である」ことを示している。“メモリボックスの番号”は、「この部分は、接続先への接続対象となるメモリボックスの番号を記述する部分である」ことを示している。“ＩＰコアの番号，ポート番号”は、「この部分は、接続先のＩＰコアの番号及びポート番号を記述する部分である」ことを示している。
【００３３】
また、図３（Ｂ）において、“out sel"は、「このWx_EXTEST命令は、信号チェック器４５の入力の接続先を指示する接続先選択命令である」ことを示している。“メモリボックスの番号”は、「この部分は、接続先への接続対象となるメモリボックスの番号を記述する部分である」ことを示している。“ＩＰコアの番号，ポート番号”は、「この部分は、接続対象となるＩＰコアの番号及びポート番号を記述する部分である」ことを示している。
【００３４】
このように、接続先選択命令には、信号発生器４４の出力の接続先を指示する接続先選択命令と、信号チェック器４５の入力の接続先を指示する接続先選択命令とがあり、両命令ともにメモリボックスとＩＰコア及びポートを指定する形式とされる。なお、接続先の指定のないポートは出力値固定（“in”の場合）もしくはチェックを行わないことを意味する。
【００３５】
図４は接続先選択命令の実例を示す図、図５は図４に示す接続先選択命令の内容を示すブロック回路図である。なお、本発明の第１実施形態では、ＩＰコア３２の番号を“Ａ”、ＩＰコア３３の番号を“Ｂ”、メモリボックス４６−１の番号を“００”、メモリボックス４６−２の番号を“０１”、メモリボックス４７−１の番号を“１０”、メモリボックス４７−２の番号を“１１”、クロックＣＬＫ＿Ａの番号を“Ａ”、クロックＣＬＫ＿Ｂの番号を“Ｂ”としている。
【００３６】
図４（Ａ）に示す接続先選択命令“Wx_EXTEST in sel 00 A,01 B,01”は、図５に示すように、「メモリボックス４６−１を信号発生器４４を介してＩＰコア３２のポート０１とＩＰコア３３のポート０１に接続する」ことを指示している。また、図４（Ｂ）に示す接続先選択命令“Wx_EXTEST out sel 10 A,11 B,11”は、同じく図５に示すように、「メモリボックス４７−１を信号チェック器４５を介してＩＰコア３２のポート１１とＩＰコア３３のポート１１に接続する」ことを指示している。
【００３７】
図６は接続先選択の他の例を示すブロック回路図である。ここで、例えば、接続先選択命令“Wx_EXTEST in sel 00 A,01”と、接続先選択命令“Wx_EXTEST out sel 10 A,11”とを使用すると、ＩＰコア３２について、ポート０１とポート１１との間の機能試験を行うことができ、更に、接続先選択命令“Wx_EXTEST in sel 00 A,01”と、接続先選択命令“Wx_EXTEST out sel 10 B,01”とを使用すると、ＩＰコア３２のポート１１とＩＰコア３３のポート０１との間の接続試験を行うことができる。
【００３８】
図７は接続先選択の更に他の例を示すブロック回路図である。ここで、例えば、接続先選択命令“Wx_EXTEST in sel 00 B,01”と、接続先選択命令“Wx_EXTEST out sel 10 B,01”とを使用すると、信号発生器４４の出力と信号チェック器４５の入力とを接続することができ、信号発生器４４及び信号チェック器４５の動作を確認することができる。
【００３９】
また、表１において、動作２の「動作クロックの選択」とは、信号発生器４４側で使用するクロックを選択する動作及び信号チェック器４５側で使用するクロックを選択する動作を意味している。図８はこの「動作クロックの選択」動作を命令する動作クロック選択命令のフォーマットを示す図であり、（Ａ）は信号発生器４４側で使用するクロックを指示する動作クロック選択命令の場合、（Ｂ）は信号チェック器４５側で使用するクロックを指示する動作クロック選択命令の場合である。
【００４０】
図８（Ａ）において、“in clk"は、「このWx_EXTEST命令は、信号発生器４４側で使用するクロックを指示する動作クロック選択命令である」ことを示している。“メモリボックスの番号”は、「この部分は、信号発生器４４側で使用するメモリボックスの番号を記述する部分である」ことを示している。“接続クロックの番号”は、「この部分は、信号発生器４４側で使用するクロックの番号を記述する部分である」ことを示している。
【００４１】
また、図８（Ｂ）において、“out clk"は、「このWx_EXTEST命令は、信号チェック器４５側で使用するクロックを指示する動作クロック選択命令である」ことを示している。“メモリボックスの番号”は、「この部分は、信号チェック器４５側で使用するメモリボックスの番号を記述する部分である」ことを示している。“接続クロックの番号”は、「この部分は、信号チェック器４５側で使用するクロックの番号を記述する部分である」ことを示している。
【００４２】
図９は動作クロック選択命令の実例を示す図、図１０は図９に示す動作クロック選択命令の内容を示すブロック回路図である。ここで、図９（Ａ）に示す動作クロック選択命令“Wx_EXTEST in clk 00 A”は、図１０に示すように、「信号発生器４４及びメモリボックス４６−１にクロックＣＬＫ＿Ａを接続する」ことを指示している。また、図９（Ｂ）に示す動作クロック選択命令“Wx_EXTEST out clk 10 B”は、同じく図１０に示すように、「信号チェック器４５及びメモリボックス４７−１にＣＬＫ＿Ｂを接続する」ことを指示している。
【００４３】
このように、動作クロック選択命令には、信号発生器４４側で使用するクロックを指示する動作クロック選択命令と、信号チェック器４５側で使用するクロックを指示する動作クロック選択命令とがあり、両命令ともにメモリボックス単位でクロックを指定する形式とされる。したがって、信号発生器４４側と信号チェック器４５側とは、必ずしも、同じ速度で動作する必要はなく、必要な速度での試験信号の発生と信号チェックとを行うことが可能となっている。
【００４４】
また、表１において、動作３の「メモリボックスの連結」とは、信号発生器４４側で使用するメモリボックスの要素を拡張するために信号発生器４４側で使用するメモリボックスを連結する動作及び信号チェック器４５側で使用するメモリボックスの要素を拡張するために信号チェック器４５側で使用するメモリボックスを連結する動作を意味している。図１１はこの「メモリボックスの連結」動作を命令するメモリボックス連結命令のフォーマットを示す図であり、（Ａ）は信号発生器４４側で使用するメモリボックスの連結を指示するメモリボックス連結命令の場合、（Ｂ）は信号チェック器４５側で使用するメモリボックスの連結を指示するメモリボックス連結命令の場合である。
【００４５】
図１１（Ａ）において、“in stack”は、「このWx_EXTEST命令は、信号発生器４４側で使用するメモリボックスの連結を指示するメモリボックス連結命令である」ことを示している。“先頭メモリボックスの番号”は、「この部分は、連結するメモリボックスの先頭のメモリボックスの番号を記述する部分である」ことを示している。“次のメモリボックスの番号”は、「この部分は、先頭のメモリボックスに連結する次のメモリボックスの番号を記述する部分である」ことを示している。更に連結するメモリボックスがある場合には、“次のメモリボックスの番号”の後方に、連結する順にメモリボックスの番号を記述する。
【００４６】
また、図１１（Ｂ）において、“out stack”は、「このWx_EXTEST命令は、信号チェック器４５側で使用するメモリボックスの連結を指示するメモリボックス連結命令である」ことを示している。“先頭メモリボックスの番号”は、「この部分は、連結するメモリボックスの先頭のメモリボックスの番号を記述する部分である」ことを示している。“次のメモリボックスの番号”は、「この部分は、先頭のメモリボックスに連結する次のメモリボックスの番号を記述する部分である」ことを示している。更に連結するメモリボックスがある場合には、“次のメモリボックスの番号”の後方に、連結する順にメモリボックスの番号を記述する。
【００４７】
ここで、メモリボックスのサイズは有限であり、「動作クロックの選択」で示した通り、信号発生器４４側での動作と信号チェック器４５側での動作とは独立であるため、必要となるメモリボックスのサイズは唯一ではなく、さまざまなパターンが考えられる。メモリボックス連結命令は、これに対応するものである。
【００４８】
図１２はメモリボックス連結命令の実例を示す図、図１３は図１２に示すメモリボックス連結命令の内容を示すブロック回路図である。ここで、図１２（Ａ）に示すメモリボックス連結命令“Wx_EXTEST in stack 00 01”は、図１３に示すように、「信号発生器４４側では、メモリボックス４６−１にメモリボックス４６−２を連結する」ことを指示している。また、図１２（Ｂ）に示すメモリ連結命令“Wx_EXTEST out stack 10 11”は、同じく図１３に示すように、「信号チェック器４５側では、メモリボックス４７−１にメモリボックス４７−２を連結する」ことを指示している。
【００４９】
また、表１において、動作４の「メモリボックス要素の更新」とは、信号発生器４４側で使用するメモリボックスがＲＡＭである場合に、その要素を更新する動作及び信号チェック器４５側で使用するメモリボックスがＲＡＭである場合に、その要素を更新する動作を意味している。なお、「メモリボックス要素の更新」は、通常決められた出荷試験などに使用する試験信号ではなく、それらの試験でＮＧとなった場合のＮＧ被疑箇所特定のための試験信号発生やそれに伴う信号チェックを行う場合や、機能や性能をアップして出荷試験パターンなどによる試験実施時などに必要となる。
【００５０】
図１４はこの「メモリボックス要素の更新」動作を命令するメモリボックス要素更新命令のフォーマットを示す図であり、（Ａ）は信号発生器４４側で使用するメモリボックスの要素更新を指示するメモリボックス要素更新命令の場合、（Ｂ）は信号チェック器４５側で使用するメモリボックスの要素更新を指示するメモリボックス要素更新命令の場合である。
【００５１】
図１４（Ａ）において、“in update”は、「このWx_EXTEST命令は、信号発生器４４側で使用するメモリボックスの要素更新を指示するメモリボックス要素更新命令である」ことを示している。“メモリボックスの番号”は、「この部分は、要素更新を行うメモリボックスの番号を記述する部分である」ことを示している。“指定アドレス”は、「この部分は、更新するアドレスを記述する部分である」ことを示している。“更新要素値”は、「この部分は、指定アドレスの更新値を記述する部分である」ことを示している。
【００５２】
また、図１４（Ｂ）において、“out update”は、「このWx_EXTEST命令は、信号チェック器４５側で使用するメモリボックスの要素更新を指示するメモリボックス要素更新命令である」ことを示している。“メモリボックスの番号”は、「この部分は、要素更新を行うメモリボックスの番号を記述する部分である」ことを示している。“指定アドレス”は、「この部分は、更新するアドレスを記述する部分である」ことを示している。“更新要素値”は、「この部分は、指定アドレスの更新値を記述する部分である」ことを示している。
【００５３】
図１５はメモリボックス要素更新命令の実例を示す図、図１６は図１５に示すメモリボックス要素更新命令の内容を示すブロック回路図である。ここで、図１５に示すメモリボックス要素更新命令は、メモリボックス４６−１がＲＡＭである場合を前提としており、“Wx_EXTEST in update 00 1000 aabb”は、図１６に示すように、「メモリボックス４６−１のアドレス０ｘ１０００のデータを旧データから新データ（指定データ）である０ｘａａｂｂに更新する」ことを指示している。
【００５４】
また、表１において、動作５の「試験動作」中の「試験ポイント設定」とは、信号発生器４４側のメモリボックスの試験開始ポイント及び試験停止ポイントを設定する動作及び信号チェック器４５側のメモリボックスの試験開始ポイント及び試験停止ポイントを設定する動作を意味している。
【００５５】
図１７はこの「試験ポイント設定」動作を命令する試験ポイント設定命令のフォーマットを示す図であり、（Ａ）は信号発生器４４側のメモリボックスの試験開始ポイントの設定を指示する試験ポイント設定命令の場合、（Ｂ）は信号発生器４４側のメモリボックスの試験停止ポイントの設定を指示する試験ポイント設定命令の場合、（Ｃ）は信号チェック器４５側のメモリボックスの試験開始ポイントの設定を指示する試験ポイント設定命令の場合、（Ｄ）は信号チェック器４５側のメモリボックスの試験停止ポイントの設定を指示する試験ポイント設定命令の場合である。
【００５６】
図１７（Ａ）において、“in point start”は、「このWx_EXTEST命令は、信号発生器４４側のメモリボックスの試験開始ポイントの設定を指示する試験ポイント設定命令である」ことを示している。“メモリボックスの番号”は、「この部分は、試験開始ポイントを設定するメモリボックスの番号を記述する部分である」ことを示している。“設定ポイントアドレス”は、「この部分は、試験開始ポイントとして設定するアドレスを記述する部分である」ことを示している。
【００５７】
また、図１７（Ｂ）において、“in point end”は、「このWx_EXTEST命令は、信号発生器４４側のメモリボックスの試験停止ポイントの設定を指示する試験ポイント設定命令である」ことを示している。“メモリボックスの番号”は、「この部分は、試験停止ポイントを設定するメモリボックスの番号を記述する部分である」ことを示している。“設定ポイントアドレス”は、「この部分は、試験停止ポイントとして設定するアドレスを記述する部分である」ことを示している。
【００５８】
また、図１７（Ｃ）において、“out point start”は、「このWx_EXTEST命令は、信号チェック器４５側のメモリボックスの試験開始ポイントの設定を指示する試験ポイント設定命令である」ことを示している。“メモリボックスの番号”は、「この部分は、試験開始ポイントを設定するメモリボックスの番号を記述する部分である」ことを示している。“設定ポイントアドレス”は、「この部分は、試験開始ポイントとして設定するアドレスを記述する部分である」ことを示している。
【００５９】
また、図１７（Ｄ）において、“out point end”は、「このWx_EXTEST命令は、信号チェック器４５側のメモリボックスの試験停止ポイントの設定を指示する試験ポイント設定命令である」ことを示している。“メモリボックスの番号”は、「この部分は、試験停止ポイントを設定するメモリボックスの番号を記述する部分である」ことを示している。“設定ポイントアドレス”は、「この部分は、試験停止ポイントとして設定するアドレスを記述する部分である」ことを示している。
【００６０】
なお、メモリボックスを拡張している場合には、各メモリボックス間は接続された順に実行されることになる。拡張されたメモリボックスは、１つのメモリボックスとして扱われるが、拡張されたメモリボックスには、メモリボックス毎に１組の試験開始ポイントと試験停止ポイントが存在する。つまり、２つのメモリボックスで拡張された場合は、最初のメモリボックスの試験停止ポイントに続いて２番目のメモリボックスの試験開始ポイントの値により試験が行われる。
【００６１】
図１８は試験ポイント設定命令の実例を示す図、図１９は図１８に示す試験ポイント設定命令の内容を示すブロック回路図である。ここで、図１８（Ａ）に示す試験ポイント設定命令“Wx_EXTEST in point start 00 0000”は、図１９に示すように、「信号発生器４４側のメモリボックス４６−１の試験開始ポイントをアドレス0x0000に設定する」ことを指示している。また、図１８（Ｂ）に示す試験ポイント設定命令“Wx_EXTEST in point end 00 2fff”は、同じく図１９に示すように、「信号発生器４４側のメモリボックス４６−１の試験停止ポイントをアドレス0x2fffに設定する」ことを指示している。
【００６２】
また、表１において、動作５の「試験動作」中の「試験開始」とは、試験開始動作を意味している。図２０はこの「試験開始」動作を命令する試験開始命令のフォーマットを示す図である。図２０において、“test start”は、「このWx_EXTEST命令は、試験開始命令である」ことを示している。“in メモリボックスの番号”は、「この部分は、“in”という記述に続いて信号発生器４４側の試験開始を行うメモリボックスの番号を記述する部分である」ことを示している。“out メモリボックスの番号”は、「この部分は、“out”という記述に続いて信号チェック器４５側の試験開始を行うメモリボックスの番号を記述する部分である」ことを示している。
【００６３】
このように、本発明の第１実施形態では、試験開始命令は、試験動作を開始したい機能に対応して使用するメモリボックスを指定する形式とされる。また、複数の機能試験を同時に開始する場合や、１つの機能に対して複数のメモリボックスを使用して試験の実行を行う場合には、複数のメモリボックスの同時開始が必要であるが、この場合には、複数のメモリボックスを指定する。
【００６４】
図２１は試験開始命令の実例を示す図、図２２は図２１に示す試験開始命令の内容を示すブロック回路図である。図２１に示す試験開始命令“Wx_EXTEST test start in 00 out 10”は、「信号発生器４４側のメモリボックス４６−１と信号チェック器４５側のメモリボックス４７−１による試験を開始する」ことを指示している。但し、本例では、メモリボックス４６−１にはメモリボックス４６−２が連結され、メモリボックス４７−１にはメモリボックス４７−２が連結されているので、メモリボックス４６−２、４７−２も開始対象となる。
【００６５】
また、表１において、動作５の「試験動作」中の「試験停止」とは、試験停止動作を意味している。図２３はこの「試験停止」動作を命令する試験停止命令のフォーマットを示す図である。図２３において、“test stop”は、「このWx_EXTEST命令は、試験停止命令である」ことを示している。“in メモリボックスの番号”は、この部分は、“in”という記述に続いて信号発生器４４側の試験停止を行うメモリボックスの番号を記述する部分である」ことを示している。“out メモリボックスの番号”は、「この部分は、“out”という記述に続いて信号チェック器４５側の試験停止を行うメモリボックスの番号を記述する部分である」ことを示している。
【００６６】
このように、本発明の第１実施形態では、試験停止命令は、試験動作を停止したい機能に対応して使用するメモリボックスを指定する形式とされる。また、複数の機能試験を同時に停止する場合や、１つの機能に対して複数のメモリボックスを使用して試験の実行を行っている場合には、同時停止が必要であるが、この場合には、複数のメモリボックスを指定する。
【００６７】
図２４は試験停止命令の実例を示す図、図２５は図２４に示す試験停止命令の内容を示すブロック回路図である。図２４に示す試験停止命令“Wx_EXTEST test stop in 00 out 10”は、「信号発生器４４側のメモリボックス４６−１と信号チェック器４５側のメモリボックス４７−１による試験を停止する」ことを指示している。但し、本例では、メモリボックス４６−１にはメモリボックス４６−２が連結され、メモリボックス４７−１にはメモリボックス４７−２が連結されているので、メモリボックス４６−２、４７−２も停止対象となる。
【００６８】
また、表１において、動作５の「試験動作」中の「試験状態確認」とは、信号発生器４４側のメモリボックスの試験状態を確認する動作及び信号チェック器４５側のメモリボックスの試験状態を確認する動作を意味してる。図２６はこの「試験状態確認」動作を命令する試験状態確認命令のフォーマットを示す図であり、（Ａ）は信号発生器４４側のメモリボックスの試験状態を確認するための試験状態確認命令の場合、（Ｂ）は信号チェック器４５側のメモリボックスの試験状態を確認するための試験状態確認命令の場合である。
【００６９】
図２６において、“test chck”は、「このWx_EXTEST命令は、試験状態確認命令である」ことを示している。“in メモリボックスの番号”は、「この部分は、“in”という記述に続いて試験状態を確認する信号発生器４４側のメモリボックスの番号を記述する部分である」ことを示している。“out メモリボックスの番号”は、「この部分は、“out”という記述に続いて試験状態を確認する信号チェック器４５側のメモリボックスの番号を記述する部分である」ことを示している。
【００７０】
図２７は試験状態確認命令の実例を示す図、図２８は図２７に示す試験状態確認命令の内容を示すブロック回路図である。図２７に示す試験状態確認命令“Wx_EXTEST test check out 10”は「信号チェック器４５側のメモリボックス４７−１の試験状態を確認する」を意味している。
【００７１】
このように、試験状態確認命令は、試験状態を確認したいメモリボックスに問い合わせを行うものであり、試験状態は、予めコード化され、例えば、nop（起動されていない）の場合は“００”、start（動作中）の場合は“０１”、end（終了）の場合は“１０”、stop（停止）の場合は“１１”を返すように構成される。
【００７２】
また、表１において、動作５の「試験動作」中の「試験結果出力」とは、試験実行が終了した試験対象が接続されていたメモリボックスに格納されている結果を取り出す動作を意味している。図２９はこの「試験結果出力」動作を命令する試験結果出力命令のフォーマットを示す図である。図２９において、“test result”は、「このWx_EXTEST命令は、試験結果出力命令である」ことを示している。“out メモリボックスの番号”は、「この部分は、“out”という記述に続いて試験結果出力の対象であるメモリボックスの番号を記述する部分である」ことを示している。“メモリボックスアドレス”は、「この部分は、試験結果出力を行うアドレスの先頭アドレスを記述する部分である」ことを示している。
【００７３】
図３０は試験結果出力命令の実例を示す図、図３１は図３０に示す試験結果出力命令の内容を示すブロック回路図である。図３０に示す試験結果出力命令“Wx_EXTEST test result out 10 4000”は、「信号チェック器４５側のメモリボックス４７−１のアドレス0x4000以降の試験結果を出力する」ことを指示している。
【００７４】
また、表１において、動作６の「全体リセット」は、試験回路３９の内部をリセットする動作、具体的には、前述の各種設定や実行中の試験動作なども全てキャンセルする動作を意味している。図３２は「全体リセット」を指示する全体リセット命令のフォーマットを示す図である。図３３は全体リセット命令の実例を示す図、図３４は図３３に示す全体リセットの内容を示すブロック回路図である。
【００７５】
以上のように、本発明の第１実施形態によれば、信号発生器４４が出力する試験信号をセレクタ４０を介してＩＰコア３２の通常信号入力端子に供給し、これによってＩＰコア３２の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送することができる。また、信号発生器４４が出力する試験信号をセレクタ４１を介してＩＰコア３３の通常信号入力端子に供給し、これによってＩＰコア３３の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送することができる。また、信号発生器４４が出力する試験信号をセレクタ４２を介してＩＰコア３４の通常信号入力端子に供給し、これによってＩＰコア３４の通常信号出力端子に出力される信号をセレクタ４３を介して信号チェック器４５に転送することができる。
【００７６】
したがって、ＩＰコア３２〜３４の機能試験を実速度で行うことができる。また、この場合、ＩＰコア３２〜３４の試験パターンを流用することができるので、ＩＰコア３２〜３４の再利用促進を図ることができる。
【００７７】
また、本発明の第１実施形態によれば、信号発生器４４が出力する試験信号をセレクタ４０を介してＩＰコア３２の通常信号入力端子に供給し、これによってＩＰコア３２の通常信号出力端子に出力される信号をセレクタ４１を介してＩＰコア３３の通常信号入力端子に転送し、このＩＰコア３３の通常信号入力端子の信号をセレクタ４３を介して信号チェック器４５に転送することができる。したがって、ＩＰコア３２とＩＰコア３３との接続試験を行うことができる。この場合も、ＩＰコア３２の試験パターンを流用することができるので、この点からも、ＩＰコア３２の再利用を促進することができる。
【００７８】
また、本発明の第１実施形態によれば、試験回路３９は、本発明の第１実施形態であるシステム・オン・チップ３１に搭載されているので、試験専用の外部ピンを削減することができ、コストの削減を図ることができる。
【００７９】
（第２実施形態）
図３５は本発明の第２実施形態の一部分を示すブロック回路図である。本発明の第２実施形態は、システム・イン・パッケージ（SiP：system in package）に本発明を適用したものであり、図３５中、６１は本発明の第２実施形態であるシステム・イン・パッケージ、６２〜６４は試験対象回路が形成された半導体チップ、６５は試験回路が形成された半導体チップ、ＳＤＩはスキャンデータ入力端子、ＳＤＯはスキャンデータ出力端子、ＳＣＫはスキャンクロック端子、ＳＭはスキャンモード端子、ＸＲＳＴはリセット端子である。
【００８０】
半導体チップ６５において、６６は試験回路であり、６７は試験信号を生成する信号発生器、６８は所定のノードの信号をチェックする信号チェック器、６９−１、６９−２は信号発生器６７が発生する試験信号の元となるデータの記憶に使用されるＲＯＭやＲＡＭ等のメモリボックス、７０−１、７０−２は信号チェック器６８による信号チェックの元となるデータの記憶に使用されるＲＯＭやＲＡＭ等のメモリボックス、７１は命令を解析する命令解析回路、７２は個々の動作の元となるクロックを生成するクロックジュネレータである。
【００８１】
クロックジェネレータ７２は、試験回路６６内の回路部に供給するクロックを生成するものであるが、周波数の異なる複数のクロックを同時に生成可能とされている。クロックジェネレータ７２で生成される複数のクロックは、試験対象回路で使用されるクロックと同期したクロックとされる。なお、本発明の第２実施形態においては、信号発生器６７と信号チェック器６８とは周波数の異なるクロックで動作可能とされ、また、信号入力側と信号出力側に周波数の異なるクロックが供給される半導体チップを配置することも可能とされる。
【００８２】
また、７３は半導体チップ６２の通常信号入力端子への入力信号を選択するセレクタ、７４は半導体チップ６３の通常信号入力端子への入力信号を選択するセレクタ、７５は半導体チップ６４の通常信号入力端子への入力信号を選択するセレクタ、７６は試験時に、半導体チップ６２の通常信号出力端子の信号、半導体チップ６３の通常入力端子の信号、半導体チップ６３の通常出力端子の信号又は半導体チップ６４の通常信号出力端子の信号を選択的に試験回路６６内の信号チェック器６８に転送するセレクタである。セレクタ７３〜７５は、通常モード時には、通常信号を選択し、試験モード時には、試験信号を選択するように制御される。
【００８３】
本発明の第２実施形態においては、セレクタ７３、７６を制御し、信号発生器６７が出力する試験信号をセレクタ７３を介して半導体チップ６２の通常信号入力端子に供給し、これによって半導体チップ６２の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送することにより、半導体チップ６２の機能試験を行うことができる。
【００８４】
また、セレクタ７４、７６を制御し、信号発生器６７が出力する試験信号をセレクタ７４を介して半導体チップ６３の通常信号入力端子に供給し、これによって半導体チップ６３の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送することにより、半導体チップ６３の機能試験を行うことができる。
【００８５】
また、セレクタ７５、７６を制御し、信号発生器６７が出力する試験信号をセレクタ７５を介して半導体チップ６４の通常信号入力端子に供給し、これによって半導体チップ６４の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送することにより、半導体チップ６４の機能試験を行うことができる。
【００８６】
また、セレクタ７３、７４、７６を制御し、信号発生器６７が出力する試験信号をセレクタ７４を介して半導体チップ６２の通常信号入力端子に供給し、これによって半導体チップ６３の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送し、更に、信号発生器６７が出力する試験信号をセレクタ７３を介して半導体チップ６２の通常信号入力端子に供給し、これによって半導体チップ６２の通常信号出力端子に出力される信号をセレクタ７４を介して半導体チップ６３の通常信号入力端子に転送し、この半導体チップ６３の通常信号入力端子の信号をセレクタ７６を介して信号チェック器６８に転送することにより、半導体チップ６３と半導体チップ６４との接続試験を行うことができる。
【００８７】
以上のように、本発明の第２実施形態によれば、信号発生器６７が出力する試験信号をセレクタ７３を介して半導体チップ６２の通常信号入力端子に供給し、これによって半導体チップ６２の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送することができる。また、信号発生器６７が出力する試験信号をセレクタ７４を介して半導体チップ６３の通常信号入力端子に供給し、これによって半導体チップ６３の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送することができる。また、信号発生器６７が出力する試験信号をセレクタ７５を介して半導体チップ６４の通常信号入力端子に供給し、これによって半導体チップ６４の通常信号出力端子に出力される信号をセレクタ７６を介して信号チェック器６８に転送することができる。したがって、半導体チップ６２〜６４の機能試験を実速度で行うことができる。
【００８８】
また、信号発生器６７が出力する試験信号をセレクタ７３を介して半導体チップ６２の通常信号入力端子に供給し、これによって半導体チップ６２の通常信号出力端子に出力される信号をセレクタ７４を介して半導体チップ６３の通常信号入力端子に転送し、この半導体チップ６３の通常信号入力端子の信号をセレクタ７６を介して信号チェック器６８に転送することができる。したがって、半導体チップ６２と半導体チップ６３との接続試験を行うことができる。
【００８９】
また、本発明の第２実施形態によれば、試験回路６６が形成された半導体チップ６５は、本発明の第２実施形態であるシステム・イン・パッケージ６１に搭載されているので、試験専用の外部ピンを削減することができ、コストの削減を図ることができる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態の一部分を示すブロック回路図である。
【図２】通信コントローラＩＰコアの一例を示すブロック回路図である。
【図３】接続先選択命令のフォーマットを示す図である。
【図４】接続先選択命令の実例を示す図である。
【図５】図４に示す接続先命令の内容を示すブロック回路図である。
【図６】接続先選択の他の例を示すブロック回路図である。
【図７】接続先選択の更に他の例を示すブロック回路図である。
【図８】動作クロック選択命令のフォーマットを示す図である。
【図９】動作クロック選択命令の実例を示す図である。
【図１０】図９に示す動作クロック選択命令の内容を示すブロック回路図である。
【図１１】メモリボックス連結命令のフォーマットを示す図である。
【図１２】メモリボックス連結命令の実例を示す図である。
【図１３】図１２に示すメモリボックス連結命令の内容を示すブロック回路図である。
【図１４】メモリボックス要素更新命令のフォーマットを示す図である。
【図１５】メモリボックス要素更新命令の実例を示す図である。
【図１６】図１５に示すメモリボックス要素更新命令の内容を示すブロック回路図である。
【図１７】試験ポイント設定命令のフォーマットを示す図である。
【図１８】試験ポイント設定命令の実例を示す図である。
【図１９】図１８に示す試験ポイント設定命令の内容を示すブロック回路図である。
【図２０】試験開始命令のフォーマットを示す図である。
【図２１】試験開始命令の実例を示す図である。
【図２２】図２１に示す試験開始命令の内容を示すブロック回路図である。
【図２３】試験停止命令のフォーマットを示す図である。
【図２４】試験停止命令の実例を示す図である。
【図２５】図２４に示す試験停止命令の内容を示すブロック回路図である。
【図２６】試験状態確認命令のフォーマットを示す図である。
【図２７】試験状態確認命令の実例を示す図である。
【図２８】図２７に示す試験状態確認命令の内容を示すブロック回路図である。
【図２９】試験結果出力命令のフォーマットを示す図である。
【図３０】試験結果出力命令の実例を示す図である。
【図３１】図３０に示す試験結果出力命令の内容を示すブロック回路図である。
【図３２】全体リセット命令のフォーマットを示す図である。
【図３３】全体リセット命令の実例を示す図である。
【図３４】図３３に示す全体リセット命令の内容を示すブロック回路図である。
【図３５】本発明の第２実施形態の一部分を示すブロック回路図である。
【図３６】スキャンテスト方式に対応した従来のシステム・オン・チップの一例の一部分を示すブロック回路図である。
【図３７】テストバス方式に対応した従来のシステム・オン・チップの一例の一部分を示すブロック回路図である。
【図３８】ＩＥＥＥ  Ｐ１５００に対応した従来のシステム・オン・チップの一例の一部分を示すブロック回路図である。
【符号の説明】
【００９１】
１…システム・オン・チップ
２〜４…ＩＰコア
５…ユーザ定義ロジック
６…システム・オン・チップ
７〜９…ＩＰコア
１０…ユーザ定義ロジック
１１〜１４…セレクタ
１５…システム・オン・チップ
１６〜１８…ＩＰコア
１９〜２１…ラッパー
２２…ユーザ定義ロジック
３１…システム・オン・チップ
３２〜３４…ＩＰコア
３５〜３７…ラッパー
３８…ユーザ定義ロジック
３９…試験回路
４０〜４３…セレクタ
４４…信号発生器
４５…信号チェック器
４６−１、４６−２、４７−１、４７−２…メモリボックス
４８…ラッパー命令レジスタ
４９…クロックジェネレータ
５１…通信コントローラＩＰコア
５２…シリアル通信部
５３…ＣＰＵインタフェース
５４…物理インタフェース処理部
５５…シリアライザ／デシリアライザ
５６…速度変換バッファ
５７…バッファメモリ
５８…コントローラ
６１…システム・イン・パッケージ
６２〜６５…半導体チップ
６６…試験回路
６７…信号発生器
６８…信号チェック器
６９−１、６９−２、７０−１、７０−２…メモリボックス
７１…命令解析回路
７２…クロックジュネレータ
７３〜７６…セレクタ
【図１】
2009168482.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009168482.tif 000013
【図１１】
2009168482.tif 000014
【図１２】
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【図１３】
2009168482.tif 000016
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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