(57)【要約】【課題】不揮発性メモリの消去動作における基板電流の最大値を低減すること。【解決手段】本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。不揮発性メモリは、ソース電極とゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を備える。前記消去モードにおいて、ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。【選択図】図１
2009163829.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層と、
前記電荷トラップ層の上に配置されたゲート電極とを有する不揮発性メモリセルがアレイ状に複数配列されて成る不揮発性メモリであって、
前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路を備え、
前記消去モードにおいて、前記ゲート電極に電圧の印加を開始してから当該ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間が、前記ソース電極に電圧の印加を開始してから当該ソース電極の電圧が所定電圧に達するまでの期間よりも長くされる、不揮発性メモリ。
【請求項２】
半導体基板に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層と、
前記電荷トラップ層の上に配置されたゲート電極とを有する不揮発性メモリセルがアレイ状に複数配列されて成る不揮発性メモリであって、
前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路とを備え、
前記消去モードにおいて、前記ソース電極及び前記ゲート電極に電圧を印加し、前記ゲート電極に電圧の印加を開始してから当該電圧が消去に必要な第一電圧に達するまでのタイミングが、前記ソース電極に電圧の印加を開始してから当該ソース電極の電圧が消去に必要な第二電圧に達するまでのタイミングよりも遅くされる、不揮発性メモリ。
【請求項３】
前記制御回路は、前記ソース電極に電圧の印加を開始した後に、前記ゲート電極に電圧の印加を開始する請求項１又は２記載の不揮発性メモリ。
【請求項４】
半導体基板に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層と、
前記電荷トラップ層の上に配置されたゲート電極とを有する不揮発性メモリセルがアレイ状に複数配列されて成る不揮発性メモリであって、
前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路とを備え、
前記消去モードにおいて、前記ゲート電極への電圧印加タイミングが、前記ソース電極への電圧印加タイミングよりも遅くされる、不揮発性メモリ。
【請求項５】
前記ゲート電極への電圧印加は、抵抗素子を介して行われる請求項１乃至４の何れか１項に記載の不揮発性メモリ。
【請求項６】
請求項１乃至５の何れか１項に記載の不揮発性メモリと、
前記不揮発性メモリに接続されたバスと、
前記バスを介して前記不揮発性メモリにアクセス可能な中央処理装置とを有するマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み及び消去可能な不揮発性メモリの消去技術に関し、例えば、フラッシュメモリ又はそのフラッシュメモリを搭載するマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
不揮発性メモリには、電源を切っても書き込んだデータを記憶し続けるフラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等がある。これら不揮発性メモリを搭載する半導体装置には、例えば、データの書き込み、読み出しや消去用の各種ドライバ回路や各種レベルの電圧を形成するためのチャージポンプ回路等が搭載される。その一例として、特許文献１では、電荷を蓄積したトラップ膜にホットホールを注入して、記憶したデータを消去するための消去ドライバ回路を半導体装置に搭載している。
【０００３】
【特許文献１】特開２００５−１７５０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不揮発性メモリの消去技術には、例えば、書き込み処理によって生成されるホットエレクトロンを注入した電荷トラップ層に、バンド間トンネリング現象に起因して生成されるホットホールを注入して、ホットエレクトロンを消去する方法がある。この方法は、ＢＴＢＴ−ＨＨＩ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ−Ｈｏｔ  Ｉｎｊｅｃｔｉｏｎ）と称される。この方法を採用する半導体装置は、高速な消去動作を可能とするが、消去動作によって消費する基板電流の最大値が大きくなる。そのため、消去のための所定電圧を形成するチャージポンプ回路は、基板電流における大電流を許容可能な回路構成としなければならない。大電流を許容可能な回路は、ゲートサイズの大きなトランジスタ若しくは互いに並列接続された多数のトランジスタを必要とするため、チップを占有する面積が大きくなってしまう。このことは、半導体装置の縮小化を阻害することとなる。
【０００５】
本発明の目的は、不揮発性メモリの消去動作における基板電流の最大値を低減するための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、本発明の不揮発性メモリは、半導体基板に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層と、前記電荷トラップ層上に配置されたゲート電極とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。前記不揮発性メモリは、前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路を備える。前記消去モードにおいて、前記ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間が、前記ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、不揮発性メモリの消去動作における基板電流の最大値を低減することができる。
【発明を実施するための最良の形態】
【００１１】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明の代表的な実施の形態に係る不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）を有する。前記不揮発性メモリは、前記ソース電極と前記ドレイン電極の間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層（５２）と、前記電荷トラップ層の上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。前記不揮発性メモリは、前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を有する。前記消去モードにおいて、前記ゲート電極に電圧の印加を開始してから当該ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、前記ソース電極に電圧の印加を開始してから当該ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。従って、前記ゲート電極と前記ソース電極間における急激な電圧印加を回避することができるので、前記不揮発性メモリの消去動作における基板電流の最大値を低減することができる。
【００１３】
〔２〕本発明の別の観点による不揮発性メモリは、半導体基板に形成されたソース電極及びドレイン電極を有する。前記不揮発性メモリは、前記ソース電極と前記ドレイン電極の間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層と、前記電荷トラップ層の上に配置されたゲート電極とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。前記不揮発性メモリは、前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路を有する。前記消去モードにおいて、前記ソース電極及び前記ゲート電極に電圧を印加し、前記ゲート電極に電圧の印加を開始してから当該電圧が消去に必要な第一電圧に達するまでのタイミングが、前記ソース電極に電圧の印加を開始してから当該ソース電極の電圧が消去に必要な第二電圧に達するまでのタイミングよりも遅くされる。これによって、前記不揮発性メモリの消去動作における前記基板電流の最大値を低減することができる。
【００１４】
一つの具体的な形態として、前記制御回路は、前記ソース電極に電圧の印加を開始した後に、前記ゲート電極に電圧の印加を開始する。
【００１５】
〔３〕本発明の別の観点による不揮発性メモリは、半導体基板に形成されたソース電極及びドレイン電極を有する。前記不揮発性メモリは、前記ソース電極と前記ドレイン電極の間の前記半導体基板上に形成され電荷を蓄積可能な電荷トラップ層と、前記電荷トラップ層の上に配置されたゲート電極とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。前記不揮発性メモリは、前記ソース電極と前記ゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路を備える。前記消去モードにおいて、前記ゲート電極への電圧印加タイミングが、前記ソース電極への電圧印加タイミングよりも遅くされる。従って、前記不揮発性メモリの消去動作において、前記基板電流の最大値を減少させることができる。
【００１６】
一つの具体的な形態として、前記制御回路は前記ゲート電極に接続された抵抗素子を含み、前記ゲート電極への電圧印加は前記抵抗素子を介して行われる。これによって、前記ゲート電極の電圧が前記消去に必要な電圧に達するまでの期間（６３）を、前記ソース電極の電圧が前記消去に必要な電圧に達するまでの期間（６４）よりも容易に長くすることができる。
【００１７】
〔４〕前記不揮発性メモリ（２）と、前記不揮発性メモリに接続されたバス（２０）、（２１）と、前記バスを介して前記不揮発性メモリにアクセス可能な中央処理装置（３）とを含んで、マイクロコンピュータ（１）を構成することができる。
【００１８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００１９】
図１には、本発明に係る不揮発性メモリを搭載するマイクロコンピュータ１が例示される。前記マイクロコンピュータ１は、例えばフラッシュメモリ内蔵シングルチップのマイクロコンピュータであって、不揮発性メモリの一つであるフラッシュメモリ（ＦＬＡＳＨ）２や中央処理装置（ＣＰＵ）３等を有する。前記中央処理装置３は、その内部に、制御理論（ＣＮＴＬＯＧＩＣ）４を有し、リードオンリーメモリ（ＲＯＭ）５に格納されたプログラム等に基づいて前記マイクロコンピュータ１の制御を行う。前記リードオンリーメモリ５は、前記中央処理装置３の動作プログラムや前記動作プログラムに必要な固定データを格納する。また、前記マイクロコンピュータ１は、ランダムアクセスメモリ（ＲＡＭ）６、ダイレクトアクセスコントローラ（ＤＭＡＣ）７、シリアルコミュニケーションインタフェース回路（ＳＣＩ）８、タイマ（ＴＩＭＥＲ）９、クロックパルスジェネレーション回路（ＣＰＧ）１０を有する。前記ランダムアクセスメモリ６は、前記中央処理装置３による前記動作プログラムの実行で処理されるデータを保存し、また、前記中央処理装置３の演算過程での一時的な記憶領域すなわち作業領域ともなる。また、前記ダイレクトアクセスコントローラ７は、前記リードオンリーメモリ５や前記ランダムアクセスメモリ６と、外部メモリとの間でデータを所定のブロック単位で転送する制御を行う。また、前記シリアルコミュニケーションインタフェース回路８は、外部装置との間でシリアル通信を行う。前記タイマ９は、設定された時間をカウントし、設定時間に達するとフラグのセットや割り込み要求を発生させる。前記クロックパルスジェネレーション回路１０は、特定の周波数のクロック信号を生成し、これを前記マイクロコンピュータ１のシステムクロックとしてクロックライン１０＿１に供給する。
【００２０】
前記マイクロコンピュータ１は、外部との接続を行うための入出力端子である入出力ポート（ＩＯＰ）１１〜１９を有する。前記フラッシュメモリ２、前記中央処理装置３、前記リードオンリーメモリ５、前記ランダムアクセスメモリ６、前記ダイレクトアクセスコントローラ７及び前記入出力ポート１１〜１９は、それぞれメインアドレスバス（ＩＡＢ）２０とメインデータバス（ＩＤＢ）２１を介して接続される。また、前記タイマ９や前記シリアルコミュニケーションインタフェース回路８等の周辺回路と入出力ポート１１〜１９は、それぞれ周辺アドレスバス（ＰＡＤ）２２と周辺データバス（ＰＤＢ）２３を介して接続されている。さらに、バスシーケンスコントローラ（ＢＳＣ）２４は、前記メインアドレスバス２０及び前記メインデータバス２１と、前記周辺アドレスバス２２及び前記周辺データバス２３との間で信号の転送を制御すると共に、各々のバスの状態を制御する。
【００２１】
図２には、フラッシュメモリ２の機能ブロックの一例が示される。図２において、アドレス信号や制御用信号等の各種配線は省略している。前記フラッシュメモリ２は、特に制限されないが、単結晶シリコン等の１個の半導体基板３０に、ＭＯＳ構造集積回路製造技術によって形成されている。前記フラッシュメモリ２は、フラッシュメモリアレイ（ＦＭＡ）３１を有する。前記フラッシュメモリアレイ３１は、アレイ状に配置された複数の不揮発性メモリセルからなる。
【００２２】
前記フラッシュメモリ２は、電源回路（ＰＷ）３２、制御回路（ＣＮＴ）３３、入出力回路（ＩＯ）３４、アドレスバッファ（ＡＤＢ）３５を有する。前記電源回路３２は、チャージポンプ回路を含み、書き込み、消去等に用いられる各種レベルの電圧を生成する。前記制御回路３３は、外部から入力される制御用信号を取り込み、前記制御用信号の状態に応じて、このフラッシュメモリ２の各部の動作を制御する。特に本例において、前記制御回路３３は消去モードを有し、この消去モードにおいて、前記電源回路３２の動作が制御されることで、消去に必要な電圧が各部に供給されるようになっている。前記入出力回路３４には、フラッシュメモリアレイ３１に対する読み出しデータ、書き込みデータなどの各種信号が入出力される。前記アドレスバッファ３５は、外部から入力されるアドレスを一時的に格納し、Ｘデコーダ（ＸＤＣ）３６とＹデコーダ（ＹＤＣ）３７がそれぞれ接続されている。前記Ｘデコーダ３６は、前記アドレスバッファ３５から出力されたロウアドレスに基づいてデコードを行う。前記Ｙデコーダ３７は前記アドレスバッファ３５から出力されたカラムアドレスに基づいてデコードを行う。さらに、前記フラッシュメモリ２は、例えば、読み出し又はベリファイに用いられる読み出し回路を備えている。この読み出し回路は、読み出し用電源回路（ＲＰＷ）３８、カラムスイッチ回路（ＣＳＷ）３９及びセンスアンプ（ＳＡ）４０等を有する。書き込み回路（ＷＣ）４１は、入出力回路３４を介して入力された書き込みデータをラッチして、データの書き込みの制御を行う。
【００２３】
図３には、前記フラッシュメモリアレイ３１の概略図が例示される。前記フラッシュメモリアレイ３１は、メモリ部（ＭＥＭ）３１＿０〜３１＿７、共通ソース線ＣＳＬ０〜ＣＳＬ７及びメモリゲート線ＭＧＬ０〜ＭＧＬ７を有する。前記メモリ部３１＿０はアレイ状に配列する複数の不揮発性メモリセルＭＣを有する。前記複数の不揮発性メモリセルＭＣのソース電極には対応する前記共通ソース線ＣＳＬ０が接続され、ゲート電極には対応する前記メモリゲート線ＭＧＬ０〜ＭＧＬ７が接続される。前記メモリ部３１＿１〜３１＿７の構成は、前記メモリ部３１＿１〜３１＿７に対応する前記共通ソース線ＣＳＬ１〜ＳＬ７に接続される他は、前記メモリ部３１＿０と同様である。
【００２４】
図４には、前記電源回路３２の概略図が例示される。前記電源回路３２は、書き込み用電源回路（ＷＰＷ）３２＿１、消去用電源回路（ＣＰＷ）３２＿２及び電圧選択回路（ＳＥＬ）３２＿３を有する。前記書き込み用電源回路３２＿１は、前記フラッシュメモリ２の書き込み動作に必要な電圧を生成し、前記電圧選択回路３２＿３に出力する。前記消去用電源回路３２＿２は、前記フラッシュメモリ２の消去動作に必要な電圧を生成し、前記電圧選択回路３２＿３に出力する。前記電圧選択回路３２＿３は、前記制御回路３３によって出力される信号に基づいて、前記書き込み用電源回路３２＿１、前記消去用電源回路３２＿２又は前記読み出し用電源回路３８が出力する各種電圧を前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に供給する。図５には、前記電圧選択回路３２＿３の出力電圧を前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に供給するときの回路が例示される。前記フラッシュメモリアレイ３１は、それぞれ前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に対応して接続される抵抗素子Ｒ１＿１〜１＿８及び前記抵抗素子Ｒ１＿１〜１＿８に対応して接続されるスイッチＳＷ１＿１〜ＳＷ１＿８を有する。前記抵抗素子Ｒ１＿１〜Ｒ１＿８は、特に制限されないが、ポリシリコン抵抗とすることができる。前記スイッチＳＷ１＿１〜ＳＷ１＿８は、ＭＯＳトランジスタによって形成することができる。前記スイッチＳＷ１＿１〜ＳＷ１＿８は、前記Ｘデコーダ３６が出力する信号に基づいて選択的にオンされ、前記電圧選択回路３２＿３に結合可能とされる。従って、前記電圧選択回路３２＿３の出力電圧は、前記Ｘデコーダによって前記スイッチＳＷ１＿１〜ＳＷ１＿８が選択的に選択され、選択された前記スイッチＳＷ１＿１〜ＳＷ１＿８に対応する前記抵抗素子Ｒ１＿１〜Ｒ１＿８を介して、前記抵抗素子Ｒ１＿１〜Ｒ１＿８に対応する前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に供給される。前記共通ソース線ＣＳＬ１〜ＳＬ７には、前記抵抗素子Ｒ１＿１〜Ｒ１＿８に対応する抵抗素子は接続されていない。前記電圧選択回路３２＿３の出力電圧が前記共通ソース線ＣＳＬ０〜ＣＳＬ７に供給される時、前記Ｘデコーダ３６が出力するソース線選択信号に基づいてスイッチが選択的にオンされる。これによって、前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に前記電圧選択回路３２＿３の電圧を供給するタイミングを、前記共通ソース線ＣＳＬ０〜ＣＳＬ７に前記電圧選択回路３２＿３の電圧を供給するタイミングよりも遅延させることができる。
【００２５】
図７には、前記フラッシュメモリアレイ３１の構成が例示される。前記フラッシュメモリアレイ３１は、半導体基板３０に、メモリゲート電極（ＭＧ）５０、コントロールゲート電極（ＣＧ）５１、ＯＮＯ膜（酸化膜−チッ化膜−酸化膜からなる積層膜）からなる電荷トラップ層５２、ソース電極５３、ドレイン電極５４、素子分離領域（ＳＴＩ）が形成される。前記電圧選択回路３２＿３は、前記制御回路３３が出力する信号に基づいて、前記メモリゲート電極５０、前記コントロールゲート電極５１、前記ソース電極５３、前記ドレイン電極５４への電圧印加を制御する。それによる前記電荷トラップ層の前記ＯＮＯ膜中に電荷の蓄積や消去が制御され、前記フラッシュメモリ２の書き込み、読み出しや消去動作が行われる。
【００２６】
図８には、図７におけるＡ−Ａ’で切断した不揮発性メモリセルの断面が示される。前記不揮発性メモリセルには、前記半導体基板３０にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）と呼ばれる低濃度領域と高濃度領域を有する拡散層が形成され、前記拡散層に前記ソース電極５３と前記ドレイン電極５４が形成される。また、前記半導体基板３０に、前記メモリゲート電極５０、前記コントロールゲート電極５１、前記電荷トラップ層５２が配置される。前記電荷トラップ層５２は、前記メモリゲート５０と前記コントロールゲート電極５１との間と、前記メモリゲート電極５０と前記半導体基板３０との間にＬ字状に形成される。前記メモリゲート電極５０、前記コントロールゲート電極５１、前記ソース電極５３、前記ドレイン電極５４には、前記フラッシュメモリ２の書き込み、読み出し、消去動作に対応する所定電圧を供給するための端子、即ち、メモリゲート端子５５、コントロールゲート端子５６、ソース端子５７、ドレイン端子５８がそれぞれ形成される（以下、各端子の電圧をそれぞれＶｍｇ、Ｖｃｇ、Ｖｓ、Ｖｄと称する）。前記不揮発性メモリセルは、スプリットゲート型構造であるため、前記メモリゲート電極５０と前記コントロールゲート電極５１の両方のゲートをオンにすることによって、書き込み、読み出し、消去動作が行われる。前記不揮発性メモリセルの書き込み、読み出し、消去動作は、例えば、図９に示されるように各端子に対して所定電圧が供給されることで可能とされる。前記不揮発性メモリセルの書き込み動作において、前記コントロールゲート端子５６にＶｃｇ＝１Ｖ、前記メモリゲート端子５５にＶｍｇ＝１０Ｖ、前記ドレイン端子５８にＶｄ＝０．４Ｖ、前記ソース端子５７にＶｓ＝４．５Ｖ、前記半導体基板３０にＶｓｕｂ＝０Ｖの電圧がそれぞれ供給され、前記電荷トラップ層５２に電荷（ホットエレクトロン）が蓄積される。前記不揮発性メモリセルの読み出し動作において、前記コントロールゲート端子５８にＶｃｇ＝１．５Ｖ、前記メモリゲート端子５５にＶｍｇ０Ｖ、前記ドレイン端子５８にＶｄ＝１Ｖ、前記ソース端子５７にＶｓ＝０Ｖ、前記半導体基板３０にＶｓｕｂ＝０Ｖの電圧がそれぞれ供給される。前記不揮発性メモリセルの消去動作では、前記コントロールゲート端子５６にＶｃｇ＝０Ｖ、前記メモリゲート端子５５にＶｍｇ＝−７Ｖ、前記ドレイン端子５８にＶｄ＝１．５Ｖ、前記ソース端子５７にＶｓ＝４Ｖ、前記半導体基板３０にＶｓｕｂ＝０Ｖの電圧が供給される。
【００２７】
次に、前記不揮発性メモリセルの消去動作について図１０に基づいて詳述する。ＭＯＳ型トランジスタのソース電極とドレイン電極はそれに印加される電圧の高低によって決まる相対的な呼び名であり、本明細書では、読出し動作において電流が流れる下流の端子を便宜上ソース電極と称する。図１０のスプリットゲート型のＯＮＯ構造を有する不揮発性メモリセルの場合には消去動作においてメモリゲート側の電極５３とメモリゲート電極の間に高電界を形成するようにする。
【００２８】
既に述べたように、前記不揮発性メモリセルの消去モードにおいて、前記コントロールゲート端子５６にＶｃｇ＝０Ｖ、前記メモリゲート端子５５にＶｍｇ＝−７Ｖ、前記ドレイン端子５８にＶｄ＝１．５Ｖ、前記ソース端子５７にＶｓ＝４Ｖ、前記半導体基板３０にＶｓｕｂ＝０Ｖの電圧が供給される。これによって、前記ソース電極５３では、非常に大きい電界によってバンド間トンネリング現象が起こり、ホットホールが発生する。前記ホットホールの一部は、前記メモリゲート電極５０側の非常に大きい電界により前記メモリゲート電極５０側に引き込まれ、前記電荷トラップ層５２に注入される。そして、前記電荷トラップ層５２に蓄積されているホットエレクトロンが前記ホットホールによって消去される。このようにＢＴＢＴ−ＨＨＩによる消去動作においてホットホールは端子５３の接続部分で初期的に発生し、チャネルに向かって加速され、ほとんどのホットホールは前記電荷トラップ層５２に注入されるが、一部のホール等は基板電流Ｉｓｕｂとして流れる。本例では、以下に詳述するように、前記メモリゲート端子５５に供給する電圧Ｖｍｇを制御することによって前記基板電流Ｉｓｕｂの最大値の低減を図る。
【００２９】
図１１には、前記メモリゲート端子５５と前記ソース端子５７とに消去に必要な電圧を印加するタイミングチャートが例示される。縦軸に前記メモリゲート端子５５の電圧Ｖｍｇと前記ソース端子５７の電圧Ｖｓが示され、横軸に時間（ｔｉｍｅ）が示される。波形６０の前記メモリゲート端子５５の電圧Ｖｍｇと波形６２の前記ソース端子５７の電圧Ｖｓは、前記不揮発性メモリセルの消去動作が開始されるまでＶｍｇ＝０Ｖ、Ｖｓ＝０Ｖとされる（時刻ｔ０〜ｔ１）。前記消去モードにおいて、前記電圧選択回路３２＿３は、前記制御回路３３が出力する信号に基づいて、前記メモリゲート端子５５と前記ソース端子５７に電圧の印加を開始する（時刻ｔ１）。前記制御回路３３は、前記波形６２における前記ソース端子５７の電圧ＶｓがＶｓ＝０Ｖ（時刻ｔ１）からＶｓ＝４Ｖ（時刻ｔ２）に変化するまでの立上り期間６４よりも、前記波形６０における前記メモリゲート端子５５の電圧ＶｍｇがＶｍｇ＝０Ｖ（時刻ｔ１）からＶｍｇ＝−７Ｖ（時刻ｔ３）に変化するまでの立下り期間６３の方が長くなるように電圧の印加制御を行う。例えば、前記フラッシュメモリアレイ３１に含まれる抵抗素子及び回路の寄生容量との時定数によって前記電圧選択回路３２＿３から出力される電圧パルス状の電圧波形が変形されることで電圧波形６０を得ることができる。次に、前記メモリゲート端子５５の電圧Ｖｍｇと前記ソース端子５７の電圧Ｖｓがそれぞれ前記消去に必要な電圧（Ｖｍｇ＝−７Ｖ、Ｖｓ＝４Ｖ）に達した後に、各端子の電圧は前記消去に必要な電圧から０Ｖに変化されることで、前記消去動作が終了される（ｔ５）。
【００３０】
上記のように本例では、前記メモリゲート端子５５に電圧を印加する前記立下り期間６３が前記ソース端子５７に電圧を印加する前記立上り期間６４よりも長くなるように電圧の印加制御を行った。以下、その理由について詳述する。
【００３１】
図１２には、前記メモリゲート端子５５の電圧Ｖｍｇが０Ｖから消去に必要な電圧に達するまでの前記立下り時間６３を変化させたときの電圧波形が示される。縦軸には、前記メモリゲート端子５５の電圧Ｖｍｇと前記ソース端子５７の電圧Ｖｓが示され、横軸には時間（ｔｒ）が示される。図１２では、前記消去に必要な電圧として、前記メモリゲート端子５５にＶｍｇ＝−７Ｖ、前記ソース端子５７にＶｓ＝４Ｖの電圧を供給することとする。図１２（ａ）には、前記メモリゲート端子５５の電圧Ｖｍｇが０Ｖから−７Ｖに変化する立下り時間６３を０．５μｓ、３０μｓ、６０μｓとしたきの電圧波形が示される。また、前記消去動作の終了における前記メモリゲート端子５５の電圧Ｖｍｇが−７Ｖから０Ｖに変化する立上り時間は、前記立下り時間に対応して０．５μｓ、３０μｓ、６０μｓとされる。図１２（ｂ）には、前記メモリゲート端子５５の消去動作において、前記ソース端子５７の電圧Ｖｓが０Ｖから４Ｖに変化する立上り時間６４を０．５μｓとしたときの電圧波形が示される。また、前記ソース端子５７の電圧Ｖｓが４Ｖから０Ｖに変化する立下り時間は、０．５μｓとされる。
【００３２】
図１３には、前記ソース端子５７の電圧Ｖｓが０Ｖから消去に必要な電圧に達するまでの立上り時間６４を変化させたときの電圧波形が示される。縦軸には、前記メモリゲート端子５５の電圧Ｖｍｇと前記ソース端子５７の電圧Ｖｓが示され、横軸には時間（ｔｒ）が示される。図１３では、図９と同様に前記消去に必要な電圧として、前記メモリゲート端子５５にＶｍｇ＝−７Ｖ、前記ソース端子５７にＶｓ＝４Ｖの電圧を供給することとする。図１３（ａ）には、前記メモリゲート端子５５の電圧Ｖｍｇが０Ｖから−７Ｖに変化する立下り時間６３を０．５μｓとしたときのタイミングチャートが示される。また、前記消モードの終了における前記メモリゲート端子５５の電圧Ｖｍｇが−７Ｖから０Ｖに変化する立上り時間は０．５μｓとされる。図１３（ｂ）には、前記ソース端子５７の電圧Ｖｓが０Ｖから４Ｖに変化する立上り時間６４を０．５μｓ、３０μｓ、６０μｓとしたときの電圧波形が示される。また、前記ソース端子５７の電圧Ｖｓが４Ｖから０Ｖに変化する立下り時間は、前記立上り時間に対応して０．５μｓ、３０μｓ、６０μｓとされる。
【００３３】
図１４には、図１２における前記メモリゲート端子５５の電圧Ｖｍｇが０Ｖから−７Ｖに達するまでの立下り時間６３を変化させたときと、図１３における前記ソース端子５７の電圧Ｖｓが０Ｖから７Ｖに達するまでの立上り時間６４を変化させたときの前記基板電流Ｉｓｕｂの最大値の特性が例示される。縦軸には、前記基板電流Ｉｓｕｂの値が示され、横軸には時間（ｔｉｍｅ）が示される。前記ソース端子５７に印加される電圧の前記立上り時間６４を０．５μｓ、３０μｓ、６０μｓと長くするに従い前記基板電流Ｉｓｕｂの最大値は順に減少している。また、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を０．５μｓ、３０μｓ、６０μｓと長くするに従い前記基板電流Ｉｓｕｂの最大値は順に減少している。さらに、前記ソース端子５７に印加される電圧の前記立上り時間６４を長くするよりも、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を長くすることによって、前記メモリゲート端子５５と前記ソース端子５７間における急激な電圧印加を回避することができから、前記基板電流Ｉｓｕｂの最大値が減少する。従って、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を前記ソース端子５７に印加される電圧の前記立上り時間６４より長くすることによって、前記基板電流Ｉｓｕｂの最大値を効率的に低減することができる。
【００３４】
図１５には、図１４における前記メモリゲート端子５５に印加される電圧の前記立下り時間６３と前記ソース端子５７に印加される電圧の前記立上り時間６４をそれぞれ０．５μｓ、３０μｓ、６０μｓとしたときの前記基板電流Ｉｓｕｂの最大値との関係が示される。縦軸には前記基板電流Ｉｓｕｂの最大値が示され、横軸には前記ソース端子５７と前記メモリゲート端子５５に印加される電圧の前記立上り、下り時間（ｔｒ）が示される。前記ソース端子５７に印加される電圧の前記立上り時間６４を３０μｓとしたときの前記基板電流Ｉｓｕｂの最大値は、前記ソース端子５７に印加される電圧の前記立上り時間６４を０．５μｓとしたときの前記基板電流Ｉｓｕｂの最大値に比べ、前記基板電流Ｉｓｕｂの最大値を８％低減することができる。また、前記ソース端子５７に印加される電圧の前記立上り時間６４を６０μｓとしたときの前記基板電流Ｉｓｕｂの最大値は、前記ソース端子５７に印加される電圧の前記立上り時間６４を０．５μｓとしたときの前記基板電流Ｉｓｕｂの最大値に比べ、前記基板電流Ｉｓｕｂの最大値を１８％低減することができる。一方、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を３０μｓとしたときの前記基板電流Ｉｓｕｂの最大値は、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を０．５μｓとしたときの前記基板電流Ｉｓｕｂの最大値に比べ、前記基板電流Ｉｓｕｂの最大値を４０％低減することができる。また、前記メモリゲート端子５５に印加される電圧の前記立下り時間６４を６０μｓとしたときの前記基板電流Ｉｓｕｂの最大値は、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を０．５μｓとしたときの前記基板電流Ｉｓｕｂの最大値に比べ、前記基板電流Ｉｓｕｂの最大値を５３％低減することができる。
【００３５】
図１６には、前記メモリゲート端子５５と前記ソース端子５７に、電圧の印加を開始してから消去に必要な電圧に達するまでの時間を変化させて電圧を供給したときにおける前記フラッシュメモリ２の消去速度依存性が示される。縦軸には前記メモリゲート端子５５に印加される電圧の前記立下り時間６３と前記ソース端子５７に印加される電圧の前記立上り時間６４の前記基板電流Ｉｓｕｂによる閾値電圧が示され、横軸には前記フラッシュメモリ２の消去時間（ｔ）が示される。図１６には、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３と前記ソース端子５７に印加される電圧の前記立上り時間６４がそれぞれ０．５μｓのときの前記フラッシュメモリ２の消去速度が参照プロットとして示されている。前記フラッシュメモリ２の消去速度が１０−７ｓのときにおいて、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３又は前記ソース端子５７に印加される電圧の前記立上り時間６４をそれぞれ０．５μｓ、３０μｓ、６０μｓとしたときの前記閾値電圧に差は認められない。一方、前記消去速度が２００μｓのときにおいては、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３又は前記ソース端子５７に印加される電圧の前記立上り時間６４をそれぞれ０．５μｓ、３０μｓ、６０μｓとしたときの前記閾値電圧に差が認められる。
【００３６】
図１７には、図１６における前記消去速度が２００μｓときの電圧パルスの依存性が示される。縦軸には、前記消去速度が１０−７ｓのときの前記メモリゲート端子５５に印加される電圧の前記立下り時間６３と前記ソース端子５７に印加される電圧の前記立上り時間６４を０．５μｓ、３０μｓ、６０μｓとしたときの閾値電圧から前記消去速度２００μｓのときのそれぞれの前記閾値電圧を引いた値（以下、閾値電圧の差分値と称する）が示される。また、横軸には前記ソース端子５７と前記メモリゲート端子５５に印加される電圧の前記立上り、下り時間（ｔｒ）が示される。前記メモリゲート端子５５に印加される電圧の前記立下り時間６３と前記ソース端子５７に印加される電圧の前記立上り時間６４がそれぞれ０．５μｓと３０μｓのときでは、前記閾値電圧の差分値に大きな変化が見られない。前記メモリゲート端子５５に印加される電圧の前記立下り時間６３と前記ソース端子５７に印加される電圧の前記立上り時間６４がそれぞれ６０μｓのときでは、前記ソース端子５７に印加される電圧の前記立上り時間６４を６０μｓとするも前記メモリゲート端子５５に印加される電圧の前記立上り時間６３を６０μｓとした方が、前記閾値電圧の差分値が大きい。従って、前記ソース端子５７に印加される電圧の前記立上り時間６４を長くするよりも、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を長くする方が、消去速度の低下は少なくて済む。
【００３７】
以上の説明によれば、前記メモリゲート端子５５に印加される電圧の前記立下り時間６３を、前記ソース端子５７に印加される電圧の前記立上り時間６４よりも長くすることによって、前記基板電流Ｉｓｕｂの最大値を低減することができる。従って、消去のための所定電圧を形成するチャージポンプ回路による電流の許容範囲を減少することができる。これによって、前記チャージポンプ回路を構成するトランジスタのゲートサイズを小さくでき、若しくは互いに並列接続された前記トランジスタの数を減少することができるので、図２における前記電源回路３２の面積を縮小することができる。また、元のチャージポンプ回路をそのまま使用する場合には、前記基板電流Ｉｓｕｂの最大値を低減することによって、前記フラッシュメモリアレイ３１の一括消去できる範囲を拡大することができる。
【００３８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３９】
前記電荷トラップ層５２は前記ＯＮＯ膜を例に説明したが、不揮発性メモリの構造に応じて導電性又は絶縁性の膜を前記電荷トラップ層５２として使用してもよい。また、前記不揮発性メモリセルはスプリットゲート型構造について説明したが、例えばスタックドゲート型の不揮発性メモリセルにも適用することができる。上記で説明した図５における前記電圧選択回路３２＿３の出力電圧を前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に供給するときの回路構成は、例えば図６に例示される回路構成としても良い。具体的には、図６における前記フラッシュメモリアレイ３１は、前記メモリゲート端子５５に接続されたメモリゲート線ＭＧＬ０〜ＭＧＬ７と、それぞれ前記メモリゲート線ＭＧＬ０〜ＭＧＬ７に対応して設けられた複数のスイッチＳＷ２＿１〜ＳＷ２＿８を有する。前記スイッチＳＷ２＿１〜ＳＷ２＿８は、前記Ｘデコーダが出力する信号に基づいて選択的にオンされ、１個の抵抗素子Ｒ２に結合可能とされる。前記抵抗素子Ｒ２は、前記電圧選択回路３２＿３に接続され、前記電圧選択回路３２＿２の出力電圧を受ける。従って、図５の回路構成において、前記抵抗素子Ｒ１＿１〜１＿８の数は前記スイッチＳＷ１＿１〜ＳＷ１＿８の個数分必要とするが、図６では１個の前記抵抗素子Ｒ２で済ませることができる。本発明の消去モードにおける他の制御として、上記には詳述に説明していないが、前記制御回路３３の制御により、図１１の波形６１に示される様に、前記ソース端子５７に電圧を印加し（時刻ｔ２）、所定時間経過後に前記メモリゲート端子５５への電圧印加を開始してもよい（時刻ｔ４）。これによって、上記と同様の効果が得られる。本発明は、不揮発性メモリを内蔵する半導体装置に適用できる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る不揮発性メモリの一例とされるフラッシュメモリを搭載するマイクロコンピュータを例示するブロック図である。
【図２】前記フラッシュメモリの構成を示すブロック図である。
【図３】前記フラッシュメモリに有するフラッシュメモリアレイの概略図である。
【図４】前記フラッシュメモリに有する電源回路の概略図である。
【図５】前記電源回路に有する電圧選択回路が出力する電圧をメモリゲート線に供給するときの回路図である。
【図６】前記電源回路に有する電圧選択回路が出力する電圧をメモリゲート線に供給するときの別の回路図である。
【図７】前記フラッシュメモリにおける主要部の平面図である。
【図８】図７におけるＡ−Ａ’で切断した不揮発性メモリセルの断面図である。
【図９】前記フラッシュメモリの書き込み、読み出し、消去動作において、各電極に供給する電圧の波形図ある。
【図１０】前記不揮発性メモリセルの消去動作の説明図である。
【図１１】前記不揮発性メモリセルのメモリゲート端子とソース端子とに消去に必要な電圧を印加するタイミングチャートである。
【図１２】前記不揮発性メモリセルのメモリゲート端子の電圧が０Ｖから消去に必要な電圧に達するまでの立下り時間を変化させたときの電圧波形図である。
【図１３】前記不揮発性メモリのソース端子の電圧Ｖｓが０Ｖから消去に必要な電圧に達するまでの立上り時間を変化させたときの電圧波形図である。
【図１４】図８におけるメモリゲート端子の電圧Ｖｍｇの立下り時間を変化させたときと、図９におけるソース端子の電圧Ｖｓの立上り時間を変化させたときの基板電流Ｉｓｕｂの最大値を示す特性図である。
【図１５】図１０におけるメモリゲート端子に印加される電圧の立下り時間及びソース端子に印加される電圧の立上り時間と基板電流Ｉｓｕｂの最大値との関係を示す説明図である。
【図１６】前記フラッシュメモリの消去時間と閾値との関係を示す特性図である。
【図１７】前記消去時間を２００μｓとしたときのメモリゲート端子の電圧Ｖｍｇの立下り時間及びソース端子の電圧Ｖｓの立上り時間に対する閾値変化の説明図である。
【符号の説明】
【００４１】
１  マイクロコンピュータ
２  フラッシュメモリ
３  中央処理装置
４  制御理論
５  リードオンリーメモリ
６  ランダムアクセスメモリ
７  ダイレクトアクセスコントローラ
８  シリアルコミュニケーションインタフェース回路
９  タイマ
１０  クロックパルスジェネレーション回路
１１〜１９  入出力ポート
２０  メインアドレスバス
２１  メインデータバス
２２  周辺アドレスバス
２３  周辺データバス
２４  バスシーケンスコントローラ
３０  半導体基板
３１  フラッシュメモリアレイ
３１＿０〜３１＿７  メモリ部
３２  電源回路
３２＿１  書き込み用電源回路
３２＿２  消去用電源回路
３２＿３  電圧選択回路
３３  制御回路
３４  入出力回路
３５  アドレスバッファ
３６  Ｘデコーダ
３７  Ｙデコーダ
３８  読み出し用電源回路
３９  カラムスイッチ回路
４０  センスアンプ
４１  書き込み回路
５０  メモリゲート電極
５１  コントロールゲート電極
５２  電荷トラップ層
５３  ソース電極
５４  ドレイン電極
５５  メモリゲート端子
５６  コントロールゲート端子
５７  ソース端子
５８  ドレイン端子
６０〜６２  波形
６３  Ｖｍｇの立下り期間
６４  Ｖｓの立上り期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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