(57)【要約】【課題】長期間に亘って安定且つ高精度に作動することが可能な集積回路及び可動部を含む半導体デバイスを製造する方法を提供する。【解決手段】半導体基板上に設けられた集積回路と、前記基板に対して可動な可動部とを有する半導体デバイスの製造方法であって、前記可動部を犠牲膜で覆うステップと、引張応力を有する材料からなる第１の封止層によって前記犠牲膜を覆うステップと、前記第１の封止層に貫通孔を形成するステップと、前記貫通孔を介して前記犠牲膜を除去し、前記可動部の周囲に空間を形成するステップと、前記第１の封止層の上に第２の封止層を成膜して、前記貫通孔を閉塞するステップと、からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた集積回路と、前記基板に対して可動な可動部とを有する半導体デバイスの製造方法であって、
前記可動部を犠牲膜で覆うステップと、
引張応力を有する材料からなる第１の封止層によって前記犠牲膜を覆うステップと、
前記第１の封止層に貫通孔を形成するステップと、
前記貫通孔を介して前記犠牲膜を除去し、前記可動部の周囲に空間を形成するステップと、
前記第１の封止層の上に第２の封止層を成膜して、前記貫通孔を閉塞するステップと、からなることを特徴とする製造方法。
【請求項２】
前記半導体デバイスが微小電気機械システムであることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第１の封止層を、O3及びTEOSを用いたAP-CVD法によって成膜することを特徴とする請求項１に記載の製造方法。
【請求項４】
前記第２の封止層を、スパッタリングによって成膜することを特徴とする請求項１に記載の製造方法。
【請求項５】
前記第２の封止層が、アルミニウムからなることを特徴とする請求項１に記載の製造方法。
【請求項６】
前記第１の封止層を少なくとも２層からなる多層構造とし、前記多層構造はO3及びTEOSを用いたAP-CVD法によって成膜される層と、プラズマCVD法によって成膜される層と、を含むことを特徴とする請求項１に記載の製造方法。
【請求項７】
前記多層構造を３層構造とし、プラズマCVD法によって成膜される層と、O3及びTEOSを用いたAP-CVD法によって成膜される層と、プラズマCVD法によって成膜される層と、を順に積層することを特徴とする請求項６に記載の製造方法。
【請求項８】
前記プラズマCVD法によって成膜される層の厚みの合計を、前記O3及びTEOSを用いたAP-CVD法によって成膜される層の厚みの半分以下とすることを特徴とする請求項６又は７に記載の製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
【技術分野】
【０００２】
本発明は、微小電気機械システム（MEMS）技術を用いた半導体デバイスの製造方法に関する。
【背景技術】
【０００３】
近年、１つの基板上にミクロンサイズの機械構造部からなる微小電気機械システム（Micro Electro Mechanical System、以下MEMSと称する）と電子回路とが集積されたデバイスが、小型・高機能で省エネルギ性に優れた高付加価値デバイスとして情報通信、医療、バイオ、自動車等多様な分野において注目されている。かかるMEMS技術を用いたデバイスのうち、機械構造部に振動子を具備したMEMS共振器においては、その雰囲気に気体が存在した場合は、ダンピングによって動作が減衰するため、振動子の周囲を真空にして封止する処理が行われている。例えば、振動子が形成されているウエハ上に、カバー用のウエハを、陽極接合、直接接合、共晶結合、接着剤による接合等の接合技術を用いて真空状態で張り合わせることによって封止する方法がとられている。しかしながら、かかる封止方法は、カバー用のウエハを別途作成する必要がある上、該カバー用のウエハと振動子が形成されているウエハとを高精度に張り合わせる工程が必要となるため、必然的に製造コストが高くなるという問題があった。
【０００４】
そこで、基板上に形成された振動子の周囲に犠牲膜を成膜し、該犠牲膜の上にカバーとなる膜を成膜してこれに貫通孔を形成し、当該貫通孔を介して犠牲膜を除去することによって振動子の周囲に中空部分を形成し、最後にLPCVD（Low Pressure Chemical Vapor Deposition：減圧化学気相成長法）によって貫通孔を塞ぐことによってLPCVD雰囲気と同程度の真空状態で封止する封止方法が提案されている。（例えば、特許文献１）。
【特許文献１】米国特許第５１８８９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の方法においては、LPCVDで貫通孔を塞ぐ際に約５５０℃以上の高温が用いられるため、該LPCVD以前に形成する構造体を高温に耐え得るものにする必要があった。従って、アルミニウム等の低融点材料は使用することができなかった。また、中空部分は高真空状態で封止することがより好ましいが、LPCVDを用いた封止方法では高真空を達成することが困難であった。更に、特許文献１のFig.14に示されているように、LPCVDで封止を行なう場合は、中空部分の内部に位置する振動子の周囲にも成膜されてしまうため、該振動子の特性が変動してしまうおそれがあった。
【０００６】
本発明は上記した点に鑑みてなされたものであり、安定的に高精度で作動可能なMEMSデバイスを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による、半導体基板上に設けられた集積回路と、前記基板に対して可動な可動部とを有する半導体デバイスの製造方法は、前記可動部を犠牲膜で覆うステップと、引張応力を有する材料からなる第１の封止層によって前記犠牲膜を覆うステップと、前記第１の封止層に貫通孔を形成するステップと、前記貫通孔を介して前記犠牲膜を除去し、前記可動部の周囲に空間を形成するステップと、前記第１の封止層の上に第２の封止層を成膜して、前記貫通孔を閉塞するステップと、からなることを特徴としている。
【発明の効果】
【０００８】
本発明によれば、長期間に亘って安定且つ高精度に作動することが可能なMEMSデバイスを製造することが可能となる。
【発明の実施の形態】
【０００９】
以下、本発明によるMEMSデバイスの製造方法の実施例を、添付図面を参照しつつ説明する。
【００１０】
（第１実施例）
図１は本発明の第１実施例による製造方法によって製造されたMEMS共振器100の断面図を示している。第１実施例のMEMS共振器100には、図示しないトランジスタや多層配線を有する半導体基板101の上に、ポリシリコンやシリコンゲルマニウム等の導電性材料からなる電極102が形成されている。更に、半導体基板101の上には、その主面及び電極102から離間して振動子等の可動部104が形成されている。可動部104は、図示しない支持部によって、例えば片持ち梁状若しくは両持ち梁状に半導体基板101に対して支持されている。可動部104の厚みは約１〜５μｍである。半導体基板101の上には、更に、電極102及び可動部104を覆うように、シリコン酸化膜等の封止材料からなる封止層106が形成されている。封止層106には、所定の位置に貫通孔が形成されており、かかる貫通孔を塞ぐように、各々Ｔｉ及びＡｌ合金からなる第１封鎖膜107及び第２封鎖膜108が形成されている。
【００１１】
半導体基板101及び封止層106によって囲繞されている中空領域Vは、0.9mTorr程度の高真空に維持されており、よってダンピングによる可動部104の動作の減衰が抑制される。
【００１２】
次に上記した構造を有するMEMS共振器100の製造方法について説明する。
【００１３】
先ず、図２（a）に示すように、図示しないトランジスタや多層配線が配置されている半導体基板101の主面A上に、導電性材料からなる電極102、及び電極102からギャップを隔てて離間し且つ半導体基板101から犠牲膜103aを介して離間している可動部104を形成する。
【００１４】
これは、例えば、以下の工程によって形成することが可能である。すなわち、先ず、シリコン等の半導体基板101上にLP（Low Pressure）-CVD法によってゲルマニウム又はタングステンからなる犠牲膜103aを約1μｍ程度成膜し、フォトリソ・エッチング技術によって該犠牲膜を所定のパターンにパターニングする。次に、ポリシリコン等の導電性材料をウエハ全面に成膜し、CMP（Chemical Mechanical Polishing）等の平坦化技術によって該導電性材料を平坦にした後、フォトリソ・エッチング技術によって所定の形状を有する電極102及び可動部104を形成する。これによって、図２（a）に示す構造体が形成される。尚、図示しないトランジスタや多層配線等はCVD、フォトリソ・エッチング技術等の周知の技術で作り込むことが可能であるため、その詳細説明は省略する。
【００１５】
次に、図２（ｂ）に示すように、上記にて形成した構造体の上に、LP-CVD法によってゲルマニウム又はタングステンからなる犠牲膜103bを約1μｍ程度成膜する。このとき、当該犠牲膜は、電極102と可動部104との間に形成されているギャップ間にも充填される。
【００１６】
次に、図２（ｃ）に示すように、フォトリソ・エッチング技術によって該犠牲膜103bを所定のパターンにパターニングする。これによって、後述する真空封止がなされる中空領域に対応する領域のみに犠牲膜103bが形成される。
【００１７】
次に、図２（ｄ）に示すように、上記にて形成した構造体の上に、350〜400℃程度の温度においてO3及びTEOS（Tetraethylorthosilicate）を用いたAP（Atmospheric Pressure）-CVD法によってシリコン酸化膜等の封止用材料からなる封止層106を約1.0μｍ程度成膜する。これによって、後述する中空領域を画定する外殻が形成される。
【００１８】
次に、図２（ｅ）に示すように、フォトリソ・エッチング技術によって、封止層106に直径0.3〜0.5μｍ程度の貫通孔Hを形成する。なお、貫通孔Hは、可動部104及びその近傍の上方には設けないのが好ましい。具体的には、可動部104と約2μｍの幅を有するその外周縁部との真上に位置する領域には貫通孔Hを設けないようにする。これによって、後述する第１封鎖膜107及び第２封鎖膜108のスパッタリングの際に、当該封鎖用材料が可動部104に堆積するのが回避される。
【００１９】
次に、図２（ｆ）に示すように、貫通孔Hを介して犠牲膜103a、103bの除去を行う。具体的には、図２（ｅ）に示す構造体を過酸化水素水に浸漬し、貫通孔Hを介して過酸化水素水を注入して犠牲膜103a、103bを過酸化水素水に接触せしめることによって犠牲膜103a、103bを溶解し、溶解した犠牲膜103a、103bを貫通孔Hを介して除去する。これによって、可動部104の周囲に中空領域Vが形成される。その後、残留している過酸化水素水を除去すべく洗浄して乾燥させる。
【００２０】
次に、図２（ｇ）に示すように、中空領域Vが形成された構造体に、スパッタリングによって約50nmの膜厚のチタン（Ti）等の封鎖材料からなる第１封鎖膜107を形成し、更にスパッタリングによって約1000nmの膜厚のアルミニウム（Al）合金等の封鎖材料からなる第２封鎖膜108を成膜する。
【００２１】
ここで、第２封鎖膜108は、以下の如き過程を経て形成される。すなわち、成膜工程初期においては、Al合金は貫通孔Hの主に上部において堆積が進行し、該上部にオーバーハング形状の堆積物が形成される。Al合金の成膜が更に進行すると、該オーバーハング形状が徐々に伸展し、よって貫通孔H上部の開口部が徐々に狭くなる。Al合金の成膜が更に進行すると、遂には貫通孔H上部の開口部が封鎖し、貫通孔Hの内壁に薄く延在していたAl合金は自らの表面張力によって貫通孔H上部のAl合金堆積物に引っ張られて上昇する。これによって、貫通孔Hの上部はAl合金によって略均一な厚みで閉塞される。
【００２２】
なお、第１封鎖膜107及び第２封鎖膜108の成膜は、真空状態を維持したままチャンバ間での搬送が行われるマルチチャンバ装置において連続処理されるのが望ましい。また、第２封鎖膜108の成膜のスパッタリングは、所定の温度条件の下、約2〜4mTorrのアルゴン雰囲気で行うのが望ましい。これによって成膜後に室温まで冷却された際に、中空領域はAl合金膜のスパッタリング時の圧力である2〜4mTorrよりも高真空度を達成することが可能となる。例えば、400℃で2mTorrのアルゴン雰囲気においてAl合金膜のスパッタリングを行った場合は、室温まで冷却したとき、中空領域の真空度は約0.9mTorrとなる。
【００２３】
最後に、必要に応じて、第１封鎖膜107及び第２封鎖膜108のうち、貫通孔Hの閉塞を担っている成膜部分以外の成膜部分をフォトリソ・エッチング技術によって除去する。これによって、図２（h）に示すMEMS共振器100が完成する。
【００２４】
このように、第１実施例の製造方法によってMEMSデバイスを製作した場合は、350〜400℃程度の比較的低温度のCVDで成膜が行われるので、該CVD以前に形成する構造体を高温に耐え得るものにする必要がなくなる。また、中空領域を約0.9mTorr程度の高真空にすることが可能となり、振動子の雰囲気に存在する気体によるダンピングによって動作が減衰することが抑制される。更に、貫通孔の位置を適切に配置することによって、振動子に封止材が堆積することが回避され、よって高精度の振動子を作成することが可能となる。
【００２５】
更に、上記した如くO3及びTEOSを用いたCVD法によって封止層106を成膜した場合は、比較的大なる中空領域を有する半導体デバイスであっても、高精度に機械構造部を形成することが可能である。これについて、図３（ａ）〜（ｄ）を参照しつつ以下に説明する。
【００２６】
図３（ａ）〜（ｄ）は、第１実施例によるO3及びTEOSを用いたCVD法によって封止層を成膜した場合の中空領域の断面と、プラズマTEOSを用いたCVD法によってシリコン酸化膜を成膜した場合の中空領域の断面とを比較したSEM写真である。すなわち、図３（ａ）は幅25μｍの中空領域を画定する酸化膜を従来のプラズマTEOSを用いたCVD法によって形成した場合の中空領域の断面のSEM写真であり、図３（ｂ）は幅25μｍの中空領域を画定する酸化膜を本実施例のO3及びTEOSを用いたCVD法によって形成した場合の中空領域の断面のSEM写真であり、図３（ｃ）は幅100μｍの中空領域を画定する酸化膜を従来のプラズマTEOSを用いたCVD法によって形成した場合の中空領域の断面のSEM写真であり、図３（ｄ）は幅100μｍの中空領域を画定する酸化膜を本実施例のO3及びTEOSを用いたCVD法によって形成した場合の中空領域の断面のSEM写真である。
【００２７】
図３（ａ）及び（ｂ）から判るように、幅25μｍ程度の比較的狭い中空領域の場合は、プラズマTEOSを用いた場合の封止層の中央部に若干の湾曲が見られるものの、どちらも、ほぼ問題なく中空領域が形成されている。しかしながら、図３（ｃ）及び（ｄ）から判るように、幅100μｍ程度の比較的幅広の中空領域の場合は、プラズマTEOSを用いた場合の封止層が、その中央部において大きく盛り上がるように湾曲しており、これに対してO3及びTEOSを用いた場合はほぼ平面状に封止層が形成されている。
【００２８】
すなわち、プラズマTEOSを用いたCVD法によって封止層を形成した場合は、その内部に200MPa程度の圧縮応力を生ずるため、かかる応力を支えていた犠牲膜を除去するや否や、封止層が伸長して変形が生じたと考えられる。これに対してO3及びTEOSを用いたCVD法によって封止層を形成した場合は、該封止層に約−100MPaの引張応力を生ぜしめることが可能となる。よって、犠牲膜を除去した後においても封止層が伸長して変形することがない。
【００２９】
封止層がある程度変形してもMEMSデバイスの動作上問題なく使用できる場合もあるが、より高精度に封止層の形状制御が必要になる場合もある。このような場合に、第１実施例の製造方法においては、比較的幅広の中空領域を有する機械構造部からなるMEMSデバイスを製造する場合であっても、高精度に形成することが可能となる。
【００３０】
（第２実施例）
次に、本発明の第２実施例による製造方法について説明する。
【００３１】
図４は本発明の第２実施例による製造方法によって製造されたMEMS共振器200の断面図を示している。第２実施例のMEMS共振器200においても、第１実施例のMEMS共振器100同様、図示しないトランジスタや多層配線を有する半導体基板201の上に電極202及び可動部204が形成されており、それらの上方を貫通孔が形成された封止層、及びかかる貫通孔を塞ぐ各々Ｔｉ及びＡｌ合金からなる第１封鎖膜207及び第２封鎖膜208が覆っており、よって可動部204が真空状態で封止されている。第２実施例のMEMS共振器200は、電極202及び可動部204が多層構造の封止層206a、206b及び206cによって封止されていることを特徴としている。
【００３２】
すなわち、O3及びTEOSを用いたAP-CVD法によって形成された単層の封止層は、第１実施例にて説明したように、引張応力を有しているため、封止層が歪むことなく高精度に機械構造部を形成することが可能となるが、O3及びTEOSを用いたAP-CVD法によって形成された封止層は、プラズマTEOSを用いたCVD法によって形成された封止層に比べて膜質が疎であり、よって水分が浸透し易い。従って、後述する第１封鎖膜や第２封鎖膜をパターンニングする場合は、更に窒化膜等の保護膜で封止層全体を覆わなければ、真空度が徐々に劣化するおそれがある。更に、封止層を形成するO3及びTEOSを用いたAP-CVD法では、成膜の起こり易さが、その下地の状態に依存しているため、後述する犠牲膜の材質如何によっては、封止層が良好に成膜されないおそれがある。更に、O3及びTEOSを用いたAP-CVD法によって成膜された封止層はその表面に微小な凹凸が形成されることがあり、後述する第１封鎖膜や第２封鎖膜の成膜に困難さを伴うことがある。
【００３３】
かかる問題点を回避すべく、第２実施例の封止層は、O3及びTEOSを用いたAP-CVD法によって形成された封止層206bと、プラズマTEOSを用いたCVD法によって形成された封止層206a及び／又は206cとで構成されていることを特徴としている。なお、多層構造の封止層206a、206b及び206c全体として引張応力が生じているように、各々の層厚みが成膜される。具体的には、封止層206a及び封止層206cの厚みの合計が、封止層206bの厚みの半分以下となるように成膜するのが望ましい。
【００３４】
次に上記した構造を有するMEMS共振器200の製造方法について図５を参照しつつ説明する。
【００３５】
先ず、図５（a）に示すように、図示しないトランジスタや多層配線が配置されている半導体基板201の主面A上に、導電性材料からなる電極202、及び電極202からギャップを隔てて離間し且つ半導体基板201から犠牲膜203aを介して離間している可動部204を形成する。かかる構造体の形成方法は第１実施例とほぼ同様であるので、その説明は省略する。
【００３６】
次に、図５（ｂ）に示すように、上記にて形成した構造体の上に、LP-CVD法によってゲルマニウム又はタングステンからなる犠牲膜203bを約1μｍ程度成膜する。このとき、当該犠牲膜は、電極202と可動部204との間に形成されているギャップ間にも充填される。
【００３７】
次に、図５（ｃ）に示すように、フォトリソ・エッチング技術によって該犠牲膜203bを所定のパターンにパターニングする。これによって、後述する真空封止がなされる中空領域に対応する領域のみに犠牲膜203bを形成する。
【００３８】
次に、図５（ｄ）に示すように、上記にて形成した構造体の上に、TEOS又はシランを用いたプラズマCVD法によってシリコン酸化膜等の封止用材料からなる約200nm厚さの第１封止層206aを成膜する。その後、所定の温度条件においてO3及びTEOSを用いたAP-CVD法によってシリコン酸化膜等の封止用材料からなる約1000nm厚さの第２封止層206bを成膜する。更に、TEOS又はシランを用いたプラズマCVD法によってシリコン酸化膜等の封止用材料からなる約200nm厚さの第３封止層206cを成膜する。これによって、後述する中空領域を画定する外殻が形成される。なお、上記の説明においては、第２封止層206bの上下に第１封止層206a及び第３封止層206cを成膜したが、第１封止層206a又は第３封止層206cのどちらかのみを第２封止層206bに隣接して成膜しても良い。
【００３９】
次に、図５（ｅ）に示すように、フォトリソ・エッチング技術によって、封止層206a、206b及び206cに直径0.3〜0.5μｍ程度の貫通孔Hを形成する。なお、貫通孔Hは、第１実施例同様、可動部204及びその近傍の上方には設けないのが好ましい。
【００４０】
次に、図５（ｆ）に示すように、第１実施例と同様の方法によって犠牲膜203a、203bの除去を行う。これによって、可動部204の周囲に中空領域Vが形成される。その後、残留している過酸化水素水を除去すべく洗浄して乾燥させる。
【００４１】
次に、図５（ｇ）に示すように、中空領域Vが形成された構造体に、スパッタリングによって約50nmの膜厚のTi等の封鎖材料からなる第１封鎖膜207を形成し、更にスパッタリングによって約1000nmの膜厚のAl合金等の封鎖材料からなる第２封鎖膜208を成膜する。
【００４２】
なお、第１封鎖膜207及び第２封鎖膜208の成膜は、真空状態を維持したままチャンバ間での搬送が行われるマルチチャンバ装置において連続処理されるのが望ましい。また、第２封鎖膜208の成膜のスパッタリングは、所定の温度条件の下、約2〜4mTorrのアルゴン雰囲気で行うのが望ましい。これによって成膜後に室温まで冷却された際に、中空領域はAl合金膜のスパッタリング時の圧力である2〜4mTorrよりも高真空度を得ることが可能となる。例えば、2mTorrのアルゴン雰囲気において400℃でAl合金膜のスパッタリングを行った場合は、室温まで冷却したとき、中空領域の真空度は約0.9mTorrとなる。
【００４３】
最後に、必要に応じて、成膜された第１封鎖膜207及び第２封鎖膜208のうちの不要な部分をフォトリソ・エッチング技術によって除去する。これによって、図５（h）に示すMEMS共振器200が完成する。
【００４４】
このように、第２実施例の製造方法によってMEMSデバイスを製作した場合は、前述の第１実施例の効果に加えて、以下の効果が得られる。すなわち、中空領域を画定する封止層が、プラズマTEOSを用いたCVD法によって形成された層とO3及びTEOSを用いたAP-CVD法によって形成された層とによって形成されているので、封止層の膜質が全体として密となり、よって高い真空度を保つことが可能となる。更に、犠牲膜の上にはプラズマTEOSを用いたCVD法によって形成された封止層が積層されるので、封止層の成膜にO3及びTEOSを用いたCVD法を使用した場合の成膜の起こり易さが犠牲膜の材質に影響されることが少なくなる。更に、プラズマTEOSを用いたCVD法によって形成された封止層が第１封鎖膜や第２封鎖膜の下地となるので、第１封鎖膜や第２封鎖膜の成膜が不安定になることがなくなる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施例の製造方法による半導体デバイスの断面図である。
【図２】本発明の第１実施例の製造方法を示す断面図である。
【図３】本発明の第１実施例の製造方法によるデバイスの断面と従来の製造方法によるデバイスの断面とを比較したＳＥＭ写真である。
【図４】本発明の第２実施例の製造方法による半導体デバイスの断面図である。
【図５】本発明の第２実施例の製造方法を示す断面図である。
【符号の説明】
【００４６】
100、200  ＭＥＭＳ共振器
101、201  半導体基板
102、202  電極
103、203  犠牲層
104、204  可動部
106、206a、206b、206c  封止層
107、207  第１封鎖部
108、208  第２封鎖部
【図１】
2009072845.tif 000003
【図２】
2009072845.tif 000004
【図４】
2009072845.tif 000005
【図５】
2009072845.tif 000006
【図３】
2009072845.tif 000007