(57)【要約】【課題】異なるインターフェースを有するメモリを混在して制御する。【解決手段】異なるインターフェースを有するモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が混在してメモリ３００を構成する。メモリコントローラ２００の物理層（ＰＨＹ）ブロック２２０にはモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が信号終端せずに接続される。また、データストローブ信号ＤＱＳは、ＤＤＲ２（３２０）においてシングルモードに設定される。メモリコントローラ２００はモバイルＤＤＲ３１０およびＤＤＲ２（３２０）のうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより動作させる。また、ＤＤＲ２（３２０）には動作周波数に下限があるため、低速動作時にはモバイルＤＤＲ３１０のみを使用して、高速動作が必要になるとモバイルＤＤＲ３１０およびＤＤＲ２（３２０）の両者が使用される。【選択図】図６
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【特許請求の範囲】
【請求項１】
シングルエンドモードで動作する第１のメモリとシングルエンドモードまたはディファレンシャルモードで動作する第２のメモリとを制御するメモリ制御装置であって、
前記第１および第２のメモリとの間を終端することなく接続し、
前記第１および第２のメモリをシングルエンドモードにより動作させ、
前記第１および第２のメモリのうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより前記第１および第２のメモリを動作させる
ことを特徴とするメモリ制御装置。
【請求項２】
前記第１のメモリはＬＶＣＭＯＳインターフェースを備え、
前記第２のメモリはＳＳＴＬインターフェースを備える
ことを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
前記第１のメモリはモバイルＤＤＲ（Mobile DDR SDRAM）であり、
前記第２のメモリはＤＤＲ２（DDR2 SDRAM）である
ことを特徴とする請求項２記載のメモリ制御装置。
【請求項４】
シングルエンドモードで動作する第１のメモリと、
シングルエンドモードまたはディファレンシャルモードで動作する第２のメモリと、
前記第１および第２のメモリを制御するメモリ制御装置とを具備するメモリシステムであって、前記メモリ制御装置は、
前記第１および第２のメモリとの間を終端することなく接続し、
前記第１および第２のメモリをシングルエンドモードにより動作させ、
前記第１および第２のメモリのうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより前記第１および第２のメモリを動作させる
ことを特徴とするメモリシステム。
【請求項５】
動作周波数に下限のない第１のメモリと動作周波数に下限のある第２のメモリとを制御するメモリ制御装置であって、
前記第１および第２のメモリに対して必要なアクセス速度が所定の速度を超える状態か否かを判断する状態判断手段と、
前記所定の速度を超える旨判断された場合には前記第２のメモリの下限動作周波数以上に動作周波数を設定し、前記所定の速度を超えない旨判断された場合には前記第２のメモリの下限動作周波数より低い所定の周波数に動作周波数を設定する周波数設定手段と、
前記所定の速度を超える旨判断された場合には前記第１および第２のメモリを動作させ、前記所定の速度を超えない旨判断された場合には前記第１のみを動作させるようメモリ構成を設定するメモリ構成設定手段と
を具備することを特徴とするメモリ制御装置。
【請求項６】
前記状態判断手段は、キャプチャ動作指示を契機として前記判断を行うことを特徴とする請求項５記載のメモリ制御装置。
【請求項７】
前記メモリ構成設定手段は、前記第１のみを動作させる際には前記第２のメモリをパワーダウン状態に遷移させることを特徴とする請求項５記載のメモリ制御装置。
【請求項８】
動作周波数に下限のない第１のメモリと、
動作周波数に下限のある第２のメモリと、
前記第１および第２のメモリを制御するメモリ制御装置とを具備するメモリシステムであって、前記メモリ制御装置は、
前記第１および第２のメモリに対して必要なアクセス速度が所定の速度を超える状態か否かを判断する状態判断手段と、
前記所定の速度を超える旨判断された場合には前記第２のメモリの下限動作周波数以上に動作周波数を設定し、前記所定の速度を超えない旨判断された場合には前記第２のメモリの下限動作周波数より低い所定の周波数に動作周波数を設定する周波数設定手段と、
前記所定の速度を超える旨判断された場合には前記第１および第２のメモリを動作させ、前記所定の速度を超えない旨判断された場合には前記第１のみを動作させるようメモリ構成を設定するメモリ構成設定手段と
を備える
ことを特徴とするメモリシステム。
【請求項９】
前記第１のメモリはプログラムを記憶し、
前記第２のメモリは前記プログラムの作業領域を記憶する
ことを特徴とする請求項８記載のメモリシステム。
【請求項１０】
前記第１のメモリはモニタリング画像を記憶し、
前記第２のメモリはキャプチャ画像を記憶する
ことを特徴とする請求項８記載のメモリシステム。
【請求項１１】
前記第１のメモリをセルフリフレッシュモードに遷移させるとともに前記第２のメモリをパワーダウン状態に遷移させて動作を終了することを特徴とする請求項８記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置に関し、特に異なるインターフェースを有するメモリを混在して使用するメモリ制御装置およびメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置のインターフェースにおける電圧レベルには様々な規格が存在する。例えば、代表的なものとして、ＬＶＴＴＬ（Low Voltage Transistor-Transistor Logic）、ＬＶＣＭＯＳ（Low Voltage Complementary Metal Oxide Semiconductor）、ＳＳＴＬ（Stub Series Terminated Logic）等がある。ＬＶＴＴＬやＬＶＣＭＯＳは、動作電圧に対応してフルスイング振幅を有するＣＭＯＳインバータ回路を利用する入力バッファに用いられる。また、ＳＳＴＬは、動作電圧の中心電圧を基準として小振幅を有する差動増幅回路を利用する入力バッファに用いられる。特に、ＳＳＴＬの規格は、差動増幅であり、かつ、信号を終端させる構造を採用していることから、高周波動作にとって有利であると考えられる。
【０００３】
メモリ装置の中でも、クロック信号に同期して動作するＤＲＡＭ（Dynamic Random Access Memory）は、ＳＤＲＡＭ（Synchronous DRAM）と呼ばれ、近年ではその転送レートを高速化したＤＤＲ（Double Data Rate）１、ＤＤＲ２、ＤＤＲ３や、モバイル機器への適用を想定したモバイルＤＤＲ（Mobile DDR）等が用いられている。以下では、これらをまとめてＳＤＲＡＭと総称する。また、モバイル系以外のＤＤＲ１、ＤＤＲ２、ＤＤＲ３等を代表するものとしてＤＤＲ２を例に挙げて説明する。ＳＤＲＡＭにおいては、ＤＤＲ２においてはＳＳＴＬが採用され、モバイルＤＤＲにおいてはＬＶＣＭＯＳが採用されており、両者間でインターフェースが異なっている。
【０００４】
また、インターフェースだけでなく、モバイルＤＤＲとＤＤＲ１、ＤＤＲ２、ＤＤＲ３との間には構造上の違いもある。モバイルＤＤＲはメモリ本体にＤＬＬ（Delay Locked Loop）を内蔵していないが、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３はＤＬＬを内蔵している。このＤＬＬは、クロックのスキューや遅延を減少させるものであり、高周波動作のために有用な機能である。
【０００５】
一方、デジタルスチルカメラのようなモバイル機器においては、低消費電力、高速動作、低価格、小型化の４つの要素を実現することが求められる。以下では、これら４つの要素の観点から、メモリ装置としてＳＤＲＡＭを利用する際の判断基準について検討する。
【０００６】
まず、低消費電力という観点では、ＤＤＲ２は、ＤＬＬを内蔵し、信号終端を行っている。これは、動作周波数の向上に対応するために有用であるが、その反面、ＤＬＬと終端抵抗のために消費電力が増大する。また、動作周波数をなるべく低減させるために、使用負荷に応じて動作周波数を制御する技術も提案されている（例えば、特許文献１参照。）。この点、モバイルＤＤＲはＤＬＬを内蔵せず、また、信号終端は不要となっている。
【０００７】
また、高速動作という観点では、システムの起動時間が重要視される。プロセッサ（ＣＰＵ：Central Processing Unit）からのプログラムの実行は、アドレス指定が容易なＮＯＲ型フラッシュメモリにより実現されるのが一般的だが、メモリ容量やコストの観点からランダム性の劣るＮＡＮＤ型フラッシュメモリが使われることも多い。そのため、ＮＡＮＤ型フラッシュメモリのデータをモバイルＤＤＲにＤＭＡ（Direct Memory Access）転送して、セルフリフレッシュ状態にする技術が提案されている（例えば、特許文献２参照。）。
【０００８】
また、低価格という観点では、需要と供給のバランスから見て、ビット単位で比較すれば、モバイルＤＤＲよりもＤＤＲ２の方が安い。パーソナルコンピュータ（ＰＣ）や、サーバー系の据え置き装置に関しては、消費電力への要求がモバイル機器に比べて低く、また、メモリに対しても高速アクセスを行う必要があるため、ＤＤＲ２が使われている。
【０００９】
また、小型化という観点では、モバイルＤＤＲよりもＤＤＲ２の方が大容量のメモリをサポートしているため有利である。ＤＤＲ２を採用することにより実装面積を減らして小型化することができる。
【特許文献１】特開２０００−２７６４３６号公報（図１）
【特許文献２】特開２００４−１０２７８１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＤＤＲ２は、ＤＬＬを内蔵している関係で、動作周波数の下限が１２５ＭＨｚに規定されており、これより低速の動作はできない。したがって、モバイルＤＤＲの方が動作可能な周波数レンジが広いという利点がある。また、ＤＤＲ２は、ＤＬＬを内蔵するとともに信号終端をしているため、消費電力が増えてしまう。
【００１１】
一方、デジタルスチルカメラにおいては、撮像素子のサイズがＡＰＳ−Ｃやフルサイズ等のように大きくなっており、それに伴って扱う画素数も１０メガピクセルを超えるようになっている。すなわち、１枚の画像のデータ量が増える方向になっている。
【００１２】
また、記録する画像のフォーマットとしても、圧縮されたＪＰＥＧ（Joint Photographic Experts Group）データ等だけでなく、圧縮する前のＲＡＷデータも記録するようになっている。これは、ＲＡＷデータの状態でパーソナルコンピュータ等に転送して、加工するという利用形態に対応するためである。この点からも、取り扱う画像のデータ量が増える方向になっている。
【００１３】
このように、取り扱う画像のデータ量が増加する一方で、モバイル機器としては低消費電力や高速動作も実現することが求められている。
【００１４】
本発明はこのような状況に鑑みてなされたものであり、異なるインターフェースを有するメモリを混在して制御することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、シングルエンドモードで動作する第１のメモリとシングルエンドモードまたはディファレンシャルモードで動作する第２のメモリとを制御するメモリ制御装置であって、上記第１および第２のメモリとの間を終端することなく接続し、上記第１および第２のメモリをシングルエンドモードにより動作させ、上記第１および第２のメモリのうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより上記第１および第２のメモリを動作させることを特徴とするメモリ制御装置である。これにより、第１および第２のメモリを混在して制御させるという作用をもたらす。
【００１６】
また、この第１の側面において、例えば、上記第１のメモリはＬＶＣＭＯＳインターフェースを備え、上記第２のメモリはＳＳＴＬインターフェースを備える。この場合において、例えば、上記第１のメモリはモバイルＤＤＲ（Mobile DDR SDRAM）であり、上記第２のメモリはＤＤＲ２（DDR2 SDRAM）である。
【００１７】
また、本発明の第２の側面は、シングルエンドモードで動作する第１のメモリと、シングルエンドモードまたはディファレンシャルモードで動作する第２のメモリと、上記第１および第２のメモリを制御するメモリ制御装置とを具備するメモリシステムであって、上記メモリ制御装置は、上記第１および第２のメモリとの間を終端することなく接続し、上記第１および第２のメモリをシングルエンドモードにより動作させ、上記第１および第２のメモリのうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより上記第１および第２のメモリを動作させることを特徴とするメモリシステムである。これにより、第１および第２のメモリを混在したメモリシステムにおいて両者を適切に制御させるという作用をもたらす。
【００１８】
また、本発明の第３の側面は、動作周波数に下限のない第１のメモリと動作周波数に下限のある第２のメモリとを制御するメモリ制御装置であって、上記第１および第２のメモリに対して必要なアクセス速度が所定の速度を超える状態か否かを判断する状態判断手段と、上記所定の速度を超える旨判断された場合には上記第２のメモリの下限動作周波数以上に動作周波数を設定し、上記所定の速度を超えない旨判断された場合には上記第２のメモリの下限動作周波数より低い所定の周波数に動作周波数を設定する周波数設定手段と、上記所定の速度を超える旨判断された場合には上記第１および第２のメモリを動作させ、上記所定の速度を超えない旨判断された場合には上記第１のみを動作させるようメモリ構成を設定するメモリ構成設定手段とを具備することを特徴とするメモリ制御装置である。これにより、第１および第２のメモリに対して必要なアクセス速度が所定の速度を超える状態か否かに応じて動作周波数およびメモリ構成を変更させるという作用をもたらす。
【００１９】
また、この第３の側面において、上記状態判断手段は、キャプチャ動作指示を契機として上記判断を行ってもよい。これにより、キャプチャ動作指示を契機として、周波数およびメモリ構成を変更させるという作用をもたらす。
【００２０】
また、この第３の側面において、上記メモリ構成設定手段は、上記第１のみを動作させる際には上記第２のメモリをパワーダウン状態に遷移させてもよい。これにより、電力の消費を抑制させるという作用をもたらす。
【００２１】
また、本発明の第４の側面は、動作周波数に下限のない第１のメモリと、動作周波数に下限のある第２のメモリと、上記第１および第２のメモリを制御するメモリ制御装置とを具備するメモリシステムであって、上記メモリ制御装置は、上記第１および第２のメモリに対して必要なアクセス速度が所定の速度を超える状態か否かを判断する状態判断手段と、上記所定の速度を超える旨判断された場合には上記第２のメモリの下限動作周波数以上に動作周波数を設定し、上記所定の速度を超えない旨判断された場合には上記第２のメモリの下限動作周波数より低い所定の周波数に動作周波数を設定する周波数設定手段と、上記所定の速度を超える旨判断された場合には上記第１および第２のメモリを動作させ、上記所定の速度を超えない旨判断された場合には上記第１のみを動作させるようメモリ構成を設定するメモリ構成設定手段とを備えることを特徴とするメモリシステムである。これにより、第１および第２のメモリを混在したメモリシステムにおいて、第１および第２のメモリに対して必要なアクセス速度が所定の速度を超える状態か否かに応じて動作周波数およびメモリ構成を変更させるという作用をもたらす。
【００２２】
また、この第４の側面において、例えば、上記第１のメモリはプログラムを記憶し、上記第２のメモリは上記プログラムの作業領域を記憶する。
【００２３】
また、この第４の側面において、例えば、上記第１のメモリはモニタリング画像を記憶し、上記第２のメモリはキャプチャ画像を記憶する。
【００２４】
また、この第４の側面において、上記第１のメモリをセルフリフレッシュモードに遷移させるとともに上記第２のメモリをパワーダウン状態に遷移させて動作を終了してもよい。これにより、第１のメモリにおける記憶内容を保持したまま、第２のメモリにおける消費電力を抑制させるという作用をもたらす。
【発明の効果】
【００２５】
本発明によれば、異なるインターフェースを有するメモリを混在して制御することができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００２６】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００２７】
図１は、本発明の実施の形態におけるデジタルスチルカメラの一構成例を示す図である。このデジタルスチルカメラは、レンズブロック１１０と、撮像素子１２０と、前処理部１３１と、タイミングジェネレータ（ＴＧ）１３２と、ドライバ１３３と、カメラ信号処理部１４０と、画像メモリ１５０と、表示部１６０と、システム制御部１８０とを備えている。
【００２８】
レンズブロック１１０は、被写体からの光を集光するレンズ群であり、フォーカスレンズやズームレンズなどを備える。撮像素子１２０は、レンズブロック１１０によって集光された光を電気信号に変換するものであり、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）などにより実現される。
【００２９】
前処理部１３１は、撮像素子１２０により変換された電気信号の画像情報に対して、ＣＤＳ（Correlated Double Sampling）処理を行ってＳ／Ｎ比（Signal to Noise Ratio）を良好に保つようにするとともに、ＡＧＣ（Automatic Gain Control）処理を行って利得を制御し、その後、Ａ／Ｄ（Analog to Digital）変換を行って、デジタル信号となった画像データを形成するものである。タイミングジェネレータ１３２は、撮像素子１２０の駆動タイミングを制御するためのものである。ドライバ１３３は、タイミングジェネレータ１３２から供給されたタイミングに従って撮像素子１２０を駆動するものである。
【００３０】
カメラ信号処理部１４０は、前処理部１３１から供給されたデジタル信号の画像データに対して信号処理を施すものである。このカメラ信号処理部１４０は、カメラ信号検波部１４１と、メモリ制御部１４２と、解像度変換部１４３と、表示制御部１４４と、画像符号化／復号部１４５と、メディア制御部１４６と、レンズ制御部１４７と、バスインターフェース（Ｉ／Ｆ）１４８とをデータバス１４９によって相互接続することにより構成される。
【００３１】
カメラ信号検波部１４１は、前処理部１３１から供給されたデジタル信号の画像データについて自動露出（ＡＥ：Auto Exposure ）、自動ホワイトバランス（ＡＷＢ：Auto White Balance）、自動焦点（ＡＦ：Auto Focus）などの検波を行うものである。メモリ制御部１４２は、画像メモリ１５０に対するアクセスを制御するものである。解像度変換部１４３は、画像データの解像度を変換するものである。表示制御部１４４は、表示部に対する表示出力を制御するものである。画像符号化／復号部１４５は、画像データをＪＰＥＧ（Joint Photographic Experts Group）やＭＰＥＧ（Moving Picture Experts Group）などのフォーマットに符号化し、または、符号化された画像データを復号するものである。メディア制御部１４６は、外部の記録メディア１７０に対するアクセスを制御するものである。記録メディア１７０としては、半導体メモリを用いたいわゆるメモリーカード、記録可能なＤＶＤ（Digital Versatile Disk）や記録可能なＣＤ（Compact Disc）等の光記録媒体、磁気ディスクなどの種々のものが想定される。レンズ制御部１４７は、カメラ信号検波部１４１によって検波された結果に従って、レンズブロック１１０を駆動制御するものである。バスインターフェース１４８は、カメラ信号処理部１４０とシステム制御部１８０との間を接続するインターフェースである。
【００３２】
画像メモリ１５０は、画像データを保持するメモリであり、カメラ信号検波部１４１を介して画像データが書き込まれ、また、その画像データが読み出される。表示部１６０は、画像データを表示するためのディスプレイであり、例えばＬＣＤ（Liquid Crystal Display）などにより実現される。
【００３３】
システム制御部１８０は、デジタルスチルカメラ全体を制御するものであり、プロセッサ１８１と、ＲＡＭ（Random Access Memory）１８２と、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）１８３と、ＵＳＢ（Universal Serial Bus）１８４と、操作部１８９とをシステムバス１８５により相互接続することによって構成される。プロセッサ１８１は、システム制御部１８０における処理を実行するものであり、操作部１８９からの信号に基づいて、ＥＥＰＲＯＭ１８３からプログラムをロードし、ＲＡＭ１８２を使用してプログラムを実行し、カメラ信号検波部１４１と通信しながら、ユーザからの要求にそった動作を行う。ＲＡＭ１８２は、プロセッサ１８１によってプログラムが実行される際の作業領域を保持するメモリである。なお、ＲＡＭ１８２の領域を画像メモリ１５０に集約したＵＭＡ（Unified Memory Architecture）を採用してもよい。ＥＥＰＲＯＭ１８３は、プロセッサ１８１によって実行されるプログラムを保持するメモリである。このＥＥＰＲＯＭ１８３は、ＮＯＲ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリにより実現することができる。ＵＳＢ１８４は、外部機器を接続するためのインターフェースであり、ストレージクラスに対応し、パーソナルコンピュータに画像データを転送するとともに、パーソナルコンピュータからデジタルスチルカメラ内の画像ファイルを操作する場合に利用される。操作部１８９は、ユーザインターフェースを司るものである。
【００３４】
デジタルスチルカメラにおけるモニタリング動作は次のように行われる。操作部１８９により受け付けられたユーザからの撮影動作指示により、撮像素子１２０および前処理部１３１が動作し、画像データがカメラ信号処理部１４０に取り込まれる。カメラ信号処理部１４０では、カメラ信号検波部１４１により検波された画像データがメモリ制御部１４２を介して画像メモリ１５０に書き込まれる。その後、その画像データは画像メモリ１５０から読み出されて、解像度変換部１４３によって画像のサイズが変換されて、表示制御部１４４を介して表示部１６０にモニタリング画像として出力される。
【００３５】
そのモニタリング画像を見ながら、ユーザは撮影動作にうつる。デジタルスチルカメラの撮影動作は次のように行われる。操作部１８９に受け付けられたユーザの撮影動作指示により、撮像素子１２０、前処理部１３１が動作し、画像データがカメラ信号処理部１４０に取り込まれる。カメラ信号処理部１４０では、カメラ信号検波部１４１により検波された画像データがメモリ制御部１４２を介して画像メモリ１５０に書き込まれる。その後、その画像データは画像メモリ１５０から読み出されて、解像度変換部１４３によって画像のサイズが変換されて、表示制御部１４４を介して表示部１６０にモニタリング画像として出力される。また、読み出された画像データは、解像度変換部１４３によってサイズが変換されて、画像符号化／復号部１４５によってＪＰＥＧやＭＰＥＧなどのストリームデータに符号化され、メディア制御部１４６を介して、記録メディア１７０に書き込まれる。
【００３６】
モニタリング動作と撮影動作では、データバス１４９や画像メモリ１５０に転送されるデータ量が大きく異なる。モニタリング動作の場合は撮像素子１２０からのデータは、間引き処理もしくは加算処理をされて、少ないデータ量となる。これは、必要とされる画像のサイズが、表示部１６０に表示されるＶＧＡ（Video Graphics Array：６４０×４８０画素）程度で良く、また、表示レートも１秒あたり６０フレーム程度の低速で済むからである。また、このモニタリング動作においては、画像符号化／復号部１４５や、メディア制御部１４６は動作しない。すなわち、システム全体で必要なデータ量やデータレートが低いのがモニタリング動作である。
【００３７】
これに対し、撮影動作時は、撮像素子１２０からは全画素の読み出しであり、連写のフレームレートも大きい。連写の最中も表示部１６０に表示が必要である。この撮影動作時には画像符号化／復号部１４５やメディア制御部１４６が動作する。最終的にメディアに記録される画像も、ＲＡＷデータとＪＰＥＧデータであり、システム全体に流れるデータ量が多いのが撮影動作である。
【００３８】
このようなモニタリング動作および撮影動作を考慮して、本発明の実施の形態では、異なるインターフェースを有する複数種類のメモリを混在させて画像メモリ１５０を構成する。以下では、そのようなメモリの実現例について説明する。
【００３９】
図２は、モバイルＤＤＲとＤＤＲ２の特徴を比較した対応表を示す図である。モバイルＤＤＲの信号インターフェースはＬＶＣＭＯＳであり、ＤＤＲ２の信号インターフェースはＳＳＴＬである。ＬＶＣＭＯＳは、ＣＭＯＳインターフェースの低電圧タイプである。また、ＳＳＴＬは、ＴＴＬインターフェースの低電圧タイプであるＬＶＴＴＬの高速用インターフェースである。両者のＩ／Ｏ電圧は何れも１．８Ｖである。
【００４０】
また、モバイルＤＤＲはメモリ本体にＤＬＬを内蔵していないが、ＤＤＲ２はＤＬＬを内蔵している。そのため、ＤＤＲ２は、動作周波数を１２５ＭＨｚ以上に維持する必要がある。これに対し、モバイルＤＤＲには動作周波数の下限は無い。
【００４１】
また、モバイルＤＤＲでは１本の信号線により伝送を行うシングルモードのみを採用している。これに対し、ＤＤＲ２ではシングルエンドモードに加えて、２本の信号線により伝送を行うディファレンシャルモードでも動作できるようになっている。
【００４２】
図３は、モバイルＤＤＲのステートダイアグラムである。また、図４は、ＤＤＲ２のステートダイアグラムである。以下、ライト動作を例として、両者を比較する。
【００４３】
電源が投入されると、モバイルＤＤＲおよびＤＤＲ２の何れも、初期化動作を経てアイドル（IDLE）状態に遷移する。すなわち、モバイルＤＤＲのステートダイアグラムでは、パワーオン（POWER ON）状態からプリチャージ（Precharge）状態を経てアイドル状態に遷移する。また、ＤＤＲ２では、初期化（Initialize）状態からアイドル状態に遷移する。
【００４４】
その後、ＭＲＳ（Mode Registers Set）およびＥＭＲＳ（Extended Mode Registers Set）の状態において、ＤＲＡＭのバースト長やレイテンシなどの各種動作モードの設定が行われる。
【００４５】
アイドル状態においてアクティブ（ＡＣＴＩＶＥ）コマンドが発行されると、モバイルＤＤＲではアイドル状態からロウアクティブ（ROW ACTIVE）状態に遷移する。一方、ＤＤＲ２では、アイドル状態からアクティベイティング（ACTIVATING）状態を介してバンクアクティブ（BANK ACTIVE）状態に遷移する。このとき、アクティベイティング状態からバンクアクティブの遷移はＤＤＲ２側で自動的に行われるため、モバイルＤＤＲおよびＤＤＲ２は同様に取り扱うことができる。
【００４６】
その後、ライト（ＷＲＩＴＥ）コマンドが発行されると、モバイルＤＤＲおよびＤＤＲ２の何れもライト状態に遷移して、ライトレイテンシの時間が経過した後にライトデータがメモリに保存される。ライトデータの保存が完了すると、ライトリカバリの時間を経て、プリチャージをした後、アイドル状態に戻る。
【００４７】
このように、モバイルＤＤＲおよびＤＤＲ２のステートダイアグラムは、代表的なモードにおいて基本的に同様の状態遷移を示す。
【００４８】
図５は、メモリへのライト動作時のタイミング例を示す図である。ここでは、１３３ＭＨｚ動作時（１クロック＝７．５ｎｓ）の値を算出している。
【００４９】
図５（ａ）はモバイルＤＤＲのタイミング例である。アクティブコマンドからライトコマンドまでの間隔ｔＲＣＤは、２２．５ｎｓである。ライトレイテンシＷＬは１クロック（７．５ｎｓ）である。データ転送後のライトリカバリ時間ｔＷＲは１５．０ｎｓ、プリチャージ時間ｔＲＰは２２．５ｎｓである。すなわち、ライトオートプリチャージリカバリディレイｔＤＡＬは３７．５ｎｓとなる。
【００５０】
図５（ｂ）はＤＤＲ２のタイミング例である。アクティブコマンドからライトコマンドまでの期間ｔＲＣＤは、１５．０ｎｓである。ライトレイテンシＷＬは２クロック（１５．０ｎｓ）である。ライトデータの保存が完了した後のライトリカバリ時間ｔＷＲは１５．０ｎｓ、プリチャージ時間ｔＲＰは１５．０ｎｓである。すなわち、ライトオートプリチャージリカバリディレイｔＤＡＬは３０．０ｎｓとなる。
【００５１】
そこで、本発明の実施の形態では、図５（ｃ）のように、ＤＤＲ２のタイミングをモバイルＤＤＲと揃えることにより、動作周波数の上限が低い方（モバイルＤＤＲ）の動作周波数に合わせたタイミングにより動作させる。すなわち、アクティブコマンドからライトコマンドまでの期間ｔＲＣＤ、ライトレイテンシＷＬ、および、データ転送後のライトリカバリ時間ｔＷＲは図５（ｂ）と同様に、それぞれ１５．０ｎｓ、２クロック（１５．０ｎｓ）および１５．０ｎｓとする。また、プリチャージ時間ｔＲＰはモバイルＤＤＲに合わせて２２．５ｎｓとする。これにより、モバイルＤＤＲとＤＤＲ２のアクセスサイクルを完全に一致させることができ、メモリアクセス制御を共通化することができる。
【００５２】
なお、ここではライト動作について説明したが、リード動作においては、ＣＡＳレイテンシを同じ設定にすることにより、モバイルＤＤＲおよびＤＤＲ２は同様の制御で利用することができる。また、動作タイミングについても、２００ＭＨｚ以下の動作周波数で動作させれば問題はない。
【００５３】
図６は、本発明の実施の形態におけるメモリ接続の具体例を示す図である。ここでは、メモリ３００として、モバイルＤＤＲ３１０およびＤＤＲ２（３２０）を混在させて構成している。また、メモリコントローラ２００は、リンク層（Ｌｉｎｋ）ブロック２１０と物理層（ＰＨＹ）ブロック２２０とを備えることを想定している。リンク層ブロック２１０はデジタル信号によるデータ処理を行うものであり、物理層ブロック２２０はデジタル信号とアナログ信号との間の変換を行うものである。メモリ３００は画像メモリ１５０に対応し、メモリコントローラ２００はメモリ制御部１４２に対応する。
【００５４】
クロック正転信号ＣＫＰ、クロック反転信号ＣＫＮ、クロックイネーブルＣＫＥ、アドレスＡ、バンクアドレスＢＡ、ロウ制御信号ＲＡＳ、カラム制御信号ＣＡＳ、ライトイネーブル信号ＷＥ、データマスク信号ＤＭ、データストローブ信号ＤＱＳ、データ信号ＤＱは、モバイルＤＤＲとＤＤＲ２との間で共通化することができる。
【００５５】
また、チップセレクト信号ＣＳについては、モバイルＤＤＲ用とＤＤＲ２用でそれぞれ一本ずつ用意されている。このチップセレクト信号ＣＳによって、モバイルＤＤＲ３１０またはＤＤＲ２（３２０）の何れかをアクセス先として選択することができる。
【００５６】
また、ＤＤＲ２（３２０）のデータストローブ信号ＤＱＳの反転信号端子およびＯＤＴ（On-Die Termination）端子は、モバイルＤＤＲとの整合のため、グランド（ＧＮＤ）接続させることにより未使用状態にしている。
【００５７】
ＤＤＲ２のモード設定において、本発明の実施の形態ではデータストローブ信号ＤＱＳはシングルエンドモードに設定される。また、ＤＤＲ２ではインターフェースとしてＳＳＴＬが用いられるが、本発明の実施の形態では信号終端は行われない。これらにより、モバイルＤＤＲとの整合が図られる。
【００５８】
図７は、ＳＳＴＬにおける信号終端の様子を示す図である。ＤＤＲ２のインターフェースに用いられるＳＳＴＬでは、通常の場合、終端抵抗による信号終端が行われる。この例では、メモリコントローラ２００およびメモリボード３９０に接続するスタブ点において反射を防ぐためのスタブ抵抗Ｒｓ（３０１および３９１）が直列に接続されている。また、このスタブ点は特性インピーダンスとのマッチングをとるための終端抵抗Ｒｔ（３０２および３０９）によって終端電圧にプルアップされている。メモリボード３９０にはメモリＩＣ３９９が搭載され、アンプ３９３および３９２を介してスタブ抵抗３９１の他端に接続されている。
【００５９】
本発明の実施の形態においては、信号終端は行われず、すなわち終端抵抗Ｒｔ（３０２および３０９）は接続されない。これにより、上述のように、ＳＳＴＬインターフェースを有するＤＤＲ２において、モバイルＤＤＲとの整合を図ることができる。
【００６０】
図８は、本発明の実施の形態におけるアドレス空間の一例を示す図である。この例では、３１ビットアドレスによる２Ｇ空間を想定し、前半の１Ｇ空間をモバイルＤＤＲにより実現し、後半の１Ｇ空間をＤＤＲ２により実現することとしている。
【００６１】
このとき、モバイルＤＤＲは常時動作することを前提として、欠陥画素補正のための撮像素子の欠陥アドレスなどのバックアップデータ、プログラム、および、モニタリング時の表示画像（モニタリング画像）などを保持する領域とする。一方、ＤＤＲ２は必要時にのみ動作することを前提として、プログラムの作業領域や、キャプチャ時の保存画像（キャプチャ画像）を保持する領域とする。
【００６２】
そのような前提において、本発明の実施の形態では、メモリに対する必要なアクセス速度が所定の速度を超える状態か否かを判断して、所定の速度を超える場合には動作周波数を高速に設定してモバイルＤＤＲおよびＤＤＲ２を使用する。一方、所定の速度を超えない場合には、ＤＤＲ２をパワーダウン状態に遷移させ、動作周波数を低速に設定してモバイルＤＤＲのみを使用する。
【００６３】
上述のように、ＤＤＲ２は、ＤＬＬを内蔵している関係で、動作周波数の下限が１２５ＭＨｚに規定されており、これより低速の動作はできない。そのため、本発明の実施の形態では、１２５ＭＨｚよりも高速に動作させる場合にはモバイルＤＤＲおよびＤＤＲ２の両者を動作させるが、１２５ＭＨｚよりも低速に動作させる場合にはモバイルＤＤＲのみを動作させる。このようなメモリ構成および動作周波数の切替の契機としては、例えば、撮像時のシャッターボタンの押下が考えられる。モニタリング動作（ＥＥ：Electric Eye）時には、例えば６２．５ＭＨｚの周波数でモバイルＤＤＲのみを動作させておいて、シャッターボタン押下を契機として、キャプチャ動作に対応するために必要に応じて１２５ＭＨｚの周波数に切り替えてＤＤＲ２を初期化状態からアイドル状態に遷移させて、モバイルＤＤＲおよびＤＤＲ２の両者を動作させる。
【００６４】
すなわち、メモリに対する必要なアクセス速度に応じてメモリ構成および動作周波数を切り替えることにより、モニタリング動作時の低消費電力化と、キャプチャ動作時の高速大容量記録とを実現することができる。
【００６５】
また、撮像動作が終了して、デジタルスチルカメラの電源を切断する際には、プログラムのバックアップや撮像素子の欠陥アドレスなどのバックアップデータをモバイルＤＤＲの領域に保存して、ＤＤＲ２をパワーダウン状態に遷移させ、モバイルＤＤＲをセルフリフレッシュ状態に遷移させておく。これにより、次回電源が投入された際の起動時間を短縮することができる。
【００６６】
図９は、発明の実施の形態におけるメモリコントローラ２００の機能構成例を示す図である。このメモリコントローラ２００は、状態判断部２１１と、周波数設定部２１２と、メモリ構成設定部２１３と、データ転送部２１４とを備えている。
【００６７】
状態判断部２１１は、本体（デジタルスチルカメラ等）の動作状態を判断するものである。すなわち、この状態判断部２１１は、本体の動作状態を鑑みて、メモリ３００に対して必要なアクセス速度が所定の速度を超える状態か否かを判断する。また、この状態判断部２１１は、本体の動作状態として、電源が切断され、または、電源が投入されたか否かを判断する。
【００６８】
周波数設定部２１２は、メモリ３００に対して必要なアクセス速度が所定の速度を超える状態であると状態判断部２１１によって判断されると、メモリ３００の動作周波数を高速に設定する。一方、メモリ３００に対して必要なアクセス速度が所定の速度を超えない状態であると状態判断部２１１によって判断されると、周波数設定部２１２はメモリ３００の動作周波数を低速に設定する。例えば、周波数設定部２１２は、モニタリング動作時には６２．５ＭＨｚの低速の周波数に設定しておいて、キャプチャ時には１２５ＭＨｚの高速の周波数に設定する。
【００６９】
メモリ構成設定部２１３は、メモリ３００に対して必要なアクセス速度が所定の速度を超える状態であると状態判断部２１１によって判断されると、メモリ３００のモバイルＤＤＲ３１０およびＤＤＲ２（３２０）の両者を動作させる。一方、メモリ３００に対して必要なアクセス速度が所定の速度を超えない状態であると状態判断部２１１によって判断されると、メモリ構成設定部２１３はメモリ３００のモバイルＤＤＲ３１０のみを動作させる。また、メモリ構成設定部２１３は、本体の電源が切断される際には、ＤＤＲ２（３２０）をパワーダウン状態に遷移させ、モバイルＤＤＲをセルフリフレッシュ状態に遷移させる。
【００７０】
データ転送部２１４は、本体の電源が切断される際には、プログラムのバックアップや撮像素子の欠陥アドレスなどのバックアップデータをメモリ３００のＤＤＲ２（３２０）の領域からモバイルＤＤＲ３１０の領域に転送して保存させる。一方、本体の電源が投入された際には、データ転送部２１４はモバイルＤＤＲ３１０の領域に保存されていたデータをＤＤＲ２（３２０）に転送して復元させる。
【００７１】
次に本発明の実施の形態におけるメモリコントローラ２００の動作について図面を参照して説明する。
【００７２】
図１０は、本発明の実施の形態におけるデジタルスチルカメラのメモリ制御方法の処理手順例を示す図である。まず、デジタルスチルカメラの電源が投入されると（ステップＳ９１１）、周波数設定部２１２はメモリ３００の動作周波数を標準（例えば、６２．５ＭＨｚ）に設定する（ステップＳ９１２）。
【００７３】
動作周波数が６２．５ＭＨｚの場合、バス幅を１６ビット、メモリのアクセス効率を７０％と仮定すると、データ帯域は次式のようになる。但し、ここでは、１Ｍｂｐｓ＝（１０２４）２［ビット／秒］としている。
６２５０００００×１６×０．７／１０２４／１０２４＝６６７Ｍｂｐｓ
【００７４】
一方、動作周波数が１２５ＭＨｚの場合、同様に、バス幅を１６ビット、メモリのアクセス効率を７０％と仮定すると、データ帯域は次式のようになる。
１２５００００００×１６×０．７／１０２４／１０２４＝１３３５Ｍｂｐｓ
【００７５】
デジタルスチルカメラは、シャッターボタンが押下されるまでは（ステップＳ９１３）、モニタリング動作を行う。そして、このモニタリング動作における必要なデータ容量がバス帯域値ｘを超えるか否かが判断される（ステップＳ９２１）。ここで、ＶＧＡサイズ（６４０×４８０画素）のデータを１秒当り６０コマ表示させた場合、必要なデータ量は次式のようになる。
６４０×４８０×１６×６０／１０２４／１０２４＝２８１Ｍｂｐｓ
メモリアクセスがライトおよびリードの２回必要であるとすると、
２８１Ｍｂｐｓ×２＝５６２Ｍｂｐｓ
となる。
【００７６】
一方、ＳＶＧＡサイズ（８００×６００画素）のデータを１秒当り６０コマ表示させた場合、必要なデータ量は次式のようになる。
８００×６００×１６×６０／１０２４／１０２４＝４３９Ｍｂｐｓ
メモリアクセスがライトおよびリードの２回必要であるとすると、
４３９Ｍｂｐｓ×２＝８７８Ｍｂｐｓ
となる。
【００７７】
したがって、モニタリング表示がＶＧＡサイズにより行われる場合には、５６２Ｍｂｐｓ＜６６７Ｍｂｐｓであるため、６２．５ＭＨｚ動作のモバイルＤＤＲのみで十分な帯域を確保することができる。一方、モニタリング表示がＳＶＧＡサイズにより行われる場合には、８７８Ｍｂｐｓ＞６６７Ｍｂｐｓとなるため、動作周波数を１２５ＭＨｚに設定して、８７８Ｍｂｐｓ＜１３３５Ｍｂｐｓの状態でモバイルＤＤＲおよびＤＤＲ２を動作させることになる。
【００７８】
すなわち、モニタリング表示がＶＧＡサイズにより行われる場合には、メモリ構成設定部２１３はモバイルＤＤＲのみを使用するように設定する（ステップＳ９２４）。一方、モニタリング表示がＳＶＧＡサイズにより行われる場合には、周波数設定部２１２がメモリ３００の動作周波数を高速（例えば、１２５ＭＨｚ）に設定する（ステップＳ９２２）とともに、メモリ構成設定部２１３がモバイルＤＤＲおよびＤＤＲ２を使用するように設定する（ステップＳ９２３）。
【００７９】
その後、シャッターボタンが押下されると、キャプチャ動作に移行する（ステップＳ９１３）。その際、記録データのフォーマットが非圧縮のＲＡＷデータであれば（ステップＳ９１４）、ステップＳ９３１においてＲＡＷデータのデータ量が判断され、記録データのフォーマットがＪＰＥＧ等の圧縮データであればステップＳ９４１において圧縮データのデータ量が判断される。
【００８０】
ここで、ＲＡＷデータを１秒当り２コマで連写する際のデータ量は、次式のようになる。なお、以下のキャプチャ動作では、８百万画素の画像データを想定する。
８００００００×１６×２／１０２４／１０２４＝２４４Ｍｂｐｓ
メモリアクセスがライトおよびリードの２回必要であるとすると、
２４４Ｍｂｐｓ×２＝４８８Ｍｂｐｓ
となる。
【００８１】
また、ＲＡＷデータを１秒当り５コマで連写する際のデータ量は、次式のようになる。
８００００００×１６×５／１０２４／１０２４＝６１０Ｍｂｐｓ
メモリアクセスがライトおよびリードの２回必要であるとすると、
６１０Ｍｂｐｓ×２＝１２２０Ｍｂｐｓ
となる。
【００８２】
したがって、ＲＡＷデータが１秒当り２コマ連写される場合には、４８８Ｍｂｐｓ＜６６７Ｍｂｐｓであるため、６２．５ＭＨｚ動作のモバイルＤＤＲのみで十分な帯域を確保することができる。一方、ＲＡＷデータが１秒当り５コマ連写される場合には、１２２０Ｍｂｐｓ＞６６７Ｍｂｐｓとなるため、動作周波数を１２５ＭＨｚに設定して、１２２０Ｍｂｐｓ＜１３３５Ｍｂｐｓの状態でモバイルＤＤＲおよびＤＤＲ２を動作させることになる。
【００８３】
すなわち、ＲＡＷデータが１秒当り２コマ連写される場合には、メモリ構成設定部２１３はモバイルＤＤＲのみを使用するように設定する（ステップＳ９３４）。一方、ＲＡＷデータが１秒当り５コマ連写される場合には、周波数設定部２１２がメモリ３００の動作周波数を高速（例えば、１２５ＭＨｚ）に設定する（ステップＳ９３２）とともに、メモリ構成設定部２１３がモバイルＤＤＲおよびＤＤＲ２を使用するように設定する（ステップＳ９３３）。
【００８４】
一方、ＪＰＥＧデータの場合、データは約４分の１に圧縮されるため、１秒当り１０コマで連写する際のデータ量は、次式のようになる。
８００００００×４×１０／１０２４／１０２４＝３０５Ｍｂｐｓ
メモリアクセスがライトおよびリードの２回必要であるとすると、
３０５Ｍｂｐｓ×２＝６１０Ｍｂｐｓ
となる。
【００８５】
また、ＪＰＥＧデータを１秒当り２０コマで連写する際のデータ量は、次式のようになる。
８００００００×４×２０／１０２４／１０２４＝６１０Ｍｂｐｓ
メモリアクセスがライトおよびリードの２回必要であるとすると、
６１０Ｍｂｐｓ×２＝１２２０Ｍｂｐｓ
となる。
【００８６】
したがって、ＪＰＥＧデータが１秒当り１０コマ連写される場合には、６１０Ｍｂｐｓ＜６６７Ｍｂｐｓであるため、６２．５ＭＨｚ動作のモバイルＤＤＲのみで十分な帯域を確保することができる。一方、ＪＰＥＧデータが１秒当り２０コマ連写される場合には、１２２０Ｍｂｐｓ＞６６７Ｍｂｐｓとなるため、動作周波数を１２５ＭＨｚに設定して、１２２０Ｍｂｐｓ＜１３３５Ｍｂｐｓの状態でモバイルＤＤＲおよびＤＤＲ２を動作させることになる。
【００８７】
すなわち、ＪＰＥＧデータが１秒当り１０コマ連写される場合には、メモリ構成設定部２１３はモバイルＤＤＲのみを使用するように設定する（ステップＳ９４４）。一方、ＪＰＥＧデータが１秒当り２０コマ連写される場合には、周波数設定部２１２がメモリ３００の動作周波数を高速（例えば、１２５ＭＨｚ）に設定する（ステップＳ９４２）とともに、メモリ構成設定部２１３がモバイルＤＤＲおよびＤＤＲ２を使用するように設定する（ステップＳ９４３）。
【００８８】
なお、この処理手順例ではメモリアクセスが２回行われることを想定したが、複雑な画像処理を行う場合にはメモリへのアクセス回数を３以上に増やして計算することにより、必要なデータ量を求めることができる。
【００８９】
このように、本発明の実施の形態によれば、メモリ３００においてモバイルＤＤＲ３１０およびＤＤＲ２（３２０）の電気特性およびタイミングを合わせることにより、両者を混在させて構成することができる。また、このようなメモリ３００において、メモリに対して必要なアクセス速度が所定の速度を超える状態か否かに応じて、動作周波数を切り替えるとともに、低速動作時にはＤＤＲ２（３２０）を使用しないように設定することができる。
【００９０】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【００９１】
すなわち、請求項１乃至４において、第１のメモリは例えばモバイルＤＤＲ３１０に対応する。また、第２のメモリは例えばＤＤＲ２（３２０）に対応する。
【００９２】
また、請求項５乃至１１において、第１のメモリは例えばモバイルＤＤＲ３１０に対応する。また、第２のメモリは例えばＤＤＲ２（３２０）に対応する。また、状態判断手段は例えば状態判断部２１１に対応する。また、周波数設定手段は例えば周波数設定部２１２に対応する。また、メモリ構成設定手段は例えばメモリ構成設定部２１３に対応する。
【００９３】
なお、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態におけるデジタルスチルカメラの一構成例を示す図である。
【図２】モバイルＤＤＲとＤＤＲ２の特徴を比較した対応表を示す図である。
【図３】モバイルＤＤＲのステートダイアグラムである。
【図４】ＤＤＲ２のステートダイアグラムである。
【図５】メモリへのライト動作時のタイミング例を示す図である。
【図６】本発明の実施の形態におけるメモリ接続の具体例を示す図である。
【図７】ＳＳＴＬにおける信号終端の様子を示す図である。
【図８】本発明の実施の形態におけるアドレス空間の一例を示す図である。
【図９】発明の実施の形態におけるメモリコントローラ２００の機能構成例を示す図である。
【図１０】、本発明の実施の形態におけるデジタルスチルカメラのメモリ制御方法の処理手順例を示す図である。
【符号の説明】
【００９５】
１１０  レンズブロック
１２０  撮像素子
１３１  前処理部
１３２  タイミングジェネレータ（ＴＧ）
１３３  ドライバ
１４０  カメラ信号処理部
１４１  カメラ信号検波部
１４２  メモリ制御部
１４３  解像度変換部
１４４  表示制御部
１４５  画像符号化／復号部
１４６  メディア制御部
１４７  レンズ制御部
１４８  バスインターフェース
１４９  データバス
１５０  画像メモリ
１６０  表示部
１７０  記録メディア
１８０  システム制御部
１８１  プロセッサ
１８２  ＲＡＭ
１８３  ＥＥＰＲＯＭ
１８４  ＵＳＢ
１８５  システムバス
１８９  操作部
２００  メモリコントローラ
２１０  リンク層（Ｌｉｎｋ）ブロック
２１１  状態判断部
２１２  周波数設定部
２１３  メモリ構成設定部
２１４  データ転送部
２２０  物理層（ＰＨＹ）ブロック
３００  メモリ
３０２、３０９  終端抵抗
３０１、３９１  スタブ抵抗
３９０  メモリボード
３９２、３９３  アンプ
【図１】
2009163582.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009163582.tif 000009
【図８】
2009163582.tif 000010
【図９】
2009163582.tif 000011
【図１０】
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