(57)【要約】      （修正有）【課題】消費電流を低減しつつ、所望のデータを出力することが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置のラッチ制御回路は、ダミー用センスアンプの出力に基づいて、ダミーセンスアンプの誤動作を検知した場合には、センスアンプの出力をラッチするためのラッチ回路に保持されているデータを継続して保持させる。【選択図】図５
2009163844.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧に応じたデータを保持する不揮発性トランジスタで構成されたメモリセルと、
前記メモリセルと同じ構成を有し、オンするようにゲートに第１の固定電圧が印加されたリファレンスセルと、
前記メモリセルに流れるセル電流に応じた電圧と前記リファレンスセルに流れる基準電流に応じた電圧とが入力され、この２つの電圧間の振幅に応じた信号を出力するセンスアンプと、
前記センスアンプの出力に応じた信号をラッチするラッチ回路と、
前記メモリセルと同じ構成を有し、前記メモリセルの読み出し電圧と等しい第２の固定電圧がゲートに印加されたダミーメモリセルと、
前記ダミーメモリセルと同じ構成を有し、オンするようにゲートに前記第１の固定電圧が印加されたダミー用リファレンスセルと、
前記センスアンプと同じ構成を有し、前記ダミーメモリセルに流れるダミーメモリセル電流に応じた電圧と前記ダミー用リファレンスセルに流れるダミー用基準電流に応じた電圧とが入力され、この２つの電圧間の振幅に応じた信号を出力するダミー用センスアンプと、
前記ダミー用センスアンプの出力に基づいて、前記ラッチ回路を制御するラッチ制御回路と、を備え、
前記ラッチ制御回路は、
前記ダミー用センスアンプの出力に基づいて、前記ダミーセンスアンプの誤動作を検知した場合には、前記ラッチ回路に保持されているデータを継続して保持させる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ダミーメモリセルのしきい値電圧は、前記ダミーメモリセルに流れるダミーメモリセル電流に応じた電圧が前記ダミー用リファレンスセルに流れるダミー用基準電流に応じた電圧よりも高くなるように設定されている
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記センスアンプと前記ダミー用センスアンプとは、同じ製造プロセスで同時に形成されている
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセル、前記ダミーメモリセル、前記リファレンスセル、および前記ダミー用リファレンスセルは、同じ製造プロセスで同時に形成されている
ことを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
ＮＯＲ型フラッシュメモリであることを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、読み出し時のデータ線にリファレンスレベルが供給されるＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置には、例えば、複数のメモリセルを有するメモリセルアレイと、ワード線の電圧を制御するロウアドレス・デコーダと、カラム線の電圧を制御するカラムデコーダと、特定のメモリセルから読み出したデータを増幅するセンスアンプと、センスアンプの出力をラッチするラッチ回路と、ラッチ回路の出力をバッファリングしてデータ出力端子の供給する出力バッファと、を備えるものがある（例えば、特許文献１参照。）。
【０００３】
この従来の不揮発性半導体記憶装置は、センスアンプの出力をラッチ回路でラッチした後、ラッチ回路のラッチ出力を出力バッファに伝送する。このため、ラッチ回路でラッチした後は、センスアンプのセンス動作を停止させても、メモリセルから読み出したデータを出力できる。
【０００４】
これにより、上記従来の不揮発性半導体記憶装置は、データの読み出し時の消費電力を低減する。
【特許文献１】特開２００１−１４３４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、消費電流を低減しつつ、所望のデータを出力することが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、
しきい値電圧に応じたデータを保持する不揮発性トランジスタで構成されたメモリセルと、
前記メモリセルと同じ構成を有し、オンするようにゲートに第１の固定電圧が印加されたリファレンスセルと、
前記メモリセルに流れるセル電流に応じた電圧と前記リファレンスセルに流れる基準電流に応じた電圧とが入力され、この２つの電圧間の振幅に応じた信号を出力するセンスアンプと、
前記センスアンプの出力に応じた信号をラッチするラッチ回路と、
前記メモリセルと同じ構成を有し、前記メモリセルの読み出し電圧と等しい第２の固定電圧がゲートに印加されたダミーメモリセルと、
前記ダミーメモリセルと同じ構成を有し、オンするようにゲートに前記第１の固定電圧が印加されたダミー用リファレンスセルと、
前記センスアンプと同じ構成を有し、前記ダミーメモリセルに流れるダミーメモリセル電流に応じた電圧と前記ダミー用リファレンスセルに流れるダミー用基準電流に応じた電圧とが入力され、この２つの電圧間の振幅に応じた信号を出力するダミー用センスアンプと、
前記ダミー用センスアンプの出力に基づいて、前記ラッチ回路を制御するラッチ制御回路と、を備え、
前記ラッチ制御回路は、
前記ダミー用センスアンプの出力に基づいて、前記ダミーセンスアンプの誤動作を検知した場合には、前記ラッチ回路に保持されているデータを継続して保持させる
ことを特徴とする。
【発明の効果】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置によれば、消費電流を低減しつつ、所望のデータを出力することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【比較例】
【０００９】
図１は、１ビット分のＮＯＲ型フラッシュメモリの比較例を示す図である。
【００１０】
図１において、データ読出し時、データ線ＨＯＮにはメモリセルの記憶データに応じたデータが出力される。メモリセルが“１”を記憶している場合には、データ線ＨＯＮには“Ｌ（Ｌｏｗ）”レベルが出力される。一方、メモリセルが“０”を記憶している場合には“Ｈ（Ｈｉｇｈ）”レベルが出力される。
【００１１】
データ線ＲＥＦには、リファレンスデータが出力される。すなわち、データ線ＨＯＮに出力される“Ｈ”レベルと“Ｌ”レベルのほぼ中間のレベルが、このリファレンスデータとしてデータ線ＲＥＦに出力される。
【００１２】
ここで、比較例のＮＯＲ型フラッシュメモリの動作について説明する。
【００１３】
図２は、データ読出し前の定常状態において、図１に示す比較例のＮＯＲ型フラッシュメモリのラッチ回路ＬＡのデータ線Ｎ３に“Ｈ”レベルが保持されている場合の動作波形を示す図である。
【００１４】
図２において、信号線ＡＴＤは、読み出すべきメモリセルへアドレスが遷移するとワンショットのパルス信号が出力される。この信号線ＡＴＤの電位レベルは、メモリセルのデータ読出し前の定常状態においては“Ｌ”レベルにある。
【００１５】
この信号線ＡＴＤの電位レベルに応じて、信号線ＡＣＣＢ、信号線ＣＭＢ、信号線ＥＱＬ、信号線ＬＤＢ、信号線ＢＩＡＳ、信号線ＲＳＴおよび信号線ＬＡＣＴの電位レベルが制御されるようになっている。
【００１６】
上記定常状態において、信号線ＡＣＣＢ、信号線ＣＭＢ、信号線ＥＱＬ、はそれぞれ“Ｈ”レベルにあり、信号線ＬＡＣＴは“Ｌ”レベルにある。信号線ＬＤＢ、信号線ＢＩＡＳ、信号線ＲＳＴは“Ｈ”レベルにある。
【００１７】
このように、上記定常状態において、信号線ＡＣＣＢ、信号線ＬＤＢ、信号線ＢＩＡＳおよび信号線ＲＳＴが“Ｈ”レベルにある。これにより、プリチャージ回路ＰＣを構成するトランジスタＴＰ０〜ＴＰ４と負荷回路ＬＤを構成するトランジスタＴＰ１０、ＴＰ１２は全てオフ状態である。
【００１８】
また、トランジスタＴＮ１０〜ＴＮ１３はオン状態である。これにより、データ線ＨＯＮＭおよびデータ線ＲＥＦＭは、共に初期化された“Ｌ”レベルにある。この時トランジスタＴＮ１０、ＴＮ１１がオン状態にあることからデータ線ＨＯＮおよびデータ線ＲＥＦも、共に初期化された“Ｌ”レベルにある。
【００１９】
また、上記定常状態において、信号線ＣＭＢが“Ｈ”レベルにあることにより、センスアンプＳＡのトランジスタＴＰ５はオフ状態である。これにより、センスアンプＳＡは出力線Ｎ１にＨｉＺレベルを出力する。
【００２０】
この時、信号線ＥＱＬが“Ｈ”レベルにあることから、トランジスタＴＮ５はオン状態である。これにより、出力線Ｎ１には“Ｌ”レベルが出力される。そして、データ線Ｎ２には、インバータＩ１により出力線Ｎ１の反転レベルである“Ｈ”レベルが出力される。
【００２１】
ラッチ制御回路ＬＣは、信号線ＬＡＣＴから入力される信号に基づいて、信号を生成し、信号線ＳＥＮＢと信号線ＳＥＮに出力するようになっている。
【００２２】
メモリセルのアドレスが遷移する前の上記定常状態において、信号線ＳＥＮＢは“Ｈ”レベル、信号線ＳＥＮは“Ｌ”レベルにある。これにより、ラッチ回路ＬＡのトランジスタＴＰ６およびＴＮ６はオフ状態、トランジスタＴＰ８およびＴＮ８はオン状態となる。
【００２３】
したがって、データ線Ｎ２のデータは、データ線Ｎ３に伝播されない。そして、データ線Ｎ３は、現在のアドレスのメモリセルにおいて読み出されたデータが保持される。
【００２４】
図２では、例えば、現在のアドレスのメモリセルにおいて読み出されたデータとして、データ線Ｎ３は“Ｈ”レベルにある。
【００２５】
したがって、データ線Ｎ４は、インバータＩ２によりデータ線Ｎ３の反転レベルである“Ｌ”レベルが出力される。データ線Ｎ４が“Ｌ”レベルにあることから、トランジスタＴＰ９はオン状態、トランジスタＴＮ９はオフ状態にある。データ線Ｎ３はトランジスタＴＰ８およびＴＰ９によりデータ線Ｎ４の反転レベルである“Ｈ”レベルが出力され安定している。
【００２６】
そして、データ線ＤＳにはインバータＩ３によりデータ線Ｎ４の反転レベルである“Ｈ”レベルが出力される。
【００２７】
次に、読み出すべき次のメモリセルへアドレスが遷移された場合の動作について説明する。
【００２８】
次のメモリセルへアドレスが遷移されると、“Ｌ”レベルにある信号線ＡＴＤにワンショットのパルス信号“Ｈ”が出力される。このパルス信号を受けて、“Ｈ”レベルにあった信号線ＡＣＣＢは、“Ｌ”レベルとなる。プリチャージ回路ＰＣのトランジスタＴＰ０〜ＴＰ４がオン状態となる。
【００２９】
同時に、“Ｈ”レベルにあった信号線ＬＤＢも、“Ｌ”レベルとなり、“Ｌ”レベルにあった信号線ＲＳＴは“Ｈ”レベルとなる。負荷回路ＬＤのトランジスタＴＰ１０〜ＴＰ１３がオン状態となり、トランジスタＴＮ１２、ＴＮ１３はオフ状態となる。
【００３０】
そして、データ線ＨＯＮおよびデータ線ＲＥＦは、トランジスタＴＰ０により互いにイコライズされ、同時にトランジスタＴＰ１〜ＴＰ４によりプリチャージされる。この時、トランジスタＴＮ１０、ＴＮ１１を介してデータ線ＨＯＮＭおよびデータ線ＲＥＦＭもプリチャージされる。
【００３１】
なお、トランジスタＴＰ２およびＴＰ４は、プリチャージの際、データ線ＨＯＮおよびデータ線ＲＥＦのレベルが過充電されないように制御するために設けられている。これは、データ線ＨＯＮおよびデータ線ＲＥＦはセンスアンプＳＡのＰＭＯＳゲートに入力されるので、データ線ＨＯＮおよびデータ線ＲＥＦのレベルが高いとセンスアンプＳＡに十分なコンダクタンスが得られないためである。
【００３２】
これらのトランジスタＴＰ２およびＴＰ４のゲート端子をドレイン端子と短絡させることで、データ線ＨＯＮおよびデータ線ＲＥＦのプリチャージレベルは、電源電圧（ＶＤＤ）−｜しきい値電圧（ＶＴＨＰ）｜のレベルとなる。
【００３３】
そして、プリチャージ開始のタイミングで、信号線ＢＩＡＳが“Ｈ”レベルから約１ｖまで降下する。信号線ＢＩＡＳが入力されるトランジスタＴＮ１０、ＴＮ１１のしきい値電圧ＶＴＨは通常０ｖ近傍に設定されている。そして、プリチャージの際のソフトＷｒｉｔｅを抑止するために、トランジスタＴＮ１０、ＴＮ１１は、データ線ＨＯＮＭおよびデータ線ＲＥＦＭが１ｖ以上のレベルに上昇しないように、信号線ＢＩＡＳにより制御されている。
【００３４】
そして、プリチャージが終了、すなわち信号線ＡＴＤのパルス信号が終了したことを受けて“Ｌ”レベルにあった信号線ＡＣＣＢが“Ｈ”レベルになる。この信号線ＡＣＣＢが“Ｈ”レベルになったタイミングにおいて、信号線ＡＴＤのパルス信号により“Ｈ”レベルにあった信号線ＣＭＢが“Ｌ”レベルとなる。これにより、センスアンプＳＡが活性化される。
【００３５】
このタイミングにおいて、“Ｈ”レベルにあった信号線ＥＱＬは“Ｌ”レベルとなり、トランジスタＴＮ５はオフ状態となる。そして、センスアンプＳＡによりデータ線ＨＯＮおよびデータ線ＲＥＦの微小振幅が増幅され、この微少振幅に応じたデータが出力線Ｎ１出力される。
【００３６】
図２では、例えば、データ線ＨＯＮのレベルは、データ線ＲＥＦのレベルよりも高いレベルにある。したがって、出力線Ｎ１には、センスアンプから“Ｌ”レベルが出力される。したがって、データ線Ｎ２は、インバータＩ１から“Ｈ”レベルが出力される。
【００３７】
また、信号線ＡＴＤのパルス信号により、“Ｌ”レベルにある信号線ＬＡＣＴは“Ｈ”レベルとなる。これにより、ラッチ制御回路ＬＣは、信号線ＳＥＮＢを“Ｈ”レベルから“Ｌ”レベルにし、信号線ＳＥＮを“Ｌ”レベルから“Ｈ”レベルにする。これにより、ラッチ回路ＬＡのトランジスタＴＰ６およびＴＮ６はオン状態となり、トランジスタＴＰ８およびＴＮ８はオフ状態となる。
【００３８】
これにより、データ線Ｎ３は、トランジスタＴＮ６およびＴＮ７により、データ線Ｎ２の反転レベルである“Ｌ”レベルとなる。
【００３９】
そして、データ線Ｎ４には、インバータＩ２により、データ線Ｎ３の反転レベルである“Ｈ”レベルが出力される。
【００４０】
そして、データ線ＤＳには、インバータＩ３により、データ線Ｎ４の反転レベルである“Ｈ”レベルが出力される。
【００４１】
その後、信号線ＡＴＤのパルス信号が終了したことを受けて、信号線ＬＡＣＴは、“Ｈ”レベルから定常レベルである“Ｌ”レベルとなる。信号線ＳＥＮＢは、“Ｌ”レベルから“Ｈ”レベルとなり、信号線ＳＥＮは“Ｈ”レベルから“Ｌ”レベルとなる。これにより、トランジスタＴＰ６およびＴＮ６はオフ状態となり、トランジスタＴＰ８およびＴＮ８はオン状態となる。
【００４２】
この結果、データ線Ｎ２のデータはデータ線Ｎ３に伝播されず、データ線Ｎ３は現在のアドレスにおいて読み出された“Ｌ”レベルが保持される。
【００４３】
これにより、データ線Ｎ４およびデータ線ＤＳも、現在のメモリセルのアドレスにおいて読み出されたレベルが維持される。
【００４４】
また、図３は、データ読出し前の定常状態において、図１に示す比較例のＮＯＲ型フラッシュメモリのラッチ回路ＬＡのデータ線Ｎ３に“Ｌ”レベルが保持されている場合の動作波形を示す図である。
【００４５】
図３に示すように、データ読出し後も同様に、データ線Ｎ３に“Ｌ”レベルが出力される。したがって、データ読出し前後において、データ線Ｎ３、データ線Ｎ４、およびデータ線ＤＳは、そのレベルが変わらない。
【００４６】
ここで、既述のように、センスアンプＳＡにはデータ線ＨＯＮおよびデータ線ＲＥＦが接続されている。そして、センスアンプＳＡによりデータ線ＨＯＮおよびデータ線ＲＥＦの微小振幅が増幅され、応じたデータが出力線Ｎ１出力される。
【００４７】
しかし、例えば、製造プロセスの変動等によりデータ線ＲＥＦのレベルが設計値よりも低下しないために、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなってしまう場合がある。
【００４８】
図４は、製造プロセスの変動等によりデータ線ＲＥＦのレベルが設計値よりも低下しないために、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなってしまう状態における、図１に示す比較例のＮＯＲ型フラッシュメモリの動作波形を示す図である。
【００４９】
なお、ここでは、一例として、データ読出し前の状態において、データ線Ｎ３は“Ｌ”レベル、データ線Ｎ４は“Ｈ”レベル、データ線ＤＳは“Ｌ”レベルが出力されているものとして、図４を参照しつつ以下に比較例のＮＯＲ型フラッシュメモリの動作を説明する。
【００５０】
図４に示すように、メモリセルのアドレスが遷移されると、“Ｌ”レベルにある信号線ＡＴＤにワンショットのパルス信号が出力される。
【００５１】
このパルス信号を受けて、“Ｈ”レベルにあった信号線ＡＣＣＢは “Ｌ”レベルとなる。プリチャージ回路ＰＣのトランジスタＴＰ０〜ＴＰ４がオン状態となる。
【００５２】
同時に、“Ｈ”レベルにあった信号線ＬＤＢも、“Ｌ”レベルとなり、“Ｌ”レベルにあった信号線ＲＳＴは“Ｈ”レベルとなる。負荷回路ＬＤのトランジスタＴＰ１０〜ＴＰ１３がオン状態となる。
【００５３】
そして、トランジスタＴＰ０によりデータ線ＨＯＮおよびデータ線ＲＥＦは互いにイコライズされ、同時にトランジスタＴＰ１〜ＴＰ４によりプリチャージされる。この時、トランジスタＴＮ１０、ＴＮ１１を介してデータ線ＨＯＮＭおよびデータ線ＲＥＦＭもプリチャージされる。
【００５４】
トランジスタＴＰ２およびＴＰ４は、前述したように、プリチャージの際データ線ＨＯＮおよびデータ線ＲＥＦのレベルが過充電されないように制御するために設けられている。
【００５５】
そして、プリチャージ開始のタイミングで、信号線ＢＩＡＳが“Ｈ”レベルから約１ｖまで降下する。前述したように、信号線ＢＩＡＳが入力されるトランジスタＴＮ１０、ＴＮ１１のしきい値電圧ＶＴＨは通常０ｖ近傍に設定されている。そして、プリチャージの際のソフトＷｒｉｔｅを抑止するために、トランジスタＴＮ１０、ＴＮ１１は、データ線ＨＯＮＭおよびデータ線ＲＥＦＭが１ｖ以上のレベルに上昇しないように、信号線ＢＩＡＳにより制御されている。
【００５６】
そして、プリチャージの終了、すなわち信号線ＡＴＤのパルス信号が終了したことを受けて“Ｌ”レベルにあった信号線ＡＣＣＢが“Ｈ”レベルになる。この信号線ＡＣＣＢが“Ｈ”レベルになるタイミングにおいて、信号線ＡＴＤのパルス信号により、“Ｈ”レベルにあった信号線ＣＭＢは“Ｌ”レベルとなる。これにより、センスアンプＳＡが活性化される。
【００５７】
このタイミングにおいて、“Ｈ”レベルにあった信号線ＥＱＬは“Ｌ”レベルとなり、トランジスタＴＮ５はオフ状態となる。センスアンプＳＡにより、データ線ＨＯＮおよびデータ線ＲＥＦの微小振幅が増幅され、応じたデータが出力線Ｎ１出力される。
【００５８】
しかし、この時、既述のように、データ線ＲＥＦのレベルが設計値よりも低下せず、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなってしまう場合がある。
【００５９】
この振幅が小さい場合、センスアンプＳＡが誤動作を起し得る。これにより、出力線Ｎ１には本来“Ｌ”レベルが出力されるはずが、“Ｈ”レベルが出力されてしまう結果となり得る。
【００６０】
しかし、時間の経過と共に、データ線ＨＯＮとデータ線ＲＥＦとの間に所望の振幅が得られると、センスアンプＳＡから出力線Ｎ１には正しいデータである“Ｌ”レベルが出力される。
【００６１】
つまり、出力線Ｎ１には、“Ｌ”→“Ｈ”→“Ｌ”のパルス状のデータが出力されてしまう。これを受けて、データ線Ｎ２、データ線Ｎ３、データ線Ｎ４、データ線ＤＳも、パルス状のデータが出力されてしまう。
【００６２】
このパルス状のデータは、最終段の出力ＰＡＤまで伝播されることとなり、ＮＯＲ型フラッシュメモリに大きな消費電流をもたらしてしまう結果となる。
【００６３】
以下、上記消費電流を低減しつつ、所望のデータを出力することが可能な実施例に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）について説明する。
【実施例１】
【００６４】
図５は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の構成の一例を示す図である。なお、図５において、図１と同じ符号が付された構成は、比較例と同じ構成を示す。
【００６５】
図５に示すように、不揮発性半導体記憶装置１００は、メモリセル１と、カラムスイッチ２と、カラムスイッチ３と、リファレンスセル４と、プリチャージ回路５と、負荷回路１１と、センスアンプ６と、トランジスタＴＮ５と、インバータＩ１と、ラッチ回路７と、ラッチ制御回路８と、ダミーセンスアンプシステム９と、出力端子１０と、を備える。
【００６６】
メモリセル１は、ローカルビット線１ａ、カラムスイッチ２、メインビット線２ａ、およびカラムスイッチ３を介して、データ線ＨＯＮＭに接続されている。このデータ線ＨＯＮＭは、負荷回路（ＬＤ）を介してデータ線ＨＯＮに接続される。そして、このデータ線ＨＯＮはセンスアンプ６の非反転入力端子に接続されている。
【００６７】
このメモリセル１は、しきい値電圧に応じたデータを保持する不揮発性トランジスタ（例えば、ＥＥＰＲＯＭセル）により構成されている。このメモリセル１は、読み出し電圧がワード線ＷＬに印加されるようになっている。読み出し電圧をワード線ＷＬに印加した時、メモリセル１にはしきい値電圧に応じたセル電流が流れる。
【００６８】
カラムスイッチ２、３にはそれぞれデコード信号が入力され、オン／オフが制御される。これにより、データ線ＨＯＮＭに電気的に接続されるローカルビット線１ａが選択されるようになっている。
【００６９】
また、リファレンスセル４は、データ線ＲＥＦＭに接続されている。このデータ線ＲＥＦＭは、負荷回路（ＬＤ）を介してデータ線ＲＥＦに接続される。そして、このデータ線ＲＥＦはセンスアンプ６の反転入力端子に接続されている。このリファレンスセル４は、オンするようにゲートに第１の固定電圧が印加されている。
【００７０】
このリファレンスセル４は、メモリセル１と同じ構成を有する。
【００７１】
プリチャージ回路５は、データ線ＨＯＮおよびデータ線ＲＥＦをプリチャージするようになっている。このプリチャージ回路５は、図５に示すように、トランジスタＴＰ０〜ＴＰ４を有する。
【００７２】
例えば、信号線ＡＣＣＢが“Ｈ”レベルから“Ｌ”レベルとなると、このプリチャージ回路５のトランジスタＴＰ０〜ＴＰ４がオン状態となる。これにより、データ線ＨＯＮおよびデータ線ＲＥＦは、オン状態のトランジスタＴＰ０により互いにイコライズされ、同時にトランジスタＴＰ１〜ＴＰ４によりプリチャージされるようになっている。
【００７３】
負荷回路１１は、データ線ＨＯＮ、データ線ＨＯＮＭ、データ線ＲＥＦ、データ線ＲＥＦＭに所定の電圧レベルを与える回路である。データ線ＨＯＮとデータ線ＨＯＮＭは、トランジスタＴＰ１０からトランジスタＴＰ１１およびトランジスタＴＮ１０を介してメモリセル１に流れる電流の大きさでレベルが決定される。また、データ線ＲＥＦとデータ線ＲＥＦＭは、トランジスタＴＰ１２からトランジスタＴＰ１３およびトランジスタＴＮ１１を介してリファレンスセル４に流れる電流の大きさでレベルが決定される。
【００７４】
センスアンプ６は、メモリセル１に流れるセル電流に応じた電圧が非反転入力端子に入力され、リファレンスセル４に流れる基準電流に応じた電圧が反転入力端子に入力されるようになっている。このセンスアンプ６は、この２つの電圧間の微少振幅（データ線ＨＯＮとデータ線ＲＥＦとの間の微少振幅）を増幅し、この微少振幅に応じた信号を出力するようになっている。このセンスアンプ６の出力は、インバータＩ１を介して、ラッチ回路７に入力されている。
【００７５】
また、トランジスタＴＮ５は、センスアンプ６の出力と接地との間に接続されている。このトランジスタＴＮ５は、信号線ＥＱＬを介してゲートに入力された信号に応じて、オン／オフが制御される。すなわち、このトランジスタＴＮ５がオンすることにより、センスアンプ６の出力が接地されるようになっている。
【００７６】
ここで、図６は、図５に示すＮＯＲ型フラッシュメモリ１００のセンスアンプの一例を示す図である。
【００７７】
図６に示すように、センスアンプ６は、トランジスタＴＰ５、ＴＰＲ、ＴＰＨ、ＴＮＲ、ＴＮＨを有する。このセンスアンプ６は、信号線ＣＭＢを介してトランジスタＴＰ５のゲートに入力される信号に応じてオン／オフが制御されるようになっている。
【００７８】
また、データ線ＨＯＮおよびデータ線ＲＥＦは、センスアンプ６のｐＭＯＳトランジスタであるトランジスタＴＰＲ、ＴＰＨのゲートに接続されている。
【００７９】
ここで、既述のトランジスタＴＰ２およびＴＰ４は、比較例と同様に、プリチャージの際、データ線ＨＯＮおよびデータ線ＲＥＦのレベルが過充電されないように制御することができる。すなわち、これらのトランジスタＴＰ２およびＴＰ４のゲート端子をドレイン端子と短絡させることで、データ線ＨＯＮおよびデータ線ＲＥＦのプリチャージレベルは、電源電圧（ＶＤＤ）−｜しきい値電圧（ＶＴＨＰ）｜のレベルとなる。
【００８０】
これにより、データ線ＨＯＮおよびデータ線ＲＥＦのレベルが所定値に制御され、センスアンプ６との間に十分なコンダクタンスが得られる。
【００８１】
また、図５に示すように、ラッチ回路７は、インバータＩ２と、トランジスタＴＮ６〜ＴＮ９、ＴＰ６〜ＴＰ９と、を有する。このラッチ回路７は、センスアンプ６の出力に応じた信号（インバータＩ１の出力信号）をラッチするようになっている。
【００８２】
ここで、図７は、図５に示すＮＯＲ型フラッシュメモリ１００のダミーセンスアンプシステム９の構成の一例を示す図である。
【００８３】
図７に示すように、ダミーセンスアンプシステム９は、ダミーメモリセル９ａと、ダミーカラムスイッチ９ｂと、ダミーカラムスイッチ９ｃと、ダミー用プリチャージ回路９ｇと、ダミー用負荷回路９ｉと、ダミー用センスアンプ９ｈと、インバータＩ１Ｄと、トランジスタＴＮ５Ｄと、を有する。
【００８４】
ダミーメモリセル９ａは、ダミーローカルビット線９ｅ、ダミーカラムスイッチ９ｂ、ダミーメインビット線９ｆ、ダミーカラムスイッチ９ｃを介して、データ線ＨＯＮＭ＜Ｄ＞に接続されている。このデータ線ＨＯＮＭ＜Ｄ＞は、ダミー用負荷回路９ｉを介してデータ線ＨＯＮ＜Ｄ＞に接続される。そして、このデータ線ＨＯＮ＜Ｄ＞は、ダミー用センスアンプ９ｈの非反転入力端子に接続されている。
【００８５】
このダミーメモリセル９ａは、不揮発性トランジスタ（例えば、ＥＥＰＲＯＭセル）により構成されている。ダミーメモリセル９ａは、メモリセル１と同じ構成を有する。
【００８６】
このダミーメモリセル９ａは、メモリセル１のワード線ＷＬの“Ｈ”レベルと同じ固定電圧がゲートに印加されている。すなわち、ダミーメモリセル９ａは、メモリセル１の読み出し電圧と等しい第２の固定電圧がゲートに印加されている。
【００８７】
このダミーメモリセル９ａのしきい値電圧は、該固定電圧がゲートに印加されている状態で、データ線ＨＯＮ＜Ｄ＞のレベルがデータ線ＲＥＦ＜Ｄ＞よりも高くなるように設定されている。すなわち、ダミーメモリセル９ａは、しきい値電圧が読み出し電圧よりも高く設定されている。そして、ダミーメモリセル９ａのしきい値電圧は、ダミーメモリセル９ａに流れるダミーメモリセル電流に応じた電圧がダミー用リファレンスセルに流れるダミー用基準電流に応じた電圧よりも高くなるように設定されている。
【００８８】
ダミーカラムスイッチ９ｂには、カラムスイッチ２のゲートに印加されるデコード信号の“Ｈ”レベルと等しい固定電圧が印加されている。また、ダミーカラムスイッチ９ｃには、カラムスイッチ３のゲートに印加されるデコード信号の“Ｈ”レベルと等しい固定電圧が印加されている。
【００８９】
これにより、ダミーメモリセル９ａとデータ線ＨＯＮＭ＜Ｄ＞とは電気的に接続されている。
【００９０】
また、ダミー用リファレンスセル９ｄは、データ線ＲＥＦＭ＜Ｄ＞に接続されている。このデータ線ＲＥＦＭ＜Ｄ＞は、ダミー用負荷回路９ｉを介してデータ線ＲＥＦ＜Ｄ＞に接続される。そして、このデータ線ＲＥＦ＜Ｄ＞はセンスアンプ９ｈの反転入力端子に接続されている。このダミー用リファレンスセル９ｄは、ダミーメモリセル９ａと同じ構成を有する。
【００９１】
このダミー用リファレンスセル９ｄのゲートにはリファレンスセル４と同じ固定電圧が印加されている。すなわち、ダミー用リファレンスセル９ｄは、オンするようにゲートに該第１の固定電圧が印加されている。
【００９２】
プリチャージ回路９ｇは、データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞をプリチャージするようになっている。このプリチャージ回路９ｇは、図７に示すように、トランジスタＴＰ０Ｄ〜ＴＰ４Ｄを有する。
【００９３】
例えば、信号線ＡＣＣＢが“Ｈ”レベルから“Ｌ”レベルとなると、このプリチャージ回路９ｇのトランジスタＴＰ０Ｄ〜ＴＰ４Ｄがオン状態となる。これにより、データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞は、オン状態のトランジスタＴＰ０Ｄにより互いにイコライズされ、同時にトランジスタＴＰ１Ｄ〜ＴＰ４Ｄによりプリチャージされるようになっている。
【００９４】
負荷回路９ｉは、データ線ＨＯＮ＜Ｄ＞、データ線ＨＯＮＭ＜Ｄ＞、データ線ＲＥＦ＜Ｄ＞、データ線ＲＥＦＭ＜Ｄ＞に所定の電圧レベルを与える回路である。データ線ＨＯＮ＜Ｄ＞とデータ線ＨＯＮＭ＜Ｄ＞は、トランジスタＴＰ１０ＤからトランジスタＴＰ１１ＤおよびトランジスタＴＮ１０Ｄを介してダミーメモリセル９ａに流れる電流の大きさでレベルが決定される。また、データ線ＲＥＦ＜Ｄ＞とデータ線ＲＥＦＭ＜Ｄ＞は、トランジスタＴＰ１２ＤからトランジスタＴＰ１３ＤおよびトランジスタＴＮ１１Ｄを介してダミー用リファレンスセル９ｄに流れる電流の大きさでレベルが決定される。
【００９５】
ダミー用センスアンプ９ｈは、ダミーメモリセル９ａに流れるダミーメモリセル電流に応じた電圧とダミー用リファレンスセル９ｄに流れるダミー用基準電流に応じた電圧とが入力されるようになっている。ダミー用センスアンプ９ｈは、この２つの電圧間の微少振幅（データ線ＨＯＮ＜Ｄ＞とデータ線ＲＥＦ＜Ｄ＞との間の微少振幅）を増幅し、この微少振幅に応じた信号を出力するようになっている。このダミー用センスアンプ９ｈの出力は、インバータＩ１Ｄを介して、ラッチ制御回路８に入力されている。
【００９６】
また、トランジスタＴＮ５Ｄは、ダミー用センスアンプ９ｈの出力と接地との間に接続されている。このトランジスタＴＮ５Ｄは、信号線ＥＱＬを介してゲートに入力された信号に応じて、オン／オフが制御される。すなわち、このトランジスタＴＮ５Ｄがオンすることにより、ダミー用センスアンプ９ｈの出力が接地されるようになっている。
【００９７】
このダミー用センスアンプ９ｈとセンスアンプ６とは、同様の構成を有する。さらに、このダミー用センスアンプ９ｈとセンスアンプ６とは、同じ製造プロセスで同時に形成されている。
【００９８】
なお、メモリセル１のデータ読出し時、データ線ＨＯＮ＜Ｄ＞にはダミーメモリセル９ａの記憶データに応じたデータが出力されるようになっている。ここでは、既述のようにしきい値電圧を設定し、データ線ＨＯＮＭ＜Ｄ＞に接続されるダミーメモリセルには“０”を記憶させておく。
【００９９】
また、データ線ＲＥＦ＜Ｄ＞には、該第１の固定電圧を設定することにより、データ線ＨＯＮ＜Ｄ＞に出力される“Ｈ”レベルと“Ｌ”レベルのほぼ中間のレベルが、リファレンスデータとして、印加されている。
【０１００】
なお、メモリセル１、ダミーメモリセル９ａ、リファレンスセル４、およびダミー用リファレンスセル９ｄは、例えば、同じ製造プロセスで同時に形成されている。
【０１０１】
また、図５に示すように、ラッチ制御回路８は、信号線ＬＡＣＴを介して入力された信号に応じて、ラッチ回路７にセンスアンプ６からインバータＩ１を介して入力された信号（データ）をラッチさせるようになっている。
【０１０２】
また、ラッチ制御回路８は、ダミー用センスアンプ９ｈの出力（データ線Ｎ２Ｄを介して入力された信号）に応じて、ラッチ回路７を制御するようになっている。
【０１０３】
ここで、既述のように、メモリセル１、ダミーメモリセル９ａ、リファレンスセル４、およびダミー用リファレンスセル９ｄは、同じ構成を有する。これにより、データ線ＨＯＮ＜Ｄ＞とデータ線ＲＥＦ＜Ｄ＞との間の微少振幅Ａ＜Ｄ＞と、データ線ＨＯＮとデータ線ＲＥＦとの間の微少振幅Ａとは、同程度になると考えられる。特に、既述のように、メモリセル１、ダミーメモリセル９ａ、リファレンスセル４、およびダミー用リファレンスセル９ｄが、同じ製造プロセスで同時に形成されている場合は、微少振幅Ａと微少振幅Ａ＜Ｄ＞とは、より近似される。
【０１０４】
さらに、既述のように、ダミー用センスアンプ９ｈとセンスアンプ６とは、同じ構成を有する。これにより、該微少振幅Ａ＜Ｄ＞が小さくダミー用センスアンプ９ｈが誤動作した場合には、該微少振幅Ａも小さくなりセンスアンプ６も誤動作すると考えられる。また、センスアンプ６の出力が接続された出力線Ｎ１と、ダミー用センスアンプ９ｈの出力が接続された出力線Ｎ１Ｄとは、同期してそのレベルが変化すると考えられる。
【０１０５】
この誤動作時に、ダミー用センスアンプ９ｈは、出力線Ｎ１Ｄに消費電流を増加させるパルス波を出力する。ラッチ制御回路８は、このパルス波に応じた信号を出力線Ｎ２Ｄを介して受信し、ダミー用センスアンプ９ｈの誤動作を検知する。そこで、ダミー用センスアンプ９ｈが誤動作している場合はセンスアンプ６が誤動作するとの前提に基づいて、ラッチ制御回路８は、ラッチ回路７のラッチ動作を停止させる。
【０１０６】
すなわち、ラッチ制御回路８は、ダミー用センスアンプ９ｈの出力に基づいて、ダミーセンスアンプ９ｈの誤動作を検知した場合には、ラッチ回路に保持されているデータを継続して保持させるようになっている。
【０１０７】
ここで、図８は、図５に示すＮＯＲ型フラッシュメモリ１００のラッチ制御回路８の一例を示す図である。  
【０１０８】
図８に示すように、ラッチ制御回路８は、ＮＡＮＤ回路８ａと、ＮＡＮＤ回路８ｂと、インバータ８ｃと、を有する。
【０１０９】
ＮＡＮＤ回路８ａは、信号線ＬＡＣＴおよびデータ線Ｎ２Ｄに入力が接続され、出力が信号線ＳＥＮＢＤに接続されている。  
【０１１０】
ＮＡＮＤ回路８ｂは、信号線ＬＡＣＴおよびデータ線Ｎ２Ｄに入力が接続されている。
【０１１１】
インバータ８ｃは、ＮＡＮＤ回路８ｂの出力に入力が接続され、信号線ＳＥＮＤに出力が接続されている。
【０１１２】
ラッチ制御回路８は、例えば、上記構成により、信号線ＬＡＣＴおよびデータ線Ｎ２Ｄから入力された信号に基づいて、ラッチ回路７を制御するための信号を生成し、この生成した信号を信号線ＳＥＮＤ、ＳＥＮＢＤに出力する。
【０１１３】
なお、図５では、ダミーセンスアンプシステム９とラッチ制御回路８に対して、プリチャージ回路５、センスアンプ６、トランジスタＴＮ５、インバータＩ１、およびラッチ回路７を含む構成を例示的に１つ示している。
【０１１４】
しかし、ダミーセンスアンプシステム９とラッチ制御回路８に対して、同様の回路構成が複数個接続されていてもよい。この場合、信号線ＡＣＣＢ、信号線ＣＭＢ、信号線ＥＱＬ、信号線ＳＥＮＢ、および信号線ＳＥＮは、それぞれの該回路構成に対して共通に接続される。
【０１１５】
既述のように、比較例においては、データ読出しの際、センスアンプの誤動作により該センスアンプの出力に“０”グリッジ（Ｇｌｉｔｃｈ）が発生した場合、それが出力段まで伝播されると消費電流が浪費されていた。
【０１１６】
しかし、本実施例では、既述のように、センスアンプ６の誤動作によりこのセンスアンプ６の出力に“０”グリッジが発生したことを検知するためのダミーセンスアンプシステム９を設ける。このダミーセンスアンプシステム９とラッチ制御回路８により、出力端子１０に“０”グリッジが発生している期間中は、センスアンプ６の次段に位置するラッチ回路７のラッチ動作を停止させる。
【０１１７】
これにより、出力端子１０以降の回路構成へ“０”グリッジが伝播するのを防止するものである。
【０１１８】
ここで、以上のような構成を有するＮＯＲ型フラッシュメモリ１００の動作について説明する。
【０１１９】
先ず、製造プロセスの変動等によりデータ線ＲＥＦのレベルが設計値よりも低下しないために、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなる場合について説明する。
【０１２０】
図９は、製造プロセスの変動等によりデータ線ＲＥＦのレベルが設計値よりも低下しないために、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなってしまう状態における、図５に示す実施例１のＮＯＲ型フラッシュメモリの動作波形を示す図である。
【０１２１】
なお、図９では、データ読出し前の定常状態において、図５に示す実施例１のＮＯＲ型フラッシュメモリのラッチ回路のデータ線Ｎ３に“Ｌ”レベルが保持されている。
【０１２２】
また、既述の比較例と同様に、信号線ＡＴＤは、読み出すべきメモリセルにアドレスが遷移するとワンショットのパルス信号が出力されるようになっている。この信号線ＡＴＤは、メモリセルのデータ読出し前の定常状態においては“Ｌ”レベルにある。
【０１２３】
信号線ＡＣＣＢ、信号線ＣＭＢ、信号線ＥＱＬ、信号線ＬＤＢ、信号線ＢＩＡＳ、信号線ＲＳＴおよび信号線ＬＡＣＴのレベルは、信号線ＡＴＤのレベルに応じて制御されるようになっている。
【０１２４】
図９に示すように、上記定常状態において、信号線ＡＣＣＢ、信号線ＣＭＢ、および信号線ＥＱＬは、それぞれ“Ｈ”レベルにあり、信号線ＬＡＣＴは“Ｌ”レベルにある。
【０１２５】
このように、上記定常状態において、信号線ＡＣＣＢ、信号線ＬＤＢ、信号線ＢＩＡＳおよび信号線ＲＳＴが“Ｈ”レベルにあるので、図５のプリチャージ回路５を構成するトランジスタＴＰ０〜ＴＰ４と負荷回路１１を構成するトランジスタＴＰ１０、ＴＰ１２は全てオフ状態である。また、トランジスタＴＮ１０〜ＴＮ１３はオン状態である。
【０１２６】
これにより、データ線ＨＯＮＭおよびデータ線ＲＥＦＭは、共に初期化された“Ｌ”レベルにある。この時トランジスタＴＮ１０、ＴＮ１１がオン状態にあることからデータ線ＨＯＮおよびデータ線ＲＥＦも、共に初期化された“Ｌ”レベルにある。
【０１２７】
また、上記定常状態において、信号線ＣＭＢが“Ｈ”レベルにあることで、センスアンプ６のトランジスタＴＰ５はオフ状態である。さらに、図６に示すセンスアンプ６を構成するトランジスタＴＮＨおよびＴＮＲもオフ状態にある。これにより、センスアンプ６は、出力線Ｎ１にＨｉＺレベルを出力する。
【０１２８】
この時、信号線ＥＱＬが“Ｈ”レベルにあるので、トランジスタＴＮ５はオン状態である。これにより、出力線Ｎ１は接地されるので、そのレベルは“Ｌ”レベルである。そして、データ線Ｎ２には、出力線Ｎ１の反転レベルである“Ｈ”レベルがインバータＩ１から出力される。
【０１２９】
一方、上記定常状態において、信号線ＡＣＣＢが“Ｈ”レベルであるので、プリチャージ回路５を構成するトランジスタＴＰ０Ｄ〜ＴＰ４Ｄは全てオフ状態である。これにより、データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞は、共に初期化された“Ｌ”レベルにある。
【０１３０】
また、上記定常状態において、信号線ＣＭＢが“Ｈ”レベルにあるので、図７に示すダミーセンスアンプシステム９のダミー用センスアンプ９ｈのトランジスタＴＰ５Ｄはオフ状態である。これにより、ダミー用センスアンプ９ｈは、出力線Ｎ１ＤにＨｉＺレベルを出力する。
【０１３１】
この時、信号線ＥＱＬが“Ｈ”レベルであるので、トランジスタＴＮ５Ｄはオン状態である。これにより、出力線Ｎ１Ｄは接地されるので、そのレベルは“Ｌ”レベルである。そして、データ線Ｎ２Ｄには、出力線Ｎ１Ｄの反転レベルである“Ｈ”レベルがインバータＩ１Ｄから出力される。
【０１３２】
また、データ線Ｎ２Ｄおよび信号線ＬＡＣＴの信号は、例えば図８に示すようなラッチ制御回路８に入力され、このラッチ制御回路８により処理された信号が信号線ＳＥＮＢＤとＳＥＮＤに出力される。
【０１３３】
また、上記定常状態において、信号線ＬＡＣＴが“Ｌ”レベルであるので、信号線ＳＥＮＢＤは“Ｈ”レベル、信号線ＳＥＮＤは“Ｌ”レベルである。この信号線ＳＥＮＢＤおよび信号線ＳＥＮＤの信号は図５のラッチ回路８に入力され、トランジスタＴＰ６およびＴＮ６はオフ状態、トランジスタＴＰ８およびＴＮ８はオン状態となっている。
【０１３４】
これにより、データ線Ｎ２のデータはデータ線Ｎ３に伝播されない。したがって、データ線Ｎ３には、現在のアドレスに該当するメモリセルから読み出されたデータが保持される。
【０１３５】
ここで、図９では、また、上記定常状態において、データ線Ｎ３は“Ｌ”レベルである。これにより、データ線Ｎ４には、データ線Ｎ３の反転レベルである“Ｈ”レベルがインバータＩ２から出力される。これにより、データ線Ｎ４は“Ｈ”レベルであるので、トランジスタＴＰ９はオフ状態、トランジスタＴＮ９はオン状態である。したがって、データ線Ｎ３は、トランジスタＴＮ８およびＴＮ９により接地され、データ線Ｎ４の反転レベルである“Ｌ”レベルに安定する。
【０１３６】
結果として、データ線ＤＳには、インバータＩ３によりデータ線Ｎ４の反転レベルである“Ｌ”レベルが出力される。
【０１３７】
次に、読み出すべき次のメモリセルにアドレスが遷移された場合の動作について説明する。
【０１３８】
次のメモリセルにアドレスが遷移されると、“Ｌ”レベルにある信号線ＡＴＤにワンショットのパルス信号が出力される。このパルス信号を受けて、信号線ＡＣＣＢは “Ｈ”レベルから“Ｌ”レベルとなる。
【０１３９】
これにより、プリチャージ回路５のトランジスタＴＰ０〜ＴＰ４がオン状態となる。
【０１４０】
同時に、“Ｈ”レベルにあった信号線ＬＤＢも、“Ｌ”レベルとなり、“Ｌ”レベルにあった信号線ＲＳＴは“Ｈ”レベルとなる。負荷回路１１のトランジスタＴＰ１０〜ＴＰ１３がオン状態となり、トランジスタＴＮ１２、ＴＮ１３はオフ状態となる。
【０１４１】
そして、データ線ＨＯＮおよびデータ線ＲＥＦは、トランジスタＴＰ０により互いにイコライズされ、同時にトランジスタＴＰ１〜ＴＰ４によりプリチャージされる。この時、トランジスタＴＮ１０、ＴＮ１１を介してデータ線ＨＯＮＭおよびデータ線ＲＥＦＭもプリチャージされる。
【０１４２】
ここで、トランジスタＴＰ２およびＴＰ４は、既述のように、プリチャージの際データ線ＨＯＮおよびデータ線ＲＥＦのレベルが過充電されないように制御するために設けられている。
【０１４３】
そして、プリチャージ開始のタイミングで、信号線ＢＩＡＳが“Ｈ”レベルから約１ｖまで降下する。既述のように、信号線ＢＩＡＳが入力されるトランジスタＴＮ１０、ＴＮ１１のしきい値電圧ＶＴＨは通常０ｖ近傍に設定されている。そして、プリチャージの際のソフトＷｒｉｔｅを抑止するために、トランジスタＴＮ１０、ＴＮ１１は、データ線ＨＯＮＭおよびデータ線ＲＥＦＭが１ｖ以上のレベルに上昇しないように、信号線ＢＩＡＳにより制御されている。
【０１４４】
そして、プリチャージの終了、すなわち信号線ＡＴＤのパルス信号が終了したことを受けて信号線ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになる。この信号線ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになるタイミングにおいて、信号線ＡＴＤのパルス信号により信号線ＣＭＢは“Ｈ”レベルから“Ｌ”レベルとなる。これにより、センスアンプ６が活性化される。このタイミングにおいて、信号線ＥＱＬは“Ｈ”レベルから“Ｌ”レベルとなり、トランジスタＴＮ５はオフ状態になる。センスアンプ６は、データ線ＨＯＮおよびデータ線ＲＥＦの微小振幅を増幅し、この微少振幅に応じたデータを出力線Ｎ１に出力する。
【０１４５】
図９では、データ線ＨＯＮのレベルはデータ線ＲＥＦのレベルよりも高いレベルにあるので、出力線Ｎ１は本来“Ｌ”レベルが出力されるものである。しかし、図９に示すように、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さいので、センスアンプ６が誤動作を起すと、出力線Ｎ１は“Ｈ”レベルが出力されてしまう。そして、時間の経過と共に、データ線ＨＯＮとデータ線ＲＥＦとの間に所望の振幅が得られると、センスアンプ６が正常に動作する。これにより、出力線Ｎ１には正しいデータである“Ｌ”レベルがセンスアンプ６から出力される。
【０１４６】
つまり、出力線Ｎ１には“Ｌ”→“Ｈ”→“Ｌ”のパルス状のデータが出力される。これを受けてデータ線Ｎに２も“Ｈ”→“Ｌ”→“Ｈ”パルス状のデータが出力される。
【０１４７】
一方、信号線ＡＣＣＢが“Ｌ”レベルになると、ダミーセンスアンプシステム９のプリチャージ回路９ｇのトランジスタＴＰ０Ｄ〜ＴＰ４Ｄもオン状態となる。データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞は、オン状態のトランジスタＴＰ０Ｄにより互いにイコライズされ、同時にトランジスタＴＰ１Ｄ〜ＴＰ４Ｄによりプリチャージされる。
【０１４８】
この時、トランジスタＴＮ１０Ｄ、ＴＮ１１Ｄを介してデータ線ＨＯＮＭ＜Ｄ＞およびデータ線ＲＥＦＭ＜Ｄ＞もプリチャージされる。
【０１４９】
ここで、トランジスタＴＰ２ＤおよびＴＰ４Ｄは、既述のように、プリチャージの際データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞のレベルが過充電されないように制御するために設けられている。
【０１５０】
そして、プリチャージ開始のタイミングで、信号線ＢＩＡＳが“Ｈ”レベルから約１ｖまで降下する。既述のように、信号線ＢＩＡＳが入力されるトランジスタＴＮ１０Ｄ、ＴＮ１１Ｄのしきい値電圧ＶＴＨは通常０ｖ近傍に設定されている。そして、プリチャージの際のソフトＷｒｉｔｅを抑止するために、トランジスタＴＮ１０Ｄ、ＴＮ１１Ｄは、データ線ＨＯＮＭ＜Ｄ＞およびデータ線ＲＥＦＭ＜Ｄ＞が１ｖ以上のレベルに上昇しないように、信号線ＢＩＡＳにより制御されている。
【０１５１】
そして、プリチャージの終了、すなわち信号線ＡＴＤのパルス信号が終了したことを受けて信号線ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになる。この信号線ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになるタイミングにおいて、信号線ＡＴＤのパルス信号により“Ｈ”レベルにあった信号線ＣＭＢは“Ｌ”レベルとなる。これにより、ダミー用センスアンプ９ｈが活性化される。
【０１５２】
このタイミングにおいて、信号線ＥＱＬは“Ｈ”レベルから“Ｌ”レベルとなり、トランジスタＴＮ５Ｄはオフ状態となる。そして、ダミー用センスアンプ９ｈによりデータ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞の微小振幅が増幅され、この微少振幅に応じたデータが出力線Ｎ１Ｄにダミー用センスアンプ９ｈから出力される。
【０１５３】
既述のように、データ線ＨＯＮ＜Ｄ＞のレベルは、データ線ＲＥＦのレベルよりも高いレベルとなるように設定してあるので、出力線Ｎ１Ｄには本来“Ｌ”レベルが出力されるべきである。
【０１５４】
しかし、データ線ＲＥＦは、例えば、製造プロセスの変動等により設計値よりも高いレベルとなっている。これにより、データ線ＲＥＦと等価な回路で生成される図７のデータ線ＲＥＦ＜Ｄ＞も、同様に、製造プロセスの変動等により設計値よりも高いレベルとなる。
【０１５５】
したがって、データ線ＨＯＮ＜Ｄ＞とデータ線ＲＥＦ＜Ｄ＞との間の振幅も小さくなる。これにより、ダミー用センスアンプ９ｈは、誤動作を起し、出力線Ｎ１Ｄには“Ｈ”レベルが出力される。
【０１５６】
そして、時間の経過と共に、データ線ＨＯＮ＜Ｄ＞とデータ線ＲＥＦ＜Ｄ＞との間に所望の振幅が得られると、ダミー用センスアンプ９ｈにより出力線Ｎ１Ｄには正しいデータである“Ｌ”レベルが出力される。
【０１５７】
このように、出力線Ｎ１Ｄには、“Ｌ”→“Ｈ”→“Ｌ”のパルス状のデータが出力される。これを受けて、データ線Ｎ２Ｄには、“Ｈ”→“Ｌ”→“Ｈ”パルス状のデータが出力される。
【０１５８】
また、信号線ＡＴＤのパルス信号に応じて、信号線ＬＡＣＴは“Ｌ”レベルから“Ｈ”レベルとなる。この時、データ線Ｎ２Ｄは“Ｌ”レベルである。これにより、ラッチ制御回路８は、“Ｈ”レベルにある信号線ＳＥＮＢＤを“Ｈ”レベルに保ち、信号線ＳＥＮＤを“Ｌ”レベルに保つ。
【０１５９】
そして、データ線Ｎ２が“Ｌ”レベルから正しい出力レベルである“Ｈ”レベルに戻るタイミングと同期して、“Ｌ”レベルにあるデータ線Ｎ２Ｄも正しい出力レベルである“Ｈ”レベルに戻る。これを受けて、ラッチ制御回路８は、信号線ＳＥＮＢＤを“Ｈ”レベルから“Ｌ”レベルとし、信号線ＳＥＮＤを“Ｌ”レベルから“Ｈ”レベルとする。
【０１６０】
これにより、ラッチ回路７のトランジスタＴＰ６およびＴＮ６はオン状態となり、トランジスタＴＰ８およびＴＮ８はオフ状態となる。
【０１６１】
したがって、データ線Ｎ３は、トランジスタＴＮ６およびＴＮ７により接地され、データ線Ｎ２の反転レベルである“Ｌ”レベルとなる。
【０１６２】
さらに、データ線Ｎ４は、データ線Ｎ３の反転レベルである“Ｈ”レベルがインバータＩ２により出力される。
【０１６３】
そして、データ線ＤＳは、データ線Ｎ４の反転レベルである“Ｈ”レベルがインバータＩ３により出力される。
【０１６４】
その後、信号線ＡＴＤのパルス信号が終了したことを受けて、信号線ＬＡＣＴは“Ｈ”レベルから定常状態のレベルである“Ｌ”レベルとなる。さらに、信号線ＳＥＮＢＤは、“Ｌ”レベルから“Ｈ”レベルとなり、信号線ＳＥＮは、“Ｈ”レベルから“Ｌ”レベルとなる。
【０１６５】
これにより、トランジスタＴＰ６およびＴＮ６がオフ状態となり、トランジスタＴＰ８およびＴＮ８はオン状態となる。
【０１６６】
この結果、データ線Ｎ２のデータはデータ線Ｎ３に伝播されない。これにより、データ線Ｎ３には、現在（遷移前）のアドレスにおいて読み出された“Ｌ”レベルが保持されることになる。
【０１６７】
これを受けて、データ線Ｎ４およびデータ線ＤＳも現在のアドレスにおいて読み出されたレベルが出力される。
【０１６８】
このように、センスアンプ６の誤動作により出力線Ｎ１にパルス状のデータが出力され得る。しかし、ダミーセンスアンプシステム９がダミー用センスアンプ９ｈを用いてセンスアンプ６の誤動作を検知する。この検知結果を受けて、ラッチ制御回路８が、ラッチ回路７にデータ線Ｎ３に出力線Ｎ１のパルス状データを伝播せない。これにより、データ線Ｎ３以降最終段の出力ＰＡＤまで、パルス状のデータが伝播されない。
【０１６９】
したがって、ＮＯＲ型フラッシュメモリ１００は、無駄な消費電流の発生を抑制することができる。
【０１７０】
また、図１０は、データ読出し前の定常状態において、図５に示す実施例１のＮＯＲ型フラッシュメモリのラッチ回路のデータ線Ｎ３に“Ｈ”レベルが保持されている場合の動作波形を示す図である。
【０１７１】
図１０に示すように、信号線ＡＴＤにパルス波が入力されてメモリセルのデータが読出された後、データ線Ｎ２の“Ｈ”レベルを受けて、データ線Ｎ３は“Ｈ”レベルから“Ｌ”レベルとなる。
【０１７２】
以下、データ線Ｎ４は“Ｌ”レベルから“Ｈ”レベルとなり、データ線ＤＳは“Ｈ”レベルから“Ｌ”レベルになる。
【０１７３】
この場合においても、ラッチ回路７がデータ線Ｎ３に出力線Ｎ１のパルス状データを伝播しない。これにより、データ線Ｎ３に出力線Ｎ１のパルス状データが伝播されない。
【０１７４】
したがって、ＮＯＲ型フラッシュメモリ１００の無駄な消費電流の発生が抑制される。
【０１７５】
また、図１１は、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が正常な状態における、図５に示す実施例１のＮＯＲ型フラッシュメモリの動作波形を示す図である。
【０１７６】
図１１において、アドレス遷移前の定常状態における各信号線の電圧レベルは、図１０と同じである。
【０１７７】
すなわち、図１１に示すように、定常状態において次のメモリセルへアドレスが遷移すると、信号線ＡＴＤにワンショットのパルス信号が出力される。このパルス信号を受けて、信号線ＡＣＣＢは“Ｈ”レベルから“Ｌ”レベルとなる。これにより、プリチャージ回路５のトランジスタＴＰ０〜ＴＰ４がオン状態となる。これにより、データ線ＨＯＮおよびデータ線ＲＥＦは、トランジスタＴＰ０により互いにイコライズされ、同時にトランジスタＴＰ１〜ＴＰ４によりプリチャージされる。
【０１７８】
この時、トランジスタＴＮ１０、ＴＮ１１を介してデータ線ＨＯＮＭおよびデータ線ＲＥＦＭもプリチャージされる。
【０１７９】
トランジスタＴＰ２およびＴＰ４は、既述のように、プリチャージの際データ線ＨＯＮおよびデータ線ＲＥＦのレベルが過充電されないように制御するために設けられている。
【０１８０】
そして、プリチャージ開始のタイミングで、信号線ＢＩＡＳが“Ｈ”レベルから約１ｖまで降下する。既述のように、信号線ＢＩＡＳが入力されるトランジスタＴＮ１０、ＴＮ１１のしきい値電圧ＶＴＨは通常０ｖ近傍に設定されている。そして、プリチャージの際のソフトＷｒｉｔｅを抑止するために、トランジスタＴＮ１０、ＴＮ１１は、データ線ＨＯＮＭおよびデータ線ＲＥＦＭが１ｖ以上のレベルに上昇しないように信号線ＢＩＡＳにより制御されている。
【０１８１】
そして、プリチャージの終了、すなわち信号線ＡＴＤのパルス信号が終了したことを受けて、信号ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになる。この信号ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになるタイミングにおいて、信号線ＡＴＤのパルス信号に応じて、信号線ＣＭＢは“Ｈ”レベルから“Ｌ”レベルとなる。これにより、センスアンプ６が活性化される。
【０１８２】
このタイミングにおいて、信号線ＥＱＬは“Ｈ”レベルから“Ｌ”レベルとなり、トランジスタＴＮ５はオフ状態となる。
【０１８３】
センスアンプ６によりデータ線ＨＯＮおよびデータ線ＲＥＦの微小振幅が増幅され、この微少振幅に応じたデータが出力線Ｎ１に出力される。
【０１８４】
図１１では、データ線ＨＯＮのレベルはデータ線ＲＥＦのレベルよりも高いレベルにある。これにより、センスアンプ６は、出力線Ｎ１を“Ｌ”レベルとする。そして、データ線Ｎ２には、出力線Ｎ１の反転レベルである“Ｈ”レベルがインバータＩ１から出力される。
【０１８５】
一方、信号線ＡＣＣＢが“Ｌ”レベルとなることにより、ダミーセンスアンプシステム９のプリチャージ回路９ｇのトランジスタＴＰ０Ｄ〜ＴＰ４Ｄもオン状態となる。
【０１８６】
これにより、データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞は、トランジスタＴＰ０Ｄにより互いにイコライズされ、同時にトランジスタＴＰ１Ｄ〜ＴＰ４Ｄによりプリチャージされる。
【０１８７】
この時、トランジスタＴＮ１０Ｄ、ＴＮ１１Ｄを介してデータ線ＨＯＮＭ＜Ｄ＞およびデータ線ＲＥＦＭ＜Ｄ＞もプリチャージされる。
【０１８８】
ここで、トランジスタＴＰ２ＤおよびＴＰ４Ｄは、既述のように、プリチャージの際データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞が過充電されないように制御するために設けられている。
【０１８９】
そして、プリチャージ開始のタイミングで、信号線ＢＩＡＳが“Ｈ”レベルから約１ｖまで降下する。既述のように、信号線ＢＩＡＳが入力されるトランジスタＴＮ１０Ｄ、ＴＮ１１Ｄのしきい値電圧ＶＴＨは通常０ｖ近傍に設定されている。そして、プリチャージの際のソフトＷｒｉｔｅを抑止するために、トランジスタＴＮ１０Ｄ、ＴＮ１１Ｄは、データ線ＨＯＮＭ＜Ｄ＞およびデータ線ＲＥＦＭ＜Ｄ＞が１ｖ以上のレベルに上昇しないように、信号線ＢＩＡＳにより制御されている。
【０１９０】
そして、プリチャージの終了、すなわち信号線ＡＴＤのパルス信号が終了したことを受けて、信号ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになる。この信号ＡＣＣＢが“Ｌ”レベルから“Ｈ”レベルになるタイミングにおいて、信号線ＡＴＤのパルス信号に応じて、信号線ＣＭＢは“Ｈ”レベルから“Ｌ”レベルとなる。これにより、ダミー用センスアンプ９ｈが活性化される。
【０１９１】
このタイミングにおいて、信号線ＥＱＬは、“Ｈ”レベルから“Ｌ”レベルとなり、トランジスタＴＮ５Ｄはオフ状態となる。
【０１９２】
ダミー用センスアンプ９ｈは、データ線ＨＯＮ＜Ｄ＞およびデータ線ＲＥＦ＜Ｄ＞の微小振幅を増幅し、この微少振幅に応じたデータを出力線Ｎ１Ｄに出力する。
【０１９３】
データ線ＨＯＮ＜Ｄ＞のレベルは、データ線ＨＯＮと同様に、データ線ＲＥＦ＜Ｄ＞のレベルよりも高いレベルとなる。これにより、ダミー用センスアンプ９ｈは、出力線Ｎ１Ｄを“Ｌ”レベルにする。
【０１９４】
そして、データ線Ｎ２Ｄには、出力線Ｎ１Ｄの反転レベルである“Ｈ”レベルがインバータＩ１Ｄから出力される。
【０１９５】
また、信号線ＡＴＤのパルス信号に応じて、信号線ＬＡＣＴは“Ｌ”レベルから“Ｈ”レベルとなる。
【０１９６】
この時、データ線Ｎ２Ｄには“Ｈ”レベルが出力されているので、ラッチ制御回路８は、信号線ＳＥＮＢＤを“Ｈ”レベルから“Ｌ”レベルにするとともに、信号線ＳＥＮＤを“Ｌ”レベルから“Ｈ”レベルにする。
【０１９７】
これにより、ラッチ回路７のトランジスタＴＰ６およびＴＮ６はオン状態となり、トランジスタＴＰ８およびＴＮ８はオフ状態となる。
【０１９８】
これにより、データ線Ｎ３は、オン状態であるトランジスタＴＮ６およびＴＮ７により接地され、データ線Ｎ２の反転レベルである“Ｌ”レベルになる。
【０１９９】
これにより、データ線Ｎ４には、インバータＩ２からデータ線Ｎ３の反転レベルである“Ｈ”が出力される。
【０２００】
そして、データ線ＤＳには、インバータＩ３からデータ線Ｎ４の反転レベルである“Ｈ”レベルが出力される。
【０２０１】
その後、信号線ＡＴＤのパルス信号が終了したことを受けて、信号線ＬＡＣＴは“Ｈ”レベルから定常状態のレベルである“Ｌ”レベルとなる。これにより、ラッチ制御回路８は、信号線ＳＥＮＢＤを“Ｌ”レベルから“Ｈ”レベルにするとともに、信号線ＳＥＮＤを“Ｈ”レベルから“Ｌ”レベルにする。
【０２０２】
これにより、トランジスタＴＰ６およびＴＮ６はオフ状態となり、トランジスタＴＰ８およびＴＮ８はオン状態となる。
【０２０３】
この結果、データ線Ｎ２のデータはデータ線Ｎ３に伝播されず、データ線Ｎ３には現在（遷移前）のアドレスにおいて読み出された“Ｌ”レベルが保持される。
【０２０４】
これを受けて、データ線Ｎ４およびデータ線ＤＳにも現在のアドレスにおいて読み出されたレベルが出力される。
【０２０５】
このように、データ線ＨＯＮとデータ線ＲＥＦに所望の振幅が得られた場合は、ＮＯＲ型フラッシュメモリ１００は比較例と同様に動作する。
【０２０６】
以上、ＮＯＲ型フラッシュメモリ１００は、センスアンプ６が誤動作した場合において、無駄な消費電流の発生を抑制することができる。
【０２０７】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、消費電流を低減しつつ、所望のデータを出力することができる。
【図面の簡単な説明】
【０２０８】
【図１】１ビット分のＮＯＲ型フラッシュメモリの比較例を示す図である。
【図２】データ読出し前の定常状態において、図１に示す比較例のＮＯＲ型フラッシュメモリのラッチ回路ＬＡのデータ線Ｎ３に“Ｈ”レベルが保持されている場合の動作波形を示す図である。
【図３】データ読出し前の定常状態において、図１に示す比較例のＮＯＲ型フラッシュメモリのラッチ回路ＬＡのデータ線Ｎ３に“Ｌ”レベルが保持されている場合の動作波形を示す図である。
【図４】製造プロセスの変動等によりデータ線ＲＥＦのレベルが設計値よりも低下しないために、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなってしまう状態における、図１に示す比較例のＮＯＲ型フラッシュメモリの動作波形を示す図である。
【図５】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の構成の一例を示す図である。
【図６】図５に示すＮＯＲ型フラッシュメモリ１００のセンスアンプの一例を示す図である。
【図７】図５に示すＮＯＲ型フラッシュメモリ１００のダミーセンスアンプシステム９の構成の一例を示す図である。
【図８】図５に示すＮＯＲ型フラッシュメモリ１００のラッチ制御回路８の一例を示す図である。
【図９】製造プロセスの変動等によりデータ線ＲＥＦのレベルが設計値よりも低下しないために、データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が小さくなってしまう状態における、図５に示す実施例１のＮＯＲ型フラッシュメモリの動作波形を示す図である。
【図１０】データ読出し前の定常状態において、図５に示す実施例１のＮＯＲ型フラッシュメモリのラッチ回路のデータ線Ｎ３に“Ｈ”レベルが保持されている場合の動作波形を示す図である。
【図１１】データ線ＨＯＮとデータ線ＲＥＦとの間の振幅が正常な状態における、図５に示す実施例１のＮＯＲ型フラッシュメモリの動作波形を示す図である。
【符号の説明】
【０２０９】
１  メモリセル
１ａ  ローカルビット線
２  カラムスイッチ
２ａ  メインビット線
３  カラムスイッチ
４  リファレンスセル
５  プリチャージ回路
６  センスアンプ
７  ラッチ回路
８  ラッチ制御回路
８ａ  ＮＡＮＤ回路
８ｂ  ＮＡＮＤ回路
８ｃ  インバータ
９  ダミーセンスアンプシステム
９ａ  ダミーメモリセル
９ｂ  ダミーカラムスイッチ
９ｃ  ダミーカラムスイッチ
９ｄ  ダミー用リファレンスセル
９ｅ  ダミーローカルビット線
９ｆ  ダミーメインビット線
９ｇ  ダミー用プリチャージ回路
９ｈ  ダミー用センスアンプ
９ｉ  ダミー用負荷回路
１０  出力端子
１１  負荷回路
Ｉ１、Ｉ２、Ｉ３  インバータ
ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８、ＴＮ９、ＴＮ１０、ＴＮ１１、ＴＮ１２、ＴＮ１３、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＰ５、ＴＰ６、ＴＰ７、ＴＰ８、ＴＰ９、ＴＰ１０、ＴＰ１１、ＴＰ１２、ＴＰ１３、ＴＮ５Ｄ、ＴＮ６Ｄ、ＴＮ７Ｄ、ＴＮ１０Ｄ、ＴＮ１１Ｄ、ＴＮ１２Ｄ、ＴＮ１３Ｄ、ＴＰ１Ｄ、ＴＰ２Ｄ、ＴＰ３Ｄ、ＴＰ４Ｄ、ＴＰ５Ｄ、ＴＰ１０Ｄ、ＴＰ１１Ｄ、ＴＰ１２Ｄ、ＴＰ１３Ｄ、  トランジスタ
１００  ＮＯＲ型フラッシュメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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