(57)【要約】【課題】比較的簡易な構成でデータ処理に係わる負担が比較的少なく、応答速度を改善可能な表示制御回路及びそれを用いた表示装置を提供すること。【解決手段】、表示データが複数フレーム毎に更新され、更新された表示データがＧＲＡＭ２２に複数フレーム毎に書き込まれ、前記ＧＲＡＭ２２に書き込まれている前記表示データを１フレーム毎に読み出し、データ補正回路２０２により、更新された前記表示データが前記ＧＲＡＭ２２に書き込まれた直後の少なくとも１フレームにおいて、前記ＧＲＡＭ２２から読み出されたデータに補正量を加算して補正した補正データをソースドライバ２５に供給して、複数の走査線Ｌｇ及び複数の信号線Ｌｄの各交点近傍に配列された複数の表示画素１１を有する液晶表示パネル１の各信号線Ｌｄに印加することで、液晶の応答速度を改善する。【選択図】図１
2009145767.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路であって、
前記表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、
を具備し、
前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする表示制御回路。
【請求項２】
前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする請求項１に記載の表示制御回路。
【請求項３】
前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする請求項１に記載の表示制御回路。
【請求項４】
前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする請求項３に記載の表示制御回路。
【請求項５】
前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする請求項４に記載の表示制御回路。
【請求項６】
前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、
前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする請求項３乃至５のいずれかに記載の表示制御回路。
【請求項７】
複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路の駆動方法であって、
前記表示データが複数フレーム毎に更新され、更新された前記表示データを該複数フレーム毎にメモリに書き込むステップと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出すステップと、
前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出したデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給するステップと、
前記複数フレームの残りのフレームにおいて、前記メモリから読み出した前記データを、前記駆動信号として前記信号線駆動回路に供給するステップと、
を含むことを特徴とする表示制御回路の駆動方法。
【請求項８】
前記補正データの生成は、前記補正データを、前記メモリから読み出された前記データに所定の補正量を加算した信号とするステップを含むことを特徴とする請求項７に記載の表示制御回路の駆動方法。
【請求項９】
前記補正データを生成して前記信号線駆動回路に供給するステップは、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出した前記データを補正した前記補正データを生成するステップを含むことを特徴とする請求項７に記載の表示制御回路の駆動方法。
【請求項１０】
前記補正データを生成するステップは、前記２フレームの各フレームにおいて前記メモリから読み出されたそれぞれの前記データに、それぞれ異なる補正量を加算した信号を前記補正データとするステップを含み、
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さい値に設定されることを特徴とする請求項９に記載の表示制御回路の駆動方法。
【請求項１１】
複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルと、
前記液晶表示パネルの前記各走査線を順次選択する走査線駆動回路と、
前記液晶表示パネルの前記各信号線に、供給される駆動信号に応じた信号を出力する信号線駆動回路と、
表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、
を具備し、
前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする表示装置。
【請求項１２】
前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする請求項１１に記載の表示装置。
【請求項１４】
前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、
前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする請求項１３乃至１５のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示制御回路及びその表示制御回路の駆動方法、並びに、その表示制御回路を用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型、低消費電力という特徴を生かし、携帯型の情報端末に多く使用されている。そして特に、近年においては、携帯電話機が大いに普及し、表示のカラー化・高画質化が要求されてきて、ＳＴＮ−ＬＣＤからＴＦＴ−ＬＣＤと呼ばれるアクティブマトリクス型液晶表示装置が多く採用されるようになってきている。
【０００３】
一方、近年、カメラの搭載や地上携帯機器向けデジタル放送（携帯電話・移動体端末向けの１セグメント部分受信サービス：所謂、ワンセグ放送）の開始等があり、携帯電話機のような携帯型の情報端末においても動画を表示する機会が多くなっている。そのような動画表示において、課題になるのが「液晶表示素子の応答速度の遅さ」であり、動画表示時に、残像が発生し、表示品位を劣化させている。
【０００４】
ところで、液晶モードとしては種々存在するが、近年、視野角特性が良好であることから“ＩＰＳ（In Plane Switching：横電界）モード”や“ＶＡ（Vertical Alignment：垂直配向）モード”と呼ばれる液晶モードが多く採用されている。これらは通常、画素にかかる電圧大きい程、透過率が上がる（明るくなる）ノーマリブラックモードで駆動される。このようなノーマリブラックモードで駆動される液晶表示装置では、特に黒表示データから中間調へデータが切り替わった際の応答速度が比較的遅いことが知られている。
【０００５】
表示装置の駆動において、表示パネルの各表示画素をスキャンして、各表示画素に表示データに対応した信号を印加して、１画面の表示を行う期間を１フレームといい、１秒間のフレーム数をフレーム周波数という。
【０００６】
従来の液晶表示装置では、例えば特許文献１に開示されているようなオーバドライブ処理方式を採用して応答速度を速めることが行われている。オーバドライブ処理とは、画像データが動画の場合、現フレームの表示データと前フレームの表示データとの比較を行って、液晶に印加される電圧を、前フレームから現フレームへの表示データの変化方向が正方向の場合、通常の場合に比べて高くし、前フレームから現フレームへの表示データの変化方向が負方向の場合、通常の場合に比べて低くする処理方法である。この方法により、動画の表示品位を高めることができる。
【０００７】
図６は、そのようなオーバドライブ処理方式を採用した従来の液晶表示装置の概略構成図である。
【０００８】
図６に示すように、液晶表示装置は、液晶表示パネル１と表示駆動回路２とから構成される。
【０００９】
前記液晶表示パネル１は、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（対向電極；コモン電圧Ｖｃｏｍ）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃｌｃと、蓄積容量Ｃｓと、画素電極にソースが接続された薄膜トランジスタ（ＴＦＴ）（以下、「画素トランジスタＩＴＦＴ」と記す）からなる液晶画素（表示画素）１１と、マトリクスの行方向に延伸し、複数の画素トランジスタＩＴＦＴのゲートに接続された走査線Ｌｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＩＴＦＴのドレインに接続された信号線Ｌｄと、を有して構成され、後述するゲートドライバ（ゲート駆動回路）２４及びソースドライバ（ソース駆動回路）２５により選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。
【００１０】
一方、前記表示駆動回路２は、制御回路２１、グラフィックＲＡＭ（ＧＲＡＭ）２２、データ補正回路２３、ゲートドライバ２４、ソースドライバ２５、階調電圧回路２６から構成されて、制御回路２１、グラフィックＲＡＭ（ＧＲＡＭ）２２及びデータ補正回路２３は表示制御回路２０をなす。ここで、前記制御回路２１は、該液晶表示装置が適用される情報端末の主制御部である図示しないＣＰＵからタイミング制御信号を受け、それに従って該表示駆動回路２を構成する各部を制御する動作制御信号や、該液晶表示装置におけるフレームの切り替わりタイミングを示す信号であるタイミング制御信号ＦＲＡＭＥを生成して、各部に供給する。ここで、前記ＣＰＵから入力されるタイミング制御信号としては、前記ＣＰＵから該液晶表示装置への表示データ（例えば６ビットＤ５：Ｄ０）の書き込みタイミングを示す信号や、液晶表示パネル１への表示開始タイミングを示す信号等を含む。また、前記タイミング制御信号ＦＲＡＭＥは、１／６０秒毎にローレベル（“０”）になる信号である。
【００１１】
更に、前記制御回路２１は、前記タイミング制御信号ＦＲＡＭＥを前記ＣＰＵにも供給する。これにより、前記ＣＰＵは、該液晶表示装置へ供給する前記表示データＤ５：Ｄ０の書き込みタイミングを、表示と同期させることができる。
【００１２】
前記ＧＲＡＭ２２は、前記ＣＰＵから書き込まれる前記表示データＤ５：Ｄ０を記憶するメモリである。このＧＲＡＭ２２へは、前記制御回路２１より、アドレス指定信号ＡＤＤ、書き込みクロックＷＲ及び読み出しクロックＲＤが与えられている。前記書き込みクロックＷＲに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに、前記ＣＰＵからの前記表示データＤ５：Ｄ０が書き込まれ、また、前記読み出しクロックＲＤに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに書き込まれている前記表示データＤ５：Ｄ０がデータｄ５：ｄ０として読み出されて、データ補正回路２３に入力される。
【００１３】
前記データ補正回路２３は、ルックアップテーブル（以下、ＬＵＴと記す）を用いてオーバドライブ量を算出するものである。例えば、画像データが６ｂｉｔ（６４階調）の場合は、現フレームのデータＤ５：Ｄ０の６４階調とＧＲＡＭ２２から読み出されたデータｄ５：ｄ０の６４階調との組み合わせで４０９６個のデータを格納するＬＵＴとなっている。
【００１４】
前記ゲートドライバ２４は、図示しない電源回路によって発生した所定電圧の走査信号を、制御回路２１から供給される垂直制御信号（図示せず）に基づいて、各走査線Ｌｇに順次印加して選択状態とし、前記信号線Ｌｄと交差する位置に配置された画素電極（表示画素１１）に対して、前記ソースドライバ２５により信号線Ｌｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、該ゲートドライバ２４は、特に図示はしないが、概略、シフトレジスタとバッファとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力された信号がバッファを介して所定電圧の走査信号として液晶表示パネル１の各走査線Ｌｇに印加されることにより、各画素トランジスタＩＴＦＴがオン状態とされ、前記ソースドライバ２５により各信号線Ｌｄに印加された信号電圧が、画素トランジスタＩＴＦＴを介して、各画素電極に印加される。
【特許文献１】特開２００７−３３８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述したように、ノーマリブラックモードで駆動される液晶表示装置では、データの変化があまり大きくない場合、特に黒（ノーマリブラックの場合“０”）から中間調へ変化した場合などにおいては、液晶の応答が遅く、“残像”が発生してしまう。
【００１６】
前記特許文献１に開示された駆動方法により、この応答性を改善することができるが、フレーム毎に前フレームの階調値と現フレームの階調値を比較演算して、補正データを生成して印加する、という処理を行うため、フレーム毎にＣＰＵからデータを転送してフレーム毎に比較演算を行わなければならず、データ処理に係わるＣＰＵの負担が比較的多く、ＣＰＵの性能がそれほど高くない携帯電話機等の携帯型の情報端末に適用するには、不向きである。
【００１７】
本発明は、前記の点に鑑みてなされたもので、比較的簡易な構成でデータ処理に係わる負担が比較的少なく、携帯電話機等の携帯型の情報端末にも適用可能で、応答速度を改善可能な表示制御回路及びその表示制御回路の駆動方法、並びに、その表示制御回路を用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１に記載の表示制御回路は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路であって、前記表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、を具備し、前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする。  
請求項２に記載の表示制御回路は、請求項１に記載の表示制御回路において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする。  
請求項３に記載の表示制御回路は、請求項１に記載の表示制御回路において、前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする。  
請求項４に記載の表示制御回路は、請求項３に記載の表示制御回路において、前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする。  
請求項５に記載の表示制御回路は、請求項４に記載の表示制御回路において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする。  
請求項６に記載の表示制御回路は、請求項３乃至５のいずれかに記載の表示制御回路において、前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする。  
請求項７に記載の表示制御回路の駆動方法は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路の駆動方法であって、前記表示データが複数フレーム毎に更新され、更新された前記表示データを該複数フレーム毎にメモリに書き込むステップと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出すステップと、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出したデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給するステップと、前記複数フレームの残りのフレームにおいて、前記メモリから読み出した前記データを、前記駆動信号として前記信号線駆動回路に供給するステップと、を含むことを特徴とする。  
請求項８に記載の表示制御回路の駆動方法は、請求項７に記載の表示制御回路の駆動方法において、前記補正データの生成は、前記補正データを、前記メモリから読み出された前記データに所定の補正量を加算した信号とするステップを含むことを特徴とする。  
請求項９に記載の表示制御回路の駆動方法は、請求項７に記載の表示制御回路の駆動方法において、前記補正データを生成して前記信号線駆動回路に供給するステップは、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出した前記データを補正した前記補正データを生成するステップを含むことを特徴とする。  
請求項１０に記載の表示制御回路の駆動方法は、請求項９に記載の表示制御回路の駆動方法において、前記補正データを生成するステップは、前記２フレームの各フレームにおいて前記メモリから読み出されたそれぞれの前記データに、それぞれ異なる補正量を加算した信号を前記補正データとするステップを含み、前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さい値に設定されることを特徴とする。  
請求項１１に記載の表示装置は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルと、前記液晶表示パネルの前記各走査線を順次選択する走査線駆動回路と、前記液晶表示パネルの前記各信号線に、供給される駆動信号に応じた信号を出力する信号線駆動回路と、表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、を具備し、前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする。  
請求項１２に記載の表示装置は、請求項１１に記載の表示装置において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする。  
請求項１３に記載の表示装置は、請求項１１に記載の表示装置において、前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする。  
請求項１４に記載の表示装置は、請求項１３に記載の表示装置において、前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする。  
請求項１５に記載の表示装置は、請求項１４に記載の表示装置において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする。  
請求項１６に記載の表示装置は、請求項１３乃至１５のいずれかに記載の表示装置において、前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、複数フレーム毎に表示データが更新されてメモリに書き込まれ、該メモリに書き込まれている表示データを１フレーム毎に読み出して表示パネルに供給する構成において、表示データが更新された直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを表示パネルに供給することで、より変化の大きい電圧が表示パネルに印加されるので、液晶の応答速度を改善することが可能となる。
【００２０】
しかも、メモリへの表示データの書き込みは１回で良いので、ＣＰＵの性能がそれほど高くない携帯電話機等の携帯型の情報端末に適用することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態を、図面を参照して説明する。
【００２２】
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係る液晶表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、図１（Ａ）中のデータ補正回路を説明するための図である。
【００２３】
図１（Ａ）に示すように、本実施形態に係る液晶表示装置は、液晶表示パネル１と表示駆動回路２００とから構成される。
【００２４】
ここで、前記液晶表示パネル１は、従来の液晶表示装置のそれと同様のものであるので、その説明は省略する。
【００２５】
一方、本実施形態に係る表示駆動回路２００は、従来の液晶表示装置における表示駆動回路２の制御回路２１を制御回路２０１に、データ補正回路２３をデータ補正回路２０２に、それぞれ置換したものであり、グラフィックＲＡＭ（ＧＲＡＭ）２２、制御回路２０１及びデータ補正回路２０２は表示制御回路２５０をなす。すなわち、前記制御回路２０１は、図示しないＣＰＵからタイミング制御信号を受け、それに従って該表示駆動回路２００を構成する各部を制御する動作制御信号や、該液晶表示装置におけるフレームの切り替わりタイミングを示す信号である、１／６０秒毎にローレベル（“０”）になるタイミング制御信号ＦＲＡＭＥを生成して、各部に供給する。前記ＧＲＡＭ２２は、前記ＣＰＵから書き込まれる前記表示データＤ５：Ｄ０を記憶するメモリであり、このＧＲＡＭ２２へは、前記制御回路２０１より、動作制御信号として、アドレス指定信号ＡＤＤ、書き込みクロックＷＲ及び読み出しクロックＲＤが与えられ、前記書き込みクロックＷＲに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに、前記ＣＰＵからの前記表示データＤ５：Ｄ０が書き込まれ、前記読み出しクロックＲＤに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに書き込まれている前記表示データＤ５：Ｄ０がデータｄ５：ｄ０として読み出されて、データ補正回路２０２に入力される。
【００２６】
加えて、本実施形態における制御回路２０１は、前述したようなタイミング制御信号ＦＲＡＭＥに加えて、５フレームに１回、ハイレベル（“１”）となる補正制御信号ＨＯＳＥＩを生成して、データ補正回路２０２に印加する。
【００２７】
また、データ補正回路２０２は、図１（Ｂ）に示すように、ＧＲＡＭ２２から読み出された６ビットのデータｄ５：ｄ０の６４階調と、前記補正制御信号ＨＯＳＥＩのローレベル（“０”），ハイレベル（“１”）との組み合わせによる１２８個のデータを格納するＬＵＴとして構成されている。なお、これは、６ビットで６４階調の表示を行う場合の例であり、表示データのビット数が異なる場合は、それに応じたデータ数となる。本実施形態では、データ補正回路２０２は、現フレームの表示データと前フレームの表示データを比較するものではなく、表示データとしては、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０のみを用いるものである。このため、ＣＰＵから供給される表示データＤ５：Ｄ０はＧＲＡＭ２２にのみ転送される。なお、ＣＰＵからのデータ転送は、フレーム周波数とは無関係に、カメラや地上デジタル放送等におけるデータの変更速度に応じた１／１２秒毎に行われる。
【００２８】
図１（Ｂ）に示すように、データ補正回路２０２は、前記補正制御信号ＨＯＳＥＩがローレベル（“０”）の場合には、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０をそのまま補正せずにソースドライバ２５に出力する。これに対して、前記補正制御信号ＨＯＳＥＩがハイレベル（“１”）の場合には、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０に所定の補正量を加算する補正を行い、これによって生成した補正データをソースドライバ２５に出力する。図１（Ｂ）では、この補正量の値を、一例として、“＋４“としている。この補正量の値は、任意であり、必要とされる応答性能に応じて適宜設定される。なお、この補正は、データｄ５：ｄ０がどのような値であっても行うものであってもよいし、また、例えば、データｄ５：ｄ０の値が“０”から所定の値までの間は補正をかけ、該所定の値以上の場合には補正をかけないようにしてもよい。これは、ノーマリブラックモードで駆動される液晶表示装置では、データの変化があまり大きくない場合、特に黒（ノーマリブラックの場合“０”）から中間調へ変化した場合などにおいては、液晶の応答が遅く、“残像”が発生してしまうことがあるが、データの変化が大きい場合には補正を行わずとも、充分な応答性が得られるからである。
【００２９】
なおここで、表示制御回路２５０が特許請求の範囲の記載における制御手段に、制御回路２０１が制御回路に、ゲートドライバ２４が走査線駆動回路に、ソースドライバ２５と階調電圧回路２６が信号線駆動回路に、ＧＲＡＭ２２がメモリに、データ補正回路２０２が補正回路に、それぞれ対応する。
【００３０】
図２は、このような第１実施形態に係る液晶表示装置の制御回路２０１の動作フローチャートを示す図であり、図３は、該液晶表示装置のタイミングチャートを示す図である。なお、これらは、ＣＰＵからＧＲＡＭ２２へは１２Ｈｚ周期で表示データＤ５：Ｄ０が転送され、液晶表示パネル１はフレーム周波数６０Ｈｚで駆動されるとした場合を示している。また、図２は、Ａ＝“０”、Ｂ＝“４”、Ｃ＝“８”の場合である。以下、これら図２及び図３を参照して、前記制御回路２０１の動作を説明する。
【００３１】
即ち、図２に示すように、制御回路２０１は、動作を開始すると、まず、１／６０秒ごとにローレベル（“０”）となる信号である前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ１）。これは、以降の処理のタイミングを前記タイミング制御信号ＦＲＡＭＥで示されるフレーム周波数に合わせるためである。
【００３２】
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、内部カウンタｎのカウント値を“０”にセットするとともに、図３に示すように、前記補正制御信号ＨＯＳＥＩをローレベル（“０”）とする（ステップＳ２）。
【００３３】
その後、図示しないＣＰＵからのデータＤ５：Ｄ０（Ｂ＝“４”）の転送開始を示す前記ＣＰＵからのタイミング制御信号に応じて、書き込みクロックＷＲを前記ＧＲＡＭ２２に出力して、次のデータＤ５：Ｄ０（ここでは、Ｂ＝“４”）をＧＲＡＭ２２に書き込む（ステップＳ３）。
【００３４】
また、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０を読み出し、データ補正回路２０２を介してソースドライバ２５に出力し、ソースドライバ２５を介して液晶表示パネル１に書き込む（ステップＳ４）。ここで、前記ステップＳ２では前記補正制御信号ＨＯＳＥＩをローレベル（“０”）としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。なお、動作開始時には、それ以前にＧＲＡＭ２２には前記ＣＰＵからのデータは書き込まれていないため、そのままでは読み出されるデータｄ５：ｄ０は不定となり、画素毎にデータ値がバラバラになり見苦しい状態となる可能性があるため、初期設定として、例えば“０”等の同一の任意のデータをＧＲＡＭ２２に予め書き込んでおくことが好ましい。図３の例では、Ａ＝“０”としており、黒表示データに対応した電圧Ｖ０が液晶表示パネル１の対応する画素に印加される。なお、このとき、図３に示すように、前記ＣＰＵからＧＲＡＭ２２にデータＤ５：Ｄ０が転送されてきているが、ＧＲＡＭ２２からは、書き込み中のデータは読み出されず、それ以前に書き込まれていたデータが読み出される。また、前記ＣＰＵからＧＲＡＭ２２へのデータＤ５：Ｄ０の転送が１フレーム期間内に行われるとしたが、これに限らず、ＧＲＡＭ２２からデータｄ５：ｄ０が読み出される複数のフレーム期間内に次のデータＤ５：Ｄ０を書き込みものであればよい。
【００３５】
そして、その後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ５）。即ち、１フレーム期間の終了を待つ。なお、動作開始時点をｔ＝０として、１／６０秒の時間を計時する（例えばクロックパルスをカウントする）ことによって１フレーム期間を判定するようにしても良いことは勿論である。
【００３６】
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、即ち、１フレーム期間が終了したならば、内部カウンタｎのカウント値を“＋１”にインクリメントする（ステップＳ６）。
【００３７】
その後、その内部カウンタｎのカウント値が“１”であるか否かを判別する（ステップＳ７）。これは、現フレームが、データ更新直後のフレームであるか否かを判別するものである。
【００３８】
ここで、内部カウンタｎのカウント値が“１”であると判別した場合、即ち、データ更新直後のフレームであると判別した場合には、図３に示すように、前記補正制御信号ＨＯＳＥＩをハイレベル（“１”）とする（ステップＳ８）。即ち、データ更新直後の１フレームだけデータ補正するためにハイレベルの補正制御信号ＨＯＳＥＩをデータ補正回路２０２に出力する。
【００３９】
その後、読み出しクロックＲＤをＧＲＡＭ２２に出力して、前フレームでＧＲＡＭ２２に書き込まれていたデータＤ５：Ｄ０（Ｂ＝“４”）をデータｄ５：ｄ０として読み出す（ステップＳ９）。
【００４０】
ここで、前記ステップＳ８において前記補正制御信号ＨＯＳＥＩをハイレベル（“１”）としているので、データ補正回路２０２は、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０（例えばＢ＝“４”）を補正した上でソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ１０）。これにより、内部カウンタｎのカウント値が“１”となるフレーム（即ちｎ＝１となるフレーム）では、図３に示すように、Ｂ＝“４”に対応する電圧Ｖ４ではなく、“＋４”に補正された“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加される。
【００４１】
そしてその後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待って（ステップＳ１１）、前記ステップＳ６に戻る。
【００４２】
すると、前記ステップＳ６で内部カウンタｎのカウント値が“＋１”されるので、次のステップＳ７では、その内部カウンタｎのカウント値は“１”でないと判別される。
【００４３】
このように内部カウンタｎのカウント値が“１”でないと判別した場合、即ち、データ更新直後のフレームではないと判別した場合には、更に、前記内部カウンタｎのカウント値が“５”であるか否かを判別する（ステップＳ１２）。これは、現フレームが、データ更新すべきフレームであるか否かを判別するものである。
【００４４】
ここで、内部カウンタｎのカウント値が“５”ではない判別した場合、即ち、データ更新すべきフレームではないと判別した場合には、図３に示すように、前記補正制御信号ＨＯＳＥＩをローレベル（“０”）に戻す（ステップＳ１３）。
【００４５】
そして、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（ここでは例えばＢ＝“４”）を読み出し、データ補正回路２０２を介してソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ１４）。この場合、前記ステップＳ１３で前記補正制御信号ＨＯＳＥＩをローレベル（“０”）としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。従って、図３に示すように、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
【００４６】
その後、前記ステップＳ１１に進み、前述の処理が繰り返される。
【００４７】
これにより、内部カウンタｎのカウント値が“２”乃至“４”となるフレーム（即ちｎ＝２〜４となるフレーム）では、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（例えばＢ＝“４”）が補正されることなく、そのままソースドライバ２５に出力されて、図３に示すように、そのデータに対応する電圧（例えばＶ４）が液晶表示パネル１の対応する画素に印加されることとなる。
【００４８】
そして、内部カウンタｎのカウント値が“５”となると、前記ステップＳ１２においてそれが判別される。この場合には、前記ステップＳ２に戻って、前述の動作が繰り返される。従って、前記ステップＳ２で内部カウンタｎのカウント値が“５”から“０“に書き替えられて、前記ステップＳ３で新たなデータＤ５：Ｄ０（図３の例では例えばＣ＝“８”）をＧＲＡＭ２２に書き込むと共に、ステップＳ４でＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（例えばＢ＝“４”）を読み出すことで、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
【００４９】
そして、次のフレームでは、前述したようにステップＳ１０でデータ補正が行われるので、図３に示すように、“＋４”補正された“１２”に対応する電圧Ｖ１２が液晶表示パネル１の対応する画素に印加され、その後のフレームではＣ＝“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加されていく。
【００５０】
以上のように、本第１実施形態によれば、ＧＲＡＭ２２への表示データの１回の書き込みに対し、該ＧＲＡＭ２２に書き込まれている表示データに応じた電圧を複数回、液晶表示パネル１に印加するに当たり、それら複数回の内、ＧＲＡＭ２２への表示データの書き込み直後の１フレームのみ補正することで、より変化の大きい電圧が液晶表示パネル１に印加されるので、液晶の応答速度を改善することが可能となる。
【００５１】
しかも、ＧＲＡＭ２２への表示データの書き込みは１回で良いので、ＣＰＵの性能がそれほど高くない携帯電話機等の携帯型の情報端末に適用することが可能となる。
【００５２】
また、本第１実施形態におけるデータ補正回路２０２では、従来のデータ補正回路２３のような前フレームの表示データと現フレームの表示データとの比較を行わないので、無駄な処理を行うことはなく、電力的にも無駄が生じることはなく、更に、データ補正回路２０２としてのＬＵＴのデータ量も少なくて済み、コスト的に有利である。
【００５３】
［第２実施形態］
本発明の第２実施形態に係る液晶表示装置の全体構成は、図１（Ａ）に示した第１実施形態に係る液晶表示装置のそれとほぼ同一である。従って、前記第１実施形態と異なる部分のみを説明する。
【００５４】
本第２実施形態においては、制御回路２０１が出力する補正制御信号ＨＯＳＥＩは、前記第１実施形態のような１ビットデータではなく、２ビットデータであり、それを受けるデータ補正回路２０２は、図４（Ａ）に示すように、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０の６４階調と、前記補正制御信号ＨＯＳＥＩの“００”，“１０”、“０１”の組み合わせで１９２個のデータを格納するＬＵＴとして構成されている。なお、これは、６４階調の表示を行う場合の例であり、表示データのビット数が異なる場合は、それに応じたデータ数となる。
【００５５】
このデータ補正回路２０２は、前記補正制御信号ＨＯＳＥＩが“００”の場合には、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０をそのまま補正せずにソースドライバ２５に出力する。これに対して、前記補正制御信号ＨＯＳＥＩが“１０”の場合には、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０に“＋８“の補正をかけた補正データをソースドライバ２５に出力する。また、前記補正制御信号ＨＯＳＥＩが“０１”の場合には、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０に“＋４“の補正をかけた補正データをソースドライバ２５に出力する。なお、これらの補正は、データｄ５：ｄ０がどのような値であっても行うものであってもよいし、また、例えば、データｄ５：ｄ０が“０”から所定の値までの間は補正をかけ、該所定の値以上の場合には補正をかけないようにしてもよい。これは、ノーマリブラックモードで駆動される液晶表示装置では、データの変化があまり大きくない場合、特に黒（ノーマリブラックの場合“０”）から中間調へ変化した場合などにおいては、液晶の応答が遅く、“残像”が発生してしまうことがあるが、データの変化が大きい場合には補正を行わずとも、充分な応答性が得られるからである。前記所定の値は、任意であり、必要とされる応答性能に応じて適宜設定される。
【００５６】
図４（Ｂ）は、このような第２実施形態に係る液晶表示装置の制御回路２０１の動作フローチャートを示す図であり、図５は、該液晶表示装置のタイミングチャートを示す図である。なお、これらは、ＣＰＵからＧＲＡＭ２２へは１２Ｈｚ周期で表示データＤ５：Ｄ０が転送され、液晶表示パネル１はフレーム周波数６０Ｈｚで駆動されるとした場合を示している。また、図５は、Ａ＝“０”、Ｂ＝“４”、Ｃ＝“８”の場合である。以下、これら図４（Ｂ）及び図５を参照して、本第２実施形態における前記制御回路２０１の動作を説明する。
【００５７】
即ち、図４（Ａ）に示すように、制御回路２０１は、動作を開始すると、まず、１／６０秒ごとにローレベル（“０”）となる信号である前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ１）。これは、以降の処理のタイミングを前記タイミング制御信号ＦＲＡＭＥで示されるフレーム周波数に合わせるためである。
【００５８】
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、内部カウンタｎのカウント値を“０”にセットするとともに、図５に示すように、前記補正制御信号ＨＯＳＥＩを“００”とする（ステップＳ２０）。
【００５９】
その後、図示しないＣＰＵからのデータＤ５：Ｄ０の転送開始を示す前記ＣＰＵからのタイミング制御信号に応じて、書き込みクロックＷＲを前記ＧＲＡＭ２２に出力して、前記データＤ５：Ｄ０（ここでは、Ｂ＝“４”）をＧＲＡＭ２２に書き込む（ステップＳ３）。
【００６０】
また、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０を読み出し、データ補正回路２０２を介してソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ４）。ここで、前記ステップＳ２０で前記補正制御信号ＨＯＳＥＩを“００”としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。なお、動作開始時には、それ以前にＧＲＡＭ２２には前記ＣＰＵからのデータは書き込まれていないため、そのままでは読み出されるデータｄ５：ｄ０は不定となり、画素毎にデータ値がバラバラになり見苦しい状態となる可能性があるため、初期設定として、例えば“０”等の同一の任意のデータをＧＲＡＭ２２に予め書き込んでおくことが好ましい。図５の例では、Ａ＝“０”としており、黒表示データに対応した電圧Ｖ０が液晶表示パネル１の対応する画素に印加される。
【００６１】
そしてその後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ５）。即ち、１フレーム期間の終了を待つ。なお、動作開始時点をｔ＝０として、１／６０秒の時間を計時する（例えばクロックパルスをカウントする）ことによって１フレーム期間を判定するようにしても良いことは勿論である。
【００６２】
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、即ち、１フレーム期間が終了したならば、内部カウンタｎのカウント値を“＋１”にインクリメントする（ステップＳ６）。
【００６３】
その後、その内部カウンタｎのカウント値が“１”であるか否かを判別する（ステップＳ７）。これは、現フレームが、データ更新直後のフレームであるか否かを判別するものである。
【００６４】
ここで、内部カウンタｎのカウント値が“１”であると判別した場合、即ち、データ更新直後のフレームであると判別した場合には、図５に示すように、前記補正制御信号ＨＯＳＥＩを“１０”とする（ステップＳ２１）。即ち、データ更新直後の１フレームにおいてデータ補正することを指示する“１０”の補正制御信号ＨＯＳＥＩをデータ補正回路２０２に出力する。
【００６５】
その後、読み出しクロックＲＤをＧＲＡＭ２２に出力して、前フレームでＧＲＡＭ２２に書き込まれていたデータＤ５：Ｄ０（Ｂ＝“４”）をデータｄ５：ｄ０として読み出す（ステップＳ２２）。
【００６６】
ここで、前記ステップＳ２１において前記補正制御信号ＨＯＳＥＩを“１０”としているので、データ補正回路２０２は、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０（例えばＢ＝“４”）を“＋８”補正するデータ補正１を行ってソースドライバ２５に出力することで、その補正したデータに対応する電圧を液晶表示パネル１に書き込む（ステップＳ２３）。これにより、内部カウンタｎのカウント値が“１”となるフレーム（即ちｎ＝１となるフレーム）では、図５に示すように、Ｂ＝“４”に対応する電圧Ｖ４ではなく、“＋８”に補正された“１２”に対応する電圧Ｖ１２が液晶表示パネル１の対応する画素に印加される。
【００６７】
そしてその後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待って（ステップＳ１１）、前記ステップＳ６に戻る。
【００６８】
すると、前記ステップＳ６で内部カウンタｎのカウント値が“＋１”されるので、次のステップＳ７では、その内部カウンタｎのカウント値は“１”でないと判別される。
【００６９】
内部カウンタｎのカウント値が“１”でないと判別した場合、即ち、データ更新直後のフレームではないと判別した場合に、次に、前記内部カウンタｎのカウント値が“２”であるか否かを判別する（ステップＳ２５）。これは、現フレームが、データ更新直後の２フレーム目であるか否かを判別するものである。
【００７０】
ここで、内部カウンタｎのカウント値が“２”であると判別した場合、即ち、データ更新直後の２フレーム目であると判別した場合には、図５に示すように、前記補正制御信号ＨＯＳＥＩを“０１”とする（ステップＳ２６）。即ち、データ更新直後の２フレーム目においてデータ補正することを指示する“０１”の補正制御信号ＨＯＳＥＩをデータ補正回路２０２に出力する。
【００７１】
その後、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０を読み出す（ステップＳ２７）。
【００７２】
ここで、前記ステップＳ２６において前記補正制御信号ＨＯＳＥＩを“０１”としているので、データ補正回路２０２は、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０（例えばＢ＝“４”）を“＋４”補正するデータ補正２を行ってソースドライバ２５に出力することで、その補正したデータに対応する電圧を液晶表示パネル１に書き込む（ステップＳ２８）。これにより、内部カウンタｎのカウント値が“２”となるフレーム（即ちｎ＝２となるフレーム）では、図５に示すように、Ｂ＝“４”に対応する電圧Ｖ４ではなく、“＋４”に補正された“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加される。
【００７３】
その後、前記ステップＳ１１に進み、前述の処理が繰り返される。
【００７４】
すると、前記ステップＳ６で内部カウンタｎのカウント値が“＋１”されるので、次のステップＳ７では、その内部カウンタｎのカウント値は“１”でないと判別され、更に、次のステップＳ７でも、その内部カウンタｎのカウント値は“２”でないと判別される。
【００７５】
このように内部カウンタｎのカウント値が“１”でも“２”でもないと判別した場合、即ち、データ更新直後のフレームでもその次のフレームでもないと判別した場合には、更に、前記内部カウンタｎのカウント値が“５”であるか否かを判別する（ステップＳ１２）。これは、現フレームが、データ更新すべきフレームであるか否かを判別するものである。
【００７６】
ここで、内部カウンタｎのカウント値が“５”ではない判別した場合、即ち、データ更新すべきフレームではないと判別した場合には、図５に示すように、前記補正制御信号ＨＯＳＥＩを“００”に戻す（ステップＳ２９）。
【００７７】
そして、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（ここでは例えばＢ＝“４”）を読み出し、データ補正回路２０２を介してソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ１４）。この場合、前記ステップＳ２９で前記補正制御信号ＨＯＳＥＩを“００”としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。従って、図５に示すように、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
【００７８】
その後、前記ステップＳ１１に進み、前述の処理が繰り返される。
【００７９】
これにより、内部カウンタｎのカウント値が“３”及び“４”となるフレーム（即ちｎ＝３、４となるフレーム）では、データｄ５：ｄ０（例えばＢ＝“４”）が補正されることなく、そのままソースドライバ２５に出力されて、図５に示すように、そのデータに対応する電圧（例えばＶ４）が液晶表示パネル１の対応する画素に印加されることとなる。
【００８０】
そして、内部カウンタｎのカウント値が“５”となると、前記ステップＳ１２においてそれが判別される。この場合には、前記ステップＳ２０に戻って、前述の動作が繰り返される。従って、前記ステップＳ２０で内部カウンタｎのカウント値が“５”から“０“に書き替えられて、前記ステップＳ３で新たなデータＤ５：Ｄ０（図５の例では例えばＣ＝“８”）をＧＲＡＭ２２に書き込むと共に、ステップＳ４でＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（例えばＢ＝“４”）を読み出すことで、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
【００８１】
そして、次のフレームでは、前述したようにステップＳ２２でデータ補正が行われるので、図５に示すように、“＋８”補正された“１６”に対応する電圧Ｖ１６が液晶表示パネル１の対応する画素に印加され、その次のフレームでは、前述したようにステップＳ２７でデータ補正が行われて、“＋４”補正された“８”に対応する電圧Ｖ１２が液晶表示パネル１の対応する画素に印加される。そして、その後のフレームではＣ＝“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加されていく。
【００８２】
以上のように、本第２実施形態によれば、前記第１実施形態と同様に、ＧＲＡＭ２２への表示データの１回の書き込みに対し、該ＧＲＡＭ２２に書き込まれている表示データに応じた電圧を複数回、液晶表示パネル１に印加するに当たり、それら複数回の内、ＧＲＡＭ２２への表示データの書き込み直後の２フレームのみ補正することで、より変化の大きい電圧が液晶表示パネル１に印加されるので、液晶の応答速度を改善することが可能となる。
【００８３】
しかも、本第２実施形態では、ＧＲＡＭ２２への表示データの書き込み直後のフレームにおいて、前記第１実施形態よりも変化の大きい電圧が液晶表示パネル１に印加されるので、液晶の応答速度をより改善することが可能となる。
【００８４】
また、本第２実施形態においても、データ補正回路２０２としてのＬＵＴのデータ量は従来に比して少なくて済み、コスト的に有利である。
【００８５】
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００８６】
例えば、前記実施形態は６４階調表示を行う場合を例に説明したが、それに限定されるものではない。使用する階調数に応じて、前記データ補正回路２０２としてのＬＵＴを構成すれば良い。
【００８７】
更に、前記データ補正回路２０２は、実施形態で説明したようなＬＵＴによる構成に限定するものではなく、加算器や演算回路等で構成しても良い。
【００８８】
また、前記第１実施形態ではＧＲＡＭ２２への表示データの書き込み直後の１フレーム、前記第２実施形態ではＧＲＡＭ２２への表示データの書き込み直後の２フレームでデータ補正を行うものとしたが、更にデータ補正回数を増やしても構わない。
【図面の簡単な説明】
【００８９】
【図１】（Ａ）は本発明の第１実施形態に係る液晶表示装置の全体構成を示す概略構成図であり、（Ｂ）は（Ａ）中のデータ補正回路を説明するための図である。
【図２】第１実施形態に係る液晶表示装置の制御回路の動作フローチャートを示す図である。
【図３】第１実施形態に係る液晶表示装置のタイミングチャートを示す図である。
【図４】（Ａ）は本発明の第２実施形態に係る液晶表示装置におけるデータ補正回路を説明するための図であり、（Ｂ）は第２実施形態に係る液晶表示装置の制御回路の動作フローチャートを示す図である。
【図５】第２実施形態に係る液晶表示装置のタイミングチャートを示す図である。
【図６】従来の液晶表示装置の概略構成図である。
【符号の説明】
【００９０】
１…液晶表示パネル
１１…液晶画素（表示画素）
２２…グラフィックＲＡＭ（ＧＲＡＭ）
２４…ゲートドライバ（ゲート駆動回路）
２５…ソースドライバ（ソース駆動回路）
２６…階調電圧回路
２００…表示駆動回路
２０１…制御回路
２０２…データ補正回路
２５０…表示制御回路
Ｃｌｃ…液晶容量
ＩＴＦＴ…画素トランジスタ
Ｌｇ…走査線
Ｌｄ…信号線
Ｃｓ…蓄積容量
Ｄ５：Ｄ０，ｄ５：ｄ０…表示データ
ＷＲ…書き込みクロック
ＲＤ…読み出しクロック
ＦＲＡＭＥ…タイミング制御信号
ＨＯＳＥＩ…補正制御信号
【図１】
2009145767.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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