(57)【要約】【課題】経路中の半導体スイッチのＯＦＦ容量やタイミング調整に使用するコンパレータ自身のタイミング調整誤差が調整されるドライバのタイミング精度に悪影響を及ぼさないタイミング調整方法を実現することにより、タイミング精度の良好な半導体試験装置を提供すること。  【解決手段】試験信号がドライバから半導体スイッチを介してＤＵＴに入力され、ＤＵＴの出力信号が半導体スイッチを介してコンパレータに入力される半導体試験装置のピンエレクトロニクス部において、タイミング基準ドライバとタイミング基準コンパレータを具備し、被タイミング調整ドライバの出力パルスと逆極性のパルスを前記タイミング基準ドライバから前記タイミング基準コンパレータに入力し、タイミング基準コンパレータはこれら重畳波形と所定の直流電圧閾値を比較することによりタイミング調整を行うことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
試験信号がドライバから半導体スイッチを介してＤＵＴに入力され、ＤＵＴの出力信号が半導体スイッチを介してコンパレータに入力される半導体試験装置のピンエレクトロニクス部において、
タイミング基準ドライバとタイミング基準コンパレータを具備し、
被タイミング調整ドライバの出力パルスと逆極性のパルスを前記タイミング基準ドライバから前記タイミング基準コンパレータに入力し、タイミング基準コンパレータはこれら重畳波形と所定の直流電圧閾値を比較することによりタイミング調整を行うことを特徴とする半導体試験装置。
【請求項２】
前記直流電圧閾値は所定の基準レベルの上下近傍に設定され、前記タイミング基準コンパレータの出力反転の有無に基づきタイミング調整を行うことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記タイミング基準ドライバとタイミング基準コンパレータによりタイミング調整されたドライバ・コンパレータを使用して、被タイミング調整ドライバのタイミング調整を行うことを特徴とする請求項１または請求項２記載の半導体試験装置。
【請求項４】
前記ドライバ・コンパレータは、ドライバとコンパレータとアクティブロードとがワンパッケージとしてＩＣ化されたドライバコンパレータロードであることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記ドライバコンパレータロードのアクティブロードを用いて経路抵抗を測定し、その結果に基づき被タイミング調整ドライバの出力電圧レベルを補正することを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記被タイミング調整ドライバと被タイミング調整ドライバ間の電気長を加味してタイミング調整を行うことを特徴とする請求項１記載の半導体試験装置。
【請求項７】
前記直流電圧閾値は所定の基準レベルの上下近傍に設定され、前記タイミング基準コンパレータ出力の正負反転期間が所定の関係式を満たすようにタイミング調整を行うことを特徴とする請求項１記載の半導体試験装置。
【請求項８】
前記直流電圧閾値は所定の基準レベルの上下近傍に設定され、前記タイミング基準コンパレータ出力の正負反転期間の差分が所定値になるようにタイミング調整を行うことを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、試験信号のタイミング調整に関するものである。
【背景技術】
【０００２】
半導体試験装置のピンエレクトロニクス部は、ドライバから被測定デバイス（以下ＤＵＴという）に試験信号を入力し、ＤＵＴの出力信号をコンパレータに入力するように構成されている。
【０００３】
図１３は、半導体試験装置のピンエレクトロニクス部の一例を示す回路図である。ドライバ１１，１２，１３は電圧およびパルスを出力するものであり、それぞれの出力抵抗をＲ１，Ｒ２，Ｒ３とする。これらドライバ１１，１２，１３から出力される試験信号は、それぞれ半導体スイッチ４１，４２，４３および特性インピーダンスがＺ１，Ｚ２，Ｚ３の伝送線路５１，５２，５３を経由してＤＵＴ６１に入力される。一方、ＤＵＴ６１から出力される電圧およびパルスは、伝送線路５２，５３および半導体スイッチ４２，４３を経由してコンパレータ２２，２３に入力される。
【０００４】
ドライバ１１の出力端子とドライバ１２の出力端子間には、スイッチ３１と３２が直列接続されている。これらスイッチ３１と３２の接続中点とドライバ１３の出力端子間にはスイッチ３３が接続されている。
【０００５】
図１３に示すピンエレクトロニクス部における従来のタイミング調整を説明する。ここで、ドライバ１３およびコンパレータ２３は、タイミング基準のドライバおよびコンパレータとして機能するものとする。
【０００６】
まず、図１４のようにスイッチ３３のみをＯＮにして、タイミング基準となるドライバ１３の出力パルスをコンパレータ２３に入力し、スイッチ３１、３２の接続点までのライン長をＴＤＲ(Time Domain Reflectometry)法で測定する。
【０００７】
次に、図１５のようにスイッチ３２、３３をＯＮにして、ドライバ１２からパルスを出力してタイミング基準となるコンパレータ２３へ入力し、所定のタイミングでコンパレータ２３がドライバ１２の出力パルスを検出するように、ドライバ１２の出力パルスのタイミングを調整する。また、タイミング基準となるドライバ１３の出力パルスをコンパレータ２２に入力し、コンパレータ２２が所定のタイミングでドライバ１３の出力パルスを検出するように、コンパレータ２２の検出タイミングを調整する。
【０００８】
続いて、図１６のようにスイッチ３１，３２をＯＮにして、ドライバ１１の出力パルスをタイミング調整されたコンパレータ２２に入力し、所定のタイミングでコンパレータ２２がドライバ１１の出力パルスを検出するように、ドライバ１１の出力パルスのタイミングを調整する。
【０００９】
続いて、図１７のように半導体スイッチ４２をＯＮにして、ドライバ１２の出力パルスをコンパレータ２２に入力し、ＤＵＴ６１までの伝送ライン長をＴＤＲ法で測定することにより、ドライバ１２とコンパレータ２２のタイミングがＤＵＴ６１のピン位置で一致するように調整する。
【００１０】
また、図１８のようにスイッチ３１，３２と半導体スイッチ４１をＯＮにして、ドライバ１１の出力パルスをコンパレータ２２に入力し、ＤＵＴ６１までの伝送ライン長をＴＤＲ法で測定することにより、ドライバ１１のタイミングがＤＵＴ６１のピン位置で一致するように調整する。
【００１１】
【特許文献１】特開２００２−２５７９０１号公報
【００１２】
特許文献１には、先行する半導体試験装置における試験信号のタイミング調整が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、たとえば図１６のようにスイッチ３１，３２をＯＮにし、スイッチ３３をＯＦＦにしてドライバ１１のタイミング調整をすることにより、半導体スイッチ４１の端子間ＯＦＦ容量Ｃ１と半導体スイッチ４２の端子間ＯＦＦ容量Ｃ２を含むことになるが、図１８に示すＤＵＴ６１のピン位置までの伝送ライン長測定時には半導体スイッチ４１の端子間ＯＦＦ容量Ｃ１は含まない。
【００１４】
すなわち、従来のタイミング調整方法では、経路中の半導体スイッチのＯＦＦ容量による経路インピーダンスへの影響が一様でないため、図１９に示すように、半導体スイッチのＯＦＦ容量のバラツキ分がタイミング誤差となっていた。
【００１５】
また図１６〜１８では、タイミング基準となるドライバ１３に対してタイミング調整されたコンパレータ２２でドライバ１１、１２のタイミングの調整を行っているので、コンパレータ２２のタイミング調整の誤差もＤＵＴ６１のピン位置におけるタイミング調整の誤差要因となり、半導体試験装置のタイミング精度に悪影響を与えていた。
【００１６】
本発明は、これらの課題を解決するものであり、その目的は、半導体検査装置のピンエレクトロニクス部におけるドライバおよびドライバ・コンパレータのドライバ出力エッジのタイミング調整において、半導体スイッチＯＦＦ時の端子間容量のバラツキによるタイミング誤差を軽減し、さらにタイミング調整に使用するコンパレータ自身のタイミング調整誤差が調整されるドライバのタイミング精度に悪影響を及ぼさないタイミング調整方法を実現することにより、タイミング精度の良好な半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１７】
このような課題を達成する本発明のうち請求項１記載の発明は、試験信号がドライバから半導体スイッチを介してＤＵＴに入力され、ＤＵＴの出力信号が半導体スイッチを介してコンパレータに入力される半導体試験装置のピンエレクトロニクス部において、タイミング基準ドライバとタイミング基準コンパレータを具備し、被タイミング調整ドライバの出力パルスと逆極性のパルスを前記タイミング基準ドライバから前記タイミング基準コンパレータに入力し、タイミング基準コンパレータはこれら重畳波形と所定の直流電圧閾値を比較することによりタイミング調整を行うことを特徴とする。
【００１８】
請求項２記載の発明は、請求項１記載の半導体試験装置において、前記直流電圧閾値は所定の基準レベルの上下近傍に設定され、前記タイミング基準コンパレータの出力反転の有無に基づきタイミング調整を行うことを特徴とする。
【００１９】
請求項３記載の発明は、請求項１または請求項２記載の半導体試験装置において、前記タイミング基準ドライバとタイミング基準コンパレータによりタイミング調整されたドライバ・コンパレータを使用して、被タイミング調整ドライバのタイミング調整を行うことを特徴とする。
【００２０】
請求項４記載の発明は、請求項３記載の半導体試験装置において、前記ドライバ・コンパレータは、ドライバとコンパレータとアクティブロードとがワンパッケージとしてＩＣ化されたドライバコンパレータロードであることを特徴とする。
【００２１】
請求項５記載の発明は、請求項４記載の半導体試験装置において、前記ドライバコンパレータロードのアクティブロードを用いて経路抵抗を測定し、その結果に基づき被タイミング調整ドライバの出力電圧レベルを補正することを特徴とする。
【００２２】
請求項６記載の発明は、請求項１記載の半導体試験装置において、前記被タイミング調整ドライバと被タイミング調整ドライバ間の電気長を加味してタイミング調整を行うことを特徴とする。
【００２３】
請求項７記載の発明は、請求項１記載の半導体試験装置において、前記直流電圧閾値は所定の基準レベルの上下近傍に設定され、前記タイミング基準コンパレータ出力の正負反転期間が所定の関係式を満たすようにタイミング調整を行うことを特徴とする。
【００２４】
請求項８記載の発明は、請求項１記載の半導体試験装置において、前記直流電圧閾値は所定の基準レベルの上下近傍に設定され、前記タイミング基準コンパレータ出力の正負反転期間の差分が所定値になるようにタイミング調整を行うことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、半導体スイッチＯＦＦ時の端子間容量のバラツキによるタイミング誤差の影響を軽減でき、タイミング判定を行うコンパレータのタイミング調整誤差の影響を受けることのないタイミング精度の優れた半導体試験装置が実現できる。
【発明を実施するための最良の形態】
【００２６】
以下本発明について、図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置のピンエレクトロニクス部におけるドライバの出力エッジタイミング調整の説明図である。なお、図１の前段階として、従来の図１４と同様に、スイッチ３３のみをＯＮにしてタイミング基準となるドライバ１３の出力パルスをコンパレータ２３に入力し、スイッチ３１、３２の接続点までのライン長をＴＤＲ法で測定しておくものとする。
【００２７】
図１（Ａ）は、タイミング基準となるドライバ１３とコンパレータ２３を用いてドライバ１２の出力エッジのタイミング調整を行う例を示している。図１（Ａ）において、スイッチ３２，３３をＯＮにしてドライバ１２の出力パルスをタイミング基準となるコンパレータ２３に入力し、ドライバ１２のタイミングを調整する。このとき、タイミング基準となるドライバ１３から、ドライバ１２の出力とは逆極性のパルス電圧を所望のタイミングで印加し、コンパレータ２３で判定する。
【００２８】
図２は、タイミング基準となるコンパレータ２３で判定する場合の理想的な動作説明図である。無損失で分岐の無い伝送線路において、タイミング基準となるドライバと被タイミング調整ドライバの終端抵抗値が線路インピーダンスとマッチングした状態で同一振幅の電圧が重畳されるものとすると、（ｂ）に示すように両電圧のタイミングが合致した時のみ、コンパレータ２３に入力されるパルス波形が平坦になる。
【００２９】
したがって、図２に示す中間電位に対してコンパレータ２３の判定レベルＶＯＨ２３およびＶＯＬ２３を中間電位近傍に設定し、ドライバ１２の設定タイミングを掃引することにより、コンパレータの判定出力状態によって前記ドライバ１２のタイミングを調整できることになる。
【００３０】
このとき、コンパレータの判定は直流レベルによる判定であるため、原理的にコンパレータ２３のタイミング調整結果によらず、ドライバ１２のタイミング調整が行える。そして、ドライバ１２の出力系統のＤＵＴピンとの接続点におけるタイミング調整は、前記所望のタイミングに合致したドライバ１２の設定タイミングに対して、従来と同様なＴＤＲ法で測定した電気長を加味することで得られる。
【００３１】
次にタイミング基準となるドライバ１３から出力パルスをコンパレータ２２へ入力し、コンパレータ２２のタイミングを調整する。この部分に関しては従来の図１５と同一のため、詳細説明は省略する。
【００３２】
図１（Ｂ）は、図１（Ａ）で出力エッジがタイミング調整されたドライバ１２とタイミング基準となるドライバ１３でタイミング調整されたコンパレータ２２を用いてドライバ１１の出力エッジのタイミング調整を行う例を示している。図１（Ｂ）において、スイッチ３１，３２をＯＮにしてドライバ１１の出力パルスをコンパレータ２２へ入力し、ドライバ１１のタイミングを調整する。このとき、図１（Ａ）でタイミング調整されたドライバ１２から、ドライバ１１とは逆極性のパルスを重畳してコンパレータ２２へ入力することにより、前述のように、原理的にコンパレータ２２のタイミングによらず、ドライバ１１のタイミング調整が可能となる。
【００３３】
なお、ドライバ１１の出力系統のＤＵＴピンとの接続点におけるタイミング調整は、本調整で得られたタイミングに対して、ドライバ１１とドライバ１２の間の電気長を加味することで得られる。ここで、ドライバ１１とドライバ１２の間の電気長は図１４で求める電気長に対して著しく短い場合が多く、固定電気長としてもタイミング誤差として大きな影響を与えることはないものの、ドライバ１１とドライバ１２の間の電気長を事前に何らかの方法で求めておき、その値を加味して前記タイミング調整を行うことで、さらに良好なタイミング調整精度が得られることはいうまでもない。
以降のタイミング調整は従来と同様であり、それらの説明を省略する。
【００３４】
このように、本発明では、従来例と異なり、タイミング判定を行うコンパレータへの入力直流電圧レベルが変化しないことをタイミング判定の基準としている。従って、コンパレータの入力系統に付加されている半導体スイッチの端子間容量や、コンパレータ入力端子の入力容量による判定バラツキなどの影響を軽減できる。
【００３５】
また、タイミング判定を行うコンパレータのタイミング調整の有無とは無関係な直流電圧レベルのみに基づいて判定を行うため、タイミング判定を行うコンパレータのタイミング調整誤差が、タイミング調整対象のドライバのタイミング調整誤差に影響することはない。
【００３６】
以上の２点により、半導体スイッチＯＦＦ時の端子間容量のバラツキによるタイミング誤差の影響を軽減でき、タイミング判定を行うコンパレータのタイミング調整誤差の影響を受けることのないタイミング精度の優れた半導体試験装置が実現できる。
【００３７】
ところで、上記図１に関連した動作説明では、線路およびドライバの終端抵抗は理想的なものとしたが、実際には線路インピーダンス、半導体スイッチのＯＮ抵抗、線路の抵抗／誘電体損失、配線分岐、容量などの影響を受けることから、タイミング判定を行うコンパレータに導入される波形は、図３に示すように立ち上がりエッジや立ち下がりエッジが鈍ったものになる。すなわち、タイミング判定を行うコンパレータと同一の半導体パッケージに内蔵されたドライバ波形の方が、タイミング調整対象となるドライバからタイミング判定を行うコンパレータに入力される波形よりも急峻な立ち上がりを示す。
【００３８】
これにより、タイミングが合致した状態におけるタイミング基準となるコンパレータ２３の入力波形（ドライバ加算波形）に注目すると、図３（ｂ）に示すように差分が現われて図２（ｂ）に示すように完全に平坦になることはなく、コンパレータ２３の判定レベルＶＯＨ２３およびＶＯＬ２３を中間電位に対して著しく近傍のレベルに設定することができなくなり、測定精度が高められなくなってしまう。
【００３９】
図４は、このような測定精度が高められないという問題を解決するための一実施例を示す回路図であり、図１と共通する部分には同一の符号を付けている。図４において、破線で囲まれたＤＣＬ２は、ドライバ１２とコンパレータ２２とアクティブロードＬＤ２とがワンパッケージとしてＩＣ化されたドライバコンパレータロードを表わしている。
【００４０】
ドライバ１１のＨ出力レベルＶＩＨ１１はＤ／Ａ変換器１０１から入力され、Ｌ出力レベルＶＩＬ１１はＤ／Ａ変換器１０２から入力されている。ドライバ１２のＨ出力レベルＶＩＨ１２はＤ／Ａ変換器１０３から入力され、Ｌ出力レベルＶＩＬ１２はＤ／Ａ変換器１０４から入力されている。アクティブロードＬＤ２の設定信号はＤ／Ａ変換器１０５から入力されている。
【００４１】
これらＤ／Ａ変換器１０１〜１０５は、ＤＣ計測ユニット１３０とともに制御装置１２０にバスを介して接続されている。
【００４２】
ＤＣ計測ユニット１３０は、スイッチ１３１を介して半導体スイッチ４１と伝送線路５１との接続点に接続され、スイッチ１３２を介して半導体スイッチ４２と伝送線路５２との接続点に接続されている。
【００４３】
図４のドライバ１１からドライバコンパレータロードＤＣＬ２への調整用経路に注目すると、実際にはパターン抵抗、スイッチ３１，３２のオン抵抗などの有限の抵抗値を有している。これらの経路抵抗が線路インピーダンスＺ０または送端終端抵抗Ｒ１，Ｒ２に対して無視できない大きな値であった場合、図５（Ａ）に示すように同じ振幅を有する逆極性波形をドライバコンパレータロードＤＣＬ２のドライバ１２から印加しても、ドライバコンパレータロードＤＣＬ２のコンパレータ２２の入力端子における入力波形がオフセットを持つため、コンパレータ２２の判定レベルを中間電位近傍に設定できず、測定精度が上げられないという問題がある。
【００４４】
この問題を回避するために、ドライバ１１からドライバコンパレータロードＤＣＬ２への調整用経路の抵抗を事前に測定しておき、たとえば式（２）に示す補正式に基づいてドライバコンパレータロードＤＣＬ２のドライバ１２のＶＩＬ１２をＶＩＬ１２’と補正することにより、経路抵抗に起因するオフセットを低減でき、精度の良好な経路の電気長を測定することが可能となる。
【００４５】
以下に、図４のドライバコンパレータロードＤＣＬ２に内蔵されているアクティブロードＬＤ２を用いて経路抵抗を測定する手順を説明する。
１）制御装置１２０からＤ／Ａ変換器１０１を介して、ある電圧ＶＩＨ１１をドライバ１１から出力する。
２）半導体スイッチ４１および４２をＯＮにして、さらに出力の直流（ＤＣ）電圧を測定するためのスイッチ１３１，１３２をＯＮにし、ＤＣ計測ユニット１３０までの経路を接続する。
３）制御装置１２０からＤ／Ａ変換器１０５を介して、ドライバコンパレータロードＤＣＬ２に内蔵されたアクティブロードＬＤ２にある電流ＩＬ１２を設定する。この時、ドライバコンパレータロードＤＣＬ２のドライバ１２は高インピーダンス制御とする。
４）ＤＣ計測ユニット１３０でそれぞれスイッチ１３１，１３２が接続されている接続部の電圧を測定し、これらの測定値をＶ１３１，Ｖ１３２とする。
５）これらに基づき、経路の抵抗値ＲＸは（１）式により表される。
ＲＸ＝（Ｖ１３１−Ｖ１３２）／ＩＬ１２      （１）
そして、補正式は（２）式により表される。
（Ｒ１＋ＲＸ）：Ｒ２
＝（ＶＩＨ１１−ＶＩＬ１１）：（ＶＩＨ１２−ＶＩＬ１２’）    （２）
【００４６】
（２）式から、ＶＩＬ１２に対して補正を行う場合は、
ＶＩＬ１２’＝ＶＩＨ１２−Ｒ２＊(ＶＩＨ１１-ＶＩＬ１１)/（Ｒ１+ＲＸ）
但しＶＩＨｎ,ＶＩＬｎ：添え字ｎに対応するドライバＨ出力レベル、Ｌ出力レベル
Ｒ１，Ｒ２：各ドライバ１１，２１の内蔵終端抵抗値
Ｒｘ：測定された調整用経路抵抗値
となる。図５は、このような振幅補正の原理説明図である。
【００４７】
図６は経路抵抗を補正した場合におけるコンパレータ２２の入力波形シミュレーション結果例であり、式（２）を満足するようにドライバ設定電圧を補正している。このように経路抵抗を補正することで、基準となる電圧レベル（中間電位）が判定波形の入力前後で一致することになる。同様に、各ドライバの終端抵抗分を計測し、式（２）を用いてドライバ設定電圧レベルを補正すると、さらに精度の高い基準電圧レベル補正が可能となる。
また、原理的には被タイミング調整対象ドライバのＶＩＨ/Ｌ１１を式（２）が成立するように補正することも可能である。
【００４８】
また、判定を行うコンパレータ２２のＨｉ側の閾値ＶＯＨとＬｏｗ側の閾値ＶＯＬを基準電位近傍に設定して、コンパレータ２２の入力波形が閾値ＶＯＨおよび閾値ＶＯＬをそれぞれ超えている時間ｔＨとｔＬを測定し、これら超えている時間ｔＨとｔＬがある関係式を満たすようにタイミング調整を行うことも可能である。
【００４９】
実際の装置においても、線路の分岐、経路に付属する容量分の影響などにより、タイミングが合致した状態でも、図３に示すような中間基準電位に対して対称な波形は得られない。図７はこのようなシミュレーションの説明図である。
【００５０】
図７において、ドライバ１１と１２間の径路長を３００ｐｓとし、ドライバ１１から０−３Ｖの波形を出力し、その波形出力タイミングから３００ｐｓ後にドライバ１２から逆極性（すなわち３−０Ｖ）の波形を出力させる。以降、これらドライバ１１と１２の波形出力タイミングの差を「ＴＤ」という。図７の（Ａ）はＴＤが固定でＣ１，Ｃ２を可変とした例を示し、（Ｂ）はＴＤが可変でＣ１，Ｃ２を固定とした例を示し、（Ｃ）はコンパレータ２２の入力波形の拡大図を示している。
【００５１】
ここで、コンパレータ２２の入力波形に注目すると、ドライバ１１と１２の出力が重畳された波形となる。中間電圧は０−３Ｖおよび３−０Ｖの中間で１．５Ｖ、コンパレータ２２のＨｉ側の判定レベルＶＯＨ２２を１．６Ｖ、Ｌｏｗ側の判定レベルＶＯＬ２２を１．４Ｖ、入力波形がＨｉ側の判定レベルＶＯＨ２２を超えている時間をｔＨ、入力波形がＬｏｗ側の判定レベルＶＯＬ２２を超えている時間をｔＬとする。
【００５２】
図８は、半導体スイッチ４１，４２の端子間ＯＦＦ容量Ｃ１およびＣ２を、４ｐから６ｐＦに変えた場合のコンパレータ２２でのシミュレーション波形結果である。図８の結果から、半導体スイッチ４１，４２の端子間ＯＦＦ容量Ｃ１およびＣ２にばらつきがあった場合には波形が変化することが分かる。
【００５３】
同様に、図９は半導体スイッチ４１，４２の端子間ＯＦＦ容量Ｃ１およびＣ２を、Ｃ１＝Ｃ２＝５ｐＦに固定し、ＴＤを２５ｐｓ刻みで２５０ｐ〜３５０ｐｓの範囲で掃引した場合のモデルでシミュレーションした結果である。
【００５４】
図１０は、ＴＤを２５ｐｓ刻みで２５０ｐ〜３５０ｐｓの範囲で掃引し、かつ半導体スイッチ４１，４２の端子間ＯＦＦ容量Ｃ１およびＣ２を、Ｃ１＝Ｃ２＝４，５，６ｐＦと変化させた時のｔＨとｔＬをまとめたものである。ｔＨ=ｔＬの箇所でタイミング調整を行うと、Ｃ１,Ｃ２のばらつきでＴＤが変わってしまい、さらに本来求めたい経路長(３００ｐｓ)に対しても差異が生じている。そこでｔＨとｔＬがある関係式を満足するようにタイミング調整を行う方式を採用する。
【００５５】
図１１は、図１０の関係に基づきｔＨとｔＬとの差分を示したものである。求めたい経路長は３００ｐｓであるため、図１１中のＴＤ＝３００ｐｓ付近のｔＨ−ｔＬ=３５ｐｓをこの場合のタイミング判定値としている。この場合、半導体スイッチ４１，４２の端子間ＯＦＦ容量Ｃ１,Ｃ２が４−６ｐＦの間でばらついても、タイミング調整の誤差は３ｐｓに抑えることができる。
【００５６】
図１２は本発明の効果を確認するための従来方式の説明図である。従来例の方式で半導体スイッチ４１，４２のＣ１,Ｃ２を変化させた場合の誤差を求めると図１２に示すように２５ｐｓになるが、本方式を用いた場合は前述図１１のように３ｐｓに抑えることができ、従来例に比べ精度の良いタイミング調整が可能であることが確認できる。
【００５７】
なお、コンパレータ２２の閾値や関係式は、経路の状況や回路内に含まれる部品との関係に基づき、より特性の向上が見込めるように設定することが可能である。
【００５８】
以上説明したように、本発明によれば、半導体検査装置のピンエレクトロニクス部におけるドライバおよびドライバ・コンパレータのドライバ出力エッジのタイミング調整を高精度で行うことができ、タイミング精度の高い半導体試験装置が実現できる。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体試験装置のピンエレクトロニクス部におけるドライバの出力エッジタイミング調整の説明図である。
【図２】タイミング基準となるコンパレータ２３で判定する場合の理想的な動作説明図である。
【図３】タイミング基準となるコンパレータ２３で判定する場合の現実的な動作説明図である。
【図４】測定精度が高められないという問題を解決するための一実施例を示す回路図である。
【図５】アクティブロードＬＤ２を用いた振幅補正の原理説明図である。
【図６】経路抵抗を補正した場合におけるコンパレータ２２の入力波形シミュレーション結果例図である。
【図７】図８および図１１に説明するシミュレーションを行った回路図である。
【図８】シミュレーション結果例図である。
【図９】ドライバ１１と１２の波形出力タイミング差ＴＤを掃引したシミュレーション結果例図である。
【図１０】ｔＨ＝ｔＬとしてタイミング調整した場合のシミュレーション結果例図である。
【図１１】ｔＨとｔＬの差分を示したシミュレーション結果例図である。
【図１２】従来例に準じたシミュレーション結果例図である。
【図１３】半導体試験装置のピンエレクトロニクス部の一例を示す回路図である。
【図１４】従来のタイミング調整の説明図である。
【図１５】従来のタイミング調整の説明図である。
【図１６】従来のタイミング調整の説明図である。
【図１７】従来のタイミング調整の説明図である。
【図１８】従来のタイミング調整の説明図である。
【図１９】ＴＤＲ波形例図である。
【符号の説明】
【００６０】
１１〜１３  ドライバ
２２，２３  コンパレータ
３１〜３３  スイッチ
４１〜４３  半導体スイッチ
５１〜５３  伝送線路
６１  被測定デバイス（ＤＵＴ）
【図１】
2009074897.tif 000003
【図２】
2009074897.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009074897.tif 000009
【図８】
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【図９】
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【図１０】
2009074897.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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