(57)【要約】【課題】電力消耗量を減らすことができる半導体記憶装置の入力回路およびその制御方法を提供する。【解決手段】本発明に係る半導体記憶装置の入力回路は、複数の外部信号を選択的にラッチして出力するように構成された複数のラッチ、および半導体記憶装置の動作モードに応じて前記複数のラッチの動作を制御するように構成されたラッチ制御部を備える。また、制御信号に応じて複数の外部信号を選択的にラッチし、ラッチされた信号を出力するように構成された複数のラッチ；および前記ラッチされた信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部を備えることを他の特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の外部信号を選択的にして出力するように構成された複数のラッチと、
半導体記憶装置の動作モードに応じて前記複数のラッチラッチの動作を制御するように構成されたラッチ制御部と
を備える半導体記憶装置の入力回路。
【請求項２】
前記複数のラッチは、前記複数の外部信号を相異なるタイミングにラッチするように構成されることを特徴とする請求項１に記載の半導体記憶装置の入力回路。
【請求項３】
前記複数のラッチは、
前記ラッチ制御部の制御によって電流パスが遮断されるように構成されることを特徴とする請求項１に記載の半導体記憶装置の入力回路。
【請求項４】
前記ラッチ制御部は、
前記複数の外部信号のうちの半導体記憶装置の動作モードを判断するために用いられる外部信号を除いた外部信号が入力されるラッチの動作を制御するように構成されることを特徴とする請求項３に記載の半導体記憶装置の入力回路。
【請求項５】
前記ラッチ制御部は、チップ選択信号、コマンドまたはアドレス信号を選択的に用いて前記半導体記憶装置の動作モードを判断するように構成されることを特徴とする請求項１に記載の半導体記憶装置の入力回路。
【請求項６】
前記ラッチ制御部は、
前記チップ選択信号が非活性化された場合、または前記コマンド信号の一部ビットまたは前記アドレス信号の一部ビットが特定レベルである場合、前記半導体記憶装置が非動作モードであると判断するように構成されることを特徴とする請求項５に記載の半導体記憶装置の入力回路。
【請求項７】
前記ラッチ制御部は、
前記半導体記憶装置が非動作モードであると判断されれば、前記複数のラッチの動作を選択的に中止させるように構成されることを特徴とする請求項６に記載の半導体記憶装置の入力回路。
【請求項８】
制御信号に応じて複数の外部信号を選択的にラッチし、ラッチされた信号を出力するように構成された複数のラッチと、
前記ラッチされた信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部と
を備える半導体記憶装置の入力回路。
【請求項９】
前記複数のラッチは、
前記複数の外部信号を、クロック信号の立ち上がりエッジまたは立ち下がりエッジのうちのいずれか１つのタイミングに選択的にラッチするように構成されることを特徴とする請求項８に記載の半導体記憶装置の入力回路。
【請求項１０】
前記複数のラッチは、
前記制御信号によって電流パスが遮断されるように構成されることを特徴とする請求項８に記載の半導体記憶装置の入力回路。
【請求項１１】
前記ラッチ制御部は、
前記ラッチされた信号のうちの最も速いタイミングにラッチされた信号を選択的に用いて、前記半導体記憶装置の非動作モードを判断するように構成されることを特徴とする請求項８に記載の半導体記憶装置の入力回路。
【請求項１２】
前記ラッチ制御部は、
前記半導体記憶装置が非動作モードであると判断されれば、前記制御信号を、前記jsラッチされた信号のうちの前記非動作モードで用いられない信号を出力するラッチの動作を中止させるためのレベルで生成するように構成されることを特徴とする請求項１１に記載の半導体記憶装置の入力回路。
【請求項１３】
前記ラッチ制御部は、
チップ選択信号が非活性化されるか、コマンド信号の一部ビットまたはアドレス信号の一部ビットが特定レベルである場合、前記半導体記憶装置が非動作モードであると判断するように構成されることを特徴とする請求項８に記載の半導体記憶装置の入力回路。
【請求項１４】
前記ラッチ制御部は、
前記チップ選択信号が入力されるように構成された第１論理素子と、
前記コマンド信号の一部ビットまたは前記アドレス信号の一部ビットが入力されるように構成された第２論理素子と、
前記第１論理素子の出力信号と前記第２論理素子の出力信号を組み合わせて前記制御信号を生成するように構成された第３論理素子と
を備えることを特徴とする請求項１３に記載の半導体記憶装置の入力回路。
【請求項１５】
チップ選択信号を第１タイミングにラッチして出力するように構成された第１ラッチと、
コマンドまたはアドレス信号を前記第１タイミングにラッチして出力するように構成された複数の第２ラッチと、
制御信号に応じて、前記コマンドまたはアドレス信号を、前記第１タイミングに比べて遅れる第２タイミングにラッチして出力するように構成された複数の第３ラッチと、
前記第１ラッチの出力信号および前記第２ラッチの出力信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部と
を備える半導体記憶装置の入力回路。
【請求項１６】
前記第１ラッチはクロック信号の立ち上がりエッジに前記チップ選択信号をラッチして出力し、前記第２ラッチは前記クロック信号の立ち下がりエッジに前記コマンドまたはアドレス信号をラッチして出力するように構成されることを特徴とする請求項１５に記載の半導体記憶装置の入力回路。
【請求項１７】
前記複数の第３ラッチは、
前記制御信号によって信号出力端の電流パスが遮断されるように構成されることを特徴とする請求項１５に記載の半導体記憶装置の入力回路。
【請求項１８】
前記ラッチ制御部は、
前記チップ選択信号が入力されるように構成された第１論理素子と、
前記コマンド信号の一部ビットまたは前記アドレス信号の一部ビットが入力されるように構成された第２論理素子と、
前記第１論理素子の出力信号と前記第２論理素子の出力信号を組み合わせて前記制御信号を生成するように構成された第３論理素子と
を備えることを特徴とする請求項１５に記載の半導体記憶装置の入力回路。
【請求項１９】
外部信号をラッチするための複数のラッチを備える半導体記憶装置の入力回路の制御方法であって、
前記外部信号を用いて半導体記憶装置の非動作モードを判断するステップと、
前記非動作モードの判断結果に応じて前記複数のラッチの動作を選択的に中止させるステップと
を備えることを特徴とする半導体記憶装置の入力回路の制御方法。
【請求項２０】
前記外部信号は、チップ選択信号、コマンドまたはアドレス信号を含むことを特徴とする請求項１９に記載の半導体記憶装置の入力回路の制御方法。
【請求項２１】
前記非動作モードを判断するステップは、
前記チップ選択信号が非活性化された場合、または前記コマンド信号の一部ビットまたは前記アドレス信号の一部ビットが特定レベルである場合、前記半導体記憶装置が非動作モードであると判断するステップであることを特徴とする請求項２０に記載の半導体記憶装置の入力回路の制御方法。
【請求項２２】
前記複数のラッチの動作を選択的に中止させるステップは、
前記半導体記憶装置が非動作モードであると判断されれば、前記複数のラッチのうち、前記非動作モードで用いられない外部信号をラッチするラッチの動作を中止させるステップであることを特徴とする請求項１９に記載の半導体記憶装置の入力回路の制御方法。
【請求項２３】
前記複数のラッチを選択的に中止させるステップは、
前記非動作モードで用いられない外部信号をラッチするラッチの電流パスを遮断してなされることを特徴とする請求項２２に記載の半導体記憶装置の入力回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に半導体記憶装置の入力回路およびその制御方法に関するものである。
【背景技術】
【０００２】
従来の技術に係る半導体記憶装置の入力回路は、図１に示すように、チップ選択信号ラッチ回路１、第１コマンド／アドレスラッチ回路２、第２コマンド／アドレスラッチ回路３、および第３コマンド／アドレスラッチ回路４を備える。
【０００３】
前記チップ選択信号ラッチ回路１は、クロック信号ＣＬＫに応じてチップ選択信号／ＣＳをラッチするように構成される。前記チップ選択信号ラッチ回路１はＣＡＲＲラッチを備える。前記ＣＡＲＲラッチは、入力信号を前記クロック信号ＣＬＫの立ち上がりエッジ（Ｒｉｓｉｎｇ  Ｅｄｇｅ）でラッチするように構成される。
【０００４】
前記第１コマンド／アドレスラッチ回路２は、前記クロック信号ＣＬＫに応じてコマンド／アドレス信号ＣＡ＜０：＃＞をラッチするように構成される。前記第１コマンド／アドレスラッチ回路２は前記ＣＡＲＲラッチを複数備える。半導体記憶装置の種類によりコマンドとアドレスが別途のピン（Ｐｉｎ）を通して入力されるか、共用ピンを通して入力されることもでき、図１の回路はコマンドとアドレスが共用ピンを通して入力される場合を例に挙げたものである。
【０００５】
前記第２コマンド／アドレスラッチ回路３は、前記クロック信号ＣＬＫに応じて、前記第１コマンド／アドレスラッチ回路２の出力信号ＩＣＡＲＲ＜０：＃＞をラッチするように構成される。前記第２コマンド／アドレスラッチ回路３は複数のＣＡＲＦラッチを備える。前記ＣＡＲＦラッチは、入力信号を前記クロック信号ＣＬＫの立ち下がりエッジ（Ｆａｌｌｉｎｇ  Ｅｄｇｅ）でラッチするように構成される。
【０００６】
前記第３コマンド／アドレスラッチ回路４は、前記クロック信号ＣＬＫに応じて、前記コマンド／アドレス信号ＣＡ＜０：＃＞をラッチするように構成される。前記第３コマンド／アドレスラッチ回路４は複数のＣＡＦＦラッチを備える。前記ＣＡＦＦラッチは、入力信号を前記クロック信号ＣＬＫの立ち下がりエッジでラッチするように構成される。
【０００７】
このように構成された従来技術に係る入力回路の動作について図２を参照して説明すれば次の通りである。
【０００８】
信号ＩＣＳＢＲＲをみると、前記チップ選択信号ラッチ回路１が前記クロック信号ＣＬＫの立ち上がりエッジで前記チップ選択信号／ＣＳをラッチしていることが分かる。
【０００９】
信号ＩＣＡＲＲ＜０＞をみると、前記第１コマンド／アドレスラッチ回路２が前記クロック信号ＣＬＫの立ち上がりエッジで前記コマンド／アドレス信号ＣＡ＜０＞をラッチしていることが分かる。
【００１０】
信号ＩＣＡＲＦ＜０＞をみると、前記第２コマンド／アドレスラッチ回路３が前記クロック信号ＣＬＫの立ち下がりエッジで前記第１コマンド／アドレスラッチ回路２の出力信号ＩＣＡＲＲ＜０＞をラッチしていることが分かる。
【００１１】
信号ＩＣＡＦＦ＜０＞をみると、前記第３コマンド／アドレスラッチ回路４が前記クロック信号ＣＬＫの立ち下がりエッジで前記コマンド／アドレス信号ＣＡ＜０＞をラッチしていることが分かる。
【００１２】
図２に示すように、従来の技術では、半導体記憶装置が読み取りまたは書き込みなどのような活性化動作を行わない非動作（Ｎｏｎ  ｏｐｅｒａｔｉｏｎ：ＮＯＰ）モードにおいても全てのラッチ信号がトグル（Ｔｏｇｇｌｉｎｇ）している。
【００１３】
図２は全体ラッチ信号のうちの一部ラッチ信号（ＩＣＳＢＲＲ、ＩＣＡＲＲ＜０＞、ＩＣＡＲＦ＜０＞、ＩＣＡＦＦ＜０＞）だけを示すものであり、実際には、全てのラッチ信号（ＩＣＳＢＲＲ、ＩＣＡＲＲ＜０：＃＞、ＩＣＡＲＦ＜０：＃＞、ＩＣＡＦＦ＜０：＃＞）がトグルしている。
【００１４】
上述したラッチ信号のトグルは、結局、全てのラッチ回路（１〜４）の動作によるものであり、コマンド／アドレスが必要のない非動作モードにおいて不必要な電力消耗が発生していることが分かる。
【００１５】
このように従来の技術に係る半導体記憶装置の入力回路は、半導体記憶装置の非動作モードにおいても必要のない各種信号のトグルが発生するため、電力消耗を増加させる問題がある。半導体記憶装置における消費電力は製品の性能を左右するだけでなく、動作規格により厳格に規制しているため、消費電力を最小化する必要がある。これに似ている技術はアメリカ登録特許7,020,031に開示されている。
【特許文献１】米特許７０２００３１号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、電力消耗量を減らすことができる半導体記憶装置の入力回路およびその制御方法を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る半導体記憶装置の入力回路は、複数の外部信号を選択的にラッチして出力するように構成された複数のラッチ；および半導体記憶装置の動作モードに応じて前記複数のラッチの動作を制御するように構成されたラッチ制御部を備えることを特徴とする。
【００１８】
本発明に係る半導体記憶装置の入力回路は、制御信号に応じて複数の外部信号を選択的にラッチし、ラッチされた信号を出力するように構成された複数のラッチ；および前記ラッチされた信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部を備えることを他の特徴とする。
【００１９】
本発明に係る半導体記憶装置の入力回路は、チップ選択信号を第１タイミングにラッチして出力するように構成された第１ラッチ；コマンドまたはアドレスを前記第１タイミングにラッチして出力するように構成された複数の第２ラッチ；制御信号に応じて、前記コマンドまたはアドレスを、前記第１タイミングに比べて遅れる第２タイミングにラッチして出力するように構成された複数の第３ラッチ；および前記第１ラッチの出力信号および前記第２ラッチの出力信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部を備えることをまた他の特徴とする。
【００２０】
本発明に係る半導体記憶装置の入力回路の制御方法は、外部信号をラッチするための複数のラッチを備える半導体記憶装置の入力回路の制御方法であって、前記外部信号を用いて半導体記憶装置の非動作モードを判断するステップ；および前記非動作モードの判断結果に応じて前記複数のラッチの動作を選択的に中止させるステップを備えることを特徴とする。
【発明の効果】
【００２１】
本発明に係る半導体記憶装置の入力回路およびその制御方法は、半導体記憶装置の動作状態に合わせるように不必要な信号のトグルを防止するため、電力消耗を減らして製品性能を改善することができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照し、本発明に係る半導体記憶装置の入力回路およびその制御方法の好ましい実施形態を説明すれば次の通りである。
【００２３】
本発明に係る半導体記憶装置の入力回路１００は、図３に示すように、第１入力部２００、第２入力部３００、およびラッチ制御部４００を備える。
【００２４】
前記第１入力部２００は、前記クロック信号ＣＬＫに応じてチップ選択信号／ＣＳをラッチするように構成される。前記第１入力部２００はＣＡＲＲラッチ２１０を備える。前記ＣＡＲＲラッチ２１０は、入力信号を前記クロック信号ＣＬＫの立ち上がりエッジ（Ｒｉｓｉｎｇ  Ｅｄｇｅ）でラッチするように構成される。
【００２５】
前記第２入力部３００は、相異なるタイミングに前記コマンド／アドレス信号ＣＡ＜０：＃＞をラッチするための第１〜第３ラッチ部（３１０〜３３０）を備える。
【００２６】
前記第１ラッチ部３１０は、前記クロック信号ＣＬＫに応じてコマンド／アドレス信号ＣＡ＜０：＃＞をラッチするように構成される。前記第１ラッチ部３１０はＣＡＲＲラッチ３１１を複数備える。前記ＣＡＲＲラッチ３１１は前記ＣＡＲＲラッチ２１０と同様に構成することができる。
【００２７】
前記第２ラッチ部３２０は、制御信号ＣＡＦＦＥＮが活性化された場合、前記クロック信号ＣＬＫに応じて前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０：＃＞をラッチするように構成される。前記第２ラッチ部３２０は複数のＣＡＲＦラッチ３２１を備える。前記ＣＡＲＦラッチ３２１は、入力信号を前記クロック信号ＣＬＫの立ち下がりエッジ（Ｆａｌｌｉｎｇ  Ｅｄｇｅ）でラッチするように構成される。
【００２８】
前記第３ラッチ部３３０は、前記制御信号ＣＡＦＦＥＮが活性化された場合、前記クロック信号ＣＬＫに応じて前記コマンド／アドレス信号ＣＡ＜０：＃＞をラッチするように構成される。前記第３ラッチ部３３０は複数のＣＡＦＦラッチ３３１を備える。前記ＣＡＦＦラッチ３３１は入力信号を前記クロック信号ＣＬＫの立ち下がりエッジでラッチするように構成される。
【００２９】
前記ラッチ制御部４００は、前記第１入力部２００の出力信号、すなわち、ラッチされたチップ選択信号ＩＣＳＢＲＲおよび前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０：＃＞を用いて半導体記憶装置の非動作モードを判断し、それによって前記制御信号ＣＡＦＦＥＮを非活性化するように構成される。
【００３０】
図４は、前記第１ラッチ部３１０の複数のＣＡＲＲラッチ３１１のうち、コマンド／アドレス信号ＣＡ＜０＞の入力を受けるＣＡＲＲラッチ３１１の構成を示す図である。
【００３１】
前記ＣＡＲＲラッチ３１１は、図４に示すように、クロスカップルラッチ３１２と出力回路３１３を備える。前記クロスカップルラッチ３１２は、第１〜第９トランジスタ（Ｍ１〜Ｍ９）、第１および第２インバータ（ＩＶ１、ＩＶ２）を備える。前記第５および第６トランジスタ（Ｍ５、Ｍ６）は前記コマンド／アドレス信号ＣＡ＜０＞の入力を受けるための構成である。前記第７トランジスタＭ７は、前記クロック信号ＣＬＫの立ち上がりエッジで、前記コマンド／アドレス信号ＣＡ＜０＞をラッチできるように電流パスを開放する構成である。前記第８〜第１０トランジスタ（Ｍ８〜Ｍ１０）は、前記クロック信号ＣＬＫのローレベル区間中において、前記クロスカップルラッチ３１２の出力信号レベルをプリチャージ（Ｐｒｅ  ｃｈａｒｇｅ）させるための構成である。前記出力回路３１３は、前記クロスカップルラッチ３１２の出力信号レベルが変わる前までＣＡＲＲラッチ３１１の出力信号ＩＣＡＲＲ＜０＞のレベルを維持させるための構成である。前記出力回路３１３は、第１１および第１２トランジスタ（Ｍ１１、Ｍ１２）と、第３および第４インバータ（ＩＶ３、ＩＶ４）とを備える。
【００３２】
図５は、前記第２ラッチ部３２０の複数のＣＡＲＦラッチ３２１のうち、第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０＞の入力を受けるＣＡＲＦラッチ３２１の構成を示す図である。
【００３３】
前記ＣＡＲＦラッチ３２１は、図５に示すように、クロスカップルラッチ３２２と出力回路３２３を備える。前記クロスカップルラッチ３２２は図４のクロスカップルラッチ３１２と同様に構成することができる。但し、前記クロスカップルラッチ３２２は、前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０＞をクロック信号ＣＬＫの立ち下がりエッジでラッチしなければならないため、クロック信号ＣＬＫの入力端に第５インバータＩＶ５がさらに含まれる。前記出力回路３２３は、前記制御信号ＣＡＦＦＥＮが非活性化された区間中で電流パスを遮断し、前記クロスカップルラッチ３２２の出力信号によってＣＡＲＦラッチ３２１の出力信号ＩＣＡＲＦ＜０＞のトグルを防止するように構成される。前記出力回路３２３は、図４の出力回路３１３の構成に、第１３および第１４トランジスタ（Ｍ１３、Ｍ１４）と第６インバータＩＶ６をさらに含んで構成することができる。前記制御信号ＣＡＦＦＥＮが非活性化された場合、前記第６インバータＩＶ６が前記第１３および第１４トランジスタ（Ｍ１３、Ｍ１４）をターンオフにすることによって出力回路３２３の電流パスを遮断する。
【００３４】
図６は、前記第３ラッチ部３３０の複数のＣＡＦＦラッチ３３１のうち、コマンド／アドレス信号ＣＡ＜０＞の入力を受けるＣＡＦＦラッチ３３１の構成を示す図である。
【００３５】
前記ＣＡＦＦラッチ３３１は、図６に示すように、クロスカップルラッチ３３２および出力回路３３３を備える。前記ＣＡＦＦラッチ３３１は図５のＣＡＲＦラッチ３２１と同様に構成することができる。
【００３６】
前記ラッチ制御部４００は、図７に示すように、前記ラッチされたチップ選択信号ＩＣＳＢＲＲと前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０：＃＞のうちの一部の信号ＩＣＡＲＲ＜０：２＞を用いて半導体記憶装置の非動作モードを判断し、それによって前記制御信号ＣＡＦＦＥＮを非活性化するように構成される。
【００３７】
前記ラッチ制御部４００は、第１および第２インバータ（ＩＶ１１、ＩＶ１２）と、第１および第２ＮＡＮＤゲート（ＮＤ１１、ＮＤ１２）とを備える。前記第１インバータＩＶ１１には前記ラッチされたチップ選択信号ＩＣＳＢＲＲが入力される。前記第１ＮＡＮＤゲートＮＤ１１には前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０：２＞が入力される。前記第２ＮＡＮＤゲートＮＤ１２には前記第１インバータＩＶ１１の出力信号と前記第１ＮＡＮＤゲートＮＤ１１の出力信号が入力される。前記第２インバータＩＶ１２は、前記第２ＮＡＮＤゲートＮＤ１２の出力信号が入力され、前記制御信号ＣＡＦＦＥＮを出力する。
【００３８】
半導体記憶装置の非動作モードは前記チップ選択信号／ＣＳとコマンド／アドレス信号ＣＡ＜０：２＞によって決定され得る。前記チップ選択信号／ＣＳがハイレベルで非活性化された場合、または前記コマンド／アドレス信号ＣＡ＜０：２＞の全てのビットが特定レベル、例えば、ハイレベルである場合、半導体記憶装置は読み取りまたは書き込みのような如何なるアクティブ動作も行わない。よって、コマンド／アドレス信号ＣＡ＜０：＃＞の入力を受ける必要がない。
【００３９】
前記チップ選択信号／ＣＳおよびコマンド／アドレス信号ＣＡ＜０：２＞は外部から入力された信号である。よって、実際に半導体記憶装置内部の動作モードを判断するためには半導体記憶装置の内部信号を用いなければならない。また、内部信号のうちの最も速いタイミングの信号を用いないと動作マージンを十分に確保することができない。
【００４０】
したがって、本発明は、ラッチ制御部４００が内部信号、すなわち、前記チップ選択信号／ＣＳをラッチした前記ラッチされたチップ選択信号ＩＣＳＢＲＲ、そして前記コマンド／アドレス信号ＣＡ＜０：２＞をラッチした前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０：２＞の組み合わせにより、半導体記憶装置の非動作モードを判断して前記制御信号ＣＡＦＦＥＮを非活性化するように構成した。前記制御信号ＣＡＦＦＥＮにより第２ラッチ部３２０および第３ラッチ部３３０でラッチされた信号のトグルが防止される。
【００４１】
本発明は、前記ラッチされたチップ選択信号ＩＣＳＢＲＲおよび前記第１ラッチ部３１０の出力信号ＩＣＡＲＲ＜０：２＞によって非動作モードを判断しなければならないため、図３の第１入力部２００および第２入力部３００の第１ラッチ部３１０は制御信号ＣＡＦＦＥＮに関係なく動作するように構成した。
【００４２】
本発明に係る半導体記憶装置の入力回路の動作について図８を参照して説明すれば次の通りである。
【００４３】
前記制御信号ＣＡＦＦＥＮが活性化された区間中、第１入力部２００および第２入力部３００は共に各々に入力された信号をラッチして出力する。
【００４４】
つまり、第１入力部２００は、クロック信号ＣＬＫの立ち上がりエッジで前記チップ選択信号／ＣＳをラッチし、ラッチされた信号ＩＣＳＢＲＲを出力する。
【００４５】
第１ラッチ部３１０は、クロック信号ＣＬＫの立ち上がりエッジでコマンド／アドレス信号ＣＡ＜０＞をラッチし、ラッチされた信号ＩＣＡＲＲ＜０＞を出力する。
【００４６】
第２ラッチ部３２０は、クロック信号ＣＬＫの立ち下がりエッジで前記信号ＩＣＡＲＲ＜０＞をラッチし、ラッチされた信号ＩＣＡＲＦ＜０＞を出力する。
【００４７】
第３ラッチ部３３０は、クロック信号ＣＬＫの立ち下がりエッジで前記コマンド／アドレス信号ＣＡ＜０＞をラッチし、ラッチされた信号ＩＣＡＦＦ＜０＞を出力する。
【００４８】
一方、前記制御信号ＣＡＦＦＥＮが非活性化された区間中、第２ラッチ部３２０および第３ラッチ部３３０は、前記制御信号ＣＡＦＦＥＮによって電流パスが遮断されるため、入力信号のレベル変動に関係なく自身の出力レベルを同一に維持させる。
【００４９】
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形した形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５０】
【図１】従来の技術に係る半導体記憶装置の入力回路のブロック図である。
【図２】従来の技術に係る半導体記憶装置の入力回路の動作タイミング図である。
【図３】本発明に係る半導体記憶装置の入力回路のブロック図である。
【図４】図３のＣＡＲＲラッチの回路図である。
【図５】図３のＣＡＲＦラッチの回路図である。
【図６】図３のＣＡＦＦラッチの回路図である。
【図７】図３のラッチ制御部の回路図である。
【図８】本発明に係る半導体記憶装置の入力回路の動作タイミング図である。
【符号の説明】
【００５１】
２００…第１入力部
３００…第２入力部
３１０…第１ラッチ部
３２０…第２ラッチ部
３３０…第３ラッチ部
４００…ラッチ制御部
【図１】
2009163865.tif 000003
【図２】
2009163865.tif 000004
【図３】
2009163865.tif 000005
【図４】
2009163865.tif 000006
【図５】
2009163865.tif 000007
【図６】
2009163865.tif 000008
【図７】
2009163865.tif 000009
【図８】
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