(57)【要約】【課題】シミュレーション結果からテスター制約条件に合致したテストパターンを自動的に生成することのできるテストパターン生成装置を提供する。【解決手段】テストパターン生成装置１は、サイクライズ部１１が、シミュレーション結果ファイル１００に格納されたイベント形式のシミュレーション結果を、サイクライズ条件指定ファイル２００に記述されたテスト周期を単位とするサイクルベース形式のデータに変換し、テスター制約違反検査部１２が、その変換結果がテスター制約条件指定ファイル３００に記述された制約条件に違反していないかどうかを検査し、補正部１３が、検出された違反箇所を、テスター制約条件に合致するように補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
イベント形式のシミュレーション結果データをサイクライズ条件指定ファイルに記述されたテスト周期をサイクル単位とするサイクルベース形式のデータに変換するサイクライズ手段と、
前記サイクルベース形式のデータが、与えられたテスター制約条件に違反していないかどうかを検査するテスター制約違反検査手段と、
前記テスター制約違反検査手段により違反が検出された箇所を前記テスター制約条件に合致するように補正する補正手段と
を備え、
前記イベント形式のシミュレーション結果データから前記テスター制約条件に合致したサイクルベース形式のテストパターンを生成する
ことを特徴とするテストパターン生成装置。
【請求項２】
前記補正手段は、
前記違反が検出されたサイクルの波形を個別に補正するか、前記波形を定義するタイムセットを補正するかの選択が可能である
ことを特徴とする請求項１に記載のテストパターン生成装置。
【請求項３】
前記補正手段が、
連続するサイクルのデータに対するダブルクロック化処理を行う
ことを特徴とする請求項１または２に記載のテストパターン生成装置。
【請求項４】
前記補正手段が、
実行した補正処理の内容を記述した補正結果リストを出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載のテストパターン生成装置。
【請求項５】
テスター機種の指定に応じて、そのテスター機種に対するテスター制約条件をテスター制約条件ファイルから読み出す
ことを特徴とする請求項１に記載のテストパターン生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストパターン生成装置に関する。
【背景技術】
【０００２】
ＬＳＩテスターによる半導体集積回路の試験を行う場合、ＬＳＩテスターにテストパターンを供給する必要がある。そのため、テストパターン生成装置を用いて、使用するＬＳＩテスターの仕様に合わせたテストパターンを生成することが行われる。
【０００３】
このテストパターン生成装置におけるテストパターン生成手法の１つに、テスト対象の半導体集積回路の設計検証段階で実行された論理シミュレーションの結果を、ＬＳＩテスター用のテストパターンに変換する、という手法がある。
【０００４】
そのとき、シミュレーション結果は、イベントの発生を時間の経過を追って記述したイベント形式で記述されているため、一般にサイクルベース形式で記述されるＬＳＩテスター用のテストパターンに変換するには、イベント形式の記述データをサイクルベース形式にフォーマット変換する処理が必要になる。このフォーマット変換処理はサイクライズと呼ばれる。このサイクライズを行って、シミュレーション結果をテストパターンに変換する回路設計装置が提案されている（例えば、特許文献１参照。）。
【０００５】
この従来の回路設計装置では、シミュレーション結果を、与えられたテスト周期や信号属性、波形モードなどのサイクライズ条件にもとづいてサイクライズが行われる。
【０００６】
しかし、単純に与えられたテスト周期でシミュレーション結果をサイクライズすると、サイクルの切れ目で、例えば、波形の変化点がＬＳＩテスターの波形変化禁止領域に含まれるなど、ＬＳＩテスターの制約条件に対する違反が発生することがある。
【０００７】
そのため、従来のサイクライズ処理では、ＬＳＩテスターの制約条件に違反する箇所の修正が必要になり、そのための作業量が増大するなどの問題があった。
【特許文献１】特開２００６−４８５４２号公報  （第８ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、シミュレーション結果からテスター制約条件に合致したテストパターンを自動的に生成することのできるテストパターン生成装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、イベント形式のシミュレーション結果データをサイクライズ条件指定ファイルに記述されたテスト周期をサイクル単位とするサイクルベース形式のデータに変換するサイクライズ手段と、前記サイクルベース形式のデータが、与えられたテスター制約条件に違反していないかどうかを検査するテスター制約違反検査手段と、前記テスター制約違反検査手段により違反が検出された箇所を前記テスター制約条件に合致するように補正する補正手段とを備え、前記イベント形式のシミュレーション結果データから前記テスター制約条件に合致したサイクルベース形式のテストパターンを生成することを特徴とするテストパターン生成装置が提供される。
【発明の効果】
【００１０】
本発明によれば、シミュレーション結果からテスター制約条件に合致したテストパターンを自動的に生成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面を参照して説明する。
【実施例】
【００１２】
図１は、本発明の実施例に係るテストパターン生成装置の構成の例を示すブロック図である。
【００１３】
本実施例のテストパターン生成装置１は、シミュレーション結果ファイル１００およびサイクライズ条件指定ファイル２００を読み込んで、イベント形式のシミュレーション結果をサイクライズ条件指定ファイル２００に記述されたテスト周期を単位とするサイクルベース形式のデータに変換するサイクライズ部１１と、サイクライズ部１１により変換されたサイクルベース形式のデータが、テスター制約条件指定ファイル３００に記述された制約条件に違反していないかどうかを検査するテスター制約違反検査部１２と、テスター制約違反検査部１２により違反が検出された箇所を上述のテスター制約条件に合致するように補正する補正部１３と、を備える。
【００１４】
サイクライズ部１１は、イベント形式のシミュレーション結果が格納されたシミュレーション結果ファイル１００およびテスト周期、信号属性、波形モードなどのサイクライズ条件を指定するサイクライズ条件指定ファイル２００を読み込んで、イベント形式のシミュレーション結果をサイクライズ条件指定ファイル２００に記述されたテスト周期を単位とするサイクルベース形式のデータに変換する。
【００１５】
テスター制約違反検査部１２は、使用するテスト手法および使用するテスターの制約条件の条件が定義されたテスター制約条件指定ファイル３００を読み込んで、サイクライズ部１１により変換されたサイクルベース形式のデータが、テスター制約条件指定ファイル３００に記述された制約条件に違反していないかどうかを検査する。
【００１６】
図２に、テスター制約条件指定ファイル３００の記述例を示す。
【００１７】
テスター制約条件指定ファイル３００には、使用するテスターのタイミングやパターンの制約が定義される。
【００１８】
図２に示す例では、使用するテスター名の記述に続いて、そのテスターに対する
（１）クロック間隔制限値：立ち上り→立ち上り（ＵＵ）、立ち上り→立ち下り（ＵＤ）、立ち下り→立ち上り（ＤＵ）、立ち下り→立ち下り（ＤＤ）の最小間隔
（２）Ｉ／Ｏ切り替え前後の禁止領域：入出力切り替えの余裕時間
（３）クロック幅の分解能：クロック幅の倍数単位時間
（４）波形切り替えの可否：クロック系波形とデータ系波形の切り替えの可否
（５）最大ステップ数：１本のテストパターンの最大ステップ数
の制約が定義されている。
【００１９】
補正部１３は、テスター制約違反検査部１２により違反が検出された箇所をテスター制約条件指定ファイル３００に記述された制約条件に合致するように補正する。
【００２０】
補正部１３は、補正処理の結果をテストパターン４００として出力するとともに、実行した補正処理の内容を記述した補正結果リスト５００を出力する。
【００２１】
この補正部１３による補正処理の具体的な例を、上述の制約条件ごとに、図３〜図８に示す。
【００２２】
図３、図４は、前クロックの立ち下りから後クロックの立ち上りまでの時間が、クロック間隔制限値に違反していた場合の補正処理例である。
【００２３】
図３（ａ）に示す例では、サイクル１のクロックの立ち下りからサイクル２のクロックの立ち上りまでの時間が１５ｎｓしかなく、クロック間隔制限値（ＩＮＴＶＣ）のＤＵ＝２０ｎｓに違反している。
【００２４】
この違反に対する補正結果を、図３（ｂ）に示す。
【００２５】
補正部１３は、サイクル２の波形定義のタイムセットをＴＳ２からＴＳ３に変更し、サイクル２のクロックの立ち上りがサイクル始端から１０ｎｓとなるように補正する。
【００２６】
このように、図３に示した例では、クロック間隔制限値の違反が発生したサイクルのみ補正を行なう。そのとき、補正のためにタイムセットを変更するため、タイムセットを増加させる必要が生じることがある。
【００２７】
これに対して、テスターのタイミングセットの最大数の制約により、タイムセットを増加させられないことがある。
【００２８】
そのような場合、補正部１３は、タイムセットの数を増加させることなく、補正を行なう。その例を図４に示す。
【００２９】
図４（ａ）に示す例でも、図３（ａ）と同様、サイクル１のクロックの立ち下りからサイクル２のクロックの立ち上りまでの時間が、クロック間隔制限値（ＩＮＴＶＣ）のＤＵ＝２０ｎｓに違反している。
【００３０】
この違反に対する補正結果を、図４（ｂ）に示す。
【００３１】
この場合、補正部１３は、サイクル２で使用しているタイムセットＴＳ２の波形定義を補正し、クロックの立ち上りがサイクル始端から１０ｎｓとなるようにする。
【００３２】
この補正により、タイムセットＴＳ２を使用している他のサイクル（例えば、サイクル３）も総て補正される。
【００３３】
このように、テスターのタイミングセットの最大数の制約上、タイミングセットを増加させないで補正した場合は、その旨を補正結果リスト５００に記載する。
【００３４】
図５は、Ｉ／Ｏ切り替え前後の禁止領域の制約に違反していた場合の補正処理の例である。
【００３５】
図５（ａ）に示す例では、サイクル１の出力モードからサイクル２の入力モードに切り替わったとき、切り替わり直後の入力波形のエッジ（サイクル始端から３ｎｓ）が、禁止領域の制約（ＤＥＬＴＳＷ  ５ｎｓ）に違反している。
【００３６】
この違反に対する補正結果を、図５（ｂ）に示す。
【００３７】
補正部１３は、切り替わり直後の入力波形のエッジが禁止領域外になるように補正する。この処理は、入出力が、入力モードから出力モードに切り替わったときも、同様に行う。
【００３８】
図６は、「クロック幅はクロック幅分解能の倍数であること」との制約に違反していた場合の補正処理の例である。
【００３９】
図６（ａ）は、サイクライズ部１１によるサイクライズの結果、クロック幅が１．２００ｎｓとなり、クロック幅分解能の規定値（ＤＥＬＴＣ  １２５ｐｓ）の倍数にならなかった例である。
【００４０】
この違反に対する補正結果を、図６（ｂ）に示す。
【００４１】
この例の場合、補正部１３は、クロック幅をクロック幅分解能の倍数で最も近い値、すなわち、１．１２５ｎｓ（＝１２５ｐｓ×９）に補正する。
【００４２】
なお、この補正に対しては、サイクライズ後の値より何％未満なら補正可能、何％以上の補正なら問題あり、という指定が外部からできるものとする。
【００４３】
図７は、波形切り替えの可否の制約に違反していた場合の補正処理の例である。
【００４４】
図７（ａ）は、サイクル１がクロック波、サイクル２がデータ波、という波形タイプの切り替えに対して、サイクライズ部１１が、テスター上でクロック波形からデータ波形への切り替えが可能として、サイクライズした例である。
【００４５】
これに対して、テスター制約条件指定ファイル３００に、「波形切り替えは、否（ＷＯＦ  Ｎｏ）」と記述されていた場合、補正部１３は、この波形を、図７（ｂ）に示すように、クロック／データ混在波形フォーマットの記述に書き換える。
【００４６】
図８は、最大ステップ数の制約に違反していた場合の補正処理の例である。
【００４７】
図８（ａ）は、サイクライズ部１１によるサイクライズの結果、テストパターンのステップ数が１３０００２となり、最大ステップ数の制約（ＰＡＴＭＡＸ  ６５５３５）を超えてしまった例である。
【００４８】
この違反に対して、補正部１３は、１つのテストパターンが最大ステップ数に収まるように、複数のテストパターンに分割する。
【００４９】
図８（ｂ）に示す補正例では、ステップ数が６５５３５のテストパターン（ステップ１〜ステップ６５５３５）と、ステップ数が６４４６７のテストパターン（ステップ６５５３６〜ステップ１３０００２）の２本のテストパターンに分割する。
【００５０】
上述の各処理を行った場合、補正部１３は、実行した補正処理の内容を補正結果リスト５００に記述する。
【００５１】
図９は、補正結果リスト５００の記述例である。
【００５２】
この例では、補正結果リスト５００に、補正が発生したサイクル、補正を行なった信号名、元のタイミング、補正後のタイミングが記述されている。
【００５３】
次に、補正部１３によるダブルクロック化処理について説明する。
【００５４】
長大なテストパターンに対して、シングルクロックを使用したパターンをダブルクロックを使用したパターンに変換することで、パターンステップ数を最大１／２に圧縮することが可能となる。
【００５５】
そのようなダブルクロック化処理を行いたい場合、テスター制約条件指定ファイル３００に、ダブルクロック化処理に関するルールを記述し、補正部１３にダブルクロック化の補正処理を行わせる。
【００５６】
図１０に、ダブルクロック化処理に関するルールが記述されたテスター制約条件指定ファイル３００の例を示す。
【００５７】
この例では、ＰａｔｔｅｒｎＲｕｌｅの欄に、奇数ステップが０の場合は偶数ステップが０となるよう、また、奇数ステップが１の場合は偶数ステップが１となるよう、指定された信号グループに対するダブルクロック化処理を行うこと、とのルールが記述されている。
【００５８】
補正部１３は、このルールに違反するパターンがあった場合、クロックをホールド状態にするとともに、そのクロックで制御されるデータ信号も併せてホールドするように、補正処理を行う。
【００５９】
図１１、図１２に、補正部１３によるダブルクロック化処理の例を示す。
【００６０】
図１１（ａ）に示すように、データ信号ＩＮ１が、クロック信号ＣＫ１の２サイクルごとに変化していた場合、補正部１３は、単純なダブルクロック化処理を行う。
【００６１】
すなわち、補正部１３は、図１１（ｂ）に示すように、１サイクル中にクロック信号ＣＫ１が２回発生するよう、ダブルクロック化処理を行う。この場合、テストステップ数は、図１１（ａ）に対して１／２となる。
【００６２】
これに対して、図１２（ａ）のサイクル３、サイクル６に示すように、データ信号ＩＮ１が、クロック信号ＣＫ１の１サイクルだけで変化するパターンが含まれる場合、補正部１３は、クロックおよびデータ信号に対するホールドを発生させながら、ダブルクロック化処理を行う。
【００６３】
図１２（ｂ）に、その処理結果を示す。
【００６４】
図１２（ａ）のサイクル３に対して、図１２（ｂ）のサイクル２では、クロック信号ＣＫ１を１個だけ発生させた後にホールド状態とし、データ信号ＩＮ１も、その間データ値を保持させる。同様に、図１２（ａ）のサイクル６に対しても、図１２（ｂ）のサイクル４で、クロック信号ＣＫ１およびデータ信号ＩＮ１にホールドを発生させる。
【００６５】
このような補正を行なうことにより、クロック信号１サイクルだけでデータ信号が変化するようなパターンが含まれていてもダブルクロック化処理を行うことができ、パターンステップ数を圧縮することができる。
【００６６】
このような本実施例によれば、イベント形式のシミュレーション結果から、使用するテスター制約条件に合致した、サイクルベースのテストパターンを自動的に生成することができる。これにより、テストパターンの修正に要する作業量を削減することができ、テストパターン生成の効率を向上させることができる。
【００６７】
また、クロック信号１サイクルだけでデータ信号が変化するようなパターンが含まれているテストパターンであってもダブルクロック化処理を行うことができ、パターンステップ数の圧縮を図ることができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例に係るテストパターン生成装置の構成の例を示すブロック図。
【図２】テスター制約条件ファイルの記述例を示す図。
【図３】本発明の実施例のテストパターン生成装置における補正処理の例を示す図。
【図４】本発明の実施例のテストパターン生成装置における補正処理の例を示す図。
【図５】本発明の実施例のテストパターン生成装置における補正処理の例を示す図。
【図６】本発明の実施例のテストパターン生成装置における補正処理の例を示す図。
【図７】本発明の実施例のテストパターン生成装置における補正処理の例を示す図。
【図８】本発明の実施例のテストパターン生成装置における補正処理の例を示す図。
【図９】本発明の実施例のテストパターン生成装置から出力される補正結果リストの例を示す図。
【図１０】ダブルクロック化を指示するテスター制約条件の記述例を示す図。
【図１１】本発明の実施例のテストパターン生成装置におけるダブルクロック化処理の例を示す図。
【図１２】本発明の実施例のテストパターン生成装置におけるダブルクロック化処理の例を示す図。
【符号の説明】
【００６９】
１  テストパターン生成装置
１１  サイクライズ部
１２  テスター制約違反検査部
１３  補正部
１００  シミュレーション結果ファイル
２００  サイクライズ条件指定ファイル
３００  テスター制約条件指定ファイル
４００  テストパターン
５００  修正結果リスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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