(57)【要約】【課題】容量ディスチャージ方式の読み出し回路の占有面積の削減及び低消費電力化をはかる。【解決手段】データ転送線に共通接続された複数のＭＲＡＭメモリセル１０と、データ転送線と読み出し信号線との間に接続され、データ転送線の電位を一定に保持するクランプトランジスタ２２と、読み出し信号線に接続されてメモリセル１０の記憶情報を読み出す読み出し回路３０とを備えた磁気記憶装置であって、読み出し回路３０は、読み出し信号線と読み出しノードＮとの間に接続され、ノードＮの電位を保持するホールドスイッチ３１と、ノードＮと接地端との間に接続されたキャパシタ３２と、ノードＮと電源との間に接続され、キャパシタ３２を充電するプリチャージ用スイッチ３３と、ノードＮの電位を入力してデジタル信号を生成するインバータ３５と、を含んで構成されている。【選択図】      図３
2009211733.tif 000002
【特許請求の範囲】
【請求項１】
磁性体を用いて形成され、データ転送線にそれぞれ接続された複数のメモリセルと、
読み出し信号線と前記データ転送線との間に接続され、制御入力端子にクランプ電圧が供給され、前記データ転送線の電位を一定に保持するためのクランプトランジスタと、
読み出しノードの電位を保持するために該読み出しノードと前記読み出し信号線との間に接続されたホールドスイッチと、前記読み出しノードと接地端との間に接続されたキャパシタと、前記読み出しノードと電源との間に接続され、前記キャパシタを充電するためのプリチャージ用スイッチと、前記読み出しノードの電位を入力してデジタル信号を生成するインバータと、を含む読み出し回路と、
を具備したことを特徴とする磁気記憶装置。
【請求項２】
前記メモリセルは、磁化状態により電気的抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して形成されていることを特徴とする請求項１記載の磁気記憶装置。
【請求項３】
前記プリチャージ用スイッチは、前記メモリセルの記憶情報を読み出す前に一定期間オンされて、前記キャパシタを充電するものであることを特徴とする請求項１記載の磁気記憶装置。
【請求項４】
前記ホールドスイッチは、前記プリチャージ用スイッチがオフされてから一定期間後にオフされて、前記キャパシタの電位を保持するものであることを特徴とする請求項３記載の磁気記憶装置。
【請求項５】
前記メモリセルは、記憶状態に応じて高抵抗状態又は低抵抗状態に変化するものであり、
前記ホールドスイッチは、前記プリチャージ用スイッチがオフされた後、前記メモリセルが低抵抗状態の場合に前記キャパシタの電位が電源電位の１／２より小さくなる時点より後で、前記メモリセルが高抵抗状態の場合に前記キャパシタの電位が電源電位の１／２以下となる時点より前に、オフされるものであることを特徴とする請求項４記載の磁気記憶装置。
【請求項６】
磁化状態により電気的抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して形成され、データ転送線にそれぞれ接続された複数のメモリセルと、
前記読み出しノードの電位を保持するために該読み出しノードと前記読み出し信号線との間に接続されたホールドスイッチであって、読み出し用制御信号φｒにより制御されるホールドスイッチと、前記読み出しノードと接地端との間に接続されたキャパシタと、前記キャパシタを充電するために前記読み出しノードと電源との間に接続されたプリチャージ用スイッチであって、プリチャージ用制御信号φｐにより制御されるプリチャージ用スイッチと、前記読み出しノードの電位を入力してデジタル信号を生成するインバータと、を含む読み出し回路と、
前記メモリセルと同様の構成で、参照用データ転送線にそれぞれ接続されたダミーセルと、
参照用読み出し信号線と前記参照用データ転送線との間に接続され、制御入力端子に前記クランプ電圧が供給され、前記参照用データ転送線の電位を一定に保持するための参照用クランプトランジスタと、
前記読み出し回路のホールドスイッチを短絡した構成で、一端が前記参照用読み出し信号線に接続された参照用読み出し回路と、
前記参照用読み出し回路のインバータのビット出力を反転し前記制御信号φｒを出力するクロック反転用インバータ回路と、
を具備したことを特徴とする磁気記憶装置。
【請求項７】
前記メモリセルは二次元配置され、行方向に同じデータ転送線に接続され、列方向に同じワード線に接続され、
前記ダミーセルは、前記メモリセルの１つの行と同様に配置されていることを特徴とする請求項６記載の磁気記憶装置。
【請求項８】
前記インバータは、電源電圧の１／２の電位を入力電位のしきい値として出力を反転させるものであることを特徴とする請求項１又は６記載の磁気記憶装置。
【請求項９】
一方向に沿って平行配置された複数本のビット線と、
前記ビット線と平行に配置された１本の参照ビット線と、
前記ビット線と交差する方向に平行配置された複数本のワード線と、
磁化状態により電気抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して構成され、前記ビット線と前記ワード線との各交差部にそれぞれ配置され、一端が前記ビット線に接続され、他端が接地端に接続され、選択トランジスタのゲートが前記ワード線に接続されたメモリセルと、
前記ビット線毎に設けられ、読み出し信号線と前記ビット線との間に接続され、制御入力端子にクランプ電圧が供給され、前記ビット線の電位を一定に保持するためのクランプトランジスタと、
読み出しノードの電位を保持するために読み出しノードと前記読み出し信号線との間に接続されたホールドスイッチであって、読み出し用制御信号φｒにより制御されるホールドスイッチと、前記読み出しノードと接地端との間に接続されたキャパシタと、前記キャパシタを充電するために前記読み出しノードと電源との間に接続されたプリチャージ用スイッチであって、プリチャージ用制御信号φｐにより制御されるプリチャージ用スイッチと、前記読み出しノードの電位を入力してデジタル信号を生成するインバータと、を含む読み出し回路と、
磁化状態により電気抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して構成され、前記参照ビット線と前記ワード線との各交差部に配置され、一端が前記参照ビット線に接続され、他端が接地端に接続され、選択トランジスタのゲートが前記ワード線に接続されたダミーセルと、
参照用読み出し信号線と前記参照ビット線との間に接続され、制御入力端子にクランプ電圧が供給され、前記参照ビット線の電位を一定に保持するための参照用クランプトランジスタと、
前記参照用読み出し信号線と接地端との間に接続されたキャパシタと、前記キャパシタを充電するために前記参照用読み出し信号線と電源との間に接続されたプリチャージ用スイッチであって、前記プリチャージ用制御信号φｐにより制御されるプリチャージ用スイッチと、前記参照用読み出し信号線の電位を入力してデジタル信号を生成するインバータと、を含む参照用読み出し回路と、
前記参照用読み出し回路のインバータのビット出力を反転し前記制御信号φｒを出力するクロック反転用インバータ回路と、
を具備したことを特徴とする磁気記憶装置。
【請求項１０】
前記制御信号φｐは、前記メモリセルの記憶情報を読み出す前に前記プリチャージ用スイッチを一定期間オンさせるものであることを特徴とする請求項６又は９に記載の磁気記憶装置。
【請求項１１】
前記制御信号φｒは、前記φｐにより前記キャパシタの充電が終了してから一定期間後に前記ホールドスイッチをオフさせるものであることを特徴とする請求項１０記載の磁気記憶装置。
【請求項１２】
前記メモリセルは、記憶状態に応じて高抵抗状態又は低抵抗状態に変化するものであり、
前記ダミーセルは、前記高抵抗状態と低抵抗状態の中間に保持されたものであり、
前記参照用読み出し回路のインバータは、入力端の電位が電源電圧の１／２をしきい値として出力を反転させるものであることを特徴とする請求項６又は９に記載の磁気記憶装置。
【請求項１３】
前記メモリセルを選択して読み出す際には、同じ列のダミーセルが選択されることを特徴とする請求項７又は９に記載の磁気記憶装置。
【請求項１４】
前記読み出し回路のインバータのオフセットをキャンセルするため、前記インバータの入出力端を短絡させるスイッチと、前記インバータの入力端と前記読み出しノードとの間に挿入されるカップリング用キャパシタと、を設けたことを特徴とする請求項６又は９に記載の磁気記憶装置。
【請求項１５】
前記参照用読み出し回路のインバータのオフセットをキャンセルするため、前記インバータの入出力端を短絡させるスイッチと、前記インバータの入力端と前記参照用データ転送線又は参照ビット線との間に挿入されるカップリング用キャパシタと、を設けたことを特徴とする請求項６又は９に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁性体を用いて形成されたメモリセルから記憶情報を読み出すための読み出し回路の改良をはかった磁気記憶装置に関する。
【背景技術】
【０００２】
近年、記憶情報により抵抗値が変化する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを用いた磁気記憶装置が注目されている。
【０００３】
この種のＭＲＡＭセルの信号を読み出す読み出し回路においては、ＭＲＡＭセルの電流出力を抵抗に流し、電流から電圧に変換した後、比較回路によりデジタル出力を得る。ＭＲＡＭのセルの電流は数百μＡ程度の微小な値であるが、比較回路に供給する電圧は、この電流値を数百ｍＶ程度の比較的大きな電圧値に変換する必要がある。このため、大きな抵抗値が必要となり、この抵抗値を実現するために大きな面積を必要とすることが、集積化の際に問題となる。
【０００４】
この問題を解決する方法として、キャパシタを用いた容量ディスチャージによる変換方法が提案されている（例えば、特許文献１参照）。この方法は、キャパシタに蓄積された電荷の量により電圧が変化する性質を利用し、参照電流による容量端の電圧値とセル電流による容量端の電圧値とを比較することでセルの信号を読み出す。この方法では、電流電圧変換のための大きな抵抗を微小容量で実現することで、電圧変換のための面積を削減できる。
【０００５】
しかし、容量ディスチャージ方式の読み出し回路においては、信号検出のための複雑な電圧比較回路及び比較結果を保持するラッチ回路が必要である。これらを構成するためには多くのトランジスタを用いる必要があり、これが面積の増大と共に消費電力の増大を招く要因となっていた。
【特許文献１】US 6741490, Micron Technology, May. 2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、容量ディスチャージ方式の読み出し回路の占有面積の削減及び低消費電力化をはかり得る磁気記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる磁気記憶装置は、磁性体を用いて形成され、データ転送線にそれぞれ接続された複数のメモリセルと、読み出し信号線と前記データ転送線との間に接続され、制御入力端子にクランプ電圧が供給され、前記データ転送線の電位を一定に保持するためのクランプトランジスタと、読み出しノードの電位を保持するために該読み出しノードと前記読み出し信号線との間に接続されたホールドスイッチと、前記読み出しノードと接地端との間に接続されたキャパシタと、前記読み出しノードと電源との間に接続され、前記キャパシタを充電するためのプリチャージ用スイッチと、前記読み出しノードの電位を入力してデジタル信号を生成するインバータと、を含む読み出し回路と、を具備したことを特徴とする。
【０００８】
また、本発明別の一態様に係わる磁気記憶装置は、磁化状態により電気的抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して形成され、データ転送線にそれぞれ接続された複数のメモリセルと、前記読み出しノードの電位を保持するために該読み出しノードと前記読み出し信号線との間に接続されたホールドスイッチであって、読み出し用制御信号φｒにより制御されるホールドスイッチと、前記読み出しノードと接地端との間に接続されたキャパシタと、前記キャパシタを充電するために前記読み出しノードと電源との間に接続されたプリチャージ用スイッチであって、プリチャージ用制御信号φｐにより制御されるプリチャージ用スイッチと、前記読み出しノードの電位を入力してデジタル信号を生成するインバータと、を含む読み出し回路と、前記メモリセルと同様の構成で、参照用データ転送線にそれぞれ接続されたダミーセルと、参照用読み出し信号線と前記参照用データ転送線との間に接続され、制御入力端子に前記クランプ電圧が供給され、前記参照用データ転送線の電位を一定に保持するための参照用クランプトランジスタと、前記読み出し回路のホールドスイッチを短絡した構成で、一端が前記参照用読み出し信号線に接続された参照用読み出し回路と、前記参照用読み出し回路のインバータのビット出力を反転し前記制御信号φｒを出力するクロック反転用インバータ回路と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様に係わる磁気記憶装置は、一方向に沿って平行配置された複数本のビット線と、前記ビット線と平行に配置された１本の参照ビット線と、前記ビット線と交差する方向に平行配置された複数本のワード線と、磁化状態により電気抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して構成され、前記ビット線と前記ワード線との各交差部にそれぞれ配置され、一端が前記ビット線に接続され、他端が接地端に接続され、選択トランジスタのゲートが前記ワード線に接続されたメモリセルと、前記ビット線毎に設けられ、読み出し信号線と前記ビット線との間に接続され、制御入力端子にクランプ電圧が供給され、前記ビット線の電位を一定に保持するためのクランプトランジスタと、読み出しノードの電位を保持するために読み出しノードと前記読み出し信号線との間に接続されたホールドスイッチであって、読み出し用制御信号φｒにより制御されるホールドスイッチと、前記読み出しノードと接地端との間に接続されたキャパシタと、前記キャパシタを充電するために前記読み出しノードと電源との間に接続されたプリチャージ用スイッチであって、プリチャージ用制御信号φｐにより制御されるプリチャージ用スイッチと、前記読み出しノードの電位を入力してデジタル信号を生成するインバータと、を含む読み出し回路と、磁化状態により電気抵抗が変化する磁気変化型抵抗素子と選択トランジスタを直列接続して構成され、前記参照ビット線と前記ワード線との各交差部に配置され、一端が前記参照ビット線に接続され、他端が接地端に接続され、選択トランジスタのゲートが前記ワード線に接続されたダミーセルと、参照用読み出し信号線と前記参照ビット線との間に接続され、制御入力端子にクランプ電圧が供給され、前記参照ビット線の電位を一定に保持するための参照用クランプトランジスタと、前記参照用読み出し信号線と接地端との間に接続されたキャパシタと、前記キャパシタを充電するために前記参照用読み出し信号線と電源との間に接続されたプリチャージ用スイッチであって、前記プリチャージ用制御信号φｐにより制御されるプリチャージ用スイッチと、前記参照用読み出し信号線の電位を入力してデジタル信号を生成するインバータと、を含む参照用読み出し回路と、前記参照用読み出し回路のインバータのビット出力を反転し前記制御信号φｒを出力するクロック反転用インバータ回路と、を具備したことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルの記憶情報を読み出すための容量ディスチャージ方式の読み出し回路を、メモリセルに流れる電流によりチャージ量が変化するキャパシタと、このキャパシタの電位を判定するインバータで構成することにより、読み出し回路の占有面積の削減及び低消費電力化をはかることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
記憶情報により抵抗値が変化する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルの等価回路を、図１に示す。
【００１３】
ＭＲＡＭセル１０は、ＭＴＪ（Magnetic Tunneling Junction）と呼ばれる磁気変化型抵抗素子１１とセル選択のための選択トランジスタ１２とを直列接続して構成される。ＭＴＪ１１の一端（トランジスタ１２と反対側）はデータ転送線であるビット線ＢＬに接続される。トランジスタ１２のゲート端子はセル選択のためのワード線ＷＬに接続され、ドレイン端はＭＴＪ１１に接続され、ソース端はグランドに接続される。なお、図には示さないが、このＭＲＡＭセル１０は、行方向及び列方向に二次元配置され、同一行のセルは同じビット線ＢＬに接続され、同一列のセルは同じワード線ＷＬに接続される。
【００１４】
ＭＲＡＭセル１０からデータを読み出すための読み出し信号線ＲＬは、図２に示すように、データ転送線に共通接続されているＭＲＡＭセル１０に定電圧が加わるような回路に接続されている。即ち、電源端とＭＲＡＭセル１０との間にスイッチ２１とクランプトランジスタ２２が直列接続され、これらの接続部に読み出し信号線ＲＬが接続される。クランプトランジスタ２２のゲートにはクランプ電圧が供給され、クランプトランジスタ２２は、スイッチ２１がオンの状態で、データ転送線の電位を一定に保持するようになっている。そして、読み出し回路は、この定電圧回路の出力を読み出すようになっている。
【００１５】
このような回路での信号読み出しは、ＭＲＡＭセル１０の記憶状態により変化する抵抗値に応じた電流を検出し、電流が大きい或いは小さいことを判断することで、“１”或いは“０”の判定を行う。
【００１６】
図３は、本発明の第１の実施形態に係る磁気記憶装置を示す回路構成図であり、特にホールド機能を有する容量ディスチャージによるＭＲＡＭ用読み出し回路を設けたことを特徴としている。
【００１７】
本実施形態の磁気記憶装置は、ＭＲＡＭセル１０と、クランプトランジスタ２２，２４と、信号読み出し回路３０と、ダミーセル４０と、参照用読み出し回路５０と、クロック反転用インバータ回路６０と、から構成されている。
【００１８】
ＭＲＡＭセル１０は、前記図１に示すように、磁気変化型抵抗素子１１と選択トランジスタ１２とを直列接続して構成される。ＭＲＡＭセル１０が接続されるデータ転送線（ビット線ＢＬ）と読み出し信号線ＲＬとの間にはクランプトランジスタ２２が接続される。クランプトランジスタ２２は、外部から与えられるクランプ信号ＶCLMPにより制御され、このトランジスタ２２によりＭＲＡＭセル１０に定電圧が加えられるようになっている。
【００１９】
なお、図には示さないが、ＭＲＡＭセル１０は行方向及び列方向に二次元配置されており、ＭＲＡＭアレイを構成している。より具体的には、行方向に平行配置された複数本のビット線ＢＬと列方向に平行配置された複数のワード線ＷＬとの各交差部に、それぞれＭＲＡＭセル１０が配置されている。そして、同一行のＭＲＡＭセル１０の一端はビット線ＢＬに共通接続され、同一列のＭＲＡＭセル１０は選択トランジスタ１２のゲートがワード線ＷＬに共通接続されている。
【００２０】
信号読み出し回路２０は、信号読み出し線ＲＬと読み出しノードＮとの間に接続されたホールドスイッチ３１と、読み出しノードＮと接地端との間に接続されたキャパシタ３２と、読み出しノードＮと電源端との間に接続されたプリチャージ用スイッチ３３と、読み出しノードＮの電位を入力してデジタル信号を生成するインバータ３４と、から構成されている。
【００２１】
ホールドスイッチ３１は、電源電圧及びグランド電圧の２値の電圧状態を有する読み出し用制御信号φｒで制御され、φｒが電源のときオン、φｒがグランドのときオフする回路である。この回路としては、１つのｐＭＯＳトランジスタ、或いは１つのｎＭＯＳトランジスタで構成することができる。１つのトランジスタでスイッチを構成する場合、例えばｎＭＯＳであれば、スイッチの入力電圧が大きい場合、抵抗値が非常に大きくなり応答時間の低減を招く。この問題を避けるためのスイッチ回路として、電源電圧からグランドまでの全ての入力電圧範囲で一定の抵抗値が得られるｎＭＯＳとｐＭＯＳを並列に接続したスイッチで構成される回路があり、この回路を用いてスイッチを構成することも可能である。
【００２２】
プリチャージ用スイッチ３３は、電源電圧及びグランド電圧の２値の電圧状態を有するプリチャージ用制御信号φｐにより制御され、φｐが電源のときオン、φｐがグランドのときオフする回路である。この回路としては、ホールドスイッチ３１と同様の回路を用いることができる。
【００２３】
インバータ３４は、キャパシタ３２の一端（ノードＮ）の電圧を入力信号とし、入力信号の反転電圧を出力するものである。インバータ３４の出力電圧は電源電圧とグランド電圧であり、入力信号が電源電圧の約１／２以上であればグランド電圧を出力し、それ以下では電源電圧を出力するものとなっている。
【００２４】
ダミーセル４０は、ＭＲＡＭセル１０と実質的に同様の構成であり、ダミーセル４０が接続される参照データ転送線（ダミービット線）と参照用読み出し信号線ＲＬ’との間には、クランプトランジスタ２４が接続される。クランプトランジスタ２４は、クランプトランジスタ２２と同様に、外部から与えられるクランプ信号ＶCLMPにより制御され、ダミーセル４０に定電圧を加えるようになっている。
【００２５】
参照用読み出し回路５０は、読み出し回路３０のホールドスイッチ３１を短絡した構成であり、参照用読み出し信号線（読み出しノードＮ’）と接地端との間に接続されたキャパシタ５２、読み出しノードＮ’と電源端との間に接続されたプリチャージ用スイッチ５３、読み出しノードＮ’の電位を入力してデジタル信号を生成するインバータ５４、から構成されている。そして、参照用読み出し回路５０のビット出力がクロック反転用インバータ回路６０により反転され、これが制御信号φｒとして読み出し回路３０のホールドスイッチ３１に供給されるようになっている。
【００２６】
ここで、キャパシタを用いた電流電圧変換の原理を理解するため、図４の回路を考える。この回路は、ノードＮとグランドとの間に接続されたキャパシタ３２と、ノードＮと電源端に接続され、制御信号φｐにより開閉制御されるスイッチ３３と、一端がグランドに接続された定電流源と、ノードＮと定電流源の別の一端に接続され、制御信号φｒにより開閉制御されるスイッチ３１により構成される。キャパシタ３２の容量はＣとし、定電流源の電流値はＩとする。
【００２７】
図４の回路における制御信号φｐ，φｒ，及びキャパシタの出力電圧（ノードＮの電圧）Ｖｉの関係を、図５のタイミングチャートに示す。最初、φｐを電源電圧（オン）にし、スイッチ３３をオンすることにより、ノードＮを電源電圧に設定する。このとき、φｒはグランド（オフ）で、スイッチ３１はオフであり、ノードＮは定電流源と切り離されている。この動作により、キャパシタ３２には電荷が蓄えられる。キャパシタ３２に蓄えられる電荷をＱとすると、電荷の量は、
Ｑ＝Ｃ×Ｖdd
となる（図６（ａ）、プリチャージ）。
【００２８】
次いで、φｒをオンした後にφｐをオフにし、ノードＮを定電流源と接続し、電源との接続を切断する。このとき、キャパシタ３２に蓄えられた電荷が定電流源により引き抜かれ（図６（ｂ）、ディスチャージ）、ノードＮの電圧が低下する。引き抜かれる電荷の量をＱｄとし、引き抜く時間をＴとすると、
Ｑｄ＝Ｉ×Ｔ
となる。ノードＮの電圧は、
Ｖｉ＝Ｑ／Ｃ
で計算でき、このことから、キャパシタ３２に蓄えられた電荷を時間Ｔだけ電流Ｉでディスチャージした後の電圧は次のようになる。
【００２９】
Ｖｉ  ＝  （Ｑ−Ｑｄ）／Ｃ
＝  （Ｃ×Ｖdd−Ｉ×Ｔ）Ｃ
＝  Ｖdd −（Ｉ×Ｔ）／Ｃ
ノードＮの電圧の変化は、上式より、電流と容量値とディスチャージの時間で変化する。即ち、図５に示すように、ノードＮの電圧は時間とともに減少し、その変化量は電流量に依存していることが分かる。
【００３０】
φｒで制御されるスイッチ３１がオフ状態になると、キャパシタ３２をディスチャージする電流源が切り離されるため、キャパシタ３２は図５で示すように、途中の電荷情報を記憶（ホールド）することになる。図４の回路は、上記のプリチャージ、ディスチャージ、ホールドの一連の流れを繰り返し行う。
【００３１】
前記図３に示す磁気記憶装置の読み出し回路は、図４の回路を基本として構成されている。本実施形態に用いた読み出し回路３０では、図４の回路の定電流源がＭＲＡＭセル１０の読み出し電流に相当する。読み出し電流は、セル記憶状態により異なり、セル１０が低抵抗状態の時と高抵抗状態の時で、ディスチャージ電圧Ｖｉのグランド電圧への到達時間に変化が生じる。読み出し回路３０の出力信号は、インバータ３４によりデジタル化される。読み出し回路３０中で使用するキャパシタ３２の容量値は、セル１０の読み出し時間とセル１０の電流値とを考慮し、セル１０の読み出し時間内に電圧がＶdd／２より小さくなるように決定する。
【００３２】
キャパシタ３２に接続されているスイッチ３１の制御信号φｒは、ダミーセル４０の読み出しのための容量ディスチャージ回路により生成する。ダミーセル４０を読み出すための参照用読み出し回路５０は、前記図３に示すように、セルの読み出し回路３０と実質的に同じであるが、読み出しセルの特性が異なる。ダミーセル４０の出力電流は、高抵抗状態と低抵抗状態の２つの電流出力の約半分である。参照電圧の出力Ｖirは、制御信号φｒに対して反転信号が出力されることになるため、この出力をさらに反転するインバータ回路６０を設け、このインバータ６０回路の出力を制御信号φｒとして出力する。
【００３３】
図７に、本実施形態における読み出し動作のタイミングチャートを示す。まず、スイッチφｐを電源電圧（オン）にし、プリチャージ動作を行う。次に、φｒを電源電圧（オン）した後にφｐをオフ（グランド）することでディスチャージ動作を行う。最後に、φｒをオフ（グランド）することでホールド動作を行う。このときの出力信号（ノードＮの電位）Ｖout は、ＭＲＡＭセル１０が低抵抗である場合、Ｖdd／２より小さい値を保持し、ＭＲＡＭセル１０が高抵抗の場合はＶdd／２より大きい値を保持する。このＶout の出力を受け取り、インバータ３４により信号をデジタル化する。
【００３４】
上記の動作を繰り返し行うことで同じラインに接続されている複数のＭＲＡＭセルを読み出す。即ち、ワード線ＷＬの選択を順次切り替えると共に上記の走査を行うことにより、同一のビット線ＢＬに接続されたＭＲＡＭセル１０の記憶情報を順次読み出す。
【００３５】
このように本実施形態によれば、読み出し回路を図３に示すように構成することにより、ＭＲＡＭセル１０の記憶情報を容量ディスチャージ方式により読み出すことができる。そしてこの場合、従来方法に比して次のような利点がある。
【００３６】
従来の読み出し方式では、参照電圧とＶout との電圧比較を行い、比較した結果のデジタル値を保持するため、比較回路とラッチ回路が必要である。これに対し本実施形態では、容量のディスチャージのオフするスイッチ３１を設けることで、Ｖout の電圧を記憶する。つまり、従来必要であった保持機能をデジタル信号に行うのではなく、アナログ信号に対して行う。これにより、ラッチ回路が不要となり、回路を小面積化できる。
【００３７】
また、保持後のＶout は図７に示すようにＭＲＡＭセル１０の状態が低抵抗のときはグランド付近の電圧であり、高抵抗のときはＶdd付近の電圧であり、この２つのアナログ値を判断すればよい。これより、本回路では、デジタル信号を、複雑な比較器の代わりに、約Ｖdd／２に判断電圧があるインバータ３４を用いて実現することができ、複雑な比較器を用いた場合よりも回路面積の削減をはかることができる。
【００３８】
即ち、容量ディスチャージ回路内にホールド機能を持たせることで、スイッチとインバータ回路のみでラッチトコンパレータ機能を実現できることから、読み出し回路の面積が削減できると共に、低消費電力化をはかることができる。
【００３９】
（第２の実施形態）
第１の実施形態において使用する読み出し回路３０は、製造プロセスのばらつきによる影響を受ける可能性がある。特に、インバータ３４の判断電圧のばらつきが発生すると、ＭＲＡＭのプロセスマージンに大きく影響する。
【００４０】
プロセスマージンは、ＭＲＡＭセル１０のプロセスばらつきに対する影響を緩和する上できわめて重要である。以下に、インバータ３４のプロセスばらつきとプロセスマージンとの関係を説明する。
【００４１】
図８は、インバータ３４の入出力特性である。この回路は、ホールドスイッチ３１がオフになったときに保持されるＶｉの電圧を受け取り、この電圧がＶdd／２以上か以下かで出力を決定する１ビットＡ／Ｄ変換器である。インバータ３４の判断電圧は、この回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタの特性のバランスにより決定される。両トランジスタの特性が同じである場合、入出力特性が図中の実線に示すようになり、判断電圧はＶdd／２となる。
【００４２】
しかし、プロセスばらつきにより、両トランジスタのバランスが崩れた場合、入出力特性が図中の破線に示すようになり、判断電圧に正又はオフセットが生じる。即ち、判断電圧が理想的なＶdd／２から、Ｖdd／２にオフセット電圧が加わった電圧に変化する。
【００４３】
次に、ＭＲＡＭセル１０にプロセスばらつきが発生したときのＶｉのディスチャージ電圧を、図９に示す。図中の実線はプロセスばらつきのない状態、破線はプロセスばらつきが発生した時の電圧変化特性である。プロセスばらつきの影響により、ＭＲＡＭセル１０の読み出し電流がばらつき、ノードＮの電圧が変化する。ホールド時間をｔholdと仮定すると、プロセスばらつきの発生により、低抵抗時と高抵抗時の電圧差に変化が生じることが分かる。
【００４４】
この電圧差は、インバータ３４が確実なデジタル信号を出力するために必要なマージンである。インバータ３４の判断電圧が理想的なＶdd／２であれば、低抵抗時と高抵抗時においてマージンは等しくなる。しかし、インバータ３４にプロセスばらつきが生じると、低抵抗時と高抵抗時のマージンに偏りが生じる。プロセスマージンは、最悪ケースに拘束されるため、結局、インバータ３４の判断電圧の変化によりＭＲＡＭのプロセスマージンが劣化することになる。
【００４５】
本実施形態は、この判断値のばらつきの影響をキャンセルするために、読み出し回路にオフセットキャンセル機能を持たせたことを特徴としている。
【００４６】
図１０に、本発明の第２の実施形態に係わる磁気記憶装置の回路構成図を示し、図１１に回路の動作タイミングチャートを示す。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４７】
基本的な構成は第１の実施形態と同様であるが、本実施形態が先に説明した第１の実施形態と異なる点は、読み出し回路３０内に、スイッチ３５，キャパシタ３６，スイッチ３７を設け、参照用読み出し回路５０内にスイッチ５５，キャパシタ５６，スイッチ５７を設けたことにある。
【００４８】
具体的には、スイッチ３５はインバータ３４の入出力端間に接続され、カップリング容量としてのキャパシタ３６はインバータ３４の入力端とノードＮとの間に接続され、スイッチ３７はノードＮと電源との間に接続されている。同様に、スイッチ５５はインバータ５４の入出力端間に接続され、カップリング容量としてのキャパシタ５６はインバータ５４の入力端とノードＮ’との間に接続され、スイッチ５７はノードＮ’と電源との間に接続されている。そして、スイッチ３５，３７，５５，５７は、制御信号φｐの反転信号である制御信号φｓにより制御されるものとなっている。
【００４９】
本実施形態に用いた読み出し回路３０におけるオフセットキャンセルの原理について説明する。図１２は、オフセットキャンセルの原理を説明するためのもので、図１０の磁気記憶装置から読み出し回路３０の一部を抜き出したものに相当している。
【００５０】
図１２の回路は、インバータ７４と、インバータ７４の入出力端子をショートさせるスイッチ７５と、インバータ７４の入力端に接続されるカップリング用キャパシタ７６と、キャパシタ７６の一端を電源電圧に接続させるスイッチ７７、及び入力信号Ｖｉｎに接続されるスイッチ７３により構成される。
【００５１】
図１２の回路における各スイッチ７３，７５，７７は、それぞれオーバーラップがない制御クロックφ１，φ２により制御される。φ１がオン、φ２がオフのとき、回路のインバータ入出力間がショートされ、インバータ７４の入力端に接続されているキャパシタ７６の一端がＶdd／２に接続される。インバータ７４のショート電圧は、インバー７４の判断電圧に相当する。判断電圧をＶinv_thとし、オフセット電圧Ｖoff がばらつきにより発生していたとすると、判断電圧は、
Ｖinv_th ＝ Ｖdd／２ ＋ Ｖoff
となる。一方、キャパシタ７４に記憶される電荷Ｑｒは、容量の値をＣとすると、次式となる。
【００５２】
Ｑｒ ＝ Ｃ × （Ｖdd／２ − Ｖinv_th）
次に、φ１がオフ、φ２がオンのとき、キャパシタ７４に記憶されている電荷がディスチャージされる前のＶｉの電圧は、インバータ端と、φ２で制御されるスイッチ端の寄生容量が無いとすると、
Ｖｉ ＝ Ｖin ＋ ΔＶｃ ＝ Ｖin ＋ Ｑｒ／Ｃ
＝ Ｖin ＋ ＶDD／２ − Ｖinv_th
＝ Ｖin ＋ ＶDD／２ − ＶDD／２ ＋ Ｖoff
＝ Ｖin ＋ Ｖoff
となる。例えば、入力信号Ｖinが０Ｖであるとすると、インバータの入力信号Ｖｉにはインバータのオフセット電圧Ｖoff が加わることになり、インバータ回路にオフセット電圧があった場合でも、判断電圧の中心値にインバータ回路の入力電圧が自動的に設定される。つまり、インバータのオフセット電圧が発生していたとしても、入力電圧が０Ｖよりも大きいか小さいかによりインバータ回路が動作する。
【００５３】
図１０に示す磁気記憶装置は、上記の要素技術を読み出し回路３０のインバータ３４に適用したものであり、インバータ入出力端を短絡させるスイッチ３５と、インバータ回路の入力側にカップリング用キャパシタ３６等を挿入した構成によって、インバータ回路のオフセット電圧を自動的にキャンセルすることができる。さらに、読み出し回路３０のみではなく、参照用読み出し回路５０にも同様にスイッチ５５及びカップリング用キャパシタ５６等を挿入することによって、オフセット電圧を自動的にキャンセルすることができる。
【００５４】
即ち、図１０のスイッチ３３，３５，３７及び５３，５５，５７は図１２のスイッチ７３，７５，７７に相当し、図１０のインバータ３４，５４は図１２のインバータ７４に相当し、図１０のキャパシタ３６，５６は図１２のキャパシタ７６に相当している。また、図１１のφｓは図１２のφ１に相当し、図１１のφｐは図１２のφ２に相当している。
【００５５】
このように本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、インバータ回路のオフセットをキャンセルすることができ、プロセスばらつきによるマージンを大きくとることが可能となる。
【００５６】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わる磁気記憶装置の概略構成を示す平面図である。
【００５７】
同一チップ上に、メモリセルアレイ部１００とダミーセルアレイ部２００が隣接して配置されている。メモリセルアレイ部１００には、行方向に沿って複数本のビット線ＢＬが配置され、ダミーセルアレイ部２００には行方向に沿って１本の参照ビット線ＢＬ’が配置され、メモリセルアレイ部１００及びダミーセルアレイ部２００を跨ぐように、列方向に沿って複数本のワード線ＷＬが配置されている。
【００５８】
メモリセルアレイ部１００では、ビット線ＢＬとワード線ＷＬとの交差部にそれぞれＭＲＡＭセル１０１が配置されている。ＭＲＡＭセル１０１は、第１の実施形態で説明したように磁気変化型抵抗素子と選択トランジスタを直列接続したもので、セル１０１の一端はビット線ＢＬに接続され、選択トランジスタのゲートがワード線ＷＬに接続されている。ビット線ＢＬの終端には読み出し回路１０２が接続されている。即ち、１つのビット線ＢＬに対して１つの読み出し回路１０２が配置されている。この読み出し回路１０２は、例えば第１の実施形態で用いた読み出し回路３０と同様である。
【００５９】
ダミーセルアレイ部２００では、参照ビット線ＢＬ’とワード線ＷＬとの交差部にそれぞれダミーセル２０１が配置されている。即ち、１本のビット線ＢＬに接続されるＭＲＡＭセル１０１と同様に、１本の参照ビット線ＢＬ’にダミーセル２０１が接続されている。参照ビット線ＢＬ’の終端には参照用読み出し回路２０２が接続されている。この参照用読み出し回路２０２は、例えば第１の実施形態で用いた参照用読み出し回路５０にインバータ６０を付加したものである。
【００６０】
参照用読み出し回路２０２の出力φｒが読み出し回路１０２に供給される。そして、ワード線ＷＬの選択により選択されたＭＲＡＭセル１０１の記憶情報を読み出し回路１０２で読み出す際には、参照用読み出し回路２０２から同じ列のダミーセル２０１を選択して得られた制御信号φｒが与えられるようになっている。
【００６１】
このように本実施形態では、１本のビット線ＢＬに複数のＭＲＡＭセル１０１が集積されている構造においても、これらのＭＲＡＭセル１０１に対する読み出し回路１０２は１つである。この場合、読み出し回路１０２の近隣のＭＲＡＭセル１０１と、遠くのＭＲＡＭセル１０１との間に読み出し電流特性の差が生じる。例えば、近隣のＭＲＡＭセル１０１に比べ、遠くのＭＲＡＭセル１０１は、長い配線で電流を読み出し回路１０２まで供給する必要があり、配線に寄生する抵抗の影響により読み出し電流が低減することになり、電流のオフセットが生じる。電流のオフセットは、寄生抵抗が一様であるならば、配線の長さで決定される。
【００６２】
本実施形態では、１本のビット線ＢＬに対するＭＲＡＭセル１０１と同様に１本の参照ビット線ＢＬ’にダミーセル２０１を設け、ＭＲＡＭセル１０１の記憶情報を読み出す際には、同じ列のダミーセル２０１を選択することにより、上記の電流のオフセットをキャンセルすることができる。即ち、選択されたＭＲＡＭセル１０１と同一列のダミーセルを選択することにより、読み出し回路１０２から見た選択ＭＲＡＭセル１０１までの配線長と、参照用読み出し回路２０２から見た選択ダミーセル２０１までの配線長とが同じとなり、配線に寄生する抵抗の影響による読み出し電流の変化分をキャンセルすることができる。このため、プロセスマージンの劣化を防止することが可能となる。
【００６３】
（変形例）
なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、ＭＲＡＭセルを構成する磁気変化型抵抗素子は、必ずしもＭＴＪに限るものではなく、記憶状態によって抵抗値が変化するものであればよい。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６４】
【図１】ＭＲＡＭセルの構成を示す等価回路図。
【図２】データ転送線に定電圧を加えるための回路構成を示す図。
【図３】第１の実施形態に係わる磁気記憶装置を示す回路構成図。
【図４】第１の実施形態における容量ディスチャージの原理を説明するための回路構成図。
【図５】電流をパラメータとした時間の変化に対する出力電圧Ｖｉの変化を示す図。
【図６】図４の回路のプリチャージとディスチャージにおける回路状態を示す図。
【図７】第１の実施形態におけるホールド機能を有する容量ディチャージによるＭＲＡＭ用読み出し回路の動作を説明するためのタイミングチャート。
【図８】インバータ回路の入出力特性を示す図。
【図９】ＭＲＡＭセルの電流ばらつきによるディスチャージ電圧Ｖｉの変化を示す図。
【図１０】第２の実施形態に係わる磁気記憶装置を示す回路構成図。
【図１１】オフセットキャンセル機能を有する読み出し回路の制御信号を示すタイミングチャート。
【図１２】インバータのオフセットキャンセルの原理を説明する回路構成図とタイミングチャート。
【図１３】第３の実施形態に係わる磁気記憶装置の概略構成を示す平面図。
【符号の説明】
【００６５】
１０…ＭＲＡＭセル
１１…磁気変化型抵抗素子
１２…選択トランジスタ
２１…スイッチ
２２，２４…クランプトランジスタ
３０…信号読み出し回路
３１…ホールドスイッチ
３２…キャパシタ
３３…プリチャージ用スイッチ
３４…インバータ
４０…ダミーセル
５０…参照用読み出し回路
５２…キャパシタ
５３…プリチャージ用スイッチ
５４…インバータ
６０…クロック反転用インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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