(57)【要約】【課題】メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができるメモリセルの不良検出方法及び半導体記憶装置を提供する。【解決手段】複数のメモリセルＭＣと、これらのメモリセルＭＣに接続されたビット線ＢＬ，ＢＬＸをプリチャージするプリチャージ回路２０と、ビット線ＢＬ，ＢＬＸの電圧を増幅するセンスアンプ３０とを有する半導体記憶装置において、まず、プリチャージ回路２０によりビット線ＢＬ，ＢＬＸをプリチャージする。その後、センスアンプ３０を動作させずにメモリセルＭＣのデータをビット線ＢＬ，ＢＬＸへ出力させる。そして、この状態で、ビット線ＢＬ又はビット線ＢＬＸの電圧が所定期間内に所定の閾値を超えないときにメモリセルＭＣがオープン不良であると判定し、さらにその後所定期間経過するまでに所定の閾値を超えたときにはメモリセルＭＣの不良が高抵抗などの不安定不良であると判定する。【選択図】図２
2009163807.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、これら複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、を有する半導体記憶装置における前記メモリセルの不良検出方法であって、
前記プリチャージ回路により前記ビット線をプリチャージする第１ステップと、
前記第１ステップの処理が終了した後、前記センスアンプを動作させずに前記メモリセルのデータを前記ビット線へ出力させる第２ステップと、
前記第２ステップの状態で、前記ビット線の電圧が所定期間内に所定の閾値を超えないときに前記メモリセルが不良であると判定する第３ステップと、を有することを特徴とするメモリセルの不良検出方法。
【請求項２】
前記第３ステップは、前記ビット線の電圧を前記所定の閾値で２値変換し、当該変換した電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定することを特徴とする請求項１に記載のメモリセルの不良検出方法。
【請求項３】
複数のメモリセルと、前記複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、前記ビット線の電圧に応じた出力信号を出力する出力部と、を有し、前記メモリセルのデータを読み出すとき、前記プリチャージ回路により前記ビット線をプリチャージした後、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅して前記出力部を介して出力する半導体記憶装置において、
前記メモリセルの不良を検出するテストモード時に、前記プリチャージ回路により前記ビット線をプリチャージした後、前記センスアンプの動作を所定期間停止状態に維持して、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅せずに前記出力部を介して出力することを特徴とする半導体記憶装置。
【請求項４】
前記テストモード時において、前記出力部からの出力信号の電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定する判定部を備えたことを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの不良検出方法及び半導体記憶装置の技術に関する。
【背景技術】
【０００２】
従来より、複数のメモリセルが形成されるＳＲＡＭ（Static Random Access Memory）などの半導体記憶装置では、その製造工程において各メモリセルの良否を判定し、不良メモリセルを冗長回路により正常なメモリセルに置き換えるようにしている。
【０００３】
メモリセルの不良の原因は、種々の要因があるが、最近では半導体プロセスが微細化されてきており、特にメモリセルは概して特殊なデザインルールを使用したさらなる微細化を施すことが一般的になっていることから、プロセス的な不良を抱えやすくなってきている。
【０００４】
メモリセルの不良のうち、メモリセル上へのダスト付着による不良などは検出しやすく、またプロセスの微細化によるショート不良、オープン不良なども比較的検出しやすい。一方で、メモリセルの不良のうち、ばらつきによって発生する電流引き込み能力が少ないメモリセル（以下、「弱いメモリセル」と呼ぶ。）などは検出しにくい。
【０００５】
そこで、弱いメモリセルを検出するためのメモリセルの不良検出方法として、半導体記憶装置の外部から当該半導体記憶装置の内部波形のタイミングを制御し、半導体記憶装置の内部動作をより高速又は低速にして弱いメモリセルを検出する方法が多数提案されている。
【０００６】
例えば、特許文献１では、メモリセル選択信号であるワード線選択信号でメモリセルを選択した後、当該メモリセルがビット線をディスチャージするのに十分な時間を待ってからセンスアンプを動作させることで、弱いメモリセルの誤検出を防止している。
【０００７】
このように従来の半導体記憶装置では、メモリセルのショート不良やオープン不良等の種々の不良を検出し、当該不良メモリセルを冗長回路により正常なメモリセルに置き換えることによって半導体記憶装置の品質を向上させている。
【特許文献１】特開平１１−３５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、メモリセルの出力を増幅するセンスアンプにおいて、もともと抱えているオフセットに対して、動作電圧の低下などの条件が加わり、精度の良い増幅装置としての動作が難しくなっている側面がある。それにより、不良検出動作時にセンスアンプのオフセットによる誤動作が発生し、メモリセル自体が不良であるにも関わらず正常なメモリセルに期待される値を出力していまい、製造工程の検査をパスし、市場で問題となる虞がある。
【０００９】
しかも、ビット線とメモリセル内部のトランジスタとを接続する配線やその接続（コンタクト）が高抵抗である高抵抗不良のメモリセルの場合、センスアンプのオフセットの増加などが重なると、不良検出動作時に、その検出結果がＰｓａａ（良）／Ｆａｉｌ（不良）を繰り返すことがある(以下、このような不良を「不安定不良」と呼ぶ)。
【００１０】
このような不安定不良について、図面を参照して具体的に説明する。図６は正常なメモリセルのデータを読み取る際の動作を説明するための図であり、図７は高抵抗不良のメモリセルのデータを読み取る際の動作を説明するための図である。なお、図６（ａ），図７（ａ）にはメモリセルを読み出す際の概略回路構成が示され、図６（ｂ），図７（ｂ）には図６（ａ），図７（ａ）に示す回路における各信号波形の遷移が示されている。
【００１１】
図６（ａ）に示すように、半導体記憶装置には、ビット線ＢＬ，ＢＬＸに接続されたメモリセルＭＣと、ビット線ＢＬ，ＢＬＸをプリチャージするプリチャージ回路１０１と、メモリセルＭＣから読み出される信号を増幅するセンスアンプ１０２と、ビット線ＢＬ，ＢＬＸに接続された出力回路１０３とを有している。なお、プリチャージ回路１０１はＬｏｗアクティブのプリチャージ制御信号ＰＲＥにより動作し、センスアンプ１０２はＨｉｇｈアクティブのセンスアンプイネーブル信号ＳＡＥにより動作する。
【００１２】
メモリセルＭＣのデータを読み出す際、まず、Ｌレベルのプリチャージ制御信号ＰＲＥをプリチャージ回路１０１へ入力し、このプリチャージ回路１０１によりビット線ＢＬ，ＢＬＸをＨレベルにプリチャージしておく（図６（ｂ）のタイミングｔ１０まで）。
【００１３】
その後、ワード線ＷＬにメモリセル選択信号であるワード線選択信号（Ｈレベルの信号）を印加して（図６（ｂ）のタイミングｔ１０）、メモリセルＭＣのトランジスタ１１０，１１１をＯＮ状態とし、これによりラッチ部１１２にラッチされている電圧がビット線ＢＬ，ＢＬＸに出力される。ここで、ラッチ部１１２にラッチされている電圧を図６（ａ）に示すように、トランジスタ１１０側をＨレベル、トランジスタ１１１側をＬレベルの電圧とすると、ビット線ＢＬにはラッチ部１１２からトランジスタ１１０を介してＨレベルの電圧が出力され、ビット線ＢＬＸにはラッチ部１１２からトランジスタ１１１を介してＬレベルの電圧が印加される。ビット線ＢＬ,ＢＬＸはプリチャージ回路１０１によって事前にＨレベルの電圧がチャージされているため、ビット線ＢＬはＨレベルの電圧状態を維持し、一方、ビット線ＢＬＸはラッチ部１１２によってトランジスタ１１１を介してディスチャージされて電圧レベルがＨレベルからＬレベルに移行していく。
【００１４】
そして、ビット線ＢＬＸの電圧が十分にＬレベルに近づいた後、センスアンプイネーブル信号ＳＡＥがセンスアンプ１０２に入力される（図６（ｂ）のタイミングｔ１１参照）。これにより、センスアンプ１０２が動作し、ビット線ＢＬ，ＢＬＸの電圧がセンスアンプ１０２によって増幅され、ビット線ＢＬの電圧がＨレベルに、ビット線ＢＬＸの電圧がＬレベルに固定される。そして、出力回路１０３からビット線ＢＬ，ＢＬＸの電圧に応じた出力信号ＶＯＵＴが出力される（図６（ｂ）のタイミングｔ１１参照）。
【００１５】
このように正常なメモリセルＭＣからデータを読み出すときには、ビット線ＢＬＸの電圧が十分にＬレベルに至った後にセンスアンプ１０２が動作してビット線ＢＬ，ＢＬＸのデータを確定し、ビット線ＢＬ，ＢＬＸに応じた出力信号ＶＯＵＴが出力される。
【００１６】
一方、メモリセルＭＣが高抵抗不良の場合には、ビット線ＢＬＸの電圧が十分にＬレベルに至る前にセンスアンプ１０２が動作して、期待される値とならない出力信号ＶＯＵＴが出力され、不良を検出できない虞がある。
【００１７】
例えば、図７（ａ）に示すように、ラッチ部１１２とトランジスタ１１１との間の接続が高抵抗となったとき（例えば、ラッチ部１１２とトランジスタ１１１との間の配線に細りがあったり、ラッチ部１１２とトランジスタ１１１との間のコンタクトが悪かったりしたとき）、ビット線ＢＬにはラッチ部１１２からトランジスタ１１０を介してＨレベルの電圧が印加されるが、ビット線ＢＬＸにはラッチ部１１２からＬレベルの電圧が高抵抗を介してしか印加されない。
【００１８】
このビット線ＢＬ,ＢＬＸにはプリチャージ回路１０１によって事前にＨレベルの電圧がチャージされているため、メモリセルＭＣが正常な場合と同様に、ビット線ＢＬはＨレベルの電圧状態を維持する。しかし、ビット線ＢＬＸには上述のようにラッチ部１１２からＬレベルの電圧が高抵抗を介してしか印加されないため、ビット線ＢＬＸはＨレベルからＬレベルへ徐々にしか移行していかない。
【００１９】
そのため、センスアンプイネーブル信号ＳＡＥがセンスアンプ１０２に入力されてセンスアンプ１０２が動作するとき（図７（ｂ）のタイミングｔ１１参照）には、まだビット線ＢＬＸの電圧はＨレベル付近であり、このような状態でビット線ＢＬＸの電圧がセンスアンプ１０２によって増幅され、Ｈレベルに固定される。
【００２０】
ところが、センスアンプ１０２において、内部のトランジスタの閾値のばらつきによってオフセットが増加したり、電源電圧条件や温度条件などの組み合わせによりオフセットが増加して見えたりしている場合、図７（ｂ）に示すようなビット線ＢＬＸの電圧であっても、センスアンプ１０２によってＬレベルに増幅されることがある。そのため、正常なメモリセルの場合と同様に、ビット線ＢＬの電圧がＨレベルに、ビット線ＢＬＸの電圧がＬレベルに固定されることになり、不良メモリセルでありながら、正常のメモリセルであると誤検出してしまうことになる。
【００２１】
このように、センスアンプのオフセットによって、メモリセル自体が不良であるにも関わらず正常なメモリセルに期待される値を出力していまい、製造工程の検査をパスしまう虞がある。
【００２２】
そこで、本発明では、メモリセルがこのような不安定不良である場合であっても、メモリセルの不良を精度良く検出することができるメモリセルの不良検出方法及びこの不良検出方法によりメモリセルの不良を検出することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
かかる目的を達成するために、請求項１に記載の発明は、複数のメモリセルと、これら複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、を有する半導体記憶装置における前記メモリセルの不良検出方法であって、前記プリチャージ回路により前記ビット線をプリチャージする第１ステップと、前記第１ステップの処理が終了した後、前記センスアンプを動作させずに前記メモリセルのデータを前記ビット線へ出力させる第２ステップと、前記第２ステップの状態で、前記ビット線の電圧が所定期間内に所定の閾値を超えないときに前記メモリセルが不良であると判定する第３ステップと、を有することを特徴とする。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第３ステップは、前記ビット線の電圧を前記所定の閾値で２値変換し、当該変換した電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定することを特徴とする。
【００２５】
また、請求項３に記載の発明は、複数のメモリセルと、前記複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、前記ビット線の電圧に応じた出力信号を出力する出力部と、を有し、前記メモリセルのデータを読み出すとき、前記プリチャージ回路により前記ビット線をプリチャージした後、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅して前記出力部を介して出力する半導体記憶装置において、前記メモリセルの不良を検出するテストモード時に、前記プリチャージ回路により前記ビット線をプリチャージした後、前記センスアンプの動作を所定期間停止状態に維持して、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅せずに前記出力部を介して出力することを特徴とする。
【００２６】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記テストモード時において、前記出力部からの出力信号の電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定する判定部を備えたことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、メモリセルの不良を判定するテストモード時に、センスアンプでビット線の電圧を増幅しないことから、センスアンプのオフセットの影響を避けることができ、メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施形態における半導体記憶装置は、マトリックス状に配置された複数のメモリセルと、各列の複数のメモリセルにそれぞれ接続されたビット線と、ビット線をプリチャージするプリチャージ回路と、ビット線の電圧を増幅するセンスアンプと、ビット線の電圧に応じた出力信号を出力する出力部とを有している。
【００２９】
そして、この半導体記憶装置は、メモリセルに書き込まれたデータを読み出すとき、プリチャージ回路によりビット線をプリチャージした後、メモリセルに書き込まれたデータをビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅して出力するものである。なお、メモリセルにＨレベルの電圧でデータが書き込まれているときには、当該メモリセルからはＨレベルの電圧がビット線へ出力され、メモリセルにＬレベルの電圧でデータが書き込まれているときには、当該メモリセルからＬレベルの電圧がビット線へ出力される。
【００３０】
しかも、この半導体記憶装置は、各メモリセルの不良を検出するテストモードを有している。そして、このテストモード時において、当該半導体記憶装置は、まずプリチャージ回路によりビット線をプリチャージした後、センスアンプの動作を所定期間停止状態に維持して、前記メモリセルのデータをビット線へ出力させ、当該ビット線の電圧をセンスアンプで増幅せずに出力部を介して出力するようにしている。
【００３１】
このようにメモリセルの不良を判定するテストモード時に、センスアンプでビット線の電圧を増幅しないことから、センスアンプのオフセットなどの影響を避けることができる。例えば、ビット線にＨレベルの電圧がプリチャージされ、メモリセルにデータとしてＬレベルの電圧が書き込まれているとき、そのメモリセルが正常な場合には、当該メモリセルのデータ出力開始から所定期間内にビット線の電圧が所定の閾値を下回ることになる。しかし、メモリセルが高抵抗不良であるときには、当該メモリセルのデータ出力開始から所定期間内にビット線の電圧が所定の閾値を下回らない。
【００３２】
その結果、メモリセルの不良が不安定不良である場合であっても、ビット線の電圧が所定期間内に所定の閾値を超えないときにメモリセルが不良であると判定することにより、メモリセルの高抵抗不良を精度良く検出することができる。なお、上記「所定期間」は、半導体記憶装置におけるメモリセルの特性に応じて決定されるものである。また、上記「所定の閾値」も同様にメモリセルの特性に応じて決定することもできるが、以下のように出力部で２値化する際の閾値を上記「所定の閾値」とすることが望ましい。
【００３３】
すなわち、ビット線の電圧を出力部により所定の閾値で２値化することで、出力部を論理回路で構成して容易に「所定の閾値」を設けることができる。
【００３４】
このように構成することにより、ビット線の電圧を出力するための回路を別途設けずとも、読み出しモードとテストモードとを切り替えることができ、半導体記憶装置のチップ面積の拡大を抑制することができる。
【００３５】
また、この半導体記憶装置において、メモリセルの不良を検出するテストモード時に、出力部からの出力信号の電圧が所定期間内に変化しないときにメモリセルが不良であると判定する判定部を設けるようにしてもよい。このように半導体記憶装置に判定部を設けることによって、半導体記憶装置内でメモリセルの不良を容易に判定することができる。
【００３６】
以上のように、複数のメモリセルと、これら複数のメモリセルに接続されたビット線と、ビット線をプリチャージするプリチャージ回路と、ビット線の電圧を増幅するセンスアンプと、ビット線の電圧に応じた出力信号を出力する出力部とを有する半導体記憶装置において、そのメモリセルの不良検出するとき、まず、プリチャージ回路により前記ビット線をプリチャージし、その後、センスアンプを動作させずにメモリセルのデータをビット線へ出力させる。そして、所定期間内にビット線の電圧が所定の閾値を超えないときにメモリセルが不良であると判定することにより、センスアンプのオフセットの影響を避けることができ、メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができる。
【００３７】
以下、メモリセルの不良検出方法及びこの不良検出方法に用いられる半導体記憶装置の具体的な実施形態の一例について、図面を参照してさらに詳細に説明する。図１は本実施形態における半導体記憶装置の概略構成を示す図であり、ＳＲＡＭ（Static Random Access Memory）を一例に挙げて説明する。
【００３８】
図１に示す半導体記憶装置１は、複数のワード線ドライバ回路２、デコーダ／コントロール回路３、複数のメモリセルＭＣがマトリックス状に形成されたメモリセル部４、データ書き込み・読み出し部５などで構成されている。
【００３９】
ここでは説明の簡略化のため、ワード線ドライバ（ＮＡＮＤ回路とインバータ回路で構成）を１つしか図示していないが、所定数のワード線（ＷＬ０，ＷＬ１，・・・，ＷＬｎ）をそれぞれ駆動するワード線ドライバが所定数存在する。また、各ワード線にはメモリセルＭＣ（ＭＣ−０１，ＭＣ−０２，・・・，ＭＣ−ｍｎ）が接続される。なお、以下において任意のワード線を示すときにはワード線ＷＬというものとする。
【００４０】
デコーダ／コントロール回路３は、プリデコーダ、内部タイミング制御回路などで構成され、入力されるアドレスデータをデコードし、また外部クロック信号ＥＣＫを基準に内部クロック信号ＣＫ、制御信号などを発生する。制御信号としては、後述するプリチャージ回路２０を動作させるためのＬｏｗアクティブなプリチャージ制御信号ＰＲＥ、後述のセンスアンプ３０を動作させるためのＨｉｇｈアクティブなセンスアンプイネーブル信号ＳＡＥなどがある。
【００４１】
ワード線ドライバ回路２は、複数のワード線ＷＬ０〜ＷＬｎのうち一つのワード線ＷＬを選択的にアクティブにしてメモリセルＭＣを選択する回路である。すなわち、ｎ本のワード線から１本のワード線にＨレベルの電圧を供給してアクティブにし、同時に他のワード線にはＬレベルの電圧を供給し、非アクティブにする。
【００４２】
メモリセル部４は、複数のメモリセルＭＣ−００〜ＭＣ−ｍｎがマトリックス状に配列され、各行の複数のメモリセルＭＣ−００〜ＭＣ−ｍ０，ＭＣ−０１〜ＭＣ−ｍ１，・・・，ＭＣ−０ｎ〜ＭＣ−ｍｎがそれぞれ同一のワード線ＷＬ０，ＷＬ１，・・・，ＷＬｎに接続され、各列の複数のメモリセルＭＣ−００〜ＭＣ−０ｎ，ＭＣ−１０〜ＭＣ−１ｎ，・・・，ＭＣ−ｍ０〜ＭＣ−ｍｎがそれぞれ同一のビット線ＢＬ０，ＢＬＸ０，ＢＬ１，ＢＬＸ１，・・・，ＢＬｍ，ＢＬＸｍに接続される。なお、以下において任意のビット線を示すときにはビット線ＢＬ,ＢＬＸというものとする。
【００４３】
データ書き込み・読み出し部５には、データ書き込み回路５ａとデータ読み出し回路５ｂとが設けられる。データ書き込み回路５ａは、データの書き込み対象のメモリセルＭＣに接続されたビット線ＢＬ，ＢＬＸを選択し、入力される入力信号ＩＮＰＵＴに応じた電圧を選択されたビット線ＢＬ，ＢＬＸを介してメモリセルＭＣに書き込む。また、データ読み込み回路５ｂは、データの読み込み対象であるメモリセルＭＣに接続されたビット線ＢＬ，ＢＬＸを選択し、このビット線ＢＬ，ＢＬＸに出力されるメモリセルＭＣのデータを増幅し、出力部（後述する出力回路４０及びスルーラッチ回路５０）を介して出力信号ＶＯＵＴを出力する。
【００４４】
次に、データ読み出し回路５ｂについて図面を参照して詳細に説明する。図２は本実施形態におけるデータ読み出し回路５ｂの構成を説明するための図である。このデータ読み出し回路５ｂは、上述したようにメモリセルＭＣからデータを読み出す読み出しモードのほか、メモリセルＭＣの不良を検出するテストモードに使用される回路である。
【００４５】
図２に示すように、データ読み出し回路５ｂは、一対のビット線ＢＬ，ＢＬＸと一対のリードビット線ＲＬＤ，ＲＬＤＸとの間を接続するための接続部１０と、リードビット線ＲＬＤ，ＲＬＤＸに所定の電圧（ここではＨレベルの電圧）を印加するプリチャージ回路２０と、リードビット線ＲＬＤ，ＲＬＤＸの電圧を増幅するセンスアンプ３０と、リードビット線ＲＬＤ，ＲＬＤＸの電圧を２値化して２値化信号を出力する出力回路４０と、出力回路４０から出力される２値化信号を反転しさらにラッチして出力又は２値化信号を反転してそのまま出力するスルーラッチ回路５０と、デコーダ／コントロール回路３から出力される信号に基づいて各回路を制御する制御部６０とを有している。なお、ビット線ＢＬ，ＢＬＸとリードビット線ＲＬＤ，ＲＬＤＸも同じビット線であるが、ここでは説明の便宜上分けて説明している。
【００４６】
接続部１０は、ビット線ＢＬとリードビット線ＲＬＤとにドレインとソースとが接続されたＰＭＯＳトランジスタ１１と、ビット線ＢＬＸとリードビット線ＲＬＤＸとにドレインとソースとが接続されたＰＭＯＳトランジスタ１２とから構成され、これらのＰＭＯＳトランジスタ１１，１２のゲートに制御部６０からＬレベルの制御信号が入力されたときに、ＰＭＯＳトランジスタ１１，１２がＯＮ状態となって、ビット線ＢＬとリードビット線ＲＬＤとの間及びビット線ＢＬＸとリードビット線ＲＬＤＸとの間がそれぞれＰＭＯＳトランジスタ１１，１２によって導通状態となって接続される。
【００４７】
プリチャージ回路２０は、ＰＭＯＳトランジスタ２１〜２３によって構成されており、ＰＭＯＳトランジスタ２１，２２のソースはＨレベルの電圧を供給する電源電位に接続され、ＰＭＯＳトランジスタ２３はリードビット線ＲＬＤ，ＲＬＤＸ間に接続されている。そして、各ＰＭＯＳトランジスタ２１〜２３のゲートに制御部６０からＬレベルの制御信号が入力されたときに、これらのＰＭＯＳトランジスタ２１〜２３がＯＮ状態となる。すなわち、ＰＭＯＳトランジスタ２３のドレイン−ソース間が導通状態となって、リードビット線ＲＬＤ，ＲＬＤＸ間が電気的に接続され、さらに、ＰＭＯＳトランジスタ２１，２２によりリードビット線ＲＬＤ，ＲＬＤＸが電源電圧でチャージされる。このようにプリチャージ回路２０は、制御部６０から出力される信号に基づいて、リードビット線ＲＬＤ，ＲＬＤＸをＨレベルの電圧にチャージする機能を有している。
【００４８】
センスアンプ３０は、リードビット線ＲＬＤ，ＲＬＤＸの電圧を増幅する回路である。このセンスアンプ３０は、ＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３３〜３５を有し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列接続されたトランジスタ対（ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３の対、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の対）同士の入力と出力とを接続することによって電圧ラッチ回路を構成しており、接地電圧にＮＭＯＳトランジスタ３５を介して接続することによって、外部からこの電圧ラッチ回路の動作状態を制御することができるようにしている。
【００４９】
すなわち、ＮＭＯＳトランジスタ３５のゲートにＨレベルの制御信号を外部から入力することによってセンスアンプ３０の電圧ラッチ回路が動作状態となり、ＮＭＯＳトランジスタ３５のゲートにＬレベルの制御信号を外部から入力することによってセンスアンプ３０の電圧ラッチ回路が停止状態となる。なお、センスアンプ３０の電圧ラッチ回路が停止状態のとき、リードビット線ＲＬＤ，ＲＬＤＸからみてセンスアンプ３０はハイインピーダンス状態（フローティング）となる。
【００５０】
センスアンプ３０において構成される電圧ラッチ回路は、相補型ラッチ回路であり、一方のリードビット線ＲＬＤ（ＲＬＤＸ）の電圧をＨレベルの電圧に増幅するときには、他方のリードビット線ＲＬＤＸ（ＲＬＤ）の電圧をＬレベルの電圧に増幅することになる。なお、ここではセンスアンプ３０として、電圧ラッチ型のセンスアンプを用いているが、これに限られず他の形式のセンスアンプであっても構わない。
【００５１】
出力回路４０は、ＮＯＲ（否定論理和）回路４１，４２、インバータ回路４３，ＮＭＯＳトランジスタ４４及びＰＭＯＳトランジスタ４５から構成されており、制御部６０から出力される制御信号によって動作状態及び非動作状態が制御される。
【００５２】
すなわち、制御部６０から出力される制御信号がＨレベルの電圧であるとき、出力回路４０は非動作状態となり、その出力はフローティングとなる。一方、制御部６０から出力される制御信号がＬレベルの電圧であるとき、出力回路４０は動作状態となる。そして、出力回路４０が動作状態のときに、リードビット線ＲＬＤ，ＲＬＤＸの電圧が所定の閾値で２値化される。このとき、リードビット線（ＲＬＤ，ＲＬＤＸ）が（Ｈレベル、Ｌレベル）であれば出力回路４０からＨレベルの電圧が出力され、リードビット線（ＲＬＤ，ＲＬＤＸ）が（Ｌレベル、Ｈレベル）であれば出力回路４０からＬレベルの電圧が出力される。一方、リードビット線（ＲＬＤ，ＲＬＤＸ）が（Ｌレベル、Ｌレベル）又は（Ｈレベル、Ｈレベル）のときには、出力回路４０の出力はフローティングになる。
【００５３】
ここで、制御部６０から出力回路４０へ出力される制御信号がＬレベルの電圧であるときに、リードビット線（ＲＬＤ，ＲＬＤＸ）が（Ｌレベル、Ｌレベル）又は（Ｈレベル、Ｈレベル）となるのは、メモリセルＭＣが高抵抗不良やオープン不良等のときである。従って、ビット線ＢＬ，ＢＬＸからメモリセルＭＣのデータを読み出したにもかかわらず出力回路４０の出力がフローティングのときには、そのメモリセルＭＣを不良メモリセルとして検出することができる。
【００５４】
スルーラッチ回路５０は、３つのインバータ回路５１，５２，５３から構成されており、制御部６０からの制御信号に基づいてその動作モードが制御される。すなわち、制御部６０からのＨレベルの制御信号が入力されると出力回路４０からの出力を反転後ラッチして出力するラッチモードで動作し、一方、制御部６０からのＬレベルの制御信号が入力されると出力回路４０からの出力を反転してそのまま出力するスルーモードで動作する。
【００５５】
制御部６０は、デコーダ／コントロール回路３から出力される内部クロック信号ＣＫや制御信号（ワード線選択信号，プリチャージ制御信号ＰＲＥ，センスアンプイネーブル信号ＳＡＥ）及び半導体記憶装置１の外部（後述する不良判定装置７０）から出力されるテスト信号ＴＥＳＴに基づいて接続部１０、プリチャージ回路２０、センスアンプ３０、出力回路４０及びスルーラッチ回路５０を制御する機能を有する。
【００５６】
具体的には、デコーダ／コントロール回路３によってワード線ＷＬがアクティブにされたとき（ワード線ＷＬにＨレベルの電圧が印加されたとき）、制御部６０は、接続部１０へＨレベルの制御信号を出力し、接続部１０のＰＭＯＳトランジスタ１１，１２のドレイン−ソース間を導通状態として、ビット線ＢＬ，ＢＬＸとリードビット線ＲＬＤ，ＲＬＤＸとを電気的に接続する。なお、デコーダ／コントロール回路３からＨレベルの電圧となるセンスアンプイネーブル信号ＳＡＥが出力されているときには、接続部１０へＨレベルの制御信号は出力されない。
【００５７】
また、デコーダ／コントロール回路３からＨレベルの電圧のプリチャージ制御信号ＰＲＥが出力されたとき、制御部６０は、プリチャージ回路２０へＬレベルの制御信号を出力し、プリチャージ回路２０のＰＭＯＳトランジスタ２１〜２３のドレイン−ソース間を導通状態として、プリチャージ回路２０からリードビット線ＲＬＤ，ＲＬＤＸにＨレベルの電圧（電源電圧）を印加させる。なお、デコーダ／コントロール回路３からＨレベルの電圧となるセンスアンプイネーブル信号ＳＡＥが出力されているときには、プリチャージ回路２０へＬレベルの制御信号は出力されない。
【００５８】
また、デコーダ／コントロール回路３からＨレベルの電圧のセンスアンプイネーブル信号ＳＡＥが出力され、かつ半導体記憶装置１の外部（後述する不良判定装置７０）からＨレベルの電圧のテスト信号ＴＥＳＴが入力されたとき、制御部６０は、センスアンプ３０を動作状態とするＨレベルの電圧の制御信号をセンスアンプ３０のＮＭＯＳトランジスタ３５のゲートへ出力する。一方、デコーダ／コントロール回路３からＬレベルの電圧のセンスアンプイネーブル信号ＳＡＥが出力されたとき、或いは半導体記憶装置１の外部（後述する不良判定装置７０）からＬレベルの電圧のテスト信号ＴＥＳＴが入力されたとき、制御部６０は、センスアンプ３０を非動作状態とするＬレベルの電圧の制御信号をセンスアンプ３０のＮＭＯＳトランジスタ３５のゲートへ出力する。
【００５９】
また、デコーダ／コントロール回路３からＨレベルの電圧のセンスアンプイネーブル信号ＳＡＥが出力されたとき、或いはＨレベルの電圧の内部クロック信号ＣＫが入力されたとき、制御部６０は、スルーラッチ回路５０をスルーモードで動作させるためのＬレベルの電圧の制御信号をスルーラッチ回路５０へ出力する。一方、デコーダ／コントロール回路３からＬレベルの電圧のセンスアンプイネーブル信号ＳＡＥが出力され、かつＬレベルの電圧の内部クロック信号ＣＫが入力されたとき、制御部６０は、スルーラッチ回路５０をラッチモードで動作させるためのＨレベルの電圧の制御信号をスルーラッチ回路５０へ出力する。
【００６０】
ここで、スルーラッチ回路５０の出力は、図２に示すように、半導体記憶装置１外に設けられた不良判定装置７０に入力される。そして、この不良判定装置７０によって半導体記憶装置１の各メモリセルＭＣの不良判定が行われる。なお、不良判定装置７０から出力されるテスト信号ＴＥＳＴは、デコーダ／コントロール回路３にも入力される。
【００６１】
以下、図面を参照して、半導体記憶装置１のメモリセルＭＣの不良を検出するテストモード時の動作について具体的に説明する。図３〜図５はテストモード時のタイミングチャートを示す図である。なお、テスト信号ＴＥＳＴが入力されるまでは、デコーダ／コントロール回路３からＬレベルのプリチャージ制御信号ＰＲＥが入力されており、これによりリードビット線ＲＬＤ，ＲＬＤＸはＨレベルの電圧でプリチャージされている。また、ここでの不良検出対象のメモリセルＭＣへは、予めビット線ＢＬを介してＨレベルの電圧でデータ書き込みが行われ、ビット線ＢＬＸを介してＬレベルの電圧でデータ書き込みが行われているものとする。
【００６２】
不良判定装置７０からＬレベルの電圧のテスト信号ＴＥＳＴがデコーダ／コントロール回路３及び制御部６０及び入力されると、半導体記憶装置１においてテストモードが開始される（図３に示すタイミングｔ１参照）。
【００６３】
一方、デコーダ／コントロール回路３は、不良判定装置７０からＬレベルの電圧のテスト信号ＴＥＳＴが入力されると、外部クロック信号ＥＣＫの立ち上がりのタイミング（図３に示すタイミングｔ２参照）から所定期間αだけ遅延させた内部クロック信号ＣＫを出力する。また、このタイミングで不良検出対象のメモリセルＭＣに対応するワード線ＷＬをＨレベルの電圧にしてアクティブにし、さらにプリチャージ制御信号ＰＲＥをＨレベルの電圧にする（図３に示すタイミングｔ３参照）。これにより、プリチャージ回路２０からリードビット線ＲＬＤ，ＲＬＤＸへのプリチャージが終了し、不良検出対象のメモリセルＭＣのデータがビット線ＢＬ，ＢＬＸを介してリードビット線ＲＬＤ，ＲＬＤＸへ出力される。
【００６４】
ここで、不良検出対象のメモリセルＭＣが正常である場合、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力されることにより、リードビット線ＲＬＤＸの電圧がＨレベルから時間と共にＬレベルへ向けて下がっていき、メモリセルＭＣのデータがリードビット線ＲＬＤＸへ出力されてから所定期間β内にロジック回路であるＮＯＲ回路４２の閾値を超えて、出力回路４０においてリードビット線ＲＬＤＸの電圧がＬレベルとして認識される。一方、リードビット線ＲＬＤの電圧はＨレベルを維持するため、出力回路４０においてリードビット線ＲＬＤの電圧がＨレベルとして認識される。従って、スルーラッチ回路５０からはＨレベルの電圧が出力信号ＶＯＵＴとして出力される（図３に示すタイミングｔ４参照）。
【００６５】
その後、デコーダ／コントロール回路３は、外部クロック信号ＥＣＫの立ち下がりのタイミング（図３に示すタイミングｔ６参照）から所定期間αだけ遅延させた内部クロック信号ＣＫを出力する。また、このタイミングで、不良検出対象のメモリセルＭＣに対応するワード線ＷＬをＬレベルの電圧にして非アクティブにし、さらにプリチャージ制御信号ＰＲＥをＬレベルの電圧にする（図３に示すタイミングｔ７参照）。これにより、プリチャージ回路２０からリードビット線ＲＬＤ，ＲＬＤＸへのプリチャージが開始され、不良検出対象のメモリセルＭＣのデータのリードビット線ＲＬＤ，ＲＬＤＸへの出力が停止するため、リードビット線ＲＬＤ，ＲＬＤＸはプリチャージ回路によるプリチャージにより共にＨレベルの電圧となる。このときスルーラッチ回路５０はスルーモードからラッチモードに移行し、スルーラッチ回路５０からの出力信号ＶＯＵＴはＨレベルの電圧を維持する。その後、不良判定装置７０から出力されるテスト信号ＴＥＳＴがＨレベルの電圧となり、テストモードが終了する（図３に示すタイミングｔ８参照）。
【００６６】
このテストモードにおいて、不良検出対象のメモリセルＭＣがオープン不良や高抵抗不良であるとき、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力されてから所定期間β内にはリードビット線ＲＬＤ又はＲＬＤＸの電圧が所定の閾値を超えることがない。
【００６７】
例えば、不良検出対象のメモリセルＭＣが断線によるオープン不良（ここでは、メモリセルＭＣと接続部１０との間のビット線ＢＬＸが断線しているものとする）のとき、図４に示すように、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力制御が開始してからその出力制御が終了するまでの間、リードビット線ＲＬＤＸの電圧はＮＯＲ回路４２の閾値を超えず、スルーラッチ回路５０からの出力信号ＶＯＵＴはＬレベルの電圧を維持したままとなる。
【００６８】
また、不良検出対象のメモリセルＭＣが断線でない高抵抗不良（ここでは、メモリセルＭＣと接続部１０との間のビット線ＢＬＸの細りなどによりメモリセルＭＣと接続部１０との間が高抵抗となっているものとする）のとき、図５に示すように、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力されることにより、リードビット線ＲＬＤＸの電圧がＨレベルから時間と共にＬレベルへ向けて下がっていくが、メモリセルＭＣのデータがリードビット線ＲＬＤＸへ出力されてから所定期間βを経過した後に、やっとＮＯＲ回路４２の閾値を超えることになる。そして、所定期間γ（図５に示す期間βを超えるが、図５に示すタイミングｔ７は超えない期間）経過するまでに所定の閾値を超えたときにはメモリセルＭＣの不良が高抵抗などの不安定不良であると判定する。
【００６９】
以上のように、メモリセルＭＣが正常な場合には、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力されてから所定期間β内にスルーラッチ回路５０からＨレベルの出力信号ＶＯＵＴが出力され、一方でメモリセルＭＣが高抵抗不良やオープン不良などの場合には、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力されてから所定期間β内にはスルーラッチ回路５０からＨレベルの出力信号ＶＯＵＴが出力されない。
【００７０】
そこで、不良判定装置７０において、メモリセルＭＣのデータがリードビット線ＲＬＤ，ＲＬＤＸへ出力されてから所定期間β内にスルーラッチ回路５０からＨレベルの出力信号ＶＯＵＴがされたときにはメモリセルＭＣが不良でないと判定し、一方で所定期間β内にスルーラッチ回路５０からＨレベルの出力信号ＶＯＵＴがされないときにはメモリセルＭＣが不良であると判定する。
【００７１】
なお、メモリセルＭＣがオープン不良であることを検出したいときには、不良判定装置７０において、当該メモリセルＭＣの不良判定を行う前に、逆相のデータを他のメモリセルＭＣに書き込んだ後、当該他のメモリセルＭＣからそのデータ（半導体記憶装置１から出力される出力信号ＶＯＵＴ）を読み取っておき、テストモード時にメモリセルＭＣからそのデータを読み取る際に、半導体記憶装置１から出力される出力信号ＶＯＵＴが変化しないことを検出することで、メモリセルＭＣがオープン不良の不良メモリセルであることを判定することができる。
【００７２】
また、メモリセルＭＣが高抵抗不良であることを検出したいときには、所定期間βを経過した後さらに所定期間経過するまで(すなわち、図５に示すように所定期間βは超えるが所定期間γは超えない期間)に半導体記憶装置１から出力される出力信号ＶＯＵＴを不良判定装置７０によって読み取ることによって、メモリセルＭＣが高抵抗不良の不良メモリセルであることを判定することができる。また、外部クロック信号ＥＣＫを高速にして（外部クロック信号ＥＣＫのＨレベルの電圧となる期間を所定期間βにする）、メモリセルＭＣが不良でないかを不良判定装置７０によって判定し、このとき不良であると判定すると、外部クロック信号ＥＣＫを低速にして（外部クロック信号ＥＣＫのＨレベルの電圧となる期間を所定期間γにする）、再度テストモードを動作させ、所定期間γ内に出力信号ＶＯＵＴが変化したときに、メモリセルＭＣが高抵抗不良の不良メモリセルであると判定し、所定期間γ内に出力信号ＶＯＵＴが変化しないときに、メモリセルＭＣがオープン不良の不良メモリセルであると判定する。
【００７３】
このメモリセルＭＣの不良検出手法は、センスアンプ３０でビット線の電圧を増幅しないことから、センスアンプ３０のオフセットの影響を避けることができ、メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができる。
【００７４】
ところで、従来の半導体記憶装置においては、上記の不良検出判定を外部から制御して行う場合、テストモードへの移行を制御する端子（テスト信号ＴＥＳＴを入力する端子）と、センスアンプイネーブル信号を入力するための端子など複数の端子が半導体記憶装置に必要となる。
【００７５】
しかし、本実施形態における半導体記憶装置１においては、テスト信号ＴＥＳＴを入力する端子のみでよい。すなわち、Ｌレベルの電圧のテスト信号ＴＥＳＴが入力されると、デコーダ／コントロール回路３によって、クロック幅が外部クロック信号ＥＣＫのクロック幅に同期した内部クロック信号ＣＫを出力する。さらに、デコーダ／コントロール回路３は、ワード線選択信号によるワード線ＷＬのアクティブ／非アクティブの切り替え制御時間の幅、及びプリチャージ制御信号ＰＲＥによるプリチャージ回路２０の動作状態／非動作状態の切り替え制御時間の幅も外部クロック信号ＥＣＫに同期して切り替える。
【００７６】
このように、本実施形態における半導体記憶装置１では、テスト信号ＴＥＳＴを入力することにより、外部クロック信号ＥＣＫに同期してメモリセルＭＣの不良判定を行うことができることから、不良判定装置７０を簡単な構成で製作することができる。
【００７７】
ここで、上述においては、不良判定装置７０を半導体記憶装置１の外部に配置することとしたが、この不良判定装置７０を判定部として半導体記憶装置１の内部に配置するようにしてもよい。この場合、半導体記憶装置１は外部からの要求に従ってテストモードに移行するようにする。また、判定部による判定結果は、デコーダ／コントロール回路３等を介して外部へ出力するようにすることで、外部装置が半導体記憶装置１のメモリセルＭＣの不良を知ることができる。
【００７８】
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【図面の簡単な説明】
【００７９】
【図１】本実施形態における半導体記憶装置の概略構成を示す図である。
【図２】図１のデータ読み出し回路の構成を説明するための図である。
【図３】テストモード時のタイミングチャートを示す図である。
【図４】テストモード時のタイミングチャートを示す図である。
【図５】テストモード時のタイミングチャートを示す図である。
【図６】従来の半導体記憶装置において正常なメモリセルのデータを読み取る際の動作を説明するための図である。
【図７】従来の半導体記憶装置において高抵抗不良のメモリセルのデータを読み取る際の動作を説明するための図である。
【符号の説明】
【００８０】
１  半導体記憶装置
２  ワード線ドライバ回路
３  デコーダ／コントロール回路
４  メモリセル部
５  データ書き込み・読み出し部
１０  接続部
２０  プリチャージ回路
３０  センスアンプ
４０  出力回路
５０  スルーラッチ回路
６０  制御部
７０  不良判定装置（判定部）
ＭＣ（ＭＣ−００〜ＭＣ−ｍｎ）
ＣＫ  内部クロック信号
ＥＣＫ  外部クロック信号
ＢＬ，ＢＬＸ  ビット線
ＲＬＤ，ＲＬＤＸ  リードビット線（ビット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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