(57)【要約】【課題】ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、両方のゲート電極を同時に加工できる技術を提供する。【解決手段】ｐチャネル型ＭＩＳＦＥＴ形成領域に改質膜１１を形成している。改質膜１１は、ポリシリコン膜９にリンを導入することにより形成されている。この改質膜１１は、ポリシリコン膜９よりもエッチング速度が速くなる性質がある。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚の差が緩和される。【選択図】図１３
2009071042.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域上に形成された第１ＭＩＳＦＥＴと、
（ｃ）前記半導体基板の第２領域上に形成された第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、
（ｃ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｃ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する半導体装置であって、
前記第１ゲート電極は、
（ｄ１）前記第１ゲート絶縁膜と接するように形成された第１金属含有膜と、
（ｄ２）前記第１金属含有膜上に形成された第２金属含有膜と、
（ｄ３）前記第２金属含有膜上に形成された第１導体膜とを含み、
前記第２ゲート電極は、
（ｅ１）前記第２ゲート絶縁膜と接するように形成された前記第２金属含有膜と、
（ｅ２）前記第２金属含有膜上に形成された前記第１導体膜とを含み、
前記第１ゲート電極を構成する前記第１導体膜は、前記第１導体膜を改質した改質膜を含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１導体膜は、ポリシリコン膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記改質膜は、前記ポリシリコン膜にｎ型不純物を導入した膜であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記ｎ型不純物は、リンであることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１金属含有膜は、窒化チタン膜であり、前記第２金属含有膜は、タンタルシリコンナイトライド膜であることを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い高誘電率膜であることを特徴とする半導体装置。
【請求項９】
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域上に形成された第１ＭＩＳＦＥＴと、
（ｃ）前記半導体基板の第２領域上に形成された第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、
（ｃ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｃ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する半導体装置であって、
前記第１ゲート電極は、
（ｄ１）前記第１ゲート絶縁膜と接するように形成された第１金属含有膜と、
（ｄ２）前記第１金属含有膜上に形成された第２金属含有膜と、
（ｄ３）前記第２金属含有膜上に形成された第１導体膜とを含み、
前記第２ゲート電極は、
（ｅ１）前記第２ゲート絶縁膜と接するように形成された前記第２金属含有膜と、
（ｅ２）前記第２金属含有膜上に形成された前記第１導体膜とを含み、
前記第２ゲート電極を構成する前記第１導体膜は、前記第１導体膜を改質した改質膜を含むことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第１導体膜は、ポリシリコン膜であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記改質膜は、前記ポリシリコン膜にｐ型不純物を導入した膜であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記改質膜は、前記ポリシリコン膜にホウ素を導入した膜であることを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置であって、
前記第１導体膜は、第３金属含有膜であることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記改質膜は、前記第３金属含有膜の表面に形成され、前記第３金属含有膜を窒化した膜であることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第３金属含有膜は、タングステン膜であり、前記改質膜は、窒化タングステン膜であることを特徴とする半導体装置。
【請求項１６】
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域上に形成された第１ＭＩＳＦＥＴと、
（ｃ）前記半導体基板の第２領域上に形成された第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、
（ｃ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｃ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する半導体装置であって、
前記第１ゲート電極は、
（ｄ１）前記第１ゲート絶縁膜と接するように形成された第１金属含有膜と、
（ｄ２）前記第１金属含有膜上に形成された第２金属含有膜とを含み、
前記第２ゲート電極は、
（ｅ１）前記第２ゲート絶縁膜と接するように形成された前記第２金属含有膜とを含み
前記第２ゲート電極を構成する前記第２金属含有膜は、前記第２金属含有膜を改質した改質膜を含むことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記改質膜は、前記第２金属含有膜の表面に形成され、前記第２金属含有膜を窒化した膜であることを特徴とする半導体装置。
【請求項１８】
半導体基板の第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域に第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１金属含有膜を形成する工程と、
（ｃ）前記半導体基板の前記第２領域に形成されている前記第１金属含有膜を選択的に除去する工程と、
（ｄ）前記半導体基板の前記第１領域では、前記第１金属含有膜上に第２金属含有膜を形成し、前記半導体基板の前記第２領域では、前記第１金属含有膜が除去されて露出している前記ゲート絶縁膜上に前記第２金属含有膜を形成する工程と、
（ｅ）前記第２金属含有膜上に第１導体膜を形成する工程と、
（ｆ）前記第１領域に形成されている前記第１導体膜あるいは前記第２領域に形成されている前記第１導体膜のいずれかの領域に形成されている前記第１導体膜に対して、選択的に改質処理を実施する工程と、
（ｇ）前記第１領域に形成されている前記第１導体膜、前記第２金属含有膜および前記第１金属含有膜をエッチングして前記第１ＭＩＳＦＥＴの第１ゲート電極を形成するとともに、前記第２領域に形成されている前記第１導体膜および前記第２金属含有膜をエッチングして前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記（ｆ）工程で実施される前記改質処理は、前記（ｆ）工程後に実施される前記（ｇ）工程での前記第１ゲート電極を形成するエッチング速度と前記第２ゲート電極を形成するエッチング速度の差異を吸収する処理であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記（ｆ）工程で実施される前記改質処理は、イオン注入処理、プラズマ処理、電子線処理、レーザ照射処理、紫外線照射処理、あるいは、薬液処理のいずれかの処理であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８記載の半導体装置の製造方法であって、
前記第１導体膜は、ポリシリコン膜であり、
前記（ｆ）工程で実施される前記改質処理は、前記第１領域に形成されている前記ポリシリコン膜に対して、ｎ型不純物をイオン注入する処理であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記ｎ型不純物は、リンであることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８記載の半導体装置の製造方法であって、
前記第１導体膜は、ポリシリコン膜であり、
前記（ｆ）工程で実施される前記改質処理は、前記第２領域に形成されている前記ポリシリコン膜に対して、ｐ型不純物をイオン注入する処理であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法であって、
前記ｐ型不純物は、ホウ素であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１８記載の半導体装置の製造方法であって、
前記第１導体膜は、第３金属含有膜であり、
前記（ｆ）工程で実施される前記改質処理は、前記第２領域に形成されている前記第３金属含有膜の表面を窒化する処理であることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法であって、
前記第３金属含有膜はタングステン膜であり、
前記（ｆ）工程で実施される前記改質処理によって、前記第２領域に形成されている前記タングステン膜の表面に窒化タングステン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
半導体基板の第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域に第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１金属含有膜を形成する工程と、
（ｃ）前記半導体基板の前記第２領域に形成されている前記第１金属含有膜を選択的に除去する工程と、
（ｄ）前記半導体基板の前記第１領域では、前記第１金属含有膜上に第２金属含有膜を形成し、前記半導体基板の前記第２領域では、前記第１金属含有膜が除去されて露出している前記ゲート絶縁膜上に前記第２金属含有膜を形成する工程と、
（ｅ）前記第２領域に形成されている前記第２金属含有膜に対して、選択的に改質処理を実施する工程と、
（ｆ）前記第１領域に形成されている前記第２金属含有膜および前記第１金属含有膜をエッチングして前記第１ＭＩＳＦＥＴの第１ゲート電極を形成するとともに、前記第２領域に形成されている前記第２金属含有膜をエッチングして前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法であって、
前記（ｆ）工程で実施される前記改質処理は、前記（ｆ）工程後に実施される前記（ｇ）工程での前記第１ゲート電極を形成するエッチング速度と前記第２ゲート電極を形成するエッチング速度の差異を吸収する処理であることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法であって、
前記（ｆ）工程で実施される前記改質処理は、イオン注入処理、プラズマ処理、電子線処理、レーザ照射処理、紫外線照射処理、あるいは、薬液処理のいずれかの処理であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体基板上にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とｐチャネル型ＭＩＳＦＥＴとからなるＣＭＩＳＦＥＴ（Complementary MISFET）およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−２５８１２１号公報（特許文献１）には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値を低く調整するために、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる金属膜を使用する技術が記載されている。
【０００３】
特開２００５−３０３２５６号公報（特許文献２）には、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を別々のエッチング工程で形成する技術が記載されている。
【特許文献１】特開２００３−２５８１２１号公報
【特許文献２】特開２００５−３０３２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体基板に形成される回路としてＣＭＩＳＦＥＴを使用する回路がある。ＣＭＩＳＦＥＴとは相補型ＭＩＳＦＥＴとも呼ばれるものである。ＣＭＩＳＦＥＴを使用する回路では、エンハンス型のｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを使用し、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を接続して入力端子とする。一方、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを直列に接続して、接地電位（０Ｖ）と電源電位（５Ｖなど）の間に設ける。このとき、ｎチャネル型ＭＩＳＦＥＴは接地電位に近いローサイド側に配置され、ｐチャネル型ＭＩＳＦＥＴは電源電位に近いハイサイド側に配置される。そして、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの接続部を出力端子とするものである。
【０００５】
この回路によれば、０Ｖに近い入力電圧に対して、ｐチャネル型ＭＩＳＦＥＴが導通状態（ＯＮ状態）となり、ｎチャネル型ＭＩＳＦＥＴが遮断状態（ＯＦＦ状態）となる。これにより、出力端子からは、電源電圧に近い高い電圧が出力される。一方、５Ｖに近い入力電圧が入力端子に入力されると、ｐチャネル型ＭＩＳＦＥＴが遮断状態（ＯＦＦ状態）となり、ｎチャネル型ＭＩＳＦＥＴが導通状態（ＯＮ状態）となる。これにより、出力端子からは、０Ｖに近い電圧が出力される。
【０００６】
この回路は、入力信号の切り替え時を除いてほとんど電流が流れないため、消費電力が非常に低くなるという特徴を有している。そして、動作電圧範囲も広く雑音にも強い利点がある。このことから、上述した回路は、半導体基板に形成する集積回路の基本回路として使用されている。
【０００７】
ＣＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴから構成されているが、通常、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極は、ポリシリコン膜から形成されている。そして、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低くするために、ｎチャネル型ＭＩＳＦＥＴのゲート電極では、ポリシリコン膜にリンや砒素などのｎ型不純物を導入している。これにより、ゲート電極の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にすることができるので、ゲート電極のしきい値電圧を低くすることができる。一方、ｐチャネル型ＭＩＳＦＥＴでも、しきい値電圧を低くするために、ｐチャネル型ＭＩＳＦＥＴのゲート電極では、ポリシリコン膜にホウ素などのｐ型不純物を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍にすることができるので、ゲート電極のしきい値を低くすることができる。以上のように、ＣＭＩＳＦＥＴでは、通常、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴの電極の両方で、ポリシリコン膜を使用し、それぞれのしきい値電圧を低くするために、ｎチャネル型ＭＩＳＦＥＴではリンや砒素などのｎ型不純物を導入する一方、ｐチャネル型ＭＩＳＦＥＴではホウ素などのｐ型不純物を導入している。
【０００８】
このような構成を有するＣＭＩＳＦＥＴでは、半導体基板上にポリシリコン膜を形成した後、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を同時に加工している。すなわち、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とは、導入されている不純物に相違があるが主成分としてポリシリコン膜を使用している点では共通するため、同時にエッチングすることができるのである。これにより、ゲート電極を形成する際に使用されるパターニングを一度で行なうことができるので、複数回のパターニングを行なうことにより生じる合わせずれも起きず、かつ、製造コストも低減できる。
【０００９】
近年、半導体装置の微細化および高集積化が進展している。このため、ＭＩＳＦＥＴを構成するゲート電極のゲート長も縮小化されてきている。すなわち、ＭＩＳＦＥＴを微細化するために、ゲート電極のゲート長を縮小化することにより横方向の微細化を行なっている。ただし、横方向の微細化だけを進めると、短チャネル効果を抑制することができないため、横方向の微細化とともに縦方向の微細化も進める必要がある。
【００１０】
そこで、縦方向の微細化を進めるため、ゲート絶縁膜の膜厚を薄くすることが行なわれている。しかし、ゲート絶縁膜の膜厚を薄くする場合、ゲート電極の空乏化が無視できなくなってきている。つまり、ゲート電極をポリシリコン膜から構成すると、ゲート電極とゲート絶縁膜の境界でゲート電極を構成するポリシリコン膜が空乏化する。この空乏化は、ゲート絶縁膜の膜厚が厚い場合にはあまり問題とならなかったが、ゲート絶縁膜の膜厚が薄くなるにつれて問題として顕在化してきている。すなわち、ゲート絶縁膜を薄くしたにもかかわらず、ゲート電極の空乏化により実質的にゲート絶縁膜の膜厚が厚くなってしまうのである。ゲート電極の空乏化により発生した空乏層は、絶縁膜として機能するので、ゲート絶縁膜の膜厚を薄くしても空乏層の分だけ厚くなってしまうのである。
【００１１】
このことから、ゲート電極の空乏化を抑制するため、ゲート電極をポリシリコン膜から構成するのではなく、金属膜から構成する技術が注目されてきている。金属膜によれば、空乏化が生じないので実質的にゲート絶縁膜の膜厚が厚くなることを防止できる利点がある。
【００１２】
ゲート電極に金属膜を使用する技術でも、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでしきい値電圧を調整する必要がある。ゲート電極をポリシリコン膜から形成している場合には、ポリシリコン膜に導入する不純物をｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで変えることで容易にしきい値電圧を調整することができた。しかし、ゲート電極に金属膜を使用する場合には、金属膜に不純物を導入してしきい値電圧を調整することは困難である。このため、ゲート電極に金属膜を使用する場合には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用することが行なわれている。つまり、ｎチャネル型ＭＩＳＦＥＴに適した仕事関数を有する金属膜をｎチャネル型ＭＩＳＦＥＴのゲート電極に使用し、ｐチャネル型ＭＩＳＦＥＴに適した仕事関数を有する金属膜をｐチャネル型ＭＩＳＦＥＴのゲート電極に使用することが行なわれている。
【００１３】
このように、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同時に加工することが、パターニングの合わせずれや製造コストの増大を抑制する観点から望ましい。
【００１４】
しかし、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合、例えば、ドライエッチングでゲート電極を加工する工程において、それぞれの金属膜が異なることに起因してエッチング速度やエッチング選択比といったエッチング特性がｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なることになる。ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を使用する構造では、イオン注入による不純物の種類や濃度の違いに起因したエッチング特性の差である。これに対し、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる金属膜を使用する構造では、材料に起因したエッチング特性の差となるため、より大きな差となる。
【００１５】
さらに、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する際、加工する金属膜の膜厚が異なることも考慮する必要がある。具体的には、例えば、半導体基板上にゲート絶縁膜を形成した後、このゲート絶縁膜上に第１金属膜を形成する。この第１金属膜は、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整する膜であるため、半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域には、第１金属膜を残す一方、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１金属膜を除去する。続いて、半導体基板上に、ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する第２金属膜を形成する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜上に第１金属膜と第２金属膜の積層膜が形成され、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜上に第２金属膜が形成されることになる。このため、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜と第２金属膜の積層膜をエッチングしてゲート電極を形成する一方、ｎチャネル型ＭＩＳＦＥＴ形成領域では、第２金属膜をエッチングしてゲート電極を形成する。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する際、加工する金属膜の膜厚が異なることになる。
【００１６】
したがって、通常の技術では、異なる膜厚の異なる金属膜を同時に加工して、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を形成することは困難である。このことから、ゲート電極に金属膜を使用する場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を別々のエッチングで加工することが検討されている。
【００１７】
しかし、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを別々のフォトリソグラフィ技術とエッチング技術で形成する場合、別々のフォトリソグラフィ技術が使用されるため、マスクパターンの合わせずれによって、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極の位置ずれを起こしやすい問題点がある。特に、ゲート電極は微細であるため、位置ずれが生じやすい。
【００１８】
さらに、フォトリソグラフィ技術やアッシング、洗浄といった工程も別々に実施する必要があるため、工程数が増加し、半導体装置の製造コストが増大する問題点がある。
【００１９】
以上のことから、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同時に加工することが、パターニングの合わせずれや製造コストの増大を抑制する観点から望ましいことがわかる。
【００２０】
本発明の目的は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを容易に加工できる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板の第１領域上に形成された第１ＭＩＳＦＥＴと、（ｃ）前記半導体基板の第２領域上に形成された第２ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴは、（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｂ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、前記第２ＭＩＳＦＥＴは、（ｃ１）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｃ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する。そして、前記第１ゲート電極は、（ｄ１）前記第１ゲート絶縁膜と接するように形成された第１金属含有膜と、（ｄ２）前記第１金属含有膜上に形成された第２金属含有膜と、（ｄ３）前記第２金属含有膜上に形成された第１導体膜とを含み、前記第２ゲート電極は、（ｅ１）前記第２ゲート絶縁膜と接するように形成された前記第２金属含有膜と、（ｅ２）前記第２金属含有膜上に形成された前記第１導体膜とを含む。ここで、前記第１ゲート電極を構成する前記第１導体膜は、前記第１導体膜を改質した改質膜を含むことを特徴とするものである。
【００２４】
また、本発明による半導体装置の製造方法は、半導体基板の第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域に第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１金属含有膜を形成する工程と、（ｃ）前記半導体基板の前記第２領域に形成されている前記第１金属含有膜を選択的に除去する工程と、（ｄ）前記半導体基板の前記第１領域では、前記第１金属含有膜上に第２金属含有膜を形成し、前記半導体基板の前記第２領域では、前記第１金属含有膜が除去されて露出している前記ゲート絶縁膜上に前記第２金属含有膜を形成する工程と、（ｅ）前記第２金属含有膜上に第１導体膜を形成する工程と、（ｆ）前記第１領域に形成されている前記第１導体膜あるいは前記第２領域に形成されている前記第１導体膜のいずれかの領域に形成されている前記第１導体膜に対して、選択的に改質処理を実施する工程と、（ｇ）前記第１領域に形成されている前記第１導体膜、前記第２金属含有膜および前記第１金属含有膜をエッチングして前記第１ＭＩＳＦＥＴの第１ゲート電極を形成するとともに、前記第２領域に形成されている前記第１導体膜および前記第２金属含有膜をエッチングして前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを備えることを特徴とするものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極のいずれか一方を改質することで、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を同時にエッチングする際、エッチング速度差を生じさせることができる。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なるゲート電極材料を用いることにより生じるエッチング速度差を、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極のいずれか一方を改質することで生じるエッチング速度差で補完する（吸収する）ことができる。このため、容易に、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同時にエッチングすることができる。このことから、加工工程を簡略化することができ、フォトリソグラフィ技術による合わせずれの低減および半導体装置の製造コストを低減することができる。
【発明を実施するための最良の形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３２】
（実施の形態１）
まず、ＣＭＩＳＦＥＴを使用した基本回路構成（インバータ）について説明する。図１は、本実施の形態１におけるＣＭＩＳＦＥＴの基本回路構成を示す図である。図１において、ＣＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴＱ１とｎチャネル型ＭＩＳＦＥＴＱ２から構成されている。具体的に、ｐチャネル型ＭＩＳＦＥＴＱ１とｎチャネル型ＭＩＳＦＥＴＱ２は、電源電位Ｖｃｃ（例えば、５Ｖ）と接地電位ＧＮＤとの間に直列に接続されている。このとき、電源電位Ｖｃｃ側のハイサイドにｐチャネル型ＭＩＳＦＥＴＱ１が配置され、接地電位側のローサイドにｎチャネル型ＭＩＳＦＥＴＱ２が配置されている。すなわち、ｐチャネル型ＭＩＳＦＥＴＱ１のドレイン領域Ｄ１が電源電位Ｖｃｃを供給する電源端子と電気的に接続され、ｐチャネル型ＭＩＳＦＥＴＱ１のソース領域Ｓ１とｎチャネル型ＭＩＳＦＥＴＱ２のドレイン領域Ｄ２が電気的に接続される。そして、ｎチャネル型ＭＩＳＦＥＴＱ２のソース領域Ｓ２と接地電位ＧＮＤを供給するＧＮＤ端子と電気的に接続される。このように構成されたＣＭＩＳＦＥＴにおいて、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１とｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極Ｇ２とを接続して入力端子ＩＮとしている。一方、ｐチャネル型ＭＩＳＦＥＴＱ１とｎチャネル型ＭＩＳＦＥＴＱ２との接続部分から出力端子ＯＵＴを取り出している。
【００３３】
本実施の形態１におけるＣＭＩＳＦＥＴを使用した基本回路は上記のように構成されており、その動作について説明する。まず、入力端子ＩＮに０Ｖの入力信号（「Ｌｏ」レベルの信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１とｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極Ｇ２に０Ｖの電位が印加される。すると、ｐチャネル型ＭＩＳＦＥＴＱ１は導通状態（オン状態）となり、ｎチャネル型ＭＩＳＦＥＴＱ２は遮断状態（オフ状態）となる。このため、出力端子ＯＵＴは電源電位Ｖｃｃと同電位となり、出力端子から「Ｈｉ」レベルの信号が出力される。一方、入力端子ＩＮに５Ｖの入力信号（「Ｈｉ」レベルの信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１とｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極Ｇ２に５Ｖの電位が印加される。このため、ｐチャネル型ＭＩＳＦＥＴＱ１は遮断状態（オフ状態）となり、ｎチャネル型ＭＩＳＦＥＴＱ２は導通状態（オン状態）となる。したがって、出力端子ＯＵＴは接地電位ＧＮＤと同電位となり、出力端子ＯＵＴから「Ｌｏ」レベルの信号が出力される。このように、本実施の形態１におけるＣＭＩＳＦＥＴを使用した回路は、入力信号と反対の信号が出力端子から出力されるインバータである。このインバータは、論理回路の基本となる回路である。
【００３４】
ＣＭＩＳＦＥＴを使用したインバータは、入力信号の切り替え時を除いてほとんど電流が流れないため、消費電力が非常に低くなるという特徴を有している。そして、動作電圧範囲も広く雑音にも強い利点がある。このことから、上述した回路は、半導体基板に形成する集積回路の基本回路として使用されている。
【００３５】
次に、本実施の形態１におけるＣＭＩＳＦＥＴの構造について説明する。図２は、本実施の形態１におけるＣＭＩＳＦＥＴ（半導体装置）を示す断面図である。図２において、半導体基板１には、素子分離領域２が形成されており、この素子分離領域２によって活性領域が区分けされている。すなわち、素子分離領域２によってｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域が分けられている。
【００３６】
ｎチャネル型ＭＩＳＦＥＴ形成領域の半導体基板１の内部には、ｐ型ウェル３が形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域の半導体基板１の内部には、ｎ型ウェル４が形成されている。以下に、ｎ型ウェル４上に形成されてｐチャネル型ＭＩＳＦＥＴＱ１の構成について説明する。
【００３７】
ｐチャネル型ＭＩＳＦＥＴＱ１は、ｎ型ウェル４上にゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極１４ｂが形成されている。ゲート絶縁膜５は、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から構成されている。高誘電率膜としては、例えば、ハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）が使用される。なお、ゲート絶縁膜５として、高誘電率膜の他に酸化シリコン膜を使用することもできる。
【００３８】
ゲート電極１４ｂは、第１金属膜（金属含有膜）６、第２金属膜（金属含有膜）８、ポリシリコン膜９の積層膜から構成されている。そして、ポリシリコン膜９に改質膜１１が形成され、ポリシリコン膜９の表面にコバルトシリサイド膜２０が形成されている。ゲート電極１４ｂの最下層に形成されている第１金属膜６はゲート絶縁膜５と直接接触しており、ゲート電極１４ｂのしきい値電圧を調整する機能を有している。この第１金属膜６を特定の金属膜とすることにより、ゲート電極１４ｂの仕事関数を調整することができ、ｐチャネル型ＭＩＳＦＥＴＱ１のしきい値電圧を下げることが可能となる。すなわち、第１金属膜６はｐチャネル型ＭＩＳＦＥＴＱ１のしきい値を調整するものであり、シリコンの価電子帯近傍の仕事関数を有する材料から構成することが望ましい。具体的に、第１金属膜６は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。本実施の形態１では、第１金属膜６として、例えば、窒化チタン膜（ＴｉＮ膜）を使用している。なお、本実施の形態１における金属膜には、単体の金属からなる膜のほか、合金膜や金属を含む金属含有膜も含まれている。
【００３９】
次に、第１金属膜６上には第２金属膜８が形成されている。この第２金属膜８はｐチャネル型ＭＩＳＦＥＴＱ１においては特別な機能を有してはいない。この第２金属膜８は後述するようにｎチャネル型ＭＩＳＦＥＴＱ２のしきい値電圧を調整するために設けられる膜である。このとき、第２金属膜８はｐチャネル型ＭＩＳＦＥＴＱ１上にも形式的に形成されるので、ｐチャネル型ＭＩＳＦＥＴＱ１では第１金属膜６上に第２金属膜８が形成された構成となっている。第２金属膜８は、ゲート絶縁膜５と直接接触していないので、ｐチャネル型ＭＩＳＦＥＴＱ１のしきい値電圧に及ぼす影響は少ない。
【００４０】
第２金属膜８上には、ポリシリコン膜９が形成されている。このポリシリコン膜９は、ゲート電極１４ｂの加工を容易にする機能を有している。つまり、ゲート電極１４ｂをすべて金属膜から形成することもできるが、特定種類の金属膜を所定形状にエッチングすることは容易ではないため、加工の容易なポリシリコン膜９を第２金属膜８上に形成している。このことを考慮すると、ゲート電極１４ｂをすべてポリシリコン膜９から構成することも考えられるが、ポリシリコン膜９はゲート電極１４ｂに電圧を印加すると、ゲート絶縁膜５との境界で空乏化する性質がある。このため、ポリシリコン膜９をゲート絶縁膜５上に直接形成すると、実質的にポリシリコン膜９が空乏化した分だけ、ゲート絶縁膜５の膜厚が厚くなる。そこで、本実施の形態１では、ゲート絶縁膜５と直接接触する領域に空乏化しない第１金属膜６を形成し、この第１金属膜６として特定の材料を選択することで、ゲート電極１４ｂの空乏化を防止しつつ、ｐチャネル型ＭＩＳＦＥＴＱ１のしきい電圧を調整している。
【００４１】
ポリシリコン膜９は、ゲート電極１４ｂの加工を容易にする機能を有しているが、さらに、本実施の形態１では、ポリシリコン膜９にエッチング速度を調整する改質膜１１を容易に形成できる機能も有している。ポリシリコン膜９には改質膜１１が形成されているが、改質膜１１は、ゲート電極１４ｂのエッチング速度を速める機能を有するものである。つまり、ポリシリコン膜９のエッチング速度よりも改質膜１１のエッチング速度が速くなるように改質膜１１が形成されている。ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂに改質膜１１を形成する点が本発明の特徴の１つである。
【００４２】
改質膜１１は、ポリシリコン膜９にリンや砒素などのｎ型不純物を導入することにより形成されている。つまり、改質膜１１の主成分はポリシリコン膜であるが、このポリシリコン膜に不純物としてｎ型不純物を導入することにより改質膜１１を形成している。本実施の形態１では、ポリシリコン膜９にリンを導入して改質膜１１を形成している。ポリシリコン膜９にリンを導入すると、不純物を導入しないポリシリコン膜９に比べてエッチング速度が速くなる性質がある。この性質に着目して、本実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂに改質膜１１を設けている。これにより、後述するように、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａの材質の差および膜厚の差によるエッチング速度差を調整してゲート電極１４ｂのエッチングとゲート電極１４ａのエッチングとをほぼ同時に実施することができるのである。つまり、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂに改質膜１１を形成することによって、エッチング速度を調整することができるのである。
【００４３】
改質膜１１上のゲート電極１４ｂの表面には、コバルトシリサイド膜２０が形成されている。このコバルトシリサイド膜２０は、ゲート電極１４ｂの低抵抗化のために形成される。以上のように、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂは、第１金属膜６、第２金属膜８、ポリシリコン膜９、改質膜１１およびコバルトシリサイド膜２０の積層膜から形成されている。
【００４４】
次に、ゲート電極１４ｂの両側の側壁には、サイドウォール（スペーサ）１７が形成されており、このサイドウォール１７直下のｎ型ウェル４内には、一対の低濃度ｐ型不純物拡散領域１６が形成されている。低濃度ｐ型不純物拡散領域１６は、ホウ素（Ｂ）などのｐ型不純物をシリコン中に導入した領域であり、ゲート電極１４ｂに整合した半導体領域である。そして、低濃度ｐ型不純物拡散領域１６の外側には、一対の高濃度ｐ型不純物拡散領域１９が形成されている。高濃度ｐ型不純物拡散領域１９もホウ素（Ｂ）などのｐ型不純物をシリコン中に導入した領域であり、サイドウォール１７に整合した半導体領域である。この高濃度ｐ型不純物拡散領域１９は、低濃度ｐ型不純物拡散領域１６よりも深い領域まで形成されており、高濃度ｐ型不純物拡散領域１９の表面には、低抵抗化のためにコバルトシリサイド膜２０が形成されている。
【００４５】
一対の低濃度ｐ型不純物拡散領域１６の一方と一対の高濃度ｐ型不純物拡散領域１９の一方およびこの高濃度ｐ型不純物拡散領域１９上に形成されたコバルトシリサイド膜２０により、ｐチャネル型ＭＩＳＦＥＴＱ１のソース領域が形成される。同様に、一対の低濃度ｐ型不純物拡散領域１６の他方と一対の高濃度ｐ型不純物拡散領域１９の他方およびこの高濃度ｐ型不純物拡散領域１９上に形成されたコバルトシリサイド膜２０により、ｐチャネル型ＭＩＳＦＥＴＱ１のドレイン領域が形成される。
【００４６】
以上のようにして、半導体基板１のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴＱ１が形成されている。
【００４７】
次に、ｐ型ウェル３上に形成されているｎチャネル型ＭＩＳＦＥＴＱ２の構成について説明する。
【００４８】
ｎチャネル型ＭＩＳＦＥＴＱ２は、ｐ型ウェル３上にゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極１４ａが形成されている。ゲート絶縁膜５は、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から構成されている。高誘電率膜としては、例えば、ハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）が使用される。なお、ゲート絶縁膜５として、高誘電率膜の他に酸化シリコン膜を使用することもできる。
【００４９】
ゲート電極１４ａは、第２金属膜８、ポリシリコン膜９の積層膜から構成されている。そして、ポリシリコン膜９の表面にコバルトシリサイド膜２０が形成されている。ここで、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａは、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂと構成が相違しており、第１金属膜６および改質膜１１は形成されていない。第１金属膜６は、ｐチャネル型ＭＩＳＦＥＴＱ１のしきい値電圧を調整する膜であるため、ｎチャネル型ＭＩＳＦＥＴＱ２では使用しないのである。ｎチャネル型ＭＩＳＦＥＴＱ２のしきい値電圧を調整する機能を有する膜は、第２金属膜８である。
【００５０】
ゲート電極１４ａの最下層に形成されている第２金属膜８はゲート絶縁膜５と直接接触しており、ゲート電極１４ａのしきい値電圧を調整する機能を有している。この第２金属膜８を特定の金属膜とすることにより、ゲート電極１４ａの仕事関数を調整することができ、ｎチャネル型ＭＩＳＦＥＴＱ２のしきい値電圧を下げることが可能となる。すなわち、第２金属膜８はｎチャネル型ＭＩＳＦＥＴＱ２のしきい値を調整するものであり、シリコンの伝導帯近傍の仕事関数を有する材料から構成することが望ましい。具体的に、第２金属膜８は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。本実施の形態１では、第２金属膜８として、例えば、タンタルシリコンナイトライド膜（ＴａＳｉＮ膜）を使用している。なお、本実施の形態１における金属膜には、単体の金属からなる膜のほか、合金膜や金属を含む金属含有膜も含まれている。
【００５１】
第２金属膜８上には、ポリシリコン膜９が形成されている。このポリシリコン膜９は、ゲート電極１４ｂと同様にゲート電極１４ａの加工を容易にする機能を有している。つまり、ゲート電極１４ａをすべて金属膜から形成することもできるが、特定種類の金属膜を所定形状にエッチングすることは容易ではないため、加工の容易なポリシリコン膜９を第２金属膜８上に形成している。このことを考慮すると、ゲート電極１４ａをすべてポリシリコン膜９から構成することも考えられるが、ポリシリコン膜９はゲート電極１４ａに電圧を印加すると、ゲート絶縁膜５との境界で空乏化する性質がある。このため、ポリシリコン膜９をゲート絶縁膜５上に直接形成すると、実質的にポリシリコン膜９が空乏化した分だけ、ゲート絶縁膜５の膜厚が厚くなる。そこで、本実施の形態１では、ゲート絶縁膜５と直接接触する領域に空乏化しない第２金属膜８を形成し、この第２金属膜８として特定の材料を選択することで、ゲート電極１４ａの空乏化を防止しつつ、ｎチャネル型ＭＩＳＦＥＴＱ２のしきい電圧を調整している。
【００５２】
ここで、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａでは、ポリシリコン膜９に改質膜１１を形成していない。これは、ｐチャネル型ＭＩＳＦＥＴＱ１を構成するゲート電極１４ｂのエッチング速度と、ｎチャネル型ＭＩＳＦＥＴＱ２を構成するゲート電極１４ａのエッチング速度の差を調整するためである。すなわち、ｐチャネル型ＭＩＳＦＥＴＱ１を構成するゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２を構成するゲート電極１４ａの両方に改質膜１１を設けると、エッチング速度の差を調整することができないからである。このため、ｎチャネル型ＭＩＳＦＥＴＱ２を構成するゲート電極１４ａには、改質膜１１は設けられていない。
【００５３】
ポリシリコン膜９上のゲート電極１４ａの表面には、コバルトシリサイド膜２０が形成されている。このコバルトシリサイド膜２０は、ゲート電極１４ａの低抵抗化のために形成される。以上のように、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａは、第２金属膜８、ポリシリコン膜９およびコバルトシリサイド膜２０の積層膜から形成されている。
【００５４】
次に、ゲート電極１４ａの両側の側壁には、サイドウォール（スペーサ）１７が形成されており、このサイドウォール１７直下のｐ型ウェル３内には、一対の低濃度ｎ型１５が形成されている。低濃度ｎ型不純物拡散領域１５は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をシリコン中に導入した領域であり、ゲート電極１４ａに整合した半導体領域である。そして、低濃度ｎ型不純物拡散領域１５の外側には、一対の高濃度ｎ型不純物拡散領域１８が形成されている。高濃度ｎ型不純物拡散領域１８もリンや砒素などのｎ型不純物をシリコン中に導入した領域であり、サイドウォール１７に整合した半導体領域である。この高濃度ｎ型不純物拡散領域１８は、低濃度ｎ型不純物拡散領域１５よりも深い領域まで形成されており、高濃度ｎ型不純物拡散領域１８の表面には、低抵抗化のためにコバルトシリサイド膜２０が形成されている。
【００５５】
一対の低濃度ｎ型不純物拡散領域１５の一方と一対の高濃度ｎ型不純物拡散領域１８の一方およびこの高濃度ｎ型不純物拡散領域１８上に形成されたコバルトシリサイド膜２０により、ｎチャネル型ＭＩＳＦＥＴＱ２のソース領域が形成される。同様に、一対の低濃度ｎ型不純物拡散領域１５の他方と一対の高濃度ｎ型不純物拡散領域１８の他方およびこの高濃度ｎ型不純物拡散領域１８上に形成されたコバルトシリサイド膜２０により、ｎチャネル型ＭＩＳＦＥＴＱ２のドレイン領域が形成される。
【００５６】
以上のようにして、半導体基板１のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴＱ２が形成されている。
【００５７】
次に、本実施の形態１におけるＣＭＩＳＦＥＴの１つの特徴点について説明する。本実施の形態１におけるＣＭＩＳＦＥＴの１つの特徴は、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂの構成と、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａの構成が異なる点である。通常、ゲート電極１４ａ、１４ｂをポリシリコン膜から構成する場合には、しきい値電圧を調整するために導入される不純物に相違があるものの主成分としてポリシリコン膜を使用する点ではゲート電極１４ａとゲート電極１４ｂで共通する。このため、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａとは、ポリシリコン膜という同じ材質の膜で構成することができる。そして、同じポリシリコン膜を使用することができることから、１種類のポリシリコン膜を加工してゲート電極１４ａとゲート電極１４ｂを形成することができる。エッチングする際、ポリシリコン膜の膜厚が同じであるので、不純物の相違によるエッチング速度の差はあるもののｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａとを同時に加工することができる。
【００５８】
しかし、ゲート電極をポリシリコン膜から構成すると、ゲート絶縁膜とゲート電極の界面で発生する空乏化の影響により、ゲート絶縁膜の実質的な膜厚が増加する問題点が発生する。すなわち、ＭＩＳＦＥＴの微細化により、ゲート絶縁膜の薄膜化も要求されるが、ゲート絶縁膜の薄膜化を進めるとゲート電極の空乏化の影響が無視できなくなるのである。
【００５９】
そこで、ゲート電極をポリシリコン膜ではなく金属膜から構成することが考えられている。金属膜をゲート電極に使用する場合、ポリシリコン膜のように導入する不純物の種類を変えることによってしきい値電圧を調整することが困難である。したがって、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴでそれぞれのしきい値電圧の調整に適した別々の金属膜を使用する必要がある。このことから、本実施の形態１のようにｐチャネル型ＭＩＳＦＥＴＱ１では、第１金属膜６をしきい値電圧調整用の金属膜として使用し、ｎチャネル型ＭＩＳＦＥＴＱ２では、第２金属膜８をしきい値電圧調整用の金属膜として使用している。
【００６０】
このとき、第１金属膜６を形成した後に第２金属膜８を形成する場合、後述する製造方法で説明するように、ｐチャネル型ＭＩＳＦＥＴＱ１では第１金属膜６上に第２金属膜８が形成される構成となり、ｎチャネル型ＭＩＳＦＥＴＱ２は第２金属膜が形成される構成となる。したがって、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａでは、電極材料および膜厚が異なることになる。この後、ゲート電極１４ａ、１４ｂ上に導体膜としてポリシリコン膜を形成するが、このポリシリコン膜の膜厚は、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａで同じであるため、依然として、電極材料の相違および膜厚の相違が残存することになる。
【００６１】
この状態で、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａとを同時にエッチングしても、エッチング材料の相違およびエッチング膜厚の相違により同時に加工することが困難である。つまり、実施の形態１では、膜厚の薄いｎチャネル型ＭＩＳＦＥＴＱ２の方が早くエッチングが終了すると考えられる。すると、ｐチャネル型ＭＩＳＦＥＴＱ１を構成する膜厚の厚いゲート電極１４ｂのエッチングを終了するまで、ｎチャネル型ＭＩＳＦＥＴＱ２を構成する膜厚の薄いゲート電極１４ａがオーバエッチングされることになる。エッチングは、縦方向だけでなく横方向にも進むので、過剰なオーバエッチングが実施されると、ゲート電極１４ａのゲート長が設計値よりも細くなり規定の特性を得ることができなくなるおそれがある。
【００６２】
そこで、本実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱ１を構成する膜厚の厚いゲート電極１４ｂにおいて、ポリシリコン膜９に改質膜１１を形成している。改質膜１１には、リンが不純物として導入されているので、エッチング速度を速める効果を得ることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱ２を構成するゲート電極１４ａのポリシリコン膜９のエッチング速度よりも、ｐチャネル型ＭＩＳＦＥＴＱ１を構成するゲート電極１４ｂの改質膜１１のエッチング速度が速くなる。したがって、改質膜１１を設けることにより、電極材料の相違および膜厚の相違によるエッチング差を緩和するようにエッチングすることができる。すなわち、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜および異なる膜厚のゲート電極を構成する場合であっても、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同時に加工できるという顕著な効果を得ることができるのである。
【００６３】
特に、ｐチャネル型ＭＩＳＦＥＴＱ１を構成するゲート電極１４ｂの一部として、リンを不純物として導入した改質膜１１を形成する点は斬新な構成といえる。通常、ｐチャネル型ＭＩＳＦＥＴのゲート電極をポリシリコン膜から構成する場合、ポリシリコン膜には、リンなどのｎ型不純物ではなく、ホウ素などのｐ型不純物を導入してしきい値電圧を調整している。つまり、ｐチャネル型ＭＩＳＦＥＴを構成するゲート電極としてホウ素を導入したポリシリコン膜を使用することが一般的である。
【００６４】
これに対し、本実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱ１にもかかわらず、ゲート電極１４ｂの一部を構成する膜としてリンを導入したポリシリコン膜９（改質膜１１）を使用している点が斬新である。このような構成をとるのは、本実施の形態１では、改質膜１１がｐチャネル型ＭＩＳＦＥＴＱ１のしきい値電圧を調整するために設けられているものではなく、エッチング速度を速めるために設けられているからである。本実施の形態１では、図２に示すように、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂがｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａに比べて、第１金属膜６と第２金属膜８を積層する分だけ膜厚が厚くなっている。このため、ほぼ同時にエッチングを終了するためには、ｐチャネル型ＭＩＳＦＥＴＱ１を構成するゲート電極１４ｂのエッチング速度を高める必要があり、ゲート電極１４ｂに改質膜１１を設けることにより実現している。
【００６５】
以上のようにして、本実施の形態１におけるＣＭＩＳＦＥＴが構成されている。続いて、ＣＭＩＳＦＥＴを接続する配線構造について図２を参照しながら説明する。
【００６６】
図２において、ｐチャネル型ＭＩＳＦＥＴＱ１およびｎチャネル型ＭＩＳＦＥＴＱ２を覆うように酸化シリコン膜２１が形成されている。この酸化シリコン膜２１は、例えば、酸化シリコン膜から形成されている。そして、この酸化シリコン膜２１を貫通するように複数のコンタクトホールＣＮＴが形成されている。この複数のコンタクトホールＣＮＴは、ｐチャネル型ＭＩＳＦＥＴＱ１およびｎチャネル型ＭＩＳＦＥＴＱ２のソース領域およびドレイン領域に達するように形成されている。
【００６７】
コンタクトホールＣＮＴの内部には、チタン／窒化チタン膜２２ａおよびタングステン膜２２ｂからなる積層膜が埋め込まれており、プラグＰＬＧが形成されている。プラグＰＬＧが形成されている酸化シリコン膜２１上には、配線Ｌ１が形成されている。配線Ｌ１は、例えば、チタン／窒化チタン膜２３ａ、アルミニウム膜２３ｂおよびチタン／窒化チタン膜２３ｃの積層膜から形成されている。この第１配線層である配線Ｌ１上にも層間絶縁膜を介して多層配線が形成されているが、本明細書での説明は省略する。
【００６８】
本実施の形態１におけるＣＭＩＳＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。
【００６９】
まず、図３に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１を用意する。このとき、半導体基板１は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１のＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域２を形成している。すなわち、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。
【００７０】
次に、素子分離領域２で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル４を形成する。ｐ型ウェル３は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１に導入することで形成される。
【００７１】
続いて、ｐ型ウェル３の表面領域およびｎ型ウェル４の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００７２】
次に、図４に示すように、半導体基板１上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、酸化シリコン膜より誘電率の高い高誘電率膜から形成することができる。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜５として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜５の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜５として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００７３】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００７４】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に代えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。本実施の形態１では、高誘電率膜の１つであるハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）を使用している。このハフニウムシリコンオキシナイトライド膜の膜厚は、例えば、約２ｎｍである。
【００７５】
なお、ゲート絶縁膜５は、例えば、酸化シリコン膜から形成することもできる。この酸化シリコン膜は、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜５は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜５を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜５と半導体基板１との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜５のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜５に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１の表面に酸化シリコン膜からなるゲート絶縁膜５を形成した後、窒素を含む雰囲気中で半導体基板１を熱処理し、ゲート絶縁膜５と半導体基板１との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００７６】
続いて、図５に示すように、ゲート絶縁膜５上に第１金属膜６を形成する。第１金属膜６は、仕事関数がｐチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第１金属膜６は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。本実施の形態１では、第１金属膜６として、例えば、窒化チタン膜（ＴｉＮ膜）を使用している。窒化チタン膜は、例えば、スパッタリング法を使用することにより形成でき、その膜厚は、例えば、約３０ｎｍである。
【００７７】
次に、図６に示すように、第１金属膜６上にレジスト膜７を塗布した後、フォトリソグラフィ技術を使用してレジスト膜７をパターニングする。レジスト膜７のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域を覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域を露出するように行なわれる。
【００７８】
そして、図７に示すように、パターニングしたレジスト膜７をマスクとしたウェットエッチングにより、露出している第１金属膜６を除去する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域に露出している第１金属膜６を除去する。その後、パターニングしたレジスト膜７を除去する。
【００７９】
続いて、図８に示すように、半導体基板１上に第２金属膜８を形成する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６上に第２金属膜８が形成され、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜５上に第２金属膜８が形成される。この第２金属膜８は、仕事関数がｎチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第２金属膜８は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。本実施の形態１では、第２金属膜８として、例えば、タンタルシリコンナイトライド膜（ＴａＳｉＮ膜）を使用している。タンタルシリコンナイトライド膜の膜厚は、例えば、約３０ｎｍである。
【００８０】
以上のようにして、本実施の形態１では、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域で、異なる金属材料をゲート絶縁膜５上に形成している。これにより、ｎチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれに適する材料を用いてしきい値電圧を調整することができる。つまり、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するため、ｐチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜５上に第１金属膜６を形成している。一方、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するため、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜５上に第２金属膜８を形成している。このとき、半導体基板１上に第１金属膜６を形成した後に、第２金属膜８を形成しているので、ｐチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜５上に第１金属膜６と第２金属膜８の積層膜が形成され、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜５上に第２金属膜８が形成された構成となっている。したがって、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜（第１金属膜６と第２金属膜８）の膜厚は、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜（第２金属膜８）の膜厚に比べて厚くなっている。
【００８１】
次に、図９に示すように、第２金属膜８上にポリシリコン膜９を形成する。ポリシリコン膜９は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができ、その膜厚は、例えば、約１５０ｎｍである。なお、ポリシリコン膜９の代わりにアモルファスシリコン膜を形成してもよい。このようにして、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６、第２金属膜８およびポリシリコン膜９の積層膜が形成され、ｎチャネル型ＭＩＳＦＥＴ形成領域では、第２金属膜８とポリシリコン膜９の積層膜が形成される。このため、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚が異なる。
【００８２】
続いて、図１０に示すように、ポリシリコン膜９上にレジスト膜１０を塗布した後、フォトリソグラフィ技術を用いてレジスト膜１０をパターニングする。レジスト膜１０のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域を露出し、ｎチャネル型ＭＩＳＦＥＴ形成領域を覆うように行なわれる。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域に露出しているポリシリコン膜９に改質処理を実施することにより、改質膜１１を形成する。改質膜１１は、例えば、ポリシリコン膜９にリン（ｎ型不純物）を導入することにより形成される。つまり、ｐチャネル型ＭＩＳＦＥＴ形成領域では、イオン注入法を用いてポリシリコン膜９にリンを導入することにより、リンを導入したポリシリコン膜９よりなる改質膜１１が形成される。
【００８３】
この改質膜１１は、第１金属膜６によるしきい値電圧の調整を妨げないようにするため、あまり深い領域まで形成しないことが望ましい。具体的には、第１金属膜６上に形成されている第２金属膜８に接しないように浅く形成することが望ましい。さらに、改質膜１１が第１金属膜６によるしきい値電圧の調整を妨げないようにするために、改質膜１１と第２金属膜８の間にポリシリコン膜９とは材料が異なる中間層を挿入することも有効である。
【００８４】
次に、レジスト膜１０を除去した後、図１１に示すように、半導体基板１上に反射防止膜１２を形成する。そして、反射防止膜１２上にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。このパターニングにより、レジスト膜１３ａおよびレジスト膜１３ｂを残存させる。つまり、パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ａが残るように行なわれ、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ｂが残るように行なわれる。
【００８５】
続いて、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域でゲート電極を加工するプラズマエッチングを実施する。ゲート電極のエッチング加工は、エッチング条件の異なる複数のステップで実施することが一般的である。本実施の形態１では、３段階のステップでゲート電極を加工する例を示す。
【００８６】
まず、図１２に示すように、レジスト膜１３ａ、１３ｂをマスクにして反射防止膜１２をエッチングする（第１エッチングステップ）。このエッチングは、例えば、塩素と酸素からなる混合ガスを使用したプラズマエッチングで実施することができる。ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２は、ほぼ同じ膜厚であるので、ほぼ同時に加工することができる。
【００８７】
次に、図１３に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、改質膜１１とポリシリコン膜９をエッチングし、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ポリシリコン膜９をエッチングする（第２エッチングステップ）。ここで、ｐチャネル型ＭＩＳＦＥＴ形成領域には改質膜１１が形成されており、ｎチャネル型ＭＩＳＦＥＴ形成領域には改質膜１１が形成されていないので、エッチング条件を適切に選べば両領域の間でエッチング速度に差を生じさせることができる。本実施の形態１では、ポリシリコン膜９にリンをイオン注入することにより改質膜１１を形成している。
【００８８】
そこで、例えば、アルゴン、臭化水素および塩素からなる混合ガスを使用してプラズマエッチングを実施すると、改質膜１１のエッチング速度をポリシリコン膜９のエッチング速度よりも速くすることができる。つまり、ポリシリコン膜９にリンを導入することにより、リンを導入しないポリシリコン膜９に比べてエッチング速度を速くすることができるのである。このため、図１３に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。
【００８９】
すなわち、ｐチャネル型ＭＩＳＦＥＴ形成領域は、第１金属膜６、第２金属膜８および改質膜１１（一部ポリシリコン膜９が存在する）の積層膜から形成され、ｎチャネル型ＭＩＳＦＥＴ形成領域は、第２金属膜８とポリシリコン膜９から形成されている。このため、ｐチャネル型ＭＩＳＦＥＴ形成領域に改質膜１１を形成しない場合、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でポリシリコン膜９が同時にエッチングされることになる。すると、ポリシリコン膜９をエッチングした後、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６と第２金属膜８の積層膜が残存し、ｎチャネル型ＭＩＳＦＥＴ形成領域では、第２金属膜８が残存することになる。したがって、ｐチャネル型ＭＩＳＦＥＴ形成領域に残存する総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域に残存する総膜厚にかなりの差が生じることになる。すると、ｐチャネル型ＭＩＳＦＥＴ形成領域で実施される第１金属膜６と第２金属膜８のエッチングと、ｎチャネル型ＭＩＳＦＥＴ形成領域で実施される第２金属膜８のエッチングとをほぼ同時に終了することが困難になる。
【００９０】
そこで、本実施の形態１では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜９に改質膜１１を形成している。改質膜１１は、ポリシリコン膜９にリンを導入することにより形成されている。このように構成された改質膜１１は、リンを導入していないポリシリコン膜９よりもエッチング速度が速くなる性質がある。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。これにより、第２エッチングステップを終了すると、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６と第２金属膜８が残存し、ｎチャネル型ＭＩＳＦＥＴ形成領域では、第２金属膜８と一部のポリシリコン膜９が残存することになる。したがって、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚の差が緩和される。
【００９１】
続いて、図１４に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６と第２金属膜８をエッチングすると同時に、ｎチャネル型ＭＩＳＦＥＴ形成領域では、残存するポリシリコン膜９と第２金属膜８をエッチングする（第３エッチングステップ）。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とは、材料が異なるが総膜厚はほぼ等しくなっている。このため、エッチング材料間でエッチング速度に差を生じないようにすれば、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができる。この後、レジスト膜１３ａ、１３ｂと反射防止膜１２をアッシング技術と洗浄技術で除去することにより、ゲート電極１４ａとゲート電極１４ｂをほぼ同時に形成することができる。
【００９２】
以上のことから、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部を改質することで、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を同時にエッチングする際、エッチング速度差を生じさせることができる。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる膜厚のゲート電極材料を用いることにより生じるエッチング速度差を、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部を改質することで生じるエッチング速度差で補完する（吸収する）ことができる。このため、容易に、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同時にエッチングすることができる。このことから、加工工程を簡略化することができ、フォトリソグラフィ技術による合わせずれの低減および半導体装置の製造コストを低減することができる。つまり、改質膜１１を形成するには、ｐチャネル型ＭＩＳＦＥＴ形成領域を露出するフォトリソグラフィ技術が使用されるが、このパターニングにはゲート電極自体の加工のように微細加工を要求されるものではないので、改質膜１１を形成する工程を追加しても半導体装置の製造工程をそれほど複雑化させることはない。それよりも、改質膜１１を設けることで、異なる膜厚で、かつ、異なる材料のゲート電極を同時に加工できるという顕著な効果を得ることができる利点の方が大きい。
【００９３】
ここで、改質膜１１のエッチング速度は、ポリシリコン膜９に導入するリンの濃度および改質膜１１の膜厚によって調整することができる。つまり、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存するが、この残存するポリシリコン膜９の膜厚は、改質膜１１に導入するリンの濃度および改質膜１１の膜厚で調整することができる。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜において、材料が異なることによるエッチング速度の差が生じる場合であっても、この差をｎチャネル型ＭＩＳＦＥＴ形成領域に残存するポリシリコン膜９の膜厚で調整することができる。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域に残存するポリシリコン膜９と第２金属膜８の総膜厚は、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１金属膜６と第２金属膜８を合わせた膜厚とほぼ同じにする必要はなく、第３エッチングステップにおける第１金属膜６、第２金属膜８およびポリシリコン膜９のエッチング速度差を考慮して、残存するポリシリコン膜９の膜厚を調整することができる。このようにすることで、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極１４ａとゲート電極１４ｂをほぼ同時に形成することができる。
【００９４】
さらに、ゲート絶縁膜５でエッチングを止めることができるように、第３エッチングステップでは、ゲート絶縁膜５のエッチング速度が小さい必要がある。具体的に、このようなエッチングは、アルゴン、臭化水素および塩素からなる混合ガスを使用したプラズマエッチングで実現できる。以上のように、第２エッチングステップの開始前は、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚が異なっていても、第３エッチングステップを開始する際には、この膜厚差が緩和されている。このため、ゲート電極１４ａとゲート電極１４ｂをほぼ同時に形成することができ、エッチング加工マージンを広げることができるようになる。なお、本発明は、エッチングステップ数や混合ガスの種類などのエッチング条件は上述した例に限定されず、エッチング条件の異なる場合であっても同様の効果を得ることができる。
【００９５】
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極１４ａに整合した浅い低濃度ｎ型不純物拡散領域１５を形成する。浅い低濃度ｎ型不純物拡散領域１５は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅い低濃度ｐ型不純物拡散領域１６を形成する。浅い低濃度ｐ型不純物拡散領域１６は、ｐチャネル型ＭＩＳＦＥＴのゲート電極１４ｂに整合して形成される。この浅い低濃度ｐ型不純物拡散領域１６は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００９６】
次に、半導体基板１上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、図１６に示すように、酸化シリコン膜を異方性エッチングすることにより、サイドウォール１７をゲート電極１４ａ、１４ｂの側壁に形成する。サイドウォール１７は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【００９７】
続いて、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１７に整合した深い高濃度ｎ型不純物拡散領域１８を形成する。深い高濃度ｎ型不純物拡散領域１８は、半導体領域である。この深い高濃度ｎ型不純物拡散領域１８と浅い低濃度ｎ型不純物拡散領域１５によってソース領域が形成される。同様に、深い高濃度ｎ型不純物拡散領域１８と浅い低濃度ｎ型不純物拡散領域１５によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度ｎ型不純物拡散領域１５と深い高濃度ｎ型不純物拡散領域１８で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００９８】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１７に整合した深い高濃度ｐ型不純物拡散領域１９を形成する。この深い高濃度ｐ型不純物拡散領域１９と浅い低濃度ｐ型不純物拡散領域１６によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【００９９】
このようにして、深い高濃度ｎ型不純物拡散領域１８および深い高濃度ｐ型不純物拡散領域１９を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１００】
その後、半導体基板１上にコバルト膜を形成する。このとき、ゲート電極１４ａ、１４ｂに直接接するようにコバルト膜が形成される。同様に、深い高濃度ｎ型不純物拡散領域１８および深い高濃度ｐ型不純物拡散領域１９にもコバルト膜が直接接する。
【０１０１】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、図１８に示すように、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極１４ａの一部を構成するポリシリコン膜９とコバルト膜を反応させて、コバルトシリサイド膜２０を形成する。同様に、ゲート電極１４ｂの一部を構成する改質膜１１とコバルト膜を反応させて、コバルトシリサイド膜２０を形成する。コバルトシリサイド膜２０は、ゲート電極１４ａ、１４ｂの低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度ｎ型不純物拡散領域１８および深い高濃度ｐ型不純物拡散領域１９の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜２０が形成される。このため、深い高濃度ｎ型不純物拡散領域１８および深い高濃度ｐ型不純物拡散領域１９においても低抵抗化を図ることができる。
【０１０２】
そして、未反応のコバルト膜は、半導体基板１上から除去される。なお、本実施の形態１では、コバルトシリサイド膜２０を形成するように構成しているが、例えば、コバルトシリサイド膜２０に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１上にｐチャネル型ＭＩＳＦＥＴＱ１とｎチャネル型ＭＩＳＦＥＴＱ２を形成することができる。
【０１０３】
次に、配線工程について説明する。図２に示すように、半導体基板１の主面上に層間絶縁膜となる酸化シリコン膜２１を形成する。この酸化シリコン膜２１は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜２１の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１０４】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜２１にコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜２１上にチタン／窒化チタン膜２２ａを形成する。チタン／窒化チタン膜２２ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜２２ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０５】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１の主面の全面にタングステン膜２２ｂを形成する。このタングステン膜２２ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜２１上に形成された不要なチタン／窒化チタン膜２２ａおよびタングステン膜２２ｂを例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１０６】
次に、酸化シリコン膜２１およびプラグＰＬＧ上にチタン／窒化チタン膜２３ａ、銅を含有するアルミニウム膜２３ｂ、チタン／窒化チタン膜２３ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態におけるＣＭＩＳＦＥＴ（半導体装置）を形成することができる。
【０１０７】
本実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂを第１金属膜６、第２金属膜８、ポリシリコン膜９、改質膜１１およびコバルトシリサイド膜２０から構成し、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａを第２金属膜８、ポリシリコン膜９およびコバルトシリサイド膜２０から構成している。ただし、この構成に限らず、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極１４ａを第１金属膜６、第２金属膜８、ポリシリコン膜９、改質膜１１およびコバルトシリサイド膜２０から構成し、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極１４ｂを第２金属膜８、ポリシリコン膜９およびコバルトシリサイド膜２０から構成してもよい。この場合、第１金属膜６は、仕事関数がｎチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第１金属膜６は、タンタルシリコンナイトライド膜（ＴａＳｉＮ膜）から形成される。一方、第２金属膜８は、仕事関数がｐチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第２金属膜８は、窒化チタン膜（ＴｉＮ膜）から形成される。なお、製造工程は、図３〜図１８において、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域とを入れ替えたものとなる。
【０１０８】
（実施の形態２）
前記実施の形態１では、改質膜としてポリシリコン膜にリンを導入することにより、リンを導入しないポリシリコン膜よりもエッチング速度を速くする例について説明している。これにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる膜厚の異なるゲート電極材料を用いることにより生じるエッチング速度差を、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部を改質することで生じるエッチング速度差で補完することができるとしている。
【０１０９】
これに対し、本実施の形態２では、改質膜としてポリシリコン膜にホウ素を導入することにより、ホウ素を導入しないポリシリコン膜よりもエッチング速度を遅くする例について説明する。これにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる膜厚の異なるゲート電極材料を用いることにより生じるエッチング速度差を、ｎチャネル型ＭＩＳＦＥＴのゲート電極の一部を改質することで生じるエッチング速度差で補完することができるものである。
【０１１０】
図１９は、本実施の形態２におけるＣＭＩＳＦＥＴの構成を示す断面図である。図１９は、前記実施の形態１におけるＣＭＩＳＦＥＴの構成を示す図２とほぼ同様の構成をしているため、異なる構成について説明する。
【０１１１】
本実施の形態２におけるＣＭＩＳＦＥＴが前記実施の形態１におけるＣＭＩＳＦＥＴと異なる点は、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極３２ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３２ａの構成である。
【０１１２】
図１９において、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極３２ｂは、ゲート絶縁膜５上に形成された第１金属膜６とこの第１金属膜６上に形成された第２金属膜８を有している。そして、この第２金属膜８上にポリシリコン膜９が形成され、ポリシリコン膜９の表面にコバルトシリサイド膜２０が形成されている。ポリシリコン膜９には改質膜が形成されていない点が前記実施の形態１と異なる点である。第１金属膜６は、前記実施の形態１と同様に、仕事関数がｐチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第１金属膜６は、窒化チタン膜（ＴｉＮ膜）から形成される。第２金属膜８は、前記実施の形態１と同様に、仕事関数がｎチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第２金属膜８は、タンタルシリコンナイトライド膜から形成される。
【０１１３】
一方、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３２ａは、ゲート絶縁膜５上に形成された第２金属膜８とこの第２金属膜８上に形成されたポリシリコン膜９を有している。そして、このポリシリコン膜９に改質膜３１が形成され、改質膜３１の表面にコバルトシリサイド膜２０が形成されている。ポリシリコン膜９に改質膜３１が形成されている点が前記実施の形態１と異なる点である。
【０１１４】
この改質膜３１は、ポリシリコン膜９にホウ素を導入して形成された膜である。ポリシリコン膜９にホウ素を導入すると、ポリシリコン膜９にホウ素を導入しない膜に比べてエッチング速度が遅くなるという性質がある。この性質を利用して、本実施の形態２では、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３２ａに改質膜３１を形成している。すなわち、図１９に示すように、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極３２ｂの総膜厚の方が、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３２ａの総膜厚よりも厚くなっている。したがって、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３２ａに改質膜３１を形成しない場合には、ゲート電極３２ａおよびゲート電極３２ｂのポリシリコン膜９がほぼ同じ膜厚であることから、同時にエッチングされる。このため、ポリシリコン膜９をエッチングした後、ｐチャネル型ＭＩＳＦＥＴ形成領域には、第１金属膜６と第２金属膜８からなる積層膜が残存する一方、ｎチャネル型ＭＩＳＦＥＴ形成領域には、第２金属膜８が残存することになる。この場合、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜（第１金属膜６と第２金属膜８）の膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜（第２金属膜８）の膜厚が異なることから、ほぼ同時にエッチングを終了してゲート電極３２ａとゲート電極３２ｂを形成することは困難となる。
【０１１５】
そこで、本実施の形態２では、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜９にホウ素を導入して改質膜３１を形成している。これにより、改質膜３１のエッチング速度をポリシリコン膜９のエッチング速度よりも遅くすることができる。つまり、ポリシリコン膜９にホウ素を導入することにより、ホウ素を導入しないポリシリコン膜９に比べてエッチング速度を遅くすることができるのである。このため、ｐチャネル型ＭＩＳＦＥＴ形成領域において、ポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、改質膜３１とポリシリコン膜９がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極１４ａとゲート電極１４ｂをほぼ同時に形成することができる。
【０１１６】
次に、本実施の形態２におけるＣＭＩＳＦＥＴの製造方法について説明する。図３から図９に示す工程は前記実施の形態１と同様である。そして、図２０に示すように、ポリシリコン膜９上にレジスト膜３０を塗布した後、フォトリソグラフィ技術を用いてレジスト膜３０をパターニングする。レジスト膜３０のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域を露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域を覆うように行なわれる。続いて、ｎチャネル型ＭＩＳＦＥＴ形成領域に露出しているポリシリコン膜９に改質処理を実施することにより、改質膜３１を形成する。改質膜３１は、例えば、ポリシリコン膜９にホウ素（ｐ型不純物）を導入することにより形成される。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域では、イオン注入法を用いてポリシリコン膜９にホウ素を導入することにより、ホウ素を導入したポリシリコン膜９よりなる改質膜３１が形成される。
【０１１７】
この改質膜１１は、第１金属膜６によるしきい値電圧の調整を妨げないようにするため、あまり深い領域まで形成しないことが望ましい。具体的には、第２金属膜８に接しないように浅く形成することが望ましい。さらに、改質膜３１が第２金属膜８によるしきい値電圧の調整を妨げないようにするために、改質膜３１と第２金属膜８の間にポリシリコン膜９とは材料が異なる中間層を挿入することも有効である。
【０１１８】
次に、レジスト膜３０を除去した後、図２１に示すように、半導体基板１上に反射防止膜１２を形成する。そして、反射防止膜１２上にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。このパターニングにより、レジスト膜１３ａおよびレジスト膜１３ｂを残存させる。つまり、パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ａが残るように行なわれ、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ｂが残るように行なわれる。
【０１１９】
続いて、図２２に示すように、レジスト膜１３ａ、１３ｂをマスクにして反射防止膜１２をエッチングする（第１エッチングステップ）。このエッチングは、例えば、塩素と酸素からなる混合ガスを使用したプラズマエッチングで実施することができる。ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２は、ほぼ同じ膜厚であるので、ほぼ同時に加工することができる。
【０１２０】
次に、図２３に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、ポリシリコン膜９をエッチングし、ｎチャネル型ＭＩＳＦＥＴ形成領域では、改質膜３１とポリシリコン膜９をエッチングする（第２エッチングステップ）。ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域には改質膜３１が形成されており、ｐチャネル型ＭＩＳＦＥＴ形成領域には改質膜３１が形成されていないので、エッチング条件を適切に選べば両領域の間でエッチング速度に差を生じさせることができる。
【０１２１】
そこで、例えば、アルゴン、臭化水素および塩素からなる混合ガスを使用してプラズマエッチングを実施すると、改質膜３１のエッチング速度をポリシリコン膜９のエッチング速度よりも遅くすることができる。つまり、ポリシリコン膜９にホウ素を導入することにより、ホウ素を導入しないポリシリコン膜９に比べてエッチング速度を遅くすることができるのである。このため、図２３に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域において、ポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。
【０１２２】
続いて、図２４に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６と第２金属膜８をエッチングすると同時に、ｎチャネル型ＭＩＳＦＥＴ形成領域では、残存するポリシリコン膜９と第２金属膜８をエッチングする（第３エッチングステップ）。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とは、材料が異なるが総膜厚はほぼ等しくなっている。このため、エッチング材料間でエッチング速度に差を生じないようにすれば、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができる。この後、レジスト膜１３ａ、１３ｂと反射防止膜１２をアッシング技術と洗浄技術で除去することにより、ゲート電極１４ａとゲート電極１４ｂをほぼ同時に形成することができる。
【０１２３】
ここで、改質膜３１のエッチング速度は、ポリシリコン膜９に導入するホウ素の濃度および改質膜３１の膜厚によって調整することができる。つまり、ｐチャネル型ＭＩＳＦＥＴ形成領域において、ポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存するが、この残存するポリシリコン膜９の膜厚は、改質膜３１に導入するホウ素の濃度および改質膜３１の膜厚で調整することができる。
【０１２４】
つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域に残存するポリシリコン膜９と第２金属膜８の総膜厚は、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１金属膜６と第２金属膜８を合わせた膜厚とほぼ同じにする必要はなく、第３エッチングステップにおける第１金属膜６、第２金属膜８およびポリシリコン膜９のエッチング速度差を考慮して、残存するポリシリコン膜９の膜厚を調整することができる。このようにすることで、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極１４ａとゲート電極１４ｂをほぼ同時に形成することができる。その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態２におけるＣＭＩＳＦＥＴを製造することができる。
【０１２５】
なお、前記実施の形態１の構成と本実施の形態２の構成を組み合わせてもよい。ｐチャネル型ＭＩＳＦＥＴのゲート電極を、第１金属膜６、第２金属膜８、ポリシリコン膜９、改質膜１１（リン導入）およびコバルトシリサイド膜２０から構成する。一方、ｎチャネル型ＭＩＳＦＥＴのゲート電極を、第２金属膜８、ポリシリコン膜９、改質膜３１（ホウ素導入）およびコバルトシリサイド膜２０から構成する。このように構成することで、改質膜１１によるエッチング速度の高速化および改質膜３１によるエッチング速度の遅延化を実現することができるので、チャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差をさらに緩和することができる。
【０１２６】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部およびｎチャネル型ＭＩＳＦＥＴのゲート電極の一部にポリシリコン膜を使用し、改質膜としてポリシリコン膜に不純物を導入する例について説明した。本実施の形態３では、ポリシリコン膜の代わりに金属膜を使用し、改質膜としてこの金属膜の表面を窒化処理する例について説明する。
【０１２７】
図２５は、本実施の形態３におけるＣＭＩＳＦＥＴの構成を示す断面図である。図２５は、前記実施の形態１におけるＣＭＩＳＦＥＴの構成を示す図２とほぼ同様の構成をしているため、異なる構成について説明する。
【０１２８】
本実施の形態３におけるＣＭＩＳＦＥＴが前記実施の形態１におけるＣＭＩＳＦＥＴと異なる点は、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極３８ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３８ａの構成である。
【０１２９】
図２５において、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極３８ｂは、ゲート絶縁膜５上に形成された第１金属膜６とこの第１金属膜６上に形成された第２金属膜８を有している。そして、この第２金属膜８上にタングステン膜３５が形成されている。ポリシリコン膜９に代えてタングステン膜３５を形成している点が前記実施の形態１と異なる点である。第１金属膜６は、前記実施の形態１と同様に、仕事関数がｐチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第１金属膜６は、窒化チタン膜（ＴｉＮ膜）から形成される。第２金属膜８は、前記実施の形態１と同様に、仕事関数がｎチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第２金属膜８は、タンタルシリコンナイトライド膜から形成される。
【０１３０】
一方、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３８ａは、ゲート絶縁膜５上に形成された第２金属膜８とこの第２金属膜８上に形成されたタングステン膜３５を有している。そして、このタングステン膜３５に改質膜３７が形成されている。タングステン膜３５に改質膜３７が形成されている点が前記実施の形態１と異なる点である。
【０１３１】
この改質膜３７は、タングステン膜３５の表面に窒化処理を実施して形成された窒化タングステン膜である。窒化タングステン膜３７は、タングステン膜３５に比べてエッチング速度が遅くなるという性質がある。この性質を利用して、本実施の形態３では、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３８ａに改質膜３７を形成している。このため、ｐチャネル型ＭＩＳＦＥＴ形成領域において、タングステン膜３５をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、改質膜３７とタングステン膜３５がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極３８ａとゲート電極３８ｂをほぼ同時に形成することができる。
【０１３２】
次に、本実施の形態３におけるＣＭＩＳＦＥＴの製造方法について説明する。図３から図８に示す工程は前記実施の形態１と同様である。その後、図２６に示すように、第２金属膜８上にタングステン膜３５を形成する。タングステン膜３５は、例えば、ＣＶＤ法を使用して形成することができる。
【０１３３】
そして、タングステン膜３５上にレジスト膜３６を塗布した後、フォトリソグラフィ技術を用いてレジスト膜３６をパターニングする。レジスト膜３６のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域を露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域を覆うように行なわれる。続いて、ｎチャネル型ＭＩＳＦＥＴ形成領域に露出しているタングステン膜３５に改質処理を実施することにより、改質膜３７を形成する。改質膜３７は、例えば、窒素を含む雰囲気中でプラズマ処理、電子線照射、あるいは、紫外線照射などを施すことによりタングステン膜３５の表面を窒化することにより形成される。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域では、タングステン膜３５の表面を窒化することにより、窒化タングステンよりなる改質膜３７が形成される。
【０１３４】
次に、レジスト膜３６を除去した後、図２７に示すように、半導体基板１上に反射防止膜１２を形成する。そして、反射防止膜１２上にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。このパターニングにより、レジスト膜１３ａおよびレジスト膜１３ｂを残存させる。つまり、パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ａが残るように行なわれ、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ｂが残るように行なわれる。
【０１３５】
続いて、図２８に示すように、レジスト膜１３ａ、１３ｂをマスクにして反射防止膜１２をエッチングする（第１エッチングステップ）。このエッチングは、例えば、塩素と酸素からなる混合ガスを使用したプラズマエッチングで実施することができる。ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２は、ほぼ同じ膜厚であるので、ほぼ同時に加工することができる。
【０１３６】
次に、図２９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、タングステン膜３５をエッチングし、ｎチャネル型ＭＩＳＦＥＴ形成領域では、改質膜３７とタングステン膜３５をエッチングする（第２エッチングステップ）。ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域には改質膜３７が形成されており、ｐチャネル型ＭＩＳＦＥＴ形成領域には改質膜３７が形成されていないので、エッチング条件を適切に選べば両領域の間でエッチング速度に差を生じさせることができる。
【０１３７】
つまり、タングステン膜３５の表面に窒化タングステン膜を形成することにより、タングステン膜３５に比べてエッチング速度を遅くすることができるのである。このため、図２９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域において、タングステン膜３５をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、タングステン膜３５がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。
【０１３８】
続いて、図３０に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６と第２金属膜８をエッチングすると同時に、ｎチャネル型ＭＩＳＦＥＴ形成領域では、残存するタングステン膜３５と第２金属膜８をエッチングする（第３エッチングステップ）。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とは、材料が異なるが総膜厚はほぼ等しくなっている。このため、エッチング材料間でエッチング速度に差を生じないようにすれば、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができる。この後、レジスト膜１３ａ、１３ｂと反射防止膜１２をアッシング技術と洗浄技術で除去することにより、ゲート電極３８ａとゲート電極３８ｂをほぼ同時に形成することができる。
【０１３９】
ここで、改質膜３７のエッチング速度は、窒化タングステン膜の膜厚によって調整することができる。つまり、ｐチャネル型ＭＩＳＦＥＴ形成領域において、タングステン膜３５をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、タングステン膜３５がすべてエッチングされずに一部が残存するが、この残存するタングステン膜３５の膜厚は、改質膜３７を構成する窒化タングステンの膜厚で調整することができる。
【０１４０】
つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域に残存するタングステン膜３５と第２金属膜８の総膜厚は、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１金属膜６と第２金属膜８を合わせた膜厚とほぼ同じにする必要はなく、第３エッチングステップにおける第１金属膜６、第２金属膜８およびタングステン膜３５のエッチング速度差を考慮して、残存するタングステン膜３５の膜厚を調整することができる。このようにすることで、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極３８ａとゲート電極３８ｂをほぼ同時に形成することができる。その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態３におけるＣＭＩＳＦＥＴを製造することができる。
【０１４１】
（実施の形態４）
本実施の形態４では、ｐチャネル型ＭＩＳＦＥＴのゲート電極を第１金属膜と第２金属膜から構成し、ｎチャネル型ＭＩＳＦＥＴのゲート電極を第２金属膜と改質膜４１から構成する例について説明する。すなわち、本実施の形態４では、ゲート電極にポリシリコン膜やタングステン膜を使用せず、しきい値電圧を調整するための金属膜からゲート電極を形成する例について説明する。
【０１４２】
図３１は、本実施の形態４におけるＣＭＩＳＦＥＴの構成を示す断面図である。図３１は、前記実施の形態１におけるＣＭＩＳＦＥＴの構成を示す図２とほぼ同様の構成をしているため、異なる構成について説明する。
【０１４３】
本実施の形態４におけるＣＭＩＳＦＥＴが前記実施の形態１におけるＣＭＩＳＦＥＴと異なる点は、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極４２ｂとｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極４２ａの構成である。
【０１４４】
図３１において、ｐチャネル型ＭＩＳＦＥＴＱ１のゲート電極４２ｂは、ゲート絶縁膜５上に形成された第１金属膜６とこの第１金属膜６上に形成された第２金属膜８を有している。第１金属膜６は、前記実施の形態１と同様に、仕事関数がｐチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第１金属膜６は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。第２金属膜８は、前記実施の形態１と同様に、仕事関数がｎチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第２金属膜８は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。
【０１４５】
一方、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極４２ａは、ゲート絶縁膜５上に形成された第２金属膜８とこの第２金属膜８上に形成された改質膜４１を有している。改質膜４１は、第２金属膜８を窒化処理した膜である。
【０１４６】
この改質膜４１は、第２金属膜８の表面に窒化処理を実施して形成された膜である。この窒化処理を施した膜は、第２金属膜８に比べてエッチング速度が遅くなるという性質がある。この性質を利用して、本実施の形態４では、ｎチャネル型ＭＩＳＦＥＴＱ２のゲート電極３８ａに改質膜４１を形成している。このため、ｐチャネル型ＭＩＳＦＥＴ形成領域において、第２金属膜８をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、改質膜４１と第２金属膜８がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極４２ａとゲート電極４２ｂをほぼ同時に形成することができる。
【０１４７】
次に、本実施の形態４におけるＣＭＩＳＦＥＴの製造方法について説明する。図３から図４に示す工程は前記実施の形態１と同様である。その後、図３２に示すように、ゲート絶縁膜５上に第１金属膜６を形成する。第１金属膜６は、仕事関数がｐチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第１金属膜６は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。この第１金属膜６の膜厚は、前記実施の形態１に比べて厚く形成する。
【０１４８】
次に、図３３に示すように、第１金属膜６上にレジスト膜７を塗布した後、フォトリソグラフィ技術を使用してレジスト膜７をパターニングする。レジスト膜７のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域を覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域を露出するように行なわれる。
【０１４９】
そして、図３４に示すように、パターニングしたレジスト膜７をマスクとしたウェットエッチングにより、露出している第１金属膜６を除去する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域に露出している第１金属膜６を除去する。その後、パターニングしたレジスト膜７を除去する。
【０１５０】
続いて、図３５に示すように、半導体基板１上に第２金属膜８を形成する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６上に第２金属膜８が形成され、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜５上に第２金属膜８が形成される。この第２金属膜８は、仕事関数がｎチャネル型ＭＩＳＦＥＴに適している導電材料から形成される。例えば、第２金属膜８は、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。この第２金属膜８の膜厚は、前記実施の形態１に比べて厚く形成する。
【０１５１】
そして、第２金属膜８上にレジスト膜４０を塗布した後、フォトリソグラフィ技術を用いてレジスト膜４０をパターニングする。レジスト膜４０のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域を露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域を覆うように行なわれる。続いて、図３６に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域に露出している第２金属膜８に改質処理を実施することにより、改質膜４１を形成する。改質膜４１は、例えば、窒素を含む雰囲気中でプラズマ処理、電子線照射、あるいは、紫外線照射などを施すことにより第２金属膜８の表面を窒化することにより形成される。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域では、第２金属膜８の表面を窒化することにより、窒化膜よりなる改質膜４１が形成される。
【０１５２】
次に、レジスト膜４０を除去した後、図３７に示すように、半導体基板１上に反射防止膜１２を形成する。そして、反射防止膜１２上にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。このパターニングにより、レジスト膜１３ａおよびレジスト膜１３ｂを残存させる。つまり、パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ａが残るように行なわれ、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域のうちゲート電極形成領域にレジスト膜１３ｂが残るように行なわれる。
【０１５３】
続いて、図３８に示すように、レジスト膜１３ａ、１３ｂをマスクにして反射防止膜１２をエッチングする（第１エッチングステップ）。このエッチングは、例えば、塩素と酸素からなる混合ガスを使用したプラズマエッチングで実施することができる。ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている反射防止膜１２は、ほぼ同じ膜厚であるので、ほぼ同時に加工することができる。
【０１５４】
次に、図３９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第２金属膜８をエッチングし、ｎチャネル型ＭＩＳＦＥＴ形成領域では、改質膜４１と第２金属膜８をエッチングする（第２エッチングステップ）。ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域には改質膜４１が形成されており、ｐチャネル型ＭＩＳＦＥＴ形成領域には改質膜４１が形成されていないので、エッチング条件を適切に選べば両領域の間でエッチング速度に差を生じさせることができる。
【０１５５】
つまり、第２金属膜８の表面に窒化膜を形成することにより、第２金属膜８に比べてエッチング速度を遅くすることができるのである。このため、図３９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域において、第２金属膜８をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、第２金属膜８がすべてエッチングされずに一部が残存する。この結果、ｐチャネル型ＭＩＳＦＥＴ形成領域の総膜厚とｎチャネル型ＭＩＳＦＥＴ形成領域の総膜厚の差を緩和することができる。
【０１５６】
続いて、図４０に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域では、第１金属膜６をエッチングすると同時に、ｎチャネル型ＭＩＳＦＥＴ形成領域では、残存する第２金属膜８をエッチングする（第３エッチングステップ）。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜とは、材料が異なるが総膜厚はほぼ等しくなっている。このため、エッチング材料間でエッチング速度に差を生じないようにすれば、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができる。この後、レジスト膜１３ａ、１３ｂと反射防止膜１２をアッシング技術と洗浄技術で除去することにより、ゲート電極４２ａとゲート電極４２ｂをほぼ同時に形成することができる。
【０１５７】
ここで、改質膜４１のエッチング速度は、改質膜４１の膜厚によって調整することができる。つまり、ｐチャネル型ＭＩＳＦＥＴ形成領域において、第２金属膜８をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、第２金属膜８がすべてエッチングされずに一部が残存するが、この残存する第２金属膜８の膜厚は、改質膜４１を構成する窒化膜の膜厚で調整することができる。
【０１５８】
このようにすることで、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域でほぼ同時にエッチングを終了することができ、ゲート電極４２ａとゲート電極４２ｂをほぼ同時に形成することができる。その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態４におけるＣＭＩＳＦＥＴを製造することができる。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６０】
前記実施の形態１、２では、第２金属膜８上にポリシリコン膜９を形成し、前記実施の形態３では、第２金属膜８上にタングステン膜３５を形成する例について説明したが、これに限らず、導電材料であればよい。例えば、アルミニウム膜（Ａｌ）、コバルト膜（Ｃｏ膜）、クロム膜（Ｃｒ膜）、ゲルマニウム膜（Ｇｅ膜）、ハフニウム膜（Ｈｆ膜）、ランタン膜（Ｌａ膜）、モリブデン膜（Ｍｏ膜）、ニオブ膜（Ｎｂ膜）、ニッケル膜（Ｎｉ膜）、プラチナ膜（Ｐｔ膜）、ルテニウム膜（Ｒｕ膜）、タンタル膜（Ｔａ膜）、チタン膜（Ｔｉ膜）、バナジウム膜（Ｖ膜）、タングステン膜（Ｗ膜）、ジルコニウム膜（Ｚｒ膜）などの金属や、これらの金属を使用した合金から構成することができる。
【０１６１】
また、前記実施の形態１、２では、改質膜１１、３１を形成する改質処理としてイオン注入処理を実施し、前記実施の形態３では、改質膜３７を形成する改質処理として、窒素を含む雰囲気中でプラズマ処理、電子線照射、あるいは、紫外線照射などを施す例を挙げている。しかし、改質処理はこれに限らず、導電材料に対する不純物注入処理、酸化処理、窒化処理、合金化処理、相変化処理、あるいはエッチング処理などによってエッチング特性を変える処理を幅広く適用することができる。これらの処理は、具体的に、イオン注入技術、プラズマ処理技術、電子線照射処理、レーザ照射処理、紫外線照射処理あるいは薬液処理などによって実現することができる。
【産業上の利用可能性】
【０１６２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１６３】
【図１】本発明の実施の形態１におけるＣＭＩＳＦＥＴの基本回路構成を示す図である。
【図２】実施の形態１における半導体装置の構造を示す断面図である。
【図３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における半導体装置の構造を示す断面図である。
【図２０】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態３における半導体装置の構造を示す断面図である。
【図２６】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】実施の形態４における半導体装置の構造を示す断面図である。
【図３２】実施の形態４における半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１６４】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  第１金属膜
７  レジスト膜
８  第２金属膜
９  ポリシリコン膜
１０  レジスト膜
１１  改質膜
１２  反射防止膜
１３ａ  レジスト膜
１３ｂ  レジスト膜
１４ａ  ゲート電極
１４ｂ  ゲート電極
１５  低濃度ｎ型不純物拡散領域
１６  低濃度ｐ型不純物拡散領域
１７  サイドウォール
１８  高濃度ｎ型不純物拡散領域
１９  高濃度ｐ型不純物拡散領域
２０  コバルトシリサイド膜
２１  酸化シリコン膜
２２ａ  チタン／窒化チタン膜
２２ｂ  タングステン膜
２３ａ  チタン／窒化チタン膜
２３ｂ  アルミニウム膜
２３ｃ  チタン／窒化チタン膜
３０  レジスト膜
３１  改質膜
３２ａ  ゲート電極
３２ｂ  ゲート電極
３５  タングステン膜
３６  レジスト膜
３７  改質膜
３８ａ  ゲート電極
３８ｂ  ゲート電極
４０  レジスト膜
４１  改質膜
４２ａ  ゲート電極
４２ｂ  ゲート電極
ＣＮＴ  コンタクトホール
Ｄ１  ドレイン領域
Ｄ２  ドレイン領域
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＮＤ  接地電位
ＩＮ  入力端子
Ｌ１  配線
ＯＵＴ  出力端子
ＰＬＧ  プラグ
Ｓ１  ソース領域
Ｓ２  ソース領域
Ｑ１  ｐチャネル型ＭＩＳＦＥＴ
Ｑ２  ｎチャネル型ＭＩＳＦＥＴ
Ｖｃｃ  電源電位
【図１】
2009071042.tif 000003
【図２】
2009071042.tif 000004
【図３】
2009071042.tif 000005
【図４】
2009071042.tif 000006
【図５】
2009071042.tif 000007
【図６】
2009071042.tif 000008
【図７】
2009071042.tif 000009
【図８】
2009071042.tif 000010
【図９】
2009071042.tif 000011
【図１０】
2009071042.tif 000012
【図１１】
2009071042.tif 000013
【図１２】
2009071042.tif 000014
【図１３】
2009071042.tif 000015
【図１４】
2009071042.tif 000016
【図１５】
2009071042.tif 000017
【図１６】
2009071042.tif 000018
【図１７】
2009071042.tif 000019
【図１８】
2009071042.tif 000020
【図１９】
2009071042.tif 000021
【図２０】
2009071042.tif 000022
【図２１】
2009071042.tif 000023
【図２２】
2009071042.tif 000024
【図２３】
2009071042.tif 000025
【図２４】
2009071042.tif 000026
【図２５】
2009071042.tif 000027
【図２６】
2009071042.tif 000028
【図２７】
2009071042.tif 000029
【図２８】
2009071042.tif 000030
【図２９】
2009071042.tif 000031
【図３０】
2009071042.tif 000032
【図３１】
2009071042.tif 000033
【図３２】
2009071042.tif 000034
【図３３】
2009071042.tif 000035
【図３４】
2009071042.tif 000036
【図３５】
2009071042.tif 000037
【図３６】
2009071042.tif 000038
【図３７】
2009071042.tif 000039
【図３８】
2009071042.tif 000040
【図３９】
2009071042.tif 000041
【図４０】
2009071042.tif 000042