(57)【要約】【課題】  製造工程で発生したダストによるコンタクト不良の発生を抑制する。【解決手段】  半導体基板１０上に形成されたゲート電極１２と、基板内に形成されたソース、ドレイン拡散層１３と、ソース、ドレイン拡散層上に形成され、断面形状が略三角形状のエピタキシャルシリコン層１４と、全面上に形成された層間絶縁膜１５と、層間絶縁膜に開口されたコンタクトホール１８内に形成され、ゲート電極１２と電気的に接続されたコンタクト層１６と、層間絶縁膜に開口されたコンタクトホール１８内に形成され、エピタキシャルシリコン層１４層と電気的に接続されたコンタクト層１７を具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
前記基板内に形成されたソース、ドレイン拡散層と、
前記ソース、ドレイン拡散層上に形成され、断面形状が略三角形状のエピタキシャル層と、
全面上に形成された層間絶縁膜と、
前記層間絶縁膜に開口された第１の開口部内に形成され、前記ゲート電極と電気的に接続された第１のコンタクト層と、
前記層間絶縁膜に開口された第２の開口部内に形成され、前記エピタキシャル層と電気的に接続された第２のコンタクト層
を具備したことを特徴とする半導体装置。
【請求項２】
前記第２の開口部は、前記エピタキシャル層の頂点を含む位置に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極と前記エピタキシャル層の高さが略等しいことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板内にソース、ドレイン拡散層を形成すると共に前記基板上にゲート電極を形成し、
前記ソース、ドレイン拡散層上に断面形状が略三角形状のエピタキシャル層を形成し、
全面上に層間絶縁膜を堆積し、
前記層間絶縁膜に対し、前記ゲート電極及びエピタキシャル層の頂点に達する開口部をそれぞれ形成し、
前記開口部内に導電体を形成して、前記ゲート電極と電気的に接続された第１のコンタクト層及び前記エピタキシャル層と電気的に接続された第２のコンタクト層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記エピタキシャル層の高さが前記ゲート電極の高さと略等しくなるように、前記エピタキシャル層が形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極及びソース、ドレイン拡散層に対するコンタクトが形成される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
多数の素子、例えばＭＯＳトランジスタが集積される半導体装置を製造する際のウエハー工程時に、製造装置やウエハーから発生したダストがウエハー表面に残る。このダストが、後工程で形成されるコンタクトの形成領域の直下に存在していると、コンタクトのオープン不良の発生につながる。従って、コンタクトの形成領域直下のソース、ドレイン拡散層の表面上にはダストがないことが望まれる。しかし、従来の半導体装置では、特にダスト低減に対する考慮がなされていないために、ダストによるソース、ドレインコンタクトのオープン不良が多く発生するという問題がある。
【０００３】
さらに、従来の半導体装置では、ソース、ドレイン拡散層に対してゲート電極が基板表面から突出しているので、ゲート電極の高さ分だけ、ゲート電極に接続されるコンタクトと、ソース、ドレイン拡散層に接続されるコンタクトとにアスペクト差が生じ、コンタクトホール開口時のエッチング量の不足により、特にソース、ドレイン拡散層に対するコンタクトホールの未開口不良が発生するという問題がある。
【０００４】
なお、特許文献１には、第一基板ソース及びドレイン領域上に導電性隆起型第二ソース及びドレイン領域を形成した半導体装置が開示されている（図６）。しかし、導電性隆起型第二ソース及びドレイン領域の上面は平坦面となっており、第二ソース及びドレイン領域を形成した後にその上面にダストが付着するとそのまま残る。
【特許文献１】特開平８−２１３６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ダストによるソース、ドレインコンタクトのオープン不良の発生を抑制することができ、かつソース、ドレイン拡散層に対するコンタクトホールの未開口不良の発生を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる半導体装置は、半導体基板上に形成されたゲート電極と、前記基板内に形成されたソース、ドレイン拡散層と、前記ソース、ドレイン拡散層上に形成され、断面形状が略三角形状のエピタキシャル層と、全面上に形成された層間絶縁膜と、前記層間絶縁膜に開口された開口部内に形成され、前記ゲート電極と電気的に接続された第１のコンタクト層と、前記層間絶縁膜に開口された開口部内に形成され、前記エピタキシャル層と電気的に接続された第２のコンタクト層を具備したことを特徴とする。
【０００７】
また、本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板内にソース、ドレイン拡散層を形成すると共に前記基板上にゲート電極を形成し、前記ソース、ドレイン拡散層上に断面形状が略三角形状のエピタキシャル層を形成し、全面上に層間絶縁膜を堆積し、前記層間絶縁膜に対し、前記ゲート電極及びエピタキシャル層の頂点に達する開口部をそれぞれ形成し、前記開口部内に導電体を形成して、前記ゲート電極と電気的に接続された第１のコンタクト層及び前記エピタキシャル層と電気的に接続された第２のコンタクト層を形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ダストによるソース、ドレインコンタクトのオープン不良の発生を抑制することができ、かつソース、ドレイン拡散層に対するコンタクトホールの未開口不良の発生を抑制することができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明を実施の形態により説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。半導体基板１０内にはＳＴＩ（素子分離領域）１１が形成されており、このＳＴＩ１１により複数の素子領域相互間が分離されている。各素子領域上にはＭＯＳトランジスタのゲート電極１２が形成されている。ゲート電極１２は、例えばシリコン酸化膜やシリコン窒化膜等の絶縁膜からなるサイドウォールスペーサーを有する。さらに素子領域内には、ＭＯＳトランジスタのソース、ドレイン拡散層１３が形成されている。ソース、ドレイン拡散層１３は、基板１０内に含まれている不純物とは反対導電型の不純物を含む。ソース、ドレイン拡散層１３の表面上には、エピタキシャルシリコン層１４が形成されている。このエピタキシャルシリコン層１４は頂部が尖った略三角形状の断面形状を有しており、その高さはゲート電極１２と略等しい。
【００１１】
さらに、全面にＢＰＳＧ（ボロンリンシリコンガラス）やＰＳＧ（リンシリコンガラス）等からなる層間絶縁膜１５が堆積されており、その表面は平坦化されている。そして、層間絶縁膜１５に対し、ゲート電極１２及びエピタキシャルシリコン層１４に対するコンタクトホールが開口されており、これらのコンタクトホールを埋めるように、タングステン（Ｗ）等の金属からなるコンタクト層１６、１７が形成されている。コンタクト層１６はゲート電極１２と電気的に接続されており、コンタクト層１７はソース、ドレイン拡散層１３の表面上に形成されているエピタキシャルシリコン層１４と電気的に接続されている。
【００１２】
上記のような構造を有する半導体装置は、例えば以下のような工程により製造される。すなわち、図２に示すように、半導体基板１０内にＳＴＩ１１、ソース、ドレイン拡散層１３が形成されると共に、基板１０上にゲート電極１２が形成される。これらの形成の順番は、まず、ＳＴＩ１１が形成された後、基板１０上にゲート電極１２が形成され、続いて、ゲート電極１２をマスクに基板１０内に不純物が選択的に導入されることによりソース、ドレイン拡散層１３が形成される。
【００１３】
次に、シリコンのエピタキシャル成長が行われて、図３に示すようにソース、ドレイン拡散層１３上にのみエピタキシャルシリコン層１４が形成される。ゲート電極１２がポリシリコンで形成されている場合、シリコンのエピタキシャル成長が行われる際に、ゲート電極１２上にポリシリコンが成長する。従って、ゲート電極１２上をマスクして、ポリシリコンが成長しないようにするか、あるいは、エピタキシャル成長後にゲート電極１２上に成長したポリシリコンを選択的に除去してもよい。また、エピタキシャル成長の際に、ソース、ドレイン拡散層１３の平面寸法、特に複数のゲート電極１２の配列方向と平行な方向における寸法を適切に設定することにより、断面形状が略三角形状で、かつゲート電極１２と略等しい高さのエピタキシャルシリコン層１４が形成できる。さらに、エピタキシャル成長の際に、ソース、ドレイン拡散層１３と同一導電型の不純物を導入して成長を行なうことにより、エピタキシャルシリコン層１４の抵抗値を下げることができる。
【００１４】
次に、図４に示すように、全面上にＢＰＳＧやＰＳＧ等が堆積されて層間絶縁膜１５が形成された後、ＣＭＰ（Chemical Mechanical Polishing）法等による平坦化処理が行われる。続いて、層間絶縁膜１５上にフォトレジスト膜が形成された後、リソグラフィー技術によりコンタクトホールのパターンがレジスト膜に転写される。続いて、ＲＩＥ法等のエッチング技術により、層間絶縁膜１５が選択エッチングされて、ゲート電極１２及びエピタキシャルシリコン層１４の頂部に達するコンタクトホール１８が開口される。
【００１５】
次に、全面にタングステン等の金属が堆積された後、ＣＭＰ法により層間絶縁膜１５の表面が露出するまで金属の平坦化が行われることにより、図５に示すように、ゲート電極１２と電気的に接続されたコンタクト層１６及びエピタキシャルシリコン層１４と電気的に接続されたコンタクト層１７が形成される。
【００１６】
上記のような構造の半導体装置において、エピタキシャルシリコン層１４を形成した後に、図３に示すように、エピタキシャルシリコン層１４の頂部にダスト１９が付着したと仮定する。このダスト１９は、ウエハー工程時に、製造装置やウエハーから発生するものであり、例えばＳｉやＳｉＣ等を主成分とする。ダストは静電気により付着している。エピタキシャルシリコン層１４の断面形状は略三角形状であり、頂部が尖っているので、エピタキシャルシリコン層１４の頂部に付着したダスト１９は、層間絶縁膜１５が形成される前に、図４に示すように、頂部から外れた位置に自然に除外される。従って、コンタクト層１７を形成する際に、エピタキシャルシリコン層１４の頂部にはダスト１９が残っていないので、エピタキシャルシリコン層１４とコンタクト層１７との電気的接続を確実に図ることができる。この結果、ダストによるソース、ドレインコンタクトのオープン不良の発生を抑制することができる。
【００１７】
しかも、ソース、ドレイン拡散層１３上には、ゲート電極１２と略等しい高さのエピタキシャルシリコン層１４が形成されているので、ゲート電極１２とエピタキシャルシリコン層１４に対するコンタクトホール１８を層間絶縁膜１５に開口する際に、ほぼ同じ深さのエッチングを行って形成することができ、従来のようなコンタクトホールの未開口不良が発生するという問題が解消される。
【００１８】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体装置の断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００１９】
本実施形態が先に説明した第１の実施形態と異なる点は、ゲート電極１２及びエピタキシャルシリコン層１４を、コンタクトホールを介することなく、配線２０に直接コンタクトさせることにある。
【００２０】
基本的な構成は第１の実施形態と同様であり、半導体基板１０内にはＳＴＩ１１が形成され、このＳＴＩ１１により分離された各素子領域上にＭＯＳトランジスタのゲート電極１２が形成されている。ゲート電極１２はサイドウォールスペーサーを有し、素子領域内には、ＭＯＳトランジスタのソース、ドレイン拡散層１３が形成されている。ソース、ドレイン拡散層１３の表面上には、ゲート電極１２と高さをほぼ等しくして、頂部が尖った略三角形状の断面形状を有するエピタキシャルシリコン層１４が形成されている。
【００２１】
さらに、全面にＢＰＳＧやＰＳＧ等からなる層間絶縁膜１５が堆積されており、その表面は平坦化されている。ここで、層間絶縁膜１５はゲート電極１２の頂部やエピタキシャルシリコン層１４の頂部よりも低い位置に埋め込み形成されている。そして、層間絶縁膜１５上に、ゲート電極１２やエピタキシャルシリコン層１４と直接コンタクトするように金属配線２０が形成されている。
【００２２】
上記のような構造を有する半導体装置は、以下のように、先の第１の実施形態の製造方法を改良することにより製造される。
【００２３】
前記図３に示す工程までは第１の実施形態と同様である。即ち、半導体基板１０内にＳＴＩ１１、ソース、ドレイン拡散層１３を形成すると共に、基板１０上にゲート電極１２を形成する。そして、ゲート電極１２をマスクに基板１０内に不純物を選択的に導入することによりソース、ドレイン拡散層１３を形成する。続いて、シリコンの選択エピタキシャル成長を行い、ソース、ドレイン拡散層１３上にのみエピタキシャルシリコン層１４を形成する。これにより、断面形状が略三角形状で、かつゲート電極１２と略等しい高さのエピタキシャルシリコン層１４が形成される。
【００２４】
次に、図７に示すように、全面上にＢＰＳＧやＰＳＧ等を堆積して層間絶縁膜１５を埋め込み形成するが、ゲート電極１２の頂部やエピタキシャルシリコン層１４の頂部が露出するように層間絶縁膜１５を埋め込む。具体的には、層間絶縁膜１５をゲート電極１２の頂部やエピタキシャルシリコン層１４の頂部よりも低い位置まで埋め込み形成する。又は、第１の実施形態と同様に層間絶縁膜１５を堆積した後に、ＣＭＰによりエッチバックすることにより、ゲート電極１２やエピタキシャルシリコン層１４の頂部を露出させるようにしてもよい。
【００２５】
これ以降は、層間絶縁膜１５上に金属配線となる導電膜を堆積した後に、配線パターンに加工することにより、前記図６に示す構成が完成することなる。
【００２６】
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、ゲート電極１５及びエピタキシャルシリコン層１４と配線２０とを直接コンタクトさせているため、コンタクトホールが不要となり、コンタクトホール起因の不良を防止することができる。しかも、コンタクトホールを設ける必要がないことから、工程数がへり、歩留まりも改善される。さらに、Ｗ等のコンタクトプラグが不要となり、配線との接続抵抗の低減をはかることができる。
【００２７】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、各実施形態では、ソース・ドレイン層１３とエピタキシャルシリコン層１４とがＳｉで構成される例を示したが、これらをＳｉＧｅで構成することも可能である。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係る半導体装置の断面図。
【図２】図１の半導体装置を製造する際の最初の工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】第２の実施形態に係る半導体装置の断面図。
【図７】図６の半導体装置を製造する際の工程を示す断面図。
【符号の説明】
【００２９】
１０…半導体基板、１１…ＳＴＩ、１２…ゲート電極、１３…ソース、ドレイン拡散層、１４…エピタキシャルシリコン層、１５…層間絶縁膜、１６、１７…コンタクト層、１８…コンタクトホール、１９…ダスト、２０…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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