(57)【要約】 【課題】十分な放電能力を有するＥＳＤ保護素子を備えた半導体装置を提供する。【解決手段】基板１３０上にＥＳＤ保護素子１００を備えた半導体装置であって、ＥＳＤ保護素子１００は、基板１３０内に形成されたｐ型ウェル領域１０１と、ｐ型ウェル領域１０１に形成された素子分離領域１０９と、素子分離領域１０９で取り囲まれた活性領域１４０上に形成されたｎ型ＥＳＤ保護トランジスタ１２０と、ｐ型ウェル領域１０１上に形成され、素子分離領域１０９を挟んで活性領域１４０を取り囲むｐ型ガードリング領域１０６と、ｐ型ウェル領域１０１上に形成され、活性領域１４０とｐ型ガードリング領域１０６との間に形成されたｎ型カソード領域１０７とを備えている。ｎ型カソード領域１０７と活性領域１４０との間には素子分離領域１０９が形成されている。【選択図】図１
2009071173.tif 000002
【特許請求の範囲】
【請求項１】
基板上にＥＳＤ保護素子を備えた半導体装置であって、
前記ＥＳＤ保護素子は、
前記基板内に形成された第１導電型のウェル領域と、
前記ウェル領域内に形成された素子分離領域と、  
前記ウェル領域内であって、前記素子分離領域で取り囲まれた前記基板からなる活性領域上に形成された第２導電型のＭＩＳトランジスタと、
前記基板における前記ウェル領域上に形成され、前記素子分離領域を挟んで前記活性領域を取り囲む第１導電型のガードリング領域と、
前記基板における前記ウェル領域上に形成され、前記活性領域と前記ガードリング領域との間に、前記活性領域との間に前記素子分離領域を挟んで形成された第２導電型の第１の不純物領域とを備えている半導体装置。
【請求項２】
前記第１の不純物領域と前記ガードリング領域との間には、前記素子分離領域が形成されている請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物領域は、前記素子分離領域によって取り囲まれている請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の不純物領域と前記ガードリング領域との間には、前記ウェル領域が接して形成されている請求項１に記載の半導体装置。
【請求項５】
前記第１の不純物領域と前記ガードリング領域は接して形成されている請求項１に記載の半導体装置。
【請求項６】
前記第１の不純物領域は、少なくとも前記活性領域の一側面と対向する位置に形成されている請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１の不純物領域は、前記活性領域におけるゲート長方向に位置する両側面のうち少なくとも一方の側面と対向する位置に形成されている請求項１〜６のうちいずれか１つに記載の半導体装置。
【請求項８】
前記第１の不純物領域は、前記活性領域を取り囲むように形成されている請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１の不純物領域は、前記活性領域に比べて対向している側面の幅が大きく形成されている請求項１〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記ガードリング領域における外側面は、前記素子分離領域によって取り囲まれている請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記ＭＩＳトランジスタは、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記活性領域における前記ゲート電極の一側方下に形成された第２導電型の第２の不純物領域と、
前記活性領域における前記ゲート電極の他側方下に形成された第２導電型の第３の不純物領域とを有する請求項１〜１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
前記第１の不純物領域及び前記第２の不純物領域は、入出力端子に接続されており、
前記ガードリング領域及び前記第３の不純物領域は、接地端子又は電源端子に接続されている請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（Electro-Static Discharge、ＥＳＤ）保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置において、素子の微細化及び高密度化に応じて高集積化が進んでいるが、それに伴い、静電放電（以下、「サージ」と称する。）によってもたらされるダメージに対して半導体装置が弱くなっている。例えば、外部接続用端子から侵入するサージによって入力回路、出力回路及び内部回路等の素子が破壊され、素子の性能が低下する恐れが大きくなっている。従って、半導体装置には、入力回路、出力回路、入出力回路あるいは内部回路をサージから保護するために、外部接続用端子に接続された静電放電（ＥＳＤ）保護素子が設けられている（例えば特許文献１参照）。
【０００３】
以下、図５（ａ）、（ｂ）を用いてＥＳＤ保護素子を備えた従来の半導体装置について説明する。図５（ａ）は、従来のＥＳＤ保護素子の構成を示す平面図であり、図５（ｂ）は図５（ａ）に示すVｂ−Vｂ線における断面図である。
【０００４】
図５（ａ）、（ｂ）に示すように、従来のＥＳＤ保護素子５０は、基板１５に形成されたｐ型ウェル領域１と、ｐ型ウェル領域１内に形成された素子分離領域９と、ｐ型ウェル領域１内であって、素子分離領域９に取り囲まれた基板１５からなる活性領域３０上に形成されたｎ型ＭＩＳトランジスタ６０と、基板１５におけるｐ型ウェル領域１上に形成され、素子分離領域９を挟んで活性領域３０を取り囲むｐ型ガードリング領域６とを備えている。なお、ｐ型ガードリング領域６の外側面も、素子分離領域９によって取り囲まれている。ｐ型ガードリング領域６は、ｐ型ウェル領域１の引き出し部となる領域であって、ｐ型ウェル領域１に比べて不純物濃度が高く且つ抵抗値が低く形成されている。
【０００５】
ここで、ｎ型ＭＩＳトランジスタ６０は、活性領域３０上に形成された第１のゲート絶縁膜２ａ及び第２のゲート絶縁膜２ｂと、第１のゲート絶縁膜２ａ及び第２のゲート絶縁膜２ｂの上にそれぞれ形成された第１のゲート電極３ａ及び第２のゲート電極３ｂと、活性領域３０における第１のゲート電極３ａと第２のゲート電極３ｂの間に形成されたｎ型ドレイン領域４と、活性領域３０における第１のゲート電極３ａの側方であって、ｎ型ドレイン領域４と反対側に位置する領域に形成された第１のｎ型ソース領域５ａと、活性領域３０における第２のゲート電極３ｂの側方であって、ｎ型ドレイン領域４と反対側に位置する領域に形成された第２のｎ型ソース領域５ｂとを備えている。
【０００６】
また、従来のＥＳＤ保護素子５０は、ｎ型ドレイン領域４に接続されたコンタクトプラグ８及び第１の金属配線１０と、第１のｎ型ソース領域５ａ、第２のｎ型ソース領域５ｂ、及びｐ型ガードリング領域６に接続されたコンタクトプラグ８及び第２の金属配線１１とを備えている。ここで、ｎ型ドレイン領域４は、コンタクトプラグ８及び第１の金属配線１０を介して、例えば入出力端子などの外部接続用パッド１２に接続されている。一方、第１のｎ型ソース領域５ａ、第２のｎ型ソース領域５ｂ、及びｐ型ガードリング領域６は、コンタクトプラグ８および第２の金属配線１１を介して、例えば接地端子又は電源端子などの基準電圧端子１３に接続されている。なお、図示は省略するが、基板１５と第１の金属配線１０及び第２の金属配線１１との間には層間絶縁膜が形成されており、コンタクトプラグ８は該層間絶縁膜を貫通して形成されている。
【０００７】
上述の構成を有する従来のＥＳＤ保護素子５０では、ｎ型ドレイン領域４に接続された入出力端子（外部接続用パッド１２）からサージが侵入すると、一方の極性のサージの場合、ｎ型ドレイン領域４と、第１のｎ型ソース領域５ａ又は第２のｎ型ソース領域５ｂと、ｐ型ウェル領域１及びｐ型ガードリング領域６とから構成される寄生バイポーラトランジスタが動作する。また、他方の極性のサージの場合、ｎ型ドレイン領域４とｐ型ウェル領域１及びｐ型ガードリング領域６とから構成される寄生ダイオードが動作する。このように寄生バイポーラトランジスタ又は寄生ダイオードが動作することで、外部から侵入したサージを基準電圧端子１３へ逃がし、サージから内部回路を保護することができる。
【特許文献１】特開平１１−２７４４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体装置の高いＥＳＤ耐量（静電放電耐量）を確保するためには、例えば、印加時間が数百ｎｓ以下のサージに対して、アンペアオーダーの電流能力を示したり、低インピーダンス動作を行うような、高い放電能力を有するＥＳＤ保護素子を備える必要がある。
【０００９】
ところが、従来のＥＳＤ保護素子５０において、ｎ型ドレイン領域４とｐ型ウェル領域１及びｐ型ガードリング領域６とから構成される寄生ダイオードでは、ｎ型ドレイン領域４とｐ型ウェル領域１との接合位置からｐ型ガードリング領域６までの距離が長いため、ｐ型ウェル領域１により寄生抵抗が大きくなる。このため、サージが侵入した場合、インピーダンスが高くなる結果、放電能力が低下してしまう。
【００１０】
上記の不具合に鑑み、本発明は、微細化されても十分な放電能力を有するＥＳＤ保護素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に係る半導体装置は、基板上にＥＳＤ保護素子を備えた半導体装置であって、前記ＥＳＤ保護素子は、前記基板内に形成された第１導電型のウェル領域と、前記ウェル領域内に形成された素子分離領域と、前記ウェル領域内であって、前記素子分離領域で取り囲まれた前記基板からなる活性領域上に形成された第２導電型のＭＩＳトランジスタと、前記基板における前記ウェル領域上に形成され、前記素子分離領域を挟んで前記活性領域を取り囲む第１導電型のガードリング領域と、前記基板における前記ウェル領域上に形成され、前記活性領域と前記ガードリング領域との間に、前記活性領域との間に前記素子分離領域を挟んで形成された第２導電型の第１の不純物領域とを備えている。
【００１２】
この構成によれば、活性領域とガードリング領域との間に、ＭＩＳトランジスタと同じ導電型の不純物が導入された第１の不純物領域が形成されているため、例えば入出力端子からサージが侵入した場合、第１の不純物領域とウェル領域及びガードリング領域とから構成されるダイオード（第１のダイオード）を動作させることができる。この第１のダイオードでは、第１の不純物領域がガードリング領域の近傍に形成されているため、例えばＭＩＳトランジスタに設けられた不純物領域とウェル領域及びガードリング領域とから構成されるダイオードよりも、ウェル領域による寄生抵抗が小さくなる。その結果、本発明の半導体装置に備えられたＥＳＤ保護素子は、寄生抵抗が十分に小さいため、従来のＥＳＤ保護素子よりも放電能力を向上させることができる。従って、本発明の半導体装置では、微細化されても十分な放電能力を有するＥＳＤ保護素子を備え、サージが内部回路を損傷させるのを抑制することができ、信頼性の高い半導体装置を実現することができる。
【発明の効果】
【００１３】
本発明の半導体装置によれば、十分な放電能力を有するＥＳＤ保護素子を備えているため、微細化されても、内部回路がサージによりダメージを受けにくく、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、ＥＳＤ保護素子を備えた半導体装置について図面を参照しながら説明する。なお、本発明の各実施形態では、実質的に同一の機能を有する構成要素については、同一の符号で示している。
【００１５】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体装置に備えられたＥＳＤ保護素子の構成を示す平面図であり、図１（ｂ）は図１（ａ）に示すIｂ−Iｂ線における断面図である。
【００１６】
図１（ａ）、（ｂ）に示すように、本実施形態に係るＥＳＤ保護素子１００は、シリコンなどからなる基板１３０と、基板１３０内に形成されたｐ型（第１導電型）ウェル領域１０１と、ｐ型ウェル領域１０１内に形成された素子分離領域１０９と、ｐ型ウェル領域１０１内であって、素子分離領域１０９に取り囲まれた基板１３０からなる活性領域１４０上に形成されたｎ型（第２導電型）ＥＳＤ保護トランジスタ１２０と、基板１３０におけるｐ型ウェル領域１０１上に形成され、素子分離領域１０９を挟んで活性領域１４０を取り囲むｐ型ガードリング領域１０６と、基板１３０におけるｐ型ウェル領域１０１上に形成され、活性領域１４０とｐ型ガードリング領域１０６の間であって、活性領域１４０との間に素子分離領域１０９を挟んで形成されたｎ型カソード領域１０７とを備えている。ｐ型ガードリング領域１０６は、ｐ型ウェル領域１０１の引き出し部となる領域であって、ｐ型ウェル領域１０１に比べて不純物濃度が高く且つ抵抗値が低く形成されている。
【００１７】
ｎ型ＥＳＤ保護トランジスタ１２０は、活性領域１４０上に形成された第１のゲート絶縁膜１０２ａ及び第２のゲート絶縁膜１０２ｂと、第１のゲート絶縁膜１０２ａ及び第２のゲート絶縁膜１０２ｂの上にそれぞれ形成された第１のゲート電極１０３ａ及び第２のゲート電極１０３ｂと、活性領域１４０における第１のゲート電極１０３ａと第２のゲート電極１０３ｂの間に形成されたｎ型ドレイン領域１０４と、活性領域１４０における第１のゲート電極１０３ａの側方であって、ｎ型ドレイン領域１０４の反対側に位置する領域に形成された第１のｎ型ソース領域１０５ａと、活性領域１４０における第２のゲート電極１０３ｂの側方であって、ｎ型ドレイン領域１０４と反対側に位置する領域に形成された第２のｎ型ソース領域１０５ｂとを有している。
【００１８】
ここで、ｎ型カソード領域１０７は、活性領域１４０におけるゲート長方向に位置する側面のうち、第１のｎ型ソース領域１０５ａ側の側面と対向する位置において、ゲート幅方向に延伸して設けられており、素子分離領域１０９により取り囲まれている。なお、ｐ型ガードリング領域１０６の外側面（ｎ型カソード領域１０７と反対側の側面）も、素子分離領域１０９により取り囲まれている。
【００１９】
また、本実施形態のＥＳＤ保護素子１００は、ｎ型ドレイン領域１０４及びｎ型カソード領域１０７に接続されたコンタクトプラグ１０８及び第１の金属配線１１０と、第１のｎ型ソース領域１０５ａ、第２のｎ型ソース領域１０５ｂ、ｐ型ガードリング領域１０６に接続されたコンタクトプラグ１０８及び第２の金属配線１１１とを備えている。ここで、ｎ型ドレイン領域１０４及びｎ型カソード領域１０７は、コンタクトプラグ１０８及び第１の金属配線１１０を介して、例えば入出力端子などの外部接続用パッド１１２に接続されている。一方、第１のｎ型ソース領域１０５ａ、第２のｎ型ソース領域１０５ｂ、及びｐ型ガードリング領域１０６は、コンタクトプラグ１０８及び第２の金属配線１１１を介して、例えば接地端子又は電源端子などの基準電圧端子１１３に接続されている。なお、図示は省略するが、基板１３０と、第１の金属配線１１０及び第２の金属配線１１１との間には層間絶縁膜が形成されており、各コンタクトプラグ１０８は該層間絶縁膜を貫通して形成されている。
【００２０】
また、ｐ型ウェル領域１０１は、例えば１×１０１２〜１×１０１３ｉｏｎｓ／ｃｍ−２の範囲のドーズ量で、ｐ型不純物イオンをイオン注入することで形成されている。また、ｎ型ドレイン領域１０４、第１のｎ型ソース領域１０５ａ、第２のｎ型ソース領域１０５ｂ、及びｎ型カソード領域１０７は、例えば１×１０１５〜４×１０１５ｉｏｎｓ／ｃｍ−２の範囲のドーズ量で、ｎ型不純物イオンをイオン注入することで形成されている。さらに、ｐ型ガードリング領域１０６は、例えば１×１０１５〜４×１０１５ｉｏｎｓ／ｃｍ−２で、ｐ型不純物イオンをイオン注入することで形成されている。
【００２１】
本実施形態の半導体装置に設けられたＥＳＤ保護素子１００では、外部接続用パッド１１２から例えば正電圧のサージが侵入すると、ｎ型ドレイン領域１０４と、ｐ型ウェル領域１０１と、第１のｎ型ソース領域１０５ａ又は第２のｎ型ソース領域１０５ｂとから構成される寄生バイポーラトランジスタが動作する。具体的には、外部接続用パッド１１２から正電圧のサージが流入すると、電流は第１の金属配線１１０及びコンタクトプラグ１０８を介してｎ型ドレイン領域１０４に流れた後、ｐ型ウェル領域１０１、第１のｎ型ソース領域１０５ａ又は第２のｎ型ソース領域１０５ｂを経由して、基準電圧端子１１３（接地端子）に流出する。
【００２２】
一方、外部接続用パッド１１２から例えば負電圧のサージが侵入すると、ｎ型カソード領域１０７とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成される寄生ダイオード（第１の寄生ダイオード）と、ｎ型ドレイン領域１０４とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成される寄生ダイオード（第２のダイオード）とが動作する。具体的には、第１の寄生ダイオードでは、外部接続用パッド１１２から負電圧のサージが流入すると、電流はｐ型ガードリング領域１０６及びｐ型ウェル領域１０１を流れて、ｎ型カソード領域１０７を経由した後、コンタクトプラグ１０８及び第１の金属配線１１０を介して外部接続用パッド１１２に流出する。この場合、電流の多くは、ｐ型ガードリング領域１０６とｎ型カソード領域１０７との間に位置するｐ型ウェル領域１０１からなる寄生抵抗Ｒ１を通る。また、第２の寄生ダイオードでは、外部接続用パッド１１２から侵入した負電圧のサージが流入すると、電流はｐ型ガードリング領域１０６及びｐ型ウェル領域１０１を流れて、ｎ型ドレイン領域１０４を経由した後、コンタクトプラグ１０８及び第１の金属配線１１０を介して外部接続用パッド１１２に流出する。従って、電流の一部は、ｐ型ガードリング領域１０６とｎ型ドレイン領域１０４との間に位置するｐ型ウェル領域１０１からなる寄生抵抗Ｒ２を通ることになる。
【００２３】
本実施形態の半導体装置では、ｎ型カソード領域１０７とｐ型ガードリング領域１０６との距離が、ｎ型ドレイン領域１０４とｐ型ガードリング領域１０６との距離よりも短くなっているため、その間に形成されているｐ型ウェル領域１０１による寄生抵抗Ｒ１は寄生抵抗Ｒ２に比べて小さくなる。これにより、従来のＥＳＤ保護素子に比べて、ＥＳＤ保護素子１００全体としての寄生抵抗を小さくすることができるため、サージの放電能力を向上させることができる。なお、従来のＥＳＤ保護素子のダイオードでは、放電能力が例えば２．０Ａであるのに対して、本実施形態の半導体装置に設けられたＥＳＤ保護素子１００のダイオードでは、放電能力が３．０Ａとなり、従来よりも高い放電能力を有することがわかった。
【００２４】
以上説明したように、本実施形態の半導体装置の特徴は、活性領域１４０とｐ型ガードリング領域１０６との間に、ｎ型ドレイン領域１０４と同じ導電型の不純物が導入されたｎ型カソード領域１０７が形成されていることにある。この構成によれば、外部回路からサージが侵入すると、ｎ型ドレイン領域１０４とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成される寄生ダイオード（第２の寄生ダイオード）と共に、ｎ型カソード領域１０７とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成され、第２の寄生ダイオードよりも寄生抵抗の小さい第１の寄生ダイオードも導通する。これにより、従来のＥＳＤ保護素子よりも寄生抵抗が小さいダイオードを用いてサージを逃がすことができるので、十分な電流能力を示し、低インピーダンスで動作することが可能となる。その結果、本実施形態の半導体装置では、微細化されても十分な放電能力を有するＥＳＤ保護素子を備え、内部回路がＥＳＤサージにより損傷するのを抑制することができる。
【００２５】
また、本実施形態の半導体装置では、ｎ型カソード領域１０７の側面は、対向する活性領域１４０の側面の幅に対して大きくなっている。このように、ｎ型カソード領域１０７が十分な面積を有していることで、ＥＳＤ保護素子１００の放電能力を向上させることができる。
【００２６】
なお、本発明のＥＳＤ保護素子では、第１導電型をｎ型、第２導電型をｐ型としたが、これに限定されるものではなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００２７】
以下、本実施形態の半導体装置の第１〜第３の変形例について説明する。
【００２８】
（第１の実施形態の第１の変形例）
図２（ａ）は、第１の実施形態に係るＥＳＤ保護素子の第１の変形例（ＥＳＤ保護素子２００）の構成を示す平面図であり、図２（ｂ）は図２（ａ）に示すIIｂ−IIｂ線における断面図である。なお、本変形例のＥＳＤ保護素子２００は、第１の実施形態のＥＳＤ保護素子１００と一部の構成のみが異なっているので、同様な構成については省略して説明する。
【００２９】
図２（ａ）、（ｂ）に示すように、本変形例のＥＳＤ保護素子２００では、ｎ型カソード領域１０７は、活性領域１４０とｐ型ガードリング領域１０６の間のうち、第１のｎ型ソース領域１０５ａの側方に位置する領域だけでなく、第２のｎ型ソース領域１０５ｂの側方に位置する領域にも形成されている。言い換えると、ｎ型カソード領域１０７は、活性領域１４０におけるゲート長方向に位置する両側面と対向する位置にそれぞれゲート幅方向に延伸して形成されている。また、２つの領域に形成された各ｎ型カソード領域１０７は、それぞれ周囲を素子分離領域１０９により取り囲まれている。
【００３０】
本変形例のＥＳＤ保護素子２００では、ｎ型カソード領域１０７が２つの領域に形成されているので、ｎ型カソード領域１０７とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成される寄生ダイオード（第１のダイオード）をゲート長方向における活性領域１４０の両側に形成することができる。そのため、外部接続用パッド１１２から例えば負電圧のサージが侵入すると、電流はｎ型ドレイン領域１０４とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成される寄生ダイオード（第２のダイオード）と共に、活性領域１４０の両側に形成された各第１のダイオードを経由して外部接続用パッド１１２へ流れる。ここで、第１のダイオードの寄生抵抗Ｒ１は、第２のダイオードの寄生抵抗Ｒ２よりも小さい。そのため、第１のダイオードを２つの領域に形成できる本変形例のＥＳＤ保護素子２００全体の寄生抵抗は、第１の実施形態のＥＳＤ保護素子１００全体の寄生抵抗よりもさらに小さくなる。従って、本変形例のＥＳＤ保護素子２００を備えていると、放電能力をより一層向上させることができるので、内部回路がサージにより損傷を受けるのを抑制でき、信頼性の高い半導体装置を実現することができる。
【００３１】
（第１の実施形態の第２の変形例）
図３（ａ）は、第１の実施形態に係るＥＳＤ保護素子の第２の変形例（ＥＳＤ保護素子３００）の構成を示す平面図であり、図３（ｂ）は図３（ａ）に示すIIIｂ−IIIｂ線における断面図である。なお、本変形例のＥＳＤ保護素子３００は、第１の実施形態のＥＳＤ保護素子１００と一部の構成のみが異なっているので、同様な構成については省略して説明する。
【００３２】
図３（ａ）、（ｂ）に示すように、本変形例のＥＳＤ保護素子３００では、ｎ型カソード領域１０７が、活性領域１４０の周囲を取り囲むように形成されている。この構成によれば、ｎ型カソード領域１０７とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成され、寄生抵抗Ｒ１が十分に小さい寄生ダイオード（第１の寄生ダイオード）が、活性領域１４０の周囲に広い範囲で形成されているため、ＥＳＤ保護素子３００全体の抵抗をさらに小さくすることができる。その結果、本変形例のＥＳＤ保護素子３００を備えた半導体装置では、微細化されても十分な放電能力を有し、内部回路がサージによってダメージを受けるのをより確実に抑制することが可能となる。
【００３３】
（第２の実施形態）
図４（ａ）は、本発明の第２の実施形態に係る半導体装置に備えられたＥＳＤ保護素子の構成を示す平面図であり、図４（ｂ）は図４（ａ）に示すIVｂ−IVｂ線における断面図である。なお、本実施形態に係るＥＳＤ保護素子４００は、第１の実施形態のＥＳＤ保護素子１００と一部の構成のみが異なっているので、同様な構成については省略して説明する。
【００３４】
図４（ａ）、（ｂ）に示すように、本実施形態に係るＥＳＤ保護素子４００では、第１の実施形態のＥＳＤ保護素子１００と同様に、ｎ型カソード領域１０７が、活性領域１４０におけるゲート長方向に位置する側面のうち、第１のｎ型ソース領域１０５ａ側の側面と対向する位置において、ゲート幅方向に延伸して設けられている。
【００３５】
ここで、本実施形態のＥＳＤ保護素子４００の特徴は、ｎ型カソード領域１０７とｐ型ガードリング領域１０６とは、素子分離領域１０９により区画されておらず、両者の間にはｐ型ウェル領域１０１が介在していることにある。この構成によれば、ｎ型カソード領域１０７とｐ型ガードリング領域１０６との間に素子分離領域１０９が形成されている場合に比べて、ｎ型カソード領域１０７とｐ型ガードリング領域１０６との距離がさらに短くなるので、ｎ型カソード領域１０７とｐ型ウェル領域１０１及びｐ型ガードリング領域１０６とから構成される寄生ダイオードの寄生抵抗をさらに小さくすることができる。その結果、外部接続用パッド１１２にサージが印加されても、十分に寄生抵抗が小さく、高い放電能力を有するＥＳＤ保護素子４００が動作することで、サージから内部回路をより確実に保護することができる。
【００３６】
また、本実施形態のＥＳＤ保護素子４００では、ｎ型カソード領域１０７とｐ型ガードリング領域１０６の間にｐ型ウェル領域１０１を形成しているが、必ずしもｐ型ウェル領域１０１を介在させる必要はなく、ｎ型カソード領域１０７とｐ型ガードリング領域１０６とは互いに接して形成されていてもよい。この場合、外部接続用パッド１１２から例えば負電圧のサージが侵入した場合、ｐ型ガードリング領域１０６を流れた電流の多くは、ｐ型ウェル領域１０１を経由することなくｎ型カソード領域１０７を流れた後、外部接続用パッド１１２へ流出する。これにより、ｐ型ウェル領域１０１による寄生抵抗を通ることなくサージを逃がすことができるため、より一層放電能力を向上させることができる。
【００３７】
さらに、本実施形態のＥＳＤ保護素子４００において、ｎ型カソード領域１０７の位置は、図４（ａ）に示す位置に限定されるものではない。例えば、第１の実施形態の第１の変形例及び第２の変形例の様に、ｎ型カソード領域１０７は、活性領域１４０におけるゲート長方向に位置する両側面と対向する位置にそれぞれ設けられていてもよく、あるいは、活性領域１４０を取り囲むように形成されていてもよい。これらの場合においても、第１の実施形態の第１の変形例及び第２の変形例と同様な効果が得られる。
【産業上の利用可能性】
【００３８】
本発明の半導体装置は、半導体装置の微細化及び高集積化に有用である。
【図面の簡単な説明】
【００３９】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体装置に備えられたＥＳＤ保護素子１００の構成を示す平面図であり、（ｂ）は（ａ）に示すIｂ−Iｂ線における断面図である。
【図２】（ａ）は、第１の実施形態に係るＥＳＤ保護素子の第１の変形例を示す平面図であり、（ｂ）は（ａ）に示すIIｂ−IIｂ線における断面図である。
【図３】（ａ）は、第１の実施形態に係るＥＳＤ保護素子の第２の変形例を示す平面図であり、（ｂ）は（ａ）に示すIIIｂ−IIIｂ線における断面図である。
【図４】（ａ）は、本発明の第２の実施形態に係るＥＳＤ保護素子の構成を示す平面図であり、（ｂ）は（ａ）に示すIVｂ−IVｂ線における断面図である。
【図５】（ａ）は、従来のＥＳＤ保護素子の構成を示す平面図であり、（ｂ）は（ａ）に示すVｂ−Vｂ線における断面図である。
【符号の説明】
【００４０】
１００、２００、３００、４００      ＥＳＤ保護素子 
１０１      ｐ型ウェル領域 
１０２ａ    第１のゲート絶縁膜 
１０２ｂ    第２のゲート絶縁膜 
１０３ａ    第１のゲート電極 
１０３ｂ    第２のゲート電極 
１０４      ｎ型ドレイン領域 
１０５ａ    第１のｎ型ソース領域 
１０５ｂ    第２のｎ型ソース領域 
１０６      ｐ型ガードリング領域 
１０７      ｎ型カソード領域 
１０８      コンタクトプラグ 
１０９      素子分離領域 
１１０      第１の金属配線 
１１１      第２の金属配線 
１１２      外部接続用パッド 
１１３      基準電圧端子 
１２０      ｎ型ＥＳＤ保護トランジスタ 
１３０      基板 
１４０      活性領域 
１６０      ｐ型ガードリング領域 
【図１】
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【図２】
2009071173.tif 000004
【図３】
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【図４】
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【図５】
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