(57)【要約】【課題】ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させる。【解決手段】データバスライン３０が、少なくとも第１，第２のデータバスライン３４・３６に分割され、第１のデータバスライン３４には第１のサンプリング回路５０が、第２のデータバスライン３６には第２のサンプリング回路５０が接続されており、第１，第２のデータバスライン３４・３６における、表示データの入力部分には、切替回路５・６が設けられており、切替回路５・６は、切替回路５・６が設けられた各々データバスライン３４・３６に対して、表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である。【選択図】図１
2009122348.tif 000002
【特許請求の範囲】
【請求項１】
入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路であって、
前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、
前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、
前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、
前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、
前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン及び前記第２のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能であることを特徴とする表示用駆動回路。
【請求項２】
前記切替回路を切り替えることによって、
前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定し、
他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することが可能であること特徴とする請求項１に記載の表示用駆動回路。
【請求項３】
前記切替回路を切り替えることによって、
前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定することと、
前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することと、
前記第１のデータバスライン及び前記第２のデータバスラインに、同時に前記表示データを供給することとが可能であることを特徴とする請求項１に記載の表示用駆動回路。
【請求項４】
前記第１のサンプリング回路による表示データの取り込みと、前記第２のサンプリング回路による前記表示データの取り込みとが互いに切り替わるものであり、
前記切替回路を切り替えることによって、
前記第１のサンプリング回路による表示データの取り込みが終了した後、引き続いて前記第２のサンプリング回路が表示データの取り込み開始するとの動作において、
第２のサンプリング回路が前記表示データの取り込みを始める以前に、前記第２のデータバスラインに前記表示データを供給し、
他方、前記第２のサンプリング回路による表示データの取り込みが終了した後、引き続いて第１のサンプリング回路が表示データの取り込み開始するとの動作において、
第１のサンプリング回路が表示データの取り込みを始める以前に、前記第１のデータバスラインに前記表示データを供給することが可能であることを特徴とする請求項３に記載の表示用駆動回路。
【請求項５】
前記第１のデータバスラインには、他の切替回路を介して第３のデータバスラインが延設されており、
また、前記第２のデータバスラインには、さらに他の切替回路を介して第４のデータバスラインが延設されており、
前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、
前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されていることを特徴とする請求項１に記載の表示用駆動回路。
【請求項６】
前記データバスラインが、前記第１のデータバスライン及び前記第２のデータバスラインに加えて、第３のデータバスラインと第４のデータバスラインとにも分割されており、
前記第３のデータバスライン及び前記第４のデータバスラインの入力部分には、各々、切替回路が設けられており、
前記切替回路を切り替えることによって、前記各データバスラインに対して、各々独立して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能であることを特徴とする請求項１に記載の表示用駆動回路。
【請求項７】
前記請求項１から６のいずれか１項に記載の表示用駆動回路が備えられた表示装置。
【請求項８】
入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路の駆動方法であって、
前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、
前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、
前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、
前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、
前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、
前記第１のサンプリング回路が前記表示データを取り込む期間、
前記第１の切替回路を切り替えて、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２の切替回路を切り替えて、前記第２のデータバスラインを一定の電位に固定し、
他方、前記第２のサンプリング回路が前記表示データを取り込む期間、
前記第２の切替回路を切り替えて、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１の切替回路を切り替えて、前記第１のデータバスラインを一定の電位に固定することを特徴とする表示用駆動回路の駆動方法。
【請求項９】
前記第１のデータバスラインには、第３の切替回路を介して第３のデータバスラインが延設されており、
また、前記第２のデータバスラインには、第４の切替回路を介して第４のデータバスラインが延設されており、
前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、
前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、
前記切替回路を切り替えることによって、
前記第１及び第３のサンプリング回路が前記表示データを取り込む期間、
前記第１及び第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２及び第４のデータバスラインを一定の電位に固定し、
前記第２及び第４のサンプリング回路が前記表示データを取り込む期間、
前記第２及び第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１及び第３のデータバスラインを一定の電位に固定し、
前記第１のサンプリング回路が前記表示データを取り込む期間、
前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、
前記第２のサンプリング回路が前記表示データを取り込む期間、
前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することを特長とする、請求項８に記載の表示用駆動回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に使用する駆動回路のＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）ノイズ低減に関するものである。
【背景技術】
【０００２】
近年、液晶表示パネル等の表示装置は大型化・高精細化が進み、それに伴い、表示駆動用半導体集積回路（表示用駆動回路、以下、ドライバと称する。）では、表示駆動用出力端子の端子数増加や、出力バッファーの駆動能力の拡大が進められている。
【０００３】
（ドライバ）
まず、従来のドライバの構成について説明する。図５は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能なドライバの概念図である。
【０００４】
・入出力端子
図５に示すように、従来のドライバ１０１は、外部にクロック入力端子１０２、複数の信号入力端子を備えた階調データ入力端子１０３、ＬＯＡＤ信号（データＬＯＡＤ信号）入力端子１０４、基準電源端子であるＶ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９を備えている。
【０００５】
他方、出力端子としては、前記ドライバ１０１は、ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子群１１１と称する。）を備えている。
【０００６】
そして、前記クロック入力１０２から入力されたシフトクロック用入力信号と、前記階調データ入力端子１０３から入力された階調データとが、前記ドライバ１０１に備えられた出力回路群１２０に入力される。
【０００７】
・出力回路群
具体的には、前記出力回路群１２０には、前記信号出力端子群１１１の各々に対応した、ｎ個のポインタ用シフトレジスタ回路１２３−１〜１２３−ｎと、前記各ポインタ用シフトレジスタ回路１２３−１〜１２３−ｎに接続されたｎ個のサンプリング回路としてのラッチ回路１２４−１〜１２４−ｎと、前記各ラッチ回路１２４−１〜１２４−ｎに接続されたｎ個のホールド回路１２５−１〜１２５−ｎと、前記各ホールド回路１２５−１〜１２５−ｎに接続されたｎ個のＤ／Ａコンバータ（ＤＡＣ回路、Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと称する。）回路１２６−１〜１２６−ｎと、前記各ＤＡＣ回路１２６−１〜１２６−ｎに接続されたｎ個の出力バッファー１２７−１〜１２７−ｎが備えられている。そして、前記ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎが、各々前記出力バッファー１２７−１〜１２７−ｎに接続されている。
【０００８】
また、前記出力回路群１２０は、前記各基準電源端子（Ｖ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９）に接続された基準電源補正回路１２１を備えている。そして、この基準電源補正回路１２１は、前記各ＤＡＣ回路１２６に接続されている。
【０００９】
（データの流れ）
つぎに図５に基づいて、ドライバ１０１におけるデータの流れについて説明する。
【００１０】
まず、前記クロック入力端子１０２から入力されたシフトクロック用入力信号は、前記各ポインタ用シフトレジスタ回路１２３を介して、各ラッチ回路１２４に入力される。
【００１１】
また、前記階調データ入力端子１０３から入力された階調データも、前記シフトロック用入力信号と同様に、前記各ラッチ回路１２４に入力される。
【００１２】
また、前記ＬＯＡＤ信号入力端子１０４から入力されたデータＬＯＡＤ信号は、前記各ホールド回路１２５に入力される。これによって、前記各ホールド回路１２５には、前記各ラッチ回路１２４からの入力と、データＬＯＡＤ信号の入力とが行われる。
【００１３】
そして、前記各ＤＡＣ回路１２６には、前記ホールド回路１２５及び前記基準電源補正回路１２１から信号が入力され、この各ＤＡＣ回路１２６から、前記各出力バッファー１２７を介して、前記各液晶駆動用信号出力端子１１１に液晶駆動用信号が出力される。
【００１４】
（ドライバの構成）
以下、より詳しく説明する。
【００１５】
前記ポインタ用シフトレジスタ回路１２３は、ｎ段のシフトレジスタ回路１２３−１〜１２３−ｎにより構成されている。さらに、前記ラッチ回路部１２４及び前記ホールド回路１２５は、ｎ個のラッチ回路１２４−１〜１２４−ｎ及び、ｎ個のホールド１２５−１〜１２５−ｎにより構成される。また、前記ＤＡＣ回路１２６は、ＤＡＣ回路１２６−１〜１２６−ｎにより構成される。加えて、出力バッファー１２７はオペアンプにより構成される出力バッファー１２７−１から１２７−ｎにより構成される。
【００１６】
以上のように、ドライバ１０１内では、シフトレジスタ回路で構成されるポインタ用シフトレジスタ回路１２３、ラッチ回路部１２４、ホールド回路１２５、ＤＡＣ回路１２６、及び、出力バッファー１２７が同数設けられている（図５においては、ｎ個）。
【００１７】
そして、前記各回路等は、同じ番号のもの同士が、前記の順序で、直線的に接続されている。すなわち、例えばポインタ用シフトレジスタ回路１２３−１に対しては、ラッチ回路１２４−１が接続され、その延長上には前記出力バッファー１２７−１が接続されている。
【００１８】
（ドライバの動作）
・シフトクロック用入力信号によるラッチ回路の選択
ここで、前記ポインタ用シフトレジスタ回路１２３は、前記クロック入力端子１０２から入力されたシフトクロック用入力信号に応じて、前記ラッチ回路１２４−１〜１２４−ｎのうち１つのラッチ回路１２４を選択する。
【００１９】
・階調データのラッチ回路への格納
そして、前記階調データ入力端子１０３から入力された階調データが、選択された前記ラッチ回路１２４に格納される。
【００２０】
・ラッチ回路選択信号によるラッチ回路の選択
より詳しくは、ポインタ用シフトレジスタ回路１２３から出力されるラッチ回路選択信号は、クロック入力端子１０２から入力されるシフトクロック用入力信号により１個目のラッチ回路１２４−１からｎ個目のラッチ回路１２４−ｎまで順次選択する。
【００２１】
これによって、ｎ個のクロック（１からｎ個目までを選択するシフトクロック用入力信号）が入力された場合、すべてのラッチ回路１２４−１〜１２４−ｎにデータを記憶させることができる。
【００２２】
また、前記ラッチ回路１２４−１〜１２４−ｎは、それぞれ異なる値のデータ（階調データ）を記憶することが可能である。
・階調データのホールド回路への転送
そして、ラッチ回路１２４−１〜１２４−ｎに記憶されたデータ（階調データ）は、データＬＯＡＤ信号により、それぞれ対応するｎ個のホールド回路１２５−１〜１２５−ｎへ転送される。
【００２３】
・デジタル入力データのＤＡＣ回路への入力
そして、前記信号は、ＤＡＣ回路１２６−１〜１２６−ｎに対するデジタル入力データとして、前記ホールド回路１２５から出力され、前記ＤＡＣ回路１２６に入力される。
【００２４】
・ＤＡＣ回路の階調電圧値の出力
そして前記ＤＡＣ回路１２６−１〜１２６−ｎは、前記デジタル入力データにより、ｍ種類の階調電圧値から出力値を選択した上でそれを出力する。
【００２５】
このｍ種類の階調電圧値は、前記基準電源端子Ｖ０端子１０５〜Ｖ４端子１０９から入力された電圧と、前記基準電源補正回路１２１とによって作成される。
【００２６】
・液晶パネル駆動用信号（階調電圧）の出力
さらに、出力バッファー１２７でインピーダンス変換されて、信号出力端子１１１−１から液晶パネル駆動用信号として階調電圧が出力される。
【００２７】
（ポインタ用シフトレジスタ回路の一例）
つぎに前記ポインタ用シフトレジスタ回路１２３の構成について、従来のポインタ用シフトレジスタ回路１２３の構成を示す図（回路図）である図７に基づいて説明する。
【００２８】
図７に示すように、従来のポインタ用シフトレジスタ回路１２３では、すべてＤ−ＦＦ回路（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ回路：順序回路）１５０に共通にクロック信号が供給されていた。
【００２９】
そのため、スイッチングの際に流れる貫通電流を低減する必要があった。
【００３０】
また、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）の入力容量への充放電電流を低減して消費電流を削減する必要があった。
【００３１】
（特許文献１）
そこで、前記貫通電流が流れるなどの不具合の解消するために、特許文献１には、前記Ｄ−ＦＦ回路１５０をグループ化する技術が提案されている。
【００３２】
以下、特許文献１に記載のポインタ用シフトレジスタ回路（シフトレジスタ回路）１２３について説明する。図８は、特許文献１に記載のポインタ用シフトレジスタ回路１２３の構成を示す図（回路図）である。
【００３３】
前記図８に示すように、特許文献１に記載のポインタ用シフトレジスタ回路１２３では、前記ポインタ用シフトレジスタ回路１２３のＤ−ＦＦ回路１５０を任意数ごとにグループ化し、各グループごとにクロック制御回路ＣＬＫ１７０を接続し、所定グループのみ動作させるようにすることが提案されている。
【００３４】
このポインタ用シフトレジスタ回路１２３においては、データ端子１６０は、各色（ＲＧＢ）ごとに階調数必要となる。例えば２５６階調の階調を出力する場合は、データは８ビット（８入力）×ＲＧＢで２４入力必要であり、１０２４階調の場合では１０ビット（１０入力）×ＲＧＢで３０入力必要となる。
【００３５】
また、データバスラインは、ラッチ回路としてのＤ−ＦＦ回路１５０に共通に接続されているため、ポインタ用シフトレジスタ回路１２３が形成されたチップ全体に配置されている。
【００３６】
このため、データバスラインの浮遊容量が大きく、消費電力を低減するためには、階調データによる入力バッファーのスイッチングに起因する入力バッファーの貫通電流、及び、ドライバの入力容量やデータバスラインの浮遊容量を充放電する電流を低減する必要があった。
【００３７】
（特許文献２）
そこで、このデータ入力端子での消費電力を低減手段として、例えば、特許文献２には、１ライン前の表示データと入力する表示データとを比較し、同じである場合は表示データの入力をおこなわない手段が記載されている。
【００３８】
（特許文献３）
また、特許文献３には、ドライバに反転入力機能をもたせ、データ信号の極性変化が少ないように処理をおこなう技術が開示されている。
【特許文献１】特開平７−２４８７４１公開公報（１９９５（平成７）年９月２６日公開）
【特許文献２】特開平５−２９７８２７公開公報（１９９３（平成５）年１１月１２日公開）
【特許文献３】特開平９−９０９１１公開公報（１９９７（平成９）年４月４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００３９】
しかしながら、例えば高精細の表示装置を駆動する場合など、１水平期間のデータが多くなるため、データのサンプリング速度も高速になる。このためサンプリングタイミングを作成するシフトレジスタ回路に高速動作が必要になる。このため、前記のようなシフトレジスタ回路やデータバスラインでの、消費電流の低減やＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）対策が重要となっている。以下、説明する。
【００４０】
すなわち、近年における表示パネルの高精細化により、ドライバの出力数の増加、階調数の増加が進み、ドライバのチップ面積も増加している。このため特にドライバのデータバスラインの浮遊容量が大きくなり、ＥＭＩの規制値をクリアできない場合が発生している。
【００４１】
しかしながら、前記データバスラインに対する対策を、例えば、前記特許文献２や特許文献３の技術を用いておこなうには、表示データを比較するためのメモリや、データ信号を処理する特殊な回路が必要となり、ドライバのコスト上昇を招く。
【００４２】
そこで、本発明は、前記の問題点に鑑みてなされたものであり、その目的は、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させることが可能な表示用駆動回路、表示装置及び表示用駆動回路の駆動方法。
【課題を解決するための手段】
【００４３】
本発明の表示用駆動回路は、前記課題を解決するために、入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路であって、前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン及び前記第２のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能であることを特徴とする。
【００４４】
前記の構成によればデータバスラインが少なくとも２個に分割されており、その各々に切替回路が設けられている。そして、この切替回路は、データバスラインに対して表示データの供給することと、データバスラインを一定電位に保つことこととを切り替えることができる。
【００４５】
そのため、表示データのデータバスラインへの供給を、供給する必要があるデータバスラインの範囲（表示データを取り込む必要があるサンプリング回路に対応した範囲）に限定することができる。したがって、データバスラインが稼動する範囲、言い換えると、データバスラインの電位が振幅する範囲を、必要最低限の範囲に限定することができる。
【００４６】
さらに、前記の構成によれば、表示データを供給する必要がないデータバスラインに対しては、それを一定電位に固定することができる。そして、かかる範囲においては、データバスラインの電位は振幅しない。
【００４７】
よって、データバスライン全体からの充放電電流を少なくすることができ、その結果、ＥＭＩノイズの発生を抑制することができる。
【００４８】
また、前記一定電位に固定されたデータバスラインからは、ノイズが発生しにくいので、表示データを取り込む必要があるサンプリング回路は、より正確に表示データを取り込むことが可能となる。
【００４９】
また、切替回路は、汎用的な素子の組み合わせで容易に構成することができる。したがって、メモリやデータ処理回路など、大きなコスト上昇を招くような部材・構成を追加する必要がない。
【００５０】
以上より、前記構成の表示用駆動回路は、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させ、その結果ＥＭＩノイズを低減することが可能な表示用駆動回路を提供することができる。
【００５１】
また、本発明の表示用駆動回路は、前記切替回路を切り替えることによって、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定し、他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することを可能とすることが好ましい。
【００５２】
前記の構成によれば、表示データの取り込みが必要となるサンプリング回路に対応するデータバスラインのみに選択的に表示データが供給され、その他のデータバスラインは、一定の電位に固定される。
【００５３】
そのため、ＥＭＩノイズを、より確実に低減させることができる。
【００５４】
また、本発明の表示用駆動回路は、前記切替回路を切り替えることによって、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定することと、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することと、前記第１のデータバスライン及び前記第２のデータバスラインに、同時に前記表示データを供給することを可能とすることが好ましい。
【００５５】
前記の構成によれば、一のデータバスラインを稼動させ、他のデータバスラインを一定電圧に固定する動作に加えて、前記両データバスラインを同時に稼動させる動作が可能となる。
【００５６】
そのため、よりバリエーションの広い駆動が可能となる。
【００５７】
また、本発明の表示用駆動回路は、前記第１のサンプリング回路による表示データの取り込みと、前記第２のサンプリング回路による前記表示データの取り込みとが互いに切り替わるものであり、前記切替回路を切り替えることによって、前記第１のサンプリング回路による表示データの取り込みが終了した後、引き続いて第２のサンプリング回路が表示データの取り込み開始するとの動作において、第２のサンプリング回路が前記表示データの取り込みを始める以前に、前記第２のデータバスラインに前記表示データを供給し、他方、前記第２のサンプリング回路による表示データの取り込みが終了した後、引き続いて第１のサンプリング回路が表示データの取り込み開始するとの動作において、第１のサンプリング回路が表示データの取り込みを始める以前に、前記第１のデータバスラインに前記表示データを供給することを可能とすることが好ましい。
【００５８】
前記の構成によれば、表示データの取り込み期間が始まる以前から、対応するデータバスラインに表示データが供給されている。言い換えると、表示データの取り込みが開始される時点で、既に表示データを取り込む環境が整っている。
【００５９】
そのため、例えば、一のサンプリング回路と他のサンプリング回路とで交互に表示データを取り込む場合など、前記表示データの取り込み期間の冒頭から、遅延なく、確実にデータを取り込むことが容易になる。
【００６０】
したがって、前記構成によれば、ＥＭＩノイズの低減と、確実なデータの取り込みとを両立することが容易になる。
【００６１】
また、本発明の表示用駆動回路は、前記第１のデータバスラインには、他の切替回路を介して第３のデータバスラインが延設されており、また、前記第２のデータバスラインには、さらに他の切替回路を介して第４のデータバスラインが延設されており、前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されていることが好ましい。
【００６２】
前記の構成によれば、データバスラインが、大きく２つの領域に分割された上で、その各々が、さらに２つの領域に分割された構造となっている。
【００６３】
すなわち、本発明の構成を他の表現を用いて説明すると、データバスラインをまず第１のデータバスラインと第２のデータバスラインとに分割する。そして、この第１のデータバスラインにおける先端側の部分を第３のデータバスラインとし、他方、第２のデータバスラインにおいても、前記第１のデータバスラインと同様に、その先端側の部分を第４のデータバスラインとした構造となっている。そして、各データバスラインの入力部分には、切替回路が設けられている。
【００６４】
この構成によれば、データバスラインの総延長を、それほど増加させることなく、データバスラインを４つの領域に分割することができる。
【００６５】
そして、前記の構成によれば、その各々のデータバスラインに対応して切替回路が設けられているので、より効率的に、データバスラインの必要な部分のみに表示データを供給することができる。
【００６６】
よって、よりＥＭＩノイズをより効果的に抑制することができる。
【００６７】
また、本発明の表示用駆動回路は、前記データバスラインが、前記第１のデータバスライン及び前記第２のデータバスラインに加えて、第３のデータバスラインと第４のデータバスラインとにも分割されており、前記第３のデータバスライン及び前記第４のデータバスラインの入力部分には、各々、切替回路が設けられており、前記切替回路を切り替えることによって、前記各データバスラインに対して、各々独立して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることを可能とするように構成することができる。
【００６８】
前記の構成によれば、データバスラインが４つの領域に分割されているとともに、その各々について、独立して表示データの供給の有無を切り替えることができる。
【００６９】
したがって、さらに効果的にＥＭＩノイズを低減させることができる。
【００７０】
また、本発明の表示装置は、前記表示用駆動回路が備えられていることが好ましい。
【００７１】
前記の構成によれば、表示装置に備えられた表示用駆動回路の発生させるＥＭＩノイズが少ないため、ＥＭＩノイズによる表示の乱れなどが発生しにくい。
【００７２】
したがって、高品位な表示をおこなうことが可能となる。
【００７３】
また、本発明の表示用駆動回路の駆動方法は、前記課題を解決するために、入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路の駆動方法であって、前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１の切替回路を切り替えて、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２の切替回路を切り替えて、前記第２のデータバスラインを一定の電位に固定し、他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２の切替回路を切り替えて、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１の切替回路を切り替えて、前記第１のデータバスラインを一定の電位に固定することを特徴とする。
【００７４】
前記の方法によれば、分割されたデータバスラインについて、表示データの供給が必要な領域のみに、選択的に表示データを供給することが可能である。また、データバスラインのなかで、表示データの供給が必要でない領域は、その電位を一定に保つことができる。
【００７５】
したがって、データバスラインの振幅を抑制することができる。
【００７６】
よって、前記の方法によれば、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させ、その結果ＥＭＩノイズを低減することができる。
【００７７】
また、本発明の表示用駆動回路の駆動方法は、前記第１のデータバスラインには、第３の切替回路を介して第３のデータバスラインが延設されており、また、前記第２のデータバスラインには、第４の切替回路を介して第４のデータバスラインが延設されており、前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、前記切替回路を切り替えることによって、前記第１及び第３のサンプリング回路が前記表示データを取り込む期間、前記第１及び第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２及び第４のデータバスラインを一定の電位に固定し、前記第２及び第４のサンプリング回路が前記表示データを取り込む期間、前記第２及び第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１及び第３のデータバスラインを一定の電位に固定し、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することが好ましい。
【００７８】
前記の方法によれば、データバスラインが大きく２つの領域に分割され、分割された各データバスラインが、さらに２つの領域に分割されることによって、４つの領域に分割されたデータバスラインにおいて、より効率的にＥＭＩノイズの発生を抑制することができる。すなわち、各データバスラインに対応して設けられた切替回路を切り替えることによって、場面に応じた種々の動作をおこなうことができる。
【００７９】
具体的には、第１のデータバスラインと第３のデータバスラインとに表示データを供給する必要がある場合には、残る第２のデータバスラインと第４のデータバスラインとを一定電位とする。
【００８０】
また、第１のデータバスラインのみに表示データを供給する必要がある場合には、残る第３のデータバスラインと第２のデータバスラインと第４のデータバスラインとを一定電位とする。
【００８１】
同様にして、第２のデータバスラインと第４のデータバスラインとに表示データを供給する必要がある場合には、残る第１のデータバスラインと第３のデータバスラインとを一定電位とする。
【００８２】
また、第２のデータバスラインのみに表示データを供給する必要がある場合には、残る第１のデータバスラインと第３のデータバスラインと第４のデータバスラインとを一定電位とする。
【００８３】
前記の方法によれば、上記各動作を、前記切替回路を切り替えることによって、容易に実現することができる。
【００８４】
したがって、簡易な方法で、ＥＭＩノイズの発生を抑制することができる。
【発明の効果】
【００８５】
本発明の表示用駆動回路は、以上のように、表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン及び前記第２のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能となるものである。
【００８６】
また、本発明の表示用駆動回路の駆動方法は、以上のように、表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１の切替回路を切り替えて、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２の切替回路を切り替えて、前記第２のデータバスラインを一定の電位に固定し、他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２の切替回路を切り替えて、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１の切替回路を切り替えて、前記第１のデータバスラインを一定の電位に固定する方法である。
【００８７】
それゆえ、データバスラインが分割されるとともに、対応した切替回路が設けられているので、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させることができる。
【発明を実施するための最良の形態】
【００８８】
本発明の実施の形態について図１などに基づいて説明すれば、以下の通りである。
【００８９】
図１は、本実施の形態の表示用駆動回路としてのドライバ２０の概略構成を示す回路図である。具体的には、図１は本実施の形態におけるドライバ２０のデータサンプリング回路等を示している。
【００９０】
なお、図１は、ドライバ２０の一例として、１２出力分のデータサンプリング回路に３ビットのデータを入力する場合を示している。
【００９１】
（ドライバの構成）
以下、前記ドライバ２０の構成について順に説明する。
【００９２】
（Ｄ−ＦＦ回路の配置）
本実施の形態のドライバ２０には、ａ〜ｌの合計１２個のＤ−ＦＦ回路（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ回路：順序回路）１ａ〜１ｌが設けられることによって、合計１２段のシフトレジスタ回路が構成されている。なお、以下前記１２個のＤ−ＦＦ回路１ａ〜１ｌを一体として表現する場合や、ａからｌの別にこだわらず１個のＤ−ＦＦ回路を表現する場合等には、Ｄ−ＦＦ回路１との表記を用いることがある。また、前記ａ〜ｌを、段と表現することがある。他の回路や素子に付いても同様の表記・表現を用いることがある。
【００９３】
（Ｄ−ＦＦ回路の端子）
このＤ−ＦＦ回路１には、サンプリング開始信号としてのイネイブル信号ＥＮが入力される端子Ｄと、シフトクロック用入力信号（クロック信号）ＣＫが入力される端子ＣＫと、リセット信号Ｒが入力される端子Ｒと、信号を出力する端子である端子Ｑが設けられている。
【００９４】
（Ｄ−ＦＦ回路の動作）
そして、本実施の形態のドライバ２０では、前記シフトレジスタ回路は、前記リセット信号Ｒが“Ｈ”でリセットされ、前記シフトクロック用入力信号ＣＫの立ち上がりで前記端子Ｄに入力された信号を端子Ｑから出力する。なお、前記端子Ｄに入力される信号は、ドライバ２０のデータサンプリング開始信号（サンプリング開始信号）ＥＮである。
【００９５】
（ラッチ回路の構成）
また、本実施の形態のドライバ２０には、前記Ｄ−ＦＦ回路１に接続されたラッチ回路が設けられている。具体的には、ａ〜ｌの合計１２個のラッチ回路２ａ〜２ｌ、ａ〜ｌの合計１２個のラッチ回路３ａ〜３ｌ、及び、ａ〜ｌの合計１２個のラッチ回路４ａ〜４ｌが設けられている。
【００９６】
そして、同じ段に属する前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４（例えば、Ｄ−ＦＦ回路１ａ、ラッチ回路２ａ、ラッチ回路３ａ及びラッチ回路４ａ）は、前記の順番で直線的に接続されている。
【００９７】
（ラッチ回路の端子）
前記ラッチ回路２、ラッチ回路３及びラッチ回路４は、データをサンプリングするラッチ回路である。そして、前記各々のラッチ回路には、ゲート信号が入力される端子である端子Ｇと、データ信号（例えば、データ信号Ｄ０、データ信号Ｄ１、データ信号Ｄ２）が入力される端子である端子Ｄと、信号を出力する端子である端子Ｑとが設けられている。
【００９８】
（ラッチ回路の動作）
そして、前記各ラッチ回路２・３・４は、前記端子Ｇから入力されるゲート信号が“Ｈ”の期間、前記端子Ｄから入力されたデータ信号（例えば、データ信号Ｄ０、データ信号Ｄ１、データ信号Ｄ２）を端子Ｑから出力する。そして、前記ゲート信号が“Ｌ”になった以降も、端子Ｑから前記出力を維持する。
【００９９】
（データ信号）
ここで、前記各データ信号Ｄ０・Ｄ１・Ｄ２は、前記ドライバ２０へ入力される３ビットの階調データである。
【０１００】
（データバスライン）
また、本実施の形態のドライバ２０には、前記各データ信号Ｄ０・Ｄ１・Ｄ２が送信されるデータバスライン３０（３０ａ・３０ｂ・３０ｃ）が設けられている。
【０１０１】
（データバスラインの分岐）
このデータバスライン３０の構成については、データバスライン３０の構成を示す図２などに基づいて後に詳述するが、本実施の形態においては、データバスライン３０は、前記各ラッチ回路２・３・４に接続される前に、分岐ＪＫが設けられ、かかる分岐ＪＫから第１データバスライン３４（３４ａ・３４ｂ・３４ｃ）と第２データバスライン３６（３６ａ・３６ｂ・３６ｃ）とに分けられている。
【０１０２】
具体的には、データ信号Ｄ０が送信されるデータバスライン３０ａは第１データバスライン３４ａと第２データバスライン３６ａとに分かれ、データ信号Ｄ１が送信されるデータバスライン３０ｂは第１データバスライン３４ｂと第２データバスライン３６ｂとに分かれ、データ信号Ｄ２が送信されるデータバスライン３０ｃは第１データバスライン３４ｃと第２データバスライン３６ｃとに分かれる。
【０１０３】
ここで、前記第１データバスライン３４と第２データバスライン３６とは、ほぼ同じ長さであり、前記データバスライン３０が分岐した点（分岐ＪＫ）に対して、ほぼ対称に配置されている。
【０１０４】
（データバスラインへの接続）
そして、前記第１データバスライン３４には、前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４におけるａ〜ｆ段にあたる回路が接続されている。他方、前記第２データバスライン３６には、前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４におけるｇ〜ｌ段にあたる回路が接続されている。
【０１０５】
（ＡＮＤ回路１）
そして、前記第１データバスライン３４及び前記第２データバスライン３６上には選択回路（切替回路）として作用するＡＮＤ回路が設けられている。
【０１０６】
具体的には、前記データバスライン３０が分岐した後、分岐によって生じた前記第１データバスライン３４及び前記第２データバスライン３６が、各ラッチ回路２・３・４等に接続される手前において、各々データバスライン（第１データバスライン３４及び第２データバスライン３６）上に、各々、切替回路としてのＡＮＤ回路５・６が設けられている。
【０１０７】
より具体的には、第１データバスライン３４ａ上にはＡＮＤ回路５ａが設けられており、同様に、第１データバスライン３４ｂ上にはＡＮＤ回路５ｂが、第１データバスライン３４ｃ上にはＡＮＤ回路５ｃが、また、第２データバスライン３６ａ上にはＡＮＤ回路６ａが、第２データバスライン３６ｂ上にはＡＮＤ回路６ｂが、第２データバスライン３６ｃ上にはＡＮＤ回路６ｃが、それぞれ設けられている。
【０１０８】
言い換えると、ＡＮＤ回路５及びＡＮＤ回路６は、各データ信号Ｄ０・Ｄ１・Ｄ２に対応したデータバスラインａ〜ｃ上に、各々１個づつ合計３個を一組として設けられている。
【０１０９】
（ＡＮＤ回路２）
さらに、本実施の形態のドライバ２０には、前記ＡＮＤ回路５・６に加えて、さらに２箇所にＡＮＤ回路が設けられている。
【０１１０】
すなわち、前記第１データバスライン３４における前記ｃ段とｄ段との間、及び、前記第２データバスライン３６におけるｉ段とｊ段との間に、さらにＡＮＤ回路が設けられている。
【０１１１】
具体的には、前記ＡＮＤ回路５・６と同様に、各データ信号Ｄ０・Ｄ１・Ｄ２に対応したデータバスラインａ〜ｃ上に、各々１個づつ合計３個を一組として設けられている。
【０１１２】
より詳しくは、前記ｃ段とｄ段との間において、前記第１データバスライン３４ａ上にはＡＮＤ回路７ａが設けられており、同様に、第１データバスライン３４ｂ上にはＡＮＤ回路７ｂが、第１データバスライン３４ｃ上にはＡＮＤ回路７ｃが設けられている。
【０１１３】
他方、前記ｉ段とｊ段との間において、前記第２データバスライン３６ａ上にはＡＮＤ回路８ａが、第２データバスライン３６ｂ上にはＡＮＤ回路８ｂが、第２データバスライン３６ｃ上にはＡＮＤ回路８ｃが、それぞれ設けられている。
【０１１４】
（Ｓｅｌとの接続）
つぎに前記ＡＮＤ回路５・６・７・８について説明する。
【０１１５】
前記ＡＮＤ回路５・６・７・８には、その各々に対して、Ｓｅｌ１〜４が接続されている。
【０１１６】
このＳｅｌ１〜４は、各々図１に部分回路図を示す回路１０〜１３（セットリセット回路）からの出力である。前記各セットリセット回路１０〜１３は、具体的には、２個のＮＡＮＤ回路と１個のＮＯＴ回路とからなる複合回路であり、選択回路の選択信号を作成するものである。セットリセット回路１０〜１３については、後に詳述する。
【０１１７】
そして、ＡＮＤ回路５・６・７・８とＳｅｌ１〜４とは、つぎのように接続されている。
【０１１８】
すなわち、Ｓｅｌ１はＡＮＤ回路５ａ・５ｂ・５ｃの１つの端子に対して各々接続されており、同様に、Ｓｅｌ２はＡＮＤ回路６ａ・６ｂ・６ｃの１つの端子に、Ｓｅｌ３はＡＮＤ回路７ａ・７ｂ・７ｃの１つの端子に、そして、Ｓｅｌ４はＡＮＤ回路８ａ・８ｂ・８ｃの１つの端子に対して各々接続されている。
【０１１９】
（データバスラインの領域分割）
前記ＡＮＤ回路５・６・７・８は、Ｓｅｌ１・２・３・４からの信号が“Ｈ”の期間、入力されたデータをそのまま出力する。
【０１２０】
以下、第１データバスライン３４と第２データバスライン３６とを各々２つの領域に分けた上で説明する。
【０１２１】
まず、分岐ＪＫが設けられるまでのデータバスライン３０ａ・３０ｂ・３０ｃの領域、前記第１データバスライン３４ａ・３４ｂ・３４ｃにおける前記分岐ＪＫから前記ＡＮＤ回路５ａ・５ｂ・５ｃまでの領域、及び、前記第２データバスライン３６ａ・３６ｂ・３６ｃにおける前記分岐ＪＫから前記ＡＮＤ回路６ａ・６ｂ・６ｃまでの領域を、バス０とする。
【０１２２】
そして、前記第１データバスライン３４ａ・３４ｂ・３４ｃにおける前記ＡＮＤ回路５ａ・５ｂ・５ｃから前記ＡＮＤ回路７ａ・７ｂ・７ｃまでの領域をバスＡとする。
【０１２３】
また、前記第１データバスライン３４ａ・３４ｂ・３４ｃにおける前記ＡＮＤ回路７ａ・７ｂ・７ｃ以降の領域をバスＢとする。
【０１２４】
他方、前記第２データバスライン３６ａ・３６ｂ・３６ｃにおける前記ＡＮＤ回路６ａ・６ｂ・６ｃから前記ＡＮＤ回路８ａ・８ｂ・８ｃまでの領域をバスＣとする。
【０１２５】
また、前記第２データバスライン３６ａ・３６ｂ・３６ｃにおける前記ＡＮＤ回路８ａ・８ｂ・８ｃ以降の領域をバスＤとする。
【０１２６】
（段との関係）
以上のように、データバスライン３０、第１データバスライン３４及び第２データバスライン３６を複数の領域に分けた場合、前記ａ〜ｃ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＢの第１データバスライン３４ａ・３４ｂ・３４ｃに接続されることとなる。
【０１２７】
同様に、前記ｄ〜ｆ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＡの第１データバスライン３４ａ・３４ｂ・３４ｃに接続されることとなる。
【０１２８】
他方、前記ｇ〜ｉ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＣの第２データバスライン３６ａ・３６ｂ・３６ｃに接続されることとなる。
【０１２９】
また、前記ｊ〜ｌ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＤの第２データバスライン３６ａ・３６ｂ・３６ｃに接続されることとなる。
【０１３０】
（ＡＮＤ回路における動作  Ｈ）
先に述べた、ＡＮＤ回路５・６・７・８はＳｅｌ１・２・３・４からの信号が“Ｈ”の期間、入力されたデータをそのまま出力することを、前記領域を用いて説明すると以下のようになる。
【０１３１】
すなわち、ＡＮＤ回路５にＳｅｌ１から”Ｈ”の信号が入力されている期間、ＡＮＤ回路５は、前記バス０から入力されたデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＡに出力する。
【０１３２】
同様に、ＡＮＤ回路６にＳｅｌ２から”Ｈ”の信号が入力されている期間、ＡＮＤ回路６は、前記バス０から入力されたデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＣに出力する。
【０１３３】
そして、前記Ｓｅｌ１からＡＮＤ回路５に入力される信号が”Ｈ”である期間に、ＡＮＤ回路７にＳｅｌ３から”Ｈ”の信号が入力されると、ＡＮＤ回路７は、前記バスＡに出力されたデータ信号Ｄ０・Ｄ１・Ｄ２、すなわち前記バス０におけるデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＢに出力する。
【０１３４】
また、同様に、前記Ｓｅｌ２からＡＮＤ回路６に入力される信号が”Ｈ”である期間に、ＡＮＤ回路８にＳｅｌ４から”Ｈ”の信号が入力されると、ＡＮＤ回路８は、前記バスＣに出力されたデータ信号Ｄ０・Ｄ１・Ｄ２、すなわち前記バス０におけるデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＤに出力する。
【０１３５】
（ＡＮＤ回路における動作  Ｌ）
他方、Ｓｅｌ１〜Ｓｅｌ４から、対応するＡＮＤ回路５〜ＡＮＤ回路８に対して、“Ｌ”の信号が入力されている場合には、各ＡＮＤ回路５〜ＡＮＤ回路８は、“Ｌ”（一定電位の信号）を出力する。
【０１３６】
（セットリセット回路）
つぎに、前記Ｓｅｌ１〜４を出力部とする、言い換えると、前記Ｓｅｌ１〜４に信号を出力する前記セットリセット回路１０・１１・１２・１３について説明する。
【０１３７】
図１に示す前記各セットリセット回路１０・１１・１２・１３において、ＥＮは、先に説明した通り、サンプリング開始信号としてのイネイブル信号を示し、Ｒは、リセット信号を示している。
【０１３８】
（各セットリセット回路の動作）
そして、セットリセット回路１０は、ＥＮが“Ｈ”でＳｅｌ１がセット（“Ｈ”）され、ＲとＱ８との論理和によりリセット（“Ｌ”）される。
【０１３９】
また、セットリセット回路１１は、Ｑ６が“Ｈ”でＳｅｌ２がセット（“Ｈ”）され、ＲとＥＮとの論理和によりリセット（“Ｌ”）される。
【０１４０】
また、セットリセット回路１２は、ＥＮが“Ｈ”でＳｅｌ３がセット（“Ｈ”）され、ＲとＱ５との論理和によりリセット（“Ｌ”）される。
【０１４１】
また、セットリセット回路１３は、Ｑ９が“Ｈ”でＳｅｌ１がセット（“Ｈ”）され、ＲとＥＮとの論理和によりリセット（“Ｌ”）される。
【０１４２】
（データバスラインの構成）
つぎに本実施の形態のドライバ２０におけるデータバスライン３０の構成について説明する。
【０１４３】
先に図１に基づいて説明したとおり、本実施の形態におけるデータバスライン３０は、切替回路としてのＡＮＤ回路５・６・７・８によって、複数の領域（バス０・Ａ〜Ｄ）に分割されている。
【０１４４】
すなわち、本実施の形態におけるデータバスライン３０の構成を示す概略図である図２に示すように、本実施の形態におけるデータバスライン３０は、各切替回路（第１から第４）を節目として、５個の領域、バス０・バスＡからＤに分割されている。
【０１４５】
（第１・第２データバスライン）
具体的には、データバスライン３０は、前記分岐ＪＫを含む導入部データバスライン３２（領域：バス０）と、前記分岐ＪＫ以降の主要な領域を占める、第１データバスライン３４と、第２データバスライン３６とによって構成されている。
【０１４６】
より詳しくは、前記第１データバスライン３４は、第１切替回路としての前記ＡＮＤ回路５以降のデータバスライン３０を示し、他方、前記第２データバスライン３６は、前記第２データバスライン３６は、第３切替回路としての前記ＡＮＤ回路６以降のデータバスライン３６を示している。
【０１４７】
（バスＡ、バスＢ）
また、第１データバスライン３４上には、その長手方向におけるほぼ中心位置に、第２切替回路としての前記ＡＮＤ回路７が形成されている。そして、前記第１切替回路（ＡＮＤ回路５）と第２切替回路（ＡＮＤ回路７）とに挟まれた領域が領域：バスＡとなり、その延長上の、前記第２切替回路（ＡＮＤ回路７）以降の領域が領域：バスＢとなっている。
【０１４８】
（バスＣ、バスＤ）
他方、前記第２データバスライン３６においても、前記第１データバスラインと同様に、第２データバスライン３６上には、その長手方向におけるほぼ中心位置に、第４切替回路としての前記ＡＮＤ回路８が形成されている。そして、前記第３切替回路（ＡＮＤ回路６）と第４切替回路（ＡＮＤ回路８）とに挟まれた領域が領域：バスＣとなり、その延長上の、前記第４切替回路（ＡＮＤ回路８）以降の領域が領域：バスＤとなっている。
【０１４９】
以上のように、本実施の形態におけるデータバスライン３０は、導入部データバスライン３２と第１データバスライン３４と第２データバスライン３６とを有し、前記データバスライン３０に形成された各切替回路（第１〜第４）によって、５つの領域に分割されている。
【０１５０】
（従来のデータバスライン）
これに対して従来ドライバ２０におけるデータバスライン３０には、切替回路が設けられておらず、データバスライン３２の全体が共通に接続されていた。以下、従来のデータバスライン３２の構成を示す概略図である図６に基づいて説明する。
【０１５１】
前記図６に示すように、従来のデータバスライン３０では、本実施の形態におけるデータバスライン３０と同様に、分岐ＪＫが設けられ、この分岐ＪＫを起点として、データバスライン３０は、第１データバスライン３４と第２データバスライン３６とに分かれている。
【０１５２】
しかしながら、図６に示す従来のデータバスライン３０は、データバスライン３０は分岐しているものの、そのデータバスライン３０に切替回路は設けられていない。
【０１５３】
したがって、従来のデータバスライン３０は、枝分かれしているものの、データバスライン３０の一部分のみに選択的に信号を送信することはできなかった。
【０１５４】
（特許文献１の構成）
また、先述した特許文献１に記載の回路においても、データバスラインは、その全体が共通に接続されていた。図９に、特許文献１に記載の回路の構成を模式的に表す図を示す。また、図１０に、特許文献１に記載の回路のクロックラインの構成を表す図を示す。
【０１５５】
前記図９及び図１０に示すように、特許文献１に記載の回路では、シフトクロック用入力信号が送信されるラインは分割されているが、データバスラインは分割されていない。
【０１５６】
（動作のタイミング）
つぎに、本実施の形態のドライバ２０に関し、その回路の動作タイミングについて説明する。
【０１５７】
図３は、本実施の形態のドライバ２０の動作タイミングを示す図である。以下、図３に基づいて、前記図１に示したドライバの回路動作について説明する。その際、前記データバスラインを各領域に分割し、各分割領域を示すバス０、バスＡ〜バスＤ等を用いて説明する。
【０１５８】
（バスの表記）
なお、前記各領域にについて先の説明とは異なった表現を用いて説明すると、前記図１に示す、データバスライン３０のＤ０＿ＡからＤ２＿ＡをバスＡ、Ｄ０＿ＢからＤ２＿ＢをバスＢ、Ｄ０＿ＣからＤ２＿ＣをバスＣ、Ｄ０＿ＤからＤ２＿ＤをバスＤとする。
【０１５９】
（ラッチの表記）
また、前記各ラッチ回路２・３・４によって構成される回路群をサンプリング回路５０とした場合、サンプリング回路５０も、ドライバ２０の段の数に対応して、サンプリング回路５０ａ〜サンプリング回路５０ｌまで１２個形成される。
【０１６０】
そして、以下、１つのサンプリング回路５０に属するラッチ回路群を、そのサンプリング回路５０の段の名称に応じて呼称する。具体的には、例えば、データサンプリング用のラッチ２ａ・３ａ・４ａをラッチＡとし、ラッチ２ｂ・２ｃ・４ｂをラッチＢとする。そして、以下同様にラッチＣ
からラッチＬとする。
【０１６１】
以下、具体的に本実施の形態のドライバ２０における動作タイミングについて説明する。
【０１６２】
（リセット動作）
まず、リセット信号Ｒが“Ｈ”の期間、シフトレジスタ回路を構成するＤ−ＦＦ１ａから１ｌはリセットされる。
【０１６３】
（シフトレジスタ回路動作）
つぎに、前記リセット信号Ｒが“Ｌ”になった以降に、サンプリング開始信号（イネイブル信号）ＥＮに“Ｈ”が入力される。
【０１６４】
（Ｑｎ）
そして、前記サンプリング開始信号ＥＮの“Ｈ”を、Ｄ−ＦＦ１ａが、シフトクロック用入力信号ＣＫの立ち上がりで取り込み、図１に示すＱ１を“Ｈ”にする。
【０１６５】
そして、以降、シフトクロック用入力信号ＣＫの立ち上がりタイミングで“Ｈ”がシフトされ、Ｑ１からＱ１２が順次“Ｈ”になる。
【０１６６】
また、データ信号Ｄ０〜Ｄ２については、セットリセット回路１０〜１３の出力であるＳｅｌ１〜Ｓｅｌ４の状態によりデータバスラインが動作する箇所が決定する。
【０１６７】
（データバスライン動作０：（バスのリセット））
前記セットリセット回路１０〜１３は、リセット信号Ｒによりリセットされているので、サンプリング開始信号ＥＮに“Ｈ”が入力されるまでは、Ｓｅｌ１〜Ｓｅｌ４はすべて“Ｌ”となり、バスＡ、バスＢ、バスＣ及びバスＤはすべて“Ｌ”となる。
【０１６８】
（データバスライン動作１（稼動：バスＡ及びバスＢ））
サンプリング開始信号（イネイブル信号）ＥＮが“Ｈ”になることにより、セットリセット回路１０の出力であるＳｅｌ１と、セットリセット回路１２の出力であるＳｅｌ３とが“Ｈ”になるため、バスＡ、バスＢにデータ信号Ｄ０〜Ｄ２のデータが入力される。
【０１６９】
Ｑ１が“Ｈ”の期間、ラッチＡの出力であるＱ＿２ａ〜Ｑ＿４ａは、データバスラインＢ（バスＢ）の値を出力する。
【０１７０】
図３に例示する動作の場合、Ｑ１の“Ｈ”期間の前半は不定データであり後半に（１）のデータがラッチ回路２・３・４に取り込まれる。
【０１７１】
そして、Ｑ１が“Ｌ”になった瞬間にラッチ回路２・３・４の出力は（１）に固定される。
【０１７２】
また、Ｑ２、Ｑ３のタイミングでも、前記Ｑ１の場合と同様にデータバスラインからデータがサンプリングされる。
【０１７３】
（データバスライン動作２（稼動：バスＡ））
セットリセット回路１２の出力であるＳｅｌ３は、Ｑ５が“Ｈ”になるとリセットされ“Ｌ”になるが、バスＢに接続されたラッチＡ、ラッチＢ、ラッチＣのデータ取り込みはＱ３が“Ｈ”から“Ｌ”に変化した時点で終了しているので、バスＢが“Ｌ”に固定されても問題ない。
【０１７４】
この状態では、Ｑ４からＱ６のタイミングで、バスＡから、ラッチＤ、ラッチＥ、ラッチＦにデータラッチが行われる。
【０１７５】
（データバスライン動作２´（バスＡの固定））
セットリセット回路１０の出力であるＳｅｌ１は、Ｑ８が“Ｈ”になるとリセットされ“Ｌ”になるが、バスＡに接続されるラッチＤ、ラッチＥ、ラッチＦのデータ取り込みはＱ６が“Ｈ”から“Ｌ”に変化した時点で終了しているので、バスＡが“Ｌ”に固定されても問題ない。
【０１７６】
（データバスライン動作３（稼動：バスＣ、一部バスＡ））
セットリセット回路１１の出力であるＳｅｌ２は、Ｑ６が“Ｈ”になることによりセットされ“Ｈ”になり、バスＣにデータＤ０〜Ｄ２が入力される。
【０１７７】
バスＣに接続されるラッチＧ、ラッチＨ、ラッチＩは、Ｑ７が“Ｈ”以降にデータサンプリングを開始するので、Ｓｅｌ２はＱ７が“Ｈ”でセットすればよいが、１クロック早くバスＣにデータＤ０〜Ｄ２を入力するのは、バスＣの充電時間を考慮したためである。
【０１７８】
このためＱ６が“Ｈ”になる時間から、Ｑ８が“Ｈ”になる期間はバスＡとバスＣにデータＤ０〜Ｄ２が入力される。Ｑ８が“Ｈ”になった以降はバスＣのみにＤ０〜Ｄ２が入力される。
【０１７９】
この状態では、Ｑ７からＱ９のタイミングでバスＣから、ラッチＧ、ラッチＨ、ラッチＩにデータラッチが行われる。
【０１８０】
（データバスライン動作４（稼動：バスＣ、バスＤ））
セットリセット回路１３の出力であるＳｅｌ４は、Ｑ９が“Ｈ”になることによりセットされ“Ｈ”になり、バスＤにデータＤ０〜Ｄ２が入力される。
【０１８１】
この状態では、Ｑ１０からＱ１２のタイミングで、バスＤからラッチＪ、ラッチＫ、ラッチＬにデータラッチが行われる。
【０１８２】
前記図１に示したデータバスライン３０の構成においては、データバスライン３０は主にバスＡ、バスＢ、バスＣ、バスＤに４分割されていた。
【０１８３】
（動作初期）
そして、動作初期ではバスＡ及びバスＢの２系統が稼動し、残りの２系統は“Ｌ”に固定される。
【０１８４】
また、バスＢが“Ｌ”に固定された後は、バスＡの１系統のみでの稼動になる。
【０１８５】
（動作中盤）
動作中盤ではバスＡ、バスＣの２系統が稼動し、残りの２系統は“Ｌ”に固定される。
【０１８６】
また、バスＡが“Ｌ”に固定された後は、バスＣの１系統のみでの稼動になる。
【０１８７】
（動作後半）
そして、動作後半ではバスＤが稼動を開始し、バスＣとバスＤの２系統での稼動になる。
【０１８８】
〔実施の形態２〕
本発明の他の実施の形態について図４等に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【０１８９】
本実施の形態のドライバ２０では、分割されたデータバスライン３０の構成が、前記実施の形態１のドライバ２０と異なる。それによって、重複稼動に起因する不具合を低減することができる。以下、説明する。
【０１９０】
（データバスラインの構造）
図４は、本発明の第２の実施形態におけるデータバスライン３０の構成を示す概略図である。なお、図４に概略構成を示したデータバスライン３０は、いわゆるシフトレジスタ回路のクロック分割手法を、本発明にかかるデータバスライン３０の構成に適用したものである。
【０１９１】
図４に示す、いわゆるシフトレジスタ回路の分割をおこなう回路を元に作成したデータバスライン分割回路においては、切替回路（第１〜第４）のすべてに対して表示データを与えるためバス０（導入部データバスライン）が接続されている。
【０１９２】
具体的には、本実施の形態におけるデータバスライン３０では、前記切替回路が４個（第１切替回路〜第４切替回路）設けられており、その各々に対して、独立してバス０が接続されている。
【０１９３】
そして、前記４個の切替回路の先に、各々バスＡ〜バスＢが接続されている。
【０１９４】
言い換えると、本実施の形態におけるデータバスライン３０においては、１箇所の分岐ＪＫから、４個の独立したバス（Ａ〜Ｄ）が延伸し、その各バス上の前記分岐ＪＫの近傍に、各々１個の切替回路（第１〜第４）が設けられている。
【０１９５】
（実施の形態１との対比）
以上のように、本実施の形態におけるデータバスライン３０と、前記実施の形態１におけるデータバスライン３０とでは、データバスライン３０が分岐し、バスＡ〜バスＤの４個の領域に分割されている点は同じである。
【０１９６】
しかしながら、前記実施の形態１におけるデータバスライン３０では、例えば、バスＡとバスＢ、又は、バスＣとバスＤは互いに完全に独立しているとは言えず、例えば、バスＢはバスＡの延長上に設けられており、また、バスＤはバスＣの延長上に設けられている。
【０１９７】
これに対して、本実施の形態におけるデータバスライン３０では、バスＡ、バスＢ、バスＣ及びバスＤは、互いに完全に独立した構成で設けられている。すなわち、いずれのバスも、バス０に直接接続されている。
【０１９８】
（重複稼動）
以上の相違によって、本実施の形態におけるデータバスライン３０と、前記実施の形態１におけるデータバスライン３０とでは、いわゆる重複稼動の有無について相違する。すなわち、前記実施の形態１におけるデータバスライン３０では重複稼動が生じるのに対して、前記実施の形態２におけるデータバスライン３０では、重複稼動が生じない。以下説明する。
【０１９９】
ここで、前記重複稼動とは、データバスライン３０の動作において、分割されることによって生じたデータバスライン（バスＡ〜Ｄ）のうち少なくとも２個が重複して稼動することを意味する。
【０２００】
（重複稼動例１）
前記重複稼動の具体例を示す。
【０２０１】
まず、第１の例としては、先に動作タイミングを示す図である図３に基づいて説明したとおり、前記実施の形態１において、データバスライン３０の充電時間を考慮し、データサンプリングが始まる前にデータバスライン３０へのデータ供給をすることによって生じる重複稼動がある。
【０２０２】
（重複稼動例２）
また、前記実施の形態１においては、前記重複稼動例１の他に、例えば、以下の重複稼動例がある。
【０２０３】
すなわち、実施の形態１におけるデータバスライン動作１において、バスＡとバスＢとが同時に稼動している期間があり、また、データバスライン動作４において、バスＣとバスＤとが同時に稼動している期間がある。
【０２０４】
図１の回路のデータバスライン３０の配置の概要を表す前記図２に示すように、実施の形態１においては、バス０は、まず第１切替回路及び第３切替回路に接続されており、その先に、各々第２切替回路又は第４切替回路が接続されている。
【０２０５】
そして、第１切替回路と第２切替回路との間の領域がバスＡであり、第２切替回路の先がバスＢである。このような構成において、バスＢを稼動させるためには、バスＡに表示データを与えておく必要がある。したがって、バスＡとバスＢとの重複稼動が必要になる。
【０２０６】
また、同様の理由で、バスＤを稼動させる際に、にバスＣとバスＤとの重複稼動の必要が生じる。
【０２０７】
（本実施の形態における稼動）
これに対して、本実施の形態にかかるデータバスライン３０の動作においては、前記重複稼動、特に前記例２の重複稼動は生じにくい。
【０２０８】
すなわち、先に図４に基づいて説明したように、本実施の形態におけるデータバスライン３０では、バスＡ〜バスＤが、各々独立してバス０に接続されている。したがって、バスＡ〜バスＤの中の任意のバスに対して、他のバスとは独立してデータ信号（Ｄ０〜Ｄ２）を供給することができる。そのため、実施の形態１の構成において必要であった、バスＢを稼動させる際や、バスＤを稼動させる際の重複稼動が必要でなくなる。
【０２０９】
したがって、稼動するデータバスラインを短くすることができるので、ＥＭＩノイズをより低減することができる。
【０２１０】
（実施の形態１との対比）
つぎに、前記重複稼動の有無以外について、前記実施の形態１と本実施の形態との対比をおこなうと、下記のとおりである。
【０２１１】
（データバスラインの長さ）
すなわち、実施の形態１におけるデータバスライン３０と、本実施の形態におけるデータバスライン３０との長さを比較すると、本実施の形態におけるデータバスライン３０の方が長くなっている。
【０２１２】
一般に、ドライバのＬＳＩは長方形をしており、そのデータバスラインの長さは、基板の長辺の程度の長さである。
【０２１３】
この点、本実施の形態におけるデータバスライン３０では、図４に示すように、データバスライン３０を分割して、データ信号（Ｄ０〜Ｄ２）を、データバスラインの延伸方向である前記ＬＳＩの長辺方向の中央位置から入力した場合、前記ＬＳＩの短辺に近くにある分割されたバス（例えば、図４におけるバスＢやバスＤ）及びかかるバスに接続された選択回路等と、前記長辺方向の中央位置の、データ信号（Ｄ０〜Ｄ２）入力端子（データ端子）との間には、およそ前記ＬＳＩの長辺の半分の長さのバス０が存在することになる。
【０２１４】
言い換えると、本実施の形態におけるデータバスライン３０では、その長さは、例えば図６に示す従来のデータバスライン３０と比較して、従来のデータバスライン３０の長さ（およそ、実施の形態１におけるバスＡ〜バスＤの長さの和に相当）に加えて、バスＡとバスＣとの長さの和に相当する長さのバス０が新たに加えられたような長さとなっている。
【０２１５】
以上のように、本実施の形態におけるデータバスライン３０では、その構成上データバスライン３０が長くなりやすく、データバスライン３０を分割し、かつ、切替回路を設けたことによる、ＥＭＩの対策が、若干抑制される可能性はある。また、レイアウト面積の増加によるコスト上昇を招く場合もありえる。
【０２１６】
これに対して、前記実施の形態１におけるデータバスライン３０では、前記図２に示すように、データバスライン３０を、複数の領域に分割することによる、データバスライン３０の総延長の増加はそれほど大きくなく、レイアウトによっては、ほとんど増加しないケースもある。
【０２１７】
具体的には、実施の形態１におけるデータバスライン３０は、例えば、従来からのデータバスライン３０を４個の部分に分割し、その間に選択回路を入れることによって、形成することも可能である。また、この選択回路は、簡単なロジックの組合せで実現することができるため、選択回路を設けることによるレイアウト面積の増加をほとんど招くことなく、ＥＭＩ対策をおこなうことができる。また、データバスライン３０を分割し、選択回路を設けることによるコスト上昇を抑制することも可能である。
【０２１８】
（重複稼動）
他方、先に説明したとおり、実施の形態１のデータバスライン３０では、重複稼動をおこなう必要があるのに対して、本実施の形態のデータバスライン３０においては、その必要は生じにくい。
【０２１９】
（使い分け）
以上のように、本発明の実施の形態として例示した前記実施の形態１と実施の形態２とは、重複稼動の有無やデータバスラインの短長など、互いに異なる特徴を有する。したがって、求める特性、用いられる用途などに応じて、使い分けることが可能である。
【０２２０】
なお、本発明は前記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【０２２１】
また、本発明を別の方法で表現すると、以下のようになる。
【０２２２】
すなわち、表示用駆動回路の各駆動出力は、サンプリング回路において、データバスラインから表示データを取り込む。このサンプリング回路を含む駆動出力回路とデータバスラインとを分割し、グループ化をおこなう。
【０２２３】
そして、前記分割したデータバスラインに表示データを供給するか、又は、データバスラインを一定の電圧に固定するかを選択することが可能な選択回路（切替回路）に接続する。
【０２２４】
以上の構成のもとで、表示データの取り込みをおこなうグループのデータバスラインには表示データを供給し、他方、表示データの取り込みをおこなわないグループのデータバスラインは一定電位にて固定する。
【０２２５】
また、表示データの取り込みが、隣接するグループ間におけるデータバスラインへの表示データの供給を別グループに切り替えるものである場合、表示データの供給を行っていたグループでの表示データ取り込みが終了する前に、次のグループの表示データ取り込みに備え、先につぎに表示データを供給するデータバスラインに表示データを供給し、次のグループの表示データ取り込みが開始した後、つまり先のグループの表示データ取り込みが完了した後に先のグループのデータバスラインを一定電圧に固定するように構成することができる。
【０２２６】
また、データバスラインの分割をまず集積回路の中央で行い、概略半分に分割されたデータバスライン内で、さらに分割を行い、各々にデータ供給と電位固定の選択回路を接続するような構成とすることができる。
【産業上の利用可能性】
【０２２７】
簡単なセットリセット回路で構成されるセレクト信号により、分割したデータバスラインの必要な部分のみを稼動することができ、稼動されるデータバスラインが少なくなることにより、ＥＭＩノイズの発生が低減できる。したがって、広範な表示装置に利用することができる。
【図面の簡単な説明】
【０２２８】
【図１】本発明の実施の形態を示すものであり、ドライバの概略構成を示す回路図である。
【図２】本発明の実施の形態を示すものであり、データバスラインの構成を示す概略図である。
【図３】本発明の実施の形態を示すものであり、回路の動作タイミングを示す図である。
【図４】本発明の他の実施の形態を示すものであり、データバスラインの構成を示す概略図である。
【図５】従来技術を示すものであり、ドライバの構成を示すブロック図である。
【図６】従来技術を示すものであり、データバスラインの構成を示す概略図である。
【図７】従来技術を示すものであり、シフトレジスタ回路の一例を示す図である。
【図８】従来技術を示すものであり、シフトレジスタ回路の一例を示す図である。
【図９】従来技術を示すものであり、ドライバの概略構成を示す回路図である。
【図１０】従来技術を示すものであり、クロックラインの概略構成を示す図である。
【符号の説明】
【０２２９】
２    ラッチ回路  （サンプリング回路）
３    ラッチ回路  （サンプリング回路）
４    ラッチ回路  （サンプリング回路）
５    ＡＮＤ回路  （切替回路）
６    ＡＮＤ回路  （切替回路）
７    ＡＮＤ回路  （切替回路）
８    ＡＮＤ回路  （切替回路）
２０    ドライバ  （表示用駆動回路）
３０    データバスライン
３４    第１データバスライン  （第１のデータバスライン）
３６    第２データバスライン  （第２のデータバスライン）
ＪＫ    分岐
【図１】
2009122348.tif 000003
【図２】
2009122348.tif 000004
【図３】
2009122348.tif 000005
【図４】
2009122348.tif 000006
【図５】
2009122348.tif 000007
【図６】
2009122348.tif 000008
【図７】
2009122348.tif 000009
【図８】
2009122348.tif 000010
【図９】
2009122348.tif 000011
【図１０】
2009122348.tif 000012
【手続補正書】
【提出日】平成21年3月4日(2009.3.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路であって、
前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、
前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、
前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、
前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、
前記第１のデータバスラインには、他の切替回路を介して第３のデータバスラインが延設されており、
また、前記第２のデータバスラインには、さらに他の切替回路を介して第４のデータバスラインが延設されており、
前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、
前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、
前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン、前記第２のデータバスライン、前記第３のデータバスライン、及び、前記第４のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能であり、
前記各切替回路には、前記切替回路に入力される選択信号を作成するセットリセット回路が接続されており、
前記セットリセット回路から入力される選択信号を切り替えることで前記切替回路を切り替えて、
前記第１のサンプリング回路、及び、前記第３のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスライン、及び、前記第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスライン、及び、前記第４のデータバスラインを一定の電位に固定し、
他方、前記第２のサンプリング回路、及び、前記第４のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスライン、及び、前記第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスライン、及び、前記第３のデータバスラインを一定の電位に固定し、
前記第１のサンプリング回路が前記表示データを取り込む期間、
前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、
前記第２のサンプリング回路が前記表示データを取り込む期間、
前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することを特徴とする表示用駆動回路。
【請求項２】
上記各切替回路は、ＡＮＤ回路で形成されており、
前記第１のデータバスラインにおける表示データの入力部分に設けられている切替回路、及び、前記第１のデータバスラインと前記第３のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＨの選択信号を出力し、
前記第２のデータバスラインにおける表示データの入力部分に設けられている切替回路、及び、前記第２のデータバスラインと前記第４のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＬの選択信号を出力することで、
前記各データバスラインに表示データを供給することと、一定の電位の信号を供給することとを切り替えることを特徴とする請求項１に記載の表示用駆動回路。
【請求項３】
前記切替回路を切り替えることによって、
前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定することと、
前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することと、
前記第１のデータバスライン及び前記第２のデータバスラインに、同時に前記表示データを供給することとが可能であることを特徴とする請求項１に記載の表示用駆動回路。
【請求項４】
前記第１のサンプリング回路による表示データの取り込みと、前記第２のサンプリング回路による前記表示データの取り込みとが互いに切り替わるものであり、
前記切替回路を切り替えることによって、
前記第１のサンプリング回路による表示データの取り込みが終了した後、引き続いて前記第２のサンプリング回路が表示データの取り込み開始するとの動作において、
第２のサンプリング回路が前記表示データの取り込みを始める以前に、前記第２のデータバスラインに前記表示データを供給し、
他方、前記第２のサンプリング回路による表示データの取り込みが終了した後、引き続いて第１のサンプリング回路が表示データの取り込み開始するとの動作において、
第１のサンプリング回路が表示データの取り込みを始める以前に、前記第１のデータバスラインに前記表示データを供給することが可能であることを特徴とする請求項３に記載の表示用駆動回路。
【請求項５】
前記請求項１から４のいずれか１項に記載の表示用駆動回路が備えられた表示装置。
【請求項６】
入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路の駆動方法であって、
前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、
前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、
前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、
前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、
前記第１のデータバスラインには、第３の切替回路を介して第３のデータバスラインが延設されており、
また、前記第２のデータバスラインには、第４の切替回路を介して第４のデータバスラインが延設されており、
前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、
前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、
前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、
前記各切替回路には、前記切替回路に入力される選択信号を作成するセットリセット回路が接続されており、
前記セットリセット回路から入力される選択信号を切り替えることで、前記切替回路を切り替えることによって、
前記第１及び第３のサンプリング回路が前記表示データを取り込む期間、
前記第１及び第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２及び第４のデータバスラインを一定の電位に固定し、
前記第２及び第４のサンプリング回路が前記表示データを取り込む期間、
前記第２及び第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１及び第３のデータバスラインを一定の電位に固定し、
前記第１のサンプリング回路が前記表示データを取り込む期間、
前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、
前記第２のサンプリング回路が前記表示データを取り込む期間、
前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することを特徴とする表示用駆動回路の駆動方法。
【請求項７】
上記各切替回路は、ＡＮＤ回路で形成されており、
前記第１のデータバスラインの入力部分に設けられている切替回路、及び、前記第１のデータバスラインと前記第３のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＨの選択信号を出力し、
前記第２のデータバスラインの入力部分に設けられている切替回路、及び、前記第２のデータバスラインと前記第４のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＬの選択信号を出力することを特徴とする請求項６に記載の表示用駆動回路の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に使用する駆動回路のＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）ノイズ低減に関するものである。
【背景技術】
【０００２】
近年、液晶表示パネル等の表示装置は大型化・高精細化が進み、それに伴い、表示駆動用半導体集積回路（表示用駆動回路、以下、ドライバと称する。）では、表示駆動用出力端子の端子数増加や、出力バッファーの駆動能力の拡大が進められている。
【０００３】
（ドライバ）
まず、従来のドライバの構成について説明する。図５は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能なドライバの概念図である。
【０００４】
・入出力端子
図５に示すように、従来のドライバ１０１は、外部にクロック入力端子１０２、複数の信号入力端子を備えた階調データ入力端子１０３、ＬＯＡＤ信号（データＬＯＡＤ信号）入力端子１０４、基準電源端子であるＶ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９を備えている。
【０００５】
他方、出力端子としては、前記ドライバ１０１は、ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子群１１１と称する。）を備えている。
【０００６】
そして、前記クロック入力１０２から入力されたシフトクロック用入力信号と、前記階調データ入力端子１０３から入力された階調データとが、前記ドライバ１０１に備えられた出力回路群１２０に入力される。
【０００７】
・出力回路群
具体的には、前記出力回路群１２０には、前記信号出力端子群１１１の各々に対応した、ｎ個のポインタ用シフトレジスタ回路１２３−１〜１２３−ｎと、前記各ポインタ用シフトレジスタ回路１２３−１〜１２３−ｎに接続されたｎ個のサンプリング回路としてのラッチ回路１２４−１〜１２４−ｎと、前記各ラッチ回路１２４−１〜１２４−ｎに接続されたｎ個のホールド回路１２５−１〜１２５−ｎと、前記各ホールド回路１２５−１〜１２５−ｎに接続されたｎ個のＤ／Ａコンバータ（ＤＡＣ回路、Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと称する。）回路１２６−１〜１２６−ｎと、前記各ＤＡＣ回路１２６−１〜１２６−ｎに接続されたｎ個の出力バッファー１２７−１〜１２７−ｎが備えられている。そして、前記ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎが、各々前記出力バッファー１２７−１〜１２７−ｎに接続されている。
【０００８】
また、前記出力回路群１２０は、前記各基準電源端子（Ｖ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９）に接続された基準電源補正回路１２１を備えている。そして、この基準電源補正回路１２１は、前記各ＤＡＣ回路１２６に接続されている。
【０００９】
（データの流れ）
つぎに図５に基づいて、ドライバ１０１におけるデータの流れについて説明する。
【００１０】
まず、前記クロック入力端子１０２から入力されたシフトクロック用入力信号は、前記各ポインタ用シフトレジスタ回路１２３を介して、各ラッチ回路１２４に入力される。
【００１１】
また、前記階調データ入力端子１０３から入力された階調データも、前記シフトロック用入力信号と同様に、前記各ラッチ回路１２４に入力される。
【００１２】
また、前記ＬＯＡＤ信号入力端子１０４から入力されたデータＬＯＡＤ信号は、前記各ホールド回路１２５に入力される。これによって、前記各ホールド回路１２５には、前記各ラッチ回路１２４からの入力と、データＬＯＡＤ信号の入力とが行われる。
【００１３】
そして、前記各ＤＡＣ回路１２６には、前記ホールド回路１２５及び前記基準電源補正回路１２１から信号が入力され、この各ＤＡＣ回路１２６から、前記各出力バッファー１２７を介して、前記各液晶駆動用信号出力端子１１１に液晶駆動用信号が出力される。
【００１４】
（ドライバの構成）
以下、より詳しく説明する。
【００１５】
前記ポインタ用シフトレジスタ回路１２３は、ｎ段のシフトレジスタ回路１２３−１〜１２３−ｎにより構成されている。さらに、前記ラッチ回路部１２４及び前記ホールド回路１２５は、ｎ個のラッチ回路１２４−１〜１２４−ｎ及び、ｎ個のホールド１２５−１〜１２５−ｎにより構成される。また、前記ＤＡＣ回路１２６は、ＤＡＣ回路１２６−１〜１２６−ｎにより構成される。加えて、出力バッファー１２７はオペアンプにより構成される出力バッファー１２７−１から１２７−ｎにより構成される。
【００１６】
以上のように、ドライバ１０１内では、シフトレジスタ回路で構成されるポインタ用シフトレジスタ回路１２３、ラッチ回路部１２４、ホールド回路１２５、ＤＡＣ回路１２６、及び、出力バッファー１２７が同数設けられている（図５においては、ｎ個）。
【００１７】
そして、前記各回路等は、同じ番号のもの同士が、前記の順序で、直線的に接続されている。すなわち、例えばポインタ用シフトレジスタ回路１２３−１に対しては、ラッチ回路１２４−１が接続され、その延長上には前記出力バッファー１２７−１が接続されている。
【００１８】
（ドライバの動作）
・シフトクロック用入力信号によるラッチ回路の選択
ここで、前記ポインタ用シフトレジスタ回路１２３は、前記クロック入力端子１０２から入力されたシフトクロック用入力信号に応じて、前記ラッチ回路１２４−１〜１２４−ｎのうち１つのラッチ回路１２４を選択する。
【００１９】
・階調データのラッチ回路への格納
そして、前記階調データ入力端子１０３から入力された階調データが、選択された前記ラッチ回路１２４に格納される。
【００２０】
・ラッチ回路選択信号によるラッチ回路の選択
より詳しくは、ポインタ用シフトレジスタ回路１２３から出力されるラッチ回路選択信号は、クロック入力端子１０２から入力されるシフトクロック用入力信号により１個目のラッチ回路１２４−１からｎ個目のラッチ回路１２４−ｎまで順次選択する。
【００２１】
これによって、ｎ個のクロック（１からｎ個目までを選択するシフトクロック用入力信号）が入力された場合、すべてのラッチ回路１２４−１〜１２４−ｎにデータを記憶させることができる。
【００２２】
また、前記ラッチ回路１２４−１〜１２４−ｎは、それぞれ異なる値のデータ（階調データ）を記憶することが可能である。
・階調データのホールド回路への転送
そして、ラッチ回路１２４−１〜１２４−ｎに記憶されたデータ（階調データ）は、データＬＯＡＤ信号により、それぞれ対応するｎ個のホールド回路１２５−１〜１２５−ｎへ転送される。
【００２３】
・デジタル入力データのＤＡＣ回路への入力
そして、前記信号は、ＤＡＣ回路１２６−１〜１２６−ｎに対するデジタル入力データとして、前記ホールド回路１２５から出力され、前記ＤＡＣ回路１２６に入力される。
【００２４】
・ＤＡＣ回路の階調電圧値の出力
そして前記ＤＡＣ回路１２６−１〜１２６−ｎは、前記デジタル入力データにより、ｍ種類の階調電圧値から出力値を選択した上でそれを出力する。
【００２５】
このｍ種類の階調電圧値は、前記基準電源端子Ｖ０端子１０５〜Ｖ４端子１０９から入力された電圧と、前記基準電源補正回路１２１とによって作成される。
【００２６】
・液晶パネル駆動用信号（階調電圧）の出力
さらに、出力バッファー１２７でインピーダンス変換されて、信号出力端子１１１−１から液晶パネル駆動用信号として階調電圧が出力される。
【００２７】
（ポインタ用シフトレジスタ回路の一例）
つぎに前記ポインタ用シフトレジスタ回路１２３の構成について、従来のポインタ用シフトレジスタ回路１２３の構成を示す図（回路図）である図７に基づいて説明する。
【００２８】
図７に示すように、従来のポインタ用シフトレジスタ回路１２３では、すべてＤ−ＦＦ回路（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ回路：順序回路）１５０に共通にクロック信号が供給されていた。
【００２９】
そのため、スイッチングの際に流れる貫通電流を低減する必要があった。
【００３０】
また、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）の入力容量への充放電電流を低減して消費電流を削減する必要があった。
【００３１】
（特許文献１）
そこで、前記貫通電流が流れるなどの不具合の解消するために、特許文献１には、前記Ｄ−ＦＦ回路１５０をグループ化する技術が提案されている。
【００３２】
以下、特許文献１に記載のポインタ用シフトレジスタ回路（シフトレジスタ回路）１２３について説明する。図８は、特許文献１に記載のポインタ用シフトレジスタ回路１２３の構成を示す図（回路図）である。
【００３３】
前記図８に示すように、特許文献１に記載のポインタ用シフトレジスタ回路１２３では、前記ポインタ用シフトレジスタ回路１２３のＤ−ＦＦ回路１５０を任意数ごとにグループ化し、各グループごとにクロック制御回路ＣＬＫ１７０を接続し、所定グループのみ動作させるようにすることが提案されている。
【００３４】
このポインタ用シフトレジスタ回路１２３においては、データ端子１６０は、各色（ＲＧＢ）ごとに階調数必要となる。例えば２５６階調の階調を出力する場合は、データは８ビット（８入力）×ＲＧＢで２４入力必要であり、１０２４階調の場合では１０ビット（１０入力）×ＲＧＢで３０入力必要となる。
【００３５】
また、データバスラインは、ラッチ回路としてのＤ−ＦＦ回路１５０に共通に接続されているため、ポインタ用シフトレジスタ回路１２３が形成されたチップ全体に配置されている。
【００３６】
このため、データバスラインの浮遊容量が大きく、消費電力を低減するためには、階調データによる入力バッファーのスイッチングに起因する入力バッファーの貫通電流、及び、ドライバの入力容量やデータバスラインの浮遊容量を充放電する電流を低減する必要があった。
【００３７】
（特許文献２）
そこで、このデータ入力端子での消費電力を低減手段として、例えば、特許文献２には、１ライン前の表示データと入力する表示データとを比較し、同じである場合は表示データの入力をおこなわない手段が記載されている。
【００３８】
（特許文献３）
また、特許文献３には、ドライバに反転入力機能をもたせ、データ信号の極性変化が少ないように処理をおこなう技術が開示されている。
【特許文献１】特開平７−２４８７４１公開公報（１９９５（平成７）年９月２６日公開）
【特許文献２】特開平５−２９７８２７公開公報（１９９３（平成５）年１１月１２日公開）
【特許文献３】特開平９−９０９１１公開公報（１９９７（平成９）年４月４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００３９】
しかしながら、例えば高精細の表示装置を駆動する場合など、１水平期間のデータが多くなるため、データのサンプリング速度も高速になる。このためサンプリングタイミングを作成するシフトレジスタ回路に高速動作が必要になる。このため、前記のようなシフトレジスタ回路やデータバスラインでの、消費電流の低減やＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）対策が重要となっている。以下、説明する。
【００４０】
すなわち、近年における表示パネルの高精細化により、ドライバの出力数の増加、階調数の増加が進み、ドライバのチップ面積も増加している。このため特にドライバのデータバスラインの浮遊容量が大きくなり、ＥＭＩの規制値をクリアできない場合が発生している。
【００４１】
しかしながら、前記データバスラインに対する対策を、例えば、前記特許文献２や特許文献３の技術を用いておこなうには、表示データを比較するためのメモリや、データ信号を処理する特殊な回路が必要となり、ドライバのコスト上昇を招く。
【００４２】
そこで、本発明は、前記の問題点に鑑みてなされたものであり、その目的は、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させることが可能な表示用駆動回路、表示装置及び表示用駆動回路の駆動方法。
【課題を解決するための手段】
【００４３】
本発明の表示用駆動回路は、
入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路であって、
前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、
前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、
前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、
前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、
前記第１のデータバスラインには、他の切替回路を介して第３のデータバスラインが延設されており、
また、前記第２のデータバスラインには、さらに他の切替回路を介して第４のデータバスラインが延設されており、
前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、
前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、
前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン、前記第２のデータバスライン、前記第３のデータバスライン、及び、前記第４のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能であり、
前記各切替回路には、前記切替回路に入力される選択信号を作成するセットリセット回路が接続されており、
前記セットリセット回路から入力される選択信号を切り替えることで前記切替回路を切り替えて、
前記第１のサンプリング回路、及び、前記第３のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスライン、及び、前記第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスライン、及び、前記第４のデータバスラインを一定の電位に固定し、
他方、前記第２のサンプリング回路、及び、前記第４のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスライン、及び、前記第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスライン、及び、前記第３のデータバスラインを一定の電位に固定し、
前記第１のサンプリング回路が前記表示データを取り込む期間、
前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、
前記第２のサンプリング回路が前記表示データを取り込む期間、
前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することを特徴とする。
【００４４】
また、本発明の表示用駆動回路は、
上記各切替回路は、ＡＮＤ回路で形成されており、
前記第１のデータバスラインにおける表示データの入力部分に設けられている切替回路、及び、前記第１のデータバスラインと前記第３のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＨの選択信号を出力し、
前記第２のデータバスラインにおける表示データの入力部分に設けられている切替回路、及び、前記第２のデータバスラインと前記第４のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＬの選択信号を出力することで、
前記各データバスラインに表示データを供給することと、一定の電位の信号を供給することとを切り替えることを特徴とする。
【００４５】
本発明の表示用駆動回路は、前記課題を解決するために、入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路であって、前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン及び前記第２のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能であることを特徴とする。
【００４６】
前記の構成によればデータバスラインが少なくとも２個に分割されており、その各々に切替回路が設けられている。そして、この切替回路は、データバスラインに対して表示データの供給することと、データバスラインを一定電位に保つことこととを切り替えることができる。
【００４７】
そのため、表示データのデータバスラインへの供給を、供給する必要があるデータバスラインの範囲（表示データを取り込む必要があるサンプリング回路に対応した範囲）に限定することができる。したがって、データバスラインが稼動する範囲、言い換えると、データバスラインの電位が振幅する範囲を、必要最低限の範囲に限定することができる。
【００４８】
さらに、前記の構成によれば、表示データを供給する必要がないデータバスラインに対しては、それを一定電位に固定することができる。そして、かかる範囲においては、データバスラインの電位は振幅しない。
【００４９】
よって、データバスライン全体からの充放電電流を少なくすることができ、その結果、ＥＭＩノイズの発生を抑制することができる。
【００５０】
また、前記一定電位に固定されたデータバスラインからは、ノイズが発生しにくいので、表示データを取り込む必要があるサンプリング回路は、より正確に表示データを取り込むことが可能となる。
【００５１】
また、切替回路は、汎用的な素子の組み合わせで容易に構成することができる。したがって、メモリやデータ処理回路など、大きなコスト上昇を招くような部材・構成を追加する必要がない。
【００５２】
以上より、前記構成の表示用駆動回路は、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させ、その結果ＥＭＩノイズを低減することが可能な表示用駆動回路を提供することができる。
【００５３】
また、本発明の表示用駆動回路は、前記切替回路を切り替えることによって、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定し、他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することを可能とすることが好ましい。
【００５４】
前記の構成によれば、表示データの取り込みが必要となるサンプリング回路に対応するデータバスラインのみに選択的に表示データが供給され、その他のデータバスラインは、一定の電位に固定される。
【００５５】
そのため、ＥＭＩノイズを、より確実に低減させることができる。
【００５６】
また、本発明の表示用駆動回路は、前記切替回路を切り替えることによって、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２のデータバスラインを一定の電位に固定することと、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１のデータバスラインを一定の電位に固定することと、前記第１のデータバスライン及び前記第２のデータバスラインに、同時に前記表示データを供給することを可能とすることが好ましい。
【００５７】
前記の構成によれば、一のデータバスラインを稼動させ、他のデータバスラインを一定電圧に固定する動作に加えて、前記両データバスラインを同時に稼動させる動作が可能となる。
【００５８】
そのため、よりバリエーションの広い駆動が可能となる。
【００５９】
また、本発明の表示用駆動回路は、前記第１のサンプリング回路による表示データの取り込みと、前記第２のサンプリング回路による前記表示データの取り込みとが互いに切り替わるものであり、前記切替回路を切り替えることによって、前記第１のサンプリング回路による表示データの取り込みが終了した後、引き続いて第２のサンプリング回路が表示データの取り込み開始するとの動作において、第２のサンプリング回路が前記表示データの取り込みを始める以前に、前記第２のデータバスラインに前記表示データを供給し、他方、前記第２のサンプリング回路による表示データの取り込みが終了した後、引き続いて第１のサンプリング回路が表示データの取り込み開始するとの動作において、第１のサンプリング回路が表示データの取り込みを始める以前に、前記第１のデータバスラインに前記表示データを供給することを可能とすることが好ましい。
【００６０】
前記の構成によれば、表示データの取り込み期間が始まる以前から、対応するデータバスラインに表示データが供給されている。言い換えると、表示データの取り込みが開始される時点で、既に表示データを取り込む環境が整っている。
【００６１】
そのため、例えば、一のサンプリング回路と他のサンプリング回路とで交互に表示データを取り込む場合など、前記表示データの取り込み期間の冒頭から、遅延なく、確実にデータを取り込むことが容易になる。
【００６２】
したがって、前記構成によれば、ＥＭＩノイズの低減と、確実なデータの取り込みとを両立することが容易になる。
【００６３】
また、本発明の表示用駆動回路は、前記第１のデータバスラインには、他の切替回路を介して第３のデータバスラインが延設されており、また、前記第２のデータバスラインには、さらに他の切替回路を介して第４のデータバスラインが延設されており、前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されていることが好ましい。
【００６４】
前記の構成によれば、データバスラインが、大きく２つの領域に分割された上で、その各々が、さらに２つの領域に分割された構造となっている。
【００６５】
すなわち、本発明の構成を他の表現を用いて説明すると、データバスラインをまず第１のデータバスラインと第２のデータバスラインとに分割する。そして、この第１のデータバスラインにおける先端側の部分を第３のデータバスラインとし、他方、第２のデータバスラインにおいても、前記第１のデータバスラインと同様に、その先端側の部分を第４のデータバスラインとした構造となっている。そして、各データバスラインの入力部分には、切替回路が設けられている。
【００６６】
この構成によれば、データバスラインの総延長を、それほど増加させることなく、データバスラインを４つの領域に分割することができる。
【００６７】
そして、前記の構成によれば、その各々のデータバスラインに対応して切替回路が設けられているので、より効率的に、データバスラインの必要な部分のみに表示データを供給することができる。
【００６８】
よって、よりＥＭＩノイズをより効果的に抑制することができる。
【００６９】
また、本発明に関連する表示用駆動回路は、前記データバスラインが、前記第１のデータバスライン及び前記第２のデータバスラインに加えて、第３のデータバスラインと第４のデータバスラインとにも分割されており、前記第３のデータバスライン及び前記第４のデータバスラインの入力部分には、各々、切替回路が設けられており、前記切替回路を切り替えることによって、前記各データバスラインに対して、各々独立して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることを可能とするように構成することができる。
【００７０】
前記の構成によれば、データバスラインが４つの領域に分割されているとともに、その各々について、独立して表示データの供給の有無を切り替えることができる。
【００７１】
したがって、さらに効果的にＥＭＩノイズを低減させることができる。
【００７２】
また、本発明の表示装置は、前記表示用駆動回路が備えられていることが好ましい。
【００７３】
前記の構成によれば、表示装置に備えられた表示用駆動回路の発生させるＥＭＩノイズが少ないため、ＥＭＩノイズによる表示の乱れなどが発生しにくい。
【００７４】
したがって、高品位な表示をおこなうことが可能となる。
【００７５】
また、本発明の表示用駆動回路の駆動方法は、
入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路の駆動方法であって、
前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、
前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、
前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、
前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、
前記第１のデータバスラインには、第３の切替回路を介して第３のデータバスラインが延設されており、
また、前記第２のデータバスラインには、第４の切替回路を介して第４のデータバスラインが延設されており、
前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、
前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、
前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、
前記各切替回路には、前記切替回路に入力される選択信号を作成するセットリセット回路が接続されており、
前記セットリセット回路から入力される選択信号を切り替えることで、前記切替回路を切り替えることによって、
前記第１及び第３のサンプリング回路が前記表示データを取り込む期間、
前記第１及び第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２及び第４のデータバスラインを一定の電位に固定し、
前記第２及び第４のサンプリング回路が前記表示データを取り込む期間、
前記第２及び第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１及び第３のデータバスラインを一定の電位に固定し、
前記第１のサンプリング回路が前記表示データを取り込む期間、
前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、
前記第２のサンプリング回路が前記表示データを取り込む期間、
前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することを特徴とする。
【００７６】
また、本発明の表示用駆動回路の駆動方法は、
上記各切替回路は、ＡＮＤ回路で形成されており、
前記第１のデータバスラインの入力部分に設けられている切替回路、及び、前記第１のデータバスラインと前記第３のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＨの選択信号を出力し、
前記第２のデータバスラインの入力部分に設けられている切替回路、及び、前記第２のデータバスラインと前記第４のデータバスラインとの間に設けられている切替回路に接続されているセットリセット回路は、Ｈのサンプリング開始信号が入力された場合にＬの選択信号を出力することを特徴とする。
【００７７】
また、本発明の表示用駆動回路の駆動方法は、前記課題を解決するために、入力される表示データと同期信号とに応じて、信号を出力する表示用駆動回路の駆動方法であって、前記表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１の切替回路を切り替えて、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２の切替回路を切り替えて、前記第２のデータバスラインを一定の電位に固定し、他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２の切替回路を切り替えて、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１の切替回路を切り替えて、前記第１のデータバスラインを一定の電位に固定することを特徴とする。
【００７８】
前記の方法によれば、分割されたデータバスラインについて、表示データの供給が必要な領域のみに、選択的に表示データを供給することが可能である。また、データバスラインのなかで、表示データの供給が必要でない領域は、その電位を一定に保つことができる。
【００７９】
したがって、データバスラインの振幅を抑制することができる。
【００８０】
よって、前記の方法によれば、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させ、その結果ＥＭＩノイズを低減することができる。
【００８１】
また、本発明の表示用駆動回路の駆動方法は、前記第１のデータバスラインには、第３の切替回路を介して第３のデータバスラインが延設されており、また、前記第２のデータバスラインには、第４の切替回路を介して第４のデータバスラインが延設されており、前記第３のデータバスラインには、当該第３のデータバスラインからデータを取り込む第３のサンプリング回路が接続されており、前記第４のデータバスラインには、当該第４のデータバスラインからデータを取り込む第４のサンプリング回路が接続されており、前記切替回路を切り替えることによって、前記第１及び第３のサンプリング回路が前記表示データを取り込む期間、前記第１及び第３のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２及び第４のデータバスラインを一定の電位に固定し、前記第２及び第４のサンプリング回路が前記表示データを取り込む期間、前記第２及び第４のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１及び第３のデータバスラインを一定の電位に固定し、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２、３及び第４のデータバスラインを一定の電位に固定し、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１、３及び第４のデータバスラインを一定の電位に固定することが好ましい。
【００８２】
前記の方法によれば、データバスラインが大きく２つの領域に分割され、分割された各データバスラインが、さらに２つの領域に分割されることによって、４つの領域に分割されたデータバスラインにおいて、より効率的にＥＭＩノイズの発生を抑制することができる。すなわち、各データバスラインに対応して設けられた切替回路を切り替えることによって、場面に応じた種々の動作をおこなうことができる。
【００８３】
具体的には、第１のデータバスラインと第３のデータバスラインとに表示データを供給する必要がある場合には、残る第２のデータバスラインと第４のデータバスラインとを一定電位とする。
【００８４】
また、第１のデータバスラインのみに表示データを供給する必要がある場合には、残る第３のデータバスラインと第２のデータバスラインと第４のデータバスラインとを一定電位とする。
【００８５】
同様にして、第２のデータバスラインと第４のデータバスラインとに表示データを供給する必要がある場合には、残る第１のデータバスラインと第３のデータバスラインとを一定電位とする。
【００８６】
また、第２のデータバスラインのみに表示データを供給する必要がある場合には、残る第１のデータバスラインと第３のデータバスラインと第４のデータバスラインとを一定電位とする。
【００８７】
前記の方法によれば、上記各動作を、前記切替回路を切り替えることによって、容易に実現することができる。
【００８８】
したがって、簡易な方法で、ＥＭＩノイズの発生を抑制することができる。
【発明の効果】
【００８９】
本発明の表示用駆動回路は、以上のように、表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスライン及び前記第２のデータバスラインにおける、前記表示データの入力部分には、切替回路が設けられており、前記切替回路は、当該切替回路が設けられた前記第１のデータバスライン及び前記第２のデータバスラインに対して、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能となるものである。
【００９０】
また、本発明の表示用駆動回路の駆動方法は、以上のように、表示データが供給されるデータバスラインが、少なくとも第１のデータバスラインと、第２のデータバスラインとに分割されており、前記第１のデータバスラインには、当該第１のデータバスラインからデータを取り込む第１のサンプリング回路が接続されており、前記第２のデータバスラインには、当該第２のデータバスラインからデータを取り込む第２のサンプリング回路が接続されており、前記第１のデータバスラインの入力部分には、第１の切替回路が設けられており、また、前記第２のデータバスラインの入力部分には、第２の切替回路が設けられており、前記切替回路は、当該切替回路が設けられたデータバスラインに対して、各々、前記表示データを供給することと、一定の電位の信号を供給することとを切り替えることが可能である表示用駆動回路において、前記第１のサンプリング回路が前記表示データを取り込む期間、前記第１の切替回路を切り替えて、前記第１のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第２の切替回路を切り替えて、前記第２のデータバスラインを一定の電位に固定し、他方、前記第２のサンプリング回路が前記表示データを取り込む期間、前記第２の切替回路を切り替えて、前記第２のデータバスラインに対する前記表示データの供給を可能とするとともに、前記第１の切替回路を切り替えて、前記第１のデータバスラインを一定の電位に固定する方法である。
【００９１】
それゆえ、データバスラインが分割されるとともに、対応した切替回路が設けられているので、ドライバのコスト上昇を抑制しながら、簡単な構造にてデータバスラインの浮遊容量、充放電電流を減少させることができる。
【発明を実施するための最良の形態】
【００９２】
本発明の実施の形態について図１などに基づいて説明すれば、以下の通りである。
【００９３】
図１は、本実施の形態の表示用駆動回路としてのドライバ２０の概略構成を示す回路図である。具体的には、図１は本実施の形態におけるドライバ２０のデータサンプリング回路等を示している。
【００９４】
なお、図１は、ドライバ２０の一例として、１２出力分のデータサンプリング回路に３ビットのデータを入力する場合を示している。
【００９５】
（ドライバの構成）
以下、前記ドライバ２０の構成について順に説明する。
【００９６】
（Ｄ−ＦＦ回路の配置）
本実施の形態のドライバ２０には、ａ〜ｌの合計１２個のＤ−ＦＦ回路（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ回路：順序回路）１ａ〜１ｌが設けられることによって、合計１２段のシフトレジスタ回路が構成されている。なお、以下前記１２個のＤ−ＦＦ回路１ａ〜１ｌを一体として表現する場合や、ａからｌの別にこだわらず１個のＤ−ＦＦ回路を表現する場合等には、Ｄ−ＦＦ回路１との表記を用いることがある。また、前記ａ〜ｌを、段と表現することがある。他の回路や素子に付いても同様の表記・表現を用いることがある。
【００９７】
（Ｄ−ＦＦ回路の端子）
このＤ−ＦＦ回路１には、サンプリング開始信号としてのイネイブル信号ＥＮが入力される端子Ｄと、シフトクロック用入力信号（クロック信号）ＣＫが入力される端子ＣＫと、リセット信号Ｒが入力される端子Ｒと、信号を出力する端子である端子Ｑが設けられている。
【００９８】
（Ｄ−ＦＦ回路の動作）
そして、本実施の形態のドライバ２０では、前記シフトレジスタ回路は、前記リセット信号Ｒが“Ｈ”でリセットされ、前記シフトクロック用入力信号ＣＫの立ち上がりで前記端子Ｄに入力された信号を端子Ｑから出力する。なお、前記端子Ｄに入力される信号は、ドライバ２０のデータサンプリング開始信号（サンプリング開始信号）ＥＮである。
【００９９】
（ラッチ回路の構成）
また、本実施の形態のドライバ２０には、前記Ｄ−ＦＦ回路１に接続されたラッチ回路が設けられている。具体的には、ａ〜ｌの合計１２個のラッチ回路２ａ〜２ｌ、ａ〜ｌの合計１２個のラッチ回路３ａ〜３ｌ、及び、ａ〜ｌの合計１２個のラッチ回路４ａ〜４ｌが設けられている。
【０１００】
そして、同じ段に属する前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４（例えば、Ｄ−ＦＦ回路１ａ、ラッチ回路２ａ、ラッチ回路３ａ及びラッチ回路４ａ）は、前記の順番で直線的に接続されている。
【０１０１】
（ラッチ回路の端子）
前記ラッチ回路２、ラッチ回路３及びラッチ回路４は、データをサンプリングするラッチ回路である。そして、前記各々のラッチ回路には、ゲート信号が入力される端子である端子Ｇと、データ信号（例えば、データ信号Ｄ０、データ信号Ｄ１、データ信号Ｄ２）が入力される端子である端子Ｄと、信号を出力する端子である端子Ｑとが設けられている。
【０１０２】
（ラッチ回路の動作）
そして、前記各ラッチ回路２・３・４は、前記端子Ｇから入力されるゲート信号が“Ｈ”の期間、前記端子Ｄから入力されたデータ信号（例えば、データ信号Ｄ０、データ信号Ｄ１、データ信号Ｄ２）を端子Ｑから出力する。そして、前記ゲート信号が“Ｌ”になった以降も、端子Ｑから前記出力を維持する。
【０１０３】
（データ信号）
ここで、前記各データ信号Ｄ０・Ｄ１・Ｄ２は、前記ドライバ２０へ入力される３ビットの階調データである。
【０１０４】
（データバスライン）
また、本実施の形態のドライバ２０には、前記各データ信号Ｄ０・Ｄ１・Ｄ２が送信されるデータバスライン３０（３０ａ・３０ｂ・３０ｃ）が設けられている。
【０１０５】
（データバスラインの分岐）
このデータバスライン３０の構成については、データバスライン３０の構成を示す図２などに基づいて後に詳述するが、本実施の形態においては、データバスライン３０は、前記各ラッチ回路２・３・４に接続される前に、分岐ＪＫが設けられ、かかる分岐ＪＫから第１データバスライン３４（３４ａ・３４ｂ・３４ｃ）と第２データバスライン３６（３６ａ・３６ｂ・３６ｃ）とに分けられている。
【０１０６】
具体的には、データ信号Ｄ０が送信されるデータバスライン３０ａは第１データバスライン３４ａと第２データバスライン３６ａとに分かれ、データ信号Ｄ１が送信されるデータバスライン３０ｂは第１データバスライン３４ｂと第２データバスライン３６ｂとに分かれ、データ信号Ｄ２が送信されるデータバスライン３０ｃは第１データバスライン３４ｃと第２データバスライン３６ｃとに分かれる。
【０１０７】
ここで、前記第１データバスライン３４と第２データバスライン３６とは、ほぼ同じ長さであり、前記データバスライン３０が分岐した点（分岐ＪＫ）に対して、ほぼ対称に配置されている。
【０１０８】
（データバスラインへの接続）
そして、前記第１データバスライン３４には、前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４におけるａ〜ｆ段にあたる回路が接続されている。他方、前記第２データバスライン３６には、前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４におけるｇ〜ｌ段にあたる回路が接続されている。
【０１０９】
（ＡＮＤ回路１）
そして、前記第１データバスライン３４及び前記第２データバスライン３６上には選択回路（切替回路）として作用するＡＮＤ回路が設けられている。
【０１１０】
具体的には、前記データバスライン３０が分岐した後、分岐によって生じた前記第１データバスライン３４及び前記第２データバスライン３６が、各ラッチ回路２・３・４等に接続される手前において、各々データバスライン（第１データバスライン３４及び第２データバスライン３６）上に、各々、切替回路としてのＡＮＤ回路５・６が設けられている。
【０１１１】
より具体的には、第１データバスライン３４ａ上にはＡＮＤ回路５ａが設けられており、同様に、第１データバスライン３４ｂ上にはＡＮＤ回路５ｂが、第１データバスライン３４ｃ上にはＡＮＤ回路５ｃが、また、第２データバスライン３６ａ上にはＡＮＤ回路６ａが、第２データバスライン３６ｂ上にはＡＮＤ回路６ｂが、第２データバスライン３６ｃ上にはＡＮＤ回路６ｃが、それぞれ設けられている。
【０１１２】
言い換えると、ＡＮＤ回路５及びＡＮＤ回路６は、各データ信号Ｄ０・Ｄ１・Ｄ２に対応したデータバスラインａ〜ｃ上に、各々１個づつ合計３個を一組として設けられている。
【０１１３】
（ＡＮＤ回路２）
さらに、本実施の形態のドライバ２０には、前記ＡＮＤ回路５・６に加えて、さらに２箇所にＡＮＤ回路が設けられている。
【０１１４】
すなわち、前記第１データバスライン３４における前記ｃ段とｄ段との間、及び、前記第２データバスライン３６におけるｉ段とｊ段との間に、さらにＡＮＤ回路が設けられている。
【０１１５】
具体的には、前記ＡＮＤ回路５・６と同様に、各データ信号Ｄ０・Ｄ１・Ｄ２に対応したデータバスラインａ〜ｃ上に、各々１個づつ合計３個を一組として設けられている。
【０１１６】
より詳しくは、前記ｃ段とｄ段との間において、前記第１データバスライン３４ａ上にはＡＮＤ回路７ａが設けられており、同様に、第１データバスライン３４ｂ上にはＡＮＤ回路７ｂが、第１データバスライン３４ｃ上にはＡＮＤ回路７ｃが設けられている。
【０１１７】
他方、前記ｉ段とｊ段との間において、前記第２データバスライン３６ａ上にはＡＮＤ回路８ａが、第２データバスライン３６ｂ上にはＡＮＤ回路８ｂが、第２データバスライン３６ｃ上にはＡＮＤ回路８ｃが、それぞれ設けられている。
【０１１８】
（Ｓｅｌとの接続）
つぎに前記ＡＮＤ回路５・６・７・８について説明する。
【０１１９】
前記ＡＮＤ回路５・６・７・８には、その各々に対して、Ｓｅｌ１〜４が接続されている。
【０１２０】
このＳｅｌ１〜４は、各々図１に部分回路図を示す回路１０〜１３（セットリセット回路）からの出力である。前記各セットリセット回路１０〜１３は、具体的には、２個のＮＡＮＤ回路と１個のＮＯＴ回路とからなる複合回路であり、選択回路の選択信号を作成するものである。セットリセット回路１０〜１３については、後に詳述する。
【０１２１】
そして、ＡＮＤ回路５・６・７・８とＳｅｌ１〜４とは、つぎのように接続されている。
【０１２２】
すなわち、Ｓｅｌ１はＡＮＤ回路５ａ・５ｂ・５ｃの１つの端子に対して各々接続されており、同様に、Ｓｅｌ２はＡＮＤ回路６ａ・６ｂ・６ｃの１つの端子に、Ｓｅｌ３はＡＮＤ回路７ａ・７ｂ・７ｃの１つの端子に、そして、Ｓｅｌ４はＡＮＤ回路８ａ・８ｂ・８ｃの１つの端子に対して各々接続されている。
【０１２３】
（データバスラインの領域分割）
前記ＡＮＤ回路５・６・７・８は、Ｓｅｌ１・２・３・４からの信号が“Ｈ”の期間、入力されたデータをそのまま出力する。
【０１２４】
以下、第１データバスライン３４と第２データバスライン３６とを各々２つの領域に分けた上で説明する。
【０１２５】
まず、分岐ＪＫが設けられるまでのデータバスライン３０ａ・３０ｂ・３０ｃの領域、前記第１データバスライン３４ａ・３４ｂ・３４ｃにおける前記分岐ＪＫから前記ＡＮＤ回路５ａ・５ｂ・５ｃまでの領域、及び、前記第２データバスライン３６ａ・３６ｂ・３６ｃにおける前記分岐ＪＫから前記ＡＮＤ回路６ａ・６ｂ・６ｃまでの領域を、バス０とする。
【０１２６】
そして、前記第１データバスライン３４ａ・３４ｂ・３４ｃにおける前記ＡＮＤ回路５ａ・５ｂ・５ｃから前記ＡＮＤ回路７ａ・７ｂ・７ｃまでの領域をバスＡとする。
【０１２７】
また、前記第１データバスライン３４ａ・３４ｂ・３４ｃにおける前記ＡＮＤ回路７ａ・７ｂ・７ｃ以降の領域をバスＢとする。
【０１２８】
他方、前記第２データバスライン３６ａ・３６ｂ・３６ｃにおける前記ＡＮＤ回路６ａ・６ｂ・６ｃから前記ＡＮＤ回路８ａ・８ｂ・８ｃまでの領域をバスＣとする。
【０１２９】
また、前記第２データバスライン３６ａ・３６ｂ・３６ｃにおける前記ＡＮＤ回路８ａ・８ｂ・８ｃ以降の領域をバスＤとする。
【０１３０】
（段との関係）
以上のように、データバスライン３０、第１データバスライン３４及び第２データバスライン３６を複数の領域に分けた場合、前記ａ〜ｃ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＢの第１データバスライン３４ａ・３４ｂ・３４ｃに接続されることとなる。
【０１３１】
同様に、前記ｄ〜ｆ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＡの第１データバスライン３４ａ・３４ｂ・３４ｃに接続されることとなる。
【０１３２】
他方、前記ｇ〜ｉ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＣの第２データバスライン３６ａ・３６ｂ・３６ｃに接続されることとなる。
【０１３３】
また、前記ｊ〜ｌ段に属するラッチ回路２、ラッチ回路３及びラッチ回路４は、前記バスＤの第２データバスライン３６ａ・３６ｂ・３６ｃに接続されることとなる。
【０１３４】
（ＡＮＤ回路における動作  Ｈ）
先に述べた、ＡＮＤ回路５・６・７・８はＳｅｌ１・２・３・４からの信号が“Ｈ”の期間、入力されたデータをそのまま出力することを、前記領域を用いて説明すると以下のようになる。
【０１３５】
すなわち、ＡＮＤ回路５にＳｅｌ１から”Ｈ”の信号が入力されている期間、ＡＮＤ回路５は、前記バス０から入力されたデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＡに出力する。
【０１３６】
同様に、ＡＮＤ回路６にＳｅｌ２から”Ｈ”の信号が入力されている期間、ＡＮＤ回路６は、前記バス０から入力されたデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＣに出力する。
【０１３７】
そして、前記Ｓｅｌ１からＡＮＤ回路５に入力される信号が”Ｈ”である期間に、ＡＮＤ回路７にＳｅｌ３から”Ｈ”の信号が入力されると、ＡＮＤ回路７は、前記バスＡに出力されたデータ信号Ｄ０・Ｄ１・Ｄ２、すなわち前記バス０におけるデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＢに出力する。
【０１３８】
また、同様に、前記Ｓｅｌ２からＡＮＤ回路６に入力される信号が”Ｈ”である期間に、ＡＮＤ回路８にＳｅｌ４から”Ｈ”の信号が入力されると、ＡＮＤ回路８は、前記バスＣに出力されたデータ信号Ｄ０・Ｄ１・Ｄ２、すなわち前記バス０におけるデータ信号Ｄ０・Ｄ１・Ｄ２を、そのまま、前記バスＤに出力する。
【０１３９】
（ＡＮＤ回路における動作  Ｌ）
他方、Ｓｅｌ１〜Ｓｅｌ４から、対応するＡＮＤ回路５〜ＡＮＤ回路８に対して、“Ｌ”の信号が入力されている場合には、各ＡＮＤ回路５〜ＡＮＤ回路８は、“Ｌ”（一定電位の信号）を出力する。
【０１４０】
（セットリセット回路）
つぎに、前記Ｓｅｌ１〜４を出力部とする、言い換えると、前記Ｓｅｌ１〜４に信号を出力する前記セットリセット回路１０・１１・１２・１３について説明する。
【０１４１】
図１に示す前記各セットリセット回路１０・１１・１２・１３において、ＥＮは、先に説明した通り、サンプリング開始信号としてのイネイブル信号を示し、Ｒは、リセット信号を示している。
【０１４２】
（各セットリセット回路の動作）
そして、セットリセット回路１０は、ＥＮが“Ｈ”でＳｅｌ１がセット（“Ｈ”）され、ＲとＱ８との論理和によりリセット（“Ｌ”）される。
【０１４３】
また、セットリセット回路１１は、Ｑ６が“Ｈ”でＳｅｌ２がセット（“Ｈ”）され、ＲとＥＮとの論理和によりリセット（“Ｌ”）される。
【０１４４】
また、セットリセット回路１２は、ＥＮが“Ｈ”でＳｅｌ３がセット（“Ｈ”）され、ＲとＱ５との論理和によりリセット（“Ｌ”）される。
【０１４５】
また、セットリセット回路１３は、Ｑ９が“Ｈ”でＳｅｌ１がセット（“Ｈ”）され、ＲとＥＮとの論理和によりリセット（“Ｌ”）される。
【０１４６】
（データバスラインの構成）
つぎに本実施の形態のドライバ２０におけるデータバスライン３０の構成について説明する。
【０１４７】
先に図１に基づいて説明したとおり、本実施の形態におけるデータバスライン３０は、切替回路としてのＡＮＤ回路５・６・７・８によって、複数の領域（バス０・Ａ〜Ｄ）に分割されている。
【０１４８】
すなわち、本実施の形態におけるデータバスライン３０の構成を示す概略図である図２に示すように、本実施の形態におけるデータバスライン３０は、各切替回路（第１から第４）を節目として、５個の領域、バス０・バスＡからＤに分割されている。
【０１４９】
（第１・第２データバスライン）
具体的には、データバスライン３０は、前記分岐ＪＫを含む導入部データバスライン３２（領域：バス０）と、前記分岐ＪＫ以降の主要な領域を占める、第１データバスライン３４と、第２データバスライン３６とによって構成されている。
【０１５０】
より詳しくは、前記第１データバスライン３４は、第１切替回路としての前記ＡＮＤ回路５以降のデータバスライン３０を示し、他方、前記第２データバスライン３６は、前記第２データバスライン３６は、第３切替回路としての前記ＡＮＤ回路６以降のデータバスライン３６を示している。
【０１５１】
（バスＡ、バスＢ）
また、第１データバスライン３４上には、その長手方向におけるほぼ中心位置に、第２切替回路としての前記ＡＮＤ回路７が形成されている。そして、前記第１切替回路（ＡＮＤ回路５）と第２切替回路（ＡＮＤ回路７）とに挟まれた領域が領域：バスＡとなり、その延長上の、前記第２切替回路（ＡＮＤ回路７）以降の領域が領域：バスＢとなっている。
【０１５２】
（バスＣ、バスＤ）
他方、前記第２データバスライン３６においても、前記第１データバスラインと同様に、第２データバスライン３６上には、その長手方向におけるほぼ中心位置に、第４切替回路としての前記ＡＮＤ回路８が形成されている。そして、前記第３切替回路（ＡＮＤ回路６）と第４切替回路（ＡＮＤ回路８）とに挟まれた領域が領域：バスＣとなり、その延長上の、前記第４切替回路（ＡＮＤ回路８）以降の領域が領域：バスＤとなっている。
【０１５３】
以上のように、本実施の形態におけるデータバスライン３０は、導入部データバスライン３２と第１データバスライン３４と第２データバスライン３６とを有し、前記データバスライン３０に形成された各切替回路（第１〜第４）によって、５つの領域に分割されている。
【０１５４】
（従来のデータバスライン）
これに対して従来ドライバ２０におけるデータバスライン３０には、切替回路が設けられておらず、データバスライン３２の全体が共通に接続されていた。以下、従来のデータバスライン３２の構成を示す概略図である図６に基づいて説明する。
【０１５５】
前記図６に示すように、従来のデータバスライン３０では、本実施の形態におけるデータバスライン３０と同様に、分岐ＪＫが設けられ、この分岐ＪＫを起点として、データバスライン３０は、第１データバスライン３４と第２データバスライン３６とに分かれている。
【０１５６】
しかしながら、図６に示す従来のデータバスライン３０は、データバスライン３０は分岐しているものの、そのデータバスライン３０に切替回路は設けられていない。
【０１５７】
したがって、従来のデータバスライン３０は、枝分かれしているものの、データバスライン３０の一部分のみに選択的に信号を送信することはできなかった。
【０１５８】
（特許文献１の構成）
また、先述した特許文献１に記載の回路においても、データバスラインは、その全体が共通に接続されていた。図９に、特許文献１に記載の回路の構成を模式的に表す図を示す。また、図１０に、特許文献１に記載の回路のクロックラインの構成を表す図を示す。
【０１５９】
前記図９及び図１０に示すように、特許文献１に記載の回路では、シフトクロック用入力信号が送信されるラインは分割されているが、データバスラインは分割されていない。
【０１６０】
（動作のタイミング）
つぎに、本実施の形態のドライバ２０に関し、その回路の動作タイミングについて説明する。
【０１６１】
図３は、本実施の形態のドライバ２０の動作タイミングを示す図である。以下、図３に基づいて、前記図１に示したドライバの回路動作について説明する。その際、前記データバスラインを各領域に分割し、各分割領域を示すバス０、バスＡ〜バスＤ等を用いて説明する。
【０１６２】
（バスの表記）
なお、前記各領域にについて先の説明とは異なった表現を用いて説明すると、前記図１に示す、データバスライン３０のＤ０＿ＡからＤ２＿ＡをバスＡ、Ｄ０＿ＢからＤ２＿ＢをバスＢ、Ｄ０＿ＣからＤ２＿ＣをバスＣ、Ｄ０＿ＤからＤ２＿ＤをバスＤとする。
【０１６３】
（ラッチの表記）
また、前記各ラッチ回路２・３・４によって構成される回路群をサンプリング回路５０とした場合、サンプリング回路５０も、ドライバ２０の段の数に対応して、サンプリング回路５０ａ〜サンプリング回路５０ｌまで１２個形成される。
【０１６４】
そして、以下、１つのサンプリング回路５０に属するラッチ回路群を、そのサンプリング回路５０の段の名称に応じて呼称する。具体的には、例えば、データサンプリング用のラッチ２ａ・３ａ・４ａをラッチＡとし、ラッチ２ｂ・２ｃ・４ｂをラッチＢとする。そして、以下同様にラッチＣ
からラッチＬとする。
【０１６５】
以下、具体的に本実施の形態のドライバ２０における動作タイミングについて説明する。
【０１６６】
（リセット動作）
まず、リセット信号Ｒが“Ｈ”の期間、シフトレジスタ回路を構成するＤ−ＦＦ１ａから１ｌはリセットされる。
【０１６７】
（シフトレジスタ回路動作）
つぎに、前記リセット信号Ｒが“Ｌ”になった以降に、サンプリング開始信号（イネイブル信号）ＥＮに“Ｈ”が入力される。
【０１６８】
（Ｑｎ）
そして、前記サンプリング開始信号ＥＮの“Ｈ”を、Ｄ−ＦＦ１ａが、シフトクロック用入力信号ＣＫの立ち上がりで取り込み、図１に示すＱ１を“Ｈ”にする。
【０１６９】
そして、以降、シフトクロック用入力信号ＣＫの立ち上がりタイミングで“Ｈ”がシフトされ、Ｑ１からＱ１２が順次“Ｈ”になる。
【０１７０】
また、データ信号Ｄ０〜Ｄ２については、セットリセット回路１０〜１３の出力であるＳｅｌ１〜Ｓｅｌ４の状態によりデータバスラインが動作する箇所が決定する。
【０１７１】
（データバスライン動作０：（バスのリセット））
前記セットリセット回路１０〜１３は、リセット信号Ｒによりリセットされているので、サンプリング開始信号ＥＮに“Ｈ”が入力されるまでは、Ｓｅｌ１〜Ｓｅｌ４はすべて“Ｌ”となり、バスＡ、バスＢ、バスＣ及びバスＤはすべて“Ｌ”となる。
【０１７２】
（データバスライン動作１（稼動：バスＡ及びバスＢ））
サンプリング開始信号（イネイブル信号）ＥＮが“Ｈ”になることにより、セットリセット回路１０の出力であるＳｅｌ１と、セットリセット回路１２の出力であるＳｅｌ３とが“Ｈ”になるため、バスＡ、バスＢにデータ信号Ｄ０〜Ｄ２のデータが入力される。
【０１７３】
Ｑ１が“Ｈ”の期間、ラッチＡの出力であるＱ＿２ａ〜Ｑ＿４ａは、データバスラインＢ（バスＢ）の値を出力する。
【０１７４】
図３に例示する動作の場合、Ｑ１の“Ｈ”期間の前半は不定データであり後半に（１）のデータがラッチ回路２・３・４に取り込まれる。
【０１７５】
そして、Ｑ１が“Ｌ”になった瞬間にラッチ回路２・３・４の出力は（１）に固定される。
【０１７６】
また、Ｑ２、Ｑ３のタイミングでも、前記Ｑ１の場合と同様にデータバスラインからデータがサンプリングされる。
【０１７７】
（データバスライン動作２（稼動：バスＡ））
セットリセット回路１２の出力であるＳｅｌ３は、Ｑ５が“Ｈ”になるとリセットされ“Ｌ”になるが、バスＢに接続されたラッチＡ、ラッチＢ、ラッチＣのデータ取り込みはＱ３が“Ｈ”から“Ｌ”に変化した時点で終了しているので、バスＢが“Ｌ”に固定されても問題ない。
【０１７８】
この状態では、Ｑ４からＱ６のタイミングで、バスＡから、ラッチＤ、ラッチＥ、ラッチＦにデータラッチが行われる。
【０１７９】
（データバスライン動作２´（バスＡの固定））
セットリセット回路１０の出力であるＳｅｌ１は、Ｑ８が“Ｈ”になるとリセットされ“Ｌ”になるが、バスＡに接続されるラッチＤ、ラッチＥ、ラッチＦのデータ取り込みはＱ６が“Ｈ”から“Ｌ”に変化した時点で終了しているので、バスＡが“Ｌ”に固定されても問題ない。
【０１８０】
（データバスライン動作３（稼動：バスＣ、一部バスＡ））
セットリセット回路１１の出力であるＳｅｌ２は、Ｑ６が“Ｈ”になることによりセットされ“Ｈ”になり、バスＣにデータＤ０〜Ｄ２が入力される。
【０１８１】
バスＣに接続されるラッチＧ、ラッチＨ、ラッチＩは、Ｑ７が“Ｈ”以降にデータサンプリングを開始するので、Ｓｅｌ２はＱ７が“Ｈ”でセットすればよいが、１クロック早くバスＣにデータＤ０〜Ｄ２を入力するのは、バスＣの充電時間を考慮したためである。
【０１８２】
このためＱ６が“Ｈ”になる時間から、Ｑ８が“Ｈ”になる期間はバスＡとバスＣにデータＤ０〜Ｄ２が入力される。Ｑ８が“Ｈ”になった以降はバスＣのみにＤ０〜Ｄ２が入力される。
【０１８３】
この状態では、Ｑ７からＱ９のタイミングでバスＣから、ラッチＧ、ラッチＨ、ラッチＩにデータラッチが行われる。
【０１８４】
（データバスライン動作４（稼動：バスＣ、バスＤ））
セットリセット回路１３の出力であるＳｅｌ４は、Ｑ９が“Ｈ”になることによりセットされ“Ｈ”になり、バスＤにデータＤ０〜Ｄ２が入力される。
【０１８５】
この状態では、Ｑ１０からＱ１２のタイミングで、バスＤからラッチＪ、ラッチＫ、ラッチＬにデータラッチが行われる。
【０１８６】
前記図１に示したデータバスライン３０の構成においては、データバスライン３０は主にバスＡ、バスＢ、バスＣ、バスＤに４分割されていた。
【０１８７】
（動作初期）
そして、動作初期ではバスＡ及びバスＢの２系統が稼動し、残りの２系統は“Ｌ”に固定される。
【０１８８】
また、バスＢが“Ｌ”に固定された後は、バスＡの１系統のみでの稼動になる。
【０１８９】
（動作中盤）
動作中盤ではバスＡ、バスＣの２系統が稼動し、残りの２系統は“Ｌ”に固定される。
【０１９０】
また、バスＡが“Ｌ”に固定された後は、バスＣの１系統のみでの稼動になる。
【０１９１】
（動作後半）
そして、動作後半ではバスＤが稼動を開始し、バスＣとバスＤの２系統での稼動になる。
【０１９２】
〔参考実施形態〕
本発明の参考実施形態について図４等に基づいて説明すれば、以下の通りである。なお、本参考実施形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【０１９３】
本参考実施形態のドライバ２０では、分割されたデータバスライン３０の構成が、前記実施の形態１のドライバ２０と異なる。それによって、重複稼動に起因する不具合を低減することができる。以下、説明する。
【０１９４】
（データバスラインの構造）
図４は、本参考実施形態におけるデータバスライン３０の構成を示す概略図である。なお、図４に概略構成を示したデータバスライン３０は、いわゆるシフトレジスタ回路のクロック分割手法を、本発明にかかるデータバスライン３０の構成に適用したものである。
【０１９５】
図４に示す、いわゆるシフトレジスタ回路の分割をおこなう回路を元に作成したデータバスライン分割回路においては、切替回路（第１〜第４）のすべてに対して表示データを与えるためバス０（導入部データバスライン）が接続されている。
【０１９６】
具体的には、本参考実施形態におけるデータバスライン３０では、前記切替回路が４個（第１切替回路〜第４切替回路）設けられており、その各々に対して、独立してバス０が接続されている。
【０１９７】
そして、前記４個の切替回路の先に、各々バスＡ〜バスＢが接続されている。
【０１９８】
言い換えると、本参考実施形態におけるデータバスライン３０においては、１箇所の分岐ＪＫから、４個の独立したバス（Ａ〜Ｄ）が延伸し、その各バス上の前記分岐ＪＫの近傍に、各々１個の切替回路（第１〜第４）が設けられている。
【０１９９】
（実施の形態１との対比）
以上のように、本参考実施形態におけるデータバスライン３０と、前記実施の形態１におけるデータバスライン３０とでは、データバスライン３０が分岐し、バスＡ〜バスＤの４個の領域に分割されている点は同じである。
【０２００】
しかしながら、前記実施の形態１におけるデータバスライン３０では、例えば、バスＡとバスＢ、又は、バスＣとバスＤは互いに完全に独立しているとは言えず、例えば、バスＢはバスＡの延長上に設けられており、また、バスＤはバスＣの延長上に設けられている。
【０２０１】
これに対して、本参考実施形態におけるデータバスライン３０では、バスＡ、バスＢ、バスＣ及びバスＤは、互いに完全に独立した構成で設けられている。すなわち、いずれのバスも、バス０に直接接続されている。
【０２０２】
（重複稼動）
以上の相違によって、本参考実施形態におけるデータバスライン３０と、前記実施の形態１におけるデータバスライン３０とでは、いわゆる重複稼動の有無について相違する。すなわち、前記実施の形態１におけるデータバスライン３０では重複稼動が生じるのに対して、本参考実施形態におけるデータバスライン３０では、重複稼動が生じない。以下説明する。
【０２０３】
ここで、前記重複稼動とは、データバスライン３０の動作において、分割されることによって生じたデータバスライン（バスＡ〜Ｄ）のうち少なくとも２個が重複して稼動することを意味する。
【０２０４】
（重複稼動例１）
前記重複稼動の具体例を示す。
【０２０５】
まず、第１の例としては、先に動作タイミングを示す図である図３に基づいて説明したとおり、前記実施の形態１において、データバスライン３０の充電時間を考慮し、データサンプリングが始まる前にデータバスライン３０へのデータ供給をすることによって生じる重複稼動がある。
【０２０６】
（重複稼動例２）
また、前記実施の形態１においては、前記重複稼動例１の他に、例えば、以下の重複稼動例がある。
【０２０７】
すなわち、実施の形態１におけるデータバスライン動作１において、バスＡとバスＢとが同時に稼動している期間があり、また、データバスライン動作４において、バスＣとバスＤとが同時に稼動している期間がある。
【０２０８】
図１の回路のデータバスライン３０の配置の概要を表す前記図２に示すように、実施の形態１においては、バス０は、まず第１切替回路及び第３切替回路に接続されており、その先に、各々第２切替回路又は第４切替回路が接続されている。
【０２０９】
そして、第１切替回路と第２切替回路との間の領域がバスＡであり、第２切替回路の先がバスＢである。このような構成において、バスＢを稼動させるためには、バスＡに表示データを与えておく必要がある。したがって、バスＡとバスＢとの重複稼動が必要になる。
【０２１０】
また、同様の理由で、バスＤを稼動させる際に、にバスＣとバスＤとの重複稼動の必要が生じる。
【０２１１】
（本参考実施形態における稼動）
これに対して、本参考実施形態にかかるデータバスライン３０の動作においては、前記重複稼動、特に前記例２の重複稼動は生じにくい。
【０２１２】
すなわち、先に図４に基づいて説明したように、本参考実施形態におけるデータバスライン３０では、バスＡ〜バスＤが、各々独立してバス０に接続されている。したがって、バスＡ〜バスＤの中の任意のバスに対して、他のバスとは独立してデータ信号（Ｄ０〜Ｄ２）を供給することができる。そのため、実施の形態１の構成において必要であった、バスＢを稼動させる際や、バスＤを稼動させる際の重複稼動が必要でなくなる。
【０２１３】
したがって、稼動するデータバスラインを短くすることができるので、ＥＭＩノイズをより低減することができる。
【０２１４】
（実施の形態１との対比）
つぎに、前記重複稼動の有無以外について、前記実施の形態１と本参考実施形態との対比をおこなうと、下記のとおりである。
【０２１５】
（データバスラインの長さ）
すなわち、実施の形態１におけるデータバスライン３０と、本参考実施形態におけるデータバスライン３０との長さを比較すると、本参考実施形態におけるデータバスライン３０の方が長くなっている。
【０２１６】
一般に、ドライバのＬＳＩは長方形をしており、そのデータバスラインの長さは、基板の長辺の程度の長さである。
【０２１７】
この点、本参考実施形態におけるデータバスライン３０では、図４に示すように、データバスライン３０を分割して、データ信号（Ｄ０〜Ｄ２）を、データバスラインの延伸方向である前記ＬＳＩの長辺方向の中央位置から入力した場合、前記ＬＳＩの短辺に近くにある分割されたバス（例えば、図４におけるバスＢやバスＤ）及びかかるバスに接続された選択回路等と、前記長辺方向の中央位置の、データ信号（Ｄ０〜Ｄ２）入力端子（データ端子）との間には、およそ前記ＬＳＩの長辺の半分の長さのバス０が存在することになる。
【０２１８】
言い換えると、本参考実施形態におけるデータバスライン３０では、その長さは、例えば図６に示す従来のデータバスライン３０と比較して、従来のデータバスライン３０の長さ（およそ、実施の形態１におけるバスＡ〜バスＤの長さの和に相当）に加えて、バスＡとバスＣとの長さの和に相当する長さのバス０が新たに加えられたような長さとなっている。
【０２１９】
以上のように、本参考実施形態におけるデータバスライン３０では、その構成上データバスライン３０が長くなりやすく、データバスライン３０を分割し、かつ、切替回路を設けたことによる、ＥＭＩの対策が、若干抑制される可能性はある。また、レイアウト面積の増加によるコスト上昇を招く場合もありえる。
【０２２０】
これに対して、前記実施の形態１におけるデータバスライン３０では、前記図２に示すように、データバスライン３０を、複数の領域に分割することによる、データバスライン３０の総延長の増加はそれほど大きくなく、レイアウトによっては、ほとんど増加しないケースもある。
【０２２１】
具体的には、実施の形態１におけるデータバスライン３０は、例えば、従来からのデータバスライン３０を４個の部分に分割し、その間に選択回路を入れることによって、形成することも可能である。また、この選択回路は、簡単なロジックの組合せで実現することができるため、選択回路を設けることによるレイアウト面積の増加をほとんど招くことなく、ＥＭＩ対策をおこなうことができる。また、データバスライン３０を分割し、選択回路を設けることによるコスト上昇を抑制することも可能である。
【０２２２】
（重複稼動）
他方、先に説明したとおり、実施の形態１のデータバスライン３０では、重複稼動をおこなう必要があるのに対して、本参考実施形態のデータバスライン３０においては、その必要は生じにくい。
【０２２３】
（使い分け）
以上のように、本発明の実施の形態として例示した前記実施の形態１と本参考実施形態とは、重複稼動の有無やデータバスラインの短長など、互いに異なる特徴を有する。したがって、求める特性、用いられる用途などに応じて、使い分けることが可能である。
【０２２４】
なお、本発明は前記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【０２２５】
また、本発明を別の方法で表現すると、以下のようになる。
【０２２６】
すなわち、表示用駆動回路の各駆動出力は、サンプリング回路において、データバスラインから表示データを取り込む。このサンプリング回路を含む駆動出力回路とデータバスラインとを分割し、グループ化をおこなう。
【０２２７】
そして、前記分割したデータバスラインに表示データを供給するか、又は、データバスラインを一定の電圧に固定するかを選択することが可能な選択回路（切替回路）に接続する。
【０２２８】
以上の構成のもとで、表示データの取り込みをおこなうグループのデータバスラインには表示データを供給し、他方、表示データの取り込みをおこなわないグループのデータバスラインは一定電位にて固定する。
【０２２９】
また、表示データの取り込みが、隣接するグループ間におけるデータバスラインへの表示データの供給を別グループに切り替えるものである場合、表示データの供給を行っていたグループでの表示データ取り込みが終了する前に、次のグループの表示データ取り込みに備え、先につぎに表示データを供給するデータバスラインに表示データを供給し、次のグループの表示データ取り込みが開始した後、つまり先のグループの表示データ取り込みが完了した後に先のグループのデータバスラインを一定電圧に固定するように構成することができる。
【０２３０】
また、データバスラインの分割をまず集積回路の中央で行い、概略半分に分割されたデータバスライン内で、さらに分割を行い、各々にデータ供給と電位固定の選択回路を接続するような構成とすることができる。
【産業上の利用可能性】
【０２３１】
簡単なセットリセット回路で構成されるセレクト信号により、分割したデータバスラインの必要な部分のみを稼動することができ、稼動されるデータバスラインが少なくなることにより、ＥＭＩノイズの発生が低減できる。したがって、広範な表示装置に利用することができる。
【図面の簡単な説明】
【０２３２】
【図１】本発明の実施の形態を示すものであり、ドライバの概略構成を示す回路図である。
【図２】本発明の実施の形態を示すものであり、データバスラインの構成を示す概略図である。
【図３】本発明の実施の形態を示すものであり、回路の動作タイミングを示す図である。
【図４】本発明の参考実施態を示すものであり、データバスラインの構成を示す概略図である。
【図５】従来技術を示すものであり、ドライバの構成を示すブロック図である。
【図６】従来技術を示すものであり、データバスラインの構成を示す概略図である。
【図７】従来技術を示すものであり、シフトレジスタ回路の一例を示す図である。
【図８】従来技術を示すものであり、シフトレジスタ回路の一例を示す図である。
【図９】従来技術を示すものであり、ドライバの概略構成を示す回路図である。
【図１０】従来技術を示すものであり、クロックラインの概略構成を示す図である。
【符号の説明】
【０２３３】
２    ラッチ回路  （サンプリング回路）
３    ラッチ回路  （サンプリング回路）
４    ラッチ回路  （サンプリング回路）
５    ＡＮＤ回路  （切替回路）
６    ＡＮＤ回路  （切替回路）
７    ＡＮＤ回路  （切替回路）
８    ＡＮＤ回路  （切替回路）
２０    ドライバ  （表示用駆動回路）
３０    データバスライン
３４    第１データバスライン  （第１のデータバスライン）
３６    第２データバスライン  （第２のデータバスライン）
ＪＫ    分岐