(57)【要約】【課題】より多くの半導体チップや電子部品等の回路部材を実装可能な半導体装置とその製造方法を提供する。【解決手段】基板上に、第1の半導体チップ及び少なくとも１つの回路部材を実装し、前記第1の半導体チップ上に、第2の半導体チップを、一方向に横にずらして、一側において前記第1の半導体チップの一部が露呈部として露呈した状態に積層し、第３の半導体チップ乃至第ｎの半導体チップを、下側のものに比して上側のものが前記一方向に順次横にずらして、一側において下側の半導体チップの前記露呈部が露呈した状態に順次積層することにより、前記第１の半導体チップ乃至前記第ｎの半導体チップの他側において庇状部を形成し、前記庇状部が前記回路部材を覆う。【選択図】図６Ｂ
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に実装された半導体チップ群と、
前記基板上に実装された回路部材と、
を備え、
前記半導体チップ群は、積層された複数の半導体チップを有し、前記各半導体チップは下側のものに比して上側のものが一方向に順次横にずらして、一側において下側の半導体チップの一部が露呈部として露呈した状態に積層されて、他側において順次ずらされた複数の前記半導体チップによって庇状部が形成されており、
前記庇状部の下方における前記基板の上に、前記回路部材が実装されている、
ことを特徴とする半導体装置。
【請求項２】
前記各半導体チップにおける前記露呈部に電極部が形成されており、上下に積層された前記半導体チップの前記電極部同士がワイヤボンディングされている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記半導体チップの最下層の半導体チップにおける前記電極部と、前記基板における電極部とが、ワイヤボンディングされている、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
複数の前記半導体チップは、前記一方向に同じ寸法のものとして構成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
基板上に、第1の半導体チップ及び少なくとも１つの回路部材を実装し、
前記第1の半導体チップ上に、第2の半導体チップを、一方向に横にずらして、一側において前記第1の半導体チップの一部が露呈部として露呈した状態に積層し、
第３の半導体チップ乃至第ｎの半導体チップを、下側のものに比して上側のものが前記一方向に順次横にずらして、一側において下側の半導体チップの前記露呈部が露呈した状態に順次積層することにより、前記第１の半導体チップ乃至前記第ｎの半導体チップの他側において庇状部を形成し、前記庇状部が前記回路部材を覆う、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップをパッケージに搭載してなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に対してさらなる小型化、多様な機能が要求されている他、ＮＡＮＤ型フラッシュメモリ等のメモリカードの需要拡大に伴って記憶容量の大容量化が要求されている。そのため、一つの半導体装置により多くの半導体チップ、電子部品等の回路部材を実装する必要性が高まっている。
【０００３】
具体的には、携帯電話やパソコンの小型・軽量化が進むにつれて、搭載される半導体装置も小型化が進んでいる。そうした状況の中で、半導体チップや電子部品を実装する基板も小さくなり、多数の回路部材を実装することが難しくなってきている。これに対する解決策の一つとして、複数の半導体チップを積層した構造を持つ半導体装置が提案されている。例えば、特許文献１には、スペーサ３０を挟んで４つの半導体チップ２０−１〜２０−４を上下に積層した構造を有する半導体装置が開示されている。
【０００４】
しかし、例えばメモリカードの場合、その厚さは規格で定められており、積層数を増やすためには半導体チップを薄くしなければならない。その場合、半導体チップの薄化により、半導体チップの反りやチップクラック等が発生するという問題がある。
【０００５】
また、基板の小型化に伴い、半導体チップの基板に占める割合が増加している。このことにより、コンデンサ等の電子部品を実装するための基板上の領域は少なくなってきている。
【特許文献１】特開２００６-３１３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記の事情に鑑みてなされたものであり、その目的とするところは、半導体チップを薄くすることなく、かつ、基板の面積を増加させることなく、より多くの回路部材を実装可能な半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、基板と、前記基板上に実装された半導体チップ群と、前記基板上に実装された回路部材と、を備え、前記半導体チップ群は、積層された複数の半導体チップを有し、前記各半導体チップは下側のものに比して上側のものが一方向に順次横にずらして、一側において下側の半導体チップの一部が露呈部として露呈した状態に積層されて、他側において順次ずらされた複数の前記半導体チップによって庇状部が形成されており、前記庇状部の下方における前記基板の上に、前記回路部材が実装されている、
ことを特徴とする半導体装置である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態に係る半導体装置及びその製造方法について述べるが、それに先立ち、本発明者の知得する、本発明に関連した半導体装置の構成を説明する。その後に、本発明の実施形態について説明する。
【０００９】
なお、以下に説明する全図において、同一機能を有するものは同一符号を付している。数値はいずれも例示的なものである。
【００１０】
図９にＮＡＮＤ型フラッシュメモリカードの一例として、ｍｉｃｒｏ  ＳＤカードの端子側の外観を示す。ケース１内には、後述の半導体チップ等を搭載する基板１０が収納されている。基板１０上に外部端子２が露呈状態に形成されている（同様の構造が図３Ａ（２）に示される）。
【００１１】
図１Ａ及び図１Ｂに本発明に関連する半導体装置の概略的平面図及び側面図をそれぞれ示す（図１Ａでは樹脂封止体９は図示していない）。
【００１２】
図１Ｂに示すように、基板１０の上面にソルダーレジスト１７が塗布されている。このソルダーレジスト１７は所定の位置に開口を有する。その開口から第１の電極パッド１１及び第2の電極パッド１２が露呈している。この電極パッド１１及び１２は、基板内配線（図示せず）を介して、基板の外側（図１Ｂの下側面）に形成された、メモリカードの外部端子やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）の半田ボール等と電気的に接続している。その電気的な接続の詳細な一例は、後述する図３Ａ及びその説明と同様なものとして示される。
【００１３】
このような基板１０上に、図１Ｂからわかるように、ソルダーレジスト１７を介して、半導体メモリチップ１４−１乃至１４−４が積層され、半導体メモリチップ群１４を形成する。これらの内の半導体メモリチップ１４−２乃至１４−４は、各半導体メモリチップからみて自己より下段の半導体メモリチップ（１４−１〜１４−３）の電極パッド１６が露出するように、水平方向に約１００〜２００μｍ以上ずらして積層されている。なお、この例では、これら半導体メモリチップ１４−１乃至１４−４は略正方形で同じ大きさとしてある。これらの各半導体メモリチップ（１４−１〜１４−４）の一辺の長さは約１０ｍｍであり、厚さは接着用のフィルム（図示せず）の厚みを加えて約８０μｍである。また、各半導体メモリチップ（１４−１〜１４−４）は、その一端に約１００μｍの大きさの電極パッド１６を複数備えている。この各電極パッド１６は、1本又は複数本のボンディングワイヤ１５により、第１の電極パッド１１と電気的に接続されている。より詳細には、半導体メモリチップ１４−１の電極パッド１６は第１の電極パッド１１とボンディングワイヤ１５で直接接続されている。一方、他の半導体メモリチップ１４−２乃至１４−４の電極パッド１６は、それぞれ自己の下段の半導体メモリチップ（１４−１〜１４−３）の電極パッド１６にボンディングワイヤ１５で直接接続されており、第１の電極パッド１１とは他の電極パッド１６及びボンディングワイヤ１５を介して間接的に接続されている。
【００１４】
上記の半導体メモリチップ１４−４上に制御チップ１３が実装されている。この制御チップ１３は、半導体メモリチップ（１４−１〜１４−４）を制御するためのものであり、ボンディングワイヤ１５により第２の電極パッド１２と電気的に接続されている。この例では、制御チップ１３の大きさ及び形状は、長辺約２〜４ｍｍ、短辺約２ｍｍの長方形である。
【００１５】
また、図１Ｂからわかるように、第１及び第２の電極パッド１１，１２、制御チップ１３、半導体メモリチップ１４−１乃至１４−４及びボンディングワイヤ１５は、樹脂封止体９によりモールドされている。
【００１６】
本発明者は、本発明者の知得する上記の装置に比して優れた半導体装置及びその製造方法として、以下の実施形態１乃至３を提案する。
【００１７】
まず、実施形態１として、半導体メモリチップ群の形成する庇状部の下に、制御チップを実装した半導体装置及びその製造方法について説明する。次に、実施形態２として、前記庇状部の下にコンデンサを実装した半導体装置及びその製造方法について説明する。最後に、実施形態３として、前記庇状部の下に制御チップ及びコンデンサを実装した半導体装置及びその製造方法について説明する。
【００１８】
（実施形態１）
図２Ａ及び図２Ｂに、実施形態１の概略的平面図及び概略的側面図をそれぞれ示す（図２Ａでは樹脂封止体９は図示していない）。
【００１９】
図２Ｂからわかるように、本実施形態に係る半導体装置は、基板１０上に、制御チップ１３と、半導体メモリチップ群１４とを備える。図２Ａからわかるように、この半導体メモリチップ群１４は、前述のように、電極パッド１６が露出するように水平方向にずらして積層された半導体メモリチップ１４−１乃至１４−６を有する。
【００２０】
図２Ｂからわかるように、制御チップ１３は、半導体メモリチップ群１４（１４−１〜１４−６）によって形成される、いわゆる庇状部の下に配置されており、全部又は一部が半導体メモリチップ群１４の庇状部に覆われている。
【００２１】
このようにすることで、各半導体メモリチップ厚を薄くすることなく、かつ、基板１０の面積を増加させることなく、半導体メモリチップの積層数を増やすことが可能となる。
【００２２】
なお、制御チップ１３の実装数は１個に制限されるものではない。制御チップの代わりに他の半導体チップを実装してもよい。また、積層する半導体メモリチップの数は６個に限定されるものではない。
【００２３】
次に、実施形態１の半導体装置の製造方法を図３Ａ乃至図３Ｄ、図２Ａ及び図２Ｂを用いて説明する。
【００２４】
（１）図３Ａ（１），（２）に示すように、基板１０上に塗布されたソルダーレジスト１７の所定の位置に開口を形成して、内部側配線パターン１８ａの一部を露呈させる。その露呈した部分を金等でメッキし、第１の電極パッド１１と第２の電極パッド１２を形成する。
【００２５】
（２）図３Ｂに示すように、基板１０上に、制御チップ１３と半導体メモリチップ１４−１を実装する。
【００２６】
（３）図３Ｃに示すように、第２の電極パッド１２と制御チップ１３とをボンディングワイヤ１５で電気的に接続する。
【００２７】
（４）半導体メモリチップ１４−２を半導体メモリチップ１４−１上に、半導体メモリチップ１４−１の電極パッド１６が露出するように水平方向にずらして積層する。同様にして、図３Ｄに示すように、半導体メモリチップ１４−３乃至１４−６を順次積層し、半導体メモリチップ群１４を形成する。この半導体メモリチップ群１４で形成される庇状部によって、制御チップ１３が覆われることになる。
【００２８】
（５）図２Ａに示すように、半導体メモリチップ１４−１乃至１４−６の上下に重なり合うもの同士の電極パッド１６同士を、及び、最下層の半導体メモリチップ１４−１の電極パッド１６と第１の電極パッド１１とを、ボンディングワイヤ１５を用いて電気的に接続する。
【００２９】
（６）最後に、図２Ｂに示すように、半導体メモリチップ１４−１乃至１４−６、制御チップ１３及びボンディングワイヤ１５を樹脂封止体９でモールドする。
【００３０】
ここで、前述の電極パッド１１，１２と基板１０の外側の外部端子との電気的接続について、図３Ａを用いて説明する。
【００３１】
図３Ａ（１）は、基板１０の平面図を示す。図３Ａ（２）は、図３Ａ（１）のＡ−Ａ’線に沿う断面図である。基板１０は、外部端子２、第1の電極パッド１１、第２の電極パッド１２、プリプレグ（基板本体）２０、ソルダーレジスト１７、配線パターン１８（１８ａ，１８ｂ，１８ｃ）及びスルーホール１９を備えている。プリプレグ２０は、半導体装置の内部の側となる内部側面（図中、上側面）と、半導体装置の外部の側となる外部側面（図中、下側面）と、スルーホール１９とを備える。配線パターン１８は、導電性の材料（銅，アルミニウム等）からなり、内部側配線パターン１８ａ、外部側配線パターン１８ｂ及びビア１８ｃに分けることができる。構成図３Ａ（２）からわかるように、前記内部側面に内部側配線パターン１８ａが形成され、前記外部側面に外部側配線パターン１８ｂが形成され、スルーホール１９に同じ配線材料によりビア１８ｃが形成されている。ビア１８ｃは、内部側配線パターン１８ａと外部側配線パターン１８ｂとを電気的に接続するものである。外部端子２は、外部側配線パターン１８ｂの一部にＮｉ／Ａｕメッキ等の金属メッキ（図示せず）を行って形成されている。電極パッド１１，１２は、ソルダーレジスト１７の所定の場所に形成された開口の部分において、内部側配線パターン１８ａ上にＡｕ等の金属メッキ（図示せず）を行って形成されており、上述したところからもわかるように、配線パターン１８（１８ａ，１８ｂ，１８ｃ）を通じて、外部端子２と電気的に接続することができる。
【００３２】
次に、実施形態２について説明する。
【００３３】
（実施形態２）
図４Ａ、図４Ｂに示す実施形態２が実施形態１と異なる点の一つは、半導体メモリチップ群１４の形成する庇状部の下に、制御チップ１３ではなくコンデンサ２１を実装した点である。
【００３４】
図４Ａ及び図４Ｂは実施形態２の概略的平面図及び概略的側面図をそれぞれ示す（図４Ａでは樹脂封止体９は図示していない）。
【００３５】
本実施形態に係る半導体装置は、基板１０上に、２個のコンデンサ２１，２１と、半導体メモリチップ群１４（１４−１〜１４−４）とを備える。コンデンサ２１は電源電圧の変動等を吸収するための所謂パスコンであり、基板１０上の内部側配線パターン１８ａと電気的に接続されている。
【００３６】
図４Ｂからわかるように、コンデンサ２１，２１は、半導体メモリチップ群１４（１４−１〜１４−４）により形成される庇状部の下に配置されており、全部又は一部が半導体メモリチップ群１４の庇状部に覆われている。
【００３７】
このようにすることで、基板１０の面積を増加させることなく、コンデンサを実装することが可能となる。
【００３８】
なお、コンデンサの実装数は２個に限られるものではない。コンデンサの代わりに他の電子部品を実装する他、コンデンサとともに他の電子部品を実装してもよい。また、積層する半導体メモリチップの数は４個に限定されるものではない。
【００３９】
次に、実施形態２の半導体装置の製造方法を図５Ａ、図５Ｂ、図４Ａ及び図４Ｂを用いて説明する。
【００４０】
（１）実施形態１の場合と同様にして、基板１０上に第１の電極パッド１１と第２の電極パッド１２を形成する。
【００４１】
（２）図５Ａに示すように、基板１０上に、半導体メモリチップ１４−１及び２つのコンデンサ２１，２１を実装する。
【００４２】
（３）半導体メモリチップ１４−２を半導体メモリチップ１４−１上に、半導体メモリチップ１４−１の電極パッド１６が露出するように水平方向にずらして積層する。同様にして、半導体メモリチップ１４−３及び１４−４を順次積層し、半導体メモリチップ群１４を形成する。この半導体メモリチップ群１４で形成される庇状部によって、コンデンサ２１，２１が覆われることになる。
【００４３】
（４）図５Ｂに示すように、半導体メモリチップ１４−４の上に制御チップ１３を実装する。
【００４４】
（５）図４Ａに示すように、半導体メモリチップ１４−１乃至１４−４の上下に重なり合うもの同士の電極パッド１６同士を、及び、最下層の半導体メモリチップ１４−１の電極パッド１６と第１の電極パッド１１とを、ボンディングワイヤ１５を用いて電気的に接続する。
【００４５】
（６）図４Ａに示すように、第２の電極パッド１２と制御チップ１３とをボンディングワイヤ１５で電気的に接続する。
【００４６】
（７）最後に、図４Ｂに示すように、半導体メモリチップ１４−１乃至１４−４、制御チップ１３、コンデンサ２１，２１及びボンディングワイヤ１５を樹脂封止体９でモールドする。
【００４７】
次に、実施形態３について説明する。
【００４８】
（実施形態３）
図６Ａ、図６Ｂに示す実施形態３が実施形態１と異なる点の一つは、半導体メモリチップ群１４（１４−１〜１４−６）の形成する庇状部の下に、制御チップ１３に加えてコンデンサ２１を実装した点である。
【００４９】
図６Ａ及び図６Ｂは実施形態３の概略的平面図及び概略的側面図をそれぞれ示す（図６Ａでは樹脂封止体９は図示していない）。
【００５０】
本実施形態に係る半導体装置は、基板１０上に、制御チップ１３と、２個のコンデンサ２１，２１と、半導体メモリチップ群１４（１４−１〜１４−６）とを備える。
【００５１】
図６Ｂからわかるように、制御チップ１３及びコンデンサ２１，２１は、半導体メモリチップ群１４（１４−１〜１４−６）により形成される庇状部の下に配置されており、全部又は一部が半導体メモリチップ群１４の庇状部に覆われている。
【００５２】
このようにすることで、各半導体メモリチップ厚を薄くすることなく、かつ、基板１０の面積を増加させることなく、半導体メモリチップの積層数を増やし、かつ、コンデンサを実装することが可能となる。
【００５３】
なお、コンデンサの実装数は２個に限られるものではなく、制御チップ１３の実装数は１個に制限されるものではない。制御チップの代わりに他の半導体チップを実装してもよい。コンデンサの代わりに他の電子部品を実装する他、コンデンサとともに他の電子部品を実装してもよい。また、積層する半導体メモリチップの数は６個に限定されるものではない。
【００５４】
次に、実施形態３の半導体装置の製造方法を図７Ａ、図７Ｂ、図６Ａ及び図６Ｂを用いて説明する。
【００５５】
（１）実施形態１の場合と同様にして、基板１０上に第１の電極パッド１１と第２の電極パッド１２を形成する。
【００５６】
（２）図７Ａに示すように、基板１０上に、半導体メモリチップ１４−１、制御チップ１３及び２つのコンデンサ２１，２１を実装する。
【００５７】
（３）図７Ａに示すように、第２の電極パッド１２と制御チップ１３とをボンディングワイヤ１５で電気的に接続する。
【００５８】
（４）半導体メモリチップ１４−２を半導体メモリチップ１４−１上に、半導体メモリチップ１４−１の電極パッド１６が露出するように水平方向にずらして積層する。同様にして、図７Ｂに示すように、半導体メモリチップ１４−３乃至１４−６を順次積層し、半導体メモリチップ群１４を形成する。この半導体メモリチップ群１４で形成される庇状部によって、制御チップ１３及びコンデンサ２１，２１が覆われることになる。
【００５９】
（５）図６Ａに示すように、半導体メモリチップ１４−１乃至１４−６の上下に重なり合うもの同士の電極パッド１６同士を、及び、最下層の半導体メモリチップ１４−１の電極パッド１６と第１の電極パッド１１とを、ボンディングワイヤ１５を用いて電気的に接続する。
【００６０】
（６）最後に、図６Ｂに示すように、半導体メモリチップ１４−１乃至１４−６、制御チップ１３、コンデンサ２１，２１及びボンディングワイヤ１５を樹脂封止体９でモールドする。
【００６１】
以上説明したように、本発明の実施形態によれば、半導体メモリチップを薄くすることなく、かつ基板の面積を増加させることなく、より多くの半導体チップや電子部品等の回路部材を搭載することができる。
【００６２】
なお、半導体チップの積層方法は、本発明の技術思想を逸脱しない範囲で変更可能である。例えば、図８に示すように、半導体メモリチップ（１４−１〜１４−４）を斜め方向にずらして積層してもよい。
【図面の簡単な説明】
【００６３】
【図１Ａ】本発明に関連する半導体装置の概略的平面図である。
【図１Ｂ】本発明に関連する半導体装置の概略的側面図である。
【図２Ａ】実施形態１に係る半導体装置の概略的平面図である。
【図２Ｂ】実施形態１に係る半導体装置の概略的側面図である。
【図３Ａ（１）】実施形態１に係る半導体装置の製造方法を説明するための概略的平面図である。
【図３Ａ（２）】図３Ａ（１）のＡ−Ａ’線に沿う断面図である。
【図３Ｂ】実施形態１に係る半導体装置の製造方法を説明するための概略的平面図である。
【図３Ｃ】実施形態１に係る半導体装置の製造方法を説明するための概略的平面図である。
【図３Ｄ】実施形態１に係る半導体装置の製造方法を説明するための概略的平面図である。
【図４Ａ】実施形態２に係る半導体装置の概略的平面図である。
【図４Ｂ】実施形態２に係る半導体装置の概略的側面図である。
【図５Ａ】実施形態２に係る半導体装置の製造方法を説明するための概略的平面図である。
【図５Ｂ】実施形態２に係る半導体装置の製造方法を説明するための概略的平面図である。
【図６Ａ】実施形態３に係る半導体装置の概略的平面図である。
【図６Ｂ】実施形態３に係る半導体装置の概略的側面図である。
【図７Ａ】実施形態３に係る半導体装置の製造方法を説明するための概略的平面図である。
【図７Ｂ】実施形態３に係る半導体装置の製造方法を説明するための概略的平面図である。
【図８】異なる形態の積層された半導体チップを示す平面図である。
【図９】ｍｉｃｒｏ  ＳＤカードの端子側の外観図である。
【符号の説明】
【００６４】
１  ｍｉｃｒｏ  ＳＤのケース
２  外部端子
９  樹脂封止体
１０  基板
１１  第１の電極パッド
１２  第２の電極パッド
１３  制御チップ
１４  半導体メモリチップ群
１４−１〜１４−６  半導体メモリチップ
１５  ボンディングワイヤ
１６  （半導体メモリチップの）電極パッド
１７  ソルダーレジスト
１８  配線パターン
１８ａ  内部側配線パターン
１８ｂ  外部側配線パターン
１８ｃ  ビア
１９  スルーホール
２０  プリプレグ
２１  コンデンサ
【図１Ａ】
2009111062.tif 000003
【図１Ｂ】
2009111062.tif 000004
【図２Ａ】
2009111062.tif 000005
【図２Ｂ】
2009111062.tif 000006
【図３Ａ（１）】
2009111062.tif 000007
【図３Ａ（２）】
2009111062.tif 000008
【図３Ｂ】
2009111062.tif 000009
【図３Ｃ】
2009111062.tif 000010
【図３Ｄ】
2009111062.tif 000011
【図４Ａ】
2009111062.tif 000012
【図４Ｂ】
2009111062.tif 000013
【図５Ａ】
2009111062.tif 000014
【図５Ｂ】
2009111062.tif 000015
【図６Ａ】
2009111062.tif 000016
【図６Ｂ】
2009111062.tif 000017
【図７Ａ】
2009111062.tif 000018
【図７Ｂ】
2009111062.tif 000019
【図８】
2009111062.tif 000020
【図９】
2009111062.tif 000021