(57)【要約】【課題】  複数のパッドに対応して、半導体メモリ装置で占める面積が減ったバッファ回路を提供する。【解決手段】  半導体メモリ装置のバッファ回路は、差動増幅構造のインタフェース部と共通バイアス供給部とを含み、前記インタフェース部は複数の入力信号にそれぞれ対応し、前記各入力信号と共通バイアス信号とを差動増幅し、前記共通バイアス供給部は基準電圧によって、駆動されることによって前記共通バイアス信号を前記各インタフェース部に共通で提供する。このような構成により本発明によるバッファ回路が占める面積が減ることができるという効果がある。【選択図】      図２
2009071799.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号にそれぞれ対応し、前記各入力信号と共通バイアス信号とを差動増幅する差動増幅構造の複数のインタフェース部と、
基準電圧によって、駆動されることによって前記共通バイアス信号を前記各インタフェース部に共通で提供する共通バイアス供給部とを含むことを特徴とするバッファ回路。
【請求項２】
前記各インタフェース部と前記共通バイアス供給部とがカレントミラー構造をなすことを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記共通バイアス供給部は、
前記基準電圧に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号を生成するバイアス信号生成部と、
前記共通バイアス信号に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号の状態を一定に維持させるバイアス安定化部とを含むことを特徴とする請求項１に記載のバッファ回路。
【請求項４】
前記バイアス信号生成部は、
前記基準電圧のレベルにより前記共通バイアス信号を選択的にプルアップさせるプルアップトランジスタと、
前記基準電圧のレベルにより前記共通バイアス信号を選択的にプルダウンさせるプルダウントランジスタとを含むことを特徴とする請求項３に記載のバッファ回路。
【請求項５】
前記バイアス安定化部は、
前記共通バイアス信号のレベルにより前記共通バイアス信号を選択的にプルアップさせるプルアップトランジスタと、
前記共通バイアス信号のレベルにより前記共通バイアス信号を選択的にプルダウンさせるプルダウントランジスタとを含むことを特徴とする請求項３に記載のバッファ回路。
【請求項６】
前記共通バイアス供給部は、前記バイアス信号生成部のプルダウンと前記バイアス安定化部のプルダウンとに対応して、同一なプルダウン電流を提供する負荷をさらに含むことを特徴とする請求項３に記載のバッファ回路。
【請求項７】
前記共通バイアス供給部は、前記共通バイアス信号が出力されるノードと接地端との間に連結されるキャパシタをさらに含むことを特徴とする請求項３に記載のバッファ回路。
【請求項８】
前記共通バイアス供給部は、前記プルアップおよびプルダウン駆動中に少なくとも１つの強さを調節して、前記共通バイアス信号のレベルを調節するバイアス調節部をさらに含むことを特徴とする請求項３に記載のバッファ回路。
【請求項９】
前記バイアス調節部は、
前記共通バイアス供給部のプルアップ駆動を補助して、前記プルアップ駆動の強さを調節する補助プルアップ駆動部と、
前記共通バイアス供給部のプルダウン駆動を補助して、前記プルダウン駆動の強さを調節する補助プルダウン駆動部と、のうちの少なくとも１つを含むことを特徴とする請求項８に記載のバッファ回路。
【請求項１０】
前記補助プルアップ駆動部はヒューズを含み、前記ヒューズのカッティングの可否により前記補助プルアップ駆動が選択的に行われることを特徴とする請求項９に記載のバッファ回路。
【請求項１１】
前記補助プルアップ駆動部は、テストモードの時に入力されるテスト信号の状態により選択的に前記補助プルアップ駆動を行うことを特徴とする請求項９に記載のバッファ回路。
【請求項１２】
前記補助プルダウン駆動部はヒューズを含み、前記ヒューズのカッティングの可否により前記補助プルダウン駆動が選択的に行われることを特徴とする請求項９に記載のバッファ回路。
【請求項１３】
前記補助プルダウン駆動部は、テストモードの時に入力されるテスト信号の状態により選択的に前記補助プルダウン駆動を行うことを特徴とする請求項９に記載のバッファ回路。
【請求項１４】
前記各インタフェース部は、
前記入力信号に対応して、プルアップおよびプルダウン駆動して、前記出力信号のレベルを調節する第１駆動部と、
前記共通バイアス信号に対応して、プルアップおよびプルダウン駆動して、前記出力信号のレベルを調節する第２駆動部とを含むことを特徴とする請求項１に記載のバッファ回路。
【請求項１５】
前記第１駆動部は、
前記入力信号のレベルにより前記出力信号を選択的にプルアップさせるプルアップトランジスタと、
前記入力信号のレベルにより前記出力信号を選択的にプルダウンさせるプルダウントランジスタとを含むことを特徴とする請求項１４に記載のバッファ回路。
【請求項１６】
前記第２駆動部は、
前記共通バイアス信号のレベルにより前記出力信号を選択的にプルアップさせるプルアップトランジスタと、
前記共通バイアス信号のレベルにより前記出力信号を選択的にプルダウンさせるプルダウントランジスタとを含むことを特徴とする請求項１４に記載のバッファ回路。
【請求項１７】
一定の信号がそれぞれ入力される複数のパッドと、
前記各パッドに対応し、前記各パッドから入力された信号と共通バイアス信号とを差動増幅する差動増幅構造の複数のインタフェース部と、
基準電圧によって、駆動されることによって前記共通バイアス信号を前記各インタフェース部に共通で提供する共通バイアス供給部と、
前記共通バイアス供給部の出力端に連結され、前記共通バイアス信号のノイズを遮断するノイズ遮断部と、
前記共通バイアス供給部のプルアップ駆動を補助して、前記共通バイアス信号のレベルを調節する補助プルアップ駆動部と、
前記共通バイアス供給部のプルダウン駆動を補助して、前記共通バイアス信号のレベルを調節する補助プルダウン駆動部とを含むことを特徴とするバッファ回路。
【請求項１８】
前記各インタフェース部と前記共通バイアス供給部とがカレントミラー構造をなすことを特徴とする請求項１７に記載のバッファ回路。
【請求項１９】
前記共通バイアス供給部は、
前記基準電圧に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号を生成するバイアス信号生成部と、
前記共通バイアス信号に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号の状態を一定に維持させるバイアス安定化部とを含むことを特徴とする請求項１７に記載のバッファ回路。
【請求項２０】
前記ノイズ遮断部は、前記共通バイアス供給部の出力端と接地端との間に連結されるキャパシタを含むことを特徴とする請求項１７に記載のバッファ回路。
【請求項２１】
前記補助プルアップ駆動部と前記補助プルダウン駆動部とはそれぞれヒューズを含み、前記各ヒューズのカッティングの可否により前記補助プルアップ駆動と前記補助プルダウン駆動がそれぞれ選択的に行われることを特徴とする請求項１７に記載のバッファ回路。
【請求項２２】
前記補助プルアップ駆動部と前記補助プルダウン駆動部とは、テストモードの時に入力されるテスト信号の状態により選択的に前記補助プルアップ駆動と前記補助プルダウン駆動とを行うことを特徴とする請求項１７に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバッファ回路に関するものであって、より詳しくは半導体メモリ装置に備わるバッファ回路に関するものである。
【背景技術】
【０００２】
一般的に、バッファは半導体メモリ装置の内部と外部との間に正確な信号インタフェースのために半導体メモリ装置の内部に備わる回路である。また、バッファは半導体メモリ装置が外部と違った条件で信号を接続する時に、前記他の条件によって発生できる衝撃を緩和する役割もする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このようなバッファは従来、図１に示されているように、入力信号ＩＮと予め設定された基準電圧ＶＲＥＦのレベルとを比較して、比較された結果を出力信号ＯＵＴとして出力するカレントミラータイプの差動増幅構造になっている。
【０００４】
つまり、従来のバッファは入力信号ＩＮとバイアス信号ＢＩＡＳとの電位差を比較して、出力信号ＯＵＴとして出力する差動増幅部１０、基準電圧ＶＲＥＦによって、駆動されてバイアス信号ＢＩＡＳを差動増幅部１０に提供するバイアス供給部１２、および差動増幅部１０とバイアス供給部１２との共通ノードに同一なプルダウン電流を提供する負荷１４を含んでいる。
【０００５】
このような構成を有する従来のバッファで、入力信号ＩＮが基準電圧ＶＲＥＦよりも相対的に高いレベルで入力される場合、ノードＯ＿ＮＤ１の電位が下降して、出力信号ＯＵＴがハイレベルで出力されて、その反対に、入力信号ＩＮが基準電圧ＶＲＥＦよりも相対的に低いレベルで入力される場合、ノードＯ＿ＮＤ１の電位が上昇して、出力信号ＯＵＴがローレベルで出力される。
【０００６】
一方、半導体メモリ装置の各パッドに対応して、バッファが存在し、前記バッファのうち、従来のような同一な特性を有するバッファが複数含まれている。
【０００７】
しかし、従来はこのようなバッファが半導体メモリ装置の各パッドに対応して、存在することによってバッファの個数によるメモリチップサイズが大きくなる問題点がある。また、前記バッファに対応して、各バッファを調節するための回路（例えば、基準電圧発生回路）も同一な数として必要であるので、メモリチップサイズがより大きくなる問題点がある。
【０００８】
本発明の目的は、複数のパッドに対応して、半導体メモリ装置で占める面積が減ったバッファ回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様に従うバッファ回路は、複数の入力信号にそれぞれ対応し、前記各入力信号と共通バイアス信号を差動増幅する差動増幅構造の複数のインタフェース部と、基準電圧によって、駆動されることによって前記共通バイアス信号を前記各インタフェース部に共通で提供する共通バイアス供給部とを含むことを特徴とする。
【００１０】
ここで、前記各インタフェース部と前記共通バイアス供給部とがカレントミラー構造をなすことが望ましい。
【００１１】
前記構成で、前記共通バイアス供給部は、前記基準電圧に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号を生成するバイアス信号生成部と、前記共通バイアス信号に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号の状態を一定に維持させるバイアス安定化部とを含むことが望ましい。
【００１２】
ここで、前記バイアス信号生成部は、前記基準電圧のレベルにより前記共通バイアス信号を選択的にプルアップさせるプルアップトランジスタと、前記基準電圧のレベルにより前記共通バイアス信号を選択的にプルダウンさせるプルダウントランジスタとを含むことが望ましい。
【００１３】
また、前記バイアス安定化部は、前記共通バイアス信号のレベルにより前記共通バイアス信号を選択的にプルアップさせるプルアップトランジスタと、前記共通バイアス信号のレベルにより前記共通バイアス信号を選択的にプルダウンさせるプルダウントランジスタとを含むことが望ましい。
【００１４】
一方、前記共通バイアス供給部は、前記バイアス信号生成部のプルダウンと前記バイアス安定化部のプルダウンとに対応して、同一なプルダウン電流を提供する負荷をさらに含むことが望ましい。
【００１５】
また、前記共通バイアス供給部は、前記共通バイアス信号が出力されるノードと接地端との間に連結されるキャパシタをさらに含むことが望ましい。
【００１６】
同時に、前記共通バイアス供給部は、前記プルアップおよびプルダウン駆動中に少なくとも１つの強さを調節して、前記共通バイアス信号のレベルを調節するバイアス調節部をさらに含むことが望ましい。
【００１７】
前記バイアス調節部は、補助プルアップを選択的に駆動して、前記プルアップ駆動の強さを調節する補助プルアップ駆動部と、補助プルダウンを選択的に駆動して、前記プルダウン駆動の強さを調節する補助プルダウン駆動部と、のうちの少なくとも１つを含むことが望ましい。
【００１８】
ここで、前記補助プルアップ駆動部の前記補助プルアップ駆動はヒューズカッティングの可否により選択的に行われたり、テストモードの時に入力されるテスト信号の状態により選択的になされることが望ましい。
【００１９】
また、前記補助プルダウン駆動部の前記補助プルダウン駆動はヒューズカッティングの可否により選択的に行われたり、テストモードの時に入力されるテスト信号の状態により選択的になされることが望ましい。
【００２０】
前記各インタフェース部は、前記入力信号に対応して、プルアップおよびプルダウン駆動して、前記出力信号のレベルを調節する第１駆動部と、前記共通バイアス信号に対応して、プルアップおよびプルダウン駆動して、前記出力信号のレベルを調節する第２駆動部とを含むことが望ましい。
【００２１】
ここで、前記第１駆動部は、前記入力信号のレベルにより前記出力信号を選択的にプルアップさせるプルアップトランジスタと、前記入力信号のレベルにより前記出力信号を選択的にプルダウンさせるプルダウントランジスタとを含むことが望ましい。
【００２２】
また、前記第２駆動部は、前記共通バイアス信号のレベルにより前記出力信号を選択的にプルアップさせるプルアップトランジスタと、前記共通バイアス信号のレベルにより前記出力信号を選択的にプルダウンさせるプルダウントランジスタとを含むことが望ましい。
【００２３】
本発明の他の態様に従うバッファ回路は、一定の信号がそれぞれ入力される複数のパッドと、前記各パッドに対応し、前記各パッドから入力された信号と共通バイアス信号とを差動増幅する差動増幅構造の複数のインタフェース部と、基準電圧によって、駆動されることによって前記共通バイアス信号を前記各インタフェース部に共通で提供する共通バイアス供給部と、前記共通バイアス供給部の出力端に連結され、前記共通バイアス信号のノイズを遮断するノイズ遮断部と、前記共通バイアス供給部のプルアップ駆動を補助して、前記共通バイアス信号のレベルを調節する補助プルアップ駆動部と、前記共通バイアス供給部のプルダウン駆動を補助して、前記共通バイアス信号のレベルを調節する補助プルダウン駆動部とを含むことを特徴とする。
【００２４】
ここで、前記各インタフェース部と前記共通バイアス供給部とがカレントミラー構造をなすことが望ましい。
【００２５】
前記構成で、前記共通バイアス供給部は、前記基準電圧に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号を生成するバイアス信号生成部と、前記共通バイアス信号に対応して、プルアップおよびプルダウン駆動して、前記共通バイアス信号の状態を一定に維持させるバイアス安定化部とを含むことが望ましい。
【００２６】
そして、前記ノイズ遮断部は、前記共通バイアス供給部の出力端と接地端との間に連結されるキャパシタを含むことが望ましい。
【００２７】
また、前記補助プルアップ駆動部の補助プルアップ駆動と前記補助プルダウン駆動部の補助プルダウン駆動とはヒューズカッティングの可否によりそれぞれ選択的に行われたり、テストモードの時に入力されるテスト信号の状態によりそれぞれ選択的になされることが望ましい。
【発明の効果】
【００２８】
本発明のバッファ回路は同一な特性を有する複数のインタフェース部に１つの共通バイアス供給部が共有される構成を有するので、半導体メモリ装置でバッファ回路が占める面積が減るという効果がある。
【００２９】
そして、本発明のバッファ回路は共通バイアス供給部が共有されることによって、基準電圧生成回路などのようにバッファ回路を調節するための回路が１つだけ備わればよいので、前記回路による追加面積が減るという効果がある。
【００３０】
また、本発明のバッファ回路は共通バイアス供給部にキャパシタが連結される構成を有するので、前記キャパシタを通して、共通バイアス信号のノイズを遮断するという効果がある。
【００３１】
同時に、本発明のバッファ回路は共通バイアス供給部に共通バイアス信号のレベルを調節するバイアス調節部が連結された構成を有するので、複数のインタフェース部の特性を効率的に調節できるという効果がある。
【発明を実施するための最良の形態】
【００３２】
実施形態
本発明は入力信号に応答して出力信号を出力するインタフェース部が各パッドに対応する数として存在して、基準電圧を利用して、前記各入力信号のバイアスを調節するための共通バイアス信号を提供する共通バイアス供給部が前記インタフェース部に共有されるバッファ回路を開示する。
【００３３】
具体的に、図２を参照すれば、本発明のバッファ回路は一実施形態として、多数のインタフェース部２０と、多数のインタフェース部２０に共有される共通バイアス供給部２２を含み、共通バイアス供給部２２が各インタフェース部２０に連結され、カレントミラー構造をなす。
【００３４】
多数のインタフェース部２０は、各パッド（図示せず）から入力される入力信号ＩＮ１〜ＩＮｎを共通バイアス信号ＣＢＩＡＳと比較して、前記比較結果に対応するＣＭＯＳレベルの出力信号ＯＵＴ１〜ＯＵＴｎをそれぞれ出力する。ここで、各インタフェース部２０は同一な構造にされて、そのうちの代表的に入力信号ＩＮ１に応答して出力信号ＯＵＴ１を出力するインタフェース部２０の詳細構造をみると次の通りである。
【００３５】
つまり、インタフェース部２０は、入力信号ＩＮ１に対応して、プルアップおよびプルダウン駆動して、出力ノードＯ＿ＮＤ２の電位を調節する第１駆動部、共通バイアス信号ＣＢＩＡＳに対応して、プルアップおよびプルダウン駆動して、出力ノードＯ＿ＮＤ２の電位を調節する第２駆動部、前記第１および第２駆動部のプルダウンに対応して、同一なプルダウン電流を提供する負荷、および出力ノードＯ＿ＮＤ２の電位を反転して、出力信号ＯＵＴ１を出力するインバータＩＮＶ１を含んでいる。
【００３６】
前記第１駆動部は、入力信号ＩＮ１のレベルにより出力ノードＯ＿ＮＤ２の電位を選択的にプルアップさせるプルアップトランジスタＰ１と、入力信号ＩＮ１のレベルにより出力ノードＯ＿ＮＤ２の電位を選択的にプルダウンさせるプルダウントランジスタＮ１とを含んでいる。ここで、プルアップトランジスタＰ１は電源電圧ＶＤＤ端と出力ノードＯ＿ＮＤ２との間に連結され、ゲートに入力信号ＩＮ１を受信するＰＭＯＳトランジスタであり、プルダウントランジスタＮ１は出力ノードＯ＿ＮＤ２と共通ノードＣ＿ＮＤ１との間に連結され、ゲートに入力信号ＩＮ１を受信するＮＭＯＳトランジスタであることが望ましい。
【００３７】
前記第２駆動部は、共通バイアス信号ＣＢＩＡＳのレベルにより出力ノードＯ＿ＮＤ２の電位を選択的にプルアップさせるプルアップトランジスタＰ２と、共通バイアス信号ＣＢＩＡＳのレベルにより出力ノードＯ＿ＮＤ２の電位を選択的にプルダウンさせるプルダウントランジスタＮ２とを含んでいる。ここで、プルアップトランジスタＰ２は電源電圧ＶＤＤ端と出力ノードＯ＿ＮＤ２との間に連結され、ゲートに共通バイアス信号ＣＢＩＡＳを受信するＰＭＯＳトランジスタであり、プルダウントランジスタＮ２は出力ノードＯ＿ＮＤ２と共通ノードＣ＿ＮＤ１との間に連結され、ゲートに共通バイアス信号ＣＢＩＡＳを受信するＮＭＯＳトランジスタであることが望ましい。
【００３８】
前記負荷は、共通ノードＣ＿ＮＤ１と接地電圧ＶＳＳ端との間に連結され、ゲートに電源電圧ＶＤＤの供給を受けるＮＭＯＳトランジスタＮ３であることが望ましい。
【００３９】
共通バイアス供給部２２は、基準電圧ＶＲＥＦを受信して、共通バイアス信号ＣＢＩＡＳを生成し、各インタフェース部２０に提供する。共通バイアス供給部２２の詳細構成は次の通りである。
【００４０】
共通バイアス供給部２２は、基準電圧ＶＲＥＦに対応して、プルアップおよびプルダウン駆動して、共通バイアス信号ＣＢＩＡＳを生成する共通バイアス信号生成部、共通バイアス信号ＣＢＩＡＳに対応して、プルアップおよびプルダウン駆動して、共通バイアス信号ＣＢＩＡＳを一定に維持させるバイアス安定化部、および前記バイアス信号生成部と前記バイアス安定化部のプルダウンに対応して、同一なプルダウン電流を提供する負荷を含んでいる。
【００４１】
前記共通バイアス信号生成部は、基準電圧ＶＲＥＦのレベルにより出力ノードＯ＿ＮＤ３の電位を選択的にプルアップさせるプルアップトランジスタＰ３と、基準電圧ＶＲＥＦのレベルにより出力ノードＯ＿ＮＤ３の電位を選択的にプルダウンさせるプルダウントランジスタＮ３とを含んでいる。ここで、プルアップトランジスタＰ３は電源電圧ＶＤＤ端と出力ノードＯ＿ＮＤ３との間に連結され、ゲートに基準電圧ＶＲＥＦの供給を受けるＰＭＯＳトランジスタであり、プルダウントランジスタＮ３は出力ノードＯ＿ＮＤ３と共通ノードＣ＿ＮＤ２との間に連結され、ゲートに基準電圧ＶＲＥＦの供給を受けるＮＭＯＳトランジスタであることが望ましい。
【００４２】
前記バイアス安定化部は、共通バイアス信号ＣＢＩＡＳのレベルにより出力ノードＯ＿ＮＤ３の電位を選択的にプルアップさせるプルアップトランジスタＰ４と、共通バイアス信号ＣＢＩＡＳのレベルにより出力ノードＯ＿ＮＤ３の電位を選択的にプルダウンさせるプルダウントランジスタＮ４とを含んでいる。ここで、プルアップトランジスタＰ４は電源電圧ＶＤＤ端と出力ノードＯ＿ＮＤ３との間に連結され、ゲートに共通バイアス信号ＣＢＩＡＳを受信するＰＭＯＳトランジスタであり、プルダウントランジスタＮ４は出力ノードＯ＿ＮＤ３と共通ノードＣ＿ＮＤ２との間に連結され、ゲートに共通バイアス信号ＣＢＩＡＳを受信するＮＭＯＳトランジスタであることが望ましい。
【００４３】
前記負荷は、共通ノードＣ＿ＮＤ２と接地電圧ＶＳＳ端との間に連結され、ゲートに電源電圧ＶＤＤの供給を受けるＮＭＯＳトランジスタＮ５であることが望ましい。
【００４４】
このような構成を有する本発明の一実施形態に従うバッファ回路では、入力信号ＩＮ１が基準電圧ＶＲＥＦよりも高いレベルで入力される場合、入力信号ＩＮ１が共通バイアス信号ＣＢＩＡＳよりも高いレベルを有するので、出力ノードＯ＿ＮＤ２はローレベルに下降する。したがって、インバータＩＮＶ１によってハイレベルの出力信号ＯＵＴ１が出力される。
【００４５】
その反対に、入力信号ＩＮ１が基準電圧ＶＲＥＦよりも低いレベルで入力される場合、入力信号ＩＮ１が共通バイアス信号ＣＢＩＡＳよりも低いレベルを有するので、出力ノードＯ＿ＮＤ２はハイレベルに上昇する。したがって、インバータＩＮＶ１によってローレベルの出力信号ＯＵＴ１が出力される。
【００４６】
そして、他のインタフェース部２０、つまり、入力信号ＩＮ２〜ＩＮｎをそれぞれ受信するインタフェース部２０も同様に同一に共通バイアス信号ＣＢＩＡＳを利用してＣＭＯＳレベルの出力信号ＯＵＴ２〜ＯＵＴｎを出力する。
【００４７】
このように、本発明の一実施形態に従うバッファ回路は、多数のパッドのうちの一部パッドに対応して、同一な構成を有するインタフェース部２０が１つの共通バイアス供給部２２を共有する構成を有する。つまり、入力信号ＩＮ１〜ＩＮｎに対する基準電圧ＶＲＥＦレベルが同一な場合、入力信号ＩＮ１〜ＩＮｎを受信して、出力信号ＯＵＴ１〜ＯＵＴｎを出力するインタフェース部２０の特性が同一であることが好ましく、このようなインタフェース部２０が１つの共通バイアス供給部２２を共有して各インタフェース部２０と共通バイアス供給部２２がカレントミラータイプの差動増幅回路をなすことができる。
【００４８】
したがって、同一な特性のバッファがｎ個必要な場合、ｎ個のインタフェース部２０に１つの共通バイアス供給部２２だけが連結されるので、共通バイアス供給部２２の数が従来に比べて顕著に減って、半導体メモリ装置でバッファが占める面積を減らすことができるという効果がある。
【００４９】
また、共通バイアス供給部２２が多数のインタフェース部２０に共有されることによって各バッファを調節するための回路、つまり、基準電圧ＶＲＥＦを生成する回路などの数も顕著に減らすことができるので、半導体メモリチップサイズがさらに減ることができるという効果がある。
【００５０】
一方、本発明の一実施形態に従うバッファ回路では、図２に示されているように、基準電圧ＶＲＥＦのノイズを遮断するノイズ遮断部２４を追加に含む構造を開示することができる。
【００５１】
ここで、ノイズ遮断部２４は、共通バイアス供給部２２の出力ノードＯ＿ＮＤ３と接地電圧ＶＳＳ端との間に連結されるキャパシタＣ１を含み、キャパシタＣ１はゲートが出力ノードＯ＿ＮＤ３に連結され、ソースとドレーンとが接地電圧ＶＳＳ端に共通で連結するＮＭＯＳトランジスタ型キャパシタであることが望ましい。
【００５２】
このようなキャパシタＣ１を含むノイズ遮断部２４は出力ノードＯ＿ＮＤ３と接地電圧ＶＳＳ端との間に連結され、基準電圧ＶＲＥＦによるノイズを遮断する。つまり、基準電圧ＶＲＥＦにＡＣノイズが発生する場合、これに対応して、出力ノードＯ＿ＮＤ３もＡＣノイズが発生する。このようなＡＣノイズはキャパシタＣ１を通じて、接地電圧ＶＳＳ端で除去されるので、共通バイアス信号ＣＢＩＡＳにノイズが発生しないという効果がある。
【００５３】
本発明のバッファ回路は他の実施形態として、図２の構造で共通バイアス供給部２２のプルアップおよびプルダウン駆動中に少なくとも１つの強さを調節して、共通バイアス信号ＣＢＩＡＳのレベルを調節するバイアス調節部が追加された構造を開示することができる。ここで、前記バイアス調節部は、共通バイアス供給部２２のプルアップ駆動を補助して、共通バイアス供給回路２２のプルアップ駆動の強さを調節する補助プルアップ駆動部と、共通バイアス供給部２２のプルダウン駆動を補助して、共通バイアス供給部２２のプルダウン駆動の強さを調節する補助プルダウン駆動部とのうちの少なくとも１つを含む。
【００５４】
前記バイアス調節部の一例として、図３を参照すれば、ヒューズＦ１カッティングの可否により補助プルアップ駆動が選択的に行われる補助プルアップ駆動部３０と、ヒューズＦ２カッティングの可否により補助プルダウン駆動が選択的に行われる補助プルダウン駆動部３２を含む構成を開示することができる。
【００５５】
補助プルアップ駆動部３０は電源電圧ＶＤＤ端と補助プルアップトランジスタＰ５との間に連結されるヒューズＦ１と、ヒューズＦ１のカッティングの可否により出力ノードＯ＿ＮＤ３を選択的にプルアップさせる補助プルアップトランジスタＰ５とを含み、補助プルアップトランジスタＰ５はヒューズＦ１と出力ノードＯ＿ＮＤ３との間に連結され、ゲートに基準電圧ＶＲＥＦの供給を受けるＰＭＯＳトランジスタであることが望ましい。ここで、ヒューズＦ１と補助プルアップトランジスタＰ５とは２つ以上並列に備えられてもよい。２つ以上備えられる場合、前記補助プルアップトランジスタのサイズが互いに違うことが望ましい。
【００５６】
そして、補助プルダウン駆動部３２は共通ノードＣ＿ＮＤ２と補助プルダウントランジスタＮ６との間に連結されるヒューズＦ２と、ヒューズＦ２のカッティングの可否により共通ノードＣ＿ＮＤ２を選択的にプルダウンさせる補助プルダウントランジスタＮ６とを含み、補助プルダウントランジスタＮ６はヒューズＦ２と接地電圧ＶＳＳ端との間に連結され、ゲートに電源電圧ＶＤＤの供給を受けるＰＭＯＳトランジスタであることが望ましい。ここで、ヒューズＦ１と補助プルダウントランジスタＮ６とは２つ以上（Ｆ３〜Ｆ５、Ｎ７〜Ｎ９）並列に備えられてもよい。２つ以上備えられる場合、各プルダウントランジスタＮ６〜Ｎ９のサイズが互いに違うことが望ましい。
【００５７】
前記バイアス調節部の他の例として、図４に示されているように、テストモードの時に入力されるテスト信号ＴＭ１の状態により補助プルアップ駆動が選択的に行われる補助プルアップ駆動部４０と、ヒューズＦ２カッティングの可否により補助プルダウン駆動が選択的に行われる補助プルダウン駆動部３２とを含む構成を開示することができる。ここで、テスト信号ＴＭ１はバッファの共通バイアス信号ＣＢＩＡＳのレベルを上昇させようとする時に、テストモードに入ったときに発生するテストモードアイテム信号である。
【００５８】
補助プルアップ駆動部４０は、テスト信号ＴＭ１の状態により電源電圧ＶＤＤ端と出力ノードＯ＿ＮＤ３との間の連結をスイッチングするスイッチＰ６と、スイッチＰ６のスイッチングの可否により出力ノードＯ＿ＮＤ３を選択的にプルアップさせる補助プルアップトランジスタＰ７とを含んでいる。
【００５９】
ここで、スイッチＰ６は電源電圧ＶＤＤ端と出力ノードＯ＿ＮＤ３との間に連結され、ゲートにテスト信号ＴＭ１を受信するＰＭＯＳトランジスタであり、補助プルアップトランジスタＰ７はスイッチＰ６と出力ノードＯ＿ＮＤ３との間に連結され、ゲートに基準電圧ＶＲＥＦの供給を受けるＰＭＯＳトランジスタであることが望ましい。このようなスイッチＰ６と補助プルアップトランジスタＰ７とは２つ以上並列に備えられてもよい。２つ以上備えられる場合、前記補助プルアップトランジスタのサイズが互いに違うことが望ましい。
【００６０】
前記バイアス調節部の他の例として、図５に示されているように、ヒューズＦ１のカッティングの可否により補助プルアップ駆動が選択的に行われる補助プルアップ駆動部３０と、テストモードの時に入力されるテスト信号ＴＭ２の状態により補助プルダウン駆動が選択的に行われる補助プルダウン駆動部５０とを含む構成を開示することができる。ここで、テスト信号ＴＭ２はバッファの共通バイアス信号ＣＢＩＡＳのレベルを下降させようとする時に、テストモードに入ったときに発生するテストモードアイテム信号である。
【００６１】
補助プルダウン駆動部５０はテスト信号ＴＭ２の状態により共通ノードＣ＿ＮＤ２を選択的にプルダウンさせる補助プルダウントランジスタＮ１０を含み、補助プルダウントランジスタＮ１０は共通ノードＣ＿ＮＤ２と接地電圧ＶＳＳ端との間に連結され、ゲートにテスト信号ＴＭ２を受信するＮＭＯＳトランジスタであることが望ましい。ここで、補助プルダウントランジスタＮ１０は２つ以上並列に備えられてもよい。２つ以上備えられる場合、前記補助プルダウントランジスタのサイズが互いに違うことが望ましい。
【００６２】
また、前記バイアス調節部の他の例として、図６に示されているように、テストモードの時に入力されるテスト信号ＴＭ１の状態により補助プルアップ駆動が選択的に行われる補助プルアップ駆動部４０と、テストモードの時に入力されるテスト信号ＴＭ２の状態により補助プルダウン駆動が選択的に行われる補助プルダウン駆動部５０とを含む構成を開示することができる。
【００６３】
図３〜図６のような多様な構成を有する本発明の他の実施形態に従うバッファ回路はバイアス調節部を通して、共通バイアス供給部２２のプルアップおよびプルダウン駆動の強さを調節することによって、共通バイアス信号ＣＢＩＡＳのレベル調節が可能である。
【００６４】
例えば、共通バイアス信号ＣＢＩＡＳのレベルを上昇させようとするとき、図３の場合でヒューズＦ１カッティングを通して、補助プルアップトランジスタＰ５が駆動して、共通バイアス信号ＣＢＩＡＳのレベル上昇が可能であり、図４の場合でテスト信号ＴＭ１がイネーブルされることによって補助プルアップトランジスタＰ７が駆動して、共通バイアス信号ＣＢＩＡＳのレベル上昇が可能である。
【００６５】
このように、本発明の他の実施形態に従うバッファ回路は共通バイアス信号ＣＢＩＡＳのレベル調節が可能であることによって各出力信号ＯＵＴ１〜ＯＵＴｎに対するレベル調節が可能であるので、１つの共通バイアス供給部２２を共有するインタフェース部２０の出力特性を容易に変更できるという効果がある。
【図面の簡単な説明】
【００６６】
【図１】従来のバッファを示す回路図である。
【図２】本発明の第１実施形態によるバッファ回路を示す回路図である。
【図３】本発明の第２実施形態によるバッファ回路を示す回路図である。
【図４】本発明の第３実施形態によるバッファ回路を示す回路図である。
【図５】本発明の第４実施形態によるバッファ回路を示す回路図である。
【図６】本発明の第５実施形態によるバッファ回路を示す回路図である。
【符号の説明】
【００６７】
２０  インタフェース部
２２  共通バイアス供給部
２４  ノイズ遮断部
３０，４０  補助プルアップ駆動部
３２，５０  補助プルダウン駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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