(57)【要約】【課題】ノイズやリップルが少なく、且つ小型で安価な電源装置及び電源装置の制御方法を提供する。【解決手段】直流電圧を生成する直流電圧生成部（交流電源１、ブリッジ整流器２、コンデンサ３）と、直流電圧生成部により生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子５ａ（あるいは５ｂ）を有する互いに並列に接続された複数の電圧変換部と、複数の電圧変換部のいずれかが有するスイッチング素子（スイッチング素子５ａ）のオン／オフを制御する第１制御信号を生成する第１制御回路１０と、第１制御回路１０により生成された第１制御信号に基づき、第１制御回路１０により制御されるスイッチング素子５ａ以外の１以上のスイッチング素子（スイッチング素子５ｂ）のオン／オフを制御する第２制御回路２０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電圧を生成する直流電圧生成部と、
前記直流電圧生成部により生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換部と、
前記複数の電圧変換部のいずれかが有するスイッチング素子のオン／オフを制御する第１制御信号を生成する第１制御部と、
前記第１制御部により生成された第１制御信号に基づき、前記第１制御部により制御されるスイッチング素子以外の１以上のスイッチング素子のオン／オフを制御する第２制御部と、
を備えることを特徴とする電源装置。
【請求項２】
前記複数の電圧変換部の各々は、昇圧チョッパ型回路であることを特徴とする請求項１記載の電源装置。
【請求項３】
前記複数の電圧変換部の各々は、フライバックコンバータ型回路であることを特徴とする請求項１記載の電源装置。
【請求項４】
前記第２制御部は、前記第１制御部により制御されるスイッチング素子以外の１以上のスイッチング素子の各々が前記第１制御部により生成された第１制御信号の位相と異なる位相と同一のオン時間とを有するように制御することを特徴とする請求項１乃至請求項３のいずれか１項記載の電源装置。
【請求項５】
前記第２制御部は、
前記第１制御部により生成された第１制御信号の位相を検出する位相検出部と、
前記第１制御部により生成された第１制御信号のオン時間を検出するオン時間検出部と、
前記位相検出部により検出された位相と前記オン時間検出部により検出されたオン時間とに基づき、前記第１制御部により制御されるスイッチング素子以外の１以上のスイッチング素子の各々を制御するための第２制御信号を生成する制御信号生成部と、
を備えることを特徴とする請求項４記載の電源装置。
【請求項６】
前記第２制御部は、前記第１制御部により生成された第１制御信号の状態を記憶するための時定数回路を有することを特徴とする請求項１乃至請求項５のいずれか１項記載の電源装置。
【請求項７】
前記第２制御部は、前記第１制御部により生成された第１制御信号の状態を記憶するためのカウンタを有することを特徴とする請求項１乃至請求項５のいずれか１項記載の電源装置。
【請求項８】
直流電圧を生成する直流電圧生成ステップと、
前記直流電圧生成ステップにより生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換ステップと、
前記複数の電圧変換ステップのいずれかが有するスイッチング素子のオン／オフを制御する第１制御信号を生成する第１制御ステップと、
前記第１制御ステップにより生成された第１制御信号の位相を検出する位相検出ステップと、
前記第１制御ステップにより生成された第１制御信号のオン時間を検出するオン時間検出ステップと、
前記位相検出ステップにより検出された位相と前記オン時間検出ステップにより検出されたオン時間とに基づき、前記第１制御ステップにより制御されるスイッチング素子以外の１以上のスイッチング素子の各々が前記第１制御ステップにより生成された第１制御信号の位相と異なる位相と同一のオン時間とを有するように制御するための第２制御信号を生成する制御信号生成ステップと、
を備えることを特徴とする電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作により所定の直流電圧を生成する電源装置及び電源装置を制御するための制御方法に関する。
【背景技術】
【０００２】
従来から、力率改善コンバータは、ＯＡ機器や民生機器等のスイッチング電源装置に利用されている。近年、環境への配慮及び省エネルギの観点から、スイッチング電源の高効率化が求められている。従来の力率改善コンバータは、交流入力を直流出力に変換する電源回路として、コンデンサインプット型コンバータ回路に、昇圧チョッパ回路と呼ばれる力率改善回路が適用された構造のものが知られている（例えば、特許文献１参照）。
【０００３】
図１２は、従来の電源装置（力率改善コンバータ）の構成を示す回路図である。この力率改善コンバータは、図１２に示すように、交流電源１と、ブリッジ整流器２と、ノーマルフィルタ用のコンデンサ３と、主巻線Ｐａと臨界検出用巻線Ｓａとを備えるトランス構造の第１インダクタンス４ａと、第１スイッチング素子５ａと、整流用の第１ダイオード６ａと、出力コンデンサ７と、スイッチング電流の検出用抵抗８と、第１スイッチング素子５ａ制御用の第１制御信号を生成する第１制御回路１０とを有する。
【０００４】
また、図１３は、第１制御回路１０内部の構成を示す回路図である。第１制御回路１０は、図１３に示すように、第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２、第１コンパレータ１１、第２コンパレータ１２、電流出力型のオペアンプ１３、乗算器１４、及びフリップフロップ１５により構成される。
【０００５】
次に、従来の力率改善コンバータの動作について説明する。まず、交流電源１により出力された正弦波電圧Ｖｉｎは、ブリッジ整流器２で整流され、コンデンサ３を通して、第１インダクタンス４ａと第１スイッチング素子５ａと第１ダイオード６ａとから成る力率改善回路に供給される。力率改善回路は、第１制御回路１０内のフリップフロップ１５がＨレベルの第１制御信号を出力端子ＱからＧａｔｅを介して第１スイッチング素子５ａに出力した際に、第１スイッチング素子５ａをオンすることにより、第１インダクタンス４ａに電流を流してエネルギを蓄積する。
【０００６】
第１スイッチング素子５ａを流れるスイッチング電流Ｉｓは、検出用抵抗８により検出され、第１制御回路１０内の第２コンパレータ１２において目標値と比較される。その際にスイッチング電流Ｉｓが目標値に達している場合には、第２コンパレータ１２は、Ｈレベルの信号をフリップフロップ１５のリセット端子Ｒに出力し、フリップフロップ１５をリセットする。これにより、フリップフロップ１５は、Ｌレベルの第１制御信号を出力端子ＱからＧａｔｅを介して第１スイッチング素子５ａに出力し、第１スイッチング素子５ａをオフする。第１スイッチング素子５ａがオフされると、第１インダクタンス４ａに蓄積されたエネルギと交流電源１により供給された正弦波電圧Ｖｉｎとが、第１ダイオード６ａを介して出力コンデンサ７を充電するため、出力電圧Ｖｏｕｔは、正弦波電圧Ｖｉｎよりも高くなる。
【０００７】
出力コンデンサ７の電圧は、抵抗Ｒ４と抵抗Ｒ５とにより検出され、第１制御回路１０内においてオペアンプ１３により第１基準電圧Ｖｒｅｆ１と比較される。オペアンプ１３は、比較結果である誤差信号を乗算器１４に出力する。乗算器１４は、抵抗Ｒ１と抵抗Ｒ２とにより検出された整流波形と当該誤差信号とを乗算し、目標値としてコンパレータ１２に出力する。
【０００８】
第１インダクタンス４ａのエネルギの放出が終了すると、臨界検出用巻線Ｓａの電圧は反転する。この電圧は、抵抗Ｒ３により検出され、第１制御回路１０内において第１コンパレータ１１により第２基準電圧Ｖｒｅｆ２と比較される。第１コンパレータ１１は、比較結果をフリップフロップ１５のセット端子Ｓに出力する。フリップフロップ１５は、セット端子Ｓに入力された比較結果に応じて出力端子ＱからＨレベルの第１制御信号を第１スイッチング素子５ａに出力し、第１スイッチング素子５ａをオンさせる。
【０００９】
従来の力率改善コンバータは、上記動作の繰り返しにより第１スイッチング素子５ａのオン／オフが制御され、出力電圧Ｖｏｕｔを一定に保つと同時に、入力電流を入力電圧に追従させて力率を改善する。
【００１０】
特許文献２には、電流リップルが小さい力率改善装置が記載されている。この力率改善装置は、商用電源の交流を整流する整流回路と、互いに並列に接続され整流回路の出力をそれぞれ昇圧チョッピングする複数の昇圧チョッパ回路と、複数の昇圧チョッパ回路の出力を平滑して負荷に供給するキャパシタと、複数の昇圧チョッパ回路の入力電圧と入力電流及びキャパシタの出力電圧に基づいて複数の昇圧チョッパ回路を互いに異なる位相で動作するように制御する制御部とを備える。
【００１１】
この力率改善装置によれば、複数の昇圧回路が互いに異なる位相で動作するとともに、各昇圧回路を流れる電流の和を負荷に対する入力電流として使用することにより、電流リップルを小さくすることができる。
【特許文献１】特開平５−１１１２４６号公報
【特許文献２】特開２００６−１３６０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献２に記載の力率改善回路は、制御部内の鋸歯状波発生器により生成された鋸歯状波を基準として他励式でスイッチングを行うため、２つの昇圧チョッパ回路に１／２周期の位相差を持たせることが容易である反面、零電流、零電圧状態でのスイッチング動作を行わないため、スイッチング損失やノイズの発生が問題となる。さらに、他励式発振回路は、鋸歯状波発生器のような基準クロックを発生させる手段を必要とするため、部品点数が多くなり装置が大型化するとともにコストもかかる。
【００１３】
図１２で説明した従来の力率改善コンバータは、スイッチング素子の制御に自励発振回路を使用しているため、零電流スイッチングが達成されスイッチング損失やノイズの発生を抑えることができる。しかしながら、当該力率改善コンバータに対して位相をずらした複数素子のスイッチング動作の適用を考える場合に、自励発振回路は、周波数が回路の有するインダクタンスや負荷条件によって変化するため、複数のスイッチング素子に対して所定の位相差を与えて動作させることが困難である。
【００１４】
本発明は上述した従来技術の問題点を解決するもので、ノイズやリップルが少なく、且つ小型で安価な電源装置及び電源装置の制御方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本発明に係る電源装置は、上記課題を解決するために、直流電圧を生成する直流電圧生成部と、前記直流電圧生成部により生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換部と、前記複数の電圧変換部のいずれかが有するスイッチング素子のオン／オフを制御する第１制御信号を生成する第１制御部と、前記第１制御部により生成された第１制御信号に基づき、前記第１制御部により制御されるスイッチング素子以外の１以上のスイッチング素子のオン／オフを制御する第２制御部とを備えることを特徴とする。
【００１６】
本発明に係る電源装置の制御方法は、上記課題を解決するために、直流電圧を生成する直流電圧生成ステップと、前記直流電圧生成ステップにより生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換ステップと、前記複数の電圧変換ステップのいずれかが有するスイッチング素子のオン／オフを制御する第１制御信号を生成する第１制御ステップと、前記第１制御ステップにより生成された第１制御信号の位相を検出する位相検出ステップと、前記第１制御ステップにより生成された第１制御信号のオン時間を検出するオン時間検出ステップと、前記位相検出ステップにより検出された位相と前記オン時間検出ステップにより検出されたオン時間とに基づき、前記第１制御ステップにより制御されるスイッチング素子以外の１以上のスイッチング素子の各々が前記第１制御ステップにより生成された第１制御信号の位相と異なる位相と同一のオン時間とを有するように制御するための第２制御信号を生成する制御信号生成ステップとを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ノイズやリップルが少なく、且つ小型で安価な電源装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の電源装置及び電源装置の制御方法の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００１９】
以下、本発明の実施例について図面を参照しながら説明する。図１は、本発明の実施例１の電源装置の構成を示す回路図である。なお、図１及び後述の各実施の形態を示す図において、図１２における構成要素と同一ないし均等のものは、前記と同一符号を以て示し、重複した説明を省略する。まず、本実施の形態の構成を説明する。本実施例の電源装置は、図１２に示す従来の電源装置に対し、第２インダクタンス４ｂと第２スイッチング素子５ｂと第２ダイオード６ｂとから成る力率改善回路と、第２スイッチング素子５ｂを制御する第２制御信号を生成する第２制御回路２０とが追加された構成を有する。
【００２０】
本実施例の電源装置における交流電源１、ブリッジ整流器２、及びコンデンサ３は、本発明の直流電圧生成部に対応し、図１２の電源装置と同様に脈流の直流電圧を生成して出力する。
【００２１】
また、本発明の電源装置は、直流電圧生成部により生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換部を備える。本実施例において、電源装置が有する２つの力率改善回路（第１インダクタンス４ａと第１スイッチング素子５ａと第１ダイオード６ａとから成る力率改善回路と、第２インダクタンス４ｂと第２スイッチング素子５ｂと第２ダイオード６ｂとから成る力率改善回路）は、当該電圧変換部に対応する。すなわち、本実施例において、複数の電圧変換部の各々は、昇圧チョッパ型回路である。
【００２２】
第１制御回路１０は、図１３に示す従来の電源装置における第１制御回路１０と同様の構成を有する。第１制御回路１０は、本発明の第１制御部に対応し、複数の電圧変換部のいずれかが有するスイッチング素子のオン／オフを制御する第１制御信号を生成する。具体的には、第１制御回路１０は、第１インダクタンス４ａと第１スイッチング素子５ａと第１ダイオード６ａとから成る力率改善回路が有するスイッチング素子５ａのオン／オフを制御する第１制御信号を生成し、Ｇａｔｅを介して第１スイッチング素子５ａ及び第２制御回路２０に出力する。
【００２３】
第２制御回路２０は、本発明の第２制御部に対応し、第１制御回路１０により生成された第１制御信号に基づき、第１制御回路１０により制御されるスイッチング素子５ａ以外の１以上のスイッチング素子（本実施例においてはスイッチング素子５ｂ）のオン／オフを制御する。
【００２４】
図２は、第２制御回路２０の詳細な構成を示すブロック図である。また、図３は、第２制御回路２０の詳細な構成を示す回路図である。第２制御回路２０は、図２に示すように、位相同期回路２１、オン時間発生回路２２、及び制御信号発生回路２３で構成される。
【００２５】
位相同期回路２１は、本発明の位相検出部に対応し、第１制御回路１０により生成された第１制御信号の位相を検出する。位相同期回路２１は、図３に示すように、位相検出器３０、ループフィルタ３１、周波数可変発振器３２、分周器３３、及び反転回路３４により構成される。
【００２６】
位相検出器３０は、第１制御回路１０により出力された第１制御信号と分周器３３により出力された分周信号φ１との位相差を検出し、位相差信号をループフィルタ３１に出力する。
【００２７】
ループフィルタ３１は、位相検出器３０により出力された位相差信号に含まれる高調波を平滑化し、平滑化された位相差信号を周波数可変発振器３２に出力する。
【００２８】
周波数可変発振器３２は、ループフィルタ３１により出力された位相差信号に基づき、当該位相差信号のレベルに応じた周波数で発振してクロック信号φ０を分周器３３に出力する。なお本実施例において、周波数可変発振器３２は、第１制御信号と分周信号φ１との位相差が無い場合に、第１制御信号の２倍の周波数で発振する発振器である。
【００２９】
分周器３３は、周波数可変発振器３２により出力されたクロック信号φ０を１／Ｎの周波数に分周した分周信号φ１を生成し、反転回路３４及びオン時間発生回路２２ａの分周器３５に出力するとともに、位相検出器３０にフィードバックする。ここでＮは、通常、電圧変換部の個数である。したがって、本実施例において、分周器３３は、クロック信号φ０を１／２の周波数に分周した分周信号φ１を生成する。周波数可変発振器３２と分周器３３との構成により、分周信号φ１は、第１制御信号と周波数が等しくデューティ５０％のパルス波形となる。
【００３０】
反転回路３４は、分周器３３により出力された分周信号φ１を反転して反転信号φ２を生成し、当該反転信号φ２をオン時間発生回路２２ａ内の分周器３６及び制御信号発生回路２３ａ内のフリップフロップ回路４３のＳ端子に出力する。
【００３１】
オン時間発生回路２２ａは、本発明のオン時間検出部に対応し、第１制御回路１０により生成された第１制御信号のオン時間を検出する。オン時間発生回路２２ａは、図３に示すように、分周器３５、分周器３６、切替スイッチ３７、定電流源３８，３９、切替スイッチ４０、及びコンデンサＣ１，Ｃ２により構成される。
【００３２】
分周器３５は、位相同期回路２１内の分周器３３により出力された分周信号φ１を１／ｎに分周して生成した分周信号φ３を切替スイッチ３７のＣＮＴ端子に出力する。本実施例において、分周器３５は、分周信号φ１を１／２の周波数に分周する分周器である。
【００３３】
分周器３６は、位相同期回路２１内の反転回路３４により出力された反転信号φ２を１／ｎに分周して生成した分周信号φ４を切替スイッチ４０のＣＮＴ端子に出力する。本実施例において、分周器３６は、反転信号φ２を１／２の周波数に分周する分周器である。
【００３４】
切替スイッチ３７，４０は、ＣＮＴ端子に入力された信号がＨレベルの場合にＣＯＭ端子とＨ端子とを導通させ、ＣＮＴ端子に入力された信号がＬレベルの場合にＣＯＭ端子とＬ端子とを導通させるスイッチである。本実施例において、第１制御回路１０により出力された第１制御信号は、切替スイッチ３７のＣＯＭ端子に入力される。また、上述したように、分周器３５により出力された分周信号φ３は、切替スイッチ３７のＣＮＴ端子に入力される。また、切替スイッチ３７のＨ端子は、定電流源３８の制御端子に接続され、切替スイッチ３７のＬ端子は、定電流源３９の制御端子に接続されている。
【００３５】
したがって、切替スイッチ３７は、分周信号φ３がＨレベルの場合に第１制御信号を定電流源３８に出力し、第１制御信号に応じて定電流源３８を駆動／停止させる。一方、切替スイッチ３７は、分周信号φ３がＬレベルの場合に第１制御信号を定電流源３９に出力し、第１制御信号に応じて定電流源３８を駆動／停止させる。
【００３６】
定電流源３８は、入力端子が電源に接続され、制御端子が切替スイッチ３７のＨ端子に接続され、出力端子がコンデンサＣ１と切替スイッチ４０のＨ端子とに接続されている。定電流源３８は、分周信号φ３がＨレベルで且つ第１制御信号がＨレベルの場合に、切替スイッチ３７を介して入力される第１制御信号により駆動され、定電流Ｉｃｃ１をコンデンサＣ１に供給する。コンデンサＣ１は、定電流源３８により徐々に充電され、端子電圧Ｖｃ１を切替スイッチ４０のＨ端子に出力する。
【００３７】
定電流源３９は、入力端子が電源に接続され、制御端子が切替スイッチ３７のＬ端子に接続され、出力端子がコンデンサＣ２と切替スイッチ４０のＬ端子とに接続されている。定電流源３９は、分周信号φ３がＬレベルで且つ第１制御信号がＨレベルの場合に、切替スイッチ３７を介して入力される第１制御信号により駆動され、定電流Ｉｃｃ２をコンデンサＣ２に供給する。コンデンサＣ２は、定電流源３９により徐々に充電され、端子電圧Ｖｃ２を切替スイッチ４０のＬ端子に出力する。
【００３８】
また、本実施例において、分周器３６により出力された分周信号φ４は、切替スイッチ４０のＣＮＴ端子に入力される。また、上述したように、コンデンサＣ１の端子電圧Ｖｃ１は、切替スイッチ４０のＨ端子に入力され、コンデンサＣ２の端子電圧Ｖｃ２は、切替スイッチ４０のＬ端子に入力される。さらに、切替スイッチ４０のＣＯＭ端子は、比較器４２の−端子と定電流源４１の入力端子とに接続されている。
【００３９】
したがって、切替スイッチ４０は、分周信号φ４がＨレベルの場合にコンデンサＣ１の端子電圧Ｖｃ１を電圧信号φ５として比較器４２の−端子及び定電流源４１の入力端子に出力する。一方、切替スイッチ４０は、分周信号φ４がＬレベルの場合にコンデンサＣ２の端子電圧Ｖｃ２を電圧信号φ５として比較器４２の−端子及び定電流源４１の入力端子に出力する。
【００４０】
制御信号発生回路２３ａは、本発明の制御信号生成部に対応し、位相同期回路２１により検出された位相とオン時間発生回路２２ａにより検出されたオン時間とに基づき、第１制御回路１０により制御されるスイッチング素子５ａ以外の１以上のスイッチング素子の各々（本実施例においてはスイッチング素子５ｂ）を制御するための第２制御信号を生成する。
【００４１】
制御信号発生回路２３ａは、図３に示すように、定電流源４１、比較器４２、及びフリップフロップ回路４３により構成される。
【００４２】
定電流源４１は、制御端子がフリップフロップ回路４３のＱ端子に接続され、入力端子が比較器４２の−端子とオン時間発生回路２２ａ内の切替スイッチ４０のＣＯＭ端子とに接続され、出力端子がアースに接続されている。したがって、定電流源４１は、フリップフロップ回路４３により出力された第２制御信号がＨレベルの場合に駆動され、定電流Ｉｃｃ３をアースに供給する。
【００４３】
比較器４２は、基準電圧Ｖｒｅｆ３が＋端子に入力され、−端子が定電流源４１の入力端子とオン時間発生回路２２ａ内の切替スイッチ４０のＣＯＭ端子とに接続されている。比較器４２は、基準電圧Ｖｒｅｆ３が電圧信号φ５よりも大きい場合にＨレベルの比較信号φ６を出力し、基準電圧Ｖｒｅｆ３が電圧信号φ５よりも小さい場合にＬレベルの比較信号φ６を出力する。本実施例において、比較器４２は、＋端子にヒステリシスを有している。
【００４４】
フリップフロップ回路４３は、Ｓ端子に入力された反転信号φ２とＲ端子に入力された比較信号φ６とに基づき、Ｑ端子から第２制御信号を出力する。フリップフロップ回路４３により出力された第２制御信号は、第２スイッチング素子５ｂのオン／オフを制御するとともに、定電流源４１の制御端子に出力される。なお、本実施例においてフリップフロップ回路４３は、Ｓ端子の入力信号とＲ端子の入力信号とが共にＨレベルの場合に、Ｑ端子の出力信号である第２制御信号がＬレベルになるリセット優先型フリップフロップ回路である。また、定電流源３８，３９，４１により出力される定電流Ｉｃｃ１，Ｉｃｃ２，Ｉｃｃ３は、いずれも等しい電流である。
【００４５】
次に、上述のように構成された本実施の形態の作用を説明する。まず、直流電圧生成部は、交流電源１により出力された正弦波電圧Ｖｉｎをブリッジ整流器２で整流して脈流電圧を生成する（直流電圧生成ステップ）。コンデンサ３は、高周波スイッチングノイズを吸収するためのノーマルフィルタ用のコンデンサである。
【００４６】
生成された脈流の直流電圧は、所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換部（第１インダクタンス４ａと第１スイッチング素子５ａと第１ダイオード６ａとから成る力率改善回路と、第１インダクタンス４ｂと第１スイッチング素子５ｂと第１ダイオード６ｂとから成る力率改善回路）に供給される（電圧変換ステップ）。
【００４７】
第１制御回路１０は、スイッチング素子５ａのオン／オフを制御する第１制御信号を生成し、出力端子ＱからＧａｔｅを介して第１スイッチング素子５ａに出力する（第１制御ステップ）。その際に、第１制御回路１０は、Ｑ１Ｇａｔｅを介し、生成した第１制御信号を第２制御回路２０に対しても出力する。第１制御回路１０自体の動作は、従来の電源装置の第１制御回路１０の動作と同様であり、重複した説明を省略する。
【００４８】
次に、第２制御回路２０の動作について説明する。第２制御回路２０は、第１制御回路１０により制御されるスイッチング素子５ａ以外の１以上のスイッチング素子の各々（本実施例においてはスイッチング素子５ｂ）が第１制御回路により生成された第１制御信号の位相と異なる位相と同一のオン時間とを有するように制御する。
【００４９】
図４は、第２制御回路２０の各部における電圧及び電流を示す波形図である。まず、図４におけるＣＳ１は、第１制御回路１０により生成された第１制御信号を示す。第１制御回路１０により生成された第１制御信号ＣＳ１は、位相同期回路２１とオン時間発生回路２２ａとに対して出力される。
【００５０】
位相同期回路２１は、第１制御回路１０により生成された第１制御信号ＣＳ１の位相を検出する（位相検出ステップ）。まず、時刻ｔ１からｔ２の間において、第１制御信号ＣＳ１は、Ｈレベルである。時刻ｔ１において、位相検出器３０により出力された位相差信号は、ループフィルタ３１を介して周波数可変発振器３２に入力される。周波数可変発振器３２は、第１制御信号ＣＳ１の２倍の周波数でクロック信号φ０の出力を開始する。分周器３３は、クロック信号φ０を１／２の周波数に分周したＨレベルの分周信号φ１を生成して出力する。
【００５１】
分周器３５は、分周信号φ１を１／２の周波数に分周したＨレベルの分周信号φ３を出力し、切替スイッチ３７のＣＮＴ端子に出力する。これにより、切替スイッチ３７のＣＯＭ端子とＨ端子とが導通され、Ｈレベルの第１制御信号ＣＳ１は、定電流源３８を駆動する。定電流源３８は、定電流をコンデンサＣ１に供給し、コンデンサＣ１の充電を開始させる。
【００５２】
一方、反転回路３４は、分周器３３により出力された分周信号φ１を反転し、Ｌレベルの反転信号φ２を出力する。分周器３６は、反転信号φ２を１／２の周波数に分周してＬレベルの分周信号φ４を生成し、切替スイッチ４０のＣＮＴ端子に出力する。これにより、切替スイッチ４０のＣＯＭ端子とＬ端子とが導通され、Ｌレベルの電圧信号φ５（端子電圧Ｖｃ２）が比較器４２の−端子に入力されるので、比較器４２は、Ｈレベルの比較信号φ６をフリップフロップ回路４３のＲ端子に出力する。フリップフロップ回路４３は、リセットされるため、Ｌレベルの第２制御信号ＣＳ２をＱ端子から出力する。
【００５３】
時刻ｔ２からｔ３の間において、第１制御信号ＣＳ１はＨレベルを維持している。時刻ｔ２すなわち第１制御信号ＣＳ１の半周期経過時において、分周信号φ１はＬレベルになる。よって、反転信号φ２はＨレベルになる。
【００５４】
また、分周信号φ４がＨレベルとなるため、切替スイッチ４０は、ＣＯＭ端子とＨ端子とを導通する。これにより、基準電圧Ｖｒｅｆ３以上のレベルとなった電圧信号φ５（端子電圧Ｖｃ１）が比較器４２の−端子に入力されるため、比較器４２は、Ｌレベルの比較信号φ６を生成し、フリップフロップ回路４３のＲ端子に出力する。フリップフロップ回路４３は、セットされるため、Ｈレベルの第２制御信号ＣＳ２をＱ端子から出力する。出力された第２制御信号ＣＳ２は、Ｑ２Ｇａｔｅ端子を介して第２スイッチング素子５ｂをオンさせるとともに、定電流源４１を駆動する。時刻ｔ２からｔ３の間において、コンデンサＣ１は、定電流源３８による充電と定電流源４１による放電が同時に行われるため、電圧信号φ５（端子電圧Ｖｃ１）を一定のレベルに維持する。
【００５５】
時刻ｔ１からｔ３の間において、第１制御信号ＣＳ１はＨレベルを維持している。オン時間発生回路２２ａは、第１制御回路１０により生成された第１制御信号ＣＳ１のオン時間（すなわち時刻ｔ１からｔ３の間）を検出する（オン時間検出ステップ）。具体的には、オン時間発生回路２２ａは、第１制御信号ＣＳ１がオンしている間に、コンデンサＣ１を充電することによりオン時間を検出する。
【００５６】
時刻ｔ３からｔ４の間において、第１制御信号ＣＳ１はＬレベルとなる。時刻ｔ３において、定電流源３８が停止されると、コンデンサＣ１は、定電流源４１による放電のみが行われるようになるため、電圧信号φ５（端子電圧Ｖｃ１）のレベルが徐々に低下する。しかしながら、比較器４２は、基準電圧Ｖｃ１のレベルが基準電圧Ｖｒｅｆ３のレベル以下になるまで比較信号φ６をＬレベルに維持する。したがって、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を出力し続ける。
【００５７】
時刻ｔ４からｔ５の間において、第１制御信号ＣＳ１は再びＨレベルとなる。時刻ｔ４すなわち第１制御信号ＣＳ１の１周期経過時において、分周信号φ３はＬレベルとなる。したがって、切替スイッチ３７は、ＣＯＭ端子とＬ端子とを導通する。これにより、第１制御信号ＣＳ１は、切替スイッチ３７を介して定電流源３９を駆動する。定電流源３９は、定電流をコンデンサＣ２に供給し、コンデンサＣ２の充電を開始する。また、電圧信号φ５（端子電圧Ｖｃ１）のレベルは基準電圧Ｖｒｅｆ３以上であるため、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を維持する。
【００５８】
制御信号発生回路２３ａは、位相検出ステップにより検出された位相とオン時間検出ステップにより検出されたオン時間とに基づき、第１制御ステップにより制御されるスイッチング素子５ａ以外の１以上のスイッチング素子の各々（本実施例においてはスイッチング素子５ｂ）が第１制御ステップにより生成された第１制御信号ＣＳ１の位相と異なる位相と同一のオン時間とを有するように制御するための第２制御信号ＣＳ２を生成する（制御信号生成ステップ）。
【００５９】
具体的には、制御信号発生回路２３ａは、時刻ｔ２において反転信号φ２の立ち上がりに合わせて第２制御信号ＣＳ２をＨレベルにすることにより、第１制御信号ＣＳ１と第２制御信号ＣＳ２との間に所定の位相差（１８０°）を与えている。また、制御信号発生回路２３ａは、第２制御信号ＣＳ２をＨレベルにするタイミングに合わせて定電流源４１を駆動し、コンデンサＣ１が放電されるまでの時間（時刻ｔ２からｔ５の間）に第２制御信号ＣＳ２をＨレベルに維持することにより、第１制御信号ＣＳ１のオン時間と同一のオン時間を第２制御信号ＣＳ２に与える。これは、コンデンサＣ１の充電と放電に同一電流量を使用しているため、コンデンサＣ１に対する充電時間（第１制御信号ＣＳ１のオン時間）と放電時間（第２制御信号ＣＳ２のオン時間）とが同一となることによる。
【００６０】
時刻ｔ５からｔ６の間において、第１制御信号ＣＳ１はＨレベルを維持する。時刻ｔ５において、コンデンサＣ１の放電により、電圧信号φ５（端子電圧Ｖｃ１）が基準電圧Ｖｒｅｆ３以下になるため、比較器４２は、Ｈレベルの比較信号φ６をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３は、リセットされ、Ｌレベルの第２制御信号ＣＳ２を出力して第２スイッチング素子５ｂをオフさせる。
【００６１】
時刻ｔ６からｔ７の間において、第１制御信号ＣＳ１はＨレベルを維持する。分周信号φ１がＬレベルになるため、反転信号φ２はＨレベルになる。また、分周信号φ４がＬレベルになるため、切替スイッチ４０は、ＣＯＭ端子とＬ端子とを導通する。これにより、基準電圧Ｖｒｅｆ３以上のレベルとなった電圧信号φ５（端子電圧Ｖｃ２）が比較器４２の−端子に入力されるため、比較器４２は、Ｌレベルの比較信号φ６をフリップフロップ回路４３のＲ端子に出力する。フリップフロップ回路４３はセットされ、Ｈレベルの第２制御信号ＣＳ２を生成して出力する。出力された第２制御信号ＣＳ２は、Ｑ２Ｇａｔｅ端子を介して第２スイッチング素子５ｂをオンさせるとともに、定電流源４１を駆動する。時刻ｔ６からｔ７の間において、コンデンサＣ２は、定電流源３９による放電と定電流源４１による放電が同時に行われるため、電圧信号φ５（端子電圧Ｖｃ２）を一定のレベルに維持する。
【００６２】
時刻ｔ７からｔ８の間において、第１制御信号ＣＳ１はＬレベルになる。時刻ｔ７において、定電流源３９が停止されると、コンデンサＣ２は、定電流源４１による放電のみが行われるようになるため、電圧信号φ５（端子電圧Ｖｃ２）のレベルを徐々に低下させる。しかしながら、基準電圧Ｖｃ２のレベルが基準電圧Ｖｒｅｆ３のレベル以下になるまで、比較器４２は、比較信号φ６をＬレベルに維持する。したがって、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を出力し続ける。
【００６３】
時刻ｔ８からｔ９の間において、第１制御信号ＣＳ１はＨレベルになる。時刻ｔ８において、分周信号φ３がＨレベルとなるため、切替スイッチ３７は、ＣＯＭ端子とＨ端子とを導通する。したがって、第１制御信号ＣＳ１は、切替スイッチ３７を介して定電流源３８を駆動する。定電流源３８は、定電流をコンデンサＣ１に供給し、コンデンサＣ１の充電を再開する。また、電圧信号φ５（端子電圧Ｖｃ２）のレベルは基準電圧Ｖｒｅｆ３以上であるため、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を出力し続ける。
【００６４】
オン時間発生回路２２ａは、時刻ｔ４からｔ７の間にコンデンサＣ２を充電することにより、第１制御信号ＣＳ１のオン時間を検出する。また、制御信号発生回路２３ａは、第１制御信号ＣＳ１と第２制御信号ＣＳ２との間に所定の位相差（１８０°）を与えるとともに、第２制御信号ＣＳ２をＨレベルにするタイミングに合わせて定電流源４１を駆動し、コンデンサＣ２が放電されるまでの時間（時刻ｔ６からｔ９の間）に第２制御信号ＣＳ２をＨレベルに維持することにより、第１制御信号ＣＳ１のオン時間と同一のオン時間を第２制御信号ＣＳ２に与える。
【００６５】
すなわち、第２制御回路２０は、第１制御回路１０により生成された第１制御信号ＣＳ１の状態を記憶するための時定数回路を有するといえる。ここで、時定数回路は、定電流源３８，３９，４１、及びコンデンサＣ１，Ｃ２から構成される。なお、本実施例において、第１制御信号と第２制御信号の位相差は１８０°であるが、必ずしも１８０°に限らない。
【００６６】
時刻ｔ９からｔ１０の間において、第１制御信号ＣＳ１はＨレベルを維持する。時刻ｔ９において、コンデンサＣ２の放電により、電圧信号φ５（端子電圧Ｖｃ２）が基準電圧Ｖｒｅｆ３以下になるため、比較器４２は、Ｈレベルの比較信号φ６をフリップフロップ回路４３のＲ端子に出力する。フリップフロップ回路４３は、リセットされるため、Ｌレベルの第２制御信号ＣＳ２を出力し、第２スイッチング素子５ｂをオフさせる。
【００６７】
時刻ｔ１０からｔ１１の間において、第１制御信号ＣＳ１はＬレベルになる。したがって、時刻ｔ１０において、定電流源３８は停止する。分周信号φ４がＬレベルの間、切替スイッチ４０のＣＯＭ端子とＬ端子とが導通しているため、端子電圧Ｖｃ１は一定のレベルを維持する。一方、分周信号φ４がＨレベルになると、電圧信号φ５（端子電圧Ｖｃ１）が基準電圧Ｖｒｅｆ３以上になり、同時に反転信号φ２がＨレベルになるため、フリップフロップ回路４３はセットされ、Ｈレベルの第２制御信号ＣＳ２を出力する。
【００６８】
時刻ｔ１１からｔ１２の間において、第１制御信号ＣＳ１はＬレベルを維持する。時刻ｔ１１において、コンデンサＣ１の放電により、電圧信号φ５（端子電圧Ｖｃ１）が基準電圧Ｖｒｅｆ３以下になるため、比較器４２は、Ｈレベルの比較信号φ６をフリップフロップ回路４３のＲ端子に出力する。またこのとき、反転信号φ２もＨレベルであるが、フリップフロップ回路４３は、リセット優先型であるため、Ｌレベルの第２制御信号ＣＳ２を出力し、第２スイッチング素子５ｂをオフさせる。
【００６９】
上述のとおり、本発明の実施例１の形態に係る電源装置及び電源装置の制御方法によれば、ノイズやリップルが少なく、且つ小型で安価な装置を実現することができる。本実施例の電源装置は、複数の昇圧回路（スイッチング素子）が互いに異なる位相（例えば３６０°／Ｎ）と同一のオン時間をもって力率改善動作をするとともに、各昇圧回路を流れる電流の和を負荷に対する入力電流として使用することにより、ノイズや電流リップルを小さくすることができる。
【００７０】
具体的に、第２制御回路２０は、第１制御信号の状態を記憶するための時定数回路を有しているので、第１制御信号ＣＳ１から半周期（１８０°）遅れた反転信号φ２を生成し、これをトリガとして第２制御信号ＣＳ２をＨレベルに切り替え、さらに、第１制御信号ＣＳ１のオン時間によりコンデンサＣ１又はＣ２を充電させ、その端子電圧Ｖｃ１及びＶｃ２を切り替えて出力する電圧信号φ５をトリガとして第２制御信号ＣＳ２をＬレベルに切り替えることで、第１制御信号ＣＳ１から半周期（１８０°）の位相差と等しいオン時間を有する第２制御信号ＣＳ２を生成できる。
【００７１】
また、本発明の電源装置は、自励式で発振を行うため、基準クロックを発生させる手段が不要であり、部品点数を少なくして装置の小型化が可能であるとともにコストも削減できる。また、本発明の電源装置は、自励発振により零電流スイッチングが達成され、スイッチング損失やノイズの発生を抑えることができる。
【実施例２】
【００７２】
図５は、本発明の実施例２の電源装置における第２制御回路２０の詳細な構成を示す回路図である。第２制御回路２０は、位相同期回路２１と、オン時間発生回路２２ｂと、制御信号発生回路２３ｂとから構成される。ここで、位相同期回路２１の構成は、実施例１に係る位相同期回路２１と同一であるため、説明を省略する。
【００７３】
オン時間発生回路２２ｂは、分周器３５，３６と、切替スイッチ３７，４０と、発振器４４と、カウンタ４５，４６とから構成される。分周器３５は、実施例１と同様の構成である。分周器３６は、位相同期回路２１内の反転回路３４により出力された反転信号φ２を１／ｎに分周して分周信号φ４を生成するとともに、切替スイッチ４０及び制御信号発生回路２３ｂ内の切替スイッチ４７のＣＮＴ端子に対して当該分周信号φ４を出力する。
【００７４】
カウンタ４５，４６は、ＵＰ端子電圧がＨレベルの場合に加算モードとなりφ端子に入力されるパルス信号φｆのパルス数を加算し、ＤＮ端子電圧がＨレベルの場合に減算モードとなりφ端子に入力されるパルス信号φｆのパルス数を減算するカウンタである。記憶しているパルス数が零以下になった場合に、カウンタ４５，４６は、ＯＵＴ端子からＨレベルのカウンタ信号φｃ１，φｃ２を出力する。また、カウンタ４５，４６は、ＵＰ端子電圧及びＤＮ端子電圧が共にＨレベルまたはＬレベルのときはパルス数を保持する不感モードになり、その時の状態を保持し、カウンタ信号φｃ１，φｃ２を出力する。
【００７５】
本実施例において、第１制御回路１０により出力された第１制御信号は、切替スイッチ３７のＣＯＭ端子に入力される。また、実施例１と同様に、分周器３５により出力された分周信号φ３は、切替スイッチ３７のＣＮＴ端子に入力される。また、切替スイッチ３７のＨ端子は、カウンタ４５のＵＰ端子に接続され、切替スイッチ３７のＬ端子は、カウンタ４６のＵＰ端子に接続されている。
【００７６】
したがって、切替スイッチ３７は、分周信号φ３がＨレベルの場合に第１制御信号をカウンタ４５のＵＰ端子に出力し、第１制御信号に応じてカウンタ４５の加算モードをオン／オフさせる。一方、切替スイッチ３７は、分周信号φ３がＬレベルの場合に第１制御信号をカウンタ４６のＵＰ端子に出力し、第１制御信号に応じてカウンタ４６の加算モードをオン／オフさせる。
【００７７】
また、本実施例において、分周器３６により出力された分周信号φ４は、切替スイッチ４０のＣＮＴ端子に入力される。また、カウンタ４５のＤＮ端子は、切替スイッチ４０のＨ端子に入力され、カウンタ４６のＤＮ端子は、切替スイッチ４０のＬ端子に入力される。さらに、切替スイッチ４０のＣＯＭ端子は、フリップフロップ回路４３のＱ端子に接続されている。
【００７８】
したがって、切替スイッチ４０は、分周信号φ４がＨレベルの場合に第２制御信号ＣＳ２をカウンタ４５のＤＮ端子に出力し、第２制御信号ＣＳ２に応じてカウンタ４５の減算モードをオン／オフさせる。一方、切替スイッチ４０は、分周信号φ４がＬレベルの場合に第２制御信号ＣＳ２をカウンタ４６のＤＮ端子に出力し、第２制御信号ＣＳ２に応じてカウンタ４６の減算モードをオン／オフさせる。
【００７９】
本実施例において、分周器３６は、反転信号φ２を１／２に分周する分周器である。また、発振器４４は、入力端子が図示しない電源に接続され、一定の周波数のパルス信号φｆをカウンタ４５，４６のφ端子に出力する。ここで、パルス信号φｆの周波数は、力率改善コンバータのスイッチング周波数（すなわち第１制御信号ＣＳ１及び第２制御信号ＣＳ２）の周波数よりも充分に高い周波数であり、例えば２０倍の周波数である。
【００８０】
カウンタ４５は、φ端子が発振器４４とカウンタ４６のφ端子とに接続され、ＵＰ端子が切替スイッチ３７のＨ端子に接続され、ＤＮ端子が切替スイッチ４０のＨ端子に接続され、ＯＵＴ端子が制御信号発生回路２３ｂ内の切替スイッチ４７のＨ端子に接続されている。
【００８１】
カウンタ４６は、φ端子が発振器４４とカウンタ４５のφ端子とに接続され、ＵＰ端子が切替スイッチ３７のＬ端子に接続され、ＤＮ端子が切替スイッチ４０のＬ端子に接続され、ＯＵＴ端子が制御信号発生回路２３ｂ内の切替スイッチ４７のＬ端子に接続されている。
【００８２】
制御信号発生回路２３ｂは、切替スイッチ４７と、フリップフロップ回路４３とにより構成される。
【００８３】
切替スイッチ４７は、切替スイッチ３７，４０と同様に、ＣＮＴ端子に入力された信号がＨレベルの場合にＣＯＭ端子とＨ端子とを導通させ、ＣＮＴ端子に入力された信号がＬレベルの場合にＣＯＭ端子とＬ端子とを導通させるスイッチである。切替スイッチ４７は、分周器３６により出力された分周信号φ４がＣＮＴ端子に入力され、Ｌ端子がオン時間発生回路２２ｂ内のカウンタ４６のＯＵＴ端子と接続され、Ｈ端子がオン時間発生回路２２ｂ内のカウンタ４５のＯＵＴ端子と接続され、ＣＯＭ端子がフリップフロップ回路４３のＲ端子に接続されている。
【００８４】
フリップフロップ回路４３は、実施例１と同様にリセット優先型フリップフロップ回路であり、位相同期回路２１内の反転回路３４により出力された反転信号φ２がＳ端子に入力され、Ｒ端子が切替スイッチ４７のＣＯＭ端子に接続されている。また、フリップフロップ回路４３は、生成した第２制御信号ＣＳ２をＱ端子を介して第２スイッチング素子５ｂとオン時間発生回路２２ｂ内の切替スイッチ４０のＣＯＭ端子とに出力する。
【００８５】
第２制御回路２０以外の構成は、実施例１と同様であり、重複した説明を省略する。
【００８６】
次に、上述のように構成された本実施の形態の作用を説明する。まず、本実施例の電源装置における第２制御回路２０以外の構成は、実施例１と同様の動作を行う。第２制御回路２０は、全体として実施例１と同様の動作を行うが、内部において実施例１と異なる動作を行う構成を有する。
【００８７】
図６は、第２制御回路２０の各部における電圧及び電流を示す波形図である。第１制御回路１０により生成された第１制御信号ＣＳ１は、位相同期回路２１とオン時間発生回路２２ｂとに対して出力される。
【００８８】
位相同期回路２１の動作は、実施例１と同様であり、重複した説明を省略する。まず、時刻ｔ１からｔ２の間において、第１制御信号ＣＳ１は、Ｈレベルである。時刻ｔ１において、位相同期回路２１は、実施例１と同様にＨレベルの分周信号φ１とＬレベルの反転信号φ２とを出力する。
【００８９】
分周器３５は、Ｈレベルの分周信号φ３を出力し、切替スイッチ３７のＣＯＭ端子とＨ端子とを導通させる。これにより、カウンタ４５のＵＰ端子にＨレベルの電圧が入力される。したがって、カウンタ４５は加算モードになるため、カウンタ信号φｃ１はＬレベルになる。また、分周器３６は、Ｌレベルの分周信号φ４を出力して切替スイッチ４０，４７のＣＯＭ端子とＬ端子とを導通させる。これにより、フリップフロップ回路４３は、Ｌレベルの第２制御信号ＣＳ２をスイッチング素子５ｂ及びカウンタ４６のＤＮ端子に出力する。また、カウンタ信号φｃ２は、フリップフロップ回路４３のＲ端子に入力される。
【００９０】
時刻ｔ２からｔ３の間において、第１制御信号ＣＳ１はＨレベルを維持している。時刻ｔ２すなわち第１制御信号ＣＳ１の半周期経過時において、分周信号φ１はＬレベルになる。よって、反転信号φ２はＨレベルになる。
【００９１】
また、分周信号φ４がＨレベルとなるため、切替スイッチ４０，４７は、ＣＯＭ端子とＨ端子とを導通する。これにより、フリップフロップ回路４３は、第２制御信号ＣＳ２をスイッチング素子５ｂ及びカウンタ４５のＤＮ端子に出力する。また、カウンタ４５は、カウンタ信号φｃ１をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３はセットされ、Ｈレベルの第２制御信号ＣＳ２を出力する。その際、カウンタ４５は、ＵＰ端子電圧及びＤＮ端子電圧が共にＨレベルであるため、パルス数を保持する不感モードになり、Ｌレベルのカウンタ信号φｃ１を出力する。
【００９２】
時刻ｔ１からｔ３の間において、第１制御信号ＣＳ１はＨレベルを維持している。オン時間発生回路２２ｂは、第１制御回路１０により生成された第１制御信号ＣＳ１のオン時間（すなわち時刻ｔ１からｔ３の間）を検出する（オン時間検出ステップ）。具体的には、オン時間発生回路２２ａは、第１制御信号ＣＳ１がオンしている間に、カウンタ４５を加算モードにしてパルス数を加算することによりオン時間を検出する。
【００９３】
時刻ｔ３からｔ４の間において、第１制御信号ＣＳ１はＬレベルとなる。時刻ｔ３において、カウンタ４５は、ＵＰ端子電圧がＬレベルになり、ＤＮ端子電圧がＨレベルであるため、減算モードとなり記憶するパルス数を徐々に減算する。しかしながら、カウンタ４５は、パルス数が零になるまでカウンタ信号φｃ１をＬレベルに保持する。したがって、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を出力し続ける。
【００９４】
時刻ｔ４からｔ５の間において、第１制御信号ＣＳ１は再びＨレベルとなる。時刻ｔ４すなわち第１制御信号ＣＳ１の１周期経過時において、分周信号φ３はＬレベルとなる。したがって、切替スイッチ３７は、ＣＯＭ端子とＬ端子とを導通する。これにより、第１制御信号ＣＳ１は、切替スイッチ３７を介してカウンタ４６のＵＰ端子電圧をＨレベルにして加算モードとする。また、カウンタ４５は、減算モードであるが、記憶するパルス数が０になるまでＬレベルのカウンタ信号φｃ１をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３は、Ｈレベルの第２制御信号ＣＳ２を維持する。
【００９５】
制御信号発生回路２３ｂは、位相検出ステップにより検出された位相とオン時間検出ステップにより検出されたオン時間とに基づき、第１制御ステップにより制御されるスイッチング素子５ａ以外の１以上のスイッチング素子の各々（本実施例においてはスイッチング素子５ｂ）が第１制御ステップにより生成された第１制御信号ＣＳ１の位相と異なる位相と同一のオン時間とを有するように制御するための第２制御信号ＣＳ２を生成する（制御信号生成ステップ）。
【００９６】
具体的には、制御信号発生回路２３ｂは、時刻ｔ２において反転信号φ２の立ち上がりに合わせて第２制御信号ＣＳ２をＨレベルにすることにより、第１制御信号ＣＳ１と第２制御信号ＣＳ２との間に所定の位相差（１８０°）を与えている。また、制御信号発生回路２３ｂは、第２制御信号ＣＳ２をＨレベルにするタイミングに合わせてカウンタ４５のＤＮ端子をＨレベルにして減算モードとし、カウンタ４５に記憶されたパルス数が０になるまでの時間（時刻ｔ２からｔ５の間）に第２制御信号ＣＳ２をＨレベルに維持することにより、第１制御信号ＣＳ１のオン時間と同一のオン時間を第２制御信号ＣＳ２に与える。
【００９７】
これは、カウンタ４５には常に一定周波数のパルス信号φｆがφ端子に入力されているため、カウンタ４５が加算モードである時間（第１制御信号ＣＳ１のオン時間）と減算モードである時間（第２制御信号ＣＳ２のオン時間）とが同一となることによる。
【００９８】
時刻ｔ５からｔ６の間において、第１制御信号ＣＳ１はＨレベルを維持する。時刻ｔ５において、カウンタ４５は、減算モードによりパルス数が０以下になり、Ｈレベルのカウンタ信号φｃ１をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３は、リセットされ、Ｌレベルの第２制御信号ＣＳ２を出力して第２スイッチング素子５ｂをオフさせる。
【００９９】
時刻ｔ６からｔ７の間において、第１制御信号ＣＳ１はＨレベルを維持する。分周信号φ１がＬレベルになるため、反転信号φ２はＨレベルになる。また、分周信号φ４がＬレベルになるため、切替スイッチ４０，４７は、ＣＯＭ端子とＬ端子とを導通する。これにより、カウンタ４６は、Ｌレベルのカウンタ信号φｃ２をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３はセットされ、Ｈレベルの第２制御信号ＣＳ２を生成して出力する。出力された第２制御信号ＣＳ２は、Ｑ２Ｇａｔｅ端子を介して第２スイッチング素子５ｂをオンさせるとともに、切替スイッチ４０を介してカウンタ４６のＤＮ端子電圧をＨレベルにして不感モードにする。
【０１００】
時刻ｔ７からｔ８の間において、第１制御信号ＣＳ１はＬレベルになる。時刻ｔ７において、カウンタ４６のＵＰ端子がＬレベルになると、カウンタ４６は減算モードになるが、記憶するパルス数が０以下になるまでＬレベルのカウンタ信号φｃ２をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を出力し続ける。
【０１０１】
時刻ｔ８からｔ９の間において、第１制御信号ＣＳ１はＨレベルになる。時刻ｔ８において、分周信号φ３がＨレベルとなるため、切替スイッチ３７は、ＣＯＭ端子とＨ端子とを導通する。したがって、第１制御信号ＣＳ１は、切替スイッチ３７を介してカウンタ４５のＵＰ端子電圧をＨレベルにして加算モードとする。カウンタ４６は、減算モードであり、Ｌレベルのカウンタ信号φｃ２をフリップフロップ回路４３のＲ端子に出力する。したがって、フリップフロップ回路４３は、セット状態を保持し、Ｈレベルの第２制御信号ＣＳ２を出力し続ける。
【０１０２】
オン時間発生回路２２ｂは、時刻ｔ４からｔ７の間にカウンタ４６を加算モードとしてパルス数を加算することにより、第１制御信号ＣＳ１のオン時間を検出する。また、制御信号発生回路２３ｂは、第１制御信号ＣＳ１と第２制御信号ＣＳ２との間に所定の位相差（１８０°）を与えるとともに、第２制御信号ＣＳ２をＨレベルにするタイミングに合わせてカウンタ４６のＤＮ端子をＨレベル（減算モード）とし、カウンタ４６のパルス数が０になるまでの時間（時刻ｔ６からｔ９の間）に第２制御信号ＣＳ２をＨレベルに維持することにより、第１制御信号ＣＳ１のオン時間と同一のオン時間を第２制御信号ＣＳ２に与える。
【０１０３】
すなわち、第２制御回路２０は、第１制御回路１０により生成された第１制御信号ＣＳ１の状態を記憶するためのカウンタを有するといえる。ここで、カウンタとは、カウンタ４５及びカウンタ４６を指す。なお、本実施例において、第１制御信号と第２制御信号の位相差は１８０°であるが、必ずしも１８０°に限らない。
【０１０４】
本実施例の第２制御回路２０における時刻ｔ９以降の動作は、実施例１における時定数回路の動作をカウンタが行うことを除いて実施例１と同様である。
【０１０５】
上述のとおり、本発明の実施例２の形態に係る電源装置及び電源装置の制御方法によれば、第２制御回路２０内に時定数回路の代わりにカウンタを備えている場合においても、実施例１と同様にノイズやリップルが少なく、且つ小型で安価な装置を実現することができる。
【０１０６】
本実施例の第２制御回路２０は、第１制御信号ＣＳ１から半周期（１８０°）遅れた反転信号φ２を生成し、これをトリガとして第２制御信号ＣＳ２をＨレベルに切り替え、さらに、第１制御信号ＣＳ１のオン時間によりカウンタ４５又はカウンタ４６をパルス加算させ、そのパルス減算完了をトリガとして第２制御信号ＣＳ２をＬレベルに切り替えることで、第１制御信号ＣＳ１から半周期（１８０°）の位相差と等しいオン時間を有する第２制御信号ＣＳ２を生成することができる。
【実施例３】
【０１０７】
次に、実施例３における電源装置の構成について説明する。実施例１の電源装置の構成と異なる点は、スイッチング素子を含む力率改善回路を３つ有する点と、第２制御回路２０内の構成が異なる点である。本実施例において電源装置の全体図は図示しないが、本実施例の電源装置は、図１に示す実施例１，２の電源装置に対し、さらに第３スイッチング素子を含む力率改善回路を他の力率改善回路に対して並列に追加した構成を有する。すなわち、本実施例における電源装置は、３つの力率改善回路を有し、それぞれ１２０°ずつずらした位相差をもって動作する。
【０１０８】
図７は、本発明の実施例３の電源装置における第２制御回路２０の詳細な構成を示す回路図である。本実施例における電源装置の第２制御回路２０は、第１制御回路１０により生成された第１制御信号に基づき、第１制御回路１０により制御されるスイッチング素子以外の１以上のスイッチング素子（本実施例においては２つのスイッチング素子）のオン／オフを制御する。
【０１０９】
図３に示す実施例１の第２制御回路２０と、図７に示す本実施例の第２制御回路２０との差異について説明する。本実施例の第２制御回路２０は、図７に示すように、第１制御信号の状態を記憶する時定数回路を２つ有している。また、第２制御回路２０は、実施例１の制御信号発生回路２３ａに該当する回路を２つ有しており、２つのスイッチング素子を制御するための第２制御信号ＣＳ２と第３制御信号ＣＳ３を生成する。
【０１１０】
周波数可変発振器３２は、第１制御信号と分周信号φ１との位相差が無い場合に、第１制御信号の３倍の周波数で発振する発振器である。周波数可変発振器３２により出力されたクロック信号φ０は、分周器４８及びＤ型フリップフロップ回路５０のＣＫ端子に出力される。
【０１１１】
分周器４８は、周波数可変発振器３２により出力されたクロック信号φ０を１／３の周波数に分周した分周信号φ１を生成し、分周器４９に出力するとともに、位相検出器３０にフィードバックする。周波数可変発振器３２と分周器４８との構成により、分周信号φ１は、第１制御信号と周波数が等しくデューティ５０％のパルス波形となる。
【０１１２】
分周器４９は、分周器４８により出力された分周信号φ１を１／２の周波数に分周した分周信号φ３を生成し、切替スイッチ３７ａ，３７ｂのＣＮＴ端子に出力する。
【０１１３】
Ｄ型フリップフロップ回路５０，５１，５２，５３は、ＣＫ端子に入力された波形の立ち上がり時のＤ値をＱ端子から出力し、ＣＫ端子に入力される波形の次の立ち上がり時まで同じ値を保持するとともに、Ｒ端子にＨレベルの信号が入力された場合にＱ端子から出力する信号をＬレベルにする。
【０１１４】
次に、上述のように構成された本実施の形態の作用を説明する。基本的な動作は、実施例１の電源装置と同様であり、重複した説明を省略する。第２制御回路２０は、第１制御回路１０により制御されるスイッチング素子５ａ以外の１以上のスイッチング素子の各々（本実施例においては２つのスイッチング素子）が第１制御回路により生成された第１制御信号の位相と異なる位相（本実施例においては１２０°位相差）と同一のオン時間とを有するように制御する。
【０１１５】
図８は、第２制御回路２０の各部における電圧及び電流を示す波形図である。図８に示すように、第２制御信号ＣＳ２は、第１制御信号ＣＳ１に対して１２０°の位相遅れをもって動作し、且つ直前の第１制御信号と同一のオン時間を有する。また、第３制御信号ＣＳ３は、第２制御信号ＣＳ２に対して１２０°の位相遅れをもって動作し、且つ直前の第２制御信号と同一のオン時間を有する。
【０１１６】
図９は、第２制御回路２０内における位相差の発生を示す波形図である。図９を参照して１２０°位相差を生成する動作について説明する。
【０１１７】
まず、周波数可変発振器３２は、第１制御信号の３倍の周波数を有するクロック信号φ０をＤ型フリップフロップ回路５０のＣＫ端子に出力する。Ｄ型フリップフロップ回路５０は、Ｑ端子からクロック信号φ０を１／２分周したＡをＤ型フリップフロップ回路５１のＣＫ端子とＡＮＤ１とＡＮＤ２とに出力する。Ｄ型フリップフロップ回路５１は、Ｑ端子から出力Ａを１／２分周したＢをＡＮＤ１とＡＮＤ２とに出力する。ＡＮＤ１は、Ｄ型フリップフロップ回路５０とＤ型フリップフロップ回路５１との出力に基づき、φ２ａをＤ型フリップフロップ回路５２のＣＫ端子とフリップフロップ回路４３ａのＳ端子とに出力する。ＡＮＤ２は、Ｄ型フリップフロップ回路５０とＤ型フリップフロップ回路５１との出力に基づき、φ２ｂをＤ型フリップフロップ回路５０のＲ端子とＤ型フリップフロップ回路５１のＲ端子とＤ型フリップフロップ回路５３のＣＫ端子とフリップフロップ回路４３ｂのＳ端子とに出力する。
【０１１８】
以上の動作により、ＡＮＤ１により出力されたφ２ａは、第１制御信号ＣＳ１に対して１２０°の位相差でＨレベルになる。また、ＡＮＤ２により出力されたφ２ｂは、第１制御信号ＣＳ１に対して２４０°の位相差で一瞬だけＨレベルになる。φ２ｂがＨレベルになると、Ｄ型フリップフロップ回路５０とＤ型フリップフロップ回路５１とは、リセットされるため、最初の状態に戻る。
【０１１９】
上述のとおり、本発明の実施例３の形態に係る電源装置及び電源装置の制御方法によれば、第２制御回路２０内に複数の時定数回路を備えることにより、複数のスイッチング素子を制御することができ、実施例１と同様にノイズやリップルが少なく、且つ小型で安価な装置を実現することができる。
【０１２０】
本実施例の電源装置は、複数の昇圧回路（スイッチング素子）が互いに異なる位相（本実施例においては１２０°）と同一のオン時間をもって力率改善動作をするとともに、各昇圧回路を流れる電流の和を負荷に対する入力電流として使用することにより、ノイズや電流リップルを小さくすることができる。
【０１２１】
なお、本実施例の第２制御回路２０は、時定数回路を２つ有することにより２つのスイッチング素子のオン／オフを制御可能であるが、第１制御信号の状態を記憶するための手段を増やすことにより、さらに多数のスイッチング素子を制御することも可能である。
【実施例４】
【０１２２】
図１０は、本発明の実施例４の電源装置の構成を示す回路図である。この電源装置は、図１０に示すように、直流電源６０と、一次巻線Ｐ１と二次巻線Ｓ１と三次巻線Ｐ２と磁気コアとからなるトランス６１と、スイッチング素子６２と、スイッチング素子６２に流れる電流を検出する検出抵抗６３と、第１制御回路１０と、整流素子６４と、平滑コンデンサ６５と、出力電圧検出回路６６と、一次巻線Ｐ１と二次巻線Ｓ１と磁気コアとからなるトランス６７と、スイッチング素子６８と、整流素子６９と、第２制御回路２０とを有する。
【０１２３】
直流電源６０は、本発明の直流電圧生成部に対応し、直流電圧を生成して出力する。また、本発明の電源装置は、直流電源６０により生成された直流電圧を所定の直流電圧に変換するためのスイッチング素子を有する互いに並列に接続された複数の電圧変換部を備える。本実施例において、電源装置が有する２つのフライバックコンバータ型回路（トランス６１とスイッチング素子６２と整流素子６４と平滑コンデンサ６５とから成るフライバックコンバータ型回路と、トランス６７とスイッチング素子６８と整流素子６９と平滑コンデンサ６５とから成るフライバックコンバータ型回路）は、当該電圧変換部に対応する。すなわち、本実施例において、複数の電圧変換部の各々は、フライバックコンバータ型回路である。
【０１２４】
第１制御回路１０は、本発明の第１制御部に対応し、複数の電圧変換部のいずれかが有するスイッチング素子（本実施例においてはスイッチング素子６２）のオン／オフを制御する第１制御信号を生成する。
【０１２５】
第２制御回路２０は、本発明の第２制御部に対応し、第１制御回路１０により生成された第１制御信号に基づき、第１制御回路１０により制御されるスイッチング素子６２以外の１以上のスイッチング素子（本実施例においてはスイッチング素子６８）のオン／オフを制御する。なお、第２制御回路２０内の詳細な構成及び動作は、実施例１又は実施例２における第２制御回路２０と同様であり、重複した説明を省略する。
【０１２６】
出力電圧検出回路６６は、フォトカプラＰＣ−Ｄを内部に有し、二次側出力電圧Ｖｏの基準電圧に対する誤差信号を当該フォトカプラＰＣ−Ｄにより一次側にフィードバックする機能を有する。
【０１２７】
次に、上述のように構成された本実施の形態の作用を説明する。基本的な動作は、従来のフライバック型コンバータと同様である。すなわち、各フライバック型コンバータ回路は、スイッチング素子（６２あるいは６８）がオンした際にトランス（６１あるいは６７）に直流電圧を印加し、励磁エネルギーを蓄える。その後、スイッチング素子（６２あるいは６８）がオフされると、各フライバック型コンバータ回路は、トランス（６１あるいは６７）の二次巻線Ｓ１に接続された整流素子（６４あるいは６９）を介してエネルギーを放出することにより、所定の直流電圧を出力する。
【０１２８】
図１１は、本発明の実施例４の電源装置の各部における電圧及び電流を示す波形図である。図１１において、Ｇ部の出力は、スイッチング素子６２を制御するための第１制御信号であり、Ｈ部の出力は、スイッチング素子６８を制御するための第２制御信号である。
【０１２９】
図１１に示すように、第２制御回路２０は、第１制御回路１０により制御されるスイッチング素子６２以外の１以上のスイッチング素子の各々（本実施例においてはスイッチング素子６８）が第１制御回路１０により生成された第１制御信号の位相と異なる位相と同一のオン時間とを有するように制御するための第２制御信号を生成する。
【０１３０】
また、図１１に示すように、負荷条件の変化に応じて第１制御信号の周波数が変化した場合においても、第２制御回路２０は、第１制御信号に基づき所定の位相差と同一のオン時間とを第２制御信号に与える。
【０１３１】
上述のとおり、本発明の実施例４の形態に係る電源装置及び電源装置の制御方法によれば、電圧変換部として昇圧チョッパ型回路の代わりにフライバックコンバータ型回路を採用した電源装置であっても、実施例１又は実施例２と同様にノイズやリップルが少なく、且つ小型で安価な装置を実現することができる。
【産業上の利用可能性】
【０１３２】
本発明に係る電源装置及び電源装置の制御方法は、ノイズやリップルの少ないスイッチング電源装置及び当該電源装置の制御方法に利用可能である。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施例１の形態の電源装置の構成を示す回路図である。
【図２】本発明の実施例１の形態の電源装置における第２制御回路の詳細な構成を示すブロック図である。
【図３】本発明の実施例１の形態の電源装置における第２制御回路の詳細な構成を示す回路図である。
【図４】本発明の実施例１の形態の電源装置の第２制御回路の各部における電圧及び電流を示す波形図である。
【図５】本発明の実施例２の形態の電源装置における第２制御回路の詳細な構成を示す回路図である。
【図６】本発明の実施例２の形態の電源装置の第２制御回路の各部における電圧及び電流を示す波形図である。
【図７】本発明の実施例３の形態の電源装置における第２制御回路の詳細な構成を示す回路図である。
【図８】本発明の実施例３の形態の電源装置の第２制御回路の各部における電圧及び電流を示す波形図である。
【図９】本発明の実施例３の形態の電源装置の第２制御回路内における位相差の発生を示す波形図である。
【図１０】本発明の実施例４の形態の電源装置の構成を示す回路図である。
【図１１】本発明の実施例４の形態の電源装置の各部における電圧及び電流を示す波形図である。
【図１２】従来の電源装置の構成を示す回路図である。
【図１３】従来の電源装置の第１制御回路内部の構成を示す回路図である。
【符号の説明】
【０１３４】
１      交流電源
２      ブリッジ整流器
３      コンデンサ
４ａ    第１インダクタンス
４ｂ    第２インダクタンス
５ａ    第１スイッチング素子
５ｂ    第２スイッチング素子
６ａ    第１ダイオード
６ｂ    第２ダイオード
７      出力コンデンサ
８      検出用抵抗
１０    第１制御回路
１１    第１コンパレータ
１２    第２コンパレータ
１３    オペアンプ
１４    乗算器
１５    フリップフロップ
２０    第２制御回路
２１    位相同期回路
２２，２２ａ，２２ｂ  オン時間発生回路
２３，２３ａ，２３ｂ  制御信号発生回路
３０    位相検出器
３１    ループフィルタ
３２    周波数可変発振器
３３    分周器
３４    反転回路
３５，３６  分周器
３７，３７ａ，３７ｂ  切替スイッチ
３８，３８ａ，３８ｂ，３９，３９ａ，３９ｂ  定電流源
４０，４０ａ，４０ｂ  切替スイッチ
４１，４１ａ，４１ｂ  定電流源
４２，４２ａ，４２ｂ  比較器
４３，４３ａ，４３ｂ  フリップフロップ回路
４４    発振器
４５，４６  カウンタ
４７    切替スイッチ
４８，４９  分周器
５０，５１，５２，５３  Ｄ型フリップフロップ回路
６０    直流電源
６１    トランス
６２    スイッチング素子
６３    検出抵抗
６４    整流素子
６５    平滑コンデンサ
６６    出力電圧検出回路
６７    トランス
６８    スイッチング素子
６９    整流素子
【図１】
2009296851.tif 000003
【図２】
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【図３】
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【図４】
2009296851.tif 000006
【図５】
2009296851.tif 000007
【図６】
2009296851.tif 000008
【図７】
2009296851.tif 000009
【図８】
2009296851.tif 000010
【図９】
2009296851.tif 000011
【図１０】
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【図１１】
2009296851.tif 000013
【図１２】
2009296851.tif 000014
【図１３】
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