(57)【要約】【課題】ＲＳＳＩ回路の消費電力を抑制する。【解決手段】復調器２３は、各フレーム３０のＰＬＣＰヘッダ３２の情報より、次のフレーム３０の先頭を受信するまでの時間を算出して、これをカウンタ１６ｂにセットして起動する。その後、カウンタ１６ｂは、オーバーフローすると、ＲＳＳＩ回路１５及びカウンタ１６ａを起動する。カウンタ１６ａには予めＰＳ／ＦＳ３１ａに対応する時間が設定されており、カウンタ１６ａは、オーバーフローすると、ＲＳＳＩ回路１５を停止する。これより、ＲＳＳＩ回路１５はＰＳ／ＦＳ３１ａに対応する比較的短い期間だけＯＮ状態となっており、他の時間帯はＯＦＦ状態となっている。【選択図】図４
2009005112.tif 000002
【特許請求の範囲】
【請求項１】
少なくともアンテナで受信した電波の受信信号を増幅する増幅器を有する信号処理ユニットと、該信号処理ユニットの出力信号をＡ／Ｄ変換するＡ／Ｄコンバータと、前記増幅後の信号の大きさを示す信号を出力するＲＳＳＩ回路と、該ＲＳＳＩ回路の出力と前記Ａ／Ｄコンバータの出力を入力して、前記信号処理ユニットのゲイン調整を行うＡＧＣ信号生成部とを有する無線受信装置であって、
前記Ａ／Ｄコンバータの出力を入力して復調を行うことで受信信号フレームのペイロード長を取得し、該ペイロード長に基づいて次の受信信号フレームの先頭が受信されるまでの時間である第１の時間を算出して出力する復調手段と、
該第１の時間を入力して、前記ＲＳＳＩ回路をＯＮ／ＯＦＦ制御する制御手段と、
を有することを特徴とする無線受信装置。
【請求項２】
前記受信信号フレームは、プリアンブル部とヘッダ部とペイロード部とから成り、
前記復調部は前記ヘッダ部を復調することで前記ペイロード長を取得し、
前記制御部は、
予め所定の第２の時間が設定されている第１のカウンタと、前記入力される第１の時間が設定されて起動し、オーバーフローすると前記ＲＳＳＩ回路と前記第１のカウンタを起動する第２のカウンタとを有し、前記第１のカウンタはオーバーフローすると前記ＲＳＳＩ回路を停止させることを特徴とする請求項１記載の無線受信装置。
【請求項３】
前記第２の時間は、前記プリアンブル部又は該プリアンブル内のパケット／フレーム同期シーケンスのデータ長に応じた時間であることを特徴とする請求項２記載の無線受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＳＳＩ回路を有する無線受信機に関する。
【背景技術】
【０００２】
図５に、従来の一般的な無線機の受信系の構成ブロック図を示す。
図示の構成では、まず、アンテナ１２０で電波を受信し、当該アンテナ１２０で受信した電波の微弱信号がＲＦＩＣ１００に入力される。尚、その際、アンテナ１２０−ＲＦＩＣ１００間にある不図示のＢＰＦ(Band Pass Filter)を通して必要な帯域を選択する。また尚、RF（Radio Frequency：無線周波数）ICとは、高周波の信号を処理するアナログ回路の総称である。
【０００３】
ＲＦＩＣ１００は、ＬＮＡ１０１、Ｍｉｘｅｒ１０２、ＬＰＦ１０３、及びＶＧＡ１０４を有する。この構成において、まず、上記のように入力される微弱信号を、ＬＮＡ１０１(Low Noise. Amplifier；低雑音増幅器)で増幅し、更にＲＦ周波数帯域からベースバンド信号へ変換する為にＭｉｘｅｒ１０２でダウンコンバートする。更に、ＬＰＦ（Low Pass Filter）１０３で必要なチャネルを選択した後に、ＶＧＡ（Variable Gain Amplifier）１０４によって信号振幅を調節した信号が、ＢＢＩＣ（ベースバンドＩＣ）１１０へ出力される。
【０００４】
ＢＢＩＣ１１０は、Ａ／Ｄコンバータ１１１とＡＧＣ信号生成部１１２を有する。
Ａ／Ｄコンバータ（Analog to Digital Converter）１１１は、上記ＶＧＡ１０４の出力を入力して信号処理（アナログ−ディジタル変換）を行って、このディジタル信号をＡＧＣ信号生成部１１２へ出力する。
【０００５】
ＡＧＣ信号生成部１１２は、ゲイン調整（ＡＧＣ；Automatic Gain Control）を行う一般的な機能部であり、その機能を以下に説明する。
まず、無線通信には様々な規格があるが、例えばＷｉＭｅｄｉａ  ａｌｌｉａｎｃｅにて標準化されたＭｕｌｔｉｂａｎｄ  ＯＦＤＭ（以下、ＭＢ−ＯＦＤＭ）においては、通信機器間の距離により、受信信号レベルが約−８０ｄＢｍから−１０ｄＢｍまでと７０ｄＢ程度大きく変化する。（尚、本明細書ではＭＢ−ＯＦＤＭを例に挙げたが、一般的に無線受信機は上記の様に非常に広い範囲の信号を受信しなければならない）。さらにＭＢ−ＯＦＤＭにおいては、この受信信号の信号帯域である２５６ＭＨｚに対応する広いダイナミックレンジを持つＡ／Ｄコンバータを、実現する事は難しい為、事前にＡ／Ｄコンバータ１１１への入力信号のレベルを調節する必要がある。この信号レベルを自動的に調整する為にゲイン調整信号を生成・出力する構成が、図５に示すＡＧＣ（Automatic Gain Control）信号生成部１１２であり、今回は一例として主要なゲインセルであるＬＮＡ（Low Noise Amplifier）１０１とＶＧＡ(Variable Gain Amplifier)１０４のゲインを制御する構成を挙げている。
【０００６】
以下、Ａ／Ｄコンバータ１１１の入力レベルについて更に説明する。
図６は、Ａ／Ｄコンバータ１１１の入力部における入力信号と、Ａ／Ｄコンバータ１１１の入力信号範囲及びＬＳＢの関係を記載した概念図である。
【０００７】
図示の信号ａ（もしくは信号ａより小さい振幅の信号）がＡ／Ｄコンバータに入力した場合は、入力信号ａの振幅がほぼＡ／Ｄコンバータの1ＬＳＢと同程度かそれ未満であるとするならば、実際には信号を検出してデジタル信号へと適切に変換できない。
【０００８】
尚、１ＬＳＢ（Least Significant Bit）は、Ａ／Ｄコンバータ１１１の最小分解能を意味し、数量的には、１ＬＳＢはフルスケール電圧ＶsをＡ／Ｄコンバータ１１１の分解能で割った値となる。例えば、８ビット・コンバータの場合、１ＬＳＢ＝Ｖｓ／２５６となり、仮にＶｓ＝５（Ｖ）であるならば、１ＬＳＢ≒０．０１９（Ｖ）であり、信号ａの振幅が０．０１９（Ｖ）未満であるならば、デジタル信号へと適切に変換できない。
【０００９】
一方、信号ｂの様にその振幅がＡ／Ｄコンバータ１１１の入力信号範囲（フルスケール電圧）と同程度の信号が入力された時は、Ａ／Ｄコンバータ１１１の有する分解能を最大限に利用してデジタル変換する事が可能となる。但し、Ａ／Ｄコンバータ１１１の入力信号範囲よりも大きな信号がＡ／Ｄコンバータ１１１に入力した場合は、信号が飽和してしまう為に問題となる。
【００１０】
また、図６における入力信号ａ，ｂは、単一周波数で且つ振幅の固定された信号を例示しているが、ＭＢ−ＯＦＤＭの信号は、実際にはＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調がかけられた信号であり、例えば図７に示すような振幅が変動する信号となる。この為、図７に示す平均振幅とピーク振幅の両方を考慮する必要があり、通常はピーク振幅をＡ／Ｄコンバータ１１１の入力範囲でカバーできる様に受信機のゲインを決定している。例えば上記の例では、ピーク振幅が５（Ｖ）以下となるようにＡＧＣ信号生成部１１２によってゲイン調整することになる。
【００１１】
上記の通り、入力信号のピーク振幅レベルをＡ／Ｄコンバータ１１１の入力範囲でカバーできるように、ＡＧＣ信号生成部１１２によって受信機のゲイン調節を行っているが、一方でＡ／Ｄコンバータ１１１の出力が飽和した場合にどの程度飽和しているか分からない。従って、受信信号のレベルを把握する為にＲＳＳＩ（Radio Signal Strength Indicator）回路が必要となる。
【００１２】
図８に、ＲＳＳＩ回路を備える無線受信機の構成ブロック図を示す。
同図において、ＲＦＩＣ１２０は、ＲＳＳＩ回路１２１を更に有すること以外は、図５に示すＲＦＩＣ１００と同様の構成であるので同一符号（１０１〜１０４）を付してある。また、同様にして、ＢＢＩＣ１１０に関しても図５と同一の符号（１１１、１１２）を付してある。但し、図８に示す構成では、AGC信号生成部１１２は、ＲＳＳＩ回路１２１の出力も入力しており、ＲＳＳＩ回路１２１の出力値も参照してゲインを決定することになる。
【００１３】
ＲＳＳＩ回路１２１は、入力信号の大きさに比例した電圧値を出力する回路であり、図示の通り、ＲＳＳＩ回路１２１は、ＬＰＦ１０３の出力信号を入力して、この入力信号の大きさに比例した電圧値を、ＡＧＣ信号生成部１１２へ出力する。これより、ＡＧＣ信号生成部１１２は、Ａ／Ｄコンバータ１１１の出力が飽和した場合でも、ＲＳＳＩ回路１２１の出力電圧値を参照してゲインを決定する（ＡＧＣを掛ける）ことができる。
【００１４】
図９にＲＳＳＩ回路の構成例を示す。
図示の様に、ＲＳＳＩ回路１２１は、多段（ここでは７段）に構成されたリミッタアンプ１３１（ここでは例として各段を１０ｄＢとしている）及びダイオード等の検出器１３２（検出電力範囲  −１０ｄＢｍ〜０ｄＢｍとする）と、加算器１３３とから成る。各リミッタアンプ１３１の出力が、対応する検出器１３２を介して、加算器１３３に入力される。つまり、ＲＳＳＩ回路１２１の出力は、全検出器１３２の出力の総和となる。
【００１５】
例えば、一例として、−８０〜−７０ｄＢｍの範囲の信号がＲＳＳＩ回路１２１に入力された場合は、最終段の（ここでは７段目の）リミッタアンプ１３１の出力のみ、対応する検出器１３２で検出されることになり、これがＲＳＳＩ回路１２１の出力となる。また
、―５５ｄＢｍの信号が入力された場合は、最終段及びその一つ前の段（ここでは６段目）のリミッタアンプ１３１が飽和し、更にその１つ前（ここでは５段目）のリミッタアンプ１３１からは−５ｄＢｍ分の出力があるので、ＲＳＳＩ回路１２１の出力は、二つのリミッタアンプの飽和した電圧と、−５ｄＢｍ分の検出器１３２からの出力電圧とが加算された値となる。
【００１６】
図１０に、ＲＳＳＩ回路１２１の入力電力と出力電圧の関係を図示する。
図示の通り、ＲＳＳＩ回路１２１は、入力電力に応じた電圧を線形に出力する様に動作する。但し、一般的にＲＳＳＩ回路の検出器等の精度は良く無い為、大まかな入力電力を把握する為に用いられる。それでも、ＲＳＳＩ回路を付加する事により、入力電力の把握が可能となり、ＲＳＳＩ回路１２１の出力値を用いれば、Ａ／Ｄコンバータ１１１を長時間飽和させずにＡＧＣをかける事が可能となる。
【００１７】
上述したＲＳＳＩ回路を備える無線受信機に関して、例えば特許文献１記載の従来技術がある。
特許文献１には、ＲＳＳＩ測定回路によって測定した受信信号レベルに応じて、ゲイン制御回路が、ＡＤ変換器の入力レベルが飽和しないように、ゲイン調整を行う構成が開示されている。更に、識別信号検出回路（パケット検出回路）を備え、消費電力を削減することが開示されている。例えばその図２に示すように、受信信号がアンテナから入力されない場合には、ＲＳＳＩ回路やゲイン制御回路等は動作状態であるが、ＶＧＡやＡＤ変換器などはスタンバイモードとすることで、受信機全体として消費電力が削減できる。
【特許文献１】特開２００６−５０３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記の様に、ＡＧＣ信号生成部１１２を用いて入力信号を適切な信号振幅に調整する為には、Ａ／Ｄコンバータ１１１の出力のみでなく、ＲＳＳＩ回路１２１の出力を用いると効果的である。但し、ＭＢ−ＯＦＤＭの様に信号の帯域幅が２５６ＭＨｚと非常に大きい場合、リミッタアンプの帯域もそれに伴い広くする必要がある。従って、アンプ自身とそれを用いているＲＳＳＩ回路全体の消費電力が大きくなるという問題点が生じる。
【００１９】
一つの解決方法としては、ＬＮＡ及びＶＧＡのアンプを用いてＲＳＳＩ回路を構成することで、ＲＳＳＩ回路専用にリミットアンプを追加しなくても済む方法が考えられる。但し、LNAやVGAはそれぞれの受信特性を最適にする為に設計される為、必ずしも、図９の様にアンプを分割できる訳ではない。
【００２０】
本発明の課題は、ＲＳＳＩ回路の消費電力を抑制できる無線受信装置を提供することである。
【課題を解決するための手段】
【００２１】
本発明の無線受信装置は、少なくともアンテナで受信した電波の受信信号を増幅する増幅器を有する信号処理ユニットと、該信号処理ユニットの出力信号をＡ／Ｄ変換するＡ／Ｄコンバータと、前記増幅後の信号の大きさを示す信号を出力するＲＳＳＩ回路と、該ＲＳＳＩ回路の出力と前記Ａ／Ｄコンバータの出力を入力して、前記信号処理ユニットのゲイン調整を行うＡＧＣ信号生成部とを有する無線受信装置であって、前記Ａ／Ｄコンバータの出力を入力して復調を行うことで受信信号フレームのペイロード長を取得し、該ペイロード長に基づいて次の受信信号フレームの先頭が受信されるまでの時間である第１の時間を算出して出力する復調手段と、該第１の時間を入力して、前記ＲＳＳＩ回路をＯＮ／ＯＦＦ制御する制御手段とを有する。
【００２２】
上記構成では、ＲＳＳＩ回路をＯＮ／ＯＦＦ間欠動作させることになり、ＲＳＳＩ回路をＯＦＦ状態にする時間帯もあることから、ＲＳＳＩ回路を常にＯＮ状態にしている場合に比べて、ＲＳＳＩ回路の消費電力を抑制できる。
【００２３】
上記無線受信装置において、例えば、前記受信信号フレームは、プリアンブル部とヘッダ部とペイロード部とから成り、前記復調部は前記ヘッダ部を復調することで前記ペイロード長を取得し、前記制御部は、予め所定の第２の時間が設定されている第１のカウンタと、前記入力される第１の時間が設定されて起動し、オーバーフローすると前記ＲＳＳＩ回路と前記第１のカウンタを起動する第２のカウンタとを有し、前記第１のカウンタはオーバーフローすると前記ＲＳＳＩ回路を停止させる。
【００２４】
例えば、前記第２の時間は、前記プリアンブル部又は該プリアンブル内のパケット／フレーム同期シーケンスのデータ長に応じた時間である。
ＲＳＳＩ回路を動作させる必要があるのは、プリアンブル部（特にそのパケット／フレーム同期シーケンス）受信動作時（フレーム全体に比べれば非常に短い時間）だけであるので、このときだけＲＳＳＩ回路をＯＮ状態にするように制御することで、ＲＳＳＩ回路の消費電力を大幅に抑制できる。
【発明の効果】
【００２５】
本発明の無線受信装置によれば、そのRSSI回路の低消費電力化が可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本例の無線機の受信系の構成ブロック図である。尚、これは無線受信装置の構成と言っても良い。
【００２７】
図示の構成例において、アンテナ１で受信した電波の微弱信号を入力するＲＦＩＣ１０は、ＬＮＡ１１、Ｍｉｘｅｒ１２、ＬＰＦ１３、ＶＧＡ１４、ＲＳＳＩ回路１５、及びカウンタユニット１６を有する。これら各構成のうち、ＬＮＡ１１、Ｍｉｘｅｒ１２、ＬＰＦ１３、ＶＧＡ１４、及びＲＳＳＩ回路１５は、上述した従来技術の図５、図８に示すＬＮＡ１０１、Ｍｉｘｅｒ１０２、ＬＰＦ１０３、ＶＧＡ１０４、及びＲＳＳＩ回路１２１と略同様であってよいので、ここではその説明は省略する。
【００２８】
また、ＢＢＩＣ２０は、Ａ／Ｄコンバータ２１、ＡＧＣ信号生成部２２、及び復調器２３を有する。これら各構成のうち、Ａ／Ｄコンバータ２１及びＡＧＣ信号生成部２２は、上述した従来技術の図５等に示すＡ／Ｄコンバータ１１１、ＡＧＣ信号生成部１１２と略同様であってよいので、ここではその説明は省略する。
【００２９】
上述したように、従来の構成と比較した場合、ＲＦＩＣ１０には新たな構成としてカウンタユニット１６が追加されており、ＢＢＩＣ２０には新たな構成として復調器２３が追加されている。そして、カウンタユニット１６には復調器２３の出力が入力しており、カウンタユニット１６の出力はＲＳＳＩ回路１５に入力している。
【００３０】
ここで、受信信号（パケット）におけるペイロード（後述するＰＳＤＵ３３）の情報は、ヘッダ（後述するＰＬＣＰヘッダ３２）に入っている為、ヘッダをベースバンドIC（ＢＢＩＣ２０）側の復調器２３で復調した時に、このペイロード情報（ペイロードのデータ長等）を取得できる。
【００３１】
すなわち、まず、復調器２３にはＡ／Ｄコンバータ２１の出力が入力しており、復調器２３は、上記ヘッダ（後述するＰＬＣＰヘッダ３２）の復調を行うことで、ヘッダの情報
を得る。このヘッダ情報には、データレートや上記ペイロード（後述するＰＳＤＵ３３）のデータ長等の情報が含まれているので、復調器２３は、更にこれらの情報に基づいて、次のパケットの先頭（プリアンブル部）が受信されるまでの時間を計算して、この計算結果をカウンタユニット１６へ出力してカウンタユニット１６を起動する（詳しくは、後述するように、計算結果をカウンタ１６ｂにセットしてカウンタ１６ｂを起動する）。これにより、カウンタユニット１６が後述する動作を行うことで、ＲＳＳＩ回路１５の起動、停止が制御される。これにより、ＲＳＳＩ回路１５はＯＮ／ＯＦＦ間欠動作し、常にＯＮ状態である場合に比べて消費電力が少なくて済む。更に、後述する様に、ＲＳＳＩ回路１５のＯＮ時間帯はＯＦＦ時間帯に比べて非常に短いので、消費電力の抑制効果は非常に大きなものとなる。
【００３２】
尚、上記「次のパケットの先頭（プリアンブル部）が受信されるまでの時間」の計算式は、例えば以下の通りである。
｛データ長［ｂｉｔｓ］＋ＦＣＳ（３２ｂｉｔ）＋Ｔａｉｌ  ｂｉｔ（６ｂｉｔ）｝／データレート［ｂｐｓ］＋ＭＩＦＳ（２μｓ）
尚、上記計算式における除算結果は、３１２．５ｎｓの整数倍になるように切り上げられる。
【００３３】
また、上述したことより、本例の復調器２３は、単なる復調器ではなく、演算処理機能も備えられており、特に図示しないが、ＣＰＵ等の演算処理ユニットも備えている。そして、このＣＰＵ等が、例えば内蔵のメモリ等に予め記憶してある所定のアプリケーションプログラムを実行することにより、上記ヘッダ情報を取得して上記計算式の計算を実行する等の処理を実現する。
【００３４】
上述した受信信号（パケット）について、以下、詳しく説明する。尚、ここでは、ＭＢ−ＯＦＤＭの仕様を例にして説明するものとする。
図２（ａ）は、ＭＢ−ＯＦＤＭ仕様における標準データフレーム構成を示す図である。
【００３５】
図示の通り、標準データフレームは、大きく分けて３つの部分から構成される。すなわち、１つのフレーム３０は、ＰＬＣＰプリアンブル３１、ＰＬＣＰヘッダ３２、ＰＳＤＵ３３から構成される。
【００３６】
まず、先頭にはＰＬＣＰ（Physical Layer Convergence Protocol）プリアンブル３１と呼ばれる信号が存在する。このＰＬＣＰプリアンブル３１は、図２（ｂ）に示すように、パケットの同期即ちパケットの有無を確認する為のシンボル同期、フレーム同期に必要なシンボル群であるパケット／フレーム同期シーケンス３１ａと、無線通信路の状態の推定を行う為に必要なシンボル群であるチャネル推定シーケンス３１ｂから構成される。
【００３７】
次のＰＬＣＰヘッダ３２は、受信機がデータ本体であるＰＳＤＵ（PLCP Service Data Unit）３３をデコードするために必要な情報（PHY及びMACの両方に関する情報）が付加されている。この情報には、上記の通り、通信のデータレート（ＭＢ−ＯＦＤＭでは５３．３Ｍｂｐｓから４８０Ｍｂｐｓまでデータレートが可変である）や、フレームのペイロードの長さ（尚、データの大きさをペイロード長という）等の情報が含まれている。最後のＰＳＤＵ３３はデータ本体であり、当然、そのデータ量は可変である。
【００３８】
ＭＢ−ＯＦＤＭのプリアンブルには標準モードと短いバーストモードの二種類があるが、通常は標準モードを用いる。
ＰＬＣＰプリアンブル３１は、前述の様に、パケット／フレーム同期シーケンス３１ａと、チャネル推定シーケンス３１ｂの２つの異なった部分に分割する事ができる。
【００３９】
受信機のゲインは、チャネル推定シーケンス３１ｂの前までには決定しなければならず、また始めにパケット同期をとる際にもゲインコントロールがかかってない状態では、同期をとる事は難しい。但し、パケット同期の何シンボル内でゲインコントロールをかける必要があるかは周波数ホッピングの条件によっても変化する為、ここではチャネル推定シーケンス３１ｂの前までにＡＧＣをかける必要があると仮定して説明する。
【００４０】
パケットの先頭からチャネル推定シーケンス３１ｂの前までは凡そ７μｓ（マイクロセカンド）かかる（パケット／フレーム同期シーケンス３１ａは、２３シンボルありＭＢ−ＯＦＤＭでは１シンボル３１２．５ｎｓ（ナノセカンド）である為、約７μｓと計算できる）。
【００４１】
図３に、パケットの各部の受信処理に掛かる時間の一例を示す。この時間は基本的にはデータ長や伝送速度に応じたものとなる。
図示の例では、ＰＬＣＰプリアンブル３１は９．３７５μｓ、ＰＬＣＰヘッダ３２は３．７５μｓ掛かることになる。上記の例では、パケット／フレーム同期シーケンス３１ａは7usであるので、チャネル推定シーケンス３１ｂは２．３７５μｓ（９．３７５μｓ−７μｓ）掛かることになる。ＰＳＤＵ３３のデータ長は可変であるので、各パケット毎に異なるものであり、その受信処理に掛かる時間は、図示の例では０〜６２８μｓとなる。また、各パケット間の間隔（ＭＩＦＳ）は、最小で２μｓであるが、ここでは２μｓ固定とする。
【００４２】
上記の例では、ＲＳＳＩ回路１５とＡＧＣ信号生成部２２を動作させてＡ／Ｄコンバータ２１に入力される電圧を調整する時間の、パケット受信動作を行う時間全体に対する割合は、ＰＳＤＵ３３（ペイロード）が最長（４０９５byte）で伝送速度が最低（５３Mbps）の場合においては、７μｓ／６００μｓ以上と、非常に小さいことが分かる。
【００４３】
以上のことから、パケット全体の受信動作に掛かる時間と比較すると、ＲＳＳＩ回路１５を動作させる必要のある時間はごく一部である事が分かる。
これより、本例では、ＲＳＳＩ回路１５の消費電力を抑える為に、プリアンブルの期間（その中でも特にパケット／フレーム同期シーケンス３１ａの期間）のみＲＳＳＩ回路１５を動作状態（ＯＮ状態）とし、その他の時間はスタンバイ状態又は停止状態（ＯＦＦ状態）にするという間欠動作を行うように、ＲＳＳＩ回路１５をＯＮ／ＯＦＦ制御するものであり、その為に、上記新たな構成（復調器２３及びカウンタユニット１６）を用いている。
【００４４】
以下、上記復調器２３及びカウンタユニット１６を用いたＲＳＳＩ回路１５のＯＮ／ＯＦＦ制御動作について、具体的に説明する。
図４（ａ）に、カウンタユニット１６の詳細構成例を示す。図示の通り、カウンタユニット１６は、２つのカウンタユニット１６ａ、１６ｂより成る。
【００４５】
カウンタユニット１６ａの設定値は固定であり、上記ＭＢ−ＯＦＤＭの例においては上記ＰＬＣＰプリアンブル３１のパケット／フレーム同期シーケンス３１ａに対応する時間長（上記例では７μｓ）が予め設定されている。一方、カウンタユニット１６ｂの設定値は可変であり、復調器２３がその都度設定する。
【００４６】
図４（ｂ）は、上記ＭＢ−ＯＦＤＭの例にした場合の上記カウンタユニット１６ａ、１６ｂの動作タイミングチャート図である。
以下、図４（ｂ）も参照しながら、図４（ａ）に示す構成の動作について説明する。
【００４７】
まず、復調器２３は、既に述べた通り、各パケットが入力される毎に、そのＰＬＣＰヘ
ッダ３２の復調を行うことでヘッダの情報を得て、これに基づいて、次のパケットの先頭が受信されるまでの時間（ＰＳＤＵ３３＋ＭＩＦＳ）を計算して、この計算結果をカウンタユニット１６ｂにセットし、カウンタユニット１６ｂを起動する。これよりカウンタユニット１６ｂはカウント動作を開始し、設定値までカウントすると（オーバーフローすると）、カウンタユニット１６ａ及びＲＳＳＩ回路１５に対して起動信号を送信する。この起動信号は例えばリップルキャリー信号を利用するものである。これより、図４（ｂ）に示すように、ＲＳＳＩ回路１５が起動すると共に、カウンタユニット１６ａがカウント動作を開始する。
【００４８】
そして、カウンタユニット１６ａは、オーバーフローすると、ＲＳＳＩ回路１５に対して停止信号を送信する。この停止信号は例えばリップルキャリー信号を利用するものである。これにより、ＲＳＳＩ回路１５は停止する。そして、図４（ｂ）に示す通り、次のパケットにおいて上記カウンタユニット１６ｂが起動信号を送信するまでの間、ＲＳＳＩ回路１５は停止状態となっている。
【００４９】
この様な動作により、ＲＳＳＩ回路１５は、図４（ｂ）に示すように、パケット／フレーム同期シーケンス３１ａの時間長（上記例では７μｓ）の間だけＯＮ状態となっており、それ以外はＯＦＦ状態となっているので、ＲＳＳＩ回路１５の消費電力を大幅に抑制できる。
【００５０】
尚、ＲＳＳＩ回路１５は、初期状態ではＯＮ状態となっている（受信機の起動と共に起動する）。この為、図４（ｂ）に示す最初のパケット受信の際には、ずっとＯＮ状態となっているが、それ以降は、上記の通り、パケット／フレーム同期シーケンス３１ａの時間長（上記例では7us）の間だけＯＮ状態となっている。
【００５１】
尚、停止状態ではなく、スタンバイ状態としてもよい。
【図面の簡単な説明】
【００５２】
【図１】本例の無線受信機のブロック構成図である。
【図２】（ａ）はＭＢ−ＯＦＤＭ仕様における標準データフレーム構成、（ｂ）はそのＰＬＣＰプリアンブルのデータ構成例である。
【図３】パケットの各部の受信処理に掛かる時間の一例を示す。
【図４】（ａ）はカウンタユニットの詳細構成例、（ｂ）はその動作タイミングチャート図である。
【図５】従来の一般的な無線機の受信系の構成ブロック図である。
【図６】Ａ／Ｄコンバータの入力部における入力信号と、Ａ／Ｄコンバータの入力信号範囲及びＬＳＢの関係を記載した概念図である。
【図７】ＯＦＤＭ信号の一例を示す図である。
【図８】ＲＳＳＩ回路を備える無線受信機の構成ブロック図である。
【図９】ＲＳＳＩ回路の構成例である。
【図１０】ＲＳＳＩ回路の入力電力と出力電圧の関係を示す図である。
【符号の説明】
【００５３】
１  アンテナ
１０  ＲＦＩＣ
１１  ＬＮＡ
１２  Ｍｉｘｅｒ
１３  ＬＰＦ
１４  ＶＧＡ
１５  ＲＳＳＩ回路
１６  カウンタユニット
２０  ＢＢＩＣ
２１  Ａ／Ｄコンバータ
２２  ＡＧＣ信号生成部
２３  復調器
３０  フレーム
３１  ＰＬＣＰプリアンブル
３１ａ  パケット／フレーム同期シーケンス
３１ｂ  チャネル推定シーケンス
３２  ＰＬＣＰヘッダ
３３  ＰＳＤＵ
【図１】
2009005112.tif 000003
【図２】
2009005112.tif 000004
【図３】
2009005112.tif 000005
【図４】
2009005112.tif 000006
【図５】
2009005112.tif 000007
【図６】
2009005112.tif 000008
【図７】
2009005112.tif 000009
【図８】
2009005112.tif 000010
【図９】
2009005112.tif 000011
【図１０】
2009005112.tif 000012