(57)【要約】【課題】ＡＤ変換時のＳＮＲを悪化させることなく消費電力の低減を可能にする。【解決手段】縦続接続された複数の積分回路１１０、１１１を構成要素として含むデルタシグマ変調器において、複数の積分回路１１０、１１１に異なる電源電圧ＶＤＤ１、ＶＤＤ２を供給する複数の電源端子７０１、７０２を設け、電源電圧の大きさがＳＮＲに大きい影響を与える前段の積分回路１１０には高い電源電圧ＶＤＤ１を供給し、電源電圧の大きさがＳＮＲに大きな影響を与えない後段の積分回路１１１には低い電源電圧ＶＤＤ２を供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
積分回路と、前記積分回路の出力を量子化する量子化器とを含み、前記量子化器の出力が前記積分回路の入力側に帰還されるデルタシグマ変調器であって、
前記積分回路に第１の動作電源電圧を供給する第１の電源端子と、前記量子化器に前記第１の動作電源電圧より低い第２の動作電源電圧を供給する第２の電源端子とを備えたデルタシグマ変調器。
【請求項２】
前記積分回路は前記第１の動作電源電圧が供給される演算増幅器を含み、前記量子化器は前記第２の動作電源電圧が供給されるコンパレータを含む請求項１記載のデルタシグマ変調器。
【請求項３】
前記積分回路は、キャパシタと、前記キャパシタへの充放電電流を断続するスイッチと、前記第１の動作電源電圧が供給されて前記スイッチを駆動する駆動回路とを含み、前記量子化器は前記第２の動作電源電圧が供給されるコンパレータを含む請求項１記載のデルタシグマ変調器。
【請求項４】
前記積分回路は前記第１の動作電源電圧が供給される演算増幅器と、キャパシタと、前記キャパシタへの充放電電流を断続するスイッチと、前記第１の動作電源電圧が供給されて前記スイッチを駆動する駆動回路とを含み、前記量子化器は前記第２の動作電源電圧が供給されるコンパレータを含む請求項１記載のデルタシグマ変調器。
【請求項５】
前記量子化器の出力端から前記積分回路の入力側への帰還経路に前記量子化器の出力を入力として前記積分回路に入力する帰還参照電圧を生成するＤＡ変換器が設けられている請求項１記載のデルタシグマ変調器。
【請求項６】
前記帰還参照電圧は、前記第１の電源端子に供給される電源電圧をもとに生成される請求項５記載のデルタシグマ変調器。
【請求項７】
前記駆動回路は、前記第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、前記第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することを特徴とする請求項３記載のデルタシグマ変調器。
【請求項８】
前記駆動回路は、前記第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、前記第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することを特徴とする請求項４記載のデルタシグマ変調器。
【請求項９】
第１の積分回路と、前記第１の積分回路の出力を積分する第２の積分回路と、前記第２の積分回路の出力を量子化する量子化器とを含み、前記量子化器の出力が前記第１の積分回路の入力側に帰還されるデルタシグマ変調器であって、
前記第１の積分回路に第１の動作電源電圧を供給する第１の電源端子と、前記第２の積分回路に前記第１の動作電源電圧より低い第２の動作電源電圧を供給する第２の電源端子とを備えたデルタシグマ変調器。
【請求項１０】
前記量子化器に前記第２の電源端子から前記第２の動作電源電圧が供給される請求項９記載のデルタシグマ変調器。
【請求項１１】
前記第１の積分回路は前記第１の動作電源電圧が供給される第１の演算増幅器を含み、前記第２の積分回路は前記第２の動作電源電圧が供給される第２の演算増幅器を含む請求項９記載のデルタシグマ変調器。
【請求項１２】
前記第１の積分回路は、第１のキャパシタと、前記第１のキャパシタへの充放電電流を断続する第１のスイッチと、前記第１の動作電源電圧が供給されて前記第１のスイッチを駆動する第１の駆動回路とを含み、前記第２の積分回路は、第２のキャパシタと、前記第２のキャパシタへの充放電電流を断続する第２のスイッチと、前記第２の動作電源電圧が供給されて前記第２のスイッチを駆動する第２の駆動回路とを含む請求項９記載のデルタシグマ変調器。
【請求項１３】
前記第１の積分回路は、前記第１の動作電源電圧が供給される第１の演算増幅器と、第１のキャパシタと、前記第１のキャパシタへの充放電電流を断続する第１のスイッチと、前記第１の動作電源電圧が供給されて前記第１のスイッチを駆動する第１の駆動回路とを含み、前記第２の積分回路は、前記第２の動作電源電圧が供給される第２の演算増幅器と、第２のキャパシタと、前記第２のキャパシタへの充放電電流を断続する第２のスイッチと、前記第２の動作電源電圧が供給されて前記第２のスイッチを駆動する第２の駆動回路とを含む請求項９記載のデルタシグマ変調器。
【請求項１４】
前記量子化器の出力端から前記第１および第２の積分回路の入力側への帰還経路に前記量子化器の出力を入力として前記第１および第２の積分回路に入力する帰還参照電圧を生成するＤＡ変換器が設けられている請求項９記載のデルタシグマ変調器。
【請求項１５】
前記帰還参照電圧は、前記第１の電源端子に供給される電源電圧をもとに生成される請求項１４記載のデルタシグマ変調器。
【請求項１６】
前記量子化器の出力端から前記第１および第２の積分回路の入力側への帰還経路に前記量子化器の出力を入力として前記第１および第２の積分回路に入力する第１および第２の帰還参照電圧をそれぞれ生成する第１および第２のＤＡ変換器が設けられている請求項９記載のデルタシグマ変調器。
【請求項１７】
前記第１および第２の帰還参照電圧は、前記第１および第２の電源端子に供給される電源電圧をもとにそれぞれ生成される請求項１６記載のデルタシグマ変調器。
【請求項１８】
前記第１の駆動回路は、前記第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、前記第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することを特徴とする請求項１２記載のデルタシグマ変調器。
【請求項１９】
前記第１の駆動回路は、前記第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、前記第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することを特徴とする請求項１３記載のデルタシグマ変調器。
【請求項２０】
第１の積分回路と、前記第１の積分回路の出力を量子化する第１の量子化器とを含み、前記第１の量子化器の出力が前記第１の積分回路の入力側に帰還される初段のデルタシグマ変調型量子化ループと、
前記初段のデルタシグマ変調型量子化ループに対して縦続接続され、第２の積分回路と、前記第２の積分回路の出力を量子化する第２の量子化器とを含み、前記第２の量子化器の出力が前記第２の積分回路の入力側に帰還される次段のデルタシグマ変調型量子化ループと、
前記初段のデルタシグマ変調型量子化ループの出力と前記次段のデルタシグマ変調型量子化ループの出力とを入力として前記初段のデルタシグマ変調型量子化ループの出力に含まれるノイズを除去するノイズ除去回路とを備えたデルタシグマ変調器であって、
前記第１の積分回路に第１の動作電源電圧を供給する第１の電源端子と、前記第２の積分回路に前記第１の動作電源電圧より低い第２の動作電源電圧を供給する第２の電源端子とを備えたデルタシグマ変調器。
【請求項２１】
前記第１および第２の量子化器に前記第２の電源端子から前記第２の動作電源電圧が供給される請求項２０記載のデルタシグマ変調器。
【請求項２２】
前記第１の積分回路は前記第１の動作電源電圧が供給される第１の演算増幅器を含み、前記第２の積分回路は前記第２の動作電源電圧が供給される第２の演算増幅器を含む請求項２０記載のデルタシグマ変調器。
【請求項２３】
前記第１の積分回路は、第１のキャパシタと、前記第１のキャパシタへの充放電電流を断続する第１のスイッチと、前記第１の動作電源電圧が供給されて前記第１のスイッチを駆動する第１の駆動回路とを含み、前記第２の積分回路は、第２のキャパシタと、前記第２のキャパシタへの充放電電流を断続する第２のスイッチと、前記第２の動作電源電圧が供給されて前記第２のスイッチを駆動する第２の駆動回路とを含む請求項２０記載のデルタシグマ変調器。
【請求項２４】
前記第１の積分回路は、前記第１の動作電源電圧が供給される第１の演算増幅器と、第１のキャパシタと、前記第１のキャパシタへの充放電電流を断続する第１のスイッチと、前記第１の動作電源電圧が供給されて前記第１のスイッチを駆動する第１の駆動回路とを含み、前記第２の積分回路は、前記第２の動作電源電圧が供給される第２の演算増幅器と、第２のキャパシタと、前記第２のキャパシタへの充放電電流を断続する第２のスイッチと、前記第２の動作電源電圧が供給されて前記第２のスイッチを駆動する第２の駆動回路とを含む請求項２０記載のデルタシグマ変調器。
【請求項２５】
前記第１の量子化器の出力端から前記第１の積分回路の入力側への帰還経路に前記第１の量子化器の出力を入力として前記第１の積分回路に入力する第１の帰還参照電圧を生成する第１のＤＡ変換器が設けられ、前記第２の量子化器の出力端から前記第２の積分回路の入力側への帰還経路に前記第２の量子化器の出力を入力として前記第２の積分回路に入力する第２の帰還参照電圧を生成する第２のＤＡ変換器が設けられている請求項２０記載のデルタシグマ変調器。
【請求項２６】
前記第１および第２の帰還参照電圧は、前記第１および第２の電源端子に供給される電源電圧をもとにそれぞれ生成される請求項２５記載のデルタシグマ変調器。
【請求項２７】
前記第１の駆動回路は、前記第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、前記第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することを特徴とする請求項２３記載のデルタシグマ変調器。
【請求項２８】
前記第１の駆動回路は、前記第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、前記第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することを特徴とする請求項２４記載のデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦続接続された積分回路と量子化器とを構成要素に含むデルタシグマ変調器において、前段の積分回路に接続する第１の電源端子と後段の量子化器に接続する第２の電源端子とを備えることにより、ＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）を悪化させることなく消費電力の低減を可能にしたデルタシグマ変調器に関するものである。
【０００２】
また、本発明は、縦続接続された第１の積分回路と第２の積分回路とを構成要素に含むデルタシグマ変調器において、前段の第１の積分回路に接続する第１の電源端子と後段の第２の積分回路に接続する第２の電源端子とを備えることにより、ＳＮＲを悪化させることなく消費電力の低減を可能にしたデルタシグマ変調器に関するものである。
【０００３】
さらに、本発明は、縦続接続された複数段のデルタシグマ変調型量子化ループを有するデルタシグマ変調器において、初段のデルタシグマ変調型量子化ループを構成する第１の積分回路に接続する第１の電源端子と、次段以降のデルタシグマ変調型量子化ループを構成する第２の積分回路に接続する第２の電源端子を備えることにより、ＳＮＲを悪化させることなく消費電力の低減を可能にしたデルタシグマ変調器に関するものである。
【背景技術】
【０００４】
従来より、デルタシグマ変調器を用いたシステムが知られており、デジタル・オーディオ機器向けのＡＤ変換器などに使用されている。特にポータブル機器に使用する場合においては、低消費電力が重要とされている。
【０００５】
従来、しばしばデルタシグマ型ＡＤ変換器と称せられるオーバーサンプリング型ＡＤ変換器は周知となっている。デルタシグマ型ＡＤ変換器は、アナログ信号を極めて高いオーバーサンプリング・レートでデジタル化すると同時に、ノイズを高い周波数領域へ押しやるノイズシェーピングを遂行し、ノイズシェーピング後にデジタルフィルタ処理を行う。これによって、デルタシグマ型ＡＤ変換器は、デルタシグマ変調器の量子化出力よりも高い有効分解能を実現できる。その後、デシメーションを用いて有効サンプリングレートがナイキスト・レートに戻される。
【０００６】
ノイズシェーピングとは、デルタシグマ変調による、微分積分動作によって、原信号の周波数特性は変更することなく、均一なレベルで周波数分布している量子化ノイズのレベルを、原信号が存在する低周波帯域で下げ、代わりにサンプリング周波数が存在する高周波帯域で上げることをいう。
【０００７】
ノイズシェーピングの効果は、デルタシグマ変調の次数が高いほど、つまりデルタシグマ変調器を構成する積分器の段数が多いほど、大きくなるものであり、１次のデルタシグマ変調器よりは２次のデルタシグマ変調器の方が、ノイズシェーピングの効果は高くなる。
【０００８】
図１３に、従来例として、単一ループ型の２次デルタシグマ変調器の構成を示す。このデルタシグマ変調器１は、第１および第２の積分回路１０、１１と、増幅率ａ１の増幅器２０、２１と、増幅率ａ２の増幅器２２と、量子化器２と、加減算器３、４と、ＤＡ変換器３０、３１と、から構成されている。また、このデルタシグマ変調器１は、電源端子６００から電源電圧ＶＤＤ１が供給されて動作する。
【０００９】
第１の積分回路１０は、アナログ入力信号Ａｉｎを増幅器２０に通した信号から、ＤＡ変換器３０から生成された帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器２１に通した信号を加減算器３で減じた信号を入力とする。
【００１０】
第２の積分回路１１は、第１の積分回路１０の出力から、ＤＡ変換器３１から生成された帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器２２に通した信号を加減算器４で減じた信号を入力とする。
【００１１】
量子化器２は、第２の積分回路１１の出力を１ビットデジタル出力信号Ｄｏｕｔに量子化する。
【００１２】
ＤＡ変換器３０、３１は、量子化器２の１ビットデジタル出力信号Ｄｏｕｔから上記帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を生成する。
【００１３】
また、通常、デルタシグマ変調器１の１ビットデジタル出力信号Ｄｏｕｔは、デジタルフィルタ回路に入力されて必要な信号帯域が取り出される。このデルタシグマ変調器１は、ＡＤ変換器を構成する。
【００１４】
この結果、デルタシグマ変調器１のデジタル出力信号Ｄｏｕｔは、デジタルフルスケール値＝１となるように正規化すると、以下の伝達関数で表すことができる。
【００１５】
【数１】
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このとき、デジタルフルスケール値は、アナログ値の電圧±Ｖｒ１に相当する。Ｑは量子化器２で発生する量子化ノイズを示している。
【００１６】
つぎに、図１３のデルタシグマ変調器１を実現するための具体的な回路構成を図１４を参照しながら説明する。
【００１７】
図１４は、スイッチトキャパシタ回路を使用した単一ループ型の２次デルタシグマ変調器１０１の具体的な回路構成例を示す回路図である。図１３の第１および第２の積分回路１０，１１と、ＤＡ変換器３０、３１と、加減算器３，４とは、図１４におけるスイッチ４１〜５２、６１〜７２と、キャパシタＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４と、演算増幅器６，７と、バッファ５、８とから構成されるスイッチトキャパシタ回路により構成される。ＶＤＤ１は２次デルタシグマ変調器１０１に供給される電源電圧である。６０１は電源端子である。
【００１８】
アナログ入力信号Ａｉｎは、基準電圧Ｖｒ１を用い、コンデンサＣ１１とコンデンサＣ１４との間の充放電を利用して演算増幅器６により積分される。
【００１９】
また、帰還信号については以下のように処理される。デジタル出力信号Ｄｏｕｔがバッファ回路５によりデジタル信号Ｓ１ｐ、Ｓ１ｎに変換される。そして、このデジタル信号Ｓ１ｐ、Ｓ１ｎのレベルに応じてスイッチ４６、５０をオンオフさせることにより、基準電圧Ｖｒ１および０電圧を用いたＤＡ変換が行われる。そして、ＤＡ変換された電圧がコンデンサＣ１２とコンデンサＣ１３との間の充放電を利用して演算増幅器６により積分される。
【００２０】
このようにして第１の積分回路１０およびＤＡ変換器３０が構成される。図１３で示した増幅器２０の増幅率ａ１は容量比Ｃ１１／Ｃ１４に相当し、増幅器２１の増幅率ａ１は容量比Ｃ１２／Ｃ１４および容量比Ｃ１１３／Ｃ１４に相当する。
【００２１】
次に、演算増幅器６の出力信号は、基準電圧Ｖｒ１を用い、コンデンサＣ２１とコンデンサＣ２４との間の充放電を利用して演算増幅器７により積分される。
【００２２】
また、帰還信号については以下のように処理される。デジタル出力信号Ｄｏｕｔがバッファ回路５によりデジタル信号Ｓ１ｐ、Ｓ１ｎに変換される。そして、このデジタル信号Ｓ１ｐ、Ｓ１ｎのレベルに応じてスイッチ６６、７０をオンオフさせることにより、基準電圧Ｖｒ１および０電圧を用いたＤＡ変換が行われる。そして、ＤＡ変換された電圧がコンデンサＣ２２とコンデンサＣ２３との間の充放電を利用して演算増幅器７により積分される。
【００２３】
このようにして、第２の積分回路１１およびＤＡ変換器３１が構成される。図１３で示した増幅器２２の増幅率ａ２は容量比Ｃ２２／Ｃ２４および容量比Ｃ２３／Ｃ２４に相当する。
【００２４】
演算増幅器７の出力信号は、コンパレータ１２により量子化され、１ビットデジタル信号Ｄｏｕｔとして出力される。このコンパレータ１２は図１３の量子化器２に相当する。
【００２５】
バッファ回路５は、デルタシグマ変調器１０１の１ビットデジタル出力信号Ｄｏｕｔと同位相および逆位相のデジタル信号Ｓ１ｐ、Ｓ１ｎを出力する。スイッチ４６、６６は、デジタル信号Ｓ１ｎによってオンオフ制御される。スイッチ５０、７０は、デジタル信号Ｓ１ｐによってスイッチ４６、６６とは逆にオンオフ制御される。
【００２６】
バッファ回路８は、スイッチトキャパシタ回路の制御クロックを入力とし、制御クロックと同位相および逆位相のデジタル信号φ１ｐ、φ１ｎを出力する。スイッチ４１、４４、４５、４８、５１、５２、６１、６４、６５、６８、７１、７２はデジタル信号φ１ｐによってオンオフ制御される。スイッチ４２、４３、４７、４９、６２、６３、６７、６９はデジタル信号φ１ｎによってスイッチ４１、４４、４５、４８、５１、５２、６１、６４、６５、６８、７１、７２とは逆にオンオフ制御される。
【００２７】
バッファ回路５は、図１５に示したように、Ｐチャネルトランジスタ８１ＡとＮチャネルトランジスタ８２ＡとからなるインバータＩＮ１、Ｐチャネルトランジスタ８１ＢとＮチャネルトランジスタ８２ＢとからなるインバータＩＮ２、およびＰチャネルトランジスタ８１ＣとＮチャネルトランジスタ８２ＣとからなるインバータＩＮ３で構成されている。入力端子ＩＮに入力された信号と同位相の信号を出力端子ＯＵＴｐから出力し、入力端子ＩＮに入力された信号とは逆位相の信号を出力端子ＯＵＴｎから出力する。
【００２８】
バッファ回路８はバッファ回路５と同様の構成を有している。
【００２９】
各スイッチ４１〜５２、６１〜７２は、例えば図１６に示すＮチャネルトランジスタ８３で構成され、ゲートに入力される信号ＣＬＫ（クロック）のタイミングで、信号を断続（ＯＮ／ＯＦＦ）させる。信号ＣＬＫは、バッファ回路５、８から供給される。
【００３０】
演算増幅器６，７およびコンパレータ１２を実現する回路例を図１７に示す。これらの回路は、Ｐチャネルトランジスタ８４Ａ〜８４ＣおよびＮチャネルトランジスタ８５Ａ，８５Ｂと、電流源８６Ａ、８６Ｂとで構成されている。
【００３１】
また、基準電圧Ｖｒ１は、例えば図１８に示すように、電源電圧ＶＤＤ１を抵抗４０５Ａ、４０５Ｂで分割し、演算増幅器４０６で増幅するなどして供給される。
【００３２】
以上のように、図１３に示したデルタシグマ変調器は、スイッチトキャパシタ回路で構成される。
【特許文献１】特開平６−２８３９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００３３】
ＣＭＯＳ回路の微細化が０．３５μｍから０．１８μｍ、０．１３μｍへと進み、動作電圧も３．３Ｖから１．８Ｖ、１．２Ｖへと低減している。また、デルタシグマ変調器の消費電力を低減させるためには、可能な限り電源電圧を低くしてデルタシグマ変調器を動作させることが有効である。
【００３４】
しかし、電源電圧を低くしてデルタシグマ変調器を動作させた場合、回路のダイナミックレンジが狭くなるため、入力信号振幅および帰還参照電圧も同時に小さくする必要がある。その結果、ＡＤ変換時のＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）が劣化してしまう。さらに、スイッチトキャパシタ回路のＭＯＳスイッチを駆動する電圧も下がるため、スイッチのＯＮ抵抗が増え、スイッチのオン／オフが困難になるという問題もある。したがって、アナログ回路の電源電圧を下げることは容易ではない。
【００３５】
ここで、上記のスイッチのＯＮ抵抗について説明する。図１６のスイッチのＯＮ抵抗は、
Ｒon≒１/(μ*Cox*W/L*(Vgs-Vt))
で表すことができる。ここで、μ：移動度、Ｃox：ゲート酸化膜圧、Ｗ：ゲート幅、Ｌ：ゲート長、Ｖgs：ゲート・ソース間の駆動電圧、Ｖt：閾値である。したがって、電圧Vgsが小さくなると、ＯＮ抵抗Ｒonが高くなる。
【００３６】
０．１８μｍ以降の微細プロセスの中にも、外部インターフェース（Ｉ／Ｆ）のために、ゲート酸化膜厚を変えて３．３Ｖ動作を可能にしたトランジスタを混載している例が多い。そのため、デルタシグマ変調器などのアナログ回路には３．３Ｖのトランジスタを使用し、その後段に接続されるデジタルフィルタなどのデジタル回路のみを電源電圧を低く動作させ、消費電力を下げる方法などが開示されている（特開平６−２８３９８０号公報参照）。
【００３７】
本発明の目的は、ＡＤ変換の際のＳＮＲを悪化させることなく、消費電力を低減することができるデルタシグマ変調器を提供することを目的とする。
【課題を解決するための手段】
【００３８】
上記課題を解決するために、本発明の第１のデルタシグマ変調器は、積分回路と、積分回路の出力を量子化する量子化器とを含み、量子化器の出力が積分回路の入力側に帰還されるデルタシグマ変調器であって、
積分回路に第１の動作電源電圧を供給する第１の電源端子と、量子化器に第１の動作電源電圧より低い第２の動作電源電圧を供給する第２の電源端子とを備えている。
【００３９】
この構成によれば、ノイズが低減されておらず電源電圧の低下がＳＮＲに大きく影響を与える前段の積分回路には高い電源電圧を供給し、積分回路によるノイズシェーピングによってノイズがすでに低減されていて電源電圧の低下がＳＮＲにあまり影響を与えない後段の量子化器には低い電源電圧を供給することにより、全体としてＳＮＲを悪化させずに、消費電力を低減することが可能となる。
【００４０】
結局、前段の積分回路については、入力信号のノイズが減衰されていないので、高い電源電圧を供給することにより、入力信号振幅を小さくする必要をなくし、ＳＮＲの劣化を防止することができる。また、後段の量子化器については、ノイズシェーピングによって入力信号のノイズが減衰されるので、低い電源電圧を供給して消費電力を低減してもＳＮＲを悪化させることがない。したがって、全体としてＳＮＲを劣化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【００４１】
上記本発明の第１のデルタシグマ変調器においては、積分回路は第１の動作電源電圧が供給される演算増幅器を含み、量子化器は第２の動作電源電圧が供給されるコンパレータを含むことが好ましい。
【００４２】
また、上記本発明の第１のデルタシグマ変調器においては、積分回路は、キャパシタと、キャパシタへの充放電電流を断続するスイッチと、第１の動作電源電圧が供給されてスイッチを駆動する駆動回路とを含み、量子化器は第２の動作電源電圧が供給される演算増幅器を含んでいてもよい。上記の駆動回路としては、第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することが好ましい。
【００４３】
さらに、上記本発明の第１のデルタシグマ変調器においては、積分回路は第１の動作電源電圧が供給される演算増幅器と、キャパシタと、キャパシタへの充放電電流を断続するスイッチと、第１の動作電源電圧が供給されてスイッチを駆動する駆動回路とを含み、量子化器は第２の動作電源電圧が供給されるコンパレータを含んでいてもよい。上記の駆動回路としては、第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することが好ましい。
【００４４】
さらに、上記本発明の第１のデルタシグマ変調器においては、量子化器の出力端から積分回路の入力側への帰還経路に量子化器の出力を入力として積分回路に入力する帰還参照電圧を生成するＤＡ変換器が設けられていることが好ましい。上記の帰還参照電圧は、第１の電源端子に供給される電源電圧をもとに生成されることが好ましい。
【００４５】
本発明の第２のデルタシグマ変調器は、第１の積分回路と、第１の積分回路の出力を積分する第２の積分回路と、第２の積分回路の出力を量子化する量子化器とを含み、量子化器の出力が第１の積分回路の入力側に帰還されるデルタシグマ変調器であって、
第１の積分回路に第１の動作電源電圧を供給する第１の電源端子と、第２の積分回路に第１の動作電源電圧より低い第２の動作電源電圧を供給する第２の電源端子とを備えている。
【００４６】
この構成によれば、ノイズが低減されておらず電源電圧の低下がＳＮＲに大きく影響を与える前段の第１の積分回路には高い電源電圧を供給し、第１の積分回路によるノイズシェーピングによってノイズがすでに低減されていて電源電圧の低下がＳＮＲにあまり影響を与えない後段の第２の積分回路には低い電源電圧を供給することにより、全体としてＳＮＲを悪化させずに、消費電力を低減することが可能となる。
【００４７】
結局、前段の第１の積分回路については、入力信号のノイズが減衰されていないので、高い電源電圧を供給することにより、入力信号振幅を小さくする必要をなくし、ＳＮＲの劣化を防止することができる。また、後段の第２の積分回路については、前段の積分回路によるノイズシェーピングによって入力信号のノイズが減衰されているので、低い電源電圧を供給して消費電力を低減してもＳＮＲを悪化させることがない。したがって、全体としてＳＮＲを劣化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【００４８】
上記本発明の第２のデルタシグマ変調器においては、量子化器に第２の電源端子から第２の動作電源電圧が供給されることが好ましい。
【００４９】
また、上記本発明の第２のデルタシグマ変調器においては、第１の積分回路は第１の動作電源電圧が供給される第１の演算増幅器を含み、第２の積分回路は第２の動作電源電圧が供給される第２の演算増幅器を含むことが好ましい。
【００５０】
また、上記本発明の第２のデルタシグマ変調器においては、第１の積分回路は、第１のキャパシタと、第１のキャパシタへの充放電電流を断続する第１のスイッチと、第１の動作電源電圧が供給されて第１のスイッチを駆動する第１の駆動回路とを含み、第２の積分回路は、第２のキャパシタと、第２のキャパシタへの充放電電流を断続する第２のスイッチと、第２の動作電源電圧が供給されて第２のスイッチを駆動する第２の駆動回路とを含んでいてもよい。上記の第１の駆動回路は、第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することが好ましい。
【００５１】
さらに、上記本発明の第２のデルタシグマ変調器においては、第１の積分回路は、第１の動作電源電圧が供給される第１の演算増幅器と、第１のキャパシタと、第１のキャパシタへの充放電電流を断続する第１のスイッチと、第１の動作電源電圧が供給されて第１のスイッチを駆動する第１の駆動回路とを含み、第２の積分回路は、第２の動作電源電圧が供給される第２の演算増幅器と、第２のキャパシタと、第２のキャパシタへの充放電電流を断続する第２のスイッチと、第２の動作電源電圧が供給されて第２のスイッチを駆動する第２の駆動回路とを含んでいてもよい。上記の第１の駆動回路は、第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することが好ましい。
【００５２】
さらに、上記本発明の第２のデルタシグマ変調器においては、量子化器の出力端から第１および第２の積分回路の入力側への帰還経路に量子化器の出力を入力として第１および第２の積分回路に入力する帰還参照電圧を生成するＤＡ変換器が設けられていることが好ましい。上記の帰還参照電圧は、第１の電源端子に供給される電源電圧をもとに生成されることが好ましい。
【００５３】
さらに、上記本発明の第２のデルタシグマ変調器においては、量子化器の出力端から第１および第２の積分回路の入力側への帰還経路に量子化器の出力を入力として第１および第２の積分回路に入力する第１および第２の帰還参照電圧をそれぞれ生成する第１および第２のＤＡ変換器が設けられていてもよい。上記の第１および第２の帰還参照電圧は、第１および第２の電源端子に供給される電源電圧をもとにそれぞれ生成されることが好ましい。
【００５４】
本発明の第３のデルタシグマ変調器は、第１の積分回路と、第１の積分回路の出力を量子化する第１の量子化器とを含み、第１の量子化器の出力が第１の積分回路の入力側に帰還される初段のデルタシグマ変調型量子化ループと、
初段のデルタシグマ変調型量子化ループに対して縦続接続され、第２の積分回路と、第２の積分回路の出力を量子化する第２の量子化器とを含み、第２の量子化器の出力が第２の積分回路の入力側に帰還される次段のデルタシグマ変調型量子化ループと、
初段のデルタシグマ変調型量子化ループの出力と次段のデルタシグマ変調型量子化ループの出力とを入力として初段のデルタシグマ変調型量子化ループの出力に含まれるノイズを除去するノイズ除去回路とを備えたデルタシグマ変調器であって、
第１の積分回路に第１の動作電源電圧を供給する第１の電源端子と、第２の積分回路に第１の動作電源電圧より低い第２の動作電源電圧を供給する第２の電源端子とを備えている。
【００５５】
この構成によれば、ノイズが低減されておらず電源電圧の低下がＳＮＲに大きく影響を与える初段のデルタシグマ変調型量子化ループ内の第１の積分回路には高い電源電圧を供給し、第１の積分回路によるノイズシェーピングによってノイズがすでに低減されていて電源電圧の低下がＳＮＲにあまり影響を与えない次段のデルタシグマ変調型量子化ループ内の第２の積分回路には低い電源電圧を供給することにより、全体としてＳＮＲを悪化させずに、消費電力を低減することが可能となる。
【００５６】
結局、前段の第１の積分回路については、入力信号のノイズが減衰されていないので、高い電源電圧を供給することにより、入力信号振幅を小さくする必要をなくし、ＳＮＲの劣化を防止することができる。また、後段の第２の積分回路については、前段の積分回路によるノイズシェーピングによって入力信号のノイズが減衰されているので、低い電源電圧を供給して消費電力を低減してもＳＮＲを悪化させることがない。したがって、全体としてＳＮＲを劣化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【００５７】
上記本発明の第３のデルタシグマ変調器においては、第１および第２の量子化器に第２の電源端子から第２の動作電源電圧が供給されることが好ましい。
【００５８】
また、上記本発明の第３のデルタシグマ変調器においては、第１の積分回路は第１の動作電源電圧が供給される第１の演算増幅器を含み、第２の積分回路は第２の動作電源電圧が供給される第２の演算増幅器を含むことが好ましい。
【００５９】
さらに、上記本発明の第３のデルタシグマ変調器においては、第１の積分回路は、第１のキャパシタと、第１のキャパシタへの充放電電流を断続する第１のスイッチと、第１の動作電源電圧が供給されて第１のスイッチを駆動する第１の駆動回路とを含み、第２の積分回路は、第２のキャパシタと、第２のキャパシタへの充放電電流を断続する第２のスイッチと、第２の動作電源電圧が供給されて第２のスイッチを駆動する第２の駆動回路とを含んでいてもよい。上記の第１の駆動回路は、第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することが好ましい。
【００６０】
さらに、上記本発明の第３のデルタシグマ変調器においては、第１の積分回路は、第１の動作電源電圧が供給される第１の演算増幅器と、第１のキャパシタと、第１のキャパシタへの充放電電流を断続する第１のスイッチと、第１の動作電源電圧が供給されて第１のスイッチを駆動する第１の駆動回路とを含み、第２の積分回路は、第２の動作電源電圧が供給される第２の演算増幅器と、第２のキャパシタと、第２のキャパシタへの充放電電流を断続する第２のスイッチと、第２の動作電源電圧が供給されて第２のスイッチを駆動する第２の駆動回路とを含んでいてもよい。上記の第１の駆動回路は、第２の電源端子に供給される電源電圧のレベルに対応した信号を入力とし、第１の電源端子に供給される電源電圧のレベルに対応した信号を出力することが好ましい。
【００６１】
さらに、上記本発明の第３のデルタシグマ変調器においては、第１の量子化器の出力端から第１の積分回路の入力側への帰還経路に第１の量子化器の出力を入力として第１の積分回路に入力する第１の帰還参照電圧を生成する第１のＤＡ変換器が設けられ、第２の量子化器の出力端から第２の積分回路の入力側への帰還経路に第２の量子化器の出力を入力として第２の積分回路に入力する第２の帰還参照電圧を生成する第２のＤＡ変換器が設けられていることが好ましい。上記第１および第２の帰還参照電圧は、第１および第２の電源端子に供給される電源電圧をもとにそれぞれ生成されることが好ましい。
【発明の効果】
【００６２】
本発明の第１のデルタシグマ変調器によれば、ノイズが低減されておらず電源電圧の低下がＳＮＲに大きく影響を与える前段の積分回路には高い電源電圧を供給し、積分回路によるノイズシェーピングによってノイズがすでに低減されていて電源電圧の低下がＳＮＲにあまり影響を与えない後段の量子化器には低い電源電圧を供給することにより、全体としてＳＮＲを悪化させずに、消費電力を低減することが可能となる。
【００６３】
結局、前段の積分回路については、入力信号のノイズが減衰されていないので、高い電源電圧を供給することにより、入力信号振幅を小さくする必要をなくし、ＳＮＲの劣化を防止することができる。また、後段の量子化器については、ノイズシェーピングによって入力信号のノイズが減衰されるので、低い電源電圧を供給して消費電力を低減してもＳＮＲを悪化させることがない。したがって、全体としてＳＮＲを劣化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【００６４】
本発明の第２のデルタシグマ変調器によれば、ノイズが低減されておらず電源電圧の低下がＳＮＲに大きく影響を与える前段の第１の積分回路には高い電源電圧を供給し、第１の積分回路によるノイズシェーピングによってノイズがすでに低減されていて電源電圧の低下がＳＮＲにあまり影響を与えない後段の第２の積分回路には低い電源電圧を供給することにより、全体としてＳＮＲを悪化させずに、消費電力を低減することが可能となる。
【００６５】
結局、前段の第１の積分回路については、入力信号のノイズが減衰されていないので、高い電源電圧を供給することにより、入力信号振幅を小さくする必要をなくし、ＳＮＲの劣化を防止することができる。また、後段の第２の積分回路については、前段の積分回路によるノイズシェーピングによって入力信号のノイズが減衰されているので、低い電源電圧を供給して消費電力を低減してもＳＮＲを悪化させることがない。したがって、全体としてＳＮＲを劣化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【００６６】
本発明の第３のデルタシグマ変調器によれば、ノイズが低減されておらず電源電圧の低下がＳＮＲに大きく影響を与える初段のデルタシグマ変調型量子化ループ内の第１の積分回路には高い電源電圧を供給し、第１の積分回路によるノイズシェーピングによってノイズがすでに低減されていて電源電圧の低下がＳＮＲにあまり影響を与えない次段のデルタシグマ変調型量子化ループ内の第２の積分回路には低い電源電圧を供給することにより、全体としてＳＮＲを悪化させずに、消費電力を低減することが可能となる。
【００６７】
結局、前段の第１の積分回路については、入力信号のノイズが減衰されていないので、高い電源電圧を供給することにより、入力信号振幅を小さくする必要をなくし、ＳＮＲの劣化を防止することができる。また、後段の第２の積分回路については、前段の積分回路によるノイズシェーピングによって入力信号のノイズが減衰されているので、低い電源電圧を供給して消費電力を低減してもＳＮＲを悪化させることがない。したがって、全体としてＳＮＲを劣化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００６９】
図１に、本発明の実施の形態１である単一ループ型の２次デルタシグマ変調器の構成を示す。デルタシグマ変調器は、第１および第２の積分回路１１０、１１１と、増幅率ａ０の増幅器１２０、１２１と、増幅率ａ２の増幅器１２２と、例えばコンパレータからなる量子化器１０２と、加減算器１０３、１０４と、ＤＡ変換器１３０、１３１と、から構成されている。また、このデルタシグマ変調器は、電源端子７０１、７０２から電源電圧ＶＤＤ１、ＶＤＤ２（ＶＤＤ１＞ＶＤＤ２）が供給されて動作する。
【００７０】
第１の積分回路１１０は、第１の電源端子７０１から供給される電源電圧ＶＤＤ１で動作し、アナログ入力信号Ａｉｎを増幅器１２０に通した信号から、ＤＡ変換器１３０から生成された第１の帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器１２１に通した信号を加減算器１０３で減じた信号を入力とする。
【００７１】
第２の積分回路１１１は、第２の電源端子７０２から供給される電源電圧ＶＤＤ２で動作し、第１の積分回路１１０の出力Ａｏから、ＤＡ変換器１３１から生成された第２の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を増幅器１２２に通した信号を加減算器１０４で減じた信号を入力とする。
【００７２】
量子化器１０２は、第２の電源端子７０２から供給される電源電圧ＶＤＤ２で動作し、第２の積分回路１１１の出力を１ビットデジタル出力信号Ｄｏｕｔに量子化する。
【００７３】
第１のＤＡ変換器１３０は、量子化器１０２からの１ビットデジタル出力信号Ｄｏｕｔから上記第１の帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を生成する。
【００７４】
第２のＤＡ変換器１３１は、量子化器１０２からの１ビットデジタル出力信号Ｄｏｕｔから上記第２の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を生成する。
【００７５】
また、通常、デルタシグマ変調器の１ビットデジタル出力信号Ｄｏｕｔは、デジタルフィルタ回路に入力されて必要な信号帯域が取り出される。このデルタシグマ変調器は、ＡＤ変換器を構成する。
【００７６】
このとき、第２の積分回路１１１の出力信号に歪が発生してしまうことを防ぐために、第２の積分回路１１１に入力される信号、すなわち第１の積分回路１１０の出力および第２のＤＡ変換器１３１の出力が、電圧ＶＤＤ２を超えない範囲で動作するように増幅器１２０、１２１の増幅率ａ０およびＤＡ変換器１３０，１３１の帰還参照電圧（Ｖｒ１、Ｖｒ２）を設定する必要がある。
【００７７】
図１に示したデルタシグマ変調器の出力である１ビットデジタル出力信号Ｄｏｕｔは、以下の伝達関数で表すことができる。
【００７８】
【数２】
2009005347.tif 000004
ここで、Ｖｒ２＝Ｖｒ１・ａ０／ａ１となるように、Ｖｒ２、ａ０の値を設定すると、
【００７９】
【数３】
2009005347.tif 000005
となる。
【００８０】
このように構成することにより、例えば、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖまたは１．６Ｖと設定することが可能になり、第２の積分回路１１１以降の回路の消費電力を低減できる。また、デルタシグマ変調器の第２の積分回路１１１以降で加算されるノイズは、ノイズシェーピングの効果により減衰される。
【００８１】
したがって、本発明の実施の形態におけるデルタシグマ変調器においては、ノイズが減衰されてない初段の積分回路の信号振幅を大きい状態に保ったまま、ノイズがノイズシェーピングによって減衰される２段目以降の積分回路の信号振幅を下げているため、２段目の積分回路以降の回路の動作電源電圧を下げることによるＳＮＲの悪化はない。また、一般的に、３．３Ｖ用トランジスタに対し、１．８Ｖ用トランジスタの面積は小さいため、電源電圧ＶＤＤ１に接続される回路に使用するトランジスタは３．３Ｖ用を使用し、電源電圧ＶＤＤ２に接続される回路に使用するトランジスタは１．８Ｖ用のトランジスタを使用することにより、回路面積削減も可能になる。
【００８２】
次に図２を用いて、本発明の実施の形態１の具体的回路例を説明する。
【００８３】
図１の積分回路１１０、１１１と、ＤＡ変換器１３０、１３１と、加減算器１０３、１０４と、増幅器１２０、１２１、１２２とは、図２におけるスイッチ１４１〜１５２、１６１〜１７２と、キャパシタＣ１１１〜Ｃ１１４、Ｃ１２１〜Ｃ１２４と、演算増幅器１０６、１０７と、バッファ１０５、１０８とから構成されるスイッチトキャパシタ回路により構成される。
【００８４】
具体的には、積分回路１１０とＤＡ変換器１３０と加減算器１０３と増幅器１２０、１２１については、図２におけるスイッチ１４１〜１５２と、キャパシタＣ１１１〜Ｃ１１４と、演算増幅器１０６と、バッファ１０５、１０８とで構成される。
【００８５】
また、積分回路１１１と、ＤＡ変換器１３１と、加減算器１０４と、増幅器１２２とは、図２におけるスイッチ１６１〜１７２と、キャパシタＣ１２１〜Ｃ１２４と、演算増幅器１０７と、バッファ１０５、１０８とから構成される。
【００８６】
ＶＤＤ１、ＶＤＤ２は２次デルタシグマ変調器に供給される電源電圧である。７０３、７０４は電源端子である。図２において、符号２００、２０１は積分回路とＤＡ変換器とを構成する回路ブロックである。
【００８７】
アナログ入力信号Ａｉｎは、第１の基準電圧Ｖｒ１を用い、コンデンサＣ１１１とコンデンサＣ１１４との間の充放電を利用して演算増幅器１０６により積分される。
【００８８】
また、帰還信号については以下のように処理される。デジタル出力信号Ｄｏｕｔがバッファ回路１０５によりデジタル信号Ｓ１ｐ、Ｓ１ｎに変換される。そして、このデジタル信号Ｓ１ｐ、Ｓ１ｎのレベルに応じてスイッチ１４６、１５０をオンオフさせることにより、基準電圧Ｖｒ１および０電圧を用いたＤＡ変換が行われる。そして、ＤＡ変換された電圧がコンデンサＣ１１２とコンデンサＣ１１３との間の充放電を利用して演算増幅器６により積分される。
【００８９】
図１の増幅器１２０の増幅率ａ０は容量比Ｃ１１１／Ｃ１１４に相当し、増幅器１２１の増幅率ａ０は容量比Ｃ１１２／Ｃ１１４および容量比Ｃ１１３／Ｃ１１４に相当する。
【００９０】
次に、演算増幅器１０６の出力信号は、第１の基準電圧Ｖｒ１および第２の基準電圧Ｖｒ２を用い、レベル変換が行われるとともに、コンデンサＣ２１とコンデンサＣ２４との間の充放電を利用して演算増幅器１０７により積分される。
【００９１】
また、帰還信号については以下のように処理される。デジタル出力信号Ｄｏｕｔがバッファ回路１０５によりデジタル信号Ｓ１ｐ、Ｓ１ｎに変換される。そして、このデジタル信号Ｓ１ｐ、Ｓ１ｎのレベルに応じてスイッチ１６６、１７０をオンオフさせることにより、基準電圧Ｖｒ１および０電圧を用いたＤＡ変換が行われる。そして、ＤＡ変換された電圧がコンデンサＣ１２２とコンデンサＣ１２３との間の充放電を利用して演算増幅器７により積分される。
【００９２】
このようにして第２の積分回路１１１およびＤＡ変換器１３１が構成される。演算増幅器１０７の電源端子は、第２の電源端子７０４が接続される。図１で示した増幅器１２２の増幅率は容量比Ｃ２２／Ｃ２４および容量比Ｃ２３／Ｃ２４に相当する。
【００９３】
演算増幅器１０７の出力信号は、第２の電源端子７０４が接続されたコンパレータからなる量子化器２０２により量子化され、１ビットデジタル出力信号Ｄｏｕｔとして出力される。
【００９４】
バッファ回路１０５，１０８は、図３に示した回路で構成される。端子ＩＮに入力されたＶＤＤ２基準のデジタル信号は、ＶＤＤ１基準の同位相信号および逆位相信号として端子ＯＵＴ１ｐおよび端子ＯＵＴ１ｎからそれぞれ出力され、ＶＤＤ２基準の同位相信号および逆位相信号は端子ＯＵＴ２ｐおよび端子ＯＵＴ２ｎからそれぞれ出力され、各スイッチを駆動する。
【００９５】
図４Ａ、図４Ｂに示したように、基準電圧Ｖｒ１は電源電圧ＶＤＤ１を抵抗分割し、基準電圧Ｖｒ２は電源電圧ＶＤＤ２を抵抗分割するなどして生成される。図４Ａ、図４Ｂにおいて、５０６、５０７は演算増幅器である。
【００９６】
以上のように、図１に示したデルタシグマ変調器は、スイッチトキャパシタ回路で実現できる。
【００９７】
次に、図５を用いて、本発明の実施の形態２を説明する。図５は、実施の形態１のデルタシグマ変調器を縦続型デルタシグマ変調器に適用した例である。縦続型デルタシグマ変調器は、積分回路の段数を多くした高次のデルタシグマ変調型ＡＤ変換器を実現することができるという特徴がある。ここでは、４次の縦続型デルタシグマ変調器について説明する。
【００９８】
４次の縦続型デルタシグマ変調器は、第１の２次デルタシグマ変調型量子化ループ３００と、第１のデルタシグマ変調型量子化ループ３００に対して縦続接続される第２の２次デルタシグマ変調型量子化ループ３０１と、第１および第２の２次デルタシグマ変調型量子化ループ３００、３０１の出力を合成してノイズ除去を行うノイズ除去回路３０２Ａとから構成される。また、この縦続型デルタシグマ変調器は、電源端子８０１、８０２から電源電圧ＶＤＤ１、ＶＤＤ２が供給されて動作する。
【００９９】
第１の２次デルタシグマ変調型量子化ループ３００は、第１および第２の積分回路２１０、２１１と、増幅率ａ０の増幅器２２０、２２１と、増幅率ａ１２の増幅器２２２と、量子化器３０２と、加減算器２０３、２０４と、ＤＡ変換器２３０、２３１とから構成されている。
【０１００】
第１の積分回路２１０は、アナログ入力信号Ａｉｎを増幅器２２０に通した信号から、第１のＤＡ変換器２３０から生成された第１の帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器２２１に通した信号を加減算器２０３で減じた信号を入力とし、第１の電源端子８０１から供給される電源電圧ＶＤＤ１で動作する。
【０１０１】
第２の積分回路２１１は、第１の積分回路２１０の出力から、第２のＤＡ変換器２３１から生成された第２の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を増幅器２２２に通した信号を加減算器２０４で減じた信号を入力とし、第２の電源端子８０２から供給される電源電圧ＶＤＤ２で動作する。
【０１０２】
量子化器３０２は、例えばコンパレータからなり、第２の積分回路２１１の出力を１ビットデジタル信号に量子化するもので、電源電圧ＶＤＤ２で動作する。
【０１０３】
第１のＤＡ変換器２３０と第２のＤＡ変換器２３１とは、この量子化器３０２の１ビットデジタル出力信号から上記第１の帰還参照電圧および第２の帰還参照電圧を生成する。
【０１０４】
第２の２次デルタシグマ変調型量子化ループ３０１は、第３および第４の積分回路３１０、３１１と、増幅率ａ２１の増幅器３２０、３２１と、増幅率ａ２２の増幅器３２２と、量子化器４０２と、加減算器３０３、３０４と、ＤＡ変換器３３０、３３１とから構成されている。そして、この第２の２次デルタシグマ変調型量子化ループ３０１は、第１の２次デルタシグマ変調型量子化ループ３００の量子化器３０２の入力と第１の２次デルタシグマ変調型量子化ループ３００のＤＡ変換器２３１の出力の差信号、すなわち第１の２次デルタシグマ変調型量子化ループ３００の量子化器３０２によって発生する量子化誤差を入力信号とする。なお、上記の差信号は加減算器４０４によって算出される。
【０１０５】
第３の積分回路３１０は、第１の２次デルタシグマ変調型量子化ループ３００の量子化器３０２によって発生する量子化誤差からなる入力信号を増幅器３２０に通した信号から、第３のＤＡ変換器３３０から生成された第１の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を増幅器３２１に通した信号を加減算器３０３で減じた信号を入力とするもので、電源電圧ＶＤＤ２で動作する。
【０１０６】
第４の積分回路３１１は、第３の積分回路３１０の出力から、第４のＤＡ変換器３３０から生成された第２の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を増幅器３２２に通した信号を加減算器３０４で減じた信号を入力とするもので、電源電圧ＶＤＤ２で動作する。
【０１０７】
量子化器４０２は、第４の積分回路３１１の出力を１ビットデジタル出力信号Ｄｏｕｔに量子化し、電源電圧ＶＤＤ２で動作する。
【０１０８】
第３および第４のＤＡ変換器３３０、３３１は、量子化器４０２の１ビットデジタル出力信号Ｄｏｕｔから上記第１および第２の帰還参照電圧を生成する。
【０１０９】
ノイズ除去回路３０２Ａは、電源電圧ＶＤＤ２で動作し、第１の量子化ループ３００の量子化器３０２の出力信号を遅延器９で遅延させた信号から、第２の２次デルタシグマ変調型量子化ループ３０１の量子化器の出力信号を微分器１０９で微分した信号を加減算器４０３で減じた信号を縦続型デルタシグマ変調器の出力信号とする。
【０１１０】
２次デルタシグマ変調型量子化ループ３００および３０１の出力Ｙ１およびＹ２は、それぞれ以下の伝達関数で表すことができる。
【０１１１】
【数４】
2009005347.tif 000006
【０１１２】
【数５】
2009005347.tif 000007
Ｖｒ２＝Ｖｒ１・ａ０／ａ１１になるようにＶｒ２、ａ０の値を設定すると、（数３）と同様に、
【０１１３】
【数６】
2009005347.tif 000008
となる。
【０１１４】
したがって、縦続型デルタシグマ変調器の出力である１ビットデジタル出力信号Ｄｏｕｔは、
【０１１５】
【数７】
2009005347.tif 000009
となる。
【０１１６】
以上の結果から、実施の形態１と同様に、第１の積分回路２１０に接続する第１の電源端子８０１と第２の積分回路２１１に接続する第２の電源端子８０２とを備えることにより、例えば、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖまたは１．６Ｖと設定することが可能になり、ＳＮＲを悪化させることなく消費電力を低減したデルタシグマ変調器を実現できる。
【０１１７】
また、本発明の実施の形態２で示した縦続型デルタシグマ変調器は、３段以上で構成することも可能である。また、各段のデルタシグマ変調型量子化ループは、それぞれ２段の積分回路で構成されていたが、それぞれ１段の積分回路、もしく３段以上の積分回路で構成されていてもよい。さらに、全ての量子化ループの積分回路の段数が同じである必要はない。
【０１１８】
図６に、本発明の実施の形態３として、フィードフォワード型のデルタシグマ変調器の例を示す。
【０１１９】
図６のデルタシグマ変調器は、第１および第２の積分回路４１０、４１１と、増幅率ａ０の増幅器４２０、４２１と、増幅率Ｃ１の増幅器４２２と、加減算器５０３、５０４と、量子化器５０２と、ＤＡ変換器４３０とから構成されている。
【０１２０】
第１の積分回路４１０は、アナログ入力信号Ａｉｎを増幅器４２０に通した信号から、ＤＡ変換器４３０から生成された帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器４２１に通した信号を加減算器４０３で減じた信号を入力とし、第１の電源端子９０１から供給される電源電圧ＶＤＤ１で動作する。
【０１２１】
第２の積分回路４１１は、第１の積分回路４１０の出力を入力とし、第２の電源端子９０２から供給される電源電圧ＶＤＤ２で動作する。
【０１２２】
量子化器５０２は、第２の積分回路４１１の出力と、第１の積分回路４１０の出力を増幅器４２２に通した信号とを加算器４０４で加算した信号を１ビットデジタル出力信号Ｄｏｕｔに量子化するもので、電源電圧ＶＤＤ２で動作する。
【０１２３】
ＤＡ変換器４３０は、この量子化器５０２の１ビットデジタル出力信号Ｄｏｕｔから上記帰還参照電圧を生成するもので、電源電圧ＶＤＤ２で動作する。
【０１２４】
このとき、実施の形態１と同様に、出力信号に歪が発生してしまうことを防ぐために、第２の積分回路４１１および加算器４０４に入力される信号、すなわち第１の積分回路の出力４１０が、電源電圧ＶＤＤ２を超えない範囲で動作するように増幅器４２０、４２１の増幅率ａ０およびＤＡ変換器４３０の帰還参照電圧（Ｖｒ１）を設定する必要がある。
【０１２５】
図６に示したデルタシグマ変調器の出力である１ビットデジタル出力信号Ｄｏｕｔは、以下の伝達関数で表すことができる。
【０１２６】
【数８】
2009005347.tif 000010
Ｖｒ２＝Ｖｒ１・ａ０／ａ１となるようにＶｒ２、ａ０の値を設定すると、
【０１２７】
【数９】
2009005347.tif 000011
となる。
【０１２８】
このように構成することにより、実施の形態１と同様に第１の積分回路４１０に接続する第１の電源端子９０１と第２の積分回路４１１に接続する第２の電源端子９０２とを備えることにより、例えば、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖまたは１．６Ｖと設定することが可能になり、ＳＮＲを悪化させることなく消費電力の低減を可能にしたデルタシグマ変調器を実現できる。
【０１２９】
また、本発明の実施の形態３で示したフィードフォワード型デルタシグマ変調器は、図５で示したような縦続型デルタシグマ変調器を構成することもできる。
【０１３０】
次に図７を用いて、本発明の実施の形態３の具体的回路例を説明する。
【０１３１】
図６の積分回路４１０，４１１、ＤＡ変換器４３０、加減算器５０３、５０４、および増幅器４２０、４２１、４２２は、図７に示すように、スイッチ２４１〜２５２、２６１〜２７１、キャパシタＣ３１〜Ｃ３４、Ｃ４１〜Ｃ４２、Ｃ５１〜Ｃ５３および演算増幅器２０６，２０７から構成されるスイッチトキャパシタ回路により構成される。
【０１３２】
具体的には、積分回路４１０、ＤＡ変換器４３０、加減算器５０３および増幅器４２０、４２１は、図７に示すように、スイッチ２４１〜２５２、キャパシタＣ３１〜Ｃ３４および演算増幅器２０６から構成される。
【０１３３】
また、積分回路４１１は、スイッチ２６１〜２７１、キャパシタＣ４１〜Ｃ４２および演算増幅器２０７３０２から構成される。
【０１３４】
また、加減算器５０４、増幅器４２２および量子化器５０２は、スイッチ２６１〜２７１、キャパシタＣ５１〜Ｃ５３およびコンパレータ（演算増幅器）３０２から構成される。
【０１３５】
符号２００１は積分回路とＤＡ変換器を構成する回路ブロック、符号２００２は積分回路を構成する回路ブロック、符号２００３は量子化器とフィードフォワード回路を構成する回路ブロックである。
【０１３６】
アナログ入力信号Ａｉｎは、第１の基準電圧Ｖｒ１を用い、コンデンサＣ３１とコンデンサＣ３４との間の充放電を利用して演算増幅器２０６により積分される。
【０１３７】
また、帰還信号については以下のように処理される。デジタル出力信号Ｄｏｕｔがバッファ回路２０５によりデジタル信号Ｓ１ｐ、Ｓ１ｎに変換される。そして、このデジタル信号Ｓ１ｐ、Ｓ１ｎのレベルに応じてスイッチ２４６、２５０をオンオフさせることにより、基準電圧Ｖｒ１および０電圧を用いたＤＡ変換が行われる。そして、ＤＡ変換された電圧がコンデンサＣ３２とコンデンサＣ３３との間の充放電を利用して演算増幅器２０６により積分される。
【０１３８】
このようにして図６で示した第１の積分回路４１０およびＤＡ変換器４３０が構成される。図７で示した増幅器４２０の増幅率は容量比Ｃ３１／Ｃ３４に相当し、増幅器４２１の増幅率は容量比Ｃ３２／Ｃ３４および容量比Ｃ３３／３４に相当する。スイッチ２４１〜２５２および演算増幅器２０６は、第１の電源端子１００１から供給される電源電圧ＶＤＤ１で動作する。
【０１３９】
次に、演算増幅器２０６の出力信号は、第１の基準電圧Ｖｒ１および第２の基準電圧Ｖｒ２を用い、コンデンサＣ４１とコンデンサＣ４２との間の充放電を利用して演算増幅器２０７により積分される。
【０１４０】
このようにして第２の積分回路４１１が構成される。スイッチ２６１〜２６４および演算増幅器２０７は、電源電圧ＶＤＤ２で動作する。
【０１４１】
次に、演算増幅器２０６および演算増幅器２０７の出力信号を、第１の基準電圧Ｖｒ１および第２の基準電圧Ｖｒ２を用い、コンデンサＣ５１、Ｃ５２、Ｃ５３間の充放電を利用して加算する。図６で示した増幅器４２２の増幅率は容量比Ｃ５２／Ｃ５３に相当する。スイッチ２６５〜２７１は、電源電圧ＶＤＤ２で動作する。
【０１４２】
バッファ回路は、図８に示した回路で構成される。端子ＩＮに入力されたＶＤＤ２基準のデジタル信号は、ＶＤＤ１基準の同位相信号および逆位相信号として端子ＯＵＴｐおよびＯＵＴｎから出力される。
【０１４３】
以上のように、図６に示したデルタシグマ変調器は、スイッチトキャパシタ回路で実現できる。
【０１４４】
図９に、本発明の実施の形態４の単一ループ型の１次デルタシグマ変調器の構成を示す。このデルタシグマ変調器３００は、積分回路２１０と量子化器３０２とＤＡ変換器２３０とから構成されている。
【０１４５】
積分回路２１０は、アナログ入力信号Ａｉｎを増幅器２２０に通した信号から、ＤＡ変換器２３０から生成された第１の帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器２２１に通した信号を加減算器２０３で減じた信号を入力とするもので、第１の電源端子８０１から供給される電源電圧（ＶＤＤ１）で動作する。量子化器３０２は、第１の積分回路２１０の出力Ａｏを１ビットデジタル信号（Ｄｏｕｔ）に量子化するもので、電源電圧ＶＤＤ２で動作する。ＤＡ変換器２３０は、量子化器１０２のデジタル出力から上記第１の帰還参照電圧を生成する。
【０１４６】
このとき、量子化器３０２の出力信号に歪が発生してしまうことを防ぐために、量子化器３０２に入力される信号、すなわち積分回路２１０の出力が、電圧ＶＤＤ２を超えない範囲で動作するように増幅器２２０、２２１の増幅率ａ０およびＤＡ変換器２３０の帰還参照電圧（Ｖｒ１）を設定する必要がある。
【０１４７】
図９に示したデルタシグマ変調器の出力Ｄｏｕｔは、以下の伝達関数で表すことができる。
【０１４８】
【数１０】
2009005347.tif 000012
このように構成することにより、例えば、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖまたは１．６Ｖと設定することが可能になり、量子化器３０２の以降の回路の消費電力が低減できる。したがって、本発明におけるデルタシグマ変調器においては、ノイズが減衰されない初段の積分回路２１０の信号振幅を保ったまま、ノイズが減衰される量子化器３０２の信号振幅を下げているため、動作電源電圧を下げることによるＳＮＲの悪化はない。また、一般的に、３．３Ｖ用トランジスタに対し、１．８Ｖトランジスタの面積は小さいため、動作電源電圧が高いトランジスタを電圧ＶＤＤ１に接続される回路に使用するトランジスタは３．３Ｖ用を使用し、電圧ＶＤＤ２に接続される回路に使用するトランジスタは１．８Ｖ用のトランジスタを使用することにより、回路面積削減も可能になる。
【０１４９】
次に、図１０を用いて、本発明の実施の形態５のデルタシグマ変調器を示す。図１０は、実施の形態１を縦続型デルタシグマ変調器に適用した例である。縦続型デルタシグマ変調器は、積分回路の段数を多くした高次のデルタシグマ変調型ＡＤ変換器を実現することが出来るという特徴がある。ここでは、３次の縦続型デルタシグマ変調器について説明する。
【０１５０】
３次の縦続型デルタシグマ変調器は、２次デルタシグマ変調型量子化ループ３００と、２次デルタシグマ変調型量子化ループ３００に対して縦続接続される１次デルタシグマ変調型量子化ループ３０１Ａと、２次デルタシグマ変調型量子化ループ３００および１次デルタシグマ変調型量子化ループ３０１Ａの出力を合成してノイズ除去を行うノイズ除去回路３０２Ａとから構成される。
【０１５１】
２次デルタシグマ変調型量子化ループ３００は、第１の積分回路２１０と第２の積分回路２１１と量子化器３０２と第１のＤＡ変換器２３０と第２のＤＡ変換器２３１とから構成される。
【０１５２】
第１の積分回路２１０は、アナログ入力信号Ａｉｎを増幅器２２０に通した信号から、第１のＤＡ変換器２３０から生成された第１の帰還参照電圧（正電圧＋Ｖｒ１または負電圧−Ｖｒ１）を増幅器２２１に通した信号を加減算器２０３で減じた信号を入力とするもので、第１の電源端子８０１から供給される電源電圧（ＶＤＤ１）で動作する。
【０１５３】
第２の積分回路２１１は、第１の積分回路２１０の出力から、第２のＤＡ変換器２３１から生成された第２の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を増幅器２２２に通した信号を加減算器２０４で減じた信号を入力とするもので、第２の電源端子から供給される電源電圧（ＶＤＤ２）で動作する。
【０１５４】
量子化器３０２は、第２の積分回路２１１の出力を１ビットデジタル信号に量子化するもので、電圧ＶＤＤ２で動作する。
【０１５５】
第１のＤＡ変換器２３０は、量子化器３０２のデジタル出力から上記第１の帰還参照電圧を生成する。
【０１５６】
第２のＤＡ変換器２３１は量子化器３０２のデジタル出力から上記第２の帰還参照電圧を生成する。
【０１５７】
１次デルタシグマ変調型量子化ループ３０１は、第３の積分回路３１０と第２の量子化器４０２と第３のＤＡ変換器３３０とで構成される。
【０１５８】
１次デルタシグマ変調型量子化ループ３０１は、２次デルタシグマ変調型量子化ループ３００の量子化器３０２への入力と２次デルタシグマ変調型量子化ループ３００のＤＡ変換器２３１の出力との差信号、すなわち２次デルタシグマ変調型量子化ループ３００の量子化器３０２によって発生する量子化誤差を入力信号とする。
【０１５９】
そして、第３の積分回路３１０は、上記の入力信号を増幅器３２０に通した信号から、第３のＤＡ変換器３３０から生成された第２の帰還参照電圧（正電圧＋Ｖｒ２または負電圧−Ｖｒ２）を増幅器３２１に通した信号を加減算器３０３で減じた信号を入力とするもので、電圧ＶＤＤ２で動作する。
【０１６０】
量子化器４０２は、第３の積分回路３１０の出力を１ビットデジタル信号に量子化し、電圧ＶＤＤ２で動作する。
【０１６１】
第３のＤＡ変換器３３０は、量子化器４０２のデジタル出力から上記第２の帰還参照電圧を生成する第３のＤＡ変換器３３１とから構成される。
【０１６２】
ノイズ除去回路は、電圧ＶＤＤ２で動作し、２次デルタシグマ変調型量子化ループ３００の量子化器３０２の出力信号を遅延器９で遅延させた信号から、１次デルタシグマ変調型量子化ループ３０１の量子化器４０２の出力信号を微分器１０９で微分した信号を加減算器４０３で減した信号を縦続型デルタシグマ変調器の出力信号とする。
【０１６３】
２次デルタシグマ変調型量子化ループ３００および１次デルタシグマ変調型量子化ループ３０１の出力Ｙ１およびＹ２は、それぞれ以下の伝達関数で表すことができる。
【０１６４】
【数１１】
2009005347.tif 000013
【０１６５】
【数１２】
2009005347.tif 000014
ここで、Ｖｒ２＝Ｖｒ１・ａ０／ａ１１になるようにＶｒ２、ａ０の値を設定すると、（数３）と同様に、
【０１６６】
【数１３】
2009005347.tif 000015
となる。
【０１６７】
したがって、縦続型デルタシグマ変調器の出力Ｄｏｕｔは
【０１６８】
【数１４】
2009005347.tif 000016
となる。
【０１６９】
以上の結果から、実施形態１と同様に、第１の積分回路２１０に接続する第１の電源端子８０１と第２の積分回路２１１および第３の積分回路３１０に接続する第２の電源端子８０２を備えることにより、例えば、ＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖまたは１．６Ｖと設定することが可能になり、ＳＮＲを悪化させることなく消費電力の低減したデルタシグマ変調器を実現できる。
【０１７０】
また、本発明の実施形態５で示した縦続型デルタシグマ変調器は、３段以上で構成することも可能である。
【０１７１】
次に、図１１を用いて、本発明の実施の形態６のデルタシグマ変調器を示す。この回路は図２のデルタシグマ変調器に加える電圧を一部変更したものである。具体的に説明すると、図１のデルタシグマ変調器では、第１の帰還参照電圧を電圧Ｖｒ１をもとに生成し、第２の帰還参照電圧を電圧Ｖｒ２をもとに生成していたが、第１および第２の帰還参照電圧ともに電圧Ｖｒ１をもとに生成してもよい。この場合、実施の形態１と同様の効果が得られる。
【０１７２】
このように、第１および第２の帰還参照電圧ともに電圧Ｖｒ１をもとに生成した場合の回路構成が図１１である。図１１において、図２との違いは、スイッチ１６５、１７２の各一端に与えられる電圧が電圧Ｖｒ２であったものが、電圧Ｖｒ１に変更された点である。
【０１７３】
ただし、第１および第２の帰還参照電圧ともに電圧Ｖｒ１をもとに生成するからといって、電圧Ｖｒ２は不要にはならない。その理由は、第２の積分回路２０１の動作点を決めるために、電圧Ｖｒ２は必要であり、その箇所については、図２と同様に電圧Ｖｒ２が与えられている。
【０１７４】
つぎに、本発明の実施の形態７として、電源電圧の与え方のバリエーションについて、図１２Ａ−図１２Ｄを参照して説明する。
【０１７５】
図１２Ａは、図５の回路の一部を示したものである。この図では、第１の積分回路２１０が電源端子８０１から電源電圧ＶＤＤ１が供給され、第２の積分回路２１１と量子化器３０２と遅延器９が電源端子８０２から電源電圧ＶＤＤ２が供給される構成を図示している。しかしながら、図１２Ｂに示すように、例えば、積分回路２１１と加減算器２０４と増幅器２２２とＤＡ変換器２３１とが、演算増幅器１０７と、コンデンサＣ２１〜Ｃ２４と、スイッチ１６１〜１７２とバッファ１０５、１０８で構成されており、各構成要素のすべてに電源電圧ＶＤＤ２を供給する必要はない。図１２Ｂの例では、演算増幅器１０７については、電源電圧ＶＤＤ１を供給し、スイッチ１６２〜１７２の駆動回路と量子化器を構成する演算増幅器２０２とには電源電圧ＶＤＤ２を供給している。しかし、これとは逆に、スイッチ１６１〜１７２の駆動回路については、電源電圧ＶＤＤ１を供給し、演算増幅器１０７については電源電圧ＶＤＤ２を供給する構成でもよい。図１２Ｃは電源電圧ＶＤＤ２が供給されるバッファ（駆動回路）の例を示し、図１２Ｄは、図１２Ｃによって駆動されるスイッチの具体例を示している。
【０１７６】
また、量子化器２０２を構成する演算増幅器２０２についても、供給する電圧は電圧ＶＤＤ２であっても電圧ＶＤＤ１であってもよい。
【０１７７】
要は、演算増幅器１０７、駆動回路であるバッファ１０５、１０８、および量子化器を構成する演算増幅器２０２の何れか少なくともひとつに供給する電圧が電圧ＶＤＤ１よりも低い電圧ＶＤＤ２であれば、ＳＮＲを悪化させることなく、消費電力の低減の効果が得られる。全てについて、電圧ＶＤＤ２を供給する構成を採用したときには、最も効果が大きい。
【０１７８】
図１、図５、図６、図９、図１０で示した本発明のデルタシグマ変調器は、多次構成のデルタシグマ変調器にも用いることができる。また、量子化器およびＤＡ変換器は２ビット以上で使用することも可能である。また、電源端子を３つ以上にし、３つ以上の異なる電源電圧を供給してもよい。
【産業上の利用可能性】
【０１７９】
本発明にかかるデルタシグマ変調器は、ＳＮＲを悪化させることなく消費電力の低減が可能になるという効果を有し、デジタル・オーディオ機器向けのＡ／Ｄ変換回路等として有用である。
【図面の簡単な説明】
【０１８０】
【図１】本発明の実施の形態１におけるデルタシグマ変調器の構成を示すブロック図である。
【図２】本発明の実施の形態１におけるデルタシグマ変調器の回路例を示す回路図である。
【図３】バッファ回路の回路例を示す回路図である。
【図４Ａ】基準電圧発生回路の回路例を示す回路図である。
【図４Ｂ】基準電圧発生回路の回路例を示す回路図である。
【図５】本発明の実施の形態２におけるデルタシグマ変調器の構成を示すブロック図である。
【図６】本発明の実施の形態３におけるデルタシグマ変調器の構成を示すブロック図である。
【図７】本発明の実施の形態３におけるデルタシグマ変調器の回路例を示す回路図である。
【図８】バッファ回路の回路例を示す回路図である。
【図９】本発明の実施の形態４におけるデルタシグマ変調器の回路例を示す回路図である。
【図１０】本発明の実施の形態５におけるデルタシグマ変調器の回路例を示す回路図である。
【図１１】本発明の実施の形態６におけるデルタシグマ変調器の回路例を示す回路図である。
【図１２Ａ】本発明の実施の形態７におけるデルタシグマ変調器の回路例を示す回路図である。
【図１２Ｂ】本発明の実施の形態７におけるデルタシグマ変調器の回路例を示す回路図である。
【図１２Ｃ】本発明の実施の形態７におけるデルタシグマ変調器の回路例を示す回路図である。
【図１２Ｄ】本発明の実施の形態７におけるデルタシグマ変調器の回路例を示す回路図である。
【図１３】従来のデルタシグマ変調器の構成を示すブロック図である。
【図１４】従来のデルタシグマ変調器の回路例を示す回路図である。
【図１５】バッファ回路の回路例を示す回路図である。
【図１６】スイッチ回路の回路例を示す回路図である。
【図１７】演算増幅器およびコンパレータの回路例を示す回路図である。
【図１８】基準電圧発生回路の回路例を示す回路図である。
【符号の説明】
【０１８１】
１，１０１  デルタシグマ変調器
２、１０２、２０２、３０２、４０２、５０２  量子化器
３、４、１０３、１０４、２０３、２０４、３０３、３０４、４０３、４０４、５０３、５０４  加減算器
５、８、１０５、１０８、２０５、２０８  バッファ
６、７、１０６、１０７、２０６，２０７、４０６、５０６、５０７  演算増幅器
１０，１１、１１０，１１１、２１０、２１１、３１０、３１１、４１０、４１１  積分回路
２０−２２、１２０−１２２、２２０−２２２、３２０−３２２、４２０−４２２  増幅器
３０、３１、１３０、１３１、２３０，２３１、３３０、３３１、４３０  ＤＡ変換器
４１−７２、１４１−１７２、２４１−２７１  スイッチ、
８１Ａ、８１Ｂ、８１Ｃ  Ｐチャネルトランジスタ
８２Ａ、８２Ｂ、８２Ｃ  Ｎチャネルトランジスタ
８３  Ｎチャネルトランジスタ
１０９  微分器
２００、２０１  積分回路とＤＡ変換器とを構成する回路ブロック
３００、３０１  ２次デルタシグマ変調型量子化ループ
３０２Ａ  ノイズ除去回路
【図１】
2009005347.tif 000017
【図２】
2009005347.tif 000018
【図３】
2009005347.tif 000019
【図４Ａ】
2009005347.tif 000020
【図４Ｂ】
2009005347.tif 000021
【図５】
2009005347.tif 000022
【図６】
2009005347.tif 000023
【図７】
2009005347.tif 000024
【図８】
2009005347.tif 000025
【図９】
2009005347.tif 000026
【図１０】
2009005347.tif 000027
【図１１】
2009005347.tif 000028
【図１２Ａ】
2009005347.tif 000029
【図１２Ｂ】
2009005347.tif 000030
【図１２Ｃ】
2009005347.tif 000031
【図１２Ｄ】
2009005347.tif 000032
【図１３】
2009005347.tif 000033
【図１４】
2009005347.tif 000034
【図１５】
2009005347.tif 000035
【図１６】
2009005347.tif 000036
【図１７】
2009005347.tif 000037
【図１８】
2009005347.tif 000038