(57)【要約】【課題】出力信号に含まれる高調波成分が少なく、低電圧で動作可能な発振制御装置を提供すること。【解決手段】発振制御装置は、振動子を発振させる発振部と、直列接続された２つの同じ型のトランジスタを有し、発振部から出力された発振信号に応じた信号を２つのトランジスタの接続点から出力する出力増幅回路と、２つのトランジスタの各ゲートに印加する、直流の２つの異なるレベルのバイアス電圧を発生するバイアス部と、発振部に定電圧を印加する定電圧電源部と、発振部から２つのトランジスタのゲートのいずれか一方の間に設けられ、発振部から出力された発振信号の位相を反転させるインバータ部とを備える。２つのトランジスタの一方のゲートには、発振部から出力された発振信号及び２つのバイアス電圧の一方が印加され、２つのトランジスタの他方のゲートには、発振部から出力されインバータ部によって位相が反転された発振信号及び２つのバイアス電圧の他方が印加される。【選択図】図１
2009111722.tif 000002
【特許請求の範囲】
【請求項１】
振動子を発振させる発振部と、
直列接続された２つの同じ型のトランジスタを有し、前記発振部から出力された発振信号に応じた信号を前記２つのトランジスタの接続点から出力する出力増幅回路と、
前記２つのトランジスタの各ゲート又は各ベースに印加する、直流の２つの異なるレベルのバイアス電圧を発生するバイアス部と、
前記発振部に定電圧を印加する定電圧電源部と、
前記発振部から前記２つのトランジスタのゲート又はベースのいずれか一方の間に設けられ、前記発振部から出力された発振信号の位相を反転させるインバータ部と、を備え、
前記２つのトランジスタの一方のゲート又はベースには、前記発振部から出力された発振信号及び前記２つのバイアス電圧の一方が印加され、前記２つのトランジスタの他方のゲート又はベースには、前記発振部から出力され前記インバータ部によって位相が反転された発振信号及び前記２つのバイアス電圧の他方が印加されることを特徴とする発振制御装置。
【請求項２】
振動子を発振させる発振部と、
直列接続された２つの同じ型のトランジスタを有し、前記発振部から出力された発振信号及び当該発振信号とは逆位相の前記発振部に入力される信号に応じた信号を前記２つのトランジスタの接続点から出力する出力増幅回路と、
前記２つのトランジスタの各ゲート又は各ベースに印加する２つの異なるレベルのバイアス電圧を発生するバイアス部と、
前記発振部に定電圧を印加する定電圧電源部と、を備え、
前記２つのトランジスタの一方のゲート又はベースには、前記発振部に入力される信号及び前記２つのバイアス電圧の一方が印加され、前記２つのトランジスタの他方のゲート又はベースには、前記発振部から出力された発振信号及び前記２つのバイアス電圧の他方が印加されることを特徴とする発振制御装置。
【請求項３】
請求項１又は２に記載の発振制御装置であって、
前記バイアス電圧によってバイアスされる前の、前記２つのトランジスタの各ゲート又は各ベースに入力される信号の直流成分を除去する直流成分除去部を備えたことを特徴とする発振制御装置。
【請求項４】
請求項１又は２に記載の発振制御装置であって、
前記バイアス部が発生した前記バイアス電圧の交流成分を除去する交流成分除去部を備えたことを特徴とする発振制御装置。
【請求項５】
請求項１又は２に記載の発振制御装置であって、
前記２つのトランジスタはＮ型ＭＯＳトランジスタであることを特徴とする発振制御装置。
【請求項６】
請求項１又は２に記載の発振制御装置であって、
前記バイアス部は、
前記２つのバイアス電圧の一方を出力する第１のバイアス電圧発生部と、
前記２つのバイアス電圧の他方を出力する第２のバイアス電圧発生部と、を有し、
各バイアス電圧発生部は、
前記定電圧電源部から印加された定電圧を異なる分圧比で分圧する複数の分圧部と、
前記複数の分圧部で分圧された電圧のいずれか１つを出力するよう、前記複数の分圧部から出力までの経路を切り替えるスイッチ部と、を有することを特徴とする発振制御装置。
【請求項７】
振動子と、当該振動子を発振させる請求項１〜５のいずれか一項に記載の発振制御装置と、を備えたことを特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力信号の振幅及びレベルを制御する発振制御装置及び発振器に関する。
【背景技術】
【０００２】
発振器が使用されるシステムの低電圧化の影響を受け、発振器も全般的に低電圧化のための開発が行われている。例えば、２．４Ｖの電源電圧が用いられるシステムに対応する発振器はあったが、１．８Ｖの電源電圧が用いられるシステムに対応する発振器の開発が行われている。例えば、特許文献１及び特許文献２には、低電圧化に対応した発振器が開示されている。
【０００３】
図７は、特許文献２に開示されている発振器を示す回路図である。図７に示す発振器は、出力増幅回路としてＣＭＯＳトランジスタＭ３００，Ｍ３０１を使用しているため、矩形波に近い波形の信号を出力する。しかし、矩形波に近い波形の信号は高調波成分を多く含むため、図７に示す発振器は、通信分野で用いられる発振器としては好ましくない。出力信号に含まれる高調波がキャリア信号に悪影響を及ぼすためである。
【０００４】
このため、出力信号に含まれる高調波成分を低減した発振器が開発されている。高調波成分を低減するためには、出力波形をＳＩＮ波やクリップドＳＩＮ波に近づける必要がある。このため、出力増幅回路が、図７に示したＣＭＯＳトランジスタではなく、ソースフォロワ形式のＮＭＯＳトランジスタで構成されている。
【０００５】
図８は、ソースフォロワ形式のＮＭＯＳトランジスタで構成した出力増幅回路を有する発振器を示す回路図である。図８に示す発振器は、内部電源レギュレータ１１及び振幅調整用レギュレータ１３の２つのレギュレータを備える。図９は、振幅調整用レギュレータ１３の内部構成を示す回路図である。図９に示すように、振幅調整用レギュレータ１３は、制御部１５によって制御された電圧ＶＲＥＧ２を出力する。なお、振幅調整用レギュレータ１３が出力可能な最大電圧は、電源電圧ＶｃｃからトランジスタＱ１１０４のコレクタ・エミッタ間飽和電圧を引いた値である。
【０００６】
図８に示した発振器では、１Ｖｐｐの振幅（ＶＨ−ＶＬ）を有する信号を出力するために、振幅調整用レギュレータ１３の電圧ＶＲＥＧ２として１．８Ｖが必要になる（理由は後述）。振幅調整用レギュレータ１３は、電源電圧ＶｃｃからトランジスタＱ１１０４のコレクタ・エミッタ間飽和電圧０．２Ｖ低下した電圧ＶＲＥＧ２を出力するため、振幅調整用レギュレータ１３には２．０Ｖ（＝１．８＋０．２Ｖ）の電源電圧Ｖｃｃを印加する必要がある。言い換えると、図８に示した発振器では、２．０Ｖ以下の低電圧化に対応できない。
【０００７】
以下、出力信号の振幅が１Ｖｐｐとなるために振幅調整用レギュレータ１３の電圧ＶＲＥＧ２として１．８Ｖが必要になる理由を、図１０を参照して説明する。図１０は、図８に示した発振器の出力信号の振幅Ｖｐｐと、振幅調整用レギュレータ１３の電圧ＶＲＥＧ２と、電源電圧Ｖｃｃとの関係を示す図である。図８に示す出力端子ＯＵＴから出力される信号は、発振回路１９の出力に応じて変化する。ＮＭＯＳトランジスタＭ１０１のゲートの位相は、発振回路１９の出力と同位相である。一方、ＮＭＯＳトランジスタＭ１００のゲートの位相は、発振回路１９との間にインバータアンプＩＡが設けられているため、発振回路１９の出力とは逆位相である。出力端子ＯＵＴから出力される信号は、ＮＭＯＳトランジスタＭ１０１のゲートに印加される電圧と逆位相である。
【０００８】
出力端子ＯＵＴから出力される信号の最大電圧ＶＨは、下記式（１）によって表される。
ＶＨ＝Ｖｇｍａｘ−Ｖｔ
＝ＶＲＥＧ２−Ｖｔ  …（１）
なお、ＶｇｍａｘはＮＭＯＳトランジスタＭ１００のゲート電圧の最大値、ＶｔはＮＭＯＳトランジスタＭ１００のゲートのしきい値電圧である。
【０００９】
ＮＭＯＳトランジスタＭ１００のゲート電圧は、インバータアンプＩＡの電源電圧ＶＲＥＧ２まで上昇する（Ｖｇｍａｘ＝ＶＲＥＧ２）。したがって、インバータアンプＩＡの電源電圧である振幅調整用レギュレータ１３の電圧ＶＲＥＧ２を調整することによって、出力端子ＯＵＴから出力される信号の最大電圧ＶＨが調整される。
【００１０】
一方、出力端子ＯＵＴから出力される信号の最小電圧ＶＬは、下記式（２）によって表される。
ＶＬ＝ＶＨ−Ｖｐｐ
＝ＶＲＥＧ２−Ｖｔ−Ｖｐｐ  …（２）
しかし、最小電圧ＶＬは、ＮＭＯＳトランジスタＭ１０１がオン状態のとき、すなわち、ＮＭＯＳトランジスタＭ１０１のゲート電圧がＨレベルのときの、ＮＭＯＳトランジスタＭ１０１のドレイン・ソース間飽和電圧ＶＤＳによって制限される。
【００１１】
ここで、最小電圧ＶＬを０．１Ｖに設計すると、出力端子ＯＵＴから出力される信号が１Ｖｐｐの振幅（＝ＶＨ−ＶＬ）を有するためには、ＶＨ＝１．１Ｖとする必要がある。したがって、式（１）よりＶＲＥＧ２＝ＶＨ＋Ｖｔのため、振幅調整用レギュレータ１３の電圧ＶＲＥＧ２は１．８Ｖ（＝１．１＋０．７）必要である。
【００１２】
なお、上述したように、電源電圧Ｖｃｃから振幅調整用レギュレータ１３が有するトランジスタＱ１１０４のコレクタ・エミッタ間飽和電圧Ｖｓａｔを引いた値が振幅調整用レギュレータ１３の電圧ＶＲＥＧ２となるため、飽和電圧Ｖｓａｔを０．２Ｖとすると、２．０Ｖ（＝１．８＋０．２）の電源電圧Ｖｃｃが必要である。
【００１３】
【特許文献１】実開昭５９−０９６９０５号広報
【特許文献２】特開２００７−５３７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記説明したように、図７に示した発振器から出力される信号は高調波成分を多く含む。また、図８に示した発振器によれば、出力増幅回路がソースフォロワ形式のＮＭＯＳトランジスタで構成されているため、出力信号の高調波成分が低減される一方、１Ｖｐｐの振幅を有する信号を出力するためには２．０Ｖ以下の低電圧化には対応できない。
【００１５】
本発明の目的は、出力信号に含まれる高調波成分が少なく、低電圧で動作可能な発振制御装置及び発振器を提供することである。
【課題を解決するための手段】
【００１６】
本発明は、振動子を発振させる発振部と、直列接続された２つの同じ型のトランジスタを有し、前記発振部から出力された発振信号に応じた信号を前記２つのトランジスタの接続点から出力する出力増幅回路と、前記２つのトランジスタの各ゲート又は各ベースに印加する、直流の２つの異なるレベルのバイアス電圧を発生するバイアス部と、前記発振部に定電圧を印加する定電圧電源部と、前記発振部から前記２つのトランジスタのゲート又はベースのいずれか一方の間に設けられ、前記発振部から出力された発振信号の位相を反転させるインバータ部と、を備え、前記２つのトランジスタの一方のゲート又はベースには、前記発振部から出力された発振信号及び前記２つのバイアス電圧の一方が印加され、前記２つのトランジスタの他方のゲート又はベースには、前記発振部から出力され前記インバータ部によって位相が反転された発振信号及び前記２つのバイアス電圧の他方が印加される発振制御装置を提供する。
【００１７】
本発明は、振動子を発振させる発振部と、直列接続された２つの同じ型のトランジスタを有し、前記発振部から出力された発振信号及び当該発振信号とは逆位相の前記発振部に入力される信号に応じた信号を前記２つのトランジスタの接続点から出力する出力増幅回路と、前記２つのトランジスタの各ゲート又は各ベースに印加する２つの異なるレベルのバイアス電圧を発生するバイアス部と、前記発振部に定電圧を印加する定電圧電源部と、を備え、前記２つのトランジスタの一方のゲート又はベースには、前記発振部に入力される信号及び前記２つのバイアス電圧の一方が印加され、前記２つのトランジスタの他方のゲート又はベースには、前記発振部から出力された発振信号及び前記２つのバイアス電圧の他方が印加される発振制御装置を提供する。
【００１８】
上記発振制御装置は、前記バイアス電圧によってバイアスされる前の、前記２つのトランジスタの各ゲート又は各ベースに入力される信号の直流成分を除去する直流成分除去部を備える。
【００１９】
上記発振制御装置は、前記バイアス部が発生した前記バイアス電圧の交流成分を除去する交流成分除去部を備える。
【００２０】
上記発振制御装置では、前記２つのトランジスタはＮ型ＭＯＳトランジスタである。
【００２１】
上記発振制御装置では、前記バイアス部は、前記２つのバイアス電圧の一方を出力する第１のバイアス電圧発生部と、前記２つのバイアス電圧の他方を出力する第２のバイアス電圧発生部と、を有し、各バイアス電圧発生部は、前記定電圧電源部から印加された定電圧を異なる分圧比で分圧する複数の分圧部と、前記複数の分圧部で分圧された電圧のいずれか１つを出力するよう、前記複数の分圧部から出力までの経路を切り替えるスイッチ部と、を有する。
【００２２】
本発明は、振動子と、当該振動子を発振させる上記発振制御装置と、を備えた発振器を提供する。
【発明の効果】
【００２３】
本発明に係る発振制御装置及び発振器によれば、出力信号に含まれる高調波成分が少なく、低電圧で動作可能である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面を参照して説明する。
【００２５】
（第１の実施形態）
図１は、第１の実施形態の発振制御装置を示す回路図である。図１に示すように、第１の実施形態の発振制御装置は、内部電源レギュレータ１０１と、水晶振動子X’talと、発振回路１０３と、振幅調整用バイアス回路（以下、単に「バイアス回路」という。）１０５と、制御部１０７と、インバータアンプＩＡと、コンデンサＣ１００，Ｃ１０１と、抵抗Ｒ１００，Ｒ１０１と、出力増幅回路とを備える。出力増幅回路は、直列接続されたソースフォロワ形式の２つのＮ型ＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」という。）Ｍ１００，Ｍ１０１で形成されており、ＮＭＯＳトランジスタＭ１００のソース（ＮＭＯＳトランジスタＭ１０１のドレイン）に出力端子ＯＵＴが設けられている。出力端子ＯＵＴから出力される信号は、発振回路１０３の出力に応じて変化する。なお、水晶振動子X’talは、本実施形態の発振制御装置とは別に設けられていても良い。
【００２６】
内部電源レギュレータ１０１及び出力増幅回路には、電源電圧Ｖｃｃが印加される。また、発振回路１０３、インバータアンプＩＡ、制御部１０７及びバイアス回路１０５には、内部電源レギュレータ１０１の電圧ＶＲＥＧが印加される。発振回路１０３の出力信号は、インバータアンプＩＡ及びコンデンサＣ１００を介してＮＭＯＳトランジスタＭ１００のゲートに供給され、かつ、コンデンサＣ１０１を介してＮＭＯＳトランジスタＭ１０１のゲートに供給される。インバータアンプＩＡは、発振回路１０３の出力信号の位相を反転させる。コンデンサＣ１００，Ｃ１０１は、後述するバイアス回路１０５が発生した直流のバイアス電圧ＶＧ１，ＶＧ２によってバイアスされる前の、発振回路１０３の出力信号に含まれる直流成分を除去する。
【００２７】
また、ＮＭＯＳトランジスタＭ１００，Ｍ１０１のゲートには、抵抗Ｒ１００，Ｒ１０１を介して、バイアス回路１０５が発生した異なるレベルのバイアス電圧ＶＧ１，ＶＧ２がそれぞれ印加される。抵抗Ｒ１００，Ｒ１０１は、バイアス回路１０５が発生したバイアス電圧ＶＧ１，ＶＧ２の交流成分を除去する。制御部１０７は、外部から入力されたデータに基づいて、バイアス回路１０５から出力されるバイアス電圧ＶＧ１，ＶＧ２をそれぞれ制御する。
【００２８】
図２は、第１の実施形態の発振制御装置が備える内部電源レギュレータ１０１の内部構成を示す回路図である。図２に示すように、内部電源レギュレータ１０１は、電圧ＶＲＥＧを出力する。内部電源レギュレータ１０１が出力可能な最大電圧は、電源電圧ＶｃｃからトランジスタＱ１１０４のコレクタ・エミッタ間飽和電圧ＶＣＥを引いた値である。
【００２９】
以下、本実施形態の発振制御装置の動作について、図３を参照して説明する。図３は、第１の実施形態の発振制御装置のＮＭＯＳトランジスタＭ１００，Ｍ１０１の各ゲートに印加される電圧（ａ）と、当該発振制御装置の出力信号（ｂ）とを示す図である。なお、図３（ａ）中の一点鎖線はＮＭＯＳトランジスタＭ１００のゲートに印加される電圧を示し、二点鎖線はＮＭＯＳトランジスタＭ１０１のゲートに印加される電圧を示す。
【００３０】
ＮＭＯＳトランジスタＭ１０１のゲートの位相は、発振回路１０３の出力と同位相である。また、当該ゲートに印加される電圧は、発振回路１０３の電源電圧、すなわち内部電源レギュレータ１０１の電圧ＶＲＥＧによって振幅Ｖｐｐ及びデューティサイクルが決定され、バイアス回路１０５から当該ゲートに印加されるバイアス電圧ＶＧ１によってバイアスされる。一方、ＮＭＯＳトランジスタＭ１００のゲートの位相は、発振回路１０３との間にインバータアンプＩＡが設けられているため、発振回路１０３の出力とは逆位相である。また、当該ゲートに印加される電圧は、発振回路１０３の電源電圧、すなわち内部電源レギュレータ１０１の電圧ＶＲＥＧによって振幅Ｖｐｐが決定され、バイアス回路１０５から当該ゲートに印加されるバイアス電圧ＶＧ２によってバイアスされる。出力端子ＯＵＴから出力される信号は、ＮＭＯＳトランジスタＭ１０１のゲートに印加される電圧と逆位相である。
【００３１】
出力端子ＯＵＴから出力される信号の最大電圧ＶＨは、下記式（３）によって表される。
ＶＨ＝ＶＧ１ＭＡＸ−Ｖｔ  …（３）
なお、ＶＧ１ＭＡＸはＮＭＯＳトランジスタＭ１００のゲートに印加される電圧の最大値であり、ＶｔはＮＭＯＳトランジスタＭ１００のゲートのしきい値電圧である。
【００３２】
ＶＧ１ＭＡＸは、バイアス電圧ＶＧ１とＮＭＯＳトランジスタＭ１００のゲートに印加される電圧の振幅ＶＲＥＧｐｐとによって決定され、ＶＧ１ＭＡＸ＝ＶＧ１＋ＶＲＥＧｐｐ／２によって示される。したがって、最大電圧ＶＨは、下記式（４）となる。
ＶＨ（＝ＶＧ１ＭＡＸ−Ｖｔ）＝ＶＧ１＋ＶＲＥＧｐｐ／２−Ｖｔ  …（４）
式（４）に示されるように、最大電圧ＶＨは、バイアス電圧ＶＧ１や内部電源レギュレータ１０１の電圧ＶＲＥＧを変えることによって調整される。
【００３３】
一方、出力端子ＯＵＴから出力される信号の最小電圧ＶＨは、下記式（５）によって表される。
ＶＬ＝ＶＧ２−ＶＲＥＧｐｐ／２  …（５）
式（５）に示されるように、最小電圧ＶＬは、バイアス電圧ＶＧ２や内部電源レギュレータ１０１の電圧ＶＲＥＧを変えることによって調整される。但し、最小電圧ＶＬは、ＮＭＯＳトランジスタＭ１０１がオン状態のとき、すなわち、ＮＭＯＳトランジスタＭ１０１のゲート電圧がＨレベルのときの、ＮＭＯＳトランジスタＭ１０１のドレイン・ソース間飽和電圧ＶＤＳによって制限される。したがって、式（５）によって求められる最小電圧ＶＬがＮＭＯＳトランジスタＭ１０１のドレイン・ソース間飽和電圧ＶＤＳ以上となるよう、バイアス電圧ＶＧ２や内部電源レギュレータ１０１の電圧ＶＲＥＧが設定される。
【００３４】
なお、内部電源レギュレータ１０１の電圧ＶＲＥＧは、下記式（６）によって決定される。
ＶＲＥＧ＝Ｖｃｃ−Ｖｓａｔ  …（６）
なお、Ｖｃｃは電源電圧、Ｖｓａｔは内部電源レギュレータ１０１内の図２に示したトランジスタＱ１００４のコレクタ・エミッタ間飽和電圧ＶＣＥである。
【００３５】
上記説明に基づき、本実施形態で、出力端子ＯＵＴから出力される信号が１Ｖｐｐの振幅（＝ＶＨ−ＶＬ）を有するための設定について説明する。ＮＭＯＳトランジスタＭ１０１のドレイン・ソース間飽和電圧ＶＤＳが０．１Ｖ、出力端子ＯＵＴから出力される信号の最小電圧ＶＬが０．１Ｖである場合、１Ｖｐｐの振幅を得るためにはＶＨ＝１．１Ｖ（＝０．１＋１．０）である必要がある。式（３）より、ＶＧ１ＭＡＸ＝ＶＨ＋Ｖｔの関係が得られるため、ＮＭＯＳトランジスタＭ１００のゲートのしきい値電圧Ｖｔを０．７Ｖとすると、ＶＧ１ＭＡＸ＝１．８Ｖ（＝１．１＋０．７）である必要がある。すなわち、ＮＭＯＳトランジスタＭ１００のゲートに印加される電圧を１．８Ｖまで上げる必要がある。
【００３６】
ここで、バイアス電圧ＶＧ＝１．２Ｖとすると、ＶＧ１ＭＡＸ＝１．８Ｖ＝ＶＧ１＋ＶＲＥＧｐｐ／２の関係より、内部電源レギュレータ１０１の電圧ＶＲＥＧ＝（１．８Ｖ−ＶＧ１）×２＝１．２Ｖである必要がある。内部電源レギュレータ１０１内のトランジスタＱ１００４のコレクタ・エミッタ間飽和電圧Ｖｓａｔ＝０．２とすると、上記式（６）より、Ｖｃｃ＝ＶＲＥＧ＋Ｖｓａｔの関係が得られるため、電源電圧Ｖｃｃ＝１．４Ｖ（＝１．２＋０．２）であれば良い。このように、本実施形態では、出力端子ＯＵＴから出力される信号の最小電圧ＶＬが０．１Ｖの場合、当該信号が１Ｖｐｐの振幅を有するためには、１．４Ｖの電源電圧Ｖｃｃがあれば良い。
【００３７】
なお、出力端子ＯＵＴから出力される信号の最小電圧ＶＬ＝０．１Ｖであるためには、上記式（５）より、ＶＧ２＝ＶＬ＋ＶＲＥＧｐｐ／２の関係が得られるため、内部電源レギュレータ１０１の電圧ＶＲＥＧ＝１．２Ｖであることから、バイアス電圧ＶＧ２＝０．７Ｖ（＝０．１＋０．６）であれば良い。このように、バイアス回路１０５が、バイアス電圧ＶＧ１＝１．２Ｖ、バイアス電圧ＶＧ２＝０．７Ｖを出力し、電源電圧Ｖｃｃ＝１．４Ｖであれば、出力端子ＯＵＴからは１Ｖｐｐの振幅を有する信号が出力される。逆に言えば、本実施形態の発振制御装置が１Ｖｐｐの信号を出力するためには、バイアス電圧ＶＧ１＝１．２Ｖ、バイアス電圧ＶＧ２＝０．７Ｖとすれば、電源電圧Ｖｃｃを１．４Ｖにすれば良い。
【００３８】
このように、本実施形態では、異なる２つのバイアス電圧ＶＧ１，ＶＧ２を内部で発生する必要がある。図４は、第１の実施形態の発振制御装置が備えるバイアス回路１０５の内部構成を示す回路図である。図４に示すバイアス回路は、バイアス電圧ＶＧ１を発生する第１のバイアス電圧発生部１５１と、バイアス電圧ＶＧ２を発生する第２のバイアス電圧発生部１５３とを有する。各バイアス電圧発生部は、それぞれ並列に接続された４つのＭＯＳトランジスタと、直列に接続された４つの抵抗とを含む。各ＭＯＳトランジスタのドレインには、内部電源レギュレータ１０１の電圧ＶＲＥＧが抵抗によって降圧された電圧が印加され、ゲートには、制御部１０７からの信号が入力される。
【００３９】
例えば、第１のバイアス電圧発生部１５１は、４つのＭＯＳトランジスタＭ７００〜Ｍ７０３と、４つの抵抗Ｒ７００〜Ｒ７０３とを含む。ＭＯＳトランジスタＭ７００のドレインには電圧ＶＲＥＧが印加され、ＭＯＳトランジスタＭ７０１のドレインには、電圧ＶＲＥＧが抵抗Ｒ７００によって降圧された電圧が印加され、ＭＯＳトランジスタＭ７０２のドレインには、電圧ＶＲＥＧが抵抗Ｒ７００，Ｒ７０１によって降圧された電圧が印加され、ＭＯＳトランジスタＭ７０３のドレインには、電圧ＶＲＥＧが抵抗Ｒ７００〜Ｒ７０２によって降圧された電圧が印加される。但し、４つのＭＯＳトランジスタＭ７００〜Ｍ７０３の内の１つのみがオン状態とされ、オン状態のＭＯＳトランジスタのソース電圧がバイアス電圧ＶＧ１として出力される。第２のバイアス電圧発生部１５３に関しても同様である。
【００４０】
上記説明した構成によれば、バイアス回路１０５からは、４つの異なる値のいずれか１つの値の各バイアス電圧ＶＧ１，ＶＧ２が出力される。上述したように、出力端子ＯＵＴから出力される信号の最大電圧ＶＨ及び最小電圧ＶＬは、バイアス電圧ＶＧ１，ＶＧ２の大きさに応じて変化する（式（４）及び（５）参照）。このため、バイアス電圧ＶＧ１，ＶＧ２を制御することによって、出力端子ＯＵＴから出力される信号の最大電圧ＶＨや最小電圧ＶＬ、振幅Ｖｐｐ（＝ＶＨ−ＶＬ）を調整することができる。
【００４１】
図５は、第１の実施形態の発振制御装置が備えるバイアス回路１０５の内部構成の他の形態を示す回路図である。図５に示すバイアス回路が図４に示したバイアス回路と異なる点は、バイアス回路１０５の電源として、内部電源レギュレータ１０１の電圧ＶＲＥＧ又は電源電圧Ｖｃｃが印加される点、各バイアス電圧発生部に電流源が設けられている点、及び各バイアス電圧発生部にＭＯＳトランジスタのゲートのしきい値電圧の製造バラツキを補償し、温度特性による影響をキャンセルするためのＭＯＳトランジスタ（しきい値バラツキ補償トランジスタＭ８００，Ｍ８５０）が４つの抵抗と直列に設けられている点である。なお、電流源の代わりに抵抗を用いても良いが、バラツキが大きくなる。
【００４２】
しきい値バラツキ補償トランジスタのゲートのしきい値電圧が大きな場合には、電流源から供給される電流が大きくなる。定電流源から供給される電流が大きければバイアス電圧も高くなる。上記式（４）に示したように、ＶＨ＝ＶＧ１＋ＶＲＥＧｐｐ／２−Ｖｔの関係があるため、ＮＭＯＳトランジスタＭ１００のゲートのしきい値電圧Ｖｔの増大を、バイアス電圧ＶＧ１の増大で補償することができる。逆に、ＮＭＯＳトランジスタＭ１００のゲートのしきい値電圧Ｖｔの減少を、バイアス電圧ＶＧ１の減少で補償することができる。
【００４３】
なお、ＭＯＳトランジスタのゲートのしきい値電圧は温度特性を有するが、ＮＭＯＳトランジスタＭ１００のゲートのしきい値電圧Ｖｔの温度特性による変動は、しきい値バラツキ補償トランジスタＭ８００，Ｍ８５０によって同様に補償される。
【００４４】
以上説明したように、本実施形態の発振制御装置によれば、従来よりも低い電源電圧Ｖｃｃで、出力端子ＯＵＴから所望の振幅を有する信号を出力することができる。また、図８に示した発振器と同様に、出力増幅回路がソースフォロワ形式のＮＭＯＳトランジスタで構成されているため、高調波成分が小さな信号を出力することができる。また、設けられているレギュレータが１つであるため、当該発振制御装置を構成する集積回路の面積を小さくすることができる。
【００４５】
さらに、当該発振制御装置が備えるバイアス回路１０５は、複数のレベルの中から選択的に１つのバイアス電圧ＶＧ１，ＶＧ２を出力することができるため、各バイアス電圧のレベルを制御することによって、出力端子ＯＵＴから出力する信号の最大電圧ＶＨや最小電圧ＶＬ、振幅Ｖｐｐを調整することができる。
【００４６】
（第２の実施形態）
図６は、第２の実施形態の発振制御装置を示す回路図である。第２の実施形態の発振制御装置は、第１の実施形態の発振制御装置と異なり、インバータアンプＩＡを備えない。また、ＮＭＯＳトランジスタＭ１００のゲートには、コンデンサＣ１００を介して発振回路１０３の出力信号が供給され、ＮＭＯＳトランジスタＭ１０１のゲートには、コンデンサＣ１０１を介して水晶振動子X’talから発振回路１０３に入力される信号が供給される。この点以外は第１の実施形態と同様であり、図６において、図１と共通する構成要素には同じ参照符号が付されている。なお、第１の実施形態と同様に、ＮＭＯＳトランジスタＭ１００のゲートに供給される信号とＮＭＯＳトランジスタＭ１０１のゲートに供給される信号は、互いに逆位相である。本実施形態の発振制御装置はインバータアンプＩＡを備えないため、回路規模を縮小できる。
【００４７】
上記実施形態では、出力増幅回路をＮＭＯＳトランジスタＭ１００，Ｍ１０１で構成したが、エミッタフォロワ形式の２つのバイポーラトランジスタで構成しても良い。また、ＮＭＯＳトランジスタの代わりにＰ型ＭＯＳトランジスタを用いても良い。また、ＮＭＯＳトランジスタとＮＰＮトランジスタを用いても良い（Ｎ型とＮ型）。
【００４８】
さらに、上記実施形態では、出力増幅回路の２個のＮＭＯＳトランジスタＭ１００，Ｍ１０１のゲートにバイアスする構成であるが、ＮＭＯＳトランジスタＭ１００のみにバイアスする構成であっても良い。
【産業上の利用可能性】
【００４９】
本発明に係る発振制御装置は、出力信号に含まれる高調波成分が少なく、低電圧で動作可能な発振器等として有用である。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態の発振制御装置を示す回路図
【図２】第１の実施形態の発振制御装置が備える内部電源レギュレータ１０１の内部構成を示す回路図
【図３】第１の実施形態の発振制御装置のＮＭＯＳトランジスタＭ１００，Ｍ１０１の各ゲートに印加される電圧（ａ）と、当該発振制御装置の出力信号（ｂ）とを示す図
【図４】第１の実施形態の発振制御装置が備えるバイアス回路１０５の内部構成を示す回路図
【図５】第１の実施形態の発振制御装置が備えるバイアス回路１０５の内部構成の他の形態を示す回路図
【図６】第２の実施形態の発振制御装置を示す回路図
【図７】特許文献２に開示されている発振器を示す回路図
【図８】ソースフォロワ形式のＮＭＯＳトランジスタで構成した出力増幅回路を有する発振器を示す回路図
【図９】振幅調整用レギュレータ１３の内部構成を示す回路図
【図１０】図８に示した発振器の出力信号の振幅Ｖｐｐと、振幅調整用レギュレータ１３の電圧ＶＲＥＧ２と、電源電圧Ｖｃｃとの関係を示す図
【符号の説明】
【００５１】
X’tal  水晶振動子
１０１  内部電源レギュレータ
１０３  発振回路
１０５  振幅調整用バイアス回路
１０７  制御部
ＩＡ  インバータアンプ
Ｃ１００，Ｃ１０１  コンデンサ
Ｒ１００，Ｒ１０１  抵抗
Ｍ１００，Ｍ１０１  Ｎ型ＭＯＳトランジスタ
ＯＵＴ  出力端子
１５１  第１のバイアス電圧発生部
１５３  第２のバイアス電圧発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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