(57)【要約】【課題】ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、高周波特性を有する。【解決手段】基板領域（１０，１２，１８）と、基板領域（１０，１２，１８）の第１表面に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４とソース電極２０間に配置されたゲート・ソース間活性領域３０と、ゲート電極２４とドレイン電極２２間に配置されたゲート・ドレイン間活性領域３２と、ゲート電極２４とソース電極２０およびドレイン電極２２の下部の基板領域（１０，１２，１８）上に配置された活性領域と、活性領域，ゲート・ソース間活性領域３０およびゲート・ドレイン間活性領域３２に隣接して配置された非活性領域１４とを備え、ゲート・ソース間活性領域３０の幅ＷA1が、ゲート・ドレイン間活性領域３２の幅ＷA2よりも広い半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板領域と、
前記基板領域の第１表面に配置されたゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
を備え、
前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広いことを特徴とする半導体装置。
【請求項２】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって直線的に狭くなるテーパ形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって段階的に狭くなるテーパ形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって曲線的に狭くなるテーパ形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート・ドレイン間活性領域の幅は、前記ゲート電極から前記ドレイン電極に向かって一定幅を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート・ドレイン間活性領域の幅は、前記ゲート電極から前記ドレイン電極に向かって直線的に狭くなるテーパ形状を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって段階的に狭くなるテーパ形状を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート・ドレイン間活性領域の幅は、前記ゲート電極から前記ドレイン電極に向かって曲線的に狭くなるテーパ形状を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項９】
前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状を備えることを特徴とする請求項１乃至８のいずれか１に記載の半導体装置。
【請求項１０】
基板領域と、
前記基板領域の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板領域の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と、
前記ソース端子電極に接続されたヴィアホールと
を備え、
前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広いことを特徴とする半導体装置。
【請求項１１】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって直線的に狭くなるテーパ形状を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって段階的に狭くなるテーパ形状を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって曲線的に狭くなるテーパ形状を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記ゲート・ドレイン間活性領域の幅は、前記ゲート電極から前記ドレイン電極に向かって一定幅を有することを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記ゲート・ドレイン間活性領域の幅は、前記ゲート電極から前記ドレイン電極に向かって直線的に狭くなるテーパ形状を有することを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって段階的に狭くなるテーパ形状を有することを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体装置。
【請求項１７】
前記ゲート・ドレイン間活性領域の幅は、前記ゲート電極から前記ドレイン電極に向かって曲線的に狭くなるテーパ形状を有することを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体装置。
【請求項１８】
前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状を備えることを特徴とする請求項１０乃至１７のいずれか１に記載の半導体装置。
【請求項１９】
前記基板領域は、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備えることを特徴とする請求項１乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記基板領域は、ＧａＮエピタキシャル層を備え、
前記ソース電極および前記ドレイン電極の下部の前記基板領域上に配置された活性領域は、それぞれソース拡散領域およびドレイン拡散領域からなることを特徴とする請求項１乃至１８のいずれか１項に記載の半導体装置。
【請求項２１】
前記基板領域は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板を有することを特徴とする請求項１乃至１８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波帯で使用する半導体装置に関し、特にＧａＮなど飽和電子速度に達する電界が高い半導体材料を用い、チャネル抵抗を低減したプレーナ構造の半導体装置に関する。
【背景技術】
【０００２】
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するヴィアホール（ＶＩＡ：貫通孔）を介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される。
【０００４】
半絶縁性半導体基板上に選択的に形成した複数個の活性領域を備える半導体装置については、既に開示されている（例えば、特許文献１参照。）。
【０００５】
活性層領域をゲート電極フィンガーと垂直な方向に形成された素子分離領域によって分割することによって、熱拡散経路を広げ、熱抵抗を低減する半導体装置については、既に開示されている（例えば、特許文献２参照。）。
【０００６】
少なくとも１つのユニットセルを第１活性領域と第２活性領域に分割する熱スペーサを備え、熱拡散のために選択的に形成された第１活性領域と第２活性領域がオフセットされて配置される高周波大電力半導体装置については、既に開示されている（例えば、特許文献３参照。）。
【０００７】
図１６は、従来例に係る半導体装置であって、図１６（ａ）は、模式的断面構造図、図１６（ｂ）は、模式的平面パターン構成図を示す。
【０００８】
従来例に係る半導体装置は、例えば、図１６に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたＡｌＧａＮ層１８と、ＡｌＧａＮ層１８上に配置されたソース電極２０およびドレイン電極２２と、ＡｌＧａＮ層１８上のリセス部に配置されたゲート電極２４と、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２の一部分に形成された非活性領域（素子分離領域）１４とを備える。ＧａＮエピタキシャル成長層１２上のＡｌＧａＮ層１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６が形成されている。図１６に示す半導体装置は、ＨＥＭＴ（High Electron Mobility Transistor）に相当している。
【０００９】
従来例に係る半導体装置においては、図１６に示すように、ソース電極２０とゲート電極２４間のチャネル抵抗であるソース抵抗Ｒsの抵抗値を低減するために、ソース電極２０直下のＡｌＧａＮ層１８を厚く設定して低減化している。一方、ゲート電極２４に印加するゲート電圧の制御性を向上するために、ゲート電極２４直下のＡｌＧａＮ層１８を薄く設定している。
【００１０】
ソース抵抗Ｒsを低減化することによって、ドレイン電流ＩD−ドレイン・ソース電圧ＶDS特性において、オン抵抗を低減化し、ドレイン電流ＩDの立上り特性を改善することができる。
【００１１】
従来例に係る半導体装置においては、図１６に示すように、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０（ＡＡ1）の幅ＷA1と、ゲート電極２４とドレイン電極２２間のゲート・ドレイン間活性領域３２（ＡＡ2）の幅ＷA2が等しい。
【００１２】
図１７は、従来例に係る半導体装置の模式的平面パターン構成であって、図１７（ａ）は、単位素子の模式的平面パターン構成図、図１７（ｂ）は、単位素子のチャネル幅を拡張した半導体装置の模式的平面パターン構成図、図１７（ｃ）は、図１７（ｂ）の半導体装置をドレイン電極を中心にソース／ドレイン方向に折り返した半導体装置の模式的平面パターン構成図を示す。
【００１３】
従来例に係る半導体装置においては、図１６と同様に、拡張されたデバイス構造においても、図１７（ａ）乃至（ｃ）に示すように、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０（ＡＡ1）の幅と、ゲート電極２４とドレイン電極２２間のゲート・ドレイン間活性領域３２（ＡＡ2）の幅が等しい。
【００１４】
また、図１８は、従来例に係る半導体装置の模式的平面パターン構成であって、図１８（ａ）は、図１８（ｂ）のＡ部分の拡大図、図１８（ｂ）は、全体的な模式的平面パターン構成図を示す。
【００１５】
従来例に係る半導体装置の全体的な模式的平面パターン構成は、図１８に示すように、基板１００と、基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１００の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極２４０、ソース端子電極２００およびドレイン端子電極２２０と、ゲート電極２４とソース電極２０間に配置されたゲート・ソース間活性領域３０と、ゲート電極２４とドレイン電極２２間に配置されたゲート・ドレイン間活性領域３２と、ソース端子電極２００に接続されたヴィアホール２６０とを備え、ゲート・ソース間活性領域３０の幅が、ゲート・ドレイン間活性領域３２の幅に等しい。
【００１６】
図１８の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
【００１７】
図１８の例では、ソース端子電極２００において、基板１００の裏面からヴィアホール２６０が形成されて、基板１００の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１００を貫通するヴィアホール２６０を介して、基板１００上に設けた回路素子と基板１００の裏面に形成した接地導体とが電気的に接続される。
【００１８】
尚、ゲート端子電極２４０は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極２２０も、ボンディングワイヤなどで周辺の半導体チップに接続される。
【００１９】
従来の半導体装置においては、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０の電界は、ゲート電極２４とドレイン電極２２間のゲート・ドレイン間活性領域３２の電界よりも低いため、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０での電子速度が低い。電子速度が低いために、チャネル抵抗の増加、その結果として高周波特性を劣化させていた。
【特許文献１】特開昭５７−１６０１４８号公報（第２−３頁、第５図）
【特許文献２】特開平８−２１３４０９号公報（第３頁、第１図）
【特許文献３】米国特許第７,１３５,７４７号明細書 （第６頁、ＦＩＧ．２）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、チャネル抵抗の増加を抑制した半導体装置を提供することにある。
【００２１】
本発明の目的は、ソース電極とゲート電極間のゲート・ソース間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有する半導体装置を提供することにある。
【００２２】
また、本発明の目的は、ゲート・ソース間活性領域および／或いはゲート・ドレイン間活性領域の幅の不連続を低減することで電界集中を緩和する半導体装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面に配置されたゲート電極、ソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域とを備え、前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広い半導体装置が提供される。
【００２４】
本発明の他の態様によれば、基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と、前記ソース端子電極に接続されたヴィアホールと
を備え、前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広い半導体装置が提供される。
【００２５】
前記基板領域は、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備えることを特徴とする。
【００２６】
前記基板領域は、ＧａＮエピタキシャル層を備え、前記ソース電極および前記ドレイン電極の下部の前記基板領域上に配置された活性領域は、それぞれソース拡散領域およびドレイン拡散領域からなることを特徴とする。
【００２７】
前記基板領域は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板を有することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、チャネル抵抗の増加を抑制した半導体装置を提供することができる。
【００２９】
また、本発明によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有する半導体装置を提供することができる。
【００３０】
また、本発明によれば、ソース・ゲート間活性領域および／或いはドレイン・ゲート間活性領域の幅の不連続を低減することで電界集中を緩和する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００３２】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００３３】
[第１の実施の形態]
（電子速度の電界依存性）
ＧａＮにおける電子の有効質量は、０．１９ｍ0とＧａＡｓの３倍程度の大きさであるため、低電界移動度は、ＧａＡｓの場合に比べて小さい。不純物散乱のないＨＥＭＴ構造においても、低電界移動度は、室温では１０００〜１５００ｃｍ2／Ｖ・ｓ程度である。しかし、高電界が印加された実動作状態でのＨＥＭＴの速度性能を決めるのは、電子移動度よりも電子速度が支配的である。
【００３４】
ＧａＮにおける電気伝導特性の一例であって、ＧａＮにおける電子速度の電界依存性の計算結果をＳｉ、ＧａＡｓと対比して、図１に示す（J.D.Albrecht et al., J.Appl. Phys. 83, 4777(1988)）。図１に示すように、ピーク速度は、室温で２．８×１０7ｃｍ2／Ｖ・ｓであり、ＧａＡｓの約１．５倍である。一方、ピーク速度が得られる電界（ピーク電界）は、ＧａＮでは１８０ｋＶ／ｃｍであり、ＧａＡｓの数ｋＶ／ｃｍに比べるとはるかに大きい。これは、伝導帯のΓ谷（Valley）と有効質量の重いサテライト谷（Valley）とのエネルギーギャップがＧａＮでは２．０ｅＶとＧａＡｓの０．３３ｅＶに比べて大きいからである。したがって、ＧａＮでは、ピーク速度は高いが、ピーク電界も高い。尚、図１中には、Ｓｉ，ＳｉＣの場合の電子速度と電界との関係も示されている。
【００３５】
本発明の第１の実施の形態に係る半導体装置においては、特にＧａＮなど飽和電子速度に達する電界が高い半導体材料を用い、チャネル抵抗を低減するために、ゲート・ソース間活性領域３０の幅をゲート・ドレイン間活性領域３２の幅よりも広く設定している。
【００３６】
本発明の第１の実施の形態に係る半導体装置においては、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０のチャネル抵抗が低減され、その結果として高周波特性を有する。
【００３７】
また、本発明の第１の実施の形態に係る半導体装置においては、ゲート・ソース間活性領域３０および／或いはゲート・ドレイン間活性領域３２の幅の不連続を低減することで電界集中を緩和する。
【００３８】
（素子構造）
図２は、本発明の第１の実施の形態に係る半導体装置であって、図２（ａ）は、模式的断面構造図、図２（ｂ）は、模式的平面パターン構成図を示す。
【００３９】
本発明の第１の実施の形態に係る半導体装置は、図２（ａ）および図２（ｂ）に示すように、基板領域（１０，１２，１８）と、基板領域（１０，１２，１８）の第１表面に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４とソース電極２０間に配置されたゲート・ソース間活性領域３０と、ゲート電極２４とドレイン電極２２間に配置されたゲート・ドレイン間活性領域３２と、ゲート電極２４とソース電極２０およびドレイン電極２２の下部の基板領域（１０，１２，１８）上に配置された活性領域（図示省略）と、活性領域，ゲート・ソース間活性領域３０およびゲート・ドレイン間活性領域３２に隣接して配置された非活性領域（素子分離領域）１４とを備え、ゲート・ソース間活性領域３０の幅ＷA1が、ゲート・ドレイン間活性領域３２の幅ＷA2よりも広い。
【００４０】
さらに具体的に、本発明の第１の実施の形態に係る半導体装置は、図２（ａ）および図２（ｂ）に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたＡｌＧａＮ層１８と、ＡｌＧａＮ層１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２と、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２の一部分に形成された非活性領域（素子分離領域）１４とを備え、ゲート・ソース間活性領域３０の幅ＷA1が、ゲート・ドレイン間活性領域３２の幅ＷA2よりも広い。
【００４１】
ＧａＮエピタキシャル成長層１２上のＡｌＧａＮ層１８との界面には、２ＤＥＧ層１６が形成されている。図２に示す半導体装置では、ＨＥＭＴが構成されている。
【００４２】
本発明の第１の実施の形態に係る半導体装置は、図２（ａ）および図２（ｂ）に示すように、ソース電極２０とゲート電極２４間のチャネル抵抗であるソース抵抗Ｒsの抵抗値を低減するために、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０（ＡＡ1）の幅ＷA1を、ゲート電極２４とドレイン電極２２間のゲート・ドレイン間活性領域３２（ＡＡ2）の幅ＷA2に較べて広く設定している。
【００４３】
結果として、本発明の第１の実施の形態に係る半導体装置は、相互コンダクタンスｇｍが上昇して、優れた高周波特性が得られる。
【００４４】
また、本発明の第１の実施の形態に係る半導体装置においては、ソース抵抗Ｒsを低減化することによって、ドレイン電流ＩD−ドレイン・ソース電圧ＶDS特性において、オン抵抗を低減化し、ドレイン電流ＩDの立上がり特性を改善することができる。
【００４５】
したがって、本発明の第１の実施の形態に係る半導体装置においては、高電圧でかつ高電流の高周波半導体装置を得ることができる。
【００４６】
また、本発明の第１の実施の形態に係る半導体装置においては、平面パターン構成例として、以下の平面パターン構成例１乃至７を適用することができる。
【００４７】
（平面パターン構成例１）
図４は、本発明の第１の実施の形態に係る半導体装置において、構成例１の模式的平面パターン図を示し、図２（ｂ）に対応した模式的平面パターン図を示す。図４の例では、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート・ソース間活性領域３０の幅ＷA1よりも狭く、かつゲート電極２４からドレイン電極２２に向かって一定幅を有することを特徴とする。図４の例では、ソース領域の幅ＷSは、ゲート・ソース間活性領域３０の幅ＷA1に等しい。一方、ドレイン領域の幅ＷDは、ゲート・ドレイン間活性領域３２の幅ＷA2で規定される。
【００４８】
（平面パターン構成例２）
図５は、本発明の第１の実施の形態に係る半導体装置において、構成例２の模式的平面パターン図を示す。図５の例では、ゲート・ソース間活性領域３０の幅が、ソース電極２０からゲート電極２４に向かって直線的に狭くなるテーパ形状（テーパ角θ）を有することを特徴とする。また、図５の例では、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート・ソース間活性領域３０の幅ＷA1よりも狭く、かつゲート電極２４からドレイン電極２２に向かって一定幅を有することを特徴とする。
【００４９】
（平面パターン構成例３）
図６は、本発明の第１の実施の形態に係る半導体装置において、構成例３の模式的平面パターン図を示す。図６の例では、ゲート・ソース間活性領域３０の幅が、ソース電極２０からゲート電極２４に向かって曲線的に狭くなるテーパ形状（図５のテーパ角θよりも小さなテーパ角）を有することを特徴とする。また、図６の例では、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート・ソース間活性領域３０の幅ＷA1よりも狭く、かつゲート電極２４からドレイン電極２２に向かって一定幅を有することを特徴とする。
【００５０】
（平面パターン構成例４）
図７は、本発明の第１の実施の形態に係る半導体装置において、構成例４の模式的平面パターン図を示す。図７の例では、ゲート・ソース間活性領域３０の幅が、ソース電極２０からゲート電極２４に向かって直線的に狭くなるテーパ形状（テーパ角θ）を有することを特徴とする。また、図５の例では、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート・ソース間活性領域３０の幅ＷA1よりも狭く、かつゲート電極２４からドレイン電極２２に向かって一定幅を有することを特徴とする。
【００５１】
図７の例では、図５の例に比較して、テーパ角θが大きい。そのため、ゲート電極２４端のゲート・ソース間活性領域３０の幅ＷA1の方が、一定幅のゲート・ドレイン間活性領域３２の幅ＷA2よりも大きい。
【００５２】
（平面パターン構成例５）
図８は、本発明の第１の実施の形態に係る半導体装置において、構成例５の模式的平面パターン図を示す。図８の例では、ゲート・ソース間活性領域３０の幅ＷA1が、ソース電極２０からゲート電極２４に向かって段階的に狭くなるテーパ形状（テーパ角θ）を有することを特徴とする。また、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート電極２４からドレイン電極２２に向かって直線的に狭くなるテーパ形状（テーパ角α）を有することを特徴とする。
【００５３】
（平面パターン構成例６）
図９は、本発明の第１の実施の形態に係る半導体装置において、構成例６の模式的平面パターン図を示す。図９の例では、ゲート・ソース間活性領域３０の幅ＷA1が、ソース電極２０からゲート電極２４に向かって曲線的に狭くなるテーパ形状を有することを特徴とする。また、図９の例では、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート電極２４からドレイン電極２２に向かって曲線的に狭くなるテーパ形状を有することを特徴とする。
【００５４】
（平面パターン構成例７）
図１０は、本発明の第１の実施の形態に係る半導体装置において、構成例７の模式的平面パターン図を示す。図１０の例では、ゲート・ソース間活性領域３０の幅ＷA1が、ソース電極２０からゲート電極２４に向かって曲線的に狭くなるテーパ形状を有することを特徴とする。また、図１０の例では、ゲート・ドレイン間活性領域３２の幅ＷA2は、ゲート・ソース間活性領域３０の幅ＷA1よりも狭く、かつゲート電極２４からドレイン電極２２に向かって一定幅を有することを特徴とする。
【００５５】
図１０の例では、図６の例に比較して、ゲート電極２４端のゲート・ソース間活性領域３０の幅ＷA1の方が、一定幅のゲート・ドレイン間活性領域３２の幅ＷA2よりも大きい。
【００５６】
本発明の第１の実施の形態に係る半導体装置によれば、チャネル抵抗の増加を抑制した半導体装置を提供することができる。
【００５７】
また、本発明の第１の実施の形態に係る半導体装置によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有する半導体装置を提供することができる。
【００５８】
（平面パターン構成例８）
図１１は、本発明の第１の実施の形態に係る半導体装置において、構成例８の模式的平面パターン図を示す。図１１の例では、ゲート・ソース間活性領域３０の幅ＷA1が、ソース電極２０からゲート電極２４に向かって階段状に狭くなる形状を有することを特徴とする。
【００５９】
図１１の例では、図１０と同様に、ゲート電極２４端のゲート・ソース間活性領域３０の幅ＷA1の方が、一定幅のゲート・ドレイン間活性領域３２の幅ＷA2よりも大きい。
【００６０】
本発明の第１の実施の形態に係る半導体装置によれば、チャネル抵抗の増加を抑制した半導体装置を提供することができる。
【００６１】
また、本発明の第１の実施の形態に係る半導体装置によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有する半導体装置を提供することができる。
【００６２】
また、本発明の第１の実施の形態に係る半導体装置によれば、ソース・ゲート間活性領域および／或いはドレイン・ゲート間活性領域の幅の不連続を低減することで電界集中を緩和する半導体装置を提供することができる。
【００６３】
[第２の実施の形態]
（素子構造）
図３は、本発明の第２の実施の形態に係る半導体装置であって、図３（ａ）は、模式的断面構造図、図３（ｂ）は、模式的平面パターン構成図を示す。
【００６４】
本発明の第２の実施の形態に係る半導体装置は、図３（ａ）および図３（ｂ）に示すように、基板領域（１０，１２）と、基板領域（１０，１２）の第１表面に配置されたソース領域２６およびドレイン領域２８と、基板領域（１０，１２）の第１表面に配置されたゲート電極２４と、ソース領域２６上に配置されたソース電極２０，ドレイン領域２８上に配置されたドレイン電極２２と、ゲート電極２４とソース電極２０間に配置されたゲート・ソース間活性領域３０と、ゲート電極２４とドレイン電極２２間に配置されたゲート・ドレイン間活性領域３２と、ゲート電極２４とソース電極２０およびドレイン電極２２の下部の基板領域（１０，１２）上に配置された活性領域（図示省略）と、活性領域，ゲート・ソース間活性領域３０およびゲート・ドレイン間活性領域３２に隣接して配置された非活性領域（素子分離領域）１４とを備え、ゲート・ソース間活性領域３０の幅ＷA1が、ゲート・ドレイン間活性領域３２の幅ＷA2よりも広い。
【００６５】
さらに具体的に、本発明の第２の実施の形態に係る半導体装置は、図３（ａ）および図３（ｂ）に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，ＧａＮエピタキシャル成長層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２と、ＧａＮエピタキシャル成長層１２の一部分に形成された非活性領域（素子分離領域）１４とを備える。ＧａＮエピタキシャル成長層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図２に示す半導体装置では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が構成されている。
【００６６】
本発明の第２の実施の形態に係る半導体装置は、図３（ａ）および図３（ｂ）に示すように、ソース電極２０とゲート電極２４間のチャネル抵抗であるソース抵抗Ｒsの抵抗値を低減するために、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０（ＡＡ1）の幅ＷA1を、ゲート電極２４とドレイン電極２２間のゲート・ドレイン間活性領域３２（ＡＡ2）の幅ＷA2に較べて広く設定している。ソース抵抗Ｒsを低減化することによって、ゲート電極２４とソース電極２０間に印加する電圧を相対的に低い電圧で、ピーク電界に到達させて電子速度をピーク速度に到達させることができる。
【００６７】
結果として、本発明の第２の実施の形態に係る半導体装置は、相互コンダクタンスｇｍが上昇して、優れた高周波特性が得られる。
【００６８】
また、本発明の第２の実施の形態に係る半導体装置においては、ソース抵抗Ｒsを低減化することによって、ドレイン電流ＩD−ドレイン・ソース電圧ＶDS特性において、オン抵抗を低減化し、ドレイン電流ＩDの立上がり特性を改善することができる。
【００６９】
したがって、本発明の第２の実施の形態に係る半導体装置においては、高電圧でかつ高電流の高周波半導体装置を得ることができる。
【００７０】
また、本発明の第２の実施の形態に係る半導体装置においても、平面パターン構成例として、第１の実施の形態において説明した平面パターン構成例１乃至７を適用することができる。
【００７１】
本発明の第２の実施の形態に係る半導体装置によれば、チャネル抵抗の増加を抑制した半導体装置を提供することができる。
【００７２】
また、本発明の第２の実施の形態に係る半導体装置によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有する半導体装置を提供することができる。
【００７３】
また、本発明の第２の実施の形態に係る半導体装置によれば、ソース・ゲート間活性領域および／或いはドレイン・ゲート間活性領域の幅の不連続を低減することで電界集中を緩和する半導体装置を提供することができる。
【００７４】
[第３の実施の形態]
図１２は、本発明の第３の実施の形態に係る半導体装置であって、図１２（ａ）は、単位素子をｍ個並列に配置してチャネル幅を拡張すると共に、ドレイン電極２２を中心にソース電極２０およびゲート電極２４の配置を折り返した半導体装置の模式的平面パターン構成図、図１２（ｂ）は、単位素子の拡大された模式的平面パターン構成図を示す。
【００７５】
本発明の第３の実施の形態に係る半導体装置においても、基本的な素子構造は第１の実施の形態に係る半導体装置であるＨＥＭＴ、若しくは第２の実施の形態に係る半導体装置であるＭＥＳＦＥＴを適用することができる。
【００７６】
図１２（ｂ）に示された単位素子の拡大された模式的平面パターン構成は、図２（ｂ）或いは図４の模式的平面パターン構成と同様である。
【００７７】
（平面パターン構造の配置例）
図１２（ａ）においては、ゲート・ドレイン間非活性領域の幅ＷNも示されている。図１２（ａ）において、ドレイン領域の幅ＷDは、ゲート・ドレイン間活性領域（ＡＡ2）３２の幅ＷA2に等しい。また、ＷN＝２×ＷDの関係が成立している。さらに、ソース領域の幅ＷS＝ＷN＋ＷDの関係が成立している。したがって、幅ＷS＝ＷN＋ＷD＝２×ＷD＋ＷD＝３×ＷDが成立する。
【００７８】
本発明の第３の実施の形態に係る半導体装置によれば、単位素子をｍ個並列に配置してチャネル幅を拡張すると共に、ドレイン電極２２を中心にソース電極２０およびゲート電極２４の配置を折り返した平面パターンとすることで、マルチチャネル構造の半導体装置を得ることができる。
【００７９】
本発明の第３の実施の形態に係る半導体装置によれば、単位素子の電流容量の２×ｍ倍の電流容量を得ることができる。
【００８０】
本発明の第３の実施の形態に係る半導体装置によれば、チャネル抵抗の増加を抑制したマルチチャネル構造の半導体装置を提供することができる。
【００８１】
また、本発明の第３の実施の形態に係る半導体装置によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有するマルチチャネル構造の半導体装置を提供することができる。
【００８２】
[第４の実施の形態]
図１３は、本発明の第４の実施の形態に係る半導体装置であって、図１３（ａ）は、単位素子をｍ個並列に配置してチャネル幅を拡張すると共に、ドレイン電極２２を中心にソース電極２０およびゲート電極２４の配置を折り返した半導体装置の模式的平面パターン構成図、図１３（ｂ）は、単位素子の拡大された模式的平面パターン構成図を示す。
【００８３】
本発明の第４の実施の形態に係る半導体装置においても、基本的な素子構造は第１の実施の形態に係る半導体装置であるＨＥＭＴ、若しくは第２の実施の形態に係る半導体装置であるＭＥＳＦＥＴを適用することができる。
【００８４】
図１３（ｂ）に示された単位素子の拡大された模式的平面パターン構成は、第１の実施の形態に係る半導体装置の平面パターン構成例２（図５）と同様である。
【００８５】
（平面パターン構造の配置例）
図１３（ａ）においては、ゲート・ドレイン間非活性領域の幅ＷNも示されている。図１３（ａ）において、ドレイン領域の幅ＷDは、ゲート・ドレイン間活性領域（ＡＡ2）３２の幅ＷA2に等しい。また、ＷN＝２×ＷDの関係が成立している。さらに、ソース領域の幅ＷS＝ＷN＋ＷDの関係が成立している。したがって、幅ＷS＝ＷN＋ＷD＝２×ＷD＋ＷD＝３×ＷDが成立する。
【００８６】
本発明の第４の実施の形態に係る半導体装置によれば、単位素子をｍ個並列に配置してチャネル幅を拡張すると共に、ドレイン電極２２を中心にソース電極２０およびゲート電極２４の配置を折り返した平面パターンとすることで、マルチチャネル構造の半導体装置を得ることができる。
【００８７】
本発明の第４の実施の形態に係る半導体装置によれば、単位素子の電流容量の２×ｍ倍の電流容量を得ることができる。
【００８８】
本発明の第４の実施の形態に係る半導体装置によれば、チャネル抵抗の増加を抑制したマルチチャネル構造の半導体装置を提供することができる。
【００８９】
また、本発明の第４の実施の形態に係る半導体装置によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有するマルチチャネル構造の半導体装置を提供することができる。
【００９０】
また、本発明の第４の実施の形態に係る半導体装置によれば、ソース・ゲート間活性領域および／或いはドレイン・ゲート間活性領域の幅の不連続を低減することで電界集中を緩和するマルチチャネル構造の半導体装置を提供することができる。
【００９１】
[第５の実施の形態]
図１４は、本発明の第５の実施の形態に係る半導体装置であって、図１４（ａ）は、単位素子をｍ個並列に配置してチャネル幅を拡張すると共に、ドレイン電極２２を中心にソース電極２０およびゲート電極２４の配置を折り返した半導体装置の模式的平面パターン構成図、図１４（ｂ）は、単位素子の拡大された模式的平面パターン構成図を示す。
【００９２】
本発明の第５の実施の形態に係る半導体装置においても、基本的な素子構造は第１の実施の形態に係る半導体装置であるＨＥＭＴ、若しくは第２の実施の形態に係る半導体装置であるＭＥＳＦＥＴを適用することができる。
【００９３】
図１４（ｂ）に示された単位素子の拡大された模式的平面パターン構成は、第１の実施の形態に係る半導体装置の平面パターン構成例３（図６）と同様である。
【００９４】
（平面パターン構造の配置例）
図１４（ａ）においては、ゲート・ドレイン間非活性領域の幅ＷNも示されている。図１４（ａ）において、ドレイン領域の幅ＷDは、ゲート・ドレイン間活性領域（ＡＡ2）３２の幅ＷA2に等しい。また、ＷN＝２×ＷDの関係が成立している。さらに、ソース領域の幅ＷS＝ＷN＋ＷDの関係が成立している。したがって、幅ＷS＝ＷN＋ＷD＝２×ＷD＋ＷD＝３×ＷDが成立する。
【００９５】
本発明の第５の実施の形態に係る半導体装置によれば、単位素子をｍ個並列に配置してチャネル幅を拡張すると共に、ドレイン電極２２を中心にソース電極２０およびゲート電極２４の配置を折り返した平面パターンとすることで、マルチチャネル構造の半導体装置を得ることができる。
【００９６】
また、図１５は、本発明の第５の実施の形態に係る半導体装置の模式的平面パターン構成であって、図１５（ａ）は、図１５（ｂ）のＡ部分の拡大図、図１５（ｂ）は、全体的な模式的平面パターン構成図を示す。
【００９７】
本発明の第５の実施の形態に係る半導体装置の全体的な模式的平面パターン構成は、図１５に示すように、基板１００と、基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１００の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極２４０、ソース端子電極２００およびドレイン端子電極２２０と、ゲート電極２４とソース電極２０間に配置されたゲート・ソース間活性領域３０と、ゲート電極２４とドレイン電極２２間に配置されたゲート・ドレイン間活性領域３２と、ソース端子電極２００に接続されたヴィアホール２６０とを備え、ゲート・ソース間活性領域３０の幅が、ゲート・ドレイン間活性領域３２の幅よりも広い。
【００９８】
図１５の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
【００９９】
図１５の例では、ソース端子電極２００において、基板１００の裏面からヴィアホール２６０が形成されて、基板１００の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１００を貫通するヴィアホール２６０を介して、基板１００上に設けた回路素子と基板１００の裏面に形成した接地導体とが電気的に接続される。
【０１００】
尚、ゲート端子電極２４０は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極２２０も、ボンディングワイヤなどで周辺の半導体チップに接続される。
【０１０１】
本発明の第５の実施の形態に係る半導体装置によれば、単位素子の電流容量の２×ｍ倍の電流容量を得ることができる。
【０１０２】
本発明の第５の実施の形態に係る半導体装置によれば、チャネル抵抗の増加を抑制したマルチチャネル構造の半導体装置を提供することができる。
【０１０３】
また、本発明の第５の実施の形態に係る半導体装置によれば、ソース電極からゲート電極間のソース・ゲート間活性領域のチャネル抵抗が低減され、その結果として高周波特性を有するマルチチャネル構造の半導体装置を提供することができる。
【０１０４】
また、本発明の第５の実施の形態に係る半導体装置によれば、ソース・ゲート間活性領域および／或いはドレイン・ゲート間活性領域の幅の不連続を低減することで電界集中を緩和するマルチチャネル構造の半導体装置を提供することができる。
【０１０５】
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０６】
なお、電力増幅用半導体素子はＭＥＳＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）など他の増幅素子にも適用できることは言うまでもない。
【０１０７】
また、第３乃至第４の実施の形態と同様に、第１の実施の形態に係る半導体装置の平面パターン構成例４乃至構成例７（図７乃至図１０）に示された単位素子を基本単位とし、マルチチャネル構造の半導体装置を提供することができることも明らかである。
【０１０８】
また、第３乃至第４の実施の形態に係る半導体装置も第５の実施の形態（図１５（ｂ））と同様に、全体的な模式的平面パターン構成として実現できることも明らかである。
【０１０９】
第１の実施の形態に係る半導体装置の平面パターン構成例４乃至構成例８（図７乃至図１１）に示された単位素子を基本単位とし、マルチチャネル構造の半導体装置を第５の実施の形態（図１５（ｂ））と同様に、全体的な模式的平面パターン構成として実現できることも明らかである。
【０１１０】
また、基板領域は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板を備えていても良い。
【０１１１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０１１２】
本発明の実施の形態に係る半導体装置は、ＳｉＣ基板やＧａＮウェハ基板を有する半導体装置に適用され、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器などの幅広い適用分野を有する。
【図面の簡単な説明】
【０１１３】
【図１】ＧａＮにおける電気伝導特性の一例であって、電子速度の電界依存性を説明する特性図。
【図２】本発明の第１の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）模式的平面パターン構成図。
【図３】本発明の第２の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）模式的平面パターン構成図。
【図４】本発明の第１および第２の実施の形態に係る半導体装置において、構成例１の模式的平面パターン図。
【図５】本発明の第１および第２の実施の形態に係る半導体装置において、構成例２の模式的平面パターン図。
【図６】本発明の第１および第２の実施の形態に係る半導体装置において、構成例３の模式的平面パターン図。
【図７】本発明の第１および第２の実施の形態に係る半導体装置において、構成例４の模式的平面パターン図。
【図８】本発明の第１および第２の実施の形態に係る半導体装置において、構成例５の模式的平面パターン図。
【図９】本発明の第１および第２の実施の形態に係る半導体装置において、構成例６の模式的平面パターン図。
【図１０】本発明の第１および第２の実施の形態に係る半導体装置において、構成例７の模式的平面パターン図。
【図１１】本発明の第１および第２の実施の形態に係る半導体装置において、構成例８の模式的平面パターン図。
【図１２】本発明の第３の実施の形態に係る半導体装置であって、（ａ）チャネル幅を拡張すると共に、ドレイン電極を中心にソース電極方向に折り返したの半導体装置の模式的平面パターン構成図、（ｂ）単位素子の拡大された模式的平面パターン構成図。
【図１３】本発明の第４の実施の形態に係る半導体装置であって、（ａ）チャネル幅を拡張すると共に、ドレイン電極を中心にソース電極方向に折り返したの半導体装置の模式的平面パターン構成図、（ｂ）単位素子の拡大された模式的平面パターン構成図。
【図１４】本発明の第５の実施の形態に係る半導体装置であって、（ａ）チャネル幅を拡張すると共に、ドレイン電極を中心にソース電極方向に折り返したの半導体装置の模式的平面パターン構成図、（ｂ）単位素子の拡大された模式的平面パターン構成図。
【図１５】本発明の第５の実施の形態に係る半導体装置の全体的な模式的平面パターン構成であって、（ａ）（ｂ）のＡ部分の拡大図、（ｂ）全体的な模式的平面パターン構成図。
【図１６】従来例に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）模式的平面パターン構成図。
【図１７】従来例に係る半導体装置の模式的平面パターン構成であって、（ａ）単位素子の模式的平面パターン構成図、（ｂ）単位素子のチャネル幅を拡張した半導体装置の模式的平面パターン構成図、（ｃ）（ｂ）の半導体装置をドレイン電極を中心にソース／ドレイン方向に折り返したの半導体装置の模式的平面パターン構成図。
【図１８】従来例に係る半導体装置の模式的平面パターン構成であって、（ａ）（ｂ）のＡ部分の拡大図、（ｂ）全体的な模式的平面パターン構成図。
【符号の説明】
【０１１４】
１０，１００…基板（半導体基板、半絶縁性基板）
１２…ＧａＮエピタキシャル成長層
１４…非活性領域（素子分離領域）
１６…２次元電子ガス（２ＤＥＧ）層
１８…ＡｌＧａＮ層
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…ゲート・ソース間活性領域（ＡＡ1）
３２…ゲート・ドレイン間活性領域（ＡＡ2）
２００…ソース端子電極
２２０…ドレイン端子電極
２４０…ゲート端子電極
２６０…ヴィアホール
α，θ…テーパ角
ＷS…ソース領域の幅
ＷD…ドレイン領域の幅
ＷN…ゲート・ドレイン間非活性領域の幅
ＷA1…ゲート・ソース間活性領域の幅
ＷA2…ゲート・ドレイン間活性領域の幅
Ｒs…ソース抵抗
【図１】
2009111217.tif 000003
【図２】
2009111217.tif 000004
【図３】
2009111217.tif 000005
【図４】
2009111217.tif 000006
【図５】
2009111217.tif 000007
【図６】
2009111217.tif 000008
【図７】
2009111217.tif 000009
【図８】
2009111217.tif 000010
【図９】
2009111217.tif 000011
【図１０】
2009111217.tif 000012
【図１１】
2009111217.tif 000013
【図１２】
2009111217.tif 000014
【図１３】
2009111217.tif 000015
【図１４】
2009111217.tif 000016
【図１５】
2009111217.tif 000017
【図１６】
2009111217.tif 000018
【図１７】
2009111217.tif 000019
【図１８】
2009111217.tif 000020
【手続補正書】
【提出日】平成20年6月5日(2008.6.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するヴィアホール（ＶＩＡ：貫通孔）を介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される（例えば、特許文献１および特許文献２参照。）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
半絶縁性半導体基板上に選択的に形成した複数個の活性領域を備える半導体装置については、既に開示されている（例えば、特許文献３参照。）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
活性層領域をゲート電極フィンガーと垂直な方向に形成された素子分離領域によって分割することによって、熱拡散経路を広げ、熱抵抗を低減する半導体装置については、既に開示されている（例えば、特許文献４参照。）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
少なくとも１つのユニットセルを第１活性領域と第２活性領域に分割する熱スペーサを備え、熱拡散のために選択的に形成された第１活性領域と第２活性領域がオフセットされて配置される高周波大電力半導体装置については、既に開示されている（例えば、特許文献５参照。）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
従来の半導体装置においては、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０の電界は、ゲート電極２４とドレイン電極２２間のゲート・ドレイン間活性領域３２の電界よりも低いため、ソース電極２０とゲート電極２４間のゲート・ソース間活性領域３０での電子速度が低い。電子速度が低いために、チャネル抵抗の増加、その結果として高周波特性を劣化させていた。
【特許文献１】特開平２−２８８４０９号公報
【特許文献２】特開２００１−２８４２５号公報
【特許文献３】特開昭５７−１６０１４８号公報（第２−３頁、第５図）
【特許文献４】特開平８−２１３４０９号公報（第３頁、第１図）
【特許文献５】米国特許第７,１３５,７４７号明細書 （第６頁、ＦＩＧ．２）