(57)【要約】【課題】低階調表示における信号電流の書き込み不足を解消し、低階調における輝度上昇を抑えて良好な表示を実現するアクティブマトリクス型表示装置を提供する。【解決手段】  基板上にマトリクス状に配置された複数の画素部（８）と、列毎に設けられ、各列のそれぞれの画素部と接続して当該画素部に映像信号に対応する電流信号を供給する信号線と、行毎に設けられ、各行のそれぞれの画素部と接続して当該画素部に映像信号に対応した行単位の画素部を選択して映像信号に対応する電流信号を当該画素部に書込み、保持させると共に当該画素部の表示素子の発光期間を制御する制御信号を供給する複数の制御信号線（Sga,Sgb,Sgc）とを有し、各画素部は、表示素子（３１）に供給する発光電流値（Iel）が映像信号に対応する電流信号値（Isig）に１よりも小さい所定の比率を乗じた値となるように構成されているアクティブマトリックス型表示装置である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置された複数の画素部と、
列毎に設けられ、各列のそれぞれの画素部と接続して当該画素部に映像信号に対応する電流信号を供給する信号線と、
行毎に設けられ、各行のそれぞれの画素部と接続して当該画素部に前記映像信号に対応した行単位の画素部を選択して前記映像信号に対応する電流信号を当該画素部に書込み、保持させると共に当該画素部の表示素子の発光期間を制御する制御信号を供給する複数の制御信号線とを有し、
各画素部は、前記表示素子に供給する発光電流値が前記映像信号に対応する電流信号値に１よりも小さい所定の比率を乗じた値となるように構成されていることを特徴とするアクティブマトリックス型表示装置。
【請求項２】
各表示画素は、
第１の電源に第１の端子が接続された入力トランジスタと、前記入力トランジスタの第２の端子と前記信号線との間に接続された第１のスイッチと、前記入力トランジスタの制御端子と第２の端子との間に接続された第２のスイッチと、前記入力トランジスタの第１の端子と制御端子との間に第１の端子側から直列に接続された第１の容量、第３のスイッチ及び第２の容量と、
第１の電源に第１の端子が接続された駆動トランジスタと、第２の電源に第１の端子が接続された前記表示素子の第２の端子と前記駆動トランジスタの第１の端子との間に接続された第７のスイッチと、前記駆動トランジスタの制御端子と第２の端子との間に接続された第６のスイッチと、前記駆動トランジスタの第１の端子と制御端子との間に第１の端子側から直列に接続された第３の容量、第５のスイッチ及び第４の容量と、
前記第１の容量の前記第３のスイッチ側の端子と前記第４の容量の前記第５のスイッチ側の端子との間に接続する第４のスイッチとを備え、
前記入力トランジスタと、前記駆動トランジスタとは同じサイズであり、前記第１の容量と第３の容量、前記第２の容量と前記第４の容量が同じ容量値であることを特徴とする請求項１に記載のアクティブマトリックス型表示装置。
【請求項３】
前記第１の容量の容量値は、前記第２の容量の容量値よりも大きいことを特徴とする請求項２に記載のアクティブマトリックス型表示装置。
【請求項４】
前記複数の制御線は、行単位に３本設けられ、
第１の制御線は、前記第１のスイッチ、第２のスイッチ、第３のスイッチ、第５のスイッチ及び第６のスイッチの導通、非導通を制御し、
第２の制御線は、前記第４のスイッチの導通、非導通を制御し、
第３の制御線は、前記第７のスイッチの導通、非導通を制御すること
を特徴とする請求項３に記載のアクティブマトリックス型表示装置。
【請求項５】
前記複数の制御線に接続する各スイッチを導通、非導通する制御信号を供給する制御信号出力部を更に備え、
前記制御信号出力部は、
前記映像信号に対応する電流信号を各画素部に書込む際、前記第１の制御線に各スイッチを導通する制御信号、前記第２及び第３の制御線に各スイッチを非導通する制御信号を供給し、
前記映像信号に対応する電流信号を各画素部に保持させる際、前記第１及び第３の制御線に各スイッチを非導通する制御信号、前記第２の制御線に各スイッチを導通する制御信号を供給し、
前記表示素子を発光させる際、前記第１の制御線に各スイッチを非導通する制御信号、前記第２及び第３の制御線に各スイッチを導通する制御信号を供給すること
を特徴とする請求項４に記載のアクティブマトリックス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機エレクトロルミネッセンス（以下、ＥＬと称する）素子のような表示素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、情報携帯端末あるいはテレビジョン等の表示装置として、平面型のアクティブマトリクス型表示装置が広く利用されている。近年、このような平面型のアクティブマトリクス型表示装置として、有機ＥＬ素子のような自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。この有機ＥＬ表示装置は、薄型軽量化の妨げとなるバックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地でも使用できるという特徴を備えている。
【０００３】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている（例えば、特許文献１）。
【０００４】
各表示画素は自己発光素子である有機ＥＬ素子、およびこの有機ＥＬ素子に駆動電流を供給する画素回路により構成されている。各画素回路は、走査線および信号線の交差位置近傍に配置された画素スイッチ、一対の電源線間で有機ＥＬ素子と直列に接続され薄膜トランジスタによって構成された駆動トランジスタ、および駆動トランジスタのゲート制御電圧を保持する保持容量を有している。画素スイッチは対応走査線から供給される走査信号に応答して導通し、対応信号線から供給される映像信号を取り込む。この映像信号に対応する駆動トランジスタのゲート、ソース間電位はゲート制御電圧として保持容量に書き込まれ所定期間保持される。そして、駆動トランジスタは保持容量に書き込まれたゲート制御電圧に応じた電流量を有機ＥＬ素子に供給し、発光動作を行う。
【特許文献１】米国特許第６，３７３，４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、カレントコピー型の回路を画素回路に採用し、この画素回路に映像信号として電流を供給するためにカレントミラー回路等が使用されている。  
そして、このカレントコピー型の画素回路には、書込期間において、映像信号が電流信号Ｉsigとして供給される。書込期間に続く保持期間では、電流Ｉsigとほぼ等しい大きさの駆動電流が、駆動トランジスタのドレインとソースとの間に流れる。それゆえ、駆動トランジスタの閾値Ｖthだけでなく移動度や寸法などが駆動電流に与える影響も排除することができる。
【０００６】
ところで、画素回路は１フレーム前の画素情報を保持している。そのため、大きな電流の信号、即ち明るい（高階調）信号の電流を保持する場合は、信号線の容量、画素の中にある容量、配線抵抗を含めて、１Ｈの中の書き込み時間と呼ばれる時間内に映像信号に書き換えることが可能である。しかし、電流が小さくなり暗い（低階調）の信号になると、上述の信号線の容量などが負担となってきて信号電流の書き込み不足が発生し、駆動トランジスタのゲート電圧を所望の値にすることができにくくなる。そのため、低階調において輝度上昇が生じてしまう。
【０００７】
本発明は、かかる事情に鑑みてなされたもので、低階調表示における信号電流の書き込み不足を解消し、低階調における輝度上昇を抑えて良好な表示を実現することが可能なアクティブマトリクス型表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を達成するための本発明は、基板上にマトリクス状に配置された複数の画素部と、列毎に設けられ、各列のそれぞれの画素部と接続して当該画素部に映像信号に対応する電流信号を供給する信号線と、行毎に設けられ、各行のそれぞれの画素部と接続して当該画素部に前記映像信号に対応した行単位の画素部を選択して前記映像信号に対応する電流信号を当該画素部に書込み、保持させると共に当該画素部の表示素子の発光期間を制御する制御信号を供給する複数の制御信号線とを有し、各画素部は、前記表示素子に供給する発光電流値が前記映像信号に対応する電流信号値に１よりも小さい所定の比率を乗じた値となるように構成されているアクティブマトリックス型表示装置である。
【発明の効果】
【０００９】
本発明のアクティブマトリクス型表示装置によれば、低階調表示における信号電流の書き込み不足を解消し、低階調における輝度上昇を抑えて良好な表示を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について詳細に説明する。  
図１に示すように、有機ＥＬ表示装置は、有機ＥＬパネル１および有機ＥＬパネル１を制御するコントローラ３を備えている。
【００１１】
有機ＥＬパネル１は、ガラス板等の光透過性絶縁基板２上にマトリクス状に配列され表示領域７を構成したｍ×ｎ個の表示画素ＰＸ、表示画素の行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第１制御信号線Ｓｇａ（１〜ｍ）、第２制御信号線Ｓｇｂ（１〜ｍ）および第３制御信号線Ｓｇｃ（１〜ｍ）と、表示画素の列毎にそれぞれ接続されたｎ本の信号線Ｘ（１〜ｎ）、第１、第２制御信号線Ｓｇａ、Ｓｇｂ及びＳｇｃを表示画素の行毎に順次駆動する制御信号出力回路５、および複数の信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路６を備えている。  
各表示画素ＰＸは、自己発光素子である有機ＥＬ素子３１、およびこの有機ＥＬ素子３１に駆動電流を供給する画素回路８により構成されている。
【００１２】
図２は、表示画素ＰＸの等価回路を示す図である。  
画素回路８は電流信号からなる映像信号に応じて有機ＥＬ素子３１の発光を制御する電流信号方式の回路である。
【００１３】
この画素回路は、駆動トランジスタ１１、入力トランジスタ１２、第１スイッチ２１、第２スイッチ２２、第３スイッチ２３、第４スイッチ２４、第５スイッチ２５、第６スイッチ２６、第７スイッチ２７、保持容量Ｃｓ１、保持容量Ｃｓ２、保持容量Ｃｓ３、保持容量Ｃｓ４、および有機ＥＬ素子３１を備えている。  
駆動トランジスタ１１および入力トランジスタ１２、および、各スイッチは、ここでは同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。
【００１４】
駆動トランジスタ１１と入力トランジスタ１２のサイズは、同じである。なお、ここで「トランジスタのサイズが同じ」とはトランジスタのチャネル長及びチャネル幅が同じであることを指す。また、保持容量Ｃｓ１と保持容量Ｃｓ３の容量値は同じＣ１で、保持容量Ｃｓ２と保持容量Ｃｓ４の容量値はＣ２である。  
また、本実施形態において、画素回路８を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。
【００１５】
駆動トランジスタ１１、第７スイッチ２７、および有機ＥＬ素子３１は、第１電圧電源線Ｖｓｓと第２電圧電源線Ｖｄｄとの間で直列に接続されている。第１および第２電圧電源線Ｖｓｓ、Ｖｄｄは、例えば０Ｖおよび＋１０Ｖの電位にそれぞれ設定される。駆動トランジスタ１１は、その第１端子、ここではソースが第２電圧電源線Ｖｄｄに接続されている。有機ＥＬ素子３１は、一方の電極、ここではカソードが第１電圧電源線Ｖｓｓに接続されている。第７スイッチ２７は、ソースが駆動トランジスタ１１の第２端子、ここではドレインに接続されている。また、第７スイッチ２７は、ドレインが有機ＥＬ素子３１のアノードに接続され、更に、ゲートが第３制御信号線Ｓｇｃに接続されている。
【００１６】
駆動トランジスタ１１は、映像信号に応じた大きさの電流を有機ＥＬ素子３１に出力する。第７スイッチ２７は、第３制御信号線Ｓｇｃからの制御信号Ｓｂによりオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタ１１と有機ＥＬ素子３１との接続、非接続を制御する。
【００１７】
定電位端子、駆動トランジスタ１１の制御端子間、ここでは駆動トランジスタ１１のソース、ゲート間には、第２電源線Ｖｄｄ側から直列に、保持容量Ｃｓ３、第５スイッチ２５及び保持容量Ｃｓ４が接続されている。そして、第５スイッチ２５は、第１制御信号線Ｓｇａからの制御信号Ｓａによりオン（導通状態）、オフ（非導通状態）制御され、保持容量Ｃｓ３と保持容量Ｃｓ４との接続、非接続を制御する。
【００１８】
また、駆動トランジスタ１１のゲート、ドレイン間には、第６スイッチ２６が接続されている。そして、第６スイッチ２６は、第１制御信号線Ｓｇａからの制御信号Ｓａによりオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタ１１のゲート、ドレイン間の接続、非接続を制御する。
【００１９】
一方、入力トランジスタ１２、および第１スイッチ２１は、第２電圧電源線Ｖｄｄと信号線Ｘの間で直列に接続される。入力トランジスタ１２は、その第１端子、ここではソースが第２電圧電源線Ｖｄｄに接続され、第１スイッチ２１は、ソースが入力トランジスタ１２の第２端子、ここではドレインに接続されている。また、第１スイッチ２１は、ドレインが信号線Ｘに接続され、更に、ゲートが第１制御信号線Ｓｇａに接続されている。
【００２０】
定電位端子、入力トランジスタ１２の制御端子間、ここでは入力トランジスタ１２のソース、ゲート間には、第２電源線Ｖｄｄ側から直列に、保持容量Ｃｓ１、第３スイッチ２３及び保持容量Ｃｓ２が接続されている。そして、第３スイッチ２３は、第１制御信号線Ｓｇａからの制御信号Ｓａによりオン（導通状態）、オフ（非導通状態）制御され、保持容量Ｃｓ１と保持容量Ｃｓ２との接続、非接続を制御する。
【００２１】
また、入力トランジスタ１２のゲート、ドレイン間には、第２スイッチ２２が接続されている。そして、第２スイッチ２２は、第１制御信号線Ｓｇａからの制御信号Ｓａよりオン（導通状態）、オフ（非導通状態）制御され、入力トランジスタ１２のゲート、ドレイン間の接続、非接続を制御する。
【００２２】
そして、保持容量Ｃｓ１の第３スイッチと接続する側の端子と、保持容量Ｃｓ４の第５スイッチと接続する側の端子間は第４スイッチ２４が接続されている。そして、第４スイッチ２４は、第２制御信号線Ｓｇｂからの制御信号Ｓｂによりオン（導通状態）、オフ（非導通状態）制御され、保持容量Ｃｓ１と保持容量Ｃｓ４との接続、非接続を制御する。
【００２３】
一方、図１に示すコントローラ３は有機ＥＬパネル１の外部に配置されたプリント回路基板上に形成され、制御信号出力回路５および信号線駆動回路６を制御する。コントローラ３は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生し、これら垂直走査制御信号および水平走査制御信号をそれぞれ制御信号出力回路５および信号線駆動回路６に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路６に供給する。
【００２４】
信号線駆動回路６は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号Ｄａｔａ１〜Ｄａｔａｎをアナログ形式に変換し電流信号として複数の信号線Ｘに並列的に供給する。制御信号出力回路５は、シフトレジスタ、出力バッファ等を含み、外部から供給される垂直走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素ＰＸに３種類の制御信号、すなわち、制御信号Ｓａ、Ｓｂ、Ｓｃを供給する。これにより、各第１、第２、第３制御信号線Ｓｇａ、Ｓｇｂ、Ｓｇｃは、互いに異なる１水平走査期間において、それぞれ制御信号Ｓａ、制御信号Ｓｂ、制御信号Ｓｃにより駆動される。
【００２５】
以下、制御信号出力回路５および信号線駆動回路６の出力信号に基づく画素回路８の動作について説明する。  
図３は、制御信号Ｓａ、Ｓｂ、Ｓｃのタイムチャートである。制御信号Ｓａ、Ｓｂ、Ｓｃは、画素回路８の各期間、即ち書込み期間、保持期間及び発光期間に対応して変化する。
【００２６】
図４は、書き込み期間における画素回路８の動作を説明する図である。書込み期間では、制御信号Ｓａがローレベルに制御されることにより、第１スイッチ２１、第２スイッチ２２、第３スイッチ２３、第５スイッチ２５、第６スイッチ２６がオンする。一方、制御信号Ｓｂがハイレベルに制御されることにより、第４スイッチ２４がオフし、制御信号Ｓ３がハイレベルに制御されることにより、第７スイッチ２７がオフする。  
この結果入力トランジスタ１２には、図中の矢印の方向に信号電流Ｉｓｉｇが流れ、この信号電流Ｉｓｉｇに応じた入力トランジスタ１２のゲート電圧が、保持容量Ｃｓ２に保持される。同時に、駆動トランジスタ１１のゲートが閾値電圧になるまで、保持容量Ｃｓ４が充電され、この閾値電圧が保持容量Ｃｓ４に保持される。
【００２７】
このときの入力トランジスタ１２のゲート電位をＶｇとすると、保持容量Ｃｓ１の電位Ｖaは、式（１）で表される。  
Ｖａ＝Ｖｄｄ−（Ｖｄｄ−Ｖｇ）×Ｃ２／(Ｃ１＋Ｃ２)  
＝(Ｃ１×Ｖｄｄ＋Ｃ２×Ｖｇ)／(Ｃ１＋Ｃ２)    ・・・式（１）
また、駆動トランジスタ１１の閾値電圧をＶｔｈとすると、保持容量Ｃｓ３の保持容量Ｃｓ４側の電位Ｖｂは、式（２）で表される。  
Ｖｂ＝Ｖｄｄ−Ｖｔｈ×Ｃ２／(Ｃ１＋Ｃ２)      ・・・式（２）
また、保持容量Ｃｓ４の駆動トランジスタのゲート端子側の電位Ｖｃは、式（３）で表される。  
Ｖｃ＝Ｖｄｄ−Ｖｔｈ                          ・・・式（３）
したがって、保持容量Ｃｓ４の両端の電位差ΔＶｂｃは、式（４）で表される。  
ΔＶｂｃ＝Ｖｂ−Ｖｃ＝Ｖｔｈ×Ｃ１／(Ｃ１＋Ｃ２)  ・・・式（４）
次に、図５は、保持期間における画素回路８の動作を説明する図である。  
制御信号Ｓｃがハイレベルを維持することにより、引き続き、第７スイッチ２７がオフのままである。制御信号Ｓａがハイレベルに変化することにより、第１スイッチ２１、第２スイッチ２２、第３スイッチ２３、第５スイッチ２５、第６スイッチ２６がオフする。同時に、制御信号Ｓｂがローレベルに変化することにより、第４スイッチ２４がオンする。
【００２８】
この結果、保持容量Ｃｓ１と保持容量Ｃｓ４が接続され、保持容量Ｃｓ４の保持容量Ｃｓ１側の端子の電位は、保持容量Ｃｓ１の電位と同じになる。保持容量Ｃｓ４の端子間の電圧は保持されるので、駆動トランジスタ１１のゲート電位は、保持容量Ｃｓ１の電位より、保持容量Ｃｓ４の端子間に保持された電圧差分、下がることになる。
【００２９】
したがって、駆動トランジスタ１１のゲートの電位Ｖｄは、式（５）で表される。  
Ｖｄ＝Ｖａ−ΔＶｂｃ  
＝(Ｃ１×Ｖｄｄ＋Ｃ２×Ｖｇ−Ｃ１×Ｖｔｈ)／(Ｃ１＋Ｃ２)  
・・・式（５）
次に、図６は、発光動作期間における画素回路８の動作を説明する図である。  
制御信号Ｓｂがローレベルを維持することにより、引き続き、第４スイッチ２４がオン状態を継続する。制御信号Ｓａがハイレベルを維持することにより、引き続き、第１スイッチ２１、第２スイッチ２２、第３スイッチ２３、第５スイッチ２５、第６スイッチ２６がオフ状態を継続する。制御信号Ｓｃがローレベルに変化することにより、第７スイッチ２７がオンする。
【００３０】
この結果、保持容量Ｃｓ４に保持された電位により、駆動トランジスタ１１には図中の矢印方向に電流が流れ、この電流により有機ＥＬ素子３１が発光する。
【００３１】
ここで、駆動トランジスタ１１のドレイン電流、すなわち、発光電流ＩＥＬは、トランジスタの電流式から、式（６）で表される。  
ＩEL＝β×（Ｖｄｄ−Ｖｄ−Ｖｔｈ）2    ・・・式（６）
この式（６）のゲートの電位Ｖｄに、式（５）を代入すると式（７）を得る。
【００３２】
ＩEL＝β×｛（Ｖｄｄ−Ｖｇ−Ｖｔｈ）×Ｃ２／（Ｃ１＋Ｃ２）｝2 
・・・式（７）
また、駆動トランジスタ１１と入力トランジスタ１２は同じサイズであるので、信号電流Ｉｓｉｇは、式（８）で表される。  
Ｉｓｉｇ＝β×（Ｖｄｄ−Ｖｇ−Ｖｔｈ）2        ・・・式（８）
したがって、発光電流ＩELは、式（９）で表される。  
IEL＝Isig×｛Ｃ２／（Ｃ１＋Ｃ２）｝2 
＝Isig／Ｎ                                  ・・・式（９）  
ここで、Ｎは１以上の実数である。
【００３３】
この式は、発光電流が、トランジスタの閾値や移動度によらず、信号電流の１／Ｎ倍となることを示している。  
すなわち、所望の発光電流で有機ＥＬ素子を発光させるのに、Ｎ倍の信号電流を流すことになる。
【００３４】
従来では、低階調表示のような小さい信号電流の場合、信号線の負荷容量の影響により、書き込み不足が発生し、所望の発光電流より大きな電流が流れ、輝度上昇が生じていた。しかし、本発明の実施形態では、低階調表示でも、所望の発光電流を流すのに、Ｎ倍の信号電流を流すことになり、従来より大きな信号電流を流すため、書き込み不足が低減され、輝度上昇が低減できる。
【００３５】
その他、本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００３６】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
【００３７】
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な表示素子を適用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】表示画素ＰＸの等価回路を示す図。
【図３】制御信号のタイムチャート。
【図４】書き込み期間における画素回路の動作を説明する図。
【図５】保持期間における画素回路の動作を説明する図。
【図６】発光動作期間における画素回路の動作を説明する図。
【符号の説明】
【００３９】
３…コントローラ、５…制御信号出力回路、６…信号線駆動回路、３１…有機ＥＬ素子、８…画素回路、１１…駆動トランジスタ、１２…入力トランジスタ、２１…第１スイッチ、２２…第２スイッチ、２３…第３スイッチ、２４…第４スイッチ、２５…第５スイッチ、２６…第６スイッチ、２７…第７スイッチ、Ｃｓ１…保持容量、Ｃｓ２…保持容量、Ｃｓ３…保持容量、Ｃｓ４…保持容量、ＰＸ…表示画素、Ｖｄｄ…第２電圧電源線、Ｖｓｓ…第１電圧電源線、Ｓｇａ…第１制御信号線、Ｓｇｂ…第２制御信号線、Ｓｇｃ…第３制御信号線、Ｘ…信号線、Ｓａ…第１制御信号、Ｓ２…第２制御信号、Ｓ３…第３制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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