(57)【要約】      （修正有）【課題】インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率よく実現可能な画像処理装置、画像処理装置の制御方法を提供する。【解決手段】書き込み制御部１４８−０は、空き領域管理バッファからラインアドレスを先入れ先出しで方式で読み出して、画像データバッファに書き込み、奇数または偶数に応じて、書き込みラインアドレスを奇数または偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、読み出し制御部は、奇数または偶数ラインを読み出す場合には、奇数または偶数ライン格納アドレス管理バッファから先入れ先出し方式でライン格納アドレスを読み出し、画像データバッファから１ライン分の画像データを読み出し、前記奇数または偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む。【選択図】図１８
2009071616.tif 000002
【特許請求の範囲】
【請求項１】
インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置であって、
ライン単位で読み書き可能な画像データバッファと、
画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、
奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、
偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御部と、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部と、を含み、
前記書き込み制御部は、
１ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った１ライン分の画像データを画像データバッファに書き込み、
受け取った１ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った１ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御部は、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする画像処理装置。
【請求項２】
請求項１において、
前記読み出し制御部は、
奇数ラインの読み出しと偶数ラインの読み出しを交互に行うことを特徴とする画像処理装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記読み出し制御部は、
所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部を含み、
前記先読み制御部は、
所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファの読み出しポインタを制御することを特徴とする画像処理装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記画像データバッファは、１表示画像分のデータ容量よりも小さな容量のメモリで構成されており、
前記読み出し制御部は、
１出力画像の半分のラインの画像データが前記画像データバッファに書き込まれたあと所定のタイミングで、前記１出力画像の先頭ラインの読み出しを開始することを特徴とする画像処理装置。
【請求項５】
ライン単位で読み書き可能な画像データバッファと、画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、を含み、インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置の制御方法であって、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御ステップと、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部ステップと、を含み、
前記書き込み制御ステップにおいて、
１ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った１ライン分の画像データを画像データバッファに書き込み、
受け取った１ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った１ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御ステップにおいて、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする画像処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像処理装置の制御方法に関する。
【背景技術】
【０００２】
ドライブレコーダや監視カメラシステム等の撮像された画像データを処理するシステムにおいては、インタレース形式で取得された画像データをリアルタイムにプログレッシブ形式に変換する画像処理が必要となる場合がある。
【特許文献１】特開平５−１９７８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
インタレース形式の場合には１画像毎に奇数ラインの画像データと偶数ラインの画像データが交互に送られてくる。このような場合奇数ラインの画像データと偶数ラインの画像データを合成して１画面分のデータを生成する場合には、取得した奇数ラインの画像データと偶数ライン画像データの順次ＳＲＡＭに保持して、１画面分のデータが貯まったら順次出力するのが一般的である。
【０００４】
ここで画像処理用のチップのコストをおさえるためには、できるだけＳＲＡＭの容量を小さくすることが重要である。
【０００５】
本発明の目的は、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率よく実現可能な画像処理装置、画像処理装置の制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明は、
インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置であって、
ライン単位で読み書き可能な画像データバッファと、
画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、
奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、
偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御部と、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部と、を含み、
前記書き込み制御部は、
１ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った１ライン分の画像データを画像データバッファに書き込み、
受け取った１ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った１ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御部は、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする。
【０００７】
画像データバッファは、各種ＲＡＭ（Random Access Memory）で実現可能であるが、高速な情報の出し入れが可能なＳＲＡＭ（Static Random Access Memory）で構成してもよい。
【０００８】
本発明によれば、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率良く実現可能な画像処理装置を提供することができる。
【０００９】
（２）本発明の画像処理装置は、
前記読み出し制御部は、
奇数ラインの読み出しと偶数ラインの読み出しを交互に行うことを特徴とする。
【００１０】
例えばデータバッファに格納されている、出力画像のライン番号に対応する奇数ラインの画像データと偶数ラインの画像データを用いてプログレッシブ画像を生成する場合には、ライン番号順に、奇数ラインと偶数ラインを交互に読み出すようにしても良い。
【００１１】
（３）本発明の画像処理装置は、
前記読み出し制御部は、
所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部を含み、
前記先読み制御部は、
所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファの読み出しポインタを制御することを特徴とする。
【００１２】
先読み制御をおこなう場合には、例えば偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから読み出した後に読み出しポインタを次の読み出し位置に移動させないようにしてもよいし、一旦次の読み出し位置に移動した読み出しポインタを元の位置にもどす制御をしてもよい。また画像データバッファから先読みされた画像データのラインアドレスは空き領域管理バッファに書き込まれない。
【００１３】
前記先読み制御部は、
奇数ラインの画像データ読み出し時に次の偶数ラインの画像データの先読み制御を行う場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファの読み出しポインタを制御してもよい。
【００１４】
また偶数ラインの画像データ読み出し時に次の奇数ラインの画像データの先読み制御を行う場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを先読みするとともに、次回も当該奇数ライン格納アドレスが再び読み出されるように奇数ライン格納アドレス管理バッファの読み出しポインタを制御してもよい。
【００１５】
例えばインタレース形式で受け取った第１の奇数ラインの画像データ群と当該奇数ライン画像データ群の前または後のいずれかに受けとった偶数ライン画像データ群を画像データバッファに保持し、補完対象となるターゲットラインのターゲット画素と所定の位置関係を有するターゲットラインに対応した画像データ及び、当該ターゲットラインの前後のラインに対応した画像データの画素値を用いて、ターゲットラインのターゲット画素の補完の有無を判断し、当該ターゲットラインのターゲット画素と所定の位置関係を有する、ターゲットラインの前後のラインに対応した画像データの画素値を用いて、ターゲット画素の補完値を演算し、ターゲットラインのターゲット画素の補完の有無の判断結果に基づき、ターゲットラインのターゲット画素を補完値またはターゲットラインのターゲット画素に対応する画像データの画素値のいずれかを用いてプログレッシブ画像を生成するような場合、補完値を演算するために次のラインを先読みする場合がある。
【００１６】
本発明によればこのような場合には先読み制御を行い、補完値を演算することも可能である。
【００１７】
（４）本発明の画像処理装置は、
前記画像データバッファは、１表示画像分のデータ容量よりも小さな容量のメモリで構成されており、
前記読み出し制御部は、
１出力画像の半分のラインの画像データが前記画像データバッファに書き込まれたあと所定のタイミングで、前記１出力画像の先頭ラインの読み出しを開始することを特徴とする。
【００１８】
１出力画像の半分のラインの画像データとは例えば１画像の偶数ラインの画像データまたは１画像の奇数ラインの画像データである。
【００１９】
所定のタイミングとは例えば１出力画像の先頭偶数ラインの書き込みのタイミングでもよいし（書き込み開始または書き込み終了でもよい）、ｎ番目の偶数ラインの書き込みのタイミングでもよい。
【００２０】
本発明の画像データバッファは、例えば１出力画像の半分のライン＋１または数ラインの容量で実現することができる。従って少ないＲＡＭ容量で、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を実現可能である。
【００２１】
（５）本発明は、
ライン単位で読み書き可能な画像データバッファと、画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、を含み、インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置の制御方法であって、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御ステップと、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部ステップと、を含み、
前記書き込み制御ステップにおいて、
１ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った１ライン分の画像データを画像データバッファに書き込み、
受け取った１ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った１ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御ステップにおいて、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明に係る画像処理装置は、以下の実施の形態及び変形例を自由に組み合わせたものを含むものとする。
【００２３】
１．データ記録システム
以下、本発明を適用した画像データ記録システムについて説明する。
【００２４】
図１は、本実施の形態の画像データ記録システム１（ドライブレコーダや監視カメラ）の構成図である。
【００２５】
１０−１〜１０−４はカメラモジュール（例えばNTSC/PALカメラ）であり、１２−１〜１２−４はデコーダ（例えばNTSC/PAL  Video  Decoder）である。
【００２６】
２０は、第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）である。第２の画像処理装置（インタレース／プログレッシブ変換装置、ＩＣ）２０を第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０等と組み合わせることにより、NTSC/PALビデオデコーダ１２−１〜１２−４からのデジタル信号をJPEG画像に変換することができる。またインタレース／プログレッシブ変換装置２０は大容量のＳＲＡＭを内蔵させるようにしてもよい。またインタレース／プログレッシブ変換装置２０は、ビデオ入力を複数チャネルを備えているので、固定画面出力、自動スキャン画面出力、複数入力マージ画面出力と、多様な画面出力を行わせるようにしてもよい。また第２の画像処理装置（インタレース／プログレッシブ変換装置）２０は、動体検出機能を内蔵させ、動体検出によってホストCPUへ割り込みを発生させるようにすることで、システムを省電力化するようにしてもよい。
【００２７】
例えば第２の画像処理装置（インタレース／プログレッシブ変換装置）２０とシングルカメラタイプの画像コントローラとのセット使用で、最大4個のカメラセット（カメラモジュール+NTSC/PALデコーダ）との接続が可能にすることができる。
【００２８】
３０は、ドライブレコーダや車載カメラなどに最適な第１の画像処理装置（デュアルカメラ対応の画像コントローラ）であり、カメラインタフェース機能、JPEGエンコーダ機能に加え、CF、SD Memory、USB（Device）各種インタフェースおよび8chのADCを内蔵している。第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０にカメラモジュール１０−１〜１０−４、SDRAM、外付けのストレージ（CF Memory CardまたはSD Memory Card）とファームウェアを格納したFlash ROMを接続することにより、ドライブレコーダ製品や車載カメラ製品を構成することができる。また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０はGPIOおよびI2Cバスに搭載させてカメラの設定や外部機器の制御を行うことようにすることもできる。
【００２９】
例えば図１７に示すように第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０の２つの入力Ｉ１，Ｉ２のそれぞれに対し、第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置）２０−１、２０−２の出力ＯＵＴ１、ＯＵＴ２を接続することで、例えば８個のカメラセットＣ１からＣ８との接続が可能となる。
【００３０】
なおデータ記録システムを監視カメラとして使用する場合には、第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置）２０の出力をＬＣＤコントローラやビデデコーダ４０及びディスプレイ５０に接続して、ディスプレイ５０に表示させるようにしてもよい。
【００３１】
図２は、本実施の形態の画像データ記録システム１をドライブレコーダに応用した場合のイメージ図である。
【００３２】
同図に示すように本実施の画像データ記録システム１は、車体の前方方向を撮影するフロントカメラ１０−１（プログレッシブ形式のデジタル画像データを出力）、車体の後方向を撮影するバックカメラ１０−２（インタレース形式のアナログ画像データを出力）、車体の進行方向に対して左方向を撮影するサイドカメラ１０−３（インタレース形式アナログの画像データを出力）、車体の進行方向に対して右方向を撮影するサイドカメラ１０−４（インタレース形式のアナログ画像データを出力）を搭載している。
【００３３】
第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、デュアルカメラ対応の画像コントローラＩＣであるため、第１のカメラインタフェースに車体の前方方向を撮影するフロントカメラ１０−１（プログレッシブ形式のデジタル画像データを出力）を接続し、第２のカメラインタフェースにインタレース／プログレッシブ変換装置２０を接続している。
【００３４】
第２の画像処理装置（インタレース／プログレッシブ変換装置）２０は、ビデオ入力を４チャネルを備えているので、各チャネルにNTSCデコーダを介して、車体の後方向を撮影するバックカメラ１０−２（インタレース形式のアナログ画像データを出力）、車体の進行方向に対して左方向を撮影するサイドカメラ１０−３（インタレース形式アナログの画像データを出力）、車体の進行方向に対して右方向を撮影するサイドカメラ１０−４（インタレース形式のアナログ画像データを出力）が接続されている。
【００３５】
なお第２の画像処理装置（インタレース／プログレッシブ変換装置）２０の出力をオートスキャン画面出力（図６（Ｂ）参照）とすることにより、バックカメラ１０−２の画像、サイドカメラ１０−３の画像、サイドカメラ１０−４の画像を、順次切り替えて出力させることができる。
【００３６】
また第２の画像処理装置（インタレース／プログレッシブ変換装置）２０の出力を複数入力マージ画面出力（図６（Ｄ）参照）とすることにより、バックカメラ１０−２の画像、サイドカメラ１０−３の画像、サイドカメラ１０−４の画像を１つの画像にマージして出力させることができる。
【００３７】
２．第１の画像処理装置（デュアルカメラ対応の画像コントローラ、ＩＣ）
図３は、本実施の形態の第１の画像処理装置（デュアルカメラ対応の画像コントローラ）の構成の一例を示す図である。
【００３８】
第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、第１のカメラモジュール１４−１からの画像データを処理する画像処理部３２−１を含む。画像処理部３２−１は、カメラＩ／Ｆ３４−１，リサイズ処理部３６−１，圧縮処理部３８−１等を含む。また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、第２のカメラモジュール１４−２からの画像データを処理する画像処理部３２−２を含む。画像処理部３２−２は、カメラＩ／Ｆ３４−２，リサイズ処理部３６−２，圧縮処理部３８−２等を含む。圧縮処理部３８−１、圧縮処理部３８−２は、30 fps @VGAのハードウェアによるJPEGエンコードを実現する。
【００３９】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、カメラモジュールごとにハードウェアJPEGエンコーダ（圧縮処理部３８−１、３８−２）を２個搭載している。
【００４０】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、音声データをサポートするＩ2Ｓ６０を含むようにしてもよい。
【００４１】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、Compact FlashインタフェースによるCF Memory Cardに対応するためのCF CardＩ／Ｆ６６を含むようにしてもよい。
【００４２】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、Compact Flashインタフェースによる無線LANインタフェース（802.11b/g）に対応可能に構成してもよい。
【００４３】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、SD MemoryインタフェースによるSD Memory Card接続に対応するためのSD Memory CardＩ／Ｆ６４を含むようにしてもよい。
【００４４】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、PCとの接続を可能にするためのUSBインタフェース５２を含むようにしてもよい。
【００４５】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、ジャイロセンサ等の各種アナログセンサとの接続が可能なＡＤＣ５４を含むようにしてもよい。
【００４６】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、例えば車速パルスを計測するイベントカウンタ用タイマ４８を含むようにしてもよい。
【００４７】
また第１の画像処理装置（デュアルカメラ対応の画像コントローラ）３０は、２ポート（16bit-Bus: FROM/SRAM, 32bit-Bus: SDRAM）のメモリバスを含むようにしてもよい。
【００４８】
３．インタレース／プログレッシブ変換モード
本実施の形態では、インタレース形式の画像データをプログレッシブ形式の画像データに変換する際に前後フィールドを合成して１フレームを作る通常モード、片フィールドのみを使用し各ラインを２倍にして１フレームを作る片側フィールドモード、片フィールドのみを使用し上下ラインから線形補間し１フレームを作る補完モードの３種類のモードから選択可能に構成されている。
【００４９】
図４、図５（Ａ）（Ｂ）（Ｃ）は、本実施の形態のインタレース／プログレッシブ変換モードについて説明するための図である。
【００５０】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０の各入力チャネルには、インタレース形式で画像データが入力される。すなわち図４に示すように、例えば１／６０秒毎に時刻ｔ１、ｔ２、ｔ３、ｔ４・・・で取得された元画像Ｇ１、Ｇ２、Ｇ３、Ｇ４・・・に対応して、本実施の形態のインタレース／プログレッシブ変換装置２０の入力チャネルのデータ端子には、元画像Ｇ１の奇数ラインの画像Ｇ１−Ｋ、元画像Ｇ２の偶数ラインの画像Ｇ２−Ｇ、元画像Ｇ３の奇数ラインの画像Ｇ３−Ｋ、元画像Ｇ４の偶数ラインの画像Ｇ４−Ｇ、・・１／６０毎に時系列に入力される。
【００５１】
ここで通常モードの場合には、図５（Ａ）に示すように、出力画像の奇数ラインＯＬ１、ＯＬ３・・は元画像Ｇ１の奇数ラインの画像Ｇ１−Ｋの対応するラインのデータＬ１−１、Ｌ３−１、・・、出力画像の偶数ラインＯＬ２、ＯＬ４・・は元画像Ｇ２の偶数ラインの画像Ｇ２−Ｇの対応するラインのデータＬ２−２、Ｌ４−２、・・からなるプログレッシブ画像を生成する。
【００５２】
また片側フィールドモードの場合には、図５（Ｂ）に示すように、出力画像の奇数ラインＯＬ（ｎ）と次の偶数ラインＯＬ（ｎ＋１）・・のいずれのラインも、元画像Ｇ１の奇数ラインの画像Ｇ１−Ｋの対応する奇数ラインのデータＬ１−ｎからなるプログレッシブ画像を生成する。
【００５３】
また補完モードの場合には、図５（Ｃ）に示すように、出力画像の奇数ラインＯＬ１、ＯＬ３・・は元画像Ｇ１の奇数ラインの画像Ｇ１−Ｋの対応するラインのデータＬ１−１、Ｌ３−１、・・、出力画像の偶数ラインＯＬ２、ＯＬ４・・は元画像Ｇ１の奇数ラインの画像Ｇ１−Ｋ元画像の連続する２つの奇数ライン（生成する偶数ラインの前後の奇数ライン）ターゲットの画素値を補完して生成する。例えば出力画像の偶数ラインＯＬ２の各画素値は、元画像Ｇ１の奇数ラインの画像Ｇ１−ＫのＬ１とＬ３（生成する偶数ラインの前後の奇数ライン）のラインの画素値に基づき線形補完演算を行い生成する。
【００５４】
一般に、撮影領域内の被写体が動いたり、移動したりした場合、時刻ｔ１で取得された奇数ラインの画像Ｇ１−Ｋ内の被写体Ｈ−１と時刻ｔ２で取得された偶数ライン画像Ｇ２−Ｇの被写体Ｈ−２の画像にずれが生じる場合がある。このような場合に奇数ラインと偶数ラインの画像のずれによりぶれた画像が生成されることになる。
【００５５】
しかし本実施の形態の片側フィールドモードの場合には奇数ラインの画像と偶数ラインの画像のラインを混合することなくプログレッシブ画像を生成するので、かかるぶれが生じるのを防止することができる。
【００５６】
４．出力形式
図６（Ａ）〜（Ｄ）は、本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０の出力モードについて説明するための図である。
【００５７】
本実施の形態では、複数の入力チャネルから入力される画像の出力形式として、固定モード、オートスキャンモード、縮小モード、マージモードを含む複数のモードが用意されており、選択された出力モードに対応した出力形式の画像が出力される。
【００５８】
固定モードの場合、図６（Ａ）に示すようにあらかじめ決めたひとつの入力チャネルの画像が出力される。オートスキャンモードの場合、図６（Ｂ）に示すように、入力チャネルが順次切り替えて出力される。縮小モードの場合、図６（Ｃ）に示すように、画像が縮小（例えばVGAをQVGAにリサイズ）して出力される。例えばデータサイズが１／４になる場合には、固定モードで１枚の画像が出力される期間に４枚の画像が出力されることになる。マージモードの場合、図６（Ｃ）に示すように、各チャネルの画像をQVGAにリサイズし４画面を合成して１画像にして出力される。
【００５９】
図７（Ａ）（Ｂ）は、設定された選択比率に応じてオートスキャンする例について説明するための図である。
【００６０】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、例えば選択条件設定レジスタ等に設定された選択比率に基づき、各入力チャネル毎に連続して選択される連続選択回数を決定し、複数の入力チャネルの各チャネルについて、当該入力チャネルについて決定された連続選択回数分だけ連続して当該入力チャネルに対応した画像データを選択する制御を順次おこなう。
【００６１】
例えば図７（Ｂ）に示すように、入力チャネルＣＨ１から時刻ｔ１、ｔ２、ｔ３、・・・と１／３０秒間隔でＡ１、Ａ２、Ａ３、・・・・の画像データが入力され、入力チャネルＣＨ２から同様の間隔でＢ１、Ｂ２、Ｂ３、・・・・の画像データが入力され、入力チャネルＣＨ３から同様の間隔でＣ１、Ｃ２、Ｃ３、・・・・の画像データが入力され、入力チャネルＣＨ４から同様の間隔でＤ１、Ｄ２、Ｄ３、・・・・の画像データが入力される場合を例にとり説明する。
【００６２】
ここで、設定された選択比率がＣＨ１：ＣＨ２：ＣＨ３：ＣＨ４＝４：２：１：１である場合には図７（Ａ）に示すように１／３０秒間隔で、Ａ１、Ａ２、Ａ３、Ａ４、Ｂ５、Ｂ６、Ｃ７、Ｄ８、・・・の順に出力される。すなわちＣＨ１の画像が連続して４枚選択され（３１０参照）、次にＣＨ２の画像が連続して２枚選択され、次にＣＨ３の画像が１枚選択され、次にＣＨ４の画像が１枚選択される制御が繰り返し行われる。
【００６３】
５．第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）の構成
図８は、本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）の構成を示す図である。
【００６４】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、インタレース信号をプログレッシブ信号に変換するＩＣである。本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、インタレース信号をプログレッシブ信号に変換するために必要十分のＳＲＡＭ１３０を内蔵しているので、外付けRAMを用いることなくインタレース信号をプログレッシブ信号に変換することができる。
【００６５】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、ビデオ入力を4 チャネル２２−１、２２−２、２２−３，２２−４備えており、固定画面出力、オートスキャン画面出力、複数入力マージ画面出力と、多様な画面出力が可能である。また、本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、動体検出機能を内蔵しており、動体検出によってホストＣＰＵへ割り込みを発生することができるので、システムを省電力化することができる。
【００６６】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、各チャネル１０２−１〜１０２−４からの画像データの入力タイミングをコントロールする入力コントローラ１１０ー１〜１１０−４を含む。本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、入力コントローラ１１０ー１〜１１０−４の出力される画像データのリサイズ処理を行うスケーラ１１０−１〜１１０−４を含む。縮小モード又はマージモードの場合には、スケーラ１１０−１〜１１０−４は、入力画像の各ラインの画素数を１／２に間引き、列の長さを１／２にリサイズする処理を行う。
【００６７】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、スケーラ１１０−１〜１１０−４の出力をＳＲＡＭ１３０に書き込み、所定のタイミングでＳＲＡＭ１３０から画像データを読み出して第１の出力ライン１６３、第２の出力ライン１６５、第３の出力ライン１６６に出力するメモリコントーラ１４０を含む。
【００６８】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、第１の出力ライン１６３、第２の出力ライン１６５、第３の出力ライン１６７を受け取り、プログレッシブ形式の画像データを出力するＩ／Ｐ変換部１７０を含む。
【００６９】
本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）２０は、動体検出、明るさ検出を行うエリアセンサ１２０と、動体検出、明るさ検出の検出結果に基づき、割り込み信号を発生させる割り込みコントローラ１２２を含む。
【００７０】
図９は、本実施の形態の第２の画像処理装置（インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース／プログレッシブ装置、ＩＣ）のメモリコントローラの構成の一例を示す図である。
【００７１】
メモリコントローラ１４０は、ＳＲＡＭ１３０に対して書き込み制御を行う、第１の書き込み制御部１４８−０〜第５の書き込み制御部１４８−４、第１の書き込み制御部１４８−０〜第５に書き込み制御部１４８−４の書き込み制御と読み出し制御部１６０の読み出し制御に対応して、ＳＲＡＭ１３０に対して画像データの読み書きのアドレス管理制御を行う第１のアドレス管理回路１５０−０〜第５のアドレス管理回１５０−４、ＳＲＡＭ１６０に対する読み出し制御を行う読み出し制御部１６０、読み出された画像データが出力される第１の出力ライン１６３の前段に設けられた少なくとも表示画像の１ライン分の画像データが保持可能なラインバッファ１６２、第２の出力ライン１６５上のバッファ１６４，第３の出力ライン１６６上のバッファ１６６、各出力ラインの出力タイミングを制御する出力タイミング制御部１６８を含む。
【００７２】
メモリコントローラ１４０は、入力チャネル１〜４に対応したスケーラ１０４−１〜１０４−４から出力される画像データ１０６−１〜１０６−４を受け取る。ここで固定モードまたはオートスキャンモードの場合には１０６−１〜１０６−４は、縮小されない画像データであり、縮小モードまたはマージモードの場合には縮小された画像データである。
【００７３】
第１の書き込み制御部１４８−０には、４つの入力チャネルからの画像データ１０６−１〜１０６−４が入力され、第２の書き込み制御部１４８−１には第１の入力チャネルの画像データ１０６−１が入力され、第３の書き込み制御部１４８−２には第２の入力チャネルの画像データ１０６−２が入力され、第４の書き込み制御部１４８−３には第３の入力チャネルの画像データ１０６−３が入力され、第５の書き込み制御部１４８−４には第４の入力チャネルの画像データ１０６−４が入力される。
【００７４】
固定モード又はオートスキャンモードの場合には、第１の書き込み制御部１４８−０が動作して、固定モードの場合には所定の入力チャネルの画像データがＳＲＡＭ１３０に保持され、オートスキャンモードの場合には、各入力チャネルの画像データのうち出力対象として選択された画像データがＳＲＡＭ１３０に保持される。第１の書き込み制御部１４８−０の構成については、図１１で説明する。
【００７５】
縮小モード又はマージモードの場合には第２の書き込み制御部１４８−１から第５の書き込み制御部１４８−５が動作する。縮小モードまたはマージモードの場合には、第２の書き込み制御部１４８−１は第１の入力チャネルの縮小画像データをＳＲＡＭ１３０に書き込む制御を行い、第３の書き込み制御部１４８−２は第２の入力チャネルの縮小画像データをＳＲＡＭ１３０に書き込む制御を行い、第４の書き込み制御部１４８−３は第３の入力チャネルの縮小画像データをＳＲＡＭ１３０に書き込む制御を行い、第５の書き込み制御部１４８−１は第４の入力チャネルの縮小画像データをＳＲＡＭ１３０に書き込む制御を行う。
【００７６】
読み出し制御部１６０は、ＳＲＡＭ１３０に保持されている画像データを読み出して、前ライン出力を第１の出力ラインに、奇数ライン出力を第２の出力ラインに、偶数ライン出力を第３の出力ラインに出力する制御を行う。
【００７７】
図１０は、読み出し制御部１６０の処理の流れを示すフローチャートである。
【００７８】
まず出力対象ラインは奇数ラインであるか偶数ラインであるかを判断し（ステップＳ１０）、出力対象ラインが奇数ラインである場合には、出力対象ラインに対応する奇数ラインのデータをＳＲＡＭ１３０から読み出し、読み出した１ライン分のデータを第２の出力ライン１６５に出力し、第１の出力ライン１６３の前段のラインバッファ１６２に書き込む（ステップＳ２０）。
【００７９】
出力対象ラインが偶数ラインである場合には、出力対象ラインに対応する偶数ラインのデータをＳＲＡＭ１３０から読み出し、読み出した１ライン分のデータを第３の出力ライン１６７に出力するとともに、次の奇数ラインのデータを読み出して第２の出力ライン１６５に出力するとともに、ラインバッファ１６２に格納されている１ライン分の画像データを第１の出力ライン１６３に出力する制御を行う（ステップＳ３０）。
【００８０】
図１１は第１の書き込み制御部１４８−０の構成の一例を示す図である。
【００８１】
第１の書き込み制御部１４８−０は、選択部１４２、選択条件設定レジスタ１４９、入力切り替え制御部１４４、書き込み制御部１４８を含む。選択部１４２は、第１〜第４の入力チャネルに対応した画像データ１０６−１〜１０６−４を受け取り、選択制御信号１４５に基づきいずれかの入力データを選択して選択画像データ１４３を出力する。選択条件設定レジスタ１４９には、各入力チャネルの選択比率に関する条件を示す値が設定されている。選択条件設定レジスタ１４９の値は外部入力に基づき設定、変更できるようにしてもよい。入力切り替え制御部１４４は、カウンタ１４６を含み、選択条件設定レジスタの値に基づき、各入力チャネルの画像を連続して選択する回数を決定し、当該回数に従って入力チャネルを切り替えるための選択制御信号１４５を生成する。書き込み制御部１４８は、選択部によって選択された選択画像データ１４３をＳＲＡＭ１３０に書き込む制御を行う。
【００８２】
このようにすることでオートスキャンモードの場合には選択条件設定レジスタに設定された選択比率に従って画像データを選択してＳＲＡＭ１３０に保持させることができる。なお固定モードの場合には、選択条件設定レジスタに固定で選択されるチャネルの選択比率を１、他のチャネルの選択比率を０として設定するようにしてもよい。
【００８３】
図１８は、本実施の形態のＳＲＡＭの読み書きの管理について説明するための図である。本実施の形態では、通常モードの場合、第１の書き込み制御部１４８−０、第１のアドレス管理回路１５０−０、読み出し制御部１６０が動作して、ＳＲＡＭ１３０の読み書き管理を行う。
【００８４】
ＳＲＡＭ１３０は、ライン単位で読み書き可能な画像データバッファとして機能する。
【００８５】
ＳＲＡＭ１３０はｘバイト（画像データの１ライン分（横方向）のデータを格納可能なバイト数、例えば７５８バイト）を１ラインとする複数のラインで構成され、ラインアドレスを指定することにより、ライン単位で読み書き可能に構成されている。ラインアドレスは、例えば各ラインの領域に割り当てられたライン番号でもよい。
【００８６】
第１のアドレス管理回路１５０−０は、画像データバッファ（ＳＲＡＭ１３０）の空き領域のラインアドレスを保持する空き領域管理バッファ１５２を含む。空き領域管理バッファ１５２は、ラインアドレスが保持可能な格納領域を少なくとも使用するライン数分有し、先入れ先出し方式で格納領域に格納されているデータ（ラインアドレス）の読み書きが可能に構成されており、例えばＦＩＦＯ等で実現してもよい。
【００８７】
第１のアドレス管理回路１５０−０は、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファ１５４を含む。奇数ライン格納アドレス管理バッファ１５４は、ラインアドレスが保持可能な格納領域を少なくとも使用する奇数ライン数分有し、先入れ先出し方式で格納領域に格納されているデータ（ラインアドレス）の読み書きが可能に構成されており、例えばＦＩＦＯ等で実現してもよい。
【００８８】
第１のアドレス管理回路１５０−０は、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファ１５６を含む。偶数ライン格納アドレス管理バッファ１５６は、ラインアドレスが保持可能な格納領域を少なくとも使用する偶数ライン数分有し、先入れ先出し方式で格納領域に格納されているデータ（ラインアドレス）の読み書きが可能に構成されており、例えばＦＩＦＯ等で実現してもよい。
【００８９】
第１の書き込み制御部１４８−０は、受け取ったインタレース形式の画像データをライン単位で順次前記画像データバッファに書き込む制御を行う。１ライン分の画像データを受け取ると、前記空き領域管理バッファ１５２に保持されているラインアドレス１５３を先入れ先出しで方式で読み出して、読み出したラインアドレス１５３に基づき、受け取った１ライン分の画像データ１０６を画像データバッファ１３０に書き込み、受け取った１ライン分の画像データ１０６が奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファ１５４に先入れ先出し方式で書き込み、受け取った１ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファ１５６に先入れ先出し方式で書き込む。
【００９０】
読み出し制御部１６０は、画像データバッファ１３０から画像データを所定の順序にしたがって読み出す制御を行う。奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファ１５４から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ１３０から１ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファ１５２に先入れ先出し方式で書き込み、偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファ１５６から先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレス１５６に基づき、画像データバッファ１３０から１ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファ１５２に先入れ先出し方式で書き込む。
【００９１】
読み出し制御部１６０は、奇数ラインの読み出しと偶数ラインの読み出しを交互に行うようにしてもよい。
【００９２】
また読み出し制御部１６０は、所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部１６０を含むように構成してもよい。先読み制御部１６２は、所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファ１５６または奇数ライン格納アドレス管理バッファ１５４から、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファ１３０から１ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファ１５６または偶数ライン格納アドレス管理バッファ１５４の読み出しポインタを制御してもよい。
【００９３】
画像データバッファは、１表示画像分のデータ容量よりも小さな容量のメモリで構成することができる。読み出し制御部１６０は、１出力画像の半分のラインの画像データが前記画像データバッファ１３０に書き込まれたあと所定のタイミングで、前記１出力画像の先頭ラインの読み出しを開始するようにしてもよい。
【００９４】
図１９、図２０（Ａ）〜（Ｃ）は、本実施の形態の画像データバッファ（ＳＲＡＭ）の読み書きの制御の動作例を説明するための図である。
【００９５】
４８０×６４０（縦×横、４８０ラインの画像データ）の画像データをインタレース形式（まず画像データ１の奇数ラインのデータを２４０個順次受け取り、次に画像データ２の偶数ライン２４０のデータを２４０個順次受け取る）で受け取り、受け取った画像データを一旦画像データバッファ（ＳＲＡＭ１３０）に格納し、出力画像データの各ラインに対応するデータをライン１，ライン２、ライン３、・・順番に（奇数ライン、偶数ラインと交互に）出力する場合を例にとり説明する。
【００９６】
ここで画像データバッファ（ＳＲＡＭ１３０）は、１表示画像分（４８０ライン）のデータ容量よりも小さな容量のメモリである２４２本のラインで構成されているとする。画像データバッファ（ＳＲＡＭ１３０）の容量を１表示画像のライン数／２＋２としているが、１表示画像のライン数／２＋１でも構成可能である。１３４は画像データバッファ（ＳＲＡＭ１３０）のライン単位のデータ格納領域を示しており、１３２はライン単位のデータ格納領域の各ラインに割り当てられたラインアドレスを示している。
【００９７】
空き領域管理バッファ１５２はＦＩＦＯで構成されており、ライトポインタＶＷＰとリードポインタＶＲＰが先入れ先出し方式で格納領域をポイントするように構成されている。
【００９８】
奇数ライン格納アドレス管理バッファ１５４はＦＩＦＯで構成されており、ライトポインタＯＷＰとリードポインタＯＲＰが先入れ先出し方式で格納領域をポイントするように構成されている。
【００９９】
偶数ライン格納アドレス管理バッファ１５６は、ＦＩＦＯで構成されておりライトポインタＥＷＰとリードポインタＥＲＰが先入れ先出し方式で格納領域をポイントするように構成されている。
【０１００】
例えば最初の画像データを、画像データバッファ（ＳＲＡＭ１３０）のラインアドレス０，１，２、・・・の順に書き込む場合、空き領域管理バッファ１５２には、ラインアドレス０，１，２，・・２３９，２４０，２４１が書き込まれており、リードポインタＶＲＰが３１０の方向に移動して順に読み出すようにしてもよい。
【０１０１】
そしてリードポインタＶＲＰによって空き領域管理バッファ１５２から読み出されたラインアドレス０，１，２，・・２３９に順次受け取ったライン単位のデータが格納してもよい。
【０１０２】
図２０（Ａ）は１画像分の奇数ラインのデータを受け取ったのち、偶数ラインのデータの書き込み（ライン２の書き込み）及び並行して行われる奇数ラインのデータの読み出し（ライン１の読み出し）時の画像データバッファとアドレス管理回路の制御について説明する図である。
【０１０３】
１３０−１は、１画像分の奇数ラインのデータ（２４０個のラインデータ）が画像データバッファ（ＳＲＡＭ１３０−１）のラインアドレス０〜２３９に格納されている様子を示している。また画像データバッファ１３０への奇数ラインの書き込み処理と並行して奇数ライン格納アドレス管理バッファ１５４−１に奇数ラインの画像データが書き込まれたラインアドレスが書き込まれる。１５４−１は、奇数ライン１，３，５、・・４７９が格納されているラインアドレス０，１，・・２３９が格納されている様子を示している。
【０１０４】
本実施の形態では、１画像分の奇数ラインの画像データを受け取った後に、１画像分の偶数ラインの画像データを順次受け取る。奇数ラインの画像データを画像データバッファ１３０に書き終えたあとは、空き領域管理バッファ１５２−１の読み出しポインタＶＲＰは３１０に位置付けられるので、読み出しポインタＶＲＰ（３１０）のポイントする領域に格納されたラインアドレス’２４０’に、受け取った偶数ラインであるライン２の画像データが格納される（３１４参照）。
【０１０５】
また画像データバッファ１３０−１への偶数ラインであるライン２の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ１５６−１に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。１５６−１に示すように、偶数ライン格納アドレス管理バッファのライトポインタＥＷＰは最初３４０に位置づけられているので、ライトポインタＥＷＰ（３４０）がポイントする領域に偶数ラインであるライン２の画像データが格納されたラインアドレスの’２４０’が格納される。
【０１０６】
偶数ラインであるライン２の画像データが格納されるのと並行して１画像分の画像データを奇数、偶数と交互に画像データバッファ１３０−１から出力する処理が開始される。１５４−１に示すように、奇数ライン格納アドレス管理バッファの読み出しポインタＯＲＰは３２０に位置付けられているので、読み出し制御部１６０は、読み出しポインタＯＲＰのポイントする領域に格納されているラインアドレス’０’を読み出して、画像データバッファ１３０−１のラインアドレス’０’からライン１（奇数ライン）をよみだして出力する（３２２参照）。
【０１０７】
図２０（Ｂ）は、偶数ラインの画像データの書き込み（ライン４の書き込み）及び並行して行われる先に書き込まれた偶数ラインの画像データの読み出し（ライン２の読み出し）時の画像データバッファとアドレス管理回路の制御について説明する図である。
【０１０８】
ライン２の次の偶数ラインであるライン４の画像データをうけとる際には、空き領域管理バッファ１５２−２の読み出しポインタＶＲＰは３１２に移動しているので、３１２のポイントする領域に格納されているラインアドレス’２４１’に、受け取った偶数ラインであるライン４のデータが格納される（３１６参照）。
【０１０９】
また画像データバッファ１３０−２への偶数ラインであるライン４の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ１５６−２に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。１５６−２に示すように、偶数ライン格納アドレス管理バッファのライトポインタＥＷＰは３４２に移動しているので、ライトポインタＥＷＰ（３４２）がポイントする領域に偶数ラインであるライン４の画像データが格納されたラインアドレスの’２４１’が格納される。
【０１１０】
偶数ラインであるライン４の画像データが格納されるのと並行して、ライン１（奇数ライン）の次のライン２（偶数ライン）の画像データを画像データバッファ１３０−２から出力する処理が開始される。１５６−２に示すように、偶数ライン格納アドレス管理バッファの読み出しポインタＥＲＰは３４４に位置付けられているので、読み出し制御部１６０は、読み出しポインタＥＲＰのポイントする領域に格納されているラインアドレス’２４０’を読み出して、画像データバッファのラインアドレス’２４０’からライン２（偶数ライン）の画像データをよみだして出力する（３４６参照）。
【０１１１】
図２０（Ｃ）は、次の偶数ラインのデータの書き込み（ライン６の書き込み）及び並行して行われる次の奇数ラインのデータの読み出し（ライン３の読み出し）時の画像データバッファとアドレス管理回路の制御について説明する図である。
【０１１２】
ライン４の次の偶数ラインであるライン６の画像データをうけとる際には、空き領域管理バッファ１５２−３の読み出しポインタＶＲＰは３５２に移動しているので、３５２がポイントする領域に格納されているラインアドレス’０’に、受け取った偶数ラインであるライン６の画像データが格納される（３５４参照）。
【０１１３】
また画像データバッファへの偶数ラインであるライン６の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ１５６−３に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。１５６−３に示すように、偶数ライン格納アドレス管理バッファのライトポインタＥＷＰは３５６に移動しているので、ライトポインタＥＷＰ（３５６）がポイントする領域に、偶数ラインであるライン６の画像データが格納されたラインアドレスの’０’が格納される。
【０１１４】
偶数ラインであるライン６の画像データが格納されるのと並行して、ライン２（偶数ライン）の次のライン３（奇数ライン）を画像データバッファ１３０−３から出力する処理が開始される。１５４−３に示すように、奇数ライン格納アドレス管理バッファの読み出しポインタＯＲＰは３２２に位置付けられているので、読み出し制御部１６０は、読み出しポインタＯＲＰのポイントする領域に格納されているラインアドレス’１’を読み出して、画像データバッファのラインアドレス’１’からライン３（奇数ライン）の画像データをよみだして出力する（３２４参照）。
【０１１５】
図２１は、本実施の形態の画像データバッファ（ＳＲＡＭ）の書き込み制御に関するフローチャート図である。
【０１１６】
第１の書き込み制御１４８−１は、空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った１ライン分の画像データを画像データバッファに書き込む（ステップＳ５０）。
【０１１７】
受け取った画像データが奇数ラインであれば（ステップＳ６０）、書き込みラインアドレスを、奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込む（ステップＳ７０）。
【０１１８】
また受け取った画像データが偶数ラインであれば（ステップＳ６０）、書き込みラインアドレスを、偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込む（ステップＳ８０）。
【０１１９】
図２２は、本実施の形態の画像データバッファ（ＳＲＡＭ）の読み出し制御に関するフローチャート図である。
【０１２０】
奇数ラインの読み出しであれば（ステップＳ１１０）、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを読み出す（ステップＳ１２０）。
【０１２１】
そして読み出した奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む（ステップＳ１３０）。
【０１２２】
また偶数ラインの読み出しであれば（ステップＳ１１０）、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから１ライン分の画像データを読み出す（ステップＳ１４０）。
【０１２３】
そして読み出した偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む（ステップＳ１５０）。
【０１２４】
図２３は、Ｉ／Ｐ変換形式が補完モードの場合の画像データバッファ（ＳＲＡＭ）の読み出し制御に関するフローチャート図である。
【０１２５】
Ｉ／Ｐ変換形式が補完モードであれば以下の制御を行う（ステップＳ２１０）。
【０１２６】
奇数ラインの読み出しであれば（ステップＳ２２０）、奇数ライン格納アドレス管理バッファ１５４から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ（ＳＲＡＭ１３０）から１ライン分の画像データを読み出す（ステップＳ２３０）。よみだされた画像データは、第２の出力ライン１６５に出力されるとともに、第１の出力ライン１６３の前段のラインバッファ１６２に書き込まれる。
【０１２７】
次に読み出した奇数ライン格納アドレスを空き領域管理バッファ１５２に先入れ先出し方式で書き込む（ステップＳ２４０）。
【０１２８】
偶数ラインの読み出しであれば（ステップＳ２２０）、偶数ライン格納アドレス管理バッファ１５６から先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファ（ＳＲＡＭ１３０）から１ライン分の画像データを読み出す（ステップＳ２５０）。読み出された１ライン分の画像データは第３の出力ライン１６７に出力される。
【０１２９】
次に読み出した偶数ライン格納アドレスを空き領域管理バッファ１５２に先入れ先出し方式で書き込む（ステップＳ２６０）。
【０１３０】
次に奇数ライン格納アドレス管理バッファ１５４から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ（ＳＲＡＭ１３０）から１ライン分の画像データを先読みする（ステップＳ２７０）。
【０１３１】
先読みされた１ライン分の画像データは、第２の出力ライン１６５に出力されるとともに、ラインバッファ１６２に格納されている１ライン分の画像データが第１の出力ライン１６３に出力される。
【０１３２】
次に奇数ライン格納アドレス管理バッファ１５４の読み出しポインタを、読み出した位置に戻す制御を行う（ステップＳ２８０）。また画像データバッファから先読みされた画像データのラインアドレスは空き領域管理バッファに書き込まれない。
【０１３３】
図２４は、出力形式が固定モード又はオートスキャンモードである場合の画像データバッファ（ＳＲＡＭ）の読み出し制御に関するフローチャート図である。
【０１３４】
出力形式は固定モード又はオートスキャンモードであれば以下の処理を行う（ステップＳ３１０）。
【０１３５】
まず出力ライン番号変数ｉに０をセット（ステップＳ３２０）。
【０１３６】
１出力画像の奇数ラインの画像データが画像データバッファに書き込まれたあと、１番目の偶数ラインを画像データバッファに書き終えたか否か判断し、書き終えた場合には以下の処理を行う（ステップＳ３３０）。
【０１３７】
ｉをインクリメントする（ステップＳ３４０）。
【０１３８】
出力ライン番号変数ｉに対応する画像データを画像バッファから読み出す（ステップＳ３５０）。画像データを画像バッファから読み出す制御は、ＩＰ変換モードが通常モードの場合には図２２で説明した処理を行い、補完モードの場合には図２３で説明した処理を行ってもよい。
【０１３９】
そして画像データの最終ラインを読み出したか否か判断し、読み出した場合にはステップＳ１０に戻る（ステップＳ３６０）。
【０１４０】
図１２は、Ｉ／Ｐ変換部１７０の構成の一例を示す図である。
【０１４１】
Ｉ／Ｐ変換部１７０は、プログレッシブ画像生成部１８０とエッジ検出部１９０を含む。
【０１４２】
プログレッシブ画像生成部１８０は、第１の出力ラインの画像データ１６３、第２の出力ラインの画像データ１６５、第３の出力ラインの画像データ１６７を受け取り、インタレース／プログレッシブ変換モードに応じた形式でプログレッシブ画像を生成して出力する。
【０１４３】
エッジ検出部１９０は、補完モードの場合に、出力対象ラインに対応する偶数ラインの１つ前の奇数ライン（第ｎライン）の画像データ、出力対象ラインに対応する偶数ライン（第ｎ＋１ライン）の画像データ、出力対象ラインに対応する偶数ラインの１つ後の奇数ライン（第ｎ＋２ライン）の画像データに基づき、出力対象ラインに対応する偶数ライン（第ｎ＋１ライン）の画像データ各画素値と、当該画素値と所定の位置関係にある出力対象ラインに対応する偶数ラインの１つ前の奇数ライン（第ｎライン）の画像データの画素値と出力対象ラインに対応する偶数ラインの１つ後の奇数ライン（第ｎ＋２ライン）の画像データの画素値に基づき、出力対象ラインに対応する偶数ライン（第ｎ＋１ライン）の画像データ各画素の補完値の演算の有無を判断する補完有無判断部として機能し、補完有無制御信号１９２を出力する。
【０１４４】
プログレッシブ画像生成部１８０は、補完モードの場合には、出力対象ラインに対応する偶数ライン（第ｎ＋１ライン）の画像データを生成する際に、各画素について補完有無制御信号１９２に基づき、当該偶数ラインの画素値をそのまま用いるか、前後の奇数ラインの所定の関係にある画素値（例えば対応する列の画素値）に基づき演算された補完値を用いるかを判断して、偶数ラインの画像データを生成する。
【０１４５】
図１３は、プログレッシブ画像生成部１８０の構成の一例である。
【０１４６】
プログレッシブ画像生成部１８０は、補完値演算部１８４、出力選択部１８２、選択信号生成部１８６、変換モード設定レジスタ１８８を含む。プログレッシブ画像生成部１８０はＤＩＮ２（前の奇数ライン）、ＤＩＮ１（偶数ライン）、ＤＩＮ０（奇数ライン）の画像データが入力される。補完値演算部１８４は、ＤＩＮ２（前の奇数ライン）とＤＩＮ０（奇数ライン）の対応する各画素値（同じ列の画素値）に基づき補完演算を行い補完値１８５を生成する。
【０１４７】
変換モード設定レジスタ１８７には、変換モードが通常モード、片側フィールドモード、補完モードのいずれであるかを示す値が設定されている。
【０１４８】
出力選択部１８２は、入力１でＤＩＮ２（前の奇数ライン）の画像データ、入力２で補完値の画像データ１８５、入力３でＤＩＮ０（奇数ライン）の画像データ、入力４でＤＩＮ１（偶数ライン）の画像データを受け取り、選択制御信号に基づきいずれか選択して出力する。
【０１４９】
選択信号生成部１８６は、変換モード設定レジスタ１８７の値及びエッジ検出部１９０が出力する補完有無制御信号１９２に基づき、出力選択部が選択する入力値を制御するための選択制御信号１８７を生成する。
【０１５０】
通常モードの場合には、ＤＩＮ０（奇数ライン）とＤＩＮ１（偶数ライン）交互に選択して出力される。すなわち各ライン毎に入力３と入力４を交互に選択するための選択制御信号（３−４−３−４，・・・）が生成される。
【０１５１】
片側フィールドモードの場合にはＤＩＮ２（前の奇数ライン）とＤＩＮ０（奇数ライン）が交互に選択して出力される。すなわち各ライン毎に入力３と入力１を交互に選択するための選択制御信号（３−１−３−１，・・・）が生成される。
【０１５２】
補完モードの場合には出力対象が奇数ラインである場合には、ＤＩＮ０（奇数ライン）が選択され、出力対象が偶数である場合には、各画素毎に補完有無制御信号１９２の値に応じてＤＩＮ１（偶数ライン）か補完値１８４かのいずれかが選択して出力される。すなわち各ライン毎に入力３と入力４又２を交互に選択するための選択制御信号（３−４又は２−３−４又は２，・・・）が生成される。
【０１５３】
図１４、図１５は、エッジ検出部の構成の一例を説明するための図である。
【０１５４】
エッジ検出部１９０は、図１４に示すように、フィルタ演算部１９１、比較部１９４、閾値設定レジスタ１９８を含む。フィルタ演算部１９１はＤＩＮ２（前の奇数ライン）、ＤＩＮ１（偶数ライン）、ＤＩＮ０（奇数ライン）の画像データが入力される。本実施の形態ではＹＵＶ４：２：２の画像データが入力されるため、例えば第１の入力ラインにはＹ０、Ｕ０、Ｙ１、Ｖ１、Ｙ２、・・の順で画像データがはいってくる。フィルタ演算部１９１では、Ｙ成分について、フィルタを用いた差分を演算する。
【０１５５】
メモリコントローラは、奇数ラインの時は、ＤＩＮ０（奇数ライン）にカレントの奇数ラインを書き込む。また偶数ラインの時は、ＤＩＮ０（奇数ライン）に次の奇数ライン、ＤＩＮにカレントの偶数ライン、ＤＩＮ２（前の奇数ライン）に前の奇数ラインを書き込む。書き込むデータ順はCb-Y0-Cr-Y1の順である。Cb、Crの判定はY0の結果を使用する。
【０１５６】
フィルタは、図１５（Ｂ）に示すようにある注目画素Ｐ22を中心とした上下左右の９つの画素値に対して、図１５（Ａ）に示すような係数を設定し、図１５（Ｃ）に示すように画素値と対応する係数を乗算してエッジ判定値Ｓを求める。
【０１５７】
比較部１６４は、エッジ判定値Ｓと閾値設定レジスタ１９８に設定されている閾値とを比較して、閾値をオーバーしている場合には、補完有無制御信号１９２に補完有りの状態にし、閾値をオーバーしていない場合には、補完有無制御信号１９２に補完無しの状態に制御する。
【０１５８】
このように制御することで、通常モード、補完モード、片側フィールドモードのプログレッシブ画像を生成することができる。また補完モードの場合には、エッジ判定値が閾値以上の画素（動きのあるオブジェクトを構成する画素）についてのみ補完を行い、エッジ判定値が閾値以下の画素（動きのないオブジェクトを構成する画素）については、元画像の画素を出力することができる。
【０１５９】
図１６は、第２の画像処理装置（インタレース/プログレッシブ変換装置）の出力を他の第２の画像処理装置（インタレース/プログレッシブ変換装置）の入力とすることで、入力チャネルを増やす構成について説明するための図である。
【０１６０】
ここでは１６個のカメラモジュールＣ１からＣ１６、５個の第２の画像処理装置２０−１〜２０−５、１個の第１の画像処理装置３０を接続して実質的に１６この入力チャネルを実現する例をしめす。
【０１６１】
例えばカメラモジュールＣ１からＣ４の画像データを第２の画像処理装置２０−１の入力チャネルに接続し、カメラモジュールＣ５からＣ８の画像データを第２の画像処理装置２０−２の入力チャネルに接続し、カメラモジュールＣ９からＣ１２の画像データを第２の画像処理装置２０−３の入力チャネルに接続し、カメラモジュールＣ１３からＣ１６の画像データを第２の画像処理装置２０−４の入力チャネルに接続する。そして、第２の画像処理装置２０−１〜２０−４の出力形式を、オートスキャンモードまたは縮小モードまたはマージモードにすると、各画像処理装置２０−１〜２０−４の出力ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４はそれそれＣ１からＣ４のカメラモジュールの画像データ、Ｃ５からＣ８のカメラモジュールの画像データ、Ｃ９からＣ１２のカメラモジュールの画像データ、Ｃ１３からＣ１６のカメラモジュールの画像データを含む。そしてＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４を第２の画像処理装置２０−５の４つ入力チャネルに接続し、第２の画像処理装置２０−５の出力形式を、オートスキャンモードまたは縮小モードまたはマージモードにすると、第２の画像処理装置２０−５の出力ＯＵＴ５は、Ｃ１からＣ１６の１６このカメラモジュールの画像を含む。
【０１６２】
このように、本実施の形態の第２の画像処理装置を複数組み合わせることで、簡易な構成で任意の数の入力チャネルをもつ画像処理装置を実現することができる。
【０１６３】
本発明は、上述の実施の形態に限定されるものではなく、種々の変形が可能である。本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【０１６４】
【図１】画像データ記録システムの構成図である。
【図２】画像データ記録システムをドライブレコーダに応用した場合のイメージ図。
【図３】デュアルカメラ対応の画像コントローラの構成の一例を示す図。
【図４】本実施の形態のインタレース／プログレッシブ変換モードについて説明するための図。
【図５】本実施の形態のインタレース／プログレッシブ変換モードについて説明するための図。
【図６】マルチビデオ入力のインタレース／プログレッシブ装置の出力モードについて説明するための図。
【図７】設定された選択比率に応じてオートスキャンする例について説明するための図。
【図８】マルチビデオ入力のインタレース／プログレッシブ装置の構成を示す図。
【図９】マルチビデオ入力のインタレース／プログレッシブ装置のメモリコントローラの構成の一例を示す図。
【図１０】読み出し制御部の処理の流れを示すフローチャート。
【図１１】第１の書き込み制御部の構成の一例を示す図。
【図１２】Ｉ／Ｐ変換部の構成の一例を示す図。
【図１３】プログレッシブ画像生成部の構成の一例。
【図１４】エッジ検出部の構成の一例を説明するための図。
【図１５】エッジ検出部の構成の一例を説明するための図。
【図１６】入力チャネルを増やす構成について説明するための図。
【図１７】入力チャネルを増やす構成について説明するための図。
【図１８】ＳＲＡＭの読み書きの管理について説明するための図。
【図１９】ＳＲＡＭの読み書きの制御の動作例を説明するための図。
【図２０】ＳＲＡＭの読み書きの制御の動作例を説明するための図。
【図２１】ＳＲＡＭの書き込み制御に関するフローチャート。
【図２２】ＳＲＡＭの読み出し制御に関するフローチャート。
【図２３】補完モードの場合のＳＲＡＭの読み出し制御に関するフローチャート。
【図２４】固定モード又はオートスキャンモードの場合のＳＲＡＭの読み出し制御に関するフローチャート図。
【符号の説明】
【０１６５】
１０−１〜１０−４  カメラモジュール、１２−１〜１２−４  デコーダ、２０  第２の画像処理装置、３０  第１の画像処理装置、１３０  ＳＲＡＭ（画像データバッファ）、１４０  メモリコントローラ、１４２  選択部、１４４  入力切り替え制御部、１４６  カウンタ、１４８  書き込み制御部、１４９  選択条件設定レジスタ、１５０  アドレス管理回路、１５２  空き領域管理バッファ、１５４  奇数ライン格納アドレス管理バッファ、１５６  偶数ライン格納アドレス管理バッファ、１６０  読み出し制御部、１６２  先読み制御部、１７０  Ｉ／Ｐ変換部、１８０  プログレッシブ画像生成部、１８２  出力選択部、１８４  補完演算部、１８６  選択信号生成部、１８８  変換モード設定レジスタ、１９０  エッジ検出部、１９４  比較部、１９８  閾値設定レジスタ、ＤＩＮ０  第２の出力ライン、ＤＩＮ２  第１の出力ライン、ＤＩＮ１  第３の出力ライン、ラインバッファ１６２
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２】
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