(57)【要約】【課題】  本発明は、重畳(overlay)により臨界寸法(Critical Demension; ＣＤ)が不良になる問題を除去し、露光工程の解像度より微細なパターンを形成することができる半導体素子の微細パターン形成方法を提供する。【解決手段】  エッチング対象膜が形成された半導体基板上に露光タイプが異なる第１のフォトレジスト膜及び第２のフォトレジスト膜を形成する段階と、前記第２のフォトレジスト膜及び第１のフォトレジスト膜に露光工程を行う段階と、前記第２のフォトレジスト膜を現像して第２のフォトレジストパターンを形成する段階と、前記第２のフォトレジストパターンをエッチングマスクとして用いるエッチング工程で前記第１のフォトレジスト膜をエッチングして第１のフォトレジストパターンを形成する段階と、前記第１のフォトレジストパターンを現像して補助パターンを形成する段階と、前記補助パターンを用いて前記エッチング対象膜をエッチングする段階とを含む構成としたことを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
エッチング対象膜が形成された半導体基板上に露光タイプが異なる第１のフォトレジスト膜及び第２のフォトレジスト膜を形成する段階と、
前記第２のフォトレジスト膜及び第１のフォトレジスト膜に露光工程を行う段階と、
前記第２のフォトレジスト膜を現像して第２のフォトレジストパターンを形成する段階と、
前記第２のフォトレジストパターンをエッチングマスクとして用いるエッチング工程で前記第１のフォトレジスト膜をエッチングして第１のフォトレジストパターンを形成する段階と、
前記第１のフォトレジストパターンを現像して補助パターンを形成する段階と、
前記補助パターンを用いて前記エッチング対象膜をエッチングする段階と、
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項２】
下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ)が形成された半導体基板上に第１のフォトレジスト膜及び第２のフォトレジスト膜を形成する段階と、
露光工程を行って前記第２のフォトレジスト膜及び第１のフォトレジスト膜に一定な間隔で互いに離隔されて第２及び第１の露光領域をそれぞれ形成する段階と、
前記第２のフォトレジスト膜を現像して第２のフォトレジストパターンを形成する段階と、
前記第２のフォトレジストパターンをエッチングマスクとして用いるエッチング工程で前記第１のフォトレジスト膜をエッチングして第１のフォトレジストパターンを形成する段階と、
前記第１のフォトレジストパターンを現像して補助パターンを形成する段階と、
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項３】
前記エッチング対象膜と前記第１のフォトレジスト膜との間に下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ)をさらに形成することを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項４】
前記半導体基板と前記下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ)との間にエッチング対象膜をさらに形成することを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
【請求項５】
前記エッチング対象膜と前記下部反射防止膜との間にハードマスク膜をさらに形成することを特徴とする請求項３または請求項４に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記第１のフォトレジスト膜はネガティブフォトレジスト膜で形成し、前記第２のフォトレジスト膜はポジティブフォトレジスト膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記第１のフォトレジスト膜はポジティブフォトレジスト膜で形成し、前記第２のフォトレジスト膜はネガティブフォトレジスト膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の微細パターン形成方法。
【請求項８】
一つの露光マスクを用いて前記第１のフォトレジスト膜と前記第２のフォトレジスト膜に同時に露光領域を形成することを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項９】
一つの露光マスクを用いて前記第１のフォトレジスト膜と前記第２のフォトレジスト膜に同時に前記第２及び第１の露光領域を形成することを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
【請求項１０】
前記露光工程の際、前記第２のフォトレジスト膜には第１のエネルギーレベルで第２の露光領域が定義され、前記第１のフォトレジスト膜には前記第１のエネルギーレベルよりも低い第２のエネルギーレベルで第１の露光領域が定義されることを特徴とする請求項１または請求項２に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記露光工程の際、前記第１のフォトレジスト膜には第３のエネルギーレベルで第１の露光領域が定義され、前記第２のフォトレジスト膜には前記第３のエネルギーレベルよりも低い第４のエネルギーレベルで第２の露光領域が定義されることを特徴とする請求項１または請求項２に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記第１及び第２の露光領域のピッチ(pitch)は、最終の工程で形成された微細パターンのピッチの２倍になるようにすることを特徴とする請求項１０または請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記第２の露光領域と前記第１の露光領域は、同一の位置に定義されず、一定の間隔で互いに離隔されて定義されることを特徴とする請求項１０または請求項１１に記載の半導体素子の微細パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の微細パターン形成方法に関するものであり、特に、露光工程の解像度より微細なパターンを形成することができる半導体素子の微細パターン形成方法に関するものである。
【背景技術】
【０００２】
半導体素子製造工程において、集積度が増加しながら最小パターンのサイズがますます減少している。この時、減少する程度が現在用いている露光装備の解像能力の限界を超えていて、より小さい微細パターンを形成するためには、解像能力が良好な短波長の光源を有する装備を用いなければならない。
【０００３】
素子の高集積化により要求される微細線幅を具現するために、エックス線(X-ray)や電子ビーム(E-beam)を用いることが望ましいが、技術的な問題と生産性の問題により実験水準にとどまっているのが現状である。現在、微細パターンを形成するためには、二重露光エッチング技術(Double Exposure and Etch Technology; ＤＥＥＴ)方法が提案されている。
【０００４】
しかし、二重露光エッチング技術(ＤＥＥＴ)方法を用いる場合、隣接したパターン間の重畳正確度(overlay accuracy)により臨界寸法(Critical Demension; ＣＤ)が不良になる。このような二重露光エッチング技術(ＤＥＥＴ)方法による回路分離によりＯＰＣ(Optical Proximity Correction)の制御に困難がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、重畳(overlay)により臨界寸法(Critical Demension; ＣＤ)が不良になる問題を除去し、露光工程の解像度より微細なパターンを形成することができる半導体素子の微細パターン形成方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１実施例による半導体素子の微細パターン形成方法は、エッチング対象膜が形成された半導体基板上に露光タイプが異なる第１のフォトレジスト膜及び第２のフォトレジスト膜を形成する。第２のフォトレジスト膜及び第１のフォトレジスト膜に露光工程を行う。第２のフォトレジスト膜を現像して第２のフォトレジストパターンを形成する。第２のフォトレジストパターンをエッチングマスクとして用いるエッチング工程で第１のフォトレジスト膜をエッチングして第１のフォトレジストパターンを形成する。第１のフォトレジストパターンを現像して補助パターンを形成する。補助パターンを用いてエッチング対象膜をエッチングする。
【０００７】
上記において、エッチング対象膜と第１のフォトレジスト膜との間に下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ)をさらに形成する。エッチング対象膜と下部反射防止膜との間にハードマスク膜をさらに形成する。
【０００８】
第１のフォトレジスト膜はネガティブフォトレジスト膜で形成し、第２のフォトレジスト膜はポジティブフォトレジスト膜で形成する。第１のフォトレジスト膜はポジティブフォトレジスト膜で形成し、第２のフォトレジスト膜はネガティブフォトレジスト膜で形成する。一つの露光マスクを用いて第１のフォトレジスト膜と第２のフォトレジスト膜に同時に露光領域を形成する。
【０００９】
露光工程の際、第２のフォトレジスト膜には第１のエネルギーレベルで第２の露光領域が定義され、第１のフォトレジスト膜には第１のエネルギーレベルよりも低い第２のエネルギーレベルで第１の露光領域が定義される。露光工程の際、第１のフォトレジスト膜には第３のエネルギーレベルで第１の露光領域が定義され、第２のフォトレジスト膜には第３のエネルギーレベルよりも低い第４のエネルギーレベルで第２の露光領域が定義される。
【００１０】
第１及び第２の露光領域のピッチ(pitch)は、最終の工程で形成された微細パターンのピッチの２倍になるようにする。第２の露光領域と第１の露光領域は同一の位置に定義されず、一定な間隔で互いに離隔されて定義される。
【００１１】
本発明の第２実施例による半導体素子の微細パターン形成方法は、下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ)が形成された半導体基板上に第１のフォトレジスト膜及び第２のフォトレジスト膜を形成する。露光工程を行って第２のフォトレジスト膜及び第１のフォトレジスト膜に一定な間隔で互いに離隔されて第２及び第１の露光領域をそれぞれ形成する。第２のフォトレジスト膜を現像して第２のフォトレジストパターンを形成する。第２のフォトレジストパターンをエッチングマスクとして用いるエッチング工程で第１のフォトレジスト膜をエッチングし、第１のフォトレジストパターンを形成する。第１のフォトレジストパターンを現像して補助パターンを形成する。
【００１２】
上記において、半導体基板と下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ)との間にエッチング対象膜をさらに形成する。エッチング対象膜と下部反射防止膜との間にハードマスク膜をさらに形成する。
【００１３】
第１のフォトレジスト膜はネガティブフォトレジスト膜で形成し、第２のフォトレジスト膜はポジティブフォトレジスト膜で形成する。第１のフォトレジスト膜はポジティブフォトレジスト膜で形成し、第２のフォトレジスト膜はネガティブフォトレジスト膜で形成する。一つの露光マスクを用いて第１のフォトレジスト膜と第２のフォトレジスト膜に同時に第２及び第１の露光領域を形成する。
【００１４】
露光工程の際、第２のフォトレジスト膜には第１のエネルギーレベルで第２の露光領域が定義され、第１のフォトレジスト膜には第１のエネルギーレベルよりも低い第２のエネルギーレベルで第１の露光領域が定義される。露光工程の際、第１のフォトレジスト膜には第３のエネルギーレベルで第１の露光領域が定義され、第２のフォトレジスト膜には第３のエネルギーレベルよりも低い第４のエネルギーレベルで第２の露光領域が定義される。
【００１５】
第１及び第２の露光領域のピッチ(pitch)は、最終の工程で形成された微細パターンのピッチの２倍になるようにする。第２の露光領域と第１の露光領域は、同一の位置に定義されず、一定な間隔で互いに離隔されて定義される。
【発明の効果】
【００１６】
上述したように、本発明による効果は次の通りである。
【００１７】
第一に、第１のフォトレジスト膜と第２のフォトレジスト膜を積層構造で形成することにより、一つの露光マスクを用いた露光工程で第１のフォトレジスト膜と第２のフォトレジスト膜に露光装置の限界解像力よりも小さいピッチを有する第１及び第２の露光領域を形成することができる。
【００１８】
第二に、一つの露光マスクを用いた露光工程で露光装置の限界解像力よりも小さいピッチを有する第１及び第２の露光領域を形成することにより、二重露光エッチング技術(Double Exposure and Etch Technology; ＤＥＥＴ)方法により発生する重畳(overlay)制御の困難を克服することができる。
【００１９】
第三に、重畳制御の困難を克服することにより、臨界寸法(Critical Demension; ＣＤ)が不良になる問題を除去し、全ての形態の微細パターンを形成することができる。
【００２０】
第四に、一つの露光マスクを用いた工程で第１のフォトレジスト膜と第２のフォトレジスト膜に同時に第１及び第２の露光領域を形成することにより、露光工程及びエッチング工程段階を短縮することができ、ＴＡＴ(Turn Around Time)を減少させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照し、本発明の実施例を詳しく説明すれば、次の通りである。
【００２２】
図１〜図３は、本発明の実施例による半導体素子の微細パターン形成方法を説明するために示した断面図であり、フラッシュメモリ素子のライン(line)及びスペース(space)またはコンタクトホールパターン形成工程時に全て適用可能である。
【００２３】
図４は、本発明の他の実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
【００２４】
図１（ａ）を参照すれば、半導体基板100の上部にエッチング対象膜102を形成する。この時、エッチング対象膜102は、絶縁物質または導電物質からなる。エッチング対象膜102の上部にハードマスク膜103を形成することもできる。
【００２５】
その後、ハードマスク膜103の上部に下部反射防止膜(Bottom Anti Reflective Coating; ＢＡＲＣ）104を形成した後、ベーキング(baking)工程を行う。下部反射防止膜(ＢＡＲＣ）104の上部に露光タイプが異なる第１のフォトレジスト膜106及び第２のフォトレジスト膜108を形成する。即ち、下部反射防止膜104が形成された半導体基板100上に第１、第２のフォトレジスト膜106，108を形成する。この時、第１のフォトレジスト膜106は、ネガティブ(negative)またはポジティブ(positive)タイプになることができ、第２のフォトレジスト膜108またネガティブまたはポジティブタイプになることができる。
【００２６】
即ち、第１のフォトレジスト膜106をネガティブフォトレジスト膜で形成し、第２のフォトレジスト膜108をポジティブフォトレジスト膜で形成するか、若しくは、逆に第１のフォトレジスト膜106をポジティブフォトレジスト膜で形成し、第２のフォトレジスト膜108をネガティブフォトレジスト膜で形成することが出来る。第１のフォトレジスト膜106と第２のフォトレジスト膜108をそれぞれ形成した後、ベーキング工程を行う。
【００２７】
図１（ｂ）及び図４を参照すれば、石英基板110にクロムパターン112が形成された露光マスク114を用いて露光工程を行う。この時、露光工程時に第１のフォトレジスト膜106と第２のフォトレジスト膜108に同一の幅を有する第１及び第２の露光領域116a，116bが形成されるように露光エネルギーを調節する。第１のフォトレジスト膜106は低いエネルギーレベルを有し、第２のフォトレジスト膜108は高いエネルギーレベルを有する。高いエネルギーレベルを有する第２のフォトレジスト膜108を先に形成した後、低いエネルギーレベルを有する第１のフォトレジスト膜106を形成すれば、露光工程時に図４のように第１及び第２の露光領域116a，116bが変わることができる。このように、一つの露光マスク114を用いて第１のフォトレジスト膜106と第２のフォトレジスト膜108に同時に露光領域を形成することにより、工程が単純化される。
【００２８】
露光工程の際、第２のフォトレジスト膜108には第１のフォトレジスト膜106よりも高い第１のエネルギーレベルで第２の露光領域116bが定義され、第１のフォトレジスト膜106には第２のフォトレジスト膜108よりも低い第２のエネルギーレベルで第１の露光領域116aが定義される。
【００２９】
第１のフォトレジスト膜106と第２のフォトレジスト膜108に形成された第１及び第２の露光領域116a，116bのピッチ(pitch)は、最終の工程で形成された微細パターンのピッチの２倍になるようにし、第１のフォトレジスト膜106に形成された第１の露光領域116aと第２のフォトレジスト膜108に形成された第２の露光領域116bは、同一の位置に形成されず、一定の間隔で互いに離隔されて形成される。このように、第１のフォトレジスト膜106と第２のフォトレジスト膜108を積層構造で形成することにより、一回の露光工程で第１のフォトレジスト膜106と第２のフォトレジスト膜108に一定の間隔で互いに離隔される第１及び第２の露光領域116a，116bを形成することができる。
【００３０】
図２（ａ）を参照すれば、現像工程により第２のフォトレジスト膜108の第２の露光領域116bを除去し、第２のフォトレジストパターン108aを形成する。
【００３１】
図２（ｂ）を参照すれば、第２のフォトレジストパターン108aをエッチングマスクとして第１のフォトレジスト膜106をエッチングし、第１のフォトレジストパターン106aを形成する。この時、第１のフォトレジストパターン106aを形成するためのエッチング工程時に第２のフォトレジストパターン108aが除去され、第１のフォトレジストパターン106aの上部に第２のフォトレジストパターン108aが一部残留する場合、これを除去する。
【００３２】
図２（ｃ）を参照すれば、現像工程により第１のフォトレジストパターン106aの第１の露光領域116aを除去し、補助パターン106bを形成する。この時、補助パターン106bは、所望のライン(line)及びスペース(space)を有する。補助パターン106bは、ライン及びスペースパターンだけではなく、コンタクトホール形成工程にも適用されることができる。このように、第２のフォトレジストパターン108aを用いた第１のフォトレジスト膜106のエッチング工程により第１のフォトレジストパターン106aを形成した後、第１のフォトレジストパターン106aに形成された第１の露光領域116aを現像して補助パターン106bを形成することにより、目標ピッチを有するパターンが形成される。
【００３３】
図３（ａ）を参照すれば、目標ピッチを有するパターンである補助パターン106bをエッチングマスクとして下部反射防止膜(ＢＡＲＣ）104及びハードマスク膜103をエッチングし、所望のライン及びスペースを有するハードマスクパターン103aを形成する。
【００３４】
図３（ｂ）を参照すれば、所望のライン及びスペースを有するハードマスクパターン103aをエッチングマスクとしてエッチング対象膜102をエッチングし、目標パターン102aを形成する。その後、残留する補助パターン106b、下部反射防止膜(ＢＡＲＣ）104及びハードマスクパターン103aを除去する。
【００３５】
上記のように、第１のフォトレジスト膜106と第２のフォトレジスト膜108を積層構造で形成することにより、一つの露光マスク114を用いた露光工程により第１のフォトレジスト膜106と第２のフォトレジスト膜108に露光装置の限界解像力よりも小さいピッチを有する第１及び第２の露光領域116a，116bを形成することができる。
【００３６】
また、一つの露光マスク114を用いた露光工程で露光装置の限界解像力よりも小さいピッチを有する第１及び第２の露光領域116a，116bを形成することにより、二重露光エッチング技術(Double Exposure and Etch Technology; ＤＥＥＴ)方法により発生する重畳(overlay)制御の困難を克服することができる。これにより、臨界寸法(Critical Demension;ＣＤ)が不良になる問題を除去し、全ての形態の微細パターンを形成することができる。
【００３７】
また、一つの露光マスク114を用いた露光工程で第１のフォトレジスト膜106と第２のフォトレジスト膜108に同時に第１及び第２の露光領域116a，116bを形成することにより、露光工程及びエッチング工程段階を短縮することができ、ＴＡＴ(Turn Around Time)を減少させることができる。
【００３８】
前記露光工程の際、第１のフォトレジスト膜106には第３のエネルギーレベルで第１の露光領域116aが定義され、第２のフォトレジスト膜108には前記第３のエネルギーレベルよりも低い第４のエネルギーレベルで第２の露光領域116bが定義される。
【００３９】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものではないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００４０】
本発明の活用例として、半導体素子の微細パターン形成方法に適用出来、特に、露光工程の解像度より微細なパターンを形成することができる半導体素子の微細パターン形成方法に適用出来る。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
【図２】本発明の一実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
【図３】本発明の一実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
【図４】本発明の他の実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
【符号の説明】
【００４２】
100…半導体基板
102…エッチング対象膜
102a…目標パターン
103…ハードマスク膜
103a…ハードマスクパターン
104…下部反射防止膜
106…第１のフォトレジスト膜
106a…第１のフォトレジストパターン
106b…補助パターン
108…第２のフォトレジスト膜
108a…第２のフォトレジストパターン
110…石英基板
112…クロムパターン
114…露光マスク
116a…第１の露光領域
116b…第２の露光領域
【図１】
2009111329.tif 000003
【図２】
2009111329.tif 000004
【図３】
2009111329.tif 000005
【図４】
2009111329.tif 000006