(57)【要約】      （修正有）【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。【選択図】図２ｂ
2009111380.tif 000002
【特許請求の範囲】
【請求項１】
第１領域および第２領域を供えた基板と、第１領域および第２領域の上の、堆積されたままの仕事関数を有するゲートスタックとを有するデュアル仕事関数半導体デバイスの製造方法であって、
基板の第１領域および第２領域を覆うようにゲート誘電体層を形成し、ゲート誘電体層を覆うように誘電体キャップ層を形成し、誘電体キャップ層を覆うように金属ゲート電極を形成し、これにより金属−誘電体界面を形成する工程と、
第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入し、この一部は金属−誘電体界面に隣接し、元素は堆積されたままのゲートスタックの仕事関数を変調するように選択され、更に、第１領域および第２領域の上のゲートスタックを同時にパターニングする工程と、を含むデュアル仕事関数半導体デバイスの製造方法。
【請求項２】
第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入する工程は、第１領域をマスク層で保護しつつ、１またはそれ以上の元素を用いて、第２領域の上の、金属ゲート電極および誘電体キャップ層にイオン注入またはプラズマドーピングを行う工程を含む請求項１に記載の方法。
【請求項３】
第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入する工程は、更に、
第１領域および第２領域の上に、金属ゲート電極を覆うように、１またはそれ以上の元素を含む材料を形成する工程であって、元素は、堆積されたままのゲートスタックの仕事関数を変調するように選択される工程と、
第１領域からこの材料を選択的に除去する工程と、
熱処理を行い、これにより、第２領域の上の、金属ゲート電極および誘電体キャップ層の少なくとも一部に、元素を拡散させる工程であって、この一部は金属−誘電体界面に隣接する工程と、を含む請求項１に記載の方法。
【請求項４】
第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域であり、元素は、Ａｌ、Ｏ、Ｃ、Ｎ、Ｆおよびそれらの組み合わせからなる組から選択され、
誘電体キャップ層は、Ｌａ酸化物、Ｇｄ酸化物、Ｄｙ酸化物、Ｌａシリケイト、Ｇｄシリケイト、Ｄｙシリケイト、およびそれらの組み合わせからなる組から選択されるランタニドベースの材料である請求項１〜３のいずれかに記載の方法。
【請求項５】
材料は、ＡｌＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴａＡｌＣ、およびそれらの組み合わせからなる組から選択される請求項３に記載の方法。
【請求項６】
第１領域はＰＭＯＳ領域であり、第２領域はＮＭＯＳ領域であり、元素は、ランタニドの組から選択され、
誘電体キャップ層は、Ａｌ酸化物、ＬａＡｌ酸化物、およびそれらのシリケイトからなる組から選択されるＡｌベース材料である請求項１〜３のいずれかに記載の方法。
【請求項７】
ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、およびそれらの組み合わせからなる組から選択される請求項１〜６のいずれかに記載の方法。
【請求項８】
誘電体キャップ層は、１．５ｎｍより薄い膜厚を有する請求項１〜７のいずれかに記載の方法。
【請求項９】
金属ゲート電極は、ＴａＣｘ、ＴｉＣｘ、ＨｆＣｘのようなＣ含有金属、またはＴａＮｘ、ＴｉＮｘ、ＨｆＮｘのような窒化金属、またはそれらの組み合わせを含み、ｘは０より大きく１以下（０＜ｘ≦１）の実数である請求項１〜８のいずれかに記載の方法。
【請求項１０】
デュアル仕事関数半導体デバイスであって、
第１領域および第２領域を含む基板と、
第１ゲート誘電体層、第１誘電体キャップ層、および第１金属ゲート電極を含み、第１の（堆積されたままの）仕事関数を有する、第１領域の上の第１トランジスタと、
第２ゲート誘電体層、第２誘電体キャップ層、および第２金属ゲート電極を含み、第２の仕事関数を有する、第２領域の上の第２トランジスタと、を含み、
第１ゲート誘電体と第２ゲート誘電体は同じ材料から形成され、
第２誘電体キャップ層は、第１誘電体キャップ層と同じ材料から形成され、更に、第１の（堆積されたままの）仕事関数を変調して第２仕事関数を得るために選択された、１またはそれ以上の元素を含み、
第２金属ゲート電極は、第１金属ゲート電極と同じ材料から形成され、更に、第１の（堆積されたままの）仕事関数を変調して第２仕事関数を得るために選択された、１またはそれ以上の元素を含むデュアル仕事関数半導体デバイス。
【請求項１１】
第１ゲート誘電体層と第２ゲート誘電体層は、同じ膜厚を有する請求項１０に記載の半導体デバイス。
【請求項１２】
第１誘電体キャップ層と第２誘電体キャップ層は、同じ膜厚を有する請求項１０または１１に記載の半導体デバイス。
【請求項１３】
第１ゲート誘電体は、ＨｆＳｉＯＮからなる請求項１０〜１２のいずれかに記載の半導体デバイス。
【請求項１４】
第１誘電体キャップ層は、ランタン酸化物（ＬａＯｘ）またはランタン酸窒化物（ＬａＮＯｘ）からなり、ｘは０より大きく１以下（０＜ｘ≦１）の実数である請求項１０〜１３のいずれかに記載の半導体デバイス。
【請求項１５】
第１誘電体キャップ層は、１．５ｎｍより薄い膜厚を有する請求項１０〜１４のいずれかに記載の半導体デバイス。
【請求項１６】
元素は、Ａｌ、Ｏ、Ｃ、Ｎ、Ｆおよびそれらの組み合わせからなる組から選択される請求項１０〜１５のいずれかに記載の半導体デバイス。
【請求項１７】
第１金属ゲート電極は、Ｔａ２Ｃ、またはＴａｘＣｙＮｚからなり、ｘ、ｙ、ｚは実数であり、かつｘ＋ｙ＋ｚ＝１である請求項１０〜１６のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアル仕事関数半導体デバイスおよびその製造方法に関する。特に、本発明は、誘電体材料と金属ゲート材料とを含むゲートスタックを有するＣＭＯＳ（相補型金属酸化物半導体）構造およびその製造方法に関する。
【背景技術】
【０００２】
性能を改良するためのＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）デバイスの小型化の結果、ＳｉＯ２ゲート誘電体が薄くなるため、ゲートのリークがより高くなる。この問題について、ＳｉＯ２ゲート誘電体は、高誘電率（ｈｉｇｈ−ｋ）材料（ｋ値＞ｋＳｉＯ２）によって置き換えられてきた。
【０００３】
ｈｉｇｈ−ｋ材料の導入により、ポリシリコン電極とｈｉｇｈ−ｋ材料との界面において、例えばフェルミレベルのピンニング効果のような新たな問題が発生し、ＭＯＳＦＥＴデバイス中で閾値電圧が高くなっていた。
【０００４】
ＭＯＳＦＥＴデバイスでは、ゲートは、チャネルを導電性にするための閾値電圧（Ｖｔ）を必要とする。相補性ＭＯＳプロセスは、ｎチャネルおよびｐチャネル（ＮＭＯＳおよびＰＭＯＳ）トランジスタの双方を形成する。閾値電圧は、いわゆる仕事関数差により影響される。
【０００５】
仕事関数は、電子が最初にフェルミレベルにあるとした場合に、材料中の電子を、材料原子の外の真空順位まで出すのに必要とされるエネルギーとして測定され、エレクトロンボルト（ｅＶ）で表される。ゲートとチャネルの間の仕事関数差は、本質的に、チャネル領域に最も近いゲート材料の仕事関数と、チャネル領域の材料の仕事関数との間の算数差である。
【０００６】
閾値電圧（Ｖｔ）の値を設定するために、ＰＭＯＳとＮＭＯＳのそれぞれのゲート材料とそれらに対応するチャネル領域の仕事関数差は、チャネル処理およびゲート処理により独立して設定される。
【０００７】
フェルミレベルのピンニング効果の公知の解決法は、金属ゲートの導入である。しかしながら、従来のＣＭＯＳ作製プロセスと両立できるバンド端金属（ｎ型またはｐ型の仕事関数を有する金属）の特定は困難であることが証明された。
【０００８】
更に、ＣＭＯＳは、１つまたは２つの誘電体を有するデュアル金属ゲートを用いて形成することができる。双方の場合、金属ゲートの１つの選択除去が必要であり、本質的な複雑さや費用が製造プロセスに加わる。更に、下層のゲート誘電体に向かって金属ゲート材料を選択的に除去する工程は、金属ゲートの除去中のゲート誘電体への避けられないダメージのリスクや、ゲート誘電体の除去や再成長の更なる複雑さを生じる。
【所定の形態と目的】
【０００９】
上述の従来技術の問題の少なくとも１つを解決するとともに、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法の提供を目的とする。
【００１０】
１つの発明の形態は、１つの金属電極から始まるデュアル仕事関数デバイスの製造のための簡素化された方法や、デバイス自身に関する。
【００１１】
他の発明の形態は、従来技術の方法の少なくとも１つの欠点を克服するデュアル仕事関数デバイスの製造のための方法や、デバイス自身に関する。更に他の発明の形態は、良好な性能を有するデュアル仕事関数デバイスや、デバイス自身に関する。
【発明の概要】
【００１２】
本発明は、第１領域および第２領域を供えた基板と、第１領域および第２領域の上の、堆積されたままの仕事関数を有するゲートスタックとを有するデュアル仕事関数半導体デバイスの製造方法を提供する。かかる製造方法は、基板の第１領域および第２領域を覆うようにゲート誘電体層を形成し、ゲート誘電体層を覆うように誘電体キャップ層を形成し、誘電体キャップ層を覆うように金属ゲート電極を形成し、これにより金属−誘電体界面を形成する工程と、第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入し、この一部は金属−誘電体界面に隣接し、元素は堆積されたままのゲートスタックの仕事関数を変調するように選択され、更に、第１領域および第２領域の上のゲートスタックを同時にパターニングする工程とを含む。
【００１３】
上述の方法において、第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入する工程は、第１領域をマスク層で保護しつつ、１またはそれ以上の元素を用いて、第２領域の上の、金属ゲート電極および誘電体キャップ層にイオン注入またはプラズマドーピングを行う工程を含む。
【００１４】
上述の方法において、第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入する工程は、第１領域をマスク層で保護しつつ、１またはそれ以上の元素を用いて、第２領域の上の、金属ゲート電極にイオン注入またはプラズマドーピングを行う工程と、続いて熱処理を行い、これにより、第２領域の上の、誘電体キャップ層の少なくとも一部に、元素を拡散させる工程であって、この一部は金属−誘電体界面に隣接する工程とを含む。
【００１５】
上述の方法では、第２領域の上の誘電体キャップ層の少なくとも一部に元素を選択的に導入する工程は、更に、第１領域および第２領域の上に、金属ゲート電極を覆うように、１またはそれ以上の元素を含む材料を形成する工程であって、元素は、堆積されたままのゲートスタックの仕事関数を変調するように選択される工程と、第１領域からこの材料を選択的に除去する工程と、熱処理を行い、これにより、第２領域の上の、金属ゲート電極および誘電体キャップ層の少なくとも一部に、元素を拡散させる工程であって、この一部は金属−誘電体界面に隣接する工程とを含む。
【００１６】
上述のいずれかの方法では、更に、第１領域をマスク層で保護しつつ、第２領域の上の、金属ゲート電極および誘電体キャップ層を窒化する工程を含む。
【００１７】
上述の方法では、更に、第１領域をマスク層で保護しつつ、第２領域の上の、金属ゲート電極または誘電体キャップ層を窒化する工程を含む。
【００１８】
上述のいずれかの方法では、第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域である。
【００１９】
上述のいずれかの方法では、元素は、Ａｌ、Ｏ、Ｃ、Ｎ、Ｆおよびそれらの組み合わせからなる組から選択される。
【００２０】
上述の方法では、元素はＡｌを含む。
【００２１】
上述の方法では、材料は、ＡｌＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴａＡｌＣ、およびそれらの組み合わせからなる組から選択される。
【００２２】
上述の方法において、第１領域はＰＭＯＳ領域であり、第２領域はＮＭＯＳ領域である。
【００２３】
上述の方法において、元素はランタニドの組から選択される。
【００２４】
上述の方法において、熱処理は、１０３０℃で１秒間のスパイクアニールである。
【００２５】
上述の方法において、熱処理は、８００〜１０５０℃の温度で１分間行われる。
【００２６】
上述のいずれかの方法において、基板は、シリコン、ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、ＩＩＩ−Ｖ材料（ＧａＡｓ、ＩｎＰ）またはそれらの組み合わせのような半導体材料である。
【００２７】
上述のいずれかの方法において、ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｄｙ２Ｏ３、Ｇｄ２Ｏ３、またはそれらの組み合わせを含む。好適には、ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、およびそれらの組み合わせからなる組から選択される。
【００２８】
上述の方法において、誘電体キャップ層は、Ｌａ酸化物、Ｇｄ酸化物、Ｄｙ酸化物、Ｌａシリケイト、Ｇｄシリケイト、Ｄｙシリケイト、およびそれらの組み合わせからなる組から選択されるランタニドベースの材料である。
【００２９】
上述の方法では、誘電体キャップ層は、Ａｌ酸化物、ＬａＡｌ酸化物、およびそれらのシリケイトからなる組から選択されるＡｌベース材料である。
【００３０】
上述の方法では、金属ゲート電極は、ＴａＣｘ、ＴｉＣｘ、ＨｆＣｘのようなＣ含有金属、またはＴａＮｘ、ＴｉＮｘ、ＨｆＮｘのような窒化金属、またはそれらの組み合わせを含み、ｘは０より大きく１以下（０＜ｘ≦１）の実数である。
【００３１】
本発明は、また、デュアル仕事関数半導体デバイスであって、第１領域および第２領域を含む基板と、第１ゲート誘電体層、第１誘電体キャップ層、および第１金属ゲート電極を含み、第１の（堆積されたままの）仕事関数を有する、第１領域の上の第１トランジスタと、第２ゲート誘電体層、第２誘電体キャップ層、および第２金属ゲート電極を含み、第２の仕事関数を有する、第２領域の上の第２トランジスタと、を含み、第１ゲート誘電体と第２ゲート誘電体は同じ材料から形成され、第２誘電体キャップ層は、第１誘電体キャップ層と同じ材料から形成されて、更に、第１の（堆積されたままの）仕事関数を変調して第２仕事関数を得るために選択された１またはそれ以上の元素を含み、第２金属ゲート電極は、第１金属ゲート電極と同じ材料から形成され、更に、第１の（堆積されたままの）仕事関数を変調して第２仕事関数を得るために選択された１またはそれ以上の元素を含むデュアル仕事関数半導体デバイスを提供する。
【００３２】
上述の半導体デバイスでは、第１トランジスタはＮＭＯＳトランジスタで、第２トランジスタはＰＭＯＳトランジスタである。
【００３３】
上述の半導体デバイスでは、第１ゲート誘電体は、ＨｆＳｉＯＮからなる。
【００３４】
上述の半導体デバイスでは、第１誘電体キャップ層は、ランタン酸化物（ＬａＯｘ）またはランタン酸窒化物（ＬａＮＯｘ）からなり、ｘは０より大きく１以下（０＜ｘ≦１）の実数である。
【００３５】
上述の半導体デバイスでは、元素はＡｌである。
【００３６】
上述の半導体デバイスでは、第１金属ゲート電極は、Ｔａ２Ｃ、またはＴａｘＣｙＮｚからなり、ｘ、ｙ、ｚは実数であり、かつｘ＋ｙ＋ｚ＝１である請求項１０〜１６のいずれかに記載の半導体デバイス。
【００３７】
他の発明の形態は、追加の請求項により規定され、それぞれの請求項または請求項内での代替えは、本発明の分離された具体例である。
【００３８】
本発明は、特定の具体例について、所定の図面を参酌しながら説明されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。特許請求の範囲中の参照記号は、範囲を限定するように解釈すべきでない。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。
【００３９】
発明の詳細や請求の範囲中「含む（comprising）」の用語が使用された場合、これは他の要素や工程を排除しない。単数の名詞について、例えば，”ａ”や”ａｎ”、”ｔｈｅ”のような冠詞または定冠詞が使用された場合、これは特に言及しない場合は、複数のその名詞を含む。
【００４０】
更に、説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順序や他の方法による、時間的、空間的な順序を表す必要はない。そのように使用された用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００４１】
より深い（deeper）やより高い（higher）の用語は、基板中の元素の相対位置を示すのに使用される。より深くは、測定が行われる側から見た、基板の主表面からの距離がより大きいことを意味する。
【００４２】
ＣＭＯＳデバイス中にｈｉｇｈ−ｋ（高誘電率）誘電体を使用することの最大の挑戦は、高い値の閾値（Ｖｔ）である。デュアル金属ゲートは、選択的にデュアル誘電体と組み合わせて、より低いＶｔを達成できる。しかしながら、それらの技術は、通常、ゲートスタックの形成中に、複数の堆積工程および除去工程を含み、現在のＣＭＯＳ技術に追加のコストを要する。それゆえに、容易で、より低いコストのＣＭＯＳ集積化が望まれる。
【００４３】
ここで、特定の化学名または化学式が与えられた場合、材料は、化学名により特定された化学量論的に正確な式の、非化学量論的変化を含む。式中の元素の下付き数字が無い場合は、数字「１」を表す。正確な化学量論的な数字に対して、プラス／マイナス２０％の範囲の変化は、この目的ではその化学名や化学式に含まれる。代数的な下付き文字が与えられた場合、プラス／マイナス２０％の範囲の変化は、それぞれの下付き文字の値に比例して含まれる。そのように変化した値は、加えて整数にする必要はなく、そのずれが意図される。そのような変化は、プロセスの意図した選択や制御のいずれかにより発生し、または意図しないプロセスの変形により発生する。
【００４４】
本発明の多くの具体例は、１つの金属で１つの誘電体（ＳＭＳＤ：single-metal-single-dielectric）ＣＭＯＳ集積スキームを含み、ゲート誘電体層とゲートキャップ層とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成する上で、誘電体キャップ層の少なくとも一部が、仕事関数変調元素を加えることにより選択的に変えられる。その部分は金属−誘電体界面に隣接する。
【００４５】
本発明の第１の形態に具体例は、デュアル仕事関数半導体デバイスに製造方法を提供する。この方法は、
（ａ）第１領域と第２領域とを含む基板を提供する工程と、
（ｂ）第１領域と第２領域の上に、堆積されたまま（アズデポ）の仕事関数を有するゲートスタックを形成する工程であって、
（ｂ１）第１領域と第２領域を覆うゲート誘電体層を形成する工程と、
（ｂ２）ゲート誘電体層を覆う誘電体キャップ層を形成する工程と、
（ｂ３）誘電体キャップ層を覆う金属ゲート電極を形成し、これにより金属−誘電体界面を形成する工程と、を含む工程と、
（ｃ）第２領域の上の誘電体キャップ層の少なくとも一部に、選択的に元素を導入する工程であって、この一部は金属−誘電体界面に隣接し、元素は堆積されたままのゲートスタックの仕事関数を変えるように選択される工程と、
（ｄ）第１領域と第２領域の上のゲートスタックを同時にパターニングする工程と、を含む。
【００４６】
従来の集積スキームに比較して本発明のこの具体例の長所は、集積化の工程が、選択的な金属のエッチングや選択的な誘電体キャップ層のエッチングを必要とせず、この方法で金属−誘電体界面を保護し、選択エッチングで発生する誘電体の損傷を無くすことである。
【００４７】
本発明のこの具体例の他の長所は、デュアル仕事関数デバイスを形成するために、１つの金属集積方法が実行され、マルチ金属ゲートスタックが不要であることである。１つの金属集積方法は、第１領域と第２領域の上のゲートスタックを同時にパターニングすることを許容する。更に、ゲートエッチングプロセスの最適化が容易となり、より良いゲートスタック形状を得ることができる。同時に、本発明の方法のこの具体例は、製造工程（例えば、リソグラフィ工程およびエッチング工程）を少なくし、製造のサイクル−時間、およびコストを低減する。
【００４８】
本発明の第１の形態の１つの具体例では、第２領域の上の誘電体キャップ層の少なくとも一部に選択的に元素を導入する工程は、第２領域の上の、誘電体キャップ層の少なくとも一部に、または金属ゲート電極と誘電体キャップ層の少なくとも一部に、１またはそれ以上の元素を用いてイオン注入またはプラズマドーピングを行うとともに、第１領域をマスク層により保護する工程を含む。誘電体キャップ層の一部は、金属−誘電体界面に隣接する。
【００４９】
本発明の第１の形態の他の具体例では、第２領域の上の誘電体キャップ層の少なくとも一部に選択的に元素を導入する工程は、第２領域の上の金属ゲート電極に、１またはそれ以上の元素を用いてイオン注入またはプラズマドーピングを行うとともに、第１領域をマスク層により保護し、続いて熱処理を行い、これにより、第２領域の上の誘電体キャップ層の少なくとも金属−誘電体界面に隣接する一部に元素を拡散させる工程を含む。
【００５０】
本発明の第１の形態の１つの具体例では、第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域である。この特定の具体例では、元素は、Ａｌ、Ｏ、Ｃ、Ｎ、Ｆ、およびこれらの組み合わせから選択される。好適には、元素はＡｌである。堆積されたままのゲートスタックの仕事関数を変調する機能から、それらの要素は、この特許出願の本文を通じて、「仕事関数変調元素（work function tuning element）」とも呼ばれる。
【００５１】
本発明の第１の形態の他の具体例では、方法が更に、第２領域上の、金属ゲート電極および／または誘電体キャップ層を窒化するとともに、第１領域をマスク層で保護する工程を含む。
【００５２】
本発明の第１の形態の他の具体例では、第２領域の上の誘電体キャップ層の少なくとも一部に選択的に元素を導入する工程は、第１領域および第２領域の上に、１またはそれ以上の元素を含む材料を、金属ゲート電極を覆うように形成する工程であって、元素は堆積されたままのゲートスタックの仕事関数を変調するように選択される工程と、
第１領域から材料を選択的に除去する工程と、
熱処理を行い、これにより第２領域の上の、金属ゲート電極と、誘電体キャップ層の少なくとも金属−誘電体界面に隣接する一部に元素を拡散させる工程と、を含む。
【００５３】
本発明の第１の形態の特定の具体例では、第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域であり、材料はＡｌを含む。好適には、材料は、ＡｌＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴａＡｌＣ、およびそれらの組み合わせから選択される。より好適には、材料はＴｉＡｌＮを含む。
【００５４】
好適には、熱処理は、８００℃〜１０５０℃の間の温度で約１分間行われる。より好適いは、熱処理は約１０３０℃で１秒間のスパイクアニールである。
【００５５】
基板は、半導体材料であり、例えばシリコン、ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、ＩＩＩ−Ｖ材料（ＧａＡｓ、ＩｎＰ）またはこれらの組み合わせからなる組から選択される。
【００５６】
ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｄｙ２Ｏ３、Ｇｄ２Ｏ３、およびそれらの組み合わせからなる組から選択される。特徴的には、ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、およびそれらの組み合わせからなる組から選択され、材料は半導体基板と良好な品質の界面を有する。
【００５７】
具体例では、第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域であり、誘電体キャップ層は、ランタニドベースのｈｉｇｈ−ｋ誘電体材料である。より好適には、誘電体キャップ層は、Ｌａ酸化物、Ｇｄ酸化物、Ｄｙ酸化物、Ｌａシリケイト、Ｇｄシリケイト、Ｄｙシリケイト、およびそれらの組み合わせからなる組から選択される。
【００５８】
代わりの具体例では、第１領域はＰＭＯＳ領域であり、第２領域はＮＭＯＳ領域であり、誘電体キャップ層はＡｌベースのｈｉｇｈ−ｋ誘電体材料である。より好適には、誘電体キャップ層は、Ａｌ２Ｏ３、ＬａＡｌＯ３、およびそれらのシリケイトからなる組から選択される。この代わりの具体例では、仕事関数変調元素は、ランタニド（例えばＬａ、Ｄｙ、Ｇｄ）の組から選択される。
【００５９】
金属ゲート電極は、ＴａＣｘ、ＴｉＣｘ、ＨｆＣｘのようなＣ含有金属、またはＴａＮｘ、ＴｉＮｘ、ＨｆＮｘまたはそれらの組み合わせのような窒化金属を含む。ここでｘは０より大きく１以下（０＜ｘ≦１）の実数である。
【００６０】
本発明の第２の形態の具体例では、第１領域および第２領域を含む基板、第１ゲート誘電体層を含む第１領域上の第１トランジスタ、第１（堆積されたままの）仕事関数を有する第１誘電体キャップ層および第１金属ゲート電極、第２ゲート誘電体層を含む第２領域上の第２トランジスタ、第２の仕事関数を有する第２誘電体キャップ層および第２金属ゲート電極を含むデュアル仕事関数半導体デバイスであって、第１ゲート誘電体と第２ゲート誘電体は同じ材料から形成され、第２誘電体キャップ層は、第１誘電体キャップ層と同じ材料からなり、更に１またはそれ以上の元素を含み、その元素は第１（堆積されたままの）仕事関数を変調して第２仕事関数を得るために選択され、および第２金属ゲート電極は第１金属ゲート電極と同じ材料からなり、更に１またはそれ以上の元素を含み、その元素は第１（堆積されたままの）仕事関数を変調して第２仕事関数を得るために選択されるデュアル仕事関数半導体デバイスを提供する。更に、第１ゲート誘電体層および第２ゲート誘電体層は、同じ膜厚を有する。有利には、第１誘電体キャップ層および第２誘電体キャップ層は、同じ膜厚である。好適には、第１金属ゲート電極と第２金属ゲート電極は、同じ膜厚である。
【００６１】
本発明の第２の形態の１つの具体例では、第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである。
【００６２】
本発明の第２の形態の１つの特別な具体例では、第１ゲート誘電体と第２ゲート誘電体は、ＨｆＳｉＯＮを含み、第１誘電体キャップ層はＬａＯｘまたはＬａＮＯｘを含む。ここで０＜ｘ≦１であり、仕事関数変調（調整）元素はＡｌであり、第１金属ゲート電極はＴａ２ＣまたはＴａｘＣｙＮｚを含む。ここで、ｘ、ｙ、ｚはｘ＋ｙ＋ｚ＝１の実数である。
【００６３】
更に、具体例がより詳細に記載される。Ｔａ２Ｃの仕事関数は、ゲート誘電体として使用されるｈｉｇｈ−ｋ材料に依存し、即ち、ＨｆＯ２と接触する場合は約４．３ｅＶであり、ＨｆＳｉＯＮと接触する場合は約４．６ｅＶである。ＨｆＳｉＯＮ上で比較的高い仕事関数を補償するために、１．５ｎｍより薄い多くのキャップ層が試された。ゲート誘電体層とゲートキャップ層からなるゲート誘電体スタックの最終の等価酸化膜厚（ＥＯＴ）を最小にするために、１．５ｎｍより薄い膜厚の誘電体キャップ層、好適には１ｎｍより薄い膜厚の誘電体キャップ層が必要となる。それらの中で、ＬａＯｘは、考えられる金属ゲートの仕事関数の、ＮＭＯＳバンド端に向かう大きなシフトを示す。例えば、ＨｆＳｉＯＮ上の１ｎｍの膜厚のＬａＯｘのキャップ層により、Ｔａ２Ｃの仕事関数は３．９ｅＶに変調される。
【００６４】
ＣＭＯＳ集積化のこの興味深い結果を実行するために、１つの金属集積スキームを用いて、ＮＭＯＳと同時にＰＭＯＳゲートを形成するための解決法を見出さなければならない。
【００６５】
公知の解決法は、ＰＭＯＳ領域のＬａＯｘを選択的に除去することであるが、これは、以下のような多くの欠点を有する。例えば、
（１）パターニングと選択除去を含む追加の処理工程を有する高価な集積工程となる。
（２）ゲート誘電体に対して選択性が低くなる。
（３）選択除去はゲート誘電体と金属電極との間の界面を変調し、最終仕事関数と最終等価酸化膜厚（ＥＯＴ）の望まないシフトを招く。
【００６６】
更に、３つの例について詳細に述べる。これらは、図１ａ、図１ｂおよび図２ａ、図２ｂに模式的に記載される。それぞれの例は、ゲート誘電体（１）、ゲートキャップ層（２）、および金属ゲート電極（３）を含むゲートスタックを示す。
【００６７】
ゲートスタックは、２つの領域（Ｉ、ＩＩ）を含む半導体基板の上に形成される。第１領域（Ｉ）はＮＭＯＳ領域であり、第２領域（ＩＩ）はＰＭＯＳ領域である。ゲート誘電体（１）は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｄｙ２Ｏ３、Ｇｄ２Ｏ３、およびそれらの組み合わせからなる組から選択される。特徴的には、ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、およびそれらの組み合わせからなる組から選択され、材料は半導体基板と良好な品質の界面を有する。誘電体キャップ層（２）は、ランタニドベースの材料を含む。好適には、誘電体キャップ層は、Ｌａ酸化物、Ｇｄ酸化物、Ｄｙ酸化物、Ｌａシリケイト、Ｇｄシリケイト、Ｄｙシリケイト、およびそれらの組み合わせからなる組から選択される。
【００６８】
代わりの具体例では、第１領域（Ｉ）はＰＭＯＳ領域であり、第２領域（ＩＩ）はＮＭＯＳ領域であり、誘電体キャップ層（２）はアルミニウムを含む。好適には、誘電体キャップ層は、Ａｌ２Ｏ３、ＬａＡｌＯ３、およびそれらのシリケイトからなる組から選択される。
【００６９】
金属ゲート電極（３）は、金属（例えば、Ｔａ、Ｗ）、ＴａＣｘ、ＴｉＣｘ、ＨｆＣｘのようなＣ含有金属、またはＴａＮｘ、ＴｉＮｘ、ＨｆＮｘのような窒化金属、またはそれらの組み合わせを含む。ここでｘは０より大きく１以下（０＜ｘ≦１）の実数である。好適には、金属電極は、ＮＭＯＳ仕事関数を示す、金属、Ｃ含有金属、または窒化金属である。
【００７０】
図１ａ、図１ｂに模式的に表された第１の例では、ゲートスタックを形成した後に、仕事関数変調元素（５）の注入は、ＰＭＯＳ領域（ＩＩ）にのみ行われる。フォトレジストマスク層（４）は、この注入を選択的に行うために用いられる。注入した後に、フォトレジスト（４）は、下層に至るまで選択的に除去される。
【００７１】
仕事関数変調元素は、Ａｌ、Ｏ、Ｃ、Ｎ、Ｆ、およびこれらの組み合わせからなる組から選択される。注入後、ゲートスタックは熱処理され、例えば、典型的には９５０℃で１分間、または１０３０℃でのスパイクアニール（期間は１秒間）で行われる。注入と熱処理の結果、変調された金属ゲート電極材料（３’）と、少なくとも部分的に変調された誘電体キャップ層（２’）が形成される（図１ｂ）。好適には、キャップ層（２’）は、ゲート誘電体（１）との界面まで、全体が変調される。
【００７２】
特定の例では、ＨｆＳｉＯｘがゲート誘電体（１）として、ＬａＯｘが誘電体キャップ層（２）として、Ｔａ２Ｃが金属ゲート電極（３）として、そしてＡｌが仕事関数変調元素（５）として用いられる。この特定の例では、変調されたゲート電極（３’）はＴａｘＡｌｙＣｚを含み、変調された誘電体キャップ層（２’）はＬａｘＡｌｙＯｚを含む。双方の場合、ｘ、ｙ、ｚは０と１の間の実数であり、ｘ＋ｙ＋ｚ＝１である。
【００７３】
第２の例では、仕事関数変調元素の注入の前または後に、Ｎが、一般的には、１０原子％から４０原子％のパーセントで、金属ゲート電極および／または誘電体キャップ層に加えられる。金属ゲート電極および／または誘電体キャップ層にＮを加える工程は、プラズマ窒化またはＮ注入のいずれかで行われる。Ｎ注入は、仕事関数変調元素と同時に、または連続して行うことができる。
【００７４】
第３の例では、ゲートスタック（誘電体スタックと金属電極）の形成に続いて、仕事関数変調元素（６）を含む層の形成、およびＮＭＯＳ領域（Ｉ）からのその選択除去が行われる（図２ａ）。形成と選択除去の後、熱処理により、仕事関数変調元素が、金属ゲート（３）および誘電体キャップ層（２）の少なくとも一部に拡散され、変調された金属電極（３’’）と少なくとも部分的に変調された誘電体キャップ層（２’’）が形成される（図２ｂ）。
【００７５】
本発明の第１の具体例の他の特定の例では、仕事関数元素を含む層が、ＡｌＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴａＡｌＣ、およびそれらの組み合わせからなる組から選択される。更に好適には、仕事関数元素を含む層は、ＴｉＡｌＮである。この好適な具体例では、変調されたゲート電極（３’’）は、Ｔａ２ＣとＴｉＡｌＮの合金を含み、変調された誘電体キャップ層（２’’）は、ＬａｘＡｌｙＯｚを含む。ここでｘ、ｙ、ｚは、０と１との間の実数であり、ｘ＋ｙ＋ｚ＝１である。
【００７６】
先の記載は、本発明の所定の具体例を詳述する。しかしながら、以下に詳細に本文中に記載されても、本発明は多くの方法で実施できることが認識される。なお、本発明の所定の特徴または形態を記載した場合、特定の用語の使用は、その用語が関連する本発明の特徴や形態の特定の特徴を含むように限定されたものに、その用語がここで再定義されたものと考えるべきでない。
【００７７】
上記詳細な説明では、多くの具体例に適用された本発明の新規な特徴について示され、記載され、そして指摘されたが、記載されたデバイスまたはプロセスの形態や細部における、多くの省略、代理、および変化は、本発明の精神から離れることなく、この技術の当業者により行えることを理解すべきである。
【図面の簡単な説明】
【００７８】
全ての図面は、本発明の幾つかの形態や具体例を示すことを意図する。記載された図面は単に概略であり、これに限定するものではない。
【００７９】
【図１ａ】本発明の具体例にかかる、ゲートスタックのＰＭＯＳ領域中への、仕事関数変調元素の選択注入を模式的に示す。
【図１ｂ】本発明の具体例にかかる、仕事関数変調元素の注入と熱処理を行ったゲートスタックを模式的に示す。
【図２ａ】本発明の具体例にかかる、堆積されＮＭＯＳ領域から選択的に除去された、仕事関数変調元素含有層を有するゲートスタックを示す。
【図２ｂ】本発明の具体例にかかる、熱処理と下層（金属電極と誘電体キャップ層）への仕事関数変調元素の拡散を行った、図２ａのゲートスタックを示す。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【外国語明細書】
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