(57)【要約】【課題】 低いジッター成分を持つ周波数シンセサイザと電力消耗が最小化された周波数シンセサイザを提供することを課題とする。【解決手段】基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。【選択図】図１
2009005360.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と比較信号が入力されて周波数と位相差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、
前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、
前記ポンピング回路より出力される制御信号によって、所定の周波数を持つ信号を発振出力信号で出力する電圧制御発振器と、
前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、
前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーとが含まれる周波数シンセサイザ。
【請求項２】
入力された周波数を分割して前記基準信号を提供するリファレンスディバイダーと、前記発振出力信号の周波数を分割して出力するポストディバイダーがさらに含まれる請求項１に記載の周波数シンセサイザ。
【請求項３】
前記位相比較器にはディレイセルが内部に挿入される請求項１に記載の周波数シンセサイザ。
【請求項４】
前記電荷ポンピング回路は、前記位相比較器のアップ信号又はダウン信号によってスイッチング動作されて充電及び放電を制御する電流源及びスイッチング回路と、電荷が充電されるループフィルターと、前記基準信号と比較信号の周波数と位相の差がない場合前記電流源及びスイッチング回路に電流を提供するバッファー回路が含まれることを特徴にする請求項１に記載の周波数シンセサイザ。
【請求項５】
前記電圧制御発振器は、差動ディレイチェーンタイプのリングオシレータであることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項６】
前記電圧制御発振器は、四つの差動ディレイセルの構造で形成されたことを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項７】
待機モードで、スイッチング動作によって電源を遮断する制御器が含まれる請求項１に記載の周波数シンセサイザ。
【請求項８】
前記位相比較器と連結されて、前記基準信号と比較信号のロッキングした状態を判別するロック検出器が含まれる請求項１に記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明では、周波数シンセサイザについて開示される。
【背景技術】
【０００２】
マイクロプロセッサを装着した大規模半導体集積回路装置の開発が行われている。前記マイクロプロセッサは、プログラムなどによって指示された演算を実行する演算装置であって全体がクロックによって同期して動作される。
【０００３】
前記クロックを発生させる回路で、位相同期回路(PLL:  Phase Locked Loop)を利用した周波数シンセサイザ(Frequency Synthesizer)が広く知られている。
【０００４】
一方、前記位相同期回路の位相ノイズは直接システムに影響を及ぼすようになるので、低いジッター(Jitter)を持つ周波数シンセサイザの設計は、非常に重要な問題として台頭し始めている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、周波数シンセサイザを提供することを課題とする。
【０００６】
また、本発明は、低いジッター成分を持つ周波数シンセサイザを提供することを課題とする。
【０００７】
また、本発明は、電力消耗が最小化された周波数シンセサイザを提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明による周波数シンセサイザは、基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。
【発明の効果】
【０００９】
本発明によれば、低いジッター成分を持つ周波数シンセサイザを提供することができる。
【００１０】
また、本発明によれば、電力消耗が最小化された周波数シンセサイザを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付された図面を参照して、実施例による周波数シンセサイザについて詳しく説明することにする。
【００１２】
図１は、実施例による周波数シンセサイザを説明する図面である。
【００１３】
実施例では、６５０MHz出力周波数特性に適合な周波数シンセサイザ１００が例示されている。
【００１４】
実施例による周波数シンセサイザ１００は、位相比較器(PFD：Phase Frequency Detector)１０と、電荷ポンピング回路(CP：Charge Pump)２０と、電圧制御発振器(VCO: Voltage Controlled Oscillator)３０と、デューティサイクル補正回路(DDC：Duty Cycle Correction Circuit)４０と、フィードバッグディバイダー(Feedback Divider)５０が含まれる。
【００１５】
また、前記周波数シンセサイザ１００は、リファレンス.ディバイダー(Reference Divider)７０と、ポストディバイダー(Post Divider)６０を更に含むことができる。実施例では、前記リファレンスディバイダー７０は４bitのプログラム可能なディバイダーに、前記フィードバッグディバイダー５０は８bitのプログラム可能なディバイダーに、前記ポストディバイダー６０は３bitのプログラム可能なディバイダーに設計される。
【００１６】
図２には、実施例による周波数シンセサイザの位相比較器が例示されている。
【００１７】
前記位相比較器１０は、基準信号 fR と比較信号 fS の間の位相差及び周波数差を検出する。前記比較信号 fS の位相が基準信号 fR の位相より遅延される場合、前記位相比較器１０は位相誤差アップ信号を出力し、前記比較信号の位相が基準信号の位相より先に進む場合、前記位相比較器１０は位相誤差ダウン信号を出力する。
【００１８】
前記位相比較器１０は、位相だけではなく周波数を検出できるように構成される。
【００１９】
前記位相比較器１０は、前記リファレンスディバイダー７０の出力である基準信号 fR と、前記フィードバッグディバイダー５０の出力である比較信号 fS を比較して、両信号の周波数及び位相差に該当する位相誤差アップ/ダウン信号を出力する。
【００２０】
前記位相比較器１０はディレイセル１１が内部に挿入されて、位相誤差アップ信号と位相誤差ダウン信号が同時にハイ(High)になる場合に発生されるデッドゾーン(Dead Zone) 現象を最小化する。
【００２１】
前記位相比較器１０の出力信号は、前記電荷ポンピング回路２０を制御して、前記電荷ポンピング回路２０含まれたループフィルター２３の値を可変させる。
【００２２】
図３には、実施例による周波数シンセサイザの電荷ポンピング回路が例示されている。
【００２３】
前記電荷ポンピング回路２０は、電流源及びスイッチング回路２１と、バッファー回路２２と、ループフィルター２３が含まれる。
【００２４】
前記電荷ポンピング回路２０は、位相誤差アップ信号の受信によってループフィルター２３を充電させ、位相誤差ダウン信号の受信によってループフィルター２３を放電させる。実施例では、前記ループフィルター２３は前記周波数シンセサイザ１００に内蔵された形態で提供される。
【００２５】
前記ループフィルター２３は、低域通過フィルターの特性を持っているので、出力を低域通過させて前記電圧制御発振器３０に提供する。
【００２６】
前記ループフィルター２３は、一つの抵抗と二つのキャパシタが含まれて、オープンループバンド幅（Open Loop Band Width）と位相マージン（Phase Margin）を考慮してフィルターのパラメーターを決める。実施例では、位相マージン（Phase Margin）を５６゜、ループバンド幅（Loop Band Width）を１MHzに選択して最適のループフィルターのパラメーターC１、 C２、 R１を決めた。
【００２７】
前記電流源及びスイッチング回路２１は、前記位相比較器１０より出力された位相誤差アップ信号又は位相誤差ダウン信号によって動作されて、位相誤差アップ信号が入力されると、スイッチＳ１及びスイッチＳ４がオン状態に動作され、スイッチＳ２及びスイッチＳ３がオフ状態に動作されて、前記ループフィルター２３に充電電流を供給する。
【００２８】
また、前記電流源及びスイッチング回路２１は、前記位相比較器１０より出力された位相誤差ダウン信号が入力されると、スイッチＳ１及びスイッチＳ４がオフ状態に動作され、スイッチＳ２及びスイッチＳ３がオン状態に動作されて、前記ループフィルター２３より放電電流が放電されるようにする。
【００２９】
前記ループフィルター２３は、充電電流及び放電電流によって充電及び放電されて制御電圧を発生させ、この電圧を前記電圧制御発振器３０に提供する。
【００３０】
前記バッファー回路２２は、前記PMOSトランジスター及びNMOSトランジスターが、前記位相誤差アップ/ダウン信号によってオン/オフ動作される度に電荷共有（チャージシェアリング：Charge sharing)が発生するようになり、前記電圧制御発振器３０に到達する電圧時間の差(Switch Time Mismatch)と電流値の差(Current Mismatch)の発生を補完する。
【００３１】
前記電流値の差(Current Mismatch)は、周波数シンセサイザのジッターを発生させる原因となる。
【００３２】
図３では、前記バッファー回路２２はオペアンプ（OP-AMP）が具備されて、スイッチＳ１、Ｓ４がオフ状態に動作され、スイッチＳ２、Ｓ３がオン状態に動作される場合、キャパシターCuに負電荷(negative charge)を充電する。また、スイッチＳ１及びスイッチＳ４がオン状態に動作され、スイッチＳ２及びスイッチＳ３がオフ状態に動作される場合、キャパシターCdに正電荷(positive charge)を充電する。よって、電圧時間の差(Switch Time Mismatch)と電流値の差(Current Mismatch)を最小化することができる。
【００３３】
前記電荷ポンピング回路２０の動作によって、ループフィルター２３は、前記電圧制御発振器３０を目標周波数で発振させる制御電圧を発生させて出力する。
【００３４】
図４には、実施例による周波数シンセサイザの電圧制御発振器が例示されている。
【００３５】
前記電圧制御発振器３０は、インバータディレイチェーンタイプ(Inverter Delay Chain Type)と差動ディレイチェーンタイプ(Differential Delay Chain Type)のオシレーターに分けることができるが、図４に図示されているように、電源、電圧のノイズを抑えるために、差動ディレイチェーンタイプのリングオシレータの構造を使用する。
【００３６】
前記リングオシレータは、電流制御信号によってオシレーションを行い、四つの差動ディレイセル３１の構造になっており、全体位相遅延(Total Phase Delay)が３６０°になる。
【００３７】
前記電圧制御発振器３０は、周波数発生範囲が５００MHz〜１０００MHzであり、１０〜１００MHzの入力信号処理が可能である。
【００３８】
前記電圧制御発振器３０は、制御電圧によって制御される周波数を持つ信号を発振出力信号として出力する。
【００３９】
図５には、実施例による周波数シンセサイザのデューティサイクル補正回路が例示されている。
【００４０】
前記デューティサイクル補正回路４０は、前記周波数シンセサイザ１００の出力端デューティ比(Output Duty Cycle Ratio)を、５０±５％のデューティ比に維持するために、前記電圧制御発振器３０の出力端に追加される。
【００４１】
前記デューティサイクル補正回路４０は、差動構造を有し、前記周波数シンセサイザ１００が５０％のデューティ比を維持するように、トランジスター４１と４２の幅と長さを調節して、デューティ比を補正するように設計される。
【００４２】
前記フィードバッグディバイダー５０は、発振出力信号の周波数を分割して前記位相比較器１０に比較信号 fS を出力する。
【００４３】
前記周波数シンセサイザ１００は、電力制御器(Power Down)９０を更に含めることができる。前記電力制御器９０は動作モードではない待機モードにて、スイッチング動作によって、電力消耗を抑えるための電源節約モードを提供する。
【００４４】
また、前記周波数シンセサイザ１００は、ロック検出器(Lock Detector)８０を更に含めることができる。前記ロック検出器８０は、ロッキング状態を判別するための１０bitのロック検出器が使用されることができる。
【００４５】
前記ロック検出器８０は、前記リファレンスディバイダー７０の出力である基準信号 fRと、前記フィードバッグディバイダー５０の出力である比較信号 fS がロックされているかどうかを判別する。
【００４６】
実施例では、周波数シンセサイザ１００の内部にロック検出器８０を具備して、１０個の連続される比較サイクルの間、位相差が２ｎｓ以下であれば、ロッキング状態と認識してハイ信号を出力し、２ｎｓ以上であれば、解除された状態と認識してロー信号を出力する。
【００４７】
前記のような周波数シンセサイザは、比較信号を基準信号と同相になるように動作することで、前記電圧制御発振器３０が目標周波数で発振するように制御する。
【図面の簡単な説明】
【００４８】
【図１】実施例による周波数シンセサイザを説明する図である。
【図２】実施例による周波数シンセサイザの位相比較器が例示された図である。
【図３】実施例による周波数シンセサイザの電荷ポンピング回路が例示された図である。
【図４】実施例による周波数シンセサイザの電圧制御発振器が例示された図である。
【図５】実施例による周波数シンセサイザのデューティサイクル補正回路が例示された図である。
【符号の説明】
【００４９】
１０    位相比較器
１１    ディレイセル
２０    電荷ポンピング回路
２１    スイッチング回路
２２    バッファー回路
２３    ループフィルター
３０    電圧制御発振器
３１    差動ディレイセル
４０    デューティサイクル補正回路
４１    トランジスター
４２    トランジスター
５０    フィードバッグディバイダー
６０    ポストディバイダー
７０    リファレンスディバイダー
８０    ロック検出器
９０    電力制御器
１００  周波数シンセサイザ
【図１】
2009005360.tif 000003
【図２】
2009005360.tif 000004
【図３】
2009005360.tif 000005
【図４】
2009005360.tif 000006
【図５】
2009005360.tif 000007