(57)【要約】  【課題】フィルタ処理を行う画像処理回路の規模を削減する。  【解決手段】積和演算によるフィルタ処理を行う画像処理回路１００は、フィルタ内に位置する画素データのうち、同値のフィルタ係数が用いられる画素位置に対応する画素データを、レジスタ（図示せず）から読み出して出力するデータセレクタ１０４と、データセレクタ１０４が出力した画素データを加算して出力する加算器１０６と、加算器１０６が出力したデータと、当該データに対応するフィルタ係数とを、乗算して出力する掛算器１０８と、掛算器１０８が出力したデータを順に加算して得られた積和結果を出力する加算器１１２と、を有する。【選択図】図２
2009071755.tif 000002
【特許請求の範囲】
【請求項１】
原画像を構成する画素ごとにフィルタ処理を施して出力する画像処理回路であって、
フィルタ処理の対象となる画像データを一時的に格納するためのレジスタと、
フィルタ内に位置する画素データのうち、同値のフィルタ係数が用いられる画素位置に対応する画素データを、前記レジスタから読み出して出力する読出手段と、
前記読出手段が出力した画素データを加算して出力する第１の加算器と、
前記加算器が出力したデータと、当該データに対応する前記フィルタ係数とを、乗算して出力する掛算器と、
前記掛算器が出力したデータを順に加算して得られた積和結果を出力する第２の加算器と、を有すること、
を特徴とする画像処理回路。
【請求項２】
請求項１に記載の画像処理回路であって、
前記読出手段は、
同値のフィルタ係数が用いられる画素位置に対応する画素データを同時に入力可能な、ｍＭａｘ組の信号線により前記レジスタと接続されており、
前記ｍＭａｘ組の信号線のうち、同時入力可能な画素データの画素数がｍ番目に多い信号線は、
（フィルタ内の全フィルタ係数の数Ｎ）／ｍで得られる整数値の画素数分の画素データを入力可能であり、
前記レジスタは、
前記信号線ごとに、入力可能な画素数分の画素データを格納するためのレジスタから構成されること、
を特徴とする画像処理回路。
【請求項３】
請求項２に記載の画像処理回路であって、
ｍＭａｘは、Ｎ／２で得られる値であり、
前記レジスタは、
ｍ組目の画素データを格納するためのレジスタに、１画素分の画素データを格納するためのレジスタが接続されてシフトレジスタとして構成されていること、
を特徴とする画像処理回路。
【請求項４】
請求項１、２および３いずれか一項に記載の画像処理回路を搭載した画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理回路、画像処理装置に関し、特に、画像に対してフィルタ処理を施す技術に関する。
【背景技術】
【０００２】
プリンタ、イメージスキャナ、コピー機などの画像処理装置において、原画像に対して、例えば、平滑化、エッジ抽出などの各種フィルタ処理を施す方法が知られている。フィルタ処理は、原画像を構成する画素ごとに実行される。具体的には、例えば、原画像に対して所定の大きさのフィルタを重畳させ、そのフィルタ内の各画素データと、それらの位置に対応する位置のフィルタ係数とを用いた積和演算により、フィルタ内の中心画素（注目画素）の出力画素データが算出される。
【０００３】
上記のようなフィルタ処理には、例えば、フィルタ係数と同数の掛算器が設けられた画像処理回路が使用される。このような回路では、フィルタ内の全ての画素データと、それらに対応するフィルタ係数が同時に掛算器に入力されて、掛算結果が出力される。また、フィルタ係数の数値がどのような数値であっても回路の変更は必要ない。しかしながら、フィルタ係数と同数の掛算器を必要とするため、回路規模が大きい。
【０００４】
上記のような回路の規模を削減する方法として、例えば、フィルタ内のフィルタ係数の対称性を利用して、フィルタ係数の種類と同数の掛算器を設けるようにしたフィルタ回路がある（特許文献１）。
【０００５】
【特許文献１】特開平５−１３５１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記のような画像処理回路は、掛算器の数が多く回路規模が大きい。そこで、フィルタ処理に高い速度が要求されない機器などにおいては、さらに、掛算器を減らすことが考えられる。
【０００７】
例えば、図１（Ａ）に示すような、主走査幅および副走査幅がそれぞれ３画素（フィルタ係数の数が９）のフィルタを原画像に施す場合、図７に示すような画像処理回路の構成が考えられる。ここで、フィルタ処理における積和演算結果（DOUT）は、  DOUT＝A00×D00＋A01×D01＋A02×D02＋A10×D10＋A11×D11＋A12×D12＋A20×D20＋A21×D21＋A22×D22  により算出される。
【０００８】
本図に示すように、画像処理回路５００は、３個の掛算器５０６（５０６ａ〜５０６ｃ）を備える。掛算器５０６には、対応する２つのデータ、すなわち、第１のデータセレクタ５０２（５０２ａ〜５０２ｃ）で選択されたいずれか１つのフィルタ係数（Axx）と、第２のデータセレクタ５０４（５０４ａ〜５０４ｃ）で選択されたいずれか１つの画素データ（Dxx）とが同時に入力される。そして、掛算の結果が出力される。第１の加算器５１０（５１０ａ〜５１０ｃ）には、掛算器５０６から出力されたデータと、第３のデータセレクタ５０８（５０８ａ〜５０８ｃ）から出力されたデータ（レジスタ５１２ａ〜５１２ｃに格納されているデータ、もしくは、０）とが同時に入力される。そして、加算の結果が出力される。レジスタ５１２（５１２ａ〜５１２ｃ）には、第１の加算器５１０から出力されたデータが格納される。第２の加算器５１４には、所定の回数ごとに第１のレジスタ５１２ａ〜５１２ｂから同時にデータが入力される。そして、加算の結果が第２のレジスタ５１６に格納される。
【０００９】
上記の画像処理回路５００の動作は、図８に示すタイミングチャートにより実現される。第１のデータセレクタ５０２および第２のデータセレクタ５０４は、セレクト信号sela（00, 01, 10）の入力に応じて、フィルタ係数および画素データを、前段に接続されたレジスタなど（図示しない）から読み出して、掛算器５０６に出力する。また、第３のデータセレクタ５０８は、セレクタ信号selb（0, 1）の入力に応じて、第１のレジスタ５１２に格納されたデータを読み出して、若しくは、前段に接続されたレジスタなど（図示しない）から０を読み出して、第１の加算器５１０に出力する。なお、セレクタ信号selbは、セレクタ信号sela＝00のときに、selb＝1に設定される。
【００１０】
このように、上記の画像処理回路５００では、時系列で見ると、３回（３クロック）の掛算によりフィルタ処理結果が得られる。また、フィルタ係数と同数の掛算器を必要とせず、フィルタ係数の数の３分の１の数の掛算器でフィルタ処理を実現できる。
【００１１】
しかしながら、以上のような画像処理回路５００は、依然として、掛算器の数が多く回路規模が大きい。また、フィルタ処理に高い速度が要求されない機器においては、さらに掛算器を減らして回路規模を削減したいという要望がある。
【００１２】
本発明は、上記の課題を解決すべくなされたものであり、フィルタ処理の速度を保ちながら、掛算器の数を少なくして回路規模を削減する技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明の一態様は、原画像を構成する画素ごとにフィルタ処理を施して出力する画像処理回路であって、フィルタ処理の対象となる画像データを一時的に格納するためのレジスタと、フィルタ内に位置する画素データのうち、同値のフィルタ係数が用いられる画素位置に対応する画素データを、前記レジスタから読み出して出力する読出手段と、前記読出手段が出力した画素データを加算して出力する第１の加算器と、前記加算器が出力したデータと、当該データに対応する前記フィルタ係数とを、乗算して出力する掛算器と、前記掛算器が出力したデータを順に加算して得られた積和結果を出力する第２の加算器と、を有する。
【００１４】
また、前記読出手段は、同値のフィルタ係数が用いられる画素位置に対応する画素データを同時に入力可能な、ｍＭａｘ組の信号線により前記レジスタと接続され、前記ｍＭａｘ組の信号線のうち、同時入力可能な画素データの画素数がｍ番目に多い信号線は、（フィルタ内の全フィルタ係数の数Ｎ）／ｍで得られる整数値の画素数分の画素データを入力可能であり、前記レジスタは、前記信号線ごとに、入力可能な画素数分の画素データを格納するためのレジスタから構成されるようにしてもよい。
【００１５】
また、ｍＭａｘは、Ｎ／２で得られる値であり、前記レジスタは、ｍ組目の画素データを格納するためのレジスタに、１画素分の画素データを格納するためのレジスタが接続されてシフトレジスタとして構成されるようにしてもよい。
【００１６】
また、前記画像処理回路を搭載した画像処理装置として構成してもよい。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の第１の実施形態について、図面を参照して説明する。
【００１８】
本実施形態は、フィルタ係数の対称性を利用することにより掛算器の数を１つにするものである。ここでは、図１（Ｂ）に示すような、一般的によく使用されるフィルタを例に挙げて説明する。
【００１９】
図１（Ｂ）に示すように、フィルタ係数には、A00、A01、A10の３つが使用される。この場合、フィルタ処理による積和演算結果（DOUT）は、  DOUT＝A00×(D00＋D02＋D20＋D22)＋A01×(D01＋D10＋D12＋D21)＋A10×D11  により算出される。
【００２０】
上記のような積和演算を行う画像処理回路は、図２に示すように構成される。画像処理回路１００は、第１のデータセレクタ１０２と、第２のデータセレクタ１０４と、第１の加算器１０６と、掛算器１０８と、第３のデータセレクタ１１０と、第２の加算器１１２と、レジスタ１１４と、これらを接続する信号線により構成される。
【００２１】
第１のデータセレクタ１０２は、セレクト信号sela（00, 01, 10）の入力に応じて、フィルタ係数を、前段に接続されたレジスタなど（図示しない）から信号線を介して読み出して、掛算器１０８に出力する。信号線はフィルタ係数ごとに設けられている。
【００２２】
第２のデータセレクタ１０４は、セレクト信号sela（00, 01, 10）の入力に応じて、画素データを、同値のフィルタ係数が適用される画素データごとに、前段に接続されたレジスタなど（図示しない）から信号線を介して読み出して、第１の加算器１０６に出力する。信号線は、同値のフィルタ係数ごと、かつ、画素データごとに設けられている。なお、読み出し対象の画素データがない場合には、画素データとして０が設定される。
【００２３】
第１の加算器１０６は、第２のデータセレクタ１０４が出力した４つの画素データを受け付けて、加算して掛算器１０８に出力する。
【００２４】
掛算器１０８は、第１のデータセレクタ１０２が出力したフィルタ係数と、第１の加算器１０６が出力したデータとを、掛算して第２の加算器１１２に出力する。
【００２５】
第３のデータセレクタ１１０は、セレクタ信号selb（0, 1）の入力に応じて、レジスタ１１４に格納されたデータを読み出して、若しくは、前段に接続されたレジスタなど（図示しない）から０を読み出して、第２の加算器１１２に出力する。なお、セレクタ信号selbは、セレクタ信号sela＝00のときに、selb＝1に設定される。
【００２６】
第２の加算器１１２は、掛算器１０８が出力したデータと、第３のデータセレクタ１１０が出力したデータ（レジスタ１１４に格納されているデータ、もしくは、０）とを受け付けて、加算して出力する。レジスタ１１４は、第２の加算器１１２が出力したデータを格納する。
【００２７】
上記の画像処理回路１００の動作は、図３に示すタイミングチャートにより実現される。具体的には、セレクト信号sela＝00のとき（１クロック目）、第１のデータセレクタ１０２から出力されたフィルタ係数A00および、第２のデータセレクタ１０４から出力された画素データD00、D02、D20、D22の合計値の掛算結果と、第３のデータセレクタ１１０から出力されたデータ０との加算結果がレジスタ１１４に格納される。
【００２８】
セレクト信号sela＝01のとき（２クロック目）、第１のデータセレクタ１０２から出力されたフィルタ係数A01および、第２のデータセレクタ１０４から出力された画素データD01、D10、D12、D21の合計値の掛算結果と、第３のデータセレクタ１１０がレジスタ１１４から読み出した１クロック目のデータとの加算結果がレジスタ１１４に格納される。
【００２９】
セレクト信号sela＝10のとき（３クロック目）、第１のデータセレクタ１０２から出力されたフィルタ係数A10および、第２のデータセレクタ１０４から出力された画素データ0、0、0、D11の合計値の掛算結果と、第３のデータセレクタ１１０がレジスタ１１４から読み出した２クロック目のデータとの加算結果がレジスタ１１４に格納される。
【００３０】
このように、上記の画像処理回路１００では、時系列で見ると、３回（３クロック）の掛算によりフィルタ処理結果が得られる。また、フィルタ係数と同数の掛算器を必要とせず、１つの掛算器でフィルタ処理を実現できる。
【００３１】
以上、第１の実施形態について説明した。本実施形態によれば、フィルタ処理の速度を保ちながら、掛算器の数を少なくして回路規模を削減することができる。すなわち、フィルタ係数の対称性を利用して、同値のフィルタ係数を用いる画素データを同時に読み出せるようにすることにより、掛算器の数を１つにすることができる。
【００３２】
次に、本発明の第２の実施形態について、図面を参照して説明する。
【００３３】
上述した第１の実施形態は、同値のフィルタ係数ごとに、各フィルタ係数が用いられる画素を同時に読み出す構成となっている。また、各フィルタ係数が用いられる画素を読み出すための信号線のビット幅や組数は、フィルタに合わせて予め定められている。そのため、同値のフィルタ係数の数が異なる他のフィルタを使用する場合に、簡単に対応できない。これに対して第２の実施形態は、第１の実施形態を一部変更して、掛算器の数が１つで、様々なフィルタを用いたフィルタ処理を実行可能な汎用性の高い構成を有する。
【００３４】
まず、図５に示す、データセレクタ２０４と、レジスタ２０３とを接続する信号線の組数ｍＭａｘ、および、ｍ組目（番目）の信号線のビット幅Ｌ（ｍ）を決定する方法について、フィルタ係数の数Ｎ（フィルタ内の画素数）＝９のフィルタを具体例に挙げて説明する。なお、同値のフィルタ係数（以下、「独立係数」と呼ぶ。）の数はｎ（Ｎ≧ｎ≧１）と表すものとする。
【００３５】
フィルタ処理においては、フィルタ内のフィルタ係数ごとに、計Ｎ回の掛算により結果を得ることができるため、信号線の組数ｍＭａｘ＝Ｎとして構成することが考えられる。しかし、信号線の組数ｍＭａｘが増加すると信号線の数も増加する。そこで、ｍＭａｘを、Ｎ／２（小数点以下切捨て）で得られる整数値とする。例えば、フィルタ係数の数Ｎ＝９の場合、ｍＭａｘ＝４、Ｎ＝２５の場合、ｍＭａｘ＝１２である。もちろん、ｍＭａｘは、Ｎ／２（小数点以下切捨て）で得られる値に限られず、例えば、一般的に使用されるフィルタの独立係数の数のうち比較的大きな値としてもよい。なお、後述するように、上記のように定めたｍＭａｘ組の信号線により、ｎの範囲がＮ≧ｎ≧１のフィルタに対応できるように、画像処理回路は構成される。
【００３６】
ｎ＝１の場合、Ｎ個の画素データを加算した結果に、独立係数を１回乗じることによりフィルタ処理結果が得られる。したがって、ビット幅Ｎの信号線が１組必要である。例えば、Ｎ＝９の場合、図４に示すように、１組目の信号線のビット幅Ｌ（１）は、９画素分となる。
【００３７】
ｎ＝２の場合、それぞれの独立係数を用いる画素データの合計値ごとに掛算が必要であるため、信号線が２組必要である。ここで、各信号線のビット幅は、それぞれの独立係数が用いられる画素の数により変化するため、入力が想定される最大ビット幅である必要がある。例えば、Ｎ＝９の場合、一方の独立係数に８画素、他方の独立係数に１画素の組み合わせがある。従って、ｎ＝１の場合を考慮して、１組目の信号線のビット幅Ｌ（１）＝Ｎとなる。２組目についてもビット幅Ｌ（２）＝Ｎとすることも可能であるが、不要な信号線を削減するため、各組の信号線は、１組目から順に、画素数が多い独立係数の演算に使用されるものとする。この場合、想定される２組目の最大ビット幅は、Ｌ（２）＝Ｎ／２（小数点以下切捨て）で求めることができる。例えば、Ｎ＝９の場合、図４に示すように、一方の独立係数に５画素、他方の独立係数に４画素の組み合わせがあるため、２組目の信号線のビット幅Ｌ（２）は、４画素分となる。
【００３８】
以上のことから、ｍ組目の信号線のビット幅Ｌ（ｍ）は、  Ｌ（ｍ）＝ｉｎｔ（Ｎ／ｍ）  により求めることができる。例えば、Ｎ＝９の場合、図４に示すように、Ｌ（３）＝３、Ｌ（４）＝２となる。その結果、図５に示すように、４組の信号線のそれぞれのビット幅は、１組目から順に、９、４、３、２となる。なお、後述するように、独立係数の数ｎ＝５〜９の場合のフィルタ演算は、上記のように決定した４組の信号線を兼用することにより実現する。また、ｍＭａｘをｉｎｔ（Ｎ／２）より大きな値に設定した場合であっても、上記と同様の式によりＬ（ｍ）を算出することができる。
【００３９】
上述した方法により決定した信号線を備えた画像処理回路は、例えば、図５（Ｎ＝９、ｍＭａｘ＝４の場合）に示すように構成される。また、レジスタ２０３は、図６に示すように構成される。以下、具体的に説明する。
【００４０】
図５に示すように、画像処理回路２００は、第１のレジスタ２０１と、第１のデータセレクタ２０２と、第２のレジスタ２０３と、第２のデータセレクタ２０４と、第１の加算器２０６と、掛算器２０８と、第３のデータセレクタ２１０と、第２の加算器２１２と、第３のレジスタ２１４と、これらを接続する信号線により構成される。
【００４１】
第１のレジスタ２０１には、フィルタ係数が格納される。もちろん、レジスタに限られず、ラッチ回路などであってもよい。
【００４２】
第１のデータセレクタ２０２は、セレクト信号selaの入力に応じて、フィルタ係数を第１のレジスタ２０１から信号線を介して読み出し、掛算器２０８に出力する。
【００４３】
第２のレジスタ２０３には、フィルタ処理の対象となる各画素の画素データが格納される。これらの画素データは、例えば、ＣＰＵ（図示せず）が所定のプログラムを実行して、ＲＡＭなどに格納された原画像データからコピーすることにより設定される。なお、読み出し対象の画素データがない場合には、画素データとして０を設定すればよい。
【００４４】
第２のデータセレクタ２０４は、セレクト信号selaの入力に応じて、画素データを第２のレジスタ２０３から信号線を介して読み出し、第１の加算器２０６に出力する。なお、出力対象の画素データがない場合には、０を出力するようにすればよい。
【００４５】
ここで、図６を参照して、第２のレジスタ２０３の構成について説明する。本図に示すように、第２のレジスタ２０３は、ｍＭａｘ＝４組の信号線を介して第２のデータセレクタ２０４と接続される。また、それぞれの信号線のビット幅Ｌ（１〜４）に対応して、レジスタ２０３１〜２０３４が設けられている。レジスタ２０３１〜２０３４は、それぞれ、Ｌ（１〜４）画素分の画素データを保持することができる。また、独立係数の数ｎ＝５〜８の場合のフィルタ演算に用いるため、レジスタ２０３１〜２０３４それぞれの先頭（一番上）のレジスタには、Ｌ（５〜８）画素分の画素データを保持することができるレジスタ２０３５〜２０３８が接続されている。また、独立係数の数ｎ＝９の場合のフィルタ演算に用いるため、レジスタ２０３５には、Ｌ（９）画素分の画素データを保持することができるレジスタ２０３９が接続されている。これらの互いに接続されたレジスタはそれぞれシフトレジスタとして動作する。例えば、レジスタ２０３１に格納された画素データが読み出された場合、レジスタ２０３５に格納された画素データがレジスタ２０３１の先頭のレジスタに移動する。これと同時に、レジスタ２０３９に格納された画素データがレジスタ２０３５に移動する。
【００４６】
上記のように第２のレジスタ２０３が構成されることにより、フィルタ内の各位置の画素データが、独立係数ごとに、画素数が多い順に、レジスタ２０３１〜２０３９に格納される。また、レジスタ２０３１〜２０３４に格納された画素データが、それぞれのビット幅Ｌ（１〜４）の単位で第２のデータセレクタ２０４に出力される。
【００４７】
例えば、図１（Ｃ）に示すフィルタの場合、独立係数（A00、A01、A10、A11）ごとに、画素データD00、D02、D20、D22がレジスタ２０３１に、画素データD01、D21がレジスタ２０３２に、画素データD10、D12がレジスタ２０３３に、画素データD11がレジスタ２０３４に格納される。画素データが格納されないレジスタには０が設定される。そして、１クロックごとに、レジスタ２０３１〜２０３４の順に、格納された画素データが読み出される。
【００４８】
また、例えば、図１（Ｄ）に示すフィルタの場合、独立係数（A00、A10、A20、A01、A11、A21）ごとに、画素データD00、D02がレジスタ２０３１に、画素データD10、D12がレジスタ２０３２に、画素データD20、D22がレジスタ２０３３に、画素データD01がレジスタ２０３４に、画素データD11がレジスタ２０３５に、画素データD21がレジスタ２０３６に格納される。画素データが格納されないレジスタには０が設定される。そして、最初の４クロックで、レジスタ２０３１〜２０３４に格納された画素データが読み出される。これと同時に、レジスタ２０３５および２０３６の画素データが、レジスタ２０３１およびレジスタ２０３２にシフトする。そして、次の２クロックで、レジスタ２０３１およびレジスタ２０３２に格納された画素データが読み出される。
【００４９】
以上のことから、第２のレジスタ２０３は、Ｎが奇数の場合、ｍＭａｘ組（行）、かつ、ｉｎｔ（Ｎ／ｍＭａｘ）＋１列、のレジスタから構成され、最後の１列には、１画素分の画素データを格納できるレジスタが１つ設けられる。Ｎが偶数の場合、ｍＭａｘ組（行）、かつ、ｉｎｔ（Ｎ／ｍＭａｘ）列、のレジスタから構成される。すなわち、ｍ組目のレジスタには、Ｌ（ｍ＋ｍＭａｘ）画素分の画素データを格納できるレジスタが接続されてシフトレジスタを構成する。また、Ｎが奇数の場合、シフトレジスタとして構成されたｍ組のレジスタのいずれかに、さらに、１画素分の画素データを格納できるレジスタが接続されてシフトレジスタを構成する。図６では、１組目のレジスタに接続されている。なお、ｘ番目（列方向、かつ、行方向の順）の各レジスタの大きさＲ（ｘ）は、Ｒ（ｘ）＝ｉｎｔ（Ｎ／ｘ）として、で算出することができる。これは、ｍＭａｘ＝Ｎとした場合の、Ｌ（ｍ）と同様である。また、ビット幅が１になるレジスタは、ｉｎｔ（Ｎ／２）＋１  組目以降の組となる。
【００５０】
図５に戻って、第１の加算器２０６は、第２のデータセレクタ２０４が出力した画素データを受け付けて、加算して掛算器２０８に出力する。
【００５１】
掛算器２０８は、第１のデータセレクタ２０２が出力したフィルタ係数と、第１の加算器２０６が出力したデータとを、掛算して第２の加算器２１２に出力する。
【００５２】
第３のデータセレクタ２１０は、セレクタ信号selbの入力に応じて、第３のレジスタ２１４に格納されたデータ若しくは０を読み出して、第２の加算器２１２に出力する。
【００５３】
第２の加算器２１２は、掛算器２０８が出力したデータと、第３のデータセレクタ２１０が出力したデータ（第３のレジスタ２１４に格納されているデータ、若しくは、０）とを受け付けて、加算して出力する。
【００５４】
第３のレジスタ２１４は、第２の加算器２１２が出力したデータを格納する。
【００５５】
このように、上記の画像処理回路２００では、独立係数の数ｎに比例した掛算の回数によりフィルタ処理結果が得られる。また、フィルタ係数と同数の掛算器を必要とせず、１つの掛算器でフィルタ処理を実現できる。
【００５６】
以上、第２の実施形態について説明した。本実施形態によれば、第１の実施形態と同様の効果に加え、特定のフィルタの使用に限定されず、独立係数の数が異なる様々なフィルタを１つの回路で使用できる。
【００５７】
以上、本発明について、例示的な実施形態と関連させて記載した。多くの代替物、修正および変形例が当業者にとって明らかであることは明白である。したがって、上に記載の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。
【図面の簡単な説明】
【００５８】
【図１】フィルタを説明するための図。
【図２】第１の実施形態に係る画像処理回路の構成を示す図。
【図３】第１の実施形態に係る画像処理回路の動作を示すタイミングチャート図。
【図４】第２の実施形態に係る画像処理回路の構成を説明するための図。
【図５】第２の実施形態に係る画像処理回路の構成を示す図。
【図６】第２の実施形態に係る画像処理回路のレジスタの構成を示す図。
【図７】従来の画像処理回路の構成を示す図。
【図８】従来の画像処理回路の動作を示すタイミングチャート図。
【符号の説明】
【００５９】
１００・・・画像処理回路、１０２・・・データセレクタ、１０４・・・データセレクタ、１０６・・・加算器、１０８・・・掛算器、１１０・・・データセレクタ、１１２・・・加算器、１１４・・・レジスタ、２００・・・画像処理回路、２０１・・・レジスタ、２０２・・・データセレクタ、２０３・・・レジスタ、２０４・・・データセレクタ、２０６・・・加算器、２０８・・・掛算器、２１０・・・データセレクタ、２１２・・・加算器、２１４・・・レジスタ、２０３１〜２０３９・・・レジスタ、５００・・・画像処理回路、５０２・・・データセレクタ、５０４・・・データセレクタ、５０６・・・掛算器、５０８・・・データセレクタ、５１０・・・加算器、５１２・・・レジスタ、５１４・・・加算器、５１６・・・レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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