(57)【要約】【課題】カラムＡＤＣ方式をとるＣＭＯＳセンサにおいて、水平信号線の寄生容量の問題を改善し、より確実に高速データ転送ができるようにする。【解決手段】データ記憶部２５６と水平転送ドライバ３０８との間に、６個のラッチ２５７を担当する６入力サブセレクタ３０２Ａを設ける。６個のラッチ２５７が１つの６入力サブセレクタ３０２Ａに接続され、１つの６入力サブセレクタ３０２Ａが１つの水平転送ドライバ３０８に接続され、１つの水平転送ドライバ３０８が水平信号線１８に接続される。水平信号線１８に接続される水平転送ドライバ３０８は１／６に削減され、水平転送ドライバ３０８に起因する水平信号線１８の寄生容量が減る。６入力サブセレクタ３０２Ａの構成に関わらず水平転送ドライバ３０８は１段でよく、水平信号線１８を駆動する際の直列抵抗が増大することはなく、従前よりも確実に高速なデータ転送が可能になる。【選択図】図２
2009296311.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータを保持する複数個のデータ保持回路を具備するデータ記憶部と、
複数個の前記データ保持回路のデータの何れかを選択する複数個の信号選択部を具備した選択部と、
前記選択部の各信号選択部を制御してデータを選択させる選択制御部と、
前記信号選択部で選択されるデータに基づきデータ転送用の信号線を駆動する転送駆動部を前記複数個の信号選択部のそれぞれに具備する駆動部と、
前記駆動部の各転送駆動部を制御してデータを前記信号線を介して後段回路に転送させる走査部と、
を備え、
前記転送駆動部は、前記信号選択部で選択されるデータに基づき前記信号線を駆動する転送用トランジスタおよび前記走査部からの指示に基づき前記複数個の信号選択部の何れかを選択するための選択トランジスタを有し、前記転送用トランジスタと前記選択トランジスタの双方がオンしたときに前記信号選択部で選択されたデータが前記信号線を介して前記後段回路に転送されるように構成されている
半導体装置。
【請求項２】
前記転送用トランジスタと前記選択トランジスタは直列に接続されている
請求項１に記載の半導体装置。
【請求項３】
前記信号選択部で選択されたデータを論理反転するインバータを備え、
前記転送駆動部は、前記信号選択部で選択されるデータ並びにインバータで論理反転される反転データのそれぞれについて前記転送用トランジスタと前記選択トランジスタを有し、
前記信号線は、前記信号選択部で選択されるデータ並びにインバータで論理反転される反転データのそれぞれについて設けられている
請求項１または２に記載の半導体装置。
【請求項４】
前記複数個の信号選択部のそれぞれは、前記選択制御部と接続された共通の制御配線からの制御信号により制御される
請求項１〜３の内の何れか一項に記載の半導体装置。
【請求項５】
単位画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
前記画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
各列の前記ＡＤ変換部の後段にそれぞれ設けられ、前記ＡＤ変換部で変換されたデジタルデータを保持する複数個のデータ保持回路を具備するデータ記憶部と、
複数個の前記データ保持回路のデータの何れかを選択する複数個の信号選択部を具備した選択部と、
前記選択部の各信号選択部を制御してデータを選択させる選択制御部と、
前記信号選択部で選択されるデータに基づきデータ転送用の信号線を駆動する転送駆動部を前記複数個の信号選択部のそれぞれに具備する駆動部と、
前記駆動部の各転送駆動部を制御してデータを前記信号線を介して後段回路に転送させる水平走査部と、
を備え、
前記転送駆動部は、前記信号選択部で選択されるデータに基づき前記信号線を駆動する転送用トランジスタおよび前記走査部からの指示に基づき前記複数個の信号選択部の何れかを選択するための選択トランジスタを有し、前記転送用トランジスタと前記選択トランジスタの双方がオンしたときに前記信号選択部で選択されたデータが前記信号線を介して前記後段回路に転送されるように構成されている
固体撮像装置。
【請求項６】
前記信号選択部で選択されたデータを論理反転するインバータを備え、
前記転送駆動部は、前記信号選択部で選択されるデータ並びにインバータで論理反転される反転データのそれぞれについて前記転送用トランジスタと前記選択トランジスタを有し、
前記信号線は、前記信号選択部で選択されるデータ並びにインバータで論理反転される反転データのそれぞれについて設けられている
請求項５に記載の固体撮像装置。
【請求項７】
前記選択制御部と前記水平走査部は列を間引いてデータ転送を行なうモードを選択可能であり、
前記複数個の信号選択部のそれぞれには、間引きの割合いの逆数の入力数のものが使用される
請求項５または６に記載の固体撮像装置。
【請求項８】
前記選択制御部と前記水平走査部は、間引きの度合いが異なる複数の間引きモードを選択可能であり、
前記複数個の信号選択部のそれぞれには、各間引きの割合いの逆数の最小公倍数の入力数のものが使用される
請求項５または６に記載の固体撮像装置。
【請求項９】
複数チャネル分の前記信号線が設けられ、
前記選択部の各信号選択部および前記駆動部の各転送駆動部は、前記複数チャネルの各水平信号線に均等に配分されている
請求項７または８に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および固体撮像装置に関する。より詳細には、複数の信号の内の何れか１つを選択して出力する信号選択機能を持つ半導体装置および当該信号選択機能を利用する固体撮像装置に関する。
【背景技術】
【０００２】
画像処理装置や撮像装置・固体撮像装置などの各種の電子機器や半導体装置においては、複数系統の各信号の何れかを選択して１系統の出力にする信号選択回路が用いられることがある。
【０００３】
たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、ＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われることがある。ＣＭＯＳ型の固体撮像装置では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
【０００４】
この際には、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出すカラム読出方式（列並列出力方式）が多く用いられている（たとえば特許文献１，２を参照）。
【０００５】
【特許文献１】特開２００６−１４８５０９号公報
【特許文献２】特開２００６−０７４４３６号公報
【０００６】
画素部から読み出された画素信号はＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）などの信号処理が施され水平転送系を用いて順番に外部に出力される。一般的には、各列の信号処理回路が水平読出スイッチ（水平選択スイッチ）を介して水平転送系の信号線に接続される。
【０００７】
なお、画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置／ＡＤＣ：Analog Digital Converter）にて１行分の全列について同時にデジタルデータに変換し、各列のデジタルデータを一旦データ保持回路（ラッチ）に保持しておき、そのデジタルデータを水平転送系を用いて順番に外部に出力する。これをカラムＡＤＣ方式と称する。この場合、水平転送系の信号線には各列のデータを出力する全列分の水平転送ドライバが接続される。水平転送は、電圧信号での転送（電圧転送）ではなく、電流信号での転送（電流転送）が採用されることもある。
【０００８】
しかしながらこのような方式では、水平転送系の信号線に接続されるスイッチや水平転送ドライバの数が膨大になり、水平転送線の寄生容量が大きくなってしまい、転送に時間が掛かってしまう問題がある。
【０００９】
この問題を解消する一手法として、水平転送系を複数チャネルに分ける仕組みが考えられが、特許文献２に記載のような列を間引いてデータ転送を行なう間引きモードを行なう場合は、全ての水平転送チャネルを有効利用できず間引き時の効率が悪くなってしまう。
【００１０】
これに対して、特許文献１に記載の仕組みでは、水平転送系を階層化することで、水平転送線の寄生容量の問題を解決しようとしている。特許文献１の仕組みでは、各列の信号処理回路と水平信号線との間に複数段構成の水平スイッチ回路を介在させることで、水平信号線に接続されるスイッチ数を低減し、これにより高速に信号電荷を読み出すことができるようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、特許文献１，２に記載の仕組みは、カラムＡＤＣ方式ではなくアナログでのカラム読出方式での適用例であり、水平転送後にＡＤ変換がされる。カラムＡＤＣ方式に特許文献１，２に記載の仕組みを適用することも考えられるが、次のような難点がある。
【００１２】
たとえば、特許文献１の仕組みをカラムＡＤＣ方式に適用した場合、複数列（数個）のラッチと水平転送ドライバが１つのラッチ群選択回路を介して水平転送チャネルに接続される構成になると考えられる。こうすることにより、水平転送ドライバがドライブしなくてはならない水平転送チャネルの寄生容量が減ることになる。
【００１３】
しかしながら、この方法では、信号線を駆動する際にラッチ群選択回路が駆動電流路に余分に入る分、ドライブ時の直列抵抗が増大してしまう。したがって、寄生容量が減る一方で、電流転送時に、信号線との間の直列抵抗が増大し、高速化の効果は限定されてしまう。
【００１４】
特許文献２の仕組みをカラムＡＤＣ方式に適用した場合、水平転送系を階層化し、間引き時にラッチを読み飛ばす機能を子階層に盛り込むことが考えられる。間引き時に全ての水平転送チャネルを有効利用し、効間引き時の効率を改善する。しかしながら、回路については記述が無く、特許文献１と同じ回路方式を用いることになると考えられる。そのため、高速化の効果は限定されてしまう。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、カラムＡＤＣ方式を採る場合において、水平信号線の寄生容量の問題を改善し、より確実に、高速のデータ転送を可能とする仕組みを提供することを目的とする。好ましくは、間引きを行なわないときにも高速なデータ転送を行ない、間引き時には全ての水平転送チャネルを有効利用し効間引き時の効率を改善する仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様においては、複数個のデータ保持回路（ラッチ）のデータの何れかを選択する複数個の信号選択部を具備した選択部と、信号選択部で選択されるデータに基づきデータ転送用の信号線を駆動する転送駆動部（水平転送ドライバ）を複数個の信号選択部のそれぞれに対して具備する駆動部を備えるものとする。そして、選択部の各信号選択部におけるデータの選択は選択制御部で制御し、駆動部の各転送駆動部によるデータ転送は走査部で制御する。
【００１７】
このような仕組みでは、複数個（ｋ個とする）のデータ保持回路（ラッチ群と称する）が１つの信号選択部に接続され、１つの信号選択部が１つの転送駆動部に接続され、この１つの転送駆動部が信号線に接続される。そして、このような関係がそれぞれ同数の信号選択部と転送駆動部について繰り返される。ラッチ群１つにつき、信号選択部と、転送用トランジスタおよび選択トランジスタを有する転送駆動部を、それぞれ１つ持つことになる。その結果、信号線に接続される転送駆動部は本発明を適用しない場合に対して１／ｋに削減される。
【００１８】
さらに、好ましくは、転送駆動部には、信号選択部で選択されるデータに基づき信号線を駆動する転送用トランジスタと走査部からの指示に基づき複数個の信号選択部の何れかを選択するための選択トランジスタを設ける。転送用トランジスタは、水平転送を電流転送で行なうものである。高速化のため、信号選択部で選択されたデータ（非反転データ）を論理反転するインバータをさらに設け、非反転データとインバータで論理反転される反転データのそれぞれについて転送用トランジスタと選択トランジスタを設け、相補（差動）信号線対による電流転送を行なうようにしてもよい。
【００１９】
転送用トランジスタと選択トランジスタの双方がオンしたときに信号選択部で選択されたデータが信号線を介して後段回路に転送されるように構成する。一例としては、転送用トランジスタと選択トランジスタを直列に接続するのが簡易な構成である。
【００２０】
転送駆動部は信号選択部からのデータに従って動作するので、信号線を駆動する際に、信号選択部が駆動電流路に介在することはない。駆動電流路に介在するのは、転送駆動部を構成するトランジスタのみとなる。信号選択部がどのような構成をとっても、転送駆動部は１段でよい。
【００２１】
固体撮像装置において、選択制御部と水平走査部が、列を間引いてデータ転送を行なうモードを選択可能にする場合においては、複数個の信号選択部のそれぞれには間引きの割合いの逆数の入力数のものを使用するようにする。たとえば、列を１／Ｋに間引いてデータ転送を行なう間引き動作モードを選択可能にする場合には、複数個の信号選択部のそれぞれにはＫ入力−１出力型のものを使用するようにする。１つの信号選択部が担当する入力数を間引きの割合い１／Ｋの逆数（Ｋ）に揃えることで、各転送駆動部の使用回数を間引き動作時にも均等にするのである。その結果、間引き動作時にも転送駆動部と接続される信号線の使用状態の均衡が図られる。信号線を複数チャネル化する場合にも、各信号線の使用度合いが均衡する。
【００２２】
このことは、間引きの度合いが異なる複数の間引きモードに対応する場合も同様であり、その場合は、各間引きの割合いの逆数の最小公倍数に１つの信号選択部が担当する入力数を揃えるとよい。たとえば、列を１／Ｋ１に間引いてデータ転送を行なうモードと１／Ｋ２に間引いてデータ転送を行なうモードを選択可能なときには、複数個の信号選択部のそれぞれには、Ｋ１とＫ２の最小公倍数（Ｋ_1,2と記す）を入力数とするＫ_1,2入力−１出力型のものを使用すればよい。
【発明の効果】
【００２３】
本発明の一態様によれば、信号線に接続される転送駆動部の数が、本発明を適用しない場合に対して、１つの信号選択部が担当する入力数分の１に削減され、転送駆動部に起因する信号線の寄生容量が減る。また、信号選択部の構成に関わらず転送駆動部は１段でよく、信号線を駆動する際の直列抵抗が増大することはない。その結果、従前よりも確実に高速なデータ転送が可能になる。
【００２４】
複数個の信号選択部のそれぞれには固体撮像装置における間引きの割合いの逆数の入力数のものを使用するようにすると、各転送駆動部や信号線の使用度合いの均衡をとることができる。信号線を複数チャネル化する場合の間引き時にも、各チャネルを有効利用でき、間引き時の転送効率を改善することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２６】
なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ型の固体撮像装置をデバイスとして使用した場合を例に説明する。また、特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がｎＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がｐＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。
【００２７】
光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００２８】
＜固体撮像装置：基本構成＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。
【００２９】
固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。
【００３０】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。画素信号電圧Ｖｘは、リセットレベルＳrst （Ｐ相成分）と信号レベルＳsig （Ｄ相成分）を含む。
【００３１】
固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）などが設けられていることを意味する。このような読出方式をカラム読出方式と称する。
【００３２】
固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８と、データセレクタ部３００を備えている。
【００３３】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。水平走査部１２は、データセレクタ部３００におけるデータ転送動作時に読み出すべきデータのカラム位置を指示する。
【００３４】
水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂなどを有する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂなどを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。
【００３５】
データセレクタ部３００は、通信・タイミング制御部２０からの制御信号ＣＮ９や水平走査部１２からの指示に基づき、カラムＡＤ変換部２６の水平位置（カラム位置）を選択して、選択されたカラム位置のデータを出力部２８側に転送する。詳細は後述するが、データセレクタ部３００は、２列以上分のラッチ２５７を担当し各ラッチ２５７のデータの何れかを選択するサブセレクタ３０２と、サブセレクタ３０２で選択されるデータに基づき水平信号線１８を駆動する水平転送ドライバ３０８の対を複数個有する。サブセレクタ３０２は、通信・タイミング制御部２０からの選択制御信号に基づきデータ選択動作を行ない、水平転送ドライバ３０８は水平走査部１２からの選択制御信号に基づき転送動作を行なう。
【００３６】
通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
【００３７】
たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。
【００３８】
出力部２８は、データ転送用の信号線（転送配線）である水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１と外部とのインタフェース機能をなすインタフェース部２８ｂ（ＩＦ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。出力部２８はまた、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部を設けてもよい。
【００３９】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００４０】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【００４１】
ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間を決定し、その期間を示すカウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。
【００４２】
このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有し、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。カウントクロックＣＫdac1はカウンタ部２５４用のカウントクロックＣＫcnt1と同一にしてもよい。
【００４３】
ＡＤ変換部２５０は、比較部２５２（COMP）と、アップカウントモードとダウンカウントモードを切替可能なカウンタ部２５４を備える。本例ではさらに、カウンタ部２５４の後段に、水平転送用のラッチ２５７（メモリ）を内蔵したデータ記憶部２５６を備える。比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。カウンタ部２５４は、比較部２５２の比較出力Coと一定の関係を持つカウントイネーブル信号ENのアクティブ期間をカウントクロックＣＫcnt1でカウントし、カウント結果を保持する。
【００４４】
通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。
【００４５】
比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。
【００４６】
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００４７】
本実施形態では、ＡＤ変換部２５０にてＣＤＳ処理を完結させておくが、リセットレベルＳrst のＰ相データと信号レベルＳsig のＤ相データを個別に出力部２８側に転送し、ＡＤ変換部２５０の後段のデジタル演算部でＣＤＳ処理を行なってもよい。本出願人は、ＡＤ変換部２５０にてＡＤ変換とＣＤＳ処理を行なう参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には各実施形態で採用し得るものである。
【００４８】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。
【００４９】
固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【００５０】
個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力をデータセレクタ部３００を介して水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６を備える構成を採ることもできる。本実施形態では、さらにデータ記憶部２５６の後段にデータセレクタ部３００を備えており、データ記憶部２５６とデータセレクタ部３００により、水平転送系Ｈtrans を構成している。データ記憶部２５６は、所定のタイミングでカウンタ部２５４から出力されたカウントデータを保持・記憶する。
【００５１】
水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、データセレクタ部３００を介して水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。水平信号線１８の水平転送チャネルは１つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ部２５４、データ記憶部２５６、データセレクタ部３００、および水平信号線１８はそれぞれ、ｎビットに対応した構成を採っている。
【００５２】
＜水平データ転送の問題点について＞
ここで、各列のラッチ２５７に保持されたデータを、バスラインである水平信号線１８を介して順次出力部２８側に転送する場合、出力部２８と接続された水平信号線１８に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線１８に使われる配線幅（ Metal幅）を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。
【００５３】
たとえば、寄生容量の値は、
（１）水平信号線１８による容量、
（２）出力部２８の入力段による容量、
（３）ラッチ２５７の出力段による容量×ラッチ２５７の総数、
（４）水平信号線１８と１つのラッチ２５７の出力段とを接続する配線の容量×ラッチ２５７の総数、
などを合計した値となる。
【００５４】
したがって、各列のラッチ２５７に保持されたデータを、ラッチ２５７を順次選択して水平信号線１８に読み出す場合、水平信号線１８の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。
【００５５】
たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部１２で選択されたラッチ２５７の出力データに基づき水平信号線１８を駆動し、その信号が出力部２８に到達するまでの時間が支配的となる。
【００５６】
水平方向の画素分、たとえば２０００列の単位画素３を有する画素アレイ部１０の場合、２０００個のラッチ２５７が水平信号線１８に接続されることになり、ラッチ２５７の出力段おのおのの持つ寄生容量が合成され、選択されたラッチ２５７はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線１８に接続されるラッチ２５７の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。
【００５７】
高速化のため水平転送を相補（差動）信号線対による電流転送を行なう場合でも、水平信号線１８に接続される水平転送ドライバ３０８が多くなると水平信号線１８の寄生容量が大きくなり、電流転送を行なっていても転送に時間が掛かってしまう。
【００５８】
このような問題を解決する一手法として、寄生容量を抑制するため水平信号線１８に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線１８で転送するには、チップサイズが大きくなってしまう。
【００５９】
また、このような問題を解決する別手法として、特開２０００−３２３４４号公報のように、列である数ごとに並列して処理する方法も考えられる。しかしながら、当該仕組みはアナログ情報のままで固体撮像装置１の外部に出力する場合での適用事例であり、特に画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みに当該仕組みを適用しようとすると、出力端子数が増加してしまったり、出力部分のマルチプレクス処理が必要であったりといった問題が生じる。
【００６０】
そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みにおいて、カラム処理部２６や水平走査部１２を、水平信号線１８の寄生容量に起因する問題を改善することのできる仕組みにする。
【００６１】
その仕組みの基本は、カウンタ部２５４とデータ記憶部２５６の水平転送用のラッチ２５７が分離された参照信号比較型のカラムＡＤＣ方式を採る場合に、水平転送ドライバをＭ（Ｍは３以上の正の整数）カラムで共有し、水平転送ドライバの入力にどのラッチを接続するかを決めるＭ入力−１出力型のセレクタを用いる。こうすることにより、水平転送系Ｈtrans を階層化し効率化する。隣のＭカラムも同様の構造とするが、異なる水平転送チャネルに接続する。したがって、水平転送チャネル数をＪとしたときには、Ｊ×Ｍカラム周期の回路構成となる。
【００６２】
Ｍカラムに対して１つのサブセレクタを配置してサブセレクタごとに１つの水平転送ドライバを設けるが、１つのサブセレクタが対応するカラム数は複数である限り任意である。サブセレクタの構成例も様々であり、Ｍ入力−１出力型とするに当たり、一段構成で実現してもよいし、Ｍを“Ｍ＝Ｍ_1×Ｍ_2×Ｍ_3×…”のように素数Ｍ_k（ｋは１以上の正の整数）の掛算の形に素因数分解して、Ｍ_k入力−１出力型のサブセレクタを階層化（多段構成に）してもよい。また、Ｍが素数である場合に、適当な数値αを加算することで素因数分解ができるようにして階層化し、その内の不要な数値αの分を所定段については使用しないようにしてもよい。以下、具体的に説明する。
【００６３】
＜水平データ転送系；第１実施形態の基本＞
図２〜図２Ｂは、固体撮像装置１の水平データ転送系の第１実施形態を説明する図である。ここで、図２は固体撮像装置１の水平データ転送系の第１実施形態の基本構成を示す図である。図２Ａおよび図２Ｂは図２に示す第１実施形態に対する比較例を示す図である。因みに、図２および図２Ａは水平転送チャネルが４個の場合、図２Ｂは水平転送チャネルが１つの場合を示す。
【００６４】
本実施形態の固体撮像装置１においては、水平信号線１８の寄生容量を低減する仕組みとして、各データ記憶部２５６のデータをそのまま列ごとに出力ドライバを介して水平信号線１８に出力するのではなく、データ記憶部２５６の全列数よりも少ない数の出力ドライバを介して水平信号線１８に出力する構成をとる。
【００６５】
そのための仕組みとしては、様々な仕組みが考えられるが、本実施形態では、データセレクタ方式でデータを水平信号線１８に出力する方式にする。データ記憶部２５６は、カラム（垂直信号線１９）ごとにデータを保持するラッチ２５７をビット数分有する。データセレクタ部３００は、サブセレクタ３０２を複数個有するセレクタ部３０１と、水平転送ドライバ３０８（水平転送ＤＲ）を複数個有するドライバ部３０７を備える。サブセレクタ３０２は、複数列の各ラッチ２５７のデータの何れかを選択する信号選択部の一例である。水平転送ドライバ３０８は、サブセレクタ３０２で選択されるデータに基づき水平信号線１８を駆動する転送駆動部の一例である。
【００６６】
データ記憶部２５６の全列をそれぞれがＭ列（Ｍは２以上の正の整数）を含む複数ブロックに分け、１ブロックにつき、水平転送ドライバ３０８を１つ設ける。そして、ブロックごとに、水平転送ドライバ３０８とＭ列の各ラッチ２５７との間にＭ入力−１出力型のサブセレクタ３０２を設ける。水平転送ドライバ３０８の出力は、バスラインである水平信号線１８を介して図示を割愛した出力部２８に接続されている。図２に示す態様は、水平転送チャネルを４チャネル分にする場合を示しており、また、相補データ形式でデータ転送する場合を示しており、チャネル別に前記の構成が採られている。
【００６７】
サブセレクタ３０２を利用して水平転送系を階層化し、親階層は水平走査部１２により制御される水平転送ドライバ３０８内の選択トランジスタ（詳細は後述する）により選択し、子階層は図示を割愛した通信・タイミング制御部２０により制御されるサブセレクタ３０２により選択するようにする。
【００６８】
第１実施形態では、Ｍ＝６とした例を示しており、６個のラッチ２５７（ラッチ群）が共通に１つの６入力型のサブセレクタ３０２（６入力サブセレクタ３０２Ａと称する）に入力され、６入力サブセレクタ３０２Ａの出力が水平転送ドライバ３０８の転送用トランジスタを制御し、水平転送ドライバ３０８が水平転送チャネルをドライブする。水平走査部１２が、特定の水平転送ドライバ３０８の内の選択トランジスタをオンすることにより特定のラッチ群を選択する。転送用トランジスタおよび選択トランジスタについては後述する。１つの水平転送系Ｈtrans0は、６個のラッチ２５７と、１つの６入力サブセレクタ３０２Ａと、１つの水平転送ドライバ３０８を備える。各６入力サブセレクタ３０２Ａは通信・タイミング制御部２０からの共通の制御配線により制御される。つまり、通信・タイミング制御部２０は、セレクタ部３０１の各サブセレクタ３０２（ここでは６入力サブセレクタ３０２Ａ）を制御してデータを選択させる選択制御部の機能を持つ。
【００６９】
水平転送チャネルは４個あり、それぞれに水平転送系Ｈtrans0が用意され、４個の水平転送系Ｈtrans0で１つの水平転送系Ｈtrans1が構成される。隣り合う４個の水平転送ドライバ３０８はそれぞれ異なる水平転送チャネルの水平信号線１８_0〜１８_3をドライブする。水平転送チャネル（水平信号線１８_0〜１８_3）の内容は、図示を割愛した出力部２８のセンスアンプ２８ａによって読み出され、必要に応じてデジタル処理をした後でチップ外に読み出される。
【００７０】
このように、第１実施形態の水平転送系Ｈtrans は、カウンタ部２５４と水平転送用のラッチ２５７を内蔵したデータ記憶部２５６を備える構成において、データセレクタ部３００の水平転送ドライバ３０８をＭカラム（本例では６カラム）で共有する水平転送系Ｈtrans0_kとし、水平転送ドライバ３０８の入力にどのラッチ２５７を接続するかを決める６入力サブセレクタ３０２Ａを用いている。水平転送ドライバ３０８を数カラムで共有することにより、水平転送系Ｈtrans を階層化でき、水平転送の効率化を図ることができる。隣の６カラムの水平転送系Ｈtrans0_kも同様の構造とするが、異なる水平転送チャネル（本例では４個ある）に接続している。したがって、４チャネル構成の場合、２４カラム周期の回路構成となる。
【００７１】
つまり、４チャネル分の水平信号線１８が設けられ、セレクタ部３０１の各サブセレクタ３０２（６入力サブセレクタ３０２Ａ）およびドライバ部３０７の各水平転送ドライバ３０８は、４チャネルの各水平信号線１８_1〜１８_4に均等に配分されている。間引き動作の有無を問わず、各水平転送ドライバ３０８や各水平信号線１８_1〜１８_4の使用状態の均衡を図るためである。画素アレイ部１０の全垂直列についても、この関係を維持するようにする（図３Ａ参照）。
【００７２】
サブセレクタ３０２の入力数を６以外にする場合やチャネル数を４以外にする場合でも同様であり、Ｊチャネル分の水平信号線１８が設けられるときには、セレクタ部３０１の各サブセレクタ３０２およびドライバ部３０７の各水平転送ドライバ３０８は、Ｊチャネルの各水平信号線１８に均等に配分し、画素アレイ部１０の全垂直列についてもこの関係を維持するようにする。
【００７３】
一方、図２Ａおよび図２Ｂに示した比較例では、各ラッチ２５７の出力データが個別の水平転送ドライバ３０８Ｚにより水平信号線１８に伝達される。図２Ｂに示すように、水平転送ドライバ３０８Ｚは、１対（２個）の転送用トランジスタ３３２，３３４と、１対（２個）の選択トランジスタ３３６，３３８を有する。各トランジスタ３３２，３３４，３３６，３３８は、何れもｎＭＯＳである。１個の水平転送ドライバ３０８は、４個のトランジスタを使用する。転送用トランジスタ３３４のゲートにはラッチ２５７の出力データが入力され、転送用トランジスタ３３２のゲートにはラッチ２５７のインバータ２９６の出力データが入力される。
【００７４】
水平転送ドライバ３０８とその出力側に接続されるバスラインである水平信号線１８との関係においては、本実施形態の水平転送系Ｈtrans は、列（カラム）をＭ本（第１実施形態では６本）ずつのグループに纏めている。水平信号線１８に接続される水平転送ドライバ３０８の数が、図２Ａおよび図２Ｂに示した比較例のように列ごとに水平転送ドライバ３０８を設ける場合に比べて１／Ｍに削減できる。その結果、水平転送ドライバ３０８がドライブしなくてはならない水平転送チャネルの寄生容量を減らすことができ、結果として高速動作が実現される。
【００７５】
また、水平転送ドライバ３０８が多段で接続されておらず、水平転送ドライバ３０８がドライブするときに流れる電流経路上に追加のトランジスタが必要ではなく、直列抵抗は増えない。サブセレクタ３０２の構成に関わらず水平転送ドライバ３０８は１段でよく、水平信号線１８を駆動する際の直列抵抗が増大することはない。その結果、従前よりも確実に高速なデータ転送が可能になる。
【００７６】
なお、トランジスタ数や制御配線数（以下ＣＮ数とも記す）を考慮した場合、２カラムで１つの水平転送ドライバ３０８を共有する場合では差が殆どなく、３カラム以上で１つの水平転送ドライバ３０８を共有すると効果が出てくる。
【００７７】
＜水平データ転送系の詳細：第１実施形態＞
図３〜図３Ｂは、図２に示した第１実施形態の水平転送系の詳細構成例を説明する図である。図３は１ブロック分（１つの６入力サブセレクタ３０２Ａが担当する部分）を示し、図３Ａは４個の水平転送チャネル分を簡略化して示している。図３Ｂは、ラッチ２５７に使用されるクロックドインバータの構成例を示す図である。
【００７８】
図３に示すように、ラッチ２５７は、２個のクロックドインバータ２９２，２９４と１つの普通のインバータ２９６を有する。「普通の」とは前述のインバータ４０９のようにｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。クロックドインバータ２９２，２９４は、たとえば図３Ｂ（１），（２）に示すように、２個のｐＭＯＳ２９０_p1 ，２９０_p2 と２個のｎＭＯＳ２９０_n1 ，２９０_n2 が縦続接続されたもので４個のトランジスタが使用される。よって、１個のラッチ２５７は、１０個のトランジスタを使用する。
【００７９】
クロックドインバータは、中間のｐＭＯＳ２９０_p2 ，ｎＭＯＳ２９０_n1 の各ドレインの接続点をデータ出力端子OUT とする。ここで、クロックドインバータの使い方としては、図３Ｂ（１）に示すように、中間のｐＭＯＳ２９０_p2 ，ｎＭＯＳ２９０_n1 のゲートを共通に接続してデータ入力端子INとし、正電源側のｐＭＯＳ２９０_p1 のゲートを反転クロック端子 XCK、接地あるいは負電源側のｎＭＯＳ２９０_n2 のゲートを非反転クロック端子CKとする第１例がある。反転クロック端子 XCKにＨレベル、非反転クロック端子CKにＬレベルが入力されると、ｐＭＯＳ２９０_p1 およびｎＭＯＳ２９０_n2 がオフ（遮断）して、データ出力端子OUT はハイインピーダンスとなりデータ通過を遮断する。一方、反転クロック端子 XCKにＬレベル、非反転クロック端子CKにＨレベルが入力されると、ｐＭＯＳ２９０_p1 およびｎＭＯＳ２９０_n2 がオン（導通）するので、データ入力端子INに入力されたデータがｐＭＯＳ２９０_p2 ，ｎＭＯＳ２９０_n1 で反転されて、データ出力端子OUT から出力される。
【００８０】
また、図３Ｂ（２）に示すように、両サイドのｐＭＯＳ２９０_p1 ，ｎＭＯＳ２９０_n2 のゲートを共通に接続してデータ入力INとし、ｐＭＯＳ２９０_p2 のゲートを反転クロック端子 XCK、ｎＭＯＳ２９０_n1 のゲートを非反転クロック端子CKとする第２例がある。反転クロック端子 XCKにＨレベル、非反転クロック端子CKにＬレベルが入力されると、ｐＭＯＳ２９０_p2 およびｎＭＯＳ２９０_n1 がオフ（遮断）して、データ出力端子OUT はハイインピーダンスとなりデータ通過を遮断する。一方、反転クロック端子 XCKにＬレベル、非反転クロック端子CKにＨレベルが入力されると、ｐＭＯＳ２９０_p2 およびｎＭＯＳ２９０_n1 がオン（導通）するので、データ入力端子INに入力されたデータがｐＭＯＳ２９０_p1 ，ｎＭＯＳ２９０_n2 で反転されて、データ出力端子OUT から出力される。
【００８１】
クロックドインバータ２９２，２９４の出力は共通に接続されインバータ２９６の入力となるとともに、６入力サブセレクタ３０２Ａの入力ともなる。カウンタ部２５４のデータDATA＜Ｋ＞がクロックドインバータ２９２に入力され、インバータ２９６の出力データがクロックドインバータ２９４に入力される。
【００８２】
クロックドインバータ２９２の非反転クロック端子CKおよびクロックドインバータ２９４の反転クロック端子 XCKには通信・タイミング制御部２０からの制御信号ＣＮ９に含まれるロード信号CRDLが入力される。クロックドインバータ２９２の反転クロック端子 XCKおよびクロックドインバータ２９４の非反転クロック端子CKには通信・タイミング制御部２０からの制御信号ＣＮ９に含まれるロード信号 XCRDLが入力される。ロード信号CRDLとロード信号 XCRDLは論理反転（相補関係）の関係にある。
【００８３】
本構成では、カウンタ部２５４の各データDATA＜Ｋ＞は、ラッチ２５７のクロックドインバータ２９２により論理反転（相補関係）されて、データ XDATA＜Ｋ＞が６入力サブセレクタ３０２Ａに供給されるようになる。
【００８４】
６入力サブセレクタ３０２Ａは、ｎＭＯＳ３２２とｐＭＯＳ３２４をＣＭＯＳ型で並列接続したアナログスイッチとして働くＣＭＯＳ構成のトランスファーゲートを６個持つ。このＣＭＯＳ構成のトランスファーゲートは、ｎＭＯＳ３２２とｐＭＯＳ３２４を相補接続形で並列接続したものである。ＣＭＯＳ構成のトランスファーゲートは、特にトランスミッションゲートやトランスミッションスイッチとも称される。以下、ｎＭＯＳ３２２とｐＭＯＳ３２４の対をＣＭＯＳスイッチ３２６と称する。
【００８５】
各ｎＭＯＳ３２２の各ゲートは通信・タイミング制御部２０からの制御信号ＣＮ９に含まれるサブセレクト信号SUBSELが各別に入力され、各ｐＭＯＳ３２４の各ゲートは通信・タイミング制御部２０からの制御信号ＣＮ９に含まれるサブセレクト信号 XSUBSELが各別に入力される。サブセレクト信号SUBSELとサブセレクト信号 XSUBSELは論理反転（相補関係）の関係にある。つまり、６入力サブセレクタ３０２Ａは、１２本の制御配線によって制御される。これら１２本の制御配線は、全ての６入力サブセレクタ３０２Ａで共通である。多数のサブセレクタ３０２（６入力サブセレクタ３０２Ａ）を使用する場合でも、通信・タイミング制御部２０からの制御配線数の大幅な増加はないと言える。
【００８６】
トランスミッションゲートつまりＣＭＯＳスイッチ３２６は、ｎＭＯＳ３２２のゲートがハイでかつｐＭＯＳ３２４のゲートがローのときに双方がオンすることにより、入力されたデータをそのまま出力する。アナログスイッチとしては、ｎＭＯＳ３２２とｐＭＯＳ３２４のどちらか一方のみによるトランジスタスイッチでもよいが、その場合、素子数は少ないもののオン抵抗や閾値電圧Ｖthの問題がある。加えて、閾値電圧Ｖthとも関係するが、デジタルデータのスイッチとして使用する場合、ｎＭＯＳはＬレベルは通せるがＨレベルは通せないし、ｐＭＯＳはＨレベルは通せるがＬレベルは通せないという問題も発生する。そこで、本例では、素子数が多くなってしまうが、ｎＭＯＳ３２２とｐＭＯＳ３２４を相補接続形で並列接続することによりＬレベルもＨレベルも通すことができる理想的なスイッチとして機能するトランスミッションゲートを採用した。
【００８７】
６個のＣＭＯＳスイッチ３２６_0〜３２６_5の各ｎＭＯＳ３２２，ｐＭＯＳ３２４の各入力には、それぞれ対応するラッチ２５７から出力データが入力される。６個のｎＭＯＳ３２２，ｐＭＯＳ３２４の各出力は共通に接続され、その出力データが水平転送ドライバ３０８に入力される。６入力サブセレクタ３０２Ａの出力は、相補（差動）ではなくシングルエンドである。
【００８８】
水平転送ドライバ３０８は、図２Ｂで示した水平転送ドライバ３０８Ｚに対して、１つのインバータ３３１を追加した構成である。インバータ３３１は、ｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。よって、１個の水平転送ドライバ３０８は、６個のトランジスタを使用する。インバータ３３１の入力端と転送用トランジスタ３３４のゲートが共通に接続され、６入力サブセレクタ３０２Ａを構成する６個のｎＭＯＳ３２２，ｐＭＯＳ３２４からの出力データが入力される。インバータ３３１の出力データが転送用トランジスタ３３２のゲートに入力される。
【００８９】
転送用トランジスタ３３２，３３４の各ソースは接地されている。転送用トランジスタ３３２のドレインは選択トランジスタ３３６のソースに接続され、転送用トランジスタ３３４のドレインは選択トランジスタ３３８のソースに接続されている。選択トランジスタ３３６のドレインは非反転データ（Ｄ０）用の水平信号線１８ａに接続され、選択トランジスタ３３８のドレインは反転データ（ＸＤ０）用の水平信号線１８ｂに接続されている。選択トランジスタ３３６，３３８のゲートは共通に接続され水平走査部１２からの選択制御信号MSELが入力される。高速化のため、水平転送は差動信号線対による電流転送を採用している。
【００９０】
６入力サブセレクタ３０２Ａ（つまりラッチ群）１つにつき水平信号線１８を駆動する転送用トランジスタ３３２，３３４を設け、かつ、多数ある６入力サブセレクタ３０２Ａの選択を選択トランジスタ３３６，３３８で行なってデータ転送を行なう構成にする。これが、転送用トランジスタ３３２と選択トランジスタ３３６あるいは転送用トランジスタ３３４と選択トランジスタ３３８の各直列回路で簡単に実現できる。なお、それぞれ直列に接続されている転送用トランジスタ３３２と選択トランジスタ３３６や転送用トランジスタ３３４と選択トランジスタ３３８の各配置順は逆でもよい。
【００９１】
転送用トランジスタ３３２および選択トランジスタ３３６の各ゲートがＨレベルのときに、各トランジスタ３３２，３３６がオンして、図示を割愛したセンスアンプ２８ａから非反転データ用の水平信号線１８ａを介して電流が接地側に流れる。同様に、転送用トランジスタ３３４および選択トランジスタ３３８の各ゲートがＨレベルのときに、各トランジスタ３３４，３３８がオンして、図示を割愛したセンスアンプ２８ａから反転データ用の水平信号線１８ｂを介して電流が接地側に流れる。たとえば、センスアンプ２８ａが図中の左にある場合は、電流が左から右に流れる方向が正である。
【００９２】
つまり、水平転送ドライバ３０８は、転送用トランジスタ３３２と選択トランジスタ３３６の双方がオンしたときに、６入力サブセレクタ３０２Ａでの選択に基づくラッチ２５７の非反転データを水平信号線１８ａを介してセンスアンプ２８ａに転送するように動作する。また、水平転送ドライバ３０８は、転送用トランジスタ３３４と選択トランジスタ３３８の双方がオンしたときに、６入力サブセレクタ３０２Ａでの選択に基づくラッチ２５７の反転データを水平信号線１８ｂを介してセンスアンプ２８ａに転送するように動作する。
【００９３】
水平走査部１２は、ＤＦＦ１２Ｘ（ディレイ・フリップフロップ）を多数持つが、６入力サブセレクタ３０２Ａのそれぞれに対してＤＦＦ１２Ｘは１つである。ＤＦＦ１２Ｘは、選択トランジスタ３３６，３３８のゲートに、アクティブＨの選択制御信号MSELを供給する。
【００９４】
カウンタ部２５４のデータDATA＜Ｋ＞は６個のラッチ２５７に保持されて論理反転（相補関係）されたデータ XDATA＜Ｋ＞として出力され、シングルエンドの６入力サブセレクタ３０２Ａにより１つが選択され水平転送ドライバ３０８に入力される。６入力サブセレクタ３０２Ａにより選択された１つのデータ XDATA＜Ｋ＞は、水平転送ドライバ３０８のインバータ３３１に入力され反転される。
【００９５】
ここで、６入力サブセレクタ３０２Ａにより選択された１つのデータは、水平転送ドライバ３０８内の選択トランジスタ３３６，３３８の内の一方の選択トランジスタ３３８を駆動し、インバータ３３１で反転されたデータは、水平転送ドライバ３０８内の選択トランジスタ３３６，３３８の内の他方の選択トランジスタ３３６を駆動する。
【００９６】
水平転送ドライバ３０８は、多数存在する水平転送ドライバセットのうち４個１セットにアクティブＨの選択制御信号MSELを選択トランジスタ３３６，３３８のゲートに与える。つまり、水平走査部１２のＤＦＦ１２Ｘの出力は、水平転送ドライバ３０８内の選択トランジスタ３３６，３３８を選択する。
【００９７】
６入力サブセレクタ３０２Ａをシングルエンドとすることにより、トランジスタ数（以下ＴＲ数とも称する）を節約することができる。６入力サブセレクタ３０２Ａの出力データは、インバータ３３１により、当該インバータ３３１の入力との関係で相補データ（差動信号）となり、相補（差動）方式の水平転送チャネル（２個の水平信号線１８ａ，１８ｂ）を駆動する。この場合、センスアンプ２８ａは差動増幅回路でデータを再生するようにする。
【００９８】
デジタルデータを相補データで転送して後段のセンスアンプ２８ａが具備する差動増幅回路で再生するようにすれば、水平信号線１８ａ、１８ｂにノイズが混入しても、その影響をキャンセルできる。また、相補の水平信号線１８ａ，１８ｂとセンスアンプ２８ａとの間にさらに増幅回路を介在させ、水平信号線１８ａ，１８ｂ側の振幅は小さくし、かつセンスアンプ２８ａの入力側は振幅を大きくするようにすれば、バスラインである水平信号線１８ａ，１８ｂ上の寄生容量に起因する問題を改善できる。大振幅の情報での転送よりも小振幅の情報での転送の方が、低消費電力であり、また高速転送動作が可能になるからである。
【００９９】
もちろん、このように相補形式でデータ転送することは必須ではなく、水平信号線１８ａ，１８ｂの何れか一方のみを使用したデータ転送でもよい。水平信号線１８ａ側のみを使用する場合には、転送用トランジスタ３３４および選択トランジスタ３３８を水平転送ドライバ３０８から取り外すことができる。水平信号線１８ｂ側のみを使用する場合には、インバータ３３１、転送用トランジスタ３３２、および選択トランジスタ３３６を水平転送ドライバ３０８から取り外すことができる。
【０１００】
６入力サブセレクタ３０２Ａをシングルエンドとすることによりトランジスタ数を節約することができる。６入力セレクタの出力はインバータにより差動信号となり、２本の配線より成る差動方式の転送チャネルを駆動する。
【０１０１】
図３Ａでは、水平転送系の９６カラム分を簡略化して示しているが、図３に示すような構成の水平転送系Ｈtrans0が４個の水平転送チャネル分用意されて図２に示すような構成の水平転送系Ｈtrans1が構成される。そして、図３Ａでは、水平転送系Ｈtrans1が４個並んでいる。水平転送ドライバ３０８は、４個単位で選択される。各グループ（水平転送系Ｈtrans1）の４個の水平転送ドライバ３０８を纏めて水平転送ドライバセット３０９と称する。水平転送ドライバセット３０９（同一水平転送系Ｈtrans1内の４個の水平転送ドライバ３０８）には、水平走査部１２のＤＦＦ１２Ｘから共通に選択制御信号MSELが供給される。
【０１０２】
＜水平転送系の基本動作例：第１実施形態＞
図４および図４Ａは、具体的なデータ例での第１実施形態の水平転送系Ｈtrans の基本的な動作を説明する図である。ここで、図４は水平転送系Ｈtrans0のデータ例を示し、図４Ａは、図４のデータ例における水平転送系Ｈtrans1（４個の水平転送系Ｈtrans0）の基本動作を説明するタイミングチャートである。
【０１０３】
図４において、ラッチ２５７の部分に、当該ラッチ２５７が保持している所定ビット位置（たとえば０ビット目）のデータ例が示されている。ラッチ２５７内には、画素アレイ部１０の単位画素３にて検出した画素情報をＡＤ変換部２５０でＡＤ変換した結果に基づいて、“０”または“１”が記憶されている。たとえば、水平転送系Ｈtrans0_0では、水平走査方向の上流側から“０１０１０１”となっており、これが出力データＤ０＜０＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜０＞として現われる。
【０１０４】
水平転送系Ｈtrans0_1では、水平走査方向の上流側から“１０１０１１”となっており、これが出力データＤ０＜１＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜１＞として現われる。水平転送系Ｈtrans0_2では、水平走査方向の上流側から“００００１１”となっており、これが出力データＤ０＜２＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜２＞として現われる。水平転送系Ｈtrans0_3では、水平走査方向の上流側から“１０１１１０”となっており、これが出力データＤ０＜３＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜３＞として現われる。
【０１０５】
図４Ａに示すように、水平走査部１２のＤＦＦ１２Ｘは、選択制御信号MSELを順次１つずつ順番にアクティブＨにしていく。これにより、各水平転送ドライバ３０８の内４個１セットの水平転送ドライバセット３０９を順番に選択する。
【０１０６】
通信・タイミング制御部２０は、特定の選択制御信号MSELがアクティブＨになっている期間中に、６個のサブセレクト信号SUBSEL＜Ｋ＞が順番にアクティブＨに、６個のサブセレクト信号 XSUBSEL＜Ｋ＞が順番にアクティブＬになるようにする。これにより、水平転送系Ｈtrans0のラッチ群（６個のラッチ２５７）内の特定のラッチ２５７が選択される。
【０１０７】
４個のＤ０＜ｋ＞，ＸＤ０＜ｋ＞の部分は、水平信号線１８ａ，１８ｂを電流が流れるかどうかを示したチャートであり、Ｈレベルのときに電流が流れ、電位を表したものではない。
【０１０８】
＜水平転送系の変形動作例：第１実施形態＞
図５は、６入力サブセレクタ３０２Ａを使用した本実施形態の固体撮像装置１における第１実施形態の水平転送系Ｈtrans の変形動作を説明する図である。ここで、図５（１）は、１／２間引きの動作を説明する図である。図５（２）は１／３間引きの動作を説明する図である。図中においてハッチング付きのラッチ２５７が「ラッチデータあり」のもので間引き動作時の転送対象であり、ハッチングなしのラッチ２５７が「ラッチデータなし」のもので非転送対象である。この点は、後述する他の実施形態の間引きの動作でも同様である。
【０１０９】
図５（１）に示すように、１／２間引き時には、ラッチ２５７のデータを１つ置きに水平転送することになる。この転送対象の１つ置きのラッチ２５７のデータはたとえば６入力サブセレクタ３０２Ａの奇数番目の３つの入力端に入力され水平転送ドライバ３０８に送られる。このとき、１つ置きのために、各６入力サブセレクタ３０２Ａとしては、６入力端に対して奇数番目の３つの入力端が同様の関係で使用され、かつ、全ての６入力サブセレクタ３０２Ａおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、全ての水平転送ドライバ３０８を網掛けで示している。したがって、１／２間引き時には、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０１１０】
また、図５（２）に示すように、１／３間引き時には、ラッチ２５７のデータを２個置きに水平転送することになる。この転送対象の２個置きのラッチ２５７のデータはたとえば６入力サブセレクタ３０２Ａのｋ番目とｋ＋３番目（ｋは１〜３の何れか）の２個の入力端に入力され水平転送ドライバ３０８に送られる。このとき、２個置きのために、各６入力サブセレクタ３０２Ａとしては、６入力端に対してｋ番目とｋ＋３番目の２個の入力端が同様の関係で使用され、かつ、全ての６入力サブセレクタ３０２Ａおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、全ての水平転送ドライバ３０８を網掛けで示している。したがって、１／３間引き時にも、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０１１１】
このように、６入力サブセレクタ３０２Ａを使用することで、１／２間引きおよび１／３間引きの双方について、効率よく水平転送チャネルを利用可能となる。間引き時にも全ての水平転送チャネルを有効利用し、間引き時の効率を改善することができる。水平転送チャネル数を増やさずにフレームレートを改善することができる。
【０１１２】
なお、ここでは６入力の場合に１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となることを示したが、サブセレクタ３０２の入力数が６（＝２×３）の倍数の関係を持つ限り１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となる。「６の倍数」と称したのは、本例では、１／２間引きおよび１／３間引きの双方を考慮していることによるもので、各間引きの割合い１／２，１／３の各逆数（２，３）の最小公倍数である「６」に基づく。
【０１１３】
各間引きの割合が本例と異なれば、それに応じてサブセレクタ３０２の最適な入力数も異なってくるのは言うまでもない。つまり、間引きの度合いが異なる複数の間引きモードに対応する場合には、各サブセレクタ３０２のそれぞれには何れかの間引きの割合いの逆数の入力数のものを使用するというだけでは不足であり、各間引きの割合いの逆数の最小公倍数に、１つのサブセレクタ３０２が担当する入力数を揃えるとよい。この点は、後述の２入力サブセレクタや３入力サブセレクタで詳しく説明する。
【０１１４】
＜纏め：第１実施形態＞
図６および図６Ａは、本実施形態の固体撮像装置１における第１実施形態の水平転送系Ｈtrans の作用効果を従来技術との対比で纏めた図表である。図６は、第１実施形態と特開２００６−１４８５０９号公報の水平転送系Ｈtrans の作用効果を比較する図である。図６Ａは、第１実施形態の水平転送系Ｈtrans の作用効果を図２Ａおよび図２Ｂに示した比較例（以下比較例と称する）との対比で纏めた図表である。
【０１１５】
図６（１）に示すように、特開２００６−１４８５０９号公報の水平転送系Ｈtrans では、水平転送ドライバ３０８が多段で接続されてしまうので、水平転送ドライバ３０８がドライブするときに流れる電流経路上に追加のトランジスタが必要になり、直列抵抗が増える。これに対して、図６（２）に示すように、第１実施形態の水平転送系Ｈtrans では、水平転送ドライバ３０８の前段でデータセレクトを行なうことで階層化しており、水平転送ドライバ３０８は１段でよい。水平転送ドライバ３０８がドライブするときに流れる電流経路上に追加のトランジスタが必要ではなく、直列抵抗は増えない。比較例に対して水平転送ドライバ３０８を１／６に削減できるし、水平転送ドライバ３０８の縦続接続はないので、高速動作を確実に実現できる。
【０１１６】
また、図６Ａに示すように、第１実施形態の水平転送系Ｈtrans では、その他の様々なメリットがある。たとえば、比較例１と第１実施形態の水平転送系Ｈtrans で、水平信号線１８に直列に接続されるトランジスタの数を比較すると、第１実施形態の方が直列のトランジスタ数は少ないため直列抵抗が少なく、より高速に動作する。水平転送のシミュレーションによると、比較例のような一般的な場合に比べて約１６％高速化することが分かった。
【０１１７】
また、水平転送ドライバ３０８内の１対の転送用トランジスタ３３２，３３４と１対の選択トランジスタ３３６，３３８を全て２倍のゲート幅にし、これらのトランジスタ３３２，３３４，３３６，３３８に流れる電流と同じ電流が流れるセンスアンプ２８ａ内の一部のトランジスタのゲート幅も２倍にすることにより、比較例のような一般的な場合に比べて約３２％高速化することが分かった。
【０１１８】
前述のように、１／２間引きや１／３間引き時には子階層である６入力サブセレクタ３０２Ａの制御配線のみ飛ばして出力することにより、１／２間引きや１／３間引き時にも全ての水平転送系Ｈtrans を有効利用でき、効率よく水平転送をすることができる。
【０１１９】
加えて、本実施形態の水平転送系Ｈtrans の水平走査部１２を含まない部分は、６個のラッチ２５７（ＴＲ数＝１０）と、１個の６入力サブセレクタ３０２Ａ（ＴＲ数＝１２）と、１個の水平転送ドライバ３０８（ＴＲ数＝６）であり、６カラム１桁当たり７８（＝１０×６＋１２＋６）個のトランジスタを使用することになる。一方、比較例の水平転送系Ｈtrans の水平走査部１２を含まない部分は、６個のラッチ２５７（ＴＲ数＝１０）と、６個の水平転送ドライバ３０８Ｚ（ＴＲ数＝４）であり、６カラム１桁当たり８４（＝１０×６＋４×６）個のトランジスタを使用することになる。よって、第１実施形態の水平転送系Ｈtrans では、比較例に対して６カラム１桁当たりトランジスタ数を６個削減することができる。
【０１２０】
このことは、水平転送ドライバ３０８を６個のラッチ２５７で共有して減らしていることに起因する。したがって、水平転送ドライバ３０８内の１対の転送用トランジスタ３３２，３３４と１対の選択トランジスタ３３６，３３８を全て２倍のゲート幅にしても面積の増大は限られる。また、制御対象の水平転送ドライバ３０８の数が１／６に減ることにより、水平走査部１２の規模を約１／６に小さくすることができる。
【０１２１】
ただし、６入力サブセレクタ３０２Ａを制御する制御配線が１２本必要となってしまう。この１２本の制御配線は、データ記憶部２５６または水平走査部１２に沿って長距離の信号を伝送し、場合によっては太くする必要がある。
【０１２２】
このように、第１実施形態の水平転送系Ｈtrans は、間引きを行なわないときにも比較例よりさらに高速な転送を行なうことができ、高速化の度合いは、当該比較例に比べてシミュレーションでは１６％〜３２％程度となる。また、間引き時にも全ての水平転送チャネルを有効利用でき、間引き時の効率を改善する水平転送系にできる。水平転送チャネル数を増やさずにフレームレートを改善することができ、トランジスタ数も削減することができる。
【０１２３】
なお、究極的にはデータ記憶部２５６の全てのラッチ２５７を１つのサブセレクタ３０２でデータ選択することで、水平信号線１８には１つの水平転送ドライバ３０８のみが接続される構成を採ることも考えられる。しかしながら、この場合、サブセレクタ３０２を構成するトランジスタ数やサブセレクタ３０２のデータ選択動作を制御する通信・タイミング制御部２０からの制御配線数が多くなり得策ではない。１つのサブセレクタ３０２が担当するカラム数（ラッチ２５７の数）は数個〜１０数個程度が現実的と考えられる。
【０１２４】
つまり、セレクタ部３０１には複数個のサブセレクタ３０２を配置し、ドライバ部３０７にはその複数個のサブセレクタ３０２のそれぞれに対して１個の水平転送ドライバ３０８を備える構成をとる。そして、水平転送ドライバ３０８の選択トランジスタ３３６，３３８の選択動作によってサブセレクタ３０２の選択が行なわれ、サブセレクタ３０２によってサブセレクタ３０２が担当するラッチ群（たとえば６カラム分のラッチ２５７）の中の特定のラッチ２５７が選択されるようにする。サブセレクタ３０２のトランジスタ数や制御配線数と水平信号線１８に接続される水平転送ドライバ３０８の数（それによる負荷容量・寄生容量）のバランスを採ることができる。
【０１２５】
＜水平データ転送系；第２実施形態＞
図７は、固体撮像装置１の水平データ転送系の第２実施形態を説明する図である。第２実施形態は、サブセレクタ３０２のｎＭＯＳ３２２，ｐＭＯＳ３２４のゲートを制御するサブセレクト信号SUBSEL，サブセレクト信号 XSUBSELが論理反転（相補関係）の関係にある点に着目した変形例である。なお、第２〜第７実施形態は、ともにサブセレクタ３０２の構成に特徴があり、その他の点を除いて第１実施形態と同様であるので、各図面ではサブセレクタ３０２のみに着目して示す。サブセレクタ３０２がセレクタ部３０１に複数個配置されることになるが、それらには通信・タイミング制御部２０からの共通の制御配線が使用され、共通の制御信号により制御される点も第1実施形態と同様である。
【０１２６】
具体的には、第２実施形態でも、Ｍ＝６とした例を示しており、６個のラッチ２５７が共通に１つの６入力サブセレクタ３０２Ｂに入力される。ここで、第２実施形態の６入力サブセレクタ３０２Ｂは、サブセレクト信号 XSUBSELが入力される各ｐＭＯＳ３２４のゲート側にそれぞれインバータ３２８を有する。各インバータ３２８には、各ｎＭＯＳ３２２のゲートと共通にサブセレクト信号SUBSELが入力される。図示を割愛するが、サブセレクト信号SUBSELが入力される各ｎＭＯＳ３２２のゲート側にそれぞれインバータ３２８を設け、各インバータ３２８に各ｐＭＯＳ３２４のゲートと共通にサブセレクト信号 XSUBSELが入力されるようにしてもよい。
【０１２７】
このように、第２実施形態では、サブセレクト信号SUBSEL，サブセレクト信号 XSUBSELの一方について、通信・タイミング制御部２０からの制御信号ＣＮ９に含めるのではなく、他方をインバータ３２８により論理反転（相補関係）することで自身で該当信号を生成するようにしている。こうすることで、６入力サブセレクタ３０２Ｂは、通信・タイミング制御部２０からの６本の制御配線によって制御される。６入力サブセレクタ３０２Ｂはインバータ３２８の追加分だけ第１実施形態の６入力サブセレクタ３０２Ａよりも大きくなるが、通信・タイミング制御部２０からの制御配線数を少なくできる利点がある。
【０１２８】
サブセレクタ３０２の入力端の対応数が多くなると、ｎＭＯＳ３２２，ｐＭＯＳ３２４の各ゲートを制御するサブセレクト信号SUBSEL，サブセレクト信号 XSUBSEL用の制御配線が多くなり制御配線バスを太くする必要が生じるが、第２実施形態の仕組みを採ることで、その制御配線数を半減でき、レイアウト的に有利となる。
【０１２９】
その他の基本的事項については第１実施形態の６入力サブセレクタ３０２Ａと同じであり、間引きの有無に関わらず水平転送ドライバ３０８の縦続接続が無く直列抵抗は増えないので先行文献より高速な転送を行なうことができるし、間引き時にも全ての水平転送チャネルを有効利用し間引き時の効率を改善することができるなどの効果を同様に享受できる。
【０１３０】
＜水平データ転送系；第３実施形態＞
図８は、固体撮像装置１の水平データ転送系の第３実施形態を説明する図である。第３実施形態は、データ記憶部２５６の全列をそれぞれが２列を含む複数ブロックに分け、１ブロックにつき、水平転送ドライバ３０８を１つ設ける。そして、ブロックごとに、水平転送ドライバ３０８と２列の各ラッチ２５７との間に２入力−１出力型のサブセレクタ３０２（２入力サブセレクタ３０２Ｃと称する）を設ける。水平転送チャネルは４チャネル分にしている。第１実施形態と同様に相補データ形式でデータ転送する場合を示しており、チャネル別に前記の構成が採られている。なお、２入力サブセレクタ３０２Ｃは後述する２入力セレクタ５０２Ｖを使用してもよい。
【０１３１】
水平転送ドライバ３０８の低減効果は６入力サブセレクタ３０２Ａ，３０２Ｂを使用した第１・第２実施形態よりも劣るが、比較例１に対して水平転送ドライバ３０８を１／２に削減できるし、水平転送ドライバ３０８の縦続接続はないので、高速動作を確実に実現できる。
【０１３２】
図８Ａは、２入力サブセレクタ３０２Ｃを使用した第３実施形態の水平転送系Ｈtrans の動作を説明する図である。ここで、図８Ａ（１）は１／２間引きの動作を説明する図であり、図８Ａ（２）は１／３間引きの動作を説明する図である。
【０１３３】
図８Ａ（１）に示すように、１／２間引き時には、ラッチ２５７のデータを１つ置きに水平転送することになる。この転送対象の１つ置きのラッチ２５７のデータは２入力サブセレクタ３０２Ｃの一方の入力端に入力され水平転送ドライバ３０８に送られる。このとき、１つ置きのために、全ての２入力サブセレクタ３０２Ｃおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、水平転送ドライバ３０８を網掛けで示している。したがって、１／２間引き時には、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０１３４】
一方、図８Ａ（２）に示すように、１／３間引き時には、ラッチ２５７のデータを２個置きに水平転送することになる。この転送対象の２個置きのラッチ２５７のデータは２入力サブセレクタ３０２Ｃの一方の入力端かもしくは２入力サブセレクタ３０２Ｃの他方の入力端に入力され水平転送ドライバ３０８に送られる。このとき、２個置きのために使用されない２入力サブセレクタ３０２Ｃおよび水平転送ドライバ３０８が発生し、データを順次転送している際には、使用せずに飛ばされる水平転送チャネルが発生する。図では、このことを示すため、使用される水平転送ドライバ３０８を網掛けで示し、使用されない水平転送ドライバ３０８を網掛けなしで示している。したがって、１／３間引き時には、水平転送チャネルの利用状態が不均衡となるので、効率よく水平転送チャネルを利用不可能となる。
【０１３５】
このことは、６入力サブセレクタ３０２Ａ，３０２Ｂを使用する第１・第２実施形態の場合は、１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となるのと異なる。
【０１３６】
その他の基本的事項については第１・第２実施形態の６入力サブセレクタ３０２Ａ，３０２Ｂと同じであり、水平転送ドライバ３０８の縦続接続が無く直列抵抗は増えないので先行文献より高速な転送を行なうことができるなどの効果を同様に享受できる。
【０１３７】
＜水平データ転送系；第４実施形態＞
図９は、固体撮像装置１の水平データ転送系の第４実施形態を説明する図である。第４実施形態は、データ記憶部２５６の全列をそれぞれが３列を含む複数ブロックに分け、１ブロックにつき、水平転送ドライバ３０８を１つ設ける。そして、ブロックごとに、水平転送ドライバ３０８と３列の各ラッチ２５７との間に３入力−１出力型のサブセレクタ３０２（３入力サブセレクタ３０２Ｄと称する）を設ける。水平転送チャネルは４チャネル分にしている。第１実施形態と同様に相補データ形式でデータ転送する場合を示しており、チャネル別に前記の構成が採られている。
【０１３８】
第４実施形態の仕組みでは、水平転送ドライバ３０８の低減効果は６入力サブセレクタ３０２Ａ，３０２Ｂを使用した第１・第２実施形態よりも劣るが、２入力サブセレクタ３０２Ｃを使用した第３実施態よりも優る。比較例１に対して水平転送ドライバ３０８を１／３に削減できるし、水平転送ドライバ３０８の縦続接続はないので、高速動作を確実に実現できる。
【０１３９】
図９Ａは、３入力サブセレクタ３０２Ｄを使用した第４実施形態の水平転送系Ｈtrans の動作を説明する図である。ここで、図９Ａ（１）は１／３間引きの動作を説明する図であり、図９Ａ（２）は１／２間引きの動作を説明する図である。
【０１４０】
図９Ａ（１）に示すように、１／３間引き時には、ラッチ２５７のデータを２個置きに水平転送することになる。この転送対象の２個置きのラッチ２５７のデータは３入力サブセレクタ３０２Ｄのｋ番目（ｋは１〜３の何れか）の入力端に入力され水平転送ドライバ３０８に送られる。各３入力サブセレクタ３０２Ｄとしては、３入力端に対してｋ番目の入力端が同様の関係で使用され、かつ、全ての３入力サブセレクタ３０２Ｄおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、全ての水平転送ドライバ３０８を網掛けで示している。したがって、１／３間引き時には、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０１４１】
一方、図９Ａ（２）に示すように、１／２間引き時には、ラッチ２５７のデータを１つ置きに水平転送することになる。この転送対象の１つ置きのラッチ２５７のデータは３入力サブセレクタ３０２Ｄの１番目と３番目かもしくは３入力サブセレクタ３０２Ｄの２番目に入力され水平転送ドライバ３０８に送られる。３入力サブセレクタ３０２Ｄは、１番目と３番目の２個の入力端が使用されるものと２番目のみの入力端が使用されるものが発生する。データを順次転送している際には、２個の入力端が使用される３入力サブセレクタ３０２Ｄおよびそれを受けて２回連続して使用される水平転送ドライバ３０８と、１つの入力端が使用される３入力サブセレクタ３０２Ｄおよびそれを受けて１回のみ使用される水平転送ドライバ３０８が発生する。図では、このことを示すため、２回連続して使用される水平転送ドライバ３０８を網掛けで示し、１回のみ使用される水平転送ドライバ３０８を網掛けなしで示している。したがって、１／２間引き時には、水平転送チャネルの利用状態が不均衡となり、効率よく水平転送チャネルを利用不可能となる。
【０１４２】
このことは、６入力サブセレクタ３０２Ａ，３０２Ｂを使用する第１・第２実施形態の場合は、１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となるのと異なる。
【０１４３】
その他の基本的事項については第１・第２実施形態の６入力サブセレクタ３０２Ａ，３０２Ｂと同じであり、水平転送ドライバ３０８の縦続接続が無く直列抵抗は増えないので先行文献より高速な転送を行なうことができるなどの効果を同様に享受できる。
【０１４４】
＜水平データ転送系；第５実施形態＞
図１０は、固体撮像装置１の水平データ転送系の第５実施形態を説明する図である。第５実施形態は、データ記憶部２５６の全列をそれぞれが４列を含む複数ブロックに分け、１ブロックにつき、水平転送ドライバ３０８を１つ設ける。そして、ブロックごとに、水平転送ドライバ３０８と４列の各ラッチ２５７との間に４入力−１出力型のサブセレクタ３０２（４入力サブセレクタ３０２Ｅと称する）を設ける。水平転送チャネルは４チャネル分にしている。第１実施形態と同様に相補データ形式でデータ転送する場合を示しており、チャネル別に前記の構成が採られている。
【０１４５】
水平転送ドライバ３０８の低減効果は６入力サブセレクタ３０２Ａ，３０２Ｂを使用した第１・第２実施形態よりも劣るが、２入力サブセレクタ３０２Ｃを使用した第３実施態や３入力サブセレクタ３０２Ｄを使用した第４実施態よりも優る。比較例１に対して水平転送ドライバ３０８を１／４に削減できるし、水平転送ドライバ３０８の縦続接続はないので、高速動作を確実に実現できる。
【０１４６】
図１０Ａは、４入力サブセレクタ３０２Ｅを使用した第５実施形態の水平転送系Ｈtrans の動作を説明する図である。ここで、図１０Ａ（１）は１／４間引きの動作を説明する図であり、図８Ａ（２）は１／３間引きの動作を説明する図である。
【０１４７】
図１０Ａ（１）に示すように、１／４間引き時には、ラッチ２５７のデータを３つ置きに水平転送することになる。この転送対象の４個置きのラッチ２５７のデータは４入力サブセレクタ３０２Ｅのｋ番目（ｋは１〜４の何れか）の入力端に入力され水平転送ドライバ３０８に送られる。各４入力サブセレクタ３０２Ｅとしては、４入力端に対してｋ番目の入力端が同様の関係で使用され、かつ、全ての４入力サブセレクタ３０２Ｅおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、全ての水平転送ドライバ３０８を網掛けで示している。したがって、１／４間引き時には、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０１４８】
図示しないが、１／２間引きの場合、４入力サブセレクタ３０２Ｅの４入力端の内の２個が使用され、各４入力サブセレクタ３０２Ｅについて同様の関係で使用され、かつ、全ての４入力サブセレクタ３０２Ｅおよび水平転送ドライバ３０８が使用される。データを順次転送している際には、全ての水平転送ドライバ３０８は、２回連続して使用される。したがって、１／２間引き時にも、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０１４９】
一方、図１０Ａ（２）に示すように、１／３間引き時には、ラッチ２５７のデータを２個置きに水平転送することになる。この転送対象の２個置きのラッチ２５７のデータは４入力サブセレクタ３０２Ｅの１番目と４番目か、もしくは３番目のみか、もしくは２番目のみに入力され水平転送ドライバ３０８に送られる。４入力サブセレクタ３０２Ｅは、１番目と４番目の２個の入力端が使用されるものと３番目のみや２番目のみの入力端が使用されるものが発生する。データを順次転送している際には、２個の入力端が使用される４入力サブセレクタ３０２Ｅおよびそれを受けて２回連続して使用される水平転送ドライバ３０８と、１つの入力端が使用される４入力サブセレクタ３０２Ｅおよびそれを受けて１回のみ使用される水平転送ドライバ３０８が発生する。図では、このことを示すため、２回連続して使用される水平転送ドライバ３０８を網掛けで示し、１回のみ使用される水平転送ドライバ３０８を網掛けなしで示している。したがって、１／３間引き時には、水平転送チャネルの利用状態が不均衡となり、効率よく水平転送チャネルを利用不可能となる。
【０１５０】
このことは、６入力サブセレクタ３０２Ａ，３０２Ｂを使用する第１・第２実施形態の場合は、１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となるのと異なる。
【０１５１】
その他の基本的事項については第１・第２実施形態の６入力サブセレクタ３０２Ａ，３０２Ｂと同じであり、水平転送ドライバ３０８の縦続接続が無く直列抵抗は増えないので先行文献より高速な転送を行なうことができるなどの効果を同様に享受できる。
【０１５２】
＜水平データ転送系；第６実施形態＞
図１１〜図１１Ｃは、固体撮像装置１の水平データ転送系の第６実施形態を説明する図である。第６実施形態は、サブセレクタ３０２の入力数Ｍを、“Ｍ＝Ｍ_1×Ｍ_2×Ｍ_3×…”のように素数Ｍ_k（ｋは１以上の正の整数）の掛算の形に素因数分解して、Ｍ_k入力−１出力型のサブセレクタを階層化（多段構成に）するものである。Ｍ_k入力−１出力型のサブセレクタを複数並列配置する段では、ｎＭＯＳ３２２，ｐＭＯＳ３２４のゲートには、サブセレクト信号SUBSEL，サブセレクト信号 XSUBSELを共通に供給する構成をとることで、全体としての制御配線数を削減し配線レイアウト上のメリットを享受するものである。
【０１５３】
たとえば、図１１は、２入力セレクタを２段の階層化にすることで４入力サブセレクタ３０２Ｆを構成したものである。ここで、２入力セレクタとしては、図示のように、ＣＭＯＳスイッチ３２６が２個並列接続された２入力−１出力型の信号選択回路（２入力セレクタ５０２Ｖ）を使用する。１つの２入力セレクタ５０２Ｖは４個のトランジスタを使用する。２入力セレクタ５０２Ｖは、他方のＣＭＯＳスイッチ３２６との間で、ｐＭＯＳとｎＭＯＳの各ゲートが共通に接続される。そして、同一段では、それらゲートが共通に接続されている。
【０１５４】
そして、１段目には２個の２入力セレクタ５０２Ｖ_1，５０２_2を配置し、それらの出力を受ける２入力セレクタ５０２Ｖ_3を２段目に配置する。各段では、２入力セレクタ５０２Ｖに、相補関係にある１対のサブセレクト信号が共通に入力される。なお、一方を論理反転して他方を生成する仕組みを採ることも考えられる。たとえば、１段目の２入力セレクタ５０２Ｖ_1，５０２_2には、サブセレクト信号SUBSEL_A， XSUBSEL_Aを共通に供給する。２段目の２入力セレクタ５０２Ｖ_3には、サブセレクト信号SUBSEL_B， XSUBSEL_Bを供給する。２入力セレクタ５０２Ｖ_1により入力１と入力２の内の片方が選択され、２入力セレクタ５０２Ｖ_2により入力３と入力４のうちの片方が選択される。そして、２個の２入力セレクタ５０２Ｖ_1，５０２Ｖ_2で選択された２個の信号のうち１つが２入力セレクタ５０２Ｖ_3により選択される。
【０１５５】
このような仕組みの４入力サブセレクタ３０２Ｆでは、トランジスタ数は４×３＝１２で、制御配線数は２×２＝４となる。一方、このような仕組みを採らずに単純に４入力型のサブセレクタ３０２を構成すると、トランジスタ数は４×２＝８で、制御配線数は４×２＝８となる。４入力サブセレクタ３０２Ｆでは、トランジスタ数が多くなるものの、通信・タイミング制御部２０からの制御配線数を少なくできる利点がある。
【０１５６】
図１１Ａは、２入力サブセレクタ３０２Ｃと３入力サブセレクタ３０２Ｄを２段の階層化にすることで６入力サブセレクタ３０２Ｇを構成したものである。６を素因数分解すると「２×３」となり、６入力対応とするための各段の配置の仕方としては、「２入力→３入力」，「３入力→２入力」の２通りが考えられる。
【０１５７】
図１１Ａ（１）に示した第１例の６入力サブセレクタ３０２Ｇ_1では、初段には３つの２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3（各ＣＮ数＝２、各ＴＲ数＝４）を配置し、それらの出力を受ける３入力サブセレクタ３０２Ｄ（ＣＮ数＝３×２、ＴＲ数＝３×２）を２段目に配置している。１段目の２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3には、サブセレクト信号SUBSEL_A， XSUBSEL_Aを共通に供給する。２入力セレクタ５０２Ｖ_1により入力１と入力２の内の片方が選択され、２入力セレクタ５０２Ｖ_2により入力３と入力４のうちの片方が選択され、２入力セレクタ５０２Ｖ_3により入力５と入力６のうちの片方が選択される。そして、３つの２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3で選択された３つの信号のうち１つが３入力サブセレクタ３０２Ｄにより選択される。
【０１５８】
このような仕組みの６入力サブセレクタ３０２Ｇ_1では、トランジスタ数は４×３＋３×２＝１８で、制御配線数は２＋３×２＝８となる。一方、このような仕組みを採らずに単純に６入力型のサブセレクタ３０２を構成すると、トランジスタ数は６×２＝１２で、制御配線数は６×２＝１２となる。６入力サブセレクタ３０２Ｇ_1では、トランジスタ数が多くなるものの、通信・タイミング制御部２０からの制御配線数を少なくできる利点がある。
【０１５９】
図１１Ａ（２）に示した第２例の６入力サブセレクタ３０２Ｇ_2では、初段には２個の３入力サブセレクタ３０２Ｄ_1，３０２Ｄ_2（各ＣＮ数＝３×２、各ＴＲ数＝３×２）を配置し、それらの出力を受ける２入力セレクタ５０２Ｖ（ＣＮ数＝２、ＴＲ数＝４）を２段目に配置している。１段目の３入力サブセレクタ３０２Ｄ_1，３０２Ｄ_2には、サブセレクト信号SUBSEL＜０＞， XSUBSEL＜０＞，SUBSEL＜１＞， XSUBSEL＜１＞、SUBSEL＜２＞， XSUBSEL＜２＞を共通に供給する。３入力サブセレクタ３０２Ｄ_1により入力１，入力２，入力３の内の１つが選択され、３入力サブセレクタ３０２Ｄ_2により入力４，入力５，入力６の内の１つが選択される。そして、２個の３入力サブセレクタ３０２Ｄ_1，３０２Ｄ_2で選択された２個の信号のうち１つが２入力セレクタ５０２Ｖにより選択される。
【０１６０】
このような仕組みの６入力サブセレクタ３０２Ｇ_2では、トランジスタ数は２×３×２＋４＝１６で、制御配線数は２×３＋２＝８となる。第１例の６入力サブセレクタ３０２Ｇ_1よりもトランジスタ数を削減できる利点がある。
【０１６１】
図１１Ｂは、３入力サブセレクタ３０２Ｄを２段の階層化にすることで９入力サブセレクタ３０２Ｈを構成したものである。９を素因数分解すると「３×３」となるので、９入力対応とするための各段の配置の仕方としては、「３入力→３入力」の１通りなる。初段には３つの３入力サブセレクタ３０２Ｄ_1，３０２Ｄ_2，３０２Ｄ_3（各ＣＮ数＝３×２、各ＴＲ数＝３×２）を配置し、それらの出力を受ける３入力サブセレクタ３０２Ｄ_4（ＣＮ数＝３×２、ＴＲ数＝３×２）を２段目に配置している。１段目の３入力サブセレクタ３０２Ｄ_1，３０２Ｄ_2，３０２Ｄ_3には、サブセレクト信号SUBSEL＜10＞， XSUBSEL＜10＞，SUBSEL＜11＞， XSUBSEL＜11＞，SUBSEL＜12＞， XSUBSEL＜12＞を共通に供給する。３入力サブセレクタ３０２Ｄ_1により入力１，入力２，入力３の内の１つが選択され、３入力サブセレクタ３０２Ｄ_2により入力４，入力５，入力６の内の１つが選択され、３入力サブセレクタ３０２Ｄ_3により入力７，入力８，入力９の内の１つが選択される。そして、３つの３入力サブセレクタ３０２Ｄ_1，３０２Ｄ_2，３０２Ｄ_3で選択された３つの信号のうち１つが３入力サブセレクタ３０２Ｄ_4により選択される。
【０１６２】
このような仕組みの９入力サブセレクタ３０２Ｈでは、トランジスタ数は４×３×２＝２４で、制御配線数は２×３＋２×３＝１２となる。一方、このような仕組みを採らずに単純に９入力型のサブセレクタ３０２を構成すると、トランジスタ数は９×２＝１８で、制御配線数は９×２＝１８となる。９入力サブセレクタ３０２Ｈでは、トランジスタ数が多くなるものの、通信・タイミング制御部２０からの制御配線数を少なくできる利点がある。
【０１６３】
図１１Ｃは、２入力セレクタ５０２Ｖと３入力サブセレクタ３０２Ｄを３段の階層化にすることで１２入力サブセレクタ３０２Ｉを構成したものである。１２を素因数分解すると「２×２×３」となるので、各段の配置の仕方としては、「２入力→２入力→３入力」，「２入力→３入力→２入力」，「３入力→２入力→２入力」の３通りが考えられる。「２入力→２入力→３入力」の構成は、「２入力→２入力」で構成した前述の４入力サブセレクタ３０２Ｆの出力にさらに３入力サブセレクタ３０２Ｄを配置した構成となる。「２入力→３入力→２入力」，「３入力→２入力→２入力」の構成は、「２入力→３入力」もしくは「３入力→２入力」で構成した前述の６入力サブセレクタ３０２Ｇの出力にさらに２入力セレクタ５０２Ｖを配置した構成となる。
【０１６４】
図１１Ｃに示す１２入力サブセレクタ３０２Ｉは、２個の６入力サブセレクタ３０２Ｇ_2ａ，３０２Ｇ_2ｂ（各ＣＮ数＝８、各ＴＲ数＝１６）の出力にさらに２入力セレクタ５０２Ｖ（ＣＮ数＝２、各ＴＲ数＝４）を配置した構成である。このような仕組みの１２入力サブセレクタ３０２Ｉでは、トランジスタ数は１６×２＋４＝３６で、制御配線数は８＋２＝１０となる。一方、このような仕組みを採らずに単純に１２入力型のサブセレクタ３０２を構成すると、トランジスタ数は１２×２＝２４で、制御配線数は１２×２＝２４となる。１２入力サブセレクタ３０２Ｉでは、トランジスタ数が多くなるものの、通信・タイミング制御部２０からの制御配線数を少なくできる利点がある。
【０１６５】
なお、段数を過度に多くするとサブセレクタ３０２内での直列トランジスタ数（特にｐＭＯＳの直列数）が多くなり、データを水平信号線１８に高速で伝達することが困難になるので得策ではない。サブセレクタ３０２を構成するトランジスタ数や通信・タイミング制御部２０からの制御配線数をも加味すれば、２〜３段程度が現実的と考えられる。
【０１６６】
＜水平データ転送系；第７実施形態＞
図１２は、固体撮像装置１の水平データ転送系の第７実施形態を説明する図である。第７実施形態は、サブセレクタ３０２の入力数Ｍが素数である場合に、適当な数値αを加算して“Ｍ＋α＝Ｍ_1×Ｍ_2×Ｍ_3×…”のように素数Ｍ_k（ｋは１以上の正の整数）の掛算の形に素因数分解して、Ｍ_k入力−１出力型のサブセレクタを階層化（多段構成に）するものである。Ｍに適当な数値αを加算する点を除いて、第６実施形態と同様である。
【０１６７】
たとえば、図１２は、入力数Ｍが５の５入力サブセレクタ３０２Ｊを構成する場合に、α＝１を加算して６入力型にし、図１１Ａに示した構成をベースにしつつ、その内のα＝１の分を未使用にする例である。図１２（１）に示した第１例の５入力サブセレクタ３０２Ｊ_1では、図１１Ａ（１）に示した第１例の６入力サブセレクタ３０２Ｇ_1をベースにして、初段の２入力セレクタ５０２Ｖ_3を取り外して２段目の３入力サブセレクタ３０２Ｄの３番目の入力端に入力４を直接に入力している。α＝１の分として２入力セレクタ５０２Ｖ_3を未使用にする例である。図１２（２）に示した第２例の５入力サブセレクタ３０２Ｊ_2では、図１１Ａ（２）に示した第２例の６入力サブセレクタ３０２Ｇ_2をベースにして、初段の３入力サブセレクタ３０２Ｄ_2の３番目の入力端を未使用にしている。α＝１の分として３入力サブセレクタ３０２Ｄ_2の１つの入力端を未使用にする例である。この３入力サブセレクタ３０２Ｄ_2を２入力セレクタ５０２Ｖに置き換えてもよい。
【０１６８】
５入力サブセレクタ３０２Ｊ_1では、６入力サブセレクタ３０２Ｇ_1と同様にトランジスタ数は９×２＝１８で、制御配線数は２＋２×３＝８となる。５入力サブセレクタ３０２Ｊ_2では、６入力サブセレクタ３０２Ｇ_2と同様にトランジスタ数は８×２＝１６で、制御配線数は２×３＋２＝８となる。このような仕組みを採らずに単純に５入力型のサブセレクタ３０２を構成すると、トランジスタ数は５×２＝１０で、制御配線数は５×２＝１０となる。５入力サブセレクタ３０２Ｊ_1，３０２Ｊ_2では、通信・タイミング制御部２０からの制御配線数を少なくできる利点がある。
【０１６９】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１７０】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１７１】
前記実施形態では、固体撮像装置１の水平転送系への適用例で説明したが、前記実施形態の適用範囲は固体撮像装置に限らない。データを順次後段側に転送する仕組みを持つ半導体装置であれば、どのようなものにも適用できる。１次元または２次元に配列されたラッチから特定のラッチが選択され、ラッチの情報が転送配線に転送され、転送配線のデータが外部に読み出される半導体装置であればよい。たとえば、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM ）などの半導体メモリへも適用できる。
【０１７２】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、固体撮像装置のみではなく、撮像装置やその他のあらゆる電子機器にも適用可能である。この場合、撮像装置やその他の電子機器として、固体撮像装置と同様の効果が得られる。ここで撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【図面の簡単な説明】
【０１７３】
【図１】本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。
【図２】固体撮像装置の水平データ転送系の第１実施形態の基本構成を示す図である。
【図２Ａ】図２に示す第１実施形態に対する比較例を示す図（その１）である。
【図２Ｂ】図２に示す第１実施形態に対する比較例を示す図（その２）である。
【図３】第１実施形態の水平転送系の詳細構成例（１ブロック分：６カラム分）を示す図である。
【図３Ａ】第１実施形態の水平転送系の詳細構成例（４個の水平転送チャネル分）を示す図である。
【図３Ｂ】データ記憶部のラッチに使用されるクロックドインバータの構成例を示す図である。
【図４】第１実施形態の水平転送系の基本的な動作を説明するためのデータ例を示す図である。
【図４Ａ】図４のデータ例における第１実施形態の水平転送系の基本動作を説明するタイミングチャートである。
【図５】６入力サブセレクタを使用した第１実施形態の固体撮像装置における水平転送系の変形動作を説明する図である。
【図６】第１実施形態と特開２００６−１４８５０９号公報の各水平転送系の作用効果を比較する図である。
【図６Ａ】第１実施形態の水平転送系の作用効果を比較例との対比で纏めた図表である。
【図７】固体撮像装置の水平データ転送系の第２実施形態を説明する図である。
【図８】固体撮像装置の水平データ転送系の第３実施形態を説明する図（２入力サブセレクタを使用）である。
【図８Ａ】第３実施形態の水平転送系の動作を説明する図である。
【図９】固体撮像装置の水平データ転送系の第４実施形態を説明する図（３入力サブセレクタを使用）である。
【図９Ａ】第４実施形態の水平転送系の動作を説明する図である。
【図１０】固体撮像装置の水平データ転送系の第５実施形態を説明する図（４入力サブセレクタを使用）である。
【図１０Ａ】第５実施形態の水平転送系の動作を説明する図である。
【図１１】固体撮像装置の水平データ転送系の第６実施形態を説明する図（４入力サブセレクタを使用）である。
【図１１Ａ】固体撮像装置の水平データ転送系の第６実施形態を説明する図（６入力サブセレクタを使用）である。
【図１１Ｂ】固体撮像装置の水平データ転送系の第６実施形態を説明する図（９入力サブセレクタを使用）である。
【図１１Ｃ】固体撮像装置の水平データ転送系の第６実施形態を説明する図（１２入力サブセレクタを使用）である。
【図１２】固体撮像装置の水平データ転送系の第７実施形態を説明する図（５入力サブセレクタを使用）である。
【符号の説明】
【０１７４】
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部（選択制御部）、２４…読出電流制御部、２５０…ＡＤ変換部、２５２…比較部、２５４…カウンタ部、２５６…データ記憶部、２５７…ラッチ（データ保持回路）、２６…カラムＡＤ変換部、２７…参照信号生成部、２７０…ＤＡ変換部、２８…出力部、３…単位画素、３０１…セレクタ部（選択部）、３０２…サブセレクタ（信号選択部）、３０７…ドライバ部（駆動部）、３０８…水平転送ドライバ（転送駆動部）、３３１…インバータ、３３２，３３４…転送用トランジスタ、３３６，３３８…選択トランジスタ、５０２Ｖ…２入力セレクタ、７…駆動制御部
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図８】
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【図８Ａ】
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【図９】
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【図９Ａ】
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【図１０】
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【図１０Ａ】
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【図１１】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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