(57)【要約】【課題】同一の半導体基板に、温度係数が低くて抵抗値の制御が容易な抵抗素子と、単位面積当たりの容量値が大きくて占有面積を縮小でき、かつ電圧依存性の小さい容量素子と、ＭＯＳ型半導体素子とを高信頼性に製造でき、かつ製造工程の短縮を計ることができる半導体装置の製造方法を提供すること。【解決手段】ゲート電極を含むｎウエルと抵抗素子とに第二ｐ型不純物を導入してｐチャネル型ＭＯＳＦＥＴの形成と抵抗素子の抵抗値の調整とをそれぞれ行う工程と、第一ｐ型不純物を含有する容量素子の上層電極に第三ｎ型不純物を導入してｎ型に変換する工程を有する半導体装置の製造方法とする。【選択図】     図１−２
2009071035.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の表面層に形成されるｎウエル表面とｐウエル表面とを覆う薄い絶縁膜と該薄い絶縁膜を囲むように形成される厚い絶縁膜とをそれぞれ形成した後、全面に第一ｎ型不純物を含有する第一ポリシリコン膜を形成する第１工程と、
該第一ポリシリコン膜を前記薄い絶縁膜上に配置されるゲート電極と厚い絶縁膜上に配置される容量素子の下層電極とにそれぞれ加工する第２工程と、
該下層電極上に容量絶縁膜となるＣＶＤ酸化膜を形成する第３工程と、
全面に堆積される第二ポリシリコン膜に所定量の第一ｐ型不純物を導入後、該第二ポリシリコン膜を前記容量素子の上層電極と前記絶縁膜上に配置される抵抗素子とに加工する第４工程と、
前記ゲート電極を含む前記ｐウエルに第二ｎ型不純物を導入してｎチャネル型ＭＯＳＦＥＴを形成する第５工程と、
前記ゲート電極を含む前記ｎウエルと前記抵抗素子とに第二ｐ型不純物を導入してｐチャネル型ＭＯＳＦＥＴの形成と前記抵抗素子の抵抗値の調整とをそれぞれ行う第６工程と、
前記第一ｐ型不純物を含有する前記容量素子の上層電極に第三ｎ型不純物を導入してｎ型に変換する第７工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程と第５工程の間に、前記ゲート電極を含む前記ｐウエルに第四ｎ型不純物を、ｎウエルに第三ｐ型不純物をそれぞれ導入して低濃度領域を形成する第４−１工程と、
全面にＣＶＤ絶縁膜を形成した後、該ＣＶＤ絶縁膜の異方性エッチングにより前記ゲート電極の両側壁に前記ＣＶＤ絶縁膜をスペーサとして残し、全面に絶縁膜を形成する第４−２工程と、
を挿入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一ｎ型不純物と前記第三ｎ型不純物はリンであり、前記第二ｎ型不純物は砒素であり、前記第四ｎ型不純物はリンまたは砒素であることを特徴とする請求項２記載半導体装置の製造方法。
【請求項４】
前記第一ｎ型不純物であるリンの不純物濃度が１×１０20／ｃｍ3以上であり、前記第三ｎ型不純物であるリンの導入はイオン注入により行われ、そのドーズ量は４×１０15ｃｍ-2〜１×１０16ｃｍ-2であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第二ｎ型不純物である砒素の導入はイオン注入法により行われ、そのドーズ量は１×１０15／ｃｍ2乃至６×１０15／ｃｍ2であり、前記第四ｎ型不純物であるリンまたは砒素の導入はイオン注入法により行われ、そのドーズ量は３×１０13／ｃｍ2乃至５×１０14／ｃｍ2であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記ｐ型不純物はいずれもボロンもしくはフッ化ボロンであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項７】
前記第一ｐ型不純物の導入はイオン注入法により行われ、そのドーズ量は１×１０15／ｃｍ2以下であり、前記第二ｐ型不純物と前記第三ｐ型不純物の導入はイオン注入法により行われ、そのドーズ量は１×１０15／ｃｍ2乃至６×１０15／ｃｍ2であり、前記第三ｐ型不純物の導入はイオン注入法により行われ、そのドーズ量は３×１０13／ｃｍ2乃至５×１０14／ｃｍ2であることを特徴とする請求項１または２記載半導体装置の製造方法。
【請求項８】
前記ＣＶＤ酸化膜がＨＴＯ膜またはＴＥＯＳ膜であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記ＣＶＤ酸化膜の膜厚は１０ｎｍ乃至４０ｎｍであることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ＣＶＤ絶縁膜は、シリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特には、半導体基板上に形成される半導体回路素子としてＭＯＳ型半導体素子と抵抗素子と容量素子を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、その高機能化に伴って、その機能の発現に必要な各種の回路素子を半導体基板中に作り込まれた素子として多数内蔵しているものがある。一般に、このように半導体基板に内蔵される回路素子としては、ＭＯＳＦＥＴ等のトランジスタ素子、抵抗素子、容量素子等があるが、これらの回路素子うち、受動素子である抵抗素子、容量素子については、特性面における高い精度を確保しながら、占有面積を小さく抑えること、さらには、使用温度や使用電圧による特性値の変動が十分低いこと、理想的には特性変動の無いこと等が強く求められる。
このような状況の下、これら各回路素子の製造方法については、できるかぎり構成の一体化、プロセスの共通化をして製造工程の簡略化を計りつつ、且つ半導体装置の高機能化、電気特性の高精度化を図ることができるような製造方法が求められている。しかし、近年、各回路素子パターンの微細化が進展してきており、この微細化に付随して生じる製造条件の複雑化、精緻化等の影響をできるかぎり回避し、品質、信頼性を維持しながら、前述のように、各回路素子における特性変動が少ない、または変動が無い等の条件を全て満足させる製造方法とすることは、ますます困難になってきている。そのような特性変動の小さい半導体装置とするための製造方法に関して、二つの公知例を下記に示す。
【０００３】
一例目の半導体装置の製造方法は、図２（ａ）に示すように、シリコン基板１００上に絶縁膜９９−１、９９−２を形成した後、これらの絶縁膜９９−１、９９−２の上に、ノンドープドポリシリコン膜を積層形成する工程を有するものであり、この際、このノンドープドポリシリコン膜をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＯＳＦＥＴの形成と、温度係数ゼロのポリシリコン抵抗素子と電圧依存性の小さい容量素子の形成とに利用することを特徴とする製法に関するものである（特許文献１）。
この特許文献１によれば、シリコン半導体基板１００の表面層にｐウエル領域（図示せず）とｎウエル領域９８とを形成し、基板表面に所定のパターンを有する厚い酸化膜９９−１と全面酸化膜９９−２とを設け、これらの酸化膜９９−１、９９−２の上に全面形成される１層目のリンドープドポリシリコン膜を、ゲート電極１０１−２と容量素子１３１の下層電極１０１−１などの所定のパターンに加工後（図２（ａ））、ｐウエル領域中のｎＭＯＳ（図示せず）およびｎウエル９８中のｐＭＯＳ領域１３０に、ゲート電極１０１−２をマスクにそれぞれＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）イオン注入を行うことで、ｎ-領域（図示せず）とｐ-領域１０２の各低濃度拡散層を形成し、その後、約２０ｎｍから約３５ｎｍの厚さで全面にわたって熱酸化膜１０３を形成する（図２（ｂ））。次に、２層目のノンドープのポリシリコン膜１０４を２００ｎｍの厚さで積層し、全面にわたって形成する（図２（ｃ））。
【０００４】
次に、前記２層目のポリシリコン膜１０４を選択的に所定のパターン加工する（図２（ｄ））。この時、ゲート電極である１層目のポリシリコン膜１０１−２の両側壁には、熱酸化膜１０３を挟んで２層目のノンドープのポリシリコン膜１０４の一部であるサイドウオール１０４−３がエッチング残りとして形成される。また、容量素子１３１の下層電極となるポリシリコン膜１０１−１の上には絶縁膜１０３を挟んで、上層電極となるポリシリコン膜１０４−１が形成される（図２（ｄ））。さらに、次に、図示しないｎ型ＭＯＳとなる領域を選択的に開口したフォトレジストを形成し、フォトレジストをマスクとしてｎ型不純物であるＡｓをイオン注入し、ｎ型拡散層を形成する（図示せず）。同様に、図２（ｅ）に示すように、ｐ型ＭＯＳとなる領域１３０と容量素子１３１と抵抗素子１３２を選択的に開口したフォトレジスト１０６を形成し、このフォトレジスト１０６をマスクとしてｐ型不純物であるＢＦ2をイオン注入し、ソースおよびドレインとなるｐ型拡散層１０７を形成する。この時、同時に、厚い絶縁膜９９−１上にあって温度係数ゼロの抵抗素子１３２となる２層目のポリシリコン膜領域１０４−２の上から、および容量素子１３１を形成する２層目のポリシリコン膜１０４−１上からもｐ型不純物であるＢＦ2が打ち込まれ、前記ｐ型拡散層１０７の形成と同時に、容量素子１３１の上層電極１０４−１の低抵抗化と温度係数ゼロの抵抗素子１０４−２を形成するためのイオン注入が行なわれるという趣旨の記載がある（特許文献１）。
【０００５】
ポリシリコン抵抗素子の抵抗値の温度係数について特許文献１には、大体、ノンドープドポリシリコン膜中へのＢＦ2イオンの打ち込み量とアニール温度で決まり、抵抗値はＢＦ2イオンの打ち込み量とアニール温度と膜厚で決まる。たとえば、アニール温度を、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜のリフロー温度である９００℃とした場合、ノンドープドポリシリコン膜１０４−２の膜厚が２００ｎｍのときは、ＢＦ2イオンの打ち込み量を５．０×１０14ｃｍ-2とすると、ポリシリコン抵抗素子の抵抗値が１．４ｋΩ／□〜１．６ｋΩ／□で、抵抗値の温度係数が−１５００ｐｐｍ／℃となる。ＢＦ2イオンの打ち込み量を３．０×１０15ｃｍ-2とすると、３９５Ω／□〜４０５Ω／□で、抵抗値の温度係数がゼロとなる。前述より、ＢＦ2イオンの打ち込み量と膜厚を制御することで、抵抗値の温度係数がゼロまたは小さいポリシリコン抵抗素子を形成することができるとある（特許文献１）。
また、同様に特性変動の小さい、たとえば、電圧依存性の少ない容量素子の形成を含む製造方法として、以下に示す二例目の製造方法も知られている（特許文献２）。この製造方法により形成される容量素子によれば、図３に示すように、容量素子の上層電極１０８となるポリシリコン膜中へ全面にわたり、加速電圧１５ＫｅＶ、ドーズ量５×１０15／ｃｍ2の条件でＰ（リン）をイオン注入し、不純物を添加する。一方で、容量絶縁膜１１１を挟んで下層にある下層電極を構成するポリシリコン膜は、加速電圧１５ＫｅＶ、ドーズ量１×１０15／ｃｍ2の条件でＰ（リン）をイオン注入される低濃度領域１０９と、加速電圧１５ＫｅＶ、ドーズ量７×１０15／ｃｍ2の条件でＰ（リン）を追加イオン注入される高濃度領域１１０、すなわち、総ドーズ量としては８×１０15／ｃｍ2が注入される領域を、レジストパターンを使用して選択的に形成し、不純物を添加する。従って、下層電極のポリシリコン膜には、上層電極のポリシリコン膜１０８中の不純物濃度に対し、不純物濃度が低い領域１０９と高い領域１１０とが形成される構成を備える。このうち、上層電極のポリシリコン膜中の不純物濃度に対し、不純物濃度が低い下層電極のポリシリコン膜領域１０９と不純物濃度が高い領域１１０とに関して、容量値の特性が互いに逆の電圧依存性を示すため、上層電極のポリシリコン膜１０８が容量絶縁膜１１１を介して不純物濃度の異なる領域、すなわち、逆の電圧依存性を有する下層電極のポリシリコン膜１０９、１１０を被覆することにより、各電圧依存性を打ち消す方向に働き、電圧依存性の少ない容量素子を形成することができると記載されている（特許文献２）。
【特許文献１】特開２００１−１９６５４１号公報
【特許文献２】特開平１１−５４７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、公知例として前述した二例の半導体装置の製造方法には、いずれも以下に示すような問題がある。前記一例目の公知例では、図２（ｂ）を参照すると、容量絶縁膜として、１層目のポリシリコン膜１０１−１を熱酸化した膜１０３を使用しているが、ポリシリコン膜は一般にシリコン半導体基板に対し酸化速度が２〜３倍と速いので、容量絶縁膜となるポリシリコン膜１０１−１上の酸化膜を薄く形成するように制御することが難しい。一方で、容量値は容量絶縁膜の膜厚に反比例することから、容量絶縁膜が厚くなることは、同一容量値を得るために必要となる容量素子の占有面積が大きくなり、微細化要求に対しては反するという問題がある。加えて、１層目のポリシリコン膜を導電性の膜とするためには、ここでは高濃度の不純物を添加するとされているが、一方で、高濃度の不純物を含有するポリシリコン膜を酸化して形成した熱酸化膜は不純物を多く含有するため品質が悪く、信頼性の観点で問題となる。また、１層目のポリシリコン膜を酸化すると、多結晶体の結晶粒界（グレインバウンダリ）に沿った不均一な酸化が進行し、下層電極である１層目のポリシリコン膜表面の凹凸の大きさに応じて発生する酸化膜の局部的な薄膜部において、局所的な電界集中が発生するため、容量絶縁膜としての耐圧劣化が問題となる。
【０００７】
さらに、図２（ｄ）の示すように、２層目のポリシリコン膜１０４をエッチングした際に、残った部分を１層目のゲート電極に対するスペーサ１０４−３として使用しているが、１層目のポリシリコンを横断して２層目のポリシリコン配線を形成する必要がある場合、２層目のポリシリコン配線同士が短絡してしまい、回路が機能しないといった不具合が発生する。加えて、２層目のポリシリコン配線を精度良く形成するためには、異方性のエッチング装置を使用する必要があるが、この場合、エッチング方式の特性から１層目のゲート電極側壁には２層目のポリシリコン膜１０４−３がほとんど残存しない結果となる。従って、所定の電気特性が得られる様なスペーサ１０４−３として２層目のポリシリコンを利用することは困難となる。また、この一例目では、温度係数ゼロ、または温度係数が小さいポリシリコン抵抗素子や高抵抗のポリシリコン抵抗素子を形成することができるものの、容量素子としては、前述のように、ポリシリコン膜を熱酸化した酸化膜が容量絶縁膜となるため薄膜化が困難なため、単位面積当たりの容量を大きくするには限界がある。
前述した二例目の公知例では、電圧依存性を低く抑えた容量素子を形成することができるものの、たとえば、前記特許文献２に記載の実施例にあるように、ｎ型不純物としてＰ（リン）を用いた場合、活性化率が高く、ポリシリコン膜の結晶成長を促進する効果が大きいために、ｐ型不純物となるＢＦ2やＢ等の同じドーズ量と比較してシート抵抗が低くなる。このため、同一抵抗値を形成するために必要な面積が大きくなり、素子の微細化に反するという課題が残る。また、この例では、温度係数の低いポリシリコン抵抗素子を形成する方法については特に記載されていない。
【０００８】
以上の説明から、従来の半導体装置の製造方法では、温度係数の低い抵抗と、高い抵抗値を有する抵抗に加え、単位面積当たりの容量値が大きく、電圧依存性の小さい容量素子を全て同一基板に作り込むことが行われておらず、これら素子を用いて設計されるアナログ回路の特性、性能としては必ずしも充分、良好であるとは言えなかった。
本発明は以上述べた問題点に鑑みてなされたものであり、本発明の目的は、同一の半導体基板に、温度係数が低くて抵抗値の制御が容易な抵抗素子と、単位面積当たりの容量値が大きくて占有面積を縮小でき、かつ電圧依存性の小さい容量素子と、ＭＯＳ型半導体素子とを高信頼性に製造でき、かつ製造工程の短縮を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の発明によれば、シリコン基板の表面層に形成されるｎウエル表面とｐウエル表面とを覆う薄い絶縁膜と該薄い絶縁膜を囲むように形成される厚い絶縁膜とをそれぞれ形成した後、全面に第一ｎ型不純物を含有する第一ポリシリコン膜を形成する第１工程と、該第一ポリシリコン膜を前記薄い絶縁膜上に配置されるゲート電極と厚い絶縁膜上に配置される容量素子の下層電極とにそれぞれ加工する第２工程と、該下層電極上に容量絶縁膜となるＣＶＤ酸化膜を形成する第３工程と、全面に堆積される第二ポリシリコン膜に所定量の第一ｐ型不純物を導入後、該第二ポリシリコン膜を前記容量素子の上層電極と前記絶縁膜上に配置される抵抗素子とに加工する第４工程と、前記ゲート電極を含む前記ｐウエルに第二ｎ型不純物を導入してｎチャネル型ＭＯＳＦＥＴを形成する第５工程と、前記ゲート電極を含む前記ｎウエルと前記抵抗素子とに第二ｐ型不純物を導入してｐチャネル型ＭＯＳＦＥＴの形成と前記抵抗素子の抵抗値の調整とをそれぞれ行う第６工程と、前記第一ｐ型不純物を含有する前記容量素子の上層電極に第三ｎ型不純物を導入してｎ型に変換する第７工程と、を備える半導体装置の製造方法とすることにより、前記本発明の目的が達成できる。
特許請求の範囲の請求項２記載の発明によれば、前記第４工程と第５工程の間に、前記ゲート電極を含む前記ｐウエルに第四ｎ型不純物を、ｎウエルに第三ｐ型不純物をそれぞれ導入して低濃度領域を形成する第４−１工程と、全面にＣＶＤ絶縁膜を形成した後、該ＣＶＤ絶縁膜の異方性エッチングにより前記ゲート電極の両側壁に前記ＣＶＤ絶縁膜をスペーサとして残し、全面に絶縁膜を形成する第４−２工程とを挿入する特許請求の範囲の請求項１記載の半導体装置の製造方法とする。
【００１０】
特許請求の範囲の請求項３記載の発明によれば、前記第一ｎ型不純物と前記第三ｎ型不純物はリンであり、前記第二ｎ型不純物は砒素であり、前記第四ｎ型不純物はリンまたは砒素である特許請求の範囲の請求項２記載半導体装置の製造方法とする。
特許請求の範囲の請求項４記載の発明によれば、前記第一ｎ型不純物であるリンの不純物濃度が１×１０20／ｃｍ3以上であり、前記第三ｎ型不純物であるリンの導入はイオン注入により行われ、そのドーズ量は５×１０15ｃｍ-2〜１×１０16ｃｍ-2である特許請求の範囲の請求項３記載の半導体装置の製造方法とする。
特許請求の範囲の請求項５記載の発明によれば、前記第二ｎ型不純物である砒素の導入はイオン注入法により行われ、そのドーズ量は１×１０15／ｃｍ2乃至６×１０16／ｃｍ2であり、前記第四ｎ型不純物であるリンまたは砒素の導入はイオン注入法により行われ、そのドーズ量は３×１０13／ｃｍ2乃至５×１０14／ｃｍ2である特許請求の範囲の請求項３記載の半導体装置の製造方法とする。
特許請求の範囲の請求項６記載の発明によれば、前記ｐ型不純物はいずれもボロンもしくはフッ化ボロンである特許請求の範囲の請求項１または２記載の半導体装置の製造方法とする。
【００１１】
特許請求の範囲の請求項７記載の発明によれば、前記第一ｐ型不純物の導入はイオン注入法により行われ、そのドーズ量は１×１０15／ｃｍ2以下であり、前記第二ｐ型不純物と前記第三ｐ型不純物の導入はイオン注入法により行われ、そのドーズ量は１×１０15／ｃｍ2乃至６×１０15／ｃｍ2であり、前記第三ｐ型不純物の導入はイオン注入法により行われ、そのドーズ量は３×１０13／ｃｍ2乃至５×１０14／ｃｍ2である特許請求の範囲の請求項１または２記載半導体装置の製造方法とする。
特許請求の範囲の請求項８記載の発明によれば、前記ＣＶＤ酸化膜がＨＴＯ膜またはＴＥＯＳ膜である特許請求の範囲の請求項１乃至７のいずれか一項に記載の半導体装置の製造方法とする。
特許請求の範囲の請求項９記載の発明によれば、前記ＣＶＤ酸化膜の膜厚は１０ｎｍ乃至４０ｎｍである特許請求の範囲の請求項８記載の半導体装置の製造方法とする。
特許請求の範囲の請求項１０記載の発明によれば、前記ＣＶＤ絶縁膜は、シリコン酸化膜またはシリコン窒化膜である特許請求の範囲の請求項２記載の半導体装置の製造方法とする。
前述の本発明を解きほぐして説明すると、前記本発明の目的を達成するために、シリコン基板上に形成された絶縁膜を介して、Ｐ（リン）を所定量含有した１層目の第一ポリシリコン膜を全面に形成する工程と、１層目の第一ポリシリコン膜を所定の形状に加工し、前記絶縁膜上にゲート電極と容量素子の下層電極を形成する工程と、ＣＶＤ法でシリコン酸化膜を全面に形成し容量絶縁膜を形成する工程と、２層目の第二ポリシリコン膜を全面に形成する工程と、２層目の第二ポリシリコン膜全面にｐ型不純物としてボロンを所定量導入する工程と、２層目の第二ポリシリコン膜を所定の形状に加工する工程と、前記ゲート電極を含むｎチャネル型素子を形成する領域のみを開口したレジストマスクにより、ｎ型不純物として砒素を所定量導入し、ｎ型拡散層をゲート電極の両側シリコン基板中に形成する工程と、前記レジストマスクを除去し、前記ゲート電極を含むｐチャネル型素子を形成する領域と前記所定の形状に加工された２層目の第二ポリシリコン膜の一部の領域を開口したレジストマスクにより、ｐ型不純物としてボロンもしくはフッ化ボロンを所定量導入し、ｐ型拡散層をゲート電極の両側シリコン基板中に形成し、併せて２層目の第二ポリシリコン膜を温度依存性の低い抵抗素子とする工程と、前記所定の形状に加工された２層目の第二ポリシリコン膜の一部領域を開口したレジストマスクにより、不純物としてリンを所定量導入し、リン不純物を含有した２層目の第二ポリシリコン膜を上層電極とした電圧依存性の小さい容量素子を形成することを特徴とする。
【００１２】
あるいは、トランジスタ構造をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とする場合、前記２層目の第二ポリシリコン膜が所定の形状に加工された半導体基板上に、ゲート電極を含むｎチャネル型素子を形成する領域のみを開口したレジストマスクにより、ｎ型不純物を低ドーズ量導入し、低濃度のｎ型拡散層をゲート電極の両側シリコン基板中に形成する工程と、前記レジストマスクを除去し、前記ゲート電極を含むｐチャネル型素子を形成する領域を開口したレジストマスクにより、ｐ型不純物を低ドーズ量導入し、低濃度ｐ型拡散層をゲート電極の両側シリコン基板中に形成する工程と、ＣＶＤ法で絶縁膜を全面に形成する工程と、前記絶縁膜を全面エッチングし、前記ゲート電極の両側壁に前記ＣＶＤ絶縁膜からなるスペーサを形成する工程と、前記ゲート電極を含むｎチャネル型素子を形成する領域のみを開口したレジストマスクにより、ｎ型不純物として砒素を前記低ドーズ量より多く導入し、高濃度のｎ型拡散層を前記ＣＶＤ絶縁膜スペーサ幅を離間してゲート電極の両側シリコン基板中に形成してソース、ドレイン領域とする工程と、前記レジストマスクを除去し、前記ゲート電極を含むｐチャネル型素子を形成する領域と前記所定の形状に加工された２層目の第二ポリシリコン膜の一部の領域を開口したレジストマスクにより、ｐ型不純物としてボロンを前記低ドーズ量より多く導入し、高濃度のｐ型拡散層を前記ＣＶＤ絶縁膜スペーサ幅を離間してゲート電極の両側シリコン基板中に形成してソース、ドレイン領域とし、併せて２層目の第二ポリシリコン膜を温度依存性の低い抵抗素子とする工程と、前記所定の形状に加工された２層目の第二ポリシリコン膜の一部領域を開口したレジストマスクにより、ｎ型不純物としてリンを所定量導入し、リン不純物を含有した２層目の第二ポリシリコン膜を上層電極とする電圧依存性の小さい容量素子を形成することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、同一の半導体基板に、温度係数が低くて抵抗値の制御が容易な抵抗素子と、単位面積当たりの容量値が大きくて占有面積を縮小でき、かつ電圧依存性の小さい容量素子と、ＭＯＳ型半導体素子とを高信頼性に製造でき、かつ製造工程の短縮を図る半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明にかかる半導体装置の製造方法について、図面を参照しながら詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１、図１−２、図８−１、図８−２は、それぞれ、本発明の実施例１、２にかかる半導体装置の製造方法を説明するために、主要な製造工程ごとの半導体基板の要部断面図である。図４は、本発明にかかる容量素子のポリシリコン電極へのＰ（リン）イオン注入のドーズ量をパラメータとして、ポリシリコン電極への印加電圧に対する容量値の変動を示す特性関係図である。図５はリンを高濃度に添加したポリシリコン上層電極を有する容量素子のドーズ量と容量値の電圧依存性との関係を示す特性関係図である。図６はＡｓ（砒素）を高濃度に添加したポリシリコン上層電極を有する容量素子のドーズ量と容量値の電圧依存性との関係を示す特性関係図である。図７はボロンを高濃度に添加したポリシリコン上層電極を有する容量素子のドーズ量と容量値の電圧依存性との関係を示す特性関係図である。図９、図１０はそれぞれ従来例と本発明とを比較するための容量素子の耐圧評価図である。
【実施例１】
【００１５】
以下、本発明の半導体装置の製造方法にかかる実施例について、図面を参照しながら詳細に説明する。図１−１、図１−２は、実施例１にかかる半導体装置の製造方法を説明するための半導体基板の表面側の要部断面図である。シリコン半導体基板２の一方の表面に厚い酸化膜１によって分離されたｐウエル領域５１とｎウエル領域５２を有し、さらに所定の領域に厚い酸化膜１が形成された前記シリコン半導体基板２上にシリコン酸化膜３を厚さ４〜３０ｎｍで全面に形成され、このシリコン酸化膜３上に、Ｐ（リン）（第一ｎ型不純物）濃度が１×１０20／ｃｍ3以上であるポリシリコン膜４を全面に形成する（図１−１（ａ））。このように、リンを含有したポリシリコン膜４は、たとえば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＨ4（モノシラン）や、Ｓｉ2Ｈ6（ジシラン）を主な原料ガスとして成膜されるノンドープのポリシリコン膜にＰ（リン）をイオン注入する方法や、あるいは減圧ＣＶＤ法により、ＳｉＨ4（モノシラン）とＳｉ2Ｈ6（ジシラン）に不純物ドーピング用のＰＨ3（フォスフィン）ガスを加えて、これらを主な原料ガスとして成膜するドープドポリシリコン膜でもよい。
次に、フォトレジストを被覆し、フォトリソグラフィにより、ゲート電極となる領域５上と、厚い酸化膜１上の容量素子を形成する領域６上とに相当するレジスト７を残す。このレジスト７をマスクとして、ポリシリコン膜４をエッチングして、ゲート電極となる領域５のポリシリコン膜４−２と容量素子の下部電極となるポリシリコン膜４−１を形成する（図１−１（ｂ））。
【００１６】
次に、図１−１（ｂ）における前記レジスト７を除去し、全面に容量絶縁膜８を、たとえば、１０〜４０ｎｍの厚さで形成する（図１−１（ｃ））。容量絶縁膜８としては、たとえば、減圧ＣＶＤ法で成膜したＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜またはＴＥＯＳ（Ｔｅｔｒａ  ＥｔｙｌＯｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜を用いると、段差被覆性、絶縁耐圧特性等の点で優れているため、良好な容量素子特性を得ることができる。
次に、前記容量絶縁膜８が形成された表面に、ポリシリコン膜９を、たとえば、１００〜３００ｎｍの厚さで全面に形成する（図１−１（ｄ））。ポリシリコン膜９は、たとえば、減圧ＣＶＤ法により、ＳｉＨ4（モノシラン）や、Ｓｉ2Ｈ6（ジシラン）を主な原料ガスとして成膜するノンドープのポリシリコン膜が好ましい。次に、ポリシリコン膜９が形成された全面に第一ｐ型不純物であるＢ（ボロン）もしくはＢＦ2を、たとえば、１×１０15／ｃｍ2以下、好ましくは１×１０14／ｃｍ2〜１×１０15／ｃｍ2の範囲のドーズ量でイオン注入し、次工程で形成される高いシート抵抗を有するポリシリコン抵抗素子３２の特性を決定する（図１−１（ｅ））。ここで導入する不純物としてｐ型不純物であるＢ（ボロン）やＢＦ2を用いる理由は、不純物の活性化率が低く、たとえば、同一ドーズ量のｎ型不純物であるＰ（リン）と比較した場合、ポリシリコン膜９のシート抵抗値を高く制御することができるためである。しかし、ｎ型不純物であるＰ（リン）を用いる場合でもｐ型不純物であるＢ（ボロン）やＢＦ2よりもドーズ量を低くすれば、同様なシート抵抗値を得ることが可能ではあるが、リンを用いるとドーズ量が低下してシート抵抗のばらつきが増加するため、前述のＢ（ボロン）やＢＦ2よりは好ましくない。
【００１７】
次に、フォトレジストを被覆し、フォトリソグラフィにより、厚い酸化膜１上の抵抗素子３２を形成する領域１０上および１１上と、容量素子３１を形成する領域６上のレジスト１２を残し、レジスト１２をマスクとして、ポリシリコン膜９をエッチングして容量素子３１の上部電極としてのポリシリコン膜９−１と抵抗素子３２を構成するポリシリコン抵抗９−２を形成する（図１−１（ｆ））。この結果、領域６には、容量絶縁膜８を介して、ポリシリコン膜４−１を下層電極とし、ポリシリコン膜９−１を上層電極とする容量素子３１が形成される。この時、図１−１（ｅ）に示すポリシリコン膜９のエッチングは、容量絶縁膜８のエッチングレートと比較して十分に大きい条件により行われるため、容量絶縁膜８の膜厚が１０ｎｍ以上であれば、半導体基板２、および所定の形状に加工された下部電極としてのポリシリコン膜４−１の表面に存在する容量絶縁膜８でエッチングを停止することができる。
次に、図１−１（ｆ）における前記レジスト１２を除去し、再度フォトレジストを被覆し、フォトリソグラフィにより、ｎ型ＭＯＳＦＥＴ３３を形成する領域１３を開口したレジスト１４を形成し、たとえば、第二ｎ型不純物であるＡｓ（砒素）を、１×１０15／ｃｍ2〜６×１０15／ｃｍ2の範囲のドーズ量、２０〜８０ＫｅＶの加速電圧でイオン注入し、ｎ型ＭＯＳＦＥＴ３３のソース、ドレイン拡散層１５を形成する（図１−２（ｇ））。この時、シリコン半導体基板２へのｎ型不純物イオン注入は、シリコン酸化膜３および容量絶縁膜８を通して行われるため、シリコン酸化膜３と容量絶縁膜８の膜厚の合計が４０ｎｍ以上となると、イオン注入の加速電圧を高くし、ｎ型不純物イオンが半導体基板２中へ確実に入り込むように設定する必要がある。しかしながら、イオン注入の加速電圧が高い場合、ｎ型不純物イオンがゲート電極であるポリシリコン膜４−２を突き抜け、下層のゲート酸化膜３や、さらに下層の半導体基板２まで達することとなり、素子特性の変動や信頼性の低下といった問題を引き起こすことがあるため好ましくない。
【００１８】
次に、図１−２（ｇ）における前記レジスト１４を除去し、再度、フォトレジスト１８を被覆し、フォトリソグラフィにより、ｐ型ＭＯＳＦＥＴ３４を形成する領域１６と、前記工程で厚い酸化膜１上に加工されたポリシリコン膜９−２のうち、抵抗素子形成領域１０と、図示されていないポリシリコン膜９のコンタクト領域とを開口したレジスト１８を形成し、たとえば、第二ｐ型不純物であるＢ（ボロン）もしくはＢＦ2を、１×１０15／ｃｍ2〜６×１０15／ｃｍ2の範囲のドーズ量でイオン注入する（図１−２（ｈ））。この時、ｐ型不純物のイオン注入は、薄い容量絶縁膜８を通して行われる結果、ｐ型ＭＯＳＦＥＴ３４のソース、ドレイン拡散層４０の形成と同時に、抵抗素子形成領域１０、１１のうち、領域１０のみにポリシリコン膜９−２において温度係数の小さいポリシリコン抵抗素子３２が形成される。また、前記コンタクト領域（図示せず）は高抵抗ポリシリコン３２の一部領域に形成される高濃度のｐ型不純物領域であるが、これは後の工程で形成されるメタル配線との接触抵抗を低くし、ばらつきを抑えるために行われるものである。
次に、図１−２（ｈ）における前記レジスト１８を除去し、再度、フォトレジスト２０を被覆し、フォトリソグラフィにより、容量素子領域１９を開口したレジスト２０を形成し、第三ｎ型不純物であるＰ（リン）を、たとえば、４×１０15／ｃｍ2乃至１×１０16／ｃｍ2のドーズ量でイオン注入する（図１−２（ｉ））。この結果、リンを含有したポリシリコン膜４−１を下層電極とし、容量絶縁膜８を挟み、ポリシリコン膜９−１を上層電極とした容量素子３１が形成される。この容量素子３１は、第１に下層電極４−１と上層電極９−１のポリシリコン膜中の不純物が同じｎ型不純物のＰ（リン）であるため、両電極に仕事関数差が無いこと、第２に下層電極であるポリシリコン膜４中のＰ（リン）濃度が１×１０20／ｃｍ3以上であり、加えて上層電極であるポリシリコン膜９−１中へのＰ（リン）イオン注入のドーズ量が前述のように高濃度に設定されているため、上下ポリシリコン膜の空乏化が抑えられる方向となることから、電圧依存性の小さい容量素子特性を得ることができる。
【００１９】
図４は、前述の図１−１、図１−２で説明した半導体装置に関し、上層電極であるポリシリコン膜９−１中へのＰ（リン）イオン注入のドーズ量を変化させた場合の印加電圧に対する容量値変動について示した特性関係図である。なお、図４〜図１０において、ドーズ量やモレ電流値として記載される１．００Ｅ＋１６等の数字を含む語句は、この場合は１．００×１０+16を表す簡略表現である。他の同様な記述も同じである。図４は、さらに上部電極であるポリシリコン膜９−１に電圧を印加した場合の容量値変化量を、印加電圧０Ｖ時の容量値を基準にして示した特性関係図（縦軸に容量を、横軸に印加電圧）と言うこともできる。図４から、上部電極へのドーズ量が多い程、たとえば、ドーズ量が４．５×１０15／ｃｍ2以上の場合、印加電圧に対する容量の変動が小さくなる（容量の電圧依存性が小さい）ことを示している。前記図１−２（ｉ）を参照する説明では上部電極へのリンのドーズ量は４×１０15／ｃｍ2乃至１×１０16／ｃｍ2であるので、電圧依存性の小さい容量素子であることが分かる。図５〜図７は各種のイオン注入ドーズ量における容量の電圧依存性を示した特性関係図である。図５（縦軸はリンのイオン注入ドーズ量（ｃｍ-2）、横軸は容量の電圧依存性（ｐｐｍ／Ｖ）を示す−数字が小さいほど電圧依存性が小さい）では、ポリシリコン膜９−１中へのＰ（リン）イオンの注入ドーズ量が４×１０15／ｃｍ2以上を超えると、容量素子の電圧依存性は１２００ｐｐｍ／Ｖ以下となり、さらに、ドーズ量を７．５×１０15／ｃｍ2とすることにより、容量素子の電圧依存性は２００ｐｐｍ／Ｖ程度まで低減されることを示している。しかし、ポリシリコン膜９−１中への過剰なＰ（リン）イオン注入は、容量絶縁膜への損傷を引き起こし、容量絶縁膜の品質、信頼性を低下させる方向に働くこと、加えて、イオン注入のドーズ量が９×１０15／ｃｍ2以上を超える高濃度にしても、電圧依存性はほぼ０近傍で飽和する特性を示すことから、ポリシリコン膜９−１中へのＰ（リン）イオン注入は、ばらつきを考慮しても１×１０16／ｃｍ2以下にとどめることが望ましい。
【００２０】
一方、図６は、図５に示すリンに代えて同じｎ型不純物であるＡｓ（砒素）を用いた場合、あるいは図７に示すように、ｐ型不純物であるＢＦ2を用いた場合（いずれも、縦軸は砒素またはボロンのイオン注入ドーズ量（ｃｍ-2）、横軸は容量の電圧依存性（ｐｐｍ／Ｖ）を示す）は、ドーズ量をリンと同程度の高濃度に設定しても、前記理由により、容量素子の電圧依存性は１２００ｐｐｍ／Ｖ程度が限界となり、これ以上小さくならないので、好ましくないことを示している。従って、容量素子の上部電極への不純物導入はリンが好ましい。
次に、図１−２（ｉ）における前記レジスト２０を除去し、全面に層間絶縁膜２１を形成する（図１−２（ｊ））。この際、層間絶縁膜を形成する過程で行われる平坦性を確保するための熱処理工程により、同時にイオン注入された不純物の活性化が行われる。続いて、接続孔（コンタクトホール）、メタル配線、保護膜を順次形成するが、これらの工程は、従来の製造方法と同様の工程であるため、ここでは詳細な工程を省略する。また、本発明は、１層のメタル配線だけでなく、さらに多層のメタル配線に対しても同様の効果を示す。
【実施例２】
【００２１】
図８−１、図８−２は、本発明の実施例２にかかる半導体装置の製造方法を説明するために主要な工程ごとに並べた半導体基板の表面側の概略断面図である。この実施例２では、特に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＯＳＦＥＴを形成するために、ゲート電極の側面にスペーサを形成する工程を有する点が実施例１の製造方法と異なる。図８−１（ａ）に示すポリシリコン膜９−１のエッチングが行なわれる工程に至るまでの、それ以前の工程については、前記図１−１（ａ）〜図１−１（ｆ）までの工程と同様であるから説明を省く。
次に、フォトレジスト１４を被覆し、フォトリソグラフィにより、ｎ型ＭＯＳＦＥＴ３３を形成する領域１３を開口したレジスト１４を形成し、たとえば、第四ｎ型不純物であるＰ（リン）もしくはＡｓ（砒素）を、たとえば、１×１０13／ｃｍ2〜５×１０14／ｃｍ2の低いドーズ量でイオン注入し、ｎ型ＭＯＳＦＥＴ３３の低濃度拡散層２２を形成する（図８−１（ｂ））。この時、逆導電型のｐ型不純物として、たとえば、Ｂ（ボロン）やＢＦ2もさらにイオン注入することで、微細化素子の耐圧向上を図る場合もある。
次に、前記図８−１（ｂ）における前記レジスト１４を除去し、再度、フォトレジスト２４を被覆し、フォトリソグラフィにより、ｐ型ＭＯＳＦＥＴ３４を形成する領域２３を開口したレジスト２４を形成し、たとえば、第三ｐ型不純物であるＢ（ボロン）もしくはＢＦ2を、たとえば、１×１０13／ｃｍ2〜５×１０14／ｃｍ2の範囲の低いドーズ量でイオン注入し、ｐ型ＭＯＳＦＥＴ３４の低濃度拡散層２５を形成する（第８−１（ｃ））。この時、逆導電型のｎ型不純物として、たとえば、Ｐ（リン）もイオン注入することで、微細化素子の耐圧向上を図る場合もある。
【００２２】
次に、前記第８−１（ｃ）における前記レジスト２４を除去し、たとえば、減圧ＣＶＤ法により、シリコン酸化膜２６を全面に形成する（図８−１（ｄ））。このシリコン酸化膜２６は、シリコン窒化膜とした場合でも同様の結果が得られる。次に、図８−１（ｄ）の工程で形成されたシリコン酸化膜２６を全面にわたりＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチングし、ポリシリコン膜４−１、４−２、ポリシリコン膜９−１、９−２の側壁にシリコン酸化膜スペーサ２７を形成する（第８−１（ｅ））。この時、シリコン酸化膜２６の下層には、シリコン基板２、ポリシリコン膜４−１、４−２およびポリシリコン膜９−１、９−２が存在しているが、通常これら材料に対するエッチングレートはシリコン酸化膜２６のエッチングレートと比較して非常に小さく、選択比が高い条件に設定することが可能であるため、シリコン基板２、ポリシリコン膜４−１、４−２およびポリシリコン膜９−１、９−２はほぼそのままの形状で残存する。
一方、この工程フローに依れば、容量素子３１の構造が形成された後に、シリコン酸化膜スペーサ２７の形成が行われることから、容量素子３１の下層電極であるポリシリコン膜４−１の表面がエッチングに伴い損傷を与えられることはない。次に、前記シリコン酸化膜スペーサ２７の形成過程で露出したシリコン基板２、ポリシリコン膜４−１、４−２、ポリシリコン膜９−１、９−２の表面を被覆するため、たとえば、熱酸化によりシリコン熱酸化膜２８を形成する（図８−２（ｆ））。この熱酸化膜２８の形成は、続く工程で行われるイオン注入による損傷、汚染等からシリコン基板を保護する目的で行われるものであるが、低加速のイオン注入条件であれば省略される場合もある。
【００２３】
一方、この工程でも、本発明の工程フローに依れば、容量素子３１の構造が形成された後の工程であるため、容量絶縁膜８と上下で接する界面領域のポリシリコン膜（４−１、９−１）表面が酸化されることは無く、前述の解決すべき課題の項で説明したような結晶粒界における酸化レートの違いによって生じるポリシリコン膜４−１の表面の凹凸が発生することはなく、極めて平滑な表面が得られ、品質、信頼性の高い容量素子３１を形成することができる。一例として、容量絶縁膜８の膜厚を２７ｎｍとした場合について、前記図２（ｄ）で説明したポリシリコン膜１０１表面を酸化して容量絶縁膜１０３を形成した容量素子１３１の耐圧評価結果を図９に、本発明により形成した容量素子３１の耐圧評価結果を図１０に示す。図９、図１０はそれぞれ、横軸に電圧、縦軸にリーク電流を示す。図２（ｄ）の従来の容量素子１３１（図９）では、５Ｖ付近からリーク電流が急激に立ち上がり、耐圧としては４ＭＶ／ｃｍ程度で、ばらつきも大きいのに対し、本発明の容量素子３１（図１０）では、リーク電流の立ち上がりは緩やかで、耐圧としては８ＭＶ／ｃｍ以上が得られ、耐圧の著しく低い不良も見られない。
次に、フォトレジストを被覆し、フォトリソグラフィにより、ｎ型ＭＯＳＦＥＴ３３を形成する領域１３を開口したレジスト１４を形成し、レジスト１４および前記シリコン酸化膜スペーサ２７をマスクとして、たとえば、第二ｎ型不純物であるＡｓ（砒素）を、１×１０15／ｃｍ2から６×１０15／ｃｍ2のドーズ量でイオン注入し、ｎ型ＭＯＳＦＥＴ３３のソース、ドレイン拡散層１５を形成する（図８−２（ｇ））。次に、前記図８−２（ｇ）における前記レジスト１４を除去し、再度、フォトレジストを被覆し、フォトリソグラフィにより、ｐ型ＭＯＳＦＥＴ３４を形成する領域２３、厚い酸化膜上に加工されたポリシリコン膜９−２の領域１０、図示しないポリシリコン膜の一部領域を開口したレジスト２９を形成し、たとえば、第二ｐ型不純物であるＢ（ボロン）、もしくはＢＦ2を、１×１０15／ｃｍ2から６×１０15／ｃｍ2のドーズ量でイオン注入する（図８−２（ｈ））。次に、前記図８−２（ｈ）における前記レジスト２９を除去し、再度、フォトレジストを被覆し、フォトリソグラフィにより、容量素子領域１９を開口したレジスト２０を形成し、第三ｎ型不純物であるＰ（リン）を、たとえば、５×１０15／ｃｍ2以上、１×１０16／ｃｍ2以下のドーズ量でイオン注入する（図８−２（ｉ））。次に、前記図８−２（ｉ）における前記レジスト２０を除去し、全面に層間絶縁膜２１を形成し、続いて、図示しない接続孔（コンタクトホール）、メタル配線、保護膜を順次形成する（図８−２（ｊ））。
【００２４】
以上のように、本発明による半導体装置の製造方法を用いることにより、ＭＯＳＦＥＴ等のトランジスタ素子に加え、アナログ素子を構成する抵抗素子と容量素子が同時形成可能となる。これらのうち、抵抗素子については、比較的高いシート抵抗を有する高抵抗素子に加え、温度係数の小さい抵抗素子を形成することができ、高抵抗素子により回路の占有面積を抑えながら、温度係数の小さい抵抗素子を用いることにより、設計の自由度を確保しながら、精度の高い回路を構成することが可能となる。さらに、容量素子についても、本発明の製造方法を用いることにより、面積当たりの容量値が大きく、電圧依存性の低い容量素子を形成することが可能であり、容量の占有面積を抑えながら、高精度の回路を構成することが可能となる。以上の結果、本発明の製造方法を用いることにより、高い精度を確保しながら、占有面積を小さく抑え、さらには、使用温度や使用電圧による特性値の変動が十分低いアナログ回路を構成することが可能となり、半導体装置の高機能化を図ることができる。
以上説明した実施例１、２にかかる半導体装置の製造方法によれば、以下に示すメリットを得ることができる。第１のメリットとして、容量素子を形成する工程である１層目の第一ポリシリコン膜、容量絶縁膜、２層目の第二ポリシリコン膜の形成は連続的に行なうことができて工程間に不要な工程が介在しないため、パーティクルや汚染等の影響を低く抑えることが可能である。また、従来例では、容量絶縁膜の形成を１層目の第一ポリシリコン膜を熱酸化して形成する場合、ポリシリコン膜中に不純物を高濃度に含み、さらには結晶粒界に沿った酸化レートの違いにより形成される１層目の第一ポリシリコン膜表面の凹凸が局所的な電界集中を発生させる原因となることがある。この結果、従来例では、容量絶縁膜としての品質や信頼性に問題があるが、本発明では、容量絶縁膜をＣＶＤ法により形成するため、従来例のような問題は発生せず、容量絶縁膜としての品質や信頼性を高めることができる。
【００２５】
第２のメリットとして、比較的高いシート抵抗を有するポリシリコン抵抗素子は、２層目の第二ポリシリコン膜形成後の全面ｐ型不純物導入により形成されるが、このシート抵抗値はイオン注入のドーズ量が１×１０15／ｃｍ2以下であれば他素子への影響無しに任意に設定可能である。通常、回路としては、温度係数を含め、高い精度が要求される回路と、高い精度は不要であるが、高い抵抗値を必要とする回路がある。一般に、温度係数を含め、高い精度を有するポリシリコン抵抗素子を形成するためには、不純物量を過飽和領域まで導入して濃度バラツキを小さくして抵抗値のバラツキを小さくする必要がある。この場合、不純物濃度が高いので、ポリシリコン抵抗素子のシート抵抗値は低くなる。従って、温度係数の低い高精度のポリシリコン抵抗素子のみで構成すると、抵抗値が低いので、抵抗素子が占める面積が増加し、１ウエハ当たりのチップ数が減少する結果、生産性の点で不利になる。一方、本発明では、２層目の第二ポリシリコン膜形成後のｐ型不純物導入で不純物量を任意に設定することにより、任意の高いシート抵抗値を有するポリシリコン抵抗素子を形成することが可能であり、設計の自由度が高く、チップ面積も小さくすることができる。
第３のメリットとして、容量絶縁膜をＣＶＤ法により１０ｎｍ以上、４０ｎｍ以下で形成することにより、その１として、面積当たりの容量値を高めることが可能であり、結果として、容量素子が占有する面積を小さくすることができる。その２として、本発明では、２層目の第二ポリシリコン膜を所定の形状に加工した後、各種の不純物導入して容量素子の上部電極とするが、その際、２層目の第二ポリシリコン膜加工後の容量絶縁膜の残膜が少なくとも１０ｎｍ以上、４０ｎｍ以下と薄いことから、この容量絶縁膜をリンイオン注入時の透過膜としてそのまま使用することができる。この結果、所定の形状に加工された２層目の第二ポリシリコン膜の一部領域を開口したレジストマスクにより、ｎ型不純物であるＰ（リン）を、ドーズ量４×１０15／ｃｍ2乃至１×１０16／ｃｍ2でイオン注入することにより、ｐ型不純物やｎ型不純物であるＡｓ（砒素）をイオン注入して容量素子の上部電極とした場合の電圧依存性が１２００ｐｐｍ／Ｖ程度が限界であるのに対し、それ以下にすることが可能で、電圧依存性の小さい容量素子を形成することが可能である。
【００２６】
また第４のメリットとして、２層目の第二ポリシリコン膜を温度係数の低い抵抗素子とするためのボロンイオンの不純物導入工程と、ｐチャネル型素子に対するｐ型拡散層の形成工程とはそれぞれ必要とするドーズ量がほぼ等しいので、別々に行うことなく、同時に行うことが可能で、工程数が削減されることがある。
【図面の簡単な説明】
【００２７】
【図１−１】本発明の実施例１にかかる半導体装置の製造工程ごとの半導体基板の概略断面図（その１）である。
【図１−２】本発明の実施例１にかかる半導体装置の製造工程ごとの半導体基板の概略断面図（その２）である。
【図２】従来の半導体装置の製造方法にかかる半導体装置の製造工程ごとの半導体基板の概略断面図である。
【図３】従来の半導体装置に作成される容量素子部分の概略断面図である。
【図４】本発明にかかる、ポリシリコン電極へのＰ（リン）イオン注入のドーズ量をパラメータとして印加電圧に対する容量値変動の関係を示す特性関係図である。
【図５】本発明にかかる上層電極へＰ（リン）をイオン注入した場合のドーズ量と容量値の電圧依存性を示す関係図である。
【図６】本発明にかかる図５と比較するための、上層電極へＡｓ（砒素）をイオン注入した場合のドーズ量と容量値の電圧依存性を示す関係図である。
【図７】本発明にかかる図５と比較するための、上層電極へＢＦ2をイオン注入した場合のドーズ量と容量値の電圧依存性を示す関係図である。
【図８−１】本発明の実施例２にかかる半導体装置の製造工程ごとの半導体基板の概略断面図（その１）である。
【図８−２】本発明の実施例２にかかる半導体装置の製造工程ごとの半導体基板の概略断面図（その２）である。
【図９】従来例により形成した容量素子の耐圧とリーク電流との関係を示す耐圧評価図である。
【図１０】本発明の半導体装置の製造方法により形成した容量素子の耐圧とリーク電流との関係を示す耐圧評価図である。
【符号の説明】
【００２８】
１．厚い絶縁膜、                                ２．シリコン基板
３．シリコン酸化膜、                            ４．１層目のポリシリコン膜
５．ゲート電極領域、                            ６．容量素子形成領域
７．レジストパターン、                          ８．容量絶縁膜
９．２層目のポリシリコン膜、                    １０．抵抗素子形成領域
１１．抵抗素子形成領域、                        １２．レジストパターン
１３．ｎ型ＭＯＳＧＥＴ形成領域、                １４．レジストパターン
１５．ｎチャネル型ＭＯＳのソース、ドレイン拡散層、１６．ｐチャネル型ＭＯＳ形成領域
１７．抵抗素子領域１１の一部領域、              １８．レジストパターン
１９．容量素子を含む領域、                      ２０．レジストパターン
２１．層間絶縁膜、                              ２２．ｎ型ＭＯＳＦＥＴの低濃度拡散層
２３．ｐ型ＭＯＳＦＥＴ形成領域、                ２４．レジストパターン
２５．ｐ型ＭＯＳＦＥＴの低濃度拡散層、          ２６．シリコン酸化膜
２７．シリコン酸化膜スペーサ、                  ２８．シリコン酸化膜
２９．レジストパターン、
３１．容量素子                                  ３２．抵抗素子
３３．ｎチャネル型ＭＯＳ                        ３４．ｐチャネル型ＭＯＳ
４０．ｐチャネル型ＭＯＳのソース、ドレイン拡散層。
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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