(57)【要約】【課題】整合回路を用いることなく、周波数特性の広帯域化と、出力パワーの効率向上及び回路のさらなる小型化を実現できる電力増幅回路を提供する。【解決手段】電力増幅回路１は、ＬＩＮＣ信号分離回路１０と、ＦＥＴ１１，１２と、寄生素子成分１３と、誘導性素子であるｊＢｓ素子と、容量性素子である−ｊＢｓ素子と、寄生素子成分１３を考慮してＦＥＴ１１，１２から合成点１８までの電気長がλ／４以下となる所定の電気長Ｌ１及び特性インピーダンスＺ１となる伝送線路１４，１６と、合成点１８と、を有している。チャイレックス合成器の設計手順により伝送線路Ｚ１，Ｌ１の特性を有するロスレス合成器を設計した後に、電力増幅回路に要求される設計上の出力特性によりサセプタンス素子を選択し、ロスレス合成器にサセプタンス素子を付与して、チャイレックス合成器５を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子から入力された高周波信号の振幅を一定、かつ、位相差を有する二つの信号に分離する分配器と、分配器で分離された二つの信号をそれぞれ増幅する増幅器と、増幅器で増幅された信号を二つの伝送線路でそれぞれ伝送し、合成点で合成する電力合成器と、合成された信号を出力する出力端子と、を有する電力増幅回路において、
電力合成器は、
増幅器及び伝送線路の寄生素子成分を補償する整合回路として第１の特性インピーダンスと第１の電気長との伝送線路を有するロスレス合成器であり、
分配器で分離された二つの信号が同相時には、増幅器から合成点までの距離を高周波信号の基本波に対してλ／４と、
分配器で分離された二つの信号が逆相時には、二つの増幅器との間の距離が高周波信号の基本波に対してλ／２と、
なる条件で算出された第２の特性インピーダンスと第２の電気長とを有し、
さらに、電力合成器は第２の特性インピーダンスと第２の電気長とを有するロスレス合成器に、予め決められた出力効率特性となるようなサセプタンス素子を付加したチャイレックス合成器であることを特徴とする電力増幅回路。
【請求項２】
請求項１に記載の電力増幅回路において、
電力合成器は、第２の特性インピーダンスと第２の電気長を有し、増幅器から高周波信号の基本波に対してλ／４の距離で合成するロスレス合成器とし、予め決められた出力効率特性となるようなサセプタンス素子に相当するオフセット長で合成点の位置をずらしたチャイレックス合成器であることを特徴とする電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
携帯電話用基地局の電力増幅回路に関し、特に高周波信号を増幅する高出力用の電力増幅回路に関する。
【背景技術】
【０００２】
高周波電力を増幅する基地局の無線装置では、高出力が求められるため高効率の線形増幅回路が要求される。高効率な線形増幅回路を実現する手段の一つとしてＬＩＮＣ（Ｌｉｎｅａｒ  Ａｍｐｌｉｆｉｃａｔｉｏｎ  ｗｉｔｈ  Ｎｏｎｌｉｎｅａｒ  Ｃｏｍｐｏｎｅｎｔｓ）方式による飽和増幅器を用いた線形増幅回路が知られている。
【０００３】
図１０は従来の電力増幅回路１００であり、ＬＩＮＣ信号分離回路１０とロスレス合成器１０１によって構成されたＬＩＮＣ方式の電力増幅回路である。図１０の電力増幅回路１００には、ＬＩＮＣ信号分離回路１０と、ＦＥＴ１１，１２と、伝送線路２３，２４とを有している。ここで、実デバイスのＦＥＴ１１，１２には寄生素子成分１３であるドレインソース間のＣ成分（Ｃｄｓ）及びワイヤのＬ成分（Ｌｗ）が存在する。このため、実デバイスでは寄生素子成分１３を補償する整合回路３１，３２が設けられている。また、整合回路３１，３２を設けることにより、ＦＥＴから合成点１８までの電気長はλ／４の奇数倍（３λ／４以上）の電気長とすることが必要となることから、伝送線路２３，２４には必要な電気長が付与されている。
【０００４】
包絡線（エンベローブ）変動を伴う変調信号Ｓinが図１０の電力増幅回路１００に入力されると、まず、ＬＩＮＣ信号分離回路１０は二つの定包絡線位相変調信号Ｓ1,Ｓ2に分解する。次に、分解されたＳ1信号はＦＥＴ１１のゲートに入力され、同様にしてＳ2信号はＦＥＴ１２のゲートに入力され、ＦＥＴ１１，１２の飽和動作によりそれぞれ増幅される。増幅されたＳ1信号とＳ2信号とは、ドレイン端から伝送線路２３，２４を介して合成点１８で合成され、合成された信号がＳoutから出力されることになる。
【０００５】
図１２は、ＬＩＮＣ信号分離回路１０から出力されたＳ1信号とＳ2信号との位相関係によって振幅が変動するＳoutの関係を示すＬＩＮＣ信号ベクトル図である。ＦＥＴ１１，１２の出力信号であるＳ1信号とＳ2信号の位相が一致している場合には全ての電力がＳoutとして出力されるが、位相が異なる場合は、Ｓoutの出力側と伝送線路側に電力が分配されることになる。
【０００６】
ここで、図１２に示す信号ｅは逆相であるから、合成点１８ではインピーダンスが０となり、合成点１８から電気長３λ／４離れたＦＥＴのドレイン端では、インピーダンスは無限大となり、信号ｅの電力消費が０となる。ただし、この時のインピーダンスは、純抵抗として無限大にはならず、信号ｅの大きさに応じて、アドミタンス成分を持つことになる。このため、電力消費が“０”とならず、効率の低下を招くという問題があった。そこで、非特許文献１には、このアドミタンス成分をキャンセルし、純抵抗成分に見せかける技術が示されている。
【０００７】
上記問題を解決するために、図１１の電力増幅回路２００は、ＬＩＮＣ信号分離回路１０で分離された信号をそれぞれ入力するＦＥＴ１１，１２の後段に誘導性素子であるｊＢｓ素子と、容量性素子である−ｊＢｓ素子と、を付加したチャイレックス（Ｃｈｉｒｅｘ）合成器２０１を有している。
【０００８】
また、特許文献１には、増幅器の効率を上げる別の回路構成としてＦ級増幅器が示されている。Ｆ級増幅器は、増幅用のＦＥＴ等の出力端に、高周波信号のうち偶数次の高周波信号に対して短絡であり、奇数次の高周波信号に対して開放となる出力整合回路を有し、投入した電力をすべて基本波の高周波電力に変換するものである。
【０００９】
【特許文献１】特開平１１−１１２２５２号公報
【非特許文献１】ＦＲＥＤＥＲＩＣＫ  Ｈ．ＲＡＡＢ，“Ｅｆｆｉｃｉｅｎｃｙ  ｏｆ  Ｏｕｔｐｈａｓｉｎｇ  ＲＦ  Ｐｏｗｅｒ−Ａｍｐｌｉｆｉｅｒ  Ｓｙｓｔｅｍｓ”ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ．  ＶＯＬ．  ＣＯＭ−３３，ＮＯ，１０  ＯＣＴＯＢＥＲ  １９８５．１０９４ページ〜１０９９ページ
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１３は、ロスレス合成器及びチャイレックス合成器において、ＦＥＴ側から見た負荷インピーダンスをスミスチャート上に示した図である。図１３（Ａ）のロスレス合成器では、αが０度から９０度までの間は負荷インピーダンスはサセプタンス成分を持ち、効率が劣化するが、αが９０度の時、各ＦＥＴから見た負荷インピーダンスが開放となり、ＦＥＴでの消費電力は“０”となる。
【００１１】
また、図１３（Ｂ）のチャイレックス合成器では、＋ｊＢｓ，−ｊＢｓがサセプタンス成分を打ち消すことによりＢｓにより決まるαでサセプタンス成分が”０”（実軸上と重なる部分）となり、この時、最大効率となる。
【００１２】
しかし、上述した電力増幅回路１００，２００では、寄生素子成分及び同相と逆相との信号を扱うため、整合回路によりＦＥＴから合成点１８までは、λ／４の奇数倍以上（３λ／４）の電気長が必要となる。ＦＥＴから合成点１８までの距離が長くなると、出力パワーの効率が低下すると共に、周波数特性の帯域が狭められることとなる。
【００１３】
このような問題を解決するため、本発明に係る電力増幅回路は、整合回路を用いることなく、周波数特性の広帯域化と、出力パワーの効率向上及び回路のさらなる小型化を実現できる電力増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
以上のような目的を達成するために、本発明に係る電力増幅回路は、入力端子から入力された高周波信号の振幅を一定、かつ、位相差を有する二つの信号に分離する分配器と、分配器で分離された二つの信号をそれぞれ増幅する増幅器と、増幅器で増幅された信号を二つの伝送線路でそれぞれ伝送し、合成点で合成する電力合成器と、合成された信号を出力する出力端子と、を有する電力増幅回路において、電力合成器は、増幅器及び伝送線路の寄生素子成分を補償する整合回路として第１の特性インピーダンスと第１の電気長との伝送線路を有するロスレス合成器であり、分配器で分離された二つの信号が同相時には、増幅器から合成点までの距離を高周波信号の基本波に対してλ／４と、分配器で分離された二つの信号が逆相時には、二つの増幅器との間の距離が高周波信号の基本波に対してλ／２と、なる条件で算出された第２の特性インピーダンスと第２の電気長とを有し、さらに、電力合成器は第２の特性インピーダンスと第２の電気長とを有するロスレス合成器に、予め決められた出力効率特性となるようなサセプタンス素子を付加したチャイレックス合成器であることを特徴とする。
【００１５】
また、本発明に係る電力増幅回路において、電力合成器は、第２の特性インピーダンスと第２の電気長を有し、増幅器から高周波信号の基本波に対してλ／４の距離で合成するロスレス合成器とし、予め決められた出力効率特性となるようなサセプタンス素子に相当するオフセット長で合成点の位置をずらしたチャイレックス合成器であることを特徴とする。
【発明の効果】
【００１６】
本発明に係る電力増幅回路を用いることにより、整合回路を用いることなく、周波数特性の広帯域化と、出力パワーの効率向上及び回路のさらなる小型化を可能とする効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態（以下実施形態という）を、図面に従って説明する。
【００１８】
（第１の実施形態）
図１は第１の実施形態に係る電力増幅回路１の構成を示している。電力増幅回路１は、ＬＩＮＣ信号分離回路１０と、ＦＥＴ１１，１２と、寄生素子成分１３と、誘導性素子であるｊＢｓ素子と、容量性素子である−ｊＢｓ素子と、寄生素子成分１３を考慮してＦＥＴ１１，１２から合成点１８までの電気長がλ／４以下となる所定の電気長Ｌ１及び特性インピーダンスＺ１である伝送線路１４，１６と、合成点１８と、を有している。
【数１】
2009213090.tif 000003
ここで、誘導性素子であるｊＢｓ素子は、例えば、３λ／８オープンスタブであり、容量性素子である−ｊＢｓ素子は、例えば、λ／８オープンスタブ等で構成されている。
【００１９】
本発明において特徴的な事項は、後述するチャイレックス合成器の設計手順により伝送線路１４，１６（Ｚ１，Ｌ１）の特性を有するロスレス合成器６を設計した後に、電力増幅回路に要求される設計上の出力特性によりサセプタンス素子を選択し、ロスレス合成器にサセプタンス素子を付与することにより、チャイレックス合成器５を設計することである。
【００２０】
図２は本発明の特徴の一つであるチャイレックス合成器の設計手順の流れを示している。以下、図２から図６を参照して設計手順の流れを示す。設計手順は、（１）ロスレス合成器６の設計を行う（ステップＳ１０）。（２）同相、逆相によるＺ１，Ｌ１を算出する（ステップＳ１２）。（３）サセプタンス素子の値を、所望の出力レベルで効率が最大となるように効率特性に基づいて選択する（ステップＳ１４）、という流れで処理する。
【００２１】
図３には、第１の実施形態に係るチャイレックス合成器の元となるロスレス合成器６を有する電力増幅回路２の構成が示されている。ロスレス合成器６が動作するには、α＝０度である同相信号時において、ＦＥＴから合成点（出力端）までがλ／４となり、かつ、α＝９０度である逆相信号時において、二つのＦＥＴ間がλ／２の条件を満たす必要がある。そこで、ロスレス合成器と見なした等価チャイレックス合成器を示す。
【００２２】
図４は同相時の等価チャイレックス合成器を示し、図５は逆相時の等価チャイレックス合成器を示している。ここでは、図４に示す同相時において、実デバイスの電気長Ｅ１とＥ２の和がλ／４となる等価チャイレックス合成器を検討し、図５に示す逆相時において、実デバイスの電気長Ｅ１，Ｅ２，Ｅ２、およびＥ１の和がλ／２となる等価チャイレックス合成器を検討し、 Ｚ１，Ｌ１を算出する。なお、図４と図５に示したｊＢｓ素子と−ｊＢｓ素子とは無視できるほど小さい素子であると仮定しているので、本回路はロスレス合成器とみなすことができる。
【００２３】
最初に図４のＦＥＴから出力端までを左辺：実デバイスと、右辺：等価回路と、してＦ行列で表すと式１が成り立つ。
【００２４】
【数２】
2009213090.tif 000004
【００２５】
同様にして図５の片側のＦＥＴから反対側のＦＥＴまでを左辺：実デバイスと、右辺：等価回路と、してＦ行列で表すと式２が成り立つ。
【００２６】
【数３】
2009213090.tif 000005
【００２７】
式１と式２により、
【００２８】
【数４】
2009213090.tif 000006
となる。この行列式を展開すると、式４，式５，式６，式７が得られる。
【００２９】
【数５】
2009213090.tif 000007
【００３０】
【数６】
2009213090.tif 000008
【００３１】
【数７】
2009213090.tif 000009
【００３２】
【数８】
2009213090.tif 000010
【００３３】
上記式４，式５，式６，式７によりＺ１，Ｌ１は式８，式９となる。
【００３４】
【数９】
2009213090.tif 000011
【００３５】
【数１０】
2009213090.tif 000012
【００３６】
以上の処理により、図２のステップＳ１２における、同相、逆相によるＺ１，Ｌ１を算出する。次に、図２のステップＳ１４において、上記処理により求めたロスレス合成器に対して、サセプタンス素子の値を選択する。
【００３７】
図６は、出力パワーに対する効率の特性を示し、図６（Ａ）はＢｓを変化させた場合の出力パワーの効率を示し、図６（Ｂ）はαに対するＢｓを変化させた出力パワーの効率の特性を示している。例えば、飽和出力パワーが５０ｄＢｍの電力増幅回路では、飽和出力パワー（バックオフ＝０ｄＢ）から約１０ｄＢ下げた線形性が良好で効率の良い出力レベルで通常使われる。つまり、バックオフとは平均出力レベルと出力飽和電力レベルの差となる。
【００３８】
電力増幅回路の設計上の要求によりバックオフを、例えば、１４ｄＢ下がったところで効率を最大にしたい場合には、図６（Ａ）よりＢｓ＝０．０３を選択することになる。そこで、図１のチャイレックス合成器５のｊＢｓ素子及び−ｊＢｓ素子に得られたＢｓを設定することにより、従来必要とされていた整合回路を省略することが可能となる。これにより、電気長の短縮を実現し、周波数特性の広帯域化及び回路の小型化が可能となる。
【００３９】
（第２の実施形態）
図７には第２の実施形態に係る電力増幅回路の構成が示されており、図８は同相時の等価チャイレックス合成器５の他の一例を示し、図９は逆相時の等価チャイレックス合成器の他の一例を示している。なお、第１の実施形態と同一の構成に関しては説明を割愛する。
【００４０】
本実施形態の特徴的なことは、図８，９に示すように、合成点の位置を第１の実施形態で用いたｊＢｓ素子及び−ｊＢｓ素子のＢｓに相当するオフセット長（Ｅoff）だけずらすことにより、Ｂｓを省略し、さらなる小型化を図ることである。
【００４１】
図７において、第１の実施形態と異なる点は、Ｂｓを省略し、伝送線路２１，２２の電気長をオフセット長だけずらしたことである。この場合、図６（Ｂ）のαを変化させた場合の効率により、Ｂｓ＝０．０３に相当するα＝７５度を選択し、オフセット長（９０−７５＝１５度）となるように伝送線路２１，２２におけるＥoffを設定することにより実現することが可能である。
【００４２】
以上、上述したように、本実施形態に係る電力増幅回路を用いることにより、整合回路を用いることなく、周波数特性の広帯域化と、出力パワーの効率向上及び回路のさらなる小型化が可能となる。
【００４３】
なお、本実施形態に係る電力増幅回路は、２〜３ＧＨｚ帯、Ｗ−ＣＤＭＡ携帯電話の基地局用の電力増幅回路に用いるものであるが、この用途に限るものではなく、その他の携帯電話、業務無線、放送機器等の各種通信機の電力増幅回路として用いることができることはいうまでもない。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る電力増幅回路の構成を示す構成図である。
【図２】本発明の第１の実施形態に係るチャイレックス合成器の設計手順の流れを示すフローチャート図である。
【図３】本発明の第１の実施形態に係るチャイレックス合成器の元となる電力増幅回路の構成を示す構成図である。
【図４】同相時の等価チャイレックス合成器を説明する説明図である。
【図５】逆相時の等価チャイレックス合成器を説明する説明図である。
【図６】出力パワーに対する効率の特性を示す特性図である。
【図７】本発明の第２の実施形態に係る電力増幅回路の構成を示す構成図である。
【図８】同相時の等価チャイレックス合成器の他の一例を説明する説明図である。
【図９】逆相時の等価チャイレックス合成器の他の一例を説明する説明図である。
【図１０】従来の電力増幅回路の構成を示す構成図である。
【図１１】従来の電力増幅回路の他の一例の構成を示す構成図である。
【図１２】ＬＩＮＣ信号ベクトル図を説明する説明図である。
【図１３】ＦＥＴ側から見た負荷インピーダンスを説明する説明図である。
【符号の説明】
【００４５】
１，２，１００，２００  電力増幅回路、５，２０１  チャイレックス合成器、６，１０１  ロスレス合成器、１０  ＬＩＮＣ信号分離回路、１１，１２  ＦＥＴ、１３  寄生素子成分、１４，１６，２１，２２，２３，２４  伝送線路、１８  合成点、３１，３２ 整合回路。
【図１】
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【図２】
2009213090.tif 000014
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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