(57)【要約】【課題】故障トレースデータの信頼性を損なうことなく、故障トレースデータを長期間保存するとともに、メンテナンスフリーを実現することが可能なメモリバックアップ装置を提供する。【解決手段】故障トレースデータを記憶する揮発性メモリ１２、揮発性メモリ１２に記憶された故障トレースデータを保存する不揮発性メモリ１５および揮発性メモリ１２の電源をバックアップする電気二重層コンデンサ１３を設け、ＣＰＵ１１は、揮発性メモリ１２に記憶された故障トレースデータを不揮発性メモリ１５に転送するのが完了する前に制御電源が遮断された場合、制御電源が次回に投入された時に、揮発性メモリ１２に記憶された故障トレースデータを不揮発性メモリ１５に再転送する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
故障トレースデータを記憶する揮発性メモリと、
前記揮発性メモリに記憶された故障トレースデータを保存する不揮発性メモリと、
前記揮発性メモリの電源をバックアップするコンデンサとを備えることを特徴とするメモリバックアップ装置。
【請求項２】
前記揮発性メモリに記憶された故障トレースデータを前記不揮発性メモリに転送するのが完了する前に制御電源が遮断された場合、前記制御電源が次回に投入された時に、前記揮発性メモリに記憶された故障トレースデータを前記不揮発性メモリに再転送することを特徴とする請求項１記載のメモリバックアップ装置。
【請求項３】
前記揮発性メモリには、前記故障トレースデータが前記揮発性メモリに正常にバックアップされているかを判別するチェックコードが書き込まれ、
前記故障トレースデータが前記揮発性メモリに正常にバックアップされている場合にのみ、前記揮発性メモリに記憶された故障トレースデータを前記不揮発性メモリに再転送することを特徴とする請求項２記載のメモリバックアップ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリバックアップ装置に関し、特に、故障発生時の波形データ、故障発生日時、故障要因などの故障トレースデータを不揮発性メモリにバックアップする方法に適用して好適なものである。
【背景技術】
【０００２】
故障診断の分野では、故障の発生原因の究明を容易にするため、故障発生時の波形データ、故障発生日時、故障要因などの故障トレースデータを揮発性メモリに記録する故障トレース機能が用いられていた。ここで、故障トレースデータを揮発性メモリに記録する方法では、制御電源が遮断されると、故障トレースデータが消失する。このため、特許文献１〜８に開示されているように、制御電源が遮断されても、故障トレースデータを保存できるようにするための方法が各種提案されている。
【０００３】
図６は、従来のメモリバックアップ装置の構成の一例を示すブロック図である。
図６において、揮発性メモリ１０２には、揮発性メモリ１０２の電源をバックアップするバックアップ電源１０３が設けられている。そして、ＣＰＵ１０１から出力された故障トレースデータは揮発性メモリ１０２に保存され、制御電源が遮断された時に、揮発性メモリ１０２の電源をバックアップ電源１０３にてバックアップすることで、故障トレースデータの消失を防止することができる。
【０００４】
図７は、従来のメモリバックアップ装置の構成のその他の例を示すブロック図である。
図７において、揮発性メモリ１１２は、スイッチ１１４を介して不揮発性メモリ１１５に接続されている。そして、ＣＰＵ１１１から出力された故障トレースデータは揮発性メモリ１１２に保存され、制御電源が遮断された時に、揮発性メモリ１１２に保存された故障トレースデータを不揮発性メモリ１１５に転送することで（あるいは不揮発性メモリ１１５に直接書き込みする）、制御電源が遮断された場合においても、故障トレースデータを不揮発性メモリ１１５に長期保存することができる。
【０００５】
【特許文献１】特開平３−９４４２号公報
【特許文献２】特開平７−９４９８０１号公報
【特許文献３】特開平３−８７９３８号公報
【特許文献４】特開昭６３−１０８４４１号公報
【特許文献５】特開２００１−７５８４２号公報
【特許文献６】特開昭６１−１５６３４０号公報
【特許文献７】特開昭６３−１１４５９４号公報
【特許文献８】特開昭６４−８１６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図６の方法では、バックアップ電源１０３としてリチウムイオン一次電池を使用すると、電池ホルダなどの付属部品を取り付ける必要があるため、衝撃や振動などの耐環境性に劣るとともに、リチウムイオン一次電池の寿命が数年であることから、メンテナンスフリーを実現することができないという問題があった。
また、図６の方法では、バックアップ電源１０３として電池の代わりにコンデンサを用いた場合、故障トレースデータの保存期間が数日〜数十日となるため、故障トレースデータを長期間保存することができなくなるという問題があった。
【０００７】
一方、図７の方法では、不揮発性メモリ１１５としてフラッシュメモリを使用すると、フラッシュメモリの書き込みには数百μ秒、消去には数秒オーダの時間がかかるため、不揮発性メモリ１１５への転送完了前に制御電源が遮断された場合（手動または制御電源の故障（一時的な電圧降下を含む））、揮発性メモリ１１２に保存された故障トレースデータが消失し、故障トレースデータの信頼性が低下するという問題があった。
そこで、本発明の目的は、故障トレースデータの信頼性を損なうことなく、故障トレースデータを長期間保存するとともに、メンテナンスフリーを実現することが可能なメモリバックアップ装置を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、請求項１記載のメモリバックアップ装置によれば、故障トレースデータを記憶する揮発性メモリと、前記揮発性メモリに記憶された故障トレースデータを保存する不揮発性メモリと、前記揮発性メモリの電源をバックアップするコンデンサとを備えることを特徴とする。
これにより、故障トレースデータを不揮発性メモリに保存することが可能となるとともに、不揮発性メモリへの転送完了前に制御電源が遮断された場合においても、揮発性メモリの電源をコンデンサにてバックアップすることができ、揮発性メモリに保存された故障トレースデータが消失するのを防止することができる。このため、故障トレースデータの信頼性を損なうことなく、故障トレースデータを長期間保存するとともに、電池を用いることなく、揮発性メモリの電源をバックアップすることができ、メンテナンスフリーを実現することが可能となる。
【０００９】
また、請求項２記載のメモリバックアップ装置によれば、前記揮発性メモリに記憶された故障トレースデータを前記不揮発性メモリに転送するのが完了する前に制御電源が遮断された場合、前記制御電源が次回に投入された時に、前記揮発性メモリに記憶された故障トレースデータを前記不揮発性メモリに再転送することを特徴とする。
これにより、不揮発性メモリへの転送完了前に制御電源が遮断された場合においても、揮発性メモリに保存された故障トレースデータを不揮発性メモリに保存することができ、
故障トレースデータを長期間保存することができる。
【００１０】
また、請求項３記載のメモリバックアップ装置によれば、前記揮発性メモリには、前記故障トレースデータが前記揮発性メモリに正常にバックアップされているかを判別するチェックコードが書き込まれ、前記故障トレースデータが前記揮発性メモリに正常にバックアップされている場合にのみ、前記揮発性メモリに記憶された故障トレースデータを前記不揮発性メモリに再転送することを特徴とする。
これにより、制御電源の遮断から再投入までに時間がかかり、コンデンサによるバックアップ期限が切れた場合においても、不備のある故障トレースデータが不揮発性メモリに保存されるのを防止することができ、故障トレースデータの信頼性を維持することができる。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、不揮発性メモリへの転送完了前に制御電源が遮断された場合においても、揮発性メモリに保存された故障トレースデータが消失するのを防止しつつ、故障トレースデータを不揮発性メモリに保存することが可能となり、故障トレースデータの信頼性を損なうことなく、故障トレースデータを長期間保存するとともに、メンテナンスフリーを実現することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係るメモリバックアップ装置について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るメモリバックアップ装置の概略構成を示すブロック図である。
図１において、メモリバックアップ装置には、故障トレースデータを記憶する揮発性メモリ１２、揮発性メモリ１２に記憶された故障トレースデータを保存する不揮発性メモリ１５および揮発性メモリ１２の電源をバックアップする電気二重層コンデンサ１３が設けられ、揮発性メモリ１２と不揮発性メモリ１５とはスイッチ１４を介して接続されている。
【００１３】
そして、ＣＰＵ１１から出力された故障トレースデータは揮発性メモリ１２に記憶され、揮発性メモリ１２に記憶された故障トレースデータは不揮発性メモリ１５に保存される。そして、ＣＰＵ１１は、揮発性メモリ１２に記憶された故障トレースデータを不揮発性メモリ１５に転送するのが完了する前に制御電源が遮断された場合、制御電源が次回に投入された時に、揮発性メモリ１２に記憶された故障トレースデータを不揮発性メモリ１５に再転送することができる。
【００１４】
ここで、揮発性メモリ１２の電源は電気二重層コンデンサ１３にてバックアップされているので、制御電源が遮断された場合においても、揮発性メモリ１２に記憶されている故障トレースデータが消失するのを防止することができ、故障トレースデータの信頼性を損なうことなく、不揮発性メモリ１５に保存することを可能として、故障トレースデータを長期間保存するとともに、電池を用いることなく、揮発性メモリ１２の電源をバックアップすることができ、メンテナンスフリーを実現することが可能となる。
【００１５】
また、ＣＰＵ１１は、故障トレースデータが揮発性メモリ１２に正常にバックアップされているかを判別するチェックコードを揮発性メモリ１２に書き込むことができる。そして、ＣＰＵ１１は、揮発性メモリ１２に書き込まれたチェックコードを参照することで、故障トレースデータが揮発性メモリ１２に正常にバックアップされているかどうかを判別し、故障トレースデータが揮発性メモリ１２に正常にバックアップされている場合にのみ、揮発性メモリ１２に記憶された故障トレースデータを不揮発性メモリ１５に再転送することができる。
これにより、制御電源の遮断から再投入までに時間がかかり、電気二重層コンデンサ１３によるバックアップ期限が切れた場合においても、不備のある故障トレースデータが不揮発性メモリ１５に保存されるのを防止することができ、故障トレースデータの信頼性を維持することができる。
【００１６】
図２は、図１のメモリバックアップ装置の具体的な構成例を示すブロック図、図３は、図２のメモリバックアップ装置のバックアップ方法を示すブロック図、図４は、図２のメモリバックアップ装置の動作の一例を示すフローチャートである。
図２において、メモリバックアップ装置には、制御データの演算を行うＣＰＵ１、故障トレースデータをリアルタイムで一時的に記憶するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２、ＳＲＡＭ２の電源をバックアップする電気二重層コンデンサ３、制御電源ＶＣＣの遮断を監視する電源監視ＩＣ４、故障トレースデータを長期間保存するフラッシュメモリ５が設けられている。
【００１７】
ここで、制御電源ＶＣＣとＧＮＤ電位との間には、ダイオード６を介して電気二重層コンデンサ３が接続されている。また、電源監視ＩＣ４にはスイッチ７が設けられ、電源監視ＩＣ４は、制御電源ＶＣＣが投入状態にある場合にはＳＲＡＭ２の電源を制御電源ＶＣＣ側に切り替え、制御電源ＶＣＣが遮断状態にある場合にはＳＲＡＭ２の電源を電気二重層コンデンサ３側に切り替えることができる。
【００１８】
また、図３に示すように、ＳＲＡＭ２には、故障トレースデータを書き込むリングバッファ２ａ、リングバッファ２ａ上の書き込み位置を示すリングバッファポインタ２ｂ、故障トレース状態を示す故障トレース領域２ｃおよび故障トレースデータがＳＲＡＭ２に正常にバックアップされているかを判別するチェックコードを書き込むチェックコード領域２ｄが設けられている。また、フラッシュメモリ５には、故障発生時の波形データ、故障発生日時、故障要因などの故障トレースデータを書き込む領域５ａが設けられている。
【００１９】
そして、図４において、制御電源ＶＣＣが投入されると（ステップＳ１）、前回の故障トレースデータについてフラッシュメモリ５への保存が完了している場合には（ステップＳ２）、ＣＰＵ１は、次回の故障トレース対象の波形データをＳＲＡＭ２のリングバッファ２ａ上に順次書き込む（ステップＳ３）。
そして、ＣＰＵ１は、故障が発生したことを検知すると（ステップＳ４）、トレーストリガを発生させ、ＳＲＡＭ２の故障トレース領域２ｃに書き込むとともに、図３のディレイ要素Ｐ１にて所定時間だけ遅延させることで（ステップＳ５）、ディレイトリガを発生させる。そして、ＣＰＵ１は、ディレイトリガを検出すると（ステップＳ６）、リングバッファ２ａ上への波形データの書き込みを停止し（ステップＳ７）、ＳＲＡＭ２への故障トレースデータの書き込みを完了させる（ステップＳ８）。この時、故障トレース対象の波形データとして、故障発生時刻の前後の所定期間のデータをＳＲＡＭ２に記憶させることができる。
【００２０】
次に、ＣＰＵ１は、フラッシュメモリ５への書き込みを行うために、フラッシュメモリ５上のデータを消去する（ステップＳ９）。次に、ＣＰＵ１は、ＳＲＡＭ２に記憶された故障トレースデータをフラッシュメモリ５に転送し（ステップＳ１０）、故障トレースデータのフラッシュメモリ５への保存を完了させる（ステップＳ１１）。そして、ＣＰＵ１は、故障リセット後、故障トレースを再開し（ステップＳ１２）、次回の故障トレース対象の波形データをＳＲＡＭ２のリングバッファ２ａ上に順次書き込む。
【００２１】
一方、前回の故障トレースデータについてフラッシュメモリ５への保存が完了していない場合には（ステップＳ２）、ＳＲＡＭ２に記憶された故障トレースデータをフラッシュメモリ５に転送することで（ステップＳ１０）、故障トレースデータのフラッシュメモリ５への保存を完了させる（ステップＳ１１）。
ここで、電気二重層コンデンサ３にてＳＲＡＭ２の電源をバックアップすることで、ステップＳ２〜Ｓ１２の処理中に制御電源ＶＣＣが遮断された場合においても（ステップＳ１３）、ＳＲＡＭ２に記憶されている故障トレースデータが消失するのを防止することができ、故障トレースデータの信頼性を損なうことなく、故障トレースデータをフラッシュメモリ５に保存することができる。
【００２２】
図５は、図２のメモリバックアップ装置の動作のその他の例を示すフローチャートである。
図５において、前回の故障トレースデータについてフラッシュメモリ５への保存が完了している場合には（ステップＳ２）、ＣＰＵ１は、ＣＰＵ１の初期化時に図３の初期化処理Ｐ２を実行し、故障トレースデータがＳＲＡＭ２に正常にバックアップされているかを判別するチェックコードをチェックコード領域２ｄに書き込んだ後（ステップＳ１５）、図４の処理と同様の処理を行う。
【００２３】
一方、前回の故障トレースデータについてフラッシュメモリ５への保存が完了していない場合には（ステップＳ２）、図３のチェックコード領域２ｄに書き込まれたチェックコードを参照することで、バックアップ状態判別Ｐ３を実行し、故障トレースデータがＳＲＡＭ２に正常にバックアップされているかを判別する（ステップＳ１４）。そして、ＣＰＵ１は、故障トレースデータがＳＲＡＭ２に正常にバックアップされている場合にのみ、ＳＲＡＭ２に記憶された故障トレースデータをフラッシュメモリ５に転送することで（ステップＳ１０）、故障トレースデータのフラッシュメモリ５への保存を完了させる（ステップＳ１１）。
【００２４】
すなわち、ＣＰＵ１は、制御電源ＶＣＣの投入後に、図３のチェックコード領域２ｄに書き込まれたチェックコードを読み出す。そして、初期化処理Ｐ２において書き込まれていた所定のチェックコードと比較し、全て一致した場合に故障トレースデータがＳＲＡＭ２に正常にバックアップされていると判断し、ＳＲＡＭ２に記憶された故障トレースデータをフラッシュメモリ５に転送する。
【００２５】
一方、ＣＰＵ１は、全てのチェックコードが一致しない場合には、故障トレースデータがＳＲＡＭ２に正常にバックアップされていないと判断し、図３のチェックコード領域２ｄに所定のチェックコードを書き込んで初期化し、故障トレースを再開する。
これにより、制御電源ＶＣＣの遮断から再投入までに時間がかかり、電気二重層コンデンサ３によるバックアップ期限が切れた場合においても、不備のある故障トレースデータがフラッシュメモリ５に保存されるのを防止することができ、故障トレースデータの信頼性を維持することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係るメモリバックアップ装置の概略構成を示すブロック図である。
【図２】図１のメモリバックアップ装置の具体的な構成例を示すブロック図である。
【図３】図２のメモリバックアップ装置のバックアップ方法を示すブロック図である。
【図４】図２のメモリバックアップ装置の動作の一例を示すフローチャートである。
【図５】図２のメモリバックアップ装置の動作のその他の例を示すフローチャートである。
【図６】従来のメモリバックアップ装置の構成の一例を示すブロック図である。
【図７】従来のメモリバックアップ装置の構成のその他の例を示すブロック図である。
【符号の説明】
【００２７】
１、１１  ＣＰＵ
２  ＳＲＡＭ
３、１３  電気二重層コンデンサ
４  電源監視ＩＣ
５  フラッシュメモリ
６  ダイオード
１２  揮発性メモリ
７、１４  スイッチ
１５  不揮発性メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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