(57)【要約】【課題】簡易な構成で各制御モジュール間の同期を取ることが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００は、ＤＵＴに対して処理を実行させて得られたデータを保存レジスタ１３５、１４５に記憶し、制御モジュール１４０内で監視ライン１２１を介したオープンコレクタ出力を一定期間ローレベルとし、マスタ制御モジュール１３０内でオープンコレクタ出力をローレベルとした時点で制御モジュール１４０内での制限を解除する。各制御モジュール１４０の全てにおいてオープンコレクタ出力のローレベルと、ＣＰＵ１３３からの割り込み信号を検出すると、マスタ制御モジュール１３０内でのデータの読み出しの制限を解除してデータを収集し制御端末１１０に出力する。【選択図】図１
2009025138.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象に対して処理を実行するマスタ制御モジュールおよび複数の制御モジュールと、
前記複数の制御モジュールに設けられ、前記被試験対象に対する処理の実行によって得られたデータを記憶する保存レジスタと、
前記保存レジスタにデータが記憶されたことに応じて、前記保存レジスタからのデータの読み出しを制限するライン制限手段と、
前記マスタ制御モジュールに設けられ、前記複数の制御モジュールの全てにおいて前記ライン制限手段によりデータの読み出しが制限されたことを検出して前記ライン制限手段によるデータの読み出しの制限を解除する制限解除手段と、
前記マスタ制御モジュールに設けられ、前記制限解除手段により制限が解除されたことに応じて、前記保存レジスタからデータを読み出すデータ読出手段とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象に対して処理を実行するマスタ制御モジュールおよび複数の制御モジュールと、
前記マスタ制御モジュールと前記複数の制御モジュールとの間を接続する監視ラインと、
前記複数の制御モジュールに設けられ、前記被試験対象に対する処理の実行によって得られたデータを記憶する保存レジスタと、
前記保存レジスタにデータが記憶されたことに応じて、前記保存レジスタからの前記監視ラインを介したデータの読み出しを制限するライン制限手段と、
前記マスタ制御モジュールに設けられ、前記複数の制御モジュールの全てにおいて前記ライン制限手段によりデータの読み出しが制限されたことを検出する制限検出手段と、
前記制限検出手段により検出されたことに応じて、前記ライン制限手段によるデータの読み出しの制限を解除する制限解除手段と、
前記マスタ制御モジュールに設けられ、前記制限解除手段により制限が解除されたことに応じて、前記保存レジスタから前記監視ラインを介してデータを読み出すデータ読出手段とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記制限検出手段は、
前記マスタ制御モジュールに設けられ、前記複数の制御モジュールの全てにおいて前記ライン制限手段によりデータの読み出しが制限されると共に前記マスタ制御モジュールで前記被試験対象に対する処理の実行によってデータが得られたことを検出することを特徴とする半導体試験装置。
【請求項４】
請求項２または３に記載の半導体試験装置において、
前記ライン制限手段は、前記保存レジスタにデータが記憶されたことに応じて、前記複数の制御モジュールと前記監視ラインとに接続された接続端子のオープンコレクタ出力をローレベルとし、
前記制限解除手段は、前記制限検出手段により検出されたことに応じて、前記接続端子のオープンコレクタ出力をハイレベルとすることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス等の被試験対象に対して処理を行う制御モジュールを備えた半導体試験装置に係り、特に、各制御モジュールで処理を実行することによって得られたデータを収集する回路構成に関するものである。
【背景技術】
【０００２】
従来、半導体デバイス等の被試験対象（以下、ＤＵＴと称する。）に対して試験を行う半導体試験装置では、複数のＤＵＴに対応して複数の制御モジュールを備えており、これら複数の制御モジュールがそれぞれＤＵＴに対して個別に処理（信号の送受等）を実行している。複数の制御モジュールは、制御端末から与えられる同一の命令を制御用バスを介してそれぞれ受け取り、同一の処理を実行して、その処理の結果等を含むデータを取得している。
【０００３】
そして、複数の制御モジュールのうちの特定の制御モジュールがマスタ制御モジュールとなり、このマスタ制御モジュールが他の制御モジュールから制御用バスを介してデータを収集し、統計処理や試験結果の判定等に用いている。
【０００４】
以下の特許文献１に記載されたコンピュータシステムの割り込み制御方式は、複数の割り込み信号をシリアルデータに変換して、シリアルデータバスを介して転送するシリアル割り込み転送方式である。割り込みエンコードコントローラ（ＩＥＮＣ）が複数の割り込み信号をエンコードしてシリアルデータに変換し、転送を行った後、割り込みデコードコントローラ（ＩＤＥＣ）がこのシリアルデータを元の複数の割り込み信号に変換してＰＩＣに与える。このような方式により、例えば１６本の割り込み信号を数本の最小限の信号線により、割り込み要求元からＰＩＣに転送することを実現している（例えば、特許文献１参照。）。
【０００５】
また、従来の半導体試験装置では、以下のようにして各制御モジュールから制御用バスを介してデータを読み出して収集していた。図３は、従来の半導体試験装置２００の構成を示す説明図である。この半導体試験装置２００では、ＤＵＴに対して処理を実行するための命令を出力する制御端末２１０と、マスタ制御モジュール２３０および複数の制御モジュール２４０とが制御用バス２２０を介してデータや命令の入出力が可能に接続されている。制御端末２１０から出力された命令は、制御用バス２２０を介してマスタ制御モジュール２３０および複数の制御モジュール２４０内に設けられたバス制御回路２３１，２４１で受け取られ、ＣＰＵ２３３，２４３への命令であるか否かが判定される。
【０００６】
その結果、ＣＰＵ２３３，２４３への命令である場合には、ＣＰＵ２３３，２４３が送受信回路２３２，２４２を介して命令を入力して内容を解析する。ＣＰＵ２３３，２４３は、内部実行回路２３４，２４４を制御して、マスタ制御モジュール２３０および複数の制御モジュール２４０がそれぞれ個別に接続されているＤＵＴに対して、命令の内容に従った処理を実行する。また、制御端末２１０から出力された各命令は、送受信回路２３２，２４２で順次記憶される。
【０００７】
そして、マスタ制御モジュール２３０および複数の制御モジュール２４０では、処理を実行した結果として得られた測定データ等のデータが保存レジスタ２３５，２４５に記憶される。
【０００８】
マスタ制御モジュール２３０および複数の制御モジュール２４０の全体で処理が実行されると、マスタ制御モジュール２３０が各制御モジュール２４０の保存レジスタ２４５からデータを読み出して収集する。データの収集が終了すると、マスタ制御モジュール２３０は、制御用バス２２０を介して制御端末２１０に命令の実行が終了したことを通知し、収集した全データが制御端末２１０によって読み出される。
【０００９】
【特許文献１】特開平９−９７１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来技術における半導体試験装置２００では、以下のような問題があった。即ち、マスタ制御モジュール２３０および複数の制御モジュール２４０には、制御端末２１０から制御用バス２２０を介して同一の命令が出力されて命令に従った処理が実行されているため、同一のタイミングで一斉に処理が行われていることを前提としている。このため、マスタ制御モジュール２３０および複数の制御モジュール２４０の間で同期をとって改めてタイミングを合わせるための処理を行っていない。
【００１１】
複数あるうちの１つの制御モジュール２４０だけに処理の途中で他の処理を追加した場合、そこでは内部実行回路２３４，２４４を制御して処理を実行する必要があるが、その他の制御モジュール２４０では処理を行わないため、その間の待ち時間を入れてＣＰＵのファームウェア（Ｆｉｒｍｗａｒｅ）を作成する必要が生じる。このため、各制御モジュール２４０間の状況や実行時間を考慮に入れてファームウェアを作成しなければならないという問題があった。
【００１２】
また、ある１つの制御モジュール２４０に他の処理が追加されると、その他の制御モジュール２４０には冗長な待ち時間が追加されるため、全体の処理時間の短縮を図ることができない。たとえ他の処理が追加されなくても、各制御モジュール２４０での動作時間や処理時間、制御端末２１０やＤＵＴとの間の配線長による遅延の影響でデータが得られるまでの時間にばらつきが生じた場合には、マスタ制御モジュール２３０で収集するときに、実際には処理が終了していない制御モジュール２４０が存在しており、完全なデータ収集が行えない等の問題が生じる。
【００１３】
そこで本発明は、簡易な構成で各制御モジュール間の同期を取ることが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象に対して処理を実行するマスタ制御モジュールおよび複数の制御モジュールと、前記複数の制御モジュールに設けられ、前記被試験対象に対する処理の実行によって得られたデータを記憶する保存レジスタと、前記保存レジスタにデータが記憶されたことに応じて、前記保存レジスタからのデータの読み出しを制限するライン制限手段と、前記マスタ制御モジュールに設けられ、前記複数の制御モジュールの全てにおいて前記ライン制限手段によりデータの読み出しが制限されたことを検出して前記ライン制限手段によるデータの読み出しの制限を解除する制限解除手段と、前記マスタ制御モジュールに設けられ、前記制限解除手段により制限が解除されたことに応じて、前記保存レジスタからデータを読み出すデータ読出手段とを備えたことを特徴とする。
【００１５】
このような構成により、被試験対象に対する処理の実行が終了してデータが保存レジスタに記憶された時点でデータの読み出しを制限しておき、複数の制御モジュールの全てにおいて制限されたことを検出した時点で制限を解除してデータを収集するので、簡易な構成で各制御モジュールの間で同期を取って適切に全データを収集することができる。
【００１６】
また、本発明に係る他の半導体試験装置は、被試験対象に対して処理を実行するマスタ制御モジュールおよび複数の制御モジュールと、前記マスタ制御モジュールと前記複数の制御モジュールとの間を接続する監視ラインと、前記複数の制御モジュールに設けられ、前記被試験対象に対する処理の実行によって得られたデータを記憶する保存レジスタと、前記保存レジスタにデータが記憶されたことに応じて、前記保存レジスタからの前記監視ラインを介したデータの読み出しを制限するライン制限手段と、前記マスタ制御モジュールに設けられ、前記複数の制御モジュールの全てにおいて前記ライン制限手段によりデータの読み出しが制限されたことを検出する制限検出手段と、前記制限検出手段により検出されたことに応じて、前記ライン制限手段によるデータの読み出しの制限を解除する制限解除手段と、前記マスタ制御モジュールに設けられ、前記制限解除手段により制限が解除されたことに応じて、前記保存レジスタから前記監視ラインを介してデータを読み出すデータ読出手段とを備えたことを特徴とする。
【００１７】
上述の半導体試験装置において、前記制限検出手段は、前記マスタ制御モジュールに設けられ、前記複数の制御モジュールの全てにおいて前記ライン制限手段によりデータの読み出しが制限されると共に前記マスタ制御モジュールで前記被試験対象に対する処理の実行によってデータが得られたことを検出しても良い。
【００１８】
上述の半導体試験装置において、前記ライン制限手段は、前記保存レジスタにデータが記憶されたことに応じて、前記複数の制御モジュールと前記監視ラインとに接続された接続端子のオープンコレクタ出力をローレベルとし、前記制限解除手段は、前記制限検出手段により検出されたことに応じて、前記接続端子のオープンコレクタ出力をハイレベルとしても良い。
【発明の効果】
【００１９】
本発明に係る半導体試験装置によれば、簡易な構成で各制御モジュール間の同期を取ることが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、一実施形態としての半導体試験装置１００の構成例を示した説明図である。
【００２１】
半導体試験装置１００は、ＤＵＴに対して処理を実行するための命令を出力する制御端末１１０と、テストヘッド等に取り付けられたＤＵＴに対してそれぞれ個別に接続され、制御端末１１０から出力された命令に従って直接処理を実行するマスタ制御モジュール１３０および複数（例えば８個）の制御モジュール１４０とを備えている。なお制御モジュール１４０の個数は特に限定しない。
【００２２】
そして、制御端末１１０とマスタ制御モジュール１３０、複数の制御モジュール１４０とは、命令やデータの入出力が可能な制御用バス１２０を介して接続されている。また、マスタ制御モジュール１３０と複数の制御モジュール１４０のそれぞれは、各制御モジュール１４０毎の監視ライン１２１を介して個別に接続されている。
【００２３】
マスタ制御モジュール１３０は、制御用バス１２０を介してデータや命令を入出力するバス制御回路１３１を備えている。バス制御回路１３１は、制御端末１１０から出力された命令を制御用バス１２０を介して受け取り、これがＣＰＵ１３３への命令であるか否かを判定する。その結果、ＣＰＵ１３３への命令である場合には、受け取った命令を送受信回路１３２を介してＣＰＵ１３３に対して出力する。
【００２４】
マスタ制御モジュール１３０は、制御端末１１０から出力された命令を順次記憶する送受信回路１３２と、送受信回路１３２を介して入力される命令を解析するＣＰＵ１３３を備えている。
【００２５】
すなわちＣＰＵ１３３は、送受信回路１３２を介してバス制御回路１３１から出力された命令を入力して内容を解析し、内部実行回路１３４を制御してマスタ制御モジュール１３０が個別に接続されているＤＵＴに対して命令の内容に従った処理を実行させる。ＣＰＵ１３３は、内部実行回路１３４が処理を実行して得られたデータを保存レジスタ１３５が記憶したことに応じて、同期処理回路１３６内の割込回路１３６ａに割り込み（Ｉｎｔｅｒｒｕｐｔ）信号を出力する。
【００２６】
また、ＣＰＵ１３３は、割込回路１３６ａから例えば１ビットのＡＣ（Ａｃｋｎｏｗｌｅｄｇｅ）信号が出力されたことに応じて、各制御モジュール１４０内の保存レジスタ１４５に記憶されたデータを監視ライン１２１を介して読み出し収集する処理を行う。このため、ＣＰＵ１３３は、データ読出手段としての機能を有する。
【００２７】
マスタ制御モジュール１３０に装備された内部実行回路１３４は、マスタ制御モジュール１３０が個別に接続されているＤＵＴに対して命令の内容に従った処理を実行するものである。また保存レジスタ１３５は、ＤＵＴに対する処理の実行によって得られた測定データ等のデータを記憶するものである。同期処理回路１３６は、マスタ制御モジュール１３０と複数の制御モジュール１４０との間で同期を取るための処理を行う機能を有するものである。
【００２８】
同期処理回路１３６は、複数の制御モジュール１４０の全てにおいてデータの読み出しが制限されると共に、ＣＰＵ１３３から割り込み信号が出力されたことを検出する割込回路１３６ａを備えている。
【００２９】
この割込回路１３６ａは、制御モジュール１４０においてオープンコレクタ出力のローレベルを監視回路１３６ｂにより検出する。割込回路１３６ａは、オープンコレクタ出力のローレベルを検出すると制限回路１３６ｃによりマスタ制御モジュール１３０内で監視ライン１２１を介したデータの読み出しを制限する。
【００３０】
また割込回路１３６ａは、複数の制御モジュール１４０の全てにおいてオープンコレクタ出力のローレベルを検出し、ＣＰＵ１３３からの割り込み信号を検出すると、制限回路１３６ｃによるマスタ制御モジュール１３０内でのデータの読み出しの制限を解除し、ＣＰＵ１３３にＡＣ信号を出力する処理を行う。
【００３１】
同期処理回路１３６は、監視ライン１２１に接続され制御モジュール１４０で監視ライン１２１を介したデータの読み出しが制限されたことを検出する監視回路１３６ｂを備えている。
【００３２】
この監視回路１３６ｂは、監視ライン１２１を監視し、監視ライン１２１が接続された制御モジュール１４０でデータの読み出しが制限されてオープンコレクタ出力がローレベルになったことを検出する。監視回路１３６ｂは、オープンコレクタ出力のローレベルを検出すると割込回路１３６ａに検出したことを示す信号を出力する。このように監視回路１３６ｂは、制限検出手段としての機能を有する。
【００３３】
同期処理回路１３６は、マスタ制御モジュール１３０内で監視ライン１２１を介したデータの読み出しを制限する制限回路１３６ｃを備えている。制限回路１３６ｃは、監視回路１３６ｂがオープンコレクタ出力のローレベルを検出したことに応じて、マスタ制御モジュール１３０内で監視ライン１２１を介したオープンコレクタ出力をローレベルとする。
【００３４】
また、制限回路１３６ｃは、割込回路１３６ａが複数の制御モジュール１４０の全てにおいてオープンコレクタ出力のローレベルを検出し、ＣＰＵ１３３からの割り込み信号を検出したことに応じて、マスタ制御モジュール１３０内での全ての監視ライン１２１を介したオープンコレクタ出力をハイレベルとしてネゲート（開放）する処理を行う。このため、制限回路１３６ｃは、制限解除手段としての機能を有する。
【００３５】
監視回路１３６ｂと制限回路１３６ｃは、各制御モジュール１４０毎に個別に接続されたそれぞれの監視ライン１２１に対応して複数設けられている。
【００３６】
制御モジュール１４０は、バス制御回路１４１、送受信回路１４２，ＣＰＵ１４３、内部実行回路１４４、保存レジスタ１４５、同期処理回路１４６を備えている。これらバス制御回路１４１、送受信回路１４２，ＣＰＵ１４３、内部実行回路１４４、保存レジスタ１４５は、マスタ制御モジュール１３０内のバス制御回路１３１、送受信回路１３２、ＣＰＵ１３３、内部実行回路１３４、保存レジスタ１３５と同様の構成や機能を有しており、重複した説明を省略する。
【００３７】
同期処理回路１４６は、ＣＰＵ１４３から割り込み信号が出力されたことを検出する割込回路１４６ａを備えている。割込回路１４６ａは、ＣＰＵ１４３からの割り込み信号を検出すると、制限回路１４６ｃにより監視ライン１２１を介したデータの読み出しを制限する。
【００３８】
同期処理回路１４６は、マスタ制御モジュール１３０内の監視回路１３６ｂによりデータの読み出しが制限されたことを示す信号を出力する監視回路１４６ｂを備えている。監視回路１４６ｂは、制限回路１４６ｃがデータの読み出しを制限したことに応じて、マスタ制御モジュール１３０内の監視回路１３６ｂにデータの読み出しが制限されたことを示す信号を出力する。
【００３９】
同期処理回路１４６は、保存レジスタ１４５からのデータの読み出しを一定期間制限する制限回路１４６ｃを備えている。制限回路１４６ｃは、割込回路１４６ａがＣＰＵ１４３からの割り込み信号を検出したことに応じて、データの読み出しを制限し監視ライン１２１と接続された接続端子のオープンコレクタ出力を一定期間ローレベルとする。ここで、一定期間とは、例えば制限回路１４６ｃがオープンコレクタ出力をローレベルとしてから、制限回路１３６ｃによってマスタ制御モジュール１３０内でオープンコレクタ出力がローレベルとされるまでの期間である。このため、制限回路１４６ｃと制限回路１３６ｃは、読出制限手段、ライン制限手段としての機能を有する。
【００４０】
続いて、本実施の形態における半導体試験装置１００の動作について図２に示すフローチャートを用いて説明する。まず、テストヘッドに複数のＤＵＴが取り付けられ、各ＤＵＴに対してマスタ制御モジュール１３０および制御モジュール１４０のそれぞれが接続され動作が開始されると、制御端末１１０から制御用バス１２０を介してマスタ制御モジュール１３０および各制御モジュール１４０に命令が出力される。
【００４１】
ステップＳ２０１：マスタ制御モジュール１３０および各制御モジュール１４０は、バス制御回路１３１，１４１により制御端末１１０から出力された命令を受け取り、この命令がＣＰＵ１３３，１４３への命令であるか否かを判定し、ＣＰＵ１３３，１４３への命令である場合には送受信回路１３２，１４２を介してＣＰＵ１３３，１４３に通知する。
【００４２】
ステップＳ２０２：ＣＰＵ１３３，１４３は、バス制御回路１３１，１４１から通知された命令を入力し、この命令の内容を解析する。ＣＰＵ１３３，１４３は、内部実行回路１３４，１４４を制御し、マスタ制御モジュール１３０および各制御モジュール１４０がそれぞれ個別に接続されているＤＵＴに対し、命令の内容に従った処理（例えば直流電圧や直流電流の印加測定処理等）を実行させる。
【００４３】
ステップＳ２０３：ＣＰＵ１３３，１４３は、ステップＳ２０２で内部実行回路１３４，１４４を制御して処理を実行した結果として得られた測定データを保存レジスタ１３５，１４５に記憶させる。
【００４４】
ステップＳ２０４：ＣＰＵ１４３は、ステップＳ２０３で保存レジスタ１４５にデータを記憶させたことに応じて割り込み信号を割込回路１４６ａに出力する。
【００４５】
そして、割込回路１４６ａは、ＣＰＵ１４３からの割り込み信号を検出すると、制限回路１４６ｃを用いて制御モジュール１４０内で監視ライン１２１を介したデータの読み出しを制限し、接続端子のオープンコレクタ出力を一定期間ローレベルとする。
【００４６】
またこのとき、マスタ制御モジュール１３０内の割込回路１３６ａは、監視回路１３６ｂを用いて監視ライン１２１を監視し、制御モジュール１４０においてオープンコレクタ出力のローレベルを検出する。これを検出すると、割込回路１３６ａは、制限回路１３６ｃを用いてマスタ制御モジュール１３０内で監視ライン１２１を介したデータの読み出しを制限し、監視ライン１２１を介したオープンコレクタ出力をローレベルとする。この時点で制御モジュール１４０内でのデータの読み出しの制限が解除される。
【００４７】
ステップＳ２０５：割込回路１３６ａは、監視回路１３６ｂを用いて監視ライン１２１を監視し、各制御モジュール１４０の全てにおいてオープンコレクタ出力のローレベルを検出したか否かを判定する。その結果、ローレベルを検出していない場合には（ステップＳ２０５のＮＯ）、所定期間待機処理を行い（ステップＳ２０９）、再度同じ判定を行う。
【００４８】
ステップＳ２０６：監視回路１３６ｂにてローレベルを検出した場合には（ステップＳ２０５のＹＥＳ）、割込回路１３６ａは、ＣＰＵ１３３からの割り込み信号を検出したか否かを判定する。未だ割り込み信号を検出していない場合には（ステップＳ２０６のＮＯ）、所定期間待機処理を行い（ステップＳ２１０）、再度同じ判定を行う。
【００４９】
ステップＳ２０７：割込回路１３６ａにて割り込み信号を検出した場合には（ステップＳ２０６のＹＥＳ）、割込回路１３６ａは、制限回路１３６ｃを用いてマスタ制御モジュール１３０内での全ての監視ライン１２１を介したオープンコレクタ出力をハイレベルとしてネゲート（開放）する。また、これに応じて割込回路１３６ａによりＣＰＵ１３３にＡＣ信号を出力する。
【００５０】
ステップＳ２０８：ＣＰＵ１３３は、ステップＳ２０７で割込回路１３６ａからＡＣ信号が出力されたことに応じて、各制御モジュール１４０内の保存レジスタ１４５に記憶されたデータを制御用バス１２０を介して読み出し収集する。
【００５１】
また、ＣＰＵ１３３は、この収集した全データとマスタ制御モジュール１３０内の保存レジスタ１３５に記憶させたデータを制御用バス１２０を介して制御端末１１０に出力する。
【００５２】
以上のように、本実施の形態における半導体試験装置１００では、制御モジュール１３０，１４０の同期をとるために大規模な構成を設けることなく、簡易な構成でマスタ制御モジュール１３０および各制御モジュール１４０の間で同期を取って適切に全データを収集することができる。
【００５３】
また、マスタ制御モジュール１３０では制限回路１３６ｃが、マスタ制御モジュール１３０内でのデータの読み出しの制限を全て同時に解除してネゲートするので、これをトリガとしてマスタ制御モジュール１３０および各制御モジュール１４０で同期を取り、同時に処理を開始することが可能となる。これにより、各制御モジュール１４０での動作時間や処理時間にばらつきが生じた場合でも、マスタ制御モジュール１３０および各制御モジュール１４０の間で待ち時間を入れてファームウェアを作成する必要がなく、確実に同期を取ることができる。
【００５４】
同期処理回路１３６，１４６は、ＦＰＧＡ等のプログラマブルロジックデバイスを用いて構成することができる。この場合、各制御モジュール１４０間の調停等の複雑な処理を必要とせずにマスタ制御モジュール１３０および各制御モジュール１４０の間の信号を読み取り、半導体試験装置１００の起動時にロジックデバイスとしての機能を用いて上述の各回路を構築することができる。またＦＰＧＡ等を用いる場合であっても、同期処理回路１３６，１４６での小さな回路構成が追加されるだけであるため、制御モジュール１４０が増加しても回路規模を大きくせずに同期を取ることができる。
【００５５】
〔他の実施の形態〕
上述の実施の形態において、各制御モジュール１４０内で監視ライン１２１を介したデータの読み出しを制限するために、制限回路１４６ｃを用いて接続端子のオープンコレクタ出力をローレベルとしたが、これに限られず各制御モジュール１４０からの監視ライン１２１を介したデータの読み出しを制限できれば他の構成を用いても良い。
【００５６】
上述の実施の形態において、マスタ制御モジュール１３０内で各制御モジュール１４０毎の監視ラン１２１を介した読み出しの制限を解除することによって、各制御モジュール１４０で同期をとるだけでなく、各制御モジュール１４０毎に処理開始タイミングの個別制御を行うことも可能である。
【００５７】
また、上述の実施の形態において、マスタ制御モジュール１３０と複数の制御モジュール１４０のそれぞれは、監視ライン１２１を介して個別に接続されているが、例えば１本の監視ライン１２１を共通に用いて命令やデータの入出力を行うことによって、より簡易な構成でマスタ制御モジュール１３０から各制御モジュール１４０全ての間で同期を取ることも可能である。
【図面の簡単な説明】
【００５８】
【図１】本実施形態の半導体試験装置の構成を示す説明図である。
【図２】本実施形態の半導体試験装置の動作を示すフローチャートである。
【図３】従来技術における半導体試験装置の構成を示す説明図である。
【符号の説明】
【００５９】
１００，２００    半導体試験装置
１１０，２１０    制御端末
１２０，２２０    制御用バス
１２１    監視ライン
１３０，２３０    マスタ制御モジュール
１３３，１４３，２３３    ＣＰＵ
１３６，１４６    同期処理回路
１３６ａ，１４６ａ    割込回路
１３６ｂ，１４６ｂ    監視回路
１３６ｃ，１４６ｃ    制限回路
１４０，２４０    制御モジュール
【図１】
2009025138.tif 000003
【図２】
2009025138.tif 000004
【図３】
2009025138.tif 000005