(57)【要約】【課題】微小電気機械装置の特性向上を図る。【解決手段】微小電気機械装置を、半導体層(1)と、前記半導体層の上部に形成された空洞(15a)と、前記空洞上に形成されたゲート電極(17)と、前記空洞の下部に位置する前記半導体層中に形成された複数のソース、ドレイン対(13sa,13da等）と、を有し、前記ゲート電極は、前半導体層方向に可動に構成され、前記複数のソース、ドレイン対間は、それぞれ独立してソース、ドレイン間電流を測定可能に構成され、前記複数のソース、ドレイン対のいずれか１つを選択し、選択されたソース領域およびドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出するように構成する。かかる構成によれば、複数のソース、ドレイン対のうち、ゲート電極に加わる力に対するソース、ドレイン対間に流れる電流特性が線形的なものを選択することができ、検出精度の向上を図ることができる。【選択図】図１２
2009122032.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上部に形成された空洞と、
前記空洞上に形成されたゲート電極と、
前記空洞の下部に位置する前記半導体層中に形成された複数のソース、ドレイン対と、
を有し、
前記ゲート電極は、前記半導体層方向に可動に構成され、
前記複数のソース、ドレイン対間は、それぞれ独立してソース、ドレイン間電流を測定可能に構成され、
前記複数のソース、ドレイン対のいずれか１つを選択し、選択されたソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出することを特徴とする微小電気機械装置。
【請求項２】
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された空洞と、
前記空洞上に形成されたゲート電極と、
前記空洞の下部に位置する前記半導体層中に形成された複数のソース、ドレイン対と、
を有し、
前記ゲート電極は、前記半導体層方向に可動に構成され、
前記複数のソース、ドレイン対間は、それぞれ独立してソース、ドレイン間電流を測定可能に構成され、
前記複数のソース、ドレイン対のいずれか１つを選択し、選択されたソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出することを特徴とする微小電気機械装置。
【請求項３】
前記複数のソース、ドレイン対は、第１および第２のソース、ドレイン対を有し、前記第１のソース、ドレイン対は、前記空洞の第１の領域に配置され、前記第２のソース、ドレイン対は、前記空洞の前記第１の領域より外側に位置する第２の領域に配置されることを特徴とする請求項１又は２記載の微小電気機械装置。
【請求項４】
前記検出は、
前記ゲート電極に加わる力が、第１範囲にある場合に前記第１のソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出し、
前記ゲート電極に加わる力が、前記第１範囲より大きい第２範囲にある場合に前記第２のソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出することを特徴とする請求項３記載の微小電気機械装置。
【請求項５】
前記第１範囲は、前記ゲート電極に加わる力に対する前記第１のソース、ドレイン対間に流れる電流特性が線形的な第１部に対応し、
前記第２範囲は、前記ゲート電極に加わる力に対する前記第２のソース、ドレイン対間に流れる電流特性が線形的な第２部に対応することを特徴とする請求項４記載の微小電気機械装置。
【請求項６】
前記第１部は、前記ゲート電極に加わる力に対する前記第１のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが小さく線形的な領域であり、
前記第２部は、前記ゲート電極に加わる力に対する前記第２のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが小さく線形的な領域であることを特徴とする請求項５記載の微小電気機械装置。
【請求項７】
前記第１部は、前記ゲート電極に加わる力に対する前記第１のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが大きく線形的な領域であり、
前記第２部は、前記ゲート電極に加わる力に対する前記第２のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが大きく線形的な領域であることを特徴とする請求項５記載の微小電気機械装置。
【請求項８】
前記複数のソース、ドレイン対は、
第１方向に延在する幹線と当該幹線から前記第１方向と交差する第２方向に延在し、間隔を置いて配置された複数の支線とを有する共通ソース領域と、
前記共通ソース領域の支線間に配置された複数のドレイン領域と、
を有することを特徴とする請求項１乃至７のいずれか一項記載の微小電気機械装置。
【請求項９】
前記半導体層の上部に前記空洞を囲む第１絶縁膜を有することを特徴とする請求項１乃至８のいずれか一項記載の微小電気機械装置。
【請求項１０】
前記ゲート電極は、前記空洞に至る貫通孔を有することを特徴とする請求項１乃至９のいずれか一項記載の微小電気機械装置。
【請求項１１】
前記ゲート電極上に第２絶縁膜よりなる保護膜を有することを特徴とする請求項１乃至１０のいずれか一項記載の微小電気機械装置。
【請求項１２】
半導体層の第１領域に形成された微小機械センサと、
前記半導体層の第２領域に形成された半導体素子と、を有する半導体装置であって、
請求項１乃至１１のいずれか一項記載の微小電気機械装置を前記微小機械センサとして有することを特徴とする半導体装置。
【請求項１３】
前記半導体素子は、前記微小機械センサの周辺回路を構成し、
前記周辺回路は、
複数のソース、ドレイン対の各検出範囲を記憶した記憶部と、
前記複数のソース、ドレイン対のうち少なくとも１つのソース、ドレイン対間に流れる電流と、前記各検出範囲とを比較し、
前記複数のソース、ドレイン対のうちいずれか１つのソース、ドレイン対を選択し、
前記選択されたソース、ドレイン対間に流れる電流を出力する制御回路とを有することを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小電気機械装置および半導体装置に関するものである。
【背景技術】
【０００２】
半導体の微細加工技術を駆使して作製された微小な部品から構成される電気機械システム（MEMS：Micro Electro Mechanical System）の技術を用いたセンサの開発・応用が注目されている。
【０００３】
例えば、上記センサとしては、圧力センサや加速度センサ等があり、２つの電極間の静電容量の変化により圧力等を測定する技術が採用されている（例えば、下記特許文献１参照）。
【０００４】
この他、下記特許文献２および非特許文献１に記載のように、ＦＥＴ（Field Effect Transistor）を用いたセンサも開発されつつある。
【特許文献１】特開２００６−１２６１８２号
【特許文献２】特開２００７−７１８４６号公報
【非特許文献１】S. Buschnakowski, et. al., "Development and Characterization of a High Aspect Ratio Vertical FET Sensor for Motion Detection", Tranceducers2003, pp. 1391-1394 (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、ＭＥＭＳ技術を用いた各種センサの更なる微細化・高性能化を検討している。
【０００６】
しかしながら、上記静電容量の変化を利用したセンサにおいては、センサに接続される配線の寄生容量により感度が低下する、又は、感度向上のために、電極の面積が大きく（例えば、３００〜５００μｍ角程度と）成らざるを得ないという問題がある。
【０００７】
これに対し、ＦＥＴを利用する場合には、ＦＥＴの信号増幅機能により、小型化・高感度化が可能である。
【０００８】
しかしながら、上記特許文献２および非特許文献１に記載の技術においては、その立体的構造が複雑であり、製造プロセスも複雑で長くなるという問題がある。
【０００９】
さらに、センサの検知精度、例えば、リニアリティの向上が求められる。加えて、検出範囲の拡大や検出感度の向上が求められる。
【００１０】
そこで、本発明に係る具体的態様は、微小電気機械装置の特性向上を図ることを目的とする。また、半導体素子と微小電気機械を混載した半導体装置の高性能化を図ることを目的とする。
【課題を解決するための手段】
【００１１】
（１）本発明に係る微小電気機械装置は、半導体層と、前記半導体層の上部に形成された空洞と、前記空洞上に形成されたゲート電極と、前記空洞の下部に位置する前記半導体層中に形成された複数のソース、ドレイン対と、を有し、前記ゲート電極は、前記半導体層方向に可動に構成され、前記複数のソース、ドレイン対間は、それぞれ独立してソース、ドレイン間電流を測定可能に構成され、前記複数のソース、ドレイン対のいずれか１つを選択し、選択されたソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出する。
【００１２】
かかる構成によれば、複数のソース、ドレイン対のうち、ゲート電極に加わる力に対するソース、ドレイン対間に流れる電流特性が線形的なものを選択することができ、検出精度の向上を図ることができる。すなわち、多数の感度の異なる微小センサを１チップに混載したことに相当し、従来の広範囲測定のため感度の異なる複数のセンサを使用する場合と比較して、抜本的な小型化を可能としている。
【００１３】
（２）本発明に係る微小電気機械装置は、半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された空洞と、前記空洞上に形成されたゲート電極と、前記空洞の下部に位置する前記半導体層中に形成された複数のソース、ドレイン対と、を有し、前記ゲート電極は、前記半導体層方向に可動に構成され、前記複数のソース、ドレイン対間は、それぞれ独立してソース、ドレイン間電流を測定可能に構成され、前記複数のソース、ドレイン対のいずれか１つを選択し、選択されたソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出する。
【００１４】
かかる構成によれば、ゲート電極とゲート絶縁膜との接触面積によりゲート電極上に加わる力を検出することができる。さらに、複数のソース、ドレイン対のうち、ゲート電極に加わる力に対するソース、ドレイン対間に流れる電流特性が線形的なものを選択することができ、検出精度の向上を図ることができる。
【００１５】
前記複数のソース、ドレイン対は、第１および第２のソース、ドレイン対を有し、前記第１のソース、ドレイン対は、前記空洞の第１の領域に対応して配置され、前記第２のソース、ドレイン対は、前記空洞の前記第１の領域より外側に位置する第２の領域に配置される。このように、ソース、ドレイン対を異なる箇所に配置することで、電流特性を異ならせることができ、検出精度の向上を図ることができる。すなわち、多数の感度の異なる微小センサを１チップに混載したことに相当し、従来の広範囲測定のため感度の異なる複数のセンサを使用する場合と比較して、抜本的な小型化を可能としている。
【００１６】
前記検出は、前記ゲート電極に加わる力が、第１範囲にある場合に前記第１のソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出し、前記ゲート電極に加わる力が、前記第１範囲より大きい第２範囲にある場合に前記第２のソース、ドレイン対間に流れる電流により、前記ゲート電極上に加わる力を検出する。このように、空洞のより外側に位置するソース、ドレイン対で、より高圧側の範囲の力（圧力）の検出を行うことで、検出精度の向上を図ることができる。
【００１７】
前記第１範囲は、前記ゲート電極に加わる力に対する前記第１のソース、ドレイン対間に流れる電流特性が線形的な第１部に対応し、前記第２範囲は、前記ゲート電極に加わる力に対する前記第２のソース、ドレイン対間に流れる電流特性が線形的な第２部に対応する。このように、検出範囲に応じて複数のソース、ドレイン対の線形的な電流特性部を選択でき、検出精度の向上を図ることができる。
【００１８】
前記第１部は、前記ゲート電極に加わる力に対する前記第１のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが小さく線形的な領域であり、前記第２部は、前記ゲート電極に加わる力に対する前記第２のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが小さく線形的な領域である。このように、傾きの小さい線形領域を用いることで検出範囲を向上させることができる。
【００１９】
前記第１部は、前記ゲート電極に加わる力に対する前記第１のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが大きく線形的な領域であり、前記第２部は、前記ゲート電極に加わる力に対する前記第２のソース、ドレイン対間に流れる電流特性のうち、比較的傾きが大きく線形的な領域である。このように、傾きの大きい線形領域を用いることで検出感度を向上させることができる。
【００２０】
前記複数のソース、ドレイン対は、第１方向に延在する幹線と当該幹線から前記第１方向と交差する第２方向に延在し、間隔を置いて配置された複数の支線とを有する共通ソース領域と、前記共通ソース領域の支線間に配置された複数のドレイン領域と、を有する。かかる構成によれば、複数のソース、ドレイン対を効率良く配置することができる。
【００２１】
前記半導体層の上部に前記空洞を囲む第１絶縁膜を有する。かかる構成によれば、第１絶縁膜により空洞が区画され、さらに、第１絶縁膜の膜厚分の空洞高さを確保することができる。
【００２２】
前記ゲート電極は、前記空洞に至る貫通孔を有する。このように、ゲート電極に貫通孔を有していてもよい。
【００２３】
前記ゲート電極上に第２絶縁膜よりなる保護膜を有する。かかる構成によれば、空洞を封止でき、また、ゲート電極の劣化を低減することができる。
【００２４】
（３）本発明に係る半導体装置は、半導体層の第１領域に形成された微小機械センサと、前記半導体層の第２領域に形成された半導体素子と、を有する半導体装置であって、上記微小電気機械装置を前記微小機械センサとして有する。上記微小電気機械装置は、擬似ＦＥＴ構造であるため、同一半導体層上に半導体素子を容易に混載することができる。よって、半導体装置の小型化、高性能化を図ることができる。
【００２５】
前記半導体素子は、前記微小機械センサの周辺回路を構成し、前記周辺回路は、複数のソース、ドレイン対の各検出範囲を記憶した記憶部と、前記ゲート電極に加わる力に対し、前記複数のソース、ドレイン対のうち少なくとも１つのソース、ドレイン対間に流れる電流と、前記各検出範囲とを比較し、前記複数のソース、ドレイン対のうちいずれか１つのソース、ドレイン対を選択し、前記選択されたソース、ドレイン対間に流れる電流を出力する制御回路とを有する。このように、微小機械センサの制御回路を同一装置内に混載することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
＜実施の形態１＞
（ＭＥＭＳセンサの構成）
図１は、本実施の形態のＭＥＭＳセンサ（圧力センサ、微小電気機械装置）の構成を模式的に示す断面図および平面図である。
【００２７】
図１（Ａ）に示すように、本実施の形態のＭＥＭＳセンサは、ゲート電極（ゲート電極板、ダイアフラム）１７、ゲート絶縁膜１９およびソース、ドレイン電極１３を有する。ここで、ゲート絶縁膜１９とゲート電極１７との間には、キャビティ（空洞、空間、凹部、ゲート電極の可動空間）１５ａが配置されている。このキャビティは、絶縁膜１５で囲まれている。なお、ゲート絶縁膜１９は後述するように、キャビティ１５ａの下部のみに配置してもよい。
【００２８】
上記ゲート電極１７に圧力Ｐ１が加わるとゲート電極１７が撓み、ゲート絶縁膜１９と接触する。接触面積は、例えば図１（Ｂ）のＴＡ１である。この際、ソース、ドレイン領域１３間（チャネル領域）に電流（ドレイン電流）が流れ、ゲート電極１７に圧力が加わったことを検知することができる。
【００２９】
また、図１（Ｃ）に示すように、ゲート電極１７に加わる圧力Ｐ２が小さい場合（Ｐ２＜Ｐ１の場合）、ゲート電極１７とゲート絶縁膜１９との接触面積ＴＡ２（＜ＴＡ１）が小さくなり（図１（Ｂ）参照）、ソース、ドレイン間に流れる電流量が低下する。
【００３０】
このように、本実施の形態によれば、ゲート電極１７とゲート絶縁膜１９との接触面積によりゲート電極１７に加わる圧力を検出することができる。より具体的には、当該接触面積と重なるチャネル領域に流れる電流によりゲート電極１７に加わる圧力を検出することができる。なお、このように電流の流れるチャネル領域が可変のトランジスタは、面積変調型トランジスタと言える。
【００３１】
（ＭＥＭＳセンサの製法）
次いで、図２〜図９を参照しながら、本実施の形態のＭＥＭＳセンサの製造方法について説明するとともに、その構成をより明確にする。図２〜図９は、本実施の形態のＭＥＭＳセンサの製造方法を示す断面図又は平面図である。断面図は、平面図のＡ−Ａ断面に対応する。
【００３２】
図２（Ａ）に示すように、半導体基板１として例えばシリコン基板を準備する。ここでは、半導体基板１を用いたが、例えば、半導体膜が形成されたガラス基板やＳＯＩ（Silicon on quartz）基板などを用いてもよい。要は、その表面に半導体層を有する基板を用いればよい。
【００３３】
次いで、半導体基板１上の素子領域（素子形成領域、センサ部）Ｅ−Ｒに熱酸化のマスク膜（図示せず）を形成する。例えば窒化シリコン膜をＣＶＤ（化学気相成長、Chemical Vapor Deposition）法で堆積し、略矩形状、例えば、１０〜５０μｍ角にパターニングする。即ち、窒化シリコン膜上に、フォトレジスト膜を形成し、露光・現像（フォトリソグラフィ）することにより略矩形状のフォトレジスト膜を形成する。次いで、フォトレジスト膜をマスクに、窒化シリコン膜をエッチングする。次いで、残存するフォトレジスト膜を除去する。このフォトレジスト膜の形成から除去までの一連の工程をパターニングという。
【００３４】
次いで、窒化シリコン膜をマスクに、熱酸化することにより素子分離膜１１として例えばＬＯＣＯＳ（Local Oxidation of Silicon）膜を３００ｎｍ形成する（図２（Ｂ））。この後、窒化シリコン膜をエッチングにより除去し、素子領域Ｅ−Ｒの半導体基板１の表面を露出させる（図２（Ｃ））。なお、素子分離膜１１としてトレンチ分離膜（ＳＴＩ：Shallow Trench Isolation技術）を用いてもよい。
【００３５】
次いで、図３（Ａ）に示すように、素子領域Ｅ−Ｒの半導体基板１中に、ソース、ドレイン領域１３を形成する。所定の形状（例えば、図３（Ｂ）のＥ−Ｒ内の白抜きの部分のようなジグザグ形状）のフォトレジスト膜を形成し、当該膜をマスクとして半導体基板１中に不純物（リン又はホウ素など）を注入する。次いで、フォトレジスト膜を除去し、アニール（熱処理）を行い、不純物を拡散させ、また、活性化させる。
【００３６】
ここで、図３（Ｂ）に示すように、ソース、ドレイン領域１３は、一対の櫛歯形状である。即ち、ソース領域およびドレイン領域１３は、それぞれ、Ｘ方向に延在する幹線と当該幹線からＹ方向に延在し、間隔（３ｄ）を置いて配置された複数の支線（歯部）とで構成される。また、これらの支線が間隔（ｄ）を置いて交互に配置される。支線の幅および間隔は、例えば、０．５μｍ程度である。この支線間が主なチャネル領域となる。なお、ソース、ドレイン領域１３の形状は、櫛歯形状に限られず、種々の変形が可能である。但し、上記櫛歯形状によれば、チャネル領域を長く素子領域Ｅ−Ｒの全面に引き回すことができ、ＦＥＴの増幅率を大きくすることができる（例えば、図３（Ｂ）のＥ−Ｒ内の白抜きの部分参照）。
【００３７】
次いで、図４に示すように、素子領域Ｅ−Ｒおよび素子分離膜１１上に絶縁膜（犠牲層）１５として例えば酸化シリコン膜をＣＶＤ法で１００ｎｍ程度堆積する。後述するように、絶縁膜１５の厚さがキャビティ１５ａの高さとなる。よって、ゲート電極（１７）材料の物性（ヤング率など）や大きさ、膜厚などを勘案し、絶縁膜の厚さを適宜調整することで、容易にセンサ特性を調整することができる。
【００３８】
次いで、絶縁膜１５上に導電性膜１７として例えばリンなどの不純物をドープした多結晶シリコン膜をＣＶＤ法で２００ｎｍ程度堆積する。この導電性膜１７がゲート電極となる。なお、多結晶シリコン膜の他、タングステン、タンタル、モリブデンなどの高融点金属やチタン、コバルト、ニッケル等の電極材料、若しくはこれらの複合膜又は化合物膜（例えば、シリサイド膜など）を用いてもよい。
【００３９】
次いで、図５（Ａ）に示すように、素子領域Ｅ−Ｒの導電性膜１７をパターニングすることにより下層の絶縁膜１５を露出する貫通孔（ホール）１７ａを形成する。即ち、複数の孔を有するフォトレジスト膜をマスクに、導電性膜１７を絶縁膜１５が露出するまでエッチングする。エッチングは、例えば、フッ化水素酸又はフッ化水素ベーパーにより行う。ここでは、図５（Ｂ）に示すように、一定の間隔をおいてアレイ状に貫通孔１７ａを形成している。
【００４０】
次いで、図６に示すように、貫通孔１７ａを介して絶縁膜１５を下層の半導体基板（ソース、ドレイン領域１３）１が露出するまでエッチングすることにより、導電性膜１７の下部にキャビティ１５ａを形成する。なお、このキャビティ１５ａの周囲には、絶縁膜１５が残存する。言い換えれば、キャビティ１５ａは絶縁膜１５で囲まれる（区画される）。また、キャビティ１５ａの大きさ（容量）は、絶縁膜１５の厚さおよび貫通孔１７ａの数および形成位置により制御することができる。また、貫通孔１７ａによりゲート電極１７の撓みによる内部応力を緩和できる。
【００４１】
次いで、図７に示すように、半導体基板１に酸化雰囲気で熱処理を施すことにより、キャビティ１５ａの底部から露出した半導体基板１の表面に熱酸化膜（この場合、酸化シリコン膜）１９を形成する。この熱酸化膜（酸化シリコン膜）１９がゲート絶縁膜となる。なお、図示していないが、この熱処理により導電性膜１７の裏面（キャビティ１７ａ側の面）も若干熱酸化される。熱酸化膜としては、酸化シリコン膜の他、酸窒化シリコン膜を用いても良い。この場合、酸化窒素（ＮＯ、Ｎ2Ｏ）雰囲気で熱処理を施す。
【００４２】
次いで、図８に示すように、導電性膜１７上に保護膜２１として例えば窒化シリコン膜を減圧下で形成し、キャビティ１５ａを真空封止する。この窒化シリコン膜は、例えば、高密度プラズマ（ＨＤＰ：High-Density Plasma）−ＣＶＤ法で２００ｎｍ程度形成する。この際、等方性の堆積成分が多くなる成膜方法を用いることが好ましい。等方的に成膜される場合、導電性膜１７の貫通孔１７ａの上部の角部において、庇状に成膜が進行し、初期の段階で貫通孔１７ａの上部が埋まる。よって、貫通孔１７ａを介してキャビティ１５ａ内に、保護膜２１が侵入し難く、ＦＥＴ特性を制御しやすくなる。
【００４３】
この保護膜２１としては、窒化シリコン膜の他、酸化シリコン膜などの絶縁膜を用いることができる。このように、絶縁膜を形成することで、キャビティ１５ａ内を封止でき、また、導電性膜１７の劣化（酸化など）を低減することができる。さらに、窒化シリコン膜と多結晶シリコン膜を積層した場合、膜応力が相殺される。即ち、各膜の内部における引張り力や圧縮力が逆方向に働くため、積層膜の内部応力を緩和することができる。よって、膜の反りや割れなどを低減することができる。次いで、図示を省略するが、保護膜２１およびその下層の導電性膜（ゲート電極）１７を所望の形状（例えば、１センサ毎）にパターニングする。
【００４４】
次いで、図９（Ａ）に示すように、保護膜２１上に層間絶縁膜２３として酸化シリコン膜を形成し、さらに、その上部に最上層保護膜（パッシベーション膜）２５として窒化シリコン膜を堆積する。なお、当該層間絶縁膜２３中において、ソース、ドレイン領域１３やゲート電極１７と接続される配線を適宜形成してもよい。この際、配線は、後述の開口部２７を避けてレイアウトする。
【００４５】
次いで、図９（Ｂ）に示すように、層間絶縁膜２３および最上層保護膜２５をパターニングすることにより、素子領域Ｅ−Ｒ上に開口部（外部圧力導入口）２７を形成し、保護膜２１を露出させる。
【００４６】
以上の工程により、本実施の形態のＭＥＭＳセンサが略完成する。
【００４７】
このように、本実施の形態によれば、ゲート電極１７とゲート絶縁膜１９との間にキャビティ（空洞）１５ａを設け、ゲート電極１７の撓みを利用して、一時的にＦＥＴ構造を作ることができる。よって、ＦＥＴの動作により、ゲート電極１７の撓みの有無、もしくは撓みの程度を検知することができる。即ち、ゲート電極１７に加わる圧力などを測定することができ、センサとして機能させることができる。
【００４８】
この際、ゲート電極１７は、ゲート絶縁膜１９に接触すれば良いので、キャビティの深さを浅くすることが可能である。また、ソース、ドレイン電極１３は、半導体分野（例えばＣＭＯＳ：Complementary Metal-Oxide Semiconductorプロセス）の最先端微細加工技術を用いることが可能であり、更なる微細化が可能であり、小型化、高感度化が可能である。
【００４９】
また、ゲート電極１７がゲート絶縁膜１９と接触することにより動作するので、機械的信頼性を高くできる。例えば、高圧が加わった場合にも、ゲート絶縁膜１９と接触することで、ゲート電極１７が保護され、壊れ難くなる。
【００５０】
また、素子領域Ｅ−Ｒの大きさを変えるだけで容易に検知範囲を調整することができる。例えば、素子領域Ｅ−Ｒが小さければ、高圧でなければ、ゲート電極１７とゲート絶縁膜１９とが接触せず、高圧対応のセンサとなる。また、ゲート電極１７の厚さやキャビティ１５ａの高さ（絶縁膜１５の膜厚）を変えることでも、検知範囲を調整することができる。
【００５１】
また、ＦＥＴの電流増幅効果を利用できるため、圧力の変化に対応する電流の変化を大きくでき、従来の静電容量を利用したセンサ（例えば、３００〜５００μｍ角）より、小型化が可能であり、感度も良好となる。
【００５２】
また、上記の通り、従来のＦＥＴを用いたセンサより、構造および製造工程が簡易であり、簡易な構成で、高性能な装置を提供できる。また、スループットの向上を図ることができる。
【００５３】
なお、上記実施の形態においては、図８に示すように、導電性膜１７上に保護膜２１として例えば窒化シリコン膜を形成したが、図１０に示すように、例えば、Ｔａ（タンタル）やＺｒ（ジルコニウム）などの金属膜２０をスパッタリング法で堆積した後、その上部に、保護膜２１として例えば窒化シリコン膜を形成してもよい。図１０は、本実施の形態のＭＥＭＳセンサの他の製造方法を示す断面図である。
【００５４】
金属膜２０のスパッタリングにおいては、等方性の堆積成分が多く、導電性膜１７の貫通孔１７ａが初期の段階で埋まり易い。また、キャビティ１５ａ内を減圧状態に封止した後、キャビティ１５ａの内部に残存する不純物ガス（例えば、酸素など）と金属膜２０とが反応し、キャビティ１５ａ内部の真空度を向上させることができる。
【００５５】
なお、図１０に示すＭＥＭＳセンサについて、上記金属膜２０以外の構成は前述のセンサと同様である。また、その製造方法も、上記金属膜の形成工程以外は、前述のセンサと同様である。
【００５６】
また、上記実施の形態のＭＥＭＳセンサは、擬似ＦＥＴ構造を有するため、半導体素子と容易に混載できる。即ち、同一の半導体チップ上に作りこむことができる。例えば、センサ形成領域Ｒ１にＭＥＭＳセンサを形成し、半導体素子形成領域Ｒ２にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成してもよい。このようなＭＩＳＦＥＴは、例えば、センサを駆動する周辺回路（駆動回路）として利用することができる。周辺回路には、例えば、センサの温度補正のための回路等がある。
【００５７】
図１１にＭＩＳＦＥＴの一例を示す。図１１においては、半導体基板１上に、２つのトランジスタが配置されている。これらのトランジスタは、例えば、次のように形成する。半導体基板１上にゲート絶縁膜３９を介してゲート電極３７を形成し、その両側に、不純物を注入することによりソース、ドレイン領域３３を形成する。次いで、ゲート電極３７上に層間絶縁膜４１を形成し、ソース、ドレイン領域上の層間絶縁膜４１をエッチングすることによりコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１内を含む層間絶縁膜４１上に導電性膜を堆積し、パターニングすることにより、第１層配線Ｍ１および接続部ＰＬ１を形成する。この後、第１層配線Ｍ１上に、層間絶縁膜および配線等の形成工程を繰り返すことにより、さらに多層の配線を形成してもよい。さらに、最上層には、最上層保護膜を形成する。上記層間絶縁膜および最上層保護膜は、図８の層間絶縁膜２３および最上層保護膜２５と対応する。
【００５８】
例えば、ＭＩＳＦＥＴと微小電気機械センサのゲート電極を、同一材料より構成することで、装置構成が簡略化でき、その製造も容易となる。例えば、導電性膜としてリンドープの多結晶シリコン膜をセンサ形成領域Ｒ１およびＭＥＭＳセンサに形成し、それぞれ、パターニングすることにより、ＭＥＭＳセンサのゲート電極１７と、ＭＩＳＦＥＴのゲート電極３７を形成してもよい。
【００５９】
なお、上記例においては、ＭＥＭＳセンサのゲート電極１７と、ＭＩＳＦＥＴのゲート電極３７を同一材料で形成したが、例えば、ＭＩＳＦＥＴの第１層配線Ｍ１とＭＥＭＳセンサのゲート電極１７とを同一材料で形成してもよい。
【００６０】
このように、半導体素子と上記ＭＥＭＳセンサを１チップ内に混載することにより半導体装置の小型化、高性能化を図ることができる。また、上記周辺回路の他、各種メモリ（ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ）やマイコンなどを混載することで、システムを構築でき、装置の更なる多機能化を図ることができる。
【００６１】
また、ＭＥＭＳセンサの構成部位と、半導体素子等の構成部材とを共通化することにより製造工程の簡略化を図ることができる。
【００６２】
例えば、このようなＭＥＭＳセンサ（半導体装置）は圧力センサとして自動車のタイヤの空気圧のモニタや、エンジンの吸排気のモニタなどに用いることができる。したがって、小型で、高精度なモニタが可能となる。なお、上記センサが車載用に限られず各種機器に搭載可能であることは言うまでもない。
【００６３】
また、圧力センサの他、振動センサや加速度センサにも応用できる。さらに、例えば、ゲート電極の質量や支持点又は形状等を適宜調整することでこれらのセンサの精度を向上することができる。
＜実施の形態２＞
実施の形態１においては、図３等を参照しながら説明したように、ソース、ドレイン領域１３を、一対の櫛歯形状とし、チャネル幅の大きい１つのＦＥＴとしたが、ドレイン領域を分割し、複数のＦＥＴを設けてもよい。
【００６４】
図１２は、本実施の形態のＭＥＭＳセンサを示す平面図および断面図である。なお、ソース、ドレイン領域１３の形状以外は、実施の形態１と同じである。このソース、ドレイン領域の形状について詳細に説明する。なお、本実施の形態においては、複数のＦＥＴのそれぞれに対応し、ソース、ドレイン領域を有するため、１つのＦＥＴに対応するソース、ドレイン領域をソース、ドレイン対（ソース、ドレイン領域対）とし、例えば、１３ｓａ、１３ｄａと表示する。
【００６５】
図１２に示すように、本実施の形態のＭＥＭＳセンサは、共通ソース領域１３Ｃｓと複数のドレイン領域（１３ｄａ、１３ｄｂ、１３ｄｃ、１３ｄｂｂ、１３ｄｃｃ）を有する。共通ソース領域１３Ｃｓは、櫛歯形状である。なお、図１２（Ｂ）に示す断面図は、素子領域Ｅ−ＲのＸ方向に延在する中心線ＣＬｘ部の断面に対応する。また、ＴＡ１は、ゲート電極１７に圧力Ｐ１が加わった場合のゲート電極１７とゲート絶縁膜１９との接触面積を示す。
【００６６】
共通ソース領域１３Ｃｓは、Ｘ方向に延在する幹線と、当該幹線からＹ方向に延在し、間隔を置いて配置された複数の支線（ここでは、５本の支線、１３ｓａ、１３ｓｂ、１３ｓｃ、１３ｓｂｂ、１３ｓｃｃ）とで構成される。支線の幅は、ｄである。これらの支線の間隔は、３ｄである。
【００６７】
一方、複数のドレイン電極（１３ｄａ、１３ｄｂ、１３ｄｃ、１３ｄｂｂ、１３ｄｃｃ）は、それぞれ、Ｙ方向に延在するライン状に形成され、上記共通ソース領域の支線（１３ｓｂｂ、１３ｓａ、１３ｓｂ、１３ｓｃ、１３ｓｃｃ）間の略中央に配置されている。なお、ドレイン領域１３ｄｃｃは、素子領域Ｅ−Ｒの最外に位置する。ドレイン電極の幅はｄである。よって、ドレイン電極と共通ソース領域の支線は、間隔ｄを置いて対向することとなる。
【００６８】
このように、ドレイン領域（１３ｄａ〜１３ｄｃ等）を分割し、独立して設けたので、素子領域Ｅ−Ｒ上に複数のＦＥＴ（擬似ＦＥＴ）が存在することとなる。このＦＥＴを図中左からＴｃ、Ｔｂ、Ｔａ、Ｔｂｂ、Ｔｃｃとする。ＦＥＴＴｃのソース、ドレイン対は、１３ｓｃ、１３ｄｃであり、ＦＥＴＴｂのソース、ドレイン対は、１３ｓｂ、１３ｄｂ、ＦＥＴＴａのソース、ドレイン対は、１３ｓａ、１３ｄａ、ＦＥＴＴｂｂのソース、ドレイン対は、１３ｓｂｂ、１３ｄｂｂ、ＦＥＴＴｃｃのソース、ドレイン対は、１３ｓｃｃ、１３ｄｃｃである。
【００６９】
ここで、ＦＥＴＴａは、素子領域Ｅ−Ｒの略中央に位置し、ＦＥＴＴｂは、素子領域Ｅ−Ｒのより外側に位置し、ＦＥＴＴｃは、素子領域Ｅ−Ｒのさらに外側に位置する。言い換えれば、ソース、ドレイン対（１３ｓａ、１３ｄａ）は、素子領域Ｅ−Ｒの略中央に位置し、ソース、ドレイン対（１３ｓｂ、１３ｄｂ）は、素子領域Ｅ−Ｒのより外側に位置し、ソース、ドレイン対（１３ｓｃ、１３ｄｃ）は、素子領域Ｅ−Ｒのさらに外側に位置する。ＦＥＴｂｂ、ＦＥＴｃｃ、ソース、ドレイン領域（１３ｓｂｂ、１３ｄｂｂ、１３ｓｃｃ、１３ｄｃｃ）についても同様である。
【００７０】
次いで、各ＦＥＴＴａ、Ｔｂ、Ｔｃの圧力に対するドレイン電流特性を説明する。図１３は、本実施の形態のＭＥＭＳセンサの圧力に対するドレイン電流特性を示すグラフである。ゲート電極１７材料をシリコン（Ｓｉ）、ヤング率を１６０ＧＰａとし、各ＦＥＴについて、圧力（Pressure：Ｐａ）に対するドレイン電流（Drain Current：a.ｕ．）をシュミュレートした。
【００７１】
グラフ（ａ）は、ＦＥＴＴａの場合、グラフ（ｂ）は、ＦＥＴＴｂの場合、グラフ（ｃ）は、ＦＥＴＴｃの場合を示す。
【００７２】
ＦＥＴＴａは、素子領域Ｅ−Ｒの略中央部に位置するため、低圧側で急速にドレイン電流が上昇する。次いで、ＦＥＴＴｂ、Ｔｃの順に、ドレイン電流が流れ出す。ここで、各グラフにおいて、立ち上がり初期においてその傾きは大きいが、例えば、グラフ（ａ）においては、圧力Ｐｒ１近傍からその傾きが小さく、また、直線的に変化している。グラフ（ｂ）および（ｃ）においても、圧力Ｐｒ２、Ｐｒ３を介して同じ傾向がある。このように、各ＦＥＴは、素子領域Ｅ−Ｒの外側に位置する（中心部から離間する）にしたがって、線形性に優れた範囲が、高圧側にシフトする。
【００７３】
よって、圧力Ｐｒ１〜Ｐｒ２の範囲（ＲＡ１）においては、グラフ（ａ）により、また、より高圧側の圧力Ｐｒ２〜Ｐｒ３の範囲（ＲＡ２）においては、グラフ（ｂ）により、さらに高圧側の圧力Ｐｒ３〜Ｐｒ４の範囲（ＲＡ３）においては、グラフ（ｃ）により、ゲート電極１７に加わる圧力を検出する。即ち、上記範囲における合成グラフ（ｄ）を用いて、圧力を演算することが可能となる。その結果、幅広いレンジにおいて、簡易な演算で高精度の出力が可能となる。
【００７４】
次いで、具体的な圧力検出方法の一例について説明する。図１４は、本実施の形態のＭＥＭＳセンサの制御回路の一例を示すブロック図である。
【００７５】
例えば、ＦＥＴＴａ〜Ｔｃの出力（ソース、ドレイン対間電流）は、Ａ／Ｄ変換回路１０１によりデジタル信号に変換され、制御回路１０３に入力される。ＲＯＭ（記憶部）１０５には、各ＦＥＴＴａ〜Ｔｃの検知範囲としてＰｒ１〜Ｐｒ２、Ｐｒ２〜Ｐｒ３、Ｐｒ３〜Ｐｒ４が記憶されている。
【００７６】
ゲート電極１７に圧力が加わった際、例えば、ＦＥＴＴａ〜Ｔｃの少なくとも１つの出力データを１次検出データとして、制御回路１０３に入力し、Ｐｒ１〜Ｐｒ４の値と比較する。次いで、当該一次検出データを検知範囲に有するＦＥＴを選択し、当該ＦＥＴの出力データを検出データとして出力（ｏｕｔ）する。なお、一次検出データとして、各ＦＥＴの出力データの演算（平均値）などを用いてもよい。また、グラフ（ａ）においては、圧力Ｐｒ２以上部のグラフの記載を省略しているが、グラフの傾きの変化が微小であるだけで、ＦＥＴＴａにおいても、高圧領域の一次検出は可能である。グラフ（ｂ）、（ｃ）についても同じである。
【００７７】
このように、検知範囲の最適なＦＥＴを選択することによって、幅広いレンジにおいて、簡易な演算で高精度の出力が可能となる。
【００７８】
なお、上記検出においては、各ＦＥＴの電流特性おいて、傾きが小さく、また、直線的に変化している範囲（Ｐｒ１〜Ｐｒ２、Ｐｒ２〜Ｐｒ３、Ｐｒ３〜Ｐｒ４）を利用したが、各グラフ（ａ）〜（ｃ）の立ち上がり初期（直線的に変化しているが、傾きが大きい範囲）を利用してもよい。図１５は、本実施の形態のＭＥＭＳセンサの他の動作方法（検出方法）を示す図である。グラフ（ａ）〜（ｃ）は、前述のものと同じである。
【００７９】
本検出においては、ＰｒＬ１〜ＰｒＬ４の範囲において圧力を検出する。具体的に、圧力ＰｒＬ１〜ＰｒＬ２の範囲（ＲＡＬ１）においては、グラフ（ａ）により、また、より高圧側の圧力ＰｒＬ２〜ＰｒＬ３の範囲（ＲＡＬ２）においては、グラフ（ｂ）により、さらに高圧側の圧力ＰｒＬ３〜ＰｒＬ４の範囲（ＲＡＬ３）においては、グラフ（ｃ）により、ゲート電極１７に加わる圧力を検出する。
【００８０】
この場合も線形領域を利用しているため、簡易な演算での出力が可能となる。また、検知範囲は狭くなるものの、ＦＥＴ増幅を利用しているためその傾きが非常に大きく、従来に比して検出感度を非常に良好とすることができる。なお、検知範囲を広くするには、例えば、図１２に示すものより素子領域Ｅ−Ｒが小さい他のＭＥＭＳセンサを併用することで、さらに、高圧側での検出を感度良く行うことができる。
【００８１】
なお、本実施の形態における各ＦＥＴの検出範囲（ＲＡ１〜ＲＡ３、ＲＡＬ１〜ＲＡＬ３）を一部重なるよう設定してもよい。
【００８２】
また、本実施の形態の共通ソース領域および各ドレイン領域の形状は、上記のものに限定されるものではなく、種々の変形が可能である。要は、素子領域Ｅ−Ｒの異なる位置に複数のソース、ドレイン対を設ければよい。但し、図１２に示すように、ソース、ドレイン領域をそれぞれ対向するライン形状とすれば、効率よく複数のソース、ドレイン対を配置することができる。また、共通ソース領域および各ドレイン領域と各種配線の接続や引き回しも容易に行うことができる。
【００８３】
また、本実施の形態の共通ソース領域および各ドレイン領域は、不純物注入のマスクとなるフォトレジスト膜の形状が異なるだけで、実施の形態１と同様に形成することができる。フォトレジスト膜は、図１２のチャネル領域形状に対応するよう露光・現像し、不純物を注入する。なお、ソース、ドレイン領域の形成工程以外は、実施の形態１と同様である。
【００８４】
また、本実施の形態のＭＥＭＳセンサも、ＭＩＳＦＥＴなどの半導体素子と混載可能であり、半導体装置の小型化、高性能化を図ることができる点、また、ＭＥＭＳセンサの構成部位と、半導体素子等の構成部材とを共通化することにより製造工程の簡略化を図ることができる点、なども実施の形態１と同様である。特に、図１４に示す各種回路、例えば、Ａ／Ｄ変換回路、制御回路１０３やＲＯＭ１０５などの周辺回路を同一チップ内に混載することができる。その結果、装置の小型化、高性能化を図ることができる。
【００８５】
さらに、本実施の形態のＭＥＭＳセンサは圧力センサとして例えば車載用に用いられ、また、圧力センサの他、振動センサや加速度センサにも応用できる点も実施の形態１と同様である。また、レゾネータやアクチュエータなどにも適用可能である。
【００８６】
また、本実施の形態においては、実施の形態１で説明したゲート電極がゲート絶縁膜と接触する接触型のＦＥＴ構造のセンサを前提に説明したが、本実施の形態のチャネル長の調整は、いわゆる非接触型のＦＥＴ構造のセンサにも適用可能である。図１６は、非接触型のＦＥＴ構造のＭＥＭＳセンサを示す断面図である。図示するように、ゲート電極１７は、半導体基板（共通ソース領域１３Ｃｓ、ドレイン領域１３ｄａ等）１の方向に可動に構成されているが、半導体基板１と接触しないように構成される。なお、ゲート絶縁膜は形成されず、半導体基板１とゲート電極１７間の空間（容量）の変化をＦＥＴ効果で増幅して検出することとなる。この場合も、例えば、図１２に示すように、複数のドレイン領域を独立して配置することで、検知範囲の最適なＦＥＴの選択が可能となり、幅広いレンジにおいて、簡易な演算で高精度の出力が可能となる。また、非接触型のＦＥＴ構造のＭＥＭＳセンサの製造方法は、実施の形態１又は２で説明したＭＥＭＳセンサの製造方法において、ゲート電極の形成工程を省略し、ゲート電極１７に圧力が加わってもゲート電極１７と半導体基板１とが接触しないようキャビティ１５ａの高さ（絶縁膜１５の厚さ）などを調整すればよい。
【００８７】
また、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００８８】
【図１】実施の形態１のＭＥＭＳセンサ（圧力センサ、微小電気機械装置）の構成を模式的に示す断面図および平面図である。
【図２】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図および平面図である。
【図３】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図および平面図である。
【図４】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図である。
【図５】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図および平面図である。
【図６】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図である。
【図７】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図である。
【図８】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図である。
【図９】実施の形態１のＭＥＭＳセンサの製造方法を示す断面図である。
【図１０】実施の形態１のＭＥＭＳセンサの他の製造方法を示す断面図である。
【図１１】ＭＩＳＦＥＴの一例を示す断面図である。
【図１２】実施の形態２のＭＥＭＳセンサを示す平面図および断面図である。
【図１３】実施の形態２のＭＥＭＳセンサの圧力に対するドレイン電流特性を示すグラフである。
【図１４】実施の形態２のＭＥＭＳセンサの制御回路の一例を示すブロック図である。
【図１５】実施の形態２のＭＥＭＳセンサの他の動作方法（検出方法）を示す図である。
【図１６】非接触型のＦＥＴ構造のＭＥＭＳセンサを示す断面図である。
【符号の説明】
【００８９】
１…半導体基板、１１…素子分離膜、１３…ソース、ドレイン電極、１３Ｃｓ…共通ソース領域、１３ｓｂｂ、１３ｓａ、１３ｓｂ、１３ｓｃ、１３ｓｃｃ…共通ソース領域の支線、１３ｄａ、１３ｄｂ、１３ｄｃ、１３ｄｂｂ、１３ｄｃｃ…ドレイン領域、１５…絶縁膜、１５ａ…キャビティ、１７…ゲート電極（導電性膜）、１７ａ…貫通孔、１９…ゲート絶縁膜（熱酸化膜）、２０…金属膜、２１…保護膜、２３…層間絶縁膜、２５…最上層保護膜、２７…開口部、３３…ソース、ドレイン領域、３７…ゲート電極、３９…ゲート絶縁膜、４１…層間絶縁膜、１０１…Ａ／Ｄ変換回路、１０３…制御回路、１０５…ＲＯＭ（記憶部）、Ｃ１…コンタクトホール、ＣＬｘ、ＣＬｙ…中心線、ｄ…支線の幅、Ｅ−Ｒ…素子領域、Ｍ１…第１層配線、Ｐ１、Ｐ２…圧力、ＰＬ１…接続部、Ｐｒ１〜Ｐｒ４…圧力、ＰｒＬ１〜ＰｒＬ４…圧力、ＲＡ１〜ＲＡ３…検知範囲、ＲＡＬ１〜ＲＡＬ３…検知範囲、Ｒ１…センサ形成領域、Ｒ２…半導体素子形成領域、ＴＡ１、ＴＡ２…接触面積、Ｔａ、Ｔｂ、Ｔｃ、Ｔｂｂ、Ｔｃｃ…ＦＥＴ
【図１】
2009122032.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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