(57)【要約】【課題】端子数を増加せずに、ボンディング接続の不良箇所を特定できるＳｉＰの実現。【解決手段】ＩＣ2,3をパッケージ1に搭載し、ＩＣ2,3の端子間をボンディングワイヤで接続したSiP1であって、ＩＣ2は、試験モード設定回路13と、第１のグループの各端子20A-20Cに対応して設けられた出力切替回路16A-16Cと、第２のグループの各端子21A-21Cに対応して設けられた入力切替回路18A-18C,19A-19Cと、入力したテスト信号を判定する判定回路15A-15Cと、を備え、ＩＣ3は、試験モード設定回路32と、第１のグループの各端子33A-33Cに対応して設けられた入力回路35A-35Cと、第２グループの各端子34A-34Cに対応して設けられた出力切替回路37A-37C,38A-38Cと、を備え、試験モード時にはＩＣ2の出力切替回路は初段テスト信号または前段の入力テスト信号を反転して出力し、ＩＣ3の出力切替回路は、前段の入力テスト信号を反転して出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも２個のＩＣをパッケージに搭載し、一方のＩＣと他方のＩＣの端子間をボンディングワイヤで接続したシステムインパッケージであって、
前記一方のＩＣは、
外部信号に応じて試験モードを設定する試験モード設定回路と、
前記試験モード時に初段テスト信号を出力するテスト信号出力回路と、
前記他方のＩＣと接続する端子の第１のグループの各端子に対応して設けられ、前記試験モード時にはテスト信号を出力するように切り替える出力切替回路と、
前記他方のＩＣと接続する端子の第２のグループの各端子に対応して設けられ、前記試験モード時には各端子からテスト信号を入力するように切り替える入力切替回路と、
各入力切替回路が入力した前記テスト信号を、所定の期待値と比較して判定結果を出力する判定回路と、を備え、
前記他方のＩＣは、
外部信号に応じて試験モードを設定する試験モード設定回路と、
前記一方のＩＣと接続する端子の第１のグループの各端子に対応して設けられ、各端子からテスト信号を入力する入力回路と、
前記一方のＩＣと接続する端子の第２グループの各端子に対応して設けられ、前記試験モード時には反転したテスト信号を出力するように切り替える出力切替回路と、を備え、
前記試験モード時には、前記一方のＩＣの１段目の前記出力切替回路は前記初段テスト信号を出力するように切り替え、２段目以降の前記出力切替回路は前段の入力切替回路が入力した前記テスト信号を反転して出力するように切り替え、
前記試験モード時には、前記他方のＩＣの前記出力切替回路は、前段の入力回路が入力した前記テスト信号を反転して出力するように切り替えることを特徴とするシステムインパッケージ。
【請求項２】
前記一方のＩＣはロジックＩＣであり、前記他方のＩＣはメモリＩＣであり、前記一方のＩＣの前記第１及び第２のグループの端子は、コマンド及びアドレス信号の出力端子であり、前記他方のＩＣの前記第１及び第２のグループの端子は、コマンド及びアドレス信号の入力端子であることを特徴とする請求項１に記載のシステムインパッケージ。
【請求項３】
前記一方のＩＣは、前記判定回路の出力する前記判定結果を、出力する試験結果出力回路を備え、前記試験結果出力回路の出力は、当該システムインパッケージの端子に出力されることを特徴とする請求項１に記載のシステムインパッケージ。
【請求項４】
前記テスト信号出力回路は、前記初段テスト信号を切り替え、
前記判定回路は、前記初段テスト信号に応じて前記期待値を変化することを特徴とする請求項１に記載のシステムインパッケージ。
【請求項５】
前記一方のＩＣの前記第２のグループの各端子は、プルアップされていることを特徴とする請求項１に記載のシステムインパッケージ。
【請求項６】
メモリＩＣが接続されるロジックＩＣであって、
外部信号に応じて試験モードを設定する試験モード設定回路と、
前記試験モード時に初段テスト信号を出力するテスト信号出力回路と、
ＤＲＡＭへのコマンド及びアドレス信号の出力端子の第１のグループの各端子に対応して設けられ、前記試験モード時にはテスト信号を出力するように切り替える出力切替回路と、
ＤＲＡＭへのコマンド及びアドレス信号の出力端子の第２のグループの各端子に対応して設けられ、前記試験モード時には各端子からテスト信号を入力するように切り替える入力切替回路と、
各入力切替回路が入力した前記テスト信号を、所定の期待値と比較して判定結果を出力する判定回路と、を備え、
前記試験モード時には、前記一方のＩＣの１段目の前記出力切替回路は前記初段テスト信号を出力するように切り替え、２段目以降の前記出力切替回路は前段の入力切替回路が入力した前記テスト信号を反転して出力するように切り替えることを特徴とするロジックＩＣ。
【請求項７】
外部信号に応じて試験モードを設定する試験モード設定回路と、
コマンド及びアドレス信号の入力端子の第１のグループの各端子に対応して設けられ、各端子からテスト信号を入力する入力回路と、
コマンド及びアドレス信号の入力端子の第２グループの各端子に対応して設けられ、前記試験モード時にはテスト信号を出力するように切り替える出力切替回路と、を備え、
前記試験モード時には、前記出力切替回路は、前段の入力回路が入力した前記テスト信号を反転して出力するように切り替えることを特徴とするメモリＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジックＩＣ、およびＤＲＡＭなどのメモリＩＣを搭載するシステムインパッケージ（ＳｉＰ）、ＳｉＰに搭載されるロジックＩＣおよびメモリＩＣに関し、特にロジックＩＣとメモリＩＣの端子間を接続するボンディングの不良箇所を容易に検出可能にしたＳｉＰ、ロジックＩＣおよびメモリＩＣに関する。
【背景技術】
【０００２】
近年、プロセッサなどのロジックＩＣとメモリＩＣなどを１個のパッケージに搭載して、１パッケージでシステムを構築したシステムインパッケージ（ＳｉＰ）が広く使用されている。ＳｉＰは、端子を有するパッケージに、ロジックＩＣおよびメモリＩＣなどのベアチップを固定し、ＳｉＰ１の端子、ロジックＩＣの端子およびメモリＩＣの端子を、ボンディングワイヤで接続したものである。
【０００３】
図１は、ロジックＩＣ２とＤＲＡＭ３を搭載したＳｉＰ１の構成を示す図である。ロジックＩＣ２およびＤＲＡＭ３は、ＳｉＰ１に固定された上で、図示していない端子がボンディングワイヤで接続される。ロジックＩＣ２およびＤＲＡＭ３の端子は、ＳｉＰ１の端子と接続されると共に、ロジックＩＣ２の端子とＤＲＡＭ３の端子が接続される。外部からＤＲＡＭ３に直接アクセスすることはなく、通常はロジックＩＣ２からＤＲＡＭ３にアクセスするので、図示のように、ロジックＩＣ２からコマンドおよびアドレス信号がＤＲＡＭ３に出力され、ロジックＩＣ２とＤＲＡＭ３の間でデータが入出力される。そのため、ロジックＩＣ２のコマンドおよびアドレス信号を出力する端子は出力専用端子であり、ＤＲＡＭ３のコマンドおよびアドレス信号を入力する端子は入力専用端子であり、ロジックＩＣ２およびＤＲＡＭ３のデータ端子は入出力端子である。図１では、メモリとしてＤＲＡＭを使用する例を示したが、これは他のメモリでも同様である。以下、ＤＲＡＭを搭載する例を説明するが、本発明はこれに限定されるものではない。
【０００４】
図１に示すようなＳｉＰを製造する場合、搭載するロジックＩＣ２およびＤＲＡＭ３はあらかじめ動作試験が行われ、良品のみが搭載される。ＳｉＰについては、特許文献１に記載されているので、これ以上の説明は省略する。
【０００５】
製造したＳｉＰは、動作試験が行われ、正常に動作するかが検査される。ＳｉＰの動作試験については特許文献２に記載されている。
【０００６】
【特許文献１】特開平８−１６７７０３号公報
【特許文献２】特開２００４−１２２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１に示したＳｉＰは、上記のように搭載するロジックＩＣ２およびＤＲＡＭ３は、あらかじめ動作試験を行って良品であることが確認されたものだけが搭載されるので、故障の主な原因はボンディングワイヤによる接続不良である。ロジックＩＣ２とＤＲＡＭ３の間のボンディングの接続不良は、ロジックＩＣ２に組み込まれた試験回路が行うＢＩＳＴ試験（組込自己試験）やダイレクトアクセス試験により発見可能であるが、不良箇所を特定するためには、試験対象となるボンディング接続が試験用にそのまま現れる外部ピンを設ける必要があり、これはＳｉＰの端子数を増加させることになり、ＳｉＰの利点の一つである端子数削減効果を失いことになる。
【０００８】
上記のように、ＢＩＳＴ試験やダイレクトアクセス試験によりボンディングの接続不良は発見可能であり、データ信号用のボンディング接続に不良がある場合には、試験用のデータパターンを工夫することにより、不良箇所が特定できる。しかし、コマンドおよびアドレス信号用のボンディング接続に不良がある場合、正常に動作しないので、不良箇所を特定することができないという問題があった。不良箇所を特定できないと、不良箇所を直して良品にするリペアが行えず、歩留まりが低下するという問題を生じる。
【０００９】
このような問題は、ロジックＩＣとメモリＩＣを搭載したＳｉＰに限らず、複数のＩＣを搭載し、ＩＣの端子間をボンディングワイヤで接続するＳｉＰであれば、起こり得る。
【００１０】
本発明は、このような問題を解決するもので、ＳｉＰの端子数を増加すること無しに、ボンディング接続の不良箇所を特定できるシステムインパッケージ（ＳｉＰ）、ＳｉＰに搭載されるロジックＩＣおよびメモリＩＣの実現を目的とする。
【課題を解決するための手段】
【００１１】
上記目的を実現するため、本発明のシステムインパッケージ（ＳｉＰ）は、一方のＩＣに、第１のグループの各端子に対応して試験時にテスト信号を出力するように切り替える出力切替回路と、第２のグループの各端子に対応して試験時には各端子からテスト信号を入力するように切り替える入力切替回路と、入力切替回路が入力したテスト信号を所定の期待値と比較して判定結果を出力する判定回路と、を設け、他方のＩＣには、第１のグループの各端子に対応して各端子からテスト信号を入力する入力回路と、第２グループの各端子に対応して試験時にはテスト信号を出力するように切り替える出力切替回路と、を設ける。試験時には、一方のＩＣの１段目の出力切替回路はテスト信号出力回路からの初段テスト信号を出力するように切り替え、２段目以降の出力切替回路は前段の入力切替回路が入力したテスト信号を反転して出力するように切り替え、他方のＩＣの出力切替回路は、前段の入力回路が入力したテスト信号を反転して出力するように切り替える。これにより、ボンディング接続がすべて正常であれば、隣接する段のボンディングワイヤには、「高（Ｈ）」と「低（Ｌ）」のテスト信号が交互に出現する。一方のＩＣの第２のグループの各端子は、プルアップされており、ボンディングの接続不良があるとその部分でテスト信号の反転が行われなくなるので、そこから先は正常な場合に比べて逆の値になる。この違いを判定回路で検出すれば、ボンディング接続の不良箇所を特定できる。
【００１２】
上記のように、他方のＩＣがメモリの場合、データ信号用のボンディング接続の不良であれば、試験用のデータパターンを工夫することにより、不良箇所が特定できる。そのため、本発明はコマンドおよびアドレス信号用のボンディング接続の不良箇所を検出する場合に特に有用であるが、本発明を適用してデータ信号用のボンディング接続の不良箇所の検出を行ってもよい。
【００１３】
ボンディング接続の不良には、断線や端子との接触不良の他に、不良のボンディングワイヤが他のボンディングワイヤに接続するという場合がある。これらの不良をすべて検出するには、初段テスト信号を「高（Ｈ）」と「低（Ｌ）」の間で切り替え、それに応じて判定回路の期待値も変化させることが必要である。
【発明の効果】
【００１４】
本発明によれば、システムインパッケージ（ＳｉＰ）において、ＳｉＰの端子数を増加すること無しに、ボンディング接続の不良箇所を特定できるようになる。これにより、ＳｉＰのリペア処理が容易になる。
【発明を実施するための最良の形態】
【００１５】
図２は、本発明の実施例のシステムインパッケージ（ＳｉＰ）の構成を示す図である。実施例のＳｉＰ１は、ロジックＩＣ２とＤＲＡＭ３を搭載しており、ロジックＩＣ２とＤＲＡＭ３のコマンドおよびアドレス信号用のボンディング接続の不良箇所を特定できるように図示の回路が設けられており、他の部分は従来のＳｉＰ、ロジックＩＣおよびＤＲＡＭと同じである。従って、ＳｉＰには端子が設けられ、それらの端子とロジックＩＣおよびＤＲＡＭの図示していない端子の間のボンディング接続も行われるがことでは図示を省略している。
【００１６】
ロジックＩＣ２は、ＤＲＡＭ３へ出力するコマンドおよびアドレス信号の出力端子を有する。これらの出力端子を第１のグループの端子２０Ａ−２０Ｃと第２のグループの端子２１Ａ−２１Ｃに分ける。ここでは、図示の関係で、第１および第２のグループは、それぞれ３個の端子を有するように示したが、通常はより多数の端子を有する。出力端子はどのようにグループ分けしてもよいが、配列順に交互にグループ分けし、順番にＡ、Ｂ、Ｃ、という具合に順番を付すことが望ましい。データ用入出力端子など他の端子は図示を省略している。なお、第２のグループの端子２１Ａ−２１Ｃは、抵抗２２Ａ−２２Ｃによりプルアップされている。
【００１７】
通常動作回路１１は、従来と同様の回路であり、コマンドおよびアドレス信号を出力するほかに、各種の処理回路を有し、データ信号や外部との入出力信号の入出力を行うが、図示は省略している。試験モード設定回路１３は、外部信号に応じて、試験時には試験モードであることを示し、通常動作時には通常動作であることを示す試験モード信号を出力する。コマンドおよびアドレス信号の一部は出力切り替え回路（セレクタ）１６Ａ−１６Ｃに、一部は出力状態を制御可能な出力回路１８Ａ−１８Ｃに入力される。セレクタ１６Ａは、通常動作時はコマンドおよびアドレス信号を、試験モードである時にはテスト信号出力回路１２の出力する初段テスト信号を出力回路１７Ａに出力する。出力回路１７Ａの出力は端子２０Ａに出力される。セレクタ１６Ｂおよび１６Ｃは、通常動作時はコマンドおよびアドレス信号を、試験モード時には前段から出力されるテスト信号をインバータ２１Ｂおよび２１Ｃで反転した信号を出力回路１７Ｂおよび１７Ｃに出力する。出力回路１７Ｂおよび１７Ｃの出力は端子２０Ｂおよび２０Ｃに出力される。出力回路１７Ａ−１７Ｃは従来例と同様の回路である。出力回路１８Ａ−１８Ｃは、従来の回路にも設けられていたが、出力が制御可能である点が従来と異なり、試験モード信号により、通常動作時には出力状態になり、試験モード時には出力がハイインピーダンス状態になるように制御される。入力回路２１Ａ−２１Ｃには端子２１Ａ−２１Ｃからの信号が入力され、その出力は、試験データ判定回路１５Ａ−１５Ｃに出力される。さらに、入力回路２１Ａおよび２１Ｂの出力は、インバータ２１Ｂおよび２１Ｃに入力される。試験データ判定回路１５Ａ−１５Ｃの判定結果は試験結果出力回路１４に入力され、試験結果出力回路１４は、シフトレジスタを有し、外部信号に応じて、判定結果をシリアルデータに変換した後、ロジックＩＣの端子を介してＳｉＰ１の外部端子に出力する。試験結果出力回路１４は、ロジックＩＣ２に従来から設けられているシフトレジスタの一部を利用して実現することができる。
【００１８】
ＤＲＡＭ３は、ロジックＩＣ２からのコマンドおよびアドレス信号が入力される入力端子を有する。これらの入力端子を第１のグループ３３Ａ−３３Ｃと第２のグループ３４Ａ−３４Ｃに分ける。ここでは、図示の関係で、第１および第２のグループは、それぞれ３個の端子を有するように示したが、通常はより多数の端子を有する。入力端子はどのようにグループ分けしてもよいが、配列順に交互にグループ分けし、順番にＡ、Ｂ、Ｃ、という具合に順番を付すことが望ましい。データ用入出力端子など他の端子は図示を省略している。
【００１９】
通常動作回路３１は、従来と同様の回路であり、コマンドおよびアドレス信号を出力するほかに、メモリセルなどの各種回路を有し、データ信号の入出力を行うが、図示は省略している。試験モード設定回路３２は、外部信号に応じて、試験時には試験モードであることを示し、通常動作時には通常動作であることを示す試験モード信号を出力する。端子３３Ａ−３３Ｃに入力された信号は、入力回路３５Ａ−３５Ｃを介して通常動作回路３１に入力されると共に、インバータ３６Ａ−３６Ｃに出力される。端子３４Ａ−３４Ｃに入力された信号は、入力回路３８Ａ−３８Ｃを介して通常動作回路３１に入力される。入力回路３５Ａ−３５Ｃおよび３８Ａ−３８Ｃは、従来と同様の回路である。
【００２０】
インバータ３６Ａ−３６Ｃの出力は、出力状態が制御可能な出力回路３７Ａ−３７Ｃに入力され、その出力は端子３４Ａ−３４Ｃに入力される。出力回路３７Ａ−３７Ｃは、通常動作時には出力状態に、試験モード時には出力がハイインピーダンス状態になるように制御される。
【００２１】
ロジックＩＣ２の端子２０Ａ−２０Ｃおよび２１Ａ−２１Ｃは、それぞれＤＲＡＭ３の端子３３Ａ−３３Ｃおよび３４Ａ−３４Ｃとボンディングワイヤで接続される。
【００２２】
次に、実施例のＳｉＰ１の動作を説明する。
【００２３】
図３は、端子２０Ａ−２０Ｃおよび２１Ａ−２１Ｃと、端子３３Ａ−３３Ｃおよび３４Ａ−３４Ｃとが、ボンディングワイヤで正常に接続された状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号として「高（Ｈ）」の信号を出力した状態を示す。この時、端子２０ＡにはＨの信号が出力され、端子３３ＡにはＨの信号が入力されるので、インバータ３６Ａで反転されて、端子３４Ａには「低（Ｌ）」の信号が出力される。従って、単に２１ＡにはＬの信号が入力され、端子３３ＢにはＨの信号が入力されるという具合に、順番に反転されたテスト信号がロジックＩＣ２とＤＲＡＭ３の端子に入力される。
【００２４】
試験データ判定回路１５Ａ−１５Ｃは、テスト信号出力回路１２が初段テスト信号としてＨの信号を出力する時には、期待値としてＬを保持しており、図３の状態であれば、入力回路１９Ａ−１９Ｃから入力されるテスト信号の値と一致するので、「正しい（Ｔ）」の判定結果を出力する。
【００２５】
図４は、ボンディングワイヤで正常に接続された状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号としてＬの信号を出力した状態を示す。この時、各端子には、図示のように順番に反転されたテスト信号が入力される。試験データ判定回路１５Ａ−１５Ｃは、テスト信号出力回路１２が初段テスト信号としてＬの信号を出力する時には、期待値としてＨを保持しており、図４の状態であれば、入力回路１９Ａ−１９Ｃから入力されるテスト信号の値と一致するので、「正しい（Ｔ）」の判定結果を出力する。
【００２６】
図５は、端子２０Ｂと３３Ｂを接続するボンディングワイヤが断線した状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号としてＨの信号を出力した状態を示す。この時、端子２１Ａには、Ｌのテスト信号が入力され、試験データ判定回路１５ＡはＴの判定結果を出力するが、端子３３Ｂにはテスト信号が入力されないため、端子３４Ｂの出力は不定であり、端子２１Ｂの入力信号はプルアップされているためにＨとなり、試験データ判定回路１５Ｂは、保持しているＬの期待値と異なるため、「不正（Ｆ）」の判定結果を出力する。以下、図示のように端子２１Ｃの入力信号もＨとなり、試験データ判定回路１５Ｃは、Ｆの判定結果を出力する。これば他のボンディングワイヤが断線している場合も同様であり、断線しているボンディングワイヤ以降の試験データ判定回路の出力がＦになる。なお、ボンディングワイヤの断線でなく、ボンディングワイヤの端子との接触不良の場合も同様である。
【００２７】
ボンディングワイヤの接続不良には、図５に示した断線のほかに、ボンディングワイヤの一方の端は端子に固定されているが、他方の端が端子から外れて、他のボンディングワイヤに接触するという接続不良がある。以下、図６から図９を参照してこのような場合の試験時の動作を説明する。
【００２８】
図６は、端子２０Ｂと３３Ｂを接続するボンディングワイヤが、端子２０Ｂには固定されているが、端子３３Ｂから離れ、端子２１Ｂと端子３４Ｂを接続するボンディングワイヤに接触した状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号としてＬの信号を出力した状態を示す。この時、各端子の信号は図示のような状態であり、端子２１Ａに入力されるテスト信号はＨで正常であるので、試験データ判定回路１５ＡはＴの判定結果を出力するが、端子２１Ｂに入力されるテスト信号はＬになり、さらに端子２１Ｂに入力されるテスト信号もＬになるので、試験データ判定回路１５Ｂおよび１５ＣはＦの判定結果を出力する。このように、接続不良のボンディングワイヤ以降の試験データ判定回路の出力がＦになるので、ボンディングワイヤの接続不良箇所を検出できる。
【００２９】
図７は、端子２０Ｂと３３Ｂを接続するボンディングワイヤが、端子２０Ｂには固定されているが、端子３３Ｂから離れ、端子２１Ａと端子３４Ａを接続するボンディングワイヤに接触した状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号としてＨの信号を出力した状態を示す。この時、各端子の信号は図示のような状態であり、端子３４Ａから出力されるテスト信号はＬであり、端子２１Ａに入力されるテスト信号はＬになるが、端子２０Ｂの出力がＨになり、それが端子２１Ａに入力されるため、端子２１Ａに入力されるテスト信号が不定になり、試験データ判定回路１５Ａの判定結果も不定になる。端子３３Ｂにはテスト信号が入力されないので、端子３４Ｂから出力されるテスト信号も不定であり、端子２１Ｂはプルアップされているので、端子２１Ｂに入力されるテスト信号はＨになり、さらに端子２１Ｃに入力されるテスト信号もＨになるので、試験データ判定回路１５Ｂおよび１５ＣはＦの判定結果を出力する。このように、少なくとも接続不良のボンディングワイヤ以降の試験データ判定回路の出力がＦになるので、ボンディングワイヤの接続不良箇所を検出できる。
【００３０】
図８は、端子２０Ｂと３３Ｂを接続するボンディングワイヤが、端子３３Ｂには固定されているが、端子２０Ｂから離れ、端子２１Ａと端子３４Ａを接続するボンディングワイヤに接触した状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号としてＨの信号を出力した状態を示す。この時、各端子の信号は図示のような状態であり、端子２１Ａに入力されるテスト信号はＬになり、試験データ判定回路１５ＡのＴの判定結果を出力する。端子３３ＢにはＬのテスト信号が入力されるので、端子３４Ｂから出力されるテスト信号はＨになり、端子２１Ｂに入力されるテスト信号はＨになり、さらに端子２１Ｃに入力されるテスト信号もＨになるので、試験データ判定回路１５Ｂおよび１５ＣはＦの判定結果を出力する。このように、少なくとも接続不良のボンディングワイヤ以降の試験データ判定回路の出力がＦになるので、ボンディングワイヤの接続不良箇所を検出できる。
【００３１】
図９は、端子２０Ｂと３３Ｂを接続するボンディングワイヤが、端子３３Ｂには固定されているが、端子２０Ｂから離れ、端子２１ＢＡと端子３４Ａを接続するボンディングワイヤに接触した状態のＳｉＰ１で、試験時に、テスト信号出力回路１２が初段テスト信号としてＨの信号を出力した状態を示す。この時、各端子の信号は図示のような状態であり、端子２１Ａに入力されるテスト信号はＬになり、試験データ判定回路１５ＡのＴの判定結果を出力する。端子３３Ｂにはテスト信号が入力されないので、端子３４Ｂから出力されるテスト信号は不定になるが、端子２１Ｂはプルアップされているので、端子２１Ｂに入力されるテスト信号はＨになり、さらに端子２１Ｃに入力されるテスト信号もＨになるので、試験データ判定回路１５Ｂおよび１５ＣはＦの判定結果を出力する。このように、少なくとも接続不良のボンディングワイヤ以降の試験データ判定回路の出力がＦになるので、ボンディングワイヤの接続不良箇所を検出できる。
【００３２】
以上説明したように、ボンディングワイヤが外れて、他のボンディングワイヤに接触している場合、ＨまたはＬの初段テスト信号を出力することにより、ボンディングワイヤの接続不良箇所を検出できる。
【００３３】
以上説明した本発明の実施例では、ＳｉＰに搭載されたロジックＩＣ２のコマンドまたはアドレス信号を出力する出力端子と、ＤＲＡＭ３のコマンドまたはアドレス信号が入力される入力端子を、を接続するボンディングワイヤの接続不良箇所を検出し、データ信号の入出力端子を接続するボンディングワイヤの接続不良については、テストデータを工夫して接続不良箇所を特定した。しかし、データ信号用のボンディングワイヤについても本発明の実施例と同様の構成で接続不良箇所を特定できる。ただし、データ信号用の端子は、図１０の（Ａ）に示すような入出力端子であるので、端子に接続される入出力回路を、試験モード信号と通常動作時の入出力切り替え信号Ｉ／Ｏを使用して状態を切り替える図１０の（Ｂ）に示すような構成にする必要がある。詳しい説明は省略する。
【００３４】
以上、ロジックＩＣとＤＲＡＭを搭載したＳｉＰの実施例を説明したが、本発明はこれに限定されず、ＳＲＡＭなどのほかのメモリＩＣを使用する場合も同様である。さらに、ロジックＩＣとＤＲＡＭの組合せに限定されず、どのようなＩＣを搭載した場合にも適用可能である。
【産業上の利用可能性】
【００３５】
本発明は、複数のＩＣを搭載したＳｉＰであればどのようなものにも適用可能である。
【図面の簡単な説明】
【００３６】
【図１】ロジックＩＣおよびＤＲＡＭを搭載したＳｉＰの構成を示す図である。
【図２】本発明の実施例のロジックＩＣおよびＤＲＡＭを搭載したＳｉＰの構成を示す図である。
【図３】実施例のＳｉＰの動作を説明する図である。
【図４】実施例のＳｉＰの動作を説明する図である。
【図５】実施例のＳｉＰの動作を説明する図である。
【図６】実施例のＳｉＰの動作を説明する図である。
【図７】実施例のＳｉＰの動作を説明する図である。
【図８】実施例のＳｉＰの動作を説明する図である。
【図９】実施例のＳｉＰの動作を説明する図である。
【図１０】入出力端子の場合に適用する変形例の構成を示す図である。
【符号の説明】
【００３７】
１    ＳｉＰ
２    ロジックＩＣ
３    ＤＲＡＭ
１１、３１    通常動作回路
１２    テスト信号出力回路
１３、３２    試験モード設定回路
１４    試験結果出力回路
【図１】
2009002837.tif 000003
【図２】
2009002837.tif 000004
【図３】
2009002837.tif 000005
【図４】
2009002837.tif 000006
【図５】
2009002837.tif 000007
【図６】
2009002837.tif 000008
【図７】
2009002837.tif 000009
【図８】
2009002837.tif 000010
【図９】
2009002837.tif 000011
【図１０】
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