(57)【要約】【課題】高速高周波動作に適した信頼性の高い半導体装置を得ること。【解決手段】シリコン基板１１の表面層に拡張ドレイン領域１２とウェル領域１３を形成し、拡張ドレイン領域１２上に絶縁層２０を形成する。その絶縁層２０の側壁に犠牲スペーサー領域を形成し、犠牲スペーサー領域をマスクとしてウェル領域１３の表面層に自己整合的に窒素を注入し熱処理を行う。犠牲スペーサー領域を除去した後に熱酸化を行ってゲート酸化膜２１，２２を形成する。窒素が注入された部分のシリコンの酸化速度は、窒素が注入されていない部分のシリコンの酸化速度と同じか、それよりも低下する。窒素は、絶縁層２０の側壁の犠牲スペーサー領域の下には注入されないので、厚い絶縁層２０に接続する部分のゲート酸化膜２１の厚さが、それ以外の部分のゲート酸化膜２２の厚さと同じか、それよりも厚くなる。【選択図】図１
2009071252.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース領域と、
前記ソース領域から離れて設けられた第１導電型のドレイン領域と、
前記ソース領域に接して設けられた第２導電型のボディ領域と、
前記ボディ領域および前記ドレイン領域に接して設けられた第１導電型の拡張ドレイン領域と、
前記拡張ドレイン領域の上に設けられた絶縁膜と、
前記絶縁膜に接して前記ボディ領域の上に設けられたゲート酸化膜と、
前記絶縁膜の側壁に接して前記ゲート酸化膜の上に設けられたゲート電極と、
を備え、
前記ボディ領域上の部分よりも前記絶縁膜に近い部分のゲート酸化膜の厚さが、前記ボディ領域上の部分のゲート酸化膜の厚さと同じか、またはそれよりも厚いことを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記ゲート酸化膜よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
シリコン半導体基板を用いて作製されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記拡張ドレイン領域の下に誘電体層が埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１導電型の拡張ドレイン領域と、前記拡張ドレイン領域に接する第２導電型のウェル領域と、前記拡張ドレイン領域上に設けられた絶縁膜と、前記絶縁膜に接して前記ウェル領域の上に設けられたゲート酸化膜と、前記絶縁膜の側壁に接して前記ゲート酸化膜の上に設けられたゲート電極と、を有する半導体装置の製造方法において、
半導体基板の表面層に前記拡張ドレイン領域および前記ウェル領域を形成する工程と、
前記拡張ドレイン領域上に前記絶縁膜を形成する工程と、
前記絶縁膜の側壁にスペーサー領域を形成する工程と、
前記スペーサー領域をマスクとして前記ウェル領域の表面層に自己整合的に窒素を注入し熱処理を行う工程と、
前記スペーサー領域を除去した後に熱酸化を行って前記ゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に前記ゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁膜を、前記ゲート酸化膜よりも厚く形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
シリコン半導体基板を用いることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記拡張ドレイン領域の形成領域の下に誘電体層が埋め込まれている半導体基板を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン半導体を用いて作製された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、化合物半導体を用いて作製された電界効果トランジスタと比べて、キャリア移動度、キャリア飽和速度および臨界電界強度のいずれも低いため、高速高周波動作には不向きであるとされてきた。しかし、１９９０年代からシリコン半導体デバイスの微細化技術が急速に進み、現在では、ゲート長が数十ｎｍとなり、シリコン半導体を用いた電界効果トランジスタでもＧＨｚオーダーの周波数での動作が可能になっている。
【０００３】
携帯電話等の携帯ネットワークの移動端末において、一セル仕様のリチウムイオン電池を電源とする端末については、電力増幅器素子の耐圧が少なくとも１２Ｖである必要がある。そのような制約があるため、高周波向けの横二重拡散ＭＯＳＦＥＴ（ＲＦ  ＬＤＭＯＳＴ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  Ｌａｔｅｒａｌｌｙ  ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）のゲート長は、０．２μｍが限界であるとされている。以下、横二重拡散ＭＯＳＦＥＴをＬＤＭＯＳＴと称する。
【０００４】
しかし、０．２μｍ世代のプロセスよりも古い世代（例えば、０．３５μｍ世代）のプロセスで高性能なＬＤＭＯＳＴを製造することができれば、その製造コストが低くなり、安価な電力増幅器が得られる。これは、利用者に安価な移動端末を提供することができるので、好ましい。従来、半導体表面上の絶縁膜の側壁に自己整合的に堆積した膜の厚さでＬＤＭＯＳＴのチャンネル長を制御することによって、フォトリソグラフィによる制限を取り除くようにした技術が公知である。
【０００５】
以下に、そのような技術を適用した従来のＬＤＭＯＳＴの構成を説明する。なお、本明細書および添付図面において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
【０００６】
図４３は、従来のＬＤＭＯＳＴの構成を示す断面図である。図４３に示すように、厚い絶縁膜１がｎ-拡張ドレイン領域２の上に設けられている。ゲート酸化膜３は、この絶縁膜１に接してｐボディ領域４およびｎ+ソース領域５の上に設けられている。金属のゲート電極６は、絶縁膜１の側壁に接し、ゲート酸化膜３を介してｐボディ領域４およびｎ+ソース領域５の上に設けられている。
【０００７】
図４４は、従来の別のＬＤＭＯＳＴの構成を示す断面図である。図４４に示すように、このＬＤＭＯＳＴでも、ｎ-拡張ドレイン領域２の上に厚い絶縁膜１が設けられている。この絶縁膜１に接してゲート酸化膜３がｐボディ領域４およびｎ+ソース領域５の上に設けられている。また、絶縁膜１の側壁に接してゲート酸化膜３の上にポリシリコンのゲート電極６が設けられている。図４４に示すＬＤＭＯＳＴは、半導体表面に所望のパターンの絶縁膜１を形成した後、絶縁膜１の開口部に露出する半導体表面にゲート酸化膜３を形成し、絶縁膜１の側壁にゲート電極６を形成し、イオン注入および拡散によってｐボディ領域４を形成することによって、作製される。
【０００８】
上述したＬＤＭＯＳＴの構成およびその製造方法は、ゲート酸化膜が今よりも厚かった頃に提案された技術である。ＬＤＭＯＳＴのゲート酸化膜の厚さは、ゲート長Ｌｇ（図４４参照）のスケーリングダウンに連れて薄くなってきている。例えば、Ｌｇ＝０．３μｍのプロセスでは、ゲート酸化膜の厚さは１０ｎｍである。また、Ｌｇ＝０．１３μｍのロジックプロセスの高電圧のデバイスでは、ゲート酸化膜の厚さは７ｎｍである。
【０００９】
ところで、従来、ＬＯＣＯＳ酸化膜に接してゲート酸化膜を形成することによって、ゲート酸化膜のドレイン側をチャネル上の部分よりも厚くした半導体装置およびその製造方法が公知である（例えば、特許文献１参照。）。また、ドレイン領域側のシリコン酸化膜を２層構造にすることによって、ドレイン領域側でゲート酸化膜を厚くしたＭＯＳ半導体装置およびその製造方法が公知である（例えば、特許文献２参照。）。また、ゲート電極の側壁絶縁膜から、ゲート電極の下に入り込んだ側壁絶縁膜の突出部を形成するようにした半導体装置およびその製造方法が公知である（例えば、特許文献３参照。）。特許文献３に開示された半導体装置は、ダマシンゲートトランジスタである。
【００１０】
【特許文献１】特開平５−４１５１６号公報（段落［００１２］、［００１３］）
【特許文献２】特開２００２−３１４０６５号公報（段落［００５４］、［００５５］）
【特許文献３】特開２００２−２９９６０８号公報（段落［００１４］〜［００１７］）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来のＬＤＭＯＳＴでは、薄いゲート酸化膜を形成する場合、次のような問題点がある。図４５は、従来のＬＤＭＯＳＴのゲート酸化膜のドレイン側端部を拡大して示す断面図である。図４５に示すように、ゲート酸化膜３の厚さは、拡張ドレイン領域２上の厚い絶縁膜１に接続する部分で、ボディ領域（図４５において左側に位置する）上における厚さよりも薄くなってしまう。これは、絶縁膜とシリコンの間に生じる応力が、その絶縁膜の端部で大きくなり、それによって、その部分でのシリコンの酸化速度が低下することが原因である。
【００１２】
このように、ゲート酸化膜３が局所的に薄くなると、その薄い部分の近辺で電界強度が高くなるため、デバイスの耐圧が低下するという問題点がある。また、ホットキャリア耐性が劣化するため、信頼性が低下するという問題点がある。さらに、ゲート−ドレイン間容量が大きくなるため、高周波特性が低下するという問題点もある。
【００１３】
前記特許文献１または前記特許文献２に開示された技術は、シリコンの表面に厚い絶縁膜がある状態でゲート酸化膜を形成するため、上述した種々の問題を解決することはできない。また、前記特許文献３に開示された技術は、ダマシンゲートトランジスタに関する技術であるため、それをＬＤＭＯＳＴに適用しても、上述した種々の問題を解決することはできない。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、高速高周波動作に適した信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型のソース領域と、前記ソース領域から離れて設けられた第１導電型のドレイン領域と、前記ソース領域に接して設けられた第２導電型のボディ領域と、前記ボディ領域および前記ドレイン領域に接して設けられた第１導電型の拡張ドレイン領域と、前記拡張ドレイン領域の上に設けられた絶縁膜と、前記絶縁膜に接して前記ボディ領域の上に設けられたゲート酸化膜と、前記絶縁膜の側壁に接して前記ゲート酸化膜の上に設けられたゲート電極と、を備え、前記ボディ領域上の部分よりも前記絶縁膜に近い部分のゲート酸化膜の厚さが、前記ボディ領域上の部分のゲート酸化膜の厚さと同じか、またはそれよりも厚いことを特徴とする。
【００１６】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記絶縁膜は、前記ゲート酸化膜よりも厚いことを特徴とする。
【００１７】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、シリコン半導体基板を用いて作製されていることを特徴とする。
【００１８】
また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記拡張ドレイン領域の下に誘電体層が埋め込まれていることを特徴とする。
【００１９】
また、請求項５の発明にかかる半導体装置の製造方法は、第１導電型の拡張ドレイン領域と、前記拡張ドレイン領域に接する第２導電型のウェル領域と、前記拡張ドレイン領域上に設けられた絶縁膜と、前記絶縁膜に接して前記ウェル領域の上に設けられたゲート酸化膜と、前記絶縁膜の側壁に接して前記ゲート酸化膜の上に設けられたゲート電極と、を有する半導体装置の製造方法において、半導体基板の表面層に前記拡張ドレイン領域および前記ウェル領域を形成する工程と、前記拡張ドレイン領域上に前記絶縁膜を形成する工程と、前記絶縁膜の側壁にスペーサー領域を形成する工程と、前記スペーサー領域をマスクとして前記ウェル領域の表面層に自己整合的に窒素を注入し熱処理を行う工程と、前記スペーサー領域を除去した後に熱酸化を行って前記ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に前記ゲート電極を形成する工程と、を含むことを特徴とする。
【００２０】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記絶縁膜を、前記ゲート酸化膜よりも厚く形成することを特徴とする。
【００２１】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、シリコン半導体基板を用いることを特徴とする。
【００２２】
また、請求項８の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記拡張ドレイン領域の形成領域の下に誘電体層が埋め込まれている半導体基板を用いることを特徴とする。
【００２３】
この発明によれば、熱酸化によってゲート酸化膜を形成する際に、窒素が注入された部分のシリコンの酸化速度が、窒素が注入されていない部分のシリコンの酸化速度と同じか、それよりも低下するので、窒素が注入されていない部分にできるゲート酸化膜の厚さが、窒素が注入された部分にできるゲート酸化膜の厚さと同じか、それよりも厚くなる。また、窒素は、絶縁膜の側壁のスペーサー領域の下には注入されないので、厚い絶縁膜に接続する部分のゲート酸化膜の厚さが、それ以外の部分のゲート酸化膜の厚さと同じか、それよりも厚くなる。従って、ゲート酸化膜のドレイン側端部で電界強度が高くなるのを防ぐことができるので、デバイスの耐圧低下およびホットキャリア耐性の劣化を防ぐことができる。また、ゲート−ドレイン間容量が大きくなるのを防ぐことができる。
【００２４】
ここで、従来、シリコンの酸化速度が窒素の注入によって低下することが知られている。そのメカニズムは、ＳｉＯ2／Ｓｉ界面の格子サイトがＳｉ−Ｎで占有され、酸素がその界面を通りにくくなると推測されている。窒素の注入により、界面密度がやや大きくなり、１０10〜１０11ｃｍ-2の範囲になること、ホットキャリアの信頼性が向上すること、ＦＮトンネリングの際の電子またはホールのトラッピングが抑制されることから、絶縁破壊電荷（ＱBD：Ｃｈａｒｇｅ  ｔｏ  ｂｒｅａｋｄｏｗｎ）や瞬時絶縁破壊（ＴＺＤＢ：Ｔｉｍｅ−ｚｅｒｏ  ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）の各性能が向上することが明らかになっている（Ｌａｈｉｒ  Ｓ．  Ａｄａｍ、外２名、「Ｏｎ  Ｉｍｐｌａｎｔ−Ｂａｓｅｄ  Ｍｕｌｔｉｐｌｅ  Ｇａｔｅ  Ｏｘｉｄｅ  Ｓｃｈｅｍｅｓ  ｆｏｒ  Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ  Ｉｎｔｅｇｒａｔｉｏｎ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、第５０巻、第３号、２００３年、ｐ．５８９−６００）。また、窒素による結晶欠陥の不活性化によって拡散プロファイルの急峻化も図られている（杉井寿博、「ＭＯＳトランジスタの動向と今後の展望」、応用物理学会誌、第７２巻、第９号、２００３年、ｐ．１１２６）。
【発明の効果】
【００２５】
本発明にかかる半導体装置およびその製造方法によれば、高速高周波動作に適した信頼性の高い半導体装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２７】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、ｐ-シリコン基板１１の表面層にｎ拡張ドレイン領域１２とｐウェル領域１３が隣接して設けられている。ｐウェル領域１３の表面層には、ｎ+ソース領域１４が設けられている。ｎ+ソース領域１４とｎ拡張ドレイン領域１２の間には、それら両領域に接して、ｐボディ領域１５が設けられている。ｎ+ソース領域１４の下には、埋め込みｐ+低抵抗パス領域１６が設けられている。また、ｐウェル領域１３の表面層には、ｐボディコンタクト領域１７が設けられている。一方、ｎ拡張ドレイン領域１２の表面層には、ｐボディ領域１５から離れてｎ+ドレイン領域１８が設けられている。
【００２８】
ｎ拡張ドレイン領域１２の、ｐボディ領域１５とｎ+ドレイン領域１８の間の領域の表面には、酸化膜１９が設けられている。この酸化膜１９の上には、第１の厚い絶縁層２０が設けられている。この第１の厚い絶縁層２０のソース側端部には、ｎ+ソース領域１４の一部とｐボディ領域１５の表面に設けられたゲート酸化膜２１，２２が接続されている。ゲート酸化膜の、第１の厚い絶縁層２０に接続する部分２１は、ゲート酸化膜の、ｐボディ領域１５およびｎ+ソース領域１４上の部分２２と同じか、それよりも厚くなっている。
【００２９】
第１の厚い絶縁層２０のソース側の側壁に接して、ｐボディ領域１５の上に低抵抗のゲートポリシリコン電極２３が設けられている。さらに、このゲートポリシリコン電極２３のソース側の側壁に接して、ゲート側壁スペーサー領域２４が設けられている。ゲート側壁スペーサー領域２４に接して、ゲート酸化膜２２の上には、第２の絶縁層２５が設けられている。この第２の絶縁層２５を貫通してｎ+ソース領域１４の一部とｐボディコンタクト領域１７に達するコンタクトホールには、ソース電極２６が設けられている。また、ゲートポリシリコン電極２３の上には、金属ゲート電極２７が設けられている。
【００３０】
一方、ｎ+ドレイン領域１８側の上にも、ｎ+ソース領域１４側と同様に、酸化膜２８、ポリシリコンスペーサー領域２９、スペーサー領域３０および第３の絶縁層３１が設けられている。この第３の絶縁層３１を貫通してｎ+ドレイン領域１８の一部に達するコンタクトホールには、ドレイン電極３２が設けられている。
【００３１】
酸化膜２８、ポリシリコンスペーサー領域２９、スペーサー領域３０、第３の絶縁層３１およびドレイン電極３２は、ｎ+ソース領域１４側の構成において、それぞれ、ゲート酸化膜２１，２２、ゲートポリシリコン電極２３、ゲート側壁スペーサー領域２４、第２の絶縁層２５およびソース電極２６に対応している。これらソース領域側の構成とドレイン領域側の構成は、第１の絶縁層２０を挟んで対称的に配置されている。なお、ドレイン領域側には、ソース領域側の金属ゲート電極２７に対応する領域は、存在しない。
【００３２】
ソース電極２６、金属ゲート電極２７およびドレイン電極３２と他の領域との境界には、例えばＴｉＮのバリア層３３が設けられている。ソース電極２６、第２の絶縁層２５、金属ゲート電極２７、第１の絶縁層２０、第３の絶縁層３１およびドレイン電極３２の上には、層間絶縁膜３４が設けられている。
【００３３】
次に、図２〜図２３を参照しながら、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜図２３は、製造途中の半導体装置の構成を順に示す断面図である。
【００３４】
まず、図２に示すように、ｐ-シリコン基板１１にｐウェル領域１３とｎ拡張ドレイン領域１２を形成する。そして、熱酸化を行ってウェハ全面に例えば数十ｎｍの厚さの酸化膜１９を形成する。その後、その酸化膜１９上に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により例えば約５００ｎｍの厚さの絶縁膜、例えば酸化膜を堆積する。その酸化膜をフォトリソグラフィおよび異方性エッチングにより選択的に除去して、第１の絶縁層２０を形成する。
【００３５】
次いで、図３に示すように、ウェハ全面に例えば約１５ｎｍの厚さのスクリーン酸化膜４１を堆積するか、または成長させる。そして、ウェハ全面に例えばシリコン窒化膜を例えば約３０〜１００ｎｍの厚さに堆積する。このシリコン窒化膜を異方性エッチングで選択的に除去して、第１の絶縁層２０の両側壁に犠牲スペーサー領域４２を形成する。
【００３６】
次いで、図４に示すように、犠牲スペーサー領域４２および第１の絶縁層２０をマスクとしてＮ2+イオンを例えば３０ＫｅＶの加速電圧で１×１０14〜２×１０14ｃｍ-2のドーズ量で注入する。Ｎ2+イオンの注入が好ましくない領域がある場合には、フォトリソグラフィによってその領域をマスクする。
【００３７】
次いで、図５に示すように、例えば大気雰囲気でアニールを行う。このときの条件は、例えば、熱処理温度が８００℃であり、熱処理時間が６０分であるとよい。アニールによって、スクリーン酸化膜４１の下に、窒素ドーピング層４３が犠牲スペーサー領域４２に対して自己整合的に形成される。
【００３８】
次いで、図６に示すように、犠牲スペーサー領域４２を除去し、続いてスクリーン酸化膜４１を除去し、窒素ドーピング層４３を露出させる。犠牲スペーサー領域４２を除去する際、第１の絶縁層２０に対して選択性があればよい。例えば、犠牲スペーサー領域４２がシリコン窒化膜である場合には、１８０℃の燐酸を用いて湿式エッチングを行えばよい。
【００３９】
次いで、図７に示すように、熱酸化を行ってｐウェル領域１３およびｎ拡張ドレイン領域１２の露出面にゲート酸化膜２１，２２と酸化膜２８を形成する。その際の酸化条件としては、例えば８００〜９００℃でのドライ酸化またはパイロ酸化であるのがよい。第１の絶縁層２０の近傍領域を除く部分には窒素ドーピング層４３があり、第１の絶縁層２０の近傍領域には窒素ドーピング層４３がないので、ゲート酸化膜の、絶縁層２０に接続する部分２１が、その他の部分２２と同じか、それよりも厚くなる。酸化膜２８についても同様である。
【００４０】
次いで、図８に示すように、ウェハ全面に例えば１５０〜３００ｎｍの厚さのｎ+ポリシリコン膜を堆積し、異方性エッチングを行い、第１の絶縁層２０のソース側の側壁にゲートポリシリコン電極２３を形成する。その際、寄生構造として、第１の絶縁層２０のドレイン側の側壁にポリシリコンスペーサー領域２９が形成される。
【００４１】
次いで、図９に示すように、フォトリソグラフィによってウェハのドレイン側をフォトレジスト４４でマスクし、ソース側からｐ型不純物、例えば硼素の斜めイオン注入を行う。その際、その後のプロセスでの熱履歴などとの整合を考慮し、ゲート酸化膜２２とｐボディ領域１５の表面でチャンネルを形成でき、かつ適切な閾値が得られるように、硼素のドーズ量や加速電圧等の条件を調整する。
【００４２】
次いで、図１０に示すように、フォトレジスト４４を除去する。なお、図１０には、ｐボディ領域１５が描かれているが、実際には、その後の熱履歴、例えばＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）やソース・ドレイン活性化熱バッジェットによってｐボディ領域１５が形成される。次いで、図１１に示すように、ｎ型不純物、例えば砒素をイオン注入する。そして、図１２に示すように、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行ってｎソースリンク領域４５を活性化させる。
【００４３】
次いで、図１３に示すように、ウェハ全面に例えば２０〜２００ｎｍの厚さのシリコン酸化膜またはシリコン窒化膜を堆積し、異方性エッチングを行ってゲートポリシリコン電極２３の側壁にゲート側壁スペーサー領域２４を形成する。その際、寄生構造として、ポリシリコンスペーサー領域２９の側壁にスペーサー領域３０が形成される。その後、フォトリソグラフィによってウェハのドレイン側をフォトレジスト４６でマスクし、ｐ型不純物、例えば硼素のイオン注入を行う。その際のイオン注入条件は、例えば９０ＫｅＶの加速電圧で１×１０13ｃｍ-2のドーズ量であるとよい。
【００４４】
次いで、図１４に示すように、フォトレジスト４６を除去し、ウェハ全面を洗浄する。そして、ＲＴＡを行って埋め込みｐ+低抵抗パス領域１６を活性させる。次いで、図１５に示すように、フォトリソグラフィによってｐボディコンタクト領域１７の形成領域（ｐウェル領域１３の一部）をフォトレジスト４７でマスクし、ｎ型不純物、例えば砒素のイオン注入を行う。その際のイオン注入条件は、例えば５０ＫｅＶの加速電圧で５×１０15ｃｍ-2のドーズ量であるとよい。
【００４５】
次いで、図１６に示すように、フォトレジスト４７を除去し、ウェハ全面を洗浄する。そして、ＲＴＡを行ってｎ+ソース領域１４とｎ+ドレイン領域１８を活性化させる。その後、フォトリソグラフィによってｐボディコンタクト領域１７の形成領域を除いてウェハをフォトレジスト４８でマスクし、ｐ型不純物、例えば硼素のイオン注入を行う。その際のイオン注入条件は、例えば２５ＫｅＶの加速電圧で５×１０15ｃｍ-2のドーズ量であるとよい。
【００４６】
次いで、図１７に示すように、フォトレジスト４８を除去し、ウェハ全面を洗浄する。そして、ＲＴＡを行ってｐボディコンタクト領域１７を活性化させる。次いで、図１８に示すように、ウェハ全面にシリコン酸化膜等の絶縁膜４９を第１の絶縁層２０よりも厚く堆積する。この絶縁膜４９は、第２の絶縁層２５および第３の絶縁層３１となる。次いで、図１９に示すように、エッチバック（ウェハ全面にフォトレジストを塗布）または化学機械研磨（ＣＭＰ）を行ってウェハ表面を平坦にする。
【００４７】
次いで、図２０に示すように、フォトリソグラフィによってソース電極２６とドレイン電極３２の形成領域を除いてウェハをフォトレジスト５０でマスクする。そして、異方性エッチングを行ってソースコンタクトホールとドレインコンタクトホールを形成する。次いで、図２１に示すように、フォトリソグラフィによって金属ゲート電極２７の形成領域（ゲートポリシリコン電極２３の直上部分）を除いてウェハをフォトレジスト５１でマスクする。
【００４８】
次いで、図２２に示すように、異方性エッチングを行ってゲートポリシリコン電極２３の上端部を露出させる。そして、フォトレジスト５１を除去し、ウェハ全面を洗浄する。これによって、ゲートポリシリコン電極２３の上端部と、ｎ+ソース領域１４およびｐボディコンタクト領域１７の表面と、ｎ+ドレイン領域１８の表面が露出する。
【００４９】
次いで、図２３に示すように、ウェハ全面にバリア層３３を堆積する。バリア層３３の材料は、例えばＴｉＮであるとよい。そして、ウェハ全面に金属材料５２を堆積する。その後、この金属材料５２の化学機械研磨を行って、金属材料５２をソース電極２６と金属ゲート電極２７とドレイン電極３２に分離する。そして、ウェハ全面を洗浄し、ウェハ表面に層間絶縁膜３４を堆積する。この状態が図１に示されている。次いで、その他の後工程を行い、半導体装置が完成する。
【００５０】
一例として、図６に示す構造に対して、Ｎ2+のイオン注入を行わずに、９００℃で４０分間のドライ酸化を行うと、ゲート酸化膜の、ｐボディ領域１５およびｎ+ソース領域１４上の部分２２の厚さが１０ｎｍになる。それに対して、ゲート酸化膜の、絶縁層２０に接続する部分２１の厚さは６ｎｍにしかならない。上述したように、スクリーン酸化膜の厚さを１５ｎｍとし、３０ＫｅＶの加速電圧で１×１０14〜２×１０14ｃｍ-2のドーズ量でＮ2+イオンを注入した場合、８００〜９００℃でのドライ酸化を行うときの酸化速度の減少率は、２０〜３０％の範囲にある。
【００５１】
従って、ゲート酸化膜の、ｐボディ領域１５およびｎ+ソース領域１４上の部分２２の厚さが約６ｎｍになるときに、ゲート酸化膜の、絶縁層２０に接続する部分２１の厚さも約６ｎｍになる。つまり、ゲート酸化膜２１，２２の厚さが均一になる。また、Ｎ2+ドーズ量を増大させてプロセスの最適化を行うことによって、広域転位（Ｅｘｔｅｎｄｅｄ  Ｄｉｓｌｏｃａｔｉｏｎ  Ｌｏｏｐ）を回避しながら、ゲート酸化膜の、絶縁層２０に接続する部分２１をｐボディ領域１５およびｎ+ソース領域１４上の部分２２よりも厚くすることができる。
【００５２】
実施の形態２．
図２４は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図２４に示すように、実施の形態２では、実施の形態１の半導体装置において、ｎ拡張ドレイン領域１２およびｎ+ドレイン領域１８の下に埋め込み誘電体層６１が設けられている。埋め込み誘電体層６１は、例えばＳｉＯ2であるとよい。このような埋め込み誘電体層６１を有する半導体装置を製造する際には、図２５に示すような半導体基板を用いればよい。
【００５３】
図２５は、本発明の実施の形態２にかかる半導体装置の製造に用いられる半導体基板の構成を示す断面図である。図２５に示すように、ｐ-シリコン基板１１の表面層の一部（ｎ拡張ドレイン領域１２とｎ+ドレイン領域１８の形成領域）に、その表面から所定の深さの所に、埋め込み誘電体層６１が埋め込まれている。その他の構成および製造プロセスについては実施の形態１と同じである。従って、実施の形態１と同様の構成については、実施の形態１と同じ符号を付して、重複する説明を省略する。
【００５４】
図２６は、本発明の実施の形態１および２にかかる半導体装置の平面レイアウト構成を示す平面図である。実施の形態１および２では、拡張ドレインの長さは、第１の絶縁層２０の幅で決まる。図２６に示すように、ドレイン８１を挟んで、隣り合うデバイスの拡張ドレイン８２、ゲート８３およびソース８４が対称に配置されるレイアウトにおいては、隣り合うデバイスの拡張ドレイン８２の長さが均一であるので、隣り合うデバイスの耐圧やオン抵抗などの性能のばらつきが小さくなる。
【００５５】
実施の形態３．
図２７は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図２７に示すように、実施の形態３は、実施の形態１に半導体装置においてゲート酸化膜２１，２２、ゲートポリシリコン電極２３およびゲート側壁スペーサー領域２４の寄生構造としてそれぞれ形成される酸化膜２８、ポリシリコンスペーサー領域２９およびスペーサー領域３０を、隣接するデバイスのゲート構造として活用するようにしたものである。
【００５６】
すなわち、実施の形態３では、ｎ拡張ドレイン領域１２の中央部にｎ+ドレイン領域１８が設けられており、このｎ+ドレイン領域１８を、隣接するＡとＢのデバイスで共有する。デバイスＡとデバイスＢの構造は、ドレインを挟んで対称となっている。その他の構成については実施の形態１と同じである。従って、実施の形態１と同様の構成については、実施の形態１と同じ符号を付して、重複する説明を省略する。また、図が繁雑になるのを避けるため、図２７〜図４１においては、デバイスＡ（各図の左側のデバイス）についてのみ符号を付す。
【００５７】
次に、図２８〜図４１を参照しながら、実施の形態３にかかる半導体装置の製造方法について説明する。図２８〜図４１は、製造途中の半導体装置の構成を順に示す断面図である。
【００５８】
まず、図２８に示すように、ｐ-シリコン基板１１にｐウェル領域１３とｎ拡張ドレイン領域１２を形成し、その表面に酸化膜１９を形成し、さらにその上に、第１の絶縁層２０を形成する。このときのプロセスは、実施の形態１の図２を参照しながら説明した通りである。
【００５９】
次いで、実施の形態１の図３〜図８を参照しながら説明した通りのプロセスを行い、図２９に示すように、第１の絶縁層２０との接続部分２１が他の部分２２と同じか、それよりも厚いゲート酸化膜２１，２２を形成し、第１の絶縁層２０の側壁にゲートポリシリコン電極２３を形成する。そして、第１の絶縁層２０およびゲートポリシリコン電極２３をマスクとして、ソース側からｐ型不純物、例えば硼素の斜めイオン注入を行う。その際、その後のプロセスでの熱履歴などとの整合を考慮し、ゲート酸化膜２２とｐボディ領域１５の表面でチャンネルを形成でき、かつ適切な閾値が得られるように、硼素のドーズ量や加速電圧等の条件を調整する。
【００６０】
なお、図２９には、図の左上から硼素を斜めにイオン注入する様子が示されているが、図の右上からも硼素を斜めにイオン注入する。これによって、図３０に示すように、ゲートポリシリコン電極２３の近傍にｐボディ領域１５が形成される。なお、実際には、ｐボディ領域１５は、その後の熱履歴、例えばＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）やソース・ドレイン活性化熱バッジェットによってが形成される。
【００６１】
次いで、図３１に示すように、フォトリソグラフィによってｎ+ドレイン領域１８の形成領域の上を除いてウェハをフォトレジスト７１でマスクする。そして、異方性エッチングを行って第１の絶縁層２０と酸化膜１９を貫通するコンタクトホール７２を開口する。このコンタクトホール７２の底では、ｎ拡張ドレイン領域１２が露出する。
【００６２】
次いで、図３２に示すように、フォトレジスト７１を除去し、ｎ型不純物、例えば砒素をイオン注入する。その際、コンタクトホール７２を介して、ｎ拡張ドレイン領域１２におけるｎ+ドレイン領域１８の形成領域にも砒素が注入される。そして、図３３に示すように、ＲＴＡを行ってｎソースリンク領域４５を活性化させる。
【００６３】
次いで、図３４に示すように、ウェハ全面に例えば２０〜２００ｎｍの厚さのシリコン酸化膜またはシリコン窒化膜を堆積し、異方性エッチングを行ってゲートポリシリコン電極２３の側壁にゲート側壁スペーサー領域２４を形成する。その際、寄生構造として、第１の絶縁層２０のコンタクトホール７２の側壁にスペーサー領域７３が形成される。その後、フォトリソグラフィによってコンタクトホール７２をフォトレジスト７４でマスクし、ｐ型不純物、例えば硼素のイオン注入を行う。その際のイオン注入条件は、例えば９０ＫｅＶの加速電圧で１×１０13ｃｍ-2のドーズ量であるとよい。
【００６４】
次いで、図３５に示すように、フォトレジスト７４を除去する。そして、実施の形態１の図１４および図１５を参照しながら説明した通りのプロセスを行い、ｐ+低抵抗パス領域１６を活性させ、フォトレジスト７５でマスクして、ｎ型不純物、例えば砒素のイオン注入を行う。イオン注入条件は、実施の形態１で説明した通りである。
【００６５】
次いで、図３６に示すように、フォトレジスト７５を除去する。そして、実施の形態１の図１６を参照しながら説明した通りのプロセスを行い、ｎ+ソース領域１４とｎ+ドレイン領域１８を活性化させ、フォトレジスト７６でマスクして、ｐ型不純物、例えば硼素のイオン注入を行う。イオン注入条件は、実施の形態１で説明した通りである。
【００６６】
次いで、図３７に示すように、フォトレジスト７６を除去する。そして、実施の形態１の図１７および図１８を参照しながら説明した通りのプロセスを行い、ｐボディコンタクト領域１７を活性化させ、ウェハ全面に絶縁膜４９を堆積する。この絶縁膜４９は、第２の絶縁層２５となる。次いで、図３８に示すように、エッチバック（ウェハ全面にフォトレジストを塗布）または化学機械研磨（ＣＭＰ）を行ってウェハ表面を平坦にする。
【００６７】
次いで、図３９に示すように、ソース電極２６とドレイン電極３２の形成領域を除いてフォトレジスト５０でマスクし、異方性エッチングを行ってソースコンタクトホールとドレインコンタクトホールを形成する。次いで、図４０に示すように、金属ゲート電極２７の形成領域を除いてフォトレジスト５１でマスクする。
【００６８】
次いで、実施の形態１の図２２および図２３を参照しながら説明した通りのプロセスを行い、図４１に示すように、ゲートポリシリコン電極２３の上端部と、ｎ+ソース領域１４およびｐボディコンタクト領域１７の表面と、ｎ+ドレイン領域１８の表面を露出させ、フォトレジスト５１を除去する。そして、バリア層３３を堆積し、金属材料５２を堆積する。その後、この金属材料５２を化学機械研磨して、ソース電極２６と金属ゲート電極２７とドレイン電極３２に分離する。そして、ウェハ全面を洗浄し、ウェハ表面に層間絶縁膜３４を堆積する。この状態が図２７に示されている。次いで、その他の後工程を行い、半導体装置が完成する。
【００６９】
実施の形態４．
図４２は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図４２に示すように、実施の形態４では、実施の形態３の半導体装置において、ｎ拡張ドレイン領域１２およびｎ+ドレイン領域１８の下に埋め込み誘電体層６１が設けられている。埋め込み誘電体層６１は、例えばＳｉＯ2であるとよい。このような埋め込み誘電体層６１を有する半導体装置を製造する際には、図２５に示すような半導体基板を用いればよい。その他の構成および製造プロセスについては実施の形態３と同じである。従って、実施の形態３と同様の構成については、実施の形態３と同じ符号を付して、重複する説明を省略する。
【００７０】
以上説明したように、各実施の形態によれば、ゲート酸化膜が絶縁層２０に接続する部分を除いて窒素を半導体表面に注入してから熱酸化を行ってゲート酸化膜２１，２２を形成することによって、ゲート酸化膜の、絶縁層２０に接続する部分２１の厚さが、ゲート酸化膜の、ｐボディ領域１５およびｎ+ソース領域１４上の部分２２の厚さと同じか、それよりも厚くなる。それによって、ゲート酸化膜２１，２２のドレイン側端部で電界強度が高くなるのを防ぐことができるので、デバイスの耐圧低下およびホットキャリア耐性の劣化を防ぐことができる。また、ゲート−ドレイン間容量が大きくなるのを防ぐことができる。従って、高速高周波動作に適した信頼性の高い半導体装置が得られる。
【００７１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７２】
以上のように、本発明にかかる半導体装置およびその製造方法は、ゲート酸化膜がシリコン表面の厚い絶縁膜に接続する構成のＭＯＳ半導体装置に有用であり、特に、薄いゲート酸化膜を有するＬＤＭＯＳＴに適している。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１７】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１８】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１９】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２０】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２１】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２２】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図２５】本発明の実施の形態２にかかる半導体装置の製造に用いられる半導体基板の構成を示す断面図である。
【図２６】本発明の実施の形態１および２にかかる半導体装置の平面レイアウト構成を示す平面図である。
【図２７】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図２８】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図２９】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３０】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３１】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３２】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３３】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３４】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３５】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３６】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３７】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３８】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図３９】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図４０】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図４１】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図４２】本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。
【図４３】従来のＬＤＭＯＳＴの構成を示す断面図である。
【図４４】従来の別のＬＤＭＯＳＴの構成を示す断面図である。
【図４５】従来のＬＤＭＯＳＴのゲート酸化膜のドレイン側端部を拡大して示す断面図である。
【符号の説明】
【００７４】
１１  ｐ-シリコン基板
１２  ｎ拡張ドレイン領域
１３  ｐウェル領域
１４  ｎ+ソース領域
１５  ｐボディ領域
１８  ｎ+ドレイン領域
２０  絶縁層
２３  ゲートポリシリコン電極
４２  犠牲スペーサー領域
６１  埋め込み誘電体層
【図１】
2009071252.tif 000003
【図２】
2009071252.tif 000004
【図３】
2009071252.tif 000005
【図４】
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【図５】
2009071252.tif 000007
【図６】
2009071252.tif 000008
【図７】
2009071252.tif 000009
【図８】
2009071252.tif 000010
【図９】
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【図１０】
2009071252.tif 000012
【図１１】
2009071252.tif 000013
【図１２】
2009071252.tif 000014
【図１３】
2009071252.tif 000015
【図１４】
2009071252.tif 000016
【図１５】
2009071252.tif 000017
【図１６】
2009071252.tif 000018
【図１７】
2009071252.tif 000019
【図１８】
2009071252.tif 000020
【図１９】
2009071252.tif 000021
【図２０】
2009071252.tif 000022
【図２１】
2009071252.tif 000023
【図２２】
2009071252.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2009071252.tif 000028
【図２７】
2009071252.tif 000029
【図２８】
2009071252.tif 000030
【図２９】
2009071252.tif 000031
【図３０】
2009071252.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
2009071252.tif 000038
【図３７】
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【図３８】
2009071252.tif 000040
【図３９】
2009071252.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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