(57)【要約】【課題】強誘電体膜の劣化を防止する。【解決手段】本発明の半導体装置１は、基板２１上方に順次設けられた第１電極３２、強誘電体膜３３、及び第２電極３４を有する強誘電体キャパシタ３と、強誘電体キャパシタ３の上面及び側面を覆う水素バリア膜４と、水素バリア膜４及び基板２１を覆う層間絶縁膜６と、層間絶縁膜６及び水素バリア膜４を貫通して第２電極３４を露出させるコンタクトホール７０と、第２電極３４上を含むコンタクトホール７０の内壁面７０ａを覆い、水素バリア性を有する導電材料からなるバリアメタル７５と、コンタクトホール７０内に埋設されたプラグ導電部７と、を備えている。水素バリア膜４におけるコンタクトホール７０の内壁面は、コンタクトホール７０の内側に向かって凹となる湾曲面となっており、水素バリア膜４におけるコンタクトホール７０の内径は第２電極３４に向かって小さくなる。【選択図】図１
2009071242.tif 000002
【特許請求の範囲】
【請求項１】
基板上方に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有してなる強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆って設けられた水素バリア膜と、
前記強誘電体キャパシタ及び前記基板を覆って設けられた層間絶縁膜と、
前記層間絶縁膜及び前記水素バリア膜を貫通して前記第２電極を露出させるコンタクトホールと、
前記コンタクトホール内に露出した前記第２電極の上面と該コンタクトホールの内壁面とを覆って設けられ、水素バリア性を有する導電材料からなるバリアメタルと、
前記コンタクトホール内に埋設され、前記バリアメタルと導通するプラグ導電部と、を備え、
前記水素バリア膜における前記コンタクトホールの内壁面は、該コンタクトホールの内側に向かって凹となる湾曲面となっており、前記水素バリア膜における前記コンタクトホールの内径は前記第２電極側に向かうにつれて小さくなることを特徴とする半導体装置。
【請求項２】
前記強誘電体キャパシタ上の前記水素バリア膜を覆うストッパー膜が設けられており、該ストッパー膜は、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ストッパー膜は、前記層間絶縁膜に対するエッチングの選択比が１５以上となる材料で形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ストッパー膜は、水素バリア性を有することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記ストッパー膜は、シリコン窒化物からなることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
基板上方に、第１電極と強誘電体膜と第２電極とを積層して、第１電極と強誘電体膜と第２電極とを有する強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を覆って水素バリア膜を形成する工程と、
前記水素バリア膜の少なくとも上面を覆ってストッパー膜を形成する工程と、
前記強誘電体キャパシタ及び前記基板を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記ストッパー膜と前記水素バリア膜とをエッチングして、前記第２電極を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に露出した前記第２電極の上面と該コンタクトホールの内壁面とを覆って、水素バリア性を有する導電材料でバリアメタルを形成する工程と、
前記コンタクトホール内に、前記バリアメタルと導通するプラグ導電部を埋設する工程と、を有し、
前記ストッパー膜を、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
【０００３】
このような強誘電体メモリ装置の構造としては、プレーナ型（例えば、特許文献１）やスタック型（例えば、特許文献２）が挙げられる。いずれの構造の強誘電体メモリ装置も、一対の電極間に強誘電体膜を有した強誘電体キャパシタを備えており、一対の電極のうち一方の電極はトランジスタを介してビット線等の配線に接続され、他方の電極はグランド線等の配線に接続されている。一般に、これら電気的な接続は、タングステン等の導電材料からなるプラグを介して行われている。
【０００４】
先述の強誘電体膜は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料、具体的にはチタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３）等からなっている。このように強誘電体材料は酸化物であるので、これが還元されて劣化しないように留意する必要がある。
【０００５】
そのため、特許文献１、２では、強誘電体キャパシタを覆って水素バリア膜を形成しており、後の工程で還元雰囲気に曝された際に強誘電体膜が還元されないようにしている。また、特許文献１では、強誘電体キャパシタ上にこれと接続するプラグを形成する際に、プラグを形成するコンタクトホール内に水素バリア性を有する窒化チタン膜（バリアメタル）を形成しており、還元雰囲気でプラグを形成しても強誘電体膜が還元されないようにしている。
【特許文献１】特開２００３−３４７５１２号公報
【特許文献２】特開２００６−３１０６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１、２の方法では、強誘電体キャパシタ上にプラグを形成する際の還元雰囲気に対する対策が十分でない場合には、強誘電体膜が劣化するおそれがある。一般に層間絶縁膜は、十分な厚さに成膜した後にＣＭＰ法等で研磨して薄厚化し、所望の厚さにするが、成膜時の厚さや下地の凹凸に起因する研磨量のばらつきにより、厚さがばらついたものとなっている。そのため、層間絶縁膜及び水素バリア膜をエッチングしてコンタクトホールを形成する際には、層間絶縁膜の厚さばらつきが水素バリア膜に反映されてしまい、水素バリア膜を均一にエッチングすることが困難であった。
【０００７】
そのため、コンタクトホール内における水素バリア膜の側壁を所望の形状とすることができず、特許文献１のように窒化チタン膜（バリアメタル）を形成するとウィークポイントを生じてしまい、これを十分に機能させることができなかった。例えば、層間絶縁膜が薄い部分では水素バリア膜が過剰にエッチングされ、特許文献２の図１に示されるように、水素バリア膜の側壁は上部電極に対して切り立った形状となる。そのため、段差部の隅にバリアメタル材料を行きわたらせることが難しくなり、ここがウィークポイントとなってしまう。
【０００８】
このようなウィークポイントが生じると、プラグ形成時に還元ガスがウィークポイントを通って強誘電体キャパシタ側に侵入してしまい、強誘電体膜を還元して酸素欠損を引き起こし、劣化させてしまう。劣化した強誘電体膜のメモリセルは良好なヒステリシス特性が得られないので、ビット不良となりビット歩留りが損なわれていた。
【０００９】
本発明は、前記の事情に鑑み成されたものであって、良好なヒステリシス特性の強誘電体キャパシタを備えた良好なビッド歩留りの半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、基板上方に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有してなる強誘電体キャパシタと、前記強誘電体キャパシタの上面及び側面を覆って設けられた水素バリア膜と、前記強誘電体キャパシタ及び前記基板を覆って設けられた層間絶縁膜と、前記層間絶縁膜及び前記水素バリア膜を貫通して前記第２電極を露出させるコンタクトホールと、前記コンタクトホール内に露出した前記第２電極の上面と該コンタクトホールの内壁面とを覆って設けられ、水素バリア性を有する導電材料からなるバリアメタルと、前記コンタクトホール内に埋設され、前記バリアメタルと導通するプラグ導電部と、を備え、前記水素バリア膜における前記コンタクトホールの内壁面は、該コンタクトホールの内側に向かって凹となる湾曲面となっており、前記水素バリア膜における前記コンタクトホールの内径は前記第２電極側に向かうにつれて小さくなることを特徴とする。
【００１１】
このようにすれば、前記水素バリア膜における前記コンタクトホールの内壁面は、該コンタクトホールの内側に向かって凹となる湾曲面となっているので、前記第２電極の上面と前記コンタクトホールの内壁面との間に切り立った段差がなくなり、前記バリアメタルの材料のカバレッジ性が改善される。したがって、バリアメタルにウィークポイントを生じることが防止され、第２電極側からウィークポイントを通って還元ガスが強誘電体膜側に侵入しこれを還元して劣化させることが防止される。よって、優れたヒステリシス特性の強誘電体キャパシタとすることができ、これを備えた半導体装置はビット歩留りが向上したものとなる。
【００１２】
また、前記強誘電体キャパシタ上の前記水素バリア膜を覆うストッパー膜が設けられており、該ストッパー膜は、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料で形成されていることが好ましい。
このようにすれば、層間絶縁膜のエッチング時にストッパー膜をエッチングのストッパーとして機能させることができるので、層間絶縁膜の厚さばらつきをストッパー膜によって吸収し、エッチングのばらつきをほとんどなくすことができる。したがって、層間絶縁膜の厚さばらつきによるストッパー膜や水素バリア膜の厚さばらつきが低減され、コンタクトホールは高精度の寸法や形状に加工される。よって、前記水素バリア膜における前記コンタクトホールの内壁面を所望の形状とすることができ、先述のように強誘電体膜の劣化が防止されるので良好なビッド歩留りの半導体装置となる。
【００１３】
また、前記ストッパー膜は、前記層間絶縁膜に対するエッチングの選択比が１５以上となる材料で形成されていることが好ましい。
このようにすれば、ストッパー膜を十分に機能させることができるので、前記水素バリア膜における前記コンタクトホールの内壁面の加工精度をさらに高くすることができる。
【００１４】
また、前記ストッパー膜は、水素バリア性を有することが好ましい。
このようにすれば、ストッパー膜に覆われた部分の水素バリア膜は、水素バリア性が強められるので、強誘電体キャパシタ内に還元ガス等が侵入することがより軽減され、強誘電体膜の劣化をより確実に防止できるようになる。
【００１５】
前記ストッパー膜は、シリコン窒化物からなることが好ましい。
通常は、前記層間絶縁膜はシリコン酸化物からなっており、シリコン窒化物からなるストッパー膜は、シリコン酸化物からなる層間絶縁膜に対するエッチングの選択比が十分に高いので、十分に機能するものとなる。また、シリコン窒化物は水素バリア性を有しているので、先述のように強誘電体膜の劣化をより確実に防止できるようになる。
【００１６】
本発明の半導体装置の製造方法は、基板上方に、第１電極と強誘電体膜と第２電極とを積層して、第１電極と強誘電体膜と第２電極とを有する強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの上面及び側面を覆って水素バリア膜を形成する工程と、前記水素バリア膜の少なくとも上面を覆ってストッパー膜を形成する工程と、前記強誘電体キャパシタ及び前記基板を覆って層間絶縁膜を形成する工程と、前記層間絶縁膜と前記ストッパー膜と前記水素バリア膜とをエッチングして、前記第２電極を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に露出した前記第２電極の上面と該コンタクトホールの内壁面とを覆って、水素バリア性を有する導電材料でバリアメタルを形成する工程と、前記コンタクトホール内に、前記バリアメタルと導通するプラグ導電部を埋設する工程と、を有し、前記ストッパー膜を、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料で形成することを特徴とする。
【００１７】
このようにすれば、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料でストッパー膜を形成しているので、コンタクトホールを形成する工程で層間絶縁膜をエッチングする際にはストッパー膜をストッパーとして機能させることができる。したがって、層間絶縁膜の厚さばらつきを考慮して過剰にエッチングを行っても、層間絶縁膜の厚さばらつきはストッパー膜の厚さに反映されなくなり、ストッパー膜を均一にエッチングすることができる。よって、水素バリア膜は均一な厚さとなるのでこれを高精度な形状に加工することができ、水素バリア膜における前記コンタクトホールの内壁面を所望の形状、すなわち前記内壁面がコンタクトホールの内側に向かって凹となる湾曲面となっており、かつ水素バリア膜におけるコンタクトホールの内径が前記第２電極側に向かうにつれて小さくなる形状に加工することができる。
【００１８】
このようにして、前記内壁面を前記バリアメタルの材料のカバレッジ性を損なわない形状に加工することができるので、ウィークポイントを生じることなくバリアメタルを良好に形成することができる。したがって、還元雰囲気でプラグ導電部を形成しても、還元ガスがウィークポイントを通って強誘電体キャパシタに侵入し強誘電体膜を還元して劣化させることが防止される。よって、優れたヒステリシス特性の強誘電体キャパシタを形成することができ、これを備えた良好なビット歩留りの半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。なお、以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２０】
図１は、本実施形態の半導体装置（強誘電体メモリ装置）１の要部を示す断面構成図である。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、基体２上に設けられた強誘電体キャパシタ３と、強誘電体キャパシタ３の上面、側面、及び強誘電体キャパシタ３周辺の基体２を覆って設けられた水素バリア膜４と、水素バリア膜４を覆って形成されたストッパー膜５と、ストッパー膜５及び基体２を覆って設けられた層間絶縁膜６と、を備えて構成されている。また、本実施形態では、層間絶縁膜６上にアルミニウムからなるビット線８１及びグランド線８２が設けられている。
【００２１】
前記基体２は、本実施形態ではシリコン基板（基板）２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ２からなる第１下地絶縁膜２３と、第１下地絶縁膜２３を覆って設けられたＳｉＮからなる第２下地絶縁膜２４と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２５が設けられており、素子分離領域２５の間が１つのメモリセルと対応している。
【００２２】
前記トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本実施形態では、ソース領域２２３上にこれと導通するタングステンからなる第１プラグ２６が設けられており、ドレイン領域２２４上にこれと導通するタングステンからなる第２プラグ２７が設けられている。第１プラグ２６は、前記層間絶縁膜６に設けられたタングステンからなる第３プラグ６５と電気的に接続されており、第３プラグ６５は前記ビット線８１と電気的に接続されている。すなわち、トランジスタ２２のソース領域２２３は、ビット線８１と電気的に接続されている。
【００２３】
前記強誘電体キャパシタ３は、第２プラグ２７上に設けられており、下部電極（第１電極）３２と、強誘電体膜３３と、上部電極（第２電極）３４と、から構成されている。また、本実施形態では、第２プラグ２７と強誘電体キャパシタ３との間にＴｉＡｌＮからなる下地導電部３１が設けられている。
【００２４】
本実施形態では、下部電極３２は下地導電部３１上に順次設けられたＩｒ（イリジウム）膜、ＩｒＯｘ（イリジウム酸化物）膜、Ｐｔ（プラチナ）膜から構成されており、下地導電部３１及び第２プラグ２７を介してドレイン領域２２４に電気的に接続されている。
強誘電体膜３３は、下部電極３２上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、これらにニオブ（Ｎｂ）等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、ＰＺＴを用いている。
上部電極３４は、強誘電体膜３３上に順次設けられたＰｔ膜、ＩｒＯｘ膜、Ｉｒ膜から構成されており、後述する第４プラグ（プラグ導電部）７と電気的に接続されている。
【００２５】
このように、上部電極３４及び下部電極３２は、互いに異なる材料からなる膜が複数積層されたものとしてもよい。このようにすることにより、上部電極３４や下部電極３２に機能性を付与することができる。例えば、強誘電体膜３３と上部電極３４と、あるいは強誘電体膜３３と下部電極３２との間の密着性を高める機能や、酸素バリア膜や水素バリア膜としての機能、強誘電体膜３３の結晶配向性を高める機能等を付与することが考えられる。
【００２６】
前記水素バリア膜４は、水素バリア性を有する絶縁材料からなるものであり、本実施形態ではその材料としてＡｌＯｘ（アルミニウム酸化物）を用いている。前記強誘電体キャパシタ３の強誘電体膜３３は、先述のように酸化物からなっているので、水素ガス等の還元ガスに曝されると還元され劣化してしまうが、強誘電体キャパシタ３を水素バリア膜４で覆うことによりその劣化を防止できるようになっている。
【００２７】
前記層間絶縁膜６は、例えばＳｉＯ２等からなるものである。また、前記ストッパー膜５は、後述するコンタクトホール７０を形成する際のエッチングにおいて、層間絶縁膜６との間でエッチングの選択比が確保できる材料からなっており、エッチングのストッパーとして機能させることができるようになっている。ストッパー膜５は、層間絶縁膜６に対するエッチングの選択比が１５以上となる材料を用いることが好ましく、このようにすればストッパーとして十分機能させることができる。また、水素バリア性を有するものが好ましく、前記水素バリア膜４の水素バリア性を補強することができる。具体的な材料としては、ＳｉＮやＳｉＯＮ等のシリコン窒化物等が好適である。本実施形態では、ストッパー膜５はＳｉＮからなるものであり、前記強誘電体キャパシタ３上の水素バリア膜４のみを覆うのではなく、水素バリア膜４全体を覆うようにして設けられている。
【００２８】
また、前記強誘電体キャパシタ３上には、層間絶縁膜６、ストッパー膜５、及び水素バリア膜４を貫通して強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０が形成されている。このコンタクトホール７０は開口形状を円形とするもので、その内部には、コンタクトホール７０内に露出した上部電極３４の上面と、コンタクトホール７０の内壁面７０ａと、を覆ってバリアメタル７５が設けられている。また、コンタクトホール７０内におけるバリアメタル７５の内側には、第４プラグ（プラグ導電部）７が埋設されている。第４プラグ７は、本実施形態ではタングステンからなるものであり、バリアメタル７５を介して上部電極３４と導通するようになっており、また前記グランド線８２と電気的に接続されている。すなわち、強誘電体キャパシタ３の上部電極３４は、グランド線８２と電気的に接続されている。
【００２９】
前記バリアメタル７５は、水素バリア性を有する導電材料からなるものであり、上部電極３４上面を覆う部分は、還元ガスがコンタクトホール７０側から前記強誘電体キャパシタ３側に侵入することを防止できるようになっている。また、コンタクトホール７０の内壁面７０ａを覆う部分は、前記第４プラグ７とコンタクトホール７０の内壁面７０ａ側との密着性を高めることができるようになっている。本実施形態では、バリアメタル７５は、Ｔｉ膜（図示略）及びＴｉＮ膜（図示略）が順次積層された２層構造となっている。また、バリアメタル７５は、前記水素バリア膜４におけるコンタクトホール７０の内壁面の形状が以下に述べるように良好になっていることから、その材料のカバレッジ性が改善されており、ウィークポイントがないものとなっている。以下、水素バリア膜４の内壁面の形状について、詳しく説明する。
【００３０】
図２（ａ）は、前記コンタクトホール７０の底面付近を拡大して示す断面図であり、図２（ｂ）は、前記内壁面４ａの形状表現に係るいくつかのパラメータを説明するための模式図である。また、図２（ｃ）、（ｄ）は、内壁面４ａの形状における前記パラメータ間の相互関係を示すグラフである。
【００３１】
図２（ａ）に示すように、水素バリア膜４の内壁面４ａは、コンタクトホール７０の内側に向かって凹となる湾曲面となっている。また、コンタクトホール７０の内径は、前記上部電極３４側に向かうにつれて小さくなっている。すなわち、水素バリア膜４の内壁面４ａの形状は、パラメータを用いると以下のように表現できる。
図２（ｂ）に示すように、コンタクトホール７０の深さ方向Ｈにおける水素バリア膜４の上面４ｂからの距離を深さｈと定義する。また、水素バリア膜４内の深さｈにおいて水素バリア膜４の内壁面４ａに接する接線を接線Ｌとし、接線Ｌと上部電極３４の上面３４ｂとがなす角のうち鋭角となる角度を角度αとする。また、深さｈにおいて深さ方向Ｈと直交する方向のコンタクトホール７０の寸法を内径ｄとする。以上のようにパラメータを設定すると、図２（ｃ）に示すように、角度αは、深さｈが増加するにつれて単調に減少するようになっており、かつ図２（ｄ）に示すように、内径ｄは、深さｈが増加するにつれて単調に減少するようになっている。
【００３２】
以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域２２３と電気的に接続された前記ビット線８１からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された前記強誘電体キャパシタ３の下部電極３２に伝達される。そして、強誘電体キャパシタ３の上部電極３４と下部電極３２との間に電圧を印加することができ、強誘電体膜３３に電荷（データ）を蓄積させることができる。このように、強誘電体キャパシタ３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。
【００３３】
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置１を製造する方法を例として説明する。
【００３４】
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面工程図である。  
【００３５】
まず、図３（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板（基板）２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２５を形成し、素子分離領域２５の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２５とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。
【００３６】
そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ２を成膜して第１下地絶縁膜２３を形成し、この上に例えばＣＶＤ法でＳｉＮを成膜して第２下地絶縁膜２４を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける第１下地絶縁膜２３及び第２下地絶縁膜２４をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順次成膜して、密着層（図示略）を形成する。
【００３７】
そして、前記貫通孔内を含む第２下地絶縁膜２４上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、第２下地絶縁膜２４上をＣＭＰ法等で研磨することにより、第２下地絶縁膜２４上のタングステンを除去する。このようにして前記貫通孔内にそれぞれ第１プラグ２６、第２プラグ２７を埋設する。ＳｉＮからなる第２下地絶縁膜２４は、ＳｉＯ２からなる第１下地絶縁膜２３よりもＣＭＰ法における研磨速度が低いので、第１下地絶縁膜２３上がＣＭＰ法で過剰に研磨されることを防止することができる。
【００３８】
次に、図３（ｂ）に示すように、基体２上に下地導電部３１及び強誘電体キャパシタ３を形成する。具体的には、まず基体２上に、下地導電部３１の材料として、例えばＴｉＡｌＮ（チタンアルミナイトライド）をスパッタリング法で形成する。そして、この上に下部電極３２の材料として、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。そして、この上に強誘電体膜３３の材料として、例えばＰＺＴ（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３、チタン酸ジルコン酸鉛）をゾルゲル法やスパッタリング法、ＭＯＣＶＤ法等で成膜する。そして、この上に上部電極３４の材料として、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。
【００３９】
そして、これら材料膜の上面、すなわち上部電極３４となる膜上に、例えば公知のレジスト技術及びフォトリソグラフィ法等によりレジストパターン（図示略）を形成し、これをマスクとして前記材料膜をエッチングして、下地導電部３１と、この上に下部電極３２、強誘電体膜３３、上部電極３４が順次積層された強誘電体キャパシタ３とを形成する。
【００４０】
次に、図３（ｃ）に示すように、強誘電体キャパシタ３を含む基体２上の全面に、水素バリア膜４の材料膜として例えばＡｌＯｘ膜４１と、ストッパー膜５の材料膜として例えばＳｉＮ膜５１と、をスパッタリング法やＣＶＤ法等を用いて順次形成する。そして、図３（ｄ）に示すように、公知のレジスト技術及びエッチング技術等を用いてＡｌＯｘ膜４１及びＳｉＮ膜５１をパターニングし、強誘電体キャパシタ３の上面及び側面を覆う水素バリア膜４と、強誘電体キャパシタ３上の水素バリア膜４を覆うストッパー膜５と、を形成する。本実施形態では、水素バリア膜４が強誘電体キャパシタ３の上面及び側面のみを覆うのではなく、前記下地導電部３１の側面、及び強誘電体キャパシタ３周辺の基体２も覆うように、ＡｌＯｘ膜４１をパターニングしている。また、ストッパー膜５が水素バリア膜４全体を覆うように、ＳｉＮ膜５１をパターニングしている。
【００４１】
次に、図４（ａ）に示すように、前記ストッパー膜５を含む前記基体２上を覆って、例えばＴＥＯＳ等を原料ガスに用いたＣＶＤ法によりＳｉＯ２を堆積させ、これをＣＭＰ法やエッチバック法等で薄厚化して層間絶縁膜６を形成する。一般に、層間絶縁膜６の原料ガス（ＴＥＯＳ）が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記強誘電体キャパシタ３の強誘電体膜３３は、酸化物（本実施形態ではＰＺＴ）からなっており、したがって還元ガスに還元されると酸素欠損が引き起こされ、強誘電体膜３３は強誘電体特性が損なわれて劣化してしまう。しかしながら、強誘電体キャパシタ３を覆って水素バリア膜４を形成しているので、強誘電体キャパシタ３が水素ガスに曝されることが防止され、強誘電体膜３３が劣化されることなく層間絶縁膜６を形成することができる。また、水素バリア性を有するＳｉＮを材料とし、水素バリア膜４全体を覆ってストッパー膜５を形成しているので、水素バリア膜４の水素バリア性が補強され、強誘電体膜３３の劣化が確実に防止される。
【００４２】
なお、通常と同様にシリコンウエハーを前記シリコン基板２１として用いると、シリコンウエハー面内、例えばシリコンウエハーの中心部と外縁部との間、あるいは前記強誘電体キャパシタ３が密に形成された領域と疎に形成された領域との間等でＳｉＯ２の堆積量や膜質を均一にすることが困難である。また、堆積させたＳｉＯ２を薄厚化する際には、ＳｉＯ２の堆積量や膜質がばらついていることにより研磨量等のばらつきが生じる。そのため、層間絶縁膜６は、その厚さに２０〜３０ｎｍ程度のばらつきを有したものとなる。
【００４３】
次に、図４（ｂ）に示すように、前記強誘電体キャパシタ３上の層間絶縁膜６、ストッパー膜５、及び水素バリア膜４をエッチングして、強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０を形成する。具体的には、まず層間絶縁膜６上に例えば公知のレジスト技術及びフォトリソグラフィ法等を用いてレジストパターンを形成する。そして、このレジストパターンをマスクとし、ドライエッチング法等を用いて層間絶縁膜６をエッチングする。
【００４４】
コンタクトホール７０内に後の工程で埋設する第４プラグ７（図１参照）は、前記強誘電体キャパシタ３の上部電極３４と導通する必要があるので、コンタクトホール７０が層間絶縁膜６を確実に貫通している必要がある。先述のように、層間絶縁膜６は２０〜３０ｎｍ程度の厚さばらつきを有しているので、厚さばらつきを考慮し層間絶縁膜６の最も厚い部分を貫通させるためには、エッチングを過剰に行う必要がある。
【００４５】
そのため、ストッパー膜５には、層間絶縁膜６を過剰にエッチングしたことによる厚さばらつきが生じてしまう。すなわち、層間絶縁膜６が厚い部分においては、ストッパー膜５がほとんどエッチングされないのに対して、層間絶縁膜６が薄い部分においては、前記厚い部分が貫通するまでの時間にストッパー膜５がエッチングガスに曝されることにより、ストッパー膜５が薄くなってしまう。
【００４６】
ところが、ストッパー膜５は、層間絶縁膜６との間でエッチングの選択比が確保できる材料で形成しているので、層間絶縁膜６をエッチングする際にストッパー膜５がエッチングされる量は極めて小さくなり、ストッパー膜５の厚さばらつきは極めて小さなものとなる。本実施形態では、層間絶縁膜６に対するストッパー膜５のエッチング選択比を２０程度としており、例えば層間絶縁膜６の厚さばらつきを４０ｎｍとした場合に、層間絶縁膜６をエッチングする間にストッパー膜５がエッチングされる厚さとしては最大でも２ｎｍ程度となる。
【００４７】
そして、前記レジストパターンをマスクとしてストッパー膜５をエッチングする。ここで、ストッパー膜５は均一な厚さとなっており、ストッパー膜５が過剰にエッチングされることによって水素バリア膜４がエッチングされる量は均一になる。したがって、水素バリア膜４をエッチングする際には、水素バリア膜４が均一な厚さとなっているのでその厚さばらつきを考慮して過剰にエッチングする必要がなく、最適なエッチング条件下でエッチングすることができる。よって、水素バリア膜４におけるコンタクトホール７０の内壁面４ａ（図２（ａ）参照）を所望の形状に加工することができ、コンタクトホール７０の内側に向かって凹となる湾曲面とすることができる。なお、層間絶縁膜６をエッチングした後において、水素バリア膜４の厚さばらつきとストッパー膜５の厚さばらつきとの合計は、これらの成膜時における膜厚ばらつきを含めて３ｎｍ程度となっており、層間絶縁膜６の厚さばらつきよりも格段に小さくなっている。
【００４８】
次に、図４（ｃ）に示すように、コンタクトホール７０内に露出した上部電極３４と、コンタクトホール７０の内壁面７０ａとを覆って、水素バリア性を有する導電材料でバリアメタル７５を形成する。本実施形態では、Ｔｉ及びＴｉＮをスパッタリング法で順次成膜し、Ｔｉ膜とＴｉＮ膜とからなる２層構造のバリアメタル７５を形成する。ここで、本発明の方法ではストッパー膜５を形成しているので、ウィークポイントを生じることなくバリアメタル７５を形成することができる。
【００４９】
すなわち、従来の方法では、ストッパー膜を形成しないので、層間絶縁膜の厚さばらつきに起因して水素バリア膜がエッチングされる程度がばらついていた。例えば、水素バリア膜が過剰にエッチングされると、水素バリア膜におけるコンタクトホール内の内壁面は、上部電極の上面に対して切り立った形状となってしまう。そのため、水素バリア膜の内壁面と上部電極の上面との隅にバリアメタルの材料を行きわたらせることが困難となっていた。また、例えば水素バリア膜のエッチングが不十分であると、コンタクトホールの内壁面は、層間絶縁膜側と水素バリア膜側との間で、水素バリア膜側がコンタクトホールの内側に張り出した段差形状（コンタクトホールの内側に向かって凸となる形状）となってしまう。そのため、段差部でバリアメタルの材料のカバレッジ性が損なわれていた。このようにして、バリアメタルが良好に形成されない部分は、厚さが不十分であったりクラック状の溝が生じたりして、ウィークポイントとなっていた。
ところが、本発明の方法では、ストッパー膜５を形成しているので水素バリア膜４を所望の形状に加工することができ、その内壁面４ａをコンタクトホール７０の内側に向かって凹となる湾曲面とすることができる。したがって、ここにバリアメタル７５の材料を良好に付着させることができ、ウィークポイントを生じることなくバリアメタル７５を形成することができる。
【００５０】
次に、図５（ａ）に示すように、コンタクトホール７０内にバリアメタル７５と導通する第４プラグ（プラグ導電部）７を埋設する。具体的には、コンタクトホール７０内を含む層間絶縁膜６の全面に、例えばＣＶＤ法でタングステンを成膜してコンタクトホール７０内にタングステンを埋め込む。そして、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去して、第４プラグ７をコンタクトホール７０内に埋設する。
【００５１】
一般にＣＶＤ法は還元雰囲気で成膜を行うが、成膜本発明の方法では、上部電極３４を覆って水素バリア性のバリアメタル７５を形成しており、かつバリアメタル７５にウィークポイントを生じていないので、水蒸気や水素ガス等の還元ガスがウィークポイントを通って強誘電体キャパシタ３側に侵入することがなく強誘電体膜３３が還元され劣化することがない。
【００５２】
次に、層間絶縁膜６の前記第１プラグ２６上に、これと導通する第３プラグ６５を形成する。具体的には、第１プラグ２６等と同様に、第１プラグ２６を露出させる貫通孔を形成し、この貫通孔内に例えばＴｉとＴｉＮを順次スパッタリング法で成膜して、密着層（図示略）を形成する。そして、前記貫通孔内を含む層間絶縁膜６上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去する。このようにして前記貫通孔内に第３プラグ６５を埋設する。
【００５３】
そして、第３プラグ６５が形成された層間絶縁膜６上に例えば、アルミニウムをスパッタリング法等で成膜し、この膜を公知のレジスト技術及びエッチング技術等を用いてパターニングして、前記第３プラグ６５と導通するビット線８１と、前記第４プラグ７と導通するグランド線８２と、を形成する。このようにして、強誘電体メモリ装置１を製造することができる。
【００５４】
以上のような本発明の半導体装置の製造方法によれば、ストッパー膜５を形成しているので、コンタクトホール７０を高精度な形状に形成することができ、水素バリア膜４の内壁面４ａを所望の形状とすることができる。したがって、ウィークポイントを生じることなくバリアメタル７５を形成することができ、第４プラグ（プラグ導電部）７を形成する際に強誘電体キャパシタ３の強誘電体膜３３が還元され劣化することが防止される。このようにして、優れたヒステリシス特性の強誘電体キャパシタ３を形成することができ、これを備えた良好な強誘電体メモリ装置（半導体装置）１を製造することができる。
【００５５】
また、本発明の製造方法で製造された強誘電体メモリ装置１にあっては、強誘電体キャパシタ３の強誘電体膜３３が還元され劣化することを防止しているので、優れたヒステリシス特性の強誘電体キャパシタ３を備えた良好なビット歩留りのものとなっている。
【００５６】
なお、本実施形態では、スタック型の強誘電体メモリ装置１を採用したが、プレーナ型等を採用してもよい。また、水素バリア膜４の材料膜とストッパー膜５の材料膜とを順次形成するのではなく、水素バリア膜４の材料膜を形成後にこれをパターニングして水素バリア膜４を形成し、その後にストッパー膜５を形成するようにしても良い。この場合、ストッパー膜５は、水素バリア膜４のみを覆うのではなく水素バリア膜４上から基体２上に張り出して、例えば基体２上の全面を覆うように形成しても良い。このようにすれば、第３プラグ６５を形成時に層間絶縁膜６をエッチングして貫通孔を形成する際に、第１プラグ２６上ストッパー膜５をエッチングのストッパーとして機能させることもできる。さらに、ストッパー膜５と第２下地絶縁膜２４とを同じ材料で形成するようにすれば、これら膜間の密着性を高めることができるので、例えば水素バリア膜４が基体２あるいは強誘電体キャパシタ３から剥離する（浮き上がる）ことを防止することもできる。
【００５７】
また、ビット線８１とグランド線８２とを、入れ替えた構成、すなわち強誘電体キャパシタ３の上部電極３４がビット線と導通するような構成としてもよいし、多層配線等の他の配線構成としてもよい。
【００５８】
また、コンタクトホール７０及び第３プラグ６５が埋設される貫通孔を一括してエッチングして形成することもできる。この場合には、バリアメタル７５及び貫通孔内の密着層、あるいは第４プラグ７及び第３プラグ６５等も同時に形成するようにしても良い。ただし、この場合には層間絶縁膜６に対するストッパー膜５のエッチングの選択比を２０以上にすることが好ましい。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の構成を示す側断面図である。
【図２】（ａ）〜（ｄ）は、要部の形状を説明するための模式図及びグラフである。
【図３】（ａ）〜（ｄ）は、半導体装置の製造方法を示す断面工程図である。
【図４】（ａ）〜（ｃ）は、半導体装置の製造方法を示す断面工程図である。
【図５】（ａ）、（ｂ）は、半導体装置の製造方法を示す断面工程図である。
【符号の説明】
【００６０】
１・・・強誘電体メモリ装置（半導体装置）、２・・・基体、２１・・・シリコン基板（基板）３・・・強誘電体キャパシタ、３２・・・下部電極（第１電極）、３３・・・強誘電体膜、３４・・・上部電極（第２電極）、４・・・水素バリア膜、４ａ・・・水素バリア膜の内壁面、５・・・ストッパー膜、６・・・層間絶縁膜、７・・・第４プラグ（プラグ導電部）、７０・・・コンタクトホール、７０ａ・・・コンタクトホールの内壁面、７５・・・バリアメタル
【図１】
2009071242.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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