(57)【要約】【課題】データ読み出しの信頼性向上を図った不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線に前記第１の読み出しパス電圧より高い第３の読み出しパス電圧が与えられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、
前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、
前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、
選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線に前記第１の読み出しパス電圧より高い第３の読み出しパス電圧が与えられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、
前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、
前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、
選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線に前記第１の読み出しパス電圧が与えられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、
前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、
前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、
選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに前記第１の読み出しパス電圧より高い第３の読み出しパス電圧が、その他の非選択ワード線に前記第１の読み出しパス電圧が与えられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ＮＡＮＤストリングは、前記第１及び第２の選択ゲートトランジスタとメモリセルとの間にそれぞれ第１及び第２のダミーセルが配置されかつ、これら第１及び第２のダミーセルの制御ゲートはそれぞれ第１及び第２のダミーワード線に接続されており、
前記データ読み出し時、前記第１のダミーワード線に前記第２の読み出しパス電圧が与えられ、前記第２のダミーワード線に前記第３の読み出しパス電圧が与えられる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記ＮＡＮＤストリングは、前記第１及び第２の選択ゲートトランジスタとメモリセルとの間にそれぞれ第１及び第２のダミーセルが配置されかつ、これら第１及び第２のダミーセルの制御ゲートはそれぞれ第１及び第２のダミーワード線に接続されており、
前記データ読み出し時、前記第１のダミーワード線に前記第２の読み出しパス電圧より低い第４の読み出しパス電圧が与えられ、前記第２のダミーワード線に前記第１の読み出しパス電圧が与えられる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にメモリセルを複数個直列接続してＮＡＮＤストリングを構成するＮＡＮＤ型フラッシュメモリのデータ読み出し手法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、大容量化が容易なＥＥＰＲＯＭの一つとして知られている。ＮＡＮＤ型フラッシュメモリのデータ読み出し動作では、ＮＡＮＤストリング内の非選択セルをパストランジスタとして動作させて、選択セルのオンオフ状態を検出する。即ち、選択セルには、そのしきい値分布を判定するに必要な読み出し電圧を与え、残りの非選択セルには、セルデータによらずオンする読み出しパス電圧を与えて、プリチャージしたビット線が放電されるか否かによりデータを判定する。
【０００３】
しかし、ＮＡＮＤ型フラッシュメモリの微細化が進む中、データの読み出し時の信頼性が問題になっている。特に隣接セル間の容量結合が読み出し動作に影響を与える。例えば、選択セルに隣接する非選択セルが、フローティングゲート電位が十分に高くならず、従ってパストランジスタとして十分なセル電流を流せない、という事態が生じる。特に選択セルのセル電流下流側（ソース線コンタクト側）の非選択セルのチャネル抵抗は、負帰還効果によりセル電流を引き下げる方向に働くから、問題である。この読み出し時のセル電流の低下は、誤読み出しの原因やセンス時間の増大をもたらす。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて、微細化によるセル間容量結合の読み出し動作への影響を考慮した提案は、既にいくつかなされている。例えば、特許文献１には、書き込みベリファイの読み出し時、選択ワード線に隣接する非選択ワード線に対して、残りの非選択ワード線より低い読み出しパス電圧を与える例が開示されている。
【特許文献１】特開２００２−１３３８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、データ読み出しの信頼性向上を図った不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による不揮発性半導体記憶装置は、
複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、
前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、
前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、
選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線に前記第１の読み出しパス電圧より高い第３の読み出しパス電圧が与えられる。
【０００７】
この発明の他の態様による不揮発性半導体記憶装置は、
複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、
前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、
前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、
選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線に前記第１の読み出しパス電圧が与えられる。
【０００８】
この発明の更に他の態様による不揮発性半導体記憶装置は、
複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤストリングと、
前記複数のメモリセルの制御ゲートがそれぞれ接続された複数のワード線と、
前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ接続された第１及び第２の選択ゲート線とを備え、
選択ワード線に読み出し電圧が与えられるデータ読み出し時、前記選択ワード線の前記第１の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに第１の読み出しパス電圧が、その他の非選択ワード線に第１の読み出しパス電圧より低い第２の読み出しパス電圧が与えられ、前記選択ワード線の前記第２の選択ゲート線側にある非選択ワード線のうち前記選択ワード線に隣接するものに前記第１の読み出しパス電圧より高い第３の読み出しパス電圧が、その他の非選択ワード線に前記第１の読み出しパス電圧が与えられる。
【発明の効果】
【０００９】
この発明によれば、データ読み出しの信頼性向上を図った不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
図８は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア部の等価回路を示している。メモリセルアレイ１は、複数のメモリセルが直列接続されたＮＡＮＤストリング（ＮＡＮＤセルユニット）５を配列して構成されている。この例では、ＮＡＮＤストリング５は、３２個のメモリセルＭ０−Ｍ３１が直列接続され、その一端が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。
【００１２】
メモリセルＭ０−Ｍ３１の制御ゲートは、それぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続されている。
【００１３】
ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＳ，ＳＧＤを選択駆動するのが、ロウデコーダ２である。ビット線ＢＬは、ページバッフア３を構成する各センスアンプＳ／Ａに接続される。ワード線を共有する複数のＮＡＮＤストリングの集合は、消去の単位となるブロック４を構成し、ビット線ＢＬの方向に複数ブロックが配列される。
【００１４】
図９は、通常のＮＡＮＤ型フラッシュメモリで行われている読み出し動作の電圧波形である。図１０のようなしきい値分布の２値データ読み出しの場合であれば、選択ワード線に読み出し電圧Ｖｃｇ（例えば０．４Ｖ）を、非選択ワード線には、読み出しパス電圧Ｖｒｅａｄ（例えば５Ｖ）を、ビット線側の選択ゲート線ＳＧＤには選択ゲートトランジスタをオンさせる電圧Ｖｓｇ（例えば４Ｖ）をそれぞれ与えた状態で、ビット線プリチャージを行い（タイミングＴ０）、所定のビット線電圧ＶＢＬ（例えば１Ｖ）まで充電する。
【００１５】
図１０に示すように、読み出し電圧Ｖｃｇは、データ“０”，“１”のしきい値分布の間に、即ち、データ“１”セル（消去セル）ではセル電流が流れ、データ“０”セル（書き込みセル）ではセル電流が流れないように設定される。読み出しパス電圧Ｖｒｅａｄは、データ“０”，“１”に拘わらずセルをオンさせるに十分な電圧である。
【００１６】
ビット線プリチャージの後、ソース線側の選択ゲート線ＳＧＳに選択ゲートトランジスタをオンさせる電圧Ｖｓｇを与える（タイミングＴ１）。これにより、選択セルがデータ“１”であれば、ＮＡＮＤストリングは導通してビット線ＢＬが放電され、データ“０”であれば、ＮＡＮＤストリングは導通せず、ビット線が放電されない。このビット線の放電の有無（または大小）を検出することにより、データを判別することができる。
【００１７】
このような通常の読み出し動作での問題を、具体的に説明する。微細化が進むに従い、ワード線間距離が近くなってくるが、ゲート絶縁膜の膜厚を薄くすることはセル特性の信頼性上制限がある。その結果、隣接セルのワード線間あるいはワード線とフローティングゲート間の容量結合が大きくなる。
【００１８】
図１１は、ＮＡＮＤセルストリング内の隣接セル間の容量結合の様子を示している。フローティングゲート（ＦＧ）は、その上のワード線即ちコントロールゲート（ＣＧ）及びセルチャネルと容量Ｃ１及びＣ２で結合する他、隣接セルのフローティングゲート及びコントロールゲートとの間でそれぞれ容量Ｃ３及びＣ４で結合する。そして容量Ｃ３，Ｃ４が容量Ｃ１，Ｃ２に対して無視できない大きさになると、隣接セル間の容量結合が読み出し動作に影響を与える。
【００１９】
図１２は、非選択ワード線に一律に読み出しパス電圧Ｖｒｅａｄを与えた場合のＮＡＮＤストリング内のワード線ＷＬ（コントロールゲートＣＧ）及びフローティングゲートＦＧの電圧分布を示している。
【００２０】
フローティングゲートＦＧの電圧は、本来は直上のコントロールゲートＣＧとセルチャネルとの容量分割により決まり、非選択セルのフローティングゲートＦＧは、Ｖｒｅａｄ’（＜Ｖｒｅａｄ）になる。しかし、非選択セルのうち選択セルに隣接するセルでは、図１２に示すように、選択セルからの容量結合で、フローティングゲートＦＧの電圧は実質的に低くなる。逆に、選択セルのフローティングゲートの電圧は、隣接する非選択セルの影響で高くなる。従って、非選択セルが十分にオンせず、また選択セルもデータ“１”であっても十分にオンしない、という事態が生じる。
【００２１】
この実施の形態では、非選択ワード線に与える読み出しパス電圧の最適化により、データ読み出しの信頼性向上を図る。以下、具体的に説明する。
【００２２】
［実施態様１］
図１は、実施態様１によるデータ読み出し時のＮＡＮＤセストリング内の電圧分布を示している。選択ワード線には、セルデータのしきい値分布の間に設定された読み出し電圧Ｖｃｇを、選択ワード線のビット線（ＢＬ）コンタクト側（選択ゲート線ＳＧＤ側）にある非選択ワード線については、選択ワード線に隣接するものに読み出しパス電圧Ｖｒｅａｄ１を、それ以外の非選択ワード線にＶｒｅａｄ１より低い読み出しパス電圧Ｖｒｅａｄ２を与える。選択ワード線のソース線（ＣＥＬＳＲＣ）コンタクト側（選択ゲート線ＳＧＳ側）にある非選択ワード線については、Ｖｒｅａｄ１より高い読み出しパス電圧Ｖｒｅａｄ３を与える。
【００２３】
これは、読み出しパス電圧Ｖｒｅａｄ２を、図１２で説明した通常用いられている一律の読み出しパス電圧Ｖｒｅａｄであるとして、これより高い読み出しパス電圧Ｖｒｅａｄ１を選択ゲート線ＳＧＤ側の隣接選択ワード線に、また更にそれより高い読み出しパス電圧Ｖｒｅａｄ３を選択ゲート線ＳＧＳ側のすべての非選択ワード線に与えるものということができる。
【００２４】
これにより、選択ワード線に隣接する非選択ワード線下のフローティングゲートの選択セルからの容量結合による電圧低下が抑えられ、非選択セルを十分にオンさせることができる。特に、選択ゲート線ＳＧＳ側の非選択ワード線には高い読み出しパス電圧Ｖｒｅａｄ３を印加することにより、選択セルのソース側のチャネル抵抗によりソース電位が上がるバックゲート効果（負帰還効果）が抑えられ、ＮＡＮＤストリングに十分なセル電流を流すことが可能になる。
【００２５】
以上により、読み出しマージンが増大し、またセンス時間を短縮することが可能になる。
【００２６】
選択ゲート線ＳＧＤに最も近いワード線ＷＬ３１が選択されたときは、図４に示すように、非選択ワード線すべてに、図１に示した読み出しパス電圧Ｖｒｅａｄ３を与える。これにより、選択セルのソース側のチャネル抵抗を十分に低くして、セル電流を大きくすることができる。
【００２７】
選択ゲート線ＳＧＳに最も近いワード線ＷＬ０が選択されたときは、図５に示すように、隣接する非選択ワード線に読み出しパス電圧Ｖｒｅａｄ１を、それ以外の非選択ワード線にそれより低い読み出しパス電圧Ｖｒｅａｄ２を与える。この関係は、図１と同じである。これにより、選択セルに隣接する非選択セルについて、フローティングゲート電圧の低下を抑えて、十分なセル電流を流すことが可能になる。
【００２８】
［実施態様２］
図２は、実施態様２によるデータ読み出し時のＮＡＮＤセストリング内の電圧分布を示している。選択ワード線には、セルデータのしきい値分布の間に設定された読み出し電圧Ｖｃｇを、選択ワード線のビット線（ＢＬ）コンタクト側（選択ゲート線ＳＧＤ側）にある非選択ワード線については、選択ワード線に隣接するものに読み出しパス電圧Ｖｒｅａｄ１を、それ以外の非選択ワード線にＶｒｅａｄ１より低い読み出しパス電圧Ｖｒｅａｄ２を与える。選択ワード線のソース線（ＣＥＬＳＲＣ）コンタクト側（選択ゲート線ＳＧＳ側）にある非選択ワード線については、すべて読み出しパス電圧Ｖｒｅａｄ１を与える。
【００２９】
これは、読み出しパス電圧Ｖｒｅａｄ２を、図１２で説明した通常用いられている一律の読み出しパス電圧Ｖｒｅａｄであるとして、選択ゲート線ＳＧＤ側の隣接選択ワード線及び選択ゲート線ＳＧＳ側のすべての非選択ワード線に、それより高い読み出しパス電圧Ｖｒｅａｄ１を与えるものということができる。
【００３０】
これにより、実施態様１と同様に、十分なセル電流を確保して、読み出しの信頼性向上を図ることができる。また読み出しパス電圧の種類が実施態様１より少ないという利点がある。
【００３１】
［実施態様３］
図３は、実施態様３によるデータ読み出し時のＮＡＮＤセストリング内の電圧分布を示している。選択ワード線には、セルデータのしきい値分布の間に設定された読み出し電圧Ｖｃｇを、選択ワード線のビット線（ＢＬ）コンタクト側（選択ゲート線ＳＧＤ側）にある非選択ワード線については、選択ワード線に隣接するものに読み出しパス電圧Ｖｒｅａｄ１を、それ以外の非選択ワード線にＶｒｅａｄ１より低い読み出しパス電圧Ｖｒｅａｄ２を与える。選択ワード線のソース線（ＣＥＬＳＲＣ）コンタクト側（選択ゲート線ＳＧＳ側）にある非選択ワード線については、選択ワード線に隣接するものにＶｒｅａｄ１より高い読み出しパス電圧Ｖｒｅａｄ１を、それ以外の非選択ワード線に読み出しパス電圧Ｖｒｅａｄ１を与える。
【００３２】
図１の実施態様１と異なる点は、選択ゲート線ＳＧＳ側の非選択ワード線をすべて高い読み出し電圧Ｖｒｅａｄ３とせず、選択ワード線に隣接するもののみに読み出しパス電圧Ｖｒｅａｄ３を与える点である。選択ゲート線ＳＧＳ側の非選択セルのうち、選択セルのソース抵抗に最も影響の高い隣接セルのチャネル抵抗低下を抑制することができるので、十分な読み出し特性改善が図られる。
【００３３】
［実施態様４］
図６は、ＮＡＮＤストリングの両端の選択ゲートトランジスタＳＧ１，ＳＧ２に隣接してダミーセルＤＣ１，ＤＣ２を配置した場合の例である。ここでは、ＮＡＮＤストリングが６４個のメモリセルＭ０−Ｍ６３を有するものとしている。ダミーセルＤＣ１，ＤＣ２は他のメモリセルと同様に構成されるが、選択ゲートトランジスタに隣接するセルＭ６３，Ｍ０の誤書き込み防止のために挿入されるもので、データ書き込みには利用されない。但し、読み出し時はパストランジスタとして動作させる必要があるので、それらの制御ゲートはワード線と並行するダミーワード線ＤＷＬＤ，ＤＷＬＳに接続され、これらに読み出しパス電圧が与えられる。
【００３４】
図６の読み出しバイアス方式は、基本的に図１の実施態様１と同じであり、選択ゲート線ＳＧＳ側のダミーワード線ＤＷＬＳには、その隣の非選択ワード線ＷＬ０と同じ読み出しパス電圧Ｖｒｅａｄ３を、選択ゲート線ＳＧＤ側のダミーワード線ＤＷＬＤには、その隣の非選択ワード線ＷＬ６３と同じ読み出しパス電圧Ｖｒｅａｄ２を与えている。
【００３５】
ダミーセルＤＣ１，ＤＣ２は、データ書き込みには利用されず、消去状態で用いられるので、もともとチャネル抵抗は問題にならないが、これにより実施態様１と同様に十分なセル電流を確保して、読み出しの信頼性向上を図ることができる。
【００３６】
図２及び図３で説明した実施態様２，３の方式も同様に、ダミーセルを含むＮＡＮＤストリングに適用できる。即ち図には示さないが、図２又は図３のバイアス方式を基本として、選択ゲート線ＳＧＳに隣接するダミーワード線ＤＷＬＳに読み出しパス電圧Ｖｒｅａｄ１を、選択ゲート線ＳＧＤに隣接するダミーワード線ＤＷＬＤに読み出しパス電圧Ｖｒｅａｄ２を与えればよい。
【００３７】
［実施態様５］
図７は、図６と同様に、ＮＡＮＤストリングの両端の選択ゲートトランジスタＳＧ１，ＳＧ２に隣接してダミーセルＤＣ１，ＤＣ２を配置した場合の他の例である。
【００３８】
前述のように、ダミーセルは消去された状態で動作させる。そのため、ゲート誘導ドレインリーク電流ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）により誤書き込みが生じたとしても、あまり高いしきい値にはならない。それゆえこれらのダミーワード線ＤＷＬＤ，ＤＷＬＳには比較的低い読み出しパス電圧を用いてもよい。
【００３９】
図７の例では、選択ゲート線ＳＧＳ側のダミーワード線ＤＷＬＳには、その隣の非選択ワード線ＷＬ０より低い読み出しパス電圧Ｖｒｅａｄ１を、選択ゲート線ＳＧＤ側のダミーワード線ＤＷＬＤには、その隣の非選択ワード線ＷＬ６３より低い読み出しパス電圧Ｖｒｅａｄ４を与えている。
【００４０】
読み出しパス電圧の種類が増えるが、ダミーセルでの誤書き込みストレスを抑えて、読み出しの信頼性向上を図ることができる。
【００４１】
図２及び図３で説明した実施態様２，３の方式も同様に、ダミーセルを含むＮＡＮＤストリングに適用できる。即ち図には示さないが、図２又は図３のバイアス方式を基本として、選択ゲート線ＳＧＳに隣接するダミーワード線ＤＷＬＳに読み出しパス電圧Ｖｒｅａｄ１を、選択ゲート線ＳＧＤに隣接するダミーワード線ＤＷＬＤに読み出しパス電圧Ｖｒｅａｄ４を与えればよい。
【００４２】
ここまで、通常のデータ読み出し時のワード線バイアスについて説明したが、この発明はデータ書き込みの際のベリファイ読み出し動作にも同様に適用が可能である。
【００４３】
ちなみに、データ書き込みシーケンスは、図１３に示すようになる。即ち、１ページ分の書き込みデータをロードし（ステップＳ１）、書き込みパルス電圧を印加し（ステップＳ２）、ベリファイ読み出しを行い（ステップＳ３）、ベリファイチェックを行う（Ｓ４）。書き込み不十分なセルがあれば、書き込み電圧をステップアップして（ステップＳ５）、ベリファイパスするまで、書き込みを繰り返す。
【００４４】
このような書き込み時のベリファイ読み出しでは、図１０に示すように、通常読み出し時の読み出し電圧Ｖｃｇとは異なり、データ“０”のしきい値分布の下限値を確認するためのベリファイ読み出し電圧Ｖｖが用いられる。非選択ワード線に読み出しパス電圧を印加することは通常読み出し時と同様であり、従って先に説明した各実施態様は、読み出し電圧を変更するのみでそのまま書き込みベリファイ読み出しに適用することが可能である。
【００４５】
またこの発明は、共通ソース線ＣＥＬＳＲＣにＶｄｄを与えてビット線ＢＬ側にセル電流を流してビット線の充電レベルを検出する、という読み出し方式にも適用できる。この場合、選択ワード線には例えばＶｄｄを与え、非選択ワード線には読み出しパス電圧Ｖｒｅａｄを与えることになるので、その読み出しパス電圧Ｖｒｅａｄに上記各実施態様と同様の考慮を払うことにより、同様の効果が期待できる。
【００４６】
更に各実施態様の方式は、読み出し電圧や読み出しパス電圧の絶対値を変更するのみで、多値データ記憶方式のＮＡＮＤ型フラッシュメモリに同様に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】実施態様１による読み出し時のＮＡＮＤストリング内の電圧分布を示す図である。
【図２】実施態様２による読み出し時のＮＡＮＤストリング内の電圧分布を示す図である。
【図３】実施態様３による読み出し時のＮＡＮＤストリング内の電圧分布を示す図である。
【図４】ビット線側選択ゲート線に最も近いワード線が選択された場合のＮＡＮＤストリング内の電圧分布を示す図である。
【図５】ソース線側選択ゲート線に最も近いワード線が選択された場合のＮＡＮＤストリング内の電圧分布を示す図である。
【図６】実施態様４による読み出し時のＮＡＮＤストリング内の電圧分布を示す図である。
【図７】実施態様５による読み出し時のＮＡＮＤストリング内の電圧分布を示す図である。
【図８】実施の形態のＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示す図である。
【図９】同フラッシュメモリの通常のデータ読み出し時の動作電圧波形を示す図である。
【図１０】同フラッシュメモリの２値記憶の場合のデータしきい値分布を示す図である。
【図１１】ＮＡＮＤストリング内のセル間容量結合の様子を示す図である。
【図１２】通常の読み出し時のＮＡＮＤストリング内の電圧分布を示す図である。
【図１３】データ書き込みシーケンスを示す図である。
【符号の説明】
【００４８】
１…メモリセルアレイ、２…ロウデコーダ、３…ページバッファ、４…ブロック、５…ＮＡＮＤストリング、Ｍ０−Ｍ３１…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＤＣ１，ＤＣ２…ダミーセル、ＷＬ０−ＷＬ３１…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＤＷＬＳ，ＤＷＬＤ…ダミーワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009193631.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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