(57)【要約】【課題】データ信号とクロック信号の間の遅延調整の自動化を可能にする。【解決手段】ＣＣＤ相関器を有する相関部２０と、ＣＣＤ相関器を駆動させるためのクロック信号に、所定の遅延を与える遅延部３０と、ＣＣＤ相関器からの出力信号の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部４０と、所定の遅延の大きさを決定する制御部６０とを備える。制御部は、出力信号が閾値よりも大きくなるまで、遅延の大きさを順次に変化させるクロック−データ間遅延調整手段６２と、遅延の大きさを示す遅延制御信号を生成して、遅延制御信号を遅延部に送る遅延制御信号生成手段６６とを備える。【選択図】図１
2009213035.tif 000002
【特許請求の範囲】
【請求項１】
電荷結合素子相関器を有する相関部と、
前記電荷結合素子相関器を駆動させるためのクロック信号に、所定の遅延を与える遅延部と、
前記相関部からの出力信号の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部と、
制御部と
を備え、
前記制御部は、
前記出力信号が前記閾値よりも大きくなるまで、遅延の大きさを順次に変化させるクロック−データ間遅延調整手段と、
前記遅延の大きさを示す遅延制御信号を生成して、該遅延制御信号を前記遅延部に送る遅延制御信号生成手段と
を備えることを特徴とする電荷結合素子相関器用制御回路。
【請求項２】
前記相関部は、並列に接続された第１電荷結合素子相関器及び第２電荷結合素子相関器を有しており、
入力されたデータ信号は、第１データ信号及び第２データ信号に２分岐され、
前記第１データ信号は、前記第１電荷結合素子相関器に送られ、
前記第２データ信号は、前記第２電荷結合素子相関器に送られ、
前記相関部は、前記第１電荷結合素子相関器及び前記第２電荷結合素子相関器の出力が加算された信号を、出力信号として出力し、
前記遅延部は、第１遅延器及び第２遅延器を有しており、
前記クロック信号は、前記遅延部内で２分岐され、
一方は、前記第１遅延器で所定の遅延を与えられて、第１クロック信号として前記第１電荷結合素子相関器に送られ、
他方は、前記第２遅延器で所定の遅延を与えられて、第２クロック信号として前記第２電荷結合素子相関器に送られ、
前記クロック−データ間遅延調整手段は、前記出力信号が前記閾値よりも大きくなるまで、前記第１遅延器及び第２遅延器における遅延の大きさを順次に変化させ、
前記遅延制御信号生成手段は、前記第１遅延器及び第２遅延器における遅延の大きさを示す第１制御信号及び第２制御信号を生成する
ことを特徴とする請求項１に記載の電荷結合素子相関器用制御回路。
【請求項３】
第１クロック信号と第２クロック信号の間に、π［ｒａｄ］の位相差があるか否かを判定する位相検波部を備え、
前記制御部は、第１クロック信号と第２クロック信号の間の位相差が、π［ｒａｄ］になるまで、前記第２遅延器の遅延の大きさを、前記第１遅延器の遅延の大きさに対して順次に変化させるクロック間遅延調整手段を備える
ことを特徴とする請求項２に記載の電荷結合素子相関器用制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）相関器用制御回路、特に符号分割多重方式を用いた受動型光加入者ネットワーク（ＰＯＮ：Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）の受信器に用いられるＣＣＤ相関器用制御回路に関する。
【背景技術】
【０００２】
図１１を参照して、３２チャネルの１０／１００ＢＡＳＥ−ＴＸの信号を符号分割多重（ＣＤＭ）により多重する光通信ネットワークについて説明する（例えば、非特許文献１参照）。
【０００３】
光通信ネットワーク１１００は、波長分割多重（ＷＤＭ）技術と、符号分割多重（ＣＤＭ）技術を組み合わせた、受動型光加入者ネットワーク（ＰＯＮ）、すなわちＷＤＭ−ＣＤＭ−ＰＯＮシステムである。基幹ネットワークに近い中央局１１１０に局側装置（ＯＬＴ）１２００が配置され、加入者側にユーザ端末装置（ＯＮＵ）１３００が配置されている。ＯＮＵ１３００側には波長フィルタ１１２０が設けられ、中央局１１１０と波長フィルタ１１２０の間が１本の光ファイバ１１３０で接続されている。中央局１１１０からＯＮＵ１３００に向けて送られたＷＤＭ−ＣＤＭ信号は、波長フィルタ１１２０で波長ごとに分岐され、それぞれ光カプラ１４００に送られる。
【０００４】
光カプラ１４００には、複数のＯＮＵ１３００が接続されている。この１つの光カプラ１４００に接続されているＯＮＵ群と、１つのＯＬＴ１２００とで１つのグループが構成される。
【０００５】
この１つのグループ内の通信は、ＣＤＭ技術を用いて、ＯＮＵ１３００からＯＬＴ１２００に向かう上り通信、及びＯＬＴ１２００からＯＮＵ１３００に向かう下り通信とで同一の波長を使用する。一方、各グループには、それぞれ異なる波長が割り当てられていて、波長フィルタ１１２０と、中央局１１１０内に設けられた局内フィルタ１１２２とで波長分離あるいは波長多重が行われる。
【０００６】
ＯＬＴ１２００はインタフェース１２１０を備えており、基幹ネットワークとの間でパケットの送受信、フレームの生成及びパケットの抽出などを行う。各エンコーダ１２３２−１〜３２には、３２種類の符号が割り当てられている。エンコーダ１２３２−１〜３２は、下り方向のフレームを変換して符号拡散信号を生成する。符号拡散信号は、加算多重器１２４０で加算されることにより、符号分割多重（ＣＤＭ）信号が生成される。このＣＤＭ信号は光モジュール１２５０でＣＤＭ光信号に変換されて、ＯＮＵ１３００に対して送信される。各ＯＬＴ１２００で生成されたＣＤＭ光信号は、局内フィルタ１１２２で波長多重されてＷＤＭ−ＣＤＭ信号としてＯＮＵ１３００に向けて送られる。
【０００７】
ＷＤＭ−ＣＤＭ信号は波長フィルタ１１２０で波長分離されて、分離された各ＣＤＭ光信号が光カプラ１４００に送られる。ＣＤＭ光信号は、光カプラ１４００で３２分岐された後、各ＯＮＵ１３００に送られる。
【０００８】
各ＯＮＵ１３００では、光モジュール１３５０によりＣＤＭ光信号がＣＤＭ電気信号に変換された後、ＣＣＤ相関器１３８４及びコンパレータ１３８６を備えるデコーダ１３８２に送られる。
【０００９】
ＣＣＤ相関器１３８４は、デコーダ１３８２に割り当てられた符号をＣＤＭ電気信号に対して畳み込み演算する。コンパレータ１３８６は、ＣＣＤ相関器１３８４での畳み込み演算の結果から下り方向のフレームを再生する。その後、インタフェース１３１０を経てフレームから抽出されたパケットはユーザ端末に送られる。
【００１０】
一方、ユーザ端末からの信号は、ＯＮＵ１３００のインタフェース１３１０で受信され、エンコーダ１３３２で符号化された後、光モジュール１３５０で光信号に変換される。この光信号が、光カプラ１４００で多重されＣＤＭ光信号となり、さらに波長フィルタ１１２０で波長多重されてＷＤＭ−ＣＤＭ信号として、中央局１１１０に送られる。このＷＤＭ−ＣＤＭ信号は、局内フィルタ１１２２でＣＤＭ光信号に波長分離された後、ＯＬＴ１２００に送られる。
【００１１】
ＯＬＴ１２００では、光モジュール１２５０でＣＤＭ光信号をＣＤＭ電気信号に変換し、この電気信号を分配器１２７０で分配して、各デコーダ１２８２−１〜３２に送る。デコーダ１２８２−１〜３２は、ＯＮＵ１３００が備えるデコーダ１３８２と同様にそれぞれＣＣＤ相関器とコンパレータで構成され、電気信号から上りフレームを再生する。この上りフレームから抽出された上りパケットは、インタフェース１２１０を経て、基幹ネットワークへ送信される。
【非特許文献１】Ｇ．Ｃ．Ｇｕｐｔａ  ｅｔ  ａｌ．，“Ｈｙｂｒｉｄ  ＷＤＭ−ＣＤＭ−ＰＯＮ  ｆｏｒ  Ｕｌｔｒａ  Ｌｏｎｇ  Ｒｅａｃｈ  Ａｃｃｅｓｓ  Ｎｅｔｗｏｒｋ”，Ｅｕｒｏｐｅａｎ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｏｐｔｉｃａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  ＥＣＯＣ  Ｗｅ３，ｐｐ．１４７，２００６年９月
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ここで、従来のＰＯＮシステムにおいては、ＣＣＤ相関器に入力されるデータ信号と、ＣＣＤ相関器を駆動するクロック信号との間の遅延調整は、受信器の外部に出力された出力信号の自己相関成分をモニタしながら、手動で行われていた。
【００１３】
また、データレートが増加する場合には、例えば、２つのＣＣＤ相関器を並列に設けて、奇数ビットのデータに対する処理を一方のＣＣＤ相関器で行い、偶数ビットのデータに対する処理を他方のＣＣＤ相関器で行うことも考えられる。この場合には、２つのＣＣＤ相関器を駆動するクロック信号の間の遅延調整も必要となる。
【００１４】
これらの遅延調整は、受信器が構成される度に行われるため、遅延調整の自動化が望まれている。
【００１５】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ＣＣＤ相関器を駆動するクロック信号に所定の遅延を与える遅延部と、この遅延部における遅延の大きさを制御する制御部を備えるＣＣＤ相関器用制御回路を提供することにより、データ信号とクロック信号の間の遅延調整の自動化を可能にすることにある。
【００１６】
また、相関部に２つのＣＣＤ相関器を並列に設ける場合は、ＣＣＤ相関器をそれぞれ駆動する２つのクロック信号の間の遅延調整の自動化を可能にする、ＣＣＤ相関器用制御回路を提供することを他の目的とする。
【課題を解決するための手段】
【００１７】
上述した目的を達成するために、この発明の要旨によれば、電荷結合素子（ＣＣＤ）相関器を有する相関部と、ＣＣＤ相関器を駆動させるためのクロック信号に、所定の遅延を与える遅延部と、相関部からの出力信号の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部と、制御部とを備えるＣＣＤ相関器用制御回路が提供される。
【００１８】
ここで、制御部は、出力信号が閾値よりも大きくなるまで、遅延の大きさを順次に変化させるクロック−データ間遅延調整手段と、この遅延の大きさを示す遅延制御信号を生成して、当該遅延制御信号を遅延部に送る遅延制御信号生成手段とを備えている。
【００１９】
この発明のＣＣＤ相関器用制御回路の好適な実施形態によれば、相関部は、並列に接続された第１ＣＣＤ相関器及び第２ＣＣＤ相関器を有しており、入力されたデータ信号は、第１データ信号及び第２データ信号に２分岐され、第１データ信号は、第１ＣＣＤ相関器に送られ、第２データ信号は、第２ＣＣＤ相関器に送られる。相関部は、第１ＣＣＤ相関器及び第２ＣＣＤ相関器の出力が加算された信号を、出力信号として出力する。このとき、遅延部は、第１遅延器及び第２遅延器を有しており、クロック信号は、遅延部内で２分岐され、一方は、第１遅延器で所定の遅延を与えられて、第１クロック信号として第１ＣＣＤ相関器を駆動し、他方は、第２遅延器で所定の遅延を与えられて、第２クロック信号として第２ＣＣＤ相関器を駆動する。また、クロック−データ間遅延調整手段は、出力信号が閾値よりも大きくなるまで、第１遅延器及び第２遅延器における遅延の大きさを順次に変化させる。
【００２０】
また、上述したＣＣＤ相関器用制御回路の実施にあたり、好ましくは、第１クロック信号と第２クロック信号の間に、π［ｒａｄ］の位相差があるか否かを判定する位相検波部を備え、制御部は、第１クロック信号と第２クロック信号の位相差が、π［ｒａｄ］になるまで、第２遅延器の遅延の大きさを、第１遅延器の遅延の大きさに対して順次に変化させるクロック間遅延調整手段を備えるのが良い。
【発明の効果】
【００２１】
この発明のＣＣＤ相関器用制御回路によれば、ＣＣＤ相関器を駆動するクロック信号に所定の遅延を与える遅延部と、相関部からの出力の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部と、所定の遅延の大きさを決定する制御部とを備え、制御部は、出力信号が閾値よりも大きくなるまで、遅延の大きさを順次に変化させるクロック−データ間遅延調整手段を備えているので、データ信号とクロック信号の間の遅延調整の自動化が可能になる。
【００２２】
また、相関部に２つのＣＣＤ相関器を並列に設ける場合は、２つのクロック信号の間に、クロック周期の半分の時間差があるか否かを判定する位相検波部を備え、制御部は、第１クロック信号と第２クロック信号の間の時間差が、クロック周期の半分になるまで、第２遅延器の遅延の大きさを、第１遅延器に対して順次に変化させるクロック間遅延調整手段を備えることにより、２つのＣＣＤ相関器をそれぞれ駆動する２つのクロック信号の間の遅延調整の自動化が可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、図を参照して、この発明の実施の形態について説明するが、この発明が理解できる程度に概略的に示したものに過ぎない。また、数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２４】
図１を参照して、この発明の電荷結合素子（ＣＣＤ）相関器用制御回路について説明する。図１は、ＣＣＤ相関器用制御回路の概略構成図である。
【００２５】
ＣＣＤ相関器用制御回路１０は、相関部２０、遅延部３０、強度判定部４０、位相検波部５０及び制御部６０を備えて構成される。
【００２６】
ＣＣＤ相関器用制御回路１０に入力されたデータ信号（図中、矢印Ｓ１０１で示す。）は、相関部２０に送られる。相関部２０は、ＣＣＤ相関器を備えて構成され、符号分割多重（ＣＤＭ：Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）されたデータ信号に対して、復号用の符号を畳み込み演算する。符号化したときの符号と、復号用の符号とが一致しているときに、自己相関ピークを出力する。
【００２７】
この実施形態では、相関部２０は、並列に接続されている、第１ＣＣＤ相関器（ＣＣＤ１）２２及び第２ＣＣＤ相関器（ＣＣＤ２）２４を有している。
【００２８】
相関部２０に送られたデータ信号Ｓ１０１は、第１データ信号（図中、矢印Ｓ１０３で示す。）及び第２データ信号（図中、矢印Ｓ１０５で示す。）に２分岐される。
【００２９】
２分岐された一方の第１データ信号Ｓ１０３は、第１ＣＣＤ相関器２２に送られる。また、２分岐された他方の第２データ信号Ｓ１０５は、第２ＣＣＤ相関器２４に送られる。第１ＣＣＤ相関器２２及び第２ＣＣＤ相関器２４のそれぞれで畳み込み演算されて得られる出力は加算されて、加算された信号が出力信号（図中、矢印Ｓ１０７で示す。）として相関部２０から出力される。
【００３０】
第１ＣＣＤ相関器２２及び第２ＣＣＤ相関器２４を駆動するためのクロック信号（図中、矢印Ｓ１１１で示す。）は、ＣＣＤ相関器用制御回路１０の外部から入力され、遅延部３０を経て、相関部２０に送られる。
【００３１】
なお、クロック信号Ｓ１１１は、任意好適な従来周知のクロック抽出回路（図示を省略する。）を用いて、データ信号から抽出することができる。この場合、受信器に入力されたデータ信号を２分岐して、一方を、ＣＣＤ相関器用制御回路１０に送り、他方をクロック抽出回路に送ればよい。また、データ信号のビットレートに対応する周波数の発振器を用いて、クロック信号を生成しても良い。
【００３２】
この実施形態では、相関部２０が、並列に接続された、第１ＣＣＤ相関器２２及び第２ＣＣＤ相関器２４を有していて、第１ＣＣＤ相関器２２と第２ＣＣＤ相関器２４は、データ信号の異なるビットのデータを復号化する。例えば、第１ＣＣＤ相関器２２が奇数ビットのデータを復号化し、第２ＣＣＤ相関器２４が偶数ビットのデータを復号化する。すなわち、第１ＣＣＤ相関器２２及び第２ＣＣＤ相関器が復号化するデータは、入力されるデータ信号Ｓ１０１が有するデータの半分になる。
【００３３】
このため、第１ＣＣＤ相関器２２及び第２ＣＣＤ相関器２４を駆動するクロック信号の周波数は、データ信号のデータレートの１／２になる。例えば、データ信号のデータレートが２［Ｇｂｐｓ］のとき、クロック信号の周波数を１［ＧＨｚ］にすれば良い。周波数を１／２にするために、クロック抽出回路、あるいは発振器は、分周器を備えて構成することができる。
【００３４】
遅延部３０は、第１遅延器３２及び第２遅延器３４を有している。クロック信号Ｓ１１１は、遅延部３０内で２分岐され、一方は、第１遅延器３２に送られ、他方は、第２遅延器３４に送られる。
【００３５】
第１遅延器３２に送られた、２分岐された一方のクロック信号は、第１遅延器３２で所定の遅延を与えられて、第１クロック信号（図中、矢印Ｓ１１３で示す。）として相関部２０の第１ＣＣＤ相関器２２に送られる。この第１クロック信号Ｓ１１３が、第１ＣＣＤ相関器２２を駆動する。このとき、第１クロック信号Ｓ１１３は、相関部２０に入力される前に分岐され、分岐された信号（図中、矢印Ｓ１１４で示す。）は、位相検波部５０に送られる。
【００３６】
ここで、第１遅延器３２は、可変遅延器で構成される。第１遅延器３２は、クロック信号Ｓ１１１に、制御部６０から送られた遅延制御信号（第１遅延制御信号）（図中、矢印Ｓ１３１で示す。）が示す遅延を与えて、第１クロック信号Ｓ１１３を生成する。
【００３７】
第２遅延器３４に送られた、２分岐された他方のクロック信号は、第２遅延器３４で所定の遅延を与えられて、第２クロック信号（図中、矢印Ｓ１１５で示す。）として相関部２０の第２ＣＣＤ相関器２４に送られる。この第２クロック信号Ｓ１１５が、第２ＣＣＤ相関器２４を駆動する。このとき、第２クロック信号Ｓ１１５は、相関部２０に入力される前に分岐され、分岐された信号（図中、矢印Ｓ１１６で示す。）は、位相検波部５０に送られる。
【００３８】
ここで、第２遅延器３４は、可変遅延器で構成される。第２遅延器３４は、クロック信号Ｓ１１１に、制御部６０から送られた遅延制御信号（第２遅延制御信号）（図中、矢印Ｓ１３３で示す。）が示す遅延を与えて、第２クロック信号Ｓ１１５を生成する。
【００３９】
位相検波部５０は、２つの入力信号、すなわち、第１クロック信号Ｓ１１４及び第２クロック信号Ｓ１１６の位相差に応じて、「０」又は「１」のデジタル信号を出力する。この構成では、位相検波部５０は、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６の位相差がπであるとき、すなわち、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６の一方が他方に対してクロック信号Ｓ１１１の周期の半分だけ遅延しているときに「１」を出力し、それ以外のときに「０」を出力する。
【００４０】
なお、位相検波部５０に入力される信号は、相関部２０に入力される直前に分岐されたものであり、位相検波部５０に入力される第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６間の位相差と、相関部２０に入力される第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５間の位相差とは等しい。
【００４１】
位相検波部５０は、例えば、合波器５２、ローパスフィルタ（ＬＰＦ）５４及び閾値判定回路（ＡＤＣ１）５６を備えて構成される。位相検波部５０の動作については後述する。
【００４２】
相関部２０から出力される出力信号Ｓ１０７は２分岐され、一方（図中、矢印Ｓ１２１で示す。）は、そのままＣＣＤ相関器用制御回路１０からデータ信号として出力される。また、２分岐された他方（図中、矢印Ｓ１２３で示す。）は、強度判定部４０に送られる。
【００４３】
強度判定部４０は、出力信号の強度が閾値Ｖｔｈ２よりも大きい場合は、「１」を出力し、Ｖｔｈ２以下の場合は、「０」を出力する。強度判定部４０は、任意好適な従来周知の閾値判定回路（ＡＤＣ２）を備えて構成される。強度判定部４０から出力された信号は、制御部６０に送られる。
【００４４】
制御部６０は、機能手段として、クロック−データ間遅延調整手段６２、クロック間遅延調整手段６４及び遅延制御信号生成手段６６を備えて構成される。制御部６０は、例えば、これら機能手段を実現するプログラマブルチップで構成される。
【００４５】
クロック−データ間遅延調整手段６２は、強度判定部４０の出力が「１」になるまで、第１遅延器３２及び第２遅延器３４における遅延の大きさを同時に同じ大きさだけ順次に変化させる。また、クロック間遅延調整手段６４は、位相検波部５０の出力が「１」になるまで、第１遅延器３２の遅延の大きさに対する第２遅延器３４の遅延の大きさを順次に変化させる。
【００４６】
遅延制御信号生成手段６６は、クロック−データ間遅延調整手段６２及びクロック間遅延調整手段６４で得られる遅延の大きさを示す、遅延制御信号を生成する。相関部２０が２つのＣＣＤ相関器を備える場合、つまり、遅延部３０が第１遅延器３２及び第２遅延器３４の２つの遅延器を備える場合は、遅延制御信号生成手段６６は、２つの遅延制御信号を生成する。一方の第１遅延制御信号Ｓ１３１は、第１遅延器３２における遅延の大きさを示し、第１遅延器３２に送られる。他方の第２遅延制御信号Ｓ１３３は、第２遅延器３４における遅延の大きさを示し、第２遅延器３４に送られる。
【００４７】
図２〜１０を参照して、遅延量の設定方法について説明する。図２は、遅延量の設定処理フローを示す図である。図３〜６は、クロック間の遅延調整を説明するための模式図である。図７〜１０は、クロック−データ間の遅延調整を説明するための模式図である。
【００４８】
遅延量調整が開始されると、先ず、ステップ（以下、ステップをＳで表す。）１０において、データ信号Ｓ１０１及びクロック信号Ｓ１１１がオン状態になる。すなわち、データ信号Ｓ１０１及びクロック信号Ｓ１１１の、ＣＣＤ相関器用制御回路１０への入力が開始される。
【００４９】
続いて、クロック間遅延調整過程Ｓ２０と、クロック−データ間遅延調整過程Ｓ３０が順に行われる。クロック間遅延調整過程Ｓ２０は、Ｓ２４〜Ｓ２８の過程を有している。
【００５０】
Ｓ２４において、クロック間遅延調整手段６４は、第１遅延器３２に対する遅延の大きさ（Ｄｅｌａｙ１）を０にする。また、クロック間遅延調整手段６４は、第２遅延器３４に対する遅延の大きさ（Ｄｅｌａｙ２）をα０＋αとする。その後、遅延制御信号生成手段６６は、第１遅延器３２に対する遅延の大きさ（Ｄｅｌａｙ１）を示す第１遅延制御信号Ｓ１３１及び第２遅延器３４に対する遅延の大きさ（Ｄｅｌａｙ２）を示す第２遅延制御信号Ｓ１３３を生成して、遅延部３０に送る。ここで、α０は、任意好適な値に設定できる。α０は、第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５に与える時間差（５００ｐｓ）に近い値にしてもよい。また、αを０とする。
【００５１】
次に、Ｓ２６において、クロック間遅延調整手段６４は、遅延量が変化した後の位相検波部５０の出力（ＶＡＤＣ１）Ｓ１５５が、「１」であるか否かの判定を行う。位相検波部５０の出力Ｓ１５５が「１」の場合（Ｙｅｓ）、すなわち、第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５の位相差がπ［ｒａｄ］である場合は、クロック間遅延調整過程Ｓ２０を終了し、続いてクロック−データ間遅延調整過程Ｓ３０を行う。
【００５２】
図３〜５を参照して、クロック間の遅延調整について説明する。
【００５３】
ここでは、データ信号Ｓ１０１のデータレートを２［Ｇｂｐｓ］、及び、クロック信号Ｓ１１１のクロック周波数を１［ＧＨｚ］の場合を例にとって説明する。また、クロック信号Ｓ１１１の波形は、サイン（ｓｉｎ）関数で示されるものとする。第１クロック信号Ｓ１１３（Ｓ１１４）及び第２クロック信号Ｓ１１５（Ｓ１１６）は、クロック信号Ｓ１１１が２分岐されて、それぞれ遅延を受けた信号である。従って、第１クロック信号Ｓ１１３（Ｓ１１４）及び第２クロック信号Ｓ１１５（Ｓ１１６）は、クロック信号Ｓ１１１と、振幅及び周波数が等しい。
【００５４】
図３（Ａ）〜（Ｄ）は、第１クロック信号Ｓ１１３（Ｓ１１４）と第２クロック信号Ｓ１１５（Ｓ１１６）の間の遅延量の差が０［ｐｓ］、すなわち、位相差が０［ｒａｄ］の場合を示している。図３（Ａ）〜（Ｄ）は、横軸に時間（単位：ｐｓ）を取って示し、縦軸に振幅（任意単位（ａ．ｕ．））を取って示している。図３（Ａ）は、第１クロック信号Ｓ１１４の波形を示し、図３（Ｂ）は、第２クロック信号Ｓ１１６の波形を示している。図３（Ｃ）は、合波器５２の出力（図１中、矢印Ｓ１５１で示す。）を示している。また、図３（Ｄ）は、ＬＰＦ５４の出力（図１中、矢印Ｓ１５３で示す。）を示している。
【００５５】
合波器５２で、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６とが合成される。合波器５２の出力Ｓ１５１は、周波数が、クロック信号Ｓ１１１の周波数の２倍のｓｉｎ関数であって、最大値及び最小値がそれぞれ１及び０になっている。この合波器５２の出力Ｓ１５１をＬＰＦ５４に入力すると、ＬＰＦ５４によって、合波器５２の出力Ｓ１５１の直流（ＤＣ）成分が抽出され、その大きさはおよそ０．５になる。
【００５６】
例えば、閾値判定回路（ＡＤＣ１）５６の閾値Ｖｔｈ１を−０．４として、閾値判定回路（ＡＤＣ１）５６は、−０．４以上のときに、「０」を出力し、−０．４よりも小さいときに「１」を出力するように設定する。この場合、ＬＰＦ５４の出力は、閾値Ｖｔｈ１よりも大きいので、閾値判定回路（ＡＤＣ１）５６の出力（図１中、矢印Ｓ１５５で示す。）は「０」となる。
【００５７】
図４（Ａ）〜（Ｄ）は、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６の間の遅延量の差が２５０［ｐｓ］、すなわち、位相差がπ／２［ｒａｄ］の場合を示している。図４（Ａ）〜（Ｄ）は、横軸に時間（単位：ｐｓ）を取って示し、縦軸に振幅（ａ．ｕ．）を取って示している。図４（Ａ）は、第１クロック信号Ｓ１１４の波形を示し、図４（Ｂ）は、第２クロック信号Ｓ１１６の波形を示している。図４（Ｃ）は、合波器５２の出力Ｓ１５１を示している。また、図４（Ｄ）は、ＬＰＦ５４の出力Ｓ１５３を示している。
【００５８】
合波器５２で、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６とが合成される。合波器５２の出力Ｓ１５１は、周波数が、クロック信号Ｓ１１１の周波数の２倍のｓｉｎ関数であって、最大値及び最小値がそれぞれ０．５及び−０．５になっている。この合波器５２の出力をＬＰＦ５４に入力すると、ＬＰＦ５４によって合波器５２の出力Ｓ１５１のＤＣ成分が抽出され、その大きさはおよそ０になる。
【００５９】
閾値判定回路（ＡＤＣ１）５６の閾値Ｖｔｈ１を−０．４として、閾値判定回路（ＡＤＣ１）５６は、−０．４以上のときに、「０」を出力し、−０．４よりも小さいときに「１」を出力するように設定しているので、閾値判定回路（ＡＤＣ１）５６の出力は「０」となる。
【００６０】
図５（Ａ）〜（Ｄ）は、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６の間の遅延量の差が５００［ｐｓ］、すなわち、位相差がπ［ｒａｄ］の場合を示している。図５（Ａ）〜（Ｄ）は、横軸に時間（単位：ｐｓ）を取って示し、縦軸に振幅（ａ．ｕ．）を取って示している。図５（Ａ）は、第１クロック信号Ｓ１１４の波形を示し、図５（Ｂ）は、第２クロック信号Ｓ１１６の波形を示している。図５（Ｃ）は、合波器５２の出力Ｓ１５１を示している。また、図５（Ｄ）は、ＬＰＦ５４の出力Ｓ１５３を示している。
【００６１】
合波器５２で、第１クロック信号Ｓ１１４と第２クロック信号Ｓ１１６とが合成される。合波器５２の出力は、周波数が、クロック信号Ｓ１１１の２倍のｓｉｎ関数であって、最大値及び最小値がそれぞれ０、−１になっている。この合波器５２の出力Ｓ１５１をＬＰＦ５４に入力すると、ＬＰＦ５４から合波器５２の出力Ｓ１５１のＤＣ成分が抽出され、その大きさはおよそ−０．５になる。
【００６２】
閾値判定回路（ＡＤＣ１）５６の閾値Ｖｔｈ１を−０．４として、閾値判定回路（ＡＤＣ１）５６は、−０．４以上のときに、「０」を出力し、−０．４よりも小さいときに「１」を出力するように設定しているので、閾値判定回路（ＡＤＣ１）５６の出力は「１」となる。
【００６３】
以上説明したように、位相検波部５０は、第１クロック信号Ｓ１１４（Ｓ１１３）と第２クロック信号Ｓ１１６（Ｓ１１５）の位相差がπ［ｒａｄ］のときに「１」を出力し、π［ｒａｄ］でないときは「０」を出力する。位相検波部５０から出力された信号は、制御部６０に送られる。
【００６４】
Ｓ２６の判定の結果、位相検波部５０の出力（ＶＡＤＣ１）Ｓ１５５が「０」の場合（Ｎｏ）は、続いてＳ２８において、クロック間遅延調整手段６４は、αにΔαを加算する。このΔαの値は、処理時間や位相調整に要求される精度に応じて任意好適に設定することができる。遅延の大きさは、クロック信号Ｓ１１１の周期に対応して定まる。ここでは、クロック信号Ｓ１１１の周波数が１［ＧＨｚ］であるので、クロック信号Ｓ１１１の周期は、１／１［ＧＨｚ］＝１０００「ｐｓ」である。すなわち、遅延の可変範囲は、０〜１０００ｐｓになるので、例えば、Δαの値を１ｐｓとすればよい。その後、遅延制御信号生成手段６６は、第１遅延器３２に対する遅延の大きさ（Ｄｅｌａｙ１）を示す第１遅延制御信号Ｓ１３１及び第２遅延器３４に対する遅延の大きさ（Ｄｅｌａｙ２）を示す第２遅延制御信号Ｓ１３３を生成して、遅延部３０に送る。
【００６５】
Ｓ２８において、クロック間遅延調整手段６４は、αにΔαを加算したのち、Ｓ２６の判定を行う。
【００６６】
このクロック間遅延調整過程Ｓ２０は、第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５の位相差がπ［ｒａｄ］になるまで行われる。クロック間遅延調整過程Ｓ２０が終了すると、第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５とは、相補的な関係になる（図６参照）。なお、図６では、第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５との関係を明確に示すために、第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５の波形を矩形状に示している。
【００６７】
クロック間遅延調整過程Ｓ２０の後、クロック−データ間遅延調整過程Ｓ３０が行われる。クロック−データ間遅延調整過程Ｓ３０は、Ｓ３４〜Ｓ３８の過程を有している。
【００６８】
Ｓ３４において、クロック−データ間遅延調整手段６２は、第１遅延器３２に対する遅延の大きさ（Ｄｅｌａｙ１）をβにする。また、クロック−データ間遅延調整手段６２は、第２遅延器３４に対する遅延の大きさ（Ｄｅｌａｙ２）をα０＋α＋βとする。その後、遅延制御信号生成手段６６は、第１遅延器３２に対する遅延の大きさ（Ｄｅｌａｙ１）を示す第１遅延制御信号Ｓ１３１及び第２遅延器３４に対する遅延の大きさ（Ｄｅｌａｙ２）を示す第２遅延制御信号Ｓ１３３を生成して、遅延部３０に送る。ここで、α０＋αは、クロック間遅延調整過程Ｓ２０によって定まっている。また、βを０とする。
【００６９】
次に、Ｓ３６において、クロック−データ間遅延調整手段６２は、遅延の大きさを変えた後の強度判定部４０の出力（ＶＡＤＣ２）Ｓ１６１が、「１」であるか否かの判定を行う。強度判定部４０の出力Ｓ１６１が「１」の場合（Ｙｅｓ）、すなわち、出力信号Ｓ１０７の強度が閾値Ｖｔｈ２を超えている場合は、クロック−データ間遅延調整過程Ｓ３０を終了する。
【００７０】
強度判定部４０の出力（ＶＡＤＣ２）Ｓ１６１が「０」の場合は、続いてＳ３８において、βにΔβを加算する。その後、遅延制御信号生成手段６６は、第１遅延器３２に対する遅延の大きさ（Ｄｅｌａｙ１）を示す第１遅延制御信号Ｓ１３１及び第２遅延器３４に対する遅延の大きさ（Ｄｅｌａｙ２）を示す第２遅延制御信号Ｓ１３３を生成して、遅延部３０に送る。
【００７１】
このΔβの値は任意好適に設定することができ、例えば、Δαと同様に１ｐｓとすればよい。Ｓ３８において、βにΔβを加算したのち、Ｓ３６の判定を行う。
【００７２】
このクロック−データ間遅延調整過程Ｓ３０は、強度判定部４０の出力が閾値Ｖｔｈ２を超えるまで行われる。
【００７３】
図７〜９を参照して、クロック−データ間遅延調整過程Ｓ３０について説明する。出力信号の強度が最も大きくなるのは、データ信号とクロック信号のタイミングが合っている場合である。ここで、データ信号とクロック信号のタイミングが合うとは、クロック信号の立ち上がりの時刻と、データ信号の１周期の開始の時刻が一致していることをいうものとする。
【００７４】
図７は、データ信号とクロック信号のタイミングが合っていない状態を示している。図７では、データ信号の１周期の時間中、中ほどでクロック信号が立ち上がっている。このため、自己相関成分（図中、Ｉで示す。）のピーク値Ｖｐｅａｋは強度判定部４０の閾値Ｖｔｈ２よりも小さい。この場合、強度判定部４０は「０」を出力する。
【００７５】
図８も、データ信号とクロック信号のタイミングが合っていない状態を示している。図８では、図７に比べて、クロック信号の立ち上がり時刻が早くなっていて、データ信号の１周期の時間中、前半でクロック信号が立ち上がっている。この場合、自己相関成分（Ｉ）のピーク値Ｖｐｅａｋは、図７に示す場合よりも高くなっているが、強度判定部４０の閾値Ｖｔｈ２よりも小さい。この結果、強度判定部４０は「０」を出力する。
【００７６】
図９は、データ信号とクロック信号のタイミングが合っている状態を示している。図９では、データ信号の１周期の開始時刻と同時に、クロック信号が立ち上がっている。このため、自己相関成分（Ｉ）のピーク値Ｖｐｅａｋは、強度判定部４０の閾値Ｖｔｈ２よりも大きくなる。この場合、強度判定部４０は「１」を出力する。
【００７７】
このクロック−データ間遅延調整過程Ｓ３０は、第１クロック信号Ｓ１１３及び第２クロック信号Ｓ１１５とデータ信号のタイミングが合うまで行われる。従って、クロック−データ間遅延調整過程Ｓ３０が終了すると、第１クロック信号Ｓ１１３及び第２クロック信号Ｓ１１５とデータ信号Ｓ１０１（Ｓ１０３，Ｓ１０５）とは、タイミングが合っている。
【００７８】
第１クロック信号Ｓ１１３と第２クロック信号Ｓ１１５とは、クロック間遅延調整過程Ｓ２０により、相補的な関係にあるので、第１ＣＣＤ相関器２２及び第２ＣＣＤ相関器２４が交互に駆動することになる。例えば、第１ＣＣＤ相関器２２が奇数ビットのときに駆動し、第２ＣＣＤ相関器２４が偶数ビットのときに駆動する（図１０参照）。
【００７９】
この発明のＣＣＤ相関器用制御回路によれば、相関部のＣＣＤ相関器を駆動するクロック信号に所定の遅延を与える遅延部と、相関部からの出力信号の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部と、所定の遅延の大きさを決定する制御部とを備え、制御部は、出力信号が閾値よりも大きくなるまで、遅延の大きさを順次に変化させるクロック−データ間遅延調整手段を備えているので、データ信号とクロック信号の間の遅延調整の自動化が可能になる。
【００８０】
また、相関部に２つのＣＣＤ相関器を並列に設ける場合は、２つのクロック信号の間に、クロック周期の半分の時間差があるか否かを判定する位相検波部を備え、制御部は、第１クロック信号と第２クロック信号の間の時間差が、クロック周期の半分になるまで、第２遅延器の遅延の大きさを、第１遅延器に対して順次に変化させるクロック間遅延調整手段を備えることにより、２つのＣＣＤ相関器をそれぞれ駆動する２つのクロック信号の間の遅延調整の自動化が可能になる。
【００８１】
例えば、データレートが、ＣＣＤ相関器の処理速度よりも早い場合には、このデータ信号を並列処理することにより、各ＣＣＤ相関器で処理するデータレートを１／２にすることができる。
【００８２】
ここでは、２つのＣＣＤ相関器を並列に設ける例について説明したが、この例に限定されない。相関部が有するＣＣＤ相関器は、１つでも良い。
【００８３】
相関部が有するＣＣＤ相関器が１つの場合、クロック信号として、周波数が、データ信号のデータレートと等しいものを用いれば良い。例えば、データ信号のデータレートが２［Ｇｂｐｓ］のとき、クロック信号の周波数を２［ＧＨｚ］にすればよい。
【図面の簡単な説明】
【００８４】
【図１】ＣＣＤ相関器用制御回路の概略構成図である。
【図２】遅延量の設定処理フローを示す図である。
【図３】位相検波部の動作について説明するための図（１）である。
【図４】位相検波部の動作について説明するための図（２）である。
【図５】位相検波部の動作について説明するための図（３）である。
【図６】クロック間の遅延調整を説明するための模式図である。
【図７】遅延量の設定処理を模式的に示す図（１）である。
【図８】遅延量の設定処理を模式的に示す図（２）である。
【図９】遅延量の設定処理を模式的に示す図（３）である。
【図１０】クロック−データ間の遅延調整を説明するための模式図である。
【図１１】従来の光通信ネットワークの概略図である。
【符号の説明】
【００８５】
１０    ＣＣＤ相関器用制御回路
２０    相関部
２２    第１ＣＣＤ相関器（ＣＣＤ１）
２４    第２ＣＣＤ相関器（ＣＣＤ２）
３０    遅延部
３２    第１遅延器
３４    第２遅延器
４０    強度判定部（ＡＤＣ２）
５０    位相検波部
５２    合波器
５４    ローパスフィルタ（ＬＰＦ）
５６    閾値判定回路（ＡＤＣ１）
６０    制御部
６２    クロック−データ間遅延調整手段
６４    クロック間遅延調整手段
６６    遅延制御信号生成手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009213035.tif 000009
【図８】
2009213035.tif 000010
【図９】
2009213035.tif 000011
【図１０】
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【図１１】
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