(57)【要約】【課題】主スイッチング周波数の高周波化を可能とする電源装置を提供する。【解決手段】スイッチング素子Ｑ２とインダクタＬ１の直列回路と、前記スイッチング素子とインダクタの共通接続点に一端が接続された回生ダイオードＤ１と、前記スイッチング素子をオン／オフ制御する制御手段ＩＣ１，Ｑ３とを備えた電源装置であって、前記制御手段は、前記回生ダイオードに回生電流が流れている間は、前記スイッチング素子をオフとし、前記回生電流が流れていないときに前記スイッチング素子をオンとし、前記スイッチング素子をターンオフする際に、前記スイッチング素子の一方の端子と制御端子の間を低インピーダンスでしきい値電圧以下に維持する電源装置により前記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子とインダクタの直列回路と、前記スイッチング素子とインダクタの共通接続点に一端が接続された回生ダイオードと、前記スイッチング素子をオン／オフする動作を制御する制御手段とを備え、前記スイッチング素子のオンとオフの動作を繰り返して負荷に電力を供給する電源装置であって、
前記制御手段は、前記回生ダイオードに回生電流が流れている間は、前記スイッチング素子をオフとし、前記回生電流が流れていないときに前記スイッチング素子をオンとし、前記スイッチング素子をオフする際に、前記スイッチング素子の一方の端子と制御端子の間を低インピーダンスでしきい値電圧以下に維持することを特徴とする電源装置。
【請求項２】
請求項１に記載の電源装置において、
前記スイッチング素子はＭＯＳＦＥＴであり、前記ＭＯＳＦＥＴのゲートとソースの間にトランジスタのコレクタとエミッタを接続して前記低インピーダンスでしきい値電圧以下に維持することを特徴とする電源装置。
【請求項３】
請求項１または２に記載の電源装置において、
前記制御手段は、出力電圧を基準電圧と比較する比較部と、前記比較部の比較出力で前記スイッチング素子を駆動制御する駆動制御部とを有し、前記比較部および駆動制御部をディスクリートのトランジスタで構成するとともに、前記スイッチング素子をオフする際に、前記ディスクリートのトランジスタの動作をコレクタ電流の非飽和領域にて行うことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に搭載され、ＭＯＳＦＥＴ等のスイッチング素子をオン／オフすることにより負荷に供給する電力を制御するチョッパ式電源回路の内、自励式で非連続型動作する電源装置に関するものである。
【背景技術】
【０００２】
自励式で非連続型動作をするチョッパ式電源装置、即ち自励式非連続型ＤＣＤＣコンバータは、回路構成が簡単で、使用部品数も少ないため、出力容量の小さい比較的低価格な電源装置として様々な場面で使用されている。特にほとんどの部品をディスクリート部品で構成した回路が特許文献１で提案され、そしてその主スイッチング素子であるＭＯＳＦＥＴの応答速度を改善した回路が特許文献２で提案されている。
【０００３】
ここで特許文献２で提案されている自励式非連続型ＤＣＤＣコンバータ（以下従来例という）を図６に示し、その動作波形を図３に示す。図６に示す従来例の自励式非連続型ＤＣＤＣコンバータは、ＩＣ化されたコンパレータＩＣ１，ＰＮＰ型バイポーラトランジスタＱ１，ＰチャネルＭＯＳＦＥＴ  Ｑ２，ＮＰＮ型バイポーラトランジスタＱ３，回生ダイオードＤ１，ツェナーダイオードＤ２（ツェナー電圧Ｖｚ），基準電圧発生用ツェナーダイオードＤ３（ツェナー電圧Ｖｒｅｆ）チョークコイルＬ１，電解コンデンサＣ１，電流検出抵抗Ｒ１，および抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８から構成されている。また、Ｔ２はこの回路の出力電圧（Ｖｏｕｔ）を取り出す点であり、Ｔ１はこの回路に対する安定化されたＶｏｕｔ以上の電源電圧Ｖｉｎを接続する点である。
【０００４】
この回路の動作は次のようになる。
まず基準電圧発生用ツェナーダイオードＤ３によってこの電源回路の目標出力電圧となる基準電圧Ｖｒｅｆが作られる。その基準電圧はコンパレータＩＣ１の反転入力端子に接続されていると同時に、ツェナーダイオードＤ２を介してＰチャネルＭＯＳＦＥＴＱ２とチョークコイルＬ１の間に接続されている。コンパレータＩＣ１の非反転入力端子は出力電圧Ｖｏｕｔが抵抗Ｒ６を介して入力されているため、コンパレータＩＣ１は基準電圧と出力電圧を比較することになる。
【０００５】
まず出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより高い場合は、コンパレータＩＣ１の非反転入力端子の電位が反転入力端子より高くなり、コンパレータＩＣ１の出力はＨｉｇｈ−Ｚ（ハイインピーダンス状態）となる。するとＰチャネルＭＯＳＦＥＴＱ２のゲート電圧は抵抗Ｒ３，Ｒ４，Ｒ５経由でソースに供給され、ゲート・ソース間が同電位になるためＰチャネルＭＯＳＦＥＴＱ２はオフとなる。
【０００６】
負荷に電流を引かれ、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなった場合は、コンパレータＩＣ１の非反転入力端子の電位が反転入力端子の電位より低くなるのでコンパレータＩＣ１はＬｏｗを出力する。よって、ＮＰＮ型バイポーラトランジスタＱ３のベース電圧が抵抗Ｒ３とＲ４により分圧された値となる。ＮＰＮ型バイポーラトランジスタＱ３はエミッタフォロアであるため、ＰチャネルＭＯＳＦＥＴＱ２のゲート電圧はソースより低い電位となり、ＰチャネルＭＯＳＦＥＴＱ２はオンになる。
【０００７】
この直後、チョークコイルＬ１のＱ２側端子の電圧は入力電圧Ｖｉｎになり、流れる電流はチョークコイルＬ１の作用により直線的に増加してゆく。チョークコイルＬ１のＱ２側端子の電圧が入力電圧Ｖｉｎになったことを受けて、ツェナーダイオードＤ２の作用によりコンパレータＩＣ１の反転入力端子の電圧は上昇する。この時ツェナー電圧Ｖｚが  Ｖｚ＜Ｖｉｎ−Ｖｒｅｆにて決定されていれば反転入力端子の電圧は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの間の電圧となる。
つまりコンパレータＩＣ１の反転入力端子側の電圧を上昇させることになるため、ＰチャネルＭＯＳＦＥＴＱ２のオン状態を継続させることになる。
その後チョークコイルＬ１を流れる電流が増加してゆくと、抵抗Ｒ１の両端に発生する電圧も増加する。この電圧が電流検出用に設けられているＰＮＰ型バイポーラトランジスタＱ１の動作電圧（例えば０．６Ｖ）を超えると、ＰＮＰ型バイポーラトランジスタＱ１はオンになり、ＰＮＰ型バイポーラトランジスタＱ１のコレクタ電圧が上昇する。この上昇によりコンパレータＩＣ１の非反転入力端子の電圧も上昇して、コンパレータＩＣ１の反転入力端子の電圧を超えたときにコンパレータＩＣ１の出力はＨｉｇｈ−Ｚとなり、ＰチャネルＭＯＳＦＥＴＱ２はオフになる。
【０００８】
この時ＰチャネルＭＯＳＦＥＴＱ２のゲートには寄生容量があるため、通常ドレイン・ソース間を流れる電流を遮断するのに遅延が発生する。しかし本回路ではＮＰＮ型バイポーラトランジスタＱ３を加えている。これによりコンパレータＩＣ１がＨｉｇｈ−Ｚを出力した直後、ＮＰＮ型バイポーラトランジスタＱ３がオンであり（図４参照）、ＰチャネルＭＯＳＦＥＴＱ２のゲート・ソース間を低インピーダンスで結ぶことで遅延時間を短くしている。
【０００９】
ＰチャネルＭＯＳＦＥＴＱ２の遮断後、チョークコイルＬ１にはＰチャネルＭＯＳＦＥＴＱ２のオン時に蓄えられたエネルギーがあるため、チョークコイルＬ１は回生ダイオードＤ１を介して回生電流を流す。この時チョークコイルＬ１のＱ２側端子の電圧はＧＮＤより回生ダイオードＤ１の順方向電圧降下分低くなった電圧となる。そして、そこに接続されているツェナーダイオードＤ２がオン状態になってコンパレータＩＣ１の反転入力端子の電位がＤ１とＤ２の電圧降下の差となる。具体的に例えると、Ｄ１での電圧降下を０．４Ｖ、Ｄ２での電圧降下を０．６ＶとすればコンパレータＩＣ１の反転入力端子は−０．４−（−０．６）＝０．２Ｖとなる。
【００１０】
従ってチョークコイルＬ１が回生電流を流している間はツェナーダイオードＤ２がオンであり続け、コンパレータＩＣ１の反転入力端子の電圧を非反転入力端子より低い状態に保つため、ＰチャネルＭＯＳＦＥＴＱ２はオフ状態を維持することとなる。
チョークコイルＬ１の回生が終了し、ツェナーダイオードＤ２がオフとなるとコンパレータＩＣ１の反転入力端子の電圧は上昇し、基準電圧Ｖｒｅｆに戻る。その後、負荷に電流を引かれて再び出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るとコンパレータＩＣ１の出力が反転し、ＰチャネルＭＯＳＦＥＴＱ２が再度オンになる。以上の動作を繰り返すことで負荷に応じた周波数で発振し、負荷に電力を供給する。図３は、この発振状態を示す図である。
【特許文献１】特開２００５−２２４０７２号公報
【特許文献２】特開２００４−１４７４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図６に示す従来例の回路ではＰチャネルＭＯＳＦＥＴＱ２を遮断する際、コンパレータＩＣ１の出力がＨｉｇｈ−Ｚになった直後はＰＮＰ型バイポーラトランジスタＱ３がオンである。しかし、ＰチャネルＭＯＳＦＥＴＱ２のゲート電圧が回復してくるとＰＮＰ型バイポーラトランジスタＱ３がオフになってゆく（図４参照）。つまり特許文献２で公開されている回路は主スイッチング素子の遮断を高速化している仕組みが遮断直後の一瞬しか動作しないため、遅延時間の短縮が不十分となっている。
【００１２】
図６に示す従来例の回路では、ＰチャネルＭＯＳＦＥＴＱ２を流れる電流値を見てＰチャネルＭＯＳＦＥＴＱ２をオフしているため、その遮断に遅延時間があると狙ったタイミングで遮断できなくなる。そして、ドレイン・ソース間を流れる電流の遮断目標値と実測値に差が出てしまう。この差は遅延時間が長いほど各部品の値のバラツキの影響も大きく受けることになる。特にスイッチング周波数を高周波化するためにチョークコイルＬ１のインダクタンス値を下げた場合などはＰチャネルＭＯＳＦＥＴＱ２のドレイン・ソース間を流れる電流の変化率も上がるため、遮断目標値と実測値の差もより顕著なものとなってしまう。
【００１３】
前述の理由により、スイッチング周波数を高周波化するためにはＰチャネルＭＯＳＦＥＴＱ２遮断時の遅延時間のさらなる短縮が必要となる。なお、この回路が非連続型ＤＣＤＣコンバータであることを考えると、ＰチャネルＭＯＳＦＥＴＱ２をターンオンする時はドレイン・ソース間を電流が流れていないので遅延による遮断目標値と実測値の差を考える必要がない。
【００１４】
本発明は、このような状況のもとでなされたもので、主スイッチング素子のターンオフ時における遅延を低減し、スイッチング周波数の高周波化を可能とする電源装置を提供することを課題とするものである。
【課題を解決するための手段】
【００１５】
前記課題を解決するため、本発明では、電源装置を次の（１）のとおりに構成する。
【００１６】
（１）スイッチング素子とインダクタの直列回路と、前記スイッチング素子とインダクタの共通接続点に一端が接続された回生ダイオードと、前記スイッチング素子をオン／オフする動作を制御する制御手段とを備え、前記スイッチング素子のオンとオフの動作を繰り返して負荷に電力を供給する電源装置であって、
前記制御手段は、前記回生ダイオードに回生電流が流れている間は、前記スイッチング素子をオフとし、前記回生電流が流れていないときに前記スイッチング素子をオンとし、前記スイッチング素子をオフする際に、前記スイッチング素子の一方の端子と制御端子の間を低インピーダンスでしきい値電圧以下に維持する電源装置。
【発明の効果】
【００１７】
本発明によれば、安価な回路構成で、特許文献２で公開されている回路などに比べ、主スイッチング素子を遮断する際の遅延時間をさらに短縮することが可能となる。これにより、スイッチング周波数の高周波化が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態を、電源装置の実施例により詳しく説明する。
【実施例１】
【００１９】
実施例１である“電源装置”の回路を図１に示す。本実施例は、主スイッチング素子をターンオフにする際の遅延時間を図６の従来例よりさらに短くする自励式非連続型ＤＣＤＣコンバータの例である。動作波形は図３に示すようになる。
【００２０】
図１において、Ｑ２は主スイッチング素子であるＰチャネルＭＯＳＦＥＴ，Ｑ１，Ｑ３はＰＮＰ型バイポーラトランジスタ，ＩＣ１はコンパレータ，Ｒ１は電流検出抵抗，Ｒ２，Ｒ５は電流制限抵抗である。また、Ｒ３とＲ４はこれらによる分圧値がＰチャネルＭＯＳＦＥＴＱ２のゲートしきい値電圧以上になるような値の抵抗器，Ｄ１は回生電流用ダイオード，Ｄ２はツェナーダイオード（ツェナー電圧Ｖｚ），Ｌ１はチョークコイル，Ｒ６，Ｒ８，Ｒ７は分圧抵抗である。さらに、Ｄ３は基準電圧生成用ツェナーダイオード（ツェナー電圧Ｖｒｅｆ），Ｃ１は電流平滑用コンデンサ，Ｔ１はこの回路への電源入力端子（入力電圧Ｖｉｎ），Ｔ２はこの回路の出力端子（出力電圧Ｖｏｕｔ）である。（Ｄ１は、請求項でいう、スイッチング素子とインダクタの直列回路におけるスイッチング素子とインダクタの共通接続点に一端が接続された回生ダイオードに相当する。ＩＣ１，Ｑ３は、請求項でいう、スイッチング素子をオン／オフ制御する制御手段に相当する。ＰチャネルＭＯＳＦＥＴＱ２は請求項でいうスイッチング素子であり、そのソースが一方の電極、ゲートが制御端子に相当する。ＩＣ１は請求項でいう比較部に、Ｑ３は駆動制御部に相当する。）動作を以下に説明する。
【００２１】
まずツェナーダイオードＤ３によってこの電源回路の目標出力電圧となる基準電圧Ｖｒｅｆが生成される。出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより小さい場合、コンパレータＩＣ１は出力をＨｉｇｈ−Ｚ（ハイインピーダンス状態）にし、ＰＮＰ型バイポーラトランジスタＱ３がオフになる。するとＰチャネルＭＯＳＦＥＴＱ２のゲート電圧は、抵抗Ｒ３とＲ４の分圧によりしきい値電圧以上に下げられてＰチャネルＭＯＳＦＥＴＱ２はオンとなる。
ＰチャネルＭＯＳＦＥＴＱ２がオンになると、チョークコイルＬ１のＱ２側端子の電圧は入力電圧Ｖｉｎになり、流れる電流はチョークコイルＬ１の作用により直線的に増加してゆく。チョークコイルＬ１のＱ２側端子の電圧が入力電圧Ｖｉｎになったことを受けて、ツェナーダイオードＤ２の作用によりコンパレータＩＣ１の非反転入力端子の電圧が上昇する。この時、ツェナーダイオードＤ２のツェナー電圧ＶｚがＶｚ＜Ｖｉｎ−Ｖｒｅｆにて決定されていれば非反転入力端子の電圧は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの間の電圧となる。
つまりコンパレータＩＣ１の非反転入力端子側の電圧を上昇させることになるため、ＰチャネルＭＯＳＦＥＴＱ２のオン状態を継続させることになる。
その後チョークコイルＬ１を流れる電流が増加してゆくと、抵抗Ｒ１の両端に発生する電圧も増加する。この電圧が過負荷保護手段用に設けられているＰＮＰ型バイポーラトランジスタＱ１の動作電圧（例えば０．６Ｖ）を超えると、ＰＮＰ型バイポーラトランジスタＱ１はオンになり、ＰＮＰ型バイポーラトランジスタＱ１のコレクタ電圧が上昇する。この上昇によりコンパレータＩＣ１の反転入力端子の電圧も上昇して、コンパレータＩＣ１の非反転入力端子の電圧を超えたときにコンパレータＩＣ１の出力（請求項でいう比較出力に相当）はＬｏｗとなり、ＰチャネルＭＯＳＦＥＴＱ２はオフになる。
【００２２】
この時、ＰチャネルＭＯＳＦＥＴＱ２のゲートはＰＮＰ型バイポーラトランジスタＱ３によって低インピーダンスでソースと接続されることになる。このため、高速にゲート電位を引き上げることができる（請求項でいう、低インピーダンスでしきい値電圧以下に維持する、駆動制御に相当。）。さらにこの方式では図４に示すように、図６に示す従来例では時間と共に遮断高速化の効果がなくなってゆくところが、本実施例では最後までその効果を維持しつづけるため、より高速にＰチャネルＭＯＳＦＥＴＱ２をオフにすることができる。
【００２３】
その後チョークコイルＬ１にはＰチャネルＭＯＳＦＥＴＱ２のオン時に蓄えられたエネルギーがあるため、チョークコイルＬ１は回生電流用ダイオードＤ１を介して回生電流を流す。この時チョークコイルＬ１のＱ２側端子の電圧はＧＮＤより回生電流用ダイオードＤ１の順方向電圧降下分低くなった電圧となる。よって、そこに接続されているツェナーダイオードＤ２がオン状態になってコンパレータＩＣ１の非反転入力端子の電位がＤ１とＤ２の電圧降下の差となる。具体的に例えると、Ｄ１での電圧降下を０．４Ｖ、Ｄ２での電圧降下を０．６ＶとすればコンパレータＩＣ１の非反転入力端子は−０．４−（−０．６）＝０．２Ｖとなる。
【００２４】
チョークコイルＬ１の回生が終了し、ツェナーダイオードＤ２がオフとなるとコンパレータＩＣ１の非反転入力端子の電圧は上昇し、基準電圧Ｖｒｅｆに戻る。
その後、負荷に電流を引かれて再び出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るとコンパレータＩＣ１の出力が反転し、ＰチャネルＭＯＳＦＥＴＱ２が再度オンになる。以上の動作を繰り返すことで負荷に応じた周波数で発振し、負荷に電力を供給する。
【００２５】
以上説明したように、本実施例によれば、安価な回路構成で、特許文献２で公開されている回路などに比べ、主スイッチング素子を遮断する際の遅延時間をさらに短縮することが可能となる。これにより、スイッチング周波数の高周波化が可能となる。
【実施例２】
【００２６】
実施例２である“電源装置”について説明する。図２に本実施例の回路を示す。この回路は、主スイッチング素子をオフにする条件が成立した時点から、実際に主スイッチング素子をオフにするまでの遅延時間を実施例１よりさらに短くした自励式非連続型ＤＣＤＣコンバータの例である。
【００２７】
図２に示す回路では、Ｑ１は過負荷保護用ＰＮＰ型トランジスタ，Ｑ２は主スイッチング素子であるＰチャネルＭＯＳＦＥＴ，Ｑ３はＰＮＰ型トランジスタ，Ｑ４はＮＰＮ型トランジスタ，Ｄ１は回生ダイオード，Ｄ２はツェナーダイオード（ツェナー電圧Ｖｚ），Ｌ１はチョークコイル，Ｃ１は電流平滑用電解コンデンサ，Ｒ１は電流検出用抵抗，Ｒ３とＲ４はこれらによる分圧値がＰチャネルＭＯＳＦＥＴＱ２のゲートしきい値電圧以上になるような値の抵抗器，Ｒ６とＲ７は基準電圧を作り出す抵抗，Ｒ２，Ｒ５，Ｒ８は電流制限抵抗，Ｔ１はこの回路への電源入力端子（入力電圧Ｖｉｎ），Ｔ２はこの回路の出力端子（出力電圧Ｖｏｕｔ）である。
【００２８】
動作を以下に説明する。
まず抵抗Ｒ６とＲ７にて作り出す基準電圧Ｖｒｅｆは、目標出力電圧をＶｔａｒｇｅｔＮＰＮ型トランジスタＱ４のベース・エミッタ間電圧降下をＶｂｅとするとＶｒｅｆ＝Ｖｔａｒｇｅｔ−Ｖｂｅとなるように設定する。
出力電圧Ｖｏｕｔが目標出力電圧Ｖｔａｒｇｅｔを下回ると、Ｖｒｅｆは一定なのでベース・エミッタ間電圧降下Ｖｂｅが低下する。それによりＮＰＮ型トランジスタＱ４がオフになると、続いてＰＮＰ型トランジスタＱ３もオフになる。するとＰチャネルＭＯＳＦＥＴＱ２のゲート電圧は抵抗Ｒ３とＲ４により引き下げられてＰチャネルＭＯＳＦＥＴＱ２はオンになる。
この直後、チョークコイルＬ１のＱ２側端子の電圧は入力電圧Ｖｉｎになり、流れる電流はチョークコイルＬ１の作用により直線的に増加してゆく。チョークコイルＬ１のＱ２側端子の電圧がＶｉｎになったことを受けて、ツェナーダイオードＤ２の作用により基準電圧Ｖｒｅｆ（Ｑ４のエミッタ電圧）の電圧は上昇する。この時ツェナーダイオードＤ２のツェナー電圧ＶｚがＶｚ＜Ｖｉｎ−Ｖｒｅｆにて決定されていれば、ＮＰＮ型トランジスタＱ４のエミッタの電圧はＶｉｎとＶｒｅｆの間の電圧となる。
【００２９】
つまりＮＰＮ型トランジスタＱ４のエミッタの電圧が本来の値（Ｖｒｅｆ）より上昇したことで、ＰチャネルＭＯＳＦＥＴＱ２のオン状態を継続させることになる。
その後チョークコイルＬ１を流れる電流が増加してゆくと、電流検出用抵抗Ｒ１の両端に発生する電圧も増加する。この電圧が電流検出用に設けられている過負荷保護用ＰＮＰ型トランジスタＱ１の動作電圧（例えば０．６Ｖ）を超えると、過負荷保護用ＰＮＰ型トランジスタＱ１はオンになり、過負荷保護用ＰＮＰ型トランジスタＱ１のコレクタ電圧が上昇する。この上昇によりＮＰＮ型トランジスタＱ４のベース電圧も上昇して、Ｖｒｅｆ＋Ｖｂｅを超えたときにＮＰＮ型トランジスタＱ４はオンとなり、ＰＮＰ型トランジスタＱ３もオンとなり、ＰチャネルＭＯＳＦＥＴＱ２はオフとなる。
【００３０】
するとチョークコイルＬ１にはＰチャネルＭＯＳＦＥＴＱ２のオン時に蓄えられたエネルギーがあるため、チョークコイルＬ１は回生ダイオードＤ１を介して回生電流を流し始める。この時チョークコイルＬ１のＱ２側端子の電圧はＧＮＤより回生ダイオードＤ１の順方向電圧降下分低くなった電圧となる。そして、そこに接続されているツェナーダイオードＤ２がオン状態になってＮＰＮ型トランジスタＱ４のエミッタ電位がＤ１とＤ２の電圧降下の差となる。具体的に例えると、Ｄ１での電圧降下を０．２Ｖ、Ｄ２での電圧降下を０．６ＶとすればＮＰＮ型トランジスタＱ４のエミッタ電圧は−０．２−（−０．６）＝０．４Ｖとなる。
【００３１】
従ってチョークコイルＬ１が回生電流を流している間はツェナーダイオードＤ２がオンであり続け、ＮＰＮ型トランジスタＱ４のエミッタ電圧をＶｏｕｔ（Ｑ４のベース電圧）より低い状態に保つため、ＰチャネルＭＯＳＦＥＴＱ２はオフ状態を維持することとなる。
チョークコイルＬ１の回生が終了し、ツェナーダイオードＤ２がオフとなるとＮＰＮ型トランジスタＱ４のエミッタ電圧は上昇し、Ｖｒｅｆに戻る。
その後、負荷に電流を引かれて再び出力電圧ＶｏｕｔがＶｔａｒｇｅｔを下回ると再びＮＰＮ型トランジスタＱ４がオフになる。以上の動作を繰り返すことで負荷に応じた周波数で発振し、負荷に電力を供給する。
【００３２】
この回路によって、回路全体の応答速度が速くなる理由は各トランジスタの状態遷移の方向を逆にしたことが挙げられる。図６に示す従来例の回路では、ＰチャネルＭＯＳＦＥＴをオフにするためには高速化するためのトランジスタＱ３のオンからオフへの移行が必要であった。しかしこの場合、図５に示すようにトランジスタの動作点は飽和領域から動き始めるため、遅延が発生する。本実施例ではＰチャネルＭＯＳＦＥＴをオフにするために高速化するためのトランジスタＱ３をオフからオンへ移行させることで図５に示すようにすぐにコレクタ電流の非飽和領域で動作させ、より高速に電流変化を伝達することができる。
また、遅延時間が図１に示す実施例１よりさらに短くなる理由は、コンパレータをトランジスタに置き換えたことが関係している。実施例１では、ＭＯＳＦＥＴＱ２がオンの時、コンパレータＩＣ１内部には飽和状態で動いているトランジスタがあるため、オフにするにはキャリア蓄積による遅延が発生する。しかし本実施例ではＭＯＳＦＥＴＱ２をオフにするために必要な動作はトランジスタＱ４とＱ３のオフからオンへの移行であり、共にコレクタ電源の非飽和領域で動作するため、電流変化がより高速にＭＯＳＦＥＴＱ２のゲートに伝えられる。その他にも、集積回路であるコンパレータにはディスクリートのトランジスタにはない容量成分（サブスレートとゲート・コレクタ間寄生容量、カップリング容量等）があり、それらも動作遅延の原因になっていると考えられる。
【００３３】
以上説明したように、本実施例によれば、主スイッチング素子を遮断する際の遅延時間を実施例１よりさらに短縮することが可能となる。これにより、スイッチング周波数の高周波化が可能となる。
【図面の簡単な説明】
【００３４】
【図１】実施例１の回路図
【図２】実施例２の回路図
【図３】実施例１、２および従来例の動作波形を示す図
【図４】実施例１および従来例の動作説明図
【図５】実施例１、２で応答速度が改善される原理を説明する図
【図６】従来例の回路図
【符号の説明】
【００３５】
Ｑ２    ＰチャネルＭＯＳＦＥＴ
Ｄ１    回生ダイオード
Ｌ１    チョークコイル
ＩＣ１  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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