(57)【要約】【課題】終端領域における耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体素子を提供する。【解決手段】半導体素子は、ｎ＋型半導体基板１と、ｎ＋型半導体基板１の上面上にｎ型ピラー領域２及びｐ型ピラー領域３を交互に設けてなるスーパージャンクション領域とを備える。ｎ＋型半導体基板１の上面に沿った断面におけるｎ型ピラー領域２及びｐ型ピラー領域３の形状は、素子領域２０においては、第１の方向を長手方向とするストライプ形状である。また、素子領域２０の外周部を囲う終端領域３０においては、終端領域３０の外周に直交する方向を長手方向とするストライプ形状であり、終端領域のコーナー部３４においては、略Ｌ字形状であり、そのＬ字形状の２辺のそれぞれがコーナー部３４を形成する終端領域３０の２つの外周の直線Ｌ１、Ｌ２に直交する方向に伸びている。【選択図】図２
2009111237.tif 000002
【特許請求の範囲】
【請求項１】
相互に対向する上面及び下面を有する第１導電型の半導体基板と、
前記半導体基板の上面上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿って交互に設けてなるスーパージャンクション領域と
を備え、
前記半導体基板の上面に沿った断面における前記第１半導体ピラー領域及び前記第２半導体ピラー領域の形状は、
素子領域においては、第１の方向を長手方向とするストライプ形状であり、
前記素子領域の外周部を囲う終端領域においては、終端領域の外周に直交する方向を長手方向とするストライプ形状であり、
前記終端領域のコーナー部においては、略Ｌ字形状であり、そのＬ字形状の２辺のそれぞれがコーナー部を形成する終端領域の２つの外周の直線に直交する方向に伸びている
ことを特徴とする半導体素子。
【請求項２】
前記終端領域において、前記第１の方向に略直交する方向を長手方向とする前記第１半導体ピラー領域及び前記第２半導体ピラー領域の一部は、前記素子領域の最外周部近傍で略Ｕ字形状に折り返されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記終端領域において、前記第１の方向に略直交する方向を長手方向とする前記第１半導体ピラー領域及び前記第２半導体ピラー領域の一部は、前記素子領域に形成された前記第１半導体ピラー領域及び前記第２半導体ピラー領域のうち最外周に形成されたいずれか一方に当接していることを特徴とする請求項１又は２記載の半導体素子。
【請求項４】
前記第１半導体ピラー領域及び前記第２半導体ピラー領域の幅は同一であることを特徴とする請求項１乃至３のいずれか記載の半導体素子。
【請求項５】
前記半導体基板の下面に電気的に接続された第１の主電極と、
前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体拡散領域と、
前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように設けられた第２の主電極と、
前記半導体拡散領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と
を更に備えることを特徴とする請求項１乃至４のいずれか記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特にスーパージャンクション領域を含む半導体素子に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体素子は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの半導体素子を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するＭＯＳＦＥＴやＩＧＢＴ等は、高耐圧を保持したままでオン状態の抵抗を低減する必要がある。
【０００３】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース領域と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【０００４】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション領域と呼ばれる縦長短冊状のｐ型ピラー領域とｎ型ピラー領域を横方向に交互に埋め込んだ領域が知られている。スーパージャンクション領域はｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００５】
通常の半導体素子におけるオフ動作時は、ｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合界面から空乏層が広がる。半導体素子の耐圧はｎ型ドリフト層の不純物濃度及び空乏層距離により決定される。これに対し、スーパージャンクション領域を有する半導体素子におけるオフ動作時は、ドリフト領域におけるｐ型ピラー領域とｎ型ピラー領域とのｐｎ接合界面からも空乏層が広がる。このためｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合面への電界集中が緩和され、ドリフト領域全体の電界が上昇する。そのため、ｎ型ピラー領域の不純物濃度を通常の半導体素子のドリフト領域の不純物濃度より高くしても高耐圧を得ることができる。一方で、スーパージャンクション領域を有する半導体素子のオン動作時は、電流は高濃度のｎ型ピラー領域を流れるために、同程度の耐圧を有する半導体素子と比較して、オン抵抗を１／５程度とすることが可能である。
【０００６】
このスーパージャンクション領域を形成する方法は数多く存在する。その一つとしてｎ型エピタキシャル層の表面にＲＩＥ（Reactive Ion Etching）でトレンチを形成し、そのトレンチ内にｐ型ピラー領域をエピタキシャル成長させる方法がある。この方法を用いる場合には、トレンチ内でのエピタキシャル成長速度を揃えることを目的として、面方位を揃える必要がある。このため、ｐ型ピラー領域は常に平行あるいは直交方向に形成されることとなる。
【０００７】
ドリフト領域に形成されたスーパージャンクション領域は、素子領域と呼ばれる主電流経路（ゲートオン動作時に電流が流れる経路）に存在させることで、オン抵抗と耐圧のトレードオフ関係を改善させることを目的としている。縦型の半導体素子においては、半導体素子の形成されるチップの端部に向けて空乏層を伸ばすために、素子領域の周囲に終端領域が存在する。この終端領域は主電流経路ではないために、オン抵抗の低減には寄与しない。耐圧を高めるために、終端領域を広くする設計とするとチップ面積が増加してしまい、ウェハ１枚当りの半導体装置のチップ取れ数が減少するため、チップ単価が高くなってしまう。そのため、終端領域の面積の縮小が求められる。また、半導体素子においてはＭＯＳＦＥＴが形成される素子領域における静耐圧及び動耐圧よりも、これを囲う終端領域における静耐圧及び動耐圧を大きくする必要がある。終端領域における耐圧の方が低い場合には、半導体素子全体での耐圧は終端領域の耐圧で決まることとなり、高いアバランシェ耐量を得ることができない。
【０００８】
上述の半導体素子の製造方法では、終端領域に形成されるｐ型ピラー領域の自由度が制限される。例えばｐ型ピラー領域をチップ内にストライプ状に配置させた場合には、ｐ型ベース領域と接続するストライプの長手方向には空乏層が伸び易い。しかし、半導体素子が形成されるチップ上の全てのｐ型ピラー領域がストライプ状に平行に形成された場合、終端領域においてｐ型ピラー領域がフローティング電位となる部分が存在する。この場合、フローティング電位のｐ型ピラー領域とドレイン電位のｎ型ピラー領域との間で電位差が生じずに空乏層が広がりにくいという問題がある。これに対し、特許文献１は、終端領域のピラー領域の向きを変えることにより耐圧を高めた半導体素子について記載している。
【０００９】
しかし、特許文献１に記載の構造では半導体素子が形成されるチップのコーナー部において、ｐ型ピラー領域及びｎ型ピラー領域がフローティング電位となり、空乏層が広がりにくい。終端領域、特にコーナー部において強電界箇所が形成され、終端耐圧が低下して素子の信頼性が劣化する。
【特許文献１】特開２００１−２９８１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、終端領域における耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体素子は、相互に対向する上面及び下面を有する第１導電型の半導体基板と、前記半導体基板の上面上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿って交互に設けてなるスーパージャンクション領域とを備え、前記半導体基板の上面に沿った断面における前記第１半導体ピラー領域及び前記第２半導体ピラー領域の形状は、素子領域においては、第１の方向を長手方向とするストライプ形状であり、前記素子領域の外周部を囲う終端領域においては、終端領域の外周に直交する方向を長手方向とするストライプ形状であり、前記終端領域のコーナー部においては、略Ｌ字形状であり、そのＬ字形状の２辺のそれぞれがコーナー部を形成する終端領域の２つの外周の直線に直交する方向に伸びていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、終端領域における耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型としたＭＯＳＦＥＴを例にとって説明する。
【００１４】
図１は、本発明の第１の実施の形態に係る半導体素子が形成されたチップの全体を示す平面図である。図１に示すチップには、例えばＭＯＳＦＥＴ等の半導体素子が形成される素子領域２０、素子領域２０の外周部を囲うように形成される終端領域３０が設けられている。また、素子領域２０に形成される半導体素子の一部が延長されている遷移領域３１が素子領域２０の周囲の終端領域３０に設けられている。
【００１５】
図２は、図１に二点鎖線で示される本実施の形態に係る半導体素子が形成されるチップのコーナー部を含む終端領域３０を拡大した平面図である。図３は、本実施の形態に係る半導体素子の構成を模式的に示す図２のＡ−Ａ’断面図と当該箇所の平面図である。図３の上部は半導体素子をＹ−Ｚ平面に沿って切断した断面図であり、図３の下部は半導体素子のＸ−Ｙ平面に沿った平面図である。図２及び図３に示す本実施の形態に係る半導体素子は、スーパージャンクション領域を有するｎチャネルのプレーナゲート型ＭＯＳＦＥＴに関するものである。図２及び図３は、半導体素子が形成されるチップの素子領域２０、終端領域３０及び遷移領域３１を示している。
【００１６】
図３に示すように、本実施の形態に係る半導体素子は、相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなるｎ＋型半導体基板１上に形成される。ｎ＋型半導体基板１の上面上の素子領域２０には、断面が縦長短冊状のｎ型ピラー領域２及びｐ型ピラー領域３が設けられている。ｎ型ピラー領域２とｐ型ピラー領域３は、ｎ＋型半導体基板１の上面に沿った横方向（図３に示すｙ方向）に交互に設けられ、第１の方向（図３に示すｘ方向）を長手方向とするストライプ形状を有するスーパージャンクション領域を形成している。また、繰り返し設けられたｐ型ピラー領域３及びその間に設けられたｎ型ピラー領域２の上には、これらｐ型ピラー領域３及びｎ型ピラー領域２に接続されるｐ型ベース領域４が選択的に、且つストライプ状に設けられている。更に、ｐ型ベース領域４の上面には、ｐ型ベース領域４を介してこれらｐ型ピラー領域３に接続されるｎ型ソース層５が選択的に、且つストライプ状に設けられている。
【００１７】
なお、図３の例では、ｐ型ピラー領域３の底部はｎ＋型半導体基板１と接しておらず、ｐ型ピラー領域３の底部とｎ＋型半導体基板１との間にはｎ型ピラー領域２の一部が延在している。これは、ｐ型ピラー領域３の底部がｎ＋型半導体基板１と接するように構成することも可能である。ｐ型ベース領域４は、耐圧特性の向上のため、素子領域２０だけでなく、遷移領域３１にも部分的に延長されている。
【００１８】
また、ｎ型ソース層５、ｐ型ベース領域４及びｎ型ピラー領域２の上には、ゲート絶縁膜６を介してゲート電極７がストライプ状に形成されている。ゲート絶縁膜６及びゲート電極７は、図３に示すように１つのｎ型ピラー領域２を挟んで隣接する２つのｐ型ベース領域４に共通に形成することができる。また、ゲート絶縁膜６は、例えば膜厚０．１μｍのシリコン酸化膜を用いることができる。このゲート電極７は、しきい値電圧以上のゲート電圧を印加されることにより、ｎ＋型半導体基板１に対して垂直方向（図３に示すｚ方向）に伸びるチャネルをｐ型ベース領域４に形成してＭＯＳＦＥＴを導通させるものである。
【００１９】
更に、ｐ型ベース領域４及びｎ型ソース層５の上には、ｎ型ソース層５に接続されると共に、ｐ型ベース領域４を介してｐ型ピラー領域３と電気的に接続するようにソース電極８が各ＭＯＳＦＥＴに共通に形成されている。ソース電極８はゲート絶縁膜６等によりゲート電極７と絶縁されている。また、ｎ＋型半導体基板１の下面に電気的に接続するように複数のＭＯＳＦＥＴに共通のドレイン電極９が設けられている。半導体素子の終端領域におけるｎ＋型半導体基板１の上面上には絶縁膜１０が形成されている。
【００２０】
ここで、図３左側に示す半導体素子の素子領域２０では、ｎ型ソース層５がｐ型ベース領域４の表面に設けられ、ｎ＋型半導体基板１に垂直な方向（図３に示すｚ方向）にｎｐｎ接合された半導体素子が設けられている。一方、図３右側の終端領域３０では、ｎ型ソース層５は設けられておらず、垂直方向にｎｐｎ接合を備えた半導体素子は存在しない。
【００２１】
図２及び図３に示すように本実施の形態の半導体素子では、ｎ型ピラー領域２及びｐ型ピラー領域３によるスーパージャンクション領域は、素子領域２０だけでなく、その外周の終端領域３０にまで形成されている。図２に示すように終端領域３０は、終端領域３０の外周Ｌ１に沿ってｙ方向に形成された周辺部３２、終端領域の外周Ｌ２に沿ってｘ方向に形成された周辺部３３及び終端領域の外周Ｌ１、Ｌ２によって形成されたコーナー部３４の各部からなる。
【００２２】
終端領域３０の周辺部３２においては、終端領域３０の外周Ｌ１に直交する方向（図２に示すｘ方向）を長手方向とするストライプ形状のスーパージャンクション領域が形成されている。これは、素子領域２０に形成されたスーパージャンクション領域と同一の方向を長手方向としており、素子領域２０のｎ型ピラー領域２及びｐ型ピラー領域３が延長してスーパージャンクション領域が形成されている。
【００２３】
終端領域３０の周辺部３３においては、終端領域３０の外周Ｌ２に直交する方向（図２に示すｙ方向）を長手方向とするストライプ形状のスーパージャンクション領域が形成されている。終端領域３０の周辺部３３におけるスーパージャンクション領域のストライプの長手方向は、素子領域に形成されたスーパージャンクション領域のストライプの長手方向と略直交する方向である。図３下部の平面図に示すように、終端領域３０の周辺部３３において外周に直交する方向を長手方向とするｐ型ピラー領域３及びｎ型ピラー領域２の一部は、素子領域２０の最外周部近傍で略Ｕ字形状に折り返されている。また、終端領域３０の周辺部３３において、ｐ型ピラー領域３の一部は、素子領域２０の最外周に形成されたｐ型ピラー領域３に当接し、接続されている。
【００２４】
そして、終端領域３０のコーナー部３４においては、終端領域３０の外周に直交する方向にそれぞれストライプ状のスーパージャンクション領域が形成されている。ｎ型ピラー領域２及びｐ型ピラー領域３はコーナー部３４の中央近傍で接続されて、略Ｌ字形状となるように形成されている。図４は、コーナー部３４の外周近傍の拡大図である。図４（ａ）及び図４（ｂ）に示すようにＬ字形状のスーパージャンクション領域の２辺のそれぞれを形成するｎ型ピラー領域２及びｐ型ピラー領域３は、コーナー部３４を形成する終端領域３０の２つの外周の直線Ｌ１、Ｌ２に直交する方向に伸びている。また、ここで、図２乃至図４に示されるｐ型ピラー領域３及びｎ型ピラー領域２の幅は同一である。
【００２５】
次に、半導体素子の動作について図２及び図３を用いて説明する。この動作において、素子領域２０に形成された各ＭＯＳＦＥＴのｎ型ソース層５及びｐ型ベース領域４はソース電極８を介して接地されているものとする。また、ドレイン領域であるｎ＋型半導体基板１には、ドレイン電極９を介して所定の正電圧が印加されているものとする。
【００２６】
半導体素子をオン動作させる場合、所定の正電圧（しきい値電圧以上のゲート電圧）を各ＭＯＳＦＥＴのゲート電極７に印加する。これにより、ｐ型ベース領域４のチャネル領域には、ｎ型の反転層が形成される。ｎ型ソース層５からの電子は、この反転層を通り、ドリフト領域であるｎ型ピラー領域２に注入され、ドレイン領域であるｎ＋型半導体基板１に達する。よって、電流がｎ＋型半導体基板１からｎ型ソース層５に流れることになる。
【００２７】
一方、半導体素子をオフ動作させる場合、各ＭＯＳＦＥＴのゲート電極７に印加されるゲート電圧がしきい値電圧以下となるように、ゲート電極７に印加する電圧を制御する。これにより、ｐ型ベース領域４のチャネル領域の反転層が消失し、ｎ型ソース層５からｎ型ピラー領域２への電子の注入が停止する。よって、ドレイン領域であるｎ＋型半導体基板１からｎ型ソース層５に電流が流れない。そして、オフ動作時、ｎ型ピラー領域２とｐ型ピラー領域３により形成されるｐｎ接合界面から横方向に伸びる空乏層により、半導体素子の耐圧が保持される。
【００２８】
このオフ動作時に終端領域３０の周辺部３２においては、素子領域２０から延長されたスーパージャンクション領域のｐ型ピラー領域３から空乏層が伸びて形成される。また、終端領域３０の周辺部３３においては、スーパージャンクション領域のｐ型ピラー領域３は素子領域２０のｐ型ピラー領域３に接続されている。これによりｐ型ピラー領域３はフローティング電位になることなく、周辺部３３においてもｐ型ピラー領域３から空乏層が伸びて形成される。そして、終端領域３０のコーナー部３４においても、スーパージャンクション領域のｐ型ピラー領域３は遷移領域３１まで延長しているｐ型ベース領域４に接続されている。これによりコーナー部３４では縦方向（図２に示すｘ方向）及び横方向（図２に示すｙ方向）の両方に空乏層が伸びて形成される。
【００２９】
本実施の形態に係る半導体素子の終端領域３０において、四方の辺に対して常に垂直な方向にｐ型ピラー領域３及びｎ型ピラー領域２を平行して延在させることにより、空乏層の伸びを均一化させることが可能となる。半導体素子の終端領域３０に形成される空乏層には曲率の大きな箇所が生じることがなく、電界の集中を緩和することができ、半導体素子の終端領域３０の耐圧の低下を防ぐことができる。また、素子領域２０の最外周部近傍においてｐ型ピラー領域３及びｎ型ピラー領域２が略Ｕ字形状に折り返される構造となっている。そのため、素子領域２０と終端領域３０との境界付近においてｐ型ピラー領域３とｎ型ピラー領域２の不純物濃度がほぼ等しくなり、ピラー領域の構造の変曲点においてチャージバランスが崩れて耐圧が低下することを防ぐことができる。そして、ｎ型ピラー領域２とｐ型ピラー領域３の幅が等しいため、終端領域３０においてピラー領域の幅の変化によるチャージバランスの崩れも発生することがない。
【００３０】
このような構造とすることにより、低いドレイン−ソース電圧でも終端領域が空乏化されるために、静耐圧のみならず、ドリフト層にキャリアが残存するような場合の終端耐圧（動耐圧）も改善される。
【００３１】
図２に示す本実施の形態に係る半導体素子において、終端領域３０の周辺部３３に形成されるスーパージャンクション領域のｐ型ピラー領域３及びｎ型ピラー領域２は、一部が素子領域２０の最外周部近傍で略Ｕ字形状に折り返され、一部が素子領域２０の最外周に形成されたｐ型ピラー領域３に接続されている。これは図５に示すように、ｐ型ピラー領域３及びｎ型ピラー領域２の全てが素子領域の最外周に形成されたｐ型ピラー領域３に当接するように構成することも可能である。この場合でも、半導体素子の終端領域３０において空乏層の伸びを均一化させることが可能となる。半導体素子の終端領域３０に形成される空乏層には曲率の大きな箇所が生じることがなく、電界の集中を緩和することができ、半導体素子の終端領域の耐圧の低下を防ぐことができる。
【００３２】
次に本発明の第２の実施の形態に係る半導体素子について説明する。図６は、第２の実施の形態に係る半導体素子が形成されるチップのコーナー部を含む終端領域３０を拡大した平面図である。図６は、半導体素子が形成されるチップの素子領域２０、終端領域３０及び遷移領域３１を示している。
【００３３】
図６に示すように本実施の形態の半導体素子では、ｎ型ピラー領域２及びｐ型ピラー領域３によるスーパージャンクション領域は、素子領域２０だけでなく、その外周の終端領域３０にまで形成されている。図６に示すように終端領域３０は、終端領域３０の外周Ｌ１に沿ってｙ方向に形成された周辺部３２、終端領域の外周Ｌ２に沿ってｘ方向に形成された周辺部３３及び終端領域の外周Ｌ１、Ｌ２によって形成されたコーナー部３４の各部からなる。終端領域３０の周辺部３２及び周辺部３３において、ｎ型ピラー領域２及びｐ型ピラー領域３により形成されるスーパージャンクション領域の構成は図２に示す第１の実施の形態と同様である。
【００３４】
終端領域３０のコーナー部３４においては、終端領域３０の外周に直交する方向にそれぞれストライプ状のスーパージャンクション領域が形成されている。ｎ型ピラー領域２及びｐ型ピラー領域３はコーナー部３４の中央近傍で接続されて、第１の実施の形態とは逆方向の略Ｌ字形状となるように形成されている。Ｌ字形状のスーパージャンクション領域を形成するｎ型ピラー領域２及びｐ型ピラー領域３のうち、図６に示すコーナー部３４の対角線より下方の部分はコーナー部を形成する終端領域３０の外周の直線Ｌ１に直交する方向に伸びている。また、Ｌ字形状のスーパージャンクション領域を形成するｎ型ピラー領域２及びｐ型ピラー領域３のうち、図６に示すコーナー部３４の対角線より上方の部分はコーナー部を形成する終端領域３０の外周の直線Ｌ２に直交する方向に伸びている。そして、図６に示されるｐ型ピラー領域３及びｎ型ピラー領域２の幅は同一である。
【００３５】
本実施の形態に係る半導体素子においてもオフ動作時に、四方の辺に対して垂直な方向にｐ型ピラー領域３及びｎ型ピラー領域２を平行して延在させることにより、空乏層の伸びを均一化させることが可能となる。半導体素子の終端領域３０に形成される空乏層には曲率の大きな箇所が生じることがなく、電界の集中を緩和することができ、半導体素子の終端領域３０の耐圧の低下を防ぐことができる。また、終端領域３０のコーナー部３４に形成されているｐ型ピラー領域３は、その全てが周辺部３２及び周辺部３３に形成されたｐ型ピラー領域３を介して遷移領域３１まで延長しているｐ型ベース領域４と接続されている。そのため、終端領域３０のコーナー部３４に形成されたｐ型ピラー領域３がフローティング電位となることがなく、ｎ型ピラー領域２とのｐｎ接合から確実に空乏層が形成される。そして、ｎ型ピラー領域２とｐ型ピラー領域３の幅が等しいため、終端領域３０においてピラー領域の幅の変化によるチャージバランスの崩れも発生することがない。
【００３６】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態においては第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００３７】
上述の実施の形態において、半導体素子をプレーナゲート型ＭＯＳＦＥＴとして説明したが、これはトレンチゲート型のＭＯＳＦＥＴであってもよい。また、終端領域においてガードリング層を設ける、フィールドプレート電極を設ける等の種々の終端領域の構造と組み合わせて実施することが可能である。
【００３８】
また、実施の形態において半導体材料としてシリコンを用いたＭＯＳＦＥＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。更に、スーパージャンクション領域を有するＭＯＳＦＥＴで説明したが、これはスーパージャンクション領域を有する半導体素子であれば、ＳＢＤ（Schottky Barrier Diode）やＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴなどの半導体素子でも適用可能である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態に係る半導体素子の構造を示す平面図である。
【図２】第１の実施の形態に係る半導体素子の構造を示す平面図である。
【図３】第１の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。
【図４】第１の実施の形態に係る半導体素子の構造を示す拡大平面図である。
【図５】第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。
【図６】第２の実施の形態に係る半導体素子の構造を示す平面図である。
【符号の説明】
【００４０】
１・・・ｎ＋型半導体基板、  ２・・・ｎ型ピラー領域、  ３・・・ｐ型ピラー領域、  ４・・・ｐ型ベース領域、  ５・・・ｎ型ソース層、  ６・・・ゲート絶縁膜、  ７・・・ゲート電極、  ８・・・ソース電極、  ９・・・ドレイン電極、  １０・・・絶縁膜、  ２０・・・素子領域、  ３０・・・終端領域。
【図１】
2009111237.tif 000003
【図２】
2009111237.tif 000004
【図３】
2009111237.tif 000005
【図４】
2009111237.tif 000006
【図５】
2009111237.tif 000007
【図６】
2009111237.tif 000008