(57)【要約】【課題】入力電圧の変動に起因するミラー容量の変動を低減して、カットオフ周波数の変動を低減することが可能なオフセットキャンセル回路を提供する。【解決手段】本発明の一実施形態に係るオフセットキャンセル回路２０は、帰還用差動増幅器３０とフィルタ回路４０とを備える。フィルタ回路４０は、メイン用差動増幅器１０の出力端子と帰還用差動増幅器３０の入力端子との間にそれぞれ接続された第１及び第２の抵抗器４１，４２と、演算増幅器５１と、帰還用差動増幅器３０の入力端子と演算増幅器５１の入力端子との間にそれぞれ接続された第３及び第４の抵抗器５２，５３と、演算増幅器５１の入力端子と出力端子との間にそれぞれ接続された第５及び第６の抵抗器５４，５５と、帰還用差動増幅器３０の入力端子と演算増幅器５１の出力端子との間にそれぞれ接続された第１及び第２の容量素子５６，５７とを有する。【選択図】図１
2009071608.tif 000002
【特許請求の範囲】
【請求項１】
メイン用差動増幅器のＤＣオフセットをキャンセルするためのオフセットキャンセル回路であって、
前記メイン用差動増幅器の一対の出力端子と前記メイン用差動増幅器の一対の入力端子との間に設けられた帰還用差動増幅器と、
前記メイン用差動増幅器の一対の出力端子と前記帰還用差動増幅器の一対の入力端子との間に接続されたフィルタ回路と、
を備え、
前記フィルタ回路は、
前記メイン用差動増幅器の一対の出力端子と前記帰還用差動増幅器の一対の入力端子との間にそれぞれ接続された第１及び第２の抵抗器と、
一対の入力端子と一対の出力端子とを有する演算増幅器と、
前記帰還用差動増幅器の一対の入力端子と前記演算増幅器の一対の入力端子との間にそれぞれ接続された第３及び第４の抵抗器と、
前記演算増幅器の一対の入力端子と前記演算増幅器の一対の出力端子との間にそれぞれ接続された第５及び第６の抵抗器と、
前記帰還用差動増幅器の一対の入力端子と前記演算増幅器の一対の出力端子との間にそれぞれ接続された第１及び第２の容量素子と、
を有することを特徴とする、
オフセットキャンセル回路。
【請求項２】
前記演算増幅器は、出力コモンモード電圧を調整する機能を有することを特徴とする、
請求項１に記載のオフセットキャンセル回路。
【請求項３】
前記演算増幅器と、前記第３及び第４の抵抗器と、前記第５及び第６の抵抗器と、前記第１及び第２の容量素子とによって生成されるミラー容量値を変更するための制御回路を更に備えることを特徴とする、
請求項１又は２に記載のオフセットキャンセル回路。
【請求項４】
メイン用差動増幅器と、
請求項１〜３の何れか１項に記載のオフセットキャンセル回路と、
を備える、差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器のＤＣオフセットをキャンセルするためのオフセットキャンセル回路、及び、このオフセットキャンセル回路を備えた差動増幅回路に関するものである。
【背景技術】
【０００２】
光通信などに用いられる差動増幅回路は、低周波から高周波までの周波数成分を有するブロードバンド信号を差動増幅する。この種の差動増幅回路は、１ｋＨｚ〜１ＭＨｚ程度の低速信号を通過させる必要があるために、ＤＣオフセットキャンセル回路内に低域通過フィルタや積分回路を備えており、この低域通過フィルタや積分回路では大きな容量が必要となる。そのため、低域通過フィルタや積分回路の容量は、集積回路の外部に配されることがある。この場合、ＩＣパッケージに２つの専用ピンが必要となり、ピンが増える事でパッケージコストが高くなってしまう。一方、低域通過フィルタや積分回路の容量を集積回路内に作成する場合、集積回路の面積が増大し、チップコストが高くなってしまう。
【０００３】
この種の問題点に関し、特許文献１には、トランジスタのミラー効果を用い、集積回路内の小さい容量でも十分な特性を得ることが可能なオフセットキャンセル回路が記載されている。
【特許文献１】特開２００１−２７４６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のオフセットキャンセル回路では、入力されるゲート電圧に依存してトランジスタのｇｍが変化してしまう為、トランジスタの利得が変化してしまう。その結果、トランジスタのミラー効果によって得られた容量値も変化してしまう。
【０００５】
このように、特許文献１に記載のオフセットキャンセル回路では、ミラー効果に寄与するトランジスタのゲインが入力電圧に依存するため、入力電圧の直流的な変動（例えば、温度変動や電源電圧変動）や、低周波の信号が入力された時の交流的な変動によって、トランジスタのゲインが変動し、ミラー効果によるミラー容量が変動する為、低域通過フィルタや積分回路のカットオフ周波数が入力電圧に依存して変動してしまっていた。これにより、差動増幅回路では、低域カットオフ周波数が変動してしまい、低周波の信号品質に悪影響が生じてしまう可能性がある。
【０００６】
そこで、本発明は、入力電圧の変動に起因するミラー容量の変動を低減して、カットオフ周波数の変動を低減することが可能なオフセットキャンセル回路及び差動増幅回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のオフセットキャンセル回路は、メイン用差動増幅器のＤＣオフセットをキャンセルするためのオフセットキャンセル回路であって、（ａ）メイン用差動増幅器の一対の出力端子とメイン用差動増幅器の一対の入力端子との間に設けられた帰還用差動増幅器と、（ｂ）メイン用差動増幅器の一対の出力端子と帰還用差動増幅器の一対の入力端子との間に接続されたフィルタ回路とを備えている。フィルタ回路は、（ｃ）メイン用差動増幅器の一対の出力端子と帰還用差動増幅器の一対の入力端子との間にそれぞれ接続された第１及び第２の抵抗器と、（ｄ）一対の入力端子と一対の出力端子とを有する演算増幅器と、（ｅ）帰還用差動増幅器の一対の入力端子と演算増幅器の一対の入力端子との間にそれぞれ接続された第３及び第４の抵抗器と、（ｆ）演算増幅器の一対の入力端子と演算増幅器の一対の出力端子との間にそれぞれ接続された第５及び第６の抵抗器と、（ｇ）帰還用差動増幅器の一対の入力端子と演算増幅器の一対の出力端子との間にそれぞれ接続された第１及び第２の容量素子とを有している。
【０００８】
このオフセットキャンセル回路では、演算増幅器と、第３及び第４の抵抗器と、第５及び第６の抵抗器と、第１及び第２の容量素子とが容量マルチプライヤ回路を構成する。この容量マルチプライヤ回路では、演算増幅器と、第３及び第４の抵抗器と、第５及び第６の抵抗器とが増幅器を構成し、この増幅器が第１及び第２の容量素子の容量値を増倍することによってミラー容量が生成される。ここで、増幅器の利得は、入力抵抗である第３及び第４の抵抗器と帰還抵抗である第５及び第６の抵抗器とによって、入力電圧の変動に依存することなく略一定に保持される。したがって、容量マルチプライヤ回路は、入力電圧の変動に依存することなくミラー容量を略一定に保持することができる。故に、このオフセットキャンセル回路によれば、入力電圧の変動に依存することなくカットオフ周波数を略一定に保持することができる。
【０００９】
上記した演算増幅器は、出力コモンモード電圧を調整する機能を有することが好ましい。演算増幅器と、第３及び第４の抵抗器と、第５及び第６の抵抗器とで構成される増幅器の利得が大きい場合、この増幅器では電源電圧によって利得飽和が生じることがある。これによれば、演算増幅器の出力コモンモード電圧を調整可能であるので、電源電圧に起因する増幅器の利得飽和を抑制することができる。
【００１０】
上記したオフセットキャンセル回路は、演算増幅器と、第３及び第４の抵抗器と、第５及び第６の抵抗器と、第１及び第２の容量素子とによって生成されるミラー容量値を変更するための制御回路を更に備えることが好ましい。例えば、メイン用差動増幅器がバースト信号を受ける場合に、メイン用差動増幅器の出力信号を安定化するまでの収束時間を早めたいことがある。すなわち、オフセットキャンセル回路の時定数を変更したい場合がある。この構成によれば、制御回路が、演算増幅器と、第３及び第４の抵抗器と、第５及び第６の抵抗器と、第１及び第２の容量素子とで構成される容量マルチプライヤ回路のミラー容量値を変更することができるので、第１の抵抗器と容量マルチプライヤ回路とで構成されるローパスフィルタ、及び、第２の抵抗器と容量マルチプライヤ回路とで構成されるローパスフィルタの時定数、すなわちオフセットキャンセル回路の時定数を変更することができる。
【００１１】
本発明の差動増幅回路は、メイン用差動増幅器と、請求項１〜３の何れか１項に記載のオフセットキャンセル回路とを備えている。
【００１２】
この差動増幅回路によれば、上記したオフセットキャンセル回路を備えているので、オフセットキャンセル回路のカットオフ周波数を略一定に保持することができ、低域カットオフ周波数を略一定に保持することができる。
【発明の効果】
【００１３】
本発明によれば、オフセットキャンセル回路において、入力電圧の変動に起因するミラー容量の変動を低減して、カットオフ周波数の変動を低減することができる。その結果、このオフセットキャンセル回路を備えた差動増幅回路では、低域カットオフ周波数の変動を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００１５】
図１は、本発明の第１の実施形態に係る差動増幅回路及びオフセットキャンセル回路を示す回路図である。図１に示す差動増幅回路１は、一対の入力端子２ａ，２ｂと、一対の出力端子３ａ，３ｂと、メイン用差動増幅器１０と、オフセットキャンセル回路２０と、減算器１５，１６とを備えている。
【００１６】
メイン用差動増幅器１０は、一対の入力端子２ａ，２ｂと一対の出力端子３ａ，３ｂとの間に接続されている。具体的には、メイン用差動増幅器１０の正転入力端子は減算器１５を介して入力端子２ａに接続されており、メイン用差動増幅器１０の反転入力端子は減算器１６を介して入力端子２ｂに接続されている。メイン用差動増幅器１０の正転出力端子は出力端子３ａに接続されており、メイン用差動増幅器１０の反転出力端子は出力端子３ｂに接続されている。
【００１７】
メイン用差動増幅器１０は、多段の差動増幅器から構成されている。よって、メイン用差動増幅器１０は、ＤＣオフセットを有すると共に、利得が大きいため、僅かなオフセットにより出力信号が飽和してしまう。
【００１８】
オフセットキャンセル回路２０は、一対の出力端子３ａ，３ｂから、減算器１５，１６を介して一対の入力端子２ａ，２ｂへ帰還を行い、メイン用差動増幅器１０のＤＣオフセットをキャンセルするように作用する。オフセットキャンセル回路２０は、帰還用差動増幅器３０とフィルタ回路４０とを有している。
【００１９】
帰還用差動増幅器３０の正転入力端子はフィルタ回路４０を介してメイン用差動増幅器１０の正転出力端子に接続されており、帰還用差動増幅器３０の反転入力端子は、フィルタ回路４０を介してメイン用差動増幅器１０の反転出力端子に接続されている。帰還用差動増幅器３０の正転出力端子は、減算器１５を介してメイン用差動増幅器１０の正転入力端子に接続されており、帰還用差動増幅器３０の反転出力端子は、減算器１６を介してメイン用差動増幅器１０の反転入力端子に接続されている。
【００２０】
フィルタ回路４０は、メイン用差動増幅器１０の一対の出力端子と帰還用差動増幅器３０の一対の入力端子との間に接続されている。
【００２１】
減算器１５，１６は、一対の入力端子２ａ，２ｂから入力される入力信号から、オフセットキャンセル回路２０から入力される帰還信号を減算する。このようにして、オフセットキャンセル回路２０と減算器１５，１６とによって、メイン用差動増幅器１０に負帰還を施すこととなる。
【００２２】
次に、フィルタ回路４０について詳細に説明する。フィルタ回路４０は、第１及び第２の抵抗素子（抵抗器）４１，４２と、容量マルチプライヤ回路５０とを有している。
【００２３】
第１の抵抗素子４１は、メイン用差動増幅器１０の正転出力端子と容量マルチプライヤ回路５０との間に接続されている。第１の抵抗素子４１と容量マルチプライヤ回路５０との間のノードＣＩＰは、帰還用差動増幅器３０の正転入力端子に接続されている。
【００２４】
第２の抵抗素子４２は、メイン用差動増幅器１０の反転出力端子と容量マルチプライヤ回路５０との間に接続されている。第２の抵抗素子４２と容量マルチプライヤ回路５０との間のノードＣＩＮは、帰還用差動増幅器３０の反転入力端子に接続されている。
【００２５】
容量マルチプライヤ回路５０は、差動オペアンプ（演算増幅器）５１と、第３〜第６の抵抗素子（抵抗器）５２〜５５と、第１及び第２の容量素子５６，５７と、バッファ５８，５９とを有している。
【００２６】
差動オペアンプ５１の正転入力端子は第３の抵抗素子５２を介して第１の抵抗素子４１に接続されており、差動オペアンプ５１の反転入力端子は第４の抵抗素子５３を介して第２の抵抗素子４２に接続されている。差動オペアンプ５１の正転入力端子と反転出力端子との間には第５の抵抗素子５４が接続されており、差動オペアンプ５１の反転入力端子と正転出力端子との間には第６の抵抗素子５５が接続されている。
【００２７】
第１の抵抗素子４１と差動オペアンプ５１の反転出力端子との間には第１の容量素子５６が接続されており、第２の抵抗素子４２と差動オペアンプ５１の正転出力端子との間には第２の容量素子５７が接続されている。
【００２８】
本実施形態では、第１の抵抗素子４１と第３の抵抗素子５２との間にはバッファ５８が接続されており、第２の抵抗素子４２と第４の抵抗素子５３との間にはバッファ５９が接続されている。バッファ５８，５９は、ＣＭＯＳトランジスタで構成されており、入力電流のアンバランスによるオフセットを防ぐ為に設けられている。なお、バッファ５８，５９は、必ずしも設けられなくてよい。
【００２９】
このようにして、容量マルチプライヤ回路５０は、第１の容量素子５６の容量値を（差動オペアンプ５１の利得＋１）倍したミラー容量をノードＣＩＰに供給し、第２の容量素子５７の容量値を（差動オペアンプ５１の利得＋１）倍したミラー容量をノードＣＩＮに供給する。その結果、容量マルチプライヤ回路５０が供給するミラー容量と第１の抵抗素子４１とがローパスフィルタとして機能し、容量マルチプライヤ回路５０が供給するミラー容量と第２の抵抗素子４２とがローパスフィルタとして機能する。
【００３０】
第３及び第４の抵抗素子５２，５３の抵抗値をそれぞれＲＳとし、第５及び第６の抵抗素子５４，５５の抵抗値をそれぞれＲＦとすると、差動オペアンプ５１と、第３及び第４の抵抗素子５２，５３と、第５及び第６の抵抗素子５４，５５で構成されるアンプの直流利得は、ＲＦ／ＲＳとなる。このアンプは、ＲＳとＲＦとで決まる利得と差動オペアンプ５１の利得帯域幅積から決定される帯域まで、直流利得ＲＦ／ＲＳを保持することができる。
【００３１】
ここで、バッファ５８，５９によって、第１及び第２の容量素子５６，５７の負帰還による効果は帰還用差動増幅器３０とアイソレーションされている。このため、ノードＣＩＰ−ＣＩＮ間の差動間のミラー容量値ＣＭは、下記（１）式によって求められる。
ＣＭ＝（１＋ＲＦ／ＲＳ）Ｃｍ／２  ・・・（１）
Ｃｍ：第１及び第２の容量素子５６，５７のそれぞれの容量値
また、ノードＣＩＰ，ＣＩＮをそれぞれ片相で見た場合のミラー容量値ＣＭＳは、下記（２）式によって求められる。
ＣＭＳ＝２・ＣＭ＝（１＋ＲＦ／ＲＳ）Ｃｍ  ・・・（２）
【００３２】
上記（１）式で与えられるミラー容量値ＣＭと第１の抵抗素子４１の抵抗値ＲＰ（第２の抵抗素子４２の抵抗値ＲＮは抵抗値ＲＰと同じ値に選ばれる）とによって、容量マルチプライヤ回路５０が供給するミラー容量と第１の抵抗素子４１とによるローパスフィルタの極ｐ１は、下記（３）式で与えられる。
ｐ１＝ＲＰ・ＣＭＳ＝ＲＰ（１＋ＲＦ／ＲＳ）Ｃｍ  ・・・（３）
【００３３】
このローパスフィルタの伝達関数Ｆ（ｓ）は、下記（４）式によって求められる。
Ｆ（ｓ）＝ｐ１／（ｓ＋ｐ１）  ・・・（４）
【００３４】
このローパスフィルタと、帰還用差動増幅器３０と、メイン用差動増幅器１０とで構成される負帰還回路の閉ループ伝達関数Ｃ１（ｓ）は、下記（５）式によって求められる。
Ｃ１（ｓ）＝Ｇ（ｓ＋ｐ１）／｛ｓ＋ｐ１（１＋Ｇ・Ｆ）｝  ・・・（５）
Ｇ：メイン用差動増幅器１０の利得
Ｆ：帰還用差動増幅器３０の利得
【００３５】
図２に、第１の実施形態の差動増幅回路１の閉ループ伝達関数Ｃ１（ｓ）のボード線図を示す。図２によれば、メイン用差動増幅器１０の入力部におけるＤＣオフセットは、１／（１＋Ｇ・Ｆ）に圧縮されることがわかる。これにより、メイン用差動増幅器１０の飽和を回避することができることとなる。
【００３６】
このように、第１の実施形態のオフセットキャンセル回路２０では、容量マルチプライヤ回路５０において、差動オペアンプ５１と、第３及び第４の抵抗素子５２，５３と、第５及び第６の抵抗素子５４，５５とがアンプを構成し、このアンプが第１及び第２の容量素子５６，５７の容量値を増倍することによってミラー容量が生成される。したがって、第１の実施形態のオフセットキャンセル回路２０によれば、第１及び第２の抵抗素子４１，４２の抵抗値や、第１及び第２の容量素子５６，５７の容量値を小さくしても、フィルタ回路４０は十分低いカットオフ周波数を得ることができる。その結果、第１の実施形態の差動増幅回路１では、十分低い低域カットオフ周波数を得ることができる。したがって、第１の実施形態のオフセットキャンセル回路２０及び差動増幅回路１では、集積回路における実装面積を小型化が可能である。
【００３７】
また、第１の実施形態のオフセットキャンセル回路２０では、差動オペアンプ５１と、第３及び第４の抵抗素子５２，５３と、第５及び第６の抵抗素子５４，５５とで構成されるアンプの利得は、入力抵抗である第３及び第４の抵抗素子５２，５３と帰還抵抗である第５及び第６の抵抗素子５４，５５とによって、入力電圧の変動に依存することなく略一定に保持される。したがって、容量マルチプライヤ回路５０は、入力電圧の変動に依存することなくミラー容量を略一定に保持することができる。故に、第１の実施形態のオフセットキャンセル回路２０によれば、入力電圧の変動に依存することなくフィルタ回路４０のカットオフ周波数を略一定に保持することができる。
【００３８】
また、第１の実施形態のオフセットキャンセル回路２０では、ミラー効果に寄与する利得は、第５の抵抗素子５４の抵抗値ＲＦと第３の抵抗素子５２の抵抗値ＲＳとの比ＲＦ／ＲＳ、及び、第６の抵抗素子５５の抵抗値ＲＦと第４の抵抗素子５３の抵抗値ＲＳとの比ＲＦ／ＲＳで与えられる。したがって、第１の実施形態のオフセットキャンセル回路２０によれば、抵抗値のプロセスばらつき及び差動オペアンプの利得ばらつきに依存することなく、フィルタ回路４０のカットオフ周波数を略一定に保持することができる。
【００３９】
また、第１の実施形態の差動増幅回路１によれば、オフセットキャンセル回路２０を備えているので、入力電圧の変動、抵抗値のプロセスばらつき及び差動オペアンプの利得ばらつきに依存することなく、低域カットオフ周波数を略一定に保持することができる。
【００４０】
以下では、上記した第１の実施形態の差動増幅回路１及びオフセットキャンセル回路２０の作用効果を計算によって検証する。なお、以下では、特許文献１に記載の差動増幅回路及びオフセットキャンセル回路と比較しながら検証を行う。
【００４１】
まず、特許文献１に記載の差動増幅回路及びオフセットキャンセル回路について説明する。図９は、特許文献１に記載の差動増幅回路を示す回路図である。特許文献１に記載の差動増幅回路１Ｘは、メイン用差動増幅器１０に相当するメイン用差動増幅器１０Ｘと、オフセットキャンセル回路２０に対応するオフセットキャンセル回路２０Ｘを備えている。なお、差動増幅回路１Ｘは、入力段に、トランジスタＭ１，Ｍ２と、電流源Ｉ１と、負荷抵抗素子ＲＮ１，ＲＰ１とで構成される差動増幅器を更に備えている。
【００４２】
オフセットキャンセル回路２０Ｘは、帰還用差動増幅器３０に相当する帰還用差動増幅器３０Ｘと、フィルタ回路４０に対応するフィルタ回路４０Ｘとを備えている。フィルタ回路４０Ｘは、第１及び第２の抵抗素子４１，４２に相当する第１及び第２の抵抗素子ＲＰ３，ＲＮ３と、容量マルチプライヤ回路５０に対応するミラー容量生成回路５０Ｘとを備えている。
【００４３】
ミラー容量生成回路５０Ｘは、第１及び第２の容量素子５６，５７に相当する第１及び第２の容量素子ＣＰ，ＣＮと、差動オペアンプ５１に対応するアンプ６１，６２とを備えている。アンプ６１，６２の入力端子ＩＰ，ＩＮは、第１及び第２の抵抗素子ＲＰ３，ＲＮ３それぞれを介してメイン用差動増幅器１０Ｘの一対の出力端子に接続されており、アンプ６１，６２の入力端子ＩＰ，ＩＮと出力端子ＯＮ，ＯＰとの間には、第１及び第２の容量素子ＣＰ，ＣＮそれぞれが接続されている。
【００４４】
アンプ６１は、増幅用トランジスタＭ４と、負荷用トランジスタＭ３と、電流源Ｉ２とを有しており、負荷用トランジスタＭ３と電流源Ｉ２とは増幅用トランジスタＭ４の負荷として作用する。
【００４５】
アンプ６２は、増幅用トランジスタＭ７と、負荷用トランジスタＭ８と、電流源Ｉ４とを有しており、負荷用トランジスタＭ８と電流源Ｉ４とは増幅用トランジスタＭ７の負荷として作用する。
【００４６】
ミラー容量生成回路５０Ｘでは、アンプ６１の利得によって第１の容量素子５６の容量値を増倍したミラー容量，及び、アンプ６２の利得によって第２の容量素子５７の容量値を増倍したミラー容量が生成される。
【００４７】
図１０は、特許文献１に記載の差動増幅回路の利得−周波数特性の計算結果を示す図である。図１０（ａ）には、アンプ６１，６２の入力端子（ＩＰ−ＩＮ間）におけるフィルタ回路４０Ｘの利得−周波数特性が示されており、図１０（ｂ）には、アンプ６１，６２の出力端子（ＯＰ−ＯＮ間）におけるフィルタ回路４０Ｘの利得−周波数特性が示されている。また、図１０（ｃ）には、差動増幅回路１Ｘの閉ループにおける利得−周波数特性が示されている。
【００４８】
なお、図１０の計算では、負荷抵抗素子ＲＮ１，ＲＰ１それぞれの抵抗値をＲＰ１＝ＲＮ１＝５０Ωとし、第１及び第２の抵抗素子ＲＰ３，ＲＮ３それぞれの抵抗値をＲＰ３＝ＲＮ３＝１００ｋΩとし、第１及び第２の容量素子ＣＰ，ＣＮの容量値をＣＰ＝ＣＮ＝１０ｐＦとし、帰還用差動増幅器３０Ｘの電流源Ｉ３の電流値をＩ３＝２ｍＡとし、アンプ６１，６２における電流源Ｉ２，Ｉ３それぞれの電流値をＩ２＝Ｉ４＝５００μＡとし、メイン用差動増幅器１０Ｘの利得をＧ＝１００とし、負荷用トランジスタＭ３，Ｍ８のサイズをＷ／Ｌ＝１０／０．３６μｍとし、電源電圧をＶｃｃ＝３．３Ｖとしている。
【００４９】
図１０（ａ）において、特性線ＬＸＡ１，ＬＸＡ２，ＬＸＡ３は、それぞれアンプ６１，６２のコモンモード入力電圧Ｖｃｏｍ＝２．４Ｖ，２．３５Ｖ，２．３Ｖのときの利得特性である。図１０（ａ）によれば、コモンモード入力電圧Ｖｃｏｍにより、アンプ６１，６２の入力端子ＩＰ，ＩＮにおけるフィルタ回路４０Ｘのカットオフ周波数が変化しているのがわかる。これは、入力電圧に依存して増幅用トランジスタＭ４，Ｍ７それぞれのｇｍが変化し、その結果、アンプ６１，６２それぞれの利得が変化するので、ミラー容量生成回路５０Ｘによって生成されるミラー容量が変化してしまうことに起因する。
【００５０】
図１０（ｂ）において、特性線ＬＸＢ１，ＬＸＢ２，ＬＸＢ３は、それぞれアンプ６１，６２のコモンモード入力電圧Ｖｃｏｍ＝２．４Ｖ，２．３５Ｖ，２．３Ｖのときの利得特性である。図１０（ｂ）によれば、コモンモード入力電圧Ｖｃｏｍにより、アンプ６１，６２の出力端子ＯＮ，ＯＰにおけるフィルタ回路４０Ｘの低周波における利得が変化しているのがわかる。また、利得が変動した分だけ、フィルタ特性のカットオフ周波数も変化してしまっている。これらのカットオフ周波数及び利得の変化は、僅か１００ｍＶの入力電圧の変化によって生じる。
【００５１】
例えば、アンプ６１，６２の入力段にバイポーラトランジスタを用いたエミッタフォロア回路を用いる場合には、入力電圧に温度依存性があるため、１００ｍＶの電圧変動は容易に発生してしまう。また、低周波の信号がアンプ６１，６２に入力された場合には、信号の振幅に応じて、フィルタ回路４０Ｘの通過特性が変化し、不安定な動作となってしまう。
【００５２】
図１０（ｃ）において、特性線ＬＸＣ１，ＬＸＣ２，ＬＸＣ３は、それぞれアンプ６１，６２のコモンモード入力電圧Ｖｃｏｍ＝２．４Ｖ，２．３５Ｖ，２．３Ｖのときの利得特性である。図１０（ｃ）によれば、図１０（ａ）の利得特性が反映され、差動増幅回路１Ｘの閉ループにおける低域カットオフ周波数が変動してしまうことがわかる。
【００５３】
次に、第１の実施形態の差動増幅回路１の作用効果を検証する。図３は、第１の実施形態の差動増幅回路の利得−周波数特性の計算結果を示す図である。図３（ａ）には、容量マルチプライヤ回路５０の入力側（ＣＩＰ−ＣＩＮ間）におけるフィルタ回路４０の利得−周波数特性が示されており、図３（ｂ）には、容量マルチプライヤ回路５０の出力側（ＣＯＰ−ＣＯＮ間）におけるフィルタ回路４０の利得−周波数特性が示されている。また、図３（ｃ）には、差動増幅回路１の閉ループにおける利得−周波数特性が示されている。
【００５４】
なお、図３の計算では、第１及び第２の抵抗素子４１，４２それぞれの抵抗値をＲＰ＝ＲＮ＝１００ｋΩとし、第１及び第２の容量素子５６，５７それぞれの容量値をＣｍ＝１０ｐＦとし、第３及び第５の抵抗素子５２，５４の抵抗値の比及び第４及び第６の抵抗素子５３，５５の抵抗値の比をＲＦ／ＲＳ＝１０とし、メイン用差動増幅器１０の利得をＧ＝１００（Ｖ／Ｖ）とし、帰還用差動増幅器３０の利得をＦ＝１（Ｖ／Ｖ）としている。
【００５５】
図３（ａ）において、特性線ＬＡ１は、差動オペアンプ５１のコモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖに変化させたときの利得特性である。図３（ａ）によれば、コモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖまで変化させても、容量マルチプライヤ回路５０の入力側（ＣＩＰ−ＣＩＮ間）におけるフィルタ回路４０のカットオフ周波数が変化していないことがわかる。これは、上記したように、入力電圧が変動しても、差動オペアンプ５１と、第３及び第４の抵抗素子５２，５３と、第５及び第６の抵抗素子５４，５５とで構成されるアンプの利得がＲＦ／ＲＳと略一定に保持されるので、容量マルチプライヤ回路５０によって生成されるミラー容量が一定に保持されることによる。
【００５６】
図３（ｂ）において、特性線ＬＢ１は、差動オペアンプ５１のコモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖに変化させたときの利得特性である。図３（ｂ）によれば、コモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖまで変化させても、容量マルチプライヤ回路５０の出力側（ＣＯＰ−ＣＯＮ間）におけるフィルタ回路４０Ｘの低周波における利得が変化していないことがわかる。これにより、容量マルチプライヤ回路５０の入力側（ＣＩＰ−ＣＩＮ間）のフィルタ特性のカットオフ周波数に影響を与えることがない。
【００５７】
第１の実施形態では、容量マルチプライヤ回路５０におけるミラー効果により、第１及び第２の容量素子５６，５７それぞれの容量値Ｃｍが上記（１）式より（１＋１０）／２＝５．５倍され、５５ｐＦのミラー差動容量（上記（２）式より片相換算で１１０ｐＦ）が得られる。これにより、フィルタ回路４０のカットオフ周波数ｆｃは、上記（３）式を用いて下記（６）式のように求められる。
ｆｃ＝ｐ１／（２π）＝１／（２π・ＲＰ・ＣＭＳ）＝１／（２π・１００ｋΩ・１１０ｐＦ）＝１４．４６ｋＨｚ  ・・・（６）
【００５８】
図３（ｃ）において、特性線ＬＣ１は、差動オペアンプ５１のコモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖに変化させたときの利得特性である。図３（ｃ）によれば、コモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖまで変化させても、差動増幅回路１の閉ループにおける低域カットオフ周波数が変動していないことがわかる。差動増幅回路１の閉ループでの低域カットオフ周波数は、１＋Ｇ・Ｆ＝１０１倍されることから１．４６ＭＨｚとなり、入力電圧に依存する事無く、メイン用差動増幅器１０の入力部における直流成分が圧縮できている。
［第２の実施形態］
【００５９】
図４は、本発明の第２の実施形態に係る差動増幅回路を示す回路図である。図４に示す差動増幅回路１Ａは、差動増幅回路１においてオフセットキャンセル回路２０に代えてオフセットキャンセル回路２０Ａを備えている点で第１の実施形態と異なっている。差動増幅回路１Ａの他の構成は、差動増幅回路１と同一である。
【００６０】
オフセットキャンセル回路２０Ａは、オフセットキャンセル回路２０においてフィルタ回路４０に代えてフィルタ回路４０Ａを備えている点で第１の実施形態と異なっている。オフセットキャンセル回路２０Ａの他の構成は、オフセットキャンセル回路２０と同一である。
【００６１】
フィルタ回路４０Ａは、フィルタ回路４０において第１及び第２の抵抗素子４１，４２に代えてトランスコンダクタンスアンプ（第１及び第２の抵抗器）４３を備えている構成で第１の実施形態と異なっている。フィルタ回路４０Ａの他の構成は、フィルタ回路４０と同一である。
【００６２】
トランスコンダクタンスアンプ４３は、電圧を電流に変換する。これより、トランスコンダクタンスアンプ４３は、ある抵抗値の逆数を抵抗値（コンダクタンス）として有する抵抗器、すなわち伝導器と見なすことができる（オームの法則Ｉ＝Ｖ／Ｒ）。トランスコンダクタンスアンプ４３は、利得ｇｍ（Ａ／Ｖ）を有する。したがって、このトランスコンダクタンスアンプ４３を備えるフィルタ回路４０Ａは、積分器として機能する。
【００６３】
ここで、上記（１）式で与えられるＣＭとトランスコンダクタンスｇｍとによって、フィルタ回路４０Ａの極ｐ２は、下記（７）式によって求められる。
ｐ２＝ＣＭＳ／（ｇｍ／２）＝２・Ｃｍ（１＋ＲＦ／ＲＳ）／ｇｍ  ・・・（７）
【００６４】
このフィルタ回路４０Ａの伝達関数Ｆ２（ｓ）は、下記（８）式によって求められる。
Ｆ２（ｓ）＝ｐ２／ｓ  ・・・（８）
【００６５】
このフィルタ回路４０Ａと、帰還用差動増幅器３０と、メイン用差動増幅器１０とで構成される負帰還回路の閉ループ伝達関数Ｃ２（ｓ）は、下記（９）式によって求められる。
Ｃ２（ｓ）＝Ｇ・ｓ／（ｓ＋ｐ２・Ｇ・Ｆ）  ・・・（９）
【００６６】
図５に、第２の実施形態の差動増幅回路１Ａの閉ループ伝達関数Ｃ２（ｓ）のボード線図を示す。図２によれば、メイン用差動増幅器１０の入力部におけるＤＣオフセットは、無限小まで圧縮されることがわかる。
【００６７】
この第２の実施形態のオフセットキャンセル回路２０Ａ及び差動増幅回路１Ａでも、第１の実施形態のオフセットキャンセル回路２０及び差動増幅回路１と同様の利点を得ることができる。
【００６８】
以下では、上記した第２の実施形態の差動増幅回路１Ａ及びオフセットキャンセル回路２０Ａの作用効果を計算によって検証する。図６は、第２の実施形態の差動増幅回路の利得−周波数特性の計算結果を示す図である。図６（ａ）には、容量マルチプライヤ回路５０の入力側（ＣＩＰ−ＣＩＮ間）におけるフィルタ回路４０Ａの利得−周波数特性が示されており、図６（ｂ）には、容量マルチプライヤ回路５０の出力側（ＣＯＰ−ＣＯＮ間）におけるフィルタ回路４０Ａの利得−周波数特性が示されている。また、図６（ｃ）には、差動増幅回路１Ａの閉ループにおける利得−周波数特性が示されている。
【００６９】
なお、図６の計算では、トランスコンダクタンスアンプ４３の利得をｇｍ＝２０μＳとし、その他の条件は第１の実施形態と同一としている。
【００７０】
図６（ａ）において、特性線ＬＡ２は、第１の実施形態と同様に、差動オペアンプ５１のコモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖに変化させたときの利得特性である。図６（ａ）によれば、入力電圧に依存することなく、容量マルチプライヤ回路５０の入力側（ＣＩＰ−ＣＩＮ間）におけるフィルタ回路４０Ａの利得特性が変化していないことがわかる。
【００７１】
図３（ｂ）において、特性線ＬＢ１は、差動オペアンプ５１のコモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖに変化させたときの利得特性である。図３（ｂ）によれば、入力電圧に依存することなく、容量マルチプライヤ回路５０の出力側（ＣＯＰ−ＣＯＮ間）におけるフィルタ回路４０Ａの利得特性が変化していないことがわかる。容量マルチプライヤ回路５０の入力側（ＣＩＰ−ＣＩＮ間）のフィルタ特性のカットオフ周波数に影響を与えることがない。
【００７２】
第２の実施形態でも、容量マルチプライヤ回路５０におけるミラー効果により、第１及び第２の容量素子５６，５７それぞれの容量値Ｃｍが上記（１）式より（１＋１０）／２＝５．５倍され、５５ｐＦのミラー差動容量（上記（２）式より片相換算で１１０ｐＦ）が得られる。これにより、フィルタ回路４０Ａのカットオフ周波数ｆｃは、上記（７）を用いて下記（９）式のように求められる。
ｆｃ＝ｐ２／（２π）＝１／（２π・ＣＭＳ／（ｇｍ／２））＝１／（２π・１１０ｐＦ／１０ｕＳ）＝１４．４６ｋＨｚ  ・・・（９）
【００７３】
図３（ｃ）において、特性線ＬＣ２は、差動オペアンプ５１のコモンモード入力電圧Ｖｃｏｍを２Ｖ〜２．３Ｖに変化させたときの利得特性である。図３（ｃ）によれば、入力電圧に依存することなく、差動増幅回路１Ａの閉ループにおける低域カットオフ周波数が変動していないことがわかる。差動増幅回路１Ａの閉ループでの低域カットオフ周波数は、１＋Ｇ・Ｆ＝１０１倍されることから１．４６ＭＨｚとなり、入力電圧に依存する事無く、メイン用差動増幅器１０の入力部における直流成分が無限小まで圧縮できている。
［第３の実施形態］
【００７４】
図７は、本発明の第３の実施形態に係る差動増幅回路を示す回路図である。図７に示す差動増幅回路１Ｂは、差動増幅回路１においてオフセットキャンセル回路２０に代えてオフセットキャンセル回路２０Ｂを備えている点で第１の実施形態と異なっている。差動増幅回路１Ｂの他の構成は、差動増幅回路１と同一である。
【００７５】
オフセットキャンセル回路２０Ｂは、オフセットキャンセル回路２０においてフィルタ回路４０に代えてフィルタ回路４０Ｂを備えている点で第１の実施形態と異なっている。オフセットキャンセル回路２０Ｂの他の構成は、オフセットキャンセル回路２０と同一である。
【００７６】
フィルタ回路４０Ｂは、フィルタ回路４０において容量マルチプライヤ回路５０に代えて容量マルチプライヤ回路５０Ｂを備えている構成で第１の実施形態と異なっている。フィルタ回路４０Ｂの他の構成は、フィルタ回路４０と同一である。
【００７７】
容量マルチプライヤ回路５０Ｂは、容量マルチプライヤ回路５０において差動オペアンプ５１に代えて差動オペアンプ５１Ｂを備えている構成で第１の実施形態と異なっている。容量マルチプライヤ回路５０Ｂの他の構成は、容量マルチプライヤ回路５０と同一である。
【００７８】
差動オペアンプ５１Ｂは、出力コモンモード電圧を調整する機能を有している点で差動オペアンプ５１と異なっている。例えば、差動オペアンプ５１Ｂは、出力コモンモード電圧調整用端子を有しており、この出力コモンモード電圧調整用端子に外部から入力されるコモンモード目標電圧ＶＣＭに応じて出力コモンモード電圧を調整可能となっている。差動オペアンプ５１Ｂでは、出力コモンモード電圧は出力コモンモード電圧範囲の中点に設定されることが好ましい。差動オペアンプ５１Ｂの他の基本機能は、差動オペアンプ５１の機能と同一である。
【００７９】
この第３の実施形態のオフセットキャンセル回路２０Ｂ及び差動増幅回路１Ｂでも、第１の実施形態のオフセットキャンセル回路２０及び差動増幅回路１と同様の利点を得ることができる。
【００８０】
ところで、差動オペアンプ５１Ｂと、第３及び第４の抵抗器５２，５３と、第５及び第６の抵抗器５４，５５とで構成されるアンプの利得が大きい場合、このアンプでは電源電圧によって利得飽和が生じることがある。第３の実施形態のオフセットキャンセル回路２０Ｂ及び差動増幅回路１Ｂによれば、差動オペアンプ５１Ｂの出力コモンモード電圧を調整可能であるので、電源電圧に起因するアンプの利得飽和を抑制することができる。
［第４の実施形態］
【００８１】
図８は、本発明の第４の実施形態に係る差動増幅回路を示す回路図である。図８に示す差動増幅回路１Ｃは、差動増幅回路１においてオフセットキャンセル回路２０に代えてオフセットキャンセル回路２０Ｃを備えている点で第１の実施形態と異なっている。差動増幅回路１Ｃの他の構成は、差動増幅回路１と同一である。
【００８２】
オフセットキャンセル回路２０Ｃは、オフセットキャンセル回路２０においてフィルタ回路４０に代えてフィルタ回路４０Ｃを備えており、更に制御回路３５を備えている構成で第１の実施形態と異なっている。オフセットキャンセル回路２０Ｃの他の構成は、オフセットキャンセル回路２０と同一である。
【００８３】
フィルタ回路４０Ｃは、フィルタ回路４０において容量マルチプライヤ回路５０に代えて容量マルチプライヤ回路５０Ｃを備えている構成で第１の実施形態と異なっている。フィルタ回路４０Ｃの他の構成は、フィルタ回路４０と同一である。
【００８４】
容量マルチプライヤ回路５０Ｃは、容量マルチプライヤ回路５０において第３〜第６の抵抗素子５２〜５５に代えて第３〜第６の抵抗素子５２Ｃ〜５５Ｃを備えている構成で第１の実施形態と異なっている。容量マルチプライヤ回路５０Ｃの他の構成は、容量マルチプライヤ回路５０と同一である。
【００８５】
第３〜第６の抵抗素子５２Ｃ〜５５Ｃは、それぞれ、抵抗値を変更可能な抵抗素子であり、制御回路３５からの制御信号に応じて抵抗値を変更可能となっている。
【００８６】
制御回路３５は、第３の抵抗素子５２Ｃの抵抗値ＲＳと第５の抵抗素子５４Ｃの抵抗値ＲＦとの比ＲＦ／ＲＳを変更すると共に、第４の抵抗素子５３Ｃの抵抗値ＲＳと第６の抵抗素子５５Ｃの抵抗値ＲＦとの比ＲＦ／ＲＳを変更するための制御信号を生成する。例えば、制御回路３５は、外部から供給されるタイミング情報に基づいて制御信号を生成する。このようにして、制御回路３５は、容量マルチプライヤ回路５０Ｃによって生成されるミラー容量値を変更することができる。
【００８７】
第４の実施形態のオフセットキャンセル回路２０Ｃ及び差動増幅回路１Ｃでも、第１の実施形態のオフセットキャンセル回路２０及び差動増幅回路１と同様の利点を得ることができる。
【００８８】
例えば、メイン用差動増幅器１０がバースト信号を受ける場合に、メイン用差動増幅器１０の出力信号を安定化するまでの収束時間を早めたいことがある。すなわち、オフセットキャンセル回路２０Ｃにおけるフィルタ回路４０Ｃの時定数を変更したい場合がある。
【００８９】
第４の実施形態のオフセットキャンセル回路２０Ｃによれば、制御回路３５が、第３の抵抗素子５２Ｃの抵抗値ＲＳと第５の抵抗素子５４Ｃの抵抗値ＲＦとの比ＲＦ／ＲＳを変更すると共に、第４の抵抗素子５３Ｃの抵抗値ＲＳと第６の抵抗素子５５Ｃの抵抗値ＲＦとの比ＲＦ／ＲＳを変更することによって、差動オペアンプ５１と第３〜第６の抵抗素子５２Ｃ〜５５Ｃとで構成されるアンプの利得を変更し、容量マルチプライヤ回路５０Ｃによって生成されるミラー容量値を変更することができる。したがって、第４の実施形態のオフセットキャンセル回路２０Ｃによれば、第１の抵抗素子４１とミラー容量とで構成されるローパスフィルタ、及び、第２の抵抗素子４２とミラー容量とで構成されるローパスフィルタの時定数、すなわちフィルタ回路４０Ｃ及びオフセットキャンセル回路２０Ｃの時定数を変更することができる。このようにして、差動増幅器１Ｃでは、負帰還ループの一巡伝達利得を変化させることなく、フィルタ回路４０Ｃ及びオフセットキャンセル回路２０Ｃの時定数（極）を変化させる事ができる。
【００９０】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、第２の実施形態でも、第３の実施形態の差動オペアンプ５１Ｂを適用して、出力コモンモード電圧を調整する機能を有していてもよく、また、第４の実施形態の制御回路３５を適用して、容量マルチプライヤ５０，５０Ｂ，５０Ｃによって生成されるミラー容量値を変更する機能を有していてもよい。また、第１及び第２の実施形態において、第３の実施形態の差動オペアンプ５１Ｂと第４の実施形態の制御回路３５とを両方適用してもよい。
【００９１】
また、本実施形態では、メイン用差動増幅器１０が差動入力である場合について説明したが、メイン用差動増幅器１０が片相入力である場合にも、本実施形態のオフセットキャンセル回路２０〜２０Ｃは有効な動作をする事が出来る。例えば、光通信に用いられるトランスインピーダンスアンプは一般的に片相出力となる。これを差動に変換するメイン用差動増幅器１０のＤＣオフセットをキャンセルする場合にも本実施形態は有効である。この場合、差動増幅回路１〜１Ｃの一対の入力端子２ａ，２ｂのいずれかを未接続とし、他方のみトランスインピーダンスアンプに接続されることとなる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態に係る差動増幅回路を示す回路図である。
【図２】第１の実施形態の差動増幅回路の閉ループ伝達関数を示すボード線図である。
【図３】第１の実施形態の差動増幅回路の利得−周波数特性の計算結果を示す図である。
【図４】本発明の第２の実施形態に係る差動増幅回路を示す回路図である。
【図５】第２の実施形態の差動増幅回路の閉ループ伝達関数を示すボード線図である。
【図６】第２の実施形態の差動増幅回路の利得−周波数特性の計算結果を示す図である。
【図７】本発明の第３の実施形態に係る差動増幅回路を示す回路図である。
【図８】本発明の第４の実施形態に係る差動増幅回路を示す回路図である。
【図９】特許文献１に記載の差動増幅回路を示す回路図である。
【図１０】特許文献１に記載の差動増幅回路の利得−周波数特性の計算結果を示す図である。
【符号の説明】
【００９３】
１〜１Ｃ…差動増幅回路、１０…メイン用差動増幅器、１５，１６…減算器、２０〜２０Ｃ…オフセットキャンセル回路、３０…帰還用差動増幅器、３５…制御回路、４０〜４０Ｃ…フィルタ回路、４１，４２…第１及び第２の抵抗素子（第１及び第２の抵抗器）、４３…トランスコンダクタンスアンプ（第１及び第２の抵抗器）、５０，５０Ｂ，５０Ｃ…容量マルチプライヤ回路、５１…差動オペアンプ（演算増幅器）５２〜５５…第３〜第６の抵抗素子（第３〜第６の抵抗器）、５６，５７…第１及び第２の容量素子、５８，５９…バッファ。
【図１】
2009071608.tif 000003
【図２】
2009071608.tif 000004
【図３】
2009071608.tif 000005
【図４】
2009071608.tif 000006
【図５】
2009071608.tif 000007
【図６】
2009071608.tif 000008
【図７】
2009071608.tif 000009
【図８】
2009071608.tif 000010
【図９】
2009071608.tif 000011
【図１０】
2009071608.tif 000012