(57)【要約】【課題】部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路を提供する。【解決手段】容量性負荷と第１電源ラインとの間に接続された第１スイッチング素子と、容量性負荷と接地ラインとの間に接続された第２スイッチング素子とで構成される電圧クランプ部と、第１巻線と、第１巻線とは逆極性の第２巻線とを備え、第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、トランスの第２巻線の第１部分の第１端子が第２電源ラインに接続されると共にトランスの第２巻線の第２部分の第２端子が第３電源ラインに接続され、トランスの第１巻線の第１端子が第３スイッチング素子を介して第１電源ラインに接続されると共に第４スイッチング素子を介して接地ラインに接続され、トランスの第１巻線の第２端子が容量性負荷に接続されている。【選択図】図６
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【特許請求の範囲】
【請求項１】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷と第１電源ラインとの間に接続された第１スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第２スイッチング素子とで構成される電圧クランプ部と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、
前記トランスの第２巻線の第１部分の第１端子が第２電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第３電源ラインに接続され、
前記トランスの第１巻線の第１端子が第３スイッチング素子を介して前記第１電源ラインに接続されると共に第４スイッチング素子を介して前記接地ラインに接続され、
前記トランスの第１巻線の第２端子が前記容量性負荷に接続されていることを特徴とする駆動回路。
【請求項２】
前記トランスの第１巻線の第２端子がコイルを介して前記容量性負荷に接続されていること特徴とする請求項１記載の駆動回路。
【請求項３】
前記トランスの第２巻線の第１部分の第１端子が第１ダイオードを介して前記第２電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２ダイオードを介して前記第３電源ラインに接続されていること特徴とする請求項１記載の駆動回路。
【請求項４】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷と第１電源ラインとの間に接続された第１スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第２スイッチング素子とで構成される電圧クランプ部と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第１巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が前記容量性負荷に接続されたトランスと、を備え、
前記トランスの第１巻線の第１部分の第１端子が第３スイッチング素子を介して前記第１電源ラインに接続されると共に前記トランスの第１巻線の第２部分の第２端子が第４スイッチング素子を介して前記接地ラインに接続され、
前記トランスの第２巻線の第１端子が前記第２電源ラインに接続されると共に前記トランスの第２巻線の第２端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項５】
前記トランスの第１部分の第２端子と第２部分の第１端子との接続点がコイルを介して前記容量性負荷に接続されていること特徴とする請求項４記載の駆動回路。
【請求項６】
前記トランスの第１巻線の第１部分の第１端子は第１ダイオードを逆方向に介して共通ラインに接続され、前記トランスの第１巻線の第２部分の第２端子は第２ダイオードを順方向に介して前記共通ラインに接続され、前記第３スイッチング素子は前記第１電源ラインと前記共通ラインとの間に接続され、前記第４スイッチング素子は前記接地ラインと前記共通ラインとの間に接続されていることを特徴とする請求項４記載の駆動回路。
【請求項７】
前記トランスの第２巻線の第１端子が第３ダイオードを介して前記第２電源ラインに接続されていることを特徴とする請求項４記載の駆動回路。
【請求項８】
容量性負荷を駆動する駆動回路であって、
第１電源ラインと第２電源ラインとの間に電圧を出力する電源と、
前記容量性負荷と前記第１電源ラインとの間に接続された第１スイッチング素子と、
前記容量性負荷と前記第２電源ラインとの間に接続された第２スイッチング素子と、
前記第２電源ラインと接地ラインとの間に接続された第３スイッチング素子と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が前記第２電源ラインに接続されたトランスと、を備え、
前記トランスの第２巻線の第１部分の第１端子が第１ダイオードを介して前記第１電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２ダイオードを介して前記第１電源ラインに接続され、
前記トランスの第１巻線の第１端子が前記第２電源ラインに接続されると共に前記トランスの第１巻線の第２端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項９】
前記トランスの第１巻線の第２端子がコイルを介して前記接地ラインに接続されていることを特徴とする請求項８記載の駆動回路。
【請求項１０】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷の一端と第１電源ラインとの間に接続された第１スイッチング素子と、
前記容量性負荷の一端と接地ラインとの間に接続された第２スイッチング素子と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、
前記トランスの第２巻線の第１部分の第１端子が第２電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第３電源ラインに接続され、
前記トランスの第１巻線の第１端子が前記容量性負荷の他端に接続されると共に前記トランスの第１巻線の第２端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項１１】
前記トランスの第１巻線の第２端子がコイルを介して前記接地ラインに接続されていること特徴とする請求項１０記載の駆動回路。
【請求項１２】
前記トランスの第２巻線の第１部分の第１端子が第１ダイオードを介して前記第２電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２ダイオードを介して前記第３電源ラインに接続されていること特徴とする請求項１０記載の駆動回路。
【請求項１３】
ゲートが容量性のスイッチング素子を駆動する駆動回路であって、
所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、
前記トランスの第２巻線の第１部分の第１端子が第１電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２電源ラインに接続され、
前記トランスの第１巻線の第１端子が前記スイッチング素子のゲートに接続されると共に前記トランスの第１巻線の第２端子が前記パルス発生手段のパルス出力端子に接続されていることを特徴とする駆動回路。
【請求項１４】
前記トランスの第１巻線の第１端子がコイルを介して前記スイッチング素子のゲートに接続されていること特徴とする請求項１３記載の駆動回路。
【請求項１５】
前記トランスの第２巻線の第１部分の第１端子が第１ダイオードを介して前記第１電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２ダイオードを介して前記第２電源ラインに接続されていること特徴とする請求項１３記載の駆動回路。
【請求項１６】
ゲートが容量性のスイッチング素子を駆動する駆動回路であって、
所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第１巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が前記スイッチング素子のゲートに接続されたトランスと、を備え、
前記パルス発生手段のパルス出力端子は、第１ダイオードを順方向に介して前記トランスの第１巻線の第１部分の第１端子に接続され、第２ダイオードを逆方向に介して前記トランスの第１巻線の第２部分の第２端子に接続され、
前記トランスの第２巻線の第１端子が第１電源ラインに接続されると共に前記トランスの第２巻線の第２端子が前記接地ラインに接続されていることを特徴とする駆動回路。
【請求項１７】
前記トランスの第１部分の第２端子と第２部分の第１端子との接続点がコイルを介して前記スイッチング素子のゲートに接続されていること特徴とする請求項１６記載の駆動回路。
【請求項１８】
前記トランスの第２巻線の第１端子が第３ダイオードを介して前記第２電源ラインに接続されていることを特徴とする請求項１６記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した表示セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する（特許文献１参照）。
【０００３】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、走査パルスを行毎に行電極対の一方の電極に印加しつつ列電極にデータパルスを印加して選択的に各表示セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、サスティンパルスを行電極対の各々に交互に印加して所定量の壁電荷が形成されている表示セルのみを繰り返し放電させ、その放電に伴う発光状態を維持することが行われる。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての表示セル内において、対を為す行電極間にリセットパルスを印加してリセット放電を生起させることにより全表示セル内に残留する壁電荷の量を初期化するリセット行程を実行する。
【０００４】
図１はプラズマディスプレイパネルの１表示ライン分の各表示セルにサスティンパルスを供給する駆動回路の具体的回路構成を示している。この駆動回路は行電極Ｘ，Ｙ各々のための回路部からなる。行電極Ｙ側の回路部はスイッチ素子Ｓ１，Ｓ２，Ｓ１１，Ｓ１２、コイルＬ１，Ｌ２、ダイオードＤ１，Ｄ２及びキャパシタＣ１を備えている。行電極Ｙ側の回路部においては、スイッチ素子Ｓ１１、ダイオードＤ１及びコイルＬ１からなる直列回路と、スイッチ素子Ｓ１２、ダイオードＤ２及びコイルＬ２からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Ｙに接続され、他端がキャパシタＣ１を共通に介して接地されている。また、その一端は電圧Ｖｓの供給ラインとスイッチ素子Ｓ１を介して接続されると共に、スイッチ素子Ｓ２を介して接地されている。
【０００５】
行電極Ｘ側の回路部はスイッチ素子Ｓ３，Ｓ４，Ｓ１３，Ｓ１４、コイルＬ３，Ｌ４、ダイオードＤ３，Ｄ４及びキャパシタＣ２を備えており、その各部品は行電極Ｙ側の回路部と同様に接続されている。表示セルは行電極Ｘ，Ｙ間において抵抗ＲｐとキャパシタＣｐとが直列に接続された等価回路として示されている。抵抗Ｒｐはバス抵抗であり、キャパシタＣ１，Ｃ２各々の容量はキャパシタＣｐの容量に比べて十分に大きい。
【０００６】
かかる駆動回路においては、サスティンパルスを行電極Ｙに印加する場合にはスイッチ素子Ｓ４がオンされる。なお、キャパシタＣ１，Ｃ２の電圧はＶｓ／２になっているとする。キャパシタＣｐの電圧が０Ｖのときにスイッチ素子Ｓ１１がオンになると、コイルＬ１とキャパシタＣｐとによる共振作用により、キャパシタＣ１からスイッチ素子Ｓ１１、ダイオードＤ１、コイルＬ１、抵抗Ｒｐ、キャパシタＣｐ、スイッチ素子Ｓ４を介してグランドへという経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電圧Ｖｙが図２に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子Ｓ１１がオフとなり、スイッチ素子Ｓ１がオンとなって、行電極Ｙには電圧Ｖｓが印加される。このキャパシタＣｐの一端の電圧がＶｓのときにスイッチ素子Ｓ１２がオンにされると、コイルＬ２とキャパシタＣｐとによる共振作用により、グランドからスイッチＳ４、キャパシタＣｐ、抵抗Ｒｐ、コイルＬ２、ダイオードＤ２、スイッチ素子Ｓ１２、キャパシタＣ１へという経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電圧Ｖｙが降下し、サスティンパルスの立ち下がり部分を形成する。図２には、共振電流Ｉｐの波形を示しており、行電極Ｙから行電極Ｘ方向に流れる場合を正電流とし、その逆が負電流としている。
【０００７】
サスティンパルスを行電極Ｘに印加する場合についても同様に、スイッチ素子Ｓ２がオンされる。キャパシタＣｐの電圧が０Ｖのときにスイッチ素子Ｓ１３がオンになると、コイルＬ３とキャパシタＣｐとによる共振作用により、キャパシタＣ２からスイッチ素子Ｓ１３、ダイオードＤ３、コイルＬ３、キャパシタＣｐ、抵抗Ｒｐ、スイッチ素子Ｓ２を介してグランドへという経路で共振電流Ｉｐが流れ、これにより行電極Ｘの電圧Ｖｘが図２に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子Ｓ１３がオフとなり、スイッチ素子Ｓ３がオンとなって、行電極Ｘには電圧Ｖｓが印加される。このキャパシタＣｐの他端の電圧がＶｓのときにスイッチ素子Ｓ１４がオンにされると、コイルＬ４とキャパシタＣｐとによる共振作用により、グランドからスイッチＳ２、抵抗Ｒｐ、キャパシタＣｐ、コイルＬ４、ダイオードＤ４、スイッチ素子Ｓ１４、キャパシタＣ２へという経路で共振電流Ｉｐが流れ、これにより行電極Ｘの電圧Ｖｘが降下し、サスティンパルスの立ち下がり部分を形成する。
【０００８】
このようにサスティンパルスの印加時には、共振作用を利用してパネルのキャパシタＣｐの電圧を変化させることができるので、回路の電力損失は共振電流の流れる経路の損失だけとなり、電力損失を低減することができる。
【特許文献１】特開２００３−２３３３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、かかる従来の表示パネルの駆動回路は、対をなす行電極それぞれに駆動回路が必要である。このため、一方の駆動回路で駆動パルスとしてのサスティンパルスを発生させるために４つのスイッチング素子に対してそれぞれ制御入力が、他方の駆動回路でサスティンパルスを発生させるために４つのスイッチング素子に対してそれぞれ制御入力が必要となる。また、対をなす行電極各々に印加されるサスティンパルスは図２に示すように、互いに半周期位相をずらせたものとなっているため、制御入力は別々の回路で作成されることになり、制御入力数が多かった。
【００１０】
このような問題点は、プラズマディスプレイパネルやＥＬ（エレクトロルミネセンス）等の容量性負荷の駆動回路に限らず、ゲートが容量性のＭＯＳＦＥＴ等のスイッチング素子を駆動する駆動回路でも同様に存在する。
【００１１】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる容量性負荷の駆動回路及び容量性スイッチング素子の駆動回路を提供することが本発明の目的である。
【課題を解決するための手段】
【００１２】
請求項１に係る発明の容量性負荷の駆動回路は、容量性負荷と第１電源ラインとの間に接続された第１スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第２スイッチング素子とで構成される電圧クランプ部と、第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、前記トランスの第２巻線の第１部分の第１端子が第２電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第３電源ラインに接続され、前記トランスの第１巻線の第１端子が第３スイッチング素子を介して前記第１電源ラインに接続されると共に第４スイッチング素子を介して前記接地ラインに接続され、前記トランスの第１巻線の第２端子が前記容量性負荷に接続されていることを特徴としている。
【００１３】
請求項４に係る発明の容量性負荷の駆動回路は、容量性負荷と第１電源ラインとの間に接続された第１スイッチング素子と、前記容量性負荷と接地ラインとの間に接続された第２スイッチング素子とで構成される電圧クランプ部と、第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第１巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が前記容量性負荷に接続されたトランスと、を備え、前記トランスの第１巻線の第１部分の第１端子が第３スイッチング素子を介して前記第１電源ラインに接続されると共に前記トランスの第１巻線の第２部分の第２端子が第４スイッチング素子を介して前記接地ラインに接続され、前記トランスの第２巻線の第１端子が前記第２電源ラインに接続されると共に前記トランスの第２巻線の第２端子が前記接地ラインに接続されていることを特徴としている。
【００１４】
請求項８に係る発明の容量性負荷の駆動回路は、第１電源ラインと第２電源ラインとの間に電圧を出力する電源と、前記容量性負荷と前記第１電源ラインとの間に接続された第１スイッチング素子と、前記容量性負荷と前記第２電源ラインとの間に接続された第２スイッチング素子と、前記第２電源ラインと接地ラインとの間に接続された第３スイッチング素子と、第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が前記第２電源ラインに接続されたトランスと、を備え、前記トランスの第２巻線の第１部分の第１端子が第１ダイオードを介して前記第１電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２ダイオードを介して前記第１電源ラインに接続され、前記トランスの第１巻線の第１端子が前記第２電源ラインに接続されると共に前記トランスの第１巻線の第２端子が前記接地ラインに接続されていることを特徴としている。
【００１５】
請求項１０に係る発明の容量性負荷の駆動回路は、容量性負荷の一端と第１電源ラインとの間に接続された第１スイッチング素子と、前記容量性負荷の一端と接地ラインとの間に接続された第２スイッチング素子と、第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、前記トランスの第２巻線の第１部分の第１端子が第２電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第３電源ラインに接続され、前記トランスの第１巻線の第１端子が前記容量性負荷の他端に接続されると共に前記トランスの第１巻線の第２端子が前記接地ラインに接続されていることを特徴としている。
【００１６】
請求項１３に係る発明のゲートが容量性のスイッチング素子の駆動回路は、所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第２巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が接地されたトランスと、を備え、前記トランスの第２巻線の第１部分の第１端子が第１電源ラインに接続されると共に前記トランスの第２巻線の第２部分の第２端子が第２電源ラインに接続され、前記トランスの第１巻線の第１端子が前記スイッチング素子のゲートに接続されると共に前記トランスの第１巻線の第２端子が前記パルス発生手段のパルス出力端子に接続されていることを特徴としている。
【００１７】
請求項１６に係る発明のゲートが容量性のスイッチング素子の駆動回路は、所定のピーク電圧を有する駆動パルスを発生するパルス発生手段と、第１巻線と、前記第１巻線とは逆極性の第２巻線とを備え、前記第１巻線が第１部分と第２部分とで構成され、第１部分の第２端子と第２部分の第１端子との接続点が前記スイッチング素子のゲートに接続されたトランスと、を備え、前記パルス発生手段のパルス出力端子は、第１ダイオードを順方向に介して前記トランスの第１巻線の第１部分の第１端子に接続され、第２ダイオードを逆方向に介して前記トランスの第１巻線の第２部分の第２端子に接続され、前記トランスの第２巻線の第１端子が第１電源ラインに接続されると共に前記トランスの第２巻線の第２端子が前記接地ラインに接続されていることを特徴としている。
【発明を実施するための最良の形態】
【００１８】
請求項１に係る発明の容量性負荷の駆動回路においては、第３スイッチング素子がオンとなると、第１電源ラインから電源電圧が第１巻線に印加され、共振電流が第１電源ラインから第３スイッチング素子、第１巻線、そして容量性負荷を介して接地ラインに流れ込み、同時に第２巻線の第１部分を介して第２電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第１スイッチング素子がオンとなると容量性負荷の印加電圧は第１電源ラインの電源電圧に等しくなる。その後、第１及び第３スイッチング素子がオフとなり代わって第４スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第１巻線、第４スイッチング素子を介して接地ラインに流れ込み、同時第２巻線の第２部分を介して第３電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第２スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【００１９】
請求項４に係る発明の容量性負荷の駆動回路においては、第３スイッチング素子がオンとなると、第１電源ラインから電源電圧が第１巻線の第１部分に印加され、共振電流が第１電源ラインから第３スイッチング素子、第１巻線の第１部分、そして容量性負荷を介して接地ラインに流れ込み、同時に第２巻線を介して第２電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第１スイッチング素子がオンとなると容量性負荷の印加電圧は第１電源ラインの電源電圧に等しくなる。その後、第１及び第３スイッチング素子がオフとなり代わって第４スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第１巻線の第２部分、第４スイッチング素子を介して接地ラインに流れ込み、同時第２巻線を介して第２電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第２スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【００２０】
請求項８に係る発明の容量性負荷の駆動回路においては、第１スイッチング素子がオンとなると、共振電流が接地ラインから第１巻線、電源、第１スイッチング素子、そして容量性負荷を介して接地ラインに流れ込み、同時に第２巻線の第１部分を介して第２電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に上昇する。更に、第３スイッチング素子がオンとなると容量性負荷の印加電圧は第１電源ラインの電源電圧に等しくなる。その後、第１及び第３スイッチング素子がオフとなり代わって第２スイッチング素子がオンとなると、共振電流が接地ラインから容量性負荷、第２スイッチング素子、そして第１巻線を介して接地ラインに流れ込み、同時に第２巻線の第２部分を介して第２電源ラインへ電流が流れ、これにより容量性負荷の印加電圧が徐々に低下する。更に、第２スイッチング素子がオンとなると容量性負荷の印加電圧は接地ラインの接地電位に等しくなる。
【００２１】
請求項１０に係る発明の容量性負荷の駆動回路においては、第１スイッチング素子がオンとなると、共振電流が第１電源ラインから第１スイッチング素子、容量性負荷、第１巻線を介して接地ラインに流れ込み、同時に第２巻線の第１部分を介して第２電源ラインへ電流が流れる。第１スイッチング素子がオフとなり、代わって第２スイッチング素子がオンとなると、共振電流が接地ラインから第１巻線、容量性負荷、第２スイッチング素子を介して接地ラインに流れ込み、同時に第２巻線の第２部分を介して第３電源ラインへ電流が流れる。これにより、容量性負荷の印加電圧は上昇した後、下降する。
【００２２】
よって、かかる請求項１，４，８，１０に係る発明の容量性負荷の駆動回路によれば、共振電流が流れる経路内に表示パネルのキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【００２３】
請求項１３に係る発明のゲートが容量性のスイッチング素子の駆動回路においては、パルス発生手段から駆動パルスが発生すると、パルス発生手段から第１巻線を介してゲートに共振電流が流れ込み、同時に第２巻線の第１部分を介して第１電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に上昇する。パルス発生手段から駆動パルスの発生が停止されると、スイッチング素子のゲートから第１巻線を介してパルス発生手段に共振電流が流れ込み、同時に第２巻線の第２部分を介して第１電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に降下する。
【００２４】
請求項１６に係る発明のゲートが容量性のスイッチング素子の駆動回路においては、パルス発生手段から駆動パルスが発生すると、パルス発生手段から第１巻線の第１部分を介してゲートに共振電流が流れ込み、同時に第２巻線を介して第１電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に上昇する。パルス発生手段から駆動パルスの発生が停止されると、スイッチング素子のゲートから第１巻線の第２部分を介してパルス発生手段に共振電流が流れ込み、同時に第２巻線を介して第１電源ラインへ電流が流れ、これによりスイッチング素子のゲート電圧が徐々に降下する。
【００２５】
よって、かかる請求項１３，１６に係る発明のゲートが容量性のスイッチング素子の駆動回路によれば、共振電流が流れる経路内にスイッチング素子のキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【実施例】
【００２６】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００２７】
図３は請求項１に係る発明が適用されたプラズマディスプレイ装置を示している。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、列電極駆動回路５５、及び駆動制御回路５６から構成される。
【００２８】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に各々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う表示セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する表示セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する表示セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する表示セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。
【００２９】
ＰＤＰ５０の列電極Ｄ1〜Ｄm各々は列電極駆動回路５５に接続され、行電極Ｘ1〜Ｘn各々はＸ行電極駆動回路５１に接続され、行電極Ｙ1〜Ｙn各々はＹ行電極駆動回路５３に接続されている。
【００３０】
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図４に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５の各々に供給する。Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５は、その発光駆動シーケンスに従ってＰＤＰ５０を駆動すべき各種駆動パルスを生成してＰＤＰ５０に供給する。
【００３１】
図４に示す発光駆動シーケンスにおいては、１フィールド（１フレーム）の表示期間内のサブフィールドＳＦ１〜ＳＦ１２各々において、アドレス行程Ｗ及びサスティン行程Ｉを各々実行する。また、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ちリセット行程Ｒを実行する。サブフィールドＳＦ１〜ＳＦ１２のサスティン行程Ｉの期間はＳＦ１〜ＳＦ１２の順に長くされている。なお、アドレス行程Ｗが実行される期間がアドレス期間であり、サスティン行程Ｉが実行される期間がサスティン期間である。
【００３２】
図５は、サブフィールドＳＦ１〜ＳＦ１２の内からＳＦ１及びＳＦ２を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。
【００３３】
先頭のサブフィールドＳＦ１においてのみアドレス行程Ｗに先立ち実施されるリセット行程Ｒでは、Ｘ行電極駆動回路５１が図５に示す如き負極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘnに一斉に印加する。リセットパルスＲＰXは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスＲＰXの印加と同時に、Ｙ行電極駆動回路５３は、図５に示す如き、リセットパルスＲＰXと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに一斉に印加する。リセットパルスＲＰY及びリセットパルスＲＰXの同時印加により、全ての表示セルＰＣ1、1〜ＰＣn、m各々内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電の終息後、行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。
【００３４】
次に、サブフィールドＳＦ１〜ＳＦ１２各々のアドレス行程Ｗでは、Ｙ行電極駆動回路５３が正極性の電圧を全ての行電極Ｙ1〜Ｙnに印加しつつ、それに重畳して負極性の電圧を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次印加して行く。この間、Ｘ電極駆動回路５１は、行電極Ｘ1〜Ｘn各々を０Ｖにさせる。列電極駆動回路５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極駆動回路５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、列電極駆動回路５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。負極性の電圧を有する走査パルスＳＰと高電圧の画素データパルスＤＰとが同時に印加された表示セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起され、表示セルＰＣ内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧（０ボルト）の画素データパルスＤＰが印加された表示セルＰＣ内では上記の如き選択消去放電は生起されない。よって、表示セルＰＣ内の壁電荷の形成状態が維持される。すなわち、表示セルＰＣ内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。
【００３５】
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に表示セルＰＣ各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する表示セルＰＣを点灯状態、壁電荷が消去された表示セルＰＣを消灯状態に設定するのである。
【００３６】
次に、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。サスティンパルスＩＰX及びＩＰYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰX及びＩＰYが印加される度に、所定量の壁電荷が形成されている上記点灯状態にある表示セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。
【００３７】
図６はＹ行電極駆動回路５３に形成されているサスティンパルス生成回路を示している。
【００３８】
このサスティンパルス生成回路は、ＰＤＰ５０の１表示ライン分を示しており、スイッチング素子Ｓ１，Ｓ２，Ｓ１１，Ｓ１２、コイルＬ１、トランスＴ１及びダイオードＤ１，Ｄ２を備えている。
【００３９】
トランスＴ１は互いに電磁的に結合した１次巻線Ｌｐと２つの２次巻線Ｌｓ１，Ｌｓ２とを有している。図６にはその巻線Ｌｐ，Ｌｓ１，Ｌｓ２において同一となる極性を黒丸で示している。１次巻線Ｌｐの巻数をｎ、２次巻線Ｌｓ１の巻数をｎ１、２次巻線Ｌｓ２の巻数をｎ２とすると、ｎ１＞ｎ，ｎ２＞ｎの関係がある。
【００４０】
１表示ライン上の行電極Ｙはスイッチング素子Ｓ１（第１スイッチング素子）を介して電源電圧Ｖｓの電源ラインに接続され、また、スイッチング素子Ｓ２（第２スイッチング素子）を介して接地されている。
【００４１】
スイッチング素子Ｓ１１，Ｓ１２（第３及び第４スイッチング素子）は、電圧クランプ部を構成し、電圧Ｖｓの電源ラインと接地点との間に直列に接続され、そのスイッチング素子Ｓ１１，Ｓ１２の接続ラインはトランスＴ１の１次巻線Ｌｐの一端（第１端子）に接続されている。更に、行電極ＹはコイルＬ１を介してトランスＴ１の１次巻線Ｌｐの他端（第２端子）に接続されている。
【００４２】
トランスＴ１の２次巻線Ｌｓ１の一端（第１端子）はダイオードＤ１を順方向に介して電圧Ｖｓの電源ラインに接続され、同様に、２次巻線Ｌｓ２の一端（第２端子）はダイオードＤ２を順方向に介して電圧Ｖｓの電源ラインに接続されている。２次巻線Ｌｓ１，Ｌｓ２各々の他端は共に接地されている。
【００４３】
表示セルは行電極Ｘ，Ｙ間において抵抗ＲｐとキャパシタＣｐとが直列に接続された等価回路として示されている。抵抗Ｒｐは主にＰＤＰ５０の１表示ライン分のバス抵抗である。
【００４４】
行電極Ｘにも図６と同一の構成のサスティンパルス生成回路が形成される。行電極Ｙにサスティンパルスを形成されるサスティンパルス生成回路と行電極Ｘにサスティンパルスを形成されるサスティンパルス生成回路とでは、動作の周期が１８０度ずれているので、行電極Ｙに図６のサスティンパルス生成回路によってサスティンパルスが印加されるときには行電極Ｘは接地電位となるので、その等価回路の行電極Ｘ側の一端は接地状態で示されている。
【００４５】
かかる構成のサスティンパルス生成回路においては、図７に示すように、スイッチング素子Ｓ１，Ｓ２，Ｓ１１，Ｓ１２のオン／オフが駆動制御回路５６からの指令に応じて制御される。そのオン／オフの状態によって図７に示すように、トランスＴ１の１次巻線Ｌｐには電流Ｉｐが流れ、２次巻線Ｌｓ１，Ｌｓ２各々には電流Ｉｄ１，Ｉｄ２が流れることにより、行電極Ｙにはサスティンパルスを形成する電圧Ｖｙが生じる。
【００４６】
次に、サスティンパルス生成回路の具体的な動作について説明する。
【００４７】
キャパシタＣｐの両端間が０Ｖである状態で、スイッチング素子Ｓ１１がオンされると、トランスＴ１の１次巻線Ｌｐには電源電圧Ｖｓが印加される。これにより、電圧Ｖｓの電源ラインから電流Ｉｐがスイッチング素子Ｓ１１、１次巻線Ｌｐ、コイルＬ１、抵抗Ｒｐ、そしてキャパシタＣｐを介してグランドに流れ込む。２次巻線Ｌｓ１の両端には、１次及び２次巻線Ｌｐ，Ｌｓ１の巻数ｎ，ｎ１に比例した電圧が発生する。巻数ｎ１はｎより大きいので、２次巻線Ｌｓ１の両端電圧はＶｓ×ｎ１/ｎとなり、電圧Ｖｓよりも大きいため直ちにダイオードＤ１がオンする。ダイオードＤ１がオンすると、２次巻線Ｌｓ１の両端電圧はＶｓとなる。
【００４８】
２次巻線Ｌｓ１の両端電圧がＶｓであるときに１次巻線Ｌｐの両端電圧は、巻数ｎ，ｎ１の比率に従って、Ｖｓ×ｎ/ｎ１となる。よって、キャパシタＣｐとコイルＬ１にはＶｓ−Ｖｓ×ｎ/ｎ１＝Ｖｓ（１−ｎ/ｎ１）の電圧が印加され、この電圧を基準とする共振動作により共振電流Ｉｐが流れ、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に上昇する。
【００４９】
行電極Ｙの電圧Ｖｙが電源電圧Ｖｓに近づいた時点でスイッチング素子Ｓ１がオンされる。スイッチング素子Ｓ１のオンにより、行電極Ｙの電圧Ｖｙは電源電圧Ｖｓに固定される。
【００５０】
ダイオードＤ１を流れる電流Ｉｄ１は１次巻線Ｌｐを流れる電流Ｉｐに対し、巻数ｎ，ｎ１に比例した電流となる。すなわち、Ｉｄ１＝Ｉｐ×ｎ/ｎ１である。ダイオードＤ１がオンしている間において、トランスＴ１の２次巻線Ｌｓ２にも電圧が誘起しているが、その巻線の極性が異なるためダイオードＤ２はオフのままとなっている。
【００５１】
次に、スイッチング素子Ｓ１１及びＳ１がオフされる一方、スイッチング素子Ｓ１２がオンされると、グランドからキャパシタＣｐ、抵抗Ｒｐ、コイルＬ１、１次巻線Ｌｐ、スイッチング素子Ｓ１２からグランドへという経路で電流Ｉｐが流れ、トランスＴ１の１次巻線Ｌｐには電圧Ｖｓに近い電圧が印加されることになり、２次巻線Ｌｓ２に誘起した電圧により、ダイオードＤ２がオンする。ダイオードＤ２がオンすると２次巻線Ｌｓ２の両端電圧はＶｓとなるため、１次巻線Ｌｐの両端電圧は巻数ｎ，ｎ２に比例したＶｓ×ｎ/ｎ２となり、この電圧を基準とする共振動作により、共振電流Ｉｐが流れ、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に下降する。
【００５２】
行電極Ｙの電圧Ｖｙが０Ｖに近づいた時点でスイッチング素子Ｓ２がオンされる。スイッチング素子Ｓ２のオンにより、行電極Ｙの電圧Ｖｙは０Ｖとなる。
【００５３】
ダイオードＤ２を流れる電流Ｉｄ２は１次巻線Ｌｐを流れる電流Ｉｐに対し、巻数ｎ，ｎ２に比例した電流となる。すなわち、Iｄ２=Ｉｐ×ｎ/ｎ２である。
【００５４】
ダイオードＤ２がオンしている間において、トランスＴ１の２次巻線Ｌｓ１にも電圧が誘起しているが、その巻線の極性が異なるためダイオードＤ１はオフのままとなっている。
【００５５】
以上のように、トランスＴ１により発生した電圧を基準に共振動作をさせることで、行電極Ｙの電圧Ｖｙを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【００５６】
この実施例の駆動回路においては、共振動作における共振の基準電圧を与える図１のＣ１，Ｃ２の如きキャパシタが不要であり、その共振の基準電圧はトランスＴ１の巻線比によって行電極の電圧を上昇、下降の各々において自由に設定することができるため、共振により到達する電圧を制御することができる。
【００５７】
また、この実施例の駆動回路においては、共振電流Ｉｐが流れる経路内にパネルのキャパシタＣｐを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【００５８】
更に、コイルＬ１はトランスＴ１のリーケージインダクタンスと等価であり、共振動作においてトランスＴ１のリーケージインダクタンスと共振させるならば、コイルＬ１を削除することができる。
【００５９】
更に、図８に示すように、トランスＴ１の２次巻線Ｌｓ１の一端とダイオードＤ１のアノードとの間にコイルＬ２を挿入し、２次巻線Ｌｓ２の一端とダイオードＤ２のアノードとの間にコイルＬ３を挿入しても良い。この図８の構成のサスティンパルス生成回路においては、これらのコイルＬ２，Ｌ３のインダクタンスは巻数比の２乗で１次巻線Ｌｐ側に変換されるため、行電極の電圧を上昇させる場合の等価インダクタンスは、Ｌ１＋Ｌ２（ｎ/ｎ１)2となり、下降させる場合の等価インダクタンスは、Ｌ１＋Ｌ３（ｎ/ｎ２)2になる。
【００６０】
よって、行電極の電圧の上昇と下降時の等価インダクタンスを変えることができるため、上昇と下降時の波形、すなわちサスティンパルス波形の傾きを変えることができる。
【００６１】
また、トランスＴ１の巻線比を変えれば、２次側巻線Ｌｓ１，Ｌｓ２の接続先を、図８に示すように、任意の電源電圧Ｖ１，Ｖ２にすることができるため、設計自由度が広がる利点がある。
【００６２】
図９は請求項４に係る発明の実施例として、Ｙ行電極駆動回路５３に形成されているサスティンパルス生成回路の他の例を示している。図９のサスティンパルス生成回路は、ＰＤＰ５０の１表示ライン分を示しており、スイッチング素子Ｓ１，Ｓ２，Ｓ１１，Ｓ１２、コイルＬ１、トランスＴ２及びダイオードＤ１，Ｄ２，Ｄ３を備えている。
【００６３】
トランスＴ２は図６の回路中のトランスＴ１の１次と２次とを反対にした構成となっており、互いに電磁的に結合した２つの１次巻線Ｌｐ１，Ｌｐ２と２次巻線Ｌｓとを有している。図９にはその巻線Ｌｐ１，Ｌｐ２，Ｌｓにおいて同一となる極性を黒丸で示している。１次巻線Ｌｐ１の巻数をｎ１、１次巻線Ｌｐ２の巻数をｎ２、２次巻線Ｌｓの巻数をｎとすると、ｎ１＜ｎ，ｎ２＜ｎの関係がある。
【００６４】
スイッチング素子Ｓ１１，Ｓ１２（第３及び第４スイッチング素子）は電圧Ｖｓの電源ラインと接地点との間に直列に接続され、そのスイッチング素子Ｓ１１，Ｓ１２の接続ライン（共通ライン）は、ダイオードＤ１（第１ダイオード）を順方向に介してトランスＴ２の１次巻線Ｌｐ１の一端に接続され、また、ダイオードＤ２（第２ダイオード）を逆方向に介してトランスＴ２の１次巻線Ｌｐ２の一端に接続されている。更に、行電極ＹはコイルＬ１を介してトランスＴ２の１次巻線Ｌｐ１，Ｌｐ２各々の他端に接続されている。
【００６５】
トランスＴ２の２次巻線Ｌｓの一端はダイオードＤ３（第３ダイオード）を順方向に介して電圧Ｖｓの電源ラインに接続され、他端は接地されている。
【００６６】
その他の構成は図６のサスティンパルス生成回路と同様である。
【００６７】
かかる構成の図９のサスティンパルス生成回路においては、図１０に示すように、スイッチング素子Ｓ１，Ｓ２，Ｓ１１，Ｓ１２のオン／オフが駆動制御回路５６からの指令に応じて制御される。そのオン／オフの状態によって図１０に示すように、トランスＴ２の１次巻線Ｌｐ１，Ｌｐ２には電流Ｉｐが流れ、２次巻線Ｌｓには電流Ｉｄ３が流れることにより、行電極Ｙにはサスティンパルスを形成する電圧Ｖｙが生じる。
【００６８】
次に、サスティンパルス生成回路の具体的な動作について説明する。
【００６９】
キャパシタＣｐの両端間が０Ｖである状態で、スイッチング素子Ｓ１１がオンされると、トランスＴ２の１次巻線Ｌｐ１には電源電圧Ｖｓが印加される。これにより、電圧Ｖｓの電源ラインから電流Ｉｐがスイッチング素子Ｓ１１、１次巻線Ｌｐ１、コイルＬ１、抵抗Ｒｐ、そしてキャパシタＣｐを介してグランドに流れ込む。２次巻線Ｌｓの両端には、１次及び２次巻線Ｌｐ１，Ｌｓの巻数ｎ１，ｎに比例した電圧が発生する。巻数ｎはｎ１より大きいので、２次巻線Ｌｓの両端電圧はＶｓ×ｎ/ｎ１となり、電圧Ｖｓよりも大きいため直ちにダイオードＤ３がオンする。ダイオードＤ３がオンすると、２次巻線Ｌｓの両端電圧はＶｓとなる。
【００７０】
２次巻線Ｌｓの両端電圧がＶｓであるときに１次巻線Ｌｐ１の両端電圧は、巻数ｎ１，ｎの比率に従って、Ｖｓ×ｎ１/ｎとなる。よって、キャパシタＣｐとコイルＬ１にはＶｓ−Ｖｓ×ｎ１/ｎ＝Ｖｓ（１−ｎ１/ｎ）の電圧が印加され、この電圧を基準とする共振動作により共振電流Ｉｐが流れ、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に上昇する。
【００７１】
行電極Ｙの電圧Ｖｙが電源電圧Ｖｓに近づいた時点でスイッチング素子Ｓ１がオンされる。スイッチング素子Ｓ１のオンにより、行電極Ｙの電圧Ｖｙは電源電圧Ｖｓに固定される。
【００７２】
ダイオードＤ３を流れる電流Ｉｄ３は１次巻線Ｌｐ１を流れる電流Ｉｐに対し、巻数ｎ１，ｎに比例した電流となる。すなわち、Ｉｄ３＝Ｉｐ×ｎ１/ｎである。
【００７３】
次に、スイッチング素子Ｓ１１及びＳ１がオフされる一方、スイッチング素子Ｓ１２がオンされると、グランドからキャパシタＣｐ、抵抗Ｒｐ、コイルＬ１、１次巻線Ｌｐ２、ダイオードＤ２、スイッチング素子Ｓ１２からグランドへという経路で電流Ｉｐが流れ、トランスＴ２の１次巻線Ｌｐ２には電圧Ｖｓに近い電圧が印加されることになり、２次巻線Ｌｓに誘起した電圧により、ダイオードＤ３がオンする。ダイオードＤ３がオンすると２次巻線Ｌｓの両端電圧はＶｓとなるため、１次巻線Ｌｐ２の両端電圧は巻数ｎ２，ｎに比例したＶｓ×ｎ２/ｎとなり、この電圧を基準とする共振動作により、共振電流Ｉｐが流れ、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に下降する。
【００７４】
行電極Ｙの電圧Ｖｙが０Ｖに近づいた時点でスイッチング素子Ｓ２がオンされる。スイッチング素子Ｓ２のオンにより、行電極Ｙの電圧Ｖｙは０Ｖとなる。
【００７５】
ダイオードＤ３を流れる電流Ｉｄ３は１次巻線Ｌｐ２を流れる電流Ｉｐに対し、巻数ｎ２，ｎに比例した電流となる。すなわち、Iｄ３=Ｉｐ×ｎ２/ｎである。
【００７６】
以上のように、トランスＴ２により発生した電圧を基準に共振動作をさせることで、行電極Ｙの電圧Ｖｙを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【００７７】
図１１は請求項８に係る発明の実施例として、Ｙ行電極駆動回路５３に形成されているサスティンパルス生成回路の更に他の例を示している。図１１のサスティンパルス生成回路は、ＰＤＰ５０の１表示ライン分を示しており、スイッチング素子Ｓ２，Ｓ１１，Ｓ１２、コイルＬ１、トランスＴ１及びダイオードＤ１，Ｄ２を備えている。
【００７８】
スイッチング素子Ｓ１１，Ｓ１２（第１及び第２スイッチング素子）は直列に接続され、その接続ラインが行電極Ｙに接続されている。スイッチング素子Ｓ１１，Ｓ１２の直列回路のスイッチング素子Ｓ１１側の一端は電圧Ｖｓの電源Ｂの正端子（第１電源ライン）に接続され、スイッチング素子Ｓ１２側の他端はトランスＴ１の１次巻線Ｌｐの一端及び電源Ｂの負端子（第２電源ライン）に接続されている。
【００７９】
また、トランスＴ１の１次巻線Ｌｐの一端はスイッチング素子Ｓ２（第３スイッチング素子）を介して接地され、他端はコイルＬ１を介して接地されている。
【００８０】
トランスＴ１の２次巻線Ｌｓ１の一端はダイオードＤ１を介して、２次巻線Ｌｓ２の一端はダイオードＤ２を介して上記の直列回路のスイッチング素子Ｓ１１側の一端、すなわち電源Ｂの正端子に接続されている。２次巻線Ｌｓ１，Ｌｓ２各々の他端は直列回路のスイッチング素子Ｓ１２側の他端、すなわち電源Ｂの負端子に接続されている。
【００８１】
かかる図１１のサスティンパルス生成回路においては、図１２に示すように、スイッチング素子Ｓ２，Ｓ１１，Ｓ１２のオン／オフが駆動制御回路５６からの指令に応じて制御される。そのオン／オフの状態によって図１２に示すように、トランスＴ１の１次巻線Ｌｐには電流Ｉｐが流れ、２次巻線Ｌｓ１，Ｌｓ２各々には電流Ｉｄ１，Ｉｄ２が流れることにより、行電極Ｙにはサスティンパルスを形成する電圧Ｖｙが生じる。
【００８２】
次に、図１１のサスティンパルス生成回路の具体的な動作について説明する。
【００８３】
キャパシタＣｐの両端間が０Ｖである状態で、スイッチング素子Ｓ１１がオンされると、電流ＩｐがグランドからコイルＬ１、１次巻線Ｌｐ、電源Ｂ、スイッチング素子Ｓ１１、抵抗Ｒｐ、そしてキャパシタＣｐを介してグランドに流れ込む。２次巻線Ｌｓ１の両端には、１次及び２次巻線Ｌｐ，Ｌｓ１の巻数ｎ，ｎ１に比例した電圧が発生する。巻数ｎ１はｎより大きいので、２次巻線Ｌｓ１の両端電圧はＶｓ×ｎ１/ｎとなり、電圧Ｖｓよりも大きいため直ちにダイオードＤ１がオンする。ダイオードＤ１がオンすると、２次巻線Ｌｓ１の両端電圧はＶｓとなる。
【００８４】
２次巻線Ｌｓ１の両端電圧がＶｓであるときに１次巻線Ｌｐの両端電圧は、巻数ｎ，ｎ１の比率に従って、Ｖｓ×ｎ/ｎ１となる。よって、キャパシタＣｐとコイルＬ１にはＶｓ−Ｖｓ×ｎ/ｎ１＝Ｖｓ（１−ｎ/ｎ１）の電圧が印加され、この電圧を基準とする共振動作により共振電流Ｉｐが流れ、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に上昇する。
【００８５】
行電極Ｙの電圧Ｖｙが電源電圧Ｖｓに近づいた時点でスイッチング素子Ｓ２がオンされる。スイッチング素子Ｓ２のオンにより、行電極Ｙの電圧Ｖｙは電源電圧Ｖｓに固定される。
【００８６】
ダイオードＤ１を流れる電流Ｉｄ１は１次巻線Ｌｐを流れる電流Ｉｐに対し、巻数ｎ，ｎ１に比例した電流となる。すなわち、Ｉｄ１＝Ｉｐ×ｎ/ｎ１である。
【００８７】
次に、スイッチング素子Ｓ１１及びＳ２がオフされる一方、スイッチング素子Ｓ１２がオンされると、グランドからキャパシタＣｐ、抵抗Ｒｐ、スイッチング素子Ｓ１２、１次巻線Ｌｐ、コイルＬ１からグランドへという経路で電流Ｉｐが流れ、トランスＴ１の１次巻線Ｌｐには電圧Ｖｓに近い電圧が印加されることになり、２次巻線Ｌｓ２に誘起した電圧により、ダイオードＤ２がオンする。ダイオードＤ２がオンすると２次巻線Ｌｓ２の両端電圧はＶｓとなるため、１次巻線Ｌｐの両端電圧は巻数ｎ，ｎ２に比例したＶｓ×ｎ/ｎ２となり、この電圧を基準とする共振動作により、共振電流Ｉｐが流れ、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に下降する。
【００８８】
行電極Ｙの電圧Ｖｙが０Ｖに近づいた時点でスイッチング素子Ｓ２がオンされる。スイッチング素子Ｓ２のオンにより、行電極Ｙの電圧Ｖｙは０Ｖとなる。
【００８９】
ダイオードＤ２を流れる電流Ｉｄ２は１次巻線Ｌｐを流れる電流Ｉｐに対し、巻数ｎ，ｎ２に比例した電流となる。すなわち、Iｄ２=Ｉｐ×ｎ/ｎ２である。
【００９０】
以上のように、トランスＴ１により発生した電圧を基準に共振動作をさせることで、行電極Ｙの電圧Ｖｙを上昇させ、その後、下降させることができ、これによりサスティンパルスが形成される。
【００９１】
この実施例の駆動回路においては、共振電流Ｉｐが流れる経路内にパネルのキャパシタＣｐを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【００９２】
図１３は請求項１０に係る発明の実施例として、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３に形成されているサスティンパルス生成回路の例を示している。図１３のサスティンパルス生成回路は、ＰＤＰ５０の１表示ライン分を示しており、スイッチング素子Ｓ１１，Ｓ１２（第１及び第２スイッチング素子）、コイルＬ１、トランスＴ１及びダイオードＤ１，Ｄ２を備えている。スイッチング素子Ｓ１１，Ｓ１２はＸ行電極駆動回路５１内に備えられ、コイルＬ１、トランスＴ１及びダイオードＤ１，Ｄ２はＹ行電極駆動回路５３内に備えられている。
【００９３】
スイッチング素子Ｓ１１，Ｓ１２は電圧Ｖｓの電源ライン（第１電源ライン）と接地点との間に直列に接続され、そのスイッチング素子Ｓ１１，Ｓ１２の接続ラインは表示セルの行電極Ｘに接続されている。
【００９４】
トランスＴ１の１次巻線Ｌｐの一端は表示セルの行電極Ｙに接続されている。１次巻線Ｌｐの他端はコイルＬ１を介して接地されている。
【００９５】
トランスＴ１の２次巻線Ｌｓ１の一端はダイオードＤ１を順方向に介して電圧Ｖ１の電源ライン（第２電源ライン）に接続され、同様に、２次巻線Ｌｓ２の一端はダイオードＤ２を順方向に介して電圧Ｖ１の電源ライン（第３電源ライン）に接続されている。２次巻線Ｌｓ１，Ｌｓ２各々の他端は共に接地されている。
【００９６】
かかる構成のサスティンパルス生成回路においては、図１４に示すように、キャパシタＣｐの両端間が０Ｖである状態で、スイッチング素子Ｓ１１がオンされると、行電極Ｘの電圧Ｖｘに電圧Ｖｓが印加され、行電極Ｙの電圧Ｖｙが急上昇するので、電流Ｉｐがスイッチング素子Ｓ１１、キャパシタＣｐ、抵抗Ｒｐ、１次巻線Ｌｐ、コイルＬ１を介してグランドに流れ込む。２次巻線Ｌｓ１の両端には、１次及び２次巻線Ｌｐ，Ｌｓ１の巻数ｎ，ｎ１に比例した電圧が発生する。巻数ｎ１はｎより大きいので、２次巻線Ｌｓ１の両端電圧はＶｓ×ｎ１/ｎとなり、電圧Ｖ１よりも大きいため直ちにダイオードＤ１がオンする。ダイオードＤ１がオンすると、２次巻線Ｌｓ１の両端電圧はＶ１となる。
【００９７】
２次巻線Ｌｓ１の両端電圧がＶ１であるときに１次巻線Ｌｐの両端電圧は、巻数ｎ，ｎ１の比率に従って、Ｖ１×ｎ/ｎ１となる。よって、キャパシタＣｐとコイルＬ１にはＶｓ−Ｖ１×ｎ/ｎ１の電圧が印加され、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に減少する。
【００９８】
次に、スイッチング素子Ｓ１１がオフされる一方、スイッチング素子Ｓ１２がオンされると、行電極Ｘの電圧Ｖｘがグランドレベルとなり、行電極Ｙの電圧Ｖｙが急降下するので、グランドからコイルＬ１、１次巻線Ｌｐ、抵抗Ｒｐ、キャパシタＣｐ、スイッチング素子Ｓ１２からグランドへという経路で電流Ｉｐが流れ、トランスＴ１の１次巻線Ｌｐには電圧−Ｖｓに近い電圧が印加されることになり、行電極Ｙの電圧Ｖｙが急降下する。２次巻線Ｌｓ２に誘起した電圧により、ダイオードＤ２がオンする。ダイオードＤ２がオンすると２次巻線Ｌｓ２の両端電圧はＶ１となるため、１次巻線Ｌｐの両端電圧は巻数ｎ，ｎ２に比例したＶ１×ｎ/ｎ２となり、行電極Ｙの電圧ＶｙはキャパシタＣｐ及びコイルＬ１による時定数により徐々に下降する。
【００９９】
表示セルの行電極Ｘ，Ｙ間の電圧Ｖｘ−Ｖｙは図１４に示すように変化するので、結果としてサスティンパルスが行電極Ｘ，Ｙに交互に形成されることになる。
【０１００】
この実施例の駆動回路においては、共振電流Ｉｐが流れる経路内にパネルのキャパシタＣｐを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【０１０１】
図１５は請求項１３に係る発明の実施例として、ゲートが容量性のスイッチング素子であるＮ型のＭＯＳＦＥＴ  Ｑ１を駆動する駆動回路を示している。ＭＯＳＦＥＴ  Ｑ１はゲート容量Ｃｇを有している。この駆動回路は、ＭＯＳＦＥＴ  Ｑ１の駆動時のゲートチャージ損失を低減させるものである。ゲートチャージ損失はＭＯＳＦＥＴのゲートチャージをＱg、駆動電圧をＶｓ、繰り返し周波数をｆとするとＱg×Ｖｓ×ｆで与えられる。
【０１０２】
図１５の駆動回路は、コイルＬ１、トランスＴ１、ダイオードＤ１，Ｄ２及びドライバＭ１を備えている。トランスＴ１は図６に示したものと同一である。
【０１０３】
ＭＯＳＦＥＴ  Ｑ１のゲートはコイルＬ１を介してトランスＴ１の１次巻線Ｌｐの一端に接続されている。ドライバＭ１はパルス発生手段であり、ＭＯＳＦＥＴ  Ｑ１を駆動する電圧Ｖｓのパルスを出力する。ドライバＭ１の駆動出力端子は１次巻線Ｌｐの他端に接続されている。
【０１０４】
トランスＴ１の２次巻線Ｌｓ１の一端はダイオードＤ１を順方向に介して電圧Ｖｓの電源ライン（第１電源ライン）に接続され、同様に、２次巻線Ｌｓ２の一端はダイオードＤ２を順方向に介して電圧Ｖｓの電源ライン（第２電源ライン）に接続されている。２次巻線Ｌｓ１，Ｌｓ２各々の他端は共に接地されている。
【０１０５】
かかる構成の駆動回路においては、キャパシタＣｇの両端間が０Ｖである状態で、ドライバＭ１からパルスが出力されると、トランスＴ１の１次巻線Ｌｐには電源電圧Ｖｓが印加される。これにより、ドライバＭ１から電流Ｉｐが１次巻線Ｌｐ、コイルＬ１、ＭＯＳＦＥＴ  Ｑ１のゲート・ソース（キャパシタＣｇ）間を介してグランドに流れ込む。２次巻線Ｌｓ１の両端には、１次及び２次巻線Ｌｐ，Ｌｓ１の巻数ｎ，ｎ１に比例した電圧が発生する。巻数ｎ１はｎより大きいので、２次巻線Ｌｓ１の両端電圧はＶｓ×ｎ１/ｎとなり、電圧Ｖｓよりも大きいため直ちにダイオードＤ１がオンする。ダイオードＤ１がオンすると、２次巻線Ｌｓ１の両端電圧はＶｓとなる。
【０１０６】
２次巻線Ｌｓ１の両端電圧がＶｓであるときに１次巻線Ｌｐの両端電圧は、巻数ｎ，ｎ１の比率に従って、Ｖｓ×ｎ/ｎ１となる。よって、キャパシタＣｇとコイルＬ１にはＶｓ−Ｖｓ×ｎ/ｎ１＝Ｖｓ（１−ｎ/ｎ１）の電圧が印加され、この電圧を基準とする共振動作により共振電流Ｉｐが流れ、ＭＯＳＦＥＴ  Ｑ１のゲート電圧ＶｇはキャパシタＣｇ及びコイルＬ１による時定数により図１６に示すように徐々に上昇する。
【０１０７】
共振によりゲート電圧Ｖｇが上昇して、共振電流が０になるとダイオードＤ１がオフする。ダイオードＤ１のオフにより、トランスＴ１の１次巻線Ｌｐのインダクタンスは励磁インダクタンスとなって、大きな値になる。この結果、ゲート電圧Ｖｇは図１６に示すように、上昇後、電源電圧Ｖｓにほぼ等しい電圧となる。
【０１０８】
次に、ドライバＭ１のパルス出力が停止されると、グランドからキャパシタＣｇ、コイルＬ１、１次巻線ＬｐからドライバＭ１へという経路で電流Ｉｐが流れ、トランスＴ１の１次巻線Ｌｐには電圧Ｖｓに近い電圧が印加されることになり、２次巻線Ｌｓ２に誘起した電圧により、ダイオードＤ２がオンする。ダイオードＤ２がオンすると２次巻線Ｌｓ２の両端電圧はＶｓとなるため、１次巻線Ｌｐの両端電圧は巻数ｎ，ｎ２に比例したＶｓ×ｎ/ｎ２となり、この電圧を基準とする共振動作により、共振電流Ｉｐが流れ、ＭＯＳＦＥＴ  Ｑ１のゲート電圧ＶｇはキャパシタＣｇ及びコイルＬ１による時定数により徐々に下降してほぼグランドレベル０Ｖに達する。
【０１０９】
図１６においてｔ１はＭＯＳＦＥＴ  Ｑ１のゲート容量ＣｇとコイルＬ１による共振期間であり、ｔ２はトランスＴ１の励磁インダクタンスを通して、ハイレベル、或いはローレベルを維持している期間である。
【０１１０】
以上のように、ドライバＭ１の出力パルスに応じてトランスＴ１により発生した電圧を基準に共振動作をさせることで、ＭＯＳＦＥＴ  Ｑ１のゲート電圧Ｖｇを上昇させ、その後、下降させることができ、これによりパルスが形成される。
【０１１１】
この実施例の駆動回路においては、共振電流Ｉｐが流れる経路内にパネルのキャパシタＣｐを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。
【０１１２】
図１７は請求項１６に係る発明の実施例として、ゲートが容量性のスイッチング素子であるＮ型のＭＯＳＦＥＴ  Ｑ１を駆動する駆動回路を示している。ＭＯＳＦＥＴ  Ｑ１は図１５に示したものと同一である。
【０１１３】
図１７の駆動回路は、コイルＬ１、トランスＴ２、ダイオードＤ１，Ｄ２，Ｄ３及びドライバＭ１を備えている。トランスＴ２は図９に示したものと同一であり、トランスＴ１の１次と２次とを反対にした構成となっており、互いに電磁的に結合した２つの１次巻線Ｌｐ１，Ｌｐ２と２次巻線Ｌｓとを有している。
【０１１４】
ドライバＭ１の出力端はダイオードＤ１（第１ダイオード）を順方向に介してトランスＴ２の１次巻線Ｌｐ１の一端に接続され、また、ダイオードＤ２（第２ダイオード）を逆方向に介してトランスＴ２の１次巻線Ｌｐ２の一端に接続されている。更に、ＭＯＳＦＥＴ  Ｑ１のゲートはコイルＬ１を介してトランスＴ２の１次巻線Ｌｐ１，Ｌｐ２各々の他端に接続されている。
【０１１５】
トランスＴ２の２次巻線Ｌｓの一端はダイオードＤ３（第３ダイオード）を順方向に介して電圧Ｖｓの電源ラインに接続され、他端は接地されている。
【０１１６】
かかる構成の駆動回路においては、キャパシタＣｇの両端間が０Ｖである状態で、ドライバＭ１からパルスが出力されると、トランスＴ２の１次巻線Ｌｐ１には電源電圧Ｖｓが印加される。これにより、ドライバＭ１から電流ＩｐがダイオードＤ１、１次巻線Ｌｐ１、コイルＬ１、ＭＯＳＦＥＴ  Ｑ１のゲート・ソース（キャパシタＣｇ）間を介してグランドに流れ込む。２次巻線Ｌｓの両端には、１次及び２次巻線Ｌｐ，Ｌｓ１の巻数ｎ１，ｎに比例した電圧が発生する。巻数ｎはｎ１より大きいので、２次巻線Ｌｓの両端電圧はＶｓ×ｎ/ｎ１となり、電圧Ｖｓよりも大きいため直ちにダイオードＤ３がオンする。ダイオードＤ３がオンすると、２次巻線Ｌｓの両端電圧はＶｓとなる。
【０１１７】
２次巻線Ｌｓの両端電圧がＶｓであるときに１次巻線Ｌｐ１の両端電圧は、巻数ｎ１，ｎの比率に従って、Ｖｓ×ｎ１/ｎとなる。よって、キャパシタＣｇとコイルＬ１にはＶｓ−Ｖｓ×ｎ１/ｎ＝Ｖｓ（１−ｎ１/ｎ）の電圧が印加され、この電圧を基準とする共振動作により共振電流Ｉｐが流れ、ＭＯＳＦＥＴ  Ｑ１のゲート電圧ＶｇはキャパシタＣｇ及びコイルＬ１による時定数により図１６に示すように徐々に上昇する。
【０１１８】
共振によりゲート電圧Ｖｇが上昇して、共振電流が０になるとダイオードＤ３がオフする。ダイオードＤ３のオフにより、トランスＴ２の１次巻線Ｌｐ１のインダクタンスは励磁インダクタンスとなって、大きな値になる。この結果、ゲート電圧Ｖｇは図１６に示すように、上昇後、電源電圧Ｖｓにほぼ等しい電圧となる。
【０１１９】
次に、ドライバＭ１のパルス出力が停止されると、グランドからキャパシタＣｇ、コイルＬ１、１次巻線Ｌｐ２、ダイオードＤ２からドライバＭ１へという経路で電流Ｉｐが流れ、トランスＴ２の１次巻線Ｌｐ２には電圧Ｖｓに近い電圧が印加されることになり、２次巻線Ｌｓに誘起した電圧により、ダイオードＤ３がオンする。ダイオードＤ３がオンすると２次巻線Ｌｓの両端電圧はＶｓとなるため、１次巻線Ｌｐ２の両端電圧は巻数ｎ２，ｎに比例したＶｓ×ｎ２/ｎとなり、この電圧を基準とする共振動作により、共振電流Ｉｐが流れ、ＭＯＳＦＥＴ  Ｑ１のゲート電圧ＶｇはキャパシタＣｇ及びコイルＬ１による時定数により徐々に下降してほぼグランドレベル０Ｖに達する。
【０１２０】
なお、図１５及び図１７の駆動回路においては、ゲートが容量性のスイッチング素子としてＭＯＳＦＥＴが用いられているが、これに限らず、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ；IｎsulateＤ Gate Bipolar Traｎsistor）等の他のスイッチング素子を用いることができる。
【図面の簡単な説明】
【０１２１】
【図１】従来の表示パネルの駆動回路を示す回路図である。
【図２】図１の駆動回路による行電極の電圧波形及び共振電流波形を示す図である。
【図３】本発明が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図４】発光駆動シーケンスを示す図である。
【図５】リセット行程、アドレス行程及びサスティン行程各々における各駆動パルスの印加タイミングを示す図である。
【図６】サスティンパルス生成回路を示す回路図である。
【図７】図６の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図８】図６のサスティンパルス生成回路の変形例を示す回路図である。
【図９】サスティンパルス生成回路の他の例を示す回路図である。
【図１０】図９の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図１１】サスティンパルス生成回路の他の例を示す回路図である。
【図１２】図１１の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。
【図１３】サスティンパルス生成回路の他の例を示す回路図である。
【図１４】図１３の回路による各行電極電圧波形及び行電極間の電圧波形を示す図である。
【図１５】Ｎ型のＭＯＳＦＥＴの駆動回路を示す回路図である。
【図１６】図１５の駆動回路によるＭＯＳＦＥＴのゲート電圧を示す波形図である。
【図１７】Ｎ型のＭＯＳＦＥＴの駆動回路の他の例を示す回路図である。
【主要部分の符号の説明】
【０１２２】
５０  ＰＤＰ
５１  Ｘ行電極駆動回路
５３  Ｙ行電極駆動回路
５５  列電極駆動回路
５６  駆動制御回路
Ｔ１，Ｔ２  トランス
【図１】
2009122169.tif 000003
【図２】
2009122169.tif 000004
【図３】
2009122169.tif 000005
【図４】
2009122169.tif 000006
【図５】
2009122169.tif 000007
【図６】
2009122169.tif 000008
【図７】
2009122169.tif 000009
【図８】
2009122169.tif 000010
【図９】
2009122169.tif 000011
【図１０】
2009122169.tif 000012
【図１１】
2009122169.tif 000013
【図１２】
2009122169.tif 000014
【図１３】
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【図１４】
2009122169.tif 000016
【図１５】
2009122169.tif 000017
【図１６】
2009122169.tif 000018
【図１７】
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