(57)【要約】【課題】第２スイッチング素子における損失を低減し、効率よく電圧変換できる電源装置を提供することを目的とする。【解決手段】第１スイッチング素子２３、第１整流素子２９、インダクタンス素子３１、第２整流素子３５、および第２スイッチング素子３７と、第１スイッチング素子２３と第２スイッチング素子３７のオンオフ駆動を行う制御回路４１とを備えた昇降圧電圧変換が可能な電源装置１１であって、制御回路４１は、第１スイッチング素子２３と第２スイッチング素子３７を所定の周期でオンオフ駆動する際に、第１スイッチング素子２３のみをオンにしてから既定期間（ｔｘ）の後、第１スイッチング素子２３がオンであれば第２スイッチング素子３７をオンにし、第１スイッチング素子２３がオフであれば第２スイッチング素子３７をオフのままとするようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧源と負荷の間に接続された電源装置であって、
前記電圧源の一端に接続された第１スイッチング素子と、
前記第１スイッチング素子と前記電圧源の他端の間で、前記第１スイッチング素子と直列接続された第１整流素子と、
前記第１スイッチング素子と前記第１整流素子の接続点に接続されたインダクタンス素子と、
前記インダクタンス素子と前記負荷の一端の間で、前記インダクタンス素子と直列接続された第２整流素子と、
前記インダクタンス素子と前記第２整流素子の接続点、および前記負荷の他端の間に接続された第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子に接続され、これらをオンオフ駆動する制御回路とを備え、
前記制御回路は、前記第１スイッチング素子と前記第２スイッチング素子を所定の周期でオンオフ駆動する際に、前記第１スイッチング素子のみをオンにしてから既定期間（ｔｘ）の後、前記第１スイッチング素子がオンであれば前記第２スイッチング素子をオンにし、前記第１スイッチング素子がオフであれば前記第２スイッチング素子をオフのままとするようにした電源装置。
【請求項２】
前記既定期間（ｔｘ）は、前記第１スイッチング素子の最大時比率をＤｍａｘ、前記電源装置の入力電圧（Ｖｉ）に対する出力電圧（Ｖｏ）の最大昇圧比を（Ｖｏ／Ｖｉ）ｍａｘ、前記周期をＴとした時に、
ｔｘ＝（Ｄｍａｘ／（Ｖｏ／Ｖｉ）ｍａｘ＋Ｄｍａｘ−１）・Ｔ
で決定される請求項１に記載の電源装置。
【請求項３】
前記最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは、回路内部損失分を含む値として決定した請求項２に記載の電源装置。
【請求項４】
前記既定期間（ｔｘ）は、前記電源装置の入力電圧（Ｖｉ）、または出力電圧（Ｖｏ）によって変化させるようにした請求項１に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の昇圧変換、および降圧変換が可能な電源装置に関するものである。
【背景技術】
【０００２】
従来、入力された電圧を昇降圧して出力する電源装置が、例えば特許文献１に提案されている。図７はこのような電源装置のブロック回路図である。
【０００３】
図７において、電源装置１０１は電流源１０３と蓄電池１０５の間に接続されている。従って、電源装置１０１は蓄電池１０５が未充電等で低電圧の場合は降圧モードで、蓄電池１０５の電圧が充電とともに電流源１０３の電圧より上昇すれば昇圧モードで、それぞれ動作することになる。
【０００４】
次に、電源装置１０１の構成について説明する。電流源１０３は入力端子１０７と接地端子１０９に接続されている。入力端子１０７には第１のスイッチング素子１１１の一端が接続されている。第１のスイッチング素子１１１の他端には、接地端子１０９との間に第１の整流素子１１３が接続されるとともに、第１の接続端子１１５を介してチョークコイル１１７の一端が接続されている。チョークコイル１１７の他端には、第２の接続端子１１９を介して第２の整流素子１２１の一端と第２のスイッチング素子１２３の一端が接続されている。第２の整流素子１２１の他端は出力端子１２５に、第２のスイッチング素子１２３の他端は接地端子１３０に、それぞれ接続されている。出力端子１２５と接地端子１３０の間には蓄電池１０５が接続されている。
【０００５】
また、第１のスイッチング素子１１１と第２のスイッチング素子１２３には、これらのオンオフ制御を行うための制御回路１２７が接続されている。さらに、制御回路１２７と第２のスイッチング素子１２３の間には遅延回路１２９が接続されている。
【０００６】
次に、このような電源装置１０１の動作について説明する。制御回路１２７は電流源１０３の電圧入力を所望の電圧に昇降圧して出力するために、第１のスイッチング素子１１１と第２のスイッチング素子１２３に対してオンオフ制御信号を出力する。これにより、第１のスイッチング素子１１１はオンオフ制御信号に応じてオンオフ動作を行う。一方、第２のスイッチング素子１２３には遅延回路１２９が接続されているため、第１のスイッチング素子１１１がオンになった後、遅れてオンになるように動作する。
【０００７】
このような動作により、第１のスイッチング素子１１１と第２のスイッチング素子１２３が同期してオンオフする場合における損失に比べ、第１のスイッチング素子１１１がオンで第２のスイッチング素子１２３がオフとなる遅延期間の間は損失が小さくなり、高効率な電源装置１０１が得られる。
【特許文献１】特開２００４−３１２９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の電源装置によると、遅延期間を設けることにより、第１のスイッチング素子１１１と第２のスイッチング素子１２３が同期してオンオフ駆動している構成に対して、確かに第１のスイッチング素子１１１のみがオンになる期間の損失が低減されるのであるが、遅延期間による差はあるものの、基本的には第１のスイッチング素子１１１のオン時比率Ｄと、第２のスイッチング素子１２３のオン時比率Ｄ２を同時に変化させて制御するため、少なくともある一定の期間は第２のスイッチング素子１２３がオンになる。従って、この期間は損失が発生し、効率が低下するという課題があった。なお、ここでオンオフ周期に対する第１のスイッチング素子１１１のオン期間の比をオン時比率Ｄ、オンオフ周期に対する第２のスイッチング素子１２３のオン期間の比をオン時比率Ｄ２と、以下定義する。
【０００９】
本発明は、前記従来の課題を解決するもので、第２のスイッチング素子による損失を低減し、効率よく電圧変換できる電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記従来の課題を解決するために、本発明の電源装置は、電圧源の一端に接続された第１スイッチング素子と、前記第１スイッチング素子と前記電圧源の他端の間で、前記第１スイッチング素子と直列接続された第１整流素子と、前記第１スイッチング素子と前記第１整流素子の接続点に接続されたインダクタンス素子と、前記インダクタンス素子と負荷の一端の間で、前記インダクタンス素子と直列接続された第２整流素子と、前記インダクタンス素子と前記第２整流素子の接続点、および前記負荷の他端の間に接続された第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子に接続され、これらをオンオフ駆動する制御回路とを備え、前記制御回路は、前記第１スイッチング素子と前記第２スイッチング素子を所定の周期でオンオフ駆動する際に、前記第１スイッチング素子のみをオンにしてから既定期間（ｔｘ）の後、前記第１スイッチング素子がオンであれば前記第２スイッチング素子をオンにし、前記第１スイッチング素子がオフであれば前記第２スイッチング素子をオフのままとするようにしたものである。
【発明の効果】
【００１１】
本発明の電源装置によれば、第１スイッチング素子のオン期間が既定期間（ｔｘ）以下であれば、第２スイッチング素子をオフのままとするので、入力電圧の変動が大きいためにオン時比率Ｄが小さくなると、第２スイッチング素子はオフ状態を維持する。その結果、第２スイッチング素子における損失を低減することができ、高効率な電源装置を実現できるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について図面を参照しながら説明する。なお、ここではアイドリングストップ機能を有する車両に電源装置を適用した例について述べる。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１における電源装置のブロック回路図である。図２は、本発明の実施の形態１における電源装置のオン時比率が大きい時の波形図であり、（ａ）は第１スイッチング素子のオンオフ信号ＳＷ１の波形図を、（ｂ）はタイマの出力信号Ｘの波形図を、（ｃ）は第２スイッチング素子のオンオフ信号ＳＷ２の波形図を、（ｄ）は入力電圧Ｖｉと出力電圧Ｖｏの関係がＶｉ＞Ｖｏの時のインダクタンス素子の電流Ｉにおける波形図を、（ｅ）は入力電圧Ｖｉと出力電圧Ｖｏの関係がＶｉ＜Ｖｏの時のインダクタンス素子の電流Ｉにおける波形図を、それぞれ示す。図３は、本発明の実施の形態１における電源装置のオン時比率が小さい時の波形図であり、（ａ）は第１スイッチング素子のオンオフ信号ＳＷ１の波形図を、（ｂ）はタイマの出力信号Ｘの波形図を、（ｃ）は第２スイッチング素子のオンオフ信号ＳＷ２の波形図を、（ｄ）はインダクタンス素子の電流Ｉにおける波形図を、それぞれ示す。図４は、本発明の実施の形態１における電源装置の第２スイッチング素子のオン時比率Ｄ２、および昇圧比Ｖｏ／Ｖｉに対するオン時比率Ｄとの相関図であり、（ａ）はオン時比率Ｄと第２スイッチング素子のオン時比率Ｄ２の相関図を、（ｂ）はオン時比率Ｄと昇圧比Ｖｏ／Ｖｉの相関図を、それぞれ示す。図５は、本発明の実施の形態１における電源装置の他の構成のブロック回路図である。なお、図１、および図５において太線は電力系配線を、細線は信号系配線をそれぞれ示す。
【００１４】
図１において、電源装置１１は電圧源１３と負荷１５の間に接続されている。ここで、電圧源１３は車両用のバッテリと電気二重層キャパシタ（いずれも図示せず）を直列に接続した構成とした。このような構成とすることで、バッテリと電気二重層キャパシタ（以下、キャパシタという）の直列回路から得られる高い電圧によりスタータ（図示せず）を駆動することができる。その結果、瞬時に得られる電力がバッテリのみの構成よりも増大し、エンジン（図示せず）の始動を高速、かつ安定して行うことができる。すなわち、具体的には、バッテリ（電圧１２Ｖ）とキャパシタ（複数個を直列接続することで満充電電圧を８Ｖとした）を直列接続した場合、無負荷時は最高電圧の２０Ｖとなり、高電圧によるスタータ駆動の高速安定化が図れる。また、スタータ駆動による大電流放電時には、バッテリとキャパシタの内部抵抗値、および蓄電エネルギーの低下により、合計電圧は低下する。例えば、バッテリの電圧が６Ｖ、キャパシタの電圧が４Ｖまで低下したとすると、合計の最低電圧は１０Ｖとなる。従って、バッテリのみでスタータを駆動する場合は、スタータ駆動電流が等しいとすると、電圧が６Ｖまで低下するので、それに比べ高い最低電圧を確保できる。
【００１５】
なお、キャパシタの充電は、例えば車両の走行中に発電機やバッテリから充電しておいてもよいし、車両制動時に発電機で発生する回生電力を充電するようにしてもよいが、後者の方が回生電力を活用できるので、車両効率が向上する。
【００１６】
これらのことから、車両の使用中に電圧源１３の電圧Ｖｉは１０Ｖから２０Ｖの間を上下することになる。
【００１７】
一方、負荷１５は車両に搭載された各種電装品であるが、これらは定格電圧が１２Ｖである。従って、電圧源１３を直接負荷１５に接続することはできない。そこで、本実施の形態１における車両は、１０Ｖから２０Ｖまで変化する電圧源１３の電圧を電源装置１１により昇降圧変換して、安定した１２Ｖの電圧を負荷１５に出力する構成としている。
【００１８】
電源装置１１は次の構成を有する。電圧源１３の一端には、入力端子２１を介して第１スイッチング素子２３の一端が接続されている。第１スイッチング素子２３は外部からの信号によりオンオフ動作を行う構成のもので、本実施の形態１では電界効果トランジスタ（以下、ＦＥＴという）を用いた。また、入力端子２１には接地端子２５との間に平滑コンデンサ２７も接続されている。なお、電源装置１１の接地端子２５は、電圧源１３や負荷１５等の電力系配線の接地側と接続されている。
【００１９】
第１スイッチング素子２３の他端には、接地端子２５との間に第１整流素子２９が接続されている。従って、第１整流素子２９は、第１スイッチング素子２３と電圧源１３の他端の間で、第１スイッチング素子２３と直列接続されていることになる。なお、第１整流素子２９はダイオードからなり、接地端子２５側がアノード側になるように接続される。
【００２０】
第１スイッチング素子２３と第１整流素子２９の接続点には、インダクタンス素子３１の一端が接続されている。インダクタンス素子３１の他端には、電源装置１１の出力端子３３との間に第２整流素子３５が接続されている。なお、第２整流素子３５も第１整流素子２９と同様にダイオードで構成され、インダクタンス素子３１側がアノード側になるように接続される。また、出力端子３３は負荷１５の一端に接続されるので、第２整流素子３５はインダクタンス素子３１と負荷１５の一端の間で、インダクタンス素子３１と直列接続されていることになる。
【００２１】
インダクタンス素子３１と第２整流素子３５の接続点には、接地端子３６との間に第２スイッチング素子３７が接続されている。この接地端子３６は前記した接地端子２５と共通に接続されている。また、接地端子３６には負荷１５の他端、すなわち接地側が接続されている。従って、第２スイッチング素子３７は、インダクタンス素子３１と第２整流素子３５の接続点、および負荷１５の他端の間に接続されていることになる。なお、第２スイッチング素子３７も第１スイッチング素子２３と同様にＦＥＴで構成されている。また、出力端子３３と接地端子３６の間には、平滑コンデンサ３９が接続されている。
【００２２】
第１スイッチング素子２３と第２スイッチング素子３７には、これらをオンオフ駆動する制御回路４１が制御系配線で接続されている。また、本実施の形態１の電源装置１１は、負荷１５に安定した電圧を出力する動作を行うために、出力端子３３の電圧（以下、出力電圧Ｖｏという）を読み込む制御系配線も接続されている。さらに、制御回路４１の接地側も接地端子３６に接続されている。
【００２３】
ここで、制御回路４１の詳細構成と各部の動作について説明する。まず、出力電圧Ｖｏは制御回路４１に内蔵した誤差増幅器４３に入力される。一方、誤差増幅器４３には基準電圧源４５の基準電圧も入力される。従って、誤差増幅器４３は基準電圧（本実施の形態１では１２Ｖに相当）に対する実際の出力電圧Ｖｏの差を増幅して出力する。
【００２４】
誤差増幅器４３の出力はＰＷＭ比較器４７に入力される。一方、ＰＷＭ比較器４７には三角波発生器４９から発生される所定の周期の三角波も入力される。なお、本実施の形態１では、所定の周期を２０μ秒としたが、この値に限定されるものではなく、必要な昇降圧特性が得られるように適宜決定すればよい。
【００２５】
これらにより、ＰＷＭ比較器４７は、誤差増幅器４３の出力に応じて決定されるオンオフ周期Ｔ（＝所定の周期）、オン時比率Ｄのオンオフ信号ＳＷ１を生成する。このオンオフ信号ＳＷ１は第１スイッチング素子２３に出力されるため、第１スイッチング素子２３はオン時比率Ｄでオンオフ駆動することになる。なお、オン時比率Ｄは、前記したように、オンオフ周期Ｔに対する第１スイッチング素子２３のオン期間の比と定義する。
【００２６】
ＰＷＭ比較器４７の出力は、さらに、アンド回路５１の一方の入力端子に入力されるとともに、タイマ５３、および反転回路５５を介して他方の入力端子に入力される。アンド回路５１は両者の入力信号の論理和を取って第２スイッチング素子３７に出力する。このような構成から、第２スイッチング素子３７に出力されるオンオフ信号ＳＷ２は次のようになる。
【００２７】
まず、ＰＷＭ比較器４７からアンド回路５１に直接入力される波形は、前記した第１スイッチング素子２３のオンオフ信号ＳＷ１と同じである。一方、タイマ５３はＰＷＭ比較器４７の出力がオンになった時点をトリガとして、既定期間ｔｘの間、オン信号を出力する。なお、既定期間ｔｘの詳細については後述する。タイマ５３からの出力信号Ｘは反転回路５５により反転され、アンド回路５１に入力される。従って、反転回路５５の出力は、既定期間ｔｘの間はオフで、それ以外はオンの信号となる。
【００２８】
このような、ＰＷＭ比較器４７と反転回路５５からの入力に応じて、アンド回路５１は両方の入力がオンの時のみオン信号を出力する。ゆえに、ＰＷＭ比較器４７がオン信号を出力すると同時に反転回路５５の出力はオフになるので、アンド回路５１の出力はオフのままとなる。その後、既定期間ｔｘが経過した後は反転回路５５の出力がオンになるので、アンド回路５１の出力は、その時のＰＷＭ比較器４７の出力と同じになる。以上のようなアンド回路５１の出力が、第２スイッチング素子３７のオンオフ信号ＳＷ２である。
【００２９】
次に、このような電源装置１１の動作について、図２、図３を参照しながら説明する。なお、図２、図３とも、（ａ）が第１スイッチング素子２３のオンオフ信号ＳＷ１の波形図を、（ｂ）がタイマ５３の出力信号Ｘの波形図を、（ｃ）が第２スイッチング素子３７のオンオフ信号ＳＷ２の波形図を、（ｄ）がＶｉ＞Ｖｏの時のインダクタンス素子３１の電流Ｉにおける波形図を、（ｅ）がＶｉ＜Ｖｏの時のインダクタンス素子３１の電流Ｉにおける波形図を、それぞれ示す。従って、これらの図において、横軸は時刻ｔである。また、図２はオン時比率Ｄが大きい場合、図３は小さい場合を示す。
【００３０】
まず、オン時比率Ｄが大きい場合について述べる。図２（ａ）に示すように、時刻ｔ１で第１スイッチング素子２３のオンオフ信号ＳＷ１がオンになったとする。この時、ＰＷＭ比較器４７の出力がオン信号になるため、これを受け、タイマ５３は図２（ｂ）に示すように、オン信号の出力を開始する。この出力信号Ｘは反転回路５５により反転されるので、アンド回路５１には時刻ｔ１でオフ信号が入力されることになる。従って、アンド回路５１の出力、すなわち第２スイッチング素子３７のオンオフ信号ＳＷ２は、ＰＷＭ比較器４７の出力にかかわらず、図２（ｃ）に示すように、時刻ｔ１でオフを維持する。
【００３１】
このように、時刻ｔ１では第１スイッチング素子２３のみがオンであるので、電圧源１３がインダクタンス素子３１と第２整流素子３５を介して負荷１５に接続された状態となる。ここで、入力電圧Ｖｉと出力電圧Ｖｏの関係がＶｉ＞Ｖｏの場合は、図２（ｄ）に示すように、インダクタンス素子３１に流れる電流Ｉは経時的に増加し、Ｖｉ＜Ｖｏの場合は、図２（ｅ）に示すように、電流Ｉは経時的に減少するが、いずれの場合も電流Ｉは正であるので、負荷１５に電流Ｉが供給される。この時、第２スイッチング素子３７はオフであるので、電源装置１１の損失が少ない状態となる。
【００３２】
その後、時刻ｔ１から既定期間ｔｘが経過した時刻ｔ２に至ると、タイマ５３は図２（ｂ）に示すように、オフ信号を出力する。この時、図２はオン時比率Ｄが大きい場合であるので、第１スイッチング素子２３は図２（ａ）に示すように、オンのままである。従って、ＰＷＭ比較器４７からアンド回路５１に入力される信号もオンを維持する。
【００３３】
一方、時刻ｔ２でタイマ５３の出力信号Ｘがオフになると、反転回路５５の出力はオンになり、この信号がアンド回路５１に入力される。従って、アンド回路５１の両方の入力にオン信号が入力されているので、アンド回路５１の出力信号はオンになる。ゆえに、時刻ｔ２で第２スイッチング素子３７は、図２（ｃ）に示すようにオンになり、インダクタンス素子３１の電流Ｉは、図２（ｄ）、（ｅ）に示すように、増加していく。その結果、第２スイッチング素子３７における内部損失が増加するものの、後述するように電源装置１１の昇圧比Ｖｏ／Ｖｉは大きくなる。
【００３４】
その後、時刻ｔ３で、第１スイッチング素子２３のオン時比率Ｄにより決定されたオン期間が終了し、図２（ａ）に示すように第１スイッチング素子２３がオフになる。その結果、アンド回路５１はオフ信号を出力するので、図２（ｃ）に示すように、第２スイッチング素子３７もオフになる。従って、時刻ｔ３では第１スイッチング素子２３と第２スイッチング素子３７が同期してオフになる。
【００３５】
これにより、負荷１５へはインダクタンス素子３１の電力が供給されるため、図２（ｄ）に示すように、時刻ｔ３以降ではインダクタンス素子３１の電流Ｉが経時的に減少する。なお、この時は第１スイッチング素子２３と第２スイッチング素子３７が両方オフのため、これらの内部損失は発生しない。
【００３６】
その後、時刻ｔ４になれば、再び時刻ｔ１と同じ動作を行い、以後、時刻ｔ１からｔ４の動作を繰り返す。
【００３７】
このように動作することにより、第２スイッチング素子３７は既定期間ｔｘの間、オフになるので、その間の内部損失を低減することが可能な電源装置１１が実現できる。
【００３８】
次に、本実施の形態１の特徴となるオン時比率Ｄが小さい場合の動作について述べる。図３（ａ）に示すように、時刻ｔ１１で第１スイッチング素子２３のオンオフ信号ＳＷ１がオンになったとする。この時、前記した図２の時刻ｔ１と同様に、タイマ５３は図３（ｂ）に示すように、オン信号の出力を開始し、第２スイッチング素子３７のオンオフ信号ＳＷ２は図３（ｃ）に示すように、オフを維持する。ゆえに、時刻ｔ１では電圧源１３がインダクタンス素子３１と第２整流素子３５を介して負荷１５に接続された状態となるので、インダクタンス素子３１に流れる電流Ｉは、図３（ｄ）に示すように経時的に上昇し、負荷１５に供給される。この時も、第２スイッチング素子３７はオフであるので、電源装置１１の損失が少ない状態となる。
【００３９】
その後、時刻ｔ１２で、第１スイッチング素子２３のオン時比率Ｄにより決定されたオン期間が終了し、図３（ａ）に示すように第１スイッチング素子２３がオフになる。この時、図３はオン時比率Ｄが小さい場合であるので、既定期間ｔｘの方が長くなる。従って、図３（ｂ）に示すように、タイマ５３の出力信号Ｘは時刻ｔ１２でもオン状態を維持する。
【００４０】
このような状態により、アンド回路５１はオフ信号を出力するので、図３（ｃ）に示すように、時刻ｔ１２でも第２スイッチング素子３７はオフを維持する。従って、負荷１５へはインダクタンス素子３１の電力が供給されるため、図３（ｄ）に示すように、時刻ｔ１２以降ではインダクタンス素子３１の電流Ｉが経時的に減少する。なお、この時は第１スイッチング素子２３と第２スイッチング素子３７が両方オフのため、これらの内部損失は発生しない。
【００４１】
その後、時刻ｔ１１から既定期間ｔｘが経過した時刻ｔ１３で、図３（ｂ）に示すようにタイマ５３の出力はオフになるが、図３（ａ）に示すように第１スイッチング素子２３はオフのままであるので、時刻ｔ１３でも第２スイッチング素子３７はオフを維持する。よって、図３（ｄ）に示すように、引き続きインダクタンス素子３１の電流Ｉが経時的に減少する。
【００４２】
その後、時刻ｔ１４になれば、再び時刻ｔ１１と同じ動作を行い、以後、時刻ｔ１１からｔ１４の動作を繰り返す。
【００４３】
このように、オン時比率Ｄが小さければ、第２スイッチング素子３７はオフを維持するように制御されているので、効率よく電圧変換ができる電源装置１１を実現できる。
【００４４】
以上の動作説明から、第２スイッチング素子３７のオン時比率Ｄ２（オンオフ周期Ｔに対する第２スイッチング素子３７のオン期間の比と定義する。）、および昇圧比Ｖｏ／Ｖｉに対するオン時比率Ｄとの相関をまとめると、以下のようになる。
【００４５】
まず、オン時比率Ｄと、第２スイッチング素子３７のオン時比率Ｄ２の相関図を図４（ａ）に示す。なお、横軸はオン時比率Ｄ、縦軸は第２スイッチング素子３７のオン時比率Ｄ２である。第２スイッチング素子３７は、第１スイッチング素子２３がオンになってから既定期間ｔｘの後にオンになる動作が基本的な動作であるので、図４（ａ）に示すように、オン時比率Ｄが、既定期間ｔｘにおけるタイマ５３のオン時比率Ｄｘ（＝ｔｘ／Ｔ）以下の場合は、第２スイッチング素子３７がオフのままであるので、そのオン時比率Ｄ２は０である。一方、オン時比率Ｄがタイマ５３のオン時比率Ｄｘより大きくなると、第２スイッチング素子３７は既定期間ｔｘだけ遅れてオンになるので、そのオン時比率Ｄ２は、オン時比率Ｄよりタイマ５３のオン時比率Ｄｘだけ小さい値となる。よって、Ｄ＞Ｄｘの場合は、図４（ａ）に示すように、Ｄ２＝Ｄ−Ｄｘの相関関係となる。
【００４６】
次に、これらの場合のオン時比率Ｄと昇圧比Ｖｏ／Ｖｉの相関を図４（ｂ）に示す。なお、横軸はオン時比率Ｄ、縦軸は昇圧比Ｖｏ／Ｖｉである。図４（ｂ）において、Ｄ≦Ｄｘの場合は、第２スイッチング素子３７がオフのままであるので、その内部損失は低減されるものの、オン時比率Ｄが増大しても昇圧比Ｖｏ／Ｖｉがそれほど大きくならない。この時、インダクタンス素子３１の電流Ｉが十分に大きく常に正の値となる電流連続モードを仮定すると、Ｖｏ／Ｖｉ＝Ｄの関係が成り立つ。
【００４７】
一方、Ｄ＞Ｄｘの場合は、第２スイッチング素子３７もオンオフ動作を行うので、その内部損失が発生するものの、オン時比率Ｄを大きくすることにより、昇圧比Ｖｏ／Ｖｉを大きくすることができる。この場合、常時第２スイッチング素子３７をオフのままにしていると、図４（ｂ）の破線で示すように昇圧比Ｖｏ／Ｖｉを稼ぐことができず、必要な出力電圧Ｖｏが得られなくなる可能性がある。
【００４８】
このような理由から、制御回路４１は、第１スイッチング素子２３と第２スイッチング素子３７を同期してオンオフ駆動する際に、第１スイッチング素子２３のみをオンにしてから既定期間ｔｘの後、第１スイッチング素子２３がオンであれば第２スイッチング素子３７をオンにし、第１スイッチング素子２３がオフであれば第２スイッチング素子３７をオフのままとしている。これにより、必要な昇圧比Ｖｏ／Ｖｉを得ながら効率の向上を図ることが可能となる。
【００４９】
次に、必要な昇圧比Ｖｏ／Ｖｉと高効率を両立する既定期間ｔｘの決定方法を説明する。
【００５０】
まず、第１スイッチング素子２３のオン時比率Ｄとタイマ５３のオン時比率Ｄｘから、上記したように第２スイッチング素子３７のオン時比率Ｄ２はＤ２＝Ｄ−Ｄｘとなる。ここで、第２整流素子３５のオンオフ動作は第２スイッチング素子３７と反転するので、第２整流素子３５のオン時比率Ｄｄ２は、
Ｄｄ２＝１−Ｄ２
＝１−（Ｄ−Ｄｘ）                                    （１）
となる。
【００５１】
電源装置１１の安定状態では、インダクタンス素子３１の両端の電圧が等しくなることから、前記電流連続モードを仮定すると、（２）式が成立する。
【００５２】
Ｄ・Ｖｉ＝（１−（Ｄ−Ｄｘ））・Ｖｏ                        （２）
よって、昇圧比Ｖｏ／Ｖｉは（２）式より、
Ｖｏ／Ｖｉ＝Ｄ／（１−（Ｄ−Ｄｘ））                        （３）
ここで、昇圧比Ｖｏ／Ｖｉの最大値、すなわち最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは、第１スイッチング素子２３の最大オン時比率Ｄｍａｘの時に得られる。なお、最大オン時比率Ｄｍａｘは制御回路４１の仕様により決定され、その範囲は０＜Ｄｍａｘ≦１である。
【００５３】
従って、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは、（３）式にＤ＝Ｄｍａｘを代入して、
（Ｖｏ／Ｖｉ）ｍａｘ＝Ｄｍａｘ／（１−Ｄｍａｘ＋Ｄｘ）                （４）
となる。
【００５４】
ここで、タイマ５３のオン時比率Ｄｘは大きいほど効率がよくなるので、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘを必要とされる範囲の最大値として、タイマ５３のオン時比率Ｄｘを決定すればよい。これにより、必要な昇圧比Ｖｏ／Ｖｉが得られ、かつ、効率のよい電源装置１１が得られる。
【００５５】
以上のことから、タイマ５３のオン時比率Ｄｘは（５）式で得られる。
【００５６】
Ｄｘ＝Ｄｍａｘ／（Ｖｏ／Ｖｉ）ｍａｘ＋Ｄｍａｘ−１                    （５）
ゆえに、既定期間ｔｘは（６）式により求められる。
【００５７】
ｔｘ＝Ｄｘ・Ｔ
＝（Ｄｍａｘ／（Ｖｏ／Ｖｉ）ｍａｘ＋Ｄｍａｘ−１）・Ｔ            （６）
ここで、具体的な既定期間ｔｘを求める。前記したように、本実施の形態１における電源装置１１の入力電圧Ｖｉは１０〜２０Ｖ、出力電圧Ｖｏは１２Ｖである。従って、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは、出力電圧Ｖｏが一定であるので、入力電圧Ｖｉが最小の時（＝１０Ｖ）となる。よって、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘ＝１２／１０＝１．２となる。また、制御回路４１の仕様として最大オン時比率Ｄｍａｘは０．９であるとする。なお、オンオフ周期Ｔは前記したように２０μ秒である。
【００５８】
これらの数値を（６）式に代入すると、既定期間ｔｘ＝１３μ秒となる。これにより、本実施の形態１では、第１スイッチング素子２３がオンになってから１３μ秒後に、第１スイッチング素子２３が引き続きオンであれば第２スイッチング素子３７をオンに、第１スイッチング素子２３が１３μ秒後にオフになっていれば第２スイッチング素子３７をオフのままとする制御が行われることになる。
【００５９】
こうして決定した既定期間ｔｘにより第２スイッチング素子３７のオンオフ制御を行うことで、必要な昇圧比Ｖｏ／Ｖｉと高効率の両方が得られる。
【００６０】
なお、上記の計算例は、回路系の内部損失を考慮しない理想値として計算しているが、実際には内部損失が存在する。従って、回路内部損失分を含めて計算する必要がある。
【００６１】
回路系の内部損失が発生することにより、昇圧比Ｖｏ／Ｖｉは理想値に比べ小さくなる。そこで、実際に入力電圧Ｖｉと出力電圧Ｖｏを測定し、内部損失の昇圧比Ｖｏ／Ｖｉに対する影響をあらかじめ調べておく。
【００６２】
今、内部損失により、昇圧比Ｖｏ／Ｖｉを１０％大きくする必要があったとする。この場合は、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘに１／（１−０．１）を乗じればよい。すなわち、上記計算例における最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは、１２／１０×（１／（１−０．１））＝１．３３とすればよい。これを（６）式に代入すると、既定期間ｔｘ≒１１．５μ秒となる。このように最大昇圧比（（Ｖｏ／Ｖｉ）ｍａｘ）を、回路内部損失分を含む値として決定することで、より最適な既定期間ｔｘが求められる。
【００６３】
ここまでの説明では、電流連続モードでの計算例を示したが、インダクタンス素子３１の電流Ｉがゼロになる場合がある電流不連続モードの場合は、同じ昇圧比Ｖｏ／Ｖｉを得るためのオン時比率Ｄは小さく、回路の損失が少なくなる。従って、電流不連続モードの場合でも、上記した電流連続モードの計算を用いて設計すればよい。
【００６４】
なお、本実施の形態１における計算は一例であり、これらの数値に限定されるものではない。
【００６５】
以上の構成、動作により、第１スイッチング素子２３のオン期間が既定期間ｔｘ以下であれば、第２スイッチング素子３７をオフのままとするので、オン時比率Ｄが小さくても第２スイッチング素子３７における損失を低減することができ、高効率な電源装置を実現できる。
【００６６】
なお、本実施の形態１では、タイマ５３への入力信号をＰＷＭ比較器４７の出力から得ているが、このような回路構成で、かつ、最大オン時比率Ｄｍａｘが１である制御回路４１を用いた場合は、電源装置１１の動作状況によってはオン時比率Ｄが１となることがある。この間、ＰＷＭ比較器４７の出力はオンのままとなるので、タイマ５３が既定期間ｔｘのカウントを開始するトリガが得られない。従って、この場合は図５に示すように、確実にトリガを得ることができる三角波発生器４９の出力をタイマ５３に接続するようにすればよい。
【００６７】
（実施の形態２）
図６は、本発明の実施の形態２における電源装置のブロック回路図である。なお、図６において太線は電力系配線を、細線は信号系配線をそれぞれ示す。
【００６８】
本実施の形態２の電源装置１１の構成において、実施の形態１と同じ構成部分には同じ番号を付して詳細な説明を省略する。すなわち、図６において図１との違いは以下の通りである。
１）入力電圧Ｖｉを検出するための電圧検出回路６１を、入力端子２１と平滑コンデンサ２７の接続点に接続した。
２）電圧検出回路６１はタイマ５３にも接続され、電圧検出回路６１で検出した入力電圧Ｖｉをタイマ５３に出力するようにした。
３）タイマ５３はＰＷＭ比較器４７の出力と電圧検出回路６１からの入力電圧Ｖｉを取り込み、既定期間ｔｘを求めて、タイマ５３の出力信号Ｘを出力するようにした。
【００６９】
上記以外の構成は図１と同じである。なお、タイマ５３は既定期間ｔｘを求めるために演算回路（例えばマイクロコンピュータ）を内蔵している。
【００７０】
次に、本実施の形態２の動作についても、基本的な部分は実施の形態１と同じであるので、本実施の形態２の特徴となる部分の動作を説明する。
【００７１】
実施の形態１では、既定期間ｔｘを最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘから決定しているが、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは、入力電圧Ｖｉの最小値と、出力電圧Ｖｏの最大値により決まる。具体的には、実施の形態１より、最小の入力電圧Ｖｉは１０Ｖ、出力電圧Ｖｏは１２Ｖ（一定）であるので、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは１．２となる。ゆえに、最大昇圧比（Ｖｏ／Ｖｉ）ｍａｘは定数である。また、最大オン時比率Ｄｍａｘとオンオフ周期Ｔはいずれも電源装置１１の仕様により一義的に決定される定数である。従って、（６）式より既定期間ｔｘは定数となる。
【００７２】
このような動作によってもオン時比率Ｄが小さい場合を含め高効率が得られるのであるが、入力電圧Ｖｉが変化しても既定期間ｔｘは一定のままである。しかし、入力電圧Ｖｉが変化した時は、それに応じた最適の既定期間ｔｘを求めることにより、さらに高効率化を図ることが可能となる。そこで、その動作を以下に説明する。
【００７３】
まず、タイマ５３はＰＷＭ比較器４７から得られる第１スイッチング素子２３のオンオフ信号ＳＷ１がオンになったことを検知すると、その時の入力電圧Ｖｉを電圧検出回路６１から取り込む。次に、タイマ５３は得られた入力電圧Ｖｉを（７）式に代入して既定期間ｔｘを求める。
【００７４】
ｔｘ＝（Ｄｍａｘ／（Ｖｏ／Ｖｉ）＋Ｄｍａｘ−１）・Ｔ                  （７）
ここで、定数Ｄｍａｘ、Ｖｏ、Ｔの意味は（６）式と同じである。
【００７５】
（７）式から明らかなように、本実施の形態２では、入力電圧Ｖｉの値に応じて昇圧比Ｖｏ／Ｖｉを計算し、最適な既定期間ｔｘを都度求めるので、電源装置１１の効率をさらに上げることができる。
【００７６】
なお、実施の形態１で説明したように、（７）式においても回路内部損失分を考慮して計算する必要がある。すなわち、昇圧比Ｖｏ／Ｖｉを例えば１０％大きくして計算すればよい。
【００７７】
これらのことから、既定期間ｔｘの計算例を以下に示す。なお、内部損失による昇圧比Ｖｏ／Ｖｉへの影響は実施の形態１と同様に理想値の１０％大とした。
【００７８】
まず、入力電圧Ｖｉが最小値（Ｖｉ＝１０Ｖ）であれば、実施の形態１で計算したように、既定期間ｔｘ≒１１．５μ秒となる。
【００７９】
次に、入力電圧Ｖｉが上昇し、１２Ｖ、１４Ｖ、１６Ｖになったとする。この場合、既定期間ｔｘは順に、１４．２μ秒、１６．９μ秒、１９．６μ秒となる。
【００８０】
このように、入力電圧Ｖｉが上昇するとともに、既定期間ｔｘは大きくなる。その結果、前記したように既定期間ｔｘが大きくなるほど電源装置１１の効率が向上するので、入力電圧Ｖｉの現在値に応じた最適な既定期間ｔｘを求めて電源装置１１を制御することにより、高効率化が可能となる。
【００８１】
ここで、入力電圧Ｖｉ＝１６Ｖの時は、既定期間ｔｘ≒１９．６μ秒となることから、入力電圧Ｖｉが大きくなるほど既定期間ｔｘはオンオフ周期Ｔ（＝２０μ秒）に近づいていく。やがて、入力電圧Ｖｉ≒１６．３Ｖになると、既定期間ｔｘとオンオフ周期Ｔが等しくなる。さらに、入力電圧Ｖｉが１６．３Ｖより大きくなると、計算上は既定期間ｔｘの方がオンオフ周期Ｔよりも大きくなる。
【００８２】
そこで、この場合は、タイマ５３が既定期間ｔｘを２０μ秒と決定する。これにより、タイマ５３の出力信号Ｘは常にオンになるので、アンド回路５１から出力される第２スイッチング素子３７のオンオフ信号ＳＷ２は常にオフとなる。この状態では、入力電圧Ｖｉが大きく、かつ出力電圧Ｖｏが一定（１２Ｖ）であるので、昇圧比Ｖｏ／Ｖｉは、小さくなる。従って、図４（ｂ）より、昇圧比Ｖｏ／Ｖｉが小さい場合はオン時比率Ｄも小さくなる。
【００８３】
これらのことから、本実施の形態２においても、入力電圧Ｖｉが大きくなり昇圧比Ｖｏ／Ｖｉが小さくなることで、オン時比率Ｄが小さくなった場合には、第２スイッチング素子３７のオンオフ信号ＳＷ２が常にオフとなるように制御されるので、入力電圧Ｖｉに応じて既定期間ｔｘを計算する構成としても、高効率な電源装置１１が実現できる。
【００８４】
以上の構成、動作により、オン時比率Ｄが小さくても第２スイッチング素子３７における損失を低減することができる上に、入力電圧Ｖｉに応じて最適な既定期間ｔｘを求めるので、さらに高効率な電源装置を実現できる。
【００８５】
なお、本実施の形態２では、入力電圧Ｖｉによって既定期間ｔｘを求めたが、出力電圧Ｖｏが変化する場合は、それによって既定期間ｔｘを求めてもよい。
【００８６】
また、実施の形態１、２において、制御回路４１を主にハードウエアにより構成し、ハードウエアにより制御するようにしているが、これはマイクロコンピュータと周辺回路で構成し、ソフトウエアにより制御するようにしてもよい。
【００８７】
また、実施の形態１、２において、電源装置１１をアイドリングストップ機能を有する車両に適用した場合について説明したが、この用途に限定されるものではなく、車両のバックアップ電源やハイブリッド電源等の電源装置として、さらに車両以外の安定化電源等としても適用することができる。
【産業上の利用可能性】
【００８８】
本発明にかかる電源装置は、第２スイッチング素子における損失を低減でき、高効率化が可能となるので、電圧の昇圧変換、および降圧変換が可能な電源装置等として有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１における電源装置のブロック回路図
【図２】本発明の実施の形態１における電源装置のオン時比率が大きい時の波形図であり、（ａ）は第１スイッチング素子のオンオフ信号ＳＷ１の波形図、（ｂ）はタイマの出力信号Ｘの波形図、（ｃ）は第２スイッチング素子のオンオフ信号ＳＷ２の波形図、（ｄ）は入力電圧Ｖｉと出力電圧Ｖｏの関係がＶｉ＞Ｖｏの時のインダクタンス素子の電流Ｉにおける波形図、（ｅ）は入力電圧Ｖｉと出力電圧Ｖｏの関係がＶｉ＜Ｖｏの時のインダクタンス素子の電流Ｉにおける波形図
【図３】本発明の実施の形態１における電源装置のオン時比率が小さい時の波形図であり、（ａ）は第１スイッチング素子のオンオフ信号ＳＷ１の波形図、（ｂ）はタイマの出力信号Ｘの波形図、（ｃ）は第２スイッチング素子のオンオフ信号ＳＷ２の波形図、（ｄ）はインダクタンス素子の電流Ｉにおける波形図
【図４】本発明の実施の形態１における電源装置の第２スイッチング素子のオン時比率Ｄ２、および昇圧比Ｖｏ／Ｖｉに対するオン時比率Ｄとの相関図であり、（ａ）はオン時比率Ｄと第２スイッチング素子のオン時比率Ｄ２の相関図、（ｂ）はオン時比率Ｄと昇圧比Ｖｏ／Ｖｉの相関図
【図５】本発明の実施の形態１における電源装置の他の構成のブロック回路図
【図６】本発明の実施の形態２における電源装置のブロック回路図
【図７】従来の電源装置のブロック回路図
【符号の説明】
【００９０】
１１  電源装置
１３  電圧源
１５  負荷
２３  第１スイッチング素子
２９  第１整流素子
３１  インダクタンス素子
３５  第２整流素子
３７  第２スイッチング素子
４１  制御回路
【図１】
2009296747.tif 000003
【図２】
2009296747.tif 000004
【図３】
2009296747.tif 000005
【図４】
2009296747.tif 000006
【図５】
2009296747.tif 000007
【図６】
2009296747.tif 000008
【図７】
2009296747.tif 000009