(57)【要約】【課題】複数の遅延時間を用いる回路において検査時間を効率的に短縮する。【解決手段】回路システムは、発振回路と、上記発振回路からの出力信号をカウントする多段数の計数カウンタとからなる。計数カウンタは、直列に接続される複数の部分的カウンタに分割される。さらに、２つの部分的カウンタの間に付加回路が設けられ、この付加回路は、テストモードと通常モードのいずれであるかを示すモード信号を入力し、通常モードでは、前段側の部分的カウンタの出力信号を後段側の部分的カウンタに入力し、テストモードでは、それぞれの部分的カウンタの１段目に発振回路からの出力信号を直接に入力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
発振回路と、上記発振回路からの出力信号をカウントする多段数の計数カウンタとからなり、
上記計数カウンタは、直列に接続される複数の部分的カウンタに分割され、
さらに、２つの上記部分的カウンタの間に付加回路が設けられ、
この付加回路は、テストモードと通常モードのいずれであるかを示すモード信号を入力し、通常モードでは、前段側の部分的カウンタの出力信号を後段側の部分的カウンタに入力し、テストモードでは、それぞれの上記部分的カウンタの１段目に上記発振回路からの出力信号を直接に入力する
回路システム。
【請求項２】
請求項１に記載された回路システムにおいて、
上記付加回路は、さらに、すべての上記部分的カウンタの最終段からの信号のＡＮＤ演算をするＡＮＤ回路と、テストモードにおいて、上記ＡＮＤ回路から信号が出力されるときに、上記部分的カウンタの最終段の出力信号を出力する出力回路とを備える
回路システム。
【請求項３】
請求項１または２に記載された回路システムにおいて、
さらに、上記モード信号を外部から入力するコントロール入力端子を有し、上記コントロール入力端子は上記付加回路に接続される
回路システム。
【請求項４】
請求項１または２に記載された回路システムにおいて、
さらに、モード信号を上記付加回路に供給するトリミング回路を有し、トリミング回路に含まれるトリミングヒューズが破壊されない状態ではテストモードであることを示す信号を上記付加回路に供給し、トリミングヒューズが破壊された状態では通常モードであることを示す信号を上記付加回路に供給する、
回路システム。
【請求項５】
請求項１または２に記載された回路システムにおいて、
さらに、上記モード信号を記憶する記憶回路を有し、上記記憶回路は上記モード信号を上記付加回路に出力する
回路システム。
【請求項６】
上記発振回路は、テストモードと通常モードで発振周波数が切り替えられる、請求項１〜５のいずれかに記載された回路システム。
【請求項７】
互いに異なる動作を行う複数の電子回路と、
前記複数の電子回路のいずれかに要求される遅延時間をカウントして、当該電子回路に信号を出力する、請求項１〜６のいずれかに記載された回路システムと
からなる半導体装置。
【請求項８】
前記複数の電子回路は、それぞれ、異常電圧を検出する検出回路であることを特徴とする請求項７に記載された半導体装置。
【請求項９】
２次電池の過充電、過放電、充電過電流および放電過電流の少なくとも１つを検出する検出回路と、
前記検出回路による過充電、過放電、充電過電流および放電過電流の上記少なくとも１つの検出時からの遅延時間をカウントする請求項１〜５のいずれかに記載された回路システムと、
からなる、前記２次電池を保護する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延時間をカウントする回路システム及びその回路システムを含む半導体装置に関する。
【背景技術】
【０００２】
電子機器では、異なる複数の遅延時間を発生する回路を組み込んでいるものがある。遅延時間は、たとえば、異常電圧の検出の際に誤動作防止のために用いられる。たとえば、携帯電子機器では、取扱の簡便なバッテリパックが広く用いられているが、バッテリパックに含まれる保護用半導体装置は、短絡、放電、充電などの際の異常電圧検出のため、それぞれに適した遅延時間を用いて異常を検出している。
【０００３】
バッテリパックは１個ないし複数個の２次電池を１つのパッケージに格納したものであり、２次電池としてはリチウムイオン電池、リチウムポリマ電池、ニッケル水素電池など高容量のものが用いられている。高容量の電池は、内部に保持しているエネルギー量がきわめて大きいため、過充電、過放電、過電流を行った場合は高温で発熱し、時には発火に至ることもある。そこで、２次電池を過充電、過放電、充電過充電、放電過充電、短絡電流から保護するため、保護用半導体装置がバッテリパック内に収められ、保護が必要な場合は、２次電池と充電器あるいは負荷装置との接続を遮断して発熱、発火を防いでいる。保護用半導体装置は、過充電、過放電、充電過充電、放電過充電、短絡電流を検出するためにそれぞれ専用の検出回路を備えている。各検出回路は、保護動作が必要な異常を検出すると、検出信号を出力し、２次電池と充電器あるいは負荷装置との間に設けられているスイッチ手段をオフして、接続を遮断する。
【０００４】
しかし、検出信号が出力されると直ちにスイッチ手段をオフすると、ノイズによる誤動作などで極短時間、検出信号が出力されても負荷装置への電力供給を停止しまい負荷装置を誤作動させてしまう、などの不具合が発生する。このような誤作動を防止するため、通常、検出信号が出力されてから所定の時間経過しても、まだ異常が継続している場合に本当の異常と判断し、スイッチ手段をオフするようにしている。上記所定の時間を遅延時間と呼ぶ。遅延時間は、検出した異常の内容や緊急度に合わせて異なる時間を設定している。すなわち、異常の程度が大きいものや緊急を要するものほど短く、あまり緊急を要しないものは長くしている。たとえば、過充電保護の場合は約１s(秒)、過放電の場合は約２０ms、放電過電流の場合は約１２ms、充電過電流の場合は約１６ms、短絡電流の場合は約０.４μsである。
【０００５】
このような保護用半導体装置の特性検査や出荷検査などを行う場合は、上記遅延時間を待っていたのでは、検査に時間がかかり過ぎ、量産性がなく、コストも増加してしまう。そこで、従来の保護用半導体装置では、遅延時間の生成において、保護用半導体装置に外付けしたコンデンサの静電容量を基にして時間を決めていたが、検査時はコンデンサの静電容量を小さくして、遅延時間を短縮していた。
【０００６】
ところが、近年では、装置の小型化やコストダウンの要求を受け、外付けコンデンサを使用せずに、発振回路やカウンタを全て保護用半導体装置内に組み込んで、遅延時間を生成するようになった。その結果、コンデンサの静電容量が変更できなくなったので、保護用半導体装置に遅延時間を短縮するためのテスト端子を新たに追加していた。たとえば、特開２００２−１８６１７３号公報に記載された半導体装置では、テスト端子をコントロールすることで発振回路の周波数を増大させて、遅延時間を加速することで、検査時間を短縮している。
【０００７】
しかし、遅延時間の検査をする場合に発振回路の周波数を増大して遅延時間を加速させる方法では、遅延時間の加速度のバラツキが発生して遅延時間の保証を困難にするか、遅延時間の検査規格を厳しくすることで、歩留りを落として保証範囲を狭める方法をとることになり、コスト増大につながる。
【特許文献１】特開２００２−１８６１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、複数の遅延時間を用いる回路において検査時間を効率的に短縮することである。
【課題を解決するための手段】
【０００９】
本発明に係る回路システムは、発振回路と、上記発振回路からの出力信号をカウントする多段数の計数カウンタとからなる。上記計数カウンタは、直列に接続される複数の部分的カウンタに分割される。さらに、２つの上記部分的カウンタの間に付加回路が設けられ、この付加回路は、テストモードと通常モードのいずれであるかを示すモード信号を入力し、通常モードでは、前段側の部分的カウンタの出力信号を後段側の部分的カウンタに入力し、テストモードでは、それぞれの上記部分的カウンタの１段目に上記発振回路からの出力信号を直接に入力する。
【００１０】
前記回路システムにおいて、好ましくは、上記付加回路は、さらに、すべての上記部分的カウンタの最終段からの信号のＡＮＤ演算をするＡＮＤ回路と、テストモードにおいて、上記ＡＮＤ回路から信号が出力されるときに、上記部分的カウンタの最終段の出力信号を出力する出力回路とを備える。
【００１１】
前記回路システムにおいて、好ましくは、さらに、上記モード信号を外部から入力するコントロール入力端子を有し、上記コントロール入力端子は上記付加回路に接続される。
【００１２】
前記回路システムにおいて、たとえば、さらに、モード信号を上記付加回路に供給するトリミング回路を有し、トリミング回路に含まれるトリミングヒューズが破壊されない状態ではテストモードであることを示す信号を上記付加回路に供給し、トリミングヒューズが破壊された状態では通常モードであることを示す信号を上記付加回路に供給する。
【００１３】
上記回路システムにおいて、たとえば、さらに、上記モード信号を記憶する記憶回路を有し、上記記憶回路は上記モード信号を上記付加回路に出力する。
【００１４】
上記回路システムにおいて、上記発振回路は、たとえば、テストモードと通常モードで発振周波数が切り替えられる。
【００１５】
本発明に係る半導体装置は、互いに異なる動作を行う複数の電子回路と、前記複数の電子回路のいずれかに要求される遅延時間をカウントして、当該電子回路に信号を出力する、上述の回路システムとからなる。前記複数の電子回路は、たとえば、それぞれ異常電圧を検出する検出回路である。
【００１６】
本発明に係る２次電池を保護する半導体装置は、２次電池の過充電、過放電、充電過電流および放電過電流の少なくとも１つを検出する検出回路と、前記検出回路による過充電、過放電、充電過電流および放電過電流の上記少なくとも１つの検出時からの遅延時間をカウントする上述の回路システムとからなる。
【発明の効果】
【００１７】
本発明によれば、通常使用状態で複数の種類の遅延回路を一つの基本発振回路と一つのカウンタ回路を共有して構成し、また、テストモードでは複数のカウンタ群に分割するので、従来では検査時間が長かった回路について、検査時間を効率よく短縮できて、品質向上及びコスト低減が図れる。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照して発明の実施の形態を説明する。
いま、通常使用状態（通常モード）で複数の種類の遅延回路を、一つの基本発振回路と多段のカウンタ回路を共有して構成する回路システムを考える。図１は、そのような回路システムの１例であり、発振回路１０と、発振された信号を計数するカウンタ回路１２とからなる。カウンタ回路１２は、直列に接続された多段のフリップフロップからなる。フリップフロップの段数は任意であるが、図では１２段である。フリップフロップは、いずれもリセット信号によりリセットされる。この回路システムでは、たとえば４段目、８段目及び１２段目のフリップフロップから出力が取り出せて、３種類の遅延時間を出力できる。
【００１９】
図２に示される回路システムでは、図１の回路システムに含まれるような多段カウンタが、任意の段数のフリップフロップ（図２の例では４段）からなるカウンタ群（部分的カウンタ）１２ａ，１２ｂ，１２ｃに分割され、隣接するカウンタ群の間に付加回路１４が追加される。また、外部から制御可能なテスト端子１６が設けられ、テスト状態と通常使用状態とを外部からのコントロールで切り替える。付加回路１４は、テストモードでは、カウンタ群１２ａ，１２ｂ，１２ｃの１段目に基本発振回路１０の出力信号を直接に入力するように構成されている。付加回路１４は、テスト端子でのハイ入力でテストモードに、ロー入力で通常モードに設定される。ただし、テスト信号に一段のインバータを挿入することで、ハイ入力で通常モード、ロー入力でテストモードの回路構成とすることも可能である。この回路システムでは、発振回路＋多段数のカウンタ回路で構成され、各カウンタ群は４段からなるので、テストモードでは、４段分のカウンタの遅延時間で全カウンタの動作試験が可能になり、動作確認の時間が短縮できる。一方、通常モードにすれば１２段分のカウンタで３つの遅延時間を生成する。
【００２０】
付加回路１４について説明すると、この付加回路１４は、テストモードと通常モードのいずれであるかを示すモード信号に基づいて動作する。通常モードでは、前段側のカウンタ群の出力信号を後段側のカウンタ群に入力し、テストモードでは、それぞれのカウンタ群の１段目に発振回路１０からの出力信号を直接に入力する。図１に示した付加回路１４では、カウンタ群の最終段のフリップフロップのＱ出力が第１のＮＯＲゲート２０の一方の入力端子に入力される。ＮＯＲゲート２０の他方の入力端子は、テスト端子１６に接続される。ＮＯＲゲート２０の出力端子は第２のＮＯＲゲート２２の一方の入力端子に接続される。また、ＮＡＮＤゲート２４の一方の入力端子に、発振回路１０からの信号が入力され、他方の入力端子にテスト端子１６が接続される。ＮＡＮＤゲート２４の出力端子は、インバータ２６を介して第２のＮＯＲゲート２２の他方の入力端子に接続される。第２のＮＯＲゲート２２の出力端子は、次のカウンタ群の最初の段のフリップフロップのＴ入力端子に接続され、また、インバータ２８を介して／Ｔ入力端子に接続される。なお、付加回路１４の具体的な回路構成は、カウンタ群の構成により適当に変更すればよい。
【００２１】
テストモードで通常モードより基本周波数を高くすることも可能である。その場合、発振回路１０において基本周波数を高くすることにより早くカウントする。この場合、テストモードと通常モードを切り替えるモード切替信号は、遅延時間切替信号として使用できる。たとえば、テストモードで通常モードの１０倍または１００倍の周波数で発振すれば、１０倍または１００倍の速さで遅延時間をカウントでき、テストを加速できる。
【００２２】
また、図３に示す回路システムでは、すべてのカウンタ群１２ａ，１２ｂ，１２ｃの最終段からの出力信号のＡＮＤをとって、ＡＮＤ出力がハイレベルになったとき、各カウンタ群の最終段の出力信号を出力する付加回路１４’、１４”を追加する。具体的には、カウンタ群１２ａ，１２ｂ，１２ｃの出力が第１のＮＯＲゲート３０の一方の入力端子に入力される。第１のＮＯＲゲート３０の他方の入力端子とＮＡＮＤゲート３２の一方の入力端子はテスト信号に接続される。テスト信号は、テストモード信号（Ｈ）と通常モード信号（Ｌ）を含む。一方、各カウンタ群１２ａ，１２ｂ，１２ｃの最終段の出力は、それぞれ、３入力ＮＡＮＤゲート３４に入力され、その出力は、インバータ３６を介してＮＡＮＤゲート３２の他方の入力端子に入力される。第１のＮＯＲゲート３０の出力とＮＡＮＤゲート３２の出力は、第２のＮＯＲゲート３８に入力される。したがって、第２のＮＯＲゲート３８は、テストモードにおいて各カウンタ群が正常に動作しているときに、各カウンタ群１２ａ，１２ｂ，１２ｃの最終段の出力信号を出力する。こうすることで各カウンタ群１２ａ，１２ｂ，１２ｃが正常動作することが確認できる。したがって、発振回路＋多段数のカウンタ回路で構成された遅延回路の動作確認の時間短縮が可能となると同時に、出力信号の集約により確認精度の向上が見込まれる。
【００２３】
なお、図２と図３の回路システムでは１つのカウンタ群を４段構成としているが、任意の段数で構成できる。たとえば、１段としてもよい。また、各カウンタ群の段数を異ならせてもよい。たとえば、２段と３段のように構成できる。また、段数が異なる場合、上述のＡＮＤ演算回路には、たとえばラッチなどを追加すればよい。
【００２４】
上述のテスト端子１６は、テスト状態と通常使用状態とを外部から切り替えるために設けられる。テスト端子１６を使うことにより、検査工程の簡素化を見込める。
【００２５】
テスト端子１６の具体例を図４と図５に示す。図４の回路例では、パッド入力端子４０からハイレベル信号を入力することで、グランドと接続された抵抗４２（数１００ｋΩ〜数１０ＭｅｇΩが適当）との引っ張り合いで、テスト信号をハイレベル（テストモード）とする。また、図５の回路例では、パッド入力端子５０からハイレベル信号を入力することで、グランドにゲート電極とソース電極を接続されたディプリーション型Ｎｃｈトランジスタ５２のドレイン電極との引っ張り合いで、テスト信号をハイレベルとする。それらの回路で、パッド入力を開とすることで、自動的にテスト信号がローレベルとなり通常動作モードとなる。なお、図４と図５に示すパッド入力においては、ＶＤＤ接続とグランド接続を入れ替えて、Ｎｃｈディプリーションに関してはＰｃｈディプリーションに変更した上でゲート/ソース電極をＶＤＤに接続することで、通常はハイ信号でパッド電極からロー入力することでロー信号とすることが可能である。
【００２６】
また、図６と図７の回路例では、テスト状態と通常使用状態を切り替えるためのトリミング回路を設ける。ＶＤＤと接続したトリミングヒューズ６０を抵抗６２またはトランジスタ６４と直列に接続し、テスト信号を常時ハイレベルとしておきテストモードにして、テストを行う。テストが終わると、トリミングヒューズ６０を切断して、テスト信号をローレベルとして通常モードとする。こうして、テストモードと通常モードを切り替えることができる。トリミング回路を設けることにより、ウエハ状態でのテスト短縮が可能になる。また、テスト端子を省略するので、面積効率を向上してコストを低減でき、品質を向上できる。なお、図６と図７に示すトリミングビット方式においては、ＶＤＤ接続とグランド接続を入れ替えて、Ｎｃｈディプリーションに関してはＰｃｈディプリーションに変更した上でゲート/ソース電極をＶＤＤに接続することで、通常はロー信号でトリミングビットをカットすることで、ロー信号とすることが可能である。トリミング回路を設けることにより、ウエハ状態でのテスト短縮が可能なうえ、テスト端子を省略することで面積効率を向上してコストを低減し、品質を向上できる。
【００２７】
また、図８に示すように、テスト端子を設ける代わりに、テスト状態と通常使用状態を切り替えるための信号を記憶する記憶回路６６を設け、記憶回路６６からの信号を入力することによりテストモードと通常モードを切り替える。記憶回路は、たとえばフリップフロップ、ラッチ回路などである。このようにテスト状態を記憶することで、余分なテスト端子を追加しなくても各検査工程でのテスト時間の短縮が図れて、コスト低減及び品質向上を実現できる。
【００２８】
半導体装置には、図９に示すように、複数の事象を扱う複数の回路７０を備え、各回路７０がそれぞれ遅延時間を必要とするものがある。図２と図３に示したテスト短縮機能付きのシステム回路７２は、そのような複数の遅延時間を供給する。システム回路７２は、特に、複数の遅延回路を持ち、遅延時間が長くテストに要するコストを削減したいシステムに応用可能であり、特に複合型で複数の遅延回路を持つ半導体装置に適用可能である。回路システム７２を使用した半導体装置では、半導体装置の検査に要する時間を短縮できると共に不具合検出の精度が向上して、コスト低減および品質向上が見込まれる。
【００２９】
そのような半導体装置の１例は、出力電圧を常に監視して、出力が一定電圧になるように制御する電圧レギュレータ回路を搭載した電源ＩＣである。この電源ＩＣにはソフトスタート回路、短絡防止回路、入力低電圧ロックアウト（UVLO）回路（低ＶＣＣ時誤動作防止回路）などが含まれる。ここで、ソフトスタート、短絡、入力低電圧それぞれの事象の検出のため複数の遅延時間を必要とする。上述のシステム回路７２で複数の遅延時間を発生することにより、電圧レギュレータ製品でのコスト低減及び品質向上を実現できる。複数のレギュレータ回路を搭載した複合型の電圧レギュレータ製品や電圧検出器では、複数の電圧検出回路を搭載しソフトスタート/短絡/UVLOなどの複数の遅延時間を必要とし、システム回路７２を用いることにより、複合型の電圧検出回路製品でのコスト低減及び品質向上を実現できる。
【００３０】
図１０は、上述の半導体装置の１例である２次電池保護回路と該回路を使用したバッテリパックを示す。この回路は、２次電池の過充電、過放電、充電過電流、放電過電流および短絡電流のいずれかの検出回路を含み、それぞれが検出した際に前記２次電池を保護する。２次電池保護回路において、上述の回路構成を発振回路/カウンタ回路部に適用することにより、２次電池保護回路製品でのコスト低減及び品質向上を実現できる。
【００３１】
図１０に示すように、バッテリパックの主要部を構成部する半導体装置（充放電保護回路）８０は、過充電検出回路８１と、過放電検出回路８２と、充電過電流検出回路８３、放電過電流検出回路８４と、短絡検出回路８５と、異常充電器検出回路８６と発振回路８７とカウンタ８８を含む。発振回路８７とカウンタ８８は、図２または図３に示される回路システムである。過充電検出回路８１は、所定電圧以上の充電を検出し、過放電検出回路８２は、所定電圧より低い放電を検出する。また、充電過電流検出回路８３と放電過電流検出回路８４は、充電器による充電と放電の際の過電流を検出する。また、異常充電器検出回路８６は、異常充電器等が接続されて大電圧がバッテリパックに印加された時に、充電過電流検出回路８３、放電過電流検出回路８４および短絡検出回路８５の入力に大電圧（Ｖ−電位）が印加されないように第１スイッチ（放電制御用ＦＥＴ）９２と第２スイッチ（充電制御用スイッチ）９３をオフにする。過充電検出回路８１、過放電検出回路８２、過電流検出回路８３または短絡検出回路８４が過充電、過放電、過電流または短絡を検出すると、発振回路８７が動作を開始し、カウンタ８８が計数を始める。そして、カウンタ８８がそれぞれの検出時に設定されている遅延時間をカウントすると、過充電の場合は、ロジック回路（ラッチなど）８９、レベルシフト９０を通してＣｏｕｔ出力がローレベルになり、充電制御用ＦＥＴ９３をオフにする。また、過放電、過電流または短絡の場合は、ロジック回路９１を通してＤｏｕｔ出力がローレベルになり放電制御用ＦＥＴ９２をオフにする。
【００３２】
なお、テスト端子９４では、特開２００２−１８６１７３号公報に記載された充放電保護回路と同様に、入力されるモード信号の電圧の大きさにより複数のモードが設定できる。第１の電圧範囲では、通常のテストモードが設定され、第２の電圧範囲では遅延時間短縮テストモードが設定され、第３の電圧範囲では、通常モードが設定される。遅延時間短縮テストモードでは、短縮回路９５により発振回路８７の基本周波数がたとえば１００倍高く変更される。これにより、遅延時間を短くすることでテスト時間を短縮できる。
【００３３】
ここで、遅延時間について説明すると、通常、過放電検出回路８２による過放電検出時の遅延時間は１６ｍＳ程度、過電流検出回路８３による過電流検出時の遅延時間は１０ｍＳ程度、短絡検出回路８４による短絡検出時の遅延時間は１ｍＳ程度であるが、過充電検出回路８１による過充電検出時の遅延時間は１Ｓ以上である。そこで、テストモードでは、カウンタ回路８８は、短絡検出、過電流検出および過放電検出のためそれぞれ１段，１０段，１６段での出力を提供する。一方、過充電検出については、遅延時間短縮モードで動作する。
【図面の簡単な説明】
【００３４】
【図１】一般的な発振回路とカウンタ回路の回路図。
【図２】発振回路と本発明のテスト短縮機能付きのカウンタ回路の回路図
【図３】発振回路と本発明の出力信号集約型テスト短縮機能付きのカウンタ回路の回路図
【図４】パッド入力の一例の図
【図５】パッド入力の一例の図
【図６】トリミングビット方式の一例の図
【図７】トリミングビット方式の一例の図
【図８】記憶装置を含む入力の一例の図
【図９】テスト短縮機能付きのシステム回路を含む半導体装置のブロック図
【図１０】２次電池保護回路のブロック図
【符号の説明】
【００３５】
１０  発振回路、    １２  カウンタ回路、    １２ａ，１２ｂ，１２ｃ  カウンタ群（部分的カウンタ）、    １４，１４’，１４”  付加回路、    １６  テスト端子、    ６０  トリミングヒューズ、    ７０  回路、    ７２  システム回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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