(57)【要約】【課題】フレームメモリを備えることなく、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化を補償することのできる表示装置を提供する。【解決手段】ソース配線Ｓｊと１対１で対応するようにデータ配線Ｄｊを備え、各画素形成部において、ソース配線Ｓｊと画素電極２３との間に第１のＴＦＴ２１を、データ配線Ｄｊと画素電極２３との間に第２のＴＦＴ２２を備える。第１期間には、第１のＴＦＴ２１と第２のＴＦＴ２２とを非導通状態とし、ソース配線Ｓｊにソースハイ電圧ＶＨを与え、データ配線Ｄｊに共通電極電圧を与える。第２期間には、第２のＴＦＴ２２を導通状態とし、第１のＴＦＴ２１を半導通状態とする。第３期間には、第２のＴＦＴ２２を非導通状態とし、第１のＴＦＴ２１を半導通状態としつつ階調値に応じた電荷をソース配線Ｓｊに与える。【選択図】図１
2009122399.tif 000002
【特許請求の範囲】
【請求項１】
表示装置であって、
複数の第１配線と、
前記複数の第１配線と交差する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との交差点にそれぞれ対応してマトリクス状に配置され、第１の導通端子、第２の導通端子、および制御端子を有する第１のスイッチング素子と前記第１のスイッチング素子に接続された画素電極と前記画素電極に印加される電圧に基づき表示すべき画像の輝度に応じた電荷を蓄積するための容量としての電気光学素子とを含む複数の画素形成部と、
前記複数の画素形成部に共通的に設けられ、前記画素電極との間に前記容量を形成するための共通電極と、
前記複数の第２配線に電圧を印加する電圧印加部を含み、前記複数の第１配線および前記複数の第２配線への印加電圧を制御することにより前記画素電極に印加される電圧を制御する駆動回路と
を備え、
各画素形成部において、
前記第１のスイッチング素子の制御端子は前記第１配線に接続され、
前記第１のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
任意の画素形成部に着目したとき、１画面分の表示が行われる期間である１フレーム期間は、前記画素電極への印加電圧を変化させるための期間であって第１期間、第２期間、および第３期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
前記駆動回路は、
前記第１期間には、前記第１のスイッチング素子を非導通状態とし、前記電圧印加部より前記第２配線に第２の所定電圧を与え、
前記第２期間には、前記第２配線と前記電圧印加部とを電気的に切り離し、前記第２の所定電圧との差が前記第１のスイッチング素子の閾値電圧よりも大きくなるような第１の所定電圧を前記第１配線に与え、
前記第３期間には、前記第１配線に前記第１の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせ、
前記第２期間の終了時点には、前記第２配線の電圧と前記第１の所定電圧との差が前記第１のスイッチング素子の閾値電圧に等しくされていることを特徴とする、表示装置。
【請求項２】
前記複数の第１配線または前記複数の第２配線と１対１で対応するように設けられた複数の第３配線と、
各画素形成部に設けられ、第１の導通端子、第２の導通端子、および制御端子を有し、前記画素電極に接続された第２のスイッチング素子と
を更に備え、
各画素形成部において、前記第２のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第３配線に接続され、他方は前記画素電極に接続され、
前記駆動回路は、
前記画素電極に印加される電圧を制御するために、更に前記複数の第３配線への印加電圧を制御し、
前記第１期間には、前記第２のスイッチング素子を非導通状態とし、前記共通電極に印加されている電圧を前記第３配線に与え、
前記第２期間には、前記第２のスイッチング素子を導通状態とし、
前記第３期間には、前記第２のスイッチング素子を非導通状態とすることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記複数の第１配線と１対１で対応する複数の第４配線を更に備え、
各画素形成部において、前記第２のスイッチング素子の制御端子は前記第４配線に接続され、
第ｎフレーム（ｎは自然数）の選択期間に前記第１期間、前記第２期間、および前記第３期間が含まれるときには、第（ｎ＋１）フレームの選択期間には前記第１期間に対応する第４期間、前記第２期間に対応する第５期間、および前記第３期間に対応する第６期間が含まれ、
前記駆動回路は、
前記画素電極に印加される電圧を制御するために、更に前記複数の第４配線への印加電圧を制御し、
前記第４期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第２配線には前記共通電極に印加されている電圧を与え、前記第３配線には前記電圧印加部より第３の所定電圧を与え、
前記第５期間には、前記第１のスイッチング素子を非導通状態とし、前記第３配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第２のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与え、
前記第６期間には、前記第１のスイッチング素子を非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第３配線に生じさせ、
前記第５期間の終了時点には、前記第３配線の電圧と前記第４の所定電圧との差が前記第２のスイッチング素子の閾値電圧に等しくされていることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記複数の第１配線と１対１で対応する複数の第４配線と、
第１の導通端子、第２の導通端子、および制御端子を有し、前記第１のスイッチング素子と１対１で対応するように各画素形成部に設けられた第３のスイッチング素子と
を更に備え、
各画素形成部において、
前記第３のスイッチング素子の制御端子は前記第４配線に接続され、
前記第３のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
第ｎフレーム（ｎは自然数）の選択期間に前記第１期間、前記第２期間、および前記第３期間が含まれるときには、第（ｎ＋１）フレームの選択期間には前記第１期間に対応する第４期間、前記第２期間に対応する第５期間、および前記第３期間に対応する第６期間が含まれ、
前記駆動回路は、
前記画素電極に印加される電圧を制御するために、更に前記複数の第４配線への印加電圧を制御し、
前記第４期間には、前記第１のスイッチング素子と前記第２のスイッチング素子と前記第３のスイッチング素子とを非導通状態とし、前記第２配線には前記電圧印加部より第３の所定電圧を与え、前記第３配線には前記共通電極に印加されている電圧を与え、
前記第５期間には、前記第１のスイッチング素子を非導通状態とし、前記第２のスイッチング素子を導通状態とし、前記第２配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第３のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与え、
前記第６期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせ、
前記第５期間の終了時点には、前記第２配線の電圧と前記第４の所定電圧との差が前記第３のスイッチング素子の閾値電圧に等しくされていることを特徴とする、請求項２に記載の表示装置。
【請求項５】
前記駆動回路は、
各第２配線につき表示可能な階調数に応じた数のコンデンサを含み、
前記第３期間には、前記コンデンサの一方の端子と前記第２配線とを電気的に接続し、各コンデンサの他方の端子に印加される電圧を変化させることにより、前記表示すべき画像の輝度に応じた電荷を前記第２配線に与えることを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
【請求項６】
前記電圧印加部は、前記第２の所定電圧を伝達するための所定の電圧配線と前記第２配線とに接続された第４のスイッチング素子を含み、
前記第４のスイッチング素子の導通／非導通状態によって、前記所定の電圧配線から前記第２配線に前記第２の所定電圧が印加されるか否かが制御されることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
【請求項７】
前記容量は、液晶容量であることを特徴とする、請求項１から６までのいずれか１項に記載の表示装置。
【請求項８】
複数の第１配線と、前記複数の第１配線と交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差点にそれぞれ対応してマトリクス状に配置され、第１の導通端子、第２の導通端子、および制御端子を有する第１のスイッチング素子と前記第１のスイッチング素子に接続された画素電極と前記画素電極に印加される電圧に基づき表示すべき画像の輝度に応じた電荷を蓄積するための容量としての電気光学素子とを含む複数の画素形成部と、前記複数の画素形成部に共通的に設けられ、前記画素電極との間に前記容量を形成するための共通電極と、前記複数の第２配線に電圧を印加する電圧印加部とを含む表示装置の駆動方法であって、
各画素形成部において、
前記第１のスイッチング素子の制御端子は前記第１配線に接続され、
前記第１のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
前記第１のスイッチング素子を非導通状態とし、前記電圧印加部より前記第２配線に第２の所定電圧を与える第１の駆動ステップと、
前記第２配線と前記電圧印加部とを電気的に切り離し、前記第２の所定電圧との差が前記第１のスイッチング素子の閾値電圧よりも大きくなるような第１の所定電圧を前記第１配線に与える第２の駆動ステップと、
前記第１配線に前記第１の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせる第３の駆動ステップと
を備え、
前記第２の駆動ステップでは、前記第２配線の電圧と前記第１の所定電圧との差が前記第１のスイッチング素子の閾値電圧に等しくされることを特徴とする、駆動方法。
【請求項９】
前記表示装置は、
前記複数の第１配線または前記複数の第２配線と１対１で対応するように設けられた複数の第３配線と、
各画素形成部に設けられ、第１の導通端子、第２の導通端子、および制御端子を有し、前記画素電極に接続された第２のスイッチング素子と
を更に備え、
各画素形成部において、前記第２のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第３配線に接続され、他方は前記画素電極に接続され、
前記第１の駆動ステップでは、前記第２のスイッチング素子は非導通状態とされ、前記共通電極に印加されている電圧が前記第３配線に与えられ、
前記第２の駆動ステップでは、前記第２のスイッチング素子は導通状態とされ、
前記第３の駆動ステップでは、前記第２のスイッチング素子は非導通状態とされることを特徴とする、請求項８に記載の駆動方法。
【請求項１０】
前記表示装置は、前記複数の第１配線と１対１で対応する複数の第４配線を更に備え、
各画素形成部において、前記第２のスイッチング素子の制御端子は前記第４配線に接続され、
前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第２配線には前記共通電極に印加されている電圧を与え、前記第３配線には前記電圧印加部より第３の所定電圧を与える第４の駆動ステップと、
前記第１のスイッチング素子を非導通状態とし、前記第３配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第２のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与える第５の駆動ステップと、
前記第１のスイッチング素子を非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第３配線に生じさせる第６の駆動ステップと
を更に備え、
前記第５の駆動ステップでは、前記第３配線の電圧と前記第４の所定電圧との差が前記第２のスイッチング素子の閾値電圧に等しくされることを特徴とする、請求項９に記載の駆動方法。
【請求項１１】
前記表示装置は、
前記複数の第１配線と１対１で対応する複数の第４配線と、
第１の導通端子、第２の導通端子、および制御端子を有し、前記第１のスイッチング素子と１対１で対応するように各画素形成部に設けられた第３のスイッチング素子と
を更に備え、
各画素形成部において、
前記第３のスイッチング素子の制御端子は前記第４配線に接続され、
前記第３のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
前記第１のスイッチング素子と前記第２のスイッチング素子と前記第３のスイッチング素子とを非導通状態とし、前記第２配線には前記電圧印加部より第３の所定電圧を与え、前記第３配線には前記共通電極に印加されている電圧を与える第４の駆動ステップと、
前記第１のスイッチング素子を非導通状態とし、前記第２のスイッチング素子を導通状態とし、前記第２配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第３のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与える第５の駆動ステップと、
前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせる第６の駆動ステップと
を更に備え、
前記第５の駆動ステップでは、前記第２配線の電圧と前記第４の所定電圧との差が前記第３のスイッチング素子の閾値電圧に等しくされることを特徴とする、請求項９に記載の駆動方法。
【請求項１２】
前記表示装置は、各第２配線につき表示可能な階調数に応じた数のコンデンサを更に備え、
前記第３の駆動ステップでは、前記コンデンサの一方の端子と前記第２配線とが電気的に接続され、各コンデンサの他方の端子に印加される電圧が変化させられることにより、前記表示すべき画像の輝度に応じた電荷が前記第２配線に与えられることを特徴とする、請求項８から１１までのいずれか１項に記載の駆動方法。
【請求項１３】
前記電圧印加部は、前記第２の所定電圧を伝達するための所定の電圧配線と前記第２配線とに接続された第４のスイッチング素子を含み、
前記第４のスイッチング素子の導通／非導通状態によって、前記所定の電圧配線から前記第２配線に前記第２の所定電圧が印加されるか否かが制御されることを特徴とする、請求項８から１２までのいずれか１項に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、ノートパソコン，携帯電話，液晶テレビジョンなどＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いた液晶表示装置が普及している。ＴＦＴを用いた液晶表示装置では、液晶による表示状態を制御するために、「ソースドライバ」と呼ばれる駆動回路によって液晶に電圧が供給されている。例えば、特開２００２−３５１４０９号公報には、図２５に示す構成の液晶表示装置についての発明が開示されている。この液晶表示装置では、複数個のソースドライバＩＣ９０８からなるソースドライバ９０７が設けられ、当該ソースドライバ９０７から液晶に電圧が供給されている。
【０００３】
図２６は、従来の一般的な液晶表示装置における画素形成部の構成を示す回路図である。図２６に示すように、各画素形成部には、対応する交差点を通過するゲート配線Ｇｉにゲート電極８５が接続されるとともに当該交差点を通過するソース配線Ｓｊにソース電極８６が接続されたＴＦＴ８０と、そのＴＦＴ８０のドレイン電極８７に接続された画素電極８１と、表示部内の複数個の画素形成部に共通的に設けられた共通電極８４と、ゲート配線Ｇｉに対応するように設けられた補助容量配線（補助容量電極）Ｃｉと、画素電極８１と共通電極８４とによって形成される液晶容量８２と、画素電極８１と補助容量配線Ｃｉとによって形成される補助容量８３とが含まれている。また、液晶容量８２と補助容量８３とによって画素容量が形成されている。そして、各ＴＦＴ８０のゲート電極８５がゲート配線Ｇｉからアクティブな走査信号（選択信号）を受けたときに当該ＴＦＴ８０のソース電極８６がソース配線Ｓｊから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、以下の説明において、液晶容量や補助容量などの容量に関し、それら自体を示すときには「容量（液晶容量、補助容量など）」の語を用い、それらの大きさを示すときには「容量値（液晶容量値、補助容量値など）」の語を用いる。
【０００４】
ところで、液晶には「印加される電圧（液晶印加電圧）が大きくなると、容量値（液晶容量値）が増える」という特性がある。液晶印加電圧と液晶容量値との関係は、例えば図２７の「キャパシタンス−電圧対応曲線」で示すような関係となっている。なお、液晶印加電圧と（表示部に現れる）輝度との関係は、図２７の「輝度−電圧対応曲線」で示すような関係となっている。
【０００５】
ここで、図２６および図２７を参照しつつ、液晶印加電圧がＶαになっている状態の時に液晶印加電圧を目標輝度の電圧Ｖβに変化させたときの動作について説明する。まず、液晶印加電圧がＶβになることにより、画素電極８１には次式（１）に示す電荷Ｑが蓄積される。
Ｑ＝（Ｃα＋Ｃｓ）×Ｖβ      ・・・（１）
ここで、Ｃαは液晶印加電圧がＶαになっている状態の時の液晶容量値であり、Ｃｓは補助容量値である。
【０００６】
次に、液晶印加電圧がＶαからＶβに上昇したことに伴い、図２７の「キャパシタンス−電圧対応曲線」で示すように、（液晶にＶβが印加されたフレーム期間から）次のフレーム期間までに液晶容量値がＣαからＣγに上昇する。このとき、ＴＦＴ８０は非導通状態となっており、画素電極８１に蓄積されている電荷Ｑは保持される。このため、液晶印加電圧はＶβからＶγに低下する。このように、或るフレーム期間に目標輝度に対応する電圧が液晶に印加されても、次のフレーム期間までに液晶印加電圧が低下する。これにより、目標輝度に到達するまでに数フレーム期間を要することになる。その結果、１フレーム毎に変化するような画像の表示が行われる場合に、良好な表示品位が得られない。
【０００７】
そこで、上述した特開２００２−３５１４０９号公報に記載の液晶表示装置では、目標輝度に対応する電圧よりも高い電圧を液晶に印加することによって、「液晶印加電圧の変化に伴う液晶容量値の変化」に対する補償が施されている。なお、このような駆動方法は「オーバードライブ（駆動）」、「オーバーシュート（駆動）」などと呼ばれている。特開２００２−３５１４０９号公報に記載の液晶表示装置には、図２５に示すように、ＬＣＤコントローラ９０４とソースドライバ９０７との間にオーバードライブコントローラ９１０が設けられている。
【０００８】
図２８は、そのオーバードライブコントローラ９１０の構成を示すブロック図である。オーバードライブコントローラ９１０は、オーバードライブ電圧算出部９１１とキャパシタンス予測部９１２とフレームバッファ９１３とによって構成されている。キャパシタンス予測部９１２は、１フレーム後のキャパシタンス値（液晶容量値）を予測する。フレームバッファ９１３には、キャパシタンス予測部９１２によって予測されたキャパシタンス値が格納される。オーバードライブ電圧算出部９１１は、ＬＣＤコントローラ９０４から送られた目標輝度と１フレーム前にフレームバッファ９１３に格納されたキャパシタンス値とに基づいて、液晶に印加すべき電圧（オーバードライブ電圧）を算出する。
【０００９】
このような構成により、図２７に示した例の場合、液晶印加電圧がＶαになっている状態の時に液晶印加電圧を目標輝度の電圧Ｖβよりも高い電圧（オーバードライブ電圧）Ｖεに変化させる。オーバードライブ電圧Ｖεは、次式（２）で表される。
Ｖε＝Ｃβ×Ｖβ／Ｃα      ・・・（２）
ここで、Ｃβは液晶印加電圧がＶβになっている状態の時の液晶容量値である。
【００１０】
上述のようにして液晶印加電圧がＶαからＶεに上昇することに伴い、図２７の「キャパシタンス−電圧対応曲線」で示すように、（液晶にＶεが印加されたフレーム期間から）次のフレーム期間までに液晶容量値がＣαからＣβに上昇する。このとき、上述したように画素電極に蓄積されている電荷は保持されるので、液晶印加電圧はＶεからＶβに低下する。このようにして、目標輝度に対応する電圧Ｖβが液晶に印加される。
【００１１】
また、特開２００３−２５５３０３号公報には、フレームメモリ（図２８のフレームバッファ９１３）を備えることなく液晶の応答速度を改善する技術が開示されている。図２９は、特開２００３−２５５３０３号公報に記載の液晶表示装置における画素形成部の構成を示す回路図である。この液晶表示装置においては、図２９に示すように、補助容量Ｃｓと液晶容量ＬＣとの間に第２トランジスタ９２２が設けられ、補助容量Ｃｓとソース配線９２７との間に第１トランジスタ９２１が設けられ、液晶容量ＬＣと消去用配線９２８との間に第３トランジスタ９２３が設けられている。第１トランジスタ９２１のゲート電極はゲート配線９３１に接続され、第２トランジスタ９２２のゲート電極は同期信号線９３２に接続され、第３トランジスタ９２３のゲート電極はリセット信号線９３３に接続されている。
【００１２】
上述の特開２００３−２５５３０３号公報に記載の液晶表示装置は、以下のように駆動される。まず、アクティブな走査信号が与えられたゲート配線９３１に接続された第１トランジスタ９２１がオン状態にされる。このとき、オン状態にされた第１トランジスタ９２１を有する画素形成部の画像データが、信号電圧としてソース配線９２７に与えられる。これにより、第１トランジスタ９２１を介した信号電圧の書き込みが行われ、補助容量Ｃｓに電荷が蓄積される。全ての行についての補助容量Ｃｓへの電荷の蓄積が行われた後、リセット信号線９３３にリセット信号ＲＥＳＥＴが与えられる。これにより、第３トランジスタ９２３がオン状態にされ、液晶容量ＬＣに蓄積されている電荷（前回の書き込みによって蓄積された電荷）が消去用配線９２８を介して放電される。その後、同期信号線９３２に同期パルスＳＹＮＣが与えられ、第２トランジスタ９２２がオン状態にされる。これにより、各画素形成部の補助容量Ｃｓに蓄積されていた電荷が一斉に液晶容量ＬＣに書き込まれる。
【００１３】
以上の動作によると、液晶への印加電圧が０にされた後で液晶への書き込みが行われるので、液晶には、前画像の影響を受けることなく、新たに書き込まれた画像の正しい信号電圧が印加される。なお、特開２００３−２５５３０３号公報に記載の液晶表示装置によれば、全ての画素形成部において表示状態が一斉に更新されるので、表示切り替え時間が短縮される。このため、上記駆動方法は、フィールドシーケンシャル方式を採用する液晶表示装置に好適である。
【００１４】
さらに、特開２００３−２２８３４２号公報には、以下に示す構成により消費電力を低減させることのできる液晶表示装置についての発明が開示されている。図３０は、この液晶表示装置の構成を示す等価回路図である。この液晶表示装置では、画素電極Ｐｅと正極性電圧印加用データバスラインＬｄ１１との間に正極性電圧印加用ＴＦＴ９４１１ｎが配置され、画素電極Ｐｅと負極性電圧印加用データバスラインＬｄ１２との間に負極性電圧印加用ＴＦＴ９４１１ｐが配置されている。また、正極性電圧印加用ＴＦＴ９４１１ｎのゲート端子には正極性電圧印加用ゲートバスラインＬｇ１１が接続され、負極性電圧印加用ＴＦＴ９４１１ｐのゲート端子には負極性電圧印加用ゲートバスラインＬｇ１２が接続されている。
【００１５】
図３１は、この液晶表示装置における駆動方法を説明するための信号波形図である。この液晶表示装置では、画素電極Ｐｅに正極性電圧Ｖｄ１１を与えるべきときには、正極性電圧印加用ゲートバスラインＬｇ１１に正極性電圧印加用ゲートパルスＶｇ１１（ｏｎ）が印加されることにより、正極性電圧印加用データバスラインＬｄ１１より画素電極Ｐｅに正極性電圧Ｖｄ１１が与えられる。また、画素電極Ｐｅへ負極性電圧Ｖｄ１２を与えるべきときには、負極性電圧印加用ゲートバスラインＬｇ１２に負極性電圧印加用ゲートパルスＶｇ１２（ｏｎ）が印加されることにより、負極性電圧印加用データバスラインＬｄ１２より画素電極Ｐｅに負極性電圧Ｖｄ１２が与えられる。以上の動作により、正極性電圧印加用データバスラインＬｄ１１、Ｌｄ１２および負極性電圧印加用データバスラインＬｄ２１、Ｌｄ２２に印加される電圧の振幅が抑制され、データバスラインの充放電電荷量も抑制される。その結果、消費電力が低減されている。
【００１６】
さらにまた、特開２００７−１２２０８２号公報には、図３２に示すようにして、画素形成部のＴＦＴ１１６が非導通状態となった後に補助容量配線１１３の電圧を変化させることにより、液晶印加電圧をシフトさせる方法が開示されている。
【特許文献１】特開２００２−３５１４０９号公報
【特許文献２】特開２００３−２５５３０３号公報
【特許文献３】特開２００３−２２８３４２号公報
【特許文献４】特開２００７−１２２０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところが、特開２００２−３５１４０９号公報に開示されたような「オーバードライブ電圧を液晶に印加する構成」を採用する場合には、フレームメモリ（図２８のフレームバッファ９１３）が必要となる。このため、特に「モバイル機器」と呼ばれるような中小型の液晶表示装置において、コスト上昇が問題となる。
【００１８】
また、特開２００３−２５５３０３号公報に記載の液晶表示装置によると、補助容量Ｃｓへの書き込み（電荷の更新）が行われている期間には液晶容量ＬＣと補助容量Ｃｓとは電気的に切り離されているので、液晶への印加電圧の変化に伴う液晶容量値の変化は補償されない。さらに、特開２００３−２２８３４２号公報に記載の液晶表示装置によると、消費電力は低減されるが、液晶印加電圧の変化に伴う液晶容量値の変化は補償されない。さらにまた、特開２００７−１２２０８２号公報に記載の液晶表示装置によると、図３３に示すように補助容量値と液晶容量値との比に応じて液晶印加電圧がシフトするが、液晶印加電圧の変化に伴う液晶容量値の変化は補償されない。
【００１９】
そこで本発明は、フレームメモリを備えることなく、液晶等の電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化を補償することのできる表示装置を提供することを目的とする。また、フレームメモリを有さない表示装置において応答速度の改善を図ることをも目的とする。
【課題を解決するための手段】
【００２０】
第１の発明は、表示装置であって、
複数の第１配線と、
前記複数の第１配線と交差する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との交差点にそれぞれ対応してマトリクス状に配置され、第１の導通端子、第２の導通端子、および制御端子を有する第１のスイッチング素子と前記第１のスイッチング素子に接続された画素電極と前記画素電極に印加される電圧に基づき表示すべき画像の輝度に応じた電荷を蓄積するための容量としての電気光学素子とを含む複数の画素形成部と、
前記複数の画素形成部に共通的に設けられ、前記画素電極との間に前記容量を形成するための共通電極と、
前記複数の第２配線に電圧を印加する電圧印加部を含み、前記複数の第１配線および前記複数の第２配線への印加電圧を制御することにより前記画素電極に印加される電圧を制御する駆動回路と
を備え、
各画素形成部において、
前記第１のスイッチング素子の制御端子は前記第１配線に接続され、
前記第１のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
任意の画素形成部に着目したとき、１画面分の表示が行われる期間である１フレーム期間は、前記画素電極への印加電圧を変化させるための期間であって第１期間、第２期間、および第３期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
前記駆動回路は、
前記第１期間には、前記第１のスイッチング素子を非導通状態とし、前記電圧印加部より前記第２配線に第２の所定電圧を与え、
前記第２期間には、前記第２配線と前記電圧印加部とを電気的に切り離し、前記第２の所定電圧との差が前記第１のスイッチング素子の閾値電圧よりも大きくなるような第１の所定電圧を前記第１配線に与え、
前記第３期間には、前記第１配線に前記第１の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせ、
前記第２期間の終了時点には、前記第２配線の電圧と前記第１の所定電圧との差が前記第１のスイッチング素子の閾値電圧に等しくされていることを特徴とする。
【００２１】
第２の発明は、第１の発明において、
前記複数の第１配線または前記複数の第２配線と１対１で対応するように設けられた複数の第３配線と、
各画素形成部に設けられ、第１の導通端子、第２の導通端子、および制御端子を有し、前記画素電極に接続された第２のスイッチング素子と
を更に備え、
各画素形成部において、前記第２のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第３配線に接続され、他方は前記画素電極に接続され、
前記駆動回路は、
前記画素電極に印加される電圧を制御するために、更に前記複数の第３配線への印加電圧を制御し、
前記第１期間には、前記第２のスイッチング素子を非導通状態とし、前記共通電極に印加されている電圧を前記第３配線に与え、
前記第２期間には、前記第２のスイッチング素子を導通状態とし、
前記第３期間には、前記第２のスイッチング素子を非導通状態とすることを特徴とする。
【００２２】
第３の発明は、第２の発明において、
前記複数の第１配線と１対１で対応する複数の第４配線を更に備え、
各画素形成部において、前記第２のスイッチング素子の制御端子は前記第４配線に接続され、
第ｎフレーム（ｎは自然数）の選択期間に前記第１期間、前記第２期間、および前記第３期間が含まれるときには、第（ｎ＋１）フレームの選択期間には前記第１期間に対応する第４期間、前記第２期間に対応する第５期間、および前記第３期間に対応する第６期間が含まれ、
前記駆動回路は、
前記画素電極に印加される電圧を制御するために、更に前記複数の第４配線への印加電圧を制御し、
前記第４期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第２配線には前記共通電極に印加されている電圧を与え、前記第３配線には前記電圧印加部より第３の所定電圧を与え、
前記第５期間には、前記第１のスイッチング素子を非導通状態とし、前記第３配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第２のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与え、
前記第６期間には、前記第１のスイッチング素子を非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第３配線に生じさせ、
前記第５期間の終了時点には、前記第３配線の電圧と前記第４の所定電圧との差が前記第２のスイッチング素子の閾値電圧に等しくされていることを特徴とする。
【００２３】
第４の発明は、第２の発明において、
前記複数の第１配線と１対１で対応する複数の第４配線と、
第１の導通端子、第２の導通端子、および制御端子を有し、前記第１のスイッチング素子と１対１で対応するように各画素形成部に設けられた第３のスイッチング素子と
を更に備え、
各画素形成部において、
前記第３のスイッチング素子の制御端子は前記第４配線に接続され、
前記第３のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
第ｎフレーム（ｎは自然数）の選択期間に前記第１期間、前記第２期間、および前記第３期間が含まれるときには、第（ｎ＋１）フレームの選択期間には前記第１期間に対応する第４期間、前記第２期間に対応する第５期間、および前記第３期間に対応する第６期間が含まれ、
前記駆動回路は、
前記画素電極に印加される電圧を制御するために、更に前記複数の第４配線への印加電圧を制御し、
前記第４期間には、前記第１のスイッチング素子と前記第２のスイッチング素子と前記第３のスイッチング素子とを非導通状態とし、前記第２配線には前記電圧印加部より第３の所定電圧を与え、前記第３配線には前記共通電極に印加されている電圧を与え、
前記第５期間には、前記第１のスイッチング素子を非導通状態とし、前記第２のスイッチング素子を導通状態とし、前記第２配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第３のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与え、
前記第６期間には、前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせ、
前記第５期間の終了時点には、前記第２配線の電圧と前記第４の所定電圧との差が前記第３のスイッチング素子の閾値電圧に等しくされていることを特徴とする。
【００２４】
第５の発明は、第１から第４までのいずれかの発明において、
前記駆動回路は、
各第２配線につき表示可能な階調数に応じた数のコンデンサを含み、
前記第３期間には、前記コンデンサの一方の端子と前記第２配線とを電気的に接続し、各コンデンサの他方の端子に印加される電圧を変化させることにより、前記表示すべき画像の輝度に応じた電荷を前記第２配線に与えることを特徴とする。
【００２５】
第６の発明は、第１から第５までのいずれかの発明において、
前記電圧印加部は、前記第２の所定電圧を伝達するための所定の電圧配線と前記第２配線とに接続された第４のスイッチング素子を含み、
前記第４のスイッチング素子の導通／非導通状態によって、前記所定の電圧配線から前記第２配線に前記第２の所定電圧が印加されるか否かが制御されることを特徴とする。
【００２６】
第７の発明は、第１から第６までのいずれかの発明において、
前記容量は、液晶容量であることを特徴とする。
【００２７】
第８の発明は、複数の第１配線と、前記複数の第１配線と交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差点にそれぞれ対応してマトリクス状に配置され、第１の導通端子、第２の導通端子、および制御端子を有する第１のスイッチング素子と前記第１のスイッチング素子に接続された画素電極と前記画素電極に印加される電圧に基づき表示すべき画像の輝度に応じた電荷を蓄積するための容量としての電気光学素子とを含む複数の画素形成部と、前記複数の画素形成部に共通的に設けられ、前記画素電極との間に前記容量を形成するための共通電極と、前記複数の第２配線に電圧を印加する電圧印加部とを含む表示装置の駆動方法であって、
各画素形成部において、
前記第１のスイッチング素子の制御端子は前記第１配線に接続され、
前記第１のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
前記第１のスイッチング素子を非導通状態とし、前記電圧印加部より前記第２配線に第２の所定電圧を与える第１の駆動ステップと、
前記第２配線と前記電圧印加部とを電気的に切り離し、前記第２の所定電圧との差が前記第１のスイッチング素子の閾値電圧よりも大きくなるような第１の所定電圧を前記第１配線に与える第２の駆動ステップと、
前記第１配線に前記第１の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせる第３の駆動ステップと
を備え、
前記第２の駆動ステップでは、前記第２配線の電圧と前記第１の所定電圧との差が前記第１のスイッチング素子の閾値電圧に等しくされることを特徴とする。
【００２８】
第９の発明は、第８の発明において、
前記表示装置は、
前記複数の第１配線または前記複数の第２配線と１対１で対応するように設けられた複数の第３配線と、
各画素形成部に設けられ、第１の導通端子、第２の導通端子、および制御端子を有し、前記画素電極に接続された第２のスイッチング素子と
を更に備え、
各画素形成部において、前記第２のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第３配線に接続され、他方は前記画素電極に接続され、
前記第１の駆動ステップでは、前記第２のスイッチング素子は非導通状態とされ、前記共通電極に印加されている電圧が前記第３配線に与えられ、
前記第２の駆動ステップでは、前記第２のスイッチング素子は導通状態とされ、
前記第３の駆動ステップでは、前記第２のスイッチング素子は非導通状態とされることを特徴とする。
【００２９】
第１０の発明は、第９の発明において、
前記表示装置は、前記複数の第１配線と１対１で対応する複数の第４配線を更に備え、
各画素形成部において、前記第２のスイッチング素子の制御端子は前記第４配線に接続され、
前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第２配線には前記共通電極に印加されている電圧を与え、前記第３配線には前記電圧印加部より第３の所定電圧を与える第４の駆動ステップと、
前記第１のスイッチング素子を非導通状態とし、前記第３配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第２のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与える第５の駆動ステップと、
前記第１のスイッチング素子を非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第３配線に生じさせる第６の駆動ステップと
を更に備え、
前記第５の駆動ステップでは、前記第３配線の電圧と前記第４の所定電圧との差が前記第２のスイッチング素子の閾値電圧に等しくされることを特徴とする。
【００３０】
第１１の発明は、第９の発明において、
前記表示装置は、
前記複数の第１配線と１対１で対応する複数の第４配線と、
第１の導通端子、第２の導通端子、および制御端子を有し、前記第１のスイッチング素子と１対１で対応するように各画素形成部に設けられた第３のスイッチング素子と
を更に備え、
各画素形成部において、
前記第３のスイッチング素子の制御端子は前記第４配線に接続され、
前記第３のスイッチング素子の第１の導通端子または第２の導通端子の一方は前記第２配線に接続され、他方は前記画素電極に接続され、
前記第１のスイッチング素子と前記第２のスイッチング素子と前記第３のスイッチング素子とを非導通状態とし、前記第２配線には前記電圧印加部より第３の所定電圧を与え、前記第３配線には前記共通電極に印加されている電圧を与える第４の駆動ステップと、
前記第１のスイッチング素子を非導通状態とし、前記第２のスイッチング素子を導通状態とし、前記第２配線と前記電圧印加部とを電気的に切り離し、前記第３の所定電圧との差が前記第３のスイッチング素子の閾値電圧よりも大きくなるような第４の所定電圧を前記第４配線に与える第５の駆動ステップと、
前記第１のスイッチング素子と前記第２のスイッチング素子とを非導通状態とし、前記第４配線に前記第４の所定電圧を与えつつ前記表示すべき画像の輝度に応じた電荷を前記第２配線に生じさせる第６の駆動ステップと
を更に備え、
前記第５の駆動ステップでは、前記第２配線の電圧と前記第４の所定電圧との差が前記第３のスイッチング素子の閾値電圧に等しくされることを特徴とする。
【００３１】
第１２の発明は、第８から第１１までのいずれかの発明において、
前記表示装置は、各第２配線につき表示可能な階調数に応じた数のコンデンサを更に備え、
前記第３の駆動ステップでは、前記コンデンサの一方の端子と前記第２配線とが電気的に接続され、各コンデンサの他方の端子に印加される電圧が変化させられることにより、前記表示すべき画像の輝度に応じた電荷が前記第２配線に与えられることを特徴とする。
【００３２】
第１３の発明は、第８から第１２までのいずれかの発明において、
前記電圧印加部は、前記第２の所定電圧を伝達するための所定の電圧配線と前記第２配線とに接続された第４のスイッチング素子を含み、
前記第４のスイッチング素子の導通／非導通状態によって、前記所定の電圧配線から前記第２配線に前記第２の所定電圧が印加されるか否かが制御されることを特徴とする。
【発明の効果】
【００３３】
上記第１の発明によれば、第１期間には、第１のスイッチング素子が非導通状態とされ、第１の所定電圧との差が第１のスイッチング素子の閾値電圧よりも大きくなるような第２の所定電圧が第２配線に印加される。また、第２期間には、第１の所定電圧が第１配線に印加される。ここで、第２の所定電圧と前記第１の所定電圧との差は第１のスイッチング素子の閾値電圧よりも大きくされるので、第１のスイッチング素子は導通状態とされる。このため、第２配線から画素電極に電荷が流れ、第２配線の電圧と第１の所定電圧との差が第１のスイッチング素子の閾値電圧以下になるタイミングで第１のスイッチング素子が非導通状態となる。これにより、第２期間の終了時点には、直前の表示状態にかかわらず、第２配線の電圧は一定の電圧となる。そして、第３期間には、表示画像の輝度に応じた電荷が第２配線に与えられる。このとき、第１のスイッチング素子については第２期間における状態が維持されているので、上記電荷が第２配線から画素電極に供給される。これにより、直前の表示状態にかかわらず、表示画像の輝度に応じた電荷が電気光学素子に供給される。ここで、「電気光学素子への目標とする印加電圧（目標電圧）」と「目標電圧に対応する容量値」とを乗ずることによって上記電荷が決定されると、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。以上より、直前の表示状態を示す情報を保持するための構成要素（フレームメモリ等）を備えることなく、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。
【００３４】
上記第２の発明によれば、第１期間には共通電極電圧が第３配線に印加され、第２期間には第２のスイッチング素子が導通状態とされる。これにより、第２期間には、画素電極の電圧は共通電極電圧に等しくされる。そして、第３期間には、第２のスイッチング素子を非導通状態とされる。ここで、共通電極電圧が一定の電圧にされると、第３期間には、画素電極と第３配線とは電気的に切り離された状態で、一定の電圧である画素電極に表示画像の輝度に応じた電荷が供給される。これにより、表示画像の輝度に応じた電荷が確実に電気光学素子に供給され、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が確実に補償される。
【００３５】
上記第３発明によれば、例えば、第３期間には表示画像の輝度に応じた正の電荷を第２配線に生じさせ、第６期間には当該表示画像の輝度に応じた負の電荷を第３配線に生じさせることにより、交流駆動方式の表示装置において、フレームメモリ等を備えることなく、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。
【００３６】
上記第４の発明によれば、例えば、第３期間には表示画像の輝度に応じた正の電荷を第２配線に生じさせ、第６期間には当該表示画像の輝度に応じた負の電荷を第４配線に生じさせることにより、交流駆動方式の表示装置において、フレームメモリ等を備えることなく、電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化が補償される。
【００３７】
上記第５の発明によれば、表示画像の輝度に応じて各コンデンサの他方の端子に電圧を与えることによって、当該表示画像の輝度に応じた電荷を第２配線に生じさせることができる。
【００３８】
上記第６の発明によれば、第２配線に第２の所定電圧を与えるか否かの制御を簡易な構成で行うことができる。
【００３９】
上記第７の発明によれば、フレームメモリ等を備えることなく、液晶印加電圧の変化に伴う液晶容量値の変化を補償することのできる液晶表示装置が実現される。
【発明を実施するための最良の形態】
【００４０】
＜１．本発明の考え方＞
実施形態について説明する前に、本発明の基本的な考え方について説明する。なお、ここでは、以下のような表示装置を前提として説明する。この表示装置の表示部には、複数本の第１配線と、複数本の第２配線と、複数本の第３配線と、複数本の第１配線と複数本の第２配線との交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。各画素形成部には、少なくとも２個のスイッチング素子（第１のスイッチング素子および第２のスイッチング素子），液晶等の電気光学素子，電気光学素子を備えることによって形成される容量（以下、「素子容量」という。）に電荷を蓄積させるための画素電極などが含まれている。第１のスイッチング素子は第２配線と画素電極との間に配置され、第１のスイッチング素子のゲート端子（制御端子）には第１配線が接続されている。第２のスイッチング素子は、第３配線と画素電極との間に配置されている。なお、本説明においては、「電圧」の語を「所定の電位（グラウンド電位など）を基準としたときの電位」の意味で用いる。例えば、「画素電極電圧」とは、当該所定の電位を基準としたときの画素電極の電位を意味する。
【００４１】
各行に着目すると、或るフレーム期間における選択期間（画素形成部内の素子容量に書き込みが行われる期間）には、第１期間と第２期間と第３期間とが含まれている。なお、電気光学素子を交流駆動するとき、第ｎフレーム（ｎは自然数）の選択期間に上述の第１期間、第２期間、および第３期間が含まれていれば、第（ｎ＋１）フレームの選択期間には、第１期間に対応する第４期間、第２期間に対応する第５期間、および第３期間に対応する第６期間とが含まれることになる。
【００４２】
以上のような構成において、第１期間には、所定の電圧出力手段（電圧印加部）から第２配線に所定の電圧（第２の所定電圧）を与える。第２期間には、第２のスイッチング素子を導通状態とし、第３配線から画素電極に共通電極電圧を与える。また、第２期間には、第２配線を上記電圧出力手段から切り離し、かつ、第１配線に所定の電圧（第１の所定電圧）を与えることによって、第２配線から画素電極に電荷を流れさせる。このとき、画素電極電圧は共通電極電圧で維持されるので、第２配線の電圧と第１のスイッチング素子のゲート電極に与えられている電圧との差が閾値電圧に等しくなった時に、第１のスイッチング素子は非導通状態となる。さらに、第３期間には、第２のスイッチング素子を非導通状態とし、階調値に応じた電荷Ｑβを第２配線に与える。これにより、第１のスイッチング素子は導通状態となり、第２配線から画素電極に上記電荷Ｑβが与えられる。なお、第２配線から画素電極に上記電荷Ｑβが与えられた後、第１のスイッチング素子は非導通状態となる。以上のような動作によって、階調値に応じた電荷Ｑβが電気光学素子の素子容量に与えられる。
【００４３】
ところで、或る画素形成部において、共通電極電圧よりも大きな電圧（ここでは、「Ｖｃｏｍ＋Ｖβ」とする。）が画素電極に印加されるべきものと仮定する。このとき、第１期間には、第２配線に比較的高い電圧（第２の所定電圧）ＶＨを与えておき、第２期間および第３期間には、次式（３）および次式（４）を満たす電圧（第１の所定電圧）Ｇｍを第１のスイッチング素子のゲート電極に与える。なお、第１のスイッチング素子はｐ型のＴＦＴとする。
ＶＨ＞Ｇｍ＋Ｖｔｈ                ・・・（３）
Ｇｍ＋Ｖｔｈ＜Ｖｃｏｍ＋Ｖβ      ・・・（４）
これにより、第２期間には第２配線の電圧は「Ｇｍ＋Ｖｔｈ」となる。そして、第３期間に正の電荷を第２配線に与えることによって、当該電荷が画素電極に与えられる。
【００４４】
一方、或る画素形成部において、共通電極電圧よりも小さな電圧（ここでは、「Ｖｃｏｍ−Ｖβ」とする。）が画素電極に印加されるべきものと仮定する。このとき、第１期間には、第２配線に比較的低い電圧ＶＬを与えておき、第２期間および第３期間には、次式（５）および次式（６）を満たす電圧Ｇｍを第１のスイッチング素子のゲート電極に与える。なお、第１のスイッチング素子はｎ型のＴＦＴとする。
ＶＬ＜Ｇｍ−Ｖｔｈ                ・・・（５）
Ｇｍ−Ｖｔｈ＞Ｖｃｏｍ−Ｖβ      ・・・（６）
これにより、第２期間には第２配線の電圧は「Ｇｍ−Ｖｔｈ」となる。そして、第３期間に負の電荷を第２配線に与えることによって、当該電荷が画素電極から第２配線に与えられる。
【００４５】
電気光学素子を交流駆動するとき、上述の第ｎフレームと第（ｎ＋１）フレームとでは異なる動作がなされなければならない。そのための構成として、以下に２つの構成を説明する。
【００４６】
＜１．１  第１の構成＞
各画素形成部において、第１のスイッチング素子をｐ型のＴＦＴとし、第２のスイッチング素子をｎ型のＴＦＴとする。また、第４配線を更に備え、第２のスイッチング素子のゲート電極に上記第４配線を接続させる。
【００４７】
以上のような構成において、第４期間には、上記電圧出力手段から第３配線に所定の電圧（第３の所定電圧）を与える。第５期間には、第１のスイッチング素子を導通状態とし、第２配線から画素電極に共通電極電圧を与える。また、第５期間には、第３配線を上記電圧出力手段から切り離し、かつ、第４配線に所定の電圧（第４の所定電圧）を与えることによって、画素電極から第３配線に電荷を流れさせる。このとき、画素電極電圧は共通電極電圧で維持されるので、第３配線の電圧と第２のスイッチング素子のゲート電極に与えられている電圧との差が閾値電圧に等しくなった時に、第２のスイッチング素子は非導通状態となる。さらに、第６期間には、第１のスイッチング素子を非導通状態とし、階調値に応じた負の電荷Ｑβを第３配線に与える。これにより、第２のスイッチング素子は導通状態となり、画素電極から第３配線へと上記電荷Ｑβが移動する。なお、画素電極から第２配線へと上記電荷Ｑβが移動した後、第２のスイッチング素子は非導通状態となる。以上のような動作によって、第（ｎ＋１）フレームにおいては、電荷Ｑβに対応する電圧であって第ｎフレームとは逆極性の電圧が電気光学素子に印加される。
【００４８】
＜１．２  第２の構成＞
各画素形成部において、第１のスイッチング素子と並列に第３のスイッチング素子を備え、いずれか一方をｐ型のＴＦＴとし、他方をｎ型のＴＦＴとする。また、第４配線を更に備え、上記第３のスイッチング素子を第２配線と画素電極との間に配置させるとともに、当該第３のスイッチング素子のゲート電極に上記第４配線を接続させる。
【００４９】
以上のような構成において、第４期間には、上記電圧出力手段から第２配線に所定の電圧（第３の所定電圧）を与える。第５期間には、第２のスイッチング素子を導通状態とし、第３配線から画素電極に共通電極電圧を与える。また、第５期間には、第２配線を上記電圧出力手段から切り離し、かつ、第４配線に所定の電圧（第４の所定電圧）を与えることによって、画素電極から第２配線に電荷を流れさせる。このとき、画素電極電圧は共通電極電圧で維持されるので、第２配線の電圧と第３のスイッチング素子のゲート電極に与えられている電圧との差が閾値電圧に等しくなった時に、第３のスイッチング素子は非導通状態となる。さらに、第６期間には、第２のスイッチング素子を非導通状態とし、階調値に応じた負の電荷Ｑβを第２配線に与える。これにより、第３のスイッチング素子は導通状態となり、画素電極から第２配線へと上記電荷Ｑβが移動する。なお、画素電極から第２配線へと上記電荷Ｑβが移動した後、第３のスイッチング素子は非導通状態となる。以上のような動作によって、第（ｎ＋１）フレームにおいては、電荷Ｑβに対応する電圧であって第ｎフレームとは逆極性の電圧が電気光学素子に印加される。
【００５０】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
【００５１】
＜２．第１の実施形態＞
＜２．１  全体構成および動作＞
図２は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００と表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００とを備えている。また、この液晶表示装置の外部に、電源回路５１とソース入力電圧変換回路５２とが設けられている。以下においては、ソースドライバ３００とゲートドライバ４００とをまとめてドライバ（駆動回路）ともいう。図３は、この液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。なお、便宜上、この液晶表示装置では８階調の階調表示が行われるものと仮定して説明する。
【００５２】
図３に示すように、表示部２００には、ｎ本のソース配線Ｓ１〜Ｓｎと、ｍ本のゲート配線Ｇ１〜Ｇｍと、それらｎ本のソース配線とｍ本のゲート配線との交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。それらの画素形成部によってｍ行×ｎ列の画素マトリクスが形成されている。また、表示部２００には、各ゲート配線Ｇ１〜Ｇｍに対応するようにｍ本の走査配線Ｆ１〜Ｆｍが設けられ、各ソース配線Ｓ１〜Ｓｎに対応するようにｎ本のデータ配線Ｄ１〜Ｄｎが設けられている。本実施形態においては、ゲート配線Ｇ１〜Ｇｍによって第１配線が実現され、ソース配線Ｓ１〜Ｓｎによって第２配線が実現され、データ配線Ｄ１〜Ｄｎによって第３配線が実現され、走査配線Ｆ１〜Ｆｍによって第４配線が実現されている。なお、以下においては、ｉ行ｊ列に配置されている画素形成部には参照符号Ａｉｊを付して説明する。
【００５３】
図１は、画素形成部Ａｉｊの構成を示す回路図である。図１に示すように、各画素形成部Ａｉｊには、２個のＴＦＴ（第１のＴＦＴ２１および第２のＴＦＴ２２）と、第１のＴＦＴ２１のドレイン電極２１３および第２のＴＦＴ２２のドレイン電極２２３に接続された画素電極２３と、上記複数個の画素形成部に共通的に設けられた共通電極２４と、画素電極２３と共通電極２４とによって形成される液晶容量（素子容量）２５とが含まれている。第１のＴＦＴ２１はｐ型のＴＦＴであって、第２のＴＦＴ２２はｎ型のＴＦＴである。また、第１のＴＦＴ２１については、ゲート電極２１１は対応する交差点を通過するゲート配線Ｇｉに接続され、ソース電極２１２は当該交差点を通過するソース配線Ｓｊに接続されている。第２のＴＦＴ２２については、ゲート電極２２１は上記ゲート配線Ｇｉに対応して設けられている走査配線Ｆｉに接続され、ソース電極２２２は上記ソース配線Ｓｊに対応して設けられているデータ配線Ｄｊに接続されている。なお、以下においては、ｉ行ｊ列に配置されている画素形成部Ａｉｊ内の画素電極２３には参照符号Ｐｉｊを付して説明する。また、本実施形態においては、各ＴＦＴのゲート電極が制御端子に相当し、ソース電極が第１の導通端子に相当し、ドレイン電極が第２の導通端子に相当する。
【００５４】
次に、図２を参照しつつ、各構成要素の動作の概要について説明する。表示制御回路１００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号群ＴＧとを受け取り、デジタル映像信号Ｄｘと、表示部２００に画像を表示するタイミングや液晶への印加電圧の制御などを行うためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，極性信号ＰＯ，ラッチパルス信号ＬＰ，ソース出力第１制御信号ＨＦ，ソース出力第２制御信号ＲＰ，ソース出力第３制御信号ＲＮ，ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥとを出力する。
【００５５】
電源回路５１は、ゲートドライバ４００に与えるための３種類の電圧（比較的電圧レベルの高い「ゲートハイ電圧ＧＨ」，比較的電圧レベルの低い「ゲートロー電圧ＧＬ」，およびそれらの中間の電圧レベルの「ゲートミドル電圧ＧＭ」とする。）と、ソースドライバ３００に与えるための２種類の電圧（比較的電圧レベルの高い「ソースハイ電圧ＶＨ」および比較的電圧レベルの低い「ソースロー電圧ＶＬ」とする。）と、共通電極２４に与えるための共通電極電圧Ｖｃとを出力する。なお、本実施形態においては、共通電極電圧Ｖｃは固定（一定）の電圧とされる。
【００５６】
ソース入力電圧変換回路５２は、ソース入力第１電圧ＶＰとソース入力第２電圧ＶＮとを出力する。なお、ソース入力第１電圧ＶＰおよびソース入力第２電圧ＶＮには、極性信号ＰＯの論理レベルに応じて、ソースハイ電圧ＶＨ，ソースロー電圧ＶＬ，および共通電極電圧Ｖｃのうちのいずれかが割り当てられる。詳しくは、極性信号ＰＯの論理レベルがローレベルの期間中には、ソース入力第１電圧ＶＰはソースハイ電圧ＶＨとされ、ソース入力第２電圧ＶＮは共通電極電圧Ｖｃとされる。一方、極性信号ＰＯの論理レベルがハイレベルの期間中には、ソース入力第１電圧ＶＰは共通電極電圧Ｖｃとされ、ソース入力第２電圧ＶＮはソースロー電圧ＶＬとされる。
【００５７】
ソースドライバ３００は、表示制御回路１００から出力されるデジタル映像信号Ｄｘ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，極性信号ＰＯ，ラッチパルス信号ＬＰ，ソース出力第１制御信号ＨＦ，ソース出力第２制御信号ＲＰ，およびソース出力第３制御信号ＲＮと、ソース入力電圧変換回路５２から出力されるソース入力第１電圧ＶＰおよびソース入力第２電圧ＶＮと、電源回路５１から出力されるソースハイ電圧ＶＨおよびソースロー電圧ＶＬとに基づき、表示部２００内の各画素形成部Ａｉｊの液晶容量２５を充電するために第１の映像信号をソース配線Ｓ１〜Ｓｎに印加し、第２の映像信号をデータ配線Ｄ１〜Ｄｎに印加する。
【００５８】
ゲートドライバ４００は、表示制御回路１００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，極性信号ＰＯ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥと、電源回路５１から出力されるゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬとを受け取り、ゲート配線Ｇ１〜Ｇｍに第１の走査信号Ｇ１〜Ｇｍを印加するとともに（便宜上、ゲート配線と第１の走査信号には同一の参照符号を付している）、走査配線Ｆ１〜Ｆｍに第２の走査信号Ｆ１〜Ｆｍを印加する（便宜上、走査配線と第２の走査信号には同一の参照符号を付している）。
【００５９】
以上のようにして、各ソース配線Ｓｊに第１の映像信号が印加され、各データ配線Ｄｊに第２の映像信号が印加され、各ゲート配線Ｇｉに第１の走査信号が印加され、各走査配線Ｆｉに第２の走査信号が印加されることにより、表示部２００に画像が表示される。
【００６０】
＜２．２  ソースドライバの構成および動作＞
図３に示すように、ソースドライバ３００には、シフトレジスタ３１とレジスタ３２と電荷供給回路３３と電圧供給回路３４とが含まれている。なお、本実施形態においては、電圧供給回路３４によって電圧印加部が実現されている。また、シフトレジスタ３１はｎビット（ｎ段）で構成され、レジスタ３２は（ｎ×３）ビットで構成されている。
【００６１】
シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力される。シフトレジスタ３１は、これらの信号ＳＳＰ、ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３１から各ソース配線Ｓ１〜Ｓｎに対応するサンプリングパルスが順次に出力され、当該サンプリングパルスはレジスタ３２に順次に入力される。
【００６２】
レジスタ３２は、表示制御回路１００からデジタル映像信号Ｄｘとして送られる３ビットのデータを、シフトレジスタ３１から出力されるサンプリングパルスのタイミングでサンプリングして保持する。
【００６３】
電荷供給回路３３は、レジスタ３２に保持されたｎ個の３ビットデータ（「Ｄｊ０〜Ｄｊ２」とする）をラッチパルス信号ＬＰのパルスのタイミングで取り込み、極性信号ＰＯ，ソース出力第１制御信号ＨＦ，ソースハイ電圧ＶＨ，およびソースロー電圧ＶＬに基づいて、上述の取り込んだデータに所定のＤ／Ａ変換処理を施す。なお、この電荷供給回路３３の詳細な構成および動作については後述する。
【００６４】
電圧供給回路３４は、電荷供給回路３３でのＤ／Ａ変換処理後のデータ，ソース入力第１電圧ＶＰ，ソース入力第２電圧ＶＮ，ソース出力第２制御信号ＲＰ，ソース出力第３制御信号ＲＮ，および極性信号ＰＯを受け取り、ソース配線Ｓｊに第１の映像信号を印加し、データ配線Ｄｊに第２の映像信号を印加する。なお、この電圧供給回路３４の詳細な構成および動作については後述する。
【００６５】
次に、電荷供給回路３３の詳細な構成について説明する。電荷供給回路３３には、ソース配線Ｓ１〜Ｓｎに対応するようにしてｎ個のＤ／Ａ変換回路３３０が設けられている。図４は、このＤ／Ａ変換回路３３０の詳細な構成を示す図である。このＤ／Ａ変換回路３３０には、ラッチ回路３３１とＴＦＴ制御信号出力回路３３２ａ〜３３２ｃとＴＦＴ回路３３３と３個のコンデンサＣａ〜Ｃｃとが含まれている。ＴＦＴ制御信号出力回路３３２ａとコンデンサＣａとはデータＤｊ２に対応して設けられ、ＴＦＴ制御信号出力回路３３２ｂとコンデンサＣｂとはデータＤｊ１に対応して設けられ、ＴＦＴ制御信号出力回路３３２ｃとコンデンサＣｃとはデータＤｊ０に対応して設けられている。ＴＦＴ回路３３３には、３個のｐ型のＴＦＴ３３３１，３３３３，および３３３５と、３個のｎ型のＴＦＴ３３３２，３３３４，および３３３６とが含まれている。ＴＦＴ３３３１とＴＦＴ３３３２とはデータＤｊ２に対応して設けられ、ＴＦＴ３３３３とＴＦＴ３３３４とはデータＤｊ１に対応して設けられ、ＴＦＴ３３３５とＴＦＴ３３３６とはデータＤｊ０に対応して設けられている。
【００６６】
各コンデンサＣａ〜Ｃｃの端子のうち電圧供給回路３４に近い側の端子（以下、「一方端子」という。）はＤ／Ａ変換回路３３０の出力端子に接続され、レジスタ３２に近い側の端子（以下、「他方端子」という。）はＴＦＴ回路３３３に接続されている。また、上述のように、この液晶表示装置では８階調の階調表示が行われる。このため、各コンデンサＣａ〜Ｃｃの容量値をＱａ〜Ｑｃとすると、「Ｑａ：Ｑｂ：Ｑｃ＝１：２：４」となっている。
【００６７】
ラッチ回路３３１には、レジスタ３２に保持されている３ビットのデータＤｊ２〜Ｄｊ０と表示制御回路１００から出力されるラッチパルス信号ＬＰとが入力される。そして、ラッチ回路３３１は、３ビットのデータＤｊ２〜Ｄｊ０をラッチパルス信号ＬＰのパルスのタイミングで取り込み、その取り込んだデータＤｊ２〜Ｄｊ０をＴＦＴ制御信号出力回路３３２ａ〜３３２ｃに与える。
【００６８】
ＴＦＴ制御信号出力回路３３２ａ〜３３２ｃは、極性信号ＰＯとソース出力制御信号ＨＦとラッチ回路３３１から出力されるデータＤｊ２〜Ｄｊ０とに基づき、ＴＦＴ回路３３３内のＴＦＴ３３３１〜３３３６の状態（導通／非導通状態）を制御するためのＴＦＴ制御信号ＳＴａ〜ＳＴｃを出力する。
【００６９】
ＴＦＴ回路３３３では、ＴＦＴ制御信号ＳＴａ〜ＳＴｃに基づいて、ＴＦＴ３３３１〜３３３６の状態（導通／非導通状態）が制御される。例えばデータＤｊ２に対応して設けられている構成要素に着目すると、ＴＦＴ制御信号ＳＴａがハイレベルの電圧であれば、ＴＦＴ３３３２が導通状態となって、ソースロー電圧ＶＬがコンデンサＣａの他方端子に与えられる。一方、ＴＦＴ制御信号ＳＴａがローレベルの電圧であれば、ＴＦＴ３３３１が導通状態となって、ソースハイ電圧ＶＨがコンデンサＣａの他方端子に与えられる。
【００７０】
図５は、コンデンサＣａ〜Ｃｃの他方端子に与えられる電圧（以下、「他方端子電圧」という。）について説明するための図である。なお、図５において、「Ｈ」や「Ｌ」は極性信号ＰＯ，ソース出力第１制御信号ＨＦ，およびデータＤｊｘ（ｘ＝２，１，０）の論理レベルを示している。また、「−」は、データＤｊｘの論理レベルに依存することなくコンデンサの他方端子電圧が決定されることを示している。例えば、極性信号ＰＯの論理レベルが「ローレベル」で、かつ、ソース出力第１制御信号ＨＦの論理レベルが「ハイレベル」のときには、コンデンサの他方端子電圧はソースロー電圧ＶＬとなる。また、例えば、極性信号ＰＯの論理レベルが「ハイレベル」で、かつ、ソース出力第１制御信号ＨＦの論理レベルが「ローレベル」で、かつ、データＤｊｘの論理レベルが「ローレベル」のときには、コンデンサの他方端子電圧はソースハイ電圧ＶＨとなる。なお、上述のＴＦＴ制御信号出力回路３３２ａ〜３３２ｃの内部については、ＴＦＴ制御信号ＳＴａ〜ＳＴｃによってコンデンサの他方端子電圧が図５に示すようになものにされるように構成されている。
【００７１】
次に、電圧供給回路３４の詳細な構成について説明する。電圧供給回路３４には、ソース配線Ｓ１〜Ｓｎに対応するようにしてｎ個の電圧選択回路３４０が設けられている。図６は、この電圧選択回路３４０の詳細な構成を示す図である。この電圧選択回路３４０には、２個のｐ型のＴＦＴ３４１，３４３と２個のｎ型のＴＦＴ３４２，３４４とが含まれている。ＴＦＴ３４１については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極には電荷供給回路３３から出力されたデータＤＡｊが与えられ、ゲート電極には極性信号ＰＯが与えられる構成となっている。ＴＦＴ３４２については、ドレイン電極はデータ配線Ｄｊに接続され、ソース電極には電荷供給回路３３から出力されたデータＤＡｊが与えられ、ゲート電極には極性信号ＰＯが与えられる構成となっている。ＴＦＴ３４３については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極にはソース入力第１電圧ＶＰが与えられ、ゲート電極にはソース出力第２制御信号ＲＰが与えられる構成となっている。ＴＦＴ３４４については、ドレイン電極はデータ配線Ｄｊに接続され、ソース電極にはソース入力第２電圧ＶＮが与えられ、ゲート電極にはソース出力第３制御信号ＲＮが与えられる構成となっている。なお、本実施形態においては、ＴＦＴ３４３によって第４のスイッチング素子が実現されている。
【００７２】
以上のような構成により、ソース配線Ｓｊの電圧の大きさは、極性信号ＰＯの論理レベルとソース出力第２制御信号ＲＰの論理レベルとに基づいて決定される。また、データ配線Ｄｊの電圧の大きさは、極性信号ＰＯの論理レベルとソース出力第３制御信号ＲＮの論理レベルとに基づいて決定される。
【００７３】
図７は、ソース配線Ｓｊの電圧の大きさの決定について説明するための図である。ソース出力第２制御信号ＲＰの論理レベルが「ローレベル」のときには、ＴＦＴ３４３は導通状態となる。その結果、ソース配線Ｓｊにはソース入力第１電圧ＶＰが印加される。ソース出力第２制御信号ＲＰの論理レベルが「ハイレベル」で、かつ、極性信号ＰＯの論理レベルが「ローレベル」のときには、ＴＦＴ３４３は非導通状態となり、ＴＦＴ３４１は導通状態となる。その結果、ソース配線Ｓｊの電圧は、データＤＡｊの電圧となる。ソース出力第２制御信号ＲＰの論理レベルが「ハイレベル」で、かつ、極性信号ＰＯの論理レベルが「ハイレベル」のときには、ＴＦＴ３４１とＴＦＴ３４３とは共に非導通状態となる。その結果、ソース配線Ｓｊはハイインピーダンス状態となる。
【００７４】
図８は、データ配線Ｄｊの電圧の大きさの決定について説明するための図である。ソース出力第３制御信号ＲＮの論理レベルが「ハイレベル」のときには、ＴＦＴ３４４は導通状態となる。その結果、データ配線Ｄｊにはソース入力第２電圧ＶＮが印加される。ソース出力第２制御信号ＲＮの論理レベルが「ローレベル」で、かつ、極性信号ＰＯの論理レベルが「ハイレベル」のときには、ＴＦＴ３４４は非導通状態となり、ＴＦＴ３４２は導通状態となる。その結果、データ配線Ｄｊの電圧は、データＤＡｊの電圧となる。ソース出力第２制御信号ＲＮの論理レベルが「ローレベル」で、かつ、極性信号ＰＯの論理レベルが「ローレベル」のときには、ＴＦＴ３４２とＴＦＴ３４４とは共に非導通状態となる。その結果、データ配線Ｄｊはハイインピーダンス状態となる。
【００７５】
＜２．３  ゲートドライバの構成および動作＞
図３に示すように、ゲートドライバ４００には、シフトレジスタ４１とゲート出力回路４２とが含まれている。なお、シフトレジスタ４１はｍビット（ｍ段）で構成されている。シフトレジスタ４１にはゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４１は、これらの信号ＧＳＰ、ＧＣＫに基づき、ゲートスタートパルス信号ＧＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ４１から各ゲート配線Ｇ１〜Ｇｍに対応するタイミングパルスＧＳｉが順次に出力され、当該タイミングパルスＧＳｉはゲート出力回路４２に順次に入力される。
【００７６】
ゲート出力回路４２は、シフトレジスタ４１から出力されたタイミングパルスＧＳｉと表示制御回路１００から出力された極性信号ＰＯ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥとに基づいて、ゲート配線Ｇ１〜Ｇｍに第１の走査信号Ｇ１〜Ｇｍを印加し、走査配線Ｆ１〜Ｆｍに第２の走査信号Ｆ１〜Ｆｍを印加する。なお、第１の走査信号Ｇ１〜Ｇｍおよび第２の走査信号Ｆ１〜Ｆｍの各時点における電圧は、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかとなる。
【００７７】
図９は、ゲート出力回路４２の詳細な構成を示すブロック図である。図９に示すように、ゲート出力回路４２には、ゲート配線制御回路４２１と走査配線制御回路４２２とが含まれている。なお、図９には、１ライン分についての構成を示している。
【００７８】
ゲート配線制御回路４２１は、タイミングパルスＧＳｉ，極性信号ＰＯ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥに基づいて、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかの電圧をゲート配線Ｇｉに印加する。図１０は、ゲート配線Ｇｉに印加される電圧の大きさの決定について説明するための図である。例えば、極性信号ＰＯの論理レベルが「ローレベル」で、かつ、タイミングパルスＧＳｉの論理レベルが「ハイレベル」で、かつ、ゲート出力第２制御信号ＣＥの論理レベルが「ハイレベル」であれば、ゲート出力第１制御信号ＯＥの論理レベルにかかわらず、ゲート配線Ｇｉにはゲートミドル電圧ＧＭが印加される。また、例えば、極性信号ＰＯの論理レベルが「ハイレベル」で、かつ、タイミングパルスＧＳｉの論理レベルが「ローレベル」であれば、ゲート出力第１制御信号ＯＥおよびゲート出力第２制御信号ＣＥの論理レベルにかかわらず、ゲート配線Ｇｉにはゲートハイ電圧ＧＨが印加される。
【００７９】
走査配線制御回路４２２は、タイミングパルスＧＳｉ，極性信号ＰＯ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥに基づいて、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかの電圧を走査配線Ｆｉに印加する。図１１は、走査配線Ｆｉに印加される電圧の大きさの決定について説明するための図である。例えば、極性信号ＰＯの論理レベルが「ローレベル」で、かつ、タイミングパルスＧＳｉの論理レベルが「ハイレベル」で、かつ、ゲート出力第１制御信号ＯＥの論理レベルが「ハイレベル」であれば、ゲート出力第２制御信号ＣＥの論理レベルにかかわらず、走査配線Ｆｉにはゲートハイ電圧ＧＨが印加される。また、例えば、極性信号ＰＯの論理レベルが「ハイレベル」で、かつ、タイミングパルスＧＳｉの論理レベルが「ローレベル」であれば、ゲート出力第１制御信号ＯＥおよびゲート出力第２制御信号ＣＥの論理レベルにかかわらず、走査配線Ｆｉにはゲートロー電圧ＧＬが印加される。
【００８０】
＜２．４  駆動方法＞
図１２は、本実施形態における駆動方法について説明するための信号波形図である。図１２（ａ）〜（ｍ）は、１行目のゲート配線Ｇ１に印加される第１の走査信号、１行目の走査配線Ｆ１に印加される第２の走査信号、２行目のゲート配線Ｇ２に印加される第１の走査信号、２行目の走査配線Ｆ２に印加される第２の走査信号、ゲート出力第１制御信号、ゲート出力第２制御信号、ソース出力第１制御信号、ソース出力第２制御信号、ソース出力第３制御信号、極性信号、コンデンサＣａ〜Ｃｃの他方端子電圧、ソース配線Ｓｊの電圧、およびデータ配線Ｄｊの電圧の波形をそれぞれ示している。なお、図１２においては、時点ｔ０から時点ｔｆまでの期間が１フレーム期間に相当する。
【００８１】
ここで、１行目に配置されている画素形成部Ａ１ｊに着目すると、上記１フレーム期間のうち時点ｔ０から時点ｔ１までの期間が選択期間に相当し、時点ｔ１から時点ｔｆまでの期間が非選択期間に相当する。また、上記選択期間のうち時点ｔ０から時点ｔ０１までの期間が第１期間に相当し、時点ｔ０１から時点ｔ０２までの期間が第２期間に相当し、時点ｔ０２から時点ｔ０３までの期間が第３期間に相当する。さらに、次のフレーム期間のうち時点ｔｆから時点ｔ（ｆ＋１）までの期間が選択期間に相当し、その選択期間のうち時点ｔｆから時点ｔｆ１までの期間が第４期間に相当し、時点ｔｆ１から時点ｔｆ２までの期間が第５期間に相当し、時点ｔｆ２から時点ｔｆ３までの期間が第６期間に相当する。
【００８２】
２行目に配置されている画素形成部Ａ２ｊに着目すると、上記１フレーム期間のうち時点ｔ１から時点ｔ２までの期間が選択期間に相当し、それ以外の期間が非選択期間に相当する。また、時点ｔ１から時点ｔ１１までの期間が第１期間に相当し、時点ｔ１１から時点ｔ１２までの期間が第２期間に相当し、時点ｔ１２から時点ｔ１３までの期間が第３期間に相当する。さらに、次のフレーム期間のうち時点ｔ（ｆ＋１）から時点ｔ（ｆ＋２）までの期間が選択期間に相当し、その選択期間のうち時点ｔ（ｆ＋１）から時点ｔ（ｆ＋１）１までの期間が第４期間に相当し、時点ｔ（ｆ＋１）１から時点ｔ（ｆ＋１）２までの期間が第５期間に相当し、時点ｔ（ｆ＋１）２から時点ｔ（ｆ＋１）３までの期間が第６期間に相当する。
【００８３】
ところで、液晶には、直流電圧が加わり続けると劣化するという性質がある。このため、液晶表示装置においては、液晶に交流電圧が印加されなければならない。従って、本実施形態においては、１つの画素形成部に着目すると、第ｎフレーム（ｎは自然数）と第（ｎ＋１）フレームとでは動作が異なっている。
【００８４】
図１３は、本実施形態における動作を説明するための模式図である。図１３においては、電荷を水にたとえて表している。また、ソース配線Ｓｊと第１のＴＦＴ２１とによってＵ字型の溝が形成されているものとし、その溝に水が蓄積される様子を表している。データ配線Ｄｊと第２のＴＦＴ２２とについても同様である。また、第１のＴＦＴ２１と第２のＴＦＴ２２とを、上記溝からの水の出入りを制御するための関にたとえて表している。それらＴＦＴ２１，２２のゲート電極に与えられる電圧の大きさは、図１３におけるＴＦＴ２１，２２の高さ（図１３の上下方向についての長さ）に反映されている。例えば、第１のＴＦＴ２１のゲート電圧が高くなるに従って関（第１のＴＦＴ２１）の高さは高くなり、第１のＴＦＴ２１のゲート電圧が低くなるに従って関の高さは低くなる。
【００８５】
図１２および図１３を参照しつつ、本実施形態における駆動方法について説明する。なお、ここでは、１行目の画素形成部Ａ１ｊに着目する。
【００８６】
時点ｔ０〜ｔ０１の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはローレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースロー電圧ＶＬとなる。また、この期間には、ソース出力第２制御信号ＲＰはローレベルになっており、ソース出力第３制御信号ＲＮはハイレベルになっている。このため、図７より、ソース配線Ｓｊにはソース入力第１電圧ＶＰが印加され、図８より、データ配線Ｄｊにはソース入力第２電圧ＶＮが印加される。ところで、上述したように、極性信号ＰＯの論理レベルがローレベルの期間中には、ソース入力第１電圧ＶＰはソースハイ電圧ＶＨとされ、ソース入力第２電圧ＶＮは共通電極電圧Ｖｃとされる。従って、この期間には、ソース配線Ｓｊにはソースハイ電圧ＶＨが印加され、データ配線Ｄｊには共通電極電圧Ｖｃが印加される。なお、ソースハイ電圧ＶＨの大きさについては、ソースハイ電圧ＶＨとゲートミドル電圧Ｇｍとの差が第１のＴＦＴ２１の閾値電圧よりも大きくなるように設定されている。
【００８７】
さらに、時点ｔ０〜ｔ０１の期間には、ゲート出力第１制御信号ＯＥはローレベル、ゲート出力第２制御信号ＣＥはローレベルとなっている。ここで、時点ｔ０〜時点ｔ１の期間にはタイミングパルスＧＳ１はハイレベルとなる。このため、図１０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図１１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加される。従って、図１の第１のＴＦＴ２１と第２のＴＦＴ２２とは共に非導通状態となる。
【００８８】
以上より、時点ｔ０〜ｔ０１の期間には、第１のＴＦＴ２１と第２のＴＦＴ２２とが非導通状態で、ソース配線Ｓｊにはソースハイ電圧ＶＨが印加され、データ配線Ｄｊには共通電極電圧Ｖｃが印加される。この状態を模式的に表したものが図１３（ａ）である。
【００８９】
時点ｔ０１〜ｔ０２の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはローレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースロー電圧ＶＬとなる。また、この期間には、ソース出力第２制御信号ＲＰはハイレベルになっており、ソース出力第３制御信号ＲＮはハイレベルになっている。このため、図７より、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となり、図８より、データ配線Ｄｊにはソース入力第２電圧ＶＮすなわち共通電極電圧Ｖｃが印加される。さらに、この期間には、ゲート出力第１制御信号ＯＥはハイレベル、ゲート出力第２制御信号ＣＥはハイレベルとなっている。このため、図１０より、ゲート配線Ｇ１にはゲートミドル電圧ＧＭが印加され、図１１より、走査配線Ｆ１にはゲートハイ電圧ＧＨが印加される。これにより、第２のＴＦＴ２２は導通状態となり、画素電極Ｐｉｊの電圧が共通電極電圧Ｖｃとなる。また、第１のＴＦＴ２１も導通状態となり、ソース配線Ｓｊから画素電極Ｐｉｊに電荷が流れる。この状態を模式的に表したものが図１３（ｂ）である。
【００９０】
ところで、上述のようにソース配線Ｓｊから画素電極Ｐｉｊに電荷が流れることによって、図１２（ｌ）に示すようにソース配線Ｓｊの電圧は低下する。そして、ソース配線Ｓｊの電圧が「ＧＭ＋Ｖｔｈ」になると、第１のＴＦＴ２１は非導通状態となる。すなわち、第１のＴＦＴ２１に与えられているゲートミドル電圧ＧＭとソース配線Ｓｊの電圧との差が第１のＴＦＴ２１の閾値電圧Ｖｔｈ以下になるタイミングで第１のＴＦＴ２１は非導通状態となる。この状態を模式的に表したものが図１３（ｃ）である。
【００９１】
時点ｔ０２〜時点ｔ０３の期間には、ソース出力第１制御信号ＨＦはローレベルになっており、極性信号ＰＯはローレベルになっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はデータＤｊｘ（ｘ＝２，１，０）の論理レベルに応じた電圧となる。詳しくは、データＤｊｘの論理レベルがハイレベルであれば、コンデンサＣａ〜Ｃｃの他方端子電圧はソースハイ電圧ＶＨとなり、データＤｊｘの論理レベルがローレベルであれば、コンデンサＣａ〜Ｃｃの他方端子電圧はソースロー電圧ＶＬとなる。これにより、各データＤｊｘの論理レベルに応じて、各コンデンサＣａ〜Ｃｃの他方端子電圧が変化する。ここで、各データＤｊｘの論理レベルは、階調値に基づいたものとなっている。以上より、この期間には、階調値に応じた電荷Ｑβがソース配線Ｓｊに生じる。この状態を模式的に表したものが図１３（ｄ）である。なお、液晶印加電圧がＶβとされるべきときに次式（７）が成立するように、ソースハイ電圧ＶＨおよびソースロー電圧ＶＬが予め設定されているものとする。
Ｑβ＝Ｃβ×Ｖβ      ・・・（７）
ここで、Ｃβは液晶印加電圧がＶβのときの素子容量値である。
【００９２】
また、この期間には、ソース出力第２制御信号ＲＰとソース出力第３制御信号ＲＮとは共にハイレベルになっている。このため、図７より、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となり、図８より、データ配線Ｄｊにはソース入力第２電圧ＶＮすなわち共通電極電圧Ｖｃが印加される。さらに、この期間には、ゲート出力第１制御信号ＯＥはローレベル、ゲート出力第２制御信号ＣＥはハイレベルとなっている。このため、図１０より、ゲート配線Ｇ１にはゲートミドル電圧ＧＭが印加され、図１１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加される。これにより、第２のＴＦＴ２２は非導通状態となる。また、ソース配線Ｓｊに電荷Ｑβが生じたことによって図１２（ｌ）に示すようにソース配線Ｓｊの電圧が上昇し、ソース配線Ｓｊの電圧と第１のＴＦＴ２１に与えられているゲートミドル電圧ＧＭとの差が第１のＴＦＴ２１の閾値電圧Ｖｔｈ以上になると、第１のＴＦＴ２１は導通状態となる。その結果、ソース配線Ｓｊから画素電極Ｐｉｊに上記電荷Ｑβが流れる。この状態を模式的に表したものが図１３（ｅ）である。
【００９３】
そして、第１のＴＦＴ２１に与えられているゲートミドル電圧ＧＭとソース配線Ｓｊの電圧との差が再度第１のＴＦＴ２１の閾値電圧Ｖｔｈ以下になるタイミングで、第１のＴＦＴ２１は非導通状態となる。このとき、上記電荷Ｑβは画素電極Ｐｉｊに蓄積されている。この状態を模式的に表したものが図１３（ｆ）である。
【００９４】
時点ｔ０３〜時点ｔｆの期間には、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、走査配線Ｆ１にはゲートロー電圧ＧＬが印加される。このため、この期間中、第１のＴＦＴ２１と第２のＴＦＴ２２とは共に非導通状態となり、時点ｔ０３における液晶印加電圧が維持される。
【００９５】
時点ｔｆ〜ｔｆ１の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはハイレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースハイ電圧ＶＨとなる。また、この期間には、ソース出力第２制御信号ＲＰはローレベルになっており、ソース出力第３制御信号ＲＮはハイレベルになっている。このため、図７より、ソース配線Ｓｊにはソース入力第１電圧ＶＰが印加され、図８より、データ配線Ｄｊにはソース入力第２電圧ＶＮが印加される。ところで、上述したように、極性信号ＰＯの論理レベルがハイレベルの期間中には、ソース入力第１電圧ＶＰは共通電極電圧Ｖｃとされ、ソース入力第２電圧ＶＮはソースロー電圧ＶＬとされる。従って、この期間には、ソース配線Ｓｊには共通電極電圧Ｖｃが印加され、データ配線Ｄｊにはソースロー電圧ＶＬが印加される。さらに、この期間には、ゲート出力第１制御信号ＯＥとゲート出力第２制御信号ＣＥとは共にローレベルとなっている。ここで、時点ｔｆ〜時点ｔ（ｆ＋１）の期間にはタイミングパルスＧＳ１はハイレベルとなる。このため、図１０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図１１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加される。従って、図１の第１のＴＦＴ２１と第２のＴＦＴ２２とは共に非導通状態となる。以上より、時点ｔｆ〜ｔｆ１の期間には、第１のＴＦＴ２１と第２のＴＦＴ２２とが非導通状態で、ソース配線Ｓｊには共通電極電圧Ｖｃが印加され、データ配線Ｄｊにはソースロー電圧ＶＬが印加される。
【００９６】
時点ｔｆ１〜ｔｆ２の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはハイレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースハイ電圧ＶＨとなる。また、この期間には、ソース出力第２制御信号ＲＰとソース出力第３制御信号ＲＮとは共にローレベルになっている。このため、図７より、ソース配線Ｓｊにはソース入力第１電圧すなわち共通電極電圧Ｖｃが印加され、図８より、データ配線Ｄｊの電圧はデータＤＡｊの電圧となる。さらに、この期間には、ゲート出力第１制御信号ＯＥとゲート出力第２制御信号ＣＥとは共にハイレベルとなっている。このため、図１０より、ゲート配線Ｇ１にはゲートロー電圧ＧＬが印加され、図１１より、走査配線Ｆ１にはゲートミドル電圧ＧＭが印加される。これにより、第１のＴＦＴ２１は導通状態となり、画素電極Ｐｉｊの電圧が共通電極電圧Ｖｃとなる。また、第２のＴＦＴ２２も導通状態となり、画素電極Ｐｉｊからデータ配線Ｄｊに電荷が流れる。
【００９７】
ところで、上述のように画素電極Ｐｉｊからデータ配線Ｄｊに電荷が流れることによって、図１２（ｍ）に示すようにデータ配線Ｄｊの電圧は上昇する。そして、データ配線Ｄｊの電圧が「ＧＭ−Ｖｔｈ」になると、第２のＴＦＴ２２は非導通状態となる。すなわち、第２のＴＦＴ２２に与えられているゲートミドル電圧ＧＭとデータ配線Ｄｊの電圧との差が第２のＴＦＴ２２の閾値電圧Ｖｔｈ以下になるタイミングで第２のＴＦＴ２２は非導通状態となる。
【００９８】
時点ｔｆ２〜時点ｔｆ３の期間には、ソース出力第１制御信号ＨＦはローレベルになっており、極性信号ＰＯはハイレベルになっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はデータＤｊｘ（ｘ＝２，１，０）の論理レベルに応じた電圧となる。これにより、各データＤｊｘの論理レベルに応じて、各コンデンサＣａ〜Ｃｃの他方端子電圧が変化する。その結果、この期間には、階調値に応じた負の電荷「−Ｑβ」がデータ配線Ｄｊに生じる。
【００９９】
また、この期間には、ソース出力第２制御信号ＲＰとソース出力第３制御信号ＲＮとは共にローレベルになっている。このため、図７より、ソース配線Ｓｊにはソース入力第１電圧ＶＰすなわち共通電極電圧Ｖｃが印加され、図８より、データ配線Ｄｊの電圧はデータＤＡｊの電圧となる。さらに、この期間には、ゲート出力第１制御信号ＯＥはローレベル、ゲート出力第２制御信号ＣＥはハイレベルとなっている。このため、図１０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図１１より、走査配線Ｆ１にはゲートミドル電圧ＧＭが印加される。これにより、第１のＴＦＴ２１は非導通状態となる。また、データ配線Ｄｊに負の電荷−Ｑβが生じたことによって図１２（ｍ）に示すようにデータ配線Ｄｊの電圧が低下し、第２のＴＦＴ２２に与えられているゲートミドル電圧ＧＭとデータ配線Ｄｊの電圧との差が第２のＴＦＴ２２の閾値電圧Ｖｔｈ以上になると、第２のＴＦＴ２２は導通状態となる。その結果、画素電極Ｐｉｊからソース配線Ｓｊに電荷Ｑβが流れる。
【０１００】
そして、第２のＴＦＴ２２に与えられているゲートミドル電圧ＧＭとデータ配線Ｄｊの電圧との差が再度第２のＴＦＴ２２の閾値電圧Ｖｔｈ以下になるタイミングで、第２のＴＦＴ２２は非導通状態となる。
【０１０１】
時点ｔｆ３から次のフレーム期間の開始時点までの期間には、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、走査配線Ｆ１にはゲートロー電圧ＧＬが印加される。このため、この期間中、第１のＴＦＴ２１と第２のＴＦＴ２２とは共に非導通状態となり、時点ｔｆ３における液晶印加電圧が維持される。
【０１０２】
＜２．５  効果＞
本実施形態によれば、表示部２００には、各ソース配線Ｓｊに対応してデータ配線Ｄｊが設けられている。また、各画素形成部Ａｉｊにおいては、画素電極Ｐｉｊとソース配線Ｓｊとの間に第１のＴＦＴ２１が設けられ、画素電極Ｐｉｊとデータ配線Ｄｊとの間に第２のＴＦＴ２２が設けられている。そして、第１期間には、第１のＴＦＴ２１と第２のＴＦＴ２２とは非導通状態とされ、ソース配線Ｓｊには比較的高い電圧であるソースハイ電圧ＶＨが印加され、データ配線Ｄｊには共通電極電圧Ｖｃが印加される。第２期間には、第２のＴＦＴ２２が導通状態とされることによって、画素電極電圧は共通電極電圧Ｖｃとなる。また、第２期間には、第１のＴＦＴ２１が一旦導通状態とされることによってソース配線Ｓｊから画素電極Ｐｉｊに電荷が流れるが、第１のＴＦＴ２１のゲート電圧とソース配線Ｓｊの電圧との差が第１のＴＦＴ２１の閾値電圧Ｖｔｈ以下になると、第１のＴＦＴ２１は非導通状態となる。これにより、第２期間の終了時点には、直前の表示状態にかかわらず、ソース配線Ｓｊの電圧は「Ｇｍ＋Ｖｔｈ」となる。第３期間には、第２のＴＦＴ２２は非導通状態とされる。また、第３期間には、第１のＴＦＴ２１については第２期間における状態が維持されつつ、階調値に応じた電荷Ｑβがソース配線Ｓｊに与えられる。これにより、上記電荷Ｑβがソース配線Ｓｊから画素電極Ｐｉｊに供給される。さらに、第４〜第６期間には、液晶印加電圧の極性については第１〜第３期間とは逆にされつつ、第１〜第３期間と同様の動作が行われる。
【０１０３】
以上のように、本実施形態によれば、直前（１フレーム前）の表示状態にかかわらず、階調値に応じた電荷Ｑβが液晶容量に供給される。ここで、上記電荷Ｑβは、上式（７）に示したように、「目標とする液晶印加電圧Ｖβ」と「液晶印加電圧がＶβのときの素子容量値Ｃβ」とを乗ずることによって決定される。このため、液晶印加電圧の変化に伴う液晶容量値の変化が補償されるように上記電荷Ｑβが液晶容量に供給される。以上より、直前の表示状態を示す情報を保持するための構成要素（フレームメモリ等）を備えることなく、液晶への印加電圧の変化に伴う液晶容量値の変化を補償することができる。
【０１０４】
また、上式（７）より、液晶容量値がＣｘの時に液晶に印加される電圧Ｖｘは、
Ｖｘ＝Ｑβ／Ｃｘ      ・・・（８）
となる。ここで、液晶容量値は、図２７の「キャパシタンス−電圧対応曲線」で示すように変化するので、直前の表示状態が電圧Ｖα（＜Ｖβ）に相当するとき、液晶容量値については「Ｃα＜Ｃβ」となり、
Ｖｘ＝Ｑβ／Ｃｘ
＝Ｑβ／Ｃα
＞Ｑβ／Ｃβ      ・・・（９）
となる。ここで、Ｃαは液晶印加電圧がＶαになっている状態の時の液晶容量値であり、Ｃβは液晶印加電圧がＶβになっている状態の時の液晶容量値である。
【０１０５】
一方、直前の表示状態が電圧Ｖε（＞Ｖβ）に相当するとき、液晶容量値については「Ｃε＞Ｃβ」となり、
Ｖｘ＝Ｑβ／Ｃｘ
＝Ｑβ／Ｃε
＜Ｑβ／Ｃβ      ・・・（１０）
となる。
【０１０６】
以上のように、本来液晶に印加されるべき電圧よりも大きい（あるいは小さい）電圧を液晶に印加するオーバードライブ駆動（オーバーシュート駆動）と同様の動作が行われ、液晶の応答速度が改善される。
【０１０７】
＜３．第２の実施形態＞
＜３．１  全体構成および動作＞
図１４は、本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００と表示部２００とソースドライバ（映像信号線駆動回路）３０１とゲートドライバ（走査信号線駆動回路）４０１とを備えている。また、液晶表示装置の外部には、電源回路５１とソース入力電圧変換回路５２とが設けられている。上記第１の実施形態とは、電源回路５１からゲートドライバ４０１に共通電極電圧Ｖｃが与えられる点およびソースドライバとゲートドライバの内部構成が異なっている。図１５は、この液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。
【０１０８】
図１５に示すように、表示部２００には、ｎ本のソース配線Ｓ１〜Ｓｎと、ｍ本のゲート配線Ｇ１〜Ｇｍと、それらｎ本のソース配線とｍ本のゲート配線との交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。それらの画素形成部によってｍ行×ｎ列の画素マトリクスが形成されている。また、表示部２００には、各ゲート配線Ｇ１〜Ｇｍに対応するように、ｍ本の電圧配線Ｃｉとｍ本の走査配線Ｆ１〜Ｆｍとｍ本のリセット配線とが設けられている。本実施形態においては、ゲート配線Ｇ１〜Ｇｍによって第１配線が実現され、ソース配線Ｓ１〜Ｓｎによって第２配線が実現され、電圧配線Ｃ１〜Ｃｍによって第３配線が実現され、走査配線Ｆ１〜Ｆｍによって第４配線が実現されている。
【０１０９】
図１６は、本実施形態における画素形成部Ａｉｊの構成を示す回路図である。図１６に示すように、各画素形成部Ａｉｊには、１個のｐ型のＴＦＴ（第１のＴＦＴ６１）と、２個のｎ型のＴＦＴ（第２のＴＦＴ６２および第３のＴＦＴ６３）と、第１のＴＦＴ６１のドレイン電極６１３と第２のＴＦＴ６２のドレイン電極６２３と第３のＴＦＴ６３のドレイン電極６３３とに接続された画素電極６４と、上記複数個の画素形成部Ａｉｊに共通的に設けられた共通電極６５と、画素電極６４と共通電極６５とによって形成される液晶容量（素子容量）６６とが含まれている。
【０１１０】
第１のＴＦＴ６１については、ゲート電極６１１は対応する交差点を通過するゲート配線Ｇｉに接続され、ソース電極６１２は当該交差点を通過するソース配線Ｓｊに接続され、ドレイン電極６１３は画素電極６４に接続されている。第２のＴＦＴ６２については、ゲート電極６２１はリセット配線Ｒｉに接続され、ソース電極６２２は電圧配線Ｃｉに接続され、ドレイン電極６２３は画素電極６４および第３のＴＦＴ６３のドレイン電極６３３に接続される構成となっている。第３のＴＦＴ６３については、ゲート電極６３１は走査配線Ｆｉに接続され、ソース電極６３２はソース配線Ｓｊに接続され、ドレイン電極６３３は画素電極６４および第２のＴＦＴ６２のドレイン電極６２３に接続される構成となっている。なお、共通電極６５に与えられる電圧（共通電極電圧）Ｖｃは固定（一定）の電圧とされ、当該共通電極電圧Ｖｃが電圧配線Ｃｉに与えられている。
【０１１１】
次に、図１４を参照しつつ、各構成要素の動作の概要について説明する。なお、表示制御回路１００と電源回路５１とソース入力電圧変換回路５２の動作については、上記第１の実施形態と同様であるので、説明を省略する。
【０１１２】
ソースドライバ３０１は、表示制御回路１００から出力されるデジタル映像信号Ｄｘ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，極性信号ＰＯ，ラッチパルス信号ＬＰ，ソース出力第１制御信号ＨＦ，ソース出力第２制御信号ＲＰ，およびソース出力第３制御信号ＲＮと、ソース入力電圧変換回路５２から出力されるソース入力第１電圧ＶＰおよびソース入力第２電圧ＶＮと、電源回路５１から出力されるソースハイ電圧ＶＨおよびソースロー電圧ＶＬとに基づき、表示部２００内の各画素形成部Ａｉｊの液晶容量６６を充電するために駆動用の映像信号をソース配線Ｓ１〜Ｓｎに印加する。
【０１１３】
ゲートドライバ４０１は、表示制御回路１００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，極性信号ＰＯ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥと、電源回路５１から出力されるゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，ゲートロー電圧ＧＬ，および共通電極電圧Ｖｃとを受け取り、ゲート配線Ｇ１〜Ｇｍに第１の走査信号Ｇ１〜Ｇｍを印加し（便宜上、ゲート配線と第１の走査信号には同一の参照符号を付している）、走査配線Ｆ１〜Ｆｍに第２の走査信号Ｆ１〜Ｆｍを印加し（便宜上、走査配線と第２の走査信号には同一の参照符号を付している）、リセット配線Ｒ１〜Ｒｍにリセット信号Ｒ１〜Ｒｍを印加し（便宜上、リセット配線とリセット信号には同一の参照符号を付している）、電圧配線Ｃ１〜Ｃｍに共通電極電圧Ｖｃを印加する。
【０１１４】
以上のようにして、各ソース配線Ｓｊに駆動用の映像信号が印加され、各ゲート配線Ｇｉに第１の走査信号が印加され、各走査配線Ｆｉに第２の走査信号が印加され、各リセット配線Ｒｉにリセット信号が印加され、各電圧配線Ｃｉに共通電極電圧Ｖｃが印加されることにより、表示部２００に画像が表示される。
【０１１５】
＜３．２  ソースドライバの構成および動作＞
図１５に示すように、ソースドライバ３０１には、シフトレジスタ３１とレジスタ３２と電荷供給回路３３と電圧供給回路３５とが含まれている。本実施形態においては、電圧供給回路３５の構成が上記第１の実施形態における構成と異なっている。それ以外の構成については、上記第１の実施形態と同様であるので、説明を省略する。なお、本実施形態においては、電圧供給回路３５によって電圧印加部が実現されている。
【０１１６】
電圧供給回路３５は、電荷供給回路３３でのＤ／Ａ変換処理後のデータ，ソース入力第１電圧ＶＰ，ソース入力第２電圧ＶＮ，ソース出力第２制御信号ＲＰ，およびソース出力第３制御信号ＲＮを受け取り、ソース配線Ｓｊに駆動用の映像信号を印加する。
【０１１７】
電圧供給回路３５には、ソース配線Ｓ１〜Ｓｎに対応するようにしてｎ個の電圧選択回路３５０が設けられている。図１７は、この電圧選択回路３５０の詳細な構成を示す回路図である。この電圧選択回路３５０には、ｐ型のＴＦＴ３５１とｎ型のＴＦＴ３５２とが含まれている。ＴＦＴ３５１については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極にはソース入力第１電圧ＶＰが与えられ、ゲート電極にはソース出力第２制御信号ＲＰが与えられる構成となっている。ＴＦＴ３５２については、ドレイン電極はソース配線Ｓｊに接続され、ソース電極にはソース入力第２電圧ＶＮが与えられ、ゲート電極にはソース出力第３制御信号ＲＮが与えられる構成となっている。以上のような構成により、ソース配線Ｓｊの電圧の大きさは、ソース出力第２制御信号ＲＰの論理レベルとソース出力第３制御信号ＲＮの論理レベルとに基づいて決定される。なお、本実施形態においては、ＴＦＴ３５１によって第４のスイッチング素子が実現されている。
【０１１８】
図１８は、ソース配線Ｓｊの電圧の大きさの決定について説明するための図である。ソース出力第２制御信号ＲＰの論理レベルが「ローレベル」で、かつ、ソース出力第３制御信号ＲＮの論理レベルが「ローレベル」のときには、ＴＦＴ３５１は導通状態となり、ＴＦＴ３５２は非導通状態となる。その結果、ソース配線Ｓｊにはソース入力第１電圧ＶＰが印加される。ソース出力第２制御信号ＲＰの論理レベルが「ローレベル」で、かつ、ソース出力第３制御信号ＲＮの論理レベルが「ハイレベル」のときには、ＴＦＴ３５１とＴＦＴ３５２とは共に導通状態となる。このとき、ＴＦＴ３５１とＴＦＴ３５２とを介してソース入力第１電圧ＶＰ用の配線からソース入力第２電圧ＶＮ用の配線へと電流が流れることになる。これにより、ソース配線Ｓｊの電圧は、ソース入力第１電圧ＶＰとソース入力第２電圧ＶＮとのほぼ中間の電圧となる。また、ＴＦＴ３５１とＴＦＴ３５２とでは、電圧降下による発熱が大きくなる。このため、本実施形態においては、ソース出力第２制御信号ＲＰの論理レベルを「ローレベル」にして、かつ、ソース出力第３制御信号ＲＮの論理レベルを「ハイレベル」にすることは禁止されている。ソース出力第２制御信号ＲＰの論理レベルが「ハイレベル」で、かつ、ソース出力第３制御信号ＲＮの論理レベルが「ローレベル」のときには、ＴＦＴ３５１とＴＦＴ３５２とは共に非導通状態となる。その結果、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となる。ソース出力第２制御信号ＲＰの論理レベルが「ハイレベル」で、かつ、ソース出力第３制御信号ＲＮの論理レベルが「ハイレベル」のときには、ＴＦＴ３５１は非導通状態となり、ＴＦＴ３５２は導通状態となる。その結果、ソース配線Ｓｊにはソース入力第２電圧ＶＮが印加される。
【０１１９】
＜３．３  ゲートドライバの構成および動作＞
図１５に示すように、ゲートドライバ４０１には、シフトレジスタ４１とゲート出力回路４３とが含まれている。本実施形態においては、ゲート出力回路４３の構成が上記第１の実施形態における構成と異なっている。シフトレジスタ４１の構成については、上記第１の実施形態と同様であるので、説明を省略する。
【０１２０】
ゲート出力回路４３は、シフトレジスタ４１から出力されたタイミングパルスＧＳｉと、表示制御回路１００から出力された極性信号ＰＯ，ゲート出力第１制御信号ＯＥ，およびゲート出力第２制御信号ＣＥとに基づいて、ゲート配線Ｇ１〜Ｇｍに第１の走査信号Ｇ１〜Ｇｍを印加し、走査配線Ｆ１〜Ｆｍに第２の走査信号Ｆ１〜Ｆｍを印加し、リセット配線Ｒ１〜Ｒｎにリセット信号Ｒ１〜Ｒｍを印加し、電圧配線Ｃ１〜Ｃｍに共通電極電圧Ｖｃを印加する。なお、第１の走査信号Ｇ１〜Ｇｍ，第２の走査信号Ｆ１〜Ｆｍ，およびリセット信号Ｒ１〜Ｒｍの各時点における電圧は、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかとなる。
【０１２１】
図１９は、ゲート出力回路４３の詳細な構成を示すブロック図である。図１９に示すように、ゲート出力回路４３には、ゲート配線制御回路４３１と走査配線制御回路４３２とリセット配線制御回路４３３とが含まれている。なお、図１９には、１ライン分についての構成を示している。
【０１２２】
ゲート配線制御回路４３１は、タイミングパルスＧＳｉ，極性信号ＰＯ，およびゲート出力第２制御信号ＣＥに基づいて、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかの電圧をゲート配線Ｇｉに印加する。図２０は、ゲート配線Ｇｉに印加される電圧の大きさの決定について説明するための図である。例えば、極性信号ＰＯの論理レベルが「ローレベル」で、かつ、タイミングパルスＧＳｉの論理レベルが「ハイレベル」で、かつ、ゲート出力第２制御信号ＣＥの論理レベルが「ローレベル」であれば、ゲート配線Ｇｉにはゲートハイ電圧ＧＨが印加される。
【０１２３】
走査配線制御回路４３２は、タイミングパルスＧＳｉ，極性信号ＰＯ，およびゲート出力第２制御信号ＣＥに基づいて、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかの電圧を走査配線Ｆｉに印加する。図２１は、走査配線Ｆｉに印加される電圧の大きさの決定について説明するための図である。例えば、極性信号ＰＯの論理レベルが「ハイレベル」で、かつ、タイミングパルスＧＳｉの論理レベルが「ローレベル」であれば、ゲート出力第２制御信号ＣＥの論理レベルにかかわらず、走査配線Ｆｉにはゲートロー電圧ＧＬが印加される。
【０１２４】
リセット配線制御回路４３３は、タイミングパルスＧＳｉ，極性信号ＰＯ，およびゲート出力第１制御信号ＯＥに基づいて、ゲートハイ電圧ＧＨ，ゲートミドル電圧ＧＭ，およびゲートロー電圧ＧＬのうちのいずれかの電圧をリセット配線Ｒｉに印加する。図２２は、リセット配線Ｒｉに印加される電圧の大きさの決定について説明するための図である。例えば、タイミングパルスＧＳｉの論理レベルが「ハイレベル」で、かつ、ゲート出力第１制御信号ＯＥの論理レベルが「ハイレベル」であれば、極性信号ＰＯの論理レベルにかかわらず、リセット配線Ｒｉにはゲートハイ電圧ＧＨが印加される。
【０１２５】
＜３．４  駆動方法＞
図２３は、本実施形態における駆動方法について説明するための信号波形図である。図２３（ａ）〜（ｋ）は、１行目のゲート配線Ｇ１に印加される第１の走査信号、１行目の走査配線Ｆ１に印加される第２の走査信号、１行目のリセット配線Ｒ１に印加されるリセット信号、ゲート出力第１制御信号、ゲート出力第２制御信号、ソース出力第１制御信号、ソース出力第２制御信号、ソース出力第３制御信号、極性信号、コンデンサＣａ〜Ｃｃの他方端子電圧、およびソース配線Ｓｊの電圧の波形をそれぞれ示している。なお、図２３においては、時点ｔ０から時点ｔｆまでの期間が１フレーム期間に相当する。
【０１２６】
上記第１の実施形態と同様、１行目に配置されている画素形成部Ａ１ｊについては、上記１フレーム期間のうち時点ｔ０から時点ｔ０１までの期間が第１期間に相当し、時点ｔ０１から時点ｔ０２までの期間が第２期間に相当し、時点ｔ０２から時点ｔ０３までの期間が第３期間に相当する。また、次のフレーム期間のうち時点ｔｆから時点ｔｆ１までの期間が第４期間に相当し、時点ｔｆ１から時点ｔｆ２までの期間が第５期間に相当し、時点ｔｆ２から時点ｔｆ３までの期間が第６期間に相当する。２行目に配置されている画素形成部Ａ２ｊについては、上記１フレーム期間のうち時点ｔ１から時点ｔ１１までの期間が第１期間に相当し、時点ｔ１１から時点ｔ１２までの期間が第２期間に相当し、時点ｔ１２から時点ｔ１３までの期間が第３期間に相当する。また、次のフレーム期間のうち時点ｔ（ｆ＋１）から時点ｔ（ｆ＋１）１までの期間が第４期間に相当し、時点ｔ（ｆ＋１）１から時点ｔ（ｆ＋１）２までの期間が第５期間に相当し、時点ｔ（ｆ＋１）２から時点ｔ（ｆ＋１）３までの期間が第６期間に相当する。さらに、上記第１の実施形態と同様、１つの画素形成部に着目すると、第ｎフレーム（ｎは自然数）と第（ｎ＋１）フレームとでは動作が異なっている。
【０１２７】
図２３および図２４を参照しつつ、本実施形態における駆動方法について説明する。なお、図２４は、上記第１の実施形態における図１３と同様、動作についての説明をするための模式図である。また、ここでは、１行目の画素形成部Ａ１ｊに着目する。
【０１２８】
時点ｔ０〜ｔ０１の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはローレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースロー電圧ＶＬとなる。また、この期間には、ソース出力第２制御信号ＲＰとソース出力第３制御信号ＲＮとは共にローレベルになっている。このため、図１８より、ソース配線Ｓｊにはソース入力第１電圧ＶＰが印加される。ところで、上記第１の実施形態と同様、極性信号ＰＯの論理レベルがローレベルの期間中には、ソース入力第１電圧ＶＰはソースハイ電圧ＶＨとされ、ソース入力第２電圧ＶＮは共通電極電圧Ｖｃとされる。従って、この期間には、ソース配線Ｓｊにはソースハイ電圧ＶＨが印加される。なお、ソースハイ電圧ＶＨの大きさについては、ソースハイ電圧ＶＨとゲートミドル電圧Ｇｍとの差が第１のＴＦＴ６１の閾値電圧よりも大きくなるように設定されている。
【０１２９】
また、時点ｔ０〜ｔ０１の期間には、上述のように電圧配線Ｃｉには共通電極電圧Ｖｃが印加されている。さらに、この期間には、ゲート出力第１制御信号ＯＥとゲート出力第２制御信号ＣＥとは共にローレベルとなっている。ここで、時点ｔ０〜時点ｔ１の期間にはタイミングパルスＧＳ１はハイレベルとなる。このため、図２０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図２１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加され、図２２より、リセット配線Ｒ１にはゲートロー電圧ＧＬが印加される。従って、図１６の第１のＴＦＴ６１，第２のＴＦＴ６２，および第３のＴＦＴ６３はいずれも非導通状態となる。
【０１３０】
以上より、時点ｔ０〜ｔ０１の期間には、第１のＴＦＴ６１と第２のＴＦＴ６２と第３のＴＦＴ６３とが非導通状態で、ソース配線Ｓｊにはソースハイ電圧ＶＨが印加され、電圧配線Ｃｉには共通電極電圧Ｖｃが印加される。この状態を模式的に表したものが図２４（ａ）である。
【０１３１】
時点ｔ０１〜ｔ０２の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはローレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースロー電圧ＶＬとなる。また、この期間には、ソース出力第２制御信号ＲＰはハイレベルになっており、ソース出力第３制御信号ＲＮはローレベルになっている。このため、図１８より、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となる。さらに、この期間には、ゲート出力第１制御信号ＯＥとゲート出力第２制御信号ＣＥとは共にハイレベルとなっている。このため、このため、図２０より、ゲート配線Ｇ１にはゲートミドル電圧ＧＭが印加され、図２１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加され、図２２より、リセット配線Ｒ１にはゲートハイ電圧ＧＨが印加される。これにより、第２のＴＦＴ６２は導通状態となり、画素電極Ｐｉｊの電圧が共通電極電圧Ｖｃとなる。また、第１のＴＦＴ６１も導通状態となり、ソース配線Ｓｊから画素電極Ｐｉｊに電荷が流れる。この状態を模式的に表したものが図２４（ｂ）である。
【０１３２】
ところで、上述のようにソース配線Ｓｊから画素電極Ｐｉｊに電荷が流れることによって、図２３（ｋ）に示すようにソース配線Ｓｊの電圧は低下する。そして、ソース配線Ｓｊの電圧が「ＧＭ＋Ｖｔｈ」になると、第１のＴＦＴ６１は非導通状態となる。すなわち、第１のＴＦＴ６１に与えられているゲートミドル電圧ＧＭとソース配線Ｓｊの電圧との差が第１のＴＦＴ６１の閾値電圧Ｖｔｈ以下になるタイミングで第１のＴＦＴ６１は非導通状態となる。この状態を模式的に表したものが図２４（ｃ）である。
【０１３３】
時点ｔ０２〜時点ｔ０３の期間には、ソース出力第１制御信号ＨＦはローレベルになっており、極性信号ＰＯはローレベルになっている。このため、上記第１の実施形態と同様、各データＤｊｘの論理レベルに応じて、各コンデンサＣａ〜Ｃｃの他方端子電圧が変化する。これにより、この期間には、階調値に応じた電荷Ｑβがソース配線Ｓｊに生じる。この状態を模式的に表したものが図２４（ｄ）である。なお、上記第１の実施形態と同様、液晶印加電圧がＶβとされるべきときに次式（１１）が成立するように、ソースハイ電圧ＶＨおよびソースロー電圧ＶＬが予め設定されているものとする。
Ｑβ＝Ｃβ×Ｖβ      ・・・（１１）
ここで、Ｃβは液晶印加電圧がＶβのときの素子容量の値である。
【０１３４】
また、この期間には、ソース出力第２制御信号ＲＰはハイレベル、ソース出力第３制御信号ＲＮはローレベルになっている。このため、図１８より、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となる。さらに、この期間には、ゲート出力第１制御信号ＯＥはローレベル、ゲート出力第２制御信号ＣＥはハイレベルとなっている。このため、図２０より、ゲート配線Ｇ１にはゲートミドル電圧ＧＭが印加され、図２１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加され、図２２より、リセット配線Ｒ１にはゲートロー電圧ＧＬが印加される。これにより、第２のＴＦＴ６２と第３のＴＦＴ６３とは非導通状態となる。また、ソース配線Ｓｊに電荷Ｑβが生じたことによって図２３（ｋ）に示すようにソース配線Ｓｊの電圧が上昇し、ソース配線Ｓｊの電圧と第１のＴＦＴ６１に与えられているゲートミドル電圧ＧＭとの差が第１のＴＦＴ６１の閾値電圧Ｖｔｈ以上になると、第１のＴＦＴ６１は導通状態となる。その結果、ソース配線Ｓｊから画素電極Ｐｉｊに上記電荷Ｑβが流れる。この状態を模式的に表したものが図２４（ｅ）である。
【０１３５】
そして、第１のＴＦＴ６１に与えられているゲートミドル電圧ＧＭとソース配線Ｓｊの電圧との差が再度第１のＴＦＴ６１の閾値電圧Ｖｔｈ以下になるタイミングで、第１のＴＦＴ６１は非導通状態となる。このとき、上記電荷Ｑβは画素電極Ｐｉｊに蓄積されている。この状態を模式的に表したものが図２４（ｆ）である。
【０１３６】
時点ｔ０３〜時点ｔｆの期間には、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、走査配線Ｆ１にはゲートロー電圧ＧＬが印加され、リセット配線Ｒ１にはゲートロー電圧ＧＬが印加される。このため、この期間中、第１のＴＦＴ６１，第２のＴＦＴ６２，および第３のＴＦＴ６３はいずれも非導通状態となり、時点ｔ０３における液晶印加電圧が維持される。
【０１３７】
時点ｔｆ〜ｔｆ１の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはハイレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースハイ電圧ＶＨとなる。また、この期間には、ソース出力第２制御信号ＲＰとソース出力第３制御信号ＲＮとは共にハイレベルになっている。このため、図１８より、ソース配線Ｓｊにはソース入力第２電圧ＶＮが印加される。ところで、上記第１の実施形態と同様、極性信号ＰＯの論理レベルがハイレベルの期間中には、ソース入力第２電圧ＶＮはソースロー電圧ＶＬとされる。従って、この期間には、ソース配線Ｓｊにはソースロー電圧ＶＬが印加される。さらに、この期間には、ゲート出力第１制御信号ＯＥとゲート出力第２制御信号ＣＥとは共にローレベルとなっている。ここで、時点ｔｆ〜時点ｔ（ｆ＋１）の期間にはタイミングパルスＧＳ１はハイレベルとなる。このため、図２０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図２１より、走査配線Ｆ１にはゲートロー電圧ＧＬが印加され、図２２より、リセット配線Ｒ１にはゲートロー電圧ＧＬが印加される。従って、図１６の第１のＴＦＴ６１，第２のＴＦＴ２２，および第３のＴＦＴ６３はいずれも非導通状態となる。以上より、時点ｔｆ〜ｔｆ１の期間には、第１のＴＦＴ６１と第２のＴＦＴ６２と第３のＴＦＴ６３とが非導通状態で、ソース配線Ｓｊにはソースロー電圧ＶＬが印加され、電圧配線Ｃｉには共通電極電圧Ｖｃが印加される。
【０１３８】
時点ｔｆ１〜ｔｆ２の期間には、ソース出力第１制御信号ＨＦはハイレベルになっており、極性信号ＰＯはハイレベルとなっている。このため、図５より、コンデンサＣａ〜Ｃｃの他方端子電圧はソースハイ電圧ＶＨとなる。また、この期間には、ソース出力第２制御信号ＲＰはハイレベル、ソース出力第３制御信号ＲＮはローレベルになっている。このため、図１８より、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となる。さらに、この期間には、ゲート出力第１制御信号ＯＥとゲート出力第２制御信号ＣＥとは共にハイレベルとなっている。このため、図２０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図２１より、走査配線Ｆ１にはゲートミドル電圧ＧＭが印加され、図２２より、リセット配線Ｇ１にはゲートハイ電圧ＧＨが印加される。これにより、第２のＴＦＴ６２は導通状態となり、画素電極Ｐｉｊの電圧が共通電極電圧Ｖｃとなる。また、第３のＴＦＴ６３も導通状態となり、画素電極Ｐｉｊからソース配線Ｓｊに電荷が流れる。
【０１３９】
ところで、上述のように画素電極Ｐｉｊからソース配線Ｓｊに電荷が流れることによって、図２３（ｋ）に示すようにソース配線Ｓｊの電圧は上昇する。そして、ソース配線Ｓｊの電圧が「ＧＭ−Ｖｔｈ」になると、第３のＴＦＴ６３は非導通状態となる。すなわち、第３のＴＦＴ６３に与えられているゲートミドル電圧ＧＭとソース配線Ｓｊの電圧との差が第３のＴＦＴ６３の閾値電圧Ｖｔｈ以下になるタイミングで第３のＴＦＴ６３は非導通状態となる。
【０１４０】
時点ｔｆ２〜時点ｔｆ３の期間には、ソース出力第１制御信号ＨＦはローレベルになっており、極性信号ＰＯはハイレベルになっている。このため、上記第１の実施形態と同様、各データＤｊｘの論理レベルに応じて、各コンデンサＣａ〜Ｃｃの他方端子電圧が変化する。その結果、この期間には、階調値に応じた負の電荷「−Ｑβ」がソース配線Ｓｊに生じる。
【０１４１】
また、この期間には、ソース出力第２制御信号ＲＰはハイレベル、ソース出力第３制御信号ＲＮはローレベルになっている。このため、図１８より、ソース配線Ｓｊの電圧はデータＤＡｊの電圧となる。さらに、この期間には、ゲート出力第１制御信号ＯＥはローレベル、ゲート出力第２制御信号ＣＥはハイレベルとなっている。このため、図２０より、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、図２１より、走査配線Ｆ１にはゲートミドル電圧ＧＭが印加され、図２２より、リセット配線Ｒ１にはゲートロー電圧ＧＬが印加される。これにより、第１のＴＦＴ６１と第２のＴＦＴ６２とは非導通状態となる。また、ソース配線Ｓｊに負の電荷−Ｑβが生じたことによって図２３（ｋ）に示すようにソース配線Ｄｊの電圧が低下し、ソース配線Ｓｊの電圧と第３のＴＦＴ６３に与えられているゲートミドル電圧ＧＭとの差が第３のＴＦＴ６３の閾値電圧Ｖｔｈ以上になると、第３のＴＦＴ６３は導通状態となる。その結果、画素電極Ｐｉｊからソース配線Ｓｊに電荷Ｑβが流れる。
【０１４２】
そして、ソース配線Ｓｊの電圧と第３のＴＦＴ６３に与えられているゲートミドル電圧ＧＭとの差が第３のＴＦＴ６３閾値電圧Ｖｔｈ以下になるタイミングで、第３のＴＦＴ６３は非導通状態となる。
【０１４３】
時点ｔｆ３から次のフレーム期間の開始時点までの期間には、ゲート配線Ｇ１にはゲートハイ電圧ＧＨが印加され、走査配線Ｆ１にはゲートロー電圧ＧＬが印加され、リセット配線Ｒ１にはゲートロー電圧ＧＬが印加される。このため、この期間中、第１のＴＦＴ６１，第２のＴＦＴ６２，および第３のＴＦＴ６３はいずれも非導通状態となり、時点ｔｆ３における液晶印加電圧が維持される。
【０１４４】
＜３．３  効果＞
本実施形態によれば、上記第１の実施形態と同様、直前の表示状態を示す情報を保持するための構成要素（フレームメモリ等）を備えることなく、液晶への印加電圧の変化に伴う液晶容量値の変化を補償することができる。また、上記第１の実施形態と同様、本来液晶に印加されるべき電圧よりも大きい（あるいは小さい）電圧を液晶に印加するオーバードライブ駆動（オーバーシュート駆動）と同様の動作が行われ、液晶の応答速度が改善される。
【０１４５】
＜４．その他＞
上記各実施形態においては、８階調の階調表示が可能な液晶表示装置を前提に説明したが、本発明はこれに限定されない。階調数は８以外であっても本発明を適用することができる。なお、この場合、図４に示したＤ／Ａ変換回路３３０内に、階調数に応じた数のコンデンサを備えることになる。
【０１４６】
また、上記各実施形態においては液晶表示装置を例に挙げて説明しているが、印加電圧の変化に伴い素子容量値が変化する電気光学素子を表示素子として採用するものであれば、液晶表示装置以外の表示装置にも本発明を適用することができる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１の実施形態に係る液晶表示装置における画素形成部の構成を示す回路図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、ドライバと表示部の詳細な構成を示すブロック図である。
【図４】上記第１の実施形態において、Ｄ／Ａ変換回路の詳細な構成を示す図である。
【図５】上記第１の実施形態において、コンデンサの他方端子に与えられる電圧について説明するための図である。
【図６】上記第１の実施形態において、電圧選択回路の詳細な構成を示す図である。
【図７】上記第１の実施形態において、ソース配線の電圧の大きさの決定について説明するための図である。
【図８】上記第１の実施形態において、データ配線の電圧の大きさの決定について説明するための図である。
【図９】上記第１の実施形態において、ゲート出力回路の詳細な構成を示すブロック図である。
【図１０】上記第１の実施形態において、ゲート配線に印加される電圧の大きさの決定について説明するための図である。
【図１１】上記第１の実施形態において、走査配線に印加される電圧の大きさの決定について説明するための図である。
【図１２】上記第１の実施形態における駆動方法について説明するための信号波形図である。
【図１３】上記第１の実施形態における動作を説明するための模式図である。
【図１４】本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図１５】上記第２の実施形態において、ドライバと表示部の詳細な構成を示すブロック図である。
【図１６】上記第２の実施形態において、画素形成部の構成を示す回路図である。
【図１７】上記第２の実施形態において、電圧選択回路の詳細な構成を示す回路図である。
【図１８】上記第２の実施形態において、ソース配線の電圧の大きさの決定について説明するための図である。
【図１９】上記第２の実施形態において、ゲート出力回路の詳細な構成を示すブロック図である。
【図２０】上記第２の実施形態において、ゲート配線に印加される電圧の大きさの決定について説明するための図である。
【図２１】上記第２の実施形態において、走査配線に印加される電圧の大きさの決定について説明するための図である。
【図２２】上記第２の実施形態において、リセット配線に印加される電圧の大きさの決定について説明するための図である。
【図２３】上記第２の実施形態における駆動方法について説明するための信号波形図である。
【図２４】上記第２の実施形態における動作を説明するための模式図である。
【図２５】従来例において、液晶表示装置の全体構成を示すブロック図である。
【図２６】従来の一般的な液晶表示装置における画素形成部の構成を示す回路図である。
【図２７】液晶印加電圧と液晶容量値との関係を示す図である。
【図２８】従来例において、オーバードライブコントローラの構成を示すブロック図である。
【図２９】従来の液晶表示装置（特開２００３−２５５３０３号公報に記載の液晶表示装置）における画素形成部の構成を示す回路図である。
【図３０】従来の液晶表示装置（特開２００３−２２８３４２号公報に記載の液晶表示装置）の構成を示す等価回路図である。
【図３１】従来例における駆動方法を説明するための信号波形図である。
【図３２】従来例において、液晶印加電圧をシフトさせる方法について説明するための図である。
【図３３】従来例における信号波形図である。
【符号の説明】
【０１４８】
２１，６１…第１のＴＦＴ
２２，６２…第２のＴＦＴ
２３，６４…画素電極
２４，６５…共通電極
２５，６６…液晶容量
３１，４１…シフトレジスタ
３２…レジスタ
３３…電荷供給回路
３４，３５…電圧供給回路
４２，４３…ゲート出力回路
１００…表示制御回路
２００…表示部
３００…ソースドライバ（映像信号線駆動回路）
３３０…Ｄ／Ａ変換回路
３４０，３５０…電圧選択回路
４００…ゲートドライバ（走査信号線駆動回路）
Ａｉｊ…画素形成部
Ｐｉｊ…画素電極
Ｇ１〜Ｇｍ…ゲート配線
Ｆ１〜Ｆｍ…走査配線
Ｓ１〜Ｓｎ…ソース配線
Ｄ１〜Ｄｍ…データ配線
Ｒ１〜Ｒｍ…リセット配線
ＯＥ…ゲート出力第１制御信号
ＣＥ…ゲート出力第２制御信号
ＨＦ…ソース出力第１制御信号
ＲＰ…ソース出力第２制御信号
ＲＮ…ソース出力第３制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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