(57)【要約】【課題】  出力レベルを低下させることなく、電源雑音の影響を受けないようにして位相雑音の劣化を防止できる低雑音電圧制御発振回路を提供する。【解決手段】  バッファ段１の増幅用トランジスタＴr2と発振段２の発振用トランジスタＴr1とをカスケード接続し、Ｔr2のコレクタには、コイルＬ1を介して電源電圧Ｖccが印加されると共に、出力端子Ｆoutが導き出され、Ｔr2のベースには、抵抗Ｒ1と抵抗Ｒ2で電源電圧を分圧した電圧が印加されると共に、コンデンサＣ1の一端が接続され、他端が接地され、Ｔr1のコレクタには、Ｔr2のエミッタが接続され、Ｔr1のベースには、共振回路２ａからの出力信号が入力されると共に、抵抗Ｒ3と抵抗Ｒ4でＴr2のエミッタの電圧を分圧した電圧が印加され、Ｔr1のエミッタには、抵抗Ｒ5とコイルＬ2を介して接地される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
発振周波数を出力する発振段と、前記発振段からの出力を増幅するバッファ段とを有する電圧制御発振回路であって、
前記発振段には、制御電圧によって共振周波数が調整される共振回路と、前記共振回路からの出力信号に応じて発振動作を行う発振用トランジスタとを備え、
前記バッファ段には、前記発振用トランジスタの発振動作に従って信号の増幅を行う増幅用トランジスタを備え、
前記増幅用トランジスタと前記発振用トランジスタとをカスケード接続し、
前記増幅用トランジスタのコレクタには、第１のコイルを介して電源電圧が印加されると共に、出力端子が導き出され、
前記増幅用トランジスタのベースには、第１の抵抗と第２の抵抗で電源電圧を分圧した電圧が印加されると共に、第１のコンデンサの一端が接続され、他端が接地され、
前記発振用トランジスタのコレクタには、前記増幅用トランジスタのエミッタが接続され、
前記発振用トランジスタのベースには、前記共振回路からの出力信号が入力されると共に、第３の抵抗と第４の抵抗で前記増幅用トランジスタのエミッタの電圧を分圧した電圧が印加され、
前記発振用トランジスタのエミッタには、第５の抵抗と第２のコイルを介して接地されることを特徴とする低雑音電圧制御発振回路。
【請求項２】
発振用トランジスタのベースには、直列接続の第２のコンデンサと第３のコンデンサの一端が接続され、他端が接地され、
前記第２のコンデンサと前記第３のコンデンサとの間の点を前記発振用トランジスタのエミッタに接続すると共に、当該エミッタに第４のコンデンサの一端が接続され、他端が増幅用トランジスタのベースに接続され、
前記発振用トランジスタのコレクタには、第５のコンデンサを介して接地され、
前記増幅用トランジスタのコレクタと出力端子との間に第６のコンデンサが直列に接続され、
前記増幅用トランジスタのエミッタには、第７のコンデンサを介して接地されることを特徴とする請求項１記載の低雑音電圧制御発振回路。
【請求項３】
共振回路に、誘電体セラミック共振子を用いたことを特徴とする請求項１又は２記載の低雑音電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路に係り、特に、電源雑音を除去し、電源電圧の低下を防止できる低雑音電圧制御発振回路に関する。
【背景技術】
【０００２】
［従来の電圧制御発振回路：図３］
従来の電圧制御発振回路について図３を参照しながら説明する。図３は、従来の電圧制御発振回路の構成図である。
従来の一般的な電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）は、図３に示すように、共振回路２ａを備える発振段２と、バッファ段１の２段構成となっており、発振段２の出力がバッファ段１へ入力され、増幅用トランジスタＴr2で増幅動作を行い、出力端子Ｆoutに出力している。
【０００３】
図３において、Ｒは抵抗、Ｃはコンデンサ、Ｌはコイルを表している。
発振段２の発振用トランジスタＴr1とバッファ段１の増幅用トランジスタＴr2のベースには、電源電圧Ｖccから抵抗分圧されて入力され、コレクタには抵抗、コイル等を介して電源電圧Ｖccが接続されている。
【０００４】
出力周波数は、共振回路２ａに入力される制御電圧ＶtとコンデンサＣ2，Ｃ3によって決定されるため、コンデンサＣ2，Ｃ3を固定とすれば、制御電圧Ｖtによってのみ決定されることになる。
【０００５】
［位相雑音の劣化：図４］
次ぎに、従来の電圧制御発振回路における電源ノイズによる位相雑音の劣化について図４を参照しながら説明する。図４は、電源ノイズによる位相雑音の劣化を示す図である。
図４に示すように、従来の電圧制御発振回路において、発振段２の発振用トランジスタＴr1のコレクタに供給される電源電圧Ｖccは、外部電源が直接接続されることになるため、外部の電源雑音の影響をそのまま受け、位相雑音が劣化することになる。
【０００６】
図４においては、オフセット周波数［offset frequency］（Ｈｚ）に対して電源ノイズの影響がある場合とない場合の位相雑音［phase noise］（ｄＢｃ／Ｈｚ）の特性を示している。
電源ノイズの影響がある場合は、ない場合と比べて、位相雑音が大きくなっている。
【０００７】
［シンセサイザの構成例：図５］
ここで、従来の電圧制御発振回路を用いたシンセサイザについて図５を参照しながら説明する。図５は、従来のシンセサイザの構成図である。
従来のシンセサイザは、図５に示すように、ＰＬＬ（Phase Locked Loop）回路（ＰＬＬ＿ＩＣ）２０と、ループフィルタ３０と、ＶＣＯ１０と、分周器（１／Ｎ）４０とを有している。
【０００８】
従来のシンセサイザは、ＰＬＬ回路２０に基準信号（ＲＥＦ）と分周器４０からの分周された信号が入力され、位相検波してループフィルタ３０を介してＶＣＯ１０の制御電圧として出力される。
ＶＣＯ１０は、ループフィルタ３０から入力された制御電圧により基準信号に同期した発信周波数を出力すると共に、分周器４０にフィードバック出力する。
【０００９】
［リップフィルタ回路を設けたＶＣＯ：図６］
従来の電圧制御発振回路を用いてシンセサイザを構成する場合には、外部雑音の影響を受けにくくするために、ＶＣＯ１０に供給する電源電圧Ｖccにリップルフィルタ回路などを挿入し、雑音を除去することが考えられる。
【００１０】
ここで、リップルフィルタ回路を設けた構成について図６を参照しながら説明する。図６は、リップルフィルタ回路を設けた構成図である。
ＶＣＯ１０に接続するリップルフィルタ回路５０は、図６に示すように、電源電圧ＶccがトランジスタＴrを介してＶＣＯ１０に接続しており、トランジスタＴrのベースには直列接続された抵抗ＲとコンデンサＣの間から取り出された電圧が印加され、電源電圧Ｖccのノイズ除去を行う。
【００１１】
［リップルフィルタ回路ありの特性：図７］
ここで、リップルフィルタ回路ありの場合となしの場合について制御電圧（Ｖ）に対する出力電力レベル［output power］（ｄＢｍ）の特性を図７に示す。図７は、リップルフィルタ回路ありの特性を示す図である。
図７に示すように、外部にリップルフィルタ回路を挿入すると、トランジスタＴrのＶce（コレクタとエミッタとの間の電圧）分だけ、ＶＣＯ１０に印加される電源電圧が下がるため、リップルフィルタ回路なしの場合に比べて、ＶＣＯ１０出力の出力レベルが低下する。
【００１２】
尚、関連する先行技術として、特開平０８−１０７３０９号公報（特許文献１）、特開２００４−０６４５９８号公報（特許文献２）がある。
特許文献２には、電源電圧Ｖccに増幅用トランジスタＴr2と発振用トランジスタＴr1が直列に接続され、共振回路部からの出力を発振用トランジスタＴr1のベースに入力し、増幅用トランジスタＴr2のコレクタから発振周波数を出力する構成が示されている。
【００１３】
特許文献１には、バッファ回路部１の増幅用トランジスタＴr2のベースを低周波交流的に接地するコンデンサＣ10を設け、バッファ回路部１に電源端子Ｂから加わる低周波雑音に対してはリップルフィルタとみなせるようにし、発振回路部２から加わる信号については通常の増幅動作を行わせる電圧制御発振回路が示されている。
【００１４】
［特許文献１の電圧制御発振回路の構成：図８］
ここで、特許文献１の電圧制御発振回路について図８を参照しながら説明する。図８は、特許文献１の電圧制御発振回路の構成図である。
特許文献１の電圧制御発振回路は、図８に示すように、バッファ（増幅）用トランジスタＴr2のベースには、電源端子Ｂに直列に接続する抵抗Ｒ3とコンデンサＣ10を設けた構成となっているため、発振用トランジスタＴr1から見ると、この部分がリップルフィルタとみなせる構成となっている。
但し、発振用トランジスタＴr1のベースには、電源端子に直列接続する抵抗Ｒ1，Ｒ2，Ｒ3によって分圧された電圧が印加される構成となっている。
【００１５】
【特許文献１】特開平０８−１０７３０９号公報
【特許文献２】特開２００４−０６４５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、一般的な従来の電圧制御発振回路では、外部の電源雑音の影響を受け、位相雑音が劣化するという問題点があった。
【００１７】
また、その対策として電源と電圧制御発振回路との間に、リップルフィルタ回路などを挿入した場合には、電圧制御発振回路の出力が、リップルフィルタ回路などを挿入しない場合に比べて、出力レベルが低下するという問題点があった。
【００１８】
また、特許文献１では、バッファ用トランジスタＴr2にリップルフィルタの機能を備えるようにした試みではあるが、発振用トランジスタＴr1のベースに抵抗Ｒ3，Ｒ2を介して電源電圧が直接印加されるような構成となっているので、発振用トランジスタＴr1のベースでは電源雑音の影響を受け、位相雑音への対策は十分ではないという問題点があった。
【００１９】
本発明は上記実情に鑑みて為されたもので、出力レベルを低下させることなく、電源雑音の影響を受けないようにして位相雑音の劣化を防止できる低雑音電圧制御発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記従来例の問題点を解決するための本発明は、発振周波数を出力する発振段と、発振段からの出力を増幅するバッファ段とを有する電圧制御発振回路であって、発振段には、制御電圧によって共振周波数が調整される共振回路と、共振回路からの出力信号に応じて発振動作を行う発振用トランジスタとを備え、バッファ段には、発振用トランジスタの発振動作に従って信号の増幅を行う増幅用トランジスタを備え、増幅用トランジスタと発振用トランジスタとをカスケード接続し、増幅用トランジスタのコレクタには、第１のコイルを介して電源電圧が印加されると共に、出力端子が導き出され、増幅用トランジスタのベースには、第１の抵抗と第２の抵抗で電源電圧を分圧した電圧が印加されると共に、第１のコンデンサの一端が接続され、他端が接地され、発振用トランジスタのコレクタには、増幅用トランジスタのエミッタが接続され、発振用トランジスタのベースには、共振回路からの出力信号が入力されると共に、第３の抵抗と第４の抵抗で増幅用トランジスタのエミッタの電圧を分圧した電圧が印加され、発振用トランジスタのエミッタには、第５の抵抗と第２のコイルを介して接地されることを特徴とする。
【００２１】
本発明は、上記低雑音電圧制御発振回路において、発振用トランジスタのベースには、直列接続の第２のコンデンサと第３のコンデンサの一端が接続され、他端が接地され、第２のコンデンサと第３のコンデンサとの間の点を発振用トランジスタのエミッタに接続すると共に、当該エミッタに第４のコンデンサの一端が接続され、他端が増幅用トランジスタのベースに接続され、発振用トランジスタのコレクタには、第５のコンデンサを介して接地され、増幅用トランジスタのコレクタと出力端子との間に第６のコンデンサが直列に接続され、増幅用トランジスタのエミッタには、第７のコンデンサを介して接地されることを特徴とする。
【００２２】
本発明は、上記低雑音電圧制御発振回路において、共振回路に、誘電体セラミック共振子を用いたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、増幅用トランジスタと発振用トランジスタとをカスケード接続し、増幅用トランジスタのコレクタには、第１のコイルを介して電源電圧が印加されると共に、出力端子が導き出され、増幅用トランジスタのベースには、第１の抵抗と第２の抵抗で電源電圧を分圧した電圧が印加されると共に、第１のコンデンサの一端が接続され、他端が接地され、発振用トランジスタのコレクタには、増幅用トランジスタのエミッタが接続され、発振用トランジスタのベースには、共振回路からの出力信号が入力されると共に、第３の抵抗と第４の抵抗で増幅用トランジスタのエミッタの電圧を分圧した電圧が印加され、発振用トランジスタのエミッタには、第５の抵抗と第２のコイルを介して接地される低雑音電圧制御発振回路としているので、出力端子からの出力レベルを低下させることなく、電源雑音の影響を受けず、位相雑音の劣化を防止できる効果がある。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係る低雑音電圧制御発振回路は、発振周波数を出力する発振段と、発振段からの出力を増幅するバッファ段とを有し、バッファ段の増幅用トランジスタＴr2と発振段の発振用トランジスタＴr1とをカスケード接続し、増幅用トランジスタＴr2のコレクタには、第１のコイルＬ1を介して電源電圧Ｖccが印加されると共に、出力端子Ｆoutが導き出され、増幅用トランジスタＴr2のベースには、第１の抵抗Ｒ1と第２の抵抗Ｒ2で電源電圧を分圧した電圧が印加されると共に、第１のコンデンサＣ1の一端が接続され、他端が接地され、発振用トランジスタＴr1のコレクタには、増幅用トランジスタＴr2のエミッタが接続され、発振用トランジスタＴr1のベースには、共振回路からの出力信号が入力されると共に、第３の抵抗Ｒ3と第４の抵抗Ｒ4で増幅用トランジスタＴr2のエミッタの電圧を分圧した電圧が印加され、発振用トランジスタＴr1のエミッタには、第５の抵抗Ｒ5と第２のコイルＬ2を介して接地されるようにしているので、出力端子からの出力レベルを低下させることなく、電源雑音の影響を受けず、位相雑音の劣化を防止できるものである。
【００２５】
また、本発明の実施の形態に係る低雑音電圧制御発振回路は、発振用トランジスタＴr1のベースには、直列接続の第２のコンデンサＣ2と第３のコンデンサＣ3の一端が接続され、他端が接地され、第２のコンデンサＣ2と第３のコンデンサＣ3との間の点を発振用トランジスタＴr1のエミッタに接続すると共に、当該エミッタに第４のコンデンサＣ4の一端が接続され、他端が増幅用トランジスタＴr2のベースに接続され、発振用トランジスタＴr1のコレクタには、第５のコンデンサＣ5を介して接地され、増幅用トランジスタＴr2のコレクタと出力端子との間に第６のコンデンサＣ6が直列に接続され、増幅用トランジスタＴr2のエミッタには、第７のコンデンサＣ7を介して接地されるようになっている。
【００２６】
［低雑音電圧制御発振回路の構成：図１］
本発明の実施の形態に係る低雑音電圧制御発振回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係る低雑音電圧制御発振回路の構成図である。
本発明の実施の形態に係る低雑音電圧制御発振回路（本回路）は、図１に示すように、バッファ段１と、発振段２とを基本的に有している。
【００２７】
本回路の各部について具体的に説明する。
［発振段２］
本回路における発振段２は、制御電圧Ｖtが入力され、それに応じた発振周波数を出力する共振回路２ａと、発振用トランジスタＴr1とを基本的に備えている。
【００２８】
発振用トランジスタＴr1は、共振回路２ａからの出力をベース（Ｂ）に入力すると共に、バッファ段１の増幅用トランジスタＴr2のエミッタ（Ｅ）にコレクタ（Ｃ）が接続し、エミッタ（Ｅ）は抵抗Ｒ5とコイルＬ2を介して接地されている。
【００２９】
更に、発振用トランジスタＴr1のベースは、増幅用トランジスタＴr2のエミッタの電圧が抵抗Ｒ3と抵抗Ｒ4で分圧されて印加され、また、ベースには、直列接続のコンデンサＣ2とＣ3の一方（Ｃ2側）が接続し、他方（Ｃ3側）が接地されている。
【００３０】
尚、コンデンサＣ2とＣ3との間の点と発振用トランジスタＴr1のエミッタと抵抗Ｒ5の間の点が接続されている。
また、発振用トランジスタＴr1のコレクタにはコンデンサＣ5の一端が接続され、他端が接地されている。
【００３１】
［バッファ段１］
本回路におけるバッファ段１は、増幅用トランジスタＴr2を備え、そのコレクタ（Ｃ）に電源電圧ＶccがコイルＬ1を介して印加され、そのエミッタ（Ｅ）が発振用トランジスタＴr1のコレクタに接続し、そのベース（Ｂ）には電源電圧Ｖccが抵抗Ｒ1を介して印加され、更に、ベースにはコンデンサＣ1と抵抗Ｒ2が並列に接続して接地されている。
【００３２】
また、コンデンサＣ4の一端がベースに接続して、他端が発振段２のコンデンサＣ2とＣ3との間の点と発振用トランジスタＴr1のエミッタと抵抗Ｒ5の間の点を接続する線に接続している。
更に、増幅用トランジスタＴr2のエミッタにはコンデンサＣ7の一端が接続され、他端が接地されている。
【００３３】
そして、コイルＬ1と増幅用トランジスタＴr2のコレクタとの間からコンデンサＣ6を介して出力端子Ｆoutが導き出され、出力信号が得られるようになっている。
【００３４】
［本回路の特徴］
バッファ段１の増幅用トランジスタＴr2のエミッタと発振段１の発振用トランジスタＴr1のコレクタをカスケード接続し、また、増幅用トランジスタＴr2のベースにはコンデンサＣ1を接続することで、発振段２から見れば、バッファ段１が電源端子から加わる雑音に対して、リップルフィルタ回路となるような構成としている。
【００３５】
特に、本回路では、特許文献１と比べて、電源電圧Ｖccが発振用トランジスタＴr1のベースに印加されず、抵抗Ｒ1とコンデンサＣ1と増幅用トランジスタＴr2から構成されたリップルフィルタの電圧が発振用トランジスタＴr1のエミッタに、そして、その電圧を抵抗３、抵抗Ｒ４で分圧されて、発振用トランジスタＴr1のベースのバイアス電圧となっているため、電源雑音に対する影響を局力、小さくできる効果がある。
印加される構成となっているため、電源雑音に対する影響を極力、小さくできる効果がある。
【００３６】
また、増幅用トランジスタＴr2のベースには、発振段１の発振用トランジスタＴr1のエミッタ（出力側）がコンデンサＣ4を介して接続しているので、増幅用トランジスタＴr2は通常のトランジスタ増幅動作を行う構成となっている。
【００３７】
［共振回路の構成：図２］
次ぎに、本回路における共振回路２ａの構成について図２を参照しながら説明する。図２は、共振回路の構成図である。
本回路の共振回路は、図２に示すように、ダイオードＤ11のアノードが接地され、ダイオードＤ11のカソードがダイオードＤ12のカソードに接続し、ダイオードＤ12のアノードがダイオードＤ13のアノードに接続し、ダイオードＤ13のカソードがダイオードＤ14のカソードに接続し、ダイオードＤ14アノードがコイルＬ14を介して接地され、入力端子が分岐され、一方がコイルＬ11を介してダイオードＤ11のカソードとダイオードＤ12のカソードの間に接続され、入力端子の他方がコイルＬ12を介してダイオードＤ13のカソードとダイオードＤ14のカソードの間に接続され、ダイオードＤ14アノードとコイルＬ14の間の点がコンデンサＣ11、共振子、コンデンサＣ12を介して出力端子に接続している。
【００３８】
共振子は、コンデンサＣ11とＣ12を接続する線に並列接続のコンデンサＣ13とコイルＬ15の一方が接続され、他方が接地されている。
図２において、点線部分が共振子であるが、これをＱ（Quality factor）が高い誘電体セラミック共振子で構成するようにしてもよい。
【００３９】
［実施の形態の効果］
本回路によれば、バッファ段１の増幅用トランジスタＴr2と抵抗Ｒ1及びコンデンサＣ1によりリップルフィルタ回路の役割を果たす構成となっているので、電源雑音の影響を受けず、位相雑音の劣化を防止できる効果がある。
【００４０】
特に、本回路は、特許文献１に比べて、発振用トランジスタＴr1のベースに電源電圧が直接的に印加されない構成とすることで、位相雑音の劣化をより防止できる効果がある。
【００４１】
本回路によれば、電源との間にリップルフィルタ回路などを挿入する必要がないので、電源電圧の低下がなく、出力レベルの低下を防止できる効果がある。
【産業上の利用可能性】
【００４２】
本発明は、出力レベルを低下させることなく、電源雑音の影響を受けないようにして位相雑音の劣化を防止できる低雑音電圧制御発振回路に好適である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態に係る低雑音電圧制御発振回路の構成図である。
【図２】共振回路の構成図である。
【図３】従来の電圧制御発振回路の構成図である。
【図４】電源ノイズによる位相雑音の劣化を示す図である。
【図５】従来のシンセサイザの構成図である。
【図６】リップルフィルタ回路を設けた構成図である。
【図７】リップルフィルタ回路ありの特性を示す図である。
【図８】特許文献１の電圧制御発振回路の構成図である。
【符号の説明】
【００４４】
１…バッファ段、  ２…発振段、  ２ａ…共振回路、  １０…ＶＣＯ（電圧制御発振回路）、  ２０…ＰＬＬ回路、  ３０…ループフィルタ、  ４０…分周器、  Ｔr1…発振用トランジスタ、  Ｔr2…増幅用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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