(57)【要約】【課題】診断後に試験パターンを再ロードする必要がなく、診断終了から量産開始までにかかる時間を短縮することが可能な診断方法及びこれを用いた半導体試験装置を実現する。【解決手段】複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置の診断方法であって、試験パターンを他のメモリに退避させるステップと、試験パターンを退避してできた領域に診断パターンをロードして診断するステップと、診断実施後に退避させた試験パターンを診断前の状態に復帰させるステップとを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置の診断方法であって、
前記試験パターンを他のメモリに退避させるステップと、
前記試験パターンを退避してできた領域に診断パターンをロードして診断するステップと、
診断実施後に前記退避させた試験パターンを診断前の状態に復帰させるステップと
を備えたことを特徴とする半導体試験装置の診断方法。
【請求項２】
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置の診断方法であって、
前記複数のメモリに格納されている試験パターンを少なくとも１つのメモリに残し、その他のメモリを診断するステップと、
前記試験パターンを前記少なくとも１つのメモリから前記その他のメモリに復帰させるステップと、
前記少なくとも１つのメモリを診断するステップと、
前記試験パターンを前記その他のメモリから前記少なくとも１つのメモリに復帰させるステップと
を備えたことを特徴とする半導体試験装置の診断方法。
【請求項３】
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置において、
前記試験パターンを他のメモリに退避させ、前記試験パターンを退避してできた領域に診断パターンをロードして診断し、診断実施後に前記退避させた試験パターンを診断前の状態に復帰させる制御を行う制御部を備えたことを特徴とする半導体試験装置。
【請求項４】
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置において、
前記複数のメモリに格納されている試験パターンを少なくとも１つのメモリに残し、その他のメモリを診断し、前記試験パターンを前記少なくとも１つのメモリから前記その他のメモリに復帰させ、前記少なくとも１つのメモリを診断し、前記試験パターンを前記その他のメモリから前記少なくとも１つのメモリに復帰させる制御を行う制御部を備えたことを特徴とする半導体試験装置。
【請求項５】
前記制御部が、
前記複数のメモリにそれぞれ個別にリード又はライトすることを特徴とする
請求項３または請求項４に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置に関し、特に診断後に試験パターンを再ロードする必要がなく、診断終了から量産開始までにかかる時間を短縮することが可能な診断方法及びこれを用いた半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）であるＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）にパターンと呼ばれる信号を入力し、ＤＵＴからの出力信号を期待値パターンと比較することにより、良否を判定する。
【０００３】
近年では、ＤＵＴの高速化に伴い、ＤＵＴへ入力する信号、すなわち、半導体試験装置から出力する信号も高速化してきている。このため、パターンデータを格納するパターンメモリに使用されるメモリデバイスも高速動作するものが要求される。
【０００４】
しかし、メモリデバイスは高速になるほど高価になり、入手困難となるのが一般的である。半導体試験装置では、パターンメモリに使用されるメモリデバイスは非常に多量であり（例えば、半導体試験装置１台につき、メモリデバイスは数百個〜数千個）、メモリデバイスの価格が半導体試験装置の価格に与える影響は大きい。
【０００５】
このため、パターンメモリには高速のメモリデバイスの代わりに、安価で入手しやすいメモリデバイスを複数使用したインターリーブ方式が採用される場合が多い。
【０００６】
従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００７】
【特許文献１】特開２０００−２９２５０１号公報
【０００８】
図６はこのような従来の半導体試験装置のパターンメモリを示す構成ブロック図である。図６において、制御部１は、量産時／診断時ともにパターンの発生を統括的に制御する。メモリ２及びメモリ３は、量産時又は診断時に同じパターンが格納される。セレクタ４は、制御部１からの制御信号に応じて、メモリ２又はメモリ３からの出力信号のどちらか一方を選択して出力する。
【０００９】
フリップフロップ５は、制御部１からのクロックでセレクタ４からの出力信号を保持する。バッファ６及びバッファ７は、メモリ２又はメモリ３へ書き込むパターンデータをバッファリングする。
【００１０】
制御部１の一方のアドレス信号出力端子にはメモリ２のアドレス信号端子が接続され、制御部１の他方のアドレス信号出力端子にはメモリ３のアドレス信号端子が接続される。制御部１の出力イネーブル信号出力端子にはメモリ２及びメモリ３の出力イネーブル信号端子が接続され、制御部１のチップイネーブル信号出力端子にはメモリ２及びメモリ３のチップイネーブル信号端子が接続される。
【００１１】
制御部１のライトイネーブル信号出力端子にはメモリ２及びメモリ３のライトイネーブル信号端子が接続される。メモリ２のデータ端子は、セレクタ４のＡ入力端子及びバッファ６の出力端子がそれぞれ接続され、メモリ３のデータ端子は、セレクタ４のＢ入力端子及びバッファ７の出力端子がそれぞれ接続される。制御部１の選択制御信号出力端子は、セレクタ４の制御信号入力端子に接続され、セレクタ４のデータ出力端子は、フリップフロップ５のデータ入力端子に接続される。
【００１２】
制御部１のクロック信号出力端子は、フリップフロップ５のクロック信号入力端子に接続され、フリップフロップ５のデータ出力端子は、バッファ６及びバッファ７の入力端子にそれぞれ接続される。制御部１のバッファ制御信号出力端子はバッファ６及びバッファ７のイネーブル信号入力端子にそれぞれ接続される。
【００１３】
制御部１、メモリ２、メモリ３、セレクタ４、フリップフロップ５、バッファ６及びバッファ７は半導体試験装置１００を構成している。
【００１４】
図６に示す従来例の動作を説明する。制御部１はバッファ６及びバッファ７を経由してメモリ２及びメモリ３の同じアドレスに同じパターンデータを書き込む。そして、パターン出力時には、異なるアドレスをメモリ２及びメモリ３に入力する。
【００１５】
例えば、メモリ２はアドレスの最下位ビットをローレベル固定にし、メモリ３はアドレスの最下位ビットをハイレベル固定にする。このようにすることで、メモリ２から出力されるデータは偶数アドレス固定となり、メモリ３から出力されるデータは奇数アドレス固定となる。
【００１６】
具体的には、パターン発生を開始すると、メモリ２からはアドレス”０番地”のパターンデータが出力され、メモリ３からはアドレス”１番地”のパターンデータが出力される。それぞれのパターンデータがセレクタ４に入力され、制御部１からの選択制御信号で、まず、アドレス”０番地”のパターンデータが選択され、次に、アドレス”１番地”のパターンデータが選択される。
【００１７】
このように、複数のメモリに同じデータを格納しておき、パターン発生時にそれぞれのメモリからの出力データを選択することにより、低速なメモリでも十分動作可能とする方式がインターリーブ方式である。
【００１８】
セレクタ４の出力はフリップフロップ５を経由してパターンとして出力される。そして、フォーマッタ（図示せず）及びドライバ（図示せず）を介して試験信号としてＤＵＴへ印加されたり、ＤＵＴからの出力信号の判定の期待値に使用される。
【００１９】
図７はメモリ上のパターンデータの状態を説明する説明図である。図７（ａ）は量産時のメモリ２及びメモリ３上のパターンデータの状態を示している。メモリ２及びメモリ３ともに”Ｐａｔ−ａ”，”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”という試験で使用するパターンデータ（以下、試験パターンという）が格納されている。メモリ上の空きエリアはごくわずかとなっている。
【００２０】
図７（ｂ）は診断時のメモリ２及びメモリ３上のパターンデータの状態を示している。半導体試験装置の点検のために日常的に診断が行われる。診断を実行するためには、診断用のパターンデータ（以下、診断パターンという）をメモリにロードしなければならない。
【００２１】
メモリ上に診断パターンを格納するための空きエリアが不足していた場合、量産用の試験パターンの一部又は全部がメモリ上から削除され（削除されたものとして扱われ）、診断パターンがロードされる（量産用の試験パターンに上書きされる）。
【００２２】
図７（ｂ）は、診断パターンである”Ｐａｔ診断”が必要とするエリア（容量）よりもメモリ上の空きエリアが小さいため、試験パターンである”Ｐａｔ−ａ”，”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”が全て削除され、”Ｐａｔ診断”がロードされた状態である。
【００２３】
図７（ｃ）及び図７（ｄ）は、メモリ上に診断パターンを格納するための空きエリアが不足していた時に、アロケーション（配置）機能を使用して試験パターンを退避、復帰する場合を示している。
【００２４】
具体的には、試験パターン”Ｐａｔ−ａ”をメモリ上のアドレス後方に退避し、空いた領域に診断パターン”Ｐａｔ診断”をロードする（図７（ｃ））。そして、診断を実行し、診断終了後にアロケーション機能を使用して試験パターン”Ｐａｔ−ａ”を診断前の状態に戻す（図７（ｄ））。
【００２５】
この結果、診断パターンを試験パターンに上書き、又は、アロケーション機能により試験パターンを退避させた後に診断パターンをロードすることにより、半導体試験装置の診断を実行することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかし、図６及び図７に示す従来例では、診断後に量産を開始するためには、再度、試験パターンをロードしなければならなかった。一般的に、試験パターン及び診断パターンは半導体試験装置内のハードディスク等の記憶装置、又は、半導体試験装置の外部の記憶装置（パソコン、ワークステーション等）からロード（転送）されるため、非常に時間がかかるという問題点があった。
【００２７】
また、メモリ２及びメモリ３の全領域を診断するメモリ診断の場合には、メモリ２及びメモリ３に格納されている試験パターンは全て削除されてしまうので、全ての試験パターンを再ロードすることになり、非常に時間がかかり、半導体試験装置の稼動時間を低下させる要因の１つとなっていた。
従って本発明が解決しようとする課題は、診断後に試験パターンを再ロードする必要がなく、診断終了から量産開始までにかかる時間を短縮することが可能な診断方法及びこれを用いた半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置の診断方法であって、
前記試験パターンを他のメモリに退避させるステップと、前記試験パターンを退避してできた領域に診断パターンをロードして診断するステップと、診断実施後に前記退避させた試験パターンを診断前の状態に復帰させるステップとを備えたことを特徴とする
【００２９】
請求項２記載の発明は、
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置の診断方法であって、
前記複数のメモリに格納されている試験パターンを少なくとも１つのメモリに残し、その他のメモリを診断するステップと、前記試験パターンを前記少なくとも１つのメモリから前記その他のメモリに復帰させるステップと、前記少なくとも１つのメモリを診断するステップと、前記試験パターンを前記その他のメモリから前記少なくとも１つのメモリに復帰させるステップとを備えたことを特徴とする
【００３０】
請求項３記載の発明は、
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置において、
前記試験パターンを他のメモリに退避させ、前記試験パターンを退避してできた領域に診断パターンをロードして診断し、診断実施後に前記退避させた試験パターンを診断前の状態に復帰させる制御を行う制御部を備えたことを特徴とする。
【００３１】
請求項４記載の発明は、
複数のメモリのインターリーブ方式により試験パターンを発生させる半導体試験装置において、
前記複数のメモリに格納されている試験パターンを少なくとも１つのメモリに残し、その他のメモリを診断し、前記試験パターンを前記少なくとも１つのメモリから前記その他のメモリに復帰させ、前記少なくとも１つのメモリを診断し、前記試験パターンを前記その他のメモリから前記少なくとも１つのメモリに復帰させる制御を行う制御部を備えたことを特徴とする。
【００３２】
請求項５記載の発明は、
請求項３または請求項４に記載の半導体試験装置において、
前記制御部が、
前記複数のメモリにそれぞれ個別にリード又はライトすることを特徴とする。
【発明の効果】
【００３３】
本発明によれば次のような効果がある。
請求項１、請求項３及び請求項５の発明によれば、試験パターンを他のメモリに退避させ、試験パターンを退避してできた領域に診断パターンをロードして診断し、診断実施後に退避させた試験パターンを診断前の状態に復帰させることにより、診断後に試験パターンを再ロードする必要がなくなるので、診断終了から量産開始までにかかる時間を短縮することが可能になる。
【００３４】
請求項２、請求項４及び請求項５の発明によれば、複数のメモリに格納されている試験パターンを少なくとも１つのメモリに残し、その他のメモリを診断し、試験パターンを少なくとも１つのメモリからその他のメモリに復帰させ、少なくとも１つのメモリを診断し、試験パターンをその他のメモリから少なくとも１つのメモリに復帰させることにより、診断後に試験パターンを再ロードする必要がなくなるので、診断終了から量産開始までにかかる時間を短縮することが可能になる。
【００３５】
さらに、請求項１〜請求項５の発明によれば、退避及び復帰の動作が並列で実行できるので、半導体試験装置のピン数が増えても退避復帰時間は増加しない。また、メモリのインターリーブ数が増加した場合でも、復帰時にライトするメモリを複数選択し、一括でライトすることにより、同時に復帰動作ができるので、インターリーブ数増加による退避復帰時間の増加もない。
【発明を実施するための最良の形態】
【００３６】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置のパターンメモリの一実施例を示す構成ブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、制御部８は、量産時／診断時ともにパターンの発生を統括的に制御する。
【００３７】
制御部８の一方のアドレス信号出力端子にはメモリ２のアドレス信号端子が接続され、制御部８の他方のアドレス信号出力端子にはメモリ３のアドレス信号端子が接続される。制御部８の出力イネーブル信号出力端子にはメモリ２及びメモリ３の出力イネーブル信号端子が接続される。
【００３８】
制御部８の一方のチップイネーブル信号出力端子にはメモリ２のチップイネーブル信号端子が接続され、制御部８の他方のチップイネーブル信号出力端子にはメモリ３のチップイネーブル信号端子が接続される。制御部８の一方のライトイネーブル信号出力端子にはメモリ２のライトイネーブル信号端子が接続され、制御部８の他方のライトイネーブル信号出力端子にはメモリ３のライトイネーブル信号端子が接続される。その他の接続に関しては、図６と同じため、説明を省略する。
【００３９】
メモリ２、メモリ３、セレクタ４、フリップフロップ５、バッファ６、バッファ７及び制御部８は半導体試験装置１０１を構成している。
【００４０】
図１に示す実施例の動作を図２及び図３を用いて説明する。図２はメモリ上のパターンデータの状態を説明する説明図であり、図３は制御部８の動作を示すフローチャートである。
【００４１】
図２（ａ）は量産時のメモリ２及びメモリ３上のパターンデータの状態を示している。メモリ２及びメモリ３ともに試験パターンである”Ｐａｔ−ａ”，”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”が格納されている。メモリ上の空きエリアはごくわずかとなっている。
【００４２】
この状態から診断パターンをロードして診断を実行し、診断終了後に試験パターンを復帰する動作を図３を用いて説明する。図３中”Ｓ００１”において制御部８は、メモリ２の前半部分に格納されている試験パターン”Ｐａｔ−ａ”及び”Ｐａｔ−ｂ”の前半（以下、”Ｐａｔ−ｂ−１”という）をメモリ３の後半部分に退避させる（図２（ｂ））。
【００４３】
図３中”Ｓ００２”において制御部８は、メモリ２及びメモリ３の先頭から診断パターンをロードし（図２（ｃ））、図３中”Ｓ００３”において制御部８は、診断パターンロード後に診断を実行する。
【００４４】
診断終了後、図３中”Ｓ００４”において制御部８は、メモリ３の後半部分に退避されている試験パターン”Ｐａｔ−ａ”及び”Ｐａｔ−ｂ−１”をメモリ２の診断前に格納されていたアドレスへ復帰させる（図２（ｄ））。
【００４５】
その後、図３中”Ｓ００５”において制御部８は、メモリ２へ復帰された試験パターン”Ｐａｔ−ａ”、”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”をメモリ３の診断前に格納されていたアドレスへ復帰させる（図２（ｅ））。
【００４６】
この結果、メモリ２に格納されている試験パターンを分割してメモリ３へ退避させ、メモリ２及びメモリ３に格納されている試験パターンに影響しない空き領域に診断パターンをロードして診断を実行し、メモリ３からメモリ２へ診断前に分割した試験パターンを復帰させ、メモリ２からメモリ３へ試験パターンを復帰させることにより、診断後に試験パターンを再ロードする必要がなくなるので、診断終了から量産開始までにかかる時間を短縮することが可能になる。
【００４７】
図１に示す実施例の他の動作を図４及び図５を用いて説明する。図４はメモリ上のパターンデータの状態を説明する説明図であり、図５は制御部８の動作を示すフローチャートである。
【００４８】
図４（ａ）は量産時のメモリ２及びメモリ３上のパターンデータの状態を示している。図２と同様に、メモリ２及びメモリ３ともに試験パターンである”Ｐａｔ−ａ”，”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”が格納されている。メモリ上の空きエリアはごくわずかとなっている。
【００４９】
この状態からメモリ診断を実行し、診断終了後に試験パターンを復帰する動作を図５を用いて説明する。メモリ診断とは、診断対象となるメモリにデータをライトし、そのデータが読めることを確認するものである。
【００５０】
図５中”Ｓ１０１”において制御部８は、メモリ２のメモリ診断を実行し（図４（ｂ））、図５中”Ｓ１０２”において制御部８は、メモリ３に格納されている試験パターン”Ｐａｔ−ａ”，”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”をメモリ２へ退避させる（図４（ｃ））。
【００５１】
図５中”Ｓ１０３”において制御部８は、メモリ３のメモリ診断を実行し（図４（ｄ））、図５中”Ｓ１０４”において制御部８は、メモリ２に格納されている試験パターン”Ｐａｔ−ａ”，”Ｐａｔ−ｂ”及び”Ｐａｔ−ｃ”をメモリ３へ退避させる（図４（ｅ））。
【００５２】
この結果、メモリ２のメモリ診断を実行し、メモリ３からメモリ２へ試験パターンを復帰させ、メモリ３のメモリ診断を実行し、メモリ２からメモリ３へ試験パターンを復帰させることにより、診断後に試験パターンを再ロードする必要がなくなるので、診断終了から量産開始までにかかる時間を短縮することが可能になる。
【００５３】
なお、図１に示す実施例においてピン方向にメモリが複数（２つ以上）、すなわち、メモリ２及びメモリ３がそれぞれ複数あってもよい。この場合でも、それぞれのメモリ２及びメモリ３において退避及び復帰の動作が並列で実行できるので、半導体試験装置のピン数が増えても退避復帰時間は増加しない。
【００５４】
また、図１に示す実施例においてインターリーブするメモリが２つとしているが、必ずしもこのようにする必要はなく、複数（２つ以上）あればよい。この場合、全てのメモリに試験パターンを分割して退避する必要はなく、診断パターンをロードできる領域が確保されるのであれば、全てのメモリのうちどれかに退避するようにしてもよい。
【００５５】
例えば、インターリーブするメモリが４個ある場合、４個全てに試験パターンを分割して退避させるのではなく、そのうちの２個、あるいは、３個に試験パターンを分割して退避させるようにしてもよい。このようにすることで、退避にかかる時間を短縮することができる。
【００５６】
また、メモリのインターリーブ数が増加した場合でも、復帰時にライトするメモリを複数選択し、一括でライトすることにより、同時に復帰動作ができるので、インターリーブ数増加による退避復帰時間の増加もない。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体試験装置のパターンメモリの一実施例を示す構成ブロック図である。
【図２】メモリ上のパターンデータの状態を説明する説明図である。
【図３】制御部の動作を示すフローチャートである。
【図４】メモリ上のパターンデータの状態を説明する説明図である。
【図５】制御部の動作を示すフローチャートである。
【図６】従来の半導体試験装置のパターンメモリを示す構成ブロック図である。
【図７】メモリ上のパターンデータの状態を説明する説明図である。
【符号の説明】
【００５８】
１，８  制御部
２，３  メモリ
４  セレクタ
５  フリップフロップ
６，７  バッファ
１００，１０１  半導体試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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