(57)【要約】【課題】容易なクロック回復を実現し、雑音障害を防止する信号送信機を提供すること。【解決手段】信号エンコーダ及び信号デコーダは、第１のコード出力端子と第２のコード出力端子を含む、データ信号とクロック信号を受信するための信号エンコーダを含む。データ信号が論理１であるとき、信号エンコーダは第１のコード出力端子を介して変調された信号を出力し、第２のコード出力端子を介して固定レベル信号を出力する。データ信号が論理ゼロであるとき、信号エンコーダは第１のコード出力端子を介して固定レベル信号を出力し、第２のコード出力端子を介して変調された信号を出力する。信号デコーダは、信号エンコーダから出力された変調された信号及び固定レベル信号を、データ信号とクロック信号に変換する。【選択図】図２
2009005324.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理ゼロと複数の論理１から構成されるデータ信号と、クロック信号とを受信し、データ信号とクロック信号に対応する差動信号を出力するための信号エンコーダであって、信号エンコーダは第１のコード出力端子と第２のコード出力端子を備え、データ信号が論理１であるとき、信号エンコーダは、差動信号としてあるために第１のコード出力端子を介して変調された信号を出力し、差動信号としてあるために第２のコード出力端子を介して固定レベル信号を出力し、データ信号が論理ゼロであるときは、信号エンコーダは差動信号としてあるために第１のコード出力端子を介して固定レベル信号を出力し、差動信号としてあるために第２のコード出力端子を介して変調された信号を出力する信号エンコーダ。
【請求項２】
データ信号とクロック信号とを受信するための論理回路をさらに備え、データ信号が論理１であるとき、論理回路は、第１のコード出力端子を介して変調された信号を、第２のコード出力端子を介して固定レベルの信号を出力し、データ信号が論理ゼロであるとき、論理回路は、第１のコード出力端子を介して固定レベル信号と、第２のコード出力端子を介して変調された信号とを出力する請求項１に記載の信号エンコーダ。
【請求項３】
固定レベル信号は、論理ゼロのレベル信号である請求項１に記載の信号エンコーダ。
【請求項４】
固定レベル信号は、論理１のレベル信号である請求項１に記載の信号エンコーダ。
【請求項５】
変調された信号は、複数の低レベル信号と複数の高レベル信号とから構成される請求項１に記載の信号エンコーダ。
【請求項６】
変調された信号のパルス幅は、クロック信号の半サイクルのパルス幅と等しい、請求項１に記載の信号エンコーダ。
【請求項７】
論理回路は、
第１のＮＡＮＤゲートの第１の入力端子を介してデータ信号を受信し、第１のＮＡＮＤゲートの第２の入力端子を介してクロック信号を受信し、第１のＮＡＮＤゲートの出力端子を介して第１の信号を出力するためにデータ信号とクロック信号でＮＡＮＤ演算を実行するための第１のＮＡＮＤゲートと、
第１のＮＡＮＤゲートに電気的に接続される第１のインバータであって、第１のインバータの入力端子を介して第１のＮＡＮＤゲートから出力される第１の信号を受信し、第１のインバータの出力端子を介して反転した第１の信号を出力するために第１の信号で反転演算を実行するための第１のインバータと、
第１のインバータと電気的に接続される第１のワンショットトリガであって、第１の信号を受信し、第１の信号のパルス幅を設定するための第１のワンショットトリガと、
第２のインバータの入力端子を介してクロック信号を受信し、第２のインバータの出力端子を介して反転したクロック信号を出力するためにクロック信号で反転演算を実行するための第２のインバータと、
第２のインバータに電気的に接続される第１のＮＯＲゲートであって、第１のＮＯＲゲートの第１の入力端子を介して第２のインバータから出力される反転したクロック信号を受信し、第１のＮＯＲゲートの第２の入力端子を介してデータ信号を受信し、第１のＮＯＲゲートの出力端子を介して第２の信号を出力するためにデータ信号と反転したクロック信号でＮＯＲ演算を実行するための第１のＮＯＲゲートと、
第１のインバータに電気的に接続される第２のワンショットトリガであって、第２の信号を受信し、第２の信号のパルス幅を設定するための第２のワンショットトリガと、
をさらに備える請求項１に記載の信号エンコーダ。
【請求項８】
第１のワンショットトリガと第２のワンショットトリガは、正エッジトリガ・ワンショットトリガである請求項７に記載の信号エンコーダ。
【請求項９】
論理回路は、
第１のＮＡＮＤゲートの第１の入力端子を介してデータ信号を受信し、第１のＮＡＮＤゲートの第２の入力端子を介してクロック信号を受信し、第１のＮＡＮＤゲートの出力端子を介して第１の信号を出力するためにデータ信号とクロック信号でＮＡＮＤ演算を実行するための第１のＮＡＮＤゲートと、
第１のＮＡＮＤゲートに電気的に接続される第１のワンショットトリガであって、第１の信号を受信し、第１の信号のパルス幅を設定するための第１のワンショットトリガと、
第２のインバータの入力端子を介してクロック信号を受信し、第２のインバータの出力端子を介して反転したクロック信号を出力するためにクロック信号で反転演算を実行するための第２のインバータと、
第２のインバータに電気的に接続されるＯＲゲートであって、ＯＲゲートの第１の入力端子を介して、第２のインバータから出力される反転したクロック信号を受信し、ＯＲゲートの第２の入力端子を介してデータ信号を受信し、ＯＲゲートの出力端子を介して第２の信号を出力するためにデータ信号と反転したクック信号でＯＲ演算を実行するためのＯＲゲートと、
第１のインバータと電気的に接続され、第２の信号を受信し、第２の信号のパルス幅を設定するための第２のワンショットトリガと、
をさらに備える請求項１に記載の信号エンコーダ。
【請求項１０】
第１のワンショットトリガと第２のワンショットトリガが負エッジトリガ・ワンショットトリガである請求項９に記載の信号エンコーダ。
【請求項１１】
受信側端末がクロック信号とデータ信号を読み取ることができるようにするために、請求項１に記載の信号エンコーダとともに使用される信号デコーダであって、第１の復号出力端子と第２の復号出力端子を備え、信号エンコーダの第１のコード出力端子と第２のコード出力端子から出力される変調された信号と固定レベル信号とを受信し、変調された信号が第１のコード出力端子から出現し、固定レベル信号が第２のコード出力端子から出現するとき、信号デコーダは、第２の復号出力端子を介して論理１のデータ信号を出力し、第１の復号出力端子を介してクロック信号を出力し、固定レベル信号が第１のコード出力端子から出現し、変調された信号が第２のコード出力端子から出現するとき、信号デコーダは、第２の復号出力端子を介して論理ゼロのデータ信号を出力し、第１の復号出力端子を介してクロック信号を出力する信号デコーダ。
【請求項１２】
変調された信号と固定レベル信号でＮＯＲ論理演算を実行するための第２のＮＯＲゲートと、
第２のＮＯＲゲートとクリア信号から出力される信号を受信し、第２のＮＯＲゲートから出力される信号とクリア信号でＮＡＮＤ論理演算を実行するための第２のＮＡＮＤゲートと、
第２のＮＡＮＤゲートから出力される信号を受信し、第２のＮＡＮＤゲートから出力される信号で反転論理演算を実行するための第３のインバータと、
クロック信号を出力するために、第３のインバータから出力される信号を受信するための第３のワンショットトリガと、
差動信号とクリア信号を受信し、差動信号とクリア信号でＮＡＮＤ論理演算を実行するための第３のＮＡＮＤゲートと、
第３のＮＡＮＤゲートから出力される信号を受信し、第３のＮＡＮＤゲートから出力される信号で反転論理演算を実行するための第４のインバータと、
データ信号を出力するために第４のインバータから出力される信号を受信するための第４のワンショットトリガと、
をさらに備える請求項１１に記載の信号デコーダ。
【請求項１３】
差動信号でＸＯＲ演算を実行するためのＸＯＲゲートと、
ＸＯＲゲートから出力される信号とクリア信号とを受信し、ＸＯＲゲートから出力される信号とクリア信号でＮＡＮＤ論理演算を実行するための第２のＮＡＮＤゲートと、
第２のＮＡＮＤゲートから出力される信号を受信し、第２のＮＡＮＤゲートから出力される信号で反転論理演算を実行するための第３のインバータと、
クロック信号を出力するために、第３のインバータから出力される信号を受信するための第３のワンショットトリガと、
差動信号とクリア信号を受信し、差動信号とクリア信号でＮＡＮＤ演算を実行するための第３のＮＡＮＤゲートと、
第３のＮＡＮＤゲートから出力される信号を受信し、第３のＮＡＮＤゲートから出力される信号で反転論理演算を実行するための第４のインバータと、
データ信号を出力するために、第４のインバータから出力される信号を受信するための第４のワンショットトリガと、
をさらに備える請求項１１に記載の信号デコーダ。
【請求項１４】
レベル補正回路は、信号エンコーダと信号デコーダの間にさらに配置され、信号エンコーダから出力される差動信号を受信し、差動信号のレベルを受信側端末のレベルと一致させ、信号デコーダに送信させるために、差動信号のレベルを補正するためのレベル補正回路である請求項１１に記載の信号デコーダ。
【請求項１５】
レベル補正回路は、
第１のコンパレータの第１の入力信号を介して信号エンコーダの第１のコード出力端子から出力される差動信号を受信し、第１のコンパレータの第２の入力端子を介して信号エンコーダの第２のコード出力端子から出力される差動信号を受信し、第１のコンパレータの出力端子を介して第３の差動信号を出力するための第１のコンパレータと、
第２のコンパレータの第１の入力端子を介して信号エンコーダの第２の出力端子から出力される差動信号を受信し、第２のコンパレータの第２の入力端子を介して信号エンコーダの第１のコード出力端子から出力される差動信号を受信し、第２のコンパレータの出力端子を介して第４の差動信号を出力するための第２のコンパレータと、
をさらに備える請求項１４に記載の信号デコーダ。
【請求項１６】
信号セレクタは、レベル補正回路と信号デコーダの間にさらに配置され、信号セレクタは、
第１のコンパレータから出力される第３の差動信号とクロック信号を受信し、選択信号に従って第３の差動信号またはクロック信号を選択的に出力するための第１のマルチプレクサと、
第３の差動信号またはクロック信号を受信及び出力するための第５のワンショットトリガと、
第４の差動信号を受信及び出力するための第５のワンショットトリガと、
データ信号とクロック信号でＮＡＮＤ論理演算を実行し、信号を出力するための第３のＮＡＮＤゲートと、
第３のＮＡＮＤゲートから出力される信号を受信し、信号で反転論理演算を実行するための第５のインバータと、
第５のインバータから出力される信号を受信するための第６のワンショットトリガと、
第６のワンショットトリガから出力される信号を受信し、信号及びデータ信号でＮＡＮＤ論理演算を実行するための第４のＮＡＮＤゲートと、
第４のＮＡＮＤゲートから出力される信号を受信し、信号で反転論理演算を実行するための第６のインバータと、
第５のワンショットトリガから出力される第４の差動信号と、第６のインバータから出力される信号を受信し、第４の差動信号またはデータ信号を選択信号に従って選択的に出力するための第２のマルチプレクサと、
を備える請求項１５に記載の信号デコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号送信機に関し、さらに詳細には信号エンコーダ及び信号デコーダに関する。
【背景技術】
【０００２】
高速回路の人気を受けて、クロックジッタ及びクロックスキューの信号特性は多くのエンジニアから多くの注目を集め続けている。送信速度が高速化すればするほど、クロックはさらに密に配列され、サイクルは相応してさらに短くなる。従って、今現在、クロックジッタは大きな影響を与えている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のデジタルシリアル伝送システムはデータ・クロック伝送モードを採用している。伝送システムは２つの信号線、すなわちデータ信号を送信するためのデータラインと、クロック信号を送信するためのクロックラインとを使用している。データ信号及びクロック信号は別々に送信されるため、クロック回復の問題は受信端末では存在しない。従って、立ち上がりエッジまたは立下りエッジのトリガは、データラインから送信されたデータ信号が論理ゼロ、または論理１であるのか決定するために直接的に使用できる。データ信号が閾値より大きい場合、論理１であると決定される。それ以外の場合、論理ゼロであると決定される。このモードはデータ伝送を実現しているが、伝送距離の拡張に伴い、前記データ・クロック伝送モードは雑音によって容易に干渉され、従って、データ信号のレベルを完全に上下させ、受信側端末でのデータ決定のエラーにつながる。例えば、元々論理ゼロである信号のレベルが上がり、雑音障害によって前記決定の閾値を超えると、受信側端末は信号が論理１であると判断し、従ってデータ決定エラーにつながる。
【０００４】
前述した問題を解決するために、いくつかの現在の設計において差動伝送モードが採用されている。このモードでは、２つの出力端子（データライン）は、ともにデータ信号である（一方はデータ信号Ｄ＋であり、他方はデータ信号Ｄ−である）。すなわち、論理１のデータが送信されるとき、データ信号Ｄ＋は論理ゼロのレベルを有し、データ信号Ｄ−は反転された位相の信号であり、論理ゼロの信号が送信されるとき、データ信号Ｄ−は論理１の反転信号であり、データ信号Ｄ＋は論理１のレベルを有している。受信側端末が信号を受信すると、データ信号Ｄ−を差し引いたデータ信号Ｄ＋から得られる電圧差が論理ゼロまたは論理１を決定するために使用される。電圧差が０より大きい場合、それは論理ゼロであると決定される。それ以外の場合は、論理１であると判断される。このようにして、前記雑音障害の問題は効率的に緩和できる。送信される信号が雑音により干渉されるとき、２本のデータラインは並列に配列されているので、２本のデータラインは同時に干渉され、その結果、データ信号のレベルは同時に上下する。従って、受信側端末がデータ信号を受信すると、データ信号Ｄ＋からデータ信号Ｄ−を差し引いた後、干渉信号が減算され、このようにして決定エラーを回避する。
【０００５】
差動伝送モードは雑音障害の問題を解決するが、受信側端末はデータラインに対応するクロック信号を有さないので、受信側端末はクロック回復を実行するための２本のデータラインを使用しなければならず、データ出力端子から出力されるデータが常に連続して低レベル（論理ゼロ）または高レベル（論理１）にならないことを必要とする。それ以外の場合、クロック回復はエラーを有し、データ決定もエラーを有することになる。クロック回復のエラーを回避するために、業界では、データ信号変換機構が開発されてきた。この機構によれば、元々４ビットのデータは５ビット（つまり４Ｂ５Ｂ）で送信され、または元々８ビットのデータは１０ビット（つまり８Ｂ１０Ｂ）で送信され、その結果、低レベルまたは高レベルの３つの連続信号が、正確なパルス回復を実現するために、送信されたデータ信号から削除される。しかしながら、このモードはクロック回復の問題を解決するが、元々４ビットのデータは５ビットで送信されなければならず、従って伝送速度は（１．２５倍）引き下げられる。
【０００６】
また、図１を参照すると、前述された差動伝送モードは別の不利な点を有する。すなわち、データ信号が前述したように２本のデータラインで送信されると、データが（例えば論理１から論理ゼロに）切り替えられるときにスイッチングノイズの問題３００が生じ、伝送品質を悪化させる。
【０００７】
従って、容易なクロック回復を実現し、雑音障害を防止する信号送信機を提供することは研究者にとって問題となる。
【課題を解決するための手段】
【０００８】
従って、本発明は、特定の符号化プロセスと復号プロセスを介して信号を送信し、簡略な方法でクロック信号とデータ信号を回復し、それによって信号伝送の質を改善する信号エンコーダ及び信号デコーダを提供することを目的とする。
【０００９】
本発明に開示されている信号エンコーダはデータ信号とクロック信号を受信し、データ信号とクロック信号に対応する差分信号を出力するために使用される。データ信号は複数の論理ゼロと複数の論理１から形成される。信号エンコーダは第１のコード出力端子と、第２のコード出力端子を含む。データ信号が論理１であるとき、信号エンコーダは第１のコード出力端子を介して変調された信号を出力し、第２のコード出力端子を介して固定レベル信号を出力する。データ信号が論理ゼロであるとき、信号エンコーダは第１のデータ出力端子を介して固定レベル信号を出力し、第２のコード出力端子を介して変調された信号を出力する。
【００１０】
本発明に開示されている信号デコーダは第１の復号出力端子と第２の復号出力端子を含む。信号デコーダは、信号エンコーダの第１のコード出力端子と第２のコード出力端子から出力される差動信号を受信する。第１のコード出力端子が変調された信号であり、第２のコード出力端子が固定レベル信号であるとき、信号デコーダは第２の復号出力端子を介して論理１のデータ信号を出力し、第１の復号出力端子を介してクロック信号を出力する。第１のコード出力端子が固定レベル信号であり、第２のコード出力端子が変調された信号であるとき、信号デコーダは第２の復号出力端子を介して論理ゼロのデータ信号を出力し、第１の復号出力端子を介してクロック信号を出力する。
【００１１】
信号エンコーダ及び信号デコーダの使用によって、符号化されたクロック信号及びデータ信号が符号化動作プロセスを介して受信側端末に送信され、クロック信号とデータ信号は、復号動作プロセスを介して受信側端末で回復される。このようにして、信号伝送プロセスは差動伝送モードのような雑音を通さない優位点を有し、信号回復プロセスはデータ・クロック伝送モードのような容易な回復の優位点を有し、それによって信号伝送の質を改善する。
【００１２】
本発明の特長及び実施例に関して、好適な実施形態が、添付図面に関して以下に詳細に説明される。
【００１３】
本発明の適用性の更なる範囲は、後述される詳細な説明から明らかになるであろう。しかしながら、詳細な説明及び具体例が、本発明の好適な実施形態を示す一方、本発明の精神及び範囲内の多様な変更及び変形がこの詳細な説明から当業者に明らかになるため、実例としてのみ示されることが理解されなければならない。
【００１４】
本発明は、説明のためだけに以下に示されている詳細な説明からより完全に理解されるようになり、従って本発明に制限的ではない。
【発明を実施するための最良の形態】
【００１５】
図２は、本発明の実施形態の体系的なブロック図である。図２に示されているように、本発明の信号送信機は信号エンコーダ１００と信号デコーダ２００とを含む。
【００１６】
信号エンコーダ１００はデータ信号とクロック信号を受信し、データ信号とクロック信号に対応する（説明の便宜のために以下第１の差動信号と第２の差動信号とする）差動信号を出力する。データ信号とクロック信号はデジタル信号である。データ信号は論理ゼロ（例えば０ボルト）の複数のレベル信号、及び論理１（例えば３．３ボルト）の複数のレベル信号から構成される。信号エンコーダ１００は第１のコード出力端子と第２のコード出力端子を含む。データ信号が論理１であるとき、信号エンコーダ１００は第１のコード出力端子を介して変調された信号を出力し、第２のコード出力端子を介して固定レベル信号を出力する（例えば論理ゼロのレベル信号または論理１のレベル信号）。データ信号が論理ゼロであるとき、信号エンコーダは第１のコード出力端子を介して固定レベル信号を出力し、第２のコード出力端子を介して変調された信号を出力する。
【００１７】
論理回路１０はデータ信号とクロック信号を受信するための信号エンコーダ１００に配置されている。データ信号が論理１であるとき、論理回路１０は信号エンコーダ１００の第１のコード出力端子を介して変調された信号を出力し、信号エンコーダ１００の第２のコード出力端子を介して固定レベル信号を出力する。データ信号が論理ゼロであるとき、論理回路１０は第１のコード出力端子を介して固定レベル信号を出力し、第２のコード出力端子を介して変調された信号を出力する。変調された信号は、複数の低レベル信号及び複数の高レベル信号によって形成される。変調された信号のパルス幅はクロック信号の半サイクルのパルス幅と等しくすることができ、または実際の要件に従って固定値に調整することができる。好ましくは、パルス幅はクロック信号の半サイクルのパルス幅と等しく設定される。従って、受信側端末は第１の差動信号ｉｘと第２の差動信号ｉｙを直接的に統合し、クロック信号を形成する。
【００１８】
信号デコーダ２００は、クロック信号とデータ信号を読み取るための受信側端末を提供する。信号デコーダ２００は第１の復号出力端子と第２の復号出力端子とを含む。信号デコーダ２００は、信号エンコーダの第１のコード出力端子と第２のコード出力端子から出力される第１の差動信号ｉｘと第２の差動信号ｉｙを受信し、第１の差動信号ｉｘと第２の差動信号ｉｙで論理演算を実行する。論理演算の結果に従って、第１のコード出力端子が変調された信号であり、第２のコード出力端子が固定レベル信号であるとき、信号デコーダ２００は第２の復号出力端子を介して論理１のデータ信号を出力し、第１の復号出力端子を介してクロック信号を出力する。第１のコード出力端子が固定レベル信号であり、第２のコード出力端子が変調された信号であるときに、信号デコーダ２００は第２の復号出力端子を介して論理ゼロのデータ信号を出力し、第１の復号出力端子を介してクロック信号を出力する。
【００１９】
レベル補正回路２０は信号エンコーダ１００と信号デコーダ２００の間に配置され、信号エンコーダ１００から出力される第１の差動信号ｉｘと第２の差動信号ｉｙを受信し、第１の差動信号ｉｘと第２の差動信号ｉｙのレベルを所定の範囲内となるように補正するために使用され、その結果第１の差動信号ｉｘと第２の差動信号ｉｙのレベルは受信側端末のレベルに適合し、次に信号デコーダ２００に送信される。また、レベル補正回路２０は信号エンコーダ１００中に、または信号デコーダ２００中に配置できる。
【００２０】
図３Ａは、本発明の第１の実施形態による信号エンコーダの概略回路図である。図３Ａに示されているように、本発明の第１の実施形態による信号エンコーダは、第１のＮＡＮＤゲート１１と、第１のインバータ１２と、第１のワンショットトリガ１３と、第２のインバータ１４と、第１のＮＯＲゲート１５と、第２のワンショットトリガ１６とを含む。
【００２１】
第１のＮＡＮＤゲート１１は、２つの入力端子と１つの出力端子とを有する。第１のＮＡＮＤゲート１１の第１の入力端子はデータ信号を受信し、第１のＮＡＮＤゲート１１の第２の入力端子はクロック信号を受信する。第１のＮＡＮＤゲート１１がデータ信号とクロック信号でＮＡＮＤ演算を実行した後に、第１の信号が第１のＮＡＮＤゲート１１の出力端子から出力される。ＮＡＮＤ演算の規則は後述する。第１のＮＡＮＤゲート１１の第１の入力端子または第２の入力端子によって受信される信号が低レベル状態にあるとき、ＮＡＮＤゲート１１の出力端子から出力される第１の信号は高レベル状態にある。第１のＮＡＮＤゲート１１の第１の入力端子及び第２の入力端子により受信される信号が同時に高レベルにあるとき、第１のＮＡＮＤゲート１１の出力端子から出力される第１の信号は低レベル状態にある。
【００２２】
第１のインバータ１２は、第１のＮＡＮＤゲート１１の出力端子と電気的に接続され、１つの入力端子と１つの出力端子を有し、第１のＮＡＮＤゲート１１から出力される第１の信号を受信し、第１の信号で反転論理演算を実行し、第１のインバータ１２の出力端子を介して反転された第１の信号を出力するために使用される。反転論理演算の規則は、後述する。第１のインバータ１２の入力端子によって受信される第１の信号が低レベル状態にあるとき、第１のインバータ１２の出力端子から出力される第１の信号は高レベル状態にある。第１のインバータ１２の入力端子によって受信される第１の信号が高レベル状態にあるとき、第１のインバータ１２の出力端子から出力される第１の信号は低レベル状態にある。
【００２３】
第１のワンショットトリガ１３は第１のインバータ１２と電気的に接続され、１つの入力端子と１つの出力端子を有し、第１のインバータ１２から出力される第１の信号を受信し、第１の信号のパルストリガを介してさまざまなパルス幅の第１の信号を出力するために使用される。例えば、第１のワンショットトリガ１３から出力されるパルス幅が、第１のインバータ１２によって出力されるパルス幅より大きくなる、あるいはクロック信号の半サイクルのパルス幅と等しくなるように設定される。第１のワンショットトリガ１３は正エッジトリガ・ワンショットトリガであり、負エッジトリガ・ワンショットトリガとなることもある。
【００２４】
第２のインバータ１４は１つの入力端子と１つの出力端子を有し、クロック信号を受信し、クロック信号で反転論理演算を実行し、次に第２のインバータ１４の出力端子を介して反転クロック信号を出力する。反転論理演算の規則は後述されるとおりである。第２のインバータ１４の入力端子により受信されるクロック信号が低レベル状態にあるとき、第２のインバータ１４の出力端子から出力されるクロック信号は高レベル状態にある。第２のインバータ１４の入力端子によって受信されるクロック信号が高レベル状態にあるとき、第２のインバータ１４の出力端子から出力されるクロック信号は低レベル状態にある。
【００２５】
第１のＮＯＲゲート１５は第２のインバータ１４の出力端子と電気的に接続され、２つの入力端子と１つの出力端子を有する。第１のＮＯＲゲート１５の第１の入力端子は第２のインバータ１４から出力される反転クロック信号を受信し、第１のＮＯＲゲート１５の第２の入力端子がデータ信号を受信する。第１のＮＯＲゲート１５は、データ信号と反転クロック信号でＮＯＲ演算を実行し、第１のＮＯＲゲート１５の出力端子を介して第２の信号を出力する。ＮＯＲ演算の規則は後述されるとおりである。第１のＮＯＲゲート１５の第１の入力端子または第２の入力端子によって受信される信号が高レベル状態にあるとき、第１のＮＯＲゲート１５の出力端子から出力される第２の信号は低レベル状態にある。第１のＮＯＲゲート１５の第１の入力端子と第２の入力端子によって受信される信号が同時に低レベル状態にあるとき、第１のＮＯＲゲート１５の出力端子から出力される第２の信号は高レベル状態にある。
【００２６】
第２のワンショットトリガ１６は第１のＮＯＲゲート１５の出力端子と電気的に接続され、入力端子と出力端子とを有し、第１のＮＯＲゲート１５から出力される第２の信号を受信し、第２の信号のパルストリガを介して別のパルスの第２の信号を出力するために使用される。例えば、第２のワンショットトリガ１６によって出力されるパルス幅は、第１のＮＯＲゲート１５から出力されるパルス幅より大きい。ここで、第２のワンショットトリガ１６は正エッジトリガ・ワンショットトリガである。
【００２７】
次に、回路の操作原理は以下のとおり説明される。
【００２８】
データ信号が論理１であるとき、第１のＮＡＮＤゲート１１はクロック信号とデータ信号でＮＡＮＤ論理演算を実行してから、第１の信号を出力する。第１のインバータ１２は第１の信号で反転論理演算を実行してから、反転した第１の信号を出力する。次に、第１のワンショットトリガ１３は、反転した第１の信号の出力パルス幅を設定し、変調された信号、つまり（図６Ａに示されるような）第１の差動信号ｉｘを出力する。
【００２９】
データ信号が論理１であるとき、第２のインバータ１４はクロック信号で反転論理演算を実行し、反転したクロック信号を出力する。次に、第１のＮＯＲゲート１５は反転したクロック信号とデータ信号でＮＯＲ論理演算を実行し、第２の信号を出力する。第２のワンショットトリガ１６は第２の信号の出力パルス幅を設定し、固定レベル信号、つまり（図６Ａに示されるような）第２の差動信号ｉｙを出力する。
【００３０】
データ信号が論理ゼロであるとき、第１のＮＡＮＤゲート１１はクロック信号とデータ信号でＮＡＮＤ論理演算を実行し、第１の信号を出力する。第１のインバータ１２は第１の信号で反転論理演算を実行し、反転した第１の信号を出力する。次に、第１のワンショットトリガ１３は反転した第１の信号の出力パルス幅を設定し、固定レベル信号、つまり（図６Ａに示されるような）第１の差動信号ｉｘを出力する。
【００３１】
データ信号が論理ゼロであるとき、第２のインバータ１４がクロック信号で反転論理演算を実行し、反転したクロック信号を出力する。次に、第１のＮＯＲゲート１５が反転したクロック信号とデータ信号でＮＯＲ論理演算を実行し、第２の信号を出力する。第２のワンショットトリガ１６は第２の信号の出力パルス幅を設定し、変調された信号、つまり（図６Ａに示されるような）第２の差動信号ｉｙを出力する。
【００３２】
図３Ｂは、本発明の第２の実施形態による信号エンコーダの概略回路図である。図３Ｂに示されているように、本発明の第２の実施形態による信号エンコーダは、第１のＮＡＮＤゲート１１と、第１のワンショットトリガ１８と、第２のインバータ１４と、ＯＲゲート１７と、第２のワンショットトリガ１９とを含む。
【００３３】
第１のＮＡＮＤゲート１１は、２つの入力端子と１つの出力端子とを有する。第１のＮＡＮＤゲート１１の第１の入力端子はデータ信号を受信し、第１のＮＡＮＤゲート１１の第２の入力端子は、クロック信号を受信する。第１のＮＡＮＤゲート１１はデータ信号とクロック信号でＮＡＮＤ演算を実行し、第１のＮＡＮＤゲート１１の出力端子を介して第１の信号を出力する。ＮＡＮＤ演算の規則は以下のように説明される。第１のＮＡＮＤゲート１１の第１の入力端子または第２の入力端子によって受信される信号が低レベル状態にあるとき、第１のＮＡＮＤゲート１１の出力端子から出力される第１の信号は、高レベル状態にある。第１のＮＡＮＤゲート１１の第１の入力端子と第２の入力端子によって受信される信号が同時に高レベルにあるとき、第１のＮＡＮＤゲート１１の出力端子から出力される第１の信号は低レベル状態にある。
【００３４】
第１のワンショットトリガ１８は第１のＮＡＮＤゲート１１の出力端子と電気的に接続され、入力端子と出力端子を有し、第１のＮＡＮＤゲート１１から第１の信号出力を受信し、第１の信号のパルストリガを介して別のパルス幅の第１の信号を出力するために使用される。例えば、第１のワンショットトリガ１８の出力パルス幅は、第１のＮＡＮＤゲート１１の出力パルス幅より大きい。ここで、第１のワンショットトリガ１８は、負エッジトリガ・ワンショットトリガである。
【００３５】
インバータ１４０は１つの入力端子と１つの出力端子を有し、クロック信号を受信し、クロック信号で反転演算を実行し、次にインバータ１４０の出力端子を介して反転クロック信号を出力するために使用される。反転演算の規則は以下の通り説明される。インバータ１４０の入力端子によって受信されるクロック信号が低レベル状態にあるとき、インバータ１４０の出力端子から出力されるクロック信号は高レベル状態にある。インバータ１４０の入力端子によって受信されるクロック信号が高レベル状態にあるとき、インバータ１４０の出力端子から出力されるクロック信号は低レベル状態にある。
【００３６】
ＯＲゲートはインバータ１４０の出力端子に電気的に接続され、２つの入力端子と１つの出力端子を有する。ＯＲゲート１７の第１の入力端子はインバータ１４０によって出力される反転したクロック信号を受信し、ＯＲゲート１７の第２の入力端子はデータ信号を受信する。ＯＲゲート１７はデータ信号と反転したクロック信号でＯＲ演算を実行し、ＯＲゲート１７の出力端子を介して第２の信号を出力する。ＯＲ演算の規則を以下の通り説明する。ＯＲゲート１７の第１の入力端子または第２の入力端子によって受信される信号が高レベル状態にあるとき、ＯＲゲート１７の出力端子から出力される第２の信号は高レベル状態にある。ＯＲゲート１７の第１の入力端子及び第２の入力端子によって受信される信号が同時に低レベル状態にあるとき、ＯＲゲート１７の出力端子から出力される第２の信号は低レベル状態にある。
【００３７】
第２のワンショットトリガ１９はＯＲゲート１７の出力端子に電気的に接続され、１つの入力端子と１つの出力端子を有し、ＯＲゲート１７から出力される第２の信号を受信し、第２の信号のパルストリガを介して別のパルス幅の第２の信号を出力するために使用される。例えば、第２のワンショットトリガ１９によって出力されるパルス幅はＯＲゲート１７の出力パルス幅より大きい。ここでは、第２のワンショットトリガ１９は負エッジトリガ・ワンショットトリガである。
【００３８】
次に、回路の操作原理を以下の通り説明する。
【００３９】
データ信号が論理１であるとき、第１のＮＡＮＤゲート１１はクロック信号とデータ信号でＮＡＮＤ論理演算を実行し、第１の信号を出力する。次に、第１のワンショットトリガ１８は第１の信号の出力パルス幅を設定し、変調された信号、つまり第１の差動信号ｉｘを出力する。
【００４０】
データ信号が論理１であるとき、インバータ１４０はクロック信号で反転論理演算を実行し、反転クロック信号を出力する。ＯＲゲート１７は反転したクロック信号及びデータ信号でＯＲ論理演算を実行し、第２の信号を出力する。第２のワンショットトリガ１９は第２の信号の出力パルス幅を設定し、固定レベル信号、つまり第２の差動信号ｉｙを出力する。
【００４１】
データ信号が論理ゼロであるとき、第１のＮＡＮＤゲート１１はクロック信号とデータ信号でＮＡＮＤ論理演算を実行し、第１の信号を出力する。次に、第１のワンショットトリガ１８は第１の信号の出力パルス幅を設定し、固定レベル信号、つまり第１の差動信号ｉｘを出力する。
【００４２】
データ信号が論理ゼロであるとき、インバータ１４０はクロック信号で反転論理演算を実行し、反転したクロック信号を出力する。次に、ＯＲゲート１７は反転したクロック信号とデータ信号でＯＲ論理演算を実行し、第２の信号を出力する。第２のワンショットトリガ１９は第２の信号の出力パルス幅を設定し、変調された信号、つまり第２の差動信号ｉｙを出力する。
【００４３】
図４は、本発明のレベル補正回路の概略図である。図４に示されているように、本発明のレベル補正回路は第１のコンパレータ２１と第２のコンパレータ２２を含む。
【００４４】
第１のコンパレータ２１は2つの入力端子と１つの出力端子を有する。第１のコンパレータ２１の第１の入力端子（つまり、非反転入力端子Ｖｉ＋）は、信号エンコーダ１００の第１のコード出力端子から出力される第１の差動信号ｉｘを受信し、第１のコンパレータ２１の第２の入力端子（つまり、反転入力端子Ｖｉ−）は、信号エンコーダ１００の第２のコード出力端子から出力される第２の差動信号ｉｙを受信する。第１のコンパレータ２１は、正確なレベルの第３の差動信号ｉｘ１を出力するために、第１の差動信号ｉｘと第２の作動信号ｉｙで比較演算を実行する。従って、伝送中の第１の差動信号ｉｘの信号減衰の問題は解決できる。第１のコンパレータ２１は、第１のコンパレータ２１の２つの入力端子の入力信号がともに論理ゼロであるときに発生する問題を解決するために、０より大きいが電源ＶＣＣより小さく（例えば１／２ＶＣＣに）なるように反転入力端子Ｖｉ−のレベルを上げる。
【００４５】
第２のコンパレータ２２は２つの入力端子と１つの出力端子を有する。第２のコンパレータ２２の第１の入力端子（つまり、非反転入力端子Ｖｉ＋）は、信号エンコーダ１００の第２の出力端子（つまり、反転入力端子Ｖｉ−）から出力される第２の差動信号ｉｙを受信し、第２のコンパレータ２２の第２の入力端子は、信号エンコーダ１００の第１のコード出力端子から出力される第１の差動信号ｉｘを受信する。第２のコンパレータ２２は、正確なレベルの第４の差動信号ｉｙ１を出力するために、第１の差動信号ｉｘと第２の差動信号ｉｙで比較演算を実行する。このようにして、伝送中の第２の差動信号ｉｙの信号減衰の問題は解決できる。第２のコンパレータ２２は、第２のコンパレータ２２の２つの入力端子の入力信号がともに論理ゼロであるときに発生する問題を解決するために、０より大きいが、電源ＶＣＣより小さく（例えば１／２ＶＣＣに）なるように反転入力端子Ｖｉ−のレベルを上げる。
【００４６】
図５Ａは、本発明の第１のコンパレータの概略回路図である。図５Ａに示されるような本発明の第１のコンパレータは、複数のトランジスタスイッチを含む。正確なレベルの第３の差動信号を出力するために、第１の差動信号ｉｘと第２の差動信号ｉｙがトランジスタスイッチ中に入力された後、トランジスタスイッチは第１の作動信号ｉｘと第２の差動信号ｉｙのレベルに従ってオンまたはオフになるように制御される。また、本発明の第２のコンパレータの回路は、第１のコンパレータの回路と同じであり、相違点は以下に説明される。第２のコンパレータ２２の第１の入力端子（つまり、非反転入力端子Ｖｉ＋）は（図６Ａに示されるような）信号エンコーダ１００の第２の出力端子（つまり、反転入力端子Ｖｉ−）から出力される第２の差動信号ｉｙを受信するが、第１のコンパレータ２１の第１の入力端子（つまり非反転入力端子Ｖｉ＋）は、（図６Ａに示されるような）信号エンコーダ１００の第１のコード出力端子から出力される第１の差動信号ｉｘを受信する。回路の他の操作原理は同じであり、再びここでは説明しない。
【００４７】
図５Ｂは本発明の第１のコンパレータの別の概略回路図である。図５Ｂに示されるような本発明の第１のコンパレータは、複数のトランジスタスイッチを含む。図５Ｂで受信される（図６Ｄに示されるような）第１の差動信号ｉｘと（図６Ｄに示されるような）第２の差動信号は、反対の位相にある。回路の他の操作原理は図５Ａの操作原理と同じであり、再びここでは説明しない。
【００４８】
図６Ａは、本発明と従来の技術の信号波形の比較の概略図である。図６Ａに示されているように、従来の技術に従って、データ信号ｄａｔａと反転データ信号
2009005324.tif 000003
は伝送中に、伝送品質を悪化させるスイッチングノイズという問題を有する。しかしながら、本発明の信号エンコーダ１００がクロック信号とデータ信号を受信した後、データ信号とクロック信号は特定の符号化規則に従って第１の差動信号ｉｘと第２の差動信号ｉｙに符号化される。受信側端末では、特定の復号規則に従って第２の差動信号ｉｙが加えられた第１の差動信号ｉｘがクロック信号を回復し、第２の差動信号ｉｙが差し引かれた第１の差動信号ｉｘがデータ信号を回復できる。第１の差動信号ｉｘのパルス幅及び第２の差動信号のパルス幅はクロック信号ｃｌｋの半サイクルと等しい。従って、本発明は、データ信号とクロック信号をそれぞれ変調された信号と固定レベル信号に変換する。変調された信号と固定レベル信号は反対位相の切り替え関係を持たないので、スイッチングノイズの問題は発生しない。従って、本発明は従来の差動伝送モードと比較してさらに優れた伝送品質を有する。
【００４９】
図６Ｂは、本発明と従来の技術の信号波形間の比較の別の概略図である。図６Ｂと図６Ａの相違点を以下の通り説明する。図６Ｂの第１の差動信号ｉｘのパルス幅は、図６Ａの第１の差動信号ｉｘのパルス幅より小さい。言い換えると、図６Ｂの第１の差動信号ｉｘのパルス幅はクロックの半サイクルより小さい。図６Ｂの第２の差動信号ｉｙのパルス幅は図６Ａの第２の差動信号ｉｙのパルス幅より小さい。言い換えると、第２の差動信号ｉｙのパルス幅は、クロック信号ｃｌｋの半サイクルより小さい。パルス幅はワンショットトリガを介して調整できる。
【００５０】
図６Ｃは、本発明と従来の技術の信号波形間の比較の別の概略図である。図６Ｃと図６Ａの相違点を以下の通り説明する。図６Ｃの第１の差動信号ｉｘのパルス幅は、図６Ａの第１の差動信号ｉｘのパルス幅より大きい。言い換えると、図６Ｃの第１の差動信号ｉｘのパルス幅はクロック信号ｃｌｋの半サイクルより大きい。図６Ｃの第２の差動信号ｉｙのパルス幅は図６Ａの第２の差動信号ｉｙのパルス幅より大きい。言い換えると、図６Ｃの第２の差動信号ｉｙのパルス幅はクロック信号ｃｌｋの半サイクルより大きい。パルス幅はワンショットトリガを介して調製できる。
【００５１】
図７Ａは本発明の信号デコーダの概略回路図である。図７Ａに示されているように、本発明の信号デコーダは第１のフリップフロップ４０と、第２のフリップフロップ４１と、第１のディレイヤー（ｄｅｌａｙｅｒ）５０と、第２のディレイヤー５１と、第３のディレイヤー５２と、第２のＮＡＮＤゲート１１０と、第３のＮＡＮＤゲート１１１と、第３のインバータ１４１と、第４のインバータ１４２と、第２のＮＯＲゲート１５０とを含む。第１のフリップフロップ４０と第１のディレイヤー５０は、正のエッジトリガ第３ワンショットトリガと第２のフリップフロップ４１とを構成し、第２のディレイヤー５１と第３のディレイヤー５２は、正のエッジトリガ第４ワンショットトリガを構成する。
【００５２】
第２のＮＯＲゲート１５０は、第１の差動信号ｉｘと第２の差動信号ｉｙでＮＯＲ論理演算を実行する。演算の結果に従って、第２のＮＯＲゲート１５０は第２のＮＡＮＤゲート１１０に信号を出力する。第２のＮＡＮＤゲート１１０は第２のＮＯＲゲート１５０から出力される信号と、クリア信号ｃｌｅａｒでＮＡＮＤ論理演算を実行する。クリア信号ｃｌｅａｒは、システムの電源がオンにされた後、沈黙時間中高レベル状態に留まり、第２のＮＡＮＤゲート１１０は演算の結果に従って第３のインバータ１４１に信号を出力する。次に、第３のインバータ１４１は第２のＮＡＮＤゲート１１０から出力された信号を反転し、第３のワンショットトリガに反転した信号を出力する。最後に、第１のフリップフロップ４０は（図６Ａに示されているような）そのＱ端子を介してクロック信号ｃｌｋを出力する。
【００５３】
第３のＮＡＮＤゲート１１１は、第３の差動信号ｉｘ１とクリア信号ｃｌｅａｒでＮＡＮＤ論理演算を実行する。演算の結果に従って、第３のＮＡＮＤゲート１１１は第４のインバータ１４２に信号を出力する。次に、第４のインバータ１４２は第３のＮＡＮＤゲート１１から出力される信号を反転し、反転した信号を第４のワンショットトリガに出力する。最後に、第５のフリップフロップ４４は（図６Ａに示されるような）そのＱ端子を介して信号ｄａｔａを出力する。
【００５４】
図７Ｂは、本発明の信号デコーダの別の概略回路図である。図７Ｂと図７Ａの相違点は、図７Ｂでは負のエッジトリガ第３ワンショットトリガと負のエッジトリガ第４ワンショットトリガが使用され、第２のＮＯＲゲート１５０がＸＯＲゲート１５１によって置換されるという点にある。回路の他の動作様式は図７Ａの動作様式に類似しており、ここでは再び説明しない。
【００５５】
図７Ｃは、本発明の信号デコーダの別の概略回路図である。図７Ｃと図７Ａの相違点は、図７では、第１の差動信号ｉｘと第２の差動信号ｉｙを、正確なレベルの第３の差動信号ｉｘ１と第４の差動信号ｉｙ１に補正するためにレベル補正回路２０が追加されている点にある。回路の他の動作様式は図７Ａの動作様式に類似しており、ここでは再び説明しない。
【００５６】
図８は、本発明の信号セレクタの概略回路図である。信号セレクタは、（例えば、信号デコーダを備えるまたは信号デコーダを備えない）受信側端末が読み取るために提供される、第３の差動信号ｉｘ１と第４の差動信号ｉｙ１の集合、またはクロック信号ｃｌｋとデータ信号ｄａｔａの集合を選択的に出力する。信号セレクタは、レベル補正回路２０と信号デコーダ２００の間に配置できる。図８に示されるように、本発明の信号セレクタは第１のマルチプレクサ３０と、第２のマルチプレクサ３１と、第３のフリップフロップ４２と、第４のフリップフロップ４３と、第５のフリップフロップ４４と、第４のディレイヤー５３と、第５のディレイヤー５４と、第６のディレイヤー５５と、第７のディレイヤー５６と、第４のＮＡＮＤゲート１１２と、第５のＮＡＮＤゲート１１３と、第５のインバータ１４３と、第６のインバータ１４４とを含む。第３のフリップフロップ４２と第４のディレイヤー５３は第５のワンショットトリガを構成し、第４のフリップフロップ４３と第５のディレイヤー５４は第６のワンショットトリガを構成し、第５のフリップフロップ４４と、第６のディレイヤー５５と、第７のディレイヤー５６は第７のワンショットトリガを構成する。
【００５７】
第１のマルチプレクサ３０は、第１のコンパレータ２１から出力される第３の差動信号ｉｘ１とクロック信号ｃｌｋを受信し、選択信号ｓｅｌに従って第３の差動信号ｉｘ１またはクロック信号ｃｌｋを選択的に出力する。第５のワンショットトリガは、第３の差動信号ｉｘ１またはクロック信号ｃｌｋを受信及び出力し、第３の差動信号ｉｘ１またはクロック信号ｃｌｋを出力するために、元の第３の差動信号ｉｘ１のパルス幅またはクロック信号ｃｌｋの半サイクルのパルス幅と同じに、または異なるように、第３の差動信号ｉｘ１のパルス幅またはクロック信号ｃｌｋの半サイクルのパルス幅を設定する。第６のワンショットトリガは第４の差動信号ｉｙ１を受信し、第４の差動信号ｉｙ１を出力するために、元の第４の差動信号ｉｙ１のパルス幅と同じに、または異なるように第４の差動信号ｉｙ１のパルス幅を設定する。第４のＮＡＮＤゲート１１２はデータ信号ｄａｔａとクロック信号ｃｌｋでＮＡＮＤ論理演算を実行し、信号を出力する。第５のインバータ１４３は第４のＮＡＮＤゲート１１２から出力される信号を受信し、信号で反転論理演算を実行する。第７のワンショットトリガは第５のインバータ１４３から出力される信号を受信し、元の信号のパルス幅と同じに、または異なるように信号のパルス幅を設定する。第５のＮＡＮＤゲート１１３は第７のワンショットトリガから出力される信号を受信し、信号とデータ信号ｄａｔａでＮＡＮＤ論理演算を実行する。第６のインバータ１４４は第５のＮＡＮＤゲート１１３から出力される信号を受信し、信号で反転論理演算を実行する。第２のマルチプレクサ３１は第６のワンショットトリガから出力される第４の差動信号ｉｙ１と第６のインバータ１４４から出力される信号を受信し、選択信号ｓｅｌに従って第４の差動信号ｉｙ１またはデータ信号ｄａｔａを選択的に出力する。
【００５８】
選択信号が論理１であるとき、第１のマルチプレクサ３０は第３のフリップフロップ４２のＣＬＫ端子に第３の差動信号ｉｘ１を出力し、第３のフリップフロップ４２のＱ端子は第３の差動信号ｉｘ１を出力する。第４のフリップフロップ４３のＱ端子は第２のマルチプレクサ３１に第４の差動信号ｉｙ１を出力し、第２のマルチプレクサ３１は第４の差動信号ｉｙ１を出力する。
【００５９】
選択信号が論理ゼロであるとき、第１のマルチプレクサ３０は第３のフリップフロップ４２のＣＬＫ端子にクロック信号ｃｌｋを出力し、第３のフリップフロップ４２のＱ端子がクロック信号ｃｌｋを出力する。第４のＮＡＮＤゲート１１２はデータ信号ｄａｔａとクロック信号ｃｌｋでＮＡＮＤ論理演算を実行し、第５のインバータ１４３に信号を出力する。次に、第５のフリップフロップ４４と、第６のディレイヤー５５と、第７のディレイヤー５６から構成される第７のワンショットトリガは第５のＮＡＮＤゲート１１３に信号を送信する。第５のＮＡＮＤゲート１１３はデータ信号ｄａｔａと、第５のフリップフロップ４４のＱ端子から出力される信号でＮＡＮＤ演算を実行し、次に信号を第６オインバータ１４４に送信する。第６のインバータ１４４は信号を反転し、第２のマルチプレクサ３１に反転した信号を送信する。第２のマルチプレクサ３１はデータ信号ｄａｔａを出力する。
【００６０】
つまり、本発明の信号エンコーダ及び信号デコーダは、符号化動作プロセスを介して、符号化されたクロック信号とデータ信号を受信側端末に送信し、復号動作プロセスを介して受信側端末でクロック信号とデータ信号を回復する（または受信側端末で復号回復プロセスを実行しないときのみ直接的に読み取る）。このようにして、信号伝送プロセスは差動伝送モードのような雑音を通さない優位点を有し、信号回復プロセスはデータ・クロック伝送モードのような容易な回復という優位点を有する。
【００６１】
本発明はこのように説明されてきたが、多くの点で変えられてよいことは明らかであろう。このような変形は本発明の精神及び範囲からの逸脱と見なされるべきではなく、当業者に自明となるであろうすべてのこのような変形は添付請求項の範囲内に含まれることを目的とする。
【図面の簡単な説明】
【００６２】
【図１】従来の技術の信号波形の比較の概略図である。
【図２】本発明の実施形態の体系的なブロック図である。
【図３Ａ】本発明の第１の実施形態による信号エンコーダの概略回路図である。
【図３Ｂ】本発明の第２の実施形態による信号エンコーダの概略回路図である。
【図４】本発明のレベル補正回路の概略図である。
【図５Ａ】本発明の第１のコンパレータの概略回路図である。
【図５Ｂ】本発明の第１のコンパレータの別の概略回路図である。
【図６Ａ】本発明と従来の技術の信号波形間の比較の概略図である。
【図６Ｂ】本発明と従来の技術の信号波形間の比較の別の概略図である。
【図６Ｃ】本発明と従来の技術の信号波形間の比較の別の概略図である。
【図６Ｄ】本発明と従来の技術の信号波形間の比較の別の概略図である。
【図７Ａ】本発明の信号セレクタの概略回路図である。
【図７Ｂ】本発明の信号デコーダの別の概略回路図である。
【図７Ｃ】本発明の信号デコーダの別の概略回路図である。
【図８】本発明の信号セレクタの概略回路図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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