(57)【要約】【課題】電源配線を介して伝播する電源ノイズを有効に抑制することができる半導体装置を提供すること。【解決手段】異なる複数の回路に共通のパッド電極を介して給電するように構成された半導体装置において、前記パッド電極は、デジタル回路に給電するための電源配線の一部をなす導電膜（２０１Ａ）と、前記導電膜から離間して形成され、アナログ回路に給電するための電源配線の一部をなす導電膜（２０１Ｂ）と、前記導電膜（２０１Ａ，２０１Ｂ）の上層に絶縁膜を介して形成され、前記導電膜（２０１Ａ，２０１Ｂ）の夫々と層間配線手段を介して電気的に接続された導電膜（２０４）とから構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１回路及び第２回路に共通のパッド電極を介して給電するように構成された半導体装置であって、
前記パッド電極は、
前記第１回路に給電するための電源配線の一部をなす第１導電膜と、
前記第１導電膜から離間して形成され、前記第２回路に給電するための電源配線の一部をなす第２導電膜と、
前記第１導電膜及び前記第２導電膜の上層に絶縁膜を介して形成され、前記第１導電膜及び前記第２導電膜の夫々と層間配線手段を介して電気的に接続された第３導電膜と
を備えた半導体装置。
【請求項２】
第１回路及び第２回路に共通のパッド電極を介して給電するように構成された半導体装置であって、
前記パッド電極は、
前記第１回路に給電するための電源配線の一部をなす第１導電膜と、
前記第１導電膜から離間して形成され、前記第２回路に給電するための電源配線の一部をなす第２導電膜と、
前記第１導電膜及び前記第２導電膜の上層に絶縁膜を介して積層され、最下層が前記第１導電膜及び前記第２導電膜の夫々と層間配線手段を介して電気的に接続されると共に上下に隣り合う層が電気的に接続された複数の第３導電膜と
を備えた半導体装置。
【請求項３】
前記第１回路及び前記第２回路の一方はデジタル回路であり、その他方はアナログ回路であることを特徴とする請求項１または２の何れか１項記載の半導体装置。
【請求項４】
前記複数の第３導電膜のうちの最下層の導電膜は、ワイヤーボンディングの位置に対応した第１領域と、該第１領域を囲む第２領域とに分割されたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記層間配線手段は、ビアであることを特徴とする請求項１ないし４の何れか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、電源ノイズを抑制する電源用のパッド電極の構造に関する。
【背景技術】
【０００２】
従来、半導体装置が備える電源用パッド電極の構造としては、図５に示すものが知られており、図５（ａ）は、従来の電源用パッド電極の上視図であり、図５（ｂ）は、図５（ａ）のＡ−Ａ線での断面図である。
【０００３】
この例に示す電源用パッド電極は、半導体基板上に絶縁層を介して積層された導電膜２０１〜２０４から構成され、各導電膜間はビアを介して電気的に接続されている。最上層の導電膜２０４の表面には、パッケージの外部電源端子（図示なし）とパッド電極とを電気的に接続するためのアルミワイヤー５００がボンディングされる。
【０００４】
一般に、半導体装置では回路動作に伴って電源ノイズが発生し、この電源ノイズは回路誤動作の一因となる。このため、図５（ａ）に示すように、異なる回路ブロックＡ及び回路ブロックＢの夫々に給電するための電源配線を電源用パッド電極から分岐させ、これにより、各回路ブロック間で電源配線を介して伝播する電源ノイズを緩和させている。
また、過大入力から内部回路を保護するための一般的なパッド電極の周辺構造として特許文献１に開示されたものが知られている。
【特許文献１】特開平８−２２２７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、電源ノイズの伝播を緩和させる上述の技術によれば、回路ブロックＡの電源配線と回路ブロックＢの電源配線とが同一のメタル配線層（導電膜２０１）によって一体的に形成されており、これらの電源配線は電気的に短絡された構造となっている。このため、例えば、電源ノイズの発生が著しいデジタル回路と、電源ノイズの影響を受けやすいアナログ回路とを同一の半導体装置内に混載し、これらの回路に対して共通の電源用パッド電極を介して給電する構成とした場合、電源配線を介してデジタル回路側からアナログ回路側に伝播する電源ノイズを有効に抑制することができないという問題がある。
【０００６】
この発明は、上記事情に鑑みてなされたもので、電源配線を介して伝播する電源ノイズを有効に抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、本発明は、第１回路及び第２回路に共通のパッド電極を介して給電するように構成された半導体装置であって、前記パッド電極は、前記第１回路に給電するための電源配線の一部をなす第１導電膜（例えば図１の導電膜２０１Ａに相当する構成要素）と、前記第１導電膜から離間して形成され、前記第２回路に給電するための電源配線の一部をなす第２導電膜（例えば図１の導電膜２０１Ｂに相当する構成要素）と、前記第１導電膜及び前記第２導電膜の上層に絶縁膜を介して形成され、前記第１導電膜及び前記第２導電膜の夫々と層間配線手段を介して電気的に接続された第３導電膜（例えば図１の導電膜２０４に相当する構成要素）とを備えた半導体装置の構成を有する。
【０００８】
この構成によれば、第１導電膜が層間配線手段を介して第３導電膜と電気的に接続されると共に第２導電膜が層間配線手段を介して上記第３導電膜と接続されるので、第１導電膜と第２導電膜は層間配線手段を介して電気的に接続される。従って、第１導電膜と第２導電膜との間には、層間配線手段による電気抵抗成分が介在し、この電気抵抗成分により、第１導電膜と第２導電膜との間を伝播する電源ノイズを減衰させる。
【０００９】
また、本発明は、第１回路及び第２回路に共通のパッド電極を介して給電するように構成された半導体装置であって、前記パッド電極は、前記第１回路に給電するための電源配線の一部をなす第１導電膜（例えば図３の導電膜２０１Ａに相当する構成要素）と、前記第１導電膜から離間して形成され、前記第２回路に給電するための電源配線の一部をなす第２導電膜（例えば図３の導電膜２０１Ｂに相当する構成要素）と、前記第１導電膜及び前記第２導電膜の上層に絶縁膜を介して積層され、最下層が前記第１導電膜及び前記第２導電膜の夫々と層間配線手段を介して電気的に接続されると共に上下に隣り合う層が電気的に接続された複数の第３導電膜（例えば図３の導電膜２０３，２０４）に相当する構成要素）とを備えた半導体装置の構成を有する。
【００１０】
この構成によれば、前記と同様に、第１導電膜と第２導電膜との間には、層間配線手段による電気抵抗成分が介在し、この電気抵抗成分により、第１導電膜と第２導電膜との間を伝播する電源ノイズを減衰させる。加えて、第１導電膜および第２導電膜の上層に複数の第３の導電膜を積層したことにより、ワイヤーボンディングに対するパッド電極としての機械的強度を向上させる。
【００１１】
また、上記半導体装置において、例えば、前記第１及び第２回路ブロックの一方はデジタル回路であり、その他方はアナログ回路であることを特徴とする。
【００１２】
上記半導体装置において、例えば、前記複数の第３導電膜のうちの最下層の導電膜は、ワイヤーボンディングの位置に対応した第１領域（例えば図４の導電膜２０３Ｃの領域に相当する構成要素）と、該第１領域を囲む第２領域（例えば図４の導電膜２０３Ｐの領域に相当する構成要素）とに分割されたことを特徴とする。この構成によれば、最下層の導電膜が第１領域と第２領域とに分割されているので、積層された複数の第３導電膜を設けたことによる第１電源配線と第２電源配線との間の電気抵抗成分の低下を抑制しながら、パッド電極としての機械的強度を維持する。
上記半導体装置において、例えば、前記層間配線手段はビアであることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、第１回路に給電するための電源配線と第２回路に給電するための電源配線との間に層間配線手段による電気抵抗を介在させるように構成したので、これら第１回路と第２回路との間の電源ノイズの伝播を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の実施形態を説明する。
本発明の第１の実施形態に係る半導体装置は、概略的には、共通のパッド電極を介して給電されるデジタル回路（第１回路）とアナログ回路（第２回路）とを混載して構成されたものであって、上記パッド電極が、デジタル回路の電源配線とアナログ回路の電源配線との間にビアによる電気抵抗を介在させるように構成される。
【００１５】
図１に、本発明の第１の実施形態に係る半導体装置が備えるパッド電極の構造を模式的に示す。図１（ａ）は、本パッド電極の上視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ線での断面図である。
【００１６】
図１（ｂ）に示すように、本半導体装置は、多層メタル配線構造を有し、半導体基板１００の主面には、絶縁膜１０１を介して第１メタル配線層からなる導電膜２０１Ａ及び導電膜２０１Ｂが形成されている。これら導電膜のうち、導電膜２０１Ａは、デジタル回路に給電するための電源配線２０１ａとして引き出され、この電源配線２０１ａの一部をなしている。また、導電膜２０１Ｂは、アナログ回路に給電するための電源配線２０１ｂとして引き出され、この電源配線２０１ｂの一部をなしている。これら導電膜２０１Ａ及び導電膜２０１Ｂは相互に離間して形成されている。
【００１７】
また、上述の導電膜２０１Ａ及び導電膜２０１Ｂの上層には、絶縁膜１０２を介して第２メタル配線層からなる導電膜２０２Ａ及び導電膜２０２Ｂが夫々形成されている。これら導電膜のうち、導電膜２０２Ａはビア３０１Ａを介して下層の導電膜２０１Ａと電気的に接続され、導電膜２０２Ｂはビア３０１Ｂを介して下層の導電膜２０１Ｂと電気的に接続されている。
なお、各メタル配線層（導電膜）及びビアは例えばアルミ（Ａｌ）からなる。
【００１８】
また、上述の導電膜２０２Ａ及び導電膜２０２Ｂの上層には、絶縁膜１０３を介して第３メタル配線層からなる導電膜２０３Ａ及び導電膜２０３Ｂが夫々形成されている。これら導電膜のうち、導電膜２０３Ａはビア３０２Ａを介して下層の導電膜２０２Ａと電気的に接続され、導電膜２０３Ｂは、ビア３０２Ｂを介して下層の導電膜２０２Ｂと電気的に接続されている。
【００１９】
更に、上述の導電膜２０３Ａ及び導電膜２０３Ｂの上層には、絶縁膜１０４を介して第４メタル配線層からなる導電膜２０４が形成されている。この導電膜２０４は、ビア３０３Ａを介して下層の導電膜２０３Ａと電気的に接続されると共に、ビア３０３Ｂを介して下層の導電膜２０３Ｂと電気的に接続されている。
【００２０】
導電膜２０４が形成された絶縁膜１０４の上層には、導電膜２０４の表面の一部を露出するように開口された保護膜１０５が形成されている。保護膜１０５の開口部が位置する導電膜２０４の表面には、図示しないアルミワイヤーがボンディングされ、これにより導電膜２０４がパッケージの外部電源端子（図示なし）と電気的に接続される。
【００２１】
このように、本第１の実施形態では、デジタル回路用の電源配線２０１ａの一部を形成する導電膜２０１Ａは、ビア３０１Ａと、導電膜２０２Ａと、ビア３０２Ａと、導電膜２０３Ａと、ビア３０３Ａとから成る層間配線手段を介して導電膜２０４と電気的に接続されている。また、アナログ回路用の電源配線２０１ｂの一部を形成する導電膜２０１Ｂは、ビア３０１Ｂと、導電膜２０２Ｂと、ビア３０２Ｂと、導電膜２０３Ｂと、ビア３０３Ｂとから成る層間配線手段を介して導電膜２０４と電気的に接続されている。
なお、層間配線手段をなすビアは、導電膜と比較して抵抗値が大きくなっている。
【００２２】
図２に、図１に示すパッド電極構造の等価回路図を示す。図２において、ノードＮ２０１Ａ，Ｎ２０１Ｂ，Ｎ２０２Ａ，Ｎ２０２Ｂ，Ｎ２０３Ａ，Ｎ２０３Ｂ，２０４は、図１に示す導電膜２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２０３Ａ，２０３Ｂ，２０４に夫々対応し、電気抵抗Ｒ３０１Ａ，Ｒ３０１Ｂ，Ｒ３０２Ａ，Ｒ３０２Ｂ，Ｒ３０３Ａ，Ｒ３０３Ｂは、図１に示すビア３０１Ａ，３０１Ｂ，３０２Ａ，３０２Ｂ，３０３Ａ，３０３Ｂの各電気抵抗にそれぞれ対応している。
【００２３】
ここで、図２に示すように、ノードＮ２０１ＡとノードＮ２０２Ａとの間には電気抵抗Ｒ３０１Ａが接続され、ノードＮ２０２ＡとノードＮ２０３Ａとの間には電気抵抗Ｒ３０２Ａが接続され、ノードＮ２０３ＡとノードＮ２０４との間には電気抵抗Ｒ３０３Ａが接続される。また、ノードＮ２０１ＢとノードＮ２０２Ｂとの間には電気抵抗Ｒ３０１Ｂが接続され、ノードＮ２０２ＢとノードＮ２０３Ｂとの間には電気抵抗Ｒ３０２Ｂが接続され、ノードＮ２０３ＢとノードＮ２０４との間には電気抵抗Ｒ３０３Ｂが接続される。即ち、図１に示す電源配線２０１ａと電源配線２０１ｂとの間には、電気抵抗Ｒ３０１Ａ，Ｒ３０２Ａ，Ｒ３０３Ａ，Ｒ３０３Ｂ，Ｒ３０２Ｂ，Ｒ３０１Ｂが直列接続されている。
【００２４】
次に、本実施形態に係る半導体装置が備えるパッド電極による作用（電源ノイズの減衰動作）を説明する。
いま、図示しないデジタル回路を構成するトランジスタがスイッチング動作することにより、図１に示す電源配線２０１ａに電源ノイズが発生したとする。この電源ノイズは、図２に点線で示したように、ノードＮ２０１Ａ（電源配線２０１ａ）から、電気抵抗Ｒ３０１Ａ、Ｒ３０２Ａ、Ｒ３０３Ａ、Ｒ３０３Ｂ、Ｒ３０２Ｂ、Ｒ３０１Ｂを順に経て、ノードＮ２０１ｂ（電源配線２０１ｂ）に到達する。
【００２５】
ここで、上記電源ノイズの伝播経路上には、電気抵抗Ｒ３０１Ａ，Ｒ３０２Ａ，Ｒ３０３Ａ，Ｒ３０３Ｂ，Ｒ３０２Ｂ，Ｒ３０１Ｂによる直列抵抗が存在し、この直列抵抗により上記電源ノイズの振幅が減衰されるので、電源配線２０１ａから電源配線２０１ｂへの電源ノイズの伝播が抑制されることとなる。従って、電源配線２０１ｂを介してアナログ回路に給電される電源が安定化され、デジタル回路で発生された電源ノイズからアナログ回路を保護することが可能になる。
【００２６】
なお、本第１の実施形態では、デジタル回路用の電源配線２０１ａを導電膜２０１Ａから引き出し、アナログ回路用の電源配線２０１ｂを同一メタル配線層に属する導電膜２０１Ｂから引き出すものとしたが、この例に限定されることなく、デジタル回路の電源配線を導電膜２０１Ａ、２０２Ａ，２０３Ａのうちの任意の層の導電膜から引き出し、アナログ回路の電源配線を導電膜２０１Ｂ，２０２Ｂ，２０３Ｂのうちの任意の層の導電膜から引き出してもよい。
【００２７】
また、本第１の実施形態では、例えば、導電膜２０１Ａと導電膜２０４との間を電気的に接続する層間配線手段が、ビア３０１Ａ、導電膜２０２Ａ、ビア３０２Ａ、導電膜２０３Ａ、ビア３０３Ａから構成されるものとしたが、例えば、導電膜２０３Ａ，２０３Ｂから各電源配線を引き出すように構成した場合、層間配線手段を構成する部材はビア３０３Ａ，３０３Ｂのみで足りる。このように、層間配線手段は、ワイヤーがボンディングされる最上層の導電膜と電源配線が引き出される導電膜との間の層数に応じて、ビアのみから構成される場合と、導電層とビアとの組合せから構成される場合とがあり得るが、異なる層の導電膜間を電気的に接続するものである限り、どのような部材から層間配線手段を構成してもよく、後述する他の実施形態においても同様である。
【００２８】
次に、本発明の第２の実施形態を説明する。
図３に、本第２の実施形態に係る半導体装置が備えるパッド電極の構造を示す。
なお、図３において、上述の第１の実施形態に係る図１に示す要素と共通する要素には同一符号を付す。
【００２９】
本第２の実施形態に係るパッド電極は、導電膜２０１Ａ，２０２Ａ及び導電膜２０１Ｂ，２０２Ｂの上層に絶縁膜１０３，１０４を介して積層された複数の導電膜２０３，２０４を備え、この複数の導電膜のうち、最下層の導電膜２０３が、ビア３０１Ａと導電膜２０２Ａとビア３０２Ａとからなる層間配線手段を介して導電膜２０１Ａと電気的に接続されると共に、ビア３０１Ｂと導電膜２０２Ｂとビア３０２Ｂとからなる層間配線手段を介して導電膜２０１Ｂと電気的に接続されている。また、導電膜２０３と導電膜２０４は、ビア３０３を介して電気的に接続されている。その他の構成は、上述の図１に示す第１の実施形態と同様である。
【００３０】
本第２の実施形態によれば、電源配線２０１ａと電源配線２０１ｂとの間には、ビア３０１Ａによる電気抵抗と、ビア３０２Ａによる電気抵抗と、ビア３０１Ｂによる電気抵抗と、ビア３０２Ｂによる電気抵抗とが直接接続され、これら電気抵抗による直列抵抗が介在している。従って、上記直列抵抗により、第１の実施形態と同様に、電源ノイズが減衰され、電源配線２０１ａから電源配線２０１ｂへの電源ノイズの伝播が抑制される。
【００３１】
また、本第２の実施形態によれば、導電膜２０１Ａ，２０２Ａと導電膜２０１Ｂ，２０２Ｂとの離間領域を含んで、これら電導膜を覆うように導電膜２０３と導電膜２０４の２層が積層形成されているので、ワイヤーボンディング時に上記離間領域の複雑な構造部分に加わる衝撃を緩和させ、パッド電極としての強度を向上させることができる。
【００３２】
なお、本第２の実施形態では、上記離間領域を含んで導電膜２０１Ａ，２０２Ａと導電膜２０１Ｂ，２０２Ｂとを覆うように導電膜２０３及び導電膜２０４の２層を積層形成するものとしたが、この例に限定されることなく、必要であれば、３層以上の導電膜を積層形成してもよい。この点について、本第２の実施形態の構成を一般化して表現すれば、複数の導電膜（２０３，２０４）が、デジタル回路用の電源配線の一部をなす導電膜（２０１Ａ）とアナログ回路用の電源配線の一部をなす導電膜（２０１Ｂ）との上層に絶縁膜（１０２，１０３，１０４）を介して積層され、これら複数の導電膜のうちの最下層の導電膜（２０３）は、デジタル回路用の電源配線の一部をなす導電膜（２０１Ａ）と層間配線手段（３０１Ａ，２０２Ａ，３０２Ａ）を介して電気的に接続されると共に、アナログ回路用の電源配線の一部をなす導電膜（２０１Ｂ）と層間配線手段（３０１Ｂ，２０２Ｂ，３０２Ｂ）を介して電気的に接続され、これら複数の導電膜（２０３，２０４）のうち、上下に隣り合う層は電気的に接続されている。
【００３３】
次に、上述の第２の実施形態の変形例を説明する。
図４に、本変形例によるパッド電極の構造を示す。同図に示すように、本パッド電極は、上述の図３に示す構成において、導電膜２０３に代えて、導電膜２０３Ｃ，２０３Ｐを備える。換言すれば、本変形例では、上述の図３に示す複数の導電膜２０３，２０４のうちの最下層の導電膜２０３が、ワイヤーボンディングの位置（パッド電極の中心領域）に対応した第１領域に形成された導電膜２０３Ｃと、この第１領域を囲む第２領域（パッド電極の外周領域）に形成された導電膜２０３Ｐとに分割されている。その他の構成は図３と同一である。
【００３４】
本変形例によれば、前述の第１の実施形態と同様に、デジタル回路用の電源配線２０１ａとアナログ回路用の電源配線２０１ｂとの間にビアによる電気抵抗を有効に介在させながら、上述の第２の実施形態と同様に、パッド電極としての機械的強度を維持することができる。
【００３５】
以上、本発明の実施形態を説明したが、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で多様な変形が可能である。
例えば、上述の実施形態では、４層のメタル配線構造を例として説明したが、層間配線手段としてビアを用いる２層以上の配線構造であれば、メタル配線の層数は任意である。
また、上述の実施形態では、デジタル回路とアナログ回路の２つの回路ブロックに給電する場合を例として説明したが、これに限定されることなく、任意の複数の回路ブロックに給電するものとして構成することができる。
【００３６】
また、上述の実施形態では、電源配線２０１ａ及び電源配線２０１ｂの両方と導電膜２０４との間にビアによる電気抵抗を介在させるようにしたが、必要に応じて、電源ノイズの発生源となるデジタル回路側の電源配線２０１ａと導電膜２０４との間にのみビアによる電気抵抗を介在させるように構成してもよい。また、必要に応じて、ビアの個数を調整することにより、各電源配線と導電膜２０４との間に介在する電気抵抗を調整してもよい。
また、上述の実施形態では、メタル配線層を用いて各導電膜を形成するものとしたが、これに限定されず、ポリシリコン等の他の部材を用いて各導電膜を形成してもよい。
【図面の簡単な説明】
【００３７】
【図１】この発明の第１の実施形態に係る半導体装置が備えるパッド電極の構成を示す図である。
【図２】この発明の第１の実施形態に係る半導体装置が備えるパッド電極の等価回路図である。
【図３】この発明の第２の実施形態に係る半導体装置が備えるパッド電極の構成を示す図である。
【図４】この発明の第２の実施形態に係る半導体装置が備えるパッド電極の変形例を示す図である。
【図５】従来技術に係る半導体装置が備えるパッド電極の構成例を示す図である。
【符号の説明】
【００３８】
１００；半導体基板、１０１〜１０４；絶縁膜、１０５；保護膜、２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２０３，２０３Ａ，２０３Ｂ、２０３Ｃ，２０３Ｐ，２０４；導電膜、３０１Ａ，３０１Ｂ，３０２Ａ，３０２Ｂ，３０３，３０３Ａ，３０３Ｂ；ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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