(57)【要約】【課題】強誘電体膜の劣化を防止する。【解決手段】本発明の半導体装置は、基板２１上方に順次設けられた第１電極３２、強誘電体膜３３、第２電極３４を有する強誘電体キャパシタ３と、第２電極３４上のストッパー膜４と、ストッパー膜４の上面及び側面と強誘電体キャパシタ３の側面とを覆う水素バリア膜５と、水素バリア膜５及び基板２１を覆う層間絶縁膜６と、層間絶縁膜６と水素バリア膜５とストッパー膜４とを貫通して第２電極３４を露出させるコンタクトホール７０と、コンタクトホール７０内に露出した第２電極３４上とコンタクトホール７０の内壁面７１とを覆い水素バリア性を有する導電材料からなるバリアメタル７５と、コンタクトホール７０内に埋設され、バリアメタル７５と導通するプラグ導電部７と、を備えている。ストッパー膜４は、層間絶縁膜６よりもエッチング速度が小さい絶縁材料で形成されている。【選択図】図１
2009071241.tif 000002
【特許請求の範囲】
【請求項１】
基板上方に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有してなる強誘電体キャパシタと、
前記強誘電体キャパシタの第２電極の上面を覆って形成されたストッパー膜と、
前記ストッパー膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って設けられた水素バリア膜と、
前記水素バリア膜及び前記基板を覆って設けられた層間絶縁膜と、
前記層間絶縁膜と前記水素バリア膜と前記ストッパー膜とを貫通して前記第２電極を露出させるコンタクトホールと、
前記コンタクトホール内に露出した前記第２電極上と該コンタクトホールの内壁面とを覆って設けられ、水素バリア性を有する導電材料からなるバリアメタルと、
前記コンタクトホール内に埋設され、前記バリアメタルと導通するプラグ導電部と、を備え、
前記ストッパー膜は、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料で形成されていることを特徴とする半導体装置。
【請求項２】
前記ストッパー膜は、前記層間絶縁膜に対するエッチングの選択比が１５以上となる材料で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ストッパー膜は、水素バリア性を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ストッパー膜は、シリコン窒化物からなることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ストッパー膜における前記コンタクトホールの内壁面は、該コンタクトホールの内側に向かって凹となる湾曲面となっており、前記ストッパー膜における前記コンタクトホールの内径は前記第２電極側に向かうにつれて小さくなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
基板上方に、第１電極と強誘電体膜と第２電極とが順次積層された強誘電体キャパシタ、及び該強誘電体キャパシタの前記第２電極の上面を覆うストッパー膜を有してなる積層体を形成する積層体形成工程と、
前記ストッパー膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って水素バリア膜を形成する工程と、
前記水素バリア膜及び前記基板を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記水素バリア膜と前記ストッパー膜とをエッチングして、前記第２電極を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に露出した前記第２電極と該コンタクトホールの内壁面とを覆って、水素バリア性を有する導電材料でバリアメタルを形成する工程と、
前記コンタクトホール内に、前記バリアメタルと導通するプラグ導電部を埋設する工程と、を有し、
前記ストッパー膜は、前記層間絶縁膜との間でエッチングの選択比がとれる材料で形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記積層体形成工程では、基板上方に第１電極と強誘電体膜と第２電極との材料膜を順次形成し、該材料膜上に前記ストッパー膜を形成した後、該ストッパー膜をマスクとして前記材料膜をエッチングして前記積層体を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
【０００３】
このような強誘電体メモリ装置の構造としては、プレーナ型（例えば、特許文献１）やスタック型（例えば、特許文献２）が挙げられる。いずれの構造の強誘電体メモリ装置も、一対の電極間に強誘電体膜を有した強誘電体キャパシタを備えており、一対の電極のうち一方の電極はトランジスタを介してビット線に接続され、他方の電極はグランド線等に接続されている。一般に、これら電気的な接続は、タングステン等からなるプラグを介して行われている。
【０００４】
先述の強誘電体膜は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料、具体的にはチタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３、ＰＺＴ）等からなっている。このように強誘電体材料は酸化物であるので、これが還元されて劣化しないように留意する必要がある。
【０００５】
そのため、特許文献１、２では、強誘電体キャパシタを覆って水素バリア膜を形成しており、後の工程で還元雰囲気に曝された際に強誘電体膜が還元されないようにしている。また、特許文献１では、強誘電体キャパシタ上にこれと接続するプラグを形成する際に、プラグを形成するコンタクトホール内に水素バリア性を有する窒化チタン膜（バリアメタル）を形成しており、還元雰囲気でプラグを形成しても強誘電体膜が還元されないようにしている。
【特許文献１】特開２００３−３４７５１２号公報
【特許文献２】特開２００６−３１０６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１、２の方法では、強誘電体キャパシタ上にプラグを形成する際の還元雰囲気に対する対策が十分でない場合には、強誘電体膜が劣化するおそれがある。一般に層間絶縁膜は、十分な厚さに成膜した後にＣＭＰ法等で研磨して薄厚化し、所望の厚さにするが、成膜時の厚さや下地の凹凸に起因する研磨量のばらつきにより、厚さがばらついたものとなっている。そのため、層間絶縁膜及び水素バリア膜をエッチングしてコンタクトホールを形成する際には、層間絶縁膜の厚さばらつきが水素バリア膜に反映されてしまい、水素バリア膜を均一にエッチングすることが困難であった。
【０００７】
そのため、コンタクトホール内における水素バリア膜の側壁を所望の形状とすることができず、特許文献１のように窒化チタン膜（バリアメタル）を形成するとウィークポイントを生じてしまい、これを十分に機能させることができなかった。例えば、層間絶縁膜が薄い部分では水素バリア膜が過剰にエッチングされ、特許文献２の図１に示されるように、水素バリア膜の側壁は上部電極に対して切り立った形状となる。そのため、段差部の隅にバリアメタル材料を行きわたらせることが難しくなり、ここがウィークポイントとなってしまう。
【０００８】
このようなウィークポイントが生じると、プラグ形成時に還元ガスがウィークポイントを通って強誘電体キャパシタ側に侵入してしまい、強誘電体膜を還元して酸素欠損を引き起こし、劣化させてしまう。劣化した強誘電体膜のメモリセルは良好なヒステリシス特性が得られないので、ビット不良となりビット歩留りが損なわれていた。
【０００９】
本発明は、前記の事情に鑑み成されたものであって、良好なヒステリシス特性の強誘電体キャパシタを備えた良好なビッド歩留りの半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、基板上方に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有してなる強誘電体キャパシタと、前記強誘電体キャパシタの第２電極の上面を覆って形成されたストッパー膜と、前記ストッパー膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って設けられた水素バリア膜と、前記水素バリア膜及び前記基板を覆って設けられた層間絶縁膜と、前記層間絶縁膜と前記水素バリア膜と前記ストッパー膜とを貫通して前記第２電極を露出させるコンタクトホールと、前記コンタクトホール内に露出した前記第２電極上と該コンタクトホールの内壁面とを覆って設けられ、水素バリア性を有する導電材料からなるバリアメタルと、前記コンタクトホール内に埋設され、前記バリアメタルと導通するプラグ導電部と、を備え、前記ストッパー膜は、前記層間絶縁膜よりもエッチング速度が小さい絶縁材料で形成されていることを特徴とする。
【００１１】
このようにすれば、層間絶縁膜のエッチング時にストッパー膜をエッチングのストッパーとして機能させることができるので、層間絶縁膜の厚さばらつきをストッパー膜によって吸収し、エッチングのばらつきをほとんどなくすことができる。したがって、層間絶縁膜の厚さばらつきによるストッパー膜の厚さばらつきが低減され、コンタクトホールは高精度の形状に加工される。よって、前記ストッパー膜における前記コンタクトホールの内壁面を、前記バリアメタルの材料のカバレッジ性が良好となるような形状とすることができ、バリアメタルにウィークポイントを生じることが防止される。このようにして、第２電極側からウィークポイントを通って還元ガスが強誘電体膜側に侵入しこれを還元して劣化させることが防止されるので、優れたヒステリシス特性の強誘電体キャパシタとすることができ、これを備えた半導体装置はビット歩留りが向上したものとなる。
【００１２】
また、前記ストッパー膜は、前記層間絶縁膜に対するエッチングの選択比が１５以上となる材料で形成されていることが好ましい。
このようにすれば、ストッパー膜を十分に機能させることができるので、前記ストッパー膜における前記コンタクトホールの内壁面の加工精度をさらに高くすることができる。
【００１３】
また、前記ストッパー膜は、水素バリア性を有することが好ましい。
このようにすれば、ストッパー膜に覆われた部分の水素バリア膜は、水素バリア性が強められるので、強誘電体キャパシタ内に還元ガス等が侵入することがより軽減され、強誘電体膜の劣化をより確実に防止できるようになる。
【００１４】
また、前記ストッパー膜は、シリコン窒化物からなることが好ましい。
通常は、層間絶縁膜はシリコン酸化物からなっており、シリコン窒化物からなるストッパー膜は、シリコン酸化物からなる層間絶縁膜に対するエッチングの選択比が十分に高いので、十分に機能するものとなる。また、シリコン窒化物は水素バリア性を有しているので、ストッパー膜に覆われた部分において水素バリア膜の水素バリア性を強めることができ、先述のように強誘電体膜の劣化をより確実に防止できるようになる。
【００１５】
また、前記ストッパー膜における前記コンタクトホールの内壁面は、該コンタクトホールの内側に向かって凹となる湾曲面となっており、前記ストッパー膜における前記コンタクトホールの内径は前記第２電極側に向かうにつれて小さくなることが好ましい。
このようにすれば、前記第２電極の上面と前記コンタクトホールの内壁面との間に切り立った段差がなくなり、前記バリアメタルの材料のカバレッジ性が十分に改善される。
【００１６】
本発明の半導体装置の製造方法は、基板上方上に、第１電極と強誘電体膜と第２電極とが順次積層された強誘電体キャパシタ、及び該強誘電体キャパシタの前記第２電極の上面を覆うストッパー膜を有してなる積層体を形成する積層体形成工程と、前記ストッパー膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って水素バリア膜を形成する工程と、前記水素バリア膜及び前記基板を覆って層間絶縁膜を形成する工程と、前記層間絶縁膜と前記水素バリア膜と前記ストッパー膜とをエッチングして、前記第２電極を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に露出した前記第２電極と該コンタクトホールの内壁面とを覆って、水素バリア性を有する導電材料でバリアメタルを形成する工程と、前記コンタクトホール内に、前記バリアメタルと導通するプラグ導電部を埋設する工程と、を有し、前記ストッパー膜は、前記層間絶縁膜との間でエッチングの選択比がとれる材料で形成することを特徴とする。
【００１７】
このようにすれば、前記層間絶縁膜との間でエッチングの選択比がとれる材料でストッパー膜を形成しているので、コンタクトホールを形成する工程で層間絶縁膜をエッチングする際にはストッパー膜をエッチングのストッパーとして機能させることができ、層間絶縁膜の厚さばらつきをストッパー膜によって吸収し、エッチングのばらつきをほとんどなくすことができる。したがって、ストッパー膜の厚さばらつきが低減され、これを高精度にエッチングすることができるようになり、高精度な形状にコンタクトホールを形成することができる。よって、前記ストッパー膜における前記コンタクトホールの内壁面を、前記バリアメタルの材料のカバレッジ性が良好となる形状にすることができ、バリアメタルにウィークポイントを生じることが防止される。
【００１８】
このようにして、還元雰囲気でプラグ導電部を形成する場合でも、還元ガスがウィークポイントを通って強誘電体キャパシタに侵入し強誘電体膜を還元して劣化させることが防止されるので、優れたヒステリシス特性の強誘電体キャパシタを形成することができ、これを備えた良好なビット歩留りの半導体装置を製造することができる。
【００１９】
また、前記積層体形成工程では、基板上方に第１電極と強誘電体膜と第２電極との材料膜を順次形成し、該材料膜上に前記ストッパー膜を形成した後、該ストッパー膜をマスクとして前記材料膜をエッチングして前記積層体を形成することが好ましい。
このようにすれば、従来の方法より工程数を増やすことなく、従来よりも良好なビット歩留りの半導体装置を製造することができる。また、ストッパー膜と強誘電体キャパシタとの間にアライメントずれが生じないので、歩留りが損なわれることが防止され、効率的に半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。なお、以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２１】
図１は、本実施形態の半導体装置（強誘電体メモリ装置）１の要部を示す断面構成図である。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、基体２上に設けられた強誘電体キャパシタ３と、強誘電体キャパシタ３の上面を覆って設けられたストッパー膜４と、ストッパー膜４の上面及び側面と強誘電体キャパシタ３の側面とを覆って設けられた水素バリア膜５と、水素バリア膜５及び基体２を覆って設けられた層間絶縁膜６と、を備えて構成されている。また、本実施形態では、層間絶縁膜６上にアルミニウムからなるビット線８１及びグランド線８２が設けられている。
【００２２】
前記基体２は、本実施形態ではシリコン基板（基板）２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ２からなる第１下地絶縁膜２３と、第１下地絶縁膜２３を覆って設けられたＳｉＮからなる第２下地絶縁膜２４と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２５が設けられており、素子分離領域２５の間が１つのメモリセルと対応している。
【００２３】
前記トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本実施形態では、ソース領域２２３上にこれと導通するタングステンからなる第１プラグ２６が設けられており、ドレイン領域２２４上にこれと導通するタングステンからなる第２プラグ２７が設けられている。第１プラグ２６は、層間絶縁膜６に設けられたタングステンからなる第３プラグ６５と電気的に接続されており、第３プラグ６５はビット線８１と電気的に接続されている。すなわち、トランジスタ２２のソース領域２２３は、第１プラグ２６及び第３プラグ６５を介して、ビット線８１と電気的に接続されている。
【００２４】
前記強誘電体キャパシタ３は、第２プラグ２７上に設けられており、下部電極（第１電極）３２と、強誘電体膜３３と、上部電極（第２電極）３４と、を備えて構成されている。また、本実施形態では、第２プラグ２７と強誘電体キャパシタ３との間にＴｉＡｌＮからなる下地導電部３１が設けられている。
【００２５】
本実施形態では、下部電極３２は下地導電部３１上に順次設けられたＩｒ（イリジウム）膜、ＩｒＯｘ（イリジウム酸化物）膜、Ｐｔ（プラチナ）膜から構成されており、下地導電部３１及び第２プラグ２７を介してドレイン領域２２４に電気的に接続されている。
強誘電体膜３３は、下部電極３２上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、これらにニオブ（Ｎｂ）等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、ＰＺＴを用いている。
上部電極３４は、強誘電体膜３３上に順次設けられたＰｔ膜、ＩｒＯｘ膜、Ｉｒ膜から構成されており、後述する第４プラグ（プラグ導電部）７と電気的に接続されている。
【００２６】
このように、上部電極３４及び下部電極３２は、互いに異なる材料からなる膜が複数積層されたものとしてもよく、上部電極３４や下部電極３２に機能性を付与することができる。例えば、強誘電体膜３３と上部電極３４と、あるいは強誘電体膜３３と下部電極３２との間等の密着性を高める機能や、酸素バリア膜や水素バリア膜としての機能、強誘電体膜３３の結晶配向性を高める機能等を付与することが考えられる。
【００２７】
前記水素バリア膜５は、水素バリア性を有する絶縁材料からなるものであり、本実施形態では、ＡｌＯｘ（アルミニウム酸化物）からなるものである。強誘電体キャパシタ３の強誘電体膜３３は、先述のように酸化物からなっているので、水素ガス等の還元ガスに曝されると還元され劣化してしまうが、強誘電体キャパシタ３を水素バリア膜５で覆うことによりその劣化を防止できるようになっている。
【００２８】
前記ストッパー膜４は、後述するコンタクトホール７０を形成する際のエッチングにおいて、前記層間絶縁膜６との間でエッチングの選択比が確保できる材料からなっており、エッチングのストッパーとして機能させることができるようになっている。ストッパー膜４は、層間絶縁膜６に対するエッチングの選択比が１５以上となる材料を用いることが好ましく、このようにすればストッパーとして十分機能させることができる。また、水素バリア性を有するものが好ましく、前記水素バリア膜５の水素バリア性を補強することができる。具体的な材料としては、ＳｉＮやＳｉＯＮ等のシリコン窒化物等が好適である。本実施形態では、前記層間絶縁膜６はＳｉＯ２からなるものであり、ストッパー膜４はＳｉＮからなるものである。
【００２９】
また、強誘電体キャパシタ３上には、層間絶縁膜６、水素バリア膜５、及びストッパー膜４を貫通して強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０が形成されている。このコンタクトホール７０は開口形状を円形とするもので、その内部には、コンタクトホール７０内に露出した上部電極３４の上面と、コンタクトホール７０の内壁面７１と、を覆ってバリアメタル７５が設けられている。また、コンタクトホール７０内におけるバリアメタル７５の内側には、第４プラグ（プラグ導電部）７が埋設されている。第４プラグ７は、本実施形態ではタングステンからなるものであり、バリアメタル７５を介して上部電極３４と介して導通するようになっており、また前記グランド線８２と電気的に接続されている。すなわち、強誘電体キャパシタ３の上部電極３４は、グランド線８２と電気的に接続されている。
【００３０】
前記バリアメタル７５は、水素バリア性を有する導電材料からなるものであり、上部電極３４上面を覆う部分は、還元ガスがコンタクトホール７０側から前記強誘電体キャパシタ３側に侵入することを防止できるようになっている。また、コンタクトホール７０の内壁面７１を覆う部分は、前記第４プラグ７とコンタクトホール７０の内壁面７１側との密着性を高めることができるようになっている。本実施形態では、バリアメタル７５は、Ｔｉ膜（図示略）及びＴｉＮ膜（図示略）が順次積層された２層構造となっている。また、バリアメタル７５は、前記ストッパー膜４におけるコンタクトホール７０の内壁面の形状が以下に述べるように良好になっていることから、その材料のカバレッジ性が改善されており、ウィークポイントがないものとなっている。以下、ストッパー膜４の内壁面の形状について、詳しく説明する。
【００３１】
図２（ａ）は、前記コンタクトホール７０の底面付近を拡大して示す断面図であり、図２（ｂ）は、前記ストッパー膜４の内壁面４１の形状表現に係るいくつかのパラメータを説明するための模式図である。また、図２（ｃ）、（ｄ）は、内壁面４１の形状における前記パラメータ間の相互関係を示すグラフである。
【００３２】
図２（ａ）に示すように、ストッパー膜４の内壁面４１は、コンタクトホール７０の内側に向かって凹となる湾曲面となっている。また、コンタクトホール７０の内径は前記上部電極３４側に向かうにつれて小さくなっている。
図２（ｂ）に示すように、コンタクトホール７０の深さ方向Ｈにおけるストッパー膜４の上面４５からの距離を深さｈと定義する。また、ストッパー膜４内の深さｈにおいてストッパー膜４の内壁面４１に接する接線を接線Ｌとし、接線Ｌと上部電極３４の上面３４１とがなす角のうち鋭角となる角度を角度αとする。また、深さｈにおいて深さ方向Ｈと直交する方向のコンタクトホール７０の寸法を内径ｄとする。以上のようにパラメータを設定すると、図２（ｃ）に示すように、角度αは深さｈが増加するにつれて、単調に減少するようになっており、かつ図２（ｄ）に示すように内径ｄは深さが増加するにつれて単調に減少するようになっている。
【００３３】
以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域２２３と電気的に接続された前記ビット線８１からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された前記強誘電体キャパシタ３の下部電極３２に伝達される。そして、強誘電体キャパシタ３の上部電極３４と下部電極３２との間に電圧を印加することができ、強誘電体膜３３に電荷（データ）を蓄積させることができる。このように、強誘電体キャパシタ３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。
【００３４】
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置１を製造する方法を例として説明する。
【００３５】
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面工程図である。なお、図３（ｂ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）、（ｂ）では、トランジスタ２２等の下部構造を省略し要部のみを示している。
【００３６】
まず、図３（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板（基板）２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２５を形成し、素子分離領域２５の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２５とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。
【００３７】
そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ２を成膜して第１下地絶縁膜２３を形成し、この上に例えばＣＶＤ法でＳｉＮを成膜して第２下地絶縁膜２４を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける第１下地絶縁膜２３及び第２下地絶縁膜２４をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順次成膜して、密着層（図示略）を形成する。
【００３８】
そして、前記貫通孔内を含む第２下地絶縁膜２４上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、第２下地絶縁膜２４上をＣＭＰ法等で研磨することにより、第２下地絶縁膜２４上のタングステンを除去する。このようにして前記貫通孔内にそれぞれ第１プラグ２６、第２プラグ２７を埋設する。ＳｉＮからなる第２下地絶縁膜２４は、ＳｉＯ２からなる第１下地絶縁膜２３よりＣＭＰ法における研磨速度が低いので、第１下地絶縁膜２３上がＣＭＰ法で過剰に研磨されることを防止することができる。
【００３９】
次に、図３（ｂ）に示すように、前記基体２の第２下地絶縁膜２４上に、強誘電体キャパシタ３の材料膜を形成する。本実施形態では、まず強誘電体キャパシタ３の下地となる下地導電部３１の材料膜３１ａとして、例えばＴｉＡｌＮ（チタンアルミナイトライド）をスパッタリング法で形成する。そして、この上に下部電極３２の材料膜３２ａとして、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。そして、この上に強誘電体膜３３の材料膜３３ａとして、例えば（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３（チタン酸ジルコン酸鉛、以下ＰＺＴと称す）をゾルゲル法（ＣＳＤ法）やスパッタリング法、ＭＯＣＶＤ法等で成膜する。そして、この上に上部電極３４の材料膜３４ａとして、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。さらに本実施形態では、上部電極３４の材料膜３４ａの上にストッパー膜４の材料膜４ａとして、ＳｉＮをＣＶＤ法やスパッタリング法等で成膜する。
【００４０】
次に、図３（ｃ）に示すように、前記材料膜３１ａ、３２ａ、３３ａ、３４ａ、４ａ、をパターニングして、下地導電部３１、下部電極３２と強誘電体膜３３と上部電極３４とからなる強誘電体キャパシタ３、及びストッパー膜４を形成する。具体的には、まず前記ストッパー膜４の材料膜４ａ上に、例えば公知のレジスト技術及びフォトリソグラフィ法等を用いてレジストパターン（図示略）を形成する。そして、このレジストパターンをマスクとしてストッパー膜４の材料膜４ａをエッチングして、ストッパー膜４を形成する。そして、ストッパー膜４をマスクとして、例えば反応性イオンエッチング法やスパッタエッチング法等で前記材料膜３４ａ、３３ａ、３２ａ、３１ａを順次エッチングして、強誘電体キャパシタ３及び下地導電部３１を形成する。
【００４１】
従来の方法では、強誘電体キャパシタ３のパターニングに用いたマスク（本実施形態ではストッパー膜４）をパターニング後に除去してしまうが、本実施形態の方法では、ストッパー膜４を除去せずに保持しておき、後の工程でも用いる。
【００４２】
次に、下地導電部３１、強誘電体キャパシタ３、及びストッパー膜４を含む第２下地絶縁膜２４上の全面に、水素バリア膜５の材料膜として例えばＡｌＯｘ膜（図示略）をスパッタリング法で形成する。そして、図３（ｄ）に示すように、公知のレジスト技術及びエッチング技術等を用いて前記ＡｌＯｘ膜をパターニングし、強誘電体キャパシタ３の側面、及びストッパー膜４の上面及び側面、さらに本実施形態では、下地導電部３１の側面及び強誘電体キャパシタ３周辺の第２下地絶縁膜２４を覆って、水素バリア膜５を形成する。
【００４３】
次に、図４（ａ）に示すように、水素バリア膜５を含む前記第２下地絶縁膜２４上を覆って、例えばＴＥＯＳ等を原料ガスに用いたＣＶＤ法によりＳｉＯ２を堆積させ、これをＣＭＰ法やエッチバック法等で薄厚化して層間絶縁膜６を形成する。一般に、層間絶縁膜６の原料ガス（ＴＥＯＳ）が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記強誘電体キャパシタ３の強誘電体膜３３は、酸化物（本実施形態ではＰＺＴ）からなっており、したがって還元ガスに還元されると酸素欠損が引き起こされ、強誘電体膜３３は強誘電体特性が損なわれて劣化してしまう。しかしながら、強誘電体キャパシタ３を覆って水素バリア膜５を形成しているので、強誘電体キャパシタ３が還元ガスに曝されることが防止され、強誘電体膜３３が劣化することなく層間絶縁膜６を形成することができる。
【００４４】
なお、通常と同様にシリコンウエハーを前記シリコン基板２１として用いると、シリコンウエハー面内、例えばシリコンウエハーの中心部と外縁部との間、あるいは前記強誘電体キャパシタ３が密に形成された領域と疎に形成された領域との間等でＳｉＯ２の堆積量や膜質を均一にすることが困難である。また、堆積させたＳｉＯ２を薄厚化する際には、ＳｉＯ２の堆積量や膜質がばらついていること、あるいは複数の強誘電体キャパシタを形成する場合にその疎密があること等に起因して研磨量等のばらつきが生じる。そのため、層間絶縁膜６は、その厚さに２０〜３０ｎｍ程度のばらつきを有したものとなる。
【００４５】
次に、図４（ｂ）、（ｃ）に示すように、前記強誘電体キャパシタ３上の層間絶縁膜６、水素バリア膜５、及びストッパー膜４をエッチングして、強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０を形成する。本実施形態では、まず層間絶縁膜６上に例えば公知のレジスト技術及びフォトリソグラフィ法等を用いてレジストパターン（図示略）を形成する。そして、これをマスクとしドライエッチング法等を用いて、図４（ｂ）に示したように層間絶縁膜６及び水素バリア膜５を一括してエッチングする。
【００４６】
コンタクトホール７０内に後の工程で埋設する第４プラグ７（図１参照）は、前記強誘電体キャパシタ３の上部電極３４と導通する必要があるので、コンタクトホール７０が層間絶縁膜６及び水素バリア膜５を確実に貫通している必要がある。先述のように、層間絶縁膜６は２０〜３０ｎｍ程度の厚さばらつきを有しているので、厚さばらつきを考慮し最も厚い部分を貫通させるためには、エッチングを過剰に行う必要がある。
【００４７】
そのため、ストッパー膜４には、層間絶縁膜６及び水素バリア膜５を過剰にエッチングしたことによる厚さばらつきが生じてしまう。すなわち、層間絶縁膜６が厚い部分においては、ストッパー膜４がほとんどエッチングされないのに対して、層間絶縁膜６が薄い部分においては、前記厚い部分が貫通するまでの時間にストッパー膜４がエッチングガスに曝されることにより、ストッパー膜４が薄くなってしまう。ところが、ストッパー膜４は、層間絶縁膜６との間でエッチングの選択比が確保できる材料で形成しているので、層間絶縁膜６をエッチングする際にストッパー膜４がエッチングされる量は極めて小さくなり、ストッパー膜４の厚さばらつきは極めて小さなものとなる。
【００４８】
本実施形態では、層間絶縁膜６に対するストッパー膜４のエッチング選択比を２０程度としており、例えば層間絶縁膜６の厚さばらつきを４０ｎｍとした場合に、層間絶縁膜６及び水素バリア膜５をエッチングする間にストッパー膜４がエッチングされる厚さとしては最大でも２ｎｍ程度となる。このように、ストッパー膜４は、厚さばらつきが極めて小さいものとなっている。
【００４９】
そして、図４（ｃ）に示したように前記レジストパターン（図示略）をマスクとしてストッパー膜４をエッチングする。ここで、ストッパー膜４の厚さには、層間絶縁膜６の厚さばらつきが反映されていないので、均一な厚さとなっている。そのため、これをエッチングする際には、その厚さばらつきを考慮して過剰にエッチングする必要がないため、最適なエッチング条件下でエッチングすることができる。よって、ストッパー膜４におけるコンタクトホール７０の内壁面４１（図２（ａ）参照）を所望の形状に加工することができ、コンタクトホール７０の内側に向かって凹となる湾曲面とすることができる。
【００５０】
次に、図５（ａ）に示すように、コンタクトホール７０内に露出した上部電極３４と、コンタクトホール７０の内壁面７１とを覆って、水素バリア性を有する導電材料でバリアメタル７５を形成する。本実施形態では、Ｔｉ及びＴｉＮをスパッタリング法で順次成膜し、Ｔｉ膜とＴｉＮ膜とからなる２層構造のバリアメタル７５を形成する。ここで、本発明の方法ではストッパー膜４を形成しているので、ウィークポイントを生じることなくバリアメタル７５を形成することができる。
【００５１】
すなわち、従来の方法ではストッパー膜を形成しないので、強誘電体キャパシタと接触して水素バリア膜が設けられているが、層間絶縁膜の厚さばらつきに起因して水素バリア膜がエッチングされる程度がばらついていた。例えば、水素バリア膜が過剰にエッチングされると、水素バリア膜におけるコンタクトホール内の内壁面は、上部電極の上面に対して切り立った形状となってしまう。そのため、水素バリア膜の内壁面と上部電極の上面との隅にバリアメタルの材料を行きわたらせることが困難となっていた。また、例えば水素バリア膜のエッチングが不十分であると、コンタクトホールの内壁面は、層間絶縁膜側と水素バリア膜側との間で、水素バリア膜側がコンタクトホールの内側に張り出した段差形状（コンタクトホールの内側に向かって凸となる形状）となってしまう。そのため、段差部でバリアメタルの材料のカバレッジ性が損なわれていた。このようにして、バリアメタルが良好に形成されない部分は、厚さが不十分であったりクラック状になったりして、ウィークポイントとなっていた。
ところが、本発明の方法ではストッパー膜４を形成しているので、層間絶縁膜６の厚さばらつきに影響されること無くストッパー膜４を加工することができ、その内壁面４１を所望の形状、すなわちコンタクトホール７０の内側に向かって凹となる湾曲面とすることができる。したがって、バリアメタル７５の材料のカバレッジ性が改善され、ウィークポイントを生じることなくバリアメタル７５を形成することができる。
【００５２】
次に、図５（ｂ）に示すように、コンタクトホール７０内にバリアメタル７５と導通する第４プラグ（プラグ導電部）７を埋設する。具体的には、コンタクトホール７０内を含む層間絶縁膜６の全面に、例えばＣＶＤ法でタングステンを成膜してコンタクトホール７０内にタングステンを埋め込む。そして、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去して、第４プラグ７をコンタクトホール７０内に埋設する。通常、ＣＶＤ法は還元雰囲気で成膜する。本発明の方法では、上部電極３４を覆って水素バリア性のバリアメタル７５を形成しており、かつバリアメタル７５にウィークポイントを生じていないので、水素ガス等の還元ガスがウィークポイントを通って強誘電体キャパシタ３側に侵入することがなく強誘電体膜３３が還元されて劣化することがない。
【００５３】
次に、層間絶縁膜６の前記第１プラグ２６上に、これと導通する第３プラグ６５を形成する。具体的には、第１プラグ２６等と同様に、第１プラグ２６を露出させる貫通孔を形成し、この貫通孔内に例えばＴｉとＴｉＮを順次スパッタリング法で成膜して、密着層（図示略）を形成する。そして、前記貫通孔内を含む層間絶縁膜６上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去する。このようにして前記貫通孔内に第３プラグ６５を埋設する。
【００５４】
そして、第３プラグ６５が形成された層間絶縁膜６上に例えば、アルミニウムをスパッタリング法等で成膜し、この膜を公知のレジスト技術及びエッチング技術等を用いてパターニングして、前記第３プラグ６５と導通するビット線８１と、前記第４プラグ７と導通するグランド線８２と、を形成する。このようにして、強誘電体メモリ装置１を製造することができる。
【００５５】
以上のような本発明の半導体装置の製造方法によれば、ストッパー膜４を形成しているのでこれに層間絶縁膜６の厚さばらつきを吸収させることができ、コンタクトホール７０を高精度な形状に形成することができる。したがって、ストッパー膜４の内壁面４１を所望の形状とすることができ、ウィークポイントを生じることなくバリアメタル７５を形成することができる。よって、第４プラグ（プラグ導電部）７を形成する際に強誘電体キャパシタ３の強誘電体膜３３が還元され劣化することが防止される。このようにして、優れたヒステリシス特性の強誘電体キャパシタ３を備えた強誘電体メモリ装置（半導体装置）１を製造することができる。
【００５６】
また、本実施形態の方法によれば、強誘電体キャパシタ３を形成する際のエッチングにおいてマスクとして用いたストッパー膜４を、層間絶縁膜６を形成する際にストッパーとして機能させているので、別途ストッパー膜を形成する必要がない。したがって、工程が複雑化することなく、効率よく強誘電体メモリ装置１を製造することができる。また、ストッパー膜４と強誘電体キャパシタ３との間でアライメントずれが生じることが無いので、歩留りが損なわれることがなく、効率よく強誘電体メモリ装置１を製造することができる。
【００５７】
また、本発明の製造方法で製造された強誘電体メモリ装置１にあっては、強誘電体キャパシタ３の強誘電体膜３３が還元され劣化することを防止しているので、優れたヒステリシス特性の強誘電体キャパシタ３を備えた良好なビット歩留りのものとなっている。
【００５８】
なお、本実施形態では、スタック型の強誘電体メモリ装置１を採用したが、プレーナ型等を採用してもよい。また、強誘電体キャパシタ３を形成する際のエッチングで用いたマスクをストッパー膜４として用いるのではなく、強誘電体キャパシタ３を形成した後に別途ストッパー膜を形成することもできる。この場合には、強誘電体キャパシタ３の上面及び側面を覆ってストッパー膜４を形成しても良く、さらに水素バリア性を有する材料で形成すれば、前記水素バリア膜５の水素バリア性を強めることができる。
【００５９】
また、ビット線８１とグランド線８２とを、入れ替えた構成、すなわち強誘電体キャパシタ３の上部電極３４がビット線と導通するような構成としてもよいし、多層配線等の他の配線構成としてもよい。
【００６０】
また、コンタクトホール７０及び第３プラグ６５が埋設される貫通孔を一括してエッチングして形成することもできる。この場合には、バリアメタル７５及び貫通孔内の密着層、あるいは第４プラグ７及び第３プラグ６５等も同時に形成するようにしても良い。ただし、この場合には層間絶縁膜６に対するストッパー膜４のエッチングの選択比を２０以上にすることが好ましい。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体装置の構成を示す側断面図である。
【図２】（ａ）〜（ｄ）は、要部の形状を説明するための模式図及びグラフである。
【図３】（ａ）〜（ｄ）は、半導体装置の製造方法を示す断面工程図である。
【図４】（ａ）〜（ｃ）は、半導体装置の製造方法を示す断面工程図である。
【図５】（ａ）〜（ｃ）は、半導体装置の製造方法を示す断面工程図である。
【符号の説明】
【００６２】
１・・・強誘電体メモリ装置（半導体装置）、２・・・基体、２１・・・シリコン基板（基板）、３・・・強誘電体キャパシタ、３２・・・下部電極（第１電極）、３３・・・強誘電体膜、３４・・・上部電極（第２電極）、４・・・ストッパー膜、４１・・・ストッパー膜の内壁面、５・・・水素バリア膜、６・・・層間絶縁膜、７・・・第４プラグ（プラグ導電部）、７０・・・コンタクトホール、７１・・・コンタクトホールの内壁面、７５・・・バリアメタル
【図１】
2009071241.tif 000003
【図２】
2009071241.tif 000004
【図３】
2009071241.tif 000005
【図４】
2009071241.tif 000006
【図５】
2009071241.tif 000007