(57)【要約】【課題】アンテナが半導体チップの回路に及ぼす悪影響を最小限に抑えることができる半導体装置、電子機器の提供。【解決手段】半導体装置は、集積回路１２が形成される半導体チップ１０と、少なくとも１つのスロット５２を有し、半導体チップ１０の主面１３に直交する方向を第１の方向Ｄ１とした場合に半導体チップ１０の第１の方向Ｄ１に少なくとも絶縁層３０を介して設けられ、半導体チップ１０の集積回路１２に電気的に接続されるスロットアンテナ５０と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積回路が形成される半導体チップと、
少なくとも１つのスロットを有し、前記半導体チップの主面に直交する方向を第１の方向とした場合に前記半導体チップの前記第１の方向に少なくとも絶縁層を介して設けられ、前記半導体チップの前記集積回路に電気的に接続されるスロットアンテナと、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記スロットアンテナにより形成される磁界の方向が、前記半導体チップの前記主面に平行になるように前記スロットアンテナが設けられることを特徴とする半導体装置。
【請求項３】
請求項１又は２おいて、
前記スロットの対向する長辺を第１、第３のスロット辺とし、前記スロットの対向する短辺を第２、第４のスロット辺とした場合に、その一端が、前記第１のスロット辺に沿った第１の内縁部に電気的に接続され、その他端が、前記第３のスロット辺に沿った第３の内縁部に電気的に接続されるキャパシタを含むことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記キャパシタの第１の電極は、第１の導電層により形成され、
前記キャパシタの第２の電極は、前記スロットアンテナを形成する導電層であって、前記第１の導電層の前記第１の方向に設けられる第２の導電層により形成されることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記スロットアンテナと前記キャパシタの前記第１の電極とを電気的に接続するためのコンタクトが、前記第１の内縁部に形成され、
前記キャパシタの前記第１の電極と前記第２の電極とが、前記スロット又は前記第３の内縁部において平面視においてオーバラップするように形成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記スロットアンテナは、
前記半導体チップの端子を半導体装置の外部端子に電気的に接続するための外部接続用配線を形成する導電層により形成されることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記外部端子として、少なくともその一部がボール状の形状の外部端子が設けられ、
前記スロットアンテナとして、前記スロットが穴部として形成され、その主面が前記半導体チップの主面と平行な板状のスロットアンテナが設けられ、
前記半導体チップと板状の前記スロットアンテナとの間に、樹脂層で形成された前記絶縁層が設けられることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記スロットアンテナには、半導体装置の外部端子の形成領域に対応する領域に、前記外部端子と前記スロットアンテナとの短絡を避けるための少なくとも１つの切り欠き部が形成されることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記スロットアンテナには、前記少なくとも１つの切り欠き部として複数の切り欠き部が形成され、
前記スロットの対向する長辺を第１、第３のスロット辺とし、前記スロットの対向する短辺を第２、第４のスロット辺とし、前記スロットの中心点を通り前記第２、第４のスロット辺に平行なラインを中心ラインとした場合に、前記スロットアンテナには、前記中心ラインに近づくほど前記複数の切り欠き部の密度が高くなるように前記複数の切り欠き部が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれにおいて、
前記半導体チップでは、インダクタ素子形成領域にインダクタ素子が形成され、
前記スロットアンテナには、少なくとも１つの切り欠き部が形成され、
前記スロットアンテナでは、前記インダクタ素子形成領域と前記切り欠き部とが平面視においてオーバラップするように前記切り欠き部が形成されることを特徴とする半導体装置。
【請求項１１】
請求項１乃至９のいずれにおいて、
前記半導体チップでは、インダクタ素子形成領域にインダクタ素子が形成され、
前記スロットアンテナでは、前記インダクタ素子形成領域と前記スロットとが平面視においてオーバラップするように前記スロットが形成されることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれにおいて、
前記スロットアンテナと前記半導体チップの間に、イメージ効果によって前記スロットアンテナの利得を高めるためのグランド板が設けられることを特徴とする半導体装置。
【請求項１３】
請求項１乃至１２のいずれにおいて、
前記半導体チップには、前記集積回路として、前記スロットアンテナを用いて無線通信を行う無線回路が形成されることを特徴とする半導体装置。
【請求項１４】
請求項１乃至１３のいずれにおいて、
前記半導体チップでは、インダクタ素子形成領域にインダクタ素子が形成され、
前記スロットの対向する長辺を第１、第３のスロット辺とし、前記スロットの対向する短辺を第２、第４のスロット辺とし、前記第２のスロット辺に沿ったラインを第１のラインとし、前記第４のスロット辺に沿ったラインを第２のラインとした場合に、前記半導体チップでは、平面視において前記第１、第２のラインの間の領域に、前記インダクタ素子形成領域が設けられることを特徴とする半導体装置。
【請求項１５】
請求項１乃至１４のいずれにおいて、
前記スロットは、そのスロット辺が、前記半導体チップのいずれのチップ辺とも平行にならないように、前記半導体チップに対して斜めに形成されることを特徴とする半導体装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＩＣタグなどの無線ＩＣチップが脚光を浴びている。このＩＣタグは、無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられる。具体的には、ＩＣタグにデータを記憶して、その内容をリーダ、ライタなどの機器からの電波で読み込んだり、書き込むことで、物品管理などを実現する。このようなＩＣタグの従来技術としては、例えば特許文献１や特許文献２に開示される技術がある。
【０００３】
しかしながら、特許文献１では、ＩＣタグに使用されるアンテナは、カード上に形成され、ループアンテナ形式になっている。またコイルオンチップ型ＩＣタグについては、インレット形状のものが開示されているだけである。また特許文献２では、絶縁基板上にアンテナコイルを形成しているが、ループアンテナ形式になっている。
【０００４】
また特許文献３には、スロット形状がボーダイ型のスロットアンテナが開示されているが、これもインレット形状のものである。また特許文献４には、スロットアンテナを腕時計に適用した技術が開示されている。
【特許文献１】特開２００５−２２２２７７
【特許文献２】特開２００６−２１６０８３
【特許文献３】特開２００５−２３６６７２
【特許文献４】特開平６−３３８８１９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
無線装置の小型化のためには、オンチップアンテナを採用することが望ましい。しかしながら、オンチップアンテナには、大きな利得を得るのが難しいという課題がある。またオンチップアンテナからの磁界が、半導体チップの集積回路の性能等に悪影響を及ぼすおそれがあることも判明した。
【０００６】
本発明は以上のような考察に鑑みてなされたものであり、本発明に係る幾つかの態様によれば、アンテナが半導体チップの回路に及ぼす悪影響を最小限に抑えることができる半導体装置及びこれを含む電子機器を提供できる。
【課題を解決するための手段】
【０００７】
本発明は、集積回路が形成される半導体チップと、少なくとも１つのスロットを有し、前記半導体チップの主面に直交する方向を第１の方向とした場合に前記半導体チップの前記第１の方向に少なくとも絶縁層を介して設けられ、前記半導体チップの前記集積回路に電気的に接続されるスロットアンテナとを含む半導体装置に関係する。
【０００８】
本発明によれば、集積回路が形成される半導体チップと、少なくとも１つのスロットを有するスロットアンテナとが、絶縁層を介して設けられるため、半導体チップとスロットアンテナがコンパクトに実装された半導体装置を実現できる。また半導体チップに形成される集積回路は、スロットアンテナに電気的に接続されるため、スロットアンテナを利用した各種回路動作を実現できる。更にスロットアンテナは、半導体チップの第１の方向に設けられるため、スロットアンテナにより形成される磁界等が回路に及ぼす悪影響を最小限に抑えることが可能になる。
【０００９】
また本発明では、前記スロットアンテナにより形成される磁界の方向が、前記半導体チップの前記主面に平行になるように前記スロットアンテナが設けられてもよい。
【００１０】
このようにすれば、半導体チップの金属体上に発生する渦電流損失等を小さくできるため、アンテナ効率の悪化を最小限に抑えることができる。
【００１１】
また本発明では、前記スロットの対向する長辺を第１、第３のスロット辺とし、前記スロットの対向する短辺を第２、第４のスロット辺とした場合に、その一端が、前記第１のスロット辺に沿った第１の内縁部に電気的に接続され、その他端が、前記第３のスロット辺に沿った第３の内縁部に電気的に接続されるキャパシタを含んでもよい。
【００１２】
このようなキャパシタを設ければ、スロット長が波長に対して短い場合でも、強制的に目的の周波数に同調させることが可能になる。この状態は、例えばコイルとキャパシタ（コンデンサ）による共振回路の共振状態と同様の状態とみることができる。なおキャパシタはスロットの例えば中心部に設けることができる。
【００１３】
また本発明では、前記キャパシタの第１の電極は、第１の導電層により形成され、前記キャパシタの第２の電極は、前記スロットアンテナを形成する導電層であって、前記第１の導電層の前記第１の方向に設けられる第２の導電層により形成されてもよい。
【００１４】
このようにすれば、第１、第２の導電層を有効活用してキャパシタを形成することが可能になる。なおキャパシタの第２の電極を、必ずしもスロットアンテナと同じ層の導電層で形成しなくてもよい。
【００１５】
また本発明では、前記スロットアンテナと前記キャパシタの前記第１の電極とを電気的に接続するためのコンタクトが、前記第１の内縁部に形成され、前記キャパシタの前記第１の電極と前記第２の電極とが、前記スロット又は前記第３の内縁部において平面視においてオーバラップするように形成されてもよい。
【００１６】
このようにすれば、省スペースで効率的にキャパシタを形成することが可能になる。
【００１７】
また本発明では、前記スロットアンテナは、前記半導体チップの端子を半導体装置の外部端子に電気的に接続するための外部接続用配線を形成する導電層により形成されてもよい。
【００１８】
このようにすれば、外部接続用配線のパターニング工程等を有効活用して、スロットアンテナやスロットを形成できるため、簡素な製造工程でスロットアンテナやスロットを形成することが可能になる。
【００１９】
また本発明では、前記外部端子として、少なくともその一部がボール状の形状の外部端子が設けられ、前記スロットアンテナとして、前記スロットが穴部として形成され、その主面が前記半導体チップの主面と平行な板状のスロットアンテナが設けられ、前記半導体チップと板状の前記スロットアンテナとの間に、樹脂層で形成された前記絶縁層が設けられてもよい。
【００２０】
このようにすれば、例えばＷ−ＣＳＰ（Wafer level Chip Size Package）技術等を利用して、オンチップのスロットアンテナを実現することが可能になる。
【００２１】
また本発明では、前記スロットアンテナには、半導体装置の外部端子の形成領域に対応する領域に、前記外部端子と前記スロットアンテナとの短絡を避けるための少なくとも１つの切り欠き部が形成されてもよい。
【００２２】
このようにすれば、外部との接続のための外部端子を設けながら、外部端子とスロットアンテナの短絡を防止して、スロットアンテナを半導体チップに一体的に実装できる。
【００２３】
また本発明では、前記スロットアンテナには、前記少なくとも１つの切り欠き部として複数の切り欠き部が形成され、前記スロットの対向する長辺を第１、第３のスロット辺とし、前記スロットの対向する短辺を第２、第４のスロット辺とし、前記スロットの中心点を通り前記第２、第４のスロット辺に平行なラインを中心ラインとした場合に、前記スロットアンテナには、前記中心ラインに近づくほど前記複数の切り欠き部の密度が高くなるように、前記複数の切り欠き部が形成されてもよい。
【００２４】
このようにすれば、切り欠き部を設けたことに起因するアンテナ効率の低下を最小限に抑えることが可能になる。
【００２５】
また本発明では、前記半導体チップでは、インダクタ素子形成領域にインダクタ素子が形成され、前記スロットアンテナには、少なくとも１つの切り欠き部が形成され、前記スロットアンテナでは、前記インダクタ素子形成領域と前記切り欠き部とが平面視においてオーバラップするように前記切り欠き部が形成されてもよい。
【００２６】
このようにすれば、半導体チップにインダクタ素子を形成した場合に、インダクタ素子の第１の方向に切り欠き部が設けられるようになるため、インダクタ素子のインダクタンスのシフト量を最小限に抑えることが可能になる。
【００２７】
また本発明では、前記半導体チップでは、インダクタ素子形成領域にインダクタ素子が形成され、前記スロットアンテナでは、前記インダクタ素子形成領域と前記スロットとが平面視においてオーバラップするように前記スロットが形成されてもよい。
【００２８】
このようにすれば、半導体チップにインダクタ素子を形成した場合に、インダクタ素子の第１の方向にスロットが設けられるようになるため、インダクタ素子のインダクタンスのシフト量を最小限に抑えることが可能になる。
【００２９】
また本発明では、前記スロットアンテナと前記半導体チップの間に、イメージ効果によって前記スロットアンテナの利得を高めるためのグランド板が設けられてもよい。
【００３０】
このようにすれば、イメージ効果を利用してスロットアンテナの利得を向上できる。
【００３１】
また本発明では、前記半導体チップには、前記集積回路として、前記スロットアンテナを用いて無線通信を行う無線回路が形成されてもよい。
【００３２】
このようにすれば、スロットアンテナを用いた無線通信機能を有する半導体装置を、コンパクトな実装形態で実現できる。
【００３３】
また本発明では、前記半導体チップでは、インダクタ素子形成領域にインダクタ素子が形成され、前記スロットの対向する長辺を第１、第３のスロット辺とし、前記スロットの対向する短辺を第２、第４のスロット辺とし、前記第２のスロット辺に沿ったラインを第１のラインとし、前記第４のスロット辺に沿ったラインを第２のラインとした場合に、前記半導体チップでは、平面視において前記第１、第２のラインの間の領域に、前記インダクタ素子形成領域が設けられてもよい。
【００３４】
このようにすれば、半導体チップに形成されたインダクタ素子のインダクタンスのシフト等を最小限に抑えることが可能になり、回路の誤動作等を防止できる。なお、中心ラインと第１のラインの真ん中を通り、中心ラインに平行なラインを第３のラインとし、中心ラインと第２のラインの真ん中を通り、中心ラインに平行なラインを第４のラインとしたと場合に、平面視において第３、第４のラインの間の領域に、インダクタ素子形成領域を設けるようにしてもよい。
【００３５】
また本発明では、前記スロットは、そのスロット辺が、前記半導体チップのいずれのチップ辺とも平行にならないように、前記半導体チップに対して斜めに形成されてもよい。
【００３６】
このようにすれば、スロット長を最大限に確保して、アンテナ効率を向上できる。
【００３７】
また本発明は、上記のいずれかに記載の半導体装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３９】
１．スロットアンテナ
図１（Ａ）、図１（Ｂ）に本実施形態の半導体装置の例を示す。図１（Ａ）は半導体装置を上方から見た平面図であり、図１（Ｂ）は半導体装置の断面図である。なお図１（Ａ）では説明を分かりやすくするために集積回路１２については概念的に示している。
【００４０】
図１（Ａ）、図１（Ｂ）に示すように本実施形態の半導体装置は、半導体チップ１０とスロットアンテナ５０（スロットアンテナ体）を含む。本実施形態の半導体装置では、スロットアンテナ５０が、例えばオンチップアンテナとして半導体チップ１０と一体的に実装（オンチップ実装）される。なお複数の半導体チップを実装（積層実装）するようにしてもよい。
【００４１】
半導体チップ１０には集積回路１２が形成されている。集積回路１２はトランジスタ等の能動素子を含む。具体的には集積回路１２は、スロットアンテナ５０の受信信号を増幅する増幅回路ＡＭＰなどのアナログ回路（受信回路）を含むことができる。
【００４２】
スロットアンテナ５０は、少なくとも１つのスロット５２を有する。具体的には例えば板状（導体板）のスロットアンテナ５０に形成された長方形（四辺形）の穴部（溝、細長い切り欠き部）がスロット５２として機能する。このスロット５２は第１、第２、第３、第４のスロット辺ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４を有する。なお複数のスロットを設ける変形実施も可能である。
【００４３】
スロットアンテナ５０は、半導体チップ１０の主面１３に直交する方向を第１の方向Ｄ１とした場合に、半導体チップ１０のＤ１方向に設けられる（Ｄ１方向に実装される）。なお図１（Ｂ）では半導体チップ１０の集積回路１２が形成される能動面側にスロットアンテナ５０が設けられているが、半導体チップ１０の裏面側にスロットアンテナ５０を設けてもよい。この場合には、図１（Ｂ）のＤ２方向が第１の方向になる。
【００４４】
スロットアンテナ５０は、半導体チップ１０の第１の方向Ｄ１に少なくとも絶縁層３０を介して設けられる。絶縁層３０は例えば樹脂層やパシベーション膜である。樹脂層は、例えば、ポリイミド樹脂、シリコン変形ポリイミド樹脂、エポキシ樹脂、シリコン変形エポキシ樹脂、ベンゾシクロブテン樹脂、又はポリベンゾオキサゾール樹脂等で形成できる。パシベーション膜は、例えばシリコン窒化膜又はシリコン酸化膜などである。
【００４５】
スロットアンテナ５０は、半導体チップ１０の集積回路に電気的に接続される（集積回路の電極に接続される）。例えば集積回路が受信信号の増幅回路ＡＭＰを含む場合に、増幅回路ＡＭＰの第１の入力端子（例えば非反転入力端子）が、スロット５２の長辺である第１のスロット辺ＳＳ１に沿った第１の内縁部（第１のスロット辺に沿った所定幅の領域）に電気的に接続される。具体的には増幅回路ＡＭＰからの接続配線が、スロット５２の第１の内縁部の第１の接続点（給電点）に接続される。そしてスロット５２の長辺である第３のスロット辺ＳＳ３に沿った第３の内縁部（第３のスロット辺に沿った所定幅の領域）は、例えばＧＮＤ（接地電位）に電気的に接続される。具体的にはＧＮＤの接続配線が、スロット５２の第３の内縁部の第２の接続点に接続される。これらの第１、第２の接続点は、スロット５２の中央部に設けてもよいし、中央部からオフセットさせた位置に設けてもよい。なお第３の内縁部は必ずしもＧＮＤに接続する必要はなく、例えば増幅回路ＡＭＰの第２の入力端子（例えば反転入力端子）と同じ電位に接続（設定）すればよい。
【００４６】
図２（Ａ）に示すようにスロットアンテナ５０のスロット５２での電界Ｅの方向は、スロットの短軸方向（ＳＳ１からＳＳ３又はＳＳ３からＳＳ１に向かう方向。スロットの短辺に沿った方向）になる。一方、電界Ｅに直交する磁界Ｈの方向は、スロットの長軸方向（ＳＳ２からＳＳ４又はＳＳ４からＳＳ２に向かう方向。スロットの長辺に沿った方向）になる。即ち本実施形態では図２（Ｂ）に示すように、スロットアンテナ５０により形成される磁界Ｈの方向が、半導体チップ１０の主面１３（能動面）に平行になるようにスロットアンテナ５０が設けられている。
【００４７】
例えば本実施形態の比較例として、半導体チップ１０の上方にループアンテナをオンチップ実装する手法も考えられる。
【００４８】
しかしながらこの比較例では、ループアンテナの磁界の方向が、半導体チップに直交する方向なる。従って半導体チップのアルミ配線等の金属体によって、ループアンテナの磁界が遮断したり、或いは金属体上に発生する渦電流損失により、アンテナ効率が低下してしまう。また、ループアンテナのインダクタが、半導体チップに形成されたインダクタ素子等と磁界結合し、半導体チップに形成された増幅回路の発振や、ＰＬＬ(Phase Locked Loop)の誤動作等を引き起こすおそれがある。
【００４９】
この点、本実施形態では図２（Ａ）、図２（Ｂ）に示すように、スロットアンテナ５０の磁界Ｈの方向は、半導体チップ１０と平行になり、磁束がスムーズに還流する。従って、半導体チップ１０にアルミ配線などの金属体が形成されている場合等においても、金属体上に発生する渦電流損失を極めて小さくできるため、アンテナ効率の悪化を最小限に抑えることができる。また図２（Ｂ）に示すように、半導体チップ１０にインダクタ素子１４、１６を形成した場合にも、スロットアンテナ５０の磁界Ｈの方向は、インダクタ素子１４、１６の磁界Ｈ１、Ｈ２の方向と直交するため、磁気結合による相互の干渉を最小限に抑えることができる。従って、半導体チップ１０に形成された増幅回路の発振や、ＰＬＬ(ＶＣＯ)の誤動作等を防止できる。またループアンテナに比べると、そのサイズに対する利得を大きくできるという利点もある。また、後述するようにスロットアンテナ５０に平行にグランド板３２を設けることで、イメージ効果によるアンテナ利得の向上の実現も可能になる。
【００５０】
２．キャパシタの接続
スロットアンテナ５０は、いわゆる磁流アンテナであり、スロット５２をその中央部で２つの第１、第２のスロットに分離すると共に中央部に仮想的な磁流源を設けたものと等価になる。そして、これは、第１、第２のスロットと同じ形状の板状の第１、第２のダイポールアンテナを設けたものと補対の関係になる。
【００５１】
スロットアンテナ５０は、スロット長（スロット辺ＳＳ１、ＳＳ３の長さ）を半波長に設定することで共振が発生し、大きな磁流が流れ、大きな電磁界を放射することが可能になる。しかしながら、スロットアンテナ５０をオンチップ実装した場合には、半導体チップ１０のチップサイズにより、スロット長を長くするには限界がある。
【００５２】
例えば、無線周波数（キャリア周波数）が２．４ＧＨｚ（ＵＨＦ）である場合には、波長は１２．５ｃｍになり、半波長はλ／２＝６．２５ｃｍになる。従って、半導体チップ１０のチップサイズが例えば４ｍｍ×４ｍｍというように小さい場合には、後述するようにスロット５２を斜め方向にしたとしても、スロット長を半波長に設定することが難しい。
【００５３】
そこで図３（Ａ）〜図３（Ｃ）では、スロット５２の中央部に共振用のキャパシタＣＰ（コンデンサ）を設けている。具体的には、その一端が、スロット辺ＳＳ１に沿った第１の内縁部（第１の側辺）に電気的に接続され、その他端が、スロット辺ＳＳ３に沿った第３の内縁部（第３の側辺）に電気的に接続されるキャパシタＣＰを設けている。
【００５４】
更に具体的には図３（Ｃ）に示すように、キャパシタＣＰの第１の電極ＥＬ１は、第１の導電層（例えば第１の金属層）により形成される。一方、キャパシタＣＰの第２の電極ＥＬ２は、第１の導電層の第１の方向Ｄ１に形成された第２の導電層（例えば第２の金属層）により形成される。この第２の導電層は、例えばスロットアンテナ５０を形成する導電層である。また第２の導電層は、例えば絶縁層（樹脂層）を介して第１の導電層の上方に形成される層である。またスロットアンテナ５０（第２の導電層）とキャパシタＣＰの第１の電極ＥＬ１（第１の導電層）とを電気的に接続するためのコンタクトＶＣ（ビアコンタクト）が、スロット辺ＳＳ１に沿った第１の内縁部に形成される。そしてキャパシタＣＰの第１の電極ＥＬ１と第２の電極ＥＬ２とが、例えばスロット５２（中央部）においてオーバラップするように形成される（平面視においてオーバラップするように形成される。Ｄ２方向から見てオーバラップするように形成される）。
【００５５】
なおキャパシタＣＰの第２の電極ＥＬ２を、スロットアンテナ５０と同層の導電層で形成すれば、導電層の層数を削減でき、プロセス工程を減らすことができるという利点があるが、第２の電極ＥＬ２をスロットアンテナ５０とは異なる層の導電層で形成する変形実施も可能である。また図３（Ｃ）では、第１、第２の電極ＥＬ１、ＥＬ２が、対称性を良好にするために例えばスロット５２の中央部においてオーバラップするように形成しているが、例えばスロット辺ＳＳ３に沿った第３の内縁部においてオーバラップするように形成してもよい。
【００５６】
図３（Ａ）〜図３（Ｃ）のようなキャパシタＣＰを設けることで、スロット長が短い場合でも共振が可能になり、アンテナの共振ピーク周波数を無線周波数に設定することが可能になる。具体的には、半導体チップ１０のチップサイズが４ｍｍ×４ｍｍであり、スロット長が４ｍｍであり、スロット幅が０．４ｍｍである場合に、キャパシタＣＰの容量値を例えば１．５ＰＦに設定することで、無線周波数である例えば２．４ＧＨｚにピークを持つ共振特性を得ることも可能になり、アンテナ利得を向上できる。また、このような共振特性を、ループアンテナを用いる手法に比べて小さな面積で実現できるという利点もある。
【００５７】
例えばループアンテナを用いる構成では、ループ開口部（ループアンテナのループ形状の内側の面積部分）を覆うように金属体が配置されると、磁界が遮断されてしまう。即ち、半導体チップ上にループアンテナを配置する構造では、半導体チップのアルミ配線等の金属体上にループアンテナのループが形成されてしまい、半導体チップの金属体の面積が大きい場合にはループ開口部を覆ってしまうため、アンテナ性能が低下する。
【００５８】
またループアンテナを用いる構成では、実際に共振するループ形状は回路を含めて考えなければならず、回路までの引き回し線が複雑な配線になるため、アンテナの実力を出すのが難しくなる。従って構造シミュレーション技術を駆使しないと、正確な数値を出すことができないおそれがある。即ちループアンテナを用いる構成では、実際のループ形状部分のみならず、ループ形状部分から回路（アンプの入出力端子や整合回路）までの配線部分等もループアンテナとして機能する。従って、配線の引き回しや寄生容量、寄生抵抗等も考慮して構造シミュレーションを行わなければ、正しいシミュレーション結果を得ることができない。具体的には、キャパシタ、インダクタ、抵抗、配線の寄生容量・寄生抵抗、樹脂層（ポリイミド層）の誘電体損、配線間の相互インダクタンスなどの値から、アンテナ間の結合損失、インダクタ値、共振周波数などを電磁界シミュレーションで求める必要があり、設計が複雑化するという不利点がある。
【００５９】
この点、本実施形態によれば、整合の方法も簡素であり、図３（Ａ）に示すように例えば１個のキャパシタを用いるだけで整合が可能になる。従って、整合回路部分も含めてキャパシタ（コンデンサ）が２個以上必要になるループアンテナを用いる手法に比べて、整合用のキャパシタの個数を削減できる。
【００６０】
なお図３（Ａ）では、集積回路１２の接続点（feed、給電位置）は、キャパシタＣＰが設けられる中央部よりもオフセットした位置に設けられ、オフセット給電が行われている。具体的には、スロット長が４ｍｍである場合に、中央部から１ｍｍだけオフセットした位置に接続点（feed）が設けられ、オフセット給電が行われる。これにより、集積回路１２へのインピーダンス整合が簡素になり、キャパシタ（コンデンサ）等の整合素子を設けなくても済むようになる。例えば、接続点である給電位置を、スロット５２の中央部のキャパシタＣＰの位置に設定すると、インピーダンスは最も高くなる（例えば１００〜１０ＫΩ）。そして給電位置が、キャパシタＣＰ（中央部）から、スロット５２の長辺方向に沿って離れれば離れるほど、インピーダンスは小さくなり、スロット５２の端部（ＳＳ２、ＳＳ４）では、インピーダンスは例えば０Ωになる。従って、給電位置である接続点に接続されるアンプ等の回路の入出力インピーダンスに応じて、給電位置を変更すればよい。この場合に、ループアンテナを用いる手法では、複数の容量値を様々に変化させて整合を行う必要があるが、スロットアンテナ５０を用いる本実施形態の手法では、給電位置を変えるだけでインピーダンス整合が可能になるため、整合が簡素であるという利点がある。
【００６１】
３．詳細な構造
図４（Ａ）、図４（Ｂ）に本実施形態の半導体装置の詳細な構造例を示す。ここではＷ−ＣＳＰ（Wafer level Chip Size Package）技術を適用して、オンチップのスロットアンテナを実現している。Ｗ−ＣＳＰは、半導体素子を形成するウェハを切り出す前に端子の形成や配線などを行い、その後にウェハを切り出すという方法によって形成されたＣＳＰである。即ちこれまでの半導体装置では、ウェハを半導体チップのサイズに切り出してから端子形成（ボンディング）を行っていたが、Ｗ−ＣＳＰでは、この手順を前後逆にしている。
【００６２】
図４（Ａ）は、導電層（金属層、再配置配線層）が１層の場合の例である。半導体チップ１０のシリコン上には、第１の絶縁層であるパシベーション膜２０が形成される。このパシベーション膜２０は例えばシリコン窒化膜又はシリコン酸化膜などで実現できる。そしてパシベーション膜２０の開口部には、半導体チップ１０の電極２２、２４（パッド）が形成される。この電極２２、２４は、半導体チップ１０の集積回路の各回路（増幅回路、Ｉ／Ｏセル等）に、接続配線により電気的に接続される。
【００６３】
パシベーション膜２０の上層（Ｄ１方向）には、第２の絶縁層３０（第１の樹脂層）が形成される。この絶縁層３０は樹脂層により形成することができ、樹脂層としては、前述したように例えばポリイミド樹脂、エポキシ樹脂などを用いることができる。
【００６４】
絶縁層３０の上層には導電層４８が形成される。この導電層４８は例えば金属層であり、例えば銅（Ｃｕ）などの導電材料により形成できる。なお複数の導電材料（例えば銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（ＴｉＷ）、金（Ａｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ））を組み合わせて導電層４８を形成してもよい。
【００６５】
導電層４８の上層には第３の絶縁層６０（第２の樹脂層）が形成される。絶縁層６０としては例えばソルダーレジストなどを用いることができる。この絶縁層６０は遮光性を有していてもよいし、光透過性を有していてもよい。この絶縁層６０を設けることで、配線の酸化、腐食又は断線などを防止できる。
【００６６】
半導体装置には複数の外部端子８０、８２が設けられている。これらの外部端子８０、８２（バンプ）は、半導体装置を外部（例えば回路基板）と接続するための端子である。外部端子８０、８２は、例えば少なくともその一部がボール状の形状になっている。外部端子８０、８２は、導電層４８で形成される配線により、半導体チップ１０の電極２２、２４に電気的に接続される。具体的にはコンタクト７０、７２を介して電極２２、２４に接続される。また外部端子８０、８２は、導電層４８で形成される配線のランド部上に形成される。なお、外部端子８０、８２は、例えばハンダボールであってもよいし、ロウ材等で形成されていてもよい。また、球の一部を切り欠いた形状を有していてもよい。また外部端子８０、８２は、例えば半導体装置の外部の回路基板の端子等に接続されて実装される。
【００６７】
なお外部端子８０、８２は、例えば外部の導電性の基板（回路基板等）と電気的に接続するためのボール（ハンダボール）であってもよいし、このような接続が不要で、単に固定のために使用するダミーのボールであってもよい。また例えば半導体装置をＲＦＩＤのタグとして使用する場合には、外部に引き出すための信号や電源も不要になるため、外部端子（ボール）を設けない変形実施も可能である。即ち、外部端子を設けずに半導体チップを樹脂に埋め込んで、物品管理等に利用してもよい。
【００６８】
図４（Ａ）では、スロットアンテナ５０は導電層４８（再配置配線層）により形成される。具体的には、半導体チップ１０の電極２４を半導体装置の外部端子８２に電気的に接続するための外部接続用配線を形成する導電層４８（同じ導電材料）により形成される。このようにすれば、この接続用配線の形成のための導電層４８を有効活用して、スロットアンテナ５０を形成できる。また、接続用配線のパターニング工程を有効活用して、スロットアンテナ５０やスロット５２を形成できるため、パターニングのための工程を付加することなく、簡素な製造工程でスロットアンテナ５０やスロット５２を形成できるという利点がある。
【００６９】
以上のように図４（Ａ）では、外部端子として、ボール状の外部端子８０、８２が設けられる。またスロットアンテナとして、スロット５２が穴部（細長い溝）として形成され、その主面が半導体チップ１０の主面と平行な板状のスロットアンテナ５０が設けられる。そして半導体チップ１０と板状のスロットアンテナ５０との間に、樹脂層で形成された絶縁層３０等が設けられる構造になっている。このようなＷ−ＣＳＰ構造を利用すれば、無線ＩＣを、スロットアンテナ５０が一体形成されたコンパクトな半導体装置で実現できるようになる。
【００７０】
図４（Ｂ）は、導電層（金属層、再配置配線層）が２層の場合の例である。半導体チップ１０のシリコン上には、第１の絶縁層であるパシベーション膜２０が形成され、パシベーション膜２０の開口部には、半導体チップ１０の電極２２（パッド）が形成される。
【００７１】
パシベーション膜２０の上層（Ｄ１方向）には、第１の導電層４０（第１の金属層）が形成される。この第１の導電層４０は、例えば銅（Ｃｕ）などの導電材料により形成したり、上述したような複数の導電材料の組み合わせ（合金）により形成できる。
【００７２】
導電層４０の上層には第２の絶縁層３０（第１の樹脂層）が形成される。この絶縁層３０は上述の樹脂層により形成することができる。
【００７３】
絶縁層３０の上層には第２の導電層４８が形成される。この導電層４８は、例えば銅（Ｃｕ）などの導電材料により形成したり、上述したような複数の導電材料の組み合わせ（合金）により形成できる。
【００７４】
導電層４８の上層には第３の絶縁層６０（第２の樹脂層）が形成される。絶縁層６０としては例えばソルダーレジストなどを用いることができる。また半導体装置を外部と接続するための端子である外部端子８０、８２は、例えば少なくともその一部がボール状の形状になっている。
【００７５】
図４（Ｂ）では、図３（Ｃ）に示すキャパシタＣＰの電極が第１、第２の導電層４０、４８により形成される。具体的には図３（Ｃ）のキャパシタＣＰの第１の電極ＥＬ１は、図４（Ｂ）の第１の導電層４０により形成され、第２の電極ＥＬ２は第２の導電層４８により形成される。また第１、第２の導電層４０、４８の間の絶縁層３０が、キャパシタＣＰの第１、第２の電極ＥＬ１、ＥＬ２間の絶縁層になる。そして第１、第２の電極ＥＬ１、ＥＬ２である第１、第２の導電層４０、４８の平面視におけるオーバラップ領域が、キャパシタＣＰの形成領域になる。なお図３（Ｃ）のコンタクトＶＣは図４（Ｂ）のコンタクト５６により実現される。
【００７６】
図４（Ｂ）のような２層の導電層４０、４８を用いれば、図３（Ｃ）のキャパシタＣＰを、導電層４０、４８のパターニングやコンタクト形成等だけで実現できる。従って、簡素な製造工程で、スロット５２の中央部にキャパシタＣＰを形成できるという利点がある。
【００７７】
４．切り欠き部、グランド板
図５（Ａ）では、スロットアンテナ５０に少なくとも１つの切り欠き部８５（穴部、隙間領域）が設けられている。この切り欠き部（cutting portion)８５は、半導体装置の外部端子８４の形成領域に対応する領域に、外部端子８４とスロットアンテナ５０との短絡（電気的な接続）を避けるように形成される。
【００７８】
即ち図１（Ａ）に示すように、スロットアンテナ５０は、増幅回路ＡＭＰやＧＮＤの電位に接続される。一方、図４（Ａ）、（Ｂ）に示すように、外部端子は、半導体チップ１０の電極（パッド）に接続される。従って、図５（Ａ）においてスロットアンテナ５０と外部端子８４が短絡されないようにする必要があり、このような短絡を防止するために図５（Ａ）では切り欠き部８５が設けられている。このようにすれば、図４（Ａ）、図４（Ｂ）に示すようなＷ−ＣＳＰ構造等において、外部の回路基板と接続するための外部端子８４を設けながら、スロットアンテナ５０についても半導体チップ１０に一体的に実装できるようになる。
【００７９】
なお、切り欠き部８５の形状は図５（Ａ）の形状に限定されない。例えば切り欠き部８５の形状は、四辺形等の多辺形の形状であってもよい。またスロット５２の短辺ＳＳ２、ＳＳ４の真横には切り欠き部８５を設けないことが望ましい。短辺ＳＳ２、ＳＳ４の真横に切り欠き部８５を設けると、この部分の形状が細くなってしまい、電流に対する抵抗となってしまうからである。
【００８０】
また、切り欠き部８５を設けた場合には、外部端子８４と半導体チップ１０の端子との接続は、例えば図４（Ｂ）に示すような導電層が２層の配線構造により実現できる。即ち外部端子８４が接続される第２の導電層４８の配線を、コンタクトを介して第１の導電層４０の配線に接続する。そして、この第１の導電層４０の配線を半導体チップ１０の電極（パッド）に接続すればよい。このようにすれば、スロットアンテナ５０の面に多数の外部端子を設けることが可能になる。従って、半導体チップ１０が多数の電極を有する場合にも、スロットアンテナ５０をオンチップ実装しながら、これらの多数の電極を外部端子に接続できるようになる。また、外部端子の形成のためにスロットアンテナ５０の面積を小さくしなくても済むようになり、半導体チップ１０とほぼ同じ大きさの面積でスロットアンテナ５０を形成できるようになる。従って、スロット長を長くして、利得等を向上することが可能になる。
【００８１】
なお図４（Ａ）に示すような導電層が１層の配線構造を採用することも可能である。この場合には、切り欠き部８５の形状を例えば図５（Ｂ）のような形状にすればよい。
【００８２】
また複数の外部端子に対応して複数の切り欠き部を設ける場合には図６に示すような配置にすることが望ましい。具体的には、スロット５２の中心点ＰＣを通り、短辺であるスロット辺ＳＳ２、ＳＳ４に平行なラインを中心ラインＭＬとした場合に、中心ラインＭＬに近づくほど複数の切り欠き部の密度が高くなるように、スロットアンテナ５０に切り欠き部を形成する。例えば中心ラインＭＬの付近では切り欠き部の密度を高くし、スロット辺ＳＳ２、ＳＳ４の付近では切り欠き部の密度を低くする。
【００８３】
例えばスロットアンテナ５０では、スロット５２の中央部に図３（Ａ）のようなキャパシタＣＰを設けた場合、中央部付近では電流密度が低くなり、スロット辺ＳＳ２、ＳＳ４付近では電流密度が高くなる。そして電流密度が高い場所に、切り欠き部を設けると、磁界の発生が妨げられ、アンテナ効率が低下する。
【００８４】
この点、図６では、スロットアンテナ５０の中央部付近では切り欠き部の密度が高いものの、端部では切り欠き部の密度が低くなっている。従って、切り欠き部を設けたことに起因するアンテナ効率の低下を最小限に抑えることができる。そして、中央部付近における切り欠き部の密度を高くすることで、半導体チップ１０が多数の電極を有する場合にも、これらの多数の電極を外部端子に接続することが可能になる。
【００８５】
また図７（Ａ）では、図２（Ｂ）と同様に、半導体チップ１０において、そのインダクタ素子形成領域にインダクタ素子１４、１６が形成されている。このインダクタ素子１４、１６は、後述するように、例えばＬＮＡ（低ノイズアンプ）やＶＣＯ（電圧制御発振器）などに使用されるインダクタ素子である。
【００８６】
一方、スロットアンテナ５０には、切り欠き部５８、５９（少なくとも１つの切り欠き部）が形成されている。具体的には、スロットアンテナ５０では、インダクタ素子１４、１６の形成領域と切り欠き部５８、５９とが平面視において（図２（Ｂ）のＤ２方向から見て）、オーバラップするように、切り欠き部５８、５９が形成されている。例えばインダクタ素子１４、１６の形成領域のＤ１方向の領域に、切り欠き部５８、５９が形成されている。
【００８７】
インダクタ素子１４、１６のＤ１方向（例えば上方）に導体（導体板）が存在すると、インダクタ素子１４、１６のインダクタンスがシフトしてずれてしまうという問題がある。例えばインダクタ素子１４、１６のインダクタンスが、ＬＮＡやＶＣＯの設計時におけるインダクタンスからずれてしまう。即ち、インダクタ素子１４、１６のＤ１方向（磁界の方向）に導体が存在すると、導体に渦電流が生じ、この渦電流により発生する磁界により、インダクタ素子１４、１６のインダクタンスがシフトしてしまう。
【００８８】
この点、図７（Ａ）に示すような切り欠き部５８、５９を設ければ、インダクタ素子１４、１６のＤ１方向（上方）には、導体が存在しないようになる。従って、半導体チップ１０にインダクタ素子１４、１６を形成した場合に、これらのインダクタ素子１４、１６のインダクタンスのシフト量を最小限に抑えることが可能になる。従って、設計値からのずれが小さくなり、設計の容易化等を図れる。
【００８９】
なお図７（Ｂ）に示すように、スロットアンテナ５０において、インダクタ素子１４、１６の形成領域とスロット５２とが平面視においてオーバラップするように、スロット５２を形成（配置）してもよい。例えばインダクタ素子１４、１６の形成領域のＤ１方向の領域に、スロット５２を形成する。
【００９０】
このようにしても、インダクタ素子１４、１６のＤ１方向（上方）に導体が存在しないようになるため、インダクタ素子１４、１６のインダクタンスのシフト量を最小限に抑えることが可能になる。なおスロット５２では中央部付近では電流密度が低くなるため、図７（Ａ）、図７（Ｂ）において切り欠き部５８、５９やインダクタ素子１４、１６は、スロット５２の中央部付近に設けることが望ましい。
【００９１】
また図８に示すように、スロットアンテナ５０と半導体チップ１０の間にグランド板３２を設けてもよい。即ちスロットアンテナ５０のＤ２方向に例えば板状のグランド板３２を設ける。このグランド板３２は、集積回路１２のグランド（接地電位）とも接続されて、例えばイメージ効果によって、集積回路１２から見たスロットアンテナ５０の利得を２倍にするものである。このグランド板３２は、例えば図４（Ｂ）の２層の導電層のうちの第１の導電層４０により形成できる。
【００９２】
例えばスロットアンテナ５０では、スロット５２の中央部からＤ１方向とＤ２方向に放射パターンが形成される。即ちスロット５２の中央部を放射中心として、Ｄ１方向とＤ２方向に広がった放射パターンが形成される。
【００９３】
この点、図８に示すように、スロットアンテナ５０のＤ２方向に、導電層（金属）で形成されるグランド板３２を設ければ、このグランド板３２による反射により、スロット５２の中央部からＤ１方向に向かって広がる放射パターンの特性が向上する。そして表面側への反射器としての効果であるイメージ効果によって、アンテナ利得を例えば約２倍程度に高めることが可能になる。
【００９４】
なお図７（Ａ）のように半導体チップ１０にインダクタ素子１４、１６が形成される場合には、スロットアンテナ５０の切り欠き部５８、５９と同様の配置の切り欠き部を、グランド板３２に形成してもよい。このようにすれば、イメージ効果によるアンテナ利得の向上を図りながら、インダクタ素子１４、１６のインダクタンスのシフトも最小限に抑えることが可能になる。
【００９５】
５．無線回路
次に半導体チップ１０に形成される集積回路１２の回路例について説明する。本実施形態では、半導体チップ１０に、集積回路１２として、スロットアンテナ５０を用いて無線通信を行う無線回路が形成される。
【００９６】
図９に、このような無線回路（通信回路）の第１の構成例を示す。図９の無線回路は、近接通信用の回路であり、ＩＣタグ（ＲＦタグ）等に用いることができる。無線回路は、受信回路２００、送信回路２１０、制御回路２３０を含む。また整流／昇圧回路２２０、メモリ２４０を含むことができる。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９７】
受信回路２００は、復調回路２０２、クロック抽出回路２０４、データ再生回路２０６を含む。復調回路２０２はスロットアンテナ５０からの受信信号の復調処理を行う。クロック抽出回路２０４は、復調信号からクロックを抽出する。データ再生回路２０６は、復調信号と、クロック抽出回路２０４で抽出されたクロックに基づいて、受信データを再生する。
【００９８】
図１０（Ａ）に復調回路２０２の構成例を示す。この復調回路２０２は、増幅回路ＡＭＰ１、ＲＣフィルタ２０３、コンパレータＣＯＭＰ１を含む。増幅回路ＡＭＰ１は受信信号ＳＧＲの増幅処理を行う。ＲＣフィルタ２０３は増幅後の受信信号のフィルタ処理を行って、包絡線検波を行う。コンパレータＣＯＭＰ１は、フィルタ処理後の受信信号と、基準電圧ＶＲＥＦを比較して、復調信号ＳＧＤを出力する。図１０（Ｂ）に、受信信号ＳＧＲと復調信号ＳＧＤの波形例を示す。図１０（Ｂ）では受信信号ＳＧＲは振幅変調されており、この受信信号ＳＧＲの包絡線を検波して、基準電圧ＶＲＥＦと比較することで、復調信号ＳＧＤが得られる。
【００９９】
送信回路２１０は変調回路２１２を含み、変調回路２１２は送信信号の変調処理を行う。制御回路２３０は、無線回路全体の制御や、受信回路２００や送信回路２１０の制御や、メモリ２４０へのデータの書き込み、読み出し制御などを行う。
【０１００】
整流／昇圧回路２２０は受信信号の整流及び昇圧を行って、昇圧電圧を出力する。整流／昇圧回路２２０としては、例えばコッククロウトウォルトン回路などを用いることができ、ダイオード、キャパシタ、抵抗等により構成される。このような整流／昇圧回路２２０を設けることで、スロットアンテナ５０を用いた非接触電力伝送が可能になり、メモリ２４０の書き込みや読み出しに必要な高電圧を得ることができる。
【０１０１】
メモリ２４０は、例えばＥＥＰＲＯＭ、ＦＲＡＭ等であり、ＩＤ情報等を記憶する。例えば図９の通信回路は、スロットアンテナ５０により信号を受信すると、受信信号からデータを再生し、再生されたデータとメモリ２４０に記憶されるＩＤ情報に基づいて、ＩＤ認証を行う。そして認証の承諾信号を、送信回路２１０、スロットアンテナ５０を介して相手側に送信する。これによりＲＦＩＤ等が実現される。
【０１０２】
図１１に無線回路の第２の構成例を示す。この無線回路は、近接通信／遠方界用の回路であり、超再生検波回路３００、クエンチング発振制御回路３０８、ＩＤパルス発生回路３２０、ローパスフィルタ３３０、データ処理回路３４０を含む。
【０１０３】
超再生検波回路３００及びクエンチング発振制御回路３０８により、超再生復調回路３１０が構成される。スロットアンテナ５０からの受信信号は、キャパシタＣＡ１、バッファ回路ＢＵＦを介して超再生検波回路３００に入力される。超再生検波回路３００は、ｎｐｎ型のトランジスタＴＲＡを含み、このトランジスタＴＲＡのコレクタ、エミッタ間をキャパシタＣＡ３によって結合することで、正帰還発振回路の発振ループが形成される。そしてトランジスタＴＲＡ１は、クエンチング発振制御回路３０８の制御により、オン・オフの発振動作を繰り返す。キャパシタＣＡ４とインダクタ素子ＬＡ１（コイル）により構成される同調回路では一種の混合が行われる。またキャパシタＣＡ５と抵抗ＲＡ１により積分回路が形成される。
【０１０４】
クエンチング発振制御回路３０８は図示しない加算器を含んでおり、この加算器は、超再生検波回路３００からのクエンチング発振出力と、ＩＤパルス発生回路３２０からのＩＤパルス（逆拡散データ）との加算処理を行う。加算処理が行われたクエンチング発振出力は、ローパスフィルタ３３０に入力される。データ処理回路３４０は、ローパスフィルタ３３０を通過したクエンチング発振出力に対してデータ処理を行って、逆拡散後の２値の受信データを出力する。
【０１０５】
図１１では、超再生検波回路３００がインダクタ素子ＬＡ１を含んでいる。このインダクタ素子ＬＡ１は、ループコイルとして半導体チップ１０上に形成される。そして例えば図７（Ａ）、図７（Ｂ）に示すような切り欠き部１４、１６を設ければ、インダクタ素子ＬＡ１のインダクタンスのシフト等を防止でき、適正な同調動作を実現できる。
【０１０６】
図１２に無線回路の第３の構成例を示す。この無線回路は、遠方界用の回路であり、ＢＰＦ（バンドパスフィルタ）４００、インピーダンス整合回路４１０、通信回路４２０、ベースバンドエンジン４３０を含む。
【０１０７】
スロットアンテナ５０からの受信信号は、ＢＰＦ（バンドパスフィルタ）４００、インピーダンス整合回路４１０を介して通信回路４２０に入力される。ＢＰＦ４００は、無線信号のキャリア周波数（例えば２．４０２ＧＨｚ）を中心周波数とする所定の帯域幅の信号を通過させるフィルタである。インピーダンス整合回路４１０は、信号の反射を防止するためのインピーダンス整合を行う回路である。
【０１０８】
通信回路４２０のスイッチ回路５００は受信と送信を切り替えるための回路である。ＬＮＡ（低ノイズアンプ）５１０は受信信号を増幅する。混合器５２０は、分波器５５０からの局部発振信号（例えば２．４００ＧＨｚ）に基づいて、受信信号の周波数を中間周波数（例えば２ＭＨｚ）に変換する。ＢＰＦ５２４は中間周波数の信号を通過させるフィルタである。リミッタアンプ５２６は、残留ＡＭ成分を取り除くために、その入力信号を所定レベルで振幅制限されるまで増幅された信号を出力する。リミッタアンプ５２６は、カスケード接続された複数のアンプにより構成され、複数のアンプの出力は、Ａ／Ｄ変換部５２８が含む複数のＡ／Ｄ変換器に入力される。これらの複数のＡ／Ｄ変換器から出力されるデジタル値を、Ａ／Ｄ変換部５２８が含む加算器により加算することで、受信電力に比例するＲＳＳＩ（Received Signal Indicator）が生成され、制御回路５４０を介してベースバンドエンジン４３０に供給される。
【０１０９】
ＦＭ検波回路５３０は、リミッタアンプ５２６からの出力信号の周波数の変化を検出することで、受信信号から所望信号を抽出し、復調信号として出力する。ＦＭ検波回路５３０から出力される復調信号は、ＬＰＦ（ローパスフィルタ）５３２により高周波成分が除去された後、データスライサ５３４により２値化されて、ベースバンドエンジン４３０に入力される。
【０１１０】
ＰＬＬ５４４は、制御回路５４０からの周波数設定値と、図示しない発振器からのクロックＣＬＫを受け、ＣＬＫを逓倍したクロックをＶＣＯ（電圧制御発振器）５４６に出力する。ＶＣＯ５４６の出力信号は、分波器５５０により分波される。分波器５５０からの第１の分波信号は、局部発振信号として混合器５２０に入力される。また第２の分波信号は送信信号としてＰＡ（パワーアンプ）５５２に入力される。更に第３の分波信号は分周器５４８を介してＰＬＬ５４４に帰還される。
【０１１１】
ベースバンドエンジン４３０からの送信データはＬＰＦ５４２により高周波成分が除去された後、ＶＣＯ５４６においてＦＭ変調されて、分波器５５０を介してＰＡ５５２に供給される。そしてＰＡ５５２で増幅された送信信号は、スイッチ回路５００等を介してスロットアンテナ５０に出力される。
【０１１２】
図１３に図１２のＬＮＡ５１０の構成例を示す。図１３では、トランジスタＴＢ３、抵抗ＲＲＥＦ、ＲＢにより、ゲートバイアス電圧を生成するバイアス回路が構成される。ＣＢはデカップリング用のキャパシタであり、整合用のキャパシタとしても機能する。ＬＧ、ＬＳは整合用のインダクタ素子（コイル）であり、トランジスタＴＢ１のドレイン・ソース電流を最大限にするための整合を行う。トランジスタＴＢ１、ＴＢ２はカスコード型の増幅回路を構成する。インダクタ素子ＬＤ及びキャパシタＣＬにより同調回路が構成され、キャリア周波数（２．４０２ＧＨｚ）の信号を選択する同調処理を行う。
【０１１３】
図１４にＶＣＯ５４６の構成例を示す。ＶＣＯ５４６は、電流源ＩＳＢと、トランジスタＴＣ１、ＴＣ２と、キャパシタＣＶと、インダクタ素子ＬＣを含む。そしてＶＣＯ５４６からの差動出力信号は分波器５５０に入力され、分波器５５０により混合器５２０、ＰＡ５５２、分周器５４８に分波される。
【０１１４】
電流源ＩＳＢはバイアス電流を生成する。トランジスタＴＣ１、ＴＣ２は、一方のゲートが他方のドレインに接続されるクロスカップリング構成になっており、正帰還回路を構成する。その容量値を可変に設定されるキャパシタＣＶと、インダクタ素子ＬＣとにより差動型のＬＣ共振回路が構成される。そしてＶＣＯ５４６の発振周波数は、キャパシタＣＶの容量値とインダクタ素子ＬＣのインダクタンスにより設定される。
【０１１５】
図１３のＬＮＡ５１０のインダクタ素子ＬＧ、ＬＳ、ＬＤや、図１４のＶＣＯのインダクタ素子ＬＣは、例えばループコイルとして半導体チップ１０上に形成される。そして図７（Ａ）、図７（Ｂ）に示すような切り欠き部１４、１６を設ければ、インダクタ素子ＬＧ、ＬＳ、ＬＤ、ＬＣのインダクタンスのシフト等を防止でき、適正な回路動作を実現できる。
【０１１６】
６．レイアウト配置
図１５に本実施形態の集積回路１２（無線回路）の半導体チップ１０上でのレイアウト配置例を示す。受信回路は、例えば図１２のＬＮＡ５１０等である。送信回路は、例えば図１２のＰＡ５５２等である。インダクタ素子１４、１６は、ＬＮＡ５１０やＶＣＯ５４６に内蔵されるインダクタ素子である。アナログ回路は、受信回路や送信回路以外のアナログ回路である。ロジック回路は図１２のベースバンドエンジン４３０や制御回路５４０である。
【０１１７】
図１５では、インダクタ素子１４、１６は集積回路の中央部付近に配置される。具体的には、受信回路及び送信回路と、ロジック回路との間にインダクタ素子１４、１６の形成領域が設けられる。例えば半導体チップ１０の第１、第２、第３、第４のチップ辺をＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４とした場合に、チップ辺ＳＤ４からＳＤ２へと向かう方向に沿って、受信回路及び送信回路と、インダクタ素子形成領域と、ロジック回路が配置される。
【０１１８】
図１６に、集積回路１２のレイアウト配置と、スロットアンテナ５０のスロット５２との配置関係の例を示す。図１６では、スロット５２の中央部付近に対応する領域に、インダクタ素子１４、１６の形成領域が設けられている。
【０１１９】
例えば図１６において、スロット５２の対向する長辺を第１、第３のスロット辺ＳＳ１、ＳＳ３とし、スロット５２の対向する短辺を第２、第４のスロット辺ＳＳ２、ＳＳ４とし、スロット辺ＳＳ２に沿ったラインを第１のラインＬＬ１とし、スロット辺ＳＳ４に沿ったラインを第２のラインＬＬ２としたとする。この場合に、図１６の半導体チップ１０では、第１、第２のラインＬＬ１、ＬＬ２の間の領域（平面視においてＬＬ１とＬＬ２の間の領域）に、インダクタ素子形成領域が設けられている。
【０１２０】
また、例えばスロット５２の中心点を通る中心ラインＭＬと第１のラインＬＬ１の真ん中を通り、中心ラインＭＬに平行なラインを第３のラインＬＬ３とし、中心ラインＭＬと第２のラインＬＬ２の真ん中を通り、中心ラインＭＬに平行なラインを第４のラインＬＬ４としたとする。この場合に図１６では、第３のラインＬＬ３と第４のラインＬＬ４の間の領域（平面視においてＬＬ３とＬＬ４の間の領域）に、インダクタ素子形成領域が設けられている。
【０１２１】
即ち、スロットアンテナ５０では、スロット５２の中央部（キャパシタＣＰ）の付近において電流密度が低く、スロット辺ＳＳ２、ＳＳ４に沿ったラインＬＬ１、ＬＬ２の付近では電流密度が高い。従って、ラインＬＬ１、ＬＬ２の付近にインダクタ素子１４、１６を配置すると、インダクタ素子１４、１６のインダクタンスが設計値からシフトしてしまうなどの事態が生じるおそれがある。
【０１２２】
この点、図１６では、電流密度が低いスロット５２の中央部付近に、インダクタ素子１４、１６が配置される。従って、インダクタ素子１４、１６のインダクタンスのシフトを最小限に抑えることができ、増幅回路（ＬＮＡ）の発振や、ＰＬＬ(ＶＣＯ)の誤動作等を防止できる。
【０１２３】
また図１６では、スロット５２は、半導体チップ１０に対して斜めに（平面視において斜めに）、スロットアンテナ５０に形成される。具体的にはスロット５２は、そのスロット辺ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４が、半導体チップ１０のいずれのチップ辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４とも平行にならないように、スロットアンテナ５０に形成（配置）される。このようにすれば、四角形（四辺形）の半導体チップ１０の対角線の方向に沿ってスロット５２が配置されるようになるため、スロット長を長くすることが可能になる。このようにスロット長を長くすることで、アンテナ利得を向上できる。なおスロット５２の傾き角度は、図１６に限定されず、半導体チップ１０の形状、スロット５２の形状、外部端子の配置位置等を考慮して、適宜、設定すればよい。
【０１２４】
７．電子機器
次に本実施形態の電子機器について図１７（Ａ）〜図１７（Ｃ）を用いて説明する。なお本実施形態の電子機器は図１７（Ａ）〜図１７（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２５】
図１７（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、本実施形態の半導体装置９００とセンサデバイス９１０を含む。図１７（Ａ）の電子機器では、センサデバイス９１０（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。
【０１２６】
半導体装置９００（無線回路）は、センサデバイス９１０からの検出信号を受け、検出信号の増幅や、増幅後の信号に対する各種の信号処理を行う。そして信号処理により得られたデータを、図１（Ａ）等で説明したスロットアンテナ５０を用いて外部機器（相手側の電子機器）に送信する。また半導体装置９００は、スロットアンテナ５０を用いて外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス９１０の制御等を行う。
【０１２７】
図１７（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図１７（Ａ）の第１の構成例に対して、更に電源装置９２０が設けられている。この電源装置９２０は、例えばバッテリ（電池）や電源回路により構成できる。そして半導体装置９００は、この電源装置９２０から供給される電源に基づいて動作する。なお、スロットアンテナ５０を用いて、非接触（無接点）で外部機器から電力を供給する場合には、電源装置９２０の構成は省略できる。
【０１２８】
図１７（Ｃ）は本実施形態の第３の構成例である。図１７（Ｃ）の電子機器は、ＣＰＵ９３０（広義にはプロセッサ）とメモリ９４０と半導体装置９００を含む。
【０１２９】
ＣＰＵ９３０は、電子機器全体の制御や、メモリ９４０の読み出し、書き込み制御や、半導体装置９００の制御を行う。ＣＰＵ９３０の機能は、ＣＰＵ９３０のハードウェアと、ＣＰＵ９３０上で動作するソフトウェア（ファームウェア）により実現できる。
【０１３０】
メモリ９４０は、ＣＰＵ９３０や半導体装置９００（無線回路、通信装置）のワーク領域となるメモリであり、各種データを記憶する。このメモリ９４０はＲＡＭ等により実現できる。
【０１３１】
半導体装置９００は、ＣＰＵ９３０からの指示に基づいて、メモリ９４０に記憶されるデータ等の各種データを、スロットアンテナ５０を用いて外部機器に送信する。また外部機器からのデータをスロットアンテナ５０を用いて受信して、ＣＰＵ９３０に転送したり、ＣＰＵ９３０を介してメモリ９４０に転送して書き込む。
【０１３２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また半導体装置の構造も図４（Ａ）、図４（Ｂ）の詳細な構造例に限定されるものではない。
【図面の簡単な説明】
【０１３３】
【図１】図１（Ａ）、図１（Ｂ）は本実施形態の半導体装置の例。
【図２】図２（Ａ）、図２（Ｂ）は電界や磁界の方向についての説明図。
【図３】図３（Ａ）〜図３（Ｃ）はキャパシタを設ける手法の説明図。
【図４】図４（Ａ）、図４（Ｂ）は半導体装置の詳細な構造例。
【図５】図５（Ａ）、図５（Ｂ）は外部端子に対応した切り欠き部を設ける手法の説明図。
【図６】切り欠き部の配置手法の説明図。
【図７】図７（Ａ）、図７（Ｂ）はインダクタ素子に対応した切り欠き部を設ける手法の説明図。
【図８】グランド板を設ける手法の説明図。
【図９】無線回路の第１の構成例。
【図１０】図１０（Ａ）、図１０（Ｂ）は復調回路の説明図。
【図１１】無線回路の第２の構成例。
【図１２】無線回路の第３の構成例。
【図１３】ＬＮＡの構成例。
【図１４】ＶＣＯの構成例。
【図１５】集積回路のレイアウト配置例。
【図１６】集積回路のレイアウト配置とスロットとの配置関係の説明図。
【図１７】図１７（Ａ）〜図１７（Ｃ）は本実施形態の電子機器の構成例。
【符号の説明】
【０１３４】
１０  半導体チップ、１２  集積回路、１３  主面、１４、１６  インダクタ素子、
２０  パシベーション膜、２２、２４  電極、３０  絶縁層、３２  グランド板、
４０  導電層、４８  導電層、５０  スロットアンテナ、５２  スロット、
５６  コンタクト、５８、５９  切り欠き部、６０  絶縁層、７０、７２  コンタクト、
８０、８２、８４  外部端子、８５  切り欠き部、
２００  受信回路、２０２  復調回路、２０３  ＲＣフィルタ、
２０４  クロック抽出回路、２０６  データ再生回路、２１０  送信回路、
２１２  変調回路、２２０  整流／昇圧回路、２３０  制御回路、２４０  メモリ、
３００  超再生検出回路、３０８  クエンチング発振制御回路、
３１０  超再生復調回路、３２０  ＩＤパルス発生回路、３３０  ローパスフィルタ、
３４０  データ処理回路、４００  ＢＰＦ  ４１０  インピーダンス整合回路、
４２０  通信回路、４３０  ベースバンドエンジン、５００  スイッチ回路、
５１０  ＬＮＡ、５２０  混合器、５２４  ＢＰＦ、５２６  リミッタアンプ、
５３０  ＦＭ検波回路、５３２  ＬＰＦ、５３４  データスライサ、
５４０  制御回路、５４２  ＬＰＦ、５４４  ＰＬＬ、５４６  ＶＣＯ、
５４８  分周器、５５０  分波器、５５２  ＰＡ、９００  半導体装置、
９１０  センサデバイス、９２０  電源装置、９３０  ＣＰＵ、９４０  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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