(57)【要約】【課題】オンオフの特性変化の確実性を向上することができるトランジスタスイッチ回路およびこれを用いたサンプルホールド回路を提供すること。【解決手段】ゲート・ソース間電圧がゼロのときにチャネルが形成されているＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに接続された、該ゲートにＭＯＳトランジスタをオフ状態に移行させる電圧を供給する電圧供給部とを具備する。【選択図】図１
2009005187.tif 000002
【特許請求の範囲】
【請求項１】
ゲート・ソース間電圧がゼロのときにチャネルが形成されているＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートに接続された、該ゲートに前記ＭＯＳトランジスタをオフ状態に移行させる電圧を供給する電圧供給部と
を具備することを特徴とするトランジスタスイッチ回路。
【請求項２】
前記ＭＯＳトランジスタが、前記ゲートとは別に第２のゲートを有し、かつ、該第２のゲートに与えられた電圧に依存してしきい値電圧が変化し、
前記ＭＯＳトランジスタの前記第２のゲートに接続され、該第２のゲートに、前記ゲート・ソース間電圧がゼロのときにチャネルが形成されるような第２の電圧を供給する第２の電圧供給部をさらに具備すること
を特徴とする請求項１記載のトランジスタスイッチ回路。
【請求項３】
前記第２の電圧供給部が、前記ＭＯＳトランジスタの前記第２のゲートに、該ＭＯＳトランジスタの前記ゲートに該ＭＯＳトランジスタをオフ状態に移行させる前記電圧が供給されている場合に、該ＭＯＳトランジスタのドレイン・ソース間抵抗を、前記第２の電圧が前記第２のゲートに供給されているときよりも増加させる第３の電圧をさらに供給するように構成されていることを特徴とする請求項２記載のトランジスタスイッチ回路。
【請求項４】
前記電圧供給部が、
蓄電用のキャパシタと、
該キャパシタが発生する電圧を前記ＭＯＳトランジスタの前記ゲートへの前記電圧として供給すべく接続切り替えを行う切り替え回路と
を有することを特徴とする請求項１記載のトランジスタスイッチ回路。
【請求項５】
前記切り替え回路が、複数のＭＯＳトランジスタを含み、該複数のＭＯＳトランジスタの少なくともひとつが、チャネルが形成される第１の半導体領域とソースとして機能する第２の半導体領域とが実質的に同電位にされており、かつ、半導体基板とチャネルが形成される該第１の半導体領域との間に該第１の半導体領域および該半導体基板とは導電型の異なる第２の半導体領域を有していることを特徴とする請求項４記載のトランジスタスイッチ回路。
【請求項６】
前記切り替え回路が、複数のＭＯＳトランジスタを含み、該複数のＭＯＳトランジスタの少なくともひとつが、半導体基板とチャネルが形成される半導体領域との間に絶縁層を有していることを特徴とする請求項４記載のトランジスタスイッチ回路。
【請求項７】
１対の差動入力端子と１対の差動出力端子とを有する差動増幅回路と、
前記１対の差動入力端子のそれぞれに接続された第１、第２のサンプリング容量と、
前記第１、第２のサンプリング容量に電荷をそれぞれ入力させるように構成された第１、第２のスイッチ回路と、
前記差動増幅回路の前記１対の差動出力端子に接続され、かつ、前記電荷によって前記第１、第２のサンプリング容量が発生する電圧を前記差動増幅回路の前記１対の差動出力端子にそれぞれ出力させるように構成された第３、第４のスイッチ回路とを具備し、
前記第１、第２、第３、第４のスイッチ回路が、それぞれ、ゲート・ソース間電圧がゼロのときにチャネルが形成されているＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに接続された、該ゲートに前記ＭＯＳトランジスタをオフ状態に移行させる電圧を供給する電圧供給部とを有すること
を特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンオフの特性変化の確実性に考慮を加えたトランジスタスイッチ回路およびこれを用いたサンプルホールド回路に関する。
【背景技術】
【０００２】
サンプルホールド回路などに用いられるトランジスタスイッチ回路としては、例えば、ゲート・ソース間電圧がゼロのときオフ状態となり、同電圧がしきい値電圧以上でオン状態となるエンハンスメント型ＭＯＳトランジスタが利用される。このようなトランジスタスイッチ回路の一例として、下記非特許文献１には、トランジスタをオン状態とするためのゲート・ソース間電圧を、あらかじめ充電されたキャパシタの両端電圧により印加する技術が開示されている。この開示技術では、キャパシタの充電電圧を十分高くしておくことにより、トランジスタのオン抵抗を十分に低い値にすることができる。
【０００３】
一般に、ＭＯＳトランジスタのオン抵抗は、そのサイズにも依存しサイズが大きいほどオン抵抗を低減できる。しかしながら、ＭＯＳトランジスタのサイズが大きいほどゲート端子から見込む寄生容量も大きくなるため、上記のようなキャパシタを設けた場合にその充電電荷が寄生容量に流れ込み、充電電圧が低下する。これにより所望の小ささのオン抵抗が得られない場合も生じる。
【０００４】
なお、下記非特許文献２には、本願の開示技術において利用可能な複数のゲート端子を有するＭＯＳトランジスタが開示されている。
【非特許文献１】Mohamed Dessouky and Andreas Kaiser “Very Low-Voltage Digital-Audio ΔΣ Modulator with 88-dB Dynamic Range Using Local Switch Bootstrapping” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.36, NO.3, MARCH 2001.
【非特許文献２】Mathew L, et. al., CMOS Vertical Multiple Independent Gate Field Effect Transistor (MIGFET), 2004 IEEE International SOI Conference, On page(s): 187- 189 Publication Date: 4-7 Oct. 2004
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、オンオフの特性変化の確実性を向上することができるトランジスタスイッチ回路およびこれを用いたサンプルホールド回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様であるトランジスタスイッチ回路は、ゲート・ソース間電圧がゼロのときにチャネルが形成されているＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに接続された、該ゲートに前記ＭＯＳトランジスタをオフ状態に移行させる電圧を供給する電圧供給部とを具備する。
【０００７】
すなわち、このトランジスタスイッチ回路では、ゲート・ソース間電圧がゼロのときチャネルが形成されているＭＯＳトランジスタが用いられ、チャネルが形成されたこの状態をオン状態として利用する。そして、このＭＯＳトランジスタをオフ状態に移行させる電圧をゲートに供給するために電圧供給部を設ける。このような構成によれば、ＭＯＳトランジスタをオフ状態に移行させる電圧にばらつきや変動が発生した場合であっても、ドレイン・ソース間は通常の回路で必要とされる高抵抗状態を保つことができる。一方、オン状態の低抵抗性には影響がない。したがって、オンオフの特性変化の確実性を向上することができる。
【０００８】
また、本発明の別の態様であるサンプルホールド回路は、１対の差動入力端子と１対の差動出力端子とを有する差動増幅回路と、前記１対の差動入力端子のそれぞれに接続された第１、第２のサンプリング容量と、前記第１、第２のサンプリング容量に電荷をそれぞれ入力させるように構成された第１、第２のスイッチ回路と、前記差動増幅回路の前記１対の差動出力端子に接続され、かつ、前記電荷によって前記第１、第２のサンプリング容量が発生する電圧を前記差動増幅回路の前記１対の差動出力端子にそれぞれ出力させるように構成された第３、第４のスイッチ回路とを具備し、前記第１、第２、第３、第４のスイッチ回路が、それぞれ、ゲート・ソース間電圧がゼロのときにチャネルが形成されているＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに接続された、該ゲートに前記ＭＯＳトランジスタをオフ状態に移行させる電圧を供給する電圧供給部とを有する。
【０００９】
このサンプルホールド回路は、上記のトランジスタスイッチ回路を利用したサンプルホールド回路である。
【発明の効果】
【００１０】
本発明によれば、オンオフの特性変化の確実性を向上することができるトランジスタスイッチ回路およびこれを用いたサンプルホールド回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
上記一態様における実施態様として、前記ＭＯＳトランジスタが、前記ゲートとは別に第２のゲートを有し、かつ、該第２のゲートに与えられた電圧に依存してしきい値電圧が変化し、前記ＭＯＳトランジスタの前記第２のゲートに接続され、該第２のゲートに、前記ゲート・ソース間電圧がゼロのときにチャネルが形成されるような第２の電圧を供給する第２の電圧供給部をさらに具備する、とすることができる。
【００１２】
これは、ＭＯＳトランジスタとして、２つのゲートを有する構成のものを用いる態様である。２つのゲートのうち一方は通常のゲートとして、他方はこれに電圧を供給して、ゲート・ソース間電圧がゼロのときにチャネルが形成されるようなＭＯＳトランジスタに特性固定するため、それぞれ用いられる。
【００１３】
ここで、前記第２の電圧供給部が、前記ＭＯＳトランジスタの前記第２のゲートに、該ＭＯＳトランジスタの前記ゲートに該ＭＯＳトランジスタをオフ状態に移行させる前記電圧が供給されている場合に、該ＭＯＳトランジスタのドレイン・ソース間抵抗を、前記第２の電圧が前記第２のゲートに供給されているときよりも増加させる第３の電圧をさらに供給するように構成されている、とすることができる。
【００１４】
これも、２つのゲートを有するＭＯＳトランジスタを用いる態様であるが、第２のゲートへ供給の電圧の一部として、上記の第２の電圧とは別の第３の電圧を印加する期間を設ける。この第３の電圧は、ドレイン・ソース間抵抗をより増加させる電圧として設定されており、これがＭＯＳトランジスタをオフ状態に移行させている場合に印加されるので、オンオフの特性変化の確実性をさらに向上することができる。
【００１５】
また、実施態様として、前記電圧供給部が、蓄電用のキャパシタと、該キャパシタが発生する電圧を前記ＭＯＳトランジスタの前記ゲートへの前記電圧として供給すべく接続切り替えを行う切り替え回路とを有する、とすることができる。これは、電圧供給部の具体的構成例である。蓄電用のキャパシタには例えば電源電圧と同じ電圧を蓄電することができ、この蓄電による電圧を切り替え回路によりＭＯＳトランジスタのゲートに供給する。ゲートの寄生容量によって蓄電による電圧が減少する場合であっても、ドレイン・ソース間は通常の回路で必要とされる高抵抗状態を保つことができ、オンオフの特性変化の確実性を向上できる。
【００１６】
ここで、前記切り替え回路が、複数のＭＯＳトランジスタを含み、該複数のＭＯＳトランジスタの少なくともひとつが、チャネルが形成される第１の半導体領域とソースとして機能する第２の半導体領域とが実質的に同電位にされており、かつ、半導体基板とチャネルが形成される該第１の半導体領域との間に該第１の半導体領域および該半導体基板とは導電型の異なる第２の半導体領域を有している、とすることができる。これは、換言すると、切り替え回路における複数のＭＯＳトランジスタの少なくともひとつが、半導体基板とは電気的に分離されたチャネル形成領域たる半導体領域を有する態様である。このような構造では、ソース電位がどのような電位になっても半導体基板に電流が流れることがなく、正常動作が得られる範囲が広くなる。
【００１７】
また、ここで、前記切り替え回路が、複数のＭＯＳトランジスタを含み、該複数のＭＯＳトランジスタの少なくともひとつが、半導体基板とチャネルが形成される半導体領域との間に絶縁層を有している、とすることもできる。この場合も、ソース電位がどのような電位になっても半導体基板に電流が流れることがなく、正常動作が得られる範囲が広くなる。
【００１８】
（第１の実施の形態）
以上を踏まえ、以下では実施形態を図面を参照しながら説明する。図１は、一実施形態に係るトランジスタスイッチ回路の構成および動作原理を示している。同図に示すように、スイッチとしてｎＭＯＳトランジスタＭＮ１を用意する。このトランジスタＭＮ１は、ドレイン・ソース間が高抵抗状態（オフ状態）と低抵抗状態（オン状態）とを呈するスイッチである。トランジスタＭＮ１は、いわゆるデプレション型のＭＯＳトランジスタであり、ゲート・ソース間電圧がゼロのときにドレイン・ソース間にチャネルが形成されているタイプである。
【００１９】
図１左側に示すように、トランジスタＭＮ１をオン状態とする場合には、そのゲート・ソース間を電気的に導通状態とし、図１右側に示すように、トランジスタＭＮ１をオフ状態とする場合には、ゲートに対して、トランジスタＭＮ１をオフ状態に移行させるような電圧を発生するブートストラップ回路１１（電圧供給部）の接続状態とする。このようなオンオフ状態の相互の遷移のため必要な構成例については後述する。
【００２０】
ブートストラップ回路１１は、トランジスタＭＮ１をオフ状態に移行するための電圧、すなわち、ソースから見てゲートの電圧が十分なマイナスとなるような電圧をゲートに対して供給する。ブートストラップ回路１１の具体的な構成例については後述する。
【００２１】
図２は、図１中に示したＭＯＳトランジスタＭＮ１のドレイン・ソース間抵抗の特性（エンハンスメント型ＭＯＳトランジスタの場合との比較）を示している（シミュレーションによる）。横軸はゲート・ソース間電圧Ｖｇｓ、縦軸はドレイン・ソース間抵抗Ｒｄｓである。トランジスタＭＮ１では、ゲート・ソース間電圧にゼロボルトが与えられた状態でドレイン・ソース間抵抗が低くこれがオン状態であり、ゲート・ソース間電圧にある程度のマイナスの電圧が与えられた状態でドレイン・ソース間抵抗が高くなりこれがオフ状態である。デプレション型の特性である。
【００２２】
これに対して、いわゆるエンハンスメント型のＭＯＳトランジスタの場合は、図示するように、ゲート・ソース間電圧にゼロボルトが与えられた状態でドレイン・ソース間抵抗が高くこれがオフ状態であり、ゲート・ソース間電圧にある程度のプラスの電圧（しきい値電圧以上）が与えられた状態でドレイン・ソース間抵抗が低くなりこれがオン状態である。
【００２３】
エンハンスメント型のトランジスタを用いたスイッチ回路では、例えば、図１中に示したブートストラップ回路１１は、トランジスタをオン状態に移行するための電圧、すなわち、ソースから見てゲートの電圧が十分プラスである電圧をゲートに対して供給するように構成することができる。この場合に、ソースから見てゲートの電圧が例えば＋１．２Ｖとなる電圧を供給するようにブートストラップ回路１１が設計されている、とここで仮定する。さらに、ソースに対してゲートの電圧が設計どおり＋１．２Ｖのとき例えばドレイン・ソース間抵抗（すなわちオン抵抗）は１１６Ωになると仮定する。
【００２４】
オン抵抗はできるだけ小さい方が一般に好ましいが、このためにはトランジスタのサイズ（ゲート幅）を大きくする必要がある。一方、このサイズを大きくするとゲート入力容量（ゲート・ドレイン間の寄生容量などによる）が増大する。ゲート入力容量のため、ブートストラップ回路１１が供給する電圧がソースに対して設計で＋１．２Ｖであったとしてもゲート入力容量に対して電流が流れ込み、ブートストラップ回路１１が発生する実際の電圧は下がってしまう。このため、ソースに対してゲートの電圧が＋０．８Ｖにされたとすると、この場合のドレイン・ソース間抵抗（すなわちオン抵抗）は、例えば８２４Ωにまで増大する。したがって、オンオフの特性変化の確実性が劣化する。
【００２５】
図３は、図２に示したドレイン・ソース間抵抗の特性をより詳細に示している（縦軸がログスケール）。デプレション型のＭＯＳトランジスタを用いたスイッチ回路では、図１中に示したブートストラップ回路１１は、トランジスタＭＮ１をオフ状態に移行するための電圧、すなわち、ソースから見てゲートの電圧がマイナスである電圧をゲートに対して供給するように構成する。この場合に、ソースから見てゲートの電圧が例えば−１．２Ｖとなる電圧を供給するようにブートストラップ回路１１が設計されていると仮定する。図３に示すように、ソースに対してゲートの電圧が設計どおり−１．２Ｖのとき例えばドレイン・ソース間抵抗（すなわちオフ抵抗）は９００ＧΩである。
【００２６】
そこで、上記でも行ったゲート入力容量の影響を見積もり、ゲート入力容量に対して電流が流れ込み、実際のゲート電圧がソースに対して−０．８Ｖになったとする。この場合には、図３に示すように、ドレイン・ソース間抵抗（すなわちオフ抵抗）は、１４ＭΩにまで減少するが、依然大きな値を保っている。ゲート入力容量の影響がさらに大きく、例えば、実際のゲート電圧がソースに対して−０．７Ｖになったとしてもオフ抵抗は１ＭΩ程度と、通常の絶縁抵抗と言い得る値を確保している。なお、オン抵抗に対しては当然ながら影響はない。
【００２７】
したがって、オンオフの特性変化の確実性を得るため必要な、ブートストラップ回路１１のゲートに対する駆動能力は、エンハンスメント型のトランジスタを用いたスイッチ回路でのブートストラップ回路のそれより小さくても足りる。さらに実際には、オフ状態のトランジスタＭＮ１の寄生容量はオン状態のときのそれより小さいため、ブートストラップ回路１１のゲートに対する駆動能力はなおさらに小さくても足りる。
【００２８】
このように、本実施形態によると、ブートストラップ回路１１のゲートに対する駆動能力が小さくても、オンオフの特性変化の確実性を向上させることができる。さらに、駆動能力を減縮することができるため、回路を集積化した場合にブートストラップ回路１１が占める面積をエンハンスメント型のトランジスタによるスイッチ回路の場合より減少させることができ、コストダウンも図れる。
【００２９】
なお、図１では、ｎＭＯＳトランジスタＭＮ１を用いたトランジスタスイッチ回路を示したが、ｐＭＯＳトランジスタを用いたトランジスタスイッチ回路においても同様の考えによりブートストラップ回路を設けることが可能である。この場合には、スイッチとして、ゲート・ソース間電圧がゼロのときにドレイン・ソース間にチャネルが形成されているｐＭＯＳトランジスタを用意し、これをオフ状態に移行するため、ソースから見てゲートがプラスとなるような電圧をゲートに対して供給するようにブートストラップ回路を設ける。
【００３０】
（第２の実施の形態）
次に、図４は、別の実施形態に係るトランジスタスイッチ回路に利用可能なＭＯＳトランジスタおよびその使用態様を示している。この実施形態では、スイッチとなるトランジスタとして２つのゲートＧ１、Ｇ２を有するＭＯＳトランジスタ４１を用いる。また、一方のゲートＧ２には、例えば電圧源４２（第２の電圧供給部）の電圧Ｖｄｄを常時加えた使い方をする。このような構成および使い方のトランジスタ４１を図１に示したトランジスタＭＮ１に代えて用いる。
【００３１】
ｎＭＯＳトランジスタ４１は、２つのゲートＧ１、Ｇ２が互いに独立に外部から制御可能であり、構造的には、半導体基板上にソース領域、ドレイン領域、第１のゲート領域、第２のゲート領域をそれぞれ柱状に形成し、ソース領域とドレイン領域との間にチャネル領域を設けたものである。このチャネル領域はゲートＧ１とゲートＧ２とによって制御される。このようなＭＯＳトランジスタは、ＦｉｎＦＥＴとも呼ばれ、例えば既引用の非特許文献２に開示されている。
【００３２】
ＭＯＳトランジスタ４１では、ゲートＧ２に与える電圧を増減することで、ゲートＧ１を通常のゲートとしたときのしきい値電圧を変化させることができる。図示するようにゲートＧ２に高い電圧Ｖｄｄを与えるとしきい値電圧は減少し、ゲートＧ１を通常のゲートとして機能させた場合にデプレション型のＭＯＳトランジスタの特性にすることができる。そこで、これを図１に示したトランジスタＭＮ１に代えて用いることができる。
【００３３】
なお、２つのゲートを有するＭＯＳトランジスタがｐＭＯＳトランジスタである場合も、同様に有用であることは言うまでもない。この場合には、ゲートＧ２に低い電圧（例えばグラウンド電圧）を与えてしきい値電圧を変化させ、デプレション型のＭＯＳトランジスタの特性になるようにして使用する。
【００３４】
（第３の実施の形態）
次に、図５は、さらに別の実施形態に係るトランジスタスイッチ回路の構成および動作原理を示している。図５において、すでに説明した図中に示した構成要素と同一のものには同一の符号を付してある。その部分については重複する説明を省略する。
【００３５】
図５に示すように、スイッチとしてｎＭＯＳトランジスタ４１（図４で説明のもの）を用意する。図５左側に示すように、トランジスタ４１をオン状態とする場合には、そのゲート・ソース間を電気的に導通状態にしかつ第２のゲートに高い電圧（Ｖｄｄ）を印加する。また、図５右側に示すように、トランジスタ４１をオフ状態とする場合には、ゲートに対して、トランジスタ４１をオフ状態に移行させるような電圧を発生するブートストラップ回路１１（電圧供給部）の接続状態とし、かつ第２のゲートに低い電圧（グラウンド）を印加する。このようなオンオフ状態の相互の遷移のため必要な構成例については後述する。また、ブートストラップ回路１１の具体的な構成例についても後述する。
【００３６】
このようなトランジスタスイッチ回路によれば、そのオフ状態において、第２のゲートに低い電圧が印加されているので、しきい値電圧がプラス方向に上昇しており、すなわち、ドレイン・ソース間抵抗が増加する。したがって、オンオフの特性変化の確実性をさらに向上することができる。また、換言すると、ブートストラップ回路１１のゲートに対する駆動能力は、図１に示した形態の場合よりさらに小さくても足りる。したがって、回路を集積化した場合にブートストラップ回路１１が占める面積を図１に示した場合よりさらに減少させることができ、一層のコストダウンが図れる。
【００３７】
なお、図５に示したような構成が、２つのゲートを有するＭＯＳトランジスタがｐＭＯＳトランジスタである場合にも適用できることは言うまでもない。この場合には、ゲートＧ２に低い電圧（例えばグラウンド電圧）を与えたときをトランジスタスイッチのオン状態として用い、ゲートＧ２に高い電圧（例えば電源電圧）を与えたときをトランジスタのオフ状態として用いる。
【００３８】
図６は、図５に示した動作原理を実現するための構成を示している。図６において、図５中に示した構成要素と同一のものには同一符号を付し、その説明を省略する。図６では、２つのゲートを有するＭＯＳトランジスタ４１の一方のゲートに、そのオン状態、オフ状態に応じて電源電圧Ｖｄｄ、グラウンド電圧（第３の電圧）のいずれかを印加するため、スイッチ６１、６２を設ける。
【００３９】
スイッチ６１は、電源電圧Ｖｄｄと第２のゲートとの間に挿入・接続され、トランジスタ４１をオンとすべきときにオン、オフとすべきときにオフとなるように切り替えが制御される。スイッチ６２は、グラウンド電圧と第２のゲートとの間に挿入・接続され、逆に、トランジスタ４１をオンとすべきときにオフ、オフとすべきときにオンとなるように切り替えが制御される。スイッチ６１、６２には、具体的には、例えばＭＯＳトランジスタによるスイッチを用いることができる。
【００４０】
次に、図７は、図１中に示したブートストラップ回路１１の具体的な構成例を併せて示している。図７において、すでに説明した図中に示した構成要素と同一のものには同一符号を付し、その説明は省略する。図７に示すように、ブートストラップ回路１１は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、キャパシタＣｂを有する。また、トランジスタＭＮ１をオンとすべきときにそのゲート・ソース間を電気的に導通状態にするため、スイッチＳＷ５を有している。なお、この構成例は、トランジスタＭＮ１がｎＭＯＳトランジスタである場合を示しているが、トランジスタＭＮ１がｐＭＯＳトランジスタである場合に同様の考えが適用できることはもちろんである。
【００４１】
動作として、スイッチＳＷ１、ＳＷ２、ＳＷ５が同期して切り替え制御され（φ１）、これと反対位相でスイッチＳＷ３、ＳＷ４が同期して切り替え制御される（φ２）。図示の各切り替え位置では、トランジスタＭＮ１のゲート・ソース間がスイッチＳＷ５により接続状態にされているので、トランジスタＭＮ１はオン状態である。加えてこのオン状態の期間では、スイッチＳＷ２、ＳＷ１がオンとされているので、電源電圧ＶｄｄからスイッチＳＷ２、キャパシタＣｂ、スイッチＳＷ１、グラウンドの電流経路が成立しており、キャパシタＣｂには図示上側端子が負側となる蓄電がなされる。なお、この蓄電は、スイッチＳＷ３、ＳＷ４がオフ状態になっているので、トランジスタＭＮ１のゲートやソースの電圧状態とは関係なく行われる。
【００４２】
次に、スイッチＳＷ１〜ＳＷ５の各切り替え位置がおのおの反対に制御されると、キャパシタＣｂの蓄電により発生した電圧が、トランジスタＭＮ１のソースとゲートとの間に印加される状態となる。これは、キャパシタＣｂの図示下側端子がスイッチＳＷ４を介してトランジスタＭＮ１のソースに接続され、キャパシタＣｂの図示上側端子がスイッチＳＷ３を介してトランジスタＭＮ１のゲートに接続されるからである。すなわち、トランジスタＭＮ１では、ソースから見てゲートの電圧がマイナスとなるような電圧が印加される。これにより、トランジスタＭＮ１はオフ状態に移行する。なお、この状態ではスイッチＳＷ１、ＳＷ４、ＳＷ５がオフに切り替えられているので、キャパシタＣｂの電圧がトランジスタＭＮ１のソースとゲートとの間に印加される作用よりほかの作用は生じない。
【００４３】
このような構成を有するブートストラップ回路１１では、トランジスタＭＮ１のゲートに対する駆動能力の減縮の具現として、キャパシタＣｂの静電容量値を相当に下げることが可能である。集積回路においてキャパシタが要する面積は、一般に能動素子のそれより非常に大きいので、この静電容量値が小さくて済むことで、集積回路におけるブートストラップ回路１１の占める面積を効果的に低減できる。なお、各スイッチＳＷ１〜ＳＷ５には、具体的には、例えばＭＯＳトランジスタによるスイッチを用いることができる。
【００４４】
次に図８は、図７中に示したブートストラップ回路１１のより具体的な構成例を併せて示している。図８において、すでに説明した図中に示した構成要素と同一のものには同一符号を付してある。図中、クロックＣｋ１とクロックＣｋ２とは反対位相のクロックであり、それぞれグラウンドと電源電圧（Ｖｄｄ）との間でスイングするクロックである。なお、この構成例は、トランジスタＭＮ１がｎＭＯＳトランジスタである場合を示しているが、トランジスタＭＮ１がｐＭＯＳトランジスタである場合にも同様な構成が可能であることはもちろんである。
【００４５】
スイッチＳＷ１は、Ｃｋ２がハイのとき（φ２）、トランジスタＭＰ１がオフ、トランジスタＭＮ３がオンで、スイッチの本体であるトランジスタＭＮ２がオフとなる。スイッチＳＷ２は、Ｃｋ２がハイのとき（φ２）、トランジスタＭＰ２がオフとなる。スイッチＳＷ３は、Ｃｋ２がハイのとき（φ２）、トランジスタＭＮ４がオンとなる。スイッチＳＷ４は、Ｃｋ２がハイでＣｋ１がローのとき（φ２）、トランジスタＭＮ５がオンとなるかトランジスタＭＰ５がオンとなるかによりオンとなる。トランジスタＭＮ１のソース電位が高い場合には、Ｃｋ２がハイでもトランジスタＭＮ５がオンしない場合が考えられるので、この場合にはＣｋ１のローによりトランジスタＭＰ５をオンさせる。
【００４６】
さらに、スイッチＳＷ５は、Ｃｋ２がハイのとき（φ２）、トランジスタＭＰ４がオフとなり、加えてトランジスタＭＮ６がオン、トランジスタＭＰ３がオフにより、トランジスタＭＮ７もオフとなる。トランジスタＭＮ６のソースとキャパシタＣｂの図示上側電極との接続は、図７においては現れていないが、トランジスタＭＮ７のゲート電圧をより下げてこれを確実にオフにするために設けた接続である。
【００４７】
スイッチＳＷ５において、Ｃｋ２がローのときは（φ１）、トランジスタＭＮ６はオフ（そのソースがＭＮ２を介してグラウンドに接続されるため）、トランジスタＭＰ３はオン、これにより、トランジスタＭＮ７かトランジスタＭＰ４かがオンとなる。これも、トランジスタＭＮ１のソース電位が高い場合には、Ｃｋ２がローでもトランジスタＭＮ７がオンしない場合が考えられるので、この場合にはＣｋ２のローによりトランジスタＭＰ４をオンさせる。
【００４８】
図８に示した構成例では、記号として図示するように、ｎＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、ＭＮ６、ＭＮ７については、それらのソースとバックゲート（ボディ）とを実質的に同電位にするように接続がされている。バックゲートとなる半導体領域はチャネルの形成される領域であるが、トランジスタＭＮ２、ＭＮ３、ＭＮ４、ＭＮ６、ＭＮ７は、この領域が半導体基板とは電気的に絶縁されたそれぞれトランジスタである。このような構造のトランジスタにすることにより、常に、ソース（ｎ領域）と半導体基板（ｐ領域）とは順バイアス状態にならず、これにより、トランジスタとして動作するソース電圧の範囲を広げることができる。
【００４９】
そこで、図９は、図８中に示したｎＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、ＭＮ６、ＭＮ７として採用可能なトランジスタの構造を示す模式図である（図９（ａ）、図９（ｂ）それぞれ採用可能である）。図９（ａ）に示すものは、いわゆるトリプルウェル構造のＭＯＳトランジスタであり、図９（ｂ）に示すものは、半導体基板としてＳＯＩを用いた場合のＭＯＳトランジスタである。
【００５０】
図９（ａ）に示す構造は、半導体基板８１（ｐ型）、半導体領域８２（ｎ型）、ゲート絶縁膜８３、ゲート電極８４、ソース領域８５（ｎ型）、ボディ（バックゲート；チャネル形成領域）８６（ｐ型）、ドレイン領域８７（ｎ型）を有する。チャネルが形成される半導体領域であるボディ８６と半導体基板８１とは、それらとは導電型が異なる半導体領域８２により隔てられている。半導体領域８２は、高い電圧（例えば電源電圧Ｖｄｄ）に接続されている。これにより、半導体領域８２に接する各ｐｎ接合が逆バイアス状態となり半導体基板８１に電流が流れることが防止される。
【００５１】
図９（ｂ）に示す構造は、半導体基板９１（ｐ型）、絶縁層９２、ゲート絶縁膜９３、ゲート電極９４、ソース領域９５（ｎ型）、チャネル形成領域９６（ｐ型）、ドレイン領域９７（ｎ型）を有する。このうち絶縁層９２は、半導体基板９１にあらかじめ設けられている絶縁層である。この絶縁層９２の上にＭＯＳトランジスタが形成される。これにより、半導体基板９１に電流が流れることが防止される。
【００５２】
（第４の実施の形態）
次に、図１０は、一実施形態に係るサンプルホールド回路の構成を示している。構成として、正入力Ｖｉｎ＋がスイッチ回路ＳＷ９１、サンプリング容量Ｃｓ１を介して差動増幅回路Ａ１の正入力およびスイッチ回路ＳＷ９３に接続されている。また、負入力Ｖｉｎ−がスイッチ回路ＳＷ９２、サンプリング容量Ｃｓ２を介して差動増幅回路Ａ１の負入力およびスイッチ回路ＳＷ９４に接続されている。ＳＷ９１およびＳＷ９４の他方は共通電位Ｖｃｏｍに接続されている。さらに、ＳＷ９１とＣｓ１との接続ノードと差動増幅回路Ａ１の負出力との間にスイッチ回路ＳＷ９５が接続され、ＳＷ９２とＣｓ２との接続ノードと差動増幅回路Ａ１の正出力との間にスイッチ回路ＳＷ９６が接続されている。スイッチ回路ＳＷ９１〜ＳＷ９６には、上記説明のトランジスタスイッチ回路を用いることができる。
【００５３】
動作としては、図示のスイッチ回路ＳＷ９１〜ＳＷ９６の切り替え位置において、Ｖｉｎ＋に導かれている電圧がサンプリング容量Ｃｓ１に充電され、またＶｉｎ−に導かれている電圧がサンプリング容量Ｃｓ２に充電される（サンプリング）。次に、図示のスイッチ回路ＳＷ９１〜ＳＷ９６の切り替え位置がそれぞれ図示と反対になると、サンプリング容量Ｃｓ１、Ｃｓ２が充電されて発生する電圧が差動増幅回路Ａ１の出力端子Ｖｏｕｔ＋、Ｖｏｕｔ−に生じ保持される（ホールド）。
【００５４】
このようなサンプルホールド回路によれば、スイッチ回路ＳＷ９１〜ＳＷ９６においてそのオンオフの特性変化の確実性が向上しているので、より正確な電圧のサンプリングとホールドとが実現する。特に、スイッチ回路ＳＷ９１、ＳＷ９２、ＳＷ９５、ＳＷ９６では、それらのオン時抵抗が、伝送する電圧の変化によらず低くかつ一定化しているので、上記説明のトランジスタスイッチ回路を採用することの効果が大きい。
【００５５】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５６】
【図１】一実施形態に係るトランジスタスイッチ回路の構成および動作原理を示す模式図。
【図２】図１中に示したＭＯＳトランジスタのドレイン・ソース間抵抗の特性図（エンハンスメント型ＭＯＳトランジスタの場合との比較）。
【図３】図２に示したドレイン・ソース間抵抗の特性をより詳細に示すグラフ。
【図４】別の実施形態に係るトランジスタスイッチ回路に利用可能なＭＯＳトランジスタおよびその使用態様を示す回路図。
【図５】さらに別の実施形態に係るトランジスタスイッチ回路の構成および動作原理を示す模式図。
【図６】図５に示した動作原理を実現するための構成を示す回路図。
【図７】図１中に示したブートストラップ回路の具体的な構成例を併せて示す回路図。
【図８】図７中に示したブートストラップ回路のより具体的な構成例を併せて示す回路図。
【図９】図８中に示したｎＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、ＭＮ６、ＭＮ７として採用可能なトランジスタの構造を示す模式図。
【図１０】一実施形態に係るサンプルホールド回路の構成を示す回路図。
【符号の説明】
【００５７】
１１…ブートストラップ回路、４１…２つのゲートを有するｎＭＯＳトランジスタ（ＦｉｎＦＥＴ）、４２…電圧源、６１…スイッチ、６２…スイッチ、８１，９１…半導体基板、８２…半導体領域、８３，９３…ゲート絶縁膜、８４，９４…ゲート電極、８５，９５…ソース領域、８６…ボディ（バックゲート；チャネル形成領域）、８７，９７…ドレイン領域、９２…絶縁層、９６…チャネル形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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