(57)【要約】【課題】電源電圧が低下しても所定の基準電圧を生成する。【解決手段】電源回路４０には、パワーオン／オフ回路１、ＢＧＲ回路用電源電圧発生部２、バンドギャップリファレンス回路３、ＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７が設けられる。ＢＧＲ回路用電源電圧発生部２には、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂが設けられる。参照電圧発生回路２ａは、パワーオン信号Ｓｐｗｏｎが入力され、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂを生成する。参照電圧Ｖｓｎ１は、外部高電位側電源Ｖｄｄ電圧が０．８Ｖから４Ｖの範囲で、低温から高温領域まで、外部高電位側電源Ｖｄｄ電圧依存性がなく、略一定な電圧である。ＢＧＲ回路用電源電圧発生回路２ｂは、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、参照電圧Ｖｓｎ１を昇圧した、例えば２ＶのＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。【選択図】図１
2009098801.tif 000002
【特許請求の範囲】
【請求項１】
ソースが高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレイン及び前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が低電位側電源に接続される第１の抵抗と、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも低い閾値電圧を有する第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が前記低電位側電源に接続される第２の抵抗と、一端が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第３の抵抗と、ドレインが前記第３の抵抗の他端に接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも低い閾値電圧を有する第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを備え、パワーオン信号が入力され、参照電圧が前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力される参照電圧発生回路と、
前記参照電圧が入力され、前記参照電圧を昇圧して電源電圧を生成する電源電圧発生回路と、
前記電源電圧が入力され、前記電源電圧を用いて、基準電圧を生成するバンドギャップリファレンス回路と、
を具備することを特徴とする電源回路。
【請求項２】
前記電源電圧発生回路は、第１及び第２のチャージポンプ回路を有し、スタンバイ時及びアクティブ時には前記第１のチャージポンプ回路が動作して前記電源電圧を生成し、アクティブ時には前記第２のチャージポンプ回路が動作して前記電源電圧を生成することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記電源電圧は、半導体記憶装置のワード線を昇圧する電圧として用いられることを特徴とする請求項１又は２に記載の電源回路。
【請求項４】
参照電圧を生成する参照電圧発生回路と、電源電圧を生成する電源電圧発生回路と、基準電圧を生成するバンドギャップリファレンス回路とを有し、外部電源が入力される電源回路を用いた内部電源電圧発生方法であって、
外部電源が入力され、外部電源電圧が所定値以上になったときに、パワーオン信号を発生するステップと、
パワーオン信号にもとづいて、前記参照電圧を発生するステップと、
前記参照電圧を昇圧して前記電源電圧を発生するステップと、
前記電源電圧を用いて、前記基準電圧を発生するステップと、
前記基準電圧にもとづいて、内部電源電圧を発生させるステップと、
を具備することを特徴とする電源回路を用いた内部電源電圧発生方法。
【請求項５】
参照電圧を生成する参照電圧発生回路と、電源電圧を生成する電源電圧発生回路と、基準電圧を生成するバンドギャップリファレンス回路とを有し、外部電源が入力される電源回路を用いた内部電源電圧発生方法であって、
外部電源が入力され、外部電源電圧が所定の第１の電圧以上になったときに、パワーオン信号を発生するステップと、
パワーオン信号にもとづいて、前記参照電圧を発生するステップと、
前記所定の第１の電圧よりも大きな所定の第２の電圧と前記外部電源電圧を比較するステップと、
前記外部電源電圧が前記所定の第２の電圧よりも小さな場合、前記参照電圧を昇圧して前記電源電圧を発生し、前記電源電圧を用いて、前記基準電圧を発生するステップと、
前記外部電源電圧が昇圧され、前記外部電源電圧が前記所定の第２の電圧よりも大きな場合、前記外部電源電圧を用いて、前記基準電圧を発生するステップと、
を具備することを特徴とする電源回路を用いた内部電源電圧発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置やＳｏＣなどに使用される電源回路に関する。
【背景技術】
【０００２】
半導体素子の微細化、高集積度化の進展により、半導体記憶装置やＳｏＣ（System  on  a  chip）などでは、電源の低電圧化要求が強い。このため、低電源電圧で動作して、内部電源を発生するときに用いられる基準電圧となる電圧などを生成する基準電圧発生回路が多数開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される基準電圧発生回路では、バンドギャップリファレンス回路を構成するバンドギャップリファレンス部は電源電圧が略１Ｖ程度まで動作するが、バンドギャップリファレンス回路を構成するコンパレータは電源電圧が１．５Ｖ以下では動作しない。このため、バンドギャップリファレンス回路は電源電圧１．５Ｖ以下では動作せず、電源電圧１．５Ｖ以下の領域では内部電源を生成することができないという問題点がある。また、コンパレータを低電圧動作させるためにトランジスタの閾値電圧を低くした場合、トランジスタのリーク電流が増加し、電源回路の消費電流が増大するという問題点がある。
【特許文献１】特開平１１−４５１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電源源電圧が低下しても所定の基準電圧を生成することができる電源回路及びそれを用いた内部電源電圧発生方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の電源回路は、ソースが高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレイン及び前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が低電位側電源に接続される第１の抵抗と、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも低い閾値電圧を有する第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が前記低電位側電源に接続される第２の抵抗と、一端が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第３の抵抗と、ドレインが前記第３の抵抗の他端に接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも低い閾値電圧を有する第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを備え、パワーオン信号が入力され、参照電圧が前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力される参照電圧発生回路と、前記参照電圧が入力され、前記参照電圧を昇圧して電源電圧を生成する電源電圧発生回路と、前記電源電圧が入力され、前記電源電圧を用いて、基準電圧を生成するバンドギャップリファレンス回路とを具備することを特徴とする。
【０００６】
更に、本発明の一態様の電源回路を用いた内部電源電圧発生方法は、参照電圧を生成する参照電圧発生回路と、電源電圧を生成する電源電圧発生回路と、基準電圧を生成するバンドギャップリファレンス回路とを有し、外部電源が入力される電源回路を用いた内部電源電圧発生方法であって、外部電源が入力され、外部電源電圧が所定値以上になったときに、パワーオン信号を発生するステップと、パワーオン信号にもとづいて、前記参照電圧を発生するステップと、前記参照電圧を昇圧して前記電源電圧を発生するステップと、前記電源電圧を用いて、前記基準電圧を発生するステップと、前記基準電圧にもとづいて、内部電源電圧を発生させるステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電源電圧が低下しても所定の基準電圧を生成することができる電源回路及びそれを用いた内部電源電圧発生方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る電源回路及びそれを用いた内部電源電圧発生方法について、図面を参照して説明する。図１は半導体記憶装置の電源回路の構成を示す概略図、図２は参照電圧発生回路を示す回路図、図３は高電位側電源発生部を示す回路図、図４は参照電圧発生回路の２５℃における動作波形を示す図、図５は参照電圧発生回路の参照電圧の温度特性を示す図、図６は参照電圧発生回路の参照電圧の外部高電位側電源電圧依存性を示す図、図７はＢＧＲ回路用電源電圧発生回路を示すブロック図である。本実施例では、基準電圧を生成するバンドギャップリファレンス回路に入力される参照電圧を、外部高電位側電源の電圧値によらず、所定の値に維持している。
【００１０】
図１に示すように、電源回路４０には、パワーオン／オフ回路１、ＢＧＲ回路用電源電圧発生部２、バンドギャップリファレンス回路３、ＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７が設けられる。電源回路４０は、外部電源としての外部高電位側電源Ｖｄｄが入力され、半導体記憶装置の動作に必要な各種内部電源電圧を生成する。
【００１１】
パワーオン／オフ回路１は、外部高電位側電源Ｖｄｄが入力され、外部高電位側電源Ｖｄｄが立ち上がり、所定電圧以上になるとパワーオン信号Ｓｐｗｏｎを生成する。
【００１２】
ＢＧＲ回路用電源電圧発生部２には、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂが設けられる。参照電圧発生回路２ａは、パワーオン信号Ｓｐｗｏｎが入力され、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂを生成する。ＢＧＲ回路用電源電圧発生回路２ｂは、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、ＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。なお、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂの構成及び動作については、後述する。
【００１３】
バンドギャップリファレンス回路３は、基準電圧発生回路として動作し、ＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、ＢＧＲ回路用電源電圧Ｖｓｎ２を電源電圧として用いて、基準電圧Ｖｂｇｒを生成してＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７に出力する。基準電圧Ｖｂｇｒは、温度依存性及び電源電圧依存性が非常に小さく、例えば１．２１Ｖと一定な電圧である。
【００１４】
周辺電源系としてのＶＩＮＴ発生回路４は、基準電圧Ｖｂｇｒが入力され、基準電圧Ｖｂｇｒにもとづいて、ＶＩＮＴ電圧を発生して周辺ロジック部に供給する。コア電源系としてのＶＰＰ発生回路５は、基準電圧Ｖｂｇｒが入力され、基準電圧Ｖｂｇｒにもとづいて、ＶＰＰ電圧を発生してメモリ部のワードラインＷＬに供給する。コア電源系としてのＶＡＡ発生回路６は、基準電圧Ｖｂｇｒが入力され、基準電圧Ｖｂｇｒにもとづいて、ＶＡＡ電圧を発生してメモリ部のセンスアンプ及びプレート線ＰＬに供給する。１／２ＶＡＡ発生回路７は、基準電圧Ｖｂｇｒが入力され、基準電圧Ｖｂｇｒにもとづいて、１／２ＶＡＡ電圧を発生してメモリ部のビット線ＢＬ（センスアンプ含む）及びプレート線ＰＬに供給する。ここでは、ダミーキャパシタ用電源回路などの他の電源回路については、図示及び説明を省略する。
【００１５】
参照電圧発生回路２ａには、図２に示すように、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１乃至５、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至５、及び抵抗Ｒ１乃至６が設けられる。ここで、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。本実施例で使用されるＭＯＳトランジスタは、ノーマリィオフ型（エンハンスメント型或いはＥ型とも呼称される）ＭＯＳトランジスタを用いている。
【００１６】
インバータＩＮＶ１は、外部高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、パワーオンＳｐｗｏｎが入力され、反転信号を出力する。インバータＩＮＶ２は、外部高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、インバータＩＮＶ１から出力される信号が入力され、反転信号を出力する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが外部高電位側電源Ｖｄｄに接続され、ゲートにインバータＩＮＶ２から出力される信号が入力され、ドレインがノードＮ１に接続される。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースが高電位側電源Ｖｄｄ２に接続され、ドレインがノードＮ１に接続される。ここで、高電位側電源発生部５０で、外部高電位側電源Ｖｄｄをもとに、外部高電位側電源Ｖｄｄから抵抗Ｒ（抵抗Ｒ１１、Ｒ１２）と容量Ｃ（ＭＯＳトランジスタ型容量ＣＭＴ１、ＣＭＴ２）を介して内部電源としての高電位側電源Ｖｄｄ２が生成される。
【００１８】
高電位側電源発生部５０には、図３に示すように、ＭＯＳトランジスタ型容量ＣＭＴ１、ＭＯＳトランジスタ型容量ＣＭＴ２、抵抗Ｒ１１、及び抵抗Ｒ１２が設けられる。
【００１９】
抵抗Ｒ１１は、一端が外部高電位側電源Ｖｄｄに接続される。ＭＯＳトランジスタ型容量ＣＭＴ１は、一端（ゲート側）が抵抗Ｒ１１の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ１２は、一端が抵抗Ｒ１１の他端及ＭＯＳトランジスタ型容量ＣＭＴ１の一端に接続される。ＭＯＳトランジスタ型容量ＣＭＴ２は、一端（ゲート側）が抵抗Ｒ１２の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ１２の他端及びＭＯＳトランジスタ型容量ＣＭＴ２の一端側から高電位側電源Ｖｄｄ２が出力される。
【００２０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースが高電位側電源Ｖｄｄ２に接続され、ゲートがドレイン及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２のゲートに接続され、ドレインがノードＮ３に接続され、ノードＮ３（ドレイン）から制御電圧Ｖｃｍｐｇが出力される。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースが高電位側電源Ｖｄｄ２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン（ノードＮ３）に接続され、ドレインがノードＮ５に接続され、ノードＮ５（ドレイン）から参照電圧Ｖｓｎ１が出力される。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５は、ソースが高電位側電源Ｖｄｄ２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン（ノードＮ３）及びＰｃｈ  ＭＯＳトランジスタＰＭＴ４のゲートに接続され、ドレインがノードＮ６に接続され、ノードＮ６（ドレイン）から制御電圧Ｖｃｍｂが出力される。
【００２３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ゲートがドレインに接続され、ソースがノードＮ２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ３に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに接続され、ソースがノードＮ４に接続される。
【００２４】
抵抗Ｒ１は、一端がノードＮ２に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ２に接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続されるダイオード接続ＭＯＳトランジスタである。抵抗Ｒ２は、一端がノードＮ４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３は、一端がノードＮ４に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ドレインが抵抗Ｒ３の他端に接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続されるダイオード接続ＭＯＳトランジスタである。
【００２５】
抵抗Ｒ４は、一端がノードＮ５に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ６に接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続されるダイオード接続ＭＯＳトランジスタである。
【００２６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ３はカレントミラー回路を構成し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２はカレントミラー回路を構成する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ３とＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２はウィルソン定電流回路を構成する。
【００２７】
ウィルソン定電流回路は、安定した電流を生成する。具体的には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１側に第１の電流が流れると、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２側に、ミラーされ、安定した第２の電流が流れる。
【００２８】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３の閾値電圧Ｖｔｈａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４の閾値電圧Ｖｔｈｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧Ｖｔｈｃ、ｐｎダイオードの順方向電圧Ｖｆの関係を、例えば、
Vtha、Vthb＜Vthc＜Vf・・・・・・・・・・式（１）
に設定する。例えば、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、周辺ロジック用に用いられるトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、例えばインプラ条件を変更して、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２よりも閾値電圧の低いトランジスタである。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３のゲート幅Ｗｇ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３のゲート長Ｌｇ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４のゲート幅Ｗｇ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４のゲート長Ｌｇ２、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、ミラー比Ｎ（上述したウィルソン定電流回路の第１の電流と第２の電流の比）の関係を、
R1＝R2・・・・・・・・・・・・・・・・・・・・・式（２）
Wg1／Lg1：Wg2／Lg2＝1：N・・・・・・・・・・式（３）
(R3／R2)×(k／q)×ln(N)＝｜dVf／dT｜・・・・・・式（４）
に設定する。なお、Ｗｇ／Ｌｇはトランジスタのβ比、ｋはボルツマン定数、ｑは電子の電荷、｜ｄＶｆ／ｄＴ｜はｐｎダイオードのオン電圧の温度依存性である。
【００３０】
図４に示すように、上述した式（１）乃至（４）で設定された参照電圧発生回路２ａは、室温（２５℃）ではノードＮ３から出力される制御電圧Ｖｃｍｐｇが外部高電位側電源Ｖｄｄ電圧に対して０．３Ｖから略直線的に増加する。この制御電圧Ｖｃｍｐｇにもとづいて、ノードＮ５から出力される参照電圧Ｖｓｎ１が外部高電位側電源Ｖｄｄ電圧に対して、０〜０．７までは増加し、０．７Ｖ以降ほぼ飽和して一定な値となる。同様に、この制御電圧Ｖｃｍｐｇにもとづいて、ノードＮ６から出力される制御電圧Ｖｃｍｂが外部高電位側電源Ｖｄｄ電圧に対して、０〜０．６までは増加し、０．６Ｖ以降ほぼ飽和して一定な値となる。
【００３１】
図５に示すように、参照電圧発生回路２ａから出力される参照電圧Ｖｓｎ１は、高温側（８５℃）で外部高電位側電源Ｖｄｄ電圧に対して飽和する電圧が室温（２５℃）よりも下がり、低温側（−４０℃）で外部高電位側電源Ｖｄｄ電圧に対して飽和する電圧が室温（２５℃）よりも上がる。更に、図６を用いて参照電圧Ｖｓｎ１の温度変化に対する外部高電位側電源Ｖｄｄ電圧依存性について説明する。
【００３２】
図６に示すように、参照電圧発生回路２ａから出力される参照電圧Ｖｓｎ１の外部高電位側電源Ｖｄｄ電圧依存性では、低温（−４０℃）時での外部高電位側電源Ｖｄｄ電圧に対する変動が大きく、外部高電位側電源Ｖｄｄ電圧が０．７以下で参照電圧Ｖｓｎ１が急激に減少する。室温（２５℃）では、外部高電位側電源Ｖｄｄ電圧が０．６以下で参照電圧Ｖｓｎ１が減少する。高温（８５℃）では、外部高電位側電源Ｖｄｄ電圧が０．５以下で参照電圧Ｖｓｎ１が減少する。
【００３３】
上記結果から、低温（−４０℃）から高温（８５℃）領域まで、外部高電位側電源Ｖｄｄ電圧依存性がなく、略一定な参照電圧Ｖｓｎ１を参照電圧発生回路２ａが生成できる範囲は、外部高電位側電源Ｖｄｄ電圧が０．８Ｖから４Ｖの範囲であることがわかる。
【００３４】
図７に示すように、ＢＧＲ回路用電源電圧発生回路２ｂには、コンパレータＣＭＰ１、アクティブ用昇圧回路部１１、スタンバイ用昇圧回路部１２、及びモニタ部１３が設けられる。
【００３５】
コンパレータＣＭＰ１は、入力側の（−）ポートに参照電圧Ｖｓｎ１が入力され、入力側の（＋）ポートにモニタ部１３から帰還入力されるモニタ電圧Ｖｍｏｎｉｔが入力され、コンパレータＣＭＰ１を駆動するバイアス電流を制御する制御電圧Ｖｃｍｂが入力され、参照電圧Ｖｓｎ１とモニタ電圧Ｖｍｏｎｉｔを比較し、比較増幅した信号を出力する。
【００３６】
アクティブ用昇圧回路部１１には、アクティブ時に動作するアクティブ用リングオシレータ２１及びアクティブ用チャージポンプ回路２２が設けられる。アクティブ用リングオシレータ２１は、コンパレータＣＭＰ１から出力される信号が入力される。アクティブ用チャージポンプ回路２２は、アクティブ用リングオシレータ２１から出力される信号が入力され、昇圧したＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。
【００３７】
スタンバイ用昇圧回路部１２には、スタンバイ時及びアクティブ時に動作するスタンバイ用リングオシレータ２３及びスタンバイ用チャージポンプ回路２４が設けられる。スタンバイ用リングオシレータ２３は、コンパレータＣＭＰ１から出力される信号が入力される。スタンバイ用チャージポンプ回路２４は、スタンバイ用リングオシレータ２３から出力される信号が入力され、昇圧したＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。
【００３８】
ここで、ＢＧＲ回路用電源電圧Ｖｓｎ２は、参照電圧Ｖｓｎ１及び基準電圧Ｖｂｇｒよりも高く、外部高電位側電源Ｖｄｄ電圧に対して略一定な電圧（例えば、２Ｖ）で、外部高電位側電源Ｖｄｄ電圧が１Ｖ程度であっても２Ｖ以下に低下しない。
【００３９】
モニタ部１３には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４１乃至ＰＭＴ４３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４１乃至ＮＭＴ４３、及び抵抗Ｒ４１乃至４８が設けられる。モニタ部１３は、ＢＧＲ回路用電源電圧Ｖｓｎ２をモニタし、モニタ電圧Ｖｍｏｎｉｔを生成する。
【００４０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４１は、ドレインにＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、ゲートに制御信号Ｓａｃｔが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ４１は、ソースにＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、ゲートに制御信号Ｓｂａｃｔが入力される。制御信号Ｓｂａｃｔは、制御信号Ｓａｃｔの逆位相の信号である。Ｎｃｈ  ＭＯＳトランジスタＮＴ４１及びＰｃｈ  ＭＯＳトランジスタＰＴ４１はトランスファーゲートとして機能し、制御信号Ｓａｃｔが“Ｈｉｇｈ”レベル（制御信号Ｓｂａｃｔが“Ｌｏｗ”レベル）のときに“ＯＮ”する。
【００４１】
抵抗Ｒ４１は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ４１のソース及びＰｃｈ  ＭＯＳトランジスタＰＴ４１のドレインに接続される。抵抗Ｒ４２は、一端が抵抗Ｒ４１の他端に接続される。
【００４２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４２は、ドレインが抵抗Ｒ４２の他端に接続され、ゲートに制御信号Ｓａｃｔが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ４１は、ソースが抵抗Ｒ４２の他端に接続され、ゲートに制御信号Ｓｂａｃｔが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ４２及びＰｃｈ  ＭＯＳトランジスタＰＴ４２はトランスファーゲートとして機能し、制御信号Ｓａｃｔが“Ｈｉｇｈ”レベル（制御信号Ｓｂａｃｔが“Ｌｏｗ”レベル）のときに“ＯＮ”する。
【００４３】
抵抗Ｒ４３は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ４２のソース及びＰｃｈ  ＭＯＳトランジスタＰＴ４２のドレインに接続される。抵抗Ｒ４４は、一端が抵抗Ｒ４３の他端に接続される。
【００４４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４３は、ドレインが抵抗Ｒ４４の他端に接続され、ゲートに制御信号Ｓａｃｔが入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ４３は、ソースが抵抗Ｒ４４の他端に接続され、ゲートに制御信号Ｓｂａｃｔが入力され、ドレインが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ４３及びＰｃｈ  ＭＯＳトランジスタＰＴ４３はトランスファーゲートとして機能し、制御信号Ｓａｃｔが“Ｈｉｇｈ”レベル（制御信号Ｓｂａｃｔが“Ｌｏｗ”レベル）のときに“ＯＮ”する。
【００４５】
抵抗Ｒ４５は、一端にＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、他端が抵抗Ｒ４１の他端及び抵抗Ｒ４２の一端に接続される。抵抗Ｒ４６は、一端が抵抗Ｒ４５の他端に接続される。
【００４６】
抵抗Ｒ４７は、一端が抵抗Ｒ４６の他端に接続され、他端が抵抗Ｒ４３の他端及び抵抗Ｒ４４の一端（ノードＮ４１）に接続される。抵抗Ｒ４８は、一端が抵抗Ｒ４７の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ４１から、抵抗分割された帰還電圧としてのモニタ電圧がコンパレータＣＭＰ１の入力側の（＋）ポートに出力される。
【００４７】
次に、内部電源電圧の発生手順について、図８を参照して説明する。図８は内部電源電圧の発生手順を示すフローチャートである。
【００４８】
図８に示すように、まず、外部高電位側電源Ｖｄｄが半導体記憶装置の電源回路４０に入力されると、パワーオン／オフ回路１で外部高電位側電源Ｖｄｄの電圧レベルをチェックし、外部高電位側電源Ｖｄｄ電圧が立ち上がり、所定の電圧以上になったときにパワーオン信号ＳｐｗｏｎがＢＧＲ回路用電源電圧発生部２に出力される（ステップＳ１）。
【００４９】
次に、パワーオン信号Ｓｐｗｏｎと、外部高電位側電源Ｖｄｄ電圧と、高電位側電源発生部５０で生成された高電位側電源Ｖｄｄ２とにより、参照電圧発生回路２ａが起動し、制御電圧Ｖｃｍｂと、温度依存性及び電源電圧依存性が小さく、略電圧レベルが一定な参照電圧Ｖｓｎ１とが生成される（ステップＳ２）。
【００５０】
続いて、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが参照電圧発生回路２ａのコンパレータＣＭＰ１に入力される。低消費電流で動作するコンパレータＣＭＰ１から出力される信号により、リングオシレータ及びチャージポンプ回路が起動し、高電位側電源Ｖｄｄ２が略１Ｖと低いレベルであっても、参照電圧Ｖｓｎ１及び基準電圧Ｖｂｇｒよりも電圧が高い、例えば２ＶのＢＧＲ回路用電源電圧Ｖｓｎ２が生成される（ステップＳ３）。
【００５１】
そして、ＢＧＲ回路用電源電圧Ｖｓｎ２がバンドギャップリファレンス回路３に入力される。バンドギャップリファレンス回路３で、ＢＧＲ回路用電源電圧Ｖｓｎ２が電源電圧として用いられ、温度依存性及び電源電圧依存性が非常に少なく、電圧レベルが一定な、例えば１．２１Ｖの基準電圧Ｖｂｇｒが生成される（ステップＳ４）。
【００５２】
次に、バンドギャップリファレンス回路３から出力される基準電圧Ｖｂｇｒが周辺電源系のＶＩＮＴ発生回路４、コア電源系のＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７に出力される。ＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７では、基準電圧Ｖｂｇｒにもとづいて、それぞれ内部電源電圧が生成される（ステップＳ５）。
【００５３】
上述したように、本実施例の電源回路及びそれを用いた内部電源電圧発生方法では、パワーオン／オフ回路１、ＢＧＲ回路用電源電圧発生部２、バンドギャップリファレンス回路３、ＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７が設けられる。ＢＧＲ回路用電源電圧発生部２には、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂが設けられる。参照電圧発生回路２ａは、パワーオン信号Ｓｐｗｏｎが入力され、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂを生成する。生成される参照電圧Ｖｓｎ１は、外部高電位側電源Ｖｄｄ電圧が０．８Ｖから４Ｖの範囲において、低温（−４０℃）から高温（８５℃）領域まで、外部高電位側電源Ｖｄｄ電圧依存性がなく、略一定な電圧となる。ＢＧＲ回路用電源電圧発生回路２ｂは、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、チャージポンプ回路を用いて参照電圧Ｖｓｎ１を昇圧し、電源電圧依存性が小さい、例えば、一定な２ＶのＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。バンドギャップリファレンス回路３は、基準電圧発生回路として動作し、ＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、ＢＧＲ回路用電源電圧Ｖｓｎ２を電源電圧として用い、温度依存性及び電源電圧依存性が非常に小さく、例えば１．２１Ｖと一定な電圧である基準電圧Ｖｂｇｒを生成してＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７に出力する。
【００５４】
このため、外部高電位側電源Ｖｄｄ電圧が略１Ｖであっても、バンドギャップリファレンス回路３から基準電圧Ｖｂｇｒを発生させることができる。したがって、外部高電位側電源Ｖｄｄ電圧が略１Ｖであっても、基準電圧Ｖｂｇｒをもとに、内部電源電圧を発生することができる。
【００５５】
なお、本実施例では、電源回路を構成するトランジスタにＭＯＳトランジスタを用いているがＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００５６】
次に、本発明の実施例２に係る電源回路及びそれを用いた内部電源電圧発生方法について、図面を参照して説明する。図９は半導体記憶装置の電源回路の構成を示す概略図である。本実施例では、ＢＧＲ回路用電源電圧発生回路から出力されるＢＧＲ回路用電源電圧をワード線昇圧用電圧として用いている。
【００５７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５８】
図９に示すように、電源回路４０ａには、パワーオン／オフ回路１、ＢＧＲ回路用電源電圧発生部２、バンドギャップリファレンス回路３、ＶＩＮＴ発生回路４、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７が設けられる。電源回路４０ａは、外部電源としての外部高電位側電源Ｖｄｄが入力され、半導体記憶装置の動作に必要な各種内部電源電圧を生成する。
【００５９】
ＢＧＲ回路用電源電圧発生部２には、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂが設けられる。参照電圧発生回路２ａは、パワーオン信号Ｓｐｗｏｎが入力され、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂを生成する。ＢＧＲ回路用電源電圧発生回路２ｂは、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、ＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。ＢＧＲ回路用電源電圧Ｖｓｎ２は、バンドギャップリファレンス回路３に出力され、メモリ部のワードラインＷＬにＶＰＰ電圧として供給される。
【００６０】
ＶＰＰ電圧は、メモリ部のセルのトランスファーゲートをオン／オフさせるものであり、セルの信号電圧は直接ＶＰＰ電圧に依存しない。このため、電源電圧依存性を有するＢＧＲ回路用電源電圧Ｖｓｎ２をワード線の昇圧電位たるＶＰＰとして用い、メモリセルのトランスファーゲートをオン／オフさせることができる。
【００６１】
上述したように、本実施例の電源回路及びそれを用いた内部電源電圧発生方法では、パワーオン／オフ回路１、ＢＧＲ回路用電源電圧発生部２、バンドギャップリファレンス回路３、ＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７が設けられる。ＢＧＲ回路用電源電圧発生部２には、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂが設けられる。参照電圧発生回路２ａは、パワーオン信号Ｓｐｗｏｎが入力され、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂを生成する。生成される参照電圧Ｖｓｎ１は、外部高電位側電源Ｖｄｄ電圧が０．８Ｖから４Ｖの範囲において、低温（−４０℃）から高温（８５℃）領域まで、外部高電位側電源Ｖｄｄ電圧依存性がなく、略一定な電圧となる。ＢＧＲ回路用電源電圧発生回路２ｂは、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、チャージポンプ回路を用いて参照電圧Ｖｓｎ１を昇圧し、電源電圧依存性が小さい、ＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。バンドギャップリファレンス回路３は、基準電圧発生回路として動作し、ＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、ＢＧＲ回路用電源電圧Ｖｓｎ２を電源電圧として用い、温度依存性及び電源電圧依存性が非常に小さく、例えば１．２１Ｖと一定な電圧である基準電圧Ｖｂｇｒを生成してＶＩＮＴ発生回路４、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７に出力する。
【００６２】
このため、実施例１の効果の他に、ＶＰＰ発生回路を用いずに、メモリ部のワードラインＷＬにＢＧＲ回路用電源電圧Ｖｓｎ２をＶＰＰ電圧として供給することができ、内部電源発生回路の数を削減することができる。
【実施例３】
【００６３】
次に、本発明の実施例３に係る電源回路及びそれを用いた内部電源電圧発生方法について、図面を参照して説明する。図１０は参照電圧発生回路を示す回路図、図１１はＢＧＲ回路用電源電圧発生回路を示す回路図、図１２はバンドギャップリファレンス回路を示す回路図である。本実施例では、外部高電位側電源が所定の電圧に達すると、外部高電位側電源を直接バンドギャップリファレンス回路に供給して基準電圧を生成している。
【００６４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６５】
図１０に示すように、参照電圧発生回路２ａａには、コンパレータＣＭＰ２、インバータＩＮＶ１乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１乃至５、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至５、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、抵抗Ｒ１乃至６、及び抵抗Ｒ２１乃至２４が設けられる。
【００６６】
参照電圧発生回路２ａａは、パワーオン信号Ｓｐｗｏｎ、外部高電位側電源Ｖｄｄ、及び高電位側電源Ｖｄｄ２により、実施例１の参照電圧発生回路２ａと同様に動作して参照電圧Ｖｓｎ１、制御電圧Ｖｃｍｐｇ、及び制御電圧Ｖｃｍｂを生成するが、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１がオフ（パワーオン信号が出力される所定の第１の電圧よりも高い所定の第２の電圧でオフ）すると参照電圧Ｖｓｎ１を生成しない。ここで、本実施例で使用されるＭＯＳトランジスタは、ノーマリィオフ型（エンハンスメント型或いはＥ型とも呼称される）ＭＯＳトランジスタを用いている。
【００６７】
抵抗Ｒ２１は、一端がＢＧＲ回路用電源電圧Ｖｓｎ２に接続され、他端がノードＮ１１に接続される。抵抗Ｒ２２は、一端がノードＮ１１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ１１から抵抗分割された電圧である第３の参照電圧Ｖｓｎ３が出力される。
【００６８】
抵抗Ｒ２３は、一端が外部高電位側電源Ｖｄｄに接続され、他端がノードＮ１２に接続される。抵抗Ｒ２４は、一端がノードＮ１２に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ１２から抵抗分割された電圧である高電位側電源Ｖｄｄ３電圧が出力される。
【００６９】
コンパレータＣＭＰ２は、入力側の（−）ポートに第３の参照電圧Ｖｓｎ３が入力され、入力側の（＋）ポートに高電位側電源Ｖｄｄ３電圧が入力され、コンパレータＣＭＰ２のバイアス電流を制御する制御電圧Ｖｃｍｂが入力され、第３の参照電圧Ｖｓｎ３と高電位側電源Ｖｄｄ３電圧を比較し、比較増幅した信号を出力する。
【００７０】
インバータＩＮＶ３は、コンパレータＣＭＰ２から出力される信号が入力され、反転信号を出力する。インバータＩＮＶ４は、インバータＩＮＶ３から出力される信号が入力され、反転信号を出力する。
【００７１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源Ｖｄｄ２に接続され、ゲートにインバータＩＮＶ４から出力される信号が入力され、ドレインがノードＮ１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、コンパレータＣＭＰ２から出力される信号が（−）の場合にオンし、コンパレータＣＭＰ２から出力される信号が（＋）の場合にオフする。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１がオフするとＰｃｈ  ＭＯＳトランジスタＰＭＴ４がオフし、参照電圧Ｖｓｎ１が出力されない。
【００７２】
図１１に示すように、ＢＧＲ回路用電源電圧発生回路２ｂｂには、コンパレータＣＭＰ１、アクティブ用昇圧回路部１１、スタンバイ用昇圧回路部１２、モニタ部１３、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２１が設けられる。ＢＧＲ回路用電源電圧発生回路２ｂｂは、参照電圧Ｖｓｎが入力され、ＢＧＲ回路用電源電圧Ｖｓｎ２を生成してバンドギャップリファレンス回路３ａに出力する。
【００７３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、ソースが外部高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＢＳＷが入力され、ドレインがコンパレータＣＭＰ１の出力側と、アクティブ用リングオシレータ２１及びスタンバイ用リングオシレータ２３の入力側とに接続される。
【００７４】
制御信号ＳＢＳＷは、外部高電位側電源Ｖｄｄが所定の第２の電圧以上になると“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。制御信号ＳＢＳＷが“Ｈｉｇｈ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は動作を停止しており、コンパレータＣＭＰ１の比較増幅結果にしたがって、アクティブ用リングオシレータ２１及びスタンバイ用リングオシレータ２３は、“Ｈｉｇｈ”又は“Ｌｏｗ”レベルの信号を出力する。一方、制御信号ＳＢＳＷが“Ｌｏｗ”レベルのとき、コンパレータＣＭＰ１の比較増幅結果いかんによらず常に“Ｈｉｇｈ”レベルの信号が入力され、アクティブ用リングオシレータ２１及びスタンバイ用リングオシレータ２３は発振を止める。
【００７５】
図１２に示すように、バンドギャップリファレンス回路３ａには、コンパレータＣＭＰ３、ダイオードＤ１、ダイオードＤ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１乃至３３、及び抵抗Ｒ３１乃至３３が設けられる。
【００７６】
バンドギャップリファレンス回路３ａは、外部高電位側電源Ｖｄｄが所定の第１の電圧よりも高い所定の第２の電圧以下のとき（制御信号ＳＢＳＷが“Ｈｉｇｈ”レベル、制御信号ＳＳＷが“Ｌｏｗ”レベル）、ＢＧＲ回路用電源電圧発生回路２ｂｂから出力されるＢＧＲ回路用電源電圧Ｖｓｎ２を電源電圧として用い、基準電圧Ｖｂｇｒを生成する。一方、外部高電位側電源Ｖｄｄが所定の第２の電圧以上のとき（制御信号ＳＢＳＷが“Ｌｏｗ”レベル、制御信号ＳＳＷが“Ｈｉｇｈ”レベル）、外部高電位側電源Ｖｄｄを電源電圧として用い、基準電圧Ｖｂｇｒを生成する。
【００７７】
抵抗Ｒ３１は、一端に基準電圧Ｖｂｇｒが入力され、他端がノードＮ２１に接続される。抵抗Ｒ３２は、一端がノードＮ２１に接続される。ダイオードＤ１は、アノードが抵抗Ｒ３２の他端に接続され、カソードが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３３は、一端に基準電圧Ｖｂｇｒが入力され、他端がノードＮ２２に接続される。ダイオードＤ２は、アノードがノードＮ２２に接続され、カソードが低電位側電源（接地電位）Ｖｓｓに接続される。
【００７８】
コンパレータＣＭＰ３は、入力側の（＋）ポートにノードＮ２１から出力される信号が入力され、入力側の（−）ポートにノードＮ２２から出力される信号が入力され、Ｎ２１から出力される信号とＮ２２から出力される信号を比較し、比較増幅した信号を出力する。
【００７９】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１は、ソースが外部高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＳＷの逆位相の信号である制御信号ＳＢＳＷが入力され、ドレインがノードＮ２３に接続される。制御信号ＳＢＳＷが“Ｈｉｇｈ”レベル（外部高電位側電源Ｖｄｄ電圧が所定の第２の電圧以下）のとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１はオフし、制御信号ＳＢＳＷが“Ｌｏｗ”レベル（外部高電位側電源Ｖｄｄ電圧が所定の第２の電圧以上）のとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１はオンする。
【００８０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３３は、ソースにＢＧＲ回路用電源電圧Ｖｓｎ２が入力され、ゲートに制御信号ＳＳＷが入力され、ドレインがノードＮ２３に接続される。制御信号ＳＳＷが“Ｌｏｗ”レベル（外部高電位側電源Ｖｄｄ電圧が所定の第２の電圧以下）のとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３３はオンし、制御信号ＳＳＷが“Ｈｉｇｈ”レベル（外部高電位側電源Ｖｄｄ電圧が所定の第２の電圧以上）のとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３３はオフする。
【００８１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３２は、ソースがノードＮ２３に接続され、ゲートにコンパレータＣＭＰ３から出力される信号が入力され、ドレインから基準電圧Ｖｂｇｒを出力する。
【００８２】
次に、内部電源電圧の発生手順について、図１３を参照して説明する。図１３は内部電源電圧の生成手順を示すフローチャートである。
【００８３】
図１３に示すように、まず、外部高電位側電源Ｖｄｄが半導体記憶装置の電源回路に入力されると、パワーオン／オフ回路で外部高電位側電源Ｖｄｄの電圧レベルをチェックし、外部高電位側電源Ｖｄｄ電圧が立ち上がり、所定の第１の電圧以上になったときにパワーオン信号ＳｐｗｏｎがＢＧＲ回路用電源電圧発生部２に出力される（ステップＳ１）。
【００８４】
次に、パワーオン信号Ｓｐｗｏｎと、外部高電位側電源Ｖｄｄ電圧と、高電位側電源発生部５０で生成された高電位側電源Ｖｄｄ２とにより参照電圧発生回路２ａａが起動し、制御電圧Ｖｃｍｂと、温度依存性及び電源電圧依存性が小さく、略電圧レベルが一定な参照電圧Ｖｓｎ１とが生成される。このとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１はオンしている（ステップＳ１１）。
【００８５】
続いて、外部高電位側電源Ｖｄｄ電圧が所定の第２の電圧以上かどうかを判断する（ステップＳ１２）。
【００８６】
外部高電位側電源Ｖｄｄ電圧がまだ所定の第２の電圧以下の場合、ＢＧＲ回路用電源電圧発生回路２ｂｂのコンパレータＣＭＰ１に参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、参照電圧Ｖｓｎ１及び基準電圧Ｖｂｇｒよりも電圧が高い、ＢＧＲ回路用電源電圧Ｖｓｎ２が生成される（ステップＳ１３）。
【００８７】
そして、バンドギャップリファレンス回路３ａで、ＢＧＲ回路用電源電圧Ｖｓｎ２が電源電圧として用いられ、温度依存性及び電源電圧依存性が非常に少なく、電圧レベルが一定な、例えば１．２１Ｖの基準電圧Ｖｂｇｒが生成される（ステップＳ１４）。
【００８８】
外部高電位側電源Ｖｄｄ電圧が上昇し、所定の第２の電圧以上の場合、“Ｈｉｇｈ”レベルの制御信号ＳＳＷ及び“Ｌｏｗ”レベルの制御信号ＳＢＳＷが発生し、参照電圧発生回路２ａａから参照電圧Ｖｓｎ１が出力されず、ＢＧＲ回路用電源電圧発生回路２ｂｂからＢＧＲ回路用電源電圧Ｖｓｎ２が出力されない。バンドギャップリファレンス回路３ａでは、外部高電位側電源Ｖｄｄをもとにして、温度依存性及び電源電圧依存性が非常に少なく、電圧レベルが一定な基準電圧Ｖｂｇｒが生成される。この結果、参照電圧発生回路２ａａ及びＢＧＲ回路用電源電圧発生回路２ｂｂの動作が停止して低消費電力化が達成できる。
【００８９】
次に、バンドギャップリファレンス回路３ａから出力される基準電圧Ｖｂｇｒが周辺電源系のＶＩＮＴ発生回路と、コア電源系のＶＰＰ発生回路、ＶＡＡ発生回路、及び１／２ＶＡＡ発生回路に出力される。ＶＩＮＴ発生回路、コア電源系のＶＰＰ発生回路、ＶＡＡ発生回路、及び１／２ＶＡＡ発生回路では、基準電圧Ｖｂｇｒにもとづいて、それぞれ内部電源電圧が生成される（ステップＳ１５）。
【００９０】
上述したように、本実施例の電源回路及びそれを用いた内部電源電圧発生方法では、コンパレータＣＭＰ３、ダイオードＤ１、ダイオードＤ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１乃至３３、及び抵抗Ｒ３１乃至３３が設けられる。参照電圧発生回路２ａａに、コンパレータＣＭＰ２、インバータＩＮＶ１乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１乃至５、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至５、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、抵抗Ｒ１乃至６、及び抵抗Ｒ２１乃至２４が設けられる。バンドギャップリファレンス回路３ａは、外部高電位側電源Ｖｄｄが所定の第１の電圧よりも高い所定の第２の電圧以下のとき、ＢＧＲ回路用電源電圧発生回路２ｂｂから出力されるＢＧＲ回路用電源電圧Ｖｓｎ２を電源電圧として用い、基準電圧Ｖｂｇｒを生成する。一方、外部高電位側電源Ｖｄｄが所定の第２の電圧以上のとき、外部高電位側電源Ｖｄｄを電源電圧として用い、基準電圧Ｖｂｇｒを生成する。
【００９１】
このため、実施例１の効果の他に、外部高電位側電源Ｖｄｄが所定の第２の電圧以上のときには、ＢＧＲ回路用電源電圧発生回路２ｂｂの動作が停止しているので、消費電力を削減することができる。
【００９２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９３】
例えば、本実施例では電源回路を半導体記憶装置に用いているが、パワーオン／オフ回路、ＢＧＲ回路用電源電圧発生部、バンドギャップリファレンス回路などを、ＳｏＣ（System  on  a  chip）、アナログ・デジタルＬＳＩなどの電源回路に使用としもよい。
【００９４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソースが高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレイン及び前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び第３のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が低電位側電源に接続される第１の抵抗と、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも低い閾値電圧を有する第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が前記低電位側電源に接続される第２の抵抗と、一端が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第３の抵抗と、ドレインが前記第３の抵抗の他端に接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも低い閾値電圧を有する第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタとを備え、パワーオン信号が入力され、参照電圧が前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力され、制御電圧が前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力される参照電圧発生回路と、前記参照電圧、モニタ電圧、及びバイアス電流を制御する前記制御電圧が入力され、前記参照電圧及び前記モニタ電圧を比較し、比較増幅した信号を出力するコンパレータと、前記コンパレータから出力される信号が入力され、前記参照電圧を昇圧して電源電圧を生成する昇圧回路部と、前記電源電圧をモニタし、前記モニタ電圧を前記コンパレータに帰還入力させるモニタ部とを有する電源電圧発生回路と、前記電源電圧が入力され、前記電源電圧を用いて、基準電���を生成するバンドギャップリファレンス回路とを具備する電源回路。
【００９５】
（付記２）  前記第１及び第２のＰｃｈ絶縁ゲート型電界効果トランジスタと前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタから構成されるウィルソン定電流回路は、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタ及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタ側からミラー比Ｎの電流が流れるように設定され、前記第１の抵抗は前記第２の抵抗と同じ値に設定され、前記第１の抵抗Ｒ１、前記第２の抵抗Ｒ２、前記第３の抵抗Ｒ３、前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート幅Ｗｇ１、前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート長Ｌｇ１、前記第４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート幅Ｗｇ２、及び前記第４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート長Ｌｇ２の関係は、Wg1／Lg1：Wg2／Lg2＝1：Ｎと設定され、(R3／R2)×(k／q)×ln(N)＝｜dVf／dT｜と設定される（なお、Ｗｇ／Ｌｇはトランジスタのβ比、ｋはボルツマン定数、ｑは電子の電荷、｜ｄＶｆ／ｄＴ｜はｐｎダイオードのオン電圧の温度依存性である）ことを特徴とする付記１に記載の電源回路。
【００９６】
（付記３）  前記基準電圧は、半導体記憶装置の周辺電源及びコア電源の生成に用いられる付記１又は２に記載の電源回路。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施例１に係る半導体記憶装置の電源回路の構成を示す概略図。
【図２】本発明の実施例１に係る参照電圧発生回路を示す回路図。
【図３】本発明の実施例１に係る高電位側電源発生部を示す回路図。
【図４】本発明の実施例１に係る参照電圧発生回路の２５℃における動作波形を示す図。
【図５】本発明の実施例１に係る参照電圧の温度特性を示す図。
【図６】本発明の実施例１に係る参照電圧の外部電源電圧依存性を示す図。
【図７】本発明の実施例１に係るＢＧＲ回路用電源電圧発生回路を示すブロック図。
【図８】本発明の実施例１に係る内部電源電圧の発生手順を示すフローチャート。
【図９】本発明の実施例２に係る半導体記憶装置の電源回路の構成を示す概略図。
【図１０】本発明の実施例３に係る参照電圧発生回路を示す回路図。
【図１１】本発明の実施例３に係るＢＧＲ回路用電源電圧発生回路を示すブロック図。
【図１２】本発明の実施例３に係るバンドギャップリファレンス回路を示す回路図。
【図１３】本発明の実施例３に係る内部電源電圧の発生手順を示すフローチャート。
【符号の説明】
【００９８】
１  パワーオン／オフ回路
２  ＢＧＲ回路用電源電圧発生部
２ａ、２ａａ  参照電圧発生回路
２ｂ、２ｂｂ  ＢＧＲ回路用電源電圧発生回路
３、３ａ  バンドギャップリファレンス回路
４  ＶＩＮＴ発生回路
５  ＶＰＰ発生回路
６  ＶＡＡ発生回路
７  １／２ＶＡＡ発生回路
１１  アクティブ用昇圧回路部
１２  スタンバイ用昇圧回路部
１３  モニタ部
２１  アクティブ用リングオシレータ
２２  アクティブ用チャージポンプ回路
２３  スタンバイ用リングオシレータ
２４  スタンバイ用チャージポンプ回路
４０、４０ａ  電源回路
５０  高電位側電源発生部
ＢＬ  ビット線
ＣＭＰ１〜３  コンパレータ
ＣＭＴ１、ＣＭＴ２  ＭＯＳトランジスタ型容量
Ｄ１、Ｄ２  ダイオード
ＩＮＶ１〜４  インバータ
Ｎ１〜６、Ｎ１１、Ｎ１２、Ｎ２１〜２３、Ｎ４１  ノード
ＮＭＴ１〜５、ＮＭＴ４１〜４３  Ｎｃｈ  ＭＯＳトランジスタ
ＰＬ  プレート線
ＰＭＴ１〜５、ＰＭＴ１１、ＰＭＴ２１、ＰＭＴ３１〜３３、ＰＭＴ４１〜４３  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜５、Ｒ１１、Ｒ１２、Ｒ２１〜２４、Ｒ３１〜３３、Ｒ４１〜４８  抵抗
Ｓａｃｔ、Ｓｂａｃｔ  制御信号
Ｓｐｗｏｎ  パワーオン信号
ＳＳＷ、ＳＢＳＷ  制御信号
Ｖｂｇｒ  基準電圧
Ｖｃｍｂ、Ｖｃｍｐｇ  制御電圧
Ｖｄｄ  外部高電位側電源
Ｖｄｄ２、Ｖｄｄ３  高電位側電源
Ｖｍｏｎｉｔ  モニタ電圧
Ｖｓｎ１  参照電圧
Ｖｓｎ２  ＢＧＲ回路用電源電圧
Ｖｓｎ３  第３の参照電圧
Ｖｓｓ  低電位側電源（接地電位）
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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