(57)【要約】【課題】半導体装置において、活性領域と素子分離絶縁膜の界面に形成されるディボット(窪み)を抑制して、シリサイド化による接合リークの発生を防止する。【解決手段】第１の活性領域の素子分離絶縁膜近傍の領域と第２の活性領域とを除く領域の前記第２のゲート絶縁膜を除去する工程と、前記第２のゲート絶縁膜を除去した半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１および第２の活性領域上にそれぞれゲート電極を形成する工程とを有する。これにより、第１の活性領域の素子分離絶縁膜近傍、並びに第２の活性領域の全体では、この第２のゲート絶縁膜が残っているため、ディボットが生じることがないか、生じたとしてもサイズが小さくなるのである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に、第１のゲート絶縁膜を有するゲート電極と、前記第１の絶縁膜よりも厚膜の第２のゲート絶縁膜を有するゲート電極とを備える半導体装置であって、
半導体基板の表面部で、素子分離絶縁膜によって分離された第１の活性領域、第２の活性領域および第３の活性領域と、
前記第１の活性領域および前記第３の活性領域に形成された前記第１のゲート絶縁膜を有するゲート電極と、
前記第２の活性領域に形成された前記第２のゲート絶縁膜を有するゲート電極と、
を備え、
前記第１の活性領域と前記素子分離絶縁膜との界面および前記第２の活性領域と前記素子分離絶縁膜との界面のディボット深さが同等であり、かつ前記第３の活性領域と前記素子分離絶縁膜との界面のディボット深さよりも小さいことを特徴とする、半導体装置。
【請求項２】
各前記ゲート電極の両側面に形成されたサイドウォールと、
各前記ゲート電極、各前記サイドウォールおよび前記素子分離絶縁膜をマスクとして、半導体基板の表面部に形成された拡散層と、
前記拡散層の表面部に形成されたシリサイド層と、を備え、
前記第１の活性領域と前記素子分離絶縁膜との界面における前記シリサイド層と前記拡散層のｐｎ境界との最短距離が、前記第３の活性領域と前記素子分離絶縁膜との界面における前記シリサイド層と前記拡散層のｐｎ境界との最短距離に比して小さい、請求項１記載の半導体装置。
【請求項３】
前記第１の活性領域のゲート電極が、前記第１の活性領域上と前記素子分離絶縁膜上とにわたって配置されるとともに、前記素子分離絶縁膜近傍以外の領域において前記第１のゲート絶縁膜を有し、該素子分離絶縁膜近傍において前記第２のゲート絶縁膜を有する請求項１記載の半導体装置。
【請求項４】
半導体基板の表面に、第１のゲート絶縁膜を有するゲート電極と、前記第１の絶縁膜よりも厚膜の第２のゲート絶縁膜を有するゲート電極とを備える半導体装置の製造方法であって、
半導体基板上に、素子分離絶縁膜により分離された、第１の活性領域および第２の活性領域を形成する工程と、
第１および第２の活性領域が形成された半導体基板上に前記第２のゲート絶縁膜を形成する工程と、
前記第１の活性領域の前記素子分離絶縁膜近傍の領域と前記第２の活性領域とを除く領域の前記第２のゲート絶縁膜を除去する工程と、
前記第２のゲート絶縁膜を除去した半導体基板上に前記第１のゲート絶縁膜を形成する工程と、
前記第１および第２の活性領域上にそれぞれゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
各前記ゲート電極の両側面にサイドウォールを形成する工程と、
各前記ゲート電極、各前記サイドウォールおよび前記素子分離絶縁膜をマスクとして、半導体基板の表面部に拡散層を形成する工程と、
前記拡散層の表面部にシリサイド層を形成する工程と
をさらに有する請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の活性領域のゲート電極を、前記第１の活性領域上と前記素子分離絶縁膜上とにわたって形成する請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、活性領域と素子分離絶縁膜の界面に形成されるディボットを抑制して、接合リークの発生を防止する方法に関する。
【背景技術】
【０００２】
システムＬＳＩ（Large Scale Integrated Circuit）を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのゲート長は、これまで進められてきた微細化の結果、すでに５０ｎｍを下回っている。ゲート長が短くなるにつれショートチャネル効果が発生しやすくなる。ショートチャネル効果とは、チャネル長の減少に伴い、ソース・ドレイン領域同士の距離が狭まり、チャネル部分の電界、電位分布にソース・ドレインの及ぼす効果が大きくなって生ずる特性変動である。
【０００３】
このショートチャネル効果を抑制するためにソース・ドレイン領域（以下、拡散層と称する）の深さは浅接合化（拡散層を浅くすること）が進んでいる。これはチャネル部分の電界、電位分布に拡散層の及ぼす効果を小さくする作用があるからである。しかし、拡散層の浅接合化は寄生抵抗を増加させ、ゲート長の短縮はゲート配線抵抗の増加を招く。このため、拡散層の表面あるいはゲート電極の表面にシリサイドを形成する技術が用いられている。
【０００４】
このような従来技術において、トランジスタが形成される活性領域を分離する例えばＳＴＩ（Sallow Trench Isolation）からなる素子分離絶縁膜の端部、すなわち活性領域と素子分離絶縁膜の界面にディボット（窪み）が形成されることがある。ディボットは、ＳＴＩの形成工程後から、シリサイド工程までのさまざまな工程によって形成される。
【０００５】
システムＬＳＩを構成する回路は、薄膜のゲート絶縁膜を有するトランジスタを用いた回路内部との信号処理用回路と、厚膜のゲート絶縁膜を有するトランジスタを用いた外部との信号処理用回路を備える。また、薄膜のゲート絶縁膜を有するトランジスタを用いた信号処理回路が回路面積のほとんどを占めているのが一般的である。
【０００６】
複数の膜厚のゲート絶縁膜を備える半導体において、薄膜のゲート絶縁膜を有する領域は、厚膜のゲート絶縁膜を形成した後にエッチングにより全て除去した後に、薄膜のゲート絶縁膜を形成するのが一般的である。そして、前記エッチングにおいては、素子分離絶縁膜も同時にエッチングされてしまう。従って薄膜の活性領域においてはディボットが大きくなるという課題がある。
【０００７】
ディボットが形成されたままでシリサイド形成工程を行った場合、ディボットの部分ではシリコン基板と拡散層のｐｎ接合への距離が近いことから、前記ｐｎ接合とシリサイド層との距離が近くなり、接合リーク（シリサイド層からｐｎ接合部分への電流の漏れ）が発生する場合がある。
【０００８】
このディボットによる接合リークの増加を抑制する技術として下記の特許文献１では、ディボットに絶縁膜を埋め込み、シリサイド層がソース・ドレイン領域の接合位置まで形成されることを防止し、接合リークを抑制している。
【０００９】
また、活性領域と素子分離絶縁膜にまたがってゲート電極が形成された場合、ディボットにより露出した活性領域側面ではゲート絶縁膜の薄膜化が発生し、ゲート電極とシリコン基板の間で電流の漏れ（ゲートリーク）が増加する。これはゲート耐圧の低下を招き、信頼性の課題となる場合がある。
【００１０】
このようなディボットによるゲート絶縁膜のゲートリークの増加を抑制する技術として、下記の特許文献２では、ディボットにＳＯＧ（Spin On Glass）を埋め込み、活性領域側面を露出させないことでディボットによるゲート絶縁膜の薄膜化を防止し、ゲート耐圧の低下を抑制している。
【特許文献１】特開２００６−３４４６６３号公報
【特許文献２】特開平４−２９０２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上記の技術には以下のような問題点がある。
【００１２】
特許文献１に記載の半導体装置の製造方法は、前記素子分離絶縁膜の端部に生じたディボットを埋めるように、半導体基板上に絶縁膜を形成する工程と、この絶縁膜をエッチバックして、前記ディボットに第１絶縁膜を形成する工程を有している。
【００１３】
即ち、この技術では少なくともディボットを埋める絶縁膜を形成する工程と、前記絶縁膜をエッチバックする工程が必要であり、コストの増加を招く。また、ディボットを埋めるように、前記半導体基板上に形成された絶縁膜は、エッチバックによりディボットには残し、活性領域上、及びゲート電極上は完全に除去しなければ、以降で実施されるシリサイド形成工程にて均一なシリサイドを形成することが出来なくなる。これはプロセスを複雑化させ、微細化にともない高精度な制御が求められ、実施が困難になる。
【００１４】
また、特許文献２に記載の半導体装置の製造方法は、前記素子分離絶縁膜の端部に生じたディボットを埋めるように、前記半導体基板上にＳＯＧを塗布する工程と、前記ＳＯＧを弗酸によりエッチバックして、前記ディボットにＳＯＧを残留させる工程を有する。
【００１５】
即ち、この技術でも同様に、少なくともディボットを埋めるＳＯＧを形成する工程と、前記ＳＯＧを弗酸によりエッチバックする工程が必要であり、コストの増加を招く。また、ディボットを埋めるように、前記半導体基板上に形成されたＳＯＧは、エッチバックによりディボットには残し、活性領域上は完全に除去しなければ、以降で実施されるゲート酸化工程、注入工程、シリサイド形成工程にて均一な酸化膜、注入層、シリサイドを形成することが出来なくなる。これはプロセスを複雑化させ、微細化にともない高精度な制御が求められ、実施が困難になる。
【００１６】
本発明では複数の膜厚のゲート絶縁膜を備える半導体装置において、薄膜のゲート絶縁膜を有する活性領域における素子分離絶縁膜のディボットを抑制することで、ディボットの部分でシリコン基板とソース・ドレイン領域のｐｎ接合への距離が近いことによって、前記ｐｎ接合とシリサイド層との距離が近くなり、接合リークが発生することを抑制する。
【００１７】
また、薄膜のゲート絶縁膜を有する活性領域における素子分離絶縁膜のディボットにより露出された活性領域に厚膜のゲート絶縁膜を形成することで、ゲート電極とシリコン基板との間で発生する電流のリークを十分小さくする。これにより活性領域側面でゲート絶縁膜の薄膜化が発生しても十分に電流のリークが小さく、耐圧を補償できる素子を実施できる。
さらに従来の製造方法に対して工程の増加なく本発明の実施可能とする。
【課題を解決するための手段】
【００１８】
以上の目的を達成するために、本発明では以下のような手段を採用している。
【００１９】
まず、本発明は、半導体基板の表面に、第１のゲート絶縁膜を有するゲート電極と、前記第１の絶縁膜よりも厚膜の第２のゲート絶縁膜を有するゲート電極とを備える半導体装置の製造方法である。
【００２０】
次に、このような半導体装置の製造方法において、半導体基板上に、素子分離絶縁膜により分離された、第１の活性領域および第２の活性領域を形成する工程と、第１および第２の活性領域が形成された半導体基板上に前記第２のゲート絶縁膜を形成する工程とを有する。
【００２１】
次に、前記第１の活性領域の前記素子分離絶縁膜近傍の領域と前記第２の活性領域とを除く領域の前記第２のゲート絶縁膜を除去する工程と、前記第２のゲート絶縁膜を除去した半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１および第２の活性領域上にそれぞれゲート電極を形成する工程とを有する。これにより、第１の活性領域の素子分離絶縁膜近傍、並びに第２の活性領域の全体では、この第２のゲート絶縁膜が残っているため、ディボットが生じることがないか、生じたとしてもサイズが小さくなるのである。
【００２２】
また、各ゲート電極の両側面にサイドウォールを形成する工程と、各ゲート電極、各サイドウォールおよび前記素子分離絶縁膜をマスクとして、半導体基板の表面部に拡散層を形成する工程と、この拡散層の表面部にシリサイド層を形成する工程とを有する。これにより、接合リーク（シリサイド層からｐｎ接合部分への電流の漏れ）を抑制することが出来る。
【００２３】
あるいは、前記第１の活性領域のゲート電極を、前記第１の活性領域上と前記素子分離絶縁膜上とにわたって形成する。これによりゲート電極の下方はシリサイド層で完全に覆われるため、ゲートリーク（ゲート電極から半導体基盤への電流の漏れ）を抑制することが出来る。
【発明の効果】
【００２４】
以上により複数の膜厚のゲート絶縁膜を備える半導体装置において、薄膜のゲート絶縁膜を有する活性領域と素子分離絶縁膜の界面のディボットを抑制することができる。従来はディボットでシリコン基板とソース・ドレイン領域のｐｎ接合との距離が近いために、前記ｐｎ接合とシリサイド層との距離が近くなり、接合リークが発生していたが、本発明ではこれを抑制できる。
【００２５】
また、薄膜のゲート絶縁膜を有する活性領域における素子分離絶縁膜のディボットにより露出された活性領域に厚膜のゲート絶縁膜を形成することで、ディボットでのゲート電極とシリコン基板との間で発生する電流リークを十分小さくする。これにより活性領域側面でゲート絶縁膜の薄膜化が発生しても十分に電流リークの小さく、耐圧を補償できる素子を実施できる。
【００２６】
さらに、従来の製造方法に対して工程の増加なく、本発明を実施することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態)
以下に、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。
【００２８】
図１に本発明の第１の実施形態に係る半導体装置を示す。
【００２９】
半導体基板１は素子分離絶縁膜４により分離された第１の活性領域５、第３の活性領域６、第２の活性領域７を備え、これら活性領域５、６、７はＰウェル（図示せず)内に形成されている。前記活性領域５、６には例えば膜厚３ｎｍの第１のゲート絶縁膜１０を有するゲート電極１２、１３をそれぞれ備え、前記活性領域７には例えば膜厚７ｎｍの第２のゲート絶縁膜８を有するゲート電極１４を備えている。また、これらゲート電極１２、１３、１４の両側面にはサイドウォール１６が備えられている。さらに、ゲート電極１２、１３、１４の両脇における半導体基板１には、Ｎ型のエクステンション領域１５と、エクステンション領域１５よりも深いＮ型のソース・ドレイン領域１７が形成されている。
【００３０】
ゲート電極１２、１３、１４およびソース・ドレイン領域１７の表層には、シリサイド層１９が形成されている。シリサイド層１９は、例えばニッケルシリサイドからなる。なお、シリサイド層１９は、コバルトシリサイドであってもよい。
【００３１】
図２から図１５に、本発明の第１の実施形態における半導体装置の製造方法を示す。
【００３２】
まず図２に示す工程で、半導体基板１の上に窒化膜２、レジスト３を形成する。
【００３３】
次に図３に示す工程で、リソグラフィ技術によりレジスト３をパターニングし、窒化膜２の一部を露出させる。
【００３４】
次に図４に示す工程で、レジスト３をマスクとして窒化膜２及び半導体基板１に対してエッチングを行い、半導体基板１中に溝Ｔを形成する。溝Ｔの深さは例えば半導体基板１の表面から３００ｎｍである。
【００３５】
次に図５に示す工程で、前記半導体装置全面に絶縁膜４として高密度プラズマ化学気相成長（HDP-NSG : High Density Plasma Non Doped Silicate Glass）で例えばシリコン酸化膜を形成する。次に、化学機械研磨を行い、窒化膜２を露出させる。
【００３６】
次に図６に示す工程で、窒化膜２を除去し、素子分離絶縁膜によって区画された活性領域５、活性領域６、活性領域７を形成する。次に、Ｐ型不純物の例えばボロンを前記半導体基板１の全面に注入しＰウェル（図示せず）を形成する。次にトランジスタの閾値調整のため、必要に応じて前記活性領域にＰ型不純物の例えばボロンの注入（図示せず）を行う。
【００３７】
次に図７に示す工程で、半導体基板１の上にゲート絶縁膜８を例えば７ｎｍ形成する。次にリソグラフィ技術によりレジスト９をパターニングし、活性領域５の一部及び活性領域６の全面を露出させる。このときパターニングされたレジスト９は少なくとも第１の活性領域５の端部と第２の活性領域７上に備えてある。
【００３８】
次に図８に示す工程で、例えば酸化膜ウェットエッチングにより前記露出したゲート絶縁膜８をエッチングし、その後レジスト９を除去し、半導体基板１を露出させる。この際、第３の活性領域６の素子分離絶縁膜４の界面には、前記レジスト９がなかったために、第２のディボット（窪み）Ｄ２が形成される。これに対し、第１、第２の活性領域５,７では、前記レジスト９が存在したために、ディボットが形成されないか、形成されたとしても前記第２のディボットより小さい第１のディボットＤ１となる（図１参照）。
【００３９】
なお第１のディボットＤ１が形成される場合として、図６に示す工程で、窒化膜２を除去する際に素子分離絶縁膜も同時にエッチングされることで形成されることがある。このときは第１のディボットＤ１と第２のディボットＤ２が同じ大きさとなる。
【００４０】
なお、薄い第１のゲート絶縁膜１０を備える第３の活性領域６も、前記第１の活性領域５及び厚い第２のゲート絶縁膜８を備える第２の活性領域７のように形成してディボットＤ１を小さくすることが出来れば理想的である。しかし、回路内の全ての素子にこの活性領域５、７と同様な形成方法を適用するのは困難である。その主な理由は以下の通りである。
【００４１】
システムＬＳＩを構成する回路は、例えば１．２Ｖの電圧で動作させるトランジスタと、例えば３．３Ｖの電圧で動作させるトランジスタがある。前者の１．２Ｖの電圧で動作させるトランジスタは高速動作を目的としているため薄膜のゲート酸化膜が必要であり、後者の３．３Ｖの電圧で動作するトランジスタは１．２Ｖより高い電圧で使用する。このため、ゲート酸化膜の耐圧を確保するため、薄膜のゲート酸化膜より厚いゲート酸化膜が必要となるのが第１の理由である。さらに本発明素子である第１の活性領域５におけるゲート酸化膜は薄膜である必要があるが、リソグラフィ技術によりレジスト９をパターニングする工程においてゲート電極と素子分離絶縁膜の距離が狭いトランジスタの場合、ゲート電極を形成する領域上の一部にレジスト９が形成される可能性がある。このため、ゲート電極の一部に厚膜のゲート酸化膜が形成され、トランジスタ特性を変動させてしまう可能性があることが第２の理由である。
【００４２】
そこで、本実施形態では、上記のように、第１の活性領域５及び第２の活性領域７と第３の活性領域６が混在する構成となっている。
【００４３】
次に図９に示す工程で、半導体基板１の上にゲート絶縁膜１０を例えば３ｎｍ、次にゲート電極となるポリシリコン１１を例えば１５０ｎｍ形成する。次にポリシリコン１１上に、Ｎ型不純物の例えばリンをイオン注入する（図示せず）。
【００４４】
次に図１０に示す工程で、リソグラフィ技術によりレジストをパターニングし（図示せず）、このレジストをマスクとし、前記ポリシリコン１１をエッチングし、レジストを除去することで、活性領域５にゲート電極１２、活性領域６にゲート電極１３、活性領域７にゲート電極１４を形成する。
【００４５】
次に図１１に示す工程で、ゲート電極１２、１３、１４をマスクとして、Ｎ型の不純物、例えばリンや砒素などをイオン注入することにより、ゲート電極１２、１３、１４の両側における半導体基板１にＮ型のエクステンション領域１５を形成する。
【００４６】
次に図１２に示す工程でゲート電極１２、１３、１４の両側に、サイドウォール１６を形成する。サイドウォール１６は半導体基板１全面に絶縁膜を堆積し、エッチバックすることで形成する。
【００４７】
次に図１３に示す工程で、ゲート電極１２、１３、１４およびサイドウォール１６をマスクとして、Ｎ型不純物、例えばリンや砒素などをイオン注入することにより、サイドウォール１３の両側における半導体基板１に、エクステンション領域１５よりも深いＮ型のソース・ドレイン領域１７を形成する。
【００４８】
次に図１４に示す工程で、ゲート電極１２、１３、１４を被覆するように半導体基板１の全面に、金属膜１８を形成する。前記金属膜１８として、例えばＰＶＤ（Physical Vapor Deposition）により、例えばニッケルを成膜する。なお、ニッケル以外にも、シリコンに対する拡散係数の大きい金属、例えばコバルト、プラチナを使用してもよい。
【００４９】
次に図１５に示す工程で、４００℃程度の第１の熱処理を行い、前記金属膜１８とゲート電極１２、１３、１４及びソース・ドレイン領域１７のシリコンと反応し、次にウェットエッチングにより未反応の金属膜１８を除去することで、シリサイド層１９を形成する。続いて、第１の熱処理よりも高温、例えば５５０℃程度の第２の熱処理を行うことによって、前記シリサイド層１９は低抵抗のＮｉＳｉとなる。
【００５０】
以上が第１の実施形態による半導体装置の製造方法である。本実施形態では、ゲート絶縁膜８をエッチングにより除去する工程において、活性領域５と素子分離絶縁膜の界面のディボットに当たる領域をレジスト９で被覆して露出させないことで、前記ゲート絶縁膜８のエッチングの際に発生するディボットを抑制している。このため活性領域５,７のディボットＤ１は、活性領域６のディボットＤ２に対して小さくすることが出来る。
【００５１】
従来はディボットＤ２では半導体基板１の表面とソース・ドレイン領域１７のｐｎ接合との距離が近くなってしまうために、前記ｐｎ接合とシリサイド層１９との距離が近くなり、接合リークが発生していた。しかし、本実施形態では、ディボットＤ１はディボットＤ２に対して小さいため、このようなことが起こりにくく、接合リーク（シリサイド層からｐｎ接合部分への電流の漏れ）を抑制することが出来る。
【００５２】
また、本発明はゲート絶縁膜８をエッチングするときのレジストを開口する領域を変更することで実現できるので、従来の製造方法に対して工程の増加なく、本発明を実施することができる。
【００５３】
なお、本実施例はＮｃｈトランジスタを例としているが、Ｐｃｈトランジスタでも同様の効果を得ることができる。
【００５４】
（第２の実施形態)
以下に、本発明の第２の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。
【００５５】
図１６に本発明の第２の実施形態に係る半導体装置を示す。
【００５６】
前記第１の実施形態と同様に、半導体基板１には素子分離絶縁膜４により分離された第１の活性領域５、第３の活性領域６、第２の活性領域７を備え、これら活性領域５、６、７はＰウェル（図示せず)内に形成されている。前記活性領域５には例えば膜厚３ｎｍのゲート絶縁膜１０と例えば膜厚７ｎｍのゲート絶縁膜８を有するゲート電極２０を備え、前記活性領域６にはゲート絶縁膜１０を有するゲート電極２１を備えている。
【００５７】
また、前記活性領域７には例えば膜厚７ｎｍのゲート絶縁膜８を有するゲート電極２２を備え、前記ゲート電極２０、２１、２２の両側面に、サイドウォール１６を備えている。さらに、ゲート電極２２の両脇における半導体基板１には、Ｎ型のエクステンション領域１５と、エクステンション領域１５よりも深いＮ型のソース・ドレイン領域１７が形成されている。
【００５８】
ゲート電極２０、２１、２２およびソース・ドレイン領域１７の表層には、シリサイド層１９が形成されている。シリサイド層１９は、例えばニッケルシリサイドからなる。なお、シリサイド層１９は、コバルトシリサイドであってもよい。
【００５９】
図１７から図１９に、本発明の第２の実施形態における半導体装置の製造方法を示す。
【００６０】
まず、前提として、本発明の第１の実施携帯における図９までと同じ製造方法を用い、半導体基板１の上にゲート絶縁膜１０を例えば３ｎｍ、次にゲート電極となるポリシリコン１１を例えば１５０ｎｍ形成する。次にポリシリコン１１上に、Ｎ型不純物の例えばリンをイオン注入する（図示せず）。
【００６１】
次に図１７に示す工程で、リソグラフィ技術によりレジストをパターニングし（図示せず）、前記レジストをマスクとし、前記ポリシリコン１１をエッチングし、レジストを除去することで、活性領域５にゲート電極２０、活性領域６にゲート電極２１、活性領域７にゲート電極２２を形成する。
【００６２】
次に、ゲート電極２２をマスクとして、Ｎ型の不純物、例えばリンや砒素などをイオン注入することにより、ゲート電極２２の両側における半導体基板１にＮ型のエクステンション領域１５を形成する。
【００６３】
次に図１８に示す工程でゲート電極２０、２１、２２の両側に、サイドウォール１６を形成する。サイドウォール１６は半導体基板１全面に絶縁膜を堆積し、エッチバックすることで形成する。次に、ゲート電極２２およびサイドウォール１６をマスクとして、Ｎ型不純物、例えばリンや砒素などをイオン注入することにより、サイドウォール１６の両側における半導体基板１に、エクステンション領域１５よりも深いＮ型のソース・ドレイン領域１７を形成する。
【００６４】
次に図１９に示す工程で、ゲート電極２０、２１、２２を被覆するように半導体基板１の全面に、金属膜１８を形成する。前記金属膜１８として、例えばＰＶＤにより、例えばニッケルを成膜する。なお、ニッケル以外にも、シリコンに対する拡散係数の大きい金属、例えばコバルト、プラチナを使用してもよい。
【００６５】
次に図２０に示す工程で、４００℃程度の第１の熱処理を行い、前記金属膜１８とゲート電極２０、２１、２２及びソース・ドレイン領域１７のシリコンと反応し、次にウェットエッチングにより未反応の金属膜１８を除去することで、シリサイド層１９を形成する。続いて、第１の熱処理よりも高温、例えば５５０℃程度の第２の熱処理を行うことによって、前記シリサイド層１９は低抵抗のＮｉＳｉとなる。
【００６６】
前記第１の実施形態と同様に、本実施形態でも、ゲート絶縁膜８をエッチングにより除去する工程（図８）において、活性領域５と素子分離絶縁膜の界面のディボットに当たる領域を露出させない。
【００６７】
即ち、図８に示す工程で、例えば酸化膜ウェットエッチングにより前記露出したゲート絶縁膜８をエッチングし、レジスト９を除去し、半導体基板１を露出させる。この際、第３の活性領域６の素子分離絶縁膜４の界面には、前記レジスト９がなかったために、第２のディボット（窪み）Ｄ２が形成される。これに対し、第１、第２の活性領域５,７では、前記レジスト９が存在したために、ディボットが形成されないか、形成されたとしても前記第２のディボットより小さい第１のディボットＤ１となる。
【００６８】
なお、前記第１の実施形態と同様の理由で、本実施形態も上記のように、第１の活性領域５及び第２の活性領域７と第３の活性領域６が混在する構成となっている。
【００６９】
これにより前記ディボットにより露出した活性領域５の側面に厚膜のゲート絶縁膜８を備えることとなり、ゲートリーク（ゲート電極とシリコン基板との間で発生する電流の漏れ）を十分小さくすることができる。そして、活性領域側面でゲート絶縁膜の薄膜化が発生しても十分にゲートリークが小さく、耐圧を補償できる素子を実施できる。
【００７０】
また、本発明はゲート絶縁膜８をエッチングするときのレジストを開口する領域を変更することで実現できるので、従来の製造方法に対して工程の増加なく、本発明を実施することができる。
【００７１】
なお、本実施例はＮｃｈトランジスタを例としているが、Ｐｃｈトランジスタでも同様の効果を得ることができる。
【産業上の利用可能性】
【００７２】
以上説明したように、本発明は複数の膜厚のゲート絶縁膜を備える半導体装置において、薄膜のゲート絶縁膜を有する活性領域と素子分離絶縁膜の界面のディボットを抑制することが出来る。また、従来はディボットでのシリコン基板とソース・ドレイン領域のｐｎ接合への距離が近いために、前記ｐｎ接合とシリサイド層との距離が近くなり、接合リークが発生していたが、本発明はこれを抑制する方法として有効である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係る半導体装置の構造図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法の工程図。
【図１６】本発明の第２の実施形態に係る半導体装置の構造図。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法の工程図。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法の工程図。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法の工程図。
【図２０】本発明の第２の実施形態に係る半導体装置の製造方法の工程図。
【符号の説明】
【００７４】
１    半導体基板
２    窒化膜
３    レジスト
４    絶縁膜
５    活性領域
６    活性領域
７    活性領域
８    ゲート絶縁膜
９    レジスト
１０  ゲート絶縁膜
１１  酸化膜
１２  ゲート電極
１３  ゲート電極
１４  ゲート電極
１５  エクステンション領域
１６  サイドウォール
１７  ソース・ドレイン領域
１８  金属
１９  シリサイド層
２０  ゲート電極
２１  ゲート電極
２２  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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