(57)【要約】【課題】複数ゲート電界効果トランジスタ構造のトランジスタチャネルをその中に形成するためのフィン状構造を持ち、フィン状構造がＳＯＩ型構造の少なくとも１つの活性半導体層から、ＳＯＩ型構造の埋込み絶縁体上に形成されてなる理想的な複数ゲート電界効果トランジスタ構造と、その製造方法を提供すること。【解決手段】該方法は、少なくとも１つの活性半導体層、埋込み絶縁体、およびキャリア基板を含むＳＯＩ型基板を用意するステップと、複数ゲート電界効果トランジスタ構造のトランジスタチャネルのための領域を形成するフィン状構造を、半導体層から前記絶縁体層上に形成するステップとを含む。前記目的は、絶縁体が酸化シリコンより高い誘電率を有する材料の少なくとも１つの高ｋ層を含むことを特徴とする前記方法によって達成される。【選択図】図１
2009071294.tif 000002
【特許請求の範囲】
【請求項１】
複数ゲート電界効果トランジスタ構造（１）を製造するための方法であって、
少なくとも１つの活性半導体層、埋込み絶縁体およびキャリア基板（９）を含むＳＯＩ型基板を用意するステップと、
前記複数ゲート電界効果トランジスタ構造（１）のトランジスタチャネルのための領域を形成するフィン状構造（２）を、前記半導体層から前記絶縁体層上に形成するステップと
を含む、方法において、
前記絶縁体が、酸化シリコンより高い誘電率を有する材料の少なくとも１つの高ｋ層（ｈｉｇｈ−ｋ  ｌａｙｅｒ）を含むことを特徴とする、方法。
【請求項２】
前記フィン状構造がそこから形成される前記半導体層が、少なくとも１層のシリコン、歪みシリコン、ＳｉＧｅ、ＳｉＣ、Ｇｅおよび／またはＡ（III）−Ｂ（V）化合物を含む、請求項１に記載の方法。
【請求項３】
前記絶縁体が少なくとも１つの窒化シリコン層（７）を含む、請求項１または２に記載の方法。
【請求項４】
前記絶縁体が、前記高ｋ層と前記ＳＯＩ型基板の前記半導体層との間の酸化シリコン層（６）を含む、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記絶縁体が、前記高ｋ層と前記ＳＯＩ型基板の前記キャリア基板（９）との間の酸化シリコン層（８）を含む、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記絶縁体が、下部酸化シリコン層（８）と、窒化シリコン層（７）と、上部酸化シリコン層（６）とから構成される積層体を含む、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記窒化シリコン層（７）が１０〜２００ｎｍの厚さ（ｔＳｉ３Ｎ４）に形成される、請求項６に記載の方法。
【請求項８】
前記上部酸化シリコン層（６）が２〜２０ｎｍの厚さ（ｔＳｉＯ２Ｆｉｎ）、好ましくは５〜１５ｎｍの厚さ（ｔＳｉＯ２Ｆｉｎ）、より好ましくは３〜１２ｎｍの厚さ（ｔＳｉＯ２Ｆｉｎ）に形成される、請求項６または７に記載の方法。
【請求項９】
前記下部酸化シリコン層（８）が約１０〜１００ｎｍの厚さに形成される、請求項６〜８のいずれか一項に記載の方法。
【請求項１０】
前記フィン状構造（２）を形成する前記ステップが、前記絶縁体をオーバエッチングする工程を含む、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
複数ゲート電界効果トランジスタ構造（１）であって、
当該複数ゲート電界効果トランジスタ構造（１）のトランジスタチャネルをその中に形成するためのフィン状構造（２）を有し、前記フィン状構造（２）がＳＯＩ型構造の少なくとも１つの活性半導体層から前記ＳＯＩ型構造の埋込み絶縁体上に形成されてなる、複数ゲート電界効果トランジスタ構造（１）において、
前記絶縁体が、酸化シリコンより高い誘電率を有する材料の少なくとも１つの高ｋ層を含むことを特徴とする、複数ゲート電界効果トランジスタ構造。
【請求項１２】
前記絶縁体が少なくとも１つの窒化シリコン層（７）を含む、請求項１１に記載の複数ゲート電界効果トランジスタ。
【請求項１３】
前記絶縁体が、前記高ｋ層と前記ＳＯＩ型基板の前記半導体層から形成される前記フィン状構造（２）の一部との間の酸化シリコン（６）を含む、請求項１１または１２に記載の複数ゲート電界効果トランジスタ。
【請求項１４】
前記絶縁体が、前記高ｋ層と前記ＳＯＩ型基板の前記キャリア基板（９）との間の酸化シリコン層（８）を含む、請求項１１〜１３のいずれか一項に記載の複数ゲート電界効果トランジスタ。
【請求項１５】
前記絶縁体が、下部酸化シリコン層（８）と、窒化シリコン層（７）と、上部酸化シリコン層（６）とから構成される積層体を含む、請求項１１〜１４のいずれか一項に記載の複数ゲート電界効果トランジスタ。
【請求項１６】
前記窒化シリコン層（７）が１０〜２００ｎｍの厚さ（ｔＳｉ３Ｎ４）を有する、請求項１５に記載の複数ゲート電界効果トランジスタ。
【請求項１７】
前記上部酸化シリコン層（６）が３〜２０ｎｍの厚さ、好ましくは５〜１５ｎｍの厚さ（ｔＳｉＯ２Ｆｉｎ）、より好ましくは８〜１２ｎｍの厚さ（ｔＳｉＯ２Ｆｉｎ）を有する、請求項１５または１６に記載の複数ゲート電界効果トランジスタ。
【請求項１８】
前記下部酸化シリコン層（８）が約１０〜１００ｎｍの厚さを有する、請求項１５〜１７のいずれか一項に記載の複数ゲート電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ゲート電界効果トランジスタ構造のトランジスタチャネルをその中に形成するためのフィン状構造を有し、フィン状構造が、ＳＯＩ（シリコンオンインシュレータ）型構造の少なくとも１つの活性半導体層から、前記ＳＯＩ型構造の埋込み絶縁体上に形成されてなる複数ゲート電界効果トランジスタ構造、およびそれを製造するための方法に関する。この方法は、少なくとも１つの活性半導体層、埋込み絶縁体、およびキャリア基板を含むＳＯＩ型基板を用意するステップと、複数ゲート電界効果トランジスタ構造のトランジスタチャネルのための領域を形成するフィン状構造を、前記半導体層から前記絶縁体層上に形成するステップとを含む。
【背景技術】
【０００２】
デバイス寸法のスケーリングは、集積回路の製造の改善を推進する主要な要因である。ゲート酸化物厚さおよびソース／ドレイン接合深さのスケーリングの限界のため、従来のプレーナ型ＭＯＳＦＥＴデバイスの３２ｎｍプロセスを超えるスケーリングは、不可能ではないとしても、困難である。したがって、技術的課題を克服するために、複数ゲートまたはマルチゲート電界効果トランジスタ構造（ＭｕＧＦＥＴ）のような新しいデバイス構造が開発されてきた。マルチゲート電界効果トランジスタは、２つ以上のゲートを単一のデバイスに組み込んだＭＯＳＦＥＴである。それは、チャネルが複数表面上の幾つかのゲートによって包囲され、「オフ」状態漏れ電流の抑制を高めることが可能であることを意味する。複数ゲートは「オン」状態の駆動電流の向上をも可能にする。これは消費電力の低減および装置性能の向上を導く。
【０００３】
いわゆる二重ゲートＭＯＳＦＥＴは、結果的に短チャネル効果を大幅に抑制することができるという趣旨で、２つのゲートを使用してチャネルを制御する。非プレーナ型二重ゲートＭＯＳＦＥＴの特定の変形例として、フィンの長手方向両側に形成された二重ゲートによって制御される、垂直Ｓｉフィンに形成されたチャネルから構成されるフィンＦＥＴがある。２つのゲートが完全空乏チャネル薄膜全体を制御するように、フィンは上から見て充分に薄く作られる。かくして、フィンの寸法はトランジスタデバイスの実効チャネル長を決定する。フィンＦＥＴは非プレーナ型デバイスとして、従来のプレーナ型ＭＯＳトランジスタと比較して小型であり、トランジスタ密度をより高め、かつ超小型電子機器全体をより小さくすることを可能にする。本発明の原理と一致するさらなる実現では、三重ゲートＭＯＳＦＥＴが別の変形例として提供される。三重ゲートＭＯＳＦＥＴ（トリゲートトランジスタ）は、前述のフィンＦＥＴと同様であるが、フィンの長手方向両側に形成された２つのゲートを補足するために、第３ゲートがフィンの頂部に追加される。
【０００４】
フィンＦＥＴは一般的にＳＯＩ（シリコンオンインシュレータ）基板上に形成され、フィンはＳＯＩ基板の上の活性半導体層から構成される。キャリア基板、埋込み酸化シリコン層から構成され、最上部にシリコンの活性半導体層を有するＳＯＩウェハは、最近、プレーナ型のみならず、非プレーナＣＭＯＳデバイスでも使用されるようになり、大成功を収めてきた。ＳＯＩ技術の実現は、ＣＭＯＳデバイスの継続的な微細化を可能にする。ＳＯＩ基板を使用すると、キャリア基板から分離され、同等の性能で消費電力が改善されるので、寄生容量の低下を達成することができる。
【０００５】
ＳＯＩ基板からのフィンＦＥＴの作成中に、フィンは、電子ビームリソグラフィのようなリソグラフィによってパターン形成され、エッチングされる。フィンの幅を適切な大きさにし、フィンの表面を平滑かつ無汚染にすることを意図する、横方向のトリミングおよび洗浄ステップによって、フィンはほぼ完成する。しかし、この結果、フィンの陥凹またはアンダカットが生じる。従来の二酸化シリコンの埋込み絶縁体を有するＳＯＩ基板を使用すると、陥凹またはアンダカットは垂直方向に約１５〜２０ｎｍの間であり、水平方向にはフィンの両側に各々約６〜８ｎｍである。比較のため、３２ｎｍ技術ノードの場合、約１５〜２０ｎｍのフィン幅を達成しなければならず、トリゲートＭｕＧＦＥＴ構造には、約５０〜６０ｎｍのフィンの高さ、デュアルゲートＭｕＧＦＥＴ構造には、それ以上の高さが必要と考えられる。
【０００６】
フィンサイズの水平方向（フィン高さ）および側方または水平方向（フィン幅）の両寸法は、駆動電流性能、短チャネル効果、およびゲート誘起ドレイン漏洩（ＧＩＤＬ）に大きい影響を及ぼす。例えば、背の高いフィンは高い駆動電流をもたらし、低減されたフィン幅はＧＩＤＬを改善する。さらに、第２の特徴として、フィンのプロファイルは、局所的な高い電界を回避し、かつＧＩＤＬを低く維持するために、全ての角部に丸みを付け、できるだけ直線状かつ垂直でなければならない。つまり、フィン高さおよびフィン幅に対して、上述のアンダカット値は比例的に非常に高く、フィンが激しくアンダカットされて弱体化することにより、フィンが離落するリスクが非常に大きく増大する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
要するに、半導体産業によって要求される通りに小さいフィン寸法を制御することに成功し、かつこれらの寸法を継続的に微細化することを可能にするという課題は、非常に高度である。したがって、本発明の目的は、幾つかの関連問題を克服するようにほぼ理想的に作成することのできる複数ゲート電界効果トランジスタ構造、およびそれを製造するための方法を提供することである。
【課題を解決するための手段】
【０００８】
かかる目的は、前記絶縁体が酸化シリコンより高い誘電率を有する材料の少なくとも１つの高ｋ層を含む、前記型の複数ゲート電界効果トランジスタ構造、およびそれを製造するための方法によって解決される。これは、ＳＯＩ型基板の半導体層の下にある高ｋ層が、フィンの形成および洗浄中に酸化シリコンより優れたエッチングストップとして働き、結果的にフィンのソケットに対する陥凹およびアンダカット効果を低減させるという利点を有する。これは、形成されたフィンの高い安定性を導き、エッチングおよび洗浄ステップによるフィンの平滑な仕上げを可能にする。高ｋ材料は、二酸化シリコンの誘電率に関連して明確に定義される。
【０００９】
本発明の好ましい実施形態では、前記絶縁体は少なくとも１つの窒化シリコン層を含む。窒化シリコンは二酸化シリコンより高い誘電率を有し、したがって、半導体フィンのエッチングおよび洗浄中にエッチングストップとして働くのに特によく適する。フィンがそこから形成される半導体層の真下にある窒化シリコン層は、結果的に最小限の垂直陥凹およびフィンアンダカットをもたらす。しかし、窒化シリコンをＳＯＩ型基板の半導体層の真下の絶縁体材料として使用すると、フィンの底側角部のプロファイルに丸みが付けられず、むしろテーパが付けられ、それは結果的に得られるＦＥＴ構造に対する望ましくない影響を導くおそれがある。
【００１０】
したがって、前記絶縁体が、高ｋ層とＳＯＩ型基板の半導体層との間の薄い酸化シリコン層を含む場合、特に有利である。本発明のこの変形例を使用して、高ｋ層の上にある酸化シリコン層は、フィンの形成および洗浄中に、エッチングおよびトリミングすることができ、その場合に、下にある高ｋ層は、フィンのそれ以上のアンダカットを防止することができるように、エッチングストップとして機能する。このようにして、フィンの底部の丸みを付けた角部の利点を維持することができ、その場合に、製造工程中のフィンの陥凹およびアンダカットを最小化することができる。こうして、上部の酸化物および高ｋ層の組合せは、エッチング中に電界効果トランジスタ（ＦＥＴ）の下に自動的に得られるアンダカットの最適化を可能にする。
【００１１】
本発明の別の好ましい実施形態によると、前記絶縁体は、高ｋ層とＳＯＩ型基板のキャリア基板との間の酸化シリコン層を含む。高ｋ層の下の下部酸化シリコンは、高ｋ層とＳＯＩ型基板のキャリア基板との間の良好な接合を可能にし、それは特に、ＳＯＩ型構造が、接合、注入、および劈開ステップを使用してＳＯＩ型基板を形成するＳｍａｒｔＣｕｔ（登録商標）プロセスによって製造される場合に必要である。
【００１２】
前記絶縁体が、下部酸化シリコン層、窒化シリコン層、および上部酸化シリコン層から構成された積層体を含む場合、特に有益である。この構想は、ＳＯＩ型基板の絶縁体として、ＳＯＩ構造の従来使用されている埋込み酸化物（ＢＯｘ）を複合酸化物−窒化物−酸化物（ＯＮＯ）積層体に置き換えることを含む。これはフィンのサイズおよびプロファイルの画成を改善するだけでなく、ＳＯＩ型基板の下部酸化物とキャリア基板との間の良好な接合強度のおかげで、構造の安定性をも向上する。特に、上部酸化物により、フィンの底部の丸みを付けた角部を実現することができ、かつ、バッファとして使用される上部酸化物層がフィンの周囲から完全に除去されたときに、下にある窒化シリコン層をハードエッチングストップ層として使用することにより、フィンの垂直陥凹を完全に制御することができ、それにより、提案するように上部酸化物層の厚さを調整することは、フィンの下のプロファイルおよびＭｕＧＦＥＴデバイスの電気的特性の両方の最適化を達成する最良の方法である。
【００１３】
本発明の好ましい構成では、前記窒化シリコン層は１０〜２００ｎｍの厚さに形成される。そのような厚さを使用して、フィンの底部の垂直陥凹を約２〜４ｎｍに低減することができ、かつ水平陥凹を完全に解消することができる。
【００１４】
前記上部酸化シリコン層が２〜２０ｎｍの厚さに、好ましくは５〜１５ｎｍの厚さに、さらに好ましくは３〜１２ｎｍの厚さに形成されると、有利であることが示された。フィンの全高は、フィンを作成するために使用される半導体層の厚さと、フィンの下でアンダカットされる酸化シリコン層の厚さとの和によって得られるので、上部酸化物層が小さければ小さいほど、フィンの全高の変動は低くなる。他方、フィン作製工程のエッチングおよび洗浄ステップ中に、フィンの底部の丸みを付けた角部の形成を可能にするために、特定の厚さの上部酸化物層が必要である。２〜２０ｎｍの前記の厚さ値は、前記要件間の妥協であり、５〜１５ｎｍの厚さ値で、低いアンダカットを角部の良好な丸み付けと結合することができ、３〜１２ｎｍの厚さ値で、アンダカットは最適に低減され、角部は基本的に丸み付けられ、良好なＦＥＴ特性がもたらされる。
【００１５】
本発明の特定の実施形態では、前記下部酸化シリコン層は、約１０〜１００ｎｍの厚さに形成される。本発明の目的にとって緊要ではないが、この厚さ範囲は、ＭｕＧＦＥＴ構造のキャリア基板と上部との間の良好な接合強度を確実にするので、結果的に得られるＭｕＧＦＥＴ構造の機械的安定性を改善するのに役立つ。
【００１６】
本発明の方法の有利な変形例によると、フィン状構造の前記形成は、絶縁体のオーバエッチングを含む。制御されたオーバエッチングは、フィンの下のアンダカットを結果的に増大させ、より大きい水平陥凹が、より良好なバックゲート効果が得られるようにＦＥＴデバイス下のゲート電界の伝搬を改善するのに役立つので、ＦＥＴ構造の改善を導く。
【００１７】
以下では、本発明の有利な実施形態の特徴および利点を、添付の図面に関連して例証として説明する。
【発明を実施するための最良の形態】
【００１８】
図１は、実施形態としてフィンＦＥＴ構造１を使用して、ＭｕＧＦＥＴ構造の主要部を概略的かつ原理的に示す。フィンＦＥＴ１は、ＳＯＩ型基板の活性半導体最上層から形成されるフィン状構造２を含む。図示する実施形態では、半導体最上層およびしたがってフィン２はシリコンから構成されるが、フィン２は、本発明の他の図示しない実施形態では、歪みシリコン、ＳｉＧｅ、ＳｉＣ、Ｇｅおよび／またはＡ（III）−Ｂ（V）化合物のような他の半導体材料から構成することができる。
【００１９】
改良として、ＳＯＩ型基板の最上シリコン層の代わりに歪みシリコンを使用することもできる。歪みシリコン層を使用することにより、（１００）方位のシリコンの電子移動度が大幅に改善され、それによりトランジスタ電流が高くなる。
【００２０】
図１で、フィン２の高さは約５０ｎｍであるが、本発明の他の図示されない実施形態では、３０〜１００ｎｍの間とすることができる。フィン２の幅ｗは、図示する実施形態では約２０ｎｍであり、本発明の他の実施形態では、一般的に１０〜２５ｎｍの間とすることができる。フィン２は、フィンＦＥＴ１が動作しているときに伝導チャネルが形成されるフィンＦＥＴの領域である。かくして、フィン２の寸法はフィンＦＥＴ１の実効チャネル長を決定する。
【００２１】
フィン２の長手方向Ａの端部は、フィンＦＥＴ１のソース３およびドレイン４に接続される。
【００２２】
フィン２の長手方向両側壁に、ゲート５、５’が設けられる。図１に示す実施形態では、ゲート５、５’はフィン２を被包する。
【００２３】
本発明はまた、トリゲートＦＥＴ、またはゲート材がチャネル領域の全方位を取り囲むことを除いてはフィンＦＥＴと同様の概念を有するゲートオールアラウンドＦＥＴのような、複数のドレインおよび複数のソースを有するＭｕＧＦＥＴの生産にも適用することができる。ゲートオールアラウンドＦＥＴは設計に応じて、２つまたは４つの有効ゲートを有する。それはまた、作成されたゲートが独立ゲートであり、かつ各ゲートが他のゲートとは独立して電気的に活性化することができる場合、どのような型のＭｕＧＦＥＴにも適用される。
【００２４】
図１のフィン２がその上に形成された基板は、窒化シリコン層７のような、酸化シリコンより高い誘電率を有する高ｋ層を有する絶縁体を最上部に有する。高ｋ層７は、キャリア基板９上にある下部酸化シリコン層８の上に形成される。図示する実施形態では、キャリア基板９はバルクシリコンからなるが、本発明の他の図示しない実施形態では、別の材料から作ることもできる。
【００２５】
改良として、キャリア基板９は高抵抗基板とすることもできる。このようにして、結果的に得られるＭｕＧＦＥＴ構造は、低コストおよび低電力のＣＭＯＳデジタルおよびＲＦ用途向けに、ミリメートル波（ＭＭＷ）用途およびそれ以上のＧバンド（１４０〜２２０ＧＨｚ）までの高周波数用途に対処することができる。
【００２６】
シリコンフィン２と窒化シリコン層７との間に、以前の上部シリコン層６の残留部が存在する。上部酸化シリコン６は図１では約１０ｎｍの厚さを有するが、本発明の他の実施形態では、約２〜２０ｎｍ、好ましくは約５〜１５ｎｍ、より好ましくは約３〜１２ｎｍの厚さを有することができる。
【００２７】
図１の窒化シリコン層７は２０ｎｍの厚さを有し、それは本発明の他の実施形態では約１０〜２００ｎｍである。
【００２８】
下部酸化シリコン層８の厚さは例えば約１０〜１００ｎｍ、好ましくは約７０〜８０ｎｍである。
【００２９】
このようにして、図１のフィン２の下に、ＯＮＯ（酸化物／窒化物／酸化物）構造から構成される積層体が存在する。
【００３０】
図２ａ〜図２ｂは、本発明の方法の一連のプロセスステップを概略的に示す。
【００３１】
図２ａに関連して、この方法は、図示する実施形態ではＳｍａｒｔＣｕｔ（登録商標）プロセスによって形成され、かつ該実施形態ではシリコンバルクのキャリア基板９、下部酸化シリコン層８、窒化シリコン層７、上部酸化シリコン層６、およびフィン２を形成するための上部シリコン層から構成される、ＳＯＩ型基板を用意するステップから始まる。シリコン層はＳｉ３Ｎ４およびＳｉＯ２積層体１０で被覆され、次いで電子ビームリソグラフィによってパターン形成され、エッチングの結果、フィン２が形成される。
【００３２】
フィン２のエッチング中に、下にある酸化シリコン層６のみならず、窒化シリコン層７の一部もフィン２の周囲から除去される。酸化シリコン層６のエッチングのため、フィン２は部分的にアンダエッチングされる。フィン２の形成中に、窒化シリコン層７はエッチングストップとして働き、フィン２の下で交渉可能なアンダエッチング効果だけを示す。すなわち、窒化シリコン層７の水平陥凹は交渉可能である。フィンのエッチングの結果を、下で説明する図４に例示的に示す。
【００３３】
フィン２は、フィン２のトリミングおよびその後の洗浄により完成し、結果的に、下で説明する図５に示すように、酸化シリコン層６のより大きいアンダエッチング効果が得られる。
【００３４】
図２ｂに示す次のステップで、絶縁層１１が後でゲート酸化物として働くように堆積される。その後、任意の導電性材料のゲート電極層１２が絶縁体層１１の周囲に堆積される。
【００３５】
ＭｕＧＦＥＴデバイスを製造する次のステップは、現在の一般的な方法に従って、ゲート積層体の堆積およびゲートのパターン形成の完了の後、スペーサを形成しかつ／またはソース／ドレインを形成するような、後続ステップにより行なわれる。後でトランジスタ領域および他のデバイスへの接触が実現されるだけでなく、適切な個数の金属層および絶縁体層がウェハ上に堆積され、ビアホールを通して一緒に相互接続されて、集積回路が組み立てられる。
【００３６】
図３は、本発明の第１実施形態に係るフィン２の形状を概略的に示す。フィン２は、１０〜３０ｎｍの厚さの窒化シリコン層７の表面上に形成され、前記窒化シリコン層７は厚さ７０〜８０ｎｍの酸化物層８の上に形成される。
【００３７】
フィン２の形成中に、下にある窒化シリコン層７はエッチングストップとして働き、したがってフィン２の垂直陥凹Ｖならびに側方陥凹およびアンダカットが大幅に低減される。特定の実施形態によると、垂直陥凹Ｖが約１５ｎｍから２ｎｍ〜４ｎｍになり、かつ水平陥凹が完全に逆戻りすることが示された。フィン２の側方陥凹またはアンダカットのプロファイルの逆戻りの結果として、フィン２の底側角部のプロファイルは、丸みが付けられた状態からテーパが付けられた状態に変化し、それは望ましい効果ではない。
【００３８】
図４は、本発明の第２実施形態に係るフィン２’の形状を概略的に示す。フィン２’は下部酸化シリコン層８、窒化シリコン層７、およびフィン２’の真下の積層体の頂部に形成された上部酸化シリコン層６から構成される積層体上に形成される。すなわち、図３に示す実施形態と比較して、頂部窒化物層７は１０〜１５ｎｍの範囲の酸化物層６に置き換えられる。上部酸化シリコン層６を用いることにより、丸みを付けられた角部の利点は、製造工程中のフィン２’のエッチングおよびその後の洗浄時に、保持することができる。図４に示すように、垂直陥凹Ｖのみならず、フィン２’の下の領域に水平陥凹Ｈも存在し、フィン２’の底部における丸みを付けられた角部の形成がもたらされる。さらに、使用される層構造は、バッファとして使用される酸化シリコン層６がフィン２’の周りから完全に除去されるときに、窒化シリコン層７をハードエッチングストップとして使用することによって、フィン２’と垂直陥凹Ｖを完全に制御するという利益を維持する。
【００３９】
図５は、本発明の第３実施形態に係るフィン２’’の形状を概略的に示す。フィン２’’は図４のフィン２’の改善された変形例である。フィン２’’は、フィン２’’の下のアンダカットを増大するために、よく制御された状態でオーバエッチングしたものである。より大きい水平陥凹Ｈは、フィンの底側角部に丸みを付けるのに役立ち、それは結果的に生じるフィンＦＥＴ１のゲート電界の伝搬を改善して、より良好なバックゲート効果を得るのに役立つ。
【００４０】
図６は、図５に示した本発明の第３実施形態に係るフィン２’’と同じ形状を示すが、上部酸化シリコン層６の厚さは半分に減少している。これは水平陥凹Ｈをほぼ同じ値だけ減少させ、陥凹のプロファイルと、結果的に生じるフィン２’’’の底側角部の丸み付けとの間のより良好な妥協点を得るのに役立つ。
【００４１】
【数１】
2009071294.tif 000003
【００４２】
フィン２’、２’’、２’’’の両側の垂直陥凹Ｖを含むフィン２’、２’’、２’’’の全高ｈの変動は、フィン２’、２’’、２’’’を作成するために使用されたシリコン層の厚さＴＳｉＦｉｎと、フィン２’、２’’、２’’’の下でアンダカットされる酸化シリコン層６の厚さＴＳｉＯ２Ｆｉｎと、窒化シリコン層７の垂直陥凹Ｖとの和によって得られる。
【００４３】
ｈ＝ＴＳｉＦｉｎ＋ＴＳｉＯ２Ｆｉｎ＋Ｖ
したがって、垂直陥凹Ｖが非常に小さく、また数十ナノメートル以内で変化するだけであることが分かっている場合、フィンの高さｈの変動は、フィン２’、２’’、２’’’を作成するために使用されるシリコン層の厚さＴＳｉＦｉｎ、およびフィンＦＥＴ１を製造するために使用されるＳＯＩ型基板の絶縁体（ＡｌｔｅｒＢＯｘ）の最上層である酸化シリコン層６の厚さＴＳｉＯ２Ｆｉｎの製造工程による制御に依存することとなる。
【００４４】
これにより、本発明によって提案されるリバースＡｌｔｅｒＢｏｘプロセスは、ＳＯＩ型基板の絶縁体（ＡｌｔｅｒＢＯｘ）の最上層が窒化シリコン層７である図３に示した方法と比較したときに、フィン２’、２’’、２’’’の底側の丸みを帯びた角部を維持する側方陥凹およびアンダカットのプロファイルの制御のために、ずっと優れたものになる。提案したプロセスは、垂直方向の全高の変動を首尾よく制御するために、窒化物エッチングストップ層７を依然として提供することができる。
【００４５】
さらに、フィン２’、２’’、２’’’を作製するために使用されるＳＯＩ型基板の絶縁体層として、従来の埋込み酸化物層（ＢＯｘ）を複合酸化物−窒化物−酸化物（ＯＮＯ）に置き換えることにより、結果的に生じるＭｕＧＦＥＴ構造の多くの特性が改善され、またＯＮＯ積層体により、基板電位を制御して例えば製造されるトランジスタの閾電圧を調整する能力も追加される。
【００４６】
本発明によって製造されるＭｕＧＦＥＴ構造は、軽ドープ体ゆえの非常に良好なＲＤＦ（ランダムなドーパントのばらつき）、改善された静電気挙動ゆえの改善された短チャネル効果、理想に近いｓＳ（サブスレショルドスロープ）、および良好なＤＩＢＬ（ドレイン誘発障壁低下）特性を示す。本発明によりフィン寸法およびフィンプロファイルを制御することが可能であるので、結果的に生じるＭｕＧＦＥＴ構造の全ての性能変動は、厳しいバジェット内に維持することができる。これにより、本発明のＭｕＧＦＥＴ構造が、従来のＳＯＩ基板に形成されたプレーナ構造またはＭｕＧＦＥＴ構造と比較したときに、強力な利点および継続的なトランジスタのスケーリングをもたらすことが確実になる。
【図面の簡単な説明】
【００４７】
【図１】実施形態としてフィンＦＥＴ構造を使用して、ＭｕＧＦＥＴ構造の主要部を概略的かつ原理的に示す。
【図２ａ】本発明の方法の一連のプロセスステップの実施形態を概略的に示す。
【図２ｂ】本発明の方法の一連のプロセスステップの実施形態を概略的に示す。
【図３】本発明の第１実施形態に係るフィンの形状を概略的に示す。
【図４】本発明の第２実施形態に係るフィンの形状を概略的に示す。
【図５】本発明の第３実施形態に係るフィンの形状を概略的に示す。
【図６】図５に示した本発明の第３実施形態に係るフィンの形状を概略的に示しながら、上部酸化物の層の厚さの調整の影響を示す。
【符号の説明】
【００４８】
１…フィンＦＥＴ構造、２…フィン、３…ソース、４…ドレイン、５…ゲート、５’…ゲート、６…上部酸化シリコン層、７…窒化シリコン層、８…下部酸化シリコン層、９…キャリア基板、１１…絶縁体層、１２…ゲート電極層
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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