(57)【要約】【課題】  白い横スジの発生を回避すると共に、画素電源電圧の低減化を図ることが可能な増幅型ＭＯＳ型センサを用いた固体撮像装置を提供する。【解決手段】  光電変換手段と増幅手段とリセット手段とを含む画素を２次元に配置した画素部２と、画素部の読み出し行を選択する垂直走査部３と、画素部からの信号を出力する列単位に設けた垂直信号線と、垂直信号線に接続され増幅手段に流れるバイアス電流を設定するＤＭＯＳトランジスタからなるＤＭＯＳ型バイアス部９とを備え、ＤＭＯＳ型バイアス部はＤＭＯＳトランジスタのゲートの接続を基準電圧あるいはＤＭＯＳトランジスタのソース側配線に切り換えるゲートスイッチを備え、リセット終了後にＤＭＯＳトランジスタのゲートを基準電圧からソース側配線に切り換え、バイアス電流を小さくなるように構成する。【選択図】        図２
2009296476.tif 000002
【特許請求の範囲】
【請求項１】
光電変換手段と、該光電変換手段の信号電荷を増幅して画素信号を出力する増幅部手段と、前記増幅手段に蓄積された信号電荷をリセットするリセット手段とを含んだ画素を、行方向及び列方向に２次元的に配置した画素部と、
前記画素部の読み出し行を選択する垂直走査部と、
前記画素部からの信号を出力する列単位に設けられている垂直信号線と、
前記垂直信号線に接続され前記増幅手段に流れるバイアス電流を設定するＤＭＯＳトランジスタからなるＤＭＯＳ型バイアス部とを備え、
前記ＤＭＯＳ型バイアス部は、前記光電変換手段に蓄積された信号電荷を前記増幅手段から読み出す際に、前記増幅手段へのバイアス電流を、前記増幅手段のリセット時におけるバイアス電流より小さく設定することを特徴とする固体撮像装置。
【請求項２】
前記ＤＭＯＳ型バイアス部は、前記ＤＭＯＳトランジスタのゲートの接続点を第１の基準電圧あるいは前記ＤＭＯＳトランジスタのソース側配線に切り替えるスイッチ手段を持ち、
前記増幅手段に入力される信号電荷のリセット終了後に、前記スイッチ手段を用いて前記ＤＭＯＳトランジスタのゲートの接続点を前記第１の基準電圧からソース側配線に変更し、前記ＤＭＯＳトランジスタのゲートをソース側配線に接続した場合のほうが、前記増幅手段へのバイアス電流が小さくなるように構成されていることを特徴とする請求項１に係る固体撮像装置。
【請求項３】
前記ＤＭＯＳ型バイアス部は、前記各垂直信号線に対してゲートとソース側配線が接続されたＤＭＯＳトランジスタを複数並列接続して構成され、前記増幅手段に入力される信号電荷のリセット終了後に、前記ＤＭＯＳトランジスタの接続数を減少させるように構成されていることを特徴とする請求項１に係る固体撮像装置。
【請求項４】
前記ＤＭＯＳ型バイアス部は、前記各垂直信号線との接続を制御する第２のスイッチ手段を更に持ち、不要な期間のバイアス電流をオフさせるように構成されていることを特徴とする請求項１〜３のいずれか１項に係る固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に係わり、特に増幅型ＭＯＳセンサを用いた固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置として増幅型ＭＯＳセンサと呼ばれる固体撮像素子を用いた固体撮像装置が、モバイル機器向けの低消費電力固体撮像装置や高解像度の電子スチルカメラに搭載されている。現在の増幅型ＭＯＳセンサを用いた固体撮像装置では、複数の画素セルを行列状に配列してなる画素エリアを行単位で選択し、各画素セルに含まれる増幅手段を介して光電荷を電圧信号に変換して読み出す手法が提案されている。このとき、各画素セルの増幅手段には列毎に設けられたバイアス手段によってバイアス電流が供給されるが、多画素化の進展によりバイアス手段が接続されるグランド配線の抵抗成分の影響が無視できなくなっている。例えば、強い光が入射した画素セルでは、画素セルの出力レベルが大幅に低下し、バイアス手段の正常動作範囲を超えるためバイアス電流が流れなくなる。このバイアス手段の電流変動が、グランド配線に生じる抵抗成分を介して、同一行にある他の画素セルのバイアス電流を増加させる。このバイアス電流変動により、強い光が入射した画素セルを含む画素行では白い横スジ状の画像となる。
【０００３】
この白い横スジを低減するための各種手法が提案されている。図９は、特開２００１−２３０９７４号公報に開示されている。こうした白い横スジを低減した固体撮像装置の一例を示す回路構成図である。図９に示す固体撮像装置は、画素セル１が行方向及び列方向に２次元的（図示例では３行３列）に配置された画素部２と、画素部２の読み出し行を選択する垂直走査部３と、画素部２から列単位で画素信号を出力する垂直信号線Ｖ１〜Ｖ３と、垂直信号線Ｖ１〜Ｖ３を介して画素セル１の増幅手段に電流を供給するバイアス電流部４と、垂直信号線Ｖ１〜Ｖ３の電位をクリップさせバイアス電流部４が正常動作範囲となるように制限させるクリップ部５とから構成されている。
【０００４】
Ｐixel11〜Ｐixel33で示す各画素セル１は、Ｐixel11を代表として説明すると、光電変換部であるフォトダイオードＰＤ11と、フォトダイオードＰＤ11に蓄積した電荷信号を電圧に変換するフローティングディフュージョンＦＤ11と、フローティングディフュージョンＦＤ11を画素電源電圧ＶＤＤにリセットするリセットトランジスタＭ211 と、フローティングディフュージョンＦＤ11の電圧を増幅する増幅トランジスタＭ311 と各行を選択する行選択トランジスタＭ411 とから成る。画素部２は、上記のように画素セル１を３行３列に並べたものである。垂直走査部３は、リセットトランジスタＭ211 〜Ｍ233 を制御するリセット制御信号φＲＳ１〜φＲＳ３と、行選択トランジスタＭ411 〜Ｍ433 を制御する行選択制御信号φＳＥＬ１〜φＳＥＬ３とを出力する。
【０００５】
バイアス電流部４は、ドレインが垂直信号線Ｖ１〜Ｖ３に接続され、ゲートが基準電流端子Ｉref とゲートとドレインとを接続したバイアス電流設定用入力トランジスタＭ40のゲートに接続され、ソースがグランドラインに接続されたバイアス電流用トランジスタＭ41〜Ｍ43から構成され、垂直走査部３で選択された選択行の増幅トランジスタＭ311 〜Ｍ333 にバイアス電流Ｉbiasを供給する。クリップ部５は、ゲートがクリップ電圧Ｖclipに接続されているクリップ用トランジスタＭ51〜Ｍ53と、ゲートがクリップ制御信号φclipに接続されたクリップ選択トランジスタＭ54〜Ｍ56とから構成され、垂直信号線Ｖ１〜Ｖ３はクリップ電圧Ｖclipに対応する出力レベル以下にならないようにする。
【０００６】
次に、図９に示した固体撮像装置の動作を説明する。ここでは、垂直走査部３により画素部２の上から１行目が選択され、画素Ｐixel11とＰixel31には光が殆ど入射せず、画素Ｐixel21に強い光が入射したとする。ここで、画素Ｐixel11とＰixel31はほぼ同じ状態なので、画素Ｐixel11とＰixel21の動作を説明する。まず、フォトダイオードＰＤ11とＰＤ21に光が入射されると、フォトダイオードＰＤ11とＰＤ21には光電荷が蓄積される。垂直走査部３により画素部２の上から１行目が選択されているので、行選択信号φＳＥＬ１＝Ｈとなり、選択トランジスタＭ411 とＭ421 がオンし、増幅トランジスタＭ311 と垂直信号線Ｖ1 及び増幅トランジスタＭ321 と垂直信号線Ｖ２がそれぞれ接続される。また、クリップ部５のクリップ制御信号φclip＝Ｈにより、クリップ選択用トランジスタＭ54〜Ｍ56もオンし、クリップ用トランジスタＭ51が垂直信号線Ｖ１に、クリップ用トランジスタＭ52が垂直信号線Ｖ２にそれぞれ接続される。なお、増幅トランジスタＭ311 とクリップ用トランジスタＭ51、及び増幅トランジスタＭ321 とクリップ用トランジスタＭ52は、ソースが共通に接続された差動入力構成となっている。
【０００７】
ここで、画素Ｐixel11には光が殆ど入射せず、増幅トランジスタＭ311 のゲート電位であるフローティングディフュージョンＦＤ11の光信号電位Ｖsig(ＦＤ11）がクリップ用トランジスタＭ51のゲート電位であるクリップ電圧Ｖclipより高いときは、クリップ用トランジスタＭ51がオフし、垂直信号線Ｖ１にはフローティングディフュージョンＦＤ11の光信号電位Ｖsig(ＦＤ11）に対応した出力レベルが得られる。このとき、垂直信号線Ｖ１はバイアス電流用トランジスタＭ41が飽和領域で動作する出力レベルである。
【０００８】
一方、画素Ｐixel21には強い光が入射し、増幅トランジスタＭ321 のゲート電位であるフローティングディフュージョンＦＤ21の光信号電位Ｖsig(ＦＤ21）がクリップ用トランジスタＭ52のゲート電位であるクリップ電圧Ｖclipより低い場合、増幅トランジスタＭ321 がオフし、垂直信号線Ｖ２はクリップ用トランジスタＭ52のゲートに印加されるクリップ電圧Ｖclipに対応した出力レベルとなり、Ｖclip−ＶＧＳ（Ｍ52）未満には低下しない。ここで、ＶＧＳ（Ｍ52）はクリップ用トランジスタＭ52のゲート−ソース間電圧である。このとき、クリップ電圧Ｖclipを適切な値に設定すれば、バイアス電流用トランジスタＭ42は常に飽和領域で動作し、バイアス電流Ｉbiasが一定となる。
【０００９】
以上のように、画素Ｐixel21に強い光が入射しても、垂直信号線Ｖ２はクリップ電圧Ｖclipに対応した出力レベル以下にならないため、バイアス電流用トランジスタＭ42の出力電流Ｉbiasの変動を抑えられ、白い横スジが発生しない。
【特許文献１】特開２００１−２３０９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図９に示す従来提案されている固体撮像装置では、垂直信号線Ｖ２の最低出力レベルは、バイアス電流用トランジスタＭ42の飽和領域での動作を確保するために 0.3Ｖ程度必要であり、画素信号の最大値まで利用することができなかった。加えて、画素電源電圧ＶＤＤを低減した場合、利用できる画素信号範囲が減少してしまい、画素電源電圧ＶＤＤの低電圧化に対しては十分な考慮がなされていない。
【００１１】
本発明は、従来の固体撮像装置における上記問題点を解消するためになされたもので、垂直信号線の出力レベルがバイアス電流用トランジスタの飽和動作領域を超えて低下した場合でも、白い横スジの発生を回避でき、且つ画素電源電圧の低減化に対応できる増幅型ＭＯＳ型センサを用いた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記問題を解決するため請求項１に係る発明は、光電変換手段と、該光電変換手段の信号電荷を増幅して画素信号を出力する増幅部手段と、前記増幅手段に蓄積された信号電荷をリセットするリセット手段とを含んだ画素を、行方向及び列方向に２次元的に配置した画素部と、前記画素部の読み出し行を選択する垂直走査部と、前記画素部からの信号を出力する列単位に設けられている垂直信号線と、前記垂直信号線に接続され前記増幅手段に流れるバイアス電流を設定するＤＭＯＳ（ディプレッション型ＭＯＳ）トランジスタからなるＤＭＯＳ型バイアス部とを備え、前記ＤＭＯＳ型バイアス部は、前記光電変換手段に蓄積された信号電荷を前記増幅手段から読み出す際に、前記増幅手段へのバイアス電流を、前記増幅手段のリセット時におけるバイアス電流より小さく設定して固体撮像装置を構成するものである。
【００１３】
請求項２に係る発明は、請求項１に係る固体撮像装置おいて、前記ＤＭＯＳ型バイアス部は、前記ＤＭＯＳトランジスタのゲートの接続点を第１の基準電圧あるいは前記ＤＭＯＳトランジスタのソース側配線に切り替えるスイッチ手段を持ち、前記増幅手段に入力される信号電荷のリセット終了後に、前記スイッチ手段を用いて前記ＤＭＯＳトランジスタのゲートの接続点を前記第１の基準電圧からソース側配線に変更し、前記ＤＭＯＳトランジスタのゲートをソース側配線に接続した場合のほうが、前記増幅手段へのバイアス電流が小さくなるように構成されていることを特徴とする。
【００１４】
請求項３に係る発明は、請求項１に係る固体撮像装置において、前記ＤＭＯＳ型バイアス部は、前記各垂直信号線に対してゲートとソース側配線が接続されたＤＭＯＳトランジスタを複数並列接続して構成され、前記増幅手段に入力される信号電荷のリセット終了後に、前記ＤＭＯＳトランジスタの接続数を減少させるように構成されていることを特徴とする。
【００１５】
請求項４に係る発明は、請求項１〜３のいずれか１項に係る固体撮像装置において、前記ＤＭＯＳ型バイアス部は、前記各垂直信号線との接続を制御する第２のスイッチ手段を更に持ち、不要な期間のバイアス電流をオフさせるように構成されていることを特徴とする。
【発明の効果】
【００１６】
請求項１に係る発明によれば、画素に強い光が入射することで特定の画素列に接続された垂直信号線の出力レベルが大幅に低下しても、他の画素列が影響を受けることがないので、白い横スジの発生を抑圧でき、且つ画素電源電圧の低減化を図ることができる。請求項２に係る発明によれば、画素に強い光が入射することで特定の画素列に接続された垂直信号線が大幅に低下しても、他の画素列が影響を受けることがないので、白い横スジの発生を抑圧でき、加えて、増幅手段の入力電位を昇圧することができるので、画素電源電圧の低電圧化を行うことができる。請求項３に係る発明によれば、画素に強い光が入射することで特定の画素列に接続された垂直信号線が大幅に低下しても、他の画素列が影響を受けることがないので、白い横スジの発生を抑圧でき、加えて、増幅手段の入力電位を昇圧することができるので、画素電源電圧の低電圧化を行うことができる。更に、ＤＭＯＳ型バイアス部の制御端子を削減できる。請求項４に係る発明によれば、画素に強い光が入射することで特定の画素列に接続された垂直信号線が大幅に低下しても、他の画素列が影響を受けることがないので、白い横スジの発生を抑圧でき、加えて、増幅手段の入力電位を昇圧することができるので、画素電源電圧の低電圧化を行うことができる。更に、ＤＭＯＳ型バイアス部の消費電流を削減できる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００１８】
（実施例１）
まず、実施例１について図面を参照しながら説明する。図１は、本発明に係る増幅型ＭＯＳセンサを用いた固体撮像装置の実施例１の概略構成を示すブロック図である。本実施例に係る固体撮像装置は、画素セル１が行方向及び列方向に２次元的に配置した画素部２と、画素部２の読み出し行を選択する垂直走査部３と、画素部２から列単位で画素信号を出力する垂直信号線Ｖ１〜Ｖｎと、垂直信号線Ｖ１〜Ｖｎに接続し画素部２にバイアス電流を供給するＤＭＯＳ型バイアス部９と、垂直信号線Ｖ１〜Ｖｎに出力された画素信号のノイズを抑圧するノイズ抑圧部６と、ノイズ抑圧部６の読み出し列を選択する水平走査回路７と、ノイズ抑圧部６の信号を出力する水平信号線８とから構成されている。
【００１９】
図２は、図１に示した固体撮像装置における画素部２と垂直走査部３とＤＭＯＳ型バイアス部９と垂直信号線Ｖ１〜Ｖ３部分の構成を示す回路構成図である。なお、図９に示した従来例と同じ構成要素については、同一の符号を付して示している。図２に示した構成部分は、画素セル１を行方向及び列方向に３行×３列に配置した画素部２と、画素部２の読み出し行を選択する垂直走査部３と、画素部２から列単位で画素信号を出力する垂直信号線Ｖ１〜Ｖ３と、垂直信号線Ｖ１〜Ｖ３に接続し、画素部２にバイアス電流を供給するＤＭＯＳ型バイアス部９とから構成される。
【００２０】
画素セル１と画素部２及び垂直走査部３の構成は、図９に示した従来例と同じ構成なので説明を省略する。ＤＭＯＳ型バイアス部９は、バイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46と、基準電圧端子Ｖref と、バイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46のゲートの接続先を基準電圧端子Ｖref とソースとに切り替えるゲートスイッチＳＷ41〜ＳＷ43と、ゲートスイッチを切り替えるゲートスイッチ制御信号φＧ−ＣＴＬから構成される。ＤＭＯＳトランジスタＭ44〜Ｍ46のゲートと基準電圧端子Ｖref が接続されたときのバイアス電流をＩbias（φＧ−ＣＴＬ＝Ｌ）とし、バイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46のゲートとソースが接続されたときバイアス電流をＩbias（φＧ−ＣＴＬ＝Ｈ）とする。ここで、バイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46のゲート−ソース接続時のバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｈ）は、ＤＭＯＳトランジスタＭ44〜Ｍ46の閾値特性を製造段階で調整することで決める。なお、Ｉbias（φＧ−ＣＴＬ＝Ｈ）とＩbias（φＧ−ＣＴＬ＝Ｌ）とは、Ｉbias（φＧ−ＣＴＬ＝Ｈ）の方が小さくなるように設定される。また、ゲートスイッチ制御信号φＧ−ＣＴＬは図示しない制御部から出力されるようになっている。
【００２１】
図３は、図２に示すＤＭＯＳ型バイアス部９を用いた実施例１の動作を説明するための駆動タイミングの概略を示す図である。ここでは、垂直走査部３により画素部２の上から１行目の画素行が選択され、画素Ｐixel11とＰixel31には光が殆ど入射せず、画素Ｐixel21のみに強い光が入射した場合の動作について説明する。なお、この画素Ｐixel11とＰixel31の状態はほぼ同じなので、画素Ｐixel11とＰixel21の動作について説明する。初めに、フォトダイオードＰＤ11とＰＤ12の蓄積電荷を予めリセットする先行リセットを行う。
【００２２】
まず、行選択制御信号φＳＥＬ１＝Ｈとすることで行選択トランジスタＭ411 とＭ421 をオンとし、１行目の画素行と垂直信号線Ｖ１とＶ２を接続する。引き続き、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｌとすることで、ゲートスイッチＳＷ41とＳＷ42を基準電圧端子Ｖref 側に切り替え、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45のバイアス電流をＩbias（φＧ−ＣＴＬ＝Ｌ）とする。同時に、リセット信号φＲＳ１＝ＨとすることでリセットトランジスタＭ211 とＭ221 をオンとし、フォトダイオードＰＤ11とＰＤ21に蓄積された電荷をリセットし、併せてフローティングディフュージョンＦＤ11とＦＤ21を画素電源電圧ＶＤＤにリセットする。
【００２３】
その後、リセット信号φＲＳ１＝Ｌに戻すことでリセットトランジスタＭ211 とＭ221 をオフとし、フローティングディフュージョンＦＤ11とＦＤ21をハイインピーダンス状態とする。このとき、画素Ｐixel11とＰixel21においては、フローティングディフュージョンＦＤ11とＦＤ21のリセット信号電位Ｖres(ＦＤ11）とＶres(ＦＤ21）は、共に画素電源電位ＶＤＤとなる。したがって、垂直信号線Ｖ１とＶ２のリセット信号電位Ｖres(Ｖ１）とＶres(Ｖ２）は、次式（１），（２）となる。
Ｖres(Ｖ１）＝Ｖres(ＦＤ11）−ＶＧＳ（Ｍ311)′＝ＶＤＤ−ＶＧＳ（Ｍ311)′
・・・・・・・（１）
Ｖres(Ｖ２）＝Ｖres(ＦＤ21）−ＶＧＳ（Ｍ321)′＝ＶＤＤ−ＶＧＳ（Ｍ321)′
・・・・・・・（２）
ここで、ＶＧＳ（Ｍ311)′とＶＧＳ（Ｍ321)′は、増幅トランジスタＭ311 とＭ321 にバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｌ）が流れたときのゲート- ソース間電圧である。
【００２４】
次いで、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｈとすることで、ゲートスイッチＳＷ41とＳＷ42をソース側に切り替え、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45のバイアス電流をＩbias（φＧ−ＣＴＬ＝Ｈ）とする。ここで、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｌとゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｈとした場合における、ＤＭＯＳトランジスタＭ44とＭ45のバイアス電流差をΔＩbiasとすると、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｈとすることにより、増幅トランジスタＭ311 とＭ321 に流れるバイアス電流がΔＩbias減少する。これにより、増幅トランジスタＭ311 とＭ321 のゲート−ソース間電圧が、ΔＶＧＳ（Ｍ311)及びΔＶＧＳ（Ｍ321)それぞれ減少し、垂直信号線Ｖ１とＶ２がΔＶＧＳ（Ｍ311)とΔＶＧＳ（Ｍ321)分それぞれ上昇する。
【００２５】
このとき、ハイインピーダンス状態のフローティングディフュージョンＦＤ11は、増幅トランジスタＭ311 のゲート−ソース間容量ＣＧＳ（Ｍ311)により垂直信号線Ｖ１と容量結合しているため、垂直信号線Ｖ１の上昇分ΔＶＧＳ（Ｍ311)の影響を受ける。したがって、フローティングディフュージョンＦＤ11のリセット電位Ｖres(ＦＤ11）は、次式（３）で示すようにΔＶ（ＦＤ11）上昇する。
Ｖres(ＦＤ11）＝ＶＤＤ＋ΔＶ（ＦＤ11）＝ＶＤＤ＋ΔＶＧＳ（Ｍ311)
×｛ＣＧＳ（Ｍ311)／Ｃ（ＦＤ11）｝  ・・・・・・・・・（３）
Ｃ（ＦＤ11）＝ＣＪ（ＰＤ11）＋ＣＧＳ（Ｍ211)＋ＣＪ（Ｍ211)＋ＣＧＤ（Ｍ311)
＋ＣＧＳ（Ｍ311)      ・・・・・・・・・・・・・・・・・（４）
【００２６】
ここで、Ｃ（ＦＤ11）はフローティングディフュージョンＦＤ11に生じる容量成分の合計で、ＣＪ（ＰＤ11）はフォトダイオードＰＤ11の接合容量、ＣＧＳ（Ｍ211)はリセットトランジスタＭ211 のゲート−ソース間容量、ＣＪ（Ｍ211)はリセットトランジスタＭ211 のソース接合容量、ＣＧＤ（Ｍ311)は増幅トランジスタＭ311 のゲート−ドレイン間容量、ＣＧＳ（Ｍ311)は増幅トランジスタＭ311 のゲート−ソース間容量である。
【００２７】
また、フローティングディフュージョンＦＤ21は増幅トランジスタＭ321 のゲート−ソース間容量ＣＧＳ（Ｍ321)により垂直信号線Ｖ２と容量結合しているので、垂直信号線Ｖ２の上昇分ΔＶＧＳ（Ｍ321)の影響を受ける。したがって、フローティングディフュージョンＦＤ21のリセット電位Ｖres(ＦＤ21）は、次式（５）に示すようにΔＶ（ＦＤ21）上昇する。
Ｖres(ＦＤ21）＝ＶＤＤ＋ΔＶ（ＦＤ21）＝ＶＤＤ＋ΔＶＧＳ（Ｍ321)
×｛ＣＧＳ（Ｍ321)／Ｃ（ＦＤ21）｝  ・・・・・・・・・（５）
Ｃ（ＦＤ21）＝ＣＪ（ＰＤ21）＋ＣＧＳ（Ｍ221)＋ＣＪ（Ｍ221)＋ＣＧＤ（Ｍ321)
＋ＣＧＳ（Ｍ321)      ・・・・・・・・・・・・・・・・・（６）
【００２８】
ここで、Ｃ（ＦＤ21）はフローティングディフュージョンＦＤ21に生じる容量成分の合計で、ＣＪ（ＰＤ21）はフォトダイオードＰＤ21の接合容量、ＣＧＳ（Ｍ221)はリセットトランジスタＭ221 のゲート−ソース間容量、ＣＪ（Ｍ221)はリセットトランジスタＭ221 のソース接合容量、ＣＧＤ（Ｍ321)は増幅トランジスタＭ321 のゲート−ドレイン間容量、ＣＧＳ（Ｍ321)は増幅トランジスタＭ321 はのゲート−ソース間容量である。
【００２９】
その後、行選択制御信号φＳＥＬ１＝Ｌとすることで行選択トランジスタＭ411 とＭ421 をオフとし、１行目の画素行と垂直信号線Ｖ１とＶ２を切り離す。以上の動作で、フォトダイオードＰＤ11とＰＤ12の先行リセット動作が終了する。
【００３０】
次に、画素Ｐixel11とＰixel21のフォトダイオードＰＤ11とＰＤ12に蓄積された光信号出力を得る。まず、行選択制御信号φＳＥＬ１＝Ｈとすることで行選択トランジスタＭ411 とＭ421 をオンとし、１行目の画素行と垂直信号線Ｖ１とＶ２を接続する。このとき、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｈは継続しているので、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45はゲート−ソース間接続のままであり、バイアス電流Ｉbias（φＧ−ＣＬＴ＝Ｈ）を供給している。
【００３１】
光が殆ど入射していない画素Ｐixel11のフローティングディフュージョンＦＤ11の光信号電位Ｖsig(ＦＤ11）は、リセットレベルである（３）式で示した値となる。したがって、垂直信号線Ｖ１の光信号電位Ｖsig(Ｖ１）は、次式（７）となる。
Ｖsig(Ｖ１）＝Ｖres(ＦＤ11）−ＶＧＳ（Ｍ311)
＝ＶＤＤ＋ΔＶ（ＦＤ11）−ＶＧＳ（Ｍ311)    ・・・・・・・（７）
ここで、ＶＧＳ（Ｍ311)は、増幅トランジスタＭ311 にバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｈ）が流れたときの増幅トランジスタＭ311 のゲート−ソース間電圧とする。
【００３２】
一方、強い光が入射している画素Ｐixel21のフローティングディフュージョンＦＤ21の光信号電位Ｖsig(ＦＤ21）は、大幅な電位変化ΔＶが発生し、ほぼグランドレベルまで低下する。そのため、増幅トランジスタＭ321 がオフし、垂直信号線Ｖ２の光信号電位Ｖsig(Ｖ２）は、次式（８）に示すようにグランドレベルとなる。
Ｖsig(Ｖ２）＝０    ・・・・・・・・・・・（８）
【００３３】
そうすると、バイアス電流用ＤＭＯＳトランジスタＭ45がオフするため、グランド配線に流れる電流値が変化し、グランド配線に生じる抵抗成分の影響でバイアス電流用ＤＭＯＳトランジスタＭ44のソース電位も変動する。しかしながら、ゲートとソースを接続したバイアス電流用ＤＭＯＳトランジスタＭ44のバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｈ）は、バイアス電流用ＤＭＯＳトランジスタＭ44の閾値電圧で決まっているため、ソース電位の変動の影響を受けない。そのため、光が殆ど入射していない画素Ｐixel11の垂直信号線Ｖ１の光信号電位Ｖsig(Ｖ１）は、画素Ｐixel21に強い光が入射している場合でも変動しない。そして、このとき、垂直信号線Ｖ１とＶ２の光信号電位Ｖsig(Ｖ１）とＶsig(Ｖ２）は、ノイズ抑圧部６に一旦記憶される。
【００３４】
最後に、画素Ｐixel11とＰixel21からフォトダイオードＰＤ11とＰＤ12の蓄積電荷をリセットしたリセット出力を得る。この動作は、先行リセットと同じ動作なので、詳細な動作説明は省略する。最終的に、フローティングディフュージョンＦＤ11とＦＤ21のリセット信号電位Ｖres(ＦＤ11）とＶres(ＦＤ21）は、（３）式と（５）式で示した値となる。したがって、垂直信号線Ｖ１とＶ２のリセット信号電位Ｖres(Ｖ１）とＶres(Ｖ２）は、次式（９），（10）となる。
Ｖres(Ｖ１）＝Ｖres(ＦＤ11）−ＶＧＳ（Ｍ311)
＝ＶＤＤ＋ΔＶ（ＦＤ11）−ＶＧＳ（Ｍ311)    ・・・・・・・（９）
Ｖres(Ｖ２）＝Ｖres(ＦＤ21）−ＶＧＳ（Ｍ321)
＝ＶＤＤ＋ΔＶ（ＦＤ21）−ＶＧＳ（Ｍ321)    ・・・・・・・（10）
ここで、ＶＧＳ（Ｍ311)とＶＧＳ（Ｍ321)は、増幅トランジスタＭ311 とＭ321 にバイアス電流Ｉbias（φＧ−ＣＬＴ＝Ｈ）が流れたときのゲート−ソース間電圧とする。
【００３５】
これら、垂直信号線Ｖ１とＶ２のリセット信号電位Ｖres(Ｖ１）とＶres(Ｖ２）は、ノイズ抑圧部６にて、光信号電位Ｖsig(Ｖ１）とＶsig(Ｖ２）との間でそれぞれ差分処理が行われ、次式（11），（12）に示すような入射光に応じた差分信号出力Ｖsub(Ｖ１）とＶsub(Ｖ２）が得られる。
Ｖsub(Ｖ１）＝Ｖres(Ｖ１）−Ｖsig(Ｖ１）＝０    ・・・・・・・・・・・（11）
Ｖsub(Ｖ２）＝Ｖres(Ｖ２）−Ｖsig(Ｖ２）
＝ＶＤＤ＋ΔＶ（ＦＤ21）−ＶＧＳ（Ｍ321)    ・・・・・・・（12）
【００３６】
（11）式から明らかなように、画素Ｐixel21に強い光が入射し垂直信号線Ｖ２がグランドになる場合でも、バイアス電流用ＤＭＯＳトランジスタＭ44のバイアス電流が一定値Ｉbias（φＧ−ＣＴＬ＝Ｈ）であるため、白い横スジの発生を抑圧することができる。その後、行選択制御信号φＳＥＬ１＝Ｌとすることで行選択トランジスタＭ411 とＭ421 をオフとし、１行目の画素行と垂直信号線Ｖ１とＶ２とを切り離す。
【００３７】
このように、本実施例では、強い光が入射した画素列の垂直信号線がグランドレベルとなる場合でも、そのほかの画素列のバイアス電流は変化しないので、白い横スジの発生を抑圧できる。加えて、垂直信号線の出力レベルをグランドレベルまで低下させることができるため、画素電源電圧ＶＤＤの低電圧化にも対応できる。加えて、フローティングディフュージョンのリセット電位を上昇させることができるため、画素電源電圧ＶＤＤの一層の低電圧化に対応できる。
【００３８】
なお、本実施例は各種の変形が可能である。例えば、ＤＭＯＳ型バイアス部９として、図４の（Ａ）に示すカスコード型回路を利用することもできる。図４の（Ａ）に示す変形例では、図２に示すバイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46のドレイン側に、ゲートがカスコード電圧端子Ｖcas に接続されたカスコード用トランジスタＭ47〜Ｍ49を接続し、カスコード用トランジスタＭ47〜Ｍ49を介して垂直信号線Ｖ１〜Ｖ３にバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｌ）とＩbias（φＧ−ＣＴＬ＝Ｈ）を供給する構成としている。これにより、カスコード用トランジスタＭ47〜Ｍ49のドレイン側からの出力抵抗が大きくなり、バイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｌ）とＩbias（φＧ−ＣＴＬ＝Ｈ）の定電流性が改善する。また、図４の（Ｂ）に示すように、ゲートスイッチＳＷ41〜ＳＷ43のバイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46のソース側への接続点をグランド配線付近としてもよい。
【００３９】
（実施例２）
次に、実施例２について説明する。図５の（Ａ）は、本発明に係る増幅型ＭＯＳセンサを用いた固体撮像装置の実施例２における主要部の構成を示す回路構成図である。この実施例２は実施例１に対して、ＤＭＯＳ型バイアス部９の構成を変更したものである。図５の（Ａ）に示すこの実施例に係るＤＭＯＳ型バイアス部９は、バイアス電流用ＤＭＯＳトランジスタＭ61〜Ｍ66と、バイアス電流用ＤＭＯＳトランジスタＭ64〜Ｍ66のドレイン端子の接続を制御するドレインスイッチＳＷ61〜ＳＷ63と、ドレインスイッチを切り替えるドレインスイッチ制御信号φＤ−ＣＴＬから構成される。なお、バイアス電流用ＤＭＯＳトランジスタＭ61〜Ｍ63とバイアス電流用ＤＭＯＳトランジスタＭ64〜Ｍ66とは、ドレインスイッチＳＷ61〜ＳＷ63を介して並列接続されている。
【００４０】
ここで、バイアス電流用ＤＭＯＳトランジスタＭ61〜Ｍ66のトランジスタサイズは全て同じであり、バイアス電流Ｉbiasは、閾値電圧を製造段階で調整することで決める。更に、ドレインスイッチ制御信号φＤ−ＣＴＬ＝ＬでドレインスイッチＳＷ61〜ＳＷ63がオンし、垂直信号線Ｖ１〜Ｖ３のバイアス電流はＩbias（φＤ−ＣＴＬ＝Ｌ）＝2 ×Ｉbiasとなり、ドレインスイッチ制御信号φＤ−ＣＴＬ＝ＨでドレインスイッチＳＷ61〜ＳＷ63がオフし、垂直信号線Ｖ１〜Ｖ３のバイアス電流Ｉbias（φＤ−ＣＴＬ＝Ｈ）＝Ｉbiasとなるものとする。このように構成されたＤＭＯＳ型バイアス部の動作説明用の駆動タイミング図を図５の（Ｂ）に示す。この実施例の駆動動作は、図５の（Ｂ）に示すように、図３に示した実施例１の駆動タイミングに対して、ゲートスイッチ制御信号φＧ−ＣＴＬをドレインスイッチ制御信号φＤ−ＣＴＬに変更しただけで、他の駆動タイミングは同じであるので、その詳細な説明は省略する。
【００４１】
このように、本実施例では、強い光が入射した画素列の垂直信号線がグランドレベルとなる場合でも、そのほかの画素列のバイアス電流は変化しないので、白い横スジの発生を抑圧できる。加えて、フローティングディフュージョンのリセット電位を上昇させることができるため、画素電源電圧ＶＤＤの一層の低電圧化に対応できる。更に、基準電圧端子ＶＲＥＦが不要になるために、ＤＭＯＳバイアス部の回路構成が簡単になる。
【００４２】
なお、本実施例でも各種の変形が可能である。例えば、ＤＭＯＳトランジスタＭ61〜Ｍ66のゲートはソースに直接接続する代わりにソース配線に接続しても同様の効果が得られる。また、ＤＭＯＳトランジスタＭ61〜Ｍ63とＤＭＯＳトランジスタＭ64〜Ｍ66のトランジスタサイズを変更しても同様の効果が得られる。
【００４３】
（実施例３）
次に、実施例３について説明する。図６は、本発明に係る増幅型ＭＯＳセンサを用いた固体撮像装置の実施例４の構成を示す回路構成図で、図２に示した実施例１に対して、画素セルと垂直走査部の構成を変更したものである。図６に示す回路構成図は、画素部２と垂直走査部３とＤＭＯＳ型バイアス部９と垂直信号線Ｖ１〜Ｖ３の構成を説明するための回路構成図で、図２に示した実施例１と同じ構成要素については、同一の符号を付して示している。画素セル10は、画素セルＰixel11で説明すると、光電変換部であるフォトダイオードＰＤ11と、フォトダイオードＰＤ11に蓄積した電荷を電圧に変換するフローティングディフュージョンＦＤ11と、フォトダイオードＰＤ11からフローティングディフュージョンＦＤ11に電荷を転送する転送トランジスタＭ111 と、フローティングディフュージョンＦＤ11を画素電源電圧ＶＤＤにリセットするリセットトランジスタＭ211 と、フローティングディフュージョンＦＤ11の電圧を増幅する増幅トランジスタＭ311 と各行を選択する行選択トランジスタＭ411 とから成る。
【００４４】
画素部２は、ここでは画素セル10を３行３列に並べて構成したものを示している。垂直走査回路11は、転送トランジスタＭ111 〜Ｍ133 を制御する転送制御信号φＴＸ１〜φＴＸ３と、リセットトランジスタＭ211 〜Ｍ233 を制御するリセット制御信号φＲＳ１〜φＲＳ３と、行選択トランジスタＭ411 〜Ｍ433 の動作を制御する行選択制御信号φＳＥＬ１〜φＳＥＬ３とを出力する。
【００４５】
図７は、ＤＭＯＳ型バイアス部９を用いた本実施例３の動作を説明するための駆動タイミングの概略を示す図である。ここでは、垂直走査部11により画素２の上から１行目の画素行が選択され、画素Ｐixel11とＰixel31には光が殆ど入射せず、画素Ｐixel21のみに強い光が入射した場合の動作を示している。ここで、画素Ｐixel11とＰixel31の状態はほぼ同じなので、画素Ｐixel11とＰixel21の動作について説明する。初めに、フローティングディフュージョンＦＤ11とＦＤ12の蓄積電荷をリセットする。まず、行選択制御信号φＳＥＬ１＝Ｈとすることで行選択トランジスタＭ411 とＭ421 をオンとし、１行目の画素行と垂直信号線Ｖ１とＶ２を接続させる。引き続き、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｌとすることで、ゲートスイッチＳＷ41とＳＷ42を基準電圧端子ＶＲＥＦ側に切り替え、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45のバイアス電流をＩbias（φＧ−ＣＴＬ＝Ｌ）とする。同時に、リセット信号φＲＳ１＝ＨとすることでリセットトランジスタＭ211 とＭ221 をオンとし、フローティングディフュージョンＦＤ11とＦＤ21を画素電源電圧ＶＤＤにリセットする。
【００４６】
その後、リセット信号φＲＳ１＝Ｌに戻すことでリセットトランジスタＭ211 とＭ221 をオフとし、フローティングディフュージョンＦＤ11とＦＤ21をハイインピーダンス状態とする。このとき、フローティングディフュージョンＦＤ11とＦＤ21のリセット信号電位Ｖres(ＦＤ11）とＶres(ＦＤ21）は、画素電源電位ＶＤＤとなる。したがって、垂直信号線Ｖ１とＶ２のリセット信号電位Ｖres(Ｖ１）とＶres(Ｖ２）は、次式（13），（14）となる。
Ｖres(Ｖ１）＝Ｖres(ＦＤ11）−ＶＧＳ（Ｍ311)＝ＶＤＤ−ＶＧＳ（Ｍ311)′
・・・・・・・（13）
Ｖres(Ｖ２）＝Ｖres(ＦＤ21）−ＶＧＳ（Ｍ321)＝ＶＤＤ−ＶＧＳ（Ｍ321)′
・・・・・・・（14）
【００４７】
ここで、ＶＧＳ（Ｍ311)′とＶＧＳ（Ｍ321)′は、増幅トランジスタＭ311 とＭ321 にバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｌ）が流れたときのゲート−ソース間電圧である。更に、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｈとすることで、ゲートスイッチＳＷ41とＳＷ42をソース側に切り替え、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45のバイアス電流をＩbias（φＧ−ＣＴＬ＝Ｈ）とする。
【００４８】
ここで、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45のバイアス電流差をΔＩbias＝Ｉbias（φＧ−ＣＴＬ＝Ｌ）−Ｉbias（φＧ−ＣＴＬ＝Ｈ）とすると、増幅トランジスタＭ311 とＭ321 に流れるバイアス電流がΔＩbias減少するため、増幅トランジスタＭ311 とＭ321 のゲート−ソース間電圧ＶＧＳ（Ｍ311)とＶＧＳ（Ｍ321)がΔＶＧＳ（Ｍ311)及びΔＶＧＳ（Ｍ321)減少し、垂直信号線Ｖ１とＶ２はΔＶＧＳ（Ｍ311)とΔＶＧＳ（Ｍ321)分それぞれ上昇する。このとき、ハイインピーダンス状態のフローティングディフュージョンＦＤ11は、増幅トランジスタＭ311 のゲート−ソース間容量ＣＧＳ（Ｍ311)により垂直信号線Ｖ１と容量結合しているため、垂直信号線Ｖ１の上昇分ΔＶＧＳ（Ｍ311)の影響を受ける。フローティングディフュージョンＦＤ11のリセット電位Ｖres(ＦＤ11）は、次式（15）に示すようにΔＶ（ＦＤ11）上昇する。
Ｖres(ＦＤ11）＝ＶＤＤ＋ΔＶ（ＦＤ11）＝ＶＤＤ＋ΔＶＧＳ（Ｍ311)
×｛ＣＧＳ（Ｍ311)／Ｃ（ＦＤ11）｝  ・・・・・・・・・（15）
Ｃ（ＦＤ11）＝ＣＧＳ（Ｍ111)＋ＣＪ（Ｍ111)＋ＣＧＳ（Ｍ211)＋ＣＪ（Ｍ211)
＋ＣＧＤ（Ｍ311)＋ＣＧＳ（Ｍ311)      ・・・・・・・・・（16）
【００４９】
ここで、Ｃ（ＦＤ11）はフローティングディフュージョンＦＤ11に生じる容量成分の合計で、ＣＧＳ（Ｍ111)は転送トランジスタＭ111 のゲート−ソース間容量、ＣＪ（Ｍ111)は転送トランジスタＭ111 のソース接合容量、ＣＧＳ（Ｍ211)はリセットトランジスタＭ211 のゲート−ソース間容量、ＣＪ（Ｍ211)はリセットトランジスタＭ211 のソース接合容量、ＣＧＤ（Ｍ311)は増幅トランジスタＭ311 のゲート−ドレイン間容量、ＣＧＳ（Ｍ311)は増幅トランジスタＭ311 のゲート−ソース間容量である。
【００５０】
また、ハイインピーダンス状態のフローティングディフュージョンＦＤ21は、増幅トランジスタＭ321 のゲート−ソース間容量ＣＧＳ（Ｍ321)により垂直信号線Ｖ２と容量結合しているので、垂直信号線Ｖ２の上昇分ΔＶＧＳ（Ｍ321)の影響を受ける。フローティングディフュージョンＦＤ21のリセット電位Ｖres(ＦＤ21）は、次式（17）に示すようにΔＶ（ＦＤ11）上昇する。
Ｖres(ＦＤ21）＝ＶＤＤ＋ΔＶ（ＦＤ21）＝ＶＤＤ＋ΔＶＧＳ（Ｍ321)
×｛ＣＧＳ（Ｍ321)／Ｃ（ＦＤ21）｝  ・・・・・・・・・（17）
Ｃ（ＦＤ21）＝ＣＧＳ（Ｍ121)＋ＣＪ（Ｍ121)＋ＣＧＳ（Ｍ221)＋ＣＪ（Ｍ221)
＋ＣＧＤ（Ｍ321)＋ＣＧＳ（Ｍ321)      ・・・・・・・・・（18）
【００５１】
ここで、Ｃ（ＦＤ21）はフローティングディフュージョンＦＤ21に生じる容量成分の合計で、CGＣＧＳ（Ｍ121)は転送トランジスタＭ121 のゲート−ソース間容量、ＣＪ（Ｍ121)は転送トランジスタＭ121 のソース接合容量、ＣＧＳ（Ｍ221)はリセットトランジスタＭ221 のゲート−ソース間容量、ＣＪ（Ｍ221)はリセットトランジスタＭ221 のソース接合容量、ＣＧＤ（Ｍ321)は増幅トランジスタＭ321 のゲート−ドレイン間容量、ＣＧＳ（Ｍ321)は増幅トランジスタＭ321 のゲート−ソース間容量である。
【００５２】
したがって、光が殆ど入射していない画素Ｐixel11及び強い光が入射している画素Ｐixel21に対応する、垂直信号線Ｖ１とＶ２のリセット信号電位Ｖres(Ｖ１）とＶres(Ｖ２）は、次式（19），（20）となる。
Ｖres(Ｖ１）＝Ｖres(ＦＤ11）−ＶＧＳ（Ｍ311)
＝ＶＤＤ＋ΔＶ（ＦＤ11）−ＶＧＳ（Ｍ311)    ・・・・・・・（19）
Ｖres(Ｖ２）＝Ｖres(ＦＤ21）−ＶＧＳ（Ｍ321)＋ΔＶＧＳ（Ｍ321)
＝ＶＤＤ＋ΔＶ（ＦＤ21）−ＶＧＳ（Ｍ321)    ・・・・・・・（20）
ここで、ＶＧＳ（Ｍ311)とＶＧＳ（Ｍ321)は増幅トランジスタＭ311 とＭ321 にバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｈ）が流れたときのゲート−ソース間電圧とする。このとき、垂直信号線Ｖ１とＶ２のリセット信号電位Ｖres(Ｖ１）とＶres(Ｖ２）は、ノイズ抑圧部６に一旦記憶される。
【００５３】
次に、画素Ｐixel11とＰixel21のフォトダイオードＰＤ11とＰＤ12に蓄積された光信号出力を得る。まず、行選択制御信号φＳＥＬ１＝Ｈを継続し、１行目の画素行と垂直信号線Ｖ１とＶ２を接続させた状態で、転送制御信号φＴＸ１＝Ｈとすることで転送トランジスタＭ111 とＭ121 をオンさせ、フォトダイオードＰＤ11とＰＤ12に蓄積された電荷をフローティングディフュージョンＦＤ11とＦＤ21に転送する。その後、転送制御信号φＴＸ１＝Ｌと戻すことで、転送トランジスタＭ111 とＭ121 をオフさせる。このとき、ゲートスイッチ制御信号φＧ−ＣＴＬ＝Ｈは継続されているので、バイアス電流用ＤＭＯＳトランジスタＭ44とＭ45はバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｈ）を発生し続ける。
【００５４】
光が殆ど入射していない画素Ｐixel11のフローティングディフュージョンＦＤ11の光信号電位Ｖsig(ＦＤ11）は、リセットレベルである（15）式に示す値となる。一方、強い光が入射している画素Ｐixel21のフローティングディフュージョンＦＤ21の光信号電位Ｖsig(ＦＤ21）は、大幅な電位変化ΔＶが発生し、ほぼグランドレベルまで低下する。そのため、増幅トランジスタＭ321 がオフし、垂直信号線Ｖ２の光信号電位Ｖsig(Ｖ２）は次式（21）に示すようにグランドレベルとなる。
Ｖsig(Ｖ２）＝０    ・・・・・・・・・・・（21）
【００５５】
これにより、バイアス電流用ＤＭＯＳトランジスタＭ42がオフするため、バイアス電流用ＤＭＯＳトランジスタＭ41のソースが接続されているグランド配線に流れる電流値が変化し、グランド配線に生じる抵抗成分の影響でバイアス電流用ＤＭＯＳトランジスタＭ44のソース電位も変動する。しかしながら、バイアス電流用ＤＭＯＳトランジスタＭ44のバイアス電流Ｉbias（φＧ−ＣＴＬ＝Ｈ）は、閾値で決まっているため、ソース電位の変動の影響を受けない。そのため、光が入射していない画素Ｐixel11の垂直信号線Ｖ１の光信号電位Ｖsig(Ｖ１）は、画素Ｐixel21に強い光が入射している場合でも変動しない。
【００５６】
これら、垂直信号線Ｖ１とＶ２の光信号電位Ｖsig(Ｖ１）とＶsig(Ｖ２）は、ノイズ抑圧部６にて、リセット電位Ｖres(Ｖ１）とＶres(Ｖ２）と差分処理が行われ、次式（22），（23）に示すような入射光に応じた差分信号Ｖsub(Ｖ１）とＶsub(Ｖ２）が得られる。  Ｖsub(Ｖ１）＝Ｖsig(Ｖ１）−Ｖres(Ｖ１）＝０    ・・・・・・・・・・・（22）
Ｖsub(Ｖ２）＝Ｖsig(Ｖ１）−Ｖres(Ｖ１）
＝−｛ＶＤＤ＋ΔＶ（ＦＤ21）−ＶＧＳ（Ｍ321)｝  ・・・・・（23）
【００５７】
（22）式から明らかなように、画素Ｐixel21に強い光が入射し垂直信号線Ｖ２がグランドになる場合でも、バイアス電流用ＤＭ０ＳトランジスタＭ44のバイアス電流が一定値Ｉbias（φＧ−ＣＴＬ＝Ｈ）であるため、白い横スジの発生を抑圧することができる。その後、行選択制御信号φＳＥＬ１＝Ｌとすることで行選択トランジスタＭ411 とＭ421 をオフとし、１行目の画素行と垂直信号線Ｖ１とＶ２とを切り離す。
【００５８】
このように、本実施例では、強い光が入射した画素列の垂直信号線がグランドレベルとなる場合でも、そのほかの画素列のバイアス電流は変化しないので、白い横スジの発生を抑圧できる。加えて、フローティングディフュージョンのリセット電位を上昇させることができるため、画素電源電圧ＶＤＤの一層の低電圧化に対応できる。なお、本実施例でも、各種の変形が可能である。例えば、ＤＭＯＳ型バイアス部９として、図４〜図５に示した各種回路を利用することができる。
【００５９】
（実施例４）
次に、実施例４について説明する。図８の（Ａ）は、本発明に係る増幅型ＭＯＳセンサを用いた固体撮像装置の実施例４の主要部を示す回路構成図で、本実施例は図６に示した実施例３に対して、ＤＭＯＳ型バイアス部９の構成を変更したものである。図８の（Ａ）に示すように、本実施例に係るＤＭＯＳ型バイアス部９は、図６に示した実施例３におけるＤＭＯＳ型バイアス部に対して、バイアス電流用ＤＭＯＳトランジスタＭ44〜Ｍ46と垂直信号線Ｖ１〜Ｖ３を接続するバイアススイッチＳＷ71〜ＳＷ73と、バイアススイッチのオン／オフを切り替えるバイアススイッチ制御信号φＢＩＡＳを追加し、バイアススイッチ制御信号φＢＩＡＳをパルス的に駆動させることで、不要なバイアス電流を削減するようにしたものである。
【００６０】
このように構成した実施例４の動作を説明するための駆動タイミングを図８の（Ｂ）に示す。図７に示す実施例３の駆動タイミングに対してバイアススイッチ制御信号φＢＩＡＳをパルス的に駆動させている以外は同じ動作となるので、その詳細な説明は省略する。このように、本実施例では、強い光が入射した画素列の垂直信号線がグランドレベルとなる場合でも、そのほかの画素列のバイアス電流は変化しないので、白い横スジの発生を抑圧できる。加えて、フローティングディフュージョンのリセット電位を上昇させることができるため、画素電源電圧ＶＤＤの一層の低電圧化に対応できる。更に、バイアス電流を必要な期間（リセット制御信号φＲＳ１がＨレベルとなる時点から転送制御信号φＴＸ１がＨレベルとなる時点まで、及び転送制御信号φＴＸ１がＬレベルとなる時点から行選択制御信号φＲＳ１がＬレベルとなるまでの期間）のみ流すことができるので、低パワー化も達成できる。
【００６１】
なお、本実施例でも各種の変形が可能である。例えば、図４〜図５に示すＤＭＯＳ型バイアス部と組み合わせることもできる。
【００６２】
また、本発明の回路構成及び駆動方式の変更は、請求項の範囲を逸脱しない範囲で広く行うことができる。例えば、単位画素の構成要素及び駆動方法が変わった場合も、垂直走査部やＤＭＯＳ型バイアス部の回路構成や駆動方法を変更することで対応可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る固体撮像装置の実施例１の概略構成を示すブロック図である。
【図２】図１に示した実施例１における画素部と垂直走査部とＤＭＯＳ型バイアス部と垂直信号線部分の構成を示す回路構成図である。
【図３】実施例１の動作を説明するための駆動タイミング図である。
【図４】図２に示した実施例１におけるＤＭＯＳ型バイアス部の変形例を示す回路構成図である。
【図５】実施例２におけるＤＭＯＳ型バイアス部の構成を示す回路構成図、及びその動作を説明するための駆動タイミング図である。
【図６】実施例３の構成を示す回路構成図である。
【図７】図６に示した実施例３の動作を説明するための駆動タイミング図である。
【図８】実施例４におけるＤＭＯＳ型バイアス部の構成を示す回路構成図、及びその動作を説明するための駆動タイミング図である。
【図９】従来の白い横スジを低減した固体撮像装置の構成を示す回路構成図である。
【符号の説明】
【００６４】
１  画素セル
２  画素部
３，11  垂直走査部
６  ノイズ抑圧部
７  水平走査部
８  水平信号線
９  ＤＭＯＳ型バイアス部
【図１】
2009296476.tif 000003
【図２】
2009296476.tif 000004
【図３】
2009296476.tif 000005
【図４】
2009296476.tif 000006
【図５】
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【図６】
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【図７】
2009296476.tif 000009
【図８】
2009296476.tif 000010
【図９】
2009296476.tif 000011
【手続補正書】
【提出日】平成21年8月18日(2009.8.18)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2009296476.tif 000012