(57)【要約】【課題】ＣＰＵの処理速度に見合うよう、システムバスに接続された関連装置の処理を適正に制御することができる情報処理装置を提供する。【解決手段】クロスバー９×９スイッチ（１１）には、ブリッジシステムバス（１３）を介して互いに独立する複数の汎用システムバス（２１）が接続されている。複数の汎用システムバス（２１）の各システムバスには、それぞれ個別に他システムバスへのブリッジ（１９）が接続されており、他システムバスへのブリッジ（１９）にはモデム１，２，３（２０）が接続されている。ＣＰＵ（１４）、ＲＡＭ（１５）、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）は、クロスバー９×９スイッチ（１１）が採用するプロトコルが簡単で高速な内部バスに接続されている。【選択図】図３
2009080646.tif 000002
【特許請求の範囲】
【請求項１】
互いに独立する複数のシステムバスと、
前記複数のシステムバスに接続されたクロスバースイッチと、
前記クロスバースイッチに接続された中央処理装置、および当該中央処理装置の動作を補助する処理を実行する、当該中央処理装置よりも処理速度が遅い複数の装置回路と、
前記クロスバースイッチの動作を制御する制御部と、
を含むことを特徴とする情報処理装置。
【請求項２】
前記装置回路は、ＤＭＡＣ（Direct Memory Access Controller）であることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記クロスバースイッチには、ＲＡＭ（Random Access Memory）が更に接続されており、
前記制御部は、前記ＲＡＭと前記装置回路の接続状態に応じて前記クロスバースイッチのスイッチングを制御することを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
前記制御部は、前記中央処理装置と前記ＲＡＭの接続状態に応じて前記クロスバースイッチのスイッチングを制御することを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記中央処理装置と前記複数の装置回路は、論理的に多次元配列され、前記クロスバースイッチによって相互に接続されていることを特徴とする請求項１から４のいずれか１項に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のシステムバスを有する情報処理装置に関する。
【背景技術】
【０００２】
図１にＣＰＵ（Central Processing Unit）、ＤＭＡＣ（Direct Memory Access Controller）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を有する従来のＣＰＵバスシステムの構成図を示す。この図において、ＣＰＵとＤＭＡＣは、いわゆるバスマスタと呼ばれる機能を有するモジュールである。バスマスタはバスを使用または所有するために、複数のバスマスタを備えるシステム構成においてはバス競合が発生する。バス競合は必ず発生する現象であり、バス競合によりモージュールの性能が低下する。例えば、図１において、ＣＰＵが２００ＭＨｚで動作を行い、ＤＭＡＣが２０ＭＨｚで動作を行うとすると、ＣＰＵとＤＭＡＣの間でバス競合が発生するので、競合待ち時間は、各競合のバスサイクル時間の平均となる。ここで、例えば、ＤＭＡＣのバス速度が２０ＭＨｚであれば、ＣＰＵは平均４０ＭＨｚ以下となる。ＣＰＵに２００ＭＨｚの高速性を期待するとすれば、この影響はシステム性能に大きなマイナスを与える。
【０００３】
次に、単一のシステムバスの競合の解消を目的にマルチバス構成とした受信機の例を図２に示す。図２においては、複数のバスマスタの数に等しい複数のシステムバス構成としている。この場合には、図１で説明した単純なバス競合による予想外の性能低下が回避できる。図２の構成における、ＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡＣ３によるシステム処理能力の向上の作用について以下に説明する。
【０００４】
受信機の構成において、ＣＰＵは３チャンネルの同時送受信の処理を行う。ここで、ＣＰＵはＤＭＡＣの追加により処理能力を向上させてシステム性能を処理に見合ったものとする。ＣＰＵは、図２の他システムバスへのブリッジを介してモデム１，２，３にアクセスする。モデム１，２，３は動作速度がＲＡＭに比べてかなり遅いとする。ここでシステム性能を高めるために、ＣＰＵは直接モデム１，２，３にアクセスせず、モデム１，２，３へのアクセスは、ＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡＣ３が行う。ＤＭＡＣは、一時データ保管の場所をＲＡＭとする。このＤＭＡＣによる転送により、ＣＰＵは、動作速度が遅いモデム１，２，３へのアクセスをせずに、動作速度がの早いＲＡＭを一時データ保管場所として送受信処理を行う。このように、ＣＰＵが、ＲＡＭを一時データ保管場所として処理を行うことによって、システム処理能力の向上を図っている。
【０００５】
なお、従来技術として、ＤＭＡ転送を行うインターフェース制御装置が特許文献１に開示されている。
【特許文献１】特開２００５−２４２４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の技術では、複数のシステムバスにおけるシステム処理能力の改善について説明した。しかし、ＣＰＵの動作速度は、数々の技術進歩により、今日１ＧＨｚを超えて動作するようになっている。図２に示す複数のシステムバスは汎用性の高い、高度なプロトコルを備えたバスであり、動作速度はＣＰＵの動作速度にくらべてかなり遅い。そこで、さらにＣＰＵの処理能力を高めてシステム性能を大きくすることは重要である。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、ＣＰＵの処理速度に見合うよう、システムバスに接続された関連装置の処理を適正に制御することができる情報処理装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の情報処理装置は、互いに独立する複数のシステムバスと、前記複数のシステムバスに接続されたクロスバースイッチと、前記クロスバースイッチに接続された中央処理装置、および当該中央処理装置の動作を補助する処理を実行する、当該中央処理装置よりも処理速度が遅い複数の装置回路と、前記クロスバースイッチの動作を制御する制御部とを含むことを特徴とする。
【０００９】
前記装置回路は、ＤＭＡＣ（Direct Memory Access Controller）であることが好ましい。また、前記クロスバースイッチには、ＲＡＭ（Random Access Memory）が更に接続されており、前記制御部は、前記ＲＡＭと前記装置回路の接続状態に応じて前記クロスバースイッチのスイッチングを制御することが好ましく、また、前記制御部は、前記中央処理装置と前記ＲＡＭの接続状態に応じて前記クロスバースイッチのスイッチングを制御することが好ましい。また、前記中央処理装置と前記複数の装置回路は、論理的に多次元配列され、前記クロスバースイッチによって重複して接続されることが好ましい。
【発明の効果】
【００１０】
本発明は、ＣＰＵの処理速度に見合うよう、システムバスに接続された関連装置の処理を適正に制御することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して説明する。図３は、本発明の情報処理装置の実施の形態を示すシステム構成図である。図３に示す情報処理装置は、クロスバー９×９スイッチ（１１）、クロスバー制御部（１２）、ブリッジシステムバス（１３：１３ａ〜１３ｄ）、ＣＰＵ（１４）、ＲＡＭ（１５）、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）、他システムバスへのブリッジ（１９）、モデム１，２，３（２０）、汎用システムバス（２１）、ホストインターフェース（２２）、ＲＯＭ（２３）を備える。
【００１２】
クロスバー９×９スイッチ（１１）には、ブリッジシステムバス（１３：１３ａ〜１３ｄ）を介して互いに独立する複数の汎用システムバス（２１）が接続されている。複数の汎用システムバス（２１）の各システムバスには、それぞれ個別に他システムバスへのブリッジ（１９）が接続されており、他システムバスへのブリッジ（１９）にはモデム１，２，３（２０）が接続されている。
【００１３】
また、図３に示す情報処理装置では、ＣＰＵで内部キャシュの接続に用いられるプロトコルが簡単な高速バスを基本とし、複数のモジュールのバスアクセスが可能なクロスバー９×９スイッチ（１１）を採用した内部バスに、システム処理能力を大きくする、ＲＡＭ（１５）、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）をＣＰＵ（１４）とともに強固に結合させている。ここでＣＰＵ（１４）およびＲＡＭ（１５）は、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）に比べて動作速度が速く、ＣＰＵ（１４）とＲＡＭ（１５）の内部バスによる結合は、簡単なプロトコルによる高速バスのために性能の劣化は少ない。また、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）は、一般に動作速度は遅いが、９×９クロスバーバス構造のために、バス競合の原因による劣化を引き起こさず、システム性能の影響はない。また、内部バスは、ブリッジシステムバス（１３）を介して複数の汎用システムバス（２１）に高度のプロトコルを実行する。
【００１４】
また、クロスバー制御部（１２）は、クロスバー９×９スイッチ（１１）の動作を制御し、特に、ＲＡＭ（１５）と、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）との接続状態における処理動作（速度）に応じてクロスバー９×９スイッチ（１１）のスイッチングを制御する。また、クロスバー制御部（１２）は、ＣＰＵ（１４）とＲＡＭ（１５）との接続状態における処理動作（速度）に応じてクロスバー９×９スイッチ（１１）のスイッチングを制御する。また、クロスバー制御部（１２）は、バス動作の高速化のために、単純な固定長データ転送と数ビットの選択アドレスによるモジュール選択を高速に行い、処理遅延の大きいＡＣＫ，ＮＡＣＫ等の高度なプロトコルは処理しないように制御する。
【００１５】
汎用システムバス（２１）は、高度なプロトコルを実行するので、汎用のＲＯＭ（２３）、ホストインターフェース（２２）、他システムバスへのブリッジ（１９）等の既存部品が容易に使用でき、モデムを含むシステムを容易に構成できる。
【００１６】
図４は、クロスバー９×９スイッチのバス構造の接続の一例を示す図である。クロスバー９×９スイッチ（１１）は、９×９ポイントの接点を有する。この接点には、論理的にＸ方向およびＹ方向に２次元配列されたＣＰＵ（１４）、ＲＡＭ（１５）、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）、ブリッジシステムバス１，２，３，４が相互に重複するように接続される。
【００１７】
図４には、クロスバー９×９スイッチ（１１）における、或る接続状態の例が示されている。具体的には、Ｙ方向のＣＰＵ（１４）とＸ方向のＲＡＭ（１５）とが接続され、Ｘ方向のＲＡＭ（１５）とＹ方向のＤＭＡＣ１（１６）とが接続されており、これにより、ＣＰＵ（１４）とＲＡＭ（１５）とＤＭＡＣ１（１６）とは３者接続が可能となっている。また、Ｙ方向のＤＭＡＣ１（１６）はＸ方向のブリッジシステムバス１（１３ａ）に接続され、Ｙ方向のＤＭＡＣ２（１７）はＸ方向のブリッジシステムバス２（１３ｂ）に接続され、Ｙ方向のＤＭＡＣ３（１８）はＸ方向のブリッジシステムバス３（１３ｃ）に接続されている。これにより、ＣＰＵ（１４）とＲＡＭ（１５）とＤＭＡＣ１（１６）とが、バス競合せずに接続されるので、ＣＰＵ（１４）の処理能力を高めることができる。よって、システム性能を大きくすることができる。
【００１８】
なお、上述した実施の形態では、クロスバースイッチに、クロスバー９×９スイッチを用いたが、本発明は、クロスバーＮ×Ｎ（Ｎは任意の自然数）スイッチを用いることができる。
【００１９】
上述のように、本発明の情報処理装置は、ＣＰＵの処理速度に見合うように、システムバスに接続された速度の遅いモデム等の関連装置の処理を適正に制御することができる。
【図面の簡単な説明】
【００２０】
【図１】従来のＣＰＵバスシステムのシステム構成図である。
【図２】従来のマルチバス構成のシステム構成図である。
【図３】本発明の情報処理装置の実施の形態を示すシステム構成図である。
【図４】クロスバー９×９スイッチのバス構造の接続を示す図である。
【符号の説明】
【００２１】
１１  クロスバー９×９スイッチ
１２  クロスバー制御部
１３  ブリッジシステムバス
１４  ＣＰＵ
１５  ＲＡＭ
１６  ＤＭＡＣ１
１７  ＤＭＡＣ２
１８  ＤＭＡＣ３
１９  他システムバスへのブリッジ
２０  モデム１，２，３
２１  汎用システムバス
２２  ホストインターフェース
２３  ＲＯＭ
【図１】
2009080646.tif 000003
【図２】
2009080646.tif 000004
【図３】
2009080646.tif 000005
【図４】
2009080646.tif 000006