(57)【要約】【課題】強誘電体キャパシタへの水素の拡散を防ぐとともに、トランジスタへの水素シンターを可能にする半導体記憶装置及びその半導体記憶装置の製造方法を提供する。【解決手段】半導体記憶装置１００は、シリコン基板１０上に形成された一対のソース／ドレイン拡散層１１を有するトランジスタ１５を有する。トランジスタ１５上には一対のソース／ドレイン領域の一方に下部電極コンタクト１９を介して接続された下部電極２１、強誘電体膜２２及び上部電極２３からなる強誘電体キャパシタ２４が形成されている。強誘電体キャパシタ２４は第１の水素バリア膜１７及び第２の水素バリア膜２６によりその周囲を囲まれている。また、トランジスタ１５上の配線コンタクト２９が形成される領域において、第２の水素バリア膜２６は開口部を有する。【選択図】図２
2009111161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するトランジスタと、
前記トランジスタ上を含む前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に選択的に形成された第１の水素バリア膜と、
前記第１の水素バリア膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１の水素バリア膜及び前記第２の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の一方に接続するように形成された下部電極コンタクトと、
前記下部電極コンタクトと接続されるように形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上部及び側面部に形成された第２の水素バリア膜と、
前記強誘電体キャパシタ上を含む前記第１の層間絶縁膜上に形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜及び前記第２の水素バリア膜を貫通して前記強誘電体キャパシタに接続するように形成された上部電極コンタクトと、
前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の他方に接続するように形成された配線コンタクトとを備え、
前記第１の水素バリア膜の周縁部はその全周にわたって前記第２の水素バリア膜に当接し、前記第１の水素バリア膜及び前記第２の水素バリア膜は前記強誘電体キャパシタを包囲する閉曲面を形成していることを特徴とする半導体記憶装置。
【請求項２】
前記第２の水素バリア膜は前記配線コンタクトの形成される領域に開口部を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の水素バリア膜は複数の膜の積層膜として形成されていることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板上に一対のソース／ドレイン拡散層を有するトランジスタを形成する工程と、
前記トランジスタ上を含む半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜、前記第１の水素バリア膜、及び前記第２の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の一方に接続する下部電極コンタクトを形成する工程と、
前記下部電極コンタクト上に下部電極を堆積する工程と、
前記下部電極上に強誘電体膜を堆積する工程と、
前記強誘電体膜上に上部電極を堆積する工程と、
前記上部電極、前記強誘電体膜、前記下部電極、前記第２の層間絶縁膜、前記第１の水素バリア膜及び前記第１の層間絶縁膜をパターニングして、前記上部電極、前記強誘電体膜及び前記下部電極からなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上部及び側面部を覆うとともに前記第１の水素バリア膜の周縁部がその全周にわたって当接するように第２の水素バリア膜を形成する工程と、
前記強誘電体キャパシタ上を含む第１の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜及び前記第２の水素バリア膜を貫通して前記強誘電体キャパシタに接続する上部電極コンタクトを形成するとともに前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の他方に接続する配線コンタクトを形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第２の水素バリア膜を形成した後に前記配線コンタクトを形成する箇所の前記第２の水素バリア膜に開口部を形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に強誘電体キャパシタを用いる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体膜を電極で挟むことによりキャパシタを形成し、この強誘電体キャパシタを記憶素子として半導体記憶装置を形成する構成が知られている。強誘電体キャパシタは情報書き込み後に電圧の印加を止めても分極が維持されるため、不揮発性の半導体記憶装置を構成することができる。強誘電体キャパシタ及びトランジスタを用いて構成される半導体記憶装置を形成する際には、シリコン基板上にトランジスタを形成する工程、強誘電体キャパシタを形成する工程及び配線を形成する工程を順に行う。
【０００３】
強誘電体キャパシタの形成後、配線を形成する工程で発生する水素により、強誘電体キャパシタを構成する強誘電体膜の特性が劣化する。そのため強誘電体キャパシタの形成後に強誘電体キャパシタ上を含む層間絶縁膜上に水素バリア膜を形成して強誘電体キャパシタを覆う構成が知られている（特許文献１参照）。
【０００４】
しかし、水素バリア膜は加工が難しく、層間絶縁膜上に水素バリア膜が存在すると配線形成工程において水素バリア膜を貫通してトランジスタに到達するアスペクト比の高いコンタクトホールを高精度で形成することが困難であった。また、水素バリア膜を層間絶縁膜上に形成すると、強誘電体キャパシタ形成工程及び配線形成工程において劣化したトランジスタの特性を回復するための水素シンターにおいて、水素がトランジスタに到達せず、トランジスタの性能を回復することができなかった。
【特許文献１】特開２００３−１７９２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体キャパシタへの水素の拡散を防ぐとともに、トランジスタへの水素シンターを可能にする半導体記憶装置を提供することを目的とする。また、本発明はそのような半導体記憶装置の強誘電体キャパシタに接続するコンタクトとトランジスタに接続するコンタクトとを一括に形成することができ、工程を短縮することのできる半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するトランジスタと、前記トランジスタ上を含む前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に選択的に形成された第１の水素バリア膜と、前記第１の水素バリア膜上に形成された第２の層間絶縁膜と、前記第１の層間絶縁膜、前記第１の水素バリア膜及び前記第２の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の一方に接続するように形成された下部電極コンタクトと、前記下部電極コンタクトと接続されるように形成された強誘電体キャパシタと、前記強誘電体キャパシタの上部及び側面部に形成された第２の水素バリア膜と、前記強誘電体キャパシタ上を含む前記第１の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜及び前記第２の水素バリア膜を貫通して前記強誘電体キャパシタに接続するように形成された上部電極コンタクトと、前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の他方に接続するように形成された配線コンタクトとを備え、前記第１の水素バリア膜の周縁部はその全周にわたって前記第２の水素バリア膜に当接し、前記第１の水素バリア膜及び前記第２の水素バリア膜は前記強誘電体キャパシタを包囲する閉曲面を形成していることを特徴とする。
【０００７】
本発明の一の態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するトランジスタを形成する工程と、前記トランジスタ上を含む半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜、前記第１の水素バリア膜、及び前記第２の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の一方に接続する下部電極コンタクトを形成する工程と、前記下部電極コンタクト上に下部電極を堆積する工程と、前記下部電極上に強誘電体膜を堆積する工程と、前記強誘電体膜上に上部電極を堆積する工程と、前記上部電極、前記強誘電体膜、前記下部電極、前記第２の層間絶縁膜、前記第１の水素バリア膜及び前記第１の層間絶縁膜をパターニングして、前記上部電極、前記強誘電体膜及び前記下部電極からなる強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの上部及び側面部を覆うとともに前記第１の水素バリア膜の周縁部がその全周にわたって当接するように第２の水素バリア膜を形成する工程と、前記強誘電体キャパシタ上を含む第１の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜及び前記第２の水素バリア膜を貫通して前記強誘電体キャパシタに接続する上部電極コンタクトを形成するとともに前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通して前記トランジスタの一対のソース／ドレイン拡散層の他方に接続する配線コンタクトを形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、強誘電体キャパシタへの水素の拡散を防ぐとともに、トランジスタへの水素シンターを可能にする半導体記憶装置を提供することができる。また、本発明によればそのような半導体記憶装置の強誘電体キャパシタに接続するコンタクトとトランジスタに接続するコンタクトとを一括に形成することができ、工程を短縮することのできる半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の第１の実施の形態について、添付した図面を参照して説明する。図１は第１の実施の形態に係る半導体記憶装置を示す平面図である。図２は第１の実施の形態に係る半導体記憶装置を示す図１のＡ−Ａ’断面図である。図３は第１の実施の形態に係る半導体記憶装置を示す図１のＢ−Ｂ’断面図である。
【００１０】
図２に示すように本実施の形態の半導体記憶装置１００は、シリコン基板１０上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間のシリコン基板１０上にはゲート絶縁膜１２及び側壁絶縁膜１３を介してゲート電極１４が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜１２、側壁絶縁膜１３及びゲート電極１４によりトランジスタ１５が構成される。このトランジスタ１５上を含むシリコン基板１０上に第１の層間絶縁膜１６が形成されている。第１の層間絶縁膜１６上であって後述する強誘電体キャパシタ２４が形成される領域下には例えば窒化シリコン膜（ＳｉＮ）からなる第１の水素バリア膜１７が形成されている。第１の水素バリア膜１７上には第２の層間絶縁膜１８が形成されている。
【００１１】
第２の層間絶縁膜１８、第１の水素バリア膜１７及び第１の層間絶縁膜１６を貫通してトランジスタ１５のソース／ドレイン拡散層１１の一方に達するようにコンタクトホールが形成され、このコンタクトホールを例えばタングステン（Ｗ）で埋め込むことにより下部電極コンタクト１９が形成されている。
【００１２】
第２の層間絶縁膜１８上には、下部電極コンタクト１９を形成するタングステンの酸化を防ぐための例えばチタン（Ｔｉ）からなるバリアメタル膜２０が形成されている。バリアメタル膜２０はチタンアルミニウム（ＴｉＡｌ）、窒化チタンアルミニウム（ＴｉＡｌＮ）等であってもよい。バリアメタル膜２０上に例えばイリジウム（Ｉｒ）からなる下部電極２１が形成されている。下部電極２１上には例えばＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）からなる強誘電体膜２２が形成されている。強誘電体膜２２はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＴＯ（ＢａＴｉＯ３）等の酸化物強誘電体であってもよい。そして、強誘電体膜２２上には例えば酸化イリジウム（ＩｒＯ２）からなる上部電極２３が形成されている。下部電極２１及び上部電極２３は、白金（Ｐｔ）等により形成されていてもよい。この下部電極２１、強誘電体膜２２及び上部電極２３により強誘電体キャパシタ２４が構成されている。強誘電体キャパシタ２４の上部電極２３上には後述する上部電極コンタクト２８を形成するタングステンの酸化を防ぐための例えばＴｉからなるバリアメタル膜２５が形成されている。バリアメタル膜２５はＴｉＡｌ、ＴｉＡｌＮ等であってもよい。
【００１３】
バリアメタル膜２５上を含む強誘電体キャパシタ２４の上部及び側面部を覆うように例えば酸化アルミニウム（Ａｌ２Ｏ３）からなる第２の水素バリア膜２６が形成されている。第２の水素バリア膜２６は強誘電体キャパシタ２４の側面部から下方に延長している。強誘電体キャパシタ２４の下に形成された第１の水素バリア膜１７の周縁部は、全周にわたって延長した第２の水素バリア膜２６に当接している。図２に示す断面において、強誘電体キャパシタ２４は第１の水素バリア膜１７及び第２の水素バリア膜２６により周囲を囲まれている。強誘電体キャパシタ２４は図３に示す断面でも同様に第１の水素バリア膜１７及び第２の水素バリア膜２６により周囲を囲まれている。第１の水素バリア膜１７及び第２の水素バリア膜２６は、強誘電体キャパシタ２４の周囲に強誘電体キャパシタ２４を内包する閉曲面を形成して、強誘電体キャパシタ２４を包囲するように設けられている。
【００１４】
強誘電体キャパシタ２４上を含む第１の層間絶縁膜１６上には第３の層間絶縁膜２７が形成される。第３の層間絶縁膜２７及び第２の水素バリア膜２６を貫通して強誘電体キャパシタ２４の上部電極２３に達するようにコンタクトホールが形成される。このコンタクトホールを例えばタングステン（Ｗ）で埋め込むことにより上部電極コンタクト２８が形成されている。上部電極コンタクト２８は例えば銅（Ｃｕ）からなる配線３０に接続される。また、配線３０は第３の層間絶縁膜２７及び第１の層間絶縁膜１６を貫通して、トランジスタ１５のソース／ドレイン拡散層１１の他方に達する配線コンタクト２９によりソース／ドレイン拡散層１１の他方に接続される。配線コンタクト２９が形成される領域の第１の層間絶縁膜１６と第３の層間絶縁膜２７との境界には第２の水素バリア膜２６が形成されておらず、第２の水素バリア膜２６は配線コンタクト２９が形成される領域に開口部を有している。
【００１５】
本実施の形態における半導体記憶装置１００は、第１の水素バリア膜１７及び第２の水素バリア膜２６により、強誘電体キャパシタ２４の周囲に強誘電体キャパシタ２４を包囲する水素バリア膜が形成されている。そのため、配線形成工程及びトランジスタ１５の特性回復のための水素シンターによる水素の強誘電体膜２２への侵入を防ぐことができ、強誘電体キャパシタ２４の特性の劣化を防ぐことができる。半導体記憶装置１００の水素バリア膜は強誘電体キャパシタ２４の周囲を全て覆うように形成されているため、あらゆる方向からの水素の侵入を確実に防ぐことができる。また、半導体記憶装置１００の配線コンタクト２９が形成される領域には、水素バリア膜に開口部が設けられている。そのため、配線形成工程後のトランジスタ１５への水素シンターを行うことができ、トランジスタ１５の特性回復を図ることができる。本実施の形態によれば強誘電体キャパシタ２４及びトランジスタ１５の双方の特性が劣化することのない半導体記憶装置を提供することができる。
【００１６】
次に第１の実施の形態に係る半導体記憶装置１００の製造方法について説明する。図４乃至図９は第１の実施の形態に係る半導体記憶装置１００の製造方法を示す工程図である。
【００１７】
まず、シリコン基板１０上に例えば熱酸化によりゲート絶縁膜１２となるシリコン酸化膜を形成する。シリコン酸化膜上に例えばポリシリコンを堆積してパターニングすることによりゲート電極１４を形成する。ゲート電極１４の側壁に側壁絶縁膜１３を形成した後、ゲート電極１４をマスクとして不純物をシリコン基板１０に拡散させることにより、ソース／ドレイン拡散層１１を形成する。トランジスタ１５が形成された領域を含むシリコン基板１０上に第１の層間絶縁膜１６、第１の水素バリア膜１７及び第２の層間絶縁膜１８を順に堆積した後、例えばＣＭＰ（Chemical Mechanical Polishing）により平坦化する。この第２の層間絶縁膜１８、第１の水素バリア膜１７及び第１の層間絶縁膜１６を貫通してトランジスタ１５のソース／ドレイン領域の一方に達するようにコンタクトホールを形成する。このコンタクトホールを例えばタングステンにより埋め込んだ後平坦化することにより下部電極コンタクト１９を形成する（図４参照）。
【００１８】
この下部電極コンタクト１９上を含む第２の層間絶縁膜１８上にバリアメタル膜２０、Ｉｒ膜からなる下部電極２１、ＰＺＴ膜からなる強誘電体膜２２、ＩｒＯ２膜からなる上部電極２３、バリアメタル膜２５を順に堆積する。このバリアメタル膜２５上に例えばＡｌ２Ｏ３からなる水素バリア膜２６を堆積し、強誘電体キャパシタ２４を加工するための例えばシリコン酸化膜（ＳｉＯ２）からなるハードマスク３１を堆積する。そして、ハードマスク３１上にレジスト膜を堆積した後パターニングしてレジスト３２を形成する（図５参照）。
【００１９】
レジスト３２をマスクとしてハードマスク３１を加工する。その後、ハードマスク３１をマスクとしてバリアメタル膜２５、上部電極２３、強誘電体膜２２、下部電極２１及びバリアメタル膜２０を順に加工して強誘電体キャパシタ２４を形成する。その後、第２の層間絶縁膜１８、第１の水素バリア膜１７及び第１の層間絶縁膜１６に至るまで加工してハードマスク３１を除去する。本実施の形態において、ハードマスク３１除去後の強誘電体キャパシタ２４上には水素バリア膜２６Ｒが残されている（図６参照）。
【００２０】
次に、強誘電体キャパシタ２４上及び露出した第１の層間絶縁膜１６上に例えばＡｌ２Ｏ３からなる第２の水素バリア膜２６を形成する。このように形成することにより、第２の水素バリア膜２６は強誘電体キャパシタ２４の上部及び側面部を覆い、第１の水素バリア膜１７の周縁部はその全周にわたって強誘電体キャパシタ２４の側面部から延長した第２の水素バリア膜に当接する。第１の水素バリア膜１７及び第２の水素バリア膜２６は強誘電体キャパシタ２４を包囲する閉曲面を形成し、強誘電体キャパシタ２４は、その周囲を第１の水素バリア膜１７及び第２の水素バリア膜２６で囲まれることとなる。本実施の形態において、ハードマスク３１除去後の強誘電体キャパシタ２４の上部電極２３上には水素バリア膜２６Ｒが残されている。そのため、第２の水素バリア膜２６形成後の上部電極２３上のＡｌ２Ｏ３の膜厚は、他の部分の膜厚よりも厚くなっている（図７参照）。
【００２１】
次に、第２の水素バリア膜２６が形成された状態のシリコン基板１０上の全面にエッチングを行う。本実施の形態において強誘電体キャパシタ２４上及び第１の層間絶縁膜１６上の第２の水素バリア膜２６は平坦に形成されている。そのため、強誘電体キャパシタ２４上及び第１の層間絶縁膜１６上の第２の水素バリア膜２６は、強誘電体キャパシタ２４の側壁に沿って形成された勾配を有する第２の水素バリア膜２６よりもエッチングされやすい。第１の層間絶縁膜１６上の第２の水素バリア膜２６はエッチングにより除去されるものの、上部電極２３上の水素バリア膜２６は強誘電体キャパシタ２４形成時に残した水素バリア膜の分だけ膜厚が厚いため、除去されずに残る（図８参照）。
【００２２】
そして、例えばＳｉＯ２からなる第３の層間絶縁膜２７を強誘電体キャパシタ２４上に堆積し、ＣＭＰにより平坦化する。その後、第３の層間絶縁膜２７上にレジストを選択的にパターニングする。レジストをマスクとして第３の層間絶縁膜２７及び第１の層間絶縁膜１６を貫通してシリコン基板１０上のトランジスタ１５のソース／ドレイン拡散層１１の他方に達するコンタクトホールを形成する。これと同時に第３の層間絶縁膜２７及び第２の水素バリア膜２６を貫通して強誘電体キャパシタ２４の上部電極２３上のバリアメタル膜２５に達するコンタクトホールを形成する。二つのコンタクトホールの内部に例えばタングステンを埋め込むことにより上部電極コンタクト２８及び配線コンタクト２９を形成する（図９参照）。
【００２３】
この上部電極コンタクト２８及び配線コンタクト２９上に例えば銅からなる配線３０を形成する。配線３０により強誘電体キャパシタ２４の上部電極２３とトランジスタ１５のソース／ドレイン拡散層１１が電気的に接続され、図２に示す第１の実施の形態に係る半導体記憶装置１００を形成することができる。
【００２４】
本実施の形態の半導体記憶装置１００の製造方法では、強誘電体キャパシタ２４の周囲を第１の水素バリア膜１７及び第２の水素バリア膜２６で囲むことができる。また、配線コンタクト２９が形成される領域の第２の水素バリア膜２６をエッチングにより除去することができる。水素バリア膜を構成するＡｌ２Ｏ３は常温ではその加工が困難であり、Ａｌ２Ｏ３膜が存在すると配線コンタクト２９のようなアスペクト比の大きいコンタクトホールを形成することは難しい。しかし、本実施の形態においてＡｌ２Ｏ３からなる第２の水素バリア膜２６は、配線コンタクト２９が形成される第１の層間絶縁膜１６と第３の層間絶縁膜２７との境界では除去される。そのため、配線コンタクト２９を室温の条件下でも容易に形成することが可能となり、上部電極コンタクト２８と配線コンタクト２９とを同時に形成することも可能となる。上部電極コンタクト２８とソース／ドレイン拡散層１１上の配線コンタクト２９を一括に形成することができるため、半導体記憶装置の製造工程の短縮となる。また、トランジスタ１５上に水素バリア膜が形成されていないため、強誘電体キャパシタ２４形成後に水素シンターを行うことによりトランジスタ１５の特性を回復することが可能となる。強誘電体キャパシタ２４は水素バリア膜にその周囲を囲まれているため、この水素シンターによる影響を受けない。
【００２５】
次に、本発明の第２の実施の形態について、添付した図面を参照して説明する。図１０は第２の実施の形態に係る半導体記憶装置を示す断面図である。
【００２６】
本実施の形態において第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置２００は強誘電体キャパシタ２４を覆う第２の水素バリア膜２６の膜厚が、図２に示す第１の実施の形態の半導体記憶装置１００の水素バリア膜の膜厚よりも厚い点において第１の実施の形態と異なる。また、配線コンタクト２９が形成される領域における水素バリア膜の開口部の径も第１の実施の形態に係る半導体記憶装置１００と異なる。
【００２７】
本実施の形態の半導体装置２００において、バリアメタル膜２５上を含む強誘電体キャパシタ２４の上部及び側面部を覆うように例えばＡｌ２Ｏ３からなる第２の水素バリア膜２６が形成されている。本実施の形態の第２の水素バリア膜２６の膜厚は、図２に示す第１の実施の形態の半導体記憶装置１００の水素バリア膜の膜厚よりも厚く形成されている。第２の水素バリア膜２６は強誘電体キャパシタ２４の側面部から下方に延長し、第１の層間絶縁膜１６と第３の層間絶縁膜２７の境界まで延長している。配線コンタクト２９が形成される領域の第１の層間絶縁膜１６と第３の層間絶縁膜２７との境界には水素バリア膜が延長しているものの、第２の水素バリア膜２６は配線コンタクト２９の径よりも広い径の開口部を有している。強誘電体キャパシタ２４の下に形成された第１の水素バリア膜１７の周縁部は、全周にわたって延長した第２の水素バリア膜２６に当接している。図１０に示す断面において、強誘電体キャパシタ２４は第１の水素バリア膜１７及び第２の水素バリア膜２６により周囲を囲まれている。第１の水素バリア膜１７及び第２の水素バリア膜２６は、強誘電体キャパシタ２４の周囲に強誘電体キャパシタ２４を内包する閉曲面を形成して、強誘電体キャパシタ２４を包囲するように設けられている。
【００２８】
本実施の形態における半導体記憶装置２００においても、第１の水素バリア膜１７及び第２の水素バリア膜２６により、強誘電体キャパシタ２４の周囲に強誘電体キャパシタ２４を包囲する水素バリア膜が形成されている。そのため、配線形成工程及びトランジスタ１５の特性回復のための水素シンターによる水素の強誘電体膜２２への侵入を防ぐことができ、強誘電体キャパシタ２４の特性の劣化を防ぐことができる。本実施の形態において、強誘電体キャパシタ２４を囲む水素バリア膜は第１の実施の形態よりも厚く形成されているため、より確実に強誘電体キャパシタ２４の劣化を防ぐことができる。また、半導体記憶装置２００の配線コンタクト２９が形成される領域には、水素バリア膜に開口部が設けられている。そのため、配線形成工程後のトランジスタ１５への水素シンターを行うことができ、トランジスタ１５の特性回復を図ることができる。本実施の形態によれば強誘電体キャパシタ２４及びトランジスタ１５の双方の特性が劣化することのない半導体記憶装置を提供することができる。
【００２９】
次に第２の実施の形態に係る半導体記憶装置２００の製造方法について説明する。図１１及び図１２は第１の実施の形態に係る半導体記憶装置２００の製造方法を示す工程図である。本実施の形態の半導体記憶装置２００の製造方法は、図７に示す第２の水素バリア膜２６を形成する工程までは第１の実施の形態に係る半導体記憶装置１００の製造方法と同様である。
【００３０】
第２の水素バリア膜２６を形成した後に、第２の水素バリア膜２６上にハードマスク３３を堆積する。ＣＭＰにより平坦化を行った後、このハードマスク３３上にレジスト膜を堆積してパターニングを行い選択的にレジスト３４を形成する。レジスト３４は配線コンタクト２９が形成される領域上に開口部を有している（図１１参照）。
【００３１】
レジスト３４をマスクにしてエッチングを行い、第２の水素バリア膜２６に開口部を形成する。この際、エッチングされるハードマスク３３のアスペクト比を低く保つために、レジスト３４の開口部の径を広くする。第２の水素バリア膜２６に開口部を形成した後、ハードマスク３３及びレジスト３４を除去する（図１２参照）。
【００３２】
その後、第１の実施の形態と同様に、例えばＳｉＯ２からなる第３の層間絶縁膜２７を強誘電体キャパシタ２４上に堆積し、ＣＭＰにより平坦化する。その後、第３の層間絶縁膜２７上にレジストを選択的にパターニングする。レジストをマスクとして第３の層間絶縁膜２７及び第１の層間絶縁膜１６を貫通してシリコン基板１０上のトランジスタ１５のソース／ドレイン拡散層１１の他方に達するコンタクトホールを形成する。これと同時に第３の層間絶縁膜２７及び第２の水素バリア膜２６を貫通して強誘電体キャパシタ２４の上部電極２３上のバリアメタル膜２５に達するコンタクトホールを形成する。二つのコンタクトホールの内部に例えばタングステンを埋め込むことにより上部電極コンタクト２８及び配線コンタクト２９を形成する。
【００３３】
この上部電極コンタクト２８及び配線コンタクト２９上に例えば銅からなる配線３０を形成する。配線３０により強誘電体キャパシタ２４の上部電極２３とトランジスタ１５のソース／ドレイン拡散層１１が電気的に接続され、図１０に示す第２の実施の形態に係る半導体記憶装置２００を形成することができる。
【００３４】
本実施の形態の半導体記憶装置２００の製造方法においても、強誘電体キャパシタ２４の周囲を第１の水素バリア膜１７及び第２の水素バリア膜２６で囲むことができる。また、配線コンタクト２９が形成される領域の第２の水素バリア膜２６をエッチングにより除去することができる。そのため、配線コンタクト２９を室温の条件下でも容易に形成することが可能となり、上部電極コンタクト２８と配線コンタクト２９とを同時に形成することも可能となる。また、トランジスタ１５上の水素バリア膜が開口部を有しているため、強誘電体キャパシタ２４形成後に水素シンターを行うことによりトランジスタ１５の特性を回復することが可能となる。
【００３５】
次に、本発明の第３の実施の形態について、添付した図面を参照して説明する。図１３は第３の実施の形態に係る半導体記憶装置を示す断面図である。
【００３６】
本実施の形態において第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置３００は強誘電体キャパシタ２４を覆う水素バリア膜が複数の膜による積層膜として形成されている点において第１の実施の形態と異なる。
【００３７】
本実施の形態の半導体装置３００において、バリアメタル膜２５上を含む強誘電体キャパシタ２４の上部及び側面部を覆うように例えばＡｌ２Ｏ３からなる第２の水素バリア膜２６Ａが形成されている。第２の水素バリア膜２６は強誘電体キャパシタ２４の側面部から下方に延長している。強誘電体キャパシタ２４の下に形成された第１の水素バリア膜１７の周縁部は、全周にわたって延長した第２の水素バリア膜２６Ａに当接している。この第２の水素バリア膜２６Ａを覆うように例えばＡｌ２Ｏ３からなる薄膜の第２の水素バリア膜２６Ｂが積層されている。第２の水素バリア膜２６Ａ及び２６Ｂにより第２の水素バリア膜２６が構成されている。薄膜である第２の水素バリア膜２６Ｂのみが第１の層間絶縁膜１６上に延長して設けられている。図１３に示す断面において、強誘電体キャパシタ２４は第１の水素バリア膜１７及び第２の水素バリア膜２６により周囲を囲まれている。第１の水素バリア膜１７及び第２の水素バリア膜２６は、強誘電体キャパシタ２４の周囲に強誘電体キャパシタ２４を内包する閉曲面を形成して、強誘電体キャパシタ２４を包囲するように設けられている。
【００３８】
本実施の形態における半導体記憶装置３００においても、第１の水素バリア膜１７及び第２の水素バリア膜２６により、強誘電体キャパシタ２４の周囲に強誘電体キャパシタ２４を包囲する水素バリア膜が形成されている。そのため、配線形成工程及びトランジスタ１５の特性回復のための水素シンターによる水素の強誘電体膜２２への侵入を防ぐことができ、強誘電体キャパシタ２４の特性の劣化を防ぐことができる。本実施の形態において、強誘電体キャパシタ２４を囲む水素バリア膜は複数の膜の積層膜として形成されているため、より確実に強誘電体キャパシタ２４の劣化を防ぐことができる。本実施の形態によれば強誘電体キャパシタ２４の特性が劣化することのない半導体記憶装置を提供することができる。
【００３９】
次に第３の実施の形態に係る半導体記憶装置３００の製造方法について説明する。図１４は第３の実施の形態に係る半導体記憶装置３００の製造方法を示す工程図である。本実施の形態の半導体記憶装置３００の製造方法は、図８に示す第２の水素バリア膜２６をエッチングする工程までは第１の実施の形態に係る半導体記憶装置１００の製造方法と同様である。
【００４０】
図８に示すようにシリコン基板１０の全面をエッチングした場合、強誘電体キャパシタ２４の下部電極２１と強誘電体膜２２との段差又は強誘電体膜２２と上部電極２３との段差の上面部分の水素バリア膜もエッチングにより削り取られる場合がある。そのため、本実施の形態の半導体記憶装置３００の製造方法ではシリコン基板１０の全面にエッチングを行った後、強誘電体キャパシタ２４上に第２の水素バリア膜２６Ｂとして薄膜を形成する。本実施の形態においては薄膜として例えばＡｌ２Ｏ３からなる膜を積層する。これにより強誘電体キャパシタ２４を覆う第２の水素バリア膜２６は第２の水素バリア膜２６Ａと第２の水素バリア膜２６Ｂとの積層膜により形成されることとなる（図１４参照）。
【００４１】
その後、第１の実施の形態と同様に、例えばＳｉＯ２からなる第３の層間絶縁膜２７を強誘電体キャパシタ２４上に堆積し、ＣＭＰにより平坦化する。その後、第３の層間絶縁膜２７上にレジストを選択的にパターニングする。レジストをマスクとして第３の層間絶縁膜２７及び第１の層間絶縁膜１６を貫通してシリコン基板１０上のトランジスタ１５のソース／ドレイン拡散層１１の他方に達するコンタクトホールを形成する。これと同時に第３の層間絶縁膜２７及び第２の水素バリア膜２６を貫通して強誘電体キャパシタ２４の上部電極２３上のバリアメタル膜２５に達するコンタクトホールを形成する。二つのコンタクトホールの内部に例えばタングステンを埋め込むことにより上部電極コンタクト２８及び配線コンタクト２９を形成する。
【００４２】
この上部電極コンタクト２８及び配線コンタクト２９上に例えば銅からなる配線３０を形成する。配線３０により強誘電体キャパシタ２４の上部電極２３とトランジスタ１５のソース／ドレイン拡散層１１が電気的に接続され、図１３に示す第３の実施の形態に係る半導体記憶装置３００を形成することができる。
【００４３】
本実施の形態の半導体記憶装置３００の製造方法においても、強誘電体キャパシタ２４の周囲を第１の水素バリア膜１７及び第２の水素バリア膜２６で囲むことができる。本実施の形態の記憶装置の製造方法では、第２の水素バリア膜２６Ｂを全面に形成しているため、配線コンタクト２９が形成される第１の層間絶縁膜１６と第３の層間絶縁膜２７との境界にも第２の水素バリア膜２６Ｂが形成されている。しかし、第２の水素バリア膜２６Ｂは薄膜であるため、第２の水素バリア膜２６Ｂを貫通する配線コンタクト２９用のコンタクトホールを室温の条件下で形成することは可能である。
【００４４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、第３の実施の形態において第２の水素バリア膜２６ＢとしてＡｌ２Ｏ３膜を用いたが、これはＳｉＮの薄膜を積層することも可能である。ＳｉＮ膜はＡｌ２Ｏ３膜に比べて加工が容易であるため、室温の条件下でも高アスペクト比の配線コンタクト２９を形成することが可能である。また、本発明の実施の形態においては、強誘電体メモリをＴＣ並列ユニット直列接続型強誘電体メモリとしているが、その他の強誘電体メモリとすることも可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係る半導体記憶装置を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置を示す断面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置を示す断面図である。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１２】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１３】本発明の第３の実施の形態に係る半導体記憶装置を示す断面図である。
【図１４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【符号の説明】
【００４６】
１０・・・シリコン基板、  １１・・・ソース／ドレイン拡散層、  １２・・・ゲート絶縁膜、  １３・・・側壁絶縁膜、  １４・・・ゲート電極、  １５・・・トランジスタ、  １６・・・第１の層間絶縁膜、  １７・・・第１の水素バリア膜、  １８・・・第２の層間絶縁膜、  １９・・・下部電極コンタクト、  ２０、２５・・・バリアメタル膜、  ２１・・・下部電極、  ２２・・・強誘電体膜、  ２３・・・上部電極、  ２４・・・強誘電体キャパシタ、  ２６・・・第２の水素バリア膜、  ２７・・・第３の層間絶縁膜、  ２８・・・上部電極コンタクト、  ２９・・・配線コンタクト、  ３０・・・配線、  ３１、３３・・・ハードマスク、  ３２、３４・・・レジスト、  １００、２００、３００・・・半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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