(57)【要約】【課題】強誘電体膜の劣化を防止する。【解決手段】本発明の製造方法は、基板上方に第１電極３２の材料膜を堆積する工程と、第１電極３２の材料膜上に強誘電体膜３３の材料膜を堆積する工程と、強誘電体膜３３の材料膜上に第２電極３４の材料膜を堆積する工程と、第２電極３４の材料膜上方にプラグ４の材料膜を堆積する工程と、プラグ４の材料膜をエッチングしてプラグ４を形成する工程と、第１電極３２の材料膜、強誘電体膜３３の材料膜及び第２電極３４の材料膜をエッチングして第１電極３２、強誘電体膜３３及び第２電極３４を有する強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３及びプラグ４の上方に層間絶縁膜６を形成する工程と、プラグ４の上面を露出させる工程と、プラグ４の上面を露出させた後に、層間絶縁膜６上にプラグと導通する配線を形成する工程と、を有する。【選択図】図４
2009071022.tif 000002
【特許請求の範囲】
【請求項１】
基板上方に第１電極の材料膜を堆積する工程と、
前記第１電極の材料膜上に強誘電体膜の材料膜を堆積する工程と、
前記強誘電体膜の材料膜上に第２電極の材料膜を堆積する工程と、
前記第２電極の材料膜上方にプラグの材料膜を堆積する工程と、
前記プラグの材料膜をエッチングすることによって、プラグを形成する工程と、
前記第１電極の材料膜、前記強誘電体膜の材料膜及び前記第２電極の材料膜をエッチングすることによって、第１電極、強誘電体膜及び第２電極を有する強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ及び前記プラグの上方に層間絶縁膜を形成する工程と、
前記プラグの上面を露出させる工程と、
前記プラグの上面を露出させた後に、前記層間絶縁膜上に該プラグと導通する配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記プラグを形成する工程と前記層間絶縁膜を形成する工程との間に、前記プラグ及び前記強誘電体キャパシタを覆うように絶縁性の水素バリア膜を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラグの上面を露出する工程は、前記層間絶縁膜をＣＭＰ法で研磨することで行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２電極の材料膜を形成する工程と前記プラグの材料膜を形成する工程との間に、該第２電極の材料膜上に第１保護膜の材料膜を堆積する工程を有し、
前記プラグを形成する工程は、前記第２電極の材料膜上に前記第１保護膜の材料膜が形成された状態で行われることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記強誘電体キャパシタを形成する工程は、前記プラグを覆う第２保護膜を形成する工程と、該第２保護膜をマスクとしたエッチングを用いることによって該強誘電体キャパシタを形成する工程と、を有することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記プラグは、Ａｌ、Ｉｒ、ＩｒＯｘ及びＴｉＮの少なくとも１つを含む材料で形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１保護膜は、ＴｉＡｌＮを含む材料で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第２保護膜は、レジストで形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記絶縁性の水素バリア膜は、アルミニウム酸化物で形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１０】
基板と、
前記基板上方に形成された第１電極と該第１電極上に形成された強誘電体膜と該強誘電体膜上に形成された第２電極とを有する強誘電体キャパシタと、
前記強誘電体キャパシタ上方に形成されたプラグと、
前記プラグの側面に形成された絶縁性の第１水素バリア膜と、
前記強誘電体キャパシタの側面に形成された第２水素バリア膜と、を有し、
前記第１水素バリア膜と前記第２水素バリア膜とは、同一の材質からなることを特徴とする半導体装置。
【請求項１１】
前記第１水素バリア膜及び前記第２水素バリア膜は、アルミニウム酸化物からなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２電極と前記プラグとの間に形成された第１保護膜と、
前記第１保護膜の側面及び上面に形成された第３水素バリア膜と、を有し、
前記第１水素バリア膜、前記第２水素バリア膜及び前記第３水素バリア膜は、同一の材質からなることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記第１水素バリア膜、前記第２水素バリア膜及び前記第３水素バリア膜は、連続して形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１水素バリア膜、前記第２水素バリア膜及び前記第３水素バリア膜は、アルミニウム酸化物からなることを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記プラグは、Ａｌ、Ｉｒ、ＩｒＯｘ及びＴｉＮの少なくとも１つを含む材料からなることを特徴とする請求項１０〜１４にいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
【０００３】
このような強誘電体メモリ装置の構造としては、プレーナ型（例えば、特許文献１）やスタック型（例えば、特許文献２）が挙げられる。いずれの構造の強誘電体メモリ装置も、上部電極及び下部電極の間に強誘電体膜を有した強誘電体キャパシタを備えており、上部電極及び下部電極のうち一方の電極はトランジスタを介してビット線に接続され、他方の電極はグランド線等に接続されている。一般に、これら電気的な接続は、導電材料からなるプラグを介して行われている。
【０００４】
先述の強誘電体膜は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料、具体的にはチタン酸ジルコン酸鉛等からなっている。このように強誘電体材料は酸化物であるので、これが還元されて劣化しないように留意する必要がある。
【０００５】
一般に、強誘電体キャパシタ上に設けられるプラグは、強誘電体キャパシタを覆って層間絶縁膜を形成した後に形成されている。すなわち、層間絶縁膜に強誘電体キャパシタの上部電極や下部電極を露出させる貫通孔を形成した後、貫通孔内に導電材料を埋め込むことにより形成されている。層間絶縁膜を形成する際には、通常は還元ガスが生じるため、特許文献１、２の方法では強誘電体キャパシタを覆って水素バリア膜を形成しておき、強誘電体キャパシタが還元ガスに曝されないようにしている。また、プラグは、通常還元雰囲気で形成するが、特許文献１の方法では貫通孔内に露出した強誘電体キャパシタを覆って窒化チタン膜（バリアメタル）を形成しておき、強誘電体キャパシタが還元雰囲気に曝されないようにしている。
【特許文献１】特開２００３−３４７５１２号公報
【特許文献２】特開２００６−３１０６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１、２の方法では、プラグ形成時の還元雰囲気に対する対策が十分でない場合等に、強誘電体膜が劣化するおそれがある。すなわち、特許文献１のように窒化チタン膜（バリアメタル）を形成しようとしても、一般に貫通孔の底部にバリアメタルの材料を行き渡らせることは困難であり、バリアメタルには局所的に薄い部分やクラック状の部分等のウィークポイントが生じてしまう。するとプラグ形成時に還元ガスがウィークポイントを通って強誘電体キャパシタ側に侵入してしまい、強誘電体膜を還元して酸素欠損を引き起こし、劣化させてしまう。
【０００７】
また、強誘電体キャパシタ上にプラグを形成した後においても、強誘電体キャパシタが劣化するおそれがある。すなわち、強誘電体キャパシタを覆って水素バリア膜を形成しても、プラグの形成時には、強誘電体キャパシタとプラグとを導通させるために、貫通孔を形成して水素バリア膜を局所的に開口させることが不可避である。ところが、層間絶縁膜中にはその形成後においても還元ガスが残留しており、これが貫通孔側に漏れ出して、プラグと貫通孔内壁との間、あるいはバリアメタルと貫通孔内壁との間を通り、水素バリア膜の開口部から強誘電体キャパシタ側に侵入してしまう。侵入した還元ガスにより強誘電体膜が劣化されてしまい、これを備えた強誘電体メモリ装置は、特性低下を生じ短寿命となってしまう。
【０００８】
本発明は、前記の事情に鑑み成されたものであって、強誘電体膜が還元されて劣化することを防止し、良好なヒステリシス特性の強誘電体キャパシタを備えた良好な半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、基板上方に第１電極の材料膜を堆積する工程と、前記第１電極の材料膜上に強誘電体膜の材料膜を堆積する工程と、前記強誘電体膜の材料膜上に第２電極の材料膜を堆積する工程と、前記第２電極の材料膜上方にプラグの材料膜を堆積する工程と、前記プラグの材料膜をエッチングすることによって、プラグを形成する工程と、前記第１電極の材料膜、前記強誘電体膜の材料膜及び前記第２電極の材料膜をエッチングすることによって、第１電極、強誘電体膜及び第２電極を有する強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ及び前記プラグの上方に層間絶縁膜を形成する工程と、前記プラグの上面を露出させる工程と、前記プラグの上面を露出させた後に、前記層間絶縁膜上に該プラグと導通する配線を形成する工程と、を有することを特徴とする
【００１０】
一般に、プラグ材料を貫通孔内に埋め込む場合には、ＣＶＤ法を用いるがその還元雰囲気で強誘電体膜が劣化してしまう。
本発明の方法のように、層間絶縁膜よりも先にプラグを形成すれば、層間絶縁膜に被覆されない状態でプラグを形成するので、ＣＶＤ法を用いる必要がなく、スパッタ法等でプラグの材料膜を形成することができる。したがって、非還元雰囲気でプラグを形成することができ、強誘電体膜の劣化が防止される。よって、優れたヒステリシス特性の強誘電体キャパシタを形成することができ、これを備えた良好な半導体装置を製造することができる。
【００１１】
また、プラグを形成する際に強誘電体膜が劣化されないので、バリアメタル等を形成する必要がなくなる。また、層間絶縁膜に貫通孔を形成しないので、この工程も省略することができる。このように、工程数を減らすことができるので、効率よく強誘電体メモリ装置を製造することができる。
【００１２】
また、前記プラグを形成する工程と前記層間絶縁膜を形成する工程との間に、前記プラグ及び前記強誘電体キャパシタを覆うように絶縁性の水素バリア膜を形成する工程を有することが好ましい。
このようにすれば、層間絶縁膜を還元雰囲気で形成した場合でも、強誘電体キャパシは水素バリア膜に覆われているので還元雰囲気に曝されることがなく、強誘電体キャパシタの強誘電体膜が還元されて劣化することが防止される。また、その後の工程や使用状態においても、強誘電体膜の還元による劣化が防止される。
【００１３】
また、前記プラグの上面を露出する工程は、前記層間絶縁膜をＣＭＰ法で研磨することで行われることが好ましい。
このようにすれば、プラグの上面を確実に露出させることができる。したがって、プラグと導通する上部配線の形成が容易化される。また、プラグを過度に研磨してしまうことを防止することもできる。
【００１４】
また、前記第２電極の材料膜を形成する工程と前記プラグの材料膜を形成する工程との間に、該第２電極の材料膜上に第１保護膜の材料膜を堆積する工程を有し、
前記プラグを形成する工程は、前記第２電極の材料膜上に前記第１保護膜の材料膜が形成された状態で行われることが好ましい。
このようにすれば、前記プラグの材料膜をエッチングする際に、前記第２電極の材料膜は前記第１保護膜に保護されているので、第２電極の材料膜がエッチングによりダメージを受けることや、オーバーエッチングされることがない。したがって、第２電極の上面側に表面荒れ等を生じることが防止され、かつ第２電極の厚さを所望の厚さとすることができる。よって、良好な特性の強誘電体キャパシタを形成することができる。
【００１５】
また、前記強誘電体キャパシタを形成する工程は、前記プラグを覆う第２保護膜を形成する工程と、該第２保護膜をマスクとしたエッチングを用いることによって該強誘電体キャパシタを形成する工程と、を有することが好ましい。
このようにすれば、第１電極、強誘電体膜、及び第２電極のそれぞれの材料膜をパターニングする際のエッチングにおいて、前記プラグは前記第２保護膜に保護されておりエッチングされないので、プラグの厚さを所定の厚さに保持することができる。
【００１６】
また、前記プラグは、Ａｌ、Ｉｒ、ＩｒＯｘ及びＴｉＮの少なくとも１つを含む材料で形成することが好ましい。
前記した材料は、スパッタリング法で良好に成膜可能であるので、スパッタリング法を用いれば非還元雰囲気でプラグを形成することができ、強誘電体膜の劣化が防止される。
【００１７】
また、前記第１保護膜は、ＴｉＡｌＮを含む材料で形成することが好ましい。
ＴｉＡｌＮは酸素バリア性や水素バリア性を有する材料であるので、酸素バリア性や水素バリア性を有する第１保護膜を形成することができる。これにより、プラグがその底面側から酸化されることや、強誘電体キャパシタがその上面側から還元されることが防止される。
【００１８】
また、前記第２保護膜は、レジストで形成することが好ましい。
レジストは、エッチングにおけるマスクパターンの材料としてよく用いられているので、実績ある方法により高精度な形状や寸法の第２保護膜を形成することができる。したがって、これをマスクとして良好に機能させることができ、良好なプラグ及び良好な強誘電体キャパシタを形成することができる。
【００１９】
また、前記絶縁性の水素バリア膜は、アルミニウム酸化物で形成すること好ましい。
アルミニウム酸化物は、優れた水素バリア性を有しているので、良好に機能する水素バリア膜を形成することができる。
【００２０】
本発明の半導体装置は、基板と、前記基板上方に形成された第１電極と該第１電極上に形成された強誘電体膜と該強誘電体膜上に形成された第２電極とを有する強誘電体キャパシタと、前記強誘電体キャパシタ上方に形成されたプラグと、前記プラグの側面に形成された絶縁性の第１水素バリア膜と、前記強誘電体キャパシタの側面に形成された第２水素バリア膜と、を有し、前記第１水素バリア膜と前記第２水素バリア膜とは、同一の材質からなることを特徴とする。
【００２１】
一般に水素バリア膜は、強誘電体キャパシタを被覆する強誘電体キャパシタ被覆部と、層間絶縁膜に設けられた貫通孔の内壁を被覆する貫通孔内壁被覆部と、に互いに異なる材質からなるものが独立して設けられており、強誘電体キャパシタ被覆部と貫通孔内壁被覆部との間の接続部に隙間等のウィークポイントを生じている。
本発明の半導体装置は、第１水素バリア膜と第２水素バリア膜とが同一の材質からなっているので、複数の水素バリア膜間の材質の違い等により水素バリア膜間にウィークポイントを生じることがない。したがって、層間絶縁膜中に残留した還元ガス等がウィークポイント等を通って、強誘電体キャパシタ側に侵入し強誘電体膜を還元して酸素欠損を引き起こすことが防止される。よって、強誘電体キャパシタのヒステリシス特性が損なわれることが防止され、これを備えた強誘電体メモリ装置は特性低下が防止された高信頼性かつ長寿命のものとなる。
【００２２】
また、前記第１水素バリア膜及び前記第２水素バリア膜は、アルミニウム酸化物からなることが好ましい。
このようにすれば、アルミニウム酸化物は優れた水素バリア性を有しているので、優れた水素バリア性を有する水素バリア膜となり、これが良好に機能するものとなる。
【００２３】
また、前記第２電極と前記プラグとの間に形成された第１保護膜と、前記第１保護膜の側面及び上面に形成された第３水素バリア膜と、を有し、前記第１水素バリア膜、前記第２水素バリア膜及び前記第３水素バリア膜は、同一の材質からなることが好ましく、この場合に、前記第１水素バリア膜、前記第２水素バリア膜及び前記第３水素バリア膜は、連続して形成されていることがより好ましい。また、また、前記第１水素バリア膜、前記第２水素バリア膜及び前記第３水素バリア膜は、アルミニウム酸化物からなることがさらに好ましい。
このように第１水素バリア膜、第２水素バリア膜及び第３水素バリア膜が同一の材質からなるものとすれば、第２水素バリア膜と第３水素バリア膜との間に材質の違い等によるウィークポイントを生じることがない。したがって、これら水素バリア膜が良好に機能するようになり、製造過程や製造後の使用中において強誘電体キャパシタの劣化が防止される。また、第１水素バリア膜、第２水素バリア膜及び第３水素バリア膜が連続して形成されていれば、これら水素バリア膜間に隙間がないので、これら水素バリア膜はより良好に機能するようになる。また、アルミニウム酸化物からなるものとすれば、優れた水素バリア性を有する水素バリア膜となる。
【００２４】
また、前記プラグは、Ａｌ、Ｉｒ、ＩｒＯｘ及びＴｉＮの少なくとも１つを含むことが好ましい。前記した材料は、スパッタリング法で良好に成膜可能であり、プラグがスパッタリング法を用いて非還元雰囲気で形成されることにより、酸素欠損を生じていない良好な強誘電体膜とすることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。なお、以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２６】
図１は、本実施形態の半導体装置（強誘電体メモリ装置）１の要部を示す断面構成図である。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、基体２上に設けられた強誘電体キャパシタ３と、強誘電体キャパシタ３上に設けられたプラグ４と、プラグ４の上面を除いた強誘電体キャパシタ３及びプラグ４を覆って設けられたＳｉＯ２からなる層間絶縁膜６と、プラグ４と層間絶縁部６との間及び強誘電体キャパシタ３と層間絶縁膜６との間に設けられた水素バリア膜５と、プラグ４上に設けられたアルミニウムからなるグランド線（上部配線）７２と、を備えて構成されている。
【００２７】
前記基体２は、本実施形態ではシリコン基板２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ２からなる第１下地絶縁膜２３と、第１下地絶縁膜２３を覆って設けられたＳｉＮからなる第２下地絶縁膜２４と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２５が設けられており、素子分離領域２５の間が１つのメモリセルと対応している。
【００２８】
前記トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本実施形態では、ソース領域２２３上にこれと導通するタングステンからなる第１プラグ２６が設けられており、ドレイン領域２２４上にこれと導通するタングステンからなる第２プラグ２７が設けられている。第１プラグ２６は、層間絶縁膜６に設けられたタングステンからなる第３プラグ６５と電気的に接続されており、第３プラグ６５は層間絶縁膜６上に設けられたアルミニウムからなるビット線７１と電気的に接続されている。すなわち、トランジスタ２２のソース領域２２３は、ビット線７１と電気的に接続されている。
【００２９】
前記強誘電体キャパシタ３は、第２プラグ２７上に設けられており、下部電極（第１電極）３２と、強誘電体膜３３と、上部電極（第２電極）３４と、を備えて構成されている。また、本実施形態では、第２プラグ２７と強誘電体キャパシタ３との間にＴｉＡｌＮからなる下地導電部３１が設けられている。
【００３０】
本実施形態では、下部電極３２は下地導電部３１上に順次設けられたＩｒ（イリジウム）膜、ＩｒＯｘ（イリジウム酸化物）膜、Ｐｔ（プラチナ）膜から構成されており、下地導電部３１及び第２プラグ２７を介してドレイン領域２２４に電気的に接続されている。
強誘電体膜３３は、下部電極３２上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、これらにニオブ（Ｎｂ）等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、ＰＺＴを用いている。
上部電極３４は、強誘電体膜３３上に順次設けられたＰｔ膜、ＩｒＯｘ膜、Ｉｒ膜から構成されており、後述するプラグ４と電気的に接続されている。
【００３１】
このように、上部電極３４及び下部電極３２は、互いに異なる材料からなる膜が複数積層されたものとしてもよく、上部電極３４や下部電極３２に機能性を付与することができる。例えば、強誘電体膜３３と上部電極３４と、あるいは強誘電体膜３３と下部電極３２との間等の密着性を高める機能や、酸素バリア膜や水素バリア膜としての機能、強誘電体膜３３の結晶配向性を高める機能等を付与することが考えられる。
【００３２】
本実施形態では、強誘電体キャパシタ３の上部電極３４と前記プラグ４と間に、導電性の第１保護膜４５が設けられている。第１保護膜４５は、本実施形態ではＴｉＡｌＮからなるものであり、プラグ４あるいは強誘電体キャパシタ３を形成する際に、強誘電体キャパシタ３側をエッチングから保護するようになっている。また、ＴｉＡｌＮは酸素バリア性や水素バリア性を有する材料であるので、プラグ４がその底面側から酸化されることや、強誘電体キャパシタ３がその上面側から還元されることが防止できるようになっている。
【００３３】
プラグ４は、その材料として、一般的な強誘電体メモリ装置の導電部や配線等に用いられる導電材料、例えばＡｌ、Ｉｒ、ＩｒＯｘ、Ｐｔ、ＴｉＮ、ＴｉＡｌＮ等を用いることができ、本実施形態ではＴｉＮを材料に用いている。また、プラグ４は、第１保護膜４５を介して強誘電体キャパシタ３の上部電極３４と導通するようになっており、その上面がグランド線７２に直接接触することで、これと導通するようになっている。すなわち、強誘電体キャパシタ３の上部電極３４及びグランド線７２は、プラグ４、第１保護膜４５を介して電気的に接続されている。
【００３４】
水素バリア膜５は、水素バリア性を有する絶縁材料、例えばＡｌＯｘ（アルミニウム酸化物）からなるものである。このように本実施形態では、プラグ４の側面を覆う第１水素バリア膜と、強誘電体キャパシタの側面を覆う第２水素バリア膜と、第１保護膜４５の側面及び上面を覆う第３水素バリア膜と、が同一の材料からなることで同一の材質からなるものとなっている。また、これら水素バリア膜は連続的に設けられており、第１水素バリア膜、第２水素バリア膜、第３バリア膜が一体となり水素バリア膜５を構成している。当然ながら、水素バリア膜５は、材質の違いや接続部等の隙間がないものとなっている。強誘電体キャパシタ３の強誘電体膜３３は、先述のように酸化物からなっているので、水素ガス等の還元ガスに曝されると還元され劣化してしまうが、強誘電体キャパシタ３を水素バリア膜５で覆うことによりその劣化を防止できるようになっている。
【００３５】
以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域２２３と電気的に接続された前記ビット線７１からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された前記強誘電体キャパシタ３の下部電極３２に伝達される。そして、強誘電体キャパシタ３の上部電極３４と下部電極３２との間に電圧を印加することができ、強誘電体膜３３に電荷（データ）を蓄積させることができる。このように、強誘電体キャパシタ３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。
【００３６】
（変形例）
図２（ａ）、（ｂ）は、プラグ４の構成に関して変形例を示す要部断面図である。
図２（ａ）に示す変形例１が前記実施形態と異なるところは、強誘電体キャパシタ３の上部電極３４上の平坦部と平坦部上の突起部とからなる凸形状としている点と、前記第１保護膜４５を設けることなく、前記平坦部を第１保護膜として機能させている点である。なお、平坦部の側面と突起部の側面との間の平坦部上面は、プラグ４の側面に含まれるものとする。
図２（ｂ）に示す変形例２は、変形例１の平坦部を設けずに、上部電極３４と底面側で接触する突起部のみをプラグ４としたものである。
【００３７】
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置１を製造する方法を例として説明する。
【００３８】
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）、（ｂ）は、図１に示した強誘電体メモリ装置１の製造方法を示す断面工程図である。なお、図３（ｂ）、（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）では、トランジスタ２２等の下部構造を省略し要部のみを示している。
【００３９】
まず、図３（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２５を形成し、素子分離領域２５の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２５とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。
【００４０】
そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ２を成膜して第１下地絶縁膜２３を形成し、この上にＳｉＮを成膜して第２下地絶縁膜２４を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける第１下地絶縁膜２３及び第２下地絶縁膜２４をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順次成膜して、密着層（図示略）を形成する。
【００４１】
そして、前記貫通孔内を含む第２下地絶縁膜２４上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、第２下地絶縁膜２４上をＣＭＰ法等で研磨することにより、第２下地絶縁膜２４上のタングステンを除去する。このようにして前記貫通孔内にそれぞれ第１プラグ２６、第２プラグ２７を埋設する。ＳｉＮからなる第２下地絶縁膜２４は、ＳｉＯ２からなる第１下地絶縁膜２３よりＣＭＰ法における研磨速度が低いので、第１下地絶縁膜２３上がＣＭＰ法で過剰に研磨されることを防止することができる。
【００４２】
次に、図３（ｂ）に示すように、前記基体２の第２下地絶縁膜２４上に、強誘電体キャパシタ３の材料膜３２ａ、３３ａ、３４ａと、プラグ４の材料膜４ａを形成する。本実施形態では、まず強誘電体キャパシタ３の下地となる下地導電部３１の材料膜３１ａとして、例えばＴｉＡｌＮをスパッタリング法で形成する。そして、この上に下部電極３２の材料膜３２ａとして、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。そして、この上に強誘電体膜３３の材料膜３３ａとして、例えば（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３（チタン酸ジルコン酸鉛、以下ＰＺＴと称す）をゾルゲル法（ＣＳＤ法）やスパッタリング法、ＭＯＣＶＤ法等で成膜する。そして、この上に上部電極３４の材料膜３４ａとして、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。
【００４３】
そして、本実施形態では、上部電極３４の材料膜３４ａ上に、導電性の第１保護膜４５をスパッタリング法で形成する。スパッタリング法によれば非還元雰囲気で成膜できるので、強誘電体膜３３の材料膜３３ａを劣化させることなく第１保護膜４５を形成することができる。そのため、第１保護膜４５の材料としては、スパッタリング法で成膜可能なものが好ましく、本実施形態ではＴｉＡｌＮを用いている。ＴｉＡｌＮは水素バリア性を有しているので、ＴｉＡｌＮを用いることにより強誘電体膜３３の劣化を防止する効果も得られる。
【００４４】
そして、第１保護膜４５上にプラグ４の材料膜４ａを形成する。プラグ４の材料としては、Ａｌ、Ｉｒ、ＩｒＯｘ、ＴｉＮ等を少なくとも１つ含み、スパッタリング法で成膜可能なものが好ましく、また、層間絶縁膜６（図１参照）よりも、ＣＭＰ法による研磨の研磨速度が小さい材料や、第１保護膜４５よりもエッチングレートが大きい材料が好ましい。本実施形態ではＴｉＮをスパッタリング法で成膜して、プラグ４の材料膜４ａを形成する。
例えば、層間絶縁膜６を形成した後にこれに貫通孔を形成し、貫通孔内にプラグ（プラグ）を形成するには、貫通孔内に良好にプラグ材料を埋め込むために、ＣＶＤ法を用いる必要がある。ＣＶＤ法では還元雰囲気で成膜するので、強誘電体膜あるいはその材料膜が還元され劣化してしまう。
ところが、本発明の方法では、露出した上部電極３４の材料膜３４ａ上にプラグ４の材料膜４ａを形成するので、成膜方法としてスパッタリング法を用いることができる。スパッタリング法によれば、非還元雰囲気でプラグ４の材料膜４ａを形成することができるので、先に形成した強誘電体膜３３の材料膜３３ａが還元されることがなく、強誘電体膜３３の材料膜３３ａに酸素欠損を生じることがない。
【００４５】
次に、例えば公知のレジスト技術及びフォトリソグラフィ法等を用いて、プラグ４の材料膜４ａ上にレジストパターンＭ１を形成する。そして、レジストパターンＭ１をマスクとし、例えばＣＦ４及びＯ２をエッチングガスとしてプラグ４の材料膜４ａをエッチングする。先述したようにプラグ４の材料膜４ａはＴｉＮで形成しており、そのエッチングレートはエッチングガス中の酸素量に大きく依存するので、酸素量を制御することによりプラグ４の材料膜４ａがエッチングされる量を高精度に制御することができる。
【００４６】
本実施形態では、エッチング時間及びエッチングガス中の酸素量を制御することにより、第１保護膜４５が除去されないようにプラグ４の材料膜４ａをエッチングして、図３（ｃ）に示すようなプラグ４を形成する。このようにして、上部電極３４の材料膜３４ａがエッチングによりダメージを受けることや、オーバーエッチングされることを防止することができ、上部電極３４の材料膜３４ａに表面あれや膜減りを生じることが防止される。なお、プラグ４の材料膜４ａのエッチングレートが、第１保護膜４５よりも大きい場合には、第１保護膜４５をエッチングのストッパーとして機能させることもできる。
【００４７】
次に、図４（ａ）に示すように、プラグ４とその周辺の第１保護膜４５を覆って、例えばレジストパターンからなる第２保護膜Ｍ２を形成する。このレジストパターンは、公知のレジスト技術及びフォトリソグラフィ法等を用いて形成することができる。そして、第２保護膜Ｍ２をマスクとして第１保護膜４５、材料膜３４ａ、３３ａ、３２ａ、３１ａを順次エッチングして、強誘電体キャパシタ３及び下地導電部３１を形成する。このようにすれば、プラグ４が第２保護膜Ｍ２に保護されてエッチングされないので、プラグ４の厚さを所定の厚さに保持することができ、厚さのマージンを大きくとってプラグ４の材料膜４ａを厚く形成しておく必要がない。したがって、プラグ４の材料膜４ａの成膜時間が長時間化することが回避される。
【００４８】
次に、下地導電部３１、強誘電体キャパシタ３、第１保護膜４５、及びプラグ４を含む第２下地絶縁膜２４上の全面に、水素バリア膜５の材料膜として例えばＡｌＯｘ膜（図示略）をスパッタリング法で形成する。そして、図４（ｂ）に示すように、公知のレジスト技術及びエッチング技術等を用いて前記ＡｌＯｘ膜をパターニングし、強誘電体キャパシタ３の側面、及びプラグ４の上面及び側面、さらに本実施形態では、プラグ４の形成部を除く第１保護膜４５の上面及び側面、下地導電部３１の側面、強誘電体キャパシタ３周辺の第２下地絶縁膜２４を覆って、水素バリア膜５を形成する。
【００４９】
次に、図４（ｃ）に示すように、水素バリア膜５を含む前記第２下地絶縁膜２４上を覆って、例えばＴＥＯＳ等を原料ガスに用いたＣＶＤ法によりＳｉＯ２を堆積させて、層間絶縁膜６を形成する。一般に、層間絶縁膜６の原料ガス（ＴＥＯＳ）が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記強誘電体キャパシタ３の強誘電体膜３３は、酸化物（本実施形態ではＰＺＴ）からなっており、したがって還元ガスに還元されると酸素欠損が引き起こされ、強誘電体膜３３は強誘電体特性が損なわれて劣化してしまう。しかしながら、強誘電体キャパシタ３は水素バリア膜５に覆われており還元ガスに曝されないので、強誘電体膜３３が劣化することなく層間絶縁膜６を形成することができる。
【００５０】
次に、図５（ａ）に示すように、層間絶縁膜６の上面側を薄厚化する薄厚化処理を行って、プラグ４の上面を露出させる。本実施形態では、層間絶縁膜６の上面側をＣＭＰ法で研磨し、プラグ４を研磨のストッパーとして機能させて薄厚化処理を行っている。すなわち、プラグ４の上面が露出すると、ＴｉＮからなるプラグ４の研磨速度はＳｉＯ２からなる研磨速度よりも格段に遅いので、研磨速度が急激に低下する。したがって、研磨速度の変化を検知して薄厚化処理の終点決定に用いることができ、層間絶縁膜６の厚さを高精度とすることができる。また、プラグ４の上面が露出したことを検知するので、プラグ４の上面を確実に露出させることができるとともに、プラグ４が過度に研磨されることを防止することもできる。
【００５１】
次に、層間絶縁膜６の前記第１プラグ２６上に、これと導通する第３プラグ６５を形成する。具体的には、第１プラグ２６等と同様に、第１プラグ２６を露出させる貫通孔を形成し、この貫通孔内に例えばＴｉとＴｉＮを順次スパッタリング法で成膜して、密着層（図示略）を形成する。そして、前記貫通孔内を含む層間絶縁膜６上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去する。このようにして前記貫通孔内に第３プラグ６５を埋設する。
【００５２】
そして、第３プラグ６５が形成された層間絶縁膜６上に例えば、アルミニウムをスパッタリング法等で成膜し、この膜を公知のレジスト技術及びエッチング技術等を用いてパターニングして、前記第３プラグ６５と導通するビット線７１と、前記第４プラグ７と導通するグランド線（上部配線）７２と、を形成する。先述したように、接続配線部４の上面が確実に露出するようにしているので、プラグ４とグランド線７２とを導通させることが容易化される。このようにして、強誘電体メモリ装置１を製造することができる。
【００５３】
以上のような本発明の半導体装置の製造方法によれば、層間絶縁膜６よりも先にプラグ４を形成するので、非還元雰囲気でプラグ４を形成することができ、強誘電体膜３３が還元され劣化することない。したがって、良好なヒステリシス特性の強誘電体キャパシタ３を形成することができ、これを備えた良好な半導体装置（強誘電体メモリ装置）１を製造することができる。
また、プラグ４を形成する際に強誘電体膜３３が劣化されないので、バリアメタル等を形成する必要がなく、また強誘電体キャパシタ３上の層間絶縁膜６に貫通孔を形成しないので、この工程も省略することができる。このように、工程数を減らすことができるので、効率よく強誘電体メモリ装置１を製造することができる。
【００５４】
以上のような製造方法で製造された本発明の半導体装置（強誘電体メモリ装置）１は、良好なヒステリシス特性の強誘電体キャパシタ３を備えているので、良好なものとなっている。また、強誘電体キャパシタ３と層間絶縁膜６との間、及びプラグ４と層間絶縁膜６との間に、同じ材料からなる水素バリア膜５が連続して設けられているので、層間絶縁膜６中に残留した還元ガスが強誘電体キャパシタ３側に侵入することが確実に防止される。したがって、強誘電体膜３３が劣化することが防止され、強誘電体キャパシタ３の特性低下が防止されている。よって、これを備えた強誘電体メモリ装置１は、高信頼性かつ長寿命のものとなっている。
【００５５】
なお、前記実施形態では、スタック型の強誘電体メモリ装置１を採用したが、プレーナ型等を採用してもよい。また、前記実施形態では、第１保護膜４５上にプラグ４を形成したが、図２（ａ）に示した変形例１のように、第１保護膜４５を形成せずにプラグ４の一部を第１保護膜４５として機能させてもよい。また、プラグ４との間でエッチングの選択比を確保できる材料で、上部電極３４の最上層を形成する場合には、上部電極３４の最上層をストッパーとして機能させることができるので、図２（ｂ）に示した変形例のように、平坦部を形成せずにプラグ４を構成することもできる。
【００５６】
また、前記実施形態では、強誘電体キャパシタ３及び下地導電部３１を形成する際のエッチングにおいて、第２保護膜Ｍ２をマスクとして機能させたが、パターニングされた第１保護膜４５をマスクとしたエッチングにより強誘電体キャパシタ３及び下地導電部３１を形成することもできる。また、第１保護膜４５及び第２保護膜Ｍ２を併用してマスクとして機能させてもよく、例えば第２保護膜Ｍ２を主としてマスクとして機能させ、これがエッチングで除去された際に前記第１保護膜４５をマスクとして機能させるようにしてもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体装置の要部を示す側断面構成図である。
【図２】（ａ）、（ｂ）は、プラグの変形例を示す図である。
【図３】（ａ）〜（ｃ）は、本発明の製造方法を示す断面工程図である。
【図４】（ａ）〜（ｃ）は、本発明の製造方法を示す断面工程図である。
【図５】（ａ）、（ｂ）は、本発明の製造方法を示す断面工程図である。
【符号の説明】
【００５８】
１・・・強誘電体メモリ装置（半導体装置）、２・・・基体、３・・・強誘電体キャパシタ、３２・・・下部電極（第１電極）、３２ａ・・・下部電極（第１電極）の材料膜、３３・・・強誘電体膜、３３ａ・・・強誘電体膜の材料膜、３４・・・上部電極（第２電極）、３４ａ・・・上部電極（第２電極）の材料膜、４・・・プラグ、４ａ・・・プラグの材料膜、４５・・・第１保護膜、５・・・水素バリア膜、６・・・層間絶縁膜、７１・・・グランド線（上部配線）、Ｍ１・・・レジストパターン、Ｍ２・・・第２保護膜（レジストパターン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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