(57)【要約】【課題】書き込み時におけるラッチ回路内のデータの破壊、及び誤書き込みの発生を防ぐことが可能な不揮発性半導体記憶装置を提供する。【解決手段】メモリセルアレイと、複数のビット線と、第１の電圧が供給される正側電源端子と第２の電圧が供給される負側電源端子とを含む２つのインバータによって構成されるラッチ回路とを含む書き込み回路と、前記第１、第２の電圧を制御するライトステートマシンとを備え、前記第１の電圧は前記メモリセルにデータを書き込む場合に第１の値よりも小さい第２の値とされ、前記第２の電圧は前記メモリセルにデータを書き込む場合に前記第２の値よりも小さい第３の値とされ、前記ライトステートマシンは、前記第２の電圧を前記第２の値と前記第３の値の中間値まで下げ、この中間値を維持している間に前記第１の電圧を前記第１の値から前記第２の値まで下げるよう前記第１、第２の電圧を制御することを特徴とする。【選択図】図５
2009193620.tif 000002
【特許請求の範囲】
【請求項１】
データを保持するメモリセルを複数配列してなるメモリセルアレイと、
前記メモリセルに前記データの書き込みを行うための書き込み電圧が印加される複数のビット線と、
第１の電圧が供給される正側電源端子と第２の電圧が供給される負側電源端子とを含む２つのインバータによって構成されるラッチ回路を含み前記ビット線に前記書き込み電圧を供給するように構成された書き込み回路と、
前記第１の電圧及び前記第２の電圧の大きさを制御するライトステートマシンと
を備え、
前記第１の電圧は、前記メモリセルにデータを書き込む場合に第１の値からこれよりも小さい第２の値とされ、
前記第２の電圧は、前記メモリセルにデータを書き込む場合に前記第２の値からこれよりも小さい第３の値とされ、
前記ライトステートマシンは、前記第２の電圧を前記第２の値と前記第３の値との間の中間値まで下げて一定時間この中間値を維持している間に、前記第１の電圧を前記第１の値から前記第２の値まで下げるよう、前記第１の電圧及び前記第２の電圧を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ライトステートマシンは、
前記第１の電圧が前記第２の値まで下がるまで、前記第２の電圧を前記中間値に維持するよう制御を実行する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ラッチ回路は、
第１のインバータと第２のインバータとを備え、
前記第１のインバータの出力端子は前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子は前記第１のインバータの入力端子に接続され、
前記第１及び第２のインバータは、共に電流経路が直列接続された第１のトランジスタと第２のトランジスタによって構成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線は、
前記メモリセル毎に接続される複数のローカルビット線と、
複数の前記ローカルビット線に接続されるグローバルビット線と
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、
電荷蓄積層とコントロールゲートとの積層構造を有するメモリトランジスタと、
前記メモリトランジスタと直列接続される選択トランジスタと
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとしてＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが広く使用されている。近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリ（以下２Ｔｒフラッシュメモリ）が提案されている。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能し、コントロールゲートとフローティングゲートとの積層構造を備え、ドレイン電極がビット線に接続されている。他方のＭＯＳトランジスタはソース電極がソース線に接続され、メモリセルの選択用として用いられる。
【０００３】
２Ｔｒフラッシュメモリの書き込み動作について以下に説明する。書き込み時、書き込み回路から印加される書き込み電圧が、記憶部として機能するＭＯＳトランジスタのドレイン電極に印加される。その書き込み電圧により、ホットキャリアとなった電荷が、記憶用のＭＯＳトランジスタのフローティングゲートに移動する。フローティングゲートに電荷が溜まることにより、メモリセルの閾値電圧が上がった状態が“０”データ状態となる。フローティングゲートの電荷の有無でデータの“１”、“０”が決まる。
【０００４】
書き込み回路は、２つのインバータより形成されるラッチ回路を含んでおり、インバータはｎＭＯＳトランジスタとｐＭＯＳトランジスタにより構成される。ラッチ回路を形成する２つのインバータは、その正側電源端子、負側電源端子に印加される電圧が等しくなるとラッチしたインバータ内のデータが破壊されてしまう。その課題を解決する方法として、書き込み動作の直前の制御において、負側電源端子への印加電圧を先に下げてから、正側電源端子への印加電圧を下げる方法（特許文献１）が提案されている。しかし、この方法だと、負側電源端子への印加電圧を先に下げた時点で正負電源端子間の印加電圧の大きさが大きくなってしまう。また、インバータの負側電源端子に印加される負の印加電圧が全てのメモリセルの基板部にも供給される。このため非選択のメモリセルのドレイン電極と基板部との間に上記の大きな電圧が印加されてしまい、弱書き込み状態が生じ、誤書き込み動作が発生してしまうという問題があった。
【特許文献１】特開２００５−３１７１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、ラッチ回路内のデータの破壊、及びメモリセルへ誤書き込みの発生を防ぐことが可能な不揮発性半導体記憶装置を提供する事を目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による不揮発性半導体記憶装置は、データを保持するメモリセルを複数配列してなるメモリセルアレイと、前記メモリセルに前記データの書き込みを行うための書き込み電圧が印加される複数のビット線と、第１の電圧が供給される正側電源端子と第２の電圧が供給される負側電源端子とを含む２つのインバータによって構成されるラッチ回路を含み前記ビット線に前記書き込み電圧を供給するように構成された書き込み回路と、前記第１の電圧及び前記第２の電圧の大きさを制御するライトステートマシンとを備え、前記第１の電圧は、前記メモリセルにデータを書き込む場合に第１の値からこれよりも小さい第２の値とされ、前記第２の電圧は、前記メモリセルにデータを書き込む場合に前記第２の値からこれよりも小さい第３の値とされ、前記ライトステートマシンは、前記第２の電圧を前記第２の値と前記第３の値との間の中間値まで下げて一定時間この中間値を維持している間に、前記第１の電圧を前記第１の値から前記第２の値まで下げるよう、前記第１の電圧及び前記第２の電圧を制御することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ラッチ回路内のデータの破壊、及びメモリセルへ誤書き込みの発生を防ぐことが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置を、図面に基づいて説明する。
【０００９】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置（以下フラッシュメモリ）１０の主要部の構成を示すブロック図である。
【００１０】
フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用デコーダ４０、セレクトゲートデコーダ５０、カラムデコーダ６０、書き込み回路７０、カラムセレクタ８０、読み出し回路９０、入力バッファ１００、出力バッファ１１０、アドレスバッファ１２０、ライトステートマシン１３０、ソース線ドライバ１４０、スイッチグループ１５０、及び電圧発生回路１６０を備えており、外部から電圧Ｖｃｃ１が電圧発生回路１６０に与えられる。
【００１１】
メモリセルアレイ２０は、図２に示すように、第１方向及び第２方向に配列された複数のメモリセルＭＣを有している。
【００１２】
図２に示すように、メモリセルアレイ２０は、ｍ×ｎ（但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。図２では、第１方向に並ぶ１列のメモリセルブロックＢＬＫのみが図示されている。
【００１３】
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、図２に示す第２方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。図２の場合、各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個含まれている。第１方向に配設されるメモリセルＭＣ内のメモリセルトランジスタＭＴの制御ゲートは、第１方向に延びるワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続される。
【００１４】
第１方向に配設されるメモリセルＭＣ内の選択トランジスタＳＴのゲートは、第１方向に延びるセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続される。
【００１５】
第２方向に配設される４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、第２方向に延びる第１のビット線（以下ローカルビット線）ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続される。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、第１方向に配設される４つのメモリセルＭＣ毎に、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続される。
【００１６】
ローカルビット線ＬＢＬ０及びローカルビット線ＬＢＬ１の一端は、それぞれトランジスタ２１、２２を介して、第２のビット線（以下書き込み用グローバルビット線）ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続される。
【００１７】
また、ローカルビット線ＬＢＬ２及びローカルビット線ＬＢＬ３の一端は、それぞれトランジスタ２３、２４を介して、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続される。
【００１８】
ローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、トランジスタ２５〜２８を介して、第３のビット線（以下読み出し用グローバルビット線）ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続される。
【００１９】
ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々は、トランジスタ２９〜３２を介して書き込み禁止電圧ノードＮ１２に接続される。
【００２０】
メモリセルＭＣの選択トランジスタＳＴのソース電極は共通接続され、ソース線ドライバ１４０に接続される。
【００２１】
なお、メモリセルブロックＢＬＫ内のメモリセルＭＣの数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数等は、本実施の形態に示したものに限定されるものではない。
【００２２】
次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのトランジスタ２１〜２４を備える。トランジスタ２１〜２４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続される。トランジスタ２１と２２の電流経路の他端が共通接続され、トランジスタ２３と２４の電流経路の他端が共通接続される。トランジスタ２１と２２の共通接続ノードをノードＮ１０、トランジスタ２３と２４の共通接続ノードをノードＮ１１と以下では呼ぶ。トランジスタ２１〜２４のゲートは、第１方向に延びる書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続される。なお、第１方向の同じ行にある書き込み用カラムセレクタＷＣＳに含まれるトランジスタ２１、２３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続される。また、第１方向の同じ行にある書き込み用カラムセレクタＷＣＳに含まれるトランジスタ２２、２４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ６０によって選択される。
【００２３】
書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１には、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかが接続される。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み回路７０に接続される。
【００２４】
次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳは、４つのトランジスタ２５〜２８を備える。トランジスタ２５〜２８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続される。そして、トランジスタ２５〜２８の電流経路の他端は、互いに共通接続される。トランジスタ２５〜２８の共通接続ノードをノードＮ２０と以下では呼ぶ。トランジスタ２５〜２８のゲートは、異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続される。なお、第１方向の同じ行にある読み出し用カラムセレクタＲＣＳに含まれるトランジスタ２５〜２８のゲートは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続される。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ６０によって選択される。読み出し用カラムセレクタＲＣＳ内のノードＮ２０には、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかが接続される。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し回路９０に接続される。
【００２５】
書き込み回路７０は、書き込みデータをラッチすると共に、書き込み用グローバルビット線ＷＧＢＬをリセットする。
【００２６】
入力バッファ１００は、図示しないＣＰＵから与えられる書き込みデータを保持する。
【００２７】
書き込み回路７０、スイッチグループ１５０、及び入力バッファ１００の構成について図３を用いて説明する。図３は、書き込み回路７０、スイッチグループ１５０、及び入力バッファ１００の回路図である。
【００２８】
書き込み回路７０について説明する。書き込み回路７０はラッチ回路群７１及びリセット回路７２を備える。ラッチ回路群７１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路７３を備える。
【００２９】
ラッチ回路７３の各々は、第１のインバータ７４と第２のインバータ７５を備える。インバータ７４の入力端子は、インバータ７５の出力端子に接続され、インバータ７４の出力端子は、インバータ７５の入力端子に接続される。そして、インバータ７４の入力端子とインバータ７５の出力端子との接続ノードがラッチ回路７３の出力ノードＮ３０となり、対応する書き込み用グローバルビット線ＷＧＢＬに接続される。
【００３０】
インバータ７４、７５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ７６及びｐチャネルＭＯＳトランジスタ７７を備える。ｎチャネルＭＯＳトランジスタ７６のソース（インバータの負側電源端子）はＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ７７のソース(インバータの正側電源端子）は書き込み禁止電圧ノードＶＰＩに接続される。ｎチャネルＭＯＳトランジスタ７６のゲートとｐチャネルＭＯＳトランジスタ７７のゲートとは共通接続される。そして、インバータ７５のｐチャネルＭＯＳトランジスタ７７のドレインとｎチャネルＭＯＳトランジスタ７６のドレインとの接続ノードが、インバータ７４のｐチャネルＭＯＳトランジスタ７７のゲートとｎチャネルＭＯＳトランジスタ７６のゲートとの接続ノードＮ３０に接続される。更に接続ノードＮ３０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に接続される。また、インバータ７４のｐチャネルＭＯＳトランジスタ７７のドレインとｎチャネルＭＯＳトランジスタ７６のドレインとの接続ノードが、インバータ７５のｐチャネルＭＯＳトランジスタ７７のゲートとｎチャネルＭＯＳトランジスタ７６のゲートとの接続ノードＮ３１に接続される。この接続ノードＮ３１がラッチ回路７３の入力ノードとなる。
【００３１】
リセット回路７２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたｎチャネルＭＯＳトランジスタ７８を備える。各ｎチャネルＭＯＳトランジスタ７８のドレインは、対応する書き込み用グローバルビット線ＷＧＢＬに接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続される。
【００３２】
スイッチグループ１５０は、ラッチ回路７３毎に設けられたｎチャネルＭＯＳトランジスタ１５１、及びｎチャネルＭＯＳトランジスタ１５２を備える。ｎチャネルＭＯＳトランジスタ１５１の電流経路の一端は、対応するラッチ回路７３の入力ノードＮ３１に接続される。そして、隣接するラッチ回路７３にそれぞれ接続された２つのｎチャネルＭＯＳトランジスタ１５１の電流経路の他端は共通接続される。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路７３に接続されたｎチャネルＭＯＳトランジスタ１５１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路７３に接続されたｎチャネルＭＯＳトランジスタ１５１同士もまた同じである。
【００３３】
そして、書き込み用グローバルビット線ＷＧＢＬ（ｉ−１）（ｉ＝１、３、５、…）に対応するラッチ回路７３に接続されたｎチャネルＭＯＳトランジスタ１５１のゲートは、ＷＤＨ０ノードに共通接続される。書き込み用グローバルビット線ＷＧＢＬｉに対応するラッチ回路７３に接続されたｎチャネルＭＯＳトランジスタ１５１のゲートはＷＤＨ１ノードに共通接続される。そして、互いに共通接続されたｎチャネルＭＯＳトランジスタ１５１の電流経路の他端は、ｎチャネルＭＯＳトランジスタ１５２の電流経路の一端に接続される。ｎチャネルＭＯＳトランジスタ１５２のゲートには、一括して正電圧Ｖｃｃ２（≒３Ｖ）が印加される。正電圧Ｖｃｃ２は、例えば電圧発生回路１６０によって生成される。なお以下では、ｎチャネルＭＯＳトランジスタ１５１とラッチ回路７３の入力ノードＮ３１との接続ノードを、それぞれノードＡ０〜Ａ（２ｎ−１）と呼ぶ。
【００３４】
次に入力バッファ１００について説明する。入力バッファ１００は、スイッチグループ１５０内のｎチャネルＭＯＳトランジスタ１５２毎に設けられたインバータ１０１を備える。インバータ１０１の入力ノードには、図示しないＣＰＵから与えられる書き込みデータが入力され、出力ノードはｎチャネルＭＯＳトランジスタ１５２の電流経路の他端に接続される。インバータ１０１は、その高電圧側電源電位をＶｃｃ２、低電圧電源電位を０Ｖとして動作する。以下では、インバータ１０１の出力ノードとｎチャネルＭＯＳトランジスタ１５２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ−１）／２）と呼ぶ。
【００３５】
再び図１に戻って説明を続ける。 
【００３６】
カラムデコーダ６０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号ＣＡを得る。このカラムアドレスデコード信号ＣＡに基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬ、ＩＣＳＬの選択動作が行われる。
【００３７】
カラムセレクタ８０は、読み出し時において、上記カラムアドレスデコード信号ＣＡに基づいて、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかを選択する。
【００３８】
読み出し回路９０は、読み出し時において読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読みだしたデータを増幅する。増幅された読み出しデータは出力バッファ１１０を介してフラッシュメモリ１０の外部へ送り出される。
【００３９】
再び図１に戻って説明を続ける。 
【００４０】
ソース線ドライバ１４０は、ソース線ＳＬに電圧を供給する。
【００４１】
アドレスバッファ１２０は、図示しないＣＰＵから与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ６０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ４０、セレクトゲートデコーダ５０、及び書き込み回路７０に供給する。
【００４２】
ライトステートマシン１３０は、図示しないＣＰＵから与えられる命令信号に基づいて、フラッシュメモリ１０に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００４３】
電圧発生回路１６０は、外部から入力される電圧Ｖｃｃ１（例えば１．２５〜１．６５Ｖ）に基づいて、複数の内部電圧を生成する。電圧発生回路１６０は、負のチャージポンプ回路１６１及び正のチャージポンプ回路１６２を備える。そして、負電圧ＶＢＢ１（−６Ｖ）、ＶＢＢ２（−２．５Ｖ）並びに正電圧ＶＰＰ１（１０Ｖ）、Ｖｃｃ２（３Ｖ）を生成する。
【００４４】
書き込み用デコーダ４０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線ＷＬに正電位ＶＰＰ１（１０Ｖ）を印加する。そして、メモリセルアレイ２０が形成されているウェル領域ＶＰＷに負電位ＶＢＢ１（−６Ｖ）、ＶＢＢ２（−２．５Ｖ）を印加する。また消去時において、全ワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電位ＶＢＢ１を印加すると共に、ウェル領域ＶＰＷに正電位ＶＰＰ１を印加する。
【００４５】
セレクトゲートデコーダ５０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖｃｃ２を印加する。
【００４６】
次に、上記構成のフラッシュメモリ１０の備えるメモリセルアレイ２０の断面構造について、図４を用いて説明する。図４はメモリセルアレイ２０のビット線方向に沿った断面図である。
【００４７】
図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成される。ｐ型ウェル領域２０２の素子領域上には、ゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極２０５が形成される。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極２０５は、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有する。ゲート間絶縁膜２２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、ＯＮＯ膜で形成される。
【００４８】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は隣接する素子領域間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２３０は、隣接する素子領域間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。
【００４９】
選択トランジスタＳＴにおいては、多結晶シリコン層２１０は、隣接する素子領域間で共通接続される。多結晶シリコン層２３０も、隣接する素子領域間で共通接続される。そして、多結晶シリコン層２１０、２３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン２１０のみである。
【００５０】
そして隣接するゲート電極２０５間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０３が形成される。不純物拡散層２０３は、隣接するトランジスタ同士で共用される。前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成される。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０３を共有する。従って、隣接する２つのメモリセルＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴが共有する不純物拡散層（ソース領域）２０３を中心にして、対象に配置される。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴが共有する不純物拡散層（ドレイン領域）２０３を中心にして、対称に配置される。
【００５１】
そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２５０が形成される。層間絶縁膜２５０中には、２つの選択トランジスタＳＴが共有する不純物拡散層（ソース領域）２０３に達するコンタクトプラグＣＰ１が形成される。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成される。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、２つのメモリセルトランジスタＭＴが共有する不純物拡散層（ドレイン領域）２０３に達するコンタクトプラグＣＰ２が形成される。また層間絶縁膜２５０上には、更にコンタクトプラグＣＰ２に接続される金属配線層２７０が形成される。
【００５２】
層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成される。そして、層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成される。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成される。金属配線層２９０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜２８０内には金属配線層２６０に達するコンタクトプラグが形成されており、このコンタクトプラグによって、複数のソース線２６０が、図示せぬ領域で共通接続される。
【００５３】
層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成される。そして、層間絶縁膜３００上には金属配線層３１０が形成される。金属配線層３１０は、図示せぬシャント領域において選択トランジスタＳＴの多結晶シリコン層２１０と接続されており、セレクトゲート線のシャント配線として機能する。金属配線層３１０の配線間は等間隔とされている。なお、シャント領域では、選択トランジスタＳＴの多結晶シリコン層２３０の少なくとも一部が除去され、その除去された領域に形成されたコンタクトプラグ（図示せず）によって、シャント配線３１０と多結晶シリコン層２１０とが接続される。シャント配線３１０は、多結晶シリコン層２３０と電気的に分離される。
【００５４】
そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして、層間絶縁膜３２０が形成される。層間絶縁膜３２０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層３３０が形成され、更に層間絶縁膜３４０が形成される。
【００５５】
次に、上記のフラッシュメモリ１０の動作について、図５を用いて以下説明する。図５は、各種信号及び各ノードの電圧のタイミングチャートである。
【００５６】
なお以下では、メモリトランジスタＭＴのフローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態と定義する。一方、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。
【００５７】
また説明の簡単化の為に、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び１本の読み出し用グローバルビット線ＲＧＢＬ０を有するメモリセルアレイ１０の場合を例に説明する。
【００５８】
まず、初期動作について図３及び図５を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作である。初期動作とは、図５において、時刻ｔ０〜ｔ１の期間に行われる。
【００５９】
まず、初期動作にあたっては、ＷＤＨ０ノード、ＷＤＨ１ノードに“Ｌ”レベル（０Ｖ）が印加される。これによりスイッチグループ１５０内のｎチャネルＭＯＳトランジスタ１５１がオフ状態となり、書き込み回路７０と入力バッファ１００とは電気的に分離される。また、ラッチ回路７３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶｃｃ２とされ、ＶＢＬＰＷが０Ｖとされる。そして、ＷＧＢＬＲＳＴノードに“Ｈ”レベル（Ｖｃｃ２）が印加され、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路７０内のｎチャネルＭＯＳトランジスタ７８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路７３の出力ノードＮ３０は“Ｌ”レベル（０Ｖ）となり、入力ノードＮ３１とノードＡ０、Ａ１は“Ｈ”レベル（Ｖｃｃ２）となる。
【００６０】
以上のように、初期動作において、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１が０Ｖにされると共に、ノードＡ０、Ａ１にＶｃｃ２が与えられる。
【００６１】
次に、データラッチ動作について図３及び図５を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路７３に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図５において、時刻ｔ１〜ｔ２の間に行われる。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。
【００６２】
まず“０”データが入力された際について説明する。データラッチ動作にあたっては、ＷＧＢＬＲＳＴノードに０Ｖが印加され、ｎチャネルＭＯＳトランジスタ７８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノード（０Ｖ）と電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路７３にデータをラッチさせるために、ＷＤＨ０ノードに“Ｈ”レベル（Ｖｃｃ２）が印加され、書き込み用グローバルビット線ＷＧＢＬ０に対応するｎチャネルＭＯＳトランジスタ１５１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するｎチャネルＭＯＳトランジスタ１５１はオフ状態となる。従って、入力バッファ１００と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路７３とが電気的に接続される。
【００６３】
そして、図示しないＣＰＵから入力バッファ１００のインバータ１０１に“０”データが入力される。“０”データが入力される際には、インバータ１０１の入力ノードに０Ｖが印加される。“０”データはインバータ１０１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶｃｃ２となる。すると、ｎチャネルＭＯＳトランジスタ１５２のゲートにはＶｃｃ２が印加されているので、ｎチャネルＭＯＳトランジスタ１５２はカットオフの状態となる。従って、ラッチ回路７３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶｃｃ２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。
【００６４】
次に“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖｃｃ２とされることにより、書き込みグローバルビット線ＷＧＢＬ１に対応するｎチャネルＭＯＳトランジスタ１５１がオン状態とされる点である。
【００６５】
そして図示しないＣＰＵから入力バッファ１００に“１”データが入力される。“１”データが入力される際には、インバータ１０１の入力ノードにＶｃｃ２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ｎチャネルＭＯＳトランジスタ１５１の電流経路を介してラッチ回路７３に入力される。その結果、ノードＡ１の電位はＶｃｃ２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶｃｃ２に反転する。
【００６６】
以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルＭＣに対応したラッチ回路７３内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない）するときには、データを外部から取り込む。
【００６７】
次に、書き込み動作について図６を用いて説明する。データの書き込みは、第１方向の同じ行にある全てのメモリセルブロックＢＬＫに対して一括して行われる。但し、各メモリセルブロックＢＬＫの内において、同時に書き込まれるメモリセルＭＣは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルＭＣと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルＭＣの２つである。
【００６８】
書き込み動作のセットアップは、図５において、時刻ｔ２〜ｔ４の期間に行われる。図６は、書き込み動作時におけるメモリセルアレイ２０、書き込み回路７０の一部の回路図である。図６において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込みものとする。そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
【００６９】
まず書き込み動作においては、ＷＧＢＬＲＳＴノードは０Ｖとされる。時刻ｔ２においてラッチ回路７３内のインバータ７４、７５の低電圧側の電源電圧のＶＢＬＰＷノードと、メモリセルＭＣが形成されているｐ型ウェル領域２０２（ＶＰＷ）の電位が０ＶからＶＢＢ２（−２．５Ｖ）に変化する。このＶＢＢ２は、初期値の０Ｖと最終値の−６Ｖとの中間値であり、中間値であれば必ずしも−２．５Ｖである必要はない。
【００７０】
次に、時刻ｔ３においてラッチ回路７３内のインバータ７４、７５の高電圧側の電源電圧ＶＰＩがＶｃｃ２（３Ｖ）から０Ｖに変化する。その後、時刻ｔ４においてＶＢＬＰＷノードと、ｐ型ウェル領域２０２（ＶＰＷ）の電位がＶＢＢ２（−２．５Ｖ）からＶＢＢ１（−６Ｖ）に変化する。負電位ＶＢＢ１、ＶＢＢ２は、ライトステートマシン１３０の命令によって電圧発生回路１６０が出力する。なお、時刻ｔ３において、高電圧側の電源電圧ＶＰＩは、０Ｖではなくその他の負電位へ変化させてもよい。
【００７１】
上記の動作により、ノードＡ０の電位も時刻ｔ３においてＶｃｃ２から０Ｖに変化する。またノードＡ１の電位も時刻ｔ２において０ＶからＶＢＢ２（−２．５Ｖ）に変化し、更に時刻ｔ４においてＶＢＢ２（−２．５Ｖ）からＶＢＢ１（−６Ｖ）に変化する。書き込み用グローバルビット線ＷＧＢＬ０の電位は、時刻ｔ２において０ＶからＶＢＢ２（−２．５Ｖ）に変化し、時刻ｔ４においてＶＢＢ２（−２．５Ｖ）からＶＢＢ１（−６Ｖ）に変化する。また書き込み用グローバルビット線ＷＧＢＬ１の電位は、時刻ｔ３においてＶｃｃ２から０Ｖに変化する。
【００７２】
また、カラムデコーダ６０は、書き込み用カラム選択線ＷＣＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ２１、２３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。
【００７３】
また、カラムデコーダ６０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線ＷＣＳＬを全て非選択とする。そのため、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ２１〜２４はオフ状態とされる。
【００７４】
更にカラムデコーダ６０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ２５〜２８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【００７５】
更にカラムデコーダ６０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ３０、３２をオン状態とするため、書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖｃｃ２）とする。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。なお、選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ２９、３１に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ２９、３１はオフ状態である。
【００７６】
上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ２１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、ローカルビット線ＬＢＬ０に、時刻ｔ２において書き込み電圧ＶＢＢ２が与えられ、時刻ｔ４にＶＢＢ１が与えられる。更に、ＭＯＳトランジスタ２３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、ローカルビット線ＬＢＬ２に、時刻ｔ３において書き込み禁止電圧ＶＰＩが与えられる。以上をまとめると、ローカルビット線ＬＢＬ０の電位は、時刻ｔ２において０ＶからＶＢＢ２（−２．５Ｖ）に変化し、時刻ｔ４においてＶＢＢ２（−２．５Ｖ）からＶＢＢ１（−６Ｖ）に変化する。また、ローカルビット線ＬＢＬ１〜ＬＢＬ３の電位は、時刻ｔ３においてＶｃｃ２から０Ｖに変化する。
【００７７】
そして、書き込み用デコーダ４０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ１（１０Ｖ）を印加する。またセレクトゲートデコーダ５０が、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−６Ｖ）を印加する。
【００７８】
その結果、時刻ｔ４において、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・ドレイン間の電位差が十分でないため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持し、“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、ドレインにＶＰＩが印加されているため、フローティングゲートに電子は注入されずメモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・ドレイン間の電位差が十分であるため、ＦＮトンネリング電流によってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。以上のようにして、１ページのメモリセルトランジスタＭＴに一括してデータが書き込まれる。
【００７９】
従来の電圧制御方式では、データの書き込み時、ラッチ回路７３の正側電源端子の電圧ＶＰＩが３Ｖに維持されている間に、負側電源端子の電圧ＶＢＬＰＷは０Ｖから−６Ｖに変化する。その後、電圧ＶＰＩもＶｃｃ２（３Ｖ）から０Ｖに変化する。このように、電圧変化のタイミングがずらされていることにより、ラッチ回路７３のデータ破壊は防止することができる。しかし、負側電源端子の電圧ＶＢＬＰＷを０Ｖから−６Ｖに変化させた時点における電圧ＶＰＩと電圧ＶＢＬＰＷとの電位差は大きくなる。
【００８０】
電圧ＶＰＩは非選択のメモリセルＭＣのドレインに供給され、一方、電圧ＶＢＬＰＷは全メモリセルＭＣの基板部に供給される。このため、非選択のメモリセルＭＣにおいては、ドレインと基板部との電位差が大きくなり、誤書き込みが生じる虞がある。
【００８１】
一方、本実施の形態の方法では、電圧ＶＢＬＰＷは、図５に示すように、時刻ｔ２において一旦中間値−２．５Ｖとなる。その後、時刻ｔ３において電圧ＶＰＩが３Ｖから０Ｖに下がった後、電圧ＶＢＬＰＷは最終値である−６Ｖとなる。時刻ｔ２〜ｔ３においては、電圧ＶＰＩとＶＢＬＰＷとの間の差は小さく、従って非選択のメモリセルＭＣのドレインと基板部との間の電位差も小さいので、誤書き込みが生じる虞を小さくすることができる。また当然ながら、ラッチ回路７３のデータの破壊も生じない。一方、時刻ｔ３〜ｔ４においては、電圧ＶＰＩが０Ｖとなるので、従来技術と同様にデータ書き込み動作を行うことができる。
【００８２】
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、ＶＢＬＰＷの電位を０Ｖから−６Ｖに切り換える場合に、中間値の−２．５Ｖに維持したが、この中間値は一定値である必要はなく、０Ｖと−６Ｖとの間の値であれば、変動する値であることが可能である。また、中間値は１つである必要はなく、２つの中間値に段階的に変化するものも本発明の範囲に含まれる。
【図面の簡単な説明】
【００８３】
【図１】この発明の一実施の形態による不揮発性半導体記憶装置の主要部の構成図である。
【図２】同不揮発性半導体記憶装置内部のメモリセルアレイの回路図である。
【図３】同不揮発性半導体記憶装置内部の書き込み回路、スイッチグループ、及び入力バッファの回路図である。
【図４】同不揮発性半導体記憶装置のビット線に沿った一部断面図である。
【図５】同不揮発性半導体記憶装置の、初期動作時、ラッチ時、書き込み時を表すタイミングチャートである。
【図６】同不揮発性半導体記憶装置の書き込み時を表す回路図である。
【符号の説明】
【００８４】
１０…フラッシュメモリ、２０…メモリセルアレイ、２１〜２４…書き込みセレクタ用ＭＯＳトランジスタ、２５〜２８…読み出しセレクタ用ＭＯＳトランジスタ、２９〜３２…書き込み禁止セレクタ用ＭＯＳトランジスタ、４０…書き込み用デコーダ、５０…セレクトゲートデコーダ、６０…カラムデコーダ、７０…書き込み回路、７１…ラッチ回路群、７２…リセット回路、７３…ラッチ回路、７４、７５…ラッチ回路を形成するインバータ、７６…ラッチ回路のインバータを形成するｎチャネルＭＯＳトランジスタ、７７…ラッチ回路のインバータを形成するｐチャネルＭＯＳトランジスタ、７８…リセット回路内のｎチャネルＭＯＳトランジスタ、８０…カラムセレクタ、９０…読み出し回路、１００…入力バッファ、１０１…入力バッファ内のインバータ、１１０…出力バッファ、１２０…アドレスバッファ、１３０…ライトステートマシン、１４０…ソース線ドライバ、１５０…スイッチグループ、１５１、１５２…スイッチグループ内のｎチャネルＭＯＳトランジスタ、１６０…電圧発生回路、１６１…負側チャージポンプ回路、１６２…正側チャージポンプ回路、２００…ｐ型半導体基板、２０１、４００、４０１…ｎ型ウェル領域、２０２、４０２、４０３…ｐ型ウェル領域、２０３…不純物拡散層、２０４…ゲート絶縁膜、２０５…ゲート電極、２１０、２３０…多結晶シリコン層、２２０…ゲート間絶縁膜、２５０、２８０、３００、３２０、３４０…層間絶縁膜、２６０、２７０、２９０、３１０、３３０…金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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