(57)【要約】【課題】  複数のＴＦＴからなるスルーホールがない回路を、自己整合プロセスを用いて印刷形成することが可能で、高性能，高精細で安価に画素駆動回路，アクティブマトリクス基板、それらを用いた表示装置を提供する。【解決手段】  第一の電界効果トランジスタと第二の電界効果トランジスタに対し、前記二つの電界効果トランジスタの絶縁膜を同一層内に形成し、前記絶縁膜の両面に前記二つの電界効果トランジスタのチャネルとなる半導体をそれぞれ形成した構造を持ち、第一の電界効果トランジスタのドレイン／ソース電極が第二の電界効果トランジスタのゲート電極となる構造を持つ電気回路において、前記絶縁膜の上下両面に形成された電極を自己整合プロセスで形成する。【選択図】図２（ｄ）
2009071204.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、走査線とデータ線とで囲まれた画素内に第一の電界効果トランジスタと第二の電界効果トランジスタを有し、
前記第一の電界効果トランジスタのドレイン電極及びソース電極の一方は、前記第二の電界効果トランジスタのゲート電極に接続され、前記ドレイン電極及び前記ソース電極の他方は、前記データ線に接続され、前記第一の電界効果トランジスタのゲート電極は、前記走査線に接続され、
前記基板上に形成された前記第一の電界効果トランジスタの電極パターン上に絶縁膜を介して、前記電極パターンの形状を反転した形状の前記第二の電界効果トランジスタの電極パターンが形成された画素駆動回路。
【請求項２】
請求項１記載の画素駆動回路において、
前記第一の電界効果トランジスタの半導体層が形成された位置の上方には、前記絶縁膜を介して前記走査線が形成された画素駆動回路。
【請求項３】
請求項１記載の画素駆動回路において、
前記第一の電界効果トランジスタの半導体層と前記第二の電界効果トランジスタの半導体層は、前記絶縁膜を介して形成された画素駆動回路。
【請求項４】
請求項１記載の画素駆動回路において、
前記第一の電界効果トランジスタの前記電極パターンが形成された位置の上方には、前記絶縁膜を介して同形状の撥液膜が形成された画素駆動回路。
【請求項５】
請求項１記載の画素駆動回路において、
前記第一の電界効果トランジスタの前記電極パターンは、前記第一の電界効果トランジスタの前記ソース電極と、前記データ線と、を有する画素駆動回路。
【請求項６】
請求項１記載の画素駆動回路において、
前記第一の電界効果トランジスタの半導体層と、前記第二の電界効果トランジスタの半導体層は、有機半導体層である画素駆動回路。
【請求項７】
請求項１記載の画素駆動回路において、
前記第二の電界効果トランジスタのドレイン電極及びソース電極の一方に有機発光素子が接続された画素駆動回路。
【請求項８】
請求項７記載の画素駆動回路において、
前記第二の電界効果トランジスタのドレイン電極及びソース電極の他方に電流供給線が接続された画素駆動回路。
【請求項９】
基板上に、走査線とデータ線とで囲まれた画素内に第一の電界効果トランジスタと第二の電界効果トランジスタを有する画素駆動回路を複数有し、
前記画素駆動回路の前記第一の電界効果トランジスタのドレイン電極及びソース電極の一方は、前記第二の電界効果トランジスタのゲート電極に接続され、前記ドレイン電極及び前記ソース電極の他方は、前記データ線に接続され、前記第一の電界効果トランジスタのゲート電極は、前記走査線に接続され、
前記基板上に形成された前記第一の電界効果トランジスタの電極パターン上に絶縁膜を介して、前記電極パターンの形状を反転した形状の前記第二の電界効果トランジスタの電極パターンが形成されたアクティブマトリクッス基板。
【請求項１０】
請求項９記載のアクティブマトリクス基板において、
前記第一の電界効果トランジスタの半導体層が形成された位置の上方には、前記絶縁膜を介して前記走査線が形成されたアクティブマトリクス基板。
【請求項１１】
請求項９記載のアクティブマトリクス基板において、
前記第一の電界効果トランジスタの半導体層と前記第二の電界効果トランジスタの半導体層は、前記絶縁膜を介して形成されたアクティブマトリクス基板。
【請求項１２】
請求項９記載のアクティブマトリクス基板において、
前記第一の電界効果トランジスタの前記電極パターンが形成された位置の上方には、前記絶縁膜を介して撥液膜が形成されたアクティブマトリクス基板。
【請求項１３】
請求項９記載のアクティブマトリクス基板において、
前記第一の電界効果トランジスタの前記電極パターンは、前記第一の電界効果トランジスタの前記ソース電極と、前記データ線と、を有するアクティブマトリクス基板。
【請求項１４】
請求項９記載のアクティブマトリクス基板において、
前記第一の電界効果トランジスタの半導体層と、前記第二の電界効果トランジスタの半導体層は、有機半導体層であるアクティブマトリクス基板。
【請求項１５】
請求項９記載のアクティブマトリクス基板において、
前記第二の電界効果トランジスタのドレイン電極及びソース電極の一方に有機発光素子が接続されたアクティブマトリクス基板。
【請求項１６】
請求項１５記載のアクティブマトリクス基板において、
前記第二の電界効果トランジスタのドレイン電極及びソース電極の他方に電流供給線が接続されたアクティブマトリクス基板。
【請求項１７】
基板と、
光を発光する有機発光素子と、
走査線とデータ線とで囲まれた画素内に第一の電界効果トランジスタと第二の電界効果トランジスタを有する画素駆動回路と、を有し、
前記画素駆動回路の前記第一の電界効果トランジスタのドレイン電極及びソース電極の一方は、前記第二の電界効果トランジスタのゲート電極に接続され、前記ドレイン電極及び前記ソース電極の他方は、前記データ線に接続され、前記第一の電界効果トランジスタのゲート電極は、前記走査線に接続され、
前記第二の電界効果トランジスタのドレイン電極及びソース電極の一方に前記有機発光素子が接続され、前記第二の電界効果トランジスタのドレイン電極及びソース電極の他方に電流供給線が接続され、
前記基板上に形成された前記第一の電界効果トランジスタの電極パターン上に絶縁膜を介して、前記電極パターンの形状を反転した形状の前記第二の電界効果トランジスタの電極パターンが形成された表示装置。
【請求項１８】
請求項１７記載の表示装置において、
前記第一の電界効果トランジスタの半導体層が形成された位置の上方には、前記絶縁膜を介して前記走査線が形成された表示装置。
【請求項１９】
請求項１７記載の表示装置において、
前記第一の電界効果トランジスタの半導体層と前記第二の電界効果トランジスタの半導体層は、前記絶縁膜を介して形成された表示装置。
【請求項２０】
請求項１７記載の表示装置において、
前記第一の電界効果トランジスタの前記電極パターンは、前記第一の電界効果トランジスタの前記ソース電極と、前記データ線と、を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示素子の画素駆動回路，アクティブマトリクス基板、それらを用いた表示装置に関する。
【背景技術】
【０００２】
代表的な薄型表示装置である液晶ディスプレイ（ＬＣＤ）や有機ＥＬディスプレイは、画素の点灯・消灯に薄膜トランジスタ（ＴＦＴ）を用いる。各画素一つ一つ総てにＴＦＴを配置し、これをスイッチング素子として用いることにより、画素の点灯制御を行う。従って、各画素には、このＴＦＴを含んだ、画素の点灯を制御する回路（画素駆動回路）が各々用意される。ＴＦＴにはアモルファスシリコンや多結晶シリコンをチャネルに用いた素子が使用され、大規模集積回路（ＬＳＩ）と同様な方法によって作製される。
【０００３】
ＬＳＩは複数の薄膜の積層により構成される。各層にはＬＳＩの構成要素であるＦＥＴ（Field Effect Transistor）や配線が含まれている。ＦＥＴはドレイン・ソース電極やゲート電極，ゲート絶縁膜，チャネル半導体などが異なる層に分けて形成され、それらが位置合わせをした状態で積層することにより構成される。各層はフォトリソグラフィにより構造を刻み込まれ、下層から順に積層される。各層間の電気的接続は、例えばＦＥＴ内での接続のように上下に接触した２層間で直接電気的接触を実現する方式や、フォトリソグラフィにより複数の層間にまたがる穴をあけ、そこに金属を埋め込み実現する方式がある。後者はスルーホールと呼ばれ、フォトリソグラフィにより穴を形成する。穴あけにはエッチングが必要であり、通常は反応性イオンプラズマエッチングのようなドライエッチングプロセスが使用される。こうしたＬＳＩの製造プロセスは、フォトリソグラフィに用いる露光装置や、薄膜作製やドライエッチングに使用する真空装置を必要とするため、非常にコストのかかる物となる。従って、薄型表示装置の画素駆動回路をＬＳＩの製造プロセスとは異なる安価な方法により作製できれば、製造コスト低減によりＬＳＩの原価を、ひいてはそれを用いた製品の原価を下げることができる。
【０００４】
製造コストを下げる方法として、現在、塗布や印刷によるＴＦＴや電気回路の製造方法が盛んに研究されている。塗布・印刷による製造は、シリコンデバイスで必須であった真空装置や高温での熱処理などが不要になり、製造コストの大幅な削減が実現できる。一方で、塗布・印刷法はフォトリソグラフィに比べ、回路の微細化が難しく、ＬＳＩの製造に用いることはできない。しかし、薄型表示装置の画素駆動回路は、回路の微細化やＴＦＴの性能に対する要求がＬＳＩに比べて低いため、塗布・印刷法を用いる回路形成方法を適用できる可能性がある。有機物は有機溶媒に可溶であり、室温付近の低温で取り扱い可能であるため、塗布・印刷法により適している。ＴＦＴのチャネル半導体や絶縁膜を有機物で構成することができればＴＦＴの形成工程全てを塗布・印刷法で実現することができる。例えば、非特許文献１では、塗布・印刷法によるＦＥＴ単素子の作製について報告されている。これは全て画素がＬＣＤなどの電圧駆動式に対する駆動回路であり、電流駆動式の画素に対する駆動回路を塗布・印刷で形成したという報告はない。電圧駆動式画素の場合、画素駆動回路に必要なＴＦＴは１つであるため、回路形成にスルーホールは不要であり、塗布・印刷法により容易に回路を形成することができる。
【０００５】
有機ＥＬ（Electro Luminescence）素子は、ＬＣＤやプラズマディスプレイパネル（ＰＤＰ）が持つ寿命やコントラスト，応答性，消費電力などについての欠点を改善できる次世代表示用素子として注目されており、実用化に向けた研究が進められている。有機ＥＬ素子は有機物の薄膜素子でありＰＤＰやＬＣＤより更なる薄型化が可能である。更に、有機物が原材料であるため、軽量・可塑性という有機物の特徴を生かして壁掛けディスプレイやフレキシブルディスプレイの実現も可能である。更に、上述したように、有機物は塗布・印刷法に適した材料であることから、有機ＥＬ素子及びその画素駆動回路を塗布・印刷法で実現できれば高付加価値の新規表示素子を安価に実現できるという利点がある。
【０００６】
有機ＥＬ素子は電流駆動型の素子であり、これを画素として用いた場合、画素スイッチ用に加え電流制御用のＦＥＴが必要となり、画素駆動回路に最低２つ以上のＦＥＴが必要であると考えられている（特許文献１）。
【０００７】
Ｓｉ基板上にフォトリソグラフィによりＬＳＩを作製する場合、ＦＥＴのチャネルは基板Ｓｉを用いて形成されるため、複数のＦＥＴが存在する場合でも全てのＦＥＴのチャネルは同一層上に形成される。画素駆動回路の実際の構成でも同様であり、従って、有機ＥＬ素子の画素駆動回路ではドレイン／ソース電極とゲート電極の接続という異なる層間の接続が必要となる。フォトリソグラフィでは、このような構造はスルーホールを用いて実現される。塗布・印刷法は基本的に材料を積み重ねて構造を形成する手法であり、基板上の物質を削り取るという技法を含まない。このため、塗布・印刷法でスルーホールを形成することは難しい。スルーホールの位置に穴が残るように塗布・印刷を繰り返して行けば原理的には形成可能であるが、要求されるスルーホールのサイズや位置合わせ精度を考慮すると現実的ではない。非特許文献５では、必要な層を積層した後、スルーホールを開ける層を構成する材料の溶剤を局所的に塗布することにより塗布・印刷法でスルーホールを形成する方法を開示している。
【０００８】
しかし、この方法においても位置合わせ精度の問題点は解消されない。表示装置の画素駆動回路に用いられる配線幅は通常数十μｍであり、この幅に合わせた精度でスルーホールを形成することは、研究段階の高精度に位置合わせ可能な機器でも難しい。
【０００９】
また、有機物を溶剤に用いるため、スルーホール形成層以外の層にこの有機溶剤が影響しないよう、下地層や上部層に用いる材料に制限が課せられる。スルーホールを形成するような層は、電気的絶縁性や耐薬品・耐水性，ガスバリア性などの性質を要求されるが、一般に、薬品に可溶な材料よりも不溶な材料の方がこうした性質においてより高い性能を示す。
【００１０】
従って、非特許文献２による方法ではより低い性能の膜を選択せざるを得ず、その結果、ＦＥＴの性能は低く留まり画素駆動回路用ＦＥＴとして用いることができない恐れが生じる。また、十分なバリア性を有しない膜を用いることにより、要求される素子寿命より早くに素子の劣化が生じることが十分に考えられる。更に、有機薄膜は無機物に比べて膜間の密着性や機械的強度が低い為、スルーホール周辺での局所的な剥れや機械的強度の低下をもたらし、素子劣化を加速する要因となる。
【００１１】
また、ＴＦＴの形成工程全てを塗布・印刷形成する場合、画素駆動回路が１つのＦＥＴで構成できるＬＣＤなど電圧駆動表示方式に比べて、画素駆動回路に最低２つ以上のＦＥＴが必要となる有機ＥＬなどの電流駆動表示方式では電極配線パターンがより複雑となるため、ＦＥＴを構成する電極の位置合わせにはより高い精度が要求される。電圧駆動表示方式のＴＦＴ基板において、高い位置精度で電極位置合わせを可能にするＴＦＴの塗布・印刷法として、特許文献２に記載の自己整合プロセスがある。本プロセスでは、基板上に順次積層された下部電極，絶縁膜、及び上部電極において絶縁膜の上下層に形成された上部電極が下部電極のパターン形状を概ね反転した自己整合形状に形成されることを特徴とし、印刷プロセスで電極を高精度に位置合わせして形成することができる。但し、本プロセスではスルーホールを介して上下電極を接続することが困難であり、電流駆動表示方式の画素駆動回路の印刷形成に適用することはできなかった。
【００１２】
【特許文献１】特許第２７８４６１５号公報
【特許文献２】ＷＯ０５／０２４９５６
【非特許文献１】ネイチャーマテリアルス誌、第３巻、第１３７項（２００４年）（Nature Materials、３、137(2004)）
【非特許文献２】アドバンスドマテリアルス誌、第１３巻、第１６０１項（２００１年）（Advanced Materials、１３、1601(2001)）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、有機ＥＬ素子用画素駆動回路を塗布・印刷法により製造する場合、スルーホールの形成が製造・性能両面において大きな課題をもたらす。即ち、スルーホール形成のための位置合わせ精度の困難，溶剤を用いることに伴う材料選択の制限，スルーホールの存在による素子性能の低下や劣化の加速である。また、自己整合プロセスを適用することができないため、印刷製造時の位置合わせ精度が向上できない。
【００１４】
本発明はこうした問題点を鑑みてなされたものであり、複数のＴＦＴからなるスルーホールがない回路を、自己整合プロセスを用いて印刷形成することが可能で、高性能，高精細で安価に画素駆動回路，アクティブマトリクス基板、それらを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を鑑みて、本発明は、基板上に、走査線とデータ線とで囲まれた画素内に第一の電界効果トランジスタと第二の電界効果トランジスタを有し、第一の電界効果トランジスタのドレイン電極及びソース電極の一方は、第二の電界効果トランジスタのゲート電極に接続され、ドレイン電極及びソース電極の他方は、データ線に接続され、第一の電界効果トランジスタのゲート電極は、走査線に接続され、基板上に形成された第一の電界効果トランジスタの電極パターン上に絶縁膜を介して、電極パターンの形状を反転した形状の第二の電界効果トランジスタの電極パターンが形成された構成とする。
【発明の効果】
【００１６】
複数のＴＦＴからなるスルーホールがない回路を、自己整合プロセスを用いて印刷形成することが可能となり、高性能，高精細で安価に画素駆動回路，アクティブマトリクス基板、それらを用いた表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、各実施例を図面を用いて説明する。
【００１８】
（実施例１）
図１は本発明の実施例１に係る最も基本的な画素駆動回路の回路図である。この回路のスルーホールを使わない構成の各層の平面パターンを図２（ａ）〜（ｄ）に、断面パターンを図３（ａ）〜（ｄ）に示す。各層内において、層内に含まれる構造に重なりはなく、塗布・印刷工程により形成可能である。これらを図３（ａ）〜（ｄ）の順に積層して形成することによりアクティブマトリクス型の画素駆動回路アレイ、つまりアクティブマトリクス基板が形成できる。
【００１９】
そのアクティブマトリクス基板と、そのアクティブマトリクス基板上に形成された光を発光する有機発光素子（有機ＥＬ素子）とを有する表示装置も形成できる。
【００２０】
本実施例の画素駆動回路１０１では、図１に示すように、基板３０１上に、複数の走査線１０３と、その複数の走査線１０３と交わって形成された複数のデータ線１０４を有し、その走査線と信号線に囲まれた１画素内に２つのトランジスタである第一の電界効果トランジスタ（Ｓｗ−ＦＥＴ１０６）と第二の電界効果トランジスタ（駆動ＦＥＴ１０８）を有し、Ｓｗ−ＦＥＴ１０６のソース電極１０２が駆動ＦＥＴ１０８のゲート電極に接続している。Ｓｗ−ＦＥＴ１０６のドレイン電極はデータ線１０４に接続され、駆動ＦＥＴ１０８のソース電極は有機ＥＬ素子１０９に接続され、ドレイン電極は電流供給線１０５に接続されている。なお、Ｓｗ−ＦＥＴ１０６，駆動ＦＥＴ１０８のソース電極とドレイン電極は、その接続関係が逆になってもよい。
【００２１】
以下、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）を用いて説明する。
【００２２】
本実施例では、まず図２（ａ）及び図３（ａ）層から形成した。石英またはCorning １７３７からなるガラス基板またはＰＥＴやポリカーボネートなどのプラスチックの基板３０１の上に、インクジェットまたはスクリーン印刷機を用いてデータ線１０４とスイッチＦＥＴ（Ｓｗ−ＦＥＴ）のソース電極１０２を形成する。データ線１０４は上下方向の配線部分と横方向に突き出したスイッチＦＥＴ（Ｓｗ−ＦＥＴ）用ドレイン電極からなる。配線部分は幅５０μｍの部分と幅１０μｍの部分からなる。幅１０μｍ部分の長さは５０μｍとした。ドレイン電極部分の幅は５０μｍとした。矩形リング状のソース電極１０２の幅は５０μｍとした。保持容量を構成するため、ソース電極の上辺に幅２０μｍの突起部を設けた。データ線１０４とソース電極１０２の間隔は１０μｍとした。インクには銀微粒子を有機溶媒に混合した銀インクを用いた。データ線１０４のドレイン電極部分とソース電極との間隔は５０μｍにした。この領域に塗布可能な有機の半導体を滴下することにより半導体層２０１（有機半導体層）が形成され、Ｓｗ−ＦＥＴ１０６が形成される（図２（ｂ），図３（ｂ１））。
【００２３】
本実施例では半導体層２０１に、クロロホルムに溶解したポリチオフェンを吐出機で滴下した。半導体滴下前の段階でチオール系の単分子膜で配線の銀表面を修飾しておくことにより、滴下した半導体溶液がチャネルとなる領域に閉じ込められ、配線外部に濡れ広がらない効果及び、半導体層とドレイン／ソース電極の接触抵抗低減の効果を付与できる。更に、半導体塗布前に、チャネルとなる領域をＨＭＤＳ（Hexamethyldisilazane）溶液、若しくはＯＴＳ（Octadecyltrichlorosilane）溶液で処理しておくことにより、Ｓｗ−ＦＥＴの特性を向上させることができる。
【００２４】
次に、絶縁膜３０２と撥液膜３０３を順次積層して形成する（図３（ｂ２））。本実施例では絶縁膜３０２として塗布ポリイミド（京セラケミカル、ＣＴ４１１２）とパーヒドロポリシラザン（クラリアント社、アクアミカ）の積層膜を用いた。塗布ポリイミドは８０００rpmの回転数でスピンコートにより全面に塗布した。その後、窒素雰囲気下で８０℃×１時間，１２０℃×１時間，１８０℃×１時間、合計３時間の熱処理を行い、膜厚およそ５００ｎｍのポリイミド絶縁膜を得た。パーヒドロポリシラザンは基板を溶液に含浸して全面に塗布した。その後１２０℃×１時間の熱処理を行い、膜厚およそ５０ｎｍのＳｉＯ２絶縁膜を得た。本実施例では撥液膜としてフッ素系表面コート剤（ダイキン工業、オプツールＤＳＸ）を用いた。溶液に基板を含浸して全面塗布した後に１２０℃×１０分の熱処理を行った。
【００２５】
基板３０１の裏面から低圧水銀ランプまたは高圧水銀ランプの光を１０分照射（裏面露光）して撥液膜３０３をパターン加工する。データ線１０４およびソース電極１０２で遮光された絶縁膜３０２表面に電極パターン（データ線１０４とソース電極１０２）と同形状の撥液膜パターンが形成される（図３（ｂ３））。同時に、データ線１０４およびソース電極１０２の電極パターンの反転形状の位置に撥液膜パターンで周りを囲まれた親液領域が形成される。純水を滴下して計測した撥液領域と親液領域の接触角は、それぞれ１１０度と１０度であった。この親液領域に金属インクを塗布して、電流供給線１０５，走査線１０３、及び有機発光素子（有機ＥＬ素子）の画素電極（駆動ＦＥＴソース電極２０２）を形成する（図２（ｃ），図３（ｃ））。このとき、第一の電界効果トランジスタ（スイッチＦＥＴ１０６）の半導体層２０１が形成された位置の上方には、絶縁膜３０２を介して走査線１０３が形成される。幅５０μｍの電流供給線１０５は、データ線１０４の幅１０μｍ部分は特許文献２に記載の「架橋作用」によって架橋され、データ線１０４とソース電極１０２の幅１０μｍの間隙には「非浸作用」によって進入せず、直線形状に形成される。また、ソース電極１０２の幅２０μｍの突起部分では、電流供給線１０５はその上に重なる形で形成され、ソース電極１０２と電流供給線１０５の間で保持容量が形成される。これは、インクは２０μｍ幅上に濡れ広がり線幅を５０μｍ一定に保った方がトータル自由エネルギーを小さくできるためである。同様にして、幅５０μｍの走査線とリング状のソース電極内の親液領域に画素電極が形成される。以上のようして、絶縁膜３０２の下層に形成された電極パターンであるデータ線１０４とソース電極１０２に対して、その概ね反転形状に電流供給線１０５，走査線１０３、及び画素電極の電極パターンが自己整合的に形成される。つまり、基板３０１上に形成された第一の電界効果トランジスタ（スイッチＦＥＴ１０６）の電極パターン上に絶縁膜３０２を介して、その電極パターンの形状を反転した形状の第二の電界効果トランジスタ（駆動ＦＥＴ１０８）の電極パターンが形成される。上下電極間の重なりは保持容量部分を除いて２μｍ以下であった。印刷装置として、吐出機、または凸版印刷，平板印刷，凸版印刷などの高速・大面積印刷可能な方法を用いることができる。今回は装置を共通にする簡便性の観点から吐出機を用いて銀インクを塗布し、電極を形成した。
【００２６】
最後に素子駆動用のＦＥＴである駆動ＦＥＴ（Ｄｒ−ＦＥＴ）の有機の半導体を吐出機で滴下して半導体層２０３（有機半導体層）を形成し、アクティブマトリクス型の画素駆動回路を得る（図２（ｄ），図３（ｄ））。よって、第一の電界効果トランジスタ（スイッチＦＥＴ１０６）の半導体層２０１と第二の電界効果トランジスタ（駆動ＦＥＴ１０８）の半導体層２０３は、絶縁膜３０２を介して形成される。
【００２７】
本実施例では、上部電極の電極パターンとして形成する電流供給線１０５，走査線１０４、および画素電極（駆動ＦＥＴソース電極２０２）が単純な矩形になるように下部電極の電極パターンであるデータ線１０４とソース電極１０２の形状に工夫を加えた。
【００２８】
本実施例では塗布・印刷法として主に吐出機を用いたが、本発明はもちろんそれに限るものではない。吐出機の代わりにインクジェット印刷機や、スクリーン印刷等の平板印刷機を用いることも可能である。前者は印刷ヘッドの集積化が容易であり、大面積化に容易に対応できる特徴を持つ。また、非接触型の印刷方式であるため、基板の凹凸への対応が容易である。平板印刷は、高精度の位置合わせが難しい反面、吐出機やインクジェット印刷機の様な局所塗布技術に比べ、大面積へ短時間に印刷可能であるという利点を有する。更に、印刷ヘッドのような精密な機器が不要であり、故障耐性が高い。
【００２９】
本実施例では、半導体に塗布可能な有機半導体を用いたが、スルーホールなしの画素駆動回路構成としてはそれに限るものではない。例えばネイチャー誌、第４４０巻、第７８３項（２００６年）（Nature、４４０、７８３（２００６））にあるようにシラン系塗布溶液を用い、加熱焼成することによりチャネルをポリシリコンで形成することができる。この場合、熱処理に５５０℃と比較的高温を必要とする反面、半導体のキャリア移動度を大きく保つことができること、劣化耐性が高いことなど、回路設計に余裕ができるという利点がある。また、半導体の性能が高いため、表示装置の画質を上げることが容易である。
【００３０】
塗布半導体以外にも、例えば半導体層を化学気相蒸着法（ＣＶＤ）によるシリコン堆積層を用いることにより、アモルファスシリコン半導体を用いることもできる。半導体形成にＣＶＤ真空プロセスを用いること、フォトリソグラフィが必要になることなどコスト面で不利となるが、塗布・印刷技術に比べて細かい回路まで形成できる利点がある。
【００３１】
（実施例２）
本実施例では、絶縁膜に対する下部電極の電極パターンとして電流供給線１０５，走査線１０３、および画素電極（駆動ＦＥＴソース電極２０２）を形成してから、自己整合プロセスを用いて上部電極の電極パターンとしてデータ線１０４とソース電極１０２を形成する場合を示す。
【００３２】
図４（ａ），図５（ａ）に各下部電極の平面の電極パターン形状を示す。走査線１０３と電流供給線１０５とも、左右方向に伸びる配線部分と上下方向に突き出した電極部分からなる。配線部分は幅５０μｍと幅１０μｍの部分からなり、幅１０μｍ部分の長さは５０μｍである。走査線１０３および電流供給線１０５と画素電極（駆動ＦＥＴソース電極２０２）の横方向の間隔は５０μｍ、上下方向の間隔は１０μｍである。後にソース電極との間に保持容量を形成するため、電流供給線１０５の電極部分に幅２０μｍの突起部分を設ける。
【００３３】
この突起部分と画素電極の間隔は３０μｍであり、この領域に塗布可能な半導体を滴下することにより半導体層２０３が形成され、駆動ＦＥＴ（Ｄｒ−ＦＥＴ）が形成される（図４（ｂ），図５（ｂ１））。次に、絶縁膜３０２と撥液膜３０３を順次積層して形成する（図５（ｂ２））。その際、画素電極上に絶縁膜３０２が形成されないように絶縁膜３０２を印刷形成する。画素電極は１００μｍ×３００μｍ程度の大きさがあるため、スクリーン印刷や凸版印刷などで十分位置合わせ可能である。
【００３４】
次に裏面露光により絶縁膜３０２表面に電流供給線１０５，走査線１０３、および画素電極と同形状の親撥液パターンが形成される（図５（ｂ３））。
【００３５】
次に親液領域に銀インクを塗布して、データ線１０４とソース電極１０２が自己整合的に形成される（図４（ｃ），図５（ｃ））。実施例１と同じ理由で、ソース電極１０２と電流供給線１０５の突起部分が重なって、保持容量が形成される。
【００３６】
次にデータ線１０４とソース電極１０２の間隙は５０μｍである。この領域に塗布可能な半導体を滴下することにより半導体層２０１が形成され、スイッチＦＥＴ（Ｓｗ−ＦＥＴ）が形成され、アクティブマトリクス型の画素駆動回路を得る（図４（ｄ），図５（ｄ））。使用する材料とプロセスの詳細は実施例１と同じである。
（実施例３）
本実施例では、画素駆動回路１０１とその周辺回路の接続方法について図６（ａ）（ｂ）を用いて述べる。周辺回路には画素駆動回路の動作を制御する駆動回路、例えば、データ線駆動回路６０１，走査線駆動回路６０２，電流供給回路６０３があるが、これらの回路を同一基板上に形成することが出来ればコスト低減が可能となる。アクティブマトリクス制御型の表示装置の場合、マトリクスの水平方向の画素駆動回路１０１を順次スイッチングし、それを垂直方向に繰り返し行ってゆく。従って、水平方向の画素選択のための駆動回路（データ線駆動回路６０１）は高速応答が要求されるのに対し、垂直方向の画素選択のための回路（走査線駆動回路６０２）は比較的ゆっくりした応答速度でよい。走査線駆動回路６０２は画素駆動回路１０１と共通の基板上に形成でき、配線を介して接続されている。このため走査線駆動回路６０２も画素駆動回路１０１を構成する塗布有機半導体で共通して形成することが可能となる。
【００３７】
図６（ａ）に複数の画素駆動回路１０１及びそれをスイッチングする周辺駆動回路の概念図を示す。図６（ｂ）は図６（ａ）の走査線駆動回路６０２と、それと隣り合う位置の画素駆動回路１０１の接続部を断面図で表した図である。走査線１０３を介して画素駆動回路１０１と走査線駆動回路６０２の構成要素である走査線駆動回路内ＦＥＴ６０５が接続されている。この走査線駆動回路内ＦＥＴ６０５（走査線駆動回路内ＦＥＴゲート電極６０６，走査線駆動回路内ＦＥＴドレイン電極６０７，走査線駆動回路内ＦＥＴソース電極６０８，走査線駆動回路内ＦＥＴ半導体層６０９）も、実施例１で述べた画素駆動回路１０１の作製工程と全く同様にしてスルーホールなしで形成できる。本発明のように自己整合プロセスを用いれば、ＦＥＴの寄生容量を低減でき、各駆動回路の動作を高速化できる利点がある。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る画素駆動回路の一実施例を示す回路図。
【図２（ａ）】本発明の実施例１に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図２（ｂ）】本発明の実施例１に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図２（ｃ）】本発明の実施例１に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図２（ｄ）】本発明の実施例１に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図３】図２のアクティブマトリクス基板の製造方法を説明する断面パターンの一例を示す図。
【図４（ａ）】本発明の実施例２に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図４（ｂ）】本発明の実施例２に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図４（ｃ）】本発明の実施例２に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図４（ｄ）】本発明の実施例２に係る画素駆動回路を備えたアクティブマトリクス基板の製造方法を説明する平面パターンの一例を示す図。
【図５】図４のアクティブマトリクス基板の製造方法を説明する断面パターンの一例を示す図。
【図６（ａ）】本発明に係る画素駆動回路と周辺駆動回路を備えたアクティブマトリクス基板の概念図。
【図６（ｂ）】本発明に係る画素駆動回路と周辺駆動回路を備えたアクティブマトリクス基板の断面パターンを示す図。
【符号の説明】
【００３９】
１０１  画素駆動回路
１０２  ソース電極
１０３  走査線
１０４  データ線
１０５  電流供給線
１０６  スイッチＦＥＴ（Ｓｗ−ＦＥＴ）
１０７  保持容量
１０８  駆動ＦＥＴ
１０９  有機ＥＬ素子
２０１，２０３  半導体層
２０２  駆動ＦＥＴソース電極
３０１  基板
３０２  絶縁膜
３０３  撥液膜
６０１  データ線駆動回路
６０２  走査線駆動回路
６０３  電流供給回路
６０５  走査線駆動回路内ＦＥＴ
６０６  走査線駆動回路内ＦＥＴゲート電極
６０７  走査線駆動回路内ＦＥＴドレイン電極
６０８  走査線駆動回路内ＦＥＴソース電極
６０９  走査線駆動回路内ＦＥＴ半導体層
【図１】
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【図２（ａ）】
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【図２（ｂ）】
2009071204.tif 000005
【図２（ｃ）】
2009071204.tif 000006
【図２（ｄ）】
2009071204.tif 000007
【図３】
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【図４（ａ）】
2009071204.tif 000009
【図４（ｂ）】
2009071204.tif 000010
【図４（ｃ）】
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【図４（ｄ）】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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