(57)【要約】【課題】  タッチパネル付き表示装置の低コスト化を図る。【解決手段】  タッチパネル付き表示装置は、表示パネルと、前記表示パネルと平面的に重なるようにして配置されたタッチパネルとを備え、前記タッチパネルは、スペーサを挟んで対向配置される第１の基板及び第２の基板と、前記第１の基板に実装される第１の半導体チップとを有し、前記第１の基板は、前記第２の基板と向かい合う面側に、第１の方向に沿って並設された複数の第１の配線と、前記第１の半導体チップが実装された第１のチップ搭載領域と、前記複数の第１の配線の各々の一部からなる複数の第１の接続部とを有し、前記第１の半導体チップは、一方向に沿って配置された複数の第１のバンプ電極を有し、前記複数の第１の接続部は、前記第１のチップ搭載領域内において前記複数の第１のバンプ電極の配列方向に沿って配置され、前記複数の第１のバンプ電極の配列ピッチは、前記複数の第１の接続部の配列ピッチよりも大きい。【選択図】        図２
2009193233.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、前記表示パネルと平面的に重なるようにして配置されたタッチパネルとを備え、
前記タッチパネルは、スペーサを挟んで対向配置される第１の基板及び第２の基板と、前記第１の基板に実装される第１の半導体チップとを有し、
前記第１の基板は、前記第２の基板と向かい合う面側に、第１の方向に沿って並設された複数の第１の配線と、前記第１の半導体チップが実装された第１のチップ搭載領域と、前記複数の第１の配線の各々の一部からなる複数の第１の接続部とを有し、
前記第１の半導体チップは、一方向に沿って配置された複数の第１のバンプ電極を有し、
前記複数の第１の接続部は、前記第１のチップ搭載領域内において前記複数の第１のバンプ電極の配列方向に沿って配置され、
前記複数の第１のバンプ電極の配列ピッチは、前記複数の第１の接続部の配列ピッチよりも大きいことを特徴とするタッチパネル付き表示装置。
【請求項２】
表示パネルと、前記表示パネルと平面的に重なるようにして配置されたタッチパネルとを備え、
前記タッチパネルは、スペーサを挟んで対向配置される第１の基板及び第２の基板と、前記第１の基板に実装される第１の半導体チップとを有し、
前記第１の基板は、前記第２の基板と向かい合う面側に、第１の方向に沿って並設された複数の第１の配線と、前記第１の半導体チップが実装された第１のチップ搭載領域と、前記複数の第１の配線の各々の一部からなる複数の第１の接続部とを有し、
前記第１の半導体チップは、一方向に沿って配置された複数の第１のバンプ電極を有し、
前記複数の第１の接続部は、前記第１のチップ搭載領域内において前記複数の第１のバンプ電極の配列方向に沿って配置され、
前記複数の第１のバンプ電極の数は、前記複数の第１の接続部の数よりも少ないことを特徴とするタッチパネル付き表示装置。
【請求項３】
前記複数の第１の接続部は、前記第１のバンプ電極と接続されない接続部を含むことを特徴とする請求項１又は請求項２に記載のタッチパネル付き表示装置。
【請求項４】
前記複数の第１のバンプ電極は、ｎ（ｎ≧２）以上の前記第１の接続部と接続されるバンプ電極を含むことを特徴とする請求項１又は請求項２に記載のタッチパネル付き表示装置。
【請求項５】
前記複数の第１の接続部の各々の幅は、隣り合う２つの前記第１のバンプ電極の間隔よりも小さいことを特徴とする請求項１乃至請求項４のうち何れか１項に記載のタッチパネル付き表示装置。
【請求項６】
前記タッチパネルは、前記第２の基板に実装される第２の半導体チップを有し、
前記第２の基板は、前記第１の基板と向かい合う面側に、前記第１の方向と交差する第２の方向に沿って並設された複数の第２の配線と、前記第２の半導体チップが実装された第２のチップ搭載領域と、前記複数の第２の配線の各々の一部からなる複数の第２の接続部とを有し、
前記第２の半導体チップは、一方向に沿って配置された複数の第２のバンプ電極を有し、
前記複数の第２の接続部は、前記第２のチップ搭載領域内において前記複数の第２のバンプ電極の配列方向に沿って配置され、
前記複数の第２のバンプ電極の配列ピッチは、前記複数の第２の接続部の配列ピッチよりも大きいことを特徴とする請求項１乃至請求項５のうち何れか１項に記載のタッチパネル付き表示装置。
【請求項７】
前記タッチパネルは、前記第２の基板に実装される第２の半導体チップを有し、
前記第２の基板は、前記第１の基板と向かい合う面側に、前記第１の方向と交差する第２の方向に沿って並設された複数の第２の配線と、前記第２の半導体チップが実装された第２のチップ搭載領域と、前記複数の第２の配線の各々の一部からなる複数の第２の接続部とを有し、
前記第２の半導体チップは、一方向に沿って配置された複数の第２のバンプ電極を有し、
前記複数の第２の接続部は、前記第２のチップ搭載領域内において前記複数の第２のバンプ電極の配列方向に沿って配置され、
前記複数の第２のバンプ電極の数は、前記複数の第２の接続部の数よりも少ないことを特徴とする請求項１乃至請求項５のうち何れか１項に記載のタッチパネル付き表示装置。
【請求項８】
前記複数の第２の接続部は、前記第２のバンプ電極と接続されない接続部を含むことを特徴とする請求項６又は請求項７に記載のタッチパネル付き表示装置。
【請求項９】
前記複数の第２のバンプ電極は、ｎ（ｎ≧２）以上の前記第２の接続部と接続されるバンプ電極を含むことを特徴とする請求項６又は請求項７に記載のタッチパネル付き表示装置。
【請求項１０】
前記複数の第２の接続部の各々の幅は、隣り合う２つの前記第２のバンプ電極の間隔よりも小さいことを特徴とする請求項６乃至請求項９のうち何れか１項に記載のタッチパネル付き表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タッチパネル付き表示装置に関し、特に、表示パネル上にタッチパネルを備えたタッチパネル付き表示装置に関するものである。
【背景技術】
【０００２】
従来のタッチパネルの主な方式として、光の変化を検出する方式と、電気的な特性の変化を検出する方式が知られている。また、従来の電気的な特性の変化を検出する方式として、抵抗膜方式と、容量方式が知られている。更に、抵抗膜方式の以前には、特許文献１のように、透明電極をストライプ状に加工し、そのストライプ状の電極を交差させて、マトリクス状に交点を配置する方式が存在していた。
一方、本出願人は、新たな検出構造を採用したタッチパネルを提案し、既に出願済みである（下記特許文献２）。この特許文献２に記載のタッチパネルは、対向面に電極を備えた一対の基板と、その一対の基板間の間隙を保持するスペーサを備えたタッチパネルであって、前記一方の基板として、樹脂の上に形成された金属配線を備えている。この特許文献２に記載の発明は、金属配線を備えた樹脂フィルムをスペーサを介して貼り合わせることにより、基本的な認識構造を実現できるので、多点入力可能で耐久性の高いタッチパネルを安価に製造することができる。
【０００３】
【特許文献１】特開２００２−３４２０１４号公報
【特許文献２】特願２００７−１４９８８４号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、特許文献２等に記載されるタッチパネルは、基板上の配線と半導体チップのバンプ電極とを１対１で接続しており、そのため、基板の配線と半導体チップのバンプ電極との接続に精密なアライメントが必要であり、タッチパネルの製造コスト、更にはタッチパネルを備えたタッチパネル付き表示装置の製造コストを押し上げる要因となる。
本発明の目的は、タッチパネル付き表示装置の低コスト化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明のタッチパネル付き表示装置は、表示パネルと、前記表示パネルと平面的に重なるようにして配置されたタッチパネルとを備え、
前記タッチパネルは、スペーサを挟んで対向配置される第１の基板及び第２の基板と、前記第１の基板に実装される第１の半導体チップとを有し、
前記第１の基板は、前記第２の基板と向かい合う面側に、第１の方向に沿って並設された複数の第１の配線と、前記第１の半導体チップが実装された第１のチップ搭載領域と、前記複数の第１の配線の各々の一部からなる複数の第１の接続部とを有し、
前記第１の半導体チップは、一方向に沿って配置された複数の第１のバンプ電極を有し、
前記複数の第１の接続部は、前記第１のチップ搭載領域内において前記複数の第１のバンプ電極の配列方向に沿って配置され、
前記複数の第１のバンプ電極の配列ピッチは、前記複数の第１の接続部の配列ピッチよりも大きい。
（２）本発明のタッチパネル付き表示装置は、表示パネルと、前記表示パネルと平面的に重なるようにして配置されたタッチパネルとを備え、
前記タッチパネルは、スペーサを挟んで対向配置される第１の基板及び第２の基板と、前記第１の基板に実装される第１の半導体チップとを有し、
前記第１の基板は、前記第２の基板と向かい合う面側に、第１の方向に沿って並設された複数の第１の配線と、前記第１の半導体チップが実装された第１のチップ搭載領域と、前記複数の第１の配線の各々の一部からなる複数の第１の接続部とを有し、
前記第１の半導体チップは、一方向に沿って配置された複数の第１のバンプ電極を有し、
前記複数の第１の接続部は、前記第１のチップ搭載領域内において前記複数の第１のバンプ電極の配列方向に沿って配置され、
前記複数の第１のバンプ電極の数は、前記複数の第１の接続部の数よりも少ない。
【０００６】
（３）前記（１）又は（２）において、
前記複数の第１の接続部は、前記第１のバンプ電極と接続されない接続部を含む。
（４）前記（１）又は（２）において、
前記複数の第１のバンプ電極は、ｎ（ｎ≧２）以上の前記第１の接続部と接続されるバンプ電極を含む。
（５）前記（１）乃至（４）の何れかにおいて、
前記複数の第１の接続部の各々の幅は、隣り合う２つの前記第１のバンプ電極の間隔よりも小さい。
（６）前記（１）乃至（５）の何れかにおいて、
前記タッチパネルは、前記第２の基板に実装される第２の半導体チップを有し、
前記第２の基板は、前記第１の基板と向かい合う面側に、前記第１の方向と交差する第２の方向に沿って並設された複数の第２の配線と、前記第２の半導体チップが実装された第２のチップ搭載領域と、前記複数の第２の配線の各々の一部からなる複数の第２の接続部とを有し、
前記第２の半導体チップは、一方向に沿って配置された複数の第２のバンプ電極を有し、
前記複数の第２の接続部は、前記第２のチップ搭載領域内において前記複数の第２のバンプ電極の配列方向に沿って配置され、
前記複数の第２のバンプ電極の配列ピッチは、前記複数の第２の接続部の配列ピッチよりも大きい。
【０００７】
（７）前記（１）乃至（５）の何れかにおいて、
前記タッチパネルは、前記第２の基板に実装される第２の半導体チップを有し、
前記第２の基板は、前記第１の基板と向かい合う面側に、前記第１の方向と交差する第２の方向に沿って並設された複数の第２の配線と、前記第２の半導体チップが実装された第２のチップ搭載領域と、前記複数の第２の配線の各々の一部からなる複数の第２の接続部とを有し、
前記第２の半導体チップは、一方向に沿って配置された複数の第２のバンプ電極を有し、
前記複数の第２の接続部は、前記第２のチップ搭載領域内において前記複数の第２のバンプ電極の配列方向に沿って配置され、
前記複数の第２のバンプ電極の数は、前記複数の第２の接続部の数よりも少ない。
（８）前記（６）又は（７）において、
前記複数の第２の接続部は、前記第２のバンプ電極と接続されない接続部を含む。
（９）前記（６）又は（７）において、
前記複数の第２のバンプ電極は、ｎ（ｎ≧２）以上の前記第２の接続部と接続されるバンプ電極を含む。
（１０）前記（６）乃至（９）の何れかにおいて、
前記複数の第２の接続部の各々の幅は、隣り合う２つの前記第２のバンプ電極の間隔よりも小さい。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、タッチパネル付き表示装置の低コスト化を図ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
本実施例１では、表示パネルの一例として例えば有機ＥＬ表示パネル上にタッチパネルを備えたタッチパネル付き表示装置に本発明を適用した例について説明する。
図１は、本発明の実施例１であるタッチパネル付き表示装置の断面図である。
図１に示すように、本実施例１のタッチパネル付き表示装置は、表示パネル５０と、この表示パネル５０と平面的に重なるようにして配置されたタッチパネル４０とを備えている。本実施例では、表示パネル５０として例えば有機ＥＬ表示パネル５１が用いられており、この有機ＥＬ表示パネル５１上にタッチパネル４０が配置されている。
【００１０】
図８は、図１の表示パネル（有機ＥＬ表示パネル）の表示部のブロック図である。
図８に示すように、有機ＥＬ表示パネル５１の表示部（表示画面）内には、平面的に見たとき、Ｘ方向及びこのＸ方向と直交するＹ方向においてマトリクス状に複数の画素２０１が配置されている。また、有機ＥＬ表示パネル５１の表示部内には、Ｘ方向に沿って延在する画素スイッチ制御線２０９、三角波スイッチ制御線２１０及びリセットスイッチ制御線２１１が配置され、Ｙ方向に沿って延在する三角波線ＳＷＰ、信号線ＤＡＴ及び電源線ＰＷＲが配置されている。
画素スイッチ制御線２０９、三角波スイッチ制御線２１０及びリセットスイッチ制御線２１１は、Ｙ方向に所定の間隔を置いて複数本配置されており、これら配線の一端側には走査回路２が設けられている。三角波線ＳＷＰ、信号線ＤＡＴ及び電源線ＰＷＲは、Ｘ方向に所定の間隔を置いて複数本配置されており、これら配線の一端側には信号回路１が配置されている。
【００１１】
図９は、図８に示す画素の回路図である。
各画素２０１には有機ＥＬ素子２０２が設けられており、有機ＥＬ素子２０２の一端は共通電極２０３に接続され、駆動ＴＦＴ（Thin Film-Transistor）２０４を介して電源線ＰＷＲに接続されている。駆動ＴＦＴ２０４のゲート−ドレイン間にはリセットスイッチ２０５が接続されている。また、駆動ＴＦＴ２０４のゲートは記憶容量２０６を介して、信号線ＤＡＴに接続される画素スイッチ２０７、及び三角波線ＳＷＰに接続される三角波スイッチ２０８に繋がっている。なお、リセットスイッチ２０５はリセットスイッチ制御線２１１、画素スイッチ２０７は画素スイッチ制御線２０９により、三角波スイッチ２０８は三角波スイッチ制御線２１０により制御される。
【００１２】
次に、本表示部（本表示画面）の動作について説明する。
書込みを選択された画素では、始めに画素スイッチ制御線２０９によって画素スイッチ２０７と、リセットスイッチ制御線２１１によってリセットスイッチ２０５とがオンになる。三角波スイッチ制御線２１０により三角波スイッチ２０８はオフである。このとき有機ＥＬ素子２０２にはダイオード接続された駆動ＴＦＴ２０４を介して電源線ＰＷＲから電流が流れる。ここで駆動ＴＦＴ２０４と有機ＥＬ素子２０２は、駆動ＴＦＴ２０４のゲートを入力、駆動ＴＦＴ２０４と有機ＥＬ素子２０２の中点を出力とするインバータ回路を形作っており、このときこのインバータ回路の入力と出力とはリセットスイッチ２０５によって短絡されていることになる。このときこのインバータ回路の入出力には、インバータを反転する際の入力中点電圧が発生し、この入力中点電圧は記憶容量２０６の一端に入力する。またこのとき信号線ＤＡＴに印加された信号電圧は、画素スイッチ２０７を介して記憶容量２０６の他端に入力する。次にリセットスイッチ制御線２１１によってリセットスイッチ２０５がオフすると、前記の入力中点電圧と信号電圧の差電圧が、記憶容量２０６に記憶される。以上で書込み動作は完了する。
【００１３】
次いで書込みが次の行の画素に移行すると、画素スイッチ制御線２０９によって画素スイッチ２０７がオフに切り替わり、同時に三角波スイッチ制御線２１０により三角波スイッチ２０８はターンオンする。このとき三角波線ＳＷＰには三角波状のスイープ電圧が印加され、この三角波電圧は、三角波スイッチ２０８を介して記憶容量２０６の他端に入力する。ここでこの三角波電圧はおおよそ信号電圧を含む電圧であり、三角波電圧が先に書込まれた信号電圧と等しくなる際には、記憶容量２０６の働きによって駆動ＴＦＴ２０４のゲートには先の中点電圧が再現される。即ち三角波電圧と書込まれた信号電圧との大小関係によって、駆動ＴＦＴ２０４と有機ＥＬ素子２０２の中点を出力とするインバータ回路出力のオン／オフを時間的に制御することができる。このインバータ回路がオンの際には明らかに有機ＥＬ素子２０２は点灯、インバータ回路がオフの際には有機ＥＬ素子２０２は消灯するため、所定の三角波電圧に対して信号電圧を制御することによって、各画素の１フレーム期間内の点灯期間を制御し、有機ＥＬディスプレイに画像を表示することができる。
このような表示技術の例は、例えば特開２００３−５７０９号等に詳しく記載されている。
【００１４】
本実施例１においては、このような表示画面上にタッチパネル４０が配置されている。次にタッチパネル４０について、図１乃至図７を用いて説明する。
図２は、図１のタッチパネルの平面図である。
図３は、図１のタッチパネルを構成する第１基板（上側基板）の平面図である。
図４は、図３の半導体チップ（走査回路ＩＣ）の実装状態を示す断面図である。
図５は、図２のタッチパネルを構成する第２基板（下側基板）の平面図である。
図６は、図５の半導体チップ（アドレス検出ＩＣ）の実装状態を示す断面図である。
図７は、図３の半導体チップにおける出力用バンプ電極の走査波形と、図５の半導体チップにおけるアドレス信号出力端子の出力信号タイミングを示す図である。
図１に示すように、タッチパネル４０は、表示パネル５０上に配置されている。タッチパネル４０は、図１乃至図６に示すように、スペーサ３０を挟んで対向配置される第１基板（上側基板）１０及び第２基板（下側基板）２０と、第１基板１０に実装された半導体チップ１４と、第２基板２０に実装された半導体チップ２４とを有する構成になっている。第２基板２０は、表示パネル５０上において、表示パネル５０に接着されている。第１基板１０は、第２基板２０上において、第２の基板２０にシール材で固定されている。
【００１５】
第１基板１０は、例えば光学等方性を有するＴＡＣフィルムやＰＥＴフィルムからなる。第１基板１０は、図１乃至図４に示すように、第２基板２０と向かい合う面側に、Ｙ方向に沿って延在し、Ｘ方向に所定の間隔を置いて並設された複数の配線１１と、複数の配線１１の各々の一部からなる複数の接続端子（接続部）１２と、半導体チップ１４が実装されたチップ搭載領域１４ａとを有する構成になっている。
半導体チップ１４には、集積回路として走査回路が搭載されている。半導体チップ１４は、その平面形状が方形状で形成されており、例えば長辺及び短辺を有する長方形で形成されている。半導体チップ１４の主面（回路形成面）には走査回路の端子として複数のバンプ電極が配置されており、この複数のバンプ電極には複数の出力用バンプ電極１３（図２乃至図４参照）が含まれている。半導体チップ１４の複数のバンプ電極としては、例えばメッキ法によって形成が可能な金バンプが用いられている。複数の出力用バンプ電極１３は、一方向に沿って配置されているが、本実施例１では例えば半導体チップ１４の長辺方向に沿って配置されている。
複数の配線１１の各々は、例えば銅やＳＵＳ等の導電体で形成されている。複数の接続端子１２の各々は、複数の配線１１の各々の一端側に設けられており、第１基板１０のチップ搭載領域１４ａ内において半導体チップ１４の複数の出力用バンプ電極１３の配列方向に沿って配置されている。本実施例１において、半導体チップ１４の複数の出力用バンプ電極１３、及び基板１０の複数の接続端子１２は、Ｘ方向に沿って配置されている。
【００１６】
半導体チップ１４は、その主面（バンプ電極１３が形成されたバンプ形成面）が、第１基板１０と向かい合う状態、即ち半導体チップ１４の複数の出力用バンプ電極１３が、第１基板１０の複数の接続端子１２と向かい合う状態で第１基板１０のチップ搭載領域１４ａに実装されている（図４参照）。
図４に示すように、第１基板１０と半導体チップ１４との間には、接着材として例えばＡＣＦと呼ばれる異方性導電膜３１が介在されている。異方性導電膜３１としては、例えばエポキシ系の熱硬化型絶縁樹脂に多数の導電性粒子が分散して混入されたものが用いられている。即ち、半導体チップ１４は、異方性導電膜３１を用いて半導体チップを実装するＡＣＦ実装によって、第１基板１０のチップ搭載領域１４ａに実装されている。このＡＣＦ実装では、第１基板１０と半導体チップ１４との間に異方性導電膜３１を介在させた状態で加熱しながら半導体チップ１４を圧着し、第１基板１０の接続端子１２と半導体チップ１４のバンプ電極との間に異方性導電膜３１中の導電性粒子を挟み込むことによって両者（接続端子／バンプ電極）を電気的にかつ機械的に接続する。
第１基板１０は、第２基板２０と平面的に重なる重畳領域と、第２基板２０とは平面的に重ならない非重畳領域とを有し、半導体チップ１４が実装されるチップ搭載領域１４ａは第１基板１０の非十畳領域に配置されている（図２参照）。
なお、半導体チップ１４の複数のバンプ電極には、タイミング信号が入力される配線１５と接続されるバンプ電極も含まれている（図２及び図３参照）。
【００１７】
半導体チップ１４の複数の出力用バンプ電極１３の配列ピッチ１３ｐは、第１基板１０の複数の接続端子１２の配列ピッチ１２ｐよりも大きくなっている。即ち、半導体チップ１４の複数の出力用バンプ電極１３の数は、第１基板１０の複数の接続端子１２の数よりも少なくなっている。また、第１基板１０の複数の接続端子１２の各々の幅１２ｗは、半導体チップ１０の隣り合う２つの出力用バンプ電極１３の間隔１３ｓよりも小さくなっている（図４参照）。
ここで、重要な点は、接続端子１２と出力用バンプ電極１３との接続関係が１：１ではなく、端子によって２：１と３：１となっていることである。即ち、半導体チップ１４の複数の出力用バンプ電極１３は、ｎ（ｎ≧２；ｎは整数）以上の接続端子１２と接続される出力用バンプ電極１３を含んでいる。本発明においてはこのような接続関係を有することにより、接続端子１２と出力用バンプ電極１３との接続作業に精密なアライメントを不要とすることができ、組立てコストを劇的に低減することができる。
また、表示パネル５０（本実施例では有機ＥＬ表示パネル５１）の表示部と平面的に重なる、換言すれば画素２０１上における配線１１のピッチは、画素２０１の列方向のピッチとは異なっており、このことも第１基板１０と表示パネル５０との組立て作業から精密なアライメントを不要とすることができ、組立てコストを劇的に低減することができる。
ここで、配線１１のピッチは画素２０１の列方向（Ｘ方向）のピッチに対して人間の視覚的なモワレが１ｍｍ以下となり見えなくなるように設計されているが、接続端子１２と出力用バンプ電極１３との接続関係をｎ≧２：１とすることによって、出力用バンプ電極１３の数を少なくすることができ、走査回路が搭載された半導体チップ（走査回路ＩＣ）１４の低コスト化を可能としている。
【００１８】
第２基板２０は、例えば光学等方性を有するＴＡＣフィルムやＰＥＴフィルムからなる。第２基板２０は、図１、図２、図５及び図６に示すように、第１基板１０と向かい合う面側に、Ｘ方向に沿って延在し、Ｙ方向に所定の間隔を置いて並設された複数の配線２１と、複数の配線２１の各々の一部からなる複数の接続端子（接続部）２２と、半導体チップ２４が実装されたチップ搭載領域２４ａとを有する構成になっている。
半導体チップ２４には、集積回路としてアドレス検出回路が搭載されている。半導体チップ２４は、その平面形状が方形状で形成されており、例えば長辺及び短辺を有する長方形で形成されている。半導体チップ２４の主面（回路形成面）にはアドレス検出回路の端子として複数のバンプ電極が配置されており、この複数のバンプ電極には複数の入力用バンプ電極２３（図２、図５及び図６参照）が含まれている。半導体チップ２４の複数のバンプ電極としては、例えばメッキ法によって形成が可能な金バンプが用いられている。複数の入力用バンプ電極２３は、一方向に沿って配置されているが、本実施例では例えば半導体チップ２４の長辺方向に沿って配置されている。
複数の配線２１の各々は、例えば銅やＳＵＳ等の導電体で形成されている。複数の接続端子２２の各々は、複数の配線２１の各々の一端側に設けられており、第２基板２０のチップ搭載領域２４ａ内において半導体チップ２４の複数のバンプ電極２３の配列方向に沿って配置されている。本実施例１において、半導体チップ２４の複数の入力用バンプ電極２３、及び第２基板２０の複数の接続端子２２は、Ｙ方向に沿って配置されている。
【００１９】
半導体チップ２４は、その主面（バンプ電極１３が形成されたバンプ形成面）が、第２基板２０と向かい合う状態、即ち半導体チップ２４の複数の入力用バンプ電極２３が、第２基板２０の複数の接続端子２２と向かい合う状態で第２基板２０のチップ搭載領域２４ａに実装されている（図６参照）。
図６に示すように、第２基板２０と半導体チップ２４との間には、接着材として例えばＡＣＦと呼ばれる異方性導電膜３１が介在されている。異方性導電膜３１としては、例えばエポキシ系の熱硬化型絶縁樹脂に多数の導電性粒子が分散して混入されたものが用いられている。即ち、半導体チップ２４は、異方性導電膜３１を用いて半導体チップを実装するＡＣＦ実装によって、第２基板２０のチップ搭載領域２４ａに実装されている。このＡＣＦ実装では、第２基板２０と半導体チップ２４との間に異方性導電膜３１を介在させた状態で加熱しながら半導体チップ２４を圧着し、第２基板２０の接続端子２２と半導体チップ２４のバンプ電極との間に異方性導電膜３１中の導電性粒子を挟み込むことによって両者（接続端子／バンプ電極）を電気的にかつ機械的に接続する。
第１基板２０は、第１基板１０と平面的に重なる重畳領域と、第１基板１０とは平面的に重ならない非重畳領域とを有し、半導体チップ２４が実装されるチップ搭載領域２４ａは第２基板２０の非十畳領域に配置されている（図２参照）。
なお、半導体チップ２４の複数のバンプ電極には、アドレス信号出力用バンプ電極２５が含まれている（図２及び図５参照）。
【００２０】
半導体チップ２４の複数の入力用バンプ電極２３の配列ピッチ２３ｐは、第２基板２０の複数の接続端子２２の配列ピッチ２２ｐよりも大きくなっている。即ち、半導体チップ２４の複数の入力用バンプ電極２３の数は、第２基板２０の複数の接続端子２２の数よりも少なくなっている。また、第２基板２０の複数の接続端子２２の各々の幅２２ｗは、半導体チップ２０の隣り合う２つの入力用バンプ電極２３の間隔２３ｓよりも小さくなっている（図６参照）。
ここでも、重要な点は接続端子２２と入力用バンプ２３の接続関係が１：１ではなく、端子によって２：１と３：１となっていること、中にはピッチの関係で入力用バンプ電極２３に接続されていない接続端子２２も存在することである。即ち、半導体チップ２４の複数の出力用バンプ電極２３においても、ｎ（ｎ≧２；ｎは整数）以上の接続端子２２と接続される出力用バンプ電極２３を含んでいる。本発明においてはこのような接続関係を有することにより、接続端子２２と入力用バンプ電極２３の接続作業に精密なアライメントを不要とすることができ、組立てコストを劇的に低減することができる。
また、表示パネル５０（本実施例では有機ＥＬ表示パネル５１）の表示部と平面的に重なる、換言すれば画素２０１上における配線２１のピッチは画素２０１の行方向（Ｙ方向）のピッチとは異なっており、このことも第２基板２０と表示パネル５０との組立て作業から精密なアライメントを不要とすることができ、組立てコストを劇的に低減することができる。
ここで、配線２１のピッチは画素２０１の行方向（Ｙ方向）のピッチに対して人間の視覚的なモワレが１ｍｍ以下となり見えなくなるように設計されているが、接続端子２２と入力用バンプ電極２３との接続関係をｎ≧２：１とすることによって、入力用バンプ電極２３の数を少なくすることができ、アドレス検出回路が搭載された半導体チップ（アドレス検出ＩＣ）２４の低コスト化を可能としている。
【００２１】
次に、第１基板１０及び第２基板２０から構成されるタッチパネル４０の駆動方法について図７を用いて説明する。
図７は、図３の半導体チップ（走査回路ＩＣ）における出力用バンプ電極の走査波形と、図５の半導体チップ（アドレス検出ＩＣ）におけるアドレス信号出力端子の出力信号タイミングを示す図である。
表示画面（有機ＥＬ表示パネル５１）は通常６０Ｈｚで動作するが、タッチパネル４０は高速の文字入力を可能とするために、１ｆｒａｍｅ＝１２０Ｈｚ〜２４０Ｈｚの高速フレーム周波数で動作させている。このフレーム周波数期間に、ｎ個の出力用バンプ電極１３を順次走査する。このとき各出力用バンプ電極１３の走査タイミング毎に、半導体チップ（アドレス検出ＩＣ）２４におけるアドレス信号出力用バンプ電極２５には、出力用バンプ電極１３の走査波形を検出した入力用バンプ電極２３のアドレスがデータ出力される。タッチパネル４０に指やスタイラスペン等で圧力が加わると、その部分で配線１１と配線２１が接触することにより、対応する出力用バンプ電極１３と入力用バンプ電極２３が電気的に導通するからである。
本発明は上記により、１点、２点同時はもとより、５点、１０点といった複数タッチの同時かつリアルタイムの検出が可能である。
なお、ここで、更に出力用バンプ電極１３と入力用バンプ電極２３間の電気抵抗を検出することにより、タッチの強度検出が可能である。
【００２２】
最後に、配線１１と配線２１との構造に関して図１を用いて説明する。
第１基板１０と第２基板２０との間はスペーサ３０が設けられており、図中に矢印で示したように押圧が印加されると、圧力でスペーサ３０が潰れ、配線１１と配線２１が接触して導通する。ここで、配線１１と配線２１は同一の金属で形成しておけば、押圧に対する信頼性を一層向上させることができる。
なお、配線１１や配線２１は、以下のように製作することが可能である。
基板として、例えばＴＡＣフィルムやＰＥＴフィルムからなり、２００μｍ程度の厚さからなるシートフィルム上に、例えば１０μｍ厚の金属薄膜を接着剤等で接着する。次いでこの金属薄膜上にフォトレジストを塗布し、露光、現像、エッチング加工することにより、微細で精度の良い電極配線が形成可能である。
なお、シートフィルムとしてＴＡＣフィルム等の光学等方性を有するフィルムを用いた場合には、有機ＥＬディスプレイにおける反射光を防止するための円偏光板をタッチパネルの上に設けることができる。この場合は配線１１や配線２１による外光の反射をも防止することができるため、反射光に対するコントラスト低下を抑制することが可能である。
一方でシートフィルムとしてＰＥＴフィルム等を用いた場合は、量産時におけるコストをより低減することができる。
【００２３】
［実施例２］
図１０は、本発明の実施例２であるタッチパネル付き表示装置の断面図である。
本実施例２における基本的な構造や動作は、既に述べた実施例１のそれらと同様であるため説明は省略する。実施例１と比較した場合の本実施例２の差異は、配線１１と配線２１の構造であるため、配線１１と電極配線２１の構造に関して図１０を用いて説明する。
第１基板１０上には銅やＳＵＳなどの導電体で構成された配線１１Ａが直線状に設けられている。また、第２基板２０上には銅やＳＵＳなどの導電体で構成された配線２１Ａが直線状に設けられている。第１基板１０と第２基板２０との間はスペーサ３０が設けられており、図中に矢印で示したように押圧が印加されると、圧力でスペーサ３０が潰れ、配線１１Ａと配線２１Ａが接触して導通する。
【００２４】
ここで、配線１１Ａと配線２１Ａは、金属配線の表面を酸化プロセスにより黒化処理している。このために本実施例においては配線１１Ａの基板接着面や配線２１Ａの基板非接着面等における光学反射に起因する外光起因のコントラスト低下を効果的に防止することができるという長所がある。
なお、前述の実施例では表示パネルの一例として有機ＥＬ表示パネル上にタッチパネルを備えたタッチパネル付き表示装置について説明したが、本発明はこれに限定されるものではなく、液晶表示パネルや無機ＥＬ表示パネル等の他の表示パネル上にタッチパネルを備えたタッチパネル付き表示装置に適用することができる。
なお、これまで配線接続部（接続パッド）のピッチとバンプ電極のピッチとの関係、当該配線接続部の数とバンプ電極の数との関係は、ユーザーのタッチ面を構成する基板に直接半導体チップを搭載した構造で採用するものである。半導体チップがＴＣＰやＣＯＦで搭載された別の基板の配線接続部を対象とした場合には、半導体チップのバンプ電極のピッチを、半導体チップが搭載された別基板の配線接続部として読み替え、タッチパネルを構成する基板の配線接続部（配線パッド）のピッチが半導体チップが搭載された基板の配線接続部のチップより狭く、また、タッチパネルを構成する基板の配線接続部の数が半導体チップが搭載された基板の配線接続部の数より多い。
以上、本発明を前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例１であるタッチパネル付き表示装置の断面図である。
【図２】図１のタッチパネルの平面図である。
【図３】図１のタッチパネルを構成する第１基板（上側の基板）の平面図である。
【図４】図３の半導体チップの実装状態を示す断面図である。
【図５】図１のタッチパネルを構成する第２基板（下側の基板）の平面図である。
【図６】図５の半導体チップの実装状態を示す断面図である。
【図７】図３の半導体チップにおける出力用バンプ電極の走査波形と、図５の半導体チップにおけるアドレス信号出力端子の出力信号タイミングを示す図である。
【図８】図１の表示パネルの表示部のブロック図である。
【図９】図８に示す画素の回路図である。
【図１０】本発明の実施例２であるタッチパネル付き表示装置の断面図である。
【符号の説明】
【００２６】
１０  第１基板
１１  配線
１２  接続端子（接続部）
１３  出力用バンプ電極
１４  半導体チップ（走査回路ＩＣ）
１５  タイミング信号入力用バンプ電極
２０  第２基板
２１  配線
２２  接続端子（接続部）
２３  入力用バンプ電極
２４  半導体チップ（アドレス検出ＩＣ）
２５  アドレス信号出力用バンプ電極
３０  スペーサ
３１  異方性導電膜
４０  タッチパネル
５０  表示パネル
５１  有機ＥＬ表示パネル
２０１  画素
２０２  有機ＥＬ素子
２０３  共通電極
２０４  駆動ＴＦＴ
２０５  リセットスイッチ
２０６  記憶容量
２０７  画素スイッチ
２０８  三角波スイッチ
２０９  画素スイッチ制御線
２１０  三角波スイッチ制御線
２１１  リセットスイッチ制御線
ＤＡＴ  信号線
ＰＷＲ  電源線
ＳＷＰ  三角波線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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