(57)【要約】【課題】マルチＣＰＵ装置及びそのブート処理方法に関し、汎用性の高いマルチＣＰＵ構成のブート方式を可変にし、安価で汎用性の高いブート処理を可能にする。【解決手段】ＣＰＵ１１，１２の起動順序を含むＣＰＵのブート方式の情報をブートパターンとして複数種類ブートパターンテーブルに格納し、ブート方式切替え設定部１５により１つのブートパターンを選択してブート方式制御部１４に設定し、ＣＰＵバス制御部１３は該ブートパターンにより指定される起動順序で、ブートプログラムを不揮発性メモリ１８から読み出すバスアクセス権をＣＰＵに与える。アドレス変換部１７はＣＰＵから出力されるアドレス信号をブートパターンに従って不揮発性メモリのブートプログラム格納領域のアドレス信号に変換する。データ幅変換部１６は不揮発性メモリから読み出したデータ信号をブートパターンに従うデータバス幅に変換してＣＰＵ１１，１２に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＣＰＵで構成されるマルチＣＰＵ装置において、
ＣＰＵの起動順序を含むＣＰＵのブート方式の情報をブートパターンとして複数種類予め格納したブートパターンテーブルを有するブート方式制御部と、
前記ブートパターンテーブルに格納されたブートパターンの中から１つのブートパターンを選択し、該選択したブートパターンを前記ブート方式制御部に設定するブートパターン切替え設定手段と、
前記ブート方式制御部に設定されたブートパターンにより指定される起動順序で、ブートプログラムを不揮発性メモリから読み出すためのバスアクセス権をＣＰＵに与えるＣＰＵバス制御手段と、
を備えたマルチＣＰＵ装置。
【請求項２】
前記ブートパターンに、各ＣＰＵのブートプログラムの種別又は不揮発性メモリにおける格納領域の情報を含み、前記バスアクセス権を与えられたＣＰＵから出力されるブートプログラムの読み出しアドレス信号を、該ブートパターンにより指定される不揮発性メモリのブートプログラム格納領域のアドレス信号に変換して不揮発性メモリに送出するアドレス変換手段を備えた請求項１に記載のマルチＣＰＵ装置。
【請求項３】
前記ブートパターンに、各ＣＰＵのデータバス幅の情報を含み、前記不揮発性メモリから読み出したブートプログラムのデータ信号を、該ブートパターンにより指定されるデータバス幅のデータ信号に変換し、前記バスアクセス権を与えられたＣＰＵに送出するデータ幅変換手段を備えた請求項１又は２に記載のマルチＣＰＵ装置。
【請求項４】
複数のＣＰＵで構成されるマルチＣＰＵ装置のブート処理方法において、
ＣＰＵの起動順序を含むＣＰＵのブート方式の情報をブートパターンとして複数種類予めブート方式制御部のブートパターンテーブルに格納しておくステップと、
前記ブートパターンテーブルに格納されたブートパターンの中から１つのブートパターンを選択し、該選択したブートパターンを前記ブート方式制御部に設定するステップと、
前記ブート方式制御部に設定されたブートパターンにより指定される起動順序で、ブートプログラムを不揮発性メモリから読み出すためのバスアクセス権をＣＰＵに与えるステップと、
を含むマルチＣＰＵ装置のブート処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多様な制御が必要とされるカードやシステム装置等に搭載され、複数のＣＰＵで構成されるマルチＣＰＵ装置及びその複数のＣＰＵを初期起動するためのブート処理方法に関する。
【背景技術】
【０００２】
従来のマルチＣＰＵ装置の構成例を図４に示す。マルチＣＰＵ装置には一般にｎ個（ｎ≧２）のＣＰＵが搭載されるが、図４の構成例ではｎ＝２、即ち２個のＣＰＵを搭載したマルチＣＰＵ装置の構成例を示している。図４において、１１は第１のＣＰＵ（＃１）、１２は第ｎのＣＰＵ（＃ｎ）、２１はアービタ、３１は不揮発性メモリ、４１は調停信号、５１は共通バスを示す。
【０００３】
この構成例におけるブート処理について説明する。ＣＰＵ（＃１）１１及びＣＰＵ（＃ｎ）１２に対するリセット信号が解除されると、ＣＰＵ（＃１）１１及びＣＰＵ（＃ｎ）１２のそれぞれから、共通バス５１にアクセスするための制御信号がアービタ２１に送出され、アービタ２１はＣＰＵ（＃１）１１及びＣＰＵ（＃ｎ）１２の何れにバスアクセス権を与えるかを調停する。
【０００４】
アービタ２１は、共通バス５１の使用許可（バスアクセス権）を与えるための調停信号４１を生成し、該調停信号４１を受けた例えばＣＰＵ（＃１）１１は、共通バス５１を介して不揮発性メモリ３１にアクセスし、起動用のブートプログラムを読み出す。ブートプログラムは、通常、ＣＰＵ（＃１）１１及びＣＰＵ（＃ｎ）１２のそれぞれに対応した不揮発性メモリ３１に格納されている。
【０００５】
ブートプログラムの格納例として例えば、ＣＰＵ（＃１）１１のブートプログラムはＣＰＵ（＃１）１１に対応した不揮発性メモリ３１（＃１）に格納され、ＣＰＵ（＃ｎ）１２のブートプログラムはＣＰＵ（＃ｎ）１２に対応した不揮発性メモリ３１（＃ｎ）に格納される。但し、不揮発性メモリ３１（＃１）及び不揮発性メモリ３１（＃ｎ）は、１つの不揮発性メモリ３１内に領域分割して割り当てる構成とすることができる。
【０００６】
ＣＰＵ（＃１）１１及びＣＰＵ（＃ｎ）１２は、アービタ２１による固定された調停により共通バス５１にアクセスし、不揮発性メモリ３１のそれぞれの分割領域からブートプログラムを読み出し、該ブートプログラムを実行してブート（初期起動）が完了する。
【０００７】
下記の特許文献１には、プログラムを実行する複数のマイクロプロセッサと、プログラムを格納するメモリと、共通バスとを備えたマルチＣＰＵ処理装置において、複数のマイクロプロセッサがリセット後に実行するプログラムを共有のメモリに格納し、複数のマイクロプロセッサがリセット後にアクセスするアドレスが競合する場合に、それぞれのプログラムを異なるアドレス領域に格納し、競合するアドレスをアドレス変換装置により異なるアドレスに変換して、共有のメモリから共通バスを介して読み出すマルチＣＰＵ処理装置について記載されている。
【０００８】
また、下記の特許文献２には、主プロセッサと局所プロセッサとから成り、各プロセッサに共通のシステムメモリに格納した初期起動時のプログラムを、アドレス変換回路によりアドレス変換して、システムバスを介して読み出すデータ処理装置の初期起動制御方式について記載されている。
【特許文献１】特開平１０−２８９２２０号公報
【特許文献２】特開昭５９−２０６９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のマルチＣＰＵ装置では、ブート処理において、各ＣＰＵが不揮発性メモリにアクセスしてブートプログラムを読み出すのに使用する信号線が共通バスであるため、該共通バスに障害が発生すると、全てのＣＰＵに障害が波及することとなる。また、従来のマルチＣＰＵ装置では、ＣＰＵ毎に個別にそれぞれのブートプログラムを格納した不揮発性メインメモリを設けなければならず、コスト面や実装面で必ずしも最良のものとはいえないものであった。
【００１０】
更には、従来のマルチＣＰＵ装置のブート処理は、各ＣＰＵのブートプログラムの読み出しをアービタによるバスアクセス権の獲得によって行うため、アービタによるバスアクセス権付与の優先順位によってＣＰＵの起動順序が固定化され、ブート処理の手順や方式が固定的な一定形式ものにしか適用することができず、マルチＣＰＵ装置毎にブート処理の手順や方式が異なる場合などには、それぞれの装置毎に応じてブート処理の実施方式を造り替える必要があった。
【００１１】
本発明は、マルチカードなどの汎用性の高いマルチＣＰＵ構成の装置のブート方式を可変にし、安価で汎用性の高いブート処理を行うことができ、また、各ＣＰＵを初期起動（ブート）するためのブートプログラムを格納する不揮発性メインメモリを各ＣＰＵ共通の１つメモリで構成することができるマルチＣＰＵ装置及びそのブート処理方法を提供する。
【課題を解決するための手段】
【００１２】
このマルチＣＰＵ装置は、ＣＰＵの起動順序を含むＣＰＵのブート方式の情報をブートパターンとして複数種類予め格納したブートパターンテーブルを有するブート方式制御部と、前記ブートパターンテーブルに格納されたブートパターンの中から１つのブートパターンを選択し、該選択したブートパターンを前記ブート方式制御部に設定するブートパターン切替え設定手段と、前記ブート方式制御部に設定されたブートパターンにより指定される起動順序で、ブートプログラムを不揮発性メモリから読み出すためのバスアクセス権をＣＰＵに与えるＣＰＵバス制御手段と、を備えることを要件とする。
【００１３】
また、このマルチＣＰＵ装置のブート処理方法は、ＣＰＵの起動順序を含むＣＰＵのブート方式の情報をブートパターンとして複数種類予めブート方式制御部のブートパターンテーブルに格納しておくステップと、前記ブートパターンテーブルに格納されたブートパターンの中から１つのブートパターンを選択し、該選択したブートパターンを前記ブート方式制御部に設定するステップと、前記ブート方式制御部に設定されたブートパターンにより指定される起動順序で、ブートプログラムを不揮発性メモリから読み出すためのバスアクセス権をＣＰＵに与えるステップと、を含むことを要件とする。
【発明の効果】
【００１４】
この発明によれば、同一のマルチＣＰＵ装置で多種のブート方式を選択することができ、また部品点数も少なく安価な構成で汎用性の高いブート処理を行うことができる。また、各ＣＰＵが共通バスに直接アクセスすることなくブートプログラムを読み出すため、１つのＣＰＵと共通バスとを接続する信号線に障害が発生しても、他のＣＰＵの起動に対する障害の波及を回避することができる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明によるマルチＣＰＵ装置の構成例を示す。同図において、１１は第１のＣＰＵ（＃１）、１２は第ｎのＣＰＵ（＃ｎ）、１３はＣＰＵバス制御部、１４はブート方式制御部、１５はブート方式切替え設定部、１６はデータ幅変換部、１７はアドレス変換部、１８は大容量不揮発性メモリである。
【００１６】
ＣＰＵ（＃１）１１，ＣＰＵ（＃ｎ）１２に対するリセット信号が解除されると、解除されるタイミングで、ブート方式切替え設定部１５により設定されたブート方式を、ブート方式制御部１４が読込んでブート方式を決定する。ＣＰＵバス制御部１３はブート方式制御部１４によるブート方式の決定に従い、ＣＰＵ（＃１）１１，ＣＰＵ（＃ｎ）１２のバスアクセスの調停を行う。
【００１７】
上記の動作をより詳しく説明すると、まず、リセット信号が解除されるとＣＰＵ（＃１）１１，ＣＰＵ（＃ｎ）１２は、既定のブート処理の動作を開始する。その動作の開始をＣＰＵバス制御部１３で常時監視し、ＣＰＵ（＃１）１１，ＣＰＵ（＃ｎ）１２のブート処理の動作開始に時間差が有ろうが無かろうが、ＣＰＵバス制御部１３は、ブート方式制御部１４によるブート方式の決定に従った順序で、１つのＣＰＵに対してバスアクセスの許可を与える。
【００１８】
ＣＰＵバス制御部１３は、バスアクセスを許可したＣＰＵからのアドレス信号及び制御信号をアドレス変換部１７に送り、アドレス変換部１７は、該ＣＰＵのブートプログラムが格納された大容量不揮発性メモリの領域のアドレスにアドレス信号を変換し、該変換したアドレス信号及び制御信号を大容量不揮発性メモリ１８に出力する。
【００１９】
大容量不揮発性メモリ１８は、上記アドレス変換部１７からのアドレス信号で指定された領域から読み出したブートプログラムのデータを、データ幅変換部１６に出力する。データ幅変換部１６では、前述のブート方式により指定されたデータバス幅にデータ信号を整列し、バスアクセスを許可したＣＰＵに対して外データ信号を送り込む。このような一連の処理を各ＣＰＵに対して繰り返し実行し、各ＣＰＵのブート処理を完了する。
【００２０】
図２は本発明のマルチＣＰＵ装置の特徴的な構成の要部を示す。同図には図１におけるブート方式制御部１４、ブート方式切替え設定部１５、データ幅変換部１６、アドレス変換部１７、及び大容量不揮発性メモリ１８を示している。以下、これらの構成を中心に説明する。
【００２１】
ブート方式制御部１４にはブートパターンテーブル１４−１を備え、ブートパターンテーブル１４−１は、各種のブート方式の情報を複数種類のブートパターンとして格納したテーブルである。ブート方式切替え設定部１５から入力されるブートパターンの識別信号を基に、ブートパターンテーブル１４−１に格納されたブートパターンの情報を読み出し、該ブートパターンの情報によって指定されるブートコントロール信号を、ＣＰＵバス制御部１３、データ幅変換部１６及びアドレス変換部１７へ出力する。
【００２２】
ブート方式切替え設定部１５にはブートパターン選択部１５−１及びデコーダ１５−２を備える。ブートパターン選択部１５−１は、複数のブートパターンの中から１つのブートパターンを選択することができる構成を有する。デコーダ１５−２は選択されたブートパターンの識別信号をデコードしてブート方式制御部１４に出力する。
【００２３】
データ幅変換部１６にはデータアライメントテーブル１６−１を備え、データアライメントテーブル１６−１は、大容量不揮発性メモリ１８から読み出したデータを、ブートパターンの情報に従って所定のデータ幅のデータ信号に整列させるためのデータアライメント情報を格納する。
【００２４】
アドレス変換部１７には領域変換部１７−１、大容量不揮発メモリ用アドレス変換部１７−２、アクセス制御部１７−３を備える。領域変換部１７−１は、ＣＰＵから出力されるアドレス信号及び制御信号を、ブートパターンの情報に従って、該当ブートプログラムが格納されている大容量不揮発性メモリ１８の領域のアドレスに変換する。
【００２５】
また、大容量の不揮発性メモリは、通常、１アドレスで例えば２５６バイト分のデータを読み出す構成となっているため、１バイト乃至４バイトの単位でデータを読み出すたびにアドレス信号をサイクリックに出力するＣＰＵの動作と整合性を取るために大容量不揮発メモリ用アドレス変換部１７−２を備える。
【００２６】
アクセス制御回路１７−３は、大容量不揮発性メモリ１８のアクセス制御のための各種信号を生成して大容量不揮発性メモリ１８からブートプログラムを読み出させる。大容量不揮発性メモリ１８内には、複数種類のブートプログラムを格納したプログラム領域１８−１を有する。
【００２７】
マルチＣＰＵ装置のブート処理は、種々のマルチＣＰＵ構成及びその用途等に依存して、ＣＰＵの起動順序、各ＣＰＵのブートプログラムの格納領域、各ＣＰＵのデータ信号幅（例えば、８ビット、１６ビット、３２ビット）等によってそれぞれ異なるブート方式が想定される。このような種々異なるブート方式に対応するためのブートパターン切替え設定手段がブートパターンテーブル１４−１及びブートパターン選択部１５−１である。
【００２８】
これらは、ＣＰＵのリセット信号解除により、ブートパターン選択部１５−１で選択され、デコーダ１５−２でデコードされたブートパターンの識別信号をブート方式制御部１４に送り、ブート方式制御部１４は、予め想定される複数のブートパターンをブートパターンテーブル１４−１に用意しておき、ブートパターン選択部１５−１で選択された信号に従って１つのブートパターンを出力する。なお、ブートパターン選択部１５−１は、手動によって選択されるものであっても、上位のソフトウェアによって自動的に選択されるものであってもよい。
【００２９】
ブートパターンは多数存在するため、多数のパターンが格納されたブートパターンテーブル１４−１の中から１つのブートパターンを容易に選択して設定することができるように、ブートパターン選択部１５−１において、ブート方式を種目別又は項目別等によって順々に絞り込みながら選択し得るようにし、その選択した種別又は項目の組み合わせ情報をデコーダ１５−２で１つのブートパターンの識別信号に変換する構成とすることもできる。
【００３０】
ブートパターンテーブル１４−１には、バスの調停手順（ＣＰＵの起動順の）やブートプログラムの種別又は格納領域、データ信号幅などのブート方式情報が含まれている。このブート方式の情報をブートコントロール信号に変換し、ＣＰＵバス制御部１３を通してデータ幅変換部１６、アドレス変換部１７及び大容量不揮発性メモリ１８に送出するのがブート方式制御部１４の役目である。
【００３１】
ＣＰＵバス制御部１３によりブートパターンに従ってアクセス調停が為されたＣＰＵからのアドレス信号及び制御信号を、アドレス変換部１７の領域変換回路１７−１では、ブートパターンに従って該当ブートプログラムが格納されている大容量不揮発性メモリ１８の領域のアドレス信号に変換する。
【００３２】
変換したアドレス信号は、更に大容量不揮発性メモリ１８のアドレスに変換する不揮発メモリ用アドレス変換部１７−２へ送る。これは前述したように、通常の不揮発性メモリではアドレスがサイクリックに変換されてデータを読込むが、大容量の不揮発性メモリは、１アドレスで例えば２５６バイト分のデータを読み出すために、ＣＰＵの読み出し動作と整合性を取るためである。
【００３３】
そして、アクセス制御回路１７−３により、大容量不揮発性メモリ１８のアクセス制御のための各種信号が生成され、大容量不揮発性メモリ１８からブートプログラムが読み出される。読み出されたブートプログラムのデータは、データ幅変換部１６に送られ、データ幅変換部１６は、ブートパターンに対応したデータアライメント情報をデータアライメントテーブル１６−１から選定し、該データアライメントの情報に従ったデータ信号幅にブートプログラムのデータを変換してＣＰＵへ送り込み、ブート処理が完了する。
【００３４】
なお、ブート処理が正常に完了しない場合は、ブートパターン選択部１５−１によるブートパターンの選択を、ソフトウェア又はハードウェアによる切替えにより他の選択候補に切り替えてＣＰＵを再リセットすることにより、異なるブートパターンによるデータアライメント等が変更されたブート処理を行い、ブート処理の障害に対処する構成とすることができる。
【００３５】
図３は本発明のマルチＣＰＵ装置のブート処理の動作例を示す。図中、（ａ）はリセット信号、（ｂ）は第１のＣＰＵ（＃１）から出力されるアドレス信号、（ｃ）は第ｎのＣＰＵ（＃ｎ）から出力されるアドレス信号、（ｄ）は第１のＣＰＵ（＃１）に対する動作停止（ＷＡＩＴ）信号、（ｅ）は第ｎのＣＰＵ（＃ｎ）に対する動作停止（ＷＡＩＴ）信号、（ｆ）は第１のＣＰＵ（＃１）からのアドレス信号を改定（変換）した後のアドレス信号、（ｇ）は第ｎのＣＰＵ（＃ｎ）からのアドレス信号を改定（変換）した後のアドレス信号、（ｈ）は大容量不揮発性メモリアドレス、（ｉ）は大容量不揮発性メモリの読み出しデータ、（ｊ）は第１のＣＰＵ（＃１）へ出力するデータ、（ｋ）は第ｎのＣＰＵ（＃ｎ）へ出力するデータである。
【００３６】
図３に示す動作例は、「分散ブート、第１のＣＰＵ（＃１）（起動順序第１位）バス幅８ビット、第ｎのＣＰＵ（＃ｎ）バス幅３２ビット、ＣＰＵ毎に異なるブートプログラムのブート方式」の場合の動作例である。仮にこのブート方式のブートパターンの識別番号が３であるとする。図２において、ブートパターン選択部１５−１で３という番号が選択され、デコーダ１５−２はこの３の番号を例えば１６進数の符号でブート方式制御部１４に与える。
【００３７】
ブート方式制御部１４は、ブートパターンテーブル１４−１の中のブートパターン３の情報を読み出し、該情報に従ったブートコントロール信号を生成する。このブートコントロール信号に基づいて図３の動作が行われる。
【００３８】
まず、（ａ）のリセット信号が解除されると、（ｂ）（ｃ）のように各ＣＰＵからアドレス信号（Ａ＋Ａ０，Ｂ＋Ｂ０）が出力される。出力されたアドレス信号をホールドするために、一旦、各ＣＰＵに対して（ｄ）（ｅ）のように、ＣＰＵ（＃１）ＷＡＩＴ信号、ＣＰＵ（＃ｎ）ＷＡＩＴ信号を送出し、各ＣＰＵを動作停止状態にする。
【００３９】
その一方で、ブートパターンの情報から第１のＣＰＵ（＃１）が起動順序第１位であることを認識し、第１のＣＰＵ（＃１）のブートプログラムを読み込むために、（ｆ）のように第１のＣＰＵ（＃１）のブートプログラム領域のアドレスに改定した第１のＣＰＵ（＃１）改定アドレス信号（ＡＡ＋Ａ０）を生成する。
【００４０】
そして（ｈ）のように、生成された第１のＣＰＵ（＃１）改定アドレス信号（ＡＡ＋Ａ０）を、更に大容量不揮発性メモリの間接アドレスに変換して大容量不揮発性メモリアドレス信号（ＡＡＡ＋Ａ０）を生成する。これと同時に、２５６バイト分のデータリードが開始され、（ｉ）のように大容量不揮発性メモリから２５６バイトのデータ（Ａ＋Ｄ０〜Ａ＋Ｄ２５５）が読み出される。
【００４１】
この読み出しが終了すると、（ｄ）のように第１のＣＰＵ（＃１）の動作停止（ＷＡＩＴ）信号を解除して第１のＣＰＵ（＃１）を動作可能な状態にする。第１のＣＰＵ（＃１）は動作可能な状態になると、第１のＣＰＵ（＃１）は通常の８ビットデータを読み込んでブートするために、（ｂ）に示すようにアドレス信号（Ａ＋Ａ０〜Ａ＋Ａ２５５）をインクリメント（８ビットバスなので１アドレス分増加）して送出し、（ｊ）のようにブートプログラムのデータ（Ａ＋Ｄ０〜Ａ＋Ｄ２５５）の読み出しを行う。これが完了すると（ｄ）に示すように再び第１のＣＰＵ（＃１）を停止状態にする。
【００４２】
次に第ｎのＣＰＵ（＃ｎ）のブートを開始させる。第ｎのＣＰＵ（＃ｎ）の不揮発性メモリからのブートプログラム（Ｂ＋Ｄ０〜Ｂ＋Ｄ２５５）のデータ幅変換部への読み込み動作は、（ｉ）に示すように第１のＣＰＵ（＃１）が読み込み動作を行っている段階から行われる。その前のアドレス変換等の動作は第１のＣＰＵ（＃１）の場合と同様である。
【００４３】
第ｎのＣＰＵ（＃ｎ）へのブートプログラムの出力は、大容量不揮発性メモリからデータ幅変換部へのリードが完了すると、（ｅ）に示すように第ｎのＣＰＵ（＃ｎ）の動作停止（ＷＡＩＴ）信号を解除して第ｎのＣＰＵ（＃ｎ）を動作可能な状態にし、第ｎのＣＰＵ（＃ｎ）がブートプログラム（Ｂ＋Ｄ０〜Ｂ＋Ｄ２５５）を読み込む状態にする。
【００４４】
しかし、第１のＣＰＵ（＃１）と違って第ｎのＣＰＵ（＃ｎ）は、３２ビットのデータ幅なので、ブートパターンのパラメータに従って８ビットデータを３２ビットデータに整列（アライメント）しておき、（ｃ）のように第ｎのＣＰＵ（＃ｎ）が通常動作でアドレス（Ｂ＋Ａ０，Ｂ＋Ａ４，〜Ｂ＋Ａ２５２）を４アドレス分ずつインクリメントするのに合わせて、（ｋ）に示すようにブートプログラムデータ（Ｂ＋Ｄ０，Ｂ＋Ｄ４，〜Ｂ＋Ｄ２５２）を第ｎのＣＰＵ（＃ｎ）に渡すことで、ブート処理の完了となる。
【００４５】
その後は、第１のＣＰＵ（＃１）と同様に、第ｎのＣＰＵ（＃ｎ）も停止状態とする。ブートプログラムのデータ量に合わせてこの動作を繰り返し、第１のＣＰＵ（＃１）と第ｎのＣＰＵ（＃ｎ）のブート処理が完了する。
【図面の簡単な説明】
【００４６】
【図１】本発明によるマルチＣＰＵ装置の構成例を示す図である。
【図２】本発明のマルチＣＰＵ装置の特徴的な構成の要部を示す図である。
【図３】本発明のマルチＣＰＵ装置のブート処理の動作例を示す図である。
【図４】従来のマルチＣＰＵ装置の構成例を示す図である。
【符号の説明】
【００４７】
１１  第１のＣＰＵ（＃１）
１２  第ｎのＣＰＵ（＃ｎ）
１３  ＣＰＵバス制御部
１４  ブート方式制御部
１５  ブート方式切替え設定部
１６  データ幅変換部
１７  アドレス変換部
１８  大容量不揮発性メモリ
【図１】
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【図２】
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【図３】
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【図４】
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