(57)【要約】【課題】抵抗体の高抵抗化を妨げることなくレイアウト面積を小さくできるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】シリコン基板１にＳＴＩ層３を形成する工程と、ＳＴＩ層３を介してシリコン基板１上に第１ポリシリコン膜を形成する工程と、第１ポリシリコン膜を所定形状にパターニングして抵抗体１１を形成する工程と、抵抗体１１を覆うようにシリコン基板１上にシリコン酸化膜１３を形成する工程と、シリコン酸化膜１３を覆うようにシリコン基板１上に第２ポリシリコン膜を形成する工程と、第２ポリシリコン膜にドライエッチングを施して、抵抗体１１の側面に沿ってバイアス用電極１５を形成する工程と、を含む。【選択図】図１
2009071211.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１絶縁膜を形成する工程と、
前記第１絶縁膜を介して前記半導体基板上に第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜を所定形状にパターニングして抵抗体を形成する工程と、
前記抵抗体を覆うように前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜を覆うように前記半導体基板上に第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜にドライエッチングを施して、前記抵抗体の側面に沿ってバイアス用電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記バイアス用電極を形成する工程の前に、
前記抵抗体の前記側面の少なくとも一部から当該抵抗体の外側に至る領域を覆うマスクパターンを前記第２ポリシリコン膜上に形成する工程、をさらに含み、
前記バイアス用電極を形成する工程では、前記マスクパターンによって部分的に覆われた前記第２ポリシリコン膜にドライエッチングを施して、前記バイアス用電極を形成すると共に、当該バイアス用電極を引き出すための引出用電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記バイアス用電極を形成する工程では、前記第２ポリシリコン膜に異方性のドライエッチングを施して、前記抵抗体の側面に沿って前記バイアス用電極を自己整合的に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスクパターンを形成する工程では、前記抵抗体の真上を覆うように前記マスクパターンを形成し、
前記バイアス用電極を形成する工程では、前記マスクパターンによって部分的に覆われた前記第２ポリシリコン膜にドライエッチングを施して、前記抵抗体の真上にもバイアス用電極を形成することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記抵抗体の真下となる領域の前記半導体基板にバイアス用の不純物拡散層を形成する工程、をさらに含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板に形成された第１絶縁膜と、
前記第１絶縁膜を介して前記半導体基板上に形成された第１ポリシリコン膜からなる抵抗体と、
前記ポリシリコン膜の側面に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記ポリシリコン膜の側面に沿って形成された第２ポリシリコン膜からなるバイアス用電極と、を備え、
前記第１ポリシリコン膜と前記第２ポリシリコン膜は別々に形成された膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図７は従来例に係る半導体装置の構成例を示す平面図である。
図７に示す半導体装置は、シリコン基板と、シリコン基板上に絶縁膜を介して配置された抵抗素子９０と、抵抗素子９０を覆う層間絶縁膜（図示せず）と、層間絶縁膜を貫いて抵抗素子９０に接続する複数のコンタクト電極１０１とを有する。これらの中で、抵抗素子９０は、ポリシリコン膜からなる抵抗体９１と、この抵抗体９１と同一のポリシリコン膜で形成され、抵抗体９１に近接して配置されたバイアス用電極９３とを有する。抵抗体９１及びバイアス用電極９３にはそれぞれ不純物（例えば、Ｂ＋、Ｐ＋など）が注入されており、抵抗体９１及びバイアス用電極９３の電気的特性（例えば、抵抗値など）がそれぞれ調整されている。
【０００３】
抵抗体９１の両端部分にはそれぞれコンタクト電極１０１が接続されており、抵抗体９１に電流を流すことができるようになっている。また、バイアス用電極９３の図示しない部分にもコンタクト電極が接続されている。層間絶縁膜は、抵抗体９１とバイアス用電極９３とを覆い、且つ、抵抗体９１とバイアス用電極９３との間のスペースを埋め込むように形成されている。
【０００４】
この抵抗素子９０では、バイアス用電極９３に正又は負のバイアスを印加して、抵抗体９１の側面から内部に向けて空乏層を生じさせる。これにより、抵抗体９１の内部において電流が流れる部分の断面積は、抵抗体９１自身の断面積よりも小さくなるので、実効的な抵抗断面積が小さくなり高抵抗値を得ることができる。このような構成は、例えば特許文献１に開示されている。
【特許文献１】特開平１１−２６０７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、図７に示した抵抗素子９０は、バイアス用電極９３を持たない（即ち、抵抗体９１のみが並べられた）一般的な抵抗素子９０と比べて、レイアウト面積が大きいという問題があった。例えば、抵抗素子９０に０．１８μｍのデザインルールを適用すると、抵抗体９１とバイアス用電極９３との間のスペース幅Ｓ´は０．２８μｍ、バイアス用電極９３の線幅Ｌ´は０．１８μｍである。抵抗体９１に近接してバイアス用電極９３が配置されることによって、個々の抵抗素子９０のレイアウト（即ち、図７の破線で囲まれた範囲）は、平面視でＸ方向に０．４６μｍ、Ｙ方向に０．４６μｍそれぞれ大きくなっている。
そこで、この発明はこのような事情に鑑みてなされたものであって、抵抗体の高抵抗化を妨げることなくレイアウト面積を小さくできるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板に第１絶縁膜を形成する工程と、前記第１絶縁膜を介して前記半導体基板上に第１ポリシリコン膜を形成する工程と、前記第１ポリシリコン膜を所定形状にパターニングして抵抗体を形成する工程と、前記抵抗体を覆うように前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜を覆うように前記半導体基板上に第２ポリシリコン膜を形成する工程と、前記第２ポリシリコン膜にドライエッチングを施して、前記抵抗体の側面に沿ってバイアス用電極を形成する工程と、を含むことを特徴とするものである。
【０００７】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記バイアス用電極を形成する工程の前に、前記抵抗体の前記側面の少なくとも一部から当該抵抗体の外側に至る領域を覆うマスクパターンを前記第２ポリシリコン膜上に形成する工程、をさらに含み、前記バイアス用電極を形成する工程では、前記マスクパターンによって部分的に覆われた前記第２ポリシリコン膜にドライエッチングを施して、前記バイアス用電極を形成すると共に、当該バイアス用電極を引き出すための引出用電極を形成することを特徴とするものである。
【０００８】
発明１、２の製造方法によれば、第２絶縁膜を挟んで、抵抗体とバイアス用電極とを別々に形成しているので、抵抗体とバイアス用電極との間の距離を縮めることができる。これにより、バイアス用電極を含む抵抗素子全体のレイアウト面積を小さくすることができる。また、抵抗体とバイアス用電極との間の距離が小さくなるほど、バイアス用電極から抵抗体に効率良くバイアスを加えることができるので、空乏層の形成が容易となる。
【０００９】
発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記バイアス用電極を形成する工程では、前記第２ポリシリコン膜に異方性のドライエッチングを施して、前記抵抗体の側面に沿って前記バイアス用電極を自己整合的に形成することを特徴とするものである。発明３の製造方法によれば、抵抗体の側面に沿ってバイアス用電極をサイドウォールのように薄く形成することができるので、レイアウト面積をさらに小さくすることができる。
【００１０】
発明４の半導体装置の製造方法は、発明２又は発明３の製造方法において、前記マスクパターンを形成する工程では、前記抵抗体の真上を覆うように前記マスクパターンを形成し、前記バイアス用電極を形成する工程では、前記マスクパターンによって部分的に覆われた前記第２ポリシリコン膜にドライエッチングを施して、前記抵抗体の真上にもバイアス用電極を形成する、ことを特徴とするものである。発明４の製造方法によれば、抵抗体の上側からもバイアスを加えることができ、抵抗体の上面から内部に向けて空乏層を広げることができるので、実効的な抵抗断面積をさらに小さくすることができ、抵抗体のさらなる高抵抗化が可能となる。
【００１１】
発明５の半導体装置の製造方法は、発明１から発明４の何れか一の製造方法において、前記抵抗体の真下となる領域の前記半導体基板にバイアス用の不純物拡散層を形成する工程、をさらに含むことを特徴とするものである。発明５の製造方法によれば、抵抗体の下側からもバイアスを加えることができ、抵抗体の下面から内部に向けて空乏層を広げることができるので、実効的な抵抗断面積をさらに小さくすることができ、抵抗体のさらなる高抵抗化が可能となる。
【００１２】
発明６の半導体装置は、半導体基板と、前記半導体基板に形成された第１絶縁膜と、前記第１絶縁膜を介して前記半導体基板上に形成された第１ポリシリコン膜からなる抵抗体と、前記ポリシリコン膜の側面に形成された第２絶縁膜と、前記第２絶縁膜を介して前記ポリシリコン膜の側面に沿って形成された第２ポリシリコン膜からなるバイアス用電極と、を備え、前記第１ポリシリコン膜と前記第２ポリシリコン膜は別々に形成された膜であることを特徴とするものである。発明６の半導体装置によれば、抵抗体とバイアス用電極との間の距離を縮めることができるので、抵抗体の高抵抗化を妨げることなくレイアウト面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の構成例を示す概念図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ１−Ｘ´１線で切断したときの断面図、図１（ｃ）は図１（ａ）をＹ１−Ｙ´１線で切断したときの断面図である。なお、図１（ａ）では抵抗素子５０の構成を分かり易くするために層間絶縁膜の図示を省略している。
【００１４】
図１（ａ）〜（ｃ）に示すように、この半導体装置は、シリコン基板１と、シリコン基板１に埋め込むように形成された素子分離用の絶縁層（以下、ＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）層という。）３と、このＳＴＩ層３の上に配置された複数個の抵抗素子５０と、抵抗素子５０を覆う層間絶縁膜５と、層間絶縁膜５を貫いて抵抗素子５０に接続する複数のコンタクト電極７、９とを有する。これらの中で、抵抗素子５０は、ＳＴＩ層３上に形成された抵抗体１１と、この抵抗体１１の側面に形成されたシリコン酸化膜１３と、このシリコン酸化膜１３を介して抵抗体１１の側面に沿って形成されたバイアス用電極１５と、バイアス用電極を抵抗体１１から離れた位置まで引き出すための引出用電極１７とを有する。
【００１５】
抵抗体１１と、バイアス用電極１５及び引出用電極１７は、それぞれ不純物（例えば、Ｂ＋、Ｐ＋など）が注入されたポリシリコン膜からなり、その電気的特性（例えば、抵抗値など）がそれぞれ調整されている。また、バイアス用電極１５及び引出用電極１７は同一のポリシリコン膜によって連続して（即ち、一体となって）形成されている。さらに、コンタクト電極７は抵抗体１１の両端部分に接続されており、抵抗体１１の一端から他端に向けて電流を流すことができるようになっている。また、コンタクト電極９は引出用電極１７に接続されており、引出用電極１７にバイアスを印加することができるようになっている。そして、この抵抗素子５０では、バイアス用電極１５がサイドウォール形状を有する。
【００１６】
この半導体装置では、コンタクト電極９及び引出用電極１７を介して、サイドウォール形状のバイアス用電極１５に正又は負のバイアスを印加して、抵抗体１１の側面から内部に向けて空乏層を生じさせる。これにより、抵抗体１１の内部において電流が流れる部分の断面積は、抵抗体１１自身の断面積よりも小さくなるので、実効的な抵抗断面積が小さくなり高抵抗値を得ることができる。次に、図１（ａ）〜（ｃ）に示した半導体装置の製造方法の一例を説明する。
【００１７】
図２（ａ）〜図３（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を示す工程図であり、図１（ａ）のＸ１−Ｘ´１断面に沿った断面図である。
まず始めに、図２（ａ）においてシリコン基板１にＳＴＩ層３を形成する。即ち、シリコン基板１に溝（ｔｒｅｎｃｈ）を形成し、この溝を埋め込むように例えばシリコン酸化膜を堆積する。溝の形成は例えばフォトリソグラフィー及びドライエッチング技術を用いて行い、シリコン酸化膜の堆積は例えばＣＶＤ法で行う。次に、シリコン酸化膜にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）処理を施して、溝以外のシリコン基板１上からシリコン酸化膜を取り除き、ＳＴＩ層３を形成する。
【００１８】
次に、このＳＴＩ層３が形成されたシリコン基板１の上方全面に第１のポリシリコン膜２１を堆積する。ポリシリコン膜２１の形成は例えばＣＶＤ法で行う。なお、ポリシリコン膜２１中へのＢ＋又はＰ＋などの不純物添加はその成膜過程で（即ち、ｉｎ−ｓｉｔｕで）行っても良いし、ｉｎ−ｓｉｔｕではなく、成膜後にイオン注入又はＰＯＣｌ３などを用いた熱拡散で行っても良い。
【００１９】
次に、図２（ｂ）に示すように、抵抗体１１を形成する領域を覆い、それ以外の領域の上方を露出するレジストパターンＲ１をポリシリコン膜２１上に形成する。そして、このレジストパターンＲ１をマスクにポリシリコン膜２１をドライエッチングする。これにより、ポリシリコン膜２１から図２（ｃ）に示す抵抗体１１を形成する。抵抗体１１を形成した後、レジストパターンを例えばアッシングして除去する。次に、抵抗体１１の露出している表面（即ち、上面及び側面）にシリコン酸化膜１３を形成する。このシリコン酸化膜１３の厚さは例えば５０〜１００Å程度であり、その形成は例えば熱酸化又はＣＶＤ法で行う。
【００２０】
次に、図３（ａ）に示すように、シリコン基板１上に第２のポリシリコン膜２３を堆積する。このポリシリコン膜２３の厚さは例えば７００Å程度であり、その形成は例えばＣＶＤ法で行う。なお、ポリシリコン膜２３中へのＢ＋又はＰ＋などの不純物添加はその成膜過程で（即ち、ｉｎ−ｓｉｔｕで）行っても良いし、ｉｎ−ｓｉｔｕではなく、成膜後にイオン注入又はＰＯＣｌ３などを用いた熱拡散で行っても良い。
【００２１】
次に、図３（ｂ）に示すように、抵抗体１１の側面の一部から当該抵抗体１１の外側に至る領域を覆い（即ち、抵抗体１１の側面の一部から引出用電極が形成される領域を連続的に覆い）、それ以外の領域の上方を露出するレジストパターンＲ２をシリコン基板１上に形成する。ここでは、シリコン基板１に対するレジストパターンＲ２の位置合わせにマージン（即ち、余裕）を持たせるために、抵抗体１１とシリコン基板１との間の段差にレジストパターンＲ２の端部がかかるように、レジストパターンを形成すると良い。
【００２２】
次に、このレジストパターンＲ２をマスクに、ポリシリコン膜２３をドライエッチングする。ここでは、異方性のドライエッチングでポリシリコン膜２３を削る。これにより、図３（ｃ）に示すように、抵抗体１１の側面にサイドウォール形状のバイアス用電極１５を形成すると共に、このバイアス用電極１５に繋がる引出用電極１７を形成する。つまり、第２のポリシリコン膜から、バイアス用電極１５と引出用電極１７の両方を形成する。ここでは、抵抗体１１の上面とその側面とが一部を除いてレジストパターンＲ２下から露出しているので、抵抗体１１の側面に沿ってバイアス用電極１５が自己整合的に形成される。
【００２３】
バイアス用電極１５及び引出用電極１７を形成した後は、レジストパターンを例えばアッシングして除去する。次に、抵抗体１１、バイアス用電極１５及び引出用電極１７を覆うようにシリコン基板１上に層間絶縁膜を形成する。そして、層間絶縁膜上に第３のレジストパターンを形成し、このレジストパターンをマスクに層間絶縁膜をエッチングして、抵抗体１１の両端部分の真上と、引出用電極１７の真上とにそれぞれコンタクトホールを形成する。次に、レジストパターンをアッシングして除去する。その後、例えばアルミニウム、又は、タングステン等の金属膜をコンタクトホールに埋め込んでコンタクト電極を形成する。このようにして、図１（ａ）〜（ｃ）に示した半導体装置を完成させる。
【００２４】
ところで、図１に示した半導体装置では、抵抗体１１とバイアス用電極１５とに挟まれたシリコン酸化膜１３の膜厚は５０〜１００Å程度であり、バイアス用電極１５の膜厚は７００Å程度である。図７に示した従来例に係る半導体装置と対比すると、シリコン酸化膜の膜厚はスペース幅Ｓに対応し、バイアス用電極１５の膜厚は線幅Ｌに対応する。スペース幅Ｓは約０．０１μｍ（＝５０〜１００Å）、線幅Ｌは約０．０７μｍ（＝７００Å）である。また、この半導体装置に０．１８μｍのデザインルールを適用すると、バイアス用電極１５の線幅Ｗを最小で０．１８μｍにすることができる。
【００２５】
従って、個々の抵抗素子５０のレイアウト（即ち、図１の破線で囲まれた範囲）は、バイアス用電極１５を持たない一般的な抵抗素子５０と比べて、平面視でＸ方向に０．３４μｍ（＝（０．０１＋０．０７）×２＋０．１８［μｍ］）大きく、Ｙ方向に０．１６μｍ（＝（０．０１＋０．０７）×２［μｍ］）大きいだけである。図７に示した従来例と比べて、Ｘ方向に０．１２μｍ（＝０．４６−０．３４［μｍ］）、Ｙ方向に０．３０μｍ（＝０．４６−０．３４［μｍ］）それぞれ小さくすることができる。
【００２６】
このように、本発明の第１実施形態によれば、フォトリソグラフィーに頼らずに自己整合的にバイアス用電極１５を形成するため、バイアス用電極１５をサイドウォールのように薄く形成する（即ち、線幅Ｌを小さくする）ことができる。また、シリコン酸化膜１３を挟んで、抵抗体１１とバイアス用電極１５とを別々に形成しているので、抵抗体１１とバイアス用電極１５との間の距離を縮める（即ち、スペース幅Ｓを小さくする）ことができる。これにより、バイアス用電極１５を含む抵抗素子５０全体のレイアウト面積を小さくすることができる。また、抵抗体１１とバイアス用電極１５との間の距離が小さくなるほど、バイアス用電極１５から抵抗体１１に効率良くバイアスを加えることができるので、空乏層の形成が容易となる。
【００２７】
図７に示した従来の技術においては、抵抗体９１とバイアス用電極９３とを同一のポリシリコン膜で形成していたため、バイアス用電極９３の線幅Ｌ´と、抵抗体９１とバイアス用電極９３との間のスペース幅Ｓ´を、フォトリソグラフィーによる最小加工寸法（一例として、デザインルールの０．１８μｍ）よりも小さくすることはできなかった。
これに対して、本発明によれば、例えば図１に示すように、抵抗体１１とバイアス用電極１５との間をシリコン酸化膜１３で絶縁すると共に、バイアス用電極１５を自己整合的に形成しているので、スペース幅Ｓ及び線幅Ｌをそれぞれフォトリソグラフィーによる最小加工寸法よりも小さくすることができる。
この第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＳＴＩ層３が本発明の「第１絶縁膜」に対応している。また、シリコン酸化膜１３が本発明の「第２絶縁膜」に対応し、レジストパターンＲ２が本発明の「マスクパターン」に対応している。
【００２８】
（２）第２実施形態
上述の第１実施形態では、抵抗体の側面に沿ってサイドウォール形状のバイアス用電極を形成する場合について説明したが、本発明では、抵抗体の側面だけでなくその上面にもバイアス用電極を形成しても良い。第２実施形態では、この点について説明する。
図４（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の構成例を示す概念図であり、図４（ａ）は平面図、図４（ｂ）は図４（ａ）をＸ４−Ｘ´４線で切断したときの断面図、図４（ｃ）は図４（ａ）をＹ４−Ｙ´４線で切断したときの断面図である。なお、図４（ａ）では抵抗素子６０の構成を分かり易くするために層間絶縁膜の図示を省略している。また、図４（ａ）〜（ｃ）において、図１と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００２９】
図４（ａ）〜（ｃ）に示すように、この半導体装置は、シリコン基板１と、シリコン基板１に埋め込むように形成されたＳＴＩ層３と、ＳＴＩ層３の上に配置された複数個の抵抗素子６０と、抵抗素子６０を覆う層間絶縁膜５と、層間絶縁膜５を貫いて抵抗素子６０に接続する複数のコンタクト電極７、９とを有する。これらの中で、抵抗素子６０は、ＳＴＩ層３上に形成された抵抗体１１と、この抵抗体１１の側面及び上面に形成されたシリコン酸化膜１３と、このシリコン酸化膜１３を介して抵抗体１１の側面に沿って形成された第１のバイアス用電極１５と、シリコン酸化膜１３を介して抵抗体１１の真上に形成された第２のバイアス用電極１６と、バイアス用電極１５、１６を抵抗体１１から離れた位置まで引き出すための引出用電極１７とを有する。バイアス用電極１５、１６及び引出用電極１７は、同一のポリシリコン膜によって連続して（即ち、一体となって）形成されている。
【００３０】
この半導体装置では、バイアス用電極１５、１６に正又は負のバイアスを印加して、抵抗体１１の側面及び上面から内部に向けて空乏層を生じさせる。バイアス用電極１５、１６へのバイアス印加はコンタクト電極９を介して行う。抵抗体１１の上面からもバイアスを加えることができるので、実効的な抵抗断面積が小さくなり高抵抗値を得ることができる。次に、図４（ａ）〜（ｃ）に示した半導体装置の製造方法の一例を説明する。
【００３１】
図５（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であり、図４（ａ）のＸ３−Ｘ´３断面に沿った断面図である。図５（ａ）において、第２のポリシリコン膜を堆積する工程までは第１実施形態と同じであり、図２（ａ）〜図３（ａ）に示し通りである。従って、ここではその説明は省略する。
図５（ａ）に示すように、ポリシリコン膜２３の形成後、抵抗体１１の上面と、抵抗体１１の側面の一部から当該抵抗体１１の外側に至る領域とを覆い、それ以外の領域の上方を露出するレジストパターンＲ３をシリコン基板１上に形成する。ここでは、シリコン基板１に対するレジストパターンＲ３の位置合わせにマージンを持たせるために、抵抗体１１とシリコン基板１との間の段差にレジストパターンＲ３の端部がかかるように、レジストパターンＲ３を形成すると良い。
【００３２】
次に、このレジストパターンＲ３をマスクに、ポリシリコン膜２３をドライエッチングする。ここでは、異方性のドライエッチングでポリシリコン膜２３を削る。これにより、図５（ｂ）に示すように、バイアス用電極１５、１６と引出用電極１７とを同時に形成する。ここでは、抵抗体１１の側面が一部を除いてレジストパターンＲ３下から露出しているので、抵抗体１１の側面に沿ってバイアス用電極１６が自己整合的に形成される。
【００３３】
バイアス用電極１５、１６及び引出用電極１７を形成した後、レジストパターンを例えばアッシングして除去する。そして、これ以降は第１実施形態と同じである。即ち、抵抗体１１、バイアス用電極１５、１６及び引出用電極１７を覆うようにシリコン基板１上に層間絶縁膜５を形成する。そして、層間絶縁膜５を部分的にエッチングして、抵抗体１１の両端部分の真上と、引出用電極１７の真上とにそれぞれコンタクトホールを形成する。その後、例えばアルミニウム、又は、タングステン等の金属膜をコンタクトホールに埋め込んでコンタクト電極を形成して、図４（ａ）〜（ｃ）に示した半導体装置を完成させる。
【００３４】
このように、本発明の第２実施形態によれば、第１実施形態と同様、バイアス用電極１５の厚さを薄くすることができると共に、抵抗体１１とバイアス用電極との間の距離を縮めることができるので、レイアウト面積を小さくすることができる。また、抵抗体１１の上側からもバイアスを加えることができ、抵抗体１１の上面から内部に向けて空乏層を広げることができるので、実効的な抵抗断面積をさらに小さくすることができる。これにより、抵抗体１１のさらなる高抵抗化が可能となる。
この第２実施形態では、レジストパターンＲ３が本発明の「マスクパターン」に対応している。その他の対応関係は第１実施形態と同じである。
【００３５】
（３）第３実施形態
上述の第１、第２実施形態では、ＳＴＩ層の上に抵抗素子を形成する場合について説明したが、本発明では、不純物拡散層の上に抵抗素子を形成しても良い。第３実施形態では、この点について説明する。
図６（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の構成例を示す概念図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）をＸ６−Ｘ´６線で切断したときの断面図、図６（ｃ）は図６（ａ）をＹ６−Ｙ´６線で切断したときの断面図である。なお、図６（ａ）では抵抗素子６０の構成を分かり易くするために層間絶縁膜の図示を省略している。また、図６（ａ）〜（ｃ）において、図１又は図４と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３６】
図６（ａ）〜（ｃ）に示すように、この半導体装置は、シリコン基板１と、シリコン基板１の表面から内部にかけて形成された不純物拡散層３１と、シリコン基板１に埋め込まれると共に不純物拡散層３１を平面視で囲むように形成されたＳＴＩ層３３と、不純物拡散層３１上に形成されたシリコン酸化膜（図示せず）と、このシリコン酸化膜を介して不純物拡散層３１の真上に配置された複数個の抵抗素子６０と、抵抗素子６０を覆う層間絶縁膜５と、層間絶縁膜５を貫いて抵抗素子６０に接続する複数のコンタクト電極７、９と、層間絶縁膜５を貫いて不純物拡散層３１に接続するコンタクト電極３５と、を有する。
【００３７】
これらの中で、不純物拡散層３１は、不純物（例えば、Ｂ＋、Ｐ＋など）が拡散された層であり、その電気的特性（例えば、抵抗値など）が調整されている。この不純物拡散層３１にはコンタクト電極３５が接続されており、コンタクト電極３５を介して不純物拡散層３１に正又は負のバイアスを印加することができるようになっている。
この半導体装置では、バイアス用電極１５、１６に正又は負のバイアスを印加して、抵抗体１１の側面及び上面から内部に向けて空乏層を生じさせると共に、不純物拡散層３１に正又は負のバイアスを印加して抵抗体１１の下面から内部に向けて空乏層を生じさせる。バイアス用電極１５、１６へのバイアス印加はコンタクト電極９を介して行い、不純物拡散層３１へのバイアス印加はコンタクト電極３５を介して行う。抵抗体の下面からもバイアスを加えることができるので、実効的な抵抗断面積が小さくなり高抵抗値を得ることができる。
【００３８】
次に、図６（ａ）〜（ｃ）に示した半導体装置の製造方法の一例を説明する。まず始めに、シリコン基板１にＳＴＩ層３３を形成する。このＳＴＩ層３３の形成方法は、例えば第１実施形態で説明したＳＴＩ層３（図１（ｂ）及び（ｃ）参照。）の形成方法と同じである。次に、不純物拡散層３１を形成する領域を覆い、それ以外の領域の上方を露出するレジストパターンをシリコン基板１上に形成する。そして、このレジストパターンをマスクに、シリコン基板１に不純物（例えば、Ｂ＋、Ｐ＋など）をイオン注入する。イオン注入後、レジストパターンを例えばアッシングして除去する。次に、シリコン基板１に熱処理を施して不純物を熱拡散させ、不純物拡散層３１を形成する。さらに、シリコン基板１上にシリコン酸化膜を形成する。このシリコン酸化膜の形成は、熱酸化又はＣＶＤ法で行う。
【００３９】
次に、第２実施形態と同じ方法で抵抗素子６０を形成する。図示しないシリコン酸化膜を介して不純物拡散層３１の真上に抵抗素子６０を形成した後、抵抗素子６０を覆うようにシリコン基板１上に層間絶縁膜５を形成する。次に、層間絶縁膜５を部分的にエッチングして、抵抗体１１の両端部分の真上と、引出用電極１７の真上と、不純物拡散層３１の真上とにそれぞれコンタクトホールを形成する。そして、このコンタクトホールに金属膜を埋め込んでコンタクト電極７、９、３５を形成して、図６（ａ）〜（ｃ）に示した半導体装置を完成させる。
【００４０】
このように、本発明の第３実施形態によれば、第１、第２実施形態と同様、バイアス用電極１５の厚さを薄くすることができると共に、抵抗体１１とバイアス用電極１５との間の距離を縮めることができるので、レイアウト面積を小さくすることができる。また、抵抗体１１の下側からもバイアスを加えることができ、抵抗体１１の下面から内部に向けて空乏層を広げることができるので、実効的な抵抗断面積をさらに小さくすることができる。これにより、抵抗体のさらなる高抵抗化が可能となる。
この第３実施形態では、不純物拡散層３１が本発明の「バイアス用の不純物拡散層」に対応し、不純物拡散層の真上に形成した図示しないシリコン酸化膜が本発明の「第１絶縁膜」に対応している。その他の対応関係は第１、第２実施形態と同じである。
【００４１】
なお、上記の第１〜第３実施形態では、本発明の「第２絶縁膜」の一例としてシリコン酸化膜を用いる場合について説明したが、第２絶縁膜の種類はこれに限られることはない。例えば、第２絶縁膜としてシリコン窒化膜を用いても良い。このような場合であっても、上記の第１〜第３実施形態と同様の効果を得ることができる。
また、上記の第３実施形態では、不純物拡散層３１の上に抵抗素子６０を形成する場合について説明したが、本発明では不純物拡散層３１の上に抵抗素子５０を形成しても良い。このような場合であっても、抵抗体１１の下側からバイアスを加えることができるので、実効的な抵抗断面積を小さくすることができる。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態に係る半導体装置の構成例を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図４】第２実施形態に係る半導体装置の構成例を示す図。
【図５】第２実施形態に係る半導体装置の製造方法を示す図。
【図６】第３実施形態に係る半導体装置の構成例を示す図。
【図７】従来例に係る半導体装置の構成例を示す図。
【符号の説明】
【００４３】
１  シリコン基板、３  ＳＴＩ層、５  層間絶縁膜、７、９、３５  コンタクト電極、１１  抵抗体、１３  シリコン酸化膜、１５、１６  バイアス用電極、１７  引出用電極、２１、２３  ポリシリコン膜、３１  不純物拡散層、Ｒ１〜Ｒ３  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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