(57)【要約】【課題】符号間干渉等による受信信号の波形の歪みによる影響を受けにくく、再生クロックの位相変動や同期外れ等を防止し、安定したクロック再生を可能とする位相検出方法及び位相検出回路を提供する。【解決手段】クロック再生の対象信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成し、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定する。【選択図】図１
2009071628.tif 000002
【特許請求の範囲】
【請求項１】
クロック再生の対象信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成し、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定することを特徴とする位相検出方法。
【請求項２】
前記所定時間の進み及び遅れの信号は、受信信号に対して判定データ信号との相関をとり、得られた相関値を前記受信信号に複素乗算して波形を対称化した信号に基づいて生成されることを特徴とする請求項１に記載の位相検出方法。
【請求項３】
クロック再生の対象信号と該クロック再生の対象信号に対し１／２シンボル周期の進み信号及び遅れ信号を生成し、前記進み信号及び遅れ信号と判定データ信号との相関をとり、得られた相関値をそれぞれ前記進み信号及び遅れ信号に複素乗算し、前記クロック再生の対象信号及び複素乗算した出力を合成することにより波形を対称化することを特徴とする請求項２記載の位相検出方法。
【請求項４】
前記クロック再生の対象信号と前記判定データ信号との相関をとり、得られた相関値を前記複素乗算した出力に対して複素乗算することを特徴とする請求項３記載の位相検出方法。
【請求項５】
クロック再生の対象信号を１シンボル周期遅延した信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成し、該差分信号のゼロクロス点をも参照して位相誤差を判定することを特徴とする請求項１ないし４の何れかの請求項記載の位相検出方法。
【請求項６】
前記位相誤差によりＰＬＬ回路が出力するクロックの位相を制御することを特徴とする請求項１ないし５の何れかの請求項記載の位相検出方法。
【請求項７】
クロック再生の対象信号に対して、所定時間の進み及び遅れの信号を生成し、前記２つの信号の差分信号を生成する差分生成回路と、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定する判定回路とを備えることを特徴とする位相検出回路。
【請求項８】
前記差分生成回路の前段に配置され、受信信号に対して判定データ信号との相関をとり、得られた相関値を前記受信信号に複素乗算して波形を対称化する波形対称化回路を備えることを特徴とする請求項７に記載の位相検出回路。
【請求項９】
前記波形対称化回路は、クロック再生の対象信号と該クロック再生の対象信号に対し１／２シンボル周期の進み信号及び遅れ信号を生成し、前記進み信号及び遅れ信号と判定データ信号との相関をとり、得られた相関値をそれぞれ前記進み信号及び遅れ信号に複素乗算し、前記クロック再生の対象信号及び複素乗算した出力を合成する合成回路を備えることを特徴とする請求項８記載の位相検出回路。
【請求項１０】
前記波形対称化回路は、前記クロック再生の対象信号と前記判定データ信号との相関をとり、得られた相関値を前記複素乗算した出力に対して複素乗算することを特徴とする請求項９記載の位相検出回路。
【請求項１１】
クロック再生の対象信号をシンボル周期遅延した信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成する差分生成回路を備え、前記判定回路は該差分信号をも参照して位相誤差を判定することを特徴とする請求項７ないし１０の何れかの請求項記載の位相検出回路。
【請求項１２】
前記判定回路の出力によりＰＬＬ回路が出力するクロックの位相を制御することを特徴とする請求項７ないし１１の何れかの請求項記載の位相検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生に関し、特に、無線受信機のクロック再生回路の位相誤差を検出する位相検出方法及び位相検出回路に関する。
【背景技術】
【０００２】
無線通信において受信信号よりクロックを再生する手段としていくつかあるが、中でも性能面から、同期検波方式が用いられてきた。同方式の中でも同期検波回路は最も性能面で優れているが、一方で複雑な回路を必要とし、伝搬路でのフェージングの対策による等化器の搭載や、デジタル化に際して課題を要した。そこで、性能を低下させることなくデジタル化に向き、無調整化が可能な準同期検波回路が採用されている。
【０００３】
前述したような準同期検波回路において、クロック再生回路の位相誤差を判定する位相検出として一般的に用いられている方式がゼロクロス検出方式である。前記方式は、例えば特許文献１に記載されている。以下に、図５を用いて説明する。
【０００４】
図５は特許文献１に記載の本発明の関連技術のクロック再生回路を示す図である。同図のクロック再生回路は、アナログ・デジタル変換器（Ａ／Ｄ）３０１と、クロック位相検出器３１と、ループフィルター３０７及び電圧制御発振器３０６とから構成されている。
【０００５】
アナログ・デジタル変換器（Ａ／Ｄ）３０１は、データとしてベースバンド帯に周波数変換された受信信号を入力し、クロックとして電圧制御発振器３０６の出力信号を入力とし、前記受信信号をデジタル信号に変換して出力する。
【０００６】
クロック位相検出器３１内のフリップフロップ回路３０２は、データとして前記出力デジタル信号の内最上位ビットを入力し、クロックとして分周器３０５の正相出力信号を入力し、前記データを該クロックでサンプリングし正相出力信号及び逆相出力信号として出力する。同フリップフロップ回路３０３は、データとして前記フリップフロップ回路３０２の正相出力信号を入力し、クロックとして前記同様、分周器３０５の正相出力信号を入力し、前記データを該クロックでサンプリングして出力する。同フリップフロップ回路３０４は、前記フリップフロップ回路３０２同様にデータとして、前記アナログ・デジタル変換器３０１の出力デジタル信号の最上位ビットを入力し、クロックとして分周器３０５の逆相出力信号を入力し、前記データを該クロックでサンプリングして出力する。同分周器３０５は電圧制御発振器３０６の出力信号を入力とし、２分周し正相出力信号及び逆相出力信号として出力する。
【０００７】
クロック位相検出器３１内の条件判定回路３０８は、前記分周器３０５の正相出力信号と、前記フリップフロップ回路３０２の逆相出力信号と、前記フリップフロップ回路３０３の出力信号及び前記フリップフロップ回路３０４の出力信号とを各々入力とし、各フリップフロップ回路からの入力信号の極性情報を元にクロックとデータの位相を判定し、クロックの位相誤差の情報としてループフィルター３０７に出力する。ループフィルター（ＬＰＦ）３０７は前記条件判定回路３０８の出力信号を入力とし、該信号の雑音成分を抑圧して負帰還用の自動位相制御電圧を生成し電圧制御発振器３０６に出力する。電圧制御発振器３０６は前記ループフィルター（ＬＰＦ）３０７の出力電圧を入力とし、該電圧に応じた周波数を発振しクロックとして出力する。
【０００８】
次に、本発明の関連技術の動作について説明する。  
まず、ベースバンド帯の受信信号をデジタル変換するにあたり、サンプリングクロックとして変調速度の２倍の周波数のクロックを用いてデジタル変換する。これは、ゼロクロス検出方式において、位相情報を得るのに、データをシンボル周期（Ｔｓ）の半分の間隔でサンプリングする必要があるためである。
【０００９】
前記Ｔｓ／２間隔のサンプリングデータにおいて、時間的に連続した３つの値を保持するのが、フリップフロップ回路３０２〜３０４である。分周器３０５の出力クロックの周期はＴｓなので、フリップフロップ回路３０２の出力データと、フリップフロップ回路３０３の出力データとの間隔はＴｓであり、フリップフロップ回路３０４はクロックとして逆相を用いているので、その出力データとフリップフロップ回路３０２の出力データとの間隔はＴｓ／２となる。
【００１０】
以上のようにして、データのアイパターンにおいて、隣り合うアイの開口部のデータ及びその中間点のデータが得られる。  
ここで仮に、前記隣り合うアイの開口部のデータの極性が逆であれば、その間のどこかで０を横切るはずである。このとき、前記中間点のデータが０であれば、アナログ・デジタル変換器３０１におけるデータとサンプリングクロック（つまり、電圧制御発振器３０６の出力クロック）の位相関係が最適であると言える。さらに、前記アイの開口部のデータの極性と、連続したＴｓ／２遅れである中間点のデータの極性とが同じであれば、前記サンプリングクロックの位相がデータに対して進んでおり、その逆であれば、遅れていることが分かる。
【００１１】
前記位相関係の判定は、条件判定回路３０８にて行われ、判定結果を位相情報として出力する。電圧制御発振器３０６が前記位相情報を受けて周波数が負帰還制御される結果、クロックの位相が最適に保たれることになる。以上から分かるように、アナログ・デジタル変換器３０１、クロック位相検出器３１、ループフィルター３０７及び電圧制御発振器３０６により、ＰＬＬ（Phase Locked Loop）が形成されている。
【特許文献１】特開平９−２４７２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、前記関連技術においては、符号間干渉等により受信信号の波形が歪むとゼロクロス点が複数生じる傾向があり、この傾向がクロックのジッターや位相変動を助長し、クロック再生の同期外れを引き起こす原因となるという点で問題があった。
【００１３】
本発明の目的は、前記課題を解決するものであり、符号間干渉等による受信信号の波形の歪みによる影響を受けにくく、再生クロックの位相変動や同期外れ等を防止し、安定したクロック再生を可能とする位相検出方法及び位相検出回路を提供することにある。
【課題を解決するための手段】
【００１４】
第１の発明の位相検出方法は、クロック再生の対象信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成し、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定することを特徴とする。
【００１５】
第２の発明の位相検出回路は、クロック再生の対象信号に対して、所定時間の進み及び遅れの信号を生成し、前記２つの信号の差分信号を生成する差分生成回路と、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定する判定回路とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、位相誤差の検出において符号間干渉等による受信信号の波形の歪みによる影響を受けにくく、再生クロックの位相変動や同期外れ等を防止し、安定したクロック再生を可能とする。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
（構成の説明）
本発明の位相検出方法及び位相検出回路の一実施形態について図面を参照して詳細に説明する。
【００１８】
図１は本発明の第１の実施形態の構成を示す図である。図１において、入力信号Ｒは例えば、無線周波数帯からベースバンド周波数帯に周波数変換されたアナログ信号をデジタル化した信号であり、クロック再生のために前記主信号系から分岐したものである。位相検出回路１０は、復調部（ＤＥＭ）３０と判定器４０等を含む前記主信号系に対して設けられており、遅延素子１１、加算器１２及び判定回路１３により構成され、ＰＬＬ（Phase Locked Loop）等、クロックを生成する位相同期回路２０の出力位相を制御する。
【００１９】
本実施形態の位相検出回路１０の遅延素子１１は、入力信号Ｒを入力とし遅延時間τを与えた信号を出力する。加算器（減算器）１２は前記入力信号Ｒ及び前記遅延素子１１の出力信号を入力とし、前者から後者を減算した信号を出力する。判定回路１３は前記加算器１２の出力信号を入力し、再生クロックによりゼロクロスを判定し位相誤差を判定して出力する。
【００２０】
（動作の説明）
次に、本発明の位相検出方法及び位相検出回路の第１の実施形態の動作について説明する。  
図２は第１の実施形態における動作を示す図である。まず、図２を参照しながら、クロック再生の手順について説明する。図２に示す波形Ａは入力信号Ｒの出力波形を示し、Ｃは遅延素子１１の出力波形を示している。
【００２１】
ここで、波形Ａから波形Ｃを引いたものを考慮する。  
例えば、波形Ａ及び波形Ｃをそれぞれ、ＹＡ、ＹＣとし、ＹＡを、
ＹＡ＝ｓｉｎωｔ                                              ・・・（１）
とすると、波形Ｃ（ＹＣ）は波形Ａ（ＹＡ）より時間τ遅れているため、
ＹＣ＝ｓｉｎω（ｔ＋τ）                                      ・・・（２）
となる。このときＹＡ−ＹＣは、
ＹＡ−ＹＣ＝ｓｉｎωｔ−ｓｉｎω（ｔ＋τ）
＝｛２ｓｉｎω（−τ／２）｝×ｃｏｓω（ｔ＋τ／２）・・・（３）
（∵ｓｉｎＡ−ｓｉｎＢ＝２ｃｏｓ｛（Ａ＋Ｂ）／２｝ｓｉｎ｛（Ａ−Ｂ）／２｝）
となり、振幅が２ｓｉｎω（−τ／２）のコサイン波形が得られる。前記式（３）の波形を図示したものが、図２中の波形Ｄである。波形Ｄは周期については前記波形Ａ（波形Ｃ）と同じであり、波形Ａと波形Ｃとの交点で０の値（つまりゼロクロス点）をとる。
【００２２】
遅延時間τの値は、波形Ｂの頂点と波形Ｄのゼロクロス点とのずれを考慮すると小さい方が良いが、波形Ｄの振幅も同時に小さくなるため、ゼロクロス点の検出に影響が出てくる可能性がある。従って、遅延時間τは、上記の点や波形Ａ（Ｃ）の歪み等を勘案して決定する必要がある。
【００２３】
次に、波形Ａよりτ／２遅れ、波形Ｃよりτ／２進んだ波形として、クロック再生する対象の信号（「クロック再生の対象信号」という。）の波形Ｂを定義する。波形Ｂをクロック再生の対象信号のアイパターン波形と仮定すれば、最大開口点（図２における頂点Ｐ及びＱ）に立ち上がり等のタイミングが一致したクロックを再生する必要がある。
【００２４】
ここで波形Ｂの頂点は、時間軸上における波形Ａと波形Ｃの交点と一致し、波形Ａから波形Ｃを引いた波形Ｄのゼロレベルの位置と一致する。すなわち、波形Ｂの頂点は、波形Ｄのゼロクロス点と一致するから、波形Ｄのゼロクロス点を立ち上がり変化点としてデューティー５０％の矩形波Ｅを生成すれば、該矩形波Ｅが波形Ｂに対してのクロックであると見なすことが出来る。
【００２５】
判定回路１３は、位相同期回路２０で生成される矩形波Ｅのような前後２つのクロックの立ち下がりにより隣接するシンボルの極性の変化を検出し、後続のクロックの立ち上がりにより波形Ｄの極性の検出を行い、再生したクロックの位相誤差の情報を判定し、該情報により位相同期回路２０の再生クロックの位相を負帰還制御する。
【００２６】
前述の本発明の関連技術では、主信号系から分岐した入力信号Ｒ自体により位相を判定するものであり、符号間干渉等により受信信号の波形が歪むことによりゼロクロス点が複数生じる傾向があり、この傾向がクロックのジッターや位相変動を助長し、クロック再生の同期外れを引き起こす原因となるという欠点がある。これに対し本実施形態では、歪みを考慮した遅延関係の２つの信号の差分信号のゼロクロス点がクロック再生の対象信号のアイパターン波形の最大開口点付近に生じることを利用するとともに、前記差分信号には符号間干渉等による複数のゼロクロス点は生じにくいから、特に、ＱＰＳＫ等の場合に符号間干渉によるクロックの位相変動が生じても同期は外れにくいという利点を有する。
【００２７】
以上のように、本実施形態では、クロック再生の信号のアイパターンの最大開口点と、時間軸上において前後にτ／２ずらした信号の差分信号のゼロクロス点との差を最小限に抑えることが出来る。また、アイパターンの最大開口点を検出しているので、従来のゼロクロス点検出方法では避けられなかった、符号間干渉を受けた場合のジッターや位相変動を抑えて、安定したクロック再生を期待することが出来る。
【００２８】
（第２の実施形態）
第１の実施形態では、遅延素子１１と合成器１２により単一の差分信号を生成し、この差分信号に基づいて再生したクロックの位相誤差を検出する構成例を示したが、２つの差分信号を利用した位相検出方法及び位相検出回路を構成することができる。
【００２９】
図３は第２の実施形態の構成を示す図である。本実施形態では、位相検出回路１０を遅延時間τの遅延素子１１ａと合成器１２ａからなる差分生成回路と、同遅延時間τの遅延素子１１ｂと合成器１２ｂからなる差分生成回路と、各差分生成回路間に接続したシンボル周期（Ｔ）遅延した関係の入力信号Ｒを入力するための遅延素子１４とで構成され、判定回路１３は合成器１２ａ、１２ｂから出力される信号により位相誤差の情報を判定し、位相同期回路２０の再生クロックの位相を制御する。
【００３０】
本実施形態によれば、合成器１２ａ、１２ｂの出力波形は位相関係等では図２に示す波形Ｄと同様であるが、一方の差分生成回路の入力に遅延素子１４によるシンボル周期（Ｔ）の遅延を与えることにより、合成器１２ａ、１２ｂの波形Ｄは互いに１シンボル周期（Ｔ）ずれることになり、矩形波Ｅのような１つのクロックの立ち下がりにより隣接するシンボルの極性の変化を検出し、同一クロックの立ち上がりにより位相誤差を検出することが可能となり、判定回路１３の信号処理及び構成の簡略化が可能となるという利点を有する。
【００３１】
（第３の実施形態）
以上の実施形態では入力信号Ｒからτ遅延させる前の信号からτ遅延させた信号を減算して得られた信号からゼロクロス点を検出し、検出したゼロクロス点を変化点としてクロック再生の制御を行う構成を示したが、その前段において符号間干渉による波形の歪を伴った信号波形を対称化することにより、符号間干渉の影響による複数のゼロクロス点の発生や同期外れを最大限防止し、位相変動をも最小限に抑えることが可能である。
【００３２】
図４は本発明の第３の実施形態の構成を示す図である。本実施形態では、入力信号Ｒをシンボル周期の遅延時間Ｔ遅延する遅延素子１０８を介して接続した２つの差分生成回路、つまり、遅延素子１０９ａと合成器１１０ａからなる差分生成回路と、遅延素子１０９ｂと合成器１１０ｂからなる差分生成回路を判定回路１１１に接続した第２の実施形態の構成を採用し、前段に入力信号Ｒを遅延する遅延素子１０１、１０２ａ、１０２ｂ、複素乗算器１０３ａ、１０３ｂ、１０５ａ、１０５ｂ、相関器１０４ａ、１０４ｂ、１０６及び合成器１０７からなる波形対称化回路を設けた構成を備える。図４に示す構成の機能及び有機的な結合関係について、以下より詳細に説明する。
【００３３】
図４において、入力信号Ｒは例えば無線周波数帯からベースバンド周波数帯に周波数変換されたアナログ信号をデジタル化した信号であり、クロック再生のために復調部（ＤＥＭ）を有する主信号系から分岐したものとする。遅延素子１０１は前記入力信号Ｒを入力とし、ある遅延時間ｔを与えた後これを出力する。
【００３４】
尚、前記遅延時間ｔは、前記入力信号Ｒの分岐点から主信号系の復調部（ＤＥＭ）を経由し判定器の出力である判定データ信号Ｆとして相関器１０６に入力するまでの遅延時間と、前記入力信号Ｒの分岐点から遅延素子１０１、遅延素子１０２ａを通り、相関器１０６に入力するまでの遅延時間が同じとなるように設定された値である。
【００３５】
前記遅延素子１０１の出力信号は３分岐され、遅延素子１０２ａ、複素乗算器１０３ａ及び相関器１０４ａに入力される。遅延素子１０２ａは前記遅延素子１０１の出力信号を入力とし、遅延時間Ｔ／２を与えた後これを出力する。該出力信号は３分岐され、遅延素子１０２ｂ、合成器１０７及び相関器１０６に入力される。同様に、遅延素子１０２ｂは前記遅延素子１０２ａの出力を入力とし、遅延時間Ｔ／２を与えた後これを出力する。該出力信号は２分岐され、複素乗算器１０３ｂ及び相関器１０４ｂに入力される。
【００３６】
結果として、遅延素子１０１の出力時点と遅延素子１０２ａの出力時点、及び、遅延素子１０２ａの出力時点と遅延素子１０２ｂの出力時点ではお互いにＴ／２の時間差があることになる。
【００３７】
相関器１０４ａは前記遅延素子１０１の出力信号及び判定データ信号Ｆを入力とし、相関を取った後これを後段の複素乗算器１０３ａに対してタップ係数として出力する。複素乗算器１０３ａは該相関器１０４ａの出力信号及び前記遅延素子１０１の出力信号を入力とし、複素乗算を行った後これを出力する。
【００３８】
同様に、相関器１０４ｂは前記遅延素子１０２ｂの出力信号及び判定データ信号Ｆを入力とし、相関を取った後これを出力する。複素乗算器１０３ｂは相関器１０４ｂの出力信号及び前記遅延素子１０２ｂの出力信号を入力とし、複素乗算を行った後これを出力する。
【００３９】
一方、相関器１０６の配置されているルート（前記ルートとは遅延素子１０２ａから合成器１０７までの回路を意味し、同様に、遅延素子１０１から合成器１０７まで、遅延素子１０２ｂから合成器１０７までを、以降「ルート」と称する）について、相関器１０６が前記遅延素子１０２ａの出力信号及び判定データ信号Ｆを入力とし、相関を取った後これを出力する点は前述と同じであるが、相関器１０６の出力信号は２分岐され、両端のルートに配置された２つの複素乗算器１０５ａ、１０５ｂにて複素乗算処理が行われる。
【００４０】
該複素乗算器１０５ａは前記複素乗算器１０３ａの出力信号及び前記相関器１０６の出力信号を入力とし、該複素乗算器１０５ｂは前記複素乗算器１０３ｂの出力信号及び前記相関器１０６の出力信号を入力とし、各々複素乗算を行った後これらを出力する。合成器１０７は前記複素乗算器１０５ａ、１０５ｂ及び遅延素子１０２ａの各出力信号を入力とし、合成後これを出力する。
【００４１】
遅延素子１０８は前記合成器１０７の出力信号を入力とし、遅延時間Ｔを与えた後これを出力する。遅延素子１０９ａは前記合成器１０７の出力信号を入力とし、遅延時間τを与えた後これを出力する。遅延素子１０９ｂは該遅延素子１０９ａと同様、遅延素子１０８の出力信号を入力とし、遅延時間τを与えた後これを出力する。加算器１１０ａは前記合成器１０７及び前記遅延素子１０９ａの出力信号を入力とし、前者から後者を減算した後これを出力する。加算器１１０ｂは前記遅延素子１０８及び該遅延素子１０９ｂの出力信号を入力とし、該加算器１１０ａと同様、前者から後者を減算した後これを出力する。
【００４２】
判定回路１１１は前記加算器１１０ａ及び１１０ｂの各出力信号を入力とし、再生した周期Ｔのクロックにより差分信号をサンプリングして両者の値を参照し、隣接するシンボルの変化があるか否かによりゼロクロス点を検出し、ゼロクロス点を変化点としてクロックに対する位相誤差の判定を行う。
【００４３】
次に、第３の実施形態の動作について図２を参照して以下説明する。  
第１の実施形態に関して説明したように、図２の波形Ｂをクロック再生の対象信号のアイパターン波形と仮定すれば、波形Ｄのゼロクロス点を利用して、最大開口点（図２における頂点Ｐ及びＱ）に立ち上がりタイミングが一致したクロックを再生することが可能である。しかし、入力信号Ｒが符号間干渉を受けた場合を考えると、該入力信号Ｒのインパルス応答は歪み、波形が歪むため左右対称とならなくなる可能性がある。このことはすなわち、波形Ｄのゼロクロス点と波形Ｂの頂点との間に時間的ずれが生じるおそれがあることを意味する。
【００４４】
上記問題に対処するため、第３の実施形態では、クロック再生前に信号波形の対称化を行う手段として、基本構成を例えば３つのルートからなる適応整合フィルターの構成を採用する。又は、その中央のルートの複素乗算を左右のルートに振り分けた図４内の１０１から１０７までの回路（「構成回路」という。）を採用する。以下、各回路の動作について、両者を比較して説明する。
【００４５】
前記構成回路を変更し、複素乗算器１０５ａ、１０５ｂ及び相関器１０６の代わりに、中央ルートにも複素乗算器１０３ａ、１０３ｂ及び相関器１０４ａ、１０４ｂと同様な通常の構成を設けた場合、３つのルートの信号、すなわちＴ＝０（基準）の信号、該信号に対してＴ／２進みの信号、及びＴ／２遅れの信号の各々に対して判定データ信号Ｆとの相関処理を行い、その結果得られた時間反転複素共役を重みとして、同ルートの信号に掛ける構成となるから、インパルス応答の対称化が実現される。前記インパルス応答の対称化とは、進み波及び遅れ波による干渉量が均等化されることと同義である。従って、入力信号Ｒの波形の歪みも左右対称の形となる。
【００４６】
しかしながら、このような適応整合フィルターの構成においてはその特性であるタイミング制御機能による影響が生じる可能性がある。前記タイミング制御機能とは、判定データ信号Ｆと各ルートの信号との相関性に従い基準ルート（相関性が最も大きいルートを意味する）が移動することで、ダイバーシティ構成時の各ダイバーシティ間の時間差を吸収する機能である。無線通信では伝搬路が確定していないため、受信信号の遅延時間も随時変動しており、結果として基準ルートの変動が生じうる。
【００４７】
このような基準ルートの移動は、本実施形態の信号波形を対称化するという観点からは好ましくない特性である。つまり、基準ルートが中央から移動した結果、さらに「進み」あるいは「遅れ」のルートが存在しなくなり、対称化できなくなるおそれがある。
【００４８】
以上のことから、基準ルートが中央ルートに固定されることを実現するため、中央ルートに複素乗算器を配置しない構成とすることが好ましい。これは、中央ルートの信号に対して複素乗算する相関値（０〜１）が常に１であることと同義であり、つまり、他のルートより常に大きい値が複素乗算されているのだから、基準タップが中央タップから移動することはないという理由からである。但し、このままでは、本来複素乗算することで対称化されるところが複素乗算しないのであるから、逆に信号に対して余分な歪みを与える可能性がある。
【００４９】
これを回避するためには、中央ルートで得られた相関値を中央以外のルートに複素乗算する前記構成回路が採用できる。この構成回路によれば、中央ルートの相関値で正規化しているのと同じである。以上により基準ルートを中央ルートに固定させながらも、信号波形の対称化を可能とする。
【００５０】
以上のように本実施形態では、受信信号に対して時間反転複素共役を掛け合わせることで出力信号の対称化を行う対称化手段と、前記手段の出力信号をＴ遅延させる遅延手段と、前記Ｔ遅延する前後の各信号に対してτ遅延させる遅延手段と、前記τ遅延させる前の信号から前記τ遅延させた信号を減算する減算手段と、前記減算手段により得られた信号からゼロクロス点を検出する検出手段と、前記検出手段により検出したゼロクロス点を変化点とした、クロック再生するクロック再生手段に対する位相誤差を検出する位相検出手段とで構成される。また、基準ルートを中央ルートに固定させるため、中央ルートで得られた相関値を中央以外のルートに複素乗算して中央ルートの相関値で正規化する正規化手段を追加して構成される。
【００５１】
このように、受信信号に時間反転複素共役を乗算することで、符号間干渉により歪みを伴った信号波形を対称化することにより、クロック再生の信号のアイパターンの最大開口点と、時間軸上において前後にτずらした信号のゼロクロス点との差を最小限に抑えることが出来る。さらに、前記時間反転複素共役を乗算した結果、乗算前に比べて、受信信号のアイパターンの目が明確になる（すなわち「開く」）ことが期待できる。これは例えば、時間的に「進み」または「遅れ」の一方の信号からのみ符号間干渉を受けているとした場合、対称化により「進み」と「遅れ」双方に分散されるという理由からである。
【００５２】
また、以上の実施形態では擬似的ではあるもののアイパターンの最大開口点を検出しているので、関連技術のゼロクロス点検出方法では避けられなかった、符号間干渉を受けた場合のジッターや位相変動を抑えて、安定したクロック再生を期待することが出来る。
【００５３】
前記関連技術では、例えばＱＰＳＫ（四相位相変調）等の場合には、符号間干渉によりクロックの位相変動が生じ、さらに干渉の度合いが増していくとやがて同期が外れてしまうが、クロック再生前に予め信号波形の対称化を行うことで、進みまたは遅れの干渉波によって時間軸上一方向のみに歪みが増大していくのを防ぐことができ、これにより、一方向に位相変動を助長することがなくなり、受信機の再生クロックの位相変動を最小限に抑えて安定した復調を可能とする。
【００５４】
また、受信信号の最大開口部を検出し、該開口部にクロックの立ち上がりを一致させる制御が可能であるから誤り率の改善を期待できる。前記誤り率の改善は、結果として、同期保持の改善にもつながる。
【００５５】
尚、第３の実施形態では、位相検出回路として第２の実施形態を利用した構成例を示したが、位相検出回路を第１の実施形態を利用して構成できることは明らかである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態を示す図である。
【図２】本発明の実施形態における動作を示す図である。
【図３】本発明の第２の実施形態を示す図である。
【図４】本発明の第３の実施形態を示す図である。
【図５】本発明の関連技術のクロック再生回路を示す図である。
【符号の説明】
【００５７】
１０  位相検出回路
１２、１２ａ、１２ｂ  合成器（減算器）
１３  判定回路
２０  位相同期回路（ＰＬＬ）
３０  復調部（ＤＥＭ）
４０  判定器
１１、１４、１０１  遅延素子
１０２ａ〜１０２ｂ  遅延素子
１０３ａ〜１０３ｂ  複素乗算器
１０４ａ〜１０４ｂ  相関器
１０５ａ〜１０５ｂ  複素乗算器
１０６              相関器
１０７              合成器
１０８              遅延素子
１０９ａ〜１０９ｂ  遅延素子
１１０ａ〜１１０ｂ  合成器（減算器）
１１１              判定回路
３１                クロック位相検出器
３０１              アナログ・デジタル変換器
３０２〜３０４      フリップフロップ回路
３０５              分周器
３０６              電圧制御発振器
３０７              ループフィルター
３０８              条件判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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