(57)【要約】【課題】本発明は、正確な歪成分生成のための係数を決定するために調整作業を要せず、簡易な構成により、ＰＷＭの高調波成分を除去することができるＤ／Ａ変換器を提供する。【解決手段】デジタル信号をデルタシグマ変調するＤＳＭ１０３と、ＤＳＭ１０３から出力されるデジタル値に応じたパルス幅のパルス幅変調信号を出力するＰＷＭ１０４と、ＰＷＭ１０４で発生する歪成分を検出する歪検出器１０２を備え、歪検出器１０２はデジタル信号を受け位相補正する遅延器１１５と、ＤＳＭ１１３と、ＰＷＭ１１４と、ＰＷＭ１１４の出力からＤＳＭ１１３の出力を減算し減算結果を出力する減算器１１６と、遅延器１１５の出力信号から減算器１１６の出力信号を減算する減算器１１７を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力信号を信号処理した信号を出力する第１の回路に対して、
前記第１の回路と同一又は等価な構成の第２の回路を、前記第１の回路よりも前段に備え、
前記第２の回路は、入力信号を受け信号処理し、前記第２の回路の出力信号には、前記第１の回路に前記入力信号を入力した場合に生成される歪成分と等価な歪成分が含まれ、
前記第２の回路の出力信号より、前記入力信号成分を除いた歪成分を含む信号を抽出する回路を備え、
前記入力信号から、前記抽出された歪成分を含む信号を減算した信号が、前記第１の回路に入力され、前記第１の回路から歪成分が補正された信号が出力される、ことを特徴とする歪補正回路。
【請求項２】
入力信号を信号処理した信号を出力する第１の回路に対して、
前記第１の回路の入力と出力のそれぞれの切替を行い、前記第１の回路をして、歪検出と信号処理とを時分割で行うように切替制御する切替回路を備え、
前記切替回路により、まず、入力信号が前記第１の回路に入力され、前記第１の回路では前記入力信号を信号処理し、前記第１の回路の出力信号を帰還させ、
帰還路内に、前記第１の回路の出力信号より、前記入力信号成分を除いた歪成分を含む信号を抽出する回路を備え、
前記入力信号から、前記抽出された歪成分を含む信号を減算した信号が、前記第１の回路に入力され、前記第１の回路から歪成分が補正された信号が出力される、ことを特徴とする歪補正回路。
【請求項３】
前記第１の回路が、入力されるデジタル信号の値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調器を含む、ことを特徴とする請求項１又は２記載の歪補正回路。
【請求項４】
前記第１の回路が、前記デジタル信号を受けデルタシグマ変調して出力するデルタシグマ変調器をさらに含み、前記デルタシグマ変調器の出力が、前記パルス幅変調器に入力される、ことを特徴とする請求項３記載の歪補正回路。
【請求項５】
前記歪成分が、前記入力信号の高調波成分を含む、ことを特徴とする請求項１乃至３のいずれか１項に記載の歪補正回路。
【請求項６】
請求項４記載の歪補正回路を備えたデジタルアナログ変換器。
【請求項７】
デジタル信号を受けデルタシグマ変調して出力する第１のデルタシグマ変調器と、
前記第１のデルタシグマ変調器から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルス幅変調信号を出力する第１のパルス幅変調器と、
入力デジタル信号を受け出力信号を前記第１のデルタシグマ変調器に供給する歪検出器と、
を備え、
前記歪検出器は、
前記入力デジタル信号を受け位相補正して出力する遅延器と、
前記入力デジタル信号を受けデルタシグマ変調して出力する第２のデルタシグマ変調器と、
前記第２のデルタシグマ変調器から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルスを出力する第２のパルス幅変調器と、
前記第２のパルス幅変調器からの出力信号より、前記第２のデルタシグマ変調器からの出力信号を減算し、減算結果を出力する第１の減算器と、
前記遅延器の出力信号より、前記第１の減算器からの出力信号を減算し、減算結果を出力する第２の減算器と、
を備え、
前記第２の減算器の出力信号が前記第１のデルタシグマ変調器に入力される、ことを特徴とするデジタルアナログ変換器。
【請求項８】
前記歪検出器が、
前記第２のデルタシグマ変調器の出力信号を受けサンプリングレートを変換する第１のサンプリングレート変換回路を備え、
前記第１の減算器は、前記第２のパルス幅変調器の出力信号より、前記第１のサンプリングレート変換回路の出力信号を減算し、
前記第１の減算器の出力信号を受けサンプリングレートを変換する第２のサンプリングレート変換回路を備え、
前記第２の減算器は、前記遅延器の出力信号より、前記第２のサンプリングレート変換回路からの出力信号を減算し、減算結果を出力する、ことを特徴とする請求項７記載のデジタルアナログ変換器。
【請求項９】
前記歪検出器が、
前記第２のパルス幅変調器の出力信号を受けサンプリングレートを変換するサンプリングレート変換回路を備え、
前記第１の減算器は、前記サンプリングレート変換回路の出力信号より、前記第２のデルタシグマ変調器からの出力信号を減算し、減算結果を出力する、ことを特徴とする請求項８記載のデジタルアナログ変換器。
【請求項１０】
前記第１のデルタシグマ変調器と前記第２のデルタシグマ変調器とが同一構成であり、
前記第１のパルス幅変調器と前記第２のパルス幅変調器とが同一構成である、ことを特徴とする請求項７乃至９のいずれか１項に記載のデジタルアナログ変換器。
【請求項１１】
デジタル信号を受けデルタシグマ変調して出力するデルタシグマ変調器と、
前記デルタシグマ変調器から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調器と、
入力デジタル信号を受け位相補正して出力する遅延器と、
前記パルス幅変調器からの出力信号より、前記デルタシグマ変調器からの出力信号を減算し、減算結果を出力する第１の減算器と、
前記遅延器の出力信号より、前記第１の減算器からの出力信号を減算し、減算結果を出力する第２の減算器と、
前記入力デジタル信号と前記第２の減算器の出力信号のいずれか一方を選択して前記デルタシグマ変調器に入力する第１の切替スイッチと、
前記パルス幅変調器の出力信号を、出力バッファと前記第１の減算器のいずれか一方に出力する第２の切替スイッチと、
を備えている、ことを特徴とするデジタルアナログ変換器。
【請求項１２】
前記デルタシグマ変調器の出力信号を受けサンプリングレートを変換する第１のサンプリングレート変換回路を備え、
前記第１の減算器は、前記パルス幅変調器の出力信号より、前記第１のサンプリングレート変換回路の出力信号を減算し、
前記第１の減算器の出力信号を受けサンプリングレートを変換する第２のサンプリングレート変換回路を備え、
前記第２の減算器は、前記遅延器の出力信号より、前記第２のサンプリングレート変換回路からの出力信号を減算し、減算結果を出力する、ことを特徴とする請求項１１記載のデジタルアナログ変換器。
【請求項１３】
前記パルス幅変調器の出力信号を受けサンプリングレートを変換するサンプリングレート変換回路を備え、
前記第１の減算器は、前記サンプリングレート変換回路の出力信号より、前記デルタシグマ変調器からの出力信号を減算し、減算結果を出力する、ことを特徴とする請求項１１記載のデジタルアナログ変換器。
【請求項１４】
前記第１のサンプリングレート変換回路がインターポレーションフィルタを含み、
前記第２のサンプリングレート変換回路がデシメーションフィルタを含む、ことを特徴とする請求項８又は１２記載のデジタルアナログ変換器。
【請求項１５】
前記サンプリングレート変換回路がデシメーションフィルタを含む、ことを特徴とする請求項９又は１３記載のデジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換器に関し、特に、パルス幅変調信号を出力するデジタルアナログ変換器の歪補正に好適な構成の回路構成に関する。
【背景技術】
【０００２】
デジタルアナログ変換器（「Ｄ／Ａ変換器」とも略載される）として、デジタル信号のデジタル値に応じたパルス幅のパルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：「ＰＷＭ」とも略載される）信号を出力するパルス幅変調信号出力回路を用いるものが知られている。この種のＤ／Ａ変換器についてその概要を説明するため、以下では、特許文献１の記載を参照して説明する。図１３乃至図１５は、特許文献１の図面を引用したものである。図１３を参照すると、ΔΣ変調回路４の出力デジタル信号は、Ｄ／Ａ変換部を構成するＰＷＭ回路５に供給される。ＰＷＭ回路５は、入力されるデジタル信号のビット数に応じた数のパルス幅のＰＷＭ信号を出力する。例えば、受け取ったデジタル信号が３ビットであれば、ＰＷＭ回路５は、そのデジタル値に応じた７種類のパルス幅のＰＷＭ信号を出力する。
【０００３】
歪補正成分生成回路３は、入力信号からＰＷＭ回路５で発生する高調波歪の補正成分を生成する。位相補正回路１０は、歪補正成分生成回路３で生成した歪補正成分Ｄｎとちょうど逆位相となるように、入力信号を位相補正した信号Ｄｃを出力する。減算器２でＤｃからＤｄを差し引くことで、予めＰＷＭ回路５で生じる歪相当の成分を低減させる。
【０００４】
歪補正成分生成回路３では、入力信号の高調波成分を演算により擬似的に発生させる方式を取っている。位相補正回路１０は、歪補正成分生成回路３で生成した信号と逆相となる特性を持たせる。
【０００５】
図１４は、ＰＷＭ回路５発生する再生信号の２次高調波歪を除去する場合の位相補正回路１０および歪補正成分生成回路３の構成例を示している（特許文献１の図２を引用）。すなわち、この例においては、位相補正回路１０は、入力デジタルオーディオ信号Ｄｉの１サンプル分の遅延回路１１を備えている。位相補正回路１０の伝達関数Ｈａは、Ｈａ＝Ｚ−１である。なお、Ｚ−１は１サンプル遅延をＺ関数で表したものである。歪補正成分生成回路３は、乗算器３１と、アンプ３２と、１サンプル遅延回路３３、３５と、減算回路３４、３６を備えている。歪補正成分生成回路３の伝達関数Ｈｅは、
Ｈｅ＝α・ｘ２・（１−Ｚ−１）２
となる。ただし、αは定数、ｘは入力デジタル信号の値、Ｚ−１は１サンプル遅延をＺ関数で表している。
【０００６】
ＰＷＭ回路５では、再生信号成分の高調波歪が発生し、特に２次高調波歪が一番大きくなる。図１３に示した構成は、ＰＷＭ回路５で発生する再生信号成分の２次高調波歪を、規格化周波数が高いときにも、十分に抑圧できる。
【０００７】
図１５は、複数個の高調波歪を除去するＤ／Ａ変換器の構成例を示すものである（特許文献１の図８を引用）。歪補正成分生成回路３は、２次歪、３次歪、・・・のようにｍ（ｍは２以上の整数）個のｎ次高調波歪のそれぞれに対応する歪補正成分を生成する歪補正成分生成部３０１、３０２、・・・３０ｍを備え、歪補正成分生成部３０１、３０２、・・・３０ｍは、それぞれ入力端１からのデジタル信号ＤｉからＰＷＭ回路５で発生するｍ個の次数の高調波歪のうちの、対応する次数の高調波歪を除去するための歪補正成分Ｄｎ１、Ｄｎ２、・・・Ｄｎｍを生成するための伝達関数Ｈｅ１、Ｈｅ２、・・・Ｈｅｍを備える。歪補正成分生成部３０１、３０２、・・・３０ｍからの歪補正成分Ｄｎ１、Ｄｎ２、・・・Ｄｎｍは、加算回路３１０に供給され、加算回路３１０はｍ個の歪補正成分Ｄｎ１、Ｄｎ２、・・・Ｄｎｍの加算出力として歪補正成分Ｄｎを生成し、歪補正成分Ｄｎを減算回路２に供給し、位相補正回路１０からのデジタル信号から減算する。位相補正回路１０は、ｍ個の歪補正成分生成部３０１、３０２、・・・３０ｍでの位相特性に合わせるように、入力デジタル信号Ｄｉの位相特性を補正するための位相補正部１０１、１０２、・・・１０ｍを備え、位相補正部１０１、１０２、・・・１０ｍは、入力デジタル信号ＤｉについてＰＷＭ回路５で発生するｍ個のｎ次高調波歪のそれぞれが、ＰＷＭ回路５において、減算回路２を通ってきた歪補正成分Ｄｎ１、Ｄｎ２、・・・Ｄｎｍに対して、規格化周波数に関係なく、逆相となるように、入力デジタル信号Ｄｉを位相補正するための伝達関数Ｈａ１、Ｈａ２、・・・Ｈａｍを備える設計とされる。位相補正部１０１、１０２、・・・１０ｍからの位相補正されたデジタル信号Ｄｃ１、Ｄｃ２、・・・Ｄｃｍは、加算回路１１０に供給され、加算回路１１０は、ｍ個のデジタル信号Ｄｃ１、Ｄｃ２、・・・Ｄｃｍの加算出力として振幅および位相補正されたデジタル信号Ｄｃを生成し減算回路２に供給し、複数個のｎ次高調波歪を除去する構成とされている。
【０００８】
【特許文献１】特許第３７７２９７０号公報（特開２００３−１３３９５９号公報）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１３乃至図１５を参照して説明した関連技術のＤ／Ａ変換器は、次のような問題点を有している。なお、以下の内容は、本発明者の検討結果によるものである。
【００１０】
高調波歪を低減することはできるものの、例えば正確な歪成分生成のための係数を決定する等のために、調整作業が発生する。
【００１１】
すなわち、歪補正成分生成回路３（図１４参照）では、歪成分を演算により擬似的に生成しているため、実回路で発生する高調波歪のレベルに合わせて回路を調整することが必要となる。
【００１２】
また、一つの歪に対して一つの補正回路で対処しているため、複数次の成分に対応するためには、複数個の補正回路の設計が必要となる（図１５参照）。
【００１３】
通常、高調波歪は、複数次発生するが、それぞれの次数に対応した補正回路が必要となるため、補正する次数が多くなると、必然的に回路が複雑化してしまい、調整すべき項目も増加する。
【００１４】
さらに、入力信号の２乗演算に乗算器３１を備えている（図１４参照）。複数次の高調波歪を低減させる場合、位相補正回路１０（図１３参照）が複雑化する。また、高調波を生成するために２乗回路を必要としており、回路面積や消費電力の上でも、適用に制約が生じる場合がある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１６】
本発明の１つの側面（アスペクト）に係る回路（歪補正回路）においては、入力信号を信号処理した信号を出力する第１の回路に対して、前記第１の回路と前記信号処理に関して同一又は等価な構成を含む第２の回路を、前記第１の回路よりも前段に備え、前記第２の回路は、入力信号を受け信号処理し、前記第２の回路の出力信号には、前記第１の回路に前記入力信号を入力した場合に生成される歪成分と等価な歪成分が含まれ、前記第２の回路の出力信号より、前記入力信号成分を除いた歪成分を含む信号を抽出する回路を備え、前記入力信号から、前記抽出された歪成分を含む信号（歪信号）を減算した信号が、前記第１の回路に入力され、前記第１の回路から歪成分が補正された信号が出力される。
【００１７】
本発明の他の側面に係る回路（歪補正回路）においては、入力信号を信号処理した信号を出力する第１の回路に対して、前記第１の回路の入力と出力のそれぞれの切替を行い、前記第１の回路をして、歪検出と信号処理とを時分割で行うように切替制御する切替回路を備え、前記切替回路により、まず、入力信号が前記第１の回路に入力され、前記第１の回路では前記入力信号を信号処理し、前記第１の回路の出力信号を帰還させ、帰還路内に、前記第１の回路の出力信号より、前記入力信号成分を除いた歪成分を含む信号を抽出する回路を備え、前記入力信号から、前記抽出された歪成分を含む信号（歪信号）を減算した信号が、前記第１の回路に入力され、前記第１の回路から歪成分が補正された信号が出力される。
【００１８】
本発明においては、前記第１の回路が、入力されるデジタル信号の値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調器を含む。
【００１９】
本発明においては、前記第１の回路が、前記デジタル信号を受けデルタシグマ変調して出力するデルタシグマ変調器をさらに含み、前記デルタシグマ変調器の出力が、前記パルス幅変調器に入力される。
【００２０】
本発明の１つ側面に係る回路（デジタルアナログ変換器）においては、デジタル信号を受けデルタシグマ変調して出力する第１のデルタシグマ変調器と、
前記第１のデルタシグマ変調器から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルス幅変調信号を出力する第１のパルス幅変調器と、
入力デジタル信号を受け出力信号を前記第１のデルタシグマ変調器に供給する歪検出器と、を備えている。
【００２１】
本発明において、前記歪検出器は、
前記入力デジタル信号を受け位相補正して出力する遅延器と、
前記入力デジタル信号を受けデルタシグマ変調して出力する第２のデルタシグマ変調器と、
前記第２のデルタシグマ変調器から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルスを出力する第２のパルス幅変調器と、
前記第２のパルス幅変調器からの出力信号より、前記第２のデルタシグマ変調器からの出力信号を減算し、減算結果を出力する第１の減算器と、
前記遅延器の出力信号より、前記第１の減算器からの出力信号を減算し、減算結果を出力する第２の減算器と、
を備え、前記第２の減算器の出力信号が前記第１のデルタシグマ変調器に入力される。
【００２２】
本発明においては、前記歪検出器が、
前記第２のデルタシグマ変調器の出力信号を受けサンプリングレートを変換する第１のサンプリングレート変換回路を備え、
前記第１の減算器は、前記第２のパルス幅変調器の出力信号より、前記第１のサンプリングレート変換回路の出力信号を減算し、
前記第１の減算器の出力信号を受けサンプリングレートを変換する第２のサンプリングレート変換回路を備え、
前記第２の減算器は、前記遅延器の出力信号より、前記第２のサンプリングレート変換回路からの出力信号を減算し、減算結果を出力する構成としてもよい。
【００２３】
本発明においては、前記歪検出器が、
前記第２のパルス幅変調器の出力信号を受けサンプリングレートを変換するサンプリングレート変換回路を備え、
前記第１の減算器は、前記サンプリングレート変換回路の出力信号より、前記第２のデルタシグマ変調器からの出力信号を減算し、減算結果を出力する構成としてもよい。
【００２４】
本発明において、前記第１のデルタシグマ変調器と前記第２のデルタシグマ変調器とが同一構成であり、前記第１のパルス幅変調器と前記第２のパルス幅変調器とが同一構成とされる。
【００２５】
本発明の他の側面に係る回路（デジタルアナログ変換器）においては、デジタル信号を受けデルタシグマ変調して出力するデルタシグマ変調器と、
前記デルタシグマ変調器から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調器と、
前記入力デジタル信号を受け位相補正して出力する遅延器と、
前記パルス幅変調器からの出力信号より、前記デルタシグマ変調器からの出力信号を減算し、減算結果を出力する第１の減算器と、
前記遅延器の出力信号より、前記第１の減算器からの出力信号を減算し、減算結果を出力する第２の減算器と、
入力デジタル信号と前記第２の減算器の出力信号のいずれか一方を選択して前記デルタシグマ変調器に入力する第１の切替スイッチと、
前記パルス幅変調器の出力信号を、出力バッファと前記第１の減算器のいずれか一方に出力する第２の切替スイッチと、
を備えている。
【００２６】
本発明においては、前記デルタシグマ変調器の出力信号を受けサンプリングレートを変換する第１のサンプリングレート変換回路を備え、
前記第１の減算器は、前記パルス幅変調器の出力信号より、前記第１のサンプリングレート変換回路の出力信号を減算し、
前記第１の減算器の出力信号を受けサンプリングレートを変換する第２のサンプリングレート変換回路を備え、
前記第２の減算器は、前記遅延器の出力信号より、前記第２のサンプリングレート変換回路からの出力信号を減算し、減算結果を出力する。
【００２７】
本発明において、前記第１のサンプリングレート変換回路がインターポレーションフィルタを含み、前記第２のサンプリングレート変換回路がデシメーションフィルタを含む。
【００２８】
本発明においては、前記パルス幅変調器の出力信号を受けサンプリングレートを変換するサンプリングレート変換回路を備え、
前記第１の減算器は、前記サンプリングレート変換回路の出力信号より、前記デルタシグマ変調器からの出力信号を減算し、減算結果を出力する構成としてもよい。
【００２９】
本発明において、前記サンプリングレート変換回路がデシメーションフィルタを含む。
【発明の効果】
【００３０】
本発明によれば、正確に歪補正を行うための調整作業を要せず、簡易な構成により、高調波成分を除去することができる。
【発明を実施するための最良の形態】
【００３１】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明においては、パルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ  ：「ＰＷＭ」とも略記される）を用いるＤ／Ａ変換器において、ＰＷＭ変換に伴う歪発生を抑えるための構成として、実信号処理パスと同じデルタシグマ（ΔΣ）変調（Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒ  ：「ＤＳＭ」とも略記される）とＰＷＭを用いて歪検出を行う。かかる構成により、発生する歪成分と完全に同一の歪成分を検出することができる。
【００３２】
本発明に係る回路においては、その１つの態様として、図２を参照すると、入力信号を信号処理した信号を出力する第１の回路（ＤＳＭ１０３、ＰＷＭ１０４）に対して、前記第１の回路と等価な第２の回路（ＤＳＭ１１３、ＰＷＭ１１４）を、歪検出器として、前記第１の回路よりも前段に備え、前記第２の回路（ＤＳＭ１１３、ＰＷＭ１１４）は、入力信号を受け信号処理し、前記第２の回路の出力信号には、前記第１の回路に前記入力信号を入力した場合に前記第１の回路の出力信号に含まれる歪成分（例えば入力信号の高調波成分）と等価な歪成分が含まれ、前記第２の回路（ＤＳＭ１１３、ＰＷＭ１１４）の出力信号より、前記入力信号成分を除いた前記歪成分を含む信号を抽出し、前記入力信号から、前記歪成分を抽出した信号を減算した信号が、前記第１の回路（ＤＳＭ１０３、ＰＷＭ１０４）に入力され、前記第１の回路の出力（ＰＷＭ１０４）から歪成分（例えば入力信号の高調波成分）が補正（抑制、除去）された信号が出力される。
【００３３】
本発明によれば、歪検出器として、１組の回路（ＤＳＭ、ＰＷＭ）で、全高調波歪に対応できる。
【００３４】
さらに、本発明によれば、実信号処理パスの回路（ＤＳＭ、ＰＷＭ）を歪検出器として用いる構成としたことにより、歪検出器を改めて設計する必要はない。本発明によれば、更に、歪検出器の伝達関数の設計が必要なく、設計期間や工数削減に寄与する。
【００３５】
本発明において、歪成分の除去は、実信号処理パスの回路であるＤＳＭよりも以前で行う。
【００３６】
本発明において、ノイズシェーピング特性の劣化やＰＷＭ変換に要するクロック周波数の増加を伴わずに、特性を改善することができる。
【００３７】
一般に、ＰＷＭの分解能が増加すると必要となるクロック周波数も増加する関係にあるため、ＰＷＭの分解能は低く設定される。
【００３８】
分解能を低くするためには、入力信号のビット幅も小さくする必要があるため、ＤＳＭを用いて、信号の帯域内品質は保ちつつ、ビット幅を下げている。
【００３９】
このため、ＤＳＭの後に、歪検出及び補正を行う場合、表現できる歪成分の分解能が小さくなり、効果的な除去が困難な上、ノイズシェーピング特性の劣化やビット幅増加によるＰＷＭ処理に必要なクロック周波数の増加等が発生する可能性がある。
【００４０】
これに対して、本発明によれば、ＰＷＭ変換方式の構成や、ＤＳＭ（ΔΣ変調器）の伝達関数、信号のサンプリング周波数、ビット幅に依存せずに、良好な歪補正を行うことができる。
【００４１】
本発明において、ＤＳＭとＰＷＭとしては、同一の回路（ＤＳＭ、ＰＷＭ）を２組用意するという構成に限定されるものでなく、本発明の別の態様として、ＤＳＭとＰＷＭの１組を、時分割で利用するようにしてもよいことは勿論である。本発明に係る回路においては、その別の態様として、図６を参照すると、入力信号を信号処理した信号を出力する第１の回路（ＤＳＭ、ＰＷＭ）に対して、前記第１の回路（ＤＳＭ、ＰＷＭ）の入力と出力のそれぞれの切替を行い、前記第１の回路をして、歪検出と信号処理とを時分割で行うように切替制御する切替回路（ＳＷＡ、ＳＷＢ）を備え、切替回路により、まず、入力信号が前記第１の回路（ＤＳＭ、ＰＷＭ）に入力され、前記第１の回路（ＤＳＭ、ＰＷＭ）では前記入力信号を信号処理し、前記第１の回路の出力信号を帰還させ、帰還路内で、前記第１の回路の出力信号より前記入力信号成分を除いた歪成分を含む信号を抽出する（歪検出サイクル）。次に、前記入力信号より、前記第１の回路で生成される歪成分を減算した信号が、前記第１の回路（ＤＳＭ、ＰＷＭ）に入力され、前記第１の回路の出力（ＰＷＭ）から、歪成分（例えば入力信号の高調波成分）が補正（抑制、除去）された信号が出力される。以下、デジタルオーディオ再生装置におけるオーバーサンプリング型Ｄ／Ａ変換器に本発明を適用した実施例について説明する。
【００４２】
図１は、本発明の一実施例の全体構成を示す図である。図１を参照すると、本実施例は、オーバーサンプリングフィルタ（Ｏｖｅｒ  Ｓａｍｐｌｉｎｇ  Ｆｉｌｔｅｒ：「ＯＳＦ」とも略記される）１０１の出力信号が、本発明による歪検出器（Ｄｉｓｔｏｒｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）１０２へ入力される。なお、ＯＳＦ１０１では、もとのサンプリング周波数ｆｓのｎ倍の周波数（ｎ×ｆｓ）でデータをサンプリングする。歪検出器１０２の出力は、出力符号と入力符号の差を積分し積分結果が最小となるように符合を出力するＤＳＭ（Ｄｅｌｔａ  Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒ）１０３に入力され、ＤＳＭ１０３の出力は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｏｒ）１０４に入力される。ＤＳＭ１０３の出力の周波数スペクトラム特性において、量子化雑音成分は高い周波数側に分布し、ノイズシェーピング特性を実現している。なお、ＰＷＭ１０４の出力は、いずれも図示されない、ドライバアンプ、平滑回路を通してスピーカーを駆動する。
【００４３】
ＤＳＭ（ΔΣ変調）１０３は、入力されるデジタル信号のビット数を落とし、量子化ノイズを高域側に移す。例えば２４ビットのデジタルオーディオ信号に対して３次のノイズシェーピングを行なって、３〜８ビットのデジタル信号を出力する。
【００４４】
図２は、図１の歪検出器１０２の構成をシグナルフロー（Ｓｉｇｎａｌ  Ｆｌｏｗ  Ｄｉａｇｒａｍ）で示した図である。図２を参照すると、歪検出器１０２は、遅延器（Ｄｅｌａｙ  Ｃｏｎｔｒｏｌｌｅｒ）１１５と、ＤＳＭ（ΔΣ変調）１１３と、ＰＷＭ１１４と、ＰＷＭ１１４の出力信号よりＤＳＭ１１３の出力信号（フィードフォアワードされた信号）を減算する減算器１１６と、遅延器（Ｄｅｌａｙ  Ｃｏｎｔｒｏｌｌｅｒ）１１５の出力信号より、減算器１１６の出力信号を減算する減算器１１７を備えている。
【００４５】
減算器１１７は、入力信号と、実信号パスと同等のΔΣ変調、及びＰＷＭ処理を行った信号の差分信号を生成する（高調波歪成分の抽出）。
【００４６】
遅延器１１５は、ＤＳＭ１１３、ＰＷＭ１１４、減算器１１６の歪検出の遅延を補正する。なお、減算器１１６は、ＰＷＭ１１４の出力信号と、ＤＳＭ１１３の出力信号の逆相信号とを加算（ＡＤＤ）する動作を行う加算器でもある。同様に、減算器１１７は、遅延器１１５の出力信号と、減算器１１６の出力信号の逆相信号とを加算（ＡＤＤ）する動作を行う加算器でもある。
【００４７】
オーバーサンプリングフィルタ（ＯＳＦ）１０１の出力信号から歪検出器１０２の出力の信号を差し引いた信号（減算器１１７の出力）が、実信号パスのＤＳＭ１０３へ入力される。
【００４８】
図３は、図２の歪検出（Ｄｉｓｔｏｒｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）回路の各ノードでの周波数領域のスペクトラム特性を模式的に示す図である。なお、図３のスペクトラム特性（ａ）乃至（ｅ）は、対応するノード７１〜７５での時間領域の信号をＤＦＴ（離散フーリエ変換）、あるいはＦＦＴ（高速フーリエ変換）等により周波数領域に変換しパワースペクトラム（スペクトラム強度）表示したものである。
【００４９】
図１のＯＳＦ１０１の出力、すなわち、遅延器１１５の入力ノード（図３の７１）の周波数成分は、図３のスペクトラム特性（ａ）に示すように、信号スペクトルと、雑音成分（量子化雑音等）が含まれる。なお、Ｎｙｑｕｉｓｔ（ナイキスト）周波数（ｎ×ｆｓ／２）まで量子化雑音は一様に分布している。サンプリング周波数に反比例して単位周波数あたりの雑音電力は低減することが知られており、オーバーサンプリング（ｎ×ｆｓ）によって、量子化雑音のスペクトラム強度は、サンプリング周波数ｆｓの場合の１／ｎに低減される。
【００５０】
ＤＳＭ１１３の出力ノード（図３の７２）においては、図３のスペクトラム特性（ｂ）に示すように、量子化雑音は高い周波方向にシフトされており、低周波側のスペクトラム強度は低減される。なお、スペクトラム特性（ｂ）では、雑音成分スペクトラムを模式的に直角三角形で表している。
【００５１】
ＰＷＭ１１４の出力（図３の７３）においては、図３のスペクトラム特性（ｃ）に示すように、信号の高調波成分が現われる。なお、スペクトラム特性（ｃ）では、信号成分と、２次、３次の高調波成分のスペクトルのみが示されており、４次以上の高調波のスペクトラム強度は、ノイズシェーピングされた雑音レベル以下となっているため、図示されない。
【００５２】
減算器１１６の出力（図３の７４）においては、図３のスペクトラム特性（ｄ）に示すように、信号成分は相殺されて消え、高調波成分（２次、３次、・・・）が残る。なお、雑音成分は、無相関（ランダム）であるため、減算器１１６による減算（正相信号と逆相信号の加算）でも相殺されることなく、残る。
【００５３】
減算器１１７の出力においては、入力信号を遅延器１１５で遅延させた信号（スペクトラム特性（ａ））より、減算器１１６の出力信号（スペクトラム特性（ｄ））を時間領域で差し引いた信号の周波数成分として、信号スペクトルと、減算器１１６の出力ノード（図３の７４）に含まれる高調波成分と逆相の高調波成分が残る。
【００５４】
これを、ＤＳＭ１０３でΔΣ変調し、ＰＷＭ１０４でＰＷＭ変調する。ＰＷＭ１０４の出力ノード（図３の７５）のスペクトラム特性は、図３の（ｅ）に示すようなものとなり、高調波成分は現われない。なお、前述したように、減算器１１６、１１７は、いずれも時間領域（ｔｉｍｅ  ｄｏｍａｉｎ）で信号の減算を行うものであり、周波数領域（ｆｒｅｑｕｅｎｃｙ  ｄｏｍａｉｎ）においてスペクトラム特性同士の減算等を行うものではないことを付言しておく。
【００５５】
図２にシグナルフローを示した歪検出器１０２について具体的な構成例を以下に説明する。
【００５６】
図４は、歪検出器１０２の一実施例（実施例１）の構成を示す図である。図４を参照すると、歪検出器１０２は、入力されたデジタル信号を受けデルタシグマ変調するＤＳＭ１１３と、ＤＳＭ１１３から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルスを出力するＰＷＭ１１４と、ＤＳＭ１１３の出力信号を受け補間によりサンプリングレートを変換するインターポレーションフィルタ（ＩＴＰＬ）１１８と、ＰＷＭ１１３の出力からＩＴＰＬ１１８の出力信号を減算する減算器１１６と、減算器１１６の出力信号を受け間引きによりサンプリングレートを変換するデシメーションフィルタ（ＤＣＭＴ）１１９と、遅延器（ＤＥＬＡＹ  ＣＯＮＴＲＯＬＬＥＲ）１１５とを備えている。遅延器１１５の出力からデシメーションフィルタ１１９の出力を減算する減算器１１７の出力が、ＤＳＭ１０３に入力され、ＤＳＭ１０３の出力がＰＷＭ１０４に入力される。ＤＳＭ１１３では、例えば２４ビットのデジタルオーディオ信号に対して３次のノイズシェーピングを行なって、例えば３〜８ビットのデジタル信号を出力し、ＩＴＰＬ１１８は、ＤＳＭ１１３の出力（図２のＯＳＦのサンプリング周波数ｎ×ｆｓ）をアップサンプリングしてＰＷＭ１１４でのサンプリングレート（ｍ×ｆｓ）にあわせる。ＤＣＭＴ１１９は、サンプリングレートｍ×ｆｓでサンプルされた信号を間引いてサンプリングレートをｎ×ｆｓに戻す。
【００５７】
図５は、歪検出器１０２の別の実施例（実施例２）の構成を示す図である。図５を参照すると、歪検出器１０２は、入力されたデジタル信号を受けデルタシグマ変調するＤＳＭ１１３と、ＤＳＭ１１３から出力されるデジタル信号を受け該デジタル信号の値に応じたパルス幅のパルスを出力するＰＷＭ１１４と、ＰＷＭ１１４の出力信号のサンプリングレートを変換するデシメーションフィルタ（ＤＣＭＴ）１１９と、ＤＣＭＴ１１９の出力からＤＳＭ１１３の出力を減算する減算器１１６と、遅延器（ＤＥＬＡＹ  ＣＯＮＴＲＯＬＬＥＲ）１１５を備えている。遅延器１１５の出力からデシメーションフィルタ１１９の出力を減算する減算器１１７の出力が、ＤＳＭ１０３に入力され、ＤＳＭ１０３の出力がＰＷＭ１０４に入力される。なお、ＤＳＭ１１３の出力は、バッファ（不図示）等を介して、ＰＷＭ１１４、ＤＣＭＴ１１９の遅延時間分、遅延させて減算器１１６に入力される。図５に示す構成は、図４のＩＴＰＬ１１８を削除し、かわりにバッファ（不図示）等を備え、ＤＣＭＴ１１９の出力からＤＳＭ１１３の出力を減算するようにしたものである。
【００５８】
上記した各実施例においては、ＤＳＭ１０３とＰＷＭ１０４とは別に、歪検出器１０２内にＤＳＭ１１３とＰＷＭ１１４を備えている。すなわち、各実施例においては、ＤＳＭとＰＷＭの組を２組備えているが、本発明はかかる構成に限定されるものでないことは勿論である。例えば、ＤＳＭとＰＷＭを１組で構成し、１組を歪検出用と信号処理用に時分割で切替えるようにしてもよい。以下に、この実施例を説明する。
【００５９】
図６は、本発明の別の実施例（実施例３）の構成を示す図である。図４に示した前記実施例では、ＤＳＭ１１３、ＰＷＭ１１４と、ＤＳＭ１０３、ＰＷＭ１０４の２組を用いていたものを、本実施例では、１組とし、時分割で歪検出器として用いるものである。図６において、矢線は、信号のパスを表している。図７は、図６の回路の処理動作を説明する流れ図である。なお、図６の回路を、例えばＤＳＰ（デジタルシグナルプロセッサ）又はＣＰＵ等のプログラム制御のプロセッサで実現した場合、図７のフローは、ＤＳＰ（又はＣＰＵ）における演算処理の手順を表している。また、図６の回路を、ＤＳＰ(ＣＰＵ)等で実現した場合、ＤＳＭ１０３には、図示されないワークメモリが接続される（ワークメモリを歪検出と実信号処理の時分割に対応して切替えてもよい）。
【００６０】
図６を参照すると、切替スイッチ（ＳＷＡ）１２０と、ＤＳＭ１０３と、ＰＷＭ１０４と、切替スイッチ（ＳＷＢ）１２１と、バッファ１２２、遅延器１１５と、減算器１１６と、デシメーションフィルタ（ＤＣＭＴ）１１９と、減算器１１７と、インターポレーションフィルタ（ＩＴＰＬ）１１８を備えている。図６において、遅延器１１５、減算器１１６、デシメーションフィルタ（ＤＣＭＴ）１１９、減算器１１７、インターポレーションフィルタ（ＩＴＰＬ）１１８は、図４のそれぞれと同一の働きをなす。
【００６１】
図６及び図７を参照して、本実施例の動作を説明する。サンプリング周波数ｆｓのｎ倍にオーバーサンプリングされた入力信号（図１のＯＳＦ１０１の出力信号）は、切替スイッチ（ＳＷＡ）１２０を介して、ＤＳＭ１０３に入力されＤＳＭ処理され（図７のＤＳＭ１）、その出力は、ＰＷＭ１０４、ＩＴＰＬ１１８に入力され、図７のＰＷＭ１、ＩＴＰＬの処理が並列に行われる。ＰＷＭ１０４の出力は切替スイッチ（ＳＷＢ）１２１を経由して減算器１１６に入力され、ＩＴＰＬ１１８の出力が減算される（図７のＡＤＤ１）。なお、減算器１１６では、ＰＷＭ１０４とＩＴＰＬ１１８の出力の逆相を加算するため、図７では、加算演算（ＡＤＤ１）で表している。減算器１１６の出力は、ＤＣＭＴ処理される。減算器１１７において、遅延器１１５の出力（図７のＤＥＬＡＹ）より、ＤＣＭＴ１１９の出力が減算される（図７のＡＤＤ２）。減算器１１７での減算結果は、切替スイッチ（ＳＷＡ）１２０を介して、再び、ＤＳＭ１０３に入力され、ＤＳＭ処理され（図７のＤＳＭ２）、ＤＳＭ１０３の出力は、ＰＷＭ１０４に入力され（図７のＰＷＭ２）、切替スイッチ（ＳＷＢ）１２１を介してバッファ１２２に一旦蓄積されたのち出力される。特に制限されないが、バッファ１２２の出力は、いずれも図示されない、ドライバ、平滑回路を介してスピーカーに接続される。
【００６２】
ＩＴＰＬ１１８は、ＰＷＭ１０４のサンプリングレートに対応させて、ｎ×ｆｓのサンプリングレートをｍ×ｆｓ（ｍはｍ＞ｎ）に変換する。デシメーションフィルタは、ｍ×ｆｓをｎ×ｆｓにダウンサンプルする。
【００６３】
なお、図６に示した構成（ＤＳＭとＰＷＭを１組備える）において、図４の構成（ＤＳＭとＰＷＭを２組備える）場合と同等のレートで信号の入出力を行う場合、各回路は、図４の回路の動作周波数の２倍の動作周波数で駆動される。
【００６４】
図８は、１組のＤＳＭとＰＷＭを時分割で用いる、別の実施例（実施例４）の構成を示す図である。本実施例は、図５のＤＳＭ１１３、ＰＷＭ１１４とＤＳＭ１０３、ＰＷＭ１０４を１組としたものである。図８において、矢線は、信号のパスを表している。図９は、図８の回路の処理動作を説明する流れ図である。なお、図８の回路を、例えばＤＳＰ（デジタルシグナルプロセッサ）又はＣＰＵ等のプログラム制御のプロセッサで実現した場合、図９のフローは、ＤＳＰ（又はＣＰＵ）における演算処理の手順を表している。また、図８の回路を、ＤＳＰ(ＣＰＵ)等で実現した場合、ＤＳＭ１０３には、図示されないワークメモリが接続される（ワークメモリを歪検出と実信号処理の時分割に対応して切替えてもよい）。
【００６５】
図８を参照すると、切替スイッチ（ＳＷＡ）１２０と、ＤＳＭ１０３と、ＰＷＭ１０４と、スイッチ（ＳＷＢ）１２１と、バッファ１２２、１２３と、遅延器１１５と、減算器１１６と、デシメーションフィルタ（ＤＣＭＴ）１１９と、減算器１１７を備えている。図８において、遅延器１１５、減算器１１６、デシメーションフィルタ（ＤＣＭＴ）１１９、減算器１１７は、図５のそれぞれと同一の働きをなす。
【００６６】
サンプリング周波数ｆｓのｎ倍にオーバーサンプリングされた入力信号は、切替スイッチ（ＳＷＡ）１２０を介してＤＳＭ１０３に入力されＤＳＭ処理され（図９のＤＳＭ１）、その出力はＰＷＭ１０４、バッファ（ＢＵＦ）１２３に入力される（図９のＰＷＭ１とＢＵＦ）。ＰＷＭ１の出力（サンプリングレートｍ×ｆｓ）は切替スイッチ（ＳＷＢ）１２１を経由して、ＤＣＭＴ１１９に入力され、サンプリングレートｎ×ｆｓに戻され（図９のＤＣＭＴ１）、ＤＣＭＴ１１９の出力は減算器１１６に入力され、減算器１１６では、ＤＣＭＴ１１９の出力よりバッファ１２３の出力を減算する（図９のＡＤＤ１）。さらに、減算器１１７において、遅延器１１５の出力（図９のＤＥＬＡＹ）より、減算器１１６の出力が減算され（図９のＡＤＤ２）、減算結果は、切替スイッチ（ＳＷＡ）１２０を介してＤＳＭ１０３に入力され、ＤＳＭ処理され（図９のＤＳＭ２）、ＤＳＭ１０３の出力はＰＷＭ１０４に入力されてＰＭＷ処理され（図９のＰＷＭ２）、ＰＷＭ１０４の出力は、切替スイッチ（ＳＷＢ）１２１を介してバッファ１２２に一時的に蓄積されて出力される。バッファ１２２は、ＰＷＭ１０４からの出力信号のタイミングを調整する。また、バッファ１２３は、ＤＳＭ１０３の出力を、ＰＷＭ１０４、ＤＣＭＴ１１９の処理遅延に対応させて遅延させる働きを担うものである。特に制限されないが、バッファ１２２の出力は、いずれも図示されない、ドライバ、平滑回路を介してスピーカーに接続される。
【００６７】
なお、図８の構成において、図５の場合と同等のレートで信号の入出力を行う場合、各回路は、図５の回路の動作周波数の２倍の動作周波数で駆動される。
【００６８】
本発明に係る回路の作用効果を検証するため、シミュレーションを行った。本発明による回路及び比較例のシミュレーション結果を、図１０乃至図１２に示す。
【００６９】
図１０は、比較例として、本発明による歪検出器を備えない場合（図１において歪検出器１０２を除いた場合）の、ＰＷＭの出力の周波数スペクトラム特性を示す図である。５ＫＨｚの信号成分に対して１０ＫＨｚの２次高調波成分が現われている。
【００７０】
これに対して、図１１は、本発明によるＰＷＭの出力の周波数スペクトラム特性を示す図である。図１１に示すように、２次高調波は現われない。図１１から、高調波歪を改善できることが確認できる。すなわち、実信号処理パスと同じ回路（ＤＳＭ＋ＰＷＭ）を用いて、歪成分を抽出するため、正確な歪成分が検出できることが検証された。
【００７１】
図１２は、入力信号周波数とＤ／Ａ変換器（ＰＷＭ１１４）の出力のＳ／Ｎ＋Ｄ（信号対雑音比＋歪（Ｄｉｓｔｏｒｔｉｏｎ））の特性のシミュレーション結果を示す図である（サンプリング周波数ｆｓ＝４８ＫＨｚ、２０ＫＨｚ帯域）。図１２は、Ｄ／Ａ変換器のダイナミック特性（実質、どの周波数まで使えるか）を示している。
【００７２】
図１２において、横軸は入力信号周波数（単位ＫＨｚ）、縦軸はＳ／Ｎ＋Ｄである（単位ｄＢ）。三角を結んだ特性が、本発明により歪補正したものであり、四角を結んだ特性は、比較例（歪補正無し）である。本発明により歪補正することで、入力信号周波数を高くしても、Ｓ／Ｎ＋Ｄは、低下しない。一方、比較例の場合、入力信号周波数が高くなるとそれに追従してＳ／Ｎ＋Ｄは低下する。
【００７３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態の全体構成を説明する図である。
【図２】本発明の一実施形態の歪検出器の構成を示す図である。
【図３】図２の歪検出器の代表的なノードにおける信号の周波数領域で模式的に示す図である。
【図４】本発明の第１の実施例の構成を示す図である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】本発明の第３の実施例の処理動作を説明する図である。
【図８】本発明の第４の実施例の構成を示す図である。
【図９】本発明の第４の実施例の処理動作を説明する図である。
【図１０】比較例のシミュレーション結果を示す図である。
【図１１】本発明のシミュレーション結果を示す図である。
【図１２】Ｄ／Ａ変換器のダイナミック特性を、本発明の実施例と比較例について示す図である。
【図１３】関連技術の構成を示す図である（特許文献１の図１）。
【図１４】関連技術の構成を示す図である（特許文献１の図２）。
【図１５】関連技術の構成を示す図である（特許文献１の図８）。
【符号の説明】
【００７５】
２  減算回路
３  歪補正成分生成回路
４  ＤＳＭ（ΔΣ変調回路）
５  パルス幅変調器（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｏｒ）
１０  位相補正回路
７１〜７５  ノード
１０１  オーバーサンプリングフィルタ（ＯＳＦ：ＯｖｅｒＳａｍｐｉｎｇ  Ｆｉｌｔｅｒ）
１０２  歪検出器（Ｄｉｓｔｏｒｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）
１０３、１１３  ΔΣ変調器（ＤＳＭ：Ｄｅｌｔａ  Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒ）
１０４、１１４  パルス幅変調器（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｏｒ）
１１５  遅延器（Ｄｅｌａｙ  Ｃｏｎｔｒｏｌｌｅｒ）
１１６、１１７  減算器
１１８  インターポレーションフィルタ（ＩＴＰＬ）
１１９  デシメーションフィルタ（ＤＣＭＴ）
１２０  切替スイッチ（ＳＷＡ）
１２１  切替スイッチ（ＳＷＢ）
１２２、１２３  バッファ（ＢＵＦ）
【図１】
2009005073.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009005073.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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