(57)【要約】【課題】アナログ／デジタル共用チューナにおいて、低コストで基準クロックの成分及び高調波による妨害対策を実現する。【解決手段】アナログ信号及びデジタル信号を受信可能であり、受信したアナログ信号またはデジタル信号をＩＦ信号に変換するチューナ回路部１００をアナログ／デジタル共用とする。また、アナログ信号を受信時に該アナログ信号を復調するアナログ復調部１１０と、デジタル信号を受信時に該デジタル信号を復調するデジタル復調部１２０とを備える。上記デジタル復調部１２０は、クリスタル等の発振素子とＰＬＬ発振回路１２４とで形成された基準クロック発振部を備えており、アナログ信号の受信時には、上記発振素子の両端をスイッチ１３１によってショートさせる等の動作によって上記基準クロック発振部を停止させる。【選択図】図１
2009296310.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号及びデジタル信号を受信可能であり、受信したアナログ信号またはデジタル信号をＩＦ信号に変換するチューナ回路部と、
アナログ信号を受信した場合に、該アナログ信号を復調するアナログ復調部と、
デジタル信号を受信した場合に、該デジタル信号を復調するデジタル復調部とを有し、
上記デジタル復調部は、発振素子と発振回路とで形成された基準クロック発振部を備えており、
アナログ信号の受信時には、上記基準クロック発振部を停止させることを特徴とするアナログ／デジタル共用チューナ。
【請求項２】
アナログ／デジタル共用チューナを制御する制御部を備えていると共に、
上記チューナ回路部はＰＬＬ回路を有しており、
上記デジタル復調部はインターフェース回路を備えており、
アナログ信号の受信時には上記制御部と上記ＰＬＬ回路とが直接バス接続され、デジタル信号の受信時には上記制御部と上記ＰＬＬ回路とが上記インターフェース回路を介してバス接続されるようにバス経路が切り替えられることを特徴とする請求項１に記載のアナログ／デジタル共用チューナ。
【請求項３】
アナログ信号の受信時には、上記基準クロック発振部における発振素子の両端をスイッチの導通によってショートさせることを特徴とする請求項１または２に記載のアナログ／デジタル共用チューナ。
【請求項４】
アナログ信号の受信時には、上記基準クロック発振部における発振素子の片側をスイッチの導通によって接地させることを特徴とする請求項１または２に記載のアナログ／デジタル共用チューナ。
【請求項５】
上記スイッチとしてダイオードを用いることを特徴とする請求項３または４に記載のアナログ／デジタル共用チューナ。
【請求項６】
上記スイッチとしてトランジスタを用いることを特徴とする請求項３または４に記載のアナログ／デジタル共用チューナ。
【請求項７】
上記デジタル復調部は、上記基準クロック発振部を含むデジタル復調ＩＣを備えており、
上記デジタル復調ＩＣに設けられた端子からの入力によって、上記基準クロック発振部における上記発振回路のＯＮ／ＯＦＦが切り替えられることを特徴とする請求項１から６の何れかに記載のアナログ／デジタル共用チューナ。
【請求項８】
上記デジタル復調部は、上記インターフェース回路を含むデジタル復調ＩＣを備えており、
上記デジタル復調ＩＣに設けられた端子からの入力によって、上記バス経路が切り替えられることを特徴とする請求項２に記載のアナログ／デジタル共用チューナ。
【請求項９】
上記デジタル復調ＩＣは、さらに上記基準クロック発振部を含んでおり、
上記デジタル復調ＩＣに設けられた上記端子からの入力によって、上記基準クロック発振部における上記発振回路のＯＮ／ＯＦＦ切り替えが、上記バス経路の切り替えと連動して行なわれることを特徴とする請求項８に記載のアナログ／デジタル共用チューナ。
【請求項１０】
上述チューナ回路部、上記アナログ復調部、および上記デジタル復調部のそれぞれが、以下の(A)〜(C)の何れかの構成となっていることを特徴とする請求項１または９の何れかに記載のアナログ／デジタル共用チューナ。
(A) 独立した基板に分離して形成されている。
(B) 独立したシャーシに分離して形成されている。
(C) 独立した基板およびシャーシに分離して形成されている。
【請求項１１】
アナログ信号及びデジタル信号を受信可能であり、受信したアナログ信号またはデジタル信号をＩＦ信号に変換するチューナ回路部と接続されており、
上記チューナ回路部からアナログ信号が入力された場合に、該アナログ信号を復調するアナログ復調部と、
上記チューナ回路部からデジタル信号が入力された場合に、該デジタル信号を復調するデジタル復調部とを有し、
上記デジタル復調部は、発振素子と発振回路とで形成された基準クロック発振部を備えており、
アナログ信号の受信時には、上記基準クロック発振部を停止させることを特徴とする信号復調装置。
【請求項１２】
信号復調装置を制御する制御部を備えていると共に、
該信号復調装置と接続される上記チューナ回路部は、ＰＬＬ回路を有しており、
上記デジタル復調部はインターフェース回路を備えており、
該信号復調装置と上記チューナ回路部とが接続された時に、上記ＰＬＬ回路は上記制御部によって制御されるものであり、
アナログ信号の受信時には上記制御部と上記ＰＬＬ回路とが直接バス接続され、デジタル信号の受信時には上記制御部と上記ＰＬＬ回路とが上記インターフェース回路を介してバス接続されるようにバス経路が切り替えられることを特徴とする請求項１１に記載の信号復調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号およびデジタル信号の両方を受信出来るアナログ／デジタル共用チューナに関するものである。
【背景技術】
【０００２】
最近の各国のＴＶセット等は、アナログ信号およびデジタル信号の両方を受信出来る機能が必要とされているが、アナログ用およびデジタル用のそれぞれに専用の受信回路を備えるとコスト的に高価となる。そのため、チューナ回路部を共用し、ＩＦ信号処理以降にをアナログ用回路およびデジタル用回路の両方を搭載する事が非常に増加している。
【０００３】
図５は、このようなアナログ／デジタル共用としたチューナの従来の回路ブロック例を示すものである。これは、日本仕様におけるアナログ／デジタル共用チューナの回路ブロック例である。図５に示すチューナでは、トラッキングＢＰＦ(Band Pass Filter)−１、ＲＦ  ＡＭＰ、およびトラッキングＢＰＦ−２、およびＭＯＰ(Mixer-Oscillator-PLL)  ＩＣが、アナログ／デジタル共用のチューナ回路部１００を構成している。
【０００４】
上記チューナでは、アンテナＡＮＴより地上波アナログ及びデジタルのｃｈ(channel)信号が入力されると、トラッキングＢＰＦ−１、ＲＦ  ＡＭＰ、およびトラッキングＢＰＦ−２により希望ｃｈ（ＲＦ信号）が選択および増幅される。増幅された希望ｃｈのＲＦ信号は、後段のＭＯＰ  ＩＣへ入力される。
【０００５】
ＭＯＰ  ＩＣ内の混合器ＭＩＸは、上記ＲＦ信号と局発発振回路１０１から得られる局部発振成分とを混合してＩＦ信号を出力する。局部発振回路１０１は、チューナ回路部用のＰＬＬ回路１０２にて制御される。また、混合器ＭＩＸから出力される上記ＩＦ信号は、ＭＯＰ  ＩＣ内のＡＧＣ検波回路１０３に入力され、ＡＧＣ検波回路１０３により得られるＡＧＣ電圧がＲＦ  ＡＭＰにフィードバックされる。ＲＦ  ＡＭＰは利得可変アンプであり、上記ＡＧＣ電圧によって利得を可変する。これにより、混合器ＭＩＸにて混合され出力される上記ＩＦ信号を一定に保つことができる。
【０００６】
アナログｃｈ受信時には、混合器ＭＩＸより出力されたＩＦ信号は、映像信号と音声信号とに分けられて、アナログ復調部１１０で復調される。映像信号は、アナログ映像用ＳＡＷで選択され、ＰＩＦ検波回路１１１によってビデオ信号に復調され出力される。音声信号は、アナログ音声用ＳＡＷで選択され、ＳＩＦ検波回路１１２及びＦＭ検波回路１１３によってオーディオ信号に復調され出力される。
【０００７】
デジタルｃｈ受信時には、混合器ＭＩＸより出力されたＩＦ信号は、デジタル復調部１２０で復調される。デジタル復調部１０３に入力されるＩＦ信号は、デジタル用ＳＡＷで選択され、差動増幅器ＤＩＦ  ＡＭＰで増幅後、デジタル復調用のＯＦＤＭ(Orthogonal Frequency Division Multiplexing)  ＩＣへ入力される。ＯＦＤＭ  ＩＣでは、増幅された上記ＩＦ信号を、ＡＤＣ回路１２１およびＯＦＤＭ復調回路１２２によってデジタル復調し、ＴＳ(Transport Stream)信号として出力する。また、差動増幅器ＤＩＦ  ＡＭＰはＯＦＤＭ  ＩＣ内のＡＧＣ検波回路１２３より得られるＡＧＣ電圧によって利得を可変し、ＯＦＤＭ  ＩＣへ入力されるＩＦ信号を一定に保つ。
【０００８】
ＯＦＤＭ  ＩＣ内では、外付けのクリスタルと内部クロックＰＬＬ発振回路１２４で生成されるクロックを基準クロックとし、それを元に内部動作のマスタクロックやＴＳ信号クロック、ＡＧＣ制御クロック等のクロックを作り出している。
【０００９】
各回路への制御は、チューナ外部の制御用マイコン１３０からのバス信号にて行なわれる。このため、制御用マイコン１３０とＯＦＤＭ ＩＣ内のＩ２Ｃ回路１２５とがバスで接続されている。但し、チューナ回路部のＰＬＬ回路１０２は制御用マイコン１３０に直接接続されず、ＯＦＤＭ  ＩＣ内のＩ２Ｃインターフェースを介して接続されているのが一般的である。これは、以下の理由による。制御用マイコン１３０からはＴＶ等セット内の他の機能回路で用いられるＩ２Ｃデータが絶えずやり取りされている。このため、制御用マイコン１３０にチューナ回路部のＰＬＬ回路１０２が直接接続されていると、ＰＬＬ回路１０２で制御されている局発発振成分のフェーズノイズを悪化させ、デジタル受信時の受信特性に大きな影響を及ぼしてしまう。このような不具合を避けるため、ＯＦＤＭ ＩＣ内のＩ２Ｃインターフェースを介して、チューナ回路部のＰＬＬ回路１０２に必要な情報のみをデータ送信するようにしている。
【００１０】
尚、上述のようなデジタル放送受信とアナログ放送受信における排他的切換制御に関しては、例えば特許文献１において記載されている。
【特許文献１】実用新案登録第３１３１６０９号（発行日：２００７年５月１７日）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図５に示すようなチューナ回路部を共用したアナログ／デジタル共用チューナでは、ＩＦ信号ラインを長く引き回すと種々のノイズが混入し易くなる事より、アナログ復調部１１０とデジタル復調部１２０とは、近接した位置に配置する必要が有る。このため、アナログ受信時にデジタル復調部１２０のクロック成分やその高調波がチューナ回路部１００やアナログ復調部１１０に回り込み、ビート等の妨害症状を発生させる。特に、チューナ回路部、アナログ復調部、およびデジタル復調部を、独立した基板やシャーシ、又はその両方に分離したチューナでは、その妨害は非常に顕著に現れる。
【００１２】
実際には、上記妨害の影響を極力減らす為に、アナログ受信時には、ＴＳ出力をＯＦＦとしたり、ＯＦＤＭ  ＩＣをスタンバイ状態にし、内部マスタクロックをＯＦＦとしたりしている。しかしながら、そのような場合でも、基準クロックは止める事が出来ず、その成分及び高調波による妨害対策として、非常に多くの労力を費やし、ＧＮＤ強化／電源ラインのバイパスコンデンサ追加等の対策を行っている。しかしながら、このような対策は、部品の追加や生産工程での作業の追加を招来し、コスト負担を増大させる。
【００１３】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、低コストで基準クロックの成分及び高調波による妨害対策を実現することにある。
【課題を解決するための手段】
【００１４】
本発明に係るアナログ／デジタル共用チューナは、上記課題を解決するために、アナログ信号及びデジタル信号を受信可能であり、受信したアナログ信号またはデジタル信号をＩＦ信号に変換するチューナ回路部と、アナログ信号を受信した場合に、該アナログ信号を復調するアナログ復調部と、デジタル信号を受信した場合に、該デジタル信号を復調するデジタル復調部とを有し、上記デジタル復調部は、発振素子と発振回路とで形成された基準クロック発振部を備えており、アナログ信号の受信時には、上記基準クロック発振部を停止させることを特徴としている。
【００１５】
上記の構成によれば、アナログ信号受信時において、デジタル復調部で利用される基準クロックを停止させることで、アナログ受信時のデジタル復調部からのノイズを容易に除去する事が出来る。すなわち、ＧＮＤ強化／電源ラインのバイパスコンデンサ追加等といった従来の対策に比べ、低コストで基準クロックの成分及び高調波による妨害が回避できる。また、デジタル信号受信時には、上記基準クロック発振部を動作させるのみでデジタル復調を素早く復帰させることができる。
【００１６】
また、上記アナログ／デジタル共用チューナは、チューナを制御する制御部を備えていると共に、上記チューナ回路部はＰＬＬ回路を有しており、上記デジタル復調部はインターフェース回路を備えており、アナログ信号の受信時には上記制御部と上記ＰＬＬ回路とが直接バス接続され、デジタル信号の受信時には上記制御部と上記ＰＬＬ回路とが上記インターフェース回路を介してバス接続されるようにバス経路が切り替えられる構成とすることができる。
【００１７】
上記の構成によれば、デジタル信号受信時には、上記チューナ回路部のＰＬＬ回路と上記制御部とはデジタル復調部のインターフェース回路（例えば、Ｉ２Ｃインターフェース）を介して接続され、上記ＰＬＬ回路で制御される局発発振成分のフェーズノイズの悪化が防止される。
【００１８】
また、上記アナログ／デジタル共用チューナでは、アナログ信号の受信時には、上記基準クロック発振部における発振素子の両端をスイッチの導通によってショートさせる構成、あるいは、上記基準クロック発振部における発振素子の片側をスイッチの導通によって接地させる構成とすることができる。
【００１９】
上記の構成によれば、スイッチのＯＮ／ＯＦＦ切り替えといった極めて簡単な動作で、アナログ信号の受信時において基準クロック発振部を停止させることができる。また、そのための構成も簡易であり、チューナにおけるコスト負担は極めて小さい。
【００２０】
上記アナログ／デジタル共用チューナでは、上記スイッチとしてダイオードまたはトランジスタを用いる構成とすることができる。
【００２１】
また、上記アナログ／デジタル共用チューナでは、上記デジタル復調部は、上記基準クロック発振部を含むデジタル復調ＩＣを備えており、上記デジタル復調ＩＣに設けられた端子からの入力によって、上記基準クロック発振部における上記発振回路のＯＮ／ＯＦＦが切り替えられる構成とすることができる。
【００２２】
また、上記アナログ／デジタル共用チューナでは、上記デジタル復調部は、上記インターフェース回路を含むデジタル復調ＩＣを備えており、上記デジタル復調ＩＣに設けられた端子からの入力によって、上記バス経路が切り替えられる構成とすることができる。
【００２３】
また、上記アナログ／デジタル共用チューナでは、上記デジタル復調ＩＣに設けられた上記端子からの入力によって、上記基準クロック発振部における上記発振回路のＯＮ／ＯＦＦ切り替えと上記バス経路の切り替えとが連動して行なわれる構成とすることができる。
【００２４】
また、上記アナログ／デジタル共用チューナでは、上述チューナ回路部、上記アナログ復調部、および上記デジタル復調部のそれぞれが、
(A) 独立した基板に分離して形成されている、
(B) 独立したシャーシに分離して形成されている、
(C) 独立した基板およびシャーシに分離して形成されている、
の何れかとなっている構成とすることができる。
【発明の効果】
【００２５】
本発明のアナログ／デジタル共用チューナは、以上のように、アナログ信号及びデジタル信号を受信可能であり、受信したアナログ信号またはデジタル信号をＩＦ信号に変換するチューナ回路部と、アナログ信号を受信した場合に、該アナログ信号を復調するアナログ復調部と、デジタル信号を受信した場合に、該デジタル信号を復調するデジタル復調部とを有し、上記デジタル復調部は、発振素子と発振回路とで形成された基準クロック発振部を備えており、アナログ信号の受信時には、上記基準クロック発振部を停止させる構成である。
【００２６】
それゆえ、アナログ信号受信時において、デジタル復調部で利用される基準クロックを停止させることで、アナログ受信時のデジタル復調部からのノイズを容易に除去する事が出来るといった効果を奏する。
【発明を実施するための最良の形態】
【００２７】
本発明の一実施形態について図１ないし図４に基づいて説明すると以下の通りである。先ずは、本実施の形態に係るチューナの構成例を図１を参照して説明する。尚、図１に示すチューナは、図５に示すチューナを類似した構成を有しており、同様の構成および機能を有する部材については図５と同じ部材番号を付し、詳細な説明を省略する。
【００２８】
図１に示すチューナでは、信号の流れ及び各回路部の働きは図５に示す従来回路と同一である。しかしながら、クリスタルと内部クロックＰＬＬ発振回路１２４との間、および制御用マイコン１３０とＩ２Ｃ回路部１２５との間にスイッチ１３１〜１３３を設け、アナログ受信時とデジタル受信時とで動作を切り替えるようにした点で従来回路とは異なっている。尚、図１におけるスイッチ１３１〜１３３は、デジタル受信時における状態を示している。
【００２９】
デジタル受信時では、スイッチ１３１がオープン状態とされ、スイッチ１３２および１３３は制御用マイコン１３０とＩ２Ｃ回路部１２５とを接続する。この場合の各回路部の接続状態は図５と同じになる。すなわち、デジタル受信時の上記チューナは、図５に示すチューナと同様の構成となり、同様の動作によってデジタル信号受信を行なう。
【００３０】
一方、アナログ受信時においてはスイッチ１３１はクローズとなる。スイッチ１３１はクリスタルと内部クロックＰＬＬ発振回路１２４との間で並列に接続されているため、アナログ受信時はクリスタルの両端をショートさせる事になる。このため、アナログ受信時はＯＦＤＭ  ＩＣにおける基準クロックの発振を停止させる。
【００３１】
これにより、単なるスイッチの切り替えといった極めて簡単な動作により、アナログ受信時においてＯＦＤＭ  ＩＣの基準クロックを停止させることができる。すなわち、ＧＮＤ強化／電源ラインのバイパスコンデンサ追加等といった従来の対策に比べ、低コストで基準クロックの成分及び高調波による妨害が回避できる。
【００３２】
また、スイッチ１３２および１３３は、アナログ受信時においてスイッチ１３１と同期するように切り替えられ、制御用マイコン１３０とチューナ回路部のＰＬＬ回路１０２とをバスで直接接続させる。制御マイコン１３０とＰＬＬ回路１０２とが常に接続されている場合、上述の通り、デジタル受信時のフェーズノイズ悪化を招く。このため、スイッチ１３２および１３３の切り替えは、制御マイコン１３０とＰＬＬ回路１０２とをアナログ受信時のみ直接接続させるようにするものである。
【００３３】
図１の例では、チューナに１つの外部入力端子を設け、その外部入力端子から制御回路１３４を介し、スイッチ１３１〜１３３の切り替え、すなわち、基準クロックのＯＮ／ＯＦＦ切替およびバス切替を行なっている。なお、本発明において、スイッチ１３２、１３３によるバス切替は必須ではない。すなわち、上記バス切換はアナログ受信時における実際の受信品位の程度に応じて行なえばよい。
【００３４】
また、図１の構成では、基準クロックのＯＮ／ＯＦＦ切替をスイッチ１３１にて行なっているが、本発明はこれに限定されるものではない。図２に基準クロックのＯＮ／ＯＦＦ切替の回路例を示す。
【００３５】
図２（ａ）および（ｂ）は、図１におけるアナログスイッチ１３１をダイオードもしくはトランジスタに置き換えた構成である。これらの構成でも、アナログ受信時にダイオードもしくはトランジスタを導通させてクリスタルの両端をショートさせることにより、基準クロックの発振を停止させることができる。
【００３６】
図２（ｃ）〜（ｅ）は、クリスタルおよび内部クロックＰＬＬ発振回路１２４を接続する経路の一部を、アナログスイッチ、ダイオードもしくはトランジスタを介して接地した構成である。これらの構成では、上記経路を接地させることによって基準クロックの発振を停止させる。
【００３７】
図２（ｆ）は、デジタル復調部内のクロック発振回路を直接ＯＮ／ＯＦＦする端子を設けた構成である。
【００３８】
尚、基準クロックのＯＮ／ＯＦＦ切替をダイオードによって行なう構成としては、カソード側に一定の電圧を印加しておき、アノード側にダイオードが導通に必要な電圧を印加する方法や、これとは逆に、アノード側に一定の電圧を印加しておき、カソード側にダイオードが非導通となる必要な電圧を印加する方法などが考えられる。前者の方法では、アノード側がＬｏｗの時は非導通、アノード側がＨｉの時は導通となり、後者の方法ではその逆となる。
【００３９】
また、図１におけるスイッチ１３２、１３３によるバス切替も、この構成に限定されるものではない。例えば、図１ではバス切替を行なうスイッチ１３２、１３３は、ＯＦＤＭ  ＩＣの外部に設けているが、図３に示すように、バス切替の機能（すなわち、バス切替スイッチ）をＯＦＤＭ ＩＣ内部に設けても良い。
【００４０】
さらに図４は、図１に示す制御回路１３４をＯＦＤＭ  ＩＣ内部に設けると共に、図３（ｆ）および図４の構成を適用した例である。この場合、ＯＦＤＭ  ＩＣ内の制御回路に対して制御信号を与える１つの端子を設け、基準クロックのＯＮ／ＯＦＦ切替とバス切替とを、上記制御回路を介して連動させることができる。
【００４１】
また、本実施の形態に係るチューナでは、チューナ回路部１００、アナログ復調部１１０、およびデジタル復調部１２０のそれぞれは、以下の(A)〜(C)の何れかの構成となっていることが好ましい。
(A) 独立した基板に分離して形成されている。
(B) 独立したシャーシに分離して形成されている。
(C) 独立した基板およびシャーシに分離して形成されている。
【００４２】
すなわち、チューナ回路部１００、アナログ復調部１１０、およびデジタル復調部１２０は、これら全ての機能部が同一の基板およびシャーシ内に形成されているよりも、それぞれの機能部が、独立した基板またはシャーシに分離して形成されていることが好ましい。
【００４３】
また、上記説明では、チューナ回路部、アナログ復調部、およびデジタル復調部の全てを含んだ構成を本発明に係るチューナとしている。しかしながら、例えば、チューナ回路部のみが独立した基板やシャーシで分離されており、アナログ復調部およびデジタル復調部はＴＶ等のセット側に実装されている場合も考えられる。このような場合、アナログ復調部およびデジタル復調部からなる信号復調装置（チューナ回路部を含まない構成）のみでも本発明の技術特徴が含まれる。したがって、このような信号復調装置も本発明の範囲に含まれる。
【産業上の利用可能性】
【００４４】
アナログ／デジタル共用チューナにおいて、アナログ受信時のデジタル復調回路部からのノイズを容易に除去する事ができ、アナログ及びデジタルのＴＶｃｈ信号を受信可能なテレビ等の用途に利用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態を示すものであり、アナログ／デジタル共用チューナの要部構成を示す回路ブロック図である。
【図２】上記アナログ／デジタル共用チューナにおける基準クロックＯＮ／ＯＦＦ切替回路例を示す図である。
【図３】上記アナログ／デジタル共用チューナにおけるバス切替回路例を示す図である。
【図４】上記アナログ／デジタル共用チューナにおいて、ＯＦＤＭ  ＩＣ内で切替スイッチを連動させる場合の構成を示す図である。
【図５】従来のアナログ／デジタル共用チューナを示す回路ブロック図である。
【符号の説明】
【００４６】
１００            チューナ回路部
１０１            局部発振回路
１０２            ＰＬＬ回路
１０３            ＡＧＣ検波回路
１１０            アナログ復調部
１１１            ＰＩＦ検波回路
１１２            ＳＩＦ検波回路
１１３            ＦＭ検波回路
１２０            デジタル復調部
１２１            ＡＤＣ回路
１２２            ＯＦＤＭ復調回路
１２３            ＡＧＣ検波回路
１２４            内部クロックＰＬＬ発振回路
１２５            Ｉ２Ｃ回路
１３０            制御用マイコン
１３１〜１３３    スイッチ
１３４            制御回路
【図１】
2009296310.tif 000003
【図２】
2009296310.tif 000004
【図３】
2009296310.tif 000005
【図４】
2009296310.tif 000006
【図５】
2009296310.tif 000007