(57)【要約】【課題】単位面積当たりのキャパシタ容量の向上を可能とする技術、およびそれに伴う製造工程を簡略化できる技術を提供する。【解決手段】キャパシタ形成領域の表面に、少なくとも１つ以上の凸凹なキャパシタ形成溝４ａを形成することでキャパシタの表面積を増加し、単位面積当たりのキャパシタの容量の向上を可能とする。また、前記キャパシタ形成溝４ａと半導体基板１の表面に形成された素子分離溝４とを同一の工程で形成することで製造工程を簡略化することができる。また、キャパシタ形成領域におけるキャパシタの誘電体膜１６ａと、ＭＩＳＦＥＴ形成領域における高耐圧用ゲート絶縁膜１６とを同一の工程で形成する。または、キャパシタ形成領域におけるキャパシタの誘電体膜１６ａおよびメモリセル形成領域における多結晶シリコン層１０ａと多結晶シリコン層１７との間のメモリゲート層間膜１１を同一の工程で形成する。【選択図】図２１
2009071325.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にメモリセル形成領域、ＭＩＳＦＥＴ形成領域、及びキャパシタ形成領域があり、
前記メモリセル形成領域に形成されたメモリセル、前記ＭＩＳＦＥＴ形成領域に形成された第１ＭＩＳＦＥＴ、及び前記キャパシタ形成領域に形成されたキャパシタを有する半導体装置の製造方法において、
前記半導体基板に、前記メモリセル、前記第１ＭＩＳＦＥＴ、及び前記キャパシタ間を分離する素子分離溝と、前記キャパシタ形成領域における複数のキャパシタ形成溝とを同時に形成する工程と、
前記キャパシタ形成領域に前記キャパシタの下部電極となるウエルを形成する工程と、
前記第１ＭＩＳＦＥＴの形成領域に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程と、
前記メモリセル形成領域に、第１メモリゲート絶縁膜を形成する工程と、
前記第１メモリゲート絶縁膜上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上における第２メモリゲート絶縁膜と、前記複数のキャパシタ形成溝上におけるキャパシタ誘電体膜とを同時に形成する工程と、
前記第２メモリゲート絶縁膜上にメモリゲート電極となる第１導電膜と、前記第１ゲート絶縁膜上に第１ゲート電極となる第１導電膜と、前記キャパシタ誘電体膜上に前記キャパシタの上部電極となる前記第１導電膜とを同時に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にメモリセル形成領域及びキャパシタ形成領域があり、 
前記メモリセル形成領域に形成されたメモリセル及び前記キャパシタ形成領域に形成されたキャパシタを有する半導体装置の製造方法において、
前記半導体基板に、前記メモリセル及び前記キャパシタ間を分離する素子分離溝と、前記キャパシタ形成領域における複数のキャパシタ形成溝とを同時に形成する工程と、
前記キャパシタ形成領域に前記キャパシタの下部電極となるウエルを形成する工程と、
前記メモリセル形成領域に、第１メモリゲート絶縁膜を形成する工程と、
前記第１メモリゲート絶縁膜上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上における第２メモリゲート絶縁膜と、前記複数のキャパシタ形成溝上におけるキャパシタ誘電体膜とを同時に形成する工程と、
前記第２メモリゲート絶縁膜上にメモリゲート電極となる第１導電膜と、前記キャパシタ誘電体膜上に前記キャパシタの上部電極となる前記第１導電膜とを同時に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記第２メモリゲート絶縁膜、及び前記キャパシタ誘電体膜は、酸化シリコン膜と窒化シリコン膜からなる積層膜を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置の製造方法において、
前記電荷蓄積層は、多結晶シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４の何れか一項に記載の半導体装置の製造方法において、
前記メモリゲート電極は、多結晶シリコン膜及びシリサイドを含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５の何れか一項に記載の半導体装置の製造方法において、
前記複数のキャパシタ形成溝の形状は、穴状、ストライプ状、または、格子状にすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか一項に記載の半導体装置の製造方法において、
前記複数のキャパシタ形成溝上に前記キャパシタ誘電体膜を形成する前に、
前記素子分離溝、及び、前記複数のキャパシタ形成溝に、同時に絶縁膜を埋め込む工程と、
前記複数のキャパシタ形成溝に埋め込まれた前記絶縁膜を同時に除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７の何れか一項に記載の半導体装置の製造方法において、
前記複数のキャパシタ形成溝上に前記キャパシタ誘電体膜を形成する前に、
前記素子分離溝、及び、前記複数のキャパシタ形成溝に、絶縁膜を埋め込む工程と、
前記素子分離溝に埋め込まれた前記絶縁膜の一部、及び、前記複数のキャパシタ形成溝に埋め込まれた前記絶縁膜を同時に除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板にメモリセル形成領域、ＭＩＳＦＥＴ形成領域、及びキャパシタ形成領域があり、
前記メモリセル形成領域に形成されたメモリセルと前記ＭＩＳＦＥＴ形成領域に形成された第１ＭＩＳＦＥＴと前記キャパシタ形成領域に形成されたキャパシタを有する半導体装置であって、
前記半導体基板に形成され、かつ、前記メモリセル、前記第１ＭＩＳＦＥＴ、及び前記キャパシタ間を分離する素子分離溝と、
前記ＭＩＳＦＥＴ形成領域に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記メモリセル形成領域に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたメモリゲート絶縁膜と、
前記メモリゲート絶縁膜上に形成されたメモリゲート電極と、
前記キャパシタ形成領域に形成された複数のキャパシタ形成溝と、
前記キャパシタ形成領域に形成された前記キャパシタの下部電極となるウエルと、
前記複数のキャパシタ形成溝内に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記キャパシタの上部電極となるキャパシタ電極と、
を有する半導体装置において、
前記素子分離溝と前記複数のキャパシタ形成溝とは実質的に同じ深さで形成されており、
前記キャパシタ誘電体膜と前記メモリゲート絶縁膜とは同層の誘電体膜で形成されており、
前記キャパシタ電極、前記第１ゲート電極及び前記メモリゲート電極とは同層の導電体膜で形成されていることを特徴とする半導体装置。
【請求項１０】
半導体基板上にメモリセル形成領域、及びキャパシタ形成領域があり、
前記メモリセル形成領域に形成されたメモリセルと前記キャパシタ形成領域に形成されたキャパシタを有する半導体装置であって、
前記メモリセル、及び前記キャパシタ間を分離する素子分離溝と、
前記メモリセル形成領域に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたメモリゲート絶縁膜と、
前記メモリゲート絶縁膜上に形成されたメモリゲート電極と、
前記キャパシタ形成領域に形成された複数のキャパシタ形成溝と、
前記キャパシタ形成領域に形成された前記キャパシタの下部電極となるウエルと、
前記複数のキャパシタ形成溝内に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記キャパシタの上部電極となるキャパシタ電極と、
を有する半導体装置において、
前記素子分離溝と前記複数のキャパシタ形成溝とは実質的に同じ深さで形成されており、
前記キャパシタ誘電体膜と前記メモリゲート絶縁膜とは同層の誘電体膜で形成されており、
前記キャパシタ電極と前記メモリゲート電極とは同層の導電体膜で形成されていることを特徴とする半導体装置。
【請求項１１】
請求項９または１０記載の半導体装置において、
前記メモリゲート絶縁膜、及び前記キャパシタ誘電体膜は、酸化シリコン膜と窒化シリコン膜からなる積層膜を含むことを特徴とする半導体装置。
【請求項１２】
請求項９〜１１の何れか一項に記載の半導体装置において、
前記電荷蓄積層は、多結晶シリコン膜で形成することを特徴とする半導体装置。
【請求項１３】
請求項１０〜１２の何れか一項に記載の半導体装置において、
前記メモリゲート電極は、多結晶シリコン膜及びシリサイドを含むことを特徴とする半導体装置。
【請求項１４】
請求項１０〜１３の何れか一項に記載の半導体装置において、
前記複数のキャパシタ形成溝の形状は、穴状、ストライプ状、または、格子状に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、キャパシタの形成方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化、低消費電力化及び集積化が進むに連れ、半導体装置の動作電圧の低電圧化、外部電源から供給される電圧の低電圧化が進み、外部電源電圧から半導体装置の動作電圧を形成するためのチャージポンプ回路等の昇圧回路を半導体装置に搭載している。この種の昇圧回路はキャパシタ（容量素子）を有しており、キャパシタは、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をキャパシタとして利用したＭＩＳ容量素子で形成されている。
【０００３】
特開２００１−８５６３３号公報（特許文献１（以下第１の例という））には、不揮発性メモリを有する半導体装置において、チャージポンプ回路のキャパシタを、ファーストゲートとセカンドゲート間の第１の容量と、ファーストゲートとウェル領域間の第２の容量とを並列接続した容量構造で形成することで、チャージポンプ回路の低面積化を図る技術を開示している。
【０００４】
特開平１１−２５１５４７号公報（特許文献２（以下第２の例という））には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルを構成する第１のトレンチキャパシタと、それ以外の領域で第１のトレンチキャパシタとほぼ同一構造の第２のトレンチキャパシタを形成しており、第２のトレンチキャパシタをキャパシタとしてＤＲＡＭ以外の領域でも使用する技術を開示している。
【特許文献１】特開２００１−８５６３３号公報
【特許文献２】特開平１１−２５１５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した第１の例では、昇圧した電圧値はキャパシタの面積に比例するので、微細化に伴い低面積化を図っていくと、ファーストゲート、及び、セカンドゲートの面積が小さくなり、得られる容量が少なくなる。従って、高電圧で安定な昇圧回路を形成するには、チャージポンプ回路で必要とされるキャパシタの面積を増加しなくてはならない。
【０００６】
上述した第２の例では、ＤＲＡＭのメモリセルとほぼ同一構造のキャパシタを形成するために製造工程が増加するという問題点が有る。
【０００７】
本発明の目的は、単位面積当たりのキャパシタ容量の向上を可能とする技術を提供することにある。
【０００８】
また、本発明の他の目的は、キャパシタを有する半導体装置の製造工程の簡略化を図る技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、半導体基板上に、ＭＩＳＦＥＴ等の半導体素子と、キャパシタ（容量素子）とを有する半導体装置において、キャパシタ（容量素子）を、キャパシタ形成領域に形成された複数のキャパシタ形成溝と、前記複数のキャパシタ形成溝内を含むキャパシタ形成領域上に形成されたキャパシタ誘電体膜及びキャパシタ電極とで形成する。これにより、キャパシタの表面積を増大させて単位面積当たりのキャパシタ容量を向上することができる。
【００１２】
また、半導体基板上に、ＭＩＳＦＥＴ等の半導体素子と、キャパシタ（容量素子）とを有する半導体装置の製造方法において、前記半導体基板に、半導体素子間を分離する素子分離溝を形成する工程で、少なくとも１つ以上のキャパシタ形成溝を形成する。これにより、キャパシタの表面積を増大させて単位面積当たりのキャパシタ容量を向上することができるとともに、製造工程の簡略化を図ることが出来る。前記キャパシタ形成溝は、穴状又は、ストライプ状に形成する。このように形成することでも、キャパシタの表面積を増大させて単位面積当たりのキャパシタ容量を向上されることが可能である。
【００１３】
また、本発明は、前記ＭＩＳＦＥＴのゲート酸化膜を形成する工程で、前記キャパシタ形成溝に形成されたキャパシタ誘電体膜を形成する。これにより、製造工程の簡略化を図ることが出来る。ここで、ＭＩＳＦＥＴは、高耐圧用ＭＩＳＦＥＴと低耐圧用ＭＩＳＦＥＴを含み、高耐圧用ＭＩＳＦＥＴのゲート絶縁膜、または、低耐圧用ＭＩＳＦＥＴのゲート絶縁膜を使い分けることも可能である。
【００１４】
また、本発明は、第１メモリゲート絶縁膜と、前記第１メモリゲート絶縁膜上に形成された第１導電体膜と、前記第１導電体膜上に形成された第２メモリゲート絶縁膜とを含むメモリセルが形成され、前記第２メモリゲート絶縁膜、及び、前記キャパシタ形成溝上に前記キャパシタ誘電体膜とを同一の工程で形成する。これにより、製造工程の簡略化を図ることが出来る。また、前記キャパシタ誘電体膜として前記ＭＩＳＦＥＴのゲート絶縁膜の代わりにメモリセルの第２メモリゲート絶縁膜を用いることで、キャパシタ誘電体膜の信頼性を向上及び製造工程の簡略化することができる。
【発明の効果】
【００１５】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１６】
キャパシタ（容量素子）を、キャパシタ形成領域に形成された複数のキャパシタ形成溝と、前記複数のキャパシタ形成溝内を含むキャパシタ形成領域上に形成されたキャパシタ誘電体膜及びキャパシタ電極とで形成するので、キャパシタの表面積を増大させて単位面積当たりのキャパシタ容量を向上することができる。
【００１７】
半導体基板上に、素子分離溝及びキャパシタに形成されるキャパシタ形成溝を同一の工程で形成するので、半導体装置の製造工程の簡略化を図ることができる。
【００１８】
また、ＭＩＳＦＥＴのゲート絶縁膜及びキャパシタ形成溝上におけるキャパシタの誘電体膜とを同一の工程で形成することで、半導体装置の製造工程の簡略化を図ることができる。
【００１９】
また、キャパシタ形成領域のキャパシタ誘電体膜と、メモリセルのメモリゲート層間膜とを同一の工程で形成するので、半導体装置の製造工程の簡略化を図ることができる。
【００２０】
また、ＭＩＳＦＥＴのゲート絶縁膜を用いる代わりにメモリセルのメモリゲート層間膜（ＮＯＮＯ膜）を用いてキャパシタの誘電体膜を形成するので、信頼性の高いキャパシタの誘電体膜を形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本発明の一実施の形態である不揮発性メモリを有する半導体装置の要部平面図を図１に示す。図１は、左側に不揮発性メモリのメモリセル、中央にＭＩＳＦＥＴ、右側にキャパシタ（容量素子）の平面図を示す。図２は、図１に対応して左側にメモリセル、中央に高耐圧用ＭＩＳＦＥＴ、右側にキャパシタの断面図を示し、それぞれ図１中のＡ―Ａ’線、Ｂ―Ｂ’線およびＣ―Ｃ’線方向の断面図に対応している。図２に示すキャパシタはその誘電体膜に高耐圧用ＭＩＳＦＥＴのゲート絶縁膜を用いている。
【００２３】
図３は、左側に低耐圧用ＭＩＳＦＥＴ、右側にキャパシタの断面図を示し、図１中のＢ―Ｂ’、Ｃ―Ｃ’方向に対する断面図である。図３に示すキャパシタはその誘電体膜に低耐圧用ＭＩＳＦＥＴのゲート絶縁膜を用いている。
【００２４】
このように、図２の右側はキャパシタ誘電体膜にＭＩＳＦＥＴの高耐圧用ゲート絶縁膜を用いるキャパシタ形成領域を示し、図３の右側はキャパシタ誘電体膜に低耐圧用ゲート絶縁膜を用いるキャパシタ形成領域を示している。ここで、図３においては図２と構造の異なるＭＩＳＦＥＴ、キャパシタのみを示している。
【００２５】
まず、図１〜図３を用いて本実施の形態１における基本的な構造を説明する。
【００２６】
半導体基板１上に不揮発性メモリのメモリセル、ＭＩＳＦＥＴ、及び、キャパシタが形成されている。なお、以下の説明を簡単にするためにＭＩＳＦＥＴはＮチャネル型ＭＩＳＦＥＴを示し、Ｐチャネル型ＭＩＳＦＥＴは図示しない。
【００２７】
メモリセルは、主に半導体基板１に形成されたＰ型不純物層（Ｐ型ウェル領域）７上に形成されたメモリトンネル絶縁膜（第１メモリゲート絶縁膜）９と、電荷蓄積層であるフローティングゲート電極１０と、フローティングゲート電極１０上に形成されたコントロールゲート電極（メモリゲート電極）１７ａと、コントロールゲート電極上に形成された酸化シリコン膜１８と、フローティングゲート電極１０とコントロールゲート電極１７ａの間に形成されたメモリゲート層間膜（第２メモリゲート絶縁膜）１１と、メモリゲート電極構造２０の側壁に形成されたサイドウォール２６と、Ｐ型不純物層（Ｐ型ウェル領域）７に形成されたドレイン領域となるＮ型不純物層２３ａと、ソース領域となるＮ型不純物層２３ｂとからなる。なお、メモリゲート電極構造２０は、メモリトンネル絶縁膜９、フローティングゲート電極１０、メモリゲート層間膜１１、コントロールゲート電極１７ａおよび酸化シリコン膜１８から形成されている。
【００２８】
メモリトンネル絶縁膜（第１メモリゲート絶縁膜）９は、例えば熱酸化膜で構成され、メモリゲート層間膜（第２メモリゲート絶縁膜）１１は、例えば酸化膜上にシリコン窒化膜が形成され、シリコン窒化膜上に酸化膜が形成され、酸化膜上にシリコン窒化膜が形成された、いわゆるＮＯＮＯ膜で構成される。
【００２９】
電荷蓄積層であるフローティングゲート電極１０は、例えば多結晶シリコン膜から形成され、コントロールゲート電極（メモリゲート電極）１７ａは、例えば多結晶シリコン膜と、コバルトシリサイド（ＣｏＳｉ）膜等のシリサイド膜との積層膜で形成される。
【００３０】
コントロールゲート電極（メモリゲート電極）１７ａはワード線に電気的に接続される。
【００３１】
配線層３３は、ビット（Bit Line）線を構成し、ドレイン領域となるＮ型不純物層２３ａに電気的に接続される。プラグ層３３ａは、ソース線を形成し、ソース領域となるＮ型不純物層２３ｂに電気的に接続される。配線層３３及びプラグ層３３ａは例えばタングステン（Ｗ）、銅（Ｃｕ）等の金属膜で形成される。
【００３２】
上記メモリセルにおいて、データの書き込みは、例えば、ソース領域を接地電圧（０Ｖ）、Ｎ型不純物層２３ａに５Ｖ程度の電圧、コントロールゲート電極１７ａに１０Ｖ程度の電圧を印加して、ホットエレクトロン（Hot Electron）を、電荷蓄積層であるフローティングゲート電極１０に注入して蓄積することで行なわれる。
【００３３】
データ消去時は、例えばＰ型不純物層（Ｐ型ウェル領域）７を１０Ｖ、ソース・ドレイン領域をｏｐｅｎ、コントロールゲート電極１７ａに書き込み時と逆電位の−１０Ｖ程度の高電圧を印加して、電荷蓄積層であるフローティングゲート電極１０に蓄えられた電子をメモリトンネル絶縁膜（第１メモリゲート絶縁膜）９を介した電子トンネリングによりＰ型不純物層（Ｐ型ウェル領域）７に抜き出して行う。
【００３４】
データの読み出しは、例えばソース領域を０Ｖ、ドレイン領域に１Ｖ程度の電圧、コントロールゲート電極１７ａに２〜４Ｖ程度の電圧を印加して行う。
【００３５】
このように、不揮発性メモリセルの書込／消去動作において、接地電圧（０Ｖ）に対して絶対値の高い高電圧を必要とする。一方、微細化、低消費電力化に伴い、外部電源から供給される外部電源電圧Ｖｓｓは接地電圧（０Ｖ）、外部電源電圧Ｖｃｃは１．８〜３．３Ｖ程度と低電圧化が進んでいる。そこで、半導体基板上にチャージポンプ回路等の昇圧回路を設け、外部電源からこれらの高電圧を生成する。なお、高電圧は外部電源電圧よりも絶対値が高い電圧を示し、本実施の形態の不揮発性メモリにおいては、１０Ｖ程度以上の高電圧が必要とされる。
【００３６】
このため、周辺回路を構成するＭＩＳＦＥＴは、ゲート絶縁膜に高耐圧用ゲート絶縁膜１６を有する高耐圧用ＭＩＳＦＥＴと低耐圧用ゲート絶縁膜１５を有する低耐圧用ＭＩＳＦＥＴとからなり、ゲート電極又はソース・ドレインに高電圧が印加されるＭＩＳＦＥＴは高耐圧用ＭＩＳＦＥＴで構成される。
【００３７】
キャパシタ（容量素子）は、高耐圧用ＭＩＳＦＥＴ形成工程を利用して形成したＭＩＳ容量素子と、低耐圧用ＭＩＳＦＥＴ形成工程を利用して形成したＭＩＳ容量素子とを有する。
【００３８】
これらのＭＩＳＦＥＴ及びキャパシタによりチャージポンプ回路等の昇圧回路は構成される。なお、高耐圧用ゲート絶縁膜１６の膜厚は低耐圧用ゲート絶縁膜１５の膜厚よりも厚く構成される。
【００３９】
低耐圧用ＭＩＳＦＥＴ、高耐圧用ＭＩＳＦＥＴ、キャパシタ等の半導体素子間は、素子分離溝４及び素子分離溝に埋め込まれた素子分離絶縁膜により素子分離される。すなわち、高耐圧用ＭＩＳＦＥＴ形成領域、低耐圧用ＭＩＳＦＥＴ形成領域、キャパシタ形成領域等の半導体素子形成領域の素子分離溝４で素子分離される。
【００４０】
Ｎチャネル型の高耐圧用ＭＩＳＦＥＴは、主に半導体基板１に形成されたＰ型不純物層（Ｐ型ウェル領域）７上に、ＭＩＳＦＥＴのゲート絶縁膜として高耐圧用ゲート絶縁膜１６と、高耐圧用ＭＩＳＦＥＴのゲート絶縁膜１６上に形成されたＭＩＳＦＥＴのゲート電極１７ｂと、ゲート電極１７ｂおよび酸化シリコン膜１８からなるゲート電極構造２１の側壁に形成されたサイドウォール２６と、Ｐ型不純物層（Ｐ型ウェル領域）７に形成されたソース・ドレイン領域となるＮ型不純物層２４ａ、２７ａとからなる。Ｎ型不純物層２４ａ、２７ａは、配線層３４ａに電気的に接続される。
【００４１】
高耐圧用ゲート電極１７ｂは、メモリセルのコントロールゲート電極（メモリゲート電極）１７ａと同層の導電膜で形成される。
【００４２】
高耐圧用ＭＩＳＦＥＴ形成工程を利用して形成したキャパシタ（ＭＩＳ容量素子）Ｃは、主に半導体基板１に形成されたＮ型不純物層（Ｎ型ウェル領域）８に形成されたキャパシタ形成溝４ａ上に、高耐圧用ＭＩＳＦＥＴのゲート絶縁膜を形成する工程で形成されたキャパシタの誘電体膜１６ａと、高耐圧用ＭＩＳＦＥＴのゲート電極１７ｂを形成する工程で形成されたキャパシタ電極１７ｃとからなる。また、キャパシタの上部電極構造２２は、キャパシタ電極１７ｃおよび酸化シリコン膜１８から形成される。
【００４３】
すなわち、キャパシタ形成溝４ａはＭＩＳＦＥＴ等の半導体素子間を分離する素子分離溝４を形成する工程と同一の工程を用いて形成され、キャパシタ形成溝４ａの側面及び底面にキャパシタの誘電体膜１６ａが形成され、キャパシタ電極１７ｃはキャパシタの誘電体膜１６ａを介してキャパシタ形成溝４ａを埋め込むように形成される。
【００４４】
なお、キャパシタ（ＭＩＳ容量素子）形成領域にＮ型不純物層（Ｎ型ウェル領域）８を形成する工程は、図示しないｐチャネルＭＩＳＦＥＴ形成領域にＮ型不純物層（Ｎ型ウェル領域）８を形成する工程と同一工程で形成される。
【００４５】
Ｎチャネル型の高耐圧用ＭＩＳＦＥＴのゲート電極１７ｂを形成する工程と同じ工程で形成されたキャパシタ電極１７ｃは、キャパシタの上部電極となり、Ｎ型不純物層（Ｎ型ウェル領域）８はキャパシタの下部電極となる。Ｎ型不純物層（Ｎ型ウェル領域）８は、ｐチャネルＭＩＳＦＥＴのソース・ドレイン領域形成工程を用いて形成されたＮ型不純物層２８ａを介して、配線層３５ａに電気的に接続され、キャパシタ電極１７ｃは配線層３６ａに電気的に接続される。
【００４６】
低耐圧用ＭＩＳＦＥＴは、主に、半導体基板１に形成されたＰ型不純物層（Ｐ型ウェル領域）７上に、ＭＩＳＦＥＴのゲート絶縁膜として低耐圧用ゲート絶縁膜１５と、低耐圧用ゲート絶縁膜１５上に形成されたＭＩＳＦＥＴのゲート電極１７ｂと、ゲート電極１７ｂおよび酸化シリコン膜１８からなるゲート電極構造２１の側壁に形成されたサイドウォール２６と、Ｐ型不純物層（Ｐ型ウェル領域）７に形成されたソース・ドレイン領域となるＮ型不純物層２４ｂ、２７ｂとからなる。Ｎ型不純物層２４ｂ、２７ｂは、配線層３４ｂに電気的に接続される。
【００４７】
低耐圧用ゲート電極１７ｂは、メモリセルのコントロールゲート電極（メモリゲート電極）１７ａと同層の導電膜で形成される。
【００４８】
低耐圧用ＭＩＳＦＥＴ形成工程を利用して形成したキャパシタ（ＭＩＳ容量素子）は、主に半導体基板１に形成されたＮ型不純物層（Ｎ型ウェル領域）８に形成されたキャパシタ形成溝４ａ上に、低耐圧用ＭＩＳＦＥＴのゲート絶縁膜形成する工程で形成されたキャパシタの誘電体膜１５ａと、低耐圧用ＭＩＳＦＥＴのゲート電極１７ｂ形成工程で形成されたキャパシタ電極１７ｃとからなる。また、キャパシタ上部電極構造２２は、キャパシタ電極１７ｃおよび酸化シリコン膜１８から形成される。
【００４９】
キャパシタ形成溝４ａは、ＭＩＳＦＥＴ等の半導体素子間を分離する素子分離溝４形成工程と同一工程を用いて形成され、キャパシタ形成溝４ａの側面及び底面にキャパシタの誘電体膜１５ａが形成され、キャパシタ電極１７ｃはキャパシタの誘電体膜１５ａを介してキャパシタ形成溝４ａを埋め込むように形成される。
【００５０】
低耐圧用ＭＩＳＦＥＴのゲート電極１７ｂ形成工程で形成されたキャパシタ電極１７ｃは、キャパシタの上部電極を構成し、Ｎ型不純物層（Ｎ型ウェル領域）８はキャパシタの下部電極を構成する。Ｎ型不純物層（Ｎ型ウェル領域）８は、ｐチャネルＭＩＳＦＥＴのソース・ドレイン領域形成工程を用いて形成されたＮ型不純物層２８ｂを介して、配線層３５ｂに電気的に接続され、キャパシタ電極１７ｃは配線層３６ｂに電気的に接続される。
【００５１】
これらキャパシタによりチャージポンプ回路等の昇圧回路の容量素子が構成されるが、昇圧回路の能力向上のためにはキャパシタの容量、すなわちＭＩＳ容量素子の占有面積を大きくしなければならず、これによりチップに占める昇圧回路の占有面積が増加する問題点があった。すなわち、単位面積あたりのキャパシタの容量値を増やす必要があり、本実施の形態では、素子分離溝形成工程を用いて半導体基板１の表面にキャパシタ形成溝４ａを形成し、その内部にキャパシタ（ＭＩＳ容量素子）Ｃのキャパシタ電極１７ｃを埋め込んで形成することで、キャパシタ（ＭＩＳ容量素子）を平坦な半導体基板１表面上に形成した場合と比べ、キャパシタ（ＭＩＳ容量）の面積、すなわち、キャパシタ形成溝４ａの側面及び底面がＭＩＳ容量となるので、単位面積当たりのキャパシタ容量を向上することができ、ＭＩＳ容量を増やすことができる。
【００５２】
また、キャパシタ（容量素子）を、キャパシタ形成領域に形成された複数のキャパシタ形成溝４ａと、前記複数のキャパシタ形成溝４ａ内を含むキャパシタ形成領域上に形成されたキャパシタ誘電体膜１５ａ及びキャパシタ電極１７ｃとで形成する。これにより、キャパシタの表面積を増大させて単位面積当たりのキャパシタ容量を向上することができる。
【００５３】
また、前記キャパシタ形成溝４ａの深さは前記素子分離溝４の深さと実質的に等しく構成され、キャパシタ形成溝４ａは素子分離溝４を形成する工程を用いて形成される。すなわち、キャパシタ形成溝４ａは、キャパシタ形成領域を含む半導体基板１上に各半導体素子を分離する素子分離溝４を形成する工程を用いて少なくとも１つ以上形成され、素子分離絶縁膜である酸化シリコン膜５を埋め込んだ後にキャパシタ形成領域の素子分離絶縁膜である酸化シリコン膜５を除去することで形成されている。すなわち、キャパシタ形成溝４ａは、素子分離溝４と同一の形成工程で少なくとも１つ以上形成される。
【００５４】
また、キャパシタの誘電体膜１５ａ、１６ａは、それぞれＭＩＳＦＥＴの低耐圧用ゲート絶縁膜１５および高耐圧用ゲート絶縁膜１６と同層の絶縁膜で形成され、キャパシタ電極１７ｃは、ＭＩＳＦＥＴのゲート電極１７ｂ及びコントロールゲート電極１７ａと同層の導電膜で形成される。すなわち、キャパシタの誘電体膜１５ａ、１６ａは、それぞれＭＩＳＦＥＴの低耐圧用ゲート絶縁膜１５および高耐圧用ゲート絶縁膜１６と同一の形成工程で形成された絶縁膜であり、キャパシタ電極１７ｃは、ＭＩＳＦＥＴのゲート電極１７ｂ及びコントロールゲート電極１７ａと同一の形成工程で形成された導電膜である。これにより、製造工程の簡略化を図ることが出来るとともに、単位面積当たりのキャパシタ容量を向上することが出来る。
【００５５】
次に、本実施の形態１の半導体装置の製造方法を以下に示す。
【００５６】
まず、図４に示すように、たとえばＰ型の単結晶シリコンからなる半導体基板１を用意する。次に、この半導体基板１を、例えば熱酸化してその表面に８〜１０ｎｍ程度の膜厚の酸化シリコン膜２を形成する。
【００５７】
次いで、酸化シリコン膜２の上層に、たとえばＣＶＤ（Chemical Vapor Deposition）法で１３０〜１５０ｎｍ程度の膜厚の窒化シリコン膜３を保護膜として堆積した後、図５に示すように、レジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２及び半導体基板１を順次ドライエッチングすることにより、半導体基板１に素子分離溝４を形成する。このとき、キャパシタ形成領域にキャパシタ形成溝４ａは少なくとも１つ以上形成され、このときのキャパシタ形成溝４ａの平面形状は、図６に示すようにストライプ状、または図７に示すように穴状、または図８に示すように格子状に形成する。すなわち、複数のキャパシタ形成溝４ａの形状は、穴状、ストライプ状、または、格子状により形成される。
【００５８】
このように、素子分離溝４およびキャパシタ形成溝４ａを同一の工程で形成することで、製造工程の簡略化が図れる。さらにキャパシタ形成領域の表面上に少なくとも１つ以上のキャパシタ形成溝４ａを形成することで、単位面積あたりのキャパシタ容量を向上させることができる。また、キャパシタ形成溝４ａの形成パターンは穴状、ストライプ状、または、格子状に限らず他の形状であっても良く、本発明の要旨を逸脱しない限り、変更は可能である。
【００５９】
次に、図９に示すように、半導体基板１上に、例えば絶縁膜としてＣＶＤ法を用いて酸化シリコン膜５を堆積する。次いで、酸化シリコン膜５を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法で研磨して、素子分離溝４の内部に酸化シリコン膜５を残して埋め込むことで、素子分離領域を形成する。同様にキャパシタ形成溝４ａの内部にも酸化シリコン膜５が埋め込まれる。
【００６０】
次に、例えば熱リン酸を用いて窒化シリコン膜３を除去した後、メモリセル及びＮチャネル型ＭＩＳＦＥＴ形成領域にＰ型不純物、たとえばボロン（Ｂ）をイオン打込み法で注入し、Ｐ型不純物層（Ｐ型ウェル領域）７を形成する。また、キャパシタ及び図示しないＰチャネル型ＭＩＳＦＥＴ形成領域にＮ型不純物、たとえばリン（Ｐ）又は砒素（Ａｓ）をイオン打込み法で注入し、Ｎ型不純物層（Ｎ型ウェル領域）８を形成する。
【００６１】
次に、図１０に示すように、例えば半導体基板１を熱酸化して表面に８〜１２ｎｍ程度の酸化シリコン膜を形成することによって、メモリセルのメモリトンネル絶縁膜（第１メモリゲート絶縁膜）９を形成する。続いて、ＣＶＤ法により半導体基板１の全面にメモリセルのフローティングゲート電極（電荷蓄積層）１０となる多結晶シリコン層１０ａを堆積する。
【００６２】
次に、図１１に示すように、多結晶シリコン層１０ａ上の全面に、メモリセルのメモリゲート層間膜（第２メモリゲート絶縁膜）となる酸化シリコン膜と窒化シリコン膜の積層膜１１ａを形成する。更に、この積層膜１１ａ上に保護膜として窒化シリコン膜１３を形成し、積層膜１１ａおよび窒化シリコン膜１３からなるメモリゲート層間膜１１（以下、ＮＯＮＯ膜１１と記す）を形成する。ＮＯＮＯ膜１１は、例えばＣＶＤ法を用いて、２〜６ｎｍ程度の膜厚の酸化シリコン膜と、５〜９ｎｍ程度の膜厚の窒化シリコン膜と、３〜７ｎｍ程度の膜厚の酸化シリコン膜と、保護膜として５〜１５ｎｍ程度の膜厚の窒化シリコン膜を順次積層させて形成する。
【００６３】
次に、図１２に示すように、メモリセル形成領域の全面をレジストパターン１２１で覆った後、ＭＩＳＦＥＴ形成領域の全面とキャパシタ形成領域の全面に形成されたＮＯＮＯ膜１１、多結晶シリコン層１０ａ、及びメモリトンネル絶縁膜９を、例えばドライエッチングにより順次除去する。
【００６４】
次に、図１３に示すように、メモリセル形成領域の全面及びＭＩＳＦＥＴ形成領域の全面に図１４に示す平面パターンで形成したレジストパターン１２２をマスクとし、キャパシタのキャパシタ形成溝４ａに埋め込まれた酸化シリコン膜５を、例えばドライエッチングにより選択的に除去する。
【００６５】
次に、ＭＩＳＦＥＴのゲート絶縁膜を形成するが、ここで、ＭＩＳＦＥＴに用いられるゲート絶縁膜とキャパシタに用いられるキャパシタ誘電体膜は同層の誘電体膜で形成される。すなわち、ＭＩＳＦＥＴに用いられるゲート絶縁膜とキャパシタに用いられるキャパシタ誘電体膜は同一の工程で形成する。本実施の形態では、高耐圧用のゲート絶縁膜と低耐圧用のゲート絶縁膜を、同一の製造工程内で作り分ける場合の例について、（ａ）キャパシタ誘電体膜を形成する工程と、高耐圧用のゲート絶縁膜を形成する工程とを同一の工程とする場合と、（ｂ）キャパシタ誘電体膜を形成する工程と、低耐圧用のゲート絶縁膜を形成する工程とを同一の工程とする場合について説明をする。
【００６６】
（ａ）図１５に示すように、たとえば半導体基板１を熱酸化することで、ＭＩＳＦＥＴ形成領域とキャパシタ形成溝４ａを含むキャパシタ形成領域に、ＭＩＳＦＥＴの高耐圧用ゲート絶縁膜及びキャパシタの誘電体膜となる、１２〜１６ｎｍ程度の膜厚の酸化シリコン膜１４を形成する。
【００６７】
（ｂ）次に、図１６及び図１７に示すように、メモリセル形成領域の全面と、ＭＩＳＦＥＴ形成領域およびキャパシタ形成領域の高耐圧用ゲート絶縁膜を用いる領域の全面とにレジストパターン１２３を形成する。すなわち、ＭＩＳＦＥＴ形成領域およびキャパシタ形成領域の低耐圧用ゲート絶縁膜を用いる領域の全面を露出するように、レジストパターン１２３が形成される。
【００６８】
次に、図１８に示すように、ＭＩＳＦＥＴとキャパシタの低耐圧用ゲート絶縁膜を用いる領域に形成された酸化シリコン膜１４を、例えばドライエッチングにより除去する。
【００６９】
次に、図１９に示すように、レジストパターン１２３を取り除いた後、例えば半導体基板１を熱酸化することで、ＭＩＳＦＥＴとキャパシタの低耐圧用ゲート絶縁膜となる、４〜８ｎｍ程度の膜厚の酸化シリコン膜を成膜することによって低耐圧用ゲート絶縁膜１５および誘電体膜１５ａを形成する。
【００７０】
なお、図２０に示すように、この熱酸化により、ＭＩＳＦＥＴとキャパシタの高耐圧用ゲート絶縁膜を用いる領域の酸化シリコン膜１４は酸化され１５〜２０ｎｍ程度の膜厚の高耐圧用ゲート絶縁膜１６および誘電体膜１６ａとなる。すなわち、ＭＩＳＦＥＴ形成領域およびキャパシタ形成領域の高耐圧用ゲート絶縁膜を用いる領域には、前記高耐圧用ゲート絶縁膜１６が形成される。
【００７１】
一方、図１９に示したように、ＭＩＳＦＥＴ形成領域およびキャパシタ形成領域の低耐圧用ゲート絶縁膜を用いる領域には、前記低耐圧用ゲート絶縁膜１５が形成される。低耐圧用ゲート絶縁膜１５となる酸化シリコン膜は、ＭＩＳＦＥＴの低耐圧用ゲート絶縁膜及びキャパシタのキャパシタ誘電体膜として機能する。
【００７２】
本実施の形態１では、以降の工程を、キャパシタ誘電体膜を（ａ）高耐圧用のゲート絶縁膜と同一の膜としたものを主として記述していくが、（ｂ）低耐圧用のゲート絶縁膜を記述する場合も、この後の製造方法は同様の手順で行うものであるため、一部を除きその説明を省略する。
【００７３】
次に、図２１に示すように、メモリセルに形成されたＮＯＮＯ膜１１上、及び、ＭＩＳＦＥＴとキャパシタに形成された低耐圧用ゲート絶縁膜１５および高耐圧用ゲート絶縁膜１６上に、例えばメモリセルのコントロールゲート電極（メモリゲート電極）１７ａ（図２参照）となる多結晶シリコン層１７を形成する。続いて、多結晶シリコン層１７上に、メモリセルのキャップ層となる絶縁膜として、例えば酸化シリコン膜１８をＣＶＤ法によって堆積する。
【００７４】
次に、図２２に示すように、酸化シリコン膜１８上にレジストパターン１２４を形成して酸化シリコン膜１８、多結晶シリコン膜１７、ＮＯＮＯ膜１１および多結晶シリコン層１０ａをドライエッチングすることで、メモリセルのコントロールゲート電極（メモリゲート電極）１７ａ、フローティングゲート電極（電荷蓄積層）１０、高耐圧用及び低耐圧用ＭＩＳＦＥＴのゲート電極１７ｂ、及びキャパシタのキャパシタ電極１７ｃを形成する。ここまでの工程により、メモリトンネル絶縁膜９、フローティングゲート電極１０、メモリゲート層間膜１１、コントロールゲート電極１７ａおよび酸化シリコン膜１８からなるメモリゲート電極構造２０を形成することができる。
【００７５】
なお、メモリセルのコントロールゲート電極（メモリゲート電極）１７ａは、多結晶シリコン層上にコバルトシリサイド(ＣｏＳｉ)膜等のシリサイド膜を形成したポリサイド構造で構成してもよい。
【００７６】
次に、図２３に示すように、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の全面をレジストで覆った後に、メモリセル形成領域に、例えばメモリゲート電極構造２０に対して自己整合に砒素（Ａｓ）等のＮ型不純物をイオン打ち込み法で導入することで、メモリセルのソース・ドレイン領域となるＮ型不純物層２３ａ、２３ｂを形成する。続いて、メモリセル形成領域及びキャパシタ形成領域の全面をレジストで覆った後に、ＭＩＳＦＥＴ形成領域に、例えばゲート電極部２１に対して自己整合にリン（Ｐ）等のＮ型不純物をイオン打ち込み法で導入することで、ＭＩＳＦＥＴのソース・ドレイン領域となるＮ型不純物層２４ａを形成する。
【００７７】
また、ＭＩＳＦＥＴのゲート絶縁膜が低耐圧用ゲート絶縁膜１５である場合は、砒素（Ａｓ）イオンを打ち込み法で導入し、Ｎ型不純物層２４ｂ（図３参照）を形成する。
【００７８】
次に、図２４に示すように、主面、すなわち、メモリセル形成領域、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の全面に、例えばＣＶＤ法によって１１０〜１５０ｎｍ程度の膜厚の窒化シリコン膜２５を堆積する。続いて、メモリセル形成領域の全面にレジストで覆った後に、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の窒化シリコン膜２５を異方性ドライエッチングすることで、ＭＩＳＦＥＴのゲート電極及びキャパシタ電極の側壁にサイドウォール２６を形成する。
【００７９】
次に、ＭＩＳＦＥＴのゲート電極部２１、キャパシタ上部電極部２２とサイドウォール２６に対して自己整合的に砒素（Ａｓ）等のＮ型不純物をイオン打ち込み法で導入することで、ＭＩＳＦＥＴのソース・ドレイン領域となるＮ型不純物層２７ａとキャパシタの下部電極引き上げ部の拡散層となるＮ型不純物領域２８ａを形成する。
【００８０】
次に、主面、すなわちメモリセル形成領域、ＭＩＳＦＥＴ及びキャパシタ形成領域の全面に、層間絶縁膜２９として、例えば酸化シリコン膜（図２および図３参照）をＣＶＤ法により堆積した後、ＣＭＰ法によってその表面を平坦化する。
【００８１】
次に、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の全面をレジストで覆った後に、層間絶縁膜２９にパターニングを施して、層間絶縁膜２９にメモリセル形成領域のＮ型不純物層２３ａ、２３ｂに達する接続孔ＣＯＮＴ１（図２参照）を形成する。
【００８２】
次に、図２５に示すように、メモリセル形成領域の全面をレジストカバーで覆った後に、層間絶縁膜２９にパターニングを施して、ＭＩＳＦＥＴ形成領域のＮ型不純物層２４ａ、２７ａを露出する接続孔ＣＯＮＴ２（図２および図３参照）と、キャパシタの下部電極引き上げ部のＮ型不純物層２８ａに達する接続孔ＣＯＮＴ３（図２および図３参照）と、キャパシタ上部電極構造２２に達する接続孔ＣＯＮＴ４（図２および図３参照）を形成する。
【００８３】
次に、接続孔ＣＯＮＴ１〜４内を含む層間絶縁膜２９上に、例えばスパッタリング法を用いてＴｉＮ膜を堆積する。続いて、ＣＶＤ法を用いてそのＴｉＮ膜上にＷ膜を堆積することで接続孔ＣＯＮＴ１〜４をそのＷ膜で埋め込む。次いで、層間絶縁膜２９上のＷ膜及びＴｉＮ膜をＣＭＰ法によって除去することで接続孔ＣＯＮＴ１〜４内にＷ膜及びＴｉＮ膜を残し、Ｗ膜及びＴｉＮ膜からなるプラグを形成する。
【００８４】
次に、層間絶縁膜２９及びプラグ層３３ａ上に、例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜３２（図２および図３参照）を堆積する。続いて、プラグ層３３ａへの引き出し配線孔３３ｂ（図２および図３参照）を形成した後、例えばその引き出し配線孔３３ｂにＷ膜をスパッタリング法によって埋め込み、そのＷ膜をエッチバックすることで、キャパシタに形成されたＮ型不純物層２３ａ、２３ｂに電気的に接続する配線層３３（図２参照）と、高耐圧用ＭＩＳＦＥＴに形成されたＮ型不純物層２４ａ、２７ａに電気的に接続する配線層３４ａ（図２参照）と、低耐圧用ＭＩＳＦＥＴに形成されたＮ型不純物層２４ｂ、２７ｂに電気的に接続する配線層３４ｂ（図３参照）と、キャパシタに形成されたＮ型不純物層２８ａ、２８ｂに電気的に接続する配線層３５ａ（図２参照）及び３５ｂ（図３参照）と、キャパシタ上部電極１７ｃに電気的に接続する配線層３６ａ（図２参照）及び配線層３６ｂ（図３参照）とを形成する。
【００８５】
以上のような実施の形態に基づき、図２に示した構造を形成することができる。また、ＭＩＳＦＥＴのゲート絶縁膜及びキャパシタのキャパシタ誘電体膜に低耐圧用ゲート絶縁膜を用いた場合の図面は図３のように示される。
【００８６】
このような本実施の形態１によれば、素子分離溝４とキャパシタ形成溝４ａとを同一の工程で形成することができる。また、ＭＩＳＦＥＴの高耐圧用ゲート絶縁膜１６または低耐圧用ゲート絶縁膜１５を形成する工程と、キャパシタの誘電体膜１６ａまたは誘電体膜１５ａとを同一の工程で形成することができる。すなわち、高耐圧用ゲート絶縁膜１６または低耐圧用ゲート絶縁膜１５と、キャパシタの誘電体膜１６ａまたは誘電体膜１５ａとの形成に用いる絶縁膜を同一の工程で形成する。また、ＭＩＳＦＥＴのゲート電極１７ｂを形成する工程と、キャパシタ電極１７ｃとを同一の工程で形成することができる。すなわち、ＭＩＳＦＥＴのゲート電極１７ｂと、キャパシタ電極１７ｃとの形成に用いる導体膜を同一の工程で形成する。このことから、本実施の形態１の半導体装置の製造工程の簡略化を図ることができる。
【００８７】
（実施の形態２）
次に、本実施の形態２の半導体装置の要部の構造を図２５に示す。
【００８８】
前記実施の形態１では、図９に示したように、キャパシタ形成溝４ａに埋め込まれた酸化シリコン膜５を除去する工程において、レジストパターンとして図１４に示したようなマスクを用いたが、本実施の形態２では、図２７および図２８に示すマスクを用いてパターニングを施すことで、素子分離溝４の一部をキャパシタ形成領域の一部として用いてもよい。
【００８９】
なお、説明を解り易くするため、以下のプロセスにおいて、前記実施の形態１と同様の部分の説明は省略する。
【００９０】
まず、前記実施の形態１において図１２に示した工程の後、素子分離溝４（図１２参照）及び少なくとも１つ以上のキャパシタ形成溝４ａに埋め込まれた酸化シリコン膜５上に、図２７及び２８に示すレジストパターン１２５を形成し、レジストパターン１２５をマスクとしたドライエッチングを施すことで、キャパシタ形成溝４ａ及び素子分離溝４の一部に埋め込まれた酸化シリコン膜５を除去する。
【００９１】
次に、前記実施の形態１の図１５以降に示した工程と同様に、ＭＩＳＦＥＴのゲート絶縁膜（低耐圧用ゲート絶縁膜１５または高耐圧用ゲート絶縁膜１６）を形成する。
【００９２】
以降の工程は、前記実施の形態１と同様であるため、説明を省略する。
【００９３】
このように本実施の形態２においては、製造工程の追加をすることなく、素子分離溝４の一部をキャパシタ形成領域の一部として利用することで、キャパシタの単位面積あたりの容量を増やすことができる。
【００９４】
また、本実施の形態２は、前記実施の形態１に基づいて説明したが、以降の実施の形態でも同様に実施可能である。
【００９５】
（実施の形態３）
本実施の形態３の半導体装置の要部の構造を図２９に示す。
【００９６】
前記実施の形態１では、ＭＩＳＦＥＴのゲート絶縁膜（低耐圧用ゲート絶縁膜１５および高耐圧用ゲート絶縁膜１６）を形成する工程と、キャパシタの誘電体膜１５ａ、１６ａを形成する工程とを同一の工程としたが、本実施の形態３では、メモリセルのメモリゲート層間膜（第２メモリゲート絶縁膜）であるＮＯＮＯ膜１１と、キャパシタのキャパシタ誘電体膜とを同層の誘電体膜で形成したものである。すなわち、メモリセルのメモリゲート層間膜（第２メモリゲート絶縁膜）であるＮＯＮＯ膜１１を形成する工程と、キャパシタのキャパシタ誘電体膜を形成する工程とを同一の工程とするものである。
【００９７】
なお、説明を解り易くするため、以下のプロセスにおいて、前記実施の形態１と同様の部分の説明は省略する。またＭＩＳＦＥＴは実施の形態１と同様にゲート絶縁膜を高耐圧用と低耐圧用に作り分けているが、高耐圧用を主として説明していく。
【００９８】
前記実施の形態１にて図１０に示したメモリセルのフローティングゲート電極（電極電荷蓄積層）となる多結晶シリコン層１０ａを形成する工程の後、多結晶シリコン層１０ａが形成された状態で、メモリセル及びＭＩＳＦＥＴ形成領域の全面をレジストで覆った後に、キャパシタ形成領域に形成された多結晶シリコン層１０ａをドライエッチングにより除去する。
【００９９】
次に、図３０に示すように、メモリセル形成領域及びＭＩＳＦＥＴ形成領域の全面とキャパシタ形成領域のキャパシタ形成溝４ａを除く領域をレジストパターン１２６で覆った後に、キャパシタ形成領域におけるメモリトンネル絶縁膜９及びキャパシタ形成溝４ａに埋め込まれた酸化シリコン膜５を、順次ドライエッチングにより除去する。
【０１００】
次に、図３１に示すように、メモリセル形成領域の全面、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の全面に、メモリセルのゲート層間膜となるＮＯＮＯ膜１１を実施の形態１と同様な工程で形成する。すなわち、メモリゲート層間膜１１と、キャパシタの誘電体膜との形成に用いる絶縁膜を同一の工程で形成する。
【０１０１】
次に、図３２に示すように、メモリセル及びキャパシタ形成領域の全面をレジスト１２７で覆った後に、ＭＩＳＦＥＴ形成領域に形成されたＮＯＮＯ膜１１、多結晶シリコン層１０ａ及びメモリトンネル絶縁膜９をドライエッチングによって除去する。また、図３３に示すように、低耐圧用ゲート絶縁膜１５を形成する領域も同様においても除去する。
【０１０２】
続いて、ＭＩＳＦＥＴ形成領域に高耐圧用ゲート絶縁膜１６および低耐圧用ゲート絶縁膜１５を形成する。高耐圧用ゲート絶縁膜１６および低耐圧用ゲート絶縁膜１５を形成する方法については、前記実施の形態１と同様に（ａ）高耐圧用ゲート絶縁膜、（ｂ）低耐圧用ゲート絶縁膜、とで作り分けており、その製造方法については同様なので説明は省略する（図３４および図３５参照）。
【０１０３】
次に、図３６に示すように、メモリセル及びキャパシタ形成領域に形成されたＮＯＮＯ膜１１上及びＭＩＳＦＥＴ形成領域に形成されたゲート絶縁膜上に、メモリセルのコントロールゲート電極（メモリゲート電極）１７ａとなる多結晶シリコン膜及びキャップ層となる酸化シリコン膜１８をＣＶＤ法により順次堆積する。
【０１０４】
次に、レジストパターン１２８を形成し、このレジストパターン１２８を用いたドライエッチングによりメモリゲート電極構造２０、ＭＩＳＦＥＴのゲート電極構造２１及びキャパシタ上部電極構造２２を形成する。すなわち、メモリゲート電極構造２０、ＭＩＳＦＥＴのゲート電極構造２１及びキャパシタ上部電極構造２２の形成に用いる導電体膜を同一の工程で形成する。
【０１０５】
以下、前記実施の形態１と同様の製造工程を経て図２９に示す不揮発性メモリを有する半導体装置を形成することができるので、その説明は省略する。
【０１０６】
このようにキャパシタのキャパシタ誘電体膜と、メモリセルのメモリゲート層間膜を同一の工程で形成することで、製造工程の簡略化が図れる。また、キャパシタのキャパシタ誘電体膜として、ＭＩＳＦＥＴの低耐圧用ゲート絶縁膜１５または高耐圧用ゲート絶縁膜１６の代わりにＮＯＮＯ膜１１を用いることで、信頼性の高いキャパシタ誘電体膜とすることができる。
【０１０７】
（実施の形態４）
次に、本実施の形態４の半導体装置の要部の構造を図３７に示す。
【０１０８】
前記実施の形態１では、メモリセルの形成工程を図１０〜２２に示したように、メモリセルの電荷蓄積層として多結晶シリコン層１０ａを形成しているが、電荷蓄積層として窒化シリコン膜４１を用いて形成するものである。なお、窒化シリコン膜４１は、窒化シリコン膜４１のトラップの電子を捕獲することで電荷を蓄積する。
【０１０９】
なお、説明を解り易くするため、以下のプロセスにおいて、前記実施の形態１と同様の部分の説明は省略する。
【０１１０】
前記実施の形態１にて図１０に示した工程の後、図３８に示すように、メモリトンネル絶縁膜９上に、例えばＣＶＤ法を用いて窒化シリコン膜４１、酸化シリコン膜４２を順次堆積する。この窒化シリコン膜４１は、メモリセルのフローティングゲート電極の代わりとして電荷を蓄積する役目を果たす。
【０１１１】
次に、図３９に示すように、メモリセル形成領域の全面をレジストパターン１２９で覆い、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域に形成された酸化シリコン膜４２、窒化シリコン膜４１及びメモリトンネル絶縁膜９を順次エッチングし除去する。次に、前記実施の形態１にて図１４に示したレジストパターン１２２を形成し、キャパシタ形成溝４ａに埋め込まれた酸化シリコン膜５を除去する。
【０１１２】
続いて、図４０に示すように、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域に、それぞれＭＩＳＦＥＴのゲート絶縁膜（低耐圧用ゲート絶縁膜１５および高耐圧用ゲート絶縁膜１６）および誘電体膜１６ａを前記実施の形態１と同様の工程で形成する。
【０１１３】
次に、図４１に示すように、メモリセル形成領域に形成された酸化シリコン膜４２上と、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域に形成された低耐圧用ゲート絶縁膜１５または高耐圧用ゲート絶縁膜１６上に、ＣＶＤ法を用いて多結晶シリコン膜４４及び酸化シリコン膜４５を順次堆積する。
【０１１４】
次に、図４２に示すように、レジストパターン１３０をマスクとしてパターニングを行い、メモリゲート電極４４ａ、ＭＩＳＦＥＴのゲート電極４４ｂおよびキャパシタの上部電極４４ｃを形成する。すなわち、メモリゲート電極４４ａ、ＭＩＳＦＥＴのゲート電極４４ｂおよびキャパシタの上部電極４４ｃを同層の導電体膜で構成し、メモリゲート電極４４ａ、ＭＩＳＦＥＴのゲート電極４４ｂおよびキャパシタの上部電極４４ｃの形成に用いる導電体膜を同一の工程で形成する。ここまでの工程により、メモリトンネル絶縁膜９、窒化シリコン膜４１、酸化シリコン膜４２、メモリゲート電極４４ａおよび酸化シリコン膜４５からなるメモリゲート電極構造４０を形成することができる。
【０１１５】
これ以降は、前記実施の形態１と同様の工程を経て図３７に示す不揮発性メモリを有する半導体装置が形成されるため、その説明を省略する。
【０１１６】
このように本実施の形態４においては、メモリセルの電荷蓄積層を前記実施の形態１における多結晶シリコン層１０ａの代わりに窒化シリコン膜４１を用いて形成しているが、連続した導電膜である多結晶シリコン層１０ａに電荷蓄積を行う場合と比較すると、窒化シリコン膜４１中の電子トラップが非連続で離散的であるため、メモリトンネル絶縁膜９の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性を本質的に強固とすることができる。
【０１１７】
また、この窒化シリコン膜４１の代わりに数ｎｍの径を有するシリコン球からなる所謂Ｓｉナノドットでメモリセルの電荷蓄積層を形成してもよく、その場合も上記の本実施の形態４と同様の効果が得られる。
【０１１８】
（実施の形態５）
次に、本実施の形態５の半導体装置の要部の構造を図４３に示す。
【０１１９】
前記実施の形態４では、前記実施の形態１の変形例として、メモリゲート電極構造２０の代わりにメモリゲート電極構造４０を形成したが、本実施の形態５は、図４３に示すメモリゲート電極構造５０のように、いわゆる、スプリットゲート型で形成するものである。
【０１２０】
なお、説明を解り易くするため、以下のプロセスにおいて、前記実施の形態１と同様の部分の説明は省略する。
【０１２１】
前記実施の形態１の図１０に示した工程の後、図４４に示すように、メモリトンネル絶縁膜９上に、例えばＣＶＤ法により多結晶シリコン膜５１と酸化シリコン膜５２を順次堆積する。なお、酸化シリコン膜５２は、多結晶シリコン膜５１の表面を熱酸化することによって形成してもよい。
【０１２２】
次に、図４５に示すように、メモリセル形成領域の酸化シリコン膜５２上にレジストパターン１３１を形成した後に、酸化シリコン膜５２、多結晶シリコン膜５１及びメモリトンネル絶縁膜９を順次パターニングして選択的に除去する。メモリセルの電荷蓄積層は、多結晶シリコン膜５１で形成される。
【０１２３】
次に、図４６に示すように、前記実施の形態１にて図１４に示したマスクと同様のマスクを用いてレジストパターン１３２を形成し、キャパシタのキャパシタ形成溝４ａに形成された酸化シリコン膜５を選択的に除去する。
【０１２４】
次に、図４７に示すように、ＭＩＳＦＥＴのゲート絶縁膜５３となる酸化シリコン膜を、例えばＣＶＤ法を用いて形成する。また、ＭＩＳＦＥＴのゲート絶縁膜５３となる酸化シリコン膜は、前記実施の形態１における高耐圧用ゲート絶縁膜１６（図２参照）および低耐圧用ゲート絶縁膜１５（図３参照）を形成した工程と同様の工程によって作り分けてもよい。
【０１２５】
次に、図４８に示すように、ゲート絶縁膜５３上に、例えばＣＶＤ法を用いて多結晶シリコン膜５４及び酸化シリコン膜５５を順次堆積する。
【０１２６】
次に、図４９に示すように、レジストパターン１３３を形成して酸化シリコン膜５５及び多結晶シリコン膜５４をパターニングにより選択的に除去することで、メモリゲート電極５４ａ、ＭＩＳＦＥＴのゲート電極５４ｂおよびキャパシタの上部電極５４ｃを形成することができる。ここまでの工程によって、メモリトンネル絶縁膜９、多結晶シリコン膜５１、酸化シリコン膜５２、ゲート絶縁膜５３、メモリゲート電極５４ａおよび酸化シリコン膜５５からなるメモリゲート電極構造５０を形成することができる。
【０１２７】
以降は、前記実施の形態１と同様な製造工程を経て図４３に示した不揮発性メモリを有する半導体装置を形成することができるので、その説明を省略する。
【０１２８】
このように、メモリゲート電極部を本実施の形態５で示すような構造にした場合においても、前記実施の形態１と同様な効果を得ることができる。
【０１２９】
（実施の形態６）
次に、本実施の形態６の半導体装置の要部の構造を図５０に示す。
【０１３０】
実前記施の形態１では、ＭＩＳＦＥＴのゲート電極及びキャパシタの上部電極にメモリセルのコントロールゲート電極１７ａ（図２参照）となった多結晶シリコン層１７（図２１参照）を用いたが、本実施の形態６では、これを、前記メモリセルのフローティングゲート電極１０（図２参照）となった多結晶シリコン層１０ａ及びコントロールゲート電極１７ａとなった多結晶シリコン層１７を用いて形成するものである。
【０１３１】
なお、説明を解り易くするため、以下のプロセスにおいて、前記実施の形態１と同様の部分の説明は省略する。
【０１３２】
前記実施の形態１の図９に示した工程の後、図５１に示すように、キャパシタ形成溝４ａ以外の領域をレジストパターン１３４で覆い、キャパシタ形成溝４ａに埋め込まれた酸化シリコン膜５をエッチングし除去する。
【０１３３】
次に、図５２に示すように、例えば半導体基板１を熱酸化することによって、ＭＩＳＦＥＴ形成領域にゲート絶縁膜６０を形成し、同時にキャパシタ形成溝４ａ上にもゲート絶縁膜６０を形成する。ここで、ゲート絶縁膜６０は、前記実施の形態１における高耐圧用ゲート絶縁膜１６（図２参照）および低耐圧用ゲート絶縁膜１５（図３参照）を形成した工程と同様の工程によって作り分けてもよい。また、この時、メモリセル形成領域にもゲート絶縁膜６０と同様の酸化膜が形成される。
【０１３４】
次に、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の全面をレジストで覆った後にメモリセル形成領域の表面の前記酸化膜をエッチングし除去する。その後、半導体基板１を熱酸化することによって、メモリセル形成領域にメモリトンネル絶縁膜となる酸化シリコン膜６１を形成する。
【０１３５】
次に、図５３に示すように、ＣＶＤ法を用いて半導体基板１の全面にメモリセルのフローティングゲート電極（電荷蓄積層）となる多結晶シリコン膜６３を堆積させた後、メモリゲート層間膜となるＮＯＮＯ膜６４を多結晶シリコン膜６３上に形成する。
【０１３６】
次に、図５４に示すように、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域に形成されたＮＯＮＯ膜６４の一部を選択的に除去した後に、露出した多結晶シリコン膜６３とＮＯＮＯ膜６４上に、ＣＶＤ法を用いてメモリセルのコントロールゲート電極（メモリゲート電極）となる多結晶シリコン膜６５及びキャップ層となる酸化シリコン膜６６を順次堆積する。これにより、ＭＩＳＦＥＴ形成領域およびキャパシタ形成領域に形成された多結晶シリコン膜６３と多結晶シリコン膜６５とが導通させることができる。その後、レジストパターンを用いたドライエッチングによって酸化シリコン膜６６、多結晶シリコン膜６５、ＮＯＮＯ膜６４、多結晶シリコン膜６３および酸化シリコン膜６１をパターニングすることで選択的に除去し、図５０に示したようなメモリゲート電極６３ａ、６５ａ、ＭＩＳＦＥＴのゲート電極６３ｂ、６５ｂ、キャパシタ上部電極６３ｃ、６５ｃとを形成することができる。
【０１３７】
以降は、前記実施の形態１と同様な製造方法を経て図５０に示す本実施の形態６の不揮発性メモリを有する半導体装置を形成することができるので、その説明を省略する。
【０１３８】
上記したように、メモリセルのフローティングゲート電極及びメモリゲート電極を、ＭＩＳＦＥＴのゲート電極及びキャパシタ上部電極と同一の工程で形成する。すなわち、メモリセルのフローティングゲート電極及びメモリゲート電極と、ＭＩＳＦＥＴのゲート電極及びキャパシタ上部電極とを同層の導電体膜で構成し、メモリセルのフローティングゲート電極及びメモリゲート電極と、ＭＩＳＦＥＴのゲート電極及びキャパシタ上部電極との形成に用いる導電体膜を同一の工程で形成する。このようにして形成することで製造工程の簡略化が図ることができる。
【０１３９】
このように、ＭＩＳＦＥＴのゲート電極及びキャパシタ上部電極をメモリセルのコントロールゲート電極となる多結晶シリコン膜のみから形成する代わりに、前記メモリセルのフローティングゲート電極となる多結晶シリコン膜及びコントロールゲート電極となる多結晶シリコン膜の両方を用いた場合においても、前記実施の形態１〜５と同様の効果を得ることができる。
【０１４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、前記実施の形態１〜６の夫々を他の実施の形態の一つまたは複数と組み合わせても良い。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】本発明の実施の形態１である半導体装置の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図７】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図９】図５に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１６に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図２６】本発明の実施の形態２である半導体装置の要部断面図である。
【図２７】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図２８】本発明の実施の形態２である半導体装置の製造工程中の要部平面図である。
【図２９】本発明の実施の形態３である半導体装置の要部断面図である。
【図３０】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】本発明の実施の形態３である半導体装置の製造工程中の要部断面図である。
【図３４】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３７】本発明の実施の形態４である半導体装置の要部断面図である。
【図３８】本発明の実施の形態４である半導体装置の製造方法を説明する要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】本発明の実施の形態５である半導体装置の要部断面図である。
【図４４】本発明の実施の形態５である半導体装置の製造方法を説明する要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】本発明の実施の形態６である半導体装置の要部断面図である。
【図５１】本発明の実施の形態６である半導体装置の製造方法を説明する要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１４２】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離溝
４ａ  キャパシタ形成溝
５  酸化シリコン膜
７  Ｐ型不純物層（Ｐ型ウェル領域）
８  Ｎ型不純物層（Ｎ型ウェル領域）
９  メモリトンネル絶縁膜
１０  フローティングゲート電極
１０ａ  多結晶シリコン層
１１  メモリゲート層間膜（ＮＯＮＯ膜）
１１ａ  積層膜
１３  窒化シリコン膜
１４  酸化シリコン膜（高耐圧用ゲート絶縁膜）
１５  低耐圧用ゲート絶縁膜
１５ａ  誘電体膜
１６  高耐圧用ゲート絶縁膜
１６ａ  誘電体膜
１７  多結晶シリコン層
１７ａ  コントロールゲート電極
１７ｂ  ゲート電極
１７ｃ  キャパシタ電極
１８  酸化シリコン膜
２０  メモリゲート電極構造
２１  ゲート電極構造
２２  キャパシタ上部電極構造
２３ａ、２３ｂ、２４ａ、２４ｂ  Ｎ型不純物層
２５  窒化シリコン膜
２６  サイドウォール
２７ａ、２７ｂ、２８ａ、２８ｂ  Ｎ型不純物層
２９  層間絶縁膜
３２  層間絶縁膜
３３  配線層
３３ａ  プラグ層
３３ｂ  引き出し配線孔
３４ａ、３４ｂ  配線層
３５ａ、３５ｂ  配線層
３６ａ、３６ｂ  配線層
４０  メモリゲート電極構造
４１  窒化シリコン膜
４２  酸化シリコン膜
４４  多結晶シリコン膜
４４ａ  メモリゲート電極
４４ｂ  ゲート電極
４４ｃ  上部電極
４５  酸化シリコン膜
５０  メモリゲート電極構造
５１  多結晶シリコン膜
５２  酸化シリコン膜
５３  ゲート絶縁膜
５４  多結晶シリコン膜
５４ａ  メモリゲート電極
５４ｂ  ゲート電極
５４ｃ  上部電極
５５  酸化シリコン膜
６０  ゲート絶縁膜
６１  酸化シリコン膜
６３  多結晶シリコン膜
６３ａ  メモリゲート電極
６３ｂ  ゲート電極
６３ｃ  キャパシタ上部電極
６４  ＮＯＮＯ膜
６５  多結晶シリコン膜
６５ａ  メモリゲート電極
６５ｂ  ゲート電極
６５ｃ  キャパシタ上部電極
６６  酸化シリコン膜
１２１〜１３４  レジストパターン
【図１】
2009071325.tif 000003
【図２】
2009071325.tif 000004
【図３】
2009071325.tif 000005
【図４】
2009071325.tif 000006
【図５】
2009071325.tif 000007
【図６】
2009071325.tif 000008
【図７】
2009071325.tif 000009
【図８】
2009071325.tif 000010
【図９】
2009071325.tif 000011
【図１０】
2009071325.tif 000012
【図１１】
2009071325.tif 000013
【図１２】
2009071325.tif 000014
【図１３】
2009071325.tif 000015
【図１４】
2009071325.tif 000016
【図１５】
2009071325.tif 000017
【図１６】
2009071325.tif 000018
【図１７】
2009071325.tif 000019
【図１８】
2009071325.tif 000020
【図１９】
2009071325.tif 000021
【図２０】
2009071325.tif 000022
【図２１】
2009071325.tif 000023
【図２２】
2009071325.tif 000024
【図２３】
2009071325.tif 000025
【図２４】
2009071325.tif 000026
【図２５】
2009071325.tif 000027
【図２６】
2009071325.tif 000028
【図２７】
2009071325.tif 000029
【図２８】
2009071325.tif 000030
【図２９】
2009071325.tif 000031
【図３０】
2009071325.tif 000032
【図３１】
2009071325.tif 000033
【図３２】
2009071325.tif 000034
【図３３】
2009071325.tif 000035
【図３４】
2009071325.tif 000036
【図３５】
2009071325.tif 000037
【図３６】
2009071325.tif 000038
【図３７】
2009071325.tif 000039
【図３８】
2009071325.tif 000040
【図３９】
2009071325.tif 000041
【図４０】
2009071325.tif 000042
【図４１】
2009071325.tif 000043
【図４２】
2009071325.tif 000044
【図４３】
2009071325.tif 000045
【図４４】
2009071325.tif 000046
【図４５】
2009071325.tif 000047
【図４６】
2009071325.tif 000048
【図４７】
2009071325.tif 000049
【図４８】
2009071325.tif 000050
【図４９】
2009071325.tif 000051
【図５０】
2009071325.tif 000052
【図５１】
2009071325.tif 000053
【図５２】
2009071325.tif 000054
【図５３】
2009071325.tif 000055
【図５４】
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