(57)【要約】【課題】セキュリティ機能を有する半導体記憶装置において、セキュリティデバイスとしての小型化と共に、ニューロンモデルの結合荷重の変更を可能にする。【解決手段】半導体記憶装置であって、電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶する複数の不揮発性半導体メモリセル１１が並列配置され、各々のメモリセル１１のソースがデータを入力するためのデータ入力端に接続され、各々のメモリセル１１の制御ゲートが暗号キーを入力するためのキー入力端に接続された記憶部１０と、記憶部１０の各メモリセル１１のドレインに結合荷重と入力データとの積として出力される信号を加算する加算部２０と、加算部２０から出力される信号を認証データとして入力し、ユーザー情報として登録される参照データと比較照合することにより評価する評価部３０とを備えた。【選択図】      図５
2009080892.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層を有する複数の不揮発性半導体メモリセルを入出力端間に並列配置して構成され、
前記各メモリセルは、前記電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶するものであり、
前記各メモリセルの入力データと前記結合荷重との積の総和として出力される信号を認証データとすることを特徴とする半導体記憶装置。
【請求項２】
電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶する複数の不揮発性半導体メモリセルが並列配置され、前記各メモリセルのソースがデータを入力するためのデータ入力端に接続され、前記各メモリセルの制御ゲートが暗号キーを入力するためのキー入力端に接続された記憶部と、
前記記憶部の各メモリセルのドレインに前記結合荷重と入力データとの積として出力される信号を加算する加算部と、
前記加算部から出力される信号を認証データとして入力し、ユーザー情報として登録される参照データと比較照合することにより評価する評価部と、
を具備したことを特徴とする半導体記憶装置。
【請求項３】
互いに平行配置され、暗号キーの入力に供されるワード線と、
前記ワード線と交差して互いに並列配置され、データの入力に供されるビット線と、
電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶する複数の不揮発性半導体メモリセルを、前記ワード線とビット線との各交差部にそれぞれ配置してなり、前記各メモリセルの制御ゲートが対応する交差部のワード線に接続され、前記各メモリセルのソースが対応する交差部のビット線に接続された記憶部と、
前記ワード線毎に設けられ、同一のワード線に接続された前記メモリセルの各ドレインに前記結合荷重と入力データとの積として出力される信号を加算する加算部と、
前記加算部の出力信号を認証データとして入力し、ユーザー情報として登録される参照データと比較照合することにより評価する評価部と、
を具備したことを特徴とする半導体記憶装置。
【請求項４】
前記評価部は、該評価部に入力された入力データに応じた参照データを記憶する参照データ記憶部と、前記加算部で得られる認証データと前記参照データとを比較照合する比較部とを備え、
前記参照データ記憶部への前記参照データ登録の際に、前記ワード線に入力する暗号キーとして乱数を与え、該乱数の値を順次変更することにより前記メモリセルの結合荷重を変更し、該乱数の値を変更する毎に前記ビット線に入力されるデータとして画像データを与え、前記加算器から出力される認証データと前記参照データとを比較照合し、これらの差が許容範囲内となる時の乱数値で前記メモリセルの結合荷重を設定し、
データ認証の際は、前記ビット線に入力されるデータとして画像データを与え、前記加算器から出力される認証データと前記参照データとを比較照合することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶する不揮発性半導体メモリセルをｎ個直列接続した直列接続ユニットが並列に配置され、前記各直列接続ユニットの一端側のソース線がデータの入力に供されるビット線に接続され、他端側のドレイン線が共通接続され、前記各直列接続ユニットのｉ番目（ｉ＝１〜ｎ）のメモリセルの制御ゲートが暗号キーの入力に供されるｉ番目のワード線にそれぞれ接続された記憶部と、
前記記憶部の各直列接続ユニットの他端側のドレイン線に出力され、且つ前記ワード線の選択による選択セルの結合荷重と入力データとの積として出力される信号を、同一ワード線毎に加算する加算部と、
前記加算部の出力信号を認証データとして入力し、ユーザー情報として登録される参照データと比較照合することにより評価する評価部と、
を具備したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、個人認証等に用いられる半導体記憶装置に係わり、特に工学的ニューロンモデルを応用した半導体記憶装置に関する。
【背景技術】
【０００２】
近年、生体認証向けのＩＣカードや指紋認証装置など、個人情報に係わるセキュリティデバイスが増えている。セキュリティ機能を有するＩＣカードでは、入力信号の暗号化、データの盗難防止のための技術に関する様々なアプローチがある。例えば、暗号化に関しては、ＲＳＡや楕円関数など高度な暗号化アルゴリズムを用いることで信頼性を挙げることができる。しかし、これらの複雑なアルゴリズムを小型化したデバイスに搭載することは、低電力化の観点から現実的ではない。
【０００３】
低消費電力化に対応した暗号化技術として、ニューロンモデルを利用したデバイスが検討されている。ニューロンモデルを利用したデバイスでは、登録データを結合荷重という形に変換（暗号化）する。単純に電気信号に変換するよりも、逆読みが難しくデータ盗難防止の機能がある。
【０００４】
ニューロンモデルを利用したデバイスには、従来よりニューロンＭＯＳ（例えば、非特許文献１参照）や抵抗体とインバータからなる回路（例えば、非特許文献２参照）が提案されている。しかし、ニューロンＭＯＳと呼ばれるデバイスでは、単一のゲート下にいくつかの浮遊ゲートを作るという構造上、各浮遊ゲートの電荷状態を直接制御することは難しい。また、抵抗体とインバータからなる回路では、大きな抵抗変化が必要となるため消費電力が大きくなってしまう。さらに、これらの構造では結合荷重の更新はできても記憶・保持はできない、という問題があった。
【非特許文献１】柴田直, 応用物理, 第72巻, 第10号, （2003）
【非特許文献２】R. E. Howard, et al., ED, 34, 1553 (1987)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、セキュリティデバイスとしての小型化をはかると共に、ニューロンモデルの結合荷重の記憶を可能とした、半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様に係わる半導体記憶装置は、電荷蓄積層を有する複数の不揮発性半導体メモリセルを入出力端間に並列配置して構成され、前記各メモリセルは、前記電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶するものであり、前記各メモリセルの入力データと前記記憶されたニューロンモデルの結合荷重との積の総和として出力される信号を認証データとすることを特徴とする。
【０００８】
また、本発明の別の一態様に係わる半導体記憶装置は、電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶する複数の不揮発性半導体メモリセルが並列配置され、前記各メモリセルのソースがデータを入力するためのデータ入力端に接続され、前記各メモリセルの制御ゲートが暗号キーを入力するためのキー入力端に接続された記憶部と、前記記憶部の各メモリセルのドレインに前記結合荷重と入力データとの積として出力される信号を加算する加算部と、前記加算部から出力される信号を認証データとして入力し、ユーザー情報として登録された参照データと比較照合することにより評価する評価部と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様に係わる半導体記憶装置は、互いに平行配置され、暗号キーの入力に供されるワード線と、前記ワード線と交差して互いに並列配置され、データの入力に供されるビット線と、電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶する複数の不揮発性半導体メモリセルを、前記ワード線とビット線との各交差部にそれぞれ配置してなり、前記各メモリセルの制御ゲートが対応する交差部のワード線に接続され、前記各メモリセルのソースが対応する交差部のビット線に接続された記憶部と、前記ワード線毎に設けられ、同一のワード線に接続された前記メモリセルの各ドレインに前記結合荷重と入力データとの積として出力される信号を加算する加算部と、前記加算部の出力信号を認証データとして入力し、ユーザー情報として登録された参照データと比較照合することにより評価する評価部と、を具備したことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、工学的ニューロンモデルに特徴的な結合荷重の最適化と記憶を不揮発性半導体メモリセルで行うことにより、セキュリティデバイスとしての小型化と共に、ニューロンモデルの結合荷重の記憶が可能となる。
【発明を実施するための最良の形態】
【００１１】
実施形態を説明する前に、本発明の基本原理について説明する。
【００１２】
多入力一出力されるニューラルネットワークは、基本的には、脳に代表される神経系を人工的に作製したものである。ニューロンの基本構造としては、細胞体と呼ばれる本体の部分、本体から樹状に突き出た多数の樹状突起と呼ばれる部分、軸索と呼ばれる一本の長い線維の部分である。ニューロンモデルとは、これを模したモデルであり、例えば図１に示すように表される。
【００１３】
ここで、細胞体は情報処理素子であり、樹状突起は、一本一本が他の細胞体の軸索突起にシナプスと呼ばれる結合部分を介して結びついている。即ち、細胞体部分に複数の入力信号が入ってくることになる。そして、軸索突起からは、一つの出力を出していることになる。
【００１４】
より具体的には、細胞体では入力ｘi と結合荷重ｗi との積の総和である
ｓ＝Σｗiｘiが
演算される。そして、軸索突起から
ｙ＝ｆ（ｓ−θ）
が出力される。但し、θはしきい値である。
【００１５】
このような多入力一出力を行う情報処理素子を複数接続することによって、ニューラルネットワークを構成することが可能となる。また、細胞体の部分は、入力信号に対してシグモイド関数的な出力を行っており、簡単には、あるしきい値θレベル以上の入力信号に対しては出力を行い、それ以下の入力信号に対しては出力をしないという非線形的な振る舞いをしていることが、もう一つの大きな特徴である。よって、情報処理素子は、入力信号に対して非線形的な振る舞いをしていることも必須である。
【００１６】
図２は、本発明の実施形態に使用する不揮発性半導体メモリセルを示す図である。基本的な構成は、浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）を有する一般的な２層ゲート構成のフラッシュメモリセルと同じである。図中のＶG はＣＧへの印加電圧、Ｖinは入力電圧、ＩD は出力電流、ＱFDはＦＧに溜まる電荷を示している。但し、一般的なフラッシュメモリセルに対して本発明に用いる不揮発性半導体メモリセルは、しきい値の変化のさせ方が異なっている。即ち、一般的なフラッシュメモリセルでは、図３に示すように、しきい値ＶTHを大きく変更することにより、しきい値変化ΔＶTHに対して出力電流ＩD がオン（Ｉon）又はオフ（Ｉoff）である。即ち、“０”か“１”かで二通りのしきい値分布を持っているので、読み出しに際しては電流が流れるか（Ｉon）流れないか（Ｉoff）を見ることになる。
【００１７】
これに対し本発明に用いる不揮発性半導体メモリセルでは、図４に示すように、しきい値の変化量を小さくし、しきい値変化ΔＶTHに応じて出力電流が少しずつ変化するようにしている。この場合、ＦＧに溜まる電荷量変化により連続的にしきい値が分布しており、しきい値によって入力Ｖinに対する出力ＩD の大きさが異なっている。従って、メモリセルのしきい値ＶTHをニューロンモデルの結合荷重と見なすことができる。
【００１８】
浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）との間の容量をＣとする。ＦＧに溜まる電荷（ＱFG）を、しきい値の変化（ΔＶTH）で見ると、
ＱFG  〜  ＣΔＶTH
である。従って、ＱFGも図１のニューロンモデルにおける結合荷重ｗと見なすことができる。ＱFGは、書き込み時のＣＧに印加する電圧Ｖｇにより制御できる。このため、本実施形態においては、結合加重の更新や記憶が可能となる。ここで、入力（ｘ）をドレイン電圧（ＶDD=Ｖin）と見なすと、図３に示すように、ドレイン電流ＩD はΔＶTHに対応した値を採る。従って、ニューロンモデルにおける入力と結合荷重の積は、ドレイン電流の変化（ΔＩD）と見なすことができる。
【００１９】
このような不揮発性半導体メモリセルを並列に配置して、そのドレイン電流の変化（ΔＩD）の和を採ることによって、ニューロンモデルにおける、入力と結合荷重の積の総和ｓを得ることができ、図１に示すようなニューロンモデルを構成することが可能となる。以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図５は、本発明の第１の実施形態に係わるセキュリティ機能を有する半導体記憶装置を示す図である。
【００２１】
前記図２に示すような不揮発性半導体メモリセル１１がｎ個並列に配置されて記憶部１０が構成されている。メモリセル１１の各ゲートはキー入力端子にそれぞれ接続され、キー入力端子には暗号キーＶｇ（Ｖg1〜Ｖgn）が入力されるようになっている。メモリセル１１の各ソースはデータ入力端子に接続され、データ入力端子にはデータｘ（ｘ1〜ｘn）が入力されるようになっている。ここでは、指紋等の画像データを例に説明する。メモリセル１１の各ドレインは、共通接続されて加算部２０に接続されている。
【００２２】
加算部２０は、選択トランジスタ２１，出力トランジスタ２２，及び抵抗２３などから構成されている。記憶部１０のメモリセル１１の各ドレインは、選択トランジスタ２１のソースに共通接続され、メモリセル１１の各ドレイン出力が加算される。選択トランジスタ２１のドレインは出力トランジスタ２２のゲートに接続されている。選択トランジスタ２１をオンすることにより、メモリセル１１の各ドレイン出力の和が出力トランジスタ２２のゲートに印加される。メモリセル１１の各ドレイン出力の加算データ（認証データ）が出力トランジスタ２２のドレインから評価部３０に出力されるものとなっている。なお、出力トランジスタ２２のしきい値が、図１に示すニューロンモデルにおけるしきい値θに対応する。
【００２３】
評価部３０は、認証データに対応する参照データを登録するための参照データ登録メモリ３１と、加算部２０からの認証データとメモリ３１の記憶データ（参照データ）とを比較照合する比較部３２から構成されている。参照データの登録時には、加算部２０の出力信号である認証データがメモリ３１に供給され、この認証データがメモリ３１に参照データとして登録される。一方、認証データの評価時には、加算部２０の出力信号である認証データが比較部３２に入力され、これにより認証データとメモリ３１の参照データが比較照合されるようになっている。
【００２４】
なお、記憶部１０，加算部２０，及び評価部３０は、同一チップ上に設けられ、認証カード等に搭載される。そして、ユーザーはこの認証カードを、ＣＤＤ撮像素子等を備えた認証装置の端末に挿入し、入力端子に指紋等の画像データを入力して認証を受けるものとなっている。
【００２５】
図５に示すように、不揮発性半導体メモリセル１１を多数個並列的に接続した場合、各メモリセル１１のＶDDに対してＶｇを変化させることで結合荷重を記憶更新することができ、選択トランジスタ２１をＯＮすることにより、出力として各メモリセル１１からのドレイン電流の和を取り出すことができる。
【００２６】
本実施形態では、不揮発性半導体メモリセルを用いているため、従来のプロセスが利用できる。また、ニューロンモデル特有の出力特性等に係るロバスト性により、スケーリングが進み、各種特性の素子ばらつきが大きくなったとしても対応できる。
【００２７】
次に、本実施形態を用いた認証動作の具体例について説明する。ここでは、暗号キーにより指紋を登録し、指紋の認証により本人か否かを評価するものとする。
【００２８】
参照データの登録時は、まずユーザーが暗号キーを設定し、これをキー入力端子に入力する。これにより、記憶部１０のメモリセル１１の制御ゲートに暗号キーに対応する電圧（書き込み電圧）が印加される。この書き込みにより、メモリセル１１には結合荷重ｗ（ｗ1〜ｗn）が設定される。一方、ＣＤＤ撮像素子等により指紋を撮像して得られる画像データをデータ入力端子（ｘ1〜ｘn）に入力する。このとき、制御ゲートには書込み電圧よりも低い通常の読出し電圧が印加される。これにより、各々のメモリセル１１では、ニューロンモデルにおける入力データｘと結合荷重ｗとの積、即ちドレイン電圧Ｖinと、しきい値の変化（ΔＶTH）とに対応して一意に導きだされるドレイン電流ＩD が出力される。これらは加算部２０により加算されて認証データとして出力される。そして、評価部３０のメモリ３１に参照データとして記憶される。
【００２９】
認証データ評価時は、メモリセル１１の制御ゲートには書き込み電圧よりも低い通常の読み出し電圧を印加する。データ入力端子に指紋等の画像データを入力すると、ニューロンモデルにおける各々のメモリセル１１では入力と結合荷重との積、即ちドレイン電圧Ｖinとしきい値の変化（ΔＶTH）とに対応して一意に導きだされるドレイン電流ＩDが出力される。そして、これらは加算部２０により加算して認証データとして出力される。この認証データは、評価部３０により先にメモリ３１に登録した参照データと比較照合される。そして、これらの差が許容値以内であれば照合ＯＫとし、許容値以外であれば照合不可とする。即ち、本人か否かを評価することができる。
【００３０】
指紋や顔等の画像データは、同一人物であっても、種々の要因により僅かに変化している場合があり、あまり厳密に評価すると本人と認識できない場合がある。この場合、ユーザーは、暗号キーを入力する。すると、記憶部１０では、各々のメモリセル１１で暗号キーに対応する書き込み電圧を順次少しずつ変えて結合荷重を僅かに変えると共に、認証データの再度の評価を行う。これにより、同一人物であれば、画像データが参照データに対し一部変化している状態であっても、本人と認識することが可能となる。無論、書き込み電圧の変化量は、任意に定めることができ、所定の値を上限とする。
【００３１】
また、上記の操作により本人と認識された場合は、当初の暗号キーによるメモリセル１１の結合荷重と画像データを基に、評価部１０のメモリ３１に記憶する認証データ（参照データ）を書き換えるようにしても良い。これにより、参照データが現在のユーザーの画像データに近いものとなり、次回以降の評価を速やかに行うことが可能となる。
【００３２】
また、メモリ３１に記憶する参照データの書き換えが可能であることから、ユーザーの変更に対応することもできる。即ち、ユーザーの変更が生じた場合は、暗号キーの再入力及び新たな画像データの入力により評価部１０のメモリ３１に記憶する認証データ（参照データ）を書き換えるようにすればよい。
【００３３】
このように本実施形態によれば、不揮発性半導体メモリセル１１からなる記憶部１０、記憶部１０の各メモリセル１１のドレイン出力を加算する加算部２０、加算部２０から出力される信号を認証データとして入力し、参照データと比較照合する評価部３０を設けることにより、指紋等による個人認証が可能となる。そしてこの場合、不揮発性半導体メモリセル１１を用いることにより、ニューロンモデルのセキュリティデバイスを実現することができ、セキュリティデバイスとしての小型化をはかることができる。しかも、メモリセル１１のしきい値を変更することにより、ニューロンモデルの結合荷重を簡易に変更することができる。
【００３４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わるセキュリティ機能を有する半導体記憶装置を示す図である。
【００３５】
記憶部４０には、データｘi が入力されるビット線ＢＬと暗号キーとしての乱数Ｇｉが入力されるワード線ＷＬが互いに直交する関係に配置され、これらの交差部にそれぞれ不揮発性半導体メモリセル４１が配置されている。メモリセル４１のソースは対応する交差部のビット線ＢＬに接続され、制御ゲートは対応する交差部のワード線ＷＬに接続されている。メモリセル４１は、前記図２に示すように浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）を有するもので、浮遊ゲートに蓄積される電荷量によりニューロンモデルの結合荷重を記憶するものである。
【００３６】
ワード線ＷＬ毎に加算部５０が設けられており、同一ワード線ＷＬに接続されるメモリセル４１のドレインは加算部５０の入力端に共通接続されている。加算部５０は、オペアンプ５１及び帰還抵抗５２などから構成されており、加算部５０の出力信号である認証データは評価部６０により評価されるものとなっている。
【００３７】
評価部６０は、参照データを登録するための参照データ登録メモリ６１と、加算部５０からの認証データとメモリ６１の記憶データ（参照データ）とを比較照合する比較部６２から構成されている。参照データの登録時には、ユーザーが入力したパスワードや整理番号、例えば従業員番号等に相当するデータが参照データとして登録される。一方、認証データの評価時には、加算部５０の出力信号が比較部６２に入力され、これにより、加算部５０の出力信号である認証データとメモリ６１の記憶データ（参照データ）が比較照合されるようになっている。
【００３８】
なお、図６では加算部５０及び評価部６０は１ライン分しか示していないが、実際にはワード線ＷＬ毎（各ライン毎）にそれぞれ設けられている。また、記憶部４０，加算部５０，及び評価部６０は、先の第１の実施形態と同様に、同一チップ上に設けられ、認証カード等に搭載される。そして、ユーザーはこの認証カードを、ＣＤＤ撮像素子等を備えた認証装置の端末に挿入して認証を受けるものとなっている。
【００３９】
図７は、本実施形態における参照データの書込みメカニズムを示す図である。なお、以下では説明を簡単にするために、一つのラインについて説明する。
【００４０】
まず、評価部６０にパスワードや整理番号として、例えば従業員番号を入力する（ステップＳ１）。これにより、評価部６０のメモリ６１に従業員番号に相当する参照データが登録される。ここで、評価部６０はワード線毎に設けられているので、従業員番号を複数の評価部６０の各メモリ６１に振り分けて登録することになる。
【００４１】
なお、メモリ６１をフラッシュメモリ等の不揮発性メモリで構成しておけば、パスワードの入力は１回で済むことになる。これとは逆に、メモリ６１をＤＲＡＭ等の揮発性メモリで構成すれば、認証の度にパスワードの入力が必要となり、セキュリティの更なる向上をはかることができる。
【００４２】
一方、ワード線ＷＬに、乱数としての適当な初期値Ｇi を与え、これによりメモリセル４１の結合荷重を設定する（ステップＳ２）。即ち、メモリセル４１の制御ゲートにＧｉに応じた書き込み電圧を印加し、メモリセル４１の浮遊ゲートに電荷を注入することによりメモリセル４１のしきい値を変化させる。
【００４３】
次に、ビット線ＢＬに認証端末の撮像素子で得られた顔画像等の画像データを入力する（ステップＳ３）。画像データが二次元画像に相当するものである場合は、ライン単位で画像データを順次入力すればよい。
【００４４】
次に、メモリセル４１の制御ゲートに書き込み電圧よりも低い通常の読み出し電圧を印加し、メモリセル４１の出力を読み出すと共に、加算部５０により同一ワード線に繋がるメモリセル４１の出力を加算して認証データを得る（ステップＳ４）。
【００４５】
次に、加算部５０で得られた認証データを評価部６０で評価する（ステップＳ５）。即ち、加算部５０から得られる認証データと予めメモリ６１に記憶された参照データとを比較部６２により比較参照する。
【００４６】
ここで、入力データに対して出力の誤差が収束している場合は、ここで書込みが終了である（ステップＳ６）。即ち、認証データと参照データとの差が許容値以内の場合は、書き込みを終了する。
【００４７】
収束していない場合は、乱数Ｇｉを変更し、各々のメモリセル４１の結合荷重を変更する（ステップＳ７）。そして、結合荷重を変えた状態で、Ｓ３により再度の画像入力を行い、Ｓ４によりデータを読み出す。このとき、画像データの入力は、最初に撮像した画像データをバッファメモリ等に記憶しておけばそのまま利用できる。さらに、Ｓ５により、加算部５０で得られた認証データを評価部６０で再度評価する。そして、上記の操作を、出力の誤差が収束するまで繰り返す。
【００４８】
また、上記の操作は各ライン毎に行い、全てのラインでメモリセル４１における結合荷重の初期設定、変更、最終設定を行う。これにより、加算部５０で得られる認証データが、評価部６０にパスワードとして入力された参照データと略一致するように、メモリセル４１の結合荷重の設定が行われることになる。
【００４９】
読み出し（認証）は、入力データに対して、各メモリセル１１に書き込みが生じない程度の読み出し電圧を与え、このとき加算部５０で得られる認証データを、評価部６０の比較部６２でメモリ６１に記憶された参照データと比較照合する。さらに、この比較照合動作は、ライン単位で順次行う。そして、全てのラインでこれらの差が許容値以内であれば照合ＯＫとし、一つのラインでも許容値以外であれば照合不可とする。即ち、本人か否かを評価することができる。
【００５０】
また、データの更新はデータ認証の際に随時行うこともでき、出力誤差（ε）が大きくないところで書込み動作を行うこととする。即ち、照合ＯＫの場合、評価部６０による認証データと参照データとの差がより小さくなるようにメモリセル４１の結合荷重を再設定する。
【００５１】
このように本実施形態によれば、評価部６０にパスワードや整理番号を入力すると共に、メモリセル４１の結合荷重を予め設定し、本人画像データの入力により得られる認証データがパスワードや整理番号に対応する参照データと一致するようにメモリセル４１の結合荷重を設定しておけば、ユーザーは、認証端末に顔画像等を撮像させることにより認証を得ることができる。従って、先の第１の実施形態と同様の効果が得られる。また、パスワードや整理番号として従業員番号等の固体識別番号を入力するようにすれば、端末側では端末を使用中のユーザーを特定することができる利点もある。
【００５２】
（第３の実施形態）
図８は、本発明の第３の実施形態に係るセキュリティ機能を有する半導体装置を示す図である。なお、図６と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５３】
本実施形態の記憶部７０は、複数個の不揮発性半導体メモリセル７１を直列接続した直列接続ユニットを並列に配置して構成されている。メモリセル７１は、前記図２に示すように浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）を有するもので、浮遊ゲートに蓄積される電荷量によりニューロンモデルの結合荷重を記憶するものである。
【００５４】
各々の直列接続ユニットの一端側のソース線はビット線ＢＬに接続され、各メモリセル７１の制御ゲートはワード線ＷＬに接続されている。即ち、各々の直列接続ユニットのｉ番目（ｉ＝０〜ｍ）のメモリセルの制御ゲートが暗号キーの入力に供されるｉ番目のワード線ＷＬにそれぞれ接続されている。直列接続ユニットの他端側のドレイン線は、加算部５０の入力端に共通接続されている。そして、加算部５０の出力は評価部６０により評価されるものとなっている。
【００５５】
なお、本実施形態では、加算部５０及び評価部６０がワード線毎に設けられるのではなく、全体で各々一つとなっている。従って、評価部６０のメモリ６１には、各ワード線に対応するデータがそれぞれ登録されており、比較部６２による比較参照時には比較対象となるワード線に対応する参照データが読み出されるようになっている。
【００５６】
本実施形態が先の第２の実施形態と異なる点は、記憶部７０がＮＡＮＤアレイ構造を取っていることであるが、書込み・読み出し・更新のメカニズムは第２の実施形態と実質的に同様である。即ち、同一ワード線に繋がるメモリセル７１の出力を加算して認証データを得る。そして、評価部６０では、ワード線単位で認証データと参照データとを比較照合することになる。また、メモリセル７１における結合荷重の変更は通常のＮＡＮＤセルの書き込みと同様にすれば良く、読み出しも通常のＮＡＮＤセルと同様にすればよい。
【００５７】
従って、先の第２の実施形態と同様の効果が得られる。これに加えて本実施形態では、加算部５０及び評価部６０が一つで済むことになり、装置構成の更なる小型化をはかることができる。
【００５８】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。記憶部に用いるメモリセルは、必ずしも浮遊ゲートと制御ゲートを有する２層ゲート構成に限るものではなく、窒化膜等の絶縁膜で形成されたトラップ膜に電荷を蓄積するＭＯＮＯＳを用いることも可能である。要は、電荷蓄積層を有する不揮発性半導体メモリセルであり、電荷蓄積層に蓄積される電荷量によりニューロンモデルの結合荷重を記憶できるものであればよい。
【００５９】
また、認証データは、指紋や顔画像等に限るものではなく、個人を特定できる情報であればよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６０】
【図１】単一ニューロンモデルを模式的に示す図。
【図２】本発明の実施形態に使用する不揮発性半導体メモリセルの構成を示す図。
【図３】一般的な不揮発性メモリセルのしきい値特性を示す図。
【図４】本発明の実施形態に用いる不揮発性メモリセルのしきい値特性を示す図。
【図５】第１の実施形態に係わる半導体記憶装置の回路構成を示す図。
【図６】第２の実施形態に係わる半導体記憶装置の回路構成を示す図。
【図７】第２の実施形態に係わる半導体記憶装置における書込みメカニズムを示すフローチャート。
【図８】第３の実施形態に係わる半導体記憶装置の回路構成を示す図。
【符号の説明】
【００６１】
１０，４０，７０…記憶部
１１，４１，７１…不揮発性半導体メモリセル
２０，５０…加算部
２１…選択トランジスタ
２２…出力トランジスタ
２３…抵抗体
３０，６０…評価部
３１，６１…参照データ登録メモリ
３２，６２…比較部
５１…オペアンプ
５２…帰還抵抗
【図１】
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【図２】
2009080892.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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