(57)【要約】【課題】外部からテストパターンを入力することを不要とし、ＴＡＴの増加を防止するとともに、電源電圧の電圧降下による動作不具合を検出することができない領域が発生しないようにする半導体集積回路を提供する。【解決手段】セグメント毎に、電圧降下検出回路２０と、電源電圧レギュレート回路２１と、セグメント電源リング２２とを備える。セグメント“５”内に配置された電圧降下検出回路２０から電圧降下発生検出信号２７を受けた電圧レギュレート回路２１は、その信号２７が“Ｌｏｗ”を出力している場合に、セグメント“５”に対応している出力ポートから、そのときに生成されたセグメント電源リング昇圧電圧３１をセグメント電源リング２２に供給する。電源電圧の電圧降下による不具合を防止すべく、電圧降下が解消されるまで、段階的にセグメント電源リング２２の電圧を昇圧させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路内を複数個の区画に分割し、その各々の区画内に設け、該区画内の観測点における電源電圧と外部より入力する基準電圧値とを比較することによって、回路動作時に発生する電圧降下を検出する電圧降下検出回路と、
全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果を入力し、前記区画毎に独立して前記電圧降下が検出されたか否かを判定し、電圧降下が検出された区画に対して、所定の電源電圧を供給するようにした電圧レギュレート回路と、
を備え、
前記電圧レギュレート回路は、前記区画毎に前記所定の電源電圧を供給した後、全ての前記区画において前記電圧降下が発生していないことを示す信号を出力するまで繰り返し前記電源電圧を段階的に上昇させて供給し、電圧降下が解消されるようにしたことを特徴とする半導体集積回路。
【請求項２】
前記信号は、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果に対して論理積演算を施すことにより生成したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記区画の周囲に設け、前記電圧レギュレート回路より与えられた前記電源電圧を該区画内の回路に一様に供給するセグメント電源リングを備えたことを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路全般にかかわり、特に、大規模ＬＳＩに比較的多く発生する電圧降下（ＩＲ−ＤＲＯＰ）による不具合を避けるための技術に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体集積回路の大規模化や多機能化が求められ、これにより半導体集積回路の構成が複雑化し回路面積が増大する傾向がある。これに伴い、半導体集積回路に配設された電源配線及びグランド配線の引き回しによる高抵抗化や、省電力化や回路の高速化を目的とした低電力化により、電源供給源から離れた位置に配置される回路において供給電圧の電圧降下が発生し、これにより回路の動作不具合や動作速度低下等の問題が発生している。
【０００３】
従来、上記のような状況下において、ＬＳＩの設計段階の際に、電圧降下による誤動作が発生することが予測される箇所には、あらかじめ降下電圧量を算出し、電圧降下が発生しないような設計を実施している。しかし、ＬＳＩの大規模化が進むにつれて、設計段階では予測できない箇所や、予測以上の電圧降下による誤動作が発生する傾向にある。この場合、ＬＳＩの評価段階で、解析により電圧降下箇所を発見し、不具合対策の回路修正を実施し、マスクの変更、修正の確認を実施した上で、修正サンプルの仮出荷を行っている。
【０００４】
しかしながら、電圧降下による不具合発生頻度が高くなる傾向がある現状において、上記従来の技術では、不具合発生時には解析・マスク修正から修正サンプル仮出荷までに数ヶ月を費やすことがあり、タイムリーな製品の出荷ができず、しかも費用が増大するという課題がある。
【０００５】
そこで、このような事情を鑑みて提案された技術が下記の特許文献１に開示されている。
【０００６】
この特許文献１に記載の従来技術では、図４のようにＬＳＩ５８の内部に、電圧降下を観測するポイント（図では、ＬｏｇｉｃＡ、ＭＰＵ付近）に配置された電圧降下を検出する機能を有する電圧降下検出回路５０と、この電圧降下検出回路５０が電圧降下を検出するために使用するテストパターンデータ（入力データとそれに対応する出力期待値のセットデータ）供給用の外部データ入力端子５１と、テストクロック供給用のテストクロック入力端子５２と、期待値照合を行うために電圧降下検出回路５０の出力結果をＬＳＩ外部に出力する検出結果モニタ出力端子５３と、電圧降下検出回路５０によって電圧降下が検出された場合に、その電圧降下発生箇所の電源電圧を１レベル分毎に上昇させながら段階制御する電圧レギュレート回路５４と、電圧レギュレート回路５４に対して１レベル分毎にレギュレート電圧５６を上昇させる制御信号を入力するための電圧レギュレート回路制御端子５５と、ＬＳＩ５８全体に電源を供給するための電源パターン５７と、を備えていることを特徴としている。
【０００７】
この従来例の回路構成によれば、電圧降下検出回路５０にテストパターンを入力し、検出結果モニタ出力端子５３からの検出結果モニタ出力信号について期待値照合を行い、電圧降下が検出された（ＦＡＩＬ）ならば、電圧レギュレート回路制御端子５５から制御信号を送り、電圧レギュレート回路５４がＬＳＩ５８の電源電圧を１レベル分上昇させるように設定する。そして、再び、同じテストパターンを入力し、検出結果モニタ出力端子５３からの検出結果モニタ出力信号について期待値照合を行い、ＰＡＳＳ／ＦＡＩＬの判定を行う。ＦＡＩＬであれば、先程と同様、電圧レギュレート回路制御端子５５から制御信号を送り、レギュレート電圧５６をさらに１レベル分上昇させるよう設定する。
【０００８】
以上のテストを繰り返して実行し、検出結果モニタ出力ピン５３からの出力信号の期待値照合の結果、ＰＡＳＳ（電圧降下が検出されなかった結果）がはじめて検出される際の電圧レギュレート回路制御端子５５に加えた制御値を読み取る。これにより、電圧降下箇所の電圧をどのくらいまで上げれば、電圧降下に起因する誤動作を防止できたかを確認することができる。
【０００９】
従来は、動作解析を行い、電圧降下箇所を発見し、マスク変更を経て、新しい改良チップを作製し、その後の評価で電圧降下が改善されているのを確認していた。これに対して特許文献１に開示された技術では、上記説明したように、基準のテストパターンを用いて、一連のＰＡＳＳ／ＦＡＩＬ判定結果を取得することにより、同一仕様のＬＳＩ半導体チップにおける電圧降下による誤動作の防止を確認することが可能となり、従来のような多大な時間を必要とする作業を行わなくて済み、解析の短ＴＡＴ化（開発リードタイムの削減）を実現することができる。
【特許文献１】特開２００４−３１１５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記記載の特許文献１のような従来例においては、ＬＳＩ５８の電源電圧の電圧降下による動作不具合を検出するために、ＬＳＩ５８の外部よりテストパターンを与え、かつ、検出結果に対応する出力信号をＬＳＩ５８の外部で観測し期待値比較を行う、という新たな工程が必要となる。
【００１１】
よって、このＬＳＩ５８の外部より入力するテストパターンを生成するための時間が発生し、この生成したテストパターンによる期待値照合を、製造した全ＬＳＩについて行わなくてはならないということになり、ＴＡＴの増加を招くという問題点がある。
【００１２】
また、複数領域に電圧降下が発生する場合、電圧降下の検出領域を予測して定めているため、電圧降下を検出することができない領域が生じる可能性もある。
【００１３】
そこで、本発明は、上記の問題点に鑑みて提案されたものであり、外部からテストパターンを入力することを不要とし、これに伴い期待値照合も不要とすることで、ＴＡＴの増加を防止し、電源電圧の電圧降下による動作不具合を防止することが可能な半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る半導体集積回路は、以下のような特徴を備えている。
【００１５】
本発明に係る半導体集積回路は、半導体集積回路内を複数個の区画に分割し、その各々の区画内に設け、該区画内の観測点における電源電圧と外部より入力する基準電圧値とを比較することによって、回路動作時に発生する電圧降下を検出する電圧降下検出回路と、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果を入力し、前記区画毎に独立して前記電圧降下が検出されたか否かを判定し、電圧降下が検出された区画に対して、所定の電源電圧を供給するようにした電圧レギュレート回路と、を備え、前記電圧レギュレート回路は、前記区画毎に前記所定の電源電圧を供給した後、全ての前記区画において前記電圧降下が発生していないことを示す信号を出力するまで繰り返し前記電源電圧を段階的に上昇させて供給し、電圧降下が解消されるようにしたことを特徴とする。
【００１６】
また、本発明に係る半導体集積回路において、前記信号は、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果に対して論理積演算を施すことにより生成したことを特徴とする。
【００１７】
また、本発明に係る半導体集積回路は、前記区画の周囲に設け、前記電圧レギュレート回路より与えられた前記電源電圧を該区画内の回路に一様に供給するセグメント電源リングを備えたことを特徴とする。
【発明の効果】
【００１８】
以上のように構成された本発明の半導体集積回路によれば、ＬＳＩの外部より入力するテストパターンが不要で、これに伴い期待値照合も不要にすることが可能な、ＬＳＩ内の回路に供給する電源電圧の電圧降下による動作不具合を解消し、製品設計の短ＴＡＴ化を図ることができる。
【００１９】
また、本発明の半導体集積回路によれば、ＬＳＩを複数のセグメントに分けることで、電源電圧の電圧降下による不具合を防止しすることができない領域が生じないようにすることができ、再度のマスク修正を行うことを防止し、製品設計の短ＴＡＴ化を達成することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。
図１〜図３は、本発明に係る実施形態の一例であって、図中、図と同一の符号を付した部分は同一物を表わすものである。
【００２１】
図１は本発明の実施形態に係る半導体集積回路の構成を示すレイアウト図である。
【００２２】
図１において、本発明の実施形態に係る半導体集積回路（以下、ＬＳＩと略称する）１０は、セグメントと呼ばれる複数の区画に分割し、このセグメント毎に、このセグメント領域内の電圧降下を検出する電圧降下検出回路２０と、電源電圧を入力し、この電源電圧によりレギュレートされた電圧を発生する電源電圧レギュレート回路２１と、各々のセグメントの周囲に設け、セグメント内の領域に一様にレギュレート電圧を供給するセグメント電源リング２２と、セグメント内の電圧降下観測ポイント端子２３と、ＬＳＩ１０の外部端子より与える電源電圧をＬＳＩ１０内部のどの場所にも供給することを目的とした網の目状のＭＥＴＡＬ配線層で形成されている電源メッシュ２４（図では、電源メッシュの内、縦方向の１本の電源配線ラインを記載している）と、ＬＳＩ１０内に設けられている多層ＭＥＴＡＬ配線層の隣接した層同士を電気的に接続するビア２５と、を備えて構成されている。
【００２３】
また、ＬＳＩ１０の周囲には、電源パターン５７が配置されている。
なお、図中ではＬＯＧＩＣ、ＤＲＡＭ及びＭＰＵなどの本発明の構成説明には必要のない回路ブロックについては図示していない。
【００２４】
図１では、セグメント総数が「９個」である場合の例を示しており、各セグメントには、セグメントを識別するためのセグメントナンバ２６が付されている。図では、セグメントナンバ“５”のセグメントを代表して、セグメント内の構成を示している。
【００２５】
また、他のどのセグメントについても全く同様の構成であることから、図を簡便にするためにセグメント内の構成は省略している。
【００２６】
ここで、ＬＳＩにおいては、セグメント電源リング２２は、セグメントナンバ“５”の領域の周辺に張られ、このセグメント電源リング２２に電源メッシュ２４からビア２５を介して、セグメント用電源電圧を供給する構成をとっている。
すなわち、通常、電源メッシュ２４に使用されるＭＥＴＡＬ配線層は、ＬＳＩの最上層のＭＥＴＡＬ配線層に配置されるため、セグメント電源リング２２に使用されるＭＥＴＡＬ配線層は、電源メッシュ２４に使用されるＭＥＴＡＬ配線層より下層のＭＥＴＡＬ配線層に配置されることになる。そこで、ビア２５を使用して、配線層間の電源接続を行っている。
【００２７】
したがって、ＭＥＴＡＬ配線層及びビア２５は、多少の抵抗値を有するため、ＬＳＩ１０に供給される電源電圧に対して、ＬＳＩ１０内部、特に、中心部での電圧値が低くなり、電圧降下が生じてしまう原因ともなる。
本実施形態に係るＬＳＩ１０の基本構成は、セグメント毎に独立して、セグメント領域内の電圧降下分を検出し、ＬＳＩの内部位置に依存する上記のような電圧降下分を補償するレギュレート電圧を各セグメント領域内に供給できる構成となっている。
【００２８】
すなわち、セグメントナンバ“５”の電圧降下検出回路２０から生成される電圧降下発生検出信号２７を電圧レギュレート回路２１へ伝達にし、電圧レギュレート回路２１からセグメントナンバ“５”の領域のセグメント電源リング２２にのみ、セグメント電源リング昇圧電圧３１が供給される構成となっている。
なお、電圧レギュレート回路２１から出力されるセグメント電源リング昇圧電圧３１は、ビア２５ａを介して、セグメント電源リング２２に供給される。
【００２９】
なお、一般に、電源電圧の電圧降下が顕著に現れるのがＬＳＩ１０の中心部（ここでは、セグメントナンバ“５”の領域）であることから、これを代表例としたことを追記しておく。
【００３０】
また、図１では、セグメント総数が「９個」である例を示しているが、セグメント総数を「９個」から更に増やす構成とすることでより細かな領域毎の電圧降下の検出、電源電圧供給等の制御が可能になる。
【００３１】
以下、図１から図３を用いて、上記のように構成された本発明の実施形態に係る半導体集積回路１０における電圧降下検出を行い、この検出された電圧降下により回路ブロックの誤動作を防止するまでの流れを説明する。
【００３２】
まず、電圧降下回路２０の基本的な動作概念を説明する。
【００３３】
各セグメントに配置された電圧降下検出回路２０は、ＬＳＩ１０の外部より与えられる外部基準電圧２８と、セグメント内の電圧降下観測ポイントの電源電圧を電圧降下観測ポイント端子２３から入力する。
【００３４】
この外部基準電圧２８は、ＬＳＩ１０の内部で使用されている回路の仕様で定められている動作電源電圧の下限値であり、ＬＳＩ１０の外部から基準電圧として設定される。また、セグメント内の電圧降下観測ポイントの電源電圧は、セグメント内の電圧降下観測ポイント端子２３から入力され、上記外部基準電圧と比較される。
【００３５】
すなわち、電圧降下検出回路２０は、ＬＳＩ１０の外部から設定される外部基準電圧２８よりも電圧降下観測ポイントの電源電圧が高い場合（つまり、その地点での電源電圧の電圧降下は仕様の動作電源電圧の範囲内）には「Ｈｉｇｈ」を、外部基準電圧２８よりも電圧降下観測ポイントの電源電圧が低い場合（つまり、その地点での電源電圧の電圧降下は仕様の動作電源電圧の範囲外）には「Ｌｏｗ」を電圧降下発生検出信号２７として出力する。
【００３６】
こうして、他の電圧降下検出回路も電圧降下検出回路２０と同様に、各セグメント単位での電源電圧の電圧降下発生を検出することができる。
【００３７】
図２は、コンパレータを用いた電圧降下検出回路２０の具体的な回路構成例を示す図である。
【００３８】
電圧降下検出回路２０は、外部基準電圧２８と、電圧降下観測ポイントの電源電圧とを比較し、電圧降下発生検出信号２７を出力する比較器として、コンパレータ３５を採用している。
【００３９】
電圧降下発生検出処理を行うコンパレータの動作は、上記説明した通りであり、図１のＬＳＩ１０の内部で使用されている回路の仕様で定められている動作電源電圧の下限値に等しい外部基準電圧２８と、図１の各セグメントに供給されている電源電圧の電圧降下の発生を検出するための電圧降下観測ポイントの電源電圧を入力し、外部基準電圧２８に対して電圧降下観測ポイントでの電源電圧が高ければＨｉｇｈ、低ければＬｏｗを、電圧降下発生検出信号２７として出力する。
【００４０】
この電圧降下発生検出信号２７がＬｏｗの時に、セグメント“５”の電圧降下観測ポイントでの電源電圧の電圧降下発生を検出したことになる。なお、コンパレータ３５への電源電圧の供給は、図１の電源メッシュ２４とは別のより極太な電源幹線により供給され、この回路自体は電圧降下の影響を受けないように配慮されている。
【００４１】
次に、電圧降下発生検出信号２７を受け取る電圧レギュレート回路２１の基本的な動作概念を説明する。
【００４２】
図１において、セグメント“５”内に配置された電圧降下検出回路２０（以下、セグメント“５”を代表として説明するものとする）から電圧降下発生検出信号２７を受けた電圧レギュレート回路２１は、その信号２７が“Ｌｏｗ”を出力している場合に、セグメント“５”に対応している出力ポートから、そのときに生成されたセグメント電源リング昇圧電圧３１をセグメント電源リング２２に供給する。
【００４３】
後述するように、電源電圧の電圧降下による不具合を防止すべく、電圧降下が解消されるまで、段階的にセグメント電源リング２２の電圧を昇圧する。
【００４４】
このように、セグメント電源リング２２に、昇圧されたセグメント電源リング昇圧電圧３１を供給することで、セグメント“５”の電圧降下による不具合を防止することが可能となる。
【００４５】
なお、電圧レギュレート回路２１には、ＬＳＩ１０の全セグメントにおける電源電圧が外部基準電圧２８よりも高くなった場合（各セグメントの電圧降下検出回路からの電圧降下発生検出信号が全てＨｉｇｈ）、つまり、ＬＳＩ１０の全セグメントにおける電源電圧の電圧降下による不具合が防止されたことを検出するための出力電圧設定端子３０を設けている。
【００４６】
次に、図１の電圧レギュレート回路２１の基本的な動作について、図３を用いて説明するとともに、全セグメントにおける電圧降下が解消されるまでの全動作について詳細に説明する。
【００４７】
図３は、電圧レギュレート回路２１の電圧降下検出回路からの入力信号と出力信号の関係を示す図であり、電圧レギュレート回路２１は、各セグメントの電圧降下発生回路からの電圧降下発生検出信号群３６、各セグメントのセグメント電源リングに供給するセグメント電源リング昇圧電圧群３７、全セグメント共通の出力電圧設定端子３０及びＡＬＬ＿ＯＫ信号３８等を有している。
【００４８】
ここで、ＡＬＬ＿ＯＫ信号は、各セグメントの電圧降下発生検出信号群３６の電圧降下発生検出信号が全てＨｉｇｈになったときにはじめてＨｉｇｈになる信号であり、この信号をＬＳＩ１０の外部で観測することで、全セグメントの電源電圧の電圧降下の不具合が防止できたかどうかを判別することができる。
【００４９】
上記のような入出力関係を有する電圧レギュレート回路２１は、まず、図１の各セグメントの電圧降下検出回路からの電圧降下発生検出信号群３６を入力し、「Ｌｏｗ」となっている電圧降下信号を検知し、どのセグメント内で電源電圧の電圧降下が発生したかを判別する。
【００５０】
一方、各外部基準電圧（例えば、電圧降下信号が「Ｌｏｗ」となっているセグメントの外部基準電圧）に対して、所定の電圧幅だけ増加させたセグメント電源リング昇圧電圧を発生する。そして、この時点で生成した各セグメント電源リング昇圧電圧を確定し、電圧降下が発生しているセグメントのセグメント電源リングに供給する。
【００５１】
ここで、セグメント電源リング昇圧電圧の可変電圧範囲は、外部基準電圧からＬＳＩ１０に供給される電源電圧までの範囲であるから、例えば、この電圧範囲を２ｎ等分割（上記所定の電圧幅に相当）し、この範囲内の任意のセグメント電源リング昇圧電圧を発生させる制御データを出力電圧設定端子３０から入力する。
【００５２】
なお、この出力電圧設定端子３０の端子数に関しては、特に制約はないが、端子数を増やすことでその分割総数が増加し、より細かな昇圧電圧幅の設定が可能になる。
【００５３】
こうして、電圧降下信号が「Ｌｏｗ」となっている各セグメントに供給する電源電圧を昇圧することができる。ここで、ＡＬＬ＿ＯＫ信号３８がＨｉｇｈならば、全セグメントの電源電圧の電圧降下の不具合が防止できたといえる。一方、ＡＬＬ＿ＯＫ信号３８がＬｏｗならば、全セグメントの内１つ以上のセグメントで、まだ電圧降下が生じていることになる。
【００５４】
従って、ＡＬＬ＿ＯＫ信号３８がＬｏｗであれば、全セグメント共通の出力電圧設定端子３０に入力する設定データの値を１ステップ増加するように変更し、上記と同様な動作を行い、再度、全セグメントの電源電圧の電圧降下の不具合が防止できたかどうかをＡＬＬ＿ＯＫ信号３８により判別する。
【００５５】
そして、ＡＬＬ＿ＯＫ信号３８がＨｉｇｈになるまで上記動作を繰り返し、初めてＨｉｇｈとなった場合に全動作を終了させる。
【００５６】
なお、このＡＬＬ＿ＯＫ信号３８は、論理積回路により、各セグメントからの全ての電圧降下検出信号の論理積演算を行うことによって生成するようにしても良い。
【００５７】
以上説明したように、従来のテストパターンによる期待値照合を行うことなく、ＬＳＩ１０の電源電圧の電圧降下による回路動作の不具合を防止することが可能になる。
【００５８】
また、ＬＳＩ１０を複数のセグメントに分けることで、電源電圧の電圧降下による不具合を防止することができない領域が生じないようにすることができ、再度のマスク修正を行うことを防止し、製品設計の短ＴＡＴ化を達成することができる。
【００５９】
尚、本発明の半導体集積回路は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係る半導体集積回路の構成を示すレイアウト図である。
【図２】コンパレータを用いた電圧降下検出回路２０の具体的な回路構成例を示す図である。
【図３】電圧降下検出回路からの入力信号と出力信号の関係を示す図である。
【図４】電圧降下の影響によるＬＳＩの不具合を防止する従来の回路構成例を示す図である。
【符号の説明】
【００６１】
１０、５８  ＬＳＩ
２０、５０  電圧降下検出回路
２１、５４  電圧レギュレート回路
２２  セグメント電源リング
２３  回路電圧降下観測ポイント端子
２４  電源メッシュ
２５、２５ａ  ビア
２６  セグメントナンバ
２７  電圧降下発生検出信号
２８  外部基準電圧
２９  外部端子
３０  出力電圧設定端子
３１  セグメント電源リング昇圧電圧
３５  コンパレータ
３６  電圧降下発生検出信号群
３７  セグメント電源リング昇圧電圧群
３８  ＡＬＬ＿ＯＫ信号
５１  外部データ（テストパターン）入力端子
５２  テストクロック入力端子
５３  検出結果モニタ出力端子
５５  電圧レギュレート回路制御端子
５６  レギュレート電圧
５７  電源パターン
【図１】
2009071089.tif 000003
【図２】
2009071089.tif 000004
【図３】
2009071089.tif 000005
【図４】
2009071089.tif 000006