(57)【要約】【課題】  減色表示モード時におけるメモリ（メモリを含む集積回路装置）のさらなる低消費電力化を実現すること。【解決手段】  メモリは、複数のメモリブロック（ブロック（１）〜ブロック（ｎ））を含み、通常表示モードでは、複数のメモリブロックの各々から画像データが読み出され、減色表示モードでは、複数のメモリブロックの一部のメモリブロック（ブロック（ｎ））が選択され、選択された一部のメモリブロック（ブロック（ｎ））から画像データが読み出され、減色表示モード時に選択される一部のメモリブロック（ブロック（ｎ））は、選択されない他のメモリブロック（ブロック（１）〜ブロック（ｎ−１））よりも、次段の回路（ＧＡ）３１側に配置される。【選択図】  図２
2009098354.tif 000002
【特許請求の範囲】
【請求項１】
画像データを記憶するメモリと、前記メモリから読出された前記画像データを受ける次段の回路と、を有する集積回路装置であって、
前記メモリは、複数のメモリブロックを含み、
通常表示モードでは、前記複数のメモリブロックの各々から前記画像データが読み出され、
減色表示モードでは、前記複数のメモリブロックの一部のメモリブロックが選択され、選択された前記一部のメモリブロックから前記画像データが読み出され、
前記減色表示モード時に選択される前記一部のメモリブロックは、選択されない他のメモリブロックよりも、前記次段の回路側に配置されることを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
１画素の画像データは、少なくとも、第１の色成分のサブピクセルの画像データ、第２の色成分のサブピクセルの画像データならびに第３の色成分のサブピクセルの画像データを含むと共に、前記サブピクセルの各々の前記画像データは、ｎビット（ｎは２以上の自然数）の画像データであり、
前記メモリは、少なくとも第１〜第ｎのメモリブロックを有し、前記第１〜第ｎのメモリブロックのうちの第ｊのメモリブロック（１≦ｊ≦ｎ）は、前記第１の色成分のサブピクセルの第ｊのビットと、前記第２の色成分のサブピクセルの第ｊのビットと、前記第３の色成分のサブピクセルの第ｊのビットと、を複数画素分、記憶しており、
前記通常表示モードでは、前記第１ブロック〜第ｎブロックの各々から前記サブピクセルの各々の各桁のビットデータが読み出されて前記次段の回路に供給され、
前記減色表示モードでは、前記第１ブロック〜第ｎブロックのうちの、前記サブピクセルの各々の最上位ビットデータを記憶している前記第ｎのメモリブロックを含む一部のメモリブロックが選択され、選択された前記一部のメモリブロックから前記サブピクセルの各々のビットデータが読み出されて前記次段の回路に供給され、
前記減色表示モード時に選択される前記一部のメモリブロックは、選択されない他のメモリブロックよりも、前記次段の回路側に配置されることを特徴とする集積回路装置。
【請求項３】
請求項１または請求項２記載の集積回路装置であって、
前記メモリブロックの各々は互いに隣接して所定方向に配置されており、かつ、前記次段の回路は、前記減色表示モード時に選択される前記一部のメモリブロックの、前記所定方向側に配置されることを特徴とする集積回路装置。
【請求項４】
請求項１〜請求項３のいずれかに記載の集積回路装置であって、
前記減色表示モード時に選択される前記一部のメモリブロックから前記画像データが読み出されるとき、選択されない前記他のメモリブロックからの画像データが前記次段の回路に供給されないように制御する出力制御回路を、さらに有することを特徴とする集積回路装置。
【請求項５】
請求項４記載の集積回路装置であって、
前記減色表示モード時に選択されない前記他のメモリブロックは、選択される前記一部のメモリブロックよりも、前記出力制御回路側に配置されることを特徴とする集積回路装置。
【請求項６】
請求項４または請求項５記載の集積回路装置であって、
前記出力制御回路と前記減色表示モード時に選択される前記一部のブロックとを接続する第１の配線と、
前記出力制御回路と前記減色表示モード時に選択されない前記他のブロックとを接続する第２の配線と、をさらに有し、
前記第１の配線および前記第２の配線のうち、配線長が長い方の配線を上層配線とし、短い方の配線を下層配線とすることを特徴とする集積回路装置。
【請求項７】
請求項６記載の集積回路装置であって、
前記上層配線と前記下層配線とが重なりを有するように配線することを特徴とする集積回路装置。
【請求項８】
請求項６記載の集積回路装置であって、
前記上層配線と前記下層配線とが重なりを有さないように配線することを特徴とする集積回路装置。
【請求項９】
請求項１〜請求項８のいずれかに記載の集積回路装置であって、
前記メモリと、前記次段の回路としてのデータ線ドライバあるいは制御回路と、走査線ドライバと、を有することを特徴とする集積回路装置。
【請求項１０】
請求項１〜請求項９のいずれかに記載の集積回路装置であって、
前記メモリは、
前記メモリブロックの各々を含むメモリセルアレイと、
前記メモリに前記画像データを供給するＣＰＵに対するＣＰＵ系インタフェースと、
前記メモリから読み出した画像データを表示部に供給するための表示系インタフェースと、
前記ＣＰＵ系インタフェースを経由した前記メモリセルアレイへの前記画像データの書き込みアクセスと、前記表示系インタフェースを経由した前記メモリセルアレイからの前記画像データの読み出しアクセスとが競合しないようにアクセスタイミングを制御するアクセス制御回路と、を有し、
前記メモリブロックの全部または一部から画像データが読み出されているとき、その読み出しアクセスと競合しない画素に対して、並行的に画像データの書き込みを実行することを特徴とする集積回路装置。
【請求項１１】
請求項１〜請求項１０のいずれかに記載の集積回路装置であって、
前記メモリは、点順次駆動のために、１画素単位の画像データを時分割で出力することを特徴とする集積回路装置。
【請求項１２】
請求項１〜請求項１１のいずれかに記載の集積回路装置を搭載する電気光学装置。
【請求項１３】
請求項１２記載の電気光学装置を搭載する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを記憶するメモリを有する集積回路装置、電気光学装置および電子機器等に関する。
【背景技術】
【０００２】
カラー液晶表示装置を搭載する携帯端末は、パーシャルモードという減色表示モード（省電力モード）を有することが多い。例えば、携帯電話端末の待ち受け画面の簡単な表示を行う場合に、１画素の画像データのうちの一部のみを用いて減色表示を行う。パーシャルモードを実現するためには、画像データを記憶するメモリ（ＲＡＭ）の構造をパーシャルモードに対応可能な構成とする必要がある。また、パーシャルモード時において、メモリの消費電力を低減することが重要である。
【０００３】
パーシャルモードに対応し、かつ、パーシャルモード時における消費電力を削減可能なメモリの構成は、例えば、特許文献１に記載されている。特許文献１の技術では、パーシャルモード時において読み出し不要な画素に対するアクセスを中止することによって、データ線のプリチャージや読み出しアクセスに伴う無駄な電力消費を低減している。
【特許文献１】特開２００７−１２７７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パーシャルモード時における低消費電力化をさらに促進するためには、例えば、信号配線の充放電に伴う電力消費を低減するためのメモリの回路構成の最適化や回路レイアウトの最適化が重要である。特許文献１の技術では、このような観点からの考察がなされておらず、低消費電力化には限界がある。
【０００５】
本発明は、このような考察に基づいてなされたものである。本発明の少なくとも一つの態様によれば、減色表示モード時におけるメモリ（メモリを含む集積回路装置）のさらなる低消費電力化が可能である。
【課題を解決するための手段】
【０００６】
本発明の実施態様は以下のとおりである。
【０００７】
（１）本発明の集積回路装置の一態様では、画像データを記憶するメモリと、前記メモリから読出された前記画像データを受ける次段の回路と、を有する集積回路装置であって、前記メモリは、複数のメモリブロックを含み、通常表示モードでは、前記複数のメモリブロックの各々から前記画像データが読み出され、減色表示モードでは、前記複数のメモリブロックの一部のメモリブロックが選択され、選択された前記一部のメモリブロックから前記画像データが読み出され、前記減色表示モード時に選択される前記一部のメモリブロックは、選択されない他のメモリブロックよりも、前記次段の回路側に配置される。
【０００８】
本態様によれば、減色表示モード時に選択されるメモリブロックは、選択されないメモリブロックよりも次段の回路側に配置される。よって、選択されるメモリブロックと次段の回路とを接続する配線（すなわち、選択されるメモリブロックからの画像データを次段の回路に供給するための配線）の配線長は、選択されない他のメモリブロックと次段の回路とを接続する配線の配線長よりも短く、よって、配線の寄生容量が小さくなる。したがって、選択されるメモリブロックの読み出しアクセスに伴う配線の充放電の電流量が低減され、減色表示モード時における、さらなる低消費電力化が実現される。
【０００９】
（２）本発明の集積回路装置の他の態様では、１画素の画像データは、少なくとも、第１の色成分のサブピクセルの画像データ、第２の色成分のサブピクセルの画像データならびに第３の色成分のサブピクセルの画像データを含むと共に、前記サブピクセルの各々の前記画像データは、ｎビット（ｎは２以上の自然数）の画像データであり、前記メモリは、少なくとも第１〜第ｎのメモリブロックを有し、前記第１〜第ｎのメモリブロックのうちの第ｊのメモリブロック（１≦ｊ≦ｎ）は、前記第１の色成分のサブピクセルの第ｊのビットと、前記第２の色成分のサブピクセルの第ｊのビットと、前記第３の色成分のサブピクセルの第ｊのビットと、を複数画素分、記憶しており、前記通常表示モードでは、前記第１ブロック〜第ｎブロックの各々から前記サブピクセルの各々の各桁のビットデータが読み出されて前記次段の回路に供給され、前記減色表示モードでは、前記第１ブロック〜第ｎブロックのうちの、前記サブピクセルの各々の最上位ビットデータを記憶している前記第ｎのメモリブロックを含む一部のメモリブロックが選択され、選択された前記一部のメモリブロックから前記サブピクセルの各々のビットデータが読み出されて前記次段の回路に供給され、前記減色表示モード時に選択される前記一部のメモリブロックは、選択されない他のメモリブロックよりも、前記次段の回路側に配置される。
【００１０】
本態様では、複数色（少なくとも第１色、第２色、第３色を含む）のサブピクセルの画像データの各桁のビットに対応させてメモリブロックを設け、各メモリブロックには、各色のサブピクセルの同じ桁のビットデータを、複数画素分、格納する(例えば、少なくとも１行（１走査線）に属する全画素の画像データを格納する)。減色表示時には、例えば、上位のビットデータを出力する。例えば、複数色のサブピクセルの最上位ビット（ＭＳＢ）を使用して必要最小限のカラー表示を行うことができる。上述のとおり、減色表示モード時に画像データが読み出されるメモリブロックは、他のメモリセルブロックよりも次段の回路側に配置されるため、配線長が短く、充放電の電流量が最小化される。また、各メモリブロックは、統一されたサイズかつ統一された回路構成を有するため、無駄なスペースを生じさせることなく高密度なメモリブロックのレイアウトが可能である。また、各メモリブロックは同様の回路構成をしているため、各メモリブロックに対する画像データの入出力制御（リードアクセス／ライトアクセス）の制御が容易であるという効果も得られる。本態様のメモリ構成は、減色表示モード時における低パワー化を最優先とした構成であり、したがって、例えば、携帯端末の待ち受け画面等の表示時における消費電力を最小化することができる。
【００１１】
（３）本発明の集積回路装置の他の態様では、前記メモリブロックの各々は互いに隣接して所定方向に配置されており、かつ、前記次段の回路は、前記減色表示モード時に選択される前記一部のメモリブロックの、前記所定方向側に配置される。
【００１２】
本態様では、各メモリブロックは、各々が隣接して所定方向に規則的に配置され、次段の回路も、同様に、所定方向側に配置される。これにより、規則的かつ無駄のない高密度な回路レイアウトが実現される。また、例えば、各メモリブロック（好ましくは次段の回路も含めて）の高さ（縦方向のサイズ）や横幅（横方向のサイズ）等を揃えるといった工夫をすれば、よりコンパクトなレイアウトが可能である。
【００１３】
（４）本発明の集積回路装置の他の態様では、前記減色表示モード時に選択される前記一部のメモリブロックから前記画像データが読み出されるとき、選択されない前記他のメモリブロックからの画像データが前記次段の回路に供給されないように制御する出力制御回路を、さらに有する。
【００１４】
本態様では、出力制御回路によって、各メモリブロックからの画像データの出力を制御する。メモリブロックからの画像データの出力を禁止する態様としては、例えば、メモリブロックにおける画素の選択（具体的には走査線の選択）自体を禁止する態様、画素の選択は許容するがセンスアンプ等の読み出し回路の動作を停止する態様、読み出し回路から画像データは読み出されるが、その画像データを、次段の回路に接続される配線には出力しないようにする態様がある。
【００１５】
（５）本発明の集積回路装置の他の態様では、前記減色表示モード時に選択されない前記他のメモリブロックは、選択される前記一部のメモリブロックよりも、前記出力制御回路側に配置される。
【００１６】
出力制御回路は、選択されないメモリブロックに対して出力制御信号を送出して画像データの出力を禁止させる。このとき、選択されないメモリブロックは、出力制御回路側に配置されていることから、出力制御回路と選択されないメモリブロックとを結ぶ配線の配線長は短く、よって、選択されないメモリブロックからの画像データの出力禁止動作に伴う充放電の電流量が減少し、この点でも低消費電力化が図られる。具体的には、例えば、メモリブロックの各々が横一列に配列しているとし、右端のメモリブロック（各色のサブピクセルの最上位ビットを格納するメモリブロック）の右側に次段の回路が配置されている場合を想定すると、出力制御回路は、次段の回路の反対側、すなわち、左端のメモリブロック（各色のサブピクセルの最下位ビットを格納するメモリブロック）の左側に配置するのが好ましい。
【００１７】
（６）本発明の集積回路装置の他の態様では、前記出力制御回路と前記減色表示モード時に選択される前記一部のブロックとを接続する第１の配線と、前記出力制御回路と前記減色表示モード時に選択されない前記他のブロックとを接続する第２の配線と、をさらに有し、前記第１の配線および前記第２の配線のうち、配線長が長い方の配線を上層配線とし、短い方の配線を下層配線とする。
【００１８】
出力制御回路と各メモリブロックとを接続する配線の層構成を規定したものである。すなわち、減色表示モード時に選択されるメモリブロックに接続される配線を第１の配線とし、選択されないメモリブロックに接続される配線を第２の配線としたとき、配線長が長い方の配線は、短い方の配線よりも階層が上位の配線（すなわち、上層配線）とする。配線長が長い場合、寄生容量の容量値を最小限にとどめるためには、その配線を極力、直線的に配置するのが好ましい。しかし、階層が下位の配線ほど、種々の信号の伝達に利用されて配線が密集するため、下層配線では、長距離の配線を直線的に配置するのが困難となりがちである。つまり、配線を曲げながら敷設すると、それだけ配線長が長くなり、余分な充放電の電流が多くなる。そこで、直線的な配線の敷設を容易に行えるように、長距離配線は、配線上の制約がより少ない上層配線とするレイアウトルールを採用するものである。これによって、特に、長配線伝送系の制御が容易となり、設計工数の削減が可能である。
【００１９】
（７）本発明の集積回路装置の他の態様では、前記上層配線と前記下層配線とが重なりを有するように配線する。
【００２０】
上述のとおり、配線の寄生容量が充放電の電流量に大きく影響する。上層配線と下層配線とが重なるように配置すると、通常表示モードとなってメモリブロックの各々が選択される場合、上層配線と下層配線には、出力制御回路から、例えば、各メモリブロックの出力を許容する出力イネーブル信号（アクティブレベルの信号）が出力されるため、上層配線の電圧レベルと下層配線の電圧レベルは同様に変化する。よって、上層配線と下層配線との間の寄生容量は無視できる。すなわち、電位差が零であるため、充放電電流は実質的に生じない。これによって、通常表示モード時における低消費電力化を促進することができる。
【００２１】
（８）本発明の集積回路装置の他の態様では、前記上層配線と前記下層配線とが重なりを有さないように配線する。
【００２２】
これによって、上層配線と下層配線との間の寄生容量を最小化することができる。よって、減色表示モード時において、出力制御回路が上層配線あるいは下層配線のいずれか一方のみをアクティブレベルとして、一部のメモリブロックのみ画像データの出力を許可する場合に、配線の充放電の電流量は最小化され、減色表示モード時の低消費電力化を促進することができる。
【００２３】
（９）本発明の集積回路装置の他の態様は、前記メモリと、前記次段の回路としてのデータ線ドライバあるいは制御回路と、走査線ドライバと、を有する。
【００２４】
本発明の集積回路装置は、電気光学装置（液晶表示装置、有機ＥＬ表示装置、その他の表示装置を含む）のドライバＩＣとして利用することができる。
【００２５】
（１０）本発明の集積回路装置の他の態様では、前記メモリは、前記メモリブロックの各々を含むメモリセルアレイと、前記メモリに前記画像データを供給するＣＰＵに対するＣＰＵ系インタフェースと、前記メモリから読み出した画像データを表示部に供給するための表示系インタフェースと、前記ＣＰＵ系インタフェースを経由した前記メモリセルアレイへの前記画像データの書き込みアクセスと、前記表示系インタフェースを経由した前記メモリセルアレイからの前記画像データの読み出しアクセスとが競合しないようにアクセスタイミングを制御するアクセス制御回路と、を有し、前記メモリブロックの全部または一部から画像データが読み出されているとき、その読み出しアクセスと競合しない画素に対して、並行的に画像データの書き込みを実行する。
【００２６】
ＣＰＵとメモリセルアレイ間のＣＰＵアクセスと、メモリセルアレイと表示部との間の表示系アクセスとを並行的に行えるようにして、通常表示モード時ならびに減色表示モード時の双方における効率的なメモリアクセスを実現するものである。例えば、通常表示モード時および減色表示モード時の双方において、表示部への画像データの供給のために選択されている行（１走査線）とは異なる他の行の画素について、ＣＰＵ側から並行的に画像データを書き込むことができれば、各メモリブロックには、表示に必要な分の画像データを格納しておけば足りることになり余分なメモリ容量が不要となり、また、書込みと読み出しが高速に並行的に行われれば、リアルタイムに近い画像表示も可能となる。また、減色表示モード時では、選択されているメモリセルと同一行に属する非選択のメモリセルについては、読み出しアクセスと書き込みアクセスの競合が生じないため、ＣＰＵからの画像データの書き込みが可能である。この場合、減色表示モードから通常表示モードに急に切り換わったときでも、直ちにフルカラーによる画像表示ができるという効果が得られる。
【００２７】
（１１）本発明の集積回路装置の他の態様では、前記メモリは、点順次駆動のために、１画素単位の画像データを時分割で出力する。
【００２８】
メモリが点順次駆動方式に対応していることを明らかとしたものである。液晶表示装置等の駆動方式として点順次駆動を採用することによって、フルカラーの画像データを表示部に供給するための伝送系が大幅に簡略化され、回路の簡素化による実装面積の削減を図ることができる。
【００２９】
（１２）本発明の電気光学装置は、本発明のいずれかの態様の集積回路装置を搭載する。
【００３０】
上述のとおり、本発明のいずれかの態様の集積回路装置は、減色表示モード時におけるメモリ（メモリを含む集積回路装置）のさらなる低消費電力化を可能にするという効果を奏する。よって、本発明のいずれかの態様の集積回路装置を搭載する電気光学装置（液晶表示装置、有機ＥＬ表示装置、その他の表示装置を含む）も同様に、省電力化が必要な動作モード時における大幅な消費電力の削減の効果を享受できる。
【００３１】
（１３）本発明の電子機器は、本発明の電気光学装置を搭載する。
【００３２】
本発明の電気光学装置（液晶表示装置、有機ＥＬ表示装置、その他の表示装置を含む）を搭載する電子機器も同様に、省電力化が必要な動作モード時における大幅な消費電力の削減の効果を享受できる。したがって、例えば、フルカラーの高精細画像の表示が可能な携帯端末において、バッテリーの消耗を抑制することが可能となり、電子機器の利便性が向上する。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００３４】
（第１の実施形態）
本実施形態では、減色表示モード時における省電力化を最優先としたメモリ構成が採用される。
【００３５】
（メモリの、１画素分の画像データを格納する部分の基本構成例）
図１は、メモリにおける、１画素分の画像データを格納する回路の構成の一例を示す図である。本実施形態では、減色表示モード時における省電力化を最優先としたメモリ構成が採用される。すなわち、本実施形態では、１画素（１ピクセル）が、Ｒ（赤），Ｇ（緑），Ｂ（青）の３色のサブピクセルで構成され、各サブピクセルの１画素分の画像データがｎビット（ｎは２以上の自然数）である場合を想定する。但し、これに限定されるものではなく、色の数は３色以上であってもよい。例えば、ｎ＝８であり、この場合、1画素の画像データは２４ビットとなる。
【００３６】
減色表示モードでは、フルカラーの表示は必要なく、例えば最小限のカラー表示ができればよいから、Ｒ，Ｇ，Ｂの各色の、例えば最上位ビット（ＭＳＢ）のみを用いて減色されたカラー画像表示を行うことができる。Ｒ，Ｇ，Ｂの各色のＭＳＢのみを用いる場合、減色表示モードにおける１画素の画像データは３ビットである。よって、３ビットを一組とし、これを単位として書き込みや読み出しを行うことができるようにすれば、減色表示モード時に、無理なくＭＳＢの３ビットのみを選択的に読み出すことが可能となり、アクセス制御も容易である。このような観点から、図１では、メモリ（ＲＡＭ）４０の１画素分の画像データを記憶する回路を、ｎ個のメモリブロックに分割し、各メモリブロックに、Ｒ，Ｇ，Ｂの各桁のビット（合計３ビット）を格納している。以下、具体的に説明する。
【００３７】
図１の上側に示されるように、ＬＣＤ（液晶）パネル２０には、横一列に、画素Ｇ１１〜Ｇ１ｍのｍ個の画素が配置されている。画素Ｇ１ｍは、１行ｍ列目の画素という意味である。図示されるように、画素Ｇ１１〜Ｇ１ｍの各々は、Ｒ（ｎビット），Ｇ（ｎビット），Ｂ（ｎビット）の３色のサブピクセル（合計で３ｎビット）を含んで構成される。図中、参照符号ＳＰ１，ＳＰ２，ＳＰ３は、Ｒ，Ｇ，Ｂ各々のサブピクセルを示している。また、ＤＬ１〜ＤＬｎはデータ線である。なお、図１において走査線は省略している。        
【００３８】
また、メモリ（ＲＡＭ）４０は、ｎ個のメモリブロック（メモリブロック（１）〜メモリブロック（ｎ））を有している。なお、図中、メモリブロックは単にブロックと記載してある。また、以下の説明においても、メモリブロックを単にブロックと記載する場合がある。メモリブロック（１）には、１画素分の画像データとして、Ｒの最下位ビットＲ（１）、Ｇの最下位ビットＧ（１）、Ｂの最下位ビットＧ（１）の合計３ビットが格納される。同様に、メモリブロック（２）には、ＲＧＢの２桁目のビットデータＲ（２），Ｇ（２），Ｂ（２）の合計３ビットが格納される。以下同様であり、メモリブロック（ｎ）には、Ｒの最上位ビットＲ（ｎ）、Ｇの最上位ビットＧ（ｎ）、Ｂの最上位ビットＢ（ｎ）の合計３ビットが格納される。
【００３９】
以上の説明では、１画素分の画像データの格納態様について説明しているが、実際には、各メモリブロックには、複数画素についての画像データが格納されている。例えば、図１に記載されているＲ（１）〜Ｒ（ｎ），Ｇ（１）〜Ｇ（ｎ），Ｂ（１）〜Ｂ（ｎ）が１画素分の合計３ｎビットの画像データであり、例えば、この画像データがＬＣＤパネル２０の画素Ｇ１１用の画像データであるとすると、各メモリブロックには、同様に、Ｇ１２〜Ｇ１ｍの各々の画素用の画像データも格納されている。各メモリブロックに、ＬＣＤパネルの表示領域に含まれる全画素分の各色の各桁の画像データを格納しておくこともできる。但し、この場合、各メモリブロックの容量が大きくなってしまい、かつ、全画像データの蓄積まで画像表示を待つ必要が生じる。例えば、１行（１走査線）単位で画像データを蓄積しておき（図１でいえば、少なくともＧ１１〜Ｇ１ｍの１ライン分の画素の画像データは蓄積しておき）、１行に含まれる画素から画像を読み出しながら、他の行に含まれる画素に画像を書き込むという並行的なアクセスを実行できれば、リアルタイムに近い高速な画像表示が可能となる。但し、各メモリブロックに何画素分の画像データを蓄積するのかについては、特に限定はなく、自由に設計することができる。
【００４０】
また、各メモリブロックは、統一されたサイズかつ統一された回路構成を有するため、無駄なスペースを生じさせることなく高密度なメモリブロックのレイアウトが可能である。また、各メモリブロックは同様の回路構成をしているため、各メモリブロックに対する画像データの入出力制御（リードアクセス／ライトアクセス）の制御も容易である。但し、図１の構成で重要なのは、減色表示モード時において選択される最上位ビット（ＭＳＢ）を格納しているメモリブロック（ｎ）が、選択されない他のメモリブロック（１）〜メモリブロック（ｎ−１）とは区別されている点であり、減色表示時に選択されないメモリ回路部分を、必ずしも、メモリブロック（ｎ）と同様のサイズのブロックに分割する必要はない。つまり、最上位ビットを格納するメモリブロック（ｎ）と、その他のビット群を格納する一つのメモリブロックとに２分割するような構成であってもよい。
【００４１】
また、図１のメモリ（ＲＡＭ）４０は、点順次駆動のために、１画素単位の画像データを時分割で出力することができる。線順次駆動の場合、１行に含まれる画素の画像データを一括して供給する必要があり、配線が複雑化する。液晶表示装置等の電気光学装置の駆動方式として点順次駆動を採用することによって、フルカラーの画像データを表示部（図１のＬＣＤパネル２０）に供給するための伝送系が大幅に簡略化され、回路の簡素化による実装面積の削減を図ることができる。
【００４２】
（メモリを含むＩＣにおける好ましいレイアウト例）
図２は、メモリを含むＩＣにおける好ましいレイアウト例を示す図である。図２のメモリ４０は、図１に示したメモリブロック（１）〜メモリブロック（ｎ）を含んで構成される。メモリ４０の右側には、制御ブロックのゲートアレイ（ＧＡ）３１が隣接して配置されている。ゲートアレイ（ＧＡ）３１は、画像表示制御回路７４と、入出力インタフェース回路７２と、制御回路７６と、を含む。
【００４３】
メモリ（ＲＡＭ）４０から読み出された画像データは、一旦、ゲートアレイ内の画像表示制御回路７４に送られ、所定の画像処理を受けた後、データ線ドライバ１１を経由して、ＬＣＤパネル２０に送られる。ＬＣＤパネルは、例えば、携帯端末に搭載されており、表示モードとして通常表示モードと減色表示モードとを有している。減色表示モードは、例えば、パーシャルモードであり、パーシャルモードでは、例えば図２の左上に示されるように、電波の受信状況を示す表示のみがなされる。画像表示制御回路７４は、例えば、ＬＣＤパネルの裏面に設置されるバックライトの減光処理を実施すると共に、その減光に伴って画像が暗くなるのを補正するための、画質低下防止のための画像処理を各画素の画像データに施す(但し、これに限定されるものではない)。
【００４４】
ここで、メモリ（ＲＡＭ）４０から読み出された画像データは、画像データ伝送用の配線Ｌ（１）〜Ｌ（ｎ）を経由してゲートアレイ（ＧＡ）３１に送られるのであり、画像データを受ける側のゲートアレイ（ＧＡ）３１は、メモリの次段の回路（画像データの受け側回路）ということができる。本実施形態では、その次段の回路（ＧＡ）３１側に、減色表示モード時に選択されるメモリブロック（ｎ）が配置される。つまり、メモリブロック（ｎ）は、他のメモリブロック（１）〜（ｎ−１）よりも、次段の回路（ＧＡ）３１に近い位置に配置される。このようなレイアウトを採用することによって、減色表示モードにおける低消費電力化を促進することができる。
【００４５】
すなわち、減色表示モード時において選択されるメモリブロック（ｎ）と、次段の回路としてのゲートアレイ３１とを接続する配線Ｌ（ｎ）の配線長は、他のメモリブロック（１）〜メモリブロック（ｎ）の各々と次段の回路としてのゲートアレイ３１とを接続する配線Ｌ（１）〜Ｌ（ｎ−１）の配線長よりも短い。各配線には、図１に示されるように、寄生容量ＣＰが存在するが、配線長が短いほど、寄生容量は小さくなる。よって、図２においては、減色表示時に選択されるメモリブロック（ｎ）の読み出しアクセスに伴う配線Ｌ（ｎ）の充放電の電流量が低減され、減色表示モード時における、さらなる低消費電力化が実現される。
【００４６】
なお、上述の例では、減色表示モード時において、メモリブロック（ｎ）からのみ画像データを読み出しているが、これに限定されるものではなく、他のメモリブロック（例えば、メモリブロック（ｎ−１））からも画像データを読み出してもよい。但し、減色モード時には、メモリブロック（ｎ）に格納されている各色の最上位ビットの画像データは必ず使用されるものとする。
【００４７】
図２において、例えば、メモリ４０と、ゲートアレイ（ＧＡ）３１と、データ線ドライバ１１とが、ワンチップ化（ＩＣ化）される。以上、説明したＩＣの構成を、上位概念化してまとめると、以下のようになる。すなわち、メモリ４０では、１画素の画像データは、少なくとも、第１の色成分（Ｒ）のサブピクセルの画像データ、第２の色成分（Ｇ）のサブピクセルの画像データならびに第３の色成分（Ｂ）のサブピクセルの画像データを含むと共に、サブピクセル（ＲＧＢ）の各々の画像データは、ｎビット（ｎは２以上の自然数）の画像データであり、また、メモリ４０は、少なくとも第１〜第ｎのメモリブロックを有し、第１〜第ｎのメモリブロックのうちの第ｊのメモリブロック（１≦ｊ≦ｎ）は、第１の色成分（Ｒ）のサブピクセルの第ｊのビットと、第２の色成分（Ｇ）のサブピクセルの第ｊのビットと、第３の色成分（Ｂ）のサブピクセルの第ｊのビットと、を複数画素分、記憶しており、通常表示モードでは、第１ブロック〜第ｎブロックの各々からサブピクセル（ＲＧＢ）の各々の各桁のビットデータが読み出されて次段の回路（ＧＡ）３１に供給され、減色表示モードでは、第１ブロック〜第ｎブロックのうちの、サブピクセル（ＲＧＢ）の各々の最上位ビットデータを記憶している第ｎのメモリブロックを含む一部のメモリブロックが選択され、選択された一部のメモリブロックから前記サブピクセルの各々のビットデータが読み出されて次段の回路（ＧＡ）３１に供給され、減色表示モード時に選択される前記一部のメモリブロックは、選択されない他のメモリブロックよりも、次段の回路（ＧＡ）３１側に配置される。
【００４８】
各メモリブロック（１）〜（ｎ）は、統一されたサイズかつ統一された回路構成とするのが好ましく、これによって、無駄なスペースを生じさせることなく高密度なメモリブロックのレイアウトが可能である。また、各メモリブロック（１）〜（ｎ）は同様の回路構成をしているため、各メモリブロックに対する画像データの入出力制御（リードアクセス／ライトアクセス）の制御が容易であるという効果も得られる。図２のメモリ構成は、減色表示モード時における低パワー化を最優先とした構成であり、したがって、例えば、携帯端末の待ち受け画面等の表示時における消費電力を最小化することができる。
【００４９】
また、図２では、各メモリブロック（１）〜（ｎ）は、各々が隣接して所定方向（横方向）に規則的に配置され、次段の回路（ＧＡ）３１も、同様に、所定方向（横方向）側に配置されている。これにより、規則的かつ無駄のない高密度な回路レイアウトが実現される。また、例えば、各メモリブロック（好ましくは次段の回路も含めて）の高さ（縦方向のサイズ）や横幅（横方向のサイズ）等を揃えるといった工夫をすれば、よりコンパクトなレイアウトが可能である。
【００５０】
図３は、メモリを含むＩＣにおける好ましいレイアウト例の他の例を示す図である。図３では、メモリ（ＲＡＭ）４０から読み出された画像データは、直接的にデータ線ドライバ１１に送られる。よって、図３では、データ線ドライバ１１が、メモリ４０の次段の回路（画像データの受け側の回路）となる。よって、図３では、減色表示モード時に選択されるメモリブロック（ｎ）は、他のメモリブロック（１）〜（ｎ−１）よりも、データ線ドライバ１１側に配置される。これによって、配線Ｌ（ｎ）の配線長は、他の配線Ｌ（１）〜Ｌ（ｎ）に比べて配線長が短くなり、画像データの伝送時の充放電電流の電流量が最小化され、低消費電力化を徹底することができる。
【００５１】
なお、以上の説明では、「減色表示モード時に選択されるメモリブロックが次段の回路側に配置される」と記載したが、この意味は、他のメモリブロックに比べて次段の回路により近い位置に配置されるという意味である。また、見方を変えれば、「選択されないメモリブロックと次段の回路との間に、選択されるメモリブロックが配置される」と表現することも可能である。
【００５２】
（液晶表示モジュールの構成例）
図４は、液晶表示モジュールの構成例を示す図である。図４の液晶表示モジュール３０は、液晶ドライバＩＣ１０（例えば、図２に示される内部構成をもつ）と、ＬＣＤパネル（表示部）２０と、ガラス基板３０とを含んでいる。ＬＣＤパネル２０は、３２０×２４０個の画素を有するＱＶＧＡ（quarter video graphics array）タイプのパネルである。
【００５３】
ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ３２０とコモン配線ＬＣ１〜ＬＣ２４０とが形成されている。セグメント配線ＬＳ１〜ＬＳ３２０の各々は、ＬＣＤパネル２０上に形成されたデータ線ＤＬ１〜ＤＬ３２０に接続され、コモン配線ＬＣ１〜ＬＣ２４０の各々は、走査線ＷＬ１〜ＷＬ２４０の各々に接続される。なお、ＰＴ１〜ＰＴｎ、ＰＣ１〜ＰＣ２４０、ＰＳ１〜ＰＳ３２０は各々、接続端子を示す。
【００５４】
（液晶ドライバＩＣの構成例）
図５は、図４に示される液晶ドライバＩＣの構成例を示す図である。図示されるように、液晶ドライバＩＣ１０は、先に説明した複数のメモリブロックをもつメモリ（ＲＡＭ）４０と、ゲートアレイ（ＧＡ）３１（内部構成例については図２参照）と、電源部１４と、データ線ドライバ１１と、走査線ドライバ１２ａ，１２ｂと、を有する。
【００５５】
（メモリの内部回路例）
図６は、メモリ（ＲＡＭ）の内部構成を示す図である。図示されるように、メモリ（ＲＡＭ）４０は、第１および第２の行（ロウ）デコーダ（２２．２３）と、列（カラム）デコーダ２４と、書込み回路２５と、上述の複数のメモリブロック（１）〜（ｎ：ここではｎ＝８とする）を含むメモリセルアレイ２６と、出力回路２７と、ＲＡＭ制御回路３７と、を有している。
【００５６】
図７は、１ビットの画像データを記憶するメモリセルの構成例を示す回路図である。図７のメモリセルは、ＳＲＡＭ型のメモリセルであり、２つのインバータ（ＩＮＶ１，ＩＮＶ２）と、２つのトランスファーゲート（ＮＭＯＳトランジスタＱＮ３，ＮＭＯＳトランジスタＱＮ４）を含んで構成される。インバータＩＮＶ１は、ＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮ１とで構成される。同様に、インバータＩＮＶ２は、ＰＭＯＳトランジスタＱＰ２と、ＮＭＯＳトランジスタＱＮ２とで構成される。但し、このメモリセルの回路は一例であり、これに限定されるものではない。例えば、ＤＲＡＭ型のメモリセルを使用することもできる。
図８は、複数のメモリブロックのうちの一部のメモリブロックを選択するための構成の一例を示す図である。図示されるように、各メモリブロック（１）〜（８）には、１画素を構成するＲ，Ｇ，Ｂの各色のサブピクセルの各桁のビットデータを格納するための、図６に示される構成をもつメモリセル（ＣＬ１〜ＣＬ３・・・，ＣＬ１９〜ＣＬ２１，ＣＬ２２〜ＣＬ２４）が設けられている。通常表示モード時には、第１の行デコーダ２２によって第１のワード線ＳＬ１が活性化され、同様に、第２の行でコーダ２３によって第２のワード線ＳＬ２が活性化される。よって、各メモリブロック（１）〜（８）から、各色の各桁のビットデータ（合計２４ビット）が読み出され、出力回路２７に供給される。
【００５７】
減色表示モード時には、第２のワード線ＳＬ２は不活性であり、第１のワード線ＳＬ１のみが活性化される。これによって、メモリブロック（８）からのみ、各色のＭＳＢのビットが読み出され、出力回路２７に供給される。
【００５８】
図９は、複数のメモリブロックのうちの一部のメモリブロックを選択するための構成の他の例を示す図である。図９では、行デコーダとしては、メイン行デコーダ３２と、サブ行デコーダ（３４，３５）が用いられる。サブ行デコーダ３５には、行コントロール回路８６から、通常表示モード選択信号が入力される。メイン行デコーダ３２によってメインワード線ＳＬ３が活性化すると、これに伴ってサブワード線ＳＬ４も活性化される。一方、サブワード線ＳＬ５に関しては、メインワード線ＳＬ３が活性化し、かつ、通常表示モード選択信号が活性化されたときに活性化する。減色表示モードでは、通常表示モード選択信号は不活性状態であるため、サブワード線ＳＬ５は活性化しない。よって、減色表示モード時には、ブロック（８）のみが選択される。但し、以上の回路構成は、一例であり、これらに限定されるものではなく、他の回路構成を採用することもできる。
【００５９】
（第２の実施形態）
図１０は、メモリの他の構成例を示す図である。図１０のメモリでは、メモリ４０とＣＰＵ１００との間のアクセス（ＣＰＵ系アクセス）と、メモリ４０とＬＣＤパネル２０との間のアクセス（表示系アクセス）と、を並行的に行うことができる。すなわち、メモリ４０内において、ＣＰＵ系アクセスと表示系アクセスとが競合しないように各アクセスに伴う回路動作を調停し、動作タイミングをずらす。よって、見かけ上、ＣＰＵ１００からのメモリ４０に対するアクセス命令を、ＬＣＤパネル２０に向けた画像データの読出し中に行うことができる。
【００６０】
図示されるように、ＣＰＵアクセスのために、カラムデコーダ（ＣＰＵ系）８２および書込み・読出し回路（ＣＰＵ系）８４が設けられている。ＬＣＤ系アクセスのために、ＬＣＤ読出し回路８８、カラムデコーダ（ＬＣＤ系）９０およびＬＣＤコントロール回路９２が設けられている。ＬＣＤ読出し回路８８およびカラムデコーダ（ＬＣＤ系）９０の動作はＬＣＤコントロール回路９２によって制御される。第１の行デコーダ２２および第２の行デコーダ２３は、ＣＰＵ系アクセスおよび表示系アクセスの双方において使用される。第１および第２の行デコーダ２２，２３の動作は、行コントロール回路回路（ＣＰＵ系、ＬＣＤ系共通）８６によって制御される。
【００６１】
メモリセルアレイは、先に説明したように、メモリブロック（１）〜（８）を有しており、ＭＳＢのビットデータを格納しているメモリブロック（８）は次段の回路でありデータ線ドライバ１１側に配置されている。メモリブロック（１）〜（８）からの画像データ出力を選択的に制御するために、図１０では、第１のワード線（ＳＬ１）および第２のワード線（ＳＬ２）が用いられる（すなわち、図８の構成が採用されている）。
【００６２】
第１および第２の行デコーダ（２２，２３）ならびに行コントロール回路（ＣＰＵ系，ＬＣＤ系共通）８６は、各メモリブロックからの画像データの出力を選択的に制御するものであり、したがって、第１および第２の行デコーダ（２２，２３）、行コントロール回路（ＣＰＵ系，ＬＣＤ系共通）８６およびＬＣＤコントロール回路９２は、出力制御回路９８を構成している。出力制御回路９８は、次段の回路としてのデータ線ドライバ１１の反対側に配置されている。
【００６３】
図１１（Ａ）〜図１１（Ｄ）は、出力制御回路とメモリブロックとを結ぶ配線の構造例を説明するための図である。図１１における出力制御回路９８は、減色表示モード時に選択されるメモリブロック（８）から画像データが読み出されるとき、選択されない他のメモリブロック（１）〜（７）から、画像データが次段の回路としてのデータ線ドライバ１１に出力されないように制御する。
【００６４】
メモリブロックからの画像データの出力を禁止する態様としては、例えば、図１０に示すように、メモリブロックにおける画素の選択（具体的には走査線の選択）自体を禁止する態様の他、画素の選択は許容するがセンスアンプ等の読み出し回路の動作を停止する態様、読み出し回路から画像データは読み出されるが、その画像データを、次段の回路に接続される配線には出力しないようにする態様がある。
【００６５】
図１１（Ａ）および図１１（Ｂ）では共に、ブロック（８）は、ブロック（１）〜（７）よりもデータ線ドライバ１１に近い側に配置されている。これによって、ブロック（８）の出力データバスの配線長は短くなり、充放電電流が減少し、減色表示モード時（パーシャルモード時）の消費電流を抑えることができる。また、図１１（Ｂ）に示すように、出力制御回路９８をブロック（８）とデータ線ドライバ１１の間に配置することによって、ブロック（８）の出力制御信号の配線長も短くでき、この点でも省電力化が可能である。図１１（Ａ）、図１１（Ｂ）のいずれのレイアウトを採用しても低消費電力化の効果が得られるが、図１１（Ｂ）に示す回路配置の方が消費電力の削減効果が高く、よって、図１１（Ｂ）のレイアウトを採用するのが好ましい。
【００６６】
また、図１１（Ａ），図１１（Ｂ）で注目すべき点は、配線構造として多層配線構造が採用され、かつ、長距離の伝送用の配線は上位階層の配線とする設計ルールが採用されていることである。すなわち、減色表示モード時に選択されるメモリブロック（８）に接続される配線を第１の配線とし、選択されないメモリブロック（１）〜（７）に接続される配線を第２の配線としたとき、配線長が長い方の配線は、短い方の配線よりも階層が上位の配線（すなわち、上層配線）とする。配線長が長い場合、寄生容量の容量値を最小限にとどめるためには、その配線を極力、直線的に配置するのが好ましい。しかし、階層が下位の配線ほど、種々の信号の伝達に利用されて配線が密集するため、下層配線では、長距離の配線を直線的に配置するのが困難となりがちである。つまり、配線を曲げながら敷設すると、それだけ配線長が長くなり、余分な充放電の電流が多くなる。そこで、直線的な配線の敷設を容易に行えるように、長距離配線は、配線上の制約がより少ない上層配線とするレイアウトルールを採用するものである。これによって、特に、長配線伝送系の制御が容易となり、設計工数の削減が可能である。
【００６７】
また、上層配線および下層配線の敷設の態様としては、図１１（Ｃ）および図１１（Ｄ）に示す態様がある。図１１（Ｃ）および図１１（Ｄ）において、Ａ，Ｂ，Ｃ，Ｄは、減色表示モード時に非選択となるメモリブロック（１）〜（７）用の下層配線であり、Ａ８，Ｂ８，Ｃ８，Ｄ８は、減色表示モード時に選択されるメモリブロック（８）用の下層配線である。
【００６８】
図１１（Ｃ）では、上層配線（Ａ８〜Ｄ８）の各々と下層配線（Ａ〜Ｄ）の各々とが重なりを有するように配線する。上述のとおり、配線の寄生容量が充放電の電流量に大きく影響する。上層配線（Ａ８〜Ｄ８）の各々と下層配線（Ａ〜Ｄ）とが重なるように配置すると、通常表示モードとなってメモリブロックの各々が選択される場合、上層配線（Ａ〜Ｄ）と下層配線（Ａ８〜Ｄ８）には、出力制御回路９８から、例えば、各メモリブロック（１）〜（８）の出力を許容する出力イネーブル信号（アクティブレベルの信号）が出力されるため、上層配線（Ａ８〜Ｄ８）の電圧レベルと下層配線（Ａ〜Ｄ）の電圧レベルは同様に変化する。よって、上層配線（Ａ８〜Ｄ８）と下層配線（Ａ〜Ｄ）との間の寄生容量は無視できる。すなわち、電位差が零であるため、充放電電流は実質的に生じない。これによって、通常表示モード時における低消費電力化を促進することができる。
【００６９】
また、図１１（Ｄ）では、上層配線（Ａ８〜Ｄ８）の各々と下層配線（Ａ〜Ｄ）の各々とが重なりを有さないように配線する。これによって、上層配線（Ａ８〜Ｄ８）と下層配線（Ａ〜Ｄ）との間の寄生容量を最小化することができる。よって、減色表示モード時において、出力制御回路９８が上層配線（Ａ８〜Ｄ８）あるいは下層配線（Ａ〜Ｄ）のいずれか一方のみをアクティブレベルとして、メモリブロック（８）のみ画像データの出力を許可する場合に、配線の充放電の電流量は最小化され、減色表示モード時の低消費電力化を促進することができる。
【００７０】
図１２は、上層配線および下層配線のいずれかを選択するための選択制御信号を生成する回路の構成例を示す回路図である。選択制御信号ＶＳ１は上層配線用の信号であり、ＶＳ２は下層配線用の信号である。選択制御信号（ＶＳ１，ＶＳ２）は、例えば、行コントロール回路（出力制御回路）９８によって生成される。図示されるように、ＬＣＤ系（表示系）アクセスを許容するＸＬＴと、減色（例えば８色）表示モードのイネーブル信号ＲＣＯＬ８と、によって、選択制御信号（ＶＳ１，ＶＳ２）を生成することができる。
【００７１】
図１３は、ＣＰＵ系アクセスとＬＣＤ系（表示系）アクセスとを並行的に行うことができるメモリにおけるアクセス競合を調整するための構成を示すブロック図である。
【００７２】
図１３の液晶ドライバＩＣ２００には、ＣＰＵ系インタフェース２１０と、メモリセルアレイ２２０と、ＬＣＤインタフェース２３０と、ＣＰＵ系制御回路２４０と、タイミング発生回路２５０と、表示系制御回路２６０と、が含まれる。ＣＰＵ系制御回路２４０および表示系制御回路２６０は、メモリアクセスが競合しないように読み出しアクセスおよび書き込みアクセスを調整する。
【００７３】
ＣＰＵとメモリセルアレイ間のＣＰＵアクセスと、メモリセルアレイと表示部との間の表示系アクセスとを並行的に行えるようにできれば、通常表示モード時ならびに減色表示モード時の双方における効率的なメモリアクセスが実現される。例えば、通常表示モード時および減色表示モード時の双方において、表示部への画像データの供給のために選択されている行（１走査線）とは異なる他の行の画素について、ＣＰＵ側から並行的に画像データを書き込むことができれば、各メモリブロックには、表示に必要な分の画像データを格納しておけば足りることになり余分なメモリ容量が不要となり、また、書込みと読み出しが高速に並行的に行われれば、リアルタイムに近い画像表示も可能となる。また、減色表示モード時では、選択されているメモリセルと同一行に属する非選択のメモリセルについては、読み出しアクセスと書き込みアクセスの競合が生じないため、ＣＰＵからの画像データの書き込みが可能である。この場合、減色表示モードから通常表示モードに急に切り換わったときでも、直ちにフルカラーによる画像表示ができるという効果が得られる。
【００７４】
以上、本発明の実施形態について説明したが、本発明はこれらに限定されるものではなく、本発明の趣旨から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。例えば、使用するメモリセルの回路構成やメモリブロックを選択するための回路構成として、他の構成のものを使用することもできる。また、１画素の画像データは、２４ビット構成に限らず、さらに多ビットの構成とすることもできる。図１等に示されるメモリブロック分割のＲＡＭは、１画素の画像データのビット数が増えた場合でも容易に対応できるという利点がある。また、使用する色も３色とは限らず、４色以上を使用することもできる。
【００７５】
以上説明したように、本発明の少なくとも一つの実施態様によれば、例えば、以下の効果を得ることができる。但し、以下の効果は同時に得られるとは限らず、以下の効果の列挙が、本発明を不当に限定する根拠とされてはならない。
（１）減色表示モード時に選択択されるメモリブロックを次段の回路側（読み出された画像データを受ける受け側の回路側）に配置することによって、画像データの送出に伴う配線の充放電の電流量が低減され、減色表示モード時における、さらなる低消費電力化が実現される。
（２）複数色のサブピクセルの画像データの各桁のビットに対応させてメモリブロックを設け、各メモリブロックには、各色のサブピクセルの同じ桁のビットデータを、複数画素分、格納する構成（すなわち、減色表示モード時における低パワー化を最優先とした構成）を採用することによって、例えば、携帯端末の待ち受け画面等の表示時における消費電力を最小化することができる。また、各メモリブロックは、統一されたサイズかつ統一された回路構成を有するため、無駄なスペースを生じさせることなく高密度なメモリブロックのレイアウトが可能である。また、各メモリブロックは同様の回路構成をしているため、各メモリブロックに対する画像データの入出力制御（リードアクセス／ライトアクセス）の制御が容易となる。
（３）各メモリブロックが隣接して所定方向に規則的に配置され、次段の回路も、同様に、所定方向側に配置されることによって、規則的かつ無駄のない高密度な回路レイアウトが実現される。また、例えば、各メモリブロック（好ましくは次段の回路も含めて）の高さ（縦方向のサイズ）や横幅（横方向のサイズ）等を揃えるといった工夫をすれば、よりコンパクトなレイアウトが可能である。
（４）減色表示モード時において選択されないメモリブロックを、出力制御回路側に配置することによって、出力制御回路と選択されないメモリブロックとを結ぶ配線の配線長を短くすることができ、選択されないメモリブロックからの画像データの出力禁止動作に伴う充放電の電流量が減少させることができ。
（５）出力制御回路と各メモリブロックとを接続する配線を敷設するときに、長い配線を階層が上位の配線とすることによって、長い配線を直線的に敷設することが容易となる。よって、特に、長配線伝送系の制御が容易となり、設計工数の削減が可能となる。
（６）上層配線と下層配線とが重なりを有するように敷設することによって、通常表示モード時において、上層配線と下層配線との間の寄生容量は無視できる。よって、通常表示モード時における低消費電力化を促進することができる。
（７）上層配線と下層配線とが重なりを有さないように敷設することによって、減色表示モード時において、上層配線と下層配線との間の寄生容量を最小化することができる。よって、通常表示モード時における低消費電力化を促進することができる。
（８）ＣＰＵとメモリセルアレイ間のＣＰＵアクセスと、メモリセルアレイと表示部との間の表示系アクセスとを並行的に行えるようにすることによって、通常表示モード時ならびに減色表示モード時の双方における効率的なメモリアクセスを実現することができる。
（９）点順次駆動方式に対応したメモリとすることによって、フルカラーの画像データを表示部に供給するための伝送系が大幅に簡略化され、回路の簡素化による実装面積の削減を図ることができる。
（１０）本発明のいずれかの態様の集積回路装置を搭載した電気光学装置および電子機器の省電力化を推進することができる。したがって、例えば、フルカラーの高精細画像の表示が可能な携帯端末において、バッテリーの消耗を抑制することが可能となり、電気光学装置や電子機器の利便性が向上する。
【００７６】
本発明は、減色表示モード時におけるメモリ（メモリを含む集積回路装置）のさらなる低消費電力化を実現することができるという効果を奏し、したがって、画像データを記憶するメモリを有する集積回路装置、電気光学装置および電子機器等として有用である。
【図面の簡単な説明】
【００７７】
【図１】メモリにおける、１画素分の画像データを格納する回路の構成の一例を示す図
【図２】メモリを含むＩＣにおける好ましいレイアウト例を示す図
【図３】メモリを含むＩＣにおける好ましいレイアウト例の他の例を示す図
【図４】液晶表示モジュールの構成例を示す図
【図５】図４に示される液晶ドライバＩＣの構成例を示す図
【図６】メモリ（ＲＡＭ）の内部構成を示す図
【図７】１ビットの画像データを記憶するメモリセルの構成例を示す回路図
【図８】複数のメモリブロックのうちの一部のメモリブロックを選択するための構成の一例を示す図
【図９】複数のメモリブロックのうちの一部のメモリブロックを選択するための構成の他の例を示す図
【図１０】メモリの他の構成例を示す図
【図１１】図１１（Ａ）〜図１１（Ｄ）は、出力制御回路とメモリブロックとを結ぶ配線の構造例を説明するための図
【図１２】上層配線および下層配線のいずれかを選択するための選択制御信号を生成する回路の構成例を示す回路図
【図１３】ＣＰＵ系アクセスとＬＣＤ系（表示系）アクセスとを並行的に行うことができるメモリにおけるアクセス競合を調整するための構成を示すブロック図
【符号の説明】
【００７８】
１１  データ線ドライバ、２０  ＬＣＤパネル（表示部）、４０  メモリ（ＲＡＭ）、
Ｇ１１〜Ｇ１ｍ  画素、ＳＰ１〜ＳＰ３  サブピクセル、
ブロック（１）〜（ｎ）  メモリセルブロック、３１  ゲートアレイ（ＧＡ）、
７２  入出力インタフェース、７４  画像表示制御回路、７６  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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