(57)【要約】【課題】移動度の低下を極力抑えつつゲートリーク電流が低い良好なゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供する。【解決手段】半導体層と、ゲート電極と、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、ソース／ドレイン領域と、を備えたＭＯＳＦＥＴを有する半導体装置。【選択図】図１４
2009071232.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられたゲート電極と、
前記半導体層とゲート電極間に設けられた膜厚が１ｎｍ以上のゲート絶縁膜であって、少なくとも前記半導体層側からその厚み方向に１ｎｍまでの領域は、窒化酸化シリコン膜（ＳｉＯＮ）から構成され且つシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、
前記半導体層内の、前記ゲート電極を挟んだ両側に設けられたソース／ドレイン領域と、
を備えたＭＯＳＦＥＴを有する半導体装置。
【請求項２】
前記ゲート絶縁膜の膜厚が１〜３ｎｍであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極が、金属シリサイドから構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体層上に、膜厚が１ｎｍ以上で少なくとも前記半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され且つシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上にポリシリコン層を形成する工程と、
前記ゲート絶縁膜材料及びポリシリコン層をパターニングすることにより、それぞれゲート絶縁膜及びゲート電極材料を形成する工程と、
前記ゲート電極材料内に導電性材料を導入することによりゲート電極とするゲート電極形成工程と、
前記半導体層内の、前記ゲート電極を挟んだ両側にソース／ドレイン領域を形成する工程と、
を有することを特徴とするＭＯＳＦＥＴを有する半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜材料形成工程において、
ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、前記ゲート絶縁膜材料を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜材料形成工程において、
膜厚が１〜３ｎｍの前記ゲート絶縁膜材料を形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極形成工程は、
前記ゲート電極材料上に金属層を堆積させる工程と、
熱処理を行うことにより、前記ゲート電極材料と金属とを反応させて、金属シリサイドから構成されるゲート電極を形成する工程と、
を有することを特徴とする請求項４〜６の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特別な組成の薄いゲート絶縁膜を有するＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
[ゲート絶縁膜の構成材料]
年々、半導体装置は大容量化、大規模化が進展しているため、半導体デバイスも微細化されている。この半導体デバイスの微細化に伴い、平面におけるリソグラフィー技術によるパターン寸法のミニマムフィーチャーサイズの縮小化とともに、縦方向の寸法である絶縁膜等の膜厚も縮小化されている。例えば、トランジスタのゲート絶縁膜としては、膜厚が３ｎｍ以下の極薄ゲート絶縁膜が要求されている。
【０００３】
しかしながら、ゲート絶縁膜として、従来から用いられているシリコン酸化膜を使用した場合、膜厚３ｎｍ以下になると種々の不具合が生じていた。例えば、ゲート絶縁膜が薄くなると直接、トンネル現象に起因するゲートリーク電流が増加する。
【０００４】
そこで、この問題を解決するため、シリコン酸化膜よりも比誘電率の高い材料から構成されるゲート絶縁膜を使用する方法が検討されてきた。このように比誘電率が高い材料を用いてゲート絶縁膜を使用すると膜厚が薄い場合であっても、物理的に厚い膜厚のＳｉＯ2ゲート絶縁膜と同等の絶縁膜容量を実現することができる。この結果、直接、トンネル電流を抑制することができる。
【０００５】
このような比誘電率の高い材料としてはＳｉＯＮ（Ｓｉ3Ｎ4）、ＨｆＳｉＯＮ，ＨｆＡｌＯＮ，ＨｆＺｒＳｉＯＮ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯＮなど提案されている。これらの膜は、ＭＯＣＶＤ法（有機金属気相成長法：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ），ＡＬＤ法，スパッタリング法などで作製されている。
【０００６】
［ゲート絶縁膜の界面組成］
従来のＭＯＳＦＥＴでは、ゲート絶縁膜として、シリコン酸化膜（ＳｉＯ2）、窒化酸化シリコン膜（ＳｉＯＮ）等が一般的に用いられている。以下に、従来のゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2）、窒化酸化シリコン膜（ＳｉＯＮ）を用いた場合の界面組成を説明する。
【０００７】
図１は、熱酸化により形成したシリコン酸化膜について、横軸にゲート絶縁膜表面からの深さ（ｎｍ）、縦軸に元素の組成割合を示したグラフである。また、図２は、図１と同じくシリコン酸化膜について、横軸にゲート絶縁膜表面からの深さ（ｎｍ）、縦軸にそのＯ／Ｓｉ原子数比を示したものである。なお、図１及び２において、横軸０ｎｍの位置はゲート絶縁膜のゲート電極側の表面を表しており、横軸２ｎｍから３ｎｍの領域が二酸化シリコンの組成からシリコン単独の組成に徐々に変化する領域となっていることが分かる。また、横軸３ｎｍの深さにゲート絶縁膜−シリコン基板の界面があり、同じく３ｎｍ以上の深さはシリコン基板となっていることが分かる。
【０００８】
しかしながら、図２に示されるように、このシリコン酸化膜は横軸２〜３ｎｍのＳｉ基板界面付近でＯ／Ｓｉ比が０から２．０まで急峻に変化している。このゲート絶縁膜ではＳｉ基板界面が十分に酸化しているため、界面準位密度を極力抑えることができるが、界面のＳｉ濃度が低いため比誘電率を高くすることができなかった。
【０００９】
そこで、ゲート絶縁膜の比誘電率を向上させる手段として、ゲート絶縁膜材料に熱窒化を行ってＳｉＯＮ膜を作製する方法がある。
図３は、窒素量が多い窒化酸化シリコン膜について、横軸にゲート絶縁膜表面からの深さ（ｎｍ）、縦軸に元素の組成割合を示したグラフである。また、図４は、図３と同じく窒素量が多い窒化酸化シリコン膜について、横軸にゲート絶縁膜表面からの深さ（ｎｍ）、縦軸にそのＯ／Ｓｉ原子数比及びＮ／Ｓｉ原子数比を示したものである。
【００１０】
図３に示すように、ゲート絶縁膜中の窒素量が多い場合は、横軸（深さ）が約１〜２ｎｍの領域に多くの窒素が存在しており、この窒素はＳｉ基板界面近傍まで高濃度で存在していることが分かる。図４から、この時の横軸２〜３ｎｍのＳｉ基板界面付近のＯ／Ｓｉ比は０から０．７、Ｎ／Ｓｉ比は、０から０．９となっており、Ｓｉ基板界面近傍まで窒化されていることが分かる。
【００１１】
このようにゲート絶縁膜材料を熱窒化すると、熱酸化によりシリコン膜を形成した場合と比べて比誘電率を高くできるが、界面近傍のゲート絶縁膜も窒化されるため界面準位密度が増加してしまうという懸念がある。そして、界面準位が高くなるとＭＯＳＦＥＴのキャリアが界面散乱を受けるため、キャリアの移動度が減少してトランジスタの速度が遅くなる。このため、界面近傍の窒化を極力、抑える必要がある。
【００１２】
そこで、このような問題を解決する方法として、従来からゲート絶縁膜の界面の窒素濃度プロファイルを変える方法が提案されている。
特許文献１（特開２００５−１５０６３７号公報）の方法ではまず、シリコン基板の表面をプラズマ窒化させて、その表面に窒化シリコン膜を形成する。この後、酸素プラズマを照射して、窒化シリコン膜を酸化することにより、酸化シリコン膜と窒化酸化シリコン膜を形成している。そして、このような方法により、ゲート絶縁膜のシリコン基板との界面近傍における窒素原子濃度が５％以下になると報告されている。
【００１３】
特許文献２（特開２００３−０７８１３２号公報）の方法ではまず、シリコン基板上に、高い比誘電率の窒化酸化シリコン（ＳｉＯＮ）膜からなるゲート絶縁膜を形成する。次に、この窒化酸化シリコン（ＳｉＯＮ）膜を介してプラズマ酸化を行い、シリコン基板界面への酸素拡散を促進させて酸化シリコン膜を形成している。そして、この後、ポストアニ―ルを行うことにより膜中の固定電荷を低減させている。
【００１４】
特許文献３（特開２００５−１５８９９８号公報）及び特許文献４（特開２００５−０７９２２３号公報）の方法では、ハフニウムシリケイト（ＨｆＳｉＯ）等からなるゲート絶縁膜を用い、このゲート絶縁膜の表面に、反応防止膜として窒化酸化シリコン膜、窒化シリコン膜、又は酸化シリコン膜を形成している。そして、この反応防止膜によりゲート絶縁膜の表面とゲート電極間の固定電荷を抑制している。
【００１５】
特許文献５（特開２００４−２８１４９４号公報）の方法では、ゲート絶縁膜として、高い比誘電率膜を堆積した後、界面酸化及び窒化を行うことで、界面準位密度と固定電荷発生を抑制している。
【００１６】
また、非特許文献１（Ｓｙｍｐｏｓｉｕｍ  ＶＬＳＩ  Ｔｅｃｈ，ｐ１７２−１７３，２００４）の方法では、シリコン基板上に予め窒化シリコン膜（Ｓｉ3Ｎ4）を形成した後、この窒化シリコン膜を介して熱酸化を行い、シリコン基板界面を酸化している。そして、この酸化によって界面準位密度を減少させている。
【００１７】
すなわち、上記特許文献１〜５及び非特許文献１に記載されるような方法は主に、以下の方法によってゲート絶縁膜の界面の窒素濃度プロファイルを変えていた。
（１）第一の方法は、ゲート絶縁膜中の窒素量を少なくする方法である。一例として、ゲート絶縁膜中の窒化量を少なくした場合の、深さ方向の組成分布を図５に、そのＯ／Ｓｉ比、Ｎ／Ｓｉ比を図６に示す。このように窒化量が少ないと、界面近傍のＮ／Ｓｉ比は０〜０．３程度に抑えられており、窒素量が多い場合と比べて界面準位密度を低減できることが分かる。
【００１８】
（２）第二の方法は、界面準位の小さいシリコン基板の界面に、高い比誘電率材料、酸化シリコン膜を形成して、酸化シリコン膜、高誘電率膜の積層膜をゲート絶縁膜とするという手法である。こうすることによりシリコン基板界面の界面準位密度を低減させつつ、全体として高い比誘電率のゲート絶縁膜を得ることができる。
【特許文献１】特開２００５−１５０６３７号公報
【特許文献２】特開２００３−０７８１３２号公報
【特許文献３】特開２００５−１５８９９８号公報
【特許文献４】特開２００５−０７９２２３号公報
【特許文献５】特開２００４−２８１４９４号公報
【非特許文献１】Ｄ．  Ｍａｔｓｕｓｈｉｔａ「Ｎｏｖｅｌ  Ｆａｂｒｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓ  ｔｏ  Ｒｅａｌｉｚｅ  Ｕｌｔｒａ−ｔｈｉｎ（ＥＯＴ＝０．７ｎｍ）  ａｎｄ  Ｕｌｔｒａ−ｌｏｗ  Ｌｅａｋａｇｅ  ＳｉＯＮ  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ  」Ｓｙｍｐｏｓｉｕｍ  ＶＬＳＩ  Ｔｅｃｈ，ｐ１７２−１７３，２００４
【発明の開示】
【発明が解決しようとする課題】
【００１９】
（１）しかしながら、図６に示すように、窒化量を少なくしたＳｉＯＮ膜のゲート絶縁膜を用いた第一の方法の場合、Ｓｉ基板界面近傍のＮ／Ｓｉ比を小さくできるものの、膜厚が２〜３ｎｍのＳｉ基板界面近傍のＯ／Ｓｉ比は０〜１．８と急峻に酸素の量が多くなっていた。このため、窒化量が多いＳｉＯＮ膜のゲート絶縁膜と比べて、ゲート絶縁膜の比誘電率を高くすることができなかった。
【００２０】
（２）また、第二の方法では達成できる膜厚の薄さに限界があり、非常に薄いゲート絶縁膜が必要な場合には、この手法では有効に対応できないという欠点があった。すなわち、界面準位低減のために酸化シリコン膜の膜厚として必要最小限の膜厚は形成する必要があり、達成できる酸化シリコン膜の膜厚にも限界があった。このため、薄いゲート絶縁膜を得るためには酸化シリコン膜上に形成するＳｉＯＮ膜を薄くするしかなくなるが、このＳｉＯＮ膜を薄くすると比誘電率の小さい酸化シリコン膜の影響が大きくなっていた。この結果、結局、効率的に容量値を大きくできないこととなっていた。つまり、比誘電率の高いＳｉＯＮ膜を用いても、シリコン基板の界面側に存在する酸化シリコン膜によって、ゲート絶縁膜全体の比誘電率が低下してしまっていた。
【００２１】
このように従来の酸化シリコン膜を窒化したＳｉＯＮ膜では、比誘電率の向上と界面準位密度の低減を両立できないのが現状であった。
そこで、本発明者は鋭意検討した結果、ゲート絶縁膜の半導体層近傍の組成を、特定のＯ／Ｓｉ比及びＮ／Ｓｉ比を有する窒化酸化シリコン膜（ＳｉＯＮ）から構成することにより比誘電率の向上と界面準位密度の低減を両立できることを発見した。すなわち、本発明は、移動度の低下を極力抑えつつゲートリーク電流が低い優れたゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するため、本発明は、以下の構成を有することを特徴とする。
１．半導体層と、
前記半導体層上に設けられたゲート電極と、
前記半導体層とゲート電極間に設けられた膜厚が１ｎｍ以上のゲート絶縁膜であって、少なくとも前記半導体層側からその厚み方向に１ｎｍまでの領域は、窒化酸化シリコン膜（ＳｉＯＮ）から構成され且つシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、
前記半導体層内の、前記ゲート電極を挟んだ両側に設けられたソース／ドレイン領域と、
を備えたＭＯＳＦＥＴを有する半導体装置。
【００２３】
２．前記ゲート絶縁膜の膜厚が１〜３ｎｍであることを特徴とする上記１に記載の半導体装置。
【００２４】
３．前記ゲート電極が、金属シリサイドから構成されていることを特徴とする上記１又は２に記載の半導体装置。
【００２５】
４．半導体層上に、膜厚が１ｎｍ以上で少なくとも前記半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され且つシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上にポリシリコン層を形成する工程と、
前記ゲート絶縁膜材料及びポリシリコン層をパターニングすることにより、それぞれゲート絶縁膜及びゲート電極材料を形成する工程と、
前記ゲート電極材料内に導電性材料を導入することによりゲート電極とするゲート電極形成工程と、
前記半導体層内の、前記ゲート電極を挟んだ両側にソース／ドレイン領域を形成する工程と、
を有することを特徴とするＭＯＳＦＥＴを有する半導体装置の製造方法。
【００２６】
５．前記ゲート絶縁膜材料形成工程において、
ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、前記ゲート絶縁膜材料を形成することを特徴とする上記４に記載の半導体装置の製造方法。
【００２７】
６．前記ゲート絶縁膜材料形成工程において、
膜厚が１〜３ｎｍの前記ゲート絶縁膜材料を形成することを特徴とする上記４又は５に記載の半導体装置の製造方法。
【００２８】
７．前記ゲート電極形成工程は、
前記ゲート電極材料上に金属層を堆積させる工程と、
熱処理を行うことにより、前記ゲート電極材料と金属とを反応させて、金属シリサイドから構成されるゲート電極を形成する工程と、
を有することを特徴とする上記４〜６の何れか１項に記載の半導体装置の製造方法。
【発明の効果】
【００２９】
本発明では、シリコン基板とゲート絶縁膜界面の界面準位を低減させつつ、比誘電率の高いゲート絶縁膜を得ることができる。この結果、キャリア移動度の低下を極力抑え、ゲートリーク電流を極力抑えたＭＯＳＦＥＴを得ることができる。
【発明を実施するための最良の形態】
【００３０】
１．半導体装置
本発明の半導体装置は、半導体層と、半導体層上に設けられたゲート電極と、半導体層とゲート電極間に設けられたゲート絶縁膜と、半導体層内のゲート電極を挟んだ両側にソース／ドレイン領域と、を備えたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する。
【００３１】
このゲート絶縁膜は、膜厚が１ｎｍ以上の薄い膜となっている。また、高分解能ＲＢＳ（Ｈｉｇｈ  Ｒｅｓｏｌｕｔｉｏｎ  Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ：ラザフォード後方散乱法）によりゲート絶縁膜の組成を測定した際に、少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は、窒化酸化シリコン膜（ＳｉＯＮ）から構成されると共にシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０となっている。
【００３２】
なお、ここで、「窒化酸化シリコン膜（ＳｉＯＮ）」とは、Ｓｉ原子、Ｏ原子、Ｎ原子を含む膜であることを表し、この膜中のＳｉ原子、Ｏ原子、Ｎ原子の原子数比が厳密に１：１：１であることを表すものではない。また、本発明の「窒化酸化シリコン膜（ＳｉＯＮ）」は、高分解能ＲＢＳ測定によりＯ／Ｓｉ比が０．０１〜０．３０、Ｎ／Ｓｉ比が０．０５〜０．３０の関係を満たす限り、上記Ｓｉ原子、Ｏ原子、Ｎ原子以外の原子を含んでいても良い。例えば、本発明の窒化酸化シリコン膜（ＳｉＯＮ）には、Ｓｉ原子、Ｏ原子、Ｎ原子以外にＨｆ原子を含んだＨｆＳｉＯＮ膜も含まれる。
【００３３】
図１４に、本発明の半導体装置の一例を示す。この半導体装置では、半導体層１上にゲート電極４が形成されている。そして、この半導体層１とゲート電極４間にはゲート絶縁膜３が設けられている。半導体層１内の、ゲート電極４を挟んだ両側には、ソース／ドレインコンタクト領域８が設けられている。また、ゲート絶縁膜３及びゲート電極４の両側面には側壁絶縁膜７が設けられている。半導体層１内の、ゲート電極４及び側壁絶縁膜７を挟んだ両側には、ソース／ドレイン高濃度領域５が設けられている。そして、このソース／ドレイン高濃度領域８上にはシリサイド層６が設けられ、配線とのコンタクトがとれるようになっている。また、ソース／ドレインコンタクト領域８とソース／ドレイン高濃度領域５は、ソース／ドレイン領域を構成している。
【００３４】
図１５には、この半導体装置の、半導体層１、ゲート絶縁膜３及びゲート電極４を部分的に拡大した図を示す。本発明の半導体装置では、このゲート絶縁膜３の膜厚が１ｎｍ以上となっており、このゲート絶縁膜３の少なくとも半導体層側からその厚み方向に１ｎｍまでの領域９は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０となっている。なお、この領域９内では、何れの部分であってもＯ／Ｓｉ比が０．０１〜０．３０、Ｎ／Ｓｉ比が０．０５〜０．３０の関係を満たしている。
【００３５】
本発明の半導体装置では、このようにＮ，Ｏ、Ｓｉが特定組成となるのが、半導体層側からその厚み方向に１ｎｍまでの半導体層に非常に近接した領域となっている。このため、半導体層とゲート絶縁膜界面の界面準位を効果的に低減させて、比誘電率の高いゲート絶縁膜を得ることができる。この結果、キャリア移動度の低下及びゲートリーク電流の発生を極力、抑えることができる。更に、半導体装置を微細化した場合であっても、これらの効果を十分に発揮することができる。
【００３６】
以下に、上記領域９のシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０となっていることによる効果を詳細に説明する。
【００３７】
（シリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０）
図７に本発明のＳｉＯＮを含有するゲート絶縁膜の組成の深さ方向分布、図８にこのゲート絶縁膜のＮ／Ｓｉ比、Ｏ／Ｓｉ比を示す。図７及び８において、横軸の０ｎｍはゲート絶縁膜のゲート電極側の面、横軸の３ｎｍはゲート絶縁膜の半導体層との界面を表す。
【００３８】
図２，４、６と図７，８を比較すると分かるように、本発明のＯ／Ｓｉ比はＳｉ基板界面付近（横軸２〜３ｎｍの領域）のＯ／Ｓｉ比を０．０１〜０．３にできるため、従来のゲート絶縁膜の界面付近のＯ／Ｓｉ比と比べてＳｉ濃度を多くすることができる。本発明のようにＳｉ濃度を高めることによりゲート絶縁膜の比誘電率を向上させることができる。
【００３９】
図９は、ＳｉＯＮ膜及びＨｆＳｉＯＮ膜の比誘電率と、界面のＯ／Ｓｉ比との関係を表す図である。なお、図９の比誘電率は、以下の用にして測定した。すなわち、まず、Ａｇｉｌｅｎｔ  Ｂ１５００Ａ  半導体デバイスアナライザーを用いて、Ｃ−Ｖ測定によりＳｉＯＮ膜及びＨｆＳｉＯＮ膜のＥｏｔ（電気的膜厚）を算出する。次に、ＴＥＭ（透過型顕微鏡）により、このＳｉＯＮ膜及びＨｆＳｉＯＮ膜の物理膜厚を求めた。そして、このＥｏｔ（電気的膜厚）及び物理膜厚の測定結果により比誘電率を算出した。
【００４０】
図９から、ＳｉＯＮ膜及びＨｆＳｉＯＮ膜の何れの膜も酸素とシリコンの比（Ｏ／Ｓｉ）を０．３０以下とすることにより比誘電率が増加していることが分かる。この結果から、酸素とシリコンの比（Ｏ／Ｓｉ）がＳｉ基板界面付近を０．３０以下とすることにより比誘電率を高くできることが分かる。この理由は、Ｓｉの比誘電率が１５であるため、Ｓｉ基板界面のＳｉ濃度を増加させることで結果的にＳｉＯＮ膜及びＨｆＳｉＯＮ膜の比誘電率を増加させたものと考えられる。
【００４１】
また、図１０にＳｉＯＮ膜及びＨｆＳｉＯＮ膜から構成されるゲート絶縁膜の抵抗値を示す。この抵抗値は、Ａｇｉｌｅｎｔ  Ｂ１５００Ａ  半導体デバイスアナライザーを用いて測定した。
【００４２】
図１０から、酸素とシリコンの比（Ｏ／Ｓｉ）が０．０１未満だとゲート絶縁膜の抵抗値が急激に低くなることが分かる。この理由は、ゲート絶縁膜と半導体層の界面のＳｉ濃度をＯに対して高くしすぎると、Ｓｉが半導体であるため絶縁性を保つことができなくなるためである。
【００４３】
この結果、リーク電流を抑えるためには、高い比誘電率と高い抵抗値を示す範囲として、ゲート絶縁膜と半導体層の界面（ゲート絶縁膜の半導体層側からその厚み方向に１ｎｍまでの領域）のＯ／Ｓｉ比を０．０１〜０．３の範囲とする必要があることが分かる。
【００４４】
なお、図１０では、同じ電気的膜厚（Ｅｏｔ）においてＨｆＳｉＯＮ膜の方がＳｉＯＮ膜よりも抵抗値が高い理由は、図９及び１１に示されるようにＨｆＳｉＯＮ膜の方がＳｉＯＮ膜よりも比誘電率が高いため、ＨｆＳｉＯＮ膜の方がＳｉＯＮ膜よりも実効的な物理膜厚が高くなるためである。
【００４５】
（シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０）
図１１に、Ｎ／Ｓｉ比に対するＳｉＯＮ膜及びＨｆＳｉＯＮ膜の比誘電率を示す。なお、比誘電率は図９と同様の方法により測定した。図１１より、ゲート絶縁膜とＳｉ基板の界面付近でＮ／Ｓｉ比が０．０５以上だと比誘電率が増大していることが分かる。この理由は、Ｓｉ−Ｎ結合によって比誘電率が増大したためと考えられる。
【００４６】
また、このようにゲート絶縁膜とＳｉ基板の界面付近の窒素は、界面準位密度を増加さて移動度の低下を生じさせるものと考えられる。この結果を図１２に示す。すなわち、図１２は、ＳｉＯＮ膜及びＨｆＳｉＯＮ膜のゲート絶縁膜を用いた場合の、移動度とゲート絶縁膜中の界面付近のＮ／Ｓｉ比との関係を表す図である。この移動度は、Ａｇｉｌｅｎｔ  Ｂ１５００Ａ  半導体デバイスアナライザーを用いて測定した。
【００４７】
図１２より、ゲート絶縁膜とＳｉ基板の界面付近のＮ／Ｓｉ比が０．３より多くなると移動度が著しく低下することが分かる。この理由は、ゲート絶縁膜と半導体層の界面付近の窒素濃度が増加することにより、界面準位密度が増加したためと考えられる。この結果、比誘電率を増大させると共に移動度の低下を抑えるためには、Ｎ／Ｓｉ比の範囲を０．０５〜０．３とする必要があることが分かる。
【００４８】
以上の結果より、シリコン基板とゲート絶縁膜界面の界面準位を低減させつつ、比誘電率の高いゲート絶縁膜を得るためには、半導体層側からその厚み方向に１ｎｍまでの領域は以下の条件を満たすことが必要なことが分かる。
（ａ）窒化酸化シリコン膜（ＳｉＯＮ）から構成する。
（ｂ）シリコンと酸素の原子数比（Ｏ／Ｓｉ）を０．０１〜０．３０とする。
（ｃ）シリコンと窒素の原子数比（Ｎ／Ｓｉ）を０．０５〜０．３０とする。
【００４９】
また、半導体層側からその厚み方向に１ｎｍまでの領域を上記のように構成することによって、Ｊｇ（リーク電流）を低減することができる。図１３はこの結果を表わしたものであり、ＳｉＯＮ膜でのＪｇ−Ｅｏｔの関係を示す。なお、このＪｇ（Ｖｇ）はゲート絶縁膜のリーク電流値、Ｅｏｔは電気的膜厚を表す。また、この測定は、Ａｇｉｌｅｎｔ  Ｂ１５００Ａ  半導体デバイスアナライザーにより行った。
【００５０】
図１３の結果より、本発明のＳｉＯＮ膜のゲート絶縁膜を用いたＭＯＳＦＥＴでは、従来のＭＯＳＦＥＴやＳｉＯ2膜のゲート絶縁膜を用いたＭＯＳＦＥＴに比べてＪｇが小さくなっており、膜厚が薄くなってもリーク電流の抑制が可能であることが分かる。この理由は、ゲート絶縁膜の比誘電率を高くすることにより実効的な物理膜厚を厚くできたためであると考えられる。
【００５１】
本発明のＭＯＳＦＥＴは、ｎＭＯＳＦＥＴであっても、ｐＭＯＳＦＥＴであっても良い。何れのタイプのＭＯＳＦＥＴとした場合であっても、ゲート絶縁膜が上記（ａ）〜（ｃ）の特徴を有することにより、効果的に移動度を向上させると共に、リーク電流を抑えることができる。
【００５２】
ゲート絶縁膜の膜厚は１〜３ｎｍであることが好ましい。ゲート絶縁膜の膜厚がこれらの範囲内にあることによって、微細化を図ると共に移動度の低下及びゲートリーク電流を抑えたＭＯＳＦＥＴを得ることができる。
【００５３】
ゲート電極の構成材料は特に限定されるわけではないが、例えば、多結晶シリコンの単層膜や、金属シリサイドの単層膜等を使用可能である。好ましくは、金属シリサイドから構成されるゲート電極を用いるのが良い。このように金属シリサイドから構成されるゲート電極を用いることによりゲート電極の空乏化を効果的に防止することができる。
【００５４】
なお、この金属シリサイドとしては、Ｎｉ，Ｃｒ，Ｃｕ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ及びＷからなる群から選択された少なくとも一種の元素のシリサイドを用いることができる。具体的なシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
【００５５】
また、本発明ではゲート絶縁膜の、半導体層側からその厚み方向に１ｎｍを超える領域Ａの組成は特に限定されない。また、領域Ａは、窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であっても良い。例えば、領域Ａの組成としては、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、ハフニウム（Ｈｆ）等を挙げることができる。また、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。なお、「高誘電率絶縁膜」とはＭＯＳＦＥＴにおいてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００５６】
また、ｎＭＯＳＦＥＴのソース／ドレイン領域にはｎ型不純物元素、ｐＭＯＳＦＥＴのソース／ドレイン領域にはｐ型不純物元素が注入されている。半導体層としてＳｉ層を用いる場合、このｐ型不純物元素としてはＢ、ｎ型不純物元素としてはＰ、Ａｓ、Ｓｂなどを用いることができる。また、ソース／ドレイン領域中の不純物元素濃度としては典型的には、１×１０19〜１×１０21ｃｍ-3を挙げることができる。
【００５７】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、以下の工程を有する。
半導体層上に、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
ゲート絶縁膜材料上にポリシリコン層を形成する工程と、
ゲート絶縁膜材料及びポリシリコン層をパターニングすることにより、それぞれゲート絶縁膜及びゲート電極材料を形成する工程と、
ゲート電極材料内に導電性材料を導入することによりゲート電極とするゲート電極形成工程と、
半導体層内の、ゲート電極を挟んだ両側にソース／ドレイン領域を形成する工程。
【００５８】
図１６〜１８に本発明の半導体装置の製造方法の一例を示す。まず、ｐ型シリコン半導体層１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離領域２を埋め込み形成する。この後、露出したシリコン半導体層１の表面にボロンなどのチャネルイオン注入を行う。
【００５９】
次に、シリコン半導体層１上にゲート絶縁膜材料１３を堆積する（図１６（ａ））。なお、このゲート絶縁膜材料１３は、下記に示すように、膜厚が１ｎｍ以上で、少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０となるように形成する。
【００６０】
次に、このゲート絶縁膜材料１３上に、ポリシリコン層（ｐｏｌｙＳｉ）１１を形成する。なお、このポリシリコン層１１以外に、ポリシリコンゲルマニウム（ｐｏｌｙＳｉＧｅ）膜やその他、金属材料などを用いても良い。
【００６１】
この後、ポリシリコン層１１上にフォトレジスト１２を塗布し（図１６（ｂ））、ゲート電極の形状にパターニングする。次に、このフォトレジスト１２をマスクに用いてゲート絶縁膜材料１３及びポリシリコン層１１をそれぞれパターニングすることにより、ゲート絶縁膜３及びゲート電極材料１１を形成する（図１６（ｃ））。
【００６２】
この後、このフォトレジスト１２を除去した後、シリコン半導体層１の表面領域に砒素などをイオン注入してｎ型ソース／ドレインコンタクト領域（エクステンション領域）８を形成する（図１６（ｄ））。次に、シリコン半導体層１の全面にゲート電極を被覆するようにＣＶＤ法によりシリコン酸化膜（ＳｉＯ2）を堆積させる。この後、このシリコン酸化膜に対して例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などによりエッチバックを行って、ゲート電極材料１１の側面に側壁絶縁膜７を形成する（図１７（ａ））。
【００６３】
この後、この側壁絶縁膜７をマスクに用いて、シリコン半導体層１の表面領域にリン又は砒素などをイオン注入してｎ型ソース／ドレイン高濃度領域５を形成する（図１７（ｂ））。このソース／ドレインコンタクト領域８とソース／ドレイン高濃度領域５とからｎ型ソース・ドレイン領域が構成される。
【００６４】
次に、スパッタリング法などにより、全面にコバルト（Ｃｏ）やニッケル（Ｎｉ）などの金属膜１３を堆積させる（図１７（ｃ））。次に、熱処理を行うことにより、その表面及びゲート電極材料１１の表面に堆積した金属膜はＣｏＳｉ2やＮｉＳｉなどの金属シリサイド膜４に変わり、ゲート電極４が形成される。また、これと同時にソース／ドレイン領域５上にシリサイド膜６が形成される。この後、側壁絶縁膜７及び素子分離領域２に堆積している金属膜はシリサイドに変化しないので除去する（図１７（ｄ））。
【００６５】
次に、ＣＶＤ法などによりＢＰＳＧなどのシリコン酸化膜からなる層間絶縁膜１４を全面に堆積させる（図１８（ａ））。そして、ＲＩＥ法などにより層間絶縁膜１４をエッチングして、ソース／ドレイン領域５上のシリサイド膜６及びゲート電極４が露出するようにコンタクト孔１５を形成する（図１８（ｂ））。次に、全面に銅やアルミニウムなどの金属膜を形成した後、ＣＭＰ処理を行うことにより、ソース／ドレイン領域５上のシリサイド膜６及びゲート電極４とコンタクト孔を介して電気的に接続された配線１６を形成する（図１８（ｃ））。さらに、パッシベーション膜などを半導体基板上に形成して本発明の半導体装置を完成させる。
【００６６】
本発明の半導体装置の製造方法では、上記ゲート絶縁膜材料形成工程において、膜厚が１ｎｍ以上で、少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０となっている。
【００６７】
ゲート絶縁膜材料形成工程では、膜厚が１〜３ｎｍのゲート絶縁膜材料を形成することが好ましい。このような膜厚の薄いゲート絶縁膜材料を形成することにより、微細化したＭＯＳＦＥＴを安定して製造することができる。
また、ゲート電極形成工程では例えば、ポリシリコン層のゲート電極材料内に不純物（導電性材料）を導入したり、ポリシリコン層のゲート電極材料内に金属（導電性材料）を導入・反応させて金属シリサイドとすることによりゲート電極とすることができる。
以下、ゲート絶縁膜材料形成工程の具体的な製造工程の一例を示す。
【００６８】
［ゲート絶縁膜材料形成工程］
ゲート絶縁膜材料形成工程の一例では、下地膜と、この下地膜上に更に上層膜を有する２層構造のゲート絶縁膜材料を形成する。そして、この下地膜及び上層膜の合計膜厚は１ｎｍ以上であり、下地膜及び上層膜は、窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０となっている。
以下、（１）下地膜の形成工程、（２）上層膜の形成工程、を示す。
【００６９】
（１）下地膜の形成工程
まず、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＯＮ膜のゲート絶縁膜材料を形成する。具体的には、最初にＳｉ膜を成膜後、Ｏ3酸化を行うことによりＳｉＯx膜とする。この後、プラズマＮＨ3窒化を行うことにより形成する。なお、膜組成に応じてＳｉの成長時間、Ｏ3酸化時間、プラズマＮＨ3窒化時間、プラズマパワーを適宜、調節することができる。
【００７０】
また、シリコン源ガスとしては特に限定されないが、Ｓｉ2Ｈ6、ＳｉＨ4、Ｓｉ（ＭＭＰ）4（（Ｔｅｔｒａｋｉｓ  １−Ｍｅｔｈｏｘｙ−２−Ｍｅｔｈｙｌ−２−Ｐｒｏｐｏｘｙ  Ｓｉｌａｎｅ）Ｓｉ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4）、Ｓｉ（ＤＭＡＰ）（（Ｔｅｔｒａｋｉｓ  １−（Ｎ，Ｎ−ｄｉｍｅｔｈｙｌａｍｉｎｏ）−２Ｐｒｏｐｏｘｙ  Ｓｉｌａｎｅ）Ｓｉ［ＯＣＨ（ＣＨ3）ＣＨ2Ｎ（ＣＨ3）2］4）、ＴＤＭＡＳｉ（Ｔｅｔｒａｋｉｓ  ｄｉｅｍｅｔｈｙｌ  ａｍｉｄｏ  Ｓｉｌａｎｅ）Ｓｉ［Ｎ（ＣＨ3）2］4）等を用いることができる。これらのガスの中でも、シリコン源としてはＳｉ2Ｈ6を用いることが好ましい。
【００７１】
ゲート絶縁膜の形成工程のＳｉＯＮ成膜条件の一例を挙げると下記のようになる。まず、Ｓｉ原料ガスを基板温度５５０℃の半導体基板上に２０ｍｓから１ｓの範囲で供給する。この後、十分にパージを行い、Ｏ3ガスを供給（〜１秒）した後、パージを行ってＳｉＯx膜を作製する。これらの工程により約０．１ｎｍ膜厚のＳｉＯx膜が堆積する。そして、これらの工程を１サイクルとする。
【００７２】
そして、上記サイクルを５〜３０サイクル繰り返して成膜した後、プラズマＮＨ3窒化を行う。なお、このプラズマＮＨ3窒化の条件は、プラズマパワー０．３ｋＷ、ＮＨ3プラズマ処理時間は１０ｓｅｃ未満が好ましい。
【００７３】
（２）上層膜の形成工程
次に、上記「（１）下地膜の形成工程」で形成した下地膜上に、上層膜を形成する。この上層膜としては、例えば、ＨｆＳｉＯＮ膜、ＳｉＯＮ膜を挙げることができる。以下に、（ａ）ハフニウム含有シリコン酸化物膜（ＨｆＳｉＯＮ膜）の形成工程、（ｂ）ＳｉＯＮ膜の形成工程を示す。
【００７４】
（ａ）ハフニウム含有シリコン酸化物膜（ＨｆＳｉＯＮ膜）の形成工程
ＨｆＳｉＯＮ膜の堆積方法としてはＭＯＣＶＤ法又はＡＬＤ法を用いることが好ましく、ＭＯＣＶＤ法を用いることがより好ましい。ＭＯＣＶＤ法を用いる際の反応ガスとしては例えば、次のようなシリコン源ガス及びハフニウム源ガスの混合ガスからなる反応ガスを用いることができる。
【００７５】
すなわち、シリコン源ガスとしては、Ｓｉ2Ｈ6、ＳｉＨ4、Ｓｉ（ＭＭＰ）4（（Ｔｅｔｒａｋｉｓ  １−Ｍｅｔｈｏｘｙ−２−Ｍｅｔｈｙｌ−２−Ｐｒｏｐｏｘｙ  Ｓｉｌａｎｅ）Ｓｉ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4）、Ｓｉ（ＤＭＡＰ）（（Ｔｅｔｒａｋｉｓ  １−（Ｎ，Ｎ−ｄｉｍｅｔｈｙｌａｍｉｎｏ）−２Ｐｒｏｐｏｘｙ  Ｓｉｌａｎｅ）Ｓｉ［ＯＣＨ（ＣＨ3）ＣＨ2Ｎ（ＣＨ3）2］4）、ＴＤＭＡＳｉ（Ｔｅｔｒａｋｉｓ  ｄｉｅｍｅｔｈｙｌ  ａｍｉｄｏ  Ｓｉｌａｎｅ）Ｓｉ［Ｎ（ＣＨ3）2］4）等を用いることができる。
【００７６】
また、ハフニウム源ガスとしては、ＴＨＢ（（Ｈａｆｎｉｕｍ  ｔｅｔｒａ−ｔ−ｂｕｔｏｘｉｄｅ）Ｈｆ［ＯＣ（ＣＨ3）3］4）、ＴＤＥＡＨ（（Ｔｅｔｒａｋｉｓ  ｄｉｅｔｈｙｌａｍｉｄｏ  ｈａｆｎｉｕｍ）Ｃ16Ｈ40Ｎ4Ｈｆ）、ＴＤＭＡＨ（（Ｔｅｔｒａｋｉｓ  ｄｉｍｅｔｈｙｌａｍｉｎｏ  ｈａｆｎｉｕｍ）Ｃ8Ｈ24Ｎ4Ｈｆ）、Ｈｆ（ＭＭＰ）4（（Ｔｅｔｒａｋｉｓ、１−Ｍｅｔｈｏｘｙ−２−ｍｅｔｈｙｌ−２−ｐｒｏｐｏｘｙ  ｈａｆｎｉｕｍ）Ｈｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4）、Ｈｆ（ＮＯ3）4等を用いることができる。
【００７７】
これらの中で、どのシリコン源ガスと、どのハフニウム源ガスの組合せとするかは特に限定されず、どのような組合せでも良いが、シリコン源としてＳｉ2Ｈ6を用い、ハフニウム源としてＴＨＢを用いることが好ましい。
【００７８】
シリコン源ガスとハフニウム源ガスの流量比は特に限定されないが、ハフニウム含有シリコン酸化物における（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０〜５０原子％の範囲となるように調節することが好ましく、３０〜４０原子％の範囲となるように調整することがより好ましい。これら混合ガスの原子数比は、原料ガスのガス流量で調整する。これらの反応ガスには、酸素等の酸化性ガス等のキャリアガスが含まれていても良い。また、基板温度は、例えば３００℃程度にすれば良い。
【００７９】
次に、形成したハフニウム含有シリコン酸化物膜に対して、アンモニア雰囲気中での窒化処理又はプラズマ雰囲気中での窒化処理を行う。なお、アンモニア雰囲気中の窒化処理は例えば、７００℃、３０分の処理条件で行う。
【００８０】
（ｂ）ＳｉＯＮ膜の形成工程
ＳｉＯＮ膜の堆積方法としてはＭＯＣＶＤ法又はＡＬＤ法を用いることが好ましく、ＭＯＣＶＤ法を用いることがより好ましい。ＭＯＣＶＤ法を用いる際の反応ガスとしては例えば、次のようなシリコン源ガスからなる反応ガスを用いることができる。
【００８１】
シリコン源ガスとしては、Ｓｉ2Ｈ6、ＳｉＨ4、Ｓｉ（ＭＭＰ）4（（Ｔｅｔｒａｋｉｓ  １−Ｍｅｔｈｏｘｙ−２−Ｍｅｔｈｙｌ−２−Ｐｒｏｐｏｘｙ  Ｓｉｌａｎｅ）Ｓｉ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4）、Ｓｉ（ＤＭＡＰ）（（Ｔｅｔｒａｋｉｓ  １−（Ｎ，Ｎ−ｄｉｍｅｔｈｙｌａｍｉｎｏ）−２Ｐｒｏｐｏｘｙ  Ｓｉｌａｎｅ）Ｓｉ［ＯＣＨ（ＣＨ3）ＣＨ2Ｎ（ＣＨ3）2］4）、ＴＤＭＡＳｉ（Ｔｅｔｒａｋｉｓ  ｄｉｅｍｅｔｈｙｌ  ａｍｉｄｏ  Ｓｉｌａｎｅ）Ｓｉ［Ｎ（ＣＨ3）2］4）等を用いることができる。
【００８２】
このシリコン源ガスとしては特に限定されないが、Ｓｉ2Ｈ6を用いることが好ましい。これらの反応ガスには、酸素等の酸化性ガス等のキャリアガスが含まれていても良い。また、基板温度は、例えば３００℃程度にすれば良い。
【００８３】
次に、上記のようにして形成した酸化シリコン膜に対して、アンモニア雰囲気中での窒化処理又はプラズマ雰囲気中での窒化処理を行う。なお、アンモニア雰囲気中の窒化処理は、例えば、７００℃、３０分の処理条件で行う。
【００８４】
［ゲート絶縁膜の評価］
上記のようにして形成した、下地膜及び上層膜を構成する（ａ）ハフニウム含有シリコン酸化物膜（ＨｆＳｉＯＮ膜）、（ｂ）ＳｉＯＮ膜のゲート絶縁膜については、以下のようにして評価を行うことができる。
【００８５】
１．高分解能ＲＢＳ（Ｈｉｇｈ  Ｒｅｓｏｌｕｔｉｏｎ  Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ：高分解能ラザフォード後方散乱法）評価（組成の評価）
（測定条件）
入射イオンエネルギー：３００ｋｅＶ、イオン種：Ｈｅ+、入射角：試料の面方向に垂直な法線に対して４５度、試料への印加電流：２５ｎＡ、照射量：９０μＣ
（測定方法）
入射エネルギー３００ｋｅＶのＨｅ+を試料の面方向に垂直な法線に対して４５度の角度で試料に照射し、散乱されたＨｅ+を設定散乱角で偏向磁場エネルギー分析器により検出した。
（解析方法）
（１）酸素の高エネルギー側エッジの中点を基準にして横軸のチャンネルを散乱イオンエネルギーに変換する。
（２）システムバックグラウンドを差し引く。
（３）酸素のバックグラウンドを直線により差し引く。
（４）窒素のバックグラウンドを、窒素を含有しない試料のシグナルにより見積もり差し引く。
（５）シミュレーションフィッティングにより深さ方向の濃度プロファイルを求める。
【００８６】
２．比誘電率評価
（測定方法）
下記のようにＴＥＧを作製した後、この試料に対してＣ−Ｖ測定によりＥｏｔ（電気的膜厚）を求めると共に、ＴＥＭ（透過電子顕微鏡）により物理膜厚を求めた。そして、このＥｏｔと物理膜厚の測定結果により比誘電率を算出した。
【００８７】
３．リーク電流と移動度の評価
（測定方法）
下記のようにＴＥＧを作製して評価した。
【００８８】
（ＴＥＧの作製方法）
ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）は、上記半導体装置の製造方法に記載の方法と同様にして作製した。
【図面の簡単な説明】
【００８９】
【図１】従来のＳｉＯ2から構成されるゲート絶縁膜の深さ方向の組成を表す図である。
【図２】従来のＳｉＯ2から構成されるゲート絶縁膜の深さ方向の組成を表す図である。
【図３】従来のＳｉＯＮから構成されるゲート絶縁膜の深さ方向の組成を表す図である。
【図４】従来のＳｉＯＮから構成されるゲート絶縁膜の深さ方向の組成を表す図である。
【図５】従来のＳｉＯＮから構成されるゲート絶縁膜の深さ方向の組成を表す図である。
【図６】従来のＳｉＯＮから構成されるゲート絶縁膜の深さ方向の組成を表す図である。
【図７】本発明のゲート絶縁膜の深さ方向の組成を表す図である。
【図８】本発明のゲート絶縁膜の深さ方向の組成を表す図である。
【図９】ゲート絶縁膜中のＯ／Ｓｉ比と比誘電率との関係を表す図である。
【図１０】ゲート絶縁膜中のＯ／Ｓｉ比と抵抗値との関係を表す図である。
【図１１】ゲート絶縁膜中のＮ／Ｓｉ比と比誘電率との関係を表す図である。
【図１２】ゲート絶縁膜中のＮ／Ｓｉ比と移動度との関係を表す図である。
【図１３】ＥｏｔとＪｇとの関係を表す図である。
【図１４】本発明の半導体装置の一例を表す図である。
【図１５】本発明の半導体装置の一部分の一例を表す図である。
【図１６】本発明の半導体装置の製造方法の一例を表す図である。
【図１７】本発明の半導体装置の製造方法の一例を表す図である。
【図１８】本発明の半導体装置の製造方法の一例を表す図である。
【符号の説明】
【００９０】
１  半導体層
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  ソース／ドレイン高濃度領域
６  シリサイド膜
７  側壁絶縁膜
８  ソース／ドレインコンタクト領域
９  ゲート絶縁膜の半導体層側からその厚み方向に１ｎｍまでの領域
１１  ポリシリコン層
１２  フォトレジスト
１３  ゲート絶縁膜材料
１４  層間絶縁膜
１５  コンタクト孔
１６  配線
【図１】
2009071232.tif 000003
【図２】
2009071232.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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