(57)【要約】      （修正有）【課題】ＩＣに現れるオーバーシュートが低減可能なＥＳＤ保護デバイス、およびその設計方法の提供。【解決手段】主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。このトリガーデバイス２０は、ＥＳＤ電流のための最初の電流経路中に配置される。この最初の電流経路中に、オフ状態からオン状態にトリガーされる少なくとも１つのトリガー要素を有する。この要素のトリガー速度が考慮され、その設計はそのトリガー速度が増加するように最適化される。更に、少なくとも１つのトリガー要素が、速いトリガー速度を得るために、所定のタイプ、好適にはゲート型ダイオードタイプから選択されＥＳＤ保護回路。【選択図】図１
2009111353.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとの間に接続された集積回路をＥＳＤ現象から保護するためのＥＳＤ保護回路の設計方法であって、
ａ）第１ノードと第２ノードとの間に主ＥＳＤデバイスを挿入する工程であって、
主ＥＳＤデバイスは、少なくともトリガーノードを形成する第１要素を含み、そのトリガーノードの手段により主ＥＳＤデバイスがトリガーされ、第１ノードから第２ノードにＥＳＤ電流を流す工程と、
ｂ）トリガーデバイスを、トリガーノードと、第１ノードおよび第２ノードの少なくとも１つに接続する工程であって、
トリガーデバイスは、ＥＳＤ現象が発生した場合に第１ノードから第２ノードに最初に電流を流すための、最初の電流経路の一部を形成し、これにより低減されたトリガー電圧で主ＥＳＤデバイスをトリガーし、
最初の電流経路は、所定のトリガー電圧においてオフ状態からオン状態にトリガーするために取り付けられた少なくとも１つのトリガー要素を含む工程と、
を含み、この方法が、更に、
ｃ）少なくとも１つのトリガー要素のそれぞれについて、所定のトリガー電圧に到達した時にオフ状態からオン状態に遷移させるのに必要な時間を考慮し、この遷移時間を低減する観点から設計を最適化する工程を含む方法。
【請求項２】
トリガー要素の少なくとも１つがダイオードを含み、
工程ｃ）は、複数の異なったダイオードタイプの遷移時間を決定し、そのダイオードのために最も速くトリガーを行えるダイオードタイプを選択する工程を含むことを特徴とする請求項１に記載の方法。
【請求項３】
工程ｃ）は、ダイオードのために、ゲート型のダイオードタイプを選択する工程である請求項２に記載の方法。
【請求項４】
トリガーデバイスは、複数のトリガー要素を含み、
この方法は、更に、トリガー電圧と、集積回路を通常操作する場合に最初の電流経路に沿って流れるリーク電流とのトレードオフにより、トリガー要素の数を決定する工程を含むことを特徴とする請求項１、２、または３のいずれかに記載の方法。
【請求項５】
第１要素は、そのベース・エミッタが最初の電流経路中のトリガー要素の１つを形成するバイポーラトランジスタである請求項１〜４のいずれかに記載の方法。
【請求項６】
第１ノードと第２ノードとの間に接続された集積回路をＥＳＤ現象から保護するためのＥＳＤ保護回路であって、
第１ノードと第２ノードとの間に接続された主ＥＳＤデバイスを含み、主ＥＳＤデバイスは、少なくともトリガーノードを形成する第１要素を含み、そのトリガーノードの手段により主ＥＳＤデバイスがトリガーされ、第１ノードから第２ノードにＥＳＤ電流を流し、
更に、トリガーノードと、第１ノードおよび第２ノードの少なくとも１つとの間に接続されたトリガーデバイスを含み、トリガーデバイスは、ＥＳＤ現象が発生した場合に第１ノードから第２ノードに最初に電流を流すための、最初の電流経路の一部を形成し、これにより低減されたトリガー電圧で主ＥＳＤデバイスをトリガーし、最初の電流経路は、所定のトリガー電圧においてオフ状態からオン状態にトリガーするために取り付けられた少なくとも１つのトリガー要素を含み、
少なくとも１つのトリガー要素は所定のタイプからなり、所定のトリガー電圧に到達した時にオフ状態からオン状態に遷移させるのに必要な時間に基づいて選択され、最初の電流経路のトリガー速度を増加させることを特徴とするＥＳＤ保護回路。
【請求項７】
トリガー要素の少なくとも１つは、ゲート型のダイオードであることを特徴とする請求項６に記載のＥＳＤ保護回路。
【請求項８】
トリガーデバイスは、所定の数のトリガー要素を含み、所定の数は、トリガー電圧と、集積回路を通常操作する場合に最初の電流経路に沿って流れるリーク電流との間のトレードオフにより決定される請求項６または７に記載の方法。
【請求項９】
第１要素は、そのベース・エミッタ接合がトリガー要素の１つを形成するバイポーラトランジスタである請求項６、７、または８に記載のＥＳＤ保護回路。
【請求項１０】
主ＥＳＤデバイスは、シリコン制御整流器である請求項９に記載のＥＳＤ保護回路。
【請求項１１】
トリガー要素は、シリコン制御整流器の横に配置されたことを特徴とする請求項１０に記載のＥＳＤ保護回路。
【請求項１２】
トリガー要素は、シリコン制御整流器の上に配置されたことを特徴とする請求項１０に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に静電放電（ＥＳＤ）保護回路の分野に関し、特に、集積回路（ＩＣ）の保護回路中の、シリコン制御整流器（ＳＣＲ）の改良に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）技術の進行中の進歩は、ＩＣを使用するためにより低い電源電圧（supply voltage）を使用することをめざしている。より低い電源電圧を有するＩＣの設計には、非常に薄いゲート酸化膜の使用が必要となる。ゲート酸化膜の膜厚は、発生する駆動電流の量に影響する。ゲート酸化膜をより薄くすると、より多くの駆動電流が発生し、これにより回路の速度が速くなる。ゲート酸化膜（例えば二酸化シリコン）は、３ナノメータより薄い膜厚を有し、更なる進歩により、ゲート酸化膜の膜厚は更にもっと薄くなる。より低い電源電圧により、ラッチアップのリスク無しに、非常に低い保持電圧（例えば、１．５〜２．０Ｖ）を有するシリコン制御整流器（ＳＣＲ）が使用できるようになる。電源電圧との関連で使用される、薄いゲート酸化膜は、ＥＳＤ現象中の過渡電圧（transient voltage）を大きく制限する。
【０００３】
ＳＣＲやＮＭＯＳデバイスのようなＥＳＤ保護回路を起動させる接合破壊耐圧（例えば６〜９Ｖ）より、酸化膜の破壊耐圧の方が小さいため、非常に薄いゲート酸化膜を用いた場合、問題が発生する。この問題の解決策として、米国特許６，７６８，６１６(US-B-6,768,616)やMarkus P.J.Mergensらの"Advanced SCR ESD Protection Circuits for CMOS/SOI Nanotechnologies", IEEE 2005 CUSTOM INTEGRATED CIRCUITS CONFERENCE, pp. 481-488では、トリガーダイオードを備えた追加の電流経路が提案されている。これは、ＳＣＲのトリガー電圧を低減するが、保護される予定のＩＣに現れる電圧のオーバーシュートはなおも大きすぎるため、ゲート酸化膜の破壊につながっている。
【発明の開示】
【０００４】
本発明の目的は、ＩＣに現れるオーバーシュートが更に低減可能なＥＳＤ保護デバイス、およびその設計方法の提供にある。
【０００５】
本発明の目的は、独立請求項の方法およびデバイスにより達成できる。
【０００６】
本発明によれば、この方法は、第１ノードと第２ノードとの間に接続された集積回路をＥＳＤ現象から保護するためのＥＳＤ保護回路の設計方法として表される。第１工程として、主ＥＳＤデバイスが、第１ノードと第２ノードとの間に挿入される。主ＥＳＤデバイスは、デバイスのトリガーノードを形成する第１要素を少なくとも含む。このトリガーノードの手段により、主ＥＳＤデバイスがトリガーされ、第１ノードから第２ノードにＥＳＤ電流を流すことができる。続く設計工程として、トリガーデバイスが、主ＥＳＤデバイスのトリガーノードと、第１ノードおよび第２ノードの１つまたは双方の間に接続される。このトリガーデバイスの目的は、ＥＳＤ現象が発生した場合に、トリガーデバイスが無い時に主ＥＳＤデバイスが有するであろうトリガー電圧より低減されたトリガー電圧で、主ＥＳＤデバイスをトリガーすることである。このトリガーデバイスは、最初にＥＳＤ電流を流す、最初の電流経路の一部を形成する。この最初の電流経路中に、オフ状態からオン状態にトリガーする少なくとも１つのトリガー要素を有する。そのようなトリガー要素の例としては、トリガーデバイスのトリガーダイオード、または主ＥＳＤデバイス中のトランジスタ接合が挙げられる。
【０００７】
従来技術の分析により、ＩＣでまだ見られるオーバーシュートの問題は、ＥＳＤデバイスの非常に遅いトリガーに起因することが分かった。トリガーダイオードの追加は、ＥＳＤデバイスのトリガー電圧を低減し、これはトリガー速度に、速く到達できる低い電圧でデバイスがターンオンするという肯定的な影響を与えるが、トリガー電圧に達した場合に「オフ」から「オン」に移るのに必要な時間は考慮されていない。
【０００８】
本発明では、追加の設計工程が導入され、即ち、最初の電流経路の要素を考慮し、そのトリガー速度、即ち、トリガー電圧に到達した場合に、オフ状態からオン状態に変わるのにそれぞれの要素が必要とする時間の観点から設計を最適化している。この最適化は、ここで述べる、新しく開発された技術の観点から可能となり、その技術の手段により、遷移応答およびそれゆえにトリガー速度が正確に決定される。
【０００９】
最初の電流経路中の要素の少なくとも１つは、トリガー速度の観点から最適化される。この最適化は、要素の構造および要素のレイアウトの双方である。好適には、この最初の電流経路中にあるダイオードや主ＥＳＤデバイスの接合を含む、この経路の全ての要素が最適化される。例えば、そのベース・エミッタ接合が最初の電流計路中でダイオードを形成し、そのベースが主ＥＳＤデバイスのトリガーノードを形成するバイポーラトランジスタである。
【００１０】
本発明の好適な具体例では、最適化工程は、好適には全てのトリガー要素について、多くの異なったタイプのダイオードのトリガー速度を決定し、最も速くトリガーするタイプを選択する工程を含む。異なったタイプとは、異なった構造を有すること、例えばゲート型ダイオードとＳＴＩダイオードを意味する。
【００１１】
本発明の好適な具体例では、ゲート型ダイオード（ポリダイオードとしても知られている）が、全てのトリガー要素について、ダイオードタイプとして選択される。
【００１２】
本発明の好適な具体例では、トリガーデバイスは、複数のトリガー要素を含み、トリガー要素の数は、主ＥＳＤデバイスのトリガー電圧と、集積回路を通常操作する場合に最初の電流経路に沿って流れるリーク電流との間のトレードオフにより決定される。
【００１３】
本発明の好適な具体例では、主ＥＳＤデバイスがシリコン制御整流器である。しかしながら、本発明は、また、他のタイプのＥＳＤデバイスにも適用することができる。
【発明を実施するための形態】
【００１４】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００１５】
更に、説明や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、一連の、または時間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００１６】
また、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できる。
【００１７】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈されるべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００１８】
本発明にかかるＥＳＤ保護回路の第１の具体例を図１に示す。この回路は、第１ノード１と第２ノード２との間に接続された集積回路ＩＣを、ＥＳＤ現象から保護するように設計されている。回路は、主ＥＳＤデバイス１０とトリガーデバイス２０とを含む。主ＥＳＤデバイス１０は、第１ノード１と第２ノード２との間に接続され、ＥＳＤ現象においてトリガーが働き、続いて第１ノード１から第２ノード２にＥＳＤ電流が流れるように配置されている。この電流は、矢印Ｉ２で表されている。主ＥＳＤデバイスは、第１ダイオード１２を有する第１要素１１と、可能であれば他の要素１３、１４を、電流経路Ｉ２中に含む。第１要素１１は、電流Ｉ２を流すためにデバイスがトリガーされる手段により、主ＥＳＤデバイス１０のトリガーノード１５を形成する。トリガーデバイス２０は、主ＥＳＤデバイス１０のトリガーノード１５と、第２ノード２との間に接続され、主ＥＳＤデバイス１０のトリガー電圧を低減するために加えられる。このトリガーデバイス２０は、第２ダイオード２２を含むトリガー要素２１と、可能であれば多くの他の要素２３、２４を含む。ダイオード１２、２２は同じ方向にバイアスされる。第１および第２ダイオード１２、２２は、共に、矢印Ｉ１で表される、ＥＳＤ電流が最初に流れる最初の電流経路の一部を形成する。
【００１９】
本発明にかかるＥＳＤ保護回路の第２の具体例が、図２に示される。回路は、主ＥＳＤデバイス３０とトリガーデバイス４０を含む。主ＥＳＤデバイス３０は、第１ノード１と第２ノード２との間に接続され、ＥＳＤ現象においてトリガーが働き、続いてＥＳＤ電流を第１ノード１から第２ノード２に流すように配置される。この電流は、矢印Ｉ２で表される。主ＥＳＤデバイスは、第１ダイオード３２を有する第１要素３１と、可能であれば他の要素３３、３４を、電流経路Ｉ２中に含む。第１要素３１は、電流Ｉ２を流すためにデバイスがトリガーされる手段により、主ＥＳＤデバイス３０のトリガーノード３５を形成する。トリガーデバイス４０は、主ＥＳＤデバイス３０のトリガーノード３５と、第２ノード２との間に接続され、主ＥＳＤデバイス３０のトリガー電圧を低減するために加えられる。このトリガーデバイス４０は、第２ダイオード４２を含むトリガー要素４１と、可能であれば他の要素４３を含む。ダイオード３２、４２は同じ方向にバイアスされる。第１および第２ダイオード３２、４２は、共に、矢印Ｉ１で表される、ＥＳＤ電流が最初に流れる最初の電流経路の一部を形成する。
【００２０】
本発明にかかるＥＳＤ保護回路の第３の具体例が、図３に示される。回路は、主ＥＳＤデバイス５０とトリガーデバイス６０を含む。主ＥＳＤデバイス５０は、第１ノード１と第２ノード２との間に接続され、ＥＳＤ現象においてトリガーが働き、続いてＥＳＤ電流を第１ノード１から第２ノード２に流すように配置される。この電流は、矢印Ｉ２で表される。主ＥＳＤデバイスは、第１ダイオード５２を有する第１要素５１と、可能であれば他の要素５３、５４を、電流経路Ｉ２中に含む。第１要素５１は、電流Ｉ２を流すためにデバイスがトリガーされる手段により、主ＥＳＤデバイス５０のトリガーノード５５を形成する。トリガーデバイス６０は、主ＥＳＤデバイス５０のトリガーノード５５と、第１ノード１および第２ノード２との間に接続される。これは、主ＥＳＤデバイス５０のトリガー電圧を低減するために加えられる。トリガーノード５５の下流、即ち、このノードと第２ノード２との間において、トリガーデバイス６０は、第２ダイオード６２を含むトリガー要素６１と、可能であれば複数の他の要素６３、６４を含む。ダイオード５２、６２は同じ方向にバイアスされる。ここで、トリガーデバイス６０は、更に、トリガーノード５５と第１ノード１との間に抵抗６５を含み、主ＥＳＤデバイス５０を通って流れない最初の電流経路Ｉ１を形成する。最初の電流Ｉ１が流れ始めると、抵抗６５において電圧が上昇し、この電圧がトリガーノード５５の閾値を越えるやいなや、主ＥＳＤデバイス５０がトリガーされる。
【００２１】
本発明にかかるＥＳＤ保護回路の第４の具体例が、図４に示される。回路は、主ＥＳＤデバイス７０とトリガーデバイス８０を含む。主ＥＳＤデバイス７０は、第１ノード１と第２ノード２との間に接続され、ＥＳＤ現象においてトリガーが働き、続いてＥＳＤ電流を第１ノード１から第２ノード２に流すように配置される。この電流は、矢印Ｉ２で表される。ここで、主ＥＳＤデバイスは、１つの要素、より具体的にはトランジスタ７１を含み、そのベース・エミッタ接合は第１ダイオード７２を形成し、そのベースは、電流Ｉ２を流すためにトランジスタ７１がトリガーされる手段により、トリガーノード７５を形成する。トリガーデバイス８０は、トリガーノード７５、第１ノード１、および第２ノード２の間に接続される。トリガーノード７５の下流、即ち、このノードと第２ノード２との間において、トリガーデバイス８０は、第２ダイオード８２を含むトリガー要素８１と、可能であれば複数の他の要素８３、８４を含む。ダイオード７２、８２は同じ方向にバイアスされる。ここで、トリガーデバイス８０は、更に、トリガーノード７５と第１ノード１との間に抵抗８５を含み、最初の電流経路Ｉ１を形成する。最初の電流Ｉ１が流れ始めると、抵抗８５において電圧が上昇し、この電圧が閾値を越えるやいなや、トランジスタ７１がトリガーされる。
【００２２】
図１〜４において、光要素が点線で示されている。しかしながら、それらの具体例のそれぞれは、他の位置に他の光要素を含んでも良い。
【００２３】
図１〜４のすべての具体例に対して、ＩＣに現れるオーバーシュートを低減するために、電流経路Ｉ１中のトリガー要素１２、３２、２１、４１、６１、８１は、トリガー時間、即ち、必要なトリガー電圧に到達した時に「オフ」状態から「オン」状態に移行するのに必要な時間を、可能な限り短時間に保持することを考慮して設計される。この最適化は、以下で述べる、トランジスタの応答とそれゆえにデバイスや要素のトリガー速度が正確に決定される手段により新しく開発された技術により可能となる。
【００２４】
最初の電流経路Ｉ１中のトリガー要素２１、４１、６１、８１の少なくとも１つは、トリガー速度を考慮して最適化されている。好適には、主ＥＳＤデバイス１０、３０の第１要素１１、３１の一部であり、図１、２の具体例の最初の電流計路中にある第１ダイオード１２、３２を含む、この経路の全てのトリガー要素が最適化される。この第１要素１１、３１は、例えばバイポーラトランジスタであり、そのベース・エミッタ接合が第１ダイオード１２、３２を形成する。
【００２５】
図５は、本発明にかかるより具体的な具体例を示す。ここでは、主ＥＳＤデバイスは、それぞれ、シリコン制御整流器ＳＣＲ１１０、１２０、１３０から形成される。ＳＣＲ保護デバイスは、よく知られた、ＮＰＮトランジスタ１１１、１２１、１３１およびＰＮＰトランジスタ１１２、１２２、１３２として例示的に示されており、ＳＣＲの実用的な実装の断面図として図７に示されている。「Ａ」は、ＳＣＲのアノード（陽極）であり、第１ノード１に接続されている。「Ｃ」はＳＣＲのカソード（陰極）であり、第２ノード２に接続されている。多くの寄生抵抗「Ｒ」も示されている。図５の左の具体例では、ＰＮＰトランジスタ１１２のゲートＧ１が、トリガーデバイス２１０が接続されたトリガーノード１１５を形成する。トリガーデバイス２１０は、４つのトリガーダイオード２１１を含み、これらは、本発明では、例えばゲート型ダイオード（gated diode）タイプのような、予めトリガー時間が短いタイプとして選択される。最初の電流経路は、ゲート抵抗ＲＧ１を通って流れ、４つのトリガーダイオード２１１は、保護されるＩＣの通常の操作中に、電流リークが最小となるように選択される。中央の具体例では、ＮＰＮトランジスタ１２１のゲートＧ２がトリガーノード１２５を形成し、そこにトリガーダイオード２２０が接続される。ここで、最初の電流経路は、ＮＰＮトランジスタのベース・エミッタ接合と、トリガーデバイス２２０の（好適にはゲート型）トリガーダイオード２２１により形成される。保護ＩＣの通常操作中のリーク電流を最小にするために、ここでは３つのトリガーダイオード２２１で十分である。なぜならば、ベース・エミッタ接合が、リーク電流経路中に、４つめのダイオードを形成するからである。このベース・エミッタ接合は、好ましくはゲート型ダイオードとして設計される。右の具体例では、ＮＰＮトランジスタ１３１のゲートＧ２は、トリガーノード１３５を形成する。ここで、トリガーデバイス２３０の１つの（好ましくはゲート型）ダイオード２３１は、ＳＣＲ１３１、１３２の上流の、主ＥＳＤデバイス１３０に移動されている。これは、ＥＳＤデバイス１３０の保持電圧を増加させ、一方トリガー電圧とリーク電流は同じままである。一般に、最初の電流経路中のダイオードの数ｎは、通常動作中の低いリーク（最大ｎ）と低いＥＳＤトリガー電圧（最小ｎ）との間のトレードオフにより選択される。
【００２６】
図６は、本発明の回路の他の特別な具体例を示し、主ＥＳＤデバイスとしてＮＰＮおよびＰＮＰトランジスタ１４１、１４２を有するＳＣＲ１４０を含む。ＮＴＮトランジスタ１４１のゲートＧ２は、トリガーデバイス２４０が接続されたトリガーノード１４５を形成する。ここで、トリガーデバイス２４０は、４つのトリガーダイオードＴＤ２４１を含み、１．８Ｖのバイアス状態の通常操作中、低いリーク電流を保証する。逆ダイオードＲＤ２５０が、ＥＳＤの保護目的で逆方向に配置される。ゲートモニターＧＭ２６０が、平行に配置される。トリガーダイオード２４１は、好ましくはＮＰＮトランジスタ１４１のベース・エミッタ（又はアノード・Ｇ２）接合を有し、ＥＳＤ現象が発生した場合の、最初の電流経路のトリガー時間を低減する観点から、速くトリガーするように設計される。好ましくは、これは、３つのダイオード２４１に、ゲート型ダイオードを選択することで行われる。トランジスタ１４１のアノード・Ｇ２接合の場合、これは、ゲートＧ２をアノードから分離するためにゲートを用いて行われる。
【００２７】
ＳＣＲ１４０をトリガーするためにゲート型ダイオードを用いることは、更なる長所を有する。これらのダイオードは、非常に大きくはならず、図６の手段の上面図を表す図８に示すように、デバイスの横側に配置できる。ダイオード２４１は広い領域を使わないため、金属Ｉ／Ｏラインはより大きくでき、接合を容易にし、容量を低減する。図９に示したように、ＴＤ２４１はまたＳＣＲの上に配置でき、より小型のレイアウトを得ることができる。更に、ゲート型ダイオードをトリガーダイオード２４１に使用することにより、オーバーシュートが低減できるため、追加のトリガーダイオードがリークを現象するために配置されても良い。Ｉ／Ｏライン２７０とグランドラインＧＮＤは、図１〜４の第１および第２ノード１、２に対応する。
【００２８】
以下において、図６の回路が、本発明を詳細に説明するために使用されるが、本発明は他の回路にも同様に適用できることができる。
【００２９】
３つの異なった回路バリエーションＡ、Ｂ、およびＣが、本発明を説明するために使用される。タイプＡは、小さなトリガーダイオードＴＤと小さなアノード・Ｇ２接合とをＳＣＲの内部に備えた参照回路である。タイプＢは、タイプＡの速度最適化バージョンであり、トリガーダイオードとアノード・Ｇ２接合の双方がＳＣＲボディと同じ幅で形成されている。更に、タイプＣにより、更なる速度の改良が提案されている。タイプＢと同様に同じ大きさが維持されるが、アノード・Ｇ２接合およびトリガーダイオードの双方は、シャロートレンチ分離（ＳＴＩ）構造（図１８参照）から、多結晶型またはゲート型（図１７参照）に替わっている。これを表１にまとめる。
【００３０】
【表１】
2009111353.tif 000003
比較されたデバイスタイプのまとめ
【００３１】
全ての３つのＳＣＲタイプについて、ＴＬＰ（transmission line pulsing）測定が行われる。
【００３２】
【表２】
2009111353.tif 000004
ＳＣＲの３つのタイプについてのＴＬＰ−ＩＶ特性（ＶＨは保持）
【００３３】
それらの２つのタイプのＳＣＲデバイスについて、ゲートモニターＧＭを並列に配置して測定した場合、得られた結果はばらつく。Ｉｔ２は期待したよりずっと小さく、ＴＬＰパルス中に電圧のオーバーシュートを示し、モニターのゲート酸化膜に損傷を与える（表３）。それらの電圧オーバーシュートは、デバイスタイプＡ、ＢのＥＳＤロバスト性を制限する。デバイスタイプＣでは、酸化膜のブレイクダウンによるＳＣＲ故障は観察されなかった。これはＳＣＲの故障により故障し、それゆえにゲートモニターの無い場合と同じロバスタ性を示す。
【００３４】
【表３】
2009111353.tif 000005
３つのタイプのＳＣＲデバイスのＴＬＰおよびＨＢＭ故障レベル
【００３５】
トリガー要素の設計を最適化する方法論を示すために、４ｋＶのＨＢＭ（human body model）パルスが、最新に開発された技術を用いて、ゲートモニター無しにタイプＡのＳＣＲデバイスに与えられ、これについて最初に全体を説明する。図１０は、測定セットアップを示す。市販のウエハレベルのＨＢＭテスター（Ｈａｎｗａ  ＨＥＤ−Ｗ５０００Ｍ）が用いられ、ＥＳＤＡ標準によりＨＢＭパルスを形成する。所定の特徴を加えることにより、ＨＢＭ付加を加えてデバイスの試験を行っている（ＤＵＴ）時間中、電圧と電流とを同時に得ることができる。これにより、ＨＢＭのＩＶ曲線の形成が可能となる。時間中の電圧は、５００ＭＨｚ帯域幅と８ｎＦの入力キャパシタンスを有する市販の電圧プローブ（Ｔｅｋｔｒｏｎｉｘ）により測定できる。このプローブタイプは、必要となる帯域幅と最大電圧との間の良好な調和を示し、プローブを劣化させることなく測定が可能となる。通常、より高い帯域幅を有する電圧プローブは、ＨＢＭストレスの下でデバイスに生じる高電圧に耐えることができない。Ｔｅｋｔｒｏｎｉｘ  ＣＴ−６変流器（current transformer）は、プローブ針上に直接乗せることができる波形要素に従って選択される。変流器の周波数応答は、２５０ｋＨｚから２ＧＨｚの範囲内である。低周波数の制限は、ＨＢＭ電流波形の測定を歪ませ、負の電流置を示すようになる。研究は、例えば、プローブ針のインダクタンス（Ｌｐ）やレジスタンス（Ｒｐ）のような、測定セットアップ中の寄生成分は、電圧波形測定に影響する。変流器の低周波数歪を除去するために、変流器の変換関数ＴＦが、測定された電流ＩＣＴから実電流Ｉｃｏｒｒを計算するために、決められる（１）。
【００３６】
【数１】
2009111353.tif 000006
【００３７】
これは、デコンボリューション（de-convolution）の問題に対応し、システムの変換関数ＴＦが分かっている場合、未知の入力信号が測定された出力信号から計算される。
【００３８】
以下で述べられる変換の方法論は、変換関数ＴＦ、針の寄生レジスタンスＲｐと寄生インダクタンスＬｐを導き出す。それらは、公知の抵抗負荷ＲＬと短絡（short）で測定される、ＨＢＭ電圧波形Ｖｃｌと電流波形Ｉｃｔから計算される。
【００３９】
測定された電圧Ｖｃｌおよび電流ＩＣＴは、時間で並べられ、周波数領域に変換される。変流器の２つの変換関数の表示が得られる。１つはＲＬについて（２）であり、他は短絡測定について（３）である。
【００４０】
【数２】
2009111353.tif 000007
【００４１】
【数３】
2009111353.tif 000008
【００４２】
【数４】
2009111353.tif 000009
【００４３】
ここで、Ｚｐは針のインピーダンスである。双方の変換関数は、同じ変流器を用いて、同じセットアップで得られる。
【００４４】
【数５】
2009111353.tif 000010
【００４５】
式（５）から、Ｚｐは以下のように得られる。
【００４６】
【数６】
2009111353.tif 000011
【００４７】
使用された測定セットアップでは、１つの針に対して、直列抵抗（レジスタンス）Ｒｐは０．８Ωであり、インダクタンスＬｐは１５ｎＨである。最後に、ＴＦは、（２）または（３）に、（６）を適用することにより得られる。
【００４８】
試験の際にデバイスを通る（ＤＵＴ）実際の電流を得るために、測定された電流波形ＩＤＵＴｍｅａｓが周波数領域に変換され、変換関数ＴＦがかけられる（７）。
【００４９】
【数７】
2009111353.tif 000012
【００５０】
ＤＵＴを横切る、正しい電圧波形が、式（８）から計算される。
【００５１】
【数８】
2009111353.tif 000013
【００５２】
高周波の、信号スペクトルの制限された電力により、式（２）および式（３）の、分子と分母は非常に小さくなる。結果は、高い周波数において非現実的な値であり、ＩＦＦＴ操作の前に除かれなければならない。それゆえに、追加のフィルタの導入が必要となり、最小位相フィルタ（Ｂｅｎｎｉａ−Ｎａｈｍａｎ）が選択された。選択された電流ＩＤＵＴｃｏｒｒ（ω）の波形と電圧電流ＶＤＵＴｃｏｒｒ（ω）の波形は、時間領域に変化される。最後に、時間で並べた後、ある時点の電流が、ある時点の電圧に対してプロットされる。結果のＩＶ曲線は、ＨＢＭストレス中のデバイステストでのＩＶ特性を示す。
【００５３】
４ｋＶのＨＢＭパルスを、図６、即ちタイプＡの回路、に適用するために、図１０のＨＢＭ測定のセットアップを用いた場合、図１１の結果が得られる（ＨＢＭ  ｒａｗは較正されていないデータ、ＨＢＭ  ｃｏｒｒは較正されたデータ、ＨＢＭ  ｃｏｒｒ  ｆｉｌｔは較正されフィルタされたデータ）。システムの寄生の影響が明らかに見られる。測定データの較正無しでは、電圧オーバーシュート（ピークで２８Ｖ）は、較正後のオーバーシュート（ピークで７Ｖ）に比較してずっと大きくなっている。また、ＨＢＭのＩＶ曲線の直線部分が異なっている。傾斜（またはオン抵抗）は、測定データに上述の較正の方法論を適用した後に低くなる。フィルタはＨＭＢのＩＶ曲線の直線部分からノイズを除くが、オーバーシュート電圧も僅かに低減してしまう。
【００５４】
同じデバイスタイプＡから得られたＴＬＰのＩＶ曲線を有する、全体が較正されフィルタされたＨＢＭのＩＶ曲線のオーバーレイは、良好な相関関係を示す（図１２）。保持電圧とオン抵抗は、ＨＢＭとＴＬＰで同じになる。ＳＣＲのタイプに依存して、Ｉｔ２は、ゲートモニターを平行に有する形態で最小となる。それゆえに、最低のＩｔ２の値より低い、対応するＨＢＭストレスレベルを備えたＨＢＭパルスは、異なったデバイスタイプＡ、Ｂ、およびＣのＨＢＭのＩＶを比較するために使用される。
【００５５】
図１３および図１４は、異なったタイプＡ、Ｂ、およびＣが、同じＨＢＭパルス振幅に対して、異なった遷移挙動を示すことを証明している。図１３は、５００ＶＨＢＭのＨＢＭストレスレベルを有する異なったデバイスから得られたＨＢＭのＩＶ曲線を示す。図１４は、ＨＢＭストレスレベル５００Ｖで、上昇（オーバーシュート）部分に焦点をあてた、異なったデバイスタイプＡ、Ｂ、およびＣから得られたＨＢＭ電圧波形のオーバーレイを示す。結果は、デバイスタイプＡが最も遅いデバイスであり、ＨＢＭパルスが上昇する間に最も高いオーバーシュート電圧を示す。デバイスタイプＢは、タイプＡより速くトリガーし、それゆえにオーバーシュートは少なくなる。最も大きな改良は、トリガーダイオードにＳＣＲの中で、ＳＴＩに代えてポリ（poly）を用いることにより得られる。デバイスタイプＣは、タイプＡおよびＢに比較して最も高いトリガー速度（即ち、最も短いトリガー時間）に対応して、最も低いオーバーシュートを示す。これにより、平行に配置されたゲートモニターを有する構成（図３）であっても、ＨＢＭロバスト性を増加させることができる。改良により、タイプＣは４．６ｋＶのＨＢＭストレスレベルで故障し、タイプＢは２．６ｋＶで故障する。
【００５６】
ポリ／ゲート型ダイオードとＳＴＩダイオードの遷移挙動を比較すると、図６のタイプＡ、Ｂ、およびＣの回路の異なった遷移挙動をより理解できる。図１５は、同じ幅とｎ＋およびｐ＋活性の間の間隔を有するポリとＳＴＩダイオードに対して、ＨＢＭストレスレベル１０００Ｖで得られたＨＢＭのＩＶ曲線のオーバーレイを示す。この図は、同じＨＢＭストレスにおける、ＳＴＩダイオードとポリダイオードの遷移挙動を示す。ＳＴＩダイオードのオーバーシュート電圧は、デバイストリガーが遅いためにより高くなっている。これは、図１７と図１８の、２つの構造を比較することにより説明できる。ポリダイオード（図１７）では、電流は水平方向に流れるが、ＳＴＩダイオードの場合はアノードとカソードとを分離するＳＴＩの下を電流は流れない。この結果、ベース長さはより小さくなり、トリガーはより速く起きる。ＳＴＩダイオードに比較してｎ＋およびｐ＋活性の間の間隔を短くできるため、ポリダイオードは、より速く設計することができる。更に、ポリダイオードのオン抵抗はより低い。図１７と図１８の双方の図面で、複数のダイオードが直列に配置された場合、ＰウエルはＮウエルに置き換わることを注意すべきである。
【００５７】
それらの結果は、並列のゲートモニターを有するデバイスタイプＡ、Ｂ、およびＣのＴＬＰ故障レベルＩｔ２が異なることを説明するのに用いることができる。ＨＢＭストレス中に発生するオーバーシュート電圧は、ゲートモニターの故障の原因となる。それゆえにオーバーシュート電圧のピーク電圧について、ＴＬＰストレス中に得られたＩｔ２と明らかな相関関係を見出せる。図１６には、異なったデバイスタイプについて、ＴＳＰ試験から得られたＩｔ２と、５００ＶのＨＢＭストレスから得られたオーバーシュートピーク電圧との間の相関関係を示す。遅いデバイストリガーとその結果の高いオーバーシュート電圧が、低いＴＬＰ故障レベルＩｔ２に直接対応している。
【図面の簡単な説明】
【００５８】
本発明は、更に、以下の記載や添付の図面の手段により説明される。
【００５９】
【図１】本発明の第１の具体例の全体を模式的に表す。
【図２】本発明の第２の具体例の全体を模式的に表す。
【図３】本発明の第３の具体例の全体を模式的に表す。
【図４】本発明の第４の具体例の全体を模式的に表す。
【図５】本発明にかかる更に特別な具体例を模式的に表し、主ＥＳＤがそれぞれシリコン制御整流器により形成される。
【図６】本発明にかかる他の特別な具体例を模式的に表し、主ＥＳＤとしてＳＣＲを含む。
【図７】ＳＣＲの実用的な実装の断面を表す。
【図８】図６の構成にかかる回路の実装の上面図を表し、トリガーダイオードがＳＣＲの横に配置される。
【図９】図６の構成にかかる他の回路の実装の上面図を表し、トリガーダイオードがＳＣＲの上に配置される。
【図１０】図６の回路の過渡応答を決定し、トリガー要素の設計を最適化するのに用いられる、４ｋＶのＨＢＭ（人体モデル）パルスを供給する、測定セットアップを示す。
【図１１】図６の回路に４ｋＶのＨＢＭパルスを供給する、図１０のＨＢＭ測定セットアップ（タイプＡ）を用いた結果を示す（ＨＢＭ  ｒａｗは未補正データ、ＨＢＭ  ｃｏｒｒは補正データ、ＨＢＭ  ｃｏｒｒ  ｆｉｌｔは補正されフィルタされたデータ）。
【図１２】全体が補正されフィルタされたＨＢＭのＩＶ曲線が、同じデバイスタイプＡから得られたＴＬＰのＩＶ曲線とともに示される
【図１３】異なったデバイスタイプＡ、Ｂ、およびＣから得られたＨＢＭのＩＶ曲線を、５００ＶのＨＢＭのＨＢＭストレスレベルとともに示す。
【図１４】異なったデバイスタイプＡ、Ｂ、およびＣから得られたＨＢＭの電圧波形の全体を、ＨＢＭストレスレベル５００Ｖにおける上昇（オーバーシュート）部分とともに示す。
【図１５】ＨＢＭストレスレベル１０００Ｖにおける、同じ幅とｎ＋およびｐ＋活性の間の間隔のポリおよびＳＴＩダイオードから得られたＨＢＭのＩＶ曲線の全体を示す。
【図１６】異なったデバイスタイプＡ、Ｂ、およびＣに対して、ＴＬＰテストから得られたＩｔ２と、５００ＶのＨＢＭストレスから得られたオーバーシュートピーク電圧との間の相関関係を示す。
【図１７】ポリダイオードの断面を示す。
【図１８】ＳＴＩダイオードの断面を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図１０】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【外国語明細書】
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