(57)【要約】【課題】本発明は、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。【解決手段】本発明のクロック信号生成装置は、ノンオーバーラップクロック信号を使用する負荷回路において使用される２相クロック信号の遅延時間を可変する可変遅延器と、２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を検出し、ノンオーバーラップ時間に応じた検出信号を出力するノンオーバーラップ検出器と、ノンオーバーラップ検出器からの検出信号に基づいて可変遅延器を制御する制御信号を生成する制御信号生成部と、を備えている。【選択図】図１
2009296523.tif 000002
【特許請求の範囲】
【請求項１】
ノンオーバーラップクロック信号を使用する負荷回路において使用される２相クロック信号の遅延時間を可変する可変遅延器と、
前記２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を検出し、前記ノンオーバーラップ時間に応じた検出信号を出力するノンオーバーラップ検出器と、
前記ノンオーバーラップ検出器からの検出信号に基づいて前記可変遅延器を制御する制御信号を生成する制御信号生成部と、
を備えるクロック信号生成装置。
【請求項２】
前記ノンオーバーラップ検出器が、入力された２相クロック信号を比較する論理回路と、前記論理回路の出力を積分する積分回路と、を備える請求項１に記載のクロック信号生成装置。
【請求項３】
前記制御信号生成部が、所定のノンオーバーラップ時間に応じた基準信号を生成する基準電圧生成部と、前記ノンオーバーラップ検出器からの検出信号と前記基準信号とを比較し、制御信号を出力する比較器と、を備える請求項１または２に記載のクロック信号生成装置。
【請求項４】
前記可変遅延器が、２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を決定する論理素子部を有し、
前記論理素子部の電源電圧もしくはバックゲート電圧を制御信号により制御することにより、前記論理素子部の遅延量が調整されて前記ノンオーバーラップ時間が決定されるよう構成された請求項１乃至３のいずれか一項に記載のクロック信号生成装置。
【請求項５】
前記ノンオーバーラップ検出器が、検出したノンオーバーラップ時間に応じた検出信号を保持する検出電圧保持回路を有し、前記制御信号生成部が前記検出電圧保持回路に保持された検出信号に基づいて制御信号を生成するよう構成された請求項１乃至４のいずれか一項に記載のクロック信号生成装置。
【請求項６】
前記制御信号生成部は、生成した制御信号を保持する制御電圧保持回路を有し、前記可変遅延器が前記制御電圧保持回路に保持された制御信号に応じて２相クロック信号の遅延時間を可変するよう構成された請求項１乃至５のいずれか一項に記載のクロック信号生成装置。
【請求項７】
前記制御信号生成部は、前記ノンオーバーラップ検出器からの検出信号に基づいたノンオーバーラップ時間を予め設定した所定値とデジタル的に比較し、当該比較結果に基づいて所望の制御信号値を生成する制御論理回路と、前記制御論理回路において生成された前記所望の制御信号値をデジタル値として記憶する記憶装置と、前記所望の制御信号値をアナログ値に変換するＤ／Ａ変換器と、を備える請求項１乃至５のいずれか一項に記載のクロック信号生成装置。
【請求項８】
前記ノンオーバーラップ検出器が、ノンオーバーラップクロック信号を使用する負荷回路内、若しくは前記負荷回路の入力端子に直接接続された請求項１乃至７のいずれか一項に記載のクロック信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器をはじめとする離散時間型アナログ回路等で使用されるクロック信号生成装置に関するものである。
【背景技術】
【０００２】
近年、通信方式のブロードバンド化によるデータの高速化に伴い、デルタシグマ型Ａ／Ｄ変換器に代表される離散時間（Discrete Time、以下、ＤＴと略称）型アナログ回路の高速化が要求されている。この高速化要求により、クロック信号の動作タイミングが厳しくなってきている。図１１の（ａ）に、ＤＴ型デルタシグマ型Ａ／Ｄ変換器などで用いられる代表的な回路構成要素であるスイッチトキャパシタ（Switched Capacitor、以下、ＳＣと略称）型積分器の例を示す。このＳＣ型積分器は、Φ１のクロックタイミングを持つ制御信号によりＯＮ／ＯＦＦするスイッチ（以下、ＳＷと略称）４１aと、Φ２のクロックタイミングを持つ制御信号によりＯＮ／ＯＦＦするＳＷ４１ｂと、コンデンサ４２ａ，４２ｂと、オペアンプ４０で構成される。
【０００３】
図１１の（ｂ）にΦ１とΦ２のクロックタイミングを示す。Φ１のクロックタイミングがＨレベルの区間でＳＷ４１ａがＯＮ状態となり、積分器入力端４３ａから入力された信号がコンデンサ４２ａに信号電荷を蓄積する。このとき、ＳＷ４１ｂはＯＦＦ状態である。次に、Φ１のクロックタイミングがＬレベルになったとき、ＳＷ４１ａがＯＦＦ状態となり、コンデンサ４２ａへの信号電荷の蓄積動作が完了する。
【０００４】
次に、Φ２のクロックタイミングがＨレベル区間でＳＷ４１ｂがＯＮ状態となり、コンデンサ４２ａに蓄積された信号電荷がコンデンサ４２ｂへ転送される。これにより、積分器出力端４３ｂから入力信号を積分した信号が出力される。ここで、Φ１のクロックタイミングがＬレベルになる前に、Φ２のクロックタイミングがＨレベルになってしまうと、積分器入力端４３ａからの入力信号が、入力信号の電荷を保持する目的のコンデンサ４２ａだけでなく、同時にコンデンサ４２ｂにも電荷を蓄積させてしまう。このように、Φ１のクロックタイミングのＨレベルとΦ２のクロックタイミングのＨレベルが重なると（オーバーラップすると）、当該ＳＣ型積分器は正しく積分器として動作しなくなる。そこで、図１１の（ｂ）に示されているように、Φ１、Φ２のクロックタイミングが同時にＨレベルになることがないように、Φ１、Φ２のクロックタイミングが同時にＬレベルとなるノンオーバーラップ時間を有するノンオーバーラップクロック信号が必要となる。
【０００５】
一般的に、上記のノンオーバーラップ時間は遅延素子などを用いてタイミングを生成するため、電源電圧変動や温度変動の影響を受けて大きくばらつき、場合によってはノンオーバーラップ区間がなくなってしまったり、ノンオーバーラップ区間が長くなり過ぎてΦ１、Φ２のクロックタイミングのＨレベル区間が短くなってしまうことがある。ノンオーバーラップ区間がなくなってしまった場合には、前述のとおりＳＣ型積分器が誤動作を引き起こすという問題がある。また、Φ１、Φ２のクロックタイミングのＨレベル区間が短くなった場合は、Φ１のクロックタイミングのＨレベル区間で入力信号のコンデンサ４２ａへの蓄積動作を、Φ２のクロックタイミングのＨレベル区間で積分動作を行うため、Ｈレベル区間が短くなることによって、オペアンプ４０をはじめとする回路を高速動作させる必要が生じる。このため、従来のＳＣ型積分器は回路の消費電力増加と面積増大につながるという問題を有している。したがって、ＳＣ型デルタシグマＡ／Ｄ変換器をはじめとしたＤＴ型アナログ回路では、最適なノンオーバーラップクロック信号、すなわち、確実にノンオーバーラップ時間が確保され、かつ、クロックタイミングのＨレベル区間が可能な限り長いクロック信号の生成が重要になってくる。
【０００６】
図１２は、特許文献１に示されている従来のクロック信号生成装置であるノンオーバーラップクロック信号発生器の構成を示すブロック図である。
次に、図１２のブロック図を参照して従来のノンオーバーラップクロック信号発生器について簡単に説明する。
【０００７】
図１２に示す２相クロック信号生成装置１０１は、ＣＰＵで構成された制御回路部１０３、動作環境を検出するための温度センサ１０６と電圧センサ１０７、２相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されている記憶回路部１０５、および２相クロック信号を生成する２相クロック信号生成部１０４から構成される。
【０００８】
制御回路部１０３は、温度センサ１０６および電圧センサ１０７が出力したセンサ信号に応じて、２相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されている記憶回路部１０５から適切なデータを読み出して、２相クロック信号生成部１０４に設定用データを出力する。２相クロック信号生成部１０４は、制御回路部１０３より与えられた設定用データによってＡ相クロック信号とＢ相クロック信号間のオーバーラップ時間を可変設定できるように構成されている。このように構成された２相クロック信号生成装置１０１においては、ノンオーバーラップ時間の調整を行う。
【０００９】
図１３の（ａ）は図１２に示した２相クロック信号生成装置１０１における２相クロック信号生成部１０４の構成を一部ブロックで示す回路図である。図１３の（ａ）に示すように、２相クロック信号生成部１０４においては、マシンクロック信号出力部１０２より出力されたマシンクロック信号ＭＣＫが、インバータゲート１０８により信号ＩＭＣＫに変換されて第１のＯＲゲート１０９における一方の入力端子に入力される。また、マシンクロック信号ＭＣＫは第２のＯＲゲート１１０における一方の入力端子に直接入力される。
【００１０】
第１のＯＲゲート１０９の出力信号（ＯＲ１）は、インバータゲート１１１を介してＢ相クロック信号として出力される。また、Ｂ相クロック信号は、第２のディレイ制御部（遅延回路部）１１２ｂにより遅延されたＢ相クロック信号（Ｂ−ｄ）に変換されて第２のＯＲゲート１１０の他方の入力端子に入力される。一方、第２のＯＲゲート１１０の出力信号（ＯＲ２）は、インバータゲート１１３を介してＡ相クロック信号として出力される。また、Ａ相クロック信号は、第１のディレイ制御部（遅延回路部）１１２ａにより遅延されたＡ相クロック信号（Ａ−ｄ）に変換されて第１のＯＲゲート１０９の他方の入力端子に入力される。
【００１１】
図１３の（ｂ）は第１のディレイ制御部１１２ａの構成を一部ブロックで示す回路図である。なお、第１のディレイ制御部１１２ａと第２のディレイ制御部１１２ｂは同じ構成を有しているので、以下においては第１のディレイ制御部１１２ａの構成について説明する。
【００１２】
第１のディレイ制御部１１２ａは、直列接続された２個のインバータゲート１１４ａ，１１４ｂからなる遅延バッファ１１４が複数段直列に接続されている。第１のディレイ制御部１１２ａにおいては、１組の遅延バッファ１１４における伝搬遅延時間が調整用の遅延時間の１単位となっている。そして、初段の遅延バッファ１１４の入力端子と第１のディレイ制御部１１２ａの出力端子との間、および各遅延バッファ１１４の出力端子と第１のディレイ制御部１１２ａの出力端子との間には、スイッチ１１５がそれぞれ設けられており、各スイッチ１１５のＯＮ／ＯＦＦ動作はデコーダ１１６の出力信号によって制御される。デコーダ１１６は、制御回路部１０３より出力された設定用データをデコードして、スイッチ１１５の何れか１つをＯＮさせる制御信号を出力する。このように、２相クロック信号生成部１０４は、制御回路部１０３から出力された設定用データに基づいて第１および第２のディレイ制御部１１２ａ，１１２ｂの遅延値を制御し、Ａ相クロック信号とＢ相クロック信号のノンオーバーラップ時間を調整する。
【特許文献１】特開２００２−１０８４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上説明したように、従来のノンオーバーラップクロック信号発生器では、温度変動や電源電圧変動による遅延変動分をあらかじめメモリに蓄積させ、そのデータに基づいてディレイ制御部の遅延値を制御することにより、ノンオーバーラップ時間を調整していた。このため、従来のノンオーバーラップクロック信号発生器は、製造バラツキなどによる個体差の最適化が不可能であり、特に高速なクロック信号を必要とする回路では、ノンオーバーラップ時間に十分なマージンをとって設計する必要があるため、ノンオーバーラップ時間が最大、すなわち、ノンオーバーラップクロック信号のＨレベル区間が最小にバラついたことを想定した設計が必要となる。この結果、従来のノンオーバーラップクロック信号発生器においては、回路の消費電力増加につながってしまい、さらには、温度センサ、電源電圧センサ、ＣＰＵなどを用いた大掛かりなシステムの構築が必要となるため回路規模が増大してしまうという課題があった。
【００１４】
そこで、本発明は、上記の点に鑑み、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決し、本発明の目的を達成するために、本発明に係る第１の観点のクロック信号生成装置は、ノンオーバーラップクロック信号を使用する負荷回路において使用される２相クロック信号の遅延時間を可変する可変遅延器と、
前記２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を検出し、前記ノンオーバーラップ時間に応じた検出信号を出力するノンオーバーラップ検出器と、
前記ノンオーバーラップ検出器からの検出信号に基づいて前記可変遅延器を制御する制御信号を生成する制御信号生成部と、を備える。このように構成された第１の観点に係るクロック信号生成装置は、ノンオーバーラップ時間を検出して、その検出結果に応じて可変遅延器を制御することにより、ノンオーバーラップ時間を所望の値に調整できるため、最適なノンオーバーラップ時間の２相クロック信号を生成できる。
【００１６】
上記のように、本発明に係る第１の観点のクロック信号生成装置においては、当該クロック信号生成装置から出力された２相クロック信号を検出し、当該２相クロック信号におけるノンオーバーラップ時間の検出結果に応じてノンオーバーラップ時間を決定づける可変遅延器の遅延時間を制御している。このため、第１の観点のクロック信号生成装置は、温度変動や、電源電圧変動だけでなく、製造バラツキによる個体差のバラツキがあっても、クロック信号生成装置の出力のＨレベル区間がオーバーラップしてタイミング破綻を起こすことを確実に防止している。また、第１の観点のクロック信号生成装置は、温度変動、電源電圧変動、および／または製造バラツキによる個体差のバラツキがある条件下においても、前記バラツキによってノンオーバーラップ時間が長くなることを防ぎ、ノンオーバーラップクロック信号のＨレベル区間を最大限長く設定することが可能になる。また、第１の観点のクロック信号生成装置は、ノンオーバーラップ回路を使用するＤＴ型アナログ回路などの動作速度を緩和でき、低消費電力化、小面積化を実現することが可能となる。さらに、第１の観点のクロック信号生成装置は、ＣＰＵ、温度センサ、および／または電圧センサなどを設けた大規模なシステムを構築する必要がないため、小型化が可能な構成となる。
【００１７】
本発明に係る第２の観点のクロック信号生成装置は、前記第１の観点における前記ノンオーバーラップ検出器が、入力された２相クロック信号を比較する論理回路と、前記論理回路の出力を積分する積分回路と、を備える構成としてもよい。
【００１８】
本発明に係る第３の観点のクロック信号生成装置は、前記第１または第２の観点における前記制御信号生成部が、所定のノンオーバーラップ時間に応じた基準信号を生成する基準電圧生成部と、前記ノンオーバーラップ検出器からの検出信号と前記基準信号とを比較し、制御信号を出力する比較器と、を備える構成としてもよい。
【００１９】
本発明に係る第４の観点のクロック信号生成装置は、前記第１乃至第３の観点における前記可変遅延器が、２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を決定する論理素子部を有し、
前記論理素子部の電源電圧もしくはバックゲート電圧を制御信号により制御することにより、前記論理素子部の遅延量が調整されて前記ノンオーバーラップ時間が決定されるよう構成されている。このように構成された第４の観点のクロック信号生成装置は、ノンオーバーラップ時間を決定づける論理素子部における遅延量を調整することが可能となる。
【００２０】
前述の背景技術において図１３を用いて説明したように、従来のクロック信号生成装置においては可変遅延器の遅延量を可変遅延器内のインバータなどの単位遅延器の段数を変えることにより調整を行っていたため、単位遅延器の遅延量以下の調整は不可能であった。第４の観点のクロック信号生成装置においては、可変遅延器内の論理素子部の電源電圧やバックゲート電圧を制御信号により制御することにより、単位遅延器の遅延量以下の微小な調整が可能となる。このため、第４の観点のクロック信号生成装置は、微小な遅延量の調整が必要となる高速動作が求められるＤＴ型アナログ回路などにおいて、ノンオーバーラップクロック信号のＨレベル区間を最大限長く設定することが可能になり、低消費電力化、小面積化を図ることができる。
【００２１】
本発明に係る第５の観点のクロック信号生成装置は、前記第１乃至第４の観点における前記ノンオーバーラップ検出器が、検出したノンオーバーラップ時間に応じた検出信号を保持する検出電圧保持回路を有し、前記制御信号生成部が前記検出電圧保持回路に保持された検出信号に基づいて制御信号を生成するよう構成されている。このように構成された第５の観点のクロック信号生成装置は、常にノンオーバーラップ検出器を動作させておく必要のない構成となり、低消費電力化が実現できる。
【００２２】
本発明に係る第６の観点のクロック信号生成装置は、前記第１乃至第５の観点における前記制御信号生成部は、生成した制御信号を保持する制御電圧保持回路を有し、前記可変遅延器が前記制御電圧保持回路に保持された制御信号に応じて２相クロック信号の遅延時間を可変するよう構成されている。このように構成された第６の観点のクロック信号生成装置は、常にノンオーバーラップ検出器および制御信号生成部を動作させておく必要のない構成となり、低消費電力化が実現できる。
【００２３】
本発明に係る第７の観点のクロック信号生成装置は、前記第１乃至第５の観点における前記制御信号生成部は、前記ノンオーバーラップ検出器からの検出信号に基づいたノンオーバーラップ時間を予め設定した所定値とデジタル的に比較し、当該比較結果に基づいて所望の制御信号値を生成する制御論理回路と、前記制御論理回路において生成された前記所望の制御信号値をデジタル値として記憶する記憶装置と、前記所望の制御信号値をアナログ値に変換するＤ／Ａ変換器と、を備える。このように構成された第７の観点のクロック信号生成装置は、ノンオーバーラップ検出器から出力された検出信号からノンオーバーラップ時間が最適であるか否かをデジタル的に判定し、最適な制御信号値をデジタル値として記憶装置に保持でき、長時間の保持を実現することが可能となる。
【００２４】
本発明に係る第８の観点のクロック信号生成装置は、前記第１乃至第７の観点における前記ノンオーバーラップ検出器が、ノンオーバーラップクロック信号を使用する負荷回路内、若しくは前記負荷回路の入力端子に直接接続されている。このように構成された第８の観点のクロック信号生成装置は、ノンオーバーラップクロック信号を使用する負荷回路までの配線などにおける寄生抵抗、寄生容量による影響を考慮した、最適なノンオーバーラップ時間に制御することが可能となる。このため、第８の観点のクロック信号生成装置は、配線による遅延、並びにクロック信号の立ち上がりおよび立ち下がりの鈍りによって、２相クロック信号のＨレベル区間がオーバーラップすることを確実に防止し、ノンオーバーラップクロック信号を使用する負荷回路の誤動作を防止することが可能となる。
【発明の効果】
【００２５】
本発明によれば、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施の形態）
以下、本発明に係る第１の実施の形態のクロック信号生成装置について図１から図４を参照して説明する。図１は、本発明に係る第１の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器の構成を示すブロック図である。
【００２７】
図１に示すように、第１の実施の形態のノンオーバーラップクロック信号発生器は、可変遅延器１ａ，１ｂと、ノンオーバーラップ検出器２と、制御信号生成部３と、ＮＡＮＤ論理素子４ａ，４ｂと、インバータ論理素子５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆと、クロック信号入力端子６ａと、Φ１の位相を有するノンオーバーラップクロック信号Ｘの出力端子６ｂと、Φ２の位相を有するノンオーバーラップクロック信号Ｙの出力端子６ｃと、を備えている。
【００２８】
図２は第１の実施の形態のノンオーバーラップクロック信号発生器における信号波形を示しており、（ａ）はクロック信号入力端子６ａに入力されたクロック信号Ａ、（ｂ）は出力端子６ｂから出力されたΦ１の位相を有するノンオーバーラップクロック信号Ｘ、（ｃ）は出力端子６ｃから出力されたΦ２の位相を有するノンオーバーラップクロック信号Ｙ、（ｄ）はノンオーバーラップ検出器２において生成された信号Ｂ、（ｅ）はノンオーバーラップ検出器２から制御信号生成部３へ入力される検出信号Ｃである。
【００２９】
第１の実施の形態のノンオーバーラップクロック信号発生器は、図２の（ｂ）と（ｃ）に示したノンオーバーラップクロック信号Ｘとノンオーバーラップクロック信号Ｙを出力するように、可変遅延器１ａ，１ｂの遅延量Ｔｄによりノンオーバーラップ時間を調整できるように構成されている。出力端子６ｂから出力されたΦ１の位相のノンオーバーラップクロック信号Ｘおよび出力端子６ｃから出力されたΦ２の位相のノンオーバーラップクロック信号Ｙは、負荷回路３１であるノンオーバーラップクロック信号Ｘ，Ｙを使用する回路、例えばＡ／Ｄ変換器に入力される。また、生成されたノンオーバーラップクロック信号Ｘ，Ｙは、ノンオーバーラップ検出器２に入力される。
【００３０】
ノンオーバーラップ検出器２は出力端子６ｂ，６ｃより出力されたノンオーバーラップクロック信号Ｘ，Ｙのノンオーバーラップ量であるノンオーバーラップ時間を検出するように構成されている。図３はノンオーバーラップ検出器２の構成の一例を示す回路図である。本発明におけるノンオーバーラップ検出器２の構成は、図３に示した構成に限定されるものではないが、第１の実施の形態においては、図３に一例として示した構成を用いて説明する。
【００３１】
図３のノンオーバーラップ検出器２は、ＮＡＮＤ論理素子７と積分器８で構成される。積分器８の構成の一例として、図３においては、抵抗器９とコンデンサ１０で構成したものを示している。ノンオーバーラップ検出器２においては、ノンオーバーラップクロック信号発生器の出力端子６ｂ，６ｃから出力されたノンオーバーラップクロック信号Ｘ，Ｙが入力されて、ＮＡＮＤ論理素子７が、２つのノンオーバーラップクロック信号ＸとＹがともにＬレベルの区間、すなわちノンオーバーラップである区間を検出して信号Ｂ（図２の（ｄ）参照）を積分器８に出力する。積分器８は入力された信号Ｂを積分することにより、信号Ｂの波形を時間的に平均化した信号Ｃ（図２の（ｅ）参照）の波形を、ノンオーバーラップ検出器２の検出信号Ｃとして出力する。したがって、検出信号Ｃは、信号Ｂの波形のＨレベル区間が長ければ、すなわち、ノンオーバーラップ時間が長ければ、電源電圧により近い高い電圧となり、信号Ｂの波形のＨレベル区間が短ければ、すなわち、ノンオーバーラップ時間が短ければ、ＧＮＤ電圧（零Ｖ）により近い低い電圧となる。ノンオーバーラップ時間が零の時、すなわち、Φ１の位相のノンオーバーラップクロック信号ＸおよびΦ２の位相のノンオーバーラップクロック信号ＹにおけるＨレベル区間がオーバーラップしているとき、ノンオーバーラップ検出器２はＧＮＤレベルの電圧（零Ｖ）を制御信号生成部３に出力する。
【００３２】
制御信号生成部３は、ノンオーバーラップ検出器２の検出信号Ｃに基づき、可変遅延器１ａ，１ｂを制御する制御信号を出力するように構成されている。図４は制御信号生成部３の構成の一例を示すブロック図である。本発明における制御信号生成部３の構成は、図４に示した構成に限定されるものではないが、第１の実施の形態においては、図４に一例として示した構成を用いて説明する。
【００３３】
図４の制御信号生成部３は、オペアンプ１１と基準電圧生成部１２とを備えている。制御信号生成部３は、ノンオーバーラップ検出器２からの検出信号Ｃと基準電圧Ｖrefとを比較し、検出信号Ｃと基準電圧Ｖrefとの大小関係によって、可変遅延器１ａまたは１ｂに出力する制御信号Ｄ（図１においてはＤ１またはＤ２）の電圧を上下させている。すなわち、予め設定した基準電圧Ｖrefが、当該ノンオーバーラップクロック信号発生器において目標となるノンオーバーラップ時間の設定値に相当する。制御信号生成部３においては、ノンオーバーラップ検出器２において検出した実際のノンオーバーラップ時間が設定値よりも長いか短いかにより、出力する制御信号Ｄを変化させている。このように、ノンオーバーラップ検出器２と制御信号生成部３とにより可変遅延器１ａまたは１ｂの遅延量を調整するという閉ループが形成されている。これにより、温度変動、電源電圧変動、個体差バラツキなどがあっても、それらに影響されることなく、常に最適なノンオーバーラップ時間を保つことが可能となる。
【００３４】
なお、第１の実施の形態のノンオーバーラップクロック信号発生器においては、基準電圧Ｖrefが固定値である必要はなく、自由に設定できるように構成してもよい。また、第１の実施の形態では、説明をわかりやすくするために、ノンオーバーラップ検出器２と制御信号生成部３を別の機能ブロックとして説明したが、１つの機能ブロックに統合した構成としてもよい。
【００３５】
（第２の実施の形態）
次に、本発明に係る第２の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器について説明する。第２の実施の形態のノンオーバーラップクロック信号発生器の基本構成は、前述の図１に示した第１の実施の形態のノンオーバーラップクロック信号発生器の構成と同じである。したがって、第２の実施の形態においては、第１の実施の形態と同じ機能を有するものには同じ符号を付して、その説明は第１の実施の形態の説明を適用する。
【００３６】
第２の実施の形態のノンオーバーラップクロック信号発生器では、制御信号生成部３からの制御信号を受けて遅延量を調整することができる可変遅延器について説明する。図５の（ａ）は、第２の実施の形態のノンオーバーラップクロック信号発生器における可変遅延器１の構成を示すブロック図である。第２の実施の形態における可変遅延器１は、第１の実施の形態における可変遅延器１ａ，１ｂのそれぞれに対応するものである。
【００３７】
可変遅延器１は、１個若しくはそれ以上を従属接続した論理素子１４と、可変遅延器入力端子１３ａと、可変遅延器出力端子１３ｂと、制御信号入力端子１５とを有する。第２の実施の形態においては、論理素子１４としてインバータを使用した例で説明するが、本発明においては論理素子１４をインバータに限定するものではない。図５の（ｂ）は論理素子１４の構成を示す回路図である。論理素子１４はＰＭＯＳ１９ａと、ＮＭＯＳ１９ｂと、クロック信号入力端子１６ａと、クロック信号出力端子１６ｂと、論理素子１４の電源端子１７ａと、論理素子１４のＧＮＤ端子１７ｂと、ＰＭＯＳ１９ａのバックゲート端子１８ａと、ＮＭＯＳ１９ｂのバックゲート端子１８ｂとで構成される。論理素子１４は通常、電源端子１７ａを電源電圧に、ＧＮＤ端子１７ｂをＧＮＤ電圧に、ＰＭＯＳバックゲート端子１８ａを電源電圧、ＮＭＯＳバックゲート端子１８ｂをＧＮＤ電圧に固定して使用する。
【００３８】
上記のように構成された論理素子１４は、電源端子１７ａとＧＮＤ端子１７ｂとの間の電圧差が大きくなるとクロック信号入力端子１６ａからクロック信号出力端子１６ｂへ信号が伝達するときの遅延量が減少し、逆に、電源端子１７ａとＧＮＤ端子１７ｂとの間の電圧差が小さくなると遅延量が増加する。この現象を利用して、制御信号入力端子１５に入力される制御信号生成部３からの制御信号Ｄを、論理素子１４の電源電圧端子１７ａまたはＧＮＤ端子１７ｂまたはその両方に接続することにより、論理素子１４の遅延量が調整可能となる。結果として、制御信号Ｄにより可変遅延器１の遅延量を可変することが可能な構成となる。ここで、論理素子１４の電源端子１７ａは、電圧を高くすると論理素子１４の遅延量が減少するのに対して、論理素子１４のＧＮＤ端子１７ｂは、電圧を高くすると論理素子１４の遅延量が増加するので、どちらを制御するかによって制御信号生成部３の極性を変える必要があることに注意しなければならない。また、論理素子１４の電源端子１７ａおよびＧＮＤ端子１７ｂを同時に制御する場合においては、極性の異なる制御信号Ｄが必要となる。このため、図１では図示していないが、制御信号生成部３で複数の制御信号Ｄを生成し、複数の制御信号Ｄを可変遅延器１に供給すればよい。
【００３９】
また、論理素子１４は、ＰＭＯＳバックゲート端子１８ａの電圧が高くなるとＰＭＯＳ１９ａの閾値電圧の絶対値が高くなり遅延量が増加し、ＮＭＯＳバックゲート端子１８ｂの電圧が低くなるとＮＭＯＳ１９ｂの閾値電圧の絶対値が高くなり遅延量が増加する。この現象を利用して、制御信号入力端子１５に入力される制御信号生成部３からの制御信号Ｄを、論理素子１４のＰＭＯＳバックゲート端子１８ａまたはＮＭＯＳバックゲート端子１８ｂまたはその両方に接続することにより、論理素子１４の遅延量を調整することが可能となる。結果として、制御信号Ｄにより可変遅延器１の遅延量を可変することが可能となる。ここで、論理素子１４のＰＭＯＳバックゲート端子１８ａは、電圧を高くすると論理素子１４の遅延量が増加するのに対して、論理素子１４のＮＭＯＳバックゲート端子１８ｂは、電圧を高くすると論理素子１４の遅延量が減少するので、どちらを制御するかによって制御信号生成部３の極性を変える必要があることに注意しなければならない。また、論理素子１４のＰＭＯＳバックゲート端子１８ａおよびＮＭＯＳバックゲート端子１８ｂを同時に制御する場合においては、極性の異なる制御信号Ｄが必要となる。このため、図１では図示していないが、制御信号生成部３で複数の制御信号Ｄを生成し、複数の制御信号Ｄを可変遅延器１に供給すればよい。
【００４０】
前述の図１３の（ｂ）に示した従来のノンオーバーラップクロック信号発生器のように、インバータ段数を切り替えて遅延量を調整する従来の構成ではインバータ１個の遅延量（数百ｐｓ程度）以下の調整は困難であったが、第２の実施の形態のノンオーバーラップクロック信号発生器においては、可変遅延器１の電源電圧やバックゲート電圧を制御することにより、１００ｐｓ程度若しくはそれ以下の遅延量の調整が可能となる。なお、図５の（ａ）においては、制御信号Ｄが可変遅延器１内の全ての論理素子１４に入力されているように図示されているが、すべての論理素子１４に必ずしも入力する必要はなく、目標の遅延量に応じて、制御する論理素子数を決めればよい。
【００４１】
（第３の実施の形態）
次に、本発明に係る第３の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器について説明する。第３の実施の形態のノンオーバーラップクロック信号発生器の基本構成は、前述の図１に示した第１の実施の形態のノンオーバーラップクロック信号発生器と同じであるが、ノンオーバーラップ検出器の内部構成が異なっている。したがって、第３の実施の形態においては、ノンオーバーラップ検出器２Ａについて詳述し、その他の構成は第１の実施の形態における説明を適用する。
【００４２】
なお、第３の実施の形態のノンオーバーラップクロック信号発生器において、第１の実施の形態と同じ機能を有するものには同じ符号を付して、その説明は第１の実施の形態の説明を適用する。また、第３の実施の形態において、ノンオーバーラップクロック信号発生器の動作は、前述の第１の実施の形態および第２の実施の形態と基本的に同じであるので、ここではその動作説明を省略する。
【００４３】
図６の（ａ）は、第３の実施の形態のノンオーバーラップクロック信号発生器におけるノンオーバーラップ検出器２Ａの構成を一部ブロックで示す回路図である。図６の（ａ）に示すノンオーバーラップ検出器２Ａは、前述の図３を用いて説明したノンオーバーラップ検出器２の構成に加えて、検出電圧保持回路２０を備えたものである。
【００４４】
図６の（ｂ）は、検出電圧保持回路２０の構成の一例を示す回路図である。図６の（ｂ）に示す検出電圧保持回路２０はスイッチ２１とコンデンサ２２から構成される。図６の（ｂ）に示す検出電圧保持回路２０は一例であり、入力された電圧を一時的に保持できる機能を有するものであれば他の構成でもよい。
【００４５】
図６の（ａ）に示すノンオーバーラップ検出器２Ａは、ノンオーバーラップクロック信号発生器から出力されたノンオーバーラップクロック信号Ｘ，Ｙのノンオーバーラップ時間を調整するときにのみ、検出電圧保持回路２０のスイッチ２１をＯＮ状態として、ノンオーバーラップ検出器２Ａを動作状態とし、ノンオーバーラップ量の調整を行う。ノンオーバーラップ量の調整が完了した時点で、スイッチ２１をＯＦＦ状態とし、積分器８から出力されていた信号Ｂ’をコンデンサ２２に保持する。その後、ノンオーバーラップ検出器２Ａが停止状態であっても、積分器８から出力されていた信号Ｂ’の電圧は、検出電圧保持回路２０において保持され続ける。これにより、ノンオーバーラップクロック信号を使用する負荷回路であるＡ／Ｄ変換器などの回路を動作させる前（例えば、電源投入時）などに、ノンオーバーラップ量を調整し、そのときの検出電圧を保持しておくことにより、ノンオーバーラップ検出器２Ａを常に動作させる必要がなくなり、低消費電力化を実現することができる。
【００４６】
（第４の実施の形態）
次に、本発明に係る第４の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器について説明する。第４の実施の形態のノンオーバーラップクロック信号発生器の基本構成は、前述の図１に示した第１の実施の形態のノンオーバーラップクロック信号発生器と同じであるが、制御信号生成部の内部構成が異なっている。したがって、第４の実施の形態においては、制御信号生成部３Ａについて詳述し、その他の構成は第１の実施の形態における説明を適用する。
【００４７】
なお、第４の実施の形態のノンオーバーラップクロック信号発生器において、第１の実施の形態と同じ機能を有するものには同じ符号を付して、その説明は第１の実施の形態の説明を適用する。また、第４の実施の形態において、ノンオーバーラップクロック信号発生器の動作は、第１の実施の形態および第２の実施の形態と基本的に同じであるので、ここではその動作説明を省略する。
【００４８】
図７の（ａ）は、第４の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ａの構成を一部ブロックで示す回路図である。図７の（ａ）に示す制御信号生成部３Ａは、前述の図３を用いて説明した制御信号生成部の構成に加えて、制御電圧保持回路２３を備えたものである。
【００４９】
図７の（ｂ）は、制御電圧保持回路２３の構成の一例を示す回路図である。図７の（ｂ）の電圧保持回路２３は、スイッチ２４と、コンデンサ２５と、オペアンプ２６から構成される。図７の（ｂ）の制御電圧保持回路２３は一例であり、入力された電圧を一時的に保持できる機能を有するものであれば他の構成でもよい。
【００５０】
図７の（ａ）に示す制御信号生成部３Ａは、ノンオーバーラップクロック信号発生器から出力されたノンオーバーラップクロック信号Ｘ，Ｙのノンオーバーラップ量であるノンオーバーラップ時間を調整するときにのみ、ノンオーバーラップ検出器２および制御信号生成部３Ａを動作状態にして、スイッチ２４をＯＮ状態とし、ノンオーバーラップ時間の調整を行う。ノンオーバーラップ時間の調整が完了した時点で、スイッチ２４をＯＦＦ状態とし、オペアンプ１１から出力されていた信号Ｄ’の電圧をコンデンサ２５に保持する。その後ノンオーバーラップ検出器２および制御信号生成部３Ａが停止状態となっても、オペアンプ１１から出力されていた信号Ｄ’の電圧は、制御電圧保持回路２３において保持され続ける。これにより、ノンオーバーラップクロック信号を使用する負荷回路であるＡ／Ｄ変換器などの回路を動作させる前（例えば、電源投入時）などに、ノンオーバーラップ量を調整し、そのときの制御信号を保持しておくことにより、ノンオーバーラップ検出回路２を常に動作させる必要がなくなり、低消費電力化を実現することができる。
【００５１】
（第５の実施の形態）
次に、本発明に係る第５の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器について説明する。第５の実施の形態のノンオーバーラップクロック信号発生器の基本構成は、前述の図１に示した第１の実施の形態のノンオーバーラップクロック信号発生器と同じであるが、制御信号生成部の内部構成が異なっている。したがって、第５の実施の形態においては、制御信号生成部３Ｂについて詳述し、その他の構成は第１の実施の形態における説明を適用する。
【００５２】
なお、第５の実施の形態のノンオーバーラップクロック信号発生器において、第１の実施の形態と同じ機能を有するものには同じ符号を付して、その説明は第１の実施の形態の説明を適用する。また、第５の実施の形態において、ノンオーバーラップクロック信号発生器の動作は、第１の実施の形態および第２の実施の形態と基本的に同じであるので、ここではその動作説明を省略する。
【００５３】
図８は、第５の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ｂの構成を一部ブロックで示す回路図である。図８に示す制御信号生成部３Ｂは、前述の図３を用いて説明した制御信号生成部の構成に加えて、制御論理回路２８、記憶装置２９およびＤ／Ａ変換器３０を備えたものである。
【００５４】
図８に示すように、第５の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ｂは、調整すべきノンオーバーラップ時間を決定するための基準電圧Ｖrefを生成する基準電圧生成部１２と、比較器２７と、ノンオーバーラップ時間が最適値であるか否かを判定し、最適でなければ制御信号を変更して最適値を探索する制御論理回路２８と、制御論理回路２８が探索した制御信号値を記憶しておく記憶装置２９と、制御論理回路２８が設定した制御信号値をデジタル／アナログ変換して、可変遅延器１（図１における１ａまたは１ｂ）を制御する制御信号Ｄ（図１におけるＤ１またはＤ２）を生成するＤ／Ａ変換器３０と、を有して構成される。
【００５５】
可変遅延器１が制御信号Ｄの電圧を高くすると遅延値が減少する構成であったとすれば、図８に示す制御電圧生成部３Ｂは、次のように動作する。
比較器２７は、ノンオーバーラップ検出器２からの検出信号Ｃと、設定したい所望のノンオーバーラップ時間を示す基準電圧Ｖrefとを比較し、その比較結果Ｅを制御論理回路２８に出力する。例えば、ノンオーバーラップクロック信号発生器の出力における実際のノンオーバーラップ時間が所望のノンオーバーラップ時間より長かった場合、検出信号Ｃは基準電圧Ｖrefより高い値を示すので、比較器２７はＨレベルの信号を比較信号Ｅとして出力する。制御論理回路２８は、Ｈレベルの比較信号Ｅが入力されると、ノンオーバーラップ時間を短くするために、制御信号Ｄの電圧が高くなるように、制御信号値Ｆを１増加させる。これにより、Ｄ／Ａ変換器３０の出力である制御信号Ｄが高くなり、可変遅延器１の遅延量が減少し、ノンオーバーラップ時間が短くなる。ここで再び、比較器２７は検出信号Ｃと基準電圧Ｖrefとを比較し、検出信号Ｃが基準電圧Ｖrefよりも高かった場合には、すなわち、まだ比較信号ＥがＨレベルの信号であれば、前述と同様に制御論理回路２８は制御信号値Ｆを１増加させノンオーバーラップ時間を短くさせる動作を行う。
【００５６】
上記の動作を繰り返すことにより、ある時点を超えるとノンオーバーラップ時間が、所望のノンオーバーラップ時間より短くなる。その時点を超えたとき、比較器２７が出力する比較信号Ｅは、これまでＨレベルだったものが、初めてＬレベルとなる。制御論理回路２８は、比較信号Ｅの信号が反転したことを検出し、ノンオーバーラップ量の調整が終了したと認識して、その時の制御信号値Ｆを記憶装置２９に格納させる。
【００５７】
以上の動作を行うことにより、ノンオーバーラップ量の調整は終了し、以降は、記憶装置２９に格納された制御信号値Ｆを使用して、制御論理回路２８がＤ／Ａ変換器３０を介して可変遅延器１の制御を行い、ノンオーバーラップ検出器２と基準電圧生成部１２と比較器２７を動作させる必要がなくなる。アナログ電圧を保持する場合にはコンデンサに蓄積された電荷が抜けない時間範囲という制限があるが、以上のように、制御信号Ｄをデジタル的に記憶装置２９に格納しておくことにより、長期間保持しておくことが可能となる。
【００５８】
したがって、第５の実施の形態のクロック信号生成装置において、電源電圧変動や温度変動などの使用環境が大きく変化しない場合には、ノンオーバーラップクロック信号を使用する負荷回路であるＡ／Ｄ変換器などの回路を動作させる前（例えば、電源投入時）などに、ノンオーバーラップ量を調整し、そのときの制御信号を保持しておくことにより、ノンオーバーラップ検出回路２を常に動作させる必要がなくなり、低消費電力化を実現することができる。
なお、電源電圧変動や温度変動などの使用環境が変化する場合には、定期的に、例えば数ミリｓｅｃオーダで上記のノンオーバーラップ量の調整を行うことも可能である。また、電源電圧変動や温度変動などの環境の変化を検知したときに、ノンオーバーラップ量の調整を行うよう構成することも可能である。
【００５９】
（第６の実施の形態）
次に、本発明に係る第６の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器について説明する。図９は第６の実施の形態のノンオーバーラップクロック信号発生器の基本構成を示すブロック図である。第６の実施の形態のノンオーバーラップクロック信号発生器の動作は、前述の第１の実施の形態および第２の実施の形態のノンオーバーラップクロック信号発生器と基本的に同じであるので、詳細は省略し、異なる部分についてのみ説明する。
【００６０】
図９に示したノンオーバーラップクロック信号発生器は、図１に示した第１の実施の形態のノンオーバーラップクロック信号発生器と同様の構成を有しているが、ノンオーバーラップ検出器２がノンオーバーラップクロック信号を使用する負荷回路３１の内部または近接して配置されている。第６の実施の形態のノンオーバーラップクロック信号発生器においては、ノンオーバーラップクロック信号発生器に設けられた出力端子６ｂ，６ｃから、ノンオーバーラップ検出器２への配線を直接引き出すのではなく、ノンオーバーラップクロック信号発生器の出力端子６ｂ，６ｃからノンオーバーラップクロック信号Ｘ，Ｙを使用する負荷回路３１までの配線において、ノンオーバーラップ検出器２が、負荷回路３１の直近のノンオーバーラップクロックラインからクロック信号Ｘ’，Ｙ’から引き出されている。
【００６１】
図１０は第６の実施の形態のノンオーバーラップクロック信号発生器における信号波形を示しており、（ａ）はクロック信号入力端子６ａに入力されたクロック信号Ａ、（ｂ）は出力端子６ｂから出力されたΦ１の位相を有するノンオーバーラップクロック信号Ｘ、（ｃ）は出力端子６ｃから出力されたΦ２の位相を有するノンオーバーラップクロック信号Ｙ、（ｄ）はΦ１の位相を持つクロック信号Ｘが出力される出力端子６ｂに接続されたノンオーバーラップクロックラインの負荷回路端でのクロック信号Ｘ’、（ｅ）はΦ２の位相を持つクロック信号Ｙが出力される出力端子６ｃに接続された第２のノンオーバーラップクロックラインの負荷回路端でのクロック信号Ｙ’である。
【００６２】
ノンオーバーラップクロック信号発生器の出力端子６ｂ，６ｃから負荷回路３１までの間の配線には、配線そのものの抵抗成分や、容量成分などの寄生素子が存在する。このため、図１０に示すように、ノンオーバーラップクロック信号発生器の出力端子６ａ，６ｂにおいてはノンオーバーラップ量が最適であっても、ノンオーバーラップクロックラインのクロック信号Ｘ’，Ｙ’では、配線の寄生素子による遅延やなまりにより、ノンオーバーラップ量が所望値とずれる場合がある。この結果、ノンオーバーラップ区間が無くなり、２相クロック信号Ｘ’，Ｙ’のＨレベル区間が重なってしまい、ノンオーバーラップクロック信号を使用する負荷回路３１の誤動作を招く恐れがある。そこで、上記の構成のようにノンオーバーラップ検出器２でノンオーバーラップクロック信号を使用する負荷回路３１の直近のノンオーバーラップクロックラインのクロック信号Ｘ’，Ｙ’のノンオーバーラップ量を検出することにより、配線などによる寄生成分が存在しても、その影響まで考慮した上でノンオーバーラップ量を調整することが可能となる。その結果、第６の実施の形態のノンオーバーラップクロック信号発生器においては、ノンオーバーラップクロック信号を使用する負荷回路３１における誤動作を防止することが可能となる。
【００６３】
以上の実施の形態において説明したように、本発明では、デルタシグマ型Ａ／Ｄ変換器に代表されるＤＴ型アナログ回路などを動作させるために必要なノンオーバーラップクロック信号を、温度変動、電源電圧変動、および個体バラツキ、さらには配線などにつく寄生抵抗、寄生容量などによるノンオーバーラップ時間のバラツキを抑制することにより、確実なノンオーバーラップ区間の確保によるＤＴ型アナログ回路などの誤動作防止の効果を有する。また、本発明においては、ノンオーバーラップ時間の最適化によりＨレベル区間が長いノンオーバーラップクロック信号を得ることができるためＤＴ型アナログ回路の動作速度要求が緩和され、ＤＴ型アナログ回路の低消費電力化、小面積化を実現することができる。
【産業上の利用可能性】
【００６４】
本発明は、Ａ／Ｄ変換器をはじめとする離散時間型アナログ回路等で使用されるクロック信号生成装置に関するものであり、温度特性、電源電圧特性、および個体バラツキを吸収して、最適なノンオーバーラップ量のクロック信号を確実に発生することできる汎用性の高い装置となる
【図面の簡単な説明】
【００６５】
【図１】本発明に係る第１の実施の形態のクロック信号生成装置であるノンオーバーラップクロック信号発生器の構成を示すブロック図
【図２】第１の実施の形態のノンオーバーラップクロック信号発生器における信号波形図
【図３】第１の実施の形態におけるノンオーバーラップ検出器２の構成の一例を示す回路図
【図４】第１の実施の形態における制御信号生成部３の構成の一例を示すブロック図
【図５】（ａ）は本発明に係る第２の実施の形態における可変遅延器１の構成を示すブロック図、（ｂ）は第２の実施の形態における可変遅延器１の論理素子１４の構成を示す回路図
【図６】（ａ）は、本発明に係る第３の実施の形態のノンオーバーラップクロック信号発生器におけるノンオーバーラップ検出器２Ａの構成を一部ブロックで示す回路図、（ｂ）は、ノンオーバーラップ検出器２Ａにおける検出電圧保持回路２０の構成の一例を示す回路図
【図７】（ａ）は、本発明に係る第４の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ａの構成を一部ブロックで示す回路図、（ｂ）は、制御信号生成部３Ａにおける制御電圧保持回路２３の構成の一例を示す回路図
【図８】本発明に係る第５の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ｂの構成を一部ブロックで示す回路図
【図９】本発明に係る第６の実施の形態のノンオーバーラップクロック信号発生器の基本構成を示すブロック図
【図１０】第６の実施の形態のノンオーバーラップクロック信号発生器におけるノンオーバーラップクロック信号を示す波形図
【図１１】一般的なスイッチトキャパシタ型積分器の回路構成を示すブロック図
【図１２】従来の２相クロック信号生成装置１０１の構成を示すブロック図
【図１３】（ａ）は図１２に示した２相クロック信号生成装置１０１における２相クロック信号生成部１０４の構成を一部ブロックで示す回路図、（ｂ）は２相クロック信号生成部１０４における第１のディレイ制御部１１２ａの構成を一部ブロックで示す回路図
【符号の説明】
【００６６】
１，１ａ，１ｂ    可変遅延器
２，２Ａ，    ノンオーバーラップ検出器
３，３Ａ，３Ｂ    制御信号生成部
４ａ，４ｂ    論理素子
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ    論理素子
６ａ  クロック信号入力端子
６ｂ  ノンオーバーラップクロック信号出力端子
６ｃ  ノンオーバーラップクロック信号出力端子
７  ＮＡＮＤ論理素子
８  積分器
９  抵抗器
１０  コンデンサ
１１  オペアンプ
１２  基準電圧生成部
１３ａ  可変遅延器入力端子
１３ｂ  可変遅延器出力端子
１４  論理素子
１５  制御信号入力端子
１６ａ  クロック信号入力端子
１６ｂ  クロック信号出力端子
１７ａ  電源端子
１７ｂ  ＧＮＤ端子
１８ａ  ＰＭＯＳバックゲート端子
１８ｂ  ＮＭＯＳバックゲート端子
１９ａ  ＰＭＯＳ
１９ｂ  ＮＭＯＳ
２０  検出電圧保持回路
２１  スイッチ
２２  コンデンサ
２３  制御電圧保持回路
２４  スイッチ
２５  コンデンサ
２６  オペアンプ
２７  比較器
２８  制御論理回路
２９  記憶装置
３０  Ｄ／Ａ変換器
３１  負荷回路
【図１】
2009296523.tif 000003
【図２】
2009296523.tif 000004
【図３】
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【図４】
2009296523.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009296523.tif 000012
【図１１】
2009296523.tif 000013
【図１２】
2009296523.tif 000014
【図１３】
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