(57)【要約】【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。【選択図】図２
2009181979.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、前記領域のうちの少なくとも１つの領域が前記半導体基板の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、
前記結晶成長層を形成する際には、
前記半導体基板上に第１絶縁膜と第２絶縁膜との積層膜を成膜する第１工程と、
前記第２絶縁膜のエッチングに続けて前記第１絶縁膜をウェットエッチングすることによって前記半導体基板に達する開口を形成する第２工程と、
前記開口底部に露出する前記半導体基板の表面に、前記結晶成長層を選択的に結晶成長させる第３工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項1記載の半導体装置の製造方法において、
前記第２工程では、前記第1絶縁膜をエッチングストッパとして前記第２絶縁膜のエッチングを行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項1記載の半導体装置の製造方法において、
前記第1工程の前に、
前記領域のうちの中央に配置される領域のうちの一方を、前記半導体基板の表面層に不純物拡散層として形成する工程と、
前記不純物拡散層上にゲート絶縁膜を介してゲート電極を形成する工程とを行い、
前記第２工程では、前記ゲート電極に対して絶縁性を保った位置に前記開口を設ける
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１工程の前には、前記不純物拡散層としてｐ型領域を形成し、
前記第３工程では、前記結晶成長層としてｎ型領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第３工程では、前記ｎ型領域上に、さらに前記結晶成長層としてｐ型領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記第１工程の前に、前記ゲート電極をマスクにした不純物導入により、前記不純物拡散層の表面層にｎ型不純物を導入する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート電極のサイドウォールとなるように前記第２絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項1記載の半導体装置の製造方法において、
前記第1工程の前に、
前記半導体基板の表面層に素子分離を形成してサイリスタ領域とトランジスタ領域とを分離する工程と、
前記サイリスタ領域とトランジスタ領域とにゲート電極を形成する工程とを行い、
前記第1工程では、前記サイリスタ領域と共にトランジスタ領域を前記第１絶縁膜と第２絶縁膜との積層膜で覆い、
前記第２工程と第３工程は、トランジスタ領域を前記積層膜で覆った状態で前記サイリスタ領域のみに対して行われる
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第３工程の後に、
前記トランジスタ領域を露出させると共に前記サイリスタ領域における前記ゲート電極上に開口を有するレジストパターンを形成し、このレジストパターンをマスクにした前記積層膜のエッチングにより、前記トランジスタ領域のゲート電極側壁にサイドウォールを形成すると同時に、前記サイリスタ領域におけるゲート電極に接続孔を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項1記載の半導体装置の製造方法において、
前記第1絶縁膜は酸化シリコンからなり、
前記第２絶縁膜は窒化シリコンからなる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にはサイリスタとトランジスタとを備えたサイリスタＲＡＭの作製に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
２００４年後半から半導体デバイスは、技術ノードで９０ｎｍ世代の生産が立ち上がりつつあり、その次の６５ｎｍ世代におけるＳＲＡＭ（Static Random Access Memory）の開発では、リーク電流の増加、動作マージンの減少と言った問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が提言されている。
【０００３】
これまで半導体デバイスの性能向上は、スケーリング則に従ったトランジスタの微細化により達成されてきた。近年、その微細化の物理的限界、加工ばらつき、不純物分布のゆらぎ、さらには電流駆動能力を一定とする性能スケーリングにより、トランジスタのオフリークが世代を覆うごとに増大してきた。
【０００４】
ＳＲＡＭは混載メモリー装置として広く使われてきたが、この問題に起因したスタンバイ時のリーク電流の増加、動作マージンの減少が顕在化してきた。９０ｎｍ世代のＳＲＡＭ開発では、トランジスタのしきい値の制御、回路システムによるパワーマネジメントによって使用レベルにまで改善できた。しかしながら、６５ｎｍ世代以降では根本原因であるメモリーセル自体のリークを下げることが要求される。このような状況を鑑みれば、ＳＲＡＭとほぼ同等の性能を有する代替メモリーを今後２年〜３年の短期間で開発することの必然性が理解できる。
【０００５】
混載ＳＲＡＭ代替メモリー装置の開発課題としては、（ａ）ＳＲＡＭと同等の高速性を有すること、（ｂ）低スタンバイ電流であること、（ｃ）スケーリングの容易性を有すること、（ｄ）ＣＭＯＳロジックプロセスとの親和性があることなどが挙げられる。このような課題を解決する手段として、トランジスタとサイリスタで素子を構成するＴＲＡＭ（Thyristor Random Access Memory）（例えば、特許文献１参照。）が提案されている。
【０００６】
ＴＲＡＭにおいては、ｐ型領域／ｎ型領域／ｐ型領域／ｎ型領域が順に配列されたサイリスタ部分の素子面積を縮小することを目的として、図１１に示すような構成が提案されている。すなわち、半導体基板１００の表面側に第１ｐ領域１０１を拡散層として形成し、この第１ｐ領域１０１上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。そしてゲート電極１０３の両脇における第１ｐ領域１０１の表面側に、ｎ型のエクステンション領域１０４を設ける。さらにゲート電極１０３の側壁にサイドウォール１０５を形成し、このサイドウォール１０５によって絶縁性を確保しつつ、ゲート電極１０３の一方側の第１ｐ領域１０１上には、第１ｎ領域１０６とその上部の第２ｐ領域１０７とを順に結晶成長させる。またゲート電極１０３の他方側の第１ｐ領域１０１上には、もう１つの第２ｎ領域１０８を結晶成長させる。
【０００７】
またこのような構成の他にも、ゲート電極１０３の両脇の第１ｐ領域１０１の表面側に第１ｎ領域と第２ｎ領域とを拡散層として設け、第１ｎ領域上に第２ｐ領域を結晶成長させた構成も提案されている（例えば、下記非特許文献１参照）。
【０００８】
【非特許文献１】T. Sugizaki et al.,“Ultra High-speed Novel Bulk Thyristor-SRAM (BT-RAM) Cell with Selective Epitaxy Anode (SEA)”、「ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．」、２００６年、ｐ．１５７−１６０6
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上のように、例えば図１１を用いて説明したようなｐ型領域やｎ型領域を半導体基板１００上に結晶成長してなるサイリスタの作製においては、ゲート絶縁膜１０３の側壁にサイドウォール１０５を形成する際の異方性エッチングにより、半導体基板１００にダメージが加わって結晶欠陥が発生する。このため、この上部にｐ型領域やｎ型領域を結晶成長させた状態では、これらの領域と半導体基板１００との界面に結晶欠陥が残存する。特にＰＮ接合の画面方向に電流が流れるサイリスタにおいては、このような界面に生じる結晶欠陥が素子特性に及ぼす影響が大きく、リーク電流を発生させる要因となっている。
【００１０】
またさらに、サイリスタとトランジスタとからなるＴＲＡＭの作製においては、サイリスタ領域とトランジスタ領域とに共通のプロセスで、ゲート電極とサイドウォールとを形成している。このためサイドウォールの形成においては異方性エッチングを行うことでトランジスタ特性を維持する必要があり、上述の手順では結晶欠陥の発生を免れなかった。
【００１１】
そこで本発明は、リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなる素子を形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するための本発明は、半導体基板の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、これらの領域のうちの少なくとも１つが半導体基板の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法であり、結晶成長層を形成する際に次の工程を順に行うことを特徴としている。先ず、第１工程では、半導体基板上に第１絶縁膜と第２絶縁膜との積層膜を成膜する。次の第２工程では、第２絶縁膜のエッチングに続けて第１絶縁膜をウェットエッチングすることにより、半導体基板に達する開口を形成する。その後第３工程では、開口底部に露出する半導体基板の表面に、結晶成長層を選択的に結晶成長させる。
【００１３】
このような方法によれば、半導体基板に達する開口を積層膜に形成する際、最下部の第１絶縁膜をウェットエッチングとしているため、開口底部に露出する半導体基板の表面に対して大きなエッチングダメージが加わることがなく、結晶欠陥の発生が抑えられる。したがって、このような開口底部に結晶成長層を選択的に成長させた状態では、結晶成長層と半導体基板との間に結晶欠陥が残存することはない。
【発明の効果】
【００１４】
以上説明したように本発明によれば、半導体基板と結晶成長層との間に結晶欠陥のない素子を得ることが可能になり、この部分の結晶欠陥によるリーク電流の発生が抑えられた特性の良好なサイリスタ構成の素子を有する半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明をサイリスタとトランジスタとで構成されるＴＲＡＭの製造に適用した各実施の形態を図面に基づいて詳細に説明する。
【００１６】
＜第１実施形態＞
先ず、図１（１）に示すように、既知の技術により、例えば単結晶シリコンからなる半導体基板１の表面側に素子分離３としてShallow Trench Isolation（ＳＴＩ）を形成し、サイリスタ領域１ｓとトランジスタ領域１ｔとを分離する。次に、サイリスタ領域１ｓにｎウェル５を形成し、さらにその表面側に不純物拡散層としての第１ｐ領域７を形成する。一方、トランジスタ領域１ｔには、ｐウェル９を形成する。
【００１７】
尚、サイリスタ領域１ｓの第１ｐ領域７の形成においては、次のような２段階のイオン注入を行うこととする。
【００１８】
（イオン注入その１）
イオン種        ：ホウ素イオン（Ｂ+）
加速エネルギー  ：４０ｋｅＶ
注入ドーズ量    ：３．０Ｅ＋１３個／ｃｍ2
【００１９】
（イオン注入その２）
イオン種        ：ホウ素イオン（Ｂ+）
加速エネルギー  ：１０ｋｅＶ
注入ドーズ量    ：１．０Ｅ＋１２個／ｃｍ2
【００２０】
次に、サイリスタ領域１ｓおよびトランジスタ領域１ｔの上部に、ゲート絶縁膜１１を介してポリシリコンからなるゲート電極１３を形成する。その後、ゲート電極１３およびここでの図示を省略したレジストパターンをマスクにしたイオン注入によって、サイリスタ領域１ｓにおけるゲート電極１３の一方側（アノード側）にｎ型のエクステンション領域１５ａを形成する。また、ゲート電極１３およびここでの図示を省略したレジストパターンをマスクにしたイオン注入によって、サイリスタ領域１ｓにおけるゲート電極１３の他方側（カソード側）にｎ型のエクステンション領域１５ｂを形成する。
【００２１】
各エクステンション領域１５ａ，１５ｂの形成においては、次のようなイオン注入を行うこととする。
【００２２】
（エクステンション領域１５ａ：アノード側）
イオン種        ：ヒ素イオン（Ａｓ+）
加速エネルギー  ：１０ｋｅＶ
注入ドーズ量    ：１．０Ｅ＋１３個／ｃｍ2
【００２３】
（エクステンション領域１５ｂ：カソード側）
イオン種        ：ヒ素イオン（Ａｓ+）
加速エネルギー  ：１０ｋｅＶ
注入ドーズ量    ：５．０Ｅ＋１３個／ｃｍ2
【００２４】
また、トランジスタ領域１ｔにおけるゲート電極１３の両側にも、イオン注入によってｎ型のエクステンション領域１５を形成する。
【００２５】
次に図１（２）に示すように、半導体基板１上の全面を覆う状態で、第１絶縁膜１７を成膜する。また続けて、第１絶縁膜１７に対して選択的な異方性エッチングが可能な材料からなる第２絶縁膜１９を成膜する。ここでは、第１絶縁膜１７として酸化シリコン（ＳｉＯ2）を膜厚１０ｎｍで堆積成膜し、第２絶縁膜１９として窒化シリコン（ＳｉＮ）を膜厚１２０ｎｍで堆積成膜する。尚、第１絶縁膜１７は、次に行う第１絶縁膜１９の異方性エッチングの際にエッチングストッパとして残存可能な範囲で薄膜あることが好ましい、一方、第２絶縁膜１９は、ゲート電極１３のサイドウォールを形成するために十分な膜厚であることとする。
【００２６】
その後、図１（３）に示すように、第２絶縁膜１９上にレジストパターン２１を形成し、レジストパターン２１をマスクに用いた異方性エッチングによって、第２絶縁膜１９に開口部１９ａを形成する。この開口部は、サイリスタ領域１ｓにおけるゲート電極１３の一方側に形成する。ここでは、サイリスタ領域１ｓのアノード側（エクステンション領域１５ａ上）に開口部１９ａを設けることとする。
【００２７】
この際のエッチング条件の一例は次のようである。
ガス種                  ：ＣＨ2Ｆ2／Ｏ2／Ａｒ
エッチング雰囲気内圧力  ：７５ｍＴｏｒｒ
ソースパワー            ：３００Ｗ
バイアスパワー          ：１００Ｗ
【００２８】
以上のエッチングの後はレジストパターン２１を除去する。
【００２９】
次に図１（４）に示すように、第２絶縁膜１９をマスクにしたウェットエッチングによって、第１絶縁膜１７に第１開口１７ａを設けて半導体基板１におけるアノード側のエクステンション領域１５ａの表面を露出させる。この際、エッチング液にはフッ酸水溶液を用いることにより、酸化シリコンからなる第１絶縁膜１７に第１開口１７ａを形成する。
【００３０】
その後、図２（１）に示すように、第１絶縁膜１７から露出する半導体基板１の露出面に、結晶成長層としての第１ｎ領域２５を、選択的にエピタキシャル成長させる。ここではｎ型不純物としてリン（Ｐ）を濃度１．０Ｅ＋１９〜１．０Ｅ＋２０個／ｃｍ3で含有する第１ｎ領域２５を、膜厚５０〜１５０ｎｍ程度エピタキシャル成長させる。
【００３１】
さらに、第１ｎ領域２５の露出表面に、結晶成長層としての第２ｐ領域２７を選択的にエピタキシャル成長させる。ここではｐ型不純物としてホウ素（Ｂ）を濃度１．０Ｅ＋１９〜３．０Ｅ＋２０個／ｃｍ3で含有する第２ｐ領域２７を、膜厚１００〜２５０ｎｍ程度エピタキシャル成長させる。この第２ｐ領域２７は、アノードとして用いられる領域となる。
【００３２】
その後、第２ｐ領域２７の露出表面に、熱酸化法により酸化シリコ膜２９を膜厚１０ｎｍ程度成長させる。
【００３３】
次に図２（２）に示すように、第２絶縁膜１９上にレジストパターン３１を形成し、レジストパターン３１をマスクに用いた異方性エッチングによって、第２絶縁膜１９に開口部１９ｂを形成する。この開口部は、サイリスタ領域１ｓにおけるゲート電極１３の他方側に形成する。ここでは、サイリスタ領域１ｓのカソード側（エクステンション領域１５ｂ上）に開口部１９ｂを設けることとする。この開口部１９ｂは、先に第２絶縁膜１９に形成した開口部１９ａの形成と同様の異方性エッチングを行う。
【００３４】
以上のエッチングの後はレジストパターン３１を除去する。
【００３５】
次に図２（３）に示すように、第２絶縁膜１９をマスクにしたウェットエッチングによって、第１絶縁膜１７に第２開口１７ｂを設けて半導体基板１におけるエクステンション領域１５ｂの表面を露出させる。この際、エッチング液にはフッ酸水溶液を用いることにより、酸化シリコンからなる第１絶縁膜１７に第２開口１７ｂを形成する。尚、このエッチングでは、熱酸化法によって形成された酸化シリコン膜２９よりも、堆積成膜された酸化シリコンからなる第１絶縁膜１７を速い速度でエッチング速度することで、第２ｐ領域（アノード）２７表面に酸化シリコン膜２９を残す。
【００３６】
その後、図２（４）に示すように、第２開口１７ｂ底部の半導体基板１の露出面に、結晶成長層としての第２ｎ領域３３を、選択的にエピタキシャル成長させる。ここではｎ型不純物としてリン（Ｐ）を濃度１．０Ｅ＋１９〜３．０Ｅ＋２０個／ｃｍ3で含有する第２ｎ領域３３を、膜厚１００〜２５０ｎｍ程度エピタキシャル成長させる。この第２ｎ領域３３は、カソードとして用いられる領域となる。
【００３７】
以上のようにして、半導体基板１の表面側に不純物拡散層として形成した第１ｐ領域７上に、第１ｎ領域２５および第２ｐ領域（アノード）２７をこの順に結晶成長層として積層形成させ、これと分離した位置に第２ｎ領域(カソード）３３を結晶成長層として積層形成してなるサイリスタ３５が得られる。
【００３８】
尚、以上までのサイリスタ３５の形成においては、アノード側の第１ｎ領域２５および第２ｐ領域（アノード）２７を形成した後に、第２ｎ領域(カソード）３３を形成する手順としたが、逆の手順であっても良い。また、第１ｎ領域２５の形成はイオン注入法によって行っても良く、第１ｎ領域２５を不純物拡散層として形成しても良い。
【００３９】
次に、図３（１）に示すように、サイリスタ３５を覆う状態で、第２絶縁膜１９上にレジストパターン４１を形成する。このレジストパターン４１は、トランジスタ領域１ｔを露出させると共に、サイリスタ領域１ｔのゲート電極１３上を開口する形状で形成される。次いで、このレジストパターン４１をマスクにして第２絶縁膜１９および第１絶縁膜１７を順に異方性エッチングする。これにより、トランジスタ領域１ｔのゲート電極１３の側壁には、第１絶縁膜１７と第２絶縁膜１９とからなるサイドウォール４３を形成する。また同時に、サイリスタ領域１ｓにおける第１絶縁膜１７および第２絶縁膜１９には、ゲート１３に達する接続孔４５を形成する。
【００４０】
その後、図３（２）に示すように、レジストパターン４１、ゲート電極１３、およびサイドウォール４３をマスクにしたイオン注入によって、トランジスタ領域１ｔにｎ型のソース／ドレイン４７を形成する。これにより、トランジスタ領域１ｔにｎチャンネル型のＭＯＳトランジスタ４９が形成される。尚、ソース／ドレイン４７の形成後には、レジストパターン４１を除去する。
【００４１】
以降は、既知の技術を適用したプロセスを行う。先ず、第２ｐ領域２７表面の酸化シリコン膜２９を除去し、第２ｐ領域２７、ゲート電極１３、第２ｎ領域３３、およびソース／ドレイン４７の表面層に、ここでの図示を省略したシリサイドをセルフアラインで形成する。この際、第１ｎ領域２５と第２ｐ領域２７との界面が、第１絶縁膜１７および第２絶縁膜１９の開口内にあれば、第２ｐ領域２７の表面層に成長させたシリサイド層が第１ｎ領域２５−第２ｐ領域２７間のリーク原因となることを防止できる。
【００４２】
その後、図３（３）に示すように、半導体基板１上に層間絶縁膜５１を堆積成膜し、次に層間絶縁膜５１の必要部分にそれぞれ接続孔５１ａを形成する。次いで、層間絶縁膜５１上に、接続孔５１ａを介してサイリスタ３５およびトランジスタ４９に接続された配線５３を形成する。これにより、サイリスタ３９の第２ｎ領域(カソード）３３と、トランジスタ４９のソース／ドレイン４７の一方とを配線５３で接続する。また、サイリスタ３５の第２ｐ領域（アノード）２７に接続された配線５３、およびゲート電極１３に接続された配線５３を形成する。
【００４３】
以上のようにしてサイリスタ３５とトランジスタ４９とで構成されたＴ−ＲＡＭを形成する。
【００４４】
以上の第１実施形態の製造方法によれば、図１（４）を用いて説明したように、サイリスタ領域１ｓにおいて、半導体基板１に達する第１開口１７ａを形成する際、最下部の第１絶縁膜１７をウェットエッチングとしているため、第１開口１７ａ底部に露出する半導体基板１の表面に対して大きなエッチングダメージが加わることがなく、結晶欠陥の発生が抑えられる。したがって、次に図２（１）を用いて説明したように、このような第１開口１７ａ底部に結晶成長層としての第１ｎ領域２５を選択的に成長させた状態では、第１ｎ領域２５と半導体基板１との間に結晶欠陥が残存することはない。
【００４５】
これは、図２（３）および図２（４）を用いて説明した第２ｎ領域３３の形成においても同様である。
【００４６】
この結果、本第１実施形態の手順によれば、半導体基板１と結晶成長層である第１ｎ領域２５および第２ｎ領域３３との間に結晶欠陥のない素子を得ることが可能になり、この部分の結晶欠陥によるリーク電流の発生が抑えられた特性の良好なサイリスタ３５有する半導体装置を得ることが可能になる。
【００４７】
ここで図４には、上記第１実施形態の手順によって得られたサイリスタのアノード電圧［Ｖｐａ］−アノード電流［Ｉｐａ］特性を示す。また合わせて、第一開口１７ａおよび第２開口１７ｂを、異方性エッチングのみで形成する従来の手順で得られたサイリスタのアノード電圧［Ｖｐａ］−アノード電流［Ｉｐａ］特性を示す。この図に示すように本第１実施形態を適用することによって、アノード電圧［Ｖｐａ］が低い値でのリーク電流が低く抑えられることが分かり、素子特性の向上が確認される。
【００４８】
またさらに、トランジスタ領域１ｔに設けたゲート電極１３のサイドウォール４３は、サイリスタ３５を共通で覆う第１絶縁膜１７と第２絶縁膜１９との異方性エッチングによって形成される。形状精度の良好なサイドウォール４３を形成することができ、トランジスタ特性を維持することが可能である。しかも、このサイドウォール４３の形成は、サイリスタ領域１ｓのゲート電極１３に達する接続孔４５を形成する工程と同時に行われる。このため、上述した一連の工程のいての全体的な工程数の増加はない。
【００４９】
＜第２実施形態＞
先ず、図５（１）および図５（２）に示す工程を、第１実施形態の図１（１）および図１（２）と同様に行う。すなわち、図５（１）に示すように、単結晶シリコンからなる半導体基板１に素子分離３を形成し、サイリスタ領域１ｓにｎウェル５および第１ｐ領域７を形成し、トランジスタ領域１ｔにｐウェル９を形成する。次に、サイリスタ領域１ｓおよびトランジスタ領域１ｔの上部にゲート絶縁膜１１を介してゲート電極１３を形成し、サイリスタ領域１ｓにｎ型のエクステンション領域１５ａ，１５ｂを形成し、トランジスタ領域１ｔにｎ型のエクステンション１５を形成する。次に図５（２）に示すように、酸化シリコン（ＳｉＯ2）からなる第１絶縁膜１７と、窒化シリコン（ＳｉＮ）からなる第２絶縁膜１９とこの順に堆積成膜する。
【００５０】
その後、図５（３）に示すように、第２絶縁膜１９上に、サイリスタ領域１ｓのアノード側（エクステンション領域１５ａ上）を露出させ、サイリスタ領域１ｓのカソード側（エクステンション領域１５ｂ上）およびトランジスタ領域１ｔを覆うレジストパターン２１’を形成する。このレジストパターン２１’の形状が、第１実施形態と異なるところである。次いで、このレジストパターン２１’をマスクに用いて第２絶縁膜１９を異方性エッチングし、サイリスタ領域１ｓのアノード側（エクステンション領域１５ａ上）のゲート電極１３側壁に、第２絶縁膜１９からなるサイドウォールを形成する。この際の第２絶縁膜１９のエッチング条件は、第１実施形態と同様である。
【００５１】
以上のエッチングの後はレジストパターン２１’を除去する。そして、以降は第１実施形態で図２（４）以降を用いて説明したと同様に行って良い。
【００５２】
すなわち、先ず、図５（４）に示すように、第２絶縁膜１９をマスクにしたウェットエッチングによって第１絶縁膜１７を除去し、半導体基板１におけるアノード側のエクステンション領域１５ａの表面を露出させる。この際、エッチング液にはフッ酸水溶液を用いる。またこのエッチングにより、ゲート電極１３の一部が露出しても良い。
【００５３】
その後、図６（１）に示すように、第１絶縁膜１７から露出する半導体基板１の露出面に、結晶成長層としての第１ｎ領域２５を選択的にエピタキシャル成長させ、続けて結晶成長層としての第２ｐ領域２７を選択的にエピタキシャル成長させる。この第２ｐ領域２７はアノードとして用いられる領域になる。尚、これらの各層は、第１実施形態と同様に形成する。またポリシリコンからなるゲート電極１３の露出面ではエピタキシャル成長させなくて良い。
【００５４】
その後、第２ｐ領域(アノード）２７の露出表面に、熱酸化法により酸化シリコ膜２９を膜厚１０ｎｍ程度成長させる。これによりゲート電極１３の露出面にも酸化シリコン２９が成長する。
【００５５】
次に図６（２）に示すように、第２絶縁膜１９上にレジストパターン３１を形成し、レジストパターン３１をマスクに用いた異方性エッチングによって、第２絶縁膜１９に開口部１９ｂを形成する。この開口部は、サイリスタ領域１ｓにおけるゲート電極１３の他方側に形成する。ここでは、サイリスタ領域１ｓのカソード側（エクステンション領域１５ｂ上）に開口部１９ｂを設けることとする。この開口部１９ｂは、先の第２絶縁膜１９の異方性エッチングと同様に行う。
【００５６】
以上のエッチングの後はレジストパターン３１を除去する。
【００５７】
尚ここでは、レジストパターン３１によって、サイリスタ領域１ｓの第２ｐ領域(アノード）２７上およびトランジスタ領域１ｔを保護した状態で異方性エッチングが行われれば、サイリスタ領域１ｓのゲート電極１３の側壁に第２絶縁膜１９をサイドウォール状に残すようにしても良い。
【００５８】
次に図６（３）に示すように、第２絶縁膜１９をマスクにしたウェットエッチングによって、第１絶縁膜１７に第２開口１７ｂを設けて半導体基板１におけるエクステンション領域１５ｂの表面を露出させる。この際、エッチング液にはフッ酸水溶液を用いることにより、酸化シリコンからなる第１絶縁膜１７に第２開口１７ｂを形成する。尚、このエッチングでは、第１実施形態と同様に第２ｐ領域（アノード）２７表面に酸化シリコン膜２９を残す。
【００５９】
その後、図６（４）に示すように、第２開口１７ｂ底部の半導体基板１の露出面に、第１導電型の拡散層としての第２ｎ領域３３を、選択的にエピタキシャル成長させる。この第２ｎ領域３３は、カソードとして用いられる領域となる。尚、この第２ｎ領域３３は、第１実施形態と同様に形成する。
【００６０】
以上のようにして、半導体基板１の表面側に形成した第１ｐ領域７上に、第１ｎ領域２５および第２ｐ領域（アノード）２７をこの順に積層させ、これと分離した位置に第２ｎ領域(カソード）３３を積層してなるサイリスタ３５が得られる。
【００６１】
尚、以上までのサイリスタ３５の形成においては、第１実施形態と同様に、アノード側の第１ｎ領域２５および第２ｐ領域（アノード）２７を形成した後に、第２ｎ領域(カソード）３３を形成する手順としたが、逆の手順であっても良い。また、第１ｎ領域２５の形成はイオン注入法によって行っても良く、第１ｎ領域２５を不純物拡散層として形成しても良い。
【００６２】
次に、図７（１）に示すように、サイリスタ３５を覆う状態で、第２絶縁膜１９上にレジストパターン４１を形成し、このレジストパターン４１をマスクにした第２絶縁膜１９および第１絶縁膜１７を異方性エッチングする。これにより、トランジスタ領域１ｔのゲート電極１３の側壁にサイドウォール４３を形成し、また、サイリスタ領域１ｓにおける第１絶縁膜１７および第２絶縁膜１９にはゲート電極１３に達する接続孔４５を形成する。
【００６３】
その後、図７（２）に示すように、レジストパターン４１、ゲート電極１３、およびサイドウォール４３をマスクにしたイオン注入によって、トランジスタ領域１ｔにｎ型のソース／ドレイン４７を形成する。これにより、トランジスタ領域１ｔにｎチャンネル型のＭＯＳトランジスタ４９が形成される。尚、ソース／ドレイン４７の形成後には、レジストパターン４１を除去する。
【００６４】
以降は、既知の技術を適用したプロセスを行う。先ず、第２ｐ領域２７表面の酸化シリコン膜２９を除去し、第２ｐ領域２７、ゲート電極１３、第２ｎ領域３３、およびソース／ドレイン４７の表面層に、ここでの図示を省略したシリサイドをセルフアラインで形成する。
【００６５】
その後、図７（３）に示すように、半導体基板１上に層間絶縁膜５１を堆積成膜し、次に層間絶縁膜５１の必要部分にそれぞれ接続孔５１ａを形成する。次いで、層間絶縁膜５１上に、接続孔５１ａを介してサイリスタ３５およびトランジスタ４９に接続された配線５３を形成する。これにより、サイリスタ３９の第２ｎ領域(カソード）３３と、トランジスタ４９のソース／ドレイン４７の一方とを配線５３で接続する。また、サイリスタ３５の第２ｐ領域（アノード）２７に接続された配線５３、およびゲート電極１３に接続された配線５３を形成する。
【００６６】
以上のようにしてサイリスタ３５とトランジスタ４９とで構成されたＴ−ＲＡＭを形成する。
【００６７】
以上の第２実施形態の製造方法であっても、図５（４）を用いて説明したように、サイリスタ領域１ｓにおいて、半導体基板１に達する第１開口１７ａを形成する際、最下部の第１絶縁膜１７をウェットエッチングとしているため、結晶結果の発生のない第１開口１７ａ底部に結晶成長層としての第１ｎ領域２５を選択的に成長させることができる。これは、図６（３）および図６（４）を用いて説明した第２ｎ領域３３の形成においても同様である。
【００６８】
この結果、本第２実施形態の手順であっても、第１実施形態と同様にリーク電流の発生が抑えられた特性の良好なサイリスタ３５有する半導体装置を得ることが可能になる。
【００６９】
またさらに、トランジスタ領域１ｔに設けたゲート電極１３のサイドウォール４３は、第１実施形態と同様に行われるため。上述した一連の工程のいての全体的な工程数の増加はない。
【００７０】
＜第３実施形態＞
先ず、図８（１）に示すように、単結晶シリコンからなる半導体基板１に素子分離３を形成し、サイリスタ領域１ｓにｎウェル５および第１ｐ領域７を形成し、トランジスタ領域１ｔにｐウェル９を形成する。次に、サイリスタ領域１ｓおよびトランジスタ領域１ｔの上部にゲート絶縁膜１１を介してゲート電極１３を形成する。ここまでは、第１実施形態と同様に行う。
【００７１】
その後、サイリスタ領域１ｓにおける第１ｐ領域７の表面側に、不純物拡散層としての第１ｎ領域６１と第２ｎ領域６３とを形成する。これらの第１ｎ領域６１と第２ｎ領域６３のうちの一方（例えばここでは第２ｎ領域６３）は、カソードとして用いられる領域となる。このような第１ｎ領域６１と第２ｎ領域（カソード）６３とは、ゲート電極１３をマスクとしたイオン注入によって形成され、必要に応じて２枚のマスクを用いた別々のイオン注入によって、それぞれの深さおよび不純物濃度に形成しても良い。尚、トランジスタ領域１ｔには、第１実施形態と同様にｎ型のエクステンション１５を形成する。
【００７２】
次に図８（２）に示すように、半導体基板１上に、酸化シリコン（ＳｉＯ2）からなる第１絶縁膜１７と、窒化シリコン（ＳｉＮ）からなる第２絶縁膜１９とをこの順に堆積成膜する。
【００７３】
その後、図８（３）に示すように、第２絶縁膜１９上に、サイリスタ領域１ｓのアノード側（第１ｎ領域６１上）を露出させ、サイリスタ領域１ｓのカソード側（第２ｎ領域６３上）およびトランジスタ領域１ｔを覆うレジストパターン２１’を形成する。このレジストパターン２１’の形状は、第２実施形態と同様であって良い。次いで、このレジストパターン２１’をマスクに用いて第２絶縁膜１９を異方性エッチングし、サイリスタ領域１ｓのアノード側（第１ｎ領域６１上）のゲート電極１３側壁に、第２絶縁膜１９からなるサイドウォールを形成する。この際の第２絶縁膜１９のエッチング条件は、第１実施形態と同様である。
【００７４】
以上のエッチングの後はレジストパターン２１’を除去する。
【００７５】
次に、図８（４）に示すように、第２絶縁膜１９をマスクにしたウェットエッチングによって第１絶縁膜１７を除去し、半導体基板１におけるアノード側の第１ｎ領域６１の表面を露出させる。この際、エッチング液にはフッ酸水溶液を用いる。またこのエッチングにより、ゲート電極１３の一部が露出しても良い。
【００７６】
その後、図９（１）に示すように、第１絶縁膜１７から露出する半導体基板１の露出面に、結晶成長層としての第２ｐ領域６５を選択的にエピタキシャル成長させる。この第２ｐ領域６５はアノードとして用いられる領域になる。尚、この第２ｐ領域（アノード）６５は、第１実施形態と同様に形成する。
【００７７】
その後、第２ｐ領域（アノード）６５の露出表面に、熱酸化法により酸化シリコ膜２９を膜厚１０ｎｍ程度成長させる。これによりゲート電極１３の露出面にも酸化シリコン２９が成長する。
【００７８】
以上のようにして、半導体基板１の表面側に第１ｐ領域７が設けられ、このｐ領域７の表面側に第１ｎ領域６１および第２ｎ領域（カソード）６３が分離して設けられ、第１ｎ領域６１条に第２ｐ領域(アノード）６５を積層してなるサイリスタ３５’が得られる。
【００７９】
次に、図９（２）に示すように、サイリスタ３５’を覆う状態で、第２絶縁膜１９上にレジストパターン４１を形成し、このレジストパターン４１をマスクにした第２絶縁膜１９および第１絶縁膜１７を異方性エッチングする。これにより、トランジスタ領域１ｔのゲート電極１３の側壁にサイドウォール４３を形成し、また、サイリスタ領域１ｓにおける第１絶縁膜１７および第２絶縁膜１９にはゲート電極１３に達する接続孔４５を形成する。
【００８０】
その後、図９（３）に示すように、レジストパターン４１、ゲート電極１３、およびサイドウォール４３をマスクにしたイオン注入によって、トランジスタ領域１ｔにｎ型のソース／ドレイン４７を形成する。これにより、トランジスタ領域１ｔにｎチャンネル型のＭＯＳトランジスタ４９が形成される。尚、ソース／ドレイン４７の形成後には、レジストパターン４１を除去する。
【００８１】
次に、図１０（１）に示すように、ここでの図示を省略したレジストパターンをマスクにしたエッチングによって、第２絶縁膜１９および第１絶縁膜１７を除去して第２ｎ領域（カソード）６３の表面を露出させる。また、第２ｐ領域（アノード）６５表面の酸化シリコン膜２９を除去する。そして、第２ｐ領域（アノード）６５、ゲート電極１３、第２ｎ領域（カソード）６３、およびソース／ドレイン４７の表面層に、ここでの図示を省略したシリサイドをセルフアラインで形成する。
【００８２】
その後、図１０（２）に示すように、半導体基板１上に層間絶縁膜５１を堆積成膜し、次に層間絶縁膜５１の必要部分にそれぞれ接続孔５１ａを形成する。次いで、層間絶縁膜５１上に、接続孔５１ａを介してサイリスタ３５’およびトランジスタ４９に接続された配線５３を形成する。これにより、サイリスタ３９の第２ｎ領域(カソード）６３と、トランジスタ４９のソース／ドレイン４７の一方とを配線５３で接続する。また、サイリスタ３５’の第２ｐ領域（アノード）６５に接続された配線５３、およびゲート電極１３に接続された配線５３を形成する。
【００８３】
以上のようにしてサイリスタ３５’とトランジスタ４９とで構成されたＴ−ＲＡＭを形成する。
【００８４】
以上の第３実施形態の製造方法であっても、図８（４）を用いて説明したように、サイリスタ領域１ｓにおいて、半導体基板１に達する開口を形成する際、最下部の第１絶縁膜１７をウェットエッチングとしているため、結晶結果の発生のない開口底部に結晶成長層としての第２ｐ領域（アノード）６５を選択的に成長させることができる。
【００８５】
この結果、本第３実施形態の手順であっても、第１実施形態と同様にリーク電流の発生が抑えられた特性の良好なサイリスタ３５’を有する半導体装置を得ることが可能になる。
【図面の簡単な説明】
【００８６】
【図１】第１実施形態の製造方法を説明する断面工程図（その１）である。
【図２】第１実施形態の製造方法を説明する断面工程図（その２）である。
【図３】第１実施形態の製造方法を説明する断面工程図（その３）である。
【図４】第１実施形態の手順で作製したサイリスタのＶｐａ−Ｉｐａ特性を示す図である。
【図５】第２実施形態の製造方法を説明する断面工程図（その１）である。
【図６】第２実施形態の製造方法を説明する断面工程図（その２）である。
【図７】第２実施形態の製造方法を説明する断面工程図（その３）である。
【図８】第３実施形態の製造方法を説明する断面工程図（その１）である。
【図９】第３実施形態の製造方法を説明する断面工程図（その２）である。
【図１０】第３実施形態の製造方法を説明する断面工程図（その３）である。
【図１１】従来の構成を説明する断面図である。
【符号の説明】
【００８７】
１…半導体基板、１ｓ…サイリスタ領域、１ｔ…トランジスタ領域、３…素子分離、７…第１ｐ領域、１３…ゲート電極、１７…第１絶縁膜、１７ａ…第１開口、１７ｂ…第２開口、１９…第２絶縁膜、２５，６１…第１ｎ領域、２７，６５…第２ｐ領域、３３，６３…第２ｎ型領域、３５，３５’…サイリスタ、４１…レジストパターン、４３…サイドウォール、４５…接続孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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