(57)【要約】【課題】素子分離領域に影響を及ぼすことなく、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させることができる半導体装置を製造できるようにする。【解決手段】半導体基板１１の上に、応力歪み生成膜２４を形成し、さらに、第３のレジストパターン２５を形成する。第３のレジストパターン２５をマスクにして、応力歪み生成膜２４に対してプラズマ処理を行うことにより、応力歪み生成膜２４における第１の活性領域１１ａの上側部分を改質して引っ張り応力を生じる引っ張り応力含有部２４Ａを形成する。次に、第３のレジストパターン２５を除去した後、半導体基板１１に対して熱処理を行うことにより、引っ張り応力含有部２４Ａによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる。【選択図】図２
2009111067.tif 000002
【特許請求の範囲】
【請求項１】
第１の活性領域上に形成された第１のＭＩＳトランジスタと、第２の活性領域上に形成された第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、
半導体基板に素子分離領域を形成する工程（ａ）と、
前記素子分離領域に囲まれた前記半導体基板からなる前記第１の活性領域の上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、前記素子分離領域に囲まれた前記半導体基板からなる前記第２の活性領域の上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板の上に生成膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記生成膜における前記第１の活性領域及び前記第２の活性領域のうちの少なくとも一方の上側部分を改質する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板に対して熱処理を行うことにより、前記生成膜によって前記第１の活性領域及び前記第２の活性領域のうち少なくとも一方におけるチャネル領域に対してゲート長方向に沿った応力を生じさせる工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の活性領域及び前記第２の活性領域の上に形成されている前記生成膜を除去する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第１の活性領域及び前記第２の活性領域に対して応力を生じさせない前記生成膜を形成し、
前記工程（ｅ）では、前記生成膜における前記第１の活性領域の上に位置する部分を改質して前記第１の活性領域に対して応力を生じさせる第１の応力含有部を形成し、
前記工程（ｆ）では、前記第１の応力含有部によって、前記第１の活性領域におけるチャネル領域に対して、第１の応力を生じさせることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記熱処理を行うことにより、前記第２の活性領域の上に位置する前記生成膜によって、前記第２の活性領域におけるチャネル領域に対して前記応力を生じさせないことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記生成膜における前記第２の活性領域の上に位置する部分を改質して前記第２の活性領域に対して応力を生じさせる第２の応力含有部を形成し、
前記工程（ｆ）では、前記第２の応力含有部によって、前記第２の活性領域におけるチャネル領域に対して、第２の応力を生じさせ、
前記第１の応力と前記第２の応力とは、応力方向が互いに異なっていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第２の応力は、圧縮応力であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第１の活性領域及び前記第２の活性領域に対して第１の応力を生じさせる前記生成膜を形成し、
前記工程（ｅ）では、前記生成膜における前記第２の活性領域の上に位置する部分を改質して、前記第２の活性領域に対して前記第１の応力を生じさせない応力緩和部を形成し、
前記工程（ｆ）では、前記半導体基板に対して熱処理を行うことにより前記第１の活性領域におけるチャネル領域に対して第１の応力を生じさせると共に、前記応力緩和部によって、前記第２の活性領域におけるチャネル領域に対して前記第１の応力を生じさせないことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）では、プラズマ処理によって前記生成膜中に不純物を導入することにより、前記生成膜の改質を行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）では、イオン注入によって前記生成膜中に不純物を導入することにより、前記生成膜の改質を行うことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記イオン注入によって前記第１のゲート電極の上部に前記不純物を導入することにより、前記第１のゲート電極の上部にアモルファス層を形成する工程を含み、
前記工程（ｆ）は、前記熱処理を行うことにより、前記第１のゲート電極の上部における前記アモルファス層を再結晶化する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記第１の応力は、引っ張り応力であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第１のサイドウォール及び前記第２のサイドウォールを、前記半導体基板に垂直で且つチャネル長方向の断面形状がＬ字状の内側サイドウォールと該内側サイドウォール上に形成された外側サイドウォールとからそれぞれ構成し、
前記工程（ｇ）は、前記外側サイドウォールを除去する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＩＳ（metal insulator semiconductor）トランジスタのチャネル領域に対して応力歪みを付与する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、半導体基板に応力歪みを与えることによりキャリア移動度を向上する技術が提案されている。例えば、主面の面方位が（１００）面であるシリコンからなる半導体基板上に形成されたｎ型ＭＩＳトランジスタに対して、ゲート長方向に引っ張り応力歪みを与えることにより電子の移動度が向上し、トランジスタ駆動力が増加する。このように引っ張り応力歪みをｎ型ＭＩＳトランジスタに対して付与する方法として、ｎ型ＭＩＳトランジスタを形成する活性領域におけるチャネル領域に応力歪みを記憶させる、いわゆるＳＭＴ（stress memorization technique）法と呼ばれる方法がある（例えば、非特許文献１参照）。
【０００３】
以下、図６及び図７を参照しながら、ＳＭＴ法を用いた半導体装置の製造方法を説明する。図中において、左半分にｎ型ＭＩＳトランジスタを形成するｎ型トランジスタ領域Ａを示し、右半分にｐ型ＭＩＳトランジスタを形成するｐ型トランジスタ領域Ｂを示している。
【０００４】
まず、図６（ａ）に示すように、シリコンからなる半導体基板１０１に素子分離領域１０２を形成することによってｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとを区画する。これにより、ｎ型トランジスタ領域Ａには、素子分離領域１０２に囲まれた半導体基板１０１からなる第１の活性領域１０１ａが形成され、ｐ型トランジスタ領域Ｂには、素子分離領域１０２に囲まれた半導体基板１０１からなる第２の活性領域１０１ｂが形成される。続いて、半導体基板１０１のｎ型トランジスタ領域Ａにはｐ型ウェル１０３ａを形成し、ｐ型トランジスタ領域Ｂにはｎ型ウェル１０３ｂを形成する。その後、第１の活性領域１０１ａの上にゲート絶縁膜１０４ａを介してｎ型ゲート電極１０５ａを形成すると共に、第２の活性領域１０１ｂの上にゲート絶縁膜１０４ｂを介してｐ型ゲート電極１０５ｂを形成する。その後、ｎ型ゲート電極１０５ａの側面上に第１の側壁膜１０６ａを形成すると共に、ｐ型ゲート電極１０５ｂの側面上に第２の側壁膜１０６ｂを形成する。その後、ｎ型トランジスタ領域Ａの第１の活性領域１０１ａには、ｎ型ゲート電極１０５ａ及び第１の側壁膜１０６ａをマスクにしてｎ型エクステンション領域１０７ａを形成する一方、ｐ型トランジスタ領域Ｂの第２の活性領域１０１ｂには、ｐ型ゲート電極１０５ｂ及び第２の側壁膜１０６ｂをマスクにしてｐ型エクステンション領域１０７ｂを形成する。
【０００５】
次に、図６（ｂ）に示すように、半導体基板１０１上の全面に、シリコン酸化膜及びシリコン窒化膜を順次形成した後、シリコン酸化膜及びシリコン窒化膜をエッチバックすることにより、ｎ型ゲート電極１０５ａの側面上に第１の側壁膜１０６ａを介してシリコン酸化膜１０８ａ及びシリコン窒化膜１０９ａからなる第１のサイドウォール１１０ａを形成すると共に、ｐ型ゲート電極１０５ｂの側面上に第２の側壁膜１０６ｂを介してシリコン酸化膜１０８ｂ及びシリコン窒化膜１０９ｂからなる第２のサイドウォール１１０ｂを形成する。
【０００６】
次に、図６（ｃ）に示すように、半導体基板１０１の上に、ｎ型トランジスタ領域Ａに開口部を有する第１のレジストパターン１１１を形成する。その後、第１のレジストパターン１１１、ｎ型ゲート電極１０５ａ、第１の側壁膜１０６ａ及び第１のサイドウォール１１０ａをマスクにして、第１の活性領域１０１ａに砒素を注入することにより、ｎ型ソースドレイン領域１１２ａを形成する。
【０００７】
次に、図６（ｄ）に示すように、第１のレジストパターン１１１を除去した後、半導体基板１０１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第２のレジストパターン１１３を形成する。その後、第２のレジストパターン１１３、ｐ型ゲート電極１０５ｂ、第２の側壁膜１０６ｂ及び第２のサイドウォール１１０ｂをマスクにして、第２の活性領域１０１ｂにボロンを注入することにより、ｐ型ソースドレイン領域１１２ｂを形成する。
【０００８】
次に、図７（ａ）に示すように、第２のレジストパターン１１３を除去した後、半導体基板１０１上の全面に、下地膜１１４及び応力絶縁膜１１５を順次形成する。応力絶縁膜１１５は第１の活性領域１０１ａにおけるｎ型ゲート電極１０５ａの下側に位置するチャネル領域にゲート長方向に沿った引っ張り応力を生じさせる成膜条件で形成する。
【０００９】
次に、図７（ｂ）に示すように、応力絶縁膜１１５の上に、ｐ型トランジスタ領域Ｂに開口部を有する第３のレジストパターン１１６を形成する。その後、第３のレジストパターン１１６をマスクにして、ｐ型トランジスタ領域Ｂから露出する応力絶縁膜１１５を除去する。
【００１０】
次に、図７（ｃ）に示すように、第３のレジストパターン１１６を除去した後、半導体基板１０１に対して熱処理を行うことにより、応力絶縁膜１１５によってｎ型ゲート電極１０５ａ及び第１の活性領域１０１ａにおけるチャネル領域にゲート長方向に沿った引っ張り応力を生じさせる。同時に、各ソースドレイン領域１１２ａ、１１２ｂの不純物の活性化を行う。
【００１１】
次に、図７（ｄ）に示すように、ｎ型トランジスタ領域Ａ上の応力絶縁膜１１５を除去した後、下地膜１１４を除去する。このとき、応力絶縁膜１１５を除去した後もｎ型ゲート電極１０５ａ及び第１の活性領域１０１ａのチャネル領域に生じている引っ張り応力は保持されたままとなる。このように、応力絶縁膜１１５を用いて第１の活性領域１０１ａのチャネル領域に引っ張り応力を生じさせた後、応力絶縁膜１１５を除去した後もチャネル領域に引っ張り応力がそのまま記憶された状態になることからＳＭＴ法と呼ばれている。
【００１２】
その後、各ゲート電極１０５ａ、１０５ｂ及び各ソースドレイン領域１１２ａ、１１２ｂの上面上にシリサイド層を形成した後、層間絶縁膜、コンタクトプラグ及び配線等の形成を行って半導体装置を形成する。
【００１３】
以上のような工程を行なうことにより、ｎ型トランジスタ領域Ａの第１の活性領域１０１ａにおけるチャネル領域に対して引っ張り応力を生じさせ且つ記憶させることができるので、ｎ型ＭＩＳトランジスタの駆動力の向上を図ることができる。
【非特許文献１】C.Ortolland et al.,“Stress Memorization Technique(SMT)Optimization for 45nm CMOS”, VLSI Tech. Digest, 2006, p.96〜97
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来の半導体装置の製造方法は、ｐ型トランジスタ領域Ｂに形成されている応力絶縁膜を除去した後、熱処理を行ってｎ型トランジスタ領域Ａの活性領域に引っ張り応力を生じさせ、その後ｎ型トランジスタ領域Ａに形成されている応力絶縁膜を除去する。このような従来の工程では、ｎ型トランジスタ領域Ａに形成されている応力絶縁膜を除去する際に、ｐ型トランジスタ領域Ｂから露出している下地膜がエッチングされ、さらに素子分離領域の上部がエッチングされるため、ｐ型トランジスタ領域Ｂの素子分離領域の上面の高さがｎ型トランジスタ領域Ａの素子分離領域の上面の高さよりも低くなる。この場合、ｐ型トランジスタ領域Ｂの素子分離領域の上面の高さが半導体基板の表面よりも低くなると、接合リークが増大するという問題がある。
【００１５】
さらに、ｐ型トランジスタ領域Ｂに形成されている応力絶縁膜を除去する際に、ｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとの境界において、応力絶縁膜のサイドエッチが発生するため、境界における素子分離領域の幅はサイドエッチ量を考慮して大きくする必要があるという問題がある。
【００１６】
前記に鑑み、本発明は、素子分離領域に影響を及ぼすことなく、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させることができる半導体装置を製造できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、半導体基板の上の全面に形成した生成膜によって、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させた後に生成膜を除去する構成とする。
【００１８】
具体的に、本発明に係る半導体装置の製造方法は、第１の活性領域上に形成された第１のＭＩＳトランジスタと、第２の活性領域上に形成された第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程（ａ）と、素子分離領域に囲まれた半導体基板からなる第１の活性領域の上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、素子分離領域に囲まれた半導体基板からなる第２の活性領域の上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板の上に生成膜を形成する工程（ｄ）と、工程（ｄ）の後に、生成膜における第１の活性領域及び第２の活性領域のうちの少なくとも一方の上側部分を改質する工程（ｅ）と、工程（ｅ）の後に、半導体基板に対して熱処理を行うことにより、生成膜によって第１の活性領域及び第２の活性領域のうち少なくとも一方におけるチャネル領域に対してゲート長方向に沿った応力を生じさせる工程（ｆ）と、工程（ｆ）の後に、第１の活性領域及び第２の活性領域の上に形成されている生成膜を除去する工程（ｇ）とを備えていることを特徴とする。
【００１９】
本発明の半導体装置の製造方法によると、半導体基板の上に形成した生成膜を熱処理前にエッチングすることなく、生成膜を部分的に改質させた後に、半導体基板に対して熱処理を行うことによって、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させた半導体装置を製造することができる。その結果、素子分離領域に影響を及ぼすことなく、ＭＩＳトランジスタの駆動力の向上を図ることができる。
【００２０】
本発明の半導体装置の製造方法において、工程（ｄ）では、第１の活性領域及び第２の活性領域に対して応力を生じさせない生成膜を形成し、工程（ｅ）では、生成膜における第１の活性領域の上に位置する部分を改質して第１の活性領域に対して応力を生じさせる第１の応力含有部を形成し、工程（ｆ）では、第１の応力含有部によって、第１の活性領域におけるチャネル領域に対して、第１の応力を生じさせることが好ましい。
【００２１】
本発明の半導体装置の製造方法において、第１の活性領域に第１の応力含有部を形成する場合に、工程（ｆ）では、熱処理を行うことにより、第２の活性領域上に位置する生成膜によって、第２の活性領域におけるチャネル領域に対して応力を生じさせないことが好ましい。
【００２２】
このようにすると、半導体基板の上の全面に生成膜を形成し、該生成膜をエッチングせずに、第１の活性領域におけるチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせ、第２の活性領域におけるチャネル領域に対して応力を生じさせない半導体装置を製造することができる。
【００２３】
本発明の半導体装置の製造方法において、第１の活性領域に第１の応力含有部を形成する場合に、工程（ｅ）では、生成膜における第２の活性領域の上に位置する部分を改質して第２の活性領域に対して応力を生じさせる第２の応力含有部を形成し、工程（ｆ）では、第２の応力含有部によって、第２の活性領域におけるチャネル領域に対して、第２の応力を生じさせ、第１の応力と第２の応力とは、応力方向が互いに異なっていることが好ましい。
【００２４】
このようにすると、半導体基板の上の全面に生成膜を形成し、該生成膜をエッチングせずに、第１の活性領域におけるチャネル領域に対してゲート長方向に沿った応力を生じさせ、第２の活性領域におけるチャネル領域に対してゲート長方向に沿った圧縮応力を生じさせた半導体装置を製造することができる。
【００２５】
本発明の半導体装置の製造方法において、第１の活性領域に第１の応力含有部を形成し、第２の活性領域に第２の応力含有部を形成する場合に、第２の応力は圧縮応力であることが好ましい。
【００２６】
本発明の半導体装置の製造方法は、工程（ｄ）では、第１の活性領域及び第２の活性領域に対して第１の応力を生じさせる生成膜を形成し、工程（ｅ）では、生成膜における第２の活性領域の上に位置する部分を改質して、第２の活性領域に対して第１の応力を生じさせない応力緩和部を形成し、工程（ｆ）では、半導体基板に対して熱処理を行うことにより第１の活性領域におけるチャネル領域に対して第１の応力を生じさせると共に、応力緩和部によって、第２の活性領域におけるチャネル領域に対して第１の応力を生じさせないことが好ましい。
【００２７】
このようにすると、半導体基板の上の全面に生成膜を形成し、該生成膜をエッチングせずに、第１の活性領域におけるチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせ、第２の活性領域におけるチャネル領域に対して応力を生じさせない半導体装置を製造することができる。
【００２８】
本発明の半導体装置の製造方法において、工程（ｅ）では、プラズマ処理によって生成膜中に不純物を導入することにより、生成膜の改質を行うことが好ましい。
【００２９】
このようにすると、第１の活性領域と第２の活性領域との境界を精度良く設定することができるため、境界に位置する素子分離領域の幅を狭くすることができるので、半導体装置の微細化を図ることができる。
【００３０】
本発明の半導体装置の製造方法において、工程（ｅ）では、イオン注入によって生成膜中に不純物を導入することにより、生成膜の改質を行うことが好ましい。
【００３１】
本発明の半導体装置の製造方法において、イオン注入によって生成膜の改質を行う場合、工程（ｅ）は、イオン注入によって第１のゲート電極の上部に不純物を導入することにより、第１のゲート電極の上部にアモルファス層を形成する工程を含み、工程（ｆ）は、熱処理を行うことにより、第１のゲート電極の上部におけるアモルファス層を再結晶化する工程を含むことが好ましい。
【００３２】
このようにすると、第１の活性領域と第２の活性領域との境界を精度良く設定することができるため、境界に位置する素子分離領域の幅を狭くすることができるので、半導体装置の微細化を図ることができる。また、熱処理によってアモルファス層が再結晶化するため、さらに大きな応力を含有させることができるので、チャネル領域に対してさらに大きな引っ張り応力を生じさせることができる。
【００３３】
本発明の半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、第１の応力は、引っ張り応力であることが好ましい。
【００３４】
本発明の半導体装置の製造方法において、工程（ｃ）では、第１のサイドウォール及び第２のサイドウォールを、半導体基板に垂直で且つチャネル長方向の断面形状がＬ字状の内側サイドウォールと該内側サイドウォール上に形成された外側サイドウォールとからそれぞれ構成し、工程（ｇ）は、外側サイドウォールを除去する工程を含むことが好ましい。
【発明の効果】
【００３５】
本発明に係る半導体装置の製造方法によると、素子分離領域に影響を及ぼすことなく、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させることができる半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３７】
図１及び図２は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図中において、左半分にｎ型ＭＩＳトランジスタを形成するｎ型トランジスタ領域Ａを示し、右半分にｐ型ＭＩＳトランジスタを形成するｐ型トランジスタ領域Ｂを示している。
【００３８】
まず、図１（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）法を用いてシリコンからなる半導体基板１１に素子分離領域１２を形成することによってｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとを区画する。これにより、ｎ型トランジスタ領域Ａには、素子分離領域１２に囲まれた半導体基板１１からなる第１の活性領域１１ａが形成され、ｐ型トランジスタ領域Ｂには、素子分離領域１２に囲まれた半導体基板１１からなる第２の活性領域１１ｂがそれぞれ形成される。続いて、半導体基板１１のｎ型トランジスタ領域Ａにはｐ型ウェル１３ａを形成し、ｐ型トランジスタ領域Ｂにはｎ型ウェル１３ｂを形成する。その後、第１の活性領域１１ａの上に第１のゲート絶縁膜１４ａを介してｎ型ゲート電極１５ａを形成すると共に、第２の活性領域１１ｂの上に第２のゲート絶縁膜１４ｂを介してｐ型ゲート電極１５ｂを形成する。その後、ｎ型ゲート電極１５ａの側面上に第１の側壁膜（オフセットサイドウォールスペーサ）１６ａを形成すると共に、ｐ型ゲート電極１５ｂの側面上に第２の側壁膜１６ｂを形成する。例えば、第１のゲート絶縁膜１４ａ及び第２のゲート絶縁膜１４ｂとしてはシリコン酸化膜又はシリコン酸窒化膜を用い、ｎ型ゲート電極１５ａ及びｐ型ゲート電極１５ｂとしてはポリシリコン膜を用い、第１の側壁膜１６ａ及び第２の側壁膜１６ｂとしてはシリコン酸化膜を用いる。その後、第１の活性領域１１ａには、ｎ型ゲート電極１５ａ及び第１の側壁膜１６ａをマスクにしてｎ型不純物を注入することによりｎ型エクステンション領域１７ａを形成する一方、第２の活性領域１１ｂには、ｐ型ゲート電極１５ｂ及び第２の側壁膜１６ｂをマスクにしてｐ型不純物を注入することによりｐ型エクステンション領域１７ｂを形成する。
【００３９】
次に、図１（ｂ）に示すように、半導体基板１１上の全面に、例えばシリコン酸化膜及びシリコン窒化膜からなる積層膜を形成した後、積層膜をエッチバックすることにより、ｎ型ゲート電極１５ａの側面上に第１の側壁膜１６ａを介して第１のサイドウォール２０ａを形成すると共に、ｐ型ゲート電極１５ｂの側面上に第２の側壁膜１６ｂを介して第２のサイドウォール２０ｂを形成する。ここで、第１のサイドウォール２０ａ及び第２のサイドウォール２０ｂは、シリコン酸化膜からなり、断面がＬ字状の第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂと、Ｌ字状の第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂの上に形成されたシリコン窒化膜からなる第１の外側サイドウォール１９ａ及び第２の外側サイドウォール１９ｂとから構成されている。
【００４０】
次に、図１（ｃ）に示すように、半導体基板１１の上にｎ型トランジスタ領域Ａに開口部を有する第１のレジストパターン２１を形成する。その後、第１のレジストパターン２１、ｎ型ゲート電極１５ａ、第１の側壁膜１６ａ及び第１のサイドウォール２０ａをマスクにして、第１の活性領域１１ａにｎ型不純物である砒素（Ａｓ）を注入することにより、第１の活性領域１１ａにおける第１のサイドウォール２０ａの外側方にｎ型ソースドレイン領域２２ａを形成する。
【００４１】
次に、図１（ｄ）に示すように、第１のレジストパターン２１を除去した後、半導体基板１１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第２のレジストパターン２３を形成する。その後、第２のレジストパターン２３、ｐ型ゲート電極１５ｂ、第２の側壁膜１６ｂ及び第２のサイドウォール２０ｂをマスクにして、第２の活性領域１１ｂにボロン（Ｂ）を注入することにより、第２の活性領域１１ｂにおける第２のサイドウォール２０ｂの外側方にｐ型ソースドレイン領域２２ｂを形成する。
【００４２】
次に、図２（ａ）に示すように、第２のレジストパターン２３を除去した後、半導体基板１１上の全面に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、膜厚が１５ｎｍ〜５０ｎｍ程度のシリコン窒化膜からなる応力歪み生成膜２４を形成する。なお、この時点においては、応力歪み生成膜２４は、第１の活性領域１１ａ及び第２の活性領域１１ｂに対して応力歪みを生じさせるほどの応力を有していない。
【００４３】
次に、図２（ｂ）に示すように、半導体基板１１の上に、ｎ型トランジスタ領域Ａに開口部を有する第３のレジストパターン２５を形成する。その後、第３のレジストパターン２５をマスクにして、露出している応力歪み生成膜２４に対してプラズマ処理を行うことにより、応力歪み生成膜２４のうち第１の活性領域１１ａ上に形成されている部分を改質して引っ張り応力を生じる引っ張り応力含有部２４Ａを形成する。例えば、シリコン窒化膜の場合、プラズマ処理におけるＲＦ（radio frequency）パワー１００Ｗ、窒素（Ｎ２）ガス流量２５〜５０ｃｍ３／ｍｉｎによってシリコンと窒素との原子間距離を変化させることにより、応力を含有していないシリコン窒化膜に対して引っ張り応力を生じさせるように改質することができる。ここで、引っ張り応力含有部２４Ａは、活性領域におけるチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせることができる部分を意味する。なお、プラズマ処理に使用するガスとしては、窒素（Ｎ２）の他に、ヘリウム（Ｈｅ）、水素（Ｈ２）又はアルゴン（Ａｒ）等のガスを用いることができる。
【００４４】
次に、図２（ｃ）に示すように、第３のレジストパターン２５を除去した後、半導体基板１１に対して１０５０℃程度で０秒〜１０秒の熱処理を行うことにより、応力歪み生成膜２４における引っ張り応力含有部２４Ａによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる。同時に、ｎ型ゲート電極１５ａにも応力歪み生成膜２４における引っ張り応力含有部２４Ａから応力が印加されて、ｎ型ゲート電極１５ａは、チャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる構造になる。すなわち、ｎ型ゲート電極１５ａを構成するポリシリコンの平均グレインサイズは、ｐ型ゲート電極１５ｂを構成するポリシリコンの平均グレインサイズよりも大きく粗大化する。このポリシリコンのグレインサイズの粗大化によって、ｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じる。この時、応力歪み生成膜２４における第２の活性領域１１ｂ上に位置する部分は、ｐ型ゲート電極１５ｂ及び第２の活性領域１１ｂに対して応力歪みを生じさせるほどの応力は有していないため、ｐ型ゲート電極１５ｂ及び第２の活性領域１１ｂに対して応力は印加されない。
【００４５】
次に、図２（ｄ）に示すように、半導体基板１１上の応力歪み生成膜２４を、熱リン酸等を用いたウェットエッチングにより除去する。その後、ｎ型ソースドレイン領域２２ａ、ｎ型ゲート電極１５ａ、ｐ型ソースドレイン領域２２ｂ及びｐ型ゲート電極１５ｂの各上部に金属シリサイド層２６を形成する。その後、層間絶縁膜、コンタクトプラグ及び配線等の形成を行って半導体装置を形成する。
【００４６】
以上のようにして、第１の活性領域１１ａにおけるチャネル領域にゲート長方向に引っ張り応力が生じているｎ型ＭＩＳトランジスタと、第２の活性領域１１ｂにおけるチャネル領域に応力が生じていないｐ型ＭＩＳトランジスタとを備えた半導体装置を得ることができる。さらに、ｎ型ＭＩＳトランジスタにおけるｎ型ゲート電極１５ａとｐ型ＭＩＳトランジスタにおけるｐ型ゲート電極１５ｂとは、シリコン結晶の平均グレインサイズが異なっている。
【００４７】
また、第１の実施形態においては、図２（ｃ）及び図２（ｄ）に示すように、半導体基板１１上の全面に応力歪み生成膜２４が形成された状態で、ｎ型トランジスタ領域Ａの第１の活性領域１１ａにおけるチャネル領域に対して選択的にゲート長方向に沿った引っ張り応力を生じさせることができる。このため、従来のように熱処理前にｐ型トランジスタ領域Ｂに形成されている応力歪み生成膜をエッチングする必要がない。従って、熱処理後に応力歪み生成膜２４をエッチングする際には、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂには同等の膜厚を有する応力歪み生成膜２４が残存している状態になっている。このため、応力歪み生成膜２４をエッチングした後、ｎ型トランジスタ領域Ａにおける素子分離領域１２の上面とｐ型トランジスタ領域における素子分離領域１２の上面とは、同等の高さ位置となり、しかも半導体基板１１の表面と同等以上の高さで残存させることができる。これにより、素子分離領域１２の上面が下がることによって生じる接合リークの低減を図ることができる。さらに、応力歪み生成膜２４の一部を改質して引っ張り応力含有部２４Ａを形成する方法としてプラズマ処理を用いるため、ｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとの境界を精度良く設定することが可能なため、境界に位置する素子分離領域１２の幅を狭くすることができるので、半導体装置の微細化を図ることができる。
【００４８】
なお、本実施形態では、プラズマ処理を用いて応力歪み生成膜２４の改質を行ったが、プラズマ処理の代わりにイオン注入又はＵＶ光照射等を用いて改質しても同等の効果を得ることができる。
【００４９】
また、本実施形態では、図２（ｄ）に示すように、応力歪み生成膜２４を除去した際、第１のサイドウォール２０ａ及び第２のサイドウォール２０ｂをそのまま残存させたが、第１のサイドウォール２０ａの第１の外側サイドウォール１９ａ及び第２のサイドウォール２０ｂの第２の外側サイドウォール１９ｂも同時に除去し、Ｌ字状の第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂのみを残存させても良い。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５１】
図３は、本発明の第２の実施形態に係る半導体装置の製造方法の工程順に断面構成を示している。図中において、左半分にｎ型ＭＩＳトランジスタを形成するｎ型トランジスタ領域Ａを示し、右半分にｐ型ＭＩＳトランジスタを形成するｐ型トランジスタ領域Ｂを示している。ここで、図３において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付すことにより説明は省略する。
【００５２】
まず、第１の実施形態における図１（ａ） 〜（ｄ）に示す工程を順次行って、図１（ｄ）に示す構成を得る。
【００５３】
次に、図３（ａ）に示すように、第２のレジストパターン２３を除去した後、半導体基板１１上の全面に、例えばＣＶＤ法を用いて、膜厚が１５ｎｍ〜５０ｎｍ程度のシリコン窒化膜からなる応力歪み生成膜２７を形成する。この応力歪み生成膜２７は、第１の活性領域１１ａ及び第２の活性領域１１ｂに対してゲート長方向に沿った引っ張り応力を生じさせるほどの応力を有している。
【００５４】
次に、図３（ｂ）に示すように、半導体基板１１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第４のレジストパターン２８を形成する。その後、第４のレジストパターン２８をマスクにして、露出している応力歪み生成膜２７に対してプラズマ処理を行うことにより、応力歪み生成膜２７のうち第２の活性領域１１ｂ上に形成されている部分を改質して応力を生じない応力緩和部２７Ａを形成する。例えば、シリコン窒化膜の場合、プラズマ処理におけるガス流量及びパワー条件等によってシリコンと窒素との原子間距離を変化させることにより、引っ張り応力を含有するシリコン窒化膜に対して応力を生じさせないように改質することができる。すなわち、圧縮応力が生じる条件でプラズマ処理を行うことにより、応力歪み生成膜２７が有する引っ張り応力を相殺し応力が生じない程度にする。ここで、応力緩和部２７Ａは、活性領域に対して応力が生じない程度に含有していた応力が緩和された部分を意味する。なお、プラズマ処理におけるガスとしては、Ｈｅ、Ｎ２、Ｈ２又はＡｒ等のガスを用いることができる。このとき、応力歪み生成膜２７のうち活性領域１１ａの上に形成されている部分は改質されずに、引っ張り応力を生じさせるほどの応力を有している引っ張り応力含有部２７Ｂとして残存する。
【００５５】
次に、図３（ｃ）に示すように、第４のレジストパターン２８を除去した後、半導体基板１１に対して１０５０℃程度で０秒〜１０秒の熱処理を行うことにより、応力歪み生成膜２７における応力緩和部２７Ａを除く部分である引っ張り応力含有部２７Ｂによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる。同時に、ｎ型ゲート電極１５ａにも応力歪み生成膜２７における引っ張り応力含有部２７Ｂから応力が印加されて、ｎ型ゲート電極１５ａは、チャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる構造になる。すなわち、ｎ型ゲート電極１５ａを構成するポリシリコンの平均グレインサイズは、ｐ型ゲート電極１５ｂを構成するポリシリコンの平均グレインサイズよりも大きく粗大化する。このポリシリコンのグレインサイズの粗大化によって、ｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じる。この時、応力歪み生成膜２７における第２の活性領域１１ｂ上に位置する応力緩和部２７Ａは、ｐ型ゲート電極１５ｂ及び第２の活性領域１１ｂに対して応力歪みを生じさせるほどの応力は有していないため、ｐ型ゲート電極１５ｂ及び第２の活性領域１１ｂに対して応力は印加されない。
【００５６】
次に、図３（ｄ）に示すように、半導体基板１１上の応力歪み生成膜２７を、熱リン酸等を用いたウェットエッチングにより除去する。その後、ｎ型ソースドレイン領域２２ａ、ｎ型ゲート電極１５ａ、ｐ型ソースドレイン領域２２ｂ及びｐ型ゲート電極１５ｂの各上部に金属シリサイド層２６を形成する。その後、層間絶縁膜、コンタクトプラグ及び配線等の形成を行って半導体装置を形成する。
【００５７】
以上のようにして、第１の活性領域１１ａにおけるチャネル領域にゲート長方向に引っ張り応力が生じているｎ型ＭＩＳトランジスタと、第２の活性領域１１ｂにおけるチャネル領域に応力が生じていないｐ型ＭＩＳトランジスタとを備えた半導体装置を得ることができる。さらに、ｎ型ＭＩＳトランジスタにおけるｎ型ゲート電極１５ａとｐ型ＭＩＳトランジスタにおけるｐ型ゲート電極１５ｂとは、シリコン結晶の平均グレインサイズが異なっている。
【００５８】
また、第２の実施形態においては、図３（ｃ）及び図３（ｄ）に示すように、半導体基板１１上の全面に応力歪み生成膜２７が形成された状態で、ｎ型トランジスタ領域Ａの第１の活性領域１１ａにおけるチャネル領域に対して選択的にゲート長方向に沿った引っ張り応力を生じさせることができる。このため、従来のように熱処理前にｐ型トランジスタ領域Ｂに形成されている応力歪み生成膜をエッチングする必要がない。従って、熱処理後に応力歪み生成膜２７をエッチングする際には、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂには同等の膜厚を有する応力歪み生成膜２７が残存している状態になっている。このため、応力歪み生成膜２７をエッチングした後、ｎ型トランジスタ領域Ａにおける素子分離領域１２の上面とｐ型トランジスタ領域における素子分離領域１２の上面とは、同等の高さ位置となり、しかも半導体基板１１の表面と同等以上の高さで残存させることができる。これにより、素子分離領域１２の上面が下がることによって生じる接合リークの低減を図ることができる。さらに、引っ張り応力を有する応力歪み生成膜２７の一部を改質して応力緩和部２７Ａを形成する方法としてプラズマ処理を用いるため、ｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとの境界を精度良く設定することが可能なため、境界に位置する素子分離領域１２の幅を狭くすることができるので、半導体装置の微細化を図ることができる。
【００５９】
なお、本実施形態では、プラズマ処理を用いて応力歪み生成膜２７の改質を行ったが、プラズマ処理の代わりにイオン注入又はＵＶ光照射等を用いて改質しても同等の効果を得ることができる。
【００６０】
また、本実施形態では、図３（ｄ）に示すように、応力歪み生成膜２７を除去した際、第１のサイドウォール２０ａ及び第２のサイドウォール２０ｂはそのまま残存させたが、第１のサイドウォール２０ａの第１の外側サイドウォール１９ａ及び第２のサイドウォール２０ｂの第２の外側サイドウォール１９ｂも同時に除去し、Ｌ字状の第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂのみを残存させても良い。
【００６１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６２】
図４は、本発明の第３の実施形態に係る半導体装置の製造方法の工程順に断面構成を示している。図中において、左半分にｎ型ＭＩＳトランジスタを形成するｎ型トランジスタ領域Ａを示し、右半分にｐ型ＭＩＳトランジスタを形成するｐ型トランジスタ領域Ｂを示している。ここで、図４において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付すことにより説明は省略する。
【００６３】
まず、第１の実施形態における図１（ａ） 〜（ｄ）及び図２（ａ）に示す工程を順次行って、図２（ａ）に示す構成を得る。
【００６４】
次に、図４（ａ）に示すように、第１の実施形態における図２（ｂ）に示す工程と同様に、半導体基板１１の上に、ｎ型トランジスタ領域Ａに開口部を有する第３のレジストパターン２５を形成する。その後、第３のレジストパターン２５をマスクにして、露出している応力歪み生成膜２４に対してプラズマ処理を行うことにより、応力歪み生成膜２４のうち第１の活性領域１１ａ上に形成されている部分を改質して引っ張り応力を生じる引っ張り応力含有部２４Ａを形成する。
【００６５】
次に、図４（ｂ）に示すように、第３のレジストパターン２５を除去した後、半導体基板１１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第４のレジストパターン２８を形成する。その後、第４のレジストパターン２８をマスクにして、露出している応力歪み生成膜２４に対してプラズマ処理を行うことにより、応力歪み生成膜２４のうち第２の活性領域１１ｂ上に形成されている部分を改質して圧縮応力を生じる圧縮応力含有部２４Ｂを形成する。ここで、圧縮応力含有部２４Ｂは、活性領域におけるチャネル領域に対してゲート長方向に沿った圧縮応力が生じさせることができる部分を意味する。なお、引っ張り応力含有部２４Ａと圧縮応力含有部２４Ｂとは、プラズマ処理におけるガス流量及びパワー条件等を変化させることによって選択的に形成することができる。
【００６６】
次に、図４（ｃ）に示すように、第４のレジストパターン２８を除去した後、半導体基板１１に対して１０５０℃程度で０秒〜１０秒の熱処理を行うことにより、応力歪み生成膜２４における引っ張り応力含有部２４Ａによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせると共に、応力歪み生成膜２４における圧縮応力含有部２４Ｂによって、第２の活性領域１１ｂにおけるｐ型ゲート電極１５ｂの下側に位置するチャネル領域に対してゲート長方向に沿った圧縮応力を生じさせる。同時に、ｎ型ゲート電極１５ａにも応力歪み生成膜２４における引っ張り応力含有部２４Ａから応力が印加されて、ｎ型ゲート電極１５ａは、チャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる構造になると共に、ｐ型ゲート電極１５ｂにも応力歪み生成膜２４における圧縮応力含有部２４Ｂから応力が印加されて、ｐ型ゲート電極１５ｂは、チャネル領域に対してゲート長方向に沿った圧縮応力を生じさせる構造になる。すなわち、ｎ型ゲート電極１５ａを構成するポリシリコンの平均グレインサイズは、ｐ型ゲート電極１５ｂを構成するポリシリコンの平均グレインサイズよりも大きく粗大化する。
【００６７】
次に、図４（ｄ）に示すように、半導体基板１１の上の応力歪み生成膜２４を、熱リン酸等を用いたウェットエッチングにより除去する。その後、ｎ型ソースドレイン領域２２ａ、ｎ型ゲート電極１５ａ、ｐ型ソースドレイン領域２２ｂ及びｐ型ゲート電極１５ｂの各上部に金属シリサイド層２６を形成する。その後、層間絶縁膜、コンタクトプラグ及び配線等の形成を行って半導体装置を形成する。
【００６８】
以上のようにして、第１の活性領域１１ａにおけるチャネル領域に対してゲート長方向に引っ張り応力が生じているｎ型ＭＩＳトランジスタと、第２の活性領域１１ｂにおけるチャネル領域に対してゲート長方向に圧縮応力が生じているｐ型ＭＩＳトランジスタとを備えた半導体装置を得ることができる。さらに、ｎ型ＭＩＳトランジスタにおけるｎ型ゲート電極１５ａとｐ型ＭＩＳトランジスタにおけるｐ型ゲート電極１５ｂとは、シリコン結晶の平均グレインサイズが異なっている。
【００６９】
また、第３の実施形態においては、図４（ｃ）及び図４（ｄ）に示すように、半導体基板１１上の全面に応力歪み生成膜２４が形成された状態で、ｎ型トランジスタ領域Ａの第１の活性領域１１ａにおけるチャネル領域に対して選択的にゲート長方向に沿った引っ張り応力を生じさせると共に、ｐ型トランジスタ領域Ｂの第２の活性領域１１ｂにおけるチャネル領域に対してゲート長方向に沿った圧縮応力を生じさせることができる。このため、従来のように熱処理前にｐ型トランジスタ領域Ｂに形成されている応力歪み生成膜をエッチングする必要がない。従って、熱処理後に応力歪み生成膜２４をエッチングする際には、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂには同等の膜厚を有する応力歪み生成膜２４が残存している状態になっている。このため、応力歪み生成膜２４をエッチングした後、ｎ型トランジスタ領域Ａにおける素子分離領域１２の上面とｐ型トランジスタ領域における素子分離領域１２の上面とは、同等の高さ位置となり、しかも半導体基板１１の表面と同等以上の高さを有するように残存させることができる。これにより、素子分離領域１２の上面が下がることによって生じる接合リークの低減を図ることができる。さらに、応力を有していない応力歪み生成膜２４の一部を改質して引っ張り応力含有部２４Ａ及び圧縮応力含有部２４Ｂを形成する方法としてプラズマ処理を用いるため、ｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとの境界を精度良く設定することが可能なため、境界に位置する素子分離領域１２の幅を狭くすることができるので、半導体装置の微細化を図ることができる。
【００７０】
なお、本実施形態では、プラズマ処理を用いて応力歪み生成膜２４の改質を行ったが、プラズマ処理の代わりにイオン注入又はＵＶ光照射等を用いて改質しても同等の効果を得ることができる。
【００７１】
また、本実施形態では、図４（ｄ）に示すように、応力歪み生成膜２４を除去した際、第１のサイドウォール２０ａ及び第２のサイドウォール２０ｂはそのまま残存させたが、第１のサイドウォール２０ａの第１の外側サイドウォール１９ａ及び第２のサイドウォール２０ｂの第２の外側サイドウォール１９ｂも同時に除去し、Ｌ字状の第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂのみを残存させても良い。
【００７２】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００７３】
図５は、本発明の第４の実施形態に係る半導体装置の製造方法の工程順に断面構成を示している。図中において、左半分にｎ型ＭＩＳトランジスタを形成するｎ型トランジスタ領域Ａを示し、右半分にｐ型ＭＩＳトランジスタを形成するｐ型トランジスタ領域Ｂを示している。ここで、図４において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付すことにより説明は省略する。
【００７４】
まず、第１の実施形態における図１（ａ） 〜（ｄ）に示す工程を順次行って、図１（ｄ）に示す構成を得る。
【００７５】
次に、図５（ａ）に示すように、第１の実施形態における図２（ａ）に示す工程と同様に、第２のレジストパターン２３を除去した後、半導体基板１１上の全面に、例えばＣＶＤ法を用いて、膜厚が１５ｎｍ〜５０ｎｍ程度のシリコン窒化膜からなる応力歪み生成膜２４を形成する。なお、この時点においては、応力歪み生成膜２４は、第１の活性領域１１ａ及び第２の活性領域１１ｂに対して応力歪みを生じさせるほどの応力は有していない。
【００７６】
次に、図５（ｂ）に示すように、半導体基板１１の上に、ｎ型トランジスタ領域Ａに開口部を有する第３のレジストパターン２５を形成する。その後、第３のレジストパターン２５をマスクにして、露出している応力歪み生成膜２４に対して不純物イオンのイオン注入を行うことにより、応力歪み生成膜２４のうち第１の活性領域１１ａ上に形成されている部分を改質して引っ張り応力を生じる引っ張り応力含有部２４Ａを形成する。このとき、不純物イオンが応力歪み生成膜２４を突き抜けｎ型ゲート電極１５ａ及びｎ型ソースドレイン領域２２ａの各上部に到達する注入エネルギーでイオン注入することによって、ｎ型ゲート電極１５ａの上部に第１のアモルファス層２９ａを形成すると共に、ｎ型ソースドレイン領域２２ａの上部に第２のアモルファス層２９ｂを形成する。ここで、引っ張り応力含有部２４Ａは、活性領域におけるチャネル領域に対してゲート長方向に沿った引っ張り応力が生じさせることができる部分を意味する。なお、イオン注入における不純物としては、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、水素（Ｈ）又はアルゴン（Ａｒ）等の不純物を用いることができる。
【００７７】
次に、図５（ｃ）に示すように、第３のレジストパターン２５を除去した後、半導体基板１１に対して１０５０℃程度で０秒〜１０秒の熱処理を行うことにより、応力歪み生成膜２４における引っ張り応力含有部２４Ａによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる。同時に、ｎ型ゲート電極１５ａにも応力歪み生成膜２４における引っ張り応力含有部２４Ａから応力が印加されて、ｎ型ゲート電極１５ａは、チャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる構造になる。すなわち、ｎ型ゲート電極１５ａを構成するポリシリコンの平均グレインサイズは、ｐ型ゲート電極１５ｂを構成するポリシリコンの平均グレインサイズよりも大きく粗大化する。このポリシリコンのグレインサイズの粗大化によって、ｎ型ゲート電極１５ａの下側に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じる。この時、応力歪み生成膜２４における第２の活性領域１１ｂ上に位置する部分は、ｐ型ゲート電極１５ｂ及び第２の活性領域１１ｂに対して応力歪みを生じさせるほどの応力を有していないため、ｐ型ゲート電極１５ｂ及び第２の活性領域１１ｂに対して応力は印加されない。このとき、熱処理によって、第１のアモルファス層２９ａ及び第２のアモルファス層２９ｂは結晶化されて消失する。
【００７８】
次に、図５（ｄ）に示すように、半導体基板１１上の応力歪み生成膜２４を、熱リン酸等を用いたウェットエッチングにより除去する。その後、ｎ型ソースドレイン領域２２ａ、ｎ型ゲート電極１５ａ、ｐ型ソースドレイン領域２２ｂ及びｐ型ゲート電極１５ｂの各上部に金属シリサイド層２６を形成する。その後、層間絶縁膜、コンタクトプラグ及び配線等の形成を行って半導体装置を形成する。
【００７９】
以上のようにして、第１の活性領域１１ａにおけるチャネル領域にゲート長方向に引っ張り応力が生じているｎ型ＭＩＳトランジスタと、第２の活性領域１１ｂにおけるチャネル領域に応力が生じていないｐ型ＭＩＳトランジスタとを備えた半導体装置を得ることができる。さらに、ｎ型ＭＩＳトランジスタにおけるｎ型ゲート電極１５ａとｐ型ＭＩＳトランジスタにおけるｐ型ゲート電極１５ｂとは、シリコン結晶の平均グレインサイズが異なっている。
【００８０】
第４の実施形態においても第１の実施形態と同様な効果を得ることができる。さらに、不純物をイオン注入することによって、ｎ型ゲート電極１５ａの上部に第１のアモルファス層２９ａを形成した後、熱処理によって再結晶化することによって、ｎ型ゲート電極１５ａにさらに大きな応力を含有させることができ、チャネル領域に対してさらに大きな引っ張り応力を生じさせることができる。
【産業上の利用可能性】
【００８１】
本発明に係る半導体装置の製造方法は、素子分離領域に影響を及ぼすことなく、活性領域におけるチャネル領域にゲート長方向に引っ張り応力が生じているＭＩＳトランジスタと活性領域におけるチャネル領域にゲート長方向に引っ張り応力が生じていないＭＩＳトランジスタとを備えた半導体装置を形成することができ、ＭＩＳトランジスタのチャネル領域に対して応力歪みを付与する半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００８２】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】（ａ）〜（ｄ）は従来例に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｄ）は従来例に係る半導体装置の製造方法を示す工程順の断面図である。
【符号の説明】
【００８３】
Ａ      ｎ型トランジスタ領域
Ｂ      ｐ型トランジスタ領域
１１    半導体基板
１１ａ  第１の活性領域
１１ｂ  第２の活性領域
１２    素子分離領域
１３ａ  ｐ型ウェル
１３ｂ  ｎ型ウェル
１４ａ  第１のゲート絶縁膜
１４ｂ  第２のゲート絶縁膜
１５ａ  ｎ型ゲート電極
１５ｂ  ｐ型ゲート電極
１６ａ  第１の側壁膜
１６ｂ  第２の側壁膜
１７ａ  ｎ型エクステンション領域
１７ｂ  ｐ型エクステンション領域
１８ａ  第１の内側サイドウォール
１８ｂ  第２の内側サイドウォール
１９ａ  第１の外側サイドウォール
１９ｂ  第２の外側サイドウォール
２０ａ  第１のサイドウォール
２０ｂ  第２のサイドウォール
２１    第１のレジストパターン
２２ａ  ｎ型ソースドレイン領域
２２ｂ  ｐ型ソースドレイン領域
２３    第２のレジストパターン
２４    応力歪み生成膜
２４Ａ  引っ張り応力含有部
２４Ｂ  圧縮応力含有部
２５    第３のレジストパターン
２６    金属シリサイド層
２７    応力歪み生成膜
２７Ａ  応力緩和部
２７Ｂ  引っ張り応力含有部
２８    第４のレジストパターン
２９ａ  第１のアモルファス層
２９ｂ  第２のアモルファス層
【図１】
2009111067.tif 000003
【図２】
2009111067.tif 000004
【図３】
2009111067.tif 000005
【図４】
2009111067.tif 000006
【図５】
2009111067.tif 000007
【図６】
2009111067.tif 000008
【図７】
2009111067.tif 000009