(57)【要約】【課題】製造工程に起因して突発的に発生する書込み及び消去の遅いＥＥＰＲＯＭセルを救済し製造歩留を向上させる。【解決手段】少なくとも１つのメモリセルを含むメモリセルアレイ１と、アドレス情報を含むアドレス記憶部８と、入力アドレスと前記アドレス記憶部内のアドレス情報との一致を判定しその結果を出力するアドレス判定回路９と、前記メモリセルへの書込み又は消去電圧発生回路４とを有する。前記書込み又は消去電圧発生回路４は、前記アドレス判定回路９からの出力結果を受けて、書込み又は消去電圧を変更する。【選択図】図１
2009080884.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセルを含むメモリセルアレイと、
アドレス情報を含むアドレス記憶部と、
入力アドレスと前記アドレス記憶部内のアドレス情報との一致を判定しその結果を出力するアドレス判定部と、
前記メモリセルへの書込み又は消去の条件を制御する制御部とを有し、
前記制御部は、前記アドレス判定部からの出力結果を受けて、書込み又は消去条件を変更することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記メモリセルアレイへの書込み電圧又は消去電圧を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部で制御される電圧が前記メモリセルアレイの基板電圧であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部で制御される電圧が前記メモリセルアレイのワード線電圧であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部で制御される電圧が前記メモリセルアレイのビット線電圧であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記制御部は、前記メモリセルアレイへの書込みパルス時間又は消去パルス時間を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記制御部で制御される書込みパルス時間又は消去パルス時間は前記メモリセルアレイの基板電位へ印加される時間であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記制御部で制御される書込みパルス時間又は消去パルス時間は前記メモリセルアレイのワード線電位へ印加される時間であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記制御部で制御される書込みパルス時間又は消去パルス時間は前記メモリセルアレイのビット線電位へ印加される時間であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１０】
前記アドレス記憶部には書込み時間の長いアドレス又は消去時間の長いアドレスを記憶することを特徴とする請求項１〜９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記アドレス記憶部には書込みパルス数が所定値を超えたアドレスを登録することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記アドレス記憶部には一定パルス印加して前記メモリセルの閾値電圧が所定値に達しないアドレスを登録することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１３】
前記アドレス記憶部は、書き込み条件変更有無の情報と消去条件変更有無の情報とを記憶し、前記アドレス判定部の結果と、更に書込み動作時は前記書き込み条件変更有無の情報に応じて書込み条件を変更し、消去動作時は前記消去条件変更有無の情報に応じて消去条件を変更することを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記制御部は書込み又は消去条件を３つ以上有し、
前記アドレス記憶部は、前記制御部の書込み又は消去条件の１つを選択する情報を有することを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
更に、少なくとも１つの冗長置換用メモリセルアレイを有し、
前記アドレス記憶部は、アドレス情報に対して前記冗長置換用メモリセルアレイと置換するか、前記制御部の書込み又は消去の条件を変更するかの選択情報を有することを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に製造工程中の異常ビットを救済する技術に関するものである。
【背景技術】
【０００２】
電気的に書換えが可能な不揮発性半導体記憶装置の１つとして、フラッシュＥＥＰＲＯＭが知られている。フラッシュＥＥＰＲＯＭは、複数のメモリセルを同時に消去することで消去時間を短くでき、メモリカード等に広く使用されている。
【０００３】
フラッシュＥＥＰＲＯＭにおけるＥＥＰＲＯＭセルの書込み、消去時間にはばらつきがある。そこで、ある従来技術によれば、メモリセルアレイ内の位置により、設定する閾値電圧を可変にすることで、メモリセルの配置場所による特性のばらつきを低減し、以て半導体記憶装置の信頼性及び書込み速度の向上を図る（特許文献１参照）。
【０００４】
一方、フラッシュＥＥＰＲＯＭは大容量化が進み製造工程中の要因により、正常なＥＥＰＲＯＭセルに比べ、特定のＥＥＰＲＯＭセルが消去、書込み時間が長い製品が存在する。この製品は出荷前の検査工程で不良となるため、歩留低下するという課題が発生する。
【０００５】
そこで、製造歩留を向上させるために冗長回路を設ける技術が用いられている。この冗長技術は、通常のメモリセルアレイ（正規のメモリセルアレイ）とは別に、正規のメモリセルアレイの例えば不良行を救済するための予備のメモリセルアレイ及びこの予備のメモリセルアレイの行選択を行うための予備アドレスデコーダ（プログラマブルデコーダ）を同一の半導体チップ上に設けておき、製造段階における検査工程で発見された正規メモリセルアレイの不良セルを救済するものである。
【特許文献１】特開２００７−８７５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のようにしてメモリセルの配置場所による特性のばらつきを低減したとしても、製造工程に起因して突発的に発生する書込み時間及び消去時間が遅いＥＥＰＲＯＭセルが存在する場合は、製品規格を満足できず不良化させる必要があり、製造歩留が低下するという課題がある。
【０００７】
これを解決するための冗長回路を設けると、冗長用メモリセルアレイを必要とするため回路規模が大きくなり、不揮発半導体記憶装置のチップ面積が大きくなりコストが高くなるという課題があった。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置のように、少なくとも１つのメモリセルを含むメモリセルアレイと、アドレス情報を含むアドレス記憶部と、入力アドレスと前記アドレス記憶部内のアドレス情報との一致を判定しその結果を出力するアドレス判定部と、前記メモリセルへの書込み又は消去の条件を制御する制御部とを有し、前記制御部は、前記アドレス判定部からの出力結果を受けて、書込み又は消去条件を変更することを特徴とする不揮発性半導体記憶装置である。
【０００９】
請求項２記載の不揮発性半導体記憶装置のように、前記制御部は前記メモリセルアレイへの書込み電圧又は消去電圧を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置である。
【００１０】
請求項３記載の不揮発性半導体記憶装置のように、前記制御部で制御される電圧が前記メモリセルアレイの基板電圧であることを特徴とする請求項２記載の不揮発性半導体記憶装置である。
【００１１】
請求項４記載の不揮発性半導体記憶装置のように、前記制御部で制御される電圧が前記メモリセルアレイのワード線電圧であることを特徴とする請求項２記載の不揮発性半導体記憶装置である。
【００１２】
請求項５記載の不揮発性半導体記憶装置のように、前記制御部で制御される電圧が前記メモリセルアレイのビット線電圧であることを特徴とする請求項２記載の不揮発性半導体記憶装置である。
【００１３】
請求項６記載の不揮発性半導体記憶装置のように、前記制御部は前記メモリセルアレイへの書込みパルス時間又は消去パルス時間を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置である。
【００１４】
請求項７記載の不揮発性半導体記憶装置のように、前記制御部で制御される書込みパルス時間又は消去パルス時間は前記メモリセルアレイの基板電位へ印加される時間であることを特徴とする請求項６記載の不揮発性半導体記憶装置である。
【００１５】
請求項８記載の不揮発性半導体記憶装置のように、前記制御部で制御される書込みパルス時間又は消去パルス時間は前記メモリセルアレイのワード線電位へ印加される時間であることを特徴とする請求項６記載の不揮発性半導体記憶装置である。
【００１６】
請求項９記載の不揮発性半導体記憶装置のように、前記制御部で制御される書込みパルス時間又は消去パルス時間は前記メモリセルアレイのビット線電位へ印加される時間であることを特徴とする請求項６記載の不揮発性半導体記憶装置である。
【００１７】
請求項１０記載の不揮発性半導体記憶装置のように、前記アドレス記憶部には書込み時間の長いアドレス又は消去時間の長いアドレスを記憶することを特徴とする請求項１〜９のいずれか１項に記載の不揮発性半導体記憶装置である。
【００１８】
請求項１１記載の不揮発性半導体記憶装置のように、前記アドレス記憶部には書込みパルス数が所定値を超えたアドレスを登録することを特徴とする請求項１０記載の不揮発性半導体記憶装置である。
【００１９】
請求項１２記載の不揮発性半導体記憶装置のように、前記アドレス記憶部には一定パルス印加して前記メモリセルの閾値電圧が所定値に達しないアドレスを登録することを特徴とする請求項１０記載の不揮発性半導体記憶装置である。
【００２０】
請求項１３記載の不揮発性半導体記憶装置のように、前記アドレス記憶部は、書き込み条件変更有無の情報と消去条件変更有無の情報とを記憶し、前記アドレス判定部の結果と更に書込み動作時は前記書き込み条件変更有無の情報に応じて書込み条件を変更し、消去動作時は前記消去条件変更有無の情報に応じて消去条件を変更することを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置である。
【００２１】
請求項１４記載の不揮発性半導体記憶装置のように、前記制御部は書込み又は消去条件を３つ以上有し、前記アドレス記憶部は前記制御部の書込み又は消去条件の１つを選択する情報を有することを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置である。
【００２２】
請求項１５記載の不揮発性半導体記憶装置のように、更に、少なくとも１つの冗長置換用メモリセルアレイを有し、前記アドレス記憶部は、アドレス情報に対して前記冗長置換用メモリセルアレイと置換するか、前記制御部の書込み又は消去の条件を変更するかの選択情報を有することを特徴とする請求項１〜１２のいずれか１項に記載の不揮発性半導体記憶装置である。
【発明の効果】
【００２３】
製造工程中に発生した欠陥セルをアドレス記憶部に登録し、書込み、消去アドレスと一致した場合は、書込み、消去電圧を通常のアドレス時と異なる電圧を印加することで高速に書込むことができる。冗長救済回路を設けずに救済できるため、チップ面積の増加を抑え、かつ歩留向上が可能となる。
【００２４】
また、書込み及び消去が極端に遅いＥＥＰＲＯＭセルは冗長置換し、書込み及び消去が少し遅いＥＥＰＲＯＭセルは書込み及び消去条件を変更することで、従来例で冗長置換するより、予備セルアレイのビットサイズを小さくできるのでチップサイズの縮小化が可能である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、ここで示す実施の形態によって本発明の技術的範囲が限定されるものではない。
【００２６】
《実施形態１》
本発明の実施形態１について、図１の不揮発性半導体記憶装置のブロック図を用いて各部の動作を説明する。なお、本発明の実施形態１は、書込みの遅いアドレスに対して書込み電圧を他のアドレスに比べて高い電圧に設定することで、書込み時間を短くすることを目的にしている。
【００２７】
図１において、１はメモリセルアレイ、２はメモリセルアレイ１のワード線の選択及びワード線電圧を制御するロウ制御回路、３はメモリセルアレイ１のビット線及びソース線の選択、センスアンプ及びビット線電圧／ソース電圧を制御するカラム制御回路、４は書込み電圧を発生する書込み電圧発生回路、５は書込み及び消去パルス時間を制御するタイマー、７はアドレス入力端子、８はアドレス記憶部、９はアドレス入力端子７から入力されるアドレスとアドレス記憶部８に登録されているアドレスとを比較し一致／不一致情報を出力するアドレス判定回路、１０はコマンド入力端子、１１はコマンド入力端子１０より入力されたコマンドを受けて書込み及び消去動作を制御する動作制御回路、１２はデータ入出力端子、１３は入出力回路、１４は消去電圧を発生する消去電圧発生回路、１５はベリファイ電圧を発生するベリファイ電圧発生回路である。
【００２８】
図２は、図１中のメモリセルアレイ１で使用されているＥＥＰＲＯＭセルの一例の断面構造を示している。図２のＥＥＰＲＯＭセル２０７は、ゲート絶縁膜中に電荷蓄積層として浮遊ゲート電極が形成された積層ゲート構造を有する電界効果トランジスタからなる。ここで、２００はＰ型の半導体基板、２０１及び２０２はこの半導体基板２００の表面に選択的に設けられたＮ型の不純物拡散層で構成されたソース領域及びドレイン領域、２０４は上記半導体基板上のソース・ドレイン間上でゲート絶縁膜２０３を介して設けられた浮遊ゲート、２０６は上記浮遊ゲート上に層間絶縁膜２０５を介して設けられた制御ゲート電極である。
【００２９】
このようなメモリセルは、ファウラー・ノルトハイム（Fowler-Nordheim）・トンネリングやホット・キャリア（例えばホット・エレクトロン）によるトンネリングなどにより浮遊ゲート２０４やソース領域２０１、ドレイン領域２０３又はチャネル領域又はバックゲートからゲート絶縁膜２０３中にトンネル電流を流し、浮遊ゲート２０４に対する電荷の注入・放出を行うことによって、データの書込みや消去によりメモリセルの閾値電圧を変化させる。
【００３０】
図３は、図２のＥＥＰＲＯＭセル２０７を含むメモリセルアレイ１の主要部を示す。図３のとおり、ＥＥＰＲＯＭセル２０７をマトリクス状に配置し、制御ゲート電極２０６をワード線２１０に、ソース領域２０１をソース線２１１に、ドレイン領域２０２をビット線２１２にそれぞれ接続している。
【００３１】
一般に、ＥＥＰＲＯＭセル２０７を書込みする場合は、基板２００の電圧を０Ｖ、選択ワード線を１０Ｖ程度の正側高電圧を印加し、選択ビット線には５Ｖ、選択ソース線に０Ｖを印加する。これにより、ＥＥＰＲＯＭセル２０７のソース領域にホットエレクトロンが発生し、浮遊ゲート２０４へ電子が注入されＥＥＰＲＯＭセル２０７の閾値電圧が高くなる。また、同一ワード線に接続された非選択のビット線電圧をソース電圧と同じ電圧５Ｖに設定することで、ソース・ドレイン間は電流が流れないため、書込みはされない。
【００３２】
また、ＥＥＰＲＯＭセル２０７を消去する場合は、選択ワード線を−１０Ｖ程度の負側高電圧を印加し、基板２００の電圧を＋５Ｖ印加する。これにより、浮遊ゲート２０４に蓄えられた電子がファウラー・ノルトハイム（Fowler-Nordheim）・トンネリングによりゲート絶縁膜２０３中をトンネルリングして引き抜かれることになり、ＥＥＰＲＯＭセル２０７の閾値電圧は低くなる。
【００３３】
図１中の消去電圧発生回路１４は、消去時におけるＥＥＰＲＯＭセルのワード線、ビット線、基板に印加する電圧を発生する。ベリファイ電圧発生回路１５は、書き込み動作及び消去時動作におけるベリファイ時のＥＥＰＲＯＭセルのワード線、ビット線、基板に印加する電圧を発生する。
【００３４】
書込み電圧発生回路４は、書き込み時におけるＥＥＰＲＯＭセルのワード線、ビット線、基板に印加する電圧を発生する。書込み電圧発生回路４にはアドレス判定回路９の出力結果が入力されており、アドレス判定回路９の出力結果に応じて、書込み電圧を変更できるように構成されている。
【００３５】
ＥＥＰＲＯＭセルは書込み電圧が高いほど書込み時間は短くなる。そこで、アドレス判定回路９の結果がアドレス一致の場合は、通常より高い電圧で書込みを実施し、アドレス不一致の場合は通常の電圧で書込みを実施する。表１に書込み電圧の一例を示す。
【００３６】
【表１】
2009080884.tif 000003
【００３７】
図４は、出荷検査時に書込みの遅いＥＥＰＲＯＭセルを検出し、そのアドレスをアドレス記憶部８に登録するフローを示す。図４において、１０１はＥＥＰＲＯＭセルに対して書込み電圧をある一定時間印加する書込みパルス印加ステップ、１０２はＥＥＰＲＯＭセルの閾値電圧が所定の電圧に達したかを確認するベリファイステップ、１０３は書込みパルス回数を計数するステップ、１０４は書込みパルス回数が所定回数以下かどうかを確認するステップ、１０５はアドレス記憶部８にアドレス登録するステップである。
【００３８】
次に、不揮発性半導体記憶装置に書込みを実施する場合の動作を説明する。書込みを行う場合、コマンド入力端子１０より、書込みコマンドを入力するとともに、書込み実施するアドレスをアドレス入力端子７より、書込みデータをデータ入出力端子１２より入力を行う。
【００３９】
アドレス入力端子７から入力されたアドレスは、アドレス判定回路９にてアドレス記憶部８に登録されているアドレス情報と比較される。その比較結果は書込み電圧発生回路４に入力される。書込み電圧発生回路４は、アドレス判定回路９の結果がアドレス一致の場合は、通常より高い電圧で書込み電圧を発生し、アドレス不一致の場合は通常の書込み電圧を発生する。
【００４０】
一般に、フラッシュＥＥＰＲＯＭでは、書込み及び消去後のＥＥＰＲＯＭセルの閾値電圧を一定の範囲に収めるために、書込み動作時は書込みパルス印加後に書込みベリファイ動作、消去動作時は消去パルス印加後に消去ベリファイ動作を行う。
【００４１】
図５は、書込み動作及び書込みベリファイ動作のフローを示す。３０１はメモリセルへの書込みパルス印加動作を行うステップ、３０２はメモリセルの閾値が所定の値に移動したかを確認するベリファイ動作を行うステップ、３０３は書込みパルス回数を計数するステップを示す。
【００４２】
図５によれば、書込みパルスを印加し、ベリファイ動作により、所定の閾値に移動したかを確認する。所定の閾値に達していない場合は、再度書込み電圧を印加、ベリファイ動作を繰り返し所定の閾値に達するまで行う。繰り返す回数が多いほど、書込み時間が長くなることになり、繰り返し回数を少なくすることが望ましい。
【００４３】
図６は、フラッシュＥＥＰＲＯＭにおけるＥＥＰＲＯＭセルの閾値Ｖｔの分布を示す。横軸はＥＥＰＲＯＭセルの閾値、縦軸はビット数で表す。
【００４４】
消去及び書込み動作においては上記のように、ベリファイ動作を行うことで、閾値をある範囲に収めることができる。本例では、消去動作時はＶｅの電圧でベリファイ動作を実施しており、Ｖｅより低い電圧のある範囲に閾値を収めることができる。また、書込み動作時は、Ｖｐの電圧でベリファイ動作を実施しており、Ｖｐより高い電圧のある範囲に閾値を収めることができる。
【００４５】
図５のフローはアドレス判定回路９の結果がアドレス一致の場合も不一致の場合も同じであるが、ＥＥＰＲＯＭセルに印加される電圧が、アドレス一致の場合と不一致の場合とで異なり、通常電圧で書込みの遅いアドレスに対しては、通常より高い電圧で書き込み実施されるので、通常のアドレスと同じ程度まで書込みを速くすることができるのである。
【００４６】
以上の本発明の実施形態１により、書込みの遅いＥＥＰＲＯＭセルに対しては通常ＥＥＰＲＯＭセルよりも高い電圧で書込みを実施することで、通常ＥＥＰＲＯＭセルと同等の書込み時間で書込みを実施することができるようになる。
【００４７】
本実施形態１では書込みについて説明したが、消去時も同様に実施することができる。
【００４８】
《実施形態２》
本発明の実施形態２について、図７の不揮発性半導体記憶装置のブロック図を用いて各部の動作を説明する。図７において、メモリセルアレイ１、ロウ制御回路２、カラム制御回路３、アドレス入力端子７、アドレス記憶部８、アドレス判定回路９、コマンド入力端子１０、動作制御回路１１、データ入出力端子１２、入出力回路１３、消去電圧発生回路１４、ベリファイ電圧発生回路１５は、図１と同じである。１６は書込みパルス時間を制御する書込みタイマー、１７は書込み電圧発生回路である。
【００４９】
書込みタイマー１６は、ＥＥＰＲＯＭセルのワード線、ビット線、ソース線、基板に対して書込み電圧を印加するパルス時間を制御する。書込みタイマー１６にはアドレス判定回路９の出力結果が入力されており、アドレス判定回路９の出力結果に応じて、書込みパルス時間を変更できるように構成されている。
【００５０】
ＥＥＰＲＯＭセルの書込みは、消去状態を表す低い閾値から閾値の高い状態へ移行させるときに、書込みパルス時間を長くすることで閾値の変動量は大きくなる。しかし、パルス時間を長くしすぎると、閾値電圧のばらつきが大きくなるため、書込みパルス時間を最適化することが重要である。
【００５１】
一方、書込み動作では、図５のように、閾値電圧をある範囲に収めるために、書込みパルスとベリファイ動作を交互に実施するが、表２のように書込み電圧とベリファイ電圧が異なるため、ワード線、ビット線、ソース線の電圧変更に数１００マイクロ秒程度のセットアップ時間を要する。これは、書込みパルス時間１マイクロ秒に比べて大きな値であり、書込みパルス時間を２倍程度に増やしても、書込み時間への影響は殆どない。
【００５２】
【表２】
2009080884.tif 000004
【００５３】
本実施形態２によれば、書込みの遅いＥＥＰＲＯＭセルが存在した場合、書込みパルス時間を長く設定することで、書込みパルス印加、ベリファイ動作の繰り返し回数を削減することができるので、書込み時間を短くすることができる。
【００５４】
本実施形態２では書込みについて説明したが、消去時も同様に実施することができる。
【００５５】
《実施形態３》
本発明の実施形態３について、図８の不揮発性半導体記憶装置のブロック図を用いて各部の動作を説明する。図８において、メモリセルアレイ１、ロウ制御回路２、カラム制御回路３、書込み電圧発生回路４、タイマー５、アドレス入力端子７、コマンド入力端子１０、動作制御回路１１、データ入出力端子１２、入出力回路１３、ベリファイ電圧発生回路１５は、図１と同じである。１８はアドレス情報と、消去条件変更フラグと、書込み条件変更フラグとを記憶するアドレス記憶部、１９はアドレス入力端子７からの入力アドレスとアドレス記憶部１８のアドレス情報とを比較し、更に動作制御回路１１からの動作モードとアドレス記憶部１８の消去条件変更フラグ及び書込み条件変更フラグとを比較するアドレス／動作判定回路、２０は消去電圧発生回路である。
【００５６】
アドレス記憶部１８には、アドレス情報と各アドレスに対して書込み条件変更フラグと消去条件変更フラグとを登録し、各アドレスに対して書込み時に書込み電圧を変更する場合には書込み条件変更フラグにデータ“１”を、変更しない場合には書込み条件変更フラグにデータ“０”をそれぞれ登録し、各アドレスに対して消去時に消去電圧を変更する場合には消去条件変更フラグにデータ“１”を、変更しない場合には消去条件変更フラグにデータ“０”をそれぞれ登録する。これらは、出荷検査時に書込みの遅いＥＥＰＲＯＭセル及び消去の遅いＥＥＰＲＯＭセルを検出し、そのアドレスをアドレス記憶部１８に登録するとともに、書込みが遅い場合には書込み条件変更フラグを、消去が遅い場合には消去条件変更フラグをそれぞれ登録する。
【００５７】
消去電圧発生回路２０は、消去時におけるＥＥＰＲＯＭセルのワード線、ビット線、基板に印加する電圧を発生する。消去電圧発生回路２０にはアドレス／動作判定回路１９の出力結果が入力されており、アドレス／動作判定回路１９の出力結果に応じて、消去電圧が変更されるように構成されている。
【００５８】
次に、不揮発性半導体記憶装置に書込みを実施する場合の動作を説明する。書込みを行う場合、コマンド入力端子１０より、書込みコマンドを入力するとともに、書込み実施するアドレスをアドレス入力端子７より、書込みデータをデータ入出力端子１２より入力を行う。
【００５９】
アドレス入力端子７から入力されたアドレスは、アドレス／動作判定回路１９にてアドレス記憶部１８に登録されているアドレス情報と比較されるとともに、動作制御回路１１の動作モードと書込み条件変更フラグとが照合される。
【００６０】
アドレスが一致、かつ書込み条件変更フラグが“１”データの場合には、アドレス／動作判定回路１９から、書込み電圧発生回路４に対してアドレス一致の信号が出力される。書込み電圧発生回路４は表１のアドレス一致時の電圧を発生し、ワード線、ビット線、ソース線、基板に書込み電圧を印加する。
【００６１】
アドレスが不一致、又は、アドレスが一致かつ書込み条件変更フラグが“０”データの場合には、アドレス／動作判定回路１９から、書込み電圧発生回路４に対してアドレス不一致の信号が出力される。書込み電圧発生回路４は表１のアドレス不一致時の電圧を発生し、ワード線、ビット線、ソース線、基板に書込み電圧を印加する。
【００６２】
消去を行う場合、コマンド入力端子１０より、消去コマンドを入力するとともに、消去実施するアドレスをアドレス入力端子７より入力を行う。
【００６３】
アドレス入力端子７から入力されたアドレスは、アドレス／動作判定回路１９にてアドレス記憶部１８に登録されているアドレス情報と比較されるとともに、動作制御回路１１の動作モードと消去条件変更フラグとが照合される。
【００６４】
アドレスが一致、かつ消去条件変更フラグが“１”データの場合には、アドレス／動作判定回路１９から、消去電圧発生回路２０に対してアドレス一致の信号が出力される。消去電圧発生回路２０は表３のアドレス一致時の電圧を発生し、ワード線、ビット線、ソース線、基板に消去電圧を印加する。
【００６５】
アドレスが不一致、又は、アドレスが一致かつ消去条件変更フラグが“０”データの場合には、アドレス／動作判定回路１９から、消去電圧発生回路２０に対してアドレス不一致の信号が出力される。消去電圧発生回路２０は表３のアドレス不一致時の電圧を発生し、ワード線、ビット線、ソース線、基板に書込み電圧を印加する。
【００６６】
【表３】
2009080884.tif 000005
【００６７】
以上の本発明の実施形態３により、書込みの遅いＥＥＰＲＯＭセルに対しては通常ＥＥＰＲＯＭセルよりも高い電圧で書込みを実施することで、通常ＥＥＰＲＯＭセルと同等の書込み時間で書込みを実施するとともに、消去の遅いＥＥＰＲＯＭセルに対しても通常ＥＥＰＲＯＭセルよりも高い電圧で消去を実施することで、通常ＥＥＰＲＯＭセルと同等の消去時間で消去を実施することができる。
【００６８】
《実施形態４》
次に、本発明の実施形態４について説明する。実施形態１〜３では、書込みが遅いＥＥＰＲＯＭセルと通常のＥＥＰＲＯＭセルとの２種類に分けたが、本発明の実施形態４は書込み時間の３つのランクに対して対応する。
【００６９】
本発明の実施形態４について、図９の不揮発性半導体記憶装置のブロック図を用いて各部の動作を説明する。図９において、メモリセルアレイ１、ロウ制御回路２、カラム制御回路３、タイマー５、アドレス入力端子７、コマンド入力端子１０、動作制御回路１１、データ入出力端子１２、入出力回路１３、消去電圧発生回路１４、ベリファイ電圧発生回路１５は、図１と同じである。２１はアドレス情報と書込み条件選択情報を記憶するアドレス記憶部、２２はアドレス入力端子７からの入力アドレスとアドレス記憶部２１のアドレス情報とを比較し、更に書込み条件選択情報を読み出すアドレス／条件判定回路、２３は書込み電圧発生回路であり３種類の書込み電圧を発生できる。
【００７０】
アドレス記憶部２１には、アドレス情報と各アドレスに対して書込み条件選択情報とを登録する。書込み条件選択情報は、例えば、ランク１はデータ“０”を、ランク２はデータ“１”をそれぞれ登録する。
【００７１】
書込み電圧発生回路２３は、書込み時におけるＥＥＰＲＯＭセルのワード線、ビット線、基板に印加する電圧を発生する。書込み電圧発生回路２３にはアドレス／条件判定回路２２の出力結果が入力されており、アドレス／条件判定回路２２の出力結果に応じて、３種類の書込み電圧の１つを発生するように構成されている。
【００７２】
次に不揮発性半導体記憶装置に書込みを実施する場合の動作を説明する。書込みを行う場合、コマンド入力端子１０より、書込みコマンドを入力するとともに、書込み実施するアドレスをアドレス入力端子７より、書込みデータをデータ入出力端子１２より入力を行う。
【００７３】
アドレス入力端子７から入力されたアドレスは、アドレス／条件判定回路２２にてアドレス記憶部２１に登録されているアドレス情報と比較されるとともに、書込み条件選択情報が確認される。
【００７４】
アドレスが一致、かつ書込み条件選択情報が“１”データの場合には、アドレス／条件判定回路２２から、書込み電圧発生回路２３に対してアドレス一致の信号が出力されるとともにランク２の電圧を選択する信号が出力さる。書込み電圧発生回路２３は表４のアドレス一致（ランク２）の電圧を発生し、ワード線、ビット線、ソース線、基板に書込み電圧を印加する。
【００７５】
アドレスが一致、かつ書込み条件選択情報が“０”データの場合には、アドレス／条件判定回路２２から、書込み電圧発生回路２３に対してアドレス一致の信号が出力されるとともにランク１の電圧を選択する信号が出力さる。書込み電圧発生回路２３は表４のアドレス一致（ランク１）の電圧を発生し、ワード線、ビット線、ソース線、基板に書込み電圧を印加する。
【００７６】
アドレスが不一致の時はアドレス／条件判定回路２２から、書込み電圧発生回路２３に対してアドレス不一致の信号が出力される。書込み電圧発生回路２３は表４のアドレス不一致時の電圧を発生し、ワード線、ビット線、ソース線、基板に書込み電圧を印加する。
【００７７】
【表４】
2009080884.tif 000006
【００７８】
以上の本発明の実施形態４により、書込みが遅いＥＥＰＲＯＭセルに対してランク付けをすることができるため、書込みの遅いＥＥＰＲＯＭセルに対して書込み時間を短くするとともに、書き込み後の閾値電圧をある範囲以内に収めることの両立が可能となる。
【００７９】
なお、本実施形態４では書込みについて説明したが、消去時も同様に実施することができる。
【００８０】
《実施形態５》
次に、本発明の実施形態５について説明する。実施形態５は、予備セルアレイへの冗長置換と、メモリセルアレイへの書込み電圧変更の両方を選択的に使用できる。
【００８１】
本発明の実施形態５について、図１０の不揮発性半導体記憶装置のブロック図を用いて各部の動作を説明する。図１０において、メモリセルアレイ１、ロウ制御回路２、カラム制御回路３、書込み電圧発生回路４、タイマー５、アドレス入力端子７、コマンド入力端子１０、動作制御回路１１、データ入出力端子１２、入出力回路１３、消去電圧発生回路１４、ベリファイ電圧発生回路１５は、図１と同じである。２４は図３のＥＥＰＲＯＭセルアレイのようにワード線に沿ってロウ方向、ビット線に沿ってカラム方向にそれぞれ配列された予備セルアレイ、２５は予備セルアレイ２４のワード線の選択及びワード線電圧を制御する冗長ロウ制御回路、２６はアドレス情報と、冗長置換するか書込み条件を変更するかを選択する置換／条件変更選択情報とを記憶するアドレス記憶部、２７はアドレス入力端子７からの入力アドレスとアドレス記憶部２６のアドレス情報とを比較するとともに、更に置換／条件変更選択情報を読み出すアドレス／選択判定回路、２８は書込み電圧発生回路４が発生するワード線電圧をロウ制御回路２又は冗長ロウ制御回路２５への印加を選択する選択回路である。予備セルアレイ２４のビット線、ソース線はメモリセルアレイ１のビット線、ソース線の延長線上に接続されている。
【００８２】
アドレス記憶部２６に記憶される置換／条件変更選択情報は、冗長置換するのか、冗長置換せずに書込み条件を変更するのかを選択する情報である。通常のＥＥＰＲＯＭセルの書き込み電圧より高い書込み電圧で書込むことで通常ＥＥＰＲＯＭセルと同様の書込み時間で書き込める場合は、書込み条件を変更する。しかし、通常のＥＥＰＲＯＭセルの書き込み電圧より高い書込み電圧で書込みを行っても書込み時間が長い場合は、冗長置換を実施することで書込み時間を短くできる。すなわち、書込みが極端に遅いＥＥＰＲＯＭセルは冗長置換し、書込みが少し遅いＥＥＰＲＯＭセルは書込み条件を変更することで、従来例では書込みの遅いＥＥＰＲＯＭセルを全て冗長置換するより、予備セルアレイ２４のビットサイズを小さくできるのでチップサイズの縮小化は可能である。
【００８３】
次に、不揮発性半導体記憶装置に書込みを実施する場合の動作を説明する。書込みを行う場合、コマンド入力端子１０より、書込みコマンドを入力するとともに、書込み実施するアドレスをアドレス入力端子７より、書込みデータをデータ入出力端子１２より入力を行う。
【００８４】
アドレス入力端子７から入力されたアドレスは、アドレス／選択判定回路２７にてアドレス記憶部２６に登録されているアドレス情報と比較されるとともに、置換／条件変更選択情報が確認される。
【００８５】
アドレスが一致、かつ置換／条件変更選択情報が“１”データの場合には、選択回路２８に冗長置換選択信号が出力される。選択回路２８は書込み電圧発生回路４が発生するワード線電圧をロウ制御回路２に代えて冗長ロウ制御回路２５へ印加し、予備セルアレイ２４のＥＥＰＲＯＭセルへの書込みを実施する。
【００８６】
アドレスが一致、かつ置換／条件変更選択情報が“０”データの場合には、選択回路２８に冗長置換選択信号が出力されず、選択回路２８は書込み電圧発生回路４が発生するワード線電圧をロウ制御回路２へ印加する。この時、書込み電圧発生回路４にはアドレス／選択判定回路２７からアドレス一致信号が出力され、表１のアドレス一致時の書込み電圧を発生する。これにより、メモリセルアレイ１のＥＥＰＲＯＭセルへ通常セルより高い書込み電圧で書込みを実施され書込みを高速にできる。
【００８７】
アドレスが不一致の場合には、選択回路２８に冗長置換選択信号が出力されず、選択回路２８は書込み電圧発生回路４が発生するワード線電圧をロウ制御回路２へ印加する。この時、書込み電圧発生回路４にはアドレス／選択判定回路２７からアドレス不一致信号が出力され、表１のアドレス不一致時の書込み電圧を発生し、通常ＥＥＰＲＯＭセルの書込み条件で書込みを実施する。
【００８８】
以上の本発明の実施形態５により、極端に遅いＥＥＰＲＯＭセルは冗長置換し、書込みが少し遅いＥＥＰＲＯＭセルは書込み条件を変更することで、従来例では書込みの遅いＥＥＰＲＯＭセルを全て冗長置換するより、予備セルアレイのビットサイズを小さくできるのでチップサイズの縮小化が可能である。
【００８９】
なお、本実施形態５では書込みについて説明したが、消去時も同様に実施することができる。
【産業上の利用可能性】
【００９０】
以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、チップ面積の増加を抑え、かつ歩留向上を達成しつつ、製造工程中の異常ビットを救済する技術として有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明における実施形態１の不揮発性半導体記憶装置のブロック図である。
【図２】図１中のメモリセルアレイにおけるＥＥＰＲＯＭセルの断面図である。
【図３】図１中のメモリセルアレイの主要部における詳細回路図である。
【図４】図１の記憶装置における出荷検査時のアドレス登録フロー図である。
【図５】図１の記憶装置におけるＥＥＰＲＯＭセル書込みフロー図である。
【図６】図１の記憶装置におけるＥＥＰＲＯＭセルの閾値分布図である。
【図７】本発明における実施形態２の不揮発性半導体記憶装置のブロック図である。
【図８】本発明における実施形態３の不揮発性半導体記憶装置のブロック図である。
【図９】本発明における実施形態４の不揮発性半導体記憶装置のブロック図である。
【図１０】本発明における実施形態５の不揮発性半導体記憶装置のブロック図である。
【符号の説明】
【００９２】
１  メモリセルアレイ
２  ロウ制御回路
３  カラム制御回路
４  書込み電圧発生回路
５  タイマー
７  アドレス入力端子
８  アドレス記憶部
９  アドレス判定回路
１０  コマンド入力端子
１１  動作制御回路
１２  データ入出力端子
１３  入出力回路
１４  消去電圧発生回路
１５  ベリファイ電圧発生回路
１６  書込みタイマー
１７  書込み電圧発生回路
１８  アドレス記憶部
１９  アドレス／動作判定回路
２０  消去電圧発生回路
２１  アドレス記憶部
２２  アドレス／条件判定回路
２３  書込み電圧発生回路
２４  予備セルアレイ
２５  冗長ロウ制御回路
２６  アドレス記憶部
２７  アドレス／選択判定回路
２８  選択回路
１０１  書込みパルス印加ステップ
１０２  ベリファイステップ
１０３  書込みパルス回数を計数するステップ
１０４  書込みパルス回数が所定以下かどうかを確認するステップ
１０５  アドレス登録するステップ
２００  Ｐ型の半導体基板
２０１  ソース領域
２０２  ドレイン領域
２０３  ゲート絶縁膜
２０４  浮遊ゲート
２０５  層間絶縁膜
２０６  制御ゲート電極
２０７  ＥＥＰＲＯＭセル
２１０  ワード線
２１１  ソース線
２１２  ビット線
３０１  書込みパルス印加ステップ
３０２  ベリファイ実施ステップ
３０３  書込みパルス回数を計数するステップ
【図１】
2009080884.tif 000007
【図２】
2009080884.tif 000008
【図３】
2009080884.tif 000009
【図４】
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【図５】
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【図６】
2009080884.tif 000012
【図７】
2009080884.tif 000013
【図８】
2009080884.tif 000014
【図９】
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【図１０】
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