(57)【要約】【課題】素子ばらつきによるメモリ回路の動作不具合の発生を防止でき、製造性及び動作信頼性に優れた電気泳動表示装置を提供する。【解決手段】本発明の電気泳動表示装置は、画素４０ごとに、駆動用ＴＦＴ４１と、ラッチ回路７０とが設けられており、ラッチ回路７０が、転送インバータ７０ｔと帰還インバータ７０ｆとを有しており、帰還インバータ７０ｆの高電位電源端子ＰＨとデータ入力端子Ｎ１との間に第１のスイッチングトランジスタ７５が接続されるとともに、帰還インバータ７０ｆの低電位電源端子ＰＬとデータ入力端子Ｎ１との間に第２のスイッチングトランジスタ７６が接続されており、第１のスイッチングトランジスタ７５のゲート端子が駆動用ＴＦＴ４１のゲート端子とともに走査線６６と接続される一方、第２のスイッチングトランジスタ７６のゲート端子が反転走査線６７と接続されている構成である。【選択図】図２
2009122600.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、
一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、
前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、
前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータとを有しており、
前記帰還インバータと、高電位電源端子との間に第１のスイッチングトランジスタが接続されるとともに、前記帰還インバータと、低電位電源端子との間に第２のスイッチングトランジスタが接続されており、
前記第１のスイッチングトランジスタのゲート端子が前記画素スイッチング素子を構成するトランジスタのゲート端子とともに走査線と接続される一方、前記第２のスイッチングトランジスタのゲート端子が前記走査線の反転信号を供給する反転走査線と接続されていることを特徴とする電気泳動表示装置。
【請求項２】
前記画素スイッチング素子を構成するトランジスタにおいてゲート幅及びゲート長で規定されるゲート面積が、前記メモリ回路を構成するトランジスタにおける前記ゲート面積の２倍以下であることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項３】
前記第１のスイッチングトランジスタが、前記帰還インバータを構成するＰ型トランジスタと前記高電位電源端子との間に接続されていることを特徴とする請求項１又は２に記載の電気泳動表示装置。
【請求項４】
前記帰還インバータが複数のＰ型トランジスタを有しており、前記第１のスイッチングトランジスタが、複数の前記Ｐ型トランジスタの間に接続されていることを特徴とする請求項１又は２に記載の電気泳動表示装置。
【請求項５】
前記第２のスイッチングトランジスタが、前記帰還インバータを構成するＮ型トランジスタと前記低電位電源端子との間に接続されていることを特徴とする請求項１から４のいずれか１項に記載の電気泳動表示装置。
【請求項６】
前記帰還インバータが複数のＮ型トランジスタを有しており、前記第２のスイッチングトランジスタが、複数の前記Ｎ型トランジスタの間に接続されていることを特徴とする請求項１から４のいずれか１項に記載の電気泳動表示装置。
【請求項７】
レベルシフタとバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、
前記走査線が、前記バッファを介して前記レベルシフタと接続されており、
前記反転走査線が、前記バッファを構成する複数のインバータの間に接続されていることを特徴とする請求項１から６のいずれか１項に記載の電気泳動表示装置。
【請求項８】
レベルシフタと第１及び第２のバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、
前記走査線が、前記第１のバッファを介して前記レベルシフタと接続されており、
前記反転走査線が、前記第２のバッファを介して前記レベルシフタの入力端子と接続されていることを特徴とする請求項１から６のいずれか１項に記載の電気泳動表示装置。
【請求項９】
第１及び第２のレベルシフタと第１及び第２のバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、
前記走査線が、前記第１のバッファを介して前記第１のレベルシフタと接続されており、
前記反転走査線が、前記第２のバッファを介して前記第２のレベルシフタと接続されていることを特徴とする請求項１から６のいずれか１項に記載の電気泳動表示装置。
【請求項１０】
前記画素ごとに、前記メモリ回路の出力に基づいて複数の制御線と前記画素電極との接続をスイッチングするスイッチ回路が設けられていることを特徴とする請求項１から９のいずれか１項に記載の電気泳動表示装置。
【請求項１１】
前記スイッチ回路に第１及び第２の制御線が接続されており、前記スイッチ回路は前記メモリ回路の出力に基づいて前記第１及び第２の制御線を択一的に選択して前記画素電極と接続することを特徴とする請求項１０に記載の電気泳動表示装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られていた（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された第１基板上に、帯電粒子を内蔵したマイクロカプセルを接着していた。そして、第２基板側に形成された対向電極と第１基板側の画素電極との間にマイクロカプセルを挟持し、画素電極と対向電極との間に発生させた電界により帯電粒子を制御することで画像を表示していた。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１記載のように、画素内に電位として情報を保持するラッチを内蔵する方式(ここではＳＲＡＭ（Static Random Access Memory）方式と表現する。)は、キャパシタにより電位を保持するキャパシタ内蔵方式(１Ｃ方式またはＤＲＡＭ（Dynamic Random Access Memory）方式と表現する。)と比較して、一定期間ごとの画像信号書き込みが不要となるので低消費電力化が可能であった。
また、画素回路を低温ポリシリコンＴＦＴ（Thin Film Transistor）で形成すると、低電圧で駆動させることができ、消費電力を低減することができる。このため、電気泳動表示装置の画素回路には、低温ポリシリコンＴＦＴ（Thin Film Transistor）が多用されていた。
【０００４】
ところが、例えば、エキシマアニール法により結晶化させた低温ポリシリコンＴＦＴは、トランジスタ素子の製造ばらつきが大きいという問題があった。一例としては、近接するトランジスタ間において、トランジスタの単位幅当たりのオン電流がおよそ２〜３倍も異なることがある。そのため、電気泳動表示装置の画素に内蔵される１本のビット線で構成されたＳＲＡＭ（ラッチ回路）では、書込トランジスタ（画素スイッチング素子）を含めたＴＦＴの製造ばらつきにより画像信号の書込みに失敗してしまうおそれがあった。
【０００５】
ここで図２１は、特許文献１に記載の回路構成を備えた画素を示す図である。
図２１に示す画素５４０は、書込トランジスタである駆動用ＴＦＴ４１と、ラッチ回路５７０と、画素電極３５と、共通電極３７と、電気泳動素子３２とを有している。ラッチ回路５７０は、２つのＰ−ＭＯＳトランジスタ７１、７３と、Ｎ−ＭＯＳトランジスタ７２、７４とを備えたＳＲＡＭである。なお、図２１に示す各構成要素の具体的構成については、後段の実施形態において図２を参照して詳細に説明している。
【０００６】
画素５４０では、走査線６６を介して入力される選択信号により駆動用ＴＦＴ４１をオン状態とし、データ線６８とラッチ回路５７０のデータ入力端子Ｎ１とを接続することで、データ線６８からラッチ回路５７０に画像信号を書き込むようになっている。そして、ラッチ回路５７０に保持された電位に基づき変化するデータ出力端子Ｎ２の電位（電源電圧Ｖｄｄ又はＶｓｓ）を画素電極３５に入力するようになっている。
【０００７】
通常、画素５４０では、ラッチ回路５７０に画像信号を供給する駆動用ＴＦＴ４１は、ラッチ回路５７０を構成するＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４よりも大きい電流駆動能力（オン電流）を有するサイズで形成される。しかしながら、これらのトランジスタを低温ポリシリコンＴＦＴにより形成すると、上述したように、素子の製造ばらつきが大きいために、駆動用ＴＦＴ４１の電流駆動能力と、Ｐ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４の電流駆動能力とが逆転してしまうおそれがあった。そして、電流駆動能力の逆転が生じると、駆動用ＴＦＴ４１を介したラッチ回路５７０への画像信号の書き込みに失敗し、画像信号入力が表示に正確に反映されなくなるおそれがあった。
【０００８】
これに対して、負電源を使用する液晶パネルでは、ラッチ回路を備えた画素に確実に書き込みが成されるように構成したものも知られている。しかし、例えば、後述するコモン振り駆動のように負電源を使用しない構成とした電気泳動表示装置では、素子ばらつきの影響を受けないようにするために、駆動用ＴＦＴ４１のサイズを大きくする必要があった。
経験的には、素子ばらつきを十分に吸収できるようにするために、駆動用ＴＦＴ４１の幅をＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４の幅の３〜５倍以上とする必要があった。そうすると、１画素当たりの面積が大きくなるために高精細化への対応が困難になり、さらには、画像信号の書き込み時における貫通電流が大きくなるために消費電力が増大する。また、データ線６８同士を介したリーク電流もパネル消費電流として無視できなくなるという問題があった。
【０００９】
本発明は、上記の問題点に鑑みなされたものであって、素子ばらつきによるメモリ回路の動作不具合の発生を防止でき、製造性及び動作信頼性に優れた電気泳動表示装置、電気泳動表示装置の駆動方法、及び電子機器を提供することを目的の１つとする。
また、消費電力を低減した電気泳動表示装置、電気泳動表示装置の駆動方法、及び電子機器を提供することを目的の１つとする。
【課題を解決するための手段】
【００１０】
本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータとを有しており、前記帰還インバータと、高電位電源端子との間に第１のスイッチングトランジスタが接続されるとともに、前記帰還インバータと、低電位電源端子との間に第２のスイッチングトランジスタが接続されており、前記第１のスイッチングトランジスタのゲート端子が前記画素スイッチング素子を構成するトランジスタのゲート端子とともに走査線と接続される一方、前記第２のスイッチングトランジスタのゲート端子が前記走査線の反転信号を供給する反転走査線と接続されていることを特徴とする。
【００１１】
この構成によれば、メモリ回路への画像信号の入力時に、第１及び第２のスイッチングトランジスタによって、帰還インバータと高電位電源端子及び低電位電源端子との接続が遮断される。したがって、製造ばらつきによって画素スイッチング素子の電流駆動能力が小さくなったり、帰還インバータのトランジスタのオン抵抗が小さくなったりしても、メモリ回路のデータ入力端子（転送インバータの入力端子；帰還インバータの出力端子）の電位を確実に規定することができる。
これにより、メモリ回路に確実に画像信号を入力することができる。よって本発明によれば、製造ばらつきの影響を抑えて確実な動作が可能であり、製造性及び動作信頼性に優れた電気泳動表示装置を提供することができる。
また、本発明によれば、メモリ回路の保持データが更新される際に、帰還インバータを構成するすべてのトランジスタが同時にオン状態となって帰還インバータに貫通電流が流れるのを、第１及び第２のスイッチングトランジスタによって遮断できる。したがって、表示部の消費電力を低減することができる。
【００１２】
前記画素スイッチング素子を構成するトランジスタにおいてゲート幅及びゲート長で規定されるゲート面積が、前記メモリ回路を構成するトランジスタにおける前記ゲート面積の２倍以下であることが好ましい。
この構成によれば、画素スイッチング素子の面積を小さくすることができるので、画素スイッチング素子における寄生容量を低減することができる。そうすると、画素スイッチング素子に充電される電荷量が減少するので、画像信号が入力されたときのメモリ回路のデータ入力端子（帰還インバータの出力端子）における電位の低下が小さくなり、メモリ回路の誤動作を防止することができる。
また、画素スイッチング素子と接続された走査線の負荷容量も小さくなるので、走査線駆動回路のバッファの規模を小さくでき、電気泳動表示装置の狭額縁化に寄与する構成となる。
【００１３】
前記第１のスイッチングトランジスタが、前記帰還インバータを構成するＰ型トランジスタと前記高電位電源端子との間に接続されていることが好ましい。
このような構成とすることで、第１のスイッチングトランジスタの寄生容量の充電が高電位電源端子とＰ型トランジスタの双方によって成される構成となる。これにより、メモリ回路のデータ入力端子における電位変動を抑えることができ、ノイズの発生を抑制して動作信頼性を高めることができる。
【００１４】
前記帰還インバータが複数のＰ型トランジスタを有しており、前記第１のスイッチングトランジスタが、複数の前記Ｐ型トランジスタの間に接続されている構成であってもよい。
この場合にも、第１のスイッチングトランジスタの寄生容量の充電が両側に配置された２つのＰ型トランジスタにより成されるので、メモリ回路のデータ入力端子における電位変動を効果的に抑制することができる。
【００１５】
前記第２のスイッチングトランジスタが、前記帰還インバータを構成するＮ型トランジスタと前記低電位電源端子との間に接続されていることが好ましい。
このような構成とすることで、第２のスイッチングトランジスタの寄生容量の充電が低電位電源端子とＮ型トランジスタの双方によって成される構成となる。これにより、メモリ回路のデータ入力端子における電位変動を抑えることができ、ノイズの発生を抑制して動作信頼性を高めることができる。
【００１６】
前記帰還インバータが複数のＮ型トランジスタを有しており、前記第２のスイッチングトランジスタが、複数の前記Ｎ型トランジスタの間に接続されている構成としてもよい。
この場合にも、第２のスイッチングトランジスタの寄生容量の充電が両側に配置された２つのＮ型トランジスタにより成されるので、メモリ回路のデータ入力端子における電位変動を効果的に抑制することができる。
【００１７】
レベルシフタとバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、前記走査線が、前記バッファを介して前記レベルシフタと接続されており、前記反転走査線が、前記バッファを構成する複数のインバータの間に接続されていることが好ましい。
このような構成とすることで、反転走査線に供給される反転走査信号を容易に取り出すことができる。反転走査線用にバッファが不要であることから、走査線駆動回路の規模を大きくすることなく実現できる回路である。
また、反転走査線への反転走査信号の供給が、走査線への信号供給よりも早くなるので、第１のスイッチングトランジスタに先んじて第２のスイッチングトランジスタのオンオフを切り替えることができる。これにより、画素への画像信号の入力が開始されたとき（画素スイッチング素子がオン状態となったとき）には、すでに第２のスイッチングトランジスタにおける寄生容量の充電が開始され、あるいは終了状態となっているので、寄生容量の充電に伴うメモリ回路のデータ入力端子における電位変動を抑えることができる。よって本発明によれば、ノイズが発生しにくく、動作信頼性に優れた電気泳動表示装置を実現できる。
【００１８】
レベルシフタと第１及び第２のバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、前記走査線が、前記第１のバッファを介して前記レベルシフタと接続されており、前記反転走査線が、前記第２のバッファを介して前記レベルシフタの入力端子と接続されていることが好ましい。
このような構成とした場合にも、反転走査線への信号供給が走査線への信号供給よりも先に開始されるので、先の構成と同様に、動作信頼性に優れた電気泳動表示装置を実現できる。
【００１９】
第１及び第２のレベルシフタと第１及び第２のバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、前記走査線が、前記第１のバッファを介して前記第１のレベルシフタと接続されており、前記反転走査線が、前記第２のバッファを介して前記第２のレベルシフタと接続されていることが好ましい。
このような構成とすると、走査線と反転走査線に同時に信号が供給されるため、画素への画像信号の入力に際して、第１及び第２のスイッチングトランジスタが同時に切り替わる。このとき、それぞれのスイッチングトランジスタで寄生容量が充電されるが、第１のスイッチングトランジスタのゲート端子の電位と、第２のスイッチングトランジスタのゲート端子の電位は互いに反転しているので、寄生容量の充電により変動しようとするドレイン電位が互いに異なる。したがって、互いの寄生容量を充電する動作による電位変動が打ち消し合うので、結果的にデータ入力端子における電位変動が抑えられ、ノイズが発生しにくくなる。
【００２０】
前記画素ごとに、前記メモリ回路の出力に基づいて複数の制御線と前記画素電極との接続をスイッチングするスイッチ回路が設けられていることが好ましい。
このような構成とすることで、メモリ回路に入力される画像信号と、電気泳動素子を駆動するために画素電極に印加される電圧とを別々の電位に設定することができ、また画像表示の制御の自由度も向上する。また制御線の電位状態を適切に設定することでリーク電流を防止することができ、消費電力を低減することができる。
【００２１】
前記スイッチ回路に第１及び第２の制御線が接続されており、前記スイッチ回路は前記メモリ回路の出力に基づいて前記第１及び第２の制御線を択一的に選択して前記画素電極と接続することが好ましい。
このような構成とすれば、簡素な構成で表示制御の自由度が高く、また消費電力も低減できる電気泳動表示装置となる。
【００２２】
次に、本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、動作信頼性及び製造性に優れた表示手段を具備した電子機器を提供することができる。また、低消費電力の表示手段を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２４】
（第１の実施形態）
図１は、アクティブマトリクス駆動方式の電気泳動表示装置１の概略構成図である。
電気泳動表示装置１は、複数の画素４０が配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２５】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが設けられ、これらの交差位置に対応して画素４０が設けられている。
【００２６】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２７】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画像データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画像データ「０」を規定する場合にはローレベルの画像信号を画素４０に供給し、画像データ「１」を規定する場合はハイレベルの画像信号を画素４０に供給するものとする。
【００２８】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２が設けられている。それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
なお、図１では第１の制御線９１と第２の制御線９２を１本の配線で表示しているが、実際にはそれぞれ独立した配線である（図２参照）。
【００２９】
図２は、画素４０の回路構成図である。
画素４０は、図２に示すように、駆動用ＴＦＴ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とを備えている。これらの素子を取り囲むように、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０とが配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００３０】
駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。スイッチ回路８０は、ラッチ回路７０のデータ出力端子Ｎ２及びデータ入力端子Ｎ１、並びに画素電極３５に接続されている。電気泳動素子３２は、画素電極３５と共通電極３７とで挟持されている。
【００３１】
ラッチ回路７０は、転送インバータ７０ｔと、帰還インバータ７０ｆと、第１のスイッチングトランジスタ７５と、第２のスイッチングトランジスタ７６とを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。第１のスイッチングトランジスタ７５はＰ−ＭＯＳトランジスタであり、第２のスイッチングトランジスタ７６はＮ−ＭＯＳトランジスタである。
【００３２】
転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造であり、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００３３】
転送インバータ７０ｔは、互いのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳトランジスタ７１とＮ−ＭＯＳトランジスタ７２とからなり、Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１と接続されている。
【００３４】
帰還インバータ７０ｆは、互いのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とからなり、Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。Ｐ−ＭＯＳトランジスタ７３のソース端子は、第１のスイッチングトランジスタ７５のドレイン端子と接続されている。Ｎ−ＭＯＳトランジスタ７４のソース端子は、第２のスイッチングトランジスタ７６のドレイン端子と接続されている。
【００３５】
第１のスイッチングトランジスタ７５は、帰還インバータ７０ｆと高電位電源端子ＰＨとの間に接続されている。第１のスイッチングトランジスタ７５のゲート端子は、駆動用ＴＦＴ４１のゲート端子と共通の走査線６６に接続され、ソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はＰ−ＭＯＳトランジスタ７３のソース端子と接続されている。
第２のスイッチングトランジスタ７６は、帰還インバータ７０ｆと低電位電源端子ＰＬとの間に接続されている。第２のスイッチングトランジスタ７６のゲート端子は反転走査線６７に接続され、ソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はＮ−ＭＯＳトランジスタ７４のソース端子と接続されている。
【００３６】
スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｎ−ＭＯＳトランジスタ８１とＰ−ＭＯＳトランジスタ８２とからなる。Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８１のゲート端子は、駆動用ＴＦＴ４１のドレイン端子（ラッチ回路７０のデータ入力端子Ｎ１）に接続され、Ｐ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【００３７】
第２のトランスミッションゲートＴＧ２は、Ｎ−ＭＯＳトランジスタ８３とＰ−ＭＯＳトランジスタ８４とからなる。Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｐ−ＭＯＳトランジスタ８４のゲート端子は、駆動用ＴＦＴ４１のドレイン電極に接続されている。
【００３８】
ここで、ラッチ回路７０に画像データ「１」（ハイレベルの画像信号）が記憶され、データ出力端子Ｎ２からローレベルの信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される信号Ｓ１が画素電極３５に供給される。一方、ラッチ回路７０に画像データ「０」（ローレベルの画像信号）が記憶され、データ出力端子Ｎ２からハイレベルの信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される信号Ｓ２が画素電極３５に供給される。
なお、本実施形態においては、好適な態様としてラッチ回路７０のデータ出力端子Ｎ２をスイッチ回路８０に接続する構成について説明したが、図２１の従来の画素５４０のように、出力端子Ｎ２を画素電極３５に対して直接接続する構成であっても良い。この構成であっても、ラッチ回路７０からの出力信号に応じて、電気泳動素子３２に画像を表示させることができる。また、以降説明する各実施形態においても同様である。
【００３９】
画素電極３５は、Ａｌ（アルミニウム）などにより形成され、電気泳動素子３２に電圧を印加するものである。画素電極３５は、第１のトランスミッションゲートＴＧ１及び第２のトランスミッションゲートＴＧ２と接続されている。
共通電極３７は、画素電極３５の対向電極としての機能を有し、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極であり、共通電極配線５５を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との間に狭持されており、これら画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。
【００４０】
図３は、走査線駆動回路６１の配線構造を部分的に示す図である。
走査線駆動回路６１は、走査線６６ごとに設けられたレベルシフタ１１１とバッファ１１６とを備えている。
レベルシフタ１１１は、走査信号及び反転走査信号の電位を調整する回路である。詳しくは、駆動用ＴＦＴ４１に対して十分なゲート電圧を供給するために、走査信号のハイレベル電位をデータ線駆動回路６２から出力される画像信号のハイレベル電位よりも高い電位に調整する。
バッファ１１６は、レベルシフタ１１１から供給された走査信号及び反転走査信号の電流を増幅する回路である。バッファ１１６を設けることで、走査線駆動回路６１から離れた位置の画素４０に対して、確実に走査信号を入力することができる。
【００４１】
レベルシフタ１１１の入力端子には、走査信号が供給される信号線１１２と、走査信号に対して電位が反転した反転走査信号が供給される反転信号線１１３と、が接続されている。レベルシフタ１１１の出力端子には、バッファ１１６が接続されている。
バッファ１１６は直列に接続された第１及び第２のインバータＩＮＶ１、ＩＮＶ２を備えており、バッファ１１６の出力端子となる第２のインバータＩＮＶ２の出力端子に走査線６６が接続されている。反転走査線６７は、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２の間に接続されており、第１のインバータＩＮＶ１で反転された走査信号が反転走査信号として反転走査線６７に供給される。
【００４２】
図４は、表示部５における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
【００４３】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０、スイッチ回路８０などが形成されている。
【００４４】
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１上に形成された共通電極３７は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離紙が貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００４５】
図５は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図４に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００４６】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４７】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００４８】
図６は、電気泳動素子の動作説明図である。図６（ａ）は、画素４０を白表示する場合、図６（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
図６（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色が認識される。
図６（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が認識される。
【００４９】
以上の構成を備えた電気泳動表示装置１では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。そして、記憶された電位に基づいてデータ出力端子Ｎ２から出力される電位に基づいてスイッチ回路８０を動作させることで、第１及び第２の制御線９１、９２を択一的に画素電極３５と接続する。これにより、画素電極３５に制御信号Ｓ１又は制御信号Ｓ２が入力され、図６に示したように、共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００５０】
ラッチ回路７０に画像信号を入力する際には、走査線６６にパルス状の選択信号を入力し、動作対象の画素４０の駆動用ＴＦＴ４１のゲート端子にハイレベルを入力する。これにより、駆動用ＴＦＴ４１がオン状態となってデータ線６８とラッチ回路７０のデータ入力端子Ｎ１とが電気的に接続され、データ線６８から供給される画像信号（ハイレベル、ローレベル）がラッチ回路７０に電位として記憶される。
【００５１】
本実施形態の電気泳動表示装置１では、図２に示したように、Ｐ−ＭＯＳトランジスタ７３と高電位電源端子ＰＨとの間に第１のスイッチングトランジスタ７５を設け、Ｎ−ＭＯＳトランジスタ７４と低電位電源端子ＰＬとの間に第２のスイッチングトランジスタ７６を設けたことで、上述したラッチ回路７０への画像信号の書き込みを確実に行えるようになっている。以下、かかる作用について詳細に説明する。
【００５２】
ラッチ回路７０に保持されている電位と異なる電位の画像信号を書き込み、ラッチ回路７０のデータ更新を行う場合には、ラッチ回路７０のＰ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４に抗い、データ入力端子Ｎ１の電位を強制的に画像信号の電位とする必要がある。
そのため、通常は、画像信号の書き込みを確実に行えるように、駆動用ＴＦＴ４１の電流駆動能力がＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４の電流駆動能力よりも大きくなるよう設計されている。すなわち、駆動用ＴＦＴ４１としてＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４よりも幅が大きく、オン抵抗の小さいＴＦＴが用いられている。
【００５３】
しかし、駆動用ＴＦＴ４１やＰ−ＭＯＳトランジスタ７３、Ｎ−ＭＯＳトランジスタ７４のオン電流が、製造ばらつきによって設計値からずれると、上述したラッチ回路７０のデータ更新に失敗する可能性がある。特に低温ポリシリコンプロセスによりＴＦＴを作製している場合には、単位幅あたりのオン電流が２〜３倍程度も変動することがあり、駆動用ＴＦＴ４１の電流駆動能力が設計値よりも低くなったり、Ｐ−ＭＯＳトランジスタ７３やＮ−ＭＯＳトランジスタ７４のオン抵抗が低くなる可能性が高くなる。
【００５４】
これに対して、本実施形態では、ラッチ回路７０への画像信号入力に際して、駆動用ＴＦＴ４１のゲート端子にハイレベルが供給されると、Ｐ−ＭＯＳトランジスタである第１のスイッチングトランジスタ７５がオフ状態に遷移し、帰還インバータ７０ｆを高電位電源端子ＰＨから遮断する。また、Ｎ−ＭＯＳトランジスタである第２のスイッチングトランジスタ７６も、反転走査線６７を介して供給される反転走査信号のローレベル入力によってオフ状態に遷移し、帰還インバータ７０ｆを低電位電源端子ＰＬから遮断する。
【００５５】
まず、ハイレベルの電位を保持しているラッチ回路７０に対して、ローレベルの画像信号を入力する場合には、第１のスイッチングトランジスタ７５がオフ状態であるため高電位電源端子ＰＨからデータ入力端子Ｎ１に対して電流が流れ込むことはない。したがって、駆動用ＴＦＴ４１とＰ−ＭＯＳトランジスタ７３との電流駆動能力の強弱関係にかかわらず、データ入力端子Ｎ１の電位を確実にローレベルに規定することができる。
そして、データ入力端子Ｎ１がローレベルになると、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１が駆動されてデータ出力端子Ｎ２がハイレベル（Ｖｄｄ）となり、これにより帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３がオフ状態、Ｎ−ＭＯＳトランジスタ７４がオン状態に遷移する。
その後、走査線６６の電位がローレベルとなり、反転走査線６７の電位がハイレベルとなることで、第１及び第２のスイッチングトランジスタ７５、７６がそれぞれオン状態に遷移する。このとき、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３はオフ状態、Ｎ−ＭＯＳトランジスタ７４はオン状態となっているから、ラッチ回路７０のデータ入力端子Ｎ１の電位はローレベル（Ｖｓｓ）に保持される。
【００５６】
また、ローレベルの電位を保持しているラッチ回路７０にハイレベルの画像信号を入力する場合にも、同様に、第２のスイッチングトランジスタ７６がオフ状態となっているから、データ入力端子Ｎ１から低電位電源端子ＰＬへ電流が流れることはない。したがって、駆動用ＴＦＴ４１とＮ−ＭＯＳトランジスタ７４との電流駆動能力の強弱関係にかかわらず、データ入力端子Ｎ１の電位を確実にハイレベルに規定することができる。
そして、データ入力端子Ｎ１のハイレベルにより転送インバータ７０ｔのＮ−ＭＯＳトランジスタ７２がオン状態に遷移し、データ出力端子Ｎ２がローレベル（Ｖｓｓ）となる。これにより、帰還インバータ７０ｆのＮ−ＭＯＳトランジスタ７４がオフ状態、Ｐ−ＭＯＳトランジスタ７３がオン状態に遷移する。その後、走査線６６の電位がローレベル、反転走査線６７の電位がハイレベルになると、第１及び第２のスイッチングトランジスタ７５、７６がオン状態に遷移する。このとき、Ｐ−ＭＯＳトランジスタ７３がオン状態となっているから、データ入力端子Ｎ１の電位がハイレベル（Ｖｄｄ）に保持される。
【００５７】
このように、本実施形態の電気泳動表示装置１では、第１及び第２のスイッチングトランジスタ７５、７６により帰還インバータ７０ｆを電源から切り離すことができるので、画素４０を構成する半導体素子に製造ばらつきが生じた場合にも、ラッチ回路７０に確実に画像信号を書き込むことができる。
したがって本実施形態の電気泳動表示装置は、製造ばらつきの影響を抑えられる構成を具備した製造性に優れたものであり、また回路の動作に係る信頼性にも優れた電気泳動表示装置である。
【００５８】
また、第１及び第２のスイッチングトランジスタ７５、７６は、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のオン、オフが切り替わるとき、常にオフ状態となっている。これにより、Ｐ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とが切り替わるタイミングで同時にオン状態となっても、帰還インバータ７０ｆに貫通電流が流れないようにすることができる。したがって、本実施形態の電気泳動表示装置では、消費電力を低減することもできる。
【００５９】
また、第１及び第２のスイッチングトランジスタ７５、７６を設けたことで、駆動用ＴＦＴ４１の電流駆動能力が小さくても、ラッチ回路７０への画像信号の入力を確実に行えるようになっているので、駆動用ＴＦＴ４１のゲート面積（ゲート幅とゲート長の積）を狭くすることができる。そして、駆動用ＴＦＴ４１の形成領域を狭くすることで画素回路の総面積を縮小でき、画素の高精細化にも容易に対応できる電気泳動表示装置となる。
また、ゲート面積を狭くすることで寄生容量も小さくなるので、寄生容量の充電によるデータ入力端子Ｎ１の電位変動が小さくなり、ノイズによるラッチ回路７０の誤動作を防止することができる。
さらに、ゲート面積を狭くすることで、走査線６６の負荷容量を低減することができる。したがって、走査線６６を駆動するバッファ１１６を小さくしても十分な電流を確保可能になる。これにより、走査線駆動回路６１を小さくし、電気泳動表示装置の狭額縁化を図ることができる。
【００６０】
駆動用ＴＦＴ４１のゲート面積は、ラッチ回路７０を構成するトランジスタ（Ｐ−ＭＯＳトランジスタ７１、７３、及びＮ−ＭＯＳトランジスタ７２、７４）のゲート面積の２倍以下とすることが好ましい。このような範囲とすることで、上述した作用効果をより確実に得ることができる。
また、駆動用ＴＦＴ４１のゲート面積は、ラッチ回路７０を構成するトランジスタのゲート面積の１／２以上とすることが好ましい。このような範囲とすれば、駆動用ＴＦＴ４１の電流駆動能力を確保しつつ、上述した作用効果を得ることができる。
【００６１】
また本実施形態では、第１のスイッチングトランジスタ７５は、Ｐ−ＭＯＳトランジスタ７３と高電位電源端子ＰＨとの間に接続されている。かかる構成によれば、第１のスイッチングトランジスタ７５の寄生容量の充電が、Ｐ−ＭＯＳトランジスタ７３と高電位電源線５０とにより成されるので、ラッチ回路７０のデータ入力端子Ｎ１における電位変動が生じにくくなる。
また、第２のスイッチングトランジスタ７６についても、その寄生容量の充電は、Ｎ−ＭＯＳトランジスタ７４と低電位電源線４９とにより成されるので、データ入力端子Ｎ１における電位変動は生じにくい。
したがって本実施形態によれば、データ入力端子Ｎ１の電位変動によってノイズが発生するのを抑制することができ、誤動作を生じにくい画素回路を備えた電気泳動表示装置を実現することができる。
【００６２】
また、図３に示したように、本実施形態に係る走査線駆動回路６１では、反転走査線６７が、走査線６６に接続されたバッファ１１６の中途から分岐された構成を備えている。これにより、反転走査線６７に反転走査信号を供給するためのレベルシフタやバッファを形成する必要が無いため、走査線駆動回路６１の回路規模を大きくすることなく反転走査線６７を駆動可能な構成を実現できる。
【００６３】
また上記構成によれば、反転走査線６７への信号入力が、第２のインバータＩＮＶ２の遅延時間分だけ走査線６６への信号入力よりも早くなる。これにより、反転走査信号によりスイッチングされる第２のスイッチングトランジスタ７６が、駆動用ＴＦＴ４１及び第１のスイッチングトランジスタ７５がそれぞれオン状態、オフ状態に遷移するよりも早くオフ状態に遷移する。したがって、帰還インバータ７０ｆと低電位電源端子ＰＬとを早いタイミングで電気的に切断することができ、帰還インバータ７０ｆの貫通電流を確実に防止することができる。
【００６４】
また、第２のスイッチングトランジスタ７６のオン状態への遷移も第１のスイッチングトランジスタ７５より早くなるので、第１及び第２のスイッチングトランジスタ７５、７６の寄生容量の充電が同時に成されることがなくなる。したがって、寄生容量の充電に伴うデータ入力端子Ｎ１の電位変動をより効果的に抑制することができる。
なお、これらの効果は、ラッチ回路７０のデータ出力端子Ｎ２を画素電極３５に対して直接接続する回路構成を採用した場合であっても、同様に得ることができる。また、以降説明する各実施形態においても同様である。
【００６５】
［駆動方法］
次に、本発明の電気泳動表示装置１の駆動方法について説明する。
表１は、以下の駆動方法の説明における各配線や電極の電位を示したものである。図７は、本実施形態の駆動方法におけるタイミングチャートを示す図である。図８（ａ）は、図７に示す黒色画像表示期間ＳＴ１０１における画素４０Ａ、４０Ｂの電位関係を示す図である。図８（ｂ）は、図７に示す白色画像表示期間ＳＴ１０２における画素４０Ａ、４０Ｂの電位関係を示す図である。
なお、図７及び図８において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
【００６６】
表１には、画素４０Ａに入力されている画像信号Ｄａ、画素４０Ｂに入力されている画像信号Ｄｂ、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、第１の制御線９１の電位Ｓ１、及び第２の制御線９２の電位Ｓ２が示されている。
また図７には、第１の制御線９１の電位Ｓ１、第２の制御線９２の電位Ｓ２、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、及び共通電極３７の電位Ｖｃｏｍが示されている。
【００６７】
【表１】
2009122600.tif 000003
【００６８】
本発明に係る電気泳動表示装置の駆動方法は、駆動用ＴＦＴ４１を介してラッチ回路７０に画像信号を入力する第１のステップと、画像信号を保持したラッチ回路７０の出力に基づいてスイッチ回路８０を動作させ、スイッチ回路８０により選択された第１又は第２の制御線９１、９２と画素電極３５とを接続させて、画素電極３５に電位を入力することで画像表示を行う第２のステップと、を有する。
【００６９】
図７には、上記駆動方法のうち、第２のステップである画像表示期間ＳＴ１００と、その後の電源オフ期間ＳＴ１０５とが示されている。画像表示期間ＳＴ１００では、黒色画像表示期間ＳＴ１０１と白色画像表示期間ＳＴ１０２とが順次実行される。
【００７０】
本駆動方法では、画像表示期間ＳＴ１００に先立って、画素４０（４０Ａ、４０Ｂ）のラッチ回路７０（７０ａ、７０ｂ）に画像信号を入力する（第１のステップ）。
黒表示される画素４０Ａでは、データ線６８ａにハイレベル（Ｈ）が供給され、駆動用ＴＦＴ４１ａを介してラッチ回路７０ａにハイレベル（Ｈ）が入力される。一方、白表示される画素４０Ｂでは、データ線６８ｂにローレベル（Ｌ）が供給され、駆動用ＴＦＴ４１ｂを介してラッチ回路７０ｂにローレベル（Ｌ）が入力される。
【００７１】
ラッチ回路７０ａ、７０ｂに画像信号が入力されると、高電位電源線５０の電位は画像表示用のハイレベル（Ｖｄｄ）に設定され、低電位電源線４９の電位はローレベル（Ｖｓｓ）に設定される。これにより、画素４０Ａにおけるデータ入力端子Ｎ１ａの電位はハイレベル（Ｖｄｄ）となり、データ出力端子Ｎ２ａの電位はローレベル（Ｖｓｓ）となる。また、画素４０Ｂにおけるデータ入力端子Ｎ１ｂの電位はローレベル（Ｖｓｓ）となり、データ出力端子Ｎ２ｂの電位はハイレベル（Ｖｄｄ）となる。
以上により画素４０Ａ、４０Ｂのラッチ回路７０ａ、７０ｂに画像信号を入力した後、画像表示期間ＳＴ１００（第２のステップ）に移行する。
【００７２】
画像表示期間ＳＴ１００のうち黒色画像表示期間ＳＴ１０１に移行すると、図７及び図８（ａ）に示すように、第１の制御線９１にハイレベルの電位ＶＨが供給され、第２の制御線９２は電気的に切断されたハイインピーダンス状態とされる。
ハイレベル（Ｈ）の画像信号を入力された画素４０Ａでは、データ入力端子Ｎ１ａの電位がハイレベル（Ｖｄｄ）、データ出力端子Ｎ２ａの電位がローレベル（Ｖｓｓ）となる。これにより、スイッチ回路８０ａのトランスミッションゲートＴＧ１ａがオン状態となって、第１の制御線９１から画素電極３５ａにハイレベル電位ＶＨが入力される。また、共通電極３７には、ハイレベル（ＶＨ）の期間とローレベル（ＶＬ）の期間とを周期的に繰り返すパルス状の信号が入力される。
【００７３】
すると、共通電極３７がローレベル（ＶＬ）である期間において、画素電極３５ａと共通電極３７の間の電位差により、図６（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａが黒表示される。
なお、共通電極３７がハイレベル（ＶＨ）である期間では、画素電極３５ａと共通電極３７がいずれもハイレベル（ＶＨ）となって電位差が生じないため、電気泳動粒子は移動しない。
【００７４】
一方、ローレベル（Ｌ）の画像信号が入力された画素４０Ｂでは、データ入力端子Ｎ１ｂの電位がローレベル（Ｖｓｓ）、データ出力端子Ｎ２ｂの電位がハイレベル（Ｖｄｄ）となる。これにより、スイッチ回路８０ｂのトランスミッションゲートＴＧ２ｂがオン状態となって、第２の制御線９２と画素電極３５ｂとが接続される。このとき、第２の制御線９２はハイインピーダンス状態（Ｈｉ−Ｚ）であるから、画素電極３５ｂはハイインピーダンス状態となる。そして、共通電極３７の電位によらず、現状の表示が保持される。
【００７５】
次に、白色画像表示期間ＳＴ１０２に移行すると、図７及び図８（ｂ）に示すように、第２の制御線９２にローレベルの電位ＶＬが供給され、第１の制御線９１はハイインピーダンス状態とされる。
ハイレベル（Ｈ）の画像信号が入力された画素４０Ａでは、スイッチ回路８０ａのトランスミッションゲートＴＧ１ａを介して第１の制御線９１と画素電極３５ａとが接続されている。したがって、画素電極３５ａがハイインピーダンス状態となり、黒色画像表示期間ＳＴ１０１においてなされた黒表示が保持される。
【００７６】
一方、ローレベル（Ｌ）の画像信号が入力された画素４０Ｂでは、スイッチ回路８０ｂのトランスミッションゲートＴＧ２ｂを介して第２の制御線９２と画素電極３５ｂとが接続されている。したがって、画素電極３５ｂにローレベルの電位ＶＬが入力される。
そして、共通電極３７には、ハイレベル（ＶＨ）とローレベル（ＶＬ）の期間を周期的に繰り返すパルス状の信号が入力されているので、共通電極３７がハイレベル（ＶＨ）の期間に画素電極３５ｂと共通電極３７との間に電位差が生じる。これにより、図６（ａ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ａ側に引き寄せられて、画素４０Ｂが白表示される。なお、共通電極３７がローレベル（ＶＬ）の期間には、画素電極と共通電極との間に電位差が生じないので、電気泳動粒子は移動しない。
【００７７】
白色画像表示期間ＳＴ１０２の後、電源オフ期間ＳＴ１０５に移行すると、第１及び第２の制御線９１、９２、及び共通電極３７が共通電源変調回路６４により電気的に切断され、ハイインピーダンス状態となる。これにより、第１及び第２の制御線９１、９２のいずれかと接続された画素電極３５ａ、３５ｂもハイインピーダンス状態となる。このようにして、電源オフ期間ＳＴ１０５では電気泳動素子３２が電気的に孤立した状態となり、電力を消費することなく画像を保持することができる。
【００７８】
本実施形態に係る駆動方法では、画像表示期間ＳＴ１００において、共通電極３７にハイレベル（ＶＨ）とローレベル（ＶＬ）とを周期的に繰り返すパルス状の信号を複数周期分入力している。
このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。また、コモン振り駆動の定義としては、画像表示期間ＳＴ１００において、共通電極３７にハイレベル（ＶＨ）とローレベル（ＶＬ）とを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。
【００７９】
このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位をハイレベル（ＶＨ）とローレベル（ＶＬ）の２値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極３５のスイッチング素子としてＴＦＴを用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子３２の仕様及び特性に応じて適宜定めることが好ましい。
【００８０】
以上に説明した本実施形態の駆動方法によれば、画素電極３５ａ、３５ｂ間の電位差に起因するリーク電流の発生を効果的に防止できる効果を得られる。以下、このリーク電流の防止効果について説明する。
【００８１】
電気泳動表示装置では、電気泳動粒子を十分に移動させてコントラストを確保するために、画素電極３５と共通電極３７との間に、１０Ｖ以上の電圧を印加するのが一般的である。そうすると、図８の各図に示すように黒表示の画素４０Ａと白表示の画素４０Ｂとが隣接している場合、画素電極３５ａ、３５ｂに同時に電圧を印加すると、画素電極３５ａ、３５ｂ間に１０Ｖ以上の電位差があるために強い横方向の電界が形成される。
そして、上記の電界が形成されると、接着剤層３３に含まれるわずかな水分等の影響により、接着剤層３３を介したリーク電流が流れる。このリーク電流の経路は、図８において、画素電極３５ａがハイレベル、画素電極３５ｂがローレベルであるとした場合に、第１の制御線９１からスイッチ回路８０ａ、画素電極３５ａ、接着剤層３３、画素電極３５ｂ、スイッチ回路８０ｂを経由して、第２の制御線９２に至る経路である。
【００８２】
これに対して本実施形態の駆動方法では、黒色画像表示期間ＳＴ１０１と白色画像表示期間ＳＴ１０２とを別々の期間として設けているため、黒色画像表示期間ＳＴ１０１では第２の制御線９２をハイインピーダンス状態とし、白色画像表示期間ＳＴ１０２では第１の制御線９１をハイインピーダンス状態とすることができる。これにより、上記のリーク経路が遮断され、リーク電流の発生を防止することができる。したがって本実施形態によれば、電気泳動表示装置全体での消費電力を低減することができる。
【００８３】
なお、上述したリーク電流の防止効果は得られないが、黒色画像表示期間ＳＴ１０１と白色画像表示期間ＳＴ１０２とを並行して画像表示を行うこともできる。つまり、第１の制御線９１と第２の制御線９２とを同時に駆動して、画素４０Ａ、４０Ｂの画素電極３５ａ、３５ｂへの電圧印加を同時に行う。これにより、画像表示に要する時間を短縮することができる。
【００８４】
［変形例］
次に、本実施形態の変形例について、図９及び図１０を参照して説明する。変形例に係る電気泳動表示装置は、走査線駆動回路の構成を変更したものである。
図９は、第１の変形例に係る電気泳動表示装置に備えられた走査線駆動回路２６１の回路構成を部分的に示す図である。図１０は、第２の変形例に係る電気泳動表示装置に備えられた走査線駆動回路３６１の回路構成を部分的に示す図である。
【００８５】
まず、第１の変形例に係る走査線駆動回路２６１は、図９に示すように、各々の走査線６６に対応して設けられたレベルシフタ１１１と、第１のバッファ２１６とを備えており、さらに反転走査線６７に対応して設けられた第２のバッファ２１７を備えている。
【００８６】
レベルシフタ１１１の出力端子に、第１のバッファ２１６を構成する第１のインバータＩＮＶ１ａと第２のインバータＩＮＶ２ａとが直列に接続されており、第２のインバータＩＮＶ２ａの出力端子に走査線６６が接続されている。第２のバッファ２１７は、直列に接続された第１のインバータＩＮＶ１ｂと第２のインバータＩＮＶ２ｂとを備えており、第１のインバータＩＮＶ１ａの入力端子は、レベルシフタ１１１の反転走査信号の入力端子に接続されている。第２のインバータＩＮＶ２ｂの出力端子に反転走査線６７が接続されている。
【００８７】
以上の構成を備えた走査線駆動回路２６１によれば、反転走査線６７がレベルシフタ１１１の入力端子側で分岐されているので、第１実施形態における走査線駆動回路６１と比較しても、反転走査線６７への信号入力が走査線６６への信号入力より早くなる。これにより、第２のスイッチングトランジスタ７６がオフ状態に遷移するタイミングと、オン状態に復帰するタイミングが、駆動用ＴＦＴ４１の状態が遷移するタイミングよりも早くなる。したがって、第２のスイッチングトランジスタ７６がオン状態に復帰する際の寄生容量の充電を確実に行うことができる。よって本変形例によれば、データ入力端子Ｎ１の電位変動をより小さくすることができ、ノイズによるラッチ回路７０の誤動作をより確実に防止することができる。
【００８８】
なお、第１の変形例に係る構成では、反転走査線６７にレベルシフタ１１１を介さない反転走査信号が供給されるため、第１実施形態に係る構成と比較して画素４０に供給される反転走査信号のハイレベル電位が低くなってしまう。しかしながら、第２のスイッチングトランジスタ７６は帰還インバータ７０ｆの低電位電源側に接続されており、ハイレベル電位Ｖｓｓが印加されることはないため、ハイレベル電位が若干低い反転走査信号であても第２のスイッチングトランジスタ７６のスイッチングには十分である。
【００８９】
次に、第２の変形例に係る走査線駆動回路３６１は、図１０に示すように、各々の走査線６６に対応して設けられた第１のレベルシフタ１１１及び第１のバッファ２１６と、各々の反転走査線６７に対応して設けられた第２のレベルシフタ３１１及び第２のバッファ３１６とを備えている。
【００９０】
第１のレベルシフタ１１１から走査線６６に至る配線構造は、第１の変形例と共通である。一方、第２のレベルシフタ３１１の出力端子に、第２のバッファ３１６を構成する第１のインバータＩＮＶ１ｃと第２のインバータＩＮＶ２ｃとが直列に接続されており、第２のインバータＩＮＶ２ｃの出力端子に反転走査線６７が接続されている。第１のレベルシフタ１１１は、その出力端子から走査信号を出力し、第２のレベルシフタ３１１は、その出力端子から反転走査信号を出力する。
【００９１】
以上の構成を備えた走査線駆動回路３６１によれば、走査線６６への信号入力と反転走査線６７への信号入力とがほぼ同時に成される。したがって、画素４０の駆動用ＴＦＴ４１と第１及び第２のスイッチングトランジスタ７５、７６は、ほぼ同時に状態遷移する。そうすると、画素４０への画像信号入力の後に、第１のスイッチングトランジスタ７５がオン状態に復帰する際の寄生容量の充電動作と、第２のスイッチングトランジスタ７６がオン状態に復帰する際の寄生容量の充電動作とが同時に行われる。
このとき、第１のスイッチングトランジスタ７５はドレイン端子をハイレベルにし、第２のスイッチングトランジスタ７６はドレイン端子をローレベルにしようとするので、これらのドレイン端子での電位変動が打ち消し合うことでデータ入力端子Ｎ１における電位変動が抑制される。
したがって、第２の変形例によれば、データ入力端子Ｎ１の電位変動によるノイズの発生を抑え、ラッチ回路７０の誤動作を効果的に防止することができる。
【００９２】
［実施例］
次に、第１実施形態に係る実施例としての回路シミュレーションの結果について、図１１及び図１２を参照して説明する。
図１１は、第１実施形態の電気泳動表示装置における回路シミュレーション結果を示す図である。図１２は、図２に示した画素回路において、反転走査線６７の電位を走査線６６よりも後に切り替えたときの回路シミュレーション結果を示す図である。
図１１において、「Ｄ」はデータ線６８の電位、「Ｇ」は走査線６６の電位、「Ｇｂ」は反転走査線６７の電位、「Ｎ１」はデータ入力端子Ｎ１の電位、「Ｎ２」はデータ出力端子Ｎ２の電位である。
【００９３】
回路シミュレーションの具体的な条件は以下の通りである。
図１１の各グラフ示す時刻ｔ１０において、走査線６６の電位Ｇを５Ｖ（ハイレベル）とし、ラッチ回路７０のデータ入力端子Ｎ１に、データ線６８の電位Ｄ（３．３Ｖ；ハイレベル）を入力した。
次に、時刻ｔ１０から所定時間が経過した後の時刻ｔ１１から時刻ｔ１２にかけて、反転走査線６７の電位Ｇｂを０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替えた。
次に、反転走査線６７の電位Ｇｂが５Ｖになった後の時刻ｔ１３から時刻ｔ１４にかけて走査線６６の電位Ｇを５Ｖ（ハイレベル）から０Ｖ（ローレベル）に切り替えた。
【００９４】
以上の動作についてのデータ入力端子Ｎ１の電位のシミュレーション結果によれば、データ入力端子Ｎ１の電位は、走査線６６の電位Ｇが切り替わる過渡期において３．３Ｖ（ハイレベル）からおよそ２．６Ｖまで低下した。しかし、その後に走査線６６の電位Ｇが０Ｖ（ローレベル）に移行すると、入力端子Ｎ１の電位は再び３．３Ｖ（ハイレベル）に戻り、データ入力端子Ｎ１において３．３Ｖ（ハイレベル）の画像信号の反転は生じなかった。
【００９５】
次に、図１２において、「Ｄ」はデータ線６８の電位、「Ｇ」は走査線６６の電位、「Ｇｂ」は反転走査線６７の電位、「Ｎ１」はデータ入力端子Ｎ１の電位、「Ｎ２」はデータ出力端子Ｎ２の電位である。
【００９６】
回路シミュレーションの具体的な条件は以下の通りである。
図１２の各グラフに示す時刻ｔ２０において、走査線６６の電位Ｇを５Ｖ（ハイレベル）とし、ラッチ回路７０のデータ入力端子Ｎ１にデータ線６８の電位Ｄ（３．３Ｖ；ハイレベル）を入力した。
次に、時刻ｔ２０から所定時間が経過した後の時刻ｔ２１から時刻ｔ２２にかけて走査線６６の電位Ｇを５Ｖ（ハイレベル）から０Ｖ（ローレベル）に切り替えた。
次に、走査線６６の電位Ｇが０Ｖになった後の時刻ｔ２３から時刻ｔ２４にかけて、反転走査線６７の電位Ｇｂを０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替えた。
【００９７】
以上の動作についてのデータ入力端子Ｎ１の電位のシミュレーション結果によれば、走査線６６の電位Ｇが切り替わる過渡期において、データ入力端子Ｎ１の電位は３．３Ｖ（ハイレベル）からおよそ２．６Ｖまで一時的に低下した。しかし、その後再び３．３Ｖに回復し、データ入力端子Ｎ１における画像信号の反転は起こらなかった。
【００９８】
以上に説明したように、図１１及び図１２に結果を示した回路シミュレーションでは、走査信号（Ｇ）と反転走査信号（Ｇｂ）を入力するタイミングを異ならせても、データ入力端子Ｎ１の電位変動幅に大きな違いは生じなかった。これは、第１のスイッチングトランジスタ７５と第２のスイッチングトランジスタ７６とが、いずれも帰還インバータ７０ｆより電源側に配置されていたためであると考えられる。すなわち、これらのスイッチングトランジスタ７５、７６はデータ入力端子Ｎ１と直接接続されていないため、寄生容量の充電による電位変動がデータ入力端子Ｎ１の電位にほとんど影響しなかったものと考えられる。
【００９９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図１３は、第２実施形態に係る電気泳動表示装置に備えられた画素２４０の回路構成図である。なお、図１３において図２と共通の構成要素には同一の符号を付し、それらの詳細な説明は適宜省略する。
【０１００】
図１３に示す画素２４０は、駆動用ＴＦＴ４１と、ラッチ回路（メモリ回路）２７０と、スイッチ回路８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。
なお、ラッチ回路２７０以外の構成（駆動用ＴＦＴ４１、スイッチ回路８０等）は図２に示した画素４０と共通であるから、以下では主にラッチ回路２７０について説明する。
【０１０１】
ラッチ回路２７０は、転送インバータ７０ｔと、帰還インバータ７０ｆと、第１のスイッチングトランジスタ７５と、第２のスイッチングトランジスタ７６とを備えている。
本実施形態に係る画素２４０では、第１及び第２のスイッチングトランジスタ７５、７６の配置が第１実施形態とは異なっている。すなわち、第１のスイッチングトランジスタ７５はＰ−ＭＯＳトランジスタ７３とデータ入力端子Ｎ１との間に接続されており、第２のスイッチングトランジスタ７６はＮ−ＭＯＳトランジスタ７４とデータ入力端子Ｎ１との間に接続されている。
【０１０２】
以上の構成を備えた画素２４０を備える電気光学装置においても、第１実施形態に係る電気光学装置と同様の作用効果を得ることができる。すなわち、ラッチ回路２７０への画像信号の入力に際して、走査線６６と接続された第１のスイッチングトランジスタ７５と、反転走査線６７と接続された第２のスイッチングトランジスタ７６とがオフ状態となる。これにより、ラッチ回路２７０のデータ入力端子Ｎ１は、これらのスイッチングトランジスタ７５、７６によって、それぞれ高電位電源端子ＰＨ、低電位電源端子ＰＬから電気的に切断されるので、データ入力端子Ｎ１の電位を確実に規定することができる。したがって、ラッチ回路２７０への画像信号の入力を確実に行うことができ、製造性及び動作信頼性に優れた電気泳動表示装置を実現することができる。
【０１０３】
また本実施形態の電気泳動表示装置においても、先の第１実施形態で示した走査線駆動回路６１、第１及び第２の変形例に係る走査線駆動回路２６１、３６１のいずれも採用することができる。
図３に示した走査線駆動回路６１、又は図９に示した走査線駆動回路２６１を用いれば、反転走査線６７に反転走査信号を供給する回路を、走査線６６に走査信号を供給する回路と一部共用することができるので、走査線駆動回路の回路規模を大きくすることなく、反転走査線６７への信号入力が可能になる。
また、図１０に示した走査線駆動回路３６１を用いれば、第１及び第２のスイッチングトランジスタ７５、７６のオン、オフ動作が同時に成されるので、特に、第１及び第２のスイッチングトランジスタ７５、７６において寄生容量の充電動作が生じる際のデータ入力端子Ｎ１の電位変動を抑制できるという利点が得られる。
【０１０４】
［実施例］
次に、第２実施形態に係る実施例としての回路シミュレーションの結果について、図１４から図１６を参照して説明する。
図１４は、第２実施形態に係る画素２４０を備えるとともに、図３に示した構成の走査線駆動回路６１を備えた電気泳動表示装置の回路シミュレーション結果を示す図である。
図１５は、第２実施形態に係る画素２４０を備えるとともに、図１０に示した構成の走査線駆動回路３６１を備えた電気泳動表示装置の回路シミュレーション結果を示す図である。
図１６は、図１４に示した条件と同一の構成において、反転走査線６７の電位Ｇｂの切替タイミングを、走査線６６の切替タイミングよりも遅らせた条件で行った回路シミュレーション結果を示す図である。
図１４〜図１６において、「Ｄ」はデータ線６８の電位、「Ｇ」は走査線６６の電位、「Ｇｂ」は反転走査線６７の電位、「Ｎ１」はデータ入力端子Ｎ１の電位、「Ｎ２」はデータ出力端子Ｎ２の電位である。
【０１０５】
図１４に対応する回路シミュレーションの具体的条件は以下の通りである。
図１４の各グラフに示す時刻ｔ３０において、走査線６６の電位Ｇを５Ｖ（ハイレベル）とし、ラッチ回路２７０のデータ入力端子Ｎ１に、データ線６８の電位Ｄ（３．３Ｖ；ハイレベル）を入力した。
次に、時刻ｔ３０から所定時間が経過した後の時刻ｔ３１から時刻ｔ３２にかけて、反転走査線６７の電位Ｇｂを０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替えた。
次に、反転走査線６７の電位Ｇｂが５Ｖになった後の時刻ｔ３３から時刻ｔ３４にかけて走査線６６の電位を５Ｖ（ハイレベル）から０Ｖ（ローレベル）に切り替えた。
【０１０６】
以上の動作についてのデータ入力端子Ｎ１の電位のシミュレーション結果によれば、走査線６６の電位Ｇが切り替わる過渡期に、データ入力端子Ｎ１の電位が一時的に３．３Ｖ（ハイレベル）からおよそ２．６Ｖまで低下した。しかし、その後走査線６６の電位Ｇが０Ｖ（ローレベル）に移行すると、入力端子Ｎ１の電位は再び３．３Ｖ（ハイレベル）に戻り、データ入力端子Ｎ１において３．３Ｖ（ハイレベル）の画像信号の反転は生じなかった。
【０１０７】
次に、図１５に対応する回路シミュレーションの具体的条件は以下の通りである。
図１５の各グラフに示す時刻ｔ４０において、走査線６６の電位Ｇを５Ｖ（ハイレベル）とし、ラッチ回路２７０のデータ入力端子Ｎ１にデータ線６８の電位Ｄ（３．３Ｖ；ハイレベル）を入力した。
次に、時刻ｔ４０から所定時間が経過した後の時刻ｔ４１から時刻ｔ４２にかけて、走査線６６の電位Ｇを５Ｖ（ハイレベル）から０Ｖ（ローレベル）に切り替える動作と、反転走査線６７の電位Ｇｂを０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替える動作とを行った。
【０１０８】
以上の動作についてのデータ入力端子Ｎ１の電位のシミュレーション結果によれば、走査線６６及び反転走査線６７の電位Ｇ、Ｇｂが切り替わる過渡期において、データ入力端子Ｎ１の電位が３．３Ｖ（ハイレベル）からおよそ２．４Ｖに低下した。しかし、走査線６６の電位Ｇが０Ｖ（ローレベル）に移行し、反転走査線６７の電位Ｇｂが５Ｖ（ハイレベル）に移行すると、データ入力端子Ｎ１の電位は再び３．３Ｖ（ハイレベル）に戻り、データ入力端子Ｎ１において３．３Ｖ（ハイレベル）の画像信号の反転は生じなかった。
【０１０９】
次に、図１６に対応する回路シミュレーションの具体的条件は以下の通りである。
図１６の各グラフに示す時刻ｔ５０において、走査線６６の電位Ｇを５Ｖ（ハイレベル）とし、ラッチ回路２７０のデータ入力端子Ｎ１にデータ線６８の電位Ｄ（３．３Ｖ；ハイレベル）を入力した。
次に、時刻ｔ５０から所定時間が経過した後の時刻ｔ５１から時刻ｔ５２にかけて、走査線６６の電位Ｇを５Ｖ（ハイレベル）から０Ｖ（ローレベル）に切り替えた。
次に、走査線６６の電位Ｇが０Ｖになった後の時刻ｔ５３から時刻ｔ５４にかけて、反転走査線６７の電位Ｇｂを０Ｖ（ローレベル）から５Ｖ（ハイレベル）に切り替えた。
【０１１０】
以上の動作についてのデータ入力端子Ｎ１の電位のシミュレーション結果によれば、走査線６６の電位Ｇが切り替わる過渡期において、データ入力端子Ｎ１の電位が３．３Ｖ（ハイレベル）からおよそ２．３Ｖまで一時的に低下した。しかし、その後３．３Ｖに回復し、画像信号の反転は起こらなかった。
【０１１１】
以上に説明したように、図１４から図１６に示した回路シミュレーションの結果から、反転走査線６７の電位Ｇｂを走査線６６の電位Ｇよりも先に切り替える駆動方法（図１４）が、データ入力端子Ｎ１の電位変動を抑える最も好ましい駆動方法であることがわかる。したがって、このような駆動方法を行なうことができる走査線駆動回路６１（図３）、及び走査線駆動回路２６１（図９）の回路構成が本実施形態において有効である。
【０１１２】
「
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１７は、第３実施形態に係る電気泳動表示装置に備えられた画素３４０の回路構成図である。なお、図１７において図２及び図１３と共通の構成要素には同一の符号を付し、それらの詳細な説明は適宜省略する。
【０１１３】
図１７に示す画素３４０は、駆動用ＴＦＴ４１と、ラッチ回路（メモリ回路）３７０と、スイッチ回路３８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。なお、ラッチ回路３７０及びスイッチ回路３８０以外の構成（駆動用ＴＦＴ４１、画素電極３５等）は、図２に示した画素４０と共通であるから、以下では主にラッチ回路３７０とスイッチ回路３８０とについて説明する。
【０１１４】
ラッチ回路３７０は、転送インバータ３７０ｔと、帰還インバータ３７０ｆと、第１のスイッチングトランジスタ７５と、第２のスイッチングトランジスタ７６とを備えている。
【０１１５】
転送インバータ３７０ｔは、２つのＰ−ＭＯＳトランジスタ７１ａ、７１ｂと、２つのＮ−ＭＯＳトランジスタ７２ａ、７２ｂとからなるＣ−ＭＯＳインバータである。Ｐ−ＭＯＳトランジスタ７１ａ、７１ｂ、及びＮ−ＭＯＳトランジスタ７２ａ、７２ｂの各ゲート端子はラッチ回路３７０のデータ入力端子Ｎ１に接続されている。
【０１１６】
Ｐ−ＭＯＳトランジスタ７１ａ、７１ｂは直列に接続されており、Ｐ−ＭＯＳトランジスタ７１ａのソース端子が高電位電源端子ＰＨに接続され、Ｐ−ＭＯＳトランジスタ７１ｂのドレイン端子がラッチ回路３７０のデータ出力端子Ｎ２に接続されている。
Ｎ−ＭＯＳトランジスタ７２ａ、７２ｂは直列に接続されており、Ｎ−ＭＯＳトランジスタ７２ａのソース端子が低電位電源端子ＰＬに接続され、Ｎ−ＭＯＳトランジスタ７２ｂのドレイン端子がラッチ回路３７０のデータ出力端子Ｎ２に接続されている。
【０１１７】
帰還インバータ３７０ｆは、２つのＰ−ＭＯＳトランジスタ７３ａ、７３ｂと、２つのＮ−ＭＯＳトランジスタ７４ａ、７４ｂとからなるＣ−ＭＯＳインバータである。そして、本実施形態の場合、第１のスイッチングトランジスタ７５が、２つのＰ−ＭＯＳトランジスタ７３ａ、７３ｂの間に接続されており、第２のスイッチングトランジスタ７６が、２つのＮ−ＭＯＳトランジスタ７４ａ、７４ｂの間に接続されている。
【０１１８】
すなわち、帰還インバータ３７０ｆのＰチャネル側において、高電位電源端子ＰＨ側から順に、Ｐ−ＭＯＳトランジスタ７３ａ、第１のスイッチングトランジスタ７５、Ｐ−ＭＯＳトランジスタ７３ｂが直列に接続されている。Ｐ−ＭＯＳトランジスタ７３ｂのドレイン端子はラッチ回路３７０のデータ入力端子Ｎ１に接続されている。
また、Ｎチャネル側において、低電位電源端子ＰＬ側から順に、Ｎ−ＭＯＳトランジスタ７４ａ、第２のスイッチングトランジスタ７６、Ｎ−ＭＯＳトランジスタ７４ｂが直列に接続されている。Ｎ−ＭＯＳトランジスタ７４ｂのドレイン端子はラッチ回路３７０のデータ入力端子Ｎ１に接続されている。
さらに、Ｐ−ＭＯＳトランジスタ７３ａ、７３ｂ、及びＮ−ＭＯＳトランジスタ７４ａ、７４ｂのゲート端子は、ラッチ回路３７０のデータ出力端子Ｎ２に接続されている。
また、第１のスイッチングトランジスタ７５のゲート端子は走査線６６に接続されており、第２のスイッチングトランジスタ７６のゲート端子は反転走査線６７に接続されている。
【０１１９】
スイッチ回路３８０は、第１のトランスミッションゲートＴＧ１１と第２のトランスミッションゲートＴＧ２２とを備えている。
第１のトランスミッションゲートＴＧ１１は、直列接続された２つのＮ−ＭＯＳトランジスタ８１ａ、８１ｂと、直列接続された２つのＰ−ＭＯＳトランジスタ８２ａ、８２ｂとを備えている。
Ｎ−ＭＯＳトランジスタ８１ａ及びＰ−ＭＯＳトランジスタ８２ａのソース端子は第１の制御線９１に接続されている。Ｎ−ＭＯＳトランジスタ８１ｂ及びＰ−ＭＯＳトランジスタ８２ｂのドレイン端子は画素電極３５に接続されている。
Ｎ−ＭＯＳトランジスタ８１ａ、８１ｂのゲート端子は、ラッチ回路３７０のデータ入力端子Ｎ１に接続され、Ｐ−ＭＯＳトランジスタ８２ａ、８２ｂのゲート端子は、ラッチ回路３７０のデータ出力端子Ｎ２に接続されている。
【０１２０】
第２のトランスミッションゲートＴＧ２２は、直列接続された２つのＮ−ＭＯＳトランジスタ８３ａ、８３ｂと、直列接続された２つのＰ−ＭＯＳトランジスタ８４ａ、８４ｂとを備えている。
Ｎ−ＭＯＳトランジスタ８３ａ及びＰ−ＭＯＳトランジスタ８４ａのソース端子は第２の制御線９２に接続されている。Ｎ−ＭＯＳトランジスタ８３ｂ及びＰ−ＭＯＳトランジスタ８４ｂのドレイン端子は画素電極３５に接続されている。
Ｎ−ＭＯＳトランジスタ８３ａ、８３ｂのゲート端子は、ラッチ回路３７０のデータ出力端子Ｎ２に接続され、Ｐ−ＭＯＳトランジスタ８４ａ、８４ｂのゲート端子は、ラッチ回路３７０のデータ入力端子Ｎ１に接続されている。
【０１２１】
以上の構成の画素３４０では、第１のスイッチングトランジスタ７５がＰ−ＭＯＳトランジスタ７３ａ、７３ｂの間に接続されているので、第１のスイッチングトランジスタ７５がオフ状態からオン状態に遷移する際の寄生容量の充電が、２つのＰ−ＭＯＳトランジスタ７３ａ、７３ｂにより成される。また、第２のスイッチングトランジスタ７６における寄生容量の充電も同様に、Ｎ−ＭＯＳトランジスタ７４ａ、７４ｂによって成される。したがって、寄生容量の充電による電位変動がデータ入力端子Ｎ１の電位に影響しにくく、ノイズが発生しにくい画素回路となっている。
【０１２２】
また、ラッチ回路３７０に画像信号を入力する際に、第１及び第２のスイッチングトランジスタ７５、７６がオフ状態となっているので、Ｐ−ＭＯＳトランジスタ７３ａ、７３ｂと、Ｎ−ＭＯＳトランジスタ７４ａ、７４ｂとのオン、オフが切り替わる際の貫通電流の発生を防止することができる。これにより、画素回路の消費電力を低減することができる。
【０１２３】
なお、画素３４０においても、先の実施形態の画素４０、２４０と同様に、駆動用ＴＦＴ４１がオン状態となってデータ線６８からラッチ回路３７０に画像信号が入力される際に、第１及び第２のスイッチングトランジスタ７５、７６がオフ状態となる。すなわち、ラッチ回路３７０のデータ入力端子Ｎ１が高電位電源端子ＰＨ及び低電位電源端子ＰＬから遮断される。したがって、データ入力端子Ｎ１の電位を確実に規定することができ、入力された画像信号を確実にラッチ回路３７０に記憶することができる。
【０１２４】
また本実施形態の電気泳動表示装置においても、先の第１実施形態で示した走査線駆動回路６１、第１及び第２の変形例に係る走査線駆動回路２６１、３６１のいずれも採用することができる。
図３に示した走査線駆動回路６１、又は図９に示した走査線駆動回路２６１を用いれば、反転走査線６７に反転走査信号を供給する回路を、走査線６６に走査信号を供給する回路と一部共用することができるので、走査線駆動回路の回路規模を大きくすることなく、反転走査線６７への信号入力が可能になる。
また、図１０に示した走査線駆動回路３６１を用いれば、第１及び第２のスイッチングトランジスタ７５、７６のオン、オフ動作が同時に成されるので、特に、第１及び第２のスイッチングトランジスタ７５、７６において寄生容量の充電動作が生じる際のデータ入力端子Ｎ１の電位変動を抑制できるという利点が得られる。
【０１２５】
［電子機器］
次に、上記各実施形態の電気泳動表示装置１を、電子機器に適用した場合について説明する。
図１８は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記各実施形態の電気泳動表示装置１からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられ、時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【０１２６】
次に、図１９は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１を表示領域１１０１として備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
図２０は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、図１９に示した電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１２７】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、動作信頼性に優れた表示部を備える電子機器となっている。また、表示部における消費電力を低減することもできる。
なお、図１８から図２０に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【０１２８】
【図１】第１実施形態に係る電気泳動表示装置の概略構成図。
【図２】第１実施形態に係る電気泳動表示装置の画素回路を示す図。
【図３】第１実施形態に係る走査線駆動回路の構成図。
【図４】第１実施形態に係る電気泳動表示装置の概略断面図。
【図５】マイクロカプセルの概略断面図。
【図６】電気泳動素子の動作説明図。
【図７】第１実施形態に係る駆動方法におけるタイミングチャート。
【図８】第１実施形態に係る駆動方法における画素の状態を示す図。
【図９】第１の変形例に係る走査線駆動回路の構成図。
【図１０】第２の変形例に係る走査線駆動回路の構成図。
【図１１】第１実施形態に係る実施例の回路シミュレーション結果を示す図。
【図１２】第１実施形態に係る実施例の回路シミュレーション結果を示す図。
【図１３】第２実施形態に係る電気泳動表示装置の画素回路を示す図。
【図１４】第２実施形態に係る実施例の回路シミュレーション結果を示す図。
【図１５】第２実施形態に係る実施例の回路シミュレーション結果を示す図。
【図１６】第２実施形態に係る実施例の回路シミュレーション結果を示す図。
【図１７】第３実施形態に係る電気泳動表示装置の画素回路を示す図。
【図１８】電子機器の一例を示す図。
【図１９】電子機器の一例を示す図。
【図２０】電子機器の一例を示す図。
【図２１】従来の画素回路を示す図。
【符号の説明】
【０１２９】
１  電気泳動表示装置、５  表示部、４０，２４０，３４０  画素、３２  電気泳動素子、３３  接着剤層、３５  画素電極、３７  共通電極（対向電極）、４１  駆動用ＴＦＴ（画素スイッチング素子）、６１，２６１，３６１  走査線駆動回路、６６  走査線、６７  反転走査線、７０，２７０，３７０  ラッチ回路（メモリ回路）、７０ｆ，３７０ｆ  帰還インバータ、７０ｔ，３７０ｔ  転送インバータ、７５  第１のスイッチングトランジスタ、７６  第２のスイッチングトランジスタ、８０，３８０  スイッチ回路、９１  第１の制御線、９２  第２の制御線、１１１，３１１  レベルシフタ、１１６，２１６，２１７，３１６  バッファ、ＩＮＶ１，ＩＮＶ２  インバータ、ＴＧ１，ＴＧ１１  第１のトランスミッションゲート、ＴＧ２，ＴＧ２２  第２のトランスミッションゲート、ＰＨ  高電位電源端子、ＰＬ  低電位電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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