(57)【要約】【課題】素子サイズを小さくすることで製造バラツキが大きくなっても、そのバラツキの影響を大幅に緩和できるようにする。【解決手段】同一特性であるべき複数の単位素子を入力データに応じて組み合わせることにより前記入力データに応じて出力値が設定される回路に対して、前記入力データが同一であっても、時間的に連続する２個の入力データ間で前記単位素子の組み合わせを異ならせるとき、１つの前記入力データの入力に対して、前記単位素子の組み合わせを少なくとも１回以上異なる組み合わせに切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一特性であるべき複数の単位素子を入力データに応じて組み合わせることにより出力値が設定される回路に対して、前記入力データが同一であっても、時間的に連続する入力データ間で前記単位素子の組み合わせを異ならせるダイナミック・エレメント・マッチング方法において、
それぞれの前記入力データの入力に対して、前記単位素子の組み合わせを少なくとも１回以上切り替えることを特徴とするダイナミック・エレメント・マッチング方法。
【請求項２】
請求項１に記載のダイナミック・エレメント・マッチング方法において、
１つの前記入力データの入力に対して、前記単位素子の組み合わせを少なくとも１回以上切り替えるとき、前回の組み合わせから今回の組み合わせへ循環しシフトすることを特徴とするダイナミック・エレメント・マッチング方法。
【請求項３】
請求項２に記載のダイナミック・エレメント・マッチング方法において、
５値出力データに１回の組み合わせ切り替えを行い、４種類の出力から１種類のシフト量を選択して使用することを特徴とするダイナミック・エレメント・マッチング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路を構成する単位素子バラツキの影響を緩和するダイナミック・エレメント・マッチング（ＤＥＭ）方法に関するものである。
【背景技術】
【０００２】
ダイナミック・エレメント・マッチング方法は、素子バラツキに起因する処理誤差等を軽減するために、例えばΔΣ型Ｄ／Ａ変換器等に適用される。図４はΔΣ型Ｄ／Ａ変換器の構成を示す回路図であって、デジタル入力信号をΔΣ変調するΔΣ変調器１０、そのΔΣ変調器１０で得られた所定ビットのバイナリコードを４ビットのサーマルコードに変換するサーマルコード発生器２０、および発生したサーマルコードによって５値の離散電圧を発生する離散電圧発生回路３０からなる。
【０００３】
離散電圧発生回路３０は、Ｈ接点に基準電圧ＶＲＥＦが印加し、Ｌ接点がＧＮＤに接地された４個のスイッチＳＷ１〜ＳＷ４と、一方の端子が出力端子に接続され、他方の端子がスイッチＳＷ１〜ＳＷ４のＭ接点に接続された抵抗素子Ｒ１〜Ｒ４からなる。スイッチＳＷ１〜ＳＷ４は同一特性（スイッチを構成するトランジスタの特性）のものが、また抵抗素子Ｒ１〜Ｒ４は同一抵抗値のものが、それぞれ使用される。
【０００４】
離散電圧発生回路３０は、サーマル電圧発生回路２０で発生するサーマルコードに応じて、図５に示すように、スイッチＳＷ１〜ＳＷ４の接点が切り替わる。サーマルコードが００００（＝０）のときは、スイッチＳＷ１〜ＳＷ４は全てＬ接点に切り替わり、出力は０（＝ＧＮＤ）となる。サーマルコードが０００１（＝１）のときは、スイッチＳＷ１〜ＳＷ３がＬ接点に切り替わり、スイッチＳＷ４がＨ接点に切り替わり、出力はＶＲＥＦ／４となる。サーマルコードが００１１（＝２）のときは、スイッチＳＷ１，ＳＷ２がＬ接点に切り替わり、スイッチＳＷ３，ＳＷ４がＨ接点に切り替わり、出力はＶＲＥＦ／２となる。サーマルコードが０１１１（＝３）のときは、スイッチＳＷ１がＬ接点に切り替わり、スイッチＳＷ２〜ＳＷ４がＨ接点に切り替わり、出力は３ＶＲＥＦ／４となる。サーマルコードが１１１１（＝４）のときは、スイッチＳＷ１〜ＳＷ４が全てＨ接点に切り替わり、出力はＶＲＥＦとなる。
【０００５】
ところが、実際の回路では、同一特性であるべきスイッチＳＷ１〜ＳＷ４にはバラツキがあり、また同一抵抗値であるべき抵抗素子Ｒ１〜Ｒ４にも同様にバラツキがある。したがって、サーマルコードに応じて選択されるスイッチや抵抗素子の組み合わせが、図５に示したように各サーマルコード毎に固定されているときは、出力する離散電圧にそのバラツキがそのまま表れて、変換誤差が大きくなり、リニアリティが劣化しＤ／Ａ変換器としての特性が劣化することになる。
【０００６】
そこで、バラツキを軽減するために、ダイナミック・エレメント・マッチング方式が採用される。その内のデータ・ウェイティング・アベレージング（ＤＷＡ）方式は、スイッチＳＷ１と抵抗素子Ｒ１の組を単位素子Ａ１、スイッチＳＷ２と抵抗素子Ｒ２の組を単位素子Ａ２、スイッチＳＷ３と抵抗素子Ｒ３の組を単位素子Ａ３、スイッチＳＷ４と抵抗素子Ｒ４の組を単位素子Ａ４として、使用する単位素子Ａ１〜Ａ４の組み合わせを、時間ごと、サーマルコードごとに、変化させ循環させるものである。
【０００７】
例えば、図６に示すように、時刻ｔ１でサーマルコード「２」が入力するときは、単位素子Ａ１，Ａ２のスイッチがＨ接点、単位素子Ａ３，Ａ４のスイッチがＬ接点に設定される。続く時刻ｔ２でサーマルコード「３」が入力するときは、前回スイッチがＨ接点に設定された単位素子Ａ２の右隣から循環する単位素子Ａ３、Ａ４，Ａ１のスイッチがＨ接点、単位素子Ａ２のスイッチがＬ接点に設定される。続く時刻ｔ３でサーマルコード「１」が入力するときは、前回スイッチがＨ接点に設定された単位素子Ａ１の右隣の単位素子Ａ２のスイッチがＨ接点、残りの単位素子Ａ３，Ａ４，Ａ１のスイッチがＬ接点に設定される。続く時刻ｔ４でサーマルコード「４」が入力するときは、前回スイッチがＨ接点に設定された単位素子Ａ２の右隣から循環する単位素子Ａ３，Ａ４，Ａ１，Ａ２のスイッチがＨ接点に設定される。続く時刻ｔ５でサーマルコード「０」が入力するときは、全部の単位素子Ａ１，Ａ２，Ａ３，Ａ４のスイッチがＬ接点に設定される。続く時刻ｔ６でサーマルコード「１」が入力するときは、単位素子Ａ３のスイッチがＨ接点に、他の単位素子Ａ４，Ａ１，Ａ２のスイッチがＬ接点に設定される（例えば、非特許文献１参照）。
【０００８】
このようにして出力される離散電圧は、同じ値のサーマルコードであっても、前回の場合と今回の場合で単位素子の組み合わせが異なるので、例えば同じサーマルコードが連続するような場合でも、長時間の平均によって単位素子間のバラツキが平均化されるため、そのバラツキに起因するＤ／Ａ変換器のリニアリティ特性劣化が緩和される。
【非特許文献１】Ywvs Greerts,et al,“DESIGN OF MULT-BIT DELTA-SIGMA A/D CONVERTERS”,p74-97,Kuuewer Academic Publisheres.2002.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ＩＣ設計においては、素子サイズを小さくすることが厳しく要求されているが、素子サイズを小さくすれば製造バラツキが大きくなり、前記のデータ・ウェイティング・アベレージング方式を採用したとしても、そのバラツキの影響の緩和効果が十分ではなくなる。
【００１０】
本発明の目的は、素子サイズを小さくすることで製造バラツキが大きくなっても、そのバラツキの影響を大幅に緩和できるようにしたダイナミック・エレメント・マッチング方法を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、同一特性であるべき複数の単位素子を入力データに応じて組み合わせることにより出力値が設定される回路に対して、前記入力データが同一であっても、時間的に連続する入力データ間で前記単位素子の組み合わせを異ならせるダイナミック・エレメント・マッチング方法において、それぞれの前記入力データの入力に対して、前記単位素子の組み合わせを少なくとも１回以上切り替えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のダイナミック・エレメント・マッチング方法において、１つの前記入力データの入力に対して、前記単位素子の組み合わせを少なくとも１回以上切り替えるとき、前回の組み合わせから今回の組み合わせへ循環しシフトすることを特徴とする。
請求項３にかかる発明は、請求項２に記載のダイナミック・エレメント・マッチング方法において、５値出力データに１回の組み合わせ切り替えを行い、４種類の出力から１種類のシフト量を選択して使用することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、入力データが同一であっても、時間的に連続する入力データ間で単位素子の組み合わせを異ならせることで実現する平均化に加えて、それぞれの入力データの入力に対して単位素子の組み合わせを少なくとも１回以上切り替える、つまり１つのデータ当りでも単位素子の複数の異なる組み合わせを使用する平均化を行なうので、単位素子の製造バラツキの影響がより緩和される。よって、素子サイズを小さくすることで製造バラツキが大きくなっても、そのバラツキの影響を大幅に緩和することができる。また、シフト量による調整とすることで、簡易に実施することができる。
【００１３】
【発明を実施するための最良の形態】
【００１４】
図１は本発明の実施例のダイナミック・エレメント・マッチング方法の説明図である。ここでは、１つのサーマルコード当り単位素子の組み合わせを１回切り換える。つまり、１つのサーマルコード当り単位素子の２種類の組み合わせを使用し、これにより当該サーマルコードで得られる離散電圧を時間平均する。
【００１５】
まず、２ＶＲＥＦ／４を出力すべきサーマルコード「２」では、時刻ｔ１１で先頭から単位素子Ａ１，Ａ２のスイッチがＨ接点に、残りの単位素子Ａ３，Ａ４のスイッチがＬ接点に設定される。続く時刻ｔ１２で単位素子Ａ１の右隣（シフト量＝１）の単位素子Ａ２，Ａ３のスイッチがＨ接点に、残りの単位素子Ａ４，Ａ５のスイッチがＬ接点に設定される。
【００１６】
次に、３ＶＲＥＦ／４を出力すべきサーマルコード「３」では、時刻ｔ２１で前回の時刻ｔ１１での終端の単位素子Ａ２の右隣（シフト量＝１）から右循環する単位素子Ａ３，Ａ４，Ａ１のスイッチがＨ接点に、残りの単位素子Ａ２のスイッチがＬ接点に設定される。続く時刻ｔ２２で単位素子Ａ３の右隣（シフト量＝１）から右循環する単位素子Ａ４，Ａ１、Ａ２のスイッチがＨ接点に、残りの単位素子Ａ３のスイッチがＬ接点に設定される。
【００１７】
次に、ＶＲＥＦ／４を出力すべきサーマルコード「１」では、時刻ｔ３１で前回の時刻ｔ２１での終端の単位素子Ａ１の右隣（シフト量＝１）の単位素子Ａ３のスイッチがＨ接点に、残りの単位素子Ａ３，Ａ４，Ａ１のスイッチがＬ接点に設定される。続く時刻ｔ２２で単位素子Ａ２の右隣の（シフト量＝１）単位素子Ａ３のスイッチがＨ接点に、残りの単位素子Ａ４，Ａ１，Ａ２のスイッチがＬ接点に設定される。
【００１８】
次に、ＶＲＥＦを出力すべきサーマルコード「４」では、時刻ｔ４１で前回の時刻ｔ３１での終端の単位素子Ａ２の右隣（シフト量＝１）から右循環する単位素子Ａ３、Ａ４，Ａ１，Ａ４のスイッチがＨ接点に設定され、続く時刻ｔ２４で単位素子Ａ３の右隣（シフト量＝１）から右循環する単位素子Ａ４，Ａ１，Ａ２，Ａ３のスイッチがＨ接点に設定される。
【００１９】
次に、ＧＮＤを出力すべきサーマルコード「０」では、時刻ｔ５１でも、時刻ｔ５２でも単位素子Ａ１，Ａ２，Ａ３，Ａ４のスイッチがＬ接点に設定される。
【００２０】
次に、ＶＲＥＦ／４を出力すべきサーマルコード「１」では、時刻ｔ６１で先頭の単位素子Ａ３のスイッチがＨ接点に設定され、残りの単位素子Ａ４，Ａ１，Ａ２のスイッチがＬ接点に設定される。続く時刻ｔ６２で単位素子Ａ３の右隣（シフト量＝１）の単位素子Ａ４のスイッチがＨ接点に、残りの単位素子Ａ１，Ａ２、Ａ３のスイッチがＬ接点に設定される。
【００２１】
以上から、出力される離散電圧は、同じサーマルコードであっても、前回の場合と今回の場合で選択される単位素子を異ならせることができるので、長時間にわたることで平均化が行われる。さらに、１つのサーマルコード当り、単位素子の組み合わせが１回切り替わるので、１つのサーマルコードにおいても単位素子の製造バラツキの影響を緩和することができる。すなわち、１つのサーマルコードに対応する離散電圧（例えば１Ｖ用）を出力している時間は一定であるが、その時間内に２つの組合せによる離散電圧（例えば１．１Ｖと０．９Ｖ）が出力するため、従来方式よりもより平均に近づく。これは、単位素子の製造バラツキを大幅に緩和することになり、Ｓ／Ｎ改善の効果がある。特に、実施例のような単位素子の組み合わせを１回切り替える場合、従来例と比べた周波数の上昇は２倍であり、スイッチ素子の高速化はそれほど必要としない。
【００２２】
また、単位素子の精度を高めるために、抵抗や電流などを調節する場合には、トリミング箇所が多数必要であり調整が困難であるが、本実施例では、１回目に対して２回目の素子循環の開始点をずらす（シフトする）ことで、簡易に実施できる。
【００２３】
なお、前回と今回のサーマルコードでは、今回スイッチをＨ接点に設定する単位素子の先頭が前回スイッチをＨ接点に設定した単位素子の右隣（シフト量＝１）となるようにしたが、左隣（シフト量＝−１）となるようにしてもよく、またそのシフト量が２，３，４あるいは−２，−３，−４のようにより大きくてもよい。また、１つのサーマルコードにおいて、２回目にスイッチをＨ接点に設定する単位素子を１回目にスイッチをＨ接点に設定した単位素子の右隣（シフト量＝１）となるようにしたが、これについても、上記と同様にしてもよい。この点に関し、本実施例では、４個の単位素子Ａ１，Ａ２，Ａ３，Ａ４を使用するので、１つのサーマルコードで実現する単位素子の組み合わせの切り替え数は最大３回（組み合わせ数＝４）となる。
【００２４】
４ビットのサーマルコードで、６４倍オーバーサンプリング３次ΔΣ型Ｄ／Ａ変換器（理想Ｓ／Ｎ＝１１６ｄＢ）に、図４の抵抗素子Ｒ１〜Ｒ４に±１０％の誤差を与えた状態で、上述のような動作をさせることで得られた出力スペクトラム例を図２に示す。これに対し、従来方式で得られた出力スペクトラム例を図７に示す。本実施例の方が良質なスペクトルが得られていることが分かる。また、抵抗素子Ｒ１〜Ｒ４に±１０％の誤差を一様乱数により与えて得られた本実施例でのＳ／Ｎの分布例を図３に示す。また、同様に従来方式でのＳ／Ｎの分布例を図８に示す。図３と図８の縦軸は、各乱数での測定回数である。本実施例の方がより１１６ｄＢに違い側に集まっている。
【００２５】
以上のように、本実施例によれば、単位素子に大きな製造バラツキがある場合でも、従来方式よりもＳ／Ｎを理想に近づけることができる。本実施例は、ダイナミック・エレメント・マッチング方式を適用するほとんどのＤ／Ａ変換器に適用できるものであり、Ｄ／Ａ変換器の変換精度を大幅に向上させることができるものである。
【図面の簡単な説明】
【００２６】
【図１】本発明の１つの実施例のダイナミック・エレメント・マッチング方式の説明図である。
【図２】本実施例のダイナミック・エレメント・マッチング方式を適用した４ビットのサーマルコード６４倍オーバーサンプリング３次ΔΣ型Ｄ／Ａ変換器の出力スペクトラム特性図である。
【図３】抵抗素子に±１０％の誤差を一様乱数により与えた本実施例のダイナミック・エレメント・マッチング方式を適用した４ビットのサーマルコード６４倍オーバーサンプリング３次ΔΣ型Ｄ／Ａ変換器のＳ／Ｎの分布特性図である。
【図４】従来の一例のＡ／Ｄ変換器の構成を示すブロック図である。
【図５】サーマルコードと出力離散電圧の説明図である。
【図６】従来のダイナミック・エレメント・マッチング方式の説明図である。
【図７】従来のダイナミック・エレメント・マッチング方式を適用した４ビットのサーマルコード６４倍オーバーサンプリング３次ΔΣ型Ｄ／Ａ変換器の出力スペクトラム特性図である。
【図８】抵抗素子に±１０％の誤差を一様乱数により与えた従来のダイナミック・エレメント・マッチング方式を適用した４ビットのサーマルコード６４倍オーバーサンプリング３次ΔΣ型Ｄ／Ａ変換器のＳ／Ｎの分布特性図である。
【符号の説明】
【００２７】
１０：ΔΣ変調器、２０：サーマルコード発生器、３０：離散電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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