(57)【要約】【課題】ゲート電極の形成後に酸化処理および酸化膜除去処理からなる洗浄処理が行われても、ゲート電極の表面が半導体層の表面よりも下がるのを防止することができる構造の半導体装置を提供する。【解決手段】半導体装置１では、エピタキシャル層３の基層部がＮ−型領域４をなし、エピタキシャル層３には、そのＮ−型領域４に接して、Ｐ−型のボディ領域５が形成されている。ゲート絶縁膜７を介してゲート電極８が埋設されるトレンチ６は、エピタキシャル層３の表面から掘り下げて形成され、ボディ領域５を貫通して、その最深部がＮ−型領域４に達している。そして、ゲート電極８の表面は、耐酸化性のＷ膜２８により被覆されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンからなる半導体層と、
前記半導体層を、その表面から掘り下げて形成されたトレンチと、
前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設され、不純物がドーピングされたポリシリコンからなるゲート電極と、
前記ゲート電極の表面上に配置され、当該表面を被覆する耐酸化性の金属膜とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
この半導体装置１０１は、Ｎ＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ−型エピタキシャル層１０３の基層部は、Ｎ−型領域１０４とされ、Ｎ−型エピタキシャル層１０３の表層部には、Ｐ−型ボディ領域１０５がＮ−型領域１０４と上下に隣接して形成されている。
【０００４】
Ｎ−型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下げて形成されている。トレンチ１０６は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。トレンチ１０６内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０７が形成されている。そして、ゲート絶縁膜１０７の内側には、Ｎ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０８が埋設されている。
【０００５】
Ｐ−型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ＋型ソース領域１０９が形成されている。また、Ｐ−型ボディ領域１０５の表層部には、Ｐ＋型のボディコンタクト領域１１０がＮ＋型ソース領域１０９を貫通して形成されている。
Ｎ−型エピタキシャル層１０３上には、層間絶縁膜１１３が積層されている。層間絶縁膜１１３上には、ゲート配線１１４が形成されている。ゲート配線１１４は、層間絶縁膜１１３に形成されたコンタクト孔１１５を介して、ゲート電極１０８にコンタクト（電気接続）される。Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０には、層間絶縁膜１１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１１６が電気的に接続される。
【０００６】
Ｎ＋型基板１０２の裏面には、ドレイン電極１１７が形成されている。
半導体装置１を製造する工程においては、トレンチ１０６内にドープドポリシリコンからなるゲート電極１０８が形成された後Ｎ＋型ソース領域１０９を形成するためのイオン注入に先立って、Ｎ−型エピタキシャル層１０３の表面を洗浄するための洗浄処理が行われる。この洗浄処理では、ゲート電極１０８の表面を含むＮ−型エピタキシャル層１０３の表面の全域を酸化させる熱酸化処理と、その熱酸化処理によって形成された酸化膜を除去する酸化膜除去処理とが繰り返し実施される。そして、Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０が形成された後、ＣＶＤ法により、Ｎ−型エピタキシャル層１０３上に予め定める厚みの層間絶縁膜１１３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１１３に、コンタクト孔１１５が形成される。
【特許文献１】特開２００２−３０５３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、ドープドポリシリコンは、不純物がドーピングされていないシリコンに比べて酸化され易い（たとえば、酸化レートが約３倍）。そのため、熱酸化処理時には、トレンチ１０６内に埋設されたドープドポリシリコンからなるゲート電極１０８の表面に、Ｎ−型エピタキシャル層１０３の表面に形成される酸化膜よりも厚い酸化膜が形成される。そのため、酸化膜除去処理を含む洗浄処理後には、ゲート電極１０８の表面がＮ−型エピタキシャル層１０３の表面よりも下がってしまう。このようなゲート電極１０８の膜減りにより、ゲート電極１０８の高さ（深さ）がばらつくと、チャネル長にばらつきが生じ、その結果、半導体装置１０１のトランジスタ特性にばらつきを生じるおそれがある。
【０００８】
また、ゲート電極１０８の表面がＮ−型エピタキシャル層１０３の表面よりも大きく下がると、ゲート電極１０８上における層間絶縁膜１１３の厚さが大きくなり、図３に示すように、コンタクト孔１１５が層間絶縁膜１１３を貫通しないために、ゲート電極１０８とゲート配線１１４とのコンタクト不良を生じるおそれがある。
そこで、本発明の目的は、ゲート電極の形成後に酸化処理および酸化膜除去処理からなる洗浄処理が行われても、ゲート電極の表面が半導体層の表面よりも下がるのを防止することができる構造の半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するための請求項１記載の発明は、シリコンからなる半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設され、不純物がドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極と、前記ゲート電極の表面上に配置され、当該表面を被覆する耐酸化性の金属膜とを備える、半導体装置である。
【００１０】
この構成によれば、半導体層に形成されたトレンチには、ゲート絶縁膜を介して、ドープドポリシリコンからなるゲート電極が埋設されている。ゲート電極の表面は、耐酸化性の金属膜により被覆されている。これにより、ゲート電極の形成後の（熱）酸化処理および酸化膜除去処理からなる洗浄処理時に、ゲート電極の表面に酸化膜が形成されるのを防止することができ、ゲート電極の表面が半導体層の表面よりも下がることを防止することができる。その結果、ゲート電極を一定の高さ（深さ）に形成することができ、トランジスタ特性のばらつきおよびゲート電極とゲート配線とのコンタクト不良の発生を防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１５〜１０１６／ｃｍ３）にドーピングされたシリコンからなる、半導体層としてのＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型領域４をなしている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ−型のボディ領域５がＮ−型領域４に接して形成されている。
【００１２】
エピタキシャル層３には、トレンチ６がその表面から掘り下げて形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ６内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）で埋め尽くすことにより、トレンチ６内にゲート電極８が埋設されている。ゲート電極８の表面には、耐酸化性を有する金属膜としてのＷ（タングステン）膜２８が配置されている。
【００１３】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ＋型のボディコンタクト領域１０がソース領域９を貫通して形成されている。
【００１４】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００１５】
エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ゲート配線１４が形成されている。ゲート配線１４は、層間絶縁膜１３を上下方向に貫通して形成されたコンタクト孔１５を介して、ゲート電極８にコンタクトされている。ソース領域９およびボディコンタクト領域１０には、層間絶縁膜１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１６が電気的に接続されている。ソース配線１６は、接地されている。
【００１６】
Ｎ＋型基板２の裏面には、ドレイン電極１７が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｏは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００１７】
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層２２が形成される。ＳｉＮ層２２および犠牲酸化膜２１が、エッチングによりパターニングされる。これにより、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスクが形成される。そして、図２Ｂに示すように、ハードマスクを利用して、エピタキシャル層３がエッチングされることにより、トレンチ６が形成される。
【００１８】
次に、図２Ｃに示すように、犠牲酸化膜２１上にハードマスク（ＳｉＮ層２２）を残したまま、熱酸化処理が行われることにより、トレンチ６の内面に、ＳｉＯ２からなる犠牲酸化膜２３が形成される。
その後、図２Ｄに示すように、ＳｉＮ層２２が除去される。さらに、犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面およびトレンチ６の内面が露出する。
【００１９】
その後、図２Ｅに示すように、熱酸化処理によって、エピタキシャル層３の表面およびトレンチ６の内面に、ＳｉＯ２からなる酸化膜２４が形成される。
次いで、ＣＶＤ法により、酸化膜２４上に、ドープドポリシリコンの堆積層２５が形成される。ドープドポリシリコンの堆積層２５は、図２Ｆに示すように、トレンチ６内を埋め尽くし、トレンチ６外における酸化膜２４上にも形成される。トレンチ６がエピタキシャル層３の表面から掘り下げて形成されているために、ドープドポリシリコンの堆積層２５の表面には、トレンチ６の上方位置に、凹み２６が形成される。
【００２０】
その後、エッチバックによって、ドープドポリシリコンの堆積層２５のトレンチ６外に存在する部分が除去される。これにより、図２Ｇに示すように、ドープドポリシリコンの堆積層２５の表面（エッチバック面）が、エピタキシャル層３の表面とほぼ面一となり、トレンチ６内に、ドープドポリシリコンからなるゲート電極８が得られる。堆積槽２５の表面に凹み２６が生じていたことにより、ゲート電極８の表面には、凹み２７が形成される。
【００２１】
エッチバック後には、図２Ｈに示すように、ＣＶＤ法により、ゲート電極８の表面上に、Ｗ膜２８が形成される。このＷ膜２８によって、ゲート電極８の表面が被覆される。
その後、図２Ｉに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２４が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、図２Ｊに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる犠牲酸化膜３２が形成される。このとき、ゲート電極８の表面は、耐酸化性を有するＷ膜２８で被覆されているので、このゲート電極８上には、酸化膜は形成されない。
【００２２】
次いで、図２Ｋに示すように、エッチングにより、エピタキシャル層３の表面に形成された犠牲酸化膜３２が除去される。これにより、エピタキシャル層３の表面の洗浄が達成され、エピタキシャル層３の表面が良好な状態となる。
その後、図２Ｌに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる酸化膜３１が形成される。
【００２３】
次いで、図２Ｍに示すように、酸化膜３１上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２９が形成される。そして、マスク２９の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２９は除去される。
さらに、図２Ｎに示すように、酸化膜３１上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク３０が形成される。そして、マスク３０の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク３０は除去される。
【００２４】
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｏに示すように、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。
以上の工程を経た後、エピタキシャル層３の表面に存在する酸化膜３１が除去され、トレンチ６の内面上の酸化膜２４のみが残されることにより、ゲート絶縁膜７が得られる。その後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ゲート配線１４、ソース配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。
【００２５】
以上のようにこの実施形態によれば、エピタキシャル層３に形成されたトレンチ６には、ゲート絶縁膜７を介して、ドープドポリシリコンからなるゲート電極８が埋設されている。ゲート電極８の表面は、耐酸化性を有するＷ膜２８により被覆されている。これにより、ゲート電極８の形成後の熱酸化処理および酸化膜除去処理からなる洗浄処理時に、ゲート電極８の表面に酸化膜が形成されるのを防止することができ、ゲート電極８の表面がエピタキシャル層３の表面よりも下がることを防止することができる。その結果、ゲート電極８を一定の高さに形成することができ、トランジスタ特性のばらつきおよびゲート電極８とゲート配線１４とのコンタクト不良の発生を防止することができる。
【００２６】
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、金属膜として、Ｗ膜２８に代えてＰｔ（プラチナ）膜が採用されていてもよい。この場合、ゲート電極８の表面を含むエピタキシャル層３の全面にＰｔ膜を形成し、このＰｔ膜におけるゲート電極８に接する部分をシリサイド化させた後、そのＰｔ膜のシリサイド化されていない部分を除去することにより、ゲート電極８上にＰｔ膜を形成することができる。
【００２７】
さらに、金属膜として、Ｗ膜２８に代えてＣｏ（コバルト）膜が採用されていてもよい。この場合、ゲート電極８の表面を含むエピタキシャル層３の全面にＣｏ膜を形成した後、フォトリソグラフィ技術およびエッチング技術により、そのＣｏ膜を選択的に除去することによって、ゲート電極８上にＣｏ膜を形成することができる。また、Ｗ膜２８に代えてＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ａｕ（金）膜などの金属膜を採用することもでき、かかる場合、前述のＣｏ膜と同様の方法により、ゲート電極８の表面上に金属膜を形成することができる。
【００２８】
また、金属膜としてＰｔ膜が採用される場合、前述のＣｏ膜と同様の方法により、Ｐｔ膜を形成してもよい。
さらに、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００２９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す図解的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す図解的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す図解的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す図解的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す図解的な断面図である。
【図３】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００３１】
１    半導体装置
３    エピタキシャル層（半導体層）
４    Ｎ−型領域
５    ボディ領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
９    ソース領域
１４    ゲート配線
１５    コンタクト孔
２８    Ｗ膜（金属膜）
【図１】
2009071054.tif 000003
【図２Ａ】
2009071054.tif 000004
【図２Ｂ】
2009071054.tif 000005
【図２Ｃ】
2009071054.tif 000006
【図２Ｄ】
2009071054.tif 000007
【図２Ｅ】
2009071054.tif 000008
【図２Ｆ】
2009071054.tif 000009
【図２Ｇ】
2009071054.tif 000010
【図２Ｈ】
2009071054.tif 000011
【図２Ｉ】
2009071054.tif 000012
【図２Ｊ】
2009071054.tif 000013
【図２Ｋ】
2009071054.tif 000014
【図２Ｌ】
2009071054.tif 000015
【図２Ｍ】
2009071054.tif 000016
【図２Ｎ】
2009071054.tif 000017
【図２Ｏ】
2009071054.tif 000018
【図３】
2009071054.tif 000019