(57)【要約】【課題】小形で低損失および低リーケージのリミッタ回路を得る。【解決手段】同一端子構成の第１および第２のハイブリッド回路２ａ、２ｂと、第１のハイブリッド回路２ａの入力ポートＩＮに接続された入力端子１ａと、第２のハイブリッド回路２ｂの入力ポートＩＮに接続された出力端子１ｂと、第１のハイブリッド回路２ａのアイソレーションポートＩＳに接続された第１の終端抵抗４ａと、第２のハイブリッド回路２ｂのアイソレーションポートＩＳに接続された第２の終端抵抗４ｂと、第１のハイブリッド回路２ａと第２のハイブリッド回路２ｂとの間に挿入された同一構成の第１および第２のリミッタ要素回路３ａ、３ｂと、第２のハイブリッド回路２ｂと第２の終端抵抗４ｂとの間に挿入された第１のキャパシタ５とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力ポート、アイソレーションポート、通過ポートおよび結合ポートを有する第１のハイブリッド回路と、
前記第１のハイブリッド回路と同一のポート構成を有する第２のハイブリッド回路と、
前記第１のハイブリッド回路の入力ポートに接続された入力端子と、
前記第２のハイブリッド回路の入力ポートに接続された出力端子と、
前記第１のハイブリッド回路のアイソレーションポートに接続された第１の終端抵抗と、
前記第２のハイブリッド回路のアイソレーションポートに接続された第２の終端抵抗と、
前記第１のハイブリッド回路の通過ポートと前記第２のハイブリッド回路の結合ポートとの間に挿入された第１のリミッタ要素回路と、
前記第１のリミッタ要素回路と同一構成を有し、前記第１のハイブリッド回路の結合ポートと前記第２のハイブリッド回路の通過ポートとの間に挿入された第２のリミッタ要素回路と、
前記第２のハイブリッド回路と前記第２の終端抵抗との間に挿入された第１のキャパシタと、
を備えたリミッタ回路。
【請求項２】
前記第１および第２のリミッタ要素回路は、それぞれ、
前記第１のハイブリッド回路に接続された結合回路と、
前記結合回路の結合ポートに接続された検波回路と、
前記結合回路の通過ポートに接続された第２のキャパシタと、
前記検波回路および前記第２のキャパシタと前記第２のハイブリッド回路との間に挿入された高周波線路と、
前記高周波線路の両端の少なくとも一方に接続されたＰＩＮダイオードと、
を含むことを特徴とする請求項１に記載のリミッタ回路。
【請求項３】
前記第１のハイブリッド回路に接続された結合回路と、
前記結合回路に直列接続された検波回路と、を備え、
前記第１および第２のリミッタ要素回路は、それぞれ、
前記第１のハイブリッド回路に接続された第２のキャパシタと、
前記検波回路および前記第２のキャパシタと前記第２のハイブリッド回路との間に挿入された高周波線路と、
前記高周波線路の両端の少なくとも一方に接続されたＰＩＮダイオードと、
を含むことを特徴とする請求項１に記載のリミッタ回路。
【請求項４】
前記出力端子に接続された単一の第２のＰＩＮダイオードを備え、
前記第１および第２のリミッタ要素回路は、それぞれ、前記高周波線路の入力側の一端に接続された第１のＰＩＮダイオードを含むことを特徴とする請求項２または請求項３に記載のリミッタ回路。
【請求項５】
前記検波回路の一端に直列に挿入されたアンプを備えたことを特徴とする請求項２から請求項４までのいずれか１項に記載のリミッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２つのハイブリッド回路の間に並列に挿入された２つのリミッタ要素回路と第１のキャパシタとを備えたリミッタ回路に関し、特に、小形、低損失および低リーケージのリミッタ回路に関するものである。
【背景技術】
【０００２】
従来のリミッタ回路は、複数のＰＩＮダイオードと、結合回路と検波回路とを備え、単一の検波回路で複数のＰＩＮダイオードを駆動することにより、部品点数を削減して小形化を実現している（たとえば、特許文献１参照）。
【０００３】
また、上記特許文献１に記載の他のリミッタ回路は、複数のＰＩＮダイオードと、結合回路と検波回路とを備えた同一構成からなる２つのリミッタ要素回路を、２つのハイブリッド回路で挟み込み、バランス型構成を有している。これにより、大電力信号の入力時における反射電力を低減し、モジュール構成においてリミッタ回路の前段に装荷されるアイソレータを不要として、モジュールの低損失化を実現している。
【０００４】
【特許文献１】特開２００７−６４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のリミッタ回路では、特許文献１に記載の単一検波回路構成の場合、小形化が実現されるものの、入力された大電力信号が入力端子側に反射されるので、モジュール構成においてリミッタ回路前段にアイソレータを装荷する必要があり、通過損失が増大するという課題があった。
また、特許文献１に記載のバランス型構成の場合、低損失化が実現されるものの、２つのリミッタ要素回路が必要になるので、回路規模が大きくなるという課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、小形で低損失および低リーケージのリミッタ回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明によるリミッタ回路は、入力ポート、アイソレーションポート、通過ポートおよび結合ポートを有する第１のハイブリッド回路と、第１のハイブリッド回路と同一のポート構成を有する第２のハイブリッド回路と、第１のハイブリッド回路の入力ポートに接続された入力端子と、第２のハイブリッド回路の入力ポートに接続された出力端子と、第１のハイブリッド回路のアイソレーションポートに接続された第１の終端抵抗と、第２のハイブリッド回路のアイソレーションポートに接続された第２の終端抵抗と、第１のハイブリッド回路の通過ポートと第２のハイブリッド回路の結合ポートとの間に挿入された第１のリミッタ要素回路と、第１のリミッタ要素回路と同一構成を有し、第１のハイブリッド回路の結合ポートと第２のハイブリッド回路の通過ポートとの間に挿入された第２のリミッタ要素回路と、第２のハイブリッド回路と第２の終端抵抗との間に挿入された第１のキャパシタと、を備えたものである。
【発明の効果】
【０００８】
この発明によれば、第２のハイブリッド回路の信号が到達しないアイソレーションポートに第１のキャパシタが配置されているので、リミッタ要素回路の後段にキャパシタを設ける必要がなく、小形で低損失および低リーケージのリミッタ回路を得ることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１に係るリミッタ回路を示すブロック構成図である。
図１において、リミッタ回路の入力端子１ａと出力端子１ｂとの間には、第１および第２のハイブリッド回路２ａ、２ｂと、第１および第２のリミッタ要素回路３ａ、３ｂとが設けられている。
【００１０】
第１および第２のハイブリッド回路２ａ、２ｂは、同一の４ポート構成を有し、それぞれ、入力ポートＩＮ、アイソレーションポートＩＳ、通過ポートＴＨおよび結合ポートＣＯを有する。
入力端子１ａは、第１のハイブリッド回路２ａの入力ポートＩＮに接続され、出力端子１ｂは、第２のハイブリッド回路２ｂの入力ポートＩＮに接続されている。
【００１１】
第１および第２のリミッタ要素回路３ａ、３ｂは、同一の回路構成を有している。
第１のリミッタ要素回路３ａは、第１のハイブリッド回路２ａの通過ポートＴＨと第２のハイブリッド回路２ｂの結合ポートＣＯとの間に挿入され、第２のリミッタ要素回路３ｂは、第１のハイブリッド回路２ａの結合ポートＣＯと第２のハイブリッド回路２ｂの通過ポートＴＨとの間に挿入されている。
【００１２】
第１のハイブリッド回路２ａのアイソレーションポートＩＳは、第１の終端抵抗４ａを介してグランドに接続され、第２のハイブリッド回路２ｂのアイソレーションポートＩＳは、第２の終端抵抗４ｂを介してグランドに接続されている。
また、第２のハイブリッド回路２ｂのアイソレーションポートＩＳと第２の終端抵抗４ｂとの間には、第１のキャパシタ５が挿入されている。
【００１３】
第１のリミッタ要素回路３ａは、第１のハイブリッド回路２ａの通過ポートＴＨに接続された結合回路６ａと、第１および第２のＰＩＮダイオード７ａ、８ａと、高周波線路９ａと、結合回路６ａの結合ポートに接続された検波回路１０ａと、結合回路６ａの通過ポートに接続された第２のキャパシタ１１ａと、を備えている。
【００１４】
高周波線路９ａは、検波回路１０ａおよび第２のキャパシタ１１ａと、第２のハイブリッド回路２ｂの結合ポートＣＯとの間に挿入されている。
また、高周波線路９ａの両端は、それぞれ、第１および第２のＰＩＮダイオード７ａ、８ａを介して、グランドに接続されている。
【００１５】
第１のＰＩＮダイオード７ａは、アノードが第２のキャパシタ１１ａに接続され、カソードがグランドに接続されている。
第２のＰＩＮダイオード８ａは、アノードが第２のハイブリッド回路２ｂの結合ポートＣＯに接続され、カソードがグランドに接続されている。
【００１６】
同様に、第２のリミッタ要素回路３ｂは、第１のハイブリッド回路２ａの結合ポートＣＯに接続された結合回路６ｂと、第１および第２のＰＩＮダイオード７ｂ、８ｂと、高周波線路９ｂと、結合回路６ｂの結合ポートに接続された検波回路１０ｂと、結合回路６ｂの通過ポートに接続された第２のキャパシタ１１ｂと、を備えている。
【００１７】
高周波線路９ｂは、検波回路１０ｂおよび第２のキャパシタ１１ｂと、第２のハイブリッド回路２ｂの通過ポートＴＨとの間に挿入されている。
また、高周波線路９ｂの両端は、それぞれ、第１および第２のＰＩＮダイオード７ｂ、８ｂを介してグランドに接続されている。
【００１８】
第１のＰＩＮダイオード７ｂは、アノードが第２のキャパシタ１１ｂに接続され、カソードがグランドに接続されている。
第２のＰＩＮダイオード８ｂは、アノードが第２のハイブリッド回路２ｂの通過ポートＴＨに接続され、カソードがグランドに接続されている。
【００１９】
次に、図２および図３の説明図を参照しながら、図１に示したこの発明の実施の形態１による動作について説明する。
図２は小電力信号が入力された場合の回路動作を示し、図３は大電力信号が入力された場合の回路動作を示している。
【００２０】
まず、図２を参照しながら、小電力信号入力時の動作について説明する。
図２においては、各ハイブリッド回路２ａ、２ｂおよび各リミッタ要素回路３ａ、３ｂに対する小電力信号の流れの分岐を、それぞれ、１点鎖線矢印および破線矢印で示し、各リミッタ要素回路３ａ、３ｂによる通過位相をθで示している。
【００２１】
図２において、入力端子１ａに入力された小電力信号は、まず、第１のハイブリッド回路２ａを介して、第１および第２のリミッタ要素回路３ａ、３ｂに対し、それぞれ、０°（１点鎖線矢印参照）および−９０°（破線矢印参照）の相対的な位相差をもって分配される。
【００２２】
ここで、バイアスが印加されていないＰＩＮダイオードのアノード−カソード間のインピーダンスは、オープンと見なすことができるので、バイアスの小さい各ＰＩＮダイオード７ａ、８ａ、７ｂ、８ｂは、近似的にオープンと見なすことができる。
したがって、各リミッタ要素回路３ａ、３ｂに分配された信号は、第２のハイブリッド回路２ｂに到達する。
【００２３】
以下、第２のハイブリッド回路２ｂに入力された２つの信号は、出力端子１ｂにおいては同相（−θ−９０°、−θ−９０°）で合成され、第１のキャパシタ５においては逆相（−θ、−θ−１８０°）で合成される。
この結果、入力端子１ａに入力された小電力信号は、図２に示すように、出力端子１ｂに出力されることになる。
【００２４】
次に、図３を参照しながら、大電力信号入力時の動作について説明する。
図３においては、各リミッタ要素回路３ａ、３ｂにおける入力信号（１点鎖線矢印および短い破線矢印）の反射信号を、それぞれ長い破線矢印で示し、各リミッタ要素回路３ａ、３ｂによる反射位相をΦで示している。
【００２５】
図３において、入力端子１ａに入力された大電力信号は、まず、図２の場合と同様に、第１のハイブリッド回路２ａを介して、第１および第２のリミッタ要素回路３ａ、３ｂに対し、それぞれ、０°（１点鎖線矢印参照）および−９０°（短い破線矢印参照）の相対的な位相差をもって分配される。
【００２６】
続いて、第１のリミッタ要素回路３ａに注目すると、第１のリミッタ要素回路３ａに入力された大電力信号の一部は、結合回路６ａを介して検波回路１０ａに入力され、検波回路１０ａにより直流信号に変換される。また、検波回路１０ａで変換された直流信号は、第１および第２のＰＩＮダイオード７ａ、８ａに対し、バイアスとして印加される。
【００２７】
ここで、バイアスが印加されたＰＩＮダイオードのアノード−カソード間のインピーダンスは、スルーと見なすことができるので、バイアスの大きい各ＰＩＮダイオード７ａ、８ａは、近似的にスルーと見なすことができる。
【００２８】
したがって、第１のリミッタ要素回路３ａにおいて、検波回路１０ａおよび高周波線路９ａは接地されることになり、第１のリミッタ要素回路３ａは反射回路と見なすことができる。また、同様の理由から、第２のリミッタ要素回路３ｂも、反射回路と見なすことができる。
【００２９】
各リミッタ要素回路３ａ、３ｂからの反射信号（長い破線矢印参照）は、第１のハイブリッド回路２ａに反射波として到達する。以下、第１のハイブリッド回路２ａに入力された２つの信号は、入力端子１ａにおいては逆相（−Φ、−Φ−１８０°）で合成され、第１の終端抵抗４ａにおいては同相（−Φ−９０°、−Φ−９０°）で合成される。
この結果、入力端子１ａに入力された大電力信号は、第１の終端抵抗４ａに出力されることになる。
【００３０】
以上のように、この発明の実施の形態１によれば、第２のハイブリッド回路２ｂのアイソレーションポートＩＳ（入力信号が到達しないポート）と第２の終端抵抗４ｂとの間に第１のキャパシタ５を挿入し、リミッタ要素回路３ａ、３ｂの後段にキャパシタを設けることなく、リミッタ回路の機能を実現したので、小形化を実現するとともに、低損失化および低リーケージ化を実現することができる。
【００３１】
実施の形態２．
なお、上記実施の形態１（図１）では、各リミッタ要素回路３ａ、３ｂ内に結合回路６ａ、６ｂおよび検波回路１０ａ、１０ｂを設けたが、図４のように、各リミッタ要素回路１３ａ、１３ｂの外部に共通の結合回路６および検波回路１０を設けてもよい。
図４はこの発明の実施の形態２に係るリミッタ回路を示すブロック構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００３２】
図４において、リミッタ回路は、第１のハイブリッド回路２ａに接続された結合回路６と、結合回路６に直列接続された検波回路１０と、を備えている。
第１のリミッタ要素回路１３ａは、第１のハイブリッド回路２ａの通過ポートＴＨに接続された第２のキャパシタ１１ａと、高周波線路９ａと、高周波線路８ａの両端に接続された第１および第２のＰＩＮダイオード７ａ、８ａと、を備えている。
高周波線路９ａは、検波回路１０および第２のキャパシタ１１ａと、第２のハイブリッド回路２ｂの結合ポートＣＯとの間に挿入されている。
【００３３】
同様に、第２のリミッタ要素回路１３ｂは、第１のハイブリッド回路２ａの結合ポートＣＯに接続された第２のキャパシタ１１ｂと、高周波線路９ｂと、高周波線路８ｂの両端に接続された第１および第２のＰＩＮダイオード７ｂ、８ｂと、を備えている。
高周波線路９ｂは、検波回路１０および第２のキャパシタ１１ｂと、第２のハイブリッド回路２ｂの通過ポートＴＨとの間に挿入されている。
【００３４】
次に、図４に示したこの発明の実施の形態２による動作について説明する。
まず、入力端子１ａに小電力信号が入力された場合、小電力信号は、前述（図２参照）と同様に、第１のハイブリッド回路２ａを介して各リミッタ要素回路１３ａ、１３ｂに分配され、各リミッタ要素回路１３ａ、１３ｂを通過して第２のハイブリッド回路２ｂに到達し、出力端子１ｂに出力される。
【００３５】
また、入力端子１ａに大電力信号が入力された場合、大電力信号は、前述（図３参照）と同様に、各リミッタ要素回路１３ａ、１３ｂに分配されるとともに、大電力信号の一部は、第１のハイブリッド回路２ａから結合手段６を介して検波回路１０に入力され、直流信号に変換されて各ＰＩＮダイオード７ａ、８ａ、７ｂ、８ｂにバイアスとして印加される。
【００３６】
これにより、入力端子１ａから入力された大電力信号は、反射回路として機能する各リミッタ要素回路１３ａ、１３ｂからの反射波として、第１のハイブリッド回路２ａに入力され、第１の終端抵抗４ａに出力される。
【００３７】
以上のように、この発明の実施の形態２によれば、各リミッタ要素回路１３ａ、１３ｂ内のＰＩＮダイオード７ａ、８ａ、７ｂ、８ｂを駆動するための検波回路１０を、結合回路６とともに単一構成としたので、前述と同様の作用効果を奏するとともに、さらに小形化を実現することができる。
【００３８】
実施の形態３．
なお、上記実施の形態１、２では、特に言及しなかったが、図５または図６に示すように、検波回路１０の一端（前段または後段）にアンプ１２を直列に挿入してもよい。
図５、図６はこの発明の実施の形態３に係るリミッタ回路を示すブロック構成図であり、前述（図４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００３９】
図５においては、検波回路１０の後段（出力側）にアンプ１２が直列に挿入され、図６においては、検波回路１０の前段（入力側）にアンプ１２が直列に挿入されている。
また、この場合、第１および第２のリミッタ要素回路２３ａ、２３ｂは、それぞれ、高周波線路９ａ、９ｂの入力側の一端に接続された第１のＰＩＮダイオード７ａ、７ｂを有し、高周波線路９ａ、９ｂの出力側の第２のＰＩＮダイオード８ａ、９ｂ（図１、図４参照）が除去されている。代わりに、第２のハイブリッド回路２ｂの入力端子ＩＮおよび出力端子１ｂには、単一の第２のＰＩＮダイオード８が接続されている。
【００４０】
図５、図６においても、入力端子１ａに小電力信号または大電力信号が入力された場合の回路動作は、前述（図２、図３参照）と同様である。
すなわち、小電力信号の入力時において、各リミッタ要素回路２３ａ、２３ｂを介して第２のハイブリッド回路２ｂに入力された２つの信号は、出力端子１ｂには同相、第１のキャパシタには逆相で合成される。このとき、第２のＰＩＮダイオード８もグランドに対してオープンと見なすことができるので、入力端子１ａに入力された信号は出力端子１ｂに出力される。
【００４１】
また、大電力信号の入力時において、大電力信号の一部は、結合回路６を介して検波回路１０に入力され、直流信号に変換される。このとき、検波回路１０への入力信号は、アンプ１２（図６参照）により増幅されるか、または直流信号への変換後にアンプ１２（図５参照）により増幅されて、第１のＰＩＮダイオード７ａ、７ｂ、第２のＰＩＮダイオード８にバイアスとして印加される。
【００４２】
これにより、入力端子１ａから入力された大電力信号は、反射回路として機能する各リミッタ要素回路２３ａ、２３ｂからの反射波として、第１のハイブリッド回路２ａに入力され、第１の終端抵抗４ａに出力される。
【００４３】
一方、第２のＰＩＮダイオード８に漏れ込んだ信号は、第２のＰＩＮダイオード８で反射されて第２のハイブリッド回路２ｂに入力され、各リミッタ要素回路２３ａ、２３ｂに対して、それぞれ−９０°、０°の相対的な位相差をもって分配され、各リミッタ要素回路２３ａ、２３ｂでさらに反射される。
しかし、第２のＰＩＮダイオード８で反射後に各リミッタ要素回路２３ａ、２３ｂで反射された信号は、出力端子１ｂにおいて逆相、第２の終端抵抗４ｂにおいて同相となるので、出力端子１ｂには到達しないことになる。
【００４４】
以上のように、この発明の実施の形態３によれば、検波回路１０の一端に直列にアンプ１２を挿入し、大信号入力時において、各ＰＩＮダイオード７ａ、７ｂ、８に印加されるバイアス電流を増幅することにより、各ＰＩＮダイオード７ａ、７ｂ、８の駆動効率を増大させたので、各ＰＩＮダイオード７ａ、７ｂ、８のアノード−カソード間が理想的なスルー状態に近づき、さらに低リーケージ化を実現することができる。
【００４５】
また、図５、図６のように単一構成の第２のＰＩＮダイオード８を設けることにより、ＰＩＮダイオード数を減少させることができるので、さらに小形化を実現することができるうえ、検波回路１０によるＰＩＮダイオードの駆動効率も増大するので、さらに低リーケージ化を実現することができる。
【００４６】
なお、図５、図６においては、各リミッタ要素回路内の第２のＰＩＮダイオード８ａ、８ｂ（図１、図４）に代えて、出力端子１ｂ側に単一の第２のＰＩＮダイオード８を設けた回路構成にアンプ１２を併用したが、各リミッタ要素回路内に前述の第２のＰＩＮダイオード８ａ、９ｂを設けた回路構成にアンプ１２を併用してもよい。
また、結合回路６および検波回路１０を単一化した回路構成にアンプ１２を併用したが、別々の結合回路６ａ、６ｂおよび検波回路１０ａ、１０ｂ（図１参照）からなる回路構成にアンプ１２を併用してもよい。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施の形態１に係るリミッタ回路を示すブロック構成図である。
【図２】この発明の実施の形態１に係るリミッタ回路の小電力信号入力時の動作を示す説明図である。
【図３】この発明の実施の形態１に係るリミッタ回路の大電力信号入力時の動作を示す説明図である。
【図４】この発明の実施の形態２に係るリミッタ回路を示すブロック構成図である。
【図５】この発明の実施の形態３に係るリミッタ回路を示すブロック構成図である。
【図６】この発明の実施の形態３に係るリミッタ回路の他の例を示すブロック構成図である。
【符号の説明】
【００４８】
１ａ  入力端子、１ｂ  出力端子、２ａ  第１のハイブリッド回路、２ｂ  第２のハイブリッド回路、３ａ、１３ａ、２３ａ  第１のリミッタ要素回路、３ｂ、１３ｂ、２３ｂ  第２のリミッタ要素回路、４ａ  第１の終端抵抗、４ｂ  第２の終端抵抗、５  第１のキャパシタ、６、６ａ、６ｂ  結合回路、７ａ、７ｂ  第１のＰＩＮダイオード、８、８ａ、８ｂ  第２のＰＩＮダイオード、９ａ、９ｂ  高周波線路、１０、１０ａ、１０ｂ  検波回路、１１ａ、１１ｂ  第２のキャパシタ、ＣＯ  結合ポート、ＩＮ  入力ポート、ＩＳ  アイソレーションポート、ＴＨ  通過ポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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