(57)【要約】  【課題】拡大縮小回路の拡大処理に使用されるデータ量を削減して、画像処理回路全体の処理速度を向上する。  【解決手段】拡大縮小回路２４において、拡大縮小部２４００は、外部メモリ３０に格納された元画像を構成する画素データの中から、主走査方向の順に、所定範囲の画素データを読み込み、所定範囲の画素データを読み込むごとに、読み込んだ画素データを用いて、当該読み込んだ画素データから算出し得る、拡大画像を構成する画素データのうち、少なくとも副走査方向に複数の画素データを算出し、ＦＩＦＯメモリ２４１０に出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
元画像を構成する画素データを用いて、拡大画像を構成する画素データを出力する画像処理回路であって、
元画像を構成する画素データの中から、主走査方向の順に、所定範囲の画素データを読み込み、
所定範囲の画素データを読み込むごとに、読み込んだ画素データを用いて、当該読み込んだ画素データから算出し得る、拡大画像を構成する画素データのうち、少なくとも副走査方向に複数の画素データを算出し、出力すること、
を特徴とする画像処理回路。
【請求項２】
請求項１に記載の画像処理回路であって、
所定範囲の画素データを読み込むごとに、読み込んだ画素データを用いて、当該読み込んだ画素データから算出し得る、拡大画像を構成する画素データの全てを算出し、出力すること、
を特徴とする画像処理回路。
【請求項３】
元画像を構成する画素データを用いて、拡大画像を構成する画素データを出力する画像処理回路であって、
元画像を構成する画素データの中から、主走査方向の順に、２ラインに跨る複数の画素データを読み込み、それらの画素データを読み込むごとに、それらの画素データを用いた補間演算により算出し得る、拡大画像を構成する複数のライン上の画素データの全てを、副走査方向の画素データの列ごとに算出して、出力する拡大処理部を有すること、
を特徴とする画像処理回路。
【請求項４】
請求項３に記載の画像処理回路であって、
前記拡大処理部が出力した各画素データを、対応するラインごとに、所定の画素数分格納するための領域を有し、所定の画素数の画素データが格納されたラインごとに、画素データを出力するＦＩＦＯメモリを有すること、
を特徴とする画像処理回路。
【請求項５】
請求項１、２、３および４いずれか一項に記載の画像処理回路と、当該画像処理回路が接続された画像メモリとを有する画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理回路、画像処理装置に関し、特に、画像の拡大縮小処理を行う技術に関する。
【背景技術】
【０００２】
プリンタ、イメージスキャナ、コピー機などの画像処理装置において、入力画像に対して拡大や縮小処理を行うための技術が知られている。拡大や縮小などの画像処理は、例えば、専用の回路や、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）が実行するプログラムにより実行される。例えば、特許文献１では、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｓｉｆｉｃ  ＩＣ）により、イメージデータの拡大処理が行われている。
【０００３】
【特許文献１】特開２００６−４５８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スキャン処理およびプリント処理を実行する画像処理装置において、画像処理を行うための制御装置は、例えば、図１に示すようなシステム構成を有する。本図に示すように、制御装置は、ＣＣＤセンサ１０と、画像データ処理部２０（シェーディング補正回路２２、ライン間補正回路２３、拡大縮小回路２４、画像処理回路２５、プリンタ出力回路２６）と、外部メモリ３０と、プリンタ４０とを有する。なお、外部メモリ３０は、例えば、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）などで構成される。
【０００５】
上記各装置の動作および画像データの流れについて説明する。先ず、ＣＣＤセンサ１０を介してスキャナ信号が入力されると、光電変換およびＡ／Ｄ変換が施されて画像データとして外部メモリ３０に格納される。シェーディング補正回路２２は、外部メモリ３０から出力された画像データを受け付けると、原稿を読み取るＣＣＤセンサ１０の感度のばらつきや原稿照明用のランプの配光特性により生じたシェーディングを補正し、ライン間補正回路２３に出力する。ライン間補正回路２３は、原稿の同じ位置について、ＲＧＢ色ごとのラインセンサ（ＣＣＤセンサ１０）により異なるタイミングで読み取られた画像データを、原稿の同じ位置のデータとなるように同期させ、その補正後の画像データを外部メモリ３０に出力する。拡大縮小回路２４は、外部メモリ３０から出力された画像データを受け付けると、後述するように、入力画像に対して拡大縮小処理を施し、拡大画像若しくは縮小画像を外部メモリ３０に出力する。画像処理回路２５は、外部メモリ３０から出力された画像データを受け付けると、例えば、ＭＴＦ補正、鮮鋭化、平滑化などのフィルタ処理を施す。また、ＲＧＢ色からＣＭＹＫ色への色変換処理やハーフトーニングなどを施し、印刷データとして外部メモリ３０に出力する。プリンタ出力回路２６は、印刷データを外部メモリ３０から読み出してプリンタ４０に出力する。プリンタ４０は、印刷データを用いてプリントヘッドなどを駆動することで印刷処理を行う。
【０００６】
以上のように、上記の各装置と外部メモリ３０の間では、各装置の処理に必要な画像データの読み出しとその処理後の画像データの書き込み、すなわち、データの入出力が頻繁に発生する。また、各装置は、前段の装置で処理されたデータを用いて処理を行う。そのため、いずれかの装置と外部メモリ３０の間において、データの入出力が増加すると、他の装置の処理が遅延することなどにより、画像データ処理全体の処理速度の低下につながる。
【０００７】
ところで、従来の拡大縮小回路において、拡大縮小処理は、次のように実行されている。
【０００８】
図６は、拡大縮小処理のアルゴリズムを説明するための図である。注目画素Ｄ´の画素値は、注目画素Ｄ´の周囲に位置する入力画像の画素Ｄ０、Ｄ１、Ｄ２、Ｄ３の画素値を用いた２次元補間により算出される。すなわち、入力画像の２つのライン上から２画素ずつ使用し、その４画素に囲まれた範囲内に位置する任意の注目画素データを算出する。具体的には、  Ｄ´＝Ｄ０×（１−ｄｘ）×（１−ｄｙ）＋Ｄ１×ｄｘ×（１−ｄｙ）＋Ｄ２×（１−ｄｘ）×ｄｙ＋Ｄ３×ｄｘ×ｄｙ）  により算出される。
【０００９】
図７は、従来の拡大縮小回路における拡大処理を説明するための図である。本図は、入力画像データを４００％に拡大する例を示している。拡大処理では、図７（Ａ）〜（Ｄ）に示すように、拡大後の画像を構成するラインごとに、主走査方向の拡大後画素データ（拡大後の画像を構成する画素データ）が算出される。具体的には、まず、拡大縮小回路は、同一ライン上の連続する４つの拡大後画素データを算出するために、それらの拡大後画素データの周囲（点線の正方形の角）に位置する４つの入力画像の画素データ（入力画素データ）を読み込む。また、読み込んだ入力画素データを用いて、４つの拡大後画素データをそれぞれ算出する。以降も同様に、拡大縮小回路は、入力画像データから、４つの入力画素データを、主走査方向に１画素ずつずらしながら繰り返し読み込み、拡大後画素データを算出する。そして、１ライン分の処理が終了した場合は、副走査方向の隣接する次のラインについて同様に処理を行う。
【００１０】
以上のように、従来の拡大縮小回路おける拡大処理では、拡大後の画像を構成するラインごとに、所定範囲の入力画素データを繰り返し読み込んで、拡大処理後画素データを演算している。そのため、拡大倍率に比例して、すなわち、拡大画像の副走査方向の画素数に応じて、拡大縮小回路２４が外部メモリ３０から読み出すデータ量が増加する。そして、拡大縮小回路２４と外部メモリ３０間のデータの入出力量が増加することにより、画像データ処理全体の速度が低下する。
【００１１】
本発明は、拡大処理において使用されるデータの量を削減して、画像データ処理全体の速度を向上する技術を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本発明の一態様は、元画像を構成する画素データを用いて、拡大画像を構成する画素データを出力する画像処理回路であって、元画像を構成する画素データの中から、主走査方向の順に、所定範囲の画素データを読み込み、所定範囲の画素データを読み込むごとに、読み込んだ画素データを用いて、当該読み込んだ画素データから算出し得る、拡大画像を構成する画素データのうち、少なくとも副走査方向に複数の画素データを算出し、出力する。
【００１３】
また、前記の画像処理回路であって、所定範囲の画素データを読み込むごとに、読み込んだ画素データを用いて、当該読み込んだ画素データから算出し得る、拡大画像を構成する画素データの全てを算出し、出力する構成とすることもできる。
【００１４】
また、元画像を構成する画素データを用いて、拡大画像を構成する画素データを出力する画像処理回路であって、元画像を構成する画素データの中から、主走査方向の順に、２ラインに跨る複数の画素データを読み込み、それらの画素データを読み込むごとに、それらの画素データを用いた補間演算により算出し得る、拡大画像を構成する複数のライン上の画素データの全てを、副走査方向の画素データの列ごとに算出して、出力する拡大処理部を有する。
【００１５】
また、前記の画像処理回路であって、前記拡大処理部が出力した各画素データを、対応するラインごとに、所定の画素数分格納するための領域を有し、所定の画素数の画素データが格納されたラインごとに、画素データを出力するＦＩＦＯメモリを有する。
【００１６】
また、上述の画像処理回路は、当該画像処理回路が接続された画像メモリとともに画像処理装置に搭載されることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の一実施形態について、図面を参照して説明する。本実施形態において、画像処理を行うための制御装置は、例えば、上述したように、図１に示すようなシステム構成を有する。
【００１８】
以下、本実施形態に係る拡大縮小回路における拡大処理の特徴的な動作について説明する。
【００１９】
図２は、拡大縮小回路における拡大処理を説明するための図である。本図は、入力画像データを４００％に拡大する例を示している。拡大処理では、図２（Ａ）〜（Ｄ）に示すように、拡大後の画像を構成する複数のラインごとに、ブロック単位で拡大後画素データが算出される。具体的には、まず、拡大縮小回路２４は、４つのライン上の拡大後画素データを算出するために、それらの拡大後画素データの周囲（点線の正方形の角）に位置する４つの入力画素データを読み込む。また、読み込んだ入力画素データを用いて、４つのライン上それぞれの４つ拡大後画素データを算出する。以降も同様に、拡大縮小回路２４は、入力画像データから、４つの入力画素データを、主走査方向に１画素ずつずらしながら繰り返し読み込み、ブロック単位（４画素×４ライン）で拡大後画素データを算出する。そして、４ライン分の処理が終了した場合は、副走査方向の隣接する次の４ラインについて同様に処理を行う。
【００２０】
以上のように、本実施形態の拡大縮小回路における拡大処理では、拡大後の画像を構成する複数のラインごとに、所定範囲の入力画素データを繰り返し読み込んで、拡大処理後画素データをブロック単位で演算する。すなわち、所定範囲の入力画素データを読み込んで、その入力画素データからできるだけ多くの拡大後画素データを出力する。
【００２１】
次に、上記の拡大処理が動作する拡大縮小回路の構成について説明する。
【００２２】
図３は、拡大縮小回路の構成を示すブロック図である。本図に示すように、拡大縮小回路２４は、拡大縮小部２４００と、ＦＩＦＯメモリ２４１０と、出力バッファ２４２０と、これらを接続する信号線とから構成される。
【００２３】
拡大縮小部２４００は、図２で説明したように、外部メモリ３０から出力される２ラインの入力画素データを用いて４ラインの拡大後画素データを算出する。また、算出した４ラインそれぞれの拡大後画素データを、対応する信号線ＲＧＢ１〜４を介してＦＩＦＯメモリに出力する。拡大縮小部２４００は、例えば、水平補間器や垂直補間器などから構成される。
【００２４】
ＦＩＦＯメモリ２４１０は、拡大縮小部２４００から出力された拡大後画素データを、一時的にバッファリングするための装置で、例えば、ＳＲＡＭや、デュアルポートＳＲＡＭなどにより構成される。信号線ＲＧＢ１〜４を介して入力された画素データは、それぞれ領域２４１１〜２４１４に書き込まれる。また、領域２４１１〜２４１４に書き込まれた画素データは、書き込まれた順に出力バッファ２４２０に出力される。
【００２５】
図４を参照して、ＦＩＦＯメモリ２４１０の構成を具体的に説明する。図４（Ａ）は、拡大縮小部２４００における拡大処理後の画像データの各画素データの配置を示している。図４（Ｂ）に示すように、ＦＩＦＯメモリ２４１０の領域２４１１〜２４１４は、それぞれ１６Ｂｙｔｅ分の画素データ（１Ｂｙｔｅの画素データであれば、１６画素）を格納できる。各領域２４１１〜２４１４は、リングバッファとして構成されている。なお、画像データ（図４（Ａ））の各画素は、ＲＧＢ各色の画素データに分けられてＦＩＦＯメモリに格納される。例えば、画素位置（１、１）の画素データは、画素データＲ（１、１）、Ｇ（１、１）、Ｂ（１、１）に分けられて領域２４１１に格納される。
【００２６】
図３に戻って、出力バッファ２４２０は、ＦＩＦＯメモリ２４１０の領域２４１１〜２４１４それぞれから出力された画素データを所定の量バッファリングして、外部メモリ３０に出力する。ここでは、出力バッファ２４２０は、１６Ｂｙｔｅのサイズである。すなわち、各ライン（領域２４１１〜２４１２）ごとに、拡大処理後の画素データが１６Ｂｙｔｅにまとめられて、外部メモリ３０に出力される。
【００２７】
次に、図５に示すタイミングチャートを参照して、拡大処理後の画素データが、拡大縮小部２４００からＦＩＦＯメモリ２４１０に転送される動作について説明する。
【００２８】
本図に示すように、拡大縮小部２４００において、ＳＴＡＲＴパルスが発生すると、ＥＮＤパルスが発生するまで、上述した拡大処理が行われる。そして、拡大処理後の４つのラインの４画素（副走査方向の４つの画素データ）ずつ、信号線ＲＧＢ１〜４を介して領域２４１１〜２４１４に出力される。なお、Ｈ＿ｃｏｕｎｔｅｒ＝ｎ（拡大処理後の画素データの主走査方向の画素数）のときに、ＥＮＤパルスが発生する。ｎの値はＣＰＵによりセットされる。
【００２９】
以上、本発明の一実施形態について説明した。本実施形態によれば、拡大縮小回路が使用するデータの量を削減して、画像データ処理全体の速度を向上することができる。すなわち、所定の範囲の入力画素データを用いて算出する拡大後画素データの数を多くする構成とすることにより、外部メモリへの読み込みアクセスを減らすことができる。これにより、各種処理を行う他の回路が使用できる外部メモリアクセスのバス帯域が大きくなる。また、拡大縮小回路における拡大処理の処理時間が短縮されるため、画像データ処理を行う制御装置全体の処理速度が向上される。さらに、ブロック単位で拡大処理を行う構成とすることにより、制御装置全体で、ブロック単位のパイプライン処理を行うことができるため、印刷結果が得られるまでの時間が短縮される。
【００３０】
以上、本発明について、例示的な実施形態と関連させて記載した。多くの代替物、修正および変形例が当業者にとって明らかであることは明白である。したがって、上に記載の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。
【図面の簡単な説明】
【００３１】
【図１】画像データ処理を行う制御装置のシステム構成を示すブロック図。
【図２】拡大縮小回路における拡大処理を説明するための図。
【図３】拡大縮小回路の構成を示すブロック図。
【図４】ＦＩＦＯメモリの構成と画素データの配置を説明するための図。
【図５】拡大処理後の画素データの転送の動作を示すタイミングチャート図。
【図６】拡大縮小処理のアルゴリズムを説明するための図。
【図７】従来の拡大縮小回路における拡大処理を説明するための図。
【符号の説明】
【００３２】
１０・・・ＣＣＤセンサ、２０・・・画像データ処理部、２２・・・シェーディング補正回路、２３・・・ライン間補正回路、２４・・・拡大縮小回路、２５・・・画像処理回路、２６・・・プリンタ出力回路、３０・・・外部メモリ、４０・・・プリンタ、２４００・・・拡大縮小部、２４１０・・・ＦＩＦＯメモリ、２４１１・・・領域、２４１２・・・領域、２４１３・・・領域、２４１４・・・領域、２４２０・・・出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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