(57)【要約】【課題】  複合ＩＣに設けられたＬＤＭＯＳトランジスタにおいて、オン抵抗と耐圧の間に存在するトレードオフ関係を改善すること。【解決手段】  複合ＩＣ１０は、第１側壁酸化膜５４で被覆された第１埋込み導電体５２を有するトレンチ絶縁分離部５０によって区画された複数の島領域の少なくとも１つにＬＤＭＯＳトランジスタ２０を有する。複合ＩＣ１０は、その島領域内に設けられており、ＬＤＭＯＳトランジスタ２０のドリフト領域２２の側面及び／又はソース領域２６とドリフト領域２２の間のボディ領域２８の側面に第２側壁酸化膜６４を介して対向する第２埋込み導電体６２を有するトレンチ部６０を備えている。トレンチ絶縁分離部５０の第１埋込み導電体５２とトレンチ部６０の第２埋込み導電体６２は電気的に絶縁されている。トレンチ絶縁分離部５０とトレンチ部６０は、同一の製造工程を経て作製される。【選択図】  図４
2009071152.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁体で被覆された第１導電体を有するトレンチ絶縁分離部によって区画された複数の島領域の少なくとも１つにＬＤＭＯＳトランジスタを有する複合ＩＣであって、
その島領域内に設けられており、ＬＤＭＯＳトランジスタのドリフト領域の側面及び／又はソース領域とドリフト領域の間のボディ領域の側面に第２絶縁体を介して対向する第２導電体を有するトレンチ部を備えており、
トレンチ絶縁分離部の第１導電体とトレンチ部の第２導電体は電気的に絶縁されており、
トレンチ絶縁分離部とトレンチ部は、同一の製造工程を経て作製される複合ＩＣ。
【請求項２】
第１絶縁体で被覆された第１導電体を有するトレンチ絶縁分離部によって分割された複数の島領域の少なくとも１つにＬＤＭＯＳトランジスタを有する複合ＩＣであって、
その島領域内に設けられており、ＬＤＭＯＳトランジスタのドリフト領域の側面及び／又はソース領域とドリフト領域の間のボディ領域の側面に第２絶縁体を介して対向する第２導電体を有するトレンチ部を備えており、
トレンチ絶縁分離部の第１導電体とトレンチ部の第２導電体は電気的に絶縁されており、
トレンチ絶縁分離部の深さとトレンチ部の深さが同一である複合ＩＣ。
【請求項３】
前記トレンチ部の第２導電体は、ＬＤＭＯＳトランジスタのドリフト領域の側面及びソース領域とドリフト領域の間のボディ領域の側面の両者に第２絶縁膜を介して対向していることを特徴とする請求項１又は２に記載の複合ＩＣ。
【請求項４】
前記島領域内に複数のトレンチ部と複数のＬＤＭＯＳトランジスタが設けられており、
トレンチ部とＬＤＭＯＳトランジスタが少なくとも一方向に沿って繰返し設けられていることを特徴とする請求項３に記載の複合ＩＣ。
【請求項５】
トレンチ部の第２導電体は、ＬＤＭＯＳトランジスタのゲート電極に電気的に接続されていることを特徴とする請求項１〜４のいずれか一項に記載の複合ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合ＩＣに関する。
【背景技術】
【０００２】
複合ＩＣは、１つのチップに異なる種類の半導体素子を搭載している。例えば、複合ＩＣは、デジタル素子であるＣＭＯＳトランジスタと、アナログ素子であるバイポーラトランジスタと、パワー素子であるＬＤＭＯＳトランジスタを１つのチップに搭載している。これらの半導体素子間を電気的に絶縁するために、半導体素子間にトレンチ絶縁分離部を設ける技術が開発されている。
【０００３】
特許文献１は、側壁酸化膜（絶縁体）で被覆されたポリシリコン（導電体）を有するトレンチ絶縁分離部を開示している。トレンチ絶縁分離部は、ＳＯＩ基板（Silicon on Insulator）基板の半導体活性層を複数の島領域に区画しており、島領域と島領域を電気的に絶縁している。各島領域には、ＣＭＯＳトランジスタ、バイポーラトランジスタ、又はＬＤＭＯＳトランジスタ等が設けられている。特許文献１のトレンチ絶縁分離部は、それぞれの島領域に設けられた半導体素子間を絶縁分離するとともに、側壁酸化膜を誘電体薄膜としたコンデンサとしても機能することを特徴としている。特許文献１のトレンチ絶縁分離部は、複数の機能を兼用しているので、チップ面積の消費量の削減に寄与することができる。なお、トレンチ絶縁分離部に導電体を埋め込む技術は、コンデンサとして機能させる他にも様々な場面で用いられることがある。
【０００４】
特許文献２には、複合ＩＣに搭載されるＬＤＭＯＳトランジスタの一例が開示されている。ＬＤＭＯＳトランジスタでは、オン抵抗と耐圧を改善する技術が望まれている。
【０００５】
【特許文献１】特開２００３−４５９８８号公報
【特許文献２】特開平３−２２７５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＬＤＭＯＳトランジスタのオン抵抗は、チャネル抵抗とドリフト抵抗の和で表すことができる。チャネル抵抗を決定する要因は、チャネル領域の不純物濃度及び長さが支配的である。ドリフト抵抗を決定する要因は、ドリフト領域の不純物濃度及び長さが支配的である。しかし、従来のＬＤＭＯＳトランジスタでは、これらの不純物濃度及び長さは、ＬＤＭＯＳトランジスタに要求される耐圧によってほぼ決定される。このため、従来のＬＤＭＯＳトランジスタには、オン抵抗と耐圧の間にトレードオフの関係が存在している。
本発明は、新規で斬新な構造を採用することにより、オン抵抗と耐圧の間に存在するトレードオフの関係を改善する技術を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明者らは、以下の点に着眼し、本明細書で開示される技術を創作した。
（１）従来のＬＤＭＯＳトランジスタのドリフト領域は、良好に空乏化されるように、不純物濃度が低く抑えられている。空乏層は、ドリフト領域とボディ領域のｐｎ接合面からドリフト領域内に伸展してくる。従来のＬＤＭＯＳトランジスタにおいて、ドリフト領域の側面に対向して絶縁型電極を設ければ、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。このため、ドリフト領域の不純物濃度が濃い場合でも、ドリフト領域の広い範囲を空乏化することができる。ドリフト領域の側面に対向して絶縁型電極を設ければ、オン抵抗と耐圧の間に存在するトレードオフの関係を改善することができる。
（２）従来のＬＤＭＯＳトランジスタのチャネル領域は、ソース領域とドリフト領域の間のボディ領域に形成される。ゲート電極が半導体基板の表面に対向して設けられているので、チャネル領域は、半導体基板の表面に形成される。従来のＬＤＭＯＳトランジスタにおいて、ソース領域とドリフト領域の間のボディ領域の側面に対向して絶縁型電極を設ければ、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。このため、チャネル抵抗を低減することができる。ソース領域とドリフト領域の間のボディ領域の側面に対向して絶縁型電極を設ければ、オン抵抗と耐圧の間に存在するトレードオフの関係を改善することができる。
【０００８】
本発明者らはさらに、上記（１）と（２）を具現化するために、上記で説明したトレンチ絶縁分離部を利用することに着眼した。上記したように、トレンチ絶縁分離部は絶縁膜で被覆された導電体で構成されており、その構造は絶縁型電極としても利用可能である。即ち、トレンチ絶縁分離部を作製する工程を利用すれば、ＬＤＭＯＳトランジスタのドリフト領域の側面及び／又はソース領域とドリフト領域の間のボディ領域の側面に対向する絶縁型電極を設けることができる。トレンチ絶縁分離部を作製する工程を利用すれば、新たに製造工程を追加することなく、トレードオフの関係を改善するための絶縁型電極をＬＤＭＯＳトランジスタに作り込むことができる。
【０００９】
本明細書で開示される技術は、第１絶縁体で被覆された第１導電体を有するトレンチ絶縁分離部によって分割された複数の島領域の少なくとも１つにＬＤＭＯＳトランジスタを有する複合ＩＣに具現化される。この複合ＩＣは、その島領域内に設けられているトレンチ部を備えている。トレンチ部は、ＬＤＭＯＳトランジスタのドリフト領域の側面及び／又はソース領域とドリフト領域の間のボディ領域の側面に第２絶縁体を介して対向する第２導電体を有している。トレンチ絶縁分離部の第１導電体とトレンチ部の第２導電体は、電気的に絶縁されている。トレンチ絶縁分離部とトレンチ部は、同一の製造工程を経て作製される。また、同一製造工程を経て作製されたトレンチ絶縁分離部とトレンチ部は、それぞれの深さが同一であると評価することもできる。
ここで、「ＬＤＭＯＳトランジスタ」とは、第１導電型のソース領域と、第２導電型のボディ領域と、第１導電型のドリフト領域と、第１導電型のドレイン領域を備えており、ソース領域とボディ領域とドリフト領域とドレイン領域がこの順で横方向に沿って設けられている構造をいう。さらに、「ＬＤＭＯＳトランジスタ」は、ソース領域とドリフト領域の間のボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を備えている。
【００１０】
ＬＤＭＯＳトランジスタのドリフト領域の側面に対向してトレンチ部が設けられている場合、ＬＤＭＯＳトランジスタがオフしているときに、トレンチ部の第２導電体を所定の電位に固定すると、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。このため、ドリフト領域の不純物濃度が濃い場合でも、ドリフト領域の広い範囲を空乏化することができる。ＬＤＭＯＳトランジスタのドリフト領域の側面に対向してトレンチ部が設けられていると、トレードオフの関係を改善することができる。
ＬＤＭＯＳトランジスタのソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられている場合、ＬＤＭＯＳトランジスタがオンしているときに、トレンチ部の第２導電体を所定の電位に固定すると、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。このため、チャネル抵抗を低減することができる。ＬＤＭＯＳトランジスタのソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられていると、トレードオフの関係を改善することができる。
【００１１】
本明細書で開示される技術では、トレンチ部の第２導電体は、ＬＤＭＯＳトランジスタのドリフト領域の側面及びソース領域とドリフト領域の間のボディ領域の側面の両者に第２絶縁体を介して対向していることが好ましい。
この場合、トレードオフの関係を顕著に改善することができる。
【００１２】
本明細書で開示される技術では、島領域内に複数のトレンチ部と複数のＬＤＭＯＳトランジスタが設けられており、トレンチ部とＬＤＭＯＳトランジスタが少なくとも一方向に沿って繰返し設けられていることが好ましい。
島領域内に複数のトレンチ部が設けられていると、ゲート電極で構成されるＭＩＳゲート部の面積が減少し、ＭＩＳゲート部が直接的に形成するチャネル領域の面積も減少する。しかし、本明細書で開示される技術によると、その面積の減少分を補って、トレンチ部の側面にもチャネル領域を形成することができる。このため、複数のトレンチ部と複数のＬＤＭＯＳトランジスタの組合せの態様は、同一面積の島領域内に従来構造のＬＤＭＯＳトランジスタが設けられている場合よりもオン抵抗を低減することができる。
【００１３】
トレンチ部の第２導電体は、ＬＤＭＯＳトランジスタのゲート電極に電気的に接続されていることが好ましい。この態様によると、ＬＤＭＯＳトランジスタのオン・オフに同期してトレンチ部の第２導電体にゲート電圧を印加することができる。
例えば、ドリフト領域の側面に対向してトレンチ部が設けられている場合、ＬＤＭＯＳトランジスタがオフしているときに、トレンチ部の第２導電体にゲートオフ電圧が印加される。このため、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。
また、ソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられている場合、ＬＤＭＯＳトランジスタがオンしているときに、トレンチ部の第２導電体にゲートオン電圧が印加される。このため、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。
【発明の効果】
【００１４】
本発明で開示される技術によると、新たに製造工程を追加することなく、オン抵抗と耐圧の間に存在するトレードオフの関係を改善するための構造をＬＤＭＯＳトランジスタに作り込むことができる。
【発明を実施するための最良の形態】
【００１５】
本明細書で開示される技術の好ましい特徴を列記する。
（第１特徴）  複合ＩＣは、ＳＯＩ基板を利用して形成されている。
（第２特徴）  トレンチ部とトレンチ絶縁分離部は、ＳＯＩ基板の半導体活性層を貫通して埋込み絶縁層まで達している。
【実施例】
【００１６】
以下、図面を参照して実施例を詳細に説明する。以下の実施例では、半導体材料としてシリコンを用いているが、他の半導体材料を用いてもよい。例えば、炭化シリコン、ガリウムヒ素、窒化ガリウム等の半導体材料を用いてもよい。以下の実施例に係る技術は、他の半導体材料においても有用である。また、各半導体領域の導電型（ｎ型、ｐ型）を逆にしたとしても、以下の実施例に係る技術は再現され得る。
【００１７】
図１に、複合ＩＣ１０の断面図を模式的に示す。図１に示すように、複合ＩＣ１０は、ＳＯＩ（Silicon on Insulator）基板１４を利用して形成されている。ＳＯＩ基板１４は、半導体支持層１１と埋込み絶縁層１２と半導体活性層１３が積層した構造を有している。半導体支持層１１には単結晶シリコンが用いられており、埋込み絶縁層１２には酸化シリコンが用いられており、半導体活性層１３には単結晶シリコンが用いられている。
【００１８】
図１に示すように、ＳＯＩ基板１４の半導体活性層１３は、トレンチ絶縁分離部５０によって複数の島領域に区画されている。区画された各島領域には、デジタル素子であるＣＭＯＳトランジスタ４０、アナログ素子であるバイポーラトランジスタ３０、又はパワー素子であるＬＤＭＯＳトランジスタ２０が設けられている。なお、これらの半導体素子の組み合わせは一例であり、他の半導体素子に入替えたり、あるいは他の半導体素子をさらに追加してもよい。
【００１９】
トレンチ絶縁分離部５０は、酸化シリコンの第１側壁酸化膜５４（第１絶縁体の一例）と、その第１側壁酸化膜５４に被覆されたポリシリコンの第１埋込み導電体５２（第１導電体の一例）を備えている。トレンチ絶縁分離部５０は、半導体活性層１３を貫通して埋込み絶縁層１２にまで達している。トレンチ絶縁分離部５０の第１埋込み導電体５２は、フローティングにされている。
【００２０】
図２に、ＬＤＭＯＳトランジスタ２０が設けられている島領域の平面図を模式的に示す。なお、この平面図は、トレンチ絶縁分離部５０とトレンチ部６０とＬＤＭＯＳトランジスタ２０のレイアウトを簡略化して示すものである。
図２に示すように、トレンチ絶縁分離部５０は、島領域の周囲を一巡して設けられており、他の島領域からＬＤＭＯＳトランジスタ２０を電気的に絶縁している。島領域内には、複数のトレンチ部６０と複数のＬＤＭＯＳトランジスタ２０が設けられている。トレンチ部６０とＬＤＭＯＳトランジスタ２０は、ｙ軸方向に沿って交互に繰返し設けられている。トレンチ部６０は、酸化シリコンの第２側壁酸化膜６４（第２絶縁体の一例）と、その第２側壁酸化膜６４に被覆されたポリシリコンの第２埋込み導電体６２（第２導電体の一例）を備えている。トレンチ部６０は、トレンチ絶縁分離部５０の一方の側壁から他方の側壁までｘ軸方向に沿って伸びている。ｙ軸方向の両端のＬＤＭＯＳトランジスタ２０は、トレンチ絶縁分離部５０とトレンチ部６０の間に設けられている。他のＬＤＭＯＳトランジスタ２０は、各トレンチ部６０間に設けられている。トレンチ部６０の第２埋込み導電体６２とトレンチ絶縁分離部５０の第１埋込み導電体５２は、電気的に絶縁されている。後述するように、トレンチ部６０の第２埋込み導電体６２はゲート電位に固定される。
【００２１】
図２に示すように、ｙ軸方向の両端に設けられているＬＤＭＯＳトランジスタ２０の幅は、他のＬＤＭＯＳトランジスタ２０の幅の約半分に設定されている。両端のＬＤＭＯＳトランジスタ２０は、他のＬＤＭＯＳトランジスタ２０と異なり、トレンチ部６０が一方の側面にのみ設けられている。このため、両端のＬＤＭＯＳトランジスタ２０では、後述するトレンチ部６０による効果が他のＬＤＭＯＳトランジスタ２０よりも低減する。これに対処するために、両端のＬＤＭＯＳトランジスタ２０の幅は、約半分に設定されている。
【００２２】
図３に、ＬＤＭＯＳトランジスタ２０が設けられている島領域の要部斜視図を模式的に示す。図４に、図３のIV-IV線で切断した要部斜視図を示す。
図３及び図４に示すように、トレンチ部６０は、半導体活性層１３を貫通して埋込み絶縁層１２にまで達しており、ＬＤＭＯＳトランジスタ２０の側面全体に対向している。後述するように、トレンチ部６０とトレンチ絶縁分離部５０は、同一の製造工程を経て形成することができる。
【００２３】
図４に示すように、ＬＤＭＯＳトランジスタ２０は、ｎ型の半導体低濃度領域２１と、ｎ型のドリフト領域２２と、ｎ+型のドレイン領域２３と、ｎ+型のソース領域２６と、ｐ+型のボディコンタクト領域２７と、ｐ型のボディ領域２８を備えている。
ドリフト領域２２及びドレイン領域２３は、イオン注入技術を利用して、半導体活性層１３の表面に形成される。ドリフト領域２２は、ドレイン領域２３とボディ領域２８を隔てている。ドレイン領域２３は、ドレイン電極に電気的に接続している。
ソース領域２６、ボディコンタクト領域２７及びボディ領域２８は、イオン注入技術を利用して、半導体活性層１３の表面に形成される。ボディ領域２８は、ソース領域２６とドリフト領域２２を隔てている。ソース領域２６及びボディコンタクト領域２７は、ソース電極に電気的に接続している。
【００２４】
図４に示すように、ＬＤＭＯＳトランジスタ２０はさらに、半導体活性層１３の表面に設けられているゲート電極２４及びゲート絶縁膜２５を備えている。ゲート電極２４の材料にはポリシリコンが用いられており、ゲート絶縁膜２５の材料には酸化シリコンが用いられている。ゲート電極２４は、ソース領域２６とドリフト領域２２を隔てているボディ領域２８の表面にゲート絶縁膜２５を介して対向している。ゲート電極２４とトレンチ部６０の第２導電体６２は、電気的に接続している。
【００２５】
次に、ＬＤＭＯＳトランジスタ２０の動作を説明する。
ソース電極を介してソース領域２６及びボディコンタクト領域２７が接地電位に固定され、ドレイン電極を介してドレイン領域２３が正電圧に固定され、ゲート電極２４に正のゲートオン電圧を印加すると、ＬＤＭＯＳトランジスタ２０がオン状態になる。このとき、ゲート電極２４が対向しているボディ領域２８の表面には反転層が形成され、ソース領域２６から供給された電子は、その反転層を経由してドリフト領域２２及びドレイン領域２３を流れる。
【００２６】
ここで、トレンチ部６０は、第２側壁酸化膜６４と第２埋込み導電体６２で構成されており、絶縁ゲート構造と等価である。前記したように、トレンチ部６０の第２導電体６２は、ゲート電極２４に電気的に接続している。したがって、ＬＤＭＯＳトランジスタ２０がオンしているときは、トレンチ部６０の第２導電体６２にもゲートオン電圧が印加されている。したがって、トレンチ部６０は、第２のゲート電極として機能する。トレンチ部６０は、ソース領域２６とドリフト領域２２の間のボディ領域２８の側面に対向しているので、ソース領域２６とドリフト領域２２の間のボディ領域２８の側面にチャネル領域を形成することができる。このため、ソース領域２６から供給された電子は、ボディ領域２８の表面のチャネル領域と、ボディ領域２８の側面のチャネル領域の両者を経由してドリフト領域２２及びドレイン領域２３を流れる。ＬＤＭＯＳトランジスタ２０は、ボディ領域２８内の広い範囲にチャネル領域を形成することができるので、チャネル抵抗を低く抑えることができる。
さらに、トレンチ部６０は、ドリフト領域２２の側面にも対向している。このため、トレンチ部６０は、ＬＤＭＯＳトランジスタ２０がオンしているときに、ドリフト領域２２の側面に電子を蓄積することができる。この電子蓄積効果によって、ドリフト領域２２のドリフト抵抗も低減される。
【００２７】
ゲート電極を介して接地電圧をゲート電極２４及びトレンチ部６０の第２埋込み導電体６２に印加すると、ボディ領域２８内の反転層が消失し、ＬＤＭＯＳトランジスタ２０がオフ状態になる。このとき、ボディ領域２８とドリフト領域２２のｐｎ接合部からドリフト領域２２内に向けて空乏層が伸展してくる。さらに、ＬＤＭＯＳトランジスタ２０では、トレンチ部６０の第２埋込み導電体６２が接地電位に固定されているので、ドリフト領域２２の側面からもドリフト領域２２内に空乏層を伸展させることができる。このため、ＬＤＭＯＳトランジスタ２０では、ドリフト領域２２の広い範囲を空乏化することができる。なお、このことを換言すると、ドリフト領域２２の不純物濃度が濃い場合でも、ドリフト領域２２を空乏化することができる、ということである。したがって、ＬＤＭＯＳトランジスタ２０では、耐圧を維持しながらドリフト領域２２の不純物濃度を濃くすることができるので、ドリフト抵抗を低減することができる。
【００２８】
このように、ドリフト領域２２の側面及び／又はソース領域２６とドリフト領域２２の間のボディ領域２８の側面に対向してトレンチ部６０が設けられていると、ＬＤＭＯＳトランジスタ２０がオンしているときは、ボディ領域２８の側面にチャネル領域を形成し、ＬＤＭＯＳトランジスタ２０がオフしているときは、トレンチ部６０がドリフト領域２２の空乏化に寄与する。いずれも、ＬＤＭＯＳトランジスタ２０のオン抵抗と耐圧の間に存在しているトレードオフ関係を改善するのに有効である。
【００２９】
さらに、トレンチ部６０は、トレンチ絶縁分離部５０と同一の製造工程を経て形成されるという特徴を有している。具体的には、以下の製造工程を有する。
（１）まず、異方性ドライエッチング技術を利用して、半導体活性層１３の表面から埋込み絶縁層１２の表面まで達するトレンチを形成する。トレンチ絶縁分離部５０に対応したトレンチとトレンチ部６０に対応したトレンチは、同一幅でもよく、異なる幅でもよい。
（２）次に、トレンチの側壁を熱酸化し、トレンチ絶縁分離部５０の第１側壁酸化膜５４とトレンチ部６０の第２側壁酸化膜６４を同時に形成する。
（３）次に、ＣＶＤ法を利用して、トレンチ内に不純物を含むポリシリコンを堆積し、トレンチ絶縁分離部５０の第１埋込み導電体５２とトレンチ部６０の第２埋込み導電体６２を同時に形成する。
【００３０】
このように、トレンチ絶縁分離部５０とトレンチ部６０は、共通の製造工程を経て作製することができる。このトレンチ絶縁分離部５０を作製する工程は、従来の複合ＩＣを作製する工程にも備わっていた工程である。したがって、トレンチ絶縁分離部５０を作製する工程を利用すれば、トレンチ部６０を作製するための専用の工程を新たに追加することなく、トレンチ部６０をＬＤＭＯＳトランジスタ２０に作り込むことができる。
【００３１】
（シミュレーション結果）
次に、図４及び図５を参照して、ＬＤＭＯＳトランジスタ２０のシミュレーション結果を説明する。シミュレーションでは、ＬＤＭＯＳトランジスタ２０の奥行き幅２０Ｗを１．０μｍ、横幅２０Ｌを６．５μｍ、トレンチ部６０の第２側壁酸化膜６４の奥行き幅６４Ｗを０．２μｍ、トレンチ部６０の第２埋込み導電体６２の奥行き幅６２Ｗを０．６μｍ、ゲート絶縁膜２５の厚みを０．０２５μｍ、ボディ領域２８の不純物濃度を１×１０17cm-3とした。さらに、ドリフト領域２２の表面不純物濃度を２×１０17cm-3〜１×１０18cm-3の間で変化させて、ドリフト領域２２の表面不純物濃度がＬＤＭＯＳトランジスタ２０の耐圧に与える影響を検討した。なお、ドリフト領域２２の不純物濃度は、深さ方向にガウス分布を持たせた。
【００３２】
まず、比較例として、トレンチ部６０が設けられていない場合を検討した。この比較例では、ドリフト領域２２の表面不純物濃度を２×１０17cm-3とした。なお、他のＬＤＭＯＳトランジスタ２０に係る幅等の条件は上記と同じである。この比較例では、耐圧が４３Ｖ、オン抵抗が５２mΩ・mm2であった。
【００３３】
図５に、ＬＤＭＯＳトランジスタ２０の耐圧とドリフト領域２２の表面不純物濃度との関係を示す。図５に示すように、ドリフト領域２２の表面不純物濃度を比較例の４倍（８×１０17cm-3）まで濃くしたとしても、比較例と同等の耐圧が得られていることが確認された。ブレークダウン時の電位分布を検討してみると、比較例ではボディ領域２８とドリフト領域２２のｐｎ接合部に電界が集中していたのに対し、トレンチ部６０を有するＬＤＭＯＳトランジスタ２０ではボディ領域２８とドリフト領域２２のｐｎ接合部の電界が緩和されていることが確認された。これは、トレンチ部６０の第２埋込み導電体６２が接地電位に固定されており、この第２埋込み導電体６２からの電界が影響しているものと考えられる。この結果、図５に示すように、トレンチ部６０を有するＬＤＭＯＳトランジスタ２０では、ドリフト領域２２の表面不純物濃度を４倍に濃くしたとしても、比較例と同等の耐圧が維持されることが確認された。
【００３４】
また、ドリフト領域２２の表面不純物濃度が８×１０17cm-3のときのオン抵抗は、４３mΩ・mm2であった。このオン抵抗は、比較例のオン抵抗よりも約２０％低い値である。
トレンチ部６０を有するＬＤＭＯＳトランジスタ２０では、複数のトレンチ部６０を設けることによってＭＩＳゲート部の面積が減少し、ＭＩＳゲート部が直接的に形成するボディ領域２８の表面のチャネル領域の面積も減少する。しかし、トレンチ部６０が設けられていると、その面積の減少分を補って、トレンチ部６０の側面にもチャネル領域を形成することができる。約２０％のオン抵抗の低減効果は、この面積の減少分を十分に補うものである。このため、複数のトレンチ部６０と複数のＬＤＭＯＳトランジスタ２０の組合せる形態は、オン抵抗を低減するのに有利な形態であることが確認された。
【００３５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記実施例のＬＤＭＯＳトランジスタ２０はｎチャネル型であるが、各半導体領域の導電型（ｎ型、ｐ型）を逆にしたｐチャネル型のＬＤＭＯＳトランジスタであってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３６】
【図１】複合ＩＣの断面図を模式的に示す。
【図２】ＬＤＭＯＳトランジスタが設けられている島領域の平面図を示す。
【図３】ＬＤＭＯＳトランジスタが設けられている島領域の要部斜視図を示す。
【図４】図３のIV−IV線に対応した断面図を示す。
【図５】ＬＤＭＯＳトランジスタの耐圧とドリフト領域の表面不純物濃度との関係を示す。
【符号の説明】
【００３７】
１０：複合ＩＣ
２０：ＬＤＭＯＳトランジスタ
２１：半導体低濃度領域
２２：ドリフト領域
２３：ドレイン領域
２４：ゲート電極
２５：ゲート絶縁膜
２６：ソース領域
２７：ボディコンタクト領域
２８：ボディ領域
３０：バイポーラトランジスタ
４０：ＣＭＯＳトランジスタ
５０：トレンチ絶縁分離部
５２：第１埋込み導電体
５４：第１側壁酸化膜
６０：トレンチ部
６２：第２埋込み導電体
６４：第２側壁酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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