(57)【要約】【課題】  保護回路内の局所部分が過度の発熱し、保護回路が破壊に至ることを抑制する技術を提供する。【解決手段】  保護回路８は、第１端子Ｕと第２端子Ｌの間に接続されているとともに、ｐｎｐトランジスタ１６とｎｐｎトランジスタ１０を備えている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタが第１抵抗６を介して第１端子Ｕに接続されている。ｎｐｎトランジスタ１０のベースとｐｎｐトランジスタ１６のコレクタが第２抵抗１４を介して第２端子Ｌに接続されている。ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に追加抵抗１２が挿入されている。【選択図】  図１
2009071167.tif 000002
【特許請求の範囲】
【請求項１】
保護対象回路に接続する第１端子と第２端子と、ｐｎｐトランジスタとｎｐｎトランジスタを備えている保護回路であり、
ｐｎｐトランジスタのベースとｎｐｎトランジスタのコレクタが第１抵抗を介して第１端子に接続されており、
ｎｐｎトランジスタのベースとｐｎｐトランジスタのコレクタが第２抵抗を介して第２端子に接続されており、
ｐｎｐトランジスタのエミッタと第１端子の間とｎｐｎトランジスタのエミッタと第２端子の間の少なくともいずれか一方の間に追加抵抗が挿入されていることを特徴とする保護回路。
【請求項２】
請求項１の保護回路の複数個を備えており、
複数個の保護回路が同一の追加抵抗を共通に利用していることを特徴とする保護回路。
【請求項３】
請求項１の保護回路の複数個を備えており、
複数個の保護回路の第１端子が保護回路毎に独立しており、
複数個の保護回路の第２端子が共通端子であり、
複数個の保護回路が共通端子に接続されている第１追加抵抗を共通に利用していることを特徴とする請求項２の保護回路。
【請求項４】
請求項１の保護回路の複数個を備えており、
複数個の保護回路の第１端子が共通端子であり、
複数個の保護回路の第２端子が保護回路毎に独立しており、
複数個の保護回路が共通端子に接続されている第２追加抵抗を共通に利用していることを特徴とする請求項２の保護回路。
【請求項５】
保護対象回路に接続する第１端子と第２端子と、
第１導電型の不純物を含んでいる半導体基板と、
半導体基板内に島状に形成されているとともに第２導電型の不純物を含んでいる第１ウェル領域と、
第１ウェル領域内に形成されているとともに第２導電型の不純物を高濃度に含んでいる第１半導体領域と、
第１ウェル領域内に形成されているとともに第１導電型の不純物を高濃度に含んでいる第２半導体領域と、
前記半導体基板内に形成されているとともに第２導電型の不純物を高濃度に含んでいる第３半導体領域と、
前記半導体基板内に形成されているとともに第１導電型の不純物を高濃度に含んでいる第４半導体領域を備えており、
第１半導体領域と第２半導体領域と第３半導体領域と第４半導体領域の順序で配置されており、
第１端子に第３半導体領域と第４半導体領域が接続されており、第２端子に第１半導体領域と第２半導体領域が接続されており、
第１端子と第３半導体領域の間と第２端子と第２半導体領域の間の少なくともいずれか一方の間に追加抵抗が追加されていることを特徴とする半導体装置。
【請求項６】
半導体基板内に、第１導電型の不純物を含んでいる第２ウェル領域が形成されており、
第３半導体領域と第４半導体領域が第２ウェル領域内に形成されていることを特徴とする請求項５の半導体装置。
【請求項７】
第１半導体領域から第４半導体領域までが形成されている範囲から電気的に絶縁分離された範囲の半導体基板内に、前記追加抵抗が形成されていることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
半導体基板内に島状に形成されているとともに第２導電型の不純物を含んでいる第３ウェル領域が生成されており、
その第３ウェル領域内に前記追加抵抗が形成されていることを特徴とする請求項５又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護対象回路（被保護回路）に高電圧が加わることを防止する保護回路に関する。特に、その保護回路内に電流集中が発生することによって、保護回路自体が破壊されることを防止する技術に関する。本発明は、その保護回路を構成する半導体装置にも関する。本発明は、ＥＳＤ（静電気放電）から被保護回路を保護する保護回路自体の保護に適している。
【背景技術】
【０００２】
特許文献１に、ｐｎｐトランジスタとｎｐｎトランジスタを備えている保護回路が開示されている。この保護回路は、高電圧が加わる可能性がある点に接続する第１端子と、所定電圧に維持されている点に接続する第２端子を備えている。ｐｎｐトランジスタのベースとｎｐｎトランジスタのコレクタは、第１抵抗を介して第１端子に接続されている。ｎｐｎトランジスタのベースとｐｎｐトランジスタのコレクタは、第２抵抗を介して第２端子に接続されている。この結果、サイリスタ構造が形成されている。サイリスタ構造は、バイポーラトランジスタ（ｐｎｐトランジスタやｎｐｎトランジスタ）よりも電流を流す能力が高い。そのため、サイリスタ構造を保護回路に利用すると、高電圧が加わることを避けたい回路（以下、被保護回路ともいう）に高電圧が加わることを効率的に防止することができる。
特許文献２に、第２抵抗の抵抗値を制御するためのトランジスタを備えた保護回路が開示されている。特許文献２の保護回路は、被保護回路に電源電圧が印加されているときには大きな電圧で保護動作を開始し、被保護回路に電源電圧が印加されていないときには小さな電圧で保護動作を開始する。
【０００３】
【特許文献１】特開平１０−２０００５７号公報
【特許文献２】特開２００６−４０９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１１に、従来の保護回路６０８の回路図を示す。図１２に、従来の保護回路を構成する半導体装置６０８の断面図を示す。
図１１に示すように、電源電圧４とグランド（ＧＮＤ）の間に被保護回路２が接続されている。保護回路６０８が、電源電圧４とグランドの間に、被保護回路２に対して並列に接続されている。保護回路６０８の働きによって、例えば電源電圧４等から静電気等の高電圧が発生したときに、被保護回路２が破壊されることを防止できる。保護回路６０８は、第１端子Ｕと、第２端子Ｌと、ｐｎｐトランジスタ１６と、ｎｐｎトランジスタ１０を備えている。第１端子Ｕは、電源電圧４と被保護回路２の間に接続されている。第２端子Ｌは、被保護回路２とグランドの間に接続されている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタは、第１抵抗６を介して第１端子Ｕに接続されている。ｎｐｎトランジスタ１０ベースとｐｎｐトランジスタ１６のコレクタは、第２抵抗１４を介して第２端子Ｌに接続されている。
【０００５】
図１２を参照し、半導体装置６０８について説明する。半導体装置６０８は、ｎ型不純物を含んでいる半導体基板５２と、半導体基板５２内に島状に形成されているとともにｐ型不純物を含んでいる第１ウェル領域３６を備えている。第１ウェル領域３６内に、ｐ型不純物を高濃度に含んでいる第１半導体領域２８と、ｎ型不純物を高濃度に含んでいる第２半導体領域３２が形成されている。半導体基板５２内にはさらに、ｐ型不純物を高濃度に含んでいる第３半導体領域３８と、ｎ型不純物を高濃度に含んでいる第４半導体領域４８が形成されている。第１半導体領域２８と第２半導体領域３２と第３半導体領域３８と第４半導体領域４８は、その順序で配置されている。
ｐ型の第３半導体領域３８と、ｎ型の半導体基板５２と、ｐ型の第１ウェル領域３６と第１半導体領域２８によって、ｐｎｐトランジスタ１６が形成される（図１１も参照）。すなわち、第３半導体領域３８がｐｎｐトランジスタ１６のエミッタに相当する。半導体基板５２がｐｎｐトランジスタ１６のベースに相当する。第１ウェル領域３６と第１半導体領域２８がｐｎｐトランジスタ１６のコレクタに相当する。
ｎ型の第４半導体領域４８と半導体基板５２と、ｐ型の第１ウェル領域３６と、ｎ型の第２半導体領域３２によって、ｎｐｎトランジスタ１０が形成される（図１１も参照）。すなわち、第４半導体領域４８と半導体基板５２がｎｐｎトランジスタ１０のコレクタに相当する。第１ウェル領域３６がｎｐｎトランジスタ１０のベースに相当する。第２半導体領域３２がｎｐｎトランジスタ１０のエミッタに相当する。第４半導体領域４８から半導体基板５２内にかけて寄生抵抗が形成される。この寄生抵抗が、図１１の第１抵抗６に相当する。第１半導体領域２８から第１ウェル領域３６内にかけて寄生抵抗が形成される。この寄生抵抗が、図１１の第２抵抗１４に相当する。
【０００６】
第４半導体領域４８の表面に第４コンタクト電極４６が形成されている。第４コンタクト電極４６と第１端子Ｕが配線４４を介して接続されている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタ（双方とも第４半導体領域４８と半導体基板５２に相当）が、第１抵抗６を介して第１端子Ｕに接続されている。第３半導体領域３８の表面に第３コンタクト電極４０が形成されている。第３コンタクト電極４０と第１端子Ｕが配線４２を介して接続されている。ｐｎｐトランジスタ１６のエミッタが第１端子Ｕに接続されている。第２半導体領域３２の表面に第２コンタクト電極３４が形成されている。第２コンタクト電極３４と第２端子Ｌが配線３０を介して接続されている。ｎｐｎトランジスタ１０のエミッタが第２端子Ｌに接続されている。第１半導体領域２８の表面に第１コンタクト電極２６が形成されている。ｎｐｎトランジスタ１０のベースとｐｎｐトランジスタ１６のコレクタ（双方とも第１半導体領域２８と第１ウェル領域３６に相当）が、第２抵抗１４を介して第２端子Ｌに接続されている。
【０００７】
半導体装置６０８内に、第３半導体領域３８と半導体基板５２と第１ウェル領域３６と第２半導体領域３２によってサイリスタ構造が形成される。上記したように、サイリスタ構造は、バイポーラトランジスタよりも電流を流しやすい。そのため、第１端子Ｕに高電圧が印加されると、電流は、第３半導体領域３８と第２半導体領域３２に間に集中して流れやすい。第３半導体領域３８と第２半導体領域３２の間が発熱しやすくなる。第３半導体領域３８と第２半導体領域３２の間が過度に発熱すると、半導体装置６０８が破壊に至る虞がある。半導体装置６０８が破壊されてしまうと、被保護回路２に高電圧が印加されることを防止することができなくなってしまう。
本発明では、電流が保護回路内の局所部分に集中して流れることを緩和する技術を提供する。保護回路内の局所部分が過度の発熱し、保護回路が破壊に至ることを抑制する技術を提供する。
【課題を解決するための手段】
【０００８】
保護回路に所定電圧以上の電圧が印加されると、保護回路が保護動作を開始する。すなわち、保護回路内を電流が流れ始める。電流は保護回路の局所経路に集中して流れやすい。電流が保護回路内の複数経路に分散して流れれば、保護回路は発熱しにくくなる。ひいては、発熱による破壊の虞が抑制された保護回路を実現することができる。
本発明の保護回路は、保護対象回路に接続する第１端子と第２端子と、ｐｎｐトランジスタとｎｐｎトランジスタを備えている。ｐｎｐトランジスタのベースとｎｐｎトランジスタのコレクタは、第１抵抗を介して第１端子に接続されている。ｎｐｎトランジスタのベースとｐｎｐトランジスタのコレクタは、第２抵抗を介して第２端子に接続されている。本発明の保護回路では、ｐｎｐトランジスタのエミッタと第１端子の間とｎｐｎトランジスタのエミッタと第２端子の間の少なくともいずれか一方の間に追加抵抗が挿入されている。
【０００９】
上記の保護回路では、ｐｎｐトランジスタのベースとｎｐｎトランジスタのコレクタが接続されている。また、ｎｐｎトランジスタのベースとｐｎｐトランジスタのコレクタが接続されている。その結果、サイリスタ構造が形成される。ｐｎｐトランジスタのエミッタがサイリスタ構造のアノードに相当し、ｎｐｎトランジスタのエミッタがサイリスタ構造のカソードに相当する。
上記の保護回路に所定電圧以上の電圧が印加されると、保護回路が保護動作を開始する。すなわち、保護回路内を電流が流れ始める。ｐｎｐトランジスタのエミッタと第１端子の間、あるいは、ｎｐｎトランジスタのエミッタと第２端子の間に追加抵抗が挿入されていないと、サイリスタ構造のアノードからカソードに向けて電流が集中して流れる。すなわち、電流がｐｎｐトランジスタのエミッタとｎｐｎトランジスタのエミッタの間の経路を集中して流れる。保護回路の局所経路が過熱され、保護回路が破壊してしまうことがある。
しかしながら上記の保護回路では、ｐｎｐトランジスタのエミッタと第１端子の間とｎｐｎトランジスタのエミッタと第２端子の間の少なくともいずれか一方の間に追加抵抗が挿入されている。例えば、ｐｎｐトランジスタのエミッタと第１端子の間に追加抵抗が挿入されていると、ｐｎｐトランジスタのエミッタと第１端子の間に流れる電流が減少する。すなわち、第１端子から、ｐｎｐトランジスタのエミッタとｎｐｎトランジスタのエミッタを通過して第２端子に至る電流が減少する。反対に、ｎｐｎトランジスタのコレクタからエミッタに流れる電流が増加する。第１端子から、ｎｐｎトランジスタのコレクタとエミッタを通過して第２端子に至る電流が増加する。保護回路内の局所経路に電流が集中して流れる現象を緩和することができる。その結果、発熱による破壊が抑制された保護回路を実現することができる。
ｎｐｎトランジスタのエミッタと第２端子の間に追加抵抗が挿入されていると、ｎｐｎトランジスタのエミッタと第２端子の間に流れる電流が減少する。すなわち、第１端子から、ｐｎｐトランジスタのエミッタとｎｐｎトランジスタのエミッタを通過して第２端子に至る電流が減少する。反対に、ｐｎｐトランジスタのエミッタからコレクタに流れる電流が増加する。第１端子から、ｐｎｐトランジスタのエミッタとコレクタを通過して第２端子に至る電流が増加する。保護回路内の局所経路に電流が集中して流れる現象を緩和することができる。
ｐｎｐトランジスタのエミッタと第１端子の間、及びｎｐｎトランジスタのエミッタと第２端子の間の双方に追加抵抗が挿入されていると、上記した効果の双方を得ることができる。発熱による破壊がより効果的に抑制された保護回路を実現することができる。
【００１０】
本発明の保護回路では、上記の保護回路を複数個備えていてもよい。被保護回路が複数個存在する場合に対応することができる。その場合、複数個の保護回路が同一の追加抵抗を共通に利用していることが好ましい。共通に利用する追加抵抗は、ｐｎｐトランジスタのエミッタと第１端子の間に挿入してもよいし、ｎｐｎトランジスタのエミッタと第２端子の間に挿入してもよい。すなわち、複数個の保護回路の第１端子が保護回路毎に独立しており、複数個の保護回路の第２端子が共通端子であり、複数個の保護回路が共通端子（第２端子）に接続されている第１追加抵抗を共通に利用していてもよい。あるいは、複数個の保護回路の第１端子が共通端子であり、複数個の保護回路の第２端子が保護回路毎に独立しており、複数個の保護回路が共通端子（第１端子）に接続されている第２追加抵抗を共通に利用していてもよい。
【００１１】
複数個の保護回路が存在する場合、複数個の保護回路の各々に追加抵抗を接続すると、保護回路全体のサイズが大きくなってしまう。それに対して、複数個の保護回路が同一の追加抵抗を共通に利用すれば、保護回路全体のサイズを小さくすることができる。なお、ここでいう「複数個の保護回路が同一の追加抵抗を共通に利用する」とは、複数個の保護回路の全部が１つの追加抵抗を共通に利用することに限定されない。複数個の保護回路が、その保護回路よりも少数の追加抵抗を共通に利用することも含まれる。例えば、３個の保護回路が存在する場合、追加抵抗は１つでもよいし、２つでもよい。
【００１２】
本発明の半導体装置は、保護対象回路（被保護回路）に接続する第１端子と第２端子を備えている。その半導体装置は、第１導電型の不純物を含んでいる半導体基板と、半導体基板内に島状に形成されているとともに第２導電型の不純物を含んでいる第１ウェル領域を備えている。第１ウェル領域内には、第２導電型の不純物を高濃度に含んでいる第１半導体領域と、第１導電型の不純物を高濃度に含んでいる第２半導体領域が形成されている。半導体基板内にはさらに、第２導電型の不純物を高濃度に含んでいる第３半導体領域と、第１導電型の不純物を高濃度に含んでいる第４半導体領域が形成されている。第１半導体領域と第２半導体領域と第３半導体領域と第４半導体領域は、この順序で配置されている。第１端子に第３半導体領域と第４半導体領域が接続されており、第２端子に第１半導体領域と第２半導体領域が接続されている。本発明の半導体装置ではさらに、第１端子と第３半導体領域の間と第２端子と第２半導体領域の間の少なくともいずれか一方の間に追加抵抗が追加されている。
【００１３】
上記の半導体装置では、第１半導体領域と第１ウェル領域と、半導体基板と、第３半導体領域によって、ｐｎｐトランジスタ又はｎｐｎトランジスタが形成される。第２半導体領域と、第１ウェル領域と、半導体基板と第４半導体領域によって、ｎｐｎトランジスタ又はｐｎｐトランジスタが形成される。２つのトランジスタの極性は反対である。第２半導体領域と、第１ウェル領域と、半導体基板と、第３半導体領域によって、サイリスタ構造も形成される。なお、以下の説明では、ｐｎｐトランジスタとｎｐｎトランジスタを分けて説明する必要がない場合、双方のトランジスタを総称してバイポーラトランジスタと称することがある。
上記の半導体装置では、第１端子と第２半導体領域の間と第２端子と第３半導体領域の間の少なくともいずれか一方の間に追加抵抗が追加されている。そのため、半導体装置が動作したときに、第２半導体領域と第３半導体領域の間に電流が集中して流れる現象を緩和することができる。より詳しくいうと、第１端子と第２半導体領域の間に追加抵抗が追加されていると、第１端子と第２半導体領域の間に流れる電流を減少させることができる。減少した電流の分だけ、第１端子と第１半導体領域の間に流れる電流が増加する。第２端子と第３半導体領域の間に追加抵抗が追加されていると、第２端子と第３半導体領域の間に流れる電流を減少させることができる。減少した電流の分だけ、第２端子と第４半導体領域の間に流れる電流が増加する。
半導体装置内の局所部分を電流が集中して流れることを緩和できるため、半導体装置が過熱されることを抑制することができる。
【００１４】
本発明の半導体装置では、半導体基板内に、第１導電型の不純物を含んでいる第２ウェル領域が形成されており、第３半導体領域と第４半導体領域が第２ウェル領域内に形成されていることが好ましい。
上記の半導体装置によると、第２半導体領域と、第１ウェル領域と、第２ウェル領域と第４半導体領域によって、バイポーラトランジスタを形成することができる。第１ウェル領域と第１半導体領域と、第２ウェル領域と、第３半導体領域によって、バイポーラトランジスタを形成することができる。第２半導体領域と、第１ウェル領域と、第２ウェル領域と、第３半導体領域によって、サイリスタ構造を形成することができる。半導体装置の耐圧や動作開始の電圧を決定するために、半導体基板の不純物濃度を厳密に制御する必要がなくなる。半導体基板内に形成される領域（第１，第２ウェル領域と、第１〜第４半導体領域）の濃度を制御することによって、半導体装置の耐圧や動作開始の電圧を決定することができる。
【００１５】
本発明の半導体装置では、第１半導体領域から第４半導体領域までが形成されている範囲から電気的に絶縁分離された範囲の半導体基板内に、追加抵抗が形成されていることが好ましい。
上記の半導体装置によると、トランジスタ構造が作り込まれている半導体基板と、追加抵抗を別々に用意することを省略することができる。１つの半導体基板内にトランジスタ構造と追加抵抗を形成するので、トランジスタ構造が作り込まれている半導体基板と追加抵抗を別々に用意する場合と比べて、半導体装置のサイズを小さくすることができる。
【００１６】
本発明の半導体装置では、半導体基板内に島状に形成されているとともに第２導電型の不純物を含んでいる第３ウェル領域が形成されており、その第３ウェル領域内に追加抵抗が形成されていることが好ましい。
上記の半導体装置でも、トランジスタ構造が作り込まれている半導体基板内に、追加抵抗を形成することができる。上記の半導体装置ではさらに、トランジスタ構造が作り込まれている領域と、追加抵抗が作り込まれている領域を電気的に絶縁分離する構造を省略することができる。半導体装置のサイズをより小さくすることができる。
【発明の効果】
【００１７】
本発明によると、保護回路が動作しているときに、保護回路内の局所経路に電流が集中して流れることを緩和することができる。その局所経路が過剰に発熱することを抑制することができる。保護回路が過熱して破壊に至ることを抑制することができる。
【発明を実施するための最良の形態】
【００１８】
実施例の主要な特徴を列記する。
（第１特徴）  第１半導体領域から第４半導体領域までが形成されている範囲からトレンチによって絶縁分離された半導体基板内に、追加抵抗が形成されている。
（第２特徴）  半導体装置１０８では、第２半導体領域３２の表面に複数個の第２コンタクト電極３４ａ〜３４ｃが形成されている。
（第３特徴）  半導体装置１０８では、素子分離用トレンチ５４によって、半導体基板５２が複数個の半導体領域５２ａ〜５２ｃに絶縁分離されている。半導体領域５２ａ〜５２ｃの表面の各々に、第５コンタクト電極２２ａ〜２２ｃと、第６コンタクト電極１８ａ〜１８ｃが形成されている。第２コンタクト電極３４ａ〜３４ｃの各々が、第５コンタクト電極２２ａ〜２２ｃに接続されている。
（第４特徴）  半導体装置２０８では、第３ウェル領域２１２が、第１ウェル領域３６と第２ウェル領域５０から絶縁分離されない状態で半導体基板５２内に形成されている。
（第５特徴）  半導体装置２０８では、第３ウェル領域２１２が、第２ウェル領域５０に隣接した位置に形成されている。
【実施例】
【００１９】
（第１実施例）
図１に、保護回路８の回路図を示す。図２に、保護回路８を構成する半導体装置の断面図を示す。以下、回路図を説明するときには保護回路８と称し、半導体装置を説明するときには半導体装置８と称する。
まず保護回路８について説明する。
電源電圧４とグランド（ＧＮＤ）の間に、集積回路等の被保護回路２が接続されている。保護回路８は、電源電圧４とグランドの間に、被保護回路２に対して並列に接続されている。保護回路８は、第１端子Ｕと、第２端子Ｌと、ｐｎｐトランジスタ１６と、ｎｐｎトランジスタ１０を備えている。なお、トランジスタ１６，１０のエミッタをＥで示している。トランジスタ１６，１０のベースをＢで示している。トランジスタ１６，１０のコレクタをＣで示している。
第１端子Ｕは、電源電圧４と被保護回路２の間に接続されている。第２端子Ｌは、被保護回路２とグランドの間に接続されている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタが、第１抵抗６を介して第１端子Ｕに接続されている。ｐｎｐトランジスタ１６のエミッタも第１端子Ｕに接続されている。ｎｐｎトランジスタ１０のベースとｐｎｐトランジスタ１６のコレクタが、第２抵抗１４を介して第２端子Ｌに接続されている。ｎｐｎトランジスタ１０のエミッタも第２端子Ｌに接続されている。また、ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に、追加抵抗１２が挿入されている。
なお、本実施例では電源電圧４と被保護回路２の間に、保護回路８の第１端子Ｕを接続している。電源電圧４と被保護回路２の間以外の位置に第１端子Ｕを接続する場合もある。例えば、１つの回路から出力される信号が他の回路に入力される回路群が形成されている場合、１つの回路と他の回路の間に第１端子Ｕを接続してもよい。また、被保護回路２とグランドの間に第１端子Ｕを接続してもよい。すなわち、被保護回路２に形成されている端子とその端子に接続している部材の間であれば、いずれの位置に第１端子Ｕを接続してもよい。
【００２０】
図２を参照して半導体装置８について説明する。
半導体装置８は、ｎ型不純物（第１導電型の不純物の一例）を含んでいる半導体基板５２と、その半導体基板５２内に形成されている第１ウェル領域３６と第２ウェル領域５０と第３ウェル領域１２を備えている。第１ウェル領域３６はｐ型不純物（第２導電型の不純物の一例）を含んでいる。第２ウェル領域５０はｎ型不純物を含んでいる。第３ウェル領域１２はｎ型不純物を含んでいる。第１ウェル領域３６と第３ウェル領域１２の間に、素子分離用トレンチ５４が形成されている。素子分離用トレンチ５４によって、第１ウェル領域３６と第２ウェル領域５０と、第３ウェル領域１２が電気的に絶縁されている。
第１ウェル領域３６内に、ｐ型不純物を高濃度に含んでいる第１半導体領域２８と、ｎ型不純物を高濃度に含んでいる第２半導体領域３２が形成されている。第１半導体領域２８の表面に第１コンタクト電極２６が形成されている。第２半導体領域３２の表面に第２コンタクト電極３４が形成されている。第１コンタクト電極２６が、配線２４を介して第２端子Ｌに接続している。第２コンタクト電極３４が、配線３０を介して後述する第５コンタクト電極２２に接続している。
第２ウェル領域５０内に、ｐ型不純物を高濃度に含んでいる第３半導体領域３８と、ｎ型不純物を高濃度に含んでいる第４半導体領域４８が形成されている。第３半導体領域３８の表面に第３コンタクト電極４０が形成されている。第４半導体領域４８の表面に第４コンタクト電極４６が形成されている。第３コンタクト電極４０が、配線４２を介して第１端子Ｕに接続している。第４コンタクト電極４６が、配線４４を介して第１端子Ｕに接続している。
第３ウェル領域１２の表面に、第５コンタクト電極２２と第６コンタクト電極１８が形成されている。第６コンタクト電極１８は、配線２０を介して第２端子Ｌに接続している。第５コンタクト電極２２と第６コンタクト電極１８の間には隙間が形成されている。
なお、本実施例では、素子分離用トレンチ５４によって、第１ウェル領域３６と第２ウェル領域５０と、第３ウェル領域１２を電気的に分離している。例えば、第１ウェル領域３６と第２ウェル領域５０が形成されている範囲の半導体基板５２の導電型と、第３ウェル領域１２が形成されている範囲の半導体基板５２の導電型を反対の導電型にしてもよい。すなわち、第１ウェル領域３６と第２ウェル領域５０と、第３ウェル領域１２を電気的に絶縁分離できればよい。
【００２１】
第３半導体領域３８と、第２ウェル領域５０と半導体基板５２と、第１ウェル領域３６と第１半導体領域２８によって、ｐｎｐトランジスタが形成される。このｐｎｐトランジスタは、図１のｐｎｐトランジスタ１６に相当する。また、第１半導体領域２８から第１ウェル領域３６にかけて寄生抵抗が形成される。この寄生抵抗は、図１の第２抵抗１４に相当する。
第４半導体領域４８と第２ウェル領域５０と半導体基板５２と、第１ウェル領域３６と、第２半導体領域３２によって、ｎｐｎトランジスタが形成される。このｎｐｎトランジスタは、図１のｎｐｎトランジスタ１０に相当する。また、第４半導体領域４８から第２ウェル領域５０と半導体基板５２にかけて寄生抵抗が形成される。この寄生抵抗は、図１の第１抵抗６に相当する。
上記したように、第５コンタクト電極２２と第６コンタクト電極１８が、第３ウェル領域１２の表面に隙間を有して形成されている。第５コンタクト電極２２と第６コンタクト電極１８の間に抵抗が形成される。この抵抗が、図１の追加抵抗１２に相当する。
【００２２】
半導体装置８内には、第３半導体領域３８と、第２ウェル領域５０と半導体基板５２と、第１ウェル領域３６と、第２半導体領域３２によってサイリスタ構造が形成されている。第１端子Ｕに所定電圧以上の電圧が印加されると、第１端子Ｕから第２端子Ｌに向けて電流が流れる。電流は上記したバイポーラトランジスタ間よりも、サイリスタ構造の間を流れやすい。すなわち、第２半導体領域３２と第２端子Ｌが直接接続されていると、第３半導体領域３８と第２半導体領域３２の間に電流が集中して流れる。そのため、第３半導体領域３８と第２半導体領域３２の間が発熱しやすくなってしまう。
半導体装置８では、第２半導体領域３２と第２端子Ｌが、第３ウェル領域（追加抵抗）１２を介して接続されている。そのため、電流は、第３半導体領域３８と第２半導体領域３２の間に集中しないで、第３半導体領域３８と第１半導体領域２８の間にも流れる。第３半導体領域３８と第２半導体領域３２の間が、局所的発熱によって過熱されることが抑制される。半導体装置８は、過熱されるよって破壊に至る虞が抑制されている。
【００２３】
なお半導体装置８は、複数の半導体素子を有する半導体基板５２内に形成されていてもよい。その場合、図３に示すように、一巡する素子分離用トレンチ５４内に半導体装置８を形成すればよい。また、第３ウェル領域１２がｐ型不純物を含む場合には、第１ウェル領域３６と第２ウェル領域５０から絶縁分離されていなくてもよい。また、第３ウェル領域１２を形成しないで、第５コンタクト電極２２と第６コンタクト電極１８を、第１ウェル領域３６と第２ウェル領域５０から絶縁分離された範囲の半導体基板５２の表面に直接形成してもよい。
また、半導体基板５２内に第３ウェル領域（追加抵抗）１２を形成しなくてもよい。第２半導体領域３２と第２端子Ｌの間に、半導体基板５２とは別体の抵抗が追加されていてもよい。
半導体基板５２内において、第１半導体領域２８と第２半導体領域３２が図２とは反対の位置関係に形成されていてもよい。この場合でも、半導体基板５２内に、ｐｎｐトランジスタとｎｐｎトランジスタとサイリスタが形成される。しかしながら、第１半導体領域２８と第２半導体領域３２が図２の位置関係に形成されていないと、サイリスタとしての性能が低下する。すなわち、第１端子Ｕから第２端子Ｌに流れる電流が小さくなってしまう。同様に、第３半導体領域３８と第４半導体領域４８が図２とは反対の位置関係に形成されていてもよいが、その場合、サイリスタとしての性能が低下してしまう。第１半導体領域２８と第２半導体領域３２と第３半導体領域３８と第４半導体領域４８の順序で配置されていることが好ましい。
【００２４】
（第２実施例）
図４を参照して半導体装置１０８について説明する。半導体装置１０８は半導体装置８の変形例である。半導体装置８と同一の構成には同じ参照番号を付すことによって説明を省略することがある。
第２半導体領域３２の表面に、複数の第２コンタクト電極３４ａ〜３４ｃが形成されている。第２コンタクト電極３４ａ〜３４ｃの各々は、互いに分離している。素子分離用トレンチ５４によって、第１ウェル領域３６と第２ウェル領域５０が形成されている範囲から絶縁分離された範囲の半導体基板５２が、半導体領域５２ａ〜５２ｃに分断されている。半導体装置１０８には、第３ウェル領域が形成されていない。半導体領域５２ａの表面に、第５コンタクト電極２２ａと第６コンタクト電極１８ａが形成されている。半導体領域５２ｂの表面に、第５コンタクト電極２２ｂと第６コンタクト電極１８ｂが形成されている。半導体領域５２ｃの表面に、第５コンタクト電極２２ｃと第６コンタクト電極１８ｃが形成されている。第２コンタクト電極３４ａと第５コンタクト電極２２ａが、配線（図示省略）によって接続されている。第２コンタクト電極３４ｂと第５コンタクト電極２２ｂが、配線（図示省略）によって接続されている。第２コンタクト電極３４ｃと第５コンタクト電極２２ｃが、配線（図示省略）によって接続されている。第６コンタクト電極１８ａ，１８ｂ，１８ｃの各々は、第２端子Ｌに接続されている（図２も参照）。
【００２５】
半導体装置１０８では、半導体装置１０８内に電流が流れているときに、半導体装置１０８のＹ方向の局所部分に電流が集中して流れることを抑制することができる。すわなち、半導体装置１０８内のＹ方向に均等に電流を流すことができる。なお、第３半導体領域３８の表面に、複数個の第３コンタクト電極４０が形成されていてもよい。
【００２６】
（第３実施例）
図５を参照して半導体装置２０８について説明する。半導体装置２０８は半導体装置８の変形例である。半導体装置８を同一の構成には同じ参照番号を付すことによって説明を省略することがある。
第３ウェル領域２１２が、半導体基板５２内に島状に形成されている。第３ウェル領域２１２は、ｐ型の不純物を含んでいる。半導体装置２０８では、第３ウェル領域２１２が、第１ウェル領域３６と第２ウェル領域５０から絶縁分離されていない。第３ウェル領域２１２が、第２ウェル領域５０に隣接した位置に形成されている。第３ウェル領域２１２に表面に、第５コンタクト電極２２２と第６コンタクト電極２１８が形成されている。第２コンタクト電極３４と第５コンタクト電極２２２が、配線２３０によって接続されている。第６コンタクト電極２１８と第２端子Ｌが配線２２０によって接続されている。第１コンタクト電極２６と第２端子Ｌが配線２２４によって接続されている。
上記したように、半導体装置２０８では、第３ウェル領域２１２が、第１ウェル領域３６と第２ウェル領域５０から絶縁分離されていない。素子分離用トレンチ５４（図１を参照）を形成しない分だけ、半導体装置２０８のサイズを小さくすることができる。また、ｐ型の第３ウェル領域２１２とｎ型の第４半導体領域４８の間に、寄生ダイオードが形成される。第１端子Ｕに負の高電圧が印加されたときに、その寄生ダイオードで半導体装置２０８が破壊に至ることを抑制することができる。なお、第１端子Ｕに正の高電圧が印加されたときには、その寄生ダイオードは導通しない。
【００２７】
（第４実施例）
図６と図７を参照し、保護回路（半導体装置）３０８について説明する。保護回路３０８は保護回路８の変形例である。保護回路８と同一の構成には同じ参照番号を付すことによって説明を省略することがある。
図６に示すように、保護回路３０８では、ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に、追加抵抗が挿入されていない（図１も参照）。代わって、ｐｎｐトランジスタ１６のエミッタと第１端子Ｕの間に、追加抵抗１３が挿入されている。
図７に、保護回路３０８を構成する半導体装置３０８の断面図を示す。第１コンタクト電極２６と第２端子Ｌが、配線３２４によって接続されている。第２コンタクト電極３４と第２端子Ｌが、配線３２０によって接続されている。第３ウェル領域１３の表面に、第５コンタクト電極３２２と第６コンタクト電極３１８が形成されている。第３コンタクト電極４０と第５コンタクト電極３２２が、配線３３０によって接続されている。第６コンタクト電極３１８と第１端子Ｕが、配線３４２によって接続されている。第４コンタクト電極４６と第１端子Ｕが、配線３４４によって接続されている。
半導体装置３０８がオンすると、追加抵抗（第３ウェル領域）１３の働きによって、第３半導体領域３８と第２半導体領域３２の間に集中して電流が流れない。第４半導体領域４８と第２半導体領域３２の間にも電流が流れる。半導体装置３０８でも、第３半導体領域３８と第２半導体領域３２の間が過剰に発熱することを抑制することができる。
【００２８】
（第５実施例）
図８を参照し、保護回路４０８について説明する。保護回路４０８は、保護回路８、３０８の変形例である。保護回路８、３０８と同一の構成については同じ参照番号を付すことによって説明を省略することがある。
保護回路４０８は、ｐｎｐトランジスタ１６のエミッタと第１端子Ｕの間に、追加抵抗１３が挿入されている。さらに、ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に、追加抵抗１２が挿入されている。すなわち、保護回路４０８は、保護回路８の特徴と保護回路３０８の特徴の双方を有している。
保護回路４０８内を電流が流れるときに、第３半導体領域３８と第２半導体領域３２の間に電流が集中して流れない。第３半導体領域３８から第１半導体領域２８の間にも電流が流れる（図２を参照）。また、第４半導体領域４８から第２半導体領域３２の間にも電流が流れる（図７を参照）。保護回路４０８は、保護回路８又は保護回路３０８と比較して、電流が集中して流れることをより効率的に抑制することができる。
【００２９】
（第６実施例）
図９を参照し、保護回路４０８について説明する。保護回路４０８は保護回路８の変形例である。保護回路８と同一の構成については同じ参照番号を付すことによって説明を省略することがある。
保護回路４０８は、複数の保護回路４０８ａ〜４０８ｃを備えている。保護回路４０８ａ〜４０８ｃでは、第１端子Ｕ１〜Ｕ３が、保護回路４０８ａ〜４０８ｃ毎に独立している。また、保護回路４０８ａ〜４０８ｃでは、第２端子Ｌが共通端子である。保護回路４０８ａ〜４０８ｃでは、第２端子（共通端子）Ｌに接続されている第１追加抵抗４１２を共通に利用している。
保護回路４０８では、保護回路４０８ａ〜４０８ｃ毎に、第１追加抵抗４１２を挿入していない。保護回路４０８ａ〜４０８ｃ毎に第１追加抵抗４１２を挿入する場合と比較して、第１追加抵抗４１２の個数を少なくすることができる。保護回路４０８を形成する半導体装置（図示省略）の場合、その半導体装置のサイズを小さくすることができる。
【００３０】
（第７実施例）
図１０を参照し、保護回路５０８について説明する。保護回路５０８は保護回路３０８の変形例である。保護回路３０８と同一構成については同じ参照番号を付すことによって説明を省略することがある。
保護回路５０８は、複数の保護回路５０８ａ〜５０８ｃを備えている。保護回路５０８ａ〜５０８ｃでは、第１端子Ｕが共通端子である。また、保護回路５０８ａ〜５０８ｃでは、第２端子Ｌ１〜Ｌ３が、保護回路５０８ａ〜５０８ｃ毎に独立している。保護回路５０８ａ〜５０８ｃでは、第１端子（共通端子）Ｕに接続されている第２追加抵抗５１３を共通に利用している。
保護回路５０８でも、保護回路５０８ａ〜５０８ｃ毎に第２追加抵抗５１３を挿入する場合と比較して、第２追加抵抗５１３の個数を少なくすることができる。保護回路５０８を形成する半導体装置（図示省略）の場合、その半導体装置のサイズを小さくすることができる。保護回路５０８は、第１端子Ｕの電位が安定しており、第２端子Ｌ１，Ｌ２，Ｌ３に負の高電圧が加わる可能性のある場合に有用である。負の高電圧が加わる複数の被保護回路を保護することができる。
【００３１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記実施例では、第１導電型の不純物としてｎ型不純物を例示し、第２導電型の不純物としてｐ型不純物を例示した。第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物であってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３２】
【図１】第１実施例の保護回路の回路図を示す。
【図２】第１実施例の半導体装置の断面図を示す。
【図３】第１実施例の半導体装置の平面図を示す。
【図４】第２実施例の半導体装置の平面図を示す。
【図５】第３実施例の半導体装置の断面図を示す。
【図６】第４実施例の保護回路の回路図を示す。
【図７】第４実施例の半導体装置の断面図を示す。
【図８】第５実施例の保護回路の回路図を示す。
【図９】第６実施例の保護回路の回路図を示す。
【図１０】第７実施例の保護回路の回路図を示す。
【図１１】従来の保護回路の回路図を示す。
【図１２】従来の半導体装置の断面図を示す。
【符号の説明】
【００３３】
６：第１抵抗
８、１０８、２０８、３０８、４０８、５０８、６０８：保護回路（半導体装置）
１０：ｎｐｎトランジスタ
１２、１３、４１２，５１３：追加抵抗（第３ウェル領域）
１４：第２抵抗
１６：ｐｎｐトランジスタ
２８：第１半導体領域
３２：第２半導体領域
３６：第１ウェル領域
３８：第３半導体領域
４８：第４半導体領域
５０：第２ウェル領域
５２：半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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