(57)【要約】【課題】開口率を向上することができるＩＰＳモードの液晶表示装置、及びその製造方法を提供すること【解決手段】本発明にかかる液晶表示装置は、基板１上に形成された島状の半導体層３と、半導体層３のソース／ドレイン領域上に形成された導電パターン１６と、半導体層３及び導電パターン１６を覆うゲート絶縁膜４と、ゲート絶縁膜４上に形成され、チャネル領域の対面に配置されたゲート電極５と、ゲート電極５を覆う層間絶縁膜７と、層間絶縁膜７上に形成されたソース配線４４と、ソース配線４４を覆う保護膜１０と、保護膜１０上に形成され、保護膜１０、層間絶縁膜７、及びゲート絶縁膜４を貫通するコンタクトホール８ａを介して、ドレイン領域上の導電パターン１６に接続する櫛歯形状の画素電極１２と、保護膜１０上において画素電極１２と対向配置される櫛歯形状の共通電極１３と、を備えるものである。【選択図】  図２
2009122342.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域、及びチャネル領域を有する島状の半導体層と、
前記ソース領域及び前記ドレイン領域上に形成された導電パターンと、
前記半導体層及び前記導電パターンを覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域の対面に配置されたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜上に形成された配線と、
前記配線を覆う保護膜と、
前記保護膜上に形成され、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通する第１コンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する櫛歯形状の画素電極と、
前記保護膜上において前記画素電極と対向配置される櫛歯形状の共通電極と、を備える液晶表示装置。
【請求項２】
前記ゲート電極と同じ層によって形成され、前記保護膜及び前記層間絶縁膜を貫通する第２コンタクトホールを介して、前記共通電極に接続する共通配線をさらに備える請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極と同じ層によって形成され、前記第１コンタクトホールを介して前記ソース領域上の前記導電パターンに接続し、前記保護膜を貫通する第３コンタクトホールを介して前記配線に接続する接続パターンをさらに備える請求項１又は２に記載の液晶表示装置。
【請求項４】
前記画素電極、前記共通電極、及び前記接続パターンは、同じ透明導電膜によって形成されている請求項１乃至３のいずれか一項に記載の液晶表示装置。
【請求項５】
基板上に、島状の半導体層と、前記半導体層のソース領域及びドレイン領域上に導電パターンとを形成する工程と、
前記導電パターン及び前記半導体層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記半導体層のチャネル領域の対面にゲート電極を形成する工程と、
前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に配線を形成する工程と、
前記配線を覆う保護膜を形成する工程と、
前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を除去してコンタクトホールを形成する工程と、
前記コンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する櫛歯形状の画素電極と、前記画素電極と対向配置される櫛歯形状の共通電極とを形成する工程と、を備える液晶表示装置の製造方法。
【請求項６】
前記ゲート電極の形成工程では、前記ゲート絶縁膜の上に共通配線を形成し、
前記画素電極及び前記共通電極の形成工程では、前記コンタクトホールを介して、前記共通配線と接続するように前記共通電極を形成する請求項５に記載の液晶表示装置の製造方法。
【請求項７】
前記画素電極及び前記共通電極の形成工程では、前記コンタクトホールを介して、前記配線と前記ソース領域上の前記導電パターンとに接続する接続パターンをさらに形成する請求項５又は６に記載の液晶表示装置の製造方法。
【請求項８】
前記画素電極、前記共通電極、及び前記接続パターンを、同じ透明導電膜によって形成する請求項５乃至７のいずれか一項に記載の液晶表示装置の製造方法。
【請求項９】
前記コンタクトホールは、１回のフォトリソグラフィーで形成される請求項５乃至８のいずれか一項に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置、及びその製造方法に関し、特に詳しくはＩＰＳモードの液晶表示装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置は、フラットパネルディスプレイの一つとして従来から一般的に知られており、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年は、ＴＶ用途としても液晶表示装置が広く用いられるようになり、従来のブラウン管ディスプレイにかわりその位置を占めようとしている。
【０００３】
このような液晶表示装置には、近年、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を画素スイッチング素子として使用したアクティブマトリクス型が多く採用されている。ＴＦＴには半導体膜を用いたＭＯＳ構造が多く用いられる。ＴＦＴの構造は逆スタガ型やトップゲート型、半導体膜は非結晶シリコン薄膜や多結晶シリコン薄膜が主として知られているが、これらは液晶表示装置の用途や性能により適宜選択される。小型の液晶表示装置には、多結晶シリコン薄膜を用いたＴＦＴ（ポリシリコンＴＦＴ）を使用することが多い。ポリシリコンＴＦＴは移動度が高く、画素スイッチング素子を小型化することができるため、液晶表示装置の高精細化が可能となる。さらに、画素スイッチング素子を駆動するための周辺回路部にもポリシリコンＴＦＴを適用することが可能となる。
【０００４】
近年のマルチメディア産業の発展に伴って、高画質の画像表示装置への要求が強まっている。インプレーンスイッチング（In-Plane-Switching：ＩＰＳ）モードの液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式である。ＩＰＳモードの液晶表示装置は、このような高画質化への要求を満足することが可能な表示方式であると考えられており、その表示品位の向上や低コスト化に向けて様々な取り組みがなされている。
【０００５】
ＩＰＳモードの液晶表示装置は、絶縁膜を挟んで配置された２層の金属電極間に発生する横電界により、液晶をスイッチングする方式が最も一般的である。このような構造の液晶表示装置は、通常のＴＮ方式と比べて画素開口率を大きくすることが困難であり、そのため光利用効率が低いという欠点がある。これを補うために、バックライト輝度を増大させなければならず、ＬＣＤモジュール全体として携帯端末に要求されるような低消費電力化は困難であった。
【０００６】
例えば、特許文献１〜４に、このような問題を解決するための技術が開示されている（従来技術１）。従来技術１について図５及び図６を参照しながら説明する。図５は、従来技術１に係る液晶表示装置の画素構成を模式的に示した平面図である。図６は、図５のVI−VI断面図である。図５は液晶表示装置の画素の１つを示しており、図６はＴＦＴ及び保持容量の形成領域に沿った断面を示している。なお、説明の便宜上のため、図５及び図６にはアレイ基板側のみの構成が記載されている。
【０００７】
図５及び図６において、ガラス等の透明な絶縁基板からなる基板１上に、下地膜２が形成されている。下地膜２上の所定の位置には、多結晶シリコン薄膜等からなる半導体層３が島状に形成されている。半導体層３は、ＴＦＴ５０の形成領域上と、保持容量２３の形成領域上とに連続して一体的にパターニングされた形状を有している。この半導体層３を覆うように、ゲート絶縁膜４が設けられている。
【０００８】
ゲート絶縁膜４の上には、ゲート配線４３が形成されている。ゲート配線４３は、図５中、縦方向に直線的に延在するように配設されている。そして、ゲート電極５が、ＴＦＴ５０の半導体層３と重複するように、ゲート配線４３の一部から延在されている。ゲート電極５は、ゲート絶縁膜４を介して半導体層３のチャネル領域の対面に形成される。また、ゲート絶縁膜４上には、共通配線６がゲート配線４３と同じ層によって形成されている。共通配線６は、図５中、縦方向に直線的に延在されており、ゲート配線４３と略平行に設けられている。
【０００９】
これらゲート配線４３、ゲート電極５、及び共通配線６を覆うように、層間絶縁膜７が設けられている。ＴＦＴ５０を構成する半導体層３のソース／ドレイン領域上には、層間絶縁膜７及びゲート絶縁膜４を貫通するコンタクトホール８が設けられている。また、共通配線６上には、層間絶縁膜７を貫通するコンタクトホール８が設けられている。
【００１０】
層間絶縁膜７上には、その一部がソース電極９ａを構成するソース配線４４が形成されている。ソース配線４４は、図５中、横方向に直線的に延在するように配設されている。ソース電極９ａは、コンタクトホール８を介して半導体層３のソース領域と電気的に接続されている。また、層間絶縁膜７上には、ソース配線４４と同じ層によって、ドレイン電極９ｂ及びパッド９ｃが形成されている。ドレイン電極９ｂは、コンタクトホール８を介して半導体層３のドレイン領域と電気的に接続されている。パッド９ｃは、コンタクトホール８を介して共通配線６と電気的に接続されている。
【００１１】
ソース電極９ａ、ドレイン電極９ｂ、及びパッド９ｃを覆うように、さらに、有機系の樹脂等からなる保護膜１０が設けられている。保護膜１０の上には、櫛歯形状の画素電極１２が透明導電膜によって形成されている。画素電極１２は、保護膜１０を貫通するスルーホール１１を介してドレイン電極９ｂと接続されている。また、保護膜１０上には、櫛歯形状の共通電極１３が透明導電膜によって形成されている。共通電極１３は、保護膜１０を貫通するスルーホール１１を介してパッド９ｃと接続されている。ゲート配線４３と、共通配線６と、隣接する２本のソース配線４４とに囲まれた領域内において、画素電極１２と共通電極１３とが対向配置されている。
【００１２】
このように、従来技術１では、ＴＦＴや各配線の上に保護膜１０を形成し、さらにその上に画素電極１２及び共通電極１３をインジウム錫酸化物（ＩＴＯ）等の透明導電膜で形成している。共通電極１３を、ソース配線４４の上に保護膜１０を介して重複して配置させることで、開口率を向上させている。また、従来技術１では、共通配線６を半導体層３にゲート絶縁膜４を介して対向配置させて保持容量２３とすることで、開口率をさらに向上させている。
【００１３】
【特許文献１】特開２００３−２０７７９６号公報
【特許文献２】特開２００３−１４０１８８号公報
【特許文献３】特開２００３−１４９６７５号公報
【特許文献４】特開２００４−１２７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図５及び図６に示すように、従来技術１の画素電極１２は、ドレイン−画素電極変換部２１において半導体層３に電気的に接続され、ＴＦＴ５０からドレイン電位を取り出している。ドレイン−画素電極変換部２１では、半導体層３は、コンタクトホール８を介して一旦ドレイン電極９ｂと接続され、このドレイン電極９ｂがスルーホール１１を介して画素電極１２と接続される。従って、従来技術１では、ドレイン−画素電極変換部２１に、コンタクトホール８とスルーホール１１とを少なくとも１つずつ形成する必要がある。すなわち、ドレイン−画素電極変換部２１には、コンタクトホール８及びスルーホール１１の形成に要する大きさと、これらの周辺に確保される位置余裕とが必要となり、開口率を低下させる一つの要因となっている。
【００１５】
また、従来技術１の共通電極１３は、表示品位向上のため、共通配線−共通電極変換部２２において画素ごとに共通配線６と接続されている。共通配線−共通電極変換部２２では、共通配線６は、コンタクトホール８を介して一旦パッド９ｃと接続され、このパッド９ｃがスルーホール１１を介して共通電極１３と接続される。従って、従来技術１では、共通配線−共通電極変換部２２に、コンタクトホール８とスルーホール１１とを少なくとも１つずつ形成する必要があり、開口率をさらに低下させる要因となっている。
【００１６】
図７は、従来技術２に係る液晶表示装置の画素構成を模式的に示した平面図である。従来技術２は、図７に示すように、共通配線−共通電極変換部２２を各画素に設けないことによって、従来技術１よりも開口率を向上させることを可能とした構成である。この場合、表示領域の外側に共通配線−共通電極変換部２２が配設される。しかしながら、従来技術２の構成では、共通電位は、共通配線６から表示領域外の共通電極１３へ一旦供給された後、共通電極１３の透明導電膜のみを介して各画素に供給されることとなる。一般的に、透明導電膜は比抵抗が高いため、従来技術２の構成では、共通電位の遅延が生じ、表示品位が低下してしまう。
【００１７】
図８は、従来技術３に係る液晶表示装置の画素構成を模式的に示した平面図である。従来技術３は、図８に示すように、従来技術２に対してさらに追加共通配線１８設けることで、表示品位の低下を抑止することを可能とした構成である。追加共通配線１８は、比抵抗の低いメタル等の導電膜によって、共通配線６の上層において保護膜１０と共通電極１３との間に形成される。追加共通配線１８は、共通配線６と同様、図８中、縦方向に直線的に延在されている。しかしながら、従来技術３では、追加共通配線１８を形成するためのプロセス工程が増えることとなる。そのため、フォトリソグラフィー工程数が増加し、製造コストが増大してしまう。
【００１８】
本発明は、このような問題点を解決するためになされたものであり、開口率を向上することができるＩＰＳモードの液晶表示装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明にかかる液晶表示装置は、基板上に形成され、ソース領域、ドレイン領域、及びチャネル領域を有する島状の半導体層と、前記ソース領域及び前記ドレイン領域上に形成された導電パターンと、前記半導体層及び前記導電パターンを覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記チャネル領域の対面に配置されたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜上に形成された配線と、前記配線を覆う保護膜と、前記保護膜上に形成され、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通する第１コンタクトホール（本実施の形態にかかるコンタクトホール８ａ）を介して、前記ドレイン領域上の前記導電パターンに接続する櫛歯形状の画素電極と、前記保護膜上において前記画素電極と対向配置される櫛歯形状の共通電極と、を備えるものである。
【００２０】
また、本発明にかかる液晶表示装置の製造方法は、基板上に、島状の半導体層と、前記半導体層のソース領域及びドレイン領域上に導電パターンとを形成する工程と、前記導電パターン及び前記半導体層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して、前記半導体層のチャネル領域の対面にゲート電極を形成する工程と、前記ゲート電極を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜上に配線を形成する工程と、前記配線を覆う保護膜を形成する工程と、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を除去してコンタクトホールを形成する工程と、前記コンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する櫛歯形状の画素電極と、前記画素電極と対向配置される櫛歯形状の共通電極とを形成する工程と、を備えるものである。
【発明の効果】
【００２１】
本発明によれば、開口率を向上することができるＩＰＳモードの液晶表示装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
始めに、図１を用いて、本実施の形態に係る液晶表示装置について説明する。図１は、液晶表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板の構成を示す正面図である。本実施の形態に係る液晶表示装置は、ＴＦＴアレイ基板に画素電極と対向電極とが形成されたＩＰＳモードの液晶表示装置である。
【００２３】
本実施の形態に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。また、表示領域４１には、複数の共通配線６が形成されている。複数の共通配線６は平行に設けられている。共通配線６は、隣接するゲート配線４３間に配置されている。共通配線６とゲート配線４４は互いに略平行となるように配設されている。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。
【００２４】
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２５】
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００２６】
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された櫛歯形状の画素電極に表示電圧が印加される。さらに、画素電極は、櫛歯形状の共通電極（対向電極）と対向配置されている。画素電極と対向電極との間には、表示電圧に応じた横電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。画素４７の詳細な構成については、後述する。
【００２７】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、及び配向膜等が形成されている。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２８】
画素電極と対向電極との間の横電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２９】
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００３０】
続いて、本実施の形態に係る液晶表示装置の画素構成について、図２及び図３を用いて説明する。図２は、本実施の形態に係る液晶表示装置の画素構成を模式的に示した平面図である。図３は、図２のIII−III断面図である。図２は液晶表示装置の画素４７の１つを示しており、図３はＴＦＴ及び保持容量の形成される方向に沿った断面を示している。なお、説明の便宜上のため、図２及び図３にはアレイ基板側のみの構成が記載されている。
【００３１】
図２及び図３において、ガラスや石英等の透明な絶縁基板からなる基板１上に、下地膜２が形成されている。下地膜２は、例えばシリコン窒化膜やシリコン酸化膜、あるいはこれらの積層膜により構成され、基板１上に形成される各素子への不純物拡散を防止する。なお、下地膜２は形成されないこともある。
【００３２】
下地膜２上の所定の位置には、島状の半導体層３が形成されている。半導体層３は、例えば膜厚５０〜７０ｎｍの多結晶シリコン（ポリシリコン）薄膜により形成される。半導体層３は、ＴＦＴ５０の形成領域上と、保持容量２３の形成領域上とに一体的にパターニングされた形状を有している。すなわち、半導体層３は、ＴＦＴ５０の形成領域上から保持容量２３の形成領域上まで一続きのパターンとして形成される。
【００３３】
ＴＦＴ５０の半導体層３は、ゲート配線４３とソース配線４４の交差点付近に配設されている。半導体層３は、ソース／ドレイン領域及びチャネル領域を含む。チャネル領域は、ソース／ドレイン領域間に配置されている。ソース／ドレイン領域には、例えば燐（Ｐ）、砒素（Ａｓ）、ホウ素（Ｂ）等の不純物が導入されている。なお、トランジスタの信頼性向上のため、ＴＦＴ５０の半導体層３はＬＤＤ（Lightly Doped Drain）構造としてもよい。半導体層３は、ドレイン領域から保持容量２３の形成領域上へ延在して形成されている。具体的には、図１に示した共通配線６と重複するように、ドレイン領域から半導体層３が延設される。共通配線６と重複する部分の半導体層３は、保持容量２３の一方の容量電極となる。なお、半導体層３の側壁面は、なだらかなテーパー形状となっている。
【００３４】
半導体層３のソース／ドレイン領域上には、導電パターン１６が設けられている。また、導電パターン１６は、ドレイン領域上から保持容量２３形成領域の半導体層３上まで延在されている。導電パターン１６は、Ｍｏ、Ｃｒ、Ｗ、Ｔｉ等の第１メタル膜によって形成されている。導電パターン１６を介して、半導体層３と、後述する画素電極１２とを電気的に接続することによって、半導体層３が酸化することなく、良好な電気的接続を得ることができる。また、このような低抵抗の導電パターン１６が保持容量２３の一方の容量電極である半導体層３に積層されることにより、所望の電圧を確実に印加することが可能となり、安定した保持容量を得ることができる。
【００３５】
導電パターン１６及び半導体層３を覆うように、ゲート絶縁膜４が設けられている。ゲート絶縁膜４は、例えばシリコン酸化膜により形成されている。ＴＦＴ５０の形成領域では、ゲート絶縁膜４を介してチャネル領域の対面にゲート電極５が設けられている。ゲート絶縁膜４上に形成されたゲート配線４３からゲート電極５が延在している。また、ゲート絶縁膜４上には、共通配線６が、ゲート電極５と同じ金属膜（同層）によって形成されている。ゲート電極５、ゲート配線４３、及び共通配線６は、例えばＭｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜である第２メタル膜によって形成されている。
【００３６】
共通配線６のうち、半導体層３と重複する領域が、保持容量２３の他方の保持電極となる。従って、ゲート絶縁膜４を介して対向配置された半導体層３と共通配線６により、保持容量２３が構成されている。図２では、保持容量を増加させるため、ゲート配線４３と略平行に延在する共通配線６は、ドレイン領域から延在された半導体層３と重複するように画素４７内へと分岐する。ここでは、分岐された共通配線６は、各画素４７内においてソース配線４４と略平行となるように形成されている。
【００３７】
これらゲート配線４３、ゲート電極５、及び共通配線６を覆うように、層間絶縁膜７が設けられている。層間絶縁膜７は、シリコン酸化膜あるいはシリコン窒化膜等により形成されている。層間絶縁膜７の上には、ソース配線４４が設けられている。ソース配線４４は、Ａｌ、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜、またはこれらの積層膜である第３メタル膜によって形成されている。
【００３８】
さらに、保護膜１０がソース配線４４を覆うように設けられている。保護膜１０は、例えばシリコン窒化膜、有機系樹脂膜、あるいはこれらの積層膜である。本実施の形態では、ソース／ドレイン領域上に設けられた導電パターン１６上に、保護膜１０、層間絶縁膜７、及びゲート絶縁膜４を貫通するコンタクトホール８ａが設けられている。また、保護膜１０及び層間絶縁膜７を貫通するコンタクトホール８ｂが、共通配線６上に設けられている。さらに、保護膜１０を貫通するコンタクトホール８ｃがソース配線４４上に設けられている。
【００３９】
保護膜１０の上には、櫛歯形状の画素電極１２が画素毎に形成されている。画素電極１２は、ソース配線４４と略平行に設けられた複数本の電極により構成され、櫛歯形状を有している。画素電極１２は、ドレイン−画素電極変換部２１ａにおいて、半導体層３のドレイン領域に電気的に接続されている。本実施の形態では、画素電極１２は、コンタクトホール８ａを介して半導体層３のドレイン領域上の導電パターン１６と接続され、ドレイン領域と電気的に接続されている。すなわち、画素電極１２は、１つのコンタクトホール８ａを介して、ドレイン領域と電気的に接続している。このように、本実施の形態のドレイン−画素電極変換部２１ａには、少なくとも１つのコンタクトホール８ａを形成すればよいので、ドレイン−画素電極変換部２１ａに要する面積を縮小することができる。従って、画素開口率を向上することができる。
【００４０】
また、保護膜１０上には、画素電極１２と同じ層によって、櫛歯形状の共通電極（対向電極）１３が形成されている。共通電極１３は、画素電極１２の複数本の電極と略平行かつ交互に配置された複数本の電極により構成されており、櫛歯形状を有している。共通電極１３は保護膜１０上に設けられているため、図２に示すように、その複数本の電極のうちの一部をソース配線４４と重複するように配置することで、開口率を向上することができる。
【００４１】
共通電極１３は、共通配線−共通電極変換部２２ａにおいて、共通配線６に電気的に接続されている。このように、複数の画素のそれぞれにおいて、共通電極１３と共通配線６とを電気的に接続することにより、共通電位の遅延の発生を抑制できる。本実施の形態では、共通電極１３は、コンタクトホール８ｂを介して共通配線６と接続されている。すなわち、共通電極１３は、１つのコンタクトホール８ｂを介して、共通配線６と電気的に接続している。このように、本実施の形態の共通配線−共通電極変換部２２ａには、少なくとも１つのコンタクトホール８ｂを形成すればよいので、共通配線−共通電極変換部２２ａに要する面積を縮小することができる。従って、画素開口率を向上することができる。
【００４２】
さらに、保護膜１０の上には、画素電極１２及び共通電極１３と同じ層によって、島状の接続パターン１７が画素電極１２及び共通電極１３と離間して形成されている。接続パターン１７は、コンタクトホール８ａを介して半導体層３のソース領域上の導電パターン１６と接続されている。また、接続パターン１７は、コンタクトホール８ｃを介してソース配線４４と接続されている。従って、接続パターン１７によって、ソース配線４４と半導体層３のソース領域とが電気的に接続する。これら画素電極１２、共通電極１３、及び接続パターン１７は、酸化インジウムを主成分とするＩＴＯやＩＺＯ等の透明導電膜により形成される。
【００４３】
次に、本実施の形態に係る液晶表示装置の製造方法について、図４を用いて説明する。図４は、本実施の形態に係る液晶表示装置に用いられるＴＦＴアレイ基板の製造工程の流れを示したフローチャートである。まず初めに、石英基板やガラス基板等の透明な絶縁基板からなる基板１の上に、下地膜２形成する（ＳＴ４０１）。下地膜２として、例えばシリコン窒化膜やシリコン酸化物、あるいはこれらの積層膜を用いることができる。なお、この下地膜２は形成されない場合がある。
【００４４】
次に、下地膜２上に、アモルファスシリコン薄膜を成膜する（ＳＴ４０２）。プラズマＣＶＤ法により、膜厚５０〜７０ｎｍのアモルファスシリコン膜を基板１全面に成膜する。その後、エキシマレーザアニールあるいはＹＡＧレーザアニール等により、アモルファスシリコン薄膜を溶融、冷却、固化して、多結晶シリコン化する（ＳＴ４０３）。これにより、多結晶シリコン薄膜が得られる。
【００４５】
そして、多結晶シリコン薄膜上の所定の位置に、レジストパターンをフォトリソグラフィーにより形成する。このレジストパターンをマスクとしてドライエッチングを行い、多結晶シリコン薄膜を島状にパターニングする（ＳＴ４０４）。これにより、半導体層３が、ＴＦＴ５０の形成領域から保持容量２３の形成領域にかけて一体的に形成される。
【００４６】
レジストパターンを除去した後、半導体層３を覆うように第１メタル膜を成膜する（ＳＴ４０５）。第１メタル膜として、Ｍｏ、Ｃｒ、Ｗ、Ｔｉ等を基板１全面に成膜する。そして、写真製版、エッチング、レジスト除去の工程を経て、第１メタル膜をパターニングする（ＳＴ４０６）。これにより、ソース／ドレイン領域となる半導体層３の上に導電パターン１６が形成される。また、保持容量２３の形成領域の半導体層３上に、導電パターン１６がドレイン領域となる半導体層３上から延在して形成される。
【００４７】
半導体層３及び導電パターン１６を覆うように、ゲート絶縁膜４を成膜する（ＳＴ４０７）。例えば、プラズマＣＶＤ法により、シリコン酸化膜等をゲート絶縁膜４として基板１全面に成膜する。さらに、ＤＣマグネトロンを用いたスパッタリング法により、第２メタル膜をゲート絶縁膜４の上の全面に成膜する（ＳＴ４０８）。第２メタル膜には、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａや、これらを主成分とする合金膜を用いる。
【００４８】
次に、写真製版、エッチング、レジスト除去の工程を経て、第２メタル膜をパターニングする（ＳＴ４０９）。これにより、ゲート電極５、ゲート配線４３、及び共通配線６が形成される。そして、ゲート電極５をマスクとして、半導体層３に不純物を導入する（ＳＴ４１０）。ｎ型ＴＦＴではでは燐（Ｐ）や砒素（Ａｓ）等の不純物元素、ｐ型ＴＦＴではホウ素（Ｂ）等の不純物元素を導入する。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。これにより、半導体層３にソース／ドレイン領域が自己整合的に形成される。なお、トランジスタの信頼性向上のため、ＬＤＤ構造としてもよい。
【００４９】
ゲート電極５、ゲート配線４３、及び共通配線６を覆うように、層間絶縁膜７を形成する。例えば、プラズマＣＶＤ法を用いて、シリコン酸化膜、あるいはシリコン窒化膜等を、基板１全面に成膜する。その後、ＳＴ４１０においてソース／ドレイン領域に導入した不純物元素を活性化させるため、４００℃以上の熱処理を施す。
【００５０】
熱処理を加えた後、層間絶縁膜７上に第３メタル膜を成膜する（ＳＴ４１２）。例えば、ＤＣマグネトロンを用いたスパッタリング法により、第３メタル膜を基板１全面に成膜する。第３メタル膜として、Ａｌ、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜、あるいはこれらの積層膜を用いることができる。そして、写真製版、エッチング、レジスト除去の工程を経て、第３メタル膜をパターニングする（ＳＴ４１３）。ここでの第３メタル膜のエッチング方法は、ウェットエッチング、ドライエッチングのいずれの方法を用いてもよい。これにより、ソース配線４４が形成される。
【００５１】
ソース配線４４を覆うように、保護膜１０を形成する（ＳＴ４１４）。保護膜１０として、例えばシリコン窒化膜、有機系樹脂膜、あるいはこれらの積層膜を、基板１全面に形成する。これにより、ソース配線４４が保護膜１０に覆われる。
【００５２】
次に、本実施の形態では、半導体層３のソース／ドレイン領域、共通配線６、及びソース配線４４と導通をとるためのコンタクトホール８ａ、８ｂ、８ｃを形成する（ＳＴ４１５）。写真製版、エッチング、レジスト除去の工程を経て、保護膜１０、層間絶縁膜７、及びゲート絶縁膜４にコンタクトホール８ａ、８ｂ、８ｃを開口する。ここでは、ドライエッチングを行う。このとき、保護膜１０、層間絶縁膜７、及びゲート絶縁膜４をエッチングにより除去して、半導体層３のソース／ドレイン領域上に設けられた導電パターン１６表面を一部露出させる。これにより、半導体層３のソース／ドレイン領域と導通をとるためのコンタクトホール８ａがそれぞれ形成される。
【００５３】
また、このとき同時に保護膜１０及び層間絶縁膜７をエッチングにより除去して、共通配線６表面を一部露出させる。これにより、共通配線６と導通をとるためのコンタクトホール８ｂが形成される。さらに、このとき同時に保護膜１０をエッチングにより除去して、ソース配線４４表面を一部露出させる。これにより、ソース配線４４と導通をとるためのコンタクトホール８ａが形成される。
【００５４】
このように、本実施の形態では、第１メタル膜、第２メタル膜、及び第３メタル膜に到達するコンタクトホール８ａ、８ｂ、８ｃを同じ写真製版工程によって形成する。すなわち、半導体層３のソース／ドレイン領域、共通配線６、及びソース配線４４と導通をとるためのコンタクトホール８ａ、８ｂ、８ｃを１回のフォトリソグラフィーにより形成することができる。一方、従来技術では、これらと導通をとるためにフォトリソグラフィーを２回行って、コンタクトホール８とスルーホール１１とを形成している。従って、本実施の形態では導電パターン１６を形成するためのプロセス工程が増えることとなるが、全体のフォトリソグラフィー工程数は増加しない。
【００５５】
コンタクトホール８ａ、８ｂ、８ｃ形成後、保護膜１０の上に、透明導電膜を成膜する（ＳＴ４１６）。例えば、ＤＣマグネトロンを用いたスパッタリング法により、酸化インジウムを主成分とするＩＴＯやＩＺＯ等を基板１全面に成膜する。そして、写真製版、エッチング、レジスト除去の工程を経て、この透明導電膜をパターニングする（ＳＴ４１７）。これにより、コンタクトホール８ａを介してドレイン領域上の導電パターン１６に接続する櫛歯形状の画素電極１２が形成される。同時に、コンタクトホール８ｂを介して共通配線６と接続する櫛歯形状の共通電極１３が形成される。また、コンタクトホール８ａを介してソース領域上の導電パターン１６に接続するとともに、コンタクトホール８ｃを介してソース配線４４に接続する接続パターン１７が形成される。以上の工程を経て、本実施の形態に係る液晶表示装置のＴＦＴアレイ基板が完成する。
【００５６】
このように、本実施の形態では、櫛歯形状の画素電極１２は、コンタクトホール８ａを介して半導体層３のドレイン領域上の導電パターン１６と接続され、ドレイン領域と電気的に接続されている。すなわち、画素電極１２は、保護膜１０、層間絶縁膜７、及びゲート絶縁膜４を貫通する１つのコンタクトホール８ａを介して、ドレイン領域と電気的に接続している。従って、ドレイン−画素電極変換部２１ａには、少なくとも１つのコンタクトホール８ａを形成すればよいので、ドレイン−画素電極変換部２１ａに要する面積を縮小することができる。これにより、ＩＰＳモードの液晶表示装置において、フォトリソグラフィー工程数を増加させることなく、開口率を向上することができる。よって、高精細で優れた表示品位の液晶表示装置を実現できる。
【００５７】
また、本実施の形態では、画素電極１２と対向配置された櫛歯形状の共通電極１３は、コンタクトホール８ｂを介して共通配線６と接続されている。すなわち、共通電極１３は、保護膜１０及び層間絶縁膜７を貫通する１つのコンタクトホール８ｂを介して、共通配線６と電気的に接続している。従って、共通配線−共通電極変換部２２ａには、少なくとも１つのコンタクトホール８ｂを形成すればよいので、共通配線−共通電極変換部２２ａに要する面積を縮小することができる。これにより、ＩＰＳモードの液晶表示装置において、フォトリソグラフィー工程数を増加させることなく、開口率をさらに向上することができる。よって、高精細で優れた表示品位の液晶表示装置を実現できる。
【００５８】
なお、本実施の形態では、半導体層３と導電パターン１６とを２回の写真製版工程によって別々に形成する場合について例示的に説明をしたが、１回の写真製版工程によって形成することも可能である。その場合、ＳＴ４０３で多結晶シリコン化した後、ＳＴ４０４のパターニングを実施せずに、ＳＴ４０５において第１メタル膜を多結晶シリコン薄膜の上に積層して成膜する。そして、ＳＴ４０６において、第１メタル膜及び多結晶シリコン薄膜をパターニングする。具体的には、第１メタル膜の上に、ハーフトーンマスク、グレイトーンマスク等の複数諧調露光を用いて膜厚差を有するレジストパターンを形成する。導電パターン１６の設けられる場所には膜厚の厚い厚膜部、そして、半導体層３のうち導電パターン１６に覆われない領域となる箇所には膜厚の薄い薄膜部が形成される。このような、膜厚差を有するレジストパターンを介して、第１メタル膜及び多結晶シリコン薄膜をパターニングする。その後、アッシングを行い、レジストパターンの薄膜部を除去すると、厚膜部のレジストは膜厚が薄くなった状態で残存する。そして、この薄膜部が除去されたレジストパターンを介して、第１メタル膜のみをパターニングする。このような方法により、フォトリソグラフィー工程数を低減できる。
【００５９】
また、本実施の形態では、ｎ型ＴＦＴ、ｐ型ＴＦＴのいずれかを形成する場合について説明をしたが、これに限定されるものではない。ｎ型ＴＦＴとｐ型ＴＦＴにより構成されるＣＭＯＳ構造のＴＦＴを形成する場合は、ＳＴ４１０で一方の型の不純物導入をした後に、相補する型のＴＦＴ領域のゲート電極形成のための工程を追加する。これにより、ｎ型ＴＦＴとｐ型ＴＦＴとを同一基板１上に形成することができる。
【００６０】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００６１】
【図１】本実施の形態に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】本実施の形態に係る液晶表示装置の画素構成を模式的に示した平面図である。
【図３】図２のIII−III断面図である。
【図４】本実施の形態に係る液晶表示装置に用いられるＴＦＴアレイ基板の製造工程の流れを示したフローチャートである。
【図５】従来技術１に係る液晶表示装置の画素構成を模式的に示した平面図である。
【図６】図５のVI−VI断面図である。
【図７】従来技術２に係る液晶表示装置の画素構成を模式的に示した平面図である。
【図８】従来技術３に係る液晶表示装置の画素構成を模式的に示した平面図である。
【符号の説明】
【００６２】
１  基板、２  下地膜、３  半導体層、４  ゲート絶縁膜、５  ゲート電極、
６  共通配線、７  層間絶縁膜、８、８ａ、８ｂ、８ｃ  コンタクトホール、
９ａ  ソース電極、９ｂ  ドレイン電極、９ｃ  パッド、
１０  保護膜、１１  スルーホール、１２  画素電極、
１３  共通電極（対向電極）、１６  導電パターン、１７  接続パターン、
１８  追加共通配線、２１、２１ａ  ドレイン−画素電極変換部、
２２、２２ａ  共通配線−共通電極変換部、２３  保持容量、
４１  表示領域、４２  額縁領域、４３  ゲート配線、４４  ソース配線、
４５  走査信号駆動回路、４６  表示信号駆動回路、
４７  画素、４８、４９  外部配線、５０  ＴＦＴ
【図１】
2009122342.tif 000003
【図２】
2009122342.tif 000004
【図３】
2009122342.tif 000005
【図４】
2009122342.tif 000006
【図５】
2009122342.tif 000007
【図６】
2009122342.tif 000008
【図７】
2009122342.tif 000009
【図８】
2009122342.tif 000010