(57)【要約】【課題】簡単な回路構成で伝送路に入る信号の両電圧レベルに含まれるノイズの減少をする。【解決手段】ノイズリダクション回路は、入力信号ＩＳ１０と、この入力信号を遅延させる遅延ユニットＤＬ１０の出力信号ＤＬＳ１０との論理積を取る論理積ユニットまたは論理和を取る論理和ユニットのいずれか一方である少なくとも１つの第１の論理ユニット１０と、第１の論理ユニットの後段側に設けられ、論理積ユニットまたは論理和ユニットのいずれかであって上記の一方とは異なる他方である少なくとも２つの第２の論理ユニット１２、１４と、を含み、少なくとも１つの第１の論理ユニット１０および少なくとも２つの第２の論理ユニット１２、１４がカスケード接続されて構成される。【選択図】図１
2009111907.tif 000002
【特許請求の範囲】
【請求項１】
信号に含まれるノイズを減少させるノイズリダクション回路であって、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号との論理積を取る論理積ユニットまたは論理和を取る論理和ユニットのいずれか一方である少なくとも１つの第１の論理ユニットと、
前記第１の論理ユニットの後段側に設けられ、前記論理積ユニットまたは前記論理和ユニットのいずれかであって前記一方とは異なる他方である少なくとも２つの第２の論理ユニットと、
を含み、少なくとも１つの前記第１の論理ユニットおよび少なくとも２つの前記第２の論理ユニットがカスケード接続されて構成されることを特徴とするノイズリダクション回路。
【請求項２】
請求項１において、
前記論理和ユニットは、
入力信号を遅延させる遅延ユニットと、
前記入力信号と、前記遅延ユニットの出力信号が入力されるオア回路と、
を含み、
前記論理積ユニットは、
入力信号を遅延させる遅延ユニットと、
前記入力信号と、前記遅延ユニットの出力信号が入力されるアンド回路と、
を含むことを特徴とするノイズリダクション回路。
【請求項３】
請求項２において、
前記第２の論理ユニットとして第１および第２の論理積ユニットが設けられ、
前記論理和ユニットの後段側に前記第１の論理積ユニットがカスケード接続され、前記第１の論理積ユニットの後段側にさらに前記第２の論理積ユニットがカスケード接続されて構成されることを特徴とするノイズリダクション回路。
【請求項４】
請求項２において、
前記第２の論理ユニットとして第１および第２の論理和ユニットが設けられ、
前記論理積ユニットの後段側に前記第１の論理和ユニットがカスケード接続され、前記第１の論理和ユニットの後段側にさらに前記第２の論理和ユニットがカスケード接続されて構成されることを特徴とするノイズリダクション回路。
【請求項５】
請求項１において、
前記論理和ユニットは、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号との否定論理和を取るノア回路と、
前記ノア回路からの入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号との否定論理積を取るナンド回路と、
を含むことを特徴とするノイズリダクション回路。
【請求項６】
請求項１において、
前記論理積ユニットは、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号との否定論理積を取るナンド回路と、
前記ナンド回路からの入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号との否定論理和を取るノア回路と、
を含むことを特徴とするノイズリダクション回路。
【請求項７】
請求項１において、
前記論理和ユニットは、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、
前記ノア回路からの入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、を含み、
前記論理積ユニットは、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、
前記ナンド回路からの入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、を含み、
前記第２の論理ユニットとして第１および第２の論理積ユニットが設けられ、
前記論理和ユニットの後段側に前記第１の論理積ユニットがカスケード接続され、前記第１の論理積ユニットの後段側にさらに前記第２の論理積ユニットがカスケード接続されて構成されることを特徴とするノイズリダクション回路。
【請求項８】
請求項１において、
前記論理和ユニットは、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、
前記ノア回路からの入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、を含み、
前記論理積ユニットは、
入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、
前記ナンド回路からの入力信号と、前記入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、を含み、
前記第２の論理ユニットとして第１および第２の論理和ユニットが設けられ、
前記論理積ユニットの後段側に前記第１の論理和ユニットがカスケード接続され、前記第１の論理和ユニットの後段側にさらに前記第２の論理和ユニットがカスケード接続されて構成されることを特徴とするノイズリダクション回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記遅延ユニットは、複数の遅延素子が直列に接続されることによって構成されることを特徴とするノイズリダクション回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１の論理ユニットは、少なくともＮ個（Ｎは自然数）設けられ、
前記第２の論理ユニットは、少なくとも２Ｎ個設けられることを特徴とするノイズリダクション回路。
【請求項１１】
請求項１乃至１０のいずれかに記載のノイズリダクション回路と、
前記ノイズリダクション回路によりノイズが減少された信号に基づいて動作するデバイスと、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズリダクション回路、および電子機器等に関する。
【背景技術】
【０００２】
近年におけるプリンタ等の画像処理装置やデジタルカメラ、電子手帳、電子辞書、或いは携帯型情報端末等の種々の電子機器の高性能化に伴い、制御信号や画像信号等の各種信号を伝達する際に、より高い精度が求められる。これら電子機器類の信号の伝達の際に、通信ケーブル等の伝送路の特性や外部環境等の影響を受けて、元の信号に含まれていなかった余分な信号成分がノイズとして付加されて伝達されることがある。このようなノイズが信号に付加されて伝達されると、本来の信号の伝達により出力される所望の性能が得られなくなり、当該電子機器類に誤動作の発生等と言った不具合が生じることが問題となっていた。
【０００３】
このようなノイズが信号に加わった場合の誤動作を防止するために、内部パルス生成回路がクロック端子からノイズを受けた場合に、内部パルス信号を生成し、ノイズ変化打消回路が当該内部パルス信号に応じて、内部同期信号のノイズによる論理変化を打ち消すようにパルス信号を発生させる従来技術が特許文献１に開示されている。
【特許文献１】特開平６−０６０６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の特許文献１に開示された従来技術では、ノイズによる論理変化を打ち消すようにパルス信号を発生させることにより、ノイズによる誤動作を防止するものであり、ノイズ自体を減少させるものではない。また、当該従来技術は、入力信号が高電圧側と低電圧側の２つ電圧レベル（以下、それぞれの電圧レベルを高電圧側レベル、低電圧側レベルと称する。）を往復する波形のデジタル信号の場合に、当該デジタル信号の高電圧側・低電圧側の何れか一方の電圧レベルの信号のノイズのリダクションを実行するに止まっている。換言すると、当該従来技術では、デジタル信号の高電圧側・低電圧側の両電圧レベルのノイズ（以下、それぞれの電圧レベルのノイズを高電圧側ノイズ、低電圧側ノイズと称する。）のリダクションが実行されない。すなわち、ノイズリダクションが実行される一方の電圧レベルと異なる他方の電圧レベルのノイズが信号に含まれたままの状態となり、信号に含まれるノイズの減少が不十分であった。
【０００５】
本発明に係る幾つかの態様によれば、簡単な回路構成で伝送路に入る信号の両電圧レベルに含まれるノイズが減少される。
【課題を解決するための手段】
【０００６】
本発明は、信号に含まれるノイズを減少させるノイズリダクション回路であって、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号との論理積を取る論理積ユニットまたは論理和を取る論理和ユニットのいずれか一方である少なくとも１つの第１の論理ユニットと、第１の論理ユニットの後段側に設けられ、論理積ユニットまたは論理和ユニットのいずれかであって上記の一方とは異なる他方である少なくとも２つの第２の論理ユニットと、を含み、少なくとも１つの第１の論理ユニットおよび少なくとも２つの第２の論理ユニットがカスケード接続されて構成されることを特徴とするノイズリダクション回路に関係する。
【０００７】
本発明のノイズリダクション回路によれば、高電圧側・低電圧側の両電圧レベルにノイズが含まれた状態で入力信号が入力されると、まず、第１の論理ユニットで両電圧レベルにノイズが含まれた入力信号と、この入力信号を遅延ユニットで遅延させた信号との論理和または論理積の何れか一方が取られる。これによって、何れか一方の電圧レベル含まれるノイズが減少すると共に、他方の電圧レベルに含まれるノイズが増加する。この一方の電圧レベルのノイズが減少した信号が後続の１つ目の第２の論理ユニットに入力されると、第２の論理ユニットにおいて、前段の第１の論理ユニットからの入力信号と、この入力信号を遅延ユニットで遅延させた信号との論理和または論理積の何れか他方が取られる。これによって、第１の論理ユニットからの入力信号に含まれる他方の電圧レベルのノイズが減少する。その後、当該１つ目の第２の論理ユニットからの入力信号がさらに後続の２つ目の第２の論理ユニットに入力されると、この第２の論理ユニットにおいて、前段の１つ目の第２の論理ユニットからの入力信号と、この第２の論理ユニットからの入力信号を遅延ユニットで遅延させた出力信号との論理和または論理積のいずれか他方が取られる。これによって、当該入力信号に含まれるノイズがさらに減少するようになる。このようにして、入力信号の高電圧側・低電圧側の両電圧レベルに含まれるノイズが減少される。
【０００８】
また、本発明では、論理和ユニットは、入力信号を遅延させる遅延ユニットと、入力信号と、遅延ユニットの出力信号が入力されるオア回路と、を含み、論理積ユニットは、入力信号を遅延させる遅延ユニットと、入力信号と、遅延ユニットの出力信号が入力されるアンド回路と、を含むこととしてもよい。
【０００９】
このようにすれば、論理和ユニットでは、まず、高電圧側・低電圧側の両電圧レベルにノイズを含む入力信号と、この両電圧レベルにノイズを含む入力信号を遅延ユニットで遅延させた信号との論理和をオア回路で取る。それによって、高電圧側の電圧レベルに含まれるノイズが減少すると共に、低電圧側の電圧レベルに含まれるノイズが増加する。また、論理積ユニットでは、ノイズを含む入力信号と、当該ノイズを含む入力信号を遅延ユニットで遅延させた信号との論理積をアンド回路で取る。それによって、低電圧側の電圧レベルに含まれるノイズが減少すると共に、高電圧側の電圧レベルに含まれるノイズが増加するようになる。
【００１０】
また、本発明では、第２の論理ユニットとして第１および第２の論理積ユニットが設けられ、論理和ユニットの後段側に第１の論理積ユニットがカスケード接続され、第１の論理積ユニットの後段側にさらに第２の論理積ユニットがカスケード接続されて構成されることとしてもよい。
【００１１】
このようにすれば、まず、論理和ユニットで高電圧側の電圧レベルに含まれるノイズが減少されると共に、低電圧側の電圧レベルに含まれるノイズが増加する。その後、後続の第１の論理積ユニットで入力信号に含まれる低電圧側の電圧レベルのノイズを減少させて、その後、さらに後続の第２の論理積ユニットによって、第１の論理積ユニットからの入力信号に含まれる残りのノイズがさらに減少される。
【００１２】
また、本発明では、第２の論理ユニットとして第１および第２の論理和ユニットが設けられ、論理積ユニットの後段側に第１の論理和ユニットがカスケード接続され、第１の論理和ユニットの後段側にさらに第２の論理和ユニットがカスケード接続されて構成されることとしてもよい。
【００１３】
このようにすれば、まず、論理積ユニットで低電圧側の電圧レベルに含まれるノイズが減少されると共に、高電圧側の電圧レベルに含まれるノイズが増加する。その後、後続の第１の論理和ユニットで入力信号に含まれる高電圧側の電圧レベルのノイズを減少させてから、さらに後続の第２の論理積ユニットによって、第１の論理積ユニットからの入力信号に含まれる残りのノイズがさらに減少される。
【００１４】
また、本発明では、論理和ユニットは、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号との否定論理和を取るノア回路と、このノア回路からの入力信号と、この入力信号を遅延させる遅延ユニットの出力信号との否定論理積を取るナンド回路と、を含むこととしてもよい。
【００１５】
このようにすれば、論理和ユニットでは、ノア回路において、ノイズを含む入力信号と、当該ノイズを含む入力信号を遅延ユニットで遅延させた信号との否定論理和を取ることによって、高電圧側の電圧レベルのノイズは、減少して反転されて、低電圧側の電圧レベルのノイズとして出力される。そして、低電圧側の電圧レベルのノイズは、増加して反転されて、高電圧側の電圧レベルのノイズとして出力される。その後、ナンド回路において、残存ノイズを含む入力信号と、当該残存ノイズを含む入力信号を遅延ユニットで遅延させた信号との否定論理積を取る。それによって、低電圧側の電圧レベルのノイズは、減少して反転されて、高電圧側の電圧レベルの信号として出力される。そして、高電圧側の電圧レベルのノイズは、増加して反転されて、低電圧側の電圧レベルのノイズとして出力される。
【００１６】
また、本発明では、論理積ユニットは、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号との否定論理積を取るナンド回路と、ナンド回路からの入力信号と、この入力信号を遅延させる遅延ユニットの出力信号との否定論理和を取るノア回路と、を含むこととしてもよい。
【００１７】
このようにすれば、論理積ユニットでは、ナンド回路において、ノイズを含む入力信号と、当該ノイズを含む入力信号を遅延ユニットで遅延させた出力信号との否定論理積を取る。それによって、低電圧側の電圧レベルのノイズは減少して反転されて、高電圧側の電圧レベルのノイズとして出力される。そして、高電圧側の電圧レベルのノイズは増加して反転されて、低電圧側の電圧レベルのノイズとして出力される。その後、ノア回路において、残存ノイズを含む入力信号と、当該残存ノイズを含む入力信号を遅延ユニットで遅延させた信号との否定論理和を取る。それによって、高電圧側の電圧レベルのノイズは減少して反転されて、低電圧側の電圧レベルの信号として出力される。そして、低電圧側の電圧レベルのノイズは増加して反転されて、高電圧側の電圧レベルのノイズとして出力される。
【００１８】
また、本発明では、論理和ユニットは、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、このノア回路からの入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、を含み、論理積ユニットは、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、このナンド回路からの入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、を含み、第２の論理ユニットとして第１および第２の論理積ユニットが設けられ、論理和ユニットの後段側に第１の論理積ユニットがカスケード接続され、第１の論理積ユニットの後段側にさらに第２の論理積ユニットがカスケード接続されて構成されることとしてもよい。
【００１９】
このようにすれば、ノイズを含む信号がノイズリダクション回路の前段側に設けられる論理和ユニットに入力された場合に、当該論理和ユニットで高電圧側の電圧レベルのノイズを除去すると共に、低電圧側の電圧レベルに含まれるノイズを増加させてから、後続の第１の論理積ユニットに信号を出力する。その後、後続の第１の論理積ユニットで入力信号に含まれる低電圧側の電圧レベルのノイズを減少させてから、後続の第２の論理積ユニットによって、第１の論理積ユニットからの入力信号に含まれる残りのノイズがさらに減少されるようになる。
【００２０】
また、本発明では、論理和ユニットは、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、このノア回路からの入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、を含み、論理積ユニットは、入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるナンド回路と、このナンド回路からの入力信号と、この入力信号を遅延させる遅延ユニットの出力信号が入力されるノア回路と、を含み、第２の論理ユニットとして第１および第２の論理和ユニットが設けられ、論理積ユニットの後段側に第１の論理和ユニットがカスケード接続され、第１の論理和ユニットの後段側にさらに第２の論理和ユニットがカスケード接続されて構成されることとしてもよい。
【００２１】
このようにすれば、ノイズを含む信号がノイズリダクション回路の前段側に設けられる論理積ユニットに入力された場合に、当該論理積ユニットで低電圧側の電圧レベルのノイズを除去すると共に、高電圧側の電圧レベルに含まれるノイズを増加させてから、後続の第１の論理和ユニットに信号を出力する。その後、後続の第１の論理和ユニットで入力信号に含まれる高電圧側の電圧レベルのノイズを減少させてから、後続の第２の論理和ユニットによって、第１の論理和ユニットからの入力信号に含まれる残りのノイズがさらに減少されるようになる。
【００２２】
また、本発明では、遅延ユニットは、複数の遅延素子が直列に接続されることによって構成されることとしてもよい。
【００２３】
このようにすれば、遅延ユニットによって前段からの入力信号の遅延量を所望の大きさに調整することが出来るので、様々なノイズのパルス幅に対応して、信号に含まれるノイズを減少することが可能となる。
【００２４】
また、本発明では、第１の論理ユニットは、少なくともＮ個（Ｎは自然数）設けられ、第２の論理ユニットは、少なくとも２Ｎ個設けられることとしてもよい。
【００２５】
このようにすれば、Ｎを２以上とした場合に第１の論理ユニットにおけるいずれか一方の電圧レベルのノイズをより多く減少させることが出来るので、ノイズリダクション回路のノイズ減少性能を向上させられる。
【００２６】
また、本発明は、上記のいずれかに記載のノイズリダクション回路と、このノイズリダクション回路によりノイズが減少された信号に基づいて動作するデバイスと、を含むことを特徴とする電子機器に関係する。
【００２７】
本発明のノイズリダクション回路を含む電子機器によれば、信号に含まれる両電圧レベル側のノイズが当該ノイズリダクション回路で減少されるようになるので、電子機器に備わる各デバイスに送信される信号にノイズが含まれることによって当該デバイスの誤動作が発生することを未然に防止できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．１．第１の構成例
図１に、本実施形態のノイズリダクション回路の第１の構成例を示す。本実施形態のノイズリダクション回路は、通信ケーブル等の伝送路からの入力信号を受信するための論理回路である少なくとも１つの第１の論理ユニットと、第１の論理ユニットと異なる少なくとも２つの第２の論理ユニットとを含み、これらの論理ユニットがカスケード接続されて構成されている。本構成例のノイズリダクション回路は、図１に示すように、入力段側には、少なくとも１つの第１の論理ユニットとして論理和ユニット１０が設けられ、この論理和ユニット１０の後段側には、少なくとも２つの第２の論理ユニットとして、第１の論理積ユニット１２および第２の論理積ユニット１４が設けられている。そして、本構成例のノイズリダクション回路は、これらの少なくとも１つの第１の論理ユニットとなる論理和ユニット１０および少なくとも２つの第２の論理ユニットとなる論理積ユニット１２、１４がカスケード接続されて構成される。なお、本実施形態のノイズリダクション回路は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３０】
論理和ユニット１０は、入力信号ＩＳ１０を遅延させるインバータ等の遅延素子を含む遅延ユニットＤＬ１０と、入力信号ＩＳ１０と遅延ユニットＤＬ１０の出力信号ＤＬＳ１０が入力されるオア回路ＯＲ１０と、を含む。そして、当該論理和ユニット１０では、入力信号ＩＳ１０と遅延ユニットＤＬ１０の出力信号ＤＬＳ１０との論理和をオア回路ＯＲ１０で取って出力信号ＱＳ１０として出力される。
【００３１】
論理積ユニット１２、１４は、入力信号ＩＳ１２、ＩＳ１４を遅延させるインバータ等の遅延素子を含む遅延ユニットＤＬ１２、ＤＬ１４と、入力信号ＩＳ１２、ＩＳ１４と遅延ユニットＤＬ１２、ＤＬ１４の出力信号ＤＬＳ１２、ＤＬＳ１４が入力されるアンド回路ＡＮＤ１２、ＡＮＤ１４と、を含む。このうち、第１の論理積ユニット１２は、前段側に設けられる論理和ユニット１０からの出力信号ＱＳ１０が入力信号ＩＳ１２として入力される。そして、遅延ユニットＤＬ１２の出力信号ＤＬＳ１２と入力信号ＩＳ１２との論理積がアンド回路ＡＮＤ１２で取られる。一方、第２の論理積ユニット１４は、前段側に設けられる第１の論理積ユニット１２からの出力信号ＱＳ１２を入力信号ＩＳ１４として入力される。そして、遅延ユニットＤＬ１４の出力信号ＤＬＳ１４と入力信号ＩＳ１２との論理積がアンド回路ＡＮＤ１４で取られる。
【００３２】
ノイズリダクション回路に含まれる論理和ユニット１０および論理積ユニット１２、１４にそれぞれ設けられる遅延ユニットＤＬ１０、ＤＬ１２、ＤＬ１４は、前段からの入力信号ＩＳ１０、ＩＳ１２、ＩＳ１４を遅延させる機能を有する。遅延ユニットＤＬ１０、ＤＬ１２、ＤＬ１４は、前段からの入力信号の遅延量を所望の大きさに調整可能とするために、図２に示すように、遅延素子として例えば、複数のインバータＩＮＶ１、ＩＮＶ２、…ＩＮＶｎが直列に接続されることによって構成される。本構成例においては、例えば、各遅延ユニットＤＬ１０、ＤＬ１２、ＤＬ１４による遅延量は、所望のノイズのパルス幅よりも大きな遅延量に調整する。このように、遅延ユニットＤＬ１０、ＤＬ１２、ＤＬ１４を複数のインバータＩＮＶ１、ＩＮＶ２、…、ＩＮＶｎを直列接続させることによって、前段からの入力信号ＩＳ１０、ＩＳ１２、ＩＳ１４の遅延量を所望の大きさに調整することが出来る。このため、様々なノイズのパルス幅に対応して、入力信号ＩＳ１０、ＩＳ１２、ＩＳ１４に含まれるノイズの減少することが可能となる。なお、遅延ユニットＤＬ１０、ＤＬ１２、ＤＬ１４は、図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また、後述する本発明のノイズリダクション回路の他の構成例に含まれる各論理ユニットに設けられる遅延ユニットも、上述した本構成例の遅延ユニットと同様の構成とする。
【００３３】
以上説明した本構成例のノイズリダクション回路によれば、以下の効果が得られる。例えば、入力信号が高電圧側と低電圧側の２つ電圧レベルを往復するデジタル信号であり、当該デジタル信号の高電圧側レベル、および低電圧側レベルの双方にノイズが重畳された状態で入力された場合を想定する。この場合では、図３に示すように、まず、前段側に有する論理和ユニット１０において、入力信号ＩＳ１０と、この入力信号ＩＳ１０を遅延ユニットＤＬ１０で遅延させた信号ＤＬＳ１０との論理和がオア回路ＯＲ１０で取られる。このように、オア回路ＯＲ１０で論理和が取られることによって、図３のＡ１に示すように、高電圧側ノイズＮＺＨ１０が減少して除去される。このとき、図３のＡ２に示すように、低電圧側ノイズＮＺＬ１２のパルス数が増加して、論理和ユニット１０からの出力信号ＱＳ１０として出力される。
【００３４】
その後、論理和ユニット１０のオア回路ＯＲ１０からの出力信号ＱＳ１０が第１の論理積ユニット１２への入力信号ＩＳ１２となって、後続の第１の論理積ユニット１２に入力される。その際に、第１の論理積ユニット１２では、前段の論理和ユニット１０からの入力信号ＩＳ１２と、この入力信号ＩＳ１２を遅延ユニットＤＬ１２で遅延させた信号ＤＬＳ１２との論理積がアンド回路ＡＮＤ１２で取られる。このように、アンド回路ＡＮＤ１２で論理積が取られることによって、図３のＡ３に示すように、論理和ユニットＯＲ１０からの入力信号ＩＳ１２に含まれる低電圧側ノイズＮＺＬ１２のパルス数が減少されて、論理積ユニット１２からの出力信号ＱＳ１２として出力される。
【００３５】
その後、当該第１の論理積ユニット１２からの入力信号ＩＳ１４がさらに後続の第２の論理積ユニット１４に入力される。その際に、第２の論理積ユニット１４では、当該入力信号ＩＳ１４と、入力信号ＩＳ１４を遅延ユニットＤＬ１４で遅延させた信号ＤＬＳ１４との論理積がアンド回路ＡＮＤ１４で取られる。このように、アンド回路ＡＮＤ１４で論理積が取られることによって、図３のＡ４に示すように、当該入力信号ＩＳ１４に含まれる低電圧側ノイズＮＺＬ１４のパルス数がさらに減少されて、第２の論理積ユニット１４から出力信号ＱＳ１４として出力されるようになる。このようにして、入力信号ＩＳ１０の高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０が本構成例のノイズリダクション回路によって減少されるようになる。
【００３６】
１．２．第１の構成例の比較例
次に、本実施形態のノイズリダクション回路の第１の構成例を創作するために検討した比較例について、図面を使用しながら説明する。図４に示す比較例１の論理ユニット１０ａは、図１に示す第１の構成例における論理和ユニットが１つだけ設けられている構成となっている。この比較例１の論理ユニット１０ａでは、図４のＢ１に示すように、高電圧側ノイズＮＺＨ１０のパルス数は、減少するものの、Ｂ２に示すように、低電圧側ノイズＮＺＬ１２のパルス数は、増加してしまう。換言すると、両電圧レベルの信号に含まれるノイズの減少が不十分であることが課題となる。また、入力信号ＩＳ１０に含まれるノイズのパルス幅が大きい場合には、双方の電圧レベルのノイズの減少が不十分となる場合があることも課題となっていた。
【００３７】
そこで、比較例２の論理ユニット１０ｂでは、図５に示すように、遅延ユニットＤＬ１０を２つ直列に連結させる構成としている。このように、遅延ユニットＤＬ１０を２つ直列接続させて入力信号ＩＳ１６の遅延量を大きくなるように調整することによって、入力信号ＩＳ１６に含まれる高電圧側ノイズＮＺＨ１６のノイズ幅が大きい場合でも、図５のＢ３に示すように、高電圧側ノイズＮＺＨ１６が減少される。そして、Ｂ４に示すように、低電圧側ノイズＮＺＬ１６のノイズ幅の増大した信号ＱＳ１６がオア回路ＯＲ１０から出力される。しかしながら、遅延ユニットＤＬ１０の遅延量とほぼ同じタイミングで立て続けに複数のノイズを含む信号ＩＳ１７が入力される場合では、図５のＢ５に示すように、低電圧側ノイズＮＺＬ１７のパルス数が増加する一方、図５のＢ６に示すように、高電圧側ノイズＮＺＨ１７のパルスが完全に除去されない。このため、高電圧側ノイズＮＺＨ１７を含む信号ＱＳ１７がオア回路ＯＲ１０から出力される。すなわち、両電圧レベルのノイズの減少が依然として不十分であることが課題となってしまう。
【００３８】
遅延ユニットＤＬ１０で遅延させる遅延量とほぼ同じタイミングで立て続けに複数のノイズを含む入力信号に対応するため、比較例３では、図６に示すように、比較例１の論理ユニット１０ａ（論理和ユニット１０ａ1、１０ａ2）を２つ直列に接続する構成としている。このような構成とすることによって、入力信号ＩＳ１８に含まれるノイズが遅延ユニットＤＬ１０の遅延量とほぼ同じタイミングで立て続けに含まれる場合でも、Ｂ７に示すように、高電圧側ノイズＮＺＨ１８のパルス数が減少され、Ｂ８に示すように、低電圧側ノイズＮＺＬ１８のパルス数が増えた信号ＱＳ１８が論理和ユニット１０ａ1から出力される。そして、この信号ＱＳ１８が後段側の論理和ユニット１０ａ2へ入力されると、Ｂ９に示すように、信号ＩＳ１９に残存された高電圧側ノイズＮＺＨ１８のパルス数がさらに減少され、かつＢ１０に示すように、低電圧側ノイズＮＺＬ１８のパルス数がさらに増加して出力される。しかしながら、比較例１と同様に、高電圧側ノイズＮＺＨ１８は、減少されるものの、依然として、低電圧側ノイズＮＺＬ１８のパルス数が増加した状態で第２の論理ユニット１０ａ2から出力されてしまうことが課題となる。
【００３９】
また、図７に示す比較例４では、前述したように、遅延ユニットによる前段からの入力信号の遅延量を所望の大きさに調整可能となることから、様々なノイズ幅や出力タイミングのノイズに対応可能とするために、以下の構成とした。すなわち、２つの論理ユニット１０ｃ、１０ｄに含まれる遅延ユニットＤＬ１６、ＤＬ１７による遅延量が異なるように、例えば、第１の論理ユニット１０ｃに含まれる遅延ユニットＤＬ１６の遅延量を遅延ユニットＤＬ１７の遅延量より大きくなるように構成した。この場合では、高電圧側ノイズおよび低電圧側ノイズを含む入力信号が入力されると、各種のノイズに対応して、何れか一方の電圧レベルのノイズのパルス数を減少することが可能となる一方、依然として、何れか他方の電圧レベルのノイズのパルス数が増加してしまう。すなわち、両電圧レベルのノイズの減少が不十分となってしまう課題の解決には、至らなかった。
【００４０】
上述した比較例１〜４の課題を解決するために、比較例５では、比較例１と同様に、高電圧側ノイズＮＺＨ１１および低電圧側ノイズＮＺＬ１１を含む入力信号ＩＳ１１が入力した場合に、低電圧側ノイズＮＺＬ１１のパルス数が減少されて出力されるようにした。具体的には、図８に示すように、論理ユニット１０ｅは、図１に示す第１の構成例における論理積ユニットが１つだけ設けられている構成となっている。このような構成とすることによって、比較例１とは反対に、Ｂ１１に示すように低電圧側ノイズＮＺＬ１１のパルス数が減少し、かつＢ１２に示すように高電圧側ノイズＮＺＨ１１のパルス数が増加した信号ＱＳ１１がオア回路ＡＮＤ１１から出力される。
【００４１】
以上の比較例１〜５の課題を解決するために、本実施形態の第１の構成例のノイズリダクション回路は、１つの論理和ユニット１０と、その後段側に設けられる２つの論理積ユニット１２、１４とをカスケード接続させて構成されるものとして創作される。このような構成とすることにより、入力信号の高電圧側レベルに含まれる高電圧側ノイズＮＺＨ１０および低電圧側レベルに含まれる低電圧側ノイズＮＺＬ１０が減少される作用・効果を得ることが出来る。
【００４２】
２．第２の構成例
図９に、本実施形態のノイズリダクション回路の第２の構成例を示す。本実施形態のノイズリダクション回路は、少なくとも１つの第１の論理ユニットとして、論理積ユニット２０が設けられ、少なくとも２つの第２の論理ユニットとして、前段側に第１の論理和ユニット２２、および後段側に第２の論理和ユニット２４が設けられている。そして、これらの第１および第２の論理ユニットが第１の構成例と同様に、カスケード接続されて構成されている。なお、本実施形態のノイズリダクション回路は、図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４３】
論理積ユニット２０は、入力信号ＩＳ２０を遅延させる遅延ユニットＤＬ２０と、入力信号ＩＳ２０と遅延ユニットＤＬ２０の出力信号ＤＬＳ２０が入力されるアンド回路ＡＮＤ２０と、を含む。そして、入力信号ＩＳ２０と、入力信号ＩＳ２０を遅延させる遅延ユニットＤＬ２０の出力信号ＤＬＳ２０との論理積を取って出力信号ＱＳ２０を出力する。
【００４４】
論理和ユニット２２、２４は、入力信号ＩＳ２２、ＩＳ２４を遅延させる遅延ユニットＤＬ２２、ＤＬ２４と、入力信号ＩＳ２２、ＩＳ２４と遅延ユニットＤＬ２２、ＤＬ２４の出力信号ＤＬＳ２２、ＤＬＳ２４が入力されるオア回路ＯＲ２２、ＯＲ２４と、を含む。このうち、第１の論理和ユニット２２は、前段側に設けられる論理積ユニット２０からの出力信号ＱＳ２０を入力信号ＩＳ２２として、遅延ユニットＤＬ２２の出力信号ＤＬＳ２２と入力信号ＩＳ２２との論理和をオア回路ＯＲ２２で取る。一方、第２の論理和ユニット２４は、前段側に設けられる第１の論理和ユニット２２からの出力信号ＱＳ２２を入力信号ＩＳ２４として、遅延ユニットＤＬ２４の出力信号ＤＬＳ２４と入力信号ＩＳ２４との論理和をオア回路ＯＲ２４で取る。
【００４５】
以上説明したように、ノイズリダクション回路を本構成例とすることによって、図１０に示すように、高電圧側ノイズＮＺＨ２０および低電圧側ノイズＮＺＬ２０を含む入力信号ＩＳ２０が入力されると、まず論理積ユニット２０において、入力信号ＩＳ２０と遅延ユニットＤＬ２０の出力信号ＤＬＳ２０との論理積がアンド回路ＡＮＤ２０で取られる。このように、アンド回路ＡＮＤ２０で論理積が取られることによって、図１０のＣ１に示すように、低電圧側ノイズＮＺＬ２０のパルス数が減少し、図１０のＣ２に示すように、高電圧側ノイズＮＺＨ２２のパルス数が増加した信号ＱＳ２０が論理積ユニット２０から出力される。
【００４６】
その後、論理積ユニット２０のアンド回路ＡＮＤ２０からの出力信号ＱＳ２０が後続の第１の論理和ユニット２２への入力信号ＩＳ２２として入力される。そして、第１の論理和ユニット２２において、入力信号ＩＳ２２と遅延ユニットＤＬ２２の出力信号ＤＬＳ２２との論理和がオア回路ＯＲ２２で取られる。このように、オア回路ＯＲ２２で論理和が取られることによって、図１０のＣ３に示すように、高電圧側ノイズＮＺＨ２２のパルス数が減少した信号ＱＳ２２が第１の論理和ユニット２２から出力される。
【００４７】
その後、当該第１の論理和ユニット２２からの入力信号ＩＳ２２がさらに後続の第２の論理和ユニット２４に入力されると、第２の論理和ユニット２４において、当該入力信号ＩＳ２４と遅延ユニットＤＬ２４の出力信号ＤＬＳ２４との論理和がオア回路ＯＲ２４で取られる。このようにオア回路ＯＲ２４で論理和が取られることによって、図１０のＣ４に示すように、高電圧側ノイズＮＺＨ２４のパルス数がさらに減少するようになる。こうして、入力信号ＩＳ２０の高電圧側ノイズＮＺＨ２０および低電圧側ノイズＮＺＬ２０が本構成例のノイズリダクション回路によって減少される。
【００４８】
３．１．第３の構成例
図１１に、本実施形態のノイズリダクション回路の第３の構成例を示す。本構成例は、第１の構成例の変形例であり、論理和ユニット３０をノアＮＯＲ回路３０の後段側にナンド回路ＮＡＮＤ３０をカスケード接続させた構成とし、論理積ユニット３２（３４）をナンド回路ＮＡＮＤ３２（ＮＡＮＤ３４）の後段側にノア回路ＮＯＲ３２（ＮＯＲ３４）をカスケード接続させた構成とすることを特徴とする。また、本構成例のノイズリダクション回路は、第１の構成例と同様に、少なくとも１つの第１の論理ユニットとして、論理和ユニット３０が設けられ、少なくとも２つの第２の論理ユニットとして、前段側に第１の論理積ユニット３２、および後段側に第２の論理積ユニット３４が設けられている。そして、これらの第１および第２の論理ユニットが第１の構成例と同様に、カスケード接続されて構成されている。なお、本実施形態のノイズリダクション回路は、図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４９】
論理和ユニット３０は、前段側には、入力信号ＩＳ３０を遅延させる遅延ユニットＤＬ３０と、入力信号ＩＳ３０と遅延ユニットＤＬ３０の出力信号ＤＬＳ３０との否定論理和を取るノアＮＯＲ３０が設けられる。そして、後段側には、ノア回路ＮＯＲ３０からの入力信号ＩＳ３０ａを遅延させる遅延ユニットＤＬ３０ａと、入力信号ＩＳ３０ａと遅延ユニットＤＬ３０ａの出力信号ＤＬＳ３０ａとの否定論理積を取るナンド回路ＮＡＮＤ３０が設けられる。
【００５０】
一方、論理積ユニット３２（３４）は、前段側には、入力信号ＩＳ３２（ＩＳ３４）を遅延させる遅延ユニットＤＬ３２（ＤＬ３４）と、入力信号ＩＳ３２（ＩＳ３４）と遅延ユニットＤＬ３２（ＤＬ３４）との否定論理積を取るナンド回路ＮＡＮＤ３２（ＮＡＮＤ３４）が設けられる。そして、後段側には、ナンド回路ＮＡＮＤ３２（ＮＡＮＤ３４）からの入力信号ＩＳ３２ａ（ＩＳ３４ａ）を遅延させる遅延ユニットＤＬ３２ａ（ＤＬ３４ａ）と、当該入力信号ＩＳ３２ａ（ＩＳ３４ａ）と遅延ユニットＤＬ３２ａ（ＤＬ３４ａ）の出力信号ＤＬＳ３２ａ（ＤＬＳ３４ａ）との否定論理和を取るノア回路ＮＯＲ３２（ＮＯＲ３４）が設けられる。
【００５１】
以上説明したように、ノイズリダクション回路を本構成例とすることによって、図１２に示すように、高電圧側ノイズＮＺＨ３０および低電圧側ノイズＮＺＬ３０を含む入力信号ＩＳ３０が入力されると、まず、論理和ユニット３０において、ノア回路ＮＯＲ３０が入力信号ＩＳ３０と遅延ユニットＤＬ３０の出力信号ＤＬＳ３０との否定論理和を取る。このように否定論理和を取ることによって、高電圧側ノイズＮＺＨ３０は、図１２のＤ１に示すように、高電圧側レベルが低電圧側レベルに反転されることによって、パルス数が減少する。一方、低電圧側ノイズＮＺＬ３０は、図１２のＤ２に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が増加した高電圧側ノイズＮＺＨ３０となる。このようにして、高電圧側ノイズＮＺＨ３０を含む信号ＱＳ３０ａがノア回路ＮＯＲ３０から出力される。
【００５２】
ノア回路ＮＯＲ３０からの出力信号ＱＳ３０ａは、残存ノイズとなる高電圧側ノイズＮＺＨ３０を含む入力信号ＩＳ３０ａとして、後続のナンド回路ＮＡＮＤ３０に入力される。ナンド回路ＮＡＮＤ３０では、入力信号ＩＳ３０ａと遅延ユニットＤＬ３０ａの出力信号ＤＬ３０ａとの否定論理積が取られる。このように否定論理積を取ることによって、高電圧側ノイズＮＺＨ３０は、図１２のＤ３に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が増加した低電圧側ノイズＮＺＬ３２となる。一方、既にノイズが減少して除去された低電圧側レベルは、反転されて、図１２のＤ４に示すように、高電圧側レベルとなる。このようにして、パルス数の増加した低電圧側ノイズＮＺＬ３２を含む信号ＱＳ３０がナンド回路ＮＡＮＤ３０から出力される。
【００５３】
その後、論理和ユニット３０のナンド回路ＮＡＮＤ３０からの出力信号ＱＳ３０は、低電圧側ノイズＮＺＬ３２を含む入力信号ＩＳ３２として、後続の第１の論理積ユニット３２に入力される。第１の論理積ユニット３２では、まず、ナンド回路ＮＡＮＤ３２が入力信号ＩＳ３２と遅延ユニットＤＬ３２の出力信号ＤＬＳ３２との否定論理積を取る。このように否定論理積を取ることによって、低電圧側ノイズＮＺＬ３２は、図１２のＤ５に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が減少した高電圧側ノイズＮＺＨ３２となる。一方、既にノイズが除去された高電圧側レベルは、反転されて、図１２のＤ６に示すように、低電圧側レベルとなる。このようにして、減少した高電圧側ノイズＮＺＨ３２を含む信号ＱＳ３２ａがナンド回路ＮＡＮＤ３２から出力される。
【００５４】
ナンド回路ＮＡＮＤ３２からの出力信号ＱＳ３２ａは、残存ノイズとして高電圧側ノイズＮＺＨ３２を含む入力信号ＩＳ３２ａとして、ノア回路ＮＯＲ３２に入力される。ノア回路ＮＯＲ３２では、入力信号ＩＳ３２ａと遅延ユニットＤＬ３２ａの出力信号ＤＬＳ３２ａとの否定論理和が取られる。このように否定論理和が取られることによって、図１２のＤ７に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数の減少した低電圧側ノイズＮＺＬ３４となる。一方、既にノイズが除去された低電圧側レベルは、反転されて、図１２のＤ８に示すように、高電圧側レベルとなる。このようにして、減少した低電圧側ノイズＮＺＬ３４を含む信号ＱＳ３２がノア回路ＮＯＲ３２から出力される。
【００５５】
その後、第１の論理積ユニット３２のノア回路ＮＯＲ３２からの出力信号ＱＳ３２は、低電圧側ノイズＮＺＬ３４を含む入力信号ＩＳ３４として、後続の第２の論理積ユニット３４に入力される。この第２の論理積ユニット３４では、まず、ナンド回路ＮＡＮＤ３４で入力信号ＩＳ３４と遅延ユニットＤＬ３４の出力信号ＤＬＳ３４との否定論理積が取られる。このようにナンド回路ＮＡＮＤ３４で否定論理積を取ることによって、低電圧側ノイズＮＺＬ３４は、図１２のＤ９に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が減少する。一方、既にノイズが除去された高電圧側レベルは、反転されて、図１２のＤ１０に示すように、低電圧側レベルとなる。このようにして、低電圧側ノイズＮＺＬ３４がさらに減少した信号ＱＳ３４ａがナンド回路ＮＡＮＤ３４から出力される。
【００５６】
ナンド回路ＮＡＮＤ３４からの出力信号ＱＳ３４ａは、低電圧側ノイズＮＺＬ３４がさらに減少した入力信号ＩＳ３４ａとして、ノア回路ＮＯＲ３４に入力される。ノア回路ＮＯＲ３４では、入力信号ＩＳ３４ａと遅延ユニットＤＬ３４ａの出力信号ＤＬＳ３４ａとの否定論理和が取られる。このように否定論理和が取られることによって、図１２のＤ１１およびＤ１２に示すように、低電圧側レベルが高電圧側レベルに、および高電圧側レベルが低電圧側レベルに反転される。このようにして、低電圧側ノイズおよび高電圧側ノイズが減少した出力信号ＱＳ３４として、ノア回路ＮＯＲ３４から出力される。
【００５７】
以上、説明したように、ノイズリダクション回路を本構成例とすることによって、入力信号ＩＳ３０の高電圧側ノイズＮＺＨ３０および低電圧側ノイズＮＺＬ３０が共に減少されるようになる。特に、本構成例では、論理和ユニットと論理積ユニットの特性をほぼ同じにすることが出来ることから、入力信号に含まれる両電圧レベル側のノイズリダクションの精度が向上する。
【００５８】
３．２．第３の構成例の比較例
次に、本実施形態のノイズリダクション回路の第３の構成例を創作するために検討した比較例について、図面を使用しながら説明する。図１３に示す比較例６の論理ユニット３０ａは、図１１に示す第３の構成例における各論理ユニットに含まれるノア回路ＮＯＲ３０が１つだけ設けられている構成となっている。比較例６の論理ユニット３０ａでは、高電圧側ノイズＮＺＨ３０は、図１３のＥ１に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が減少する。一方、低電圧側ノイズＮＺＬ３０は、Ｅ２に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が増加する。このようにして、論理ユニット３０ａは、ノイズを含む信号ＩＳ３０が入力されると増加した高電圧側ノイズＮＺＨ３０を含む信号ＱＳ３０を出力する。換言すると、両電圧レベルの信号に含まれるノイズの減少が不十分であることが課題となる。
【００５９】
一方、図１４に示す比較例７の論理ユニット３０ｂは、図１１に示す第３の構成例における各論理ユニットに含まれるナンド回路ＮＡＮＤ３０が１つだけ設けられている構成となっている。比較例７の論理ユニット３０ｂでは、低電圧側ノイズＮＺＬ３０は、図１４のＥ３に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が減少する。それに対して、高電圧側ノイズＮＺＨ３０は、Ｅ４に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が増加する。このようにして、論理ユニット３０ｂは、ノイズを含む信号ＩＳ３０が入力されると、低電圧側ノイズＮＺＬ３０を含む信号ＱＳ３０を出力する。換言すると、両電圧レベルの信号に含まれるノイズの減少が不十分であることが課題となる。
【００６０】
また、比較例８では、論理ユニット３０ｃは、図１５に示すように、図１１に示す第３の構成例における論理和ユニットが１つだけ設けられている構成となっている。すなわち、比較例６の論理ユニット３０ａの後段側に比較例７の論理ユニット３０ｂをカスケード接続させることによって構成されている。この論理ユニット３０ｃでは、前段側の論理ユニット３０ａにおいて、まず、ノア回路ＮＯＲ３０で入力信号ＩＳ３０と遅延ユニットＤＬ３０ａの出力信号ＤＬＳ３０ａとの否定論理和が取られる。このように否定論理和を取ることによって、入力信号ＩＳ３０の高電圧側ノイズＮＺＨ３０は、図１５のＥ５に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が減少する。一方、低電圧側ノイズＮＺＬ３０は、図１５のＥ６に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が増加した高電圧側ノイズＮＺＨ３０となる。このようにして、論理ユニット３０ｃは、ノイズを含む信号ＩＳ３０が入力されると増加した高電圧側ノイズＮＺＨ３０を含む信号ＱＳ３０ａを出力する。
【００６１】
その後、ノア回路ＮＯＲ３０からの出力信号ＱＳ３０ａは、残存ノイズとなる高電圧側ノイズＮＺＨ３０を含む入力信号ＩＳ３０ｂとして、後続のナンド回路ＮＡＮＤ３０に入力される。ナンド回路ＮＡＮＤ３０では、入力信号ＩＳ３０ｂと遅延ユニットＤＬ３０ｂの出力信号ＤＬＳ３０ｂとの否定論理積が取られる。このように否定論理積を取ることによって、高電圧側ノイズＮＺＨ３０は、図１５のＥ７に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が増加した低電圧側ノイズＮＺＬ３０となる。一方、既にノイズが除去された低電圧側レベルは、反転されて、図１５のＥ８に示すように、高電圧側レベルとなる。このようにして、論理ユニット３０ｃでは、増加した低電圧側ノイズＮＺＬ３０を含む信号ＱＳ３０ｃがナンド回路ＮＡＮＤ３０から出力される。すなわち、高電圧側ノイズＮＺＨ３０が減少される一方、低電圧側ノイズＮＺＬ３０が増加する論理和ユニットとしての機能を有することとなる。換言すると、入力信号の低電圧側ノイズＮＺＬ３０の減少が十分に実行されないことが課題となる。
【００６２】
これに対して、比較例９では、論理ユニット３０ｄは、図１６に示すように、図１１に示す第３の構成例における論理積ユニットが１つだけ設けられている構成となっている。すなわち、比較例７の論理ユニット３０ｂの後段側に比較例６の論理ユニット３０ａをカスケード接続させることによって構成されている。この論理ユニット３０ｄでは、まず、高電圧側ノイズＮＺＨ３０および低電圧側ノイズＮＺＬ３０を含む入力信号ＩＳ３０が論理ユニット３０ｂに入力されると、ナンド回路ＮＡＮＤ３０が当該入力信号ＩＳ３０と、遅延ユニットＤＬ３０ｂの出力信号ＤＬＳ３０ｂとの否定論理積を取る。このようにナンド回路ＮＡＮＤ３０で否定論理積を取ることによって、低電圧側ノイズＮＺＬ３０は、図１６のＥ９に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が減少する。一方、高電圧側ノイズＮＺＨ３０は、図１６のＥ１０に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が増加した低電圧側ノイズＮＺＬ３０となる。
【００６３】
その後、ナンド回路ＮＡＮＤ３０からの出力信号ＱＳ３０ｂは、残存ノイズとして低電圧側ノイズＮＺＬ３０を含む入力信号ＩＳ３０ａとして、論理ユニット３０ａのノア回路ＮＯＲ３０に入力される。ノア回路ＮＯＲ３０では、入力信号ＩＳ３０ａと遅延ユニットＤＬ３０ａの出力信号ＤＬＳ３０ａとの否定論理積が取られることによって、低電圧側ノイズＮＺＬ３０は、図１６のＥ１２に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が増加する。一方、既にノイズが除去された高電圧側レベルは、反転されて、図１６のＥ１１に示すように、低電圧側レベルとなる。このようにして、増加した高電圧側ノイズＮＺＨ３０を含む信号ＱＳ３０ｄがノア回路ＮＯＲ３０から出力される。すなわち、低電圧側ノイズＮＺＬ３０が減少される一方、高電圧側ノイズＮＺＨ３０が増加する論理積ユニットとしての機能を有することとなる。換言すると、入力信号の高電圧側ノイズＮＺＨ３０の減少が十分に実行されないことが課題となる。
【００６４】
以上の比較例６〜９の課題を解決するために、本実施形態の第３の構成例のノイズリダクション回路は、１つの論理和ユニットと、その後段側に設けられる２つの論理積ユニットとをカスケード接続させて構成されるものとして創作される。そして、論理和ユニットがノア回路の後段側にナンド回路をカスケード接続させる構成とし、論理積ユニットがナンド回路の後段側にノア回路をカスケード接続させて構成されるものとして創作される。このような構成とすることにより、入力信号の高電圧側ノイズＮＺＨ３０および低電圧側ノイズＮＺＬ３０を減少させる作用・効果を得ることが出来る。
【００６５】
４．第４の構成例
図１７に、本実施形態のノイズリダクション回路の第４の構成例を示す。本構成例は、第２の構成例の変形例であり、論理積ユニット４０がナンド回路ＮＡＮＤ４０の後段側にノアＮＯＲ４０をカスケード接続させる構成とし、論理和ユニット４２（４４）がノアＮＯＲ４２（ＮＯＲ４４）の後段側にナンド回路ＮＡＮＤ４２（ＮＡＮＤ４４）をカスケード接続させる構成とすることを特徴とする。また、本構成例のノイズリダクション回路は、第２の構成例と同様に、少なくとも１つの第１の論理ユニットとして、論理積ユニット４０が設けられ、少なくとも２つの第２の論理ユニットとして、前段側に第１の論理和ユニット４２、および後段側に第２の論理和ユニット４４が設けられている。そして、これらの第１および第２の論理ユニットが第２の構成例と同様に、カスケード接続されて構成されている。なお、本実施形態のノイズリダクション回路は、図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６６】
論理積ユニット４０は、前段側には、入力信号ＩＳ４０を遅延させる遅延ユニットＤＬ４０と、入力信号ＩＳ４０と遅延ユニットＤＬ４０の出力信号ＤＬＳ４０との否定論理積を取るナンドＮＡＮＤ４０が設けられる。そして、後段側には、ナンド回路ＮＡＮＤ４０からの入力信号ＩＳ４０ａを遅延させる遅延ユニットＤＬ４０ａと、入力信号ＩＳ４０ａと遅延ユニットＤＬ４０ａの出力信号ＤＬＳ４０ａとの否定論理和を取るノア回路ＮＯＲ４０が設けられる。
【００６７】
一方、論理和ユニット４２（４４）は、前段側には、入力信号ＩＳ４２（ＩＳ４４）を遅延させる遅延ユニットＤＬ４２（ＤＬ４４）と、入力信号ＩＳ４２（ＩＳ４４）と遅延ユニットＤＬ４２（ＤＬ４４）との否定論理和を取るノア回路ＮＯＲ４２（ＮＯＲ４４）が設けられる。そして、後段側には、ノア回路ＮＯＲ４２（ＮＯＲ４４）からの入力信号ＩＳ４２ａ（ＩＳ４４ａ）を遅延させる遅延ユニットＤＬ４２ａ（ＤＬ４４ａ）と、入力信号ＩＳ４２ａ（ＩＳ４４ａ）と遅延ユニットＤＬ４２ａ（ＤＬ４４ａ）の出力信号ＤＬＳ４２ａ（ＤＬＳ４４ａ）との否定論理積を取るナンド回路ＮＡＮＤ４２（ＮＡＮＤ４４）が設けられる。
【００６８】
以上説明したように、ノイズリダクション回路を本構成例とすることによって、図１８に示すように、高電圧側ノイズＮＺＨ４０および低電圧側ノイズＮＺＬ４０を含む入力信号ＩＳ４０が入力されると、まず、論理積ユニット４０において、ナンド回路ＮＡＮＤ４０が入力信号ＩＳ４０と遅延ユニットＤＬ４０の出力信号ＤＬＳ４０との否定論理積を取る。このように否定論理積を取ることによって、低電圧側ノイズＮＺＬ４０は、図１８のＦ１に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が減少する。一方、高電圧側ノイズＮＺＨ４０は、図１８のＦ２に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が増加した低電圧側ノイズＮＺＬ４０となる。このようにして、低電圧側ノイズＮＺＬ４０を含む信号ＱＳ４０ａがナンド回路ＮＡＮＤ４０から出力される。
【００６９】
ナンド回路ＮＡＮＤ４０からの出力信号ＱＳ４０ａは、残存ノイズとなる低電圧側ノイズＮＺＬ４０を含む入力信号ＩＳ４０ａとして、後続のノア回路ＮＯＲ４０に入力される。ノア回路ＮＯＲ４０では、入力信号ＩＳ４０ａと遅延ユニットＤＬ４０ａの出力信号ＤＬ４０ａとの否定論理和が取られる。このように否定論理和を取ることによって、低電圧側ノイズＮＺＬ４０は、図１８のＦ３に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が増加した高電圧側ノイズＮＺＨ４２となる。一方、既にノイズが除去された高電圧側レベルは、反転されて、図１８のＦ４に示すように、低電圧側レベルとなる。このようにして、増加した高電圧側ノイズＮＺＨ４２を含む信号ＱＳ４０がノア回路ＮＯＲ４０から出力される。
【００７０】
その後、論理積ユニット４０のノア回路ＮＯＲ４０からの出力信号ＱＳ４０は、高電圧側ノイズＮＺＨ４２を含む入力信号ＩＳ４２として、後続の第１の論理和ユニット４２に入力される。第１の論理和ユニット４２では、まず、ノア回路ＮＯＲ４２が入力信号ＩＳ４２と遅延ユニットＤＬ４２の出力信号ＤＬＳ４２との否定論理和を取る。このように否定論理和を取ることによって、高電圧側ノイズＮＺＨ４２は、図１８のＦ５に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が減少した低電圧側ノイズＮＺＬ４２となる。一方、既にノイズが除去された低電圧側レベルは、反転されて、図１８のＦ６に示すように、高電圧側レベルとなる。このようにして、減少した低電圧側ノイズＮＺＬ４２を含む信号ＱＳ４２ａがノア回路ＮＯＲ４２から出力される。
【００７１】
ノア回路ＮＯＲ４２からの出力信号ＱＳ４２ａは、残存ノイズとなる低電圧側ノイズＮＺＬ４２を含む入力信号ＩＳ４２ａとして、ナンド回路ＮＡＮＤ４２に入力される。ナンド回路ＮＡＮＤ４２では、入力信号ＩＳ４２ａと遅延ユニットＤＬ４２ａの出力信号ＤＬＳ４２ａとの否定論理積が取られる。このように否定論理積が取られることによって、図１８のＦ７に示すように、低電圧側レベルが高電圧側レベルに反転されて、パルス数が減少した高電圧側ノイズＮＺＨ４４となる。一方、既にノイズが除去された高電圧側レベルは、反転されて、図１８のＦ８に示すように、低電圧側レベルとなる。このようにして、減少した高電圧側ノイズＮＺＨ４４を含む信号ＱＳ４２がナンド回路ＮＡＮＤ４２から出力される。
【００７２】
その後、第１の論理和ユニット４２のナンド回路ＮＡＮＤ４２からの出力信号ＱＳ４２は、高電圧側ノイズＮＺＨ４４を含む入力信号ＩＳ４４として、後続の第２の論理和ユニット４４に入力される。この第２の論理和ユニット４４では、まず、ノア回路ＮＯＲ４４で入力信号ＩＳ４４と遅延ユニットＤＬ４４の出力信号ＤＬＳ４４との否定論理和が取られる。このようにノア回路ＮＯＲ４４で否定論理和を取ることによって、高電圧側ノイズＮＺＨ４４は、図１８のＦ９に示すように、高電圧側レベルが低電圧側レベルに反転されて、パルス数が減少する。一方、既にノイズが除去された低電圧側レベルは、反転されて、図１８のＦ１０に示すように、高電圧側レベルとなる。このようにして、高電圧側ノイズＮＺＨ４４がさらに減少した信号ＱＳ４４ａがノア回路ＮＯＲ４４から出力される。
【００７３】
ノア回路ＮＯＲ４４からの出力信号ＱＳ４４ａは、高電圧側ノイズＮＺＨ４４がさらに減少した入力信号ＩＳ４４ａとして、ナンド回路ＮＡＮＤ４４に入力される。ナンド回路ＮＡＮＤ４４では、入力信号ＩＳ４４ａと遅延ユニットＤＬ４４ａの出力信号ＤＬＳ４４ａとの否定論理積が取られる。このように否定論理積が取られることによって、図１８のＦ１１およびＦ１２に示すように、低電圧側レベルが高電圧側レベルに、および高電圧側レベルが低電圧側レベルに反転される。
【００７４】
以上、説明したように、ノイズリダクション回路を本構成例とすることによって、入力信号ＩＳ４０の高電圧側ノイズＮＺＨ４０および低電圧側ノイズＮＺＬ４０が共に減少するようになる。特に、本構成例では、第３の構成例と同様に、論理和ユニットと論理積ユニットの特性をほぼ同じにすることが出来るので、入力信号に含まれる両電圧レベル側のノイズの減少の精度が向上する。
【００７５】
５．第５の構成例
図１９に、本実施形態のノイズリダクション回路の第５の構成例を示す。本構成例は、第１の構成例の変形例であり、少なくとも２つの第１の論理ユニットと、第１の論理ユニットと論理構成の異なる少なくとも４つ、すなわち第１の論理ユニットの２倍の個数の第２の論理ユニットとを含み、これらの論理ユニットがカスケード接続されて構成されている。本構成例では、第１の論理ユニットとして、第１、第２の論理和ユニット５１、５２が設けられ、第２の論理ユニットとして、第１、第２、第３、第４の論理積ユニット５３、５４、５５、５６が設けられる。なお、本実施形態のノイズリダクション回路は、図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７６】
論理和ユニット５１（５２）は、図１に示す第１の構成例の論理和ユニット１０と同じ構成である。このうち、第１の論理和ユニット５１は、前段からの入力信号ＩＳ５１と遅延ユニットＤＬ５１の出力信号ＤＬＳ５１との論理和をオア回路ＯＲ５１で取って信号ＱＳ５１を出力する。一方、第２の論理和ユニット５２は、前段側に有する第１の論理和ユニット５１からの入力信号ＩＳ５２と遅延ユニットＤＬ５２の出力信号ＤＬＳ５２との論理和をオア回路ＯＲ５２で取って信号ＱＳ５２を出力する。
【００７７】
論理積ユニット５３（５４、５５、５６）は、図１に示す第１の構成例の論理積ユニット１２（１４）と同じ構成である。このうち、第１の論理積ユニット５３は、前段側に設けられる第２の論理和ユニット５２からの出力信号ＱＳ５２を入力信号ＩＳ５３として、遅延ユニットＤＬ５３の出力信号ＤＬＳ５３と入力信号ＩＳ５３との論理積をアンド回路ＡＮＤ５３で取る。一方、第２（第３、第４）の論理積ユニット５４（５５、５６）は、前段側に設けられる第１（第２、第３）の論理積ユニット５３（５４、５５）からの入力信号ＩＳ５４（ＩＳ５５、ＩＳ５６）と、遅延ユニットＤＬ５４（ＤＬ５５、ＤＬ５６）の出力信号ＤＬＳ５４（ＤＬＳ５５、ＤＬＳ５６）との論理積をアンド回路ＡＮＤ５４（ＡＮＤ５５、ＡＮＤ５６）で取る。
【００７８】
以上説明した本構成例のノイズリダクション回路によれば、以下の効果が得られる。例えば、高電圧側ノイズおよび低電圧側ノイズを含む入力信号ＩＳ５１が入力されると、２つの論理和ユニット５１、５２がノイズリダクション回路の前段側にカスケード接続されて設けられるので、前述の比較例３に示したように、論理和ユニットが１つの場合より多くの高電圧側ノイズが減少されると同時に、低電圧側ノイズが増加される。この増加された低電圧側ノイズを減少するために、本構成例では、第１の構成例の２倍の個数となる４つの論理積ユニット５３、５４、５５、５６をこれらの論理和ユニット５１、５２の後段側にカスケード接続させて設けることによって、ノイズリダクション回路のノイズ減少効率を向上させるようにしている。
【００７９】
なお、本構成例では、第１の論理ユニットとして２つの論理和ユニット、第２の論理ユニットとして４つの論理積ユニットを含む構成としているが、第１の論理ユニットを少なくともＮ個（Ｎは３以上）、第２の論理ユニットを少なくとも２Ｎ個設けることによって、ノイズ減少効率をさらに向上できる。また、本構成例では、第１の構成例の変形例として、第１の論理ユニットを少なくともＮ個（Ｎは３以上）、第２の論理ユニットを少なくとも２Ｎ個設けることとしているが、第１の論理ユニットとして、第３の構成例の論理和ユニットを少なくともＮ個（Ｎは３以上）、第２の論理ユニットとして、第３の構成例の論理積ユニットを少なくとも２Ｎ個設ける構成とすることも可能である。このような構成とすることによって、ノイズ減少効率がさらに向上させられる。
【００８０】
６．第６の構成例
図２０に、本実施形態のノイズリダクション回路の第６の構成例を示す。本構成例は、第２の構成例の変形例であり、少なくとも２つの第１の論理ユニットと、第１の論理ユニットと異なる少なくとも４つ、すなわち第１の論理ユニットの２倍の個数の第２の論理ユニットとを含み、これらの論理ユニットがカスケード接続されて構成されている。本構成例のノイズリダクション回路は、第１の論理ユニットとして、第１の論理積ユニット６１および第２の論理積ユニット６２が設けられ、第２の論理ユニットとして、第１の論理和ユニット６３、第２の論理和ユニット６４、第３の論理和ユニット６５、および第４の論理積ユニット６６が設けられる。なお、本実施形態のノイズリダクション回路は、図２０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８１】
論理積ユニット６１（６２）は、図９に示す第２の構成例の論理積ユニット２０と同じ構成である。このうち、第１の論理積ユニット６１は、前段からの入力信号ＩＳ６１と遅延ユニットＤＬ６１の出力信号ＤＬＳ６１との論理積をアンド回路ＡＮＤ６１で取って出力信号ＱＳ６１を出力する。一方、第２の論理積ユニット６２は、前段側に有する第１の論理積ユニット６１からの入力信号ＩＳ６２と遅延ユニットＤＬ６２の出力信号ＤＬＳ６２との論理積をアンド回路ＡＮＤ６２で取って出力信号ＱＳ６２を出力する。
【００８２】
論理和ユニット６３（６４、６５、６６）は、図９に示す第２の構成例の論理和ユニット２２（２４）と同じ構成である。このうち、第１の論理和ユニット６３は、前段側に設けられる第２の論理積ユニット６２からの出力信号ＱＳ６２を入力信号ＩＳ６３として、遅延ユニットＤＬ６３の出力信号ＤＬＳ６３と入力信号ＩＳ６３との論理和をオア回路ＯＲ６３で取る。第２（第３、第４）の論理和ユニット６４（６５、６６）は、前段側に設けられる第１（第２、第３）の論理和ユニット６３（６４、６５）からの出力信号ＱＳ６３（ＱＳ６４、ＱＳ６５）を入力信号ＩＳ６４（ＩＳ６５、ＩＳ６６）として、遅延ユニットＤＬ６４（ＤＬ６５、ＤＬ６６）の出力信号ＤＬＳ６４（ＤＬＳ６５、ＤＬＳ６６）と入力信号ＩＳ６４（ＩＳ６５、ＩＳ６６）との論理和をオア回路ＯＲ６４（ＯＲ６５、ＯＲ６６）で取る。
【００８３】
以上説明した本構成例のノイズリダクション回路によれば、以下の効果が得られる。例えば、高電圧側ノイズおよび低電圧側ノイズを含む入力信号ＩＳ６１が入力されると、２つの論理積ユニット６１、６２がノイズリダクション回路の前段側にカスケード接続されて設けられるので、論理積ユニットが１つの場合より多くの低電圧側ノイズが減少されると同時に、高電圧側ノイズが増加される。この増加された高電圧側ノイズを減少するために、本構成例では、第２の構成例の２倍の個数となる４つの論理和ユニット６３、６４、６５、６６をこれらの論理積ユニット６１、６２の後段側にカスケード接続させて設けることによって、ノイズリダクション回路のノイズ減少効率を向上させるようにしている。
【００８４】
なお、本構成例では、第１の論理ユニットとして２つの論理積ユニット、第２の論理ユニットとして４つの論理和ユニットを含む構成としているが、第１の論理ユニットを少なくともＮ個（Ｎは３以上）、第２の論理ユニットを少なくとも２Ｎ個設けられることによって、ノイズリダクション回路のノイズ減少効率をさらに向上できる。また、本構成例では、第２の構成例の変形例として、第１の論理ユニットを少なくともＮ個（Ｎは３以上）、第２の論理ユニットを少なくとも２Ｎ個設けることとしているが、第１の論理ユニットとして、第４の構成例の論理積ユニットを少なくともＮ個（Ｎは３以上）、第２の論理ユニットとして、第４の構成例の論理和ユニットを少なくとも２Ｎ個設ける構成とすることも可能である。このような構成とすることによって、ノイズ減少効率をさらに向上させられる。
【００８５】
７．本実施形態のノイズリダクション回路の各構成例の性能評価
図２１に上記実施形態にて説明したノイズリダクション回路の各構成例の性能評価を行った性能評価装置の一例を示す。本実施形態のノイズリダクション回路の各構成例の性能評価をするに際して、図２１に示す性能評価装置７０を使用した。
【００８６】
性能評価装置７０は、図２１に示すように、クロック発生器８０、シグナルエッジカウンタ８２、ノイズ発生器９０、ノイズエッジカウンタ９２、排他的論理和回路ＸＯＲ、および出力エッジカウンタ７２を備える。性能評価装置７０では、まず、クロック発生器８０から所定の周期で出力されるクロック信号とノイズ発生器９０からランダムに出力される擬似ノイズの排他的論理和を排他的論理和回路ＸＯＲで取る。そして、この排他的論理和回路ＸＯＲの出力信号が本実施形態のノイズリダクション（ ＮＲ： Noise Reduction ）回路１１４に入力されて、当該ＮＲ回路１１４の出力信号の立ち上がり又は立ち下がりのいずれかのエッジを出力エッジカウンタ７２でカウントする。
【００８７】
性能評価装置７０による本実施形態のノイズリダクション回路の性能を評価するに際して、ノイズ発生器９０では、それぞれ以下に示す擬似ノイズの発生間隔となるシグナル幅Ｓｉｇの範囲を示す式（１）、発生させる擬似ノイズのパルス幅Ｎｓの範囲を示す式（２）によって算出される乱数を元に擬似ノイズを発生させる。なお、以下の式（１）、式（２）において、Ｐ＿ＲｅｓＳｔｅｐは擬似ノイズ生成の解像度を示すものとする。
Ｐ＿ＲｅｓＳｔｅｐ×ＰＮ１５｛１〜（２（ＳＮｅｘ+７）−１）｝・・・（１）
Ｐ＿ＲｅｓＳｔｅｐ×ＰＮ７｛１〜（２７−１）｝・・・（２）
【００８８】
なお、上記の式（１）のＳＮｅｘは、以下の式（３）で示すように、２のべき乗で表現した数値を表す。
Ｓ／Ｎ＝Ｓｉｇ／Ｎｓ＝２ＳＮｅｘ・・・（３）
【００８９】
また、クロック発生器８０から出力されるクロック信号の所定時間内における立ち上がり又は立ち下がりのいずれかのエッジの個数は、シグナルエッジカウンタ８２でカウントされ、ノイズ発生器９０から出力される擬似ノイズの所定時間内における立ち上がり又は立ち下がりのいずれかのエッジの個数は、ノイズエッジカウンタ９２でカウントされる。なお、ここにおける所定時間とは、エラーレートを算出するのに十分な時間を示す。
【００９０】
上記の性能評価装置７０により、ランダム擬似ノイズを本実施形態のノイズリダクション回路に入力した際に、出力エッジカウンタ７２でカウントされたノイズリダクション回路の出力信号の立ち上がり又は立ち下がりのいずれかのエッジ数のカウント値、シグナルエッジカウンタ８２のカウント値、およびノイズエッジカウンタ９２のカウント値を元に、以下の式（４）でエラーレートを算出する。そして、算出されたエラーレートを指標として、ＮＲ回路１１４のノイズの減少の性能が評価される。なお、以下の式（４）において、ＥＲはエラーレート、ＱＳ＿ＥｄＣｎｔは出力エッジカウンタ７２のカウント値、ＩＳ＿ＥｄＣｎｔはシグナルエッジカウンタ８２のカウント値、ＮＳ＿ＥｄＣｎｔはノイズエッジカウンタ９２のカウント値をそれぞれ示す。
ＥＲ＝（ ＱＳ＿ＥｄＣｎｔ−ＩＳ＿ＥｄＣｎｔ ）／ＮＳ＿ＥｄＣｎｔ・・・（４）
【００９１】
エラーレート評価は、Ｐ＿ＲｅｓＳｔｅｐまたはＳ／Ｎを変化させることで性能評価を行った。Ｐ＿ＲｅｓＳｔｅｐは擬似ノイズの最大幅（以下、最大擬似ノイズ幅と称する。）を決定する数値で、１個所の性能評価ではＰ＿ＲｅｓＳｔｅｐとＳ／Ｎの両方を固定し、所定時間の性能評価を行い、エラーレートの算出を行った。なお、最大擬似ノイズ幅は以下の式（５）で計算される。また、以下の式（５）において、ＮＷｍａｘは、最大擬似ノイズ幅を示すものとする。
ＮＷｍａｘ＝Ｐ＿ＲｅｓＳｔｅｐ×（２７−１）・・・（５）
【００９２】
上述した性能試験によって得られた評価結果を図２２および図２３（Ａ）〜図２３（Ｃ）のグラフに示す。図２２は、本実施形態のノイズリダクション回路の各構成例における最大ノイズ幅とエラーレートとの関係を示し、図２３（Ａ）〜図２３（Ｃ）は、本実施形態のノイズリダクション回路の各構成例におけるＳ／Ｎとエラーレートとの関係を示す。なお、図２２は、Ｓ／Ｎを１６に固定し、Ｐ＿ＲｅｓＳｔｅｐは、５ｐｓ刻みで５ｐｓから３００ｐｓまでの６０個所、すなわち、最大擬似ノイズ幅のＮＷｍａｘは、６３５ｐｓ刻みで６３５ｐｓから３８１００ｐｓまでの６０箇所を評価したグラフである。図２３（Ａ）〜図２３（Ｃ）は、Ｓ／Ｎを４、８、１６、３２、６４、１２８、２５６の７箇所とし、最大擬似ノイズ幅を図２３（Ａ）は１０２４０ｐｓ、図２３（Ｂ）は２０４８０ｐｓ、図２３（Ｃ）は２８８８０ｐｓとする条件下におけるグラフである。また、図２２および図２３（Ａ）〜図２３（Ｃ）におけるＮＲ１〜ＮＲ６は、それぞれ第１〜第６の構成例の回路と対応する。
【００９３】
図２３（Ａ）に示すように、擬似ノイズのノイズ幅が１０２４０ｐｓの場合では、第１および第２の構成例のノイズリダクション回路ＮＲ１、ＮＲ２より、第３および第４の構成例のノイズリダクション回路ＮＲ３、ＮＲ４の方がエラーレートを減少させる傾向にあることが分かる。これは、ＮＲ３、ＮＲ４を構成する各論理ユニット３０、３２、３４（４０、４２、４４）の方がＮＲ１、ＮＲ２を構成する各論理ユニット１０、１２、１４（２０、２２、２４）より信号を遅延させる回路部分が多いために、ノイズ減少量を増加させることによると考えられる。また、ＮＲ５、ＮＲ６の方がＮＲ３、ＮＲ４より幾分エラーレートを減少させる傾向にあるのは、ＮＲ３、ＮＲ４を構成するＮＡＮＤ回路、ＮＯＲ回路より、ＮＲ１、ＮＲ２を構成するＡＮＤ回路、ＯＲ回路の方がインバータを加えた分だけ遅延量が増加することによる影響によると考えられる。但し、ＮＲ３、ＮＲ４では、トランジスタ数がＡＮＤ、ＯＲより少ないＮＡＮＤ、ＮＯＲで構成されるため、転送レートの高いアプリケーション（１００Ｍｂｐｓ以上）に用いるのに効果的である。
【００９４】
また、同様にして、図２３（Ａ）に示すように、擬似ノイズのノイズ幅が１０２４０ｐｓの場合では、第１および第２の構成例のノイズリダクション回路ＮＲ１、ＮＲ２より、第５および第６の構成例のノイズリダクション回路ＮＲ５、ＮＲ６の方がエラーレートの減少される傾向にあることが分かる。このことは、ノイズリダクション回路の前段側の第１の論理回路の個数を２倍とすると、いずれか一方の電圧レベルのノイズを第１の論理ユニットでより多く減少し、後段側の第２の論理ユニットの個数も２倍とすることによって、第１の論理回路で増加したいずれか他方の電圧レベルのノイズをより多く減少させるためと考えられる。第１および第２の構成例のノイズリダクション回路ＮＲ１、ＮＲ２より、第５および第６の構成例のノイズリダクション回路ＮＲ５、ＮＲ６の方がエラーレートを減少させる傾向は、図２２におけるノイズ長が２０ｎｓ以下の比較的小さい値の範囲内におけるノイズ長とエラーレートとの関係のグラフからも判断され得る。
【００９５】
さらに、図２３（Ａ）に示すように、擬似ノイズのノイズ幅が１０２４０ｐｓの場合では、本実施形態のノイズリダクション回路の各構成例とも、擬似ノイズのパルス幅に対する擬似ノイズの発生間隔を示すＳ／Ｎが増加するにつれて、エラーレートが低減することが分かる。すなわち、Ｓ／Ｎとノイズ発生頻度の相関性があることから、Ｓ／Ｎの低減に伴いエラーレートも低減することが分かる。ただし、図２３（Ｂ）および図２３（Ｃ）に示すように、擬似ノイズのノイズ幅が所定の値以上の大きさになると、Ｓ／Ｎが増加しても、エラーレートが略一定となってしまうことが分かる。また、擬似ノイズのノイズ幅が所定の値以上の大きさになると、ノイズリダクション回路の各構成例におけるエラーレートの差異が無くなる傾向にあることも分かる。擬似ノイズのノイズ幅とエラーレートとの関係において、ノイズ幅が所定の値以上の大きさとなると、当該ノイズ幅が所定の値以上の大きさになると、エラーレートが略一定となる旨およびノイズリダクション回路の各構成例におけるエラーレートの差異が無くなる旨は、図２２のグラフからも読み取れる。
【００９６】
８．電子機器
図２４に上記実施形態にて説明したノイズリダクション回路を含む電子機器の一例を示す。図２４は、ノイズリダクション回路によりノイズが減少した信号に基づいて動作するデバイスとして画像処理部や表示部を備える電子機器の電気的構成の概略を示すブロック図である。
【００９７】
電子機器１００は、装置内の各デバイスや構成要素を制御するための制御プログラムを記憶している不図示のＲＯＭ（ Read Only Memory ）および当該制御動作をする際に一時的に各種データが書き込まれるＲＡＭ（ Random Access Memory ）を含むＣＰＵ（ Central Processing Unit ）１０２を備える。ＣＰＵ１０２には、メモリ１０４、画像処理部１０６、操作部１０８、表示部１１０、およびインターフェース部１１２が接続され、ＣＰＵ１０２は、これらのデバイスや構成要素の動作を制御している。なお、電子機器は、図２４に示されるもの以外のデバイスや構成要素（例えば、電源等）を含んでもよい。
【００９８】
ＣＰＵ１０２は、不図示の電源から電力が供給されると、ＲＯＭに予め書き込まれたプログラムに従って、ＣＰＵ１０２に接続された電子機器１００内の各デバイスを統括して制御する。そして当該制御によって、当該各デバイスの処理動作を実行し、この間に入出力される画像データ等の各種データを不図示のＲＡＭの所定のメモリエリアに一時記憶して、ＲＯＭから読み出されたプログラムを実行する。
【００９９】
メモリ１０４は、画像処理部１０６から出力された画像処理済みの画像データ等の各種データを記憶する機能を有する。画像処理部１０６は、例えば、ＬＡＮ等の通信ケーブル（伝送路）Ｌ１０を介して接続されたＰＣ等の外部機器１１６から送信された画像データを画像出力可能に展開処理する等の種々の画像処理を施す機能を有する。操作部１０８は、不図示の入力キー等を備えており、入力キーによってユーザの操作を実行させる機能等を有する。表示部１１０は、画像処理部１０６から出力された画像処理済みの画像データ等を表示する機能を有する。
【０１００】
インターフェース（Ｉ／Ｆ）部１１２は、ＬＡＮ等の通信ケーブル（伝送路）Ｌ１０を介して接続されたＰＣ等の外部機器１１６から送信された画像データ等の各種データを受信する際のコネクタとしての機能を有する。Ｉ／Ｆ部１１２には、本実施形態のノイズリダクション（ ＮＲ： Noise Reduction ）回路１１４が設けられる。このため、外部機器１１６から送信される画像データ等の各種信号に含まれる両電圧レベル側のノイズが当該ノイズリダクション回路で減少されるようになる。それによって、電子機器に備わる各デバイスに送信される信号にノイズが重畳することによる当該デバイスの誤動作の発生を抑制できる。
【０１０１】
なお、本実施形態のノイズ+リダクション回路は、電子機器１００と外部機器１１６とのデータ伝送の際に使用されるインターフェース部１１２以外にも、電子機器１００の内部の画像処理部１０６や表示部１１０等の各デバイスのインターフェース部に適用することも可能である。このようなデバイスに本実施形態のノイズリダクション回路を適用することによって、電子機器１００の内部の各デバイス間に送受信されるリセット信号等の制御信号やクロック信号等の各種信号に含まれるノイズを減少して、各デバイスの誤動作を抑制することも可能である。
【０１０２】
また、本実施形態のノイズリダクション回路が適用される電子機器は、図２４の構成に限定されない。すなわち、少なくともインターフェース部等にノイズリダクション回路を含めることによって、ノイズリダクション回路を介して、インターフェース部から受信されたリセット信号等の制御信号、クロック信号、またはデータ信号等の各種信号に基づき動作するデバイス（例えば、画像処理部、表示部、メモリ等）を含むものであればよい。具体的には、本実施形態が適用できる電子機器として、複合機等の画像処理装置、情報処理装置、携帯情報端末、ＡＶ機器、携帯型ＡＶ機器、ゲーム装置、または携帯型ゲーム装置等の種々のものが考えられる。
【０１０３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には、容易に理解できるであろう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。
【０１０４】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、ノイズリダクション回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１０５】
【図１】本実施形態のノイズリダクション回路の第１の構成例。
【図２】遅延ユニットの構成例。
【図３】第１の構成例のノイズリダクション回路の動作を説明するための信号波形例。
【図４】本実施形態のノイズリダクション回路の第１の構成例の比較例１。
【図５】本実施形態のノイズリダクション回路の第１の構成例の比較例２。
【図６】本実施形態のノイズリダクション回路の第１の構成例の比較例３。
【図７】本実施形態のノイズリダクション回路の第１の構成例の比較例４。
【図８】本実施形態のノイズリダクション回路の第１の構成例の比較例５。
【図９】本実施形態のノイズリダクション回路の第２の構成例。
【図１０】第２の構成例のノイズリダクション回路の動作を説明するための信号波形例。
【図１１】本実施形態のノイズリダクション回路の第３の構成例。
【図１２】第３の構成例のノイズリダクション回路の動作を説明するための信号波形例。
【図１３】本実施形態のノイズリダクション回路の第３の構成例の比較例６。
【図１４】本実施形態のノイズリダクション回路の第１の構成例の比較例７。
【図１５】本実施形態のノイズリダクション回路の第１の構成例の比較例８。
【図１６】本実施形態のノイズリダクション回路の第１の構成例の比較例９。
【図１７】本実施形態のノイズリダクション回路の第４の構成例。
【図１８】第４の構成例のノイズリダクション回路の動作を説明するための信号波形例。
【図１９】本実施形態のノイズリダクション回路の第５の構成例。
【図２０】本実施形態のノイズリダクション回路の第６の構成例。
【図２１】本実施形態のノイズリダクション回路の各構成例の性能評価を行った性能評価装置の一例。
【図２２】本実施形態のノイズリダクション回路の各構成例における最大ノイズ幅とエラーレートとの関係を示すグラフ。
【図２３】図２３（Ａ）〜図２３（Ｃ）は、本実施形態のノイズリダクション回路の各構成例におけるＳ／Ｎとエラーレートとの関係を示すグラフ。
【図２４】電子機器の構成例。
【符号の説明】
【０１０６】
ＡＮＤ１２、ＡＮＤ１４  アンド回路、ＯＲ１０  オア回路、
ＮＡＮＤ３０  ナンド回路、ＮＯＲ３２、ＮＯＲ３４  ノア回路、
ＤＬ１０、ＤＬ１２、ＤＬ１４  遅延ユニット、
１０  第１の論理ユニット、１２、１４  第２の論理ユニット、１００  電子機器
【図１】
2009111907.tif 000003
【図２】
2009111907.tif 000004
【図３】
2009111907.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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