(57)【要約】      （修正有）【課題】良好な動作を維持しながら高集積化された半導体記憶装置を提供する。【解決手段】第１のワード線２０、第２のワード線３３、ビット線及びキャパシタとトランジスタを含むメモリセルを有する半導体記憶装置であって、トランジスタは、半導体基板主面から突起した柱状半導体層１４と、柱状半導体層１４の側面に形成されたゲート絶縁膜１９と、柱状半導体層１４の側面を覆うように設けられたゲート電極２０と、柱状半導体層１４の上部に形成された上部拡散層と、柱状半導体層１４の側面下方の半導体基板部分に形成された下部拡散層１８とを有し、このトランジスタとキャパシタを含むメモリセルが配置された第１のセルアレイ部と、第１のセルアレイ部と同じレイアウトでダミーセルが配置された第２のセルアレイ部を有し、第２のセルアレイ部において、第１のワード線２０と第２のワード線３３が導電プラグ３０を介して接続されている半導体記憶装置。【選択図】図３
2009071247.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿った複数の第１のワード線と、
第１のワード線の上層側に第１の方向に沿って設けられ、対応する第１のワード線に電気的に接続された第２のワード線と、
第１の方向と交差する第２の方向に沿った複数のビット線と、
キャパシタと、このキャパシタに接続するソース、第１のワード線に接続するゲート、及びビット線に接続するドレインを有するトランジスタとを含み、第１のワード線とビット線の交差部に配置されたメモリセルを有する半導体記憶装置であって、
前記トランジスタは、半導体基板の主面に対して上方に突起した柱状半導体層と、この柱状半導体層の側面に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記柱状半導体層の側面を覆うように設けられたゲート電極と、この柱状半導体層の上部に形成された上部拡散層と、この柱状半導体層の側面下方の半導体基板部分に形成された下部拡散層とを有し、
前記キャパシタは、対応する前記トランジスタの柱状半導体層の直上に設けられ、この柱状半導体層の上部拡散層と第１の導電プラグを介して接続された下部電極と、誘電体膜と、上部電極とを有し、
前記半導体記憶装置は、前記トランジスタと前記キャパシタを含む第１のセルが配置された第１のセルアレイ部と、
第１のセルと同じ構造の柱状半導体層、ゲート絶縁膜、ゲート電極、下部電極、誘電体膜および上部電極を含む第２のセル、第１のワード線並びにビット線が、第１のセルアレイ部と同じレイアウトで配置された第２のセルアレイ部を有し、
第２のセルアレイ部において、第１のワード線と第２のワード線が第２の導電プラグを介して接続されている半導体記憶装置。
【請求項２】
第２のセルは、当該第２のセル内の柱状半導体層と下部電極との間に絶縁膜が介在し、メモリセルとして動作しない請求項１に記載の半導体記憶装置。
【請求項３】
第２のセルアレイ部において、第２の導電プラグは、第１の方向に沿って配置された複数の第２のセルにわたって延在している請求項１又は２に記載の半導体記憶装置。
【請求項４】
第２のセルアレイ部において、第２の導電プラグは、柱状半導体層上に重なるように配置されている請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
第２のワード線は、前記キャパシタの下層側において、第２の方向に隣接する第１のセルの第１の導電プラグ間を通過するように配置されている請求項１から４のいずれかに記載の半導体記憶装置。
【請求項６】
第１のワード線は、不純物含有ポリシリコンで形成され、第２のワード線は、第１のワード線より抵抗率の低い金属含有材料で形成されている請求項１から５のいずれかに記載の半導体記憶装置。
【請求項７】
前記ビット線は、第１のワード線の下層側で交差している請求項１から６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の高集積化は、従来、主にトランジスタの微細化技術によって対応してきたが、近年、その要求が高まるに従い、これ以上のトランジスタの微細化が困難になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタのゲート長Ｌが極端に短くなると、短チャネル効果の影響が大きくなり、しきい値電圧の制御が困難になる。また、Ｓ値が大きくなり、トランジスタがオフ時の電流低減の観点から、より高いしきい値電圧が必要になる。
【０００３】
短チャネル効果低減の手段として、トランジスタのソース・ドレイン拡散層を浅く形成する手段があるが、ＤＲＡＭのセルトランジスタにおいては接合リークが増加するために、ＤＲＡＭのリフレッシュ特性を低下させる問題がある。
【０００４】
近年、トランジスタの微細化技術として、３次元構造のトランジスタ（以下「縦型トランジスタ」）の検討が行われている。
【０００５】
図９に、特開平５−１３６３７４号公報（特許文献１）に開示された縦型トランジスタの一例を示す。図中の１０１はシリコン基板、１０２はゲート電極、１０３はドレイン領域、１０４はソース領域、１０５はゲート絶縁膜、１０６はソース電極、１０７は絶縁膜、１０８は絶縁膜、１０９はドレイン電極、１１０はチャネルストッパ、１１１はフィールド絶縁膜を示す。
【０００６】
この縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる柱状シリコン領域を有し、この柱状シリコン領域の側面に沿ってチャネルが形成される。この縦型トランジスタは、占有面積が小さく、チャネル長（ゲート長）を長くしても占有面積の増加がない。そのため、トランジスタの占有面積を大きくしなくても短チャネル効果を抑制できる。またチャネル部の完全空乏化が可能となり、良好なＳ値および大きなドレイン電流が得られるという利点を有している。また、平面型トランジスタをセルトランジスタとして用いたＤＲＡＭのセル面積は、最小のハーフピッチＦに対して、フォールデット・ビット線型のセルでは８Ｆ２、オープンビット線型セルでは６Ｆ２が一般的に最小になるのに対して、この縦型トランジスタをセルトランジスタとして用いたＤＲＡＭのセル面積は４Ｆ２の最密レイアウトも実現可能である。
【０００７】
しかしながら、縦型トランジスタをセルトランジスタとして用いた場合の問題点として、ワード線抵抗の増加が上げられる。ワード線を形成するゲート電極は柱状シリコン領域の側面に形成されているため、その膜厚は、互いに隣接する柱状シリコン領域の間隔の半分未満にしかできない。また、３次元形状（柱状）のシリコン表面に形成する必要があるため、カバレッジ性の良い材料が必要になる。また、平面型構造では一般的なゲート電極構造であるポリシリコンとメタル材料の積層構造は、このような縦型トランジスタを用いたＤＲＡＭセルでは形成困難である。そのため、ポリシリコン単層からなり且つその膜厚が薄いワード線が形成されることになり、従来の平面型トランジスタを用いた構造に比べて、ワード線抵抗値が数十倍にまで増加する。
【０００８】
ワード線抵抗が増加した場合、そのままではＤＲＡＭは通常に動作できないため、ワード線に繋がるセル数を少なくする対策が必要になる。しかし、ワード線を駆動するドライバー回路の数が多くなり、面積が大幅に増加する。他の対策として、ワード線を積層構造として階層化し、抵抗を低減する方法がある。この方法によればワード線自体の抵抗値は低減できるため、面積の大きいドライバー回路の数を増やす必要はない。しかしながら、積層構造の上層側のワード線と下層側のワード線を電気的に接続するための領域が必要になり、セル面積増加は避けられない。
【特許文献１】特開平５−１３６３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、良好な動作を維持しながら高集積化された半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、
第１の方向に沿った複数の第１のワード線と、
第１のワード線の上層側に第１の方向に沿って設けられ、対応する第１のワード線に電気的に接続された第２のワード線と、
第１の方向と交差する第２の方向に沿った複数のビット線と、
キャパシタと、このキャパシタに接続するソース、第１のワード線に接続するゲート、及びビット線に接続するドレインを有するトランジスタとを含み、第１のワード線とビット線の交差部に配置されたメモリセルを有する半導体記憶装置であって、
前記トランジスタは、半導体基板の主面に対して上方に突起した柱状半導体層と、この柱状半導体層の側面に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記柱状半導体層の側面を覆うように設けられたゲート電極と、この柱状半導体層の上部に形成された上部拡散層と、この柱状半導体層の側面下方の半導体基板部分に形成された下部拡散層とを有し、
前記キャパシタは、対応する前記トランジスタの柱状半導体層の直上に設けられ、この柱状半導体層の上部拡散層と第１の導電プラグを介して接続された下部電極と、誘電体膜と、上部電極とを有し、
前記半導体記憶装置は、前記トランジスタと前記キャパシタを含む第１のセルが配置された第１のセルアレイ部と、
第１のセルと同じ構造の柱状半導体層、ゲート絶縁膜、ゲート電極、下部電極、誘電体膜および上部電極を含む第２のセル、第１のワード線並びにビット線が、第１のセルアレイ部と同じレイアウトで配置された第２のセルアレイ部を有し、
第２のセルアレイ部において、第１のワード線と第２のワード線が第２の導電プラグを介して接続されている半導体記憶装置が提供される。
【００１１】
また本発明の他の態様によれば、第２のセル内の柱状半導体層と下部電極との間に絶縁膜が介在し、第２のセルがメモリセルとして動作しない上記の半導体記憶装置が提供される。
【００１２】
また本発明の他の態様によれば、第２のセルアレイ部において、第２の導電プラグは、第１の方向に沿って配置された複数の第２のセルにわたって延在している上記の半導体記憶装置が提供される。
【００１３】
また本発明の他の態様によれば、第２のセルアレイ部において、第２の導電プラグが、柱状半導体層上に重なるように配置されている上記の半導体記憶装置が提供される。
【００１４】
また本発明の他の態様によれば、第２のワード線が、前記キャパシタの下層側において、第２の方向に隣接する第１のセルの第１の導電プラグ間を通過するように配置されている上記の半導体記憶装置が提供される。
【００１５】
また本発明の他の態様によれば、第１のワード線が、不純物含有ポリシリコンで形成され、第２のワード線が、第１のワード線より抵抗率の低い金属含有材料で形成されている上記の半導体記憶装置が提供される。
【００１６】
また本発明の他の態様によれば、前記ビット線が、第１のワード線の下層側で交差している上記の半導体記憶装置が提供される。
【発明の効果】
【００１７】
本発明によれば、良好な動作を維持しながら高集積化された半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、ＤＲＡＭに適用された本発明の一実施形態について説明する。
【００１９】
図１に、本実施形態のメモリセルのレイアウト（４Ｆ２セルレイアウト）を示す。図２に、図１のＸ１−Ｘ１線に沿ったセルアレイ部断面構造を示し、図３に、図１のＸ２−Ｘ２線に沿ったワード吊り部断面構造を示す。図４には、図１のＹ１−Ｙ１線に沿ったセルアレイ部断面構造を示し、図５に、図１のＹ２−Ｙ２線に沿ったワード吊り部断面構造を示す。
【００２０】
本実施形態におけるセルトランジスタは、図２及び図４に示すように、シリコンからなるピラー１４（図１では符号１）、ピラー側面に形成されたゲート絶縁膜１９、このゲート絶縁膜を介してピラー側面を覆うように設けられたゲート電極（ワード線）２０、ピラー上部に形成された上部拡散層２４、ピラー側面の下部付近のシリコン基板部分に形成された下部拡散層１８を有する。下部拡散層１８は、ビット線５１（図１では符号３）と電気的に接続されている。上部拡散層２４は、シリコンプラグ２６及び容量コンタクトプラグ３５を介して容量下部電極３８に接続され、この容量下部電極３８と容量絶縁膜３９と容量上部電極４０とでシリンダ型のキャパシタ（図１では符号７）が形成されている。
【００２１】
本実施形態のＤＲＡＭは、図１に示すように、上記のセルトランジスタとキャパシタを含むメモリセルがマトリックス配置されたセルアレイ部と、セルアレイ部間に配置されたワード吊り部とを有する。
【００２２】
ワード吊り部においては、図３及び図５に示すように、セルアレイ部と同様な構造およびレイアウトで、ピラー１４（図１では符号２）、ピラー側面に形成されたゲート絶縁膜１９、このゲート絶縁膜を介してピラー側面を覆うように設けられたゲート電極（ワード線）２０、ピラー側面の下部付近のシリコン基板部分に形成された下部拡散層１８、容量下部電極３８と容量絶縁膜３９と容量上部電極４０とからなるシリンダ型キャパシタ（図１では符号８）、ビット線５１（図１では符号４）を有する。さらに、ゲート電極２０（ワード線）と、その上方でワード線長手方向（図１中のＹ１ーＹ１線方向）に延在するワード吊り配線３３（図１では符号５）とを接続するワード吊りコンタクトプラグ３０（図１では符号９）が形成されている。ワード吊りコンタクトプラグ３０のピッチはセルのピッチと同等であるが、接触面積を大きくしてコンタクト抵抗を低減する観点から、ワード線長手方向に沿って配置された複数のセルにわたって延在する縦長の形状にすることができる。ワード吊り配線３３は、ワード吊り部においても、セルアレイ部と同じ構造および同じピッチでレイアウトされているが、セルアレイ部においては、図２に示すように、図１のＸ１−Ｘ１線方向に隣接するメモリセルの容量コンタクトプラグ３５間を通過するように配置されている。
【００２３】
このワード吊り部においては、セルアレイ部では設けられていた容量コンタクトプラグ３５（図１では符号６）及びシリコンプラグ２６は設けられていないが、図１に示すように、ピラー２、ゲート絶縁膜（不図示）、ゲート電極（不図示）、及びキャパシタ８は、セルアレイ部のピラー１、ゲート絶縁膜（不図示）、ゲート電極（不図示）及びキャパシタ７と同じ構造（形状、サイズ、材料）、同じピッチでレイアウトされている。各ワード線（図１では不図示、図２から図５では符号２０）は、ワード線長手方向に沿って配列された、セルアレイ部およびワード吊り部の各セルのゲート電極を構成している。各ビット線は、ワード吊り部においてもセルアレイ部と同じ構造（形状、サイズ、材料）、同じピッチでレイアウトされている。ビット線は、ワード線の下層側で交差している。
【００２４】
図１、図３及び図５に示すように、ワード吊り部では、容量コンタクトプラグ３５が設けられていない。すなわち、キャパシタの容量下部電極３８が他の導電部と電気的に接続されていない。このスペースを利用して、図３に示すように、ワード吊り配線３３（図１では符号５）がワード吊りコンタクトプラグ３０（図１では符号９）を介してワード線２０（ゲート電極）に接続されている。本実施形態では、図１に示すようにワード吊りコンタクトプラグ９は、ピラー２上に重なるように配置されている。
【００２５】
このようにワード吊り部では、上層側ワード線（ワード吊り配線５、３３）と下層側ワード線２０とがワード吊りコンタクトプラグ３０を介して接続されるとともに、メモリセル配置の繰り返し性を損なわないように、セルアレイ部のメモリセルのレイアウトと同様なレイアウトでダミーセルが設けられている。
【００２６】
上層側ワード線（ワード吊り配線５、３３）と下層側ワード線２０を設けてワード線を多層構造にすることにより、ワード線の抵抗を低減できる。そして、上層側ワード線と下層側ワード線の接続を行う部分（ワード吊り部）のレイアウトを、セルアレイ部のレイアウトと同じにすることにより、セルアレイ部端部にダミーセルを設ける必要がなくなり、ＤＲＡＭの面積を低減できる。
【００２７】
下層側ワード線はカバレッジ性の良いポリシリコンを用いて形成し、上層側ワード線は抵抗率の低い金属含有材料で形成することにより、加工性の向上とともに、ワード抵抗のより一層の低減が可能になる。
【００２８】
次に、本実施形態の半導体記憶装置の製造方法の一例について図面を参照して説明する。図１のセルアレイ部のＸ１−Ｘ１線に沿った断面に対応する部分について、工程順に図６Ａから図６Ｔを参照して説明する。また、ワード吊り部のＸ２−Ｘ２線に沿った断面に対応する部分について、工程順に図７Ｉから図７Ｔを参照して説明する。セルアレイ部およびワード吊り部以外の周辺回路部については、通常の方法にしたがって作製できるため、図面および説明を省略する。また、途中の工程まで、セルアレイ部とワード吊り部は、同一工程により製造されるため、その同一工程については、セルアレイ部について説明し、ワード吊り部については省略する。
【００２９】
まず、図１中に符号３、４で示されるビット線を形成する。ビット線は、図１のＹ１−Ｙ１線に沿った断面の図４、及びＹ２−Ｙ２線に沿った断面の図５において符号５１で示されるように、ワード線（ゲート電極）２０より下方に形成される。このビット線は、ドレインとして機能する拡散層５２と接続している。
【００３０】
このようなビット線の形成は、次のようにして行うことができる。まず、ピラー１４の形成前に、シリコン基板１１に溝を形成し、その溝内に酸化及び／又はＣＶＤにより絶縁膜５０を形成する。リソグラフィ技術とエッチング技術により、向かい合う溝内側面の片方の側面上の絶縁膜５０の一部を除去する。この除去した部分において、ビット線と拡散層５２が接続される。次いで、この溝内に不純物含有ポリシリコンを埋め込むことによりビット線を形成することができる。その後、溝内の不純物含有ポリシリコンの上部を酸化することにより、酸化膜１７を形成する。拡散層５２は、溝内のポリシリコンに含有される不純物が後に行われる熱処理によって熱拡散して形成される。
【００３１】
次に、図６Ａに示すように、シリコン基板１１上に酸化膜１２を厚み６ｎｍ、マスク窒化膜１３を厚み１２０ｎｍに形成する。
【００３２】
次に図６Ｂに示すように、通常のリソグラフィ技術およびドライエッチング技術を用いて、マスク窒化膜１３を形成し、パターニングする。これをマスクに用いて、シリコン基板を深さ１５０ｎｍ程度エッチングして、縦型トランジスタのチャネルとなるピラー１４を形成する。このときのピラー１４のレイアウトは、図１において符号１と２の部分で示した通りであり、セルアレイ部のピラーとワード吊り部のピラーとの間に違いはない。
【００３３】
次に図６Ｃに示すように、ピラー１４側面に酸化膜１５を厚み５ｎｍに形成した後、全面に窒化膜を形成し、エッチバックを行って厚み１５ｎｍのサイドウォール窒化膜１６を形成する。
【００３４】
次に図６Ｄに示すように、酸化処理を行って、ピラー間のシリコン露出部分に酸化膜１７を厚み３０ｎｍに形成する。このときピラー１４の側面および上面には窒化膜が形成されているため、ピラーは酸化されない。
【００３５】
続いて図６Ｄに示すように、ヒ素などの不純物を注入し、ピラー１４の側面下部に下部拡散層１８を形成する。このときピラー上面にはマスク窒化膜１３が形成されており、またその膜厚は１００ｎｍ程度あり、ピラー間にある酸化膜１７の厚み３０ｎｍより十分厚いため、ピラー上部には拡散層が形成されない。
【００３６】
次に図６Ｅに示すように、サイドウォール窒化膜１６および側面酸化膜１５を除去する。サイドウォール窒化膜１６の除去は、フッ酸と燐酸の混合液を用いた通常のウェットエッチングにより、マスク窒化膜１３を残すようにエッチング時間を調整して行うことができる。側面酸化膜１５の除去は、フッ酸を用いた通常のウェットエッチングにより行うことができる。
【００３７】
次に図６Ｆに示すように、ピラー１４の側面にゲート絶縁膜１９を形成する。ゲート絶縁膜としてシリコン酸化膜を形成する場合は６ｎｍ程度の膜厚に設定できる。
【００３８】
続いて図６Ｆに示すように、全面にゲート電極となる不純物含有ポリシリコンを厚み２０ｎｍに成膜し、全面エッチバックを行い、ピラーの側面にゲート電極２０を形成する。
【００３９】
このゲート電極の膜厚は、ピラーのレイアウトに応じて決定する。図１に示すように、ワード線長手方向のピラー間隔１０Ａとビット線長手方向のピラー間隔１０Ｂとは互いに異なり、ワード線長手方向の間隔の方が狭く設定されている。ピラーの間隔が狭いワード線長手方向に沿ってゲート電極が繋がりワード線が形成される。ビット線長手方向にはゲート電極同士が繋がらないようにしなければならない。つまり、ゲート電極の膜厚は、ピラー側面上のゲート電極の膜厚の２倍の値が、ワード線長手方向のピラー間隔１０Ａ以上であり、且つビット線長手方向のピラー間隔１０Ｂ未満であるように設定される。
【００４０】
次に図６Ｇに示すように、第１の層間絶縁膜２１を形成する。
【００４１】
次に図６Ｈに示すように、第１の層間絶縁膜２１を、ＣＭＰ（Chemical Mechanical Polishing）技術を用いてマスク窒化膜１３が露出するように平坦化し、次いでマスク酸化膜２２を厚み１００ｎｍ程度に成膜する。
【００４２】
ここまでの工程によって形成される構造は、セルアレイ部およびワード吊り部とも同じである。
【００４３】
次に、セルアレイ部においては、図６Ｉに示すように、通常のリソグラフィ技術とエッチング技術を用いてマスク酸化膜２２を除去した後、マスク窒化膜１３のみを選択的に除去し、ピラー上部に開口部２３を形成する。酸化処理を行った後に、この開口部２３よりピラー上部に燐などの不純物を注入し、第１の上部拡散層２４を形成する。このときワード吊り部においては、図７Ｉに示すように、マスク酸化膜２２を残し、マスク酸化膜２２に覆われたマスク窒化膜１３はそのまま残る。
【００４４】
次に図６Ｊに示すように、全面に窒化膜を形成した後にエッチバックを行って、サイドウォール窒化膜２５を厚み１０ｎｍ程度に形成する。このサイドウォール窒化膜の形成プロセスにおいて、ピラー上面の酸化膜も除去し、ピラー上面を露出する。このサイドウォール窒化膜はトランジスタのＬＤＤ（Lightly Doped Drain）構造形成のため、およびこの後に形成する容量コンタクトとゲート電極間の絶縁を確保する役割がある。このときワード吊り部においては、図７Ｊに示すように、サイドウォール窒化膜は形成されず、マスク酸化膜２２下において前の工程後の構造（図７Ｉ）が維持される。
【００４５】
次に図６Ｋに示すように、選択エピタキシャル成長法を用いて、ピラー上面にシリコンプラグ層２６を選択的に形成する。その後に、ヒ素などの不純物をイオン注入して、シリコンプラグ層をｎ型の導電体として、ピラー上面に形成した第１の上部拡散層２４に電気的に接触する第２の上部拡散層を形成する。このときワード吊り部においては、図７Ｋに示すように、上面にマスク酸化膜２２がそのまま残っているために、シリコンが成長せず、前の工程後の構造（図７Ｉ、図７Ｊ）が維持される。
【００４６】
次に図６Ｌおよび図７Ｌに示すように、第２の層間絶縁膜２７を形成する。ワード吊り部の断面を示す図７Ｌにおいては、マスク酸化膜１３上に第２の層間絶縁膜２７を形成しているが、マスク酸化膜２２は第２の層間絶縁膜と同種の絶縁膜からなり、また層間絶縁膜の役割も有するため、第２の層間絶縁膜と一体化し、第２の層間絶縁膜２７として図示する。
【００４７】
続いて図６Ｌ及び図７Ｌに示すように、第２の層間絶縁膜２７上に、第１のストッパー窒化膜２８を厚み５０ｎｍ程度に成膜する。
【００４８】
次に、ワード吊り部において、図７Ｍに示すようにワード吊りコンタクトホール２９を形成する。このワード吊りコンタクトホール２９は、図１の符号９に対応し、図１に示すようにワード吊り部のみに形成され、セルアレイ部には形成されない。このワード吊りコンタクトホール２９の形成は、まず第１のストッパー窒化膜２８を、通常のリソグラフィ技術とドライエッチング技術を用いてパターニングした後、これをマスクとして、すなわち窒化膜に対して十分選択比のある条件でエッチングを行い、マスク窒化膜１３を露出させ且つ残すとともに、ゲート電極２０をホール内に露出させる。このときセルアレイ部においては、図６Ｍに示すように、ワード吊りコンタクトを形成しないため、前の工程後の構造（図６Ｌ）のままである。
【００４９】
次に、ワード吊り部において、図７Ｎに示すようにワード吊りコンタクトホール２９内に、Ｗ／ＴｉＮ／Ｔｉで形成されるワード吊りコンタクトプラグ３０を形成する。このときセルアレイ部においては、図６Ｎに示すように、ワード吊りコンタクトプラグを形成しないため、前の工程後の構造（図６Ｌ、図６Ｍ）のままである。
【００５０】
次に図６Ｏ及び図７Ｏに示すように、第３の層間絶縁膜３１を形成する。
【００５１】
次に図６Ｐ及び図７Ｐに示すように、通常のリソグラフィ技術およびドライエッチング技術を用いて、ワード吊り配線を形成するための溝３２を形成する。この溝の深さは、第１のストッパー窒化膜２８を利用して制御を行う。ワード吊り部において、図７Ｐに示すように、ワード吊りコンタクトプラグ３０が露出するように溝を形成する。
【００５２】
次に図６Ｑ及び図７Ｑに示すように、溝３２にＷ／ＴｉＮを埋め込み、ワード吊り配線３３を形成する。このとき、ワード吊り部では、ワード吊り配線３３は、ワード吊りコンタクトプラグ３０に接触しており、その下のゲート電極（ワード線）２０と導通している。
【００５３】
次に図６Ｒ及び図７Ｒに示すように、第４の層間絶縁膜３４を形成する。
【００５４】
次に、セルアレイ部において、図６Ｓに示すように、通常のリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトホールをシリコンプラグ層２６に達するようにピラー直上に形成し、このホール内にＷ／ＴｉＮ／Ｔｉを埋め込み、容量コンタクトプラグ３５を形成する。このときワード吊り部においては、図７Ｓに示すように、容量コンタクトプラグは形成しないため、前の工程後の構造（図７Ｒ）のままである。
【００５５】
次に図６Ｔ及び図７Ｔに示すように、第２のストッパー窒化膜３６およびシリンダ層間絶縁膜３７を形成する。
【００５６】
次に図２及び図３に示すように、通常のリソグラフィ技術およびドライエッチング技術を用いてセルキャパシタ形成用の深いホールを形成し、その中に、容量下部電極３８、容量絶縁膜３９及び容量上部電極４０を形成し、ＤＲＡＭセルが完成する。セルキャパシタ形成用の深いホールの形成において、第２のストッパー窒化膜３６を利用してその深さを制御することができる。セルアレイ部においては、ホール底に容量コンタクトプラグ３５が露出するようにホールを形成する。このとき、ワード吊り部においても、図３に示すようにセルキャパシタを形成する。
【００５７】
図８に、参考例として、上記実施形態に対してワード吊り部の構造が異なるメモリセルアレイのレイアウトを示す。
【００５８】
この構造は、ピラー７１を有する縦型トランジスタとキャパシタを含むメモリセルが配置されたセルアレイ部と、このセルアレイ部間に設けられたワード吊り部を有している。
【００５９】
ワード吊り部においては、セルトランジスタのゲート電極を構成するワード線（不図示）と、その上層側に設けられたワード吊り配線７５とがワード吊りコンタクト７９で接続されている。ワード吊りコンタクト７９のピッチはセルのピッチと同等であるが、コンタクト抵抗の低減の観点から、コンタクト面積を大きくする必要があり、各コンタクト７９は縦長の平面形状を有する。また、このワード吊り部には、このワード吊りコンタクト７９の長手方向の長さより若干長い縦長のピラー７２が設けられている。ワード吊り部においては、このピラー７２の側面を覆うワード線と、その上層側に設けられたワード吊り配線７５と、このワード吊り配線と前記ワード線とを接続するワード吊りコンタクト７９とで積層構造が形成され、セルアレイ部を構成する他の構成要素（キャパシタ７７、容量コンタクト７６、ビット線７３）は形成されていない。
【００６０】
このようなワード吊り部を有するメモリセルアレイは、メモリセル配置の繰り返し性が損なわれ、加工時にセルアレイ部端部においてセルアレイ部中央部と異なるサイズになる可能性が高い。たとえ、セルアレイ部端部がセルアレイ部中央部とほぼ同等のサイズに形成できたとしても、電気的には同等なものが得られない。セルアレイ部端部のビット線８０を見ると、セルアレイ部中央部にはピラー７１の両側にビット線７３があるのに対して、セルアレイ部端部においては片側しかビット線がなく、そのため、両者の間で大幅にビット線容量が異なる。素子間隔が狭い場合、ピラー７１やキャパシタ７７に関しても同様なことがおこり、セルアレイ部端部と中央部との間で素子間の容量が異なる。微小の電荷をセルキャパシタＣｓに蓄積し、書き込み・読み出しの配線の容量とのバランスで信号を読み出しているＤＲＡＭでは、容量値・抵抗値などの変化は、信号を読み書きするタイミングの変化を引き起こし、誤動作の原因となる。したがって、たとえセルアレイ部端部がほぼ同じ形状に作製できたとしても、電気的なアンバランスより、セルアレイ部端部のセルは、ＤＲＡＭセルとしては使えず、配置するだけで動作しないダミーセルとなる。現状ではセルアレイ部の端から２〜３セル分はダミーセルとすることが必要であり、その分面積が大きくなる。つまり、ワード線抵抗低減の観点から、ワード吊り部の配置が必要となり、またその数も複数必要となるが、その配置によってセルアレイ部端部の数が増加して、ワード吊り部に必要な面積に加えて、セルアレイ部端部に配置するダミーセル分の面積も増加する。
【００６１】
図８に示すような構造に対して、本発明によれば、ワード線を多層構造にして低抵抗化を図るとともに、ワード線を多層構造にすることにより必要になったワード吊り部において、そのレイアウトをセルアレイ部のレイアウトとほぼ同様にしている。そのため、メモリセル配置の繰り返し性が損なわれることがなく、セルアレイ部端部のダミーセルが不要になる。すなわち、本発明によれば、メモリの良好な動作を維持しながら高集積化を図ることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の半導体記憶装置の一実施例のセルレイアウトを説明する平面図である。
【図２】本発明の実施例を説明する断面図（図１のＸ１−Ｘ１線断面図）である。
【図３】本発明の実施例を説明する断面図（図１のＸ２−Ｘ２線断面図）である。
【図４】本発明の実施例を説明する断面図（図１のＹ１−Ｙ１線断面図）である。
【図５】本発明の実施例を説明する断面図（図１のＹ２−Ｙ２線断面図）である。
【図６Ａ】本発明の実施例の製造方法の一工程を説明する断面図である。
【図６Ｂ】本発明の実施例の製造方法の図６Ａに続く工程を説明する断面図である。
【図６Ｃ】本発明の実施例の製造方法の図６Ｂに続く工程を説明する断面図である。
【図６Ｄ】本発明の実施例の製造方法の図６Ｃに続く工程を説明する断面図である。
【図６Ｅ】本発明の実施例の製造方法の図６Ｄに続く工程を説明する断面図である。
【図６Ｆ】本発明の実施例の製造方法の図６Ｅに続く工程を説明する断面図である。
【図６Ｇ】本発明の実施例の製造方法の図６Ｆに続く工程を説明する断面図である。
【図６Ｈ】本発明の実施例の製造方法の図６Ｇに続く工程を説明する断面図である。
【図６Ｉ】本発明の実施例の製造方法の図６Ｈに続く工程を説明する断面図である。
【図６Ｊ】本発明の実施例の製造方法の図６Ｉに続く工程を説明する断面図である。
【図６Ｋ】本発明の実施例の製造方法の図６Ｊに続く工程を説明する断面図である。
【図６Ｌ】本発明の実施例の製造方法の図６Ｋに続く工程を説明する断面図である。
【図６Ｍ】本発明の実施例の製造方法の図６Ｌに続く工程を説明する断面図である。
【図６Ｎ】本発明の実施例の製造方法の図６Ｍに続く工程を説明する断面図である。
【図６Ｏ】本発明の実施例の製造方法の図６Ｎに続く工程を説明する断面図である。
【図６Ｐ】本発明の実施例の製造方法の図６Ｏに続く工程を説明する断面図である。
【図６Ｑ】本発明の実施例の製造方法の図６Ｐに続く工程を説明する断面図である。
【図６Ｒ】本発明の実施例の製造方法の図６Ｑに続く工程を説明する断面図である。
【図６Ｓ】本発明の実施例の製造方法の図６Ｒに続く工程を説明する断面図である。
【図６Ｔ】本発明の実施例の製造方法の図６Ｓに続く工程を説明する断面図である。
【図７Ｉ】本発明の実施例の製造方法の一工程を説明する断面図である。
【図７Ｊ】本発明の実施例の製造方法の図７Ｉに続く工程を説明する断面図である。
【図７Ｋ】本発明の実施例の製造方法の図７Ｊに続く工程を説明する断面図である。
【図７Ｌ】本発明の実施例の製造方法の図７Ｋに続く工程を説明する断面図である。
【図７Ｍ】本発明の実施例の製造方法の図７Ｌに続く工程を説明する断面図である。
【図７Ｎ】本発明の実施例の製造方法の図７Ｍに続く工程を説明する断面図である。
【図７Ｏ】本発明の実施例の製造方法の図７Ｎに続く工程を説明する断面図である。
【図７Ｐ】本発明の実施例の製造方法の図７Ｏに続く工程を説明する断面図である。
【図７Ｑ】本発明の実施例の製造方法の図７Ｐに続く工程を説明する断面図である。
【図７Ｒ】本発明の実施例の製造方法の図７Ｑに続く工程を説明する断面図である。
【図７Ｓ】本発明の実施例の製造方法の図７Ｒに続く工程を説明する断面図である。
【図７Ｔ】本発明の実施例の製造方法の図７Ｓに続く工程を説明する断面図である。
【図８】参考例のセルレイアウトを説明する平面図である。
【図９】従来の縦型トランジスタの構造を説明する図である。
【符号の説明】
【００６３】
１  ピラー（セルアレイ部）
２  ピラー（ワード吊り部）
３  ビット線（セルアレイ部）
４  ビット線（ワード吊り部）
５  ワード吊り配線
６  容量コンタクト
７  シリンダ型キャパシタ（セルアレイ部）
８  シリンダ型キャパシタ（ワード吊り）
９  ワード吊りコンタクト
１０Ａ  ワード線方向ピラー間隔
１０Ｂ  ビット線方向ピラー間隔
１１  シリコン基板
１２  酸化膜
１３  マスク窒化膜
１４  ピラー
１５  側面酸化膜
１６  サイドウォール窒化膜
１７  酸化膜
１８  下部拡散層
１９  ゲート絶縁膜
２０  ゲート電極（ワード線）
２１  第１の層間絶縁膜
２２  マスク酸化膜
２３  ピラー上部開口部
２４  第１の上部拡散層
２５  サイドウォール窒化膜
２６  シリコンプラグ層（第２の上部拡散層）
２７  第２の層間絶縁膜
２８  第１のストッパー窒化膜
２９  ワード吊りコンタクトホール
３０  ワード吊りコンタクトプラグ
３１  第３の層間絶縁膜
３２  ワード吊り配線形成用の溝
３３  ワード吊り配線
３４  第４の層間絶縁膜
３５  容量コンタクトプラグ
３６  第２のストッパー窒化膜
３７  シリンダ層間絶縁膜
３８  容量下部電極
３９  容量絶縁膜
４０  容量上部電極
５０  ビット線部絶縁膜
５１  ビット線
５２  ビット線部拡散層
７１  ピラー（セルアレイ部）
７２  ピラー（ワード吊り部）
７３  ビット線（セルアレイ部）
７５  ワード吊り配線
７６  容量コンタクト（セルアレイ部）
７７  シリンダ型キャパシタ
７９  ワード吊りコンタクト
８０  セルアレイ部端部のビット線
１０１  シリコン基板
１０２  ゲート電極
１０３  ドレイン領域
１０４  ソース領域
１０５  ゲート絶縁膜
１０６  ソース電極
１０７  絶縁膜
１０８  絶縁膜
１０９  ドレイン電極
１１０  チャネルストッパ
１１１  フィールド絶縁膜
【図１】
2009071247.tif 000003
【図２】
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【図３】
2009071247.tif 000005
【図４】
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【図５】
2009071247.tif 000007
【図６Ａ】
2009071247.tif 000008
【図６Ｂ】
2009071247.tif 000009
【図６Ｃ】
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【図６Ｄ】
2009071247.tif 000011
【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
2009071247.tif 000014
【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図６Ｎ】
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【図６Ｏ】
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【図６Ｐ】
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【図６Ｑ】
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【図６Ｒ】
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【図６Ｓ】
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【図６Ｔ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図７Ｐ】
2009071247.tif 000035
【図７Ｑ】
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【図７Ｒ】
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【図７Ｓ】
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【図７Ｔ】
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【図８】
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【図９】
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