(57)【要約】【課題】電源ノイズ発生回路が発生する電源ノイズの影響により、耐電源ノイズ性評価対象回路の後段に接続された駆動回路で発生する耐電源ノイズ性評価対象回路の出力信号の遅延ペナルティを小さくし、耐電源ノイズ性評価対象回路の耐電源ノイズ性の評価を高精度で行うことができるようにした半導体装置を提供する。【解決手段】耐電源ノイズ性評価対象回路２６と、耐電源ノイズ性評価対象回路２６の後段に接続される駆動回路２８と、電源ノイズを発生する電源ノイズ発生回路２７とを搭載するほかに、電源ノイズ発生回路２７が発生する電源ノイズの影響により駆動回路２８において発生する遅延ペナルティを小さくする遅延ペナルティ補償回路３４を搭載する。【選択図】図１
2009025072.tif 000002
【特許請求の範囲】
【請求項１】
耐電源ノイズ性評価対象回路と、
前記耐電源ノイズ性評価対象回路の後段に接続された第１の駆動回路と、
電源ノイズを発生する電源ノイズ発生回路と、
前記電源ノイズの影響により前記第１の駆動回路で発生する前記耐電源ノイズ性評価対象回路の出力信号の遅延ペナルティを小さくする遅延ペナルティ補償回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記遅延ペナルティ補償回路は、
前記第１の駆動回路の出力信号を入力信号とする第２の駆動回路と、
高電圧側の第１の電源電圧を監視し、前記第１の電源電圧が下降する第１の電源ノイズを検出したときは、前記第２の駆動回路から立ち上がり遅延ペナルティの小さい出力信号を出力するように前記第２の駆動回路を制御する立ち上がり遅延ペナルティ補償回路と、
低電圧側の第２の電源電圧を監視し、前記第２の電源電圧が上昇する第２の電源ノイズを検出したときは、前記第２の駆動回路から立ち下がり遅延ペナルティの小さい出力信号を出力するように前記第２の駆動回路を制御する立ち下がり遅延ペナルティ補償回路と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の駆動回路は、
第１のインバータと、
トーテムポール回路と、
第２のインバータを有し、
前記第１のインバータは、
ソースを前記第１の電源電圧を供給する第１の電源線に接続し、ゲートに立ち下がり遅延ペナルティ発生フラグ信号が供給される第１の第１導電型の電界効果トランジスタと、
ソースを前記第１の第１導電型の電界効果トランジスタのドレインに接続し、ゲートに前記第１の駆動回路の出力信号が供給される第２の第１導電型の電界効果トランジスタと、
ドレインを前記第２の第１導電型の電界効果トランジスタのドレインに接続し、ゲートに前記第１の駆動回路の出力信号が供給される第１の第２導電型の電界効果トランジスタと、
ドレインを前記第１の第２導電型の電界効果トランジスタのソースに接続し、ソースを前記第２の電源電圧を供給する第２の電源線に接続し、ゲートに反転立ち上がり遅延ペナルティ発生フラグ信号が供給される第２の第２導電型の電界効果トランジスタを有し、
前記トーテムポール回路は、ソースを前記第１の電源線に接続し、ゲートに反転立ち下がり遅延ペナルティ発生フラグ信号が供給される第３の第１導電型の電界効果トランジスタと、
ソースを前記第３の第１導電型の電界効果トランジスタのドレインに接続し、ゲートに第１の出力制御信号が供給される第４の第１導電型の電界効果トランジスタと、
ドレインを前記第４の第１導電型の電界効果トランジスタのドレインに接続し、ゲートに第２の出力制御信号が供給される第３の第２導電型の電界効果トランジスタと、
ドレインを前記第３の第２導電型の電界効果トランジスタのソースに接続し、ソースを前記第２の電源線に接続し、ゲートに立ち上がり遅延ペナルティ発生フラグ信号が供給される第４の第２導電型の電界効果トランジスタを有し、
前記第２のインバータは、
ソースを第１の定電圧源に接続し、ゲートに前記トーテムポール回路の出力信号が供給される第５の第１導電型の電界効果トランジスタと、
ドレインを前記第５の第１導電型の電界効果トランジスタのドレインに接続し、ソースを第２の定電圧源に接続し、ゲートに前記トーテムポール回路の出力信号が供給される第５の第２導電型の電界効果トランジスタを有し、
前記立ち上がり遅延ペナルティ補償回路は、前記立ち上がり遅延ペナルティ発生フラグ信号と、前記反転立ち上がり遅延ペナルティ発生フラグ信号と、前記第２の出力制御信号を生成し、前記第１の電源ノイズを検出したときは、前記立ち上がり遅延ペナルティ発生フラグ信号をＨレベル、前記反転立ち上がり遅延ペナルティ発生信号をＬレベル、前記第２の出力制御信号をＨレベルとし、前記第１の電源ノイズを検出しないときは、前記立ち上がり遅延ペナルティ発生フラグ信号をＬレベル、前記反転立ち上がり遅延ペナルティ発生信号をＨレベル、前記第２の出力制御信号をＬレベルとし、
前記立ち下がり遅延ペナルティ補償回路は、前記立ち下がり遅延ペナルティ発生フラグ信号と、前記反転立ち下がり遅延ペナルティ発生フラグ信号と、前記第１の出力制御信号を生成し、前記第２の電源ノイズを検出したときは、前記立ち下がり遅延ペナルティ発生フラグ信号をＨレベル、前記反転立ち下がり遅延ペナルティ発生信号をＬレベル、前記第１の出力制御信号をＬレベルとし、前記第２の電源ノイズを検出しないときは、前記立ち下がり遅延ペナルティ発生フラグ信号をＬレベル、前記反転立ち下がり遅延ペナルティ発生信号をＨレベル、前記第１の出力制御信号をＨレベルとすること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記遅延ペナルティ補償回路は、
前記第１の駆動回路と並列接続された第２の駆動回路と、
高電圧側の第１の電源電圧を監視し、前記第１の電源電圧が下降する第１の電源ノイズを検出したときは、前記第１の駆動回路及び前記第２の駆動回路からなる第３の駆動回路の出力信号の立ち上がり遅延ペナルティを小さくするように前記第２の駆動回路を制御する立ち上がり遅延ペナルティ補償回路と、
低電圧側の第２の電源電圧を監視し、前記第２の電源電圧が上昇する第２の電源ノイズを検出したときは、前記第１の駆動回路及び前記第２の駆動回路からなる第３の駆動回路の出力信号の立ち下がり遅延ペナルティを小さくするように前記第２の駆動回路を制御する立ち下がり遅延ペナルティ補償回路と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の駆動回路は、
第１のインバータと、
前記第１のインバータの後段に接続された第２のインバータを有し、
前記第２の駆動回路は、
第３のインバータと、
前記第３のインバータの後段に接続された第４のインバータを有し、
前記第３のインバータは、
ソースを前記第１の電源電圧を供給する第１の電源線に接続し、ゲートに反転立ち下がり遅延ペナルティ発生フラグ信号が供給される第１の第１導電型の電界効果トランジスタと、
ソースを前記第１の第１導電型の電界効果トランジスタのドレインに接続し、ゲートに前記耐電源ノイズ性評価対象回路の出力信号が供給される第２の第１導電型の電界効果トランジスタと、
ドレインを前記第１の第１導電型の電界効果トランジスタのドレインに接続し、ゲートに前記耐電源ノイズ性評価対象回路が供給される第１の第２導電型の電界効果トランジスタと、
ドレインを前記第１の第２導電型の電界効果トランジスタのソースに接続し、ソースを前記第２の電源電圧を供給する第２の電源線に接続し、ゲートに立ち上がり遅延ペナルティ発生フラグ信号が供給される第２の第２導電型の電界効果トランジスタを有し、
前記第４のインバータは、
ソースを前記第１の電源線に接続し、ゲートに反転立ち上がり遅延ペナルティ発生フラグ信号が供給される第３の第１導電型の電界効果トランジスタと、
ソースを前記第３の第１導電型の電界効果トランジスタのドレインに接続し、ゲートを前記第１のインバータの出力端子及び前記第３のインバータの出力端子に接続した第４の第１導電型の電界効果トランジスタと、
ドレインを前記第４の第１導電型の電界効果トランジスタのドレインに接続し、ゲートを前記第１のインバータの出力端子及び前記第３のインバータの出力端子に接続した第３の第２導電型の電界効果トランジスタと、
ドレインを前記第３の第２導電型の電界効果トランジスタのソースに接続し、ソースを前記第２の電源線に接続し、ゲートに立ち下がり遅延ペナルティ発生フラグ信号が供給される第４の第２導電型の電界効果トランジスタを有し、
前記立ち上がり遅延ペナルティ補償回路は、前記立ち上がり遅延ペナルティ発生フラグ信号と、前記反転立ち上がり遅延ペナルティ発生フラグ信号を生成し、前記第１の電源ノイズを検出したときは、前記立ち上がり遅延ペナルティ発生フラグ信号をＨレベル、前記反転立ち上がり遅延ペナルティ発生信号をＬレベルとし、前記第１の電源ノイズを検出しないときは、前記立ち上がり遅延ペナルティ発生フラグ信号をＬレベル、前記反転立ち上がり遅延ペナルティ発生信号をＨレベルとし、
前記立ち下がり遅延ペナルティ補償回路は、前記立ち下がり遅延ペナルティ発生フラグ信号と、前記反転立ち下がり遅延ペナルティ発生フラグ信号を生成し、前記第２の電源ノイズを検出したときは、前記立ち下がり遅延ペナルティ発生フラグ信号をＨレベル、前記反転立ち下がり遅延ペナルティ発生信号をＬレベルとし、前記第２の電源ノイズを検出しないときは、前記立ち下がり遅延ペナルティ発生フラグ信号をＬレベル、前記反転立ち下がり遅延ペナルティ発生信号をＨレベルとすること
を特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に搭載する回路のうち、耐電源ノイズ性を評価すべき回路であって、その後段に駆動回路が接続される回路の耐電源ノイズ性を評価する場合に使用して好適なテスト用の半導体装置に関する。
【背景技術】
【０００２】
図１６は従来の半導体装置の一例の要部を示す回路図である。図１６中、１はチップ、２は耐電源ノイズ性を評価すべき対象である耐電源ノイズ性評価対象回路、３は耐電源ノイズ性評価対象回路２にテスト用の電源ノイズを与えるための電源ノイズ発生回路、４は耐電源ノイズ性評価対象回路２の出力信号を外部に出力するための駆動回路であり、５はオペアンプ、６は電源電圧ＶＤＤを供給するＶＤＤ電源線、７は接地電圧ＶＳＳを供給するＶＳＳ電源線、８は駆動回路４の入力端子、９は駆動回路４の出力端子である。
【０００３】
また、１０はテスト信号入力端子であり、テスト信号は、耐電源ノイズ性評価対象回路２に与えられる。１１は電源ノイズ幅設定信号入力端子、１２は電源ノイズ量設定信号入力端子、１３はクロック信号入力端子であり、電源ノイズ幅設定信号、電源ノイズ量設定信号及びクロック信号は、電源ノイズ発生回路３に与えられる。１４は出力端子であり、出力端子１４には、耐電源ノイズ性評価対象回路２の出力信号が駆動回路４を介して出力される。
【０００４】
本例では、電源ノイズ発生回路３は、クロック信号がＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に立ち上がると、電源電圧ＶＤＤが下降する負の電源ノイズ、いわゆるＶＤＤ電源ノイズが発生し、また、クロック信号がＨレベルからＬレベルに立ち下がると、接地電圧ＶＳＳが上昇する正の電源ノイズ、いわゆるＶＳＳ電源ノイズが発生するように構成されている。
【０００５】
図１６に示す従来の半導体装置は、電源ノイズ発生回路３が発生する電源ノイズを電源配線や基板などの電源ノイズ伝播経路を介して耐電源ノイズ性評価対象回路２に与えるというものであり、テスト信号に対応して出力端子１４に得られる出力信号を観測することにより、耐電源ノイズ性評価対象回路２の耐電源ノイズ性をテストすることを可能とするものである。
【特許文献１】特開２００２−２１４３００号公報
【特許文献２】特開２００２−１５０７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１６に示す従来の半導体装置は、耐電源ノイズ性評価対象回路２が本来的に搭載される半導体装置では、耐電源ノイズ性評価対象回路２の後段に駆動回路４が接続されることを前提としており、そのため、耐電源ノイズ性評価対象回路２のみならず、駆動回路４も搭載しているが、これを原因とした問題点を有している。
【０００７】
図１７は図１６に示す従来の半導体装置が有する問題点を説明するための電圧波形図である。（Ａ）は電源ノイズ発生回路３に与えるクロック信号、（Ｂ）は駆動回路４の各部の電位変化を示しており、１５はＶＤＤ電源線６の電位変化、１６はＶＳＳ電源線７の電位変化、１７は駆動回路４の入力端子８の電位変化、１８は駆動回路４の出力端子９の電位変化を示している。
【０００８】
図１６に示す従来の半導体装置においては、電源ノイズ発生回路３を動作させない場合において、耐電源ノイズ性評価対象回路２の出力信号がＬレベルからＨレベルに立ち上がり、駆動回路４の入力端子８の電位がＬレベルからＨレベルに立ち上がると、駆動回路４の出力端子９の電位はＬレベルからＨレベルに立ち上がり、出力端子１４に得られる出力信号はＬレベルからＨレベルに立ち上がる。
【０００９】
また、耐電源ノイズ性評価対象回路２の出力信号がＨレベルからＬレベルに立ち下がり、駆動回路４の入力端子８の電位がＨレベルからＬレベルに立ち下がると、駆動回路４の出力端子９の電位はＨレベルからＬレベルに立ち下がり、出力端子１４に得られる出力信号はＨレベルからＬレベルに立ち下がる。
【００１０】
これに対して、電源ノイズ発生回路３を動作させた場合において、たとえば、耐電源ノイズ性評価対象回路２の出力信号のＬレベルからＨレベルへの立ち上がり時に、即ち、駆動回路４の入力端子８の電位のＬレベルからＨレベルへの立ち上がり時にクロック信号が立ち上がり、電源ノイズ発生回路３においてＶＤＤ電源ノイズが発生すると、このＶＤＤ電源ノイズは、耐電源ノイズ性評価対象回路２のみならず、駆動回路４にも伝播し、駆動回路４では、ＶＤＤ電源線６にＶＤＤ電源ノイズ１９が発生し、駆動回路４の出力端子９のＬレベルからＨレベルへの変化が遅延し、出力端子１４に得られる出力信号のＬレベルからＨレベルヘの変化に遅延ΔＴＲが発生してしまう。
【００１１】
また、耐電源ノイズ性評価対象回路２の出力信号のＨレベルからＬレベルへの立ち下がり時に、即ち、駆動回路４の入力端子８の電位のＨレベルからＬレベルへの立ち下がり時にクロック信号が立ち下がり、電源ノイズ発生回路３においてＶＳＳ電源ノイズが発生すると、このＶＳＳ電源ノイズは、耐電源ノイズ性評価対象回路２のみならず、駆動回路４にも伝播し、駆動回路４では、ＶＳＳ電源線７にＶＳＳ電源ノイズ２０が発生し、駆動回路４の出力端子９のＨレベルからＬレベルへの変化が遅延し、出力端子１４に得られる出力信号のＨレベルからＬレベルヘの変化に遅延ΔＴＦが発生してしまう。
【００１２】
このように、図１６に示す従来の半導体装置においては、耐電源ノイズ性評価対象回路２の出力信号は、駆動回路４を介して出力端子１４に出力されるが、駆動回路４のＶＤＤ電源線６及びＶＳＳ電源線７には、電源ノイズ発生回路３において発生させた電源ノイズが伝播してしまい、これが耐電源ノイズ性評価対象回路２の出力信号の遷移タイミングに重なると、意図しない信号伝播遅延の増加（以下、遅延ペナルティという）という事態が発生し、出力端子１４に得られる出力信号の正確なタイミングでの信号観測ができなくなり、耐電源ノイズ性評価対象回路２の耐電源ノイズ性を評価することができなくなる場合がある。
【００１３】
ここで、たとえば、出力端子１４から出力される出力信号の周波数が３３３ＭＨz（周期３ｎｓ）であるとすると、駆動回路４による遅延ペナルティは、出力端子１４から出力される出力信号の周期の１／６である５００ｐｓにも達してしまう場合がある。この場合、図１６に示す従来の半導体装置の出力信号の受け手となる信号観測用のＬＳＩにおいては、セットアップ／ホールドエラーをもたらし、誤動作を引き起こすことになる。
【００１４】
本発明は、かかる点に鑑み、電源ノイズ発生回路が発生する電源ノイズの影響により、耐電源ノイズ性評価対象回路の後段に接続された駆動回路で発生する耐電源ノイズ性評価対象回路の出力信号の遅延ペナルティを小さくし、耐電源ノイズ性評価対象回路の耐電源ノイズ性の評価を高精度で行うことができるようにした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、耐電源ノイズ性評価対象回路と、前記耐電源ノイズ性評価対象回路の後段に接続された駆動回路と、電源ノイズを発生する電源ノイズ発生回路と、前記電源ノイズの影響により前記駆動回路で発生する前記耐電源ノイズ性評価対象回路の出力信号の遅延ペナルティを小さくする遅延ペナルティ補償回路とを有するものである。
【発明の効果】
【００１６】
本発明によれば、遅延ペナルティ補償回路によって、電源ノイズ発生回路が発生する電源ノイズの影響により、耐電源ノイズ性評価対象回路の後段に接続された駆動回路で発生する耐電源ノイズ性評価対象回路の出力信号の遅延ペナルティを小さくすることができるので、耐電源ノイズ性評価対象回路の耐電源ノイズ性の評価を高精度で行うことができる。
【発明を実施するための最良の形態】
【００１７】
（第１実施形態）
図１は本発明の第１実施形態の要部を示す回路図である。図１中、２５はチップ、２６は耐電源ノイズ性を評価すべき対象である耐電源ノイズ性評価対象回路、２７は耐電源ノイズ性評価対象回路２６にテスト用の電源ノイズを与えるための電源ノイズ発生回路である。
【００１８】
電源ノイズ発生回路２７は、後述するように、クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、ＶＤＤ電源ノイズを発生し、また、クロック信号ＣＬＫがＨレベルからＬレベルに立ち下がると、ＶＳＳ電源ノイズを発生するように構成されている。
【００１９】
また、２８は耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮを外部に出力するための駆動回路であり、２９はオペアンプ、３０はＶＤＤ電源線、３１はＶＳＳ電源線、３２は駆動回路２８の入力端子、３３は駆動回路２８の出力端子である。
【００２０】
駆動回路２８は、ボルテージフォロア回路であり、オペアンプ２９の非反転入力端子を駆動回路２８の入力端子３２を介して耐電源ノイズ性評価対象回路２６の出力端子２６Ｂに接続し、オペアンプ２９の出力端子をオペアンプ２９の反転入力端子に接続している。
【００２１】
本発明の第１実施形態は、耐電源ノイズ性評価対象回路２６が本来的に搭載される半導体装置においては、耐電源ノイズ性評価対象回路２６の後段に駆動回路２８が接続されることを前提としており、そのため、耐電源ノイズ性評価対象回路２６のみならず、駆動回路２８も搭載している。
【００２２】
また、３４は電源ノイズ発生回路２７から発生される電源ノイズが駆動回路２８に影響を与えることにより駆動回路２８で発生する耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの伝播遅延の増加である遅延ペナルティを小さくした出力信号ＯＵＴを出力する遅延ペナルティ補償回路である。
【００２３】
また、３５はテスト信号（ＴＥＳＴ）入力端子であり、テスト信号ＴＥＳＴは、耐電源ノイズ性評価対象回路２６の入力端子２６Ａに与えられる。３６は電源ノイズ幅設定信号（ＮＷ）入力端子、３７は電源ノイズ量設定信号（ＮＱ０）入力端子、３８は電源ノイズ量設定信号（ＮＱ１）入力端子、３９は電源ノイズ量設定信号（ＮＱ２）入力端子、４０はクロック信号（ＣＬＫ）入力端子であり、電源ノイズ幅設定信号ＮＷ、電源ノイズ量設定信号ＮＱ０、ＮＱ１、ＮＱ２及びクロック信号ＣＬＫは、電源ノイズ発生回路２７に与えられる。
【００２４】
また、４１は出力端子であり、出力端子４１には、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮが駆動回路２８及び遅延ペナルティ補償回路３４を介して出力されるか、その代わりに、遅延ペナルティ補償回路３４が生成する出力信号が出力される。
【００２５】
本発明の第１実施形態は、電源ノイズ発生回路２７において発生させた電源ノイズを電源配線や基板などの電源ノイズ伝播経路を介して耐電源ノイズ性評価対象回路２６に与えるというものであり、出力端子４１に得られる出力信号ＯＵＴを観測することにより、耐電源ノイズ性評価対象回路２６の耐電源ノイズ性をテストすることを可能とするものである。
【００２６】
図２は電源ノイズ発生回路２７の構成を示す回路図である。図２中、４５は電源ノイズ幅設定信号ＮＷを反転するＣＭＯＳ型のインバータ、４６〜５３は電源ノイズを発生する電源ノイズ発生ユニットであり、５４〜６１は３入力のＡＮＤ回路、６２〜１０９はＣＭＯＳ型のインバータ、１１０はＶＤＤ電源線、１１１はＶＳＳ電源線である。
【００２７】
ＡＮＤ回路５４は、第１の入力端子を電源ノイズ幅設定信号（ＮＷ）入力端子３６に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ０）入力端子３７に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路５４及びインバータ６２〜６７は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００２８】
ＡＮＤ回路５５は、第１の入力端子を電源ノイズ幅設定信号（ＮＷ）入力端子３６に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ１）入力端子３８に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路５５及びインバータ６８〜７３は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００２９】
ＡＮＤ回路５６は、第１の入力端子を電源ノイズ幅設定信号（ＮＷ）入力端子３６に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ２）入力端子３９に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路５６及びインバータ７４〜７９は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００３０】
ＡＮＤ回路５７は、第１の入力端子を電源ノイズ幅設定信号（ＮＷ）入力端子３６に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ２）入力端子３９に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路５７及びインバータ８０〜８５は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００３１】
ＡＮＤ回路５８は、第１の入力端子をインバータ４５の出力端子に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ０）入力端子３７に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路５８及びインバータ８６〜９１は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００３２】
ＡＮＤ回路５９は、第１の入力端子をインバータ４５の出力端子に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ１）入力端子３８に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路５９及びインバータ９２〜９７は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００３３】
ＡＮＤ回路６０は、第１の入力端子をインバータ４５の出力端子に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ２）入力端子３９に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路６０及びインバータ９８〜１０３は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００３４】
ＡＮＤ回路６１は、第１の入力端子をインバータ４５の出力端子に接続し、第２の入力端子を電源ノイズ量設定信号（ＮＱ２）入力端子３９に接続し、第３の入力端子をクロック信号（ＣＬＫ）入力端子４０に接続している。また、ＡＮＤ回路６１及びインバータ１０４〜１０９は縦列接続され、それぞれのＶＤＤ電源端子をＶＤＤ電源線１１０に接続し、それぞれのＶＳＳ電源端子をＶＳＳ電源線１１１に接続している。
【００３５】
ここで、電源ノイズ発生ユニット４６〜４９のインバータ６２〜８５は、相対的に低閾値のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを使用してなる相対的に高速のインバータとされている。また、電源ノイズ発生ユニット５０〜５３のインバータ８６〜１０９は、相対的に高閾値のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを使用してなる相対的に低速のインバータとされている。
【００３６】
また、電源ノイズ発生ユニット４６においては、インバータ６２、６４、６６は、インバータ６３、６５、６７に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット４６は、インバータ６３、６５、６７の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ６３、６５、６７の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００３７】
電源ノイズ発生ユニット４７においては、インバータ６８、７０、７２は、インバータ６９、７１、７３に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット４７は、インバータ６９、７１、７３の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ６９、７１、７３の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００３８】
電源ノイズ発生ユニット４８においては、インバータ７４、７６、７８は、インバータ７５、７７、７９に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット４８は、インバータ７５、７７、７９の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ７５、７７、７９の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００３９】
電源ノイズ発生ユニット４９においては、インバータ８０、８２、８４は、インバータ８１、８３、８５に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット４９は、インバータ８１、８３、８５の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ８１、８３、８５の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００４０】
電源ノイズ発生ユニット５０においては、インバータ８６、８８、９０は、インバータ８７、８９、９１に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット５０は、インバータ８７、８９、９１の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ８７、８９、９１の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００４１】
電源ノイズ発生ユニット５１においては、インバータ９２、９４、９６は、インバータ９３、９５、９７に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット５１は、インバータ９３、９５、９７の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ９３、９５、９７の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００４２】
電源ノイズ発生ユニット５２においては、インバータ９８、１００、１０２は、インバータ９９、１０１、１０３に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット５２は、インバータ９９、１０１、１０３の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ９９、１０１、１０３の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００４３】
電源ノイズ発生ユニット５３においては、インバータ１０４、１０６、１０８は、インバータ１０５、１０７、１０９に比較して、トランジスタサイズがｐＭＯＳトランジスタ及びｎＭＯＳトランジスタともに小さくされ、それぞれの出力信号が遷移する場合に電源ノイズを発生させないものとされている。即ち、電源ノイズ発生ユニット５３は、インバータ１０５、１０７、１０９の出力信号がＬレベルからＨレベルに変化する場合にＶＤＤ電源ノイズを発生し、インバータ１０５、１０７、１０９の出力信号がＨレベルからＬレベルに変化する場合にＶＳＳ電源ノイズを発生するようにされている。
【００４４】
図３は電源ノイズ発生回路２７の動作を示す表図、図４は電源ノイズ発生回路２７の動作を示す電圧波形図である。図４において、（Ａ）はクロック信号ＣＬＫ、（Ｂ）は電源ノイズ発生回路２７で発生させることができる電源ノイズを示しており、１１５はＶＤＤ電源線１１０の電位変化、１１６はＶＳＳ電源線１１１の電位変化を示している。
【００４５】
電源ノイズ発生回路２７においては、電源ノイズ量設定信号ＮＱ２＝“０”、ＮＱ１＝“０”、ＮＱ０＝“０”の場合、ＡＮＤ回路５４〜６１の出力はＬレベルに固定され、電源ノイズ発生ユニット４６〜５３は、電源ノイズ発生動作を行わない。
【００４６】
これに対して、電源ノイズ幅設定信号ＮＷ＝“１”、電源ノイズ量設定信号ＮＱ２＝“０”、ＮＱ１＝“０”、ＮＱ０＝“１”の場合、ＡＮＤ回路５５〜６１の出力はＬレベルに固定され、ＡＮＤ回路５４のみがクロック信号ＣＬＫを通過させるので、電源ノイズ発生ユニット４６のみが電源ノイズ発生動作を行う。
【００４７】
この場合に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ＶＤＤ電源線１１０からインバータ６３、６５、６７に電流が流れ込み、電源ノイズ発生ユニット４６は、ＶＤＤ電源線１１０の電位を下降させ、ＶＤＤ電源ノイズ１１７を発生させる。また、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、インバータ６３、６５、６７からＶＳＳ電源線１１１に電流が流れ出し、電源ノイズ発生ユニット４６は、ＶＳＳ電源線１１１の電位を上昇させ、ＶＳＳ電源ノイズ１１８を発生させる。
【００４８】
また、電源ノイズ幅設定信号ＮＷ＝“１”、電源ノイズ量設定信号ＮＱ２＝“０”、ＮＱ１＝“１”、ＮＱ０＝“１”の場合、ＡＮＤ回路５６〜６１の出力はＬレベルに固定され、ＡＮＤ回路５４、５５のみがクロック信号ＣＬＫを通過させるので、電源ノイズ発生ユニット４６、４７のみが電源ノイズ発生動作を行う。
【００４９】
この場合に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ＶＤＤ電源線１１０からインバータ６３、６５、６７、６９、７１、７３に電流が流れ込み、電源ノイズ発生ユニット４６、４７は、ＶＤＤ電源線１１０の電位を下降させ、ＶＤＤ電源ノイズ１１９を発生させる。この場合、動作するインバータの数がＶＤＤ電源ノイズ１１７を発生させる場合よりも多いので、ＶＤＤ電源ノイズ１１９は、幅をＶＤＤ電源ノイズ１１７よりも大とし、電圧下降をＶＤＤ電源ノイズ１１７よりも大とするものとなる。
【００５０】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、インバータ６３、６５、６７、６９、７１、７３からＶＳＳ電源線１１１に電流が流れ出し、ＶＳＳ電源線１１１の電位を上昇させ、ＶＳＳ電源ノイズ１２０を発生させる。この場合、動作するインバータの数がＶＳＳ電源ノイズ１１８を発生させる場合よりも多いので、ＶＳＳ電源ノイズ１２０は、幅をＶＳＳ電源ノイズ１１８よりも大とし、電圧上昇をＶＳＳ電源ノイズ１１８よりも大とするものとなる。
【００５１】
また、電源ノイズ幅設定信号ＮＷ＝“１”、電源ノイズ量設定信号ＮＱ２＝“１”、ＮＱ１＝“１”、ＮＱ０＝“１”の場合、ＡＮＤ回路５８〜６１の出力はＬレベルに固定され、ＡＮＤ回路５４〜５７のみがクロック信号ＣＬＫを通過させるので、電源ノイズ発生ユニット４６〜４９のみが電源ノイズ発生動作を行う。
【００５２】
この場合に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ＶＤＤ電源線１１０からインバータ６３、６５、６７、６９、７１、７３、７５、７７、７９、８１、８３、８５に電流が流れ込み、電源ノイズ発生ユニット４６〜４９は、ＶＤＤ電源線１１０の電位を下降させ、ＶＤＤ電源ノイズ１２１を発生させる。この場合、動作するインバータの数がＶＤＤ電源ノイズ１１９を発生させる場合よりも多いので、ＶＤＤ電源ノイズ１２１は、幅をＶＤＤ電源ノイズ１１９よりも大とし、電圧下降をＶＤＤ電源ノイズ１１９よりも大とするものとなる。
【００５３】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、インバータ６３、６５、６７、６９、７１、７３、７５、７７、７９、８１、８３、８５からＶＳＳ電源線１１１に電流が流れ出し、電源ノイズ発生ユニット４６〜４９は、ＶＳＳ電源線１１１の電位を上昇させ、ＶＳＳ電源ノイズ１２２を発生させる。この場合、動作するインバータの数がＶＳＳ電源ノイズ１２０を発生させる場合よりも多いので、ＶＳＳ電源ノイズ１２２は、幅をＶＳＳ電源ノイズ１２０よりも大とし、電圧上昇をＶＳＳ電源ノイズ１２０よりも大とするものとなる。
【００５４】
また、電源ノイズ幅設定信号ＮＷ＝“０”、電源ノイズ量設定信号ＮＱ２＝“０”、ＮＱ１＝“０”、ＮＱ０＝“１”の場合、ＡＮＤ回路５４〜５７、５９〜６１の出力はＬレベルに固定され、ＡＮＤ回路５８のみがクロック信号ＣＬＫを通過させるので、電源ノイズ発生ユニット５０のみが電源ノイズ発生動作を行う。
【００５５】
この場合に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ＶＤＤ電源線１１０からインバータ８７、８９、９１に電流が流れ込み、電源ノイズ発生ユニット５０は、ＶＤＤ電源線１１０の電位を下降させ、ＶＤＤ電源ノイズ１２３を発生させる。この場合、動作するインバータの数はＶＤＤ電源ノイズ１１７を発生させる場合と同一であるが、低速インバータを使用するので、ＶＤＤ電源ノイズ１２３は、幅をＶＤＤ電源ノイズ１１７よりも大とし、電圧下降をＶＤＤ電源ノイズ１１７よりも小とするものとなる。
【００５６】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、インバータ８７、８９、９１から電源ノイズ発生ユニット５０は、ＶＳＳ電源線１１１の電位を上昇させ、ＶＳＳ電源ノイズ１２４を発生させる。この場合、動作するインバータの数はＶＳＳ電源ノイズ１１８を発生させる場合と同一であるが、低速インバータを使用するので、ＶＳＳ電源ノイズ１２４は、幅をＶＳＳ電源ノイズ１１８よりも大とし、電圧上昇をＶＳＳ電源ノイズ１１８よりも小とするものとなる。
【００５７】
また、電源ノイズ幅設定信号ＮＷ＝“０”、電源ノイズ量設定信号ＮＱ２＝“０”、ＮＱ１＝“１”、ＮＱ０＝“１”の場合、ＡＮＤ回路５４〜５７、６０、６１の出力はＬレベルに固定され、ＡＮＤ回路５８、５９のみがクロック信号ＣＬＫを通過させるので、電源ノイズ発生ユニット５０、５１のみが電源ノイズ発生動作を行う。
【００５８】
この場合に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ＶＤＤ電源線１１０からインバータ８７、８９、９１、９３、９５、９７に電流が流れ込み、電源ノイズ発生ユニット５０、５１は、ＶＤＤ電源線１１０の電位を下降させ、ＶＤＤ電源ノイズ１２５を発生させる。この場合、動作するインバータの数はＶＤＤ電源ノイズ１１９を発生させる場合と同一であるが、低速インバータを使用するので、ＶＤＤ電源ノイズ１２５は、幅をＶＤＤ電源ノイズ１１９よりも大とし、電圧下降をＶＤＤ電源ノイズ１１９よりも小とするものとなる。
【００５９】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、インバータ８７、８９、９１、９３、９５、９７からＶＳＳ電源線１１１に電流が流れ出し、電源ノイズ発生ユニット５０、５１は、ＶＳＳ電源線１１１の電位を上昇させ、ＶＳＳ電源ノイズ１２６を発生させる。この場合、動作するインバータの数はＶＳＳ電源ノイズ１２０を発生させる場合と同一であるが、低速インバータを使用するので、ＶＳＳ電源ノイズ１２６は、幅をＶＳＳ電源ノイズ１２０よりも大とし、電圧上昇をＶＳＳ電源ノイズ１２０よりも小とするものとなる。
【００６０】
また、電源ノイズ幅設定信号ＮＷ＝“０”、電源ノイズ量設定信号ＮＱ２＝“１”、ＮＱ１＝“１”、ＮＱ０＝“１”の場合、ＡＮＤ回路５４〜５７の出力はＬレベルに固定され、ＡＮＤ回路５８〜６１のみがクロック信号ＣＬＫを通過させるので、電源ノイズ発生ユニット５０〜５３が電源ノイズ発生動作を行う。
【００６１】
この場合に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ＶＤＤ電源線１１０からインバータ８７、８９、９１、９３、９５、９７、９９、１０１、１０３、１０５、１０７、１０９に電流が流れ込み、電源ノイズ発生ユニット５０〜５３は、ＶＤＤ電源線１１０の電位を下降させ、ＶＤＤ電源ノイズ１２７を発生させる。この場合、動作するインバータの数はＶＤＤ電源ノイズ１２１を発生させる場合と同一であるが、低速インバータを使用するので、ＶＤＤ電源ノイズ１２７は、幅をＶＤＤ電源ノイズ１２１よりも大とし、電圧下降をＶＤＤ電源ノイズ１２１よりも小とするものとなる。
【００６２】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、インバータ８７、８９、９１、９３、９５、９７、９９、１０１、１０３、１０５、１０７、１０９からＶＳＳ電源線１１１に電流が流れ出し、電源ノイズ発生ユニット５０〜５３は、ＶＳＳ電源線１１１の電位を上昇させ、ＶＳＳ電源ノイズ１２８を発生させる。この場合、動作するインバータの数はＶＳＳ電源ノイズ１２２を発生させる場合と同一であるが、低速インバータを使用するので、ＶＳＳ電源ノイズ１２８は、幅をＶＳＳ電源ノイズ１２２よりも大とし、電圧上昇をＶＳＳ電源ノイズ１２２よりも小とするものとなる。
【００６３】
図５は遅延ペナルティ補償回路３４の構成を示す回路図である。遅延ペナルティ補償回路３４は、立ち上がり遅延ペナルティ補償回路１３０と、立ち下がり遅延ペナルティ補償回路１３１と、駆動回路１３２を備えている。
【００６４】
立ち上がり遅延ペナルティ補償回路１３０は、駆動回路２８の出力信号ＴＨＲＵの立ち上がりエッジに立ち上がり遅延ペナルティが発生した場合に、駆動回路１３２を制御し、出力信号ＯＵＴとして、この立ち上がり遅延ペナルティを小さくした出力信号を出力させるものである。
【００６５】
立ち下がり遅延ペナルティ補償回路１３１は、駆動回路２８の出力信号ＴＨＲＵの立ち下がりエッジに立ち下がり遅延ペナルティが発生した場合に、駆動回路１３２を制御し、出力信号ＯＵＴとして、この立ち下がり遅延ペナルティを小さくした出力信号を出力させるものである。
【００６６】
駆動回路１３２は、立ち上がり遅延ペナルティ補償回路１３０及び立ち下がり遅延ペナルティ補償回路１３１に制御されて、駆動回路２８の出力信号ＴＨＲＵに遅延ペナルティがない場合には、駆動回路２８の出力信号ＴＨＲＵを出力信号ＯＵＴとして出力し、駆動回路２８の出力信号ＴＨＲＵに遅延ペナルティがある場合には、この遅延ペナルティを小さくした信号を自ら生成して出力信号ＯＵＴとして出力するものである。
【００６７】
図６は立ち上がり遅延ペナルティ補償回路１３０の構成を示す回路図である。図６中、ＶｘはＶＤＤ電源ノイズがない状態での電源電圧ＶＤＤと同一電圧値の電圧であり、電源電圧ＶＤＤとは別の外部電源から供給される電源電圧ＶＤＤの変動の影響を受けない電圧（定電圧）、１３５は電圧Ｖｘを入力するためのＶｘ入力端子（外部端子）、１３６は立ち上がり遅延ペナルティ発生フラグ信号生成回路、１３７はブースター回路である。
【００６８】
立ち上がり遅延ペナルティ発生フラグ信号生成回路１３６は、ＶＤＤ電源ノイズを検出して、立ち上がり遅延ペナルティの発生を示す立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲ及び反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲを出力するものであり、ＶＤＤ電源ノイズ検出回路１３８と、分圧回路１３９、１４０と、差動アンプ１４１と、差動アンプ出力初期値設定回路１４２、１４３と、差動アンプ・セルフリセット回路１４４と、差動アンプ負荷バランス回路１４５を有している。
【００６９】
ＶＤＤ電源ノイズ検出回路１３８は、電源電圧ＶＤＤを監視し、ＶＤＤ電源ノイズを検出するものであり、オペアンプ１４６の非反転入力端子をＶｘ入力端子１３５に接続し、オペアンプ１４６の出力端子をオペアンプ１４６の反転入力端子に接続している。１４７はＶＤＤ電源線、１４８はＶＳＳ電源線である。
【００７０】
分圧回路１３９は、ＶＤＤ電源ノイズ検出回路１３８の出力端子とＶＳＳ電源線１４９との間に抵抗１５０、１５１を直列接続し、抵抗１５０と抵抗１５１との接続点１５２を出力端子とし、この出力端子１５２に、ＶＤＤ電源ノイズ検出回路１３８の出力電圧ＤＵＭＲを分圧した電圧ＩＮＬＲを得ることができるようにされている。
【００７１】
分圧回路１４０は、Ｖｘ入力端子１３５に接続されたＶｘ電圧線１５３とＶＳＳ電源線１５４との間に抵抗１５５、１５６を直列接続し、抵抗１５５と抵抗１５６との接続点１５７を出力端子とし、この出力端子１５７に、電圧Ｖｘを分圧した電圧ＩＮＲＲを得ることができるようにされている。なお、分圧回路１３９、１４０は、分圧比を同一とされている。
【００７２】
差動アンプ１４１は、分圧回路１３９の出力電圧ＩＮＬＲと分圧回路１４０の出力電圧ＩＮＲＲとの電圧差を検出して立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲ及び反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲを生成するものであり、１５８、１５９は駆動用のｎＭＯＳトランジスタ、１６０、１６１は負荷用のｐＭＯＳトランジスタ、１６２は常にＯＮ状態とされるｎＭＯＳトランジスタである。
【００７３】
ｐＭＯＳトランジスタ１６０は、ソースをＶｘ電圧線１５３に接続し、ゲートをｐＭＯＳトランジスタ１６１のドレインに接続している。ｐＭＯＳトランジスタ１６１は、ソースをＶｘ電圧線１５３に接続し、ゲートをｐＭＯＳトランジスタ１６０のドレインに接続している。
【００７４】
ｎＭＯＳトランジスタ１５８は、ドレインをｐＭＯＳトランジスタ１６０のドレインに接続し、ゲートを分圧回路１３９の出力端子１５２に接続し、ソースをｎＭＯＳトランジスタ１６２のドレインに接続している。ｎＭＯＳトランジスタ１５９は、ドレインをｐＭＯＳトランジスタ１６１のドレインに接続し、ゲートを分圧回路１４０の出力端子１５７に接続し、ソースをｎＭＯＳトランジスタ１６２のドレインに接続している。ｎＭＯＳトランジスタ１６２は、ゲートをＶｘ電圧線１５３に接続し、ソースをＶＳＳ電源線１６３に接続している。
【００７５】
この差動アンプ１４１は、ｐＭＯＳトランジスタ１６０のドレインとｎＭＯＳトランジスタ１５８のドレインとの接続点１６４を第１の出力端子、ｐＭＯＳトランジスタ１６１のドレインとｎＭＯＳトランジスタ１５９のドレインとの接続点１６５を第２の出力端子とし、第１の出力端子１６４に立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲ、第２の出力端子１６５に反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲを得るようにされている。
【００７６】
また、差動アンプ１４１のｎＭＯＳトランジスタ１５８の入力電圧である分圧回路１３９の出力電圧ＩＮＬＲは、ＶＤＤ電源ノイズ検出回路１３８の出力電圧ＤＵＭＲを分圧したものであり、差動アンプ１４１のｎＭＯＳトランジスタ１５９の入力電圧である分圧回路１４０の出力電圧ＩＮＲＲは、電圧Ｖｘを分圧したものであるから、ｎＭＯＳトランジスタ１５８、１５９は、飽和領域ではなく、線形領域で動作し、一定のＯＮ抵抗を持つことになる。
【００７７】
差動アンプ出力初期値設定回路１４２は、差動アンプ１４１の第１の出力端子１６４の初期電圧を接地電圧ＶＳＳに設定するためのものであり、１６６はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ１６６は、ソースを差動アンプ１４１の第１の出力端子１６４に接続し、ゲート及びドレインをＶＳＳ電源線１６３に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ１６６の電流は、差動アンプ１４１及び差動アンプ・セルフリセット回路１４４の動作を損なわない程度に弱く設定する。
【００７８】
差動アンプ出力初期値設定回路１４３は、差動アンプ１４１の第２の出力端子１６５の初期電圧を電源電圧ＶＤＤに設定するためのものであり、１６７はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ１６７は、ソースをＶｘ電圧線１５３に接続し、ゲートをＶＳＳ電源線１６３に接続し、ドレインを差動アンプ１４１の第２の出力端子１６５に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ１６７は、差動アンプ１４１の動作を損なわない程度に弱く設定する。
【００７９】
差動アンプ・セルフリセット回路１４４は、差動アンプ１４１の第１の出力端子１６４の電位を接地電圧ＶＳＳにリセットするものであり、１６８はｎＭＯＳトランジスタ、１６９〜１７２は遅延回路を構成するＣＭＯＳ型のバッファである。ｎＭＯＳトランジスタ１６８は、ドレインを差動アンプ１４１の第１の出力端子１６４に接続し、ソースをＶＳＳ電源線１６３に接続している。バッファ１６９〜１７２は、縦列接続され、バッファ１６９の入力端子を差動アンプ１４１の第１の出力端子１６４に接続し、バッファ１７２の出力端子をｎＭＯＳトランジスタ１６８のゲートに接続している。
【００８０】
差動アンプ負荷バランス回路１４５は、差動アンプ１４１の負荷バランスを取るためのものであり、１７３はｎＭＯＳトランジスタである。ｎＭＯＳトランジスタ１７３は、ｎＭＯＳトランジスタ１６８に対応するものであり、ドレインを差動アンプ１４１の第２の出力端子１６５に接続し、ゲート及びソースをＶＳＳ電源線１６３に接続し、常にＯＦＦ状態となるようにされている。
【００８１】
ブースター回路１３７は、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮと駆動回路２８の出力信号ＴＨＲＵとの電圧差を検出して駆動回路１３２に与える出力制御信号ＯＵＴＲを生成するためのものであり、差動アンプ１７４と、差動アンプ出力初期値設定回路１７５、１７６と、差動アンプ・セルフリセット回路１７７と、差動アンプ負荷バランス回路１７８を有している。
【００８２】
差動アンプ１７４において、１７９、１８０は駆動用のｎＭＯＳトランジスタ、１８１、１８２は負荷用のｐＭＯＳトランジスタ、１８３は立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲがＨレベルのときにＯＮ状態とされるｎＭＯＳトランジスタである。ｐＭＯＳトランジスタ１８１は、ソースをＶｘ電圧線１５３に接続し、ゲートをｐＭＯＳトランジスタ１８２のドレインに接続している。ｐＭＯＳトランジスタ１８２は、ソースをＶｘ電圧線１５３に接続し、ゲートをｐＭＯＳトランジスタ１８１のドレインに接続している。
【００８３】
ｎＭＯＳトランジスタ１７９は、ドレインをｐＭＯＳトランジスタ１８１のドレインに接続し、ゲートを駆動回路２８の出力端子３３に接続し、ソースをｎＭＯＳトランジスタ１８３のドレインに接続している。ｎＭＯＳトランジスタ１８０は、ドレインをｐＭＯＳトランジスタ１８２のドレインに接続し、ゲートを耐電源ノイズ性評価対象回路２６の出力端子２６Ｂに接続し、ソースをｎＭＯＳトランジスタ１８３のドレインに接続している。ｎＭＯＳトランジスタ１８３は、ゲートを差動アンプ１４１の第１の出力端子１６４に接続し、ソースをＶＳＳ電源線１８４に接続している。
【００８４】
この差動アンプ１７４は、出力制御信号ＯＵＴＲを生成するものであり、ｐＭＯＳトランジスタ１８１のドレインとｎＭＯＳトランジスタ１７９のドレインとの接続点１８５を第１の出力端子、ｐＭＯＳトランジスタ１８２のドレインとｎＭＯＳトランジスタ１８０のドレインとの接続点１８６を第２の出力端子とし、第１の出力端子１８５に出力制御信号ＯＵＴＲを得るようにされている。
【００８５】
差動アンプ出力初期値設定回路１７５は、差動アンプ１７４の第１の出力端子１８５の初期電圧を接地電圧ＶＳＳに設定するためのものであり、１８７はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ１８７は、ソースを差動アンプ１７４の第１の出力端子１８５に接続し、ゲート及びドレインをＶＳＳ電源線１８４に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ１８７の電流は、差動アンプ１７４及び差動アンプ・セルフリセット回路１７７の動作を損なわない程度に弱く設定する。
【００８６】
差動アンプ出力初期値設定回路１７６は、差動アンプ１７４の第２の出力端子１８６の初期電圧を電源電圧ＶＤＤに設定するためのものであり、１８８はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ１８８は、ソースをＶｘ電圧線１５３に接続し、ゲートをＶＳＳ電源線１８４に接続し、ドレインを差動アンプ１７４の第２の出力端子１８６に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ１８８は、差動アンプ１７４の動作を損なわない程度に弱く設定する。
【００８７】
差動アンプ・セルフリセット回路１７７は、差動アンプ１７４の第１の出力端子１８５の電位を接地電圧ＶＳＳにリセットするものであり、１８９はｎＭＯＳトランジスタ、１９０〜１９３は遅延回路を構成するＣＭＯＳ型のバッファである。ｎＭＯＳトランジスタ１８９は、ドレインを差動アンプ１７４の第１の出力端子１８５に接続し、ソースをＶＳＳ電源線１８４に接続している。バッファ１９０〜１９３は、縦列接続され、バッファ１９０の入力端子を差動アンプ１７４の第１の出力端子１８５に接続し、バッファ１９３の出力端子をｎＭＯＳトランジスタ１８９のゲートに接続している。なお、バッファ１９０〜１９３の合計遅延時間がバッファ１６９〜１７２の合計遅延時間よりも長くなるようにバッファ１６９〜１７２、１９０〜１９３の回路定数を設定する。
【００８８】
差動アンプ負荷バランス回路１７８は、差動アンプ１７４の負荷バランスを取るためのものであり、１９４はｎＭＯＳトランジスタである。ｎＭＯＳトランジスタ１９４は、ｎＭＯＳトランジスタ１８９に対応するものであり、ドレインを差動アンプ１７４の第２の出力端子１８６に接続し、ゲート及びソースをＶＳＳ電源線１８４に接続し、常にＯＦＦ状態となるようにされている。
【００８９】
図７は立ち上がり遅延ペナルティ補償回路１３０の動作を説明するための電圧波形図である。（Ａ）は電圧Ｖｘ、ＶＤＤ電源ノイズ検出回路１３８の出力電圧ＤＵＭＲ、分圧回路１３９の出力電圧ＩＮＬＲ及び分圧回路１４０の出力電圧ＩＮＲＲ、（Ｂ）は立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲ、（Ｃ）は耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮ及び駆動回路２８の出力信号ＴＨＲＵ、（Ｄ）はブースター回路１３７が出力する出力制御信号ＯＵＴＲを示している。
【００９０】
初期状態において、テスト信号ＴＥＳＴの電位＝Ｌレベルの場合には、ＶＤＤ電源ノイズ検出回路１３８の出力電圧ＤＵＭＲ＝Ｖｘとなる。また、ｐＭＯＳトランジスタ１６６は常にＯＮ状態とされるので、差動アンプ１４１の第１の出力端子１６４の電位は接地電圧ＶＳＳとなり、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳ、ブースター回路１３７のｎＭＯＳトランジスタ１８３はＯＦＦ状態となると共に、ｎＭＯＳトランジスタ１６８はＯＦＦ状態となる。また、ｐＭＯＳトランジスタ１６７は常にＯＮ状態とされるので、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤとなる。
【００９１】
また、ブースター回路１３７においては、差動アンプ１７４は、ｎＭＯＳトランジスタ１８３がＯＦＦ状態とされるので、非活性状態になる。また、ｐＭＯＳトランジスタ１８７は常にＯＮ状態となるので、差動アンプ１７４の第１の出力端子１８５の電位は接地電圧ＶＳＳとなる。この結果、出力制御信号ＯＵＴＲの電位は接地電圧ＶＳＳとなると共に、ｎＭＯＳトランジスタ１８９はＯＦＦ状態となる。また、ｐＭＯＳトランジスタ１８８は常にＯＮ状態となるので、差動アンプ１７４の第２の出力端子１８６の電位は電源電圧ＶＤＤとなる。
【００９２】
ここで、電源ノイズ発生回路２７を動作させない場合には、ＶＤＤ電源ノイズ検出回路１３８の出力電圧ＤＵＭＲ＝Ｖｘが維持され、差動アンプ１４１の第１の出力端子１６４及び第２の出力端子１６５の電位は変化しないので、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳ、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤ、出力制御信号ＯＵＴＲの電位＝ＶＳＳが維持される。
【００９３】
これに対して、電源ノイズ発生回路２７を動作させた場合において、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの立ち上がりのタイミングで電源ノイズ発生回路２７からＶＤＤ電源ノイズが発生すると、駆動回路２８の出力信号ＴＨＲＵに立ち上がり遅延ペナルティ１９７が発生する。
【００９４】
また、この場合、ＶＤＤ電源ノイズ検出回路１３８の出力電圧ＤＵＭＲに電圧下降１９８が発生し、分圧回路１３９の出力電圧ＩＮＬＲにも電圧下降１９９が発生する。この結果、差動アンプ１４１の駆動用トランジスタであるｎＭＯＳトランジスタ１５８のＯＮ抵抗が上昇し、差動アンプ１４１の第１の出力端子１６４の電位は電源電圧ＶＤＤに上昇し、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＤＤとなる。
【００９５】
また、差動アンプ１４１の第１の出力端子１６４の電位が電源電圧ＶＤＤに上昇し、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＤＤとなると、ブースター回路１３７においては、ｎＭＯＳトランジスタ１８３はＯＮ状態となり、差動アンプ１７４は活性状態となる。この場合、駆動回路２８の出力信号ＴＨＲＵに立ち上がり遅延ペナルティ１９７が発生しているので、「耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの電位＞駆動回路２８の出力信号ＴＨＲＵの電位」となることから、差動アンプ１７４の第１の出力端子１８５の電位＝ＶＤＤとなり、出力制御信号ＯＵＴＲの電位＝ＶＤＤとなる。
【００９６】
ここで、差動アンプ１４１の第１の出力端子１６４の電位は、バッファ１６９〜１７２からなる遅延回路を介してｎＭＯＳトランジスタ１６８のゲートに与えられるので、差動アンプ１４１の第１の出力端子１６４の電位が電源電圧ＶＤＤとなった後、バッファ１６９〜１７２の合計遅延時間が経過すると、ｎＭＯＳトランジスタ１６８がＯＮ状態となり、差動アンプ１４１の第１の出力端子１６４の電位は、接地電圧ＶＳＳにリセットされ、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳ、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤに戻ると共に、ｎＭＯＳトランジスタ１８３はＯＦＦ状態となり、差動アンプ１７４は非活性となる。
【００９７】
また、差動アンプ１７４の第１の出力端子１８５の電位は、バッファ１９０〜１９３からなる遅延回路を介してｎＭＯＳトランジスタ１８９のゲートに与えられるので、差動アンプ１７４の第１の出力端子１８５の電位が電源電圧ＶＤＤとなった後、バッファ１９０〜１９３の合計遅延時間が経過すると、差動アンプ１７４の第１の出力端子１８５の電位は接地電圧ＶＳＳにリセットされ、出力制御信号ＯＵＴＲの電位＝ＶＳＳに戻る。
【００９８】
このように、立ち上がり遅延ペナルティ補償回路１３０は、駆動回路２８の出力信号ＴＨＲＵに立ち上がり遅延ペナルティが発生した場合に、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲをバッファ１６９〜１７２の合計遅延時間だけＨレベル、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲをバッファ１６９〜１７２の合計遅延時間だけＬレベル、出力制御信号ＯＵＴＲをバッファ１９０〜１９３の合計遅延時間（＞バッファ１６９〜１７２の合計遅延時間）だけＨレベルにするように動作する。
【００９９】
図８は立ち下がり遅延ペナルティ補償回路１３１の構成を示す回路図である。図８中、ＶｙはＶＳＳ電源ノイズがない状態での接地電圧ＶＳＳと同一電圧値の電圧であり、接地電圧ＶＳＳとは別の外部電源から供給される接地電圧ＶＳＳの変動の影響を受けない電圧（定電圧）、２０２は電圧Ｖｙを入力するためのＶｙ入力端子（外部端子）、２０３は立ち下がり遅延ペナルティ発生フラグ信号生成回路、２０４はブースター回路である。
【０１００】
立ち下がり遅延ペナルティ発生フラグ信号生成回路２０３は、ＶＳＳ電源ノイズを検出して、立ち下がり遅延ペナルティの発生を示す立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦ及び反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦを出力するものであり、ＶＳＳ電源ノイズ検出回路２０５と、分圧回路２０６、２０７と、差動アンプ２０８と、差動アンプ出力初期値設定回路２０９、２１０と、差動アンプ・セルフリセット回路２１１と、差動アンプ負荷バランス回路２１２を有している。
【０１０１】
ＶＳＳ電源ノイズ検出回路２０５は、接地電圧ＶＳＳを監視し、ＶＳＳ電源ノイズを検出するものであり、オペアンプ２１３の非反転入力端子をＶｙ入力端子２０２に接続し、オペアンプ２１３の出力端子をオペアンプ２１３の反転入力端子に接続している。２１４はＶＤＤ電源線、２１５はＶＳＳ電源線である。
【０１０２】
分圧回路２０６は、ＶＤＤ電源線２１６とＶＳＳ電源ノイズ検出回路２０５の出力端子との間に抵抗２１７、２１８を直列接続し、抵抗２１７と抵抗２１８との接続点２１９を出力端子とし、この出力端子２１９に、電源電圧ＶＤＤとＶＳＳ電源ノイズ検出回路２０５の出力電圧ＤＵＭＦとの電圧差を分圧した電圧ＩＮＬＦを得ることができるようにされている。
【０１０３】
分圧回路２０７は、ＶＤＤ電源線２２０とＶｙ入力端子２０２に接続されたＶｙ電圧線２２１との間に抵抗２２２、２２３を直列接続し、抵抗２２２と抵抗２２３との接続点２２４を出力端子とし、この出力端子２２４に、電源電圧ＶＤＤを分圧した電圧ＩＮＲＦを得ることができるようにされている。
【０１０４】
差動アンプ２０８は、分圧回路２０６の出力電圧ＩＮＬＦと分圧回路２０７の出力電圧ＩＮＲＦの電圧差を検出して立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦ及び反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦを生成するものであり、２２５、２２６は駆動用のｐＭＯＳトランジスタ、２２７、２２８は負荷用のｐＭＯＳトランジスタ、２２９は常にＯＮ状態とされるｎＭＯＳトランジスタである。
【０１０５】
ｐＭＯＳトランジスタ２２７は、ソースをＶＤＤ電源線２３０に接続し、ゲートをｐＭＯＳトランジスタ２２８のドレインに接続している。ｐＭＯＳトランジスタ２２８は、ソースをＶＤＤ電源線２３０に接続し、ゲートをｐＭＯＳトランジスタ２２７のドレインに接続している。
【０１０６】
ｐＭＯＳトランジスタ２２５は、ソースをｐＭＯＳトランジスタ２２７のドレインに接続し、ゲートを分圧回路２０６の出力端子２１９に接続し、ドレインをｎＭＯＳトランジスタ２２９のドレインに接続している。ｐＭＯＳトランジスタ２２６は、ソースをｐＭＯＳトランジスタ２２８のドレインに接続し、ゲートを分圧回路２０７の出力端子２２４に接続し、ドレインをｎＭＯＳトランジスタ２２９のドレインに接続している。ｎＭＯＳトランジスタ２２９は、ゲートをＶＤＤ電源線２３０に接続し、ソースをＶｙ電圧線２２１に接続している。
【０１０７】
この差動アンプ２０８は、ｐＭＯＳトランジスタ２２７のドレインとｐＭＯＳトランジスタ２２５のソースとの接続点２３１を第１の出力端子、ｐＭＯＳトランジスタ２２８のドレインとｐＭＯＳトランジスタ２２６のソースとの接続点２３２を第２の出力端子とし、第１の出力端子２３１に立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦ、第２の出力端子２３２に反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦを得るようにされている。
【０１０８】
また、差動アンプ２０８のｐＭＯＳトランジスタ２２５の入力電圧である分圧回路２０６の出力電圧ＩＮＬＦは、電源電圧ＶＤＤを分圧したものであり、差動アンプ２０８のｐＭＯＳトランジスタ２２６の入力電圧である分圧回路２０７の出力電圧ＩＮＲＦは、電源電圧ＶＤＤを分圧したものであるから、ｐＭＯＳトランジスタ２２５、２２６は、飽和領域ではなく、線形領域で動作し、一定のＯＮ抵抗を持つことになる。
【０１０９】
差動アンプ出力初期値設定回路２０９は、差動アンプ２０８の第１の出力端子２３１の初期電圧を接地電圧ＶＳＳに設定するためのものであり、２３３はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ２３３は、ソースを差動アンプ２０８の第１の出力端子２３１に接続し、ゲート及びドレインをＶｙ電圧線２２１に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ２３３の電流は、差動アンプ２０８及び差動アンプ・セルフリセット回路２１１の動作を損なわない程度に弱く設定する。
【０１１０】
差動アンプ出力初期値設定回路２１０は、差動アンプ２０８の第２の出力端子２３２の初期電圧を電源電圧ＶＤＤに設定するためのものであり、２３４はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ２３４は、ソースをＶＤＤ電源線２３０に接続し、ゲートをＶｙ電圧線２２１に接続し、ドレインを差動アンプ２０８の第２の出力端子２３２に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ２３４は、差動アンプ２０８の動作を損なわない程度に設定する。
【０１１１】
差動アンプ・セルフリセット回路２１１は、差動アンプ２０８の第１の出力端子２３１の電位を接地電圧ＶＳＳにリセットするものであり、２３５はｎＭＯＳトランジスタ、２３６〜２３９は遅延回路を構成するＣＭＯＳ型のバッファである。ｎＭＯＳトランジスタ２３５は、ドレインを差動アンプ２０８の第１の出力端子２３１に接続し、ソースをＶｙ電圧線２２１に接続している。バッファ２３６〜２３９は、縦列接続され、バッファ２３６の入力端子を差動アンプ２０８の第１の出力端子２３１に接続し、バッファ２３９の出力端子をｎＭＯＳトランジスタ２３５のゲートに接続している。
【０１１２】
差動アンプ負荷バランス回路２１２は、差動アンプ２０８の負荷バランスを取るためのものであり、２４０はｎＭＯＳトランジスタである。ｎＭＯＳトランジスタ２４０は、ｎＭＯＳトランジスタ２３５に対応するものであり、ドレインを差動アンプ２０８の第２の出力端子２３２に接続し、ゲート及びソースをＶｙ電圧線２２１に接続し、常にＯＦＦ状態となるようにされている。
【０１１３】
ブースター回路２０４は、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮと駆動回路２８の出力信号ＴＨＲＵとの電圧差を検出して、駆動回路１３２に与える出力制御信号ＯＵＴＦを生成するためのものであり、差動アンプ２４１と、差動アンプ出力初期値設定回路２４２、２４３と、差動アンプ・セルフリセット回路２４４と、差動アンプ負荷バランス回路２４５を有している。
【０１１４】
差動アンプ２４１において、２４６、２４７は駆動用のｐＭＯＳトランジスタ、２４８、２４９は負荷用のｐＭＯＳトランジスタ、２５０は立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦがＨレベルのときにＯＮ状態とされるｎＭＯＳトランジスタである。ｐＭＯＳトランジスタ２４８は、ソースをＶＤＤ電源線２３０に接続し、ゲートをｐＭＯＳトランジスタ２４９のドレインに接続している。ｐＭＯＳトランジスタ２４９は、ソースをＶＤＤ電源線２３０に接続し、ゲートをｐＭＯＳトランジスタ２４８のドレインに接続している。
【０１１５】
ｐＭＯＳトランジスタ２４６は、ソースをｐＭＯＳトランジスタ２４８のドレインに接続し、ゲートを駆動回路２８の出力端子３３に接続し、ドレインをｎＭＯＳトランジスタ２５０のドレインに接続している。ｐＭＯＳトランジスタ２４７は、ソースをｐＭＯＳトランジスタ２４９のドレインに接続し、ゲートを耐電源ノイズ性評価対象回路２６の出力端子２６Ｂに接続し、ドレインをｎＭＯＳトランジスタ２５０のドレインに接続している。ｎＭＯＳトランジスタ２５０は、ゲートを差動アンプ２０８の第１の出力端子２３１に接続し、ソースをＶｙ電圧線２２１に接続している。
【０１１６】
この差動アンプ２４１は、ｐＭＯＳトランジスタ２４８のドレインとｐＭＯＳトランジスタ２４６のソースとの接続点２５１を第１の出力端子、ｐＭＯＳトランジスタ２４９のドレインとｐＭＯＳトランジスタ２４７のソースとの接続点２５２を第２の出力端子とし、第２の出力端子２５２に出力制御信号ＯＵＴＦを得るようにされている。
【０１１７】
差動アンプ出力初期値設定回路２４２は、差動アンプ２４１の第１の出力端子２５１の初期電圧を接地電圧ＶＳＳに設定するためのものであり、２５３はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ２５３は、ソースを差動アンプ２４１の第１の出力端子２５１に接続し、ゲート及びドレインをＶｙ電圧線２２１に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ２５３の電流は、差動アンプ２４１及び差動アンプ・セルフリセット回路２４４の動作を損なわない程度に弱く設定する。
【０１１８】
差動アンプ出力初期値設定回路２４３は、差動アンプ２４１の第２の出力端子２５２の初期電圧を電源電圧ＶＤＤに設定するためのものであり、２５４はｐＭＯＳトランジスタである。ｐＭＯＳトランジスタ２５４は、ソースをＶＤＤ電源線２３０に接続し、ゲートをＶｙ電圧線２２１に接続し、ドレインを差動アンプ２４１の第２の出力端子２５２に接続し、常にＯＮ状態となるようにされている。なお、ｐＭＯＳトランジスタ２５４の電流は、差動アンプ２４１の動作を損なわない程度に設定する。
【０１１９】
差動アンプ・セルフリセット回路２４４は、差動アンプ２４１の第１の出力端子２５１の電位を接地電圧ＶＳＳにリセットするものであり、２５５はｎＭＯＳトランジスタ、２５６〜２５９は遅延回路を構成するＣＭＯＳ型のバッファである。ｎＭＯＳトランジスタ２５５は、ドレインを差動アンプ２４１の第１の出力端子２５１に接続し、ソースをＶｙ電圧線２２１に接続している。
【０１２０】
バッファ２５６〜２５９は、縦列接続され、バッファ２５６の入力端子を差動アンプ２４１の第１の出力端子２５１に接続し、バッファ２５９の出力端子をｎＭＯＳトランジスタ２５５のゲートに接続している。なお、バッファ２５６〜２５９の合計遅延時間がバッファ２３６〜２３９の合計遅延時間よりも長くなるようにバッファ２３６〜２３９、２５６〜２５９の回路定数を設定する。
【０１２１】
差動アンプ負荷バランス回路２４５において、差動アンプ２４１の負荷バランスを取るためのものであり、２６０はｎＭＯＳトランジスタである。ｎＭＯＳトランジスタ２６０は、ｎＭＯＳトランジスタ２５５に対応するものであり、ドレインを差動アンプ２４１の第２の出力端子２５２に接続し、ゲート及びソースをＶｙ電圧線２２１に接続し、常にＯＦＦ状態となるようにされている。
【０１２２】
図９は立ち下がり遅延ペナルティ補償回路１３１の動作を説明するための電圧波形図である。（Ａ）は電圧Ｖｙ、ＶＳＳ電源ノイズ検出回路２０５の出力電圧ＤＵＭＦ、分圧回路２０６の出力電圧ＩＮＬＦ及び分圧回路２０７の出力電圧ＩＮＲＦ、（Ｂ）は立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦ、（Ｃ）は耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮ及び駆動回路２８の出力信号ＴＨＲＵ、（Ｄ）はブースター回路２０４が出力する出力制御信号ＯＵＴＦを示している。
【０１２３】
初期状態において、テスト信号ＴＥＳＴ＝Ｌレベルの場合には、ＶＳＳ電源ノイズ検出回路２０５の出力電圧ＤＵＭＦ＝Ｖｙとなる。また、ｐＭＯＳトランジスタ２３３は常にＯＮ状態とされるので、差動アンプ２０８の第１の出力端子２３１の電位は接地電圧ＶＳＳとなり、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＳＳ、ブースター回路２０４のｎＭＯＳトランジスタ２５０がＯＦＦ状態となると共に、ｎＭＯＳトランジスタ２３５はＯＦＦ状態となる。また、ｐＭＯＳトランジスタ２３４は常にＯＮ状態とされるので、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤとなっている。
【０１２４】
また、ブースター回路２０４においては、差動アンプ２４１は、ｎＭＯＳトランジスタ２５０がＯＦＦ状態になるので、非活性状態にある。また、ｐＭＯＳトランジスタ２５３は常にＯＮ状態とされるので、差動アンプ２４１の第１の出力端子２５１の電位は接地電圧ＶＳＳとなると共に、ｎＭＯＳトランジスタ２５５はＯＦＦ状態となる。また、ｐＭＯＳトランジスタ２５４は常にＯＮ状態とされるので、差動アンプ２４１の第２の出力端子２５２の電位は電源電圧ＶＤＤとなり、出力制御信号ＯＵＴＦの電位は電源電圧ＶＤＤとなる。
【０１２５】
ここで、電源ノイズ発生回路２７を動作させない場合には、ＶＳＳ電源ノイズ検出回路２０５の出力電圧ＤＵＭＦ＝Ｖｙが維持され、差動アンプ２０８の第１の出力端子２３１及び第２の出力端子２３２の電位は変化しないので、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＳＳ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤ、出力制御信号ＯＵＴＦの電位＝ＶＤＤが維持される。
【０１２６】
これに対して、電源ノイズ発生回路２７を動作させた場合において、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの立ち下がりのタイミングで電源ノイズ発生回路２７からＶＳＳ電源ノイズが発生すると、駆動回路２８の出力信号ＴＨＲＵに立ち下がり遅延ペナルティ２６２が発生する。
【０１２７】
また、この場合、ＶＳＳ電源ノイズ検出回路２０５の出力電圧ＤＵＭＦに電圧上昇２６３が発生し、分圧回路２０６の出力電圧ＩＮＬＦにも電圧上昇２６４が発生する。この結果、差動アンプ２０８の駆動用トランジスタであるｐＭＯＳトランジスタ２２５のＯＮ抵抗が上昇し、差動アンプ２０８の第１の出力端子２３１の電位は電源電圧ＶＤＤに上昇し、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＤＤとなる。
【０１２８】
また、差動アンプ２０８の第１の出力端子２３１の電位が電源電圧ＶＤＤに上昇し、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＤＤとなると、ブースター回路２０４においては、ｎＭＯＳトランジスタ２５０はＯＮ状態となり、差動アンプ２４１は活性状態となる。この場合、駆動回路２８の出力信号ＴＨＲＵに立ち下がり遅延ペナルティ２６２が発生しているので、「耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの電位＜駆動回路２８の出力信号ＴＨＲＵの電位」となることから、差動アンプ２４１の第１の出力端子２５１の電位＝ＶＤＤ、第２の出力端子２５２の電位＝ＶＳＳとなり、出力制御信号ＯＵＴＦの電位＝ＶＳＳとなる。
【０１２９】
ここで、差動アンプ２０８の第１の出力端子２３１の電位は、バッファ２３６〜２３９からなる遅延回路を介してｎＭＯＳトランジスタ２３５のゲートに与えられるので、差動アンプ２０８の第１の出力端子２３１の電位が電源電圧ＶＤＤとなった後、バッファ２３６〜２３９の合計遅延時間が経過すると、ｎＭＯＳトランジスタ２３５がＯＮ状態となり、差動アンプ２０８の第１の出力端子２３１の電位は、接地電圧ＶＳＳにリセットされ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＳＳ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤに戻ると共に、ｎＭＯＳトランジスタ２５０はＯＦＦ状態となり、差動アンプ２４１は非活性となる。
【０１３０】
また、差動アンプ２４１の第１の出力端子２５１の電位は、バッファ２５６〜２５９からなる遅延回路を介してｎＭＯＳトランジスタ２５５のゲートに与えられるので、差動アンプ２４１の第１の出力端子２５１の電位が電源電圧ＶＤＤとなった後、バッファ２５６〜２５９の合計遅延時間が経過すると、差動アンプ２４１の第１の出力端子２５１の電位は接地電圧ＶＳＳにリセットされ、第２の出力端子２５２の電位＝ＶＤＤ、出力制御信号ＯＵＴＦの電位＝ＶＤＤになる。
【０１３１】
このように、立ち下がり遅延ペナルティ補償回路１３１は、駆動回路２８の出力信号ＴＨＲＵに立ち下がり遅延ペナルティが発生した場合に、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦをバッファ２３６〜２３９の合計遅延時間だけＨレベル、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦをバッファ２３６〜２３９の合計遅延時間だけＬレベル、出力制御信号ＯＵＴＦをバッファ２５６〜２５９の合計遅延時間（＞バッファ２３６〜２３９の合計遅延時間）だけＬレベルにするように動作する。
【０１３２】
図１０は駆動回路１３２の構成を示す回路図である。図１０中、２６７はＣＭＯＳ型のインバータ、２６８はトーテムポール回路、２６９はＣＭＯＳ型のインバータであり、２７０〜２７４はｐＭＯＳトランジスタ、２７５〜２７９はｎＭＯＳトランジスタである。
【０１３３】
インバータ２６７において、ｐＭＯＳトランジスタ２７０は、ソースをＶＤＤ電源線２８０に接続し、ゲートに立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦが与えられるように構成されている。ｐＭＯＳトランジスタ２７１は、ソースをｐＭＯＳトランジスタ２７０のドレインに接続し、ゲートに駆動回路２８の出力信号ＴＨＲＵが与えられるように構成されている。
【０１３４】
ｎＭＯＳトランジスタ２７５は、ドレインをｐＭＯＳトランジスタ２７１のドレインに接続し、ゲートに駆動回路２８の出力信号ＴＨＲＵが与えられるように構成されている。ｎＭＯＳトランジスタ２７６は、ドレインをｎＭＯＳトランジスタ２７５のソースに接続し、ソースをＶＳＳ電源線２８１に接続し、ゲートに反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲが与えられるように構成されている。
【０１３５】
また、ｐＭＯＳトランジスタ２７１のドレインとｎＭＯＳトランジスタ２７５のドレインとの接続点２８２をインバータ２６７の出力端子とし、この出力端子２８２をインバータ２６９の入力端子２８３に接続している。
【０１３６】
トーテムポール回路２６８において、ｐＭＯＳトランジスタ２７２は、ソースをＶＤＤ電源線２８０に接続し、ゲートに反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦが与えられるように構成されている。ｐＭＯＳトランジスタ２７３は、ソースをｐＭＯＳトランジスタ２７２のドレインに接続し、ゲートに出力制御信号ＯＵＴＦが与えられるように構成されている。
【０１３７】
ｎＭＯＳトランジスタ２７７は、ドレインをｐＭＯＳトランジスタ２７３のドレインに接続し、ゲートに出力制御信号ＯＵＴＲが与えられるように構成されている。ｎＭＯＳトランジスタ２７８は、ドレインをｎＭＯＳトランジスタ２７７のソースに接続し、ソースをＶＳＳ電源線２８１に接続し、ゲートに立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲが与えられるように構成されている。
【０１３８】
また、ｐＭＯＳトランジスタ２７３のドレインとｎＭＯＳトランジスタ２７７のドレインとの接続点２８４をトーテムポール回路２６８の出力端子とし、この出力端子２６８をインバータ２６９の入力端子２８３に接続している。
【０１３９】
図１１は駆動回路１３２の動作を説明するための電圧波形図である。（Ａ）は駆動回路２８の出力信号ＴＨＲＵ、（Ｂ）は立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲ、（Ｃ）は出力制御信号ＯＵＴＲ、（Ｄ）は立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦ、（Ｅ）は出力制御信号ＯＵＴＦ、（Ｆ）は駆動回路１３２の出力信号ＯＵＴ（本発明の第１実施形態の出力信号ＯＵＴ）を示している。
【０１４０】
駆動回路１３２においては、電源ノイズ発生回路２７を動作させない場合には、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳ、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤ、出力制御信号ＯＵＴＲの電位＝ＶＳＳ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＳＳ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤ、出力制御信号ＯＵＴＦの電位＝ＶＤＤという状態になる（図７、図９参照）。
【０１４１】
この結果、インバータ２６７においては、ｐＭＯＳトランジスタ２７０及びｎＭＯＳトランジスタ２７６はＯＮ状態となり、インバータ２６７は活性状態となる。また、トーテムポール回路２６８においては、ｐＭＯＳトランジスタ２７２及びｎＭＯＳトランジスタ２７８がＯＦＦ状態となり、トーテムポール回路２６８は非活性状態となる。したがって、この状態で、駆動回路２８から出力信号ＴＨＲＵが出力されると、駆動回路２８が出力する出力信号ＴＨＲＵは、インバータ２６７、２６９を介して出力信号ＯＵＴとして出力される。
【０１４２】
これに対して、電源ノイズ発生回路２７を動作させた場合において、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの立ち上がり時にＶＤＤ電源ノイズがあると、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＤＤ、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＳＳ、出力制御信号ＯＵＴＲの電位＝ＶＤＤ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＳＳ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤ、出力制御信号ＯＵＴＦの電位＝ＶＤＤという状態になる（図７、図９参照）。
【０１４３】
この結果、インバータ２６７においては、ｐＭＯＳトランジスタ２７０はＯＮ状態、ｎＭＯＳトランジスタ２７６がＯＦＦ状態となるが、駆動回路２８の出力信号ＴＨＲＵはＶＤＤに立ち上がるので、ｐＭＯＳトランジスタ２７１はＯＦＦ状態となり、インバータ２６７の出力は高インピーダンスとなる。他方、トーテムポール回路２６８においては、ｐＭＯＳトランジスタ２７２、２７３がＯＦＦ状態、ｎＭＯＳトランジスタ２７７、２７８がＯＮ状態となり、トーテムポール回路２６８の出力電圧は接地電圧ＶＳＳに立ち下がり、インバータ２６９の出力信号ＯＵＴはＶＤＤに立ち上がる。
【０１４４】
その後、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの立ち下がり時にＶＳＳ電源ノイズがあると、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳ、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤ、出力制御信号ＯＵＴＲの電位＝ＶＳＳ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＤＤ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＳＳ、出力制御信号ＯＵＴＦの電位＝ＶＳＳという状態になる（図７、図９参照）。
【０１４５】
この結果、インバータ２６７においては、ｐＭＯＳトランジスタ２７０はＯＦＦ状態、ｎＭＯＳトランジスタ２７６がＯＮ状態となるが、駆動回路２８の出力信号ＴＨＲＵはＶＳＳに立ち下がるので、ｎＭＯＳトランジスタ２７５はＯＦＦ状態となり、インバータ２６７の出力は高インピーダンスになる。他方、トーテムポール回路２６８においては、ｐＭＯＳトランジスタ２７２、２７３がＯＮ状態、ｎＭＯＳトランジスタ２７７、２７８がＯＦＦ状態となり、トーテムポール回路２６８の出力電圧は電源電圧ＶＤＤに立ち上がり、インバータ２６９の出力信号ＯＵＴ＝ＶＳＳに立ち下がる。
【０１４６】
このように、駆動回路１３２は、電源ノイズ発生回路２７から電源ノイズを発生させない場合には、駆動回路２８の出力信号ＴＨＲＵをインバータ２６７、２６９を介して出力信号ＯＵＴとして出力し、また、電源ノイズ発生回路２７から電源ノイズを発生させる場合において、駆動回路２８の出力信号ＴＨＲＵに遅延ペナルティが発生する場合には、トーテムポール回路２６８から遅延ペナルティの小さい出力信号を出力させ、このトーテムポール回路２６８の出力信号をインバータ２６９を介して出力する。
【０１４７】
図１２は本発明の第１実施形態の効果を説明するための電圧波形図である。（Ａ）はクロック信号ＣＬＫ、（Ｂ）はＶＤＤ電源ノイズが発生された場合の駆動回路２８のＶＤＤ電源線３０の電位変化２９１と、ＶＳＳ電源ノイズが発生された場合の駆動回路２８のＶＳＳ電源線３１の電位変化２９２と、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮと、ＶＤＤ電源ノイズ及びＶＳＳ電源ノイズが発生された場合の出力信号ＯＵＴと、遅延ペナルティ補償回路３４がない場合の出力信号ＯＵＴ´を示している。
【０１４８】
ここで、仮に、遅延ペナルティ補償回路３４を設けない場合において、電源ノイズ発生回路２７を動作させ、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮのＬレベルからＨレベルへの立ち上がり時に、電源ノイズ発生回路２７においてＶＤＤ電源ノイズを発生させると、このＶＤＤ電源ノイズは、耐電源ノイズ性評価対象回路２６のみならず、駆動回路２８にも伝播し、駆動回路２８では、ＶＤＤ電源線３０にＶＤＤ電源ノイズ２９４が発生し、駆動回路２８の出力端子３３のＬレベルからＨレベルへの変化が遅延し、出力端子４１に得られる出力信号ＯＵＴ´のＬレベルからＨレベルヘの変化に立ち上がり遅延ペナルティ２９５が発生してしまう。
【０１４９】
また、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮのＨレベルからＬレベルへの立ち下がり時に、電源ノイズ発生回路２７においてＶＳＳ電源ノイズを発生させると、このＶＳＳ電源ノイズは、耐電源ノイズ性評価対象回路２６のみならず、駆動回路２８にも伝播し、駆動回路２８では、ＶＳＳ電源線３１にＶＳＳ電源ノイズ２９６が発生し、駆動回路２８の出力端子３３のＨレベルからＬレベルへの変化が遅延し、出力端子４１に得られる出力信号ＯＵＴ´のＨレベルからＬレベルヘの変化に立ち下がり遅延ペナルティ２９７が発生してしまう。
【０１５０】
しかしながら、本発明の第１実施形態によれば、遅延ペナルティ補償回路３４を設けているので、電源ノイズ発生回路２７を動作させ、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮのＬレベルからＨレベルへの立ち上がり時に、電源ノイズ発生回路２７においてＶＤＤ電源ノイズを発生させると、このＶＤＤ電源ノイズは、耐電源ノイズ性評価対象回路２６のみならず、駆動回路２８にも伝播し、駆動回路２８において、ＶＤＤ電源線３０にＶＤＤ電源ノイズ２９４が発生し、駆動回路２８の出力端子３３のＬレベルからＨレベルへの変化が遅延したとしても、出力端子４１に得られる出力信号ＯＵＴに含まれる立ち上がり遅延ペナルティを小さくすることができる。
【０１５１】
また、耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮのＬレベルからＨレベルへの立ち下がり時に、電源ノイズ発生回路２７においてＶＳＳ電源ノイズを発生させると、このＶＳＳ電源ノイズは、耐電源ノイズ性評価対象回路２６のみならず、駆動回路２８にも伝播し、駆動回路２８において、ＶＳＳ電源線３１にＶＳＳ電源ノイズ２９６が発生し、駆動回路２８の出力端子３３のＬレベルからＨレベルへの変化が遅延したとしても、出力端子４１に得られる出力信号ＯＵＴに含まれる立ち下がり遅延ペナルティを小さくすることができる。
【０１５２】
このように、本発明の第１実施形態によれば、遅延ペナルティ補償回路３４によって、電源ノイズ発生回路２７が発生する電源ノイズの影響により、耐電源ノイズ性評価対象回路２６の後段に接続された駆動回路２８で発生する耐電源ノイズ性評価対象回路２６の出力信号ＢＵＦＩＮの信号伝播遅延を小さくし、耐電源ノイズ性評価対象回路２６の耐電源ノイズ性の評価を高精度で行うことができる。
【０１５３】
（第２実施形態）
図１３は本発明の第２実施形態の要部を示す回路図である。図１３中、３００はチップ、３０１は耐電源ノイズ性を評価すべき対象である耐電源ノイズ性評価対象回路、３０２は耐電源ノイズ性評価対象回路３０１にテスト用の電源ノイズを与えるための電源ノイズ発生回路である。
【０１５４】
電源ノイズ発生回路３０２は、図２に示す電源ノイズ発生回路２７と同一構成とされており、クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、ＶＤＤ電源ノイズを発生し、また、クロック信号ＣＬＫがＨレベルからＬレベルに立ち下がると、ＶＳＳ電源ノイズを発生するように構成されている。
【０１５５】
また、３０３は耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮを外部に出力するための駆動回路、３０４は電源ノイズ発生回路３０２から発生される電源ノイズが駆動回路３０３に影響を与えることにより駆動回路３０３で発生する耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮの伝播遅延の増加である遅延ペナルティを小さくするための遅延ペナルティ補償回路である。
【０１５６】
本発明の第２実施形態は、耐電源ノイズ性評価対象回路３０１が本来的に搭載される半導体装置においては、耐電源ノイズ性評価対象回路３０１の後段に駆動回路３０３が接続されることを前提としており、そのため、耐電源ノイズ性評価対象回路３０１のみならず、駆動回路３０３も搭載している。
【０１５７】
また、３０５はテスト信号（ＴＥＳＴ）入力端子であり、テスト信号ＴＥＳＴは耐電源ノイズ性評価対象回路３０１に与えられる。３０６は電源ノイズ幅設定信号（ＮＷ）入力端子、３０７は電源ノイズ量設定信号（ＮＱ０）入力端子、３０８は電源ノイズ量設定信号（ＮＱ１）入力端子、３０９は電源ノイズ量設定信号（ＮＱ２）入力端子、３１０はクロック信号（ＣＬＫ）入力端子であり、電源ノイズ幅設定信号ＮＷ、電源ノイズ量設定信号ＮＱ０〜ＮＱ２及びクロック信号ＣＬＫは、電源ノイズ発生回路３０２に与えられる。
【０１５８】
また、３１１は出力端子であり、出力端子３１１には、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮが駆動回路３０３を介して出力されるか、又は、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮが駆動回路３０３と遅延ペナルティ補償回路３０４の駆動回路からなる駆動回路を介して出力される。
【０１５９】
図１４は駆動回路３０３及び遅延ペナルティ補償回路３０４の構成を示す回路図である。駆動回路３０３において、３１４、３１５はＣＭＯＳ型のインバータであり、３１６、３１７はｐＭＯＳトランジスタ、３１８、３１９はｎＭＯＳトランジスタ、３２０はＶＤＤ電源線、３２１はＶＳＳ電源線である。また、遅延ペナルティ補償回路３０４において、３２２は立ち上がり遅延ペナルティ補償回路、３２３は立ち下がり遅延ペナルティ補償回路、３２４は駆動回路である。
【０１６０】
立ち上がり遅延ペナルティ補償回路３２２は、図６に示す立ち上がり遅延ペナルティ補償回路１３０からブースター回路１３７を除外した回路構成とされている。立ち下がり遅延ペナルティ補償回路３２３は、図８に示す立ち下がり遅延ペナルティ補償回路１３１からブースター回路２０４を除外した回路構成とされている。また、駆動回路３２４において、３２５、３２６はＣＭＯＳ型のインバータであり、３２７〜３３０はｐＭＯＳトランジスタ、３３１〜３３４はｎＭＯＳトランジスタ、３３５はＶＤＤ電源線、３３６はＶＳＳ電源線である。
【０１６１】
本発明の第２実施形態は、電源ノイズ発生回路３０２において発生させた電源ノイズを配線などの電源ノイズ伝播経路を介して耐電源ノイズ性評価対象回路３０１に与えるというものであり、出力端子３１１に得られる出力信号ＯＵＴを観測することにより、耐電源ノイズ性評価対象回路３０１の耐電源ノイズ性をテストすることを可能とするものである。
【０１６２】
図１５は本発明の第２実施形態の動作を説明するための電圧波形図である。（Ａ）は耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮ、（Ｂ）は反転立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲ、（Ｃ）は反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦ、（Ｄ）はインバータ３１４、３２５の接続点３３７の信号ＢＵＦＭ、（Ｅ）は反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲ、（Ｆ）は立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦ、（Ｇ）は出力信号ＯＵＴを示している。
【０１６３】
本発明の第２実施形態においては、電源ノイズ発生回路３０２を動作させない場合には、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤ、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳという状態になる。この結果、インバータ３２５においては、ｐＭＯＳトランジスタ３２７及びｎＭＯＳトランジスタ３３３はＯＦＦ状態となり、インバータ３２５は非活性状態となる。したがって、インバータ３１４は、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮを反転した信号ＢＵＦＭを出力する。
【０１６４】
また、この場合、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＳＳという状態になる。この結果、インバータ３２６においては、ｐＭＯＳトランジスタ３２９及びｎＭＯＳトランジスタ３３４がＯＦＦ状態となり、インバータ３２６は非活性状態となる。したがって、インバータ３１５は、信号ＢＵＦＭを反転して出力信号ＯＵＴを出力する。
【０１６５】
これに対して、電源ノイズ発生回路３０２を動作させた場合において、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮの立ち上がり時にＶＤＤ電源ノイズがあると、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＤＤ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＤＤという状態となる。この結果、インバータ３２５においては、ｐＭＯＳトランジスタ３２７はＯＦＦ状態、ｎＭＯＳトランジスタ３３３はＯＮ状態となる。したがって、インバータ３１４、３２５は、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮの立ち上がりに対応させて、信号ＢＵＦＭの電位を立ち下げる。
【０１６６】
また、この場合、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＳＳ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＤＤという状態になる。この結果、インバータ３２６においては、ｐＭＯＳトランジスタ３２９はＯＮ状態、ｎＭＯＳトランジスタ３３４はＯＦＦ状態となる。したがって、インバータ３１５、３２６は、信号ＢＵＦＭの立ち下がりに対応させて出力信号ＯＵＴを立ち上げる。
【０１６７】
その後、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮの立ち下がり時にＶＳＳ電源ノイズがあると、立ち上がり遅延ペナルティ発生フラグ信号ＦＬＧＲの電位＝ＶＳＳ、反転立ち下がり遅延ペナルティ発生フラグ信号／ＦＬＧＦの電位＝ＶＳＳとなる。この結果、インバータ３２５においては、ｐＭＯＳトランジスタ３２７はＯＮ状態、ｎＭＯＳトランジスタ３３３はＯＦＦ状態となる。したがって、インバータ３１４、３２５は、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮの立ち下がりに対応させて、信号ＢＵＦＭの電位を立ち上げる。
【０１６８】
また、この場合、反転立ち上がり遅延ペナルティ発生フラグ信号／ＦＬＧＲの電位＝ＶＤＤ、立ち下がり遅延ペナルティ発生フラグ信号ＦＬＧＦの電位＝ＶＤＤという状態になる。この結果、インバータ３２６においては、ｐＭＯＳトランジスタ３２９はＯＦＦ状態、ｎＭＯＳトランジスタ３３４はＯＮ状態となる。したがって、インバータ３１５、３２６は、信号ＢＵＦＭの立ち上がりに対応させて出力信号ＯＵＴを立ち下げる。
【０１６９】
以上のように、本発明の第２実施形態によれば、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮのＬレベルからＨレベルへの立ち上がり時に、電源ノイズ発生回路３０２においてＶＤＤ電源ノイズを発生させた場合において、このＶＤＤ電源ノイズが、耐電源ノイズ性評価対象回路３０１のみならず、駆動回路３０３に伝播し、立ち上がり遅延ペナルティが発生しても、遅延ペナルティ補償回路３０４により、出力端子３１１に得られる出力信号ＯＵＴに含まれる立ち上がり遅延ペナルティを小さくすることができる。
【０１７０】
また、耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮのＨレベルからＬレベルへの立ち下がり時に、電源ノイズ発生回路３０２においてＶＳＳ電源ノイズを発生させた場合において、このＶＳＳ電源ノイズが、耐電源ノイズ性評価対象回路３０１のみならず、駆動回路３０３に伝播し、立ち下がり遅延ペナルティが発生しても、遅延ペナルティ補償回路３０４により、出力端子３１１に得られる出力信号ＯＵＴに含まれる立ち下がり遅延ペナルティを小さくすることができる。
【０１７１】
このように、本発明の第２実施形態によれば、遅延ペナルティ補償回路３０４により、電源ノイズ発生回路３０２が発生する電源ノイズの影響により、耐電源ノイズ性評価対象回路３０１の後段に接続された駆動回路３０３で発生する耐電源ノイズ性評価対象回路３０１の出力信号ＢＵＦＩＮの信号伝播遅延を小さくし、耐電源ノイズ性評価対象回路３０１の耐電源ノイズ性の評価を高精度で行うことができる。
【図面の簡単な説明】
【０１７２】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備える電源ノイズ発生回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える電源ノイズ発生回路の動作を示す表図である。
【図４】本発明の第１実施形態が備える電源ノイズ発生回路の動作を示す電圧波形図である。
【図５】本発明の第１実施形態が備える遅延ペナルティ補償回路の構成を示す回路図である。
【図６】本発明の第１実施形態が備える遅延ペナルティ補償回路内の立ち上がり遅延ペナルティ補償回路の構成を示す回路図である。
【図７】本発明の第１実施形態が備える遅延ペナルティ補償回路内の立ち上がり遅延ペナルティ補償回路の動作を説明するための電圧波形図である。
【図８】本発明の第１実施形態が備える遅延ペナルティ補償回路内の立ち下がり遅延ペナルティ補償回路の構成を示す回路図である。
【図９】本発明の第１実施形態が備える遅延ペナルティ補償回路内の立ち下がり遅延ペナルティ補償回路の動作を説明するための電圧波形図である。
【図１０】本発明の第１実施形態が備える遅延ペナルティ補償回路内の駆動回路の構成を示す回路図である。
【図１１】本発明の第１実施形態が備える遅延ペナルティ補償回路内の駆動回路の動作を説明するための電圧波形図である。
【図１２】本発明の第１実施形態の効果を説明するための電圧波形図である。
【図１３】本発明の第２実施形態の要部を示す回路図である。
【図１４】本発明の第２実施形態が備える駆動回路及び遅延ペナルティ補償回路の構成を示す回路図である。
【図１５】本発明の第２実施形態の動作を説明するための電圧波形図である。
【図１６】従来の半導体装置の一例の要部を示す回路図である。
【図１７】図１６に示す従来の半導体装置が有する問題点を説明するための電圧波形図である。
【符号の説明】
【０１７３】
（図１）
２５…チップ
２６…耐電源ノイズ性評価対象回路
２７…電源ノイズ発生回路
２８…駆動回路
２９…オペアンプ
３０…ＶＤＤ電源線
３１…ＶＳＳ電源線
３２…駆動回路２８の入力端子
３３…駆動回路２８の出力端子
３４…遅延ペナルティ補償回路
３５…テスト信号用の入力端子
３６…電源ノイズ幅設定信号用の入力端子
３７〜３９…電源ノイズ量設定信号用の入力端子
４０…クロック信号用の入力端子
４１…出力端子
（図２）
４５…インバータ
４６〜５３…電源ノイズ発生ユニット
５４〜６１…ＡＮＤ回路
６２〜１０９…インバータ
１１０…ＶＤＤ電源線
１１１…ＶＳＳ電源線
（図４）
１１５…ＶＤＤ電源線１１０の電位変化
１１６…ＶＳＳ電源線１１１の電位変化
１１７、１１９、１２１、１２３、１２５、１２７…ＶＤＤ電源ノイズ
１１８、１２０、１２２、１２４、１２６、１２８…ＶＳＳ電源ノイズ
（図５）
１３０…立ち上がり遅延ペナルティ補償回路
１３１…立ち下がり遅延ペナルティ補償回路
１３２…駆動回路
（図６）
１３５…Ｖｘ入力端子（外部端子）
１３６…遅延ペナルティ発生フラグ信号生成回路
１３７…ブースター回路
１３８…ＶＤＤ電源ノイズ検出回路
１３９、１４０…分圧回路
１４１…差動アンプ
１４２、１４３…差動アンプ出力初期値設定回路
１４４…差動アンプ・セルフリセット回路
１４５…差動アンプ負荷バランス回路
１４６…オペアンプ
１４７…ＶＤＤ電源線
１４８…ＶＳＳ電源線
１４９…ＶＳＳ電源線
１５０、１５１…抵抗
１５２…分圧回路１３９の出力端子
１５３…Ｖｘ電圧線
１５４…ＶＳＳ電源線
１５５、１５６…抵抗
１５７…分圧回路１４０の出力端子
１５８、１５９…ｎＭＯＳトランジスタ
１６０、１６１…ｐＭＯＳトランジスタ
１６２…ｎＭＯＳトランジスタ
１６３…ＶＳＳ電源線
１６４…差動アンプ１４１の第１の出力端子
１６５…差動アンプ１４１の第２の出力端子
１６６、１６７…ｐＭＯＳトランジスタ
１６８…ｎＭＯＳトランジスタ
１６９〜１７２…バッファ
１７３…ｎＭＯＳトランジスタ
１７４…差動アンプ
１７５、１７６…差動アンプ出力初期値設定回路
１７７…差動アンプ・セルフリセット回路
１７８…差動アンプ負荷バランス回路
１７９、１８０…ｎＭＯＳトランジスタ
１８１、１８２…ｐＭＯＳトランジスタ
１８３…ｎＭＯＳトランジスタ
１８４…ＶＳＳ電源線
１８５…差動アンプ１７４の第１の出力端子
１８６…差動アンプ１７４の第２の出力端子
１８７、１８８…ｐＭＯＳトランジスタ
１８９…ｎＭＯＳトランジスタ
１９０〜１９３…バッファ
１９４…ｎＭＯＳトランジスタ
（図８）
２０２…Ｖｙ入力端子（外部端子）
２０３…立ち下がり遅延ペナルティ発生フラグ信号生成回路
２０４…ブースター回路
２０５…ＶＳＳ電源ノイズ検出回路
２０６、２０７…分圧回路
２０８…差動アンプ
２０９、２１０…差動アンプ出力初期値設定回路
２１１…差動アンプ・セルフリセット回路
２１２…差動アンプ負荷バランス回路
２１３…オペアンプ
２１４…ＶＤＤ電源線
２１５…ＶＳＳ電源線
２１６…ＶＤＤ電源線
２１７、２１８…抵抗
２１９…分圧回路２０６の出力端子
２２０…ＶＤＤ電源線
２２１…Ｖｙ電圧線
２２２、２２３…抵抗
２２４…分圧回路２０７の出力端子
２２５、２２６…ｎＭＯＳトランジスタ
２２７、２２８…ｐＭＯＳトランジスタ
２２９…ｎＭＯＳトランジスタ
２３０…ＶＤＤ電源線
２３１…差動アンプ２０８の第１の出力端子
２３２…差動アンプ２０８の第２の出力端子
２３３、２３４…ｐＭＯＳトランジスタ
２３５…ｎＭＯＳトランジスタ
２３６〜２３９…バッファ
２４０…ｎＭＯＳトランジスタ
２４１…差動アンプ
２４２、２４３…差動アンプ出力初期値設定回路
２４４…差動アンプ・セルフリセット回路
２４５…差動アンプ負荷バランス回路
２４６〜２４９…ｐＭＯＳトランジスタ
２５０…ＮＭＯＳトランジスタ
２５１…差動アンプ２４０の第１の出力端子
２５２…差動アンプ２４０の第２の出力端子
２５３、２５４…ｐＭＯＳトランジスタ
２５５…ｎＭＯＳトランジスタ
２５６〜２５９…バッファ
２６０…ｎＭＯＳトランジスタ
（図１０）
２６７…インバータ
２６８…トーテムポール回路
２６９…インバータ
２７０〜２７４…ｐＭＯＳトランジスタ
２７５〜２７９…ｎＭＯＳトランジスタ
（図１２）
２９１…ＶＤＤ電源線３０の電位変化
２９２…ＶＳＳ電源線３１の電位変化
２９４…ＶＤＤ電源線３０のＶＤＤ電源ノイズ
２９６…ＶＳＳ電源線３１のＶＳＳ電源ノイズ
（図１３）
３０１…耐電源ノイズ性評価対象回路
３０２…電源ノイズ発生回路
３０３…駆動回路
３０４…遅延ペナルティ補償回路
３０５…テスト信号入力端子
３０６…電源ノイズ幅設定信号入力端子
３０７〜３０９…電源ノイズ量設定信号入力端子
３１０…クロック信号入力端子
３１１…出力端子
（図１４）
３１４、３１５…インバータ
３１６、３１７…ｐＭＯＳトランジスタ
３１８、３１９…ｎＭＯＳトランジスタ
３２０…ＶＤＤ電源線
３２１…ＶＳＳ電源線
３２２…立ち上がり遅延ペナルティ補償回路
３２３…立ち下がり遅延ペナルティ補償回路
３２４…駆動回路
３２５、３２６…インバータ
３２７〜３３０…ｐＭＯＳトランジスタ
３３１〜３３４…ｎＭＯＳトランジスタ
３３５…ＶＤＤ電源線
３３６…ＶＳＳ電源線
（図１６）
１…チップ
２…耐電源ノイズ性評価対象回路
３…電源ノイズ発生回路
４…駆動回路
５…オペアンプ
６…ＶＤＤ電源線
７…ＶＳＳ電源線
８…駆動回路４の入力端子
９…駆動回路４の出力端子
１０…テスト信号用の入力端子
１１…電源ノイズ幅設定信号用の入力端子
１２…電源ノイズ量設定信号用の入力端子
１３…クロック信号用の入力端子
１４…出力端子
（図１７）
１５…駆動回路４のＶＤＤ電源線６の電位変化
１６…駆動回路４のＶＳＳ電源線７の電位変化
１７…駆動回路４の入力端子８の電位変化
１８…駆動回路４の出力端子９の電位変化
１９…ＶＤＤ電源ノイズ
２０…ＶＳＳ電源ノイズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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