(57)【要約】【課題】高密度実装が必要な電子部品の実装形態において、他の半導体装置からのノイズに悪影響を受けることなく、かつ自身のノイズを外部に出さない電磁波ノイズ対策シールド付きパッケージを既存の組み立てプロセスを用いて製造し、安価に提供できる技術を提供する。【解決手段】積層した半導体チップからなる半導体チップ構造体２の上部に配置した中継基板４と、平面で半導体チップ構造体２を取り囲むようにＢＧＡ基板１に配置されたＧＮＤ端子１ｃを通してＢＧＡ基板１内部のＧＮＤ層とをボンディングワイヤ５ａ〜５ｄで電気的に接続することで、ＢＧＡ基板１の中心を垂直に貫く直線方向をＺ方向、基板の対角線方向をそれぞれＸ方向、Ｙ方向とした場合のシールドループを形成し、Ｘ、ＹおよびＺの３方向の電磁波ノイズを遮蔽する。【選択図】図１
2009111010.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
前記実装基板の主面に形成され、接地電位と電気的に接続された複数の第１のパッドと、
前記実装基板の前記主面上に搭載された少なくとも１つの半導体チップと、
前記半導体チップ上に配置され、第１の導電体層を含む第１の基板と、
前記第１の基板の主面に形成され、前記第１の導電体層と電気的に接続された複数の第２のパッドと、
前記複数の第２のパッドから各々延在し、前記複数の第１のパッドと前記複数の第２のパッドとを各々電気的に接続する複数の第１のボンディングワイヤとを有し、
前記第１の基板および前記複数の第１のボンディングワイヤは、前記半導体チップと電気的に絶縁されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記実装基板の前記主面上に複数の前記半導体チップが積層されて搭載され、
前記第１の基板は、積層された前記複数の半導体チップのうち最上層の前記半導体チップ上に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数の第１のパッド、前記複数の第２のパッドおよび前記複数の第１のボンディングワイヤは、それぞれ少なくとも４個ずつ設けられ、
前記複数の第１のパッドは、平面で前記半導体チップを取り囲むように配置され、
前記複数の第１のボンディングワイヤは、前記複数の第１のパッドのそれぞれを、対応する前記複数の第２のパッドに接続し、
前記複数の第１のパッドのそれぞれと、対応する前記複数の第２のパッドは、それぞれ最も近い位置に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記実装基板の前記主面には複数の第３のパッドが形成され、
前記半導体チップのうちの少なくとも１つの主面には複数の第４のパッドが形成され、
前記複数の第３のパッドと、対応する前記複数の第４のパッドとは、それぞれ第２のボンディングワイヤを介して電気的に接続され、
前記複数の第１のボンディングワイヤの軌跡は、前記複数の第２のボンディングワイヤの軌跡の外側を通っていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記複数の第２のボンディングワイヤのうち、制御信号の送受信に用いられる前記第２のボンディングワイヤの近傍では、前記第１のボンディングワイヤの配置数が相対的に多いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記実装基板と対向して前記実装基板に搭載される前記半導体チップは、バンプ電極を介して前記実装基板と電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記実装基板の前記主面上に前記複数の半導体チップが積層されて搭載され、
前記バンプ電極を介して前記実装基板と電気的に接続されている前記半導体チップは、積層された前記複数の半導体チップのうちの最下層の前記半導体チップであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１の基板と接する前記半導体チップの少なくとも一辺は、前記第１の基板の一辺より小さいことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記実装基板の前記主面上に複数の前記半導体チップが積層されて搭載され、
前記第１の基板は、積層された前記複数の半導体チップのうち最上層の前記半導体チップ上に配置され、
前記第１の基板は、前記複数の半導体チップのうち前記最上層の半導体チップより大きな平面サイズを有し、
前記最上層の半導体チップと同層には、前記最上層の半導体チップと同じ厚さの中継基板が配置され、
前記第１の基板は、前記最上層の半導体チップおよび前記中継基板と接するように配置されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記実装基板の前記主面上に複数の前記半導体チップが積層されて搭載され、
前記第１の基板は、積層された前記複数の半導体チップのうち最上層の前記半導体チップ上に配置され、
積層された前記複数の半導体チップ中に挟まれるように第２の基板が配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２の基板は第２の導電体層を含み、
前記第２の基板の主面には、前記第２の導電体層と電気的に接続された複数の第５のパッドが形成され、
前記複数の第５のパッドの各々は、対応する前記第１のパッドに第３のボンディングワイヤを介して電気的に接続され、
前記第２の基板および前記第３のボンディングワイヤは、前記複数の半導体チップと電気的に絶縁されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第１の基板は、シリコンを主成分とする基材上に金属層および絶縁層を下層から積層した構造を有し、
前記複数の第２のパッドは、前記金属層から形成されていることを特徴とする半導体装置。
【請求項１３】
実装基板と、
前記実装基板の主面に形成され、接地電位と電気的に接続された複数の第１のパッドと、
前記実装基板の主面と対向して、前記実装基板の前記主面上に搭載された複数の半導体チップと、
前記複数の半導体チップの少なくとも１つの上に配置され、第１の導電体層を含む第１の基板と、
前記第１の基板の主面に形成され、前記第１の導電体層と電気的に接続された複数の第２のパッドと、
前記複数の第２のパッドから各々延在し、前記複数の第１のパッドと前記複数の第２のパッドとを各々電気的に接続する複数の第１のボンディングワイヤとを有し、
前記第１の基板および前記複数の第１のボンディングワイヤは、前記複数の半導体チップと電気的に絶縁されていることを特徴とする半導体装置。
【請求項１４】
実装基板と、
前記実装基板の主面に形成され、接地電位と電気的に接続された複数の第１のパッドと、
前記実装基板の主面と対向して、前記実装基板の前記主面上に搭載された少なくとも１つの半導体チップと、
前記実装基板の前記主面上に搭載された少なくとも１つの受動素子チップと、
前記少なくとも１つの半導体チップのうちの少なくとも１つの上に配置され、第１の導電体層を含む第１の基板と、
前記第１の基板の主面に形成され、前記第１の導電体層と電気的に接続された複数の第２のパッドと、
前記複数の第２のパッドから各々延在し、前記複数の第１のパッドと前記複数の第２のパッドとを各々電気的に接続する複数の第１のボンディングワイヤとを有し、
前記第１の基板および前記複数の第１のボンディングワイヤは、前記複数の半導体チップと電気的に絶縁され、
出力増幅を行うことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１の基板は、複数の前記半導体チップ上にそれぞれ配置され、
複数の前記第１の基板間は、第４のボンディングワイヤを介して電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
複数の前記半導体チップが前記実装基板と対向し、バンプ電極を介して前記実装基板と電気的に接続され、
１つの前記第１の基板が前記複数の半導体チップ上に渡るように配置されていることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
前記第１の基板は、複数の前記半導体チップ上にそれぞれ配置され、
前記実装基板の前記主面は、第１の機能ブロックと第２の機能ブロックとに分割され、
前記第１の機能ブロックと前記第２の機能ブロックとの間には、１つ以上の導電片が配置され、
複数の前記第１の基板間は、複数の第４のボンディングワイヤおよび前記導電片を介して電気的に接続され、
前記導電片間は、第５のボンディングワイヤを介して電気的に接続されていることを特徴とする半導体装置。
【請求項１８】
（ａ）主面に接地電位と電気的に接続される複数の第１のパッドを備えた実装基板を用意する工程、
（ｂ）前記実装基板の前記主面上に少なくとも１つの半導体チップを実装する工程、
（ｃ）第１の導電体層を含み、前記第１の導電体層と電気的に接続された複数の第２のパッドが主面に形成された第１の基板を、前記半導体チップと電気的に絶縁しつつ前記半導体チップ上に搭載する工程、
（ｄ）前記複数の第２のパッドの各々と、対応する前記複数の第１のパッドとをそれぞれ接続する第１のボンディングワイヤを形成する工程、
を含み、
前記第１のボンディングワイヤは、前記第１のパッドに接続した後で対応する前記第２のパッドに接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体チップを含む電子部品が実装された半導体装置において、周辺の電波や、半導体チップから発せられる電磁ノイズの悪影響を回避するためのシールド構造、および自身から発生するノイズを遮断することが必要な電子部品の実装に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体チップを含む電子部品の実装構造について、携帯電話を例にとって説明する。
【０００３】
携帯電話の中の実装基板には様々な電子部品が搭載されている。これら電子部品が搭載されたその実装基板の機能は、大きく分けてＲＦ（Radio frequency）部分とベースバンド部分との構成からなっている。ＲＦ部分では、基地局からの高周波をアンテナで受信し、それを処理可能な周波数まで落とす処理、および基地局へ送信可能な電波に増幅する処理等が行われている。ベースバンド部分では、ＣＰＵ（Central Processing Unit）、各種アプリケーションプロセッサおよび記憶装置（メモリ）等が配置され、ＣＰＵでは受信信号の処理が行われ、各種アプリケーションプロセッサでは画像、動画、音声およびセキュリティ等の処理が行われる。
【０００４】
上記ＲＦ部分において処理される送受信電波の周波数は、次の通りである。日本でのそれぞれの通信規格においての周波数は、ＰＤＣ（Personal Digital Cellular）で８００ＭＨｚ帯、ＣＤＭＡＯｎｅ（Code Division Multiple Access One）で１．５ＧＨｚ帯、ＣＤＭＡ２０００で１．７ＧＨｚ帯、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）で２１００ＭＨｚ帯である。また、ヨーロッパを中心とした世界的な通信方式ＧＳＭ（Global System for Mobile Communications）系の周波数は、方式では９００ＭＨｚ帯および１８００ＭＨｚ〜１９００ＭＨｚ帯である。北米およびオセアニアで用いられる方式Ｄ−ＡＭＰＳ（Digital Advanced Mobile Phone System）では、９００ＭＨｚ帯および１９００ＭＨｚ帯である。パワーアンプは、電話機から基地局へ電波を送る際に、これらの各周波数になるように送信波を増幅させる部品である。パワーアンプとしては、用途や地域別に上記周波数を選んで組み合せた様々な通信方式／周波数に対応したタイプが存在する。パワーアンプの中で電波を増幅させるトランジスタの出力特性は非線形であるため、効率を確保したい部分の出力には入力周波数の２倍高調波および３倍高調波のノイズが発生する。パワーアンプの回路設計は、送信波に乗るこのノイズをフィルタで除去する構成となっているが、パワーアンプ部品自体からはノイズが発生し、周辺の半導体チップを含む電子部品に悪影響を与える場合がある。
【０００５】
無線機能を有する高周波部品は、日本の携帯電話の例をとって説明すると、パワーアンプの他にも、赤外線通信やＢｌｕｅｔｏｏｔｈによる近距離無線、４００ＭＨｚ帯の１セグメントテレビ波用チューナー、およびＦＭ／ＡＭラジオ波チューナー等があり、将来的にはＷｉ−Ｆｉ（Wireless Fidelity）無線ＬＡＮなどの各種無線にも搭載が予想される。従って、これら電子部品から発生する電磁ノイズの相互間影響を考慮する必要がある。
【０００６】
次に、ベースバンド部では、前述したようにＣＰＵ、各種記憶装置、各種アプリケーションプロセッサおよび受動備品等が実装されている。アプリケーションプロセッサにおいては、クロック周波数が年々増加している。アプリケーションプロセッサとメモリとを別々に実装した場合、外乱ノイズによる命令エラーが発生しやすい。この命令エラーの防止、設計負担低減、消費電力低減および実装面積削減の点で、アプリケーションプロセッサの半導体チップとメモリの半導体チップとを積層してパッケージにする構造が増加している。アプリケーションプロセッサとメモリとの間で高速信号をやり取りする際に、これらの半導体チップを実装基板に電気的に接続するボンディングワイヤに電流が流れるが、このボンディングワイヤ部分がアンテナとなって電磁波が発生し、その線路に磁界・電界（ノイズ）が発生する。
【０００７】
携帯電話の実装基板のノイズ対策に関して、半導体チップを含む電子部品同士の配置に比較的余裕があり、ノイズ干渉が懸念される部品を離間して実装できる場合には、通常、機能ブロック単位で大面積の金属キャップ（シールドキャップ）を実装し、シールド効果を付与している。
【０００８】
しかしながら、近年の携帯電話においては、高機能化かつ超薄形化の傾向から、利用可能な空間に部品を詰め込んで立体的実装配置となるような、デッドスペースを排除する設計となっている。このような設計の場合、必要不可欠なシールドキャップでも大型な物は実装面積の確保に苦慮している。一方で、シールドキャップを取り外して、例えば、高速通信用電子部品、高速画像処理用電子部品、およびＲＦ回路のパワーアンプとなる電子部品などは、シールドなしのパッケージ単体の状態で隣接させることは、前述のようにノイズによる影響で誤動作を招く問題があった。
【０００９】
たとえば、特開２００５−３２２７５２号公報（特許文献１）に開示されているように、電子部品を個別に電磁波的に遮蔽することを目的とした場合には、実装基板上にＩＣチップや受動部品が搭載されたモジュールについては、金属キャップを実装基板に被せる構造での対応が一般的である。
【００１０】
また、特開２０００−２９４９７９号公報（特許文献２）には、ワイヤボンディングを用いたシールド構造が開示されており、図５においては、光信号処理用ＩＣ１６の上方域に、一対にノイズ遮蔽用ワイヤ１４が相互に交差した状態で通過し、各端部はリードフレーム（基板）１１上に接続された光通信用半導体デバイスが示されている。
【００１１】
また、特開２００１−４４３０５号公報（特許文献３）では、段落［００１０］、［００１４］〜［００１６］および図１〜図３において、図示されない基板の一面に搭載された方形の半導体素子７ａの周囲を取り囲むように環状にグランドパターン１４（ボンディングパッド）が形成され、このグランドパターン１４の対向する辺間を、金属ワイヤ（導電性金属からなる薄板など）からなる遮蔽物１５により格子状に連結し、半導体素子７ａを覆った半導体装置が開示されている。
【００１２】
また、特開２００４−１１１６５６号公報（特許文献４）では、段落［００２５］〜［００２８］および図１において、基板２に下層半導体チップ３と上層半導体チップ４とが、ともに回路形成面を上方に向けた状態で、金属板からなる伝熱導電板５を介して積層搭載され、モールド樹脂６によって封止され、特に伝熱導電板５は、ボンディングワイヤ９を介して基板２のグランド配線に接続され、グランド電位を保持した半導体装置が開示されている。
【特許文献１】特開２００５−３２２７５２号公報
【特許文献２】特開２０００−２９４９７９号公報
【特許文献３】特開２００１−４４３０５号公報
【特許文献４】特開２００４−１１１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記特許文献１に記載されたシールド構造は、金属キャップの中は樹脂封止されていない。レジンモールド形成で封止していた大形の半導体パッケージの場合、金属キャップのコストが高く、レジンモールドプロセスを金属キャップ構造へ変更することは量産的に難しいという問題がある。すなわち、電磁シールドを低コストで行なうためには、現行パッケージ形態やプロセスをそのまま利用できることが望ましいということになる。
【００１４】
上記特許文献２に記載された、半導体チップの上空を経由するように、リードフレーム（基板）からワイヤを渡すシールド構造は、たとえば小形フォトダイオードに対するノイズ遮蔽用として好適である。しかしながら、携帯電話のベースバンドプロセッサに用いられるようなパッケージでチップサイズが約１０ｍｍを超えるような大型となる場合や、それらの半導体チップを垂直方向に積層した場合には、ボンディングワイヤを渡す形状に形成することが困難になる。仮にこの方法で電磁シールドを完結させるには、ワイヤの剛性で十分なボンディングシールド性を得ることとなり、そのためには実装面積と実装高さが必要となり、パッケージの小形化および薄形化の傾向に反するという問題がある。
【００１５】
上記特許文献３に記載されたシールド構造は、フリップチップ接続が可能な半導体チップ単体への対応には有効である。しかしながら、大型の半導体チップやそれらを積層した形態に対しては、格子状に形成できた場合でも、その後のモールドレジン封止工程で、いわゆるワイヤ流れとよばれる、封止樹脂がワイヤの偏りを生じさせる状態が生じ、ＧＮＤ電位を保持すべき格子状のワイヤが下の半導体パッケージのワイヤに接触し、シールド効果を得られなくなってしまう問題がある。
【００１６】
上記特許文献４に記載されたシールド構造の場合には、積層された半導体チップのうち、最上段に実装された高速信号伝播を必要とする半導体チップが接地されると、それより下にあるグランド層では、シールド効果を十分に得ることができないという問題がある。
【００１７】
本発明の目的は、高密度実装が必要な電子部品の実装形態において、他の半導体装置からのノイズに悪影響を受けることなく、かつ自身のノイズを外部に出さない電磁波ノイズ対策シールド付きパッケージを既存の組み立てプロセスを用いて製造し、安価に提供できる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置は、
実装基板と、
前記実装基板の主面に形成され、接地電位と電気的に接続された複数の第１のパッドと、
前記実装基板の前記主面上に搭載された少なくとも１つの半導体チップと、
前記半導体チップ上に配置され、第１の導電体層を含む第１の基板と、
前記第１の基板の主面に形成され、前記第１の導電体層と電気的に接続された複数の第２のパッドと、
前記複数の第２のパッドから各々延在し、前記複数の第１のパッドと前記複数の第２のパッドとを各々電気的に接続する複数の第１のボンディングワイヤとを有し、
前記第１の基板および前記複数の第１のボンディングワイヤは、前記半導体チップと電気的に絶縁されているものである。
（２）また、本発明による半導体装置は、
実装基板と、
前記実装基板の主面に形成され、接地電位と電気的に接続された複数の第１のパッドと、
前記実装基板の主面と対向して、前記実装基板の前記主面上に搭載された複数の半導体チップと、
前記複数の半導体チップの少なくとも１つの上に配置され、第１の導電体層を含む第１の基板と、
前記第１の基板の主面に形成され、前記第１の導電体層と電気的に接続された複数の第２のパッドと、
前記複数の第２のパッドから各々延在し、前記複数の第１のパッドと前記複数の第２のパッドとを各々電気的に接続する複数の第１のボンディングワイヤとを有し、
前記第１の基板および前記複数の第１のボンディングワイヤは、前記複数の半導体チップと電気的に絶縁されているものである。
（３）また、本発明による半導体装置は、
実装基板と、
前記実装基板の主面に形成され、接地電位と電気的に接続された複数の第１のパッドと、
前記実装基板の主面と対向して、前記実装基板の前記主面上に搭載された少なくとも１つの半導体チップと、
前記実装基板の前記主面上に搭載された少なくとも１つの受動素子チップと、
前記少なくとも１つの半導体チップのうちの少なくとも１つの上に配置され、第１の導電体層を含む第１の基板と、
前記第１の基板の主面に形成され、前記第１の導電体層と電気的に接続された複数の第２のパッドと、
前記複数の第２のパッドから各々延在し、前記複数の第１のパッドと前記複数の第２のパッドとを各々電気的に接続する複数の第１のボンディングワイヤとを有し、
前記第１の基板および前記複数の第１のボンディングワイヤは、前記複数の半導体チップと電気的に絶縁され、
出力増幅を行うものである。
（４）また、本発明による半導体装置の製造方法は、
（ａ）主面に接地電位と電気的に接続される複数の第１のパッドを備えた実装基板を用意する工程、
（ｂ）前記実装基板の前記主面上に少なくとも１つの半導体チップを実装する工程、
（ｃ）第１の導電体層を含み、前記第１の導電体層と電気的に接続された複数の第２のパッドが主面に形成された第１の基板を、前記半導体チップと電気的に絶縁しつつ前記半導体チップ上に搭載する工程、
（ｄ）前記複数の第２のパッドの各々と、対応する前記複数の第１のパッドとをそれぞれ接続する第１のボンディングワイヤを形成する工程、
を含み、
前記第１のボンディングワイヤは、前記第１のパッドに接続した後で対応する前記第２のパッドに接続するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
実装基板に実装された半導体チップの上部に配置した中継基板と、平面で半導体チップを取り囲むように実装基板に配置された端子（第１のパッド）を通して実装基板内部のＧＮＤ層とをボンディングワイヤで電気的に接続することで、基板中心を垂直に貫く直線方向をＺ方向、基板の対角線方向をそれぞれＸ方向、Ｙ方向とした場合のシールドループを形成し、Ｘ、ＹおよびＺの３方向の電磁波ノイズを遮蔽することができる。
【００２２】
また、電磁波ノイズの影響を受けやすい部分に対しては、実装基板に接地電位（接地電位）となる端子を設け、その端子と実装基板とをボンディングワイヤで電気的に接続し、かつそこでのボンディングワイヤ数を他の部分よりも多く（密度高く）形成することで容易に高い遮蔽効果を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２８】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
（実施の形態１）
図１、図２および図３は、本実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ斜視図、平面図および断面図である。
【００３２】
本実施の形態１のチップ積層パッケージは、下面においてはんだボール１ａが周辺に２〜３列で配置されたＢＧＡ（Ball Grid Array）基板（実装基板）１上に、３層の半導体チップ構造体２（たとえばＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）等のメモリ回路が形成されたメモリチップ（半導体チップ）２ａ、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリ回路が形成された記憶回路チップ（半導体チップ）２ｂ、およびアプリケーションプロセッサチップ（半導体チップ）２ｃ）が主面（素子形成面）を上向きにしてＤＡＦ（Die Attached Film）等の接着材２ｅによって積層固定された構造となっている。半導体チップ構造体２に設けられたそれぞれの端子（ボンディングパッド（第４のパッド（図示は省略）））とＢＧＡ基板１上の所定の端子（ボンディングパッド（第３のパッド））１ｂとは、ボンディングワイヤ（第２のボンディングワイヤ）５で電気的に接続されている。最上段のメモリチップ２ａの上には、主面にＧＮＤ金属層（第１の導電体層）および端子（ボンディングパッド（第２のパッド））４ａが設けられたシリコンからなる中継基板（第１の基板）４が、半導体チップ構造体２を固定する接着材２ｅと同様の接着材２ｅによって半導体チップ構造体２と絶縁された状態で固定されている。その中継基板４の端子４ａとＢＧＡ基板１の主面の四隅に形成されたＧＮＤ端子（ボンディングパッド（第１のパッド））１ｃとの間は、たとえばＡｕ（金）製のボンディングワイヤ（第１のボンディングワイヤ）５ａ〜５ｄによって電気的に接続されている。ＧＮＤ端子１ｃは、図１〜図３に示すチップ積層パッケージの駆動時に接地電位となる端子である。ボンディングワイヤ５ａ〜５ｄの軌跡は、相対的にボンディングワイヤ５の軌跡より外側を通っている。また、半導体チップ構造体２が実装されたＢＧＡ基板１の主面は、モールド樹脂７で封止されている。
【００３３】
中継基板４は、たとえば２０〜２００μｍ程度のＳｉ（シリコン）等からなる基材上に成膜されたＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｎｉ膜およびＡｕ膜を順次下層から積層してなる薄い種膜と、その種膜上に成膜された膜厚３μｍ〜２０μｍ程度のＣｕ（銅）等からなるめっき膜と、そのめっき膜上に成膜されたＡｌ（アルミニウム）膜等からなる電極（ＧＮＤ金属層）と、さらにそのＡｌ膜上を覆う酸化シリコン等からなる保護膜とで形成されている。このＡｌ膜からなる電極とＢＧＡ基板１のＧＮＤ端子１ｃとは、ボンディングワイヤ５で電気的に接続され、ＢＧＡ基板１の四隅の各々に設けられたＧＮＤ端子１ｃは、ＢＧＡ基板１の内部のＧＮＤ層１ｄ（ビアホールを含む）を介して電気的に接続されている。前述したように、本実施の形態１のチップ積層パッケージの駆動中には、ＧＮＤ端子１ｃは接地電位となることから、ＢＧＡ基板１の内部のＧＮＤ層も接地電位となる。このような中継基板４の詳細な構造については、図を用いて後述する。
【００３４】
図４は、図１〜図３に示した本実施の形態１のチップ積層パッケージにおけるシールドループの概念図である。基板中心を垂直に貫く直線方向をＺ方向、基板の対角線方向をそれぞれＸ方向およびＹ方向とすると、各方向に対するＸ方向ノイズシールドループＳＬＸ、Ｙ方向ノイズシールドループＳＬＹおよびＺ方向ノイズシールドループＳＬＺが形成される。これらのシールドループを、中継基板４とボンディングワイヤ５ａ〜５ｄとＢＧＡ基板１内のＧＮＤ層１ｄ間で形成することで、Ｘ、ＹおよびＺの３方向の電磁ノイズを遮蔽することができる。アプリケーションプロセッサチップ２ｃと記憶回路チップ２ｂとの間、およびアプリケーションプロセッサチップ２ｃとメモリチップ２ａとの間のボンディングワイヤ５がコイルとなり、そこから漏れた磁束が、中継基板４と接地電位（接地電位）に電気的に接続したボンディングワイヤ５ａ〜５ｄと鎖交してシールドループ（Ｘ方向ノイズシールドループＳＬＸ、Ｙ方向ノイズシールドループＳＬＹおよびＺ方向ノイズシールドループＳＬＺ）のショートリング上に電流が流れ、この電流で作られた磁束ともとの磁束とが逆方向になってノイズに対するシールド効果を得ている。
【００３５】
図５は上記中継基板４の断面図であり、図６〜図８は、上記中継基板４の上面構造を示した平面図である。
【００３６】
図５に示すように、中継基板４は、前述したように基材４ｂ上に電極（ＧＮＤ金属層（第１の導電体層））４ｃが形成され、電極４ｃを保護膜（絶縁層）４ｄが覆う構造となっている。基材４ｂは、たとえばＳｉ基板またはガラス基板から形成されている。基材４ｂ上には、Ｎｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を順次下層から積層してなる薄い種膜（図示は省略）と、種膜上に成膜された膜厚３μｍ〜２０μｍ程度のＣｕからなるめっき膜（図示は省略）と、そのめっき膜上に成膜されたＡｌ膜からなる電極４ｃと、さらにその電極４ｃ上を覆う酸化シリコン等からなる保護膜４ｄとが形成されている。保護膜４ｄには、電極４ｃに達する開口部４ｅが設けられ、この開口部４ｅ下の電極４ｃが端子（ボンディングパッド）４ａとなり、この端子４ａに前述のボンディングワイヤ５ａ〜５ｄが接続される。保護膜４ｄにおける開口部４ｅの開孔位置および形状については、図６に示すような中継基板４の各辺に沿って複数の開口部４ｅを設けたもの、図７に示すような中継基板４の各辺に沿ってそれぞれ１つの平面長方形の開口部４ｅを設けたもの、または図８に示すような中継基板４の外周に沿って１周する形状の溝状の開口部４ｅを設けたもの等を例示することができる。
【００３７】
図９および図１０は、ボンディングワイヤ５ａ〜５ｄを形成する工程を示すものである。本実施の形態１においては、中継基板４（保護膜４ｄ）の表面は平坦であることから、中継基板４（端子４ａ）へのボンディングワイヤ５ａ〜５ｄの接続をセカンドボンディングとすることができる。図９に示すように、まずキャピラリＣＰＬによってＢＧＡ基板１のＧＮＤ端子１ｃにボンディングワイヤ５ａ〜５ｄの一端を接続した後に、ボンディングワイヤ５ａ〜５ｄを中継基板４の端子４ａに向かって引き出していき、ボンディングワイヤ５ａ〜５ｄの他端を中継基板４の端子４ａに接続する。中継基板４（保護膜４ｄ）の表面は平坦であることから、ボンディングワイヤ５ａ〜５ｄを中継基板４の端子４ａに接続した後のキャピラリＣＰＬは、中継基板４（保護膜４ｄ）の表面に沿って退避させることができる。すなわち、中継基板４（端子４ａ）へのボンディングワイヤ５ａ〜５ｄの接続は、セカンドボンディングとすることができる。
【００３８】
また、ボンディングワイヤ５ａ〜５ｄの形成および接続に用いる機材については、ボンディングワイヤ５の形成および接続に用いる機材と同じものを用いることができ、新規な製造技術を用いることなく形成および接続ができるので、本実施の形態１のチップ積層パッケージの製造コストの上昇を抑制することができる。
【００３９】
ここで、図１１および図１２は、本発明者らが検討した上記ボンディングワイヤ５ａ〜５ｄによるシールド構造が設けられていないチップ積層パッケージのそれぞれ斜視図および平面図である。このようなシールド構造が設けられていないチップ積層パッケージにおいて、半導体チップ構造体２（メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃ）からＢＧＡ基板１へのボンディングワイヤ５によるボンディングは、それぞれ対応するＢＧＡ基板１の主面外周に沿って配列された所定の端子１ｂに接続している。この場合、ＢＧＡ基板１のコーナー部は、ボンディングワイヤ５を設けると配線長が長くなることから端子１ｂの設置を避けているため、信号用の電極（端子１ｂ）は形成されず空き領域となっている。ここにＢＧＡ基板１のＧＮＤ電極を形成することによって、シールド用のボンディングワイヤ５ａ〜５ｄが接続されるＧＮＤ端子１ｃとし、ＢＧＡ基板１の主面エリアを有効的に利用することで、ＢＧＡ基板１の設計を大幅に変更することなくシールド用の電極（ＧＮＤ端子１ｃ）を形成することが可能となる。
【００４０】
上記のような本実施の形態１によれば、ＢＧＡ基板１の設計およびチップ積層パッケージの構造を大幅に変更することなく、中継基板４と、ボンディングワイヤ５ａ〜５ｄと、ＢＧＡ基板１のＧＮＤ端子１ｃおよびＧＮＤ層１ｄとによるシールドループ（Ｘ方向ノイズシールドループＳＬＸ、Ｙ方向ノイズシールドループＳＬＹおよびＺ方向ノイズシールドループＳＬＺ）を形成することができる。それにより、他の半導体装置からのノイズに悪影響を受けることなく、かつ自身のノイズを外部に出さない電磁波ノイズ対策シールド付きチップ積層パッケージを安価に製造することが可能となる。
【００４１】
（実施の形態２）
図１３および図１４は、本実施の形態２の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ斜視図および平面図であり、図１５は、本実施の形態２のチップ積層パッケージにおけるシールドループの概念図である。
【００４２】
本実施の形態２のチップ積層パッケージが前記実施の形態１のチップ積層パッケージと大きく異なる点は、ノイズ発生部分に対応するシールド強化のための中継基板４−ボンディングワイヤ５ａ〜５ｄ−ＢＧＡ基板１間のショートリングを形成しシールド強化した構造とした点である。これ以外の点は、前記実施の形態１の構成とほぼ同一であるため説明を簡略化する。
【００４３】
本実施の形態２のチップ積層パッケージは、前記実施の形態１のチップ積層パッケージと同様に、下面においてはんだボール１ａ（図３参照）が周辺に２〜３列で配置されたＢＧＡ基板１上に、３層の半導体チップ構造体２（メモリチップ２ａ、記憶回路チップ２ｂ、およびアプリケーションプロセッサチップ２ｃ）が主面（素子形成面）を上向きにしてＤＡＦ等の接着材２ｅによって積層固定された構造となっている。半導体チップ構造体２に設けられたそれぞれの端子（図示は省略）とＢＧＡ基板１上の所定の端子１ｂとは、ボンディングワイヤ５で電気的に接続されている。最上段のメモリチップ２ａの上には、主面にＧＮＤ金属層および端子４ａが設けられたシリコンからなる中継基板４が、半導体チップ構造体２を固定する接着材２ｅと同様の接着材２ｅによって半導体チップ構造体２と絶縁された状態で固定されている。その中継基板４の端子４ａとＢＧＡ基板１の四隅に形成されたＧＮＤ端子１ｃとの間は、たとえばＡｕ製のボンディングワイヤ５ａ〜５ｄによって電気的に接続されている。ＧＮＤ端子１ｃは、本実施の形態２のチップ積層パッケージの駆動時に接地電位となる端子である。また、半導体チップ構造体２が実装されたＢＧＡ基板１の主面は、モールド樹脂７で封止されている。
【００４４】
本実施の形態２においては、たとえばチップ積層パッケージにおいて、周辺と比較してノイズが最も多く発生する場所が最上段のアプリケーションプロセッサチップ２ｃの上部に存在した場合、ボンディングワイヤ５ｅを形成することによって、アプリケーションプロセッサチップ２ｃの上部のシールドループが密になるようにショートリングＳＲを形成する。ＢＧＡ基板１と接続されるボンディングワイヤ５ｅの一端は、端子１ｂのうち接地電位（接地電位）となる端子１ｂに接続される。
【００４５】
上記の本実施の形態２では、シールドループを密にするショートリングを１つ形成する例を示したが、ノイズ遮断の必要に応じて中継基板４と接続するボンディングワイヤ５ｅの本数を増やし、ＢＧＡ基板１においては、接地電位（接地電位）となる端子１ｂを増やすことが可能である。それにより、半導体チップ構造体２中に形成された素子および回路の種類や、チップ積層パッケージの設計の変更などに対して柔軟に対応することができる。たとえば、ボンディングワイヤ５の本数が増えた場合には、電磁波ノイズからの影響を受けやすくなり、特にクロック周波数等の信号（制御信号）に電磁波ノイズの影響が現れると、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃが誤動作を起こしてしまう虞がある。そこで、このようなボンディングワイヤ５ｅをクロック周波数等の信号の伝送に使用されるボンディングワイヤ５の近傍に配置することによって、効果的に電磁波ノイズをシールドし、信号への電磁波ノイズの影響を防ぐことができるようになる。
【００４６】
（実施の形態３）
図１６は、本実施の形態３の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【００４７】
本実施の形態３のチップ積層パッケージが前記実施の形態１、２のチップ積層パッケージと大きく異なる点は、最下段のチップ（メモリチップ２ａ）の実装形態が、ボンディングワイヤ５の代わりにバンプ電極５ｆを用いたフリップチップ接続である点である。バンプ電極５ｆは、たとえばＡｕ、Ｃｕまたははんだ等から形成されている。また、最下段のメモリチップ２ａとＢＧＡ基板１との間にはアンダーフィル樹脂８が充填されることによって、バンプ電極５ｆに加わる外部からの応力を緩和し、バンプ電極５ｆによるＢＧＡ基板１への接続信頼性を高めている。これ以外の点は、前記実施の形態１、２の構成とほぼ同一である。
【００４８】
このような本実施の形態３によれば、前記実施の形態１、２で半導体チップ構造体２の実装に用いていたボンディングワイヤ５を、メモリチップ２ａの実装分だけ減らすことができる。それにより、信号用ワイヤであるボンディングワイヤ５から発せられるノイズを低減することができる。また、ボンディングワイヤ５が減ったことによって、シールド構造形成用のボンディングワイヤ５ａ〜５ｄの配置自由度を向上できるので、さらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００４９】
（実施の形態４）
図１７および図１８は、本実施の形態４の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。また、図１７中の隠し線（鎖線）のうち、一点鎖線は最下段のメモリチップ２ａの外形の一部を示し、二点鎖線は中段の記憶回路チップ２ｂの外形の一部を示し、三点鎖線は最上段のアプリケーションプロセッサチップ２ｃの外形の一部を示す。
【００５０】
本実施の形態４においては、中継基板４の少なくとも対向する２辺が下段のメモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃの１つ以上より大きくなっている。これ以外の点は、前記実施の形態３の構成とほぼ同一である。
【００５１】
このような本実施の形態４によれば、ボンディングワイヤ５ａ〜５ｄだけでなく、中継基板４でも電磁波ノイズをシールドできる構造となるので、さらに電磁波ノイズシールド効果を向上することができる。
【００５２】
上記の実施の形態４では、最下段のメモリチップ２ａがバンプ電極５ｆによりＢＧＡ基板１に実装されている例を示したが、バンプ電極５ｆの代わりにボンディングワイヤ５によるメモリチップ２ａの実装形態としてもよい。
【００５３】
（実施の形態５）
図１９および図２０は、本実施の形態５の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００５４】
本実施の形態５のチップ積層パッケージでは、前記実施の形態３のチップ積層パッケージにおける最上段のアプリケーションプロセッサチップ２ｃの上にさらに半導体チップ２ｆおよびスペーサチップ（中継基板）２ｇを搭載した構造を有し、これら半導体チップ２ｆおよびスペーサチップ２ｇ上に跨るようにして中継基板４が搭載されている。半導体チップ２ｆには、所定の素子および回路が形成され、前述のボンディングワイヤ５と同様のボンディングワイヤ５によってＢＧＡ基板１へ実装されている。半導体チップ２ｆおよびスペーサチップ２ｇは、下段の記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃの接着に使用されている接着材２ｅと同様の接着材２ｅによってアプリケーションプロセッサチップ２ｃの上面に接着されている。図１９中の隠し線（鎖線）のうち、一点鎖線は最下段のメモリチップ２ａの外形の一部を示し、二点鎖線は二段目の記憶回路チップ２ｂの外形の一部を示し、三点鎖線は最上段の半導体チップ２ｆもしくはスペーサチップ２ｇの外形の一部を示している。スペーサチップ２ｆは、たとえばＳｉ基板から形成されている。
【００５５】
本実施の形態５のように、最上段の半導体チップ２ｆが小さく、かつアプリケーションプロセッサチップ２ｃの上面内の偏った位置に接着され、アプリケーションプロセッサチップ２ｃの上面の空き領域が広くなった場合には、上記スペーサチップ２ｇを配置することで、大きな中継基板４でも安定して配置することが可能となる。また、大きな中継基板４を配置できるようになることから、電磁波ノイズシールド効果を向上することが可能となる。
【００５６】
（実施の形態６）
図２１および図２２は、本実施の形態６の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００５７】
本実施の形態６のチップ積層パッケージでは、前記実施の形態３のチップ積層パッケージにおける最上段のアプリケーションプロセッサチップ２ｃの上にさらに接着材２ｅを介して半導体チップ２ｆを搭載した構造を有し、この半導体チップ２ｆ上に中継基板４が搭載されている。半導体チップ２ｆには、前記実施の形態５の半導体チップ２ｆと同様に所定の素子および回路が形成され、前述のボンディングワイヤ５と同様のボンディングワイヤ５によってＢＧＡ基板１へ実装されている。また、ボンディングワイヤ５によってＢＧＡ基板１に実装された記憶回路チップ２ｂ、アプリケーションプロセッサチップ２ｃおよび半導体チップ２ｆは、ボンディングワイヤ５が引き出される位置（ボンディングパッド（図示は省略））の位置に合わせて互いに偏った位置となるように積層されている（図２１参照）。図２１中の隠し線（鎖線）のうち、一点鎖線は最下段のメモリチップ２ａの外形の一部を示し、二点鎖線は二段目の記憶回路チップ２ｂの外形の一部を示し、三点鎖線は最上段の半導体チップ２ｆの外形の一部を示している。
【００５８】
上記のような本実施の形態６によっても、前記実施の形態１〜３と同様の電磁波ノイズシールド効果を得ることができる。また、中継基板４の少なくとも対向する２辺を下段のメモリチップ２ａ、記憶回路チップ２ｂ、アプリケーションプロセッサチップ２ｃおよび半導体チップ２ｆの１つ以上より大きくすることによって、前記実施の形態４と同様の電磁波ノイズシールド効果を得ることができる。
【００５９】
（実施の形態７）
図２３および図２４は、本実施の形態７の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００６０】
本実施の形態７のチップ積層パッケージでは、前記実施の形態３のチップ積層パッケージにおける最上段のアプリケーションプロセッサチップ２ｃの上に接着材２ｅを介して半導体チップ２ｆが搭載され、さらに半導体チップ２ｆの上に接着材２ｅを介して半導体チップ２ｈが搭載され、アプリケーションプロセッサチップ２ｃの上面に中継基板４が搭載された構造を有している。中継基板４は、上面が半導体チップ２ｈの上面と同程度の位置もしくはそれより高い位置となる厚さで形成されている。半導体チップ２ｆ、２ｈには、前記実施の形態５の半導体チップ２ｆと同様に所定の素子および回路が形成され、前述のボンディングワイヤ５と同様のボンディングワイヤ５によってＢＧＡ基板１へ実装されている。また、ボンディングワイヤ５によってＢＧＡ基板１に実装された記憶回路チップ２ｂ、アプリケーションプロセッサチップ２ｃおよび半導体チップ２ｆ、２ｈは、ボンディングワイヤ５が引き出される位置（ボンディングパッド（図示は省略））の位置に合わせて互いに偏った位置となるように積層されている（図２３参照）。図２３中の隠し線（鎖線）のうち、一点鎖線は最下段のメモリチップ２ａの外形の一部を示し、二点鎖線は三段目のアプリケーションプロセッサチップ２ｃの外形の一部を示し、三点鎖線は四段目の半導体チップ２ｆの外形の一部を示している。
【００６１】
上記のような本実施の形態７によっても、前記実施の形態１で説明した電磁波ノイズシールド効果と効果を得ることができる。
【００６２】
（実施の形態８）
図２５および図２６は、本実施の形態８の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００６３】
本実施の形態８のチップ積層パッケージは、たとえば前記実施の形態３のチップ積層パッケージにおける中段の記憶回路チップ２ｂが省略された構造を有している。このような構造の場合には、省略された記憶回路チップ２ｂの分だけボンディングワイヤ５の本数が減る。そのため、シールド構造形成用のボンディングワイヤ５ａ〜５ｄの配置自由度を向上できるので、前記実施の形態３に比べてさらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００６４】
（実施の形態９）
図２７および図２８は、本実施の形態９の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００６５】
本実施の形態９のチップ積層パッケージは、たとえば前記実施の形態８のチップ積層パッケージにおける下段のメモリチップ２ａと上段のアプリケーションプロセッサチップ２ｃとの間に前記実施の形態５で説明したスペーサチップ（第２の基板）２ｇ（図２０も参照）を配置した構造を有している。また、スペーサチップ２ｇは、メモリチップ２ａおよびアプリケーションプロセッサチップ２ｃより大きな平面サイズを有している。図２７中の隠し線（鎖線）のうち、一点鎖線は最下段のメモリチップ２ａの外形の一部を示し、二点鎖線は三段目のアプリケーションプロセッサチップ２ｃの外形の一部を示している。
【００６６】
このような本実施の形態９によれば、メモリチップ２ａとアプリケーションプロセッサチップ２ｃとの間にスペーサチップ２ｇを配置したことによって、本実施の形態９のチップ積層パッケージの機械的強度を向上している。
【００６７】
また、スペーサチップ２ｇを中継基板４と同様の構造（電極４ｃ（図５参照）と同様の電極（第２の導電体層）および端子４ａ（図６〜図７参照）と同様の端子（第５のパッド）を備えた構造）とすることもできる。その場合には、ボンディングワイヤ５ａ〜５ｄと同様のボンディングワイヤ（第３のボンディングワイヤ）を用いてスペーサチップ２ｇとＧＮＤ端子１ｃとを電気的に接続することによって、スペーサチップ２ｇも接地電位となり、スペーサチップ２ｇによっても電磁波ノイズをシールドできるようになる。それにより、前記実施の形態８に比べてさらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００６８】
（実施の形態１０）
図２９および図３０は、本実施の形態１０の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００６９】
本実施の形態１０においては、記憶回路チップ２ｂにおける対向する１組の２辺が上段のアプリケーションプロセッサチップ２ｃより小さくなっている。これ以外の点は、前記実施の形態１の構成とほぼ同一である。また、図２９中の一点鎖線は記憶回路チップ２ｂの外形の一部を示している。
【００７０】
本実施の形態１０は、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃから引き出されるボンディングワイヤ５の本数が多い場合の例である。また、記憶回路チップ２ｂが同サイズのスペーサチップ２ｇ（前記実施の形態５、９も参照）に代わった場合（図３１参照）には、記憶回路チップ２ｂから引き出されていたボンディングワイヤ５の分だけボンディングワイヤ５の本数が減るので、ボンディングワイヤ５およびシールド用のボンディングワイヤ５ａ〜５ｄが引き出しやすくなる。
【００７１】
また、ボンディングワイヤ５の本数が増えた場合には、電磁波ノイズからの影響を受けやすくなる。特に、クロック周波数等の信号（制御信号）に電磁波ノイズの影響が現れると、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃが誤動作を起こしてしまう虞がある。そこで、前記実施の形態２で説明したボンディングワイヤ５ｅ（図１４参照）を設け、シールドループが密になるようにショートリングが形成される構成としてもよい。このようなボンディングワイヤ５ｅは、特にクロック周波数等の信号の伝送に使用されるボンディングワイヤ５の近傍に配置することによって効果的に電磁波ノイズをシールドし、信号への電磁波ノイズの影響を防ぐことができるようになる。
【００７２】
また、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃに加えて、メモリチップ２ａからアプリケーションプロセッサチップ２ｃの間で、前記実施の形態５、９で説明したスペーサチップ２ｇを配置することによって、チップ積層パッケージの機械的強度を強化し、かつボンディングワイヤ５を引き出しやすくしてもよい。このようなスペーサチップ２ｇを配置することによって、前記実施の形態５、９で説明したように、スペーサチップ２ｇによっても電磁波ノイズをシールドできるので、さらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００７３】
上記のような本実施の形態１０によっても、前記実施の形態１と同様の効果を得ることができる。
【００７４】
（実施の形態１１）
図３２および図３３は、本実施の形態１１の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００７５】
本実施の形態１１においても、前記実施の形態１０と同様に、記憶回路チップ２ｂにおける対向する１組の２辺が上段のアプリケーションプロセッサチップ２ｃより小さくなっている。異なる点は、前記実施の形態１０に比べて中継基板４の平面サイズが小さいことである。これ以外の点は、前記実施の形態１の構成とほぼ同一である。また、図３２中の一点鎖線は記憶回路チップ２ｂの外形の一部を示している。
【００７６】
本実施の形態１１も前記実施の形態１０と同様に、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃから引き出されるボンディングワイヤ５の本数が多い場合の例である。
【００７７】
前記実施の形態１０においても説明したように、ボンディングワイヤ５の本数が増えた場合には、電磁波ノイズからの影響を受けやすくなる。特に、クロック周波数等の信号に電磁波ノイズの影響が現れると、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃが誤動作を起こしてしまう虞がある。そこで、前記実施の形態２で説明したボンディングワイヤ５ｅ（図１４参照）を設け、シールドループが密になるようにショートリングが形成される構成としてもよい。このようなボンディングワイヤ５ｅは、特にクロック周波数等の信号の伝送に使用されるボンディングワイヤ５の近傍に配置することによって効果的に電磁波ノイズをシールドし、信号への電磁波ノイズの影響を防ぐことができるようになる。
【００７８】
また、前記実施の形態１０と同様に、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃに加えて、メモリチップ２ａからアプリケーションプロセッサチップ２ｃの間で、前記実施の形態５、９で説明したスペーサチップ２ｇを配置することによって、チップ積層パッケージの機械的強度を強化し、かつボンディングワイヤ５を引き出しやすくしてもよい。このようなスペーサチップ２ｇを配置することによって、前記実施の形態５、９で説明したように、スペーサチップ２ｇによっても電磁波ノイズをシールドできるので、さらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００７９】
上記のような本実施の形態１１によっても、前記実施の形態１０と同様の効果を得ることができる。
【００８０】
（実施の形態１２）
図３４および図３５は、本実施の形態１２の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００８１】
本実施の形態１２においても、前記実施の形態１０と同様に、記憶回路チップ２ｂにおける対向する１組の２辺が上段のアプリケーションプロセッサチップ２ｃより小さくなっている。異なる点は、前記実施の形態５の半導体チップ２ｆと同様の半導体チップ２ｆが接着材２ｅを介してアプリケーションプロセッサチップ２ｃ上に搭載され、その半導体チップ２ｆにおける対向する１組の２辺が下段のアプリケーションプロセッサチップ２ｃより大きくなっていることである。これ以外の点は、前記実施の形態１の構成とほぼ同一である。また、図３４中の一点鎖線は記憶回路チップ２ｂの外形の一部を示し、二点鎖線はアプリケーションプロセッサチップ２ｃの外形の一部を示している。
【００８２】
本実施の形態１２も前記実施の形態１０、１１と同様に、メモリチップ２ａ、記憶回路チップ２ｂ、アプリケーションプロセッサチップ２ｃおよび半導体チップ２ｆから引き出されるボンディングワイヤ５の本数が多い場合の例である。
【００８３】
前記実施の形態１０、１１においても説明したように、ボンディングワイヤ５の本数が増えた場合には、電磁波ノイズからの影響を受けやすくなる。特に、クロック周波数等の信号に電磁波ノイズの影響が現れると、メモリチップ２ａ、記憶回路チップ２ｂ、アプリケーションプロセッサチップ２ｃおよび半導体チップ２ｆが誤動作を起こしてしまう虞がある。そこで、前記実施の形態２で説明したボンディングワイヤ５ｅ（図１４参照）を設け、シールドループが密になるようにショートリングが形成される構成としてもよい。このようなボンディングワイヤ５ｅは、特にクロック周波数等の信号の伝送に使用されるボンディングワイヤ５の近傍に配置することによって効果的に電磁波ノイズをシールドし、信号への電磁波ノイズの影響を防ぐことができるようになる。
【００８４】
また、前記実施の形態１０、１１と同様に、メモリチップ２ａ、記憶回路チップ２ｂ、アプリケーションプロセッサチップ２ｃおよび半導体チップ２ｆに加えて、メモリチップ２ａから半導体チップ２ｆの間で、前記実施の形態５、９で説明したスペーサチップ２ｇを配置することによって、チップ積層パッケージの機械的強度を強化し、かつボンディングワイヤ５を引き出しやすくしてもよい。このようなスペーサチップ２ｇを配置することによって、前記実施の形態５、９で説明したように、スペーサチップ２ｇによっても電磁波ノイズをシールドできるので、さらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００８５】
上記のような本実施の形態１２によっても、前記実施の形態１０、１１と同様の効果を得ることができる。
【００８６】
（実施の形態１３）
図３６は、本実施の形態１３の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。断面は、図３３とほぼ同様となるため、改めての図示は省略する。
【００８７】
本実施の形態１３においても、前記実施の形態１０〜１２と同様に、記憶回路チップ２ｂにおける対向する１組の２辺が上段のアプリケーションプロセッサチップ２ｃより小さくなっている。異なる点は、平面で中継基板４の一部が記憶回路チップ２ｂからはみ出していることである。これ以外の点は、前記実施の形態１の構成とほぼ同一である。また、図３６中の一点鎖線は記憶回路チップ２ｂの外形の一部を示し、二点鎖線はアプリケーションプロセッサチップ２ｃの外形の一部を示している。
【００８８】
本実施の形態１３も前記実施の形態１０〜１２と同様に、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃから引き出されるボンディングワイヤ５の本数が多い場合の例である。
【００８９】
前記実施の形態１０〜１２においても説明したように、ボンディングワイヤ５の本数が増えた場合には、電磁波ノイズからの影響を受けやすくなる。特に、クロック周波数等の信号に電磁波ノイズの影響が現れると、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃが誤動作を起こしてしまう虞がある。そこで、前記実施の形態２で説明したボンディングワイヤ５ｅ（図１４参照）を設け、シールドループが密になるようにショートリングが形成される構成としてもよい。このようなボンディングワイヤ５ｅは、特にクロック周波数等の信号の伝送に使用されるボンディングワイヤ５の近傍に配置することによって効果的に電磁波ノイズをシールドし、信号への電磁波ノイズの影響を防ぐことができるようになる。
【００９０】
また、前記実施の形態１０〜１２と同様に、メモリチップ２ａ、記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃに加えて、メモリチップ２ａからアプリケーションプロセッサチップ２ｃの間で、前記実施の形態５、９で説明したスペーサチップ２ｇを配置することによって、チップ積層パッケージの機械的強度を強化し、かつボンディングワイヤ５を引き出しやすくしてもよい。このようなスペーサチップ２ｇを配置することによって、前記実施の形態５、９で説明したように、スペーサチップ２ｇによっても電磁波ノイズをシールドできるので、さらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００９１】
上記のような本実施の形態１３によっても、前記実施の形態１０〜１２と同様の効果を得ることができる。
【００９２】
（実施の形態１４）
図３７および図３８は、本実施の形態１４の半導体装置であるシールド構造を備えたチップ積層パッケージのそれぞれ平面図および断面図である。
【００９３】
本実施の形態１４は、最下段のメモリチップ２ａより最上段のアプリケーションプロセッサチップ２ｃの方が平面サイズが大きい場合の例であり、メモリチップ２ａとアプリケーションプロセッサチップ２ｃとの間には、前記実施の形態５、９で説明したスペーサチップ２ｇが配置されている。また、このスペーサチップ２ｇは、メモリチップ２ａからボンディングワイヤ５が引き出し可能な平面サイズとなっている。図３７中の一点鎖線はメモリチップ２ａの外形の一部を示し、二点鎖線はスペーサチップ２ｇの外形の一部を示している。
【００９４】
上記のように、下段のメモリチップ２ａと上段のアプリケーションプロセッサチップ２ｃとの間にスペーサチップ２ｇを配置することによって、相対的に平面サイズが小さな下段のメモリチップ２ａからボンディングワイヤ５が引き出せるようになる。それにより、相対的に平面サイズの小さなメモリチップ２ａ上に相対的に平面サイズの大きなアプリケーションプロセッサチップ２ｃを積層した構造のチップ積層パッケージを形成することが可能となる。
【００９５】
また、このようなスペーサチップ２ｇを配置することによって、前記実施の形態５、９で説明したように、スペーサチップ２ｇによっても電磁波ノイズをシールドできるので、さらに確実な電磁波ノイズ対策シールドを形成することが可能となる。
【００９６】
上記のような本実施の形態１４によっても、前記実施の形態１と同様の効果を得ることができる。
【００９７】
（実施の形態１５）
図３９および図４０は、本実施の形態１５の半導体装置であるシールド構造を備えたパッケージの断面図である。
【００９８】
本実施の形態１５は、前記実施の形態１のチップ積層パッケージ（図３参照）から記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃが省略された構造（図３９参照）、もしくは前記実施の形態３チップ積層パッケージ（図１６参照）から記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃが省略された構造（図３９参照）としたものである。
【００９９】
上記のような本実施の形態１５によっても、前記実施の形態１または前記実施の形態３と同様の効果を得ることができる。
【０１００】
（実施の形態１６）
図４１および図４２は、本実施の形態１６の半導体装置であるシールド構造を備えたパッケージのそれぞれ平面図および断面図である。
【０１０１】
本実施の形態１６のパッケージは、メモリチップ２ａおよび記憶回路チップ２ｂをそれぞれバンプ電極５ｆを介してＢＧＡ基板１に実装し、アプリケーションプロセッサチップ２ｃは記憶回路チップ２ｂ上に積層した構造を有する。
【０１０２】
上記のような構造を有する本実施の形態１６のパッケージでは、中継基板４およびボンディングワイヤ５ａ〜５ｄによる電磁波ノイズ対策シールドが記憶回路チップ２ｂおよびアプリケーションプロセッサチップ２ｃからなる半導体チップ構造体に対して設けられている。それにより、電磁波ノイズ対策シールドが設けられたその半導体チップ構造体については、パッケージ外部からの電磁波ノイズを遮蔽するばかりでなく、隣接するメモリチップ２ａとの間でも相互間の電磁波ノイズをシールドできるようになる。
【０１０３】
図示は省略したが、メモリチップ２ａに対しても中継基板４およびボンディングワイヤ５ａ〜５ｄによる電磁波ノイズ対策シールドを設けてもよい。
【０１０４】
（実施の形態１７）
本実施の形態１７の半導体装置は、シールド構造を備えたハイパワーアンプモジュールであり、図４３および図４４は、そのハイパワーアンプモジュールのそれぞれ平面図および断面図である。
【０１０５】
ハイパワーアンプモジュールは、たとえば携帯電話等の移動体通信機器で用いられるＲＦ部（ＧＳＭでは、ローバンドで９００ＭＨｚ、ハイバンドで１．８ＧＨｚ）の電波の送受信処理を行うモジュールであり、大きな電力の増幅処理を行うパワートランジスタを備えている。図４３および図４４に示すように、本実施の形態１７のハイパワーアンプモジュールは、１つ以上のパワートランジスタチップ２ｉと、コンデンサ、抵抗およびリアクタンス等の受動素子チップ９と、その他電子部品とが、１つのＢＧＡ基板１にはんだまたはＡｇ（銀）ペースト等からなる導電性接着材１０等を用いて実装されたものである。パワートランジスタチップ２ｉは、ＳｉまたはＧａＡｓ等を基板としてパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やバイポーラトランジスタが形成されたものであり、Ａｕ等からなるボンディングワイヤ５またはＡｕ、Ｃｕまたはんだ等からなるバンプ電極５ｆによってＢＧＡ基板１と電気的に接続されている。
【０１０６】
パワートランジスタチップ２ｉの１つにおいては、上部に前記実施の形態１〜１６でも説明した中継基板４が接着材２ｅを介して配置されている。中継基板４に設けられた端子４ａからはボンディングワイヤ５ａ〜５ｄが引き出され、前記実施の形態１〜１６でも説明したＢＧＡ基板１の主面に設けられた端子１ｂに接続され、前記実施の形態１〜１６でも説明した電磁波ノイズ対策シールドが形成されている。本実施の形態１７では、端子１ｂは、ＢＧＡ基板１の主面の四隅に配置されている。
【０１０７】
ＢＧＡ基板１の主面には、受動素子チップ９が接続される端子（ボンディングパッド）１ｅや、端子１ｂと同様に接地電位となる端子（ボンディングパッド）１ｆが設けられている。端子１ｆの中には、受動素子チップ９が接続されるものもある。また、ＢＧＡ基板１の主面には、パワートランジスタチップ２ｉから引き出されたボンディングパッド５が接続される端子（ボンディングパッド）１ｇが設けられ、この端子１ｇの一部には、受動素子チップ９が接続されている。
【０１０８】
本実施の形態１７において、中継基板４における基材４ｂ（図５参照）は、増幅用トランジスタ（パワートランジスタチップ２ｉ）の効率を落とさないように高抵抗Ｓｉから形成されている。基材４ｂ上には、Ｎｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を順次下層から積層してなる薄い種膜（図示は省略）と、種膜上に成膜された膜厚３μｍ〜２０μｍ程度のＣｕからなるめっき膜（図示は省略）と、そのめっき膜上に成膜されたＡｌ膜からなる電極４ｃ（図５参照）と、さらにその電極４ｃ上を覆う酸化シリコン等からなる保護膜４ｄ（図５参照）とが形成されている。これら以外の中継基板４の構造は、前記実施の形態１で説明した中継基板４の構造（図５〜図８参照）とほぼ同様である。
【０１０９】
上記のようなパワートランジスタチップ２ｉおよび受動素子チップ９等が実装されたＢＧＡ基板１の主面は、モールド樹脂７によって封止されている。
【０１１０】
なお、接着材２ｅの代わりに、パワートランジスタチップ２ｉをＢＧＡ基板１に接着している導電性接着材１０と同様の導電性接着材を用いて中継基板４をパワートランジスタチップ２ｉ上に搭載してもよい。このような導電性接着材を用いた場合でも、パワートランジスタチップ２ｉと中継基板４とが絶縁された構造とする。
【０１１１】
ところで、図４５および図４６は、中継基板４およびボンディングワイヤ５ａ〜５ｄによる電磁波ノイズ対策シールドが設けられていないハイパワーアンプモジュールのそれぞれ平面図および断面図である。
【０１１２】
ハイパワーアンプモジュールの中で電波を増幅させるトランジスタ（パワートランジスタチップ２ｉ）の出力特性が非線形であるため、効率を確保したい部分の出力には入力周波数の２倍高調波および３倍高調波のノイズが発生する。図４５および図４６に示す中継基板４およびボンディングワイヤ５ａ〜５ｄによる電磁波ノイズ対策シールドが設けられていないハイパワーアンプモジュールでは、ハイパワーアンプモジュール内のトランジスタ（パワートランジスタチップ２ｉ）から発せられたノイズをハイパワーアンプモジュール外に出してしまう虞がある。
【０１１３】
一方、上記の中継基板４およびボンディングワイヤ５ａ〜５ｄによる電磁波ノイズ対策シールドが設けられた本実施の形態１７のハイパワーアンプモジュールによれば、トランジスタ（パワートランジスタチップ２ｉ）から発せられたノイズをハイパワーアンプモジュール外に出してしまう不具合を防ぐことができる。
【０１１４】
本実施の形態１７の変形の一つとして、ＢＧＡ基板１の主面にパワートランジスタチップ２ｉが搭載され、かつその上に配置された中継基板４からＢＧＡ基板１の周縁沿いに並ぶ複数の端子（ボンディングパッド）１ｐに夫々延在する８４本のボンディングワイヤ５ｐで当該主面をシールドしたモジュール（半導体装置）を例示することができる。そのモジュールの断面構造を図５３に、その平面構造を図５４に夫々示す。端子１ｐは、図４３に示されたＢＧＡ基板１の矩形主面の四隅に夫々配置されたＧＮＤ端子１ｃと、その隣接し合う一対毎の間に（矩形主面の各辺沿いに）２０個ずつ線状に並べられた端子１ｆとの合計８４個からなる。図４３に示された半導体装置においてＢＧＡ基板１の主面のシールドに寄与しなかった端子１ｆは、図５４に示された半導体装置においてはそのシールドに寄与する端子１ｐに置き換えられている。中継基板４と端子１ｐとを接続するいわば「シールド用ワイヤ」であるボンディングワイヤ５ｐの本数は、ＢＧＡ基板１の主面の各辺で同じとしなくてもよく、その半導体装置に必要とされる効果に応じて、主面の辺毎に違えてもよく、均等に分散させなくともよく（偏らせてもよく）、また主面の部分に応じて増減されても良い。
【０１１５】
また、図５５〜図５７は、図５３および図５４に示したモジュールに対して行った実験結果を示すものである。図５５には、周波数毎の遠方最大電界（垂直偏波）強度を示している。ノイズは常に同様な振幅で出ているわけではなく、いわゆる「ゆれ」と呼ばれるある程度の変化量を含んでいる。また、フロアノイズに関しても測定装置の性能やケーブル等から発生するノイズを含む値である。図５３および図５４に示したモジュールに関する測定は、遠方界測定で円筒面での最大電解強度、すなわち尖頭値（ノイズのピーク値）を読み取る検波方法で行なった。図５５中の×印に示すように、基準波の９００ＭＨｚに最大値が見られ、その２倍高調波（１．８ＧＨｚ）、３倍高調波（２．７Ｇｚ）の位置にノイズピークが見られる。これらの最大電界強度値とシールド無しの場合の値とを図５６に示す。また、図５７に、図５６に示したグラフのそれぞれの周波数での測定結果の差分、すなわちシールド効果を示す。図５３および図５４に示した本実施の形態１７の構造においては、基本周波数９００Ｍｈｚで約５ｄＢ、１．８ＧＨｚで約４［ｄＢ］、２．７ＧＨｚで約１５［ｄＢ］のシールド効果を得ることができる。
【０１１６】
移動体通信機器内には、本実施の形態１７のハイパワーアンプモジュール以外にも、ＣＰＵ、各種アプリケーションプロセッサおよび記憶装置等の半導体装置および電子装置が備えられていることから、ハイパワーアンプモジュール内のトランジスタ（パワートランジスタチップ２ｉ）から発せられたノイズがこれら半導体装置および電子装置の動作に干渉した場合には、これら半導体装置および電子装置が誤動作（エラー）を引き起こす虞がある。しかしながら、本実施の形態１７によれば、中継基板４およびボンディングワイヤ５ａ〜５ｄによる電磁波ノイズ対策シールドにより、トランジスタ（パワートランジスタチップ２ｉ）から発せられたノイズをシールドできるので、そのような誤動作を防ぐことが可能となる。
【０１１７】
（実施の形態１８）
図４７および図４８は、本実施の形態１８の半導体装置であるシールド構造を備えたハイパワーアンプモジュールのそれぞれ平面図および断面図である。
【０１１８】
本実施の形態１８のハイパワーアンプモジュールは、前記実施の形態１７のハイパワーアンプモジュール（図４３および図４４参照）の構成において上部に中継基板４が配置されていなかったパワートランジスタチップ２ｉ上にも中継基板４が配置され、その中継基板４がボンディングワイヤ５ａ〜５ｄを介してＧＮＤ端子１ｃに電気的に接続された構成となっている。また、２つの中継基板４間は、ボンディングワイヤ５ａ〜５ｄと同様のボンディングワイヤ（第４のボンディングワイヤ）５ｇによって電気的に接続された構成となっている。
【０１１９】
前記実施の形態１７では、１つのパワートランジスタチップ２ｉ上に配置した中継基板４とそこから引き出されたボンディングワイヤ５ａ〜５ｄとで形成された電磁波ノイズ対策シールドにより、上部に中継基板４が配置されていない他方のパワートランジスタチップ２ｉから発せられるノイズも遮蔽する構成としていた。本実施の形態１８では、前述のようにその上部に中継基板４が配置されていなかった他方のパワートランジスタチップ２ｉ上にも中継基板４を配置し、２つの中継基板４間をボンディングワイヤ５ｇによって電気的に接続した構成としている。すなわち、本実施の形態１８のハイパワーアンプモジュールによれば、前記実施の形態１７のハイパワーアンプモジュールに比べてさらに確実に２つのトランジスタ（パワートランジスタチップ２ｉ）から発せられたノイズを遮蔽することが可能となる。
【０１２０】
図４７および図４８では、ハイパワーアンプモジュール中にパワートランジスタチップ２ｉが２つ配置されている例を図示したが、３つ以上配置された場合でも、それぞれの上部に中継基板４を配置して、中継基板４間はボンディングワイヤ５ｇによって電気的に接続することにより、同様の効果を得ることができる。
【０１２１】
上記のような本実施の形態１８によっても、前記実施の形態１７と同様の効果を得ることができる。
【０１２２】
（実施の形態１９）
図４９および図５０は、本実施の形態１９の半導体装置であるシールド構造を備えたハイパワーアンプモジュールのそれぞれ平面図および断面図である。
【０１２３】
本実施の形態１９のハイパワーアンプモジュールにおいては、２つのパワートランジスタチップ２ｉがバンプ電極５ｆによりＢＧＡ基板１に実装され、中継基板４が２つのパワートランジスタチップ２ｉに跨るように配置された構造を有する。それら以外の構造は、前記実施の形態１７のハイパワーアンプモジュール（図４３および図４４参照）と同様である。
【０１２４】
前記実施の形態１７では、１つのパワートランジスタチップ２ｉ上に配置した中継基板４とそこから引き出されたボンディングワイヤ５ａ〜５ｄとで形成された電磁波ノイズ対策シールドにより、上部に中継基板４が配置されていない他方のパワートランジスタチップ２ｉから発せられるノイズも遮蔽する構成としていた。本実施の形態１９では、前述のように２つのパワートランジスタチップ２ｉともバンプ電極５ｆによる実装形態（フリップチップ接続）である場合において、２つのパワートランジスタチップ２ｉ上に跨る平面サイズの１つの中継基板４をこれら２つのパワートランジスタチップ２ｉ上に配置した構成としている。すなわち、２つのパワートランジスタチップ２ｉともフリップチップ接続である場合には、本実施の形態１９の構成とすることによって、前記実施の形態１７のハイパワーアンプモジュールに比べてさらに確実に２つのトランジスタ（パワートランジスタチップ２ｉ）から発せられたノイズを遮蔽することが可能となる。
【０１２５】
図４７および図４８では、ハイパワーアンプモジュール中にパワートランジスタチップ２ｉが２つ配置されている例を図示したが、３つ以上配置された場合でも、バンプ電極５ｆによるフリップチップ接続された複数のパワートランジスタチップ２ｉ上に跨るように１つの中継基板４を配置することによって、同様の効果を得ることができる。
【０１２６】
上記のような本実施の形態１９によっても、前記実施の形態１７と同様の効果を得ることができる。
【０１２７】
（実施の形態２０）
図５１および図５２は、本実施の形態２０の半導体装置であるシールド構造を備えたハイパワーアンプモジュールのそれぞれ平面図および断面図である。
【０１２８】
本実施の形態２０のハイパワーアンプモジュールは、前記実施の形態１７のハイパワーアンプモジュールの構造において、内部の回路が回路ブロック（第１の機能ブロック）ＣＢ１と回路ブロック（第２の機能ブロック）ＣＢ２とに分割されているものである。このような構成のハイパワーアンプモジュールにおいては、ＢＧＡ基板１の主面において回路ブロックＣＢ１と回路ブロックＣＢ２との境となる位置に中継基板４と同様の構造を有する中継ポスト（導電片）４ｇを配置し、各中継ポスト４ｇ間をボンディングワイヤ５ａ〜５ｄと同様のボンディングワイヤ（第５のボンディングワイヤ）５ｈで電気的に接続する。中継ポスト４ｇは、前記実施の形態１７で説明した導電性接着材１０を用いてＢＧＡ基板１に実装することができる。さらに、接地電位となる端子１ｆとその端子１ｆの近傍の中継ポスト４ｇとの間、および中継ポスト４ｇと中継基板４との間についてもボンディングワイヤ（第４のボンディングワイヤ）５ｈで電気的に接続する。それにより、回路ブロックＣＢ１、ＣＢ２の各々に対して電磁波ノイズ対策シールドを形成することができる。その結果、回路ブロックＣＢ１と回路ブロックＣＢ２との間でお互いから発せられるノイズが各回路ブロックＣＢ１、ＣＢ２の動作に干渉してしまうことを防ぐことができる。
【０１２９】
また、中継基板４と接地電位となる端子１ｆとの間をボンディングワイヤ５ｈで電気的に接続してもよい。それにより、前記実施の形態１に比べてさらに確実に電磁波ノイズを遮蔽できる電磁波ノイズ対策シールドを形成することが可能となる。
【０１３０】
上記の本実施の形態２０では、２つの回路ブロックＣＢ１、ＣＢ２に分割される場合について説明したが、３つ以上の回路ブロックに分割される場合でも、ＢＧＡ基板１の主面上にて各回路ブロックに分割する位置に中継ポスト４ｇを配置し、それぞれの中継ポスト４ｇ間、中継ポスト４ｇと中継基板４との間、および中継ポスト４ｇと端子１ｆとの間とをボンディングワイヤ５ｈで接続することによって、３つの回路ブロックに分割された場合と同様の効果を得ることができる。
【０１３１】
上記のような本実施の形態２０によっても、前記実施の形態１７と同様の効果を得ることができる。
【０１３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３３】
前記実施の形態においては、中継基板がＳｉ基板またはガラス基板からなる基材と、Ａｌ膜からなる電極と、酸化シリコン膜からなる保護膜とから形成されている場合について説明したが、それぞれ他の材料から形成してもよい。たとえば、中継基板直下の半導体チップがＳｉ基板を用いて形成されたＲＦモジュール用ＩＣである場合には、中継基板の基材としては高抵抗Ｓｉ基板を用いることができる。中継基板直下の半導体チップが化合物半導体基板を用いて形成されたＲＦモジュール用ＩＣである場合には、中継基板の基材としてはセラミック基板（線膨張係数α＝５〜７ｐｐｍ／℃程度）を用いることができる。ハイパワーアンプモジュールにおける中継ポストである場合には、基材としてＣｕ、Ａｌ、Ｃｕ／Ｆｅ系合金を用いることができる。中継基板下の部材および材質に関わらず、中継基板の基材としてＰＣＢ（Printed Circuit Board）を用いてもよい。
【０１３４】
また、中継基板の基材がＳｉ基板またはガラス基板の場合には、基材上の電極はＣｕ膜とＮｉ膜とＡｕ膜とを順次積層した積層膜、Ｃｕ膜とＡｕ膜とを順次積層した積層膜、またはＣｕ膜とＰｄ膜とＡｕ膜とを順次積層した積層膜としてもよい。中継基板の基材がセラミック基板の場合には、基材上の電極はＡｇ系膜とＮｉ膜とＡｕ膜とを順次積層した積層膜、Ａｇ系膜とＰｄＡｕ膜とを順次積層した積層膜、またはＣｕ系膜とＮｉ膜とＡｕ膜とを順次積層した積層膜としてもよい。
【０１３５】
また、保護膜については、プラスチック系樹脂から形成してもよい。
【０１３６】
前記実施の形態では、携帯電話等の移動体通信機器の例を上げたが、前記実施の形態で説明した電磁波ノイズ対策シールドは、ＳＤメモリカード、ｍｉｎｉＳＤカード、ｍｉｃｒｏＳＤカードといったメモリカード等の外部記憶装置にも適用することができる。
【産業上の利用可能性】
【０１３７】
本発明の半導体装置およびその製造方法は、半導体チップおよび受動素子チップが高密度で実装された半導体装置およびその製造工程に広く適用することができる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージの斜視図である。
【図２】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図４】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージにおけるシールドループを示す説明図である。
【図５】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージに含まれる中継基板の断面図である。
【図６】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージに含まれる中継基板の平面図である。
【図７】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージに含まれる中継基板の平面図である。
【図８】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージに含まれる中継基板の平面図である。
【図９】本発明の実施の形態１の半導体装置であるシールド構造を備えたチップ積層パッケージの製造工程中の要部断面図である。
【図１０】図９に続くチップ積層パッケージの製造工程中の要部断面図である。
【図１１】本発明者らが検討したシールド構造を備えていないチップ積層パッケージの斜視図である。
【図１２】本発明者らが検討したシールド構造を備えていないチップ積層パッケージの平面図である。
【図１３】本発明の実施の形態２の半導体装置であるシールド構造を備えたチップ積層パッケージの斜視図である。
【図１４】本発明の実施の形態２の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図１５】本発明の実施の形態２の半導体装置であるシールド構造を備えたチップ積層パッケージにおけるシールドループを示す説明図である。
【図１６】本発明の実施の形態３の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図１７】本発明の実施の形態４の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図１８】本発明の実施の形態４の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図１９】本発明の実施の形態５の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図２０】本発明の実施の形態５の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図２１】本発明の実施の形態６の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図２２】本発明の実施の形態６の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図２３】本発明の実施の形態７の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図２４】本発明の実施の形態７の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図２５】本発明の実施の形態８の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図２６】本発明の実施の形態８の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図２７】本発明の実施の形態９の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図２８】本発明の実施の形態９の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図２９】本発明の実施の形態１０の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３０】本発明の実施の形態１０の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図３１】本発明の実施の形態１０の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３２】本発明の実施の形態１１の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３３】本発明の実施の形態１１の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図３４】本発明の実施の形態１２の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３５】本発明の実施の形態１２の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図３６】本発明の実施の形態１３の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３７】本発明の実施の形態１４の半導体装置であるシールド構造を備えたチップ積層パッケージの平面図である。
【図３８】本発明の実施の形態１４の半導体装置であるシールド構造を備えたチップ積層パッケージの断面図である。
【図３９】本発明の実施の形態１５の半導体装置であるシールド構造を備えたパッケージの断面図である。
【図４０】本発明の実施の形態１５の半導体装置であるシールド構造を備えたパッケージの断面図である。
【図４１】本発明の実施の形態１６の半導体装置であるシールド構造を備えたパッケージの平面図である。
【図４２】本発明の実施の形態１６の半導体装置であるシールド構造を備えたパッケージの断面図である。
【図４３】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの平面図である。
【図４４】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの断面図である。
【図４５】本発明者らが検討したシールド構造を備えていないハイパワーアンプモジュールの平面図である。
【図４６】本発明者らが検討したシールド構造を備えていないハイパワーアンプモジュールの断面図である。
【図４７】本発明の実施の形態１８の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの平面図である。
【図４８】本発明の実施の形態１８の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの断面図である。
【図４９】本発明の実施の形態１９の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの平面図である。
【図５０】本発明の実施の形態１９の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの断面図である。
【図５１】本発明の実施の形態２０の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの平面図である。
【図５２】本発明の実施の形態２０の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの断面図である。
【図５３】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの断面図である。
【図５４】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールの平面図である。
【図５５】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールにおける垂直偏波の測定結果を示す説明図である。
【図５６】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールにおける垂直偏波のピーク値の測定結果を示す説明図である。
【図５７】本発明の実施の形態１７の半導体装置であるシールド構造を備えたハイパワーアンプモジュールにおけるシールド効果を示す説明図である。
【符号の説明】
【０１３９】
１  ＢＧＡ基板（実装基板）
１ａ  はんだボール
１ｂ  端子（ボンディングパッド（第３のパッド））
１ｃ  ＧＮＤ端子（ボンディングパッド（第１のパッド））
１ｄ  ＧＮＤ層
１ｅ  端子（ボンディングパッド）
１ｆ  端子（ボンディングパッド）
１ｇ  端子（ボンディングパッド）
１ｐ  端子（ボンディングパッド）
２  半導体チップ構造体
２ａ  メモリチップ（半導体チップ）
２ｂ  記憶回路チップ（半導体チップ）
２ｃ  アプリケーションプロセッサチップ（半導体チップ）
２ｅ  接着材
２ｆ  半導体チップ
２ｇ  スペーサチップ（中継基板、第２の基板）
２ｈ  半導体チップ
２ｉ  パワートランジスタチップ
４  中継基板（第１の基板）
４ａ  端子（ボンディングパッド（第２のパッド））
４ｂ  基材
４ｃ  電極（ＧＮＤ金属層（第１の導電体層））
４ｄ  保護膜（絶縁層）
４ｅ  開口部
４ｇ  中継ポスト（導電片）
５  ボンディングワイヤ（第２のボンディングワイヤ）
５ａ〜５ｄ  ボンディングワイヤ（第１のボンディングワイヤ）
５ｅ  ボンディングワイヤ
５ｆ  バンプ電極
５ｇ  ボンディングワイヤ（第４のボンディングワイヤ）
５ｈ  ボンディングワイヤ（第４のボンディングワイヤ、第５のボンディングワイヤ）
５ｐ  ボンディングワイヤ
７  モールド樹脂
８  アンダーフィル樹脂
９  受動素子チップ
１０  導電性接着材
ＣＢ１  回路ブロック（第１の機能ブロック）
ＣＢ２  回路ブロック（第２の機能ブロック）
ＣＰＬ  キャピラリ
ＳＬＸ  Ｘ方向ノイズシールドループ
ＳＬＹ  Ｙ方向ノイズシールドループ
ＳＬＺ  Ｚ方向ノイズシールドループ
ＳＲ  ショートリング
【図１】
2009111010.tif 000003
【図２】
2009111010.tif 000004
【図３】
2009111010.tif 000005
【図４】
2009111010.tif 000006
【図５】
2009111010.tif 000007
【図６】
2009111010.tif 000008
【図７】
2009111010.tif 000009
【図８】
2009111010.tif 000010
【図９】
2009111010.tif 000011
【図１０】
2009111010.tif 000012
【図１１】
2009111010.tif 000013
【図１２】
2009111010.tif 000014
【図１３】
2009111010.tif 000015
【図１４】
2009111010.tif 000016
【図１５】
2009111010.tif 000017
【図１６】
2009111010.tif 000018
【図１７】
2009111010.tif 000019
【図１８】
2009111010.tif 000020
【図１９】
2009111010.tif 000021
【図２０】
2009111010.tif 000022
【図２１】
2009111010.tif 000023
【図２２】
2009111010.tif 000024
【図２３】
2009111010.tif 000025
【図２４】
2009111010.tif 000026
【図２５】
2009111010.tif 000027
【図２６】
2009111010.tif 000028
【図２７】
2009111010.tif 000029
【図２８】
2009111010.tif 000030
【図２９】
2009111010.tif 000031
【図３０】
2009111010.tif 000032
【図３１】
2009111010.tif 000033
【図３２】
2009111010.tif 000034
【図３３】
2009111010.tif 000035
【図３４】
2009111010.tif 000036
【図３５】
2009111010.tif 000037
【図３６】
2009111010.tif 000038
【図３７】
2009111010.tif 000039
【図３８】
2009111010.tif 000040
【図３９】
2009111010.tif 000041
【図４０】
2009111010.tif 000042
【図４１】
2009111010.tif 000043
【図４２】
2009111010.tif 000044
【図４３】
2009111010.tif 000045
【図４４】
2009111010.tif 000046
【図４５】
2009111010.tif 000047
【図４６】
2009111010.tif 000048
【図４７】
2009111010.tif 000049
【図４８】
2009111010.tif 000050
【図４９】
2009111010.tif 000051
【図５０】
2009111010.tif 000052
【図５１】
2009111010.tif 000053
【図５２】
2009111010.tif 000054
【図５３】
2009111010.tif 000055
【図５４】
2009111010.tif 000056
【図５５】
2009111010.tif 000057
【図５６】
2009111010.tif 000058
【図５７】
2009111010.tif 000059