(57)【要約】【課題】ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置を提供する。【解決手段】  縦型のＩＧＢＴ１００ｉとダイオード１００ｄとが同じ半導体基板１０に形成されてなり、半導体基板１０の主面側において、ＩＧＢＴ１００ｉのエミッタ領域およびダイオード１００ｄのアノード領域に共通接続する下地金属層１８が形成され、該下地金属層１８上にメッキ電極層２５が形成されてなる半導体装置であって、ダイオードセル領域における主面側の半導体基板１０上に、酸化膜からなる所定の凸状パターン１７ａが形成され、該凸状パターン１７ａ上に下地金属層１８が積層されてなる半導体装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
縦型のＩＧＢＴと、該ＩＧＢＴに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、
前記ＩＧＢＴのセルの集合体でＩＧＢＴセル領域が構成され、
前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、
前記半導体基板の主面側において、前記ＩＧＢＴのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、
前記半導体基板の裏面側において、前記ＩＧＢＴのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、
前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。
【請求項２】
前記凸状パターンが、前記ＩＧＢＴセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凸状パターンが、前記半導体基板上のＬＯＣＯＳ酸化膜で形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アノード領域が、前記ＬＯＣＯＳ酸化膜からなる凸状パターンを介してＰ導電型不純物をイオン注入することにより形成されてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記アノード領域と前記ＩＧＢＴのチャネル形成領域であるベース領域が、前記イオン注入により、同時形成されてなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記間隔が、１μｍ以上、５０μｍ以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
縦型のＩＧＢＴと、該ＩＧＢＴに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、
前記ＩＧＢＴのセルの集合体でＩＧＢＴセル領域が構成され、
前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、
前記半導体基板の主面側において、前記ＩＧＢＴのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、
前記半導体基板の裏面側において、前記ＩＧＢＴのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、
前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。
【請求項１０】
前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記間隔が、１μｍ以上、５０μｍ以下であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記主面側下地金属層および裏面側下地金属層が、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金からなることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記主面側メッキ電極層および裏面側メッキ電極層が、ニッケル（Ｎｉ）またはニッケル（Ｎｉ）／金（Ａｕ）積層体からなることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記主面側メッキ電極層および裏面側メッキ電極層が、無電解メッキにより同時形成されてなることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなることを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体装置が、インバータ回路の構成に用いられることを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体装置が、車載用であることを特徴とする請求項１乃至１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のＩＧＢＴとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置に関する。
【背景技術】
【０００２】
半導体チップに縦型素子であるＩＧＢＴが形成されてなり、半導体チップの主面側と裏面側の両方にメッキ電極層を有してなる半導体装置が、例えば、特開２００７−１９４１２号公報（特許文献１）と特開２００５−３３１３１号公報（特許文献２）に開示されている。
【０００３】
図９は、特許文献１に開示された半導体装置で、トレンチゲート構造を有するＦＳ型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタの略称）を有した半導体装置８０の概略断面図である。
【０００４】
図９に示す半導体装置８０は、Ｎ−型のシリコン基板１０を用いて形成されたものであり、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。
【０００５】
セル部には、多数のトレンチゲート１４を有するＩＧＢＴが形成されている。シリコン基板１０の主面側にはトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜とゲート層とが順に形成されてトレンチゲート１４の構造が構成されている。また、シリコン基板１０の主面側においては、層間絶縁膜１７を介して複数のトレンチゲート構造上にまたがるように第１表面電極１８が形成され、多数のＩＧＢＴを共通に接続している。この第１表面電極１８は、例えばＡｌ−Ｓｉ−Ｃｕ等のＡｌを主成分とするＡｌ合金からなる金属材料で構成され、例えばスパッタリングにより形成される。図９の実施形態では、ＡｌＳｉが採用され、厚さは例えば５μｍ以上になっている。また、図９には図示されていないが、ＩＧＢＴと第１表面電極１８との間に、例えばＴｉＮ等のバリアメタル層が形成されている。このバリアメタル層は、第１表面電極１８を形成する際の熱処理等によって発生するアロイスパイクを防止するためのものである。尚、図９において、符号２０の部分は、ＬＯＣＯＳ酸化膜である。
【０００６】
そして、シリコン基板１０の主面側では、セル部および外周耐圧部において、第１表面電極１８を覆う保護膜２４が形成され、セル部および外周耐圧部の表面が保護されている。この保護膜２４は、図９に示されるように、第１表面電極１８の一部が露出するようにパターニングされている。図９の実施形態では、この保護膜２４に例えばポリイミドが採用される。保護膜２４のうち第１表面電極１８が露出した部分には第２表面電極２５が形成されており、その第２表面電極２５の表面にメッキ層２６が形成されている。したがって、第１、第２表面電極１８、２５およびメッキ層２６によってＩＧＢＴのエミッタ電極が構成されている。図９の実施形態では、第２表面電極２５およびメッキ層２６は、それぞれ湿式メッキの方法によって形成される。第２表面電極２５には例えばＮｉ（ニッケル）が採用され、メッキ層２６には、例えばＡｕ（金）が採用される。
【０００７】
図９に示す半導体装置８０の裏面構造は、セル部および外周耐圧部で共通になっている。シリコン基板１０の裏面側では、第１裏面電極３１がスパッタリングにより形成され、第１裏面電極３１の表面には第２裏面電極３２が形成されている。第２裏面電極３２は、表面が粗くされた第１裏面電極３１の表面に湿式メッキにて形成される。このように第１裏面電極３１の表面が凹凸形状になっていることで、第１裏面電極３１に対する第２裏面電極３２の接着面積が増加させることができると共に密着力を向上させることができる。そして、第２裏面電極３２の表面にメッキ層３３が形成されている。これら第１、第２裏面電極３１、３２、およびメッキ層３３は、ＩＧＢＴのコレクタ電極としての機能を果たす。図９の実施形態では、第１裏面電極３１にＡｌＳｉが採用される。また、第２裏面電極３２およびメッキ層３３は湿式メッキの方法により形成され、第２裏面電極３２には例えばＮｉが採用され、メッキ層３３には例えばＡｕが採用される。
【０００８】
図９の半導体装置８０における主面側の第２表面電極２５と裏面側の第２裏面電極３２は、両面湿式メッキ工程にて、ウェハ表裏面に湿式のＮｉメッキを行うことにより同時形成される。そして、ウェハ表裏面に同時に湿式メッキを施し、第２表面電極２５の表面と第２裏面電極３２の表面それぞれに、例えばＡｕのメッキ層２６、３３を形成する。この後、ウェハをスクライブラインに沿ってダイシングカットし、個々の半導体チップに分割する。そして、各半導体チップの表裏面にはんだを介してヒートシンクを接合し、樹脂でモールドすることにより、半導体パッケージが完成する。
【０００９】
図９の半導体装置８０は、上述したように、ウェハ表裏面に同時に湿式メッキを施し、主面側と裏面側の電極を同時形成するため、安価に製造することが可能である。
【特許文献１】特開２００７−１９４１２号公報
【特許文献２】特開２００５−３３１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１０は、図９に示した半導体装置８０の利用形態の一例を示した図で、３相インバータのパワーモジュールの要部を簡略化して示した回路図である。
【００１１】
インバータ回路においては、ＩＧＢＴ（半導体装置８０）とＦＷＤ（Free Wheel Diode）と呼ばれるダイオード８１とが、一般的に図１０に示すような逆並列に接続された状態で用いられる。ここで、ＩＧＢＴ８０は、スイッチング素子として用いられる。また、ダイオード８１は、ＩＧＢＴ８０のオフ中に出力に接続されている負荷インダクタンスのモータＭに流れる電流を迂回還流させ、モータＭに流れる電流がＩＧＢＴ８０のスイッチングによって急激に変化しないようにしている。このＩＧＢＴ８０とダイオード８１は、それぞれ別の半導体基板（半導体チップ）に形成して構成することも可能であるが、小型化のためには同じ半導体基板に形成されてなることが好ましい。
【００１２】
図１１は、上記したＩＧＢＴとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置９０の模式的な断面図である。尚、図１１に示す半導体装置９０において、図９に示した半導体装置８０と同様の部分については、同じ符号を付した。
【００１３】
図１１に示す半導体装置９０においては、縦型のＩＧＢＴ９０ｉと、該ＩＧＢＴ９０ｉに逆並列に接続される縦型のダイオード９０ｄとが、それぞれ、セルの集合体として同じ半導体基板１０に形成されている。半導体装置９０では、ＩＧＢＴ９０ｉのセルの集合体であるＩＧＢＴセル領域とダイオード９０ｄのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。半導体基板１０の主面側では、アルミニウム（Ａｌ）合金からなる下地金属層１８が、ＩＧＢＴ９０ｉのエミッタ領域およびダイオード９０ｄのアノード領域に共通接続するように形成されている。下地金属層１８上には、ニッケル（Ｎｉ）および金（Ａｕ）の積層体からなるメッキ電極層２５，２６が、順次形成されている。半導体基板１０の裏面側では、主面側と同様に、アルミニウム（Ａｌ）合金からなる下地金属層３１が、ＩＧＢＴ９０ｉのコレクタ領域およびダイオード９０ｄのカソード領域に共通接続するように形成されている。また、ニッケル（Ｎｉ）および金（Ａｕ）の積層体からなるメッキ電極層３２，３３が、下地金属層３１上に順次形成されている。
【００１４】
図１１の半導体装置９０についても、図９の半導体装置８０と同様に、ウェハ表裏面に同時に湿式メッキを施し、メッキ電極層２５，３２およびメッキ電極層２６，３３をそれぞれ同時形成するため、安価に製造することが可能である。一方、ＩＧＢＴ９０ｉとダイオード９０ｄとが同じ半導体基板１０に形成される半導体装置９０では、上記のようにウェハ表裏面に同時に湿式メッキを施す場合、次の図１２（ａ），（ｂ）に示すような問題が半導体装置９０の主面側において発生し易い。
【００１５】
図１２（ａ）では、Ａｌ合金からなる下地金属層１８がＩＧＢＴセル領域に較べて平坦となるダイオードセル領域において、Ｎｉメッキ電極層２５が部分的に成長せずに、メッキ電極層２５に穴欠陥Ｄ１ができている。該穴欠陥Ｄ１がメッキ電極層２５に発生すると、メッキ電極層２５，２６をリードフレーム等にはんだ接続する際に、メッキ電極層２５の剥離の要因となる。穴欠陥Ｄ１が発生する要因は、Ｎｉメッキ前に成長の種となる亜鉛（Ｚｎ）を付着するジンケート処理において、ダイオードセル領域の下地金属層１８がＩＧＢＴセル領域に較べて平坦であるために、Ｚｎが付着し難いことにあると考えられる。
【００１６】
上記問題を防止するため、図１２（ｂ）では、スパッタによる下地金属層１８の形成後において、エッチング時間を長くして下地金属層１８の表面を荒らし、ダイオードセル領域の下地金属層１８にも凹凸をつけている。これによって、メッキ電極層２５における穴欠陥Ｄ１の発生は抑制することができる。しかしながら、エッチング時間を長くすると、ＩＧＢＴセル領域における下地金属層１８の表面の凹凸が強調されすぎて、ＩＧＢＴセル領域において下地金属層１８が欠損した穴欠陥Ｄ２が発生し易くなる。該穴欠陥Ｄ２が下地金属層１８に発生すると、デバイスの電気特性不良の要因となる。
【００１７】
そこで本発明は、縦型のＩＧＢＴとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
請求項１に記載の半導体装置は、縦型のＩＧＢＴと、該ＩＧＢＴに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記ＩＧＢＴのセルの集合体でＩＧＢＴセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記ＩＧＢＴのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記ＩＧＢＴのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。
【００１９】
上記半導体装置は、縦型のＩＧＢＴとダイオードが同じ半導体基板に形成されてなる、小型の半導体装置である。また、上記半導体装置における主面側と裏面側のメッキ電極層は同時形成することができ、上記半導体装置は安価に製造することが可能である。
【００２０】
上記半導体装置の主面側のダイオードセル領域においては、半導体基板上に酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に主面側下地金属層が積層されている。従って、該凸状パターンによる半導体基板上の凹凸を利用して、上記半導体装置においては、ゲート電極による凹凸が存在するＩＧＢＴセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層の表面にも凹凸を形成することが可能となる。このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばＮｉメッキにおけるジンケート処理の亜鉛（Ｚｎ）のような、メッキ膜成長の種を十分に付着させることができる。これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。
【００２１】
また、上記ダイオードセル領域への酸化膜からなる凸状パターンの形成は、ＩＧＢＴセル領域と独立に任意のパターン形状とすることができる。従って、該凸状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および高さ（荒さ）とすることが可能である。従って、例えばＩＧＢＴセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、ＩＧＢＴセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【００２２】
以上のようにして、上記半導体装置は、縦型のＩＧＢＴとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。
【００２３】
上記半導体装置における前記凸状パターンは、例えば請求項２に記載のように、前記ＩＧＢＴセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることが好ましい。
【００２４】
これによれば、該酸化膜の表面凹凸高さがＩＧＢＴセル領域とダイオードセル領域でほぼ等しくなるため、該酸化膜上に積層される主面側下地金属層の表面凹凸高さも、ＩＧＢＴセル領域とダイオードセル領域でほぼ等しくすることができる。従って、主面側下地金属層に積層される主面側メッキ電極層の密着強度も、ＩＧＢＴセル領域とダイオードセル領域でほぼ等しくすることができる。また、ダイオードセル領域における凸状パターンをＩＧＢＴセル領域においてゲート電極を覆う酸化膜と同じ酸化膜とすることで、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【００２５】
また、請求項３に記載のように、前記凸状パターンを、前記半導体基板上のＬＯＣＯＳ酸化膜で形成するようにしてもよい。この場合にも、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【００２６】
凸状パターンをＬＯＣＯＳ酸化膜で形成する場合には、請求項４に記載のように、前記ＬＯＣＯＳ酸化膜からなる凸状パターンをイオン注入マスクとして利用し、前記凸状パターンを介してＰ導電型不純物をイオン注入することにより、ダイオードのアノード領域を形成することができる。この場合、ＬＯＣＯＳ酸化膜のない凸状パターンの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域の不純物量を、ＩＧＢＴセル領域におけるチャネル形成領域であるベース領域と独立して、所望する不純物量に適宜設定することが可能である。
【００２７】
この場合、特に請求項５に記載のように、前記アノード領域と前記ＩＧＢＴのベース領域が、前記イオン注入により、同時形成されてなることが好ましい。
【００２８】
これによれば、アノード領域形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。また、ダイオードセル領域にＬＯＣＯＳ酸化膜からなる凸状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。このため、例えばインバータ回路において当該半導体装置のダイオードをＦＷＤ（Free Wheel Diode）として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【００２９】
上記半導体装においては、請求項６に記載のように、前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。これによれば、該凸状パターン上に積層される主面側下地金属層の表面における凹凸と、該主面側下地金属層に積層される主面側メッキ電極層の密着強度ついて、該凸状パターンが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。
【００３０】
この場合、請求項７に記載のように、前記間隔は、１μｍ以上、５０μｍ以下であることが好ましい。ライン状またはドット状のパターンの繰り返し間隔が１μｍより小さい場合には、酸化膜からなる凸状パターンの加工が困難であり、繰り返し間隔が５０μｍより大きい場合には、凸状パターンの形成による主面側下地金属層の表面への凹凸形成効果が小さくなってしまう。
【００３１】
前記間隔は、特に請求項８に記載のように、前記ゲート電極の配置間隔に等しいことが好ましい。これによれば、ＩＧＢＴセル領域とダイオードセル領域の全体に亘って、主面側下地金属層の表面における凹凸、および該主面側下地金属層に積層される主面側メッキ電極層の密着強度を、均一なものとすることができる。
【００３２】
請求項９に記載の半導体装置は、縦型のＩＧＢＴと、該ＩＧＢＴに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記ＩＧＢＴのセルの集合体でＩＧＢＴセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記ＩＧＢＴのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記ＩＧＢＴのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。
【００３３】
トレンチからなる所定の凹状パターンが形成された上記半導体装置についても、該凹状パターンによる半導体基板上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層の表面に凹凸を形成することが可能となる。このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばＮｉメッキにおけるジンケート処理の亜鉛（Ｚｎ）のような、メッキ膜成長の種を十分に付着させることができる。これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。
【００３４】
また、上記凹状パターンは、ＩＧＢＴセル領域と独立に形成することが可能であり、該凹状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および深さ（荒さ）とすることが可能である。従って、例えばＩＧＢＴセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、ＩＧＢＴセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【００３５】
以上のようにして、上記半導体装置も、縦型のＩＧＢＴとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。尚、ダイオードセル領域に上記トレンチからなる凹状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。このため、例えばインバータ回路において当該半導体装置のダイオードをＦＷＤ（Free Wheel Diode）として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【００３６】
上記半導体装置においても、前記酸化膜からなる凸状パターンの場合と同様で、請求項１０に記載のように、前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。また、請求項１１に記載のように、前記間隔が、１μｍ以上、５０μｍ以下であることが好ましい。さらには、請求項１２に記載のように、前記間隔が、前記ゲート電極の配置間隔に等しいことが好ましい。
【００３７】
上記半導体装置における前記主面側下地金属層および裏面側下地金属層は、例えば請求項１３に記載のように、配線層の形成に一般的に用いられる、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金であってよい。
【００３８】
上記半導体装置における前記主面側メッキ電極層および裏面側メッキ電極層は、例えば請求項１４に記載のように、安価なニッケル（Ｎｉ）またはニッケル（Ｎｉ）／金（Ａｕ）積層体であってよい。また、請求項１５に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層は、製造コストを低減するために、安価な湿式の無電解メッキにより同時形成されてなることが好ましい。
【００３９】
また、上記半導体装置は、請求項１６に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなる構成とすることで、該半導体装置のチップの両面から放熱することが可能である。
【００４０】
以上のように、上記半導体装置は、縦型のＩＧＢＴとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。
【００４１】
従って、上記半導体装置は、請求項１７に記載のように、インバータ回路の構成に用いられて好適である。また、請求項１８に記載のように、安価で高い信頼性が要求される車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【００４２】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００４３】
（第１の実施形態）
図１は、本実施形態における半導体装置の一例を示す図で、半導体装置１００の模式的な断面図である。尚、図１に示す半導体装置１００において、図１１に示した半導体装置９０と同様の部分については、同じ符号を付した。
【００４４】
図１に示す半導体装置１００においては、図１１に示した半導体装置９０と同様に、縦型のＩＧＢＴ１００ｉと、該ＩＧＢＴ１００ｉに逆並列に接続される縦型のダイオード１００ｄとが、それぞれ、セルの集合体として同じ半導体基板１０に形成されている。半導体装置１００では、ＩＧＢＴ１００ｉのセルの集合体であるＩＧＢＴセル領域とダイオード１００ｄのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。半導体基板１０の主面側では、配線層の形成に一般的に用いられるアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金からなる下地金属層１８が、ＩＧＢＴ１００ｉのエミッタ（ｎ）領域とチャネル形成領域であるベース（ｐ）領域およびダイオード１００ｄのアノード（ｐ）領域に共通接続するように形成されている。尚、ＩＧＢＴ１００ｉのベース（ｐ）領域とダイオード１００ｄのアノード（ｐ）領域は、一体の不純物層１０ａとして形成されている。下地金属層１８上には、安価なニッケル（Ｎｉ）および金（Ａｕ）の積層体からなるメッキ電極層２５，２６が、順次形成されている。Ａｕメッキ電極層３３は、はんだ接続のために形成した層であり、はんだ接続等を行わない場合には省略してよい。半導体基板１０の裏面側においても、主面側と同様に、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金からなる下地金属層３１が、ＩＧＢＴ１００ｉのコレクタ（ｐ＋）領域１０ｃおよびダイオード１００ｄのカソード（ｎ）領域１０ｂに共通接続するように形成されている。また、ニッケル（Ｎｉ）および金（Ａｕ）の積層体からなるメッキ電極層３２，３３が、下地金属層３１上に順次形成されている。
【００４５】
一方、図１に示す半導体装置１００においては、図１１に示した半導体装置９０と異なり、ダイオードセル領域における主面側の半導体基板１０上に、酸化膜からなる所定の凸状パターン１７ａが形成されている。この凸状パターン１７ａは、ＩＧＢＴセル領域においてゲート電極を覆う酸化膜１７と同じ酸化膜で形成されており、該凸状パターン１７ａ上に下地金属層１８が積層されている。
【００４６】
次に、図１に示す半導体装置１００の製造方法を説明する。図２〜図４は、半導体装置１００の製造工程別の断面図である。
【００４７】
最初に、図２（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１０の主面側に、ＩＧＢＴとダイオードの構造を、概略、以下のように形成する。
【００４８】
ＬＯＣＯＳ酸化膜２０を介してＰ導電型の不純物をイオン注入し、ＩＧＢＴのチャネル形成領域であるベース（ｐ）領域およびダイオードのアノード（ｐ）領域となる不純物層１０ａを形成する。次に、ＩＧＢＴセル領域において、トレンチゲート１４の構造を形成し、Ｎ導電型の不純物をイオン注入してエミッタ領域を形成する。
【００４９】
次に、半導体基板１０上にＰＳＧやＢＰＳＧ等の酸化膜を形成した後、所定形状にパターニングして、ＩＧＢＴセル領域において（トレンチ）ゲート電極１４を覆う酸化膜１７とダイオードセル領域における所定の凸状パターン１７ａを形成する。ゲート電極１４を覆う酸化膜１７とダイオードセル領域における凸状パターン１７ａは、例えば、同じ４μｍのピッチで同一形状のパターンに形成する。図１１に示した半導体装置９０のように、ダイオードセル領域に酸化膜を残さない場合には、酸化膜１７を残すＩＧＢＴセル領域にエッチングレートを合わせると、ダイオードセル領域の端部でエッチングレートが高くなり、中央部でエッチングレートが低くなる。このため、ダイオードセル領域に酸化膜を残さない場合には、ダイオードセル領域の全体に亘って均一にエッチングすることが困難で、端部での過剰エッチングや中央部でのエッチング残りが発生し易い。これに対して、図２（ａ）のダイオードセル領域にも酸化膜からなる凸状パターン１７ａを残す場合には、ダイオードセル領域の全体に亘ってより均一なエッチングが可能となり、安定したエッチング工程が得られる。
【００５０】
次に、図２（ｂ）に示すように、主面側にアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）−シリコン（Ｓｉ）合金からなる下地金属層１８を形成する。このとき、下地金属層１８の表面Ｓａは、半導体基板１０上に形成されたＩＧＢＴセル領域の酸化膜１７とダイオードセル領域の同じ酸化膜からなる凸状パターン１７ａの凹凸を反映して、図のように部分的に凹部が形成された表面となる。次に、下地金属層１８を熱処理（アニール）すると、該凹部に縦に走る結晶粒界が生じる。
【００５１】
次に、図２（ｃ）に示すように、ＩＧＢＴセル領域とダイオードセル領域の下地金属層１８の表面Ｓａを露出するようにして、保護膜２４をパターニング形成する。
【００５２】
次に、半導体基板１０の裏面側を研削およびウェットエッチングした後、ホト工程、イオン注入工程、熱処理工程を施し、ダイオードのカソード（ｎ）領域１０ｂやＩＧＢＴのコレクタ（ｐ＋）領域１０ｃとなる不純物層を形成する。
【００５３】
次に、図３（ａ）に示すように、半導体基板１０の裏面側に、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）−シリコン（Ｓｉ）合金からなる下地金属層３１を形成する。裏面側の下地金属層３１は熱処理を行わず、表面Ｓｂが次のエッチング工程により侵食され易い状態にしておく。
【００５４】
次に、図３（ｂ）に示すように、ウェハをエッチング液に入れ、主面側と裏面側の下地金属層１８，３１の表面Ｓａ，Ｓｂを同時にエッチングする。このとき、半導体基板１０の主面側では、凹部の粒界にエッチング液が浸透しエッチングが加速されため、ＩＧＢＴセル領域およびダイオードセル領域の全体に亘って凹凸が強調された表面Ｓｃとなる。半導体基板１０の裏面側では、下地金属層３１に熱処理が施されていないため、凹凸が発生した表面Ｓｄとなる。
【００５５】
次に、図４（ａ）に示すように、ウェハを亜鉛（Ｚｎ）を含む液に入れてジンケート処理を行い、下地金属層１８，３１の表面Ｓｃ，Ｓｄに図中に黒丸で示したようにＺｎを付着させる。下地金属層１８，３１の表面Ｓｃ，Ｓｄは、ＩＧＢＴセル領域とダイオードセル領域の全体に亘ってほぼ等しい凹凸を形成しているため、Ｚｎを均等且つ稠密に付着させることができる。
【００５６】
最後に、図４（ｂ）に示すように、ウェハをメッキに入れて無電解メッキを行い、下地金属層１８，３１上に、ニッケル（Ｎｉ）メッキ電極層２５，３２およびおよび金（Ａｕ）メッキ電極層２６，３３を順次形成する。前述したジンケート処理で下地金属層１８，３１の表面Ｓｃ，ＳｄにはＺｎが均等且つ稠密に付着されているため、Ｎｉメッキ時にはＩＧＢＴセル領域とダイオードセル領域の全体に亘ってＮｉイオンがＺｎと均一に置換し、安定したＮｉメッキ膜の成長が可能で、密着強度の高いメッキ電極層２６，３３を形成することができる。
【００５７】
以上の工程により、図１に示した半導体装置１００が製造される。
【００５８】
半導体装置１００は、図１に示すように、縦型のＩＧＢＴ１００ｉとダイオード１００ｄが同じ半導体基板１０に形成されてなる、小型の半導体装置である。また、半導体装置１００における主面側と裏面側のメッキ電極層２５，３２および２６，３３は図４（ｂ）に示したように同時形成することができ、半導体装置１００は安価に製造することが可能である。
【００５９】
図１に示す半導体装置１００の主面側のダイオードセル領域においては、図１１に示した従来の半導体装置９０と異なり、半導体基板１０上に酸化膜からなる所定の凸状パターン１７ａが形成され、該凸状パターン１７ａ上に主面側下地金属層１８が積層されている。従って、図２（ｂ）に示したように、該凸状パターン１７ａによる半導体基板１０上の凹凸を利用して、ゲート電極１４による凹凸が存在するＩＧＢＴセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層１８の表面にも凹凸を形成することが可能となる。このため、図４（ａ）に示したように、該主面側下地金属層１８上に主面側Ｎｉメッキ電極層２５を形成する前段階（ジンケート処理）において、メッキ膜成長の種である亜鉛（Ｚｎ）を十分に付着させることができる。これによって、図１の半導体装置１００では、従来の半導体装置９０のダイオードセル領域において発生していた図１２（ａ）に示す主面側メッキ電極層２５の穴欠陥を抑制することができ、主面側下地金属層１８と主面側メッキ電極層２５の密着強度を高めることができる。
【００６０】
また、半導体装置１００におけるダイオードセル領域への酸化膜からなる凸状パターン１７ａの形成は、ＩＧＢＴセル領域と独立に任意のパターン形状とすることができる。従って、該凸状パターン１７ａによる図２（ｂ）示した主面側下地金属層１８の表面Ｓａの凹凸も、任意のパターン形状および高さ（荒さ）とすることが可能である。従って、例えば図１２（ｂ）において説明したＩＧＢＴセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層１８の表面をエッチングで荒らす方法と異なり、半導体装置１００においては、図１２（ｂ）に示した半導体装置９０のＩＧＢＴセル領域における下地金属層１８への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。
【００６１】
以上のようにして、図１に示す半導体装置１００は、縦型のＩＧＢＴ１００ｉとダイオード１００ｄが同じ半導体基板１０に形成されてなり、主面側と裏面側の両方にメッキ電極層２５，２６と３２，３３を有する半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層２５，２６もしくは下地金属層１８に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置となっている。
【００６２】
図５は、図１の半導体装置１００の変形例で、図５（ａ）は、半導体装置１０１の模式的な断面図であり、図５（ｂ）は、図２（ａ）に対応した半導体装置１０１の製造途中の一工程を示す図である。尚、図５に示す半導体装置１０１において、図１に示した半導体装置１００と同様の部分については、同じ符号を付した。
【００６３】
図５に示す半導体装置１０１においても、図１に示した半導体装置１００と同様に、縦型のＩＧＢＴ１０１ｉと、該ＩＧＢＴ１０１ｉに逆並列に接続される縦型のダイオード１０１ｄとが、それぞれ、セルの集合体として同じ半導体基板１０に形成されている。図５の半導体装置１０１における縦型のＩＧＢＴ１０１ｉの構造は、図１に示した半導体装置１００における縦型のＩＧＢＴ１００ｉの構造と同じである。
【００６４】
一方、図１の半導体装置１００におけるダイオード１００ｄのアノード（ｐ）領域は、ＩＧＢＴ１００ｉのベース（ｐ）領域と一体の不純物層１０ａとして形成されていた。該不純物層１０ａは、図２（ａ）で説明したように、ＬＯＣＯＳ酸化膜２０を介してＰ導電型の不純物をイオン注入することにより形成される。このように、ダイオード１００ｄのアノード領域とＩＧＢＴ１００ｉのベース領域を一体の不純物層１０ａとして同一の工程で形成することで、製造コストを低減することができる。これに対して、図５の半導体装置１０１におけるダイオード１０１ｄのアノード（ｐ）領域１０ｄは、ＩＧＢＴ１００ｉのベース（ｐ）領域１０ｅと別体の不純物領域として形成されている。該ダイオード１０１ｄのアノード領域１０ｄとＩＧＢＴ１００ｉのベース領域１０ｅは、それぞれ、所定のレジストマスクを介してＰ導電型の不純物をイオン注入することにより形成する。これによれば、ダイオード１０１ｄのアノード領域１０ｄの不純物濃度とＩＧＢＴ１００ｉのベース領域１０ｅの不純物濃度を、それぞれ、最適に設定することが可能である。また、レジストマスクを介してＰ導電型の不純物をイオン注入することにより島状に形成したアノード（ｐ）領域１０ｄは、例えば、ダイオード１０１ｄをＭＰＳ（Merged Pin/Schottky）構造とする場合に利用することができる。  
【００６５】
図５の半導体装置１０１においても、ダイオードセル領域における主面側の半導体基板１０上に、ＩＧＢＴセル領域においてゲート電極を覆う酸化膜１７と同じ酸化膜で凸状パターン１７ａが形成されており、該凸状パターン１７ａ上に下地金属層１８が積層されている。従って、図１の半導体装置１００と同様に、縦型のＩＧＢＴ１０１ｉとダイオード１０１ｄが同じ半導体基板１０に形成されてなり、主面側と裏面側の両方にメッキ電極層２５，２６と３２，３３を有する半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層２５，２６もしくは下地金属層１８に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置とすることができる。
【００６６】
上記した半導体装置のダイオードセル領域に形成する凸状パターンは、ＩＧＢＴセル領域においてゲート電極を覆う酸化膜ではなく、別の酸化膜で形成することも可能である。しかしながら、半導体装置１００，１０１のように、凸状パターン１７ａをＩＧＢＴセル領域においてゲート電極１４を覆う酸化膜１７と同じ酸化膜で形成することで、該酸化膜１７，１７ａの表面凹凸高さがＩＧＢＴセル領域とダイオードセル領域でほぼ等しくなる。このため、該酸化膜１７，１７ａ上に積層される主面側下地金属層１８の表面凹凸高さも、ＩＧＢＴセル領域とダイオードセル領域でほぼ等しくすることができる。従って、これにより、主面側下地金属層１８に積層される主面側メッキ電極層２５の密着強度も、ＩＧＢＴセル領域とダイオードセル領域でほぼ等しくすることができる。また、ダイオードセル領域における凸状パターン１７ａをＩＧＢＴセル領域においてゲート電極１４を覆う酸化膜１７と同じ酸化膜とすることで、凸状パターン１７ａ形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【００６７】
図６は、別の半導体装置の例で、図６（ａ）は、半導体装置１０２の模式的な断面図であり、図６（ｂ）は、図２（ａ）に対応した半導体装置１０２の製造途中の一工程を示す図である。尚、図６に示す半導体装置１０２においも、図１に示した半導体装置１００と同様の部分については、同じ符号を付した。
【００６８】
図６に示す半導体装置１０２においても、図１に示した半導体装置１００と同様に、縦型のＩＧＢＴ１０２ｉと、該ＩＧＢＴ１０２ｉに逆並列に接続される縦型のダイオード１０２ｄとが、それぞれ、セルの集合体として同じ半導体基板１０に形成されている。図６の半導体装置１０２における縦型のＩＧＢＴ１０２ｉの構造は、図１に示した半導体装置１００における縦型のＩＧＢＴ１００ｉの構造と同じである。
【００６９】
一方、図１の半導体装置１００におけるダイオードセル領域には、ゲート電極１４を覆う酸化膜１７と同じ酸化膜で凸状パターン１７ａが形成されていた。これに対して、図６の半導体装置１０２におけるダイオードセル領域には、凸状パターン２０ａが、半導体基板１０上のＬＯＣＯＳ酸化膜２０で形成されている。この場合にも、凸状パターン２０ａ形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。
【００７０】
半導体装置１０２のように、凸状パターン２０ａをＬＯＣＯＳ酸化膜で形成する場合には、該凸状パターン２０ａをイオン注入マスクとして利用し、該凸状パターン２０ａを介してＰ導電型不純物をイオン注入することにより、ダイオード１０２ｄのアノード領域１０ｆを形成することができる。この場合、ＬＯＣＯＳ酸化膜のない凸状パターン２０ａの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域１０ｆの不純物量を、ＩＧＢＴセル領域におけるチャネル形成領域であるベース領域１０ｇと独立して、所望する不純物量に適宜設定することが可能である。
【００７１】
尚、ダイオード１０２ｄのアノード領域１０ｆとＩＧＢＴ１０２ｉのベース領域は、イオン注入により、同時形成されてなることが好ましい。これによれば、アノード領域１０ｆ形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。また、ダイオードセル領域にＬＯＣＯＳ酸化膜からなる凸状パターン２０ａを形成しない場合に較べて、アノード領域１０ｆの不純物量を小さくできる。このため、例えばインバータ回路において半導体装置１０２のダイオード１０２ｄをＦＷＤ（Free Wheel Diode）として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。
【００７２】
半導体装置１００〜１０２において、ダイオードセル領域に形成する凸状パターン１７ａ，２０ａは、図中に示す等しい間隔Ｗａ，Ｗｂに並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。これによれば、該凸状パターン１７ａ，２０ａ上に積層される主面側下地金属層１８の表面における凹凸と、該主面側下地金属層１８に積層される主面側メッキ電極層２５の密着強度ついて、該凸状パターン１７ａ，２０ａが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。
【００７３】
この場合、間隔Ｗａ，Ｗｂは、１μｍ以上、５０μｍ以下であることが好ましい。ライン状またはドット状のパターンの繰り返し間隔Ｗａ，Ｗｂが１μｍより小さい場合には、酸化膜からなる凸状パターン１７ａ，２０ａの加工が困難であり、繰り返し間隔Ｗａ，Ｗｂが５０μｍより大きい場合には、凸状パターン１７ａ，２０ａの形成による主面側下地金属層１８の表面への凹凸形成効果が小さくなってしまう。また、間隔Ｗａ，Ｗｂは、特に、ＩＧＢＴセル領域におけるゲート電極１４の配置間隔Ｗｇに等しいことが好ましい。これによれば、ＩＧＢＴセル領域とダイオードセル領域の全体に亘って、主面側下地金属層１８の表面における凹凸、および該主面側下地金属層１８に積層される主面側メッキ電極層２５の密着強度を、均一なものとすることができる。例えば、ＩＧＢＴセル領域におけるゲート電極１４の配置をストライプ形状でピッチが４μｍとする場合、凸状パターン１７ａ，２０ａを、ピッチが４μｍのストライプ形状パターンの繰り返しからなるように構成する。
（第２の実施形態）
第１実施形態の半導体装置１００〜１０２においては、いずれも酸化膜からなる凸状パターンがダイオードセル領域に形成されていた。本実施形態は、トレンチからなる凹状パターンがダイオードセル領域に形成されてなる半導体装置に関する。
【００７４】
図７は、本実施形態における半導体装置の一例を示す図で、図７（ａ）は、半導体装置１０３の模式的な断面図であり、図７（ｂ）は、図２（ａ）に対応した半導体装置１０３の製造途中の一工程を示す図である。尚、図７に示す半導体装置１０３において、図１に示した半導体装置１００と同様の部分については、同じ符号を付した。
【００７５】
図７に示す半導体装置１０３においても、第１実施形態に示した半導体装置１００〜１０２と同様に、縦型のＩＧＢＴ１０３ｉと、該ＩＧＢＴ１０３ｉに逆並列に接続される縦型のダイオード１０３ｄとが、それぞれ、セルの集合体として同じ半導体基板１０に形成されている。図７の半導体装置１０３における縦型のＩＧＢＴ１０３ｉの構造は、図１に示した半導体装置１００における縦型のＩＧＢＴ１００ｉの構造と同じである。
【００７６】
一方、第１実施形態の半導体装置１００〜１０２では、いずれも酸化膜からなる凸状パターン１７ａ，２０ａがダイオードセル領域に形成されていた。これに対して、図７の半導体装置１０２におけるダイオードセル領域には、トレンチからなる所定の凹状パターンＴａが形成され、該凹状パターンＴａ上に主面側下地金属層１８が積層されている。
【００７７】
図７に示すトレンチからなる所定の凹状パターンＴａが形成された半導体装置１０３についても、該凹状パターンＴａによる半導体基板１０上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層１８の表面に凹凸を形成することが可能となる。このため、該主面側下地金属層１８上に主面側メッキ電極層２５を形成する前段階において、図４（ａ）で説明したように、例えばＮｉメッキにおけるジンケート処理の亜鉛（Ｚｎ）のような、メッキ膜成長の種を十分に付着させることができる。これによって、半導体装置１０３では、従来の半導体装置９０のダイオードセル領域において発生していた図１２（ａ）に示す主面側メッキ電極層２５の穴欠陥Ｄ１を抑制することができ、主面側下地金属層１８と主面側メッキ電極層２５の密着強度を高めることができる。
【００７８】
また、上記凹状パターンＴａは、ＩＧＢＴセル領域と独立に形成することが可能であり、該凹状パターンＴａによる主面側下地金属層１８の表面の凹凸も、任意のパターン形状および深さ（荒さ）とすることが可能である。従って、例えばＩＧＢＴセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層１８の表面をエッチングで荒らす方法と異なり、半導体装置１０３においては、図１２（ｂ）に示すＩＧＢＴセル領域における下地金属層１８への穴欠陥Ｄ２の発生とそれによるデバイスの電気特性不良も抑制することができる。
【００７９】
以上のようにして、図７に示す半導体装置１０３も、縦型のＩＧＢＴ１０３ｉとダイオード１０３ｄが同じ半導体基板１０に形成されてなり、主面側と裏面側の両方にメッキ電極層２５，２６および３２，３３を有する半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層２５もしくは下地金属層１８に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。尚、図７の半導体装置１０３についても、図６に示した半導体装置１０２と同様で、ダイオードセル領域に上記トレンチからなる凹状パターンＴａを形成しない場合に較べて、アノード領域の不純物量を小さくできる。また、アノード領域と下地金属層１８のコンタクト抵抗も小さくすることができる。このため、例えばインバータ回路において当該半導体装置１０３のダイオード１０３ｄをＦＷＤ（Free Wheel Diode）として利用する場合には、スイッチング損失および定常損失を減らすことができる。
【００８０】
また、上記半導体装置１０３においても、第１実施形態の半導体装置１００〜１０２における酸化膜からなる凸状パター１７ａ，２０ａの場合と同様で、該凹状パターンＴａが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。また、図７に示す間隔Ｗｃが、１μｍ以上、５０μｍ以下であることが好ましい。さらには、間隔Ｗｃが、ゲート電極１４の配置間隔Ｗｇに等しいことが好ましい。
【００８１】
以上のようにして、上記した半導体装置１００〜１０３は、いずれも縦型のＩＧＢＴとダイオードが同じ半導体基板１０に形成されてなり、主面側と裏面側の両方にメッキ電極層２５，３２を有する小型で安価な半導体装置であって、ＩＧＢＴセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層２５もしくは下地金属層１８に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。
【００８２】
図８は、半導体装置１００を例とした実装状態を示す図で、図８（ａ）は、リードフレームＬ１，Ｌ２が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、図８（ｂ）は、図８（ａ）における一点鎖線Ａ−Ａでの断面図である。
【００８３】
上記半導体装置１００〜１０３は、図８に示すように、主面側メッキ電極層２６および裏面側メッキ電極層３３に、それぞれ、主面側リードフレームＬ１および裏面側リードフレームＬ２をはんだ層Ｈ１，Ｈ２を介して接続することで、該半導体装置１００〜１０３のチップの両面から放熱することが可能である。
【００８４】
以上に示した半導体装置１００〜１０３は、インバータ回路の構成に用いられて好適である。また、半導体装置１００〜１０３は、安価で高い信頼性が要求される車載用の半導体装置として好適である。
【図面の簡単な説明】
【００８５】
【図１】第１施形態における半導体装置の一例を示す図で、半導体装置１００の模式的な断面図である。
【図２】（ａ）〜（ｃ）は、半導体装置１００の製造工程別の断面図である。
【図３】（ａ），（ｂ）は、半導体装置１００の製造工程別の断面図である。
【図４】（ａ），（ｂ）は、半導体装置１００の製造工程別の断面図である。
【図５】図１の半導体装置１００の変形例で、（ａ）は、半導体装置１０１の模式的な断面図であり、（ｂ）は、図２（ａ）に対応した半導体装置１０１の製造途中の一工程を示す図である。
【図６】別の半導体装置の例で、（ａ）は、半導体装置１０２の模式的な断面図であり、（ｂ）は、図２（ａ）に対応した半導体装置１０２の製造途中の一工程を示す図である。
【図７】第２実施形態における半導体装置の一例を示す図で、（ａ）は、半導体装置１０３の模式的な断面図であり、（ｂ）は、図２（ａ）に対応した半導体装置１０３の製造途中の一工程を示す図である。
【図８】半導体装置１００を例とした実装状態を示す図で、（ａ）は、リードフレームＬ１，Ｌ２が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ａ−Ａでの断面図である。
【図９】特許文献１に開示された半導体装置で、トレンチゲート構造を有するＦＳ型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタの略称）を有した半導体装置８０の概略断面図である。
【図１０】図９に示した半導体装置８０の利用形態の一例を示した図で、３相インバータのパワーモジュールの要部を簡略化して示した回路図である。
【図１１】ＩＧＢＴとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置９０の模式的な断面図である。
【図１２】（ａ），（ｂ）は、半導体装置９０においてウェハ表裏面に同時に湿式メッキを施す場合に発生する問題を示した図である。
【符号の説明】
【００８６】
８０，９０，１００〜１０３  半導体装置
９０ｉ，１００ｉ〜１０３ｉ  ＩＧＢＴ
９０ｄ，１００ｄ〜１０３ｄ  ダイオード
１０  （シリコン）半導体基板
１４  ゲート電極
１７  ゲート電極を覆う酸化膜
２０  ＬＯＣＯＳ酸化膜
１７ａ，２０ａ  凸状パターン
Ｔａ  凹状パターン
１８  （主面側）下地金属層
３１  （裏面側）下地金属層
２５，２６  （主面側）メッキ電極層
３２，３３  （裏面側）メッキ電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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