(57)【要約】【課題】出力端子に接続された被供給回路の動作が不安定とならず、かつ貫通電流が発生しない電源選択装置を提供する。【解決手段】本電源選択装置は、電圧源入力端子１と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１１ｂを備え、電圧源入力端子２と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１１ｄを備え、電源電圧切り替え時に、ＰＭＯＳトランジスタ１１ａ〜１１ｃを遮断状態にし、かつＰＭＯＳトランジスタ１１ｄを導通状態にして、電圧源入力端子２に入力された電圧を、ＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給する。【選択図】図１
2009296392.tif 000002
【特許請求の範囲】
【請求項１】
電圧が印加される第１と第２の入力端子と、
出力端子と、
前記第１の入力端子と前記出力端子との間に直列に接続された第１と第２のトランジスタと、
前記第２の入力端子と前記出力端子との間に直列に接続された第３と第４のトランジスタと、
前記第１のトランジスタに並列接続して前記第１の入力端子側から前記第２のトランジスタ側へ電流を流す第１の整流素子と、
前記第２のトランジスタに並列接続して前記出力端子側から前記第１のトランジスタ側へ電流を流す第２の整流素子と、
前記第３のトランジスタに並列接続して前記第２の入力端子側から前記第４のトランジスタ側へ電流を流す第３の整流素子と、
前記第４のトランジスタに並列接続して前記出力端子側から前記第３のトランジスタ側へ電流を流す第４の整流素子と、
前記第１および第３のトランジスタを遮断状態にし、かつ前記第２および第４のトランジスタを導通状態にする第１の状態、前記第１および第２のトランジスタを遮断状態にし、かつ前記第３および第４のトランジスタを導通状態にする第２の状態、並びに前記第１または第２の状態から前記第２または第１の状態へ遷移する間に、前記第１から第３のトランジスタを遮断状態にし、かつ前記第４のトランジスタを導通状態にする第３の状態を有する制御回路と、
を備えたことを特徴とする電源選択装置。
【請求項２】
前記制御回路は、前記第１および第２のトランジスタを導通状態にし、かつ前記第３および第４のトランジスタを遮断状態にする第４の状態と、前記第４または第２の状態から前記第２または第４の状態へ遷移する間に、前記第１から第４のトランジスタを遮断状態にする第５の状態と、をさらに有することを特徴とする請求項１記載の電源選択装置。
【請求項３】
前記制御回路は、前記第１または第４の状態から前記第２の状態へ遷移するとき、予め設定された遅延時間後に前記第３のトランジスタまたは前記第３および第４のトランジスタを遮断状態から導通状態へ遷移させるための第１の遅延回路と、前記第２の状態から前記第１または第４の状態へ遷移するとき、予め設定された遅延時間後に前記第２のトランジスタまたは前記第１および第２のトランジスタを遮断状態から導通状態へ遷移させるための第２の遅延回路と、を備えることを特徴とする請求項２記載の電源選択装置。
【請求項４】
前記制御回路は、前記第１および第２の入力端子に印加される電圧を検出し、その検出した電圧に応じて状態遷移することを特徴とする請求項１ないし３のいずれかに記載の電源選択装置。
【請求項５】
前記第１のトランジスタと前記第１の整流素子、前記第２のトランジスタと前記第２の整流素子、前記第３のトランジスタと前記第３の整流素子、並びに前記第４のトランジスタと前記第４の整流素子はそれぞれＰＭＯＳトランジスタとその寄生ダイオードからなることを特徴とする請求項１ないし４のいずれかに記載の電源選択装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電圧源入力端子にそれぞれ印加される電圧のうちの一方に基づく電圧を、電源電圧として、電圧源出力端子に接続する被供給回路へ供給する電源選択装置に関する。
【背景技術】
【０００２】
近年の電子機器は携帯機器に代表されるように、省電力化を図るため、通常動作モード時には該通常動作モードで必要な最小限の電源電圧を内部回路へ供給し、待機モード時には該待機モードで必要な最小限の電源電圧を内部回路へ供給する構成となっている。
【０００３】
このように、２種類の電源電圧のうちの一方を被供給回路へ供給するための従来の技術として、特許文献１に開示されている電源選択装置がある。この電源選択装置は、大きさの異なる２種類の電圧がそれぞれ印加される２つの入力端子を備え、それらのうちの一方を出力端子に接続する構成となっている。以下、図５を用いて、従来の電源選択装置について説明する。
【０００４】
図５に示すように、従来の電源選択装置は、大きさの異なる２種類の電圧ＶＤＤ１、ＶＤＤ２がそれぞれ印加される入力端子１０１、１０２と、ＳＥＬ信号が入力される入力端子１０３と、出力端子１０４と、入力端子１０１と出力端子１０４とを接続するＰＭＯＳトランジスタＴｒ１１と、入力端子１０２と出力端子１０４とを接続するＰＭＯＳトランジスタＴｒ１２と、入力端子１０１とＰＭＯＳトランジスタＴｒ１１のバックゲートとの間に接続されるダイオードＤ１と、入力端子１０２とＰＭＯＳトランジスタＴｒ１２のバックゲートとの間に接続されるダイオードＤ２と、入力端子１０３に入力されたＳＥＬ信号（論理信号）を反転してＰＭＯＳトランジスタＴｒ１１のゲートへ印加するインバータＩｎ１１と、インバータＩｎ１１からの信号をさらに反転してＰＭＯＳトランジスタＴｒ１２のゲートへ印加するインバータＩｎ１２と、から構成される。
【０００５】
以上説明した構成により、ＳＥＬ信号がＨレベルの場合は、ＰＭＯＳトランジスタＴｒ１１がオン状態となり、ＰＭＯＳトランジスタＴｒ１２がオフ状態となるので、出力端子１０４には電圧ＶＤＤ１が印加される。一方、ＳＥＬ信号がＬレベルの場合は、ＰＭＯＳトランジスタＴｒ１１がオフ状態となり、ＰＭＯＳトランジスタＴｒ１２がオン状態となるので、出力端子１０４には電圧ＶＤＤ２が印加される。
【０００６】
なお、ダイオードＤ１、Ｄ２はそれぞれＰＭＯＳトランジスタＴｒ１１、Ｔｒ１２のソース−バックゲート間に寄生する寄生ＰＮダイオードに並列接続しており、それらの寄生ＰＮダイオードに過大な電流が流れ込むのを阻止している。
【特許文献１】特開２０００−１２４７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上説明したように、従来の電源選択装置は、ＳＥＬ信号のレベルに応じてＰＭＯＳトランジスタＴｒ１１、Ｔｒ１２のスイッチ動作を制御することにより、出力端子１０４に接続された被供給回路へ供給する電源電圧を、大きさの異なる２種類の電圧ＶＤＤ１、電圧ＶＤＤ２のうちから選択していた。
【０００８】
しかしながら、上記従来の電源選択装置では、ＳＥＬ信号のレベルが反転して、電源電圧が電圧ＶＤＤ１から電圧ＶＤＤ２へ、又は電圧ＶＤＤ２から電圧ＶＤＤ１へ切り替わる際に、わずかな時間ではあるがＰＭＯＳトランジスタＴｒ１１、Ｔｒ１２がともにオン状態となる期間が存在し、この期間に入力端子１０１と入力端子１０２が短絡して貫通電流が流れるという問題が起こる。特にＳＥＬ信号がＬレベルからＨレベルへ反転する際には、インバータＩｎ１２の遅延時間のためにＰＭＯＳトランジスタＴｒ１２がターンオフするよりもはやくＰＭＯＳトランジスタＴｒ１１がターンオンしてしまう。
【０００９】
そこで、一般的に、貫通電流の発生を防止するため、電源電圧が切り替わる際にＰＭＯＳトランジスタＴｒ１１、Ｔｒ１２がともにオフ状態となるデッドタイムの期間を設けることが考えられる。しかしながら、デッドタイムを設ける場合、出力端子１０４に大きな容量がないと、出力端子１０４の電位が不安定となり、出力端子１０４から電源電圧が供給される被供給回路が誤動作するなどの問題が起こる。
【００１０】
本発明は、上記従来の問題点に鑑み、出力端子に接続された被供給回路の動作が不安定とならず、かつ貫通電流が発生しない電源選択装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の請求項１記載の電源選択装置は、電圧が印加される第１と第２の入力端子と、出力端子と、前記第１の入力端子と前記出力端子との間に直列に接続された第１と第２のトランジスタと、前記第２の入力端子と前記出力端子との間に直列に接続された第３と第４のトランジスタと、前記第１のトランジスタに並列接続して前記第１の入力端子側から前記第２のトランジスタ側へ電流を流す第１の整流素子と、前記第２のトランジスタに並列接続して前記出力端子側から前記第１のトランジスタ側へ電流を流す第２の整流素子と、前記第３のトランジスタに並列接続して前記第２の入力端子側から前記第４のトランジスタ側へ電流を流す第３の整流素子と、前記第４のトランジスタに並列接続して前記出力端子側から前記第３のトランジスタ側へ電流を流す第４の整流素子と、前記第１および第３のトランジスタを遮断状態にし、かつ前記第２および第４のトランジスタを導通状態にする第１の状態、前記第１および第２のトランジスタを遮断状態にし、かつ前記第３および第４のトランジスタを導通状態にする第２の状態、並びに前記第１または第２の状態から前記第２または第１の状態へ遷移する間に、前記第１から第３のトランジスタを遮断状態にし、かつ前記第４のトランジスタを導通状態にする第３の状態を有する制御回路と、を備えたことを特徴とする。
【００１２】
また、本発明の請求項２記載の電源選択装置は、請求項１記載の電源選択装置であって、前記制御回路は、前記第１および第２のトランジスタを導通状態にし、かつ前記第３および第４のトランジスタを遮断状態にする第４の状態と、前記第４または第２の状態から前記第２または第４の状態へ遷移する間に、前記第１から第４のトランジスタを遮断状態にする第５の状態と、をさらに有することを特徴とする。
【００１３】
また、本発明の請求項３記載の電源選択装置は、請求項２記載の電源選択装置であって、前記制御回路は、前記第１または第４の状態から前記第２の状態へ遷移するとき、予め設定された遅延時間後に前記第３のトランジスタまたは前記第３および第４のトランジスタを遮断状態から導通状態へ遷移させるための第１の遅延回路と、前記第２の状態から前記第１または第４の状態へ遷移するとき、予め設定された遅延時間後に前記第２のトランジスタまたは前記第１および第２のトランジスタを遮断状態から導通状態へ遷移させるための第２の遅延回路と、を備えることを特徴とする。
【００１４】
また、本発明の請求項４記載の電源選択装置は、請求項１ないし３のいずれかに記載の電源選択装置であって、前記制御回路は、前記第１および第２の入力端子に印加される電圧を検出し、その検出した電圧に応じて状態遷移することを特徴とする。
【００１５】
また、本発明の請求項５記載の電源選択装置は、請求項１ないし４のいずれかに記載の電源選択装置であって、前記第１のトランジスタと前記第１の整流素子、前記第２のトランジスタと前記第２の整流素子、前記第３のトランジスタと前記第３の整流素子、並びに前記第４のトランジスタと前記第４の整流素子はそれぞれＰＭＯＳトランジスタとその寄生ダイオードからなることを特徴とする。
【発明の効果】
【００１６】
本発明の好ましい形態によれば、出力端子に接続された被供給回路へ電源電圧を常時供給することができるので、被供給回路の動作が不安定とならないようにすることができる。また、第１の入力端子と第２の入力端子との間に貫通電流が流れないようにすることができるので、安全な電源電圧切り替え動作を実現できる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
以下、本発明の電源選択装置の実施の形態１について図面を参照しながら説明する。図１は、本発明の実施の形態１における電源選択装置の回路構成の一例を示す図である。
【００１８】
この電源選択装置は、電圧が印加される第１の入力端子として、電圧Ｖ１が印加される電圧源入力端子１を、電圧が印加される第２の入力端子として、電圧Ｖ２が印加される電圧源入力端子２を、出力端子として、図示しない被供給回路が接続される電圧源出力端子３を備える。この電源選択装置は、電圧源入力端子１、２に印加された電圧Ｖ１、Ｖ２のうちの一方に基づく電圧を電源電圧として被供給回路へ供給する。
【００１９】
また、この電源選択装置は、第１の入力端子（電圧源入力端子１）と出力端子（電圧源出力端子３）との間に直列に接続された第１と第２のトランジスタとして、ＰＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１１ｂを備える。
【００２０】
また、この電源選択装置は、第２の入力端子（電圧源入力端子２）と出力端子（電圧源出力端子３）との間に直列に接続された第３と第４のトランジスタとして、ＰＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１１ｄを備える。
【００２１】
また、この電源選択装置は、図示しないが、第１のトランジスタ（ＰＭＯＳトランジスタ１１ａ）に並列接続して第１の入力端子（電圧源入力端子１）側から第２のトランジスタ（ＰＭＯＳトランジスタ１１ｂ）側へ電流を流す第１の整流素子として、ＰＭＯＳトランジスタ１１ａのソース−バックゲート間に寄生する寄生ダイオードを備える。
【００２２】
また、この電源選択装置は、図示しないが、第２のトランジスタ（ＰＭＯＳトランジスタ１１ｂ）に並列接続して出力端子（電圧源出力端子３）側から第１のトランジスタ（ＰＭＯＳトランジスタ１１ａ）側へ電流を流す第２の整流素子として、ＰＭＯＳトランジスタ１１ｂのソース−バックゲート間に寄生する寄生ダイオードを備える。
【００２３】
また、この電源選択装置は、図示しないが、第３のトランジスタ（ＰＭＯＳトランジスタ１１ｃ）に並列接続して第２の入力端子（電圧源入力端子２）側から第４のトランジスタ（ＰＭＯＳトランジスタ１１ｄ）側へ電流を流す第３の整流素子として、ＰＭＯＳトランジスタ１１ｃのソース−バックゲート間に寄生する寄生ダイオードを備える。
【００２４】
また、この電源選択装置は、図示しないが、第４のトランジスタ（ＰＭＯＳトランジスタ１１ｄ）に並列接続して出力端子（電圧源出力端子３）側から第３のトランジスタ（ＰＭＯＳトランジスタ１１ｃ）側へ電流を流す第４の整流素子として、ＰＭＯＳトランジスタ１１ｄのソース−バックゲート間に寄生する寄生ダイオードを備える。
【００２５】
また、この電源選択装置は、第１および第３のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｃ）を遮断状態（オフ状態）にし、かつ第２および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｂ、１１ｄ）を導通状態（オン状態）にする第１の状態、第１および第２のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｂ）を遮断状態にし、かつ第３および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｃ、１１ｄ）を導通状態にする第２の状態、並びに上記した第１または第２の状態から第２または第１の状態へ遷移する間に、第１から第３のトランジスタ（ＰＭＯＳトランジスタ１１ａ〜１１ｃ）を遮断状態にし、かつ第４のトランジスタ（ＰＭＯＳトランジスタ１１ｄ）を導通状態にする第３の状態を有する制御回路として、切り替え制御回路６およびＰＭＯＳトランジスタ制御回路７を備える。
【００２６】
切り替え制御回路６およびＰＭＯＳトランジスタ制御回路７からなる制御回路が上記した第１の状態である場合、第１および第３のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｃ）はオフ状態となり、第２および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｂ、１１ｄ）はオン状態となるので、第１および第２の入力端子（電圧源入力端子１、２）に印加される電圧（電圧Ｖ１、Ｖ２）のうちの電圧値の高い方の電圧が第１または第３の整流素子（ＰＭＯＳトランジスタ１１ａまたはＰＭＯＳトランジスタ１１ｃの寄生ダイオード）を介して出力端子（電圧源出力端子３）へ供給される。
【００２７】
また、切り替え制御回路６およびＰＭＯＳトランジスタ制御回路７からなる制御回路が上記した第２の状態である場合、第１および第２のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｂ）はオフ状態となり、第３および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｃ、１１ｄ）はオン状態となるので、第２の入力端子（電圧源入力端子２）に印加される電圧（電圧Ｖ２）が出力端子（電圧源出力端子３）へ供給される。
【００２８】
また、切り替え制御回路６およびＰＭＯＳトランジスタ制御回路７からなる制御回路が上記した第３の状態である場合、第１から第３のトランジスタ（ＰＭＯＳトランジスタ１１ａ〜１１ｃ）はオフ状態となり、第４のトランジスタ（ＰＭＯＳトランジスタ１１ｄ）はオン状態となるので、第２の入力端子（電圧源入力端子２）に印加される電圧（電圧Ｖ２）が第３の整流素子（ＰＭＯＳトランジスタ１１ｃの寄生ダイオード）を介して出力端子（電圧源出力端子３）へ供給される。
【００２９】
このように、この電源選択装置は、電圧源出力端子３に接続された被供給回路へ供給する電源電圧を切り替える際に、すなわち、上記した第１または第２の状態から第２または第１の状態へ制御回路が状態遷移する間に、電圧源入力端子２に印加された電圧Ｖ２をＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給することができるので（第３の状態）、被供給回路の動作が不安定状態となることを回避することができる。
【００３０】
また、切り替え制御回路６およびＰＭＯＳトランジスタ制御回路７からなる制御回路は、さらに、第１および第２のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｂ）を導通状態にし、かつ第３および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｃ、１１ｄ）を遮断状態にする第４の状態と、上記した第４または第２の状態から第２または第４の状態へ遷移する間に、第１から第４のトランジスタ（ＰＭＯＳトランジスタ１１ａ〜１１ｄ）を遮断状態にする第５の状態と、を有する。
【００３１】
切り替え制御回路６およびＰＭＯＳトランジスタ制御回路７からなる制御回路が上記した第４の状態である場合、第１および第２のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｂ）はオン状態となり、第３および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｃ、１１ｄ）はオフ状態となるので、第１の入力端子（電圧源入力端子１）に印加される電圧（電圧Ｖ１）が出力端子（電圧源出力端子３）へ供給される。
【００３２】
また、制御回路を構成する切り替え制御回路６は、上記した第１または第４の状態から第２の状態へ制御回路が状態遷移するとき、予め設定された遅延時間後に第３のトランジスタ（ＰＭＯＳトランジスタ１１ｃ）または第３および第４のトランジスタ（ＰＭＯＳトランジスタ１１ｃ、１１ｄ）を遮断状態から導通状態へ遷移させるための第１の遅延回路として、立ち上がり遅延回路１５を備える。
【００３３】
また、制御回路を構成する切り替え制御回路６は、上記した第２の状態から第１または第４の状態へ制御回路が状態遷移するとき、予め設定された遅延時間後に第２のトランジスタ（ＰＭＯＳトランジスタ１１ｂ）または第１および第２のトランジスタ（ＰＭＯＳトランジスタ１１ａ、１１ｂ）を遮断状態から導通状態へ遷移させるための第２の遅延回路として、立ち上がり遅延回路１４を備える。
【００３４】
このように、この電源選択装置では、立ち上がり遅延回路１４、１５を備えることにより、電源電圧の切り替えにかかる時間を立ち上がり遅延回路１４、１５において設定することができる。
【００３５】
以下、本実施の形態１における電源選択装置について、詳細に説明する。
図１において、ＰＭＯＳトランジスタ１１ａのドレインは電圧源入力端子１に接続しており、ＰＭＯＳトランジスタ１１ｂのドレインは電圧源出力端子３に接続している。また、ＰＭＯＳトランジスタ１１ａ、１１ｂはソース同士が接続しており、ＰＭＯＳトランジスタ１１ａ、１１ｂのバックゲートは、それぞれのソースに接続している。
【００３６】
同様に、ＰＭＯＳトランジスタ１１ｃのドレインは電圧源入力端子２に接続しており、ＰＭＯＳトランジスタ１１ｄのドレインは電圧源出力端子３に接続している。また、ＰＭＯＳトランジスタ１１ｃ、１１ｄはソース同士が接続しており、ＰＭＯＳトランジスタ１１ｃ、１１ｄのバックゲートは、それぞれのソースに接続している。
【００３７】
ＰＭＯＳトランジスタ１１ａのゲートには論理和回路１８の出力端子が接続しており、論理和回路１８の一方の入力端子には、抵抗１２ａを介して電圧源出力端子３が接続している。また、論理和回路１８と抵抗１２ａとの接続点には、ソースが接地されたＮＭＯＳトランジスタ１３ａのドレインが接続している。また、論理和回路１８の他方の入力端子はＰＭＯＳトランジスタ制御端子５に接続している。
【００３８】
したがって、ＰＭＯＳトランジスタ制御端子５にＬレベルの信号が入力されているときには、ＮＭＯＳトランジスタ１３ａのターンオフおよびターンオンに応じて、ＰＭＯＳトランジスタ１１ａがターンオフおよびターンオンする。すなわち、ＮＭＯＳトランジスタ１３ａがオフ状態のときには、電圧源出力端子３からの電圧が抵抗１２ａを介して論理和回路１８の一方の入力端子に印加されて、ＰＭＯＳトランジスタ１１ａのゲート電圧ＶａがＨレベルとなるので、ＰＭＯＳトランジスタ１１ａはオフ状態となる。また、ＮＭＯＳトランジスタ１３ａがオン状態のときには、ＰＭＯＳトランジスタ１１ａのゲート電圧ＶａがＬレベルとなるので、ＰＭＯＳトランジスタ１１ａはオン状態となる。
【００３９】
一方、ＰＭＯＳトランジスタ制御端子５にＨレベルの信号が入力されているときには、ＮＭＯＳトランジスタ１３ａがオン状態であってもオフ状態であっても、ＰＭＯＳトランジスタ１１ａのゲート電圧Ｖａが常時Ｈレベルとなるので、ＰＭＯＳトランジスタ１１ａは常時オフ状態となる。
【００４０】
また、ＰＭＯＳトランジスタ１１ｃのゲートには抵抗１２ｃを介して電圧源出力端子３が接続しており、ＰＭＯＳトランジスタ１１ｃのゲートと抵抗１２ｃとの接続点には、ソースが接地されたＮＭＯＳトランジスタ１３ｃのドレインが接続している。
【００４１】
したがって、ＮＭＯＳトランジスタ１３ｃのターンオフおよびターンオンに応じて、ＰＭＯＳトランジスタ１１ｃがターンオフおよびターンオンする。すなわち、ＮＭＯＳトランジスタ１３ｃがオフ状態のときには、電圧源出力端子３からの電圧が抵抗１２ｃを介してＰＭＯＳトランジスタ１１ｃのゲートに印加されて、ＰＭＯＳトランジスタ１１ｃのゲート電圧ＶｃがＨレベルとなるので、ＰＭＯＳトランジスタ１１ｃはオフ状態となる。また、ＮＭＯＳトランジスタ１３ｃがオン状態のときには、ＰＭＯＳトランジスタ１１ｃのゲート電圧ＶｃがＬレベルとなるので、ＰＭＯＳトランジスタ１１ｃはオン状態となる。
【００４２】
また、ＰＭＯＳトランジスタ１１ｂのゲートには抵抗１２ｂを介してＰＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１１ｂとの接続点が接続しており、ＰＭＯＳトランジスタ１１ｂのゲートと抵抗１２ｂとの接続点には、ソースが接地されたＮＭＯＳトランジスタ１３ｂのドレインが接続している。
【００４３】
したがって、ＮＭＯＳトランジスタ１３ｂのターンオフおよびターンオンに応じて、ＰＭＯＳトランジスタ１１ｂがターンオフおよびターンオンする。すなわち、ＰＭＯＳトランジスタ１１ａがオン状態であって、かつＮＭＯＳトランジスタ１３ｂがオフ状態のときには、電圧源入力端子１からの電圧が抵抗１２ｂを介してＰＭＯＳトランジスタ１１ｂのゲートに印加されて、ＰＭＯＳトランジスタ１１ｂのゲート電圧ＶｂがＨレベルとなるので、ＰＭＯＳトランジスタ１１ｂはオフ状態となる。また、ＰＭＯＳトランジスタ１１ａとＮＭＯＳトランジスタ１３ｂがともにオフ状態のときには、電圧源入力端子１と電圧源出力端子３のうちの電位の高い方からの電圧が、ＰＭＯＳトランジスタ１１ａまたはＰＭＯＳトランジスタ１１ｂの寄生ダイオードと抵抗１２ｂを介してＰＭＯＳトランジスタ１１ｂのゲートに印加されて、ＰＭＯＳトランジスタ１１ｂのゲート電圧ＶｂがＨレベルとなるので、ＰＭＯＳトランジスタ１１ｂはオフ状態となる。また、ＮＭＯＳトランジスタ１３ｂがオン状態のときには、ＰＭＯＳトランジスタ１１ｂのゲート電圧ＶｂがＬレベルとなるので、ＰＭＯＳトランジスタ１１ｂはオン状態となる。
【００４４】
また、ＰＭＯＳトランジスタ１１ｄのゲートには論理積回路１９の出力端子が接続しており、論理積回路１９の一方の入力端子には、抵抗１２ｄを介してＰＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１１ｄとの接続点が接続している。また、論理積回路１９と抵抗１２ｄとの接続点には、ソースが接地されたＮＭＯＳトランジスタ１３ｄのドレインが接続している。また、論理積回路１９の他方の入力端子は、論理インバータ１７を介してＰＭＯＳトランジスタ制御端子５に接続している。
【００４５】
したがって、ＰＭＯＳトランジスタ制御端子５にＬレベルの信号が入力されているときには、ＮＭＯＳトランジスタ１３ｄのターンオフおよびターンオンに応じて、ＰＭＯＳトランジスタ１１ｄがターンオフおよびターンオンする。
【００４６】
すなわち、ＰＭＯＳトランジスタ１１ｃがオン状態であって、かつＮＭＯＳトランジスタ１３ｄがオフ状態のときには、電圧源入力端子２からの電圧が抵抗１２ｄを介して論理積回路１９の一方の入力端子に印加されて、ＰＭＯＳトランジスタ１１ｄのゲート電圧ＶｄがＨレベルとなるので、ＰＭＯＳトランジスタ１１ｄはオフ状態となる。また、ＰＭＯＳトランジスタ１１ｃとＮＭＯＳトランジスタ１３ｄがともにオフ状態のときには、電圧源入力端子２と電圧源出力端子３のうちの電位の高い方からの電圧が、ＰＭＯＳトランジスタ１１ｃまたはＰＭＯＳトランジスタ１１ｄの寄生ダイオードと抵抗１２ｄを介して論理積回路１９の一方の入力端子に印加されて、ＰＭＯＳトランジスタ１１ｄのゲート電圧ＶｄがＨレベルとなるので、ＰＭＯＳトランジスタ１１ｄはオフ状態となる。また、ＮＭＯＳトランジスタ１３ｄがオン状態のときには、ＰＭＯＳトランジスタ１１ｄのゲート電圧ＶｄがＬレベルとなるので、ＰＭＯＳトランジスタ１１ｄはオン状態となる。
【００４７】
一方、ＰＭＯＳトランジスタ制御端子５にＨレベルの信号が入力されているときには、ＮＭＯＳトランジスタ１３ｄがオン状態であってもオフ状態であっても、ＰＭＯＳトランジスタ１１ｄのゲート電圧Ｖｄが常時Ｌレベルとなるので、ＰＭＯＳトランジスタ１１ｄは常時オン状態となる。
【００４８】
切り替え制御回路６は、切り替え制御入力端子４に入力される選択信号Ｖｄｄｃｎｔ（論理信号）に応じて、上記したＮＭＯＳトランジスタ１３ａ〜１３ｄのスイッチ動作を制御する。詳細には、切り替え制御回路６は、立ち上がり遅延回路１４、１５と論理インバータ１６を備えており、入力された選択信号Ｖｄｄｃｎｔを立ち上がり遅延回路１４を介してＮＭＯＳトランジスタ１３ａ、１３ｂのゲートに印加するとともに、その選択信号Ｖｄｄｃｎｔを論理インバータ１６で反転させた信号を立ち上がり遅延回路１５を介してＮＭＯＳトランジスタ１３ｃ、１３ｄのゲートに印加する。
【００４９】
したがって、選択信号ＶｄｄｃｎｔがＨレベルの場合には、立ち上がり遅延回路１４からＮＭＯＳトランジスタ１３ａ、１３ｂのゲートに印加される信号Ｖ１４がＨレベルとなり、立ち上がり遅延回路１５からＮＭＯＳトランジスタ１３ｃ、１３ｄのゲートに印加される信号Ｖ１５がＬレベルとなるので、ＮＭＯＳトランジスタ１３ａ、１３ｂはオン状態となり、ＮＭＯＳトランジスタ１３ｃ、１３ｄはオフ状態となる。一方、選択信号ＶｄｄｃｎｔがＬレベルの場合には、信号Ｖ１４がＬレベルとなり、信号Ｖ１５がＨレベルとなるので、ＮＭＯＳトランジスタ１３ａ、１３ｂはオフ状態となり、ＮＭＯＳトランジスタ１３ｃ、１３ｄはオン状態となる。
【００５０】
また、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転すると、信号Ｖ１４は所定の遅延時間だけ遅れてＬレベルからＨレベルへ反転し、信号Ｖ１５は瞬時にＨレベルからＬレベルへ反転する。また、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転すると、信号Ｖ１４は瞬時にＨレベルからＬレベルへ反転し、信号Ｖ１５は所定の遅延時間だけ遅れてＬレベルからＨレベルへ反転する。
【００５１】
ＰＭＯＳトランジスタ制御回路７は、上記した論理インバータ１７、論理和回路１８および論理積回路１９を備える。このＰＭＯＳトランジスタ制御回路７は、切り替え制御回路６とＰＭＯＳトランジスタ制御回路７からなる制御回路が、上記した第１、第２、第３の状態間で遷移するのか、第２、第４、第５の状態間で遷移するのかを、ＰＭＯＳトランジスタ制御端子５に入力される制御信号Ｖｓｗｃｎｔ（論理信号）に応じて決定する。
【００５２】
すなわち、制御信号ＶｓｗｃｎｔがＨレベルの場合、ＮＭＯＳトランジスタ１３ａがオン状態であってもオフ状態であっても、論理和回路１８からＰＭＯＳトランジスタ１１ａのゲートへＨレベルの信号が印加されるので、ＰＭＯＳトランジスタ１１ａはオフ状態となる。また、制御信号ＶｓｗｃｎｔがＨレベルの場合、ＮＭＯＳトランジスタ１３ｄがオン状態であってもオフ状態であっても、論理積回路１９からＰＭＯＳトランジスタ１１ｄのゲートへＬレベルの信号が印加されるので、ＰＭＯＳトランジスタ１１ｄはオン状態となる。
【００５３】
したがって、制御信号ＶｓｗｃｎｔがＨレベルの場合、切り替え制御入力端子４に入力された選択信号ＶｄｄｃｎｔがＨレベルであれば、ＰＭＯＳトランジスタ１１ａ、１１ｃがオフ状態となり、ＰＭＯＳトランジスタ１１ｂ、１１ｄがオン状態となるので、電圧源入力端子１、２に印加される電圧Ｖ１、Ｖ２のうちの電圧値の高い方の電圧がＰＭＯＳトランジスタ１１ａまたはＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給され（第１の状態）、選択信号ＶｄｄｃｎｔがＬレベルであれば、ＰＭＯＳトランジスタ１１ａ、１１ｂがオフ状態となり、ＰＭＯＳトランジスタ１１ｃ、１１ｄがオン状態となるので、電圧源入力端子２に印加される電圧Ｖ２が電圧源出力端子３へ供給される（第２の状態）。
【００５４】
また、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転すると、上記したように信号Ｖ１４が瞬時にＨレベルからＬレベルへ反転し、信号Ｖ１５が所定の遅延時間だけ遅れてＬレベルからＨレベルへ反転するので、ＰＭＯＳトランジスタ１１ｂは瞬時にターンオフし、ＰＭＯＳトランジスタ１１ｃは、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転してから所定の遅延時間だけ遅れてターンオンする。また、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転すると、上記したように信号Ｖ１４が所定の遅延時間だけ遅れてＬレベルからＨレベルへ反転し、信号Ｖ１５が瞬時にＨレベルからＬレベルへ反転するので、ＰＭＯＳトランジスタ１１ｂは、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転してから所定の遅延時間だけ遅れてターンオンし、ＰＭＯＳトランジスタ１１ｃは瞬時にターンオフする。
【００５５】
したがって、上記した第１の状態から第２の状態へ制御回路が遷移する間、および第２の状態から第１の状態へ制御回路が遷移する間には、ＰＭＯＳトランジスタ１１ａ〜１１ｃがオフ状態となり、ＰＭＯＳトランジスタ１１ｄがオン状態となるので、電圧源入力端子２に印加される電圧Ｖ２がＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給される（第３の状態）。
【００５６】
一方、制御信号ＶｓｗｃｎｔがＬレベルの場合には、ＮＭＯＳトランジスタ１３ａ、１３ｄのターンオンおよびターンオフに応じて、ＰＭＯＳトランジスタ１１ａ、１１ｄがターンオンおよびターンオフする。
【００５７】
したがって、制御信号ＶｓｗｃｎｔがＬレベルの場合、切り替え制御入力端子４に入力された選択信号ＶｄｄｃｎｔがＨレベルであれば、ＰＭＯＳトランジスタ１１ａ、１１ｂがオン状態となり、ＰＭＯＳトランジスタ１１ｃ、１１ｄがオフ状態となるので、電圧源入力端子１に印加される電圧Ｖ１が電圧源出力端子３へ供給され（第４の状態）、選択信号ＶｄｄｃｎｔがＬレベルであれば、ＰＭＯＳトランジスタ１１ａ、１１ｂがオフ状態となり、ＰＭＯＳトランジスタ１１ｃ、１１ｄがオン状態となるので、電圧源入力端子２に印加される電圧Ｖ２が電圧源出力端子３へ供給される（第２の状態）。
【００５８】
また、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転すると、信号Ｖ１４が瞬時にＨレベルからＬレベルへ反転し、信号Ｖ１５が所定の遅延時間だけ遅れてＬレベルからＨレベルへ反転するので、ＰＭＯＳトランジスタ１１ａ、１１ｂは瞬時にターンオフし、ＰＭＯＳトランジスタ１１ｃ、１１ｄは、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転してから所定の遅延時間だけ遅れてターンオンする。また、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転すると、信号Ｖ１４が所定の遅延時間だけ遅れてＬレベルからＨレベルへ反転し、信号Ｖ１５が瞬時にＨレベルからＬレベルへ反転するので、ＰＭＯＳトランジスタ１１ａ、１１ｂは、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転してから所定の遅延時間だけ遅れてターンオンし、ＰＭＯＳトランジスタ１１ｃ、１１ｄは瞬時にターンオフする。
【００５９】
したがって、上記した第４の状態から第２の状態へ制御回路が遷移する間、および第２の状態から第４の状態へ制御回路が遷移する間には、ＰＭＯＳトランジスタ１１ａ〜１１ｄがオフ状態となる（第５の状態）。
【００６０】
このように、ＰＭＯＳトランジスタ制御回路７は、切り替え制御入力端子４に入力された選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ、またはＬレベルからＨレベルへ反転するときに、すなわち電源電圧の切り替え時に、ＰＭＯＳトランジスタ１１ａ〜１１ｄの全てが遮断状態となるデッドタイムの期間を設けるのか、あるいはＰＭＯＳトランジスタ１１ａ〜１１ｃを遮断状態にし、ＰＭＯＳダイオード１１を導通状態にして、電源電圧の切り替え時においても電圧源出力端３に接続する被供給回路に電源電圧を供給することにより、デッドタイムの期間を設けないのかを決定する。
【００６１】
よって、ＰＭＯＳトランジスタ制御端子５に入力される制御信号ＶｓｗｃｎｔがＬレベルの場合は、電源電圧切り替え時にＰＭＯＳトランジスタ１１ａ〜１１ｄの全てが遮断状態となるデッドタイムの期間が設けられるので、電圧源入力端子１、２間で貫通電流が発生するのを防止することができる。また、制御信号ＶｓｗｃｎｔがＨレベルの場合にも、電源電圧切り替え時にＰＭＯＳトランジスタ１１ａ、１１ｃが遮断状態となるので、電圧源入力端子１、２間で貫通電流が発生するのを防止することができる。
【００６２】
また、デッドタイムの期間を設ける場合、電圧源出力端子３に大きな容量がないと、電圧源出力端子３に接続する被供給回路へ一定の電圧を供給することができず、その被供給回路の動作が不安定な状態になることがある。一方、デッドタイムの期間を設けない場合、電源電圧を切り替える際に、電圧源出力端子３に接続する被供給回路へ供給される電圧に、ＰＭＯＳトランジスタ１１ｃの寄生ダイオードによる順方向電圧降下が発生するため、電圧源入力端子２に供給される電圧Ｖ２よりも低い電圧が被供給回路へ供給されることになる。そこで、被供給回路へ電源電圧を常時供給する必要がない場合は順方向電圧降下を防止するためにデッドタイムの期間を設けるようにし、被供給回路へ供給する電源電圧が順方向電圧降下により低下しても電源電圧を被供給回路へ常時供給する必要がある場合は、デッドタイムの期間を設けないようにする。
【００６３】
続いて、本実施の形態１における電源選択装置の動作について説明する。図２は、ＰＭＯＳトランジスタ制御端子５へ入力される制御信号Ｖｓｗｃｎｔ、切り替え制御入力端子４へ入力される選択信号Ｖｄｄｃｎｔ、ＰＭＯＳトランジスタ１１ａ、１１ｂ、１１ｃ、１１ｄのゲート電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、電圧源出力端子３に発生する出力電圧Ｖｏｕｔのタイミングチャートを示す図であり、図２（ａ）は制御信号ＶｓｗｃｎｔがＬレベルの場合を示しており、図２（ｂ）は制御信号ＶｓｗｃｎｔがＨレベルの場合を示している。
【００６４】
まず、制御信号ＶｓｗｃｎｔがＬレベルの場合の電源選択装置の動作について説明する。図２（ａ）に示すように、選択信号ＶｄｄｃｎｔがＨレベルのときには、ＰＭＯＳトランジスタ１１ａ、１１ｂのゲート電圧Ｖａ、ＶｂがＬレベルとなり、ＰＭＯＳトランジスタ１１ｃ、１１ｄのゲート電圧Ｖｃ、ＶｄがＨレベルとなるため、ＰＭＯＳトランジスタ１１ａ、１１ｂは導通状態となり、ＰＭＯＳトランジスタ１１ｃ、１１ｄは遮断状態となる。したがって、このとき、電圧源出力端子３から被供給回路へ供給される出力電圧Ｖｏｕｔは電圧源入力端子１に印加される電圧Ｖ１となる（第４の状態）。
【００６５】
次に、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転すると、ＰＭＯＳトランジスタ１１ａ、１１ｂのゲート電圧Ｖａ、Ｖｂが瞬時にＬレベルからＨレベルへ反転し、ＰＭＯＳトランジスタ１１ｃ、１１ｄのゲート電圧Ｖｃ、Ｖｄが立ち上がり遅延回路１５により遅延時間ｔ１だけ遅れてＨレベルからＬレベルへ反転するため、ＰＭＯＳトランジスタ１１ａ、１１ｂは瞬時に導通状態から遮断状態へと遷移し、ＰＭＯＳトランジスタ１１ｃ、１１ｄは遅延時間ｔ１後に遮断状態から導通状態へと遷移する。すなわち、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転すると、遅延時間ｔ１の期間、ＰＭＯＳトランジスタ１１ａ〜１１ｄは遮断状態となり（第５の状態）、出力電圧Ｖｏｕｔは、遅延時間ｔ１後に、電圧源入力端子２に印加される電圧Ｖ２となる（第２の状態）。この遅延時間ｔ１の期間がデッドタイムの期間となる。
【００６６】
次に、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転すると、ＰＭＯＳトランジスタ１１ａ、１１ｂのゲート電圧Ｖａ、Ｖｂが立ち上がり遅延回路１４により遅延時間ｔ２だけ遅れてＨレベルからＬレベルへ反転し、ＰＭＯＳトランジスタ１１ｃ、１１ｄのゲート電圧Ｖｃ、Ｖｄが瞬時にＬレベルからＨレベルへ反転するため、ＰＭＯＳトランジスタ１１ａ、１１ｂは遅延時間ｔ２後に遮断状態から導通状態へと遷移し、ＰＭＯＳトランジスタ１１ｃ、１１ｄは瞬時に導通状態から遮断状態へと遷移する。すなわち、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転すると、遅延時間ｔ２の期間、ＰＭＯＳトランジスタ１１ａ〜１１ｄは遮断状態となり（第５の状態）、出力電圧Ｖｏｕｔは、遅延時間ｔ２後に電圧Ｖ１となる（第４の状態）。この遅延時間ｔ２の期間がデッドタイムの期間となる。
【００６７】
続いて、制御信号ＶｓｗｃｎｔがＨレベルの場合の電源選択装置の動作について説明する。図２（ｂ）に示すように、制御信号ＶｓｗｃｎｔがＨレベルの場合、ＰＭＯＳトランジスタ１１ａのゲート電圧Ｖａが常時Ｈレベルとなり、ＰＭＯＳトランジスタ１１ｄのゲート電圧Ｖｄが常時Ｌレベルとなるため、ＰＭＯＳトランジスタ１１ａは常時遮断状態となり、ＰＭＯＳトランジスタ１１ｄは常時導通状態となる。
【００６８】
選択信号ＶｄｄｃｎｔがＨレベルのときには、ＰＭＯＳトランジスタ１１ｂのゲート電圧ＶｂがＬレベルとなり、ＰＭＯＳトランジスタ１１ｃのゲート電圧ＶｃがＨレベルとなるため、ＰＭＯＳトランジスタ１１ｂは導通状態となり、ＰＭＯＳトランジスタ１１ｃは遮断状態となる。したがって、このとき、電圧源入力端子１に印加される電圧Ｖ１と電圧源入力端子２に印加される電圧Ｖ２のうちの電圧値の高い方の電圧がＰＭＯＳトランジスタ１１ａまたはＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ印加されて、電圧源出力端子３から被供給回路へ供給される出力電圧Ｖｏｕｔは、電圧（Ｖ１−Ｖｆ）または電圧（Ｖ２−Ｖｆ）となる（第１の状態）。ここで、「Ｖｆ」は寄生ダイオードの順方向電圧である。
【００６９】
次に、選択信号ＶｄｄｃｎｔがＨレベルからＬレベルへ反転すると、ＰＭＯＳトランジスタ１１ｂのゲート電圧Ｖｂが瞬時にＬレベルからＨレベルへ反転し、ＰＭＯＳトランジスタ１１ｃのゲート電圧Ｖｃが立ち上がり遅延回路１５により遅延時間ｔ１だけ遅れてＨレベルからＬレベルへ反転するため、ＰＭＯＳトランジスタ１１ｂは瞬時に導通状態から遮断状態へと遷移し、ＰＭＯＳトランジスタ１１ｃは遅延時間ｔ１後に遮断状態から導通状態へと遷移する。したがって、この遅延時間ｔ１の期間では、電圧源入力端子２に印加される電圧Ｖ２がＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ印加されて、出力電圧Ｖｏｕｔは電圧（Ｖ２−Ｖｆ）となり（第３の状態）、遅延時間ｔ１後に、出力電圧Ｖｏｕｔは電圧Ｖ２となる（第２の状態）。
【００７０】
次に、選択信号ＶｄｄｃｎｔがＬレベルからＨレベルへ反転すると、ＰＭＯＳトランジスタ１１ｂのゲート電圧Ｖｂが立ち上がり遅延回路１４により遅延時間ｔ２だけ遅れてＨレベルからＬレベルへ反転し、ＰＭＯＳトランジスタ１１ｃのゲート電圧Ｖｃが瞬時にＬレベルからＨレベルへ反転するため、ＰＭＯＳトランジスタ１１ｂは遅延時間ｔ２後に遮断状態から導通状態へと遷移し、ＰＭＯＳトランジスタ１１ｃは瞬時に導通状態から遮断状態へと遷移する。したがって、この遅延時間ｔ２の期間では、電圧源入力端子２に印加される電圧Ｖ２がＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ印加されて、出力電圧Ｖｏｕｔは電圧（Ｖ２−Ｖｆ）となり（第３の状態）、遅延時間ｔ２後に、出力電圧Ｖｏｕｔは電圧（Ｖ１−Ｖｆ）または電圧（Ｖ２−Ｖｆ）となる（第１の状態）。
【００７１】
以上のように、本実施の形態１によれば、電圧源入力端子間に発生する貫通電流を防止することができる。また、デッドタイムを設けた場合は被供給回路へ順方向電圧降下のない電圧を供給できるため、被供給回路の動作範囲を広くとることが可能となり、デッドタイムを設けない場合は被供給回路へ電源電圧を常時供給でき、被供給回路の動作が不安定とならないようにすることができる。
【００７２】
（実施の形態２）
以下、本発明の電源選択装置の実施の形態２について図面を参照しながら説明する。図３は、本発明の実施の形態２における電源選択装置の回路構成の一例を示す図である。但し、前述した実施の形態１で説明した部材と同一の部材には同一符号を付し、その説明は省略する。
【００７３】
この電源選択装置は、電圧源入力端子１、２に印加される電圧を切り替え制御回路６ａにより検出し、その検出した電圧に応じて、切り替え制御回路６ａとＰＭＯＳトランジスタ制御回路７からなる制御回路が、上記した第１、第２、第３の状態間、または第２、第４、第５の状態間で遷移する点で、前述した実施の形態１における電源選択装置と異なる。
【００７４】
詳細には、この電源選択装置は、電圧源入力端子２に印加される電圧Ｖ２よりも電圧値の高い電圧Ｖ１が電圧源入力端子１に印加される仕様となっており、切り替え制御回路６ａは、電圧源入力端子１、２に電圧Ｖ１、Ｖ２が印加されている場合には、電圧源入力端子１に印加されている電圧Ｖ１に基づく電圧が電源電圧として被供給回路へ供給されるようにＮＭＯＳトランジスタ１３ａ〜１３ｄのスイッチ動作を制御する信号Ｖ１４、Ｖ１５を生成し、電圧源入力端子１が未入力で電圧源入力端子２に電圧Ｖ２が印加されている場合には、電圧源入力端子２に印加されている電圧Ｖ２に基づく電圧が電源電圧として被供給回路へ供給されるようにＮＭＯＳトランジスタ１３ａ〜１３ｄのスイッチ動作を制御する信号Ｖ１４、Ｖ１５を生成し、電圧源入力端子１に電圧Ｖ１が印加され、電圧源入力端子２が未入力である場合には、電圧源入力端子１に印加されている電圧Ｖ１に基づく電圧が電源電圧として被供給回路へ供給されるように、ＮＭＯＳトランジスタ１３ａ〜１３ｄのスイッチ動作を制御する信号Ｖ１４、Ｖ１５を生成する構成となっている。なお、電圧源入力端子２に印加される電圧Ｖ２よりも電圧値の高い電圧Ｖ１が電圧源入力端子１に印加される仕様としては、例えば、電圧源入力端子１にＡＣアダプタからの電圧が印加され、電圧源入力端子２にＵＳＢを介した電圧が印加される仕様などがある。
【００７５】
以下、本実施の形態２における電源選択装置について、詳細に説明する。
図３において、基準電圧発生回路２２は、電圧源入力端子１、２からダイオード２１ａ、２２ｂを介して入力された電圧のうちの高電位側を電源として基準電圧を発生する。
【００７６】
比較器２４は、電圧源入力端子１からの電圧Ｖ１を検出抵抗２３ａ、２３ｂにより抵抗分割した電圧が非反転入力端子に入力され、基準電圧発生回路２２からの基準電圧が反転入力端子に入力され、電圧Ｖ１を検出抵抗２３ａ、２３ｂにより抵抗分割した電圧が基準電圧よりも高いときにはＨレベルの信号を発生し、電圧Ｖ１を検出抵抗２３ａ、２３ｂにより抵抗分割した電圧が基準電圧よりも低いときにはＬレベルの信号を発生する。
【００７７】
比較器２４の出力端子は立ち上がり遅延回路１４を介してＮＭＯＳトランジスタ１３ａ、１３ｂのゲートに接続している。また、比較器２４の出力端子はソース接地されたＮＭＯＳトランジスタ２８ａのゲートにも接続しており、電圧Ｖ１を検出抵抗２３ａ、２３ｂにより抵抗分割した電圧が基準電圧よりも高いときには、ＮＭＯＳトランジスタ２８ａはオン状態となり、電圧Ｖ１を検出抵抗２３ａ、２３ｂにより抵抗分割した電圧が基準電圧よりも低いときには、ＮＭＯＳトランジスタ２８ａはオフ状態となる。
【００７８】
比較器２６は、電圧源入力端子２からの電圧Ｖ２を検出抵抗２５ａ、２５ｂにより抵抗分割した電圧が反転入力端子に入力され、基準電圧発生回路２２からの基準電圧が非反転入力端子に入力され、電圧Ｖ２を検出抵抗２５ａ、２５ｂにより抵抗分割した電圧が基準電圧よりも低いときにはＨレベルの信号を発生し、電圧Ｖ２を検出抵抗２５ａ、２５ｂにより抵抗分割した電圧が基準電圧よりも高いときにはＬレベルの信号を発生する。
【００７９】
比較器２６の出力端子はソース接地されたＮＭＯＳトランジスタ２８ｂのゲートに接続しており、電圧Ｖ２を検出抵抗２５ａ、２５ｂにより抵抗分割した電圧が基準電圧よりも低いときには、ＮＭＯＳトランジスタ２８ｂはオン状態となり、電圧Ｖ２を検出抵抗２５ａ、２５ｂにより抵抗分割した電圧が基準電圧よりも高いときには、ＮＭＯＳトランジスタ２８ｂはオフ状態となる。
【００８０】
負荷抵抗２７は、一端が電圧源入力端子２に接続しており、他端が立ち上がり遅延回路１５に接続している。また、負荷抵抗２７と立ち上がり遅延回路１５との接続点にはＮＭＯＳトランジスタ２８ａ、２８ｂのドレインが接続している。
【００８１】
続いて、本実施の形態２における電源選択装置の動作について説明する。図４は、ＰＭＯＳトランジスタ制御端子５へ入力される制御信号Ｖｓｗｃｎｔ、電圧源入力端子１に印加される電圧Ｖ１、電圧源入力端子２に印加される電圧Ｖ２、立ち上がり遅延回路１４からＮＭＯＳトランジスタ１３ａ、１３ｂのゲートへ印加される信号Ｖ１４、立ち上がり遅延回路１５からＮＭＯＳトランジスタ１３ｃ、１３ｄのゲートへ印加される信号Ｖ１５、電圧源出力端子３に発生する出力電圧Ｖｏｕｔのタイミングチャートを示す図であり、図４（ａ）は制御信号ＶｓｗｃｎｔがＬレベルの場合を示しており、図４（ｂ）は制御信号ＶｓｗｃｎｔがＨレベルの場合を示している。
【００８２】
電圧源入力端子１、２に電圧Ｖ１、Ｖ２（Ｖ１＞Ｖ２）が印加されているとき、比較器２４からＨレベルの信号が発生し、比較器２６からＬレベルの信号が発生して、ＮＭＯＳトランジスタ２８ａがオン状態となり、ＮＭＯＳトランジスタ２８ｂがオフ状態となるので、信号Ｖ１４はＨレベルとなり、信号Ｖ１５はＬレベルとなる。
【００８３】
よって、制御信号ＶｓｗｃｎｔがＬレベルの場合には、ＰＭＯＳトランジスタ１１ａ、１１ｂが導通状態となり、ＰＭＯＳトランジスタ１１ｃ、１１ｄが遮断状態となり、図４（ａ）に示すように、電圧源出力端子３から被供給回路へ供給される出力電圧Ｖｏｕｔは電圧源入力端子１に印加される電圧Ｖ１となる（第４の状態）。
【００８４】
一方、制御信号ＶｓｗｃｎｔがＨレベルの場合には、ＰＭＯＳトランジスタ１１ａ、１１ｃが遮断状態となり、ＰＭＯＳトランジスタ１１ｂ、１１ｄが導通状態となる。ここでは、電圧Ｖ１＞電圧Ｖ２であるので、電圧源入力端子１に印加される電圧Ｖ１がＰＭＯＳトランジスタ１１ａの寄生ダイオードを介して電圧源出力端子３へ印加されて、図４（ｂ）に示すように、電圧源出力端子３から被供給回路へ供給される出力電圧Ｖｏｕｔは、電圧（Ｖ１−Ｖｆ）となる（第１の状態）。
【００８５】
この状態から電圧源入力端子１が未入力になると、比較器２４からの信号がＨレベルからＬレベルへ瞬時に反転し、ＮＭＯＳトランジスタ２８ａが瞬時にオン状態からオフ状態へと遷移するので、信号Ｖ１４は瞬時にＨレベルからＬレベルへ反転し、信号Ｖ１５は立ち上がり遅延回路１５により遅延時間ｔ１だけ遅れてＬレベルからＨレベルへ反転する。
【００８６】
よって、制御信号ＶｓｗｃｎｔがＬレベルの場合には、ＰＭＯＳトランジスタ１１ａ、１１ｂが瞬時に導通状態から遮断状態へと遷移し、ＰＭＯＳトランジスタ１１ｃ、１１ｄが遅延時間ｔ１後に遮断状態から導通状態へと遷移するので、図４（ａ）に示すように、遅延時間ｔ１の期間、ＰＭＯＳトランジスタ１１ａ〜１１ｄは遮断状態となり（第５の状態）、出力電圧Ｖｏｕｔは、遅延時間ｔ１後に、電圧源入力端子２に印加される電圧Ｖ２となる（第２の状態）。
【００８７】
一方、制御信号ＶｓｗｃｎｔがＨレベルの場合には、ＰＭＯＳトランジスタ１１ｂが瞬時に導通状態から遮断状態へと遷移し、ＰＭＯＳトランジスタ１１ｃが遅延時間ｔ１後に遮断状態から導通状態へと遷移するので、図４（ｂ）に示すように、遅延時間ｔ１の期間、電圧源入力端子２に印加される電圧Ｖ２がＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ印加されて、出力電圧Ｖｏｕｔは電圧（Ｖ２−Ｖｆ）となり（第３の状態）、遅延時間ｔ１後に、出力電圧Ｖｏｕｔは電圧Ｖ２となる（第２の状態）。
【００８８】
次に、この状態から、再度、電圧源入力端子１に電圧Ｖ１が印加されると、比較器２４からの信号がＬレベルからＨレベルへ瞬時に反転し、ＮＭＯＳトランジスタ２８ａが瞬時にオフ状態からオン状態へと遷移するので、信号Ｖ１４は立ち上がり遅延回路１４により遅延時間ｔ１だけ遅れてＬレベルからＨレベルへ反転し、信号Ｖ１５は瞬時にＨレベルからＬレベルへ反転する。
【００８９】
よって、制御信号ＶｓｗｃｎｔがＬレベルの場合には、ＰＭＯＳトランジスタ１１ｃ、１１ｄが瞬時に導通状態から遮断状態へと遷移し、ＰＭＯＳトランジスタ１１ａ、１１ｂが遅延時間ｔ２後に遮断状態から導通状態へと遷移するので、図４（ａ）に示すように、遅延時間ｔ２の期間、ＰＭＯＳトランジスタ１１ａ〜１１ｄは遮断状態となり（第５の状態）、遅延時間ｔ２後に出力電圧Ｖｏｕｔは電圧Ｖ１となる（第４の状態）。
【００９０】
一方、制御信号ＶｓｗｃｎｔがＨレベルの場合には、ＰＭＯＳトランジスタ１１ｃが瞬時に導通状態から遮断状態へと遷移し、ＰＭＯＳトランジスタ１１ｂが遅延時間ｔ２後に遮断状態から導通状態へと遷移するので、図４（ｂ）に示すように、遅延時間ｔ２の期間、電圧源入力端子２に印加される電圧Ｖ２がＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ印加されて、出力電圧Ｖｏｕｔは電圧（Ｖ２−Ｖｆ）となり（第３の状態）、遅延時間ｔ２後に、出力電圧Ｖｏｕｔは電圧（Ｖ１−Ｖｆ）となる（第１の状態）。
【００９１】
なお、図示しないが、電圧源入力端子１に電圧Ｖ１が印加され、電圧源入力端子２が未入力である場合には、比較器２４、２６からＨレベルの信号が発生して、ＮＭＯＳトランジスタ２８ａ、２８ｂがオン状態となるので、信号Ｖ１４はＨレベルとなり、信号Ｖ１５はＬレベルとなる。よって、制御信号ＶｓｗｃｎｔがＬレベルの場合には、ＰＭＯＳトランジスタ１１ａ、１１ｂが導通状態となり、ＰＭＯＳトランジスタ１１ｃ、１１ｄが遮断状態となって、出力電圧Ｖｏｕｔは電圧Ｖ１となり（第４の状態）、制御信号ＶｓｗｃｎｔがＨレベルの場合には、ＰＭＯＳトランジスタ１１ａ、１１ｃが遮断状態となり、ＰＭＯＳトランジスタ１１ｂ、１１ｄが導通状態となって、出力電圧Ｖｏｕｔは電圧（Ｖ１−Ｖｆ）となる（第１の状態）。
【産業上の利用可能性】
【００９２】
本発明にかかる電源選択装置は、出力端子に接続された被供給回路の動作が不安定とならず、かつ貫通電流が発生しないので、例えば、複数種類の動作モードに応じて内部回路へ供給する電源電圧を切り替える構成の電子機器等に有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態１における電源選択装置の回路構成の一例を示す図
【図２】本発明の実施の形態１における電源選択装置の動作を説明するためのタイミングチャートを示す図
【図３】本発明の実施の形態２における電源選択装置の回路構成の一例を示す図
【図４】本発明の実施の形態２における電源選択装置の動作を説明するためのタイミングチャートを示す図
【図５】従来の電源選択装置の回路構成を示す図
【符号の説明】
【００９４】
１、２      電圧源入力端子
３      電圧源出力端子
４      切り替え制御入力端子
５      ＰＭＯＳトランジスタ制御端子
６、６ａ      切り替え制御回路
７      ＰＭＯＳトランジスタ制御回路
１１ａ〜１１ｄ      ＰＭＯＳトランジスタ
１２ａ〜１２ｄ      抵抗
１３ａ〜１３ｄ      ＮＭＯＳトランジスタ
１４、１５      立ち上がり遅延回路
１６、１７      論理インバータ
１８      論理和回路
１９      論理積回路
２１ａ、２１ｂ      ダイオード
２２      基準電圧発生回路
２３ａ、２３ｂ、２５ａ、２５ｂ      検出抵抗
２４、２６      比較器
２７      負荷抵抗
２８ａ、２８ｂ      ＮＭＯＳトランジスタ
１０１〜１０３      入力端子
１０４      出力端子
Ｔｒ１１、Ｔｒ１２      ＰＭＯＳトランジスタ
Ｄ１、Ｄ２      ダイオード
Ｉｎ１１、Ｉｎ１２      インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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