(57)【要約】      （修正有）【課題】フェルミレベルのピンニングの効果が、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で高い閾値電圧を招かないＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法を提供する。【解決手段】半導体デバイスは、第１ＭＯＳＦＥＴトランジスタを含む。トランジスタは、基板、基板上の第１ｈｉｇｈ−ｋ誘電体層１、第１ｈｉｇｈ−ｋ誘電体層１上の第１誘電体キャップ層２、および第１誘電体キャップ層２上の、第１ドーピングレベルで第１導電型の半導体材料３からなる第１ゲート電極とを含む。第１誘電体キャップ層２は、スカンジウムを含む。【選択図】図１
2009111355.tif 000002
【特許請求の範囲】
【請求項１】
基板、基板上の第１ｈｉｇｈ−ｋ誘電体層、第１ｈｉｇｈ−ｋ誘電体層上の第１誘電体キャップ層、および第１誘電体キャップ層上の、第１ドーピングレベルで第１導電型の半導体材料からなる第１ゲート電極とを有する第１ＭＯＳＦＥＴトランジスタを含む半導体デバイスであって、
第１誘電体キャップ層が、スカンジウムを含み、またはスカンジニウムベースである半導体デバイス。
【請求項２】
更に、基板、基板上の第２ｈｉｇｈ−ｋ誘電体層、第２ｈｉｇｈ−ｋ誘電体層上の第２誘電体キャップ層、および第２誘電体キャップ層上の、第２ドーピングレベルで第２導電型の半導体材料からなる第２ゲート電極とを有する第２ＭＯＳＦＥＴトランジスタを含み、
第１ｈｉｇｈ−ｋ誘電体層と第２ｈｉｇｈ−ｋ誘電体層とは同じ膜厚と同じ材料組成を有し、第１誘電体キャップ層と第２誘電体キャップ層は、同じ膜厚と同じ材料組成を有する請求項１に記載の半導体デバイス。
【請求項３】
第２ドーピングレベルは、第１ドーピングレベルとは異なる請求項２に記載の半導体デバイス。
【請求項４】
第２導電型は、第１導電型の反対である請求項２または３に記載の半導体デバイス。
【請求項５】
第１ＭＯＳＦＥＴがｎＭＯＳトランジスタであり、第２ＭＯＳＦＥＴがｐＭＯＳトランジスタである請求項２〜４のいずれかに記載の半導体デバイス。
【請求項６】
第１誘電体キャップ層と第２誘電体キャップ層が、Ｓｃベースの材料を含む請求項２〜５のいずれかに記載の半導体デバイス。
【請求項７】
第１誘電体キャップ層、および／または第２誘電体キャップ層が、Ｓｃ酸化物、Ｓｃシリサイド、およびそれらの混合物を含む、またはこれらからなる組から選択される請求項１〜６のいずれかに記載の半導体デバイス。
【請求項８】
第１誘電体キャップ層および第２誘電体キャップ層が、Ｓｃ２Ｏ３を含み、またはＳｃ２Ｏ３からなる請求項７に記載の半導体デバイス。
【請求項９】
第１ｈｉｇｈ−ｋ誘電体層、および／または第２ｈｉｇｈ−ｋ誘電体層が、ＳｉＯＮ、Ｈｆシリケイト（ＨｆＳｉＯＸ）、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物からなる組から選択される請求項１〜８のいずれかに記載の半導体デバイス。
【請求項１０】
半導体材料がポリシリコンである請求項１〜９のいずれかに記載の半導体デバイス。
【請求項１１】
第１ＭＯＳＦＥＴトランジスタと第２ＭＯＳＦＥＴトランジスタを含み、第１および第２領域を含む基板に適用される半導体の製造方法であって、
基板の第１および第２領域を覆うようにｈｉｇｈ−ｋ誘電体の層を形成する工程と、
ｈｉｇｈ−ｋ誘電体を覆うように誘電体キャップ層を形成する工程と、
誘電体キャップ層を覆うように半導体材料を形成する工程と、
半導体材料にドーピングして、第１領域の上を第１導電型とし、第２領域の上を第２導電型とする工程を含み、
誘電体キャップ層が、Ｓｃベース材料からなり、またはスカンジウムを含む半導体の製造方法。
【請求項１２】
第２導電型は、第１導電型の反対である請求項１１に記載の方法。
【請求項１３】
第１ＭＯＳＦＥＴがｎＭＯＳトランジスタであり、第２ＭＯＳＦＥＴがｐＭＯＳトランジスタである請求項１１または１２に記載の方法。
【請求項１４】
半導体材料がポリシリコンである請求項１１〜１３のいずれかに記載の方法。
【請求項１５】
誘電体キャップ層が、Ｓｃ酸化物、Ｓｃシリケイト、およびそれらの混合物を含む、またはこれらからなる組から選択され、またはＳｉ２Ｏ３からなる請求項１１〜１４のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法に関する。特に、本発明は、高誘電率の材料と、ゲート電極としてドープされたポリシリコンを含むゲートスタックを有するＭＯＳＦＥＴトランジスタに関する。
【背景技術】
【０００２】
性能を改良するためのＭＯＳＦＥＴトランジスタの小型化は、ＳｉＯ２ゲート誘電体が薄くなるに従って、より高いゲートリークを発生させる。この問題を扱うために、ＳｉＯ２ゲート誘電体がｈｉｇｈ−ｋ（高誘電率）誘電体で置き換えられてきた。ｈｉｇｈ−ｋ誘電体は、ＳｉＯ２の誘電率より大きな誘電率（ｋ）、即ち、ｋ＞３．９を有する誘電体をいう。ｈｉｇｈ−ｋ誘電体は、ずっと薄いＳｉＯ２で得られるのと同じ実効キャパシタンスを得るために、（ＳｉＯ２と比べて）より大きな物理的厚みとすることができる。より厚い物理的厚みのｈｉｇｈ−ｋ材料は、ゲートリーク電流を減らす。ｈｉｇｈ−ｋ誘電体の典型的な例は、Ｈｆベース材料またはＡｌベース材料（例えば、Ｈｆ酸化物またはＡｌ酸化物）である。
【０００３】
ｈｉｇｈ−ｋ誘電体を導入すると、新たな問題が生じる。即ち、フェルミレベルのピンニングである。フェルミレベルのピンニングの効果は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で発生し、ＭＯＳＦＥＴデバイスで高い閾値電圧を招く。Ｈｆベースの材料では、界面のＳｉ−Ｈｆボンドは双極子（ダイポール）を形成する。これは、フェルミレベルをポリシリコンの伝導帯の直下に固定し、ｐドープのゲートのポリシリコンの空乏を大きくする。Ａｌ２Ｏ３ゲート誘電体についても、Ｓｉ−Ｏ−Ａｌは、フェルミレベルを、Ｓｉ価電子帯の直上に固定する。界面のＡｌは、ドーパントとして振る舞い、ｎドープゲートのポリシリコンの空乏を大きくする。
【０００４】
この問題のための知られた解決方法は、金属ゲートの導入である。しかしながら、従来のＣＭＯＳ（相補型金属酸化物半導体）の製造プロセスと互換性のあるバンド端金属（ｎ型またはｐ型の仕事関数（ＷＦ）を有する金属）を特定することは困難であった。ＣＭＯＳは、１つまたは２つの誘電体を有する、２つの金属ゲートを用いて形成される。双方の場合、金属ゲートおよび／または誘電体の１つの選択除去が必要となり、製造プロセスが実質的に複雑になり高価になる。
【０００５】
フェルミレベルのピンニングの他の解決方法は、電極やゲート誘電体の選択除去を行わず、フルシリサイド（ＦＵＳＩ）ゲートを用いることである。しかしながら、ＦＵＳＩゲートはｎＭＯＳ領域とｐＭＯＳ領域の上に、異なったシリサイド相を必要とする。小さいデバイスでは、ＦＵＳＩゲートの相または成分は不均一に分配され、この結果、ウエハ内の閾値電圧（Ｖｔ）は不均一となる。
【発明の開示】
【０００６】
本発明は、第１の形態では、ゲート誘電体としてｈｉｇｈ−ｋ材料を有し、ゲート電極として例えばポリシリコンゲート電極を有するＭＯＳＦＥＴ構造に関する。本発明の具体例の特徴は、構造の性能が反対には影響しないことである。
【０００７】
本発明は、他の形態では、そのようなＭＯＳＦＥＴ構造の製造方法に関する。本発明のいくつかの具体例の特徴は、この方法が、少なくとも１つの従来技術の方法の欠点を低減または克服でき、従来技術のデバイスに比較して改良された性能のＭＯＳＦＥＴ構造が提供できることである。
【０００８】
第１の形態では、本発明は、基板、基板上の第１ｈｉｇｈ−ｋ誘電体層、第１ｈｉｇｈ−ｋ誘電体層上の第１誘電体キャップ層、および第１誘電体キャップ層上の、第１ドーピングレベルで第１導電型の半導体材料からなる第１ゲート電極とを有する第１ＭＯＳＦＥＴトランジスタを含む半導体デバイスであって、第１誘電体キャップ層が、例えばスカンジウムを含む材料のようなＳｃベースの材料からなる半導体デバイスが記載されている。
【０００９】
本発明の第１の形態の１つの具体例では、半導体デバイスは、更に、基板、基板上の第２ｈｉｇｈ−ｋ誘電体層、第２ｈｉｇｈ−ｋ誘電体層上の第２誘電体キャップ層、および第２誘電体キャップ層上の、第２ドーピングレベルで第２導電型の半導体材料からなる第２ゲート電極とを含む第２ＭＯＳＦＥＴトランジスタを含み、第１ｈｉｇｈ−ｋ誘電体層と第２ｈｉｇｈ−ｋ誘電体層とは同じ膜厚と同じ材料組成を有し、第１誘電体キャップ層と第２誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【００１０】
本発明の第１の形態の他の具体例では、第２ドーピングレベルは、第１ドーピングレベルとは異なる。
【００１１】
本発明の第１の形態の他の具体例では、第２導電型は、第１導電型の反対である。
【００１２】
本発明の第１の形態の他の具体例では、第１ＭＯＳＦＥＴがｎＭＯＳトランジスタであり、第２ＭＯＳＦＥＴがｐＭＯＳトランジスタである。
【００１３】
本発明の第１の形態の１つの具体例では、第１誘電体キャップ層と第２誘電体キャップ層は、Ｓｃベース材料を含む。
【００１４】
本発明の第１の形態の他の具体例では、第１誘電体キャップ層および第２誘電体キャップ層は、Ｓｃ酸化物、Ｓｃシリケイト、およびそれらの混合物からなる組から選択される。
【００１５】
本発明の第１の形態の他の具体例では、第１誘電体キャップ層および第２誘電体キャップ層は、Ｓｃ２Ｏ３からなる。
【００１６】
第１ｈｉｇｈ−ｋ誘電体層および第２ｈｉｇｈ−ｋ誘電体層は、ＳｉＯＮ、Ｈｆシリケイト（ＨｆＳｉＯＸ）、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物でも良い。
【００１７】
基板は、Ｓｉ、シリコン・オン・インシュレータ（ＳＯＩ）、Ｇｅ、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、ＩＩＩ−Ｖ材料、またはこれらの組み合わせでも良い。
【００１８】
本発明の第１の形態の１つの具体例では、半導体材料はポリシリコンである。代わりの具体例では、ゲート電極が、ｈｉｇｈ−ｋ材料と相互作用してフェルミレベルをピンニングする他の半導体材料を含んでも良い。Ｓｉベースの半導体材料（例えば、アモルファスＳｉまたはポリシリコンゲルマニウム）は、界面にＳｉが存在するために、同様の方法で、ｈｉｇｈ−ｋ材料と相互作用して、フェルミレベルをピンニングする。
【００１９】
本発明の第２の形態では、第１ＭＯＳＦＥＴトランジスタと第２ＭＯＳＦＥＴトランジスタを含み、第１および第２領域を備えた基板に適用される、半導体デバイスの製造方法が記載されており、この方法は、基板の第１および第２領域を覆うようにｈｉｇｈ−ｋ（ｋ＞ｋＳｉＯ２）誘電体の層を形成する工程と、ｈｉｇｈ−ｋ誘電体を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第１領域の上を第１導電型とし、第２領域の上を第２導電型とする工程を含み、誘電体キャップ層は、例えばスカンジウムを含むような、Ｓｃベースの材料からなる。
【００２０】
本発明の第２の形態の１つの具体例では、第２導電型は、第１導電型の反対であっても良い。
【００２１】
本発明の第２の形態の他の具体例では、第１ＭＯＳＦＥＴがｎＭＯＳトランジスタであり、第２ＭＯＳＦＥＴがｐＭＯＳトランジスタである。
【００２２】
基板は、Ｓｉ、ＳＯＩ、Ｇｅ、ＧｅＯＩ、ＩＩＩ−Ｖ材料、またはこれらの組み合わせでも良い。
【００２３】
ｈｉｇｈ−ｋ誘電体層は、例えば、ＳｉＯＮ、Ｈｆシリケイト（ＨｆＳｉＯＸ）、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物からなる組から選択されても良い。
【００２４】
本発明の第２の形態の１つの具体例では、半導体材料は、ポリシリコンである。
【００２５】
本発明の第２の形態の他の具体例では、誘電体キャップ層は、スカンジウムを含む。
【００２６】
本発明の第２の形態の他の具体例では、誘電体キャップ層は、Ｓｃ酸化物、Ｓｃシリケイト、およびその混合物からなる組から選択される
【００２７】
本発明の第２の形態の１つの具体例では、誘電体キャップ層は、Ｓｃ２Ｏ３を含み、またはＳｃ２Ｏ３からなる。
【発明を実施するための最良の形態】
【００２８】
本発明は、特定の具体例について、所定の図面を参酌しながら説明されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。特許請求の範囲中の参照記号は、範囲を限定するように解釈すべきでない。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。
【００２９】
発明の詳細や請求の範囲中「含む（comprising）」の用語が使用された場合、これは他の要素や工程を排除しない。単数の名詞について、例えば，”ａ”や”ａｎ”、”ｔｈｅ”のような冠詞または定冠詞が使用された場合、これは特に言及しない場合は、複数のその名詞を含む。
【００３０】
更に、説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順序や他の方法による、時間的、空間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００３１】
この明細書を通じて「１つの具体例」または「ある具体例」の表示は、その具体例に関連する特別な長所または特徴が、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通じた多くの場所の「１つの具体例中の」または「ある具体例中の」の文節の表現は、すべてが同じ具体例を示しても良いが、必ずしも示す必要は無い。更に、特別の長所、構造、または特徴は、多くの適当な方法で組み合わされても良く、これは、１又はそれ以上の具体例において、この記載から当業者にとっては明らかであろう。
【００３２】
同様に、本発明の例示された具体例の記載において、多くの特徴が、１つの具体例、図、または記載にまとめられているが、これは、記載の流れを良くし、本発明の多くの形態の、１又はそれ以上の理解を助けることを目的とする。この記載方法は、しかしながら、請求された発明が、それぞれの請求項に明示的に記載された以上の特徴を必要とすると解釈すべきではない。むしろ、以下の請求の範囲に示すように、発明の態様は、先に記載された具体例の全ての特徴より少なくなる。このように、詳細な説明に続く請求の範囲は、明示的にこの詳細な説明に統合され、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する
【００３３】
更に、ここに記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴を含み、当業者が理解するように、異なった具体例の特徴の組み合わせは、本発明の範囲に入ることを意味する。例えば、以下の請求の範囲において、請求された具体例のいくつかは、組み合わせて使用することができる。
【００３４】
本発明の第１の形態では、基板、基板上の第１ｈｉｇｈ−ｋ（即ち、ｋ＞ｋＳｉＯ２）誘電体層、第１ｈｉｇｈ−ｋ誘電体層の上の第１誘電体キャップ層、および第１誘電体キャップ層の上の、第１ドーピングレベルと第１導電型の半導体材料からなる第１ゲート電極を有するＭＯＳＦＥＴトランジスタを含み、第１誘電体キャップ層がスカンジウム（Ｓｃ）を含むことを特徴とする半導体デバイスが記載されている。
【００３５】
図１は、２つの領域（Ｉ、ＩＩ）、ゲート誘電体（１）、誘電体キャップ層（２）、および第２領域（ＩＩ）の上の誘電体キャップ層（２）を覆う第１導電型の半導体材料（３）と、第１領域（Ｉ）の上の誘電体キャップ層（２）を覆う第２導電型の半導体材料（４）からなるゲート電極を含む、ＭＯＳＦＥＴトランジスタのゲートスタックを模式的に表す。ゲート誘電体（１）は、ｈｉｇｈ−ｋ材料（ｋ＞ｋＳｉＯ２）を含む。
【００３６】
ゲート誘電体（１）の目的は、ゲート電極とＭＯＳＦＥＴトランジスタのゲートスタックの下のチャネル領域との間の誘電体バリアとして働くことである。
【００３７】
誘電体キャップ層（２）の目的は、第１導電型の半導体材料（３）または第２導電型の半導体材料（４）、例えば（ドープされた）ポリシリコン（３、４）を含む、または、これらからなるゲート電極と、ゲート誘電体（１）との間のフェルミレベルのピンニング効果を低減し、または除去し、これによりｈｉｇｈ−ｋゲート誘電体とポリシリコンゲートを有するＣＭＯＳ応用を可能とすることである。
【００３８】
ゲート誘電体（１）は、第１基板領域（Ｉ）を覆う第１ｈｉｇｈ−ｋ誘電体層と、第２基板領域（ＩＩ）を覆う第２ｈｉｇｈ−ｋ誘電体層とを含み、またはこれらからなり、第１ｈｉｇｈ−ｋ誘電体層と第２ｈｉｇｈ−ｋ誘電体層とは、同じ膜厚と同じ材料組成を有する。
【００３９】
誘電体キャップ層（２）は、第１基板領域（Ｉ）を覆う第１誘電体キャップ層と、第２基板領域（ＩＩ）を覆う第２誘電体キャップ層とを含み、またはこれらからなり、第１誘電体キャップ層と第２誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【００４０】
同じ誘電体材料、即ちゲート誘電体（１）および誘電体キャップ層（２）が、半導体デバイスの異なる半導体構造に使用されることが、所定の具体例の特徴である。１つのゲート誘電体と１つの誘電体キャップ層が異なる半導体構造に使用されるため、プロセスが、公知の従来のＣＭＯＳプロセスに近くなり、ゲート誘電体材料の完全な性能が、より良く制御できる。
【００４１】
ポリシリコンゲート電極が、ｈｉｇｈ−ｋ誘電体層を含む異なる半導体構造（例えば、ＮＭＯＳおよびＰＭＯＳトランジスタの双方）に使用されることにより、金属ゲートデバイスに比較して、先端のＣＭＯＳ製造コストが十分に低減できることは、特定の具体例の特徴である。ポリシリコンゲート電極の仕事関数は、イオン注入により変調でき、一方、金属ゲート電極の仕事関数は、容易には変えることができない金属の特性である。更に、ポリシリコンゲートは、そのＷＦの調整における柔軟性と、プロセス親和性のために、製造において、現在最も広く用いられるゲート電極である。
【００４２】
ポリシリコン／ドープされたポリシリコン層（３、４）に先だって、ゲート誘電体（１）の上に形成された誘電体キャップ層（２）は、以下の特徴的な特性を有する。
【００４３】
（ｉ）ゲートの仕事関数（ＷＦ）を著しく変えず、これにより、ｎＭＯＳゲートとｐＭＯＳゲートの双方に適している。
【００４４】
（ｉｉ）（ドープされた）ポリシリコンとゲート誘電体との間の界面で、フェルミレベルのピンニングを低減し、または除去する。
【００４５】
（ｉｉｉ）ゲート誘電体の等価酸化膜厚（ＥＯＴ）は著しくは増加させず、これにより、ＥＯＴの小型化に適している。
【００４６】
記載された誘電体キャップ層（２）は、ｎＭＯＳ領域（Ｉ）とｐＭＯＳ領域（ＩＩ）の双方の上に堆積され、ゲート誘電体（１）や金属ゲートの補足の作製工程および／または選択除去を必要としない。本発明の具体例では、ｐＭＯＳおよびｎＭＯＳの仕事関数が、ポリシリコン電極にドープすることにより得られる。ポリシリコンのドーピングは、例えば、従来どおりのイオン注入プロセスや、ポリシリコンの形成中にドーパントを導入することにより行われる。これにより、先の具体例は、実質的に、集積化の複雑さや製造コストを低減できる。アモルファスＳｉ、ポリＳｉＧｅ、ＩＩＩ−Ｖ族化合物半導体のような他の半導体材料も、ゲート電極として使用することができる。
【００４７】
代わりのＷＦ変調方法は、ｎＭＯＳおよびｐＭＯＳトランジスタの上のゲート電極として、異なった材料（例えば、金属、金属シリサイド、異なる金属層の積層）を用いることであり、ｎＭＯＳまたはｐＭＯＳのいずれかで選択除去が必要となる。注入／ドーピングは、金属ゲートにおいても、そのＷＦを微調整（僅かに修正）するために使用できる。
【００４８】
本発明の第１の形態の第１の具体例では、半導体デバイスはＭＯＳＦＥＴトランジスタを含み、これはＮＭＯＳまたはＰＭＯＳのいずれでも良い。
【００４９】
本発明の第１の形態の第２の具体例では、半導体デバイスは、異なるドープイングレベルの少なくとも２つのＭＯＳＦＥＴトランジスタ、ＮＭＯＳまたはＰＭＯＳのいずれかを含む。
【００５０】
本発明の第１の形態の第３の具体例では、半導体デバイスは、導電性が反対の型の少なくとも２つのＭＯＳＦＥＴトランジスタ、例えばＮＭＯＳおよびＰＭＯＳを含む。
【００５１】
本発明の第１の形態の１つの具体例では、誘電体キャップ層は２ｎｍより薄い膜厚、好適には１．５ｎｍより薄い膜厚、更に好適には１ｎｍより薄い膜厚を有し、スカンジウム（Ｓｃ）ベースの金属、例えばＳｃ酸化物、Ｓｃシリケイト、またはその組み合わせを含む。
【００５２】
ｈｉｇｈ−ｋ誘電体層（１）は、ＳｉＯＮ、ＨｆＳｉＯＸ、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物からなる組から選択される。これらは、ゲート電極と半導体デバイスを形成する半導体構造のチャネル領域との間に、安定性があり高品質の誘電体バリアを形成する。
【００５３】
基板は、Ｓｉ、シリコン・オン・インシュレータ（ＳＯＩ）、Ｇｅ、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、ＩＩＩ−Ｖ族材料、またはそれらの組み合わせを含む。ＩＩＩ−Ｖ族材料は、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、およびそれらの組み合わせを含む。
【００５４】
Ｓｃ酸化物を含む誘電体キャップ層は、好適には、ゲートのＷＦを変化させず、ゲート誘電体とポリシリコンゲート電極との間にフェルミレベルのピンニングを示さない。これにより、イオン注入やポリシリコン形成へのドーピングのような、従来の方法により、ポリシリコンゲートのＷＦの調整が可能となる。
【００５５】
本発明は、更に、多くの特別な具体例を用いて詳細に述べられる。本発明の他の具体例は、本発明の真実の精神や技術的な示唆から離れることなく、当業者の知識に従って行うことができ、本発明は添付された請求の範囲の文言によってのみ限定されることは明らかである。
【００５６】
図２は、異なったゲートスタックに関して、ゲート電極長Ｌｍｅｔａｌ（μｍ）の関数として閾値電圧Ｖｔ，ｌｉｎ（Ｖ）を示すものである。図２は、ＳｉＯＮゲート誘電体の上にＴａＮ金属ゲートとＳｃ２Ｏ３誘電体キャップ層を有する場合（曲線４）を示し、ｎＭＯＳの閾値電圧Ｖｔは、参照（曲線２、ＴａＮ／ＳｉＯＮ）に比べて変化しない。一方、Ｄｙ２Ｏ３（３）およびＤｙＳｃＯ３（５）双方の誘電体キャップ層では、ＴａＮ金属ゲートを有するＳｉＯＮ上で別々に用いた場合に、実効ＷＦの減少によりｎＭＯＳのＶｔを低減させる。
【００５７】
図３は、ポリＳｉゲートを有する場合であり、誘電体キャップ層としてのＤｙ２Ｏ３の存在が、参照（ＳｉＯＮ／ｐｏｌｙ−Ｓｉ）に比べて、２００ｍＶだけ実効ＷＦを減らすことができ、この効果は、ＴａＮゲートを用いた場合（図２）と同じである。更なる理由として、Ｓｃ酸化物は、ＴａＮゲート電極を用いた場合（図２）と同様に、ｐｏｌｙ−Ｓｉゲート電極を用いた場合にも、同様の挙動を示すため、フェルミレベルのピンニング効果を減少または除去し、閾値電圧Ｖｔに殆どまたは全く影響を有しない。
【００５８】
誘電体キャップ層として、スカンジウム酸化物（Ｓｃ２Ｏ３）は、ゲート誘電体の等価酸化膜厚（ＥＯＴ）を大きくは増加させない。図４は、キャップの無い参照と比較して、Ｓｃ２Ｏ３キャップされたＨｆＳｉＯＮのＥＯＴの増加は、Ｄｙ２Ｏ３キャップやＤｙＳｃＯ３キャップのＨｆＳｉＯＮのＥＯＴの増加に比較して十分に小さく、１ｎｍのＳｃ２Ｏ３でＥＯＴの増加は２Åより小さくなる。
【００５９】
図５は、非常に薄いＤｙ２Ｏ３（＜２ｎｍ）がＳｉＯＮ上でキャップした場合、ＥＯＴは増加しないことを示す。現実には、Ｄｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯＮ）の膜厚比が約０．４の場合、ＥＯＴは増加している。しかしながら、厚いキャップ層を用いた場合、ＥＯＴは著しく増加する。それゆえに、厚い希土類酸化層（＞約２ｎｍ）は、本発明の適用の主題ではない。
【００６０】
誘電体キャップ層は、例えばＳｃ酸化物、Ｓｃ燦窒化物、Ｓｃシリケイト、およびそれらの組み合わせのようなＳｃベース材料を含んでも良く、これはゲートのＷＦを大きくは変化させない。
【００６１】
誘電体キャップ層の膜厚範囲は、０．２ｎｍから１．５ｎｍであり、上限は、先端のＭＯＳＦＥＴデバイスで必要とされるＥＯＴに関係する。
【００６２】
本発明の第２の形態では、第１ＭＯＳＦＥＴトランジタと第２ＭＯＳＦＥＴトランジスタを含み、第１および第２領域を含む基板を有する半導体デバイスの製造方法が記載されている。この方法は、基板の第１領域および第２領域を覆うように、ｈｉｇｈ−ｋ誘電体（即ちｋ＞ｋＳｉＯ２）の層を形成する工程と、ｈｉｇｈ−ｋ材料を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第１領域の上を第１導電型にし、第２領域の上を第２導電型にする工程とを含み、誘電体キャップ層が、スカンジウムを含むことを特徴とする。
【００６３】
本発明の第２の形態の第２の具体例では、第１ＭＯＳＦＥＴトランジスタと第２ＭＯＳＦＥＴトランジスタは、異なったドーピングレベルを有するＮＭＯＳまたはＰＭＯＳトランジスタのいずれかである。
【００６４】
本発明の第２の形態の第３の具体例では、第１および第２のＭＯＳＦＥＴトランジスタは、第１および第２のＭＯＳＦＥＴトランジスタトランジスタは、例えばＮＭＯＳとＰＭＯＳトランジスタのような、反対の導電型を有する。
【００６５】
図６Ａ〜図６Ｉは、以下の工程を含む従来のＣＭＯＳプロセスに対する、本発明の具体例の改良を模式的に示す。
即ち、図６Ａに示すように、シャロートレンチ分離（ＳＴＩ）で分離されたｎＭＯＳ領域（Ｉ）とｐＭＯＳ領域（ＩＩ）の双方の上の基板（Ｓ）上に、活性領域とウエル（Ｗ）を形成し、続いて、ｈｉｇｈ−ｋ誘電体層（１）および誘電体キャップ層（２）を含むゲート誘電体形成を形成する工程と、
図６Ｂに示すように、アンドープのポリシリコン（３ａ）とハードマスク（即ちＳｉ酸化物またはＳｉ窒化物）（３ｂ）とを含むゲート電極を形成する工程と、
図６Ｃに示すように、フォトレジスト（５）をパターニングする工程と、
図６Ｄに示すように、ゲート誘電体（１、２）、ゲート電極（３ａ）、およびハードマスク（３ｂ）を含むゲートスタックをパターニングし、続いて任意的にハードマスク（３ｂ）を除去する工程と、
図６Ｅに示すように、領域（ＩＩ）をフォトレジスト（５’）で保護／被覆しながら、領域（Ｉ）の上に、ＬＤＤ（低ドープドレイン）を形成し、ポリシリコンゲート電極（４）に注入する工程と、
図６Ｆに示すように、領域（Ｉ）をフォトレジスト（５’）で保護／被覆しながら、領域（ＩＩ）の上に、ＬＤＤ（低ドープドレイン）を形成し、ポリシリコンゲート電極（３）に注入する工程と、
図６Ｇに示すように、絶縁スペーサを形成する工程と、
図６Ｈに示すように、領域（ＩＩ）を被覆／保護しながら、領域（Ｉ）の上にＨＤＤ（高ドープドレイン）を形成し、続いて、領域（Ｉ）を被覆／保護しながら、領域（ＩＩ）の上に、ＨＤＤを形成する工程と、
図６Ｉに示すように、双方の領域（Ｉ、ＩＩ）の上のソース、ドレイン、およびゲートの上に金属シリサイドの層を形成し、これにより、ｎＭＯＳおよびｐＭＯＳトランジスタへのコンタクトをそれぞれ形成する工程、を含む。
替わりに、ドープされたポリシリコン（３、４）ゲート電極は、ポリシリコン堆積中の、その場（ｉｎ−ｓｉｔｕ）ドーピングであっても構わない。
【００６６】
本発明の第２の形態の１つの具体例では、誘電体キャップ層は２ｎｍより小さい厚みであり、好適には１．５ｎｍより小さい厚みであり、更に好適には１ｎｍより小さい厚みであり、例えばＳｃ酸化物（Ｓｃ２Ｏ３）、Ｓｃシリケイト、またはそれらの組み合わせのようなＳｃベース材料を含む。
【結論】
【００６７】
基板、基板上の第１ｈｉｇｈ−ｋ誘電体層、第１ｈｉｇｈ−ｋ誘電体層上の第１誘電体キャップ層、および第１誘電体キャップ層上の、第１ドーピングレベルで第１導電型の半導体材料からなる第１ゲート電極とを有する第１ＭＯＳＦＥＴトランジスタを含む半導体デバイスであって、第１誘電体キャップ層が、スカンジウムを含む半導体デバイスが記載されている。
【００６８】
半導体デバイスは、更に、基板、基板上の第２ｈｉｇｈ−ｋ誘電体層、第２ｈｉｇｈ−ｋ誘電体層上の第２誘電体キャップ層、および第２誘電体キャップ層上の、第２ドーピングレベルで第２導電型の半導体材料からなる第２ゲート電極とを含む第２ＭＯＳＦＥＴトランジスタを含み、第１ｈｉｇｈ−ｋ誘電体層と第２ｈｉｇｈ−ｋ誘電体層とは同じ膜厚と同じ材料組成を有し、第１誘電体キャップ層と第２誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【００６９】
半導体デバイスにおいて、第２ドーピングレベルは、第１ドーピングレベルとは異なっても良い。
【００７０】
半導体デバイスにおいて、第２導電型は、第１導電型の反対であっても良い。
【００７１】
半導体デバイスにおいて、第１ＭＯＳＦＥＴがｎＭＯＳトランジスタであり、第２ＭＯＳＦＥＴがｐＭＯＳトランジスタであっても良い。
【００７２】
半導体デバイスにおいて、第１誘電体キャップ層と第２誘電体キャップ層は、Ｓｃ酸化物、Ｓｃシリサイド、およびそれらの混合物を含んでも良い。
【００７３】
半導体デバイスにおいて、第１誘電体キャップ層および第２誘電体キャップ層は、Ｓｃ２Ｏ３を含み、またはＳｃ２Ｏ３からなっても良い。
【００７４】
半導体デバイスにおいて、第１ｈｉｇｈ−ｋ誘電体層および第２ｈｉｇｈ−ｋ誘電体層は、ＳｉＯＮ、ＨｆＳｉＯＸ、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物からなる組から選択されても良い。
【００７５】
半導体デバイスにおいて、基板は、Ｓｉ、ＳＯＩ、Ｇｅ、ＧｅＯＩ、ＩＩＩ−Ｖ材料、またはこれらの組み合わせでも良い。
【００７６】
半導体材料は、ポリシリコンであっても良い。
【００７７】
第１ＭＯＳＦＥＴトランジスタと第２ＭＯＳＦＥＴトランジスタを含み、第１および第２領域を備えた基板を有する半導体デバイスの製造方法が記載されている。この方法は、基板の第１および第２領域を覆うようにｈｉｇｈ−ｋ誘電体の層を形成する工程と、ｈｉｇｈ−ｋ誘電体を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第１領域の上を第１導電型とし、第２領域の上を第２導電型とする工程を含み、誘電体キャップ層は、スカンジウムを含む。
【００７８】
製造方法において、第２導電型は、第１導電型の反対であっても良い。
【００７９】
半導体デバイスの製造方法において、第１ＭＯＳＦＥＴがｎＭＯＳトランジスタであり、第２ＭＯＳＦＥＴがｐＭＯＳトランジスタであっても良い。
【００８０】
半導体デバイスの製造方法において、基板は、Ｓｉ、ＳＯＩ、Ｇｅ、ＧｅＯＩ、ＩＩＩ−Ｖ材料、またはこれらの組み合わせでも良い。
【００８１】
半導体デバイスの製造方法において、ｈｉｇｈ−ｋ誘電体層は、ＳｉＯＮ、ＨｆＳｉＯＸ、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物からなる組から選択されても良い。
【００８２】
半導体デバイスの製造方法において、半導体材料は、ポリシリコンであっても良い。
【００８３】
半導体デバイスの製造方法において、誘電体キャップ層は、Ｓｃ酸化物、Ｓｃシリサイド、およびそれらの混合物を含んでも良い。
【００８４】
半導体デバイスの製造方法において、誘電体キャップ層は、Ｓｃ２Ｏ３を含み、またはＳｃ２Ｏ３からなっても良い。
【００８５】
先の説明は、本発明の所定の具体例について述べている。しかしながら、いかに詳しく先に述べていても、本発明は多くの方法により実施できることを認識すべきである。本発明の所定の特徴または形態を記載した場合、特別の用語は、その用語が関連する本発明の特徴または形態の特定の特徴を含むように、ここで再定義されることと考えるべきではない。
【００８６】
上述の説明が、多くの具体例に適用された新規な発明の長所を示し、説明し、指摘しても、記載されたデバイスまたはプロセスの形態や細部において、多くの省略、代用、および変更が、本発明の精神から離れることなく当業者に可能であることが理解できるであろう。
【図面の簡単な説明】
【００８７】
全ての図面は本発明の幾つかの形態や具体例を示すことを意図する。記載された図面は、単に模式的であり、限定的ではない。
【００８８】
【図１】本発明の一の具体例にかかる、２つの領域（Ｉ、ＩＩ）を含む基板上のゲートスタックを模式的に示す。ゲートスタックは、ゲート誘電体（１）、誘電体キャップ層（２）、および第１導電型の半導体材料（３）と第２導電型の半導体材料（４）からなるゲート電極を含む。
【図２】異なったゲートスタック：（１）ＳｉＯＮ／Ｐｏｌｙ−Ｓｉ（参照）、（２）ＳｉＯＮ／ＴａＮ（金属ゲートの参照）、（３）ＳｉＯＮ／Ｄｙ２Ｏ３／ＴａＮ、（４）ＳｉＯＮ／Ｓｃ２Ｏ３／ＴａＮ、（５）ＳｉＯＮ／ＤｙＳｃＯ３／ＴａＮ、について、ゲート電極長Ｌｍｅｔａｌの関数として閾値Ｖｔ，ｌｉｎ（Ｖ）を示す。
【図３】（１）２ｎｍＳｉＯＮ／ｐｏｌｙ−Ｓｉゲートスタック、および（２）２ｎｍＳｉＯＮ／１ｎｍＤｙＯ／ｐｏｌｙ−Ｓｉゲートスタックについての等価酸化膜厚（ＥＯＴ（Å））と実効仕事関数ｅＷＦ（ｅＶ）値とを示す。
【図４】（◆）Ｄｙ２Ｏ３（ｋ値〜９）、（■）Ｓｃ２Ｏ３（ｋ値〜２２）、（●）ＤｙＳｃＯ３（ｋ値〜１５）について、見積もられたキャップ層膜厚（Å）の関数としてＥＯＴ（Å）の増加を示す。
【図５】製膜直後（as-deposited）のＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯＮ）膜厚比の関数として、Ｄｙ２Ｏ３／ＳｉＯＮゲートスタックのＥＯＴ（Å）値を示す。（●）は実測値、（○）は予測値である。
【図６Ａ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｂ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｃ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｄ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｅ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｆ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｇ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｈ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図６Ｉ】本発明で述べられた誘電体キャップ層（２）を使用する、従来のＣＭＯＳプロセスフローのプロセス工程を模式的に表す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【外国語明細書】
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