(57)【要約】【課題】半導体集積回路のＣＭＯＳ入力バッファは、中間電位を持つと過大な電流が流れるという欠点があり、通常プルアップ抵抗もしくは、プルダウン抵抗を外付け、もしくは内蔵している。しかし内蔵プルアップないしプルダウン抵抗は制御信号によりＯＮ／ＯＦＦする必要があることが多い。たとえば、出荷テスト時の論理確定のため、または、アプリケーションによる切り替えのため。この制御により、電源ＯＮ／ＯＦＦ時、もしくはその過渡期に中間電位を一定時間持つこととなり、入力バッファに過大な電流が流れてしまう欠点があった。  従って、アプリケーションにあわせて外付けの固定抵抗によるプルアップ／プルダウンを使わざるを得ない場合があった。【解決手段】入力バッファはすべて双方向バッファにし、電源ＯＮ時は決まった論理出力を保持し、入力バッファが中間電位を持たないようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
プルダウン抵抗を内蔵し、そのプルダウン抵抗を切り離す制御が可能な半導体集積回路の入力バッファにおいて、３ステート出力バッファの出力が接続されていることを特徴とし、プルダウン抵抗が接続されるか、入力信号がＬＯＷレベル又はＨＩＧＨレベルに確定するまで、３ステート出力バッファからＬＯＷレベルを出力することを特徴とするバッファ制御方法。
【請求項２】
プルアップ抵抗を内蔵し、そのプルアップ抵抗を切り離す制御が可能な半導体集積回路の入力バッファにおいて、３ステート出力バッファの出力が接続されていることを特徴とし、プルダウン抵抗が接続されるか、入力信号がＬＯＷレベル又はＨＩＧＨレベルに確定するまで、３ステート出力バッファからＨＩＧＨレベルを出力することを特徴とするバッファ制御方法。
【請求項３】
請求項１のバッファ制御方法において、入力信号がＬＯＷレベルまたはＨＩＧＨレベルに確定することを待つことなく、内蔵したプルダウン抵抗が切り離されていなく、接続された状態に制御後、３ステート出力バッファをハイインピーダンス状態にすることを特徴とするバッファ制御方法。
【請求項４】
請求項２のバッファ制御方法において、入力信号がＬＯＷレベルまたはＨＩＧＨレベルに確定することを待つことなく、内蔵したプルアップ抵抗が切り離されていなく、接続された状態に制御後、３ステート出力バッファをハイインピーダンス状態にすることを特徴とするバッファ制御方法。
【請求項５】
請求項１のバッファ制御方法において、入力信号がＬＯＷレベルまたはＨＩＧＨレベルに確定することを待つことなく、内蔵したプルダウン抵抗が切り離されていなく、接続された状態にされていることを検出する手段を有し、プルダウン抵抗が接続されていることを検出後、３ステート出力バッファをハイインピーダンス状態にすることを特徴とするバッファ制御方法。
【請求項６】
請求項２のバッファ制御方法において、入力信号がＬＯＷレベルまたはＨＩＧＨレベルに確定することを待つことなく、内蔵したプルダウン抵抗が切り離されていなく、接続された状態にされていることを検出する手段を有し、プルアップ抵抗が接続されていることを検出後、３ステート出力バッファをハイインピーダンス状態にすることを特徴とするバッファ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のＩＯバッファの制御に関するものである。
【背景技術】
【０００２】
半導体集積回路の入力バッファに用いられるプルアップ抵抗、プルダウン抵抗は半導体集積回路の外部に実装するよりも内蔵するほうがコスト面においてメリットがあり、内蔵されることが多い。しかし、特許文献１にあるように、半導体集積回路のテストを効率化するため、抵抗をＯＦＦさせる必要があった。また、プルアップかプルダウンか周辺回路に応じてＯＮ／ＯＦＦ制御が使用者側が選択できるような制御を持たせる必要がある場合もある。
【特許文献１】特開平５−２５９８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体集積回路内蔵のプルアップ抵抗、プルダウン抵抗は、電源ＯＮ時の過渡期、また電源ＯＮしてからプルアップ抵抗、プルダウン抵抗を接続する制御がされるまでの間、中間電位が発生し過大な電流が流れるという問題が解決せず、半導体集積回路の使用方法によっては、外部に固定抵抗によるプルアップ、プルダウン処理が適切な場合があり、半導体集積回路内部の抵抗を有効利用できない場合があった。
【課題を解決するための手段】
【０００４】
本発明では、上記の課題を解決するために、入力バッファにはすべて３ステートバッファの出力を接続し、プルダウン抵抗を想定する場合は、ＬＯＷ出力、プルアップ抵抗を想定する場合はＨＩＧＨ出力を維持し、プルアップ抵抗もしくは、プルダウン抵抗が接続された後に３ステートバッファをハイインピーダンス状態にする。
【発明の効果】
【０００５】
本発明により、外付けの外部抵抗をつける必要が全く無くなり、内蔵の抵抗を有効に活用することができ、半導体集積回路周辺のコストを削減する効果を有す。
【発明を実施するための最良の形態】
【０００６】
（発明の実施形態１）
図１に示される、当該半導体集積回路（１１０）は、入力バッファ群（１１９）と出力バッファ群（１２９）により構成されている。入力バッファ群（１１９）は、入力信号を受け付ける入力端子（１１５）と、入力端子（１１５）と接続された入力バッファ（１１１）と、入力端子（１１５）から出力される入力信号を抵抗を通してグランドに接続するプルダウン抵抗素子（１１２）と、プルダウン抵抗の制御を行うプルダウン抵抗制御トランジスタ（１１３）と、プルダウン抵抗制御トランジスタ（１１３）への制御信号を発生するプルダウン抵抗制御信号発生装置（１１６）と、グランドと接地する接地端子（１１４）により構成されている。
【０００７】
また、出力バッファ群（１２９）は、当該半導体集積回路（１１０）のから出力信号を出力する出力端子（１２０）と、出力端子（１２０）に接続された３ステート出力バッファ（１２１）と、３ステート制御信号発生回路（図示せず）より出力される３ステート制御信号（１２２）により構成される。
【０００８】
次に、上記の構成を備えた半導体集積回路１１０の動作について説明する。電源ＯＮ時の過渡期、また電源ＯＮしてからプルアップ抵抗、プルダウン抵抗を接続する制御がされるまでの間において、プルダウン抵抗制御トランジスタ（１１３）が確定しない状態において、３ステート制御信号（１２２）を制御し、３ステート出力バッファ（１２１）の出力をＬＯＷにする。
【０００９】
これにより、中間電位が発生し過大な電流が流れるという問題が生じる場合であっても、３ステート出力バッファ（１２１）の出力をＬＯＷに固定しておくことにより、電源ＯＮ時等は決まった論理出力を保持し、入力バッファが中間電位を持つことがないため、外付けの外部抵抗をつける必要が全く無くなり、内蔵の抵抗を有効に活用することができ、半導体集積回路周辺のコストを削減することが可能になる。
【００１０】
さらに、図２に示されるように、この３ステート制御信号（１２２）は、リセット入力端子（１２３）により、外部制御することにより、電源ＯＮ時の不安定な状況においても、安定して入力端子（１１５）をＬＯＷレベルにすることができる。また、抵抗制御信号発生装置が作動するまで外部制御により、安定して入力端子（１１５）をＬＯＷレベルにすることができる。
【００１１】
さらに、図３に示されるように、出力端子（１２０）が無く、接続信号（１２４）によって当該半導体集積回路内でＩ／Ｏバッファ形式でも同様の効果を有する。
【００１２】
（発明の実施形態２）
図４に示される、当該半導体集積回路（１４０）は、入力バッファ群（１４９）と出力バッファ群（１５９）により構成されている。入力バッファ群（１４９）は、入力信号を受け付ける入力端子（１４５）と、入力端子（１４５）と接続された入力バッファ（１４１）と、入力端子（１４５）から出力される入力信号を抵抗を通して確実にＨｉｇｈレベルに接続させるためのプルアップ抵抗素子（１４２）と、プルアップ抵抗の制御を行うプルアップ抵抗制御トランジスタ（１４３）と、プルアップ抵抗制御トランジスタ（１４３）への制御信号を発生するプルダウン抵抗制御信号発生装置（１４６）と、接地端子（１４４）により構成されている。
【００１３】
また、出力バッファ群（１５９）は、当該半導体集積回路（１４０）の出力信号を出力する出力端子（１５０）と、出力端子（１５０）に接続された３ステート出力バッファ（１５１）と、３ステート制御信号発生回路（図示せず）より出力される３ステート制御信号（１５２）により構成される。
【００１４】
次に、上記の構成を備えた半導体集積回路（１４０）の動作について説明する。電源ＯＮ時の過渡期、また電源ＯＮしてからプルアップ抵抗、プルダウン抵抗を接続する制御がされるまでの間において、プルアップ抵抗制御トランジスタ（１４３）が確定しない状態において、３ステート制御信号（１５２）を制御し、３ステート出力バッファ（１５１）の出力をＨＩＧＨに固定する。
【００１５】
これにより、中間電位が発生し過大な電流が流れるという問題が生じる場合であっても、３ステート出力バッファ（１５１）の出力をＨＩＧＨに固定しておくことにより、電源ＯＮ時等は決まった論理出力を保持し、入力バッファが中間電位を持つことがないため、外付けの外部抵抗をつける必要が全く無くなり、内蔵の抵抗を有効に活用することができ、半導体集積回路周辺のコストを削減することが可能になる。
【００１６】
さらに、図５に示されるように、この３ステート制御信号（１５２）は、リセット入力端子（１５３）により、外部制御することにより、電源ＯＮ時の不安定な状況においても、安定して入力端子（１４５）をＨＩＧＨレベルにすることができる。また、抵抗制御信号発生装置が作動するまで外部制御により、安定して入力端子（１４５）をＨＩＧＨレベルにすることができる。
【００１７】
さらに、図６に示されるように、出力端子（１５０）が無く、接続信号（１５４）によって当該半導体集積回路内でＩ／Ｏバッファ形式でも同様の効果を有する。
【産業上の利用可能性】
【００１８】
本発明の最良の形態のバッファ制御方法は、内蔵抵抗の有効性を上げ、外付け抵抗の必要性を最小限に抑え、半導体集積回路周辺のコスト削減に有効である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１の構成を示す図
【図２】本発明の実施形態２の構成を示す図
【図３】本発明の実施形態３の構成を示す図
【図４】本発明の実施形態４の構成を示す図
【図５】本発明の実施形態５の構成を示す図
【図６】本発明の実施形態６の構成を示す図
【符号の説明】
【００２０】
１１０    当該半導体集積回路
１１１    入力バッファ
１１２    プルダウン抵抗素子
１１３    プルダウン抵抗制御トランジスタ
１１４    接地（ＬＯＷレベル）
１１５    入力端子
１１６    プルダウン抵抗制御信号発生装置
１１９    入力バッファ群
１２０    出力端子
１２１    出力バッファ
１２２    出力バッファ制御信号
１２３    リセット端子
１２９    出力バッファ群
１４０    当該半導体集積回路
１４１    入力バッファ
１４２    プルアップ抵抗素子
１４３    プルアップ抵抗制御トランジスタ
１４４    接地（ＨＩＧＨレベル）
１４５    入力端子
１４６    プルアップ抵抗制御信号発生装置
１４９    入力バッファ群
１５０    出力端子
１５１    出力バッファ
１５２    出力バッファ制御信号
１５３    リセット端子
１５９    出力バッファ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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