(57)【要約】      （修正有）【課題】ディフェレンシャルモード信号を入力信号として受信する構成で、コモンモード除去性能を改善した集積回路装置を提供する。【解決手段】受信用チップ２１２は集積回路であり、入力信号は集積回路に対する入力端子として作用する２個のボンドパッドに印加され、該ボンドパッドはオンチップ変圧器Ｘ４を構成する２個のオンチップインダクタを介して終端抵抗ＲＴへ結合されており、該終端抵抗は共通の接地基準電圧ＧＮＤ２に対応する共通ノードを共用している。これら２個のオンチップインダクタは変圧器形態に配置されており、印加される入力信号に対する相互インダクタンスは負であり、該オンチップ変圧器は、実効的にコモンモード信号をオンチップ終端抵抗に対して短絡させ且つオンチップ終端抵抗からのディフェレンシャルモード信号を実効的にブロックする構成とする。【選択図】図２
2009005341.tif 000002
【特許請求の範囲】
【請求項１】
コモンモード部分とディフェレンシャルモード部分とを含む入力信号を受取る構成とされている集積回路装置において、
該集積回路の第一ポートへ結合されている第一ボンドパッド、
該集積回路の第二ポートへ結合されている第二ボンドパッド、尚該第一ポート及び該第二ポートは該入力信号を受取る構成とされており、
第一ノードと共通ノードとの間に結合されている第一終端インピーダンス、
第二ノードと該共通ノードとの間に結合されている第二終端インピーダンス、尚該共通ノードは接地基準電位として構成されており、
該第一ボンドパッドと該第一ノードとの間に結合されている第一インダクタ及び該第二ボンドパッドと該第二ノードとの間に結合されている第二インダクタを包含しているオンチップ変圧器装置、を有しており、該第一インダクタは該第二インダクタに対して相互に誘導的に結合されており、該オンチップ変圧器は該入力信号のコモンモード部分が該第一及び第二インダクタを介して該第一及び第二終端インピーダンスを介して該接地基準電位へ実効的に短絡されるように構成されており、且つ該オンチップ変圧器は、更に、該入力信号のディフェレンシャルモード部分が該第一及び第二終端抵抗から実効的にブロックされるように構成されている、
集積回路装置。
【請求項２】
請求項１において、更に、該接地基準電位がバッファされるように該共通ノードへ結合されている出力ポートを包含しているバッファ回路を有している集積回路。
【請求項３】
請求項２において、該接地基準電位が、０Ｖ、ＶＤＤ、ＶＳＳ、（ＶＤＤ−ＶＳＳ）／２、及び基準電圧のうちの１つに対応している集積回路。
【請求項４】
請求項１において、更に、トラックアンドホールド増幅器回路を有しており、該入力信号のディフェレンシャルモード部分が該トラックアンドホールド増幅器回路によりサンプルされるように該第一ボンドパッド及び該第二ボンドパッドが該トラックアンドホールド増幅器回路へ結合されている集積回路。
【請求項５】
請求項１において、更に、該入力信号の第一部分を受取るために該第一ボンドパッドへ結合されている第一トラックアンドホールド増幅器回路、及び該入力信号の第二部分を受取るために該第二ボンドパッドへ結合されている第二トラックアンドホールド増幅器回路を有している集積回路。
【請求項６】
請求項１において、更に、該第一ボンドパッド及び該第二ボンドパッドへ結合されているアナログ・デジタル変換器を有しており、該アナログ・デジタル変換器回路は該入力信号のディフェレンシャルモード部分をデジタル値へ変換させる構成とされている集積回路。
【請求項７】
請求項１において、更に、該第一ボンドパッドへ結合されている第一アナログ・デジタル変換器、及び該第二ボンドパッドへ結合されている第二アナログ・デジタル変換器を有しており、該第一及び第二アナログ・デジタル変換器は該入力信号をデジタル値へ変換させる構成とされている集積回路。
【請求項８】
請求項１において、更に、該第一終端インピーダンスと並列に配置されている第一コンデンサ及び該第二終端インピーダンスと並列に配置されている第二コンデンサを有している集積回路。
【請求項９】
請求項１において、該第一インダクタ及び該第二インダクタが実質的に同心状のインダクタレイアウトを介して相互インダクタンスのために配置されている集積回路。
【請求項１０】
請求項９において、該同心状のインダクタレイアウトが、円形状配置、楕円状配置、正方形配置、五角形配置、六角形配置、七角形配置、八角形配置、又はｎ角形配置のうちの１つで物理的に配置されており、該第一インダクタ用の巻線は相互に誘導的な変圧器結合のために該第二インダクタ用の別の巻線に隣接している集積回路。
【請求項１１】
コモンモード部分とディフェレンシャルモード部分とを包含している入力信号を受取るための集積回路用の方法において、
該集積回路の第一ボンドパッドにおいて該入力信号の第一部分を受取り、
該集積回路の第二ボンドパッドにおいて該入力信号の第二部分を受取り、
該第一ボンドパッドからの該入力信号の第一コモンモード部分を該集積回路内のオンチップ変圧器における第一誘導的巻線を介して第一終端インピーダンスへ結合させ、
該第二ボンドパッドからの該入力信号の第二コモンモード部分を該集積回路内の該オンチップ変圧器における第二の誘導的巻線を介して第二終端インピーダンスへ結合させ、
該オンチップ変圧器における該第一誘導的巻線で該第一終端インピーダンスから該入力信号の第一ディフェレンシャルモード部分をブロックし、
該オンチップ変圧器における該第二の誘導的巻線で該第二終端インピーダンスからの該入力信号の第二ディフェレンシャルモード部分をブロックし、
該オンチップ変圧器において該第一誘導的巻線を該第二誘導的巻線へ磁気的に結合させ、該集積回路のコモンモード除去及び帯域幅が該オンチップ変圧器により同時的に改善される、
ことを包含している方法。
【請求項１２】
請求項１０において、更に、該第一終端インピーダンスと並列に結合されている第一コンデンサを介して該入力信号の該第一コモンモード部分の帯域幅を減少させ、且つ該第二終端インピーダンスと並列に結合されている第二コンデンサを介して該入力信号の該第二コモンモード部分の帯域幅を減少させる、ことを包含している方法。
【請求項１３】
請求項１０において、更に、該第一及び第二ボンドパッドにおいて該入力信号のディフェレンシャルモード部分を検知することを包含している方法。
【請求項１４】
請求項１２において、更に、該入力信号の該検知したディフェレンシャルモード部分をデジタル量へ変換させることを包含している方法。
【請求項１５】
請求項１０において、更に、バッファ回路で該第一及び第二終端インピーダンスに対するバッファした接地基準を発生することを包含している方法。
【請求項１６】
集積回路により受取られる入力信号と関連する信号帯域幅及びコモンモード除去を同時的に向上させる集積回路における装置において、
該入力信号の第一部分を受取る構成とされている該集積回路の第一ボンドパッド、
該入力信号の第二部分を受取るための構成とされている該集積回路の第二ボンドパッド、
第一終端インピーダンス、
第二終端インピーダンス、
相互インダクタンスのために互いに誘導的に結合されている第一誘導性巻線及び第二誘導性巻線を有しているオンチップ変圧器、
を有しており、該第一誘導性巻線が該第一ボンドパッドと該第一終端インピーダンスとの間に結合されており、該第二誘導性巻線が該第二ボンドパッドと該第二終端インピーダンスとの間に結合されており、該第一誘導性巻線が相互インピーダンスのために該第二誘導性巻線へ誘導的に結合されており、且つ該オンチップ変圧器が対応する該第一誘導性巻線と該第一ボンドパッドとの接続に関連する第一極性ドットを有しており、且つ該オンチップ変圧器が該第二誘導性巻線の該第二終端抵抗への接続と関連する第二極性ドットを有している、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、通常、オンチップ終端抵抗を包含する集積回路に関するものである。更に詳細には、本開示は、帯域幅及びコモンモード除去が改善されるようにオンチップ終端を具備する変圧器装置に関するものである。
【背景技術】
【０００２】
電子システムは、しばしば、典型的にＩＣ又は集積回路と呼称される微小電子回路で実現することが可能である。これらの電子システムは、典型的に、これらに制限されるものではないが、抵抗、コンデンサ、インダクタ、論理ゲート、線形増幅器、電圧レギュレータ、信号プロセッサ及び変換器等を包含する多数の受動的及び能動的電子コンポーネントを包含している。
【０００３】
外部信号供給源は集積回路内において使用される必要な信号を供給するために集積回路の入力へ結合させることが可能である。該外部信号供給源は、ベンチテスト装置、ラインドライバ、及びその他の集積回路等を包含する任意の多様な供給源からのものとすることが可能である。全ての信号供給源は、特性出力インピーダンスを含んでおり、一方集積回路への全ての入力は特性入力インピーダンスを有している。高周波数回路の場合には、外部信号供給源と集積回路との間のカップリング即ち結合は、伝送線として機能し、その特性インピーダンスは、理想的には、外部信号供給源の供給源インピーダンスと整合されている。外部信号供給源、伝送線、集積回路の種々の特性インピーダンスが互いにマッチング即ち整合されている場合に最適な信号の伝送が達成される。然しながら、相対的なインピーダンスにおける不整合は不所望の信号反射となる場合があり、そのことは受信用集積回路の動作にとって問題となる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図面を参照して以下に種々の実施例について説明するが、幾つかの図面を介して同様の参照番号は同様の部分及び組立体を表わしている。種々の実施例への参照は本発明の範囲を制限するものではなく、本発明の範囲は特許請求の範囲によってのみ制限されるものである。更に、本明細書において記載する全ての例は制限的なものであることを意図としたものではなく特許請求の範囲に記載した本発明に対する多数の可能な実施例のうちの幾つかを記載するに過ぎない。
【０００５】
本明細書及び特許請求の範囲を介して、以下の用語は、文脈が明白にそうでないことを支配するものでない限り、少なくとも明示的にここに関連する意味を採るものである。以下に識別する意味は、その用語を制限することを意図したものではなく、単に該用語の使用に対する例示的な例を与えるに過ぎないものである。「１つ」及び「該」の意味は、単一又は複数の両方を参照することを包含する場合がある。「における」の意味は「における」及び「に関する」を包含する場合がある。「接続されている」という用語は、何等電気的、機械的、論理的又はその他の媒介品目なしで、接続されている品目間の直接的な電気的、電磁的、機械的、論理的、又はその他の接続を意味する場合がある。「結合されている」という用語は、品目間の直接的な接続、１つ又はそれ以上の媒体物を介しての間接的な接続、又は物理的な接続を構成するものでない場合がある態様での品目間の通信を意味する場合がある。「回路」という用語は、所望の機能を与えるために一体的に結合されている単一のコンポーネント又は複数個のコンポーネント、能動的及び／又は受動的、離散的又は集積化したものを意味する場合がある。「信号」という用語は、少なくとも１つの電流、電圧、電荷、データ又は電気的に結合されており且つ磁気的に結合されている信号を含むその他のこのような識別可能な量を意味する場合がある。
【課題を解決するための手段】
【０００６】
簡単に説明すると、本開示は、大略、外部信号供給源によって供給される入力信号からの反射を最小とさせるためにオンチップ終端抵抗を必要とする集積回路に関するものである。該入力信号は、該集積回路に対する入力端子として作用する２個のボンディングパッドを介して印加される。第一ボンディングパッドは第一オンチップインダクタを介して第一オンチップ終端抵抗へ結合されている。第二ボンディングパッドは第二オンチップインダクタを介して第二オンチップ終端抵抗へ結合されている。これら２個のオンチップインダクタは、変圧器形態で配置されており、印加された入力信号に対する相互インダクタンスは負である。動作期間中に、オンチップ変圧器装置が実効的にコモンモード（同相）信号をオンチップ終端抵抗へ短絡させ、且つ実効的にオンチップ終端抵抗からのディフェレンシャル（差動）モード信号をブロックする。実効的な帯域幅及びコモンモード除去性能はここに記載するオンチップ変圧器装置で改善される。
【０００７】
ここに説明する種々の外部ドライバ回路と受信集積回路との間の接続は単純な接続ワイヤとして例示してある。然しながら、ドライバ回路と受信回路との間の実際のカップリング即ち結合は、典型的に、前述したような特性インピーダンスを具備する伝送線として表わされる。該伝送線は、同軸ケーブル、回路基板トレース、ストリップライン、マイクロストリップ等を含む任意の妥当な態様で実現することが可能である。
【発明を実施するための最良の形態】
【０００８】
図１Ａ−１Ｄはコモンモード除去を改善し且つ増加させた帯域幅除去に対しての種々の従来の方法を例示した概略図である。
【０００９】
図１Ａは例示的な従来の集積回路と関連する特性入力インピーダンス問題を例示する従来のシステム（１１０）の概略図である。ドライバ回路（１１１）は集積回路に対する入力信号供給源として作用する。ドライバ（１１１）は一対のボンドパッドを介して集積回路（即ち、受信用チップ１１２）へ結合されている。第一入力信号（ＶＰ）が５０Ωの特性回線インピーダンス（ＲＤ）を具備する第一ボンドパッドへ駆動される。第二入力信号（ＶＮ）が５０Ωの同一の特性回線インピーダンス（ＲＤ）を具備する第二ボンドパッドへ駆動される。全ての容量源からの寄生容量（ＣＬ）は集積回路におけるボンドパッドにおいて一体化されている。各ボンドパッドは例示したように５０Ωの終端インピーダンス（ＲＴ）を包含している。該ボンドパッドから受取られるディフェレンシャル（差動）入力信号は例示したようにＶＯＵＴ＝ＶＰＯＵＴ−ＶＮＯＵＴに対応している。
【００１０】
図１Ａと関連する帯域幅は寄生容量ＣＬの結果として制限されている帯域幅である。受信用チップ１１２の入力インピーダンスはＲＴとＣＬとの並列結合により決定され、一方ドライバ１１１の出力インピーダンスは抵抗ＲＤによって決定される。電圧ＶＯＵＴの振幅は入力インピーダンスＲＴ‖ＣＬを分母とし抵抗ＲＤを分子とした比により決定される。この比が大きければ大きい程、固定したＶＩＮに対するＶＯＵＴの振幅は一層小さく、且つその逆も又真である。寄生容量（ＣＬ）は周波数に対して逆比例する特性インピーダンス（ＺＣ）を有している（ＺＣ＝１／ｓＣ、尚ｓ＝ｊ×２×π×周波数、且つ尚Ｃ＝コンデンサＣＬの容量）。入力信号（ＶＩＮ）の周波数の値が増加するに従い、コンデンサＣＬのインピーダンスが減少し、出力信号（ＶＯＵＴ）が実効的に接地へシャントされるように導電度が対応的に増加する。全体的な効果は、受信用チップ１１２に対する使用可能な帯域幅が寄生容量（ＣＬ）により制限されることとなる。
【００１１】
図１Ｂは例示的な集積回路における帯域幅を改善するための方法を例示した従来のシステム（１２０）の概略図である。ドライバ回路（１１１）は図１Ａに関して前に説明したものと同一である。図１Ａからの受信用チップ（１１２）は受信用チップ１２２によって例示したように各ボンドパッドとそれの夫々の終端抵抗ＲＴとの間に直列しているインダクタ（ＬＳ）を包含させることにより修正されている。この寄生容量は、この場合も、終端抵抗（ＲＴ）と並列している一体化した容量（ＣＬ）として例示してある。
【００１２】
図１Ｂと関連する帯域幅は未だに寄生容量ＣＬの結果として制限されている帯域幅であるが、信号帯域幅を増加させるために直列結合したインダクタＬＳが配置されている。各直列インダクタ（ＬＳ）は特性インピーダンス（ＺＬ）を有しており、それは周波数に対して比例している（ＺＬ＝ｓＬ、尚ｓ＝ｊ×２×π×周波数、及び尚Ｌ＝インダクタＬＳのインダクタンス）。低周波数の場合には、直列インダクタＬＳは非常に低いインピーダンスを有しており、それは、ＤＣ条件の限界において短絡回路に近付き、一方高周波数の場合には、直列インダクタＬＳは開回路条件に近付く。直列インダクタＬＳの増加するインピーダンスはコンデンサＣＬの導電度における増加に対して反対の作用をし、従って受信用チップ（１２２）の入力インピーダンスは増加する周波数と共に迅速に減少するものではない。直列インダクタの結果として、電圧ＶＰＯＵＴ及びＶＮＯＵＴ、従ってチップ上のディフェレンシャル即ち差動電圧ＶＯＵＴ＝ＶＰＯＵＴ−ＶＮＯＵＴは帯域幅が増加されるように周波数の増加する値に対してそれ程迅速に大きさが減少するものではない。
【００１３】
図１Ｃは例示的な集積回路におけるコモンモード除去を改善するための方法を例示した従来システム（１３０）の概略図である。受信用チップ（１１２）は図１Ａに関して前に説明したものと同一である。図１Ａからのドライバ回路（１１１）は、ドライバ１３１によって例示したように各ドライバ回路と集積回路１２２用の夫々のボンドパッドとの間に直列してオフチップ変圧器（ＸＦＲＭ）を包含させることにより修正されている。該変圧器（ＸＦＲＭ）は、時折、この形態におけるコモンモードチョーク（ｃｏｍｍｏｎ−ｍｏｄｅ  ｃｈｏｋｅ）又はバラン（ｂａｌｕｎ）と呼称される。
【００１４】
該一対の駆動源電圧（ＶＰ，ＶＮ）は、通常システム接地に対して参照されるコモンモード部分（ＶＣＭ）と、ディフェレンシャル（差動）部分（ＶＤＩＦＦ／２）とによって特性付けることが可能であり且つＶＰ＝ＶＣＭ＋ＶＤＩＦＦ／２及びＶＮ＝ＶＣＭ−ＶＤＩＦＦ／２として表わすことが可能である。オフチップ変圧器（ＸＦＲＭ）の存在は、ボンドパッドからの信号のコモンモード部分（ＶＣＭ）をブロックし且つ信号のディフェレンシャル部分（ＶＤＩＦＦ）を受信用チップ（１１２）のボンドパッドへ通過させるチョークとして作用する。
【００１５】
図１Ｄは例示的な集積回路におけるコモンモード除去及び信号帯域幅を改善するための方法を例示した従来システム（１４０）の概略図である。ドライバ回路（１３１）は図１Ｃに関して前に説明したものと同一であるが、受信用チップ（１２２）は図１Ｂに関して前に説明したものと同一である。従って、ドライバ回路（１３１）はオフチップ変圧器からのコモンモードのブロッキングの利点を包含しており、一方受信用チップ（１２２）はオンチップインダクタからの向上された信号帯域幅の利点を包含している。
【００１６】
本開示は、上に探索したような帯域幅を増加させ且つコモンモード除去を改善させるための多数の多様な従来方法を意図したものである。本発明は、外部オフチップ変圧器に対する必要性を取除き且つ同時的に何等付加的なコンポーネントなしで増加させた信号帯域幅を与えるオンチップ変圧器装置を具備する改善したコモンモード除去に対するエレガントな解決を提供している。本発明のここに説明する回路装置は、アナログ差動入力信号が強制的である場合には高性能アナログ・デジタル変換器回路へ適用することが可能であり、又はオンチップ終端が入力信号に対して必要である場合にいずれかその他の高周波数回路適用例へ適用することが可能である。
【００１７】
オンチップ変圧器装置
ここに説明する例示的な回路は種々の駆動及び終端インピーダンス（例えば、ＲＤ，ＲＴ等）に対して５０Ω特性インピーダンスを使用するものであるが、より高い又はより低いインピーダンスも同様に適用可能であり且つ本開示の範囲内のものである。例えば、高周波数適用例においては、信号帯域幅を改善するためにより低いインピーダンスが所望される場合がある。駆動インピーダンス（例えば、ＲＤ）に対して整合されている終端インピーダンス（例えば、ＲＴ）は特定の高周波数適用例において必要とされる場合があるような任意の適宜の値を有することが可能である（例えば、２５Ω、５０Ω、７５Ω、１００Ω等）。
【００１８】
図２は、本開示に従ってコモンモード除去を改善し且つ帯域幅除去を増加させるオンチップ変圧器装置を例示する概略図（２００）である。ドライバ回路（１１１）は図１Ａに関して前に説明したものと同一である。受信用チップ（２１２）は図１Ａからの受信用チップ１１２と類似しているが特別の形態とさせたオンチップ変圧器（Ｘ４）を付加してある。各ボンドパッドはオンチップ変圧器の夫々の巻線を介して終端インピーダンス（ＲＴ）へ結合されている。該終端インピーダンスは共通の接地基準電圧（ＧＮＤ２）に対応する共通ノードを共用している。この共通の接地基準電圧（ＧＮＤ２）は単純な接地端子により、又は任意の適宜の電圧基準（例えば、ＧＮＤ１，ＶＤＤ，ＶＳＳ，｛ＶＤＤ−ＶＳＳ｝／２，ＶＲＥＦ等）からの共通の接地基準を提供する構成とされているバッファ（Ｘ３）によって与えることが可能である。
【００１９】
オンチップ変圧器（Ｘ４）の形態は前の実現例とは別個であり且つ異なっている。前に説明したオンチップインダクタと異なり、オンチップ変圧器Ｘ４はオンチップ変圧器の入力端子に対して負の相互インダクタンス特性を有している。第一誘導性巻線が入力信号ＶＰＩＮに対応するボンドパッドへ結合されており、一方第二誘導性巻線が入力信号ＶＮＩＮに対応するボンドパッドへ結合されている。オンチップ変圧器（Ｘ４）における誘導性巻線の相互インダクタンス特性はレジストレーションドットによって指定される。第一誘導性巻線（Ｌ１）はボンドパッド側上にレジストレーションドット（ｒｅｇｉｓｔｒａｔｉｏｎ  ｄｏｔ）を有しており、一方第二誘導性巻線（Ｌ２）は終端インピーダンス（ＲＴ）側上にレジストレーションドットを有している。従来の実現例と反対に、入力信号がオンチップ変圧器（Ｘ４）の入力側に印加された場合に形成される磁界は入力側から終端インピーダンス側への同一の一般的な方向に流れる誘起された電流を発生する。この構成について図４Ａ−４Ｃ及び５Ａ−５Ｃに関して以下に更に説明する。
【００２０】
幾つかの実現例においては、受信用チップ（２１２）はボンドパッドにおける差動入力信号を検知するためのアナログ・デジタル変換器（ＡＤＣ）機能性を包含している。例示的ＡＤＣ回路は、２つの機能的なパーティション、即ち信号ＶＰＩＮをモニタするための１つの機能的なパーティション（Ｘ１）及び信号ＶＮＩＮをモニタするための機能的パーティション（Ｘ２）に区画化させることが可能である。各機能的パーティションは、図２に例示したトラックアンドホールド（ｔｒａｃｋ  ａｎｄ  ｈｏｌｄ）回路Ｘ２１により例示されるようなトラックアンドホールド回路（ＴＨ）を包含することが可能である。各トラックアンドホールド回路の出力は、アナログ・デジタル変換プロセスにおける付加的な回路により使用するためのサンプルされた信号を提供するために使用される。ここに記載する機能的パーティションは、物理的に別個の回路として実現することが可能であり、又は所望により単一の物理的回路に結合させることが可能である。
【００２１】
コモンモード信号と関連する付加的な帯域幅を減少させるために、オプションのコンデンサ（ＣＴ）を終端インピーダンス（ＲＴ）へ結合させることが可能である。このオプションのコンデンサ（ＣＴ）は、図２に示したように終端インピーダンスと並列結合させることが可能であり、又はＧＮＤ２におけるそれらの共通接続部を何等かのその他の回路接地又は基準電圧へ結合させることが可能である。
【００２２】
オンチップ変圧器装置周波数応答
図３Ａ及び３Ｂは、図２に例示したような本開示に基づく動作のための形態とされた例示的オンチップ変圧器において達成される帯域幅の改善を例示した周波数応答グラフ図である。入力供給源ドライバ（１１２）から供給される差動入力信号（ＶＩＮ）は、再度、ＶＩＮ（ｔ）＝ＶＰ（ｔ）−ＶＮ（ｔ）として記載され、尚ＶＰ（ｔ）＝ＶＣＮ（ｔ）＋ＶＤＩＦＦ（ｔ）／２及びＶＮ（ｔ）＝ＶＣＮ（ｔ）−ＶＤＩＦＦ（ｔ）／２である。入力信号のコモンモード部分はＶＣＮ（ｔ）に対応しており、一方入力信号の差動モード部分はＶＤＩＦＦ（ｔ）に対応している。
【００２３】
図３Ａに例示したように、第一組のグラフ（３００）は２つの波形（３０１，３０２）を包含している。第一波形（３０１）はＶＰＩＮボンドパッドにおいて検知された差動モード信号に対する周波数応答の大きさを示しており、一方第二波形（３０２）はＶＰＩＮボンドパッドにおいて検知されたコモンモード信号の周波数応答を示している。信号３０１は３ＧＨｚの−３ｄＢコーナー周波数を有しており、一方信号３０２は１ＧＨｚの−３ｄＢコーナー周波数を有している。差動モード及びコモンモード信号の周波数応答における差異は、オンチップ変圧器の特定の構成に起因するものである。例示したコーナー周波数は例示的なものであり本開示の範囲を制限することを意図したものではない。全体的な周波数応答はオンチップ変圧器と関連している特定のインダクタンス値及び寄生容量（ＣＬ）に依存している。
【００２４】
図３Ｂは図２からの受信用チップ（２１２）の入力インピーダンス（ＺＩＮ）を例示している３つの波形（３１１，３１２，３１３）を包含する第二組のグラフ図（３１０）である。入力インピーダンス（ＺＩＮ）はディフェレンシャル（差動）モード部分（ＺＩＮＤＩＦＦ）及びコモンモード部分（ＺＩＮＣＮ）を識別するために重ね合せを使用して評価することが可能である。図２の例示的な受信用チップ（２１２）の場合には、ＺＩＮＤＩＦＦは２×ＲＴの公称値、即ち波形３１１により示されるように１００Ωを有しており、且つＺＩＮＣＮは１×ＲＴの公称値、即ち波形３１２及び３１３に示されるように５０Ωを有している。入力インピーダンス（ＺＩＮ）は周波数に依存する量であって、それはオンチップ変圧器の特定のインダクタンス値及び寄生容量（ＣＬ）により影響される。例示的な寄生容量は０．１ｐＦ−１．５ｐＦの範囲内である。ＺＩＮＤＩＦＦは０．１ＧＨｚ乃至５０ＧＨｚの例示的な範囲内において−３ｄＢコーナー周波数を有しており、例示的な値を図３Ｂにおいて３ＧＨｚとして例示してある。ＺＩＮＣＭは５０ＭＨｚ乃至２０ＧＨｚの例示的な範囲内において−３ｄＢコーナー周波数を有しており、例示的な値は波形３１３を介して図３Ｂにおいて１ＧＨｚとして例示してある。相互的な結合を具備するオンチップ変圧器を使用しない場合には、ＺＩＮＣＭは波形３１２によって例示したように波形３１１と同一の周波数応答を有している。
【００２５】
コモンモード除去比（ＣＭＲＲ）は受信用チップに対する１つの性能指数である。入力信号の周波数が増加するに従い、オンチップ変圧器装置はオンチップインダクタを包含する従来の実現例よりもより低い周波数においてコモンモード信号を減衰させる。周波数応答における−３ｄＢ点がコモンモード除去を検査するために評価される。受信用チップのＣＭＲＲは、コモンモード入力インピーダンスに対するディフェレンシャルモード入力インピーダンスの比によって決定される。ＣＭＲＲに対する数式は、ＣＭＲＲ＝２０×ｌｏｇ（ＺＩＮＤＩＦＦ／ＺＩＮＣＭ）として与えられる。
【００２６】
オンチップ変圧器装置等価回路
図４Ａ−４Ｃは、本開示に従って動作するための形態とされた例示的オンチップ変圧器におけるコモンモード入力信号に対する等価回路の詳細を示した概略図である。
【００２７】
図４Ａは図２に対する条件を例示した概略図（４１０）であり、その場合に、信号源ＶＰはコモンモード信号（ＶＣＭ）に対応しており、且つ信号源ＶＮはＶＮ＝０Ｖと設定することにより取除かれている。信号ＶＣＭは第一駆動インピーダンス（ＲＤ）を介して受信用チップの第一ボンドパッドへ結合され、一方接地が第二駆動インピーダンス（ＲＤ）を介して受信用チップの第二ボンドパッドへ結合されている。受信用チップの第一終端抵抗（ＲＴ）は第一インダクタ（Ｌ１）を介して第一ボンドパッドへ結合されており、一方受信用チップの第二終端抵抗（ＲＴ）は変圧器（Ｘ４）と関連する第二インダクタ（Ｌ２）を介して第二ボンドパッドへ結合されている。第一インダクタ（Ｌ１）のボンドパッド側は、インダクタオリエンテーションマーカー即ちドットを包含しており、一方第二インダクタ（Ｌ２）の終端抵抗側は別のインダクタオリエンテーションマーカーを包含している。
【００２８】
変圧器（Ｘ４）上の極性ドットはインダクタ（Ｘ１，Ｘ２）の関係及びそれらの磁気結合即ち相互インダクタンス特性を示している。電流（Ｉ）は図示した如くオンチップ変圧器（Ｘ４）の第一インダクタ（Ｌ１）を介して駆動源から流れる。電流が第一インダクタ（Ｌ１）の巻線を介して流れると、磁界が形成され、それはオンチップ変圧器（Ｘ４）の磁気結合特性即ち相互インダクタンスの結果として第二インダクタ（Ｌ２）内に電流を誘起させる。オンチップ変圧器（Ｘ４）における巻線が１対１の関係を有していると仮定すると、第一インダクタＬ１は第二インダクタＬ２内に同じ大きさの電流を誘起させ且つその逆も又真である。誘起された電流の方向はオンチップ変圧器Ｘ４における誘導性巻線の関係により決定され、且つ変圧器巻線上の極性マーク即ちドットにより識別可能である。図に示したように、インダクタＬ１に対応する変圧器巻線はボンドパッドに結合されている側に極性ドットを有しており、一方インダクタＬ２に対応する変圧器巻線は終端抵抗（ＲＴ）に結合されている側に極性ドットを有している。インダクタＬ１上のレジストレーションドットを具備している側からインダクタＬ１内へボンドパッドから流れる電流に対しては、同じ電流（Ｉ）がインダクタＬ２上のレジストレーションドットを具備する側である終端抵抗ＲＴ内にインダクタＬ２から流れ出る。
【００２９】
駆動源インピーダンス（ＲＤ）は、反射が最小とされるように終端抵抗（ＲＴ１，ＲＴ２）に対して理想的に整合されている。駆動及び終端抵抗が互いに整合されている場合には（ＲＤ＝ＲＴ＝Ｒ）、対応する電流（Ｉ）はＩ＝ＶＣＭ／４Ｒとして与えられ、尚第一インダクタ（Ｌ１）及び第二インダクタ（Ｌ２）における電流は１：１巻線比（変圧器における１００％効率を仮定）に対して互いに整合されている。
【００３０】
図４Ｂは図２に対する条件を例示した概略図（４２０）であり、その場合に信号源ＶＮはコモンモード信号（ＶＣＭ）に対応しており、且つ信号源ＶＰはＶＰ＝０Ｖと設定することにより取除かれている。信号ＶＣＭは第二駆動インピーダンス（ＲＤ）を介して受信用チップの第二ボンドパッドへ結合され、一方接地が第二駆動インピーダンス（ＲＤ）を介して受信用チップの第二ボンドパッドへ結合されている。第二インダクタ（Ｌ２）の巻線を介して電流が流れると、磁界が再度形成され、それはオンチップ変圧器（Ｘ４）の磁気結合特性の結果として第一インダクタ（Ｌ１）内に電流を誘起させる。該巻線内を流れる電流もＩ＝ＶＣＭ／４Ｒとして与えられる。
【００３１】
図４Ｃは図４Ａ及び図４Ｂの結合効果を例示した概略図（４３０）である。２つの巻線（Ｌ１，Ｌ２）を介して電流が流れると、磁界が形成され、それはオンチップ変圧器（Ｘ４）の磁気結合特性の結果として反対側のインダクタ内に電流を誘起させる。各終端抵抗（ＲＴ）における全電流はＩＴＯＴＡＬ＝２Ｉ＝２（ＶＣＭ／４Ｒ）＝ＶＣＭ／２Ｒとして与えられる。変圧器（Ｘ４）はコモンモード信号に関してはこの形態において短絡回路として作用する。所望されるように、この変圧器（Ｘ４）はコモンモード信号に対し何等付加的な帯域幅を付加するものではない。終端抵抗（ＲＴ）の各々と並列にコンデンサを付加することにより付加的な減衰を達成することが可能である。
【００３２】
図５Ａ−５Ｃは本開示に基づく動作のための形態とされた例示的オンチップ変圧器におけるディフェレンシャル（差動）モード入力信号に対する等価回路の詳細を示した概略図である。
【００３３】
図５Ａは図２に対する条件を例示した概略図（５１０）であり、その場合に信号源ＶＰはディフェレンシャルモード信号（ＶＤＩＦＦ／２）に対応しており、且つ信号源ＶＮはＶＮ＝０Ｖと設定することにより取除かれている。信号ＶＰは第一駆動インピーダンス（ＲＤ）を介して受信用チップの第一ボンドパッドへ結合され、一方接地が第二駆動インピーダンス（ＲＤ）を介して受信用チップの第二ボンドパッドへ結合されている。インダクタＬ１を介して終端抵抗ＲＴ内へ電流（Ｉ）が流れると、該変圧器装置によりインダクタＬ２内へ誘起される等しい電流（１００％の効率を仮定）が終端抵抗ＲＴ内へ流れ、尚電流（Ｉ）はＩ＝（ＶＤＩＦＦ／２）／４Ｒ＝ＶＤＩＦＦ／８Ｒとして決定される。
【００３４】
図５Ｂは図２に対する条件を例示した概略図（５２０）であり、尚信号源ＶＮはディフェレンシャルモード信号（−ＶＤＩＦＦ／２）に対応しており、且つ信号源ＶＰはＶＰ＝０Ｖと設定することにより取除かれている。信号ＶＮは第二駆動インピーダンス（ＲＤ）を介して受信用チップの第二ボンドパッドへ結合され、一方接地が第一駆動インピーダンス（ＲＤ）を介して受信用チップの第一ボンドパッドへ結合されている。インダクタＬ２を介して第二供給源駆動インピーダンス（ＲＤ）内へ電流（Ｉ）が流れると、該変圧器装置によりインダクタＬ１内に誘起される等しい電流（１００％の効率を仮定）が供給源駆動インピーダンスＲＤ内へ流れ、尚電流（Ｉ）はＩ＝（−ＶＤＩＦＦ／２）／４Ｒ＝−ＶＤＩＦＦ／８Ｒとして決定される。
【００３５】
図５Ｃは図５Ａ及び５Ｂの結合効果を例示した概略図（５３０）である。電流が２つの巻線（Ｌ１，Ｌ２）を介して流れると、磁界が形成され、それはオンチップ変圧器（Ｘ４）の磁気結合特性の結果として反対のインダクタ内に電流を誘起させる。ディフェレンシャルモードにおけるＶＰ及びＶＮに対する信号は符号反転即ち１８０゜位相変化によって互いに関連しているので、各終端抵抗（ＲＴ）における全電流はＩＴＯＴＡＬ＝ＶＤＩＦＦ／８Ｒ＋（−ＶＤＩＦＦ／８Ｒ）＝０として与えられる。変圧器（Ｘ４）はディフェレンシャルモード信号に関してこの形態においては開回路として作用する。所望されるように、変圧器（Ｘ４）はディフェレンシャルモード信号に対して付加的な帯域幅を付加させる。
【００３６】
本開示は従来の実現例においては見当たらないエレガントな解決を提供しており、従って２つの機能が単一の回路装置で達成される。コモンモード除去は説明したオンチップ変圧器装置で改善され、従って従来必要とされた外部オフチップ変圧器が除去されている。同一の回路装置は、又、何等付加的なコンポーネントなしで増加された信号帯域幅を与えている。増加された信号帯域幅及び改善されたコモンモード除去の同時的な動作がコンポーネントを最小化するエレガントな解決で達成される。
【００３７】
幾つかの例においては、入力信号を受取る構成とされている集積回路装置が記載され、その場合に該入力信号はコモンモード部分とディフェレンシャルモード部分とを包含している。幾つかの例の集積回路は第一ボンドパッドと、第二ボンドパッドと、第一終端インピーダンスと、第二終端インピーダンスと、オンチップ変圧器装置とを包含している。該第一ボンドパッドは該集積回路の第一ポートへ結合されており、且つ第二ボンドパッドは該集積回路の第二ポートへ結合されている。該第一ポート及び該第二ポートは該入力信号を受取る構成とされている。該第一終端インピーダンスは第一ノードと共通ノードとの間に結合されており、且つ該第二終端インピーダンスは第二ノードと該共通ノードとの間に結合されている。該共通ノードは接地基準電位として構成されている。該オンチップ変圧器装置は、該第一ボンドパッドと該第一ノードとの間に結合されている第一インダクタ、及び該第二ボンドパッドと該第二ノードとの間に結合されている第二インダクタを包含しており、尚該第一インダクタは該第二インダクタに対して相互に誘導的に結合されている。該オンチップ変圧器は、該入力信号のコモンモード部分が実効的に該第一及び第二インダクタを介して該第一及び第二終端インピーダンスを介し該接地基準電位へ短絡されるように構成されている。該オンチップ変圧器は、更に、該入力信号のディフェレンシャルモード部分が実効的に該第一及び第二終端抵抗からブロックされるように構成されている。幾つかの集積回路は、更に、該第一終端インピーダンスと並列に配置されている第一コンデンサ及び該第二終端インピーダンスと並列に配置されている第二コンデンサを有することが可能である。
【００３８】
該第一インダクタ及び該第二インダクタは実質的に同心状インダクタレイアウトを介しての相互インダクタンスのために配置させることが可能である。該同心状インダクタレイアウトは、円形状配置、楕円状配置、正方形配置、五角形配置、六角形配置、七角形配置、八角形配置、又はｎ角形配置のうちのいずれか１つで物理的に配置させることが可能であり、尚該第一インダクタ用の巻線は相互に誘導性変圧器結合のために該第二インダクタに対する別の巻線に隣接している。
【００３９】
付加的な集積回路は、更に、該接地基準電位がバッファされるように該共通ノードへ結合されている出力ポートを包含しているバッファ回路を有することが可能である。任意の適宜の接地基準電位を使用することが可能であり、これらに制限されるものではないが、０Ｖ、ＶＤＤ、ＶＳＳ、（ＶＤＤ−ＶＳＳ）／２、及び基準電圧を包含している。トラックアンドホールド増幅器回路も該集積回路において使用することが可能であり、その場合に該第一ボンドパッド及び該第二ボンドパッドは、該入力信号のディフェレンシャルモード部分が該トラックアンドホールド増幅器回路によりサンプルされるように該トラックアンドホールド増幅器回路へ結合されている。例示的な集積回路は２個のトラックアンドホールド増幅器回路を包含することが可能であり、その場合に第一トラックアンドホールド増幅器回路は該入力信号の第一部分を受取るために該第一ボンドパッドへ結合されており、且つ第二トラックアンドホールド増幅器回路は該入力信号の第二部分を受取るために該第二ボンドパッドへ結合されている。
【００４０】
幾つかの例示的実現例においては、該集積回路は該第一ボンドパッド及び該第二ボンドパッドへ結合されているアナログ・デジタル変換器（ＡＤＣ）回路を包含しており、その場合に、該アナログ・デジタル変換器回路は、該入力信号のディフェレンシャルモード部分をデジタル値へ変換させる構成とされている。幾つかのその他の例示的実現例においては、２個のアナログ・デジタル変換器回路が使用され、その場合に第一アナログ・デジタル変換器は該第一ボンドパッドへ結合され、第二アナログ・デジタル変換器は該第二ボンドパッドへ結合され、且つ該第一及び第二アナログ・デジタル変換器は該入力信号をデジタル値へ変換する構成とされている。
【００４１】
幾つかのその他の例においては、外部供給源から入力信号を受取るための集積回路に対する方法が記載され、その場合に該入力信号はコモンモード部分とディフェレンシャルモード部分とを包含している。例示的方法は、該集積回路の第一ボンドパッドにおいて該入力信号の第一部分を受取り、該集積回路の第二ボンドパッドにおいて該入力信号の第二部分を受取り、該第一ボンドパッドからの該入力信号の第一コモンモード部分を該集積回路内のオンチップ変圧器における第一誘導性巻線を介して第一終端インピーダンスへ結合させ、該第二ボンドパッドからの該入力信号の第二コモンモード部分を該集積回路内の該オンチップ変圧器における第二誘導性巻線を介して第二終端インピーダンスへ結合させ、該オンチップ変圧器における該第一誘導性巻線でもって該第一終端インピーダンスからの該入力信号の第一ディフェレンシャルモード部分をブロックし、該オンチップ変圧器における該第二誘導性巻線で該第二終端インピーダンスからの該入力信号の第二ディフェレンシャルモード部分をブロックし、且つ該オンチップ変圧器において該第一誘導性巻線を該第二誘導性巻線へ磁気的に結合させ、その場合に該集積回路の帯域幅及びコモンモード除去が該オンチップ変圧器によって同時的に改善される、ことを包含することが可能である。
【００４２】
該説明した例示的方法は、更に、該第一終端インピーダンスと並列的に結合されている第一コンデンサを介して該入力信号の第一コモンモード部分の帯域幅を減少させ、且つ該第二終端インピーダンスと並列に結合されている第二コンデンサを介して該入力信号の第二コモンモード部分の帯域幅を減少させることを包含することが可能である。幾つかの更なる例においては、該方法は、更に、該第一及び第二ボンドパッドにおいて該入力信号のディフェレンシャルモード部分を検知することを包含している。付加的な例においては、該方法は、更に、該入力信号の検知したディフェレンシャルモード部分をデジタル量へ変換させることを包含している。該方法は、又、更に、バッファ回路でもって該第一及び第二終端インピーダンスに対するバッファした接地基準を発生することを包含することが可能である。
【００４３】
付加的な例は集積回路によって受取られた入力信号と関連する信号帯域幅及びコモンモード除去を同時的に向上させるために集積回路における装置を記載している。該例示的な装置は、第一ボンドパッド、第二ボンドパッド、第一終端インピーダンス、第二終端インピーダンス、及びオンチップ変圧器を包含している。該集積回路の第一ボンドパッドは該入力信号の第一部分を受取る構成とされており、一方該集積回路の第二ボンドパッドは該入力信号の第二部分を受取る構成とされている。該オンチップ変圧器は、相互インダクタンスのために互いに誘導的に結合されている第一誘導性巻線及び第二誘導性巻線を有している。該第一誘導性巻線は該第一ボンドパッドと該第一終端インピーダンスとの間に結合されている。該第二誘導性巻線は該第二ボンドパッドと該第二終端インピーダンスとの間に結合されている。該第一誘導性巻線は相互インダクタンスのために該第二誘導性巻線に対して誘導的に結合されている。該オンチップ変圧器は対応する第一誘導性巻線と第一ボンドパッドとの接続部と関連している第一極性ドットを有しており、且つ該オンチップ変圧器は該第二誘導性巻線と該第二終端抵抗との接続部と関連している第二極性ドットを有している。
【００４４】
上の明細、例及びデータは本発明の構成の製造及び使用の完全な説明を与えている。本発明の多くの実施例を本発明の精神及び範囲から逸脱することなしに構成することが可能なものであるから、本発明は特許請求の範囲の中に存在するものである。
【図面の簡単な説明】
【００４５】
【図１Ａ】コモンモード除去を改善し且つ増加させた帯域幅除去のための従来方法を示した概略図。
【図１Ｂ】コモンモード除去を改善し且つ増加させた帯域幅除去のための従来方法を示した概略図。
【図１Ｃ】コモンモード除去を改善し且つ増加させた帯域幅除去のための従来方法を示した概略図。
【図１Ｄ】コモンモード除去を改善し且つ増加させた帯域幅除去のための従来方法を示した概略図。
【図２】本開示に従って帯域幅除去を増加させ且つコモンモード除去を改善するためのオンチップ変圧器装置を例示した概略図。
【図３】（Ａ）及び（Ｂ）は本開示に従って動作する形態とされた例示的オンチップ変圧器において達成される帯域幅改善を例示した各周波数応答グラフ図。
【図４Ａ】本開示に従って動作すべく形態とされた例示的オンチップ変圧器におけるコモンモード入力信号に対する等価回路の詳細を示した概略図。
【図４Ｂ】本開示に従って動作すべく形態とされた例示的オンチップ変圧器におけるコモンモード入力信号に対する等価回路の詳細を示した概略図。
【図４Ｃ】本開示に従って動作すべく形態とされた例示的オンチップ変圧器におけるコモンモード入力信号に対する等価回路の詳細を示した概略図。
【図５Ａ】本開示に従って動作する形態とされた例示的オンチップ変圧器におけるディフェレンシャル入力信号に対する等価回路の詳細を示した概略図。
【図５Ｂ】本開示に従って動作する形態とされた例示的オンチップ変圧器におけるディフェレンシャル入力信号に対する等価回路の詳細を示した概略図。
【図５Ｃ】本開示に従って動作する形態とされた例示的オンチップ変圧器におけるディフェレンシャル入力信号に対する等価回路の詳細を示した概略図。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【外国語明細書】
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