(57)【要約】【課題】各種のメモリタイプのメモリとして使用でき、しかも、コントロールデバイスにおける制御負担を軽減できる半導体メモリ装置およびその動作方法を提供する。【解決手段】メモリアレイが形成されたメモリアレイ部３と、外部装置とメモリアレイ部３との間のインターフェースを行うインターフェース部２と、インターフェースに応じたモードを示す任意のモード信号を設定可能なモード信号保持部２５と、を有し、インターフェース部２は、複数のメモリタイプにそれぞれ対応し、モード信号に応じて選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、モード信号保持部２５は、各モード信号が記憶される不揮発性メモリと、不揮発性メモリから読み出されたコマンドを一時的に保持しておくモードレジスタと、を含む。【選択図】図２
2009181667.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイが形成されたメモリアレイ部と、
外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、
インターフェースに応じたモードを示す任意のモード信号を設定可能なモード信号保持部と、を有し、
上記インターフェース部は、
複数のメモリタイプにそれぞれ対応し、上記モード信号に応じて選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、
モード信号保持部は、
各モード信号が記憶される不揮発性メモリと、不揮発性メモリから読み出されたコマンドを一時的に保持しておくモードレジスタと、を含む
半導体メモリ装置。
【請求項２】
上記不揮発性メモリの制御信号は、上記外部装置との兼用ピンを通して入力される
請求項１記載の半導体メモリ装置。
【請求項３】
上記モード信号保持部は、
電源が立ち上がると上記不揮発性メモリから設定データを読み出し、読み出された設定データをモードレジスタに一時的に保持し、アイドル（ＩＤＬＥ）状態でコマンド入力のために待機する
請求項２記載の半導体メモリ装置。
【請求項４】
上記モード信号保持部は、
上記モードレジスタに設定データを書き込む場合、上記アイドル（ＩＤＬＥ）状態から上記不揮発性メモリの書き込みコマンドを受けて書き込みを行う
請求項２記載の半導体メモリ装置。
【請求項５】
上記モード信号保持部は、
モードレジスタ設定データを読み出す場合、上記アイドル（ＩＤＬＥ）状態から上記モードレジスタの設定データの読み出しコマンドを外部から受けて、モードレジスタに保持された設定データを読み出す
請求項２記載の半導体メモリ装置。
【請求項６】
上記モード信号保持部は、
電源が立ち上がると上記不揮発性メモリから設定データを読み出し、読み出された設定データを上記モードレジスタに一時的に保持し、アイドル（ＩＤＬＥ）状態でコマンド入力のために待機し、
上記モードレジスタに設定データを書き込む場合、上記アイドル（ＩＤＬＥ）状態から上記不揮発性メモリの書き込みコマンドを受けて書き込みを行い、
上記モードレジスタの設定データを読み出す場合、上記アイドル（ＩＤＬＥ）状態から上記モードレジスタの設定データの読み出しコマンドを外部から受けて、モードレジスタに保持された設定データを読み出す
請求項２記載の半導体メモリ装置。
【請求項７】
メモリタイプに対応し、モード信号に応じて選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含む導体メモリ装置の動作方法であって、
不揮発性メモリに各モード信号を記憶し、
電源が立ち上がると上記不揮発性メモリから設定データを読み出し、読み出された設定データを上記モードレジスタに一時的に保持し、アイドル（ＩＤＬＥ）状態でコマンド入力のために待機し、
上記モードレジスタに設定データを書き込む場合、上記アイドル（ＩＤＬＥ）状態から上記不揮発性メモリの書き込みコマンドを受けて書き込みを行い、
上記モードレジスタの設定データを読み出す場合、上記アイドル（ＩＤＬＥ）状態から上記モードレジスタの設定データの読み出しコマンドを外部から受けて、モードレジスタに保持された設定データを読み出す
半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置およびその動作方法に関する。
【背景技術】
【０００２】
各種電子機器でＲＡＭチップとして利用される半導体メモリ装置としては、現在、回路構成、動作機能などが異なるものとして多様なメモリタイプが知られている。
【０００３】
回路構成的および動作的には大きく分けてＤＲＡＭ（Dynamic  Random  Access  Memory）、ＳＲＡＭ（Static  Random  Access  Memory）が知られている。
【０００４】
また、ＤＲＡＭの一種であり、外部から供給されるクロックに同期してデータを出力するＳＤＲＡＭ（Synchronous  Dynamic  Random  Access  Memory）としては、ＳＤＲ−ＳＤＲＡＭ（Single  Data  Rate  SDRAM）、ＤＤＲ−ＳＤＲＡＭ（Double  Data  Rate  SDRAM）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭなどが知られている。
【０００５】
また構造的にみれば複数のアクセスポートを備えるＤＰＲＡＭ（Dual  Port  RAM）も存在し、さらに機能的にみればアドレス指定を必要としないＦＩＦＯ（First  in  First  out）タイプのＲＡＭも存在する。
【０００６】
これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。
【０００７】
なお、以下の説明においては、ＤＲ−ＳＤＲＡＭを「ＳＤＲ」、ＤＤＲ−ＳＤＲＡＭを「ＤＤＲ」、ＤＤＲ２−ＳＤＲＡＭを「ＤＤＲ２」、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭを「ＤＤＲ３」・・・「ＤＤＲ（ｎ）」、ＦＩＦＯタイプを「ＦＩＦＯ」と呼ぶこととする。
【０００８】
【特許文献１】特開２００６−６５５３３号公報
【特許文献２】特開２００４−３１８５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
各種電子機器では、その設計上、必要とされる機能、性能、あるいはコスト等を参酌して、搭載する半導体メモリ装置（半導体メモリＩＣチップ）のメモリタイプを決定する。
そして、あるメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込（ライト）／読出（リード）を行うメモリコントローラ（メモリ制御装置）は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計あるいは選定される。
【００１０】
ところが各種事情により、次のような問題が生ずることが多い。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
あるタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
【００１１】
たとえば機器メーカがＳＤＲを採用してある機器を製造しているとする。
仮に、ＳＤＲの供給が不安定になったとすると、機器メーカはＳＤＲに代わる半導体メモリ装置を当該機器に搭載することを検討する必要がある。
そこで、たとえばＳＤＲに代えてＤＤＲを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをＳＤＲからＤＤＲに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。
場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。
【００１２】
また、新たな電子機器の設計を行う際にも、将来的な半導体メモリ装置の供給状況を見越す必要がある。
しかし、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、あるいはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。
【００１３】
また、ＤＲＡＭと呼ばれるメモリは、電源の立ち上げ時にモードレジスタ設定コマンドを発行してモード設定（レーテンシー、バースト長など）を行う。
電源立ち上げ後にモードレジスタの設定内容を変更する場合は、モードレジスタ設定コマンドを再度発行する。一度設定した内容は、電源を落としたり、モード設定の変更を行わない限り、ＤＲＡＭ内部のモードレジスタにより保持されるが、電源を落とすと、その内容は消えてしまう。
一般的には、ＤＲＡＭ等のメモリは、メモリをコントロールするデバイスと対に使用されるため、メモリをコントロールするデバイスを変更しない限りモードレジスタの内容は変更されない。
また、レジスタ設定コマンドは、電源を立ち上げ後の初期化動作の中で必ず実行するものである。
よって、電源を立ち上げる度にモードレジスタ設定を行うことは、コントロールデバイスでの制御に負担をかけることになる。
【００１４】
本発明は、各種のメモリタイプのメモリとして使用でき、しかも、コントロールデバイスにおける制御負担を軽減できる半導体メモリ装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の半導体メモリ装置は、メモリアレイが形成されたメモリアレイ部と、外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、インターフェースに応じたモードを示す任意のモード信号を設定可能なモード信号保持部と、を有し、上記インターフェース部は、複数のメモリタイプにそれぞれ対応し、上記モード信号に応じて選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、モード信号保持部は、各モード信号が記憶される不揮発性メモリと、不揮発性メモリから読み出されたコマンドを一時的に保持しておくモードレジスタと、を含む。
【００１６】
好適には、上記不揮発性メモリの制御信号は、上記外部装置との兼用ピンを通して入力される。
【００１７】
好適には、上記モード信号保持部は、電源が立ち上がると上記不揮発性メモリから設定データを読み出し、読み出された設定データをモードレジスタに一時的に保持し、アイドル（ＩＤＬＥ）状態でコマンド入力のために待機する。
【００１８】
好適には、上記モード信号保持部は、上記モードレジスタに設定データを書き込む場合、上記アイドル（ＩＤＬＥ）状態から上記不揮発性メモリの書き込みコマンドを受けて書き込みを行う。
【００１９】
好適には、上記モード信号保持部は、モードレジスタ設定データを読み出す場合、上記アイドル（ＩＤＬＥ）状態から上記モードレジスタの設定データの読み出しコマンドを外部から受けて、モードレジスタに保持された設定データを読み出す。
【００２０】
本発明の第２の観点は、メモリタイプに対応し、モード信号に応じて選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含む導体メモリ装置の動作方法であって、不揮発性メモリに各モード信号を記憶し、電源が立ち上がると上記不揮発性メモリから設定データを読み出し、読み出された設定データを上記モードレジスタに一時的に保持し、アイドル（ＩＤＬＥ）状態でコマンド入力のために待機し、上記モードレジスタに設定データを書き込む場合、上記アイドル（ＩＤＬＥ）状態から上記不揮発性メモリの書き込みコマンドを受けて書き込みを行い、上記モードレジスタの設定データを読み出す場合、上記アイドル（ＩＤＬＥ）状態から上記モードレジスタの設定データの読み出しコマンドを外部から受けて、モードレジスタに保持された設定データを読み出す。
【００２１】
本発明によれば、モード信号保持部において、電源が立ち上がると不揮発性メモリから設定データが読み出され、読み出された設定データがモードレジスタに一時的に保持される。このモードレジスタの設定データにより、モードに応じた処理が可能なインターフェースモジュールが選択される。
【発明の効果】
【００２２】
本発明によれば、各種のメモリタイプのメモリとして使用でき、しかも、アコントロールデバイスにおける制御負担を軽減できる。
半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００２４】
以下、本発明の実施の形態を、次の順序で説明する。
［１．半導体メモリ装置の概要］
［２．半導体メモリ装置の内部構成および動作］
［３．ＰＬＬ部のモード動作］
［４．セレクタのモード動作］
［５．ＩＯバッファのモード動作］
［６．半導体メモリ装置の他の構成例］
【００２５】
［１．半導体メモリ装置の概要］
図１（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
【００２６】
図１（Ａ）は、外部装置としてのメモリコントローラ（ＭＣ）１００と、本実施の形態の半導体メモリ装置１とを示している。
半導体メモリ装置１は、ある電子機器内においてメモリＩＣとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ１００によって書込（ライト）／読出（リード）、また、メモリタイプによってはさらに消去（イレーズ）のためにアクセスされる。
【００２７】
メモリコントローラ１００は、その設計仕様に応じて、半導体メモリ装置１を特定のメモリタイプのメモリとして扱う。
たとえば、ある電子機器において、メモリコントローラ１００が、ＤＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＤＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＤＤＲとして機能する。
また、他のある電子機器において、メモリコントローラ１００が、ＳＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＳＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＳＤＲとして機能する。
【００２８】
このため、たとえばそれまでＳＤＲをマウントした電子機器を製造していた場合において、ＳＤＲの供給元でＳＤＲの製造が中止されたような事態となったとしても、その後は、ＳＤＲに代えて本例の半導体メモリ装置１をマウントし、半導体メモリ装置１にＳＤＲとして動作させることで、その電子機器の製造を、メモリコントローラ１００等の変更なしに継続することができる。
また、新規に開発する電子機器において、本例の半導体メモリ装置１を採用すれば、メモリコントローラ１００や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
【００２９】
半導体メモリ装置１は、１パッケージにモノリシック化されたメモリＩＣとされるが、内部にインターフェース（Ｉ／Ｆ）部２とメモリアレイ部（ＲＡＭアレイ部）３が形成されている。
メモリアレイ部３は、ＤＲＡＭあるいはＳＲＡＭとしての構造で形成される。
インターフェース部２は、メモリコントローラ１００に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
すなわち本例の半導体メモリ装置１は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部２と、情報記憶領域として形成されるメモリアレイ部３とが、パッケージ内に封入されて集積化されている。
【００３０】
図１（Ｂ），（Ｃ）に、パッケージ内の構造例を示す。
図１（Ｂ）は、メモリアレイ部３とインターフェース部２が、１つのシリコンダイ４上に形成された状態でパッケージ内に封入されている例を示している。
一方、図１（Ｃ）は、メモリアレイ部３とインターフェース部２が、それぞれ個別のシリコンダイ４ａ，４ｂ上に形成され、メモリアレイ部３とインターフェース部２の間が結線された状態でパッケージ内に封入されている例を示している。
【００３１】
［２．半導体メモリ装置の具体的構成および動作］
図２は、半導体メモリ装置１の具体的な回路構成例を示す図である。
上述のように半導体メモリ装置１にはインターフェース部２とメモリアレイ部３が設けられる。
インターフェース部２は、図２に示すように、複数のインターフェースモジュールを含むインターフェースモ（Ｉ／Ｆ）ジュール群２１（２１−１、２１−２・・・２１−４）、ＩＯバッファ２２、セレクタ２３、ＰＬＬ部２４、およびモード信号保持部を有する。
また、メモリアレイ部３は、ＲＡＭアレイ３０と適応的変換器（Adaptive Converter：ＡＤＰＣＶＴ）３１を有する。
【００３２】
ＲＡＭアレイ３０は、たとえばＤＲＡＭ（またはＳＲＡＭ）による情報記憶領域として形成される。ＲＡＭアレイ３０は、そのセル構造などは各種都合に応じて自由な設計が可能である。
適応的変換器３１は、ＲＡＭアレイ３０と、インターフェースモジュール群の各インターフェースモジュールの間の制御信号変換を行う。
適応的変換器３１は、ＲＡＭアレイ３０の仕様に応じて信号変換を行って、たとえばＤＲＡＭまたはＳＲＡＭとしての一般的なインターフェースを実現するために設けられている。
【００３３】
インターフェース部２において、ＩＯバッファ２２は、この半導体メモリ装置１と外部デバイス（たとえばメモリコントローラ１００）の電気的なインターフェースを行う。
ＩＯバッファ２２は、たとえばメモリコントローラ１００との間では、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳのやりとりを行う。
またＩＯバッファ２２は、たとえばメモリコントローラ１００から供給されるシステムクロックＣＬＫを入力し、ＰＬＬ部２４に供給する。
またＩＯバッファ２２はモード指定信号Ｍｄに関する情報を入力し、モード信号保持部２５に供給し、またモード信号保持部２５により読み出したモード指定信号に関する情報をメモリコントローラ１００に出力する。
【００３４】
モード指定信号Ｍｄは、半導体メモリ装置１の動作モード（動作させるメモリタイプの別）を指示する信号である。
本実施形態においては、メモリコントローラ１００がモード指定信号Ｍｄを半導体メモリ装置１に供給する構成とすることも可能である。
【００３５】
セレクタ２３は、インターフェースモジュール群２１のうちの１つのインターフェースモジュールを選択してＩＯバッファ２２と接続する。セレクタ２３の選択はモード信号保持部２５からのモード信号Ｓｍｄに基づく。
【００３６】
インターフェースモジュール群２１として、それぞれ異なるメモリタイプのインターフェースモジュールが設けられる。
たとえば、この図２の例ではインターフェースモジュール群２１、ＤＲＡＭ−インターフェース（ＩＦ）モジュール群２１−１、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４が設けられている。
【００３７】
図３は、本実施形態に係るＤＲＡＭ−ＩＦモジュール群２１−１の構成例を示すブロック図である。
【００３８】
本実施の形態のＤＲＡＭ−ＩＦモジュール群２１−１は、各種ＤＲＡＭ−ＩＦモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されている。
これにより、いわゆるマルチインターフェースＲＡＭ（マルチＩＦ ＲＡＭ）の状態遷移回路の簡略化を実現している。
【００３９】
すなわち、ＤＲＡＭ−ＩＦモジュール群２１−１は、共通シーケンス部２１０および専用モジュール部２１１を有している。
【００４０】
共通シーケンス部２１０は、Ｉ／Ｏバッファ２２、セレクタ２３を介して供給されるメモリコントローラ１００からのコマンドを検出するコマンド検出部２１０１、コマンド検出部２１０１の検出結果に応じて共通する部分の共通シーケンス処理を行い、例外処理を専用モジュール部２１１に行わせる共通状態遷移部２１０２、および各メモリＩ／Ｆで固有の処理となる部分は共通シーケンス部から分離し専用モジュール化した各ＤＲＡＭ−ＩＦモジュールに選択的に受け渡すためのスイッチ群２１０３を有する。
【００４１】
専用モジュール部２１１は、共通シーケンス部２１０においてそれぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化された各種ＩＦモジュールである、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２、・・・、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎを含んで構成されている。
【００４２】
ＤＲＡＭ−ＩＦモジュール群２１−１においては、システムコントロール（シスコン）設定情報Ｃｍｄに従い、セレクタ２３のＩＦセレクタ部がＲＡＭモードを選択することにより、共通シーケンス部２１０である共通状態遷移モジュール２１０２が組み合わせとなる専用モジュール部２１１のＩＦモジュールを決めて動作する。
【００４３】
各ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２、・・・、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４は、この半導体メモリ装置１が、それぞれ対応するメモリタイプのメモリとして動作するように、メモリコントローラ１００に要求されるタイミングでの入出力を行う。
たとえばＳＤＲ−ＩＦモジュール２１１−０は、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＳＤＲとして動作するように処理を行う。またＤＤＲ−ＩＦモジュール２１１−１は、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＤＤＲとして動作するように処理を行う。
【００４４】
ここで、以上のようにメモリＩＦモジュール群２１におけるＤＲＡＭ−ＩＦモジュール群２１−１を共通シーケンス部２１０および専用モジュール部２１１に分けた理由について、図４〜図７に関連付けて説明する。
【００４５】
図４はＳＤＲＡＭの状態遷移図である。図５はＤＤＲ−ＳＤＲＡＭの状態遷移図である。図６は共通シーケンス部と専用モジュール部に分けずにここのＩＦモジュールを設けた半導体メモリ装置の構成例を示す図である。図７は共通シーケンス部と専用モジュール部を設けたＤＲＡＭ−ＩＦモジュール群の状態遷移を示す図である。
【００４６】
既存のメモリ、たとえばＳＤＲＡＭには、図４に示すような状態遷移が存在する。この場合、入力されたコマンド信号の組み合わせにより状態を遷移させ、データの書き込み（ライト）、読み出し（リード）、プリチャージ(Precharge)、リフレッシュ(Refresh)等を行う。
同様に、ＤＤＲ−ＳＤＲＡＭの場合には図５に示すような状態遷移が存在する。
【００４７】
図６に示すような、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ、ＤＤＲ３−ＩＦモジュール２１ｄ、・・・ＤＤＲ（ｎ）−ＩＦモジュール２１ｅ、ＳＲＡＭ−ＩＦモジュール２１ｆ、ＤＰＲＡＭ−ＩＦモジュール２１ｇ、ＦＩＦＯ−ＩＦモジュール２１ｈを一つのパッケージに有するマルチＩＦ ＲＡＭにおいて、それぞれのＩＦモジュールは別々の状態遷移により処理を行うことになる。
そのため、マルチＩＦ ＲＡＭの有するＩＦモジュールの数だけ状態遷移を持つ必要があり、回路規模が大きくなる可能性がある。
なお、図６の半導体メモリ装置１Ａは、インターフェースモジュール群２１の構成のみ図３の半導体メモリ装置１と相違するのみで、他の構成、機能は上述および後述するような構成、機能を併せ持つ。
【００４８】
そこで、本実施の形態においては、複数のＩＦモジュールをＩＣ内部に有するマルチＩＦ ＲＡＭにおいて、図３、図４、および図７に示すように、それぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化する。
これにより、マルチＩＦ ＲＡＭの状態遷移回路の簡略化を実現している。
【００４９】
図７の状態遷移図における共通シーケンス部と専用モジュール部における動作例については後で詳述する。
【００５０】
ＰＬＬ部２４は、たとえばメモリコントローラ１００から供給されるシステムクロックＣＬＫに基づいて、インターフェースモジュール群２１の各種各ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２、・・・、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４で使用する各種の処理クロックＣＫを生成し、インターフェースモジュール群２１に出力する。
ＰＬＬ部２４のクロック生成については後でさらに説明する。
【００５１】
モード信号保持部２５は、半導体メモリ装置１，１Ａの動作モードを設定するモードレジスタを有し、モードレジスタに設定された情報に応じたモード信号Ｍｄをインターフェースモジュール群２１，２１Ａ、セレクタ２３、Ｉ／Ｏバッファ２２等に供給する。
本実施形態においては、電源を切ってもモードレジスタ設定が保持されるように構成され、これにより、電源立ち上げ時に毎回設定されるモードレジスタ設定が不要なメモリ装置を実現している。
また、モード信号保持部２５は、保持されたモードレジスタ設定の内容を読み出すことが可能で、また、Ｉ／Ｏ幅切り換え信号などのモード信号を自動に設定することができるように構成される。
【００５２】
図８は、本実施形態に係るモード信号保持部の構成例を示すブロック図である。
【００５３】
図８のモード信号保持部２５は、フラッシュメモリ等の不揮発性メモリ２５１、各モード信号を不揮発性メモリ２５１に格納するための不揮発性メモリ制御部２５２、および不揮発性メモリ２５２から読み出されたコマンドを一時的に保持しておくモードレジスタ２５３により構成される。
【００５４】
不揮発性メモリ２５１の制御信号（アドレス、データ、コマンド）は、Ｉ／Ｏバッファ２２においてメモリコントローラ１００との兼用ピンを通してとして入力され、モード信号保持部２５に入力される。
【００５５】
ここで、モード信号保持部の電源立ち上げ時の状態遷移について説明する。
図９は、本実施形態に係るモード信号保持部の電源立ち上げ時の状態遷移図である。
【００５６】
また、図１０は、モードレジスタ設定データの設定タイミングを示す図である。図１１は、モードレジスタ設定データの書き込みタイミングを示す図である。図１１は、モードレジスタ設定データの読み出しタイミングを示す図である。
【００５７】
電源が立ち上がると（ＳＴ０）、数サイクル待った後（ＳＴ１）、不揮発性メモリ２５１から設定データを読み出し（ＳＴ２）、読み出された設定データはモードレジスタ２５３に一時的に保持され（ＳＴ３）、アイドル（ＩＤＬＥ）状態でコマンド入力のために待機する（ＳＴ４）。
モードレジスタ設定データ（レーテンシー、バースト長などのモードレジスタ設定や、データバス幅変更などのマルチＩＦメモリ装置のモード設定）を書き込む場合、ＩＤＬＥ状態から不揮発性メモリ２５１の書き込みコマンドを受けて書き込みを行う（ＳＴ５）。書き込み後はＩＤＬＥ状態に戻るが、書き込んだ設定をモードレジスタに反映させるには、一度電源を落とす必要がある。この初期設定は、モードレジスタ設定データを追加、変更するときだけ実行する。
また、外部コマンドに応じてモードレジスタ設定データの読み出しを行うことも可能である（ＳＴ６）。
【００５８】
モードレジスタ設定データを読み出す場合、ＩＤＬＥ状態からモードレジスタ設定データの読み出しコマンドを外部から発行することにより、モードレジスタに保持された設定データを読み出す（ＳＴ６）。
モードレジスタ設定データの読み出しコマンドは、メモリコントローラ端子を兼用してコマンドを入力する。
【００５９】
このように、本実施形態において、モード信号保持部２５は、不揮発性メモリ２５１と、各モード信号を不揮発性メモリ２５１に格納するための不揮発性メモリ制御部２５２と、不揮発性メモリ２５２から読み出されたコマンドを一時的に保持しておくモードレジスタ２５３とを有し、不揮発性メモリ２５１の制御信号（アドレス、データ、コマンド）は、Ｉ／Ｏバッファ２２においてメモリコントローラ１００との兼用ピンとして入力されることから、ＩＦモード設定データを記憶し、自動的にＩＦモードを設定することが可能で、電源を立ち上げる度に外部コマンドによるモード設定を行う必要がなく、制御が簡略化できる。
また、外部モード端子が不要となり、ピン数が削減できる利点がある。
【００６０】
この半導体メモリ装置１では、ＩＯバッファ２２、セレクタ２３、ＰＬＬ部２４、およびインターフェースモジュール群２１は、モード信号保持部２５から出力されるモード信号Ｓｍｄに従って所要の動作を行うことで、たとえば外部のメモリコントローラ１００から見て、特定のメモリタイプのメモリとして機能する。
仮に、ある電子機器の回路基板に、図１（Ａ）のようにメモリコントローラ１００と、本例の半導体メモリ装置１がマウントされる場合に、メモリコントローラ１００は、ＤＤＲ２を対象としたメモリ制御処理を行うものとされているとする。
【００６１】
この場合を図１３に示す。モード信号保持部２５はＤＤＲ２モードを示すモード信号Ｓｍｄおよびシスコン設定情報Ｃｍｄを出力する。
後述するが、ＩＯバッファ２２は、モード信号Ｓｍｄに応じて、内部の電気特性、たとえば電源電圧や遅延特性を、ＤＤＲ２に対応する状態に切り換える。
またセレクタ２３は、モード信号Ｓｍｄおよびシスコン設定情報Ｃｍｄに応じて、ＤＤＲ２に対応するＤＤＲ２−ＩＦモジュール２１１−２を選択する状態となる。
ＰＬＬ部２４は、モード信号Ｓｍｄに応じて、ＤＤＲ２−ＩＦモジュール２１１−２に対する処理クロック群を生成し、ＤＤＲ２−ＩＦモジュール２１１−２に供給する。
また、ＰＬＬ部２４は、他のインターフェースモジュール（２１１−０，２１１−１、２１１−ｎ、２１−２、２１−３、２１−４）に対する処理クロックの供給を停止する。
【００６２】
すると、この半導体メモリ装置１は、メモリコントローラ１００から見て、ＤＤＲ２として動作することになる。つまり、メモリコントローラ１００は、ＤＤＲ２に対する制御としてコマンドＣＭＤを出力し、また入出力データＤＱ、データストローブ信号ＤＱＳをＤＤＲ２のタイミングで扱う。
この場合に、ＤＤＲ２−ＩＦモジュール２１１−２は、メモリコントローラ１００からのコマンドＣＭに応じてＲＡＭアレイ３０に対する書込／読出を行うが、メモリコントローラ１００に対しては、共通シーケンス部２１０との協働により、ＤＤＲ２としてのタイミングで入出力を行うことで、メモリコントローラ１００にとって支障の無いアクセス動作が実現されることになる。
【００６３】
次に、図７の状態遷移図における共通シーケンス部と専用モジュール部における動作例について図１４〜図１９に関連付けて説明する。
ここでは、ＳＤＲ−ＩＦを例として、初期化の状態遷移、書き込み（ＷＲＩＴＥ）の状態遷移、オートプリチャージ付き書き込みの状態遷移、読み出し（ＲＥＡＤ）の状態遷移、オートプリチャージ付き読み出しの状態遷移、並びにオートリフレッシュ（ＲＥＦ）の状態遷移について説明する。
【００６４】
図１４は初期化の状態遷移を説明するための図である。図１５は書き込み（ＷＲＩＴＥ）の状態遷移を説明するための図である。図１６はオートプリチャージ付き書き込みの状態遷移を説明するための図である。図１７は読み出し（ＲＥＡＤ）の状態遷移を説明するための図である。図１８はオートプリチャージ付き読み出しの状態遷移を説明するための図である。図１９はオートリフレッシュ（ＲＥＦ）の状態遷移について説明するための図である。
【００６５】
また、図７に示す各種コマンドは以下の通りである。
ＭＲＳはモードレジスタ設定コマンドを、ＥＭＲＳは拡張モードレジスタ設定コマンドを、ＲＥＦＳはセルフリフレッシュ開始コマンドを、ＲＥＦＳＸはセルフリフレッシュ終了コマンドを、ＲＥＦＡは（CBR）オートリフレッシュコマンドを、ＰＲＥはプリチャージコマンドを、ＡＣＴはバンクアクティブを、ＷＲＩＴＥはライトコマンドを、ＷＲＩＴＡはオートプリチャージ付きライトコマンドを、ＲＥＡＤはリードコマンドを、ＲＥＡＤＡはオートプリチャージ付きリードコマンドを、それぞれ示している。
また、ＳＭｄはＩＦモード切替信号を示し、ＣＫＥＬはＣＫＥ信号がロー（Low）、ＣＫＥＨはCKE信号がハイ（High）であることを示している。
【００６６】
まず、図１４（Ａ）〜（Ｃ）に関連付けては初期化時の状態遷移について説明する。
図１４（Ａ）は電源電圧Ｖｃｃを、図１４（Ｂ）はシステムクロックＣＬＫを、図１４（Ｃ）はメモリコントローラ１００からの各種コマンドをそれぞれ示している。
【００６７】
図１４（Ａ）〜（Ｃ）に示すようなタイムチャートで初期化が行われる場合、以下のような状態遷移となる。
【００６８】
電源投入後、共通シーケンス部２１０の処理Ａに遷移する。処理ＡではＲＡＭアレイ３０の初期シーケンスを実行する。
外部のメモリコントローラ１００からＰＡＬＬ→リフレッシュコマンドＲＥＦ→リフレッシュコマンドＲＥＦ→モードレジスタ設定コマンドＭＲＳの各コマンドが入力されるが、そのうちのモードレジスタ設定コマンドＭＲＳを検出すると処理Ｂに遷移する。
処理Ｂではバースト長（ＢＬ）、ラップタイプ、ＣＡＳレーテンシ（ＣＬ）のモード設定検出を行う。
ＤＬＬ設定等を行うＤＤＲ、ＤＤＲ２等の場合は例外処理Ｂに遷移するが、ＳＤＲ−ＩＦでは処理Ｂ後、自動的にＩＤＬＥ（アイドル）状態ＳＴ１に遷移する。
【００６９】
次に、図１５（Ａ）〜（Ｃ）に関連付けて書き込み時の状態遷移について説明する。
図１５（Ａ）はシステムクロックＣＬＫを、図１５（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１５（Ｃ）はメモリコントローラ１００からの書き込みデータをそれぞれ示している。
【００７０】
図１５（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。
【００７１】
ＩＤＬＥ（アイドル）状態ＳＴ１からは、コマンド検出部２１０１で検出されたコマンドにより処理Ｂ、Self Refresh（セルフリフレッシュ）ＳＴ２、処理Ｃ、Power Down（パワーダウン）ＳＴ３、処理Ｄのいずれかの状態に遷移する。
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ（アクティブ）状態ＳＴ４に遷移するか、Active Power Down（アクティブパワーダウン）状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
【００７２】
ＡＣＴＩＶＥ状態ＳＴ４では、Active Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、Precharge（プリチャージ）ＳＴ６のいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からライトコマンドＷＲＩＴＥを受けると処理Ｅに遷移する。処理ＥではＲＡＭアレイ３０に対する書き込み処理を行う。
書き込み処理が終了すると自動的にＡＣＴＩＶＥ状態ＳＴ４に遷移する。ライトコマンドＷＲＩＴＥが連続して入力される場合は、この遷移を繰り返す。
処理ＥからプリチャージコマンドＰＲＥを受けるとPrecharge状態ＳＴ６に遷移し、自動的にＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｅでは例外処理Ｅとして信号ＣＫＥＬを受けてWRITE SUSPEND（ライトサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｅへ遷移しない。例外処理Ｅから信号ＣＫＥＨを受けると処理Ｅの状態に遷移する。
【００７３】
次に、図１６（Ａ）〜（Ｃ）に関連付けてオートプリチャージ付き書き込み時の状態遷移について説明する。
図１６（Ａ）はシステムクロックＣＬＫを、図１６（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１６（Ｃ）はメモリコントローラ１００からの書き込みデータをそれぞれ示している。
【００７４】
図１６（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。
【００７５】
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ状態ＳＴ４に遷移するかActive Power Down状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、PrechargeＳＴ６eのいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態からオートプリチャージ付きライトＷＲＩＴＡを受けると処理Ｇに遷移する。処理ＧではＲＡＭアレイ３０に対する書き込み処理を行う。書き込み処理が終了すると自動的にPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｇでは例外処理Ｇとして信号ＣＫＥＬを受けてWRITE SUSPEND（ライトサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｇへ遷移しない。例外処理Ｇから信号ＣＫＥＨを受けると処理Ｇの状態に遷移する。
【００７６】
次に、図１７（Ａ）〜（Ｃ）に関連付けて読み出し時の状態遷移について説明する。
図１７（Ａ）はシステムクロックＣＬＫを、図１７（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１７（Ｃ）はメモリコントローラ１００への読み出しデータをそれぞれ示している。
【００７７】
図１７（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートで読み出しが行われる場合、以下のような状態遷移となる。
【００７８】
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではIF切替信号ＳＭｄを受けてＡＣＴＩＶＥ状態ＳＴ４に遷移するかActive Power Down状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、Prechargeのいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からリードコマンドＲＥＡＤを受けると処理Ｆに遷移する。処理ＦではＲＡＭアレイ３０に対する読み出し処理を行う。読み出し処理が終了すると自動的にＡＣＴＩＶＥ状態ＳＴ４に遷移する。リードコマンドＲＥＡＤが連続して入力される場合は、この遷移を繰り返す。
処理ＦからプリチャージコマンドＰＲＥを受けるとPrecharge状態ＳＴ６に遷移し、自動的にＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｆでは例外処理Ｆとして信号ＣＫＥＬを受けてREAD SUSPEND（リードサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｆへ遷移しない。例外処理Ｆから信号ＣＫＥＨを受けると処理Ｆの状態に遷移する。
【００７９】
次に、図１８（Ａ）〜（Ｃ）に関連付けてオートプリチャージ付き読み出し時の状態遷移について説明する。
図１８（Ａ）はシステムクロックＣＬＫを、図１８（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１８（Ｃ）はメモリコントローラ１００への読み出しデータをそれぞれ示している。
【００８０】
図１８（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートでオートプリチャージ付き読み出しが行われる場合、以下のような状態遷移となる。
【００８１】
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ状態ＳＴ４に遷移するかActive Power Down状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、PrechargeＳＴ６のいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からオートプリチャージ付きリードコマンドＲＥＡＤＡを受けると処理Ｈに遷移する。処理ＨではＲＡＭアレイ３０に対する読み出し処理を行う。読み出し処理が終了すると自動的にPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｈでは例外処理Ｈとして信号ＣＫＥＬを受けてREAD SUSPEND（リードサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｈへ遷移しない。例外処理Ｈから信号ＣＫＥＨを受けると処理Ｈの状態に遷移する。
【００８２】
次に、図１９（Ａ），（Ｂ）に関連付けてオートリフレッシュ時の状態遷移について説明する。
図１９（Ａ）はシステムクロックＣＬＫを、図１９（Ｂ）はメモリコントローラ１００からの各種コマンドをそれぞれ示している。
【００８３】
図１９（Ａ），（Ｂ）に示すような上図のようなタイムチャートでオートリフレッシュが行われる場合、以下のような状態遷移となる。
【００８４】
ＩＤＬＥ状態ＳＴ１からオートリフレッシュコマンドＲＥＦＡを受けると処理Ｃに遷移する。処理Ｃではオートリフレッシュ（Auto Refresh）を行う。オートリフレッシュ（Auto Refresh）処理が終了すると自動的に例外処理Ｃに遷移するが、ＳＤＲ−ＩＦの場合、例外処理Ｃでは何も行わないためPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１に遷移する。オートリフレッシュコマンドＲＥＦＡが連続して入力される場合は、この遷移を繰り返す。
【００８５】
以上のように、本実施の形態のＤＲＡＭ−ＩＦモジュール群２１−１は、各種ＤＲＡＭ−ＩＦモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されていることから、状態遷移を共通化することで、回路規模を簡略化することができる。
また、状態遷移を共通化することで、消費電力を削減することができる。
また、共通シーケンス部２１０と専用モジュール部２１１とに分けることで、専用モジュールの拡張に柔軟かつ容易に対応することができる。
【００８６】
前述したように、各インターフェースモジュールは、それぞれ対応するメモリタイプの動作タイミングでの入出力をメモリコントローラ１００に対して実現するものであるが、ここで、ＳＤＲに対応するＳＤＲ−ＩＦモジュール２１１−０と、ＤＤＲに対応するＤＤＲ−ＩＦモジュール２１１−１の動作を例に挙げて説明する。
【００８７】
まず、図２０および図２１に関連付けてＳＤＲ，ＤＤＲのリード／ライト処理のタイミングについて説明する。
【００８８】
図２０（Ａ）および（Ｂ）は、通常のＳＤＲ−ＳＤＲＡＭのリードサイクルタイミングとライトサイクルタイミングの一例を示している。特にこれは、キャスレイテンシ（Cas  Latency）ＣＬ＝２、バースト長（Burst  Length）ＢＬ＝４とした場合における、システムクロックＣＬＫ、コマンドＣＭＤ、データ入出力ＤＱのタイミング例を示している。
【００８９】
ＳＤＲＡＭは、入力されるクロックＣＬＫの立ち上がりエッジで各コマンド（制御信号）ＣＭＤをラッチし、またクロックＣＬＫに同期してデータの入出力を行う。クロックＣＬＫの立ち上がりエッジのタイミングをＴ１、Ｔ２・・・で示している。
【００９０】
図２０（Ａ）のリードサイクルタイミングとしては、ホスト側（たとえばメモリコントローラ１００に相当するメモリ制御デバイス）から供給されるリードコマンドＲＥＡＤをたとえばタイミングＴ１でラッチする。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３以降において、リードコマンドＲＥＡＤに応じて読み出したデータＱ０，Ｑ１，Ｑ２，Ｑ３を、ホスト側に出力することになる。
【００９１】
また、図２０（Ｂ）のライトサイクルタイミングとしては、ホスト側から供給されるライトコマンドＷＲＩＴＥをたとえばタイミングＴ１でラッチする。また、ホスト側から供給されるデータＱ０，Ｑ１，Ｑ２，Ｑ３を、タイミングＴ１以降ラッチして、書き込み処理をすることになる。
【００９２】
一方、図２１（Ａ）および（Ｂ）は、ＤＤＲ−ＳＤＲＡＭのリードサイクルタイミングとライトサイクルタイミングの一例を示している。この場合も、キャスレイテンシＣＬ＝２、バースト長ＢＬ＝４とした場合とし、システムクロックＣＬＫ１，ＣＬＫ２、コマンドＣＭＤ、データ入出力ＤＱ、データストローブ信号ＤＱＳのタイミング例を示している。クロックＣＬＫ２は、クロックＣＬＫ１の位相反転クロックである。
ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭと同様に、入力されるクロックＣＬＫの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがＳＤＲ−ＳＤＲＡＭと異なる。
ＤＤＲ−ＳＤＲＡＭでは、高速データ転送を実現するために、位相反転させた２つのクロックＣＬＫ１，ＣＬＫ２と、データストローブ信号ＤＱＳを用いる。データストローブ信号ＤＱＳはクロックＣＬＫ１に同期し、データ入出力ＤＱは、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期することになる。
【００９３】
図２１（Ａ）のリードサイクルタイミングでは、たとえばタイミングＴ１としてクロックＣＬＫ１の立ち上がりに同期してコマンド処理を行う。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３から読出データを出力するが、この場合、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３が出力される。
【００９４】
また、図２１（Ｂ）のライトサイクルタイミングでは、ホスト側から供給されるライトコマンドをたとえばタイミングＴ１でラッチする。また、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３の書き込み処理が行われる。
【００９５】
なお、ＤＤＲ２，ＤＤＲ３・・・は基本的にはＤＤＲと同様の動作であり、選択できるキャスレイテンシＣＬと、動作周波数が異なるものである。
【００９６】
たとえばＳＤＲ、ＤＤＲといったメモリタイプの違いによって、このような処理タイミングの相違が存在する。
そして本例の半導体メモリ装置１では、このような違いを吸収して、各種メモリタイプとして動作すべく、インターフェースモジュール群２１の各ＩＦモジュールが機能する。
【００９７】
図２２はＳＤＲ−ＩＦモジュール２１１−０が機能する場合の入出力動作タイミングを示す図であり、図２３はＤＤＲ−ＩＦモジュール２１１−１が機能する場合の入出力動作タイミングを示す図である。
【００９８】
図２２および図２３は、ＲＡＭアレイ３０が、アドレス入力からデータ読み出され出力されるまでのアクセスタイムｔＡＣ＝３ｎｓｅｃという性能とされている場合を例に挙げている。またキャスレイテンシＣＬ＝２が求められる場合を示している。
【００９９】
図２２は、たとえばメモリコントローラ１００が半導体メモリ装置１をＳＤＲとみなして読み出し要求を行った場合のタイミングを示している。すなわち半導体メモリ装置１がＳＤＲモードとされてＳＤＲ−ＩＦモジュール２１１−０が機能する場合である。
【０１００】
図２２（Ａ）は基本クロックＢＦを示し、基本クロックＢＦは、その周波数がたとえば１００ＭＨｚに設定される。この基本クロックＢＦは、メモリコントローラ１００が半導体メモリ装置１に供給するシステムクロックＣＬＫに同期した同位相かつ同周波数のクロックである。
また図２２（Ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、また図２２（Ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０°位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＳＤＲ−ＩＦモジュール２１１−０に対して処理クロック群として供給される。
【０１０１】
図２２（Ｄ）は、ＳＤＲ−ＩＦモジュール２１１−０がＩＯバッファ２２を介して行うメモリコントローラ１００に対する入出力を示している。
図２２（Ｅ）は、ＳＤＲ−ＩＦモジュール２１１−０がＲＡＭアレイ３０（適応的変換器３１）に対してアドレスを発行するタイミングを示している。
図２２（Ｆ）は、ＲＡＭアレイ３０からの読み出しデータがＳＤＲ−ＩＦモジュール２１１−０に転送されてくるタイミングを示している。
図２２（Ｇ）は、ＳＤＲ−ＩＦモジュール２１１−０が、読み出しデータを展開してＩＯバッファ２２に受け渡すタイミングを示している。
【０１０２】
たとえばタイミングＴ１において、メモリコントローラ１００からのリードコマンドが取り込まれたとする。この場合、ＳＤＲ−ＩＦモジュール２１１−０は、コマンド解釈や読み出しアドレスの認識処理を行い、５ｎｓｅｃ後のタイミングＴ２において、ＲＡＭアレイ３０に対するアドレス発行を行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくる。するとＳＤＲ−ＩＦモジュール２１１−０は、読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開して出力する。
この場合、４．５ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
【０１０３】
このような動作により、キャスレイテンシＣＬ＝２としてのＳＤＲ−ＳＤＲＡＭと同等の読出動作が、半導体メモリ装置１によって実現される。
換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＳＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＳＤＲ−ＩＦモジュール２１１−０の処理により、コマンドに応じてＳＤＲとしての動作を要求されるキャスレイテンシで行う。
【０１０４】
なお、この図２２はＲＡＭアレイ３０のアクセスタイムｔＡＣ＝３ｎｓｅｃとした場合の例であるが、アクセスタイムｔＡＣが遅い場合は、ＳＤＲ−ＩＦモジュール２１１−０における処理を高速化して対応する。
たとえば、アクセスタイムｔＡＣ＝５ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１１−０は読出データの展開出力を２．５ｎｓｅｃ後から行うことで、タイミングＴ３からの読出データＱ０，Ｑ１，Ｑ２，Ｑ３の出力が可能となる。
またたとえば、アクセスタイムｔＡＣ＝８ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１１−０は、タイミングＴ１のリードコマンドのラッチから２．５ｎｓｅｃ後にＲＡＭアレイ３０に対してアドレス発行を行う。そして８ｎｓｅｃ後に転送されてくる読出データの展開出力を、２ｎｓｅｃ後のタイミングＴ３からの実行するようにすればよい。
【０１０５】
次に、図２３は、メモリコントローラ１００が半導体メモリ装置１をＤＤＲとみなして読出要求を行った場合のタイミングを示している。すなわち、図２３は、半導体メモリ装置１がＤＤＲモードとされてＤＤＲ−ＩＦモジュール２１１−１が機能する場合を示している。
【０１０６】
図２３（Ａ）の基本クロックＢＦは、メモリコントローラ１００が半導体メモリ装置１に供給するシステムクロックＣＬＫと同位相で同周波数のクロックであり、その周波数はたとえば１３３ＭＨｚに設定される。
また、図２３（Ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、図２３（Ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＤＤＲ−ＩＦモジュール２１１−１に対して処理クロック群として供給される。
【０１０７】
図２３（Ｄ）は、ＤＤＲ−ＩＦモジュール２１１−１がＩＯバッファ２２を介して行うメモリコントローラ１００に対する入出力を示している。
図２３（Ｅ）は、ＤＤＲ−ＩＦモジュール２１１−１のアドレス処理タイミングを示している。
図２３（Ｆ）は、ＤＤＲ−ＩＦモジュール２１１−１がＲＡＭアレイ３０（適応的変換器３１）に対してアドレスを発行するタイミングを示している。
図２３（Ｇ）は、ＲＡＭアレイ３０からの読み出しデータがＤＤＲ−ＩＦモジュール２１１−１に転送されてくるタイミングを示している。
図２３（Ｈ）は、ＤＤＲ−ＩＦモジュール２１１−１が、読出データの展開処理のタイミングを示している。
図２３（Ｉ）は、ＤＤＲ−ＩＦモジュール２１１−１が、展開した読出データをＩＯバッファ２２に受け渡すタイミングを示している。
【０１０８】
たとえばタイミングＴ１において、メモリコントローラ１００からのリードコマンドが入力されたとする。ＤＤＲ−ＩＦモジュール２１１−１は、アドレス処理を３．７６ｎｓｅｃの間に行ってＲＡＭアレイ３０に対するアドレス発行を行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＤＤＲ−ＩＦモジュール２１１−１に転送されてくる。するとＤＤＲ−ＩＦモジュール２１１−１は、０．７６ｎｓｅｃ後から読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、これを５．６ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりおよび立ち下がりの両エッジのタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
【０１０９】
このような動作により、キャスレイテンシＣＬ＝２としてのＤＤＲ−ＳＤＲＡＭと同等の読み出し動作が、半導体メモリ装置１によって実現される。
換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＤＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＤＤＲ−ＩＦモジュール２１１−１の処理により、コマンドに応じてＤＤＲとしての動作を要求されるキャスレイテンシで行う。
【０１１０】
なお、この図２３はＲＡＭアレイ３０のアクセスタイムｔＡＣ＝３ｎｓｅｃとした場合の例であるが、この場合も、アクセスタイムｔＡＣが遅い場合は、ＤＤＲ−ＩＦモジュール２１ｂにおける処理を高速化して対応すればよい。
【０１１１】
以上では、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１が機能する場合の読出動作タイミングを示したが、ＤＤＲ２−ＩＦモジュール２１１−２等の他のインターフェースモジュールが機能する場合も、それぞれ対応するメモリタイプに応じた動作が実現されるようにすればよい。
そして図２の構成の場合、メモリタイプに応じたモードにより、１つのインターフェースモジュールが機能する状態となることで、半導体メモリ装置１は、メモリコントローラ１００から見て、ＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかとして動作することができる。
【０１１２】
［３．ＰＬＬ部のモード動作］
ところで、半導体メモリ装置１が各種のメモリタイプとして動作するにあたっては、上述のようにモード信号保持部２５からのモード信号Ｓｍｄに応じて、各部がモードに応じた処理を行うことになる。
特に、ＰＬＬ部２４、セレクタ２３、ＩＯバッファ２２が、モード信号Ｓｍｄに対応した動作を行う。以下、このモード動作について説明していく。
【０１１３】
まず、ここではＰＬＬ部２４のモード動作を述べる。
【０１１４】
図２４は、ＰＬＬ部２４の具体的な構成例を示している。なお、図示および説明の簡略化のため、ここではクロック出力系として、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２の３つのインターフェースモジュールに対応する部分のみを参照して、ＰＬＬ部２４のモード動作について説明していく。また、図２４においては、共通シーケンス部２１０は理解を容易にするために省略してある。
【０１１５】
メモリコントローラ１００から供給されるシステムクロックＣＬＫは、バッファアンプ２４１を介してクロック生成用ＰＬＬ回路２４２に供給される。クロック生成用ＰＬＬ回路２４２は、たとえば位相比較器、ループフィルタ、ＶＣＯ（電圧制御発振器）、２逓倍器を備えたＰＬＬ（Phase  Locked  Loop）回路として形成される。
クロック生成用ＰＬＬ回路２４２は、システムクロックＣＬＫと、１／２分周器２４３の出力の位相比較を行いながら、システムクロックＣＬＫに同期した、２倍の周波数のクロック２ＢＦを出力する。このクロック２ＢＦは切換回路２４５に供給される。
また、クロック２ＢＦは、１／２分周器２４３により分周されて、システムクロックＣＬＫと同周波数とされた後、位相比較用のクロックとしてクロック生成用ＰＬＬ回路２４２にフィードバックされるとともに、この１／２分周器２４３により分周されたクロックが、システムクロックＣＬＫと同位相で同周波数の基準クロックＢＦとして切換回路２４７に供給される。
さらに、クロック生成用ＰＬＬ回路２４２から出力されるクロック２ＢＦは、フェイズシフタ２４４で移相処理が行われ、位相反転されたクロック２ＢＦ＋πが生成される。このクロック２ＢＦ＋πは切換回路２４６に供給される。
【０１１６】
切換回路２４５，２４６，２４７は出力端子として、それぞれＳ端子、Ｄ１端子、Ｄ２端子を備える。
Ｓ端子はＳＤＲ−ＩＦモジュール２１１−０（２１ａ）に接続される端子である。
Ｄ１端子はＤＤＲ−ＩＦモジュール２１１−１（２１ｂ）に接続される端子である。
Ｄ２端子はＤＤＲ２−ＩＦモジュール２１１−１（２１ｃ）に接続される端子である。
また、切換回路２４５，３６，３７には、それぞれＨレベル電圧Ｈｉが供給される固定電圧端子Ｆが用意されている。なお、この固定電圧端子Ｆは、Ｌレベル電圧とされてもよい。あるいはハイインピーダンス状態とされてもよい。
【０１１７】
なお上述のようにこの図２４では、３つのインターフェースモジュール（２１１−０，２１１−１，２１１−２）に対するクロック出力系のみを示しているため、切換回路２４５，２４６，２４７は３つの出力端子としているが、実際にはこの切換回路２４５，２４６，２４７には、他のインターフェースモジュール（２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）に対する出力端子も形成され、選択可能とされている。
【０１１８】
このようなＰＬＬ部２４に対して、モード信号保持部２５からのモード信号Ｓｍｄは、切換回路２４５，２４６，２４７に供給される。切換回路２４５，２４６，２４７は、モード信号Ｓｍｄに応じて、接続状態を切り換える。
【０１１９】
たとえばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、切換回路２４５，２４６，２４７は、出力端子としてそれぞれＳ端子を選択する。モードで選択されない出力端子（Ｄ１端子、Ｄ２端子および図示しない他の出力端子）は、固定電圧端子Ｆに接続される。
この状態を図２４で示しているが、これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＳＤＲ−ＩＦモジュール２１１−０用の処理クロック群として、各Ｓ端子からＳＤＲ−ＩＦモジュール２１１−０に供給されることになる。
たとえば１００ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図２２（Ａ）に示した１００ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＳＤＲ−ＩＦモジュール２１１−０に供給される。
そして処理クロック群が供給されることで、ＳＤＲ−ＩＦモジュール２１１−０が機能する。
一方、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２（および図示しない他のインターフェースモジュール２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）は、処理クロックが供給されない状態となり、動作機能はオフとなる。
【０１２０】
またたとえば、モード信号ＳｍｄがＤＤＲモードを示す信号であった場合、切換回路２４５，２４６，２４７は、出力端子としてそれぞれＤ１端子を選択し、他の出力端子（Ｓ端子、Ｄ２端子および図示しない他の出力端子）は、固定電圧端子Ｆに接続される。これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＤＤＲ−ＩＦモジュール２１１−１用の処理クロック群として、各Ｄ１端子からＤＤＲ−ＩＦモジュール２１１−１に供給される。
たとえば１３３ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図２３（Ａ）に示した１３３ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＤＤＲ−ＩＦモジュール２１１−１に供給される。
そして処理クロック群が供給されることで、ＤＤＲ−ＩＦモジュール２１１−１が機能し、一方、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ２−ＩＦモジュール２１１−２（および図示しない他のインターフェースモジュール２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）は、処理クロックが供給されず動作機能はオフとなる。
【０１２１】
たとえば以上のように、ＰＬＬ部２４がインターフェースモジュール２１１−０〜２１１−ｎ、２１−２，２１−３，２１−４に対して、モード信号Ｓｍｄに応じたクロック供給を行うようにすることで、必要な１つのインターフェースモジュールが機能し、他のインターフェースモジュールは動作オフ状態となる。
【０１２２】
［４．セレクタのモード動作］
セレクタ２３のモード動作を図２５に関連付けて説明する。
図２５においては、上記図２４の場合と同様に、インターフェースモジュールとしてＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２の３つのインターフェースモジュールに対応する部分のみを示している。また、図２５においては、共通シーケンス部２１０は理解を容易にするために省略してある。
【０１２３】
上述したようにメモリコントローラ１００とＩＯバッファ２２の間は、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳの入出力を行うが、セレクタ２３におけるこれらの信号の転送としては、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送を行うことになる。
すなわち、セレクタ２３は、メモリコントローラ１００からＩＯバッファ２２に入力されるコマンドＣＭＤを、インターフェースモジュール群２１に転送する。
また、コマンドＣＭＤがライトコマンドである場合、メモリコントローラ１００から書き込みデータがＩＯバッファ２２に入力されるが、セレクタ２３は、この書き込みデータをデータ入力ＤＱｉｎとしてインターフェースモジュール群２１に転送する。
またコマンドＣＭＤがリードコマンドであった場合、インターフェースモジュール群２１によってＲＡＭアレイ３０からデータが読み出されるが、セレクタ２３は、この読み出しデータをデータ出力ＤＱｏｕｔとしてＩＯバッファ２２に転送する。
また、モードがＤＤＲ〜ＤＤＲ（ｎ）の場合、データストローブ信号ＤＱＳが用いられるが、セレクタ２３は、このデータストローブ信号ＤＱＳの入力、出力をストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔとして転送する。
【０１２４】
セレクタ２３には、これらの信号に応じて、選択スイッチ回路２３ａ〜２３ｅが設けられている。
選択スイッチ回路２３ａはコマンドＣＭＤに対応し、インターフェースモジュール群２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｂはデータ入力ＤＱｉｎに対応し、インターフェースモジュール群２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｃはデータ出力ＤＱｏｕｔに対応し、インターフェースモジュール群２１からの入力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｄはストローブ信号入力ＤＱＳｉｎに対応し、インターフェースモジュール群２１に対する出力端子としてＤ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｅはストローブ信号出力ＤＱＳｏｕｔに対応し、インターフェースモジュール群２１からの入力端子としてＤ１端子、Ｄ２端子が形成されている。
【０１２５】
なお、この図２５では、３つのインターフェースモジュール（２１１−０，２１１−１，２１１−２）に対する入出力系のみを示しているため、選択スイッチ回路２３ａ〜２３ｅには、他のインターフェースモジュール（２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）に対する出力端子または入力端子を示していないが、実際は、他のインターフェースモジュール（２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）に対する出力端子または入力端子も形成され、選択可能とされている。
【０１２６】
セレクタ２３の各選択スイッチ回路２３ａ〜２３ｅは、モード信号保持部２５からのモード信号Ｓｍｄに応じて、出力端子または入力端子を選択する。
たとえばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ、２３ｂ、２３ｃは、それぞれＳ端子を選択する。なお、ＳＤＲではデータストローブ信号ＤＱＳは使用されないため、選択スイッチ回路２３ｄ、２３ｅは非接続状態でよい。
これにより、ＩＯバッファ２２とＳＤＲ−ＩＦモジュール２１１−０の間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔの転送が実現される。
【０１２７】
またたとえば、モード信号ＳｍｄがＤＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ〜２３ｅは、それぞれＤ１端子を選択する。
図２５ではこの状態を示しているが、この状態で、ＩＯバッファ２２とＤＤＲ−ＩＦモジュール２１１−１の間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送が実現される。
【０１２８】
たとえば以上のように、セレクタ２３の選択スイッチ回路２３ａ〜２３ｅがモード信号Ｓｍｄに応じた接続選択を行うことで、機能している１つのインターフェースモジュールと、ＩＯバッファ２２の間での信号転送が行われ、この機能している１つのインターフェースモジュールとメモリコントローラ１００の間の信号の入出力が実行される。
【０１２９】
［５．ＩＯバッファのモード動作］
ＩＯバッファ２２のモード動作としては、モード（実行するメモリタイプ）に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、たとえばＳＤＲでは３．３Ｖまたは２．５Ｖ、ＤＤＲでは２．５Ｖ、ＤＤＲ２では１．８Ｖ、ＤＤＲ３では１．５Ｖなどとされている。従って、本例の半導体メモリ装置１の場合、ＩＯバッファ２２はモードに応じて動作電源電圧の切換が必要になる。
【０１３０】
図２６〜図３０は、それぞれ電源電圧や遅延特性の切換のためのＩＯバッファ２２の構成例を示している。各図では、タイプＡ、タイプＢとして２つの電源電圧を切り換える動作を説明する。たとえば図中「Ａ」を付したバッファアンプは、電源電圧３．３Ｖで遅延特性がτ１とされるタイプＡのバッファであり、図中「Ｂ」を付したバッファアンプは、電源電圧２．５Ｖで遅延特性が２とされるタイプＢのバッファであるとする。
なお、ここではタイプＡ、タイプＢとしての電気特性切換を説明するが、実際には、半導体メモリ装置１が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として３つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればよい。たとえばコマンドＣＭＤやデータ入力ＤＱｉｎの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また、図２６〜図３０における内部ロジック４０とは、セレクタ２３、ＰＬＬ部２４、インターフェースモジュール群２１を包括的に示したブロックである。
【０１３１】
まず図２６の例を説明する。
ＩＯバッファ２２には、入力系として、タイプＡバッファ４４，タイプＢバッファ４８、スイッチ４１、５３が設けられる。
またＩＯバッファ２２には、出力系として、タイプＡバッファ４５，タイプＢバッファ４９，スイッチ４２，５４が設けられる。
またＩＯバッファ２２には、双方向系として、タイプＡバッファ４６，タイプＡ・３ステートバッファ４７、タイプＢバッファ５０，タイプＢ・３ステートバッファ５１、スイッチ４３，５５，５６が設けられる。
モード指示信号Ｍｄは、バッファアンプ５２を介してモード信号保持部２５に供給される。
【０１３２】
また、半導体メモリ装置１の外部からの導入される電源ラインとしては、タイプＡバッファ用電源ライン７０と、タイプＢバッファ用電源ライン７１と、内部ロジック用電源ライン７２と、モードバッファ用電源ライン７３が形成されている。
たとえば、タイプＡバッファ用電源ライン７０は、３．３Ｖの電源ラインとされ、このタイプＡバッファ用電源ライン７０は、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７、スイッチ４１，４２，４３に対する電力供給を行う。
また、タイプＢバッファ用電源ライン７１は、たとえば２．５Ｖの電源ラインとされ、このタイプＢバッファ用電源ライン７１は、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する電力供給を行う。
内部ロジック用電源ライン７２は、内部ロジック４０内の各回路部（インターフェースモジュール群２１やＰＬＬ部２４）やモード信号保持部２５に動作電源電圧を供給するとともに、スイッチ５３，５４，５５，５６のスイッチング動作のための動作電源電圧の供給を行う。
モードバッファ用電源ライン７３は、バッファアンプ５２に動作電源電圧を供給する。
【０１３３】
なお、この例ではスイッチ４１、４２、４３にはタイプＡバッファ用電源ライン７０による動作電源電圧の供給が行われるが、これはスイッチ４１、４２，４３のスイッチング動作を可能とする電源電圧が供給されればよく、他の電源ラインからスイッチ４１、４２，４３の動作電源電圧を供給してもよい。
【０１３４】
各スイッチ４１，４２，４３，５３，５４，５５，５６は、タイプＡに対応するａ端子と、タイプＢに対応するｂ端子を切換可能な構成とされる。
そして各スイッチ４１，４２，４３，５３，５４，５５，５６はモード信号保持部２５からのモード信号Ｓｍｄにより、接続端子を切り換える。
【０１３５】
たとえばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択する。これによって、ＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、つまりタイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
【０１３６】
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択する。これによって、ＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、つまりタイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
【０１３７】
なお、ここでは、タイプＡ、タイプＢとして、２つの電気特性タイプの切換というモデルで説明したが、実際には、搭載されるインターフェースモジュール２１の数や種類によってバッファ電気特性として切換を実行すべきタイプ数はより多数となることが想定される。
たとえば電源電圧や遅延特性の異なる電気特性タイプとして、タイプＣ、タイプＤ・・・というように多数のタイプが必要となる。その場合、各タイプに応じたバッファアンプが上記タイプＡ，Ｂと同様に搭載され、スイッチ４１，４２，４３，５３，５４，５５，５６により、それらが選択される構成とされればよい。
以降、図２７〜図３０で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
【０１３８】
続いてＩＯバッファ２２の他の構成例を図２６で説明する。なお、図２６と同一部分は同一符号を付して重複説明を避ける。
この図２７の例では、半導体メモリ装置１に外部から導入する電源ラインを３本としている。すなわちバッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２である。
【０１３９】
そしてバッファ用電源ライン７４は、スイッチ４１、４２，４３への電源ラインとされるとともに、電源ラインスイッチ５７によって、接続先がＡタイプ系とＢタイプ系に切り換えられるようにしている。
モード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、電源ラインスイッチ５７に供給される。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、たとえばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
【０１４０】
そして、たとえばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択し、電源ラインスイッチ５７もａ端子を選択する。
この場合、バッファ用電源ライン７４は、３．３Ｖ電源ラインとされているため、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７には３．３Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
【０１４１】
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択し、電源ラインスイッチ５７もｂ端子を選択する。
この場合、バッファ用電源ライン７４は、２．５Ｖ電源ラインとされているため、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１には２．５Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
【０１４２】
続いて図２８の例を説明する。
この図２８の例は、半導体メモリ装置１に外部から導入する電源ラインを、共通電源ライン７６のみとしている。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ（ＤＤＣ）５８が設けられている。
ＤＣ／ＤＣコンバータ５８は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の供給を行う。
すなわちＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５により、スイッチ４１、４２，４３に対する電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０により、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７に対する３．３Ｖの電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＢバッファ用電源ライン７１により、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する２．５Ｖの電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、内部ロジック用電源ライン７２により、内部ロジック４０、スイッチ５３，５４，５５，５６、モード信号保持部２５に対する電源電圧の供給を行う。
【０１４３】
モード信号保持部２５からのモード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、ＤＣ／ＤＣコンバータ５８に供給される。ＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０への電源電圧出力と、タイプＢバッファ用電源ライン７１への電源電圧出力を、モード信号Ｓｍｄに応じて選択的に実行する。
【０１４４】
そして、たとえばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択し、またＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行い、タイプＡバッファ用電源ライン７０への３．３Ｖの電源電圧の供給を行う。
従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
【０１４５】
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択し、またＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行い、タイプＢバッファ用電源ライン７１への２．５Ｖの電源電圧の供給を行う。
従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
【０１４６】
次に図２９の例を説明する。ただし、この図２９の例は、ＩＯバッファ２２についてはモード信号Ｓｍｄによる内部的な切換を行わない構成例である。
この場合、ＩＯバッファ２２には、入力系として、共通バッファ８１が設けられる。また出力系として、共通バッファ８２が設けられる。また双方向系として、共通バッファ８３と共通３ステートバッファ８４が設けられる。
共通バッファ８１，８２，８３および共通３ステートバッファ８４は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
【０１４７】
そして半導体メモリ装置１に外部から導入する電源ラインは、バッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２の３本である。
バッファ用電源ライン７４は、共通バッファ８１，８２，８３および共通３ステートバッファ８４に電力供給を行う電源ラインとして形成される。
内部ロジック用電源ライン７２は、内部ロジック４０内の各部と、モード信号保持部２５に電力供給を行う電源ラインとして形成される。
モードバッファ用電源ライン７３は、バッファアンプ５２に電力供給を行う電源ラインとして形成される。
【０１４８】
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。
一方、たとえばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
【０１４９】
この構成の場合、ＩＯバッファ２２は、モード信号保持部２５からのモード信号Ｓｍｄに基づく切換動作を行う必要はない。モード信号Ｓｍｄによる切換動作は、内部ロジック４０内のセレクタ２３およびＰＬＬ部２４において行われることになる。
たとえば半導体メモリ装置１をＳＤＲとして扱う場合、バッファ用電源ライン７４は３．３Ｖの電源ラインとされ、共通バッファ８１，８２，８３および共通３ステートバッファ８４が３．３Ｖの電源電圧で動作する。
またたとえば、半導体メモリ装置１をＤＤＲとして扱う場合、バッファ用電源ライン７４は２．５Ｖの電源ラインとされ、共通バッファ８１，８２，８３および共通３ステートバッファ８４が２．５Ｖの電源電圧で動作する。
【０１５０】
次に図３０の例を説明する。
この例は、上記図２９と同様に共通バッファ８１，８２，８３および共通３ステートバッファ８４を備えるものであるが、半導体メモリ装置１に外部から導入する電源ラインは、共通電源ライン７６のみとする。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ８５が設けられている。
ＤＣ／ＤＣコンバータ８５は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電力供給を行う。
すなわち、ＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４により、共通バッファ８１，８２，８３および共通３ステートバッファ８４に対する電源電圧の供給を行う。
また、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧の供給を行う。
また、ＤＣ／ＤＣコンバータ８５は、内部ロジック用電源ライン７２により、内部ロジック４０、モード信号保持部２５に対する電源電圧の供給を行う。
【０１５１】
モード信号保持部２５からのモード信号Ｓｍｄは、ＩＯバッファ２２内においてはＤＣ／ＤＣコンバータ８５に供給される。ＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４へ供給する電源電圧を、モード信号Ｓｍｄに応じて切り換える。
【０１５２】
たとえばモード信号ＳｍｄによりＳＤＲモードが指示される場合は、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行うとともに、バッファ用電源ライン７４へ印加する電源電圧を３．３Ｖとする。
これにより共通バッファ８１，８２，８３および共通３ステートバッファ８４が、ＳＤＲに応じた入出力バッファ動作を行う。
【０１５３】
またたとえばモード信号ＳｍｄによりＤＤＲモードが指示される場合は、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行うとともに、バッファ用電源ライン７４へ印加する電源電圧を２．５Ｖとする。
これにより共通バッファ８１，８２，８３および共通３ステートバッファ８４が、ＤＤＲに応じた入出力バッファ動作を行う。
【０１５４】
以上、ＩＯバッファ２２としては図２６〜図３０のような構成を採ることで、各モード（メモリタイプ）に応じた入出力バッファ動作を実行できることになる。
【０１５５】
［６．半導体メモリ装置の他の構成例］
本実施の形態の半導体メモリ装置１の構成を図２に示したが、半導体メモリ装置１としては、他の構成例も考えられる。図３１に他の構成例を例示する。なお、図２と同一部分は同一符号を付し、説明を省略する。
【０１５６】
図３１の構成例は、各インターフェースモジュール２１１−０〜２１１−ｎ、２１−２，２１−３，２１−４のそれぞれに対応するように専用のＩＯバッファを設ける用にした例である。
すなわち、ＳＤＲ−ＩＦモジュール２１１−０用のＩＯバッファ２２ａ、ＤＤＲ−ＩＦモジュー２１１−１用のＩＯバッファ２２ｂ、ＤＤＲ２−ＩＦモジュール２１１−２用のＩＯバッファ２２ｃ、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ用のＩＯバッファ２２ｄ、ＳＲＡＭ−ＩＦモジュール２１−２用のＩＯバッファ２２ｅ、ＤＰＲＡＭ−ＩＦモジュール２１−３用のＩＯバッファ２２ｆ、ＦＩＦＯ−ＩＦモジュール２１−４用のＩＯバッファ２２ｇが設けられる。
また、システムクロックＣＬＫに対応する入力バッファ２２ｈが設けられ、システムクロックＣＬＫは入力バッファ２２ｈを介してＰＬＬ部２４に供給される。
またモード指示信号Ｍｄに対応する入力バッファ２２ｉが設けられ、モード指示信号Ｍｄは入力バッファ２２ｉを介してモード信号保持部２５に供給される。
【０１５７】
この場合、ＩＯバッファ２２ａ〜２２ｇは、それぞれ対応するインターフェースモジュール２１１−０〜２１１−ｎ、２１−２，２１−３，２１−４に応じた専用の入出力信号系やバッファアンプ、および接続端子を有する。
たとえばＳＤＲ−ＩＦモジュール２１１−０に対応するＩＯバッファ２２ａは、コマンドＣＭＤの入力端子および入力バッファと、データ入力ＤＱｉｎについての入力端子および入力バッファと、データ出力ＤＱｏｕｔについての出力端子および出力バッファを有する。もちろんＩＯバッファ２２ａ内の各バッファは、ＳＤＲに応じた電気特性とされる。
またたとえばＤＤＲ−ＩＦモジュール２１１−１に対応するＩＯバッファ２２ｂは、コマンドＣＭＤの入力端子および入力バッファと、データ入力ＤＱｉｎについての入力端子および入力バッファと、データ出力ＤＱｏｕｔについての出力端子および出力バッファと、データストローブ信号ＤＱＳについての入出力端子および入出力バッファを有する。もちろんＩＯバッファ２２ｂ内の各バッファは、ＤＤＲに応じた電気特性とされる。
【０１５８】
このような構成の場合、この半導体メモリ装置１を電子機器の回路基板にマウントするにあたっては、半導体メモリ装置１をどのメモリタイプで用いるかに応じて、メモリコントローラ１００と接続するＩＯバッファを、ＩＯバッファ２２ａ〜２２ｇのうちから選択することになる。
たとえば、その電子機器において半導体メモリ装置１をＤＤＲとして使用する場合、ＩＯバッファ２２ｂの端子がメモリコントローラ１００と接続されるように、たとえば基板配線の設計を行う。すると、その場合図３２に示すように、ＩＯバッファ２２ｂを介してメモリコントローラ１００ａとＤＤＲ−ＩＦモジュール２１１−１の間で各種信号の入出力が行われる状態となる。このとき他のＩＯバッファ２２ａ、２２ｃ〜２２ｇは使用されない。
当然、モード指示信号ＭｄはＤＤＲモードを示す信号とされ、モード信号保持部２５はＤＤＲモードとしてのモード信号ＳｍｄをＰＬＬ部２４に与える。これによりＰＬＬ部２４はＤＤＲ−ＩＦモジュール２１１−１に処理クロック群を与えてＤＤＲ−ＩＦモジュール２１１−１を機能させるとともに、他のインターフェースモジュール２１１−０，２１１−ｎ、２１−２〜２１−４についてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置１はＤＤＲとして機能する。
そしてこの構成の場合、図２で示したセレクタ２３は不要となる。
【０１５９】
なお、ＩＯバッファ２２ａ〜２２ｇの電源供給構成によっては、モード信号Ｓｍｄにより、ＩＯバッファ２２ｂに、たとえば２．５Ｖのバッファ動作電源が供給されるようにする。あるいはＩＯバッファ２２ａ〜２２ｇに共通の電源ラインが形成されている場合、基板設計により、その電源ラインが、２．５Ｖ系の電源ラインに接続されるようにすればよい。
【０１６０】
なお、図３１および図３２は、図２の構成に対応した他の構成例ではあるが、図６の構成に対応する同様の他の構成例として図３３および図３４に示すように構成することも可能であることはいうまでもない。なお、基本的な概念は図３１および図３２の場合と同様であることから、その詳細な説明は省略する。
【０１６１】
以上、実施の形態について説明してきたが、実施の形態の半導体メモリ装置１を用いることで、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用でき、しかも、電源を立ち上げる度に外部コマンドによるモード設定を行う必要がなく、制御が簡略化でき、また、機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置１に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置１を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更（メモリタイプの変更）を行いたい場合にも容易に対応できることになる。
【０１６２】
なお、本発明の半導体メモリ装置は実施の形態の構成に限定されるものではなく、更なる変形例は各種考えられる。
搭載するインターフェースモジュールは、少なくとも２つ以上であり、少なくとも２種類以上のメモリタイプとして機能できるようにすればよい。
【図面の簡単な説明】
【０１６３】
【図１】本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
【図２】本実施の形態に係る半導体メモリ装置の具体的な回路構成例を示す図である。
【図３】本実施の形態に係るＤＲＡＭ−ＩＦモジュール群の構成例を示すブロック図である。
【図４】４はＳＤＲＡＭの状態遷移図である。
【図５】ＤＤＲ−ＳＤＲＡＭの状態遷移図である。
【図６】共通シーケンス部と専用モジュール部に分けずにここのＩＦモジュールを設けた半導体メモリ装置の構成例を示す図である。
【図７】共通シーケンス部と専用モジュール部を設けたＤＲＡＭ−ＩＦモジュール群の状態遷移を示す図である。
【図８】本実施形態に係るモード信号保持部の構成例を示すブロック図である。
【図９】本実施形態に係るモード信号保持部の電源立ち上げ時の状態遷移図である。
【図１０】モードレジスタ設定データの設定タイミングを示す図である。
【図１１】モードレジスタ設定データの書き込みタイミングを示す図である。
【図１２】モードレジスタ設定データの読み出しタイミングを示す図である。
【図１３】実施の形態の半導体メモリ装置の動作状態の一例の説明図である。
【図１４】初期化の状態遷移を説明するための図である。
【図１５】書き込みの状態遷移を説明するための図である。
【図１６】オートプリチャージ付き書き込みの状態遷移を説明するための図である。
【図１７】読み出しの状態遷移を説明するための図である。
【図１８】オートプリチャージ付き読み出しの状態遷移を説明するための図である。
【図１９】オートリフレッシュの状態遷移について説明するための図である。
【図２０】ＳＤＲのリード／ライトサイクルタイミングの説明図である。
【図２１】ＤＤＲのリード／ライトサイクルタイミングの説明図である。
【図２２】実施の形態のＳＤＲ−ＩＦモジュール機能時の動作の説明図である。
【図２３】実施の形態のＤＤＲ−ＩＦモジュール機能時の動作の説明図である。
【図２４】実施の形態のＰＬＬ部のモード動作の説明図である。
【図２５】実施の形態のセレクタのモード動作の説明図である。
【図２６】実施の形態のＩＯバッファのモード動作の説明図である。
【図２７】実施の形態のＩＯバッファのモード動作の説明図である。
【図２８】実施の形態のＩＯバッファのモード動作の説明図である。
【図２９】実施の形態のＩＯバッファのモード動作の説明図である。
【図３０】実施の形態のＩＯバッファのモード動作の説明図である。
【図３１】実施の形態の半導体メモリ装置の他の構成例のブロック図である。
【図３２】実施の形態の半導体メモリ装置の他の構成例の動作状態の説明図である。
【図３３】実施の形態の半導体メモリ装置のさらに他の構成例のブロック図である。
【図３４】実施の形態の半導体メモリ装置のさらに他の構成例の動作状態の説明図である。
【符号の説明】
【０１６４】
１，１Ａ・・・半導体メモリ装置、２・・・インターフェース部、３・・・メモリアレイ部、２１・・・インターフェースモジュール群、２１−１・・・ＤＲＡＭ−インターフェース（ＩＦ）モジュール群、２１０・・・共通シーケンス部、２１０１・・・コマンド検出部、２１０２・・・共通状態遷移部、２１０３・・・スイッチ群、２１１・・・専用モジュール部、２１１−０，２１ａ・・・ＳＤＲ−ＩＦモジュール、２１１−１，２１ｂ・・・ＤＤＲ−ＩＦモジュール、２１１−２，２１ｃ・・・ＤＤＲ２−ＩＦモジュール、２１１−ｎ，２１ｅ・・・ＤＤＲ（ｎ）−ＩＦモジュール、２１−２，２１ｆ・・・ＳＲＡＭ−ＩＦモジュール、２１−３，２１ｇ・・・ＤＰＲＡＭ−ＩＦモジュール、２１−４，２１ｈ・・・ＦＩＦＯ−ＩＦモジュール、２２・・・ＩＯバッファ、２３・・・セレクタ、２４・・・ＰＬＬ部、２５・・・モード信号保持部、２５１・・・不揮発性メモリ、２５２・・・不揮発性メモリ制御部、２５３・・・モードレジスタ、３０・・・ＲＡＭアレイ、３１・・・適応的変換器（Adaptive Converter）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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