(57)【要約】【課題】トランジスタ数と制御配線数と直列ｐＭＯＳ数をバランスよく削減できるセレクタにする。【解決手段】１個のｐＭＯＳの第１トランジスタ４０１を有する第１トランジスタ部４０２と、Ｍ−１個のｎＭＯＳの第２トランジスタ４０３を有する第２トランジスタ部４０４でスイッチセルSWを構成してＭ対並列に配置する。第１トランジスタ４０１の配置段は組ごとに異ならせ、組ごとに第２トランジスタ４０３を残りの段に配置する。各トランジスタ部４０２，４０４の対の各入出力を共通に接続する。各スイッチセルSWは、入出力の一方を各別の信号入力とし他方を共通に接続して信号出力とする。ｐＭＯＳ，ｎＭＯＳを問わず、同一段の各ゲートを共通に接続して制御配線にする。Ｍ本の制御配線のうち１本のみをアクティブＬとし、残りのＭ−１本の制御配線をインアクティブＨとすることで、何れか１つの入力信号のみを選択して出力する。【選択図】図１
2009296312.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の第１トランジスタを１つ有する第１トランジスタ部と、
前記第１の導電型とは異なる第２の導電型の第２トランジスタが“Ｍ−１”個（Ｍは３以上の正の整数）縦続接続された第２トランジスタ部と、
を備え、
前記第１トランジスタ部および前記第２トランジスタ部の対でＭ組が並列配置されており、
前記Ｍ組の前記第１トランジスタ部および前記第２トランジスタ部の内の何れか１つに対して、前記第１トランジスタの制御入力端に当該第１トランジスタをオンさせるアクティブレベルが入力されるときには、当該第１トランジスタが属する組の全ての前記第２トランジスタの制御入力端にも各第２トランジスタをオンさせるアクティブレベルが入力可能であるとともに、当該第１トランジスタが属さない他の組のそれぞれについては、前記第１トランジスタの制御入力端には当該第１トランジスタをオフさせるインアクティブレベルが入力可能で、かつ、少なくとも１つの前記第２トランジスタの制御入力端にも当該第２トランジスタをオフさせるインアクティブレベルが入力可能に構成されている
半導体装置。
【請求項２】
それぞれの組のアクティブレベルが入力される前記第１トランジスタの制御入力端は、当該第１トランジスタが属さない他の組の各第２トランジスタ部との間で、それぞれ異なる何れか１つの前記第２トランジスタの制御入力端と接続される
請求項１に記載の半導体装置。
【請求項３】
各組の前記第１トランジスタ部と前記第２トランジスタ部は、前記第１トランジスタの入力端が前記第２トランジスタ部の最も信号入力側に近い前記第２トランジスタの入力端と接続され、かつ、前記第１トランジスタの出力端が前記第２トランジスタ部の最も信号出力側に近い前記第２トランジスタの出力端と接続される
請求項１または２に記載の半導体装置。
【請求項４】
各組の前記第１トランジスタ部および前記第２トランジスタ部の各信号入力側は共通に接続され、かつ組ごとに各別の信号入力端に接続され、
各組の前記第１トランジスタ部および前記第２トランジスタ部の各信号出力側は共通に信号出力端に接続され、
信号選択回路として機能するように構成される
請求項１〜３の内の何れか一項に記載の半導体装置。
【請求項５】
前記Ｍが３であり、３入力−１出力型の信号選択回路として機能するように構成されている
請求項４に記載の半導体装置。
【請求項６】
前記第１トランジスタと前記第２トランジスタが相補接続されている相補スイッチが２つ並列接続されて構成されている２入力−１出力型の信号選択回路を少なくとも１つさらに備え、
前記３入力−１出力型の信号選択回路との組合せにより、“３＋α”入力−１出力型の信号選択回路として機能するように構成されている
請求項５に記載の半導体装置。
【請求項７】
６入力−１出力型の信号選択回路として機能するように構成されている
請求項６に記載の半導体装置。
【請求項８】
前記３入力−１出力型の信号選択回路の信号入力側に前記２入力−１出力型の信号選択回路を３つ有し、
前記３入力−１出力型の信号選択回路の各入力側に前記２入力−１出力型の信号選択回路からの出力信号が各別に入力される
請求項７に記載の半導体装置。
【請求項９】
前記第１トランジスタはｐチャネル型のＭＯＳトランジスタもしくはＮＰＮ型のバイポーラトランジスタである
請求項１〜８の内の何れか一項に記載の半導体装置。
【請求項１０】
第１の導電型の第１トランジスタを１つ有する第１トランジスタ部と、
前記第１の導電型とは異なる第２の導電型の第２トランジスタが“Ｍ−１”個（Ｍは３以上の正の整数）縦続接続された第２トランジスタ部と、
を備え、
前記第１トランジスタ部および前記第２トランジスタ部の対でＭ組が並列配置されており、
組みごとに各別に信号が入力されるように、各組の前記第１トランジスタ部および前記第２トランジスタ部の各信号入力側が共通に接続されもしくは接続可能であり、
各組の前記第１トランジスタ部および前記第２トランジスタ部の各信号出力側は共通に接続されもしくは接続可能であり、
ある組の前記第１トランジスタが他の全ての組の前記第２トランジスタ部のそれぞれ異なる何れか１つの前記第２トランジスタと各制御入力端が共通に接続されもしくは接続可能であり、
前記第１トランジスタの制御入力端に入力される制御信号のアクティブレベルが、他組の各第２トランジスタの制御入力端にはインアクティブレベルとして入力されることにより、何れか１つの組に入力された信号を選択して出力する
半導体装置。
【請求項１１】
信号の入力側と出力側を逆に取り扱うことで、１入力−複数出力型の信号選択回路として機能する
請求項４〜１０の内の何れか一項に記載の半導体装置。
【請求項１２】
単位画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
前記画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
各列の前記ＡＤ変換部の後段にそれぞれ設けられ、前記ＡＤ変換部で変換されたデジタルデータを保持するデータ保持回路を具備するデータ記憶部と、
Ｍ列（Ｍは３以上の正の整数）の前記データ保持回路のデータの何れかを選択する信号選択部と、
前記信号選択部で選択されるデータに基づきデータ転送用の信号線を駆動する転送駆動部と、
前記転送駆動部を制御してデータを前記信号線を介して後段回路に転送させる水平走査部と、
を備え、
前記信号選択部は、
第１の導電型の第１トランジスタを１つ有する第１トランジスタ部および前記第１の導電型とは異なる第２の導電型の第２トランジスタが“Ｍ−１”個縦続接続された第２トランジスタ部との対でＭ組が並列配置されており、
各組の前記第１トランジスタ部および前記第２トランジスタ部の各信号入力側は共通に接続され、かつ組ごとに各別の前記データ保持回路からデータが入力され、
各組の前記第１トランジスタ部および前記第２トランジスタ部の各信号出力側は共通に前記転送駆動部に接続されている
ことを特徴とする固体撮像装置。
【請求項１３】
前記第１トランジスタと前記第２トランジスタが相補接続されている相補スイッチが２つ並列接続されて構成されている２入力−１出力型の信号選択部をさらに備え、
前記３入力−１出力型の信号選択部の信号入力側に前記２入力−１出力型の信号選択部を３つ有し、
前記３入力−１出力型の信号選択部の各入力側に前記２入力−１出力型の信号選択部からの出力信号が各別に入力される
請求項１２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および固体撮像装置に関する。より詳細には、複数の信号の内の何れか１つを選択して出力する、あるいは逆に、１つの信号を、複数の出力先の何れかに選択して出力する信号選択機能を持つ半導体装置および当該信号選択機能を利用する固体撮像装置に関する。
【背景技術】
【０００２】
画像処理装置や撮像装置・固体撮像装置などの各種の電子機器や半導体装置においては、複数系統の各信号の何れかを選択して１系統の出力にする、あるいは逆に１系統の信号を複数系統の何れかに選択して出力する信号選択回路が用いられることがある。
【０００３】
信号選択回路としては、たとえば、ｐチャネル型のＭＯＳトランジスタ（ｐＭＯＳ）とｎチャネル型のＭＯＳトランジスタ（ｎＭＯＳ）を相補型に並列接続した１対の相補スイッチ（トランスファーゲートやトランスミッションゲート）を入出力間に配置するものが知られている（たとえば特許文献１〜３を参照）。ＭＯＳトランジスタに代えてバイポーラトランジスタで構成することもある。
【０００４】
【特許文献１】特開平１０−９３０６９号公報
【特許文献２】特開平１１−１６６８６３号公報
【特許文献３】特開昭６３−１０７２２２号公報
【０００５】
特許文献１〜３に記載の仕組みから明らかなように、各相補スイッチ（ｐＭＯＳおよびｎＭＯＳ）は、相補関係にある１対の選択制御信号により各別に制御される。
【０００６】
また、特許文献３に記載の仕組みでは、複数の相補スイッチの組合せで第１の信号選択回路を構成し、その出力側にさらに、複数の相補スイッチの組合せで第２の信号選択回路を構成し（以下複数段構成の信号選択回路と称する）、第１の信号選択回路には各別の信号を入力し、第２の信号選択回路の出力を１本の信号線に伝達するようにしている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、相補スイッチを並列に配置し各別に制御する構成の信号選択回路（以下単純構成の信号選択回路と称する）では、各相補スイッチは、相補関係にある１対の選択制御信号により各別に制御されるので、単純構成の信号選択回路が対応する信号入力数が多くなると制御配線数が多くなる難点がある。
【０００８】
たとえば、Ｍ入力−１出力型を考えた場合、制御配線は２×Ｍ本になり、信号選択回路が多数制御配線に接続されるようになると、制御配線を太くする必要が生じる。配線レイアウトの事情を考えた場合、制御配線数は極力減らすべきである。
【０００９】
たとえば特許文献３の図１に示されているように、相補関係にある１対の内の一方をインバータで論理反転することも考えられるが（以下改良構成の信号選択回路と称する）、この場合、インバータ用にトランジスタが増えてしまう。
【００１０】
特許文献３に記載の仕組みは、信号選択回路を縦続配置するので、信号入力数に対するトランジスタ数や制御配線数の割合を２×Ｍ本よりも少なくできる。しかしながら、特許文献３に記載の仕組みでは、信号の入出力間に、複数の信号選択回路が縦続接続されるので、当然にＭＯＳも縦続接続される。ｐチャネル型のＭＯＳトランジスタはｎチャネル型のＭＯＳトランジスタに比べると数倍低速である難点がある。このことは、ＭＯＳトランジスタに代えてバイポーラトランジスタで構成する場合についても言え、ＰＮＰトランジスタはＮＰＮトランジスタに比べて低速である。したがって、その縦続段数が増えると、直列ｐＭＯＳ数（あるいは直列ＰＮＰ数：以下同様）が多くなり、信号を信号線に高速で伝達することが困難になる。
【００１１】
このように、１つの信号選択回路が対応する信号入力数との関係において、制御配線、トランジスタ数、直列ｐＭＯＳ数の何れかの観点で依然として難点があり、全てが解決されているという信号選択回路が存在しないのが実情である。制御配線、トランジスタ数、直列ｐＭＯＳ数の何れかの観点でさらなる改善がされた新たな信号選択回路が求められている。新たな信号選択回路があれば、使用用途に合わせた信号選択回路の選択の幅が広がる。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、１つの信号選択回路が対応する信号入力数との関係において、各種ある従前の仕組みの何れかに対して、制御配線、トランジスタ数、直列ｐＭＯＳ数の少なくとも１つの観点でさらなる改善を図り、使用用途に合わせた信号選択回路の選択の幅を広げることのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の一態様は、第１の導電型の第１トランジスタを１つ有する第１トランジスタ部と、第１の導電型とは異なる第２の導電型の第２トランジスタが“Ｍ−１”個（Ｍは３以上の正の整数）縦続接続された第２トランジスタ部とを備えるものとする。そして、第１トランジスタ部および第２トランジスタ部の対でＭ組を並列配置する。
【００１４】
そして、このような構成のもので、信号選択機能を働かせる。たとえば、第１トランジスタ部と第２トランジスタ部の対でスイッチセルとし各入出力を共通に接続する。各スイッチセルの入出力の一方を各別の信号入力とし、他方を共通に接続して信号出力とする。
【００１５】
Ｍ組の第１トランジスタ部および第２トランジスタ部の内の何れか１つに対して、第１トランジスタの制御入力端に当該第１トランジスタをオンさせるアクティブレベルを入力し、このとき当該第１トランジスタが属する組の全ての第２トランジスタの制御入力端にも各第２トランジスタをオンさせるアクティブレベルを入力する。また、当該第１トランジスタが属さない他の組のそれぞれについては、第１トランジスタの制御入力端には当該第１トランジスタをオフさせるインアクティブレベルを入力し、かつ、少なくとも１つの第２トランジスタの制御入力端にも第２トランジスタをオフさせるインアクティブレベルを入力する。このような仕組みを採ることで、Ｍ×Ｍ個のトランジスタとＭ本の制御配線により、Ｍ入力−１出力型、あるいは逆に１入力−Ｍ出力型の信号選択機能が実現できる。
【００１６】
単純構成の信号選択回路に比べると制御信号線数は少なくなる。インバータを利用した改良構成の信号選択回路に比べるとトランジスタ数は少なくなる。
【００１７】
特に、ＭＯＳ構成にする場合は、第１トランジスタをｐＭＯＳかつ第２トランジスタをｎＭＯＳにし、バイポーラ構成にする場合は、第１トランジスタをＰＮＰトランジスタかつ第２トランジスタをＮＰＮトランジスタにするのがよい。第１トランジスタをｐＭＯＳやＰＮＰトランジスタにすると、入力数Ｍに関わらず直列ｐＭＯＳ数や直列ＰＮＰ数を確実に１つにできる。そのため、特許文献３に記載の仕組みの複数段構成の信号選択回路を利用して、２入力−１出力型の信号選択回路を複数段配置して３入力以上に対応する場合に比べると、直列ｐＭＯＳ数や直列ＰＮＰ数は確実に少なくなる。
【００１８】
このような信号選択回路は、複数段構成にも利用できる。その場合、トランジスタ数に鑑みれば、当該信号選択回路は３入力−１出力型とし、２つの相補スイッチで構成された２入力−１出力型の信号選択回路と組み合わせて複数段構成にするのがよい。特に、３入力−１出力型にした当該信号選択回路を最下段側に配置したものがよい。
【発明の効果】
【００１９】
本発明の一態様によれば、制御配線、トランジスタ数、直列ｐＭＯＳ数（ＰＮＰ数）の少なくとも１つの観点で、各種ある従前の仕組みの何れかに対して改善が図られた新たな信号選択機能を提供できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別や変形例別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２１】
＜半導体装置：基本構成＞
図１〜図１Ｄは、本実施形態の半導体装置の基本構成を説明する図である。ここで、図１および図１Ａは本実施形態の半導体装置４００の基本構成を示す図である。図１Ｂは本実施形態の半導体装置４００を制御する制御信号を説明する図である。図１Ｃは本実施形態の半導体装置４００に対する第１・第２比較例の半導体装置４００Ｘ，４００Ｙを示す図である。図１Ｄは本実施形態の半導体装置４００に対する第３比較例の半導体装置４００Ｚを示す図である。
【００２２】
図１に示すように、第１例の半導体装置４００Ａは、ｐＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）やＰＮＰトランジスタ（ＰＮＰ型のバイポーラトランジスタ）などの第１の導電型（第１導電型）の第１トランジスタ４０１を１つ有する第１トランジスタ部４０２と、ｎＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）やＮＰＮトランジスタ（ＮＰＮ型のバイポーラトランジスタ）などの第１の導電型とは異なる第２の導電型（第２導電型）の第２トランジスタ４０３が“Ｍ−１”個（Ｍは３以上の正の整数）縦続接続された第２トランジスタ部４０４を備える。半導体装置４００Ａは、第１トランジスタ部４０２と第２トランジスタ部４０４が対となって、Ｍ組並列に配置されている。
【００２３】
図では、ｐＭＯＳを第１トランジスタに使用しｎＭＯＳを第２トランジスタに使用する例で示している。“Ｍ−１”個のｎＭＯＳの第２トランジスタ４０３が縦続接続された第２トランジスタ部４０４は、全体としてもｎＭＯＳの性質を呈し、ｐＭＯＳの第１トランジスタ４０１と相補関係を持つ。バイポーラトランジスタで構成する場合は、第１トランジスタをＰＮＰ型のトランジスタに置き換え、第２トランジスタをＮＰＮ型のトランジスタに置き換えればよい。
【００２４】
なお、第１の導電型と第２の導電型は相補関係にあり、導電型を逆転させた構成にすることもできる。たとえば、図１Ａに示すように、第２例の半導体装置４００Ｂは、ｎＭＯＳやＮＰＮトランジスタなどの第１の導電型の第１トランジスタを１つ有する第１トランジスタ部４０２と、ｐＭＯＳやＰＮＰトランジスタなどの第１の導電型とは異なる第２の導電型の第２トランジスタが“Ｍ−１”個（Ｍは３以上の正の整数）縦続接続された第２トランジスタ部４０４を備える。半導体装置４００Ｂは、第１トランジスタ部４０２と第２トランジスタ部４０４が対となって、Ｍ組並列に配置されている。
【００２５】
図では、ｎＭＯＳを第１トランジスタに使用しｐＭＯＳを第２トランジスタに使用する例で示している。“Ｍ−１”個のｐＭＯＳの第２トランジスタ４０３が縦続接続された第２トランジスタ部４０４は、全体としてもｐＭＯＳの性質を呈し、ｎＭＯＳの第１トランジスタ４０１と相補関係を持つ。バイポーラトランジスタで構成する場合は、第１トランジスタをＮＰＮ型のトランジスタに置き換え、第２トランジスタをＰＮＰ型のトランジスタに置き換えればよい。
【００２６】
各トランジスタ４０１，４０３の制御入力端（ＭＯＳのゲートやバイポーラのベース）は、各トランジスタ４０１，４０３をオン／オフ制御する制御信号が入力される制御入力端４００CNT1，４００CNT2に接続されている。
【００２７】
各第１トランジスタ部４０２の第１トランジスタ４０１の入力端は信号用の各入力端４００IN1に個別に接続されている。各第１トランジスタ部４０２の第１トランジスタ４０１の出力端は第１トランジスタ部４０２で選択された信号用の各出力端４００OUT1に個別に接続されている。
【００２８】
各第２トランジスタ部４０４の最も信号入力側に近い第２トランジスタ４０３の入力端は信号用の各入力端４００IN2に個別に接続されている。各第２トランジスタ部４０４の最も信号出力側に近い第２トランジスタ４０３の出力端は第２トランジスタ部４０４で選択された信号用の各出力端４００OUT2に個別に接続されている。
【００２９】
このような構成の半導体装置４００の利用形態としては、入力端４００IN1 ，４００IN2 に入力された各信号の何れかを選択して出力端４００OUT1，４００OUT2から出力する信号選択機能が考えられる。このときの制御入力端４００CNT1，４００CNT2、入力端４００IN1 ，４００IN2 、出力端４００OUT1，４００OUT2の接続態様は次のようにする。
【００３０】
先ず、同一組の入力端４００IN1 ，４００IN2 を接続し、対となる第１トランジスタ部４０２と第２トランジスタ部４０４に同一信号が共通に入力されるようにする。全ての組の出力端４００OUT1，４００OUT2を共通に接続して、各第１トランジスタ部４０２_kと第２トランジスタ部４０４_kで選択された信号が１系統で後段側に伝達されるようにする。
【００３１】
これにより、対となる第１トランジスタ部４０２_kと第２トランジスタ部４０４_kのスイッチセルSW_Kは、第１トランジスタ４０１と第２トランジスタ４０３が相補接続されている相補スイッチ（ＣＭＯＳスイッチ）として機能するようになる。そしてこれをさらに、それらがＭ組並列接続されることで、半導体装置４００がＭ入力−１出力型の信号選択回路（Ｍ入力セレクタ）として機能するようにするべく、制御入力端４００CNT1_k，４００CNT2_kの接続を次のようにする。
【００３２】
すなわち、Ｍ個の第１トランジスタ部４０２および第２トランジスタ部４０４の内の何れか１つに対して、第１トランジスタ４０１の制御入力端４００CNT1_kに第１トランジスタ４０１をオンさせるアクティブレベルが入力されるときには、第１トランジスタ４０１が属するｋ組の全ての第２トランジスタ４０３の制御入力端４００CNT2_*（＊はｋ以外）にも各第２トランジスタ４０３をオンさせるアクティブレベルが入力されるようにする。第１トランジスタ４０１が属さない他の組のそれぞれについては、第１トランジスタ４０１の制御入力端４００CNT1_*（＊はｋ以外）には第１トランジスタ４０１をオフさせるインアクティブレベルが入力され、かつ、少なくとも１つの第２トランジスタ４０３の制御入力端４００CNT2_*（＊はｋを含んでよい）にも第２トランジスタ４０３をオフさせるインアクティブレベルが入力されるようにする。
【００３３】
このため、それぞれの組のアクティブレベルが入力される第１トランジスタ４０１の制御入力端４００CNT1_kは、当該第１トランジスタ４０１が属さない他の組の各第２トランジスタ部４０４との間で、それぞれ異なる何れか１つの第２トランジスタ４０３の制御入力端４００CNT2_kと接続する。
【００３４】
一例としては、図示のように、各組の第１トランジスタ部４０２の第１トランジスタ４０１の配置段ｊをそれぞれ異なるように配置する。そして、第１トランジスタ部４０２と対となる第２トランジスタ部４０４においては、第１トランジスタ４０１が配置されていない残りの段に“Ｍ−１”個の第２トランジスタ４０３を配置する。
【００３５】
このような状態で、全ての組を貫通するように、同一段の第１トランジスタ４０１の制御入力端４００CNT1_kおよび第２トランジスタ４０３の制御入力端４００CNT2_kを共通に接続するのが簡単な接続方法である。以下、ｋ組のｊ段の各トランジスタ４０１，４０３を、それぞれ第１トランジスタ４０１_k,j，第２トランジスタ４０３_k,jのように記す。各入出力端についても同様である。こうすることで、計Ｍ×Ｍ個のトランジスタ４０１，４０３を、Ｍ本の制御配線により制御できるようになる。
【００３６】
たとえば、１組の１段目の第１トランジスタ４０１_1,1の制御入力端４００CNT1_1は、１組を除く他の全てのｋ組の第２トランジスタ４０３_k,1の制御入力端４００CNT2_kと共通に接続する。２組の２段目の第１トランジスタ４０１_2,2の制御入力端４００CNT1_1は、２組を除く他の全てのｋ組の第２トランジスタ４０３_k,2の制御入力端４００CNT2_kと共通に接続する。以下同様に、ｊ組のｊ段目の第１トランジスタ４０１_j,jの制御入力端４００CNT1_1は、ｊ組を除く他の全てのｋ組の第２トランジスタ４０３_k,jの制御入力端４００CNT2_kと共通に接続する。
【００３７】
このような構成では、組ごとにｎＭＯＳ（もしくはｐＭＯＳ）が縦続接続にされる。各組との関係ではｐＭＯＳ，ｎＭＯＳの配置段の組合せが異なる。入力数Ｍ分だけ第１トランジスタ部４０２と第２トランジスタ部４０４の対が並列配置されている。トランジスタの導電型に関わらず各組の各段のトランジスタの制御入力端（ゲート）には共通に制御信号が入力される。縦続接続にしない方の第１トランジスタ４０１について制御信号をアクティブレベルに、このときのアクティブレベルが、他組の縦続接続にした第２トランジスタ４０３についてはインアクティブレベルが制御信号として入力されるようにすることで、信号の選択動作を行なう。
【００３８】
図では、作図や実際の配線レイアウトの容易性に鑑みて、Ｍ本の制御配線CNが直線状に配線されるように第１トランジスタ４０１の配置段が組みごとに異なり、第２トランジスタ４０３を残りの段に配置するように示しているが、このことは必須でない。各トランジスタへの制御配線の接続関係が後述する信号選択動作をするように維持される限り、第１トランジスタ４０１と第２トランジスタ４０３の配置段は図示したものに限定されない。このような配置段の変形例も、実質的に、第１トランジスタ４０１の配置段が組みごとに異なり、第２トランジスタ４０３が残りの段に配置され、縦続接続されていない第１トランジスタ４０１に入力される制御信号のアクティブレベルが、他組の縦続接続されている第２トランジスタ４０３についてはインアクティブレベルとなる構成と見なす。究極的には、ある組の第１トランジスタ４０１が他の全ての組の第２トランジスタ部４０４のそれぞれ異なる何れか１つの第２トランジスタ４０３と各制御入力端４００CNT が共通に接続され（あるいは接続可能で）、第１トランジスタ４０１の制御入力端４００CNT に入力される制御信号のアクティブレベルが、他組の第２トランジスタ４０３の制御入力端４００CNT にはインアクティブレベルとして入力される構成であればよい。
【００３９】
図１Ｂには、図１および図１Ａに示した半導体装置４００Ａ，４００Ｂにおける制御信号の与え方が示されている。ｋ組に入力される信号は入力ｋであるとする。ｐＭＯＳの場合、ゲート（制御入力端）をＬ（ロー）にするのがアクティブレベルで、ゲートをＨ（ハイ）にするのがインアクティブレベルであり、第１例の半導体装置４００Ａの場合は、図１Ｂ（１）に示すように、アクティブＬの制御信号 XCN_kが使用される。一方、ｎＭＯＳの場合、ゲートをＨにするのがアクティブレベルで、ゲートをＬにするのがインアクティブレベルであり、第２例の半導体装置４００Ｂの場合は、図１Ｂ（２）に示すように、アクティブＨの制御信号CN_kが使用される。
【００４０】
第１例の半導体装置４００Ａの場合、図１Ｂ（１）から分かるように、ｊ組の第１トランジスタ４０１_j,jの制御入力端４００CNT1_jがアクティブＬのとき、他の全ての組の第１トランジスタ４０１_*,*（＊はｊ以外）の制御入力端４００CNT1_*がインアクティブＨとなる。このインアクティブＨは、ｊ組の各第２トランジスタ４０３_j,*の制御入力端４００CNT2_j,*にとっては、アクティブＨとなる。その結果、ｊ組では、第１トランジスタ部４０２_jの第１トランジスタ４０１_j,jがオンするとともに、第２トランジスタ部４０２_jの全ての第２トランジスタ４０１_j,*がオンする。これに対して、ｊ組以外では、第１トランジスタ部４０２および第２トランジスタ４０３が全てオフする。これにより、ｊ組に入力された信号（入力ｊ）のみが選択されて出力されるようになる。Ｍ本の制御配線のうち１本のみをアクティブＬ（電位ロー）とし、残りの“Ｍ−１”本の制御配線をインアクティブＨ（電位ハイ）とすることで、信号選択ができる。
【００４１】
第２例の半導体装置４００Ｂの場合、図１Ｂ（２）から分かるように、ｊ組の第１トランジスタ４０１_j,jの制御入力端４００CNT1_jがアクティブＨのとき、他の全ての組の第１トランジスタ４０１_*,*（＊はｊ以外）の制御入力端４００CNT1_*がインアクティブＬとなる。このインアクティブＬは、ｊ組の各第２トランジスタ４０３_j,*の制御入力端４００CNT2_j,*にとっては、アクティブＬとなる。その結果、ｊ組では、第１トランジスタ部４０２_jの第１トランジスタ４０１_j,jがオンするとともに、第２トランジスタ部４０２_jの全ての第２トランジスタ４０１_j,*がオンする。これに対して、ｊ組以外では、第１トランジスタ部４０２および第２トランジスタ４０３が全てオフする。これにより、ｊ組に入力された信号（入力ｊ）のみが選択されて出力されるようになる。Ｍ本の制御配線のうち１本のみをアクティブＨ（電位ハイ）とし、残りの“Ｍ−１”本の制御配線をインアクティブＬ（電位ロー）とすることで、信号選択ができる。
【００４２】
このように、本実施形態の半導体装置４００Ａ、４００Ｂは、前述のような構成および使用に当たっての接続態様を採ることで、Ｍ入力−１出力型の信号選択回路が、Ｍ本の制御配線で、かつ、Ｍ×Ｍ個のトランジスタで実現されるようになる。加えて、本実施形態の半導体装置４００では、ｎＭＯＳとｐＭＯＳの両方を利用したトランスミッションゲート（詳細は後述する）が等価的に構成され、その性質を享受できる利点もある。
【００４３】
ここで、ｐＭＯＳを第１トランジスタ４０１に使用している第１例の半導体装置４００Ａと、ｎＭＯＳを第１トランジスタ４０１に使用している第２例の半導体装置４００Ｂを比較すると、半導体装置４００Ａは、入力数Ｍに関わらず、直列ｐＭＯＳ数が１個である点も加味すれば、制御配線数と直列ｐＭＯＳ数においてバランスよく削減できると言える。両者には、制御配線数やトランジスタ数は差異がないが、第２例の半導体装置４００Ｂでは、第２トランジスタ部４０４においてｐＭＯＳの第２トランジスタ４０３が直列接続されることの不利益が発生する。すなわち、ｐＭＯＳとｎＭＯＳを比較した場合、一般的にｎＭＯＳに対してｐＭＯＳは数倍低速である。よって、ｐＭＯＳが直列接続される第２例の半導体装置４００Ｂは第１例の半導体装置４００Ａよりも、入力の変化に対する出力の変化は遅く、信号遅延が大きくなる。
【００４４】
＜比較例＞
図１Ｃ（１）に示すように、第１比較例の半導体装置４００Ｘでは、第１トランジスタ４０１（ｐＭＯＳおよびｎＭＯＳの一方：ここではｐＭＯＳとする）と第２トランジスタ４０３（ｐＭＯＳおよびｎＭＯＳの他方：ここではｎＭＯＳとする）が相補接続されている相補スイッチ４０８がＭ個並列配置されてＭ入力−１出力型の信号選択回路５００Ｘとして機能するようになっている。相補接続とは、第１トランジスタ４０１と第２トランジスタ４０３が互いに他方を補うように並列に接続されていることである。
【００４５】
これにより、半導体装置４００Ｘは、第１トランジスタ４０１と第２トランジスタ４０３をＣＭＯＳ型で並列接続したアナログスイッチとして働くＣＭＯＳ構成のトランスファーゲートをＭ個持つ。ＣＭＯＳ構成のトランスファーゲートは、特にトランスミッションゲートやトランスミッションスイッチとも称される。
【００４６】
ｐＭＯＳの各第１トランジスタ４０１のゲートにはアクティブＬの制御信号 XCN_kが各別に入力され、ｎＭＯＳの各第２トランジスタ４０３のゲートにはアクティブＨの制御信号CN_kが各別に入力される。アクティブＬの制御信号 XCN_kとアクティブＨの制御信号CN_kは論理反転（相補関係）の関係にある。Ｍ入力−１出力型の信号選択回路５００Ｘとして機能する半導体装置４００Ｘは、２×Ｍ本の制御配線によって制御される。１対の制御信号CN_k， XCN_kなどのように相補関係にある制御信号を以下相補制御信号とも称する。
【００４７】
トランスミッションゲートつまりＣＭＯＳスイッチは、第１トランジスタ４０１のゲートがアクティブＬでかつ第２トランジスタ４０３のゲートがアクティブＨのときに双方がオンすることにより、入力されたデータをそのまま出力する。
【００４８】
アナログスイッチとしては、ｎＭＯＳとｐＭＯＳのどちらか一方のみによるトランジスタスイッチでもよいが、その場合、素子数は少ないもののオン抵抗や閾値電圧Ｖthの問題がある。加えて、閾値電圧Ｖthとも関係するが、デジタルデータのスイッチとして使用する場合、ｎＭＯＳはＬレベルは通せるがＨレベルは通せないし、ｐＭＯＳはＨレベルは通せるがＬレベルは通せないという問題も発生する。そこで、トランジスタ数が多くなってしまうが、ｎＭＯＳとｐＭＯＳを相補接続形で並列接続することによりＬレベルもＨレベルも通すことができる理想的なスイッチとして機能するトランスミッションゲートを採用している。その結果、第１比較例の半導体装置４００Ｘでは、Ｍ入力−１出力型の信号選択回路とするに当たり、２×Ｍ本の制御配線と２×Ｍ個のトランジスタが必要となる。
【００４９】
本実施形態の半導体装置４００Ａ，４００Ｂと第１比較例の半導体装置４００Ｘを比べた場合、トランジスタ数は半導体装置４００Ｘの方が少ないものの、制御配線数は半導体装置４００Ｘの方が多くなってしまう。たとえば、セレクタの利用態様として後述するように固体撮像装置（ＣＭＯＳセンサ）が考えられるが、この場合、全入力数Ｎは数百〜数千となることが想定され、それに対して３や６程度の入力数のセレクタが使用されると、非常に多くのセレクタが同一の制御配線でコントロールされることになる。セレクタが多数制御配線に接続されるようになると、制御配線を太くする必要が生じ、レイアウトの事情から制御配線数は極力減らすべきである。そのような観点において、制御配線数が少ない本実施形態の方が有利と考えられる。
【００５０】
制御配線数を少なくする仕組みとして、アクティブＬの制御信号とアクティブＨの制御信号が論理反転（相補関係）の関係にある点に着目した変形例を考えることができる。たとえば図１Ｃ（２）に示すように、第２比較例の半導体装置４００Ｙでは、アクティブＬの制御信号が入力されるｐＭＯＳの第１トランジスタ４０１のゲート側にそれぞれインバータ４０９を有する。各インバータ４０９には、対となるｎＭＯＳの第２トランジスタ４０３のゲートと共通にアクティブＨの制御信号が入力される。図示を割愛するが、アクティブＨの制御信号が入力されるｎＭＯＳの第２トランジスタ４０３のゲート側にそれぞれインバータ４０９を設け、各インバータ４０９に対となるｐＭＯＳの第１トランジスタ４０１のゲートと共通にアクティブＬの制御信号が入力されるようにしてもよい。
【００５１】
このように、Ｍ入力−１出力型の信号選択回路５００Ｙとして機能する第２比較例の半導体装置４００Ｙでは、アクティブＨの制御信号とアクティブＬの制御信号の一方について、他方をインバータ４０９により論理反転（相補関係）することで自身で該当信号を生成するようにしている。こうすることで、Ｍ入力−１出力型の信号選択回路は、Ｍ本の制御配線によって制御可能になる。
【００５２】
しかしながらこの場合、半導体装置４００Ｙはインバータ４０９の追加分だけ第１比較例の半導体装置４００Ｘよりも大きくなる。たとえば、インバータ４０９の構成として、図示のようにｐＭＯＳ４０９ｐとｎＭＯＳ４０９ｎが縦続接続されたＣＭＯＳインバータを採用すると、インバータ４０９部分でそれぞれ２個のトランジスタが必要になり、Ｍ入力の場合は２×Ｍ個のトランジスタが追加使用される。その結果、第２比較例の半導体装置４００Ｙでは、Ｍ入力−１出力型の信号選択回路とするに当たり、Ｍ本の制御配線と４×Ｍ個のトランジスタが必要となる。
【００５３】
本実施形態の半導体装置４００Ａ，４００Ｂと第２比較例の半導体装置４００Ｙを比べた場合、制御配線数は同じであるが、トランジスタ数は半導体装置４００Ｙの方が多くなるので、本実施形態の方が有利となる。
【００５４】
また、制御配線数を少なくする他の仕組みとして、図１Ｄ（１）に示す第３比較例（第１例）の半導体装置４００Ｚ_1のように、相補スイッチ４０８が２個並列接続された２入力−１出力型の信号選択回路（２入力セレクタ５０２Ｖ）を２＾（Ｋ−１）個ずつ多段に配置して、２＾Ｋ入力−１出力型の信号選択回路５００Ｚ_1にすることも考えられる。また、図１Ｄ（２）に示す第３比較例（第２例）の半導体装置４００Ｚ_2のように所定の段で所定数の２入力セレクタ５０２Ｖを割愛してその下段の２入力セレクタ５０２Ｖに信号を直接入力する形態を採ることで２＾Ｋに限定されない任意の入力数ＭとするＭ入力−１出力型の信号選択回路５００Ｚ_2への対処も可能である。
【００５５】
２入力セレクタ５０２Ｖは、他方の相補スイッチ４０８との間で、ｐＭＯＳとｎＭＯＳの各ゲートが共通に接続される。そして、同一段では、それらゲートが共通に接続されている。各段では、２入力セレクタ５０２Ｖに、相補関係にある１対の制御信号CN_k， XCN_kが共通に入力される。
【００５６】
なお、図示しないが、図１Ｄ（１），（２）においても、図１Ａ（２）と同様に、インバータ４０９を設け、相補制御信号の一方を論理反転して他方を生成する仕組みを採ることも考えられる。
【００５７】
これら第３比較例の半導体装置４００Ｚでは、入力数Ｍに関わらず、制御配線数は本実施形態の半導体装置４００Ａ，４００Ｂと同程度もしくは以下になることが推測される。一方、３入力ではトランジスタ数が本実施形態の半導体装置４００Ａ，４００Ｂよりも多くなる。４入力以上ではトランジスタ数が本実施形態の半導体装置４００Ａ，４００Ｂよりも少なくなる。しかしながら、第３比較例の半導体装置４００Ｚでは、入力数Ｍに関わらず、ｐＭＯＳが直列接続されることの不利益が発生する。このことは、本実施形態の第２例の半導体装置４００Ｂと似通った現象である。よって、第３比較例の半導体装置４００Ｚは、入力数Ｍに関わらず、本実施形態の第１例の半導体装置４００Ａに比べると、遅延が大きくなってしまう。
【００５８】
＜信号選択回路：基本構成＞
図２〜図２Ｃは、本実施形態の信号選択回路の基本構成を説明する図である。本実施形態の信号選択回路５００は、前述の本実施形態の半導体装置４００Ａ，４００Ｂの仕組みを利用して、各トランジスタの端子の接続態様や信号の入出力端との接続関係を予め信号選択回路としての使用に特化して構成したものである。いわゆるセレクタ用の集積回路として市場に提供する場合に好適な構成である。
【００５９】
前述のＭ入力−１出力型の信号選択回路として使用可能な半導体装置４００の各入出力端のままでセレクタ用の集積回路（信号選択回路）として提供することも可能である。しかしながらその場合、当然に端子数が多くなり、ユーザ側でパターンレイアウトを行なうなど使い勝手が悪いし端子コストも掛かる。その対策として、本実施形態の信号選択回路５００は、予めＭ入力−１出力型の信号選択回路用として必要な最低限の入出力端子のみにしてユーザに提供する仕組みをとる。
【００６０】
図２に示す第１例の信号選択回路５００Ａは、第１例の半導体装置４００Ａに対応するもので、図２Ａに示す第２例の信号選択回路５００Ｂは、第２例の半導体装置４００Ｂに対応するものである。信号選択回路５００Ａ，５００Ｂは、外部から信号が入力されるＭ個の信号入力端５００IN_kと、１個の信号出力端５００OUT と、Ｍ個の制御入力端５００CNT_k を有する。
【００６１】
対となる第１トランジスタ部４０２_kの入力端４００IN1_k と第２トランジスタ部４０４_kの入力端４００IN2_k が共通に信号入力端５００IN_kに接続されている。信号入力端５００IN_kには入力ｋが信号として入力される。全ての組の出力端４００OUT1_k，４００OUT2_kは共通に信号出力端５００OUT に接続され、ここから信号選択回路５００Ａ，５００Ｂで選択された何れかの入力ｋが出力される。
【００６２】
各組の第１トランジスタ部４０２の第１トランジスタ４０１は、それぞれ異なる段位置（ｊ段）に配置されている。第１トランジスタ部４０２と対となる第２トランジスタ部４０４においては、第１トランジスタ４０１が配置されていない残りの段に“Ｍ−１”個の第２トランジスタ４０３が配置されている。全ての組を貫通するように、同一段の第１トランジスタ４０１のゲートおよび第２トランジスタ４０３のゲートが共通に接続され、制御入力端５００CNT_k に接続されている。
【００６３】
これにより、それぞれの組のアクティブレベルが入力される第１トランジスタ４０１_j,jのゲートは、当該第１トランジスタ４０１_j,jが属さない他の組の各第２トランジスタ部４０４_*（ jを除く）との間で、それぞれ異なる何れか１つの第２トランジスタ４０３_*,*（ j,jを除く）のゲートと共通に制御入力端５００CNT_j に接続される。
【００６４】
全体として、計Ｍ×Ｍ個のトランジスタ４０１，４０３を、Ｍ本の制御配線により制御するＭ入力−１出力型の信号選択回路５００Ａ，５００Ｂが構成されている。この本実施形態の信号選択回路５００Ａ，５００Ｂの動作は、前述の本実施形態の半導体装置４００Ａ，４００Ｂを信号選択回路として使用する場合と同様であるので、ここでは説明を割愛する。その代わりに、以下に具体的な構成を示して説明する。
【００６５】
なお、本実施形態の半導体装置４００Ａ，４００Ｂの信号選択回路５００としての使用や、本実施形態の信号選択回路５００Ａ，５００Ｂは、Ｍ入力−１出力型（いわゆるマルチプレクサ：multiplexer ）としての使用・構成に限らない。一般的な信号選択回路（セレクタ回路）と同様に、信号の入出力の扱いを逆にした１入力−Ｍ出力型（いわゆるデマルチプレクサ：demultiplexer ）としての使用・構成も可能であり、そのような変形も本実施形態の範囲である。たとえば図２Ｂに示す第３例の信号選択回路５００Ｃは第１例の信号選択回路５００Ａの入出力を逆にし、図２Ｃに示す第４例の信号選択回路５００Ｄは第２例の信号選択回路５００Ｂの入出力を逆にしたものである。トランジスタがオンすることで入出力間に信号が伝達されるものであるから、ＭＯＳを使用する場合は特段の回路変更もなく対処可能であるし、バイポーラトランジスタを使用する場合は信号の伝達方向に合わせてトランジスタのエミッタ・コレクタを配置すればよい。
【００６６】
＜３入力セレクタ：基本＞
図３〜図３Ｂは、本実施形態の信号選択回路５００の第１具体例である３入力−１出力型の信号選択回路５００（３入力−１出力型の入力セレクタ５０２、以下３入力セレクタ５０２Ａと称する）を説明する図である。ここで、図３は本実施形態の３入力セレクタ５０２Ａの回路構成を示す図である。図３Ａは本実施形態の３入力セレクタ５０２Ａを１次元に複数（図では３つ）並べたセレクタ群を示す図である。図３Ｂは、本実施形態の３入力セレクタ５０２Ａを制御する制御信号を説明する図である。
【００６７】
図３に示すように、３入力セレクタ５０２Ａは、ｐＭＯＳの第１トランジスタ４０１_1,1を１つ有する第１トランジスタ部４０２_1と、２個のｎＭＯＳの第２トランジスタ４０３_1,2，４０３_1,3が縦続接続された第２トランジスタ部４０４_1を備える。第１トランジスタ４０１_1,1のソースと第２トランジスタ４０３_1,2のドレインは、入力１が入力される信号入力端５００IN_1に共通に接続されている。
【００６８】
３入力セレクタ５０２Ａはさらに、ｐＭＯＳの第１トランジスタ４０１_2,2を１つ有する第１トランジスタ部４０２_2と、２個のｎＭＯＳの第２トランジスタ４０３_2,1，４０３_2,3が縦続接続された第２トランジスタ部４０４_2を備える。第１トランジスタ４０１_2,2のソースと第２トランジスタ４０３_2,1のドレインは、入力２が入力される信号入力端５００IN_2に共通に接続されている。
【００６９】
３入力セレクタ５０２Ａはさらに、ｐＭＯＳの第１トランジスタ４０１_3,3を１つ有する第１トランジスタ部４０２_3と、２個のｎＭＯＳの第２トランジスタ４０３_3,1，４０３_3,2が縦続接続された第２トランジスタ部４０４_3を備える。第１トランジスタ４０１_3,3のソースと第２トランジスタ４０３_3,1のドレインは、入力３が入力される信号入力端５００IN_3に共通に接続されている。
【００７０】
第１トランジスタ４０１_1,1のドレイン、第２トランジスタ４０３_1,3のソース、第１トランジスタ４０１_2,2のドレイン、第２トランジスタ４０３_2,3のソース、第１トランジスタ４０１_3,3のドレイン、第２トランジスタ４０３_3,2のソースは、信号出力端５００OUT に共通に接続されている。
【００７１】
第１トランジスタ４０１_1,1のゲートと第２トランジスタ４０３_2,1，４０３_3,1のゲートは、制御信号XAが入力される制御入力端５００CNT_1 に共通に接続されている。第１トランジスタ４０１_2,2のゲートと第２トランジスタ４０３_1,2，４０３_3,2のゲートは、制御信号XBが入力される制御入力端５００CNT_2 に共通に接続されている。第１トランジスタ４０１_3,3のゲートと第２トランジスタ４０３_1,3，４０３_2,3のゲートは、制御信号XCが入力される制御入力端５００CNT_3 に共通に接続されている。
【００７２】
図３Ａに示すように、３入力セレクタ５０２Ａを１次元に複数並べたセレクタ群においては、制御信号XA，XB，XCが各３入力セレクタ５０２Ａ_1，５０２Ａ_2，５０２Ａ_3で共通に使用されるように接続される。
【００７３】
制御信号XA，XB，XCは何れも、ｐＭＯＳの第１トランジスタ４０１_1,1，４０１_2,2，４０１_3,3にとってはアクティブＬであるが、ｎＭＯＳの各第２トランジスタ４０３にとってはインアクティブＬである。このため、図３Ｂに示すように、制御信号XAがＬで制御信号XB，XCがＨのときには入力１が選択され信号出力端５００OUT から出力される。制御信号XBがＬで制御信号XA，XCがＨのときには入力２が選択され信号出力端５００OUT から出力される。制御信号XCがＬで制御信号XA，XBがＨのときには入力３が選択され信号出力端５００OUT から出力される。３つの制御信号XA，XB，XCの内の何れか１つのみを電位ローとし、残りの２つを電位ハイとすることで入力１，２，３の何れかを選択して信号出力端５００OUT から出力する動作が行なわれる。
【００７４】
＜３入力セレクタの比較＞
図４〜図４Ｆは、本実施形態の３入力セレクタ５０２Ａと比較例との対比を説明する図である。ここで、図４は第１比較例の３入力セレクタ５０２Ｗの回路構成を示す図である。図４Ａは第２比較例の３入力セレクタ５０２Ｘの回路構成を示す図である。図４Ｂは第３比較例の３入力セレクタ５０２Ｙの回路構成を示す図である。図４Ｃは第４比較例の３入力セレクタ５０２Ｚの回路構成を示す図である。図４Ｄは第１比較例の３入力セレクタ５０２Ｗを１次元に複数並べたセレクタ群を示す図である。図４Ｅおよび図４Ｆは、本実施形態の３入力セレクタ５０２Ａの作用効果を比較例との対比で纏めた図である。
【００７５】
図４に示す第１比較例の３入力セレクタ５０２Ｗは、図１Ｃ（１）に示した思想のもので、３つの相補スイッチ４０８_1，４０８_2，４０８_3を有する。相補スイッチ４０８_1，４０８_2，４０８_3は、各入力側が対応する信号入力端５００IN_1，５００IN_2，５００IN_3に個別に接続され、各出力側が信号出力端５００OUT に共通に接続されている。ｎＭＯＳの第１トランジスタ４０１_1，４０１_2，４０１_3にはそれぞれ制御信号 A， B， Cが各別に入力され、ｐＭＯＳの第２トランジスタ４０３_1，４０３_2，４０３_3にはそれぞれ制御信号XA，XB，XCが各別に入力される。制御信号 A， B， Cと制御信号XA，XB，XCは相補関係にある。
【００７６】
図４Ｄに示すように、第１比較例の３入力セレクタ５０２Ｗを１次元に複数並べたセレクタ群においては、制御信号XA，XB，XCと制御信号XA，XB，XCがそれぞれ各３入力セレクタ５０２Ｗ_1，５０２Ｗ_2，５０２Ｗ_3で共通に使用されるように接続される。６本の制御配線が、３入力セレクタ５０２Ｗの配列方向に沿って延びる。
【００７７】
図４Ｅに示すように、３入力セレクタ５０２Ｗは、制御配線数（以下ＣＮ数と記すこともある）は６本、トランジスタ数（以下ＴＲ数と記すこともある）は６個で、制御配線数が多くなってしまう。
【００７８】
図４Ａに示す第２比較例の３入力セレクタ５０２Ｘは、図１Ｃ（２）に示した思想のもので、第１比較例の３入力セレクタ５０２Ｘに対して、相補制御信号の一方（制御信号XA，XB，XCが入力されるｐＭＯＳの第２トランジスタ４０３_1，４０３_2，４０３_3のゲート側にそれぞれ、ｐＭＯＳ４０９ｐとｎＭＯＳ４０９ｎが縦続接続されたインバータ４０９_1，４０９_2，４０９_3（ＣＭＯＳインバータ）が追加されている。インバータ４０９_1，４０９_2，４０９_3には、対となるｎＭＯＳの第１トランジスタ４０１_1，４０１_2，４０１_3のゲートと共通に相補制御信号の他方である制御信号 A， B， Cが各別に入力され、制御信号XA，XB，XCを各別に生成する。
【００７９】
図４Ｅに示すように、３入力セレクタ５０２Ｘは、制御信号 A， B， Cをインバータ４０９により論理反転（相補関係）することで自身で制御信号XA，XB，XCを生成するので、第１比較例の３入力セレクタ５０２Ｗに対して、制御配線数は半分の３本に削減されるが、トランジスタ数は３個のインバータ４０９（ＴＲ数＝２）のために６個増加し１２個となり、トランジスタ数が多くなってしまう。
【００８０】
図４Ｂに示す第３比較例の３入力セレクタ５０２Ｙは、２個の相補スイッチ４０８_1，４０８_2が並列接続された２入力セレクタ５０２Ｖが１個ずつ２段に配置されている。１段目の２入力セレクタ５０２Ｖ_1は、一方の入力端は入力１が入力される信号入力端５００IN_1に接続され、他方の入力端は入力２が入力される信号入力端５００IN_2に接続されている。２段目の２入力セレクタ５０２Ｖ_2は、一方の入力端は１段目の２入力セレクタ５０２Ｖ_1の出力に接続され、他方の入力端は入力３が入力される信号入力端５００IN_3に接続され、出力端は信号出力端５００OUT に接続されている。
【００８１】
２入力セレクタ５０２Ｖ_1，５０２Ｖ_2はそれぞれ、相補スイッチ４０８_1，４０８_2の間で、互いにｐＭＯＳとｎＭＯＳの各ゲートが共通に接続されている。１段目の２入力セレクタ５０２Ｖ_1には相補関係にある制御信号 Aと制御信号XAが入力される。２段目の２入力セレクタ５０２Ｖ_2には相補関係にある制御信号 Dと制御信号XDが入力される。
【００８２】
図４Ｅに示すように、３入力セレクタ５０２Ｙは、制御配線数が４本であり、トランジスタ数は８個であり、制御配線数はまだ多い。加えて、入力と出力の間にｐＭＯＳが最大２段入り（入力１や入力２が選択されるとき）、遅延が大きくなってしまう。
【００８３】
図４Ｃに示す第４比較例の３入力セレクタ５０２Ｚは、第３比較例の３入力セレクタ５０２Ｙをベースに、インバータ４０９_1，４０９_2（ＣＭＯＳインバータ）を追加している。インバータ４０９_1は、入力に制御信号 Aが入力され制御信号XAを生成する。インバータ４０９_2は、入力に制御信号 Dが入力され制御信号XDを生成する。
【００８４】
図４Ｅに示すように、３入力セレクタ５０２Ｚは、制御信号 A， Dをインバータ４０９により論理反転（相補関係）することで自身で制御信号XA，XDを生成するので、第３比較例の３入力セレクタ５０２Ｙに対して、制御配線数は半分の２本に削減できるが、トランジスタ数は２個のインバータ４０９（ＴＲ数＝２）のために４個増加し１２個となり、トランジスタ数が多くなってしまう。加えて、この場合も入力と出力の間にｐＭＯＳが最大２段入り（入力１や入力２が選択されるとき）、遅延が大きくなってしまう。
【００８５】
このように、第１〜第４比較例の３入力セレクタ５０２Ｗ〜５０２Ｚでは、トランジスタ数が多くなってしまうか、制御配線が多くなってしまうかの何れかとなってしまう。
【００８６】
これに対して、本実施形態の３入力セレクタ５０２Ａでは、図４Ｅに示すように、制御配線数が３本で、トランジスタ数が９個である。制御配線数を３以下にする必要がある場合は、トランジスタ数を最少にでき、トランジスタ数を９以下にする必要がある場合は制御配線数を最少にできる。第１〜第４比較例に比べて本実施形態の３入力セレクタ５０２Ａの方が、制御配線数とトランジスタ数においてバランスよく削減できていることが分かる。また本実施形態の３入力セレクタ５０２Ａでは、直列ｐＭＯＳ数が１個であり、入力の変化に対する出力の変化は高速である。トランジスタ数と制御配線数と直列ｐＭＯＳ数をバランスよく削減でき信号選択回路（セレクタ）の新たな選択肢となる。加えて、プリチャージなどは行なわなくてよい。制御配線数、トランジスタ数をバランスよく減らし、さらに直列ｐＭＯＳ数も減らすことができる３入力セレクや、３入力セレクタを１次元に複数並べたセレクタ群を実現できる。
【００８７】
＜３入力セレクタ：第１変形例＞
図５は、本実施形態の信号選択回路５００の第２具体例である３入力−１出力型の信号選択回路５００（以下第１変形例の３入力セレクタ５０２Ｂと称する）を１次元に複数並べたセレクタ群を示す図である。
【００８８】
第１変形例の各３入力セレクタ５０２Ｂ_kは、前述の３入力セレクタ５０２Ａをベースに、ｐＭＯＳ５０９ｐとｎＭＯＳ５０９ｎが縦続接続されたインバータ５０９_1，５０９_2，５０９_3（ＣＭＯＳインバータ）を追加している。各インバータ５０９_1は、制御信号 Aが共通に入力され、各別に制御信号XA_kを生成する。各インバータ５０９_2は、制御信号 Bが共通に入力され、各別に制御信号XB_kを生成する。各インバータ５０９_3は、制御信号 Cが共通に入力され、各別に制御信号XC_kを生成する。
【００８９】
各３入力セレクタ５０２Ｂ_kの制御ノードは、制御信号XA_1，XB_1，XC_1、制御信号XA_2，XB_2，XC_2、制御信号XA_3，XB_3，XC_3と異なるが、共通の制御信号 A， B， Cによってドライブされ、各３つある制御信号XA_1，XB_1，XC_1、制御信号XA_2，XB_2，XC_2、制御信号XA_3，XB_3，XC_3の組はそれぞれ同様に振る舞う。信号選択動作としては、３入力セレクタ５０２Ａと大差がない。
【００９０】
ただし、各３入力セレクタ５０２Ｂ_kは、トランジスタ数は３個のインバータ５０９_k（ＴＲ数＝２）のために６個増加し１８個になり、トランジスタ数が多くなってしまう。制御配線数とトランジスタ数におけるバランスの観点では基本構成の３入力セレクタ５０２Ａより劣るが、少なくとも第１・第３比較例よりも制御配線数を少なくできるし、直列ｐＭＯＳ数を確実に「１」にできる。制御配線数と直列ｐＭＯＳ数においてバランスよく削減できていると言える。
【００９１】
＜３入力セレクタ：第２変形例＞
図６〜図６Ｂは、本実施形態の信号選択回路５００の第３具体例である３入力−１出力型の信号選択回路５００（以下第２変形例の３入力セレクタ５０２Ｃと称する）を説明する図である。ここで、図６は３入力セレクタ５０２Ｃの回路構成を示す図である。図６Ａは第２変形例の３入力セレクタ５０２Ｃを１次元に複数（図では３つ）並べたセレクタ群を示す図である。図６Ｂは、第２変形例の３入力セレクタ５０２Ｃを制御する制御信号を説明する図である。
【００９２】
第２変形例の３入力セレクタ５０２Ｃは、３入力セレクタ５０２Ａに対して、第１トランジスタ４０１、第２トランジスタ４０３について、ｐＭＯＳとｎＭＯＳの使用を逆にしたものである。
【００９３】
図６に示すように、３入力セレクタ５０２Ｃは、ｎＭＯＳの第１トランジスタ４０１_1,1を１つ有する第１トランジスタ部４０２_1と、２個のｐＭＯＳの第２トランジスタ４０３_1,2，４０３_1,3が縦続接続された第２トランジスタ部４０４_1を備える。第１トランジスタ４０１_1,1のソースと第２トランジスタ４０３_1,2のドレインは、入力１が入力される信号入力端５００IN_1に共通に接続されている。
【００９４】
３入力セレクタ５０２Ｃはさらに、ｎＭＯＳの第１トランジスタ４０１_2,2を１つ有する第１トランジスタ部４０２_2と、２個のｐＭＯＳの第２トランジスタ４０３_2,1，４０３_2,3が縦続接続された第２トランジスタ部４０４_2を備える。第１トランジスタ４０１_2,2のソースと第２トランジスタ４０３_2,1のドレインは、入力２が入力される信号入力端５００IN_2に共通に接続されている。
【００９５】
３入力セレクタ５０２Ｃはさらに、ｎＭＯＳの第１トランジスタ４０１_3,3を１つ有する第１トランジスタ部４０２_3と、２個のｐＭＯＳの第２トランジスタ４０３_3,1，４０３_3,2が縦続接続された第２トランジスタ部４０４_3を備える。第１トランジスタ４０１_3,3のソースと第２トランジスタ４０３_3,1のドレインは、入力３が入力される信号入力端５００IN_3に共通に接続されている。
【００９６】
第１トランジスタ４０１_1,1のドレイン、第２トランジスタ４０３_1,3のソース、第１トランジスタ４０１_2,2のドレイン、第２トランジスタ４０３_2,3のソース、第１トランジスタ４０１_3,3のドレイン、第２トランジスタ４０３_3,2のソースは、信号出力端５００OUT に共通に接続されている。
【００９７】
第１トランジスタ４０１_1,1のゲートと第２トランジスタ４０３_2,1，４０３_3,1のゲートは、制御信号 Aが入力される制御入力端５００CNT_1 に共通に接続されている。第１トランジスタ４０１_2,2のゲートと第２トランジスタ４０３_1,2，４０３_3,2のゲートは、制御信号 Bが入力される制御入力端５００CNT_1 に共通に接続されている。第１トランジスタ４０１_3,3のゲートと第２トランジスタ４０３_1,3，４０３_2,3のゲートは、制御信号 Cが入力される制御入力端５００CNT_1 に共通に接続されている。
【００９８】
図６Ａに示すように、３入力セレクタ５０２Ｃを１次元に複数並べたセレクタ群においては、制御信号 A， B， Cが各３入力セレクタ５０２Ｃ_1，５０２Ｃ_2，５０２Ｃ_3で共通に使用されるように接続される。
【００９９】
制御信号 A， B， Cは何れも、ｎＭＯＳの第１トランジスタ４０１_1,1，４０１_2,2，４０１_3,3にとってはアクティブＨであるが、ｐＭＯＳの各第２トランジスタ４０３にとってはインアクティブＨである。このため、図６Ｂに示すように、制御信号 AがＨで制御信号 B， CがＬのときには入力１が選択され信号出力端５００OUT から出力される。制御信号 BがＨで制御信号 A， CがＬのときには入力２が選択され信号出力端５００OUT から出力される。制御信号 CがＨで制御信号 A， BがＬのときには入力３が選択され信号出力端５００OUT から出力される。３つの制御信号 A， B， Cの内の何れか１つのみを電位ハイとし、残りの２つを電位ローとすることで入力１，２，３の何れかを選択して信号出力端５００OUT から出力する動作が行なわれる。
【０１００】
第２変形例の３入力セレクタ５０２Ｃは、３入力セレクタ５０２Ａに対して、第１トランジスタ４０１、第２トランジスタ４０３についてｐＭＯＳとｎＭＯＳの使用を逆にしており、制御信号レベルの扱いも逆になるが、基本的な信号選択動作においては大差がない。制御配線数が３本で、トランジスタ数が９個である点も３入力セレクタ５０２Ａと同じであり、第１〜第４比較例に比べて３入力セレクタ５０２Ｃの方が、制御配線数とトランジスタ数においてバランスよく削減できるし、プリチャージなどは行なわなくてよい。
【０１０１】
ただし、何れの入力が選択される場合も、入力と出力の間にｐＭＯＳが２段入り、遅延が大きくなってしまう。３入力セレクタ５０２Ａより入力の変化に対する出力の変化は遅くなる。
【０１０２】
図示しないが、この３入力セレクタ５０２Ｃをベースにして、３入力セレクタ５０２Ａをベースにした第１変形例と同様の変形構成を採ることもできる。このような変形例でも、少なくとも第１・第３比較例よりも制御配線数を少なくできる。
【０１０３】
＜４入力セレクタ：基本＞
図７および図７Ａは、本実施形態の信号選択回路５００の第４具体例である４入力−１出力型の信号選択回路５００（以下第１例の４入力セレクタ５０２Ｄと称する）を説明する図である。ここで、図７は、第１例の４入力セレクタ５０２Ｄの回路構成を示す図である。図７Ａは、第１例の４入力セレクタ５０２Ｄを制御する制御信号を説明する図である。
【０１０４】
４入力対応とするため、４入力セレクタ５０２Ｄは、第１トランジスタ部４０２_kと第２トランジスタ部４０４_kの対を４組持ち、各第２トランジスタ部４０４_kに３つのｎＭＯＳの第２トランジスタ４０３_k,jを縦続接続している。ゲート、ソース、ドレインの接続態様の考え方は、半導体装置４００Ａや信号選択回路５００Ａや３入力セレクタ５０２Ａの場合と同様である。たとえば、入力４が入力される４組目の第１トランジスタ４０１_4,4のゲートと第２トランジスタ４０３_1,4，４０３_2,4，４０３_3,4のゲートは、制御信号XDが入力される制御入力端５００CNT_4 に共通に接続されている。
【０１０５】
制御信号XA，XB，XC，XDは何れも、ｐＭＯＳの第１トランジスタ４０１_1,1，４０１_2,2，４０１_3,3，４０１_4,4にとってはアクティブＬであるが、ｎＭＯＳの各第２トランジスタ４０３にとってはインアクティブＬである。このため、図７Ａに示すように、制御信号XAがＬで制御信号XB，XC，XDがＨのときには入力１が選択され信号出力端５００OUT から出力される。制御信号XBがＬで制御信号XA，XC，XDがＨのときには入力２が選択され信号出力端５００OUT から出力される。制御信号XCがＬで制御信号XA，XB，XDがＨのときには入力３が選択され信号出力端５００OUT から出力される。制御信号XDがＬで制御信号XA，XB，XCがＨのときには入力４が選択され信号出力端５００OUT から出力される。４個の制御信号XA，XB，XC，XDの内の何れか１つのみを電位ローとし、残りの３つを電位ハイとすることで入力１，２，３，４の何れかを選択して信号出力端５００OUT から出力する動作が行なわれる。
【０１０６】
＜４入力セレクタの比較＞
図７Ｂは、第１例の４入力セレクタ５０２Ｄと比較例との対比を説明する図である。４入力セレクタ５０２Ｄの作用効果を比較例との対比で纏めて示している。
【０１０７】
図示を割愛するが、各比較例は次のような構成である。第１比較例の４入力セレクタは、第１比較例の３入力セレクタ５０２Ｗと同様に図１Ｃ（１）に示した思想のもので、４個の相補スイッチ４０８を有する構成である。各相補スイッチ４０８は、制御信号 A， B， C， Dと制御信号XA，XB，XC，XDの対で制御される。第１比較例の４入力セレクタは、３入力セレクタ５０２Ｙとの比較では、制御配線数は２本追加され８（＝２×４）本になり、１つの相補スイッチ４０８が追加されるのでトランジスタ数が２つ増加し８個となる。
【０１０８】
第２比較例の４入力セレクタは、第２比較例の３入力セレクタ５０２Ｘと同様に図１Ｃ（２）に示した思想のもので、第１比較例の４入力セレクタをベースに、４個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方（制御信号 A， B， C， D）に基づき相補制御信号の他方（制御信号XA，XB，XC，XD）を各別に生成する。第２比較例の４入力セレクタは、第１比較例の４入力セレクタに対して、制御配線数は半分の４本に削減されるが、トランジスタ数は４個のＣＭＯＳインバータ（ＴＲ数＝２）のために８個増加し１６個となり、トランジスタ数が多くなってしまう。
【０１０９】
第３比較例の４入力セレクタは、第３比較例の３入力セレクタ５０２Ｙと同様の思想のもので、２個の２入力セレクタ５０２Ｖを１段目に配置し、１個の２入力セレクタ５０２Ｖを２段目に配置したものである。１段目では各入力端に入力１，２，３，４を各別に入力し、１段目の２入力セレクタ５０２Ｖの各出力を２段目の入力とする。１段目と２段目は、それぞれ別の相補制御信号（制御信号 A，XAや制御信号 D，XD）で制御される。第３比較例の４入力セレクタは、３入力セレクタ５０２Ｙとの比較では、制御配線数は変わらず４本であるが、１個の２入力セレクタ５０２Ｖが追加されるので、トランジスタ数は４個増加し１２個となる。また、入力と出力の間にｐＭＯＳが２段入る。
【０１１０】
第４比較例の４入力セレクタは、第４比較例の３入力セレクタ５０２Ｚと同様の思想のもので、第３比較例の４入力セレクタをベースに、２個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方（制御信号 A， D）に基づき相補制御信号の他方（制御信号XA，XD）を各別に生成する。第４比較例の４入力セレクタは、第３比較例の４入力セレクタに対して、制御配線数は半分の２本に削減されるが、２個のＣＭＯＳインバータ（ＴＲ数＝２）が追加されるので、トランジスタ数は４個増加し１６個となる。
【０１１１】
第１例の４入力セレクタ５０２Ｄは、制御配線数が４本で、トランジスタ数が１６個で直列ｐＭＯＳ数が１個であり、第２比較例との対比では同等である。しかしながら、第１比較例との対比では制御配線数を少なくできるし、第３・第４比較例との対比では入力の変化に対する出力の変化は高速である。直列ｐＭＯＳ数が１個である点も加味すれば、制御配線数と直列ｐＭＯＳ数においてバランスよく削減できていると言える。
【０１１２】
＜＜素因数分解を利用したセレクタ：基本＞＞
信号選択回路５００を構成するに当たり、入力数Ｍを、“Ｍ＝Ｍ_1×Ｍ_2×Ｍ_3×…”のように素数Ｍ_k（ｋは１以上の正の整数）の掛算の形に素因数分解して、Ｍ_k入力−１出力型の信号選択回路５００を階層化（多段構成に）することもできる。Ｍ_k入力−１出力型の信号選択回路５００を複数並列配置する段では、制御信号を共通に供給する構成をとることで、全体としての制御配線数を削減し配線レイアウト上のメリットを享受するものである。以下に具体的な構成を示して説明する。
【０１１３】
＜６入力セレクタ：基本＞
図８〜図８Ｃは、本実施形態の信号選択回路５００の第５具体例である６入力−１出力型の信号選択回路５００（以下６入力セレクタ５０２Ｅと称する）を説明する図である。ここで、図８は本実施形態の６入力セレクタ５０２Ｅの回路ブロック図である。図８Ａは本実施形態の６入力セレクタ５０２Ｅの回路構成を示す図である。図８Ｂは本実施形態の６入力セレクタ５０２Ｅを１次元に複数（図では３つ）並べたセレクタ群を示す図である。図８Ｃは、本実施形態の６入力セレクタ５０２Ｅを制御する制御信号を説明する図である。
【０１１４】
６を素因数分解すると「２×３」となるので、「３」の部分に本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを使用し、２入力セレクタ５０２Ｖと組み合わせて、２段の階層化にすることで６入力セレクタ５０２Ｅを構成できる。６入力対応とするための各段の配置の仕方としては、「２入力→３入力」，「３入力→２入力」の２通りが考えられる。
【０１１５】
図８（１）や図８Ａに示した第１例の６入力セレクタ５０２Ｅａでは、１段目には３つの２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3を配置し、それらの出力を受ける３入力セレクタ５０２Ａなどを２段目に配置している。１段目の２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3には、相補関係にある制御信号 Dと制御信号XDを共通に供給する。図示した例では、１段目では、制御信号 DがＨで制御信号XDがＬのときに入力１，３，５が選択され、制御信号 DがＬで制御信号XDがＨのときに入力２，４，６が選択されるようにしている。２入力セレクタ５０２Ｖ_1により入力１と入力２の内の片方が選択され、２入力セレクタ５０２Ｖ_2により入力３と入力４のうちの片方が選択され、２入力セレクタ５０２Ｖ_3により入力５と入力６のうちの片方が選択される。そして、３つの２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3で選択された３つの信号のうち１つが３入力セレクタ５０２Ａにより選択される。
【０１１６】
図８（２）に示した第２例の６入力セレクタ５０２Ｅｂでは、１段目には２個の３入力セレクタ５０２Ａ_1，５０２Ａ_2を配置し、それらの出力を受ける２入力セレクタ５０２Ｖを２段目に配置している。１段目の３入力セレクタ５０２Ａ_1，５０２Ａ_2には、ｐＭＯＳにとってのアクティブＬの制御信号XA，XB，XCを共通に供給する。３入力セレクタ５０２Ａ_1により入力１，入力２，入力３の内の１つが選択され、３入力セレクタ５０２Ａ_2により入力４，入力５，入力６の内の１つが選択される。そして、２個の３入力セレクタ５０２Ａ_1，５０２Ａ_2で選択された２個の信号のうち１つが２入力セレクタ５０２Ｖにより選択される。「３」が１段目に入る当該構成では本実施形態の３入力セレクタ５０２Ａを２個使用するのでトランジスタ数が多くなる。第１例の方がトランジスタ数が少なく有利である。
【０１１７】
図８Ｂに示すように、６入力セレクタ５０２Ｅａを１次元に複数並べたセレクタ群においては、１段目に関する制御信号 D，XDと２段目に関する制御信号XA，XB，XCが各６入力セレクタ５０２Ｅａ_1，５０２Ｅａ_2，５０２Ｅａ_3で共通に使用されるように接続される。
【０１１８】
図８Ｃに示すように、制御信号XAがＬで制御信号XB，XCがＨのときには入力１，２の何れかが選択されるが、制御信号 DがＨであれば入力１が選択され制御信号XDがＨであれば入力２が選択されて、信号出力端５００OUT から出力される。制御信号XBがＬで制御信号XA，XCがＨのときには入力３，４の何れかが選択されるが、制御信号 DがＨであれば入力３が選択され制御信号XDがＨであれば入力４が選択されて、信号出力端５００OUT から出力される。制御信号XCがＬで制御信号XA，XBがＨのときには入力５，６の何れかが選択されるが、制御信号 DがＨであれば入力５が選択され制御信号XDがＨであれば入力６が選択されて、信号出力端５００OUT から出力される。３つの制御信号XA，XB，XCの内の何れか１つのみを電位ローとし残りの２つを電位ハイとするとともに、１組の制御信号 D，XDの内の一方のみを電位ハイとし他方を電位ローとすることで入力１，２，３，４，５，６の何れか１つのみを選択して信号出力端５００OUT から出力する動作が行なわれる。
【０１１９】
＜６入力セレクタの比較＞
図８Ｄおよび図８Ｅは、本実施形態の第１例の６入力セレクタ５０２Ｅａと比較例との対比を説明する図である。６入力セレクタ５０２Ｅａの作用効果を比較例との対比で纏めて示している。
【０１２０】
図示を割愛するが、各比較例は次のような構成である。第１比較例の６入力セレクタは、第１比較例の３入力セレクタ５０２Ｗと同様に図１Ｃ（１）に示した思想のもので、６個の相補スイッチ４０８を有する構成である。各相補スイッチ４０８は、ｎＭＯＳにとってアクティブＨの制御信号とｐＭＯＳにとってアクティブＬの制御信号の対で制御される。制御配線数は１２（＝２×６）本になり、トランジスタ数は１２（＝２×６）個となる。
【０１２１】
第２比較例の６入力セレクタは、第２比較例の３入力セレクタ５０２Ｘと同様に図１Ｃ（２）に示した思想のもので、第１比較例の６入力セレクタをベースに、６個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第２比較例の６入力セレクタは、第１比較例の６入力セレクタに対して、制御配線数は半分の６本に削減されるが、トランジスタ数は６個のＣＭＯＳインバータ（ＴＲ数＝２）のために１２個増加し２４個となり、トランジスタ数が多くなってしまう。
【０１２２】
第３比較例の６入力セレクタは、第３比較例の３入力セレクタ５０２Ｘと同様の思想のもので、たとえば、２個の２入力セレクタ５０２Ｖを１段目に、２個の２入力セレクタ５０２Ｖを２段目に、１個の２入力セレクタ５０２Ｖを３段目に配置する。１段目では、各入力端に入力１，２，３，４を各別に入力し、１段目の２入力セレクタ５０２Ｖの各出力を２段目の一方の２入力セレクタ５０２Ｖの２個の入力端への入力とする。２段目の他方の２入力セレクタ５０２Ｖには入力５，６を各別に入力する。３段目は、２段目の２入力セレクタ５０２Ｖの各出力を２個の入力端への入力とする。第３比較例の６入力セレクタは、３段構成となるので相補制御信号が３組使用され、制御配線数は６（＝２×３）本となり、５個の２入力セレクタ５０２Ｖ（ＴＲ数＝４）が使用されるのでトランジスタ数は２０個となる。また、入力と出力の間にｐＭＯＳが３段入る。
【０１２３】
第４比較例の６入力セレクタは、第４比較例の３入力セレクタ５０２Ｚと同様の思想のもので、第３比較例の６入力セレクタをベースに、３つのＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第４比較例の６入力セレクタは、第３比較例の６入力セレクタに対して、制御配線数は半分の３本に削減されるが、３つのＣＭＯＳインバータ（ＴＲ数＝２個）が追加されるので、トランジスタ数は６個増加し２６個となる。
【０１２４】
本実施形態の第１例の６入力セレクタ５０２Ｅａは、３つの２入力セレクタ５０２Ｖ（ＣＮ数＝２、ＴＲ数＝４）を１段目に配置し、１つの３入力セレクタ５０２Ａ（ＣＮ数＝３、ＴＲ数＝９）を２段目に配置した構成である。よって、制御配線数が５本で、トランジスタ数が２１（＝３×４＋９）個で直列ｐＭＯＳ数が２個である。制御配線数を５以下にする必要がある場合は、トランジスタ数を最少にでき、トランジスタ数を２１以下にする必要がある場合は制御配線数を最少にできる。第１〜第４比較例に比べて本実施形態の６入力セレクタ５０２Ｅの方が、制御配線数とトランジスタ数においてバランスよく削減できていることが分かる。プリチャージなどは行なわなくてよい。本実施形態の６入力セレクタ５０２Ｅは、直列ｐＭＯＳ数が２個で出力の変化が遅くなる難点はあるが、６入力セレクタにおいて新たな選択肢となる。
【０１２５】
＜９入力セレクタ：基本＞
図９は、本実施形態の信号選択回路５００の第６具体例である９入力−１出力型の信号選択回路５００（以下９入力セレクタ５０２Ｆと称する）の回路ブロック図である。
【０１２６】
９を素因数分解すると「３×３」となるので、本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを２段の階層化にすることで９入力セレクタ５０２Ｆを構成できる。
【０１２７】
９入力対応とするための各段の配置の仕方としては、「３入力→３入力」の１通りなる。たとえば、１段目には３つの３入力セレクタ５０２Ａ_1，５０２Ａ_2，５０２Ａ_3を配置し、それらの出力を受ける３入力セレクタ５０２Ａ_4を２段目に配置している。１段目の３入力セレクタ５０２Ａ_1，５０２Ａ_2，５０２Ａ_3には、制御信号XD，XE，XFを共通に供給する。２段目の３入力セレクタ５０２Ａ_4には、制御信号XA，XB，XCを供給する。
【０１２８】
１段目の３つの３入力セレクタ５０２Ａ_1，５０２Ａ_2，５０２Ａ_3により各組の３つの入力の何れか１つが選択され、２段目の３入力セレクタ５０２Ａ_4により、１段目の３入力セレクタ５０２Ａ_1，５０２Ａ_2，５０２Ａ_3で選択された３つの信号のうち１つが選択される。たとえば、３入力セレクタ５０２Ａ_1により入力１，２，３の何れか１つのみが選択され、３入力セレクタ５０２Ａ_2により入力４，５，６の何れか１つのみが選択され、３入力セレクタ５０２Ａ_3により入力７，８，９の何れか１つのみが選択される。そして、３つの３入力セレクタ５０２Ａ_1，５０２Ａ_2，５０２Ａ_3で選択された３つの信号のうち１つが３入力セレクタ５０２Ａ_4により選択される。
【０１２９】
３つの制御信号XA，XB，XCの内の何れか１つのみを電位ローとし残りの２つを電位ハイとするとともに、３つの制御信号XD，XE，XFの内の何れか１つのみを電位ローとし残りの２つを電位ハイとすることで、入力１〜９の何れか１つのみを選択して信号出力端５００OUT から出力する動作が行なわれる。
【０１３０】
＜９入力セレクタの比較＞
図９Ａは、本実施形態の９入力セレクタ５０２Ｆと比較例との対比を説明する図である。９入力セレクタ５０２Ｆの作用効果を比較例との対比で纏めて示している。
【０１３１】
図示を割愛するが、各比較例は次のような構成である。第１比較例の９入力セレクタは、第１比較例の３入力セレクタ５０２Ｗと同様に図１Ｃ（１）に示した思想のもので、９個の相補スイッチ４０８を各別に、ｐＭＯＳにとってのアクティブＬの制御信号とｎＭＯＳにとってのアクティブＨの制御信号の対で制御する構成である。第１比較例の９入力セレクタは、制御配線数は１８（＝２×９）本になり、トランジスタ数は１８（＝２×９）個となる。
【０１３２】
第２比較例の９入力セレクタは、第２比較例の３入力セレクタ５０２Ｘと同様に図１Ｃ（２）に示した思想のもので、第１比較例の９入力セレクタをベースに、９個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第２比較例の９入力セレクタは、第１比較例の９入力セレクタに対して、制御配線数は半分の９本に削減されるが、トランジスタ数は９個のＣＭＯＳインバータ（ＴＲ数＝２）のために１８個増加し３６個となり、トランジスタ数が多くなってしまう。
【０１３３】
第３比較例の９入力セレクタは、第３比較例の３入力セレクタ５０２Ｘと同様の思想のもので、たとえば、４個の２入力セレクタ５０２Ｖを１段目に、２個の２入力セレクタ５０２Ｖを２段目に、１個の２入力セレクタ５０２Ｖを３段目に、１個の２入力セレクタ５０２Ｖを４段目に配置する。３段目までで入力１〜８の何れか１つのみを選択し、４段目で残りの入力９との切り分けを行なう。このため、１段目では、各入力端に８つの入力１〜８を各別に入力し、１段目の４個の２入力セレクタ５０２Ｖの各出力を２段目の２個の２入力セレクタ５０２Ｖの各入力とする。２段目の２入力セレクタ５０２Ｖの各出力を３段目の２入力セレクタ５０２Ｖの入力とし、３段目の出力を４段目の２入力セレクタ５０２Ｖの一方の入力とする。残りの入力９は４段目の２入力セレクタ５０２Ｖの他方に入力する。第３比較例の９入力セレクタは、４段構成となるので相補制御信号が４組使用され、制御配線数は８（＝２×４）本となり、８個の２入力セレクタ５０２Ｖ（ＴＲ数＝４）が使用されるのでトランジスタ数は３２個となる。また、入力と出力の間にｐＭＯＳが４段入る。
【０１３４】
第４比較例の９入力セレクタは、第４比較例の３入力セレクタ５０２Ｚと同様の思想のもので、第３比較例の９入力セレクタをベースに、４個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第４比較例の９入力セレクタは、第３比較例の９入力セレクタに対して、制御配線数は半分の４本に削減されるが、４個のＣＭＯＳインバータ（ＴＲ数＝２個）が追加されるので、トランジスタ数は８つ増加し４０個となる。
【０１３５】
本実施形態の９入力セレクタ５０２Ｆは、４個の３入力セレクタ５０２Ａ（ＣＮ数＝３、ＴＲ数＝９）を使用して、１段目に３つ配置し２段目に１つ配置した構成であるので、制御配線数が６（＝３×２）本で、トランジスタ数が３６（＝９×４）個で直列ｐＭＯＳ数が２個である。制御配線数を６以下にする必要がある場合は、トランジスタ数を最少にでき、トランジスタ数を３６以下にする必要がある場合は制御配線数を最少にできる。第１〜第４比較例に比べて本実施形態の９入力セレクタ５０２Ｆの方が、制御配線数とトランジスタ数と直列ｐＭＯＳ数においてバランスよく削減できていることが分かる。プリチャージなどは行なわなくてよい。本実施形態の９入力セレクタ５０２Ｆは、直列ｐＭＯＳ数が２個で出力の変化が遅くなる難点はあるが、９入力セレクタにおいて新たな選択肢となる。
【０１３６】
図示しないが、３入力セレクタ５０２Ａのみを組み合わせて３＾Ｋ入力セレクタ（Ｋは３以上）を構成する場合についても、同様の思想の各比較例との対比では、同様の作用効果が得られる。
【０１３７】
＜１２入力セレクタ：基本＞
図１０は、本実施形態の信号選択回路５００の第７具体例である１２入力−１出力型の信号選択回路５００（以下１２入力セレクタ５０２Ｇと称する）の回路ブロック図である。
【０１３８】
１２を素因数分解すると「２×２×３」となるので、各段の配置の仕方としては、「２入力→２入力→３入力」，「２入力→３入力→２入力」，「３入力→２入力→２入力」の３通りが考えられる。「３」の部分に本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを使用する。「２入力→２入力→３入力」の構成は、「２入力→２入力」で構成した４入力セレクタの出力にさらに３入力セレクタを配置した構成となる。「２入力→３入力→２入力」，「３入力→２入力→２入力」の構成は、「２入力→３入力」もしくは「３入力→２入力」で構成した６入力セレクタの出力にさらに２入力セレクタを配置した構成となる。「３」が１段目に入る構成では本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを４個使用するし、「３」が２段目に入る構成では本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを２個使用するので何れもトランジスタ数が多くなる。
【０１３９】
そこで、本実施形態では、「２入力→２入力→３入力」の構成を採用する。図１０に示す本実施形態の１２入力セレクタ５０２Ｇは、６個の２入力セレクタ５０２Ｖを１段目に配置し、３つの２入力セレクタ５０２Ｖを２段目に配置し、１つの３入力セレクタ５０２Ａを３段目に配置する。本実施形態の第１例の６入力セレクタ５０２Ｅａの入力側に６個の２入力セレクタ５０２Ｖ_4〜５０２Ｖ_9を配置した構成と見ることができる。
【０１４０】
１段目の２入力セレクタ５０２Ｖ_4〜５０２Ｖ_9には、相補関係にある制御信号 Eと制御信号XEを共通に供給する。２入力セレクタ５０２Ｖ_4により入力１と入力２の内の片方が選択され、２入力セレクタ５０２Ｖ_5により入力３と入力４のうちの片方が選択され、２入力セレクタ５０２Ｖ_6により入力５と入力６のうちの片方が選択される。２入力セレクタ５０２Ｖ_7により入力７と入力８の内の片方が選択され、２入力セレクタ５０２Ｖ_8により入力９と入力１０のうちの片方が選択され、２入力セレクタ５０２Ｖ_9により入力１１と入力１２のうちの片方が選択される。
【０１４１】
これら１段目の６個の選択結果が、さらに本実施形態の第１例の６入力セレクタ５０２Ｅａに入力されることで、入力１〜１２の何れか１つのみが選択される。３つの制御信号XA，XB，XCの内の何れか１つのみを電位ローとし残りの２つを電位ハイとするとともに、１組の制御信号 D，XDの内の一方のみを電位ハイとし他方を電位ローとし、さらに、１組の制御信号 E，XEの内の一方のみを電位ハイとし他方を電位ローとすることで入力１〜１２の何れか１つのみを選択して信号出力端５００OUT から出力する動作が行なわれる。
【０１４２】
＜１２入力セレクタの比較＞
図１０Ａは、本実施形態の１２入力セレクタ５０２Ｇと比較例との対比を説明する図である。１２入力セレクタ５０２Ｇの作用効果を比較例との対比で纏めて示している。
【０１４３】
図示を割愛するが、各比較例は次のような構成である。第１比較例の１２入力セレクタは、第１比較例の３入力セレクタ５０２Ｗと同様に図１Ｃ（１）に示した思想のもので、１２個の相補スイッチ４０８を各別に、１２組の相補制御信号で制御する構成である。第１比較例の１２入力セレクタは、制御配線数は２４（＝２×１２）本になり、トランジスタ数は２４（＝２×１２）個となる。
【０１４４】
第２比較例の１２入力セレクタは、第２比較例の３入力セレクタ５０２Ｘと同様に図１Ｃ（２）に示した思想のもので、第１比較例の１２入力セレクタをベースに、１２個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第２比較例の１２入力セレクタは、第１比較例の１２入力セレクタに対して、制御配線数は半分の１２本に削減されるが、トランジスタ数は１２個のＣＭＯＳインバータ（ＴＲ数＝２）のために２４個増加し４８個となり、トランジスタ数が多くなってしまう。
【０１４５】
第３比較例の１２入力セレクタは、第３比較例の３入力セレクタ５０２Ｘと同様の思想のもので、たとえば、２入力セレクタ５０２Ｖの組合せで構成した８入力セレクタと２入力セレクタ５０２Ｖの組合せで構成した４入力セレクタの各出力をさらに２入力セレクタ５０２Ｖで選択する構成をとる。一例として、８入力セレクタ用に４個の２入力セレクタ５０２Ｖを１段目に、８入力セレクタ用と４入力セレクタ用に各２個の２入力セレクタ５０２Ｖを２段目に、８入力セレクタ用と４入力セレクタ用に各１個の２入力セレクタ５０２Ｖを３段目に、１個の２入力セレクタ５０２Ｖを４段目に配置する。第３比較例の１２入力セレクタは、４段構成となるので４組の相補制御信号が使用され、制御配線数は８（＝２×４）本となり、１１個の２入力セレクタ５０２Ｖ（ＴＲ数＝４）が使用されるのでトランジスタ数は４４個となる。また、入力と出力の間にｐＭＯＳが４段入る。
【０１４６】
第４比較例の１２入力セレクタは、第４比較例の３入力セレクタ５０２Ｚと同様の思想のもので、第３比較例の１２入力セレクタをベースに、４個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第４比較例の１２入力セレクタは、第３比較例の１２入力セレクタに対して、制御配線数は半分の４本に削減されるが、４個のＣＭＯＳインバータ（ＴＲ数＝２個）が追加されるので、トランジスタ数は８つ増加し５２個となる。
【０１４７】
本実施形態の１２入力セレクタ５０２Ｇは、１段目に６個の２入力セレクタ５０２Ｖ（ＣＮ数＝２、ＴＲ数＝４）と２段目に３個の２入力セレクタ５０２Ｖ（ＣＮ数＝２、ＴＲ数＝４）と、３段目に１個の３入力セレクタ５０２Ａ（ＣＮ数＝３、ＴＲ数＝９）を使用した構成であるので、制御配線数が７本で、トランジスタ数が４５（＝４×６＋４×３＋９）個で直列ｐＭＯＳ数が３個である。１２入力セレクタ５０２Ｇは、制御配線数とトランジスタ数と直列ｐＭＯＳ数においてバランスよく削減できていることが分かる。プリチャージなどは行なわなくてよい。本実施形態の１２入力セレクタ５０２Ｇは、直列ｐＭＯＳ数が３個で出力の変化が遅くなる難点はあるが、１２入力セレクタにおいて新たな選択肢となる。
【０１４８】
＜＜補正込みの素因数分解を利用したセレクタ＞＞
信号選択回路５００を構成するに当たり、入力数Ｍが素数である場合に、適当な数値αを加算して“Ｍ＋α＝Ｍ_1×Ｍ_2×Ｍ_3×…”のように素数Ｍ_k（ｋは１以上の正の整数）の掛算の形に素因数分解して、Ｍ_k入力−１出力型のサブセレクタを階層化（多段構成に）することもできる。Ｍに適当な数値αを加算する点を除いて、素因数分解を利用したセレクタの基本構成と同様である。以下に具体的な構成を示して説明する。
【０１４９】
＜５入力セレクタ：基本＞
図１１は、本実施形態の信号選択回路５００の第８具体例である５入力−１出力型の信号選択回路５００（以下５入力セレクタ５０２Ｈと称する）の回路ブロック図である。
【０１５０】
α＝１を加算して６入力型にすることで６入力セレクタ５０２Ｅの仕組みを利用する。「３」の部分に本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを使用する。そして、その内のα＝１の分を未使用にする。
【０１５１】
図１１（１）に示した第１例の５入力セレクタ５０２Ｈａでは、第１例の６入力セレクタ５０２Ｅａをベースにして、１段目の２入力セレクタ５０２Ｖ_3を取り外して２段目の３入力セレクタ５０２Ａの３番目の入力端に入力５を直接に入力する。α＝１の分として２入力セレクタ５０２Ｖ_3を未使用にする例である。
【０１５２】
図１１（２）に示した第２例の５入力セレクタ５０２Ｈｂでは、第２例の６入力セレクタ５０２Ｅｂをベースにして、１段目の一方の３入力セレクタ５０２Ａ_2を２入力セレクタ５０２Ｖ_2に置き換える。α＝１の分として３入力セレクタ５０２Ａ_2を未使用にする例である。
【０１５３】
どちらも２個の２入力セレクタ５０２Ｖと１個の３入力セレクタ５０２Ａを使用するので、トランジスタ数は同じであるが、第２例では１段目で２入力セレクタ５０２Ｖ用の制御信号 E，XEと３入力セレクタ５０２Ａ用の制御信号XA，XB，XCの各制御配線が必要となり制御配線数が多くなる。各段に同種の入力セレクタのみを配置している第１例の方が制御配線数が少なく有利である。
【０１５４】
なお、第２例において、１段目の一方の３入力セレクタ５０２Ａ_2の１入力端を未使用にすることで、各段に同種の入力セレクタのみを配置することも考えられる。しかしながらこの場合は、６入力セレクタ５０２Ｅｂと同様に、１段目で３入力セレクタ５０２Ａを２個使用するのでトランジスタ数が多くなり、やはり第１例の方がトランジスタ数が少なく有利である。
【０１５５】
＜５入力セレクタの比較＞
図１１Ａは、本実施形態の第１例の５入力セレクタ５０２Ｈａと比較例との対比を説明する図である。５入力セレクタ５０２Ｈａの作用効果を比較例との対比で纏めて示している。
【０１５６】
図示を割愛するが、各比較例は次のような構成である。第１比較例の５入力セレクタは、第１比較例の３入力セレクタ５０２Ｗと同様に図１Ｃ（１）に示した思想のもので、５個の相補スイッチ４０８を各別に、５組の相補制御信号で制御する構成である。第１比較例の５入力セレクタは、制御配線数は１０（＝２×５）本になり、トランジスタ数は１０（＝２×５）個となる。
【０１５７】
第２比較例の５入力セレクタは、第２比較例の３入力セレクタ５０２Ｘと同様に図１Ｃ（２）に示した思想のもので、第１比較例の５入力セレクタをベースに、５個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第２比較例の５入力セレクタは、第１比較例の５入力セレクタに対して、制御配線数は半分の５本に削減されるが、トランジスタ数は５個のＣＭＯＳインバータ（ＴＲ数＝２）のために１０個増加し２０個となり、トランジスタ数が多くなってしまう。
【０１５８】
第３比較例の５入力セレクタは、第３比較例の３入力セレクタ５０２Ｘと同様の思想のもので、たとえば、２入力セレクタ５０２Ｖの組合せで構成した４入力セレクタと２入力セレクタ５０２Ｖを各１個使用し、４入力セレクタの出力と入力５をさらに２入力セレクタ５０２Ｖで選択する構成をとる。２段構成の４入力セレクタに２入力セレクタ５０２Ｖが加わるので３段構成となり、３組の相補制御信号が使用され、制御配線数は６（＝２×３）本となり、４個の２入力セレクタ５０２Ｖ（ＴＲ数＝４）が使用されるのでトランジスタ数は１６個となる。また、入力と出力の間にｐＭＯＳが３段入る。
【０１５９】
第４比較例の５入力セレクタは、第４比較例の３入力セレクタ５０２Ｚと同様の思想のもので、第３比較例の５入力セレクタをベースに、３個のＣＭＯＳインバータを追加し、各ＣＭＯＳインバータにより相補制御信号の一方に基づき相補制御信号の他方を各別に生成する。第４比較例の５入力セレクタは、第３比較例の５入力セレクタに対して、制御配線数は半分の３本に削減されるが、３個のＣＭＯＳインバータ（ＴＲ数＝２個）が追加されるので、トランジスタ数は６つ増加し２２個となる。
【０１６０】
本実施形態の第１例の５入力セレクタ５０２Ｈａは、１段目に２個の２入力セレクタ５０２Ｖ（ＣＮ数＝２、ＴＲ数＝４）と２段目に１個の３入力セレクタ５０２Ａ（ＣＮ数＝３、ＴＲ数＝９）を使用した構成であるので、制御配線数が５本で、トランジスタ数が１７（＝４×２＋９）個で直列ｐＭＯＳ数が２個である。５入力セレクタ５０２Ｈａは、制御配線数とトランジスタ数と直列ｐＭＯＳ数においてバランスよく削減できていることが分かる。プリチャージなどは行なわなくてよい。本実施形態の５入力セレクタ５０２Ｈａは、直列ｐＭＯＳ数が２個で出力の変化が遅くなる難点はあるが、５入力セレクタにおいて新たな選択肢となる。
【０１６１】
＜４入力セレクタ：基本＞
図１２は、本実施形態の信号選択回路５００の第９具体例である４入力−１出力型の信号選択回路５００（以下４入力セレクタ５０２Ｉと称する）の回路ブロック図である。
【０１６２】
α＝２を加算して６入力型にすることで６入力セレクタ５０２Ｅの仕組みを利用する。「３」の部分に本実施形態の３入力セレクタ５０２Ａ〜５０２Ｃの何れかを使用する。そして、その内のα＝２の分を未使用にする。
【０１６３】
図１２（１）に示した第２例の４入力セレクタ５０２Ｉａでは、第１例の６入力セレクタ５０２Ｅａをベースにして、１段目の２入力セレクタ５０２Ｖ_2，５０２Ｖ_3を取り外して、２段目の３入力セレクタ５０２Ａについては、１番目の入力端に１段目の２入力セレクタ５０２Ｖ_1の出力を、２番目の入力端に入力３を直接に、３番目の入力端に入力４を直接に入力する。α＝２の分として２つの２入力セレクタ５０２Ｖ_2，５０２Ｖ_3を未使用にする例である。
【０１６４】
図１２（２）に示した第３例の４入力セレクタ５０２Ｉｂでは、第２例の６入力セレクタ５０２Ｅｂをベースにして、１段目の一方の３入力セレクタ５０２Ａ_2を取り外す。２段目の２入力セレクタ５０２Ｖについては、１番目の入力端に１段目の３入力セレクタ５０２Ａ_1の出力を、２番目の入力端に入力４を直接に入力する。
【０１６５】
どちらも１個の２入力セレクタ５０２Ｖと１個の３入力セレクタ５０２Ａを使用するので、制御配線数、トランジスタ数、直列ｐＭＯＳ数は同じである。
【０１６６】
＜４入力セレクタの比較＞
図１２Ａは、第２例・第３例の４入力セレクタ５０２Ｉ（５０２Ｉａ，５０２Ｉｂ）と比較例との対比を説明する図である。４入力セレクタ５０２Ｉの作用効果を比較例や第１例の４入力セレクタ５０２Ｄとの対比で纏めて示している。各比較例については、前述の４入力セレクタ５０２Ｄで説明したものと同じである。
【０１６７】
第２例・第３例の４入力セレクタ５０２Ｉでは、１個の２入力セレクタ５０２Ｖ（ＣＮ数＝２、ＴＲ数＝４）と１個の３入力セレクタ５０２Ａ（ＣＮ数＝３、ＴＲ数＝９）を使用するので、制御配線数が５本で、トランジスタ数が１３個で、直列ｐＭＯＳ数が２個である。
【０１６８】
第２例・第３例の４入力セレクタ５０２Ｉは、第１例の４入力セレクタ５０２Ｄに対して制御配線が１本増え、直列ｐＭＯＳが１個増えるが、トランジスタは３個減らせる。制御配線数、トランジスタ数、直列ｐＭＯＳ数の観点では、第３比較例に対しては優る要素が１つもないが、その他の比較例に対しては優る要素がある。たとえば、第１比較例との対比では制御配線数を少なくできるし、第２・第４比較例との対比ではトランジスタ数を少なくできる。
【０１６９】
各種のＭ入力−１出力型の信号選択回路５００の説明から推測されるように、４入力以上とする場合は、本実施形態の３入力−１出力型の信号選択回路５００と、２個の相補スイッチ４０８が並列接続され、それぞれを相補制御信号で制御する２入力セレクタ５０２Ｖの組合せにするのが好適である。特に、制御配線数、トランジスタ数、直列ｐＭＯＳ数の総合的なバランスの側面では、本実施形態の３入力−１出力型の信号選択回路５００（特に３入力セレクタ５０２Ａ）を最下段に配置する構成をとった５入力以上の構成が有効である。３入力セレクタ５０２Ａを最下段に配置する構成では、セレクタ回路を１次元または２次元に配列した半導体装置において、トランジスタ数、制御配線数、直列ｐＭＯＳ数をバランスよく削減でき、セレクタの新たな選択肢となる。
【０１７０】
次に、本実施形態のＭ入力−１出力型の信号選択回路として使用可能な半導体装置４００やＭ入力−１出力型の信号選択回路５００の好適な利用例について説明する。
【０１７１】
＜固体撮像装置：基本構成＞
図１３は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。
【０１７２】
なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ型の固体撮像装置をデバイスとして使用した場合を例に説明する。また、特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がｎＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がｐＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。
【０１７３】
光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。
【０１７４】
固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。
【０１７５】
図１３では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。画素信号電圧Ｖｘは、リセットレベルＳrst （Ｐ相成分）と信号レベルＳsig （Ｄ相成分）を含む。
【０１７６】
固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）などが設けられていることを意味する。このような読出方式をカラム読出方式と称する。
【０１７７】
固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８と、データセレクタ部３００を備えている。
【０１７８】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。水平走査部１２は、データセレクタ部３００におけるデータ転送動作時に読み出すべきデータのカラム位置を指示する。
【０１７９】
水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂなどを有する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂなどを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。
【０１８０】
データセレクタ部３００は、通信・タイミング制御部２０からの制御信号ＣＮ９や水平走査部１２からの指示に基づき、カラムＡＤ変換部２６の水平位置（カラム位置）を選択して、選択されたカラム位置のデータを出力部２８側に転送する。詳細は後述するが、データセレクタ部３００は、３列以上分のラッチ２５７を担当し各ラッチ２５７のデータの何れかを選択するサブセレクタ３０２と、サブセレクタ３０２で選択されるデータに基づき水平信号線１８を駆動する水平転送ドライバ３０８の対を複数個有する。サブセレクタ３０２は、通信・タイミング制御部２０からの選択制御信号に基づきデータ選択動作を行ない、水平転送ドライバ３０８は水平走査部１２からの選択制御信号に基づき転送動作を行なう。
【０１８１】
通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
【０１８２】
たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。
【０１８３】
出力部２８は、データ転送用の信号線（転送配線）である水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１と外部とのインタフェース機能をなすインタフェース部２８ｂ（ＩＦ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。出力部２８はまた、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部を設けてもよい。
【０１８４】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【０１８５】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【０１８６】
ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間を決定し、その期間を示すカウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。
【０１８７】
このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有し、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。カウントクロックＣＫdac1はカウンタ部２５４用のカウントクロックＣＫcnt1と同一にしてもよい。
【０１８８】
ＡＤ変換部２５０は、比較部２５２（COMP）と、アップカウントモードとダウンカウントモードを切替可能なカウンタ部２５４を備える。本例ではさらに、カウンタ部２５４の後段に、水平転送用のラッチ２５７（データ保持回路，メモリ）を内蔵したデータ記憶部２５６を備える。比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。カウンタ部２５４は、比較部２５２の比較出力Coと一定の関係を持つカウントイネーブル信号ENのアクティブ期間をカウントクロックＣＫcnt1でカウントし、カウント結果を保持する。
【０１８９】
通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。
【０１９０】
比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。
【０１９１】
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【０１９２】
本実施形態では、ＡＤ変換部２５０にてＣＤＳ処理を完結させておくが、リセットレベルＳrst のＰ相データと信号レベルＳsig のＤ相データを個別に出力部２８側に転送し、ＡＤ変換部２５０の後段のデジタル演算部でＣＤＳ処理を行なってもよい。本出願人は、ＡＤ変換部２５０にてＡＤ変換とＣＤＳ処理を行なう参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には各実施形態で採用し得るものである。
【０１９３】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。
【０１９４】
固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【０１９５】
個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力をデータセレクタ部３００を介して水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６を備える構成を採ることもできる。本実施形態では、さらにデータ記憶部２５６の後段にデータセレクタ部３００を備えており、データ記憶部２５６とデータセレクタ部３００により、水平転送系Ｈtrans を構成している。データ記憶部２５６は、所定のタイミングでカウンタ部２５４から出力されたカウントデータを保持・記憶する。
【０１９６】
水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、データセレクタ部３００を介して水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。水平信号線１８の水平転送チャネルは１つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ部２５４、データ記憶部２５６、データセレクタ部３００、および水平信号線１８はそれぞれ、ｎビットに対応した構成を採っている。
【０１９７】
＜水平データ転送の問題点について＞
ここで、各列のラッチ２５７に保持されたデータを、バスラインである水平信号線１８を介して順次出力部２８側に転送する場合、出力部２８と接続された水平信号線１８に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線１８に使われる配線幅（ Metal幅）を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。
【０１９８】
たとえば、寄生容量の値は、
（１）水平信号線１８による容量、
（２）出力部２８の入力段による容量、
（３）ラッチ２５７の出力段による容量×ラッチ２５７の総数、
（４）水平信号線１８と１つのラッチ２５７の出力段とを接続する配線の容量×ラッチ２５７の総数、
などを合計した値となる。
【０１９９】
したがって、各列のラッチ２５７に保持されたデータを、ラッチ２５７を順次選択して水平信号線１８に読み出す場合、水平信号線１８の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。
【０２００】
たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部１２で選択されたラッチ２５７の出力データに基づき水平信号線１８を駆動し、その信号が出力部２８に到達するまでの時間が支配的となる。
【０２０１】
水平方向の画素分、たとえば２０００列の単位画素３を有する画素アレイ部１０の場合、２０００個のラッチ２５７が水平信号線１８に接続されることになり、ラッチ２５７の出力段おのおのの持つ寄生容量が合成され、選択されたラッチ２５７はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線１８に接続されるラッチ２５７の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。
【０２０２】
高速化のため水平転送を相補（差動）信号線対による電流転送を行なう場合でも、水平信号線１８に接続される水平転送ドライバ３０８が多くなると水平信号線１８の寄生容量が大きくなり、電流転送を行なっていても転送に時間が掛かってしまう。
【０２０３】
このような問題を解決する一手法として、寄生容量を抑制するため水平信号線１８に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線１８で転送するには、チップサイズが大きくなってしまう。
【０２０４】
また、このような問題を解決する別手法として、特開２０００−３２３４４号公報のように、列である数ごとに並列して処理する方法も考えられる。しかしながら、当該仕組みはアナログ情報のままで固体撮像装置１の外部に出力する場合での適用事例であり、特に画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みに当該仕組みを適用しようとすると、出力端子数が増加してしまったり、出力部分のマルチプレクス処理が必要であったりといった問題が生じる。
【０２０５】
そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みにおいて、カラム処理部２６や水平走査部１２を、水平信号線１８の寄生容量に起因する問題を改善することのできる仕組みにする。
【０２０６】
その仕組みの基本は、カウンタ部２５４とデータ記憶部２５６の水平転送用のラッチ２５７が分離された参照信号比較型のカラムＡＤＣ方式を採る場合に、水平転送ドライバをＭ（Ｍは３以上の正の整数）カラムで共有し、水平転送ドライバの入力にどのラッチを接続するかを決めるＭ入力−１出力型のセレクタを用いる。こうすることにより、水平転送系Ｈtrans を階層化し効率化する。隣のＭカラムも同様の構造とするが、異なる水平転送チャネルに接続する。したがって、水平転送チャネル数をＪとしたときには、Ｊ×Ｍカラム周期の回路構成となる。
【０２０７】
Ｍカラムに対して１つのセレクタを配置してセレクタごとに１つの水平転送ドライバを設けるが、１つのセレクタが対応するカラム数は３以上である限り任意である。本実施形態では、このセレクタに、前述の信号選択回路５００（特に３入力−１出力型をもつもの）を利用する。
【０２０８】
＜水平データ転送系；基本＞
図１４〜図１４Ｂは、本実施形態の固体撮像装置１の水平データ転送系を説明する図である。ここで、図１４は固体撮像装置１の水平データ転送系の基本構成を示す図である。図１４Ａおよび図１４Ｂは図１４に示す本実施形態の水平データ転送系に対する比較例を示す図である。因みに、図１４および図１４Ａは水平転送チャネルが４つの場合、図１４Ｂは水平転送チャネルが１つの場合を示す。
【０２０９】
本実施形態の固体撮像装置１においては、水平信号線１８の寄生容量を低減する仕組みとして、各データ記憶部２５６のデータをそのまま列ごとに出力ドライバを介して水平信号線１８に出力するのではなく、データ記憶部２５６の全列数よりも少ない数の出力ドライバを介して水平信号線１８に出力する構成をとる。
【０２１０】
そのための仕組みとしては、様々な仕組みが考えられるが、本実施形態では、データセレクタ方式でデータを水平信号線１８に出力する方式にする。データ記憶部２５６は、カラム（垂直信号線１９）ごとにデータを保持するラッチ２５７をビット数分有する。データセレクタ部３００は、サブセレクタ３０２を複数個有するセレクタ部３０１と、水平転送ドライバ３０８（水平転送ＤＲ）を複数個有するドライバ部３０７を備える。サブセレクタ３０２は、複数列の各ラッチ２５７のデータの何れかを選択する信号選択部の一例である。水平転送ドライバ３０８は、サブセレクタ３０２で選択されるデータに基づき水平信号線１８を駆動する転送駆動部の一例である。
【０２１１】
データ記憶部２５６の全列をそれぞれがＭ列（Ｍは３以上の正の整数）を含む複数ブロックに分け、１ブロックにつき、水平転送ドライバ３０８を１つ設ける。そして、ブロックごとに、水平転送ドライバ３０８とＭ列の各ラッチ２５７との間にＭ入力−１出力型のサブセレクタ３０２を設ける。水平転送ドライバ３０８の出力は、バスラインである水平信号線１８を介して図示を割愛した出力部２８に接続されている。図１４に示す態様は、水平転送チャネルを４チャネル分にする場合を示しており、また、相補データ形式でデータ転送する場合を示しており、チャネル別に前記の構成が採られている。
【０２１２】
サブセレクタ３０２を利用して水平転送系を階層化し、親階層は水平走査部１２により制御される水平転送ドライバ３０８内の選択トランジスタ（詳細は後述する）により選択し、子階層は図示を割愛した通信・タイミング制御部２０により制御されるサブセレクタ３０２により選択するようにする。
【０２１３】
本実施形態では、Ｍ＝６とした例を示しており、６つのラッチ２５７（ラッチ群）が共通に１つの６入力型のサブセレクタ３０２（６入力サブセレクタ３０２Ａと称する）に入力され、６入力サブセレクタ３０２Ａの出力が水平転送ドライバ３０８を制御し、水平転送ドライバ３０８が水平転送チャネルをドライブする。水平走査部１２が、特定の水平転送ドライバ３０８の内の選択トランジスタをオンすることにより特定のラッチ群を選択する。１つの水平転送系Ｈtrans0は、６つのラッチ２５７と、１つの６入力サブセレクタ３０２Ａと、１つの水平転送ドライバ３０８を備える。
【０２１４】
各６入力サブセレクタ３０２Ａは通信・タイミング制御部２０からの共通の制御配線により制御される。つまり、通信・タイミング制御部２０は、セレクタ部３０１の各サブセレクタ３０２（ここでは６入力サブセレクタ３０２Ａ）を制御してデータを選択させる選択制御部の機能を持つ。多数のサブセレクタ３０２（６入力サブセレクタ３０２Ａ）を使用する場合でも、通信・タイミング制御部２０からの制御配線数の大幅な増加はないと言える。
【０２１５】
水平転送チャネルは４個あり、それぞれに水平転送系Ｈtrans0が用意され、４個の水平転送系Ｈtrans0で１つの水平転送系Ｈtrans1が構成される。隣り合う４個の水平転送ドライバ３０８はそれぞれ異なる水平転送チャネルの水平信号線１８_0〜１８_3をドライブする。水平転送チャネル（水平信号線１８_0〜１８_3）の内容は、図示を割愛した出力部２８のセンスアンプ２８ａによって読み出され、必要に応じてデジタル処理をした後でチップ外に読み出される。
【０２１６】
このように、本実施形態の水平転送系Ｈtrans は、カウンタ部２５４と水平転送用のラッチ２５７を内蔵したデータ記憶部２５６を備える構成において、データセレクタ部３００の水平転送ドライバ３０８をＭカラム（本例では６カラム）で共有する水平転送系Ｈtrans0_kとし、水平転送ドライバ３０８の入力にどのラッチ２５７を接続するかを決める６入力サブセレクタ３０２Ａを用いている。水平転送ドライバ３０８を数カラムで共有することにより、水平転送系Ｈtrans を階層化でき、水平転送の効率化を図ることができる。隣の６カラムの水平転送系Ｈtrans0_kも同様の構造とするが、異なる水平転送チャネル（本例では４個ある）に接続している。したがって、４チャネル構成の場合、２４カラム周期の回路構成となる。
【０２１７】
つまり、４チャネル分の水平信号線１８が設けられ、セレクタ部３０１の各サブセレクタ３０２（６入力サブセレクタ３０２Ａ）およびドライバ部３０７の各水平転送ドライバ３０８は、４チャネルの各水平信号線１８_1〜１８_4に均等に配分されている。間引き動作の有無を問わず、各水平転送ドライバ３０８や各水平信号線１８_1〜１８_4の使用状態の均衡を図るためである。画素アレイ部１０の全垂直列についても、この関係を維持するようにする（図１５Ａ参照）。
【０２１８】
サブセレクタ３０２の入力数を６以外にする場合やチャネル数を４以外にする場合でも同様であり、Ｊチャネル分の水平信号線１８が設けられるときには、セレクタ部３０１の各サブセレクタ３０２およびドライバ部３０７の各水平転送ドライバ３０８は、Ｊチャネルの各水平信号線１８に均等に配分し、画素アレイ部１０の全垂直列についてもこの関係を維持するようにする。
【０２１９】
一方、図１４Ａおよび図１４Ｂに示した比較例では、各ラッチ２５７の出力データが個別の水平転送ドライバ３０８Ｚにより水平信号線１８に伝達される。図１４Ｂに示すように、水平転送ドライバ３０８Ｚは、１対（２つ）の転送用トランジスタ３３２，３３４と、１対（２つ）の選択トランジスタ３３６，３３８を有する。各トランジスタ３３２，３３４，３３６，３３８は、何れもｎＭＯＳである。１個の水平転送ドライバ３０８は、４個のトランジスタを使用する。転送用トランジスタ３３４のゲートにはラッチ２５７の出力データが入力され、転送用トランジスタ３３２のゲートにはラッチ２５７のインバータ２９６の出力データが入力される。
【０２２０】
水平転送ドライバ３０８とその出力側に接続されるバスラインである水平信号線１８との関係においては、本実施形態の水平転送系Ｈtrans は、列（カラム）をＭ本（本実施形態では６本）ずつのグループに纏めている。水平信号線１８に接続される水平転送ドライバ３０８の数が、図１４Ａおよび図１４Ｂに示した比較例のように列ごとに水平転送ドライバ３０８を設ける場合に比べて１／Ｍに削減できる。その結果、水平転送ドライバ３０８がドライブしなくてはならない水平転送チャネルの寄生容量を減らすことができ、結果として高速動作が実現される。
【０２２１】
また、水平転送ドライバ３０８が多段で接続されておらず、水平転送ドライバ３０８がドライブするときに流れる電流経路上に追加のトランジスタが必要ではなく、直列抵抗は増えない。サブセレクタ３０２の構成に関わらず水平転送ドライバ３０８は１段でよく、水平信号線１８を駆動する際の直列抵抗が増大することはない。その結果、従前よりも確実に高速なデータ転送が可能になる。
【０２２２】
なお、トランジスタ数や制御配線数を考慮した場合、２カラムで１つの水平転送ドライバ３０８を共有する場合では差が殆どなく、３カラム以上で１つの水平転送ドライバ３０８を共有すると効果が出てくる。
【０２２３】
＜水平データ転送系：詳細＞
図１５〜図１５Ｂは、図１４に示した本実施形態の水平転送系の詳細構成例を説明する図である。ここで、図１５は１ブロック分（１つの６入力サブセレクタ３０２Ａが担当する部分）を示し、図１５Ａは４つの水平転送チャネル分を簡略化して示している。図１５Ｂは、ラッチ２５７に使用されるクロックドインバータの構成例を示す図である。
【０２２４】
図１５に示すように、ラッチ２５７は、２つのクロックドインバータ２９２，２９４と１つの普通のインバータ２９６を有する。「普通の」とは前述のインバータ４０９のようにｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。クロックドインバータ２９２，２９４は、たとえば図１５Ｂ（１），（２）に示すように、２つのｐＭＯＳ２９０_p1 ，２９０_p2 が正電源Ｖdd側となり２つのｎＭＯＳ２９０_n1 ，２９０_n2 が負電源Ｖssもしくは接地GND 側となるように縦続接続されたもので、４個のトランジスタが使用される。よって、１個のラッチ２５７は、インバータ２９６を含めると、１０個のトランジスタを使用する。
【０２２５】
クロックドインバータは、中間のｐＭＯＳ２９０_p2 ，ｎＭＯＳ２９０_n1 の各ドレインの接続点をデータ出力端子OUT とする。ここで、クロックドインバータの使い方としては、図１５Ｂ（１）に示すように、中間のｐＭＯＳ２９０_p2 ，ｎＭＯＳ２９０_n1 のゲートを共通に接続してデータ入力端子INとし、正電源側のｐＭＯＳ２９０_p1 のゲートを反転クロック端子 XCK、接地あるいは負電源側のｎＭＯＳ２９０_n2 のゲートを非反転クロック端子CKとする第１例がある。反転クロック端子 XCKにＨレベル、非反転クロック端子CKにＬレベルが入力されると、ｐＭＯＳ２９０_p1 およびｎＭＯＳ２９０_n2 がオフ（遮断）して、データ出力端子OUT はハイインピーダンスとなりデータ通過を遮断する。一方、反転クロック端子 XCKにＬレベル、非反転クロック端子CKにＨレベルが入力されると、ｐＭＯＳ２９０_p1 およびｎＭＯＳ２９０_n2 がオン（導通）するので、データ入力端子INに入力されたデータがｐＭＯＳ２９０_p2 ，ｎＭＯＳ２９０_n1 で反転されて、データ出力端子OUT から出力される。
【０２２６】
また、図１５Ｂ（２）に示すように、両サイドのｐＭＯＳ２９０_p1 ，ｎＭＯＳ２９０_n2 のゲートを共通に接続してデータ入力INとし、ｐＭＯＳ２９０_p2 のゲートを反転クロック端子 XCK、ｎＭＯＳ２９０_n1 のゲートを非反転クロック端子CKとする第２例がある。反転クロック端子 XCKにＨレベル、非反転クロック端子CKにＬレベルが入力されると、ｐＭＯＳ２９０_p2 およびｎＭＯＳ２９０_n1 がオフ（遮断）して、データ出力端子OUT はハイインピーダンスとなりデータ通過を遮断する。一方、反転クロック端子 XCKにＬレベル、非反転クロック端子CKにＨレベルが入力されると、ｐＭＯＳ２９０_p2 およびｎＭＯＳ２９０_n1 がオン（導通）するので、データ入力端子INに入力されたデータがｐＭＯＳ２９０_p1 ，ｎＭＯＳ２９０_n2 で反転されて、データ出力端子OUT から出力される。
【０２２７】
クロックドインバータ２９２，２９４の出力は共通に接続されインバータ２９６の入力となるとともに、６入力サブセレクタ３０２Ａの入力ともなる。カウンタ部２５４のデータDATA＜Ｋ＞がクロックドインバータ２９２に入力され、インバータ２９６の出力データがクロックドインバータ２９４に入力される。
【０２２８】
クロックドインバータ２９２の非反転クロック端子CKおよびクロックドインバータ２９４の反転クロック端子 XCKには通信・タイミング制御部２０からの制御信号ＣＮ９に含まれるロード信号CRDLが入力される。クロックドインバータ２９２の反転クロック端子 XCKおよびクロックドインバータ２９４の非反転クロック端子CKには通信・タイミング制御部２０からの制御信号ＣＮ９に含まれるロード信号 XCRDLが入力される。ロード信号CRDLとロード信号 XCRDLは論理反転（相補関係）の関係にある。
【０２２９】
本構成では、カウンタ部２５４の各データDATA＜Ｋ＞は、ラッチ２５７のクロックドインバータ２９２により論理反転（相補関係）されて、データ XDATA＜Ｋ＞が６入力サブセレクタ３０２Ａに供給されるようになる。
【０２３０】
６入力サブセレクタ３０２Ａとしては、前述したような２個の２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3と１個の３入力セレクタ５０２Ａを組み合わせた６入力セレクタ５０２Ｅａの構成が使用されている。１段目の２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3の各入力には、それぞれ対応するラッチ２５７から出力データが入力される。
【０２３１】
１段目の２入力セレクタ５０２Ｖ_1，５０２Ｖ_2，５０２Ｖ_3には、相補関係にあるサブセレクト信号SUBSEL_D， XSUBSEL_Dを共通に供給する。２段目の３入力セレクタ５０２Ａの制御信号は次のようにする。１段目の第１トランジスタ４０１および第２トランジスタ４０３のゲートに、サブセレクト信号 XSUBSEL_Aを全組共通に供給する。２段目の第１トランジスタ４０１および第２トランジスタ４０３のゲートに、サブセレクト信号 XSUBSEL_Bを全組共通に供給する。３段目の第１トランジスタ４０１および第２トランジスタ４０３のゲートに、サブセレクト信号 XSUBSEL_Cを全組共通に供給する。
【０２３２】
３つのサブセレクト信号 XSUBSEL_A， XSUBSEL_B， XSUBSEL_Cの内の何れか１つのみを電位ローとし残りの２つを電位ハイとするとともに、１対のサブセレクト信号SUBSEL_D， XSUBSEL_Dの内の一方のみを電位ハイとし他方を電位ローとすることで、６つのラッチ２５７の何れか１つの出力データのみを選択して、水平転送ドライバ３０８に入力する動作が行なわれる。６入力サブセレクタ３０２Ａの出力は、相補（差動）ではなくシングルエンドである。
【０２３３】
水平転送ドライバ３０８は、図１４Ａで示した水平転送ドライバ３０８Ｚに対して、１つのインバータ３３１を追加した構成である。インバータ３３１は、インバータ３３１は、前述のインバータ４０９のようにｐＭＯＳとｎＭＯＳが縦続接続されたＣＭＯＳインバータである。よって、１個の水平転送ドライバ３０８は、６個のトランジスタを使用する。
【０２３４】
インバータ３３１の入力端と転送用トランジスタ３３４のゲートが共通に接続され、６入力サブセレクタ３０２Ａを構成する６つのｎＭＯＳ３２２，ｐＭＯＳ３２４からの出力データが入力される。インバータ３３１の出力データが転送用トランジスタ３３２のゲートに入力される。
【０２３５】
転送用トランジスタ３３２，３３４の各ソースは接地されている。転送用トランジスタ３３２のドレインは選択トランジスタ３３６のソースに接続され、転送用トランジスタ３３４のドレインは選択トランジスタ３３８のソースに接続されている。選択トランジスタ３３６のドレインは非反転データ（Ｄ０）用の水平信号線１８ａに接続され、選択トランジスタ３３８のドレインは反転データ（ＸＤ０）用の水平信号線１８ｂに接続されている。選択トランジスタ３３６，３３８のゲートは共通に接続され水平走査部１２からの選択制御信号MSELが入力される。高速化のため、水平転送は差動信号線対による電流転送を採用している。
【０２３６】
６入力サブセレクタ３０２Ａ（つまりラッチ群）１つにつき水平信号線１８を駆動する転送用トランジスタ３３２，３３４を設け、かつ、多数ある６入力サブセレクタ３０２Ａの選択を選択トランジスタ３３６，３３８で行なってデータ転送を行なう構成にする。これが、転送用トランジスタ３３２と選択トランジスタ３３６あるいは転送用トランジスタ３３４と選択トランジスタ３３８の各直列回路で簡単に実現できる。なお、それぞれ直列に接続されている転送用トランジスタ３３２と選択トランジスタ３３６や転送用トランジスタ３３４と選択トランジスタ３３８の各配置順は逆でもよい。
【０２３７】
転送用トランジスタ３３２および選択トランジスタ３３６の各ゲートがＨレベルのときに、各トランジスタ３３２，３３６がオンして、図示を割愛したセンスアンプ２８ａから非反転データ用の水平信号線１８ａを介して電流が接地側に流れる。同様に、転送用トランジスタ３３４および選択トランジスタ３３８の各ゲートがＨレベルのときに、各トランジスタ３３４，３３８がオンして、図示を割愛したセンスアンプ２８ａから反転データ用の水平信号線１８ｂを介して電流が接地側に流れる。たとえば、センスアンプ２８ａが図中の左にある場合は、電流が左から右に流れる方向が正である。
【０２３８】
つまり、水平転送ドライバ３０８は、転送用トランジスタ３３２と選択トランジスタ３３６の双方がオンしたときに、６入力サブセレクタ３０２Ａでの選択に基づくラッチ２５７の非反転データを水平信号線１８ａを介してセンスアンプ２８ａに転送するように動作する。また、水平転送ドライバ３０８は、転送用トランジスタ３３４と選択トランジスタ３３８の双方がオンしたときに、６入力サブセレクタ３０２Ａでの選択に基づくラッチ２５７の反転データを水平信号線１８ｂを介してセンスアンプ２８ａに転送するように動作する。
【０２３９】
水平走査部１２は、ＤＦＦ１２Ｘ（ディレイ・フリップフロップ）を多数持つが、６入力サブセレクタ３０２Ａのそれぞれに対してＤＦＦ１２Ｘは１つである。ＤＦＦ１２Ｘは、選択トランジスタ３３６，３３８のゲートに、アクティブＨの選択制御信号MSELを供給する。
【０２４０】
カウンタ部２５４のデータDATA＜Ｋ＞は６つのラッチ２５７に保持されて論理反転（相補関係）されたデータ XDATA＜Ｋ＞として出力され、シングルエンドの６入力サブセレクタ３０２Ａにより１つが選択され水平転送ドライバ３０８に入力される。６入力サブセレクタ３０２Ａにより選択された１つのデータ XDATA＜Ｋ＞は、水平転送ドライバ３０８のインバータ３３１に入力され反転される。
【０２４１】
ここで、６入力サブセレクタ３０２Ａにより選択された１つのデータは、水平転送ドライバ３０８内の選択トランジスタ３３６，３３８の内の一方の選択トランジスタ３３８を駆動し、インバータ３３１で反転されたデータは、水平転送ドライバ３０８内の選択トランジスタ３３６，３３８の内の他方の選択トランジスタ３３６を駆動する。
【０２４２】
水平転送ドライバ３０８は、多数存在する水平転送ドライバセットのうち４つ１セットにアクティブＨの選択制御信号MSELを選択トランジスタ３３６，３３８のゲートに与える。つまり、水平走査部１２のＤＦＦ１２Ｘの出力は、水平転送ドライバ３０８内の選択トランジスタ３３６，３３８を選択する。
【０２４３】
６入力サブセレクタ３０２Ａをシングルエンドとすることにより、トランジスタ数を節約することができる。６入力サブセレクタ３０２Ａの出力データは、インバータ３３１により、当該インバータ３３１の入力との関係で相補データ（差動信号）となり、相補（差動）方式の水平転送チャネル（２つの水平信号線１８ａ，１８ｂ）を駆動する。この場合、センスアンプ２８ａは差動増幅回路でデータを再生するようにする。
【０２４４】
デジタルデータを相補データで転送して後段のセンスアンプ２８ａが具備する差動増幅回路で再生するようにすれば、水平信号線１８ａ、１８ｂにノイズが混入しても、その影響をキャンセルできる。また、相補の水平信号線１８ａ，１８ｂとセンスアンプ２８ａとの間にさらに増幅回路を介在させ、水平信号線１８ａ，１８ｂ側の振幅は小さくし、かつセンスアンプ２８ａの入力側は振幅を大きくするようにすれば、バスラインである水平信号線１８ａ，１８ｂ上の寄生容量に起因する問題を改善できる。大振幅の情報での転送よりも小振幅の情報での転送の方が、低消費電力であり、また高速転送動作が可能になるからである。
【０２４５】
もちろん、このように相補形式でデータ転送することは必須ではなく、水平信号線１８ａ，１８ｂの何れか一方のみを使用したデータ転送でもよい。水平信号線１８ａ側のみを使用する場合には、転送用トランジスタ３３４および選択トランジスタ３３８を水平転送ドライバ３０８から取り外すことができる。水平信号線１８ｂ側のみを使用する場合には、インバータ３３１、転送用トランジスタ３３２、および選択トランジスタ３３６を水平転送ドライバ３０８から取り外すことができる。
【０２４６】
図１５Ａでは、水平転送系の９６カラム分を簡略化して示しているが、図１５に示すような構成の水平転送系Ｈtrans0が４つの水平転送チャネル分用意されて図１４に示すような構成の水平転送系Ｈtrans1が構成される。そして、図１５Ａでは、水平転送系Ｈtrans1が４つ並んでいる。水平転送ドライバ３０８は、４つ単位で選択される。各グループ（水平転送系Ｈtrans1）の４つの水平転送ドライバ３０８を纏めて水平転送ドライバセット３０９と称する。水平転送ドライバセット３０９（同一水平転送系Ｈtrans1内の４つの水平転送ドライバ３０８）には、水平走査部１２のＤＦＦ１２Ｘから共通に選択制御信号MSELが供給される。
【０２４７】
＜水平転送系の基本動作例＞
図１６および図１６Ａは、具体的なデータ例での本実施形態の水平転送系Ｈtrans の基本的な動作を説明する図である。ここで、図１６は水平転送系Ｈtrans0のデータ例を示し、図１６Ａは、図１６のデータ例における水平転送系Ｈtrans1（４つの水平転送系Ｈtrans0）の基本動作を説明するタイミングチャートである。
【０２４８】
図１６において、ラッチ２５７の部分に、当該ラッチ２５７が保持している所定ビット位置（たとえば０ビット目）のデータ例が示されている。ラッチ２５７内には、画素アレイ部１０の単位画素３にて検出した画素情報をＡＤ変換部２５０でＡＤ変換した結果に基づいて、“０”または“１”が記憶されている。たとえば、水平転送系Ｈtrans0_0では、水平走査方向の上流側から“０１０１０１”となっており、これが出力データＤ０＜０＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜０＞として現われる。水平転送系Ｈtrans0_1では、水平走査方向の上流側から“１０１０１１”となっており、これが出力データＤ０＜１＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜１＞として現われる。水平転送系Ｈtrans0_2では、水平走査方向の上流側から“００００１１”となっており、これが出力データＤ０＜２＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜２＞として現われる。水平転送系Ｈtrans0_3では、水平走査方向の上流側から“１０１１１０”となっており、これが出力データＤ０＜３＞として現われ、これを論理反転（相補関係）して出力データＸＤ０＜３＞として現われる。
【０２４９】
図１６Ａに示すように、水平走査部１２のＤＦＦ１２Ｘは、選択制御信号MSELを順次１つずつ順番にアクティブＨにしていく。これにより、各水平転送ドライバ３０８の内４つ１セットの水平転送ドライバセット３０９を順番に選択する。
【０２５０】
通信・タイミング制御部２０は、特定の選択制御信号MSELがアクティブＨになっている期間中の最初の１／３で、サブセレクト信号 XSUBSEL_Aを電位ローに、サブセレクト信号 XSUBSEL_B， XSUBSEL_Cを電位ハイにする。さらに、通信・タイミング制御部２０は次の１／３で、サブセレクト信号 XSUBSEL_Bを電位ローに、サブセレクト信号 XSUBSEL_A， XSUBSEL_Cを電位ハイにし、最後の１／３で、サブセレクト信号 XSUBSEL_Cを電位ローに、サブセレクト信号 XSUBSEL_A， XSUBSEL_Bを電位ハイにする。通信・タイミング制御部２０はさらに、これらの各１／３期間のうち前半はサブセレクト信号SUBSELDを電位ハイ、サブセレクト信号 XSUBSEL_Dを電位ローにし、後半はサブセレクト信号SUBSELDを電位ロー、サブセレクト信号 XSUBSEL_Dを電位ハイにする。これにより、水平転送系Ｈtrans0のラッチ群（６つのラッチ２５７）内の特定のラッチ２５７が選択される。
【０２５１】
４つのＤ０＜ｋ＞，ＸＤ０＜ｋ＞の部分は、水平信号線１８ａ，１８ｂを電流が流れるかどうかを示したチャートであり、Ｈレベルのときに電流が流れ、電位を表したものではない。
【０２５２】
＜水平データ転送系の変形動作例＞
図１７は、６入力サブセレクタ３０２Ａを使用した本実施形態の固体撮像装置１における水平転送系Ｈtrans の変形動作を説明する図である。ここで、図１７（１）は、１／３間引きの動作を説明する図である。図１７（２）は１／３間引きの動作を説明する図である。図中においてハッチング付きのラッチ２５７が「ラッチデータあり」のもので間引き動作時の転送対象であり、ハッチングなしのラッチ２５７が「ラッチデータなし」のもので非転送対象である。
【０２５３】
図１７（１）に示すように、１／２間引き時には、ラッチ２５７のデータを１つ置きに水平転送することになる。この転送対象の１つ置きのラッチ２５７のデータはたとえば６入力サブセレクタ３０２Ａの奇数番目の３つの入力端に入力され水平転送ドライバ３０８に送られる。このとき、１つ置きのために、各６入力サブセレクタ３０２Ａとしては、６入力端に対して奇数番目の３つの入力端が同様の関係で使用され、かつ、全ての６入力サブセレクタ３０２Ａおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、全ての水平転送ドライバ３０８をハッチング付きで示している。したがって、１／２間引き時には、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０２５４】
また、図１７（２）に示すように、１／３間引き時には、ラッチ２５７のデータを２つ置きに水平転送することになる。この転送対象の２つ置きのラッチ２５７のデータはたとえば６入力サブセレクタ３０２Ａのｋ番目とｋ＋３番目（ｋは１〜３の何れか）の２つの入力端に入力され水平転送ドライバ３０８に送られる。このとき、２つ置きのために、各６入力サブセレクタ３０２Ａとしては、６入力端に対してｋ番目とｋ＋３番目の２つの入力端が同様の関係で使用され、かつ、全ての６入力サブセレクタ３０２Ａおよび水平転送ドライバ３０８が使用される。図では、このことを示すため、全ての水平転送ドライバ３０８をハッチング付きで示している。したがって、１／３間引き時にも、水平転送チャネルの利用状態が均衡するので、効率よく水平転送チャネルを利用可能となる。
【０２５５】
このように、６入力サブセレクタ３０２Ａを使用することで、１／２間引きおよび１／３間引きの双方について、効率よく水平転送チャネルを利用可能となる。間引き時にも全ての水平転送チャネルを有効利用し、間引き時の効率を改善することができる。水平転送チャネル数を増やさずにフレームレートを改善することができる。図示を割愛するが、サブセレクタ３０２として、２入力セレクタを使用した場合は１／３間引き時に非効率的となり、３入力セレクタを使用した場合は１／２間引き時に非効率的となる。この点では、６入力サブセレクタ３０２Ａを使用することで、１／２間引きおよび１／３間引きの双方について非効率的となる利点がある。
【０２５６】
なお、ここでは６入力の場合に１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となることを示したが、サブセレクタ３０２の入力数が６（＝２×３）の倍数の関係を持つ限り１／２間引きおよび１／３間引きの双方について効率よく水平転送チャネルを利用可能となる。「６の倍数」と称したのは、本例では、１／２間引きおよび１／３間引きの双方を考慮していることによるもので、各間引きの割合い１／２，１／３の各逆数（２，３）の最小公倍数である「６」に基づく。
【０２５７】
各間引きの割合が本例と異なれば、それに応じてサブセレクタ３０２の最適な入力数も異なってくるのは言うまでもない。つまり、間引きの度合いが異なる複数の間引きモードに対応する場合には、各サブセレクタ３０２のそれぞれには何れかの間引きの割合いの逆数の入力数のものを使用するというだけでは不足であり、各間引きの割合いの逆数の最小公倍数に、１つのサブセレクタ３０２が担当する入力数を揃えるとよい。
【０２５８】
＜水平データ転送系の纏め＞
図１８および図１８Ａは、本実施形態の固体撮像装置１における水平転送系Ｈtrans の作用効果を従来技術との対比で纏めた図表である。ここで、図１８は、本実施形態と特開２００６−１４８５０９号公報の各水平転送系Ｈtrans の作用効果を比較する図である。図１８Ａは、本実施形態の水平転送系Ｈtrans の作用効果を図１４Ａおよび図１４Ｂに示した各比較例との対比で纏めた図表である。
【０２５９】
図１８（１）に示すように、特開２００６−１４８５０９号公報の水平転送系Ｈtrans では、水平転送ドライバ３０８が多段で接続されてしまうので、水平転送ドライバ３０８がドライブするときに流れる電流経路上に追加のトランジスタが必要になり、直列抵抗が増える。これに対して、図１８（２）に示すように、本実施形態の水平転送系Ｈtrans では、水平転送ドライバ３０８の前段でデータセレクトを行なうことで階層化しており、水平転送ドライバ３０８は１段でよい。水平転送ドライバ３０８がドライブするときに流れる電流経路上に追加のトランジスタが必要ではなく、直列抵抗は増えない。比較例に対して水平転送ドライバ３０８を１／６に削減できるし、水平転送ドライバ３０８の縦続接続はないので、高速動作を確実に実現できる。
【０２６０】
また、図１８Ａに示すように、本実施形態の水平転送系Ｈtrans では、その他の様々なメリットがある。たとえば、比較例と本実施形態の水平転送系Ｈtrans で、水平信号線１８に直列に接続されるトランジスタの数を比較すると、本実施形態の方が直列のトランジスタ数は少ないため直列抵抗が少なく、より高速に動作する。水平転送のシミュレーションによると、比較例のような一般的な場合に比べて約１６％高速化することが分かった。
【０２６１】
また、水平転送ドライバ３０８内の１対の転送用トランジスタ３３２，３３４と１対の選択トランジスタ３３６，３３８を全て２倍のゲート幅にし、これらのトランジスタ３３２，３３４，３３６，３３８に流れる電流と同じ電流が流れるセンスアンプ２８ａ内の一部のトランジスタのゲート幅も２倍にすることにより、比較例のような一般的な場合に比べて約３２％高速化することが分かった。
【０２６２】
前述のように、１／２間引きや１／３間引き時には子階層である６入力サブセレクタ３０２Ａの制御配線のみ飛ばして出力することにより、１／２間引きや１／３間引き時にも全ての水平転送系Ｈtrans を有効利用でき、効率よく水平転送をすることができる。
【０２６３】
ここで、図示を割愛するが、６入力サブセレクタ３０２Ａとして、６入力セレクタ５０２Ｅａに代えて第１比較例の６入力サブセレクタを使用する場合（以下参考例と称する）を考える。参考例の場合、図８Ｄおよび図８Ｅにて説明したことから推測されるように、制御配線数は１２本になり、トランジスタ数は１２個となる。これに対して、本実施形態の水平転送系Ｈtrans では、制御配線は５本で済む。
【０２６４】
比較例の水平転送系Ｈtrans の水平走査部１２を含まない部分は、６個のラッチ２５７（ＴＲ数＝１０）と、６個の水平転送ドライバ３０８Ｚ（ＴＲ数＝４）であり、６カラム１桁当たり８４（＝１０×６＋４×６）個のトランジスタを使用することになる。６入力セレクタ５０２Ｅａに代えて第１比較例の６入力サブセレクタを使用する場合の水平転送系Ｈtrans の水平走査部１２を含まない部分は、６個のラッチ２５７（ＴＲ数＝１０）と、１個の６入力サブセレクタ３０２Ａ（ＴＲ数＝１２）と、１個の水平転送ドライバ３０８（ＴＲ数＝６）であり、６カラム１桁当たり７８（＝１０×６＋１２＋６）個のトランジスタを使用することになる。本実施形態の水平転送系Ｈtrans の水平走査部１２を含まない部分は、６個のラッチ２５７（ＴＲ数＝１０）と、１個の６入力サブセレクタ３０２Ａ（ＴＲ数＝２１）と、１個の水平転送ドライバ３０８（ＴＲ数＝６）であり、６カラム１桁当たり８７（＝１０×６＋２１＋６）個のトランジスタを使用することになる。
【０２６５】
よって、本実施形態の水平転送系Ｈtrans では、比較例に対して６カラム１桁当たりトランジスタは３つ増えてしまい、また第１比較例の６入力サブセレクタを使用する参考例に対して９つ増えてしまう。しかしながら、制御対象の水平転送ドライバ３０８の数が１／６に減ることにより、水平走査部１２の規模を約１／６に小さくすることができる。第１比較例の６入力サブセレクタを使用する場合と本実施形態の水平転送系Ｈtrans のどちらが回路のレイアウト面積が小さくなるかは、画素ピッチやレイアウトルールによって異なる。
【０２６６】
このように、本実施形態の水平転送系Ｈtrans は、間引きを行なわないときにも比較例よりさらに高速な転送を行なうことができ、高速化の度合いは、当該比較例に比べてシミュレーションでは１６％〜３２％程度となる。また、間引き時にも全ての水平転送チャネルを有効利用でき、間引き時の効率を改善する水平転送系にできる。水平転送チャネル数を増やさずにフレームレートを改善することができ、６入力サブセレクタ３０２Ａの制御配線を最小限に抑えることができる。
【０２６７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２６８】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２６９】
前記実施形態では、本実施形態の半導体装置４００や信号選択回路５００を固体撮像装置１の水平転送系へ適用する例で説明したが、前記実施形態の適用範囲は固体撮像装置に限らない。データを順次後段側に転送する仕組みを持つ半導体装置や固体撮像装置１を利用した撮像装置、あるいは複写機やファクシミリ装置などの画像処理装置などの電子機器であれば、どのようなものにも適用できる。１次元または２次元に配列されたラッチから特定のラッチが選択され、ラッチの情報が転送配線に転送され、転送配線のデータが外部に読み出されるものであればよい。たとえば、本実施形態の半導体装置４００や信号選択回路５００の仕組みは、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM ）などの半導体メモリへも適用できる。
【０２７０】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、固体撮像装置のみではなく、撮像装置やその他のあらゆる電子機器にも適用可能である。この場合、撮像装置やその他の電子機器として、固体撮像装置と同様の効果が得られる。ここで撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【図面の簡単な説明】
【０２７１】
【図１】本実施形態の半導体装置の基本構成（第１例）を示す図である。
【図１Ａ】本実施形態の半導体装置の基本構成（第２例）を示す図である。
【図１Ｂ】本実施形態の半導体装置を制御する制御信号を説明する図である。
【図１Ｃ】本実施形態の半導体装置に対する第１・第２比較例の半導体装置を示す図である。
【図１Ｄ】本実施形態の半導体装置に対する第３比較例の半導体装置を示す図である。
【図２】本実施形態の信号選択回路の基本構成（第１例）を説明する図である。
【図２Ａ】本実施形態の信号選択回路の基本構成（第２例）を説明する図である。
【図２Ｂ】本実施形態の信号選択回路の基本構成（第３例）を説明する図である。
【図２Ｃ】本実施形態の信号選択回路の基本構成（第４例）を説明する図である。
【図３】本実施形態の３入力セレクタの回路構成を示す図である。
【図３Ａ】本実施形態の３入力セレクタを１次元に複数並べたセレクタ群を示す図である。
【図３Ｂ】本実施形態の３入力セレクタを制御する制御信号を説明する図である。
【図４】第１比較例の３入力セレクタの回路構成を示す図である。
【図４Ａ】第２比較例の３入力セレクタの回路構成を示す図である。
【図４Ｂ】第３比較例の３入力セレクタの回路構成を示す図である。
【図４Ｃ】第４比較例の３入力セレクタの回路構成を示す図である。
【図４Ｄ】第１比較例の３入力セレクタを１次元に複数並べたセレクタ群を示す図である。
【図４Ｅ】本実施形態の３入力セレクタの作用効果を比較例との対比で纏めた図（その１）である。
【図４Ｆ】本実施形態の３入力セレクタの作用効果を比較例との対比で纏めた図（その２）である。
【図５】第１変形例の３入力セレクタを１次元に複数並べたセレクタ群を示す図である。
【図６】第２変形例の３入力セレクタの回路構成を示す図である。
【図６Ａ】第２変形例の３入力セレクタを１次元に複数並べたセレクタ群を示す図である。
【図６Ｂ】第２変形例の３入力セレクタを制御する制御信号を説明する図である。
【図７】第１例の４入力セレクタの回路構成を示す図である。
【図７Ａ】第１例の４入力セレクタを制御する制御信号を説明する図である。
【図７Ｂ】第１例の４入力セレクタと比較例との対比を説明する図である。
【図８】本実施形態の６入力セレクタの回路ブロック図である。
【図８Ａ】本実施形態の６入力セレクタの回路構成を示す図である。
【図８Ｂ】本実施形態の６入力セレクタを１次元に複数並べたセレクタ群を示す図である。
【図８Ｃ】本実施形態の６入力セレクタを制御する制御信号を説明する図である。
【図８Ｄ】本実施形態の第１例の６入力セレクタと比較例との対比を説明する図（その１）である。
【図８Ｅ】本実施形態の第１例の６入力セレクタと比較例との対比を説明する図（その２）である。
【図９】本実施形態の９入力セレクタの回路ブロック図である。
【図９Ａ】本実施形態の９入力セレクタと比較例との対比を説明する図である。
【図１０】本実施形態の１２入力セレクタの回路ブロック図である。
【図１０Ａ】本実施形態の１２入力セレクタと比較例との対比を説明する図である。
【図１１】本実施形態の５入力セレクタの回路ブロック図である。
【図１１Ａ】本実施形態の第１例の５入力セレクタと比較例との対比を説明する図である。
【図１２】第２例・第３例の４入力セレクタの回路ブロック図である。
【図１２Ａ】第２例・第３例の４入力セレクタと比較例や第１例の４入力セレクタとの対比を説明する図である。
【図１３】固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。
【図１４】本実施形態の固体撮像装置の水平データ転送系の基本構成を示す図である。
【図１４Ａ】本実施形態の水平データ転送系に対する比較例を示す図（その１）である。
【図１４Ｂ】本実施形態の水平データ転送系に対する比較例を示す図（その２）である。
【図１５】本実施形態の水平転送系の詳細構成例（１ブロック分：６カラム分）を示す図である。
【図１５Ａ】本実施形態の水平転送系の詳細構成例（４つの水平転送チャネル分）を示す図である。
【図１５Ｂ】データ記憶部のラッチに使用されるクロックドインバータの構成例を示す図である。
【図１６】本実施形態の水平転送系の基本的な動作を説明するためのデータ例を示す図である。
【図１６Ａ】図１６のデータ例における本実施形態の水平転送系の基本動作を説明するタイミングチャートである。
【図１７】６入力サブセレクタを使用した本実施形態の固体撮像装置における水平転送系の変形動作を説明する図である。
【図１８】本実施形態と特開２００６−１４８５０９号公報の各水平転送系の作用効果を比較する図である。
【図１８Ａ】本実施形態の水平転送系の作用効果を比較例との対比で纏めた図表である。
【符号の説明】
【０２７２】
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流制御部、２５０…ＡＤ変換部、２５２…比較部、２５４…カウンタ部、２５６…データ記憶部、２５７…ラッチ（データ保持回路）、２６…カラムＡＤ変換部、２７…参照信号生成部、２７０…ＤＡ変換部、２８…出力部、３…単位画素、３００…データセレクタ部、３０１…セレクタ部（選択部）、３０２…サブセレクタ（信号選択部）、３０７…ドライバ部（駆動部）、３０８…水平転送ドライバ（転送駆動部）、３３１…インバータ、３３２，３３４…転送用トランジスタ、３３６，３３８…選択トランジスタ、４００…半導体装置、４０１…第１トランジスタ、４０２…第１トランジスタ部、４０３…第２トランジスタ、４０４…第２トランジスタ部、４０８…相補スイッチ、５００…信号選択回路、５０２…入力セレクタ、５０２Ａ…３入力セレクタ、５０２Ｖ…２入力セレクタ、７…駆動制御部
【図１】
2009296312.tif 000003
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
2009296312.tif 000006
【図１Ｄ】
2009296312.tif 000007
【図２】
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【図２Ａ】
2009296312.tif 000009
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図７】
2009296312.tif 000026
【図７Ａ】
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【図７Ｂ】
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【図８】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【図９Ａ】
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【図１０】
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【図１０Ａ】
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【図１１】
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【図１１Ａ】
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【図１２】
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【図１２Ａ】
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【図１３】
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【図１４】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１６Ａ】
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【図１７】
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【図１８】
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【図１８Ａ】
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