(57)【要約】【課題】多ビットのデータを１本の信号線を用いて１クロック内で複数ビットを伝送する。【解決手段】複数の遅延素子により基準クロック１周期内で複数の遅延信号を生成する遅延回路120と、ディジタルデータを基準クロック１パルス内の一組の立ち上がりタイミングと立ち下がりタイミングとを決定するエンコーダ101と、決定された一組の立ち上がりタイミングと立ち下がりタイミングとの遅延信号を選択する選択回路150と、選択回路で選択された、立ち上がりタイミングに対応する遅延信号と立ち下がりタイミングに対応する遅延信号とからパルス信号を生成するパルス生成回路160とを有する。【選択図】図１
2009005007.tif 000002
【特許請求の範囲】
【請求項１】
入力されるディジタルデータに応じてパルス信号を生成して送信する通信装置であって、
複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、
基準クロック１周期内で、入力されるディジタルデータに応じて、一組の立ち上がりタイミングと立ち下がりタイミングとを決定するエンコーダと、
前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングを前記遅延回路の出力から選択する選択回路と、
前記選択回路で選択された一組の立ち上がりタイミングと立ち下がりタイミングにより、基準クロック１周期内でパルス信号を生成するパルス生成回路と、
を有する通信装置。
【請求項２】
基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路と、
遅延素子１段あたりの前記遅延時間を参照し、前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じた遅延信号の段数を求めるタイミング演算を行うタイミング演算回路とを備え、
前記選択回路は、前記タイミング演算により求められた遅延信号の段数に応じて、前記遅延信号の選択を行う、
ことを特徴とする請求項１記載の通信装置。
【請求項３】
入力されるパルス信号を受信して、該パルス信号をディジタルデータに変換する通信装置であって、
複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、
基準クロック１周期内で、入力されるパルス信号に応じて、該パルス信号の一組の立ち上がりタイミングと立ち下がりタイミングそれぞれに合致する前記遅延信号の段数を出力するパルスタイミング検出回路と、
前記パルスタイミング検出回路で検出された前記遅延信号の段数から予め定められたディジタルデータに変換するデコーダと、
を有する通信装置。
【請求項４】
基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路を備え、
前記デコーダは、遅延素子１段あたりの前記遅延時間と、前記タイミング検出回路で検出された前記遅延信号の前記段数とを参照し、予め定められたディジタルデータを抽出する、
ことを特徴とする請求項３記載の通信装置。
【請求項５】
基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いることで、基準クロック１周期内で複数ビットのディジタルデータを送信もしくは受信する、
ことを特徴とする請求項１〜請求項４のいずれか一項に記載の通信装置。
【請求項６】
入力されるディジタルデータに応じてパルス信号を生成して送信する送信側通信装置と、入力されるパルス信号を受信して該パルス信号をディジタルデータに変換する受信側通信装置とにより通信を行う通信システムであって、
前記送信側通信装置は、
複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、
基準クロック１周期内で、入力されるディジタルデータに応じて、一組の立ち上がりタイミングと立ち下がりタイミングとを決定するエンコーダと、
前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングを前記遅延回路の出力から選択する選択回路と、
前記選択回路で選択された一組の立ち上がりタイミングと立ち下がりタイミングにより、基準クロック１周期内でパルス信号を生成するパルス生成回路と、を備えて構成され、
受信側通信装置は、
複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、
基準クロック１周期内で、入力されるパルス信号に応じて、該パルス信号の一組の立ち上がりタイミングと立ち下がりタイミングそれぞれに合致する前記遅延信号の段数を出力するパルスタイミング検出回路と、
前記パルスタイミング検出回路で検出された前記遅延信号の段数から予め定められたディジタルデータに変換するデコーダと、を備えて構成される、
ことを特徴とする通信システム。
【請求項７】
前記送信側通信装置は、
基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路と、
遅延素子１段あたりの前記遅延時間を参照し、前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じた遅延信号の段数を求めるタイミング演算を行うタイミング演算回路とを備え、
前記選択回路は、前記タイミング演算により求められた遅延信号の段数に応じて、前記遅延信号の選択を行う、
ことを特徴とする請求項６記載の通信システム。
【請求項８】
前記受信側通信装置は、
基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路を備え、
前記デコーダは、遅延素子１段あたりの前記遅延時間と、前記タイミング検出回路で検出された前記遅延信号の前記段数とを参照し、予め定められたディジタルデータを抽出する、
ことを特徴とする請求項６または請求項７に記載の通信装置。
【請求項９】
基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いることで、基準クロック１周期内で複数ビットのディジタルデータを送信もしくは受信する、
ことを特徴とする請求項６〜請求項８のいずれか一項に記載の通信システム。
【請求項１０】
画像処理装置内の複数の基板間で、前記送信側通信装置と前記受信側通信装置とを備え、
基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングを有するパルス信号を用いて通信を行う、
ことを特徴とする請求項６〜請求項９のいずれか一項に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信装置および通信システムに関し、さらに詳しくは、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成して送受信可能な通信回路および通信システムに関する。
【背景技術】
【０００２】
各種ディジタル回路において、回路動作のためにクロックを必要としている。このクロックは、各種方式のクロック発生回路によって生成されている。
そして、このクロックを基準にしたＨとＬとのパルス信号によって、データ転送を行っている。従って、高速のデータ転送を行う場合には、高速のクロックを用意する必要があった。
【０００３】
無線通信におけるディジタル変復調方式としては、ＡＳＫ（Amplitude Shift Keying）、ＦＳＫ（Frequency SHift Keying）、ＰＳＫ（Phase Shift Keying）の三方式が知られている。また、ＰＳＫの応用として、ＢＰＳＫ（Binary Phase Shift Keying）やＱＰＳＫ（QPSK（Quadrature Phase Shift Keying）なども存在している。
【０００４】
これらは、一定周波数の高周波キャリアの位相をベースバンド信号によって変調するものである。
また、データ伝送については、以下の特許文献にも開示がなされている。
【特許文献１】特公平8-31797（第１頁、図１）
【特許文献２】特開2003-174484（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のＰＳＫなどの技術は、移動体通信や放送、モデムなどのデジタル無線通信に用いられている。このようなキャリアをもちいた高速伝送技術では高周波の変調／復調回路が必要であり、１装置内部の信号伝送には不向きであり、高周波ノイズの影響も大きく、また高価なシステムである。
【０００６】
また、以上の特許文献１では、これはパルスの幅をクロック単位で送受信するものであり、基本的な原理ではあるが、高速通信には周波数の高いクロックパルスが必要となってくる。
【０００７】
また、以上の特許文献２のデータ伝送システムでも、通信用のパルス信号とクロックパルスとの位相を比較しているが、基本的にクロック単位である。すなわち、通信用のパルス信号に比例した周波数のクロックパルスが必要になる。
【０００８】
以上のように、パルス信号を用いて高速な通信を行うためには、それに比例した周波数のクロックパルスが必要になっていた。
なお、信号線を用いた従来のデータ伝送では、一般的なシリアルI/F、パラレルI/Fがある。シリアル伝送では信号線１本で伝送可能であるが、多ビットのデータを伝送するためには数クロックの時間を必要とする。また、パラレル伝送では１クロックで多ビットのデータを伝送できるものの、ビット数に応じた複数本の信号線を必要としていた。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる通信装置および通信システムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題は以下の発明によって解決される。
（１）請求項１記載の発明は、入力されるディジタルデータに応じてパルス信号を生成して送信する通信装置であって、複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、基準クロック１周期内で、入力されるディジタルデータに応じて、一組の立ち上がりタイミングと立ち下がりタイミングとを決定するエンコーダと、前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングを前記遅延回路の出力から選択する選択回路と、前記選択回路で選択された一組の立ち上がりタイミングと立ち下がりタイミングにより、基準クロック１周期内でパルス信号を生成するパルス生成回路と、を有する通信装置である。なお、ここで、選択回路は、エンコーダにより決定されたタイミングの遅延信号を選択し、パルス生成回路は、選択された遅延信号によりパルス信号を生成する。
【００１１】
（２）請求項２記載の発明は、基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路と、遅延素子１段あたりの前記遅延時間を参照し、前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じた遅延信号の段数を求めるタイミング演算を行うタイミング演算回路とを備え、前記選択回路は、前記タイミング演算により求められた遅延信号の段数に応じて、前記遅延信号の選択を行う、ことを特徴とする請求項１記載の通信装置である。
【００１２】
（３）請求項３記載の発明は、入力されるパルス信号を受信して、該パルス信号をディジタルデータに変換する通信装置であって、複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、基準クロック１周期内で、入力されるパルス信号に応じて、該パルス信号の一組の立ち上がりタイミングと立ち下がりタイミングそれぞれに合致する前記遅延信号の段数を出力するパルスタイミング検出回路と、前記パルスタイミング検出回路で検出された前記遅延信号の段数から予め定められたディジタルデータに変換するデコーダと、を有する通信装置である。
【００１３】
（４）請求項４記載の発明は、基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路を備え、前記デコーダは、遅延素子１段あたりの前記遅延時間と、前記タイミング検出回路で検出された前記遅延信号の前記段数とを参照し、予め定められたディジタルデータを抽出する、ことを特徴とする請求項３記載の通信装置である。
【００１４】
（５）請求項５記載の発明は、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いることで、基準クロック１周期内で複数ビットのディジタルデータを送信もしくは受信する、ことを特徴とする請求項１〜請求項４のいずれか一項に記載の通信装置である。
【００１５】
（６）請求項６記載の発明は、入力されるディジタルデータに応じてパルス信号を生成して送信する送信側通信装置と、入力されるパルス信号を受信して該パルス信号をディジタルデータに変換する受信側通信装置とにより通信を行う通信システムであって、前記送信側通信装置は、複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、基準クロック１周期内で、入力されるディジタルデータに応じて、一組の立ち上がりタイミングと立ち下がりタイミングとを決定するエンコーダと、前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングを前記遅延回路の出力から選択する選択回路と、前記選択回路で選択された一組の立ち上がりタイミングと立ち下がりタイミングにより、基準クロック１周期内でパルス信号を生成するパルス生成回路と、を備えて構成され、受信側通信装置は、複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成する遅延回路と、基準クロック１周期内で、入力されるパルス信号に応じて、該パルス信号の一組の立ち上がりタイミングと立ち下がりタイミングそれぞれに合致する前記遅延信号の段数を出力するパルスタイミング検出回路と、前記パルスタイミング検出回路で検出された前記遅延信号の段数から予め定められたディジタルデータに変換するデコーダと、を備えて構成される、ことを特徴とする通信システムである。なお、ここで、選択回路は、エンコーダにより決定されたタイミングの遅延信号を選択し、パルス生成回路は、選択された遅延信号によりパルス信号を生成する。
【００１６】
（７）請求項７記載の発明は、前記送信側通信装置は、基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路と、遅延素子１段あたりの前記遅延時間を参照し、前記エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じた遅延信号の段数を求めるタイミング演算を行うタイミング演算回路とを備え、前記選択回路は、前記タイミング演算により求められた遅延信号の段数に応じて、前記遅延信号の選択を行う、ことを特徴とする請求項６記載の通信システムである。
【００１７】
（８）請求項８記載の発明は、前記受信側通信装置は、基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求める遅延値測定回路を備え、前記デコーダは、遅延素子１段あたりの前記遅延時間と、前記タイミング検出回路で検出された前記遅延信号の前記段数とを参照し、予め定められたディジタルデータを抽出する、ことを特徴とする請求項６または請求項７に記載の通信装置である。
【００１８】
（９）請求項９記載の発明は、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いることで、基準クロック１周期内で複数ビットのディジタルデータを送信もしくは受信する、ことを特徴とする請求項６〜請求項８のいずれか一項に記載の通信システムである。
【００１９】
（１０）請求項１０記載の発明は、画像処理装置内の複数の基板間で、前記送信側通信装置と前記受信側通信装置とを備え、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングを有するパルス信号を用いて通信を行う、ことを特徴とする請求項６〜請求項９のいずれか一項に記載の通信システムである。
【発明の効果】
【００２０】
上述した本発明によれば、以下のような効果が得られる。
（１）請求項１記載の発明では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成して送信する際に、縦続接続された複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成しておいて、基準クロック１パルス内の一組の立ち上がりタイミングと立ち下がりタイミングとにディジタルデータを決定し、決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じて、対応するタイミングの遅延信号を選択し、このように選択された、立ち上がりタイミングに対応する遅延信号と立ち下がりタイミングに対応する遅延信号とから、前記ディジタルデータに応じて決定された基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を生成する。
【００２１】
以上の通信装置により、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００２２】
（２）請求項２記載の発明では、基準クロック１周期に該当する遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求め、該遅延時間を参照し、エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じた遅延信号の段数を求めるタイミング演算を行い、求められた遅延信号の段数に応じて遅延信号の選択を行うようにしているため、高精度な遅延素子を用いることなく、また、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００２３】
すなわち、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００２４】
（３）請求項３記載の発明では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号からディジタルデータを抽出する際に、縦続接続された複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成しておいて、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有する外部からのパルス信号に応じて、該立ち上がりタイミングと該立ち下がりタイミングとを検出し、検出された前記立ち上がりタイミングと立ち下がりタイミングとに対応するタイミングの遅延信号の段数から予め定められたディジタルデータを抽出する。
【００２５】
以上の通信装置により、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号からディジタルデータを抽出（復調）することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００２６】
（４）請求項４記載の発明では、基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求め、遅延素子１段あたりの遅延時間と、選択回路で選択された遅延信号の段数とを参照し、予め定められたディジタルデータを抽出するようにしているため、高精度な遅延素子を用いることなく、また、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号からディジタルデータを抽出（復調）することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００２７】
すなわち、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００２８】
（５）請求項５記載の発明では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いて、基準クロック１周期内で複数ビットのディジタルデータを送信もしくは受信するため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００２９】
（６）請求項６記載の発明では、通信システムにおける送信側通信装置では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成して送信する際に、縦続接続された複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成しておいて、基準クロック１パルス内の一組の立ち上がりタイミングと立ち下がりタイミングとにディジタルデータを決定し、決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じて、対応するタイミングの遅延信号を選択し、このように選択された、立ち上がりタイミングに対応する遅延信号と立ち下がりタイミングに対応する遅延信号とから、前記ディジタルデータに応じて決定された基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を生成する。
【００３０】
そして、通信システムにおける受信側通信装置では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号からディジタルデータを抽出する際に、縦続接続された複数の遅延素子により基準クロック１周期内でタイミングの異なる複数の遅延信号を生成しておいて、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有する外部からのパルス信号に応じて、該立ち上がりタイミングと該立ち下がりタイミングとを検出し、検出された前記立ち上がりタイミングと立ち下がりタイミングとに対応するタイミングの遅延信号の段数から予め定められたディジタルデータを抽出する。
【００３１】
以上の送信側通信装置により、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成することができ、受信側通信装置により、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号からディジタルデータを抽出（復調）することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送（送信〜受信）できる。
【００３２】
（７）請求項７記載の発明では、通信システムにおける送信側通信装置は、基準クロック１周期に該当する遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求め、該遅延時間を参照し、エンコーダにより決定された一組の立ち上がりタイミングと立ち下がりタイミングとに応じた遅延信号の段数を求めるタイミング演算を行い、求められた遅延信号の段数に応じて遅延信号の選択を行うようにしているため、高精度な遅延素子を用いることなく、また、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００３３】
すなわち、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００３４】
（８）請求項８記載の発明では、通信システムにおける受信側通信装置は、基準クロック１周期に該当する前記遅延信号の段数を同期段数として求め、該同期段数から、遅延素子１段あたりの遅延時間を求め、遅延素子１段あたりの遅延時間と、選択回路で選択された遅延信号の段数とを参照し、予め定められたディジタルデータを抽出するようにしているため、高精度な遅延素子を用いることなく、また、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号からディジタルデータを抽出（復調）することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００３５】
すなわち、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００３６】
（９）請求項９記載の発明では、該通信システムにおいて、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いて、基準クロック１周期内で複数ビットのディジタルデータを送信・受信するため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００３７】
（１０）請求項１０記載の発明では、該通信システムを画像処理装置内の複数基板間で適用し、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いて、基準クロック１周期内で複数ビットのディジタルデータを送信・受信するため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照して、本発明の実施例を詳細に説明する。
〈第１の実施の形態例〉
図１は本発明の第１の実施の形態例の通信回路の回路構成を示すブロック図である。ここで、図１（ａ）は通信システムにおける送信側の通信回路１００、図１（ｂ）は通信システムにおける受信側の通信回路２００である。
【００３９】
この図１（ａ）に示される通信回路１００において、において、１０１は各部を制御すると共に、画像データから立ち上がりタイミングデータと立ち下がりタイミングデータとを生成するエンコーダである。この立ち上がりタイミングデータと立ち下がりタイミングデータは、基準クロックのどのタイミングでパルス信号の立ち上がり・立ち下がりが生じるかを示すタイミングデータである。
【００４０】
１１０は装置各部の動作の基準となる基準クロックを発生するクロック発生回路である。なお、この実施形態では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を、遅延信号を用いてディジタルデータに応じて生成するため、データ伝送に使用するパルス信号に応じて基準クロックの周波数を上げる必要はない。
【００４１】
１２０は基準クロックを所定量ずつ細かく遅延させて複数の遅延信号を得るために、小さな遅延時間の遅延素子が縦続接続されて構成されている遅延素子群による遅延回路である。ここで、遅延回路１２０は、位相が少しずつ異なる遅延信号について、基準クロックの２周期分程度にわたって生成できる段数になるようにチェーン状に遅延素子が縦続接続されていることが好ましい。
【００４２】
１３０は遅延回路１２０で生成されたそれぞれの遅延信号の遅延値を測定する遅延値測定回路である。この遅延値測定回路１３０は、複数の遅延信号の中で、基準クロックに同期している遅延信号の同期段数から、遅延素子１段あたりの遅延時間を遅延値として求める。この遅延値は遅延値測定回路１３０から、後述するタイミング演算回路に供給される。
【００４３】
なお、上記の縦続接続された遅延素子として、たとえば、Ｃ−ＭＯＳプロセスにより製造された半導体のディジタル遅延素子を用いる。その場合、半導体内部の遅延素子の遅延値は、温度，電源電圧，チップ間ばらつきといった要因により、０．５〜２倍程度の変動が生じることがある。ただし、チップ内部について、複数の遅延素子の遅延量の相対的な遅延差（チップ内ばらつき）は最大でも±３％程度と小さい。そこで、このような物理特性を利用し、絶対的な遅延ばらつきについて、遅延値測定回路１３０の測定結果を用いて演算で補正をするようにしている。
【００４４】
１４０ａは遅延値と前記立ち上がりタイミングデータとを参照して、立ち上がりタイミングデータに合致する遅延信号の段数を決定する立ち上がりタイミング演算回路である。１４０ｂは遅延値と前記立ち下がりタイミングデータとを参照して、立ち下がりタイミングデータに合致する遅延信号の段数を決定する立ち下がりタイミング演算回路である。
【００４５】
１５０ａは立ち上がりタイミング演算回路１４０ａの決定に従って、遅延回路１２０からの遅延信号のいずれかを立ち上がり信号として選択する立ち上がり選択回路である。
１５０ｂは立ち下がりタイミング演算回路１４０ｂの決定に従って、遅延回路１２０からの遅延信号のいずれかを立ち下がり信号として選択する立ち下がり選択回路である。
【００４６】
１６０は以上の立ち上がり信号によって立ち上がり、以上の立ち下がり信号によって立ち下がるパルス信号を生成するパルス生成処理を実行し、生成されたパルス信号を外部に出力するパルス生成回路である。
【００４７】
この図１（ｂ）に示される通信回路２００において、２１０は装置各部の動作の基準となる基準クロックを発生するクロック発生回路である。なお、この実施形態では、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を遅延信号を用いて復調するため、データ伝送に使用するパルス信号に応じて基準クロックの周波数を上げる必要はない。
【００４８】
２２０は基準クロックを所定量ずつ細かく遅延させて複数の遅延信号を得るために、小さな遅延時間の遅延素子が縦続接続されて構成されている遅延素子群による遅延回路である。ここで、遅延回路２２０は、位相が少しずつ異なる遅延信号について、基準クロックの２周期分程度にわたって生成できる段数になるようにチェーン状に遅延素子が縦続接続されていることが好ましい。
【００４９】
２３０は遅延回路１２０で生成されたそれぞれの遅延信号の遅延値を測定する遅延値測定回路である。この遅延値測定回路２３０は、複数の遅延信号の中で、基準クロックに同期している遅延信号の同期段数から、遅延素子１段あたりの遅延時間を遅延値として求める。この遅延値は遅延値測定回路２３０から、後述する各種回路に供給される。
【００５０】
なお、上記の縦続接続された遅延素子として、たとえば、Ｃ−ＭＯＳプロセスにより製造された半導体のディジタル遅延素子を用いる。その場合、半導体内部の遅延素子の遅延値は、温度，電源電圧，チップ間ばらつきといった要因により、０．５〜２倍程度の変動が生じることがある。ただし、チップ内部について、複数の遅延素子の遅延量の相対的な遅延差（チップ内ばらつき）は最大でも±３％程度と小さい。そこで、このような物理特性を利用し、絶対的な遅延ばらつきについて、遅延値測定回路１３０の測定結果を用いて演算で補正をするようにしている。
【００５１】
２４０ａは受信したパルス信号の立ち上がりタイミングと合致したタイミングを有する遅延回路１２０からの遅延信号を選択し、該選択された遅延信号の段数が、基準クロックの立ち上がりから数えて何段目かの情報を出力するタイミング演算回路である。
【００５２】
２４０ｂは受信したパルス信号の立ち下がりタイミングと合致したタイミングを有する遅延回路１２０からの遅延信号を選択し、該選択された遅延信号の段数が、基準クロックの立ち上がりから数えて何段目かの情報を出力するタイミング演算回路である。
【００５３】
２６０はパルス信号の立ち上がりタイミングの遅延信号の段数とパルス信号の立ち下がりタイミングの遅延信号の段数と上述した遅延値とから、パルス信号に予め決定されているディジタルデータを抽出するデコーダである。
【００５４】
以上の構成において、遅延回路１２０と遅延回路２２０では位相が少しずつ異なる遅延信号を生成しており、たとえば、図２に示すようになっている。この図２では、nを遅延段数としたときの、遅延信号ＤＬnの一部を示している。
【００５５】
ここで、遅延値測定回路１３０は、複数の遅延信号の中で、基準クロックに同期している第１同期ポイント（図２ではＤＬ20）と第２同期ポイント（図２ではＤＬ280）との間の遅延信号の段数を同期段数（図２では、２８０段−２０段＝２６０段）として求め、基準クロックの周期と遅延信号の段数（同期段数）とから、遅延回路１２０の遅延素子１段あたりの遅延時間を遅延値として求める。
【００５６】
このようにすることで、遅延素子１段あたりの遅延時間が温度や電源電圧や遅延素子個体差などで変化したとしても、水晶発振精度の基準クロックから遅延素子１段あたりの遅延時間を逆算することになり、その時点での正確な遅延時間を算出することが可能になる。
【００５７】
一方、エンコーダ１０１はディジタルデータを受けて、予め決定されているディジタルデータとパルス信号との関係のテーブルを参照し、該ディジタルデータに対応した立ち上がりタイミングデータと立ち下がりタイミングデータとを出力する。
【００５８】
ここで、本実施形態において、ディジタルデータに予め決定されているパルス信号としては、一例として、図３のようになっている。
ここでは、基準クロックを８分解能で使用する例を具体例として示す。
【００５９】
なお、この実施形態では、前後のパルス信号と繋がってしまうことを防止するため、図３（１）のように、パルス信号の開始位置と終了位置とに一定の空きスペースを設ける。
また、８分解能であるため、図３（２）のように、最小のパルスが基準クロックの１／８になっており、最小パルス（１／８パルス）〜最大パルス（６／８パルス）を用いて、かつ、１／８パルス〜５／８パルスの位置の変化にも情報を与える。
【００６０】
すなわち、１／８パルスの位置の違いにより６種類（図３（ｂ）〜（ｇ））、２／８パルスの位置の違いにより５種類（図３（ｈ）〜（ｌ））、３／８パルスの位置の違いにより４種類（図３（ｍ）〜（ｐ））、４／８パルスの位置の違いにより３種類（図３（ｑ）〜（ｓ））、５／８パルスの位置の違いにより２種類（図３（ｔ）〜（ｕ））、６／８パルスが１種類（図３（ｖ））、の合計２１パターンが可能である。
【００６１】
なお、分解能をｚとした場合のパターン数ｚ’は、１から（ｚ−２）までの和で求めることができる。たとえば、以上の８分解能では２１パターンであり、１０分解能では３６パターンであり、１６分解能では１０５パターンであり、２０分解能では１７１パターンであり、３２分解能では４６５パターンであり、３６分解能では５９５パターンであり、４０分解能では７４１パターンであり、６４分解能では１９５３パターンとなる。
【００６２】
また、送信側の通信回路１００と受信側の通信回路２００とが、共に正しい位相関係でデータ伝送するため、所定の同期信号などを、通信開始時、所定時刻毎と、所定データ数毎、伝送待機時などに送受信することが望ましい。
【００６３】
また、同期信号としては、たとえば、図３（ｂ）と図３（ｇ）と組み合わせたようなパルス信号や、図３（ｈ）と図３（ｌ）と組み合わせたようなパルス信号や、図３（ｍ）と図３（ｌ）と組み合わせたようなパルス信号など、通常のデータ伝送に用いられるパルス信号とは別のパターンであって、基準クロック１周期内で位相状態が認識できるパターンであることが望ましい。
【００６４】
送信側の通信回路１００のエンコーダ１０１は、以上の図３のようなパルス信号を生成するために、どのタイミングで立ち上がるかを示す立ち上がりタイミングデータを生成し、タイミング演算回路１４０ａに供給する。図３の８分解能の場合には、基準クロック１パルスを８等分して、０／８〜８／８のタイミングがあるとすると、１／８〜６／８のいずれかの立ち上がりタイミングデータを生成し、２／８〜７／８のいずれかの立ち上がりタイミングデータを生成する。
【００６５】
タイミング演算回路１４０ａは、遅延値測定回路１３０からの遅延段数と、立ち上がりタイミングデータとを受けて、立ち上がりタイミングに合致する遅延回路の遅延素子段数を演算により求める。また、タイミング演算回路１４０ｂは、遅延値測定回路１３０からの遅延段数と、立ち下がりタイミングデータとを受けて、立ち下がりタイミングに合致する遅延回路の遅延素子段数を演算により求める。
【００６６】
たとえば、所定のディジタルデータに決定された図３（ｂ）のパルス信号を生成する場合、クロックパルスと最初に同期した遅延信号が５０段目、次にクロックパルスと同期した遅延信号が２９０段目の場合、基準クロック１／８のタイミングデータを受けたタイミング演算回路１４０ａでは、５０＋（２９０−５０）×１／８＝８０であり、８０段目の遅延信号を選択するための選択信号ＳＥＬ80を、選択回路１５０ａに出力する。
【００６７】
そして、基準クロック２／８のタイミングデータを受けたタイミング演算回路１４０ａでは、５０＋（２９０−５０）×２／８＝１１０であり、１１０段目の遅延信号を選択するための選択信号ＳＥＬ110を、選択回路１５０ｂに出力する。これにより選択回路１５０ａで選択された８０段目の遅延信号と、選択回路１５０ｂで選択された１１０段目の遅延信号とから、パルス生成回路１６０が、図３（ｂ）相当のパルス信号を生成して出力する。
【００６８】
また、同じ図３（ｂ）のパルス信号を生成する場合であって、温度や電源電圧により、遅延素子の遅延時間が変化した場合、たとえば、クロックパルスと最初に同期した遅延信号が６６段目、次にクロックパルスと同期した遅延信号が３３０段目の場合、基準クロック１／８のタイミングデータを受けたタイミング演算回路１４０ａでは、６６＋（３３０−６６）×１／８＝９９であり、９９段目の遅延信号を選択するための選択信号ＳＥＬ99を、選択回路１５０ａに出力する。
【００６９】
そして、基準クロック２／８のタイミングデータを受けたタイミング演算回路１４０ａでは、６６＋（３３０−６６）×２／８＝１２６であり、１２６段目の遅延信号を選択するための選択信号ＳＥＬ126を、選択回路１５０ｂに出力する。これにより選択回路１５０ａで選択された９９段目の遅延信号と、選択回路１５０ｂで選択された１２６段目の遅延信号とから、パルス生成回路１６０が、図３（ｂ）相当のパルス信号を生成して出力する。
【００７０】
以上の通信装置１００により、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを送信できる。
【００７１】
そして、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００７２】
受信側の通信回路２００で、たとえば、クロックパルスと最初に同期した遅延信号が４０段目、次にクロックパルスと同期した遅延信号が２８０段目であった場合に、受信側の通信回路２００で受信したパルス信号の立ち上がりが、タイミング演算回路２４０ａで遅延信号８０段目と合致した場合、タイミング演算回路２４０ａは、（７０−４０）／（２８０−４０）＝１／８であり、ＵＰ（１／８）をデコーダ２６０に出力する。受信側の通信回路２００で受信したパルス信号の立ち下がりが、タイミング演算回路２４０ｂで遅延信号１１０段目と合致した場合、タイミング演算回路２４０ａは、（１１０−５０）／（２８０−４０）＝２／８であり、ＤＯＷＮ（２／８）をデコーダ２６０に出力する。これにより、図３（ｂ）のパルス信号を受信したことがわかり、デコーダが所定のディジタルデータを抽出する。
【００７３】
また、同じタイミングのパルス信号を受信した場合であって、温度や電源電圧により、遅延素子の遅延時間が変化した場合、受信側の通信回路２００で、たとえば、クロックパルスと最初に同期した遅延信号が５６段目、次にクロックパルスと同期した遅延信号が３２０段目であった場合に、受信側の通信回路２００で受信したパルス信号の立ち上がりが、タイミング演算回路２４０ａで遅延信号８９段目と合致した場合、タイミング演算回路２４０ａは、（９９−５６）／（３２０−５６）＝１／８であり、ＵＰ（１／８）をデコーダ２６０に出力する。
【００７４】
そして、受信側の通信回路２００で受信したパルス信号の立ち下がりが、タイミング演算回路２４０ｂで遅延信号１１０段目と合致した場合、タイミング演算回路２４０ａは、（１２２−５６）／（３２０−５６）＝２／８であり、ＤＯＷＮ（２／８）をデコーダ２６０に出力する。これにより、図３（ｂ）のパルス信号を受信したことがわかり、デコーダが所定のディジタルデータを抽出する。
【００７５】
以上の通信装置２００により、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成したものを受信してディジタルデータを抽出することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを受信できる。
【００７６】
そして、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００７７】
また、以上の通信装置１００と通信装置２００とからなる通信システムにより、基準クロックより高い周波数のクロックを必要とせず、基準クロック１周期内で、一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号をディジタルデータに応じて生成することができるため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送できる。
【００７８】
すなわち、このように同期段数から遅延時間を演算することで、温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化する特性を有する遅延素子を用いた場合でも、基準クロックより高い周波数のクロックを必要とせず、高精度に、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングのパルス信号を扱うことが可能になる。
【００７９】
通信システムを画像処理装置内の複数基板間で適用し、基準クロック１周期内で一組の立ち上がりタイミングと立ち下がりタイミングとを有するパルス信号用いて、基準クロック１周期内で複数ビットのディジタルデータを送信・受信するため、ベースバンド信号の周波数帯域での一般的な伝送システムにおいて、多ビットのデータを１本の信号線を用いて、１クロック内で複数ビットを伝送でき、ＥＭＩにも配慮された通信を行えるようになる。
【００８０】
〈その他の実施形態〉
以上の実施形態において、送信側と受信側の同期のために同期信号を送受信したが、これに代え、あるいは、これに加えて、たとえば、図３の全パターンのパルス信号を所定の順番に送受信することを同期に用いることも可能である。
【００８１】
また、このように全パターンのパルス信号を順番に送受信することで、送信側と受信側の分解能や通信規格などを合致させることが可能である。なお、分解能や通信規格に関しては、通信開始時に送信側から受信側に通知するようにしてもよい。
【００８２】
また、以上の実施形態においては、所定の分解能の通信を行う能力が存在していれば、送信側と受信側との基準クロックの周波数が一致していることは必要としない。たとえば、図３のパルス信号の各パターンを識別できれば、受信側の通信回路２００では、クロックパルスの周期が図３（ａ）と同一ではなくとも、デコーダによってディジタルデータを抽出することが可能である。
【００８３】
温度や時間や電源電圧や素子個体差などの各種要因で遅延時間が変化しない遅延素子を用いて、本実施形態を適用した場合にも、良好なデータ伝送を行うことが可能である。この場合には、遅延値測定回路１３０や遅延値測定回路２３０が不要となる。
【００８４】
また、以上のデータ伝送においては、既知の各種のエラー訂正を適用することも可能であり、その方式は問わない。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施の形態例の画像形成装置の全体の構成を示す構成図である。
【図２】本発明の一実施の形態例の画像形成装置の動作を説明するタイムチャートである。
【図３】本発明の一実施の形態例の画像形成装置の動作を説明するタイムチャートである。
【符号の説明】
【００８６】
１００  送信側の通信回路
１０１  エンコーダ
１１０  クロック発生回路
１２０  遅延回路
１３０  遅延値測定回路
１４０ａ  タイミング演算回路
１４０ｂ  タイミング演算回路
１５０ａ  選択回路
１５０ｂ  選択回路
１６０  パルス生成回路
２００  受信側の通信回路
２１０  クロック発生回路
２２０  遅延回路
２３０  遅延値測定回路
２４０ａ  タイミング演算回路
２４０ｂ  タイミング演算回路
２６０  デコーダ
【図１】
2009005007.tif 000003
【図２】
2009005007.tif 000004
【図３】
2009005007.tif 000005