(57)【要約】【課題】複数のチップ領域の電気的特性を検査する工程を含む半導体装置の製造技術において、製造歩留まりを向上させる。【解決手段】ウェハの主面に配列した複数のチップ領域の中から、基準チップ領域を選定し（工程１０１）、その後、複数のチップ領域に複数の半導体素子および配線を形成する工程１０２および工程１０３の際に、基準チップ領域における最上の配線である基準導体膜を、そのパターン形状が、他の複数のチップ領域における最上の配線のパターン形状と異なるようにして形成し、その後、基準チップ領域の位置を半導体基板上の基準アドレスとして特定し（工程１０４）、その基準アドレスをもとに他の複数のチップ領域にそれぞれアドレスを決め（工程１０５）、電気的特性を順に検査し（工程１０６）、複数のチップ領域を選別する（工程１０６）。【選択図】図１
2009111060.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有し、前記第１主面に配列した複数のチップ領域を有する半導体基板を準備する工程と、
（ｂ）前記複数のチップ領域の中から、基準チップ領域を選定する工程と、
（ｃ）前記半導体基板上における前記基準チップ領域の位置を、前記半導体基板上の基準座標として特定する工程と、
（ｄ）前記基準座標をもとにして、前記基準チップ領域以外の前記複数のチップ領域の個々の位置座標を決める工程と、
（ｅ）前記基準チップ領域以外の前記複数のチップ領域の電気的特性を順に検査する工程と、
（ｆ）前記電気的特性の検査結果に基いて、前記複数のチップ領域を選別する工程とを有し、
前記基準チップ領域の最上の配線層である基準導体膜のパターン形状は、前記基準チップ領域以外の前記複数のチップ領域とは異なることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記基準導体膜は、前記基準チップ領域の全体、または、半分を覆っていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記（ｃ）工程において特定する前記基準座標は、絶対基準座標および相対基準座標のいずれか一方、または、両方を有し、
前記絶対基準座標は、前記半導体基板の平面的な中心位置に対する前記基準チップ領域の位置により、前記半導体基板上に特定され、
前記相対基準座標は、少なくとも２つの前記基準チップ領域の相対的な位置により、前記半導体基板上に特定され、
前記（ｄ）工程では、前記基準座標のうち、前記絶対基準座標および前記相対基準座標のいずれか一方、または、両方をもとにして、前記基準チップ領域以外の前記複数のチップ領域の個々の前記位置座標を決めることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１，２または３記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記複数のチップ領域の中から、製品として使用しないと判断したものを、前記基準チップ領域として選定することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記基準チップ領域以外の前記複数のチップ領域には、ＬＣＤドライバを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、複数のチップ領域の電気的特性を検査する工程を含む半導体装置の製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した、演算用集積回路、記憶素子、および、それらを混載させた所謂システムオンチップ（ＳｏＣ：System on Chip）といった半導体装置には、更なる高性能化の要求とともに、生産性向上の要求がなされている。
【０００３】
製造段階にある半導体装置は、半導体素子および配線からなる所望の集積回路が半導体ウェハ上の複数のチップ領域に一括して形成される。その後、個々のチップ領域に対する電気的特性の検査が施され、良品と不良品とが選別される。この工程はプローブ検査、または、Ｇ／Ｗ（Good chip／Wafer）検査工程と称される。続いて、複数のチップ領域はスクライバと称される切断機により分割されて半導体チップとなり、良品に関しては所望の外部配線、封止工程などを経て、半導体装置として製品化される。
【０００４】
これらの工程を経て製造される半導体装置の生産性を向上させるためには、一般的に、以下の２点が特に重要な技術目標となる。１点は、各工程の自動化による生産能力の向上であり、もう１点は、製造歩留まりの向上による生産能力の向上である。双方を統合的に改善することで、半導体装置の生産性を向上させることができる。
【０００５】
特に、半導体素子および配線を形成し終えた後のプローブ検査では、半導体ウェハ上に多数配列された個々のチップ領域に対して、電気的特性の検査を順番に繰り返して施す必要がある。このような繰り返しのプローブ検査工程を自動化する技術が、例えば、特開昭６０−２４６６４５号公報（特許文献１）、または、特開平５−１０９８４２号公報（特許文献２）などに開示されている。
【０００６】
これらによれば、平面方向に可動であるステージに半導体ウェハを載置し、制御システムによって、位置情報を機械的または幾何学的に確認しながら、個々のチップ領域にプローブを接触させ、電気的特性を順に検査していく。そして、検査に合格した良品と不合格であった不良品とを選別できるように、例えばマーキングなどを施す。このとき、任意のチップ領域に、異なった電気的特性が対応付けられ、良品である半導体チップが不良品として選別されると、半導体装置の製造歩留まりが低下する。また、不良品である半導体チップが良品として選別されると、最終的に製品となる半導体装置の信頼性を低下させる原因となる。そこで、得られる電気的特性と、その検査対象となったチップ領域との対応付けのため、半導体ウェハの位置情報を正確に特定する必要がある。
【０００７】
これには、例えば、半導体ウェハ上に配列した複数のチップ領域の一部を基準チップ領域として設け、半導体ウェハ上における基準チップ領域の位置情報（座標、アドレス）を予め把握しておく。そして、その基準チップの基準アドレスを元に、半導体ウェハ上に配列した複数のチップ領域のそれぞれのアドレスを特定しながら、プローブ検査を施す。
【０００８】
例えば、特許文献１では、半導体ウェハ上にレーザー光を照射し、配列しているチップ領域と基準チップ領域とのレーザー光に対する散乱光のパターンの相違から、基準アドレスを特定している。
【０００９】
また、例えば、特許文献２には、位置合わせ用マークを付した基準チップを用い、位置合わせの目印とする技術が開示されている。
【特許文献１】特開昭６０−２４６６４５号公報
【特許文献２】特開平５−１０９８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明者らは、プローブ検査工程において、半導体ウェハ上の基準チップの位置を特定するための、より自動化に適した手法として、画像認識技術の導入を検討した。即ち、位置合わせ用マークなどの付帯により外観の異なる基準チップを、画像認識により自動で識別し、その位置を特定する。これにより、より信頼性の高い自動処理が可能になった。更に、半導体ウェハを移動させる装置などは、光学的な画像認識により半導体ウェハをアライメントする装置であり、同様の方法で基準チップを認識できることから、装置の構成上においても都合の良いものとなっている。
【００１１】
また、上記のようにして製造歩留まりが向上した段階に至っては、半導体装置の更なる生産性の向上のための一般的な技術動向として、チップサイズの縮小化、および、半導体ウェハの大口径化が推進される。これにより、同一工程により得られる半導体チップの数量を増加させることが可能となるからである。
【００１２】
しかし、このような動向の中にある半導体装置の製造技術においては、上記で例示した技術では、正確な基準アドレスの特定が困難となるという課題が、本発明者らの検討によって明らかになった。このような課題は、プローブ検査を正常に遂行することを困難にし、結果として、半導体装置の製造歩留まりを低下させる原因となる。以下で、その詳細を説明する。
【００１３】
チップサイズの縮小化、半導体ウェハの大口径化により、半導体ウェハ上に配列するチップ領域の数が増加し、かつ、サイズが細かくなるに従って、上記のような基準チップでは、画像認識による識別が困難になるという課題が見出された。
【００１４】
第１に、半導体ウェハ上に配列する個々のチップ領域のサイズが縮小化すると、上記で例示したような、基準チップに付与するマーカーなどでは、画像認識によって正確に識別できる程度の視覚的な差異を持たせることが困難になる。自動化されたプローブ検査工程の途中で、上記のような画像認識の不調が起こると、半導体装置の製造プロセスは一時停止してしまい、製造工程全体としての歩留まりが低下してしまう。また、画像認識の不調に気付かずにプローブ検査工程を進めてしまう可能性を有し、これにより、製品の信頼性が低下し、同じく製造歩留まりを低下させる原因となる。
【００１５】
第２に、半導体ウェハ上に配列するチップ領域の数が増加すると、画像認識により特定した基準アドレスの僅かなずれが、その後、個々のチップ領域に付けるアドレスのずれに大きく影響を及ぼすことになる。これにより、本来アドレスと、自動的に付与されたアドレスとが異なるチップ領域が生じ、プローブ検査の結果に対しての信頼性が低下し、結果として、製造歩留まりを低下させる原因となる。
【００１６】
以上で説明した課題は、本発明者らが、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）駆動用集積回路（駆動用ＩＣ：Integrated Circuit、または、単にドライバ）を製造する工程への、上記の技術の導入を検討した際に、特に顕著に現れる課題として見出されたものである。ＬＣＤドライバは、一般的なＩＣチップと同様の略長方形状であるものの、特に、長辺と短辺とのアスペクト比が大きい。そして、他のＩＣチップに比べて短辺が非常に短く、本発明者らが検討したＬＣＤドライバにおいては、短辺が例えば１〜２［ｍｍ］となっている。従って、製造工程中にある半導体ウェハ上におけるアドレス特定の困難さは、他のＩＣチップよりも更に顕著である。
【００１７】
同じ現象は、半導体ウェハの大口径化、チップサイズの縮小化の動向にある他のＩＣチップにおいても起こることであり、このような、プローブ検査におけるチップ領域のアドレス特定の不調は、半導体装置の製造歩留まりを低下させる原因となるのである。
【００１８】
そこで、本発明の目的は、複数のチップ領域の電気的特性を検査する工程を含む半導体装置の製造技術において、製造歩留まりを向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２１】
即ち、半導体基板の第１主面に配列した複数のチップ領域の電気的特性を検査する工程を要する半導体装置の製造方法であって、複数のチップ領域の中から基準チップ領域を選定し、基準チップ領域の位置を半導体基板上の基準座標として特定し、その基準座標をもとにして、基準チップ領域以外の複数のチップ領域の個々の位置座標を決め、基準チップ領域以外の複数のチップ領域の電気的特性を順に検査し、その検査結果に基いて複数のチップ領域を選別する工程を有し、基準チップ領域の最上の配線層である基準導体膜のパターン形状は、それ以外の複数のチップ領域とは異なるパターン形状である。
【発明の効果】
【００２２】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２３】
即ち、複数のチップ領域の電気的特性を検査する工程を含む半導体装置の製造技術において、製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１では、製造段階において電気的特性を検査する工程を有する半導体装置の製造技術において、その製造歩留まりを向上させる技術を例示する。ここでは、特にＬＣＤドライバを形成する工程を例にして説明する。
【００２６】
図１には、本実施の形態１で例示する半導体装置の製造工程のフロー図を示す。また、図２には、同製造工程中にある平面図を示す。
【００２７】
通常、半導体装置の製造工程中にあっては、例えば、シリコン（Ｓｉ）などを母材とした高純度、かつ、単結晶である半導体材料を、ウェハ（半導体基板）１と称される平面略円形薄板の状態で扱う。ウェハ１は、厚さ方向に沿って互いに反対側に位置する主面（第１主面）Ｓ１および裏面（第２主面）Ｓ２を有する。通常、ウェハ１を構成するシリコンの単結晶において、その結晶方位を示す指標として、ウェハ１の外周の一部に切り込みを入れるノッチ形式と、同水平に切り出すオリエンテーションフラット形式とがある。本実施の形態１では、ウェハ１にノッチ２が形成されているものとして図示したが、オリエンテーションフラット形式であってもよい。
【００２８】
また、ウェハ１は、同様の平面形状である複数のチップ領域ＣＡを有する。複数のチップ領域ＣＡは、ウェハ１の主面Ｓ１に規則正しく配列されている。この複数のチップ領域ＣＡには、同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路が形成される。また、図２中に示した要部Ｅ１の拡大図にあるように、複数のチップ領域ＣＡの個々は、スクライブラインＳＬにより隔てられており、後にこのスクライブラインＳＬを裁断（ダイシング）することによって、個々の半導体チップとなる。本実施の形態１で例示する製造工程では、後に詳細を説明するように、複数のチップ領域ＣＡにはＬＣＤドライバを構成する素子群が形成される。従って、複数のチップ領域ＣＡの個々は、略長方形状の平面形状となっている。
【００２９】
本実施の形態１で例示する半導体装置の製造工程では、まず、上記のようなウェハを準備し、工程に投入される（工程１００）。その後、複数のチップ領域ＣＡの中からいくつかを任意に選定し、これを基準チップ領域ＣＢ１とする（工程１０１）。本実施の形態１では、複数のチップ領域ＣＡの中から１つの基準チップ領域ＣＢ１を選定することとする。なお、図２においては、選定する基準チップ領域ＣＢ１に、便宜上、ハッチングを付している。
【００３０】
続いて、基準チップ領域ＣＢ１を含む複数のチップ領域ＣＡのそれぞれに、所望の半導体装置としての機能を有する集積回路を作り込んでいく。本実施の形態１では、ＬＣＤドライバとして機能する集積回路を形成する工程を例示し、これを図３〜図６を用いて説明する。ここで、後に詳細を説明するように、基準チップ領域ＣＢ１には、画像処理によって自動的に識別し得るような、他の複数のチップ領域ＣＡとは異なる構成を形成することになる。ただし、途中の製造工程までは、他の複数のチップ領域ＣＡと同様である。そこで、まずは、基準チップ領域ＣＢ１にも同様に施す工程までを、図３、図４を用いて説明する。ここで、図３には、図２における複数のチップ領域ＣＡ内のＸ１−Ｘ１線を矢印方向に見た断面図を示す。以下、本図は、特記する工程までは、図２における基準チップ領域ＣＢ１内のＸ２−Ｘ２線を矢印方向に見た断面図と同じものを示している。
【００３１】
まず、ウェハ１の主面Ｓ１における複数のチップ領域ＣＡには、ＬＣＤドライバを形成し得る構成要素が形成される（図１における拡散工程１０２）。特に、ＬＣＤドライバは、ＬＣＤを構成する画素の発光の正確な諧調特性を発現させるために、各画素に電源電圧の分配を行う、様々な動作電圧の複数のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）（複数の半導体素子）Ｑを有する。そこで、本実施の形態１では、複数のチップ領域ＣＡに形成されるＬＣＤドライバの構成要素として、複数のＭＩＳトランジスタＱの製造工程を例示する。
【００３２】
本実施の形態１で例示するＭＩＳトランジスタは、一連のフォトリソグラフィ法や異方性エッチングなどによる形状加工、イオン注入法や熱処理などによる半導体領域の形成、または、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法やスパッタリング法や熱酸化法などによる膜形成などといった、通常の方法により形成されるものである。個々の工程の詳細な説明は省略するが、拡散工程１０２としては、ウェハ１に対して以下のような構成を形成する工程を有する。
【００３３】
例えば、多数キャリアが正孔であるｐ型のウェハ１であるとすれば、その主面Ｓ１には、多数キャリアが電子であるｎ型の半導体領域であるｎ型ウェル３を形成する。ｎ型ウェル３の領域内には、複数のＭＩＳトランジスタＱを形成する領域を規定するための、例えば酸化シリコンなどからなる分離部４を形成する。そして、分離部４で規定された領域のウェハ１の主面Ｓ１には、素子用ｎ型ウェル５または素子用ｐ型ウェル６が形成される。それぞれ、素子用ｎ型ウェルは、ｐチャネル型のＭＩＳトランジスタ（以下、単にｐ型ＭＩＳトランジスタ）Ｑｐを形成するためのｎ型の半導体領域であり、素子用ｐ型ウェルは、ｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）Ｑｎを形成するためのｐ型の半導体領域である。複数のＭＩＳトランジスタＱとは、複数のｐ型ＭＩＳトランジスタＱｐおよび複数のｎ型ＭＩＳトランジスタＱｎを有する。
【００３４】
素子用ｎ型ウェル５内には、以下の構成を有するｐ型ＭＩＳトランジスタＱｐが形成される。ｐ型ＭＩＳトランジスタＱｐは、ｐ型ソース／ドレイン領域７ｐとｐ型エクステンション領域８ｐとを有する。これらは、ｐ型の半導体領域であり、ｐ型ソース／ドレイン領域７ｐの不純物濃度は、ｐ型エクステンション領域８ｐの不純物濃度よりも高い。また、ｐ型ＭＩＳトランジスタＱｐは、ウェハ１の主面Ｓ１に形成されたゲート絶縁膜９と、それを介して形成されたゲート電極１０を有する。ゲート絶縁膜９は例えば酸化シリコン膜などからなり、ゲート電極１０は例えば多結晶シリコン（またはポリシリコンともいう）などからなるものとする。ゲート絶縁膜９およびゲート電極１０の側壁は、例えば酸化シリコン膜などからなるサイドウォールスペーサ１１によって覆われている。また、ｐ型ソース／ドレイン領域７ｐおよびゲート電極１０の表面には、シリサイド層１２が形成されている。シリサイド層１２は、例えば、シリコンとコバルト（Ｃｏ）などとの化合物などからなり、低効率の低い層となっている。
【００３５】
素子用ｐ型ウェル６内には、以下の構成を有するｎ型ＭＩＳトランジスタＱｎが形成される。ｎ型ＭＩＳトランジスタＱｎは、ｎ型ソース／ドレイン領域７ｎとｎ型エクステンション領域８ｎとを有する。これらは、ｎ型の半導体領域であり、ｎ型ソース／ドレイン領域７ｎの不純物濃度は、ｎ型エクステンション領域８ｎの不純物濃度よりも高い。また、ｎ型ＭＩＳトランジスタＱｎは、ウェハ１の主面Ｓ１に形成されたゲート絶縁膜９と、それを介して形成されたゲート電極１０を有する。ゲート絶縁膜９およびゲート電極１０の側壁は、例えば酸化シリコン膜などからなるサイドウォールスペーサ１１によって覆われている。また、ｎ型ソース／ドレイン領域７ｎおよびゲート電極１０の表面には、シリサイド層１２が形成されている。
【００３６】
上記において、例えば、ｐ型ソース／ドレイン領域７ｐや、ｐ型エクステンション領域８ｐの不純物濃度や、ゲート電極１０の幅などの形状は、当該ｐ型ＭＩＳトランジスタＱｐに要求される動作電圧などの特性によって決められるものである。ｎ型ＭＩＳトランジスタＱｎに関しても同様である。
【００３７】
その後、以下で図４を用いて説明するように、上記で形成した各構成要素に電気的に接続するための配線ＭＷを形成する（図１における配線形成工程１０３）。まず、上記の構成要素を含むウェハ１の主面Ｓ１を覆うようにして、絶縁膜１３および層間絶縁膜１４を順に形成する。絶縁膜１３は、層間絶縁膜１４に自己整合的にコンタクトホール１５を形成する、所謂ＳＡＣ（Self Align Contact）工程のために用いるエッチングストップ層としての役割を有する。即ち、絶縁膜１３は、異方性エッチングにおけるエッチング速度が、層間絶縁膜１４に対して十分に選択比の取れる材料であることが望ましい。本実施の形態１では、絶縁膜１３として、例えば窒化シリコン膜などを用い、層間絶縁膜１４として、例えば酸化シリコン膜などを用いることとする。
【００３８】
次に、フォトリソグラフィ法などにより形成したフォトレジスト膜などによる所望のマスクパターン（図示しない）をエッチングマスクとして、コンタクトホール１５を形成する。その中に、例えばタングステンなどを含む導体膜を埋め込むことで、コンタクトプラグ１６を形成する。これにより、所望の領域に電気的な導通がとれることになる。続いて、コンタクトプラグ１６に電気的に接続するようにして、例えばアルミニウムなどを含む導体膜による配線パターン１７を形成する。
【００３９】
続いて、同様の方法により、上層に層間絶縁膜１８およびビアプラグ１９を形成し、ビアプラグ１９を結線する配線パターン２０を形成する。これを、上層に渡って繰り返すことにより、所望の配線ＭＷを形成していく。
【００４０】
ここで、配線ＭＷの最上層を構成する導体膜において、基準チップ領域ＣＢ１と他の複数のチップ領域ＣＡとでは、その構成および形成工程が異なる。即ち、本実施の形態１で例示する半導体装置の製造方法においては、基準チップ領域ＣＢ１の最上の配線ＭＷのパターン形状や面積は、基準チップ領域ＣＢ１以外の複数のチップ領域ＣＡの最上の配線ＭＷのパターン形状や面積とは異なるものである。
【００４１】
そこで、まず、図４に続く製造工程のうち、複数のチップ領域ＣＡに施す工程を、図５を用いて説明する。図５は、図２における、基準チップ領域ＣＢ１以外の複数のチップ領域ＣＡ内のＸ１−Ｘ１線の断面図を示しており、図４に続く製造工程を示すものである。
【００４２】
最上層には、例えば、アルミニウムを含む金属材料などからなる導体膜２１を堆積し、これを所望の回路構成となるように形状加工することで、最上層配線パターン２０Ｔを形成する。形状加工は、一連のフォトリソグラフィ法などにより形成したフォトレジスト膜（図示しない）などをエッチングマスクとして、異方性エッチングを施すことで行われる。これを、例えば酸化シリコン膜などからなる保護絶縁膜２２によって覆う。その後、状況に応じて、電極を形成しても良い（図示しない）。
【００４３】
また、図４に続く製造工程のうち、基準チップ領域ＣＢ１に施す工程を、図６を用いて説明する。即ち、図６は、図２における基準チップ領域ＣＢ１内のＸ２−Ｘ２線の断面図を示しており、図４に続く製造工程を示すものである。
【００４４】
最上層には、例えばアルミニウムを含む金属材料などからなる基準導体膜ＢＥを堆積し、形状加工は施さないこの状態で、基準チップ領域ＣＢ１における配線ＭＷは、最上層において基準チップ領域ＣＢ１のほぼ全体を覆うようにして基準導体膜ＢＥが形成されることになる。即ち、本実施の形態１における半導体装置の製造方法では、基準チップ領域ＣＢ１の最上の配線ＭＷのパターン形状はベタパターンであり、他の複数のチップ領域ＣＡの最上層配線パターン２０Ｔとは異なる。その後、保護絶縁膜２２によって覆う。
【００４５】
このとき、基準チップ領域ＣＢ１に形成する基準導体膜ＢＥは、他の複数のチップ領域ＣＡに形成する配線ＭＷの最上層の導体膜２１の堆積と同様の材料とし、同一の工程によって堆積しても良い。その際、導体膜２１を形状加工して最上層配線パターン２０Ｔを形成する工程中は、基準チップ領域ＣＢ１は、マスキングブレードなどで工程から保護することで、形状加工が施されないようにすることができる。これにより、基準チップ領域ＣＢ１が基準導体膜ＢＥで覆われた状態となる構成を形成する工程を簡略化でき、結果として、半導体装置の製造歩留まりを向上させることができる。
【００４６】
上記のような構成を、複数のチップ領域ＣＡ、および、基準チップ領域ＣＢ１にそれぞれ形成し終えた後、複数のチップ領域ＣＡの電気的特性の評価を行う。即ち、複数のチップ領域ＣＡにプローブ検査を施す（図１における工程１０４）。以下では、本実施の形態１におけるプローブ検査工程を、図７を用いて詳細に説明する。
【００４７】
前述のように、プローブ検査工程においては、基準となるアドレスを正確に決めることが重要である。本実施の形態１においては、基準チップ領域ＣＢ１の位置を基準アドレス（基準座標）ａ１として特定する（図１における工程１０４ａ）。ここでは、ウェハ１の平面的な中心位置（半導体基板の平面的な中心位置）ＯＰに対する基準チップ領域ＣＢ１の位置を基準アドレスａ１とする。このとき、自動的に電気的特性を評価するプローブ検査において、上記の基準アドレスａ１を特定するには、ウェハ１上における基準チップ領域ＣＢ１の位置を自動的に認識する必要がある。本実施の形態１においては、画像認識により、基準チップ領域ＣＢ１の位置を認識する。
【００４８】
本実施の形態１では、上記で説明したように、配線ＭＷの最上層において、基準チップ領域ＣＢ１は基準導体膜ＢＥで一面が覆われたベタパターンとなっているのに対し、他の複数のチップ領域ＣＡでは、最上層配線パターン２０Ｔが形成されている。これにより、図７に示すように、基準チップ領域ＣＢ１と他の複数のチップ領域ＣＡとでは、表面のパターンに明らかな差異が現れる。特に、反射率などの相違から、色諧調に顕著な差異が現れる。このような色諧調の差異を画像認識により自動的に判別することで、ウェハ１上における基準チップ領域ＣＢ１の位置を認識し、基準アドレスａ１を特定することができる。
【００４９】
上記の工程により特定されたウェハ１上の基準アドレスａ１を基準として、複数のチップ領域ＣＡにそれぞれアドレス（位置座標）ａｘ１を与えながら（図１における工程１０４ｂ）、ウェハ１の主面Ｓ１に配列した複数のチップ領域ＣＡの電気的特性を順に検査する（図１における工程１０４ｃ）。その後、電気的特性の検査結果に基いて、複数のチップ領域ＣＡを、良チップと不良チップとに選別する（図１における工程１０４ｄ）。
【００５０】
ここで、電気的特性の検査においては、複数のチップ領域ＣＡに、プローブ（探針）を接触させることで電気的特性を評価し、順にこれを繰り返すような、所謂プローバと称される装置を用いて自動的に検査を行っても良い。このように、画像認識やプローバによる検査など、検査工程を自動化することで、工程を簡易化することができる。これにより、半導体装置の製造歩留まりをより向上させることができる。
【００５１】
その後、ウェハ１には所謂ダイシングが施され、複数のチップ領域ＣＡは個々のチップに分けられる（図１における工程１０５）。そして、上記の工程で良チップとして選別されたものは所謂パッケージングが施され（図１における工程１０６）、ＬＣＤドライバが完成する。
【００５２】
以上のように、本実施の形態１で例示した半導体装置の製造工程では、例えば画像認識などにより識別が可能な色諧調の差異を有するような基準チップ領域ＣＢ１を、複数のチップ領域ＣＡの一部として形成した。これを用いて、多数配列する複数のチップ領域ＣＡの中から、正確に基準チップ領域ＣＢ１の位置を認識することができる。そして、検査段階において、ウェハ１上に正確に基準アドレスａ１を特定することができる。これにより、電気的特性の検査において、複数のチップ領域ＣＡのアドレスａｘ１を特定する際に、位置ずれなどを起こしにくくなり、不良チップの排除がより正確にできるようになる。結果として、半導体装置の製造歩留まりを向上させることができる。
【００５３】
特に、短方向の長さが１〜２ｍｍ程度の、通常のＬＳＩチップに比べて極端に短いＬＣＤドライバでは、短方向の位置合わせずれに対する許容度が極端に低い。これに対して、本実施の形態１で例示した半導体装置の製造工程によれば、ＬＣＤドライバのように、端方向が極端に短い基準チップ領域ＣＢ１であっても、他の複数のチップ領域ＣＡに対して、画像認識により明確に差別化できる。そして、基準チップ領域ＣＢ１の位置をもとにして他の複数のチップ領域ＣＡのアドレスを明確に把握でき、位置合わせずれを低減できる。このように、少なくとも一方向の寸法が極端に短い半導体チップの製造工程において、更に製造歩留まりを向上させることができる。
【００５４】
更に、本実施の形態１で例示した製造工程によれば、基準チップ領域ＣＢ１が有する、他の複数のチップ領域ＣＡとの色諧調の差異を発現し得る構成は、上記において図６を用いて説明したように、基準チップ領域ＣＢ１を覆うようにして形成した基準導体膜ＢＥである。これは、ウェハ１上に各構成要素を形成する工程と同様に、かつ、同時に形成されるものである。従って、例えば、各構成要素を形成し終えた後に、別の工程でマーキングなどを施すことで差異を持たせる方法などに比べ、発塵や機械的欠陥などといった、事後要因による不具合を起こし難い技術であると言える。結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００５５】
また、図８に示すように、画像認識における色諧調の差異を発現し得る構成である、基準チップ領域ＣＢ１の最上の配線である基準導体膜ＢＥは、基準チップ領域ＣＢ１のほぼ全体を覆うベタパターンでなくても良い。例えば、他の複数のチップ領域ＣＡの最上層配線パターン２０Ｔに対して、画像認識によって識別できる差異の程度であるように、パターン形状や面積が異なるようにして、基準チップ領域ＣＢ１の一部を覆うようにして形成する。即ち、本実施の形態１で例示したように、ＬＣＤドライバを構成する幅の狭い長方形状のチップであるとき、基準導体膜ＢＥは、長手方向の半分、３分の２、または、３分の１程度を覆うベタパターンであっても良い。このとき、残りの領域では、他の複数のチップ領域ＣＡと同様にして、最上層配線パターン２０Ｔを有するものとする。このようにすることで、ウェハ１の主面Ｓ１内で見た均一性が高められる。結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００５６】
また、基準チップ領域ＣＢ１と他の複数のチップ領域ＣＡとの間で、画像認識における色諧調の差異を更に明確にしたい場合には、基準チップ領域ＣＢ１を覆う基準導体膜ＢＥの材料を変えても良い。例えば、チタン、タングステン、銅などを用いても良い。これにより、画像認識による基準アドレスａ１の特定が更に正確になり、結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００５７】
また、基準チップ領域ＣＢ１は、複数のチップ領域ＣＡのうち、例えばチップ領域の一部がウェハ１の外周にかかってしまうものや、明らかに欠陥を有するものなど、ＬＣＤドライバとして用いないと判断したものであっても良い。これにより、既に製品取得外として判断されているものを、製品として用いない基準チップ領域ＣＢ１とすることができるので、結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００５８】
（実施の形態２）
上記実施の形態１では、ウェハ１上に選定する基準チップ領域ＣＢ１は１つであり、それにより特定される基準アドレスａ１も１つである例を示した。本実施の形態２では、多数の基準チップ領域を用いて特定した基準アドレスを用いて行う、半導体装置の製造工程を例示する。
【００５９】
図９に示すように、図１における工程１０１によって、複数のチップ領域ＣＡの中から、任意の２つの基準チップ領域ＣＢ２，ＣＢ３を選定する。その後、図１における工程１０４ａにおいて、ウェハ１の平面的な中心位置ＯＰに対する２つの基準チップ領域ＣＢ２，ＣＢ３の位置として、２つの絶対基準アドレス（絶対基準座標）ａａ１，ａａ２を特定する。ここでは、ウェハ１の平面的な中心位置ＯＰに対する基準アドレスを、特に絶対基準アドレスと表記した。
【００６０】
このように、ウェハ１上に、２つの絶対基準アドレスａａ１，ａａ２を特定することで、他の複数のチップ領域ＣＡの位置を、異なる２つのアドレスａｘ２，ａｘ３として規定することができる。これにより、より正確に、ウェハ１上における複数のチップ領域の位置を特定することができる。更に、２つの基準チップ領域ＣＢ２，ＣＢ３のうち、どちらか一方が画像認識により識別できなかったとしても、もう一方が認識できれば、同様の検査工程を全うすることができる。結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００６１】
また、図１０に示すように、図１における工程１０４ａにおいて基準アドレスを特定する工程において、上記で選定した２つの基準チップ領域ＣＢ２，ＣＢ３の相対的な位置を相対基準アドレス（相対基準座標）ｒａ１として、ウェハ１上に特定しても良い。ここでは、少なくとも２つの基準チップ領域の相対的な位置により特定される基準アドレスを、上記の絶対基準アドレスと区別するために、相対基準アドレスと表記した。この相対基準アドレスｒａ１を基準として、複数のチップ領域ＣＡの位置をアドレスａｘ４として規定することができる。
【００６２】
このように、ウェハ１の中心位置ＯＰを用いずに、２つの基準チップ領域ＣＢ２，ＣＢ３を用いて相対基準アドレスｒａ１を基準とすることで、例えば、ウェハ１の中心位置ＯＰが識別できない場合などにも、不具合を生じることなく、位置合わせすることができる。これにより、検査工程をより潤滑に進めることができ、結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００６３】
また、図１１に示すように、更に３つ目の基準チップ領域ＣＢ４を選定しても良い。これにより、相対基準アドレスｒａ１に加え、例えば、基準チップ領域ＣＢ３と基準チップ領域ＣＢ４との相対的な位置により、相対基準アドレスｒａ２を特定することができる。このように、基準アドレスとして、２つの相対基準アドレスｒａ１，ｒａ２を基準とすることで、ウェハ１上での複数のチップ領域ＣＡの位置を２つのアドレスａｘ５，ａｘ６として規定することができる。これは、上記において図９を用いて説明したものと同様、２つの相対基準アドレスｒａ１，ｒａ２のうちいずれか一方が規定できない場合などの想定において有利である。更に、ここでは、相対基準アドレスｒａ１，ｒａ２を用いていることから、上記において図１０を用いて説明したものと同様、ウェハ１の中心位置ＯＰが認識できない場合などの想定において有利である。結果として、半導体装置の製造歩留まりをより向上させることができる。
【００６４】
なお、図示しないが、複数の絶対基準アドレスと相対基準アドレスとを併用しても良い。即ち、本実施の形態２において、基準アドレスとは、絶対基準アドレスおよび相対基準アドレスのいずれか一方、または、両方を有することとする。そして、上記図１における工程１０４ｂでは、絶対基準アドレスおよび相対基準アドレスのいずれか一方、または、両方を基準として、複数のチップ領域ＣＡのそれぞれにアドレスを与える。
【００６５】
これにより、上記において図９〜図１１を用いて説明したように、例えば、いずれかの基準アドレスが認識できない場合や、ウェハ１の中心位置ＯＰを規定できない場合などに対処することができる。結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
例えば、上記実施の形態では、複数のチップ領域に形成される半導体素子および配線が構成するのはＬＣＤドライバであるとして製造工程を例示したが、この限りではない。特に、ウェハ上に配列する複数のチップ領域の数が増加し、また、サイズが縮小し、個々のチップ領域の自動的な位置の特定が困難になる程、適用して有効である。
【００６８】
また、例えば、上記実施の形態で例示した半導体装置の製造方法において、半導体基板を含む半導体領域の導電型は上記に限定されるものではない。
【産業上の利用可能性】
【００６９】
本発明は、例えばパーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１である半導体装置の製造工程を示すフロー図である。
【図２】左側は本発明の実施の形態１である半導体装置の製造工程中におけるウェハの全体平面図、右側はその要部拡大平面図である。
【図３】図２に続く半導体装置の製造工程中であり、図２に示したＸ１−Ｘ１線およびＸ２−Ｘ２線における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中であり、図２に示したＸ１−Ｘ１線における要部断面図である。
【図６】図４に続く半導体装置の製造工程中であり、図２に示したＸ２−Ｘ２線における要部断面図である。
【図７】左側は図５および図６に続く半導体装置の製造工程中を示すウェハの全体平面図、右側はその要部拡大平面図である。
【図８】左側は本発明の実施の形態１の半導体装置の他の製造工程中におけるウェハの全体平面図、右側はその要部拡大平面図である。
【図９】本発明の実施の形態２である半導体装置の製造工程中におけるウェハの全体平面図である。
【図１０】本発明の実施の形態２である半導体装置の他の製造工程中におけるウェハの全体平面図である。
【図１１】本発明の実施の形態２である半導体装置の他の製造工程中におけるウェハの全体面図である。
【符号の説明】
【００７１】
１  ウェハ（半導体基板）
２  ノッチ
３  ｎ型ウェル
４  分離部
５  素子用ｎ型ウェル
６  素子用ｐ型ウェル
７ｐ  ｐ型ソース／ドレイン領域
７ｎ  ｎ型ソース／ドレイン領域
８ｐ  ｐ型エクステンション領域
８ｎ  ｎ型エクステンション領域
９  ゲート絶縁膜
１０  ゲート電極
１１  サイドウォールスペーサ
１２  シリサイド層
１３  絶縁膜
１４，１８  層間絶縁膜
１５  コンタクトホール
１６  コンタクトプラグ
１７，２０  配線パターン
１９  ビアプラグ
２０Ｔ  最上層配線パターン
２１  導体膜
２２  保護絶縁膜
Ｓ１  主面（第１主面）
Ｓ２  裏面（第２主面）
ＣＡ  複数のチップ領域
ＣＢ１〜ＣＢ４  基準チップ領域
ＳＬ  スクライブライン
Ｑ  複数のＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
Ｑｎ  ｎ型ＭＩＳトランジスタ
ＭＷ  配線
ＢＥ  基準導体膜
ａ１  基準アドレス（基準座標）
ａｘ１〜ａｘ６  アドレス（位置座標）
ＯＰ  中心位置（半導体基板の平面的な中心位置）
ａａ１，ａａ２  絶対基準アドレス（絶対基準座標）
ｒａ１，ｒａ２  相対基準アドレス（相対基準座標）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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