(57)【要約】【課題】ディープパワーダウン中のＳＤＲＡＭへのアクセスを確実に遮断して、アボートなどの問題を防ぐ。【解決手段】ＣＰＵ(1)に設けた制御ポート(10)から、ディープパワーダウン状態に制御されているＳＤＲＡＭ(3-2)に対するアクセスを禁止する制御ポート信号(13)を出力する。この制御ポート信号(13)は、ＳＤＲＡＭ(3-2)に対するＳＤＲＡＭコントローラ(2)からのメモリアクセス制御信号(12)とともにマスク手段としてのＯＲ回路(4)へ入力される。ＳＤＲＡＭ(3-2)がディープパワーダウン状態に制御されているとき、制御ポート信号(13)はＨレベルの信号となっており、ＳＤＲＡＭコントローラ(2)からＬレベルのメモリアクセス制御信号(12)が出力されても、ＯＲ回路(4)から出力されるメモリアクセス制御信号(14)は、制御ポート信号(13)のＨレベルの信号によってマスクされる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＣＰＵに内蔵されたＳＤＲＡＭコントローラによって１つ以上のＳＤＲＡＭをアクセス制御するメモリアクセス制御方法であって、前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭに出力されるメモリアクセス制御信号とは別に、前記ＣＰＵに設けた制御ポートから、ディープパワーダウン状態に制御されているＳＤＲＡＭに対するアクセスを禁止する制御ポート信号を出力し、ディープパワーダウン状態に制御されるＳＤＲＡＭに対する前記ＳＤＲＡＭコントローラからのメモリアクセス制御信号を、前記制御ポート信号によってマスクすることを特徴とするメモリアクセス制御方法。
【請求項２】
前記制御ポート信号によってマスクされる前記メモリアクセス制御信号は、チップセレクト信号、またはチップイネーブル信号であることを特徴とする請求項１に記載のメモリアクセス制御方法。
【請求項３】
前記制御ポート信号を、前記ＳＤＲＡＭのアドレスラインのＭＳＢへ入力し、該ＭＳＢに入力された前記制御ポート信号の値が前記メモリアクセスを禁止する値を示している時、前記ＳＤＲＡＭから読み出されたデータを無効とすることを特徴とする請求項１または２に記載のメモリアクセス制御方法。
【請求項４】
ＣＰＵと該ＣＰＵに内蔵されたＳＤＲＡＭコントローラと、該ＳＤＲＡＭコントローラによってアクセス制御される１つ以上のＳＤＲＡＭを備えたメモリアクセス制御システムであって、
前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭに出力されるメモリアクセス制御信号とは別に、前記ＣＰＵに設けられてディープパワーダウン状態に制御されているＳＤＲＡＭに対するアクセスを禁止する制御ポート信号を出力する制御ポートと、
前記ＳＤＲＡＭコントローラから出力されるメモリアクセス制御信号を前記制御ポートから出力される制御ポート信号によってマスクするマスク回路と、
を有していることを特徴とするメモリアクセス制御システム。
【請求項５】
前記制御ポート信号は、前記ＳＤＲＡＭがディープパワーダウン状態およびディープパワーダウン解除状態に制御されているとき、それぞれ“Ｈ”レベルおよび“Ｌ”レベルとなる信号であり、前記メモリアクセス制御信号はメモリアクセス可能時およびメモリアクセス不可能時にそれぞれ“Ｌ”レベルおよび“Ｈ”レベルとなる信号であり、前記マスク回路は、前記制御ポート信号と前記メモリアクセス制御信号を入力信号とするＯＲ回路によって構成されていることを特徴とする請求項４に記載のメモリアクセス制御システム。
【請求項６】
前記制御ポートと前記ＳＤＲＡＭのアドレスラインのＭＳＢとを接続する手段と、該ＳＤＲＡＭのアドレスラインのＭＳＢの値が、該ＳＤＲＡＭに対するアクセスを禁止する値を示している時、前記ＳＤＲＡＭから読み出されたデータを無効にする手段を有していることを特徴とする請求項４または５に記載のメモリアクセス制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）へのアクセスを制御する技術に関する。
【背景技術】
【０００２】
マイクロプロセッサの動作周波数向上に伴い、高速アクセス可能なＤＲＡＭが要求され、これに応えるものとして、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が注目されている（特許文献１〜４等参照）。ＳＤＲＡＭは、外部から供給される高速なクロック信号に同期してデータを入出力でき、また、コマンド形式のアクセスにより連続したアドレスに対してデータの読み出し、書き込み（バースト転送）を行うことができる。
【０００３】
ＳＤＲＡＭに供給するクロック信号をＣＰＵのクロックと共通化した場合に、アクセス時のロスタイムを小さくでき、またバースト転送を利用してＣＰＵをノーウェイトで動作させることが可能となる。このようにＳＤＲＡＭでは通常のＤＲＡＭに比べて遙かに高速なデータ転送が可能である。その反面、ＳＤＲＡＭは高速なクロック信号に同期して動作するため消費電力も比較的多く、ＣＰＵからのアクセスがないアイドル（ＩＤＬＥ）状態においてもＳＤＲＡＭにおける消費電力は無視できないレベルにある。
【０００４】
そのため、ＳＤＲＡＭ組み込みシステムでは、ＳＤＲＡＭにおける消費電力の低減が求められている。省電力対策として、ＳＤＲＡＭを使用しない場合にはＳＤＲＡＭをディープパワーダウン状態に制御することが多い（特許文献３等）。ディープパワーダウン状態に制御されるとＳＤＲＡＭ内のデータは消失するものの、システムの消費電力を大幅に削減することができるという利点がある。特に、携帯電話などの小型情報端末において、省電力化は重要な課題であり、ＳＤＲＡＭに対する省電力対策としてディープパワーダウンへの移行制御はよく行われている。
【０００５】
【特許文献１】特開平８−１８００１２号公報
【特許文献２】特開２００１−０２２６３５号公報
【特許文献３】特開２００３−１３１９３５号公報
【特許文献４】特開２００４−３６２２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年のＳＤＲＡＭ組み込みシステムでは、ＳＤＲＡＭへのアクセスを、ドライバ（デバイスドライバ）ごとに個別に行う場合が多い。即ち、ＯＳには複数のドライバが存在し、それぞれのドライバがＣＰＵなどのマスターからの要求により、ＳＤＲＡＭへのアクセスを行っている。しかしながらソフトウェアの構造は非常に複雑化しており、どのドライバがどのタイミングでＳＤＲＡＭへのアクセスを行うか管理するのが、困難になってきている。
【０００７】
また、ＳＤＲＡＭがディープパワーダウン中はアクセスしてはならないため、通常はソフトウェアによるフラグ管理でアクセス禁止を判断しているが、近年のシステムは非常に複雑化しているために、フラグの監視の“抜け”が発生することも多く、そのため、ディープパワーダウン中のＳＤＲＡＭに対してドライバがアクセスしてしまう問題が起きることもある。
【０００８】
図６は、このようなＳＤＲＡＭ組み込みシステムの概念を示すブロック図であり、図７〜図８は、このシステムの動作例をおよび上記問題点の発生原因を説明するための図である。
【０００９】
図６において、ドライバＡ(5-1)〜ドライバＸ(5-n)は、各アプリからのアクセス要求を受け、ＳＤＲＡＭコントローラ(2)に対してアクセス命令を出力する。また、ＳＤＲＡＭ制御ドライバ(6)は、ＳＤＲＡＭコントローラ(2)に対して、ディープパワーダウン命令など、ＳＤＲＡＭ(3)に対する各命令（アクセス命令以外）を出力する。ＳＤＲＡＭコントローラ(2)は、これら各命令を受けて、ＳＤＲＡＭ(3)に対しアクセスおよび各命令をハードウェア的に実行する。
【００１０】
例えば、図７において、それぞれのアプリケーション（以下アプリ）Ａ〜Ｃが動作しており、ＳＤＲＡＭ制御ドライバ(6)は、各アプリのＳＤＲＡＭ(3)へのアクセス許可状況をみて、アクセス許可がないとき、ＳＤＲＡＭコントローラ(2)に命令してディープパワーダウン制御を実施し、ＳＤＲＡＭ(3)をディープパワーダウン状態にする。
【００１１】
このような状況において、図８に示すように、例えば、アプリＤとＳＤＲＡＭ制御ドライバ(6)の判定処理との間に不整合が生じて、ＳＤＲＡＭ(3)がディープパワーダウン期間中にアプリＤが誤ってアクセス許可してしまうと問題が発生する。これはソフトウェアのバグであるが、システム設計においてはこのような不整合からなる問題は多く発生し、市場に出てから発見されることもある。
【００１２】
このように、その構造が複雑化しているソフトウェアのアクセス制御をフラグ管理で行う構成では、ＳＤＲＡＭのディープパワーダウン制御と、各ドライバによるＳＤＲＡＭ制御を一括して管理することが難しくなっており、場合によってはディープパワーダウン中にＳＤＲＡＭにアクセスを行うドライバが存在し、アボート（プログラム中断、異常終了）などの障害を起こすことも多かった。
【００１３】
特に、データアボートなどが発生すると、システム的にはリセットなどが起きるためにクレームの発生要因となり、製品として市場に出たときに非常に大きな影響を及ぼす虞がある。
【００１４】
本発明の目的は、上記問題点に鑑み、ディープパワーダウン中のＳＤＲＡＭへのアクセスが発生したとき、当該アクセスを確実に遮断して、アボートなどの問題を防ぐことを可能にする手段を提供することにある。
【課題を解決するための手段】
【００１５】
本発明のメモリアクセス制御方法は、ＣＰＵに内蔵されたＳＤＲＡＭコントローラによって１つ以上のＳＤＲＡＭをアクセス制御するメモリアクセス制御方法であって、前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭに出力されるメモリアクセス制御信号とは別に、前記ＣＰＵに設けた制御ポートから、ディープパワーダウン状態に制御されているＳＤＲＡＭに対するアクセスを禁止する制御ポート信号を出力し、ディープパワーダウン状態に制御されるＳＤＲＡＭに対する前記ＳＤＲＡＭコントローラからのメモリアクセス制御信号を、前記制御ポート信号によってマスクすることを特徴とする。
【００１６】
本発明のメモリアクセス制御システムは、ＣＰＵと該ＣＰＵに内蔵されたＳＤＲＡＭコントローラと、該ＳＤＲＡＭコントローラによってアクセス制御される１つ以上のＳＤＲＡＭを備えたメモリアクセス制御システムであって、前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭに出力されるメモリアクセス制御信号とは別に、前記ＣＰＵに設けられてディープパワーダウン状態に制御されているＳＤＲＡＭに対するアクセスを禁止する制御ポート信号を出力する制御ポートと、前記ＳＤＲＡＭコントローラから出力されるメモリアクセス制御信号を前記制御ポートから出力される制御ポート信号によってマスクするマスク回路と、を有していることを特徴とする。
【００１７】
即ち本発明では、ＳＤＲＡＭがディープパワーダウン制御されているときには、当該ＳＤＲＡＭへアクセスする際に出力されるＣＳ（チップセレクト信号）やＣＫＥ（クロックイネーブル信号）などの制御信号を、別に割り当てたＳＤＲＡＭへの接続を許可あるいは禁止する制御ポート信号でマスクすることで、物理的に当該ＳＤＲＡＭへのアクセスを禁止し、ＳＤＲＡＭへの誤ったアクセスを防止する。
【００１８】
制御ポートのＯＮ・ＯＦＦはメモリの制御を統括するドライバのみが行うこととする。他のドライバは通常どおりＳＤＲＡＭへのアクセスを行うが、もしＳＤＲＡＭがディープパワーダウン中でアクセス禁止期間であった場合には、他のドライバが当該ＳＤＲＡＭへのアクセスを行っても、上記マスク手段により物理的にアクセスがストップするため、アボート等の問題が発生しなくなる。
【発明の効果】
【００１９】
本発明によれば、ドライバが誤ってディープパワーダウン中のＳＤＲＡＭへのアクセスを起こし、ＳＤＲＡＭコントローラからこのディープパワーダウン中のＳＤＲＡＭへのメモリアクセス制御信号が出力されたとしても、このアクセスを物理的に遮断することができるため、データアボートなどの問題を防ぐことができる。
【００２０】
また、本発明を適用することで、データアボートによるリセットなどの問題を防ぐことが可能となる。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明の実施形態に係るＳＤＲＡＭ組み込みシステムの概念を示すブロック図である。
【００２２】
図１において、ドライバＡ(5-1)〜ドライバＸ(5-n)は、各アプリからのアクセス要求を受け、ＳＤＲＡＭコントローラ(2)に対してアクセス命令を出力する。また、ＳＤＲＡＭ制御ドライバ(6)は、ＳＤＲＡＭコントローラ(2)に対して、ディープパワーダウン命令など、ＳＤＲＡＭ(3)に対する各命令（アクセス命令以外）を出力する。ＳＤＲＡＭコントローラ(2)は、これら各命令を受けて、ＳＤＲＡＭ(3)に対しアクセスおよび各命令をハードウェア的に実行する。
【００２３】
本発明では、さらに、ＳＤＲＡＭ制御ドライバ(6)からＳＤＲＡＭコントローラ(2)に出力されるディープパワーダウン命令を、直接制御ポートから出力して、ＳＤＲＡＭコントローラ(2)から出力されるアクセス制御信号をマスクするマスク手段(4)を設けることにより、ＳＤＲＡＭ(3)がディープパワーダウン期間中に、ドライバが誤ってこのディープパワーダウン中のＳＤＲＡＭへのアクセスを起こしたとしても、マスク手段(4)によりこのアクセスを物理的に遮断する。
【００２４】
図２は、本発明の第１の実施形態に係るメモリアクセス制御回路の接続状態を示す要部ブロック図である。
【００２５】
本実施形態のメモリアクセス制御回路は、ＣＰＵ(1)とＣＰＵ(1)に内蔵されたＳＤＲＡＭコントローラ(2)と、ＳＤＲＡＭコントローラ(2)によってアクセス制御される２つのＳＤＲＡＭ、ＣＳ０(3-1)とＣＳ１(3-2)を備えている。なお、ＳＤＲＡＭの数は、２つに限らず、１つ以上任意の数のＳＤＲＡＭを備えることができる。
【００２６】
ＣＰＵ(1)からは、各ＳＤＲＡＭへアクセスする際に、アクセスするＳＤＲＡＭを選択するためのチップセレクト信号として、それぞれＣＳ０信号(11)、ＣＳ１信号(12)が出力される。なお、ＣＰＵ(1)とＳＤＲＡＭ間には、アドレスバス、データバス、およびＣＳ信号以外の制御信号も接続されているが、図では省略している。ＣＳ０信号(11)およびＣＳ１信号(12)はＬアクティブ信号であるため、出力がＬのときＳＤＲＡＭへのアクセスが可能となる。
【００２７】
本実施形態では、ＣＰＵ(1)に、ディープパワーダウン制御が行われているＳＤＲＡＭに対するアクセスを禁止するための制御ポート信号(13)を出力する制御ポート(10)を有している。実施例では、ＳＤＲＡＭ_ＣＳ１(3-2)が、ディープパワーダウン制御が行われるＳＤＲＡＭとして構成されており、そのため、ＳＤＲＡＭ_ＣＳ１(3-2)に対するＣＳ１信号(12)と制御ポート(10)からの制御ポート信号(13)は、マスク手段としてのＯＲ回路(4)で結合され、ＳＤＲＡＭ_ＣＳ１(3-2)に対するチップセレクト信号(14)はＯＲ回路(4)を介して出力される。
【００２８】
なお、ＳＤＲＡＭが複数接続されている場合、ディープパワーダウン制御が行われるＳＤＲＡＭの数は１つに限らず、任意の数のＳＤＲＡＭをディープパワーダウン制御対象のＳＤＲＡＭに設定することができる。その場合、ディープパワーダウン制御対象のＳＤＲＡＭに対しては、それぞれＣＳ１信号(12)と制御ポート(10)からの制御ポート信号(13)のＯＲ論理を出力するＯＲ回路(4)が設けられる。
【００２９】
制御ポート(10)は、汎用のＩＯポートなど、ユーザーが自由に出力論理を変更できるものであれば、任意である。ＣＳ０信号(11)およびＣＳ１信号(12)はＬアクティブ信号であるため、制御ポート(10)からの制御ポート信号(13)がＬのときには、ＣＳ１信号(12)がＬになるとＯＲ回路(4)の出力(14)はＬとなってＳＤＲＡＭ_ＣＳ１(3-2)へのアクセスが可能となるが、制御ポート(10)からの制御ポート信号(13)がＨのときには、ＣＳ１信号(12)がＬになってもＯＲ回路(4)の出力(14)はＨであるので、ＳＤＲＡＭ_ＣＳ１(3-2)へのアクセスは不可能となる。
【００３０】
図３は、本実施形態の動作を示すフローチャートであり、図４は、本実施形態の動作を示すタイミングチャートである。以下、本実施形態の動作について、図２〜図４を参照して説明する。
【００３１】
まずシステムの動作状態を省電力状態とするため、ＣＰＵ(1)からの指示に従って、ＳＤＲＡＭコントローラ(2)がＳＤＲＡＭ_ＣＳ１(3-2)をディープパワーダウンに入れる処理を実行する（Ｓ２）。ＳＤＲＡＭ_ＣＳ１(3-2)がディープパワーダウンに入ったことを確認すると、ＣＰＵ(1)では、すぐに制御ポート(10)から出力される制御ポート信号(13)をＨ出力に変更する（Ｓ３）。これにより、ＯＲ回路(4)から出力されるＣＳ１信号(14)が常時Ｈ出力になり、ＳＤＲＡＭ_ＣＳ１(3-2)へのＣＳ１アクセスが物理的に遮断される（Ｓ４）。
【００３２】
このＳＤＲＡＭ_ＣＳ１(3-2)のアクセス禁止期間（Ｓ４）に、ＳＤＲＡＭコントローラ(2)から出力されるＣＳ１信号(12)によってＳＤＲＡＭ_ＣＳ１(3-2)へアクセスしても、このアクセスはＯＲ回路(4)で遮断される。従って、このときＳＤＲＡＭ_ＣＳ１(3-2)から見るとアクセスはなかったように見えるため、アボートなどの問題は発生しない。
【００３３】
次にシステムを通常の動作状態に復帰させる場合は、まずＣＰＵ(1)からの指示に従って、ＳＤＲＡＭコントローラ(2)がＳＤＲＡＭ_ＣＳ１(3-2)をディープパワーダウンから解除する処理を実行する（Ｓ５）。ＳＤＲＡＭ_ＣＳ１(3-2)がディープパワーダウンから解除されたことを確認すると、ＣＰＵ(1)では、制御ポート(10)から出力される制御ポート信号(13)をＬ出力に変更する（Ｓ６）。これによりＳＤＲＡＭ_ＣＳ１(3-2)へのＣＳ１信号(14)の論理が、ＳＤＲＡＭコントローラ(2)からのＣＳ１信号(12)の論理に依存するようになり、ＳＤＲＡＭコントローラ(2)からのＣＳ１信号(12)によってＳＤＲＡＭ_ＣＳ１(3-2)へのアクセスが可能となる。
【００３４】
上述の動作を図４のタイミングチャート上から見ると、まず時刻（ｔ１）でメモリコントローラがＳＤＲＡＭ_ＣＳ１(3-2)をディープパワーダウンに入れる。この直後、なるべく短時間で制御ポート(10)から出力される制御ポート信号(13)をＨ出力にする。これにより、ＳＤＲＡＭ_ＣＳ１(3-2)に対するアクセス禁止状態が設定される。
【００３５】
このＳＤＲＡＭ_ＣＳ１(3-2)がディープパワーダウン中の時刻（ｔ２）に、あるドライバがＳＤＲＡＭ_ＣＳ１(3-2)にアクセスして、制御信号であるＣＳ信号(12)がＬ出力に変化しても、制御ポート信号(13)がＨ出力であるため、ＯＲ回路(4)の出力であるＣＳ信号(14)はＨ出力のままであり、ＳＤＲＡＭ_ＣＳ１(3-2)にはＣＳ信号(12)を通じての信号変化は受け付けられないので、アクセスは成立しない。
【００３６】
その後、システムの状態により省電力化を解除するために、時刻（ｔ３）でメモリコントローラがＳＤＲＡＭ_ＣＳ１(3-2)のディープパワーダウン解除制御を行うと、制御ポート(10)から出力される制御ポート信号(13)はＬ出力に復帰して、ＳＤＲＡＭ_ＣＳ１(3-2)に対するメモリアクセス禁止が解除される。これにより、メモリコントローラによるＳＤＲＡＭ_ＣＳ１(3-2)へのアクセスが可能になる。
【００３７】
このＳＤＲＡＭ_ＣＳ１(3-2)がディープパワーダウンでない状態（制御ポート(10)から出力される制御ポート信号(13)がＬ出力）のとき、時刻（ｔ４）で、ドライバがＳＤＲＡＭ_ＣＳ１(3-2)にアクセスするために、ＣＳ信号(12)をＬ出力にすると、ＳＤＲＡＭ_ＣＳ１(3-2)へのＣＳ１信号(14)もＬ出力となるため、ＳＤＲＡＭ_ＣＳ１(3-2)へのアクセスが実行される。
【００３８】
本実施形態によれば、ＳＤＲＡＭがディープパワーダウン中のアクセス禁止期間に、ドライバが誤ってディープパワーダウン中のＳＤＲＡＭへのアクセスを起こしたとしても、制御ポート(10)から出力される制御ポート信号(13)によりアクセスをマスクするので、物理的にアクセスを遮断することができる。したがって、データアボートなどの問題を防ぐことができる。
【００３９】
図５は、本発明の第２の実施形態に係るメモリアクセス制御回路の接続状態を示す要部ブロック図である。
【００４０】
第１の実施形態に係るメモリアクセス制御回路では、ＳＤＲＡＭがディープパワーダウン中のアボートなどを防ぐ目的で、物理的にディープパワーダウン中のＳＤＲＡＭへのアクセスを遮断する方法を採用している。しかしこれだけの方法だと、ドライバはアクセスが成功したと思い処理を継続する場合も生ずる。即ち、ドライバはＳＤＲＡＭからの出力がないため、出力値を０として認識して処理を継続することがあり、場合によってはこの影響で不具合につながる恐れもある。
【００４１】
そこで本実施形態では、第１の実施形態を拡張し、制御ポート(10)から出力される制御ポート信号(13)を用いてデータの妥当性を判別する手段を付加している。なお、図５に示す本実施形態において、第１の実施形態と同一の符号が付されているブロック及び信号は第１の実施形態と同一の機能を有するものであるので、その詳細説明は省略する。
【００４２】
本実施形態では、第１の実施形態のシステムに加えて、制御ポート(10)から出力される制御ポート信号(13)を、ＳＤＲＡＭコントローラ(2)のアドレスライン(16)の中のＡ１３にも接続する。ここでＳＤＲＡＭコントローラ(2)とＳＤＲＡＭ(3-2)間のアドレスラインは、Ａ０（アドレスｂｉｔ０）、Ａ１（アドレスｂｉｔ１）…、Ａ１２（アドレスｂｉｔ１２）、Ａ１３（アドレスｂｉｔ１３）で接続されているが、ＳＤＲＡＭ(3-2)の容量を１２ｂｉｔでアドレス指定が可能な容量とし、アドレスラインのＭＳＢであるＡ１３（アドレスｂｉｔ１３）には制御ポート信号(13)が入力されるようにする。
【００４３】
本実施形態においては、制御ポート(10)からの制御ポート信号(13)は、信号(15)としてＳＤＲＡＭコントローラ(2)のＡ１３（アドレスｂｉｔ１３）にも入力されるため、Ａ１３の論理は、ＳＤＲＡＭがディープパワーダウン中は論理Ｈ、それ以外では論理Ｌとなる。したがって、取得したＳＤＲＡＭのアドレス情報を確認し、Ａ１３ｂｉｔが１ｂ（Ｈ）と読めた場合には、そのデータを無効とすることにより、誤ったデータを読むことによる不具合を防ぐことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係るＳＤＲＡＭ組み込みシステムの概念を示すブロック図である。
【図２】本発明の第１の実施形態に係るメモリアクセス制御回路の接続状態を示す要部ブロック図である。
【図３】本実施形態の動作を示すフローチャートである。
【図４】本実施形態の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係るメモリアクセス制御回路の接続状態を示す要部ブロック図である。
【図６】本発明に関連するＳＤＲＡＭ組み込みシステムの概念を示すブロック図である。
【図７】図６に示すシステムの動作例を説明するための図である。
【図８】図６に示すシステムの動作例を説明するための図である。
【符号の説明】
【００４５】
１  ＣＰＵ
２  ＳＤＲＡＭコントローラ
３，３−１，３−２  ＳＤＲＡＭ
４  ＯＲ回路
５−１，５−ｎ  ドライバ
６  ＳＤＲＡＭ制御ドライバ
１０  制御ポート
１１，１２，１４  ＣＳ（チップセレクト）信号
１３  制御ポート信号（マスク信号）
【図１】
2009193310.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2009193310.tif 000007
【図６】
2009193310.tif 000008
【図７】
2009193310.tif 000009
【図８】
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