(57)【要約】【課題】簡便な構成により、電源電圧よりも低い電圧で、かつ低消費電力で動作する信号処理装置を提供する。【解決手段】基本電圧源４による供給電圧から互いに異なる中間電位を発生する少なくとも１つの中間電位発生回路５と、複数の信号処理回路１〜３と、各信号処理回路の電源ＶＣＣをそれぞれ、基本電圧源、またはいづれかの中間電位発生回路の出力端子に選択的に接続する第１電源切換回路６と、各信号処理回路の電源ＶＳＳをそれぞれ、接地電位ＧＮＤ、またはいづれかの中間電位発生回路の出力端子に選択的に接続する第２電源切換回路１０とを備える。第１及び第２電源切換回路の切換状態に応じて、各中間電位発生回路の出力端子に、複数の信号処理回路の電源ＶＣＣ端子および電源ＶＳＳ端子が接続され、基本電圧源から供給されて１つの信号処理回路を駆動した電流が他の信号処理回路を再び駆動して流れる縦積み回路が構成される。【選択図】図１
2009005188.tif 000002
【特許請求の範囲】
【請求項１】
基本電圧源による供給電圧から互いに異なる中間電位を発生する少なくとも１つの中間電位発生回路と、
複数の信号処理回路と、
前記各信号処理回路の電源ＶＣＣをそれぞれ、前記基本電圧源、またはいづれかの前記中間電位発生回路の出力端子に選択的に接続する第１電源切換回路と、
前記各信号処理回路の電源ＶＳＳをそれぞれ、接地電位ＧＮＤ、またはいづれかの前記中間電位発生回路の出力端子に選択的に接続する第２電源切換回路とを備え、
前記第１及び第２電源切換回路の切換状態に応じて、前記各中間電位発生回路の出力端子に、複数の前記信号処理回路の電源ＶＣＣ端子および電源ＶＳＳ端子が接続され、前記基本電圧源から供給されて１つの前記信号処理回路を駆動した電流が他の前記信号処理回路を再び駆動して流れる縦積み回路が構成されることを特徴とする信号処理装置。
【請求項２】
前記第１及び第２電源切換回路による接続状態をそれぞれ制御するための第１及び第２制御信号が供給され、前記各信号処理回路の各動作状態に応じて、前記中間電位発生回路に流れる電流が最小となるように、前記基本電圧源および前記中間電位発生回路に対する前記信号処理回路の接続状態が選択される請求項１に記載の信号処理装置。
【請求項３】
前記基本電圧源の投入時および切断時の、前記中間電位と前記基本電圧源の電圧の比が、前記基本電圧源が安定した時の、前記中間電位と前記基本電圧源の電圧の比と等しくなるよう制御される請求項１または２に記載の信号処理装置。
【請求項４】
前記中間電位発生回路は、
前記基本電圧源とＧＮＤ間に直列接続された複数の抵抗と、
前記基本電圧源とＧＮＤ間に接続されたＮＰＮトランジスタとＰＮＰトランジスタの直列回路と、
プラス入力に前記複数の抵抗の接続点のうちのいずれかが接続され、マイナス入力に前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのエミッタの接続点が接続され、出力が前記ＮＰＮトランジスタ及び前記ＰＮＰトランジスタのベースに接続されたオペアンプとを備え、
前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのエミッタの接続点から前記中間電位を出力する請求項１〜３のいずれか１項に記載の信号処理装置。
【請求項５】
前記各信号処理回路が、電流源で駆動される内部信号処理回路のみで構成された請求項１〜４のいずれか１項に記載の信号処理装置。
【請求項６】
前記信号処理回路の電源と前記内部信号処理回路の間に接続された内部定電流源を備え、
前記内部信号処理回路は、一対のトランジスタと、前記トランジスタに各々接続された抵抗とを備えた差動増幅回路により構成されて、前記トランジスタ側が前記内部定電流源に接続され、前記抵抗側がＧＮＤに接続され、
前記内部信号処理回路の出力は、前記各トランジスタと前記抵抗の接続点から各々取り出される請求項５に記載の信号処理装置。
【請求項７】
前記トランジスタは、ＰＮＰトランジスタとＮＰＮトランジスタで構成された複合形接続ＰＮＰトランジスタである請求項６に記載の信号処理装置。
【請求項８】
前記基本電圧源を除き、全ての回路が半導体集積回路装置（ＩＣ）で構成された請求項５に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧より低い電圧で動作する複数の信号処理回路を有する信号処理装置に関し、特に、スイッチング形ＤＣ−ＤＣコンバータなどを用いず、簡単な回路で低消費電力化を図ることができる信号処理装置に関する。
【背景技術】
【０００２】
近年の携帯電話などの電子機器では、半導体素子の微細化に伴い電源電圧が低下し、例えばＤＣ−ＤＣコンバータで降圧して電源として使用している。
【０００３】
ＤＣ−ＤＣコンバータとしてスイッチング形のものを用いた場合は、電力の損失は改善されるが、インダクタまたはコンデンサおよび制御回路が追加され、構成が複雑化する問題があった。これを回避するために、シリーズ・レギュレータを使用した場合、回路の複雑さは改善されるが、シリーズ・レギュレータで電力を消費してしまい、低消費電力化が図れない問題を有していた。
【０００４】
例えば特許文献１あるいは２等に開示された高周波回路の場合は、回路を２つのグループに分け、第１グループの回路の電源端子を電源に接続し、本来接地する接地端子を高周波的に高抵抗かつ直流的に低抵抗な接続回路を通じて、第２グループの回路の電源端子に接続し、さらに第２グループの回路の接地端子を接地して、２つのグループの回路に対して電源を直列に使用する、２段積み構成が取られる。
【０００５】
このような構成によれば、第２グループの回路で電流が再利用されるため、低消費電力化が図られる。また、対象が高周波回路であるため、２つのグループの電源をつなぐ接続回路は、抵抗とコンデンサで構成されたり、または、並列共振回路で構成する事が可能である。
【特許文献１】特開平１１−１９１７１８号公報
【特許文献２】特開平５−３７２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、対象が低周波回路である場合、２つの回路の瞬間的な電流の相違を吸収するためには、極めて大きな値のコンデンサやインダクタが必要となり、回路の小型化、特に完全な半導体集積回路装置（ＩＣ）化は困難であった。
【０００７】
また、近年の携帯電話においては、マルチバンド化がすすみ、異なる動作状態によって、動作電流が大幅に変動したり、動作するブロックが異なる場合がある。このため、２つのグループの電流が動作状態によって異なってしまい、単純に２段積み構成とすると正常に動作しない問題があった。
【０００８】
本発明は、上記した従来技術の欠点を改良し、スイッチング形ＤＣ−ＤＣコンバータなどを用いずに簡便な構成で、電源電圧よりも低い電圧で、かつ低消費電力で動作する信号処理装置を提供することを目的とする。
【０００９】
特に、近年の携帯電話の様に、動作状態によって動作電流が大幅に変動したり、動作するブロックが異なる場合などでも適用可能な構成を提供することを目的とする。
【００１０】
更に、大きなコンデンサやインダクタを用いることなく、低電流化と小型化、特に完全な半導体集積回路装置（ＩＣ）化を可能とする構成を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明の信号処理装置は、基本電圧源による供給電圧から互いに異なる中間電位を発生する少なくとも１つの中間電位発生回路と、複数の信号処理回路と、前記各信号処理回路の電源ＶＣＣをそれぞれ、前記基本電圧源、またはいづれかの前記中間電位発生回路の出力端子に選択的に接続する第１電源切換回路と、前記各信号処理回路の電源ＶＳＳをそれぞれ、接地電位ＧＮＤ、またはいづれかの前記中間電位発生回路の出力端子に選択的に接続する第２電源切換回路とを備える。前記第１及び第２電源切換回路の切換状態に応じて、前記各中間電位発生回路の出力端子に、複数の前記信号処理回路の電源ＶＣＣ端子および電源ＶＳＳ端子が接続され、前記基本電圧源から供給されて１つの前記信号処理回路を駆動した電流が他の前記信号処理回路を再び駆動して流れる縦積み回路が構成される。
【発明の効果】
【００１２】
上記構成の信号処理装置によれば、基本電圧源及び中間電位発生回路に対する各信号処理回路の接続状態を、第１及び第２電源切換回路で切換えることにより、簡便な構成で、電源電圧よりも低い電圧で動作する回路を、低消費電力で提供できる。
【００１３】
特に、近年の携帯電話の様に、動作状態によって、動作電流が大幅に変動したり、動作するブロックが異なる場合などでも適用可能である。
【００１４】
更に、大きなコンデンサやインダクタを用いない構成が可能となり、低電流化と小型化、特に完全な半導体集積回路装置（ＩＣ）化を図ることができる。特に無線回路における同相信号および直交信号の処理、または、オーディオ信号における左側信号および右側信号の処理などの２チャンネルの信号処理においては、電源の雑音除去に要するコンデンサを小さくする構成が可能であり、完全な半導体集積回路装置（ＩＣ）化が容易である。
【発明を実施するための最良の形態】
【００１５】
本発明の信号処理装置は、上記構成を基本として、以下のような種々の態様をとることができる。
【００１６】
すなわち、前記第１及び第２電源切換回路による接続状態をそれぞれ制御するための第１及び第２制御信号が供給され、前記各信号処理回路の各動作状態に応じて、前記中間電位発生回路に流れる電流が最小となるように、前記基本電圧源および前記中間電位発生回路に対する前記信号処理回路の接続状態が選択されることが好ましい。
【００１７】
また、前記基本電圧源の投入時および切断時の、前記中間電位と前記基本電圧源の電圧の比が、前記基本電圧源が安定した時の、前記中間電位と前記基本電圧源の電圧の比と等しくなるよう制御されることが好ましい。
【００１８】
また、前記中間電位発生回路は、前記基本電圧源とＧＮＤ間に直列接続された複数の抵抗と、前記基本電圧源とＧＮＤ間に接続されたＮＰＮトランジスタとＰＮＰトランジスタの直列回路と、プラス入力に前記複数の抵抗の接続点のうちのいずれかが接続され、マイナス入力に前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのエミッタの接続点が接続され、出力が前記ＮＰＮトランジスタ及び前記ＰＮＰトランジスタのベースに接続されたオペアンプとを備え、前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのエミッタの接続点から前記中間電位を出力する構成とすることができる。
【００１９】
また、前記各信号処理回路が、電流源で駆動される内部信号処理回路のみで構成されることが好ましい。
【００２０】
また、前記信号処理回路の電源と前記内部信号処理回路の間に接続された内部定電流源を備え、前記内部信号処理回路は、一対のトランジスタと、前記トランジスタに各々接続された抵抗とを備えた差動増幅回路により構成されて、前記トランジスタ側が前記内部定電流源に接続され、前記抵抗側がＧＮＤに接続され、前記内部信号処理回路の出力は、前記各トランジスタと前記抵抗の接続点から各々取り出される構成とすることができる。
【００２１】
その場合、前記トランジスタは、ＰＮＰトランジスタとＮＰＮトランジスタで構成された複合形接続ＰＮＰトランジスタである構成とすることができる。
【００２２】
また、前記基本電圧源を除き、全ての回路が半導体集積回路装置（ＩＣ）で構成されることが好ましい。
【００２３】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（第１の実施形態）
本発明の第１の実施形態における信号処理装置について、図１〜図６を参照しながら説明する。
【００２５】
［構成］
図１は、第１の実施形態における信号処理装置の構成を示すとともに、その第１の動作状態における結線を説明するブロック図である。この信号処理装置は、第１〜第３信号処理回路１〜３を有し、基本電圧源４および中間電位発生回路５から、第１、第２電源切換回路６、１０を介して電源の供給を受ける。
【００２６】
すなわち、第１電源切換回路６はスイッチ７〜９を有し、スイッチ７〜９の切替端子の一方には基本電圧源４が、他方には中間電位発生回路５がそれぞれ接続されている。スイッチ７〜９の固定端子には、第１〜第３信号処理回路１〜３の電源ＶＣＣ端子がそれぞれ接続されている。第２電源切換回路１０はスイッチ１１〜１３を有し、スイッチ１１〜１３の固定端子には、第１〜第３信号処理回路１〜３の電源ＶＳＳ端子がそれぞれ接続されている。スイッチ１１〜１３の切替端子の一方は中間電位発生回路５に、他方はＧＮＤにそれぞれ接続されている。
【００２７】
第１電源切換回路６の切替信号入力端子１４には第１制御信号が入力され、第２電源切換回路１０の切替信号入力端子１５には、第２制御信号が入力される。従って、スイッチ７〜９の切替信号入力端子には第１制御信号が入力され、スイッチ１１〜１３の切替信号入力端子には第２制御信号が入力される。
【００２８】
基本電圧源４の接地端子はＧＮＤに接続される。中間電位発生回路５の電源端子は基本電圧源４に接続され、中間電位発生回路５の接地端子はＧＮＤに接続される。
【００２９】
図２は、図１に示した信号処理装置の第２の動作状態における結線を説明するブロック図である。第１の動作状態との違いは、第１、第２電源切換回路６、１０の切換状態である。
【００３０】
図３は、図１に示した第１の動作状態における信号処理装置の等価回路の結線を説明するブロック図である。すなわち、図１において第１、第２電源切換回路６、１０の切換状態に応じて接続されている部分のみを示したものである。
【００３１】
図４は、図２に示した第２の動作状態における信号処理装置の等価回路の結線を説明するブロック図である。すなわち、図２において第１、第２電源切換回路６、１０の切換状態に応じて接続されている部分のみを示したものである。
【００３２】
図５は、第１電源切換回路６を構成する各スイッチ７〜９の構成例を示す回路図である。第１トランジスタ１６のドレインは基本電圧源４に、ゲートは切替信号入力端子１４に、ソースは信号処理回路（１〜３のうちの対応する回路）の電源ＶＣＣ端子に接続されている。第２トランジスタ１７のドレインは中間電位発生回路５へ、ゲートは切替信号入力端子１４へ、ソースは信号処理回路の電源ＶＣＣ端子に接続されている。
【００３３】
図６は、第２電源切換回路１０を構成する各スイッチ１１〜１３の構成例を示す回路図である。第１トランジスタ１８のドレインは信号処理回路（１〜３のうちの対応する回路）の電源ＶＳＳ端子へ、ゲートは切替信号入力端子１５へ、ソースは中間電位発生回路５に接続されている。第２トランジスタ１９のドレインは信号処理回路の電源ＶＳＳ端子へ、ゲートは切替信号入力端子１５へ、ソースはＧＮＤに接続されている。
【００３４】
［動作および作用］
第１信号処理回路１の第１の動作状態での消費電流をＩ1(1)、
第１信号処理回路１の第２の動作状態での消費電流をＩ1(2)、
第２信号処理回路２の第１の動作状態での消費電流をＩ2(1)、
第２信号処理回路２の第２の動作状態での消費電流をＩ2(2)、
第３信号処理回路３の第１の動作状態での消費電流をＩ3(1)、
第３信号処理回路３の第２の動作状態での消費電流をＩ3(2)＝０、
とする。
【００３５】
ここで各動作状態で中間電位発生回路５に流れる電流を最小にするように、基本電圧源４および中間電位発生回路５に接続される信号処理回路を選択する。
【００３６】
中間電位発生回路５に流れる電流をＩPS2、基本電圧源４に接続される信号処理回路の消費電流合計をＳＵＭＩPS1、中間電位発生回路５に接続される信号処理回路の消費電流合計をＳＵＭＩPS2とすると、
ＩPS2＝ＳＵＭＩPS2−ＳＵＭＩPS1
となる。
【００３７】
具体的には、以下の手順で基本電圧源４と中間電位発生回路５に接続する信号処理回路の組み合わせを決定すれば良い。まず、各動作状態での消費電流を多い順に列挙する。例えばＩ1(1)＝５［ｍＡ］、Ｉ3(1)＝３［ｍＡ］、Ｉ2(1)＝１［ｍＡ］の順番であったとする。この時まず、基本電圧源４に最も電流の流れる信号処理回路を接続する。この場合は第１信号処理回路１である。次に、この状態で中間電位発生回路５に流れる電流を計算する。この場合は、
ＩPS2＝ＳＵＭＩPS2−ＳＵＭＩPS1
＝０−Ｉ1(1)
＝−Ｉ1(1)
＝−５
となる。次に、中間電位発生回路５に流れる電流が少なくなるように、列挙された順番で信号処理回路を割り当てる。この場合は、中間電位発生回路５に流れる電流が負であるので、第３信号処理回路３を中間電位発生回路５に接続する。ここで再度、中間電位発生回路５に流れる電流を計算する。
【００３８】
ＩPS2＝ＳＵＭＩPS2−ＳＵＭＩPS1
＝Ｉ3(1)−Ｉ1(1)
＝３−５
＝−２
ここで、ＩPS2が負であるので、中間電位発生回路５に流れる電流が少なくなるように、第２信号処理回路２を中間電位発生回路５に接続する。ここで再度、中間電位発生回路５に流れる電流を計算すると、
ＩPS2＝ＳＵＭＩPS2−ＳＵＭＩPS1
＝Ｉ2(1)＋Ｉ3(1)−Ｉ1(1)
＝１＋３−５
＝−１
となる。
【００３９】
信号処理回路の最小の電流値が小さくない場合や、電流値の小さい信号処理回路が少ないため中間電位発生回路５に流れる電流を小さく出来ない場合に、高精度で中間電位発生回路５に流れる電流を最小化したい場合は、以下の方法を取れば良い。
【００４０】
まず、全ての組み合わせについて、
ＩPS2＝ＳＵＭＩPS2−ＳＵＭＩPS1
を計算し、最小の組み合わせを採用する。全ての組み合わせは、以下の手順で生成出来る。すなわち、各信号処理回路を２進数の第Ｎビットに対応させる。例えば、
第１信号処理回路１を第１ビット（最下位ビット）、
第２信号処理回路２を第２ビット、
第３信号処理回路３を第３ビット（最上位ビット）とし、
２進数の対応ビットが１の場合は第２電源（例えば中間電位発生回路５）、０の場合は第１電源（例えば基本電圧源４）に接続する状態を表す事とする。
【００４１】
この時、可能な全ての２進数、０００から１１１まで、信号処理回路の組み合わせを生成させる。電源の数が２以上の場合、例えば３つ有る場合は、３進数で同等の処理を行えば良い。組み合わせの数は膨大となるが、計算機処理を行えば、比較的容易に組み合わせを求める事が可能である。
【００４２】
以上の方法で中間電位発生回路５に流れる電流を最小化した場合に第２電源で消費される無駄な電力Ｐ２は、以下の通りとなる。（シリーズ・レギュレータを用いた場合。）
Ｐ２＝ＩPS2×（基本電圧源４の電圧−中間電位発生回路５の電圧）
従って中間電位発生回路５に流れる電流を最小化すると、電源電圧の変換に伴う無駄な電力を最小化できる。一般にスイッチング・レギュレータの効率は８０％から９０％であるので、ＩPS2を小さくすることにより、同等または同等以上、理論上は１００％の効率が得られる。
【００４３】
以上の様に、本発明の第１の実施形態によれば、携帯電話の様に、動作状態によって、動作電流が大幅に変動したり、動作するブロックが異なる場合などでも、それに適合させることが容易であり、簡単な回路で消費電力を削減する事が可能である。
【００４４】
なお、上記実施形態の説明では、中間電位発生回路５が１種類の場合を示したが、複数の中間電位発生回路を備え、各中間電位発生回路が互いに異なる中間電位を発生する構成とすることもできる。それにより、更に多数の信号処理回路を、適切な電圧により低消費電力で駆動することが可能となる。
【００４５】
（第２の実施形態）
本発明の第２の実施形態における信号処理装置について、図７を参照しながら説明する。
【００４６】
［構成］
図７は、本実施形態の信号処理装置の構成に用いられる過電圧保護電源回路の構成例を示す回路図である。この過電圧保護電源回路は、第１の実施の形態の信号処理装置における中間電位発生回路５として用いられる。信号処理装置の他の構成は、図１に示した第１の実施形態の構成と同様である。
【００４７】
この過電圧保護電源回路は、基本電圧源４とＧＮＤ間に接続されたＮＰＮトランジスタ２３とＰＮＰトランジスタ２４の直列回路を有し、両トランジスタの接続点から過電圧保護電源回路の出力、すなわち中間電位発生回路５の出力電圧Ｖｃｃ２が出力される。両トランジスタのベースには、オペアンプ２２の出力が供給される。基本電圧源４とＧＮＤ間にはさらに抵抗２０と抵抗２１が直列に接続され、抵抗２０と抵抗２１の接続点がオペアンプ２２のプラス入力に接続される。オペアンプ２２のマイナス入力には、過電圧保護電源回路の出力が供給される。
【００４８】
［動作および作用］
基本電圧源の電圧をＶ１、
オペアンプ２２のプラス入力の電圧をＶＰ、
オペアンプ２２のマイナス入力の電圧をＶＭ、
過電圧保護電源回路の出力電圧をＶ２、
とする。
【００４９】
オペアンプ２２の利得を無限大で近似すると仮想接地が成立し、
ＶＭ＝ＶＰ
となる。回路の結線から、
ＶＭ＝Ｖ２であるので、
ＶＰ＝ＶＭ＝Ｖ２
となる。オペアンプの入力インピーダンスを無限大で近似すると、
ＶＰ＝Ｖ１×Ｒ２０の抵抗値／（Ｒ２０の抵抗値＋Ｒ２１の抵抗値）
なので、
Ｖ２＝Ｖ１×Ｒ２０の抵抗値／（Ｒ２０の抵抗値＋Ｒ２１の抵抗値）
となる。この様に、過電圧保護電源回路の出力電圧は、基本電圧源４の電圧値に比例した電圧値となる。
【００５０】
基本電圧源４と過電圧保護電源回路（中間電位発生回路５）の間に接続される信号処理回路には、
Ｖ１−Ｖ２
＝Ｖ１−Ｖ１×Ｒ２０の抵抗値／（Ｒ２０の抵抗値＋Ｒ２１の抵抗値）
＝Ｖ１×Ｒ２１の抵抗値／（Ｒ２０の抵抗値＋Ｒ２１の抵抗値）
の電圧がかかる。この様に、基本電圧源４と過電圧保護電源回路の間に接続される信号処理回路にかかる電圧は、基本電圧源４の電圧値に比例した電圧値となる。
【００５１】
以上の様に、基本電圧源４と過電圧保護電源回路の間に接続された信号処理回路および、過電圧保護電源回路と接地の間に接続された信号処理回路のどちらも、基本電圧源４の電圧値に比例した電圧値となり、基本電圧源４の投入時および切断時においても過電圧がかかることはない。
【００５２】
上記解析は過電圧保護電源回路の応答速度を無視した計算であるが、トランジスタ２３およびトランジスタ２４の応答速度を基本電圧源４の立ち上がりおよび立下り時間よりも十分に速くすれば、過渡状態においても過電圧がかかる事は無い。
【００５３】
なお、過電圧保護電源回路で用いられているオペアンプ２２およびトランジスタ２３、２４は、信号処理回路と同一のプロセスを用いる必要は無く、例えば信号処理回路が単一の半導体集積回路装置（ＩＣ）で構成されている場合において、半導体集積回路装置（ＩＣ）外に構成すれば良い。この様な構成を取ることによって、半導体集積回路装置（ＩＣ）で使用できる素子の耐圧が基本電圧源４の電圧を下回る場合においても、本実施形態の構成を取る事が可能である。
【００５４】
また、スイッチング・レギュレータは大きなインダクタやコンデンサが必要であるのに対して、本実施形態の構成を用いる事により、回路の小型化、低価格化が可能となる。またスイッチング・レギュレータはスイッチング動作に伴う雑音を発生するが、本方式では、その影響を受ける事が無く、従来スイッチング・レギュレータを用いる事が出来なかった回路に対しても小型化、低価格化が可能となる。
【００５５】
以上の様に、本実施形態の構成を用いる事により、基本電圧源４の出力電圧よりも耐圧の低い信号処理回路を用いる場合においても、過電圧による破壊を防止する事が可能である。
【００５６】
（第３の実施形態）
本発明の第３の実施形態における信号処理装置について、図８〜図１０を参照しながら説明する。
【００５７】
［構成］
図８は、図１に示した第１の実施形態の信号処理装置の構成に用いられる信号処理回路（１、２または３）のブロック図である。信号処理装置の他の構成は、図１に示した第１の実施形態の構成と同様である。
【００５８】
図８の信号処理回路には、第１〜第３内部構成要素２５〜２７が含まれる。信号処理回路（１、２または３）への入力は、第１内部構成要素２５に供給され、その出力は第２内部構成要素２６に入力される。第２内部構成要素２６の出力は最終段の第３内部構成要素２７に入力され、その出力は、信号処理回路（１、２または３）の出力となる。
【００５９】
図９に示すように、各内部構成要素（２５、２６または２７）は、内部信号処理回路２８と内部定電流源２９を有し、内部構成要素（２５、２６または２７）の電源とＧＮＤとの間に直列に接続されている。内部構成要素（２５、２６または２７）の入力は、内部信号処理回路２８に供給され、内部信号処理回路２８で処理されて、内部構成要素（２５、２６または２７）の出力となる。内部信号処理回路２８の電源端子Ｖｃｃは、内部構成要素（２５、２６または２７）の電源端子Ｖｃｃに接続されている。内部信号処理回路２８の電流入力端子ＩｒｅｆＩＮは、内部定電流源２９の電流出力端子ＩｒｅｆＯＵＴに接続されている。
【００６０】
図１０に示すように、内部信号処理回路２８は、ＮＰＮトランジスタ３０、３１、及び抵抗３２、３３からなる差動増幅回路を有する。内部信号処理回路２８への入力ＩＮ１、ＩＮ２は各々、ＮＰＮトランジスタ３０と３１のベースに供給され、差動増幅回路で増幅されて、ＮＰＮトランジスタ３０、３１と、抵抗３２、３３の接続点の電圧が出力端子ＯＵＴ１およびＯＵＴ２から出力される。
【００６１】
［動作および作用］
第１〜第３信号処理回路１〜３を構成する内部構成要素（２５、２６または２７）の内部信号処理回路２８は、全て内部定電流源２９で駆動されている。このため第１〜第３信号処理回路１〜３は、入力信号の大小にかかわらず一定の電流で動作する。
【００６２】
従来の構成では、第１信号処理回路１と第２信号処理回路２の間とＧＮＤの間にはコンデンサが挿入され、各回路の差電流から生じる雑音を吸収していた。このコンデンサは大容量でありＩＣ化できなかった。
【００６３】
しかし、本実施形態では、第１〜第３信号処理回路１〜３は同一の一定値の電流で動作するため、このコンデンサが不要、または、より小さい容量のものを用いることが可能となる。従って中間電位発生回路５のＩＣ化が可能である。
【００６４】
一方、定電流源によれば、電流値は一定で有るが端子間の電位は一定とはならない。このため、第１〜第３信号処理回路１〜３を単純に接続しただけでは、定電流源ではさまれた部分の電位が定まらない。実際には回路のバラツキなどの不確定要素によって、接続点の電位が決まることになる。このため、第１信号処理回路１と第２信号処理回路２の接続点の電位は不安定になってしまう。その結果、第２信号処理回路２の出力は不安定となってしまう。何故ならば、第２信号処理回路２の出力は、第２信号処理回路２の電源、つまり第１信号処理回路１と第２信号処理回路２の接続点からの抵抗による電圧降下で決定されているためである。
【００６５】
但し、本実施形態の構成においては、接続点に中間電位発生回路５が接続され、接続点での電位を確定するため、第２信号処理回路２の出力が不安定となる事はない。
【００６６】
第１〜第３信号処理回路１〜３は、中間電位発生回路５に流れる電流が最小となるように接続されている。このため、中間電位発生回路５をプッシュプルアンプなどで構成したとしても、電力的に大きな損失とはならない。従って、３つの信号処理回路を並列に接続し、スイッチング・レギュレータで駆動した場合と同等、または同等以上の効率が得られる。また、構成面では、３つの信号処理回路の電源を縦積み構成とする事により分圧動作を得ているため、大幅に簡単化されている。
【００６７】
以上の様に、本実施形態の構成を用いる事により、簡単な回路で消費電力を削減する事が可能である。
【００６８】
（第４の実施形態）
本発明の第４の実施形態における信号処理装置について、図１１〜図１２を参照しながら説明する。
【００６９】
［構成］
本実施形態の構成は、図１１〜図１２に示した部分以外の構成は、第３の実施形態と同じである。
【００７０】
図１１は、図９に示した第３の実施形態における内部構成要素（２５、２６または２７）の他の形態を示す。ずなわち、図１の信号処理装置に含まれる信号処理回路１〜３を構成する内部構成要素の他の構成例である。第３の実施形態の場合とは逆に、内部定電流源３４が電源に接続され、内部信号処理回路３５がＧＮＤに接続されている。
【００７１】
図１２は、図１１における内部信号処理回路３５の回路図である。第３の実施形態における内部信号処理回路２８とは逆に、ＰＮＰトランジスタ３６、３７を用いた差動増幅回路が使用されている。
【００７２】
［動作および作用］
本実施形態の内部信号処理回路３５では、ＰＮＰトランジスタ３６、３７を用いた差動増幅回路を用いているため、抵抗３８と抵抗３９で発生する電圧で出力が決定されている。このため、第１信号処理回路１と第２信号処理回路２の接続点の電位が不安定であったとしても、出力への影響は第３の実施形態に比べ軽減される。
【００７３】
以上の様に、本実施形態の構成を用いる事により、中間電位発生回路５での雑音吸収がより少なくても済み、中間電位発生回路５の容量を減らす事が可能となる。
【００７４】
（第５の実施形態）
本発明の第５の実施形態における信号処理装置について、図１３を参照しながら説明する。
【００７５】
［構成］
本実施形態の構成は、図１３に示した部分以外の構成は、第４の実施形態と同じである。
【００７６】
図１３は、図１２に示した第４の実施形態における内部信号処理回路３５を構成するＰＮＰトランジスタ３６、３７を代替する複合形接続ＰＮＰトランジスタを示す図である。この複合形接続ＰＮＰトランジスタは、ＰＮＰトランジスタ４０とＮＰＮトランジスタ４１で構成され、ＰＮＰトランジスタと同等に動作する。
【００７７】
［動作および作用］
半導体プロセスによっては、ＰＮＰトランジスタはＮＰＮトランジスタに比べ流せる電流が限られる場合がある。その場合、複合形接続ＰＮＰトランジスタを用いる事により、第４の実施形態と同様の構成を取る事が可能となる。
【００７８】
従って、本実施形態の構成を用いる事により、半導体プロセスの制約でＰＮＰトランジスタで必要な電流が流せない場合でも、第４の実施の形態と同等の構成を実現する事が可能となる。
【産業上の利用可能性】
【００７９】
本発明の信号処理装置によれば、電源電圧より低い電圧で動作する複数の信号処理回路の、低電流化、小型化、特に完全な半導体集積回路装置（ＩＣ）化を図ることができ、携帯電話のベースバンド半導体集積回路装置（ＩＣ）、または、オーディオの増幅ＩＣへの応用に好適である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１実施形態における信号処理装置の構成、および第１の動作状態の結線を示すブロック図
【図２】同信号処理装置の第２の動作状態の結線を示すブロック図
【図３】同信号処理装置の第１の動作状態の等価回路を示すブロック図
【図４】同信号処理装置の第２の動作状態の等価回路を示すブロック図
【図５】同信号処理装置における第１電源切換回路を構成するためのスイッチの構成例を示す回路図
【図６】同信号処理装置における第２電源切換回路を構成するためのスイッチの構成例を示す回路図
【図７】本発明の第２実施形態における信号処理装置の構成に用いられる過電圧保護電源回路の構成例を示す回路図
【図８】本発明の第３の実施形態における信号処理装置を構成する信号処理回路の構成を示すブロック図
【図９】同信号処理回路に含まれる内部構成要素の構成を示すブロック図
【図１０】同内部構成要素に含まれる内部信号処理回路の構成を示す回路図
【図１１】本発明の第４の実施形態における信号処理装置を構成する信号処理回路の内部構成要素の構成を示すブロック図
【図１２】同内部構成要素に含まれる内部信号処理回路の構成を示す回路図
【図１３】複合形接続ｐｎｐトランジスタを示す回路図
【符号の説明】
【００８１】
１  第１信号処理回路
２  第２信号処理回路
３  第３信号処理回路
４  基本電圧源
５  中間電位発生回路
６  第１電源切換回路
７〜９  スイッチ
１０  第２電源切換回路
１１〜１３  スイッチ
１６，１７  トランジスタ
１８，１９  トランジスタ
２０，２１  抵抗
２２  オペアンプ
２３  ＮＰＮトランジスタ
２４  ＰＮＰトランジスタ
２５，２６，２７  内部構成要素
２８  内部信号処理回路
２９  内部定電流源
３０，３１  ＮＰＮトランジスタ
３２，３３  抵抗
３４  内部定電流源
３５  内部信号処理回路
３６，３７  ＰＮＰトランジスタ
３８，３９  抵抗
４０  ＰＮＰトランジスタ
４１  ＮＰＮトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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