(57)【要約】【課題】本発明は、未使用のピンによる誤作動を防止し、製造後にも制御方式を自由に変更できる半導体メモリ装置の入力回路及びその制御方法を提供する。【解決手段】本発明は、第１の入力ピンと、前記第１の入力ピン及び入力端が連結しており、半導体装置の制御方式を決定する制御モード信号により出力端を第１のレベルに維持させる第１のバッファと、第２の入力ピンと、及び前記第２の入力ピン及び入力端が連結しており、前記制御モード信号により出力端を第２のレベルに維持させる第２のバッファとを備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入力ピンと、
前記第１の入力ピン及び入力端が連結しており、半導体装置の制御方式を決定する制御モード信号により出力端を第１のレベルに維持させる第１のバッファと、
第２の入力ピンと、
前記第２の入力ピン及び入力端が連結しており、前記制御モード信号により出力端を第２のレベルに維持させる第２のバッファとを
備えることを特徴とする半導体メモリ装置の入力回路。
【請求項２】
前記第１の入力ピンは、多重制御モード時に用いられる制御信号を受信し、前記制御信号は、チップ選択信号であることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項３】
前記第２の入力ピンは、単一制御モード時に用いられるアドレス信号を受信し、前記アドレス信号は、前記多重制御モード時に入力されないことを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項４】
前記制御モード信号は、多重制御モード及び単一制御モードの１つを選択するための信号であることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項５】
前記第１のバッファは、
基準電圧レベル及び前記第１の入力ピンのレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第１のバッファの活性化を決定する活性化部とを
備えることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項６】
前記活性化部は、前記制御モード信号が非活性化すれば、前記差動回路の出力端のフローティングを防止するように構成されることを特徴とする請求項５に記載の半導体メモリ装置の入力回路。
【請求項７】
前記第２のバッファは、
基準電圧レベル及び前記第２の入力ピンのレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第２のバッファの活性化を決定する活性化部とを
備えることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項８】
前記活性化部は、前記制御モード信号が活性化すれば、前記差動回路の出力端のフローティングを防止するように構成されることを特徴とする請求項７に記載の半導体メモリ装置の入力回路。
【請求項９】
前記第１のバッファの出力信号及び前記第２のバッファの出力信号をデコードして出力するためのデコーダをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項１０】
１つのメモリチップの全体保存領域を分けて多重制御する多重制御モード時に用いられる制御信号、前記多重制御モード時に用いられないアドレス信号を含む各種信号を受信するための複数のピン、及び前記複数のピンと入力端とが連結している複数のバッファを備え、
前記複数のバッファのうち、前記制御信号及び前記アドレス信号を受信するための第１のピン及び第２のピンとそれぞれ連結している第１のバッファ及び第２のバッファが、前記多重制御モードを選択するための制御モード信号により選択的に動作するように構成されることを特徴とする半導体メモリ装置の入力回路。
【請求項１１】
前記第１のバッファは、
基準電圧レベル及び前記制御信号のレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第１のバッファの活性化を決定する活性化部と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置の入力回路。
【請求項１２】
前記活性化部は、前記制御モード信号が非活性化すれば、前記差動回路の出力端のフローティングを防止するように構成されることを特徴とする請求項１１に記載の半導体メモリ装置の入力回路。
【請求項１３】
前記第２のバッファは、
基準電圧レベル及び前記アドレス信号のレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第２のバッファの活性化を決定する活性化部と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置の入力回路。
【請求項１４】
前記活性化部は、前記制御モード信号が活性化すれば、前記差動回路の出力端のフローティングを防止するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置の入力回路。
【請求項１５】
前記第１のバッファの出力信号及び前記第２のバッファの出力信号を含む前記複数のバッファの出力信号をデコードして出力するためのデコーダをさらに備えることを特徴とする請求項１０に記載の半導体メモリ装置の入力回路。
【請求項１６】
第１の入力ピンと、
第２の入力ピンと、
半導体装置の制御方式を決定する制御モード信号に応じて、前記第１の入力ピンを介して入力された信号を第１の信号経路又は第２の信号経路に伝達するように構成された信号経路制御部と
を備えることを特徴とする半導体装置の入力回路。
【請求項１７】
前記制御モード信号は、前記第１の入力ピン及び前記第２の入力ピンを独立的に使用するか、選択的に使用するかを定義する第１のモード信号と、前記第１の入力ピンを介して入力される信号を定義するための第２のモード信号とを含むことを特徴とする請求項１６に記載の半導体装置の入力回路。
【請求項１８】
前記信号経路制御部は、
前記第１のモード信号及び前記第２のモード信号により経路制御信号を生成するように構成された経路制御信号生成部と、
前記経路制御信号に応じて、前記第１の入力ピンを介して入力された信号を前記第１の信号経路又は前記第２の信号経路に伝達するように構成された多重化部と
を備えることを特徴とする請求項１７に記載の半導体装置の入力回路。
【請求項１９】
第１の入力ピンと、
第１の信号を伝達する第１の信号経路と、
第２の信号を伝達する第２の信号経路と、
前記第１の入力ピンに入力される信号が、前記第１の信号であるか第２の信号であるかを判断して、前記第１の入力ピンに入力される信号を前記第１の信号経路又は前記第２の信号経路に伝達するように構成された信号経路制御部と
を備えることを特徴とする半導体装置の入力回路。
【請求項２０】
前記信号経路制御部は、半導体装置の制御モード信号により前記第１の入力ピンに入力される信号が、前記第１の信号であるか第２の信号であるかを判断するように構成されることを特徴とする請求項１９に記載の半導体装置の入力回路。
【請求項２１】
前記信号経路制御部は、
前記半導体装置の制御モード信号が、前記第１の入力ピンに前記第２の信号が入力されることを定義するレベルであれば、経路制御信号を活性化させるように構成された経路制御信号生成部と、
前記経路制御信号の活性化に応じて、前記第１の入力ピンを介して入力された前記第２の信号を前記第２の信号経路に伝達するように構成された多重化部と
を備えることを特徴とする請求項２０に記載の半導体装置の入力回路。
【請求項２２】
前記第１の信号は、半導体装置の全体メモリ領域を１つの領域に制御するために用いられる信号であり、前記第２の信号は、前記全体メモリ領域を２つの領域に区分して制御するための信号であることを特徴とする請求項１９に記載の半導体装置の入力回路。
【請求項２３】
前記第１の信号はアドレス信号を含み、前記第２の信号はチップ選択信号を含むことを特徴とする請求項２２に記載の半導体装置の入力回路。
【請求項２４】
多重制御モード時に用いられる制御信号を受信する第１のバッファ、及び前記多重制御モード時に用いられないアドレス信号を受信する第２のバッファを備える半導体メモリ装置の入力回路制御方法であって、
制御モード信号の活性化の可否を判断する段階と、
前記判断された制御モード信号の活性化の可否により、前記第１のバッファ及び前記第２のバッファを選択的に動作させる段階と
を含むことを特徴とする半導体メモリ装置の入力回路制御方法。
【請求項２５】
前記制御モード信号は、前記多重制御モードの選択の可否を決定するために用いられる信号であることを特徴とする請求項２４に記載の半導体メモリ装置の入力回路制御方法。
【請求項２６】
前記第１のバッファ及び前記第２のバッファを選択的に動作させる段階は、前記制御モード信号が活性化すれば、前記第１のバッファを動作させ、前記第２のバッファの動作を中止させる段階であることを特徴とする請求項２４に記載の半導体メモリ装置の入力回路制御方法。
【請求項２７】
前記第１のバッファ及び前記第２のバッファのうちで動作しないバッファの出力端レベルを、所定のレベルに固定させる段階をさらに含むことを特徴とする請求項２４に記載の半導体メモリ装置の入力回路制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の入力回路及びその制御方法に関する。
【背景技術】
【０００２】
従来の技術による半導体メモリ装置、例えば、５１２Ｍメモリの場合は、チップ選択信号及びアドレスを用いて制御が可能であった。
一方、１Ｇメモリを制御するには、５１２Ｍメモリに比べて追加的な制御信号が必要である。
【０００３】
チップ選択信号又はアドレスを増加させて追加的な制御信号として使用することができる（例えば、特許文献１）。
【０００４】
チップ選択信号を増加させた制御方式の場合は、１Ｇメモリを５１２Ｍグラフィックメモリがまるで２つのように使用できるため、メモリ制御速度を増加させることができ、アドレスを増加させた制御方式の場合は、チップ選択信号を増加させた場合に比べて集積容量を増加させることができる。
【０００５】
従来の技術による半導体メモリ装置の入力回路は、増加したチップ選択信号及び増加したアドレスを受信するためのピンの構成がなされたり、制御方式に合うように何れか１つだけを受信するためのピンの構成がなされた。
【０００６】
一方、増加したチップ選択信号又は増加したアドレスを受信するための入力回路は、ピン構成と無関係に制御方式に合う何れか１つの信号だけを処理するように構成される。
【０００７】
よって、増加したチップ選択信号及び増加したアドレスを受信するためのピン構成の多様な構成及び半導体メモリ装置の制約要素を減少させることができる制御方式が要求されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平４−２２２９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、未使用のピンによる誤作動を防止し、製造後にも制御方式を自由に変更できる半導体メモリ装置の入力回路及びその制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明による半導体メモリ装置の入力回路は、第１の入力ピン；前記第１の入力ピン及び入力端が連結しており、半導体装置の制御方式を決定する制御モード信号により出力端を第１のレベルに維持させる第１のバッファ；第２の入力ピン；及び、前記第２の入力ピン及び入力端が連結しており、前記制御モード信号により出力端を第２のレベルに維持させる第２のバッファを備えることを特徴とする。
【００１１】
本発明の他の実施例による半導体メモリ装置の入力回路は、全体保存領域を分けて多重制御する多重制御モード時に用いられる制御信号、前記多重制御モード時に用いられないアドレス信号を含む各種信号を受信するための複数のピン、及び前記複数のピンと入力端とが連結している複数のバッファを備え、前記複数のバッファのうち、前記制御信号及び前記アドレス信号を受信するための第１のピン及び第２のピンとそれぞれ連結している第１のバッファ及び第２のバッファが、前記多重制御モードを選択するための制御モード信号により選択的に動作するように構成されることを特徴とする。
【００１２】
本発明のさらに他の実施例による半導体装置の入力回路は、第１の入力ピン；第２の入力ピン；及び、半導体装置の制御方式を決定する制御モード信号に応じて、前記第１の入力ピンを介して入力された信号を第１の信号経路又は第２の信号経路に伝達するように構成された信号経路制御部を備えることを特徴とする。
【００１３】
本発明のさらに他の実施例による半導体装置の入力回路は、第１の入力ピン；第１の信号を伝達する第１の信号経路；第２の信号を伝達する第２の信号経路；及び、前記第１の入力ピンに入力される信号が、前記第１の信号であるか第２の信号であるかを判断して、前記第１の入力ピンに入力される信号を前記第１の信号経路又は前記第２の信号経路に伝達するように構成された信号経路制御部を備えることを特徴とする。
【００１４】
本発明の一実施例による半導体メモリ装置の入力回路制御方法は、全体保存領域を分けて多重制御する多重制御モード時に用いられる制御信号を受信する第１のバッファ、及び前記多重制御モード時に用いられないアドレス信号を受信する第２のバッファを備える半導体メモリ装置の入力回路制御方法であって、制御モード信号の活性化の可否を判断する段階；及び、前記判断された制御モード信号の活性化の可否により、前記第１のバッファ及び前記第２のバッファを選択的に動作させる段階を含むことを特徴とする。
【００１５】
本発明による半導体メモリ装置の入力回路制御方法は、全体保存領域を分けて多重制御する多重制御モード時に用いられる制御信号を受信する第１のバッファ、及び前記多重制御モード時に用いられないアドレス信号を受信する第２のバッファを備える半導体メモリ装置の入力回路制御方法であって、制御モード信号の活性化の可否を判断する段階；及び、前記判断された制御モード信号の活性化の可否により、 前記第１のバッファ及び前記第２のバッファの出力端レベルを選択的に所定のレベルに固定させる段階を含むことを特徴とする。
【発明の効果】
【００１６】
本発明による半導体メモリ装置の入力回路及びその制御方法は、単一制御モード方式及び多重制御モード方式を兼用でき、追加のピンの割り当て時、フローティングを防止したり、或いは、もう一つの入力ピンを介して互いに異なる信号を入力しても、それぞれに対して所定の信号経路に伝送できるので、半導体装置の活用を容易にし、半導体装置及びこれを制御するコントローラのインターフェース性を向上できる。
【図面の簡単な説明】
【００１７】
【図１】本発明による半導体メモリ装置の入力回路のブロック図である。
【図２】本発明による半導体メモリ装置のＦＢＧＡ構成図である。
【図３】図１に示す第１のバッファの回路図である。
【図４】図１に示す第２のバッファの回路図である。
【図５】本発明の他の実施例による半導体装置の入力回路のブロック図である。
【図６】図５に示す半導体メモリ装置のＦＢＧＡ構成図である。
【図７】図５に示す経路制御信号生成部の回路図である。
【図８】図５に示す第１の多重化部の回路図である。
【図９】図５に示す第２の多重化部の回路図である。
【発明を実施するための形態】
【００１８】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
添付図面を参照して、本発明による半導体メモリ装置の入力回路及びその制御方法の好適な実施例を説明すれば、次の通りである。
【００１９】
図１に示す本発明による半導体メモリ装置の入力回路は、１Ｇメモリを例示したもので、５１２メモリを制御するために用いられたアドレス(Ａ＜０：１１＞)及びチップ選択信号(ＣＳ０)の以外に、追加的にアドレス(Ａ１２)又はチップ選択信号(ＣＳ１)を必要とする。
【００２０】
本発明による半導体メモリ装置の入力回路は、図１に示すように、追加アドレスの入力ピン(Ｊ２)と入力端が連結している第１のバッファ１００、追加チップ選択信号の入力ピン(Ｊ３)と入力端が連結している第２のバッファ２００及びアドレスデコーダ３００を備える。その他、図１に示してはいないが、アドレス(Ａ＜０：１１＞)、バンクアドレス(ＢＡ＜０：２＞)及びチップ選択信号(ＣＳ０)を受信するための複数のピンと、複数のピンが入力端に連結している複数のバッファとが具備される。
【００２１】
追加アドレスの入力ピン(Ｊ２)を介して追加アドレス(Ａ１２)が入力され、追加チップ選択信号の入力ピン(Ｊ３)を介して追加チップ選択信号(ＣＳ１)が入力される。
【００２２】
ピン(Ｊ２、Ｊ３)を含む複数のピンは、ＦＢＧＡ(Fine Ball Grid Array)と連結しており、複数のピンの番号は、図２に示すＦＢＧＡによるもので、回路設計によって変化し得る。
【００２３】
第１のバッファ１００及び第２のバッファ２００は、制御モード信号(２ＣＳ＿ＭＯＤＥ)によって選択的に動作が制御されるように構成されたが、これを除いた残りのバッファは、制御モード信号(２ＣＳ＿ＭＯＤＥ)でないイネーブル信号により共通的に動作が制御されるように構成される。
【００２４】
制御モード信号(２ＣＳ＿ＭＯＤＥ)は、半導体メモリ装置を追加チップ選択信号(ＣＳ１)及び追加アドレス(Ａ１２)の何れか１つを用いて制御するかを決定するために用いられる信号である。
【００２５】
制御モード信号(２ＣＳ＿ＭＯＤＥ)が活性化すれば、追加チップ選択信号(ＣＳ１)によって１Ｇメモリを２つのチップセット、すなわち、２つの５１２Ｍメモリのように使用する制御方式(以下、多重制御モード)が決定される。一方、制御モード信号(２ＣＳ＿ＭＯＤＥ)が非活性化すれば、追加アドレス(Ａ１２)によって１Ｇメモリを１つのチップセットとして使用する制御方式(以下、単一制御モード)が決定される。
【００２６】
制御モード信号(２ＣＳ＿ＭＯＤＥ)は、半導体メモリの外部のメモリコントローラにより入力されたり、半導体メモリの内部の構成により生成される。
【００２７】
半導体メモリの外部のメモリコントローラは、ＧＰＵ(Graphic Processing Unit)やＣＰＵ(Central Processing Unit)などを含み、半導体メモリの内部の構成は、ＭＲＳ(Ｍode Register Set)やＥＭＲＳ(Extended Mode Register Set)などを含む。
【００２８】
アドレスデコーダ３００は、第１及び第２のバッファ１００、２００を含む複数のバッファから出力されたアドレス(Ｂｕｆｏｕｔ＿Ａ＜０：１２＞)、バンクアドレス(Ｂｕｆｏｕｔ＿ＢＡ＜０：２＞)及びチップ選択信号(Ｂｕｆｏｕｔ＿ＣＳ＜０：１＞)を受信し、それぞれをデコードして出力するように構成される。
【００２９】
第１のバッファ１００は、図３に示すように、第１〜第７のトランジスタ(Ｍ１〜Ｍ７)を備える。第１〜第４のトランジスタ(Ｍ１〜Ｍ４)が差動回路を構成し、第５〜第７のトランジスタ(Ｍ５〜Ｍ７)が差動回路の活性化の可否を決定するように構成される。第３のトランジスタ(Ｍ３)のゲートに基準電圧(ＶＲＥＦ)が受信される。第４のトランジスタ(Ｍ４)には、ゲートに追加アドレス(Ａ１２)が受信される。第５〜第７のトランジスタ(Ｍ５〜Ｍ７)には、ゲートに共通的に反転された制御モード信号(／２ＣＳ＿ＭＯＤＥ)が受信され、差動回路の活性化の可否を決定するように構成される。
【００３０】
第２のバッファ２００は、図４に示すように、第１〜第７のトランジスタ(Ｍ１１〜Ｍ１７)を備える。第１〜第４のトランジスタ(Ｍ１１〜Ｍ１４)が差動回路を構成し、第５〜第７のトランジスタ(Ｍ１５〜Ｍ１７)が差動回路の活性化の可否を決定するように構成される。第３のトランジスタ(Ｍ１３)のゲートに基準電圧(ＶＲＥＦ)が受信される。第４のトランジスタ(Ｍ１４)には、ゲートに追加チップ選択信号(ＣＳ１)が受信される。第５〜第７のトランジスタ(Ｍ１５〜Ｍ１７)には、ゲートに共通的に制御モード信号(２ＣＳ＿ＭＯＤＥ)が受信され、差動回路の活性化の可否を決定するように構成される。
【００３１】
このように構成された本発明による半導体メモリ装置の入力回路の制御方法について説明すれば、次の通りである。
【００３２】
本発明は、追加アドレス(Ａ１２)及び追加チップ選択信号(ＣＳ１)が受信されるように、それぞれに対するピン構成及びＦＢＧＡ構成がなされ、制御モード信号(２ＣＳ＿ＭＯＤＥ)により半導体メモリ装置を多重制御モード及び単一制御モードの何れか１つで動作させることができる。
【００３３】
制御モード信号(２ＣＳ＿ＭＯＤＥ)は、本発明の構成説明に示すように、半導体メモリの外部のメモリコントローラにより入力する方式を利用したり、半導体メモリの内部の構成により生成して使用する方式を利用できる。
【００３４】
半導体メモリ装置を多重制御モードで動作させたい場合、制御モード信号(２ＣＳ＿ＭＯＤＥ)を活性化させればよい。多重制御モードの場合、追加チップ選択信号(ＣＳ１)を利用するため、未使用の追加アドレス(Ａ１２)の入力は遮断される。
【００３５】
制御モード信号(２ＣＳ＿ＭＯＤＥ)がハイレバルに活性化すれば、反転された制御モード信号(／２ＣＳ＿ＭＯＤＥ)はローレベルになる。
【００３６】
反転された制御モード信号(／２ＣＳ＿ＭＯＤＥ)がローレベルであるため、図３の第１のバッファ１００は、第５及び第６のトランジスタ(Ｍ５、Ｍ６)がターンオンされ、第７のトランジスタ(Ｍ７)がターンオフされる。
【００３７】
第５及び第６のトランジスタ(Ｍ５、Ｍ６)がターンオンされ、第７のトランジスタ(Ｍ７)がターンオフされるため、第１〜第４のトランジスタ(Ｍ１〜Ｍ４)の動作と無関係に出力信号(Ｂｕｆｏｕｔ＿Ａ１２)のレベルがハイレバルに固定される。すなわち、第１のバッファ１００の動作が中止される。
【００３８】
制御モード信号(２ＣＳ＿ＭＯＤＥ)がハイレバルであるため、図４の第２のバッファ２００は、第５及び第６のトランジスタ(Ｍ１５、Ｍ１６)がターンオフされ、第７のトランジスタ(Ｍ１７)がターンオンされる。
【００３９】
第５及び第６のトランジスタ(Ｍ１５、Ｍ１６)がターンオフされ、第７のトランジスタ(Ｍ１７)がターンオンされるので、追加チップ選択信号(ＣＳ１)が受信される第４のトランジスタ(Ｍ１４)のゲートレベルと、第３のトランジスタ(Ｍ１３)のゲートレベルとの差により、第１及び第２のトランジスタ(Ｍ１１、Ｍ１２)が動作して、出力信号(Ｂｕｆｏｕｔ＿ＣＳ１)がハイレバル又はローレベルに出力される。すなわち、第２のバッファ２００が正常に動作する。
【００４０】
従来の技術では、多重制御モードにおいて追加アドレス(Ａ１２)が入力されないにも関わらず、追加アドレス(Ａ１２)入力用に割り当てられたピンがフローティング状態になり得るが、本発明は、制御モード信号(２ＣＳ＿ＭＯＤＥ)により多重制御モードが決定されれば、追加アドレス(Ａ１２)が入力されなくても、第１のバッファ１００の出力が特定レベルに固定される。よって、入力回路の誤動作が防止される。また、本発明は、追加アドレス(Ａ１２)を受信するためのピンのレベルが、各種動作環境の変化又は外部システムの誤動作により非正常な変化を示す場合にも、制御モード信号(２ＣＳ＿ＭＯＤＥ)により出力レベルが固定されるので、入力回路の誤動作を基本的に防止できる。
【００４１】
アドレスデコーダ３００は、アドレス(Ｂｕｆｏｕｔ＿Ａ＜０：１２＞)、バンクアドレス(Ｂｕｆｏｕｔ＿ＢＡ＜０：２＞)及びチップ選択信号(Ｂｕｆｏｕｔ＿ＣＳ＜０：１＞)をデコードして出力し、これにより全般的な半導体メモリ装置のデータ入出力動作が行われる。
【００４２】
一方、半導体メモリ装置を単一制御モードで動作させたい場合、制御モード信号(２ＣＳ＿ＭＯＤＥ)を非活性化させればよい。単一制御モードの場合、追加アドレス(Ａ１２)を利用するため、未使用の追加チップ選択信号(ＣＳ１)の入力は遮断される。
【００４３】
制御モード信号(２ＣＳ＿ＭＯＤＥ)がローレバルに非活性化すれば、反転された制御モード信号(／２ＣＳ＿ＭＯＤＥ)はハイレベルになる。
【００４４】
反転された制御モード信号(／２ＣＳ＿ＭＯＤＥ)がハイレベルであるため、図３の第１のバッファ１００は、第５及び第６のトランジスタ(Ｍ５、Ｍ６)がターンオフされ、第７のトランジスタ(Ｍ７)がターンオンされる。
【００４５】
第５及び第６のトランジスタ(Ｍ５、Ｍ６)がターンオフされ、第７のトランジスタ(Ｍ７)がターンオンされるので、 追加アドレス(Ａ１２)が受信される第４のトランジスタ(Ｍ４)のゲートレベルと、第３のトランジスタ(Ｍ３)のゲートレベルとの差により、第１及び第２のトランジスタ(Ｍ１、Ｍ２)が動作して、出力信号(Ｂｕｆｏｕｔ＿Ａ１２)がハイレバル又はローレベルに出力される。すなわち、第１のバッファ１００が正常に動作する。
【００４６】
制御モード信号(２ＣＳ＿ＭＯＤＥ)がローレバルであるため、図４の第２のバッファ２００は、第５及び第６のトランジスタ(Ｍ１５、Ｍ１６)がターンオンされ、第７のトランジスタ(Ｍ１７)がターンオンされる。
【００４７】
第５及び第６のトランジスタ(Ｍ１５、Ｍ１６)がターンオンされ、第７のトランジスタ(Ｍ１７)がターンオフされるため、第１〜第４のトランジスタ(Ｍ１１〜Ｍ１４)の動作と無関係に出力信号(Ｂｕｆｏｕｔ＿ＣＳ１)のレベルがハイレバルに固定される。すなわち、第２のバッファ２００の動作が中止される。
【００４８】
従来の技術では、単一制御モードにおいて追加チップ選択信号(ＣＳ１)が入力されないにも関わらず、 追加チップ選択信号(ＣＳ１)入力用に割り当てられたピンがフローティング状態になり得るが、本発明は、制御モード信号(２ＣＳ＿ＭＯＤＥ)により単一制御モードが決定されれば、 追加チップ選択信号(ＣＳ１)が入力されなくても、第２のバッファ２００の出力が特定レベルに固定される。よって、入力回路の誤動作が防止される。また、本発明は、 追加チップ選択信号(ＣＳ１)を受信するためのピンのレベルが、各種動作環境の変化又は外部システムの誤動作により非正常な変化を示す場合にも、制御モード信号(２ＣＳ＿ＭＯＤＥ)により出力レベルが固定されるので、入力回路の誤動作を基本的に防止できる。
【００４９】
アドレスデコーダ３００は、アドレス(Ｂｕｆｏｕｔ＿Ａ＜０：１２＞)、バンクアドレス(Ｂｕｆｏｕｔ＿ＢＡ＜０：２＞)及びチップ選択信号(Ｂｕｆｏｕｔ＿ＣＳ＜０：１＞)をデコードして出力し、これにより全般的な半導体メモリ装置のデータ入出力動作が行われる。
【００５０】
前述したように、本発明は、入力ピンのフローティング状態による入力回路の誤動作を基本的に防止できるだけでなく、制御モード信号(２ＣＳ＿ＭＯＤＥ)を利用して簡単に多重制御モード及び単一制御モードを選択的に使用できる。
【００５１】
次は、本発明の他の実施例による半導体メモリ装置を開示する。
図５は、本発明による一実施例として、第１の入力ピン(Ｊ２)にチップ選択信号(ＣＳ１)及びアドレス信号(Ａ１２)の何れか１つが入力されるようにし、第２の入力ピン(Ｊ３)は入力信号を割り当てらなくて余分のピンとして使用するようにした。これに基づいて本発明を説明する。
【００５２】
図５は、本発明による半導体装置の入力回路のブロック図である。
本発明による半導体装置の入力回路は、図５に示すように、第１の入力ピン(Ｊ２)、第２の入力ピン(Ｊ３)、第１のバッファ１００、第２のバッファ２００、信号経路制御部４００、第１のラッチ５００及び第２のラッチ６００を備える。
【００５３】
信号経路制御部４００は、経路制御信号生成部４１０、第１の多重化部４２０及び第２の多重化部４３０を備える。
【００５４】
第１の入力ピン(Ｊ２)を介して第１のバッファ１００及び第１の多重化部４２０を経由して第１のラッチ５００に達する信号経路は、チップ選択信号(ＣＳ１)を伝達するためのもので、第１の信号経路と称する。第２の入力ピン(Ｊ３)を介して第２のバッファ２００及び第２の多重化部４３０を経由して第２のラッチ６００に達する信号経路は、アドレス信号(Ａ１２)を伝達するためのもので、第２の信号経路と称する。
【００５５】
第１のバッファ１００は、第１の入力ピン(Ｊ２)を介して入力された信号をバッファリングして出力するように構成される。
【００５６】
第２のバッファ２００は、第２の入力ピン(Ｊ３)を介して入力された信号をバッファリングして出力するように構成される。
【００５７】
信号経路制御部４００は、制御モード信号、すなわち、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)及び第２のモード信号(２ＣＳ＿ＭＯＤＥ)により、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)及び第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)を、第１のラッチ５００又は第２のラッチ６００に伝達するように構成される。
【００５８】
第１のモード信号(ＰＩＮ＿ＭＯＤＥ)は、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)を、独立的に使用するか、選択的に使用するかを定義するために用いられる。第１のモード信号(ＰＩＮ＿ＭＯＤＥ)は、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)を独立的に使用したい場合にローレベルに定義でき、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)の何れか１つ、すなわち、第１の入力ピン(Ｊ２)を選択的に使用したい場合にハイレバルに定義できる。
【００５９】
第２のモード信号(２ＣＳ＿ＭＯＤＥ)は、多重制御モード方式及び単一制御モード方式を定義するために用いられる。第２のモード信号(２ＣＳ＿ＭＯＤＥ)は、多重制御モード方式のためにチップ選択信号(ＣＳ１)を入力させる場合にハイレバルに定義でき、単一制御方式のためにアドレス信号(Ａ１２)を入力させる場合にローレベルに定義できる。
【００６０】
第１のラッチ５００は、クロック信号(ＣＬＫ)により、第１の多重化部４２０の出力信号(Ｊ２＿ＭＵＸＯＵＴ１)をラッチするように構成される。
【００６１】
第２のラッチ６００は、クロック信号(ＣＬＫ)により、第２の多重化部４３０の出力信号(Ｊ３＿ＭＵＸＯＵＴ１)をラッチするように構成される。
【００６２】
図６は、本発明による半導体メモリ装置のＦＢＧＡ構成図である。
【００６３】
第１の入力ピン(Ｊ２)は、図６に示すように、チップ選択信号(ＣＳ１)及びアドレス信号(Ａ１２)の何れか１つが入力されるようにピンが割り当てられ、半導体装置を制御するコントローラ(例えば、グラフィックプロセッサー)には、半導体装置の製造業者からのピン割り当ての情報が提供される。
【００６４】
第２の入力ピン(Ｊ３)は、図６に示すように、基本的に未割り当て、すなわち、ピンが割り当てられない状態であり、半導体装置が多重制御モード方式で動作する場合、すなわち、第１の入力ピン(Ｊ２)にチップ選択信号(ＣＳ１)が入力され、アドレス信号(Ａ１２)が不要な場合、余分のピンとして用いられる。
【００６５】
図７は、図５の経路制御信号生成部の回路図である。
経路制御信号生成部４１０は、図７に示すように、第１及び第２のインバータ(ＩＶ１、ＩＶ２)及びナンドゲート(ＮＤ１)を備える。経路制御信号生成部４１０は、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)と第２のモード信号(２ＣＳ＿ＭＯＤＥ)とを論理積して、経路制御信号(ＰＩＮ＿ＥＮ)を生成するように構成される。
【００６６】
経路制御信号生成部４１０は、単一制御方式により、１つの入力ピン、すなわち、第１の入力ピン(Ｊ２)だけを使用する場合、すなわち、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)がハイレバルであり、第２のモード信号(２ＣＳ＿ＭＯＤＥ)がローレベルである場合、経路制御信号(ＰＩＮ＿ＥＮ)をハイレバルに活性化させる。
【００６７】
図８は、図５の第１の多重化部の回路図である。
第１の多重化部４２０は、図８に示すように、第１〜第３のインバータ(ＩＶ１１〜ＩＶ１３)及び第１〜第３のナンドゲート(ＮＤ１１〜ＮＤ１３)を備える。第１の多重化部４２０は、経路制御信号(ＰＩＮ＿ＥＮ)が非活性化した場合、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)を選択して、第１の出力信号(Ｊ２＿ＭＵＸＯＵＴ１)として第１のラッチ５００に出力するように構成される。第１の多重化部４２０は、経路制御信号(ＰＩＮ＿ＥＮ)が活性化した場合、第２の多重化部４３０の出力信号(Ｊ３＿ＭＵＸＯＵＴ２)を選択して、第１の出力信号(Ｊ２＿ＭＵＸＯＵＴ１)として第１のラッチ５００に出力するように構成される。第１の多重化部４２０は、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)を第２の出力信号(Ｊ２＿ＭＵＸＯＵＴ２)として第２の多重化部４３０に出力するように構成される。
【００６８】
図９は、図５の第２の多重化部の回路図である。
第２の多重化部４３０は、図９に示すように、第１〜第３のインバータ(ＩＶ２１〜ＩＶ２３)及び第１〜第３のナンドゲート(ＮＤ２１〜ＮＤ２３)を備える。第２の多重化部４３０は、経路制御信号(ＰＩＮ＿ＥＮ)が非活性化した場合、第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)を選択して、第１の出力信号(Ｊ３＿ＭＵＸＯＵＴ１)として第２のラッチ６００に出力するように構成される。第２の多重化部４３０は、経路制御信号(ＰＩＮ＿ＥＮ)が活性化した場合、第１の多重化部４２０の出力信号(Ｊ２＿ＭＵＸＯＵＴ２)を選択して、第１の出力信号(Ｊ３＿ＭＵＸＯＵＴ１)として第２のラッチ６００に出力するように構成される。第２の多重化部４３０は、第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)を第２の出力信号(Ｊ３＿ＭＵＸＯＵＴ２)として第１の多重化部４２０に出力するように構成される。
【００６９】
このように構成された本発明による半導体装置の入力回路の動作を説明すれば、次の通りである。
【００７０】
本発明による入力回路は、使用者の選択により、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)の何れか１つを介して、チップ選択信号(ＣＳ１)又はアドレス信号(Ａ１２)を入力させることが可能である。また、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)のそれぞれを介して独立的な信号を入力させることも可能である。このためには、入力回路が入力信号を適切な信号経路に伝達できるように信号経路を設定する作業が先行されるべきである。
【００７１】
信号経路の設定作業は、モードレジスターセット(Mode Register Set)を用いて、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)及び第２のモード信号(２ＣＳ＿ＭＯＤＥ)を適切な値に設定することにより可能である。
【００７２】
前述したように、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)は、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)を独立的に使用したい場合にローレベルに定義でき、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)の何れか１つすなわち、第１の入力ピン(Ｊ２)を選択して使用したい場合にハイレバルに定義できる。第２のモード信号(２ＣＳ＿ＭＯＤＥ)は、多重制御モード方式のためにチップ選択信号(ＣＳ１)を入力させる場合にハイレバルに定義でき、単一制御方式のためにアドレス信号(Ａ１２)を入力させる場合にローレベルに定義できる。
【００７３】
まず、第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)のそれぞれを介して独立的な信号を入力させたい場合、第２のモード信号(２ＣＳ＿ＭＯＤＥ)のレベルと無関係に第１のモード信号(ＰＩＮ＿ＭＯＤＥ)をローレベルに設定すればよい。
【００７４】
第１の入力ピン(Ｊ２)及び第２の入力ピン(Ｊ３)のそれぞれを介して入力された信号が、第１のバッファ１００及び第２のバッファ２００に伝達される。
【００７５】
第１のバッファ１００及び第２のバッファ２００は、それぞれ自身に入力された信号をバッファリングして出力する。
【００７６】
第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)は第１の多重化部４２０に出力され、第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)は第２の多重化部４３０に出力される。
【００７７】
第１のモード信号(ＰＩＮ＿ＭＯＤＥ)がローレベルであるから、図５の経路制御信号生成部４１０は、経路制御信号(ＰＩＮ＿ＥＮ)をローレベルに非活性化させる。
【００７８】
経路制御信号(ＰＩＮ＿ＥＮ)がローレベルであるから、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)は、第１の多重化部４２０を介して第１の信号経路に伝達される。すなわち、第１の多重化部４２０は、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)を選択して第１のラッチ５００に出力する。
【００７９】
経路制御信号(ＰＩＮ＿ＥＮ)がローレベルであるから、第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)は、第２の多重化部４３０を介して第２の信号経路に伝達される。すなわち、第２の多重化部４３０は、第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)を選択して第２のラッチ６００に出力する。
【００８０】
第１の信号経路は、第１の入力ピン(Ｊ２)を介して第１のバッファ１００及び第１の多重化部４２０を経由して第１のラッチ５００に達する信号経路である。第２の信号経路は、第２の入力ピン(Ｊ３)を介して第２のバッファ２００及び第２の多重化部４３０を経由して第２のラッチ６００に達する信号経路である。
【００８１】
次に、第１の入力ピン(Ｊ２)を介してチップ選択信号(ＣＳ１)を入力させたい場合、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)及び第２のモード信号(２ＣＳ＿ＭＯＤＥ)を全部ハイレバルに設定すればよい。
【００８２】
第１の入力ピン(Ｊ２)を介して入力されたチップ選択信号(ＣＳ１)が第１のバッファ１００に伝達され、第２の入力ピン(Ｊ３)には信号入力が行われない。
【００８３】
第１のバッファ１００は、チップ選択信号(ＣＳ１)をバッファリングして出力する。
【００８４】
第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)は、第１の多重化部４２０に出力される。
【００８５】
第１のモード信号(ＰＩＮ＿ＭＯＤＥ)及び第２のモード信号(２ＣＳ＿ＭＯＤＥ)が全部ハイレバルであるから、図５の経路制御信号生成部４１０は、経路制御信号(ＰＩＮ＿ＥＮ)をローレベルに非活性化させる。
【００８６】
経路制御信号(ＰＩＮ＿ＥＮ)がローレベルであるから、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)は、第１の多重化部４２０を介して第１の信号経路に伝達される。すなわち、第１の多重化部４２０は、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)を選択して第１のラッチ５００に出力する。
【００８７】
次に、第１の入力ピン(Ｊ２)を介してアドレス信号(Ａ１２)を入力させたい場合、第１のモード信号(ＰＩＮ＿ＭＯＤＥ)をハイレバルに設定し、第２のモード信号(２ＣＳ＿ＭＯＤＥ)をローレベルに設定すればよい。
【００８８】
第１の入力ピン(Ｊ２)を介して入力されたアドレス信号(Ａ１２)が第１のバッファ１００に伝達され、第２の入力ピン(Ｊ３)には信号入力が行われない。
【００８９】
第１のバッファ１００は、アドレス信号(Ａ１２)をバッファリングして出力する。
【００９０】
第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)は、第１の多重化部４２０に出力される。
【００９１】
第１のモード信号(ＰＩＮ＿ＭＯＤＥ)がハイレバルであり、第２のモード信号(２ＣＳ＿ＭＯＤＥ)がローレベルであるから、図５の経路制御信号生成部４１０は、経路制御信号(ＰＩＮ＿ＥＮ)をハイレバルに活性化させる。
【００９２】
経路制御信号(ＰＩＮ＿ＥＮ)がハイレバルであるから、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)が第２の信号経路を介して伝達される。
【００９３】
第１の多重化部４２０は、第２のバッファ２００の出力信号(Ｊ３＿ＢＦＯＵＴ)、すなわち、第２の多重化部４３０の第２の出力信号(Ｊ３＿ＭＵＸＯＵＴ２)を選択して、第１のラッチ５００に出力する。また、第２の多重化部４３０は、第１のバッファ１００の出力信号(Ｊ２＿ＢＦＯＵＴ)、すなわち、第１の多重化部４２０の第２の出力信号(Ｊ２＿ＭＵＸＯＵＴ２)を選択して、第２のラッチ６００に出力する。
【００９４】
第２の入力ピン(Ｊ３)を介して信号入力が行われないため、第１の多重化部４２０の第１の出力信号(Ｊ２＿ＭＵＸＯＵＴ１)は、半導体装置の動作に影響をおよぼさない。
【００９５】
第１のラッチ５００に格納されたチップ選択信号(ＣＳ１)は、デコーダ(図示せず)によりデコードされ、これにより、半導体装置は半導体装置と連結しているコントローラが半導体装置を多重制御モード方式で動作させたいことを認識して、それに合うように動作できる。
【００９６】
第２のラッチ６００に格納されたアドレス信号(Ａ１２)は、デコーダによりデコードされ、これにより、半導体装置は半導体装置と連結しているコントローラが半導体装置を単一制御方式で動作させたいことを認識して、それに合うように動作できる。
【００９７】
第１のラッチ５００は、デコーダの入力端のうちで、チップ選択信号(ＣＳ１)に割り当てられた入力端にチップ選択信号(ＣＳ１)を入力させ、第２のラッチ６００は、デコーダの入力端のうちで、アドレス信号(Ａ１２)に割り当てられた入力端にアドレス信号(Ａ１２)を入力させる。
【００９８】
従来は、第１の入力ピン(Ｊ２)にチップ選択信号(ＣＳ１)が入力され、第２の入力ピン(Ｊ３)にアドレス信号(Ａ１２)が入力されるとき、チップ選択信号(ＣＳ１)及びアドレス信号(Ａ１２)が所定の信号経路を通じてデコーダに伝達されることができた。
【００９９】
しかしながら、本発明の他の実施例は、第１の入力ピン(Ｊ２)を介してアドレス信号(Ａ１２)が入力されても、アドレス信号(Ａ１２)の信号経路を所定の信号経路、すなわち、第２の信号経路に転換して、デコーダの所定の入力端に伝達するようにしたものである。勿論、第２の入力ピン(Ｊ３)を介してチップ選択信号(ＣＳ１)が入力される場合にも、チップ選択信号(ＣＳ１)の信号経路を所定の信号経路、すなわち、第１の信号経路に転換して、デコーダの所定の入力端に伝達することができる。
【符号の説明】
【０１００】
１００…第１のバッファ
２００…第２のバッファ
３００…アドレスデコーダ
４００…信号経路制御部
４１０…経路制御信号生成部
４２０…第１の多重化部
４３０…第２の多重化部
５００…第１のラッチ
６００…第２のラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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