(57)【要約】【課題】最大信号振幅を増大することなく、駆動手法の自由度を向上することが可能であるとともに、表示品位の良好な画像を表示可能な液晶表示装置を提供することを目的とする。【解決手段】  一対の基板間に液晶層を保持した構成の液晶表示装置であって、  マトリクス状の画素の行方向に延在する走査線Ｙと、  前記画素の列方向に延在する信号線Ｘと、を備え、  行方向に隣接する一対の信号線間の画素ＰＸのそれぞれは、同一基板上において、一方の信号線に接続されたスイッチング素子Ｗと、スイッチング素子に接続された第１電極Ｅ１と、第１電極と層間絶縁膜を介して対向するとともに他方の信号線に接続された第２電極Ｅ２と、を有し、  行方向に隣接する画素のスイッチング素子は、それぞれ異なる走査線に接続されたことを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一対の基板間に液晶層を保持した構成の液晶表示装置であって、
マトリクス状の画素の行方向に延在する走査線と、
前記画素の列方向に延在する信号線と、を備え、
行方向に隣接する一対の信号線間の画素のそれぞれは、同一基板上において、一方の信号線に接続されたスイッチング素子と、前記スイッチング素子に接続された第１電極と、前記第１電極と層間絶縁膜を介して対向するとともに他方の信号線に接続された第２電極と、を有し、
行方向に隣接する画素のスイッチング素子は、それぞれ異なる走査線に接続されたことを特徴とする液晶表示装置。
【請求項２】
一行分の画素のうち、奇数列目の画素のスイッチング素子は、列方向に隣接する一対の走査線のうちの一方の走査線に接続され、また、偶数列目の画素のスイッチング素子は、他方の走査線に接続されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
ｍ×ｎ個（ｍ及びｎを自然数である）のマトリクス状に配置された画素に対して、前記走査線は少なくとも（２×ｎ）本配置され、前記信号線は少なくも（ｍ＋１）本配置されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
一方の信号線の電位は、他方の信号線の電位を基準とした画素電位に設定されることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記画素は、行方向に沿った長さが列方向に沿った長さより長い形状であることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置に係り、特に、液晶表示パネルを構成する一方の基板に層間絶縁膜を介して対向する一対の電極を備えた構造の液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を主として利用した構造が注目されている。（例えば、特許文献１及び特許文献２参照）。
【０００３】
このＩＰＳモードやＦＦＳモードの液晶表示装置は、アレイ基板に形成された画素電極とコモン電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。また、アレイ基板及び対向基板のそれぞれの外面には、互いに偏光軸が直交するように配置された偏光板が配置されている。このような偏光板の配置により、例えば電圧無印加時に黒色画面を表示し、映像信号に対応した電圧を画素電極に印加することにより徐々に透過率（変調率）が増加して白色画面を表示する。このような液晶表示装置では、液晶分子が基板主面とほぼ平行な平面内で回転するため、透過光の入射方向に対して偏光状態が大きく影響しないので、視野角依存性は小さく、広い視野角特性を有するといった特徴がある。
【０００４】
特許文献３によれば、ＩＰＳ方式において、画素への書込が終わった後の信号線電位の変化により発生する電界及び隣接する信号線の電位の変化による電界によって表示が影響を受けるといった課題に対して、この表示への影響を防止するための配線を配置することなく、信号線と画素電極とを共用化することにより、広い画素部面積を確保する技術が開示されている。
【０００５】
特許文献４によれば、各走査信号線に印加される電圧が選択走査電圧から非選択走査電圧に変化したときに各画素の画素電圧に電位変動が生じないようにする技術が開示されており、特に、ＩＰＳ方式の液晶表示モジュールにおいては、画素電極に印加される階調電圧の最大振幅レベルを小さくするための技術が開示されている。
【特許文献１】特開２００５−１０７５３５号公報
【特許文献２】特開２００６−１３９２９５号公報
【特許文献３】特開２０００−０４７２５０号公報
【特許文献４】特開２００１−１７４７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
横電界を主として利用した液晶モードにおいては、信号線からの表示に影響を与える電界を遮蔽するとともに不所望な寄生容量を抑制し、表示品位を改善することが望まれている。また、最大信号振幅を増大することなく、駆動手法の自由度を向上することが望まれている。
【０００７】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、最大信号振幅を増大することなく、駆動手法の自由度を向上することが可能であるとともに、表示品位の良好な画像を表示可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の態様による液晶表示装置は、
一対の基板間に液晶層を保持した構成の液晶表示装置であって、
マトリクス状の画素の行方向に延在する走査線と、
前記画素の列方向に延在する信号線と、を備え、
行方向に隣接する一対の信号線間の画素のそれぞれは、同一基板上において、一方の信号線に接続されたスイッチング素子と、前記スイッチング素子に接続された第１電極と、前記第１電極と層間絶縁膜を介して対向するとともに他方の信号線に接続された第２電極と、を有し、
行方向に隣接する画素のスイッチング素子は、それぞれ異なる走査線に接続されたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、最大信号振幅を増大することなく、駆動手法の自由度を向上することが可能であるとともに、表示品位の良好な画像を表示可能な液晶表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の一実施の形態に係る液晶表示装置について図面を参照して説明する。
【００１１】
ここでは、一方の基板に一対の電極を備え、これらの間に形成される横電界（基板面に略平行な水平電界）を主として利用して液晶分子をスイッチングする液晶モードとして、ＦＦＳモードの液晶表示装置を例に説明する。
【００１２】
図１及び図２に示すように、液晶表示装置は、アクティブマトリクスタイプの液晶表示装置であって、液晶表示パネルＬＰＮを備えている。この液晶表示パネルＬＰＮは、アレイ基板ＡＲと、このアレイ基板ＡＲと互いに対向して配置された対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＤＳＰを備えている。このアクティブエリアＤＳＰは、ｍ×ｎ個（ｍ及びｎを自然数である）のマトリクス状に配置された画素ＰＸによって構成されている。
【００１３】
この実施の形態においては、透過型の液晶表示パネルＬＰＮを備えた液晶表示装置について説明するが、本発明は透過型に限定されるものではなく、反射型に適用しても良い。透過型の液晶表示装置は、液晶表示パネルＬＰＮに対してアレイ基板ＡＲ側に配置されたバックライトユニットＢＬを備えている。このような透過型の液晶表示パネルＬＰＮを備えた液晶表示装置は、バックライトユニットＢＬからのバックライト光を選択的に透過することによって画像を表示するように構成されている。
【００１４】
より具体的な液晶表示装置の構成について説明する。
【００１５】
アレイ基板ＡＲは、ガラス板や石英板などの光透過性を有する絶縁基板１０を用いて形成されている。すなわち、このアレイ基板ＡＲは、アクティブエリアＤＳＰにおいて、画素ＰＸ毎に配置されたｍ×ｎ個の第１電極Ｅ１、各画素ＰＸの行方向Ｈにそれぞれ延在する少なくとも（２×ｎ）本の走査線Ｙ（Ｙ１〜Ｙ（２ｎ））、各画素ＰＸの列方向Ｖにそれぞれ延在する少なくとも（ｍ＋１）本の信号線Ｘ（Ｘ１〜Ｘ（ｍ＋１））、各画素ＰＸにおいて走査線Ｙと信号線Ｘとの交差部を含む領域に配置されたｍ×ｎ個のスイッチング素子Ｗ、画素ＰＸ毎に配置されたｍ×ｎ個の第２電極Ｅ２などを備えている。アレイ基板ＡＲの液晶層ＬＱに接触する面は、配向膜２０によって覆われている。
【００１６】
各スイッチング素子Ｗは、例えば、ｎチャネル薄膜トランジスタであり、走査線Ｙ及び信号線Ｘにそれぞれ接続されている。すなわち、このスイッチング素子Ｗは、絶縁基板１０の上に配置された半導体層１２を備えている。この半導体層１２は、例えば、ポリシリコンやアモルファスシリコンなどによって形成可能であり、ここではポリシリコンによって形成されている。半導体層１２は、チャネル領域１２Ｃを挟んだ両側にそれぞれソース領域１２Ｓ及びドレイン領域１２Ｄを有している。この半導体層１２は、ゲート絶縁膜１４によって覆われている。
【００１７】
スイッチング素子Ｗのゲート電極ＷＧは、走査線Ｙに接続されている（あるいは走査線Ｙと一体的に形成されている）。ゲート電極ＷＧ及び走査線Ｙは、ともにゲート絶縁膜１４上に配置されている。これらのゲート電極ＷＧ及び走査線Ｙは、第１層間絶縁膜１６によって覆われている。ゲート絶縁膜１４及び第１層間絶縁膜１６は、酸化シリコン膜や窒化シリコン膜などの無機系材料からなる薄膜によって形成可能である。
【００１８】
スイッチング素子Ｗのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜１６上においてゲート電極ＷＧの両側に配置されている。ソース電極ＷＳは、信号線Ｘに接続される（あるいは信号線Ｘと一体に形成される）とともに、ゲート絶縁膜１４及び第１層間絶縁膜１６を貫通するコンタクトホールを介して半導体層１２のソース領域１２Ｓにコンタクトしている。ドレイン電極ＷＤは、第１電極Ｅ１に接続される（あるいは第１電極Ｅ１と一体に形成される）とともに、ゲート絶縁膜１４及び第１層間絶縁膜１６を貫通するコンタクトホールを介して半導体層１２のドレイン領域１２Ｄにコンタクトしている。これらのソース電極ＷＳ、ドレイン電極ＷＤ、及び、信号線Ｘは、第２層間絶縁膜１８によって覆われている。
【００１９】
上述したような構成のポリシリコン薄膜トランジスタを適用した場合においては、第２層間絶縁膜１８は、有機系材料（樹脂材料）によって形成可能である。なお、アモルファスシリコン薄膜トランジスタを適用した場合においては、第２層間絶縁膜１８は、窒化膜などの無機系材料からなる薄膜によって形成可能である。
【００２０】
（２×ｎ）本の走査線Ｙ（Ｙ１〜Ｙ（２ｎ））は、それぞれ列方向Ｖに並んで配置されている。（ｍ＋１）本の信号線Ｘ（Ｘ１〜Ｘ（ｍ＋１））は、それぞれ行方向Ｈに並んで配置されている。つまり、ｍ×ｎ個の画素ＰＸのそれぞれは、行方向に隣接する一対の信号線Ｘの間に位置している。また、一行分の画素については、列方向に隣接する一対の走査線Ｙが割り当てられている。
【００２１】
各画素ＰＸにおいて、第１電極Ｅ１と第２電極Ｅ２とは、層間絶縁膜を介して対向している。これらの第１電極Ｅ１及び第２電極Ｅ２は、隣接する信号線間に形成された蓄積容量素子としての機能を有している。
【００２２】
図２に示した例では、第１電極Ｅ１と第２電極Ｅ２とは、第２層間絶縁膜１８を介して対向している。すなわち、第１電極Ｅ１は、第２層間絶縁膜１８上において島状に配置され、画素ＰＸの両側に配置された一対の信号線のうちの一方の信号線（以下、第１信号線と称する）ＸＡに接続されている。第２電極Ｅ２は、第２層間絶縁膜１８の下、つまり第１層間絶縁膜１６と第２層間絶縁膜１８との間において島状に配置され、画素ＰＸの両側に配置された一対の信号線のうちの他方の信号線（以下、第２信号線と称する）ＸＢに接続されている。
【００２３】
ここでは、第１電極Ｅ１は、第２層間絶縁膜１８を貫通するコンタクトホールを介してドレイン電極ＷＤと電気的に接続されており、各画素ＰＸのスイッチング素子Ｗを介して第１信号線ＸＡに接続されている。また、第２電極Ｅ２は、第１電極Ｅ１が接続された第１信号線ＸＡに対して行方向Ｈに隣接する第２信号線ＸＢに接続されている。すなわち、第２電極Ｅ２のエッジが第２信号線ＸＢに重なって、両者が電気的に接続されている。このような構成によれば、第１電極Ｅ１及び第２電極Ｅ２は、両者の間に液晶容量Ｃｌｃを形成するとともに、これを保持するための補助容量Ｃｓを形成する蓄積容量素子としての機能を兼ね備えている。
【００２４】
これらの第１電極Ｅ１及び第２電極Ｅ２は、例えばインジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。
【００２５】
アレイ基板ＡＲは、さらに、アクティブエリアＤＳＰの周辺の駆動回路領域ＤＣＴにおいて、（２×ｎ）本の走査線Ｙに接続された走査線ドライバＹＤを構成する少なくとも一部や、（ｍ＋１）本の信号線Ｘに接続された信号線ドライバＸＤを構成する少なくとも一部などを備えている。走査線ドライバＹＤは、コントローラＣＮＴによる制御に基づいて（２×ｎ）本の走査線Ｙに順次走査信号（駆動信号）を供給する。また、信号線ドライバＸＤは、コントローラＣＮＴによる制御に基づいて各行のスイッチング素子Ｗが走査信号によってオンするタイミングで（ｍ＋１）本の信号線Ｘに映像信号（駆動信号）を供給する。
【００２６】
信号線ドライバＸＤは、各行のそれぞれの画素ＰＸについて、所定の画素電位に設定する電位設定部としての機能を有している。すなわち、信号線ドライバＸＤは、各信号線Ｘに映像信号を供給する際、各画素ＰＸについて、一方の信号線の電位が他方の信号線の電位を基準とした画素電位に設定されるような信号電圧を出力する。
【００２７】
一方、対向基板ＣＴは、ガラス板や石英板などの光透過性を有する絶縁基板３０を用いて形成されている。特に、カラー表示タイプの液晶表示装置においては、図２に示したように、対向基板ＣＴは、絶縁基板３０の内面すなわち液晶層ＬＱに対向する面に、各画素ＰＸを区画するブラックマトリクス３２、ブラックマトリクス３２によって囲まれた各画素ＰＸに個別に配置されたカラーフィルタ層３４などを備えている。なお、カラーフィルタ層３４は、アレイ基板ＡＲ側に配置されても良い。また、対向基板ＣＴは、さらに、外部電界の影響を緩和するためのシールド電極や、カラーフィルタ層３４の表面の凹凸を平坦化するように比較的厚い膜厚で配置されたオーバコート層などを備えて構成してもよい。
【００２８】
ブラックマトリクス３２は、絶縁基板３０上において、アレイ基板ＡＲに設けられた走査線Ｙや信号線Ｘ、スイッチング素子Ｗなどの配線部に対向するように配置されている。カラーフィルタ層３４は、絶縁基板３０上に配置され、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された着色樹脂によって形成されている。赤色着色樹脂、青色着色樹脂、及び、緑色着色樹脂は、それぞれ赤色画素、青色画素、及び、緑色画素に対応して配置されている。対向基板ＣＴの液晶層ＬＱに接触する面は、配向膜３６によって覆われている。
【００２９】
上述したような構成のアレイ基板ＡＲと対向基板ＣＴとをそれぞれの配向膜２０及び配向膜３６が対向するように配置したとき、両者の間に配置された図示しないスペーサ（例えば、樹脂材料によって形成された柱状スペーサ）により、所定のギャップが形成される。液晶層ＬＱは、これらのアレイ基板ＡＲの配向膜２０と対向基板ＣＴの配向膜３６との間に形成されたギャップに封入された液晶分子４０を含む液晶組成物によって構成されている。
【００３０】
液晶層ＬＱに含まれる液晶分子４０は、配向膜２０及び配向膜３６による規制力によって配向されている。すなわち、第１電極Ｅ１の電位と第２電極Ｅ２の電位との間に電位差が形成されていない（つまり、第１電極Ｅ１と第２電極Ｅ２との間に電界が形成されていない）無電界時には、液晶分子４０は、その長軸が配向膜２０及び配向膜３６のラビング方向と平行な方位を向くように配向されている。
【００３１】
また、この液晶表示装置は、液晶表示パネルＬＰＮの一方の外面（すなわちアレイ基板ＡＲの液晶層ＬＱと接触する面とは反対の面）に設けられた光学素子ＯＤ１を備え、また、液晶表示パネルＬＰＮの他方の外面（すなわち対向基板ＣＴの液晶層ＬＱと接触する面と反対の面）に設けられた光学素子ＯＤ２を備えている。
【００３２】
これらの光学素子ＯＤ１及びＯＤ２は、偏光板を含み、例えば、無電界時において、液晶表示パネルＬＰＮの透過率が最低となる（つまり黒色画面を表示する）ノーマリーブラックモードを実現している。なお、光学素子ＯＤ１及びＯＤ２は、無電界時において、液晶表示パネルＬＰＮの透過率が最大となる（つまり白色画面を表示する）ノーマリーホワイトモードを実現するように構成されても良い。
【００３３】
このような液晶表示装置において、第１電極Ｅ１及び第２電極Ｅ２は、液晶層ＬＱに及ぶ電界を形成するような形状に形成されている。図２及び図３に示した例では、第１電極Ｅ１は、第１信号線ＸＡと第２信号線ＸＢとの間において、第２層間絶縁膜１８を介して第２電極Ｅ２と重なるように配置されるとともに、その一部に切欠を有し、第２電極Ｅ２を露出している。ここでは、第１電極Ｅ１は、第２電極Ｅ２と対向する複数のスリットＳＬを有している。このスリットＳＬは、その長軸が配向膜２０及び配向膜３６のラビング方向Ｓと交差するように形成されている。また、第２電極Ｅ２の形状は、スリット等の無い略矩形となっている。
【００３４】
このような構成によれば、第１電極Ｅ１の電位と第２電極Ｅ２の電位との間に電位差が形成された場合（つまり、第１電極Ｅ１に第２電極Ｅ２の電位（基準電位）を基準としてこの基準電位とは異なる電位の電圧が印加された電圧印加時）には、スリットＳＬを介して第１電極Ｅ１と第２電極Ｅ２との間に電界Ｅが形成される。この電界Ｅは、概ねスリットＳＬのエッジに直交する方位に形成される。このとき、液晶分子４０は、その長軸がラビング方向Ｓから電界Ｅと平行な方位に配向するように駆動される。
【００３５】
このように、液晶分子４０の長軸の方位がラビング方向Ｓから変化すると、液晶層ＬＱを透過する光に対する変調率が変化する。このため、バックライトユニットＢＬから出射されたバックライト光は、第１光学素子ＯＤ１を介して液晶表示パネルＬＰＮに入射した後、液晶層ＬＱの変調率に基づいて、その一部が第２光学素子ＯＤ２を透過し、白色画面を表示する。つまり、液晶表示パネルＬＰＮの透過率は、電界Ｅの大きさに依存して変化する。横電界を利用した液晶モードでは、このようにして選択的にバックライト光を透過し、画像を表示する。
【００３６】
上述したように、この実施の形態によれば、各画素は、隣接する一対の信号線間に形成された蓄積容量素子を備えている。つまり、信号線が補助容量線としての機能を兼ね備えている（信号線と補助容量線との共用化）。このため、信号線からの表示に影響を与える電界の発生を抑制することが可能となるとともに、信号線とは別に補助容量線を配置した場合に生じ得る問題、つまり、信号線と補助容量線との間の容量に関する問題が解消される。これにより、表示品位の良好な画像を表示することが可能となる。また、補助容量線が不要となるため、画素開口率を拡大することが可能となる。さらに、補助容量素子に対して電位を供給する電源回路が不要となり、コストの低減が可能となる。
【００３７】
図３に示した例では、各画素ＰＸは、行方向Ｈに沿った長さが列方向Ｖに沿った長さより短い形状となっている。
【００３８】
すなわち、第１電極Ｅ１は、一対の信号線、すなわち自画素ＰＸに対応の第１信号線ＸＡとこれに隣接する第２信号線ＸＢとの間に配置され、概ね列方向（つまり信号線の延在方向と平行な方向）Ｖに長い長方形状となっている。この第１電極Ｅ１は、列方向Ｖに延在し行方向Ｈに並んだ４つのスリットＳＬを有している。第２電極Ｅ２は、第１信号線ＸＡから離間しているとともにその一端側のエッジが第２信号線ＸＢに重なるように配置され、概ね列方向Ｖに長い長方形状となっている。第１電極Ｅ１は第１信号線ＸＡに接続され、また、第２電極Ｅ２は第２信号線ＸＢに接続されている。このような構成の画素ＰＸにおいては、画素開口率が約６６％となった。
【００３９】
一方、図４に示した例では、各画素ＰＸは、行方向Ｈに沿った長さが列方向Ｖに沿った長さより長い形状となっている。
【００４０】
すなわち、第１電極Ｅ１は、第１信号線ＸＡと第２信号線ＸＢとの間に配置され、概ね行方向（つまり走査線の延在方向と平行な方向）Ｈに長い長方形状となっている。この第１電極Ｅ１は、行方向Ｈに延在し列方向Ｖに並んだ４つのスリットＳＬを有している。第２電極Ｅ２は、第１信号線ＸＡから離間しているとともにその一端側のエッジが第２信号線ＸＢに重なるように配置され、概ね行方向Ｈに長い長方形状となっている。第１電極Ｅ１は第１信号線ＸＡに接続され、また、第２電極Ｅ２は第２信号線ＸＢに接続されている。このような構成の画素ＰＸにおいては、図３に示した例と比較して第２電極Ｅ２と第１信号線ＸＡとの間のスペースを縮小できるため、画素開口率が約７３％となった。つまり、この実施の形態においては、列方向Ｖに長い画素形状よりも行方向Ｈに長い画素形状の方が画素開口率を向上可能となる。
【００４１】
上述したように、この実施の形態においては、ｎ行の画素ＰＸに対して、（２×ｎ）本の走査線Ｙが配置されている。一行分の画素、つまり、行方向Ｈに並んだｍ個の画素ＰＸについては、列方向Ｖに隣接する一対の走査線Ｙが割り当てられている。つまり、１行目のｍ個の画素ＰＸについては走査線Ｙ１及びＹ２が割り当てられ、２行目のｍ個の画素ＰＸについては走査線Ｙ３及びＹ４が割り当てられ、同様にして、ｎ行目のｍ個の画素ＰＸについては走査線Ｙ（２ｎ−１）及びＹ（２ｎ）が割り当てられている。
【００４２】
そして、行方向Ｈに隣接する画素ＰＸのスイッチング素子Ｗは、それぞれ異なる走査線Ｙに接続されている。
【００４３】
ここでは、図５に示すように、ある行において、行方向Ｈに隣接する２つの画素、すなわち第１画素ＰＸ１及び第２画素ＰＸ２に着目して具体的な構成について説明する。この行については、列方向Ｖに隣接する一対の走査線、すなわち第１走査線ＹＡ及び第２走査線ＹＢが割り当てられている。
【００４４】
まず、第１画素ＰＸ１について説明する。すなわち、第１画素ＰＸ１のスイッチング素子Ｗについては、そのゲート電極ＷＧが第１走査線ＹＡに接続され、そのソース電極ＷＳが信号線ＸＡに接続され、さらに、そのドレイン電極ＷＤが第１電極Ｅ１に接続されている。第１画素ＰＸ１の第２電極Ｅ２は、信号線ＸＡの行方向Ｈに隣接する信号線ＸＢに接続されている。
【００４５】
続いて、第２画素ＰＸ２について説明する。すなわち、第２画素ＰＸ２のスイッチング素子Ｗについては、そのゲート電極ＷＧが第２走査線ＹＢに接続され、そのソース電極ＷＳが信号線ＸＢに接続され、さらに、そのドレイン電極ＷＤが第１電極Ｅ１に接続されている。第２画素ＰＸ２の第２電極Ｅ２は、信号線ＸＢの行方向Ｈに隣接する信号線ＸＣに接続されている。
【００４６】
このような構成により、同一の行を構成する複数の画素ＰＸについて、隣接する画素を独立に駆動することが可能となる。
【００４７】
つまり、走査線ドライバＹＤが第１走査線ＹＡに対してスイッチング素子Ｗをオンする走査信号を出力すると同時に第２走査線ＹＢに対してはスイッチング素子Ｗをオフさせる走査信号を出力しているタイミングでは、信号線ドライバＸＤは、信号線ＸＡに対して信号線ＸＢの電位を基準とした画素電位に設定されるような信号電圧を出力する。これにより、第１画素ＰＸ１への画素電位の書込がなされる。
【００４８】
このタイミングに続いて、走査線ドライバＹＤが第２走査線ＹＢに対してスイッチング素子Ｗをオンする走査信号を出力すると同時に第１走査線ＹＡに対してはスイッチング素子Ｗをオフさせる走査信号を出力しているタイミングでは、信号線ドライバＸＤは、信号線ＸＢに対して信号線ＸＣの電位を基準とした画素電位に設定されるような信号電圧を出力する。これにより、第２画素ＰＸ２への画素電位の書込がなされる。
【００４９】
このため、Ｖライン反転駆動やドット反転駆動（ＨＶ反転駆動）を適用しても、最大信号振幅の増大が抑制される。
【００５０】
図５に示したような構成は、一行分のｍ個の画素に適用することが可能である。すなわち、一行分の画素のうち、奇数列目（あるいは奇数番目）の画素のスイッチング素子Ｗは列方向Ｖに隣接する一対の走査線のうちの一方の走査線、例えば第１走査線ＹＡに接続され、偶数列目（あるいは偶数番目）の画素のスイッチング素子Ｗは列方向Ｖに隣接する一対の走査線のうちの他方の走査線、例えば第２走査線ＹＢに接続される。つまり、図５に示した構成のように、第１画素ＰＸ１に相当する奇数列目の画素のスイッチング素子Ｗのゲート電極ＷＧが第１走査線ＹＡに接続され、第２画素ＰＸ２に相当する偶数列目の画素のスイッチング素子Ｗのゲート電極ＷＧが第２走査線ＹＢに接続されている。
【００５１】
このような構成の場合には、例えば、第１走査線ＹＡがオンのときに、各画素において、隣接する一対の信号線のうち、一方の信号線を基準電位に保ち、他方の信号線に画素電位を書き込む。これにより、一行のうちの奇数列目の画素（つまり、一行分のｍ個の画素のうちの（ｍ／２）個の画素）に書込がなされる。続いて、第２走査線ＹＢがオンのときに、各画素において、隣接する一対の信号線のうち、一方の信号線を基準電位に保ち、他方の信号線に画素電位を書き込む。このとき、前段のタイミングで画素電位を書き込んだ信号線は隣接画素の基準電位に設定され、且つ、前段のタイミングで基準電位の信号線は隣接画素の画素電位に設定される。これにより、一行のうちの偶数列目の画素（つまり、一行分のｍ個の画素のうちの残り半分の画素）に書込がなされる。
【００５２】
このことをより具体的に説明すると以下のようになる。
【００５３】
ここでは、説明を簡略にするため、図６Ａに示すように、アクティブエリアＤＳＰにおける１行目の４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）に着目し、５Ｖ駆動のノーマリーブラックモード（電位差が０Ｖのときに黒表示であって、電位差が５Ｖのときに白表示となるモード）の駆動例について説明する。
【００５４】
画素ＰＸ１は、信号線Ｘ１及びＸ２の間に配置され、その第１電極が信号線Ｘ１に接続されるとともにその第２電極が信号線Ｘ２に接続されている。画素ＰＸ２は、信号線Ｘ２及びＸ３の間に配置され、その第１電極が信号線Ｘ２に接続されるとともにその第２電極が信号線Ｘ３に接続されている。画素ＰＸ３は、信号線Ｘ３及びＸ４の間に配置され、その第１電極が信号線Ｘ３に接続されるとともにその第２電極が信号線Ｘ４に接続されている。画素ＰＸ４は、信号線Ｘ４及びＸ５の間に配置され、その第１電極が信号線Ｘ４に接続されるとともにその第２電極が信号線Ｘ５に接続されている。
【００５５】
これらの４画素のうち、画素ＰＸ１及びＰＸ３のスイッチング素子のゲート電極は、走査線Ｙ１にそれぞれ接続されており、走査線Ｙ１にオン信号が供給された際に、各信号線を介して画素電位の書込が可能となるとともに、走査線Ｙ１にオフ信号が供給されている期間内においては書き込まれた画素電位を保持している。また、画素ＰＸ２及びＰＸ４のスイッチング素子のゲート電極は、走査線Ｙ２にそれぞれ接続されており、走査線Ｙ２にオン信号が供給された際に、各信号線を介して画素電位の書込が可能となるとともに、走査線Ｙ２にオフ信号が供給されている期間内においては書き込まれた画素電位を保持している。
【００５６】
このような画素電位の書込に際しては、いずれの画素においても、一方の信号線の電位は、他方の信号線の電位を基準とした画素電位に設定されている。
【００５７】
例えば、４画素全てを白表示とする場合、図６Ｂに示すように、走査線Ｙ１にオン信号が供給されているタイミングにおいて、画素ＰＸ１については、信号線Ｘ２の電位を基準電位、例えば０Ｖとし、信号線Ｘ１の電位を５Ｖとすることにより、白表示となる。同様に、画素ＰＸ３については、信号線Ｘ４の電位を０Ｖとし、信号線Ｘ３の電位を５Ｖとすることにより、白表示となる。
【００５８】
また、図６Ｃに示すように、走査線Ｙ２にオン信号が供給されているタイミングにおいて、画素ＰＸ２については、信号線Ｘ３の電位を０Ｖとし、信号線Ｘ２の電位を５Ｖとすることにより、白表示となる。同様に、画素ＰＸ４については、信号線Ｘ５の電位を０Ｖとし、信号線Ｘ４の電位を５Ｖとすることにより、白表示となる。このような駆動手法によって各信号線の電位を設定することにより、所望の画面表示が可能となる。
【００５９】
このように、２本の走査線を介したオン・オフ制御により、異なるタイミングで一行分全ての画素の書込がなされる。
【００６０】
以上説明したように、この実施の形態によれば、通常のＶライン反転駆動やドット反転駆動を適用しても、最大信号振幅の増大が抑制されるため、駆動手法の自由度を向上することが可能となる。また、消費電力の増大を抑制できるとともに、比較的安価で表示品位の良好な画像を表示可能となる。
【００６１】
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００６２】
【図１】図１は、この発明の一実施の形態に係る横電界を利用した液晶モードの液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示装置の１画素分の構造例を概略的に示す断面図である。
【図３】図３は、図１に示した液晶表示装置に適用可能なアレイ基板の１画素分の構造例を概略的に示す平面図である。
【図４】図４は、図１に示した液晶表示装置に適用可能なアレイ基板の１画素分の他の構造例を概略的に示す平面図である。
【図５】図５は、この実施の形態の液晶表示装置において、行方向に隣接する２つの画素についてそれぞれの構成を説明するための図である。
【図６Ａ】図６Ａは、この実施の形態の液晶表示装置における駆動例を説明するための図である。
【図６Ｂ】図６Ｂは、図６Ａに示した５Ｖ駆動のノーマリーブラックモードの液晶表示装置において奇数番目の画素が白表示となる場合の駆動例を示す図である。
【図６Ｃ】図６Ｃは、図６Ａに示した５Ｖ駆動のノーマリーブラックモードの液晶表示装置において偶数番目の画素が白表示となる場合の駆動例を示す図である。
【符号の説明】
【００６３】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板
ＣＴ…対向基板
ＬＱ…液晶層
ＤＳＰ…アクティブエリア
Ｙ…走査線
Ｘ…信号線
ＰＸ…画素
Ｗ…スイッチング素子
Ｅ１…第１電極（上部電極）
Ｅ２…第２電極（下部電極）
ＳＬ…スリット
ＸＤ…信号線ドライバ
ＹＤ…走査線ドライバ
ＣＮＴ…コントローラ
Ｃｌｃ…液晶容量
Ｃｓ…補助容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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