(57)【要約】【課題】電源電圧の変動周期に制限されることなく、電源電圧の瞬時電圧値を測定する。【解決手段】測定回路３０は、７個のインバータＩ１〜Ｉ７がリング状にシリアル接続されたリング型発振器と、リング型発振器のリング上に配設され、各インバータの間に配設された７個のトランスミッションゲートＳ１〜Ｓ７を備えている。トランスミッションゲートＳ１〜Ｓ７は、イネーブル信号ＥＮが入力され、ハイレベル期間においてオンし、リング型発振器を駆動させる。そして、リング型発振器から出力される出力信号を一定期間カウントすることで、ハイレベル期間における電源電圧の値を瞬時電圧値として算出する。【選択図】図４
2009071160.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内部の電源電圧を測定する測定システムであって、
リング状に接続されたｎ（ｎは３以上の奇数）個のインバータを備え、前記電源電圧により駆動されて発振するリング型発振器と、
前記集積回路を所定の条件で動作させることで周期的に変化する電源電圧に同期したクロック信号に、所定の位相差で同期し、かつ、パルス幅が前記電源電圧の１周期よりも短いタイミング信号を生成する信号生成手段と、
前記リング型発振器のリング上に配設され、前記タイミング信号のハイレベルの期間にオンして、前記リング型発振器を発振させるトランスミッションゲートと、
前記リング型発振器から出力される出力信号のパルス数をカウントすることで、前記タイミング信号がハイレベルの期間における電源電圧の値を瞬時電圧値として算出する演算手段とを備えることを特徴とする測定システム。
【請求項２】
前記信号生成手段は、前記クロック信号の１周期を複数のスロットに分割したときの１のスロットがハイレベルの期間となるように前記タイミング信号を生成することを特徴とする請求項１記載の測定システム。
【請求項３】
前記信号生成手段は、前記電源電圧の１周期を構成する複数のスロットのうち、いずれか１のスロットがハイレベルの期間となるように前記タイミング信号の前記クロック信号に対する位相差と前記タイミング信号のパルス幅とを調節する調節手段を備えることを特徴とする請求項２記載の測定システム。
【請求項４】
前記トランスミッションゲートは、各インバータの間に配設されたｎ個のトランスミッションゲートであることを特徴とする請求項１〜３のいずれかに記載の測定システム。
【請求項５】
少なくとも１つのトランスミッションゲート及びインバータは、クロックドインバータにより構成されていることを特徴とする請求項４記載の測定システム。
【請求項６】
少なくとも１つのトランスミッションゲート及びインバータは、電源遮断インバータにより構成されていることを特徴とする請求項４記載の測定システム。
【請求項７】
前記演算手段は、一定期間における前記出力信号のパルス数のカウント値と、前記カウント値に応じた瞬時電圧値との関係を示す電源電圧特性を予め記憶し、前記一定期間においてカウントしたカウント値に対する瞬時電圧値を、前記電源電圧特性を用いて算出することを特徴とする請求項１〜６のいずれかに記載の測定システム。
【請求項８】
前記信号生成手段は、
前記クロック信号をそれぞれ異なる遅延時間で遅延させる第１及び第２の遅延器と、
前記第１及び第２の遅延器から出力される信号の排他的論理和をとるＥＸ−ＯＲゲートと、
前記ＥＸ−ＯＲゲートから出力される信号において、時間的に前後する２つパルスのうちいずれか一方のパルスを間引き、前記タイミング信号として出力する選択部とを備えることを特徴とする請求項１〜７のいずれかに記載の測定システム。
【請求項９】
集積回路内部の電源電圧を測定するための測定回路であって、
リング状に接続されたｎ（ｎは３以上の奇数）個のインバータを備え、前記電源電圧により駆動されて発振するリング型発振器と、
前記リング型発振器のリング上に配設され、前記集積回路を所定の条件で動作させることで周期的に変化する電源電圧に同期したクロック信号に、所定の位相差で同期し、かつ、前記電源電圧の１周期よりもパルス幅の短いタイミング信号のハイレベルの期間にオンして、前記リング型発振器を駆動させるトランスミッションゲートとを備えることを特徴とする測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路内部の電源電圧を測定する技術に関するものである。
【背景技術】
【０００２】
近年、集積回路を駆動する電源電圧の低電圧化に伴い、電源電圧の変化が集積回路に与える影響が過大となっており、集積回路内での電源電圧の変化を測定することが要望されている。
【０００３】
電源電圧を測定する手法としてサンプルホールド回路を用いる手法が知られているが、サンプルホールド回路はアナログ回路であるため設計が困難であり、また、アナログ回路用電源やバイアス電圧を供給するための回路が別途必要となるため可搬性が低いという問題があった。
【０００４】
一方、デジタル回路を用いて集積回路内部の電源電圧を観測する手法として、例えば、非特許文献１では、電源電圧をリング型発振器の発振周期に変換して測定する手法が開示されている。また、非特許文献２には、リング型発振器の一部分を電源電圧の波形観測点に接続することにより電源電圧を測定する手法が開示されている。
【非特許文献１】Y. Kanno, Y. Kondoh, T. Irita, K. Hirose, R. Mori, Y. Yasu, S. Komatsu, and H. Mizuno, “In-situ measurement of supply-nose maps with millivolt accuracy and nanosecond-order time resolution,” in Proc. IEEE Symp. on VLSI Circuits, pp. 63.64, June 2006.
【非特許文献２】T. Sato, Y. Matsumoto, K. Hirakimoto, M. Komoda, and J. Mano, "A Time-Slicing Ring Oscillator for Capturing Instantaneous Delay Degradation and Power Supply Voltage Drop," IEEE 2006 Custom Integrated Circuits Conference (CICC).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１の手法では、電源電圧の平均電圧値が測定されており、瞬時電圧値の測定がなされていないため、電源電圧の変化を測定することはできない。また、非特許文献２の手法では、電源電圧の変動周期がリング型発振器の発振周期と同一であるときのみしか、瞬時電圧値を測定することができず、電源電圧の変動周期を任意にすると、瞬時電圧値を測定することができなくなるという問題がある。
【０００６】
本発明の目的は、電源電圧の変動周期に制限されることなく、電源電圧の瞬時電圧値を測定することができる測定システム及び測定回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明による測定システムは、集積回路内部の電源電圧を測定する測定システムであって、リング状に接続されたｎ（ｎは３以上の奇数）個のインバータを備え、前記集積回路を所定の条件で動作させることで周期的に変化する電源電圧に同期したクロック信号に、所定の位相差で同期し、かつ、パルス幅が前記電源電圧の１周期よりも短いタイミング信号を生成する信号生成手段と、前記リング型発振器のリング上に配設され、前記タイミング信号のハイレベルの期間にオンして、前記リング型発振器を発振させるトランスミッションゲートと、前記リング型発振器から出力される出力信号のパルス数をカウントすることで、前記タイミング信号がハイレベルの期間における電源電圧の値を瞬時電圧値として算出する演算手段とを備えることを特徴とする。
【０００８】
この構成によれば、周期的に変動する電源電圧の１周期よりも短いタイミング信号のハイレベル期間のみリング型発振器が駆動され、リング型発振器からの出力信号のパルス数がカウントされる。ここで、リング型発振器の発振周期は、電源電圧の大きさに応じて変化するため、リング型発振器からの出力信号のパルス数をカウントすることで、ハイレベル期間における電源電圧の電圧値、すなわち瞬時電圧値を測定することができる。また、タイミング信号は、クロック信号に同期し、クロック信号は、電源電圧に同期しているため、電源電圧の変動周期に制限されることなく、瞬時電圧値を測定することができる。また、リング型発振器は、インバータから構成され、トランスミッションゲートはリング型発振器のリング上に配設されており、インバータ及びトランスミッションゲートはデジタル回路であるため、リング型発振器及びトランスミッションゲートを測定回路として、集積化することが可能となり、この測定回路を測定対象となる集積回路内部に容易に実装することが可能となる。
【０００９】
また、前記信号生成手段は、前記クロック信号の１周期を複数のスロットに分割したときの１のスロットがハイレベルの期間となるように前記タイミング信号を生成することが好ましい。
【００１０】
この構成によれば、電源電圧の１周期を複数のスロットに分割したときの１のスロットにおいてのみ、リング型発振器を発振させることが可能となり、この１のスロットにおける出力信号のパルス数を繰り返しカウントすることで、この１のスロットにおける電源電圧、すなわち、瞬時電圧値を精度よく測定することができる。
【００１１】
また、前記信号生成手段は、前記電源電圧の１周期を構成する複数のスロットのうち、いずれか１のスロットがハイレベルの期間となるように前記タイミング信号の前記クロック信号に対する位相差と前記タイミング信号のパルス幅とを調節する調節手段を備えることが好ましい。
【００１２】
この構成によれば、タイミング信号の位相差とパルス幅とを調整してタイミング信号のハイレベル期間をずらすことが可能となり、電源電圧の１周期中の各スロットにおける瞬時電圧値を算出することが可能となり、電源電圧の波形を得ることができる。
【００１３】
また、前記トランスミッションゲートは、各インバータの間に配設されたｎ個のトランスミッションゲートであることが好ましい。この構成によれば、トランスミッションゲートは各インバータ間に配設されているため、リング型発振器の駆動停止時における各インバータの状態を保持させてリング型発振器の駆動を再開させることが可能となり、瞬時電圧値の測定精度を高めることができる。
【００１４】
また、少なくとも１つのトランスミッションゲート及びインバータは、クロックドインバータにより構成されていることが好ましい。この構成によれば、トランスミッションゲートとリング型発振器とを集積回路内部に容易に実装することが可能となる。
【００１５】
また、少なくとも１つのトランスミッションゲート及びインバータは、電源遮断インバータにより構成されていることが好ましい。この構成によれば、トランスミッションゲートとリング型発振器とを集積回路内部に容易に実装することが可能となる。
【００１６】
また、前記演算手段は、一定期間における前記出力信号のパルス数のカウント値と、前記カウント値に応じた瞬時電圧値との関係を示す電源電圧特性を予め記憶し、前記一定期間においてカウントしたカウント値に対する瞬時電圧値を、前記電源電圧特性を用いて算出することが好ましい。この構成によれば、電源電圧特性が予め記憶されているため、高速、かつ高精度に瞬時電圧値を測定することができる。
【００１７】
また、前記信号生成手段は、前記クロック信号をそれぞれ異なる遅延時間で遅延させる第１及び第２の遅延器と、前記第１及び第２の遅延器から出力される信号の排他的論理和をとるＥＸ−ＯＲゲートと、前記ＥＸ−ＯＲゲートから出力される信号において、時間的に前後する２つパルスのうちいずれか一方のパルスを間引き、前記タイミング信号として出力する選択部とを備えることが好ましい。
【００１８】
この構成によれば、第１及び第２の遅延器から出力された信号の排他的論理和がとられているため、クロック信号に対して第１又は第２の遅延器による遅延時間に応じた位相差を有し、かつ、第１及び第２の遅延器による遅延時間の差をパルス幅とするタイミング信号を生成することができる。そのため、第１及び第２の遅延器の遅延時間を調整することで、タイミング信号のパルス幅及び位相差を所望する値に設定することができる。また、ＥＸ−ＯＲゲートから出力された信号において、時間的に前後する２つパルスのうちいずれか一方のパルスが間引かれた信号がタイミング信号として出力されるため、クロック信号の１周期に１つのパルスを含む信号をパルス信号として出力することができる。
【００１９】
本発明による測定回路は、集積回路内部の電源電圧を測定するための測定回路であって、リング状に接続されたｎ（ｎは３以上の奇数）個のインバータを備え、前記電源電圧により駆動されて発振するリング型発振器と、前記リング型発振器のリング上に配設され、前記集積回路を所定の条件で動作させることで周期的に変化する電源電圧に同期したクロック信号に、所定の位相差で同期し、かつ、前記電源電圧の１周期よりもパルス幅の短いタイミング信号のハイレベルの期間にオンして、前記リング型発振器を駆動させるトランスミッションゲートとを備えることを特徴とする。
【００２０】
この構成によれば、電源電圧の変動周期に制限されることなく、電源電圧の瞬時電圧値を測定することが可能であり、かつ、測定対象となる集積回路内部に実装容易な測定回路を提供することができる。
【発明の効果】
【００２１】
本発明によれば、電源電圧の変動周期に制限されることなく、電源電圧の瞬時電圧値を測定することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら、本発明の実施の形態による測定システムについて説明する。図１は、本発明の実施の形態による測定システムのブロック図を示している。測定システム１は、クロック生成部１０、信号生成部２０（信号生成手段の一例）、測定回路３０、演算部４０（演算手段の一例）、及び特性記憶部５０（演算手段の一例）を備えている。クロック生成部１０は、例えば、クロックジェネレータから構成され、周期的に変動する電源電圧と同じ周期を有するクロック信号を生成し、信号生成部２０に出力する。ここで、クロック信号の周期は、集積回路１００内部の観測点における電源電圧の周期を予め求めておき、この周期に基づいて予め設定されたものである。このようにして、クロック信号を生成することで、任意の周期の電源電圧の瞬時電圧値を測定することが可能となる。
【００２３】
信号生成部２０は、集積回路１００を所定の条件で動作させることで周期的に変化する電源電圧に同期したクロック信号に、所定の位相差で同期し、かつ、パルス幅が前記電源電圧の１周期よりも短いタイミング信号を生成する。
【００２４】
図２は、信号生成部２０の回路図を示している。図２に示すように信号生成部２０は、２個の遅延器２１，２２（調節手段の一例）、ＥＸ−ＯＲゲート２３、及び選択部２４を備えている。遅延器２１は、遅延時間が調節可能な可変遅延器から構成され、クロック信号ＣＬＫを遅延時間Ｄ１だけ遅延させ、ＥＸ−ＯＲゲート２３に出力する。遅延器２２は、遅延時間が調節可能な可変遅延器から構成され、クロック信号ＣＬＫを遅延時間Ｄ１とは異なる遅延時間Ｄ２だけ遅延させ、ＥＸ−ＯＲゲート２３に出力する。ＥＸ−ＯＲゲート２３は、遅延器２１，２２から出力された信号の排他的論理和をとり、選択部２４に出力する。ここで、遅延器２１，２２は、例えば信号生成部２０に設けられた図略の操作部により受け付けられたユーザからの操作入力に従って、遅延時間Ｄ１，Ｄ２を調節する。
【００２５】
選択部２４は、インバータ２４１、２個のＡＮＤゲート２４２，２４３、及び選択器２４４を備えている。ＡＮＤゲート２４２は、ＥＸ−ＯＲゲート２３から出力された信号とクロック信号ＣＬＫとの論理積をとる。ＡＮＤゲート２４３は、ＥＸ−ＯＲゲート２３から出力された信号と、インバータ２４１により論理が反転されたクロック信号との論理積をとる。選択器２４４は、セレクト信号ＳＥＬに従って、ＡＮＤゲート２４２及び２４３のいずれか一方から出力された信号を選択し、イネーブル信号ＥＮ（タイミング信号）として測定回路３０に出力する。
【００２６】
これにより、選択部２４は、ＥＸ−ＯＲゲート２３から出力される信号において、時間的に前後する２つパルスのうちいずれか一方のパルスを間引き、イネーブル信号ＥＮとして出力する。なお、セレクト信号ＳＥＬは、例えば、信号生成部２０に設けられた図略の操作部により受け付けられたユーザからの操作入力に従って、ハイレベル又はローレベルとなり、例えばハイレベルの場合は、ＡＮＤゲート２４２からの信号を選択し、ローレベルの場合は、ＡＮＤゲート２４３からの信号を選択する。
【００２７】
図３は、図２に示す信号生成部のタイミングチャートを示し、（ａ）はクロック信号ＣＬＫを示し、（ｂ）はＥＸ−ＯＲゲート２３から出力された信号ｅｘ−ｏｒを示し、（ｃ）はイネーブル信号ＥＮを示している。なお、図３において、Ｄ２＞Ｄ１とされ、セレクト信号ｓｅｌ＝ハイレベルとされている。
【００２８】
図３（ｂ）に示すように、ＥＸ−ＯＲゲート２３により遅延器２１，２２の各々から出力された信号の排他的論理和がとられることで、クロック信号ＣＬＫの立ち上がり及び立ち下がり時刻から遅延時間Ｄ１だけ遅延し、かつ、パルス幅がＤ２−Ｄ１のパルスＰ１，Ｐ２を有する信号ｅｘ−ｏｒが出力されていることが分かる。
【００２９】
また、図３（ｃ）に示すように、選択器２４４によりＡＮＤゲート２４２からの信号が選択され、クロック信号ＣＬＫとｅｘ−ｏｒ信号との論理積がとられ、ｅｘ−ｏｒ信号からパルスＰ２の間引かれた信号がイネーブル信号ＥＮとして出力されていることが分かる。
【００３０】
以上のことから、クロック信号ＣＬＫに対して位相差が、位相差＝ｍｉｎ（Ｄ１，Ｄ２）、パルス幅が、パルス幅＝ｍａｘ（Ｄ１，Ｄ２）−ｍｉｎ（Ｄ１，Ｄ２）のイネーブル信号ＥＮを生成することができ、Ｄ１，Ｄ２を調節することで、所望の位相差及びパルス幅を有するイネーブル信号ＥＮを生成することができる。
【００３１】
また、Ｄ１，Ｄ２を調節することで、電源電圧の１周期を複数のスロットに分割したときの１のスロットがハイレベルの期間となるように、イネーブル信号ＥＮを生成することが可能となり、更に、電源電圧の１周期を構成する複数のスロットのうち、いずれか１のスロットがハイレベルの期間となるように、イネーブル信号ＥＮのクロック信号ＣＬＫに対する位相差とイネーブル信号ＥＮのパルス幅とを調節することが可能となる。
【００３２】
図１に戻り、測定回路３０は、集積回路１００と共に集積化され、集積回路１００内部の観測点からの電源電圧によって駆動される。図４は、測定回路３０の回路図を示している。図４に示すように測定回路３０は、７個のインバータＩ１〜Ｉ７がリング状にシリアル接続されたリング型発振器と、リング型発振器のリング上において、各インバータの間に配設された７個のトランスミッションゲートＳ１〜Ｓ７とを備えている。また、インバータＩ７の出力端子は、図１に示す演算部４０に接続されている。
【００３３】
なお、図４において、インバータの数は７個に限定されず、リング型発振器を発振させることが可能な個数であればよく、３以上の奇数であればよい。また、トランスミッションゲートＳ１〜Ｓ７の個数も７個に限定されず、リング型発振器の発振を停止及び再開させることが可能な個数であればよく、リング上に少なくとも１個のトランスミッションゲートがあればよい。
【００３４】
インバータＩ１〜Ｉ７は、電源端子Ｔ１を備え、この電源端子Ｔ１に集積回路１００内部の観測点における電源電圧が供給されて駆動される。なお、図４では図示を省略しているが、トランスミッションゲートＳ１〜Ｓ７も、インバータＩ１〜Ｉ７と同様、電源端子を備え、この電源端子に、集積回路１００内部の所定の測定点における電源電圧が供給されて駆動されている。
【００３５】
リング型発振器の発振周波数は、電源電圧の大きさによって変化するが、基本的な発振周期は、インバータＩ１〜Ｉ７の遅延時間に依存するため、本実施の形態では、インバータＩ１〜Ｉ７のそれぞれの遅延時間は、イネーブル信号ＥＮのパルス幅より短くなるように設定されている。
【００３６】
トランスミッションゲートＳ１〜Ｓ７は、ＣＭＯＳトランジスタから構成され、２個の制御端子を備え、一方の制御端子には、イネーブル信号ＥＮが入力され、他方の制御端子には、イネーブル信号ＥＮの論理を反転させた信号が入力され、イネーブル信号ＥＮのハイレベル期間にオンし、ハイレベル期間のみ、リング型発振器を発振させる。
【００３７】
図１に戻り、集積回路１００は、ＣＰＵ（中央演算処理装置）や画像処理回路等の種々の演算を行う集積回路から構成されている。ここで、集積回路１００内部の電源電圧は、集積回路１００が実行する処理に応じた種々のパターンで変動するが、本実施の形態では、集積回路１００に同一処理を何回も繰り返し実行させることで電源電圧を一定周期で変化させている。なお、集積回路１００の性能を評価するうえでは、電源電圧を周期的に変化させたときにおける電源電圧の測定値も有用な評価指標になる。電源電圧を一定周期で変化させるためには、例えば、５＋５＝１０というような演算を集積回路１００に何回も繰り返し実行させることで容易に実現することができ、また、この演算内容に基づいて、観測点における電源電圧の周期も容易に求めることができる。
【００３８】
演算部４０及び特性記憶部５０は、例えば、コンピュータから構成され、リング型発振器から出力される出力信号のパルス数をカウントすることで、イネーブル信号ＥＮのハイレベル期間における電源電圧の値を瞬時電圧値として算出する。ここで、演算部４０は、予め定められた一定期間においてリング型発振器から出力される出力信号のパルス数をカウントし、得られたカウント値に対して予め定められた瞬時電圧値を、特性記憶部５０に記憶された電源電圧特性から特定することで、瞬時電圧値を算出する。
【００３９】
特性記憶部５０は、予め実験的に得られたカウント値と電源電圧との関係を示す電源電圧特性を記憶する。ここで、電源電圧特性は、測定対象となる集積回路１００とは異なる基準集積回路に測定回路３０を接続することで、図１と同様な測定システムを構成し、基準集積回路の観測点に、別途用意した電源回路からの電源電圧を供給し、予め定められた一定期間毎に電源回路からの電源電圧を変化させながら、各電源電圧の一定期間におけるカウント値を演算部４０にカウントさせることで得られる。
【００４０】
図５は、実際に測定された電源電圧特性を示すグラフであり、縦軸はカウント値を示し横軸は電源電圧の値（単位：ｍＶ）を示し、Ｇ１〜Ｇ２はそれぞれ、イネーブル信号ＥＮのハイレベル期間をゲート数が１５、１０段分の遅延時間の長さにしたときの電源電圧特性を示している。Ｇ１〜Ｇ２に示すように、電源電圧特性は、カウント値が増大するにつれてほぼ一定の傾きで電源電圧の値が増大していることが分かる。また、電源電圧の値を一定とするとＧ１〜Ｇ２の順でカウント値が低くなっており、イネーブル信号ＥＮのハイレベル期間が短くなるにつれて、測定回路３０から出力される出力信号のパルス数が少なくなるため、演算部４０によりカウントされるカウント値が低くなっていることが分かる。
【００４１】
次に、測定システム１の動作について説明する。図６は、測定システム１のタイミングチャートを示し、（ａ）はクロック信号ＣＬＫを示し、（ｂ）は電源電圧Ｖｄｄを示し、（ｃ）はイネーブル信号ＥＮを示し、（ｄ）は測定回路３０のインバータＩ７から出力される出力信号Ｏ１を示している。
【００４２】
図６（ｂ）に示すように電源電圧Ｖｄｄは、一定の周期Ｔで変化しており、また、図６（ａ）に示すようにクロック信号ＣＬＫも電源電圧Ｖｄｄと同一の周期Ｔで変化している。図６においては、周期Ｔは６個のスロットに分けられ、各周期Ｔの２番目のスロットにイネーブル信号ＥＮのハイレベル期間が割り当てられている。
【００４３】
このようなイネーブル信号ＥＮは、図２に示す信号生成部２０において、Ｄ１を図６に示す１スロットの長さに設定し、Ｄ２をＤ１×２に設定し、選択器２４４にＡＮＤゲート２４２からの信号を選択させることで容易に実現することができる。
【００４４】
そして、図６（ｃ）に示すようなイネーブル信号ＥＮを図４に示すトランスミッションゲートＳ１〜Ｓ７に印加することで、電源電圧Ｖｄｄの各周期Ｔの２番目のスロットにおいてのみ、リング型発振器を駆動させることが可能となり、図６（ｄ）に示すように、リン型発振器からは、各周期Ｔの２番目のスロットにおいてのみ発振する出力信号Ｏ１が出力されていることが分かる。
【００４５】
そして、演算部４０は、２番目のスロットにおいて、リング型発振器から出力される出力信号Ｏ１のパルス数を、一定期間に相当する複数の周期Ｔに亘って繰り返しカウントすることが可能となり、得られたカウント値から電源電圧特性を参照することで、２番目のスロットにおける電源電圧Ｖｄｄの値を瞬時電圧値として算出することが可能となる。
【００４６】
なお、図６（ｄ）では、２番目のスロットにおいて、１〜２個程度のパルスしか出力されていないが、このパルスを複数の周期Ｔに亘って繰り返しカウントすると、得られたカウント値は電源電圧Ｖｄｄの値に応じて顕著な差となって表れるため、瞬時電圧値を精度よく測定することが可能となる。そして、図６において、他のスロットも２番目のスロットと同様にして、瞬時電圧値を求めることで、電源電圧Ｖｄｄの変化を測定することが可能となる。また、イネーブル信号ＥＮのハイレベル期間を短くすることで、より高い時間分解能で瞬時電圧値を算出することができる。なお、測定時間となる一定期間としては、電源電圧Ｖｄｄの値に応じてカウント値が顕著な差となって表れる期間を採用することが好ましい。
【００４７】
次に、トランスミッションゲートＳ１〜Ｓ７を各インバータＩ１〜Ｉ７の間に設ける理由について説明する。図７は、トランスミッションゲートの動作を説明する図である。なお、図７に示す添え字ｎはトランスミッションゲート及びインバータの配列番号を示している。
【００４８】
図７（ａ）に示すようにトランスミッションゲートＳｎがオンされると、リング型発振器が発振し、インバータＩｎ−１の出力が時間と共に増大し、その出力がインバータＩｎへと伝達される。そして、図７（ｂ）に示すように、トランスミッションゲートＳｎがオフされると、オフ時におけるインバータＩｎ−１の出力がインバータＩｎの寄生容量によって保持される。そして、図７（ｃ）に示すように、トランスミッションゲートＳｎが再びオンされると、寄生容量によって保持されていた出力を初期値としてインバータＩｎ−１からの出力が変化する。そのため、トランスミッションゲートＳ１〜Ｓ７のそれぞれによりリング型発振器の駆動停止時における各インバータの状態を保持させてリング型発振器の駆動を再開させることが可能となり、瞬時電圧値の測定精度をより高めることができる。
【００４９】
次に、本発明による測定システム対して行った実験について説明する。図８は、実験に用いた測定システムの構成を示すブロック図である。この実験構成では、信号生成部２０、測定回路３０、演算部４０、及びノイズ源６０を備えている。ノイズ源６０は、測定対象となる集積回路を模したものであり、図略の電源回路から供給された電源電圧と外部から供給されたクロック信号ＣＬＫとによって駆動し、測定回路３０に電源電圧を供給する。
【００５０】
測定回路３０は、ノイズ源６０内部の所定の観測点に電源端子Ｔ１が接続され、観測点における電源電圧が供給されて駆動される。
【００５１】
図９は、図８に示すノイズ源６０の回路構成を示す図である。図９に示すように、ノイズ源６０は、ＤＵＴ（Device Under Test）から構成され、ノイズを低減させるデカップリング容量ＣＮと、ノイズを発生させるＮＡＮＤユニットＮＤとを含む。なお、図９において、各升は１つのデカップリング容量ＣＮ及びＮＡＮＤユニットＮＤを示し、ノイズ源６０は、奇数列にシリアル接続された複数のデカップリング容量ＣＮが配列され、偶数列にシリアル接続された複数のＮＡＮＤユニットＮＤが配列され、列方向に隣接するデカップリング容量ＣＮ及びＮＡＮＤユニットＮＤ同士が接続されることで、マトリックス状に配列されたデカップリング容量ＣＮ及びＮＡＮＤユニットＮＤから構成されている。
【００５２】
図１０は、図９に示す１個のＮＡＮＤユニットＮＤの回路図を示している。図１０に示すようにＮＡＮＤユニットＮＤは、シリアル接続された１２個のＮＡＮＤゲートと、１段目及び２段目のＮＡＮＤゲートの間に接続された選択器から構成され、１段目のＮＡＮＤゲートに入力されるクロック信号と、１，３，５，８段目のＮＡＮＤゲート入力される制御信号と、選択器に入力されるセレクト信号とによって、電源電圧にノイズを付与する。
【００５３】
なお、図９に示すノイズ源６０は、図１１に示すように構成してもよい。図１１は、ノイズ源６０の他の構成を示した図である。図１１において、ノイズ源６０は、マトリックス状に配列されたデカップリング容量ＣＮからなるデカップリング容量群と、マトリックス状に配列されたＮＡＮＤユニットＮＤからなるＮＡＮＤユニット群と、デカップリング容量群及びＮＡＮＤユニット群を接続する抵抗負荷とを備えている。負荷抵抗は、ＮＡＮＤユニット群とデカップリング容量群との空間的距離を模した抵抗であり、値が大きくなるにつれて、ＮＡＮＤユニット群とデカップリング容量群との空間的距離が大きくなる。
【００５４】
このように、図１１に示すノイズ源６０においては、デカップリング容量群とＮＡＮＤユニット群とが空間的に離れて配置されることになり、デカップリング容量ＣＮによるノイズ低減効果が期待できなくなる。一方、図９に示すノイズ源６０においては、デカップリング容量ＣＮとＮＡＮＤユニットＮＤとが密に接続されているため、図１１に比してより大きなノイズ低減効果が期待される。また、図９及び図１１に示すノイズ源６０においては、駆動するデカップリング容量ＣＮとＮＡＮＤユニットＮＤとの個数を調整することが可能となっている。
【００５５】
図１２は、図８に示す測定システムによる実験結果を示したグラフであり、縦軸は、演算部４０により算出された瞬時電圧値（ｍＶ）を示し、横軸は時間（ｎｓ）を示している。Ｇ１１は、図９に示すノイズ源６０において、デカップリング容量ＣＮを駆動させたときの測定結果を示し、Ｇ１２は、図９に示すノイズ源６０において、デカップリング容量ＣＮを駆動させなかったときの測定結果を示している。
【００５６】
Ｇ１２に示すように、デカップリング容量ＣＮを駆動させなかった場合、電源電圧のノイズが除去れないため、大きな電圧ドロップが表れていることが分かる。一方、Ｇ１１に示すように、デカップリング容量ＣＮを駆動させた場合、電源電圧のノイズが低下するため、Ｇ１２に比べて電圧ドロップが小さくなっていることが分かる。電圧ドロップの大きさは、電源電圧の平均値にはあまり影響を与えないため、電源電圧の平均値を測定しても、デカップリング容量による効果を観測することはできない。一方、本測定システムによれば、電源電圧の瞬時電圧値を測定することが可能であるため、電圧ドロップが観測され、測定対象となる集積回路のデカップリング容量による効果を観測することが可能となる。
【００５７】
図１３は、デカップリング容量の値を一定にして、チャネル長を変えた場合の電源電圧の測定結果を示すグラフであり、縦軸及び横軸は図１２と同様である。図１３において、Ｇ２１〜Ｇ２３は、それぞれ、デカップリング容量のチャネル長であるＬを、Ｌ＝０．１μｍ，１．０μｍ，５．９８μｍとしたときの測定結果を示している。
【００５８】
チャネル長を長くすると、デカップリング容量の容量成分が増大するためノイズ低減効果を期待できるが、抵抗成分も増大するため、抵抗成分が支配的になるとノイズ低減効果は低下する。Ｇ２１及びＧ２２を比較すると、電圧ドロップに大差はなく、デカップリング容量によるノイズ低減効果に大差がないことが分かる。一方、Ｇ２１及びＧ２３を比較すると、Ｇ２３の方が電圧ドロップが約２０ｍＶ大きくなっており、Ｌを６μｍ程度にすると、容量成分よりも抵抗成分が支配的になり、ノイズ低減効果が見込まれないことが分かる。
【００５９】
図１４は、デカップリング容量の面積を一定にして、チャネル長を変えた場合の電源電圧の測定結果を示すグラフであり、縦軸及び横軸は図１２と同様である。図１４において、Ｇ３１〜Ｇ３３は、それぞれ、デカップリング容量のチャネル長であるＬを、Ｌ＝０．１μｍ，１．０μｍ，５．９８μｍとしたときの測定結果を示している。なお、Ｇ３１〜Ｇ３３におけるデカップリング容量の総容量比は、総容量比＝２：６：９である。
【００６０】
Ｇ３１及びＧ３３を比較すると、Ｇ３３の方が電圧ドロップが約２０ｍＶ小さくなっており、チャネル長を長くしたことにより、容量成分の影響が大きくなってノイズ低減効果が表れていることが分かる。一方、Ｇ３２及びＧ３３を比較すると、電圧ドロップに大差はなく、チャネル長をある程度以上長くしても、容量成分と抵抗成分とのトレードオフによりノイズ低減効果が期待できないことが分かる。
【００６１】
図１５は、図１１に示す抵抗負荷の大きさを変えた場合の電源電圧の測定結果を示すグラフであり、縦軸及び横軸は図１２と同様である。図１５において、Ｇ４１，Ｇ４２は、抵抗負荷の値を小さくした場合、大きくした場合をそれぞれ示している。Ｇ４１及びＧ４２を比較すると抵抗負荷を小さくした方が電圧ドロップが小さくなり、デカップリング容量群とＮＡＮＤユニット群との空間的距離を小さくした方が、ノイズ低減効果が大きくなっていることが分かる。
【００６２】
図１２〜図１５の実験結果に示すように、本電源システムでは、電源電圧の瞬時電圧値を測定することができるため、従来測定が困難とされていた、デカップリング容量によるノイズ低減効果を観測することが可能となり、集積回路の設計に役立てることが可能となる。
【００６３】
なお、図１においては、測定回路３０は集積回路１００に集積化していたが、これに限定されず、測定回路３０を集積回路１００とは別体で構成してもよい。この場合、クロック生成部１０〜特性記憶部５０をユニット化としてもよい。また、図１において、クロック生成部１０及び信号生成部２０を一体構成してもよい。
【００６４】
また、図４に示す測定回路３０において、１個のインバータと１個のトランスミッションゲートとを図１６に示すクロックドインバータ又は図１７に示す電源遮断インバータにより構成してもよい。この場合、７つのインバータとトランスミッションゲートとをクロックドインバータ又は電源遮断インバータにより構成してもよいし、少なくとも１つのインバータとトランスミッションゲートとをクロックドインバータ又は電源遮断インバータにより構成してもよい。
【００６５】
図１６は、クロックドインバータの回路図を示している。図１６に示すようにクロックドインバータは、ソースドレイン間が接続された２個のＰＭＯＳトランジスタと、ソースドレイン間が接続された２個のＮＭＯＳトランジスタとを備え、２段目のＰＭＯＳトランジスタと３段目のＮＭＯＳトランジスタとはソースドレイン間が接続されている。この場合、１段目のＰＭＯＳトランジスタのドレインに電源電圧が入力され、１段目のＰＭＯＳトランジスタと、４段目のＮＭＯＳトランジスタとのそれぞれのゲートにイネーブル信号ＥＮが入力され、２段目のＰＭＯＳトランジスタと、３段目のＮＭＯＳトランジスタとのそれぞれのゲートに論理が反転されたイネーブル信号ＥＮが入力される。
【００６６】
図１７は、電源遮断インバータの回路図を示している。図１７に示すように電源遮断インバータは、クロックドインバータとほぼ同一構成であるが、１段目のＰＭＯＳトランジスタと、４段目のＮＭＯＳトランジスタとのそれぞれのゲートに論理が反転されたイネーブル信号ＥＮが入力され、２段目のＰＭＯＳトランジスタと、３段目のＮＭＯＳトランジスタとのそれぞれのゲートにイネーブル信号ＥＮが入力される。
【００６７】
また、図４に示すインバータのうちいずれか１個のインバータである例えばインバータＩ５を図１８に示すようにＮＡＮＤゲートＮ５により構成してもよい。この場合、ＮＡＮＤゲートＮ５の一方の入力端子にコントロール信号ｃｔｒｌ１を入力し、コントロール信号ｃｔｒｌ１をハイレベルとすることで、ＮＡＮＤゲートＮ５をインバータとして機能させ、コントロール信号ｃｔｒｌ１をローレベルとすることで、リング型発振器の発振を停止させることが可能となる。
【００６８】
なお、上記実施の形態では、遅延時間Ｄ１，Ｄ２は手動調節されていたが、これに限定されず、例えば、演算部４０の制御の下、自動調節されるように構成してもよい。この場合、演算部４０は、クロック信号ＣＬＫの１周期を複数のスロットに分け、１番目のスロットにハイレベル期間がくるようなイネーブル信号ＥＮを信号生成部２０に生成させ、１番目のスロットにおける瞬時電圧値が求まると、次に、２番目のスロットにハイレベル期間がくるようなイネーブル信号ＥＮを信号生成部２０に生成させるというような処理を、１周期の最終スロットまで繰り返し実行すればよい。これにより、電源電圧の波形を自動的に算出することが可能となる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態による測定システムのブロック図を示している。
【図２】図１に示す信号生成部の回路図を示している。
【図３】図２に示す信号生成部のタイミングチャートを示している。
【図４】図１に示す測定回路の回路図を示している。
【図５】実際に測定された電源電圧特性を示すグラフである。
【図６】図１に示す測定システムのタイミングチャートを示している。
【図７】トランスミッションゲートの動作を説明する図である。
【図８】実験に用いた測定システムの構成を示すブロック図である。
【図９】図８に示すノイズ源の回路構成を示す図である。
【図１０】図９に示す１個のＮＡＮＤユニットの回路図を示している。
【図１１】図８に示すノイズ源の他の構成を示した図である。
【図１２】図８に示す測定システムによる実験結果を示したグラフである。
【図１３】デカップリング容量の値を一定にして、チャネル長を変えた場合の電源電圧の測定結果を示すグラフである。
【図１４】デカップリング容量の面積を一定にして、チャネル長を変えた場合の電源電圧の測定結果を示すグラフである。
【図１５】図１１に示す抵抗負荷の大きさを変えた場合の電源電圧の測定結果を示すグラフである。
【図１６】クロックドインバータの回路図を示している。
【図１７】電源遮断インバータの回路図を示している。
【図１８】図４に示す測定回路の変形例を示した図である。
【符号の説明】
【００７０】
１  測定システム
１０  クロック生成部
２０  信号生成部
２１，２２  遅延器
２３  ＥＸ−ＯＲゲート
２４  選択部
３０  測定回路
４０  演算部
５０  特性記憶部
６０  ノイズ源
１００  集積回路
ＣＬＫ  クロック信号
Ｄ１，Ｄ２  遅延時間
ＥＮ  イネーブル信号
Ｉ１〜Ｉ７  インバータ
Ｏ１  出力信号
Ｓ１〜Ｓ７  トランスミッションゲート
ＳＥＬ  セレクト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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