(57)【要約】      （修正有）【課題】メモリセルアレイのメモリセルを選択する配線の抵抗率を低減することにより、配線中の電圧降下を低減し、消費電力を低減する半導体ラインの構造を提供する。【解決手段】集積回路は、各メモリセルのアレイと半導体基板内に形成されたドープされた各半導体ライン２０２とを含む。上記ドープされた各半導体ライン２０２は、各メモリセルのロウに結合されている。上記集積回路は、上記ドープされた各半導体ライン２０２に接触している導電性クラッディング部２０３を含む。【選択図】図３Ｂ
2009111391.tif 000002
【特許請求の範囲】
【請求項１】
各メモリセルのアレイと、
上記各メモリセルのロウに結合され、半導体基板内に形成されたドープされた半導体ラインと、
上記ドープされた半導体ラインに接触している導電性クラッディング部とを含む、集積回路。
【請求項２】
上記ドープされた半導体ラインは、ドープされたＳｉを含む、請求項１に記載の集積回路。
【請求項３】
上記導電性クラッディング部は、上記ドープされた半導体ラインの第１の側壁に接触している、請求項１に記載の集積回路。
【請求項４】
上記導電性クラッディング部は、上記ドープされた半導体ラインの長手方向に沿って接触している、請求項３に記載の集積回路。
【請求項５】
上記導電性クラッディング部は、上記ドープされた半導体ラインの第２の側壁に接触している、請求項３に記載の集積回路。
【請求項６】
上記導電性クラッディング部は、上記ドープされた半導体ラインの底部の第１の部分と、上記ドープされた半導体ラインの底部の第２の部分とに接触している、請求項５に記載の集積回路。
【請求項７】
上記導電性クラッディング部は、Ｃ、ＴｉＮ、シリサイド、および、ガス浸漬レーザドープされた材料のうちのいずれか１つを含む、請求項１に記載の集積回路。
【請求項８】
ドープされたＳｉラインと、
上記ドープされたＳｉラインの第１の側壁と第２の側壁とに接触している導電性クラッディング部と、
上記ドープされたＳｉラインに接続されている能動素子とを含む、集積回路。
【請求項９】
上記能動素子は、ダイオードを含む、請求項８に記載の集積回路。
【請求項１０】
上記能動素子は、上記ドープされたＳｉラインに接続されているソースまたはドレインの領域を有するトランジスタを含む、請求項８に記載の集積回路。
【請求項１１】
上記能動素子に結合された抵抗率変動材料をさらに含む、請求項８に記載の集積回路。
【請求項１２】
上記抵抗率変動材料は、相変化材料および磁気材料のうちのいずれか１つを含む、請求項１１に記載の集積回路。
【請求項１３】
ドープされた領域を有する半導体基板を設ける工程と、
上記半導体基板の上記ドープされた領域から、ドープされた半導体材料の各ラインを作製する工程と、
上記ドープされた半導体材料の各ライン間に、各分離領域を作製する工程と、
上記ドープされた半導体材料の各ラインの第１の側壁上に導電性クラッディング部をそれぞれ作製する工程とを含む、集積回路の製造方法。
【請求項１４】
上記導電性クラッディング部を作製する工程は、Ｃ、ＴｉＮ、シリサイド、および、ガス浸漬レーザドープされた材料のうちのいずれか１つを含む導電性クラッディング部を作製する工程を含む、請求項１３に記載の方法。
【請求項１５】
上記導電性クラッディング部を作製する工程は、上記ドープされた半導体材料の各ラインの第２の側壁上に導電性クラッディング部をそれぞれ作製する工程を含む、請求項１３に記載の方法。
【請求項１６】
上記導電性クラッディング部を作製する工程は、上記ドープされた半導体材料の各ライン上、および、上記基板上に、導電性クラッディング材料層を堆積させる工程と、
上記導電性クラッディング材料層に誘電材料層を堆積させる工程と、
上記誘電材料層および上記導電性クラッディング材料層をエッチングして、上記導電性クラッディング部を設ける工程とを含む、請求項１５に記載の方法。
【請求項１７】
上記導電性クラッディング部を作製する工程は、
上記ドープされた半導体材料の各ラインをエッチングして、各開口部を、上記ドープされた半導体材料の各ラインと上記各分離領域との間に設ける工程と、
上記各開口部の中にクラッディング材料を堆積させて、上記導電性クラッディング部を設ける工程とを含む、請求項１５に記載の方法。
【請求項１８】
上記導電性クラッディング部を作製する工程は、
上記ドープされた半導体材料の各ライン上、および、上記基板上に、誘電材料層を堆積させる工程と、
上記誘電材料層をエッチングして、上記各分離領域を露出させる工程と、
上記各分離領域をエッチングして、上記基板を露出させる工程と、
上記基板、および、上記ドープされた半導体材料の各ラインを選択的にエッチングして、各開口部を設ける工程と、
上記各開口部の中にクラッディング材料を堆積させて、上記導電性クラッディング部を設ける工程とを含む、請求項１５に記載の方法。
【請求項１９】
上記導電性クラッディング部を作製する工程は、
上記ドープされた半導体材料の各ライン上、および、上記基板上に、犠牲材料層を堆積させる工程と、
上記犠牲材料層の各側壁に各スペーサをそれぞれ形成する工程と、
上記犠牲材料層をエッチングして、各開口部を設ける工程と、
上記各開口部の中にクラッディング材料を堆積させて、上記導電性クラッディング部を設ける工程とを含む、請求項１５に記載の方法。
【請求項２０】
Ｓｉ基板を設ける工程と、
上記基板を部分的にドーピングする工程と、
上記基板のドープされた部分から、ドープされた各Ｓｉラインを作製する工程と、
上記ドープされた各Ｓｉライン間に、各分離領域を作製する工程と、
上記ドープされた各Ｓｉラインの第１の側壁上および第２の側壁上に、導電性クラッディング部を作製する工程と、
上記ドープされた各Ｓｉラインにそれぞれ結合された能動素子を作製する工程とを含む、集積回路の製造方法。
【請求項２１】
上記能動素子を作製する工程は、上記ドープされた各Ｓｉラインにそれぞれ結合されたダイオードを作製する工程を含む、請求項２０に記載の方法。
【請求項２２】
上記能動素子を作製する工程は、上記ドープされた各Ｓｉラインに結合されたソースまたはドレインの領域を有するトランジスタを作製する工程を含む、請求項２０に記載の方法。
【請求項２３】
上記各能動素子にそれぞれ結合された抵抗率変動材料素子を作製する工程をさらに含む、請求項２０に記載の方法。
【請求項２４】
上記抵抗率変動材料素子を作製する工程は、上記各能動素子にそれぞれ結合された相変化素子を作製する工程を含む、請求項２３に記載の方法。
【請求項２５】
上記導電性クラッディング部を作製する工程は、Ｃ、ＴｉＮ、シリサイド、ガス浸漬レーザドープされた材料のうちのいずれか１つを有する導電性クラッディング部を作製する工程を含む、請求項２０に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
メモリの１つの種類に抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を利用して、１ビット以上のデータを記憶する。例えば、高い抵抗値を有するようにプログラムされたメモリ素子は、論理値「１」のデータビット値を示してもよく、低い抵抗値を有するようにプログラムされたメモリ素子は、論理値「０」のデータビット値を示してもよい。典型的には、上記メモリ素子の抵抗値は、該メモリ素子に電圧パルスまたは電流パルスが印加されることによって、電気的に切換えられる。
【０００２】
抵抗メモリの１つの種類に、相変化メモリがある。相変化メモリは、抵抗メモリ素子に相変化材料を用いている。相変化メモリは、互いに異なる少なくとも２つの各状態を示す。相変化材料の上記各状態は、それぞれアモルファス状態および結晶状態とも呼ばれ、上記アモルファス状態はより無秩序な原子構造を含み、上記結晶状態は、より規則的な格子状の原子構造を含む。通常、上記アモルファス状態のほうが、上記結晶状態よりも高い抵抗率を示す。また、相変化材料の中には、例えば面心立方（ＦＣＣ）状態および六方最密充填（ＨＣＰ）状態のような、複数の各結晶状態を示す相変化材料もある。これら複数の各結晶状態は互いに異なる抵抗率を有し、複数のビットのデータを記憶するために用いられ得る。以下の説明では、概して、上記アモルファス状態はより高い抵抗率を有する状態を指し、上記結晶状態はより低い抵抗率を有する状態を指す。
【０００３】
上記相変化材料における各相変化は、可逆的に誘導され得る。上記可逆的な変化の場合、上記メモリは、温度変化に応じて、アモルファス状態から結晶状態に、および、結晶状態からアモルファス状態に変化する場合がある。上記相変化材料の温度を変化させることは、上記相変化材料自体に電流を流すことによって、または、上記相変化材料に隣接する抵抗ヒータに電流を流すことによって達成され得る。これらの各方法のどちらによっても、上記相変化材料を制御可能に加熱することによって、上記相変化材料内に制御可能な相変化が引き起こされる。
【０００４】
相変化材料から成る複数のメモリセルを有する１つのメモリアレイを含む相変化メモリは、上記相変化材料のメモリ状態を利用してデータを記憶するようにプログラムされることが可能である。このような相変化メモリデバイスにおいてデータを読み出し、データを書き込む１つの方法は、上記相変化材料に印加される電流パルスおよび／または電圧パルスを制御することである。通常各メモリセル内の相変化材料の温度は、加熱を行うために、印加される電流および／または電圧のレベルに対応している。
【０００５】
より高い記憶密度の相変化メモリを達成するために、相変化メモリセルは、マルチビットのデータを記憶することが可能である。相変化メモリセル内にマルチビットを記憶することは、上記相変化材料が中間抵抗値または中間抵抗状態を有するようにプログラムされることによって実現され、ここでは、マルチビットまたはマルチレベル相変化メモリセルを、２つ以上の各状態に書き込むことが可能である。上記相変化メモリセルが互いに異なる３つの各抵抗レベルのうちのいずれか１つの抵抗レベルにプログラムされるならば、１セル当り１．５ビットのデータを記憶することができる。上記相変化メモリセルが互いに異なる４つの各抵抗レベルのうちのいずれか１つの抵抗レベルにプログラムされるならば、１セル当り２ビットのデータを記憶することができる。相変化メモリセルを、アモルファス材料と共存する結晶状態の材料量である、１つの中間抵抗値にプログラムするための好適な書き込み方法によって、セル抵抗値が制御される。
【０００６】
メモリアレイの１つの種類は、読み出しおよび書き込みのアクセスのためにメモリセルを選択するための、各配線すなわち各シリコンラインを、高濃度にドープされた状態にて含む。この高濃度にドープされた各シリコンラインは、プログラミング電流、読み出し電流を搬送するか、または、コモンまたはグランドといった電位メッシュを提供することが可能である。しかしながら、上記各ラインの電流密度は制限されており、該各ラインの抵抗率は高くなることが多く、該各ラインを通して望ましくない電圧降下を導く。ダイオード選択デバイスを用いたメモリアレイでは、上記のような各ラインは、各メモリセル間のクロストークを増大させる。これらの理由およびその他の理由から、本発明の必要性が存在している。
【０００７】
〔発明の概要〕
本発明の一実施形態は、集積回路を提供するものである。該集積回路は、各メモリセルのアレイ、および、半導体基板内に形成されたドープされた半導体ラインを含む。ドープされた半導体ラインは、各メモリセルのロウ（行部）に結合されている。上記集積回路は、上記ドープされた半導体ラインに接触している導電性クラッディング部を含む。
【０００８】
〔図面の簡単な説明〕
添付の各図面は、本発明のさらなる理解を提供するために含まれ、本明細書の一部に組み込まれ、本明細書の一部を構成する。上記各図面は、本発明の実施形態を説明し、本発明の詳細な説明と共に、本発明の原理を説明するために有用である。本発明の他の実施形態、および、本発明の意図された多くの各利点は、以下の詳細な説明を参照することによって、より良く理解されることは明らかであろう。上記各図面の各構成要素は、それらの実際的な互いの相対的スケールである必要はない。上記各図面では、同一の参照番号の付与は、上記部材番号に対応する同一の部材を示すものである。
【０００９】
図１は、システムの一実施形態を示すブロック図である。図２Ａは、メモリデバイスの一実施形態を示す図である。図２Ｂは、メモリデバイスの他の一実施形態を示す図である。図３Ａは、導電性クラッディング部を含むドープされた半導体ラインの一実施形態を示す斜視図である。図３Ｂは、導電性クラッディング部を含むドープされた各半導体ラインの一実施形態を示す断面図である。
【００１０】
図４は、導電性クラッディング部を含むドープされた半導体ラインの他の一実施形態を示す斜視図である。図５は、導電性クラッディング部を含むドープされた半導体ラインの他の一実施形態を示す斜視図である。図６は、ドープされた半導体基板の一実施形態を示す断面図である。
【００１１】
図７は、上記ドープされた半導体基板、および、ハードマスク材料層の一実施形態を示す断面図である。図８は、上記ドープされた半導体基板をエッチングした後の、基板、ドープされた各半導体ライン、および、ハードマスク材料層の一実施形態を示す断面図である。図９は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、クラッディング材料層、および、誘電材料層の一実施形態を示す断面図である。
【００１２】
図１０Ａは、上記誘電材料層、および、上記クラッディング材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、クラッディング材料層、および、誘電材料層の一実施形態を示す断面図である。図１０Ｂは、上記誘電材料層、および、上記クラッディング材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、クラッディング材料層、および、誘電材料層の他の一実施形態を示す断面図である。
【００１３】
図１１は、上記ドープされた各半導体ラインおよび上記基板の各部分をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、クラッディング材料層、および、誘電材料層の一実施形態を示す断面図である。図１２は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記クラッディング材料層、上記誘電材料層、浅いトレンチアイソレーション（ＳＴＩ）パッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。
【００１４】
図１３は、平坦化処理後の、基板、ドープされた各半導体ライン、クラッディング材料層、誘電材料層、ＳＴＩパッシベーション材料層、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。図１４は、上記ドープされた半導体基板をエッチングした後の、基板、ドープされた各半導体ライン、および、ハードマスク材料層の一実施形態を示す断面図である。
【００１５】
図１５は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記ＳＴＩパッシベーション材料部、および、上記ＳＴＩ充填材料部の一実施形態を示す断面図である。図１６は、上記ＳＴＩパッシベーション材料部、および、上記ＳＴＩ充填材料部をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。
【００１６】
図１７は、上記ハードマスク材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。図１８は、上記ドープされた各半導体ラインをエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。図１９は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記ＳＴＩパッシベーション材料部、上記ＳＴＩ充填材料部、および、クラッディング材料部の一実施形態を示す断面図である。
【００１７】
図２０Ａは、エッチング工程の後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。図２０Ｂは、エッチング工程の後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の他の一実施形態を示す断面図である。図２０Ｃは、エッチング工程の後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の他の一実施形態を示す断面図である。
【００１８】
図２１は、上記基板、上記ドープされた各半導体ライン、上記ＳＴＩパッシベーション材料部、上記ＳＴＩ充填材料部、および、スペーサ材料層の一実施形態を示す断面図である。図２２は、上記スペーサ材料層をエッチングした後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料部、ＳＴＩ充填材料部、および、スペーサ材料層の一実施形態を示す断面図である。図２３は、上記ＳＴＩパッシベーション材料部、上記ＳＴＩ充填材料部、上記ドープされた各半導体ライン、および、上記基板をエッチングした後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料部、ＳＴＩ充填材料部、および、スペーサ材料層の一実施形態を示す断面図である。
【００１９】
図２４は、上記基板、上記ドープされた各半導体ライン、上記ＳＴＩパッシベーション材料部、上記ＳＴＩ充填材料部、上記スペーサ材料層、および、クラッディング材料部の一実施形態を示す断面図である。図２５は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、犠牲材料層、および、スペーサ材料層の一実施形態を示す断面図である。図２６は、上記スペーサ材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、犠牲材料層、および、各スペーサの一実施形態を示す断面図である。
【００２０】
図２７は、上記犠牲材料層および上記基板をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、犠牲材料層、および、各スペーサの一実施形態を示す断面図である。図２８は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記犠牲材料層、上記スペーサ、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。図２９は、上記犠牲材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、犠牲材料層、各スペーサ、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。
【００２１】
図３０は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記犠牲材料層、上記スペーサ、上記ＳＴＩパッシベーション材料部、上記ＳＴＩ充填材料部、および、クラッディング材料部の一実施形態を示す断面図である。図３１は、平坦化処理後の、基板、ドープされた各半導体ライン、犠牲材料層、各スペーサ、ＳＴＩパッシベーション材料部、ＳＴＩ充填材料部、および、導電性クラッディングの一実施形態を示す断面図である。図３２は、平坦化処理後の、基板、ドープされた各半導体ライン、各スペーサ、ＳＴＩパッシベーション材料部、ＳＴＩ充填材料部、および、導電性クラッディングの他の一実施形態を示す断面図である。
【００２２】
図３３は、平坦化処理後の、基板、ドープされた各半導体ライン、各スペーサ、ＳＴＩパッシベーション材料部、ＳＴＩ充填材料部、および、導電性クラッディングの他の一実施形態を示す断面図である。図３４は、平坦化処理後の、基板、ドープされた各半導体ライン、各スペーサ、ＳＴＩパッシベーション材料部、ＳＴＩ充填材料部、および、導電性クラッディングの他の一実施形態を示す断面図である。図３５は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、および、ガス浸漬レーザドープされた材料層の一実施形態を示す断面図である。
【００２３】
図３６は、上記ガス浸漬レーザドープされた材料層、および、上記基板をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、および、導電性クラッディングの一実施形態を示す断面図である。図３７は、上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記導電性クラッディング、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。図３８は、平坦化処理後の、基板、ドープされた各半導体ライン、導電性クラッディング、ＳＴＩパッシベーション材料部、および、ＳＴＩ充填材料部の一実施形態を示す断面図である。
【００２４】
〔詳細な説明〕
以下の詳細な説明においては、本明細書の一部を構成し、本発明が実施され得る特定の各実施形態を図示する添付の図面を引用する。これに関して、「上部」、「下部」、「前」、「後」、「先端」、「後端」などの方向を示す用語は、説明される図面の位置を参照する上で用いられる。本発明の各実施形態での各構成要素は、多数の異なる位置に配置することができるため、これら方向を示す用語は、図解の目的で用いられるのであって、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ、構造的または論理的な変更がなされてもよいことを理解されたい。従って、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の権利範囲は、添付の特許請求の範囲によって定義されるものである。
【００２５】
図１は、本発明に係るシステム９０の一実施形態を示すブロック図である。システム９０は、ホスト９２とメモリデバイス１００を含む。ホスト９２は、コミュニケーションリンク９４を介して、メモリデバイス１００に通信可能に結合されている。ホスト９２は、コンピュータ（例えば、デスクトップ型、ラップトップ型、ハンドヘルド型）、携帯電子デバイス（例えば、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、ＭＰ３プレーヤー、ビデオプレーヤー）、または、メモリを用いる任意の他の好適なデバイスを含む。メモリデバイス１００は、ホスト９２に対してメモリ機能を提供する。一実施形態では、メモリデバイス１００は、相変化メモリデバイス、または、他の好適な抵抗メモリデバイスまたは抵抗率変動材料メモリデバイスを含む。
【００２６】
図２Ａは、本発明に係るメモリデバイス１００ａの一実施形態を示す図である。本一実施形態では、メモリデバイス１００ａは、集積回路であるか、または、集積回路の一部である。メモリデバイス１００ａは、書き込み回路１２４、コントローラ１２０、メモリアレイ１０１ａ、および、センス回路１２６を含む。メモリアレイ１０１ａは、複数の各相変化メモリセル１０４ａ〜１０４ｄ（まとめて各相変化メモリセル１０４と呼ぶ）、複数の各ビット線（ＢＬ）１１２ａ〜１１２ｂ（まとめて各ビット線１１２と呼ぶ）、複数の各ワード線（ＷＬ）１１０ａ〜１１０ｂ（まとめて各ワード線１１０と呼ぶ）、および、複数の各コモン線または各グランド線（ＧＬ）１１４ａ〜１１４ｂ（まとめて各グランド線１１４と呼ぶ）を含む。本発明に係る一実施形態では、各相変化メモリセル１０４ａ〜１０４ｄは、ロウ（行部、または第１線部）とカラム（列部、または第１線部と交差する第２線部）とにそれぞれマトリクス状（格子状）に配置されている。
【００２７】
本一実施形態では、半導体基板をドーピングして各分離領域を形成することによって、該半導体基板に各グランド線１１４を形成し、半導体材料のドープされた各ラインを設ける。本一実施形態では、上記半導体基板は単結晶シリコン基板であり、上記ドープされた各ラインはＮ+型ドープされた各シリコンラインである。このドープされた各ラインは、該各ラインの電流密度を増大させると共に該各ライン全体の抵抗率を低減させる導電性クラッディング部を含む。上記導電性クラッディング部は、Ｃ、ＴｉＮ、シリサイド、ガス浸漬レーザドープされた（ＧＩＬＤ）材料、または、他の好適な材料を含む。
【００２８】
さらに、導電性クラッディング部を備えるドープされた各ラインは、導電性クラッディング部を備えることによって、上記各ラインへの通電時の電圧降下を低減させるので、後工程（ＢＥＯＬ）での各金属層に対するスティッチ接続に費やす領域無しにて用いることが可能となる。
【００２９】
ここで用いるように、「電気的に結合された」という用語は、必ずしも、各素子同士が互いに直接的に結合されることを意味するのではなく、「電気的に結合された」各素子間には、介在素子を設けてもよいことを意味するものである。
【００３０】
メモリアレイ１０１ａは、信号経路１２５を介して書き込み回路１２４に電気的に結合され、信号経路１２１を介してコントローラ１２０に電気的に結合され、信号経路１２７を介してセンス回路１２６に電気的に結合されている。コントローラ１２０は、信号経路１２８を介して書き込み回路２１４に電気的に結合され、信号経路１３０を介してセンス回路１２６に電気的に結合されている。
【００３１】
各相変化メモリセル１０４は、１つのワード線１１０、１つのビット線１１２、および、１つのコモンまたはグランド線１１４に電気的に結合されている。相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および、コモンまたはグランド線１１４ａに電気的に結合されており、相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および、コモンまたはグランド線１１４ｂに電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、および、コモンまたはグランド線１１４ａに電気的に結合されており、相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂ、および、コモンまたはグランド線１１４ｂに電気的に結合されている。
【００３２】
各相変化メモリセル１０４は、相変化素子１０６およびトランジスタ１０８を含む。説明する実施形態では、トランジスタ１０８は電界効果トランジスタ（ＦＥＴ）であるが、他の実施形態では、トランジスタ１０８は、バイポーラトランジスタまたは３次元トランジスタ構造といった他の好適なデバイスであってもよい。相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを含む。相変化素子１０６ａの一端は、ビット線１１２ａに電気的に結合されており、相変化素子１０６ａの他端は、トランジスタ１０８ａのソース−ドレイン経路の一端に電気的に結合されている。トランジスタ１０８ａのソース−ドレイン経路の他端は、コモンまたはグランド線１１４ａに電気的に結合されている。トランジスタ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。
【００３３】
相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを含む。相変化素子１０６ｂの一端は、ビット線１１２ａに電気的に結合されており、相変化素子１０６ｂの他端は、トランジスタ１０８ｂのソース−ドレイン経路の一端に電気的に結合されている。トランジスタ１０８ｂのソース−ドレイン経路の他端は、コモンまたはグランド線１１４ｂに電気的に結合されている。トランジスタ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
【００３４】
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを含む。相変化素子１０６ｃの一端は、ビット線１１２ｂに電気的に結合されており、相変化素子１０６ｃの他端は、トランジスタ１０８ｃのソース−ドレイン経路の一端に電気的に結合されている。トランジスタ１０８ｃのソース−ドレイン経路の他端は、コモンまたはグランド線１１４ａに電気的に結合されている。トランジスタ１０８ｃのゲートは、ワード線１１０ａに電気的に結合されている。
【００３５】
相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを含む。相変化素子１０６ｄの一端は、ビット線１１２ｂに電気的に結合されており、相変化素子１０６ｄの他端は、トランジスタ１０８ｄのソース−ドレイン経路の一端に電気的に結合されている。トランジスタ１０８ｄのソース−ドレイン経路の他端は、コモンまたはグランド線１１４ｂに電気的に結合されている。トランジスタ１０８ｄのゲートは、ワード線１１０ｂに電気的に結合されている。
【００３６】
本発明に係る他の一実施形態では、各相変化素子１０６はコモンまたはグランド線１１４に電気的に結合されており、各トランジスタ１０８は１つのビット線１１２に電気的に結合されている。例えば、相変化メモリセル１０４ａでは、相変化素子１０６ａの一端は、コモンまたはグランド線１１４ａに電気的に結合されている。相変化素子１０６ａの他端は、トランジスタ１０８ａのソース−ドレイン経路の一端に電気的に結合されている。トランジスタ１０８ａのソース−ドレイン経路の他端は、ビット線１１２ａに電気的に結合されている。
【００３７】
本発明によれば、各相変化素子１０６は、様々な材料から成る相変化材料を含む。一般的に、周期表のＶＩ族の元素を１つ以上含有するカルコゲニド合金が、このような材料としては有効である。本一実施形態では、相変化素子１０６の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、または、ＡｇＩｎＳｂＴｅといったカルコゲニド化合物合金から成る。他の一実施形態では、相変化材料は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、または、ＧｅＧａＩｎＳｂといった、カルコゲニドを含まない材料から成る。さらに他の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、および、Ｓのうちの１つ以上の元素を含む、任意の好適な材料から成る。
【００３８】
各相変化素子１０６は、温度変化の影響を受けて、アモルファス状態から結晶状態に、または、結晶状態からアモルファス状態に変化する。これによって、相変化素子１０６ａ〜１０６ｄのうちのいずれか１つの素子の相変化材料では、アモルファス材料と共存する結晶材料の量が、メモリデバイス１００ａ内にデータを記憶するための２つ以上の各状態を規定する。アモルファス状態では、相変化材料は結晶状態よりも著しく高い抵抗率を示す。従って、相変化素子１０６ａ〜１０６ｄの２つ以上の各状態の電気抵抗率は互いに異なる。
【００３９】
一実施形態では、これら２つ以上の各状態は２つの各状態であり、２進法が用いられる。この場合、これら２つの状態はビット値「０」および「１」に割り当てられる。他の一実施形態では、これら２つ以上の各状態は３つの各状態であり、３進法が用いられる。この場合、これら３つの各状態はビット値「０」、「１」、および、「２」に割り当てられる。さらに他の一実施形態では、これら２つ以上の状態は、「００」、「０１」、「１０」、および、「１１」といったマルチビット値に割り当てられる４つの各状態である。さらに他の実施形態では、これら２つ以上の各状態は、相変化素子の相変化材料内の任意の好適な数の各状態であってよい。
【００４０】
コントローラ１２０は、マイクロプロセッサ、マイクロコントローラ、または、メモリデバイス１００ａの動作を制御する他の好適な論理回路を含む。コントローラ１２０は、コントロール信号およびデータ信号を、書き込み回路１２４およびセンス回路１２６を介してメモリアレイ１０１ａに印加することを含む、メモリデバイス１００ａの読み出し動作および書き込み動作を制御する。一実施形態では、書き込み回路１２４は、電圧パルスを、信号経路１２５およびビット線１１２を介してメモリセル１０４に供給し、該メモリセルをプログラムする。他の実施形態では、書き込み回路１２４は、電流パルスを、信号経路１２５およびビット線１１２を介してメモリセル１０４に供給し、該メモリセルをプログラムする。
【００４１】
センス回路１２６は、ビット線１１２および信号経路１２７を介して、各メモリセル１０４の上記２つ以上の各状態を読み出す。一実施形態では、メモリセル１０４のうちのいずれか１つのメモリセルの抵抗を読み出すために、センス回路１２６は、メモリセル１０４のうちのいずれか１つのメモリセルを流れる電流を供給する。その後、センス回路１２６は、メモリセル１０４のうちの上記いずれか１つのメモリセル中の電圧を読み出す。
【００４２】
他の一実施形態では、センス回路１２６は、メモリセル１０４のうちのいずれか１つのメモリセルを通る電圧を供給して、メモリセル１０４のうちの上記いずれか１つのメモリセルを流れる電流を読み出す。さらに他の一実施形態では、書き込み回路１２４が、メモリセル１０４のうちのいずれか１つのメモリセルを通る電圧を供給して、メモリセル１０４のうちの上記いずれか１つのメモリセルを流れる電流を読み出す。さらに他の一実施形態では、書き込み回路１２４が、メモリセル１０４のうちのいずれか１つのメモリセルを流れる電流を供給して、センス回路１２６が、メモリセル１０４のうちの上記いずれか１つのメモリセルを通る電圧を読み出す。
【００４３】
相変化メモリセル１０４ａのセット動作中は、１つ以上のセット電流パルスまたはセット電圧パルスが、書き込み回路１２４によって選択的に有効となり、ビット線１１２ａを介して相変化素子１０６ａに送信され、これによって相変化素子１０６ａは、トランジスタ１０８ａをアクティブにするように選択されたワード線１１０ａで、相変化素子１０６ａの結晶化温度よりも高い温度（しかし、通常は、相変化素子１０６ａの融点よりも低い温度）まで加熱される。この方法によって、相変化素子１０６ａは、上記セット動作中に、その結晶化状態に達するか、または、部分的に結晶状態であり上記部分的な部分以外の他の部分がアモルファス状態である状態に達する。
【００４４】
相変化メモリセル１０４ａのリセット動作中には、リセット電流パルスまたはリセット電圧パルスが、書き込み回路１２４によって選択的に有効となり、ビット線１１２ａを介して相変化素子１０６ａに送信される。上記リセット電流パルスまたはリセット電圧パルスは、急速に、相変化素子１０６ａをその融点まで加熱する。上記電流パルスまたは上記電圧パルスがオフ状態になった後は、相変化素子１０６ａは、急速に、アモルファス状態、または、部分的にアモルファス状態であり、他の部分が結晶状態である状態に冷却される。相変化メモリセル１０４ｂ〜１０４ｄ、および、メモリアレイ１０１ａ内の他の相変化メモリセル１０４は、相変化メモリセル１０４ａと同様の電流パルスまたは電圧パルスによって、相変化メモリセル１０４ａと同様にセットおよびリセットされる。
【００４５】
図２Ｂは、本発明に係る他の実施形態としてのメモリデバイス１００ｂを示す図である。メモリデバイス１００ｂは、図２Ａに関連して既に説明したメモリデバイス１００ａに相似しているが、メモリデバイス１００ｂでは、メモリアレイ１０１ａがメモリアレイ１０１ｂに置き換えられている点が相違している。メモリアレイ１０１ｂはメモリアレイ１０１ａに相似しているが、メモリアレイ１０１ｂでは、トランジスタ１０８ａ〜１０８ｄがダイオード１０９ａ〜１０９ｄに置き換えられている点が相違している。
【００４６】
本一実施形態では、半導体基板内に、該半導体基板をドーピングして、各分離領域を形成することによって、各ワード線１１０を形成し、半導体材料のドープされた各ラインを設ける。本一実施形態では、上記半導体基板は単結晶シリコンであり、上記ドープされた各ラインはＮ+型の各シリコンラインである。このドープされた各ラインは、上記各ラインの電流密度を増大させると共に上記各ライン全体の抵抗率を低減させる導電性クラッディング部を含む。導電性クラッディング部は、Ｃ、ＴｉＮ、シリサイド、ガス浸漬レーザドープされた（ＧＩＬＤ）材料、または、他の好適な材料を含む。さらに、導電性クラッディング部を備えるドープされた各ラインは、導電性クラッディング部を備えることによって、上記各ライン中での電圧降下を低減させるので、後工程（ＢＥＯＬ）での各金属層に対するスティッチ接続に費やす領域無しにて用いられる。
【００４７】
各相変化メモリセル１０４は、相変化素子１１０およびビット線１１２に電気的に結合されている。相変化メモリセル１０４ａは、ビット線１１２ａおよびワード線１１０ａに電気的に結合されており、相変化メモリセル１０４ｂは、ビット線１１２ａおよびワード線１１０ｂに電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂおよびワード線１１０ａに電気的に結合されており、相変化メモリセル１０４ｄは、ビット線１１２ｂおよびワード線１１０ｂに電気的に結合されている。
【００４８】
各相変化メモリセル１０４は、相変化素子１０６およびダイオード１０９を含む。一実施形態では、ダイオード１０９の極性は反転されている。相変化メモリセル１０４ａは、相変化素子１０６ａおよびダイオード１０９ａを含む。相変化素子１０６ａの一端は、ビット線１１２ａに電気的に結合されており、相変化素子１０６ａの他端は、ダイオード１０９ａの一端に電気的に結合されている。ダイオード１０９ａの他端は、ワード線１１０ａに電気的に結合されている。
【００４９】
相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびダイオード１０９ｂを含む。相変化素子１０６ｂの一端は、ビット線１１２ａに電気的に結合されており、相変化素子１０６ｂの他端は、ダイオード１０９ｂの一端に電気的に結合されている。ダイオード１０９ｂの他端は、ワード線１１０ｂに電気的に結合されている。
【００５０】
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびダイオード１０９ｃを含む。相変化素子１０６ｃの一端は、ビット線１１２ｂに電気的に結合されており、相変化素子１０６ｃの他端は、ダイオード１０９ｃの一端に電気的に結合されている。ダイオード１０９ｃの他端は、ワード線１１０ａに電気的に結合されている。
【００５１】
相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびダイオード１０９ｄを含む。相変化素子１０６ｄの一端は、ビット線１１２ｂに電気的に結合されており、相変化素子１０６ｄの他端は、ダイオード１０９ｄの一端に電気的に結合されている。ダイオード１０９ｄの他端は、ワード線１１０ｂに電気的に結合されている。
【００５２】
他の一実施形態では、各相変化素子１０６はワード線１１０に電気的に結合し、各ダイオード１０９はビット線１１２に電気的に結合されている。例えば、相変化メモリセル１０４ａでは、相変化素子１０６ａの一端は、ワード線１１０ａに電気的に結合されている。相変化素子１０６ａの他端は、ダイオード１０９ａの一端に電気的に結合されている。ダイオード１０９ａの他端は、ビット線１１２ａに電気的に結合されている。メモリデバイス１００ｂは、図２Ａに関連して既に説明したメモリデバイス１００ａと同様に動作する。
【００５３】
本発明の実施形態は、特に、セル選択用のメモリアレイ内で用いられるドープされたＳｉ配線すなわちＳｉラインのライン抵抗を低減するための、Ｓｉ技術に基づいた新規のメモリ技術に関するものである。相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルデバイスまたは磁気ランダムアクセスメモリ（ＭＲＡＭ）セルデバイスといった、新規且つ次世代のメモリセルデバイスでは、高選択電流および／または高選択電圧を切換えるために、高性能選択アレイデバイスが用いられている。この場合、この選択デバイスのライン抵抗を最小値まで低減することが望ましい。上記選択デバイスは、典型的には、選択ダイオード、バイポーラトランジスタ、電界効果トランジスタ（ＦＥＴ）またはそれらに類似のトランジスタである。
【００５４】
一般には、メモリアレイは、セルデバイスの選択のために、高濃度にドープされたＳｉ配線を用いている。これらの配線を用いて、プログラミング電流または読み出し電流を搬送する。これらの配線は、電位メッシュ（例えばグランド）としても機能し得る。しかしながら、電流密度が制限されていると共に、多くの場合、これらの配線（ライン）の抵抗率が高すぎるため、ライン中に有害な電圧降下を引き起こし、ライン抵抗に沿った望ましくない電圧損失を引き起こす。
【００５５】
本発明の各実施形態は、ドープされたＳｉの周囲に部分的に高導電性クラッディングラインを実装して、次の点を含む多くの利点を享受することを目的としている。
−上記導電性クラッディングによって、極めて高い電流密度が可能になる。この極めて高い電流密度は、小さな寸法で新規のメモリセルの原理を動作させるために重要である。
−上記導電性クラッディングによって、ライン中に生じる電圧降下が低減され、このため、電力消費が低減されると共にクロストーク効果も低減される。
−ダイオードのような交点選択デバイスと組み合わせて実施可能である。
−導電性クラッディングによって、ダイオードのクロストークが低減される。
−提案する原理は、従来のＳｉウェハ基板またはシリコンオンインシュレータ（ＳＯＩ）ウェハに適用可能である。
−ＢＥＯＬでの各層へのスティッチ接続に費やす領域無しにて、低抵抗接続を行うことが可能である。
【００５６】
上記導電性クラッディングの各ラインの製造は、工程の順番において選択デバイスの製造工程から分離されているか、または、選択デバイスの製造工程内に含まれていてよい。上記導電性クラッディングの各ラインの加工工程を組み入れることは、ダイオードベースの選択デバイス、バイポーラトランジスタの選択デバイス、または、ＦＥＴと同様な選択デバイスによって異なり得る。さらに、オプションとして（取り得る構成として）、上記導電性クラッディングの各ラインは、メモリセルに直接接触してもよい。さらに、他のオプションとして（取り得る構成として）、選択デバイスは、メモリセルを介して、上記クラッディングの各ラインに間接的に結合されてもよい。
【００５７】
図３Ａは、導電性クラッディング部２０３を含む、ドープされた半導体ライン２０２の一実施形態を示す斜視図である。一実施形態では、ドープされた半導体ライン２０２は、Ｓｉ基板から形成したＮ+型ドープされたＳｉラインである。導電性クラッディング部２０３は、ドープされた半導体ライン２０２を横方向（半導体ライン２０２の長手方向に直交し、かつ、上記Ｓｉ基板の表面方向に沿った方向）から取り囲んでいる。導電性クラッディング部２０３は、Ｃ、ＴｉＮ、シリサイド、ＧＩＬＤ材料、または、他の好適な導電性材料を含む。
【００５８】
一実施形態では、導電性クラッディング部２０３は、ドープされた半導体ライン２０２の１つの垂直な側面に接触しているが、ドープされた半導体ライン２０２の他方の垂直な側面には接触していない。一実施形態では、ドープされた半導体ライン２０２には、Ｎ-型ドープされたＳｉ領域２０６およびＰ+型ドープされたＳｉ領域２０８をこの順にて積層して含むダイオードが接触している。Ｐ+型ドープされたＳｉ領域２０８には、シリサイドコンタクト部２１０が接触している。一実施形態では、シリサイドコンタクト部２１０は、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ、または、他の好適なシリサイドを含む。
【００５９】
一実施形態では、各ワード線１１０（図２Ｂ）は、導電性クラッディング部２０３を有するドープされた半導体ライン２０２に類似しており、かつ、ダイオード１０９は、Ｎ-型ドープされたＳｉ領域２０６およびＰ+型ドープされたＳｉ領域２０８を備えるダイオードに類似している。他の一実施形態では、各グランド線１１４（図２Ａ）が、導電性クラッディング部２０３を有するドープされた半導体ライン２０２に類似しており、かつ、ドープされた半導体ライン２０２には、各トランジスタ１０８のソースまたはドレインの領域が接続されている。
【００６０】
図３Ｂは、導電性クラッディング部２０３を含む、ドープされた各半導体ライン２０２の一実施形態を示す断面図である。ドープされた各半導体ライン２０２は、基板２１２内に形成されている。浅いトレンチアイソレーション（ＳＴＩ）または他の好適なアイソレーションといった各分離領域２１６は、互いに隣り合う、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２を互いに電気的に絶縁している。一実施形態では、導電性クラッディング部２０３の底部および１つの側面が、ドープされた半導体ライン２０２に接触している。一実施形態では、互いに隣り合う、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２間の分離（電気絶縁性）を強化するために、基板２１２は適切にドープされている。ＳＴＩアイソレーションおよび適切なドーピングの両方を用いて、互いに隣り合う各ライン２０２間の漏れ電流を抑える。
【００６１】
図４は、導電性クラッディング部２０４を含む、ドープされた半導体ライン２０２の他の一実施形態を示す斜視図である。本実施形態は、図３Ａに関連して既に説明した実施形態に相似しているが、本実施形態では、導電性クラッディング部２０３が導電性クラッディング部２０４に置き換えられている点が異なっている。導電性クラッディング部２０４は、ドープされた半導体ライン２０２の一部を横方向から囲んでいる。一実施形態では、導電性クラッディング部２０４の底部および１つの側面が、ドープされた半導体ライン２０２に接触している。一実施形態では、導電性クラッディング部２０４は、ドープされた半導体ライン２０２の１つの垂直な側面に接触しているが、ドープされた半導体ライン２０２の他方の垂直な側面には接触していない。
【００６２】
図５は、導電性クラッディング部２０５を含む、ドープされた半導体ライン２０２の他の一実施形態を示す斜視図である。本実施形態は、図３Ａに関連して既に説明した実施形態に相似しているが、本実施形態では、導電性クラッディング部２０３が導電性クラッディング部２０５に置き換えられている点が異なっている。導電性クラッディング部２０５は、ドープされた半導体ライン２０２の垂直な側面の一部に接触し、ドープされた半導体ライン２０２の中心部内に向かって延びている。導電性クラッディング部２０５の底部は、ドープされた半導体ライン２０２に接触している。一実施形態では、導電性クラッディング部２０５は、ドープされた半導体ライン２０２の１つの垂直な側面に接触しているが、ドープされた半導体ライン２０２の他方の垂直な側面には接触していない。導電性クラッディング部２０５を含むドープされた各半導体ライン２０２は、適切にドープされた半導体によって、埋め込まれているか、または、取り囲まれており、これによって、基板を介した各配線間での漏れ電流の発生が回避されることに留意されたい。このドープされた領域は、シリコン配線と同様のドーピングにより構成されている。
【００６３】
以下の図６〜３８は、導電性クラッディング部２０３、２０４、または、２０５といった導電性クラッディング部を含むドープされた各半導体ライン２０２の製造工程の実施形態を示す図である。図示した実施形態はバルクＳｉウェハを用いる工程に焦点を当てているが、上記実施形態は、シリコンオンインシュレータ（ＳＯＩ）ウェハ、または、他の好適な基板を用いる工程にも適用可能である。以下の図６〜図１３は、図３Ａに関連して既に説明した、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２の製造工程の実施形態を示す図である。
【００６４】
図６は、ドープされた半導体基板の一実施形態を示す断面図である。基板をドープして、ドープされた領域２０２ａおよびドープされていない領域２１２ａを設ける。一実施形態では、単結晶Ｓｉ基板をドープして、Ｎ+型ドープされたＳｉ領域２０２ａおよびドープされていないＳｉ領域２１２ａを設ける。
【００６５】
図７は、上記ドープされた半導体基板およびハードマスク材料層２２０ａの一実施形態を示す断面図である。ドープされた領域２０２ａ上に、ＳｉＮまたは他の好適な材料といったハードマスク材料を堆積させて、ハードマスク材料層を設ける。該ハードマスク材料層は、化学気相成長法（ＣＶＤ）、高濃度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）、原子層堆積法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、物理的気相成長法（ＰＶＤ）、ジェット気相成長法（ＪＶＰ）、または、他の好適な堆積技術を用いて堆積される。その後、上記ハードマスク材料層に、フォトリソグラフィープロセスまたは他の好適なプロセスを用いてパターン形成を施し、ドープされた領域２０２ａの一部を露出させるようにエッチングして、ハードマスク材料層２２０ａを設ける。一実施形態では、ハードマスク材料層２２０ａは、ハードマスク材料の各ラインを含んでいる。
【００６６】
図８は、ドープされた領域２０２ａをエッチングした後の、基板２１２ａ、ドープされた各半導体ライン２０２、および、ハードマスク材料層２２０ａの一実施形態を示す断面図である。ドープされた領域２０２ａの露出した部分をエッチングして、各開口部２２１を設ける。一実施形態では、各開口部２２１は各トレンチである。一実施形態では、ドープされた領域２０２ａの露出した部分をエッチングして、半導体材料部２０２を基板２１２ａ上に残した状態で開口部２２１を設ける。一実施形態では、各開口部２２１の下方の基板２１２ａの各部分も、エッチングする。その後、基板２１２ａをドープして、ドープされた各半導体ライン２０２間の漏れ電流を最小化する。
【００６７】
図９は、基板２１２ａ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、クラッディング材料層２２２ａ、および、誘電材料層２２４ａの一実施形態を示す断面図である。ハードマスク材料層２２０ａおよびドープされた各半導体ライン２０２の露出した各部分、および、基板２１２ａ上に、Ｃ、ＴｉＮ、または、他の好適な導電性材料といったクラッディング材料を堆積させて、クラッディング材料層２２２ａを設ける。クラッディング材料層２２２ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００６８】
クラッディング材料層２２２ａ上に、ＳｉＯ2、ＳｉＮ、非導電性アモルファス炭素、または、他の好適な誘電材料といった誘電材料を堆積させて、誘電材料層２２４ａを設ける。誘電材料層２２４ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００６９】
図１０Ａは、誘電材料層２２４ａ、および、クラッディング材料層２２２ａをエッチングした後の、基板２１２ａ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、クラッディング材料層２２２ｂ、および、誘電材料層２２４ｂの一実施形態を示す断面図である。開口部２２１の底部において、誘電材料層２２４ａおよびクラッディング材料層２２２ａの各部分を選択的にエッチングし、ドープされた各半導体ライン２０２をそれぞれ部分的に露出させると共に、誘電材料層２２４ｂおよびクラッディング材料層２２２ｂを設ける。
【００７０】
図１０Ｂは、誘電材料層２２４ａ、および、クラッディング材料層２２２ａをエッチングした後の、基板２１２ａ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、クラッディング材料層２２２ｃ、および、誘電材料層２２４ｃの他の一実施形態を示す断面図である。本実施形態では、誘電材料層２２４ａおよびクラッディング材料層２２２ａをスペーサエッチングして、ハードマスク材料層２２０ａ、および、ドープされた各半導体ライン２０２の部分を露出させて、誘電材料層２２４ｃおよびクラッディング材料層２２２ｃを設ける。以下の図１１および図１２は、誘電材料層２２４ｃおよびクラッディング材料層２２２ｃを含んでいるが、図１０Ａに関連して説明した、誘電材料層２２４ｂおよびクラッディング材料層２２２ｂを、誘電材料層２２４ｃおよびクラッディング材料層２２２ｃの代わりに用いてもよい。
【００７１】
図１１は、ドープされた各半導体ライン２０２、および、基板２１２ａの各部分をエッチングした後の、基板２１２ｂ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、クラッディング材料層２２２ｃ、および、誘電材料層２２４ｃの一実施形態を示す断面図である。ドープされた各半導体ライン２０２の露出した部分と、任意により基板２１２ａの基層部とをエッチングして、開口部２２８および基板２１２ｂを設ける。
【００７２】
図１２は、基板２１２ｂ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、クラッディング材料層２２２ｃ、誘電材料層２２４ｃ、ＳＴＩパッシベーション材料部２３０ａ、および、ＳＴＩ充填材料部２１６ａの一実施形態を示す断面図である。誘電材料層２２４ｃおよび基板２１２ｂにＳＴＩパッシベーションプロセスを行って、誘電材料層２２４ｃおよび基板２１２ｂの露出した表面を酸化させて、ＳＴＩパッシベーション材料部２３０ａを設ける。一実施形態では、上記ＳＴＩパッシベーションプロセス中に、２２３で示したクラッディング材料層２２２ｃの一部も酸化させてよい。
【００７３】
ハードマスク材料層２２０ａ、クラッディング材料層２２２ｃ、誘電材料層２２４ｃ、ＳＴＩパッシベーション材料部２３０ａの露出した各部分上に、ＳｉＯ2、フッ素化されたシリカグラス（ＦＳＧ）、ホウ素−リンケイ酸塩ガラス（ＢＰＳＧ）、ホウ素ケイ酸塩ガラス（ＢＳＧ）、または、他の好適な誘電材料といったＳＴＩ充填材料を堆積させて、ＳＴＩ充填材料部２１６ａを設ける。ＳＴＩ充填材料部２１６ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、スピンオン、または、他の好適な堆積技術を用いて堆積される。
【００７４】
図１３は、平坦化処理後の、基板２１２ｂ、ドープされた各半導体ライン２０２、導電性クラッディング部２０３、誘電材料部２２４、ＳＴＩパッシベーション材料部２３０ｂ、および、ＳＴＩ充填材料部２１６の一実施形態を示す断面図である。ＳＴＩ充填材料部２１６ａ、ハードマスク材料層２２０ａ、クラッディング材料層２２２ｃ、誘電材料層２２４ｃ、および、ＳＴＩパッシベーション材料部２３０ａを平坦化して、ドープされた各半導体ライン２０２を露出させ、導電性クラッディング部２０３、誘電材料部２２４、ＳＴＩパッシベーション材料部２３０ｂ、および、ＳＴＩ充填材料部２１６を設ける。ＳＴＩ充填材料部２１６ａ、ハードマスク材料層２２０ａ、クラッディング材料層２２２ｃ、誘電材料層２２４ｃ、および、ＳＴＩパッシベーション材料部２３０ａは、化学機械的平坦化法（ＣＭＰ）または他の好適な平坦化技術を用いて平坦化して、図３Ａに関連して既に説明した、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２を設ける。
【００７５】
以下の図１４〜図１９は、図３Ａに関連して既に説明した導電性クラッディング部２０３を含む、ドープされた各半導体ライン２０２の製造工程の各実施形態を示す図である。この製造プロセスは、図６および図７に関連して既に説明したように開始される。
【００７６】
図１４は、ドープされた領域２０２ａおよび基板２１２ａをエッチングした後の、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、および、ハードマスク材料層２２０ａの一実施形態を示す断面図である。ドープされた領域２０２ａの露出した部分、および、基板２１２ａの基層部分をエッチングして、各開口部２３２、ドープされた各半導体ライン２０２ｂ、および、基板２１２ｃを設ける。一実施形態では、各開口部２３２は、それぞれトレンチである。
【００７７】
図１５は、基板２１２ｃ、ドープされた半各導体ライン２０２ｂ、ハードマスク材料層２２０ａ、ＳＴＩパッシベーション材料部２３０ａ、および、ＳＴＩ充填材料部２１６ｂの一実施形態を示す断面図である。ハードマスク材料層２２０ａ、ドープされた各半導体ライン２０２ｂ、および、基板２１２ｃの露出した各部分に、ＳＴＩパッシベーションプロセスを行って、ハードマスク材料層２２０ａ、ドープされた各半導体ライン２０２ｂ、および、基板２１２ｃの露出した表面を酸化させて、ＳＴＩパッシベーション材料を設ける。
【００７８】
上記ＳＴＩパッシベーション材料の上に、ＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、または、他の好適な誘電材料といったＳＴＩ充填材料を堆積させる。上記ＳＴＩ充填材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、スピンオン、または、他の好適な堆積技術を用いて堆積される。その後、上記ＳＴＩ充填材料および上記ＳＴＩパッシベーション材料を平坦化してハードマスク材料層２２０ａを露出させて、ＳＴＩパッシベーション材料部２３０ａおよびＳＴＩ充填材料部２１６ｂを設ける。上記ＳＴＩ充填材料および上記ＳＴＩパッシベーション材料は、ＣＭＰまたは他の好適な平坦化技術を用いて平坦化される。
【００７９】
図１６は、ＳＴＩパッシベーション材料部２３０ａ、および、ＳＴＩ充填材料部２１６ｂをエッチングした後の、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、ハードマスク材料層２２０ａ、ＳＴＩパッシベーション材料部２３０ｂ、および、ＳＴＩ充填材料部２１６の一実施形態を示す断面図である。ＳＴＩパッシベーション材料部２３０ａ、および、ＳＴＩ充填材料部２１６ｂを、ＣＭＰディッシング法、ＨＰ浸漬法、選択エッチング法、または、他の好適な技術を用いてエッチングして、ハードマスク材料層２２０ａの各側壁を露出させて、ＳＴＩパッシベーション材料部２３０ｂ、および、ＳＴＩ充填材料部２１６を設ける。
【００８０】
図１７は、ハードマスク材料層２２０ａをエッチングした後の、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、ハードマスク材料層２２０ｂ、ＳＴＩパッシベーション材料部２３０ｂ、および、ＳＴＩ充填材料部２１６の一実施形態を示す断面図である。ハードマスク材料層２２０ａを、リセスエッチング法または他の好適な技術を用いてエッチングして、ドープされた各半導体ライン２０２ｂを部分的に露出させる。
【００８１】
図１８は、ドープされた各半導体ライン２０２ｂをエッチングした後の、基板２１２ｄ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ｂ、ＳＴＩパッシベーション材料部２３０ｂ、および、ＳＴＩ充填材料部２１６の一実施形態を示す断面図である。ドープされた各半導体ライン２０２ｂの露出した部分、および、任意のより基板２１２ｃの基層部分を所望の深度に選択的にエッチングして、各開口部２３４、ドープされた各半導体ライン２０２、および、任意により基板２１２ｄを設ける。
【００８２】
図１９は、基板２１２ｄ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ｂ、ＳＴＩパッシベーション材料部２３０ｂ、ＳＴＩ充填材料部２１６、および、クラッディング材料部２２２ｄの一実施形態を示す断面図である。ハードマスク材料層２２０ｂ、ドープされた各半導体ライン２０２、ＳＴＩパッシベーション材料部２３０ｂ、ＳＴＩ充填材料部２１６の露出した各部分上に、Ｃ、ＴｉＮ、または、他の好適な導電性材料といったクラッディング材料を堆積させ、クラッディング材料部２２２ｄを設ける。クラッディング材料部２２２ｄは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００８３】
その後、クラッディング材料部２２２ｄおよびハードマスク材料層２２０ｂを平坦化して、ドープされた各半導体ライン２０２およびＳＴＩ充填材料部２１６を露出させて、図３Ａに関連して既に説明した、導電性クラッディング部２０３を備えるドープされた半導体ライン２０２を設ける。クラッディング材料部２２２ｄおよびハードマスク材料層２２０ｂは、ＣＭＰまたは他の好適な技術を用いて平坦化される。
【００８４】
以下の図２０Ａ〜図２４は、図５に関連して既に説明した、導電性クラッディング部２０５を含むドープされた各半導体ライン２０２の製造工程の各実施形態を示す図である。この製造プロセスは、図６、図７、図１４、および、図１５に関連して説明したように開始される。
【００８５】
図２０Ａは、エッチング工程後の、基板２１２ｃ、ドープされた半導体ライン２０２ｂ、ＳＴＩパッシベーション材料部２３０ｃ、および、ＳＴＩ充填材料部２１６ｃの一実施形態を示す断面図である。ＳＴＩパッシベーション材料部２３０ａおよびＳＴＩ充填材料部２１６ｂを所望の深さにエッチングして、各開口部２３６ａ、ＳＴＩパッシベーション材料部２３０ｃ、および、ＳＴＩ充填材料部２１６ｃを設ける。一実施形態では、各開口部２３６ａが、ドープされた各半導体ライン２０２ｂの各側壁の一部を露出させる。ハードマスク材料層２２０ａを除去して、ドープされた各半導体ライン２０２ｂの各頂部を露出させる。
【００８６】
図２０Ｂは、エッチング工程後の、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、ＳＴＩパッシベーション材料部２３０ｄ、および、ＳＴＩ充填材料部２１６ｄの他の実施形態を示す断面図である。ＳＴＩパッシベーション材料部２３０ａおよびＳＴＩ充填材料部２１６ｂを所望の深さにエッチングして、各開口部２３６ｂ、ＳＴＩパッシベーション材料部２３０ｄ、および、ＳＴＩ充填材料部２１６ｄを設ける。本実施形態では、各開口部２３６ｂが、ドープされた各半導体ライン２０２ｂの各側壁を露出させる。ハードマスク材料層２２０ａを除去して、ドープされた各半導体ライン２０２ｂの各頂部を露出させる。
【００８７】
図２０Ｃは、エッチング工程後の、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、ＳＴＩパッシベーション材料部２３０ｅ、および、ＳＴＩ充填材料部２１６ｅのさらに他の実施形態を示す断面図である。ＳＴＩパッシベーション材料部２３０ａおよびＳＴＩ充填材料部２１６ｂを所望の深さにエッチングして、各開口部２３６ｃ、ＳＴＩパッシベーション材料部２３０ｅ、および、ＳＴＩ充填材料部２１６ｅを設ける。本実施形態では、各開口部２３６ｃが、ドープされた各半導体ライン２０２ｂの各側壁を露出させると共に、基板２１２ｃの各側壁の一部を露出させる。ハードマスク材料層２２０ａを除去して、ドープされた各半導体ライン２０２ｂの各頂部を露出させる。
【００８８】
各開口部２３６ａ（図２０Ａ）、各開口部２３６ｂ（図２０Ｂ）、および、各開口部２３６ｃ（図２０Ｃ）の各深度は、プロセスおよびパフォーマンスの最適化に基づいて、および／または、ドープされた各半導体ライン２０２のドーピングプロファイルに基づいて選択される。クラッディングラインと基板２１２ｃとが直接接触していることによって、互いに隣り合うドープされた各半導体ライン２０２ｂ間には、望ましくない漏れ電流が生じる。従って、基板２１２ｃを適切にドープして、漏れ電流を最小化する。例えば、ｐ型ドープされた基板２１２ｄでは、ライン状の各クラッディング材料部２２２ｄは、ｎ型ドープされた各領域によって包囲されていてよい。
【００８９】
以下の図２１および図２２は、図２０Ａに示したＳＴＩパッシベーション材料部２３０ｃおよびＳＴＩ充填材料部２１６ｃを含むが、これらＳＴＩパッシベーション材料部２３０ｃおよびＳＴＩ充填材料部２１６ｃの代わりに、図２０Ｂに示したＳＴＩパッシベーション材料部２３０ｄおよびＳＴＩ充填材料部２１６ｄ、または、図２０Ｃに示したＳＴＩパッシベーション材料部２３０ｅおよびＳＴＩ充填材料部２１６ｅを用いてもよい。
【００９０】
図２１は、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、ＳＴＩパッシベーション材料部２３０ｃ、ＳＴＩ充填材料部２１６ｃ、および、スペーサ材料層２３８ａの一実施形態を示す断面図である。ドープされた各半導体ライン２０２ｂ、ＳＴＩパッシベーション材料部２３０ｃ、および、ＳＴＩ充填材料部２１６ｃの露出した各部分上に、ＳｉＮ、または、他の好適なスペーサ材料といったスペーサ材料を堆積させて、スペーサ材料層２３８ａを設ける。スペーサ材料部２３８ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００９１】
図２２は、スペーサ材料層２３８ａをエッチングした後の、基板２１２ｃ、ドープされた各半導体ライン２０２ｂ、ＳＴＩパッシベーション材料部２３０ｃ、ＳＴＩ充填材料部２１６ｃ、および、スペーサ材料層２３８ｂの一実施形態を示す断面図である。スペーサ材料部２３８ａをエッチングして、ＳＴＩ充填材料部２１６ｃの一部を露出させると共に、スペーサ材料層２３８ｂを設ける。
【００９２】
図２３は、ＳＴＩパッシベーション材料部２３０ｃ、ＳＴＩ充填材料部２１６ｃ、ドープされた各半導体ライン２０２ｂ、および、任意により基板２１２ｃをエッチングした後の、基板２１２ｅ、ドープされた各半導体ライン２０２ｃ、ＳＴＩパッシベーション材料部２３０ｆ、ＳＴＩ充填材料部２１６ｆ、および、スペーサ材料層２３８ｂの一実施形態を示す断面図である。ＳＴＩパッシベーション材料部２３０ｃ、および、ＳＴＩ充填材料部２１６ｃをエッチングして、ドープされた各半導体ライン２０２ｂを部分的に露出させて、ＳＴＩパッシベーション材料部２３０ｆ、および、ＳＴＩ充填材料部２１６ｆを設ける。その後、ドープされた各半導体ライン２０２ｂの露出した部分、および、任意により基板２１２ｃの隣接し合う部分を選択的にエッチングして、開口部２４０、および、ドープされた各半導体ライン２０２ｃ、および、任意により基板２１２ｅを設ける。
【００９３】
図２４は、基板２１２ｅ、ドープされた各半導体ライン２０２ｃ、ＳＴＩパッシベーション材料部２３０ｆ、ＳＴＩ充填材料部２１６ｆ、スペーサ材料層２３８ｂ、および、クラッディング材料部２２２ｅの一実施形態を示す断面図である。スペーサ材料層２３８ｂ、ドープされた各半導体ライン２０２ｃ、ＳＴＩパッシベーション材料部２３０ｆ、ＳＴＩ充填材料部２１６ｆ、および、基板２１２ｅの露出した各部分上に、Ｃ、ＴｉＮ、または、他の好適な導電性材料といったクラッディング材料を堆積させて、クラッディング材料部２２２ｅを設ける。クラッディング材料部２２２ｅは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００９４】
クラッディング材料部２２２ｅをエッチングして、ＳＴＩ充填材料部２１６ｆを露出させる。その後、製造プロセスを、図１２および図１３に関連して既に説明したように続行して、導電性クラッディング部を含むドープされた各半導体ライン２０２ｃを設ける。このドープされた各半導体ライン２０２ｃは、図５に関連して既に説明した、導電性クラッディング部２０５を含むドープされた半導体ライン２０２と同様なものである。
【００９５】
以下の図２５〜図３１は、図３Ａに関連して既に説明した、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２の製造工程の各実施形態をそれぞれ示す図である。この製造プロセスは、図６、図７、および、図１４に関連して既に説明したように開始される。
【００９６】
図２５は、基板２１２ｃ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、犠牲材料層２４２ａ、および、スペーサ材料層２４４ａの一実施形態を示す断面図である。ハードマスク材料層２２０ａ、ドープされた各半導体ライン２０２、および、基板２１２ｃの露出した各部分上に、ＳｉＯ2または他の好適な材料といった犠牲材料を堆積させて、犠牲材料層２４２ａを設ける。犠牲材料層２４２ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００９７】
犠牲材料層２４２ａ上に、ＳｉＮ、または、他の好適なスペーサ材料といったスペーサ材料を堆積させて、スペーサ材料層２４４ａを設ける。スペーサ材料層２４４ａは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【００９８】
図２６は、スペーサ材料層２４４ａをエッチングした後の、基板２１２ｃ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、犠牲材料層２４２ａ、および、各スペーサ２４４ｂの一実施形態を示す断面図である。スペーサ材料層２４４ａをスペーサエッチングして、犠牲材料層２４２ａを部分的に露出させて、各スペーサ２４４ｂを設ける。
【００９９】
図２７は、犠牲材料層２４２ａおよび基板２１２ｃをエッチングした後の、基板２１２ｆ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、犠牲材料層２４２ｂ、および、各スペーサ２４４ｂの一実施形態を示す断面図である。犠牲材料層２４２ａの露出した水平部分をエッチングして、ハードマスク材料層２２０ａおよび基板２１２ｃを露出させて、犠牲材料層２４２ｂを設ける。基板２１２ｃの露出部分を任意によりエッチングして、各開口部２４６および基板２１２ｆを設ける。
【０１００】
図２８は、基板２１２ｆ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、犠牲材料層２４２ｂ、各スペーサ２４４ｂ、ＳＴＩパッシベーション材料部２３０ｇ、および、ＳＴＩ充填材料部２１６ｇの一実施形態を示す断面図である。犠牲材料層２４２ｂ、各スペーサ２４４ｂ、および、基板２１２ｆの露出した各部分にＳＴＩパッシベーションプロセスを行い、犠牲材料層２４２ｂ、各スペーサ２４４ｂ、および、基板２１２ｆの露出した表面を酸化させて、ＳＴＩパッシベーション材料部を設ける。
【０１０１】
上記ＳＴＩパッシベーション材料部上に、ＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、または、他の好適な誘電材料といったＳＴＩ充填材料を堆積させる。上記ＳＴＩパッシベーション材料は、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、スピンオン、または、他の好適な堆積技術を用いて堆積される。その後、上記ＳＴＩ充填材料および上記ＳＴＩパッシベーション材料を平坦化して、ハードマスク材料層２２０ａを露出させて、ＳＴＩパッシベーション材料部２３０ｇ、および、ＳＴＩ充填材料部２１６ｇを設ける。上記ＳＴＩ充填材料部および上記ＳＴＩパッシベーション材料部は、ＣＭＰまたは他の好適な平坦化技術を用いて平坦化される。
【０１０２】
図２９は、犠牲材料層２４２ｂをエッチングした後の、基板２１２ｆ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、犠牲材料層２４２ｃ、各スペーサ２４４ｂ、ＳＴＩパッシベーション材料部２３０ｇ、および、ＳＴＩ充填材料部２１６ｇの一実施形態を示す断面図である。犠牲材料層２４２ｂをエッチングして、所望の深度を有する各開口部２４８を設けると共に、犠牲材料層２４２ｃを設ける。
【０１０３】
図３０は、基板２１２ｆ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、犠牲材料層２４２ｃ、各スペーサ２４４ｂ、ＳＴＩパッシベーション材料部２３０ｇ、ＳＴＩ充填材料部２１６ｇ、および、クラッディング材料部２２２ｆの一実施形態を示す断面図である。ハードマスク材料層２２０ａ、ドープされた各半導体ライン２０２、犠牲材料層２４２ｃ、ＳＴＩパッシベーション材料部２３０ｇ、ＳＴＩ充填材料部２１６ｇ、および、基板２１２ｆの露出した各部分上に、Ｃ、ＴｉＮ、または、他の好適な導電性材料といったクラッディング材料を堆積させて、クラッディング材料部２２２ｆを設ける。クラッディング材料部２２２ｆは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、または、他の好適な堆積技術を用いて堆積される。
【０１０４】
図３１は、平坦化処理後の、基板２１２ｆ、ドープされた各半導体ライン２０２、犠牲材料層２４２ｃ、各スペーサ２４４ｃ、ＳＴＩパッシベーション材料部２３０ｈ、ＳＴＩ充填材料部２１６、および、導電性クラッディング部２０３の一実施形態を示す断面図である。クラッディング材料部２２２ｆ、ハードマスク材料層２２０ａ、各スペーサ２４４ｂ、ＳＴＩパッシベーション材料部２３０ｇ、および、ＳＴＩ充填材料部２１６ｇを平坦化して、ドープされた各半導体ライン２０２を露出させて、導電性クラッディング部２０３、各スペーサ２４４ｃ、ＳＴＩパッシベーション材料部２３０ｈ、および、ＳＴＩ充填材料部２１６を設ける。この、クラッディング材料部２２２ｆ、ハードマスク材料層２２０ａ、各スペーサ２４４ｂ、ＳＴＩパッシベーション材料部２３０ｇ、および、ＳＴＩ充填材料部２１６ｇは、ＣＭＰまたは他の好適な平坦化技術を用いて平坦化され、図３Ａに関連して既に説明した、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２を設ける。
【０１０５】
図３２は、平坦化処理後の、基板２１２ｆ、ドープされた各半導体ライン２０２、各スペーサ２４４ｃ、ＳＴＩパッシベーション材料部２３０ｈ、ＳＴＩ充填材料部２１６、および、導電性クラッディング部２２２ｇの他の一実施形態を示す断面図である。本実施形態は、図３１に関連して既に説明した実施形態に相似しているが、本実施形態では、犠牲材料層２４２ｂが完全に除去されて導電性クラッディング部２２２ｇに置き換えられている点が相違している。基板２１２ｆを適切にドープして、ドープされた各半導体ライン２０２間の漏れ電流を最小化する。
【０１０６】
図３３は、平坦化処理後の、基板２１２ｇ、ドープされた各半導体ライン２０２、各スペーサ２４４ｄ、ＳＴＩパッシベーション材料部２３０ｈ、ＳＴＩ充填材料部２１６、および、導電性クラッディング部２２２ｈの他の一実施形態を示す断面図である。本実施形態は、図３１に関連して既に説明した実施形態に相似しているが、本実施形態では、導電性クラッディング部２２２ｈおよび各スペーサ２４４ｄはどちらも、ドープされた各半導体ライン２０２と同じ高さを有している点が相違している。本実施形態では、上記犠牲材料層は完全に除去されて、導電性クラッディング部２２２ｈに置き換えられている。基板２１２ｇを適切にドープして、ドープされた各半導体ライン２０２間の漏れ電流を最小化する。
【０１０７】
図３４は、平坦化処理後の、基板２１２ｇ、ドープされた各半導体ライン２０２、各スペーサ２４４ｅ、ＳＴＩパッシベーション材料部２３０ｈ、ＳＴＩ充填材料部２１６、および、導電性クラッディング部２２２ｉのさらに他の一実施形態を示す断面図である。本実施形態は、図３３に関連して既に説明した実施形態に相似しているが、本実施形態がドープされた追加領域２５０を含む点が相違している。本一実施形態では、ドープされた半導体ライン２０２は、Ｎ+型ドープされた下部領域、および、Ｎ-型ドープされた上部領域を含む。上記Ｎ-型ドープされた上部領域は、Ｐ型ドープされた領域２５０に接触している。ドープされた半導体ライン２０２およびＰ型ドープされた領域２５０をどちらも上記基板からエッチングする。その後、Ｐ型ドープされた領域２５０をエッチングして、導電性クラッディング部２２２ｉを含むドープされた半導体ライン２０２に接触している個々のダイオードを設ける。
【０１０８】
以下の図３５〜図３８は、図３Ａに関連して既に説明した、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２の製造工程の各実施形態を示す図である。この製造プロセスは、図６〜図８に関連して既に説明したように開始される。
【０１０９】
図３５は、基板２１２ａ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、および、ガス浸漬レーザドープされた（ＧＩＬＤ）材料層２５２の一実施形態を示す断面図である。ドープされた各半導体ライン２０２および任意により基板２１２ａの露出した各部分に、ガス浸漬レーザドーピングプロセスを行う。一実施形態では、上記ＧＩＬＤプロセスにおいてＢＣｌ3をドーパントとして用いて、ＧＩＬＤ材料層２５２を設ける。
【０１１０】
図３６は、ＧＩＬＤ材料層２５２、および、基板２１２ａをエッチングした後の、基板２１２ｈ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、および、導電性クラッディング部２０３の一実施形態を示す断面図である。ＧＩＬＤ材料層２５２の水平部分をエッチングして、ドープされた各半導体ライン２０２を部分的に露出させると共に、導電性クラッディング部２０３を設ける。その後、ドープされた各半導体ライン２０２の露出した部分、および、基板２１２ａの基層部分をエッチングして、各開口部２５４を設けると共に、基板２１２ｈを設ける。
【０１１１】
図３７は、基板２１２ｈ、ドープされた各半導体ライン２０２、ハードマスク材料層２２０ａ、導電性クラッディング部２０３、ＳＴＩパッシベーション材料部２３０ｉ、および、ＳＴＩ充填材料部２１６ｈの一実施形態を示す断面図である。ハードマスク材料層２２０ａ、導電性クラッディング部２０３、および、基板２１２ｈの露出した各部分にＳＴＩパッシベーションプロセスを行い、ハードマスク材料層２２０ａ、導電性クラッディング部２０３、および、基板２１２ｈの露出した表面を酸化させて、ＳＴＩパッシベーション材料部２３０ｉを設ける。
【０１１２】
ハードマスク材料層２２０ａおよびＳＴＩパッシベーション材料部２３０ｉの露出した各部分上に、ＳｉＯ2、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、または、他の好適な誘電材料といったＳＴＩ充填材料を堆積させて、ＳＴＩ充填材料部２１６ｈを設ける。ＳＴＩ充填材料部２１６ｈは、ＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、スピンオン、または、他の好適な堆積技術を用いて堆積される。他の一実施形態では、ガス浸漬レーザドーピングプロセスを行う前に、上記ＳＴＩ領域を形成する。
【０１１３】
図３８は、平坦化処理後の、基板２１２ｈ、ドープされた各半導体ライン２０２、導電性クラッディング部２０３、ＳＴＩパッシベーション材料部２３０ｊ、および、ＳＴＩ充填材料部２１６の一実施形態を示す断面図である。ＳＴＩ充填材料部２１６ｈ、ハードマスク材料層２２０ａ、ＳＴＩパッシベーション材料部２３０ｉを平坦化して、ドープされた各半導体ライン２０２を露出させて、ＳＴＩパッシベーション材料部２３０ｊ、および、ＳＴＩ充填材料部２１６を設ける。この、ＳＴＩ充填材料部２１６ｈ、ハードマスク材料層２２０ａ、ＳＴＩパッシベーション材料部２３０ｉは、ＣＭＰまたは他の好適な平坦化技術を用いて平坦化され、図３Ａに関連して既に説明した、導電性クラッディング部２０３を含むドープされた各半導体ライン２０２が形成される。
【０１１４】
他の一実施形態では、図１９に関連して既に説明したクラッディング材料部２２２ｄの堆積工程の代わりに、上記ＧＩＬＤプロセスを用いて、該ＧＩＬＤプロセスの後に誘電材料の充填工程を行ってもよい。他の一実施形態では、図３０に関連して既に説明したクラッディング材料部２２２ｆの堆積工程の代わりに、上記ＧＩＬＤプロセスを用いて、該ＧＩＬＤプロセスの後に誘電材料の充填工程を行ってもよい。
【０１１５】
各実施形態は、導電性クラッディング部を含むドープされた各半導体ラインを提供するものである。上記各ラインを、メモリセルのアレイ内でメモリセルの各選択ラインとして用いてよい。上記各ラインは、クラッディングされていない各ラインと比べると達成され得る電流密度が高く、メモリアレイ内におけるダイオードの各選択デバイス間のクロストークを低減する。さらに、上記各ラインは、低い抵抗率を有しているので、後工程（ＢＥＯＬ）での各金属層へのスティッチ接続に費やす領域無しにて該ラインを用いることが可能となる。
【０１１６】
本明細書に記載した特定の各実施形態は、実質的には、相変化メモリ素子を用いることに焦点を当てているが、本発明は、任意の好適な抵抗メモリ素子または抵抗率変動メモリ素子に適用可能である。さらに、これら各実施形態は、ダイオードまたはトランジスタといった能動素子に接続される導電線を用いる任意の好適な集積回路にも適用可能である。
【０１１７】
特定の各実施形態について図示および説明してきたが、これら図示および説明した特定の各実施形態を、本発明の範囲から逸脱することなく、様々な代替例および／または同等な実施形態に置き換えてもよいことは、当業者には明らかであろう。本願は、本明細書内で説明した特定の各実施形態の任意の変更または変形を対象とすることを意図するものである。従って、本発明は、添付の特許請求の範囲およびそれと同等なものによってのみ限定されることを意図するものである。
【図面の簡単な説明】
【０１１８】
【図１】本発明に係るシステムの一実施形態を示すブロック図である。
【図２Ａ】本発明に係るメモリデバイスの一実施形態を示す図である。
【図２Ｂ】本発明に係るメモリデバイスの他の一実施形態を示す図である。
【図３Ａ】本発明に係る導電性クラッディング部を含むドープされた半導体ラインの一実施形態を示す斜視図である。
【図３Ｂ】本発明に係る導電性クラッディング部を含むドープされた各半導体ラインの一実施形態を示す断面図である。
【図４】本発明に係る導電性クラッディング部を含むドープされた半導体ラインの他の一実施形態を示す斜視図である。
【図５】本発明に係る導電性クラッディング部を含むドープされた半導体ラインのさらに他の一実施形態を示す斜視図である。
【図６】本発明に係るドープされた半導体基板の一実施形態を示す断面図である。
【図７】上記ドープされた半導体基板、および、ハードマスク材料層の一実施形態を示す断面図である。
【図８】上記ドープされた半導体基板をエッチングした後の、基板、ドープされた各半導体ライン、および、ハードマスク材料層の一実施形態を示す断面図である。
【図９】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、クラッディング材料層、および、誘電材料層の一実施形態を示す断面図である。
【図１０Ａ】上記誘電材料層、および、上記クラッディング材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、クラッディング材料層、および、誘電材料層の一実施形態を示す断面図である。
【図１０Ｂ】上記誘電材料層、および、上記クラッディング材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、クラッディング材料層、および、誘電材料層の他の一実施形態を示す断面図である。
【図１１】上記ドープされた各半導体ラインおよび上記基板の部分的にエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、クラッディング材料層、および、誘電材料層の一実施形態を示す断面図である。
【図１２】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記クラッディング材料層、上記誘電材料層、浅いトレンチアイソレーション（ＳＴＩ）パッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１３】上記一実施形態への平坦化処理後の、基板、ドープされた各半導体ライン、クラッディング材料層、誘電材料層、ＳＴＩパッシベーション材料層、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１４】上記ドープされた半導体基板をエッチングした後の、基板、ドープされた各半導体ライン、および、ハードマスク材料層の一実施形態を示す断面図である。
【図１５】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１６】上記ＳＴＩパッシベーション材料、および、上記ＳＴＩ充填材料をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１７】上記ハードマスク材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１８】上記ドープされた各半導体ラインをエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１９】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記ＳＴＩパッシベーション材料、上記ＳＴＩ充填材料、および、クラッディング材料の一実施形態を示す断面図である。
【図２０Ａ】エッチング工程の後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図２０Ｂ】エッチング工程の後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の他の一実施形態を示す断面図である。
【図２０Ｃ】エッチング工程の後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料のさらに他の一実施形態を示す断面図である。
【図２１】上記基板、上記ドープされた各半導体ライン、上記ＳＴＩパッシベーション材料、上記ＳＴＩ充填材料、および、スペーサ材料層の一実施形態を示す断面図である。
【図２２】上記スペーサ材料層をエッチングした後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料、ＳＴＩ充填材料、および、スペーサ材料層の一実施形態を示す断面図である。
【図２３】上記ＳＴＩパッシベーション材料、上記ＳＴＩ充填材料、上記ドープされた各半導体ライン、および、上記基板をエッチングした後の、基板、ドープされた各半導体ライン、ＳＴＩパッシベーション材料、ＳＴＩ充填材料、および、スペーサ材料層の一実施形態を示す断面図である。
【図２４】上記基板、上記ドープされた各半導体ライン、上記ＳＴＩパッシベーション材料、上記ＳＴＩ充填材料、上記スペーサ材料層、および、クラッディング材料の一実施形態を示す断面図である。
【図２５】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、犠牲材料層、および、スペーサ材料層の一実施形態を示す断面図である。
【図２６】上記スペーサ材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、犠牲材料層、および、各スペーサの一実施形態を示す断面図である。
【図２７】上記犠牲材料層および上記基板をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、犠牲材料層、および、各スペーサの一実施形態を示す断面図である。
【図２８】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記犠牲材料層、上記スペーサ、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図２９】上記犠牲材料層をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、犠牲材料層、各スペーサ、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図３０】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記犠牲材料層、上記スペーサ、上記ＳＴＩパッシベーション材料、上記ＳＴＩ充填材料、および、クラッディング材料の一実施形態を示す断面図である。
【図３１】平坦化処理後の、基板、ドープされた各半導体ライン、犠牲材料層、各スペーサ、ＳＴＩパッシベーション材料、ＳＴＩ充填材料、および、導電性クラッディングの一実施形態を示す断面図である。
【図３２】平坦化処理後の、基板、ドープされた各半導体ライン、各スペーサ、ＳＴＩパッシベーション材料、ＳＴＩ充填材料、および、導電性クラッディングの他の一実施形態を示す断面図である。
【図３３】平坦化処理後の、基板、ドープされた各半導体ライン、各スペーサ、ＳＴＩパッシベーション材料、ＳＴＩ充填材料、および、導電性クラッディングのさらに他の一実施形態を示す断面図である。
【図３４】平坦化処理後の、基板、ドープされた各半導体ライン、各スペーサ、ＳＴＩパッシベーション材料、ＳＴＩ充填材料、および、導電性クラッディングのさらに他の一実施形態を示す断面図である。
【図３５】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、および、ガス浸漬レーザドープされた材料層の一実施形態を示す断面図である。
【図３６】上記ガス浸漬レーザドープされた材料層、および、上記基板をエッチングした後の、基板、ドープされた各半導体ライン、ハードマスク材料層、および、導電性クラッディングの一実施形態を示す断面図である。
【図３７】上記基板、上記ドープされた各半導体ライン、上記ハードマスク材料層、上記導電性クラッディング、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図３８】平坦化処理後の、基板、ドープされた各半導体ライン、導電性クラッディング、ＳＴＩパッシベーション材料、および、ＳＴＩ充填材料の一実施形態を示す断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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