(57)【要約】【課題】従来のＤＣコンバータでは、負荷の消費電流の広い変動幅に対応したスイッチングパルスの制御ができなかった。【解決手段】本発明にかかるＤＣコンバータは、出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部１０と、出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部２０と、選択信号に応じてＰＷＭパルス信号とＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路３１と、選択回路から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部４０と、選択信号を出力する切替え制御部３０と、を有し、切替え制御部３０は、選択信号が第２の状態である場合に、一測定期間内のＰＦＭパルス信号のパルス数が最大パルス数設定値以上となったことを検知して、選択信号を第１の状態に切替える。【選択図】図１
2009213228.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部と、
前記出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部と、
選択信号に応じて前記ＰＷＭパルス信号と前記ＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路と、
前記選択信号から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部と、
前記選択信号を出力する切替え制御部と、を有し、
前記切替え制御部は、前記選択信号が前記ＰＦＭパルス信号の選択を指示する第２の状態である場合に、一測定期間内の前記ＰＦＭパルス信号のパルス数が最大パルス数設定値以上となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第１の状態に切替え、前記選択信号が前記ＰＷＭパルス信号の選択を指示する第１の状態である場合に、前記ＰＷＭパルス信号のパルス幅が最小パルス幅設定値以下となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第２の状態に切替えることを特徴とするＤＣコンバータ。
【請求項２】
前記切替え制御部は、
前記ＰＷＭパルス信号のパルス幅に基づき前記選択信号の第１の状態から第２の状態への切り替えを指示する第１の切替え信号を出力するパルス数検出部と、
前記ＰＦＭパルス信号のパルスの出力間隔に基づき前記選択信号の第２の状態から第１の状態への切り替えを指示する第２の切替え信号を出力するデューティー検出部と、
前記第１の切替え信号と前記第２の切替え信号により指示された状態を保持して、保持状態を前記選択信号として出力する状態保持回路とを有し、
前記パルス数検出部は、前記一測定期間内の前記ＰＷＭパルス信号のクロック数をカウントするカウンタを有し、前記カウンタは、前記一測定期間内に最大パルス数設定値以上の前記ＰＦＭパルス信号のパルスが入力された場合に、前記第１の切替え信号の論理レベルを切替え、
前記デューティー検出部は、前記最小パルス幅設定値に相当する遅延時間で前記ＰＷＭパルス信号を遅延させて遅延ＰＷＭパルス信号を生成する遅延回路を有し、前記遅延ＰＷＭパルス信号のエッジに同期した前記ＰＷＭパルス信号の信号レベルに応じて前記第２の切替え信号の論理レベルを切替える請求項１に記載のＤＣコンバータ。
【請求項３】
前記切替え制御部は、
前記ＰＷＭパルス信号のパルス幅に基づき前記選択信号の第１の状態から第２の状態への切替えを指示する第１の切替え信号を出力するパルス数検出部と、
前記ＰＦＭパルス信号のパルス出力間隔に基づき前記選択信号の第２の状態から第１の状態への切替えを指示する第２の切替え信号を出力するデューティー検出部と、
前記第１の切替え信号と前記第２の切替え信号により指示された状態を保持して、保持状態を前記選択信号として出力する状態保持回路とを有し、
前記パルス数検出部は、前記一測定期間内の前記ＰＷＭパルス信号のクロック数をカウントするカウンタを有し、前記カウンタは、前記一測定期間内に最大パルス数設定値以上の前記ＰＦＭパルス信号のパルスが入力された場合に、前記第１の切替え信号の論理レベルを切替え、
前記デューティー検出部は、前記ＰＷＭパルス信号のエッジに同期したＰＷＭ基準クロック信号を生成するＰＷＭ基準クロック生成部を有し、前記切替え制御部は、前記最小パルス幅設定値に相当する遅延時間でＰＷＭ基準クロック信号を遅延させた遅延ＰＷＭ基準クロック信号を生成する遅延回路を有し、前記遅延ＰＷＭ基準クロック信号のエッジに同期した前記ＰＷＭパルス信号の論理レベルに応じて前記第２の切替え信号の論理レベルを切替える請求項１に記載のＤＣコンバータ。
【請求項４】
出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部と、
前記出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部と、
選択信号に応じて前記ＰＷＭパルス信号と前記ＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路と、
前記選択信号から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部と、
前記選択信号を出力する切替え制御部と、を有し、
前記切替え制御部は、前記選択信号が前記ＰＦＭパルス信号の選択を指示する第２の状態である場合に、一測定期間内の前記ＰＦＭパルス信号のパルス数が最大パルス数設定値以上となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第１の状態に切替えることを特徴とするＤＣコンバータ。
【請求項５】
前記切替え制御部は、前記一測定期間内の前記ＰＷＭパルス信号のクロック数をカウントするカウンタを有し、前記カウンタは、前記一測定期間内に前期最大パルス数設定値以上の前記ＰＦＭパルス信号のパルスが入力された場合に、前記選択信号を第１の状態に切替える請求項４に記載のＤＣコンバータ。
【請求項６】
前記ＰＦＭパルス生成部は、ＰＦＭ基準クロック信号を出力するＰＦＭ基準クロック生成部と、前記ＰＦＭ基準クロック信号を前記出力電圧の値に応じて間引き前記ＰＦＭパルス信号を生成するゲーティング回路とを有し、
前記切替え制御部は、前記ＰＦＭ基準クロックを分周して分周ＰＦＭ基準クロックを生成する分周器を有し、
前記カウンタは、前記分周ＰＦＭ基準クロック信号の論理レベルに応じてリセットされ、
前記一測定期間は、前記カウンタのリセットが解除されてから次のリセット状態に至る期間により設定される請求項５に記載のＤＣコンバータ。
【請求項７】
出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部と、
前記出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部と、
選択信号に応じて前記ＰＷＭパルス信号と前記ＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路と、
前記選択信号から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部と、
前記選択信号を出力する切替え制御部と、を有し、
前記切替え制御部は、前記選択信号が前記ＰＷＭパルス信号の選択を指示する第１の状態である場合に、前記ＰＷＭパルス信号のパルス幅が最小パルス幅設定値以下となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第２の状態に切替えることを特徴とするＤＣコンバータ。
【請求項８】
前記切替え制御部は、前記最小パルス幅設定値に相当する遅延時間で前記ＰＷＭパルス信号を遅延させて遅延ＰＷＭパルス信号を生成する遅延回路を有し、前記遅延ＰＷＭパルス信号のエッジに同期した前記ＰＷＭパルス信号の信号レベルに応じて前記選択信号を前記第２の状態とする請求項７に記載のＤＣコンバータ。
【請求項９】
前記ＰＷＭパルス生成部は、前記ＰＷＭパルス信号のエッジに同期したＰＷＭ基準クロック信号を生成するＰＷＭ基準クロック生成部を有し、前記切替え制御部は、前記最小パルス幅設定値に相当する遅延時間でＰＷＭ基準クロック信号を遅延させた遅延ＰＷＭ基準クロック信号を生成する遅延回路を有し、前記遅延ＰＷＭ基準クロック信号のエッジに同期した前記ＰＷＭパルス信号の論理レベルに応じて前記選択信号を前記第２の状態とする請求項７に記載のＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明にかかるＤＣコンバータは、特にＰＷＭ（Pulse Width Modulation）パルス信号による第１の駆動方式とＰＦＭ（Pulse Frequency Modulation）パルス信号による第２の駆動方式とに対応するＤＣコンバータに関する。
【背景技術】
【０００２】
近年、電子回路における電源制御回路としてＤＣコンバータが多く用いられている。ＤＣコンバータは、入力電圧として与えられる直流電圧を異なる電圧値の出力電圧として出力する電圧変換器である。そして、ＤＣコンバータの一例として、パルス信号によって出力トランジスタを駆動することで出力電圧を生成するスイッチングレギュレータがある。スイッチングレギュレータは、電力変換効率の高さから広く用いられている。
【０００３】
このスイッチングレギュレータの一例が特許文献１に開示されている。特許文献１に記載のスイッチングレギュレータ１００のブロック図を図８に示す。スイッチングレギュレータ１００は、出力電圧ＶＯＵＴを抵抗Ｒ１１１、Ｒ１１２によって分圧して帰還電圧ＶＦＢを生成し、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとを比較して、オフ時間が一定のワンショットパルス信号を生成する。このワンショットパルス信号の生成には、定電圧源ＶＯＳ、基準回路１１１、相互コンダクタンス増幅器１１２、定電流源１１３、電流比較器１１４、ワンショット回路１１６が用いられる。そして、ワンショットパルス信号は、インバータ１１７、ＮＡＮＤ回路１１８、ＡＮＤ回路１１９を介して駆動回路１２０に与えられる。駆動回路１２０は、ワンショットパルス信号に応じてプシュプルスイッチ１３０を駆動する。プシュプルスイッチ１３０は、インダクタＬ及びコンデンサＣを用いて出力電圧ＶＯＵＴを生成する。
【０００４】
このとき、ワンショットパルス信号は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢとの差に基づきパルス間隔が設定される。このように、一定のオフ期間（一定のハイレベル期間）を有するパルスの周波数が変動する信号でプシュプルスイッチ１３０を駆動する方式をＰＦＭ（Pulse Frequency Modulation）駆動方式と称す。
【０００５】
また、スイッチングレギュレータ１００では、出力電圧ＶＯＵＴが所定の電圧を超えた場合に、駆動回路１２０へのワンショットパルス信号の供給を遮断する。図８に示す例では、ヒステリシスコンパレータ１１５が帰還電圧ＶＦＢにより、出力電圧ＶＯＵＴが所定の電圧に達したことを検知し、ＮＡＮＤ回路１１８及びＡＮＤ回路１１９を遮断状態とする。このような無信号状態を含むパルス信号による駆動方式をＶＦＭ（Variable Frequency Modulation）駆動方式と称す。
【０００６】
スイッチングレギュレータ１００では、ＰＦＭ駆動方式により出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴが所定の電圧値に達するとＶＦＭ駆動方式による電圧生成を行う。このとき、ＶＦＭ駆動方式による駆動期間は、プシュプルスイッチ１３０は実質的に停止した状態となる。このＶＦＭ駆動方式による駆動期間を設けることで、スイッチングレギュレータ１００は、消費電力を削減している。
【特許文献１】特開平６−３０３７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＰＦＭ駆動方式では、プシュプルスイッチ１３０がオフ状態となる期間が一定時間以上必要になるため、負荷ＲＬによる消費電力の増大に対応できない問題がある。つまり、特許文献１に記載のスイッチングレギュレータ１００では、負荷ＲＬにおける消費電力の広範囲な変動に対応できない問題がある。
【課題を解決するための手段】
【０００８】
本発明にかかるＤＣコンバータの一態様は、出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部と、前記出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部と、選択信号に応じて前記ＰＷＭパルス信号と前記ＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路と、前記選択信号から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部と、前記選択信号を出力する切替え制御部と、を有し、前記切替え制御部は、前記選択信号が前記ＰＦＭパルス信号の選択を指示する第２の状態である場合に、一測定期間内の前記ＰＦＭパルス信号のパルス数が最大パルス数設定値以上となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第１の状態に切替え、前記選択信号が前記ＰＷＭパルス信号の選択を指示する第１の状態である場合に、前記ＰＷＭパルス信号のパルス幅が最小パルス幅設定値以下となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第２の状態に切替えることを特徴とするＤＣコンバータ。
【０００９】
本発明にかかるＤＣコンバータの別の態様によれば、ＰＦＭパルス信号のパルスの出力間隔及びＰＷＭパルス信号のデューティー比に応じて、負荷における消費電流の減少傾向あるいは増加傾向を検知する。そして、消費電流の減少と増加の傾向に応じた駆動パルスを選択することができる。
【００１０】
本発明にかかるＤＣコンバータの別の態様は、出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部と、前記出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部と、選択信号に応じて前記ＰＷＭパルス信号と前記ＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路と、前記選択信号から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部と、前記選択信号を出力する切替え制御部と、を有し、前記切替え制御部は、前記選択信号が前記選択信号が前記ＰＷＭパルス信号の選択を指示する第１の状態である場合に、前記ＰＷＭパルス信号のパルス幅が最小パルス幅設定値以下となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第２の状態に切替えることを特徴とする。
【００１１】
本発明にかかるＤＣコンバータの別の態様によれば、負荷における消費電力が減少してＰＷＭパルス信号のデューティー比が低くなったことに応じて負荷における消費電力の減少傾向を検出し、駆動回路を駆動するパルスをＰＦＭパルス信号に切替えることができる。
【００１２】
本発明にかかるＤＣコンバータの別の態様は、出力電圧に応じてデューティー比が制御されるＰＷＭパルス信号を出力するＰＷＭパルス生成部と、前記出力電圧に応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力するＰＦＭパルス生成部と、選択信号に応じて前記ＰＷＭパルス信号と前記ＰＦＭパルス信号とのいずれか一方を選択して出力する選択回路と、前記選択信号から出力される信号に基づき負荷の駆動及び出力電圧の生成を行う駆動回路部と、前記選択信号を出力する切替え制御部と、を有し、前記切替え制御部は、前記ＰＦＭパルス信号の選択を指示する第２の状態である場合に、一測定期間内の前記ＰＦＭパルス信号のパルス数が最大パルス数設定値以上となったことを検知して、前記選択信号を前記ＰＷＭパルス信号の選択を指示する第１の状態に切替えることを特徴とする。
【００１３】
本発明にかかるＤＣコンバータの一態様によれば、負荷における消費電力が増大してＰＦＭパルス信号のパルスの出力間隔が短くなったことに応じて負荷における消費電力の増大傾向を検出し、駆動回路を駆動するパルスをＰＷＭパルス信号に切替えることができる。
【発明の効果】
【００１４】
本発明にかかるＤＣコンバータによれば、消費電力の状態に応じた駆動パルスの選択を行うことで、広範囲な消費電力の変動に対応することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかるＤＣコンバータ１のブロック図を示す。図１に示すように、ＤＣコンバータ１は、ＰＷＭパルス生成部１０、ＰＦＭパルス生成部２０、切替え制御部３０、選択回路３１、駆動回路部４０、センストランジスタＳＰ、抵抗Ｒ３を有する。また、ＤＣコンバータ１は、電源端子ＶＤＤ、帰還端子ＶＦＢ、出力端子ＯＵＴ、接地端子ＧＮＤを有する。そして、出力端子ＯＵＴに接続されるインダクタＬを介してコンデンサＣに充電することで出力電圧ＶＯＵＴを生成する。
【００１６】
ＰＷＭパルス生成部１０は、出力電圧ＶＯＵＴに応じてデューティー比が制御されるＰＷＭパルス信号を出力する。ＰＷＭパルス生成部１０は、抵抗Ｒ１、Ｒ２、ＤＡＣ（Digital Analog Converter）１１、エラーアンプ１２、減算器１３、のこぎり波生成部１４、ＰＷＭ基準クロック生成部１５、増幅器１６、コンパレータ１７、セットリセットラッチ回路１８を有する。
【００１７】
抵抗Ｒ１、Ｒ２は、帰還端子ＶＦＢと接地端子ＧＮＤとの間に直列に接続される。抵抗Ｒ１の一端には帰還端子ＶＦＢを介して出力電圧ＶＯＵＴが供給され、抵抗Ｒ２の一端には接地端子ＧＮＤから接地電圧が与えられる。そして、抵抗Ｒ１の他端と抵抗Ｒ２の他端は互いにノードＮＦＢで接続され、ノードＮＦＢの電圧が帰還電圧となる。
【００１８】
ＤＡＣ１１は、外部からデジタル信号で入力される設定値をアナログ電圧（以下、設定電圧と称す）に変換して出力する。エラーアンプ１２は、正転端子がＤＡＣ１２の出力に接続され、反転端子がノードＮＦＢに接続される。そして、エラーアンプ１２は、ＤＡＣ１２から出力される設定電圧とノードＮＦＢに発生する帰還電圧との誤差電圧を増幅して出力する。
【００１９】
ＰＷＭ基準クロック生成部１５は所定の周波数を有するＰＷＭ基準クロック信号を出力する。のこぎり波生成部１４は、ＰＷＭ基準クロック信号の波形を整形してのこぎり波信号を生成する。減算器１３は、エラーアンプ１２で増幅された誤差電圧からのこぎり波電圧を減算して出力する。
【００２０】
センストランジスタＳＰは、駆動回路部４０内のＰＭＯＳ駆動トランジスタＤＰとドレイン及びゲートが共通に接続される。また、センストランジスタＳＰのソースは、抵抗Ｒ３を介して電源端子ＶＤＤに接続される。つまり、センストランジスタＳＰには、ＰＭＯＳ駆動トランジスタＤＰに流れる電流に比例した電流が流れることになる。これにより、抵抗Ｒ３の両端に発生する電圧は、ＰＭＯＳ駆動トランジスタＤＰに流れる電流量を反映した値となる。増幅器１６は、抵抗Ｒ３の両端に発生する電圧差を増幅して出力する。
【００２１】
コンパレータ１７は、反転端子に減算器１３の出力が接続され、正転端子に増幅器１６の出力が接続される。そして、反転端子に入力される電圧と正転端子に入力される電圧を比較して、その比較結果を出力する。セットリセットラッチ回路１８は、リセット端子Ｒにコンパレータ１７の出力が接続され、セット端子ＳにＰＷＭ基準クロック生成部の出力が接続される。そして、セットリセットラッチ回路１８は、セット端子ＳにＰＷＭ基準クロック信号の立ち上がりエッジが入力されると出力端子Ｑから出力するＰＷＭパルス信号をロウレベルからハイレベルに切替える。一方、セットリセットラッチ回路１８は、リセット端子Ｓにコンパレータ１７から出力される信号の立ち上がりエッジが入力されると出力端子Ｑから出力するＰＷＭパルス信号をハイレベルからロウレベルに切替える。
【００２２】
つまり、ＰＷＭパルス生成部１０が出力するＰＷＭパルス信号は、パルスの前縁部がＰＷＭパルス信号の立ち上がりエッジに同期し、パルスの後縁部が出力電圧ＶＯＵＴの値によって変動する信号となる。すなわち、ＰＷＭパルス信号は、ＰＷＭ基準クロック信号の周波数に応じた一定の周期と、出力電圧ＶＯＵＴの値に応じて変動するデューティー比を有する信号となる。
【００２３】
ＰＦＭパルス生成部２０は、出力電圧ＶＯＵＴに応じてパルスの出力間隔が制御されるＰＦＭパルス信号を出力する。ＰＦＭパルス生成部２０は、コンパレータ２１。ＰＦＭ基準クロック生成部２２、ゲーティング回路２３を有する。
【００２４】
コンパレータ２１は、正転端子にＤＡＣ１１の出力が接続され、反転端子にノードＮＦＢが接続される。そして、コンパレータ２１は、ＤＡＣ１１が出力する設定電圧がノードＮＦＢの電圧よりも高ければハイレベル信号を出力し、設定電圧がノードＮＦＢの電圧よりも低ければロウレベル信号を出力する。
【００２５】
ＰＦＭ基準クロック生成部２２は、ＰＦＭパルス信号の基準となるＰＦＭ基準クロック信号を出力する。ゲーティング回路２３は、例えばＡＮＤ回路である。ゲーティング回路２３は、一方の入力端子にコンパレータ２１の出力が接続され、他方の端子にＰＦＭ基準クロック生成部２２の出力が接続される。そして、ゲーティング回路２３は、コンパレータ２１の出力がハイレベル信号である場合にＰＦＭ基準クロック信号をＰＦＭパルス信号として出力し、コンパレータ２１の出力がロウレベル信号である場合にＰＦＭパルス信号をロウレベルに固定する。
【００２６】
つまり、ＰＦＭパルス信号は、ＰＦＭ基準クロック信号であって、出力電圧ＶＯＵＴが所定の値よりも高くなる期間はパルス信号が間引かれる波形となる。なお、ＰＦＭ基準クロック信号は、切替え制御部３０にも入力される。
【００２７】
切替え制御部３０は、ＰＷＭパルス信号、ＰＦＭパルス信号及びＰＦＭ基準クロック信号が入力され、選択信号を出力する。そして、切替え制御部３０は、ＰＷＭパルス信号とＰＦＭパルス信号とに基づき選択信号の状態を第１の状態と第２の状態とで切替える。例えば、切替え制御部３０は、選択信号が第１の状態である期間にＰＷＭパルス信号のパルス幅が最小パルス幅設定値以下となった場合に選択信号を第２の状態に切替える。一方、選択信号が第２の状態である期間に一定期間内のＰＦＭパルス信号のパルス数が最大パルス数設定値以上となった場合に選択信号を第１の状態に切替える。なお、選択信号が第１の状態であるとき、ＤＣコンバータ１はＰＷＭパルス信号で動作するＰＷＭモードとなり、選択信号が第２の状態であるとき、ＤＣコンバータ１はＰＦＭパルス信号で動作するＰＦＭモードとなる。従って、以下の説明では、第１の状態をＰＷＭモードと称し、第２の状態をＰＦＭモードと称す。また、切替え制御部３０、最小パルス幅設定値及び最大パルス数設定値に関しての詳細は後述する。
【００２８】
選択回路３１は、ＰＷＭパルス信号、ＰＦＭパルス信号及び選択信号が入力される。そして、選択信号の状態に応じてＰＷＭパルス信号とＰＦＭパルス信号のいずれか一方を選択して出力する。例えば、選択信号がＰＷＭモードである場合は、ＰＷＭパルス信号を選択して出力し、選択信号がＰＦＭモードである場合は、ＰＦＭパルス信号を選択して出力する。
【００２９】
駆動回路部４０は、選択回路３１が出力するパルス信号を受けて負荷の駆動及び出力電圧ＶＯＵＴの生成を行う。駆動回路部４０は、駆動制御部４１、バッファ４２、４３、ＰＭＯＳ駆動トランジスタＤＰ、ＮＭＯＳ駆動トランジスタＤＮを有する。
【００３０】
駆動制御部４１は、選択回路３１が出力するパルス信号を受けて、ＮＭＯＳ駆動トランジスタＤＰ及びＮＭＯＳ駆動トランジスタＤＮを駆動するバッファ４２、４３にトランジスタを駆動するための信号を出力する。バッファ４２は、駆動制御部４１が出力する信号を受けてＰＭＯＳ駆動トランジスタＤＰを駆動する。バッファ４３は、駆動制御部４１が出力する信号を受けてＮＭＯＳ駆動トランジスタＤＮを駆動する。
【００３１】
ＰＭＯＳ駆動トランジスタＤＰは、ソースが電源端子ＶＤＤに接続され、ゲートがバッファ４２の出力に接続され、ドレインが出力端子ＯＵＴに接続される。ＮＭＯＳ駆動トランジスタＤＮは、ソースが接地端子ＧＮＤに接続され、ゲートがバッファ４３の出力に接続され、ドレインが出力端子ＯＵＴに接続される。
【００３２】
ここで、切替え制御部３０の詳細について説明する。切替え制御部３０のブロック図を図２に示す。図２に示すように切替え制御部３０は、パルス数検出部５０、デューティー検出部６０、状態保持回路７０を有する。
【００３３】
パルス数検出部５０は、ＰＷＭパルス信号のパルスの出力間隔に基づき選択信号のＰＦＭモードからＰＷＭモードへの切替えを指示する第２の切替え信号（例えば、ＰＷＭ切替え信号）を出力する。パルス数検出部５０は、論理積回路５１、分周回路５２、カウンタ５３、Ｄフリップフロップ５４を有する。
【００３４】
論理積回路５１は、一方の入力端子にＰＦＭパルス信号が入力され、他方の入力端子に選択信号が入力される。そして、論理積回路５１は、選択信号がハイレベル（例えば、選択信号のＰＷＭモード）である場合はＰＦＭパルス信号を遮断し、選択信号がロウレベル（例えば、選択信号のＰＦＭモード）である場合はＰＦＭパルス信号を出力する。分周回路５２は、ＰＦＭ基準クロック信号を受けて、ＰＦＭ基準クロック信号を設定された分周比で分周した分周ＰＦＭ基準クロック信号を出力する。カウンタ５３は、カウント入力端子に論理積回路５１の出力が接続され、リセット入力端子に分周回路５２の出力が接続される。そして、カウンタ５３は、リセット入力端子に入力される信号がロウレベルである場合にカウント入力端子に入力されるパルス数をカウントし、カウント値の最上位ビット（ＭＳＢ：Most Significant Bit）の値を出力する。
【００３５】
Ｄフリップフロップ５４は、データ入力端子Ｄがカウンタ５３の出力に接続され、クロック入力端子ＣＫに分周回路５２の出力が接続され、リセット端子ＲＥＳＥＴに選択信号が入力される。Ｄフリップフロップ５４は、クロック入力端子ＣＫに入力される信号の立ち上がりエッジに同期してデータ入力端子Ｄに入力されている信号の論理レベルを取り込み、出力端子Ｑから出力する。そして、Ｄフリップフロップ５４は、クロック入力端子ＣＫに入力される信号の次の立ち上がりエッジが入力されるまで、取り込んだ論理レベルを保持する。また、Ｄフリップフロップ５４は、リセット端子ＲＥＳＥＴに入力される選択信号がロウレベルである場合は保持している値を初期化（例えば、０）し、選択信号がハイレベルである場合はクロック入力端子ＣＫに入力される信号の立ち上がりエッジに同期したデータの取り込み動作を行う。Ｄフリップフロップ５４が出力端子Ｑから出力する信号がＰＷＭ切替え信号となる。
【００３６】
つまり、パルス数検出部５０は、カウンタ５３の最大カウント値を最大パルス数設定値として有する。そして、パルス数検出部５０は、リセット解除後から次のリセット状態に至るまでの一定測定期間に入力されるＰＦＭパルス信号のパルス数が最大パルス数設定値以上となった場合にＰＷＭ切替え信号の論理レベルを切替え、選択信号のＰＦＭモードからＰＷＭモードへの切替えを指示する。ＰＦＭパルス信号は、ＤＣコンバータ１の出力端子ＯＵＴに接続される負荷において消費される電流が大きくなるとパルスの出力間隔が短くなる。そこで、パルス数検出部５０は、一定測定期間内のＰＦＭパルス信号のパルス数をカウントすることで負荷における消費電流の増加傾向を検出し、選択信号の状態遷移を指示する。
【００３７】
デューティー検出部６０は、ＰＷＭパルス信号のパルス幅に基づき選択信号のＰＷＭモードからＰＦＭモードへの切替えを指示する第１の切替え信号（例えば、ＰＦＭ切替え信号）を出力する。デューティー検出部６０は、論理和回路６１、６５、遅延回路６２、Ｄフリップフロップ６３、インバータ６４を有する。
【００３８】
論理和回路６１は、一方の入力端子にＰＷＭパルス信号が入力され、他方の入力端子に選択信号が入力される。そして、論理和回路６１は、選択信号がロウレベル（例えば、選択信号のＰＦＭモード）である場合はＰＷＭパルス信号を遮断し、選択信号がハイレベル（例えば、選択信号のＰＷＭモード）である場合は、ＰＷＭパルス信号を出力する。
【００３９】
遅延回路６２は、論理和回路６１を介して入力されるＰＷＭパルス信号を遅延させた遅延ＰＷＭパルス信号を出力する。このとき、遅延回路６２は、最小パルス幅設定値に相当する時間の遅延時間を有し、その遅延時間に従って遅延ＰＷＭパルス信号を出力する。
【００４０】
Ｄフリップフロップ６３は、データ入力端子Ｄに論理和回路６１を介して入力されるＰＷＭパルス信号が入力され、クロック入力端子ＣＫに遅延回路６２が出力する遅延ＰＷＭパルス信号が入力される。また、リセット入力端子ＲＥＳＥＴにはインバータ６４により反転された選択信号が入力される。Ｄフリップフロップ６３は、リセット入力端子ＲＥＳＥＴにロウレベル（選択信号はハイレベルであり、ＰＷＭモードを示す）が入力されている期間に、遅延ＰＷＭパルス信号の立ち上がりエッジに同期してデータ入力端子Ｄに入力されるＰＷＭパルス信号の論理レベルを取り込む。そして、Ｄフリップフロップ６３は、取り込んだ値を反転させた値を出力端子ＱＢから出力する。Ｄフリップフロップ６３は、遅延ＰＷＭクロック信号の一の立ち上がりエッジから次の立ち上がりエッジまでの期間、一の立ち上がりエッジで取り込んだ値を保持する。一方、Ｄフリップフロップ６３は、リセット入力端子ＲＥＳＥＴにハイレベル（選択信号はロウレベルであり、ＰＦＭモードを示す）が入力されている期間は、出力端子ＱＢの値を初期化（例えば、１）する。
【００４１】
論理和回路６５は、一方の入力端子にＤフリップフロップ６３が出力する信号が入力され、他方の入力端子に選択信号が入力される。そして、論理和回路６５は、選択信号がロウレベル（例えば、選択信号のＰＦＭモード）である場合はＤフリップフロップ６３が出力する信号を遮断し、選択信号がハイレベル（例えば、選択信号のＰＷＭモード）である場合は、Ｄフリップフロップ６３が出力する信号を出力する。論理和回路６５が出力する信号は、ＰＦＭ切替え信号となる。
【００４２】
デューティー検出部６０は、遅延ＰＷＭパルス信号の立ち上がりエッジに同期したＰＷＭパルス信号の論理レベルを判定することで、ＰＷＭパルス信号のパルス幅の大小を判定する。ＰＷＭパルス信号は、負荷における消費電流が大きくなるとデューティー比が高まり、負荷における消費電流が小さくなるとデューティー比が低下する。そこで、デューティー検出部６０は、遅延回路６２における遅延時間を最小パルス幅設定値として有し、ＰＷＭパルス信号のパルス幅が最小パルス幅以下となった場合にＰＦＭ切替え信号を出力する。これにより、デューティー検出部６０は、負荷における消費電流が低下した場合に、ＰＦＭ切替え信号を出力し、選択信号のＰＷＭモードからＰＦＭモードへの遷移を指示する。
【００４３】
状態保持回路７０は、ＰＷＭ切替え信号とＰＦＭ切替え信号とにより指示された状態を保持して、保持状態を選択信号として出力する。本実施の形態では、状態保持回路７０としてセットリセットラッチ回路を利用する。セットリセットラッチ回路は、セット端子ＳにＰＷＭ切替え信号が入力され、リセット端子ＲにＰＦＭ切替え信号が入力される。セットリセットラッチ回路は、セット端子ＳにＰＷＭ切替え信号の立ち上がりエッジが入力された場合に出力端子Ｑから出力される選択信号の論理レベルをロウレベルからハイレベルに切替える。また、セットリセットラッチ回路は、リセット端子ＲにＰＦＭ切替え信号の立ち上がりエッジが入力された場合に出力端子から出力される選択信号の論理レベルをハイレベルからロウレベルに切替える。そして、セットリセットラッチ回路は、セット端子Ｓあるいはリセット端子Ｒに次の立ち上がりエッジが入力されるまで現在の状態を保持する。
【００４４】
続いて、切替え制御部３０の動作を中心にＤＣコンバータ１の動作について説明する。図３に選択信号がＰＦＭモードからＰＷＭモードに遷移する場合のタイミングチャートを示す。なお、選択信号がＰＦＭモードからＰＷＭモードに遷移する場合、デューティー検出部６０は停止した状態となっているため、ここではパルス数検出部５０の動作を主に示している。
【００４５】
図３に示すように、タイミングＴ１において、負荷の消費電流が低下して選択信号がＰＷＭモード（ハイレベル）からＰＦＭモード（ロウレベル）に遷移すると、カウンタ５３にＰＦＭパルス信号が入力されるため、カウンタ５３のリセット状態が解除される。そして、カウンタ５３は、タイミングＴ１の後に入力されるＰＷＭパルス信号のパルス数をカウントする。その後、タイミングＴ２において、カウント開始から３番目のＰＷＭパルス信号が入力されるとカウンタ５３から出力されるカウント値のＭＳＢの値がロウレベルからハイレベルに切り替わる。このＭＳＢの値は、タイミングＴ３の分周ＰＦＭ基準クロック信号の立ち上がりエッジでＤフリップフロップ５４に取り込まれる。これにより、Ｄフリップフロップ５４が出力するＰＷＭ切替え信号がロウレベルからハイレベルに切り替わるため、状態保持回路７０は選択信号をロウレベルからハイレベルに切替えて選択信号をＰＷＭモードとする。このタイミングＴ１からＴ３までの動作により、ＤＣコンバータ１は、タイミングＴ１からＴ３の期間はＰＦＭモードで動作することになる。一方、ＤＣコンバータ１は、タイミングＴ１以前及びタイミングＴ３以降はＰＷＭモードで動作する。
【００４６】
なお、パルス数検出部５０は、ＰＦＭパルス信号のパルス出力間隔が短く、タイミングＴ１からＴ３に至る一測定期間内にＭＳＢがハイレベルとならない場合、タイミングＴ３におけるＰＷＭ切替え信号の論理レベルの切替えは行わない。この場合、タイミングＴ３から分周ＰＦＭ基準クロック信号がハイレベルとなっている期間は、カウンタ５３がリセットされ、分周ＰＦＭ基準クロックの立ち下がりでリセット解除がなされる。従って、カウンタ５３は、このリセット解除後から次の分周ＰＦＭ基準クロック信号の立ち上がりエッジまでの期間を一測定期間としてＰＦＭパルス信号のパルス数をカウントする。
【００４７】
次に選択信号がＰＷＭモードからＰＦＭモードに遷移する場合のタイミングチャートを図４に示す。なお、選択信号がＰＷＭモードからＰＦＭモードに遷移する場合、パルス数検出部５０は停止した状態となっているため、ここではデューティー検出部６０の動作を主に示している。
【００４８】
図４に示すように、タイミングＴ１１において、Ｄフリップフロップ６３が遅延ＰＷＭパルス信号の立ち上がりエッジに同期してＰＷＭパルス信号の論理レベルを取り込む。タイミングＴ１１では、ＰＷＭパルス信号はハイレベルであるため、ＰＦＭ切替え信号はロウレベルとなる。
【００４９】
一方、タイミングＴ１２において、Ｄフリップフロップ６３が遅延ＰＷＭパルス信号の立ち上がりエッジに同期してＰＷＭパルス信号の論理レベルを取り込む。タイミングＴ１２では、ＰＷＭパルス信号のデューティー比が低下しているため、Ｄフリップフロップ６３は、ロウレベルを取り込み、ＰＦＭ切替え信号をロウレベルからハイレベルに切替える。その後、タイミングＴ１２におけるＰＦＭ切替え信号の論理レベルの切り替わりに応じて選択信号が立ち下がる。これにより、選択信号は、ＰＦＭモードとなる。また、選択信号の論理レベルの切り替わりに応じて、論理和回路６５の一方の入力がロウレベルとなるため、Ｄフリップフロップ６３から状態保持回路７０への信号は遮断される。さらに、論理和回路６５が出力するＰＦＭ切替え信号はロウレベルとなる。なお、このとき、Ｄフリップフロップ６３に入力されるリセット信号もハイレベルとなり、Ｄフリップフロップ６３もリセットされる。従って、ＤＣコンバータ１は、負荷の消費電流が多いタイミングＴ１２以前はＰＷＭモードで動作し、負荷の消費電流が少ないタイミングＴ１２以降はＰＦＭモードで動作する。
【００５０】
なお、ＰＷＭパルス信号のデューティー比が高い状態が続く場合、遅延ＰＷＭパルス信号の立ち上がりエッジに同期してタイミングＴ１１における動作が連続して行われる。そして、ＰＷＭパルス信号のパルス幅が遅延回路６２における遅延時間ＤＬＹの時間（最小パルス幅設定値）よりも短くなるとタイミングＴ１２及びタイミングＴ１３の動作が行われ、ＰＦＭ切替え信号及び選択信号の論理レベルが切り替わる。
【００５１】
上記説明より、本実施の形態にかかるＤＣコンバータ１では、切替え制御部３０がＰＷＭパルス信号のデューティー比に基づき負荷の消費電流の減少傾向を検知して動作モードをＰＷＭモードからＰＦＭモードに切替える。また、切替え制御部３０は、ＰＦＭパルス信号のパルスの出力間隔に基づき負荷の消費電流の増加傾向を検知して動作モードをＰＦＭモードからＰＷＭモードに切替える。これにより、ＤＣコンバータ１は、低負荷時（負荷の消費電流が少ないとき）は、低負荷に対して高い電力変換効率を実現するＰＦＭモードで動作し、負荷の消費電流の増加に応じて高負荷時（負荷の消費電流が多いとき）に高い電力変換効率を実現できるＰＷＭモードに動作を切替えることができる。また、ＤＣコンバータ１は、ＰＷＭモードで動作しているときに負荷の消費電流が減少傾向を示すときに動作モードをＰＦＭモードに切替えることができる。これにより、ＤＣコンバータ１は、負荷の大きさに応じた精度の高い動作モードの制御が可能であり、広い負荷変動範囲に対して高い電力変換効率を維持することができる。また、高い電力変換効率が実現されることからＤＣコンバータ１における消費電力の削減が可能である。
【００５２】
また、切替え制御部３０では、ＰＦＭモード時の負荷変動と、ＰＷＭモード時の負荷変動とをそれぞれパルス数検出部５０とデューティー検出部６０とで個別に行っている。これによって、ＰＦＭモードからＰＷＭモードへの切り替わり条件とＰＷＭモードからＰＦＭモードへの切り替わり条件とを個別に制御することができる。このように、個別に条件を設定できることで、設計時における各設定の自由度を向上させることができる。
【００５３】
実施の形態２
実施の形態２にかかるＤＣコンバータ２のブロック図を図５に示す。図５に示すように、ＤＣコンバータ２は、実施の形態１にかかるＤＣコンバータ１の切替え制御部３０とは構成の異なる切替え制御部３０ａを有する。切替え制御部３０ａは、入力信号としてＰＷＭ基準クロック信号が追加される。この切替え制御部３０ａのブロック図を図６に示す。
【００５４】
図６に示すように、切替え制御部３０ａは、実施の形態１における切替え制御部３０と同じ構成のパルス数検出部５０及び状態保持回路７０と、切替え制御部３０のデューティー検出部６０とは構成の異なるデューティー検出部８０を有する。
【００５５】
デューティー検出部８０は、デューティー検出部６０と実質的に同じ動作となるが、ＰＷＭパルス信号のデューティー比の検出に用いる信号が異なる。デューティー検出部８０は、論理和回路８１、８５、遅延回路８２、Ｄフリップフロップ８３、インバータ８４を有する。
【００５６】
論理和回路８１は、一方の入力端子にＰＷＭ基準クロック信号が入力され、他方の入力端子に選択信号が入力される。そして、論理和回路８１は、選択信号がロウレベル（例えば、選択信号のＰＦＭモード）である場合はＰＷＭ基準クロック信号を遮断し、選択信号がハイレベル（例えば、選択信号のＰＷＭモード）である場合は、ＰＷＭ基準クロック信号を出力する。
【００５７】
遅延回路８２は、論理和回路８１を介して入力されるＰＷＭ基準クロック信号を遅延させた遅延ＰＷＭ基準クロック信号を出力する。このとき、遅延回路８２は、最小パルス幅設定値に相当する時間の遅延時間を有し、その遅延時間に従って遅延ＰＷＭ基準クロック信号を出力する。
【００５８】
Ｄフリップフロップ８３は、データ入力端子ＤにＰＷＭパルス信号が入力され、クロック入力端子ＣＫに遅延回路８２が出力する遅延ＰＷＭ基準クロック信号が入力される。また、リセット入力端子ＲＥＳＥＴにはインバータ８４により反転された選択信号が入力される。Ｄフリップフロップ８３は、リセット入力端子ＲＥＳＥＴにロウレベル（選択信号はハイレベルであり、ＰＷＭモードを示す）が入力されている期間に、遅延ＰＷＭ基準クロック信号の立ち上がりエッジに同期してデータ入力端子Ｄに入力されるＰＷＭパルス信号の論理レベルを取り込む。そして、Ｄフリップフロップ８３は、取り込んだ値を反転させた値を出力端子ＱＢから出力する。Ｄフリップフロップ８３は、遅延ＰＷＭ基準クロック信号の一の立ち上がりエッジから次の立ち上がりエッジまでの期間、一の立ち上がりエッジで取り込んだ値を保持する。一方、Ｄフリップフロップ８３は、リセット入力端子ＲＥＳＥＴにハイレベル（選択信号はロウレベルであり、ＰＦＭモードを示す）が入力されている期間は、出力端子ＱＢの値を初期化（例えば、１）する。
【００５９】
論理和回路８５は、一方の入力端子にＤフリップフロップ８３が出力する信号が入力され、他方の入力端子に選択信号が入力される。そして、論理和回路８５は、選択信号がロウレベル（例えば、選択信号のＰＦＭモード）である場合はＤフリップフロップ８３が出力する信号を遮断し、選択信号がハイレベル（例えば、選択信号のＰＷＭモード）である場合は、Ｄフリップフロップ８３が出力する信号を出力する。論理和回路８５が出力する信号は、ＰＦＭ切替え信号となる。
【００６０】
ここで、デューティー検出部８０を用いた場合において選択信号がＰＷＭモードからＰＦＭモードに遷移するときのタイミングチャートを図７に示す。なお、選択信号がＰＷＭモードからＰＦＭモードに遷移する場合、パルス数検出部５０は停止した状態となっているため、ここではデューティー検出部８０の動作を主に示している。
【００６１】
図７に示すように、タイミングＴ２１において、Ｄフリップフロップ８３が遅延ＰＷＭ基準クロック信号の立ち上がりエッジに同期してＰＷＭパルス信号の論理レベルを取り込む。タイミングＴ２１では、ＰＷＭパルス信号はハイレベルであるため、ＰＦＭ切替え信号はロウレベルとなる。また、タイミングＴ２２においてもタイミングＴ２１と同様の動作が繰り返される。
【００６２】
一方、タイミングＴ２３において、Ｄフリップフロップ８３が遅延ＰＷＭ基準クロック信号の立ち上がりエッジに同期してＰＷＭパルス信号の論理レベルを取り込む。タイミングＴ２３では、ＰＷＭパルス信号のデューティー比が低下しているため、Ｄフリップフロップ８３は、ロウレベルを取り込み、ＰＦＭ切替え信号をロウレベルからハイレベルに切替える。タイミングＴ２３におけるＰＦＭ切替え信号の論理レベルの切り替わりに応じて選択信号が立ち下がる。これにより、選択信号は、ＰＦＭモードとなる。また、選択信号の論理レベルの切り替わりに応じて、論理和回路８５の一方の入力がロウレベルとなるため、Ｄフリップフロップ８３から状態保持回路７０への信号は遮断される。さらに、論理和回路８５が出力するＰＦＭ切替え信号はロウレベルとなる。なお、このとき、Ｄフリップフロップ８３に入力されるリセット信号もハイレベルとなり、Ｄフリップフロップ８３もリセットされる。従って、ＤＣコンバータ１は、負荷の消費電流が多いタイミングＴ２３以前はＰＷＭモードで動作し、負荷の消費電流が少ないタイミングＴ２３以降はＰＦＭモードで動作する。
【００６３】
ＰＷＭパルス信号の立ち上がりエッジは、ＰＷＭ基準クロック信号と同期したタイミングを有する。そのため、デューティー検出部においてＤフリップフロップ８３が立ち上がりエッジトリガ型のフリップフロップである場合は、デューティー検出部６０の構成をデューティー検出部８０の構成に変更しても、Ｄフリップフロップ８３においてデータを取り込むタイミングは変化しない。つまり、デューティー検出部の変形例として実施の形態２における８０を考えることができる。
【００６４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【図面の簡単な説明】
【００６５】
【図１】実施の形態１にかかるＤＣコンバータのブロック図である。
【図２】実施の形態１にかかる切替え制御部のブロック図である。
【図３】実施の形態１にかかるＤＣコンバータにおけるＰＦＭモードからＰＷＭモードへの状態遷移動作を示すタイミングチャートである。
【図４】実施の形態１にかかるＤＣコンバータにおけるＰＷＭモードからＰＦＭモードへの状態遷移動作を示すタイミングチャートである。
【図５】実施の形態２にかかるＤＣコンバータのブロック図である。
【図６】実施の形態２にかかる切替え制御部のブロック図である。
【図７】実施の形態２にかかるＤＣコンバータにおけるＰＷＭモードからＰＦＭモードへの状態遷移動作を示すタイミングチャートである。
【図８】従来のスイッチングレギュレータ１００のブロック図である。
【符号の説明】
【００６６】
１、２    ＤＣコンバータ
１０    ＰＷＭパルス生成部
１１    ＤＡＣ
１２    エラーアンプ
１３    減算器
１４    のこぎり波生成部
１５    ＰＷＭ基準クロック生成部
１６    増幅器
１７、２１    コンパレータ
１８    セットリセットラッチ回路
２０    ＰＦＭパルス生成部
２２    ＰＦＭ基準クロック生成部
２３    ゲーティング回路
３０、３０ａ    切替え制御部
３１    選択回路
４０    駆動回路部
４１    駆動制御部
４２、４２    バッファ
５０    パルス数検出部
５１    論理積回路
５２    分周回路
５３    カウンタ
５４    Ｄフリップフロップ
６０、８０    デューティー検出部
６１、６５、８１、８５    論理和回路
６２、８２    遅延回路
６３、８３    Ｄフリップフロップ
６４、８４    インバータ
７０    状態保持回路
ＤＮ    ＮＭＯＳ駆動トランジスタ
ＤＰ    ＰＭＯＳ駆動トランジスタ
ＳＰ    センストランジスタ
ＧＮＤ    接地端子
ＮＦＢ    ノード
ＶＤＤ    電源端子
ＶＦＢ    帰還端子
ＯＵＴ    出力端子
Ｃ    コンデンサ
Ｌ    インダクタ
Ｒ１〜Ｒ３    抵抗
ＤＬＹ    遅延時間
【図１】
2009213228.tif 000003
【図２】
2009213228.tif 000004
【図３】
2009213228.tif 000005
【図４】
2009213228.tif 000006
【図５】
2009213228.tif 000007
【図６】
2009213228.tif 000008
【図７】
2009213228.tif 000009
【図８】
2009213228.tif 000010