(57)【要約】      （修正有）【課題】集積回路メモリデバイス、および、単一の集積回路メモリデバイス内における複数のメモリタイプへのアクセスを提供する。【解決手段】メモリデバイスは、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えている。メモリデバイスは、エミュレートされる第１のメモリタイプ、およびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。メモリデバイスはさらに、メモリデバイスがエミュレートされる第１のメモリタイプをエミュレートする時にエミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、また、メモリデバイスがエミュレートされる第２のメモリタイプをエミュレートする時にエミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を含んだ不揮発性メモリアレイと、
上記アレイに結合されていると共に第１のインターフェースを有しているコントローラとを備えた集積回路メモリデバイスであって、
エミュレートされる第１のメモリタイプ、および、エミュレートされる第２のメモリタイプを、エミュレートするように構成されており、
上記エミュレートされる第１のメモリタイプをエミュレートするときには、上記エミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、
上記エミュレートされる第２のメモリタイプをエミュレートするときには、上記エミュレートされる第２のメモリ領域内にデータを記憶するように構成されている、
集積回路メモリデバイス。
【請求項２】
上記エミュレートされる第１のメモリタイプは、不揮発性メモリタイプであり、
上記エミュレートされる第２のメモリタイプは、揮発性メモリタイプである、請求項１に記載のメモリデバイス。
【請求項３】
上記エミュレートされる第１のメモリタイプは、ＮＯＲフラッシュメモリである、請求項２に記載のメモリデバイス。
【請求項４】
上記エミュレートされる第２のメモリタイプは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）である、請求項２に記載のメモリデバイス。
【請求項５】
上記第１のインターフェースは、上記エミュレートされる第１のメモリタイプと、上記エミュレートされる第２のメモリタイプとの両方へのアクセスを提供するように構成されている、請求項１に記載のメモリデバイス。
【請求項６】
上記エミュレートされる第１のメモリタイプをエミュレートするのか、あるいは上記エミュレートされる第２のメモリタイプをエミュレートするのかを選択するように構成された、セレクタをさらに含んでいる、請求項５に記載のメモリデバイス。
【請求項７】
上記セレクタは、上記エミュレートされる第１のメモリタイプをエミュレートするのか、あるいは上記エミュレートされる第２のメモリタイプをエミュレートするのかを、少なくとも部分的に、アクセスされるメモリアドレスに基づいて選択する、請求項６に記載のメモリデバイス。
【請求項８】
上記セレクタは、上記エミュレートされる第１のメモリタイプをエミュレートするのか、あるいは上記エミュレートされる第２のメモリタイプをエミュレートするのかを、少なくとも部分的に、構成レジスタの内容に基づいて選択する、請求項６に記載のメモリデバイス。
【請求項９】
上記コントローラは、上記エミュレートされる第１のメモリタイプのエミュレーションを制御する第１の制御部と、上記エミュレートされる第２のメモリタイプのエミュレーションを制御する第２の制御部とを含んでいる、請求項１に記載のメモリデバイス。
【請求項１０】
上記コントローラは、第２のインターフェースをさらに含んでおり、
上記第１のインターフェースは、上記第１の制御部と関連付けられており、
上記第２のインターフェースは、上記第２の制御部と関連付けられている、請求項９に記載のメモリデバイス。
【請求項１１】
上記第１のインターフェースは、上記第１の制御部を有効にする第１のチップイネーブル線を含んでおり、
上記第２のインターフェースは、上記第２の制御部を有効にする第２のチップイネーブル線を含んでいる、請求項１０に記載のメモリデバイス。
【請求項１２】
上記コントローラは、共有インターフェースをさらに含んでおり、
上記共有インターフェースは、上記第１の制御部と上記第２の制御部との両方によって共有される１つ以上の線を含んでいる、請求項９に記載のメモリデバイス。
【請求項１３】
上記メモリデバイスは、上記エミュレートされる第１のメモリタイプのタイミング、および上記エミュレートされる第２のメモリタイプのタイミングをエミュレートする、請求項１に記載のメモリデバイス。
【請求項１４】
上記メモリデバイスは、上記不揮発性メモリアレイにデータを書き込むためのレイテンシー時間を隠すために、エミュレートされる揮発性メモリタイプのリフレッシュサイクルを用いる、請求項１に記載のメモリデバイス。
【請求項１５】
上記不揮発性メモリアレイは、相変化ランダムアクセスメモリ（ＰＣＲＡＭ)を含んでいる、請求項１に記載のメモリデバイス。
【請求項１６】
単一の集積回路メモリデバイス内における複数のメモリタイプへのアクセスを提供する方法であって、
エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を含んだ、不揮発性メモリアレイを設ける工程と、
第１のメモリタイプおよび第２のメモリタイプをエミュレートするように、上記メモリデバイスを構成する工程と、
上記メモリデバイスが上記第１のメモリタイプをエミュレートするときに、上記エミュレートされる第１のメモリ領域内にデータを記憶する工程と、
上記メモリデバイスが上記エミュレートされる第２のメモリタイプをエミュレートするときに、上記エミュレートされる第２のメモリ領域内にデータを記憶する工程とを含んでいる、方法。
【請求項１７】
第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、
不揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する工程と、
揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する工程とを含んでいる、請求項１６に記載の方法。
【請求項１８】
不揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、ＮＯＲフラッシュメモリをエミュレートするように上記メモリデバイスを構成する工程を含んでいる、請求項１７に記載の方法。
【請求項１９】
揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)をエミュレートするように上記メモリデバイスを構成する工程を含んでいる、請求項１７に記載の方法。
【請求項２０】
第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、上記エミュレートされる第１のメモリタイプおよび上記エミュレートされる第２のメモリタイプに、単一のインターフェースを設ける工程を含んでいる、請求項１６に記載の方法。
【請求項２１】
上記第１のメモリタイプをエミュレートするのか、あるいは上記第２のメモリタイプをエミュレートするのかを決定するように構成された、セレクタを設ける工程をさらに含んでいる、請求項２０に記載の方法。
【請求項２２】
セレクタを設ける上記工程は、上記第１のメモリタイプをエミュレートするのか、あるいは上記第２のメモリタイプをエミュレートするのかを、少なくとも部分的にメモリアドレスに依存して決定するように構成されたセレクタを設ける工程を含んでいる、請求項２１に記載の方法。
【請求項２３】
セレクタを設ける上記工程は、上記第１のメモリタイプをエミュレートするのか、あるいは上記第２のメモリタイプをエミュレートするのかを、少なくとも部分的に構成レジスタの内容に依存して決定するように構成されたセレクタを設ける工程を含んでいる、請求項２１に記載の方法。
【請求項２４】
第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、上記第１のメモリタイプに第１のインターフェースを設け、上記第２のメモリタイプに第２のインターフェースを設ける工程を含んでいる、請求項１６に記載の方法。
【請求項２５】
上記第１のメモリタイプに第１のインターフェースを設ける上記工程は、上記第１のメモリタイプのエミュレーションを選択する第１のチップセレクト線を設ける工程を含んでおり、
上記第２のメモリタイプに第２のインターフェースを設ける上記工程は、上記第２のメモリタイプのエミュレーションを選択する第２のチップセレクト線を設ける工程を含んでいる、請求項２４に記載の方法。
【請求項２６】
第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、上記エミュレートされる第１のメモリタイプのタイミング、および上記エミュレートされる第２のメモリタイプのタイミングをエミュレートするように上記メモリデバイスを構成する工程を含んでいる、請求項１６に記載の方法。
【請求項２７】
第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する工程を含んでおり、
上記不揮発性メモリアレイにデータを書き込むためのレイテンシー時間を隠すために、エミュレートされる上記揮発性メモリタイプのリフレッシュサイクルを用いる工程をさらに含んでいる、請求項１６に記載の方法。
【請求項２８】
不揮発性メモリアレイを設ける上記工程は、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイを設ける工程を含んでいる、請求項１６に記載の方法。
【請求項２９】
相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイと、
コントローラと、
上記コントローラに結合されていると共にフラッシュメモリのエミュレーションを有効にするように構成された、第１のチップイネーブル線と、
上記コントローラに結合されていると共に擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)のエミュレーションを有効にするように構成された、第２のチップイネーブル線とを備えたメモリデバイスであって、
上記第１のチップイネーブル線がセットされたときに、上記ＰＣＲＡＭアレイの第１の区域内にデータを記憶し、上記第２のチップイネーブル線がセットされたときに、上記ＰＣＲＡＭアレイの第２の区域内にデータを記憶するように構成されている、
メモリデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本願は、２００７年６月８日付け申請の米国仮出願第６０/９４２，８９４号、「エミュレートされるコンビネーションメモリデバイス」の利益を主張するものであり、その全内容および開示は、本願に参照として援用される。
【０００２】
〔背景〕
メモリデバイスは、基本的には全てのコンピュータアプリケーションおよび多くの電子デバイスに用いられている。一部のアプリケーションでは、電源が供給されていない間でも記憶されたデータを保持する、不揮発性メモリが用いられる。不揮発性メモリは、例えば、一般的にはデジタルカメラ、携帯用オーディオプレーヤ、無線通信装置、個人用デジタル補助装置（ＰＤＡ）、および周辺機器において用いられ、またコンピュータおよび他のデバイス内にファームウェアを記憶するために用いられる。不揮発性メモリは、一般的には比較的遅く、また所定の書き込みサイクル後に機能が停止する場合もある。例えば、典型的なフラッシュメモリデバイスは、読み出しアクセスに約７０ｎｓ〜１００ｎｓ、書き込みにはそれ以上を要する。典型的なフラッシュメモリデバイスは、書き込みを約１０６回行った後、そのデータ記憶能力を失う。
【０００３】
電源が供給されなくなるとデータを失う揮発性メモリは、一般的には不揮発性メモリよりも書き込み速度が高く、また揮発性メモリ技術によっては、読み出し速度も高い場合がある。例えば、スタティックメモリの読み出しおよび書き込みアクセス時間は、一般的には１０ｎｓ未満である。さらに、大部分の揮発性メモリ技術は、データ記憶能力を失うまで耐久し得る書き込みサイクル数は、大部分の不揮発性メモリ技術よりも数桁も多い。例えば、一部のダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術では、１０１５回の書き込みサイクルを耐えることができる。揮発性メモリは、大部分のコンピュータアプリケーションにおいて、一般的には、実行されているプログラム命令および一時データを記憶するための「ワーキング」メモリとして用いられている。
【０００４】
今日まで、様々なメモリ技術が開発されてきている。不揮発性メモリ技術には、フラッシュメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ)、および導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ)が含まれる。揮発性メモリ技術には、様々なダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術、スタティックランダムアクセスメモリ（ＳＲＡＭ）、および擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）技術が含まれる。メモリデバイスの需要は非常に高いため、研究者達は、メモリ技術の向上を継続的に行っており、また新しいタイプのメモリの開発にも取り組んでいる。
【０００５】
携帯電話および他の携帯用電子デバイスなど多くの電子デバイスでは、一般的には、揮発性メモリと不揮発性メモリとの両方が用いられている。例えば、典型的な安価な携帯電話には、３２〜１２８メガビット（Ｍｂ）の不揮発性メモリ（例えばＮＯＲ型フラッシュメモリ）、および１６〜６４Ｍｂまたはこれ以上の速度の揮発性メモリ（例えばＰＳＲＡＭ）が備えられている。現在では、これら２つのタイプのメモリを、不揮発性メモリおよび揮発性メモリに対して別々の集積回路装置を備えたマルチチップモジュールと組み合わせて用いることが一般的に行われている。
【０００６】
〔本発明の概要〕
様々な実施形態は、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えた、集積回路メモリデバイスを提供する。当該メモリデバイスは、エミュレートされる第１のメモリタイプ、およびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。上記メモリデバイスはさらに、上記メモリデバイスが、上記エミュレートされる第１のメモリタイプをエミュレートする時に、上記エミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、また、上記メモリデバイスが、上記エミュレートされる第２のメモリタイプをエミュレートする時に、上記エミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。
【０００７】
〔図面の簡単な説明〕
図面において用いられている同様の参照符号は、一般的には、別の図面における同一の箇所を示している。これら図面は、必ずしも互いに相対的な縮尺とはなっておらず、一般的には、本発明の原理を示す箇所が強調して示されている。以下では、本発明の様々な実施形態について、図面を参照しながら説明する。図面は以下の通りである。
【０００８】
図１は、従来の携帯電子デバイス、および、本発明の一実施形態に係る集積回路メモリデバイスを用いた携帯電子デバイスのブロック図である。
【０００９】
図２は、本発明の一実施形態に係る集積回路メモリデバイスの一例のデータフローである。
【００１０】
図３Ａ〜３Ｄは、本発明の一実施形態に係る、集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の一例を示すブロック図である。
【００１１】
図４は、本発明の一実施形態に係る、書き込みレイテンシーの比較的低い、エミュレートされるＰＳＲＡＭ、あるいはエミュレートされる他のメモリデバイスへの書き込み方法のフローチャートである。
【００１２】
図５は、本発明の一実施形態に係る、キャッシュとして用いられるメモリバッファの構造のブロック図である。
【００１３】
図６Ａ〜６Ｄは、本発明の一実施形態に係るエミュレートされるメモリ内において、バッファ構成レジスタを用いてバッファまたはキャッシュを動作させる方法のフローチャートである。
【００１４】
図７Ａ〜７Ｄは、本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の別の例を示すブロック図である。
【００１５】
図８Ａ〜８Ｂは、本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作のさらに別の例を示すブロック図である。
【００１６】
図９は、本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャの別の例を示すブロック図である。
【００１７】
図１０は、本発明の一実施形態に係る集積回路メモリデバイスに対して用いるのに適したＰＣＲＡＭメモリ素子の一例の断面図である。
【００１８】
図１１は、本発明の一実施形態に係る集積回路メモリデバイスに対して用いるのに適したＰＣＲＡＭデバイスのブロック図である。
【００１９】
〔実施形態の詳細な説明〕
本発明の一実施形態によると、不揮発性メモリデバイスと揮発性メモリデバイスとの両方の機能性を１つの集積回路内において組み合わせて、これらの性能を維持または向上させる一方で、携帯電話などの典型的な電子デバイスの部品表（ＢＯＭ）およびコストを低減することができる。これは例えば、不揮発性メモリデバイス（例えばＮＯＲフラッシュメモリデバイス）と揮発性メモリデバイス（例えばＰＳＲＡＭデバイス）との両方のエミュレーションを可能にするアーキテクチャにおいて、高度不揮発性メモリ技術（例えばＰＣＲＡＭ）を用いることによって達成することができる。この手法によって、コストを低減し、また柔軟性を高めることができる。これは、（例えば）ＰＣＲＡＭの、ＮＯＲフラッシュをエミュレートするために用いられる部分と、ＰＳＲＡＭをエミュレートするために用いられる部分とを、ハードウェアを変える必要なく、アプリケーションに応じて変えることができるからである。
【００２０】
以下の説明では、便宜上、他の不揮発性および揮発性メモリをエミュレートするために用いられる高度不揮発性メモリ技術はＰＣＲＡＭであると仮定し、さらに、エミュレートされる不揮発性メモリはＮＯＲフラッシュメモリ、エミュレートされる揮発性メモリはＰＳＲＡＭであると仮定する。ＰＣＲＡＭデバイスについては、図１０および図１１を参照しながら後述する。本発明の様々な実施形態に従ってエミュレートされる、ＮＯＲフラッシュおよびＰＳＲＡＭなどのＮＯＲフラッシュおよびＰＳＲＡＭは、多数のベンダーによって市販されている。例えば、携帯電話および他の携帯用電子デバイスに用いられるＰＳＲＡＭデバイスは、マイクロンテクノロジー社（アイダホ州ボイジー）から市販されており、またマイクロンテクノロジー社から入手可能なデータシート（例えば、Ｍｉｃｒｏｎ  ＭＴ４５Ｗ８ＭＷ１６ＢＧＸ  メモリデバイスのデータシート）に記載されている。携帯電話および他の携帯用電子デバイスに用いられるＮＯＲフラッシュメモリデバイスは、例えば、インテルコーポレーション（カリフォルニア州サンタクララ）から市販されており、またインテルコーポレーションから入手可能なデータシート（例えば、Ｉｎｔｅｌ  Ｌ１８  メモリデバイスのデータシート）に記載されている。なお、ＰＣＲＡＭの代わりに、ＣＢＲＡＭ、炭素メモリ、およびＭＲＡＭなど他の高度不揮発性メモリ技術、あるいは他の不揮発性メモリ技術を用いることができ、また、以下に説明する技術と同様の技術を用いて、他のタイプの揮発性および不揮発性メモリをエミュレートすることができることについて理解されたい。
【００２１】
図１は、従来のモバイル機器１００と、本発明の一実施形態に係るメモリを用いたモバイル機器１５０との相違の一部を示している。携帯電話などの従来のモバイル機器１００は、プロセッサ１０２、メモリコントローラ１０４、キーパッド１０６、スピーカ１０８、マイク１１０、ディスプレイ１１２、およびＲＦ通信モジュール１１４など、「標準的な」部品を備えている。従来のモバイル機器１００は、ＮＯＲフラッシュメモリ１１８と、これとは別のＰＳＲＡＭ１２０とを有する、メモリシステム１１６をさらに備えている。例えば、ＮＯＲフラッシュメモリ１１８は、データおよびプログラムメモリとして用いることができ、サイズは３２〜１２８Ｍｂである。ＰＳＲＡＭ１２０は、例えばワーキングメモリとして用いることができ、サイズは１６〜６４Ｍｂである。
【００２２】
図１の下部に示されているモバイル機器１５０は、本発明の一実施形態に係るメモリシステムを用いている。当該デバイスは、実質的に同じプロセッサ１５２、メモリコントローラ１５４、および様々なＩ／Ｏデバイス（例えばキーパッド１５８、スピーカ１６０、マイク１６２、ディスプレイ１６４、ＲＦ通信モジュール１６６)を備えているが、集積回路メモリデバイスは１つのみ、すなわちＰＣＲＡＭ１５６のみである。本発明の一実施形態では、ＰＣＲＡＭ１５６は、ＮＯＲフラッシュメモリ１１８およびＰＳＲＡＭ１２０の機能性をエミュレートする。上述したように、本発明の様々な実施形態において、ＰＣＲＡＭ１５６の代わりに他のタイプの不揮発性メモリデバイスを用いることもできる。
【００２３】
本発明の一実施形態に係るモバイル機器１５０は、従来のモバイル機器１００と比較して部品が少なく、製造コストも低い一方で、機能性は実質的に同一か、あるいは向上しているという特徴を有している。しかし当然ながら、モバイル機器１５０に用いられているようなメモリを設けるためには、対処しなければならないいくつかの問題がある。まず、ＰＣＲＡＭ１５６などの不揮発性メモリの耐久性および信頼性に関する問題がある。ＰＳＲＡＭ１２０などの揮発性メモリの書き込みサイクルは、事実上は無限大である。一方、ＰＣＲＡＭ１５６など大部分の不揮発性技術では、書き換えできる回数は限定されている。
【００２４】
ＰＣＲＡＭ１５６を用いたＰＳＲＡＭをエミュレートする上でのさらなる問題は、性能に関するものである。ＰＣＲＡＭ１５６は、問題なくＮＯＲフラッシュメモリ１１８の性能を一致させる（または上回らせる）ことができる。しかしＰＳＲＡＭ１２０の書き込み速度は、ＰＣＲＡＭ１５６の書き込み速度よりも遥かに高い。同様に、ＰＣＲＡＭ１５６の書き込みレイテンシーは、ＰＳＲＡＭ１２０の書き込みレイテンシーよりも遥かに長い。例えば、ＰＳＲＡＭ１２０の書き込みレイテンシーは、通常は約１０ｎｓであるが、ＰＣＲＡＭ１５６の書き込みレイテンシーは、通常は約７０〜１００ｎｓである。ＰＣＲＡＭ１５６および他の不揮発性メモリデバイスは、その書き込み速度が遅いため、通常は、書き込みコマンドに従っていてビジー状態であることを示す信号を用いるが、ＰＳＲＡＭ１２０はそのような信号は必要ではない。
【００２５】
このようなエミュレーションに関しては、ＮＯＲフラッシュ１１８およびＰＳＲＡＭ１２０のインターフェースおよびコマンドは異なっており、またこれらは、ＰＣＲＡＭ１５６によって用いられるインターフェースおよびコマンドとも異なっている場合もあるという他の問題がある。読み出しおよび書き込みに用いられるコマンドのタイミング、性質、および順序が異なっている場合もある。例えば、ＰＳＲＡＭ１２０などのＰＳＲＡＭデバイスへの読み出しおよび書き込みは、通常は簡素であり、アドレス線および（書き込み用の）データ線に適切な値を置く場合もあり、また読み出しまたは書き込み動作を行う必要があることを示すために１つ以上の制御線を用いる場合もある。ＮＯＲフラッシュメモリ１１８などのフラッシュメモリデバイスへの読み出しおよび書き込みは、通常はより複雑であり、メモリデバイス内のプログラムバッファ内に配置されるコマンドコードが用いられる場合がある。ＰＣＲＡＭ１５６を用いたこれら両方のタイプのデバイスを、エミュレーションを適度にトランスペアレントに保ちながらエミュレートするためには、コマンドおよび（一部の実施形態では）タイミングを有する両方のインターフェースがエミュレートされる場合がある。
【００２６】
さらに、メモリアドレス空間のマッピングに関する問題がある。ＰＣＲＡＭ１５６の一部を用いてＮＯＲフラッシュをエミュレートし、一部を用いてＰＳＲＡＭをエミュレートする場合、エミュレートされるこれら各タイプのメモリのアドレス選択およびマッピングに関して、問題がある場合がある。
【００２７】
図２は、本発明の一実施形態に係る、５１２Ｍｂの集積回路メモリデバイス２００の一般的なデータフローを示している。データは、バス２０２を通って、エミュレートされるＰＳＲＡＭデバイスまたはエミュレートされるＮＯＲフラッシュデバイスを介して、１２８Ｍｂの４つのＰＣＲＡＭアレイ２０４ａ、２０４ｂ、２０４ｃ、および２０４ｄへ／から転送される。１Ｋｂの２つのＳＲＡＭバッファ２０６ａ〜２０６ｄおよび２０８ａ〜２０８ｄは、４つの各ＰＣＲＡＭアレイ２０４ａ〜２０４ｄに関連付けられており、ＰＳＲＡＭのエミュレーションをするため用いられ、また、エミュレートされるＮＯＲフラッシュのためのプログラムバッファとして用いられる。これについては、以下に説明する。
【００２８】
図３Ａには、本発明の一実施形態に係る集積回路メモリデバイス３００のためのアーキテクチャの一例が示されている。メモリデバイス３００は、エミュレートされるＮＯＲフラッシュ領域３０４と、エミュレートされるＰＳＲＡＭ領域３０６とに分割されたＰＣＲＡＭアレイ３０２を備えている。第１のＳＲＡＭバッファ３０８および第２のＳＲＡＭバッファ３１０は、ＰＳＲＡＭよりも遅いＰＣＲＡＭによるＰＳＲＡＭの比較的高速な動作のエミュレーションを可能にするために、データを読み出しおよび書き込みするために用いられる。これについては、以下により詳しく説明する。ＳＲＡＭは、コストが比較的高いため、第１のＳＲＡＭバッファ３０８および第２のＳＲＡＭバッファ３１０の容量は、ＰＣＲＡＭアレイ３０２よりも比較的小さくてよい。例えば、ＰＣＲＡＭアレイ３０２のサイズは、５１２メガビット（Ｍｂ）であってよく、第１のＳＲＡＭバッファ３０８および第２のＳＲＡＭバッファ３１０のサイズは、各４キロビット（Ｋｂ）であってよい。なお、ＰＣＲＡＭアレイ３０２は、図２を参照しながら既述したように、多数の小さなアレイから形成されていてよく、第１のＳＲＡＭバッファ３０８および第２のＳＲＡＭバッファ３１０は、多数の小さなＳＲＡＭバッファから形成されていてよいことについて理解されたい。
【００２９】
メモリデバイス３００は、フラッシュ制御部３１４とＰＳＲＡＭ制御部３１６とを有するコントローラ３１２をさらに備えていてよい。フラッシュ「チップセレクト」線Ｆ−ＣＳ３１８が導かれており、フラッシュ制御部３１４を有効にする。さらに、ＰＳＲＡＭ「チップセレクト」線Ｐ−ＣＳ３２０が導かれており、ＰＳＲＡＭ制御部３１６を有効にする。アドレス線３２２、データ線３２４、および制御線３２６は、フラッシュ制御部３１４とＰＳＲＡＭ制御部３１６との両方によって共有される。制御線３２６は、書き込み許可（ＷＥ）線（図示せず)、出力許可（ＯＥ）線（図示せず)、アドレス有効（ＡＤＶ）線（図示せず)、ＷＡＩＴ線（図示せず)、およびクロック（ＣＬＫ）線（図示せず)を含んでいてよい。
【００３０】
本発明の一実施形態によると、別々のフラッシュおよびＰＳＲＡＭセレクト線、Ｆ−ＣＳ３１８およびＰ−ＣＳ３２０は、それぞれ、エミュレートされているメモリのタイプを特定する。例えば、ＮＯＲフラッシュ機能は、フラッシュ「チップセレクト」線Ｆ−ＣＳ３１８によって活性化されてよく、ＰＳＲＡＭ機能は、ＰＳＲＡＭ「チップセレクト」線Ｐ−ＣＳ３２０によって活性化されてよい。ＮＯＲフラッシュおよびＰＳＲＡＭは、単一の集積回路上においてエミュレートされているため、これらの線は（個々に）、集積回路を実際に有効または無効にすることはなく、どのインターフェースおよびコマンドがエミュレートおよび／または有効にされるべきなのかを示すために用いられる。Ｆ−ＣＳ線３１８が有効にされると、上記デバイスは、例えば、市販されている典型的なＮＯＲフラッシュメモリデバイスのデータシートに記載されている通りに、ＮＯＲフラッシュデバイスの機能およびインターフェースを提供する。Ｐ−ＣＳ線３２０が有効にされると、上記デバイスは、例えば、市販されている標準的なＰＳＲＡＭデバイスのデータシートに記載されている通りに、ＰＳＲＡＭデバイスの機能およびインターフェースを提供する。
【００３１】
一部の実施形態では、Ｆ−ＣＳ３１８およびＰ−ＣＳ３２０チップイネーブル線など一部の制御線は、エミュレートされる各メモリデバイスに対して別々に備えられていてよい。一方、アドレス線３２２およびデータ線３２４など他の線、並びに、書き込み許可（ＷＥ）および／または出力許可（ＯＥ）線など一部の制御線３２６は、共有されていてよい。一部の実施形態では、エミュレートされる各メモリデバイスの制御機能は、揮発性および不揮発性メモリデバイス（例えばＰＳＲＡＭおよびＮＯＲフラッシュ）の機能性をエミュレートするだけではなく、上記のようなデバイスのタイミング（例えばバス応答タイミング）をエミュレートする。一部の実施形態では、上記機能性、上記タイミング、および上記線の配置は、可能な限り一致させられる。これは、マルチチップモジュールから、このようなマルチチップモジュール上の別々のメモリチップの機能性をエミュレートする単一の集積回路へと切り替えるために必要な再設計の量を最低限に抑えるためである。
【００３２】
本発明の一実施形態に係るメモリデバイス（例えばメモリデバイス３００）のための物理的パッケージング（図示せず）では、これらの共有線のためのピン（図示せず）は共有ピンであってよく、フラッシュメモリに特異的な信号は、フラッシュ制御部３１４に接続されたピン（図示せず）上にあってよく、ＰＳＲＡＭに特異的な信号は、ＰＳＲＡＭ制御部３１６に接続されたピン（図示せず）上にあってよい。このように、一部の実施形態では、ＰＳＲＡＭのエミュレーションとＮＯＲフラッシュのエミュレーションとにおいて、インターフェースおよびプロトコルは別々である。
【００３３】
ＰＣＲＡＭアレイ３０２のＮＯＲフラッシュ領域３０４およびエミュレートされるＰＳＲＡＭ領域３０６への分割は、様々であってよい。例えば、一部の実施形態では、静的マッピングを用いることができる。スタティックマッピングでは、ＰＣＲＡＭアレイ３０２のアドレス空間の一固定部分が、エミュレートされるＰＳＲＡＭ領域３０６として用いられるためにマッピングされ、また、一固定部分が、エミュレートされるＮＯＲフラッシュ領域３０４として用いられるためにマッピングされる。一部の実施形態では、メモリデバイス３００は、エミュレートされるＰＳＲＡＭ領域３０６およびエミュレートされるＮＯＲフラッシュ領域３０４のための別々のアドレス空間をエミュレートし、そしてこれら２つのアドレス空間を、ＰＣＲＡＭアレイ３０２内の単一のアドレス空間にマッピングする。一部の実施形態では、ＰＣＲＡＭアレイ３０２の、エミュレートされるＰＳＲＡＭ領域３０６として用いられる部分と、エミュレートされるＮＯＲフラッシュ領域３０４として用いられる部分との境界に柔軟性を持たせて、エミュレーションによって得られる各メモリタイプの量を変えられるようにすることができる。
【００３４】
一部の実施形態では、ＰＣＲＡＭアレイ３０２内における、エミュレートされるＰＳＲＡＭ領域３０６、およびエミュレートされるＮＯＲフラッシュ領域３０４は、動的にマッピングすることができる。例えば、コントローラ３１２は、外部アドレスに動的なオフセットを加えて、データが記憶されるＰＣＲＡＭアレイ３０２内のアドレスを決定することができる。このような動的なアドレスマッピングは、ＰＣＲＡＭの耐久性および信頼性に関する問題に対処するためにも用いることができる。動的マッピングは、使用できないＰＣＲＡＭアレイ３０２部分をマッピングから外すのに用いることができる。また、動的マッピングは、損耗の平均化に用いられ、エミュレートされるＰＳＲＡＭ領域３０６をＰＣＲＡＭアレイ３０２の様々な区域にマッピングし、これによって、ＰＣＲＡＭアレイ３０２のいずれの区域も、他の部分より書き込みサイクルを実質的に多く受けるということがなくなる。このような損耗平均化技術を用いることによって、ＰＣＲＡＭデバイスは、書き込みサイクルの回数が限定されていることによる不具合を生じさせることなく、典型的なＰＳＲＡＭデバイスの通常の書き込み負荷を、典型的な携帯用電子デバイスの通常の寿命よりも、一般的に（おそらく数十年）長く処理することができるはずである。
【００３５】
メモリデバイス３００がＮＯＲフラッシュデバイスをエミュレートしている時は、第２のＳＲＡＭバッファ３１０は、エミュレートされるＮＯＲフラッシュデバイスのためのプログラムバッファとして用いることができる。メモリデバイス３００がＰＳＲＡＭデバイスをエミュレートしている時は、第１のＳＲＡＭバッファ３０８および第２のＳＲＡＭバッファ３１０は、ダブルバッファリングを行って、ＰＳＲＡＭとＰＣＲＡＭとの性能差に対処するために用いることができる。ＰＣＲＡＭアレイ３０２のエミュレートされるＰＳＲＡＭ領域３０６に書き込まれるデータは、典型的なＰＳＲＡＭデバイスと少なくとも同等の書き込み速度およびレイテンシーを有する、バッファのうちのいずれか１つ（例えば第１のＳＲＡＭバッファ３０８）に書き込まれる。第１のＳＲＡＭバッファ３０８が満杯である場合、第１のＳＲＡＭバッファ３０８の内容は、ＰＣＲＡＭアレイ３０２内の適切な位置に内部的に転送される。一方、エミュレートされるＰＳＲＡＭ領域３０６に書き込まれる新しいデータは、第２のＳＲＡＭバッファ３１０に書き込まれる。第１のＳＲＡＭバッファ３０８の内容は、第２のＳＲＡＭバッファ３１０が満杯になる時までにＰＣＲＡＭアレイ３０２へ転送されていることが望ましい。これによって、これらバッファを再び交換することができ、また、エミュレートされるＰＳＲＡＭへの書き込みを、これらバッファのいずれか１つにおいて継続しながら、それ以外のバッファの内容をＰＣＲＡＭへ転送することができる。
【００３６】
このプロセスは、図３Ｂ〜図３Ｄに示されている。図３Ｂでは、メモリデバイス３００は、ＰＳＲＡＭデバイスをエミュレートしており、エミュレートされるＰＳＲＡＭデバイスに書き込まれるデータは、まだ満杯ではない第１のＳＲＡＭバッファ３０８に書き込まれる。図３Ｃでは、第１のＳＲＡＭバッファ３０８は既に満杯であるため、第１のＳＲＡＭバッファ３０８から、エミュレートされるＰＳＲＡＭ領域３０６へのデータ転送が開始される。一方、エミュレートされるＰＳＲＡＭデバイスに送信されてくる新しいデータは、第２のＳＲＡＭバッファ３１０内に記憶することができる。図３Ｄでは、第１のＳＲＡＭバッファ３０８からのデータは、ＰＣＲＡＭアレイのエミュレートされるＰＳＲＡＭ領域３０６へバックグラウンドで転送されており、一方、送信されて来るデータは、第２のＳＲＡＭバッファ３１０内に記憶することができる。
【００３７】
なお、図３Ａ〜図３Ｄに示されている実施形態は、２つのＳＲＡＭバッファを含んでいるが、一部の実施形態は、そのようなバッファを３つ以上含んでいてよいことに留意されたい。さらに、このようなバッファのサイズは変更可能である。
【００３８】
上述したように、２つ（またはそれ以上）のバッファを用いることによって、ＰＳＲＡＭ、あるいはＰＣＲＡＭを用いた他の低レイテンシーメモリ、あるいはＰＳＲＡＭよりも書き込みレイテンシーの高い他の高度メモリのエミュレーションに関する、多くの書き込みレイテンシー問題に対処することができる。しかし、これらのバッファが十分ではない場合もある。例えば、第２のバッファが満たされている時に、第１のバッファ内のデータのＰＣＲＡＭへの転送がまだ行われている場合、ＰＣＲＡＭへの転送が完了するまで、さらなる書き込みを遅らせる必要がある。このような例では、バッファからＰＣＲＡＭへデータが転送されている間、エミュレートされるＰＳＲＡＭへの書き込みを遅延させると有益である。図４は、ＰＳＲＡＭデバイスへの書き込み、および上記のような遅延の発生をエミュレートする方法４００を示している。
【００３９】
参照符号４０２では、第１の低書き込みレイテンシーバッファ（例えばＳＲＡＭバッファ）に、データが書き込まれる。参照符号４０４では、第１のバッファがまだ満杯ではない場合は、（例えば参照符号４０２において)書き込みを続けることができる。参照符号４０６では、第１のバッファが満杯である場合は、（後述のように、）第２のバッファから不揮発性メモリへのデータ転送が終了したか否かの確認が行われる。データ転送が終了している場合は、参照符号４０８において、上記メモリシステムは、第１のバッファから不揮発性メモリ（例えばＰＣＲＡＭ、または別のタイプの不揮発性メモリであってよい)へのデータ転送を開始する。この転送が行われている間、参照符号４１０において、第２の低書き込みレイテンシーバッファ（例えば第２のＳＲＡＭバッファ）に、データが書き込まれる。参照符号４１２では、第２のバッファがまだ満杯ではない場合は、第２のバッファ内において、（例えば参照符号４１０において)書き込みを続けることができる。第２のバッファが満杯である場合は、参照符号４１４において、第１のバッファからの転送が完了したか否かの確認が行われる。転送が完了している場合は、参照符号４１６において、第２のバッファから不揮発性メモリへのデータ転送が開始され、そして参照符号４０２への処理に戻る。参照符号４０２では、第１のバッファにデータが書き込まれる。参照符号４０６では、第２のバッファから不揮発性メモリへのデータ転送が終了していない場合（何らかのそういった転送が行われていると仮定して)、参照符号４１８において、上記システムは、リフレッシュサイクルをエミュレートすることによって、メモリへのさらなる書き込みを遅らせる。第２のバッファからの転送が一旦終了すると、エミュレートされたリフレッシュサイクルが終了し、メモリへの書き込みを続けることができる。同様に、参照符号４１４では、第２のバッファが満杯であるが、第１のバッファからの転送が完了していない場合、参照符号４２０において、上記システムは、第１のバッファからの転送が完了するまで、リフレッシュサイクルをエミュレートすることによって、メモリへのさらなる書き込みを遅らせる。
【００４０】
参照符号４１８および４２０におけるリフレッシュサイクルのエミュレーションは、さらなる書き込みを遅らせるために用いることができる。これは、従来の（すなわちエミュレートされていない）ＰＳＲＡＭデバイスは、内部リフレッシュ動作の実行中に、書き込み（および読み出し）動作を遅らせることがあるためである。本発明の一実施形態では、バッファからＰＣＲＡＭへのデータ転送に起因する遅延、あるいは、ＰＣＲＡＭまたは他の不揮発性メモリの書き込みレイテンシーに関連する他の遅延は、通常のＰＳＲＡＭリフレッシュ遅延として見かけ上識別され得る。ＰＣＲＡＭおよび他の不揮発性メモリは、リフレッシュが不要であるため、通常は、いかなるリフレッシュ遅延も不要である。しかし、本発明の一実施形態では、典型的なＰＳＲＡＭデバイスにおいて生じるリフレッシュ遅延を、エミュレートされるＰＳＲＡＭデバイスにおいて、書き込みレイテンシーの差を隠すために用いられてもよい。トランスペアレンシーを高く維持しながらエミュレーションを行うために、書き込みレイテンシー差に起因する遅延の長さは、従来のＰＳＲＡＭデバイスにおけるリフレッシュ遅延の長さと同じにすることができる。遅延の長さを同様にするためには、メモリが使用されるアプリケーションに応じて、バッファのサイズおよび数を選択することができる。
【００４１】
一部の本発明の実施形態では、（複数の）ＳＲＡＭバッファまたはバッファの一部分は、単にＰＣＲＡＭへの書き込みを行うためではなく、ＰＳＲＡＭエミュレーションのためのより一般的なキャッシュとして用いることができる。上記バッファを用いて、上記バッファが満杯になるまで、データへの高速の読み出しおよび書き込みアクセスを可能にすることができる。上記バッファは、満杯になると、ＰＣＲＡＭに書き込むことができる。一部の実施形態では、バッファ「フラッシュ」コマンドを発行して、バッファの内容（またはバッファの一部分）をＰＣＲＡＭに書き込むことができる。
【００４２】
図５は、キャッシュとして用いられるバッファの一例の構造を示している。比較的高速なメモリ（例えばＳＲＡＭ）であってよいバッファメモリ５０２は、多数のページバッファ５０４に分割されている。図５に示されている実施形態では、バッファメモリ５０２内に１６のページバッファ５０４が含まれている。ＰＳＲＡＭがエミュレートされている時は、各書き込みコマンドは、ページバッファ５０４のいずれか１つに、ページアドレスおよびワードブロックを記憶する。このワードブロックは、例えば、１つのバーストモード読み出しまたは書き込みコマンドにおいて、エミュレートされているＰＳＲＡＭデバイスに読み出される又は書き込まれるワード数と等しくてよい。ページバッファ５０４内に記憶されるページのいずれかと対応するアドレスを有する読み出しコマンドが発行されると、上記バッファからデータを直接読み出すことができる。
【００４３】
一部の実施形態では、バッファメモリ５０２を、バッファ構成レジスタ５０６に関連付けることも可能である。バッファ構成レジスタ５０６は、バッファメモリ５０２の一部であってよく、あるいは、ＰＳＲＡＭエミュレーションを制御するメモリコントローラ（図示せず）の一部であってもよい。バッファ構成レジスタ５０６へのアクセスは、メモリマップされていてもよいし、あるいは、メモリコントローラに送信された特殊なバッファ構成コマンドなどの他のアクセス手段によって行うことができる。後述するように、バッファメモリ５０２は、バッファ構成レジスタ５０６へ書き込みすることによって、例えばバッファへのデータ転送またはバッファからのデータ転送に影響を与えるように構成および／または制御することができる。一部の実施形態では、単一のバッファ構成レジスタ５０６を用いて、メモリデバイス内の多数のバッファメモリを構成および制御することができる。別の実施形態では、各バッファメモリを、その独自のバッファ構成レジスタ（例えばバッファ構成レジスタ５０６）に関連付けることもできる。
【００４４】
キャッシュとして構成されたバッファメモリ（例えばバッファメモリ５０２）を用いることよって、バッファが満杯である時に、個々のページを不揮発性メモリ（例えばＰＣＲＡＭ）に移動させることができる。これは例えば、ＬＩＦＯ（後入れ先出し）方式によって行って、書き込まれた最新のページがＰＣＲＡＭに移動されて、古いデータがバッファ内に保持されるようにすることができる。データ転送の順序は、これ以外であってもよい。
【００４５】
一部の実施形態では、バッファ構成レジスタ５０６を用いて、バッファメモリ５０２の内容をいつＰＣＲＡＭにフラッシュするのかを決定することができる。図６Ａ〜図６Ｄに示されているように、バッファメモリ５０２の内容を、バッファ構成レジスタ５０６に関連して制御する様々な方法がある。上記メモリデバイスは、バッファ構成レジスタの内容、および（複数の）バッファが用いられる方法に応じて、様々な種類の性能のために構成することができる。上記メモリデバイスは、例えば、（例えばＤＲＡＭの)速度、（例えばＮＡＮＤフラッシュの)データ記憶のための中程度の耐久性、（例えばコード記憶の)高い保持力などのために構成することができる。
【００４６】
図６Ａは、そのための第１の方法６００を示している。参照符号６０２では、バッファ構成レジスタ５０６は、「全て確認＆フラッシュ」状態にセットされる。参照符号６０４では、さらなる書き込みコマンドが発行される。参照符号６０６では、このさらなる書き込みコマンドは、バッファ構成レジスタ５０６の状態と共に、バッファメモリの全内容を不揮発性メモリ（例えばＰＣＲＡＭアレイ）に転送させる。この転送は、例えば順番通りに行うことができる。一部の実施形態では、単にバッファレジスタを「全て確認＆フラッシュ」状態にセットすることによって、参照符号６０４において追加的な書き込みコマンドを発行することなく、データ転送を行うことができる。
【００４７】
図６Ｂは、別の方法６２０を示している。参照符号６２２では、バッファ構成レジスタ５０６は、「バッファ確認＆フラッシュ」状態にセットされる。また、不揮発性メモリアレイにフラッシュされるページまたはバッファアドレスが供給される。これによって、参照符号６２４では、バッファ内において特定されたページが不揮発性メモリアレイに転送される。
【００４８】
図６Ｃに示されているように、同様の方法６４０を用いて、不揮発性メモリアレイからバッファへデータ転送し、これによって、エミュレートされるＰＳＲＡＭデバイスにおいてより高速なデータの読み出しを容易にすることができる（しかし、ＰＣＲＡＭおよび他の高度不揮発性メモリなど、一部のタイプの不揮発性メモリでは、不揮発性メモリの読み出し速度と、エミュレートされているＰＳＲＡＭの読み出し速度との間には、ほとんど又は全く差がない場合があることに留意されたい)。参照符号６４２では、バッファ構成レジスタ５０６が「読み出し」状態にセットされ、そして不揮発性メモリアレイ内の１つ以上のブロックのアドレスが特定される。必要に応じて、データが転送されるページバッファも特定されるようにしてもよい。参照符号６４４では、データは、ＰＣＲＡＭ内において特定されたアドレス範囲からバッファへ転送され、当該バッファにおいて、高速読み出しされることができる。
【００４９】
一部の実施形態では、不揮発性メモリアレイとバッファとの間において転送が行われている間は、他のコマンドの実行を阻止しなければならない場合がある。図６Ｄは、このための方法６６０を示している。参照符号６６２では、バッファとＰＣＲＡＭとの間において、フラッシュまたは転送動作が開始される（また、一部の実施形態では、コマンドが発行され続けるようにするために用いることのできるバッファは他にない)。このようなフラッシュおよび転送動作は、例えば図６Ａ〜図６Ｃの方法６００、６２０、および６４０に示されているように開始することができる。参照符号６６４では、ビジー信号、あるいは、デバイスがコマンドを受け入れることができることを示す他の信号が、「オン」状態にセットされる。上記ビジー信号は、上記メモリデバイスからの出力として、例えばビジーピン上において利用することができ、および／または、（上述したように）ＰＳＲＡＭデバイスまたはＤＲＡＭにおいて通常行う必要のあるリフレッシュサイクルに「見せかける」ことができる。参照符号６６６では、バッファ／不揮発性メモリ間において転送が行われる。この転送が終了すると、参照符号６６８において、上記ビジー信号が「オフ」状態にリセットされ、コマンド処理が続けられる。
【００５０】
図７Ａを参照すると、本発明の一実施形態に係る集積回路メモリデバイスのための第２のアーキテクチャが示されている。メモリデバイス７００は、エミュレートされるＮＯＲフラッシュ領域７０４と、エミュレートされるＰＳＲＡＭ領域７０６とに分割された、ＰＣＲＡＭアレイ７０２を備えている。第１のＳＲＡＭバッファ７０８、および第２のＳＲＡＭバッファ７１０は、ＰＳＲＡＭエミュレーション中に、データを読み出しおよび書き込むために用いることができる。メモリデバイス７００は、別のプログラムバッファ７１１をさらに備えている。別のプログラムバッファ７１１は、上記デバイスがＮＯＲフラッシュメモリあるいは他の不揮発性メモリをエミュレートしている時に、コマンドおよび／またはデータを記憶するために用いられる。一般的に、プログラムバッファ７１１のサイズは、コマンドを発行して、エミュレートされるＮＯＲフラッシュメモリにアドレスおよびデータを供給するのに必要な長さ（すなわちビット数）によって決定される。例えば、a ０．５５Ｋｂのプログラムバッファであれば、多くのアプリケーションにとって十分である。前述と同様、一部の実施形態では、ＰＣＲＡＭアレイ７０２は、多数の小さなアレイから形成されていてよいことを理解されたい。さらに、一部の実施形態では、第１のＳＲＡＭバッファ７０８、第２のＳＲＡＭバッファ７１０、および／またはプログラムバッファ７１１は、例えば図２を参照しながら説明したように、多数の小さなバッファから形成されていてよい。
【００５１】
メモリデバイス７００は、フラッシュ制御部７１４とＰＳＲＡＭ制御部７１６とを有する、コントローラ７１２をさらに備えていてよい。様々な実施形態では、コントローラ７１２は、状態機械、マイクロコントローラ、プロセッサ、後述のようにアルゴリズムを実行する予備ロジック、あるいはその他のタイプの電子制御回路であってよい。コントローラ７１２は、一部の実施形態では、メモリデバイス７００内に一体化されていてよく、別の実施形態では、外部に形成されていてもよい。
【００５２】
フラッシュ「チップセレクト」線、すなわちＦ−ＣＳ７１８は、フラッシュ制御部７１４に導かれており、当該フラッシュ制御部７１４を有効にする。ＰＳＲＡＭ「チップセレクト」線、すなわちＰ−ＣＳ７２０は、ＰＳＲＡＭ制御部７１６に導かれており当該ＰＳＲＡＭ制御部７１６を有効にする。アドレス線７２２、データ線７２４、および制御線７２６は、フラッシュ制御部７１４とＰＳＲＡＭ制御部７１６との両方によって共有されている。制御線７２６は、書き込み許可（ＷＥ）線（図示せず)、出力許可（ＯＥ）線（図示せず)、アドレス有効（ＡＤＶ）線（図示せず)、ＷＡＩＴ線（図示せず)、およびクロック（ＣＬＫ）線（図示せず)を含んでいてよい。
【００５３】
本実施形態では、メモリデバイス７００がフラッシュメモリ（例えばＮＯＲフラッシュメモリ）をエミュレートしている時に、プログラムバッファ７１１は、エミュレートされる当該フラッシュメモリ内に記憶されるデータを受信する。同様に、メモリデバイス７００がＰＳＲＡＭをエミュレートしている時に、第１のＳＲＡＭバッファ７０８および第２のＳＲＡＭバッファ７１０は、ダブルバッファ方式によって、ＰＳＲＡＭの書き込みレイテンシーと、高度不揮発性メモリ（例えばＰＣＲＡＭ）の書き込みレイテンシーとの差を処理する。これについては既に説明した。一部の実施形態ではさらに、バスアーキテクチャに応じて、バッファ７０８、７１０、および７１１を用いて、エミュレートされるメモリの１つのタイプから読み出しを行う一方で、他方のタイプへの書き込みを行うことができる。例えば、エミュレートされるＮＯＲへ書き込まれるデータは、プログラムバッファ７１１内に一旦配置されると、エミュレートされるＮＯＲメモリへの書き込みが可能となり、またエミュレートされるＰＳＲＡＭからＳＲＡＭバッファ７０８および／または７１０へと読み出される。
【００５４】
ＰＳＲＡＭの書き込みレイテンシーと高度不揮発性メモリ（例えばＰＣＲＡＭ）の書き込みレイテンシーとの差を処理するためのダブルバッファ方式の動作は、図７Ｂ〜図７Ｄに示されている。図７Ｂでは、メモリデバイス７００は、ＰＳＲＡＭデバイスをエミュレートしている。エミュレートされるＰＳＲＡＭデバイスに書き込まれるデータは、まだ満杯ではない第１のＳＲＡＭバッファ７０８に書き込まれる。図７Ｃでは、第１のＳＲＡＭバッファ７０８は満杯であるため、第１のＳＲＡＭバッファ７０８から、エミュレートされるＰＳＲＡＭ領域７０６へのデータ転送が開始される。一方、エミュレートされるＰＳＲＡＭデバイスに対して新しく送信されてくるデータは、第２のＳＲＡＭバッファ７１０内に記憶される。図７Ｄでは、第１のＳＲＡＭバッファ７０８からのデータは、ＰＣＲＡＭアレイのエミュレートされるＰＳＲＡＭ領域７０６へバックグラウンドで転送されている。一方、送信されてくるデータは、第２のＳＲＡＭバッファ７１０内に記憶される。
【００５５】
図８Ａは、本発明の一実施形態に係る、集積回路メモリデバイス８００のためのアーキテクチャの別の例を示している。図８に示されているメモリデバイス８００は、高速メモリ（例えばＰＳＲＡＭ）と、低速不揮発性メモリ（例えばＮＯＲフラッシュメモリ）との両方をエミュレートするが、統一インターフェースを１つ備えているのみである。当該インターフェースは、ＰＳＲＡＭまたはＮＯＲフラッシュインターフェースとの互換性を必ずしも保持していなくてもよい。例えば、メモリデバイス８００とのインターフェースは、ＮＯＲフラッシュをエミュレートするために用いる、いくつかの拡張コマンドを有したＰＳＲＡＭ様であってよい。
【００５６】
メモリデバイス８００は、エミュレートされるＮＯＲフラッシュ領域８０４と、エミュレートされるＰＳＲＡＭ領域８０６とに分割された、ＰＣＲＡＭアレイ８０２を備えている。第１のＳＲＡＭバッファ８０８、および第２のＳＲＡＭバッファ８１０は、ＰＳＲＡＭエミュレーション中に、データを読み出しおよび書き込みするために用いることができる。ＮＯＲフラッシュのエミュレーション中は、第２のＳＲＡＭバッファ８１０をプログラムバッファとして用いて、ＮＯＲフラッシュコマンドおよび／またはデータを記憶することができる。ＰＣＲＡＭアレイ８０２から読み出されたデータは、出力キャッシュ８０３内に記憶させることができる。出力キャッシュ８０３は、例えばセットアソシエイティブキャッシュであってよい。当該出力キャッシュは、ＳＲＡＭなど、比較的高速である任意のメモリであってよい。なお、このような出力キャッシュは、本明細書に記載されている他の実施形態においても、追加的に用いることができることを理解されたい。また、前述のように、一部の実施形態では、ＰＣＲＡＭアレイ８０２は、多数の小さなアレイから形成されていてよい。さらに一部の実施形態では、第１のＳＲＡＭバッファ８０８、第２のＳＲＡＭバッファ８１０、および／または出力キャッシュ８０３は、図２を参照しながら説明したように、多数の小さなバッファから形成されていてよい。さらに、本明細書において記載されている全ての実施形態と同様に、一部の実施形態では、アレイ８０２は、ＰＣＲＡＭ以外の不揮発性メモリタイプを用いることができ、またメモリデバイス８００は、ＰＳＲＡＭおよびＮＯＲフラッシュ以外のメモリタイプをエミュレートすることができる。
【００５７】
メモリデバイス８００は、コントローラ８１２をさらに備えていてよい。図８Ａに示されている実施形態では、コントローラ８１２は、ＰＳＲＡＭエミュレーションとＮＯＲフラッシュエミュレーションとの両方のためのコマンドを受信する、共通制御ユニットである。コントローラ８１２は、前述のように、様々な実施形態において、状態機械、マイクロコントローラ、プロセッサ、後述のようにアルゴリズムを実行する予備ロジック、あるいはその他のタイプの電子制御回路であってよい。コントローラ８１２は、一部の実施形態では、メモリデバイス８００内に一体化されていてよく、別の実施形態では、外部に形成されていてもよい。
【００５８】
メモリデバイス８００は、チップセレクト（ＣＳ）線８１４を１つのみ有している。チップセレクト（ＣＳ）線８１４は、ＰＳＲＡＭとフラッシュとの両方をエミュレートするために用いられる。内部的には、フラッシュ「チップセレクト」線（Ｆ−ＣＳ）８１８、およびＰＳＲＡＭ「チップセレクト」線（Ｐ−ＣＳ）８２０を用いて、どのタイプのメモリがエミュレートされるのかをコントローラ８１２に示すことができる。しかしこれらの線は、メモリデバイス８００への外部インターフェースの一部ではない。
【００５９】
メモリデバイス８００内において全ての時点において行われるエミュレーションのタイプは、アクセスされているアドレス、構成レジスタ８１６の内容、および／またはＣＳ線８１４の状態に従って決定することができる。例えば、ＣＳ線８１４がアサートされ、アドレスは、エミュレートされるＰＳＲＡＭに関連付けされたアドレスである場合、上記デバイスは、ＰＳＲＡＭエミュレーションを内部的に選択することができ、またＰ−ＣＳ線８２０をアサートすることができる。同様に、ＣＳ線８１４がアサートされ、アドレスは、エミュレートされるフラッシュメモリに関連付けされたアドレスである場合、上記デバイスは、ＮＯＲフラッシュのエミュレーションを内部的に選択することができ、またＦ−ＣＳ線８１８をアサートすることができる。このアドレスメモリマッピング情報は、例えば構成レジスタ８１６内に保持することができる。構成レジスタ８１６は、一部の実施形態では、アドレスのどのブロックを用いてフラッシュメモリをエミュレートするのか、および、アドレスのどのブロックを用いてＰＳＲＡＭをエミュレートするのかを、動的に決定するために用いることができる。また、後述するように、一部の実施形態では、構成レジスタ８１６は、ＮＯＲフラッシュコマンドをメモリデバイス８００に送るために用いることができる。一部の実施形態では、ＣＳ線８１４がアサートされ、構成レジスタ８１６がＮＯＲフラッシュコマンドを発行するように構成されている場合、メモリデバイス８００は、ＮＯＲフラッシュメモリをエミュレートし、そして内部Ｆ−ＣＳ線８１８がアサートされる。一部の実施形態では、ＮＯＲフラッシュをエミュレートするのか、あるいはＰＳＲＡＭをエミュレートするのかの決定は、メモリデバイス８００内のセレクタ８１５によってなされる。
【００６０】
メモリデバイス８００は、アドレス線８２２、データ線８２４、および制御線８２６をさらに有している。制御線８２６は、書き込み許可（ＷＥ）線（図示せず)、出力許可（ＯＥ）線（図示せず)、アドレス有効（ＡＤＶ）線（図示せず)、ＷＡＩＴ線（図示せず)、およびクロック（ＣＬＫ）線（図示せず)を含んでいてよい。これらの線を用いて、フラッシュとＰＳＲＡＭとの両方をエミュレートすることができる。メモリデバイス８００では、送信されてくるアドレスとは無関係に、ＮＯＲおよびＰＳＲＡＭエミュレーションは、読み出し、書き込み、バースト読み出し、バースト書き込み、レジスタ読み出し／セット、待機、および／またはディープパワーダウンなどの基本コマンドのための同一のコマンドインターフェースを備えていてよい。ＮＯＲに特異的な特定の特徴およびコマンド（例えば、中断／再開、保護、ロック、ＣＦＩ読み出し、デバイスＩＤ、ステータス読み出し）、および他のＮＯＲに特異的なコマンドは、構成レジスタ８１６などの構成レジスタを用いて処理することができる。
【００６１】
図３Ａ〜３Ｄを参照しながら説明した実施形態と同様に、メモリデバイス８００は、ＰＳＲＡＭエミュレーション中にダブルバッファリング方式を用いて、エミュレートされているＰＳＲＡＭの書き込みレイテンシーと、ＰＣＲＡＭアレイ８０２の書き込みレイテンシーとの差に対処することができる。図８Ｂに見られるように、第１のＳＲＡＭバッファ８０８が満杯である時は、データは第１のＳＲＡＭバッファ８０８からＰＣＲＡＭアレイ８０２へと転送され、送信されてくるデータは、第２のＳＲＡＭバッファ８１０内に保持される。一部の実施形態では、同期読み出し動作中に、第１のＳＲＡＭバッファ８０８、第２のＳＲＡＭバッファ８１０、および／または出力キャッシュ８０３に、複数のワードが検知および転送される。一部の実施形態では、同期書き込み動作中において、ＰＣＲＡＭアレイ８０２への書き込みが行われている間に、第１のＳＲＡＭバッファ８０８を用いてページをバッファしながら、第２のＳＲＡＭバッファ８１０を用いて揮発性データを保持し、読み出しアクセスと書き込みアクセスとの両方を高速で行うことができる。なお、これらのバッファは、上記のように用いる場合、ＰＣＲＡＭアレイ８０２への書き込み中に第２のＳＲＡＭバッファ８１０がページをバッファしている間に、高速アクセスのために揮発性データを保持するために第１のＳＲＡＭバッファ８０８を用いるように予約することができることについて理解されたい。一部の実施形態では、第１のＳＲＡＭバッファ８０８および第２のＳＲＡＭバッファ８１０は、キャッシュ動作をサポートして、ＰＣＲＡＭアレイ８０２への書き込みアクセス中におけるビジー時間のオーバーヘッドを低減することができる。
【００６２】
図９は、集積回路メモリデバイス９００が別のプログラムバッファ９１１を備えている、同様の実施形態を示している。メモリデバイス９００は、エミュレートされるＮＯＲフラッシュ領域９０４とエミュレートされるＰＳＲＡＭ領域９０６とに分割されたＰＣＲＡＭアレイ９０２を備えている。第１のＳＲＡＭバッファ９０８および第２のＳＲＡＭバッファ９１０は、ＰＳＲＡＭのエミュレーション中に、データを読み出しおよび書き込みするために用いることができる。メモリデバイス９００は、別のプログラムバッファ９１１をさらに備えている。別のプログラムバッファ９１１は、上記デバイスがＮＯＲフラッシュメモリまたは他の不揮発性メモリをエミュレートしている時に用いられるコマンドおよび／またはデータを記憶するために用いられる。一部の実施形態では、ＰＣＲＡＭアレイ９０２は、多数の小さなアレイから形成されていてよいことを理解されたい。さらに、一部の実施形態では、第１のＳＲＡＭバッファ９０８、第２のＳＲＡＭバッファ９１０、および／またはプログラムバッファ９１１は、例えば図２を参照しながら上述したように、多数の小さなバッファから形成されていてよい。
【００６３】
メモリデバイス９００は、コントローラ９１２をさらに備えていてよい。コントローラ９１２は、ＰＳＲＡＭとＮＯＲフラッシュとの両方をエミュレートするためのコマンドを受信する。メモリデバイス９００は、チップセレクト（ＣＳ）線９１４を１つしか備えていないが、このチップセレクト（ＣＳ）線９１４は、ＰＳＲＡＭとフラッシュとの両方をエミュレートするために用いられる。内部的には、フラッシュ「チップセレクト」線（Ｆ−ＣＳ）９１８、およびＰＳＲＡＭ「チップセレクト」線（Ｐ−ＣＳ）９２０は、どのタイプのメモリがエミュレートされるのかをコントローラ９１２に示すために用いることができる。しかしこれらの線は、メモリデバイス９００への外部インターフェースの一部ではない。図８を参照しながら上述したように、メモリデバイス９００内において全ての時点において用いられるエミュレーションのタイプは、アクセスされているアドレス、構成レジスタ９１６の内容、および／またはＣＳ線９１４の状態に従って決定することができる。ＮＯＲフラッシュをエミュレートするのか、あるいはＰＳＲＡＭをエミュレートするのかの決定は、メモリデバイス９００内のセレクタ９１５において行うことができる。
【００６４】
メモリデバイス９００は、アドレス線９２２、データ線９２４、および制御線９２６をさらに備えている。制御線９２６は、書き込み許可（ＷＥ）線（図示せず)、出力許可（ＯＥ）線（図示せず)、アドレス有効（ＡＤＶ）線（図示せず)、ＷＡＩＴ線（図示せず)、クロック（ＣＬＫ）線（図示せず)を含んでいてよく、および／または、他の制御線は、フラッシュエミュレーションとＰＳＲＡＭエミュレーションとの両方に用いることができる。メモリデバイス９００では、ＮＯＲおよびＰＳＲＡＭエミュレーションは、特定の基本コマンド（例えば、読み出し、書き込み、バースト読み出し、バースト書き込み、レジスタの読み出し／セット、待機、および／またはディープパワーダウン）に対しては、コマンドインターフェースを有していてよい。ＮＯＲに特異的な特定の特徴およびコマンド（例えば中断／再開、保護、ロック、ＣＦＩ読み出し、デバイスＩＤ、読み出し状態）、およびＮＯＲに特異的な他のコマンドは、構成レジスタ９１６などの構成レジスタによって処理することができる。
【００６５】
プログラムバッファ９１１は、メモリデバイス９００がフラッシュメモリ（例えばＮＯＲフラッシュメモリ）をエミュレートしている時に、エミュレートされるフラッシュメモリ内に記憶されるデータを受信する。同様に、第１のＳＲＡＭバッファ９０８および第２のＳＲＡＭバッファ９１０は、メモリデバイス９００がＰＳＲＡＭをエミュレートしている時に、ダブルバッファ方式によって、ＰＳＲＡＭと高度不揮発性メモリ（例えばＰＣＲＡＭ）との書き込みレイテンシー差を処理する。これについては既述した。あるいは、第１のＳＲＡＭバッファ９０８および第２のＳＲＡＭバッファ９１０を用いて、上述したように、データをキャッシュすることができる。一部の実施形態では、メモリデバイス９００がフラッシュメモリをエミュレートしている時に、第１のＳＲＡＭバッファ９０８および第２のＳＲＡＭバッファ９１０をキャッシュメモリとして用いることができ、および／または、メモリデバイス９００がＰＳＲＡＭをエミュレートしている時に、プログラムバッファ９１１を用いることができる。さらに、上述したように、一部の実施形態では、バスアーキテクチャに応じて、バッファ９０８、９１０、および９１１を用いて、エミュレートされるメモリのいずれか一方のタイプから読み出しを行っている間に、他方への書き込みを行うことができる。
【００６６】
図１０および図１１は、ＰＣＲＡＭメモリ素子、およびＰＣＲＡＭデバイスの構造をそれぞれ示している。このようなＰＣＲＡＭ素子およびデバイスは、本発明の様々な実施形態に従って、「高度」不揮発性メモリとして用いることができる。一般的に、ＰＣＲＡＭ内において用いられているメモリ素子は、相変化材料を含んだ相変化メモリ素子である。相変化材料は、少なくとも２つの異なる結晶化状態の間で切り替えることができ（すなわち、相変化材料は、少なくとも２つの異なる結晶化度を採ることができ)、各結晶化状態を用いてメモリ状態を示すことができる。採り得る結晶化状態が２つである場合、結晶化度の高い結晶化状態は「結晶状態」とも称され、結晶化度の低い結晶化状態は「アモルファス状態」とも称される。異なる結晶化状態は、それらの異なる電気的特性、特に異なる抵抗によって互いに区別することができる。例えば、高い結晶化度（規則的な原子構造）を有する結晶化状態は、一般的には、低い結晶化度（不規則的な原子構造)を有する結晶化状態よりも抵抗が低い。以下では、説明を簡単にするために、相変化材料は２つの結晶化状態（「アモルファス状態」および「結晶状態」)を採ることができるものと仮定する。しかし、中間的な状態も用いることができることについて理解されたい。
【００６７】
相変化メモリ素子は、相変化材料の温度変化によって、アモルファス状態から結晶状態（逆も同様）に変化することができる。これらの温度変化は、異なる手法を用いて生じさせることができる。例えば、相変化材料に電流を流すことができる（あるいは、相変化材料に電圧を印加することができる)。あるいは、相変化材料に隣接して配置された抵抗ヒータに電流または電圧を与えることができる。抵抗率変化メモリ素子のメモリ状態を決定するためには、相変化材料に検出電流を流す（あるいは、相変化材料に検出電圧を印加する)ことによって、メモリ素子のメモリ状態を示す抵抗率変化メモリ素子の抵抗率を検出することができる。
【００６８】
図１０は、相変化メモリ素子１０００（アクティブ・イン・ビア・タイプ)の一実施例の断面図を示している。相変化メモリ素子１０００は、第１の電極１００２、相変化材料１００４、第２の電極１００６、および絶縁材料１００８を有している。相変化材料１００４の側方は、絶縁材料１００８によって囲まれている。相変化メモリ素子をメモリセル内において用いるために、トランジスタ、ダイオードなどの選択デバイス（図示せず)、あるいは他の能動デバイスが、第１の電極１００２または第２の電極１００６に結合される。これによって、第１の電極１００２および／または第２の電極１００６を介した、相変化材料１００４への電流または電圧の印加を制御することができる。相変化材料１００４を結晶状態にセットするためには、相変化材料１００４が、その結晶化温度以上、融点未満で加熱されるようにパルスパラメータを選択して、相変化材料１００４に電流パルスおよび／または電圧パルスが印加される。相変化材料１００４をアモルファス状態にセットするためには、相変化材料１００４が、その融点を超えるように急速に加熱された後、急速に冷却されるようにパルスパラメータを選択して、相変化材料１００４に電流パルスおよび／または電圧パルスが印加される。
【００６９】
相変化材料１００４は、様々な材料を含んでいてよい。一実施形態では、相変化材料１００４は、周期表の第６族に属する元素を１つ以上の含有したカルコゲナイド合金を含んでいていてよく、あるいはこのようなカルコゲナイド合金から成っていてよい。別の実施形態では、相変化材料１００４は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料を含んでいてよく、あるいはこのようなカルコゲナイド化合物材料から成っていてよい。さらに別の実施形態では、相変化材料１００４は、ＧｅＳｂ、ＧｅＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなどのカルコゲンを含有していない材料を含んでいてよく、あるいはこのようなカルコゲンを含有していない材料から成っていてよい。またさらに別の実施形態では、相変化材料１００４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ｂｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｐ、Ｏ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つ以上含有した任意の適切な材料を含んでいてよく、あるいはこのような任意の適切な材料から成っていてよい。
【００７０】
一実施形態では、第１の電極１００２および第２の電極１００６のうちの少なくとも１つは、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、またはこれらの混合物または合金を含んでいてよく、あるいはこれらの材料から成っていてよい。別の実施形態では、第１の電極１００２および第２の電極１００６のうちの少なくとも１つは、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、および、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｓ、および／またはこれらの混合物および合金から成る群から選択された２つ以上元素を含んでいてよく、あるいはこれらの材料から成っていてよい。このような材料の例としては、ＴｉＣＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、Ｗ、−Ａｌ２Ｏ３およびＣｒ−Ａｌ２Ｏ３が含まれる。
【００７１】
図１１は、ＰＣＲＡＭデバイス１１００のブロック図を示している。ＰＣＲＡＭデバイス１１００は、書き込みパルス発生器１１０２、分配回路１１０４、相変化メモリ素子１１０６（例えば、上述した相変化メモリ素子１０００)、およびセンスアンプ１１０８を備えている。一実施形態では、書き込みパルス発生器１１０２は、電流パルスまたは電圧パルスを生成する。この電流パルスまたは電圧パルスは、分配回路１１０４を介して相変化メモリ素子１１０６へ供給され、これによって相変化メモリ素子１１０６のメモリ状態がプログラミングされる。一実施形態では、分配回路１１０４は、複数のトランジスタを備えている。これらのトランジスタは、相変化メモリ素子１１０６、あるいは相変化メモリ素子１１０６に隣接して配置されたヒータ（図示せず）に、直流パルスまたは直流電圧パルスを供給する。
【００７２】
既に説明したように、相変化メモリ素子１１０６の相変化材料は、温度変化の影響下において、アモルファス状態から結晶状態（逆も同様）に変化させることができる。より一般的には、相変化材料は、温度変化の影響下において、第１の結晶化度から第２の結晶化度（逆も同様）に変化させることができる。例えば、第１の（低い）結晶化度にビット値「０」を割り当てることができ、第２の（高い）結晶化度にビット値「１」を割り当てることができる。異なる結晶化度は異なる電気抵抗を意味しているため、センスアンプ１１０８は、相変化材料の抵抗に応じて、相変化メモリ素子１１０６のいずれか１つのメモリ状態を決定することができる。
【００７３】
相変化メモリ素子１１０６は、高い記憶密度を達成するために、マルチビットのデータを記憶することができる、すなわち、相変化材料を３つ以上の抵抗値にプログラムすることができる。例えば、相変化メモリ素子１１０６が３つの抵抗レベルのいずれか１つにプログラムされる場合、一メモリ素子につき１．５データビットを記憶させることができる。相変化メモリ素子が４つの抵抗レベルのいずれか１つにプログラムされる場合、一メモリ素子につき２データビットを記憶させることができ、以下同様に記憶させることができる。
【００７４】
簡潔に述べると、本発明の一実施形態は、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、第１のインターフェースを有するコントローラとを備えた、集積回路メモリデバイスを提供する。当該メモリデバイスは、エミュレートされる第１のメモリタイプおよびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。上記メモリデバイスはさらに、上記メモリデバイスが上記エミュレートされる第１のメモリタイプをエミュレートする時に、上記エミュレートされる第１のメモリ領域内にデータを記憶し、上記メモリデバイスが上記エミュレートされる第２のメモリタイプをエミュレートする時には、上記エミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。
【００７５】
一部の実施形態では、上記エミュレートされる第１のメモリタイプは、不揮発性メモリタイプであり、上記エミュレートされる第２のメモリタイプは、揮発性メモリタイプである。一部の実施形態では、上記エミュレートされる第１のメモリタイプは、ＮＯＲフラッシュメモリである。一部の実施形態では、上記エミュレートされる第２のメモリタイプは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)である。
【００７６】
一部の実施形態では、上記第１のインターフェースは、上記エミュレートされる第１のメモリタイプと、上記エミュレートされる第２のメモリタイプとの両方へのアクセスを提供するように構成されている。このような実施形態の一部は、上記エミュレートされる第１のメモリタイプをエミュレートするのか、あるいは上記エミュレートされる第２のメモリタイプをエミュレートするのかを選択する、セレクタをさらに備えている。これらの実施形態の一部では、上記セレクタは、上記エミュレートされる第１のメモリタイプをエミュレートするのか、あるいは上記エミュレートされる第２のメモリタイプをエミュレートするのかを、少なくとも部分的には、アクセスされるメモリアドレスに基づいて決定するように構成されている。一部の実施形態では、上記セレクタは、上記エミュレートされる第１のメモリタイプをエミュレートするのか、あるいは上記エミュレートされる第２のメモリタイプをエミュレートするのかを、少なくとも部分的には、構成レジスタの内容に基づいて決定するように構成されている。
【００７７】
一部の実施形態では、上記コントローラは、上記エミュレートされる第１のメモリタイプのエミュレーションを制御する第１の制御部と、上記エミュレートされる第２のメモリタイプのエミュレーションを制御する第２の制御部とを備えている。このような実施形態の一部では、上記コントローラは、第２のインターフェースをさらに備えている。上記第１のインターフェースは、上記第１の制御部と関連付けることができ、上記第２のインターフェースは、上記第２の制御部と関連付けることができる。一部の実施形態では、上記第１のインターフェースは、上記第１の制御部を有効にする第１のチップイネーブル線を有しており、上記第２のインターフェースは、上記第２の制御部を有効にする第２のチップイネーブル線を有している。一部の実施形態では、上記コントローラは、上記第１の制御部と上記第２の制御部との両方によって共有される１つ以上の線を有した、共有インターフェースをさらに備えている。
【００７８】
一部の実施形態では、上記メモリデバイスは、上記エミュレートされる第１のメモリタイプのタイミング、および上記エミュレートされる第２のメモリタイプのタイミングをエミュレートする。一部の実施形態では、上記メモリデバイスは、上記不揮発性メモリアレイへデータを書き込むためのレイテンシー時間を隠すために、揮発性メモリタイプのエミュレートされたリフレッシュサイクルを用いる。一部の実施形態では、上記不揮発性メモリアレイは、相変化ランダムアクセスメモリ（ＰＣＲＡＭ)を有していてよい。
【００７９】
一部の実施形態では、本発明は、単一の集積回路メモリデバイス内における複数のメモリタイプにアクセスする方法を提供する。当該方法は、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイを設ける工程と、第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する工程と、上記メモリデバイスが上記第１のメモリタイプをエミュレートする時に、上記エミュレートされる第１のメモリ領域内にデータが記憶されるように上記メモリデバイスを構成する工程と、上記メモリデバイスが上記エミュレートされる第２のメモリタイプをエミュレートする時に、上記エミュレートされる第２のメモリ領域内にデータが記憶されるように上記メモリデバイスを構成する工程とを含んでいる。
【００８０】
一部の実施形態では、第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、不揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する工程と、揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する工程とを含んでいる。一部の実施形態では、不揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、ＮＯＲフラッシュメモリをエミュレートするように上記メモリデバイスを構成する工程を含んでいる。一部の実施形態では、揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)をエミュレートするように上記メモリデバイスを構成する工程を含んでいる。
【００８１】
一部の実施形態では、第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、上記エミュレートされる第１のメモリタイプ、および上記エミュレートされる第２のメモリタイプに、単一のインターフェースを設ける工程を含んでいる。このような実施形態の一部は、上記第１のメモリタイプをエミュレートするのか、あるいは上記第２のメモリタイプをエミュレートするのかを決定するように構成された、セレクタを設ける工程をさらに含んでいる。一部の実施形態では、セレクタを設ける上記工程は、上記第１のメモリタイプをエミュレートするのか、あるいは上記第２のメモリタイプをエミュレートするのかを、少なくとも部分的にはメモリアドレスに基づいて決定するように構成されたセレクタを設ける工程を含んでいる。一部の実施形態では、セレクタを設ける上記工程は、上記第１のメモリタイプをエミュレートするのか、あるいは上記第２のメモリタイプをエミュレートするのかを、少なくとも部分的には、構成レジスタの内容に基づいて決定するように構成されたセレクタを設ける工程を含んでいる。
【００８２】
一部の実施形態では、第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、上記第１のメモリタイプに第１のインターフェースを設け、上記第２のメモリタイプに第２のインターフェースを設ける工程を含んでいる。一部の実施形態では、上記第１のメモリタイプに第１のインターフェースを設ける上記工程は、上記第１のメモリタイプのエミュレーションを選択する第１のチップセレクト線を設ける工程を含んでおり、上記第２のメモリタイプに第２のインターフェースを設ける上記工程は、上記第２のメモリタイプのエミュレーションを選択する第２のチップセレクト線を設ける工程を含んでいる。
【００８３】
一部の実施形態では、第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、上記エミュレートされる第１のメモリタイプのタイミングと、上記エミュレートされる第２のメモリタイプのタイミングとをエミュレートするように上記メモリデバイスを構成する工程を含んでいる。一部の実施形態では、第１のメモリタイプおよび第２のメモリタイプをエミュレートするように上記メモリデバイスを構成する上記工程は、揮発性メモリタイプをエミュレートするように上記メモリデバイスを構成する工程を含んでおり、上記方法は、上記不揮発性メモリアレイへのデータ書き込みのレイテンシー時間を隠すために、上記揮発性メモリタイプのエミュレートされたリフレッシュサイクルを用いる工程をさらに含んでいる。一部の実施形態では、不揮発性メモリアレイを設ける上記工程は、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイを設ける工程を含んでいる。
【００８４】
一部の本発明の実施形態は、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイと、コントローラと、当該コントローラに接続されていると共にフラッシュメモリのエミュレーションを有効にするように構成された第１のチップイネーブル線と、上記コントローラに接続されていると共に擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)のエミュレーションを有効にするように構成された第２のチップイネーブル線とを備えた、メモリデバイスを提供する。当該メモリデバイスは、上記第１のチップイネーブル線がセットされた時に、上記ＰＣＲＡＭアレイの第１の区域内にデータを記憶するように構成されており、また、上記第２のチップイネーブル線がセットされた時に、上記ＰＣＲＡＭアレイの第２の区域内にデータを記憶するように構成されている。
【００８５】
本発明は、一部の実施形態では、エミュレートされるメモリ領域を有する不揮発性メモリアレイを備えた集積回路メモリデバイスを提供する。上記エミュレートされるメモリ領域は、上記不揮発性メモリアレイよりもレイテンシー時間の低い揮発性メモリタイプをエミュレートするように構成されている。上記メモリデバイスは、上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートするコントローラをさらに備えている。これによって、上記揮発性メモリタイプをエミュレートしている間に、上記不揮発性メモリアレイの上記エミュレートされるメモリ領域への書き込み、あるいは、上記不揮発性メモリアレイの上記エミュレートされるメモリ領域からの読み出しのために、追加的な時間が提供される。
【００８６】
一部の実施形態では、上記揮発性メモリタイプは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)である。一部の実施形態では、上記不揮発性メモリアレイは、相変化ランダムアクセスメモリ（ＰＣＲＡＭ)を含んでいる。
【００８７】
一部の実施形態では、上記メモリデバイスは、第１のバッファメモリをさらに備えている。当該第１のバッファメモリは、上記エミュレートされるメモリ領域に転送されるデータを記憶する。一部の実施形態では、上記メモリデバイスは、第２のバッファメモリをさらに備えている。当該第２のバッファメモリは、上記エミュレートされるメモリ領域に転送されるデータを記憶する。一部の実施形態では、上記コントローラはさらに、上記第１のバッファメモリが満杯になるまで上記第１のバッファメモリにデータを記憶するように構成され、上記第１のバッファメモリの内容が上記エミュレートされるメモリ領域に転送されている間に上記第２のバッファメモリにデータを記憶するように構成され、また、上記第２のバッファメモリが満杯であって上記第１のバッファメモリの内容の転送が完了していない場合に、上記リフレッシュサイクルをエミュレートするように構成されている。
【００８８】
一部の実施形態では、上記第１のバッファおよび上記第２のバッファのレイテンシー時間は、上記揮発性メモリタイプのレイテンシー時間と同等か、あるいは上記揮発性メモリタイプのレイテンシー時間よりも低い。一部の実施形態では、上記コントローラはさらに、不揮発性メモリタイプをエミュレートするように構成されている。
【００８９】
本発明は、一部の実施形態では、揮発性メモリタイプをエミュレートする方法を提供する。当該方法は、不揮発性メモリアレイのエミュレートされるメモリ領域内にデータを記憶する工程と、上記不揮発性メモリアレイよりもレイテンシー時間の低い、揮発性メモリタイプをエミュレートする工程と、上記不揮発性メモリアレイの上記エミュレートされるメモリ領域への書き込み、あるいは上記不揮発性メモリアレイの上記エミュレートされるメモリ領域からの読み出しのために追加的な時間を提供するために、上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートする工程とを含んでいる。
【００９０】
一部の実施形態では、上記揮発性メモリタイプをエミュレートする上記工程は、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)をエミュレートする工程を含んでいる。一部の実施形態では、不揮発性メモリアレイのエミュレートされるメモリ領域内にデータを記憶する上記工程は、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイのエミュレートされるメモリ領域内にデータを記憶する工程を含んでいる。
【００９１】
一部の実施形態では、不揮発性メモリアレイのエミュレートされる領域内にデータを記憶する上記工程は、第１のバッファメモリにデータを記憶する工程と、当該第１のバッファメモリから、上記不揮発性メモリアレイの上記エミュレートされる領域へデータを転送する工程とを含んでいる。
【００９２】
一部の実施形態では、不揮発性メモリアレイのエミュレートされる領域内にデータを記憶する上記工程は、第１のバッファメモリにデータを記憶する工程と、第２のバッファメモリにデータを記憶する工程と、上記第１のバッファメモリが満杯である場合には、上記第１のバッファメモリから上記エミュレートされる領域へデータを転送する工程とを含んでいる。上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートする上記工程は、上記第２のバッファメモリが満杯であって上記第１のバッファメモリの内容の転送が完了していない時に、上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートする工程を含んでいてよい。一部の実施形態は、上記第１のバッファメモリにデータを記憶する工程と、上記第２のバッファメモリが満杯である場合に、上記第２のバッファメモリが上記エミュレートされる領域からデータを転送する工程とに戻る工程をさらに含んでいる。このような実施形態では、上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートする上記工程は、上記第１のバッファメモリが満杯であって上記第２のバッファメモリの内容の転送が完了していない場合に、上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートする工程を含んでいてよい。
【００９３】
一部の実施形態では、第１のバッファメモリにデータを記憶する上記工程は、レイテンシー時間が上記揮発性メモリタイプのレイテンシー時間と同等か、あるいは上記揮発性メモリタイプのレイテンシー時間よりも低い、第１のバッファメモリにデータを記憶する工程を含んでいる。第２のバッファメモリにデータを記憶する上記工程は、レイテンシー時間が上記揮発性メモリタイプのレイテンシー時間と同等か、あるいは上記揮発性メモリタイプのレイテンシー時間よりも低い、第２のバッファメモリにデータを記憶する工程を含んでいる。一部の実施形態は、不揮発性メモリタイプをエミュレートする工程をさらに含んでいる。
【００９４】
本発明は、一部の実施形態では、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイとコントローラとを備えた、メモリデバイスを提供する。当該コントローラは、上記ＰＣＲＡＭアレイにデータを記憶することによって、上記ＰＣＲＡＭアレイよりもレイテンシー時間の低い揮発性メモリタイプをエミュレートするように構成されている。当該コントローラはまた、上記ＰＣＲＡＭアレイへの書き込み、および上記ＰＣＲＡＭアレイからの読み出しのための追加的な時間を提供するために、上記揮発性メモリタイプのメモリのリフレッシュサイクルをエミュレートするように構成されている。
【００９５】
一部の実施形態では、上記揮発性メモリタイプは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ)である。一部の実施形態では、上記メモリデバイスは、第１のバッファメモリをさらに備えている。当該第１のバッファメモリは、上記ＰＣＲＡＭアレイに転送されるデータを記憶する。一部の実施形態は、第２のバッファメモリをさらに備えている。当該第２のバッファメモリは、上記ＰＣＲＡＭアレイに転送されるデータを記憶する。
【００９６】
一部の実施形態では、上記コントローラはさらに、上記第１のバッファメモリが満杯になるまで上記第１のバッファメモリにデータを記憶するように構成され、上記第１のバッファメモリの内容が上記ＰＣＲＡＭアレイに転送されている間に上記第２のバッファメモリにデータを記憶するように構成され、また、上記第２のバッファメモリが満杯であって上記第１のバッファメモリの内容の転送が完了していない場合に、上記リフレッシュサイクルをエミュレートするように構成されている。一部の実施形態では、上記第１のバッファおよび上記第２のバッファのレイテンシー時間は、上記揮発性メモリタイプの上記レイテンシー時間と同等か、あるいは上記揮発性メモリタイプの上記レイテンシー時間よりも低い。
【００９７】
本発明は、一部の実施形態では、メモリアレイと、コントローラと、当該メモリアレイから読み出された情報または当該メモリアレイに書き込まれる情報を記憶するように構成されたバッファと、当該バッファの動作を制御するように構成されたバッファ構成レジスタとを備えた、集積回路メモリデバイスを提供する。当該メモリデバイスは、上記メモリアレイの上記メモリタイプとは異なるエミュレートされるメモリタイプをエミュレートするように構成され、また、上記メモリデバイスが上記エミュレートされる第１のメモリタイプをエミュレートする時に、上記メモリアレイの第１の部分にデータを記憶するように構成されている。
【００９８】
一部の実施形態では、上記バッファ構成レジスタは、上記バッファ構成レジスタ内に「フラッシュ」コマンドが記憶された後に、上記メモリアレイの上記第１の部分にデータを転送するように上記バッファに命令するように構成されている。一部の実施形態では、上記バッファ構成レジスタは、上記エミュレートされるメモリタイプにさらなる書き込みコマンドが発行された後に、その内容を転送するように上記バッファに命令するように構成されている。一部の実施形態では、上記バッファ構成レジスタは、上記バッファの全内容を転送するように上記バッファに命令するように構成されている。一部の実施形態では、上記バッファは、複数のブロックとして構成されており、上記バッファ構成レジスタは、上記複数のブロックから特定のブロックを転送するように上記バッファに命令するように構成されている。
【００９９】
一部の実施形態では、上記コントローラは、上記メモリアレイの上記第１の部分にデータを転送する前にビジー信号をセットするように構成されており、当該ビジー信号は、上記データの転送後にリセットされる。一部の実施形態では、上記エミュレートされるメモリタイプは揮発性メモリタイプであり、上記ビジー信号は、上記エミュレートされるメモリタイプのためのリフレッシュ信号を含んでいる。
【０１００】
一部の実施形態では、上記バッファ構成レジスタは、上記バッファ構成レジスタ内に「読み出し」コマンドが記憶された後に、上記メモリアレイの上記第１の部分からデータを転送するように上記バッファに命令するように構成されている。このような実施形態の一部では、上記バッファは、複数のブロックとして構成されており、上記バッファ構成レジスタは、上記複数のブロックから特定のブロックを転送するように上記バッファに命令するように構成されている。一部の実施形態では、上記コントローラは、上記メモリアレイの上記第１の部分にデータを転送する前にビジー信号をセットするように構成されており、当該ビジー信号は、上記データの転送後にリセットされる。
【０１０１】
一部の実施形態では、上記バッファ構成レジスタは、上記エミュレートされるメモリタイプの特性に従って構成されている。
【０１０２】
本発明は、一部の実施形態では、エミュレートされるメモリタイプへのアクセスを提供する方法を提供する。上記方法は、メモリアレイを設ける工程と、上記メモリアレイのメモリタイプとは異なる、エミュレートされるメモリタイプをエミュレートする工程と、上記メモリアレイから読み出されるデータ、あるいは上記メモリアレイに書き込まれるデータをバッファ内に記憶する工程と、上記バッファの動作を制御するためにバッファ構成レジスタを用いる工程とを含んでいる。
【０１０３】
一部の実施形態では、上記バッファの動作を制御するためにバッファ構成レジスタを用いる上記工程は、上記バッファ構成レジスタ内に「フラッシュ」コマンドを置くことによって、上記メモリアレイの上記第１の部分にデータを転送するように上記バッファに命令する工程を含んでいる。一部の実施形態は、上記データの転送前に、上記エミュレートされるメモリタイプにさらなる書き込みコマンドが発行されるまで待つ工程をさらに含んでいる。一部の実施形態では、上記メモリアレイの上記第１の部分にデータを転送するように上記バッファに命令する上記工程は、上記バッファの全内容を転送するように上記バッファに命令する工程を含んでいる。一部の実施形態では、上記メモリアレイの上記第１の部分にデータを転送するように上記バッファに命令する上記工程は、上記バッファの内容のうち、選択された部分を転送するように上記バッファに命令する工程を含んでいる。
【０１０４】
一部の実施形態は、上記バッファから上記メモリアレイの上記第１の部分へのデータ転送前にビジー信号をセットする工程と、上記バッファから上記メモリアレイの上記第１の部分へのデータ転送後に上記ビジー信号をリセットする工程とをさらに含んでいる。このような実施形態の一部では、エミュレートされるメモリタイプをエミュレートする上記工程は、揮発性メモリタイプをエミュレートする工程を含んでおり、ビジー信号をセットする上記工程は、上記揮発性メモリタイプのためのリフレッシュ信号をセットする工程を含んでいる。
【０１０５】
一部の実施形態では、上記バッファの動作を制御するためにバッファ構成レジスタを用いる上記工程は、上記バッファ構成レジスタ内に「読み出し」コマンドを配置することによって、上記メモリアレイの上記第１の部分からデータ転送するように上記バッファに命令する工程を含んでいる。一部の実施形態では、上記メモリアレイの上記第１の部分からデータ転送するように上記バッファに命令する上記工程は、上記バッファの内容のうち、選択された部分を転送するように上記バッファに命令する工程を含んでいる。
【０１０６】
一部の実施形態では、上記バッファの動作を制御するためにバッファ構成レジスタを用いる上記工程は、上記エミュレートされるメモリタイプの特性に従って上記メモリデバイスの動作を調節するために上記バッファ構成レジスタをセットする工程を含んでいる。一部の実施形態では、上記エミュレートされるメモリタイプの特性に従って上記メモリデバイスの動作を調節するために上記バッファ構成レジスタをセットする上記工程は、上記エミュレートされるメモリタイプのタイミングに従って上記メモリデバイスの動作を調節するために上記バッファレジスタをセットする工程を含んでいる。一部の実施形態では、メモリアレイを設ける上記工程は、不揮発性メモリアレイを設ける工程を含んでいる。
【０１０７】
本発明は、一部の実施形態では、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）アレイと、コントローラと、当該ＰＣＲＡＭアレイから読み出される情報、あるいは当該ＰＣＲＡＭアレイへ書き込まれる情報を記憶するように構成されていると共に、レイテンシーが上記ＰＣＲＡＭアレイのレイテンシーよりも実質的に低いバッファと、上記バッファへのデータ読み出しおよび上記バッファからのデータのフラッシュを制御するように構成されたバッファ構成レジスタとを備えた、メモリデバイスを提供する。当該メモリデバイスは、揮発性メモリタイプをエミュレートするように構成されており、また、当該メモリデバイスが上記エミュレートされる第１のメモリタイプをエミュレートする時に上記ＰＣＲＡＭアレイの第１の部分にデータを記憶するように構成されている。一部の実施形態では、上記バッファ構成レジスタは、上記メモリデバイスに、上記揮発性メモリタイプのタイミング特性をエミュレートさせるように構成されている。
【０１０８】
本発明について、特定の実施形態を参照しながら具体的に図示および説明した。しかし当業者であれば、本発明の精神および範囲から逸脱することなく、その形態および詳細に様々な変化を加えることができることを理解するであろう。例えば、本発明は、ＰＣＲＡＭを用いてＰＳＲＡＭおよびＮＯＲフラッシュをエミュレートするものとして説明されているが、他のタイプのメモリをエミュレートしてもよく、また、他のタイプの不揮発性メモリ（例えばＣＢＲＡＭ、炭素メモリ、ＭＲＡＭ）、あるいは他の不揮発性メモリ技術を用いてエミュレーションを行うことができることについて理解されたい。従って、本発明の範囲は、特許請求の範囲によって示されており、特許請求の範囲と同等の意味および範囲において成される全ての変更が含まれている。
【図面の簡単な説明】
【０１０９】
【図１】従来の携帯電子デバイス、および、本発明の一実施形態に係る集積回路メモリデバイスを用いた携帯電子デバイスのブロック図である。
【図２】本発明の一実施形態に係る集積回路メモリデバイスの一例のデータフローである。
【図３Ａ】本発明の一実施形態に係る、集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の一例を示すブロック図である。
【図３Ｂ】本発明の一実施形態に係る、集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の一例を示すブロック図である。
【図３Ｃ】本発明の一実施形態に係る、集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の一例を示すブロック図である。
【図３Ｄ】本発明の一実施形態に係る、集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の一例を示すブロック図である。
【図４】本発明の一実施形態に係る、書き込みレイテンシーの比較的低い、エミュレートされるＰＳＲＡＭ、あるいはその他のエミュレートされるメモリデバイスへの書き込み方法のフローチャートである。
【図５】本発明の一実施形態に係る、キャッシュとして用いられるメモリバッファの構造のブロック図である。
【図６Ａ】本発明の一実施形態に係るエミュレートされるメモリ内において、バッファ構成レジスタを用いてバッファまたはキャッシュを動作させる方法のフローチャートである。
【図６Ｂ】本発明の一実施形態に係るエミュレートされるメモリ内において、バッファ構成レジスタを用いてバッファまたはキャッシュを動作させる方法のフローチャートである。
【図６Ｃ】本発明の一実施形態に係るエミュレートされるメモリ内において、バッファ構成レジスタを用いてバッファまたはキャッシュを動作させる方法のフローチャートである。
【図６Ｄ】本発明の一実施形態に係るエミュレートされるメモリ内において、バッファ構成レジスタを用いてバッファまたはキャッシュを動作させる方法のフローチャートである。
【図７Ａ】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の別の例を示すブロック図である。
【図７Ｂ】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の別の例を示すブロック図である。
【図７Ｃ】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の別の例を示すブロック図である。
【図７Ｄ】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作の別の例を示すブロック図である。
【図８Ａ】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作のさらに別の例を示すブロック図である。
【図８Ｂ】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャおよびバッファリング動作のさらに別の例を示すブロック図である。
【図９】本発明の一実施形態に係る集積回路メモリデバイスのアーキテクチャの別の例を示すブロック図である。
【図１０】本発明の一実施形態に係る集積回路メモリデバイスに対して用いるのに適したＰＣＲＡＭメモリ素子の一例の断面図である。
【図１１】本発明の一実施形態に係る集積回路メモリデバイスに対して用いるのに適したＰＣＲＡＭデバイスのブロック図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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