(57)【要約】【課題】チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するＭＯＳＦＥＴによる半導体集積回路【解決手段】  回路内のＭＯＳＦＥＴのチャネル長を調整し、チップ面積と遅延時間の増加を抑えつつ漏れ電流を削減することを特徴とする。回路内にある直列に接続された２つ以上の同一導電型のＭＯＳＦＥＴのうち、大きなドレイン・ソース間電圧の絶対値｜ＶＤＳ｜が加わるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴのチャネル長よりも大きくすることによって、漏れ電流を削減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の自然数）の直列接続された同一導電型ＭＯＳＦＥＴで構成される回路において、ａ番目（ａは１からｎまでの任意の自然数）のＭＯＳＦＥＴのドレイン・ソース間に加わる電圧の絶対値の最大値を｜ＶＤＳａ｜、そのチャネル長をＬａ、ｂ番目（ｂはａと異なる１からｎまでの任意の自然数）のＭＯＳＦＥＴのドレイン・ソース間に加わる電圧の絶対値の最大値を｜ＶＤＳｂ｜、そのチャネル長をＬｂとし、｜ＶＤＳａ｜＞｜ＶＤＳｂ｜の関係にある少なくとも１つ以上のａとｂの組合せについて、チャネル長をＬａ＞Ｌｂとすることを特徴とする半導体集積回路。
【請求項２】
前記請求項１の特徴を有する直列接続された同一導電型ＭＯＳＦＥＴを含む同一の論理回路を２つ以上使用する半導体集積回路。
【請求項３】
前記請求項１の特徴を有する直列接続された同一導電型ＭＯＳＦＥＴを含む論理回路において、最大の｜ＶＤＳａ｜を有するＭＯＳＦＥＴのチャネル長Ｌａを他のＭＯＳＦＥＴのチャネル長よりも大きくしたことを特徴とする半導体集積回路。
【請求項４】
前記請求項３の特徴を有する直列接続された同一導電型ＭＯＳＦＥＴを含む同一の論理回路を２つ以上使用する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列接続されたＭＯＳＦＥＴを含む半導体集積回路に関するものである。
【背景技術】
【０００２】
今日、小型・小電力でかつ高速な回路が求められるなか、半導体集積回路を構成するＭＯＳＦＥＴの微細化が進んでいる。しかし、微細化によってＭＯＳＦＥＴの漏れ電流が無視できなくなってきている。ＭＯＳＦＥＴの漏れ電流は、本来のトランジスタとしてのドレイン電流に加えてドレイン、ゲート、ソース、基板端子間に流れる電流である。
これらの漏れ電流は、回路の動作時の消費電力を増やすだけでなく、回路の静止（待機）状態においても不要な電流を増加させ、とくに、電池を電源とするシステムで深刻な問題となっている。
【０００３】
一方、ＣＭＯＳ論理回路の設計においては、あらかじめＮＡＮＤやＮＯＲなどの基本的論理回路を標準的なセルとして用意しておき、これらを半導体チップ条に配置、配線することによって論理回路を実現する、スタンダードセル方式が一般的に用いられている。従来、こうしたスタンダードセル方式の集積回路において、デバイス構造、回路構成、システム設計での対策を組み合わせて漏れ電流の低減を図っているが、特別なトランジスタや回路を必要とし、複雑な制御回路やチップ面積の増大を伴うという問題がある。
【０００４】
図１２に従来技術例１を示す。ＮＭＯＳＦＥＴ（Ｎ０１）、は待機時の電流遮断用のトランジスタであり、高いしきい値電圧を持つ。ドレイン側に接続された論理回路を動作させる場合には、Ｎ０１のゲート電圧をしきい値電圧以上として導通させ、論理回路の静止（待機）時には、Ｎ０１のゲート電圧を下げて遮断状態とする。このときの電源（ＶＤＤ）からグランド（ＧＮＤ）までの漏れ電流は、主にＮ０１を経由する。漏れ電流はしきい値電圧が高いほど減少するため、Ｎ０１の漏れ電流は少なく回路全体の待機時の電流も低減できる。しかし、本来は不必要なＮ０１を追加する必要があり、その導通・遮断の状態を制御する回路も必要となる。さらに、Ｎ０１が導通と遮断の状態変化の際に回路が不安定になるため、その対策も必要である。
【０００５】
図１３に従来技術例２を示す。ＣＭＯＳ論理回路はＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを相補型に組み合わせて形成される。ＰＭＯＳＦＥＴはｎ形基板（またはウェル）内に、ＮＭＯＳＦＥＴはｐ形基板（またはウェル）内にそれぞれ形成される。基板（またはウェル）の電位によってＭＯＳＦＥＴしきい値電圧を変えることができることを利用して、待機時にはしきい値電圧を上昇させるように基板（またはウェル）電位を変化させることによって、回路全体の待機時の電流も低減できる。しかし、基板（またはウェル）の電位を検出し制御するための回路を追加する必要があり、チップ面積が増大する。
【０００６】
上記２例のいずれにおいても、ＣＭＯＳ論理回路は通常のスタンダードセル方式を使用しているが、個々のセルでの漏れ電流は低減されておらず、特別なトランジスタや回路を必要とし、複雑な制御回路やチップ面積の増大を伴い、歩留まり低下やコストの上昇の問題があった。また、状態の変化時には、回路が安定するまでに時間がかかるため回路性能が悪化する。
【特許文献１】特開平０８-３２１７６３  電力制御機能を有する論理回路
【特許文献２】特開２０００-３３９０４７  半導体集積回路装置
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記実情に鑑みて成されたものであって、チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するＭＯＳＦＥＴによる半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために成された本発明による漏れ電流を削減するＭＯＳＦＥＴによる半導体集積回路は、ｎ個（ｎは２以上の自然数）の直列接続された同一導電型ＭＯＳＦＥＴで構成される回路において、ａ番目（ａは１からｎまでの任意の自然数）のＭＯＳＦＥＴのドレイン・ソース間に加わる電圧の絶対値の最大値を｜ＶＤＳａ｜、そのチャネル長をＬａ、ｂ番目（ｂはａと異なる１からｎまでの任意の自然数）のＭＯＳＦＥＴのドレイン・ソース間に加わる電圧の絶対値の最大値を｜ＶＤＳｂ｜、そのチャネル長をＬｂとし、｜ＶＤＳａ｜＞｜ＶＤＳｂ｜の関係にある少なくとも１つ以上のａとｂの組合せについて、チャネル長をＬａ＞Ｌｂとすることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体集積回路は、回路内にある直列に接続された２つ以上の同一導電型のＭＯＳＦＥＴのうち、大きなドレイン・ソース間電圧の絶対値｜ＶＤＳ｜が加わるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴのチャネル長よりも大きくすることによって、漏れ電流を削減できる。このため、特別なトランジスタや複雑な制御回路が不要であり、チップ面積もほとんど増大しないという利点がある。
【発明を実施するための最良の形態】
【００１０】
ＭＯＳＦＥＴによる半導体集積回路において、回路内にある直列に接続された２つ以上の同一導電型のＭＯＳＦＥＴのうち、大きなドレイン・ソース間電圧の絶対値｜ＶＤＳ｜が加わるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴのチャネル長よりも大きくすることによって、チップ面積と遅延時間の増大を抑えつつ、漏れ電流の削減を実現する。
【００１１】
一般に、微細化されたＭＯＳＦＥＴでは、サブスレッショルド電流、ゲート漏れ電流、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が主な漏れ電流の原因である。本発明で対象とするのは、主に、サブスレッショルド電流ＩＳＴであり、下記の数式１式で表される。数式１のしきい値電圧ＶＴは、数式２で表すことができる。
【００１２】
【数１】
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【００１３】
【数２】
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【００１４】
ここで、λｂ、λｄはそれぞれ、基板バイアス効果およびＤＩＢＬ（Ｄｒａｕｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）効果による係数である。微細化によって、λｄの影響が大きくなるため、しきい値電圧は｜ＶＤＳ｜が大きくなると低下する。そのため、サブスレッショルド電流が増大し、ゲート電圧がゼロの場合でもドレインからの漏れ電流が増加する。ＤＩＢＬ効果は、チャネル長が大きくなると小さくなるため、｜ＶＤＳ｜の大きいＭＯＳＦＥＴのチャネル長を大きくすれば、サブスレッショルド電流による漏れ電流を低減できる。
【００１５】
集積回路には、通常、複数のMOSFETを直列接続した回路が含まれる。直列接続されたMOSFETは、それぞれ異なるドレイン・ソース間電圧の絶対値｜ＶＤＳ｜を持つ。したがって、直列接続されたＭＯＳＦＥＴの中で｜ＶＤＳ｜が大きくなるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴより大きくすることで、集積回路の漏れ電流を低減することができる。
【実施例１】
【００１６】
図１は、本発明回路の１実施例であって、一般的に使用される論理回路の中に含まれるｎ個の直列接続されたＮＭＯＳＦＥＴ回路である。ここで、ｎは２以上の自然数である。ａ番目（ａは１からｎまでの任意の自然数）のＭＯＳＦＥＴ（Ｎａ）のドレイン・ソース間に加わる電圧の絶対値の最大値を｜ＶＤＳａ｜、チャネル長をＬａとする。ｂ番目（ｂはａと異なる１からｎまでの任意の自然数）のＭＯＳＦＥＴ（Ｎｂ）のドレイン・ソース間に加わる電圧の絶対値の最大値を｜ＶＤＳｂ｜、チャネル長をＬｂとする。Ｎ１のドレイン側の電位をＶ１、Ｎｎのソース側の電位をＶ２とし、Ｖ１＞Ｖ２とする。本発明は、｜ＶＤＳａ｜＞｜ＶＤＳｂ｜の関係にある少なくとも１つ以上のａとｂの組合せについて、チャネル長をＬａ＞Ｌｂとすることを特徴としている。
【００１７】
この直列接続されたＮＭＯＳＦＥＴ回路の漏れ電流が問題となるのは、ゲート電圧Ｘ１〜Ｘｎのうち少なくとも１つ以上がＬｏｗレベル（ＮＭＯＳＦＥＴを遮断状態にする電圧）となるときであり、各ＮＭＯＳＦＥＴのドレイン・ソース間に加わる電圧の絶対値｜ＶＤＳ｜は、ゲート電圧の組合せによって異なる。この回路では、Ｘ１だけがＬｏｗレベルの場合のＮ１が最も大きな｜ＶＤＳ｜を持つ。したがって、本実施例では、少なくとも、Ｎ１のチャネル長Ｌ１を他のＮＭＯＳＦＥＴのチャネル長よりも大きくすることで漏れ電流を削減できる。直列接続されたＮＭＯＳＦＥＴ全体についても、チャネル長を｜ＶＤＳ｜に応じて変更することで、さらに漏れ電流を低減することができる。
【００１８】
図２は、図１のＮＭＯＳＦＥＴをＰＭＯＳＦＥＴに置き換えた場合の一実施例であって、ＰＭＯＳＦＥＴ（Ｐ１）のチャネル長を他のＰＭＯＳＦＥＴより大きくすることでサブスレッショルド電流を低減することができる。直列接続されたＰＭＯＳＦＥＴ全体についても、チャネル長を｜ＶＤＳ｜に応じて変更することで、さらに漏れ電流を低減することができる。
【００１９】
図３は、スタンダードセル方式のＣＭＯＳ論理回路で一般的に使用されるｎ入力ＮＡＮＤ回路についての実施例である。ここで、ｎは２以上の自然数である。並列に接続されたｎ個のＰＭＯＳＦＥＴと直列に接続されたｎ個のＮＭＯＳＦＥＴから構成される。本発明の回路では、このｎ入力ＮＡＮＤ回路の直列接続されたｎ個のＮＭＯＳＦＥＴのうち、｜ＶＤＳ｜が最大となるＮ１のチャネル長を他のＮＭＯＳＦＥＴよりも大きくし、漏れ電流を低減できる。
【００２０】
ＣＭＯＳ論理回路では、入力電圧がしきい値を越える変化をしなければ、ＶＤＤからＧＮＤに向かう電流経路はいずれかのＭＯＳＦＥＴで遮断され、ＣＭＯＳ論理回路の出力は“Ｈｉｇｈ”または“ＬＯＷ”のどちらかの状態に静止し、漏れ電流は極めて小さくなるが、ＭＯＳＦＥＴの微細化にともない、ゲート電圧を遮断状態となるようにしても漏れ電流が増大する。しかし、本発明によれば、図１で説明した理由によって、漏れ電流を低減することができる。
【００２１】
また、ＣＭＯＳ論理回路のセルのためのマスクパターンを設計する場合、通常、直列より並列のＭＯＳＦＥＴのほうがセル上の面積が大きくなるため、上記のように直列接続されたＭＯＳＦＥＴのうち一部のチャネル長を大きくしても、ほとんどの場合、セル面積は増加しない。
【００２２】
また、ＭＯＳＦＥＴのチャネル長を大きくすると電流駆動能力が低下し、論理回路の遅延時間が増加する。しかし、微細ＭＯＳＦＥＴのサブスレッショルド電流は、チャネル長に対して急激に減少するため、チャネル長の増加分を適切な値とすれば、遅延時間の増加を回路全体の性能を損なわない範囲に抑えて、漏れ電流を低減することができる。
【００２３】
図４は、スタンダードセル方式のＣＭＯＳ論理回路で一般的に使用されるｎ入力ＮＯＲ回路についての実施例である。図３の実施例と同様、本発明では、直列接続されたｎ個のＰＭＯＳＦＥＴのうち、｜ＶＤＳ｜が最大となるＰ１のチャネル長を他のＰＭＯＳＦＥＴよりも大きくし、漏れ電流を低減することができる。
【００２４】
図５は、スタンダードセル方式のＣＭＯＳ論理回路で一般的に使用される複合ゲートと呼ばれる回路についての実施の一例である。この場合、直列接続されたＮＭＯＳＦＥＴの組合せには、第一の直列接続１（Ｎ１、Ｎ３、Ｎ４）、  第二の直列接続２（Ｎ１、Ｎ２）と第三の直列接続３（Ｎ３、Ｎ４）が存在する。同時に直列接続されたＰＭＯＳＦＥＴの組合せには、第四の直列接続４（Ｐ２、Ｐ３）と第五の直列接続５（Ｐ２、Ｐ４）が存在する。本発明では、それぞれの同一導電型の直列の組合せの一部または全部において、｜ＶＤＳ｜が大きくなるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴよりも大きくし、漏れ電流を低減することができる。
【００２５】
このように、本発明によれば、複雑な回路であっても、同一導電型で２つ以上が直列接続されたＭＯＳＦＥＴの組合せにおいて、｜ＶＤＳ｜が大きくなるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴよりも大きくし、漏れ電流を低減することができる。この場合、該当するすべてのＭＯＳＦＥＴのチャネル長を大きくする必要はなく、少なくとも１つ以上のＭＯＳＦＥＴのチャネル長を大きくしてもよい。また、各ＭＯＳＦＥＴチャネル長の値も同一である必要はない。
【００２６】
以下、上記実施例の図３の回路でｎ＝３とした場合、すなわち、図６に示す３入力ＮＡＮＤのサンプル回路のシミュレーションおよび試作・測定結果について述べる。サンプル回路の試作は９０ナノメートル・ルールのＣＭＯＳプロセスで行った。電源電圧は１．０Ｖであり、一般の論理回路と同様に、Ｈｉｇｈレベルを１．０Ｖ、Ｌｏｗレベルを０Ｖに対応させる。
【００２７】
シミュレーションおよび試作・測定に用いた３入力ＮＡＮＤ回路を図６に示す。３入力ＮＡＮＤ１つあたりの遅延時間と漏れ電流は小さいため、図７に示すように、１０００段の同一の回路を接続したテスト回路を用いた。この回路は、リングオシレータとＮＡＮＤチェーンの２種類の構成をマルチプレクサ・スイッチで切り替えることができる。リングオシレータの構成では、ＮＡＮＤｎの出力をＮＡＮＤ１の入力へ帰還させることによって、自励発振する。この発振周波数ｆを測定し、下記の数式３よりＮＡＮＤ１段あたりの遅延時間を求めることができる。
【００２８】
【数３】
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【００２９】
また、マルチプレクサ・スイッチで切り替えることで、ＮＡＮＤ１の入力を外部から制御することができ、ＮＡＮＤの入力をＨｉｇｈまたはＬｏｗの値に固定することができ、静止状態での漏れ電流の測定が可能である。
【００３０】
それぞれのＮＡＮＤの出力は次段のＮＡＮＤの図６のＮ１のゲート電極へ接続されており、Ｎ２、Ｎ３のゲート電圧は外部から制御することができる。ＮＡＮＤ回路の静止状態での漏れ電流が、直列接続されたＮＭＯＳＦＥＴの漏れ電流によって支配されるのは、入力（Ｘ１、Ｘ２、Ｘ３）の電圧の組合せが（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）以外の場合である。そのうち、直列接続されたＮＭＯＳＦＥＴの漏れ電流が最も大きくなるのは、入力電圧の組合せが（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のときである。表１は、このときの各ＮＭＯＳＦＥＴの｜ＶＤＳ｜のシミュレーション結果を示しており、Ｎ１の｜ＶＤＳ｜が最も大きい。したがって、少なくともＮ１のチャネル長を他のＮＭＯＳＦＥＴよりも大きくすれば、漏れ電流を低減できることがわかる。
【００３１】
【表１】
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【００３２】
図６の回路構成で、Ｎ１のチャネル長Ｌを０．１０、０．１１、０．１５、０．２０μｍとした４種類のテスト回路を試作・測定した結果をシミュレーション結果とともに以下に示す。ここで、Ｌの値はフォトマスク設計上の値であり、０．１０μｍが最小設計値である。ロット１およびロット２のウエハ各１枚の中の５チップでの測定結果を示す。
【００３３】
図８は、ロット１において、入力電圧の組合せが（０，１，１）のときのＮＡＮＤ回路の漏れ電流のＮ１のチャネル長Ｌ依存性を示す。Ｌを０．１０から０．１１μｍへ大きくすることで漏れ電流は約２２％低減している。０．１１μｍよりも大きくしても漏れ電流が減らないのはサブスレッショルド電流以外の漏れ電流成分が優勢になるためである。
【００３４】
図９は、ロット２の同様の測定結果である。ロット２では、漏れ電流が約４０％削減されている。
【００３５】
図１０は、ロット１におけるＮ１のチャネル長Ｌと遅延時間ｔｄの関係を示す。Ｌを０．１０から０．１１μｍへ大きくすることで、約５％遅延時間が増加しているが、漏れ電流の削減効果のほうが大きいことがわかる。図○は、ロット２におけるＮ１のチャネル長Ｌと遅延時間ｔｄの関係を示す。ロット２においても、Ｌを０．１０から０．１１μｍへ大きくすることによる遅延時間の増加は約６％であり、漏れ電流の削減効果のほうが大きい。
【００３６】
図１１は、図６の３入力ＮＡＮＤのフォトマスク設計の一例の模式図である。Ｎ１のチャネル長Ｌを０．１０から０．２０μｍまで大きくしたとしても、スタンダードセル方式の設計としては、まったくセル面積は増加しない。
【図面の簡単な説明】
【００３７】
【図１】ｎ個の直列接続されたＮＭＯＳＦＥＴ回路での実施方法を示した説明図である。（実施例１）
【図２】ｎ個の直列接続されたＰＭＯＳＦＥＴ回路での実施方法を示した説明図である。（実施例２）
【図３】ｎ入力ＮＡＮＤ回路での実施方法を示した説明図である。（実施例３）
【図４】ｎ入力ＮＯＲ回路での実施方法を示した説明図である。（実施例４）
【図５】複合ゲート回路での実施方法を示した説明図である。（実施例５）
【図６】３入力ＮＡＮＤ回路での実施方法を示した説明図である。
【図７】３入力ＮＡＮＤ回路での実施方法の検証のためのテスト回路を示した説明図である。
【図８】３入力ＮＡＮＤ回路でのテスト回路のロット１の漏れ電流の実測とシミュレーションの結果を示した図である。
【図９】３入力ＮＡＮＤ回路でのテスト回路のロット２の漏れ電流の実測とシミュレーションの結果を示した図である。
【図１０】３入力ＮＡＮＤ回路でのテスト回路のロット１の遅延時間の実測とシミュレーションの結果を示した図である。
【図１１】３入力ＮＡＮＤ回路での実施例でのフォトマスク用パターン図の一例を示した説明図である。
【図１２】従来の遮断用ＭＯＳＦＥＴを用いた漏れ電流低減回路の一例を示した説明図である。
【図１３】従来のウエル電位調整による漏れ電流低減回路の一例を示した説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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