(57)【要約】【課題】入力電圧に応じて保護機能を切り替え可能な半導体装置を提供する。【解決手段】ＥＳＤ保護回路１は、プログラム時に用いられる高電圧ＶＢＰと通常時における電圧ＶＳＳ〜ＶＤＤが印加される入力端子１８と、接地端子１７と、入力端子１８及び接地端子１７間に設けられたサイリスタ１１と、サイリスタ１１を動作させるトリガ回路１９を備える。トリガ回路１９は、制御電圧が印加される制御端子１８と、サイリスタ１１のゲートからの電圧をエミッタに受け、接地端子１７からの電圧をコレクタに受け、制御端子１８にベースを接続したＰＮＰトランジスタ１２と、そのＰＮＰトランジスタ１２のベースに一端を接続し、接地端子１７に他端を接続した抵抗素子１４とを有する。【選択図】図１
2009071261.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を保護するための保護回路を備えた半導体装置であって、
前記保護回路は、
第１電圧が印加される第１端子と、
前記第１電圧より小さい第２電圧が印加される第２端子と、
前記第１端子及び前記第２端子間に設けられたサイリスタと、
前記第１端子に前記第１電圧が印加される場合、前記サイリスタのゲートに流すトリガ電流の電流経路を遮断して前記サイリスタの導通を不可能にする一方、前記第１端子に前記第１電圧以外の電圧が印加される場合、前記トリガ電流の電流経路を形成して前記サイリスタの導通を可能にするトリガ回路と備え、
当該トリガ回路は、
前記第１端子の電圧に応じて前記トリガ回路の動作を制御する第３端子と、
前記サイリスタのゲートと前記第２端子との間に接続され、前記第３端子に制御端子が接続されたスイッチング素子と、
前記第３端子と前記第２端子との間に接続された抵抗と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１端子に前記第１電圧を印加する場合、前記第３端子には前記第１電圧を印加することを特徴とする請求項１記載の半導体装置。
【請求項３】
所定値以上の電圧が前記第３端子に印加される場合、前記第３端子と前記第２端子との間を短絡させる第３端子用保護回路
を備えることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１端子に一端を接続したアンチフューズと、
当該アンチフューズの他端に一端を接続し、前記第３端子の信号に基づき制御されるゲートを有する第１トランジスタと、
前記第１トランジスタの他端に一端を接続し、他端を接地し、前記第３端子の信号に基づき制御されるゲートを有する第２トランジスタと
を備えることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記第３端子と前記第２端子との間を接続する接続線と、
当該接続線に設けられた複数の抵抗素子と
を備え、
前記第１トランジスタのゲート及び前記第２トランジスタのゲートは、前記第３端子の信号に基づく前記抵抗素子により分圧された信号により制御される
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記保護回路を介して入力された信号に基づき動作する複数の内部回路を備える
ことを特徴とする請求項１乃至請求項５のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧印加に伴う素子の破損を抑制する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置には、サージ等による過大電流から内部回路を保護するためにＥＳＤ（Electro - Static Discharge）保護回路が設けられている。
【０００３】
ＥＳＤ保護回路には種々の構造が提案されており、ダイオードやＭＯＳトランジスタで内部回路を保護するものが広く使用されている。しかしながら、半導体装置の高集積化や低電圧化に伴って、ダイオードやＭＯＳトランジスタでは十分な保護ができなくなり、サイリスタを保護素子に用いるＥＳＤ保護回路が提案されている（例えば、特許文献１参照）。サイリスタは、高速なスイッチング動作が可能で大電流を流せ、かつ破壊されにくいことから、サイリスタを用いたＥＳＤ保護回路は、高性能で保護能力が高い、という優れた特性を持っている。
【０００４】
ところで、近年の半導体装置において、電源を落としても記録されたデータが消失しないＯＴＰ（One - Time Programmable）メモリが不可欠な構成となっている。特に、ＭＯＳ構造のアンチフューズ素子はＣＭＯＳプロセスで作成できるので、プロセスコスト増加の抑制に用いるＯＴＰメモリ用の記憶素子として期待されている。
【０００５】
このようなアンチフューズ素子を用いて短時間でプログラムするためには、ロジック電圧の５〜６倍程度の高い電圧が必要になる。一方、通常、半導体装置を製品として出荷するためには運搬時や組み立て時に、過大電流による内部回路の破壊を防ぐため、チップの外部端子にはＥＳＤ保護回路を接続する必要がある。しかしながら、上記のようなアンチフューズ素子を用いたＯＴＰメモリの場合、データ書き込みを行うために必要な高電圧を印加する外部端子にはＥＳＤ保護回路を設けることができない。なぜなら、ＥＳＤ保護回路が動作する電圧をプログラム電圧（書き込み電圧）より小さくすると、書込電圧が印加できないからである。また逆に、ＥＳＤ保護回路が動作する電圧をプログラム電圧（書き込み電圧）より高くすると、出荷時などの電源投入前の内部回路の保護ができなくなる。
【特許文献１】特開２００５−１４２４３２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、入力電圧に応じて保護機能を切り替え可能な半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、半導体集積回路を保護するための保護回路を備えた半導体装置であって、前記保護回路は、第１電圧が印加される第１端子と、前記第１電圧より小さい第２電圧が印加される第２端子と、前記第１端子及び前記第２端子間に設けられたサイリスタと、前記第１端子に前記第１電圧が印加される場合、前記サイリスタのゲートに流すトリガ電流の電流経路を遮断して前記サイリスタの導通を不可能にする一方、前記第１端子に前記第１電圧以外の電圧が印加される場合、前記トリガ電流の電流経路を形成して前記サイリスタの導通を可能にするトリガ回路と備え、当該トリガ回路は、前記第１端子の電圧に応じて前記トリガ回路の動作を制御する第３端子と、前記サイリスタのゲートと前記第２端子との間に接続され、前記第３端子に制御端子が接続されたスイッチング素子と、前記第３端子と前記第２端子との間に接続された抵抗とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、入力電圧に応じて保護機能を切り替え可能な半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る半導体装置の実施形態について説明する。
【００１０】
［第１実施形態］
（第１実施形態の構成）
図１を参照して、本発明の第１実施形態に係る半導体装置の構成を説明する。図１は、本発明の第１実施形態に係る半導体装置の概略図を示す。図１に示すように、第１実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１、ＯＴＰメモリ２から構成されている。なお、図１では、説明簡略化のため、ＯＴＰメモリとして１個のメモリセルのみを代表的に図示している。
【００１１】
ＥＳＤ保護回路１は、保護対象である半導体集積回路の一例であるＯＴＰメモリ２を過大電流から保護するための回路であり、サイリスタ１１、スイッチング素子１２、抵抗素子１３，１４、ダイオード１５を有している。ＥＳＤ保護回路１は、入力端子（第１端子）１６、接地端子（第２端子）１７、制御端子（第３端子）１８を有している。
【００１２】
入力端子１６は、ＯＴＰメモリ２への書き込み電圧（第１電圧）ＶＢＰを印加するための端子である。ここで、書き込み電圧ＶＢＰは、例えば５Ｖ以上、或いは５Ｖ〜７Ｖ等である。また、入力端子１６には、電源投入前、或いは読み出し動作時において、書き込み電圧ＶＢＰ以外の低電圧〜高電圧が印加される。この入力端子１６には、入力線ＩＬが接続されている。なお、入力端子１６には、書き込み電圧ＶＢＰの他、その他回路の駆動に用いられる駆動電圧も印加可能である。
【００１３】
接地端子１７には、接地電圧（第２電圧）Ｖｓｓが印加され、接地線ＳＬが接続されている。
【００１４】
制御端子１８には、スイッチング素子１２を制御するための電圧が印加され、制御線ＣＬが接続されている。
【００１５】
サイリスタ１１は、ここでは、ＰＮＰバイポーラトランジスタ１１ａと、ＮＰＮバイポーラトランジスタ１１ｂとから構成されている。
【００１６】
ＰＮＰバイポーラトランジスタ１１ａのエミッタは、入力線ＩＬに接続されている。ＰＮＰバイポーラトランジスタ１１ａのコレクタは、抵抗素子１３を介して接地線ＳＬに接続されている。ＰＮＰバイポーラトランジスタ１１ａのベースは、後述するスイッチング素子１２のエミッタに接続されている。
【００１７】
ＮＰＮバイポーラトランジスタ１１ｂのエミッタは、接地線ＳＬに接続されている。ＮＰＮバイポーラトランジスタ１１ｂのコレクタは、ＰＮＰバイポーラトランジスタ１１ａのベースに接続されている。ＮＰＮバイポーラトランジスタ１１ｂのベースは、ＰＮＰバイポーラトランジスタ１１ａのコレクタに接続されている。
【００１８】
つまり、サイリスタ１１のアノード（ＰＮＰバイポーラトランジスタ１１ａのエミッタ）は、入力線ＩＬに接続されている。また、ＮＰＮバイポーラトランジスタ１１ｂのベースは、抵抗素子１３を介して接地線ＳＬに接続され、ＰＮＰバイポーラトランジスタ１１ａのベースは、スイッチング素子１２に接続され、そのカソードは、接地線ＳＬに接続されている。
【００１９】
スイッチング素子１２は、ＰＮＰバイポーラトランジスタから構成されている。そのエミッタは、上述したＰＮＰバイポーラトランジスタ１１ａのベースに接続されている。また、スイッチング素子１２のコレクタは接地線ＳＬに接続され、そのベースは制御線ＣＬに接続されている。
【００２０】
抵抗素子１３は、ＮＰＮバイポーラトランジスタ１１ｂのベースと、接地線ＳＬとの間に設けられている。
【００２１】
抵抗素子１４は、制御線ＣＬと接地線ＳＬとの間に設けられている。
【００２２】
ダイオード１５のカソードは、入力線ＩＬに接続されている。また、ダイオード１５のアノードは、接地線ＳＬに接続されている。
【００２３】
上述したスイッチング素子１２、抵抗素子１４、制御端子１８は、サイリスタ１１の導通状態を決定するトリガ回路１９として機能する。
【００２４】
ＯＴＰメモリ２は、アンチフューズ素子２１、ＮＭＯＳトランジスタ２２、２３、第一制御端子２４、第二制御端子２５、出力端子２６から構成されている。
【００２５】
アンチフューズ素子２１は、ソース端子とドレイン端子が接続されたＰＭＯＳトランジスタから構成されている。なお、アンチフューズ素子２１の絶縁膜は、ＮＭＯＳトランジスタ２２，２３と比べて薄く形成されている。
【００２６】
アンチフューズ素子２１のドレイン／ソースは、入力線ＩＬに接続されている。アンチフューズ素子２１のゲートは、ＮＭＯＳトランジスタ２２の一端（ドレイン）に接続されている。ＮＭＯＳトランジスタ２２の他端（ソース）は、ＮＭＯＳトランジスタ２３の一端（ドレイン）に接続されている。ＮＭＯＳトランジスタ２３の他端（ソース）は、接地されている。ＮＭＯＳトランジスタ２２のゲートには、第一制御端子２４が接続され、ＮＭＯＳトランジスタ２３のゲートには、第二制御端子２５が接続されている。また、ＮＭＯＳトランジスタ２２とＮＭＯトランジスタ２３との間のノードには、データ読み出しのための出力端子２６が接続されている。
【００２７】
第一制御端子２４は、ＮＭＯＳトランジスタ２２のゲートを制御し、ＮＭＯＳトランジスタ２２、２３の間のノードにかかる電圧を制限して、ＮＭＯＳトランジスタ２３へ印加される高電圧を抑制するものである。また、第二制御端子２５は、ＮＭＯＳトランジスタ２３を制御し、アンチフューズ素子２１にデータ書き込み、又はアンチフューズ素子２１からデータを読み出すために用いるものである。
【００２８】
（第１実施形態のＥＳＤ保護回路１の動作）
次に、図１及び図２を参照して、本発明の第１実施形態に係るＥＳＤ保護回路の動作について説明する。図２は、本発明の第１実施形態に係るＥＳＤ保護回路１の動作条件を示す図である。
【００２９】
初めに、電源投入前の状態において、入力端子１６にサージが印加された場合について説明する。このような場合、制御端子１８は、ハイインピーダンス状態（Ｈｉｚ）となる。一方、スイッチング素子１２のベースは、抵抗素子１４により、接地端子１７に接続されており、接地電位とされている。
【００３０】
したがって、スイッチング素子１２は、オン状態となっている。これにより、入力端子１６からＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子１２を介して接地端子１７へ電流が流れる。つまり、ＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子２１の順方向電圧Ｖｆにより決まる電圧（トリガ電圧）に基づきサイリスタ１１にトリガ電流が供給される。そして、このトリガ電流によりサイリスタ１１が起動され、サイリスタ１１は、入力端子１６から接地端子１７の間を短絡してサージを逃がし、ＯＴＰメモリ２等の内部回路を保護する（保護回路機能が有効となる）。
【００３１】
次に、ＯＴＰメモリ２のプログラム動作時について説明する。このような場合、制御端子１８には、書き込み電圧ＶＢＰが印加され、スイッチング素子１２は、オフ状態となる。これにより、入力端子１６からＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子１２を介して接地端子１７へ流れる電流パスが遮断される。したがって、サイリスタ１１は、起動することなく、入力端子１６は、ＯＴＰメモリ２等の内部回路に高電圧ＶＢＰを供給することが可能となる。換言すると、プログラム動作時において、保護回路機能は無効となる。
【００３２】
次に、プログラム動作時以外のＯＴＰメモリ２の通常動作時（読み出し動作時を含む）について説明する。このような場合、制御端子１８は、接地電位Ｖｓｓとなる。つまり、スイッチング素子１２は、オン状態となり、通常動作時において電源投入前の状態と同様に保護回路機能が有効となる。なお、通常時、入力端子１６には、接地電圧よりも高く、高電圧ＶＢＰよりも低い電圧（例えば、電源電圧ＶＤＤ）が印加される。
【００３３】
（第１実施形態のＯＴＰメモリ１のプログラム（書き込み）動作）
次に、図１を参照して、本発明に係る第１実施形態のＯＴＰメモリ１のプログラム（書き込み）動作について説明する。
【００３４】
プログラム時、初めに、入力端子１６には、高電圧ＶＢＰが印加される。上述したように、プログラム時、ＥＳＤ保護回路１の保護回路機能は無効となるので、アンチフューズ素子２１の一端に、高電圧ＶＢＰを印加することができる。また、第一制御端子２４には、接地電圧ＶＳＳと高電圧ＶＢＰとの間の電圧が印加され、ＮＭＯＳトランジスタ２３を保護する。また、第二制御端子２５は、接地電位ＶＳＳが印加される。
【００３５】
続いて、第二制御端子２５にかかる電圧を、接地電位ＶＳＳから電源電圧ＶＤＤに昇圧する。これにより、ＮＭＯＳトランジスタ２３がオン状態となり、アンチフューズ素子２１の両端子間には高電圧ＶＢＰがかかり、アンチフューズ素子２１の絶縁膜が破壊される。つまり、アンチフューズ素子２１にプログラムが行われる。
【００３６】
以上説明したように、本発明の第１実施形態に係る半導体装置は、ＥＳＤ保護回路１内に具備するサイリスタ１１に、スイッチング素子１２と、当該スイッチング素子１２を制御する制御端子１６と、抵抗素子１４とを設けている。つまり、本発明の第１実施形態に係る半導体装置は、サイリスタ１１の動作を制御するトリガ回路１９を設けている。トリガ回路１９は、入力端子１６に書込み電圧ＶＢＰが印加される場合、サイリスタ１１のゲートに流す電流（トリガ電流）の電流経路を遮断して、サイリスタ１１の導通を不可能にする。一方、トリガ回路１９は、入力端子１６に書込み電圧ＶＢＰ以外の電圧が印加される場合、トリガ電流の電流経路を形成してサイリスタの導通を可能にする。
【００３７】
したがって、本発明の第１実施形態に係る半導体装置によれば、出荷時等の電源投入前、及び読み出し動作等に用いられる電圧（第１電圧以外の電圧）を入力端子１６から印加する時には、ＥＳＤ保護回路１の機能を有効とし、反対に書き込み動作に用いられる高電圧（第１電圧）を入力端子１６から印加するときにはＥＳＤ保護回路１の機能を無効にする切り換えを行うことができる。
【００３８】
［第２実施形態］
次に、図３を参照して、本発明の第２実施形態に係る半導体装置の構成を説明する。図３は、本発明の第２実施形態に係る半導体装置の概略図を示す。図３に示すように、第２実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１’、ＯＴＰメモリ２から構成されている。なお、第２実施形態に係る半導体装置において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００３９】
第２実施形態に係る半導体装置においては、ＥＳＤ保護回路１’内のトリガ回路１９’の構成が、第１実施形態と異なる。トリガ回路１９’は、第１実施形態の構成に加えて、さらに、２つ以上の直列接続されたダイオード３１〜３１ｎを有している。ダイオード３１〜３１ｎは、サイリスタ１１を構成するＰＮＰバイポーラトランジスタ１１ａのベース（サイリスタ１１のゲート）とスイッチング素子１２のエミッタとの間に直列接続されている。
【００４０】
第２実施形態に係る半導体装置は、上記構成を有しているので、トリガ回路１９’として働くダイオード３１〜３１ｎは、その数によりサイリスタ１１を起動させるトリガ電圧を変えることができ、アンチフューズ素子２１の絶縁膜の膜厚によって適切な保護電圧を設定することができる。動作は、第１実施形態と同一であり、その説明を省略する。
【００４１】
［第３実施形態］
次に、図４を参照して、本発明の第３実施形態に係る半導体装置の構成を説明する。図４は、本発明の第３実施形態に係る半導体装置の概略図を示す。図４に示すように、第３実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１’’、ＯＴＰメモリ２から構成されている。なお、第３実施形態に係る半導体装置において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４２】
第３実施形態に係る半導体装置においては、ＥＳＤ保護回路１’’内のトリガ回路１９’’の構成が、第２実施形態と異なる。トリガ回路１９’’は、第２実施形態の構成に加えて、さらに、制御端子用保護回路４を有している。制御端子用保護回路４は、制御線ＣＬと接地線ＳＬとの間に設けられている。
【００４３】
制御端子用保護回路４は、８つのダイオード４１ａ〜４１ｈ、ＰＮＰバイポーラトランジスタ４２、ＮＰＮバイポーラトランジスタ４３、抵抗素子４４、ダイオード４５から構成されている。
【００４４】
ＰＮＰバイポーラトランジスタ４２のエミッタは、２つのダイオード４１ａ、４１ｂを介して制御線ＣＬに接続されている。２つのダイオード４１ａ、４１ｂは、そのカソード側がＰＮＰバイポーラトランジスタ４２へ向くように、接続されている。ＰＮＰバイポーラトランジスタ４２のコレクタは、抵抗素子４４を介して接地線ＳＬに接続されている。ＰＮＰバイポーラトランジスタ４２のベースは、直列接続された６つのダイオード４１ｃ〜４１ｈを介して接地線ＳＬに接続されている。
【００４５】
ＮＰＮバイポーラトランジスタ４３のエミッタは、接地線ＳＬに接続されている。ＮＰＮバイポーラトランジスタ４３のコレクタは、ＰＮＰバイポーラトランジスタ４２のベースに接続されている。ＮＰＮバイポーラトランジスタ４３のベースは、ＰＮＰバイポーラトランジスタ４２のコレクタと抵抗素子４４との間のノードに接続されている。
【００４６】
第３実施形態に係る半導体装置は、制御端子１８に所定値以上の高電圧が印加された場合、ＰＮＰバイポーラトランジスタ４２、及びＮＰＮバイポーラトランジスタ４３からなるサイリスタ４６を導通させて、制御端子１８と接地端子１７との間を短絡して高電圧を逃し、内部回路を保護することが可能である。図４に示す実施形態において、例えば、ダイオード４１ａ〜４１ｈ及びＰＮＰバイポーラトランジスタ４２が、１Ｖの閾値電圧を有するものであれば、制御端子用保護回路４は、９Ｖ以上の高電圧から制御端子１８を保護するものとなる。
【００４７】
また、第３実施形態に係る半導体装置は、上記動作が可能であるので、制御端子１８を内部回路に用いるその他の信号に共用するような場合に対応することが可能となる。
【００４８】
［第４実施形態］
次に、図５及び図６を参照して、本発明の第４実施形態に係る半導体装置の構成を説明する。図５は、本発明の第４実施形態に係る半導体装置の概略図を示し、図６は、内部回路５の概略図を示す。図５に示すように、第４実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１ａ、ＯＴＰメモリ２’を有する内部回路５から構成されている。なお、第４実施形態に係る半導体装置において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４９】
第４実施形態に係るＥＳＤ保護回路１ａは、ダイオード３１〜３１ｎを有していない点で第３実施形態のＥＳＤ保護回路１’’と異なる。つまり、第４実施形態に係るトリガ回路１９’’’は、第３実施形態のトリガ回路１９’’と異なる。また、ＥＳＤ保護回路１ａにおいて、制御線ＣＬから分岐した第１分岐制御線ＣＬ’が、内部回路５に接続されている。その他、内部回路５には、上記実施形態と同様に入力線ＩＬ、接地線ＳＬが接続されている。
【００５０】
内部回路５は、入力線ＩＬに一端を接続したＯＴＰメモリ２’と、所定の電圧を発生させる第１制御回路５１と、第２制御回路５２とを有する。
【００５１】
ＯＴＰメモリ２’において、第１〜第３実施形態と同様に、アンチフューズ２１は、その一端を入力線ＩＬに接続し、その他端をＮＭＯＳトランジスタ２２の一端に接続している。ＮＭＯＳトランジスタ２２，２３の間には、出力端子２６が設けられている。なお、出力端子２６が接続された箇所をノードｎ０とし、アンチフューズ２１とＮＭＯＳトランジスタ２２との接続箇所をノードｎ１とする。なお、図では、１ｂｉｔ分のＯＴＰメモリ２’を例示しているが、実際はＯＴＰメモリ２’が並列に複数存在する。
【００５２】
第１制御回路５１は、電源電圧ＶＤＤからＮＭＯＳトランジスタ２２のゲートをオンさせる電圧を発生させるもので、多段のチャージポンプ回路で構成されている。第１制御回路５１の第１の入力端子５１ａは、第１分岐制御線ＣＬ’に接続し、その第２の入力端子５１ｂは、電源電圧端子５３より電源電圧ＶＤＤの供給を受けている。また、第１制御回路５１の出力端子５１ｃは、ＮＭＯＳトランジスタ２２のゲートに接続されている。
【００５３】
第２制御回路５２は、ＯＴＰメモリセル２’を制御するためのロジック回路である。第２制御回路５２の第１の入力端子５２ａは、第１分岐制御線ＣＬ’から分岐した第２分岐制御線ＣＬ’’に接続し、その第２の入力端子５２ｂは、電源電圧端子５３より電源電圧ＶＤＤの供給を受けている。さらに、第２制御回路５２の第３の入力端子５２ｃは、コマンド信号入力端子５４からコマンド信号ＣＯＭを受けている。また、第２制御回路５２の出力端子５２ｄは、ＮＭＯＳトランジスタ２３のゲートに接続されている。
【００５４】
次に、第４実施形態に係る半導体装置の動作について説明する。
【００５５】
先ず、第１制御回路５１は、第１分岐制御線ＣＬ’の電位に基づきＮＭＯＳトランジスタ２２のゲートに与える電位を昇圧させ、電源電圧ＶＤＤからプログラム用の高電圧ＶＢＰの間の適切な電圧とする。つまり、ＮＭＯＳトランジスタ２２は、オン状態となる。また、第２制御回路５２は、ＮＭＯＳトランジスタ２３のゲートに与える電位を接地電位とする。このような動作により、ＯＴＰメモリ２’は、プログラム可能な状態となる。
【００５６】
次に、制御端子１８から入力線ＩＬを介してアンチフューズ素子２１のソース、ドレイン、バックゲートに高電圧ＶＢＰを印加し、第２制御回路５２は、コマンド信号入力端子５２ａからのコマンド信号ＣＯＭの入力に基づき、ＮＭＯＳトランジスタ２３のゲートに与える電位を接地電位から電源電圧ＶＤＤに引き上げる。これにより、ＮＭＯＳトランジスタ２３がオン状態となり、ノードｎ０、ｎ１を接地電位へと引き下げる。これにより、アンチフューズ素子２１のゲート酸化膜に高電圧ＶＢＰがかかり、ゲート酸化膜が破壊される。
【００５７】
上記のような構成において、入力端子１６に高電圧を印加するモード、すなわち内部回路５のＯＴＰメモリ２’にプログラム動作を行うような場合、制御端子１８は、入力端子１６へ印加する高電圧ＶＢＰと同じ電圧ＶＢＰを印加し、接地端子１７は接地電位ＶＳＳにする。そして、スイッチング素子１２をオフ状態にすると、内部回路５において、プログラム動作が実行される。この時、ＥＳＤ保護回路１ａは、入力端子１６からＰＮＰバイポーラトランジスタ１１ａ及びスイッチング素子１２を介して接地端子１７へ流れる電流パスが遮断されているので、サイリスタ１１は、起動することなく、入力端子１６に高電圧ＶＢＰを印加することが可能となる。
【００５８】
一方、通常時には、制御端子１８を接地電位ＶＳＳとすると、内部回路５は、プログラム動作を実行せず、スイッチング素子１２は、オン状態となり、保護回路機能が有効となる。
【００５９】
以上のように、第４実施形態に係る半導体装置は、入力電圧に応じて保護機能を切り替え可能である。また、第４実施形態に係る半導体装置は、制御端子１８をＥＳＤ保護回路１ａの制御信号と内部回路５の信号とで共有して使用することにより、外部端子の増加を抑制することができる。
【００６０】
［第５実施形態］
次に、図７を参照して、本発明の第５実施形態に係る半導体装置の構成を説明する。図７は、本発明の第５実施形態に係る半導体装置の概略図を示す。図７に示すように、第５実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１ｂ、内部回路５から構成されている。なお、第５実施形態に係る半導体装置において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６１】
ＥＳＤ保護回路１ｂは、ＰＮＰトランジスタ１１ａのベースと、ＰＮＰトランジスタ１１ｂのエミッタとの間にダイオード３１〜３１ｎを設けている点で第４実施形態と異なる。つまり、第５実施形態に係るトリガ回路１９’’は、第３実施形態のものと同一である。ダイオード３１〜３１ｎは、その総数（ｎ）によりサイリスタ１１を起動させるトリガ電圧を与える。
【００６２】
第５実施形態に係る半導体装置は、上記構成を有しているので、第４実施形態と同様の効果を奏する。また、第５実施形態に係る半導体装置は、ダイオード３１〜３１ｎを有しているので、内部回路５で使用するトランジスタの膜厚によって適切な保護電圧を設定することができる。
【００６３】
［第６実施形態］
次に、図８を参照して、本発明の第６実施形態に係る半導体装置の構成を説明する。図８は、本発明の第６実施形態に係る半導体装置の概略図を示す。図８に示すように、第６実施形態に係る半導体装置は、主に、ＥＳＤ保護回路１ｃ、内部回路５から構成されている。なお、第６実施形態に係る半導体装置において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６４】
ＥＳＤ保護回路１ｃは、第１分岐制御線ＣＬ’と接地線ＳＬとの間を接続する第２分岐制御線ＣＬ’’を有する。そして、第１及び第２分岐入力線ＩＬ’，ＩＬ’’には、抵抗素子６１，６２が設けられている。
【００６５】
上記の抵抗素子６１，６２により、内部回路５には、第１分岐制御線ＣＬ’を介して適当な比率で分圧された信号が入力される。また、第１分岐制御部ＣＬ’はインバータ等のバッファを設け、その出力信号が内部回路５へ入力されるような構成であってもよい。
【００６６】
第６実施形態に係る半導体装置は、上記構成を有しているので、第４及び第５実施形態と同様の効果を奏する。また、第６実施形態に係る半導体装置は、第１及び第２分岐制御線ＣＬ’，ＣＬ’’に設けられた抵抗素子６１，６２を有しているので、抵抗素子６１，６２により分圧した信号を、内部回路５内のロジック電圧で動作する回路信号として使用することも可能である。
【００６７】
［第７実施形態］
次に、図９を参照して、本発明の第７実施形態に係る半導体装置の構成を説明する。図９は、本発明の第７実施形態に係る半導体装置の概略図を示す。なお、第７実施形態に係る半導体装置において、第１〜第６実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６８】
図９に示すように、第７実施形態に係る半導体装置は、第１内部回路１０２、第２内部回路１０３、第１駆動電圧制御回路１０４、第２駆動電圧制御回路１０５を有する。
【００６９】
第１内部回路１０２は、高電圧電源（例えば、３Ｖ〜５Ｖ）にて駆動する。第２内部回路１０３は、内部回路１０２よりも低電圧（例えば、１Ｖ〜１．８Ｖ）にて駆動する。これら第１内部回路１０２、及び第２内部回路１０３は、制御信号線１０２ａにて接続されている。
【００７０】
第１駆動電圧制御回路１０４は、第１内部回路１０２の駆動電圧を制御する。第１駆動電圧制御回路１０４は、第１実施形態と同様のＥＳＤ保護回路１、２つの第１外部端子１０６、及び２つの保護回路１０７を有する。
【００７１】
ＥＳＤ保護回路１において、入力端子１６には、第１内部回路１０２を駆動する駆動電圧が印加される。なお、第１実施形態と同様に、接地端子１７には、接地電圧が印加され、制御端子１８には、スイッチング素子１２を制御するための電圧が印加される。入力線ＩＬは、所定位置に設けられたノードにて分岐入力線ＩＬ１を接続されている。また、接地線ＳＬは、所定位置に設けられたノードにて分岐接地線ＳＬ１を接続されている。
【００７２】
第１外部端子１０６は、外部端子線１０６ａ及び保護回路１０７を介して第１内部回路１０２に外部信号を入力する。
【００７３】
保護回路１０７には、分岐入力線ＩＬ１を介して駆動電圧が印加される。また、保護回路１０７には、分岐接地線ＳＬ１を介して接地電圧が印加される。保護回路１０７は、図１０に示すように、分岐入力線ＩＬ１と分岐接地線ＳＬ１との間に設けられた保護回路本体１０７ｂと、分岐入力線ＩＬ１から分岐接地線ＳＬ１を順方向として設けられたダイオード保護素子１０７ｃとを有する。保護回路本体１０７ｂは、サイリスタ等から構成されており、印加された電圧に応じて、サイリスタが起動する電圧を調整する。
【００７４】
第２駆動電圧制御回路１０５は、第２内部回路１０３の駆動電圧を制御する。第２駆動電圧制御回路１０５は、入力端子１０８、接地端子１０９、３つの保護回路１０７、２つの第２外部端子１１０を有する。
【００７５】
入力端子１０８は、入力線１０８ａを介して第２内部回路１０３に駆動電圧を印加する。また、接地端子１０９は、接地線１０９ａを介して第２内部回路１０３に接地電圧を印加する。入力線１０８ａは、所定位置に設けられたノードにて分岐入力線１０８ｂを接続されている。また、接地線１０９ａは、所定位置に設けられたノードにて上述した分岐接地線ＳＬ１を接続されている。
【００７６】
入力線１０８ａと接地線１０９ａとの間には、保護回路１０７が設けられている。図１０に示すように、入力線１０８ａと接地線１０９ａとの間に設けられた保護回路１０７において、ダイオード保護素子１０７ｃは、入力線１０８ａから接地線１０９ａを順方向として設けられている。
【００７７】
第２外部端子１１０は、外部端子線１１０ａ及び保護回路１０７を介して第２内部回路１０３に外部信号を入力する。外部端子線１１０ａに設けられた保護回路１０７には、分岐接地線ＳＬ１及び分岐入力線１０８ｂが接続されている。図１０に示すように、分岐入力線１０８ｂと分岐接地線ＳＬ１との間に設けられた保護回路１０７において、ダイオード保護素子１０７ｃは、分岐入力線１０８ｂから分岐接地線ＳＬ１を順方向として設けられている。
【００７８】
上記第７実施形態において、保護回路１０７は、図１０に示す構成としたが、図１１に示す構成としてもよい。すなわち、図１１に示すように、保護回路１０７は、分岐接地線ＳＬ１（接地線１０９ａ）にソースを接続したｐ型トランジスタ１０７ｄと、ｐ型トランジスタ１０７ｄのドレインに接続した制御線１０７ｅと、制御線１０７ｅに接続された端子１０７ｆと、制御線１０７ｅにドレインを接続したｎ型トランジスタ１０７ｇとを有する。ｎ型トランジスタ１０７ｆのソースは、分岐入力線ＩＬ１（入力１０８ａ、分岐入力線１０８ｂ）に接続されている。ｐ型トランジスタ１０７ｄは、ゲート、ソースを共通接続（ダイオード接続）されている。また、ｎ型トランジスタ１０７ｇは、ゲート、ソースを共通接続（ダイオード接続）されている。また、端子１０７ｆには、予め設定された所定の電圧が印加されている。
【００７９】
また、上記第７実施形態において、図９には、第１駆動電圧制御回路１０４のみにＥＳＤ保護回路１を設けた構成を示したが、上記第７実施形態は、図１２に示す構成としてもよい。すなわち、第２駆動電圧制御回路１０５において、図９に示した構成の入力端子１０８、接地端子１０９、及び入力線１０８ａ、接地線１０９ａを接続した保護回路１０７を、図１２に示すように、ＥＳＤ保護回路１に置き換えた構成としてもよい。
【００８０】
また、上記第７実施形態において、図９には、同一チップに集積された半導体装置を示したが、それに限定されるものではなく、例えば、多電源を使用するＦＰＧＡ（Field Programmable Gate Array）等のような他の半導体装置であってもよい。
【００８１】
また、上記第７実施形態においては、ＥＳＤ保護回路１の代わりに、第２〜第６実施形態に用いられたＥＳＤ保護回路１’，１’’，１ａ，１ｂ，１ｃを適応させることも可能である。
【００８２】
上記第７実施形態に係る半導体装置は、ＥＳＤ保護回路１を有する。したがって、第１内部回路１０２内のトランジスタの破壊を抑制することができる。
【００８３】
ここで、上記第７実施形態に係る半導体装置において、ＥＳＤ保護回路１の代わりに、入力線ＩＬ及び接地線ＳＬに高電圧電源の１．５〜２倍の電圧で起動する高電圧用保護回路を設けた比較例を考える。このような比較例であれば、入力線ＩＬに静電気放電などによるサージが発生した場合、入力線ＩＬにサージノイズが生じる。続いて、サージノイズは、高電圧用保護回路が起動する前に、カップリングにより制御信号線１０２ａの信号、或いは第２内部回路１０３へ入力される信号として伝わる。そして、そのサージノイズにより、第２内部回路１０３のトランジスタが破壊されるという問題が生じる。
【００８４】
これに対し、本発明に係る第７実施形態に係る半導体装置は、比較例と異なり、ＥＳＤ保護回路１を有するので、サージノイズを逃がし、第２内部回路１０３を保護することができる。
【００８５】
また、上記実施形態においては、以下の（１），（２）の構成も示されている。
【００８６】
（１）トリガ回路１９’（又は１９’’）は、サイリスタ１１のゲートとスイッチング素子１２の一端との間に設けられた、１つ或いは２つ以上の直列接続されたダイオード３１〜３１ｎを備えることを特徴とする半導体装置。
【００８７】
（２）接地端子（第２端子）１７に印加される電圧（第２電圧）は、接地電位であることを特徴とする半導体装置。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施形態に係る半導体装置の概略図である。
【図２】本発明の第１実施形態に係る半導体装置の動作に対応する電圧の説明図である。
【図３】本発明の第２実施形態に係る半導体装置の概略図である。
【図４】本発明の第３実施形態に係る半導体装置の概略図である。
【図５】本発明の第４実施形態に係る半導体装置の概略図である。
【図６】本発明の第４実施形態に係る半導体装置の内部回路５の概略図である。
【図７】本発明の第５実施形態に係る半導体装置の概略図である。
【図８】本発明の第６実施形態に係る半導体装置の概略図である。
【図９】本発明の第７実施形態に係る半導体装置の概略図である。
【図１０】本発明の第７実施形態に係る半導体装置の保護回路１０７の構成の一例を示す図である。
【図１１】本発明の第７実施形態に係る半導体装置の保護回路１０７の構成の一例を示す図である。
【図１２】本発明の第７実施形態に係る半導体装置の変形例を示す概略図である。
【符号の説明】
【００８９】
１，１’，１’’，１ａ，１ｂ，１ｃ…ＥＳＤ保護回路、２…ＯＴＰメモリ、３…ダイオード、４…制御端子用保護回路、５…内部回路、１１…サイリスタ、１１ａ…ＰＮＰバイポーラトランジスタ、１１ｂ…ＮＰＮバイポーラトランジスタ、１２…スイッチング素子、１３，１４…抵抗素子、１５…ダイオード、１６…入力端子、１７…接地端子、１８…制御端子、１９，１９’，１９’’，１９’’’…トリガ回路、２１…アンチフューズ、２２，２３…ＮＭＯＳトランジスタ、２４…第一制御端子、２５…第二制御端子、２６…出力端子、３１〜３１ｎ…ダイオード、４１ａ〜４１ｈ…ダイオード、４２…ＰＮＰバイポーラトランジスタ、４３…ＮＰＮバイポーラトランジスタ、４４…抵抗素子、４５…ダイオード、４６…サイリスタ、５１…第１制御回路、５２…第２制御回路、６１，６２…抵抗素子、１０２…第１内部回路、１０３…第２内部回路、１０４…第１駆動電圧制御回路、１０５…第２駆動電圧制御回路、１０６…第１外部端子、１０７…保護回路、１０８…入力端子、１０９…接地端子、１１０…第２外部端子、ＩＬ…入力線、ＳＬ…接地線、ＣＬ…制御線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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