(57)【要約】【課題】積層メモリ装置を提供する。【解決手段】積層メモリ装置において、２つ以上のメモリ部と、メモリ部間に形成されたものであり、デコーダを有する能動回路部とを備える積層メモリ装置である。【選択図】図１Ａ
2009071313.tif 000002
【特許請求の範囲】
【請求項１】
積層メモリ装置において、
２つ以上のメモリ部と、
前記メモリ部間に形成されたものであり、デコーダを有する能動回路部とを備えることを特徴とする積層メモリ装置。
【請求項２】
前記メモリ部は、一層以上のメモリ層を有することを特徴とする請求項１に記載の積層メモリ装置。
【請求項３】
前記メモリ層は、クロスポイント型メモリアレイであることを特徴とする請求項２に記載の積層メモリ装置。
【請求項４】
前記メモリ層は、多数のサブアレイが形成されたことを特徴とする請求項３に記載の積層メモリ装置。
【請求項５】
前記クロスポイント型メモリアレイは、互いに隣接するメモリアレイ層が電極を共有する構造であることを特徴とする請求項３に記載の積層メモリ装置。
【請求項６】
前記能動回路部は、非シリコン基板に形成されたことを特徴とする請求項１に記載の積層メモリ装置。
【請求項７】
前記非シリコン基板は、プラスチック、ガラス、セラミック、酸化物または窒化物の基板であることを特徴とする請求項６に記載の積層メモリ装置。
【請求項８】
前記能動回路部及び前記メモリ部の構成を１つのメモリ単位として、前記メモリ単位が連続的に蒸着されていることを特徴とする請求項１に記載の積層メモリ装置。
【請求項９】
前記能動回路部は、カラムデコーダまたはロウデコーダのうち、少なくともいずれか一つを有することを特徴とする請求項１に記載の積層メモリ装置。
【請求項１０】
前記カラムデコーダから分岐されたカラムアドレスラインがビアを介して前記メモリ部と連結され、前記ロウデコーダから分岐されたロウアドレスラインがビアを介して前記メモリ部と連結されたことを特徴とする請求項９に記載の積層メモリ装置。
【請求項１１】
前記能動回路部は、カラムデコーダを有する第１能動回路部及びロウデコーダを有する第２能動回路部を備え、前記メモリ部は、前記第１能動回路部及び前記第２能動回路部とそれぞれ連結されたことを特徴とする請求項１に記載の積層メモリ装置。
【請求項１２】
前記第１能動回路部のカラムデコーダから分岐されたカラムアドレスラインがビアを介して前記メモリ部と連結され、前記第２能動回路部のロウデコーダから分岐されたロウアドレスラインがビアを介して前記メモリ部と連結されたことを特徴とする請求項１１に記載の積層メモリ装置。
【請求項１３】
前記能動回路部または前記メモリ部の一面に形成されたロジック部をさらに備えることを特徴とする請求項１に記載の積層メモリ装置。
【請求項１４】
基板上に形成されたものであり、前記多数のメモリ層及び前記能動回路部を備えるメモリ領域と、
前記メモリ領域とパラレルバスラインによって連結されたＩ／Ｏチップと、
前記Ｉ／Ｏチップとマスタとを連結するシリアルバスラインとを備えることを特徴とする請求項１に記載の積層メモリ装置。
【請求項１５】
積層メモリ装置において、
メモリ部及び前記メモリ部を制御する能動回路部を備え、前記メモリ部及び前記能動回路部を１つのメモリ単位として、前記メモリ単位が複数個で形成されたことを特徴とする積層メモリ装置。
【請求項１６】
前記メモリ部は、一層以上のメモリ層を有することを特徴とする請求項１５に記載の積層メモリ装置。
【請求項１７】
前記メモリ層は、クロスポイント型メモリアレイであることを特徴とする請求項１６に記載の積層メモリ装置。
【請求項１８】
前記メモリ層は、多数のサブアレイが形成されたことを特徴とする請求項１７に記載の積層メモリ装置。
【請求項１９】
前記クロスポイント型メモリアレイは、互いに隣接するメモリアレイ層が電極を共有する構造であることを特徴とする請求項１７に記載の積層メモリ装置。
【請求項２０】
前記能動回路部は、非シリコン基板に形成されたことを特徴とする請求項１５に記載の積層メモリ装置。
【請求項２１】
前記能動回路部は、カラムデコーダまたはロウデコーダのうち、少なくともいずれか一つを有することを特徴とする請求項１５に記載の積層メモリ装置。
【請求項２２】
前記カラムデコーダから分岐されたカラムアドレスラインがビアを介して前記メモリ部と連結され、前記ロウデコーダから分岐されたロウアドレスラインがビアを介して前記メモリ部と連結されたことを特徴とする請求項２１に記載の積層メモリ装置。
【請求項２３】
前記能動回路部は、カラムデコーダを有する第１能動回路部及びロウデコーダを有する第２能動回路部を備え、前記メモリ部は、前記第１能動回路部及び前記第２能動回路部とそれぞれ連結されたことを特徴とする請求項１５に記載の積層メモリ装置。
【請求項２４】
前記第１能動回路部のカラムデコーダから分岐されたカラムアドレスラインがビアを介して前記メモリ部と連結され、前記第２能動回路部のロウデコーダから分岐されたロウアドレスラインがビアを介して前記メモリ部と連結されたことを特徴とする請求項２３に記載の積層メモリ装置。
【請求項２５】
前記能動回路部または前記メモリ部の一面に形成されたロジック部をさらに備えることを特徴とする請求項１５に記載の積層メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層メモリ装置に係り、さらに詳細には、能動回路部の少なくとも一面に一層以上のメモリ層を備え、多層構造を有した積層メモリ装置に関する。
【背景技術】
【０００２】
産業が発達し、マルチメディアが発達するにつれて、コンピュータや通信機器などに使われる大容量の情報保存装置への要求が次第に高まっている。かような要求によって、高い情報保存密度及び動作速度を有した情報装置が研究、開発されている。
【０００３】
メモリ装置は、一般的に能動回路部とメモリ部とを備えている。能動回路部は、データ読み出し及び書き込みのために、アドレスデコーダ（address decoder）、読み出し／書き込み制御ロジック、感知増幅器、出力バッファ、マルチプレクサなどを備えている。それらは、一般的にオーバーヘッドと呼ばれ、物理的にメモリ使用可能な面積の一定量を占めている。このオーバーヘッド面積を小さくできれば、さらに多くの空間をメモリ領域として利用できる。
【０００４】
メモリ装置の密度を向上させるために、多層に形成するための研究が進められてきた。データ読み出し及び書き込みのようなメモリ装置の動作を支援する能動回路をシリコン基板上に形成し、その上部に多数のメモリセルアレイを積層した３Ｄ（Dimension）メモリについての技術が特許文献１などを介して紹介されている。
【特許文献１】米国特許第６，１８５，１２２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、データ保存密度を向上させることができる高集積積層メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、積層メモリ装置において、２つ以上のメモリ部と、前記メモリ部間に形成されたものであり、デコーダを有する能動回路部とを備える積層メモリ装置を提供する。
【０００７】
また本発明では、積層メモリ装置において、メモリ部及び前記メモリ部を制御する能動回路部を備え、前記メモリ部及び能動回路部を１つのメモリ単位として、前記メモリ単位が複数個で形成された積層メモリ装置を提供する。
【０００８】
本発明の一側面において、前記メモリ部は、一層以上のメモリ層を有することができる。
【０００９】
本発明の一側面において、前記メモリ層は、クロスポイント型メモリアレイでありうる。
【００１０】
本発明の一側面において、前記メモリ層は、多数のサブアレイが形成されたものでありうる。
【００１１】
本発明の一側面において、前記クロスポイント型メモリアレイは、互いに隣接するメモリアレイ層が電極を共有する構造でありうる。
【００１２】
本発明の一側面において、前記能動回路部は、非シリコン基板に形成されたものでありうる。
【００１３】
本発明の一側面において、前記非シリコン基板は、プラスチック、ガラス、セラミック、酸化物または窒化物の基板でありうる。
【００１４】
本発明の一側面において、前記能動回路部及び前記メモリ部の構成を１つのメモリ単位として、前記メモリ単位が連続的に蒸着されたものでありうる。
【００１５】
本発明の一側面において、前記能動回路部は、コラムデコーダまたはローデコーダのうち、少なくともいずれか一つを有することができる。
【００１６】
本発明の一側面において、前記コラムデコーダから分岐されたコラムアドレスラインがビアを介して前記メモリ部と連結され、前記ローデコーダから分岐されたローアドレスラインがビアを介して前記メモリ部と連結されたものでありうる。
【００１７】
本発明の一側面において、前記能動回路部は、コラムデコーダを有する第１能動回路部及びローデコーダを有する第２能動回路部を備え、前記メモリ部は、前記第１能動回路部及び前記第２能動回路部とそれぞれ連結されたものでありうる。
【００１８】
本発明の一側面において、前記第１能動回路部のコラムデコーダから分岐されたコラムアドレスラインがビアを介して前記メモリ部と連結され、前記第２能動回路部のローデコーダから分岐されたローアドレスラインがビアを介して前記メモリ部と連結されたものでありうる。
【００１９】
本発明の一側面において、前記能動回路部または前記メモリ部の一面に形成されたロジック部をさらに備えることがありうる。
【００２０】
本発明の一側面において、基板上に形成されたものであり、前記多数のメモリ部及び前記能動回路部を備えるメモリ領域と、前記メモリ領域とパラレルバスラインによって連結されたＩ／Ｏチップと、前記Ｉ／Ｏチップとマスターデバイスとを連結するシリアルバスラインとを備える積層メモリ装置でありうる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ、本発明の実施形態による積層メモリ装置に対して詳細に説明する。参考までに、図面に図示されている各層の厚さ及び幅は、説明のために多少誇張されて表現されているということを明らかにしておく。
【００２２】
本発明の実施形態による積層メモリ装置は、少なくとも一層以上のメモリ層を有するメモリ部が複数個で形成され、各メモリ部間にデコーダを備える能動回路部を備えることができる。該メモリ部は、一層以上のメモリ層が積層された構造によって形成されたものである。能動回路部はメモリ部を制御し、メモリ部と能動回路部とを１つのメモリ単位として、前記メモリ単位が連続的に形成された構成でありうる。能動回路部を非シリコン基板上に形成することによって、メモリ部と能動回路部とを接着工程ではない、蒸着工程によって連続的に形成できる。本発明の実施形態による積層メモリ装置は、能動回路部をメモリ部の下部、中間または上部に制限なしに所望の位置に形成できる。
【００２３】
図１Ａは、本発明の第１実施形態による積層メモリ装置を示した図面である。図１Ａでは、１つの能動回路部の一面に形成された多数のメモリ層を有するメモリ部を示す。
【００２４】
図１Ａに示したように、本発明の第１実施形態によるメモリ装置は、能動回路部１１及び能動回路部１１の一面に形成されたメモリ部１２を備える。メモリ部１２は、一層以上のメモリ層ａ１，ａ２，ａ３，…，ａｎを有し、メモリ層ａ１，ａ２，ａ３，…，ａｎの個数は制限がない。能動回路部１１は、ロウデコーダ（row decoder）、カラムデコーダ（column decoder）を有している。メモリ部１２を構成するメモリ層ａ１，ａ２，ａ３，…，ａｎのそれぞれは、多数のメモリセルを含むアレイ構造によって形成される。
【００２５】
各メモリ層ａ１，ａ２，ａ３，…，ａｎは、図１Ｂに示したように、クロスポイント型メモリアレイ構造であって、第１方向に形成された多数の第１電極ライン１０１、及び第２方向に形成された多数の第２電極ライン１０２の間に情報保存部１０３及びダイオードのようなスイッチ構造１０４が形成された構造でありうる。情報保存部１０３は、多様な形態のメモリ構造になり、例えば強誘電性キャパシタ、磁気抵抗素子、相変化素子、抵抗変換素子、アンチヒューズなど、可逆及び非可逆の構造のメモリ素子形態によって形成されうる。また隣接する各メモリ層は、電極を互いに共有する構造によって形成されて積層されうる。
【００２６】
各メモリ層ａ１，ａ２，ａ３，…，ａｎは、図１Ｃに示したように、１つのメモリアレイ１２０を備えることもでき、図１Ｄに図示したように、多数のサブアレイ（subarray）１２１が形成された構造でもありうる。
【００２７】
図２Ａ及び図２Ｂは、本発明の第１実施形態による積層メモリ装置の変形例を示した図面である。図２Ａ及び図２Ｂでは、能動回路部とメモリ部とが１つのメモリ単位として連続的に積層された構造を示している。
【００２８】
図２Ａに示したように、能動回路の１つであるロジック部２０上に、第１能動回路部２１が形成されており、第１能動回路部２１上に、第１メモリ部２２が形成されている。第１メモリ部２２は、多数のメモリ層が積層された構造によって形成されている。第１メモリ部２２上には、第２能動回路部２３及び第２メモリ部２４が形成されている。すなわち、図２Ａでは、能動回路部２１，２３，２５上には、一層以上のメモリ層を有するメモリ部２２，２４，２６が形成された構造を示している。ロジック部２０は、基本的にロジック回路を有し、それぞれの能動回路部２１，２３，２５を選択できる。各能動回路部２１，２３，２５は、基本的にデコーダを有し、それぞれのメモリ部２２，２４，２６を選択できる。
【００２９】
すなわち本発明では、一つ以上のメモリ部を選択して情報を読み出し及び書き込みできる能動回路部２１，２３，２５を複数個で形成し、それら能動回路部２１，２３，２５を制御するロジック部２０を備える。従来技術の場合、能動回路部上に多数のメモリ層を形成した構造であるが、単一能動回路部で設計し、過度に多数のビアホールが必要であり、複雑なライン工程が要求された。しかし、本発明の実施形態による積層メモリ装置の場合、多数のメモリ層とこれを制御する能動回路部とを１つの単位として、これを複数個で形成することによって、積層できるメモリ部の数は、事実上制限がない。
【００３０】
図２Ｂに示したように、ロジック部２００上に、第１メモリ部２０１が形成されており、第１メモリ部２０１上には、第１能動回路部２０２が形成されている。第１能動回路部２０２上には、第２メモリ部２０３及び第２能動回路部２０４が形成されている。すなわち、図２Ｂでは、メモリ部２０１，２０３，２０５上に、能動回路部２０２，２０４，２０６が形成されており、メモリ部及び能動回路部を１つの単位として、ロジック部２００上に連続的に積層された構造を示している。ロジック部２００は基本的にロジック回路を有し、各能動回路部２０２，２０４，２０６を選択できる。各能動回路部２０２，２０４，２０６は基本的にデコーダを有し、それぞれのメモリ部２０１，２０３，２０５を選択できる。
【００３１】
図２Ｃ及び図２Ｄは、本発明の実施形態による積層メモリ装置の駆動原理を説明するための図面である。
【００３２】
図２Ｃに示したように、本発明の実施形態による積層メモリ装置は、ロジック部２１０上に、多数のメモリ部Ｍ及び多数の能動回路部Ｄが形成されている。ロジック部２１０は、多数の能動回路部Ｄとデコーダ選択ライン２２１を介して連結され、特定の能動回路部を選択できる。また、ロジック部２１０と能動回路部Ｄとを連結しているメモリアドレス選択ラインを介し、所望のメモリセルのアドレス（row，column）を入力する。このとき、ロウライン２２２ａ及びカラムライン２２２ｂを介して信号を入力できる。そして、メモリアドレスデコーダを介し、メモリ部Ｍの特定メモリ層だけを選択できる。これについて、図２Ｄを参照しつつ、さらに詳細に説明する。
【００３３】
図２Ｄに示したように、まずロジック部２１０上に、多数のメモリ部２１１，２１３及び能動回路部２１２，２１４が形成されている。第１能動回路部２１２は、第１メモリ部２１１にデータの読み出し及び書き込みを行わせ、第２能動回路部２１４は、第２メモリ部２１３にデータの読み出し及び書き込みを行わせる。１つの能動回路部及びメモリ部を１つの単位Ｇとして示すように、第２能動回路部２１４上には、能動回路部及びメモリ部の組合わせが制限なしに形成されうる。
【００３４】
ロジック部２１０は、能動回路部２１２，２１４とデコーダ選択ライン２２１を介してそれぞれ連結されている。デコーダ選択ライン２２１を介してロジック部２１０は、能動回路部２１２，２１４のうち特定の能動回路部を選択できる。例えば、第１能動回路部２１２を選択する場合、選択ラインＳ１をオンに設定し、残りのラインはオフに設定する。そして、ロジック部２１０とあらゆる能動回路部２１２，２１４と共通に連結しているメモリアドレス選択ライン２２２を介して、所望のメモリセルのアドレス（row，column）を入力する。このとき、第１能動回路部２１２のみオン状態であるので、第１メモリ部２１１の各メモリ層の特定メモリセルのアドレスだけ入力される。そして、メモリアドレスデコーダを介して、第１メモリ部２１１の特定メモリ層のみ選択される。結果として、所望のメモリセルを選択できる。
【００３５】
図３は、本発明の第２実施形態による積層メモリ装置を示した図面である。図３では、１つの能動回路部の両面に形成された一層以上のメモリ層を有するメモリ部を示す。
【００３６】
図３に示したように、本発明の第２実施形態によるメモリ装置は、能動回路部３１及び能動回路部３１の両側部に形成されたメモリ部３２，３３を備える。第１メモリ部３２は、一層以上のメモリ層ｂ１，ｂ２，…，ｂｎを有し、第２メモリ部３３も一層以上のメモリ層ｃ１，ｃ２，…，ｃｎを備える。各メモリ部３２，３３が有するメモリ層の個数には制限がない。能動回路部３１は、非シリコン基板上に形成されたものであり、各メモリ部３２，３３のメモリ層を選択できるデコーダを基本的に有し、選択的に、感知増幅器、バッファ、降圧回路、昇圧回路、検出回路または基準電圧回路などをさらに備えることができる。
【００３７】
図４は、本発明の第２実施形態の変形例を示した図面である。図４では、能動回路部と、能動回路部の両面に形成されたメモリ部とが１つのメモリ単位として連続的に積層された構造を示している。
【００３８】
図４に示したように、ロジック部４０上に、第１メモリ部４１が形成されており、第１メモリ部４１上には、第１能動回路部４２及び第２メモリ部４３が形成されている。第２メモリ部４３上には、第３メモリ部４４、第２能動回路部４５及び第４メモリ部４６が形成されている。ロジック部４０は、基本的にロジック回路を備えて各能動回路部４２，４５を選択できる。各能動回路部４２，４５は基本的にデコーダを有し、各能動回路部４２，４５は、両面に形成されたそれぞれのメモリ部４１，４３，４４，４６を選択できる。
【００３９】
図５は、本発明の第３実施形態による積層メモリ装置を示した図面である。図５では、各メモリ層を選択できる能動回路部のカラムデコーダ及びロウデコーダがそれぞれ別途の層に形成されてメモリ部を選択できる積層メモリ装置を示している。
【００４０】
図５に示したように、第１能動回路部５１ａが形成されており、第１能動回路部５１ａ上には、第１メモリ部５３が形成されており、第１メモリ部５３上には、第２能動回路部５２ａ、第２メモリ部５４及び第３能動回路部５１ｂが形成されている。第１能動回路部５１ａ及び第３能動回路部５１ｂには、カラムデコーダまたはロウデコーダのうち一つが備わる。もし、第１能動回路部５１ａ及び第３能動回路部５１ｂがカラムデコーダを備えていれば、第２能動回路部５２ａはロウデコーダを備える。
【００４１】
第１メモリ部５３は、一層以上のメモリ層ｄ１，ｄ２，…，ｄｎを有し、第２メモリ部５４も、一層以上のメモリ層ｅ１，ｅ２，…，ｅｎを有し、その数には制限がない。各能動回路部５１ａ，５２ａ，５１ｂは、その上下部のメモリ部５３，５４と連結され、各メモリ部５３，５４の一層以上のメモリ層ｄ１，ｄ２，…，ｄｎ，ｅ１，ｅ２，…，ｅｎを選択できる。例えば、第１能動回路部５１ａがカラムデコーダを有し、第２能動回路部５２ａがロウデコーダを有している場合、第１能動回路部５１ａ及び第２能動回路部５２ａは、その間の第１メモリ部５３のメモリ層ｄ１，ｄ２，…，ｄｎを選択できる。
【００４２】
図６は、発明の第３実施形態による積層メモリ装置の変形例を示した図面である。
【００４３】
図６に示したように、ロジック部６０上に、第１能動回路部６１、第１メモリ部６４が形成されており、第１メモリ部６４上には、第２能動回路部６２及び第２メモリ部６５が形成されている。第２メモリ部６５上には、第３能動回路部６３及び第３メモリ部６６が形成されている。ロジック部６０は基本的にロジック回路を備え、各能動回路部６１，６２，６３を選択できる。各能動回路部６１，６２，６３は、基本的にカラムデコーダまたはロウデコーダのうち一つを有し、各能動回路部６１，６２，６３は、両面に形成されたそれぞれのメモリ部６４，６５，６６を選択できる。かような形態で、ロジック部上にカラムデコーダまたはロウデコーダのうち一つを有する能動回路部とメモリ部とを連続的に形成し、連続的な積層構造によって形成できる。
【００４４】
またこれとは異なり、前記第１能動回路部６１、第２能動回路部６２及び第３能動回路部６３は、基本的にカラムデコーダ及びロウデコーダをいずれも有する構造として、第１メモリ部６４をアドレッシングするために、第１能動回路部６１のカラムデコーダと第２能動回路部６２のロウデコーダとを利用し、又、第２メモリ部６５をアドレッシングするために、第２能動回路部６２のカラムデコーダと第３能動回路部６３のロウデコーダとを利用する形態で駆動できる。
【００４５】
あるいは、前記第１能動回路部６１、第２能動回路部６２及び第３能動回路部６３は、基本的にカラムデコーダ及びロウデコーダをいずれも有する構造で、前記とは反対に、第１メモリ部６４をアドレッシングするために、第１能動回路部６１のロウデコーダと第２能動回路部６２のカラムデコーダとを利用し、又、第２メモリ部６５をアドレッシングするために、第２能動回路部６２のロウデコーダと第３能動回路部６３のカラムデコーダとを利用する形態でも駆動できる。
【００４６】
前述のように、本発明の実施形態による積層メモリ装置のメモリ層は、クロスポイント型メモリアレイ状に形成されたものでありうる。具体的に説明すれば、メモリ層は、多数の下部電極ラインと、下部電極ラインと交差する多数の上部電極ラインとが形成されており、下部電極ラインと上部電極ラインとが交差する領域には、スイッチ構造体及び電荷保存構造体が順次に形成された構造でありうる。上部電極ライン及び下部電極ラインは、それぞれ能動回路層のロウデコーダまたはカラムデコーダと連結されうる。
【００４７】
メモリ層にはメモリアレイのみ存在し、従来技術とは異なって別途のメモリアレイイネーブル回路は有さない。本発明の実施形態による積層メモリ装置において、ロジック部は、シリコン基板または非シリコン基板上に形成することができる。例えば、シリコンまたは非シリコン基板上にロジック部を構成するロジック回路を形成した後、ＩＬＤ（InterLayer Dielectrics）工程を実施し、ロジック部上にメモリ部及び能動回路部を反復的に形成する。非シリコン基板を例に取れば、プラスチック、ガラス、セラミック、酸化物または窒化物の基板などがある。能動回路部は、基本的にデコーダを有し、選択的に、感知増幅器、バッファ、降圧回路、昇圧回路、検出回路または基準電圧回路などをさらに備えることができる。従来技術の場合、能動回路部をシリコン基板上に形成することによって面積が限定され、それによって処理可能なメモリセル面積にも限界が生じ、積層可能なメモリ層数に限界があった。しかし、本発明によれば、メモリ部間に能動回路部が形成可能になるため、かような限界が克服可能である。
【００４８】
図７Ａ及び図７Ｂは、本発明の実施形態による積層メモリ装置において、能動回路部の一面にメモリ部が形成された構造で、能動回路部の一部であるデコーダ回路の配列構造を示した図面である。デコーダ回路は、ロウデコーダＲＤ（Row Decoder）及びカラムデコーダＣＤ（Column Decoder）を備える。
【００４９】
図７Ａに示したように、能動回路部７１に、ロウデコーダＲＤ及びカラムデコーダＣＤがいずれも形成されている。ロウデコーダＲＤ及びカラムデコーダＣＤからそれぞれ分岐されたロウアドレスラインｒ（row address line）及びカラムアドレスラインＣ（column address line）がビアＶを介して、能動回路部７１上のメモリ部７２と連結されるように形成したことが分かる。能動回路部７１上のメモリ部７２が一層以上のメモリ層によって形成された場合、各メモリ層と同一の形態で連結されうる。
【００５０】
図７Ｂに示したように、能動回路部７０１は、ロウデコーダＲＤ及びカラムデコーダＣＤをいずれも有し、ロウデコーダＲＤ及びカラムデコーダＣＤからそれぞれ分岐されたロウアドレスラインｒ及びカラムアドレスラインＣがビアＶを介して能動回路部７０１下のメモリ部７０２と連結されるように形成したことが分かる。メモリ部７０２が一層以上のメモリ層によって形成された場合、各メモリ層と同一の形態で連結されうる。
そして、能動回路部にロウデコーダＲＤ及びカラムデコーダＣＤを形成し、能動回路部の上下面にそれぞれ多数のメモリ層を有するメモリ部を形成した構造では、能動回路部で、各メモリ層と連結されるようにロウアドレスラインｒ及びカラムアドレスラインＣを形成することも可能である。
【００５１】
図８Ａ及び図８Ｂは、本発明の実施形態による積層メモリ装置において、メモリ部を基準に、下層にロウデコーダ回路またはカラムデコーダ回路のうち一つを形成し、メモリ層上にロウデコーダ回路またはカラムデコーダ回路のうち残りの一つを形成し、メモリ層の情報を読み出し及び書き込みするように構成したところを示した図面である。
【００５２】
図８Ａに示したように、第１能動回路部８１上に、メモリ部８２及び第２能動回路部８３が順次に形成された構造を有している。このとき、第１能動回路部８１には、カラムデコーダＣＤが形成され、第２能動回路部８３には、ロウデコーダＲＤが形成されうる。第１能動回路部８１の両側部に、カラムデコーダＣＤから分岐されたカラムアドレスラインＣが左右に交互にビアＶを介してメモリ部８２と連結されている。そして、第２能動回路部８３の両端部に、ロウデコーダＲＤから分岐されたロウアドレスラインｒが交互にビアＶを介してメモリ部８２と連結されている。メモリ部８２が多層のメモリ層によって形成された場合、各メモリ層と同一の形態で連結されうる。
【００５３】
図８Ｂでは、第１能動回路部８０１の一側部にのみ、カラムデコーダＣＤから分岐されたカラムアドレスラインＣがビアＶを介してメモリ部８０２と連結されている。そして、第２能動回路部８０３の先端に、ロウデコーダＲＤから分岐されたロウアドレスラインｒがビアＶを介してメモリ部８０２と連結されている。メモリ部８０２が一層以上のメモリ層によって形成された場合、各メモリ層と同一の形態で連結されうる。
【００５４】
図９Ａ及び図９Ｂは、本発明の実施形態による積層メモリ装置において、カラムデコーダＣＤ及びロウデコーダＲＤから分岐されるアドレスラインの密度を高めるために、ビアＶを交互に形成した構造を示した図面である。
【００５５】
図９Ａに示したように、能動回路部９１は、ロウデコーダＲＤ及びカラムデコーダＣＤがそれぞれ一方の先端に形成されており、能動回路部９１の一面には、メモリ部９２が形成されている。能動回路部９１のロウデコーダＲＤ及びカラムデコーダＣＤからそれぞれ分岐されたロウアドレスラインｒ及びカラムアドレスラインＣが交互に形成されたビアＶを介してメモリ部９２と連結されている。
【００５６】
図９Ｂに示したように、能動回路部９０１は、ロウデコーダＲＤ及びカラムデコーダＣＤをいずれも有し、能動回路部９０１の両端部には、カラムデコーダＣＤが形成されており、他方の両端部には、ロウデコーダＲＤが形成されている。能動回路部９０１の一面には、メモリ部９０２が形成されている。能動回路部９０１のロウデコーダＲＤ及びカラムデコーダＣＤからそれぞれ分岐されたロウアドレスラインｒ及びカラムアドレスラインＣが交互に形成されたビアＶを介してメモリ部９０２と連結されていることが分かる。
【００５７】
ビアＶの形成位置及び形態は、メモリ部９２，９０２のアレイ素子の構成及び集積度によって選択的に決まり、それには制限がない。図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ及び図９Ｂに示した能動回路部及びメモリ部の構造を１つの単位で設定し、それを反復的に積層できるのである。従って、１つの能動回路部を使用したメモリ装置に比べて連結ラインを簡素化させることができ、ビアの数を大きく減少させることができる。
【００５８】
図１０は、本発明の実施形態による積層メモリ装置の具現例を示した図面である。図１０に示したように、本発明の実施形態による積層メモリ装置１０００は、基板１０１０上に形成された多層構造のメモリ領域１０２０、Ｉ／Ｏチップ１０４０、メモリ領域１０２０とＩ／Ｏチップ１０４０とを連結するパラレルバスライン１０３０、Ｉ／Ｏチップ１０４０とマスターデバイスとを連結するシリアルバスライン１０５０とを有する構造となっている。
【００５９】
前記のような実施形態を介し、本発明が属する技術分野で当業者ならば、本発明の技術的思想によって多様な電子素子を製造できるであろう。本発明の実施形態による積層メモリ装置は、多様な製品のメディアとして利用可能である。本発明の範囲は、説明された実施形態によって定められるのではなく、特許請求の範囲に記載された技術的思想によってのみ定められるのである。
【産業上の利用可能性】
【００６０】
本発明の積層メモリ装置は、例えば、電子素子関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００６１】
【図１Ａ】本発明の第１実施形態による積層メモリ装置を示した図面である。
【図１Ｂ】本発明によるメモリ層を示した図面である。
【図１Ｃ】本発明によるメモリ層を示した図面である。
【図１Ｄ】本発明によるメモリ層を示した図面である。
【図２Ａ】本発明の第１実施形態による積層メモリ装置の変形例を示した図面である。
【図２Ｂ】本発明の第１実施形態による積層メモリ装置の変形例を示した図面である。
【図２Ｃ】本発明の実施形態による積層メモリ装置の駆動原理を説明するための図面である。
【図２Ｄ】本発明の実施形態による積層メモリ装置の駆動原理を説明するための図面である。
【図３】本発明の第２実施形態による積層メモリ装置を示した図面である。
【図４】本発明の第２実施形態の変形例を示した図面である。
【図５】本発明の第３実施形態による積層メモリ装置を示した図面である。
【図６】本発明の第３実施形態による積層メモリ装置の変形例を示した図面である。
【図７Ａ】本発明の実施形態による積層メモリ装置において、能動回路部の一面にメモリ部が形成された構造で、能動回路部の一部であるデコーダ回路の配列構造を示した図面である。
【図７Ｂ】本発明の実施形態による積層メモリ装置において、能動回路部の一面にメモリ部が形成された構造で、能動回路部の一部であるデコーダ回路の配列構造を示した図面である。
【図８Ａ】本発明の実施形態による積層メモリ装置において、メモリ部を基準に、下層にロウデコーダ回路またはコラムデコーダ回路のうち一つを形成し、メモリ層上部にロウデコーダ回路またはコラムデコーダ回路のうち残りの一つを形成し、メモリ層の情報を読み出し及び書き込みするように構成したところを示した図面である。
【図８Ｂ】本発明の実施形態による積層メモリ装置において、メモリ部を基準に、下層にロウデコーダ回路またはコラムデコーダ回路のうち一つを形成し、メモリ層上部にロウデコーダ回路またはコラムデコーダ回路のうち残りの一つを形成し、メモリ層の情報を読み出し及び書き込みするように構成したところを示した図面である。
【図９Ａ】本発明の実施形態による積層メモリ装置において、コラムデコーダ及びローデコーダから分岐されるアドレスラインの密度を高めるために、ビアＶを交互に形成した構造を示した図面である。
【図９Ｂ】本発明の実施形態による積層メモリ装置において、コラムデコーダ及びローデコーダから分岐されるアドレスラインの密度を高めるために、ビアＶを交互に形成した構造を示した図面である。
【図１０】本発明の実施形態による積層メモリ装置の具現例を示した図面である。
【符号の説明】
【００６２】
11，21，23，25，202，204，206，31，42，45，51a，51b，52a，61，62，63，71，701，81，83，801，803，91，901，Ｄ    能動回路部
12，22，24，26，201，203，205，32，33，41，43，44，46，53，54，64，65，66，72，702，82，802，92，902，Ｍ    メモリ部
２０，４０，６０，２００，２１０    ロジック部
１０１    第１電極ライン
１０２    第２電極ライン
１０３    情報保存部
１０４    スイッチ構造
１２０    メモリアレイ
１２１    サブアレイ
２１１    第１メモリ部
２１２    第１能動回路部
２１３    第２メモリ部
２１４    第２能動回路部
２２１    デコーダ選択ライン
２２２    アドレス選択ライン
２２２ａ    ロウライン
２２２ｂ    カラムライン
１０００    積層メモリ装置
１０１０    基板
１０２０    メモリ領域
１０３０    パラレルバスライン
１０４０    Ｉ／Ｏチップ
１０５０    シリアルバスライン
ＣＤ    カラムデコーダ
ＲＤ    ロウデコーダ
ａ，ｂ，ｃ，ｄ，ｅ    メモリ層
ｒ    ロウアドレスライン
Ｃ    カラムアドレスライン
Ｇ    能動回路部及びメモリ部の単位
Ｓ１  選択ライン
Ｖ    ビア
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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