(57)【要約】【課題】リフレッシュビジーレイトが小さく、メモリセルを充分にリフレッシュすることができる半導体記憶装置を提供する。【解決手段】メモリセルの論理データの劣化を回復させるリフレッシュ動作は、ソース層の電位とほぼ等しい電位をドレイン層に印加した状態のもとで、データ保持状態におけるゲート電極の電位より高い第１の電位をゲート電極に印加した後、データ保持状態におけるゲート電極の電位をゲート電極に印加することによってメモリセルに第１の電流を流す第１のリフレッシュ動作と、データ保持状態におけるゲート電極の電位より高い第２の電位および第３の電位をゲート電極およびドレイン層に印加することによってメモリセルに第２の電流を流す第２のリフレッシュ動作とを含み、リフレッシュ動作の１周期内に流れる第１の電流量とリフレッシュ動作の１周期内に流れる第２の電流量とがほぼ等しくなる平衡状態へメモリセルを遷移させる。【選択図】図３
2009193657.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極と、
前記ゲート電極を駆動するドライバと、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作は、
前記ソース層の電位とほぼ等しい電位を前記ドレイン層に印加した状態のもと、データ保持状態における前記ゲート電極の電位より高い第１の電位を前記ゲート電極に印加した後、データ保持状態における前記ゲート電極の電位を前記ゲート電極に印加することによって前記メモリセルに第１の電流を流す第１のリフレッシュ動作と、
データ保持状態における前記ゲート電極の電位より高い第２の電位を前記ゲート電極に印加し、データ保持状態における前記ゲート電極の電位より高い第３の電位を前記ドレイン層に印加することによって前記メモリセルに第２の電流を流す第２のリフレッシュ動作とを含み、
前記リフレッシュ動作の１周期内に流れる前記第１の電流量と前記リフレッシュ動作の１周期内に流れる前記第２の電流量とがほぼ等しくなる平衡状態へ前記メモリセルを遷移させることを特徴とする半導体記憶装置。
【請求項２】
前記第１の電流に基づく電荷の量および前記第２の電流に基づく電荷の量は２つの安定な平衡点および１つの不安定な平衡点を含み、
前記２つの安定な平衡点に対応する前記ボディ領域の電位は、１つの不安定な平衡点に対応する前記ボディ領域の電位の両側に存在し、
前記２つの安定な平衡状態のうち一方がデータ“０”を格納する前記メモリセルの平衡状態であり、他方がデータ“１”を格納する前記メモリセルの平衡状態であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の電流は、チャージポンピング電流またはチャネルから供給される電流であり、前記第２の電流は、インパクトイオン化電流であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第1の電位は、前記第２の電位と等しいか、それよりも高いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
外部からのデータを書き込み、あるいは、外部へデータを読み出すアクセスが一定期間以上無いデータ保持モードの前記リフレッシュ動作における前記第１および第２の電流は、前記アクセスから次のアクセスまでの期間が一定期間未満であるアクティブモードの前記リフレッシュ動作における前記第１および第２の電流よりもそれぞれ小さいことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその駆動方法に係わり、例えば、電界効果トランジスタ(ＦＥＴ)のフローティングボディに多数キャリアを蓄積することで情報データを記憶するＦＢＣ(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、リフレッシュ動作を頻繁に実行しなければならない。その結果、外部への読出し／外部からの書込みが禁止される時間の割合(リフレッシュビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、消費電流が大きいことは重大な問題となる。
【０００４】
従来、チャージポンピング現象を利用したリフレッシュ方式では、“０”セルに対して、閾値電圧以下のゲート電圧が印加されるため、チャネルが形成されず、ゲート絶縁膜とボディとの間の界面準位に電子が十分にトラップされなかった。そのため、“０”セルが十分にリフレッシュされないという問題があった（特許文献１参照）。
【０００５】
また、メモリセルの微細化が進むと、界面準位を全く有しないメモリセルがかなり高い割合で発生すると考えられる。界面準位を全く有しないメモリセルに対しては、チャージポンピング現象を利用したリフレッシュ方式が有効でなくなる。
【特許文献１】米国特許第６, ９８２, ９１８号明細書
【非特許文献１】P.Fazan, S.Okhonin et al., “Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs” IEEE ELECTRON DEVICE LETTERS, VOL. 23, NO. 5, MAY 2002.
【非特許文献２】G.Groseneken et.al., “A Reliable Approach to Charge-Pumping Measurements in MOS Transistors”IEEE TRANSACTION ON ELECTRON DEVICES,VOL.ED-31,NO.1,JANUARY 198.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
リフレッシュビジーレイトが小さく、メモリセルを充分にリフレッシュすることができる半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極と、前記ゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作は、前記ソース層の電位とほぼ等しい電位を前記ドレイン層に印加した状態のもとで、データ保持状態における前記ゲート電極の電位より高い第１の電位を前記ゲート電極に印加した後、データ保持状態における前記ゲート電極の電位を前記ゲート電極に印加することによって前記メモリセルに第１の電流を流す第１のリフレッシュ動作と、データ保持状態における前記ゲート電極の電位より高い第２の電位を前記ゲート電極に印加し、データ保持状態における前記ゲート電極の電位より高い第３の電位を前記ドレイン層に印加することによって前記メモリセルに第２の電流を流す第２のリフレッシュ動作とを含み、
前記リフレッシュ動作の１周期内に流れる前記第１の電流量と前記リフレッシュ動作の１周期内に流れる前記第２の電流量とがほぼ等しくなる平衡状態へ前記メモリセルを遷移させることを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置およびその駆動方法は、リフレッシュビジーレイトが小さく、メモリセルを充分にリフレッシュすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎ（以下、ＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
【００１１】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲート（第１のゲート電極）としての機能を兼ね備える。ワード線ＷＬは、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に（ｍ＋１）本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１２】
データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。このように１メモリセルに１ビットを格納する方式を１セル／ビット（シングルセル）方式と呼ぶ。
【００１３】
代替的に、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納するので、この方式は、２セル／ビット（ツインセル）方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の方式にも適用できる。
【００１４】
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。
【００１５】
カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファ（図示せず）へセンスアンプＳ／Ａからデータを読み出す。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。
【００１６】
図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７１およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００１７】
ゲート絶縁膜７１は、ボディ５０の上面に設けられている。ワード線（ゲート電極）ＷＬは、ゲート絶縁膜７１を介してボディ５０の上面に設けられている。
【００１８】
図３は、書込み動作、読出し動作およびデータ保持状態におけるメモリセルＭＣの各電極の電位を示す表である。図３を参照して、メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを２．２Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００１９】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００２０】
データ保持状態では、ワード線ＷＬの電位は、深い負電位であり、例えば、−２．０Ｖに設定される。ビット線ＢＬの電位は、ソース電位と同様に接地電位に固定される。これにより、ボディ電位がソース電位およびドレイン電位よりも低くなるので、“１”セルがホールを保持することができる。
【００２１】
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、ワード線ＷＬは、“０”セルおよび“１”セルがオンするように活性化する。ビット線ＢＬは、データ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．０Ｖとし、ビット線ＢＬを０．２Ｖにする。これによりメモリセルＭＣを線形領域で動作させる。“０”セルと“１”セルとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。センスアンプＳ／Ａは、この閾値電圧の相違によって生じるソース−ドレイン間に流れる電流差を検知することによって、データ“１”とデータ“０”とを識別する。読出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化により“０”セルが “１”セルに変化してしまう危険性があるからである。
【００２２】
リフレッシュ動作とは、“１”セルおよび“０”セルの劣化したデータを回復させる動作である。より詳細には、リフレッシュ動作は、“１”セルにホールを補充し、尚且つ、“０”セルからホールを引き抜く動作である。リフレッシュ動作により、データ“１”とデータ“０”との信号差がデータ書込み時のそれとほぼ同等に回復される。
【００２３】
従来のリフレッシュでは、センスアンプがメモリセルＭＣのデータを一旦読み出しかつ該データと同一論理データをメモリセルＭＣへ書き戻す。しかし、本実施形態によるリフレッシュでは、センスアンプはメモリセルＭＣのデータを読み出さない。本実施形態によるリフレッシュでは、データ読出しを行うことなく、“０”セルおよび“１”セルの両方に対して適切な同一ワード線電位ＶＷＬおよび適切な同一ビット線電位ＶＢＬを印加することによって、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を同時に自律的にリフレッシュする。このようなリフレッシュを“自律リフレッシュ（autonomous refresh）”という。ワード線電位ＶＷＬおよびビット線電位ＶＢＬの駆動方法は後述する。
【００２４】
図３（Ａ）および図３（Ｂ）は、本実施形態による自律リフレッシュを示す概念図である。図３（Ａ）は、チャージポンピング現象および／またはチャネルからの電子供給を利用したデータ“０”のリフレッシュ動作を示す。図３（Ｂ）は、インパクトイオン化を利用したデータ“１”のリフレッシュ動作を示す。図３（Ｂ）に示すデータ“１”の書込み（インパクトイオン化）は、“１”セルのみにおいて生じ、“０”セルにおいては生じないようにワード線電位ＶＷＬを制御する。一方、図３（Ａ）に示すデータ“０”の書込み（チャージポンピング現象および／またはチャネルからの電子供給）は、“０”セルのみに選択的に実行することができないため、“０”セルおよび“１”セルの両方に実行する。しかし、１度のチャージポンピング現象および／またはチャネルからの電子供給によって消滅するホール数は“１”セルに蓄積されるホール数に比べて非常に少なく、“１”セルに与える影響は小さい。一方、データ保持時に“０”セルに蓄積された少量のホールを消滅させるためには、チャージポンピング現象および／またはチャネルからの電子供給は有効な手段である。
【００２５】
チャージポンピング現象は、シリコン基板とゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから引き抜かれる現象である。従って、ボディ−ゲート絶縁膜間の界面準位の密度が重要である。上述のように、メモリセルＭＣの微細化によって界面準位を有しないメモリセルＭＣが多い場合、チャネルからの電子供給のみが“０”セルのリフレッシュ動作に寄与すると考えられる。
【００２６】
チャネルからの電子供給は、ボディ５０の表面近傍に形成された反転層（チャネル）が消滅する際に反転層を形成していた一部の電子がボディ５０内のホールと結合して消滅する現象である。界面準位を有しない“０”セルであっても、チャネルからの電子供給によって、リフレッシュすることができる。
【００２７】
図４は、本実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフである。ボディ電流は、リフレッシュ動作の１サイクル（１回のリフレッシュ周期）においてボディ５０へ流れ込む総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとの差である。本実施形態では、ボディ電流は、＜（Ｉｉｎ−Ｉｏｕｔ）ＮＥＴ＞としている。ボディ５０に流れ込む電流量Ｉｉｎおよびボディ５０から流れ出る電流量Ｉｏｕｔは２つの安定な平衡点および１つの不安定な平衡点を含む。２つの安定な平衡点に対応するボディ電位Ｖｂ０、Ｖｂ１は、１つの不安定な平衡点に対応するボディ電位Ｖｂｃの両側に存在する。
【００２８】
ここで、図４の曲線は、ボディ電流がボディ電位Ｖｂ０、ＶｂｃおよびＶｂ１において平衡（Ｉｉｎ＝Ｉｏｕｔ）であることを示している。ボディ電位ＶｂｏｄｙがＶｂ０よりも小さい場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂ０とＶｂｃとの間に存在する場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂｃとＶｂ１との間に存在する場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ１に接近する。ボディ電位ＶｂｏｄｙがＶｂ１よりも大きい場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ１に接近する。このように、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１のいずれか一方に収束するように、ボディ電流は、ボディ５０内のホール数を自律的に調節する。従って、Ｖｂ０およびＶｂ１は、ボディ電位の安定な平衡点と呼ぶ。
【００２９】
一方、一旦、ボディ電位ＶｂｏｄｙがＶｂｃからずれると、ボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へと移動してしまう。従って、Ｖｂｃは不安定な平衡点である。
【００３０】
例えば、“０”セルのボディ電位をＶｂ０とし、“１”セルのボディ電位をＶｂ１とする。この場合、“０”セルおよび“１”セルが不安定な平衡点Ｖｂｃを超えるような大きな劣化を受けていなければ、“０”セルおよび“１”セルのボディ電位がそれぞれＶｂ０およびＶｂ１からずれたとしても、ボディ電流を流すだけで、“０”セルおよび“１”セルのボディ電位をそれぞれＶｂ０およびＶｂ１に戻すことができる。即ち、“０”セルおよび“１”セルのデータが劣化した場合、チャージポンピング電流、チャネルからの電子供給に基づく電流およびインパクトイオン化電流を流すことによって、“０”セルおよび“１”セルの両方を一括して自律リフレッシュすることができる。このとき、ワード線ＷＬ、ビット線ＢＬおよびソースの各電圧は、各メモリセルＭＣに対して同一の条件に設定される。即ち、本実施形態による自律リフレッシュは、全ロウにおいてワード線ＷＬの電圧をほぼ等しくし、かつ、全カラムにおいてビット線ＢＬの電圧をほぼ等しくした状態のもとで、“０”セルおよび“１”セルの両方を自律的にリフレッシュすることができる。これにより、センスアンプにデータを読み出す必要が無くなり、同一のビット線ＢＬに接続された複数のメモリセルを一括（１回のアクセス）でリフレッシュすることができる。
【００３１】
図５は、本実施形態による自律リフレッシュ動作（以下単に、リフレッシュともいう）を示すタイミング図である。図５を参照して、ボディ電流について説明する。ボディ電流は式１のように表すことができる。
＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞＝＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞＋＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞＋＜（Ｉｉｎ３−Ｉｏｕｔ３) ＮＥＴ＞    （式１）
【００３２】
＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、ボディ５０に流入する総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとの差のリフレッシュ動作の１周期における平均電流を示す。データ保持モードにおいて、１サイクル周期τＲＥＦは、図５に示すように第１のリフレッシュ期間としての“０”リフレッシュ期間τ１、第２のリフレッシュ期間としての“１”リフレッシュ期間τ２およびデータ保持期間τ３とに分けることができる。
【００３３】
“０”リフレッシュ期間τ１において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞と表す。“１”リフレッシュ期間τ２において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞と表す。データ保持期間τ３において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜（Ｉｉｎ３−Ｉｏｕｔ３) ＮＥＴ＞と表す。
【００３４】
＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞は、ボディ５０に出入りする電流を、“０”リフレッシュ期間τ１の全期間に亘って平均した値であり、主にチャージポンピング電流およびチャネルからの電子供給によってほぼ決定される。＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞は、式２のように表すことができる。
＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞＝（Ｉｉｉ１＋ＩＧＩＤＬ１＋ＩＰＮ１＋Ｉｄｔ１＋ＩＣＰ１＋Ｉｃｈ１）×τ１／τＲＥＦ  （式２）
【００３５】
ここで、Ｉｉｉ１は、インパクトイオン化により生じる正孔電流（インパクトイオン化電流）である。ＩＧＩＤＬ１はＧＩＤＬ（Gate Induced Drain Leakage）による正孔電流である。ＩＰＮ１は、ボディ−ソース間またはボディ−ドレイン間のＰＮ接合に流れる電流である。Ｉｄｔ１は、第２のゲート絶縁膜７２を通って流れるダイレクトトンネリング電流（トンネル電流）である。ＩＣＰ１は、高レベル電位のワード線ＷＬの電圧を低レベル電位へ低下させた瞬間に生じるチャージポンピング現象による電流（チャージポンピング電流）である。Ｉｃｈ１は、反転層（チャネル）を形成していた電子とボディ５０に蓄積されていたホールとの再結合による電流（チャネルからの電子供給）である。
【００３６】
チャージポンピング電流ＩＣＰ１は、( ｑＮｉｔ＋αＣｏｘ（ＶＷＬ＿ｒｅｆ０−ＶＴＨ（Ｖｂｏｄｙ）] ／τ１とする。ただし、ｑは素電荷の絶対値、Ｎｉｔはセル当たりの界面準位の数 (ボディから消滅する正孔の数)、Ｃｏｘはゲート容量、ＶＴＨ（Ｖｂｏｄｙ）は、閾値電圧である。αは、1未満の定数であり、トランジスタ形状およびゲート電圧の立下りの速さに依存する。
【００３７】
図５に示すｔ１において、ワード線ＷＬの電位をデータ保持状態における電圧ＶＷＬ＿ｈｏｌｄからＶＷＬ＿ｒｅｆ０へ立ち上げる。ＶＷＬ＿ｒｅｆ０は、電圧ＶＷＬ＿ｈｏｌｄとは逆極性の正電位であり、“０”セルおよび“１”セルの各閾値電圧よりも高い電圧である。ＶＷＬ＿ｒｅｆ０は、ＶＷＬ＿ｈｏｌｄよりも高い電位である。ワード線ＷＬに高レベル電圧ＶＷＬ＿ｒｅｆ０を印加した後、ｔ２〜ｔ３において、ワード線ＷＬの電圧をデータ保持状態における電位ＶＷＬ＿ｈｏｌｄに戻す。チャージポンピング電流ＩＣＰ１およびチャネルからの電子供給Ｉｃｈ１は、ワード線電位を低下させるｔ３の時点の近傍で生じる。尚、ｔ１〜６においてビット線ＢＬの電圧は、ソース電位（接地電位）とほぼ等しい。
【００３８】
式２に示すτ１／τＲＥＦは、１つのリフレッシュ周期（１サイクル）に対する第１のリフレッシュ動作の期間の割合である。チャージポンピング電流ＩＣＰおよびチャネルからの電子供給Ｉｃｈは、必ずしも明確に区別することができるものではなく、両者はまとめて観測される場合もある。
【００３９】
式２において、正値は、ボディ５０へホール（電流）が流入することを意味し、負値は、ボディ５０からホール（電流）が流出することを意味する。ここで、τ１において、ワード線ＷＬの電位は、ソース層の電位およびビット線ＢＬの電位よりも高い。従って、インパクトイオン化電流Ｉｉｉ１、ＧＩＤＬ電流ＩＧＩＤＬ１およびトンネル電流Ｉｄｔ１は非常に少なく、ゼロに近い。ＩＰＮ１は、ドレイン４０、ボディ５０、ソース６０のそれぞれの電位によって正値または負値になり得るが、ＩＰＮ１も、非常に少なくゼロに近い。 “１”セルのボディ電位Ｖｂｏｄｙ１がソース電位およびビット線電位（接地電位）より高い。しかし、τ１の期間を非常に短時間にすることによって“１”セルにおけるＩＰＮ１もほぼゼロにすることができる。
【００４０】
一方、チャージポンピング電流ＩＣＰ１およびチャネルからの電子供給Ｉｃｈ１は、ｔ２〜ｔ３において、ワード線ＷＬの電圧をＶＷＬ＿ｒｅｆ０からＶＷＬ＿ｈｏｌｄへ遷移させた時に流れる負値の電流である。τ１の期間において、ボディ電流の主成分は、チャージポンピング電流ＩＣＰ１およびチャネルからの電子供給Ｉｃｈ１である。従って、τ１において、ボディ５０内のホールがチャージポンピング電流ＩＣＰ１およびチャネルからの電子供給Ｉｃｈ１によって排出される。換言すると、チャージポンピング電流ＩＣＰ１およびチャネルからの電子供給Ｉｃｈ１によって電子がボディ５０内に供給され、それによりホールが消滅する。
【００４１】
その他、ボディ５０に出入りする電流があれば、それを、式２の左辺のカッコ内に加えてよい。
【００４２】
＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞は、ボディ５０に出入りする電流を、“１”リフレッシュ期間τ２の全期間に亘って平均した値であり、主にインパクトイオン化電流によってほぼ決定される。＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞は、式３のように表すことができる。
＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞＝（Ｉｉｉ２＋ＩＧＩＤＬ２＋ＩＰＮ２＋Ｉｄｔ２＋ＩＣＰ２＋Ｉｃｈ２）×τ２／τＲＥＦ  （式３）
【００４３】
ここで、Ｉｉｉ２は、期間τ２におけるインパクトイオン化電流である。ＩＧＩＤＬ２は期間τ２におけるＧＩＤＬによる正孔電流である。ＩＰＮ２は、期間τ２においてボディ−ソース間またはボディ−ドレイン間のＰＮ接合に流れる電流である。Ｉｄｔ２は、期間τ２におけるトンネル電流である。ＩＣＰ２は、期間τ２におけるチャージポンピング電流である。ＩＣＰ２=βｑＮｉｔ／τ２とする。βは、1未満の定数であり、トランジスタ形状およびゲート電圧の立下りの速さに依存する。Ｉｃｈ２は、期間τ２におけるチャネルからの電子供給である。τ２／τＲＥＦは、１サイクル中の期間τ２の割合である。
【００４４】
図５に示すｔ４〜ｔ５において、ワード線ＷＬの電位をＶＷＬ＿ｈｏｌｄからＶＷＬ＿ｒｅｆ１へ立ち上げる。ＶＷＬ＿ｒｅｆ１は、ＶＷＬ＿ｈｏｌｄより高くかつＶＷＬ＿ｒｅｆ０より低い電位であり、データ“１”の書込み時のワード線電位である。よって、“０”リフレッシュにおけるＶＷＬ＿ｒｅｆ０とソース電位ＶＳＬとの電位差は、“１”リフレッシュにおけるＶＷＬ＿ｒｅｆ１とソース電位ＶＳＬとの電位差よりも大きい。尚、ＶＷＬ＿ｒｅｆ１はＶＷＬ＿ｒｅｆ０に等しくてもよい。 “１”リフレッシュにおいてインパクトイオン化電流が低下するものの、式１が成り立てば、本実施形態の効果は失われないからである。あるいは、ＶＷＬ＿ｒｅｆ０がＶＷＬ＿ｒｅｆ１に等しくてもよい。この場合、“０”リフレッシュにおいてチャージポンピング電流が低下するものの、式１が成り立てば、本実施形態の効果は失われないからである。
【００４５】
ｔ６〜ｔ７においてビット線ＢＬの電位を接地電位からＶＢＬ＿ｆｅｒへ立ち上げる。ＶＷＬ＿ｒｅｆ１およびＶＢＬ＿ｆｅｒは、ＶＷＬ＿ｈｏｌｄと逆極性の正電位である。ワード線電位ＶＷＬ＿ｒｅｆ１（ソース−ワード間の電位差）は、“１”セルの閾値電圧よりも高く、“０”セルの閾値電圧よりも低い電位である。さらに、ビット線電圧ＶＢＬ＿ｒｅｆはワード線電圧ＶＷＬ＿ｒｅｆ１およびＶＷＬ＿ｒｅｆ０のいずれよりもさらに高い高レベル電位であり、データ“１”の書込み時のビット線電位である。これにより、インパクトイオン化は、“１”セルのみにおいて選択的に生じ、“０”セルにおいては生じない。インパクトイオン化電流Ｉｉｉ２は他の電流成分に比べて非常に大きいので、“１”セルにホールが供給される。
【００４６】
ｔ１０〜ｔ１１において、ワード線ＷＬの電位をＶＷＬ＿ｒｅｆ１からＶＷＬ＿ｈｏｌｄへ立ち下げると、チャージポンピング電流ＩＣＰ２およびチャネルからの電子供給による電流Ｉｃｈ２が“１”セルに流れる。従って、“１”セルでは、ｔ３およびｔ１１の２度にわたりチャージポンピング電流ＩＣＰおよびチャネルからの電子供給による電流Ｉｃｈが流れる。しかし、２回のチャージポンピング電流ＩＣＰおよびチャネルからの電子供給による電流Ｉｃｈに比べて、インパクトイオン化電流は非常に大きいため、“１”セルは、期間τ２において充分にリフレッシュされ得る。
【００４７】
＜(Ｉｉｎ３−Ｉｏｕｔ３) ＮＥＴ＞は、ボディ５０に出入りする電流を、データ保持期間τ３の全期間に亘って平均した値であり、主にＧＩＤＬ電流によってほぼ決定される。＜(Ｉｉｎ３−Ｉｏｕｔ３) ＮＥＴ＞は、式４のように表すことができる。
＜(Ｉｉｎ３−Ｉｏｕｔ３) ＮＥＴ＞＝（Ｉｉｉ３＋ＩＧＩＤＬ３＋ＩＰＮ３＋Ｉｄｔ３＋ＩＣＰ３＋Ｉｃｈ３）×τ３／τＲＥＦ  （式４）
【００４８】
ここで、Ｉｉｉ３は、期間τ３におけるインパクトイオン化電流である。ＩＧＩＤＬ３は期間τ３におけるＧＩＤＬによる正孔電流である。ＩＰＮ３は、期間τ３においてボディ−ソース間またはボディ−ドレイン間のＰＮ接合に流れる電流である。Ｉｄｔ３は、期間τ３におけるトンネル電流である。ＩＣＰ３は、期間τ３におけるチャージポンピング電流である。Ｉｃｈ３は、期間τ３におけるチャネルからの電子供給である。τ３／τＲＥＦは、１サイクル中の期間τ３の割合である。
【００４９】
期間τ３では、ビット線電位は、ソース電位と同じ接地電位に維持され、ワード線電位は、ソース電位、ビット線電位およびボディ電位のいずれよりも低い負電位ＶＷＬ＿ｈｏｌｄに保持される。これにより、ＩＧＩＤＬ３以外の電流成分は、ほとんどゼロである。しかし、ワード線電位が深い負電位ＶＷＬ＿ｈｏｌｄに保持されるため、ＧＩＤＬ電流ＩＧＩＤＬ３がボディ５０へ流れ込む。これにより、ｔ１１以降に示すように、ボディ電位が時間と共に上昇する。“０”セルのボディ電位は、“１”セルのボディ電位に比べて低いので、“０”セルにおける電流ＩＧＩＤＬ３が“１”セルにおけるそれよりも多い。このため、“０”セルと“１”セルとのボディ電位差は、次第に低下していく。これは、読出し時の信号差の劣化に繋がる。これに対処するために、第１および第２のリフレッシュ動作を定期的に繰り返し実行する。第１および第２のリフレッシュ動作を繰り返し実行することによって、“０”セルおよび“１”セルの各ボディ電位は、図４に示す平衡点Ｖｂ０およびＶｂ１にそれぞれ収束する。平衡点Ｖｂ０およびＶｂ１は、リフレッシュ動作の１周期τｒｅｆ内にボディ５０へ流れ込む電流量Ｉｉｎとリフレッシュ動作の１周期τｒｅｆ内に流れる電流量Ｉｏｕｔとがほぼ等しくなる状態である。
【００５０】
尚、“０”リフレッシュ期間τ１、“１”リフレッシュ期間τ２およびデータ保持期間τ３では、ワード線ＷＬ、ビット線ＢＬのそれぞれのノードとボディ５０との容量結合によって、ボディ電位Ｖｂｏｄｙが異なる。ボディ電位Ｖｂｏｄｙのシフト量をΔＶｂｏｄｙとすると、ΔＶｂｏｄｙは、上記ノードとボディ５０との容量結合に起因するものであり、ボディ５０内のホール数によるボディ電位の変化とは異なる。従って、リフレッシュ期間τ１またはτ２からデータ保持期間τ３へ移行するとき、データ保持期間τ２からリフレッシュ期間τ１またはτ２へ移行するときに、ボディ電位ＶｂｏｄｙをΔＶｂｏｄｙだけシフトさせる必要がある。
【００５１】
そこで、図４に示す曲線を得るためには、リフレッシュ期間τ１およびτ２におけるボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞とボディ電圧Ｖｂｏｄｙとの関係を示す曲線、または、データ保持期間τ３におけるボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞とボディ電圧Ｖｂｏｄｙとの関係を示す曲線のいずれか一方をΔＶｂｏｄｙだけシフトさせてから両者を足し合わせる必要がある。例えば、“０”リフレッシュ動作からデータ保持状態へ移行したときにボディ電位が−ΔＶｂｏｄｙ（負値）だけ変化する場合、“０”リフレッシュ期間の曲線を−ΔＶｂｏｄｙだけ平行移動させ、平行移動後の曲線とデータ保持期間の曲線とを足し合わせる。さらに、“１”リフレッシュ動作からデータ保持状態へ移行したときにボディ電位が−ΔＶｂｏｄｙ（負値）だけ変化する場合、“１”リフレッシュ期間の曲線を−ΔＶｂｏｄｙだけ平行移動させ、平行移動後の曲線とデータ保持期間の曲線とを足し合わせる。つまり、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞および＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞を−ΔＶｂｏｄｙだけ平行移動させ、＜（Ｉｉｎ３−Ｉｏｕｔ３) ＮＥＴ＞に加算した結果である。このときの図４に示す横軸は、データ保持期間におけるボディ電位となる。勿論、“０”リフレッシュ期間あるいは“１”リフレッシュ期間の曲線を固定したまま、データ保持期間の曲線を＋ΔＶｂｏｄｙだけ平行移動させてもよい。
【００５２】
図４に示すように、＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、異なる３つのボディ電位Ｖｂ０、Ｖｂｃ、Ｖｂ１においてゼロとなる。ボディ電位Ｖｂ０、Ｖｂｃ、Ｖｂ１は、ボディ５０に流入する電流量（ホール数）とボディ５０から流出する電流量（ホール数）とがほぼ等しいので、平衡点 (stationary point)である。しかし、上述したとおり、Ｖｂｃは、不安定な平衡点である。なぜならば、ノイズ等の影響によりボディ電位ＶｂｏｄｙがＶｂｃから微小電位だけずれた場合、そのずれは増幅されるため、ボディ電位Ｖｂｏｄｙは、Ｖｂｃから離れる方向へ変化するからである。逆に、Ｖｂ０およびＶｂ１は、安定な平衡点である。なぜなら、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１からずれたとしても、Ｖｂｃを超えない限りにおいてボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へ収束するからである。即ち、安定な平衡点Ｖｂ０およびＶｂ１は、データの極性（０または１）を示すために用いることができ、不安定な平衡点Ｖｂｃは、データ“０”とデータ“１”との境界点として用いることができる。
【００５３】
安定な平衡点Ｖｂ０およびＶｂ１をデータ“０”およびデータ“１”として用いれば、“０”リフレッシュおよび“１”リフレッシュにおいて等しいワード線電圧および等しいビット線電圧を全メモリセルに印加することによって、データ“０”およびデータ“１”を安定な平衡点Ｖｂ０およびＶｂ１へ回復させることができる。即ち、メモリセルアレイの全メモリセルを自律的にリフレッシュすることができる。ただし、“０”セルおよび“１”セルの劣化が激しく、ボディ電位Ｖｂｏｄｙが不安定な平衡点Ｖｂｃを超えてしまった場合には、メモリセルＭＣのデータの極性が逆転してしまう。従って、“１”セルおよび“０”セルのボディ電位Ｖｂｏｄｙが劣化により不安定な平衡点Ｖｂｃを超える前に、“１”セルおよび“０”セルに自律リフレッシュ動作を実行する必要がある。
【００５４】
本実施形態によるＦＢＣメモリは、自律リフレッシュによってメモリセルＭＣの各データ状態を自律的に回復させることができる。従って、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、このデータをもとのメモリセルＭＣへリストアする、という従来のリフレッシュ動作を実行する必要がない。センスアンプＳ／Ａがデータを読み出す必要がないので、或るカラムのビット線に接続された複数のメモリセルＭＣを同時にリフレッシュすることができる。さらに、本実施形態による自律リフレッシュは、全ワード線ＷＬの電圧をほぼ等しくし、かつ、全ビット線ＢＬの電圧をほぼ等しくした状態のもとで “０”セルおよび“１”セルの両方をリフレッシュすることができる。従って、本実施形態による自律リフレッシュは、メモリセルアレイ内の全メモリセルを一括でリフレッシュすることができる。
【００５５】
本実施形態による自律リフレッシュは、一度にリフレッシュできるメモリセル数が従来のリフレッシュに比べて飛躍的に増やすことができる。このため、ビット線ＢＬの充電に必要な電流を大幅に削減することができると共に、リフレッシュビジー率を大幅に低下させることができる。また、図１３および図１４のように、センスアンプＳ／Ａの数を減らすことができるので、チップサイズを削減することができる。即ち、本実施形態によるＦＢＣメモリは、リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れている。
【００５６】
本実施形態において、自律リフレッシュは、メモリセルアレイ全体を一括でリフレッシュしてもよい。しかし、同時に活性化されるワード線ＷＬの数、および、ビット線ＢＬの数を制限してもよい。即ち、メモリセルアレイを部分的に（ブロックごとに）リフレッシュしてもよい。メモリセルブロックは、マトリクス状に配列されたメモリセルアレイを複数の部分に分割した複数のメモリセルのまとまりである。
【００５７】
本実施形態のリフレッシュ周期τｒｅｆ内において、“０”リフレッシュ動作および“１”リフレッシュ動作は、それらの片方を複数回実行し、あるいは、それらの両方を複数回実行してもよい。例えば、“０”セルの劣化が激しいときには、“０”リフレッシュ動作を複数回実行し、“１”リフレッシュ動作を１回実行してもよい。
【００５８】
本実施形態では、ビット線ＢＬの電位を駆動することによって、リフレッシュ動作を実行していた。しかし、ビット線ＢＬの電位に代えて、ソース電位を駆動することによって、リフレッシュ動作を実行してもよい。この場合、“１”リフレッシュ期間τ２において、ビット線ＢＬの電位に対してソース電位を高レベル電位に立ち上げることによってインパクトイオン化を生じさせる。
【００５９】
“０”リフレッシュ期間τ１におけるワード線電位ＶＷＬ＿ｒｅｆ０は、“０”リフレッシュ期間τ２におけるビット線電位ＶＢＬ＿ｒｅｆよりも高くてもよい。ワード線電位ＶＷＬ＿ｒｅｆ０を高くすることによって、反転層内の電子密度が高くなるので、ｔ３において、チャネルから供給される電子数が増大すると考えられる。これにより、ボディ５０内のホールの排除をより効率的に行うことができる。
【００６０】
本実施形態によるリフレッシュ周期は、“０”リフレッシュ動作、“１”リフレッシュ動作およびデータ保持状態の３つの状態を含む。しかし、リフレッシュ周期は、４つ以上の状態を含んでいてもよい。この場合、式１のボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、各状態のボディ電流の総和となる。
【００６１】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第２の実施形態によるＦＢＣメモリの構成は、第１の実施形態と同様でよい。第２の実施形態では、“１”リフレッシュ動作を先に実行し（ｔ２１〜ｔ２５）、その後、ワード線電位をデータ保持状態に戻すことなく、“０”リフレッシュ動作を実行している（ｔ２５〜ｔ２９）点で第１の実施形態と異なる。“０”リフレッシュ動作の実行後、ワード線電位をデータ保持状態に戻す。
【００６２】
“１”リフレッシュ動作におけるワード線電位およびビット線電位は、第１の実施形態のそれと同様でよい。また、“０”リフレッシュ動作におけるワード線電位およびビット線電位は、第１の実施形態のそれと同様でよい。即ち、“１”リフレッシュ動作および“０”リフレッシュ動作自体は、第１の実施形態と同様である。第１の実施形態で説明したボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞に関わる説明および式１から式４は、第２の実施形態においても同様に適用できる。図４に示すボディ電位とボディ電流との関係を示すグラフもまた第２の実施形態に適用可能である。
【００６３】
“１”リフレッシュ動作を先に実行し、その後、“０”リフレッシュ動作を実行することによって、“１”リフレッシュ動作と“０”リフレッシュ動作との間にデータ保持状態を設ける必要がない。なぜならば、“０”リフレッシュ動作では、チャージポンピング現象およびチャネルからの電子供給を引き起こすために、ワード線電位をＶＷＬ＿ｒｅｆ０へ立ち上げた後、そのワード線電位をデータ保持状態ＶＷＬ＿ｈｏｌｄへ立ち下げなければならないが、“１”リフレッシュ動作におけるインパクトイオン化は、ワード線電位の立下げを必要としないからである。“０”リフレッシュ動作では、ｔ２８〜ｔ２９において、ワード線電位をデータ保持状態ＶＷＬ＿ｈｏｌｄへ立ち下げることによって、チャージポンピング現象およびチャネルからの電子供給を引き起こしている。このように、“１”リフレッシュ動作と“０”リフレッシュ動作との間にデータ保持状態を設ける必要がないので、リフレッシュ周期ｔＲＥＦが短期間で済む。“１”リフレッシュ動作を“０”リフレッシュ動作よりも先に実行することによって、チャージポンピング現象による“１”セルの劣化を抑えることができる。ワード線ＷＬの充放電電流を削減することができ、低消費電力に効果がある。さらに、第２の実施形態は、第１の実施形態の効果をも得ることができる。
【００６４】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第３の実施形態によるＦＢＣメモリの構成は、第１および第２の実施形態と同様でよい。第３の実施形態では、“１”リフレッシュ動作を先に実行した後、ワード線電位をＶＷＬ＿ｈｏｌｄよりも高くかつＶＷＬ＿ｒｅｆ１よりも低いレベル（例えば、ソース電位）に一旦等しくし（ｔ２６ａ〜ｔ２６ｂ）、その後、“０”リフレッシュ動作を実行している点で第２の実施形態と異なる。“０”リフレッシュ動作の実行後、ワード線電位をデータ保持状態に戻す。第３の実施形態のその他の動作は、第２の実施形態の動作と同様でよい。
【００６５】
“１”リフレッシュ動作を先に実行した後、ワード線電位をソース電位に一旦等しくしても、“１”セルにおいてチャージポンピング現象およびチャネルからの電子供給は生じない。従って、“１”リフレッシュ動作と“０”リフレッシュ動作との間に、データ保持状態を設けてもよい。これにより、第３の実施形態は第２の実施形態の効果を得ることができる。
【００６６】
（第４の実施形態）
図８は、本発明に係る第４の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第４の実施形態によるＦＢＣメモリの構成は、第１の実施形態と同様でよい。第４の実施形態では、“０”リフレッシュ動作を先に実行した後、ワード線電位をデータ保持状態における電位ＶＷＬ＿ｈｏｌｄよりさらに低い負電位ＶＷＬ＿Ｌｏｗに短時間の間だけ低下させる（ｔ２ａ〜ｔ２ｃ）点で第１の実施形態と異なる。ワード線電位を負電位ＶＷＬ＿Ｌｏｗに低下させた後、“１”リフレッシュ動作を実行し、ワード線電位をデータ保持状態に戻す。第４の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。
【００６７】
“０”リフレッシュ動作において、ワード線電位を立ち上げた後、非常に低い電位ＶＷＬ＿Ｌｏｗに低下させることによって、チャージポンピング現象およびチャネルからの電子供給によってホールを効率的に消滅させることができる。第４の実施形態は、さらに第１の実施形態の効果を得ることができる。
【００６８】
（第５の実施形態）
図９は、本発明に係る第５の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第５の実施形態は、第２の実施形態と第４の実施形態との組合せである。第５の実施形態によるＦＢＣメモリの構成は、第１の実施形態と同様でよい。即ち、第５の実施形態では、“１”リフレッシュ動作を先に実行し、その後、ワード線電位をデータ保持状態に戻すことなく、“０”リフレッシュ動作を実行している点で第４の実施形態と異なる。さらに、第５の実施形態は、“０”リフレッシュ動作の実行後、ワード線電位をデータ保持状態における電位ＶＷＬ＿ｈｏｌｄよりさらに低い負電位ＶＷＬ＿Ｌｏｗに短時間の間だけ低下させる（ｔ２８ａ〜ｔ２８ｂ）点で第２の実施形態と異なる。ワード線電位を負電位ＶＷＬ＿Ｌｏｗに低下させた後、ワード線電位をデータ保持状態に戻す。
【００６９】
“０”リフレッシュ動作において、ワード線電位を立ち上げた後、非常に低い電位ＶＷＬ＿Ｌｏｗに低下させることによって、チャージポンピング現象およびチャネルからの電子供給によってホールを効率的に消滅させることができる。“１”リフレッシュ動作と“０”リフレッシュ動作との間にデータ保持状態を設ける必要が無い。よって、第５の実施形態は、第２の実施形態および第４の実施形態の両方の効果を得ることができる。
【００７０】
（第６の実施形態）
図１０は、本発明に係る第６の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第６の実施形態は、“０”リフレッシュ動作において、ワード線電位を変化させることなく、ソース電位およびビット線電位を変化させている点で第２の実施形態と異なる。第６の実施形態の構成およびその他の動作は、第２の実施形態の構成および動作と同様でよい。
【００７１】
第２の実施形態と同様に“１”リフレッシュ動作を実行した後、ｔ２５ａにおいて、ビット線電位を負電位ＶＢ＿ｒｅｆ０に立ち下げ、ｔ２５ｂにおいてソース電位を負電位ＶＳＬ＿ｒｅｆ０に低下させる。これにより、“１”リフレッシュおよび“０”リフレッシュにおいてワード線電位は一定であるが、“０”リフレッシュにおけるＶＷＬ＿ｒｅｆ０とソース電位ＶＳＬとの電位差は、“１”リフレッシュにおけるＶＷＬ＿ｒｅｆ１とソース電位ＶＳＬとの電位差よりも大きくなる。電位ＶＢ＿ｒｅｆ０およびＶＳＬ＿ｒｅｆ０は、ほぼ等しい電位である。尚、電位ＶＢ＿ｒｅｆ０およびＶＳＬ＿ｒｅｆ０は、電位ＶＢ＿ ｈｏｌｄおよびＶＳＬ＿ｈｏｌｄに等しくてもよい。この場合、“０”リフレッシュにおいてチャージポンピング電流が低下するものの、式１が成り立てば、本実施形態の効果は失われないからである。
【００７２】
電位ＶＢ＿ｒｅｆ０およびＶＳＬ＿ｒｅｆ０を、図６に示すｔ１６〜ｔ１７におけるワード線電位の上昇分だけ低下させる。即ち、電位ＶＢ＿ｒｅｆ０およびＶＳＬ＿ｒｅｆ０は、−（ＶＷＬ＿ｒｅｆ０−ＶＷＬ＿ｒｅｆ１）だけデータ保持状態の電位（接地電位）から低下させた電位になる。これにより、第６の実施形態におけるワード線とビット線との電位差、ワード線とソースとの電位差は、第２の実施形態におけるそれと同じになる。これにより、“０”セルおよび“１”セルの両方にチャネル（反転層）が形成され、シリコンとゲート絶縁膜との界面に存在する界面準位に電子が十分にトラップされる。
【００７３】
ｔ２５ｃ〜ｔ２９においてワード線電位を電位ＶＷＬ＿ｈｏｌｄに戻し、ビット線電位およびソース電位をデータ保持状態における電位（接地電位）に戻す。このとき、チャージポンピング現象およびチャネルからの電子供給が生じ、“０”リフレッシュ動作が実行される。
【００７４】
第６の実施形態のようにソース電位およびビット線電位を駆動させることによって、ワード線電位の振幅を小さくすることができる。第６の実施形態は、第２の実施形態と同様の効果を得ることができる。
【００７５】
同様に、第１〜第６の実施形態において、ソース電位を駆動させても各実施形態の効果を得ることができる。例えば、“０”リフレッシュ動作において、ワード線電位を立ち上げる代わりに、ソース電位およびビット線電位を立ち下げてもよい。“１”リフレッシュ動作において、ビット線に代えて、ソースに高レベル電位を印加することによって、インパクトイオン化を発生させてもよい。
【００７６】
（第７の実施形態）
第７の実施形態は、アクティブモードにおける自律リフレッシュ動作に関する実施形態である。上記第１〜第６の実施形態は、外部からのデータを書き込み、あるいは、外部へデータを読み出すアクセスが一定期間以上無いデータ保持モードにおける自律リフレッシュ動作についての説明である。アクセスから次のアクセスまでの期間が一定期間未満であるアクティブモードにおける自律リフレッシュ動作のボディ電流ＩｉｎおよびＩｏｕｔは、データ保持モードにおける自律リフレッシュ動作のボディ電流ＩｉｎおよびＩｏｕｔよりそれぞれ大きい。
【００７７】
図１１は、第７の実施形態によるアクティブモードおよびデータ保持モードにおけるワード線電位およびビット線電位のタイミング図である。図１１に示すように、データ保持モードにおけるボディ電流ＩｉｎおよびＩｏｕｔはアクティブモードにおけるボディ電流ＩｉｎおよびＩｏｕｔよりも小さい。
【００７８】
アクティブモードにおいて自律リフレッシュを行う場合、外部からの書込み、あるいは、外部へ読出しによるメモリセルＭＣへのディスターブの影響が懸念される。このディスターブが無視できる場合には、アクセス毎にリストア動作が行われるので、アクティブモードでは、データ保持モードと同じ周期かつ同じ電圧条件で自律リフレッシュを実行すればよい。
【００７９】
しかし、このディスターブが無視できない場合、ボディ電流の電流成分のバランスが崩れる。このような場合、ワード線電位およびビット線電位を上昇させることによって、自律リフレッシュに必要な電流成分を増大させる。例えば、“０”リフレッシュ動作（τ１（ＡＣＴ））では、ワード線電位を上昇させることによって、式２におけるチャージポンピング電流ＩＣＰ１およびチャネルからの電子供給による電流Ｉｃｈ１を増大させる。“１”リフレッシュ動作（τ２（ＡＣＴ））では、ビット線電位を上昇させることによって、式３におけるインパクトイオン化電流Ｉｉｉ２を増大させる。これにより、ボディ電流におけるディスターブの電流成分が相対的に小さくなり、ボディ電流の電流成分のアンバランスが抑制される。ボディ電流の電流成分のバランスが改善されることによって、図４に示す平衡点Ｖｂ０およびＶｂ１からのずれが少なくなり、データの劣化が抑制される。
【００８０】
代替的に、アクティブモードにおいて、自律リフレッシュ動作におけるワード線電位およびビット線電位のパルス幅を、データ保持モードにおけるそれらよりも長くしてもよい。この場合であっても、上記効果は失われない。
【００８１】
第７の実施形態は、上記第１〜第６の実施形態のいずれにも適用することができる。
【００８２】
（第８の実施形態）
図１２は、第８の実施形態によるＦＢＣメモリ装置の構成の一例を示す図である。第８の実施形態によるＦＢＣメモリは、ワード線ＷＬに対応して設けられ、ワード線ＷＬに沿って延伸するソース線ＳＬＬ１〜ＳＬＬｎ、ＳＬＲ１〜ＳＬＲｎ（以下、まとめてＳＬという）と、ソース線ＳＬを駆動するＳＬドライバＳＬＤとをさらに備えている。第８の実施形態のその他の構成は、第１の実施形態と同様でよい。また、第８の実施形態の動作は、第１〜第７の実施形態のいずれかの動作と同様でよい。これにより、第８の実施形態は、第１〜第７の実施形態のいずれかの効果を得ることができる。
【００８３】
尚、図１および図１２に示すアレイ構成は、いわゆる、シングルセル（１セル／ビット）に適用してもよく、ツインセル(２セル／ビット)に適用してもよい。シングルセル方式では、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。
【００８４】
ツインセル方式では、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納する。
【００８５】
（第９の実施形態）
図１３は、本発明に係る第９の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第９の実施形態では、センスアンプＳ／Ａがｍ本（ｍ≧２）のビット線ＢＬごとに設けられている。ビット線セレクタＢＬＳがセンスアンプＳ／Ａとｍ本のビット線ＢＬとの間に設けられている。ビット線セレクタＢＬＳは、データ読出し／書込み動作において、ｍ本のビット線ＢＬから特定のビット線ＢＬを選択してセンスアンプＳ／Ａに接続するように構成されている。一方、リフレッシュ動作では、ビット線セレクタＢＬＳは、ｍ本のビット線ＢＬを全てセンスアンプＳ／Ａに接続することができる。これにより、第９の実施形態によるＦＢＣメモリは、第１〜第８の実施形態と同様に自律リフレッシュ動作を実行することができる。
【００８６】
第９の実施形態では、センスアンプＳ／Ａがｍ本のビット線ごとに設けられているので、メモリセル以外の周辺回路の面積を低減させることができる。即ち、メモリチップに対するセル占有率が向上する。これにより、ＦＢＣメモリのチップサイズを小さくすることができる。
【００８７】
（第１０の実施形態）
図１４は、本発明に係る第１０の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第１０の実施形態では、ビット線がローカルビット線ＬＢＬＬｋ，ｉ、ＬＢＬＲｋ，ｉ（ｋは１〜Ｎ、ｉは１〜Ｍ）（以下、単にＬＢＬともいう）と、グローバルビット線ＧＢＬＬｉ、ＧＢＬＲｉ（以下、単にＧＢＬともいう）とに分けられている。各ローカルビット線ＬＢＬは、或るカラムのメモリセルＭＣのうちいくつかのメモリセルに接続されている。図１４では、（Ｎ＋１）個のメモリセルＭＣが１つのローカルビット線ＬＢＬに接続されている。グローバルビット線ＧＢＬは、複数のローカルビット線に対応して設けられており、センスアンプＳ／Ａに接続されている。
【００８８】
ビット線スイッチＢＳＷがローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続されている。グローバルビット線ＧＢＬは、ビット線スイッチＢＳＷによって特定のローカルビット線ＬＢＬに選択的に接続され得る。
【００８９】
図１４に示す階層型ビット線構成によれば、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設ける必要がなく、センスアンプＳ／Ａの個数を減少させることができる。例えば、図１４の具体例では、グローバルビット線ＧＢＬがセンスアンプＳ／Ａの左右に接続されており、それぞれのグローバルビット線ＧＢＬは４本のローカルビット線ＬＢＬ（計８本のローカルビット線）に接続されている。よって、本実施形態におけるセンスアンプＳ／Ａの個数は、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設けた場合の個数の１／８となる。
【００９０】
このような階層型ビット線構成において従来のリフレッシュ動作を実行した場合、一度にリフレッシュできるメモリセル数は１／８に減る。このため、リフレッシュのサイクル数(全メモリセルセルをリフレッシュするために必要なリフレッシュサイクル数)が大きくなり、リフレッシュビジー率が大きくなってしまう。
【００９１】
これに対し、本実施形態による自律リフレッシュを用いた場合、センスアンプ数とは無関係にメモリセルアレイ全体のメモリセルを一括でリフレッシュすることができる。従って、自律リフレッシュによれば、階層型ビット線構成を採用するＦＢＣメモリであっても、リフレッシュビジー率を上昇させることなく、全メモリセルをリフレッシュすることができる。さらに、階層型ビット線構成を採用することによって、センスアンプＳ／Ａ数を減少させることができるので、メモリ装置全体のサイズを小さくすることができる。
【００９２】
（第１１の実施形態）
図１５は、本発明に係る第１１の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第１１の実施形態によるＦＢＣメモリの構成は、第１の実施形態の構成と同様でよい。
【００９３】
第１１の実施形態では、“０”リフレッシュ動作が２つに分割されている点で第１の実施形態と異なる。
【００９４】
図１５のｔ１〜ｔ２における第１１の実施形態の動作は、図５のｔ１〜ｔ２における第１の実施形態の動作に等しい。これにより、“０”セルおよび“１”セルの両方にチャネルが形成され、シリコンとゲート絶縁膜との界面に存在する界面準位に電子が十分にトラップされる。
【００９５】
第１の実施形態では、ｔ３において、ワード線ＷＬの電位をデータ保持状態におけるワード線電位ＶＷＬ＿ｈｏｌｄに立ち下げていた。しかし、第１１の実施形態では、ｔ７３において、ワード線ＷＬの電位をＶＷＬ＿ｒｅｆ１に低下させる。即ち、第１１の実施形態は、シリコンとゲート絶縁膜との界面に電子をトラップした状態のまま、“１”リフレッシュ動作に入る。これにより、第１１の実施形態では、“１”リフレッシュ動作前に、ワード線電位を一旦、データ保持電位ＶＷＬ＿ｈｏｌｄに立ち下げる必要がない。
【００９６】
ｔ７４において、ビット線ＢＬの電位をＶＢＬ＿ｒｅｆに立ち上げる。ｔ７〜ｔ１１における第１１の実施形態の動作は、ｔ７〜ｔ１１における第１の実施形態の動作と同様である。ただし、ｔ１０〜ｔ１１において、第１１の実施形態では、ワード線ＷＬの電位をデータ保持電位ＶＷＬ＿ｈｏｌｄに立ち下げることによって、シリコンとゲート絶縁膜との界面にトラップされた電子がボディ内のホールと結合し、消滅する。このように、“０”リフレッシュ（チャージポンピング現象）は、ｔ１〜ｔ２においてシリコンとゲート絶縁膜との界面に電子をトラップし、さらに、ｔ１０〜ｔ１１においてトラップ電子によってボディ内のホールを消滅させることによって完了する。この“０”リフレッシュ動作は、“０”セルだけではなく、“１”セルにおいても生じる。しかし、“１”セルでは、ｔ７〜ｔ８においてインパクトイオン化により、ボディに多量のホールが蓄積されている。トラップ電子によって消滅するホール数は、“１”セルに蓄積されているホールに比較して無視できるほど少ない。よって、“１”セルに対する“０”リフレッシュ動作の影響は小さい。
【００９７】
第１１の実施形態では、“０”リフレッシュを電子トラップの期間τ１とホール消滅期間τ３とに分割している。“１”リフレッシュ動作後に、ワード線ＷＬの電位をデータ保持電位ＶＷＬ＿ｈｏｌｄに立ち下げるときに、“０”リフレッシュ動作を同時に完了させる。これにより、ｔ２〜ｔ７の間に、ワード線ＷＬの電位をデータ保持電位ＶＷＬ＿ｈｏｌｄに立ち下げる必要が無いので、ｔ２〜ｔ７の期間が第１の実施形態のｔ２〜ｔ７の期間よりも短くなる。即ち、第１１の実施形態によれば、第１の実施形態よりもリフレッシュ周期を短くすることができる。第１１の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００９８】
（第１２の実施形態）
図１６は、本発明に係る第１２の実施形態に従った自律リフレッシュ動作を示すタイミング図である。第１２の実施形態によるＦＢＣメモリの構成は、第１の実施形態の構成と同様でよい。第１２の実施形態は、第１１の実施形態に第９の実施形態を組み合わせた形態である。第１２の実施形態は、“１”リフレッシュ動作の実行後、ワード線電位をデータ保持状態における電位ＶＷＬ＿ｈｏｌｄよりさらに低い負電位ＶＷＬ＿Ｌｏｗに短時間の間だけ低下させる（ｔ２８ａ〜ｔ２８ｂ）点で第１１の実施形態と異なる。ワード線電位を負電位ＶＷＬ＿Ｌｏｗに低下させた後、ワード線電位をデータ保持状態に戻す。
【００９９】
第１２の実施形態におけるｔ１〜ｔ１０の動作は、第１１の実施形態におけるｔ１〜ｔ１０の動作に等しい。
【０１００】
“１”リフレッシュ動作後、非常に低い電位ＶＷＬ＿Ｌｏｗに低下させることによって、ｔ１〜ｔ２においてトラップされた電子がホールと効率的に消滅することができる。第１２の実施形態は、さらに、第１１の実施形態と同様の効果を得ることができる。
【０１０１】
上記実施形態において、メモリセルＭＣは、ｐ型ＦＥＴであってもよい。この場合には、メモリセルＭＣは、電子を蓄積し、あるいは、電子を放出することによってデータを格納する。また、この場合、ワード線ＷＬ、ビット線ＢＬの各電位の極性を逆にすればよい。
【０１０２】
上記実施形態において、ソース電位は、接地電位としたが、ソース電位は、接地電位以外の電位に設定されてもよい。この場合、ワード線ＷＬおよびビット線ＢＬの各電位の極性は、ソース電位を基準とする。
【０１０３】
第７〜第１０の実施形態は、第１〜第６の実施形態、第１１および第１２の実施形態のいずれにも組み合わせることができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。
【図２】メモリセルＭＣの構造の一例を示す断面図。
【図３】書込み動作、読出し動作およびデータ保持状態におけるメモリセルＭＣの各電極の電位を示す表。
【図４】本実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフ。
【図５】本実施形態による自律リフレッシュ動作を示すタイミング図。
【図６】本発明に係る第２の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【図７】本発明に係る第３の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【図８】本発明に係る第４の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【図９】本発明に係る第５の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【図１０】本発明に係る第６の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【図１１】第７の実施形態によるアクティブモードおよびデータ保持モードにおけるワード線電位およびビット線電位のタイミング図。
【図１２】第８の実施形態によるＦＢＣメモリ装置の構成の一例を示す図。
【図１３】本発明に係る第９の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【図１４】本発明に係る第１０の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【図１５】本発明に係る第１１の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【図１６】本発明に係る第１２の実施形態に従った自律リフレッシュ動作を示すタイミング図。
【符号の説明】
【０１０５】
ＷＬ…ワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＭＣ…メモリセル
４０…ドレイン
５０…ボディ
６０…ソース
７１…ゲート絶縁膜
Ｇ…ゲート
【図１】
2009193657.tif 000003
【図２】
2009193657.tif 000004
【図３】
2009193657.tif 000005
【図４】
2009193657.tif 000006
【図５】
2009193657.tif 000007
【図６】
2009193657.tif 000008
【図７】
2009193657.tif 000009
【図８】
2009193657.tif 000010
【図９】
2009193657.tif 000011
【図１０】
2009193657.tif 000012
【図１１】
2009193657.tif 000013
【図１２】
2009193657.tif 000014
【図１３】
2009193657.tif 000015
【図１４】
2009193657.tif 000016
【図１５】
2009193657.tif 000017
【図１６】
2009193657.tif 000018