(57)【要約】【課題】内部でのデータの滞留の影響を緩和したスイッチング回路およびスイッチング方法を提供する。【解決手段】タイミング制御手段は、並列に入力した複数のデータを受信し、同一の出力先のデータが同一タイミングに複数存在することがなくなるように、複数のデータのタイミングを調整する。多重手段は、タイミング制御手段にてタイミングを調整された複数のデータに、出力先毎に定められた直交符号を乗算した後、同一タイミングのデータ同士を多重することにより多重信号を生成する。分離手段は、多重信号に、出力先毎の直交符号を乗算することにより、多重信号から出力先毎のデータを抽出する。【選択図】図１
2009111715.tif 000002
【特許請求の範囲】
【請求項１】
並列に入力した複数のデータを受信し、同一の出力先のデータが同一タイミングに複数存在することがなくなるように、前記複数のデータのタイミングを調整するタイミング制御手段と、
前記タイミング制御手段にてタイミングを調整された複数の前記データに、出力先毎に定められた直交符号を乗算した後、同一タイミングのデータ同士を多重することにより、多重信号を生成する多重手段と、
前記多重信号に、出力先毎の前記直交符号を乗算することにより、前記多重信号から前記出力先毎のデータを抽出する分離手段と、を有するスイッチング回路。
【請求項２】
前記タイミング制御手段は、前記複数のデータのタイミングを調整するとき、並列の複数の前記データのタイミングを同期させる、請求項１に記載のスイッチング回路。
【請求項３】
前記多重手段は、前記タイミング制御手段でタイミング調整された複数の前記データの各々に前記直交符号を乗算する複数の第１の乗算器と、前記複数の乗算器の出力を合成する前記多重信号を生成する多重回路とを有し、
前記分離手段は、前記直交符号を前記多重信号に乗算する複数の第２の乗算器を有する、請求項１または２に記載のスイッチング回路。
【請求項４】
直交符号を任意に設定することができ、設定された前記直交符号を前記第１の乗算器および前記第２の乗算器に供給する直交符号設定レジスタを更に有する、請求項３に記載のスイッチング回路。
【請求項５】
前記データは可変長のパケットであり、
前記タイミング制御手段は、前記複数のデータのタイミングを調整するときに、必要に応じて空データを付加することによって前記パケットのバス幅を統一する、請求項１から４のいずれか１項に記載のスイッチング回路。
【請求項６】
前記タイミング制御手段は、
複数の前記データを指定されたアドレスに書き込み、書き込まれた複数の前記データを同期してアドレス順に読み出すデュアルポート記憶手段と、
同一タイミングにあった同一出力先のデータ同士が異なるタイミングで読み出されるように、前記デュアルポート記憶手段に前記データを書き込むアドレスを指定するアドレス制御手段と、を有する請求項１から５のいずれか１項に記載のスイッチング回路。
【請求項７】
前記データは可変長のパケットであり、
前記タイミング制御手段は、前記パケットのヘッダに基づいて出力先を判断する、請求項１から６のいずれか１項に記載のスイッチング回路。
【請求項８】
前記多重手段で生成された前記多重信号を一時的に蓄積した後、順次、前記分離手段に供給するデータ滞留用記憶手段を更に有する、請求項１から７のいずれか１項に記載のスイッチング回路。
【請求項９】
並列に入力した複数のデータを受信し、同一の出力先のデータが同一タイミングに複数存在することがなくなるように、前記複数のデータのタイミングを調整し、
タイミングを調整した複数の前記データに、出力先毎に定められた直交符号を乗算した後、同一タイミングのデータ同士を多重することにより、多重信号を生成し、
前記多重信号に、出力先毎の前記直交符号を乗算することにより、前記多重信号から前記出力先毎のデータを抽出する、スイッチング方法。
【請求項１０】
前記複数のデータのタイミングを調整するとき、並列の複数の前記データのタイミングを同期させる、請求項９に記載のスイッチング方法。
【請求項１１】
前記データは可変長のパケットであり、
前記複数のデータのタイミングを調整するときに、必要に応じて空データを付加することによって前記パケットのバス幅を統一する、請求項９または１０に記載のスイッチング方法。
【請求項１２】
複数の前記データを指定されたアドレスに書き込み、書き込まれた複数の前記データを同期してアドレス順に読み出すデュアルポート記憶手段を用い、同一タイミングにあった同一出力先のデータ同士が異なるタイミングで読み出されるように、前記デュアルポート記憶手段に前記データを書き込むアドレスを指定することにより、前記複数のデータのタイミングを調整する、請求項９から１１のいずれか１項に記載のスイッチング方法。
【請求項１３】
前記データは可変長のパケットであり、前記パケットのヘッダに基づいて出力先を判断する、請求項９から１２のいずれか１項に記載のスイッチング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力したデータを複数の出力先に振り分けるスイッチング技術に関する。
【背景技術】
【０００２】
通信システムを構成する多くの通信装置には、入力したデータを出力先に振り分けるスイッチング回路が搭載されている（特許文献１参照）。例えば、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）のようなディジタル携帯電話の通信システムの基地局はスイッチング回路を備え、スイッチング回路によって、入力したパケットをそれぞれの出力先に振り分ける処理を行う。
【０００３】
この種のスイッチング回路には、小型のパケットを大量に処理することのできる高いスループット能力と、それを低コストで実現することが要求される。また、この種のスイッチング回路には、短時間に集中してバースト的に入力されるパケットを処理することが要求される。
【特許文献１】特開平１０−１３８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スイッチング回路への入力チャネル数が多くなれば、それだけ多数のパケットが同時にスイッチング回路に入力する可能性が高くなる。複数のパケットが同時にスイッチング回路に入力することを以下「バースト入力」という。
【０００５】
パケットのスイッチングのようなベースバンド処理では、回路の動作速度によって出力の最大スループットが決まるため、出力スループットを上げるのには限界がある。一般的なスイッチング回路は、バースト入力したパケットを一時的に内部ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に格納し、順次処理して、出力先に出力する。そのため、入力チャネル数が多く、バースト入力の発生するようなネットワークの通信装置ではパケットを内部ＲＡＭにパケットが滞留した状態が生じる。
【０００６】
バースト入力するパケット数が多くなれば、パケットが内部ＲＡＭに滞留する時間が長くなり、スイッチング回路によるパケットの遅延時間が増大する。また、パケットの滞留によってＲＡＭ領域が不足すると、パケットを入力できないためロックアウト状態となって遅延が更に増大したり、内部ＲＡＭがオーバーフローしたりする可能性がある。ロックアウトやオーバーフローを防止するために内部ＲＡＭを大容量にすれば、それに伴って回路規模が増大し、装置のコストが上昇する。
【０００７】
本発明の目的は、内部でのデータの滞留の影響を緩和したスイッチング回路およびスイッチング方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のスイッチング回路は、
並列に入力した複数のデータを受信し、同一の出力先のデータが同一タイミングに複数存在することがなくなるように、前記複数のデータのタイミングを調整するタイミング制御手段と、
前記タイミング制御手段にてタイミングを調整された複数の前記データに、出力先毎に定められた直交符号を乗算した後、同一タイミングのデータ同士を多重することにより、多重信号を生成する多重手段と、
前記多重信号に、出力先毎の前記直交符号を乗算することにより、前記多重信号から前記出力先毎のデータを抽出する分離手段と、を有している。
【０００９】
また、本発明のスイッチング方法は、
並列に入力した複数のデータを受信し、同一の出力先のデータが同一タイミングに複数存在することがなくなるように、前記複数のデータのタイミングを調整し、
タイミングを調整した複数の前記データに、出力先毎に定められた直交符号を乗算した後、同一タイミングのデータ同士を多重することにより、多重信号を生成し、
前記多重信号に、出力先毎の前記直交符号を乗算することにより、前記多重信号から前記出力先毎のデータを抽出する。
【発明の効果】
【００１０】
本発明によれば、複数の入力するデータを直交符号の相関特性を利用して多重し、並列的に処理して複数に振り分けるので、データがバースト的に入力しても内部に滞留するデータ量が低減され、遅延やメモリ容量の増大など、滞留の影響を緩和することができる。
【発明を実施するための最良の形態】
【００１１】
本発明を実施するための形態について図面を参照して詳細に説明する。
【００１２】
図１は、本実施形態によるスイッチング回路の構成を示すブロック図である。図１を参照すると、スイッチング回路１０は、タイミング制御部１１、多重部１２、および分離部１３を有している。スイッチング回路１０には複数の入力線１４と複数の出力線１５があり、複数の入力線１４から入力したパケットをスイッチングし、複数ある中の所望の出力線１５にする。
【００１３】
複数の入力線１４から入力するパケットのタイミングは互いに非同期である。また、同じ出力先に出力すべきパケットが複数の入力線１４から入力することがある。さらに、同一の出力先に出力すべきパケットが複数の入力線１４から同時に入力することもある。
【００１４】
タイミング制御部１１は、複数の入力線１４から入力するパケットのタイミングを同期させるとともに、同一の出力先のパケットが同一タイミングに複数存在しないようになるようにパケットのタイミングを調整する。
【００１５】
多重部１２は、タイミング制御部１１にてタイミングを調整されたパケットに、出力先毎に定められた直交符号を乗算した後、同一タイミングのパケット同士を多重することにより、多重信号を生成する。例えば、パケットに直交符号を乗算して得られた複数の信号を合成すればよい。直交符号は互いに直交する符号であり、出力先毎の全ての直交符号が互いに直交する。直交符号の例としてＧｏｌｄ符号やＷａｌｓｈ−Ｈａｄａｍａｒｄ符号がある。
【００１６】
分離部１３は、多重部１２にてパケットが多重された多重信号に、出力先毎の直交符号を乗算することにより、多重信号から出力先毎のパケットを抽出し、抽出したパケットを、そのパケットの抽出に用いた直交符号に対応する出力先の出力線１５から出力する。
【００１７】
図２は、本実施形態によるスイッチング回路の動作を示すフローチャートである。図２を参照すると、スイッチング回路１０は、複数の入力線１４から入力するパケットのタイミングを同期させるとともに、同一タイミングに同一の出力先のパケットが複数存在しないようにパケットのタイミングを調整する（ステップ１００１）。
【００１８】
続いて、スイッチング回路１０は、タイミングを調整したパケットに、出力先毎に定められた直交符号を乗算した後、同一タイミングのパケットを多重する（ステップ１００２）。さらに、スイッチング回路１０は、パケットを多重した信号に、出力先毎の直交符号を乗算することにより、出力先毎のパケットを抽出し、抽出したパケットを出力先に対応する出力線１５から出力する（ステップ１００３）。
【００１９】
以上説明したように、本実施形態のスイッチング回路１０は、複数の入力線１４から入力するパケットのタイミングを同期させるとともに、同一の出力先に出力すべきパケットが同一のタイミングに無いようにパケットのタイミングを調整し、各パケットにその出力先に対応する直交符号を乗算して多重する。さらに、スイッチング回路１０は、パケットが多重された信号に直交符号を乗算することにより出力先毎のパケットを抽出し、出力先に対応する出力線１５から出力する。したがって、本実施形態によれば、複数の入力線１４から入力するパケットを直交符号の相関特性を利用して多重し、並列的に処理して複数の出力線１５に振り分けるので、パケットのバースト入力が生じたときに内部に滞留するパケット数が低減され、遅延やメモリ容量の増大など、パケットの滞留の影響を緩和することができる。
【００２０】
本実施形態の具体的な実施例について説明する。本実施例としてはＷ−ＣＤＭＡ移動通信システムの基地局に備えられる時空間符号化スイッチング回路を例示する。
【００２１】
図３は、本実施例の時空間符号化スイッチング回路の構成を示すブロック図である。本実施例の時空間符号化スイッチング回路１１２は、入力チャネル数が（ｘ＋１）であり、出力チャネル数が（ｙ＋１）である。
【００２２】
図３を参照すると、時空間符号化スイッチング回路１１２は、パケット入力タイミング制御部１０７および直交符号化スイッチングメモリ部１１１を有している。パケット入力タイミング制御部１０７は、図１のタイミング制御部１１に対応する。直交符号化スイッチングメモリ部１１１は図１の多重部１２および分離部１３に対応する。
【００２３】
時空間符号化スイッチング回路１１２には、（ｘ＋１）個の受信ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）１０１〜１０３、（ｙ＋１）個の外部ＩＦ変換回路１１３〜１１５、および（ｘ＋１＋ｙ＋１）個の直交符号設定レジスタ１０４〜１０６が接続されている。
【００２４】
ＣＨ０〜ｘの入力パケットは不図示のＳｅｒＤｅｓ（ｓｅｒｉａｌｉｚｅｒ／ｄｅ−ｓｅｒｉａｌｉｚｅｒ）回路によってデシリアライズされて受信ＦＩＦＯ  １０１〜１０３に入力される。各受信ＦＩＦＯ  １０１〜１０３では、外部クロックから内部クロックへの乗り換えが行われる。クロックの乗り換えにより内部クロックに同期されたパケットはパケット入力タイミング制御部１０７へ入力される。
【００２５】
パケット入力タイミング制御部１０７は、各チャネルの受信ＦＩＦＯ  １０１〜１０３からのパケットのタイミングを管理し、制御する。具体的には、パケット入力タイミング制御部１０７は、複数のチャネルの受信ＦＩＦＯ  １０１〜１０３からのパケットを互いに同期させる。また、パケット入力タイミング制御部１０７は、同一のタイミングに同一の出力先の複数のパケットがあれば、それらパケット同士のタイミングがずれるようにパケットのタイミングを制御する。パケット入力タイミング制御部１０７からのパケットは直交符号多重化メモリ部１１１へ入力される。
【００２６】
直交符号多重化メモリ部１１１には外部の直交符号設定レジスタ１０４〜１０６に設定された直交符号が入力されている。直交符号設定レジスタ１０４〜１０６は、例えば、書き込みおよび読み出しが可能なＲＡＭで構成されており、直交符号の値を自由に設定することができる。例えば、Ｇｏｌｄ符号やＷａｌｓｈ−Ｈａｄａｍａｒｄ符号のような直交符号を、同時に使用されるチャネルの数や、符号長に対応させたメモリのバス幅に応じて自由に設定してもよい。直交符号設定レジスタ１０４〜１０６の直交符号の値を任意に設定することにより、柔軟かつ自由な出力先の選択が可能である。
【００２７】
直交符号設定レジスタ１０４〜１０６には多重用レジスタと分離用レジスタが含まれている。直交符号多重化メモリ部１１１は、各入力チャネルに対応する多重用レジスタから入力される直交符号を、各入力チャネルのパケット（ＩｎＣＨ０  １０８〜ＩｎＣＨｘ  １１０）に乗算した後に、直交符号が乗算された各入力チャネルのパケットを多重し、得られた多重信号を蓄積する。さらに、直交符号多重化メモリ部１１１は、蓄積した多重信号に、分離用レジスタから入力される直交符号を乗算することにより、各出力チャネルに出力すべきパケットを多重信号から抽出する。
【００２８】
直交符号化スイッチングメモリ部１１１で抽出された各出力チャネルのパケットは、外部ＩＦ変換回路１１３〜１１５を介して出力される。
【００２９】
図４は、本実施例のパケット入力タイミング制御部の構成を示すブロック図である。パケット入力タイミング制御部１０７は、（ｘ＋１）個のパケットヘッダ検出部２０１〜２０３と、（ｘ＋１）個のバス幅変換／同期化ＦＩＦＯ  ２０４〜２０６と、タイミング調整部２０７と、Ｗｒｉｔｅアドレス制御２０８と、（ｘ＋１）個のインターリーブ用ＤＰＲＡＭ  ２０９〜２１１とを有している。
【００３０】
受信ＦＩＦＯ  １０１〜１０３からパケット入力タイミング制御部１０７に入力されたパケットは、バス幅変換／同期化ＦＩＦＯ  ２０４〜２０６と、パケットヘッダ検出部２０１〜２０３とに入力される。
【００３１】
バス幅変換／同期化ＦＩＦＯ  ２０４〜２０６において、入力チャネル間のパケットのタイミングが同期化され、またパケットのバス幅が統一される。パケットのバス幅を統一するのは、それ以降の回路において、パケットを共通のバス幅で扱うことができるようにするためである。
【００３２】
パケットヘッダ検出部２０１〜２０３は、各チャネルのパケットのヘッダ情報からパケットの出力先を検出し、各チャネルのパケットの出力先情報をタイミング制御部２０７へ通知する。
【００３３】
タイミング制御部２０７は、バス幅変換／同期化ＦＩＦＯ  ２０４〜２０６からのパケットを、インターリーブ用ＤＰＲＡＭ２０９〜２１１に書き込むときの書き込みアドレスを規定するタイミング情報を生成し、Ｗｒｉｔｅアドレス制御部２０８に通知する。タイミング制御部２０７は、パケットヘッダ検出部２０１〜２０３から通知された出力先情報を参照することにより、同一のタイミングに同一の出力先のパケットがあるか否かを監視しており、監視結果に基づいてタイミング情報を生成する。
【００３４】
同一のタイミングに同一の出力先のパケットがないときには、タイミング制御部２０７は、バス幅変換／同期化ＦＩＦＯ２０４〜２０６から出力されたタイミング関係を維持するようなタイミング情報を生成する。
【００３５】
同一のタイミングに同一の出力先のパケットがあることを検出すると、タイミング制御部２０７は、それらのパケットのタイミングを互いにずらすようなタイミング情報を生成する。
【００３６】
Ｗｒｉｔｅアドレス制御部２０８は、タイミング調整部２０７から通知されたタイミング情報に基づいて、インターリーブ用ＤＰＲＡＭ（Ｄｕａｌ−ｐｏｒｔｅｄ  ＲＡＭ）２０９〜２１１へＷｒｉｔｅアドレス情報を出力する。Ｗｒｉｔｅアドレス情報は、同一のタイミングにある同一の出力先のパケットが互いに異なるタイミングに相当するアドレスに書き込まれるようなアドレス値となっている。
【００３７】
バス幅変換／同期化ＦＩＦＯ  ２０４〜２０６から出力されたパケットがインターリーブ用ＤＰＲＡＭ２０９〜２１１へ書き込まれるときのＷｒｉｔｅアドレスはＷｒｉｔｅアドレス情報によって指定される。これにより、インターリーブ用ＤＰＲＡＭ  ２０９〜２１１内では、同一タイミングに相当するアドレスに同一出力先のパケットがない状態となる。
【００３８】
インターリーブ用ＤＰＲＡＭ  ２０９〜２１１からアドレスの若い順番にデータを読み出すことにより、インターリーブ用ＤＰＲＡＭ２０９〜２１１から、同一タイミングに同一出力先のパケットが存在しない状態でパケットが読み出される。
【００３９】
図５は、本実施例の直交符号化スイッチングメモリ部の構成を示すブロック図である。図５を参照すると、直交符号化スイッチングメモリ部１１１は符号化乗算器３０１〜３０３、多重回路３０４、ＲＡＭ３０５、および復号乗算器３０６〜３０８を有している。
【００４０】
パケット入力タイミング制御部１０７でタイミングを調整された各チャネルのパケットのそれぞれは符号化乗算器３０１〜３０３に入力される。符号化乗算器３０１〜３０３は、入力されたパケットを、直交符号設定レジスタ１０４〜１０６に含まれている多重用レジスタ３０９から入力された直交符号を乗算することにより拡散する。
【００４１】
多重回路３０４は、符号化乗算器３０１〜３０３にて直交符号と乗算された各パケットを多重し、得られた多重信号をＲＡＭ３０５に書き込む。ＲＡＭ３０５には、各チャネルのパケットが多重された状態で蓄積される。ＲＡＭ３０５から出力された多重信号は復号乗算器３０６〜３０８に入力される。
【００４２】
ＲＡＭ３０５は、出力側のスループットが入力側の速度を下回っている場合に、バースト的に入力したパケットを滞留させるためのメモリである。出力側のスループットが入力側の速度を上回っている場合にはＲＡＭ３０５は不要である。
【００４３】
分離用レジスタ３１０には、パケットが所望の出力チャネルから出力されるように出力先の直交符号が設定されている。復号乗算器３０６〜３０８は、ＲＡＭ３０５から入力された多重信号に、直交符号設定レジスタ１０４〜１０６に含まれている分離用レジスタ３１０から入力された直交符号を乗算することにより、その直交符号に対応する出力先のパケットを抽出する。多重信号から所望の出力先のパケットを抽出することにより、スイッチングが実現される。
【００４４】
なお、スイッチングにおいて入力チャネルと出力チャネルが１対１で対応するという条件を満たせば、多重用レジスタ３０９と分離用レジスタ３１０とを固定的に共用にすることができる。その場合、共用のレジスタの値を固定的に入力チャネルのパケットの拡散処理（符号化乗算器３０１〜３０３）と出力チャネルのパケットの逆拡散処理（復号乗算器３０６〜３０８）の両方に提供すればよい。
【００４５】
また、複数の出力先のパケットが混在して同一の入力チャネルから入力される場合、多重用レジスタ３０９は、例えば、各直交符号が設定されたレジスタを、パケットのタイミングに同期して切り替えて選択し、選択したレジスタの値を符号化乗算器３０１〜３０３に提供する構成であってもよい。また、他の例として、多重用レジスタ３０９は、符号化乗算器３０１〜３０３に提供する値を、パケットのタイミングに同期して変化させる構成であってもよい。
【００４６】
各復号乗算器３０６〜３０８で抽出されたパケットは、外部ＩＦ変換回路１１３〜１１５に入力される。外部ＩＦ変換回路１１３〜１１５は、入力されたパケットを、外部インターフェースに合わせてフォーマット変換した後に出力する。
【００４７】
複数の入力チャネルのパケットが多重された状態でＲＡＭ３０５に蓄積され、多重信号から各出力チャネルのパケットが並列の復号乗算器３０６〜３０８にて抽出されるので、バースト入力があってもＲＡＭ３０５に滞留させるデータ量が増加することはなく、遅延が増大することはない。
【００４８】
次に、本実施例の時空間符号化スイッチング回路の動作を詳しく説明する。
【００４９】
図３を参照すると、まず、デシリアライズされたパケットが各入力チャネルから受信ＦＩＦＯ  １０１〜１０３に入力される。各受信ＦＩＦＯ  １０１〜１０３においてクロックの乗り換えが行われる。受信ＦＩＦＯ  １０１〜１０３からのパケットはパケット入力タイミング制御部１０７へ入力される。
【００５０】
図４を参照すると、受信ＦＩＦＯ  １０１〜１０３からのパケットは、パケットヘッダ検出部２０１〜２０３と、バス幅変換／同期化ＦＩＦＯ  ２０４〜２０６へ入力される。
【００５１】
パケットヘッダ検出部２０１〜２０３では、入力されたパケットのヘッダ情報からパケットの出力先が検出され、出力先情報がタイミング調整部２０７へ通知される。タイミング調整部２０７では、同一タイミングに同一出力先のパケットがあることが検出されると、それらのパケットのタイミングをずらすようなタイミング情報がＷｒｉｔｅアドレス制御部２０８に通知される。
【００５２】
Ｗｒｉｔｅアドレス制御部２０８では、各チャネルのタイミング情報から、パケットを格納するインターリーブ用ＤＰＲＡＭ  ２０９〜２１１のアドレスを示すＷｒｉｔｅアドレス情報が生成される。生成されたＷｒｉｔｅアドレス情報はインターリーブ用ＤＰＲＡＭ  ２０９〜２１１へ入力される。
【００５３】
パケット入力タイミング制御部１０７へ入力されるパケットは、外部クロックから内部クロックへ乗り換えは済んでいるが、チャネル間でパケットのタイミングが同期しておらず、パケットの先頭位置が揃っていない。バス幅変換／同期化ＦＩＦＯ  ２０１〜２０３は、チャネル間のバス幅を統一すると共に、パケットのタイミングを同期させる。全てのパケットのバス幅を統一させ、タイミングを同期させるために、パケット長の短いパケットには空データを挿入する。空データは例えばＡＬＬ０である。
【００５４】
バス幅変換／同期化ＦＩＦＯ  ２０１〜２０３の動作の一例について説明する。図６は、バス幅変換／同期化ＦＩＦＯ  ２０１〜２０３の動作例を説明するための図である。ここでは内部ＲＡＭ（不図示）のバス幅が１２８ビットに設定してあるとする。入力するパケットのパケット長はパケット毎に異なっているので、直交符号との乗算や多重化の処理を同期して行うために、チャネル間でタイミングを同期させるとともにバス幅を統一させる。図６の例では、ＣＨ０のパケットはパケット長＝５、ＣＨ１のパケットはパケット長＝２である。ＣＨ０とＣＨ１はともにバス幅が８ビットである。
【００５５】
ＣＨ０のパケットのデータ量は４０ビットである。そこで１２８ビットのうちの４０ビットにはパケットデータが格納され、残りの８８ビットには空データが挿入される。また、ＣＨ１のパケットのデータ量は１６ビットである。そこで１２８ビットのうちの１６ビットにはパケットデータが格納され、残りの１１２ビットには空データが挿入される。ＣＨ０のパケットとＣＨ１のパケットは、図６に示されているように、同期した状態で格納される。
【００５６】
バス幅変換／同期化ＦＩＦＯ  ２０４〜２０６から出力された各チャネルのパケットはＷｒｉｔｅアドレス制御部２０８で生成されたＷｒｉｔｅアドレス情報に従ってインターリーブ用ＤＰＲＡＭ  ２０９〜２１１のそれぞれへ格納される。
【００５７】
図７Ａは、本実施例の対比対象として、入力したパケットを内部ＲＡＭに格納し、順次処理して出力する構成を採用した場合のスイッチング回路の動作例を示す概念図である。図７Ｂは、本実施例の構成を採用した場合のスイッチング回路の動作例を示す概念図である。図７Ａ，７Ｂでは、パケットを表現した四角形の中に、出力チャネルの番号を示す数字が記載されている。
【００５８】
図７Ａのスイッチング回路では、ＲＡＭへの入力前にパケットのタイミング調整を行っていないため、同一タイミングに同一出力先のパケットがあると、ＲＡＭ内にパケットの滞留が発生する（Ａ１〜Ａ３）。一方、図７Ｂのスイッチング回路では、ＲＡＭへの入力前にパケットのタイミング調整をするので、同一タイミングに同一出力先のパケットが入力してもＲＡＭ内にパケットの滞留は発生しない。
【００５９】
図５に示した直交符号多重化スイッチングメモリ部１１１は、チャネル間のパケットの同期が取れ、かつ同一タイミングに同一出力先のパケットが無い状態でパケットを受信し、そのままのチャネル間のタイミング関係を維持したままで直交符号を乗算し、多重化してＲＡＭ３０５に書き込む。入力側と出力側のどちらにおいても各チャネルのパケット処理が並列的に進行するので、１パケット分の滞留でスイッチング処理を行うことができる。
【００６０】
図８Ａは、本実施例の対比対象として、入力したパケットを内部ＲＡＭに格納し、順次処理して出力する構成を採用した場合のスイッチング回路の動作例を示す概念図である。図８Ｂは、本実施例の構成を採用した場合のスイッチング回路の動作例を示す概念図である。図８Ａ，８Ｂでは、パケットを表現した四角形の中に、入力チャネルの番号を示す数字が記載されている。図８Ｂにおいて、複数の数字が記載されているのは、複数の入力チャネルからのパケットが多重されていることを示す。
【００６１】
図８Ａのスイッチング回路では、各入力チャネルからのパケットは入力順にＲＡＭへ書き込まれる。そのため、バースト入力時にオーバーフローしないようにするためには、一定時間に到来する最大数のパケットを蓄積できるだけの記憶容量がＲＡＭに必要となる（Ｂ１）。また、入力順にＲＡＭに書き込まれたパケットを、そのままの順序で直列的に処理するので、出力段で遅延が発生する（Ｂ２）。
【００６２】
一方、図８Ｂのスイッチング回路では、複数チャネルのパケットが多重された状態で、ＲＡＭへの格納やスイッチング処理が行われるので、ＲＡＭは１チャネル分の記憶容量が済み、また処理時間も１チャネル分で済む（Ｃ１）。
【００６３】
また、図８Ａのスイッチング回路では、チャネル間でＲＡＭ領域の使用率に偏りが生じる可能性がある。使用率に偏りが生じるとＲＡＭの利用効率が低下する。一方、図８Ｂのスイッチング回路では、複数のチャネルのパケットを多重してＲＡＭに格納するので、チャネル間のパケット量の偏りによってＲＡＭ領域内に使用率の偏りが生じることがない。また、ＲＡＭ領域を増大させることなく、かつ処理時間を長くすることなく、入力チャネル数を増加させることができる。
【図面の簡単な説明】
【００６４】
【図１】本実施形態によるスイッチング回路の構成を示すブロック図である。
【図２】本実施形態によるスイッチング回路の動作を示すフローチャートである。
【図３】本実施例の時空間符号化スイッチング回路の構成を示すブロック図である。
【図４】本実施例のパケット入力タイミング制御部の構成を示すブロック図である。
【図５】本実施例の直交符号化スイッチングメモリ部の構成を示すブロック図である。
【図６】バス幅変換／同期化ＦＩＦＯ  ２０１〜２０３の動作例を説明するための図である。
【図７Ａ】本実施例の対比対象として、入力したパケットを内部ＲＡＭに格納し、順次処理して出力する構成を採用した場合のスイッチング回路の動作例を示す概念図である。
【図７Ｂ】本実施例の構成を採用した場合のスイッチング回路の動作例を示す概念図である。
【図８Ａ】本実施例の対比対象として、入力したパケットを内部ＲＡＭに格納し、順次処理して出力する構成を採用した場合のスイッチング回路の動作例を示す概念図である。
【図８Ｂ】本実施例の構成を採用した場合のスイッチング回路の動作例を示す概念図である。
【符号の説明】
【００６５】
１０    スイッチング回路
１１    タイミング制御部
１２    多重部
１３    分離部
１４    入力線
１５    出力線
１０１〜１０３    受信ＦＩＦＯ
１０４〜１０６    直交符号設定レジスタ
１０７    パケット入力タイミング制御部
１１１    直交符号化スイッチングメモリ部
１１２    時空間符号化スイッチング回路
１１３〜１１５    外部ＩＦ変換回路
２０１〜２０３    パケットヘッダ検出部
２０４〜２０６    バス幅変換／同期化ＦＩＦＯ
２０７    タイミング調整部
２０８    Ｗｒｉｔｅアドレス制御
２０９〜２１１    インターリーブ用ＤＰＲＡＭ
３０１〜３０３    符号化乗算器
３０４    多重回路
３０５    ＲＡＭ
３０６〜３０８    復号乗算器
３０９    多重用レジスタ
３１０    分離用レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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