(57)【要約】【課題】従来のように消費電力を増加させずに、消費電力の消費量に対応して、電流の生成量を調整することのできる半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、ＣＡＳレイテンシの数を含むデータの書き込み及び読み出しにおける動作モードを設定するため、動作開始時に内部のモードレジスタに対して動作モードを示すデータを書き込む半導体記憶装置において、内部回路を駆動させる電力を供給する複数の電源電圧ジェネレータと、ＣＡＳレイテンシの数を検出する検出部と、検出された前記ＣＡＳレイテンシの数により、駆動する電源電圧ジェネレータの数を制御する制御部とを有する。【選択図】図１
2009181638.tif 000002
【特許請求の範囲】
【請求項１】
ＣＡＳレイテンシの数を含むデータの書き込み及び読み出しにおける動作モードを設定するため、動作開始時に内部のモードレジスタに対して動作モードを示すデータを書き込む半導体記憶装置において、
内部回路を駆動させる電力を供給する複数の電源電圧ジェネレータと、
前記ＣＡＳレイテンシの数を検出する検出部と、
検出された前記ＣＡＳレイテンシの数により、駆動する前記電源電圧ジェネレータの数を制御する制御部と
を有する半導体記憶装置。
【請求項２】
前記制御部が前記電源電圧ジェネレータのいずれを動作させるかを示す閾値として、予め設定したＣＡＳレイテンシの数を記憶していることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部が、モードレジスタに書き込まれたＣＡＳレイテンシの数が前記閾値以上の場合、ＣＡＳレイテンシの数が前記閾値未満である場合に比較し、動作させる前記電源電圧ジェネレータの数を増加させることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記制御部がモードレジスタに書き込まれたＣＡＳレイテンシの数が前記閾値以上となると、ＣＡＳレイテンシの数が前記閾値未満である場合に動作していた電源電圧ジェネレータに加え、前記閾値以上となった場合に対応して設けられた他の電源電圧ジェネレータを新たに駆動させることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記制御部がＣＡＳレイテンシの数に加え、自身の配置されているバンクに対するアクセスの有無により駆動する前記電源電圧ジェネレータの数を制御することを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置内部の消費電力の消費量の違いにより、生成する電流量を調整して消費電力の低下に適した電流生成制御を行う半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置においては、特にＭＯＳにて構成された内部回路を動作させる内部周波数が高くなるに従い、消費電流が増加してくる。
これにより、大きな電流容量の電源電圧ジェネレータ（generator）が必要となり、低消費電流で良い場合にも、余分な電流を消費することとなり、全体的な消費電力が大きくなる問題を有している。
このため、複数の電源電圧ジェネレータを設け、内部周波数を検出して、内部周波数が低い場合に駆動する電源電圧ジェネレータの数を少なくし、一方、内部周波数が高い場合に駆動する電源電圧ジェネレータの数を増加させる操作により、消費電力に対応して必要な電流量を供給させ、必要以上の電流を生成させずに低消費電力化を実現することが行われている（例えば、特許文献１参照）。
【特許文献１】特開昭６４−４２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１などの従来の半導体記憶装置にあっては、複数の動作周波数をそれぞれ検出する検出回路が設けられ、複数の電源電圧ジェネレータ各々のオン／オフ制御を行うため、検出回路や制御用回路等を構成する必要がある。そのため、面積が増加して半導体記憶装置のチップサイズが増大して製造コストを増加させるという問題がある。
また、上記半導体記憶装置にあっては、オン／オフにかかわらず、検出回路及び制御用回路が電流を消費することとなるため、実質的な消費電力低下が実現できないこととなる欠点がある。
【０００４】
本発明は、このような事情に鑑みてなされたもので、従来のように消費電力を増加させずに、消費電力の消費量に対応して、電流の生成量を調整することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体記憶装置は、ＣＡＳレイテンシの数を含むデータの書き込み及び読み出しにおける動作モードを設定するため、動作開始時に内部のモードレジスタに対して動作モードを示すデータを書き込む半導体記憶装置において、内部回路を駆動させる電力を供給する複数の電源電圧ジェネレータと、前記ＣＡＳレイテンシの数を検出する検出部と、検出された前記ＣＡＳレイテンシの数により、駆動する前記電源電圧ジェネレータの数を制御する制御部（アンド回路２０３、モードレジスタ１１０のＣＡＳレイテンシの数が設定される部分、バンクを活性化させる回路などの機能から構成されている）とを有する。
【０００６】
本発明の半導体記憶装置は、前記制御部が前記電源電圧ジェネレータのいずれを動作させるかを示す閾値として、予め設定したＣＡＳレイテンシの数を記憶していることを特徴とする。
【０００７】
本発明の半導体記憶装置は、前記制御部が、モードレジスタに書き込まれたＣＡＳレイテンシの数が前記閾値以上の場合、ＣＡＳレイテンシの数が前記閾値未満である場合に比較し、動作させる前記電源電圧ジェネレータの数を増加させることを特徴とする。
【０００８】
本発明の半導体記憶装置は、前記制御部がモードレジスタに書き込まれたＣＡＳレイテンシの数が前記閾値以上となると、ＣＡＳレイテンシの数が前記閾値未満である場合に動作していた電源電圧ジェネレータに加え、前記閾値以上となった場合に対応して設けられた他の電源電圧ジェネレータを新たに駆動させることを特徴とする。
【０００９】
本発明の半導体記憶装置は、前記制御部がＣＡＳレイテンシの数に加え、自身の配置されているバンクに対するアクセスの有無により駆動する前記電源電圧ジェネレータの数を制御することを特徴とする。
【発明の効果】
【００１０】
以上説明したように、本発明の半導体記憶装置によれば、装置内部にて電圧を発生するために動作する電源電圧ジェネレータの数を、ＣＡＳレイテンシの数により制御することができる。
このため、一般的に、ＣＡＳレイテンシの数が設定した閾値以上の場合、動作速度、すなわち内部周波数が高く、ＣＡＳレイテンシの数が設定した閾値未満の場合、内部周波数が低いことが知られており、本発明の半導体記憶装置は、閾値以上の場合に動作させる電源電圧ジェネレータの数を、閾値以下の場合に比較して増加させるよう制御させることが可能となり、従来のように複雑な周波数を検出する回路等を必要としないため、面積を増加させず、また従来例に比較して余分に動作する回路を有さないため、より低消費電力化を実現することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態による半導体記憶装置（ＤＤＲ２ ＳＤＲＡＭ：Double−Data-Rate2 Synchronous ＤＲＡＭ）を図面を参照して説明する。図１は同実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、バンク１１１Ａ、１１１Ｂ、１１１Ｃ、…、１１１Ｈの８個の各バンクは、複数のワード線及複数のびビット線、ワード線及びビット線の交差する箇所に配置された半導体記憶素子からなるメモリセルアレイ領域、それぞれのワード線を選択するロウデコーダ１１６、各ビット線に読み出されたデータを増幅するセンスアンプ１１８及びそれぞれのビット線を選択するカラムデコーダ１２０を有している。
【００１２】
コマンドデコーダ１０２は、外部から入力される外部信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥと、外部信号としてのアドレスＡ０〜Ａｎ（本実施形態においてはｎ＝１３）と、バンクアドレスＢＡ０〜ＢＡ２とにより、バースト書き込み及び読み込みにおけるバースト長、ＣＡＳレイテンシの数などの動作モードを、モードレジスタ１１０に書き込む。ここで、ＣＡＳレイテンシは、ＤＲＡＭ内部の半導体記憶素子からデータを読み出すＲｅａｄコマンドが入力されてから、データを出力するまでの時間を内部クロックを基準単位として表記するパラメータである。
また、コマンドデコーダ１０２は、外部入力により書き込み及び読み込みの動作を入力し、モードレジスタ１１０に記述された、バースト長、ＣＡＳレイテンシの数などの動作モードに対応して、データの半導体記憶素子に対する読み出し／書き込みを行う。
【００１３】
コントロールロジック１０４は、モードレジスタ１１０から出力されるデータと、コマンドデコーダ１０２から出力されるデータとにより、バースト長に対応して、ロウアドレスバッファ１０６及びカラムアドレスバッファ１０８に対し、それぞれロウアドレスデコーダ１１６へ出力するロウアドレス、カラムアドレスデコーダ１２０へ出力するカラムアドレスの制御を行う。
クロック発生器１００は、予め設定された周波数の上記内部クロックＣＫを生成する。
【００１４】
上記ＣＡＳレイテンシの数において、ＣＡＳレイテンシが設定された数が多い場合、データ読出しが正常に動作するように内部クロックの周波数（内部周波数）が増加、すなわち内部動作が高速化されるとき、消費電流が大きくなる。
一方、ＣＡＳレイテンシが設定された数が上記多い場合に比較して少ない場合、内部クロックの周波数を上記の場合より低下させた場合でも、データ読み出しが正常に動作するので、内部動作を低速化させることにより、消費電流が小さくすることができる。
【００１５】
本実施形態においては、電流消費を区分する閾値としてＣＡＳレイテンシの数を設定しておき、モードレジスタ１１０に記載された数が、閾値より大きい場合、閾値が低い場合に比較して消費電流が増加するため、内部周波数の最大値の際の電流が供給できる電流値をバンクに供給させる。
一方、モードレジスタ１１０に記載された数が、閾値より小さい場合、閾値が大きい場合に比較して消費電流が低下するため、そのＣＡＳレイテンシの数以下の際に必要な最大の電流値を内部電源電圧Ｖとして内部降圧周辺回路に供給できる構成とする。上述したように、ＣＡＳレイテンシの数により、使用される消費電流が推定できるため、その設定値より本実施形態においては電源電圧ジェネレータの駆動数の制御を行っている。 
本実施形態においては、バンクが活性化された際に、ＣＡＳレイテンシの数により、電流消費量の区分を２つとしているが、電流消費をより精度良く制御する場合、閾値を複数設けて、電流消費量の区分を増加させても良い。
【００１６】
ロウアドレスバッファ１０６は、ロウアドレスに対応したアドレス信号のデータを保持し、ロウデコーダ１１６に対して出力する。
カラムアドレスバッファ１０８は、カラムアドレスに対応したアドレス信号のデータを保持し、カラムデコーダ１２０に対して出力する。
ロウデコーダ１１６は、ロウアドレスバッファ１０６から入力されるロウアドレスにより、バンク内のメモリセルアレイ領域のワード線のいずれかを活性化する。
【００１７】
カラムデコーダ１２０は、カラムアドレスバッファ１０８から入力されるカラムアドレスにより、バンク内のメモリセル領域のビット線のいずれかを選択する。
センスアンプ１１８は、ワード線により選択され、ビット線に読み出されたデータの増幅を行う。
データコントロールロジック１１２は、設定したバースト長にてバースト読み込みあるいはバースト書き込みを行う処理を行う。
入出力回路１１４は、コントロールロジック１０４からの制御信号により、外部とデータＤＱ０〜ＤＱｋ（本実施形態においてはｋ＝３）の入出力処理を行う。
【００１８】
電圧生成回路１５０、１５１は、同様の構成であり、図２に示すように電源電圧ジェネレータ２００、２０１及び２０２及びアンド回路２０３と、制御信号ＣＬ＿１を生成するＭＲＳ＿ＣＬ３００とを有する。
電圧生成回路１５０は、内部降圧周辺回路に対して供給する電流を生成し、内部降圧周辺回路（データコントロールロジック１１２及び入出回路１１４とメモリセルアレイにおけるセンスアンプなどの制御回路とを除く、ロウアドレスバッファ１０６及びカラムアドレス１０８等の内部周辺回路）へ電圧を供給している。
電圧生成回路１５１は、データコントロールロジック１１２及び入出回路１１４（入出力バッファを除く）に対して電圧を供給している。
例えば、電圧生成回路１５０における内部電源電圧Ｖについては、１．８Ｖとし、電圧生成回路１５１における内部電源電圧Ｖについては、１．３Ｖとするような設定にすることで、電源生成回路１５１については、出力電圧を下げることにより、消費電力を減少させるとともに発生するノイズ量を抑制することが可能となる。
【００１９】
電源電圧ジェネレータ２００、２０１及び２０２各々は、図３に示すようにカレントミラー回路にて生成されており、それぞれ内部にて生成された降圧基準電圧Ｖref、外部から入力された電圧ＶＤＤ、生成される内部電源電圧ＶがＯＵＴ端子から出力される。電源電圧ジェネレータ２００、２０１は、それぞれ信号ＡＣＴ＿１、ＡＣＴ＿２がＩＮ端子から入力される（本実施形態においては「Ｈ」レベルの信号が入力される）ことにより動作する。電源電圧ジェネレータ２０２は、ＩＮ端子に常に「Ｈ」レベルが入力され、常に駆動状態にある。
【００２０】
上記電源電圧ジェネレータ（２００、２０１及び２０２）は、ｐチャネル型ＭＯＳトランジスタ（以下、ｐ型トランジスタ）Ｐ１、Ｐ２と、ｎチャネル型ＭＯＳトランジスタ（以下、ｎ型トランジスタ）Ｎ１、Ｎ２及びＮ３とから構成されている。
ｐ型トランジスタＰ１は、ソースに電圧ＶＤＤが入力され、ゲートとドレインとが接続されている。ｐ型トランジスタＰ２はソースに電圧ＶＤＤが入力され、ゲートがｐ型トランジスタＰ１のゲートに接続され、ドレインが出力端子ＯＵＴに接続されている。
【００２１】
ｎ型トランジスタＮ１は、ドレインがｐ型トランジスタＰ１のドレインと接続され、ゲートに降圧基準電圧Ｖrefが入力されている。ｎ型トランジスタＮ２は、ドレイン及びゲートが出力端子ＯＵＴに接続されている。ｎ型トランジスタＮ３は、ドレインがｎ型トランジスタＮ１及びＮ２のソースに接続され、ゲートに信号ＡＣＴ＿１を伝達する配線が接続され、ソースが接地されている。
ここで、信号ＡＣＴ＿１は、コマンドデコーダ１０２から入力されるものであり、ＡＣＴコマンドが入力され、バンク１１１Ａ、１１１Ｂ、１１１Ｃ、…、１１１Ｈのいずれかが選択されてアクティブとなるとき、活性化されて「Ｈ」レベルの状態となる信号であり、ＡＣＴコマンドが入力されない場合「Ｌ」レベルとなっている。
【００２２】
また、図２のＭＲＳ＿ＣＬ３００は、図４に示すように、アドレス信号線から入力されるアドレスデータ（例えば、Ａ４，Ａ５，Ａ６）をＣＡＳレイテンシの数の設定データとして設定するモードレジスタ１１０と、このアドレスデータをモードレジスタ１１０に設定する設定信号ｒｅｓを生成する論理回路５００と、ＣＡＳレイテンシの数により電源電圧ジェネレータ２００を起動するか否かを制御する検出部６００とから構成されている。
ここで、ＭＲＳ＿ＣＬ３００において、モードレジスタ１１０及び論理回路５００は従来から存在する構成であり、新たに加えた構成は検出部６００のみである。
論理回路５００は、３入力で１入力（／ＣＳに対応）が負論理のアンド回路５０１と、入力が負論理のアンド回路５０２及び５０３と、アンド回路５０４とから構成されている。
【００２３】
論理回路５００は、例えば、内部クロックＣＫが「Ｈ」レベルの際、外部信号ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥと、バンクアドレスＢＡ０、ＢＡ１、ＢＡ２とが、それぞれ「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」レベルの状態である場合に設定信号ｒｅｓ（「Ｈ」レベル）をモードレジスタ１１０に対して出力する。これにより、モードレジスタ１１０には、設定信号ｒｅｓが入力されると、その時点にて入力されていたアドレスデータＡ４、Ａ５及びＡ６を記憶し、記憶したアドレスデータＡ４、Ａ５及びＡ６を、データＲＡ４、ＲＡ５、ＲＡ６として出力する。モードレジスタ１１０は、バースト長及びＣＡＳレイテンシの数などを再設定しないと、前回設定した設定値が出力された状態となっている。
【００２４】
検出部６００は、インバータ６０１、ナンド回路６０２、６０３及び６０４から構成されている。上述したように、本実施形態においては、図５のテーブルに示すように、データＲＡ４、ＲＡ５及びＲＡ６それぞれが「１」または「０」である組合せによりＣＡＳレイテンシ（ＣＬ）の数が設定される。検出部６００においては、ＣＡＳレイテンシが６以上である場合（すなわち、ＣＡＳレイテンシが６または７の場合）、電源電圧ジェネレータ２０１を駆動するか否かの制御を行う制御信号ＣＬ＿１を生成する。ここで、他の半導体記憶装置において本実施形態の構成を用いる際、ＣＡＳレイテンシの数にて、電源電圧ジェネレータの駆動する数などを変更する必要があり、検出部６００の構成を用いる半導体装置に対応するように、制御信号ＣＬ＿１（「Ｈ」レベル）を出力する閾値となるＣＡＳレイテンシの数を変更することになる。
【００２５】
図２に戻り、いずれかの任意のバンクがアクティブとなり活性化されると、信号ＡＣＴ＿１が「Ｈ」レベルにて入力され、ＣＡＳレイテンシの数が６以上にて設定され制御信号ＣＬ＿１が「Ｈ」レベルにて入力されると、アンド回路２０３が「Ｈ」レベルの制御信号ＡＣＴ＿２を出力する。
この制御信号ＡＣＴ＿２は電源電圧ジェネレータ２０１を駆動するか否かを制御する信号であり、「Ｈ」レベルの場合に電源電圧ジェネレータ２０１が駆動し、「Ｌ」レベルの場合に電源電圧ジェネレータ２０１が駆動しない。
【００２６】
次に、図１、図２、図４及び図６を用いて、図１に示す半導体記憶装置の電源電圧ジェネレータの駆動数制御の動作を説明する。図６は、電源電圧回路１５０、１５１におけるＣＡＳレイテンシの数による電源電圧ジェネレータの駆動数の制御の動作例を示すタイミングチャートである。
時刻ｔ１において、モードレジスタ１１０にモードデータを入力するＭＲＳコマンドが入力され、すなわち、内部クロックＣＫが「Ｈ」レベルの際、外部信号ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥと、バンクアドレスＢＡ０、ＢＡ１、ＢＡ２とが、それぞれ「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」レベルにて入力されると、論理回路５００は設定信号ｒｅｓを出力し、その時点にて入力されていた、ＣＡＳレイテンシの数を設定するアドレスデータＡ４，Ａ５及びＡ６がモードレジスタ１１０に設定される。
【００２７】
この時点にて設定されたアドレスデータＡ４、Ａ５、Ａ６各々は、「０」、「０」、「１」であり、モードレジスタ１１０にＣＡＳレイテンシ「ＣＬ＝４」を示すデータＲＡ４、ＲＡ５、ＲＡ６が設定される。したがって、モードレジスタ１１０は、データＲＡ４、ＲＡ５、ＲＡ６をそれぞれ「０」、「０」、「１」にて出力する。これにより、検出部６００は、データＲＡ４、ＲＡ５、ＲＡ６がそれぞれ「０」、「０」、「１」として入力され、ＣＡＳレイテンシの数が６未満であることから、制御信号ＣＬ＿１を出力しない、すなわち「Ｌ」レベルを出力する。
【００２８】
次に、時刻ｔ２において、ＡＣＴコマンドが入力され、任意のバンクがアクティブとなるため、ＡＣＴ＿１信号が活性化されて「Ｈ」レベルとなる。
ＡＣＴ＿１信号が「Ｈ」レベルにて入力されることにより、電源電圧ジェネレータ２００は駆動状態となる。しかしながら、制御信号ＣＬ＿１が「Ｌ」レベルであるため、アンド回路２０３は信号ＡＣＴ＿１が「Ｈ」レベルであっても、２入力の一方の制御信号ＣＬ＿１が「Ｌ」レベルであるため、信号ＡＣＴ＿２を「Ｌ」レベルとして出力する。このため、電源電圧ジェネレータ２０１は駆動状態とはならず、停止状態を維持する。
【００２９】
したがって、電源電圧回路１５０、１５１に接続されている信号ＡＣＴ＿１が活性化されたとしても、内部周波数が低いとするＣＡＳレイテンシの数が設定されている場合、電源ジェネレータ２００と、電源電圧ジェネレータ２０２とが動作し、電流Ｉ＿１と電流Ｉ＿３とを加算した電流を内部降圧周辺回路及び入出力回路１１４などに供給し、一方、電源ジェネレータ２０１は動作せず、内部周波数が低い場合の電流消費に対応した電流の供給が行われる。
【００３０】
次に、時刻ｔ３において、プリチャージコマンドＰＲＥが入力され、信号ＡＣＴ＿１が「Ｈ」レベルから「Ｌ」レベルに遷移し、バンク１１１Ａ〜１１１Ｈの全てがスタンバイ状態となる。
これにより、電源電圧回路１５０、１５１において、電源電圧ジェネレータ２００が駆動状態から停止状態に遷移し、内部降圧周辺回路及び入出力回路１１４などに対して電流Ｉ＿３のみが供給され、電流量がスタンバイ状態に制限される。
【００３１】
次に、時刻ｔ４において、モードレジスタ１１０にモードデータを入力するＭＲＳコマンドが入力されると、時刻ｔ１の動作と同様にして、論理回路５００は設定信号ｒｅｓを出力し、その時点にて入力されていた、ＣＡＳレイテンシの数を設定するアドレスデータＡ４，Ａ５及びＡ６がモードレジスタ１１０に設定される。
この時点にて設定されたアドレスデータＡ４、Ａ５、Ａ６各々は、「０」、「１」、「１」であり、モードレジスタ１１０にＣＡＳレイテンシ「ＣＬ＝６」を示すデータＲＡ４、ＲＡ５、ＲＡ６が設定される。したがって、モードレジスタ１１０は、データＲＡ４、ＲＡ５、ＲＡ６をそれぞれ「０」、「１」、「１」にて出力する。これにより、検出部６００は、データＲＡ４、ＲＡ５、ＲＡ６がそれぞれ「０」、「１」、「１」として入力され、ＣＡＳレイテンシの数が６以上であることから、制御信号ＣＬ＿１を出力する、すなわち「Ｈ」レベルを出力する。
【００３２】
次に、時刻ｔ５において、時刻ｔ２と同様に、ＡＣＴコマンドが入力され任意のバンクがアクティブとなり、信号ＡＣＴ＿１が活性化されて「Ｈ」レベルとなる。
ＡＣＴ＿１が「Ｈ」レベルにて入力されることにより、電源電圧ジェネレータ２００は駆動状態となる。また、制御信号ＣＬ＿１が「Ｈ」レベルにて入力されているため、アンド回路２０３は信号ＡＣＴ＿１が「Ｈ」レベルであり、２入力のもう一方にも「Ｈ」レベルが入力されているため、信号ＡＣＴ＿２を「Ｈ」レベルとして出力する。このため、電源電圧ジェネレータ２０１は停止状態から駆動状態に遷移する。
すなわち、モードレジスタ１１０に書き込まれたＣＡＳレイテンシの数が閾値以上の「６」となると、ＣＡＳレイテンシの数が閾値未満である場合に動作していた電源電圧ジェネレータ２００、２０２に加え、アンド回路２０３から信号ＡＣＴ＿２が「Ｈ」レベルにて出力されることにより、閾値以上となった場合に対応して設けられた電源電圧ジェネレータ２０１を新たに駆動させることになる。
【００３３】
したがって、電源電圧回路１５０、１５１に入力されているＡＣＴ＿１が活性化されて「Ｈ」レベルとなり、内部周波数が高いとするＣＡＳレイテンシの数が設定されている場合、電源ジェネレータ２００と、電源電圧ジェネレータ２０１と、電源電圧ジェネレータ２０２との全てが動作し、電流Ｉ＿１、電流Ｉ＿２及び電流Ｉ＿３とを加算した電流を内部降圧周辺回路及び入出力回路１１４などに対して供給し、内部周波数が高い場合の電流消費に対応した電流の供給が行われる。
【００３４】
次に、時刻ｔ６において、プリチャージコマンドＰＲＥが入力され、信号ＡＣＴ＿１が「Ｈ」レベルから「Ｌ」レベルに遷移する。
これにより、電源電圧回路１５０、１５１において、電源電圧ジェネレータ２００及び２０１が駆動状態から停止状態に遷移し、電流Ｉ＿３のみが供給され、電流量がスタンバイ状態に制限される。
【００３５】
上述したように、本実施形態においては、バンクの活性の有無、ＣＡＳレイテンシの数（６以上か、または未満か）により、以下のように電流の供給状態が制御される。
（１）バンクが活性化されていない場合
ＣＡＳレイテンシの数によらず、電源電圧ジェネレータ２０２のみが駆動状態となり、電流Ｉ＿３のみの電流量が内部降圧周辺回路及び入出力回路１１４などに供給される。
（２）バンクが活性化され、ＣＡＳレイテンシが６未満の場合
電源電圧ジェネレータ２００及び２０２の２つが駆動し、電流Ｉ＿１と電流Ｉ＿３との加算した電流量が内部降圧周辺回路及び入出力回路１１４などに供給される。
（３）バンクが活性化され、ＣＡＳレイテンシが６以上の場合
電源電圧ジェネレータ２００、２０１及び２０２の３つが駆動し、電流Ｉ＿１と電流Ｉ＿２と電流Ｉ＿３との加算した電流量が内部降圧周辺回路及び入出力回路１１４などに供給される。
【００３６】
本実施形態においては、予めシミュレーションお及び実験等にて測定し、ＣＡＳレイテンシの数によりそれぞれ必要な電流消費を求め、複数の電源電圧ジェネレータの出力する電流量をそれぞれ設定している。
すなわち、電源電圧ジェネレータ２０２は、スタンバイ状態の際に内部降圧周辺回路及び入出力回路１１４などに供給するために必要な電流量を出力する電流容量にて構成されている。
電源電圧ジェネレータ２００は、バンクが活性化された状態において、上記電源電圧ジェネレータ２０２の出力する電流量に加え、ＣＡＳレイテンシの数がある値（ＣＬ＝６）未満まで満足する電流量を出力する電流容量にて構成されている。
電源電圧ジェネレータ２０１は、バンクが活性化された状態において、上記電源電圧ジェネレータ２０２の出力する電流量と、電源電圧ジェネレータ２００の出力する電流量に加えることで、最も内部周波数が高い場合に必要な電流量を出力する電流容量にて構成されている。
【００３７】
上述したように、本実施形態においては、半導体記憶装置の動作状態（バンクがアクセスされておらずスタンバイ状態、バンクがアクセスされているがＣＡＳレイテンシの数が閾値より少なく周波数が低い状態、バンクがアクセスされてＣＡＳレイテンシの数が閾値より多く周波数が高い状態）それぞれに区分し、区分された状態に対応して動作する電源電圧ジェネレータを設定しており、状態に応じて駆動状態を切り替えるようにしている。
また、閾値となるＣＡＳレイテンシの数は任意に設定することができるが、例えば、消費電流量が急激に増加したＣＡＳレイテンシの数を閾値として設定することが考えられる。
また、スタンバイ状態の消費電流と、最大の内部周波数における消費電流との中間となる電流となるＣＡＳレイテンシの数に設定するようにしてもよい。
【００３８】
上述した本実施形態の構成により、バンクが活性化されているか否か、及びＣＡＳレイテンシの数により、各バンクに供給する電流量を、必要な電流消費に対応して供給することができ、不必要な電流を生成させないために、低消費電力化を実現することができる。
また、本実施形態においては、予めシミュレーションお及び実験等にて測定し、ＣＡＳレイテンシの数によりそれぞれ必要な電流を供給するようにしているため、特別な回路を増加させる必要がなく、半導体記憶装置の面積を増加させずに、低消費電力化を実現することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態による半導体記憶装置の構成例を示すブロック図である。
【図２】図２における電源電圧回路１５０、１５１の構成を説明するブロック図である。
【図３】図２の電源電圧ジェネレータ２００、２０１及び２０２の回路例の構成を説明する概念図である。
【図４】図２のＭＲＳ＿ＣＬ３００の構成を説明するブロック図である。
【図５】検出部６００において、入力されるＣＡＳレイテンシの設定値と、出力する制御信号ＣＬ＿１の出力状態との対応を示すテーブルである。
【図６】図１におけるＣＡＳレイテンシの数における電源ジェネレータの数の制御を説明するタイミングチャートである。
【符号の説明】
【００４０】
１００…クロック発生器
１０２…コマンドデコーダ
１０４…コントロールロジック
１０６…ロウアドレスバッファ
１０８…カラムアドレスバッファ
１１０…モードレジスタ
１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄ…バンク
１１２…データコントロールロジック
１１４…入出力回路
１１６…ロウデコーダ
１１８…センスアンプ
１２０…カラムデコーダ
１５０、１５１…電源電圧回路
２００，２０１，２０２…電源電圧ジェネレータ
２０３，５０１，５０４…アンド回路
３００…ＭＲＳ＿ＣＬ
５００…論理回路
５０２，５０３…ノア回路
６００…検出部
６０１…インバータ
６０２，６０３，６０４…ナンド回路
Ｎ１，Ｎ２，Ｎ３…ｎ型トランジスタ（ｎチャネル型ＭＯＳトランジスタ）
Ｐ１，Ｐ２…ｐ型トランジスタ（ｐチャネル型ＭＯＳトランジスタ）
【図１】
2009181638.tif 000003
【図２】
2009181638.tif 000004
【図３】
2009181638.tif 000005
【図４】
2009181638.tif 000006
【図５】
2009181638.tif 000007
【図６】
2009181638.tif 000008
【手続補正書】
【提出日】平成20年11月27日(2008.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置の外部コマンド入力からデータの入出力までの遅れを既定するレイテンシ値を含むデータの書き込み及び読み出しにおける動作モードを設定するため、動作開始時に内部のモードレジスタに対して前記動作モードを示すデータを書き込む半導体記憶装置において、
内部回路を駆動させる電力を供給する複数の電源電圧ジェネレータと、
前記レイテンシ値により、駆動する前記電源電圧ジェネレータの数を制御する制御部と、を有する半導体記憶装置。
【請求項２】
前記制御部が前記電源電圧ジェネレータのいずれを動作させるかを示す閾値として、予め設定した前記レイテンシ値の数を記憶していることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部が、モードレジスタに書き込まれた前記レイテンシ値の数が前記閾値以上の場合、前記レイテンシ値の数が前記閾値未満である場合に比較し、動作させる前記電源電圧ジェネレータの数を増加させることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記制御部がモードレジスタに書き込まれた前記レイテンシ値の数が前記閾値以上となると、前記レイテンシ値の数が前記閾値未満である場合に動作していた電源電圧ジェネレータに加え、前記閾値以上となった場合に対応して設けられた他の電源電圧ジェネレータを新たに駆動させることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記制御部が前記レイテンシ値の数に加え、自身の配置されているバンクに対するアクセスの有無により駆動する前記電源電圧ジェネレータの数を制御することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記複数の電源電圧ジェネレータは、
第１の電源電圧を生成し、周辺回路に前記電力を供給する第１グループの電源電圧ジェネレータと、
第２の電源電圧を生成し、入出力回路に前記電力を供給する第２グループの電源電圧ジェネレータとを備えることを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記複数の電源電圧ジェネレータは、
前記半導体記憶装置の活性化時に動作する第１の電源電圧ジェネレータと、
前記活性化に加えて、前記レイテンシ値に応じて動作する第２の電源電圧ジェネレータとを含み、
前記第１と第２の電源電圧ジェネレータのそれぞれの出力が共通に接続されている、ことを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項８】
前記複数の電源電圧ジェネレータは、
更に、スタンバイ時に動作する第３の電源電圧ジェネレータとを含み、
前記第１、第２と第３の電源電圧ジェネレータのそれぞれの出力が共通に接続されている、ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第１と第２の電源電圧ジェネレータとで構成され、第１の電源電圧を生成し、周辺回路に前記電力を供給する第１の電源電圧回路と、
前記第１と第２の電源電圧ジェネレータとで構成され、第２の電源電圧を生成し、入出力回路に前記電力を供給する第２の電源電圧回路と、を備えることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
前記レイテンシ値の数を検出する検出部を更に備え、
前記制御部が、前記検出部で検出された前記レイテンシ値の数により、駆動する前記電源電圧ジェネレータの数を制御することを特徴とする請求項７から請求項９のいずれかに記載の半導体記憶装置。
【請求項１１】
半導体記憶装置の活性化時に動作する第１の電源電圧ジェネレータと、
前記活性化に加えて、半導体装置のコマンド入力からデータの入出力までの遅れを既定するレイテンシ値に応じて動作する第２の電源電圧ジェネレータと、
を備え、
前記第１と第２の電源電圧ジェネレータのそれぞれの出力が共通に接続されている半導体記憶装置。
【請求項１２】
半導体記憶装置のスタンバイ時に動作する第３の電源電圧ジェネレータをさらに備え、
前記第１、第２及び第３の電源電圧ジェネレータのそれぞれの出力が共通に接続されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記レイテンシ値を保持するレイテンシレジスタを更に備え、
外部コマンドが入力されることにより、入力される前記レイテンシ値が前記レイテンシレジスタへ設定されることを特徴とする請求項１１または請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第１と第２の電源電圧ジェネレータとで構成され、第１の電源電圧を生成し、周辺回路に前記電力を供給する第１の電源電圧回路と、
前記第１と第２の電源電圧ジェネレータとで構成され、第２の電源電圧を生成し、入出力回路に前記電力を供給する第２の電源電圧回路と、
を備えることを特徴とする請求項１１から請求項１３のいずれかに記載の半導体記憶装置。
【請求項１５】
前記レイテンシ値の数を検出する検出部と、
検出された前記レイテンシ値の数により、駆動する前記電源電圧ジェネレータの数を制御する制御部と
を更に備えることを特徴とする請求項１１から請求項１４のいずれかに記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の半導体記憶装置は、半導体装置の外部コマンド入力からデータの入出力までの遅れを既定するレイテンシ値を含むデータの書き込み及び読み出しにおける動作モードを設定するため、動作開始時に内部のモードレジスタに対して前記動作モードを示すデータを書き込む半導体記憶装置において、内部回路を駆動させる電力を供給する複数の電源電圧ジェネレータと、前記レイテンシ値により、駆動する前記電源電圧ジェネレータの数を制御する制御部（アンド回路２０３、モードレジスタ１１０のＣＡＳレイテンシの数が設定される部分、バンクを活性化させる回路などの機能から構成されている）と、を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の半導体記憶装置は、前記制御部が前記電源電圧ジェネレータのいずれを動作させるかを示す閾値として、予め設定した前記レイテンシ値の数を記憶していることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の半導体記憶装置は、前記制御部が、モードレジスタに書き込まれた前記レイテンシ値の数が前記閾値以上の場合、前記レイテンシ値の数が前記閾値未満である場合に比較し、動作させる前記電源電圧ジェネレータの数を増加させることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の半導体記憶装置は、前記制御部がモードレジスタに書き込まれた前記レイテンシ値の数が前記閾値以上となると、前記レイテンシ値の数が前記閾値未満である場合に動作していた電源電圧ジェネレータに加え、前記閾値以上となった場合に対応して設けられた他の電源電圧ジェネレータを新たに駆動させることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の半導体記憶装置は、前記制御部が前記レイテンシ値の数に加え、自身の配置されているバンクに対するアクセスの有無により駆動する前記電源電圧ジェネレータの数を制御することを特徴とする。
本発明の半導体記憶装置は、前記複数の電源電圧ジェネレータが、第１の電源電圧を生成し、周辺回路に前記電力を供給する第１グループの電源電圧ジェネレータと、第２の電源電圧を生成し、入出力回路に前記電力を供給する第２グループの電源電圧ジェネレータとを備えることを特徴とする。
本発明の半導体記憶装置は、前記複数の電源電圧ジェネレータが、前記半導体記憶装置の活性化時に動作する第１の電源電圧ジェネレータと、前記活性化に加えて、前記レイテンシ値に応じて動作する第２の電源電圧ジェネレータとを含み、前記第１と第２の電源電圧ジェネレータのそれぞれの出力が共通に接続されている、ことを特徴とする。
本発明の半導体記憶装置は、前記複数の電源電圧ジェネレータが、更に、スタンバイ時に動作する第３の電源電圧ジェネレータとを含み、前記第１、第２と第３の電源電圧ジェネレータのそれぞれの出力が共通に接続されている、ことを特徴とする。
本発明の半導体記憶装置は、前記第１と第２の電源電圧ジェネレータとで構成され、第１の電源電圧を生成し、周辺回路に前記電力を供給する第１の電源電圧回路と、前記第１と第２の電源電圧ジェネレータとで構成され、第２の電源電圧を生成し、入出力回路に前記電力を供給する第２の電源電圧回路と、を備えることを特徴とする。
本発明の半導体記憶装置は、前記レイテンシ値の数を検出する検出部を更に備え、前記制御部が、前記検出部で検出された前記レイテンシ値の数により、駆動する前記電源電圧ジェネレータの数を制御することを特徴とする。
本発明の半導体記憶装置は、半導体記憶装置の活性化時に動作する第１の電源電圧ジェネレータと、前記活性化に加えて、半導体装置のコマンド入力からデータの入出力までの遅れを既定するレイテンシ値に応じて動作する第２の電源電圧ジェネレータと、を備え、前記第１と第２の電源電圧ジェネレータのそれぞれの出力が共通に接続されている。
本発明の半導体記憶装置は、半導体記憶装置のスタンバイ時に動作する第３の電源電圧ジェネレータをさらに備え、前記第１、第２及び第３の電源電圧ジェネレータのそれぞれの出力が共通に接続されていることを特徴とする。
本発明の半導体記憶装置は、前記レイテンシ値を保持するレイテンシレジスタを更に備え、外部コマンドが入力されることにより、入力される前記レイテンシ値が前記レイテンシレジスタへ設定されることを特徴とする。
本発明の半導体記憶装置は、前記第１と第２の電源電圧ジェネレータとで構成され、第１の電源電圧を生成し、周辺回路に前記電力を供給する第１の電源電圧回路と、前記第１と第２の電源電圧ジェネレータとで構成され、第２の電源電圧を生成し、入出力回路に前記電力を供給する第２の電源電圧回路と、を備えることを特徴とする。
本発明の半導体記憶装置は、前記レイテンシ値の数を検出する検出部と、検出された前記レイテンシ値の数により、駆動する前記電源電圧ジェネレータの数を制御する制御部とを更に備えることを特徴とする。