(57)【要約】【課題】入力信号に重畳されるノイズの除去可能な期間を可変させつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行う。【解決手段】ノイズ除去回路ＮＵ１、ＮＤ１は、外部クロック信号ＣＫＯが入力されるかどうかを監視し、外部クロック信号ＣＫＯが入力される場合には、グリッチノイズを除去するためのフィルタ期間を規定するクロック信号として外部クロック信号ＣＫＯを使用し、外部クロック信号ＣＫＯが入力されない場合には、グリッチノイズを除去するためのフィルタ期間を規定するクロック信号として内部クロック信号を使用する。【選択図】      図１
2009183059.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作することで前記入力信号に重畳されたグリッチノイズを阻止するグリッチノイズ阻止部と、
外部入力に基づいて、前記クロック信号の周期を可変させるクロック周期可変部とを備えることを特徴とするノイズ除去回路。
【請求項２】
前記グリッチノイズ阻止部は、
前記クロック信号に同期して動作し、前記入力信号が初段に入力されるＮ（Ｎは正の整数）段構成のシフトレジスタと、
前記シフトレジスタの各段の出力の論理がいずれも“１”になった時に論理出力を“０”から“１”に反転させる第１の論理素子と、
前記シフトレジスタの各段の出力の論理がいずれも“０”になった時に論理出力を“１”から“０”に反転させる第２の論理素子と、
前記第１の論理素子の論理が“０”から“１”に反転した時に論理出力を“０”から“１”に反転させ、前記第２の論理素子の論理が“１”から“０”に反転した時に論理出力を“１”から“０”に反転させる第３の論理素子とを備えることを特徴とする請求項１記載のノイズ除去回路。
【請求項３】
前記クロック周期可変部は、
前記クロック信号を内部で生成する内部クロック生成部と、
外部から入力されるクロック信号の有無を検出する外部クロック検出部と、
前記外部から入力されるクロック信号がある場合には、前記外部から入力されるクロック信号を前記グリッチノイズ阻止部に供給し、前記外部から入力されるクロック信号がない場合には、前記内部で生成されたクロック信号を前記グリッチノイズ阻止部に供給するクロック切替部とを備えることを特徴とする請求項１または２記載のノイズ除去回路。
【請求項４】
前記外部からクロック信号を入力する端子は、電源電位にプルアップまたは接地電位にプルダウンされていることを特徴とする請求項３記載のノイズ除去回路。
【請求項５】
前記外部クロック検出部は、
前記外部から入力されたクロック信号の低域成分を抽出する低域通過フィルタと、
前記低域通過フィルタにて抽出された成分の振幅が所定範囲内かどうかを判定する振幅判定回路とを備え、
前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にある場合、外部から入力されたクロック信号があると判断し、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にない場合、外部から入力されたクロック信号がないと判断することを特徴とする請求項３または４記載のノイズ除去回路。
【請求項６】
前記外部クロック検出部は、前記外部からのクロック信号が入力されるリトリガラブルモノマルチバイブレータを備え、
前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にある場合、外部から入力されたクロック信号があると判断し、前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にない場合、外部から入力されたクロック信号がないと判断することを特徴とする請求項３または４記載のノイズ除去回路。
【請求項７】
クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、
前記入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、
前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とする絶縁トランスを用いた信号伝送回路。
【請求項８】
負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された制御信号を前記制御回路側から前記駆動回路側に伝送する絶縁トランスとを備えることを特徴とする電力変換装置。
【請求項９】
負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、
前記制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、
前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とすることを特徴とする電力変換装置。
【請求項１０】
負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、
前記制御信号の立ち上がりエッジに応じたパルス信号を前記駆動回路側に伝送するセット用絶縁トランスと、
前記制御信号の立ち下がりエッジに応じたパルス信号を前記駆動回路側に伝送するリセット用絶縁トランスと、
前記セット用絶縁トランスの２次巻線および前記リセット用絶縁トランスの２次巻線に発生する電圧パルスに基づいて前記パルス信号を前記駆動回路側で復元する復元回路とを備えることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置に関し、特に、空芯型絶縁トランスを介してスイッチング素子に信号を伝送する方法に適用して好適なものである。
【背景技術】
【０００２】
近年の車両機器では、高効率化および省エネ対策を図るために、駆動力を生む電動機の駆動システムに、昇降圧コンバータおよびインバータの搭載が行われている。
図９は、従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
図９において、車両駆動システムには、昇降圧コンバータ１１０２に電力を供給する電源１１０１、電圧の昇降圧を行う昇降圧コンバータ１１０２、昇降圧コンバータ１１０２から出力された電圧を３相電圧に変換するインバータ１１０３および車両を駆動する電動機１１０４が設けられている。なお、電源１１０１は、架線からの給電電圧または直列接続されたバッテリーから構成することができる。
【０００３】
そして、車両駆動時には、昇降圧コンバータ１１０２は、電源１１０１の電圧（例：２８０Ｖ）を電動機１１０４の駆動に適した電圧（例：７５０Ｖ）に昇圧し、インバータ１１０３に供給する。そして、スイッチング素子をオン／オフ制御することにより、昇降圧コンバータ１１０２にて昇圧された電圧を３相電圧に変換して、電動機１１０４の各相に電流を流し、スイッチング周波数を制御することで車両の速度を変化させることができる。
【０００４】
一方、車両の制動時には、インバータ１１０３は、電動機１１０４の各相に生じる電圧に同期してスイッチング素子をオン／オフ制御することにより、整流動作を行い、直流電圧に変換してから、昇降圧コンバータ１１０２に供給する。そして、昇降圧コンバータ１１０２は、電動機１１０４から生じる電圧（例：７５０Ｖ）を電源１１０１の電圧（例：２８０Ｖ）に降圧して電力の回生動作を行うことができる。
【０００５】
図１０は、図９の昇降圧コンバータの概略構成を示すブロック図である。
図１０において、昇降圧コンバータ１１０２には、エネルギーの蓄積を行うリアクトルＬ、電荷の蓄積を行うコンデンサＣ、インバータ１１０３に流入する電流を通電および遮断するスイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通および非導通を指示する制御信号をそれぞれ生成する制御回路１１１１、１１１２が設けられている。
【０００６】
そして、スイッチング素子ＳＷ１、ＳＷ２は直列に接続されるとともに、スイッチング素子ＳＷ１、ＳＷ２の接続点には、リアクトルＬを介して電源１１０１が接続されている。ここで、スイッチング素子ＳＷ１には、制御回路１１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）１１０５が設けられ、ＩＧＢＴ１１０５に流れる電流と逆方向に電流を流すフライホイールダイオードＤ１がＩＧＢＴ１１０５に並列に接続されている。
【０００７】
また、スイッチング素子ＳＷ２には、制御回路１１１２からの制御信号に従ってスイッチング動作を行うＩＧＢＴ１１０６が設けられ、ＩＧＢＴ１１０６に流れる電流と逆方向に電流を流すフライホイールダイオードＤ２がＩＧＢＴ１１０６に並列に接続されている。そして、ＩＧＢＴ１１０６のコレクタは、コンデンサＣおよびインバータ１１０３の双方に接続されている。
【０００８】
図１１は、昇圧動作時に図１０のリアクトルＬに流れる電流の波形を示す図である。
図１１において、昇圧動作では、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオン（導通）すると、ＩＧＢＴ１１０５を介してリアクトルＬに電流Ｉが流れ、ＬＩ２／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオフ（非導通）すると、スイッチング素子ＳＷ２のフライホイールダイオードＤ２に電流が流れ、リアクトルＬに蓄えられたエネルギーがコンデンサＣに送られる。
【０００９】
一方、降圧動作では、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオン（導通）すると、ＩＧＢＴ１１０６を介してリアクトルＬに電流Ｉが流れ、ＬＩ２／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオフ（非導通）すると、スイッチング素子ＳＷ１のフライホイールダイオードＤ１に電流が流れ、リアクトルＬに蓄えられたエネルギーが電源１１０１へ回生される。
【００１０】
ここで、フライホイールダイオードＤ２（昇圧動作の場合）またはスイッチング素子２のＩＧＢＴ１１０６（降圧動作の場合）のオン時比率（ＯＮ  Ｄｕｔｙ）を変更することで、昇降圧の電圧を調整することが可能であり、概略の電圧値は以下の（１）式にて求めることができる。
ＶＬ／ＶＨ＝ＯＮ  Ｄｕｔｙ（％）                                          （１）
ただし、ＶＬは電源１１０１の電圧、ＶＨはコンデンサＣの電圧、ＯＮ  ＤｕｔｙはフライホイールダイオードＤ２（昇圧動作の場合）またはスイッチング素子ＳＷ２（降圧動作の場合）のスイッチング周期に対する導通期間の割合である。
【００１１】
ここで、実際には負荷の変動、電源電圧ＶＬの変動などがあるので、電圧ＶＨ，ＶＬを監視し、昇降圧された電圧が目標値となるように、オン時比率（ＯＮ  Ｄｕｔｙ）の制御が行われている。
また、車体筐体に接地される制御回路１１１１、１１１２側は低圧系であり、スイッチング素子ＳＷ１、ＳＷ２に接続されるアーム側は高圧系となる。このため、スイッチング素子ＳＷ１、ＳＷ２の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、絶縁トランスを用いて電気的に絶縁しながら、アーム側と制御回路１１１１、１１１２との間で信号の授受が行われる。
【００１２】
そして、絶縁トランスによる信号伝送では、１次巻線に流れる電流の微分に相当する電圧が得られるので、ロジック信号を伝送する場合には、キャリア信号伝送方式または状態遷移信号伝送方式にいる信号処理が行われる。
ここで、キャリア信号伝送方式では、伝送されるロジック信号の論理に基づいて振幅変調された高周波キャリア信号にて１次巻線を励磁し、２次巻線の出力電圧をローパスフィルタにて平滑してロジック信号が取り出される。
【００１３】
状態遷移信号伝送方式では、伝送されるロジック信号の状態遷移（ロジック信号の立ち上がりエッジおよび立ち下がりエッジ）を検出し、ロジック信号の立ち上がりでパルスを伝送するセット用絶縁トランスから得られるパルス信号でフリップフロップをセットし、ロジック信号の立ち下がりでパルスを伝送するリセット用絶縁トランスから得られるパルス信号でフリップフロップをリセットすることで、ロジック信号の状態が取り出される。
【００１４】
一方、微細加工技術を適用して形成された絶縁トランスは、銅線を用いた巻線型トランスに比べて、巻線の導体断面積が小さく、許容直流電流は遥かに少ない。この許容直流電流は、電流が流れることによって巻線の導体抵抗により発生する消費電力に起因して発生するジュール熱に応じて規定されている。このため、微細加工技術を適用して形成された絶縁トランスを用いる場合、絶縁トランスに電流を流す期間を短くして電流を流すことにより、平均電流を許容直流電流以下にする必要がある。
ここで、キャリア信号伝送方式では、ロジック信号がハイレベルの期間に常にキャリア信号にて絶縁トランスが励磁され、絶縁トランスの巻線抵抗による発熱を抑えることができないことから、微細加工技術を適用して形成された絶縁トランスによる信号伝送では状態遷移信号伝送方式を用いることが提案されている。
【００１５】
図１２は、空芯型絶縁トランスに適用される信号伝送回路の回路構成を示す図、図１３は、図１２の信号伝送回路の各部の信号波形を示す図である。
図１２および図１３において、信号伝送回路には、入力信号の立ち上がりエッジおよび立ち下がりエッジを検出する変換回路ＫＵ０、入力信号の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスＴＬ１およびパルス信号の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスＴＬ２が設けられている。
【００１６】
そして、変換回路ＫＵ０において、抵抗Ｒ１の一端はコンデンサＣ１を介して接地されるとともに、排他的論理和回路Ｕ１Ａの一方の入力端子に接続され、抵抗Ｒ１の他端は信号源Ｇに接続されている。また、排他的論理和回路Ｕ１Ａの他方の入力端子には信号源Ｇが接続される。また、否定論理積回路Ｕ３Ａの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ａの他方の入力端子には信号源Ｇが接続されている。さらに、否定論理積回路Ｕ３Ｂの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ｂの他方の入力端子には、インバータＵ２Ｂを介して信号源Ｇが接続されている。
【００１７】
また、セット用絶縁トランスＴＬ１には１次巻線Ｍ１および２次巻線Ｍ２が設けられ、リセット用絶縁トランスＴＬ２には１次巻線Ｍ３および２次巻線Ｍ４が設けられている。
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の両端はダイオードＤ１を介して接続されるとともに、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の一端は、Ｎチャンネル電界効果型トランジスタＴｒ１のドレインに接続され、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の他端は電源電位ＶＣＣ１に接続されている。
【００１８】
また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の両端はダイオードＤ２を介して接続されるとともに、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の一端は、Ｎチャンネル電界効果型トランジスタＴｒ２のドレインに接続され、セット用絶縁トランスＴＬ２の１次巻線Ｍ１の他端は電源電位ＶＣＣ１に接続されている。
そして、否定論理積回路Ｕ３Ａの出力端子はインバータＵ２Ｃを介してＮチャンネル電界効果型トランジスタＴｒ１のゲートに接続されるとともに、否定論理積回路Ｕ３Ｂの出力端子はインバータＵ２Ｄを介してＮチャンネル電界効果型トランジスタＴｒ２のゲートに接続されている。
【００１９】
そして、演算増幅器Ｕ４Ａの反転入力端子は、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の一端に接続されるとともに、抵抗Ｒ３を介して電源電位ＶＣＣ２に接続され、演算増幅器Ｕ４Ａの非反転入力端子は、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の他端に接続されるとともに、抵抗Ｒ２を介して接地されている。
また、演算増幅器Ｕ４Ｂの非反転入力端子は、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の一端に接続されるとともに、抵抗Ｒ５を介して電源電位ＶＣＣ２に接続され、演算増幅器Ｕ４Ｂの反転入力端子は、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の他端に接続されるとともに、抵抗Ｒ４を介して接地されている。
【００２０】
また、演算増幅器Ｕ４Ａの出力端子はフリップフロップＵ５Ａのクロック端子ＣＬＫに接続され、演算増幅器Ｕ４Ｂの出力端子はフリップフロップＵ５Ａのリセット端子ＣＬＲに接続されている。また、フリップフロップＵ５Ａの入力端子Ｄは電源電位ＶＣＣ２に接続されるとともに、フリップフロップＵ５Ａの非反転出力端子Ｑは抵抗Ｒ６を介して接地されている。
【００２１】
そして、信号源Ｇにて生成された入力信号Ｓ１（図１３（ａ））が変換回路ＫＵ０に入力されると、抵抗Ｒ１およびコンデンサＣ１からなる遅延回路にて遅延させられ、入力信号Ｓ１と、この入力信号Ｓ１を遅延させた信号とが排他的論理和回路Ｕ１Ａに入力される。そして、排他的論理和回路Ｕ１Ａにてこれらの信号の排他論理和がとられることにより、入力信号Ｓ１の論理値“０”から論理値“１”への立ち上がりエッジまたは論理値“１”から論理値“０”への立ち下がりエッジに同期したエッジ信号Ｓ３が抽出される（図１３（ｂ））。そして、このエッジ信号Ｓ３は否定論理積回路Ｕ３Ａ、Ｕ３Ｂに入力されるとともに、否定論理積回路Ｕ３Ａには入力信号Ｓ１が入力され、否定論理積回路Ｕ３ＢにはインバータＵ２Ｂを介して入力信号Ｓ１が入力される。
【００２２】
そして、時刻ｔ０１、ｔ０３において、否定論理積回路Ｕ３Ａにてエッジ信号Ｓ３と入力信号Ｓ１との否定論理積がとられ、さらにインバータＵ２Ｃにより反転されることにより、立ち上がりエッジパルスＳ４が生成されるとともに（図１３（ｃ））、時刻ｔ０２、ｔ０４において、論理積回路Ｕ３Ｂにてエッジ信号Ｓ３と入力信号Ｓ１の反転信号との否定論理積がとられ、さらにインバータＵ２Ｄにより反転されることにより、立ち下がりエッジパルスＳ５が生成される（図１３（ｄ））。
【００２３】
そして、否定論理積回路Ｕ３ＡおよびインバータＵ２Ｃにて生成された立ち上がりエッジパルスＳ４はＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力されるとともに、否定論理積回路Ｕ３ＢおよびインバータＵ２Ｄにて生成された立ち下がりエッジパルスＳ５はＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力され、入力信号Ｓ１の立ち上がりと立ち下がりとでは、セット用絶縁トランスＴＬ１の１次巻線Ｍ１およびリセット用絶縁トランスＴＬ２の１次巻線Ｍ３に流れるパルス電流のタイミングが互いに異なるような動作を行うことができる。
【００２４】
そして、立ち上がりエッジパルスＳ４がＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力されると、Ｎチャンネル電界効果型トランジスタＴｒ１がオンし、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁される。また、立ち下がりエッジパルスＳ５２がＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力されると、Ｎチャンネル電界効果型トランジスタＴｒ２がオンし、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁される。
【００２５】
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁されると、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に起電力が発生し、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に発生した起電力は、演算増幅器Ｕ４Ａに導かれる。また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁されると、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に起電力が発生し、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に発生した起電力は、演算増幅器Ｕ４Ｂに導かれる。
【００２６】
そして、入力信号Ｓ１の立ち上がりエッジでは、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の端子電圧のレベルの変化に伴って、演算増幅器Ｕ４ＡからパルスＳ１４が送出され（図１３（ｅ））、入力信号Ｓ１の立ち下がりエッジでは、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の端子電圧のレベルの変化に伴って、演算増幅器Ｕ４ＢからパルスＳ１５が送出される（図１３（ｆ））。そして、これらのパルスＳ１４、Ｓ１５がフリップフロップＵ５Ａに入力されると、演算増幅器Ｕ４ＡからのパルスＳ１４にてフリップフロップＵ５Ａがセットされるとともに、演算増幅器Ｕ４ＢからのパルスＳ１５にてフリップフロップＵ５Ａがリセットされ、送信側の入力信号Ｓ１が復元された出力信号Ｓ１６がフリップフロップＵ５Ａから出力される。
【００２７】
図１０のＩＧＢＴ１１０５、１１０６などに流れる主回路電流は通常運転時には最大でも２５０Ａ程度であるが、例えば、車両の発進時や空転後の負荷などでは、９００Ａ以上流れる場合がある。そして、このような大電流を伴うスイッチングによる磁界変化に起因するノイズが図１２の信号伝送回路の入力信号Ｓ１に重畳すると、図１０の昇降圧コンバータの誤動作を引き起こすという問題があった。
【００２８】
図１４は、主回路電流の変化によって誘導されたノイズが重畳された伝送信号波形を示す図である。
図１４において、下アーム側のＩＧＢＴ１１０５が導通してＩＧＢＴ１１０５に流れる電流Ｉｃが０Ａから６００Ａに変化している間に、この電流Ｉｃの変化の時間微分に相当する電圧波形がノイズ（グリッチノイズ）として信号伝送回路の入力信号Ｓ１に重畳しているのが判る（領域Ｒ１）。なお、図中のＶｃｅはＩＧＢＴ１１０５のコレクタ・エミッタ間電圧である。
ここで、特許文献１には、複数のＤフリップフロップと２個のナンドゲートおよび１個のＲＳフリップフロップを用いてデータ信号に含まれる雑音を除去する雑音除去回路を構成することで、ローパスフィルタを用いることなく、構成が簡単で低コスト化とＩＣ化を容易に実現できるようにする方法が開示されている。
【００２９】
図１５は、従来の雑音除去回路が適用された信号伝送回路の概略構成を示すブロック図である。
図１５において、雑音除去回路には、内部クロック発生部１２１、Ｎ段（図１５の例では４段）のシフトレジスタＦ１１〜Ｆ１４、論理積演算素子１２４、論理和演算素子１２５およびＤ型フリップフロップ１２６が設けられている。
ここで、Ｎ段のシフトレジスタＦ１１〜Ｆ１４は縦属接続され、内部クロック発生部１２１の出力端子はシフトレジスタＦ１１〜Ｆ１４のクロック端子に接続され、シフトレジスタＦ１１〜Ｆ１４各段の出力端子Ｑは論理積演算素子１２４および論理和演算素子１２５に接続されている。また、論理積演算素子１２４の出力端子はＤ型フリップフロップ１２６のクロック端子に接続され、論理和演算素子１２５の出力端子はＤ型フリップフロップ１２６のクリア端子に接続され、Ｄ型フリップフロップ１２６の入力端子Ｄは電源電位Ｖｃｃにプルアップ接続されている。
【００３０】
なお、内部クロック発生部１２１は、水晶発振子またはコンデンサと抵抗とインバータ素子を組み合わせたＣＲ発振回路などから構成される自励発振回路を用いることができ、周波数Ｆは２０〜５０ＭＨｚに設定することができる。また、シフトレジスタＦ１１〜Ｆ１４には、Ｄ型フリップフロップまたはＪＫフリップフロップなどを用いることができる。
そして、入力信号Ｓ４１は初段のシフトレジスタＦ１１の入力端子Ｄに入力されるとともに、内部クロック発生部１２１にて発生されたクロック信号Ｓ４２はシフトレジスタＦ１１〜Ｆ１４のクロック端子に入力される。そして、入力信号Ｓ４１がクロック信号Ｓ４２に同期してシフトレジスタＦ１１〜Ｆ１４にて順次シフトされることで、シフトレジスタＦ１１〜Ｆ１４から出力信号Ｓ４７〜Ｓ５０が出力され、論理積演算素子１２４および論理和演算素子１２５に入力される。
【００３１】
そして、Ｎ段のシフトレジスタＦ１１〜Ｆ１４の各出力が論理積演算素子１２４に入力されているので、入力信号Ｓ４１の“１”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間だけ継続すると、論理値“１”の論理積信号Ｓ５１が論理積演算素子１２４から出力される。また、Ｎ段のシフトレジスタＦ１１〜Ｆ１４の各出力が論理和演算素子１２５に入力されているので、入力信号Ｓ４１の“０”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間だけ継続すると、論理値“０”の論理和信号Ｓ５２が論理和演算素子１２５から出力される。
【００３２】
そして、論理積演算素子１２４からの出力がＤ型フリップフロップ１２６のクロック端子に入力され、論理和演算素子１２５からの出力がＤ型フリップフロップ１２６のクリア端子に入力される。そして、論理積演算素子１２４からの出力が“０”から“１”に変化した時点でＤ型フリップフロップ１２６からの出力が“０”から“１”に変化し、論理和演算素子１２５からの出力が“１”から“０”に変化した時点でＤ型フリップフロップ１２６からの出力が“１”から“０”に変化することで、入力信号Ｓ４１に重畳されたノイズが除去された出力信号Ｓ５３がＤ型フリップフロップ１２６から出力される。
【００３３】
このように、Ｎ段のシフトレジスタＦ１１〜Ｆ１４の出力の論理積および論理和をとることで、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間だけ、論理が変化する入力に反応させないようにすることができ、クリッチパルスによって図１０の昇降圧コンバータが誤動作するのを防止することができる。
なお、汎用素子を用いる場合には、例えば、論理積をとるために、反転素子と論理和素子との組み合わせを用いるようにしてもよく、論理和をとるために、反転素子と論理積素子との組み合わせを用いるようにしてもよい。
【００３４】
図１６は、図１５の信号伝送回路の回路構成を示す図である。
図１６において、内部クロック発生部１２１には、インバータ１３１、抵抗ＲＫ０およびコンデンサＣＫ０が設けられ、インバータ１３１と抵抗ＲＫ０とは並列接続されるとともに、インバータ１３１の入力端子にはコンデンサＣＫ０が接続されている。
また、図１５のシフトレジスタＦ１１〜Ｆ１４としてＪＫフリップフロップ１４１〜１４４が設けられ、図１５のＤ型フリップフロップ１２６の代わりにＪＫフリップフロップ１４７が設けられ、図１５の論理積演算素子１２４として４入力論理積非反転素子１４５が設けられ、図１５の論理和演算素子１２５として４入力論理積反転素子１４６が設けられている。
【００３５】
ここで、ＪＫフリップフロップ１４１〜１４４は縦属接続され、インバータ１３１の出力端子はＪＫフリップフロップ１４１〜１４４のクロック端子に接続され、ＪＫフリップフロップ１４１〜１４４の出力端子Ｑは４入力論理積非反転素子１４５に接続され、ＪＫフリップフロップ１４１〜１４４の反転出力端子Ｑバーは４入力論理積反転素子１４６に接続されている。また、４入力論理積非反転素子１４５の出力端子はＪＫフリップフロップ１４７のクロック端子に接続され、４入力論理積反転素子１４６の出力端子はＪＫフリップフロップ１４７のクリア端子ＣＬＲに接続され、ＪＫフリップフロップ１４７の入力端子Ｊは電源電位Ｖｃｃにプルアップ接続されている。なお、ＪＫフリップフロップの代わりにＤ型フリップフロップを用いるようにしてもよい。
【００３６】
そして、入力信号Ｓ４１は初段のＪＫフリップフロップ１４１の入力端子Ｊに入力されるとともに、内部クロック発生部１２１にて発生されたクロック信号Ｓ４２はＪＫフリップフロップ１４１〜１４４のクロック端子に入力される。そして、入力信号Ｓ４１がクロック信号Ｓ４２に同期してＪＫフリップフロップ１４１〜１４４にて順次シフトされることで、ＪＫフリップフロップ１４１〜１４４から出力信号Ｓ４７〜Ｓ５０が出力され、４入力論理積非反転素子１４５に入力されるとともに、出力信号Ｓ４７〜Ｓ５０の反転信号が４入力論理積反転素子１４６に入力される。
【００３７】
そして、４個のＪＫフリップフロップ１４１〜１４４の各出力が４入力論理積非反転素子１４５に入力されているので、入力信号Ｓ４１の“１”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×ＪＫフリップフロップ１４１〜１４４の段数４の期間だけ継続すると、論理値“１”の論理積信号Ｓ５１が４入力論理積非反転素子１４５から出力される。また、４個のＪＫフリップフロップ１４１〜１４４の反転出力が４入力論理積反転素子１４６に入力されているので、入力信号Ｓ４１の“０”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×ＪＫフリップフロップ１４１〜１４４の段数４の期間だけ継続すると、論理値“０”の論理和信号Ｓ５２が４入力論理積反転素子１４６から出力される。
【００３８】
そして、４入力論理積非反転素子１４５からの出力がＪＫフリップフロップ１４７のクロック端子に入力され、４入力論理積反転素子１４６からの出力がＪＫフリップフロップ１４７のクリア端子ＣＬＫに入力される。そして、４入力論理積非反転素子１４５からの出力が“０”から“１”に変化した時点でＪＫフリップフロップ１４７からの出力が“０”から“１”に変化し、４入力論理積反転素子１４６からの出力が“１”から“０”に変化した時点でＪＫフリップフロップ１４７からの出力が“１”から“０”に変化することで、入力信号Ｓ４１に重畳されたノイズが除去された出力信号Ｓ５３がＪＫフリップフロップ１４７から出力される。
【００３９】
ここで、ＪＫフリップフロップ１４７からの出力が“１”となっている状態で、入力信号Ｓ４１にグリッチ信号が混入し、４入力論理積非反転素子１４５からの出力が“１”→“０”→“１”に変化した場合においても、ＪＫフリップフロップ１４７からの出力は“１”のまま維持される。また、ＪＫフリップフロップ１４７からの出力が“０”となっている状態で、入力信号Ｓ４１にグリッチ信号が混入し、４入力論理積反転素子１４６からの出力が“０”→“１”→“０”に変化した場合においても、ＪＫフリップフロップ１４７からの出力は“０”のまま維持される。このため、入力信号Ｓ４１にグリッチ信号が重畳された場合においても、グリッチ信号が除去された出力信号Ｓ５３をＪＫフリップフロップ１４７から取り出すことができる。
【００４０】
図１７は、図１５の信号伝送回路の各部の信号波形を示すタイミングチャートである。なお、Ａ区間は、入力信号Ｓ４１の立ち上がり時にグリッチパルスが混入した区間、Ｂ区間は、入力信号Ｓ４１にグリッチパルスが混入してない区間、Ｃ区間は、入力信号Ｓ４１の論理値が“１”の途中でグリッチパルスが混入した区間、Ｄ区間は、入力信号Ｓ４１の立ち下がり時にグリッチパルスが混入した区間を示す。
図１７の時刻ｔ５１において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化する。
【００４１】
次に、時刻ｔ５２において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化するとともに、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化する。
次に、時刻ｔ５３において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化する。
【００４２】
次に、時刻ｔ５４において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
次に、時刻ｔ５５において、入力信号Ｓ４１の論理値が“０”から“１”に変化しても、クロック信号Ｓ４２が立ち上がらない場合には、シフトレジスタＦ１１〜Ｆ１４の論理値は以前の状態がそのまま維持される。
【００４３】
次に、時刻ｔ５６において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。
【００４４】
次に、時刻ｔ５７において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
次に、時刻ｔ５８において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。
【００４５】
次に、時刻ｔ５９において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０はいずれも論理値が“１”になる。
そして、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０の論理値がいずれも“１”になると、論理積演算素子１２４の論理積信号Ｓ５１が“０”から“１”に変化し、その変化がＤ型フリップフロップ１２６のクロック端子に伝えられることで、Ｄ型フリップフロップ１２６の出力が“０”から“１”に変化する。
【００４６】
これにより、Ａ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去して、Ｄ型フリップフロップ１２６から出力することができる。なお、Ａ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去する場合、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎによって決まる遅延時間ＤＬ１１だけ、出力信号Ｓ５３は入力信号Ｓ４１に対して遅延する。
【００４７】
次に、時刻ｔ６０において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化する。このため、論理積演算素子１２４の論理積信号Ｓ５１が“１”から“０”に変化し、その変化がＤ型フリップフロップ１２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ１２６の出力は“１”の状態をそのまま維持する。
【００４８】
次に、時刻ｔ６１において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”の状態をそのまま維持するとともに、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化する。
次に、時刻ｔ６２において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化する。
【００４９】
次に、時刻ｔ６３において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。
【００５０】
次に、時刻ｔ６４において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”の状態をそのまま維持する。
【００５１】
次に、時刻ｔ６５において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
次に、時刻ｔ６６において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。
【００５２】
次に、時刻ｔ６７において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０はいずれも論理値が“１”になる。
そして、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０の論理値がいずれも“１”になると、論理積演算素子１２４の論理積信号Ｓ５１が“０”から“１”に変化する。ここで、論理積信号Ｓ５１の変化がＤ型フリップフロップ１２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ１２６の出力は“１”の状態をそのまま維持する。
【００５３】
これにより、Ｃ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去して、Ｄ型フリップフロップ１２６から出力することができる。
次に、時刻ｔ６８において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化する。このため、論理積演算素子１２４の論理積信号Ｓ５１が“１”から“０”に変化し、その変化がＤ型フリップフロップ１２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ１２６の出力は“１”の状態をそのまま維持する。
【００５４】
次に、時刻ｔ６９において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化するとともに、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化する。
次に、時刻ｔ７０において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化する。
【００５５】
次に、時刻ｔ７１において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。
次に、時刻ｔ７２において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
【００５６】
次に、時刻ｔ７３において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化し、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０はいずれも論理値が“０”になる。
そして、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０の論理値がいずれも“０”になると、論理和演算素子１２５の論理和信号Ｓ５２が“１”から“０”に変化し、その変化がＤ型フリップフロップ１２６のクリア端子に伝えられることで、Ｄ型フリップフロップ１２６の出力が“１”から“０”に変化する。
【００５７】
これにより、Ｄ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去して、Ｄ型フリップフロップ１２６から出力することができる。なお、Ｄ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去する場合、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎによって決まる遅延時間ＤＬ１２だけ、出力信号Ｓ５３は入力信号Ｓ４１に対して遅延する。
【特許文献１】特開平４−４９４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００５８】
しかしながら、図１５の雑音除去回路では、入力信号Ｓ４１に混入したグリッチパルスを除去ためのフィルタ期間は、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間で規定される。このため、図１５の雑音除去回路では、入力信号Ｓ４１に混入したグリッチパルスを除去ためのフィルタ期間が固定され、ノイズの種類によってフィルタ期間を長くしたり、制御性の観点からフィルタ期間を短くしたりするといった、遅延時間ＤＬ１１、ＤＬ１２の調整ができず、顧客の利用方法にきめ細かく対応することができないという問題があった。
そこで、本発明の目的は、入力信号に重畳されるノイズの除去可能な期間を可変させつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能なノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置を提供することである。
【課題を解決するための手段】
【００５９】
上述した課題を解決するために、請求項１記載のノイズ除去回路によれば、クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作することで前記入力信号に重畳されたグリッチノイズを阻止するグリッチノイズ阻止部と、外部入力に基づいて、前記クロック信号の周期を可変させるクロック周期可変部とを備えることを特徴とする。
【００６０】
また、請求項２記載のノイズ除去回路によれば、前記グリッチノイズ阻止部は、前記クロック信号に同期して動作し、前記入力信号が初段に入力されるＮ（Ｎは正の整数）段構成のシフトレジスタと、前記シフトレジスタの各段の出力の論理がいずれも“１”になった時に論理出力を“０”から“１”に反転させる第１の論理素子と、前記シフトレジスタの各段の出力の論理がいずれも“０”になった時に論理出力を“１”から“０”に反転させる第２の論理素子と、前記第１の論理素子の論理が“０”から“１”に反転した時に論理出力を“０”から“１”に反転させ、前記第２の論理素子の論理が“１”から“０”に反転した時に論理出力を“１”から“０”に反転させる第３の論理素子とを備えることを特徴とする。
【００６１】
また、請求項３記載のノイズ除去回路によれば、前記クロック周期可変部は、前記クロック信号を内部で生成する内部クロック生成部と、外部から入力されるクロック信号の有無を検出する外部クロック検出部と、前記外部から入力されるクロック信号がある場合には、前記外部から入力されるクロック信号を前記グリッチノイズ阻止部に供給し、前記外部から入力されるクロック信号がない場合には、前記内部で生成されたクロック信号を前記グリッチノイズ阻止部に供給するクロック切替部とを備えることを特徴とする。
【００６２】
また、請求項４記載のノイズ除去回路によれば、前記外部からクロック信号を入力する端子は、電源電位にプルアップまたは接地電位にプルダウンされていることを特徴とする。
また、請求項５記載のノイズ除去回路によれば、前記外部クロック検出部は、前記外部から入力されたクロック信号の低域成分を抽出する低域通過フィルタと、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内かどうかを判定する振幅判定回路とを備え、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にある場合、外部から入力されたクロック信号があると判断し、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にない場合、外部から入力されたクロック信号がないと判断することを特徴とする。
【００６３】
また、請求項６記載のノイズ除去回路によれば、前記外部クロック検出部は、前記外部からのクロック信号が入力されるリトリガラブルモノマルチバイブレータを備え、前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にある場合、外部から入力されたクロック信号があると判断し、前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にない場合、外部から入力されたクロック信号がないと判断することを特徴とする。
【００６４】
また、請求項７記載の絶縁トランスを用いた信号伝送回路によれば、クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、前記入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とする。
【００６５】
また、請求項８記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された制御信号を前記制御回路側から前記駆動回路側に伝送する絶縁トランスとを備えることを特徴とする。
【００６６】
また、請求項９記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、前記制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とすることを特徴とする。
【００６７】
また、請求項１０記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、前記制御信号の立ち上がりエッジに応じたパルス信号を前記駆動回路側に伝送するセット用絶縁トランスと、前記制御信号の立ち下がりエッジに応じたパルス信号を前記駆動回路側に伝送するリセット用絶縁トランスと、前記セット用絶縁トランスの２次巻線および前記リセット用絶縁トランスの２次巻線に発生する電圧パルスに基づいて前記パルス信号を前記駆動回路側で復元する復元回路とを備えることを特徴とする。
【発明の効果】
【００６８】
以上説明したように、本発明によれば、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることができる。このため、ノイズの種類によってフィルタ期間を長くしたり、制御性の観点からフィルタ期間を短くしたりすることで、入力信号の遅延時間を調整することができ、顧客の利用方法にきめ細かく対応しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能となる。
【発明を実施するための最良の形態】
【００６９】
以下、本発明の実施形態に係る信号伝送回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る信号伝送回路が適用される昇降圧コンバータ用インテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）の概略構成を示すブロック図である。
図１において、昇降圧コンバータ用インテリジェントパワーモジュールには、負荷へ流入する電流を通電および遮断するスイッチング素子ＳＷＵ、ＳＷＤおよびスイッチング素子ＳＷＵ、ＳＷＤの導通および非導通を指示する制御信号をそれぞれ生成する制御回路１が設けられている。ここで、制御回路１は、ＣＰＵ４または論理ＩＣ、あるいは論理ＩＣとＣＰＵが搭載されたシステムＬＳＩなどで構成することができる。
【００７０】
また、スイッチング素子ＳＷＵ、ＳＷＤはそれぞれ上アーム２用および下アーム３用として動作するように直列に接続されている。そして、スイッチング素子ＳＷＵには、ゲート信号ＳＵ４に基づいてスイッチング動作を行うＩＧＢＴ６が設けられ、ＩＧＢＴ６に流れる電流と逆方向に電流を流すフライホイールダイオードＤＵ１がＩＧＢＴ６に並列に接続されている。また、ＩＧＢＴ６が形成されたチップには、チップの温度変化に起因するダイオードＤＵ２のＶＦ変化を測定原理として用いた温度センサ、および抵抗ＲＵ１、ＲＵ２を介してＩＧＢＴ６のエミッタ電流を分流して主回路電流を検出する電流センサが設けられている。
【００７１】
また、スイッチング素子ＳＷＤには、ゲート信号ＳＤ４に従ってスイッチング動作を行うＩＧＢＴ５が設けられ、ＩＧＢＴ５に流れる電流と逆方向に電流を流すフライホイールダイオードＤＤ１がＩＧＢＴ５に並列に接続されている。また、ＩＧＢＴ５が形成されたチップには、チップの温度変化に起因するダイオードＤＤ２のＶＦ変化を測定原理として用いた温度センサ、およびＩＧＢＴ５のエミッタ電流を抵抗ＲＤ１、ＲＤ２を介して分流して主回路電流を検出する電流センサが設けられている。
【００７２】
そして、上アーム２側には、温度センサからの過熱検知信号ＳＵ６および電流センサからの過電流検知信号ＳＵ５を監視しながら、ＩＧＢＴ６の制御端子を駆動するためのゲート信号ＳＵ４を生成する保護機能付きゲートドライバＩＣ８が設けられるとともに、ＩＧＢＴ６の温度に対応したＰＷＭ信号を生成するアナログＰＷＭ変換器ＣＵが設けられている。なお、保護機能付きゲートドライバＩＣ８には、スイッチング素子ＳＷＵの状態信号を生成する自己診断回路を設けることができる。
【００７３】
また、下アーム３側には、温度センサからの過熱検知信号ＳＤ６および電流センサからの過電流検知信号ＳＤ５を監視しながら、ＩＧＢＴ５の制御端子を駆動するためのゲート信号ＳＤ４を生成する保護機能付きゲートドライバＩＣ７が設けられるとともに、ＩＧＢＴ５の温度に対応したＰＷＭ信号を生成するアナログＰＷＭ変換器ＣＤが設けられている。なお、保護機能付きゲートドライバＩＣ７には、スイッチング素子ＳＷＤの状態信号を生成する自己診断回路を設けることができる。
【００７４】
また、制御回路１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１、ＳＤ１をそれぞれ生成する変換回路ＫＵ１、ＫＤ１および空芯型絶縁トランスＴＵ１、ＴＤ１の２次巻線に発生する電圧パルスのレベルに基づいてゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０を復元する復元回路ＰＵ１、ＰＤ１が設けられている。
【００７５】
また、変換回路ＫＵ１、ＫＤ１の前段には、グリッチフィルタとして動作するノイズ除去回路ＮＵ１、ＮＤ１がそれぞれ設けられている。そして、ノイズ除去回路ＮＵ１、ＮＤ１は、クロック信号の周期で規定される期間だけゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の論理の変化に反応しないように動作することで、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０に重畳されたグリッチノイズを除去することができる。ここで、ノイズ除去回路ＮＵ１、ＮＤ１は、グリッチノイズを除去するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることができる。
【００７６】
また、車体筐体に接地される低圧系の制御回路１側と、高圧系となる上アーム２側および下アーム３側との間には、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３がそれぞれ介挿され、制御回路１では、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３を用いて上アーム２側および下アーム３側と電気的に絶縁しながら信号の授受が行われる。
すなわち、上アーム２側において、ゲートドライブ用ＰＷＭ信号ＳＵ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１は、空芯型絶縁トランスＴＵ１を介して復元回路ＰＵ１に入力される。また、保護機能付きゲートドライバＩＣ８から出力されたアラーム信号ＳＵ２は、空芯型絶縁トランスＴＵ２を介してＣＰＵ４に入力される。また、アナログＰＷＭ変換器ＣＵから出力されたＩＧＢＴチップ温度ＰＷＭ信号ＳＵ３は、空芯型絶縁トランスＴＵ３を介してＣＰＵ４に入力される。
【００７７】
一方、下アーム３側において、ゲートドライブ用ＰＷＭ信号ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＤ１は、空芯型絶縁トランスＴＤ１を介して復元回路ＰＤ１に入力される。また、保護機能付きゲートドライバＩＣ７から出力されたアラーム信号ＳＤ２は、空芯型絶縁トランスＴＤ２を介してＣＰＵ４に入力される。また、アナログＰＷＭ変換器ＣＤから出力されたＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３は、空芯型絶縁トランスＴＤ３を介してＣＰＵ４に入力される。
【００７８】
ここで、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３には、送信側の１次巻線および受信側の２次巻線がそれぞれ設けられている。そして、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３は、複数の１次巻線と２次巻線を設けて、２次巻線に鎖交する外部磁束による起電圧を打ち消し合うとともに、２次巻線に鎖交する信号磁束による起電圧は強め合うよう構成することができる。そして、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の１次巻線と２次巻線とは絶縁層を介して互いに積層することができ、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３は、半導体プロセス技術などの微細加工技術によって形成することができる。
【００７９】
また、空芯型絶縁トランスＴＵ１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＵ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設けてもよく、空芯型絶縁トランスＴＤ１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＤ１をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設けてもよい。
【００８０】
その場合、変換回路ＫＵ１、空芯型絶縁トランスＴＵ１、復元回路ＰＵ１の回路構成は図１２のものと同じとすることができる。同様に、変換回路ＫＤ１、空芯型絶縁トランスＴＤ１、復元回路ＰＤ１の回路構成も図１２のものと同じとすることができる。
ＣＰＵ４は、ＩＧＢＴ５、６の導通または非導通をそれぞれ指示するゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０を生成し、ノイズ除去回路ＮＤ１、ＮＵ１をそれぞれ介して変換回路ＫＤ１、ＫＵ１にそれぞれ入力する。
【００８１】
ここで、ノイズ除去回路ＮＤ１、ＮＵ１は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０がＣＰＵ４から入力されると、クロック信号の周期で規定される期間だけゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０の論理の変化に反応しないように動作することで、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０に重畳されたグリッチノイズを除去する。ここで、ノイズ除去回路ＮＤ１、ＮＵ１は、外部クロック信号ＣＫＯが入力されるかどうかを監視し、外部クロック信号ＣＫＯが入力される場合には、グリッチノイズを除去するためのフィルタ期間を規定するクロック信号として外部クロック信号ＣＫＯを使用し、外部クロック信号ＣＫＯが入力されない場合には、グリッチノイズを除去するためのフィルタ期間を規定するクロック信号として内部クロック信号を使用することができる。なお、グリッチノイズを阻止するためのフィルタ期間を規定するクロック信号を選択するための選択信号に基づいて、クロック信号を切り替えるようにしてもよい。あるいは、外部からの指令に基づいて、クロック信号の周波数を内部で可変できるようにしてもよい。
【００８２】
そして、変換回路ＫＤ１、ＫＵ１は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０がノイズ除去回路ＮＵ１、ＮＤ１からそれぞれ入力されると、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたゲートドライブ用パルス信号ＳＵ１、ＳＤ１をそれぞれ生成し、このゲートドライブ用パルス信号ＳＵ１、ＳＤ１に基づいて、絶縁トランスＴＤ１、ＴＵ１の１次巻線に励磁電流が流れるように空芯型絶縁トランスＴＤ１、ＴＵ１を駆動することができる。
【００８３】
そして、ゲートドライブ用パルス信号ＳＤ１、ＳＵ１に基づいて絶縁トランスＴＤ１、ＴＵ１が駆動されると、空芯型絶縁トランスＴＤ１、ＴＵ１は、このゲートドライブ用パルス信号ＳＤ１、ＳＵ１を復元回路ＰＵ１、ＰＤ１にそれぞれ絶縁伝送する。そして、復元回路ＰＵ１、ＰＤ１は、ゲートドライブ用パルス信号ＳＤ１、ＳＵ１が空芯型絶縁トランスＴＤ１、ＴＵ１をそれぞれ介して絶縁伝送されると、このゲートドライブ用パルス信号ＳＤ１、ＳＵ１に基づいて元のゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０をそれぞれ復元し、保護機能付きゲートドライバＩＣ７、８にそれぞれ入力する。そして、保護機能付きゲートドライバＩＣ７、８は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０にそれぞれ基づいてゲート信号ＳＤ４、ＳＵ４を生成し、ＩＧＢＴ５、６の制御端子をそれぞれ駆動することにより、ＩＧＢＴ５、６をそれぞれスイッチング動作させる。
【００８４】
ここで、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６が保護機能付きゲートドライバＩＣ７、８にそれぞれ入力されるとともに、電流センサから出力された過電流検知信号ＳＤ５、ＳＵ５が保護機能付きゲートドライバＩＣ７、８にそれぞれ入力される。そして、保護機能付きゲートドライバＩＣ７、８は、これらの信号がＩＧＢＴ５、６が破壊しない閾値を超過した場合には、空芯型絶縁トランスＴＤ２、ＴＵ２をそれぞれ介してＣＰＵ４にアラーム信号ＳＤ２、ＳＵ２を伝送する。そして、ＣＰＵ４は、保護機能付きゲートドライバＩＣ７からアラーム信号ＳＤ２を、または保護機能付きゲートドライバＩＣ８からＳＵ２を受け取ると、ゲートドライブ用ＰＷＭ信号ＳＤ１、ＳＵ１の生成をそれぞれ停止することにより、ＩＧＢＴ５、６に流れる電流を遮断する。
【００８５】
なお、保護機能付きゲートドライバＩＣ７、８は、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６および電流センサから出力された過電流検知信号ＳＤ５、ＳＵ５がＩＧＢＴが破壊しない閾値を下回ったと判断した場合、一定の時間が経過した後にアラーム信号ＳＤ２、ＳＵ２を解除する。
さらに、細かい監視を行う場合には、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６がアナログＰＷＭ変換器ＣＤ、ＣＵにそれぞれ入力される。そして、アナログＰＷＭ変換器ＣＤ、ＣＵは、ＰＷＭ変換により過熱検知信号ＳＤ６、ＳＵ６のアナログ値をデジタル信号にそれぞれ変換することにより、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３をそれぞれ生成し、空芯型絶縁トランスＴＤ３、ＴＵ３をそれぞれ介してＣＰＵ４にＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３を伝送する。そして、ＣＰＵ４は、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３からＩＧＢＴ５、６のチップ温度をそれぞれ算出し、予め設けられた数段階の閾値に応じて、ＩＧＢＴ５、６のスイッチング周波数の段階的な低下を行ったり、スイッチング停止を行ったりすることができる。
【００８６】
ここで、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の１次巻線と２次巻線とを微細加工技術によって形成することにより、１次巻線と２次巻線の巻径を小さくすることが可能となるとともに、１次巻線と２次巻線との間隔を小さくすることができる。このため、１次巻線と２次巻線との結合係数を高めつつ、１次巻線および２次巻線に磁束が鎖交する面積を小さくすることができ、外部磁束に起因するノイズとしての影響を軽減することが可能となるとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うために、フォトカプラを用いる必要がなくなり、経時劣化を抑制しつつ、耐環境性を向上させることが可能となる。
【００８７】
また、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１、ＳＤ１を空芯型絶縁トランスＴＵ１、ＴＤ１を介して伝送し、空芯型絶縁トランスＴＵ１、ＴＤ１の２次側でゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０を復元することにより、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０のパルス幅が長い場合においても、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線と２次巻線とを微細加工技術によって形成したために、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線および２次巻線の導体断面積が小さくなった場合においても、空芯型絶縁トランスＴＵ１、ＴＤ１の巻線に流れる平均励磁電流を許容直流電流以下にすることができ、ジュール熱に起因する巻線の溶断を防止することができる。
【００８８】
また、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることにより、ノイズの種類によってフィルタ期間を長くしたり、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の遅延時間を短くしたりすることができ、顧客の利用方法にきめ細かく対応しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能となる。
【００８９】
図２（ａ）は、図１の空芯型絶縁トランスの概略構成の一例を示す断面図、図２（ｂ）は、図１の空芯型絶縁トランスの概略構成の一例を示す平面図である。
図２において、半導体基板１１には引き出し配線層１２が埋め込まれるとともに、半導体基板１１上には１次コイルパターン１４が形成されている。そして、１次コイルパターン１４は引き出し部１３を介して引き出し配線層１２に接続されている。そして、１次コイルパターン１４上には平坦化膜１５が形成され、平坦化膜１５上には、２次コイルパターン１７が形成され、２次コイルパターン１７は保護膜１８にて覆われている。そして、保護膜１８には、２次コイルパターン１７の中心を露出させる開口部１９が形成され、開口部１９を介して２次コイルパターン１７の中心にボンディングワイヤを接続することにより、２次コイルパターン１７からの引き出しを行うことができる。
【００９０】
なお、例えば、１次コイルパターン１４および２次コイルパターン１７の巻線幅は５〜１０μｍ、厚みは４〜５μｍ、巻線の最外径は５００μｍとすることができる。
そして、１次コイルパターン１４に印加された電流により生成された磁束φ＝Ｌ１＊Ｉ１の大部分が２次コイルパターン１７の鎖交磁束となり、２次コイルパターン１７の両端には、ｄφ／ｄＴに比例するＭ２１＊ｄＩ１／ｄＴの電圧が得られる。ただし、Ｌ１は１次コイルパターン１４の自己インダクタンス、Ｉ１は１次コイルパターン１４に流れる電流、Ｍ２１は１次コイルパターン１４と２次コイルパターン１７の相互インダクタンスである。
【００９１】
図３は、図１の空芯型絶縁トランスに用いられる信号伝送回路の概略構成を示すブロック図である。なお、以下の説明では、ノイズ除去回路ＮＵ１を例にとって説明するが、ノイズ除去回路ＮＤ１についても同様の構成を用いることができる。
図３において、ノイズ除去回路ＮＵ１には、内部クロック発生部２１、Ｎ段（図３の例では４段）のシフトレジスタＦ１〜Ｆ４、論理積演算素子２４、論理和演算素子２５およびＤ型フリップフロップ２６が設けられるとともに、外部クロック検出部２２およびクロック切替部２３が設けられている。ここで、外部クロック検出部２２は、外部クロック信号Ｓ２３の有無を検出することができる。クロック切替部２３は、外部クロック信号Ｓ２３が入力される場合には、外部クロック信号Ｓ２３をシフトレジスタＦ１〜Ｆ４のクロック端子に供給し、外部クロック信号Ｓ２３が入力されない場合には、内部クロック発生部２１にて生成された内部クロック信号Ｓ２２をシフトレジスタＦ１〜Ｆ４のクロック端子に供給することができる。
【００９２】
ここで、シフトレジスタＦ１〜Ｆ４は縦属接続され、クロック切替部２３の出力端子はシフトレジスタＦ１〜Ｆ４のクロック端子に接続され、シフトレジスタＦ１〜Ｆ４のそれぞれの出力端子Ｑは論理積演算素子２４および論理和演算素子２５に接続されている。また、論理積演算素子２４の出力端子はＤ型フリップフロップ２６のクロック端子に接続され、論理和演算素子２５の出力端子はＤ型フリップフロップ２６のクリア端子に接続され、Ｄ型フリップフロップ２６の入力端子Ｄは電源電位Ｖｃｃにプルアップ接続されている。
【００９３】
なお、内部クロック発生部２１は、水晶発振子またはコンデンサと抵抗とインバータ素子を組み合わせたＣＲ発振回路などから構成される自励発振回路を用いることができ、周波数Ｆは２０〜５０ＭＨｚに設定することができる。また、シフトレジスタＦ１〜Ｆ４には、Ｄ型フリップフロップまたはＪＫフリップフロップなどを用いることができる。
そして、内部クロック発生部２１にて生成された内部クロック信号Ｓ２２はクロック切替部２３に入力されるとともに、外部クロック信号Ｓ２３は外部クロック検出部２２およびクロック切替部２３に入力される。そして、外部クロック検出部２２は、外部クロック信号Ｓ２３の有無を検出し、その検出結果をクロック切替部２３に出力する。そして、クロック切替部２３は、外部クロック信号Ｓ２３が外部クロック検出部２２にて検出された場合には、外部クロック信号Ｓ２３をシフトレジスタＦ１〜Ｆ４のクロック端子に供給し、外部クロック信号Ｓ２３が外部クロック検出部２２にて検出されない場合には、内部クロック発生部２１にて生成された内部クロック信号Ｓ２２をシフトレジスタＦ１〜Ｆ４のクロック端子に供給する。
【００９４】
また、入力信号Ｓ２１は初段のシフトレジスタＦ１の入力端子Ｄに入力され、入力信号Ｓ２１が内部クロック信号Ｓ２２または外部クロック信号Ｓ２３に同期してシフトレジスタＦ１〜Ｆ４にて順次シフトされることで、シフトレジスタＦ１〜Ｆ４から出力信号Ｓ２７〜Ｓ３０が出力され、論理積演算素子２４および論理和演算素子２５に入力される。
そして、Ｎ段のシフトレジスタＦ１〜Ｆ４の各出力が論理和演算素子２５に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“１”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が論理積演算素子２４から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“１”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が論理積演算素子２４から出力される。
【００９５】
また、Ｎ段のシフトレジスタＦ１〜Ｆ４の各出力が論理和演算素子２５に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“０”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が論理和演算素子２５から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“０”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が論理和演算素子２５から出力される。
【００９６】
そして、論理積演算素子２４からの出力がＤ型フリップフロップ２６のクロック端子に入力され、論理和演算素子２５からの出力がＤ型フリップフロップ２６のクリア端子に入力される。そして、論理積演算素子２４からの出力が“０”から“１”に変化した時点でＤ型フリップフロップ２６からの出力が“０”から“１”に変化し、論理和演算素子２５からの出力が“１”から“０”に変化した時点でＤ型フリップフロップ２６からの出力が“１”から“０”に変化することで、入力信号Ｓ２１に重畳されたノイズが除去された出力信号Ｓ３３がＤ型フリップフロップ２６から出力される。
【００９７】
このように、内部クロック信号Ｓ２２または外部クロック信号Ｓ２３のいずれかを選択して、Ｎ段のシフトレジスタＦ１〜Ｆ４のクロック端子に入力することで、内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間または外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ、論理が変化する入力に反応させないようにすることができ、制御性を損なうことなく、図１０の昇降圧コンバータが誤動作するのを防止することができる。
【００９８】
なお、汎用素子を用いる場合には、例えば、論理積をとるために、反転素子と論理和素子との組み合わせを用いるようにしてもよく、論理和をとるために、反転素子と論理積素子との組み合わせを用いるようにしてもよい。
また、上述した実施形態では、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を変化させるために、内部クロック信号Ｓ２２または外部クロック信号Ｓ２３のいずれかを選択する方法について説明したが、電圧制御発振器またはＰＬＬ周波数シンセサイザなどを内部に組み込み、これらの電圧制御発振器またはＰＬＬ周波数シンセサイザから出力されるクロック信号の周期を変化させるようにしてもよい。
【００９９】
図４は、図３の信号伝送回路の回路構成を示す図である。
図４において、図３のシフトレジスタＦ１〜Ｆ４としてＪＫフリップフロップ４１〜４４が設けられ、図３のＤ型フリップフロップ２６の代わりにＪＫフリップフロップ４７が設けられ、図３の論理積演算素子２４として４入力論理積非反転素子４５が設けられ、図３の論理和演算素子２５として４入力論理積反転素子４６が設けられている。
また、内部クロック発生部２１には、インバータ３１、抵抗ＲＫおよびコンデンサＣＫが設けられ、インバータ３１と抵抗ＲＫとは並列接続されるとともに、インバータ３１の入力端子にはコンデンサＣＫが接続されている。
【０１００】
また、外部クロック検出部２２には、コンパレータ３４、３５、否定論理積回路３６、インバータ３７、基準電圧源Ｄ１、Ｄ２、設けられている。そして、コンパレータ３４の反転入力端子およびコンパレータ３５の非反転入力端子には、インバータ３２、３３および抵抗ＲＬＰＦを順次介して外部クロック入力端子が接続され、コンパレータ３４の反転入力端子と抵抗ＲＬＰＦとの接続点にはコンデンサＣＬＰＦが接続され、抵抗ＲＬＰＦとコンデンサＣＬＰＦによりローパスフィルタが構成されている。また、コンパレータ３４の非反転入力端子には基準電圧源Ｄ２が接続され、コンパレータ３５の反転入力端子には基準電圧源Ｄ１が接続され、コンパレータ３４の出力端子は否定論理積回路３６の一方の入力端子に接続され、コンパレータ３５の出力端子は否定論理積回路３６の他方の入力端子に接続され、否定論理積回路３６の出力端子はインバータ３７の入力端子に接続されている。なお、外部クロック入力端子は、外部入力が接続されていない時の論理を確保するために、電源電位にプルアップまたは接地電位にプルダウンするようにしてもよい。
【０１０１】
また、クロック切替部２３には、否定論理積回路３８〜４０が設けられている。そして、否定論理積回路３８の一方の入力端子には、インバータ３１の出力端子が接続され、否定論理積回路３８の他方の入力端子には、否定論理積回路３６の出力端子が接続されている。また、否定論理積回路３９の一方の入力端子には、インバータ３２の出力端子が接続され、否定論理積回路３９の他方の入力端子には、インバータ３７の出力端子が接続されている。また、否定論理積回路３８の出力端子は否定論理積回路４０の一方の入力端子に接続され、否定論理積回路３９の出力端子は否定論理積回路４０の他方の入力端子に接続され、否定論理積回路４０の出力端子はＪＫフリップフロップ４１〜４４のクロック端子に接続されている。
【０１０２】
また、ＪＫフリップフロップ４１〜４４は縦属接続され、ＪＫフリップフロップ４１〜４４の出力端子Ｑは４入力論理積非反転素子４５に接続され、ＪＫフリップフロップ４１〜４４の反転出力端子Ｑバーは４入力論理積反転素子４６に接続されている。また、４入力論理積非反転素子４５の出力端子はＪＫフリップフロップ４７のクロック端子に接続され、４入力論理積反転素子４６の出力端子はＪＫフリップフロップ４７のクリア端子ＣＬＲに接続され、ＪＫフリップフロップ２６の入力端子Ｊは電源電位Ｖｃｃにプルアップ接続されている。なお、ＪＫフリップフロップの代わりにＤ型フリップフロップを用いるようにしてもよい。
【０１０３】
そして、内部クロック発生部２１にて発生された内部クロック信号Ｓ２２は否定論理積回路３８の一方の入力端子に入力されるとともに、外部クロック信号Ｓ２３はインバータ３２にて反転された後、否定論理積回路３９の一方の入力端子に入力される。
また、外部クロック信号Ｓ２３はインバータ３２、３３を介して外部クロック検出部２２に入力され、抵抗ＲＬＰＦおよびコンデンサＣＬＰＦからなるローパスフィルタにて低域成分が抽出された後、コンパレータ３４、３５に入力される。そして、外部クロック信号Ｓ２３の低域成分は、コンパレータ３５にて基準電圧源Ｄ１の基準電位Ｖｔｈ１と比較されるとともに、コンパレータ３４にて基準電圧源Ｄ２の基準電位Ｖｔｈ２（Ｖｔｈ１＜Ｖｔｈ２）と比較され、その比較結果に応じたクロック切替信号Ｓ２５が否定論理積回路３６から否定論理積回路３８の他方の入力端子に入力される。また、否定論理積回路３６から出力されたクロック切替信号Ｓ２５はインバータ３７にて反転され、その反転クロック切替信号Ｓ２５´が否定論理積回路３９の他方の入力端子に入力される。
【０１０４】
ここで、外部クロック信号Ｓ２３の低域成分Ｓ２４が基準電位Ｖｔｈ１と基準電位Ｖｔｈ２の範囲内（間）にある場合（Ｖｔｈ１≦Ｓ２４≦Ｖｔｈ２）、否定論理積回路３６から出力されるクロック切替信号Ｓ２５の論理値が“０”になるとともに、反転クロック切替信号Ｓ２５´の論理値が“１”になる。このため、内部クロック発生部２１から入力された内部クロック信号Ｓ２２は否定論理積回路３８にて阻止されるとともに、外部クロック信号Ｓ２３は否定論理積回路３９を通過し、外部クロック信号Ｓ２３がクロック信号Ｓ２６として否定論理積回路４０を介してＪＫフリップフロップ４１〜４４のクロック端子に入力される。
【０１０５】
一方、外部クロック信号Ｓ２３の低域成分Ｓ２４が基準電位Ｖｔｈ１と基準電位Ｖｔｈ２の範囲外にある場合（Ｖｔｈ１＞Ｓ２４、またはＳ２４＞Ｖｔｈ２）、否定論理積回路３６から出力されるクロック切替信号Ｓ２５の論理値が“１”になるとともに、反転クロック切替信号Ｓ２５´の論理値が“０”になる。このため、内部クロック発生部２１から入力された内部クロック信号Ｓ２２は否定論理積回路３８を通過するとともに、外部クロック信号Ｓ２３は否定論理積回路３９にて阻止され、内部クロック信号Ｓ２２がクロック信号Ｓ２６として否定論理積回路４０を介してＪＫフリップフロップ４１〜４４のクロック端子に入力される。
【０１０６】
例えば、外部クロック信号Ｓ２３のデューティ比が１００Ｘ（０≦Ｘ≦１）％、論理値“０”が０．５Ｖ、論理値“１”が４．５Ｖであるとすると、抵抗ＲＬＰＦおよびコンデンサＣＬＰＦからなるロ−パスフィルタを通過した後の外部クロック信号Ｓ２３の中心レベルＡは０．５＊（１−Ｘ）＋４．５＊Ｘとなる。実際には、外部クロック信号Ｓ２３の高周波成分は完全には除去できないので、ロ−パスフィルタを通過した後の外部クロック信号Ｓ２３は、中心レベルＡを中心として上下に振れるような波形になる。そして、基準電位Ｖｔｈ１を論理値“０”より少し高い値（例えば、１Ｖ）、基準電位Ｖｔｈ２を論理値“１”より少し低い値（例えば、４Ｖ）に設定し、ロ−パスフィルタを通過した後の外部クロック信号Ｓ２３の振幅を基準電位Ｖｔｈ１、Ｖｔｈ２と比較することで、外部クロック信号Ｓ２３の有無を判定することができる。
【０１０７】
また、入力信号Ｓ２１は初段のＪＫフリップフロップ４１の入力端子Ｊに入力される。そして、入力信号Ｓ２１がクロック信号Ｓ２６に同期してＪＫフリップフロップ４１〜４４にて順次シフトされることで、ＪＫフリップフロップ４１〜４４から出力信号Ｓ２７〜Ｓ３０が出力され、４入力論理積非反転素子４５に入力されるとともに、出力信号Ｓ２７〜Ｓ３０の反転信号が４入力論理積反転素子４６に入力される。
【０１０８】
そして、４個のＪＫフリップフロップ４１〜４４の各出力が４入力論理積非反転素子４５に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“１”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が４入力論理積非反転素子４５から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“１”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が４入力論理積非反転素子４５から出力される。
【０１０９】
また、４個のＪＫフリップフロップ４１〜４４の各反転出力が４入力論理積反転素子４６に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“０”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が４入力論理積反転素子４６から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“０”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が４入力論理積反転素子４６から出力される。
【０１１０】
そして、４入力論理積非反転素子４５からの出力がＪＫフリップフロップ４７のクロック端子に入力され、４入力論理積反転素子４６からの出力がＪＫフリップフロップ４７のクリア端子ＣＬＫに入力される。そして、４入力論理積非反転素子４５からの出力が“０”から“１”に変化した時点でＪＫフリップフロップ４７からの出力が“０”から“１”に変化し、４入力論理積反転素子４６からの出力が“１”から“０”に変化した時点でＪＫフリップフロップ４７からの出力が“１”から“０”に変化することで、入力信号Ｓ２１に重畳されたノイズが除去された出力信号Ｓ３３がＪＫフリップフロップ４７から出力される。
【０１１１】
図５は、図３，４の信号伝送回路の各部の信号波形を示すタイミングチャートである。
図５の時刻ｔ１において、外部クロック信号Ｓ２３が入力されない場合、図４の抵抗ＲＬＰＦとコンデンサＣＬＰＦからなるローパスフィルタからの出力信号Ｓ２４のレベルは基準電位Ｖｔｈ１未満となり、クロック切替信号Ｓ２５の論理値が“１”になる。このため、クロック切替部２３にて内部クロック信号Ｓ２２がクロック信号Ｓ２６として選択され、シフトレジスタＦ１〜Ｆ４のクロック端子には内部クロック信号Ｓ２２が供給される。
【０１１２】
そして、入力信号Ｓ２１の論理値が“０”から“１”に変化した後、時刻ｔ２において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”から“１”に変化する。
次に、時刻ｔ３において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持したまま、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”から“１”に変化する。
【０１１３】
次に、時刻ｔ４において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８も論理値が“１”の状態を維持したまま、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”から“１”に変化する。
次に、時刻ｔ５において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態を維持し、シフトレジスタＦ３の出力信号Ｓ２９も論理値が“１”の状態を維持したまま、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“１”になる。
【０１１４】
そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“１”になると、論理積演算素子２４の論理積信号Ｓ３１が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられることで、Ｄ型フリップフロップ２６の出力信号Ｓ３３が“０”から“１”に変化する。
ここで、クロック切替部２３にて内部クロック信号Ｓ２２がクロック信号Ｓ２６として選択された場合、内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎによって決まる時間ＤＬ１だけ、出力信号Ｓ３３は入力信号Ｓ２１に対して遅延する。
【０１１５】
次に、時刻ｔ６において、外部クロック信号Ｓ２３が入力されると、図４の抵抗ＲＬＰＦとコンデンサＣＬＰＦからなるローパスフィルタからの出力信号Ｓ２４のレべルが上昇する。そして、時刻ｔ７において、出力信号Ｓ２４のレべルが基準電位Ｖｔｈ１と基準電位Ｖｔｈ２との間の範囲内に達すると、クロック切替信号Ｓ２５の論理値が“０”になる。このため、クロック切替部２３にて外部クロック信号Ｓ２３がクロック信号Ｓ２６として選択され、シフトレジスタＦ１〜Ｆ４のクロック端子には外部クロック信号Ｓ２３が供給される。
【０１１６】
次に、時刻ｔ８において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”から“０”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“１”の状態をそのまま維持する。
【０１１７】
次に、時刻ｔ９において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持するとともに、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”から“０”に変化する。
次に、時刻ｔ１０において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”から“０”に変化する。
【０１１８】
次に、時刻ｔ１１において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“１”から“０”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“０”になる。
【０１１９】
そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“０”になると、論理和演算素子２５の論理和信号Ｓ５２が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクリア端子に伝えられることで、Ｄ型フリップフロップ２６の出力が“１”から“０”に変化する。
次に、時刻ｔ１２において、入力信号Ｓ２１の論理値が“０”から“１”に変化し、時刻ｔ１３において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”から“１”に変化する。このため、論理和演算素子２５の論理和信号Ｓ３２が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“０”の状態をそのまま維持する。
【０１２０】
次に、時刻ｔ１４において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持したまま、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”から“１”に変化する。
次に、時刻ｔ１５において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８も論理値が“１”の状態を維持したまま、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”から“１”に変化する。
【０１２１】
次に、時刻ｔ１６において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態を維持し、シフトレジスタＦ３の出力信号Ｓ２９も論理値が“１”の状態を維持したまま、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“１”になる。
【０１２２】
そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“１”になると、論理積演算素子２４の論理積信号Ｓ３１が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられることで、Ｄ型フリップフロップ２６の出力信号Ｓ３３が“０”から“１”に変化する。
ここで、クロック切替部２３にて外部クロック信号Ｓ２３がクロック信号Ｓ２６として選択された場合、外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎによって決まる時間ＤＬ２だけ、出力信号Ｓ３３は入力信号Ｓ２１に対して遅延する。
【０１２３】
次に、時刻ｔ１７において、入力信号Ｓ２１の論理値が“０”の状態でククロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”から“０”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“１”の状態をそのまま維持する。
【０１２４】
次に、時刻ｔ１８において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”から“１”に変化するとともに、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”から“０”に変化する。
次に、時刻ｔ１９において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”から“１”に変化し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”から“０”に変化する。
【０１２５】
次に、時刻ｔ２０において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”から“１”に変化し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“１”から“０”に変化する。
【０１２６】
次に、時刻ｔ２１において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“０”から“１”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられるが、Ｄ型フリップフロップ２６の出力は既に“１”の状態であるので、“１”の状態をそのまま維持することになる。
【０１２７】
次に、時刻ｔ２２において、外部クロック信号Ｓ２３が入力されなくなると、図４の抵抗ＲＬＰＦとコンデンサＣＬＰＦからなるローパスフィルタからの出力信号Ｓ２４のレべルが下降する。そして、時刻ｔ２２において、出力信号Ｓ２４のレべルが基準電位Ｖｔｈ１未満となと、クロック切替信号Ｓ２５の論理値が“１”になる。このため、クロック切替部２３にて内部クロック信号Ｓ２２がクロック信号Ｓ２６として選択され、シフトレジスタＦ１〜Ｆ４のクロック端子には内部クロック信号Ｓ２２が供給される。
【０１２８】
そして、時刻ｔ２３において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”から“０”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“１”の状態をそのまま維持する。
【０１２９】
次に、時刻ｔ２４において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持するとともに、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”から“０”に変化する。
次に、時刻ｔ２５において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”から“０”に変化する。
【０１３０】
次に、時刻ｔ２６において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“１”から“０”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“０”になる。
そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“０”になると、論理和演算素子２５の論理和信号Ｓ５２が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクリア端子に伝えられることで、Ｄ型フリップフロップ２６の出力が“１”から“０”に変化する。
【０１３１】
図６は、図１の空芯型絶縁トランスに用いられる信号伝送回路の回路構成のその他の例を示す図である。
図６において、図４の外部クロック検出部２２の代わりに外部クロック検出部５１が設けられている。ここで、外部クロック検出部５１には、リトリガラブルモノマルチバイブレータ５２、インバータ５３、抵抗ＲＢ、コンデンサＣＢが設けられている。そして、リトリガラブルモノマルチバイブレータ５２のＡ１端子にはインバータ３３の出力端子が接続され、リトリガラブルモノマルチバイブレータ５２のＱ端子にはインバータ５３の入力端子が接続され、リトリガラブルモノマルチバイブレータ５２のＣ／Ｒ端子にはコンデンサＣＢが接続され、リトリガラブルモノマルチバイブレータ５２のＣ／Ｒ端子とＲ端子との間には抵抗ＲＢが接続されている。
【０１３２】
また、否定論理積回路３８の一方の入力端子には、インバータ３１の出力端子が接続され、否定論理積回路３８の他方の入力端子には、リトリガラブルモノマルチバイブレータ５２のＱ端子が接続されている。また、否定論理積回路３９の一方の入力端子には、インバータ３２の出力端子が接続され、否定論理積回路３９の他方の入力端子には、インバータ５３の出力端子が接続されている。
【０１３３】
図７は、図６のリトリガラブルモノマルチバイブレータの出力波形を示すタイミングチャートである。
図７において、リトリガラブルモノマルチバイブレータ５３の出力パルス幅Ｗ１は外部クロック信号Ｓ２３の許容周期範囲以上に設定することができる。そして、外部クロック信号Ｓ２３が継続して入力される場合、その間はリトリガラブルモノマルチバイブレータ５３の出力Ｓ３４は論理値“１”を維持し、外部クロック信号Ｓ２３が入力されなくなると、リトリガラブルモノマルチバイブレータ５３の出力Ｓ３４は論理値“０”に変化する。
【０１３４】
このため、リトリガラブルモノマルチバイブレータ５３の出力Ｓ３４を否定論理積回路３９に入力するとともに、その反転出力Ｓ３４´を否定論理積回路３８に入力することで、外部クロック信号Ｓ２３が入力されている場合には、ＪＫフリップフロップ４１〜４４のクロック端子に外部クロック信号Ｓ２３を供給し、外部クロック信号Ｓ２３が入力されなくなった場合には、ＪＫフリップフロップ４１〜４４のクロック端子に内部クロック信号Ｓ２２を供給することができる。
【０１３５】
図８は、図１の昇降圧コンバータ用インテリジェントパワーモジュールの実装状態を示す断面図である。
図８において、放熱の役割を行う銅ベース７１上には、絶縁用セラミックス基板７２を介して、ＩＧＢＴチップ７３ａおよびＦＷＤ（フライホイールダイオード）チップ７３ｂが実装されている。そして、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、ボンディングワイヤ７４ａ〜７４ｃを介して互いに接続されるとともに、主回路電流の取り出しを行う主端子７７、７８に接続されている。また、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂ上には、ＩＧＢＴのゲート駆動および監視を行う回路基板７５が配置され、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび回路基板７５はモールド樹脂７６にて封止されている。ここで、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、負荷へ流入する電流を通電および遮断するスイッチング素子を構成することができ、上アーム用および下アーム用として動作するようにスイッチング素子を直列に接続することができる。また、回路基板７５には、スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路を設けることができる。
【０１３６】
そして、主回路電流は、主端子７７、７８のみならず、主端子７７、７８とＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂを接続するボンディングワイヤ７４ａ〜７４ｃにも流れるが、ボンディングワイヤ７４ａ〜７４ｃは回路基板７５の直近に配置されるので、ボンディングワイヤ７４ａ〜７４ｃを流れる主回路電流で生成される磁界による影響の方が大きい。この主回路電流は、通常の運転時には、最高でも２５０Ａ程度であるが、例えば発進時あるいは、空転後の負荷等では、９００Ａ以上流れる場合が有る。
【０１３７】
ここで、車体筐体に接地される制御回路側と、高圧系となる上アーム側および下アーム側との間には、空芯型絶縁トランスがそれぞれ介挿され、制御回路では、空芯型絶縁トランスを用いて上アーム側および下アーム側と電気的に絶縁しながら信号の授受が行われる。そして、状態遷移信号伝送方式にて制御回路側と上アーム側および下アーム側との間で信号を伝送する場合、空芯型絶縁トランスの１次側を駆動するための制御信号の経路上にノイズ除去回路を設けることができる。
そして、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることで、ノイズの種類によってフィルタ期間を長くしたり、制御性の観点から入力信号の遅延時間を短くしたりすることができ、顧客の利用方法にきめ細かく対応しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能となる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の一実施形態に係る信号伝送回路が適用される昇降圧コンバータ用インテリジェントパワーモジュールの概略構成を示すブロック図である。
【図２】図２（ａ）は、図１の空芯型絶縁トランスの概略構成の一例を示す断面図、図２（ｂ）は、図１の空芯型絶縁トランスの概略構成の一例を示す平面図である。
【図３】図１の空芯型絶縁トランスに用いられる信号伝送回路の概略構成を示すブロック図である。
【図４】図３，４の信号伝送回路の回路構成を示す図である。
【図５】図３の信号伝送回路の各部の信号波形を示すタイミングチャートである。
【図６】図１の空芯型絶縁トランスに用いられる信号伝送回路の回路構成のその他の例を示す図である。
【図７】図６のリトリガラブルモノマルチバイブレータの出力波形を示すタイミングチャートである。
【図８】図１の昇降圧コンバータ用インテリジェントパワーモジュールの実装状態を示す断面図である。
【図９】従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
【図１０】図９の昇降圧コンバータの概略構成を示すブロック図である。
【図１１】昇圧動作時に図１０のリアクトルに流れる電流の波形を示す図である。
【図１２】空芯型絶縁トランスに適用される信号伝送回路の回路構成を示す図である。
【図１３】図１２の信号伝送回路の各部の信号波形を示す図である。
【図１４】主回路電流の変化によって誘導されたノイズが重畳された伝送信号波形を示す図である。
【図１５】従来の雑音除去回路が適用された信号伝送回路の概略構成を示すブロック図である。
【図１６】図１５の信号伝送回路の回路構成を示す図である。
【図１７】図１５の信号伝送回路の各部の信号波形を示すタイミングチャートである。
【符号の説明】
【０１３９】
１  制御回路
２  上アーム
３  下アーム
４  ＣＰＵ
５、６  ＩＧＢＴ
７、８  保護機能付きゲートドライバＩＣ
ＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３  空芯型絶縁トランス
ＤＵ１、ＤＵ２、ＤＤ１、ＤＤ２  ダイオード
ＲＵ１、ＲＵ２、ＲＤ１、ＲＤ２、ＲＬＰＦ、ＲＫ、ＲＢ  抵抗
ＣＬＰＦ、ＣＫ、ＣＢ  コンデンサ
ＣＵ、ＣＤ  アナログＰＷＭ変換器
ＫＵ１、ＫＤ１  変換回路
ＰＵ１、ＰＤ１  復元回路
ＮＵ１、ＮＤ１  ノイズ除去回路
１１  基板
１２  引き出し配線層
１３  引き出し部
１４  １次コイルパターン
１５  平坦化膜
１７  ２次コイルパターン
１８  保護膜
１９  開口部
Ｆ１〜Ｆ４  シフトレジスタ
２１  内部クロック発生部
２２、５１  外部クロック検出部
２３  クロック切替部
２４  論理積演算素子
２５  論理和演算素子
２６  Ｄ型フリップフロップ
３１〜３３、３７、５３  インバータ
３４、３５  コンパレータ
３６、３８〜４０、４６  否定論理積回路
４１〜４４、４７  ＪＫフリップフロップ
４５  論理積回路（４入力論理積非反転素子）
５２  リトリガラブルモノマルチバイブレータ
７１  銅ベース
７２  絶縁用セラミックス基板
７３ａ  ＩＧＢＴチップ
７３ｂ  ＦＷＤチップ
７４ａ〜７４ｃ  ボンディングワイヤ
７５  回路基板
７６  モールド樹脂
７７、７８  主端子
【図１】
2009183059.tif 000003
【図２】
2009183059.tif 000004
【図３】
2009183059.tif 000005
【図４】
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【図５】
2009183059.tif 000007
【図６】
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【図７】
2009183059.tif 000009
【図８】
2009183059.tif 000010
【図９】
2009183059.tif 000011
【図１０】
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【図１１】
2009183059.tif 000013
【図１２】
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【図１３】
2009183059.tif 000015
【図１４】
2009183059.tif 000016
【図１５】
2009183059.tif 000017
【図１６】
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【図１７】
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