(57)【要約】【課題】より少ない数のトランジスターを使いながらも、高周波特性が反映されたクロック信号を生成でき、具現可能なクロック周波数帯域に限界がない位相クロック発生器を提供することと、回路サイズ及び電力消費量を最小化して、半導体設計及び工程が容易になり、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができ、ノイズ成分の影響を最小化することができる位相クロック発生器を提供する。【解決手段】電源線及び接地線の間に繋がって４行とＮ列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一方の側の２個のトランジスターはＮＭＯＳでペアを構成し、他方の側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
電源線及び接地線の間に繋がって４行とＮ列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一方の側の２個のトランジスターはＮＭＯＳでペアを構成し、他方の側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む位相クロック発生器。
【請求項２】
前記トランジスターは、前記位相遅延信号をＶＣＤＬより入力されることを特徴とする請求項１に記載の位相クロック発生器。
【請求項３】
前記位相遅延信号が、Ｎ個で、“P[n]”と表示される場合、“第１行×各列”を構成するトランジスターのゲートは、“P[２(n-１)]”の数式によってそれぞれ相違している位相遅延信号が入力されることを特徴とする、請求項１に記載の位相クロック発生器。但し、前記数式では、第１列から第N列まで順番に、“n=２ないしn=N、n=１”が入力される。
【請求項４】
前記位相遅延信号が、Ｎ個で、１８０°に位相反転された前記位相遅延信号が“PB[n]”と表示される場合、“第２行×各列”を構成するトランジスターのゲートは、“PB[２n-１]”の数式によってそれぞれ相違している位相遅延信号が入力されることを特徴とする、請求項１に記載の位相クロック発生器。但し、前記数式では、第１列から第N列まで順番に、“n=１ないしn=N”が入力される。
【請求項５】
前記位相遅延信号が、Ｎ個で、“P[n]”と表示される場合、“第３行×各列”を構成するトランジスターのゲートは、“P[２(n-１)]”の数式によってそれぞれ相違している位相遅延信号が入力されることを特徴とする、請求項１に記載の位相クロック発生器。但し、前記数式では、第１列から第N列まで順番に、“n=１ないしn=N”が入力される。
【請求項６】
前記位相遅延信号が、Ｎ個で、１８０゜に位相反転された前記位相遅延信号が“PB[n]”と表示される場合、“第４行×各列”を構成するトランジスターのゲートは、“PB[２n-１]”の数式によってそれぞれ相違している位相遅延信号が入力されることを特徴とする、請求項１に記載の位相クロック発生器。但し、前記数式では、第１列から第N列まで順番に、“n=１ないしn=N”が入力される。
【請求項７】
変数“n”は、入力手順を守り、ループ形態で繰り返し前記数式に入力されることを特徴とする、請求項３乃至請求項６のいずれかに記載の位相クロック発生器。
【請求項８】
前記Ｎ列は、偶数であることを特徴とする請求項１に記載の位相クロック発生器。
【請求項９】
前記単位列を構成する４個のトランジスターの中で、第１ＰＭＯＳトランジスターのソースは電源線に繋がり、第２ＰＭＯＳトランジスターのソースは第１ＰＭＯＳトランジスターのドレインに繋がり、第１ＮＭＯＳトランジスターのドレインは第２ＰＭＯＳトランジスターのドレインに繋がり、第２ＮＯＭＳトランジスターのドレイン及びソースは、それぞれ第１ＮＭＯＳトランジスターのソース及び接地線に繋がることを特徴とする、請求項１に記載の位相クロック発生器。
【請求項１０】
前記４行とＮ列を構成するトランジスターの総個数を満たす条件を前提に、前記ＮＭＯＳペアと前記ＰＭＯＳペアの個数が反比例的に調整されることで、前記クロック信号の周波数帯域が調整されることを特徴とする、請求項１に記載の位相クロック発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路に使われる位相クロック発生器に関するものである。
【背景技術】
【０００２】
現在、移動通信、衛星通信、放送などのサービスを提供するために多様な狭帯域及び広帯域通信システムが開発されているが、このような通信システムを成す回路、たとえば混合器、バルーン(balloon)回路、変調器、復調器などは、多様なチャンネルの周波数信号を処理するためにクロック信号を必要とする。
【０００３】
図１は、エッジコンバイナ(Edge combiner)の構成要素を概略的に図示した回路図であり、図２は、エッジコンバイナの出力信号を測定したタイミングダイヤグラムである。
【０００４】
電圧制御発振回路は、大別してＤＬＬ(Delayed Locked Loop)、エッジコンバイナで構成されるが、ＤＬＬは、基準クロック(REF_CLK)に一定の位相遅延(Delay)を加えて多様な位相信号(P[０]、P[１]、…)を生成する。
【０００５】
エッジコンバイナは、並列回路を成す２個のＮＭＯＳが多段で繋がった構造を持ち、この部分で位相信号のライジングエッジ(rising edge)が検出されると、上側のＬＣタンクがライジングエッジで共振し、クロック信号(FOUT)が発振される。前記クロック信号は、“基準クロック×位相遅延された信号の個数”の周波数を持つ。
【０００６】
しかし、ＬＣタンクのインダクター(Ｌ)は、半導体工程では具現するのが難しいことと、分布素子として非常に大きいサイズを持つのでチップの小型化を達成できないことと、インダクター(Ｌ)とキャパシター(Ｃ)のマッチングによって発振動作が敏感に反応される問題点がある。よって、付加回路を追加しなければならなく、回路の電力の消費が大きくなる。
【０００７】
図３は、インバーター構造の周波数マルチプライヤー(Frequency multiplier)の構成要素を概略的に図示した回路図であり、図４はインバーター構造の周波数マルチプライヤーの出力信号を測定したタイミングダイヤグラムである。
【０００８】
前記周波数マルチプライヤーは、図１を参照して説明した、エッジコンバイナの代替回路として、ＤＬＬにより位相遷移された信号(P[０]、P[１]、…)が生成されれば、位相信号のライジングエッジを検出する。前記周波数マルチプライヤーは、直列に繋がったＮＭＯＳ及びＰＭＯＳの多段構造を持ち、ＰＭＯＳのゲートには３個のインバーターで構成されるチェーン回路が接続される。
【０００９】
よって、ライジングエッジが検出されれば、チェーン回路によって局部発振動作が行われて、これによってクロック信号のライジング区間及びフォーリング(falling)区間が定義されて、図４に図示されているようなクロック信号が生成される。周波数マルチプライヤーの上側と下側にそれぞれ設けられるカップリングされたインバーター(Ａ)は、局部発振動作が安定的に行われるようにする。
【００１０】
しかし、トランジスターに連結可能なインバーターの数には限界があり、発振周期が密に設定される場合、ライジングエッジ検出に誤動作が発生することがある。
【００１１】
また、位相遅延信号のエッジだけを使うので、状態維持のためのメモリーセル(Ａ)が周波数マルチプライヤーの上側と下側に追加されて、メモリーセル(Ａ)の負荷によってエッジ検出時間を大きく設計しなければならない。これはインバーターチェーン回路の誤動作を誘発することがある。
【００１２】
このような問題点を解決するために、チェーン回路を構成するインバーターの個数を奇数個に増加させなければならないが、このような場合インバーター発振周期に限界があるので、クロック信号の高周波特性を満たすことができない。よって、基準クロックを倍増させるためには、トランジスターの個数を増加させるしかない。
【００１３】
このような場合、電力消費量が増加し、回路が複雑になり、半導体設計が難しくなる問題点がある。
【００１４】
図５は、フィードバック構造の周波数マルチプライヤーの構成要素を概略的に図示した回路図であり、図６は、フィードバック構造の周波数マルチプライヤーの出力信号を測定したタイミングダイヤグラムである。
【００１５】
図５に図示された周波数マルチプライヤーは、図３を参照して説明した周波数マルチプライヤーの代替回路として、エッジディテクター(a図面)、エッジコンバイナ(b図面)、ＴＰＬ(Toggle Pulsed Latch)(c図面)を含む。
【００１６】
ＤＬＬにより位相遅延された信号(P[０]、P[１]、…)が生成されれば、エッジディテクターは、位相信号のライジングエッジを検出する。エッジディテクターは、多数のＮＡＮＤゲートを含むが、ＮＡＮＤゲートの入力側は、インバーターがチェーン構造を成して相互に繋がるフィードバック構造を構成する。
【００１７】
よって、ライジングエッジが立ち上がる瞬間、チェーン回路によって局部発振動作が行われて、エッジコンバイナは、これらの信号を混合して検出信号(DCK)を生成する。
【００１８】
前記検出信号が伝達されれば、ＴＰＬの諸トランジスターは、インバーターを選択的に動作させて、３インバーターチェーン回路と４インバーターチェーン回路が交互に構成されるようにする。
【００１９】
よって、“基準クロック×位相遅延された信号の個数”の周波数を持つクロック信号が生成されることができる。
【００２０】
しかし、位相遅延された信号が２の二乗の数でなければならないので、具現できる周波数に制約があり、回路が複雑で電力消費の大きくなる問題点がある。
【００２１】
特に、このようなフィードバック構造の場合、ノイズ成分の信号も一緒に循環されながら除去されることができないので、クロック信号が不安定な状態に生成される短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明のある態様は、より少ない数のトランジスターを使いながらも、高周波特性が反映されたクロック信号を生成することができる位相クロック発生器を提供することを課題にする。
【００２３】
また、本発明のある態様は、クロック周波数を倍加させる単位回路を自由に追加設計することができるので、具現可能なクロック周波数帯域に、限界がない位相クロック発生器を提供することを課題にする。
【００２４】
更に、本発明のある態様は、インバーターチェーン回路、フィードバック回路、共振回路、安定化回路のような特定回路を設計対象から排除することで、(第一)回路サイズ及び電力消費量を最小化して、(第二)半導体設計及び工程が容易になって、(第三)トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができて、(第四)ノイズ成分の影響を最小化することができる位相クロック発生器を提供する、ことを課題にする。
【課題を解決するための手段】
【００２５】
本発明のある態様による位相クロック発生器は、電源線及び接地線の間に繋がって４個の行とＮ個の列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一側の２個のトランジスターはＮＭＯＳでペアを構成し、他側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む。
【発明の効果】
【００２６】
(第一)インバーターチェーン回路のフィードバック構造を利用しないので、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができ、ノイズ成分が回帰されてクロック信号を不安定な状態にする現象を防止することができる。
【００２７】
(第二)インダクターのような分布素子及び安定化回路のような付加回路を要しないので、回路体積を減少させて単純化することができる。また、位相クロック発生器に使われるトランジスターの数を大きく減少させることができるので、マイクロ集積回路を具現することができ、低電力回路を具現することができる。
【００２８】
(第三)回路が単純化されることによって半導体設計及び工程が容易になり、したがって生産費用を節減して生産效率を向上させることができる效果がある。
【００２９】
(第四)インバーター回路によって、クロック信号の高周波特性が低下される問題点を解決することができ、単位回路を自在に追加設計することで、具現可能な周波数帯域の限界を無くすことができる。
【発明を実施するための最良の形態】
【００３０】
添付された図面を参照して、実施例による位相クロック発生器に対して詳しく説明する。
【００３１】
図７は、実施例による電圧制御発振回路１００の構成要素を概略的に図示したブロック図である。
【００３２】
図７を参照すれば、実施例による電圧制御発振回路１００は、ＤＬＬ１１０及び位相クロック発生器２００を含んで構成され、前記ＤＬＬ１１０は、位相感知器１１２、チャージポンプ(charge pump)１１４、ループフィルター(loop filter)１１６、ＶＣＤＬ(Voltage Controlled Delay Line)１１８を含んで構成される。
【００３３】
まず、ＤＬＬ１１０に対して説明すれば、次のようである。
【００３４】
前記ＶＣＤＬ１１８は、ＴＣＸＯ(Temperature controlled X-tal Oscillator)のような発振回路より基準クロックを受けて、基準クロックに一定の位相遅延を発生させて多数の位相遅延信号を生成する。
【００３５】
この時、前記位相感知器１１２は、前記位相遅延信号を順番に受けて基準クロックと比較し、各位相遅延信号と基準クロックの間の周波数の差に対応する制御信号を生成する。
【００３６】
前記チャージポンプ１１４は、制御信号によって電流値を調整する。
【００３７】
前記チャージポンプ１１４は、制御信号によって特定量の電荷をループフィルター１１６に供給するか、吸収することで、ＶＣＤＬ１１８に伝達される制御電圧を調整する。
【００３８】
よって、ＶＣＤＬ１１８は、正確な間隔を持つ多数の位相遅延信号を生成することができる。
【００３９】
前記ＶＣＤＬ１１８は、多数の位相遅延信号を位相クロック発生器２００に伝達する。
【００４０】
図８は、第１実施例による位相クロック発生器２００の構成要素を、概略的に図示した回路図であり、図９は、第１実施例による位相クロック発生器２００の出力信号を測定した、タイミングダイヤグラムである。
【００４１】
図８を参照すれば、第１実施例による位相クロック発生器２００は、電源線(VDD)と接地線(VSS)の間に行列構造で繋がった多数のトランジスター２１１ないし２２６とバッファー２３０を含んで構成される。
【００４２】
前記トランジスター２１１ないし２２６は、４行Ｌ１ないしＬ４とＮ列Ｃ１ないしＣ４を構成するので、それぞれの行はＮ個のトランジスターを含み、それぞれの列は４個のトランジスターを含む。
【００４３】
それぞれの列を構成する４個のトランジスターは、たとえば、第１列Ｃ１は、上側の２個のトランジスター２１１、２１２、下側２個のトランジスター２１３、２１４がペアＤ１、Ｄ２を構成して、ペアを構成したトランジスターの間は中央ラインＥによって繋がる。
【００４４】
前記中央ラインＥは、バッファー素子２３０と繋り、バッファー素子２３０を通じて出力信号が送り出される。
【００４５】
以下、説明の便宜を図り、上側の２個のトランジスター２１１、２１２ペアを“第１ペアＤ１”と呼び、下側２個のトランジスター２１３、２１４ペアを“第２ペアＤ２”と呼ぶ。
【００４６】
第１ペアＤ１を構成するトランジスター２１１、２１２、２１５、２１６、２１９、２２０、２２３、２２４は、ＰＭＯＳトランジスターで具備される。
【００４７】
そして、第２ペアＤ２を構成するトランジスター２１３、２１４、２１７、２１８、２２１、２２２、２２５、２２６は、ＮＭＯＳトランジスターで具備される。
【００４８】
よって、第１ペアＤ１を構成するトランジスターは、ゲートに低電圧が印加されれば、オンになり、高電位信号を出力する。一方、ゲートに高電圧が印加されれば、オフになって、低電位信号が出力される。
【００４９】
第２ペアＤ２を構成するトランジスターは、ゲートに高電圧が印加されれば、オンになり、高電位信号を出力する。一方、ゲートに低電圧が印加されれば、オフになって、高電位信号が出力される。
【００５０】
このように、行列構造を構成するトランジスター２１１ないし２２６は、ＶＣＤＬ１１８より伝達された諸位相遅延信号を組み合わせてクロック信号を生成する。
【００５１】
この際、列Ｃ１ないしＣ４を構成する第１ペアＤ１のトランジスターと第２ペアＤ２のトランジスターは、対称構造としてクロック信号を生成するが、５０:５０の割合で周波数の分割機能を遂行して、諸位相遅延信号のライジングエッジを組み合わせてクロック信号のライジング区間とフォーリング区間を決める。
【００５２】
このようにそれぞれの列Ｃ１ないしＣ４を通じて組合された諸信号は、中央ラインＥを通じてバッファー２３０に伝達されて、バッファー２３０は、組合された諸信号を順次に送り出すことで、最終的に“１/２×N×基準クロック”の高周波数を持つクロック信号が生成されることができる。
【００５３】
よって、トランジスター列Ｃ１ないしＣ４、すなわち“N”は、偶数に形成される。
【００５４】
このようなトランジスター２１１ないし２２６の構成及び動作に対して、次の表を参照して説明する。
【００５５】
【表１】
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【００５６】
(第一)表１で、位相信号選択数式“P[f(x)]”は、図９に図示された多数の位相遅延信号の中で、各行と列に位置されたトランジスターのゲートに印加される位相遅延信号を選択するための数式を意味する。また、位相信号選択数式“PB[f(x)]”は、図９に図示された多数の位相遅延信号“P[f(x)]”が１８０゜位相反転された信号であることを意味する。
【００５７】
(第二)第１列と第N列は、一つのループを形成して繰り返されることで、クロック信号を連続的に生成することができる。第２行ないし第４行は、変数nが“１”から“N”まで順次に適用されてループを形成するが、第１行の場合、変数nが“２”から“N”まで順次に適用された後、“１”が最後に適用されてループを形成する点が相違している。
【００５８】
(第三)表１によれば、第１行の位相信号選択数式は、第３行の位相信号選択数式と同一であり、第２行の位相信号選択数式は、第４行の位相信号選択数式と同一であることが分かる。これはトランジスターの種類だけでなく、各トランジスターに適用される位相信号選択数式によっても前記ペアの概念が適用されていることを明示したものである。
【００５９】
(第四)このように、各行と列に位置されるトランジスターのゲートに相違している位相遅延信号が印加されて、第１ペアを構成するＰＭＯＳと第２ペアを構成するＮＭＯＳが動作されて、位相遅延信号のライジングエッジを所定の時間間隔で検出することができる。
【００６０】
(第五)ライジングエッジが検出されることによって、クロック信号のライジング区間とフォーリング区間が決まり、それぞれの列Ｃ１ないしＣ４を通じて組合された諸信号は、中央ラインＥを通じてバッファー２３０に伝達される。
【００６１】
(第六)バッファー２３０は、組合された諸信号を順次に送り出すことで、最終的に“１/２×N×基準クロック”の高周波数を持つクロック信号が発振される。
【００６２】
このように、従来のＬＣタンク共振回路、インバーターチェーン回路、フィードバックループ回路、安定化回路構造から脱却し、位相遅延信号のトランジションを利用して位相クロック発生器を構成することができる。
【００６３】
よって、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができて、ノイズ成分が回帰されてクロック信号を不安定な状態にする現象を防止することができる。
【００６４】
また、最小化された個数のトランジスターだけを使って回路を構成することができるので、回路サイズを減少させることができて、低電力回路を具現することができる。
【００６５】
図１０は、第２実施例による位相クロック発生器３００の構成要素を概略的に図示した回路図であり、図１１は、第２実施例による位相クロック発生器３００の出力信号を測定したタイミングダイヤグラムである。
【００６６】
図１０に図示された第２実施例による位相クロック発生器３００は、図７と同じく、ＶＣＤＬ１１８に繋がって使われて、第１実施例と類似する回路構造及び動作特性を持つ。よって、重なる説明は省略することにする。
【００６７】
第１実施例による位相クロック発生器２００は、列Ｃ１ないしＣ４を構成する第１ペアＤ１のトランジスターと第２ペアＤ２のトランジスターが対称構造として、５０:５０の割合で周波数の分割機能を遂行するのに比べて、第２実施例による位相クロック発生器３００は、第１ペアのトランジスターと第２ペアのトランジスターが２５:７５の割合で動作される。
【００６８】
このように、トランジスターペアの割合が調整されることで、図１１に図示されたようにクロック信号の周波数帯域が変更されることができる。
【００６９】
すなわち、本発明によれば、トランジスターペアの割合、トランジスター列の個数(偶数個)を調整することで、最終的に発振されるクロック信号の周波数帯域を制御することができる。
【図面の簡単な説明】
【００７０】
【図１】エッジコンバイナの構成要素を概略的に図示した回路図である。
【図２】エッジコンバイナの出力信号を測定したタイミングダイヤグラムである。
【図３】インバーター構造の周波数マルチプライヤーの構成要素を概略的に図示した回路図である。
【図４】インバーター構造の周波数マルチプライヤーの出力信号を測定したタイミングダイヤグラムである。
【図５】フィードバック構造の周波数マルチプライヤーの構成要素を概略的に図示した回路図である。
【図６】フィードバック構造の周波数マルチプライヤーの出力信号を測定したタイミングダイヤグラムである。
【図７】実施例による電圧制御発振回路の構成要素を概略的に図示したブロック図である。
【図８】第１実施例による位相クロック発生器の構成要素を概略的に図示した回路図である。
【図９】第１実施例による位相クロック発生器の出力信号を測定したタイミングダイヤグラムである。
【図１０】第２実施例による位相クロック発生器の構成要素を概略的に図示した回路図である。
【図１１】第２実施例による位相クロック発生器の出力信号を測定したタイミングダイヤグラムである。
【符号の説明】
【００７１】
１００  電圧制御発振回路
１１０  ＤＬＬ
１１２  位相感知器
１１４  チャージポンプ
１１６  ループフィルター
１１８  ＶＣＤＬ
２００、３００  位相クロック発生器
２３０、３３０  バッファー
２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、２１９、
２２０、２２１、２２２、２２３、２２４、２２５、２２６、３１１、３１２、
３１３、３１４、３１５、５１６、３１７、３１８  トランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009071822.tif 000009
【図７】
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【図８】
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【図９】
2009071822.tif 000012
【図１０】
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【図１１】
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