(57)【要約】【課題】タイミング調整回路、例えば信号遅延回路における遅延時間に対する動作温度の影響を防止する。【解決手段】クロック信号が一方の電極に与えられる強誘電体キャパシタと、該強誘電体キャパシタの他方の電極の電位がゲートに与えられるトランジスタと、該トランジスタとの接続点の電位が基準電位として出力される抵抗とを構成要素とする基準電位発生回路を備えるタイミング調整回路において、該調整回路内のインバータチェーンを構成する複数段の各インバータと該インバータに対する接地電位との間に接続された各トランジスタのゲートに基準電位が与えられる。【選択図】図１
2009005025.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の入力に対応して基準電位を発生する回路であって、
該入力クロック信号が一方の電極に与えられる強誘電体キャパシタを備えることを特徴とする基準電位発生回路。
【請求項２】
前記強誘電体キャパシタの他方の電極の電位によって導通状態が制御される基準電位出力用トランジスタと、
該基準電位出力用トランジスタに接続された抵抗とをさらに備え、
該抵抗と前記基準電位出力用トランジスタとの接続点の電位を基準電位として出力することを特徴とする請求項１記載の基準電位発生回路。
【請求項３】
前記クロック信号の入力端子と、前記強誘電体キャパシタの一方の電極との間に接続される２段のインバータと、
前記強誘電体キャパシタの他方の電極に接続され、前記２段のインバータの前段のインバータと後段のインバータとの接続点の電位によって導通状態が制御され、前記クロック信号の値に対応して前記基準電位をリセットするリセット用トランジスタとをさらに備えることを特徴とする請求項２記載の基準電位発生回路。
【請求項４】
請求項１に記載の基準電位発生回路を備えるタイミング調整回路であって、
インバータが複数段接続されたインバータチェーンと、
該インバータチェーンを構成する各インバータと該インバータに対する接地電位との間、または該インバータを構成する２つのトランジスタのうちで接地電位に接続されたトランジスタと該各インバータの出力端との間にそれぞれ接続され、導通状態が前記基準電位発生回路の出力する基準電位によって制御されるトランジスタを備えることを特徴とするタイミング調整回路。
【請求項５】
請求項１に記載の基準電位発生回路を備えるタイミング調整回路であって、
インバータが複数段接続されたインバータチェーンをさらに備え、
該インバータチェーンを構成する各インバータに対する電源電位として前記基準電位発生回路の出力する基準電位が与えられることを特徴とするタイミング調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬＳＩの内部の２つの信号パスの間で、信号伝達のタイミングを調整するためのタイミング調整回路、およびそのタイミング調整回路の内部でタイミング調整のための基準電位を与える基準電位発生回路に関する。
【背景技術】
【０００２】
タイミング調整回路としては様々な方式の回路が用いられる。図１８はその一例としてのインバータタチェーンを用いたタイミング調整回路、すなわち信号遅延回路の例であり、図１９はこの回路による信号遅延の説明図である。図１８においては、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとによって構成されるインバータが複数段接続されたインバータチェーンが構成されている。
【０００３】
このようなインバータチェーンとしての遅延回路において、図１９に示す出力信号の入力信号に対する遅延時間τの値は動作温度によって変化する。ＣＭＯＳトランジスタを用いたインバータチェーンでは、動作温度が低くなると遅延時間τは小さくなり、動作温度が高くなるとτは大きくなる傾向がある。なお、図１９の波形例は図１８のインバータチェーンのインバータが偶数段の場合に対応する。
【０００４】
このようなインバータチェーンの例としては、後述するように図１８のｎチャネルＭＯＳトランジスタと接地電位との間に、それぞれ、例えばｎチャネルトランジスタを挿入し、このｎチャネルトランジスタのゲートに基準電位を与え、基準電位を変化させることによって遅延時間τを調整するタイミング調整回路がある。しかしながらこのようなタイミング調整回路においても、遅延時間τが温度の影響を受けるという問題点を解決することはできなかった。
【０００５】
半導体回路においては、一般的にタイミング調整回路が温度の影響を受けず、常に一定の調整量を与えるように動作することが、設計時の特性管理や、製造ばらつきの面で有利であり、温度によって遅延時間τが変化することは望ましくなく、低温条件においても高速にならず、高温条件においても低速にならないタイミング調整回路の提供が望まれている。
【０００６】
このようなタイミング調整回路などに関する従来技術としての特許文献１では、強誘電体キャパシタを用いたメモリセルに対するセンスアンプ回路の活性化タイミングを、強誘電体キャパシタの経時的な劣化に応じて調整することができるタイミング調整回路が開示されている。
【０００７】
また特許文献２には、不揮発性強誘電体メモリ装置の参照電圧発生回路において温度が上昇した時、それに伴って参照レベルを高くすることによってセンシングマージンを改善することができる技術が開示されている。
【０００８】
しかしながらこれらの従来技術を用いても、タイミング調整回路、例えば基準電圧発生回路を用いるインバータチェーンにおいて、遅延時間が動作温度の影響を受けるという問題点を解決することはできなかった。
【特許文献１】特開２００４−８７０４５号公報「タイミング調整回路および半導体記憶装置」
【特許文献２】特開２００３−６８０７０号公報「不揮発性強誘電体メモリ装置の参照電圧発生回路」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、基準電圧発生回路を備えるタイミング調整回路において、タイミング調整回路の調整動作が動作温度の影響を受けないようにするための基準電圧を発生させ、その基準電圧を用いてタイミング調整回路の動作を制御することによって、タイミング調整回路の調整動作、例えば遅延時間に対する動作温度の影響を防止することである。
【課題を解決するための手段】
【００１０】
本発明の基準電位発生回路は、クロック信号の入力に対応して基準電位を発生する回路であり、入力クロック信号が一方の電極に与えられる強誘電体キャパシタを備える。
発明の実施の形態においては、この強誘電体キャパシタの他方の電極の電位によって導通状態が制御されるトランジスタと、そのトランジスタに接続された抵抗とをさらに備え、その抵抗とトランジスタとの接続点の電位が、基準電位としてタイミング調整回路において用いられる。
【００１１】
次に本発明のタイミング調整回路は、前述の基準電位発生回路と、インバータが複数段接続されたインバータチェーンと、そのインバータチェーンを構成する全てのインバータとそれらのインバータに対する接地電位との間にそれぞれ接続され、導通状態が前述の基準電位発生回路が発生する基準電位によって制御されるトランジスタとを備える。
【００１２】
以上のように本発明においては基準電位発生回路が強誘電体キャパシタを備え、その強誘電体キャパシタにおける電荷と印加電圧との関係を示すヒステリシス特性によって決まる静電容量が動作温度によって変化する性質を利用して、タイミング調整回路の調整動作に対する動作温度の影響を防止することが可能となる。
【発明の効果】
【００１３】
本発明によれば、タイミング調整回路、例えばインバータチェーンを用いた遅延回路における遅延時間を、強誘電体キャパシタを用いる基準電位発生回路が発生する電位を用いて制御することによって、動作温度の影響をキャンセルし、高温においても低温においてもタイミングの調整動作、例えば遅延時間を一定に保つことが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は、本実施形態における基準電位発生回路の原理構成ブロックである。同図の基準電位発生回路は、タイミング調整回路の１つの例としての、基準電位を利用するインバータチェーンを用いた遅延回路において基準電位を与えるものであり、入力クロック信号が一方の電極に与えられる強誘電体キャパシタ１と、この強誘電体キャパシタ１の他方の電極の電位によって導通状態が制御されるトランジスタ２と、そのトランジスタ２に接続された抵抗３とを少なくとも備え、抵抗３とトランジスタ２との接続点の電位を基準電位として与えるものである。
【００１５】
図２は、本実施形態において対象とするタイミング調整回路の例である。同図のタイミング調整回路においては、図１８で説明したインバータチェーンを用いた遅延回路と同様に、ｐチャネルＭＯＳトランジスタ１０とｎチャネルＭＯＳトランジスタ１１とによって構成されるインバータが複数段接続されると共に、各インバータを構成するｎチャネルトランジスタ１１と接地電位との間にそれぞれｎチャネルＭＯＳトランジスタ１２が挿入され、これらのｎチャネルトランジスタ１２のゲートに基準電位、すなわちリファレンス電位（Ｖｒｅｆ）が与えられる構成となっている。
【００１６】
図３は、図２の遅延回路における出力信号の入力信号に対する遅延時間の説明図である。基準電位、すなわちリファレンス電位が高い場合には、各インバータに流れる電流が大きくなり、その結果インバータの動作時間が短くなるために遅延時間τは短くなり、これに対してリファレンス電位が低い場合には遅延時間τの値は大きくなる。
【００１７】
図４は、第１の実施例において、図２内のｎチャネルＭＯＳトランジスタ１２のそれぞれのゲートに対して基準電位を与える基準電位発生回路の構成回路図である。同図において基準電位発生回路は、２つのインバータ２０、２１、強誘電体キャパシタ２２、基準電位出力用のｎチャネルＭＯＳトランジスタ２３、抵抗２４、およびリセット用のｎチャネルＭＯＳトランジスタ２５によって構成されている。なお、符号２２の記号は強誘電体キャパシタを示すものとする。
【００１８】
図４において強誘電体キャパシタ２２の一方の電極、すなわちインバータ２１の出力が接続された電極の電位は入力クロック信号Ｖｃｌｋの電位と同じである。従ってこの電位が”Ｌ”の時にはＶｃｌｋも”Ｌ”である。この時、トランジスタ２５のゲートの電位は”Ｈ”となっており、トランジスタ２５はオンとなり、トランジスタ２３のゲート電位Ｖｇも”Ｌ”となる。その結果、強誘電体キャパシタ２２の充電は行われず、強誘電体キャパシタ２２に電荷が蓄積されていても、その電荷はトランジスタ２５を介して放電される。
【００１９】
入力クロック信号の値Ｖｃｌｋが”Ｈ”となると、強誘電体キャパシタ２２の一方の端子の電位も”Ｈ”となり、強誘電体キャパシタ２２はトランジスタ２３のゲート容量との直列回路によって充電される。
【００２０】
図５は基準電位発生動作の説明図である。同図において入力クロック信号が”Ｈ”となると、２段のインバータ２０、２１の動作の遅れの後に、ｐチャネルＭＯＳトランジスタ２３のゲート容量も充電され、ゲート電位Ｖｇは強誘電体キャパシタ２２とゲート容量２３との直列回路内での電圧分割によって決定される値まで上昇する。この時、リセット用のｎチャネルトランジスタ２５はオフとなるが、その容量はほとんど無視することができるものとする。
【００２１】
ｎチャネルトランジスタ２３のゲート電位Ｖｇの上昇によって、トランジスタ２３はさらにある時間だけ遅れてオンとなり、その結果抵抗２４の両端の電圧としての基準電位Ｖｒｅｆが発生する。なおこれらの波形において容量の充電による波形のなまりは示されていない。
【００２２】
第１の実施例においては、図４の基準電位発生回路の内部の強誘電体キャパシタ２２の静電容量の温度による変化に対応する基準電位の変化を利用し、図２の遅延回路のインバータチェーンの遅れ時間の温度による変化をキャンセルさせることによって、動作温度に依存しない一定の遅れ時間を持つ信号遅延回路を実現することになるが、その詳細についてさらに図６から図１０を用いて説明する。
【００２３】
図６は、強誘電体キャパシタに対する印加電圧Ｖと蓄積電荷Ｑとの関係を示すヒステリシス曲線に対する動作温度の影響の説明図である。このヒステリシス特性は強誘電体のＢ−Ｈ特性に相当するが、強誘電体キャパシタに対する印加電圧Ｖを０からある値Ｖ１の間で変化させると、蓄積電荷量はＱ０からＱ１の間で変化する。このため強誘電体キャパシタの静電容量の値は
Ｃ＝（Ｑ１−Ｑ０）／Ｖ１
で与えられる。
【００２４】
そこで図６に示すようにヒステリシス特性が幅の広い低温の状態から幅の狭い高温の状態になると、Ｑ１とＱ０との差が大きくなり、静電容量の値は低温の時に比較して高温の時の方が大きくなる。
【００２５】
図７は、図４のｎチャネルＭＯＳトランジスタ２３のゲート容量Ｃｇに対する印加電圧と蓄積電荷の関係の説明図である。同図のように、ゲート容量Ｃｇに対する蓄積電荷Ｑと印加電圧Ｖとの関係は原点を通る直線によって表わされる。
【００２６】
図８は、強誘電体キャパシタ２２とｎチャネルＭＯＳトランジスタ２３のゲー容量との直列回路における、分圧によるゲート電位Ｖｇの算出方法の説明図である。同図に示すように、図７で説明したゲート容量Ｃｇに対するＱ−Ｖ特性を座標（Ｖｃｌｋ，Ｑ０）の位置から左上の方向に伸ばし、強誘電体キャパシタ２２のＱ−Ｖ特性との交点を求め、Ｖｃｌｋの値と交点における電圧の値との差を取ることによって、ゲート容量に対する印加電圧、すなわち図４のｎチャネルＭＯＳトランジスタ２３のゲート電位Ｖｇが求められる。
【００２７】
図９は、動作温度が変化した場合のゲート電位Ｖｇの変化の説明図である。同図において低温時にはヒステリシス特性の幅が広く、強誘電体キャパシタンスのＱ−Ｖ特性の傾きが小さいためにゲート電位Ｖｇの値は小さくなるのに対して、高温時にはＱ−Ｖ特性の傾きが大きくなり、その結果ゲート電位Ｖｇの値が大きくなる。
【００２８】
図１０は、図４の基準電位発生回路によって出力される基準電位Ｖｒｅｆに対する動作温度の影響の説明図である。図９で説明したように、低温時には図４のｎチャネルＭＯＳトランジスタ２３のゲート電位は低く、高温になるとその値は増大するが、この温度の増加に対応して基準電位発生回路の出力電圧Ｖｒｅｆの値も大きくなる。このように高温において基準電位が高くなることによって、図３で説明したようにインバータチェーンによる遅延時間τが小さくなる。この動作によって、図１８、図１９で説明した従来技術の問題点、すなわち高温においてインバータチェーンによる遅延時間が大きくなるという温度の影響をキャンセルすることが可能となる。
【００２９】
図１１、および図１２は、図２で説明した基準電位を利用する遅延回路の変形例である。図１１においては、基準電位がゲートに与えられるｎチャネルＭＯＳトランジスタ１２が各段のインバータの出力端子とｎチャネルＭＯＳトランジスタ１１の間に接続されている。これによって図２におけると同様に、温度変化の影響をキャンセルして遅延時間を一定とすることができる遅延回路が実現される。
【００３０】
図１２においては、図４の基準電位発生回路が出力する基準電位Ｖｒｅｆが電源電位Ｖｄｄの代わりに用いられている。これによって高温において基準電位Ｖｒｅｆが増大すると、各段のインバータに対する電源電圧が増大し、その結果各段のインバータの動作遅延が小さくなり、全体としてのインバータチェーンによる高温時の遅延時間の増大をキャンセルすることが可能となる。
【００３１】
以上説明した第１の実施例ではクロック信号が“Ｈ”に変化してから半周期の区間にＶｒｅｆが出力されるため、信号がクロックの立ち上がりエッジに同期して変化し、またインバータチェーンによる全体の信号遅れ時間がクロック信号の半周期以内である場合に特に有効となる。
【００３２】
次に第２の実施例について図１３から図１５を用いて説明する。第１の実施例では、図４の基準電位発生回路において、クロック信号Ｖｃｌｋが“Ｈ”の区間において出力される基準電位Ｖｒｅｆの値を温度の増加につれて増大させる動作が実行されるが、その動作は２つのインバータ２０、２１、強誘電体キャパシタ２２、２つのｎチャネルＭＯＳトランジスタ２３、２５、抵抗２４によって実現される。これに対して第２の実施例では、クロック信号Ｖｃｌｋが、“Ｌ”の区間において基準電位Ｖｒｅｆを出力し、その値を温度の増加につれて増大させるものとする。従って第２の実施例は、信号がクロックの立ち下がりエッジに同期して変化し、インバータチェーンによる遅れ時間がクロック信号の半周期以内である場合に特に有効である。
【００３３】
図１３は、第２の実施例における基準電位発生回路の構成回路図である。同図を図４と比較すると、２つのｎチャネルＭＯＳトランジスタに代わって２つのｐチャネルＭＯＳトランジスタ２７、２８が用いられている点が異なっている。
【００３４】
図１４は、図１３の回路における基準電位Ｖｒｅｆの出力動作のタイミングチャートである。図１３の回路でクロック信号Ｖｃｌｋが“Ｈ”の区間では、ｐチャネルＭＯＳトランジスタ２８はオンとなっており、このためｐチャネルＭＯＳトランジスタ２７のゲート電位Ｖｇは“Ｈ”である。同様にインバータ２１の出力電圧も“Ｈ”となっており、強誘電体キャパシタ２２は充電されていない状態となっている。またｐチャネルＭＯＳトランジスタ２７はオフであり、基準電位Ｖｒｅｆの値は“Ｌ”となっている。
【００３５】
クロック信号Ｖｃｌｋが“Ｌ”となるとｐチャネルＭＯＳトランジスタ２８はオフとなり、またインバータ２１の出力電圧が“Ｌ”となるため強誘電体キャパシタ２２はｐチャネルトランジスタ２７のゲート容量との直列回路として電源電圧Ｖｄｄに接続される。そしてゲート容量と強誘電体キャパシタ２２の静電容量との値に応じて、ｐチャネルトランジスタ２７のゲート電位Ｖｇの値はある値に決定されるが、その値は当然クロック信号Ｖｃｌｋが“Ｈ”の区間に比べて低下し、その結果ｐチャネルＭＯＳトランジスタ２７には電流が流れ、抵抗２４の両端の電圧としての基準電位Ｖｒｅｆの値が正の値として決定される。
【００３６】
図１５は、図１３の基準電位発生回路の出力に対する温度変化の影響の説明図である。前述のように低温から高温に動作温度が変化すると、強誘電体キャパシタ２２の静電容量が増加する。従って図１３の回路においてクロック信号Ｖｃｌｋの値が“Ｈ”から“Ｌ”に変化した時点でｐチャネルＭＯＳトランジスタ２７のゲート容量と直列の状態で充電される強誘電体キャパシタ２２の両端の電位差、すなわちｐチャネルＭＯＳトランジスタ２７のゲート電位Ｖｇは温度が高くなるにつれて低下する。これに従ってｐチャネルトランジスタ２７に流れる電流は増加し、結果として温度の増加につれて基準電位Ｖｒｅｆの値は増加する。
【００３７】
このように第２の実施例ではクロック信号Ｖｃｌｋが“Ｌ”の区間において基準電位発生回路から有効な基準電位が出力されることになるが、この基準電位に対する温度変化の影響は第１の実施例における図１０と同様であり、図１３の基準電位発生回路の出力を図２、図１１、または図１２で説明した基準電位を利用する遅延回路に与えることによって、第１の実施例におけると同様にインバータチェーンを用いた遅延回路における遅延時間に対する動作温度の影響をキャンセルすることが可能となる。
【００３８】
最後に本実施形態における遅延時間に対する動作温度の影響のキャンセル効果について、シミュレーション結果を用いて図１６、図１７によって説明する。図１６は、基準電圧を制御しない従来例に対するシミュレーション結果を示し、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの遅延時間τの値が低温から高温になるに従って増大することが示されている。
【００３９】
図１７は、本実施形態におけるシミュレーション結果の説明図である。基準電圧Ｖｒｅｆを制御することによって、動作温度が−２５度から＋１００度までの範囲において遅延時間τの値が一定となることが示されている。なおシミュレーションにおいて低温時、常温時、および高温時の強誘電体キャパシタの容量の値はそれぞれ０．６２、０．６５、および０．７２ｐＦとした、
以上において本発明の実施形態について詳細に説明したが、例えば本発明において最も特徴的な動作を実現する基準電位発生回路については、図４や図１３の構成に限定されず、またそのような構成変化に応じて、例えば図２、および図１１で説明した基準電位がゲートに与えられるＭＯＳトランジスタとして、ｎチャネルトランジスタに代わってｐチャネルトランジスタを使用することも当然可能である。
【図面の簡単な説明】
【００４０】
【図１】基準電位発生回路の原理構成ブロック図である。
【図２】本実施形態において基準電位を利用する遅延回路の構成例である。
【図３】図２の遅延回路の動作説明図である。
【図４】第１の実施例における基準電位発生回路の構成図である。
【図５】図４の回路における基準電位発生動作のタイミングチャートである。
【図６】強誘電体キャパシタのヒステリシス特性に対する温度の影響の説明図である。
【図７】基準電位出力用トランジスタのゲート容量の特性の説明図である。
【図８】基準電位出力用トランジスタのゲート電位の絶対値の説明図である。
【図９】基準電位出力用トランジスタのゲート電位に対する温度変化の影響の説明図である。
【図１０】図４の回路における基準電位に対する温度の影響の説明図である。
【図１１】基準電位を用いる遅延回路の変形構成例（その１）の回路図である。
【図１２】基準電位を用いる遅延回路の変形構成例（その２）の回路図である。
【図１３】第２の実施例における基準電位発生回路の構成図である。
【図１４】図１３の回路における基準電位発生動作のタイミングチャートである。
【図１５】図１３の回路における基準電位に対する温度の影響の説明図である。
【図１６】従来例に対する温度の影響のシミュレーション結果である。
【図１７】本実施形態における温度の影響のシミュレーション結果である。
【図１８】インバータチェーンを用いた遅延回路の従来例である。
【図１９】図１８の従来例における遅延時間の説明図である。
【符号の説明】
【００４１】
１、２２  強誘電体キャパシタ
２  トランジスタ
３、２４  抵抗
１０、２７、２８  ｐチャネルＭＯＳトランジスタ
１１、１２、２３、２５  ｎチャネルＭＯＳトランジスタ
２０、２１  インバータ
【図１】
2009005025.tif 000003
【図２】
2009005025.tif 000004
【図３】
2009005025.tif 000005
【図４】
2009005025.tif 000006
【図５】
2009005025.tif 000007
【図６】
2009005025.tif 000008
【図７】
2009005025.tif 000009
【図８】
2009005025.tif 000010
【図９】
2009005025.tif 000011
【図１０】
2009005025.tif 000012
【図１１】
2009005025.tif 000013
【図１２】
2009005025.tif 000014
【図１３】
2009005025.tif 000015
【図１４】
2009005025.tif 000016
【図１５】
2009005025.tif 000017
【図１６】
2009005025.tif 000018
【図１７】
2009005025.tif 000019
【図１８】
2009005025.tif 000020
【図１９】
2009005025.tif 000021