(57)【要約】【課題】被測定デバイス内部の各回路ブロックのＧＮＤと基準ＧＮＤの電位差による測定誤差を緩和し、より高精度な測定ができる検査工程を含む半導体装置の製造方法を提供する。【解決手段】被測定デバイス１２が備える回路ブロック１５ａ、１５ｂ、１５ｃそれぞれに設けられたＧＮＤ端子１４ａ、１４ｂ、１４ｃの１つに、半導体テスタ１０からのＧＮＤフォースライン５とＧＮＤセンスライン６とを接続する。ＧＮＤセンスライン６の接続は、接続状態と非接続状態とを切り替えるスイッチ９ａ、９ｂ、９ｃを介して行われる。被測定デバイス１２の検査中にＧＮＤセンスライン６で検知した１つのＧＮＤ端子における電位に基づいて、電位補正回路８が検査のために半導体テスタ１０から被測定デバイス１２に入力されるテスト信号の電位レベルを補正する。半導体テスタ１０は、補正されたテスト信号を上記１つの接地端子を有する回路ブロックに入力する。【選択図】図１
2009098034.tif 000002
【特許請求の範囲】
【請求項１】
接地端子を有する半導体装置を、テスタおよび当該テスタに電気的に接続されるテスタ治具を用いて検査する検査工程を含む半導体装置の製造方法であって、
前記検査工程は、
前記接地端子に、接地電位を与えるための前記テスタからのフォースラインと、電位を検知するための前記テスタからのセンスラインとを接続する工程と、
前記半導体装置の検査中に前記センスラインで検知した前記接地端子における電位に基づいて、検査のために前記テスタから前記半導体装置に入力されるテスト信号の電位レベルを補正する工程と、
前記補正されたテスト信号を前記半導体装置に入力する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
複数の回路ブロックと前記回路ブロックそれぞれに独立して設けられた接地端子を有する半導体装置を、テスタおよび当該テスタに電気的に接続されるテスタ治具を用いて検査する検査工程を含む半導体装置の製造方法であって、
前記検査工程は、
前記複数の接地端子の１つに、接地電位を与えるための前記テスタからのフォースラインと、電位を検知するための前記テスタからのセンスラインとを接続する工程と、
前記半導体装置の検査中に前記センスラインで検知した前記１つの接地端子における電位に基づいて、検査のために前記テスタから前記半導体装置に入力されるテスト信号の電位レベルを補正する工程と、
前記補正されたテスト信号を前記１つの接地端子を有する回路ブロックに入力する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記接地端子への前記センスラインの接続が、接続状態と非接続状態とを切り替えるスイッチを介して行われる請求項２記載の半導体装置の製造方法。
【請求項４】
前記接地端子への、前記フォースラインおよび前記センスラインの接続が、前記半導体装置を装着するケルビンソケットを介して行われる請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、接地端子を有する半導体装置を、テスタおよび当該テスタに電気的に接続されるテスタ治具を用いて検査する検査工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置（以下、半導体装置という。）の製造工程には、拡散工程によりウエハ上に形成された複数の半導体チップを、拡散工程の終了後に、ウエハ状態や分割した半導体チップをパッケージに封止した状態で機能特性を検査し、各半導体チップの良・不良を判定する検査工程が組み込まれている。この検査工程に用いられる測定装置として、例えば、特許文献１に記載された測定装置がある。この従来の測定装置はロジックＬＳＩ等の機能試験装置として適用され、特にＣＭＯＳ、ＢＩＣＭＯＳで構成されたロジックＬＳＩの論理検証試験のために構築されている。
【０００３】
図４は、上記従来の測定装置により半導体装置を検査する場合の結線状態を示す図である。図４に示すように、従来の測定装置は、半導体テスタ１０と、被測定デバイス１２の機能試験および特性試験のために構成されたテスタ治具１１とにより構成されている。半導体テスタ１０は、電源ユニット３と、被測定デバイス１２に対し電気信号を入出力するための複数のピンカード１とにより構成される。
【０００４】
テスタ治具１１にマウントされた被測定デバイス１２の接地端子１４（ＧＮＤ端子１４）には、半導体テスタ１０の電源ユニット３のＧＮＤフォースライン５とＧＮＤセンスライン６が接続される。電源ユニット３は、ＧＮＤフォースライン５とＧＮＤセンスライン６との接続点を０ＶとするＧＮＤ基準点を与える。ピンカード１は、被測定デバイス１２の電源端子やコントロール端子に電圧や電流を供給するドライバ２ａと、被測定デバイス１２が出力する信号を測定するコンパレータ２ｂを有する。ドライバ２ａとコンパレータ２ｂは信号線４により、テスタ治具１１にマウントされた被測定デバイス１２の端子１６に接続される。被測定デバイス１２の端子１６は、電源端子やコントロール端子等、任意の機能を有する端子である。
【０００５】
ＧＮＤ基準点は、第２ＧＮＤセンスライン７を通してピンカード１が備える電位補正回路８へ接続されている。電位補正回路８は、第２ＧＮＤセンスライン７により検出されるＧＮＤ基準点の電位に応じてピンカード１が被測定デバイス１２へ出力する信号を調整する。本構成によれば、補正された信号に応じて被測定デバイス１２から入力される信号を測定することによって、被測定デバイス１２の機能試験と特性試験を高精度に行うことができる。なお、被測定デバイス１２のテスタ治具１１へのマウントは、図４には模式的に示すソケット１７を介して行われる。また、図４中のＳ−ＧＮＤは電源ユニット３やピンカード１等の半導体テスタ１０内部のシステムＧＮＤである。
【特許文献１】特開２０００−２４１５０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年の半導体装置の高性能化により、ＧＮＤ端子１４の接触抵抗が測定精度に無視できない影響を与えるようになってきている。例えば、ＧＮＤ端子の接触抵抗や電源端子の接触抵抗が増加すると、当該接触抵抗に応じた電圧降下が発生し、被測定デバイス１２に、正規の電位よりも電圧降下分だけ低い電源電位やコントロール信号の電位が与えられることになる。また、例えば、モータドライブＩＣ（Integrated Circuit）では、出力トランジスタが大電流を駆動でき、かつオン抵抗が低いことが求められている。このようなモータドライブＩＣでは、１Ａ出力時の飽和出力電圧Ｖｓａｔが０．５Ｖ以下という性能が要求されるデバイスも珍しくない。このようなデバイスでは、ＧＮＤ端子に、例えば０．２Ωの接触抵抗が発生した場合、接触抵抗により０．２Ｖの電圧降下が発生する。この場合、デバイスの飽和出力電圧Ｖｓａｔに対する割合が４０％にもなり、ＧＮＤ端子の接触抵抗が測定結果に大きな影響（測定誤差）を与えることになる。
【０００７】
また、半導体装置のＧＮＤラインは配線抵抗が比較的大きいため、ＧＮＤラインを共通化すると共通インピーダンスによる内部回路同士の信号の干渉が発生する。このような信号の干渉を防止するため、半導体装置では、信号処理ブロックと出力回路ブロック等、回路ブロック単位でＧＮＤラインを分離し、各回路ブロックに独立してＧＮＤ端子が設けられる場合が多い。複数のＧＮＤ端子を有する半導体装置を測定する場合、ソケット１７と被測定デバイス１２の各ＧＮＤ端子に発生する接触抵抗と、各ＧＮＤ端子に流れる被測定デバイス１２の動作電流により発生する電圧降下により、被測定デバイス１２の各回路ブロックのＧＮＤに電位差が生じる。
【０００８】
図５は、上述の従来の測定技術を、複数のＧＮＤ端子を有する被測定デバイス１２に適用した場合のテスタ治具１１と被測定デバイス１２とを模式的に示す回路図である。図５の回路図では、各ＧＮＤ端子１４（１４ａ、１４ｂ、１４ｃ）とソケット１７との接触抵抗１３（１３ａ、１３ｂ、１３ｃ）を表示している。
【０００９】
図５に示すように、半導体テスタ１０の電源ユニット３のＧＮＤフォースライン５とＧＮＤセンスライン６はテスタ治具１１上で接続され、当該接続点がＧＮＤ基準点となる。ピンカード１を補正するための第２ＧＮＤセンスライン７はセンスライン６に接続され、ＧＮＤ基準点の電位を基準として電位補正回路８がピンカード１を制御する。被測定デバイス１２の複数の回路ブロック１５ａ、１５ｂ、１５ｃが備えるＧＮＤ端子１４ａ、１４ｂ、１４ｃは、それぞれ接触抵抗１３ａ、１３ｂ、１３ｃを介してＧＮＤ基準点と接続される。また、被測定デバイス１２の複数の回路ブロック１５ａ、１５ｂ、１５ｃの端子１６ａ、１６ｂ、１６ｃには、それぞれ信号線４ａ、４ｂ、４ｃが接続されている。
【００１０】
ここで、１例として被測定デバイス１２を構成している回路ブロック１５ｂの測定について説明する。被測定デバイス１２の回路ブロック１５ｂのＧＮＤ電位（図５のＡ点）は、回路ブロック１５ｂに流れる回路電流と接触抵抗１３ｂとにより発生する電圧降下のために、ＧＮＤ基準点より上昇した電位になる。本構成では、被測定デバイス１２に与える信号、あるいは被測定デバイス１２から出力される信号はＧＮＤ基準点を元に電位補正回路８により補正されるため、ＧＮＤ基準点とＡ点の電位差がそのまま誤差となり、被測定デバイス１２の測定精度に影響を与える。この測定誤差は、今後にわたって開発されるよりパターン寸法の小さい微細化素子を搭載し、ますます駆動電源電圧が低くなるとともに動作電流が増加する被測定デバイス１２の検査工程において顕著に表れる。また、ＢＧＡ（Ball Grid Array）やＬＧＡ（Land Grid Array）といった狭ピッチでソケット１７との電気的接触面積が小さい半導体パッケージでは、ＧＮＤ端子の接触抵抗を小さく保つことは難しく測定誤差の影響を受けやすい傾向にある。
【００１１】
本発明は、上記従来の事情を鑑みて提案されたものであって、被測定デバイス内部の各回路ブロックのＧＮＤと基準ＧＮＤとの電位差による測定誤差を緩和し、より高精度な測定ができる検査工程を含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の課題を解決するため、本発明は、以下の技術的手段を採用している。まず、本発明は、接地端子を有する半導体装置を、テスタおよび当該テスタに電気的に接続されるテスタ治具を用いて検査する検査工程を含む半導体装置の製造方法を前提としている。そして、本発明に係る半導体装置の製造方法では、検査工程において、まず、半導体装置の接地端子に、接地電位を与えるための上記テスタからのフォースラインと、電位を検知するための上記テスタからのセンスラインとを接続する。次いで、半導体装置の検査中にセンスラインで検知した接地端子における電位に基づいて、検査のためにテスタから半導体装置に入力されるテスト信号の電位レベルを補正する。そして、補正されたテスト信号を半導体装置に入力する。
【００１３】
この半導体装置の製造方法によれば、センスラインによる電位検出点と測定対象の半導体装置の接地端子との間に発生する接触抵抗に起因する測定誤差を緩和することができる。
【００１４】
また、本発明は、複数の回路ブロックと前記回路ブロックそれぞれに独立して設けられた接地端子を有する半導体装置を、テスタおよび当該テスタに電気的に接続されるテスタ治具を用いて検査する検査工程を含む半導体装置の製造方法を提供することができる。この半導体装置の製造方法では、検査工程において、半導体装置が備える複数の接地端子の１つに、接地電位を与えるための上記テスタからのフォースラインと、電位を検知するための上記テスタからのセンスラインとを接続する。次いで、半導体装置の検査中にセンスラインで検知した上記１つの接地端子における電位に基づいて、検査のためにテスタから半導体装置に入力されるテスト信号の電位レベルを補正する。そして、補正されたテスト信号を上記１つの接地端子を有する回路ブロックに入力する。
【００１５】
この半導体装置の製造方法によれば、各回路ブロックが備える接地端子間の電位差に起因する測定誤差を緩和することができる。この半導体装置の製造方法において、接地端子へのセンスラインの接続は、接続状態と非接続状態とを切り替えるスイッチを介して行うことができる。
【００１６】
また、以上の各半導体装置の製造方法において、接地端子への、フォースラインおよびセンスラインの接続は、例えば、半導体装置を装着するケルビンソケットを介して行うことができる。
【発明の効果】
【００１７】
本発明によれば、センスラインによる電位検出点と測定対象の半導体装置の接地端子との間に発生する接触抵抗に起因する測定誤差を緩和することができる。特に、各回路ブロックにそれぞれ接地端子が設けられた、複数の接地端子を有する半導体装置では、各回路ブロックが備える接地端子間の電位差に起因する測定誤差を緩和することができる。この結果、高精度な測定を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体装置の製造方法が有する検査工程の一実施形態について、図１、図２および図３を参照しながら説明する。
【００１９】
図１は本実施形態において使用する半導体集積回路装置の測定装置の構成を概念的に示す図である。図１に示すように、本実施形態の検査工程で使用する測定装置は、半導体テスタ１０とテスタ治具１１とにより構成されている。半導体テスタ１０は、上述した、ピンカード１、テスタドライバ２ａ、テスタコンパレータ２ｂ、電源ユニット３、電位補正回路８を備える。
【００２０】
テスタ治具１１は半導体テスタ１０と被測定デバイス１２（半導体装置）を接続する装置であり、被測定デバイス１２を測定するための周辺回路が実装されている。なお、被測定デバイス１２とテスタ治具１１は、テスタ治具１１に実装されているケルビンソケット１８を介して接続される。ケルビンソケット１８は、４端子法を用いて低抵抗を測定することができる端子コンタクト形態（ケルビンコンタクト）を有するソケットであり、ソケットメーカによって各種パッケージタイプに合わせ販売されている。
【００２１】
被測定デバイス１２は複数のＧＮＤ端子１４ａ、１４ｂ、１４ｃ（接地端子）を備えている。各ＧＮＤ端子１４ａ、１４ｂ、１４ｃは、半導体テスタ１０の電源ユニット３のＧＮＤフォースライン５およびＧＮＤセンスライン６と、テスタ治具１１上で接続されている。電源ユニット３は、ＧＮＤセンスライン６が検出した電位に基づいて、ＧＮＤフォースライン５に印加する電位を変動させ、ＧＮＤフォースライン５とＧＮＤセンスライン６との接続点を０Ｖにする。本実施形態では、テスタ治具１１上で、ＧＮＤ端子１４ａがセンスライン切替スイッチ９ａを介してＧＮＤセンスライン６と接続されている。また、ＧＮＤ端子１４ｂはセンスライン切替スイッチ９ｂを介してＧＮＤセンスライン６と接続されている。さらに、ＧＮＤ端子１４ｃはセンスライン切替スイッチ９ｃを介してＧＮＤセンスライン６と接続される。また、電位補正回路８は第２ＧＮＤセンスライン７を介してＧＮＤセンスライン６と接続されている。さらに、ピンカード１のテスタドライバ２ａと被測定デバイス１２の端子１６は信号線４によって接続されている。被測定デバイス１２の端子１６は、電源端子やコントロール端子等、任意の機能を有する端子である。
【００２２】
図２は、図１と同一の半導体テスタ１０、テスタ治具１１の回路構成に、被測定デバイス１２とケルビンソケット１８の端子コンタクトとの間で発生する接触抵抗１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆを等価回路的に付加した回路図である。
【００２３】
図２に示すように、テスタ治具１１上では、被測定デバイス１２のＧＮＤ端子１４ａとＧＮＤフォースライン５とが接触抵抗１３ａを介して接続される。また、被測定デバイス１２のＧＮＤ端子１４ｂとＧＮＤフォースライン５とが接触抵抗１３ｂを介して接続される。さらに、被測定デバイス１２のＧＮＤ端子１４ｃとＧＮＤフォースライン５とが接触抵抗１３ｃを介して接続される。ここで、各接触抵抗１３ａ、１３ｂ、１３ｃは、各ＧＮＤ端子１４ａ、１４ｂ、１４ｃに対応するケルビンソケット１８のケルビンコンタクトのフォース側端子と各ＧＮＤ端子１４ａ、１４ｂ、１４ｃとの接触抵抗である。
【００２４】
また、ＧＮＤセンスライン６は、テスタ治具１１上でセンスライン切替スイッチ９ａ、９ｂ、９ｃの一方の端子とそれぞれ接続されている。センスライン切替スイッチ９ａの他方の端子は接触抵抗１３ｄを介して被測定デバイス１２のＧＮＤ端子１４ａと接続される。また、センスライン切替スイッチ９ｂの他方の端子は接触抵抗１３ｅを介して被測定デバイス１２のＧＮＤ端子１４ｂと接続される。さらに、センスライン切替スイッチ９ｃの他方の端子は接触抵抗１３ｆを介して被測定デバイス１２のＧＮＤ端子１４ｃと接続される。ここで、各接触抵抗１３ｄ、１３ｅ、１３ｆは、各ＧＮＤ端子１４ａ、１４ｂ、１４ｃに対応するケルビンソケット１８のケルビンコンタクトのセンス側端子と各ＧＮＤ端子１４ａ、１４ｂ、１４ｃとの接触抵抗である。
【００２５】
センスライン切替スイッチ９ａ、９ｂ、９ｃは、いずれか１つが接続状態（以下、オン状態という。）である場合、他が非接続状態（以下、オフ状態という。）になる。また、オン状態にするセンスライン切替スイッチ９ａ、９ｂ、９ｃは、測定内容に応じて半導体テスタ１０により選択される。なお、図２ではセンスライン切替スイッチ９ａ、９ｂ、９ｃを被測定デバイス１２のテスタ治具１１上に構成された周辺回路の一部として記載しているが、各センスライン切替スイッチ９ａ、９ｂ、９ｃは、半導体テスタ１０内に配置されていてもよい。
【００２６】
上述したように、電源ユニット３の第２ＧＮＤセンスライン７はピンカード１の電位補正回路８に接続されている。また、ピンカード１のテスタドライバ２ａは電位補正回路８によって補正された信号を、信号線４を経由して被測定デバイス１２の端子１６に入力する。また、被測定デバイス１２の端子１６から出力される信号は、信号線４を経由してピンカード１のテスタコンパレータ２ｂに送られ、電位補正回路８によって信号電位が補正される。
【００２７】
次に、本実施形態の検査工程における測定動作、特に、センスライン切替スイッチ９ａ、９ｂ、９ｃをオン状態とオフ状態とに切り替えることにより得られる効果について説明する。図３は、図２の被測定デバイス１２の内部構成をさらに詳細に示す図である。図３では、図１および図２に示した端子１６を各回路ブロック１５ａ、１５ｂ、１５ｃのそれぞれに接続する端子１６ａ、１６ｂ、１６ｃとして示している。また、当該記載に合わせて、ピンカード１からの信号線４も、被測定デバイス１２の各回路ブロック１５ａ、１５ｂ、１５ｃの端子１６ａ、１６ｂ、１６ｃに接続された信号線４ａ、４ｂ、４ｃとして示している。
【００２８】
図３に示すように、ＧＮＤ端子１４ａは被測定デバイス１２の内部回路である回路ブロック１５ａのＧＮＤ端子である。また、ＧＮＤ端子１４ｂは被測定デバイス１２の回路ブロック１５ｂのＧＮＤ端子である。さらに、ＧＮＤ端子１４ｃは被測定デバイス１２の回路ブロック１５ｃのＧＮＤ端子である。さらに、被測定デバイス１２の回路ブロック１５ａは端子１６ａを通して信号線４ａと接続されている。被測定デバイス１２の回路ブロック１５ｂは端子１６ｂを通して信号線４ｂと接続されている。同様に、被測定デバイス１２の回路ブロック１５ｃは端子１６ｃを通して信号線４ｃと接続されている。
【００２９】
以上の構成において、被測定デバイス１２を構成している回路ブロック１５ｂ測定する場合、半導体テスタ１０は、センスライン切替スイッチ９ｂをオン状態とし、被測定デバイス１２のＧＮＤ端子１４ｂにＧＮＤセンスライン６を接続する。このとき、センスライン切替スイッチ９ａ、９ｃはオフ状態になっている。これによりＧＮＤセンスライン６は、接触抵抗１３ｅを介してＧＮＤ端子１４ｂに接続され、ＧＮＤフォースライン５は、接触抵抗１３ｂを介して被測定デバイス１２のＧＮＤ端子１４ｂに接続される。電源ユニット３のＧＮＤセンスライン６には電流が流れないため、接触抵抗１３ｅにおいて電圧降下は発生しない。このため、被測定デバイス１２のＧＮＤ端子１４ｂ（Ａ点）の電位が直接第２ＧＮＤセンスライン７を介してピンカード１の電位補正回路８に入力される。したがって、被測定デバイス１２のＡ点を基準電位としてピンカード１が補正され、信号線４ｂを経由して半導体テスタ１０から電位レベルが補正された本来の検査設計どおりのテスト信号が回路ブロック１５ｂに入力される。これにより、回路ブロック１５ｂの機能などが測定される。この結果、回路ブロック１５ｂに対してＧＮＤ端子の接触抵抗１３ｂを含まない、高精度な検査が実現できる。
【００３０】
また、回路ブロック１５ａを測定する場合、半導体テスタ１０は、センスライン切替スイッチ９ａをオン状態とする。このとき、センスライン切替スイッチ９ｂ、９ｃはオフ状態になっている。さらに、回路ブロック１５ｃを測定する場合、半導体テスタ１０は、センスライン切替スイッチ９ｃをオン状態にするとともに、センスライン切替スイッチ９ａ、９ｂをオフ状態にする。これにより、回路ブロック１５ａ、１５ｂ、１５ｃのＧＮＤ端子に電位差のない状態で、各回路ブロック１５ａ、１５ｂ、１５ｃの測定を実施することができ、高精度な測定を実現することができる。
【００３１】
なお、本実施形態による半導体装置の検査工程は、当該半導体装置の回路パターンを形成する拡散工程、その後の検査工程、実装工程などを含む一連の製造工程中に含まれて実施される。
【００３２】
以上説明したように、本発明によれば、センスラインによる電位検出点と測定対象の半導体装置の接地端子との間に発生する接触抵抗に起因する測定誤差を緩和することができる。特に、各回路ブロックにそれぞれ接地端子が設けられた、複数の接地端子を有する半導体装置では、各回路ブロックが備える接地端子間の電位差に起因する測定誤差を緩和することができる。この結果、高精度な測定を実現することができる。
【００３３】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、半導体テスタが複数の電源ユニットを備える場合であっても、電源ユニットごとに本発明を適用することができる。
【産業上の利用可能性】
【００３４】
本発明は半導体集積回路の検査においてＧＮＤ端子の接触抵抗の影響を緩和でき、高精度な検査が行えるため、半導体集積回路の検査工程に有用である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態において使用する測定装置の構成を示す概念図
【図２】図１に接触抵抗を等価回路的に付加した回路図
【図３】被測定デバイスとの結線状態を拡大して示す図
【図４】従来例の測定装置の構成を示す概念図
【図５】従来例の測定装置の結線状態を示す回路図
【符号の説明】
【００３６】
１  ピンカード
２ａ  ドライバ
２ｂ  コンパレータ
３  電源ユニット
４  信号線
５  ＧＮＤフォースライン
６  ＧＮＤセンスライン
７  第２ＧＮＤセンスライン
８  電位補正回路
９ａ、９ｂ、９ｃ  センスライン切替スイッチ
１０  半導体テスタ
１１  テスタ治具
１２  被測定デバイス
１３ａ、１３ｃ、１３ｅ  フォース側接触抵抗
１３ｂ、１３ｄ、１３ｆ  センス側接触抵抗
１４、１４ａ、１４ｂ、１４ｃ  ＧＮＤ端子
１５ａ、１５ｂ、１５ｃ  回路ブロック
１６、１６ａ、１６ｂ、１６ｃ  端子
１７  ソケット
１８  ケルビンソケット
【図１】
2009098034.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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