(57)【要約】【課題】ロジック回路の電源電圧停止時にメモリリフレッシュ動作を可能とする。【解決手段】半導体装置は、第１電圧、高い第２電圧を供給されるロジック回路３０、第１、第２電圧、高い第３電圧を供給されるメモリ部２０を備える。メモリ部２０は第１メモリ２、電圧生成回路５、リフレッシュ制御回路４０を含む。第１メモリ２は、第１、第２電圧を供給される周辺回路４、第１、第３電圧が供給されるセルアレイコア３を含む。電圧生成回路５は、第１、第３電圧が供給され、第３電圧を降圧又は昇圧した第２電圧より高い第４、第５電圧をセルアレイコア３に出力する。第３、第４、第５電圧はセンスアンプ５３、ワード線駆動回路５２、ビット線プリチャージ回路２２のいずれかに供給される。第３、第４、第５電圧のいずれかはリフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は第２電源停止時にセルアレイコア３のリフレッシュ動作を行う。【選択図】図１４
2009193666.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧と、前記第１の電圧より高い第２の電圧とを供給されるロジック回路と、
前記第１の電圧と、前記第２の電圧と、前記第２の電圧よりも高い第３の電圧とを供給されるメモリ部とを具備し、
前記メモリ部は、
第１のメモリと、
電圧生成回路と、
リフレッシュ制御回路とを備え、
前記第１のメモリは、
前記第１の電圧と、前記第２の電圧とを供給される周辺回路と、
前記第１の電圧と、前記第３の電圧とが供給されるセルアレイコアとを含み、
前記電圧生成回路は、
前記第１の電圧と、前記第３の電圧とが供給され、前記第３の電圧を所定のモード時に降圧又は昇圧し、前記第２の電圧よりも高電位である第４の電圧及び第５電圧を生成してセルアレイコアに出力し、
前記第３の電圧、前記第４の電圧及び前記第５の電圧のうちのいずれか一つは前記セルアレイコアのセンスアンプに、他のうちの一つはワード線駆動回路に、残りはビット線プリチャージ回路にそれぞれ供給され、
前記第３の電圧、前記第４の電圧及び前記第５の電圧のうちのいずれか一つは前記リフレッシュ制御回路に供給され、
前記リフレッシュ制御回路は、
前記第２の電源の供給が停止したとき前記セルアレイコアのリフレッシュ動作を行う
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記リフレッシュ制御回路は、前記セルアレイコアのうち、所定の部分についてのみ前記リフレッシュ動作を行う
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記電圧調整回路は、
前記第３の電圧を降圧し、前記第３の電圧と前記第４の電圧との間の前記第５の電圧を生成して、前記ビットプリチャージ回路に供給する第１電圧調整回路と、
前記第３の電圧を降圧し、前記第４の電圧を生成して、前記センスアンプに供給する第２電圧調整回路と
を含み、
前記第３の電圧を前記ワード線駆動回路に供給する
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記電圧調整回路は、
前記第３の電圧を降圧し、前記第３の電圧と前記第２の電圧との間の前記第５の電圧を生成して、前記センスアンプに供給する第２電圧調整回路と、
前記第３の電圧を昇圧し、前記第４の電圧を生成して、前記ワード線駆動回路に供給する第１電圧調整回路と
を含み、
前記第３の電圧を前記ビットプリチャージ回路に供給する
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１電圧調整回路は、
前記第３の電圧を昇圧し、前記第３の電圧と前記第４の電圧との間の第５の電圧を生成して、前記プリチャージ回路に供給する第１電圧調整回路と、
前記第３の電圧を昇圧し、前記第４の電圧を生成して、前記ワード線駆動回路に供給する第２電圧調整回路と
を含み、
前記第３の電圧を前記センスアンプに供給する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数の電源電圧を用いる半導体装置に関する。
【背景技術】
【０００２】
複数の種類の内部電源電圧を用いて動作する半導体装置が知られている。その半導体装置では、内部の回路の種類に応じて、それら複数の内部電源電圧を使い分けている。図１は、その従来の半導体装置の構成の一例を示すブロック図である。この半導体装置１０１は、電源電圧ＶＤＤ（例示：１．５Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。メモリマクロ１０２、降圧回路１１１、降圧回路１１２、リファレンス電源１１３、ネガティブポンプ（Ｎポンプ）１１４、ポジティブポンプ（Ｐポンプ）１１５を具備している。
【０００３】
メモリマクロ１０２は、ＤＲＡＭコアであり、データを記憶するセルアレイコア１０３と、セルアレイコア１０３を制御する周辺回路１０４とを備える。セルアレイコア１０３は、マトリクス状に配置された複数のセルと、複数のセンスアンプと、ワード線駆動回路と、ビット線プリチャージ回路と、センスアンプ駆動回路とを含んでいる。周辺回路１０４は、デコーダ、コントローラを含んでいる。
【０００４】
降圧回路１１１は、上記電源電圧ＶＤＤを降圧して、ビット線プリチャージ用トランジスタのＨｉｇｈ側の電源電圧ＶＰＤ（例示：１．２Ｖ）生成し、セルアレイコア１０３へ出力する。降圧回路１１２は、上記電源電圧ＶＤＤを降圧して、センスアンプＳＡ用の電源電圧ＶＳＡ（例示：１．０Ｖ）を生成し、セルアレイコア１０３へ出力する。リファレンス電源１１３は、上記センスアンプＳＡ用の電源電圧ＶＳＡを降圧して、参照電圧ＨＶＤＤ（例示：０．５Ｖ）を生成し、セルアレイコア１０３へ出力する。Ｎポンプ１１４は、上記電源電圧ＶＤＤを降圧し反転して、ワード線駆動時のＬｏｗ側の電圧ＶＫＫ（例示：−０．４Ｖ）、及び、選択トランジスタの基板電位ＶＢＢ（例示：−０．４Ｖ）を生成し、セルアレイコア１０３へ出力する。Ｐポンプ１１５は、上記電源電圧ＶＤＤを昇圧して、ワード線駆動時のＨｉｇｈ側の電源電圧ＶＰＰ（例示：２．５Ｖ）を生成し、セルアレイコア１０３へ出力する。
【０００５】
従来、半導体装置１０１の全体回路に供給される電源電圧ＶＤＤは、センスアンプＳＡ用に供給される電源電圧ＶＳＡと同じかそれよりも高い電圧である。そのため、電源電圧ＶＳＡは、電源電圧ＶＤＤ直接又はＶＤＤから降圧して生成されている。ここで、汎用ＤＲＡＭでは、特に、ビット線分割が少なく負荷容量が大きいので、センスアンプＳＡの動作電流Ｉｓａが大きい。そのため、ワード線の電流Ｉｗｏｒｄと比較すると、Ｉｗｏｒｄ＜Ｉｓａの関係があり、電流供給能力を十分に備えるＶＤＤ電源から動作電流Ｉｓａを生成することが必須である。他の電圧生成もその傾向がある。最近は、ワード線を駆動する電源電圧ＶＰＰを電源電圧ＶＤＤから生成すると電流効率が悪いので、外部から電源電圧ＶＰＰを供給する場合も出てきている。
【０００６】
複数の種類の電源電圧を用いて動作する半導体装置の例として、特開平１１−２１３６６７号公報に、半導体記憶装置が開示されている。この半導体記憶装置は、入力回路及び周辺回路と、メモリアレイ部と、第１内部降圧回路と、第２内部降圧回路とを備える。メモリアレイ部は、マトリックス配置されたメモリセルを含む。第１内部降圧回路は、出力回路と外部端子から供給された電源電圧を降圧して第１内部電圧を形成する。第２内部降圧回路は、外部端子から供給された電源電圧を降圧し、かつ上記第１内部電圧より絶対値的に大きな電圧値にされた第２内部電圧を形成する。この半導体記憶装置は、上記外部端子から供給された電源電圧を上記第２内部電圧より絶対値的に大きな電圧値にされた第１電源版として動作するとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記入力回路及び周辺回路には、上記第２内部降圧回路で形成された第２内部電圧を供給し、上記出力回路には、上記電源電圧を供給する。一方、上記外部端子から供給された電源電圧を上記第２内部電圧と等しい電圧値に設定された第２電源版として動作するとき、上記メモリアレイ部には、上記第１内部降圧回路で形成された第１内部電圧を供給し、上記第２内部降圧回路の出力を上記入力回路及び周辺回路から切り離すととともに、かかる入力回路及び周辺回路と出力回路には、上記電源電圧を供給する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２１３６６７号公報
【特許文献２】特開２００１−３３８４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、高速動作／低電流のために、論理回路のトランジスタのゲート酸化膜は薄膜化が進んでいる。その場合、図１の例では、論理回路の電源電圧ＶＤＤは１．０Ｖ以下に低下する。一方で、センスアンプの動作限界電圧からセンスアンプＳＡ用の電源電圧ＶＳＡは、１．０Ｖ程度とする必要がある。ここで、一般に、電源電圧ＶＤＤは±１０％の電圧変動が許容されている。低電圧化が顕著な電源電圧ＶＤＤから電源電圧ＶＳＡを生成しようとすると、電源電圧ＶＤＤが電圧変動で減少した場合、昇圧により電源電圧ＶＳＡを生成しなければならない事態が発生する。このような電源電圧ＶＤＤから昇圧で電源電圧ＶＳＡを生成する場合、電圧の生成の効率が大きく低下してしまう。一方、昇圧を行わずに電源電圧ＶＳＡとすれば、センスアンプの動作速度が低下してしまう。センスアンプの動作速度を低下させず、動作限界電圧の影響を受けずに、効率よく、電源電圧を供給可能な技術が望まれる。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
上記課題を解決するために本発明の半導体装置は、第１のメモリ（２）と電圧生成回路（５）とを具備する。第１のメモリ（２）は、メモリセル（２６）と、ワード線駆動回路（２１）と、センスアンプ（２４）とを備える。メモリセル（２６）は、ワード線（ＷＬ）とビット線（Ｂｉｔ）とに結合する。ワード線駆動回路（２１）は、ワード線（ＷＬ）を駆動する。センスアンプ（２４）は、ビット線（Ｂｉｔ）を経由してメモリセル（２６）の情報を増幅する。電圧生成回路（５）は、外部から、第１の電圧（ＧＮＤ）と、第１の電圧（ＧＮＤ）よりも高電位の第２の電圧（ＶＤＤ）と、第２の電圧（ＶＤＤ）よりも高電位の第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）とが供給される。電圧生成回路（５）は、第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）を所定のモード時に降圧又は昇圧し、第２の電圧（ＶＤＤ）よりも高電位の第４の電圧（ＶＳＡｏｒＶＰＰ）を生成して、センスアンプ（２４）又はワード線駆動回路（２１）に供給する第１電圧調整回路（１０）を備える。
本発明では、低電圧化される第２の電圧（ＶＤＤ）からではなく、第２の電圧（ＶＤＤ）よりも高電位の第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）から降圧又は昇圧して、第４の電圧（ＶＳＡｏｒＶＰＰ）を生成する。それにより、第２の電圧（ＶＤＤ）が低電圧側に変動しても、それに影響されること無く、センスアンプ（２４）の高速動作を実現することができる。
【００１１】
本発明の半導体装置は、ロジック回路（３０）とメモリ部（２０）とを具備する。ロジック回路（３０）は、第１の電圧（ＧＮＤ）と、第１の電圧（ＧＮＤ）より高い第２の電圧（ＶＤＤ）とを供給される。メモリ部（２０）は、第１の電圧（ＧＮＤ）と、第２の電圧（ＶＤＤ）と、第２の電圧（ＶＤＤ）よりも高い第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）とが供給される。メモリ部（２０）は、第１のメモリ（２）と、電圧生成回路（５）と、リフレッシュ制御回路（４０）とを備える。第１のメモリ（２）は、第１の電圧（ＧＮＤ）と第２の電圧（ＶＤＤ）とを供給される周辺回路（４）と、第１の電圧（ＧＮＤ）と第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）とが供給されるセルアレイコア（３）とを含む。電圧生成回路（５）は、第１の電圧（ＧＮＤ）と、第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）とが供給され、第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）を所定のモード時に降圧又は昇圧し、第２の電圧（ＶＤＤ）よりも高電位である第４の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）及び第５電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）を生成し、セルアレイコア（３）へ出力する。このとき、第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）、第４の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）及び第５の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）のうちのいずれか一つはセルアレイコア（３）のセンスアンプ（５３）に、他のうちの一つはワード線駆動回路（５２）に、残りはビット線プリチャージ回路（２２）それぞれ供給される。更に、第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）、第４の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）及び第５の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）のうちのいずれか一つはリフレッシュ制御回路（４０）に供給される。リフレッシュ制御回路（４０）は、第２の電源（ＶＤＤ）の供給が停止したときセルアレイコア（３）のリフレッシュ動作を行う。
本発明では、セルアレイコア（３）及びリフレッシュ制御回路（４０）は、外部供給される第１の電圧（ＧＮＤ）及び第３の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）と、それらを用いて生成される他の第４の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）及び第５の電圧（ＶＰＰｏｒＶＰＤｏｒＶＳＡ）を用いてリフレッシュ動作を行う。すなわち、メモリセルコア（３）のリフレッシュ動作には、第２の電圧（ＶＤＤ）は必要ない。したがって、第２の電圧（ＶＤＤ）の供給が静止されてもメモリセルコア３のリフレッシュ動作を継続して行うことが可能となる。その結果、スリープモードやスタンバイモード等、ロジック回路（３０）の動作が一時停止中に第２の電圧（ＶＤＤ）を停止しても、メモリ２０内に記憶され他データが失われることは無い。第２の電圧（ＶＤＤ）を停止することで、半導体装置において、ロジック回路（３０）や周辺回路（４）でのリーク電流に伴う電力消費を削減することが出来る。
【発明の効果】
【００１２】
本発明により、センスアンプの動作限界電圧の影響を受けずに、効率よく、電源電圧を供給することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、その従来の半導体装置の構成の一例を示すブロック図である。
【図２】図２は、本発明の半導体装置の実施の形態の構成を示すブロック図である。
【図３】図３は、本発明の半導体装置の第１の実施の形態の構成を示すブロック図である。
【図４】図４は、本発明の半導体装置の第１の実施の形態におけるセルアレイコア３の構成を示す概略図である。
【図５】図５は、本発明の半導体装置の第１の実施の形態における各電源電圧ＶＰＰ、ＶＤＤ、ＶＰＤ、ＶＳＡの関係を示すグラフである。
【図６】図６は、本発明の半導体装置の第２の実施の形態の他の構成を示すブロック図である。
【図７】図７は、本発明の半導体装置の第３の実施の形態の更に他の構成を示すブロック図である。
【図８】図８は、本発明の半導体装置の第４の実施の形態の構成を示すブロック図である。
【図９】図９は、第１の実施の形態〜第３の実施の形態をまとめた表である。
【図１０】図１０は、センスアンプの一例を示す回路図である。
【図１１】図１１は、ＳＲＡＭセルの一例を示す回路図である。
【図１２】図１２は、本発明の半導体装置の第５の実施の形態の構成を示すブロック図である。
【図１３】図１３は、本発明の半導体装置の第５の実施の形態における電圧調整部の構成を示すブロック図である。
【図１４】図１４は、本発明の半導体装置の第６の実施の形態の構成を示すブロック図である。
【図１５】図１５は、本発明の半導体装置の第６の実施の形態の他の構成を示すブロック図である。
【図１６】図１６は、本発明の半導体装置の第６の実施の形態の更に他の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００１５】
（第１の実施の形態）
図２は、本発明の半導体装置の第１の実施の形態の構成を示すブロック図である。この半導体装置１は、複数の電源電圧を用いるメモリを有し、メモリ混載型ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に例示される。半導体装置１は、メモリ２０とロジック回路３０とを具備する。半導体装置１には、外部から電源電圧ＶＰＰ、電源電圧ＶＤＤ及び接地電圧ＧＮＤが供給される。メモリ２０は、電源電圧ＶＰＰ、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて動作する。ロジック回路は、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて動作する。
【００１６】
図３は、本発明の半導体装置の第１の実施の形態の構成を示すブロック図である。この図では、特にメモリ２０を詳細に示している。この半導体装置１は、ワード線ＷＬ昇圧用の電源電圧ＶＰＰ（例示：２．５Ｖ）、論理回路用の電源電圧ＶＤＤ（例示：０．９Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。この半導体装置１（のメモリ２０）は、メモリマクロ２、及び電圧調整部５を具備している。
【００１７】
電圧調整部５は、外部から供給される電源電圧ＶＰＰ、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて複数の電源電圧を生成する。そして、それら複数の電源電圧を、それぞれメモリマクロ２へ供給する。電圧調整部５は、降圧回路１１、降圧回路１２、リファレンス電源１３、ネガティブポンプ（Ｎポンプ）１４を備える。ただし、降圧回路１１と降圧回路１２とを併せて第１電圧調整回路１０とも言う。降圧回路１１は第２電圧調整回路と、降圧回路１２は第３電圧調整回路とも言う。電圧調整部５は、電圧生成回路と考えることも出来る。
【００１８】
降圧回路１１は、上記電源電圧ＶＰＰを降圧して、ビット線プリチャージ用トランジスタのＨｉｇｈ側の電源電圧ＶＰＤ（例示：１．２Ｖ）を生成し、セルアレイコア３へ出力する。降圧回路１２は、上記電源電圧ＶＰＰを降圧して、センスアンプＳＡ用の電源電圧ＶＳＡ（例示：１．０Ｖ）を生成し、セルアレイコア３へ出力する。リファレンス電源１３は、上記センスアンプＳＡ用の電源電圧ＶＳＡを降圧して、参照電圧ＨＶＤＤ（例示：０．５Ｖ）を生成し、セルアレイコア３へ出力する。Ｎポンプ１４は、上記電源電圧ＶＰＰを降圧し反転して、ワード線駆動時のＬｏｗ側の電圧ＶＫＫ（例示：−０．４Ｖ）、及び、選択トランジスタの基板電位ＶＢＢ（例示：−０．４Ｖ）を生成し、セルアレイコア３へ出力する。
【００１９】
メモリマクロ２は、ＤＲＡＭコアに例示されるメモリ回路である。メモリマクロ２は、データを記憶するセルアレイコア３と、セルアレイコア３を制御する周辺回路４とを備える。セルアレイコア３は、電源電圧ＶＰＰ、ＶＤＤと、電圧調整部５で生成された電源電圧ＶＰＤ、ＶＳＡ、ＨＶＤＤ、ＶＫＫ、ＶＢＢと、接地電圧ＧＮＤとを用いて動作する。マトリクス状に配置された複数のセルと、複数のセンスアンプと、ワード線駆動回路２１と、ビット線プリチャージ回路２２と、センスアンプ駆動回路２３とを含んでいる。更に、ロウデコーダ（図示されず）を含んでいる。ワード線駆動回路２１と、ビット線プリチャージ回路２２と、ロウデコーダは、ワード線駆動部ＷＤに含まれている。周辺回路４は、セルアレイコア３の動作に用いるデコーダ、コントローラを含んでいる。メモリマクロ２における周辺回路４を含む、セルアレイコア３以外の回路は電源電圧ＶＤＤと接地電圧ＧＮＤとを用いて動作する。
【００２０】
図４は、本発明の半導体装置の第１の実施の形態におけるセルアレイコア３の構成を示す概略図である。セルアレイコア３は、ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）、ワード線ＷＬ、メモリセル２６、プリチャージ線ＰＤＬ、センスアンプ制御線ＳＡＰ、ＳＡＮ、メモリセル２６、ワード線駆動回路２１、ビット線プリチャージ駆動回路２２、センスアンプ駆動回路２３、センスアンプ２４、プリチャージ回路２７を備える。
【００２１】
ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）は、Ｙ方向に延伸している。ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）は周辺回路４のカラムデコーダ（図示されず）で選択される。
ワード線ＷＬは、Ｙ方向に垂直なＸ方向に延伸し、ワード線駆動回路２１に接続されている。ワード線ＷＬはワード線駆動部ＷＤのロウデコーダ（図示されず）で選択される。
メモリセル２６は、ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）とワード線ＷＬとの交点に対応して設けられている。メモリセル２６は、選択トランジスタＱｃとセル容量Ｃｓを含む。セル容量Ｃｓは、電荷を蓄積し、一方を参照電圧ＨＶＤＤを供給する配線に、他方を選択トランジスタＱｃにそれぞれ接続されている。選択トランジスタＱｃは、ＮＭＯＳトランジスタに例示され、ゲートをワード線ＷＬに、ソース／ドレインの一方をビット線Ｂｉｔ（Ｔ）に、他方をセル容量Ｃｓにそれぞれ接続されている。選択トランジスタＱｃの基板電位は、ＶＢＢ（例示：−０．４Ｖ）である。
【００２２】
ワード線駆動回路２１は、メモリセル２６の選択トランジスタＱｃを駆動する電圧（信号）を供給する。すなわち、ワード線駆動回路２１は、読み出し動作時又は書き込み動作時に、ワード線ＷＬに、選択トランジスタＱｃのゲートをＨｉｇｈ状態にする電源電圧ＶＰＰ（例示：２．５Ｖ）、及び、Ｌｏｗ状態にするＶＫＫ（例示：−０．４Ｖ）を供給する。このＶＫＫは、非選択トランジスタＱｃのリークを抑えるために、非選択状態のセルに負電圧のゲート電位を与えて、より強く非選択（オフ）の状態を作り出している。
【００２３】
センスアンプ制御線ＳＡＰ、ＳＡＮは、Ｘ方向に延伸し、センスアンプ駆動回路２３とセンスアンプ２４とにそれぞれ接続されている。
センスアンプ駆動回路２３は、センスアンプ２４を駆動する電圧（信号）を供給する。すなわち、センスアンプ駆動回路２３は、読み出し動作時に、センスアンプ２４へ、センスアンプ制御線ＳＡＰ、ＳＡＮを介して、Ｈｉｇｈ側の電源電圧ＶＳＡ（例示：１．０Ｖ）、Ｌｏｗ側の接地電圧ＧＮＤ（例示：０Ｖ）をそれぞれ供給する。
センスアンプ２４は、一組のビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）ごとに、それらの間に設けられている。センスアンプ制御線ＳＡＰ、ＳＡＮとビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）とに接続されている。センスアンプ２４は、メモリセル２６の読み出し動作時に、一組のビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）間の電圧差を検出して増幅する。増幅された電位差に基づいて、メモリセル２６のデータが読み出される。
【００２４】
図１０は、センスアンプの一例を示す回路図である。センスアンプ２４はトランジスタＴｒ１１〜Ｔｒ１６を備える。Ｔｒ１６（例示：ＰＭＯＳトランジスタ）のソースに、センスアンプ制御線ＳＡＰを介してＨｉｇｈ側の電源電圧ＶＳＡ（例示：１．０Ｖ）が供給される。また、Ｔｒ１５（例示：ＮＭＯＳトランジスタ）のソースに、センスアンプ制御線ＳＡＮを介してＬｏｗ側の接地電圧ＧＮＤ（例示：０Ｖ）が供給される。トランジスタＴｒ１６、Ｔｒ１５のゲートには、センスアンプ２４の動作を制御する信号φｓ、／φｓが、センスアンプ駆動回路２３又は他の制御回路から供給される。トランジスタＴｒ１１（例示：ＮＭＯＳトランジスタ），Ｔｒ１２（例示：ＰＭＯＳトランジスタ）は、直列接続され、ゲートをＢｉｔ（Ｎ）及びトランジスタＴｒ１３（例示：ＮＭＯＳトランジスタ）と１４（例示：ＰＭＯＳトランジスタ）との接続点に、Ｔｒ１１のソースをトランジスタＴｒ１５のドレインに、Ｔｒ１２のソースをトランジスタＴｒ１６のドレインにそれぞれ接続されている。トランジスタＴｒ１３，Ｔｒ１４は、直列接続され、ゲートをＢｉｔ（Ｔ）及びトランジスタＴｒ１１，１２の接続点に、Ｔｒ１３のソースをトランジスタＴｒ１５のドレインに、Ｔｒ１４のソースをトランジスタＴｒ１６のドレインにそれぞれ接続されている。
【００２５】
論理回路の高速化に対応したゲート酸化膜の薄膜化に伴って低電圧化した電源電圧ＶＤＤをそのままセンスアンプ２４の電源電圧ＶＳＡに用いると、センスアンプ２４の読み出し速度が低下してしまう。すなわち、低電圧化した電源電圧ＶＤＤを用いると、動作速度が低下してしまう。本発明では、電源電圧ＶＤＤとは別に、電圧調整部５においてセンスアンプ２４の動作限界電圧以上に設定された電源電圧ＶＳＡを用いる。それにより、電源電圧ＶＤＤに負担をかけることなく、十分な電源電圧ＶＳＡを得ることができ、高速読み出し動作を実現できる。
【００２６】
図４を参照して、プリチャージ線ＰＤＬは、Ｘ方向に延伸し、ビット線プリチャージ駆動回路２２とプリチャージ回路２７とにそれぞれ接続されている。
プリチャージ回路２７は、一組のビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）ごとに、それらの間に設けられている。トランジスタＴｒ１〜Ｔｒ３（例示：ＮＭＯＳトランジスタ）を備える。Ｔｒ１，Ｔｒ２は、直列接続され、ゲートをプリチャージ線ＰＤＬに、Ｔｒ１のソース／ドレインの一方をビット線Ｂｉｔ（Ｔ）に、Ｔｒ２のソース／ドレインの一方をＢｉｔ（Ｎ）に、トランジスタＴｒ１，Ｔｒ２の接続点を参照電圧ＨＶＤＤ（例示：０．５Ｖ）を共有する配線にそれぞれ接続されている。トランジスタＴｒ３は、ゲートをプリチャージ線ＰＤＬに、ソース／ドレインをビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）に接続されている。プリチャージ回路２７は、メモリセル２６の待機時に、一組のビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）を参照電圧ＨＶＤＤにプリチャージする。参照電圧ＨＶＤＤは、電源電圧ＶＳＡの１／２に設定されている。プリチャージ回路２７の各トランジスタは、相対的に微細化され、ゲート酸化膜も薄くなっており、Ｈｉｇｈ状態に、ワード線昇圧用の電源電圧ＶＰＰに対して相対的に低電圧の電源電圧ＶＰＤを用いることが出来る。
ビット線プリチャージ駆動回路２２は、プリチャージ回路２７を駆動する電圧（信号）を供給する。すなわち、プリチャージ線ＰＤＬに、プリチャージ回路２７のトランジスタＴｒ１〜Ｔｒ３をＨｉｇｈ状態にする電源電圧ＶＰＤ（例示：１．２Ｖ）、及び、Ｌｏｗ状態にする接地電圧ＧＮＤ（例示：０Ｖ）をそれぞれ供給する。プリチャージ回路２７のトランジスタＴｒ１、Ｔｒ２は、ソース／ドレインに参照電圧ＨＶＤＤを供給されているので、プリチャージ線ＰＤＬに接続されたゲートには、トランジスタＴｒ１，Ｔｒ２の閾値電圧（例示：０．７Ｖ）分だけ参照電圧ＨＶＤＤよりも高い電源電圧ＶＰＤが必要だからである。
【００２７】
図５は、本発明の半導体装置の第１の実施の形態における各電源電圧ＶＰＰ、ＶＤＤ、ＶＰＤ、ＶＳＡの関係を示すグラフである。横軸は電源電圧ＶＤＤの大きさ、縦軸は各電源電圧ＶＰＰ、ＶＤＤ、ＶＰＤ、ＶＳＡのいずれかの大きさを示している。各電源電圧について、相対的な関係はこの通りであるが、数値は一例である。近年の傾向として、周辺回路（論理回路）を高速化するために、周辺回路におけるトランジスタのゲート酸化膜の薄膜化が進んでいる。それに伴い、その周辺回路用の電源電圧ＶＤＤは、１．０Ｖ程度まで低下する。ただし、センスアンプには高速動作に必要な動作限界電圧があることから、所定の電圧以下に電源電圧を用いることは好ましくない。ここでは、電源電圧ＶＤＤを１．０Ｖ、電源電圧ＶＳＡを１．０Ｖの場合を示している。
【００２８】
一般に、半導体装置の動作電圧は、±１０％の電圧変動が許容される。従って、電源電圧ＶＤＤを１．０Ｖとすると、変動範囲は０．９Ｖ以上１．１Ｖとなる。供給される電源電圧ＶＰＰ（２．５Ｖ）は、この変動範囲において一定である。電源電圧ＶＰＰに基づいて生成される電源電圧ＶＳＡ（１．０Ｖ）も、基本的に一定であり、電源電圧ＶＤＤが１．０Ｖまでは一定（ＶＳＡ＞ＶＤＤｍｉｎ）である。ただし、電源電圧ＶＤＤが１．０Ｖ以上では電源電圧ＶＤＤと等しく上昇する。高ＶＤＤ時の耐圧と電流対策のためである。電源電圧ＶＤＤの変動範囲内において、電源電圧ＶＳＡは降圧により得ることができる。電源電圧ＶＰＰに基づいて生成される電圧ＶＰＤ（１．２Ｖ）も、同様にこの変動範囲において一定である。
【００２９】
本発明の半導体装置１は、ワード線ＷＬの昇圧用に外部から供給される高電圧の電源電圧ＶＰＰを降圧することにより、センスアンプ２４用の低電圧の電源電圧ＶＳＡを生成している。
従来の場合と同様に電源電圧ＶＳＡを電源電圧ＶＤＤから生成しようとすると、例えば図５の例では、電源電圧ＶＤＤが０．９Ｖに変動した場合、０．１Ｖ以上昇圧する必要が生じて非効率である。また、昇圧を行わない場合、電源電圧ＶＳＡが動作限界電圧より低くなりセンスアンプ２４の動作速度が低下してしまう。本発明では、論理回路の高速化（ゲート酸化膜の薄膜化）に伴い低電圧化される電源電圧ＶＤＤからではなく、高電圧の電源電圧ＶＰＰから降圧により電源電圧ＶＳＡを生成することにより、電源電圧ＶＤＤが低電圧側に変動しても、センスアンプ２４の高速動作を実現することができる。
【００３０】
既述のように、ワード線ＷＬ昇圧用の電源電圧ＶＰＰは相対的に高電圧であり、ワード線の電流Ｉｗｏｒｄがセンスアンプ２４の動作電流Ｉｓａに近づく製品もある。特に、メモリマクロ２の種類（例示：ｅＤＲＡＭ）によっては、ワード線方向（図４におけるＸ方向）が長く、ビット線方向（図４におけるＹ方向）が短くなる傾向がある。よって、ＩｗｏｒｄがＩｓａに追いつき、あるいは、追い越す製品も存在する。すなわち、全消費電流に占めるＩｗｏｒｄの割合が増加しているために、電源電圧ＶＰＰを外部から供給されることは、メモリセルにとっては非常に効果的である。
【００３１】
次に、本発明の半導体装置１の動作について説明する。
半導体装置１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに加えて、第３の電圧（ここでは電源電圧ＶＰＰ）を外部から供給される。電圧調整部５は、電源電圧ＶＤＤ、接地電圧ＧＮＤ及び電源電圧ＶＰＰに基づいて、各電源電圧ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤを生成し、セルアレイコア３へ出力する。セルアレイコア３は、各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ/ＶＢＢ、ＶＳＡ、ＨＶＤＤ、ＧＮＤに基づいて動作する。また、周辺回路４は、電源電圧ＶＤＤ、ＧＮＤに基づいて動作する。
【００３２】
本発明により、ワード線ＷＬの昇圧用の電源電圧ＶＰＰを外部から供給し、それを降圧してセンスアンプ用の電源電圧ＶＳＡを生成することで、電源電圧ＶＤＤの変動に影響されずに、電源電圧ＶＳＡを生成することが出来る。これにより、効率的に電源電圧ＶＳＡを供給することが出来、安定的で高速な動作を行うことが出来る。
【００３３】
（第２の実施の形態）
図２は、本発明の半導体装置の第２の実施の形態の構成を示すブロック図である。本図については、メモリ２０がメモリ２０ｂに置き換わる他は、第１の実施の形態と同様であるのでその説明を省略する。図６は、本発明の半導体装置の第２の実施の形態の他の構成を示すブロック図である。この図では、特にメモリ２０ｂを詳細に示している。本実施の形態では、電源電圧ＶＰＰではなく、電源電圧ＶＰＤを外部から供給している点で、第１の実施の形態と異なる。すなわち、この半導体装置１ｂは、ビット線プリチャージ用トランジスタのＨｉｇｈ側の電源電圧ＶＰＤ（例示：１．２Ｖ）、論理回路用の電源電圧ＶＤＤ（例示：０．９Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。この半導体装置１ｂ（のメモリ２０ｂ）は、メモリマクロ２、及び電圧調整部５ｂを具備している。
【００３４】
電圧調整部５ｂは、外部から供給される電源電圧ＶＰＤ、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて複数の電源電圧を生成する。そして、それら複数の電源電圧を、それぞれメモリマクロ２へ供給する。電圧調整部５ｂは、昇圧回路１１ａ、降圧回路１２、リファレンス電源１３、ネガティブポンプ（Ｎポンプ）１４を備える。ただし、昇圧回路１１ａと降圧回路１２を併せて第１電圧調整回路１０ｂとも言う。昇圧回路１１ａは第２電圧調整回路と、降圧回路１２は第３電圧調整回路とも言う。電圧調整部５ｂは、電圧生成回路と考えることも出来る。
【００３５】
昇圧回路１１ａは、上記電源電圧ＶＰＤを昇圧して、ワード線ＷＬ昇圧用の電源電圧ＶＰＰ（例示：２．５Ｖ）生成し、セルアレイコア３へ出力する。降圧回路１２は、上記電源電圧ＶＰＤを降圧して、センスアンプＳＡ用の電源電圧ＶＳＡ（例示：１．０Ｖ）を生成し、セルアレイコア３へ出力する。リファレンス電源１３は、上記センスアンプＳＡ用の電源電圧ＶＳＡを降圧して、参照電圧ＨＶＤＤ（例示：０．５Ｖ）を生成し、セルアレイコア３へ出力する。Ｎポンプ１４は、上記電源電圧ＶＰＤを降圧し反転して、ワード線駆動時のＬｏｗ側の電圧ＶＫＫ（例示：−０．４Ｖ）、及び、選択トランジスタの基板電位ＶＢＢ（例示：−０．４Ｖ）を生成し、セルアレイコア３へ出力する。
【００３６】
その他については、電源電圧ＶＰＰではなく電源電圧ＶＰＤから他の電源電圧が生成されている他は、図３に関する第１の実施の形態と同様であるのでその説明を省略する。
【００３７】
次に、本発明の半導体装置１ｂの動作について説明する。
半導体装置１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに加えて、第３の電圧（ここでは電源電圧ＶＰＤ）を外部から供給される。電圧調整部５ｂは、電源電圧ＶＤＤ、接地電圧ＧＮＤ及び電源電圧ＶＰＤに基づいて、各電源電圧ＶＰＰ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤを生成し、セルアレイコア３へ出力する。セルアレイコア３は、各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤ、ＧＮＤに基づいて動作する。また、周辺回路４は、電源電圧ＶＤＤ、ＧＮＤに基づいて動作する。
【００３８】
本発明により、ビット線プリチャージ用の電源電圧ＶＰＤを外部から供給し、それを降圧してセンスアンプ用の電源電圧ＶＳＡを生成することで、電源電圧ＶＤＤの変動に影響されずに、電源電圧ＶＳＡを生成することが出来る。これにより、効率的に電源電圧ＶＳＡを供給することが出来、安定的で高速な動作を行うことが出来る。
【００３９】
（第３の実施の形態）
図２は、本発明の半導体装置の第３の実施の形態の構成を示すブロック図である。本図については、メモリ２０がメモリ２０ｃに置き換わる他は、第１の実施の形態と同様であるのでその説明を省略する。図７は、本発明の半導体装置の第３の実施の形態の更に他の構成を示すブロック図である。この図では、特にメモリ２０ｃを詳細に示している。本実施の形態では、電源電圧ＶＰＰではなく、電源電圧ＶＳＡを外部から供給している点で、第１の実施の形態と異なる。すなわち、この半導体装置１ｃは、センスアンプＳＡ用の電源電圧ＶＳＡ（例示：１．０Ｖ）、論理回路用の電源電圧ＶＤＤ（例示：０．９Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。この半導体装置１ｃ（のメモリ２０ｃ）は、メモリマクロ２、及び電圧調整部５ｃを具備している。
【００４０】
電圧調整部５ｃは、外部から供給される電源電圧ＶＳＡ、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて複数の電源電圧を生成する。そして、それら複数の電源電圧を、それぞれメモリマクロ２へ供給する。電圧調整部５ｃは、昇圧回路１１ａ、昇圧回路１２ａ、リファレンス電源１３、ネガティブポンプ（Ｎポンプ）１４を備える。ただし、昇圧回路１１ａと昇圧回路１２ａを併せて第１電圧調整回路１０ｃとも言う。昇圧回路１１ａは第２電圧調整回路と、昇圧回路１２ａは第３電圧調整回路とも言う。電圧調整部５ｃは、電圧生成回路と考えることも出来る。
【００４１】
昇圧回路１１ａは、上記電源電圧ＶＳＡを昇圧して、ビット線プリチャージ用トランジスタのＨｉｇｈ側の電源電圧ＶＰＤ（例示：１．２Ｖ）を生成し、セルアレイコア３へ出力する。昇圧回路１２ａは、上記電源電圧ＶＳＡを昇圧して、ワード線ＷＬ昇圧用の電源電圧ＶＰＰ（例示：２．５Ｖ）生成し、セルアレイコア３へ出力する。リファレンス電源１３は、上記電源電圧ＶＳＡを降圧して、参照電圧ＨＶＤＤ（例示：０．５Ｖ）を生成し、セルアレイコア３へ出力する。Ｎポンプ１４は、上記電源電圧ＶＳＡを降圧し反転して、ワード線駆動時のＬｏｗ側の電圧ＶＫＫ（例示：−０．４Ｖ）、及び、選択トランジスタの基板電位ＶＢＢ（例示：−０．４Ｖ）を生成し、セルアレイコア３へ出力する。
【００４２】
その他については、電源電圧ＶＰＰではなく電源電圧ＶＳＡから他の電源電圧が生成されている他は、図３に関する第１の実施の形態と同様であるのでその説明を省略する。
【００４３】
次に、本発明の半導体装置１ｃの動作について説明する。
半導体装置１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに加えて、第３の電圧（ここでは電源電圧ＶＳＡ）を外部から供給される。電圧調整部５ｃは、電源電圧ＶＤＤ、接地電圧ＧＮＤ及び電源電圧ＶＳＡに基づいて、各電源電圧ＶＰＰ、ＶＰＤ，ＶＫＫ／ＶＢＢ、ＨＶＤＤを生成し、セルアレイコア３へ出力する。セルアレイコア３は、各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤ、ＧＮＤに基づいて動作する。また、周辺回路４は、電源電圧ＶＤＤ、ＧＮＤに基づいて動作する。
【００４４】
本発明により、センスアンプＳＡ用の電源電圧ＶＳＡを外部から供給し用いることで、電源電圧ＶＤＤの変動に影響されずに、電源電圧ＶＳＡを用いることが出来る。これにより、効率的に電源電圧ＶＳＡを供給することが出来、安定的で高速な動作を行うことが出来る。
【００４５】
（第４の実施の形態）
図２は、本発明の半導体装置の第４の実施の形態の構成を示すブロック図である。本図については、メモリ２０がメモリ２０ａに置き換わる他は、第１の実施の形態と同様であるのでその説明を省略する。図８は、本発明の半導体装置の第４の実施の形態の構成を示すブロック図である。この図では、特にメモリ２０ａを詳細に示している。この半導体装置１ａは、ワード線ＷＬ昇圧用の電源電圧ＶＰＰ（例示：２．５Ｖ）、論理回路用の電源電圧ＶＤＤ（例示：０．９Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。この半導体装置１は、ＤＲＡＭマクロ２ａ、ＳＲＡＭマクロ６、及び電圧調整部５を具備している。
【００４６】
ＤＲＡＭマクロ２ａ（ＤＲＡＭセルアレイコア３ａを含む）、及び電圧調整部５は、第１の実施の形態のメモリマクロ２（セルアレイコア３を含む）、及び電圧調整部５と同じであるので、その説明を省略する。
【００４７】
ＳＲＡＭマクロ６は、複数のＳＲＡＭセルを有するメモリ回路である。ＳＲＡＭマクロ６は、データを記憶するＳＲＡＭセルアレイコア７と、ＳＲＡＭセルアレイコア７を制御する周辺回路８とを備える。周辺回路８は、電源電圧ＶＤＤと接地電圧ＧＮＤとで動作する。周辺回路８は、ＳＲＡＭセルアレイコア７の動作に用いるデコーダ、コントローラ等を含んでいる。ＳＲＡＭセルアレイコア７は、電源電圧ＶＤＤと、電圧調整部５で生成された電源電圧ＶＳＡと同じ電源電圧ＶＳＲＡＭと、接地電圧ＶＤＤとを用いて動作する。マトリクス状に配置された複数のＳＲＡＭセル、複数のビット線、複数のワード線等を含んでいる。
なお、この第４の実施の形態では外部から電源電圧ＶＰＰが供給される場合であるため、電圧調整部５を通してＶＳＡ及びＶＳＲＡＭがＳＲＡＭセルアレイコアに供給されている。しかし、第３の実施の形態のように、外部から電源電圧ＶＳＡが供給される場合、その入力される電源電圧ＶＳＡを、電圧調整部５を介することなく、そのままＶＳＲＡＭとしてＳＲＡＭセルアレイコアに入力しても構わない。
【００４８】
図１１は、ＳＲＡＭセルの一例を示す回路図である。このＳＲＡＭセルはトランジスタＴｒ２１〜Ｔｒ２４（例示：ＮＭＯＳトランジスタ）及びトランジスタＴｒ２５〜Ｔｒ２６（例示：ＰＭＯＳトランジスタ）を備える。トランジスタＴｒ２５〜Ｔｒ２６は、ソースに電源電圧ＶＳＲＡＭを供給される。トランジスタＴｒ２５のドレインは、トランジスタＴｒ２１のソース／ドレインの一方と、トランジスタＴｒ２４のゲートと、トランジスタＴｒ２３のドレインとに接続される。トランジスタＴｒ２５のゲートは、トランジスタＴｒ２４のゲートに接続される。トランジスタＴｒ２６のドレインは、トランジスタＴｒ２２のソース／ドレインの一方と、トランジスタＴｒ２３のゲートと、トランジスタＴｒ２４のドレインとに接続されている。トランジスタＴｒ２６のゲートは、トランジスタＴｒ２３のゲートに接続される。トランジスタＴｒ２３〜Ｔｒ２４は、ソースに接地電位ＧＮＤを供給される。トランジスタＴｒ２１のゲートはワード線ＷＬに、ソース／ドレインの他方は、ビット線Ｂｉｔ（Ｔ）にそれぞれ接続されている。トランジスタＴｒ２２のゲートはワード線ＷＬに、ソース／ドレインの他方は、ビット線Ｂｉｔ（Ｎ）にそれぞれ接続されている。
【００４９】
このＳＲＡＭセルと図１０のＤＲＡＭのセンスアンプ２４とは、回路構成がほぼ同様である（ＦＦ回路）。したがって、ＤＲＡＭセルアレイコア３ａのセンスアンプ２４に低電圧化による動作限界が発生するのと同様に、ＳＲＡＭセルにも、論理回路の高速化に対応したゲート酸化膜の薄膜化に伴う電源電圧ＶＤＤの低電圧化に影響される。すなわち、低電圧化した電源電圧ＶＤＤを用いると、動作速度が低下してしまうという問題が発生する。ＳＲＡＭセルに対しても、電源電圧ＶＤＤとは別に、電圧調整部５においてセンスアンプ２４の動作限界電圧以上に設定された電源電圧ＶＳＡを、ＳＲＡＭセルの駆動用の電源電圧ＶＳＲＡＭとして供給する。すなわち、図４の場合、ＶＤＤ＝０．９Ｖに対してＶＳＡ＝ＶＳＲＡＭ＝１．０Ｖ）に設定する。このようにすることで、電源電圧ＶＤＤの低電圧化に対するＳＲＡＭセルの動作速度への影響を排除することができる。
【００５０】
なお、ＤＲＡＭセルアレイコア３ａのセンスアンプ２４に供給される電源電圧ＶＳＡであればＳＲＡＭセルの駆動用の電源電圧ＶＳＲＡＭとして供給できるので、上記第２の実施の形態〜第３の実施の形態のいずれであっても、第４の実施の形態に適用可能である。
【００５１】
本発明により、第１の実施の形態〜第３の実施の形態の効果を得ることができるとともに、ＳＲＡＭセルにおいても、論理回路の微細化による電源電圧ＶＤＤの低電圧化に対し、安定的で高速な動作を行うことが出来る。
【００５２】
図９は、第１の実施の形態〜第３の実施の形態をまとめた表である。外部入力の電源をそれぞれＶＰＰ、ＶＰＤ、及びＶＳＡとした場合、内部においてＶＰＰ、ＶＰＤ、及びＶＳＡがどのように生成されるかを示している。例えば、外部入力の電源をＶＰＰとした場合（第１の実施の形態）、ＶＰＰは外部から供給され、内部においてＶＰＤは外部ＶＰＰの降圧により、及びＶＳＡは外部ＶＰＰの降圧により、それぞれ生成される。外部入力の電源をＶＰＤとした場合（第２の実施の形態）、ＶＰＤは外部から供給され、内部においてＶＰＰは外部ＶＰＰの昇圧により、及びＶＳＡは外部ＶＰＤの降圧により、それぞれ生成される。外部入力の電源をＶＳＡとした場合（第３の実施の形態）、ＶＳＡは外部から供給され、内部においてＶＰＰは外部ＶＳＡの昇圧により、及びＶＰＤは外部ＶＳＡの昇圧により、それぞれ生成される。なお、第４の実施の形態についても、上記第１の実施の形態〜第３の実施の形態が全て対応する。
【００５３】
（第５の実施の形態）
図２は、本発明の半導体装置の第５の実施の形態の構成を示すブロック図である。本図については、メモリ２０がメモリ２０ｄに置き換わる他は、第１の実施の形態と同様であるのでその説明を省略する。図１２は、本発明の半導体装置の第５の実施の形態の構成を示すブロック図である。この図では、特にメモリ２０ｄを詳細に示している。本実施の形態では、外部から供給される電源電圧の一つが、予め設定された特定の電源電圧（例示：ＶＰＰ）ではなく、製造後に決定される点で、第１の実施の形態〜第３の実施の形態と異なる。すなわち、この半導体装置１ｄは、セルアレイコア３用の電源電圧Ｖ０と、論理回路用の電源電圧ＶＤＤ（例示：０．９Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。ここで、電源電圧Ｖ０は、ワード線ＷＬ昇圧用の電源電圧ＶＰＰ（例示：２．５Ｖ）、ビット線プリチャージ用トランジスタのＨｉｇｈ側の電源電圧ＶＰＤ（例示：１．２Ｖ）、及びセンスアンプＳＡ用の電源電圧ＶＳＡ（例示：１．０Ｖ）のいずれかである。製造後に所定の方法で電源電圧Ｖ０の値が設定される。そして、設定に対応して、電源電圧Ｖ０の昇圧又は降圧が選択される。この半導体装置１ｄ（のメモリ２０ｄ）は、メモリマクロ２、及び電圧調整部５ｄを具備している。
【００５４】
図１３は、本発明の半導体装置の第５の実施の形態における電圧調整部の構成を示すブロック図である。電圧調整部５ｄは、第１電圧選択部１６、昇圧回路１２ａ、昇圧回路１１ａ、降圧回路１１、降圧回路１２、第２電圧選択部１７、Ｎポンプ１４、リファレンス電源１３を備える。
【００５５】
第１電圧選択部１６は、昇圧回路１２ａ、昇圧回路１１ａ、降圧回路１２及び降圧回路１１のうちからいずれか二つを選択する。そして、選択された２つの回路に対して、供給された電源電圧Ｖ０を供給する。
具体的には、第１電圧選択部１６は、まず、電源電圧Ｖ０が電源電圧ＶＰＰ（例示：２．５Ｖ）、電源電圧ＶＰＤ（例示：１．２Ｖ）及び電源電圧ＶＳＡ（例示：１．０Ｖ）のいずれであるかを判断する。判断の方法としては、例えば、予め２つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２（ＶＳＡ＜Ｖｒｅｆ１＜ＶＰＤ＜Ｖｒｅｆ２＜ＶＰＰ）を設定しておき、それと電源電圧Ｖ０とを比較する方法が考えられる。又は、例えば、外部からメモリ２０ｄに入力される制御信号Ｓ０に電源電圧の種類を示す信号を入れる方法が考えられる。
次に、第１電圧選択部１６は、上記判断に基づいて、以下のように電源電圧Ｖ０を出力する。電源電圧Ｖ０が電源電圧ＶＰＰの場合、第１の実施の形態と同様に降圧回路１１及び降圧回路１２に電源電圧Ｖ０を出力する。電源電圧Ｖ０が電源電圧ＶＰＤの場合、第２の実施の形態と同様に昇圧回路１１ａと降圧回路１２に電源電圧Ｖ０を出力する。電源電圧Ｖ０が電源電圧ＶＳＡの場合、第３の実施の形態と同様に昇圧回路１１ａと昇圧回路１２ａに電源電圧Ｖ０を出力する。第１電圧選択部１６は、更に、電源電圧Ｖ０を第２電圧選択部１７に直接出力する。
【００５６】
昇圧回路１２ａ及び昇圧回路１１ａは、供給された電源電圧Ｖ０を昇圧し、第２電圧選択部１７に出力する。また、降圧回路１２及び降圧回路１１は、供給された電源電圧Ｖ０を降圧し、第２電圧選択部１７に出力する。これらの動作は、第１の実施の形態〜第３の実施の形態に記載したとおりである。
【００５７】
第２電圧選択部１７は、選択された２つの回路から出力された２つの電圧及び第１電圧選択部１６から直接出力された電源電圧Ｖ０を、大きい順に電源電圧ＶＰＰ、ＶＰＤ、ＶＳＡとしてセルアレイコア３へ出力する。大きい順を判断する方法としては、例えば、上述のような基準電圧と比較する方法や、制御信号Ｓ０に含まれる電源電圧の種類を示す信号に基づいて判断する方法が考えられる。
【００５８】
なお、第１電圧選択部１６及び第２電圧選択部１７は、半導体装置１ｄの製造後、制御信号Ｓ０により変更不可能に（固定的に）それらの電圧の出力先を設定されても良いし、後の制御信号Ｓ０の入力により変更可能に設定されてもよい。変更不可能な設定方法としては、例えばヒューズや書き換え不可能な記憶素子に設定をプログラムする方法が考えられる。変更可能な設定方法としては、書き換え可能な記憶素子に設定をプログラムする方法が考えられる。
【００５９】
Ｎポンプ１４は、電源電圧ＶＰＰを降圧し反転して、ワード線駆動時のＬｏｗ側の電圧ＶＫＫ（例示：−０．４Ｖ）、及び、選択トランジスタの基板電位ＶＢＢ（例示：−０．４Ｖ）を生成し、セルアレイコア３へ出力する。ただし、電源電圧ＶＰＤやＶＳＡを入力としても良い。リファレンス電源１３は、電源電圧ＶＳＡを降圧して、参照電圧ＨＶＤＤ（例示：０．５Ｖ）を生成し、セルアレイコア３へ出力する。
【００６０】
その他については、電源電圧ＶＰＰではなく電源電圧Ｖ０から他の電源電圧が生成されている他は、図３に関する第１の実施の形態と同様であるのでその説明を省略する。
【００６１】
次に、本発明の半導体装置１ｄの動作について説明する。
半導体装置１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに加えて、第３の電圧（ここでは電源電圧Ｖ０）を外部から供給される。電圧調整部５ｄは、電源電圧Ｖ０の種類や大きさ等を参照して、電源電圧ＶＤＤ、接地電圧ＧＮＤ及び電源電圧Ｖ０に基づいて、各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤを生成する。具体的には、第１電圧選択部１６は、電源電圧Ｖ０の種類や大きさ等を参照して、電源電圧Ｖ０の昇圧／降圧を選択する。そして、その選択に基づいて、昇圧回路１２ａ、１１ａ、降圧回路１２、１１のいずれか２つに電源電圧Ｖ０を出力する。昇圧回路１２ａ、１１ａは電源電圧Ｖ０が供給された場合には当該電源電圧Ｖ０を昇圧する。降圧回路１２、１１は電源電圧Ｖ０が供給された場合には当該電源電圧Ｖ０を降圧する。第２電圧選択部１７は、選択された２つの回路から昇圧／降圧された電源電圧Ｖ０を受け取り、第１電圧選択部１６から電源電圧Ｖ０を直接受け取る。そして、それらの大きさ等を参照して、最大のものを電源電圧ＶＰＰとして、真ん中のものを電源電圧ＶＰＤとして、最小のものを電源電圧ＶＳＡとしてセルアレイコア３へ出力する。Ｎポンプ１４を経由した電源電圧ＶＰＰ（ＶＰＤ、ＶＳＡでも可）は、ＶＫＫ／ＶＢＢとしてセルアレイコア３へ出力される。リファレンス電源１３を経由した電源電圧ＶＳＡは、ＨＶＤＤとしてセルアレイコア３へ出力される。セルアレイコア３は、各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤ、ＧＮＤに基づいて動作する。また、周辺回路４は、電源電圧ＶＤＤ、ＧＮＤに基づいて動作する。
【００６２】
本発明により、第１の実施の形態〜第３の実施の形態と同様の効果を得ることが出来る。加えて、本発明により、半導体装置の製造後に、供給される電源電圧Ｖ０の種類を決定することが出来る。それにより、半導体装置の使用の自由度を高めることができる。
【００６３】
（第６の実施の形態）
図２は、本発明の半導体装置の第６の実施の形態の構成を示すブロック図である。本図については、メモリ２０がメモリ２０ｅに置き換わる他は、第１の実施の形態と同様であるのでその説明を省略する。
【００６４】
図１４は、本発明の半導体装置の第６の実施の形態の構成を示すブロック図である。この図では、特にメモリ２０ｅを詳細に示している。この半導体装置１ｅは、ワード線ＷＬ昇圧用の電源電圧ＶＰＰ（例示：２．５Ｖ）、論理回路用の電源電圧ＶＤＤ（例示：０．９Ｖ）及び接地電圧ＧＮＤ（例示：０Ｖ）を外部から供給されている。この半導体装置１ｅ（のメモリ２０ｅ）は、メモリマクロ２、及び電圧調整部５、降圧回路９及びリフレッシュ制御回路４０を具備している。
【００６５】
近年、低消費電力の要求から、ロジック回路やメモリでの電源電圧ＶＤＤの低減が進んでいる。電源電圧ＶＤＤを低下させると、トランジスタの動作時に流れる電流（アクティブ電流）が低減して、消費電力を低下させることが出来るからである。しかし、電源電圧ＶＤＤを低下させると、トランジスタのパフォーマンスの低下（動作速度の低下）が起こり得る。パフォーマンスの低下を防止するためには、トランジスタの閾値電圧を低下させることが有効である。しかし、閾値電圧を低下させると、リーク電流の増加を引き起こし、結果として消費電力を高めるおそれがある。リーク電流の増加を抑制するためには、ロジック回路の非動作時に、電源電圧ＶＤＤの供給を一時停止させることが考えられる。ただし、メモリとしてＤＲＡＭを用いている場合、単に電源電圧ＶＤＤの供給を一時停止させると、リフレッシュ動作が出来なくなり、記憶したデータが消滅してしまう。
【００６６】
本実施の形態では、セルアレイコア３でのリフレッシュ動作（Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作）を継続的に行うことと、電源電圧ＶＤＤを一時的に停止することとを同時に可能としている。それにより、リフレッシュ動作によりメモリ２０ｅに記憶したデータの消滅を防止しながら、電源電圧ＶＤＤの一時停止によりロジック回路３０や周辺回路４のトランジスタでのリーク電流による電力消費を削減することができる。
【００６７】
以下、この半導体装置１ｅ（メモリ２０ｅ）について詳細に説明する。
降圧回路９は、ワード線ＷＬ昇圧用の電源電圧ＶＰＰを降圧して、電圧調整部５用の電源電圧Ｖｘを生成する。電圧調整部５は、電源電圧ＶＤＤの代わりに電源電圧Ｖｘにより動作する。ただし、電源電圧Ｖｘの供給は、電源電圧ＶＤＤの供給停止時（後述）のみとしても良い。その場合、通常の電圧調整部５の動作では、電源電圧ＶＤＤが供給される。
【００６８】
電圧調整部５は、電源電圧Ｖｘで動作する他は、第１の実施の形態と同様である。すなわち、外部から供給される電源電圧ＶＰＰ、電源電圧Ｖｘ及び接地電圧ＧＮＤを用いて複数の電源電圧を生成する。そして、それら複数の電源電圧を、それぞれメモリマクロ２へ供給する。その詳細は、省略する。
【００６９】
メモリマクロ２は、ＤＲＡＭコアに例示されるメモリ回路である。メモリマクロ２は、データを記憶するセルアレイコア３と、セルアレイコア３を制御する周辺回路４とを備える。
【００７０】
セルアレイコア３は、電源電圧ＶＰＰと、電圧調整部５で生成された電源電圧ＶＰＤ、ＶＳＡ、ＨＶＤＤ、ＶＫＫ、ＶＢＢと、接地電圧ＧＮＤとを用いて動作する。セルアレイコア３は、セルアレイ（Ｃｅｌｌ）５１とワード線駆動部（ＷＤ）５２、センスアンプ部（ＳＡ）５３を備える。セルアレイ５１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬ（Ｂｉｔ）との交点に対応してマトリクス状に配置された複数のセル２６を有する。ワード線駆動部５２は、ワード線駆動回路２１と、ビット線プリチャージ回路２２と、ロウデコーダ（図示されず）を有する。センスアンプ部５３は、複数のセンスアンプと、センスアンプ駆動回路２３とを有する。
【００７１】
周辺回路４は、セルアレイコア３の動作に用いるコントローラ６１と、カラムデコーダ６２と、Ｉ／Ｏ部６３とを含んでいる。メモリマクロ２における周辺回路４を含む、セルアレイコア３以外の回路は電源電圧ＶＤＤと接地電圧ＧＮＤとを用いて動作する。
【００７２】
図４のセルアレイコア３の構成、図５の各電源電圧ＶＰＰ、ＶＤＤ、ＶＰＤ、ＶＳＡの関係及び図１０のセンスアンプの一例の構成については、第１の実施の形態と同様であるのでその説明を省略する。
【００７３】
リフレッシュ制御回路４０は、電源電圧ＶＤＤの供給停止時にセルアレイコア３のリフレッシュ動作を行う。リフレッシュ制御回路４０は、電圧調整部５で生成される電源電圧ＶＳＡを用いて動作する。ただし、図中の破線で示されるように電圧調整部５で生成される電源電圧ＶＰＤで動作するようにしても良いし、電源電圧ＶＰＰで動作するようにしても良い。その場合、例えば、リフレッシュ制御回路４０を構成する素子の特性を使用する電源電圧に対応させておく。リフレッシュ制御回路４０は、タイマ４１とアドレスカウンタ４２とレジスタ４３を備える。
【００７４】
タイマ４１は、リフレッシュ動作を要求する信号を所定の周期でワード線駆動部５２に出力する。アドレスカウンタ４２は、リフレッシュ動作を実行するロウアドレスをワード線駆動部５２に出力する。ワード線駆動部５２は、所定の周期で出力されるタイマ４１からの信号に応答して、アドレスカウンタ４２からのロウアドレスに対応する行についてリフレッシュ動作を実行する。１行のリフレッシュ動作が終了すると、アドレスカウンタ４２は、次のリフレッシュに備えて次のロウアドレスをワード線駆動部５２へ出力する。
【００７５】
レジスタ４３は、セルアレイ５１のうちのリフレッシュ動作を行う範囲を示す情報を格納している。すなわち、レジスタ４３は、リフレッシュ動作を行うロウアドレスの範囲（例示：ｘｘ行〜ｙｙ行）を示す情報を格納している。アドレスカウンタ４２は、レジスタ４３の情報に示されたロウアドレスの範囲（例示：ｘｘ行〜ｙｙ行）のロウアドレスを、リフレッシュ動作において出力する。その結果、リフレッシュ動作を行うロウアドレスの範囲が、例えば行全体の１００％／５０％／２５％の場合、セルアレイ５１の１００％／５０％／２５％の範囲についてリフレッシュ動作が行われる。なお、常に１００％の範囲でリフレッシュ動作を行う場合には、レジスタ４３は無くても良い。
【００７６】
本実施の形態では、電圧調整部５は、外部供給される電源電圧ＶＰＰと接地電圧ＧＮＤとを用いて動作する。そのため、電圧調整部５は、リフレッシュ動作に必要な他の電源電圧ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤを、電源電圧ＶＤＤを用いること無く生成することが出来る。したがって、メモリセルコア３のリフレッシュ動作に必要な各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤの供給には、電源電圧ＶＤＤは必要なくなる。加えて、リフレッシュ制御回路４０も、外部供給される電源電圧ＶＰＰ又は電圧調整部５で生成された電源電圧と接地電圧ＧＮＤを用いて動作する。したがって、リフレッシュ制御回路４０のリフレッシュ動作には、電源電圧ＶＤＤは必要なくなる。以上から、本実施の形態では、電源電圧ＶＤＤの供給が静止されてもメモリセルコア３のリフレッシュ動作を係属して行うことが可能となる。その結果、スリープモードやスタンバイモード等、ロジック回路３０の動作が一時停止中のような電源電圧ＶＤＤが不要な状況が生じた場合、メモリ２０内に記憶されたデータが失われることは無く、電源電圧ＶＤＤを停止することが出来る。電源電圧ＶＤＤを停止することで、半導体装置１ｄにおいて、ロジック回路３０や周辺回路４でのリーク電流に伴う電力消費を削減することが出来る。
【００７７】
また、レジスタ４３を用いることにより、リフレッシュ動作の対象を、セルアレイ５１全体ではなく、セルアレイ５１の部分に対して実行することが出来る。リフレッシュ動作をセルアレイ５１の部分だけに絞ることにより、リフレッシュ動作に係る電力の消費を抑えることが出来る。すなわち、半導体装置１ｄの電力消費を更に減少させることが可能となる。
【００７８】
次に、本発明の半導体装置１ｅの動作について説明する。
半導体装置１ｅは、スリープモードやスタンバイモード等、ロジック回路３０を用いない場合、電源電圧ＶＤＤの供給を停止する。電源電圧ＶＤＤで動作するロジック回路３０や周辺回路４は動作を停止する。それらのトランジスタにリーク電流が流れず、消費電力が低減される。一方、電圧調整部５は、電源電圧ＶＰＰ、接地電圧ＧＮＤ、及び降圧回路９からの電源電圧Ｖｘを供給される。電圧調整部５は、電源電圧ＶＰＰ、接地電圧ＧＮＤ及び電源電圧Ｖｘに基づいて、各電源電圧ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤを生成する。各電源電圧ＶＰＰ、ＶＰＤ、ＶＫＫ／ＶＢＢ、ＶＳＡ、ＨＶＤＤ及び接地電圧ＧＮＤは、セルアレイコア３へ出力される。セルアレイコア３は、それらの電源電圧により動作可能である。リフレッシュ制御回路４０には、電源電圧ＶＰＰ、ＶＰＤ、ＶＳＡのいずれかが供給される。リフレッシュ制御回路４０は、その電源電圧により動作可能である。セルアレイコア３は、タイマ４１からの信号のタイミングで、アドレスカウンタ４２からのロウアドレスで示されるワード線ＷＬ上のメモリセル２６に対して、リフレッシュ動作を実行する。
【００７９】
本発明により、第１の実施の形態と同様の効果を得ることが出来る。
加えて、リフレッシュ動作によりメモリに記憶したデータの消滅を防止しながら、電源電圧ＶＤＤの一時停止によりロジック回路や周辺回路のトランジスタでのリーク電流による電力消費を削減することができる。
【００８０】
図１４に示す半導体装置１ｅでは、第１の実施の形態と同様に、外部から電源電圧としてＶＰＰを供給されていた。しかし、第２の実施の形態と同様に、外部から電源電圧としてＶＰＤを供給されても良い。それを示しているのが図１５である。図１５は、本発明の半導体装置の第６の実施の形態の他の構成を示すブロック図である。全体図はメモリ２０がメモリ２０ｆに置き換わった図２である。この半導体装置１ｆ（メモリ２０ｆを含む）において、外部から供給される電源電圧がＶＰＤであること、電圧調整部が第２の実施の形態と同様の電圧調整部５ｂであること、降圧回路９ａが電源電圧ＶＰＤから電源電圧Ｖｘを生成していること、以外は図１４の場合と同様であるので、その説明を省略する。この場合にも、図１４の場合と同様の効果を得ることが出来る。
【００８１】
図１４に示す半導体装置１ｅでは、第１の実施の形態と同様に、外部から電源電圧としてＶＰＰを供給されていた。しかし、第３の実施の形態と同様に、外部から電源電圧としてＶＳＡを供給されても良い。それを示しているのが図１６である。図１６は、本発明の半導体装置の第６の実施の形態の更に他の構成を示すブロック図である。全体図はメモリ２０がメモリ２０ｇに置き換わった図２である。この半導体装置１ｇ（メモリ２０ｇを含む）において、外部から供給される電源電圧がＶＳＡであること、電圧調整部が第３の実施の形態と同様の電圧調整部５ｃであること、降圧回路９ｂが電源電圧ＶＳＡから電源電圧Ｖｘを生成していること、以外は図１４の場合と同様であるので、その説明を省略する。この場合にも、図１４の場合と同様の効果を得ることが出来る。
【００８２】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００８３】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１０１    半導体装置
２、１０２    メモリマクロ
２ａ    ＤＲＡＭマクロ
３、１０３    セルアレイコア
３ａ    ＤＲＡＭセルアレイコア
４、１０４    周辺回路
５、５ｂ、５ｃ、５ｄ    電圧調整部
６    ＳＲＡＭマクロ
７    ＳＲＡＭセルアレイコア
８    周辺回路
９、９ａ、９ｂ    降圧回路
１１、１２、１１１、１１２    降圧回路
１１ａ、１２ａ    昇圧回路
１３、１１３    リファレンス電源
１４、１１４    ネガティブポンプ（Ｎポンプ）
１６    第１電圧選択部
１７    第２電圧選択部
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ    メモリ
３０    ロジック回路
５１    セルアレイ
５２    ワード線駆動部
５３    センスアンプ部
６１    コントローラ
６２    カラムデコーダ
６３    Ｉ／Ｏ部
１１５    ポジティブポンプ（Ｐポンプ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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