(57)【要約】【課題】電圧の異なる２つの高電位側電源の内、少なくとも1つが供給されないときに回路動作停止信号を出力する。【解決手段】半導体集積回路３０には、入力ドライバ部１、レベルシフト回路２、及び出力ドライバ部３が設けられる。半導体集積回路３０には、第１の高電位側電源ＶｄｄＬ及び第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給され、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合に半導体集積回路３０からローレベルの回路動作停止信号が出力される。【選択図】図１
2009071765.tif 000002
【特許請求の範囲】
【請求項１】
第１の高電位側電源と低電位側電源の間に設けられ、入力信号が入力され、前記入力信号をドライブした第１の信号を出力する入力ドライバ部と、
前記第１の高電位側電源及び前記第１の高電位側電源と同じ電圧或いは前記第１の高電位側電源よりも電圧の高い第２の高電位側電源が供給され、前記低電位側電源に接続され、前記入力ドライバ部から出力される前記第１の信号が入力され、前記第１の信号をレベルシフトした第２の信号を出力するレベルシフト回路と、
前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記レベルシフト回路から出力される前記第２の信号が入力され、前記第２の信号をドライブした信号を出力し、前記入力信号がローレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にローレベルの信号を出力し、前記入力信号がハイレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にハイレベルの信号を出力し、前記第１の高電位側電源及び前記第２の高電位側電源の内、少なくともいずれか１つが未供給の場合にローレベルの信号を出力する出力ドライブ回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記レベルシフト回路は、ドレイン及びゲートが前記第１の高電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、他端が前記低電位側電源に接続されるコンデンサと、ソースが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記第１の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１の高電位側電源に接続され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１の高電位側電源と前記低電位側電源の間に設けられ、前記入力ドライバ部から出力される前記第１の信号が入力され、前記第１の信号を反転した信号を出力する第１のインバータと、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１のインバータから出力される信号が入力され、ソースが前記低電位側電源に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記入力ドライバ部から出力される前記第１の信号が入力され、ソースが前記低電位側電源に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側が前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、入力側の信号を反転して前記第２の信号を出力する第２のインバータとを具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記レベルシフト回路は、前記第１の高電位側電源と前記低電位側電源の間に設けられ、前記入力ドライバ部から出力される前記第１の信号が入力され、前記第１の信号を反転した信号を出力する第１のインバータと、ドレインが前記第１の高電位側電源に接続され、ゲートが前記第２の高電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに前記第１のインバータから出力される信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１のインバータから出力される信号が入力され、ソースが前記低電位側電源に接続され、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタとでインバータを構成する第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続される前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記第１の高電位側電源に接続され、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソース及び前記第４のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１の高電位側電源に接続され、ドレインが前記低電位側電源に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソース及び前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン、及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第５のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン、前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート、及び前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側が前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、入力側の信号を反転して前記第２の信号を出力する第２のインバータとを具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
第１の高電位側電源と低電位側電源の間に設けられ、入力信号が入力され、前記入力信号をドライブした第１の信号を出力する入力ドライバ部と、
前記第１の高電位側電源と同じ電圧或いは前記第１の高電位側電源よりも電圧の高い第２の高電位側電源と前記低電位側電源の間に設けられ、前記入力ドライバ部から出力される前記第１の信号が入力され、前記第１の信号をレベルシフトした第２の信号を出力するレベルシフト回路と、
前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記レベルシフト回路から出力される前記第２の信号が入力され、前記第２の信号をドライブした信号を出力し、前記入力信号がローレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にローレベルの信号を出力し、前記入力信号がハイレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にハイレベルの信号を出力し、前記第１の高電位側電源及び前記第２の高電位側電源の内、少なくともいずれか１つが未供給の場合にローレベルの信号を出力する出力ドライブ回路と、
を具備することを特徴とする半導体集積回路。
【請求項５】
前記レベルシフト回路は、ソースが前記第２の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記入力ドライバ部から出力される前記第１の信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記第２の高電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースに前記入力ドライバ部から出力される前記第１の信号が入力される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソース及び前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ゲートに前記入力ドライバ部から出力される前記第１の信号が入力され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲート及び前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ゲートに前記入力ドライバ部から出力される前記第１の信号が入力され、ソースが前記低電位側電源に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側が前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第４のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、入力側の信号を反転して前記第２の信号を出力する第２のインバータとを具備することを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に電圧の異なる複数の高電位側電源が供給される半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）を構成する半導体素子の微細化、半導体集積回路の高集積度化の進展に伴い、内部回路素子の信頼性を確保しながら、半導体集積回路の消費電力を削減することが要求される。この要求を実現するために、半導体集積回路には電圧の異なる複数の高電位側電源が供給される。電圧の異なる複数の高電位側電源を用いる場合、論理処理を行う信号レベルが互いに異なる回路が半導体集積回路に搭載されるので両者の間に信号レベルを変換するレベルシフト回路が必要となる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される半導体集積回路では、第１の高電位側電源が供給される入力ドライブ部、第１の高電位側電源及び第１の高電位側電源よりも電圧の高い第２の高電位側電源が供給され、信号レベルをレベルシフトするレベルシフト回路、第２の高電位側電源が供給される出力ドライブ部などが設けられる。第１の高電位側電源が供給及び第２の高電位側電源が未供給の時と第１の高電位側電源が未供給及び第２の高電位側電源が未供給の時では、出力ドライブ部からローレベルの回路動作停止信号が出力される。ところが、第１の高電位側電源が未供給及び第２の高電位側電源が供給の時、第１の高電位側電源が中断される直前の入力ドライブ部に入力される入力信号の入力値を保持するので、出力ドライブ部からローレベルの回路動作停止信号が出力されない場合が発生するという問題点がある。半導体集積回路に電源電圧検知回路を搭載することで、出力ドライブ部からローレベルの回路動作停止信号が出力されない場合が発生するという問題を回避できるが、半導体集積回路の低消費電力化及び高集積度化が困難となる問題点が発生する。
【特許文献１】特開２００４−１１２６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電圧の異なる２つの高電位側電源の内、少なくとも１つが供給されないときに回路動作停止信号を出力する半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路は、第１の高電位側電源と低電位側電源の間に設けられ、入力信号が入力され、前記入力信号をドライブした第１の信号を出力する入力ドライバ部と、前記第１の高電位側電源及び前記第１の高電位側電源と同じ電圧或いは前記第１の高電位側電源よりも電圧の高い第２の高電位側電源が供給され、前記低電位側電源に接続され、前記入力ドライバ部から出力される前記第１の信号が入力され、前記第１の信号をレベルシフトした第２の信号を出力するレベルシフト回路と、前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記レベルシフト回路から出力される前記第２の信号が入力され、前記第２の信号をドライブした信号を出力し、前記入力信号がローレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にローレベルの信号を出力し、前記入力信号がハイレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にハイレベルの信号を出力し、前記第１の高電位側電源及び前記第２の高電位側電源の内、少なくともいずれか１つが未供給の場合にローレベルの信号を出力する出力ドライブ回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体集積回路は、第１の高電位側電源と低電位側電源の間に設けられ、入力信号が入力され、前記入力信号をドライブした第１の信号を出力する入力ドライバ部と、前記第１の高電位側電源と同じ電圧或いは前記第１の高電位側電源よりも電圧の高い第２の高電位側電源と前記低電位側電源の間に設けられ、前記入力ドライバ部から出力される前記第１の信号が入力され、前記第１の信号をレベルシフトした第２の信号を出力するレベルシフト回路と、前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記レベルシフト回路から出力される前記第２の信号が入力され、前記第２の信号をドライブした信号を出力し、前記入力信号がローレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にローレベルの信号を出力し、前記入力信号がハイレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にハイレベルの信号を出力し、前記第１の高電位側電源及び前記第２の高電位側電源の内、少なくともいずれか１つが未供給の場合にローレベルの信号を出力する出力ドライブ回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電圧の異なる２つの高電位側電源の内、少なくとも1つが供給されないときに回路動作停止信号を出力する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示す回路図、図２は半導体集積回路の入力信号、出力信号、第１の高電位側電源、及び第２の高電位側電源の関係を示す図である。本実施例では、電圧の異なる２つの高電位側電源の内、少なくとも1つが供給されないときに回路動作停止信号を出力する。
【００１０】
図１に示すように、半導体集積回路３０には、入力ドライバ部１、レベルシフト回路２、及び出力ドライバ部３が設けられる。半導体集積回路３０は、例えばＳｏＣ（System  on  a  chip）に搭載され、信号レベルをレベルシフトする機能とシャットダウン機能を有する。半導体集積回路３０には、第１の高電位側電源ＶｄｄＬ及び第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給され、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合に半導体集積回路３０からローレベルの回路動作停止信号が出力される。このローレベルの回路動作停止信号に基づいて、ＳｏＣに設けられる内部回路の動作が停止（シャットダウン）する。
【００１１】
入力ドライバ部１には、プリドライバ１１と第１のバッファＢＵＦ１が設けられる。プリドライバ１１は、第１の高電位側電源ＶｄｄＬと低電位側電源（接地電位）Ｖｓｓの間に設けられ、入力信号Ｓｉｎが入力され、入力信号Ｓｉｎをドライブした信号を出力する。ここで、入力信号は図示しない入力端子を介して入力されるが、例えばＳｏＣの内部で生成されてプリドライバ１１に入力される場合などがある。第１のバッファＢＵＦ１は、第１の高電位側電源ＶｄｄＬと低電位側電源（接地電位）Ｖｓｓの間に設けられ、プリドライバ１１から出力される信号が入力され、この信号をドライブした信号をノードＮ１から出力する。
【００１２】
レベルシフト回路２には、第１のインバータＩＮＶ１、第２のインバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１乃至６、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１乃至３が設けられる。レベルシフト回路２は、入力ドライバ部１から出力される信号が入力され、この信号をレベルシフトした信号を生成する。
【００１３】
ここで、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【００１４】
第１のインバータＩＮＶ１は、第１の高電位側電源ＶｄｄＬと低電位側電源（接地電位）Ｖｓｓの間に設けられ、第１のバッファＢＵＦ１から出力される信号が入力され、この信号を反転する。
【００１５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレイン及びゲートが第１の高電位側電源ＶｄｄＬに接続され、ソースがノードＮ２に接続され、ダイオードとして動作する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ゲートがノードＮ２に接続され、ドレイン及びソースが低電位側電源（接地電位）Ｖｓｓに接続され、第１の高電位側電源ＶｄｄＬが半導体集積回路３０に供給されたときに電荷を蓄積し、ＭＯＳ型コンデンサとして動作する。なお、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２を用いたＭＯＳ型コンデンサの代わりに、Ｐｃｈ  ＭＯＳトランジスタを用いたＭＯＳ型コンデンサやＭＯＳ型キャパシタなどを使用してもよい。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースがノードＮ２に接続され、ゲートが第１の高電位側電源ＶｄｄＬに接続され、ドレインがノードＮ３に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ３に接続され、ゲートが第１の高電位側電源ＶｄｄＬに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ４に接続され、ゲートがノードＮ３に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースが第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨに接続され、ゲートがノードＮ５に接続され、ドレインがノードＮ４に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ４に接続され、ゲートにインバータＩＮＶ１から出力される信号が入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースが第２の高電位側電源ＶｄｄＨに接続され、ゲートがノードＮ４に接続され、ドレインがノードＮ５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は、ドレインがノードＮ５に接続され、ゲートがノードＮ１（第１のバッファＢＵＦ１の出力側）に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ３はラッチ回路を構成する。
【００１７】
第２のインバータＩＮＶ２は、第２の高電位側電源ＶｄｄＨと低電位側電源（接地電位）Ｖｓｓの間に設けられ、入力側がノードＮ５（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ６のドレイン）に接続され、ノードＮ５の信号を反転した信号をノードＮ６から出力する。
【００１８】
出力ドライバ部３には、第２のバッファＢＵＦ２が設けられる。第２のバッファＢＵＦ２は、第２の高電位側電源ＶｄｄＨと低電位側電源（接地電位）Ｖｓｓの間に設けられ、第２のインバータＩＮＶ２から出力される信号（ノードＮ６の信号）が入力され、この信号をドライブして出力信号Ｓｏｕｔを出力する。
【００１９】
図２に示すように、半導体集積回路３０は、まず、第１の高電位側電源ＶｄｄＬと第２の高電位側電源ＶｄｄＨが供給されている場合（通電状態）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＦＦ”する。ＭＯＳ型コンデンサであるＮｃｈ  ＭＯＳトランジスタＮＭＴ２は、第１の高電位側電源ＶｄｄＬから電荷が供給されて電荷を蓄積する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ゲートが低電位側電源（接地電位）Ｖｓｓに接続されるソースの電位と同一レベルになるので、カットオフした状態となる。つまり、ラッチ回路を構成するＰｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ３には影響を与えない。
【００２０】
“Ｌｏｗ”レベルの入力信号Ｓｉｎが入力されると、第１のインバータＩＮＶ１の出力信号が“Ｈｉｇｈ”レベル、第２のインバータＩＮＶ２の出力信号が“Ｌｏｗ”レベルとなり、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルとなる。“Ｈｉｇｈ”レベルの入力信号Ｓｉｎが入力されると、第１のインバータＩＮＶ１の出力信号が“Ｌｏｗ”レベル、第２のインバータＩＮＶ２の出力信号がレベルシフトされた“Ｈｉｇｈ”レベルとなり、出力信号Ｓｏｕｔがレベルシフトされた“Ｈｉｇｈ”レベルとなる。
【００２１】
次に、第１の高電位側電源ＶｄｄＬが未供給（未通電）で第２の高電位側電源ＶｄｄＨが供給（通電）されている場合、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＦＦ”し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＮ”状態となる。ＭＯＳ型コンデンサであるＮｃｈ  ＭＯＳトランジスタＮＭＴ２に蓄積されている電荷が、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１を介してＮｃｈ  ＭＯＳトランジスタＮＭＴ４のゲートに供給されるので、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は“ＯＮ”状態となる。この結果、ノードＮ４が“Ｌｏｗ”レベルとなりＰｃｈ  ＭＯＳトランジスタＰＭＴ３が“ＯＮ”し、ノードＮ５が第２の高電位側電源ＶｄｄＨ電圧レベル（“Ｈｉｇｈ”レベル）となる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は“ＯＦＦ”し、第２のインバータＩＮＶ２から出力される信号が“Ｌｏｗ”レベルとなり、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。ここで、ノードＮ４及びノードＮ５の電位は入力信号Ｓｉｎの信号レベルに影響されない。このため、出力信号Ｓｏｕｔは、入力信号Ｓｉｎが“Ｈｉｇｈ”レベル及び“Ｌｏｗ”レベルに係らず“Ｌｏｗ”レベルの回路動作停止信号となる。
【００２２】
続いて、第１の高電位側電源ＶｄｄＬが供給或いは未供給で第２の高電位側電源ＶｄｄＨが未供給の場合、レベルシフト回路２及び第２のバッファＢＵＦ２に第２の高電位側電源ＶｄｄＨが供給されないので、入力信号Ｓｉｎ及び第１の高電位側電源ＶｄｄＬの状態に関係なく、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。
【００２３】
ここで、第１の高電位側電源ＶｄｄＬが供給状態から未供給状態となり、第２の高電位側電源ＶｄｄＨが供給されている場合でも出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。これは、半導体集積回路３０が第１の高電位側電源ＶｄｄＬの電圧供給が中断される直前の入力信号Ｓｉｎの信号レベルを保持しないということを意味する。このため、半導体集積回路３０が搭載されるＳｏＣでは、電源電圧検知回路を搭載する必要がない。
【００２４】
通常、電源電圧検知回路は、ＳｏＣやシステムＬＳＩではチップ面積の略５％程度を占有し、数十μＡから５０μＡ程度の消費電流が発生する。また、設計値を満足しているかの特性評価が必要となる。
【００２５】
上述したように、本実施例の半導体集積回路では、入力ドライバ部１、レベルシフト回路２、及び出力ドライバ部３が設けられる。半導体集積回路３０には、第１の高電位側電源ＶｄｄＬ及び第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給される。半導体集積回路３０は、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨが供給されている場合、入力信号Ｓｉｎがローレベルのときにローレベルの出力信号Ｓｏｕｔを出力し、入力信号Ｓｉｎがハイレベルのときにレベルシフトされたハイレベルの出力信号Ｓｏｕｔを出力し、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合、ローレベルの回路動作停止信号を出力する。
【００２６】
このため、第１の高電位側電源ＶｄｄＬが未供給及び第２の高電位側電源ＶｄｄＨが供給の場合、第１の高電位側電源ＶｄｄＬが中断される直前の入力ドライブ部１に入力される入力信号Ｓｉｎの入力値を保持せずに出力ドライブ部３からローレベルの回路動作停止信号が出力されるで、電源電圧検知回路を搭載する必要がない。また、電源検知回路が搭載されないので半導体集積回路３０のチップ面積の増加を抑制でき、低消費電力化及び高集積度化を達成することができる。
【００２７】
なお、本実施例では、半導体集積回路３０にＭＯＳトランジスタを用いているが、ＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。また、ＭＯＳトランジスタの代わりにバイポーラトランジスタや接合型ＦＥＴ（ＪＦＥＴ）などを用いてもよい。
【実施例２】
【００２８】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図３は半導体集積回路を示す回路図である。本実施例では、レベルシフト回路を変更している。
【００２９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３０】
図３に示すように、半導体集積回路３０ａには、入力ドライバ部１、レベルシフト回路２ａ、及び出力ドライバ部３が設けられる。半導体集積回路３０ａは、例えばＳｏＣに搭載され、信号レベルをレベルシフトする機能とシャットダウン機能を有する。半導体集積回路３０ａには、第１の高電位側電源ＶｄｄＬと第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給され、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合に半導体集積回路３０ａからローレベルの回路動作停止信号が出力される。
【００３１】
レベルシフト回路２ａには、第１のインバータＩＮＶ１、第２のインバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１５、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１１乃至１５が設けられる。レベルシフト回路２ａは、入力ドライバ部１から出力される信号が入力され、この信号をレベルシフトした信号を生成する。
【００３２】
第１のインバータＩＮＶ１は、第１の高電位側電源ＶｄｄＬと低電位側電源（接地電位）Ｖｓｓの間に設けられ、第１のバッファＢＵＦ１から出力される信号（ノードＮ１の信号）が入力され、この信号を反転した信号をノードＮ１１から出力する。
【００３３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインが第１の高電位側電源ＶｄｄＬに接続され、ゲートが第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ソースがＮｃｈ  ＭＯＳトランジスタＮＭＴ１１のソースに接続され、ゲートに第１のインバータＩＮＶ１から出力される信号（ノードＮ１１の信号）が入力され、ドレインがノードＮ１２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがノードＮ１２に接続され、ゲートに第１のインバータＩＮＶ１から出力される信号（ノードＮ１１の信号）が入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１２はインバータを構成し、ノードＮ１１の信号を反転した信号をノードＮ１２から出力する。
【００３４】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ソースが第２の高電位側電源ＶｄｄＨに接続され、ゲートがノードＮ１４に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインに接続され、ゲートがノードＮ１２に接続され、ソースがノードＮ１３に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、ドレインがノードＮ１３に接続され、ゲートが第１の高電位側電源ＶｄｄＬに接続され、ソースがノードＮ１２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３は、ソースがノードＮ１３に接続され、ゲートが第１の高電位側電源ＶｄｄＬに接続され、ドレインが低電位側電源（接地電位）Ｖｓｓに接続される。
【００３５】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１４は、ソースが第２の高電位側電源ＶｄｄＨに接続され、ゲートがノードＮ１３（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のソース及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１４のドレイン）及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１３のソースに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１５は、ソースがＰｃｈ  ＭＯＳトランジスタＰＭＴ１４のドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＭＴ１３のゲート及びノードＮ１２に接続され、ドレインがノードＮ１４に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１５は、ドレインがノードＮ１４に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＭＴ１３のゲート、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１５のゲート、及びノードＮ１２に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２及びＰＭＴ１４はラッチ回路を構成する。
【００３６】
第２のインバータＩＮＶ２は、第２の高電位側電源ＶｄｄＨと低電位側電源（接地電位）Ｖｓｓの間に設けられ、入力側がノードＮ１４（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１５のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１５のドレイン）に接続され、ノードＮ１４の信号を反転した信号をノードＮ６から出力する。
【００３７】
次に、半導体集積回路３０ａの動作について説明する。まず、第１の高電位側電源ＶｄｄＬと第２の高電位側電源ＶｄｄＨが供給されている場合（通電状態）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１４が“ＯＮ”し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３が“ＯＦＦ”した状態となる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１２から構成されるインバータが動作するので、入力信号Ｓｉｎが“Ｌｏｗ”レベルのときにノードＮ１１が“Ｈｉｇｈ”レベル、ノードＮ１２が“Ｌｏｗ”レベル、ノードＮ１３がＬｏｗ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１４及びＰＭＴ１５が“ＯＮ”し、ノードＮ１４が第２の高電位側電源ＶｄｄＨ電圧レベル（“Ｈｉｇｈ”レベル）となる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１３が“ＯＦＦ”し、第２のインバータＩＮＶ２の出力信号が“Ｌｏｗ”レベルとなり、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルとなる。
【００３８】
入力信号Ｓｉｎが“Ｈｉｇｈ”レベルのときにノードＮ１１が“Ｌｏｗ”レベル、ノードＮ１２が第１の高電位側電源ＶｄｄＬ電圧レベル（“Ｈｉｇｈ”レベル）、ノードＮ１３がＬｏｗ”レベルとなり、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１５が“ＯＮ”し、ノードＮ１４が第 “Ｌｏｗ”レベルとなる。第２のインバータＩＮＶ２の出力信号がレベルシフトされた“Ｈｉｇｈ”レベルとなり、出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる。
【００３９】
次に、第１の高電位側電源ＶｄｄＬが未供給（未通電）で第２の高電位側電源ＶｄｄＨが供給（通電）されている場合、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１５が“ＯＦＦ”し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１５が“ＯＮ”状態となる。このとき、ノードＮ１３が“Ｌｏｗ”レベルとなるのでＰｃｈ  ＭＯＳトランジスタＰＭＴ１４は“ＯＮ”し、ノードＮ１４が第２の高電位側電源ＶｄｄＨ電圧レベル（“Ｈｉｇｈ”レベル）となる。第２のインバータＩＮＶ２から出力される信号が“Ｌｏｗ”レベルとなり、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。ここで、ノードＮ１３及びノードＮ１４の電位は入力信号Ｓｉｎの信号レベルに影響されない。このため、出力信号Ｓｏｕｔは、入力信号Ｓｉｎが“Ｈｉｇｈ”レベル及び“Ｌｏｗ”レベルに係らず“Ｌｏｗ”レベルの回路動作停止信号となる。
【００４０】
続いて、第１の高電位側電源ＶｄｄＬが供給或いは未供給で第２の高電位側電源ＶｄｄＨが未供給されている場合、レベルシフト回路２ａ及び第２のバッファＢＵＦ２に第２の高電位側電源ＶｄｄＨが供給されないので、入力信号Ｓｉｎ及び第１の高電位側電源ＶｄｄＬの状態に関係なく、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。
【００４１】
上述した半導体集積回路３０ａの動作は実施例１と同様の結果（図１）となる。ここで、第１の高電位側電源ＶｄｄＬが供給状態から未供給状態となり、第２の高電位側電源ＶｄｄＨが供給されている場合でも出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。これは、半導体集積回路３０ａが第１の高電位側電源ＶｄｄＬの電圧供給が中断される直前の入力信号Ｓｉｎの信号レベルを保持しないということを意味する。このため、半導体集積回路３０ａが搭載されるＳｏＣでは、電源電圧検知回路を搭載する必要がない。
【００４２】
上述したように、本実施例の半導体集積回路では、入力ドライバ部１、レベルシフト回路２ａ、及び出力ドライバ部３が設けられる。半導体集積回路３０ａには、第１の高電位側電源ＶｄｄＬ及び第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給される。半導体集積回路３０ａは、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨが供給されている場合、入力信号Ｓｉｎがローレベルのときにローレベルの出力信号Ｓｏｕｔを出力し、入力信号Ｓｉｎがハイレベルのときにレベルシフトされたハイレベルの出力信号Ｓｏｕｔを出力し、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合、ローレベルの回路動作停止信号を出力する。
【００４３】
このため、第１の高電位側電源ＶｄｄＬが未供給及び第２の高電位側電源ＶｄｄＨが供給の場合、第１の高電位側電源ＶｄｄＬが中断される直前の入力ドライブ部１に入力される入力信号Ｓｉｎの入力値を保持せずに出力ドライブ部３からローレベルの回路動作停止信号が出力されるで、電源電圧検知回路を搭載する必要がない。また、電源検知回路が搭載されないので半導体集積回路３０ａのチップ面積の増加を抑制でき、低消費電力化及び高集積度化を達成することができる。
【実施例３】
【００４４】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図４は半導体集積回路を示す回路図である。本実施例では、レベルシフト回路の構成を変更している。
【００４５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４６】
図４に示すように、半導体集積回路３０ｂには、入力ドライバ部１、レベルシフト回路２ｂ、及び出力ドライバ部３が設けられる。半導体集積回路３０ｂは、例えばＳｏＣ（System  on  a  chip）に搭載され、信号レベルをレベルシフトする機能とシャットダウン機能を有する。半導体集積回路３０ｂには、第１の高電位側電源ＶｄｄＬ及び第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給され、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合に半導体集積回路３０ｂからローレベルの回路動作停止信号が出力される。このローレベルの回路動作停止信号に基づいて、ＳｏＣに設けられる内部回路の動作が停止（シャットダウン）する。
【００４７】
レベルシフト回路２ｂには、第２のインバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１乃至２４、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２１乃至２３が設けられる。レベルシフト回路２ｂは、入力ドライバ部１から出力される信号が入力され、この信号をレベルシフトした信号を生成する。
【００４８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、ソースが第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨに接続され、ゲートがノードＮ２２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ２１のドレインに接続され、ゲートに第１のバッファＢＵＦ１から出力される信号（ノードＮ１の信号）が入力され、ソースがノードＮ２１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２は、ドレインがノードＮ２１に接続され、ゲートが第２の高電位側電源ＶｄｄＨに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２３は、ドレインがゲート及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２のソースに接続され、ソースに第１のバッファＢＵＦ１から出力される信号（ノードＮ１の信号）が入力され、ダイオードとして動作する。
【００４９】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２は、ソースが第２の高電位側電源ＶｄｄＨに接続され、ゲートがノードＮ２１（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１のソース及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２のドレイン）に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３は、ソースがＰｃｈ  ＭＯＳトランジスタＰＭＴ２２のドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のゲート及びノードＮ１に接続され、ドレインがノードＮ２２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２４は、ドレインがノードＮ２２に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のゲート、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３のゲート、及びノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００５０】
第２のインバータＩＮＶ２は、第２の高電位側電源ＶｄｄＨと低電位側電源（接地電位）Ｖｓｓの間に設けられ、入力側がノードＮ２２（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２４のドレイン）に接続され、ノードＮ２２の信号を反転した信号をノードＮ６から出力する。
【００５１】
次に、半導体集積回路３０ｂの動作について説明する。まず、第１の高電位側電源ＶｄｄＬと第２の高電位側電源ＶｄｄＨが供給されている場合（通電状態）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２が“ＯＮ”した状態となる。入力信号Ｓｉｎが“Ｌｏｗ”レベルのときにノードＮ１が“Ｌｏｗ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２４が“ＯＦＦ”し、Ｐｃｈ  ＭＯＳトランジスタＰＮＴ２２が“ＯＮ”し、ノードＮ２２が第２の高電位側電源ＶｄｄＨ電圧レベル（“Ｈｉｇｈ”レベル）となる。第２のインバータＩＮＶ２の出力信号が“Ｌｏｗ”レベルとなり、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルとなる。
【００５２】
入力信号Ｓｉｎが“Ｈｉｇｈ”レベルのときにノードＮ１が“Ｈｉｇｈ”レベルとなり、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２４が“ＯＮ”し、ノードＮ２２が“Ｌｏｗ”レベルとなる。第２のインバータＩＮＶ２の出力信号がレベルシフトされた“Ｈｉｇｈ”レベルとなり、出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる。
【００５３】
次に、第１の高電位側電源ＶｄｄＬが未供給（未通電）で第２の高電位側電源ＶｄｄＨが供給（通電）されている場合、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２４が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２３が“ＯＮ”状態となる。このとき、ノードＮ２１が“Ｌｏｗ”レベルとなるのでＰｃｈ  ＭＯＳトランジスタＰＭＴ２２は“ＯＮ”し、ノードＮ２２が第２の高電位側電源ＶｄｄＨ電圧レベル（“Ｈｉｇｈ”レベル）となる。第２のインバータＩＮＶ２から出力される信号が“Ｌｏｗ”レベルとなり、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。ここで、ノードＮ２１及びノードＮ２２の電位は入力信号Ｓｉｎの信号レベルに影響されない。このため、出力信号Ｓｏｕｔは、入力信号Ｓｉｎが“Ｈｉｇｈ”レベル及び“Ｌｏｗ”レベルに係らず“Ｌｏｗ”レベルの回路動作停止信号となる。
【００５４】
続いて、第１の高電位側電源ＶｄｄＬが供給或いは未供給で第２の高電位側電源ＶｄｄＨが未供給されている場合、レベルシフト回路２ｂ及び第２のバッファＢＵＦ２に第２の高電位側電源ＶｄｄＨが供給されないので、入力信号Ｓｉｎ及び第１の高電位側電源ＶｄｄＬの状態に関係なく、出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。
【００５５】
上述した半導体集積回路３０ｂの動作は実施例１と同様の結果（図１）となる。ここで、第１の高電位側電源ＶｄｄＬが供給状態から未供給状態となり、第２の高電位側電源ＶｄｄＨが供給されている場合でも出力信号Ｓｏｕｔが“Ｌｏｗ”レベルの回路動作停止信号となる。これは、半導体集積回路３０ｂが第１の高電位側電源ＶｄｄＬの電圧供給が中断される直前の入力信号Ｓｉｎの信号レベルを保持しないということを意味する。このため、半導体集積回路３０ｂが搭載されるＳｏＣでは、電源電圧検知回路を搭載する必要がない。
【００５６】
上述したように、本実施例の半導体集積回路では、入力ドライバ部１、レベルシフト回路２ｂ、及び出力ドライバ部３が設けられる。半導体集積回路３０ｂには、第１の高電位側電源ＶｄｄＬ及び第１の高電位側電源ＶｄｄＬと同じ電圧或いは第１の高電位側電源ＶｄｄＬよりも電圧の高い第２の高電位側電源ＶｄｄＨが供給される。半導体集積回路３０ｂは、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨが供給されている場合、入力信号Ｓｉｎがローレベルのときにローレベルの出力信号Ｓｏｕｔを出力し、入力信号Ｓｉｎがハイレベルのときにレベルシフトされたハイレベルの出力信号Ｓｏｕｔを出力し、第１の高電位側電源ＶｄｄＬ及び第２の高電位側電源ＶｄｄＨの少なくとも１つが未供給の場合、ローレベルの回路動作停止信号を出力する。
【００５７】
このため、第１の高電位側電源ＶｄｄＬが未供給及び第２の高電位側電源ＶｄｄＨが供給の場合、第１の高電位側電源ＶｄｄＬが中断される直前の入力ドライブ部１に入力される入力信号Ｓｉｎの入力値を保持せずに出力ドライブ部３からローレベルの回路動作停止信号が出力されるで、電源電圧検知回路を搭載する必要がない。また、電源検知回路が搭載されないので半導体集積回路３０ｂのチップ面積の増加を抑制でき、低消費電力化及び高集積度化を達成することができる。
【００５８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５９】
例えば、実施例では、レベルシフト機能及びシャットダウン機能を有する半導体集積回路をＳｏＣに搭載しているがシステムＬＳＩやメモリＬＳＩなどに搭載してもよい。また、入力ドライバ部及び出力ドライバ部にバッファを設けているが、バッファの代わりにインバータを設けてもよい。その場合、インバータをｎ段（ただし、ｎは偶数）構成にするのが好ましい。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の高電位側電源と低電位側電源の間に設けられ、入力信号が入力され、前記入力信号をドライブするプリドライバと、前記第１の高電位側電源と前記低電位側電源の間に設けられ、前記プリドライバから出力される信号をドライブした第１の信号を出力する第１のバッファとを有する入力ドライバ部と、前記第１の高電位側電源及び前記第１の高電位側電源と同じ電圧或いは前記第１の高電位側電源よりも電圧の高い第２の高電位側電源が供給され、前記低電位側電源に接続され、前記第１のバッファから出力される前記第１の信号が入力され、前記第１の信号をレベルシフトした第２の信号を出力するレベルシフト回路と、前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記レベルシフト回路から出力される前記第２の信号が入力され、前記第２の信号をドライブした信号を出力する第２のバッファを有し、前記入力信号がローレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にローレベルの信号を出力し、前記入力信号がハイレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にハイレベルの信号を出力し、前記第１の高電位側電源及び前記第２の高電位側電源の内、少なくともいずれか１つが未供給の場合にローレベルの信号を出力する出力ドライブ回路とを具備する半導体集積回路。
【００６１】
（付記２）  第１の高電位側電源と低電位側電源の間に設けられ、入力信号が入力され、前記入力信号をドライブするプリドライバと、前記第１の高電位側電源と前記低電位側電源の間に設けられ、前記プリドライバから出力される信号をドライブした第１の信号を出力する第１のバッファとを有する入力ドライバ部と、前記第１の高電位側電源と同じ電圧或いは前記第１の高電位側電源よりも電圧の高い第２の高電位側電源と前記低電位側電源の間に設けられ、前記第１のバッファから出力される前記第１の信号が入力され、前記第１の信号をレベルシフトした第２の信号を出力するレベルシフト回路と、前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記レベルシフト回路から出力される前記第２の信号が入力され、前記第２の信号をドライブした信号を出力する第２のバッファを有し、前記入力信号がローレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にローレベルの信号を出力し、前記入力信号がハイレベル、前記第１の高電位側電源が供給、及び前記第２の高電位側電源が供給の場合にハイレベルの信号を出力し、前記第１の高電位側電源及び前記第２の高電位側電源の内、少なくともいずれか１つが未供給の場合にローレベルの信号を出力する出力ドライブ回路とを具備する半導体集積回路。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る半導体集積回路の入力信号、出力信号、第１の高電位側電源、及び第２の高電位側電源の関係を示す図。
【図３】本発明の実施例２に係る半導体集積回路を示す回路図。
【図４】本発明の実施例３に係る半導体集積回路を示す回路図。
【符号の説明】
【００６３】
１  入力ドライバ部
２、２ａ、２ｂ  レベルシフト回路
３出力ドライバ部
３０、３０ａ、３０ｂ  半導体集積回路
ＢＵＦ１、ＢＵＦ２  バッファ
ＩＮＶ１、ＩＮＶ２  インバータ
Ｎ１〜６、Ｎ１１〜１４、Ｎ２１、Ｎ２２  ノード
ＮＭＴ１〜６、ＮＭＴ１１〜１５、ＮＭＴ２１〜２４  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１〜３、ＰＭＴ１１〜１５、ＰＭＴ２１〜２３  Ｐｃｈ  ＭＯＳトランジスタ
Ｓｉｎ  入力信号
Ｓｏｕｔ  出力信号
ＶｄｄＬ、ＶｄｄＨ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2009071765.tif 000003
【図２】
2009071765.tif 000004
【図３】
2009071765.tif 000005
【図４】
2009071765.tif 000006