(57)【要約】【課題】リフレッシュビジーレイトが小さく、あるいは、データ保持時の消費電流が低く、小型化に優れた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介してボディ領域上に設けられたゲート電極とを含むメモリセル、メモリセルのドレイン層に接続されたビット線、メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、ワード線に接続されたワード線ドライバを備え、ワード線ドライバは、ゲート絶縁膜を介して電子価電子帯トンネリングによって第１の論理データを前記メモリセルへ書き込む。【選択図】図２
2009193616.tif 000002
【特許請求の範囲】
【請求項１】
ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含むメモリセル、
前記メモリセルのドレイン層に接続されたビット線、
前記メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、
前記ワード線に接続されたワード線ドライバを備え、
前記ワード線ドライバは、前記ゲート絶縁膜を介して電子価電子帯トンネリングによって第１の論理データを前記メモリセルへ書き込むことを特徴とする半導体記憶装置。
【請求項２】
ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含むメモリセル、
前記メモリセルのドレイン層に接続されたビット線、
前記メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、
前記ワード線に接続されたワード線ドライバを備え、
第１の論理データを前記メモリセルに書き込む際に、前記ビット線の電位が前記ソース層の電位とほぼ等しい状態のもとで、前記ワード線ドライバは、前記メモリセルの閾値電圧よりも高く、かつ、データ読出し時における前記ワード線の電位よりも高い第１の電位を前記ワード線に印加することを特徴とする半導体記憶装置。
【請求項３】
前記ビット線に接続され、データ読出し時に前記メモリセルに記憶された論理データを読み出し、あるいは、データ書込み時に前記第１の論理データに対して逆論理の第２の論理データを前記メモリセルへ書き込むセンスアンプをさらに備え、
前記ワード線ドライバは、該ワード線ドライバに対応する前記ワード線に接続された総ての前記メモリセルへ前記第１の論理データを書き込み、
前記センスアンプは、前記第１の論理データが書き込まれた前記メモリセルのうち選択されたメモリセルにのみ前記第２の論理データを書き込むことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ビット線に接続され、データ読出し時に前記メモリセルに記憶された論理データを読み出し、あるいは、データ書込み時に前記第１の論理データに対して逆論理の第２の論理データを前記メモリセルへ書き込むセンスアンプをさらに備え、
前記ワード線ドライバが前記ワード線に前記第１の電位を印加しつつ、前記センスアンプは、前記第１の論理データを書き込むべき前記メモリセルに接続された前記ビット線には前記ソース層の電位とほぼ等しい電位を印加し、かつ、前記第２の論理データを書き込むべき前記メモリセルに接続された前記ビット線には前記ソース層の電位を基準として前記第１の電位とは反対側にある第２の電位を印加することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、前記第１の論理データを記憶する前記メモリセルに対しては、前記ゲート絶縁膜を介した電子価電子帯トンネリングによってリフレッシュ動作を行い、それと同時に、前記第１の論理データに対して逆論理の第２の論理データを記憶する前記メモリセルに対しては、前記ボディ領域と前記ソース層との間の接合部または前記ボディ領域と前記ドレイン層との間の接合部に電流を流すことによって前記リフレッシュ動作を行うことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
当該半導体記憶装置はスタティック型半導体記憶装置であって、
前記第１の論理データを記憶する前記メモリセルに対しては、前記ゲート絶縁膜を介した電子価電子帯トンネリングによって電荷を前記ボディ領域へ補充し、それと同時に、前記第１の論理データに対して逆論理の第２の論理データを記憶する前記メモリセルに対しては、前記ボディ領域と前記ソース層との間の接合部または前記ボディ領域と前記ドレイン層との間の接合部に電流を流すことによって前記電荷を前記ボディ領域から排除することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、電界効果トランジスタ(Field Effect Transistor)のフローティングボディに多数キャリアを蓄積することによって情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、ＦＢＣメモリでは、リフレッシュ動作を頻繁に実行しなければならない。その結果、ＦＢＣメモリでは、通常の読出し／書込みが禁止される時間の割合(リフレッシュビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、データ保持時の消費電流が大きいことは重大な問題となる。
【０００４】
また、従来のＦＢＣメモリにおいては、ビット線の振幅ΔＶＢＬは、“１”書込み時のビット線電位ＶＢＬＨと“０”書込み時のビット線電位ＶＢＬＬとの差によって決定される。即ち、ΔＶＢＬ＝ＶＢＬＨ−ＶＢＬＬである。したがって、“１”セルと“０”セルとの信号差を充分な大きさにするためには、ビット線振幅ΔＶＢＬを大きくしなければならない。ＦＢＣメモリでは、書込み時においてビット線に電流を流す必要がある。このため、ビット線振幅が大きいと、例えば、多数のメモリセルにデータを同時に書き込む場合に、ビット線に流す電流が多大となり、消費電力が増大するという問題があった。
【非特許文献１】W.C.Lee and C. Hu, “Modeling CMOS tunneling currents through ultrathin gate oxide due to conduction and valence-band electron tunneling”, IEEE Trans. Electron Device, vol. 48, pp.1366-1373, July 2001.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
データ保持時の消費電流が低く、小型化に優れた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含むメモリセル、
前記メモリセルのドレイン層に接続されたビット線、
前記メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、
前記ワード線に接続されたワード線ドライバを備え、
前記ワード線ドライバは、前記ゲート絶縁膜を介して電子価電子帯トンネリングによって第１の論理データを前記メモリセルへ書き込むことを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含むメモリセル、
前記メモリセルのドレイン層に接続されたビット線、
前記メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、
前記ワード線に接続されたワード線ドライバを備え、
第１の論理データを前記メモリセルに書き込む際に、前記ビット線の電位が前記ソース層の電位とほぼ等しい状態のもとで、前記ワード線ドライバは、前記メモリセルの閾値電圧よりも高く、かつ、データ読出し時における前記ワード線の電位よりも高い第１の電位を前記ワード線に印加することを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、データ保持時の消費電流が低く、小型化に優れる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す図である。ＦＢＣメモリは、メモリセルＭＣと、ダミーセルＤＣ０、ＤＣ１と、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、イコライジング線ＥＱＬＬ，ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
【００１１】
メモリセルＭＣは、マトリクス状に二次元的に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。あるいは、ワード線ＷＬは、メモリセルＭＣのゲート電極と一体であり、ゲート電極としての機能も兼ね備える。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられており、図１では、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向は便宜的に呼称するものであり、ロウ方向およびカラム方向との呼称は入れ替えても差し支えない。
【００１２】
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後あるいはメモリセルアレイに書込み動作が実行された直後に行われる。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに、図１には示されていない平均化回路によって基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、 “０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａ内の電流負荷回路がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかに基づいて、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。
【００１３】
尚、ダミーセルＤＣ０およびダミーセルＤＣ１は、ワード線ＷＬの延伸する方向（ロウ方向）に向かって交互に配列されている。基準電流Ｉｒｅｆを生成するために、ダミーセルＤＣ０およびダミーセルＤＣ１は同数ずつ設けられている。
【００１４】
ダミーワード線ＤＷＬは、ロウ方向に延伸し、ダミーセルＤＣ０、ＤＣ１のゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
【００１５】
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランド（ＶＳＬ）との間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
【００１６】
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラムのカラム選択線ＣＳＬに電位を印加する。これにより、データは、ＤＱバッファを介してセンスアンプＳ／Ａからデータをメモリ装置外部へ読み出し、あるいは、メモリ装置外部からのデータを、ＤＱバッファを介してセンスアンプＳ／Ａへ書き込む。
【００１７】
センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬおよびＢＬＲの対に接続されている。各センスアンプＳ／Ａは、各ビット線対ＢＬＬおよびＢＬＲに対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。データ読出し時には、ビット線ＢＬＬおよびビット線ＢＬＲのうち一方がデータを伝達し、他方が基準データを伝達する。センスアンプＳ／Ａは、読出したデータと基準データとを比較することによって、メモリセルＭＣに記憶された論理データを読み出し、あるいは、論理データをメモリセルＭＣへ書き込むように構成されている。尚、メモリ構成は、オープンビット線構成に限定されず、その他の構成（例えば、フォールデッドビット線構成等）であってもよい。また、センスアンプＳ／Ａの回路構成も特に限定しない。
【００１８】
活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００１９】
図２は、メモリセルＭＣの構造を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ（以下、ボディ）５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。
【００２０】
本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ゲート絶縁膜７０がボディ５０上に設けられている、ゲート電極８０は、ゲート絶縁膜７０を介してボディ５０上に設けられている。ゲート電極８０は、ワード線ＷＬに接続され、あるいは、ワード線ＷＬとして機能する。
【００２１】
ゲート絶縁膜７０の膜厚は、電子がトンネリングできる程度に薄く、例えば、数ｎｍである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれる。これにより、ボディ５０は電気的に浮遊状態である。ボディ５０は、論理データを記憶するために多数キャリアを蓄積し、あるいは、多数キャリアを放出することができる。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。メモリセルＭＣがＮ型ＦＥＴである場合、多数キャリアはホールである。
【００２２】
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、メモリセルＭＣを線形領域で動作させる。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬに電流を流す。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。センスアンプＳ／Ａは、ビット線ＢＬを介して閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。
【００２３】
図３〜図５は、電子価電子帯トンネリング（Electron valence band tunneling）（以下、ＥＶＢトンネリングともいう)を利用して、メモリセルＭＣにデータ“１”を書き込む方法を示すバンドダイアグラムである。ここで、メモリセルＭＣのゲート電極８０は、不純物濃度が充分に高いｎ型シリコンからなり、ほとんど空乏化しないものとする。Ｅｖは価電子帯のエネルギーレベルを示し、Ｅｃは伝導帯のエネルギーレベルを示す。Ｅｆはフェルミレベルを示し、Ｅｉは真性フェルミレベルを示す。
【００２４】
図３は、データ保持状態におけるメモリセルＭＣのバンドダイアグラムを示す。データ保持状態では、“１”セルのボディ５０内のホールを保持するために、ゲート電位Ｖｇｓは、ソース電位ＶＳＬを基準として深い負電位ＶＷＬＬに設定される。データ保持状態では、Ｐ型シリコンからなるボディ５０の表面は蓄積状態である。よって、ボディ５０内の正孔がボディ５０表面とゲート絶縁膜７０との界面に蓄積している。
【００２５】
図４は、ゲート電位Ｖｇｓがメモリセル（“１”セルまたは“０”セルのいずれでもよい）の閾値電圧Ｖｔｈにほぼ等しい状態における、メモリセルＭＣのバンドダイアグラムを示す。このとき、ボディ５０の表面に反転層（チャネル）が形成される。ボディ５０側のエネルギーバンドは、２φＢ（２φ＝２（Ｅｆ−Ｅｉ））だけ曲がった状態である。この状態において、反転層の電子がゲート絶縁膜７０を介してリークしている。このリーク電流は、電子伝導帯トンネリング（Electron Conduction Band Tunneling（以下、ＥＣＢトンネリングともいう））電流であり、ボディ５０側においてホールを生じさせない。
【００２６】
図５は、ゲート電位Ｖｇｓがメモリセルの閾値電圧Ｖｔｈよりも高い状態におけるメモリセルＭＣのバンドダイアグラムを示す。このとき、ボディ５０側の価電子帯のエネルギーバンドＥｖのエッジがゲート電極８０側の伝導帯のエネルギーバンドＥｃと同一レベル以上になる。この場合、ＥＣＢトンネリングによるゲートリーク電流に加え、ボディ５０の価電子帯に存在している電子がゲート絶縁膜７０を介してトンネリングする。この価電子帯に存在している電子によるトンネリング現象がＥＶＢトンネリングである。ＥＶＢトンネリングによる電子が発生すると、それと対を成すホールがボディ５０内に残留する。このホールは、ボディ５０に蓄積される。このように、ワード線ドライバＷＬＤは、ゲート電圧８０の電位をＶｔｈより大きくすることによって、第１の論理データとしてのデータ“１”をメモリセルＭＣへ書き込むことができる。
【００２７】
図６（Ａ）および図６（Ｂ）は、ＥＶＢトンネリングを利用した書込み動作を示すタイミング図である。図６（Ａ）は、ワード線電位、ビット線電位およびソース線電位を示す。図６（Ｂ）は、センスアンプＳ／Ａ内のセンスノードＳＮＬおよびＳＮＲの電位を示す。
【００２８】
“書込み動作”は、センスアンプＳ／ＡがメモリセルＭＣへ書き込む動作である。“書込み動作”は、メモリ装置外部から受け取ったデータをメモリセルＭＣへ書き込む動作、メモリセルＭＣのデータをメモリ装置外部へ読み出す際にセンスアンプＳ／Ａに読み出されたデータをメモリセルＭＣへリストアする動作、並びに、リフレッシュ動作においてセンスアンプＳ／ＡがデータをメモリセルＭＣへリストアする動作を含む。
【００２９】
ここで、リフレッシュ動作とは、メモリセルＭＣの論理データの劣化を回復させる動作である。リフレッシュ動作としては、メモリセルＭＣからデータを一旦読出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻すノーマルリフレッシュ動作、および、“０”セルおよび“１”セルに対して等しい電圧を印加しつつ、“０”セルおよび“１”セルのボディ電位差を利用して自律的にメモリセルをリフレッシュする自律リフレッシュ動作がある。本発明は、後述のように、ノーマルリフレッシュ動作および自律リフレッシュ動作の両方に適用することができる。
【００３０】
図６（Ａ）および図６（Ｂ）では、ビット線ＢＬＬｊを介してメモリセルＭＣからセンスアンプＳ／Ａに読み出されたデータと同一論理のデータが該メモリセルＭＣに書き込まれている（リストアされている）。データ保持状態において（〜ｔ１）、ソース電位およびビット線電位は、共に接地電位（０Ｖ）に設定されている。全ワード線の電位は、深い負電位ＶＷＬＬに設定されている。
【００３１】
［メモリセルからセンスアンプへの読出し動作］
メモリセルＭＣからセンスアンプＳ／Ａへの読出し動作は、選択ワード線に接続された全カラムのメモリセルＭＣに対して実行される。例えば、ｔ２〜ｔ３において、ワード線ドライバＷＬＤは、或る選択ワード線ＷＬＬｉの電位を電位ＶＷＬＨＲに立ち上げる。電位ＶＷＬＨＲは、“０”セルおよび“１”セルの閾値電圧よりも高い電圧である。このとき、全カラムのビット線ＢＬＬおよびＢＬＲは、対応するセンスノードＳＮＬおよびＳＮＲにそれぞれ接続されている。従って、センスアンプＳ／Ａの電流負荷回路（図示せず）は、ビット線ＢＬＬｊおよびＢＬＲｊを介してそれぞれメモリセルＭＣおよびダミーセルＤＣに電流を流すことができる。
【００３２】
図６（Ａ）および図６（Ｂ）では、センスアンプＳ／Ａは、ビット線ＢＬＬｊに接続された“１”セルを検出している。では、センスアンプＳ／Ａは、ビット線ＢＬＬｊに接続された“１”セルを検出している。“１”セルは、“０”セルよりも閾値電圧が低いので、“１”セルに接続されたビット線ＢＬＬｊおよびセンスノードＳＮＬｊの電位は、基準電流Ｉｒｅｆを流すビット線ＢＬＲｊおよびセンスノードＳＮＲｊの電位よりも高くなる（絶対値としては小さくなる）。センスノードＳＮＬｊとＳＮＲｊとの間の電位差が充分に発展した時点（ｔ３）において、ビット線とセンスノードとの間のトランスファゲートを閉じ、さらに、センスアンプＳ／Ａ内のラッチ回路（図示せず）を動作させる。これにより、図６（Ｂ）に示すように、センスノードＳＮＬｊとＳＮＲｊとの間の電位差が増幅される。センスアンプＳ／Ａはこの増幅された電位差をセンスノードＳＮＬｊとＳＮＲｊとの間にラッチする。同様に、全カラムのセンスアンプＳ／Ａが選択ワード線ＷＬＬｉに接続された全メモリセルＭＣのデータを読み出す。
【００３３】
もし、ビット線ＢＬＬｊに接続されたメモリセルが“０”セルである場合、図６（Ａ）および図６（Ｂ）の括弧で示すように、選択ビット線ＢＬＬｊの電位は、基準電流Ｉｒｅｆを流すビット線ＢＬＲｊの電位よりも低くなる。同様に、この場合、センスノードＳＮＬｉの電位は、基準電流Ｉｒｅｆを流すセンスノードＳＮＲｊの電位よりも低くなる。
【００３４】
尚、本実施形態では、電流負荷回路は、ｎ型ＦＥＴで構成されており、ソース電位ＶＳＬより低い低電位源に接続されている。この場合、電流は、メモリセルＭＣから電流負荷回路へ向かって流れる。よって、ビット線およびセンスノードの電位は、ソース電位ＶＳＬよりも低い負電位側へ低下している。勿論、電流負荷回路は、ｐ型ＦＥＴで構成され、ソース電位ＶＳＬより高い高電位源に接続されていてもよい。この場合、電流は、電流負荷回路からメモリセルＭＣへ向かって流れ、ビット線およびセンスノードの電位は、ソース電位ＶＳＬよりも高い正電位側へ上昇する。“１”セルに接続されたセンスノードの電位は、基準電流Ｉｒｅｆを流すセンスノードの電位よりも低くなる（絶対値としては小さくなる）。
【００３５】
［センスアンプからメモリセルへの“１”書込み動作］
センスアンプＳ／ＡからメモリセルＭＣへの“１”書込み動作では、ワード線ドライバＷＬＤは、選択ワード線ＷＬＬｉに接続された全カラムのメモリセルＭＣにデータ“１”を書き込む。例えば、ｔ４において、選択ワード線ＷＬＬｉの電位を、データ“１”の書込み電位ＶＷＬＨＷ（第１の電位）へ上昇させる。第１の電位ＶＷＬＨＷは、“１”セルの閾値電圧、“０”セルの閾値電圧およびデータ読出し時のワード線電位ＶＷＬＨＲのいずれよりも高い。これにより、選択ワード線ＷＬＬｉに接続された全メモリセルＭＣが図５に示した状態となる。その結果、ＥＶＢトンネリングによって、選択ワード線ＷＬＬｉに接続された全メモリセルＭＣにデータ“１”が書き込まれる。ＥＶＢトンネリングは、ボディ−ゲート間の電位差によって生じるため、ビット線電位は、ソース電位と等しくてよい。
【００３６】
［センスアンプからメモリセルへの“０”書込み動作］
選択ビット線ＢＬＬｊから読出したデータが“１”である場合、ｔ４〜ｔ５において選択ビット線ＢＬＬｊに接続されたメモリセルＭＣにデータ“１”がすでにリストアされている。よって、ｔ５〜ｔ６の実線で示すように、選択ビット線ＢＬＬｊおよびＢＬＲｊはともにＶＳＬに維持される。このとき、選択ビット線ＢＬＬｊはセンスノードＳＮＬｉに接続され、ビット線ＢＬＲｊはプリチャージ状態となればよい。
【００３７】
選択ビット線ＢＬＬｊから読出したデータが“０”である場合、選択ビット線ＢＬＬｊに接続されたメモリセルＭＣに対して“０”書込み動作が実行される。
【００３８】
即ち、ワード線ドライバＷＬＤおよびセンスアンプＳ／Ａは、選択ワード線ＷＬＬｉに接続されたメモリセルＭＣのうちデータ“０”を書き込むべきメモリセルＭＣのみに選択的にデータ“０”を書き込む。例えば、ｔ５において、ワード線ドライバＷＬＤは、選択ワード線ＷＬＬｉの電位を電位ＶＷＬＨＲへ戻す。これにより、メモリセルＭＣは、図５に示す状態から図４に示す状態に戻り、ＥＶＢトンネリングによる電流が流れなくなる。
【００３９】
図６の破線および括弧で示すように、選択ビット線ＢＬＬｊがデータ“０”を書き込むべきメモリセルＭＣに接続されている場合、センスアンプＳ／Ａは、ソース電位ＶＳＬよりも低い負電位ＶＢＬＬを印加する。負電位ＶＢＬＬは、データ“０”を書き込むための電位である。図６（Ａ）および図６（Ｂ）の具体例では、センスアンプＳ／Ａは、選択ビット線ＢＬＬｉをセンスノードＳＮＬｊに接続すればよい。これによって、ビット線ＢＬＬｊの電位は、負電位ＶＢＬＬへ低下する。尚、ビット線ＢＬＲｊは、プリチャージ状態にすればよく、ＶＳＬに維持される。
【００４０】
選択ビット線ＢＬＬｊに負電位ＶＢＬＬを印加することによって、選択ビット線ＢＬＬｊに接続されたメモリセルＭＣのボディ−ドレイン間に順方向バイアスが印加される。選択ビット線ＢＬＬｊに接続されたメモリセルＭＣのボディ５０内のホールがボディ−ドレイン間のフォワード電流によって排出される。これにより、選択ビット線ＢＬＬｊに接続されたメモリセルＭＣにデータ“０”が書き込まれる。
【００４１】
その後、ｔ６において、メモリ装置はデータ保持状態へ戻る。
【００４２】
図７（Ａ）および図７（Ｂ）は、ＥＶＢトンネリングを利用した書込み動作を示すタイミング図である。図７（Ａ）および図７（Ｂ）では、ｔ４ａにおいて、読み出したデータとは逆論理のデータがメモリ装置の外部からセンスアンプＳ／Ａへ書き込まれている。よって、ｔ４ａにおいて、センスノードＳＮＬｊおよびＳＮＲｊの論理が反転している。図７（Ａ）および図７（Ｂ）のその他の動作は、図６（Ａ）および図６（Ｂ）に示す動作と基本的に同様である。
【００４３】
“１”セルにデータ“０”を書き込む動作では、センスノードＳＮＬｊおよびＳＮＲｊの論理が読出しデータに対して反転し、選択ビット線ＢＬＬｊに低電位ＶＢＬＬが印加されている。このとき、選択ビット線ＢＬＬｊはセンスノードＳＮＬｊに接続され、ビット線ＢＬＲｊはプリチャージ状態となればよい。
【００４４】
“０”セルにデータ“１”を書き込む動作では、図７（Ａ）および図７（Ｂ）の破線および括弧で示すように、センスノードＳＮＬｊおよびＳＮＲｊの論理が読出しデータに対して反転し、選択ビット線ＢＬＬｊに電位ＶＳＬが印加される。もともと“０”セルであったメモリセルＭＣにデータ“１”が書き込まれるからである。このとき、選択ビット線ＢＬＬｊはセンスノードＳＮＬｊに接続され、ビット線ＢＬＲｊはプリチャージ状態となればよい。
【００４５】
データをメモリ装置外部へ読み出す場合、図６（Ａ）および図６（Ｂ）に示す動作を実行し、かつ、センスアンプＳ／Ａにラッチされたデータは、ＤＱバッファ（図示せず）を介して外部へ出力する。
【００４６】
ノーマルリフレッシュ動作の場合、図６（Ａ）および図６（Ｂ）に示す動作を実行する。このときセンスアンプＳ／Ａにラッチされたデータは外部へ出力されない。
【００４７】
データをメモリ装置外部から書き込む場合、図６（Ａ）および図６（Ｂ）に示す動作または図７（Ａ）および図７（Ｂ）に示す動作が実行される。外部からのデータがメモリセルＭＣに記憶されているデータと同じである場合、図６（Ａ）および図６（Ｂ）に示す動作が実行される。外部からのデータがメモリセルＭＣに記憶されているデータと異なる場合、図７（Ａ）および図７（Ｂ）に示す動作が実行される。
【００４８】
以上のように、本実施形態では、一旦、ワード線ドライバＷＬＤが選択ワード線に接続された全カラムのメモリセルＭＣにデータ“１”を書き込んだ後、ワード線ドライバＷＬＤおよびセンスアンプＳ／Ａが選択ワード線に接続されたメモリセルＭＣのうち選択されたカラムのメモリセルＭＣのみにデータ“０”を書き込む。データ“１”の書込みでは、ＥＶＢトンネリングを利用しており、データ“０”の書込みでは、ボディ−ドレイン間の順方向バイアスを利用している。
【００４９】
図８は、データ“１”の書込み時におけるフォワード電流とＥＶＢトンネリングによる電流との関係を示すグラフである。縦軸が電流を示す。横軸がボディ電位Ｖｂを示す。ＩＥＶＢＴは、ＥＶＢトンネリングによってゲート電極８０からボディ５０へ流れる電流を示す。ＩＰＮＦＷＤは、ボディ５０からソース６０またはドレイン４０へ流れる電流を示す。本実施形態では、データ“１”の書込みは、ソース電位およびビット線電位が等しい状態のもとで実行されている。従って、データ“１”の書込み時のフォワード電流は、ソース６０またはドレイン４０のいずれにも流れ得る。
【００５０】
ボディ電位Ｖｂが低い場合には、ボディ−ゲート間の電位差が大きくなるので、ＥＶＢトンネリング電流は比較的大きい。従って、ホールがメモリセルＭＣのボディ５０に蓄積される。一方、ボディ電位Ｖｂが低い場合、ボディ−ソース間のｐｎ接合およびボディ−ドレイン間のｐｎ接合には、逆方向バイアスが印加される。このため、フォワード電流は逆方向バイアスによる負のリーク電流のみである。
【００５１】
ボディ電位Ｖｂが大きくなると、ボディ−ゲート間の電位差が小さくなるので、ＥＶＢトンネリング電流は減少する。一方、ボディ電位Ｖｂがソース電位ＶＳＬを超えると、フォワード電流が正方向に流れ始める。ボディ電位ＶｂがＶｂ１ｗに等しいときに、ＥＶＢトンネリング電流とフォワード電流とはほぼ等しく、Ｉ１ｗにおいて釣り合っている。このとき、ＥＶＢトンネリング電流によってボディ５０に蓄積されるホール数とフォワード電流によってボディ５０から流出するホール数とがほぼ等しい。このように、ＥＶＢトンネリング電流とフォワード電流とが平衡状態になったことは、データ“１”の書込みが完了したことを意味する。
【００５２】
データ“１”の書込み時におけるＥＶＢトンネリング電流およびフォワード電流は、インパクトイオン化電流に比べると非常に小さい。よって、本実施形態によるデータ“１”の書込み動作は、従来よりも低消費電力である。
【００５３】
従来のインパクトイオン化を利用した“１”書込み動作では、ビット線電位を高レベル電位ＶＢＬＨに設定する必要があった。選択ビット線に接続された非選択メモリセルのゲート電圧Ｖｇは、データを保持するために深い負電位ＶＷＬＬに設定されている。このため、選択ビット線の電位を高レベル電位にした場合、その選択ビット線に接続された非選択メモリセルのゲート−ドレイン間の電圧差Ｖｇｄ（Ｖｇ（ゲート電圧）−Ｖｄ（ドレイン電圧））が非常に大きくなる。電圧差Ｖｇｄが大きくなることにより、選択ビット線に接続された非選択の“０”セルにＧＩＤＬが生じる。これにより、“０”セルのボディ５０にホールが蓄積され、データ“０”が劣化する。この現象は、データ“１”の書込み動作時にデータを劣化させるので、ビット線“１”ディスターブと呼ばれている。ビット線“１”ディスターブは、ＧＩＤＬによって生じると考えられる。ＧＩＤＬとは、ゲート−ドレイン間の電圧差Ｖｇｄを大きな負電位にすることによって、ドレイン６０とゲート８０とのオーバーラップ領域が深い空乏状態（deep depletion state）となり、バンド間トンネリング（band to band tunneling）によって正孔がボディ５０内に流入する現象である。
【００５４】
一方、データ“０”の書込み動作は、通常、ビット線ＢＬを負電圧に低下させる。これにより、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされ、ボディ５０に蓄積されていたホールがドレイン４０へ排出される。これにより、データ“０”がメモリセルＭＣに記憶される。このとき、選択ビット線に接続された非選択の“１”セルのゲートは負電位ＶＷＬＬに維持されているが、そのドレイン４０は負電位に低下している。よって、この非選択の“１”セルのボディ−ドレイン間のｐｎ接合には、強い順方向バイアスは印加されないものの、弱い順方向バイアスが印加されている可能性がある。この状態が長期間続き、あるいは、この状態が多数回生じた場合、“１”セルのボディ５０からホールが次第に放出し、データ“１”が劣化してしまう。この現象は、データ“０”の書込み動作時にデータを劣化させるので、ビット線“０”ディスターブと呼ばれている。
【００５５】
ビット線“１”ディスターブおよびビット線“０”ディスターブは、ワード線ＷＬの保持レベル電位ＶＷＬＬに関してトレードオフの関係にある。即ち、負電位ＶＷＬＬの絶対値を小さくすると、上記非選択“０”セルにおけるＧＩＤＬが緩和されるので、ビット線“１”ディスターブは抑制される（“０”セルが劣化し難くなる）。しかし、負電位ＶＷＬＬの絶対値を小さくすると、上記非選択“１”セルのボディ−ドレイン間のフォワードバイアスが大きくなるので、ビット線“０”ディスターブが生じる（“１”セルが劣化しやすくなる）。
【００５６】
逆に、負電位ＶＷＬＬの絶対値を大きくすると、上記非選択“０”セルにおけるＧＩＤＬが増大するので、ビット線“１”ディスターブが生じる（“０”セルが劣化しやすくなる）。しかし、負電位ＶＷＬＬの絶対値を大きくすると、上記非選択“１”セルのボディ−ドレイン間のフォワードバイアスが小さくなるので、ビット線“０”ディスターブは抑制される（“１”セルが劣化し難くなる）。
【００５７】
これに対し、本実施形態では、データ“１”を書き込むときに、ビット線電位はソース電位と等しくてよい。このため、ビット線“１”ディスターブは生じない。よって、データ保持状態におけるワード線電位ＶＷＬＬに関するトレードオフの問題は解消される。即ち、本実施形態では、ビット線“１”ディスターブを考慮することなく、ビット線“０”ディスターブを抑制するために、ワード線電位ＶＷＬＬを調節することができる。
【００５８】
また、データ“１”を書き込むときに、ワード線電位はメモリセルＭＣの閾値電圧よりも高い電位ＶＷＬＨＷであるため、メモリセルＭＣのソース−ドレイン間にはチャンネルが形成されている。しかし、ソース−ドレイン間の電位差は０Ｖなので、チャンネル電流は流れない。従って、上述のように、本実施形態のデータ“１”の書込み動作に必要な消費電力は、従来のインパクトイオン化電流を利用した書込み方法による消費電力または周辺回路に必要な消費電力に比べて低い。
【００５９】
（第２の実施形態）
第２の実施形態によるＦＢＣメモリは、データ“１”の書込み動作とデータ“０”の書込み動作とを同一サイクルで実行する。第２の実施形態の構成は、第１の実施形態の構成と同様でよい。
【００６０】
図９（Ａ）および図９（Ｂ）は、第２の実施形態によるＥＶＢトンネリングを利用した書込み動作を示すタイミング図である。図９（Ａ）および図９（Ｂ）は、ビット線ＢＬＬｊを介してメモリセルＭＣからセンスアンプＳ／Ａに読み出されたデータと同一論理のデータが該メモリセルＭＣに書き込まれている（リストアされている）。第２の実施形態によるメモリセルＭＣからセンスアンプＳ／Ａへの読出し動作は、第１の実施形態のそれと同様である。従って、その説明を省略する。
【００６１】
［センスアンプからメモリセルへのデータ書込み動作］
ｔ１４において、ワード線ドライバＷＬＤは、選択ワード線ＷＬＬｉの電位を、データ“１”の書込み電位ＶＷＬＨＷ（第１の電位）へ上昇させる。選択ワード線ＷＬＬｉおよび選択ビット線ＢＬＬｊに接続されたメモリセルＭＣが“１”セルである場合、選択ビット線ＢＬＬｊには電圧ＶＳＬを印加する（図９（Ａ）の実線参照）。選択ワード線ＷＬＬｉおよび選択ビット線ＢＬＬｊに接続されたメモリセルＭＣが“０”セルである場合、選択ビット線ＢＬＬｊには低レベル電圧ＶＢＬＬ（第２の電位）を印加する（図９（Ａ）の破線参照）。
【００６２】
即ち、選択ワード線ＷＬＬｉに接続されたメモリセルＭＣのうちデータ“１”を書き込むべきメモリセルＭＣに接続されたビット線にはＶＳＬを印加し、データ“０”を書き込むべきメモリセルＭＣに接続されたビット線にはＶＢＬＬを印加する。例えば、図９（Ａ）および図９（Ｂ）では、ビット線ＢＬＬｊをセンスノードＳＮＬｊに接続し、ビット線ＢＬＲｊをプリチャージ状態にすればよい。このように、第２の実施形態では、データ“０”を書き込むべきメモリセルＭＣに接続されたビット線ビット線ＢＬＬｊには、ソース電位ＶＳＬを基準として第１の電位ＶＷＬＨＷとは反対側にある第２の電位ＶＢＬＬが印加される。
【００６３】
これにより、ビット線ＢＬＲｊに接続され、データ“１”を書き込むべきメモリセルＭＣには、図１１に示すＥＶＢトンネリング電流ＩＥＶＢＴおよびフォワード電流ＩＰＮＦＷＤ１が流れる。ＩＰＮＦＷＤ１は、図８に示すＩＰＮＦＷＤと同じ曲線である。これにより、ビット線ＢＬＲｊに接続されたメモリセルＭＣのボディ電位は、ＥＶＢトンネリング電流ＩＥＶＢＴとフォワード電流ＩＰＮＦＷＤ１との平衡点であるＶｂ１ｗになる。即ち、ビット線ＢＬＲｊに接続されたメモリセルＭＣにはデータ“１”が書き込まれる。
【００６４】
一方、ビット線ＢＬＬｊに接続され、データ“０”を書き込むべきメモリセルＭＣには、図１１に示すＥＶＢトンネリング電流ＩＥＶＢＴおよびフォワード電流ＩＰＮＦＷＤ０が流れる。フォワード電流ＩＰＮＦＷＤ０がフォワード電流ＩＰＮＦＷＤ１よりも大きい理由は、ビット線ＢＬＬｊの電位ＶＢＬＬがビット線ＢＬＲｊの電位ＶＳＬよりも低いためである。これにより、ビット線ＢＬＬｊに接続されたメモリセルＭＣのボディ電位は、ＥＶＢトンネリング電流ＩＥＶＢＴとフォワード電流ＩＰＮＦＷＤ０との平衡点であるＶｂ０ｗになる。Ｖｂ０ｗは、Ｖｂ１ｗと比べて低い電位である。ビット線ＢＬＬｊに接続されたメモリセルＭＣにはデータ“０”が書き込まれる。
【００６５】
ｔ１５において、メモリ装置はデータ保持状態へ戻る。
【００６６】
図１０（Ａ）および図１０（Ｂ）は、第２の実施形態によるＥＶＢトンネリングを利用した書込み動作を示すタイミング図である。図１０（Ａ）および図１０（Ｂ）では、ｔ1４ａにおいて、読み出したデータとは逆論理のデータがメモリ装置の外部からセンスアンプＳ／Ａへ書き込まれている。よって、ｔ1４ａにおいて、センスノードＳＮＬｊおよびＳＮＲｊの論理が反転している。図１０（Ａ）および図１０（Ｂ）のその他の動作は、図９（Ａ）および図９（Ｂ）に示す動作と基本的に同様である。
【００６７】
“１”セルにデータ“０”を書き込む場合、センスノードＳＮＬｊおよびＳＮＲｊの論理が読出しデータに対して反転し、選択ビット線ＢＬＬｊに低電位ＶＢＬＬが印加されている。このとき、選択ビット線ＢＬＬｊはセンスノードＳＮＬｊに接続され、ビット線ＢＬＲｊはプリチャージ状態となればよい。
【００６８】
“０”セルにデータ“１”を書き込む場合、図１０（Ａ）および図１０（Ｂ）の破線および括弧で示すように、センスノードＳＮＬｊおよびＳＮＲｊの論理が読出しデータに対して反転し、選択ビット線ＢＬＬｊに電位ＶＳＬが印加される。このとき、選択ビット線ＢＬＬｊはセンスノードＳＮＬｊに接続され、ビット線ＢＬＲｊはプリチャージ状態となればよい。
【００６９】
データをメモリ装置外部へ読み出す場合、図９（Ａ）および図９（Ｂ）に示す動作を実行し、かつ、センスアンプＳ／Ａにラッチされたデータは、ＤＱバッファ（図示せず）を介して外部へ出力される。ノーマルリフレッシュ動作の場合、図９（Ａ）および図９（Ｂ）に示す動作を実行する。このときセンスアンプＳ／Ａにラッチされたデータは外部へ出力されない。データをメモリ装置外部から書き込む場合、図９（Ａ）および図９（Ｂ）に示す動作または図１０（Ａ）および図１０（Ｂ）に示す動作が実行される。外部からのデータがメモリセルＭＣに記憶されているデータと同じである場合、図９（Ａ）および図９（Ｂ）に示す動作が実行される。外部からのデータがメモリセルＭＣに記憶されているデータと異なる場合、図１０（Ａ）および図１０（Ｂ）に示す動作が実行される。
【００７０】
図１１は、データの書込み時におけるフォワード電流とＥＶＢトンネリングによる電流との関係を示すグラフである。縦軸が電流を示す。横軸がボディ電位Ｖｂを示す。ＩＥＶＢＴは、ＥＶＢトンネリングによってゲート電極８０からボディ５０へ流れる電流を示す。ＩＰＮＦＷＤ０は、データ“０”を書き込むメモリセルＭＣのボディ５０からソース６０またはドレイン４０へ流れる電流を示す。ＩＰＮＦＷＤ１は、データ“１”を書き込むメモリセルＭＣのボディ５０からソース６０またはドレイン４０へ流れる電流を示す。
【００７１】
第２の実施形態では、データ“１”の書込みは、ソース電位およびビット線電位が等しい状態のもとで実行されている。従って、データの書込み時のフォワード電流は、ソース６０またはドレイン４０のいずれにも流れ得る。
【００７２】
データ“０”を書き込むべきメモリセルＭＣのボディ電位の平衡点は、Ｖｂ０ｗである。データ“１”を書き込むべきメモリセルＭＣのボディ電位の平衡点は、Ｖｂ１ｗである。Ｖｂ０ｗ＜Ｖｂ１ｗであるので、選択ワード線ＷＬＬｉに接続されたメモリセルＭＣにデータ“１”およびデータ“０”を同時に書き込むことができる。
【００７３】
第２の実施形態では、データ“１”およびデータ“０”を同時に書き込むので、書込みサイクル（ｔ１４〜ｔ１５）は、第１の実施形態の書込みサイクル（ｔ４〜ｔ６）に比べて短縮される。第２の実施形態は、さらに第１の実施形態の効果を得ることができる。
【００７４】
（第３の実施形態）
第３の実施形態は、ＥＶＢトンネリングを利用した自律リフレッシュ動作を示す。自律リフレッシュ動作では、“０”セルおよび“１”セルに等しい電圧を印加しつつ、“０”セルおよび“１”セルのボディ電位差を利用して自律的にメモリセルをリフレッシュする。
【００７５】
図１２（Ａ）は、自律リフレッシュ時における“０”セルのバンドダイアグラムである。図１２（Ｂ）は、自律リフレッシュ時における“１”セルのバンドダイアグラムである。“１”セルに接続されたワード線および“０”セルに接続されたワード線は、ともにＶＷＬＨＯＬＤである。ＶＷＬＨＯＬＤ は、“１”セルの閾値電圧Ｖｔｈ１よりも高く、“０”セルの閾値電圧Ｖｔｈ０よりも低い電圧である。これにより、図１２（Ｂ）に示すように、“１”セルにはＥＶＢトンネリング電流が流れるが、図１２（Ａ）に示すように“０”セルにはＥＶＢトンネリング電流が流れない。
【００７６】
ソース６０およびドレイン４０の電位は等しくてもよい。しかし、必ずしもソース６０およびドレイン４０の電位は等しくなくてもよい。
【００７７】
図１３は、ソース６０およびドレイン４０の電位がともにＶＳＤＨＯＬＤに等しい場合のＥＶＢトンネリング電流ＩＥＶＢＴおよびフォワード電流ＩＰＮＢＬ、ＩＰＮＳＬの関係を示すグラフである。ＶＳＤＨＯＬＤは、データ保持時におけるソース電位ＶＳＬよりも低い負電位である。ＩＰＮＢＬは、ボディ５０からドレイン４０へ流れ出る電流を示す。ＩＰＮＢＬは、ボディ５０からドレイン４０への電流方向を正としている。ＩＰＮＳＬは、ボディ５０からソース６０へ流れ出る電流を示す。ＩＰＮＳＬは、ボディ５０からソース６０への電流方向を負としている。破線Ｉｔ０は、ＥＶＢトンネリング電流ＩＥＶＢＴとフォワード電流ＩＰＮＳＬとの和を示す（Ｉｔ０＝ＩＥＶＢＴ＋ＩＰＮＳＬ）。
【００７８】
“１”セルのボディ電位は、破線Ｉｔ０とフォワード電流ＩＰＮＢＬとの平衡点におけるボディ電位Ｖｂ１ｈにほぼ収束する。なぜならば、ボディ電位Ｖｂ１ｈにおいて、ＥＶＢトンネリングによってボディ５０へ入る電流ＩＥＶＢＴと、総フォワード電流によって流出する電流（ＩＰＮＢＬ＋ＩＰＮＳＬ）とが等しくなるからである。
【００７９】
“０”セルでは、ＥＶＢトンネリングが生じないため、フォワード電流ＩＰＮＢＬ、ＩＰＮＳＬのみを考慮すればよい。よって、“０”セルのボディ電位は、フォワード電流ＩＰＮＢＬとＩＰＮＳＬとの平衡点におけるボディ電位Ｖｂ０ｈにほぼ収束する。図１３では、Ｖｂ０ｈは、ＶＳＤＨＯＬＤに等しい。
【００８０】
図１４は、ソース６０の電位がＶＳＬ（接地電位）であり、ドレイン４０の電位がＶＳＤＨＯＬＤである場合のＥＶＢトンネリング電流ＩＥＶＢＴおよびフォワード電流ＩＰＮＢＬ、ＩＰＮＳＬの関係を示すグラフである。
【００８１】
“１”セルのボディ電位は、破線Ｉｔ０とフォワード電流ＩＰＮＢＬとの平衡点におけるボディ電位Ｖｂ１ｈにほぼ収束する。“０”セルのボディ電位は、フォワード電流ＩＰＮＢＬとＩＰＮＳＬとの平衡点におけるボディ電位Ｖｂ０ｈにほぼ収束する。
【００８２】
このように第３の実施形態では、“１”セルに対しては、ＥＶＢトンネリングによってリフレッシュ動作を行い、それと同時に、“０”セルに対しては、ボディ−ソース間の接合部またはボディ−ドレイン間の接合部にフォワード電流を流すことによってリフレッシュ動作を行う。
【００８３】
図１５は、第３の実施形態において、ＶＷＬＨＯＬＤを、Ｖｔｈ１およびＶｔｈ０よりも高い電圧にしたときのメモリセルＭＣのバンドダイアグラムである。この場合、“１”セルだけでなく、“０”セルにもＥＶＢトンネリング電流ＩＥＶＢＴが流れる。しかし、“１”セルのボディ電位と“０”セルのボディ電位との差によって、“０”セルに流れるＥＶＢトンネリング電流ＩＥＶＢＴ０が“１”セルに流れるＥＶＢトンネリング電流ＩＥＶＢＴ１よりも充分に小さければ、“１”セルおよび“０”セルに対して自律リフレッシュ動作を行うことは可能である。このように、“１”セルおよび“０”セルに、互いに異なるＥＶＢトンネリング電流を流すことによって、“１”セルおよび“０”セルを自律的にリフレッシュすることもできる。
【００８４】
図１６は、ＶＷＬＨＯＬＤをＶｔｈ１およびＶｔｈ０よりも高い電圧にしたときの、ＥＶＢトンネリング電流ＩＥＶＢＴ０、ＩＥＶＢＴ１およびフォワード電流ＩＰＮＢＬを示すグラフである。尚、図１６では、ＥＶＢトンネリング電流ＩＥＶＢＴ０、ＩＥＶＢＴ１は、フォワード電流ＩＰＮＳＬを加味したものとして示している。よって、“１”セルのボディ電位は、ＥＶＢトンネリング電流ＩＥＶＢＴ１とフォワード電流ＩＰＮＢＬとの平衡点におけるボディ電位Ｖｂ１ｈにほぼ収束する。“０”セルのボディ電位は、ＥＶＢトンネリング電流ＩＥＶＢＴ０とＩＰＮＢＬとの平衡点におけるボディ電位Ｖｂ０ｈにほぼ収束する。このように、リフレッシュ時のワード線電位ＶＷＬＨＯＬＤをＶｔｈ０よりも高くしても、“１”セルおよび“０”セルに対して自律リフレッシュ動作を行うことは可能である。
【００８５】
以下、自律リフレッシュ動作の効果を説明する。
【００８６】
本発明の発明者は、メモリセルＭＣ自体がデータを増幅する機能を有することに着目した。この機能を利用することによって、メモリセルＭＣ自身がデータの増幅および再書込みを行うことができる。この自律リフレッシュの利点は、リフレッシュ時にセンスアンプＳ／Ａがデータを検出する必要がないことである。従って、本実施形態による自律リフレッシュは、同一ビット線ＢＬに接続された複数のメモリセルＭＣを同時にリフレッシュすることができる。これにより、後述のように、従来のリフレッシュ方式に比べて、消費電力を削減できるとともに、リフレッシュビジー率を低下させることができる。
【００８７】
図１７は、同時に活性化されるワード線ＷＬの本数とデータ保持モードにおける電流との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＷＬの本数を示し、縦軸は、２メガビットのメモリセルアレイＭＣＡを３２×１６ユニット（２Ｍｂ×３２×１６）備えた１ギガビットのＦＢＣメモリのデータ保持モードにおける電流を示す。データ保持モードにおける電流は、１ギガビットのＦＢＣメモリを自律リフレッシュするために必要とされる電流である。２つの２メガビットのメモリセルアレイが、図１に示すようにセンスアンプＳ／Ａの左右に設けられている。各メモリセルアレイは、例えば、５１２本のワード線ＷＬおよび４０９６本のビット線ＢＬを備える。
【００８８】
一例として、ワード線ＷＬの容量ＣＷＬが３００ｆＦ、ワード線ＷＬの電圧振幅ΔＶＷＬが１Ｖ、ビット線ＢＬの容量が１００ｆＦ、ビット線ＢＬの電圧振幅ΔＶＢＬが３．５Ｖ、リフレッシュ動作に関係する周辺回路の充電容量ＣＰＥＲＩが２００ｐＦ、周辺回路の電圧振幅ΔＶＰＥＲＩが１．８Ｖであると仮定する。ワーストセルのリテンション時間ＴＲＥＴを５ｍｓとする。また、リフレッシュのサイクル時間τｒｅｆを５０ｎｓと仮定する。
【００８９】
１６個の６４ＭｂｉｔのメモリセルＭＣは、６４Ｍｂｉｔ単位に、同時並行してリフレッシュされる。６４Ｍｂｉｔメモリ内では、ロウデコーダＲＤを共有する２個の２Ｍｂｉｔのメモリセルアレイ毎にリフレッシュを実行する。リフレッシュ時に“１”セルに流れるＤＣ電流を２μＡとし、メモリセルをリフレッシュする時間τ１を３ｎｓと仮定した。このメモリセルに流れるＤＣ電流がデータ保持モードにおける電流に与える影響は、メモリセルのリテンション時間(例えば、５ｍｓ)に依存し、同時に活性化するワード線およびビット線の本数には依らない。“１”セルおよび“０”セルが半数ずつ存在するとした場合、データ保持モードにおいて１ギガビットのＦＢＣメモリに流れるＤＣ電流の平均値は、０．６４４ｍＡとなる。
【００９０】
図１７は、２Ｍｂｉｔメモリセルアレイにおいて同時に活性化されるワード線数に対する１Ｇｂｉｔメモリのデータ保持モードにおける消費電流を示す。同時に活性化されるビット線数が５１２本、１０２４本、２０４８本、４０９６本のそれぞれの場合について、１Ｇｂｉｔメモリのデータ保持モードにおける消費電流が曲線Ｌ１〜Ｌ４で示されている。
【００９１】
従来のリフレッシュ動作では、１本のワード線を活性化させるとともに、４０９６本のビット線に接続されたメモリセルを活性化していた。この場合、データ保持モードにおける電流は、約７０ｍＡである。一方、上記実施形態による自律リフレッシュ動作では、５１２本のワード線を活性化させるとともに、４０９６本のビット線に接続されたメモリセルを活性化することができる。即ち、自律リフレッシュ動作では、２Ｍｂｉｔメモリセルアレイの全メモリセルを同時にリフレッシュすることができる。この場合、データ保持モードにおける電流は、約０．８４ｍＡとなる。つまり、自律リフレッシュ動作によるデータ保持モード時の消費電流は、従来のリフレッシュのそれに比べて約１／１００になる。
【００９２】
尚、同時に活性化されるワード線数およびビット線数に依存せず、メモリセルの集積度に依存するオフセット電流がある。このオフセット電流は、メモリセルのＤＣ電流によるものである。従って、本実施形態では、１Ｇｂｉｔ分のメモリセルのＤＣ電流がオフセット電流となる。従って、データ保持モードにおける消費電流をさらに低下させるためには、オフセット電流を低下させる必要がある。オフセット電流を低下させるためには、ＤＣ電流を低下させるか、あるいは、フリフレッシュ期間を長くすればよい。
【００９３】
データ保持モードにおいて必要な電流のうち、ビット線およびワード線の充電に必要な電流Ｉｒｅｔ１（ＡＣ成分ともいう）を一般化すると次のように表すことができる。N本のワード線とM本のビット線からなるN×Mビットのメモリアレイを考える。全メモリセルのリテンション時間の最小値をＴＲＥＴとすると、従来のＤＲＡＭと同じリフレッシュ動作では、ＴＲＥＴ／Ｎの時間毎にM本のビット線を充放電しなければならない。ワード線の容量および電圧振幅をそれぞれＣＷＬおよびＶＷＬ、ビット線の容量および電圧振幅をＣＢＬおよびＶＢＬとすると、メモリセルアレイ全体のデータ保持時に必要な電流のＡＣ成分Ｉｒｅｔ１は、式１のように表される。
Ｉｒｅｔ１＝（ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／（ ＴＲＥＴ／Ｎ）＝ Ｎ（ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／ＴＲＥＴ  （式１）
【００９４】
一方、全メモリセルを同時にリフレッシュする場合、ＴＲＥＴの経過ごとに全ワード線ＷＬおよび全ビット線ＢＬを活性化させる。従って、この場合のメモリセルアレイに関するデータ保持時に必要な電流のＡＣ成分Ｉｒｅｔ２は、式２のように表される。
Ｉｒｅｔ２＝（Ｎ・ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／ＴＲＥＴ（式２）
【００９５】
データ保持電流のＡＣ成分の差分ΔＩｒｅｔ＝Ｉｒｅｔ１−Ｉｒｅｔ２は、式３のように表される。
ΔＩｒｅｔ＝（ＮＭ−１）・ＣＢＬ・ＶＢＬ／ＴＲＥＴ≒（Ｎ・Ｍ）・ＣＢＬ・ＶＢＬ／ＴＲＥＴ  （式３）
これは、従来のリフレッシュ動作におけるビット線の充放電電流とほぼ同じ値である。Ｎ・ＣＷＬ・ＶＷＬ＜＜（Ｎ・Ｍ）Ｍ・ＣＢＬ・ＶＢＬであるので、本実施形態による自律リフレッシュにおけるデータ保持電流のＡＣ成分は、従来のリフレッシュにおけるデータ保持電流と比較すると、ほぼ無視できる程に小さい。
【００９６】
さらに、ビット線ＢＬを駆動するために設けられた周辺回路（カラム系周辺回路ともいう）における消費電流についても、従来のリフレッシュではＴＲＥＴの間に周辺回路をN回充放電する必要があったが、本実施形態による自律リフレッシュではＴＲＥＴの間に周辺回路を１回充放電すれば足りる。カラム系周辺回路についても、本実施形態による自律リフレッシュにおけるカラム系周辺回路の消費電流は、従来のリフレッシュにおけるカラム系周辺回路の消費電流と比較すると、ほぼ無視できる程に小さい。尚、上記計算においては、リフレッシュ時にメモリセルに流れるＤＣ電流の影響は無視した。
【００９７】
図１８は、同時に活性化されるワード線ＷＬの本数とリフレッシュのビジー率との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＷＬの本数を示し、縦軸は、リフレッシュビジー率を示す。リフレッシュビジー率は、データ保持モードにおいて、１サイクル期間ＴＲＥＴに対する自律リフレッシュ期間が占める時間的な比率を意味する。例えば、リフレッシュビジー率が１００％とは、データ保持状態において常時リフレッシュ動作が必要な状態である。従って、データを保持することができる限りにおいて、リフレッシュビジー率は低いほど良いと言える。
【００９８】
リフレッシュ動作において同時に活性化されるワード線ＷＬの数が１である場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約８％以上である。従来のリフレッシュ動作では、同時に活性化されるワード線は、１本のみでなければならなかった。この場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約８％よりも低くすることができない。
【００９９】
本実施形態による自律リフレッシュ動作は、複数のワード線を同時に活性化させることができる。例えば、リフレッシュ動作において同時に活性化されるワード線ＷＬの数が５１２であり、かつ、リフレッシュ動作において同時に活性化されるビット線ＢＬの数が４０９６である場合（メモリセルアレイ内の全メモリセルを同時にリフレッシュする場合）、リフレッシュビジー率は約０．０１６％に低下させることができる。
【０１００】
同時にリフレッシュするメモリセル数が多いと、電流ピークが大きくなり、ノイズなどが問題になる場合がある。このような問題が生じる場合には、メモリセルアレイを或るブロックに分割して、ブロックごとにリフレッシュしてもよい。例えば、６４メガビットのメモリセルを１２８分割して、５１２Ｋビットのメモリセルを同時にリフレッシュするように設定してもよい。この場合、電流ピークが小さくなり、リフレッシュビジー率が上昇する。しかし、リフレッシュビジー率は、約２％（０．０１６％×１２８）程度であり、依然として、実用的な範囲内である。
【０１０１】
（アクティブモードでの自律リフレッシュ動作）
外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が一定期間以上実行されないデータ保持モード（待機状態）では、メモリセルＭＣへのアクセスは生じない。一方、アクティブモードでは、外部にデータを読み出し、あるいは、外部からのデータを書き込むために、不定期にメモリセルＭＣにアクセスする必要が生じる。アクティブモードは、外部にデータを読み出し、あるいは、外部からのデータを書き込むアクセスから次のアクセスまでの期間が一定期間未満の状態である。データ読出し／書込み動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを一旦読み出して、このデータをメモリセルＭＣに書き戻すという従来のリフレッシュ動作を実行する。従って、メモリセルＭＣにアクセスが頻繁に入る状態であっても、自律リフレッシュは、データ保持モードにおけるサイクルと同じ周期で実行すればよい。
【０１０２】
本来、データ読出し／書込みのためのアクセスが所定期間以上入らない場合に、メモリセルＭＣのデータ劣化が問題となる。従って、頻繁にアクセスがメモリセルＭＣに入る状況においては、自律リフレッシュは、データ保持モード時と同じように機能する。
【０１０３】
しかし、データ読出し／書込みのためのアクセスがかなり頻繁に入る場合、メモリセルＭＣへのディスターブが懸念される。このような場合には、電流成分の中のディスターブで変動する成分が無視できるように（相対的に小さくなるように）、自律リフレッシュの動作電圧を変えることが有効となる。
【０１０４】
図１９は、アクティブモードおよびデータ保持モードにおけるワード線ＷＬの動作を示すタイミング図である。例えば、図１９に示すように、アクティブモードにおけるワード線電位ＶＷＬおよびビット線電位ＶＢＬを、データ保持モードにおけるそれらよりも絶対値として上げる。即ち、アクティブモードにおけるワード線電位ＶＷＬおよびビット線電位ＶＢＬは、データ保持モードにおけるそれらよりもソース電位ＶＳＬから離す。あるいは、アクティブモードにおけるリフレッシュ周期をデータ保持モードにおけるそれよりも短くしてもよい。さらに、アクティブモードにおけるワード線電位ＶＷＬおよびビット線電位ＶＢＬを、データ保持モードにおけるそれらよりもソース電位ＶＳＬから離し、かつ、アクティブモードにおけるリフレッシュ周期をデータ保持モードにおけるそれよりも短くしてもよい。これにより、アクティブモードにおけるＥＶＢトンネリング電流およびフォワード電流をデータ保持モードにおけるそれよりも増大させることができる。
【０１０５】
アクティブモード時にはデータ保持モードに比べ、ディスターブによる電流成分が増加するので、ＥＶＢトンネリング電流およびフォワード電流を増加させることが有効である。このとき、メモリセルＭＣに流すＤＣ電流も増えるが、アクティブモードでは本来、大きな平均電流が流れている。このため、ＥＶＢトンネリング電流およびフォワード電流の増分は無視できる。
【０１０６】
しかし、データ保持モード時では、低いデータ保持電流を実現する必要があるので、ＥＶＢトンネリング電流およびフォワード電流の増大は比較的顕著になる。従って、データ保持モードにおけるＥＶＢトンネリング電流およびフォワード電流は、アクティブモードのそれよりも低い方が好ましい。
【０１０７】
自律リフレッシュ時に、同時に活性化するワード線ＷＬの数および同時に活性化するビット線ＢＬの数は任意である。例えば、従来のリフレッシュ動作のように１本のワード線ＷＬおよび全ビット線ＢＬを活性化させて、活性化されたワード線ＷＬに接続された全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、従来と同様である。
【０１０８】
全ワード線ＷＬおよび１本のビット線ＢＬを活性化させて、活性化されたビット線ＢＬに接続された全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、ワード線ＷＬの数２ｎ、ワード線ＷＬの容量ＣＷＬ、ワード線ＷＬの駆動振幅ΔＶＷＬ、ビット線の数２ｍ、ビット線の容量ＣＢＬ、ビット線の駆動振幅ΔＶＢＬに依存する。データ保持モードにおける消費電流は、従来よりも減少する場合もあり、増加する場合もあり得る。
【０１０９】
全ワード線ＷＬおよび全ビット線ＢＬを活性化させて、メモリセルアレイ内の全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、従来よりも低下する。また、この場合、周辺回路の動作に必要な電流も小さくすることができる。第３の実施形態は、さらに第１の実施形態の効果を得ることができる。
【０１１０】
第３の実施形態によるＦＢＣメモリ装置は、リフレッシュ不要なＳＲＡＭ（Static Random Access Memory）として用いることができる。この場合、“１”セルに対しては、ＥＶＢトンネリングによってホールをボディ５０へ補充する。これと同時に、“０”セルに対しては、ボディ−ソース間の接合部またはボディ−ドレイン間の接合部にフォワード電流を流すことによってホールをボディ５０から排除する。これによって、“１”セルのボディ電位をＶｂ１ｈに維持し、“０”セルのボディ電位をＶｂ０ｈに維持することができる。“１”セルのボディ電位をＶｂ１ｈに維持し、“０”セルのボディ電位をＶｂ０ｈに維持するように、ワード線ＷＬおよびビット線ＢＬに電圧を維持しておくことによって、第３の実施形態によるＦＢＣメモリ装置はＳＲＡＭとして機能し得る。
【０１１１】
ＦＢＣメモリをＳＲＡＭとして用いる場合、図１５（Ａ）および図１５（Ｂ）に示したように、ワード線の電位は、“０”セルの閾値電圧Ｖｔｈ０よりも高くてもよい。この場合、“１”セルに流れるＥＶＢトンネリング電流と“０”セルに流れるＥＶＢトンネリング電流との相違によって、“１”セルおよび“０”セルは、それぞれデータ“１”およびデータ“０”を安定的に保持することができる。ＦＢＣメモリをＳＲＡＭとして用いる場合であっても、データ書込み時におけるワード線の電位は、データ保持時におけるワード線の電位と異なっていてもよい。
【図面の簡単な説明】
【０１１２】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す図。
【図２】メモリセルＭＣの構造を示す断面図。
【図３】ＥＶＢトンネリングを利用して、メモリセルＭＣにデータ“１”を書き込む方法を示すバンドダイアグラム。
【図４】ＥＶＢトンネリングを利用して、メモリセルＭＣにデータ“１”を書き込む方法を示すバンドダイアグラム。
【図５】ＥＶＢトンネリングを利用して、メモリセルＭＣにデータ“１”を書き込む方法を示すバンドダイアグラム。
【図６】ＥＶＢトンネリングを利用した書込み動作を示すタイミング図。
【図７】ＥＶＢトンネリングを利用した書込み動作を示すタイミング図。
【図８】データ“１”の書込み時におけるフォワード電流とＥＶＢトンネリングによる電流との関係を示すグラフ。
【図９】第２の実施形態によるＥＶＢトンネリングを利用した書込み動作を示すタイミング図。
【図１０】第２の実施形態によるＥＶＢトンネリングを利用した書込み動作を示すタイミング図。
【図１１】データの書込み時におけるフォワード電流とＥＶＢトンネリングによる電流との関係を示すグラフ。
【図１２】自律リフレッシュ時における“０”セルのバンドダイアグラム。
【図１３】ＥＶＢトンネリング電流ＩＥＶＢＴおよびフォワード電流ＩＰＮＢＬ、ＩＰＮＳＬの関係を示すグラフ。
【図１４】ＥＶＢトンネリング電流ＩＥＶＢＴおよびフォワード電流ＩＰＮＢＬ、ＩＰＮＳＬの関係を示すグラフ。
【図１５】第３の実施形態において、ＶＷＬＨＯＬＤを、Ｖｔｈ１およびＶｔｈ０よりも高い電圧にしたときのメモリセルＭＣのバンドダイアグラム。
【図１６】ＥＶＢトンネリング電流ＩＥＶＢＴ０、ＩＥＶＢＴ１およびフォワード電流ＩＰＮＢＬを示すグラフ。
【図１７】同時に活性化されるワード線ＷＬの本数とデータ保持モードにおける電流との関係を示すグラフ。
【図１８】同時に活性化されるワード線ＷＬの本数とリフレッシュのビジー率との関係を示すグラフ。
【図１９】アクティブモードおよびデータ保持モードにおけるワード線ＷＬの動作を示すタイミング図。
【符号の説明】
【０１１３】
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＭＣ…メモリセル
Ｓ／Ａ…センスアンプ
ＷＬＤ…ワード線ドライバ
４０…ドレイン
５０…ボディ
６０…ソース
７０…ゲート絶縁膜
８０…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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