(57)【要約】【課題】後続のフローティングゲートエッチング工程時にトンネル絶縁膜の両側が過度にエッチングされるのを防止すること。【解決手段】ゲート絶縁膜、第１の導電膜、誘電体膜及び第２の導電膜が形成された半導体基板が提供される段階;ゲートライン領域間の上記第２の導電膜を除去する段階;上記ゲートライン領域間の上記第１の導電膜の上部の表面が露出されるように上記誘電体膜を除去する段階;上記ゲートライン領域間の上記第１の導電膜の高さを下げるために第１のエッチング工程を行う段階;上記ゲートライン領域間の上記誘電体膜を除去する段階;及び上記ゲートライン領域間の上記第１の導電膜を除去するために第２のエッチング工程を行う段階を含む。【選択図】図１４
2009111341.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜、第１の導電膜、誘電体膜及び第２の導電膜が形成された半導体基板が提供される段階;
ゲートライン領域間の上記第２の導電膜を除去する段階;
上記ゲートライン領域間の上記第１の導電膜の上部の表面が露出されるように上記誘電体膜を除去する段階;
上記ゲートライン領域間の上記第１の導電膜の高さを下げるために第１のエッチング工程を行う段階;
上記ゲートライン領域間の上記誘電体膜を除去する段階;及び
上記ゲートライン領域間の上記第１の導電膜を除去するために第２のエッチング工程を行う段階を含む半導体素子のゲート形成方法。
【請求項２】
上記第１のエッチング工程で上記第１の導電膜の高さを１０〜５０％下げる請求項１に記載の半導体素子のゲート形成方法。
【請求項３】
上記第１の導電膜の側壁は、傾斜するように形成される請求項１に記載の半導体素子のゲート形成方法。
【請求項４】
上記第１のエッチング工程後に残留する上記第１の導電膜の上部の側壁には、上記誘電体膜との間にスペーサが形成される請求項１に記載の半導体素子のゲート形成方法。
【請求項５】
上記誘電体膜を２次で除去して露出された上記第１の導電膜は上部が丸いプロファイルで形成される請求項１に記載の半導体素子のゲート形成方法。
【請求項６】
上記誘電体膜を除去する時に露出される上記第１の導電膜が共に除去される請求項１に記載の半導体素子のゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のゲート形成方法に関するものであり、特に、ゲートパターニングのためのエッチング工程中にアクティブ領域が損傷するのを防止する半導体素子のゲート形成方法に関するものである。
【背景技術】
【０００２】
ナンドフラッシュメモリ（NAND flash memory）素子は、プログラム（program）及び消去（erase）動作が可能な非揮発性メモリ特性だけでなく、高集積化に有利な構造であるため、最近多く研究されて開発されるメモリ素子である。ナンドフラッシュメモリ素子は、半導体基板上にフローティングゲート（floating gate）とコントロールゲート（control gate）が誘電体膜を介して形成され、フローティングゲートの下部にはトンネル絶縁膜が形成される構造で形成される。
【０００３】
このようなナンドフラッシュメモリ素子においてワードラインや選択ラインに対応するゲートは、半導体基板の上部にゲート絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートなどを積層して形成した後、ゲートエッチング工程で積層膜をパターニングすることにより形成される。このようなゲートエッチング工程は、イン-サイチュ（in-situ）方式でそれぞれのエッチングターゲット層を形成する物質に適したエッチング条件に変更しながら行う。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方法では、フローティングゲートエッチング工程時にトンネル絶縁膜の両側が過度にエッチングされることがあった。
【０００５】
本発明の目的は、後続のフローティングゲートエッチング工程時にトンネル絶縁膜の両側が過度にエッチングされるのを防止することである。
【課題を解決するための手段】
【０００６】
本発明による半導体素子のゲート形成方法は、ゲート絶縁膜、第１の導電膜、誘電体膜及び第２の導電膜が形成された半導体基板が提供される段階と、ゲートライン領域間の上記第２の導電膜を除去する段階と、上記ゲートライン領域間の上記第１の導電膜の上部の表面が露出されるように上記誘電体膜を除去する段階と、上記ゲートライン領域間の上記第１の導電膜の高さを下げるために第１のエッチング工程を行う段階と、上記ゲートライン領域間の上記誘電体膜を除去する段階及び上記ゲートライン領域間の上記第１の導電膜を除去するために第２のエッチング工程を行う段階を含むことを特徴とする。
【０００７】
上記第１のエッチング工程で上記第１の導電膜の高さを１０〜５０％下げることができる。上記第１の導電膜の側壁は傾斜するように形成されることができる。上記第１のエッチング工程後に残留する上記第１の導電膜の上部の側壁には上記誘電体膜との間にスペーサが形成されることができる。上記誘電体膜を２次で除去し、露出された上記第１の導電膜は上部が丸いプロファイルで形成されることができる。上記誘電体膜を除去する時に露出される上記第１の導電膜が共に除去されることができる。
【発明の効果】
【０００８】
本発明は、ゲートエッチング工程中、誘電体膜の除去工程時にフローティングゲートの一部を除去する工程を追加で行ってフローティングゲートの高さを下げることにより、誘電体膜の除去後に残留するフローティングゲートの上部プロファイルを丸く形成する。
【０００９】
本発明の半導体素子のゲート形成方法によれば、ゲートライン間に形成されたトンネル絶縁膜の両側の厚さが過度に薄くなる問題を解決することができる。従って、全体的に均一の厚さのトンネル絶縁膜を形成してアクティブ領域のアタックを防止することができ、ゲート両側にイオン注入領域を形成する時、適切な深さで形成することができる。従って、より信頼性のある高性能の半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。
【００１１】
しかし、本発明は、以下に説明する実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。また、任意の膜が他の膜または半導体基板‘上’に形成されると記載された場合、上記任意の膜は、上記他の膜または上記半導体基板に直接接して形成されることもでき、その間に第三の膜が介在して形成されることもできる。また、図面に示された各層の厚さやサイズは説明の便宜及び明確性のために誇張されることができる。
【００１２】
図１は、本発明による半導体素子のゲート形成方法を説明するためのレイアウト図である。
【００１３】
図１を参照すれば、半導体基板には複数の素子分離領域108及び複数の活性領域102が交互に形成される。そして、多数のワードライン（WL0,WL1,WL2,…）、ソース選択ライン（Source Select Line; SSL、図示せず）及びドレイン選択ライン（Drain Select Line; DSL、図示せず）のようなゲートラインが素子分離領域108及び活性領域102と交差するように形成される。活性領域102とワードライン（WL0,WL1,WL2,…）が交差する領域にはメモリセルが形成され、活性領域102とソース選択ライン（図示せず）が交差する領域にはソース選択トランジスタ（図示せず）が形成され、活性領域102とドレイン選択ライン（図示せず）が交差する領域にはドレイン選択トランジスタ（図示せず）が形成される。
【００１４】
このうち、多数のワードライン（WL0,WL1,WL2,…）は、フローティングゲートと誘電体膜及びコントロールゲート（control gate）などが積層されて形成されるスタックゲート（stack gate）で形成されるが、これを以下に詳しく説明する。
【００１５】
図２〜図９は、本発明による半導体素子のゲート形成方法を説明するために、図１のA-A’に沿って切断した素子を示した断面図である。
【００１６】
図１のA-A’は、ワードライン間の空間であり、ワードラインのようなゲートラインを形成するためにゲートパターニング工程を行う時、半導体基板上に形成された多数の積層膜が順に除去される領域である。
【００１７】
図２を参照すれば、半導体基板202上にスクリーン酸化膜（screen oxide;図示せず）を形成し、半導体基板202に対してウェルイオン注入工程及びしきい値電圧イオン注入工程を行う。スクリーン酸化膜（図示せず）は、ウェルイオン注入工程またはしきい値電圧イオン注入工程時に半導体基板202の界面が損傷するのを防止する。これにより、半導体基板202にはウェル領域（図示せず）が形成され、ウェル領域はトリプル（triple）構造で形成されることができる。
【００１８】
そして、スクリーン酸化膜（図示せず）を除去した後、半導体基板202上にトンネル絶縁膜204とフローティングゲート用第１の導電膜206を順に形成する。トンネル絶縁膜204は、半導体基板202のアクティブ領域上に形成され、酸化膜で形成することができる。第１の導電膜206はポリシリコンで形成することができる。
【００１９】
この時、60nm以下の線幅を有する微細工程で半導体素子を製造する時には、小型化され、高集積化された半導体素子の適切なカップリング比（coupling ratio）を確保するために、フローティングゲートとコントロールゲートが接する面積を増加させなければならない。このため、次第にフローティングゲートの高さを高く形成することが望ましく、フローティングゲートの高さを高く形成するために、第１の導電膜206の高さを従来に比べて高く形成することが望ましい。
【００２０】
次いで、第１の導電膜206上に形成されたハードマスクパターン（図示せず）を用いたエッチング工程で第１の導電膜206とトンネル絶縁膜204をパターニングし、次いで半導体基板202の素子分離領域をエッチングして半導体基板202にトレンチを形成する。この時、トレンチの側壁は傾斜するように形成され、第１の導電膜206の側壁も傾斜が形成されることができる。そして、トレンチを含む全体構造の上部に絶縁物質、例えば、酸化膜を形成してトレンチを埋め込み、絶縁物質に対して化学機械的研磨（Chemical Mechanical Polishing; CMP）方法のような平坦化工程を行って素子分離膜208を形成する。その後、パッド窒化膜（図示せず）を除去する。その後、フローティングゲートとコントロールゲートの接触面積を増加させるために、素子分離膜208の高さを下げる工程を追加で行うことができる。
【００２１】
次いで、第１の導電膜206と素子分離膜208を含む全体構造の上部に誘電体膜210、コントロールゲート用第２の導電膜212、ゲート電極層214及びハードマスク層216を形成する。誘電体膜210は、ONO（Oxide/Nitride/Oxide）構造の積層膜で形成することができて、第１の導電膜206による段差が維持できる程度の厚さで形成することが望ましい。第２の導電膜212は、ポリシリコンで形成することができ、ゲート電極層214は、抵抗が低いタングステンシリサイドで形成することができる。
【００２２】
図３を参照すれば、その後はゲートパターニングを行うため、ゲートラインが形成される領域間に形成された上記積層膜を除去する。このため、まず、ゲートラインが形成される領域間に形成されたハードマスク層216（図２を参照）を除去し、ハードマスクパターン（図示せず）を形成する。即ち、ハードマスク層216（図２を参照）は、ワードラインのようなゲートラインが形成される領域のゲート電極層214上にのみ残留する。
【００２３】
図４を参照すれば、ハードマスクパターン（図示せず）を用いたエッチング工程でゲートラインが形成される領域間に形成されたゲート電極層214（図３を参照）を除去する。
【００２４】
図１０〜図１４は、その後の各工程段階の半導体素子の断面を示したSEM（Scanning Electron Microscope）写真である。
【００２５】
図５及び図１０を参照すれば、ゲートラインが形成される領域間に形成された第２の導電膜212（図４を参照）を除去する。
【００２６】
図６及び図１１を参照すれば、ゲートラインが形成される領域間の第１の導電膜206上に形成された誘電体膜210の一部を除去し、ゲートラインが形成される領域間に形成された第１の導電膜206の上部が露出されるようにする。一方、誘電体膜210を除去するエッチング工程で露出される第１の導電膜206の一部も共に除去されることができる。
【００２７】
図７及び図１２を参照すれば、前述した工程で露出された第１の導電膜206の一部を除去し、第１の導電膜206の高さを下げる第１のエッチング工程を行う。この時、除去される第１の導電膜206の高さは、エッチング前の第１の導電膜206の高さの１０〜５０％になるようにエッチングターゲットを設定することが望ましい。この時、第１の導電膜206の側壁が傾斜するように形成されたため、誘電体膜210と内側で接する第１の導電膜206の上部の側壁ｓにはスペーサ（spacer）が形成され、第１の導電膜206の上部中で第１の導電膜206の上部の側壁ｓの高さが高く形成されることができる。
【００２８】
図８及び図１３を参照すれば、ゲートラインが形成される領域間に形成された誘電体膜210（図７）を除去する。この時、第１の導電膜206の上部の一部が共にエッチングされ、特に、第１の導電膜206の中心部及び周辺部のエッチング程度に差が発生し、第１の導電膜206の中心部の高さc1が周辺部の高さc2より高く残留することができる。しかし、エッチングの対象膜である第１の導電膜206が前述した工程で全体的な高さが低く形成され、併せて第１の導電膜206の上部の側壁ｓ（図７を参照）の高さが高く形成されたため、当該工程後に残留する第１の導電膜206の中心部と周辺部の高さ差c3を最小化することができる。
【００２９】
一方、この過程で素子分離膜208の一部も共に除去できる。
【００３０】
図９及び図１４を参照すれば、第１の導電膜206（図８を参照）を除去する第２のエッチング工程を行う。この時、第１の導電膜206（図８を参照）が除去される工程で露出されるトンネル絶縁膜204も共に除去されることができる。しかし、前述した工程で残留する第１の導電膜206（図８を参照）の中心部と周辺部の高さ差は最小に形成できるために、第１の導電膜206（図８を参照）が除去される時、トンネル絶縁膜204の一部がまず露出される問題を解決することができる。これにより、第１の導電膜206（図８を参照）が完全に除去されるまでトンネル絶縁膜204の一部が継続的に露出され、残留するトンネル絶縁膜204の厚さが過度に薄くなる問題を解決することができる。
【００３１】
図１５及び図１６は、従来技術による半導体素子のゲートパターニング工程を実施した素子の断面を示したSEM写真である。
【００３２】
半導体素子のサイズが次第に微細になり、線幅が減少するにつれてフローティングゲートとコントロールゲートの適切なカップリング比（coupling ratio）を確保するのが重要になった。このため、フローティングゲートを高く形成してフローティングゲートとコントロールゲートの接触面積を増大させる技術が公開している。ところが、このような場合、誘電体膜をエッチングする工程後に残留する第１の導電膜406中心部の高さd1は、第１の導電膜406の周辺部の高さd2より過度に高く形成されることができる。これにより、当該工程後に残留する第１の導電膜406の中心部と周辺部の高さ差d3が過度に大きく発生することがある。
【００３３】
その後、第１の導電膜406（図１５を参照）に対しエッチング工程を実施すれば、第１の導電膜406（図１５を参照）の周辺部が中心部に比べて速やかにエッチングされながら第１の導電膜406（図１５を参照）の周辺部の下部に形成されたトンネル絶縁膜404がエッチング工程中に露出される時間がそれだけ増加する。そうすれば、トンネル絶縁膜404の周辺部が過度にエッチングされ、適正値以下に厚さが薄くなるか、または除去されることがある。
【００３４】
特に、このような問題は、60nm以下の製造工程で半導体素子を製造する時、フローティングゲートの高さが高くなって縦横比が増加することにより、大きい問題となり得る。
【００３５】
このようにトンネル絶縁膜404の厚さが過度に薄く形成される場合、後続のドレイン/ソース接合領域形成のためのイオン注入工程時にイオン注入領域が過度に深く形成される問題が発生することがある。また、半導体基板202上に露出されたトンネル絶縁膜204の厚さが均一に形成されないため、素子の性能にも悪影響を及ぼすことがある。
【００３６】
しかし、本発明では、誘電体膜エッチング工程中に第１の導電膜の高さを下げる工程を追加で行って誘電体膜エッチング工程後に残留する第１の導電膜の中心部と周辺部の高さ差を最小化することができる。従って、第１の導電膜除去時に下部で露出されるトンネル絶縁膜の損傷を最小化することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明による半導体素子のゲート形成方法を説明するためのレイアウト図。
【図２】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図３】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図４】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図５】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図６】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図７】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図８】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図９】本発明による半導体素子のゲート形成方法の説明のための断面図。
【図１０】本発明による半導体素子のゲート形成方法の説明のための断面図（SEM(Scanning Electron Microscope)写真）。
【図１１】本発明による半導体素子のゲート形成方法の説明のための断面図（SEM写真）。
【図１２】本発明による半導体素子のゲート形成方法の説明のための断面図（SEM写真）。
【図１３】本発明による半導体素子のゲート形成方法の説明のための断面図（SEM写真）。
【図１４】本発明による半導体素子のゲート形成方法の説明のための断面図（SEM写真）。
【図１５】従来技術によるゲートパターニング工程を実施した素子の断面図（SEM写真）。
【図１６】従来技術によるゲートパターニング工程を実施した素子の断面図（SEM写真）。
【符号の説明】
【００３８】
202…半導体基板
204…トンネル絶縁膜
206…第１の導電膜
208…素子分離膜
210…誘電体膜
212…第２の導電膜
214…ゲート電極層
216…ハードマスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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