(57)【要約】【課題】エピタキシャル層から半導体基板への不純物拡散を防止でき、これにより素子特性の向上を図ることが可能な半導体装置を提供する。【解決手段】半導体基板３上に設けられたゲート電極１１と、ゲート電極１１両脇における半導体基板３のリセス部（掘り下げ部）３ａに半導体材料をエピタキシャル成長させてなるエピタキシャル層１７とを備え、エピタキシャル層１７が不純物を拡散させたソース／ドレイン領域として設けられた半導体装置１ａにおいて、リセス部３ａの側壁には絶縁性の拡散防止層１５が設けられている。そして、エピタキシャル層１７は、拡散防止層１５から露出しているリセス部３ａの底面とリセス部３ａの側壁上部Ａとで、半導体基板３に接合している。【選択図】図１
2009111046.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート電極と、当該ゲート電極両脇における前記半導体基板の掘り下げ部に半導体材料をエピタキシャル成長させてなるエピタキシャル層とを備え、当該エピタキシャル層が不純物を拡散させたソース／ドレイン領域として設けられた半導体装置において、
前記掘り下げ部の側壁には絶縁性の拡散防止層が設けられ、
前記エピタキシャル層は、前記拡散防止層から露出している前記掘り下げ部の底面と当該掘り下げ部の側壁上部とで、前記半導体基板に接合している
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記拡散防止層は、前記掘り下げ部の側壁から底面の周縁部を覆う状態で設けられている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記エピタキシャル層は、前記半導体基板とは格子定数が異なる
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記エピタキシャル層はシリコン−ゲルマニウムからなり、ｐ型のソース／ドレイン領域として設けられている
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ゲート電極から前記エピタキシャル層に掛けての前記半導体基板の表面側に、当該エピタキシャル層で構成されるソース／ドレイン領域と同じ導電型の不純物領域が設けられている
ことを特徴とする半導体装置。
【請求項６】
半導体基板上にゲート電極を形成し、当該ゲート電極の両脇における当該半導体基板の表面側を掘り下げた掘り下げ部を形成する工程と、
前記掘り下げ部の側壁に当該側壁上部を露出させる状態で絶縁性の拡散防止層を形成する工程と、
前記掘り下げ部内における前記半導体基板に対して半導体材料をエピタキシャル成長させ、前記拡散防止層から露出している前記掘り下げ部の底面と当該掘り下げ部の側壁上部とで当該半導体基板に接合されたエピタキシャル層を形成すると共に、不純物を拡散させたソース／ドレイン領域として当該エピタキシャル層を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特には特にはゲート電極脇の基板掘り下げ部に半導体材料をエピタキシャル成長させてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、絶縁ゲート型の電界効果トランジスタ(以下、ＭＯＳトランジスタと記す）を備えた半導体装置においては、半導体基板のチャネル部への応力印加によってキャリア移動度を向上させる技術が積極的に利用されている。このような技術の一つとして、図１１に示す構成が提案されている。すなわち、半導体基板１０１の表面側が素子分離１０２で分離され、分離されたアクティブ領域１０３上を横切る状態でゲート電極１０４が設けられ、この両脇が掘り下げられている。そして掘り下げたリセス部分に、半導体基板１０１とは格子定数が異なる半導体材料がエピタキシャル層１０５として設けられ、これに不純物を拡散させてソース／ドレイン領域として用いる。
【０００３】
例えばｐ型のＭＯＳトランジスタ（ＰＭＯＳ）においては、半導体基板１０１を構成するシリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）がエピタキシャル層１０５として形成される。これにより、エピタキシャル層１０５間にの半導体基板１０１部分に圧縮応力が印加され、ゲート電極１０４下のチャネル領域ｃｈにおいてのキャリア移動度が改善される。
【０００４】
またこのような構成において、特にエピタキシャル層１０５の対外に対応する側壁面が、半導体基板１の主面に対してそれぞれ異なった角度をなす複数のファセットより構成されるように形成することで、チャネル部ｃｈに印加される圧縮応力を最適化する構成が提案されている（例えば、下記特許文献1参照）。
【０００５】
【特許文献１】特開２００６−１８６２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このエピタキシャル層１０５は、チャネル部ｃｈに近ければ近いほど、チャネル部ｃｈに対して大きな応力印加される応力が大きくなる。しかしながら、エピタキシャル層１０５は、ソース／ドレイン領域としても用いられていて、例えば、ｐ型のＭＯＳトランジスタ（ＰＭＯＳ）であればｐ型不純物としてボロン（Ｂ）が拡散されている。このため、素子構造の微細化が進んでゲート長(ゲート電極１０４の線幅）が短くなると、製造工程中の熱処理によってエピタキシャル層１０５中のボロンが半導体基板１０１中に拡散し、ソース／ドレイン領域が拡大する。
【０００７】
これにより、ゲート電極１０４の直下においては実効ゲート長が短くなってオフ電流が増大する。またエピタキシャル層１０５間における深い位置においては、基板パンチスルーによってソース／ドレイン耐圧が劣化する。このような耐圧の劣化は、特に半導体基板１０１とソース／ドレイン領域（エピタキシャル層１０５）との間の接合容量を減らすために、ソース／ドレイン領域（エピタキシャル層１０５）の最深部付近における半導体基板１０１の不純物濃度を低下させたウェルプロファイル設計をしている場合に生じ易い。
【０００８】
そこで本発明は、エピタキシャル層から半導体基板への不純物拡散を防止でき、これにより素子特性の向上を図ることが可能な半導体装置およびこのような半導体装置を得ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の半導体装置は、半導体基板上に設けられたゲート電極と、ゲート電極両脇における半導体基板の掘り下げ部に半導体材料をエピタキシャル成長させてなるエピタキシャル層とを備え、このエピタキシャル層が不純物を拡散させたソース／ドレイン領域として設けられたものである。特に、掘り下げ部の側壁に絶縁性の拡散防止層が設けられているところが特徴的である。そして掘り下げ部内のエピタキシャル層は、拡散防止層から露出している掘り下げ部の底面と、この掘り下げ部の側壁上部とにおいて、半導体基板に接合している。
【００１０】
このような構成の半導体装置においては、ソース／ドレイン領域を構成するエピタキシャル層と半導体基板とが掘り下げ部の側壁上部において接合しており、この接合部分を介してチャネル部が形成される。一方、掘り下げ部の側壁には、絶縁性の拡散防止層が設けられているため、この拡散防止層によってエピタキシャル層と半導体基板との間の不純物拡散が防止される。
【００１１】
また本発明は、上記構成の半導体装置の製造方法でもあり、次の工程を行うことを特徴としている。先ず、半導体基板上にゲート電極を形成し、当該ゲート電極の両脇における当該半導体基板の表面側を掘り下げた掘り下げ部を形成する。次の工程では、掘り下げ部の側壁に当該側壁上部を露出させる状態で絶縁性の拡散防止層を形成する。その後の工程では、掘り下げ部内における半導体基板に対して半導体材料をエピタキシャル成長させ、拡散防止層から露出している掘り下げ部の底面と当該掘り下げ部の側壁上部とで当該半導体基板に接合されたエピタキシャル層を形成する。また、不純物を拡散させたソース／ドレイン領域として当該エピタキシャル層を形成する。
【００１２】
このような工程を行うことにより、上述した構成の半導体装置を得ることが可能になる。
【発明の効果】
【００１３】
以上説明したように本発明によれば、ソース／ドレインを構成するエピタキシャル層から半導体基板への不純物拡散を防止できるため、このような不純物拡散による半導体装置の劣化を防止でき、素子特性の向上を図ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下本発明の実施の形態を、図面に基づいて詳細に説明する。尚ここでは、基板上に複数のＭＯＳトランジスタを設けた半導体装置の構成を説明する。
【００１５】
＜第１実施形態＞
図1は第１実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置１ａは、単結晶シリコン（Ｓｉ）からなる半導体基板３の表面側が、素子分離５で分離され、分離されたアクティブ領域７上を横切る状態でゲート絶縁膜９を介してゲート電極１１が設けられている。ゲート電極１１の側壁には絶縁性のサイドウォール１３が設けられている。
【００１６】
また、このサイドウォール１３を介してゲート電極１１の両脇の半導体基板３表面が掘り下げられている。そして、この掘り下げられた掘り下げ部（リセス部３ａ）の側壁に、絶縁性の拡散防止層１５が設けられている構成が特徴的である。この拡散防止層１５は、リセス部３ａの側壁の上部を露出させていることとする。
【００１７】
このような拡散防止層１５が設けられたリセス部３ａ内には、リセス部３ａの底部に露出する半導体基板３に対してエピタキシャル成長させたエピタキシャル層１７が埋め込まれている。このエピタキシャル層１７は、拡散防止層１５から露出しているリセス部３ａの底面と共に、このリセス部３ａの側壁上部Ａにおいて半導体基板３に接合している。
【００１８】
また、エピタキシャル層１７は、半導体基板３とは格子定数が異なる半導体材料で構成されており、また不純物を拡散させたソース／ドレイン領域として設けられていることとする。
【００１９】
例えば、半導体装置１ａに設けられるＭＯＳトランジスタのうち、ｐ型のＭＯＳトランジスタ（ＰＭＯＳ）には、エピタキシャル層１７として、半導体基板３を構成するシリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）が設けられている。これにより、チャネル部ｃｈに圧縮応力が印加される構成となっている。またこのエピタキシャル層１７には、ｐ型不純物が拡散されてｐ型のソース／ドレイン領域を構成していることとする。
【００２０】
一方、この半導体装置１ａに設けられるＭＯＳトランジスタのうち、ｎ型のＭＯＳトランジスタ（ＮＭＯＳ）には、エピタキシャル層１７として、半導体基板３を構成するシリコン（Ｓｉ）よりも格子定数の小さいシリコンカーボン（ＳｉＣ）が設けられている。これにより、チャネル部ｃｈに引張応力が印加される構成となっている。またこのエピタキシャル層１７には、ｎ型不純物が拡散されてｎ型のソース／ドレイン領域を構成していることとする。
【００２１】
また、ゲート電極１１からエピタキシャル層１７に掛けての半導体基板３の表面側には、エピタキシャル層１７で構成されるソース／ドレイン領域と同じ導電型（ｐ型）の不純物領域１９が設けられている。この不純物領域１９は、例えばソースドレインエクステンション、または低濃度領域であることとする。尚、リセス部３ａ内の拡散防止層１５は、不純物領域１９の最深部の深さ位置と略同程度の深さ位置から下方に設けられた状態となっている。
【００２２】
次にこのような構成の半導体装置１ａの製造方法を、図２〜図３の製造工程図に基づいて説明する。尚ここでは、半導体装置１ａにｐ型のＭＯＳトランジスタ（ＰＭＯＳ）を設ける場合を例示して製造方法を説明する。
【００２３】
先ず、図２（１）に示すように、ｐ型の単結晶シリコンからなる半導体基板３の表面側に素子分離５を形成し、半導体基板３の表面側を複数のアクティブ領域７に分離する。次に、アクティブ領域７を横切る状態でゲート絶縁膜９を介してゲート電極１１をパターン形成する。この際、通常の熱酸化法にて酸化膜(SiO2)を形成し、さらに窒素（Ｎ2）プラズマ雰囲気中で熱処理を加えることにより、酸化窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜９を２ｎｍ程度の膜厚で成膜し、さらにＣＶＤ法によりポリシリコンからなるゲート電極膜を例えば２００−３００ｎｍ程度の膜厚で堆積成膜する。その後、リソグラフィーによって形成したレジストパターン(図示省略)をマスクにゲート電極膜をドライエッチングすることにより、ＳｉＯＮからなるゲート絶縁膜９上にポリシリコンからなるゲート電極１１を形成する。ゲート電極１１を形成した後には、レジストパターンを除去する。
【００２４】
次に、図２（２）に示すように、ゲート電極１１の側壁に、サイドウォール１３’を形成する。このサイドウォール１３’は、次に形成するリセス部とゲート電極１１と間隔を決めるためのものである。ここでは先ず、ＣＶＤ法によって酸化シリコン膜を２０−１００ｎｍ程度の膜厚で堆積成膜する。次に、酸化シリコン膜の全面に対してリアクティブイオンエッチング（ＲＩＥ）を行うことにより、ゲート絶縁膜１１の側壁のみに酸化シリコン膜を残したサイドウォール１３’を形成する。
【００２５】
次に、図２（３）に示すように、素子分離５、ゲート電極１１、およびサイドウォール１３’をマスクにして半導体基板３の表面を約５０−１５０ｎｍの深さで掘り下げる。これにより、サイドウォール１３’を介してゲート電極１１の両脇の半導体基板３表面を掘り下げたリセス部３ａを形成する。
【００２６】
次に、図２（４）に示すように、リセス部３ａが形成された半導体基板３、およびサイドウォール１３’が設けられたゲート電極１１を覆う状態で、例えば窒化シリコン（ＳｉＮ）からなる絶縁膜１５’を５−２０ｎｍ程度の膜厚で堆積成膜する。その後、この絶縁膜１５の全面に対してＲＩＥを行うことにより、リセス部３ａの側壁のみにサイドウォール状に絶縁膜１５’を残してこれを拡散防止層１５とする。この際、ＳｉＮからなる絶縁膜１５’に対するＲＩＥをオーバーエッチング条件にする事で、半導体基板３の表面から例えば２０ｎｍの深さまで絶縁膜１５を肩落ちさせ、リセス部３ａの側壁上部Ａに半導体基板３を露出させる。
【００２７】
次に、図３（１）に示すように、リセス部３ａ内の底部に露出している半導体基板３に対して、半導体材料をエピタキシャル成長させたエピタキシャル層１７を形成する。ここではエピタキシャル層１７として、単結晶シリコンからなる半導体基板３よりも格子定数が大きいシリコンゲルマニウム（ＳｉＧｅ）層を形成する。またこの際、拡散防止層１５から露出しているリセス部３ａの底面と共に、このリセス部３ａの側壁上部Ａとにおいて、半導体基板３に接合されるようにエピタキシャル層１７を形成する。
【００２８】
またさらに、このエピタキシャル層１７の成長の際には、ｐ型不純物であるボロン（Ｂ）を、例えば１×１０19個／ｃｍ3程度導入しながら行う。
【００２９】
エピタキシャル層１７形成後には、エピタキシャル成長の際に導入したｐ型不純物であるボロンの活性化として、急速熱処理（Rapid Thermal Anneal：ＲＴＡ)を１０００℃で５秒程度行う。これにより、形成したエピタキシャル層１７を、ｐ型のソース／ドレイン領域として機能させる。
【００３０】
次に、図３（２）に示すように、ゲート電極１１側壁の酸化シリコンからなるサイドウォール１３’を、弗酸等からなる薬液洗浄にて除去する。
【００３１】
その後、図３（３）に示すように、ゲート電極１１をマスクにしたイオン注入により、エピタキシャル層１７および半導体基板１１の露出表面層にｐ型不純物イオン（例えばＢＦ2イオン）を導入する。この際、注入エネルギーを１ｋｅＶ程度とし、１×１０15個／ｃｍ2程度のドーズ量のイオン注入を行う。
【００３２】
次に、イオン注入したｐ型不純物の活性化としてＲＴＡを９５０℃で５秒程度行う。これにより、ゲート電極１１脇における半導体基板３の表面層にｐ型の不純物領域（ＬＤＤ）１９を形成する。この不純物領域（ＬＤＤ）１９は、リセス部３ａの側壁上部Ａにおいて、エピタキシャル層１７からなるソース／ドレイン領域に連続して形成される。
【００３３】
次に、図３（４）に示すように、ゲート電極１１側壁に窒化シリコンからなる新たなサイドウォール１３を形成する。この際、窒化シリコン膜を２０−１００ｎｍ程度の膜厚で成膜し、この窒化シリコン膜の全面に対してＲＩＥを行うことにより、ゲート電極１１の側壁のみに窒化シリコン膜を残して新たなサイドウォール１３とする。このサイドウォール１３は、不純物領域（ＬＤＤ）１９およびエピタキシャル層１７を含めたソース／ドレイン領域と、ゲート電極１１との間隔を決めるためのものである。
【００３４】
以上のようにして、図１を用いて説明した構成の半導体装置１ａが得られる。その後は必要に応じてさらに上層の配線を形成する。この場合、次のように行う。
【００３５】
すなわち先ず、図４（１）に示すように、ポリシリコンからなるゲート電極１１、シリコン−ゲルマニウムからなるエピタキシャル層(ソース／ドレイン領域）１７、および半導体基板３［つまり不純物領域（ＬＤＤ）１９］の露出表面に、シリサイド層２１を形成する。この場合、先ず、半導体基板３の上方に、例えばＮｉ等からなる金属膜をＰＶＤ法により１０ｎｍ程度の膜厚で形成し、その後ＲＴＡ等の高温処理を行うことにより、シリコンと金属との接合部をシリサイド化させてシリサイド層２１を得る。
【００３６】
次いで、図４（２）に示すように、半導体基板３の上方に、以降に接続孔を形成する際のＲＩＥに対するストッパ膜となる窒化シリコン（ＳｉＮ)膜２３を３０ｎｍ程度の膜厚でＣＶＤ法等にて堆積成膜する。その後、酸化シリコン（ＳｉＯ2）からなる層間絶縁膜２５を例えば５００ｎｍ程度の膜厚でＣＶＤ法にて堆積成膜する。この層間絶縁膜２５に対して化学的機械研磨（Chemical Mechanical Polish：ＣＭＰ)を行い、層間絶縁膜２５の表面を平坦化する。
【００３７】
次に、図４（３）に示すように、窒化シリコン膜２３をストッパとして層間絶縁膜２５をパターンエッチングすることにより、シリサイド層２１に達する接続孔２５ａを形成する。ここでは、レジストパターン(図示省略）をマスクに用いたパターンエッチングを行い、パターンエッチング終了後にはレジストパターンを除去する。その後は、接続孔２５ａ底部のシリサイド層２１を介してゲート電極１１およびエピタキシャル層(ソース／ドレイン領域）１７に接続された金属配線２７を、層間絶縁膜２５上に形成して半導体装置を完成させる。
【００３８】
以上説明した説明した第１実施形態によれば、ソース／ドレイン領域を構成するエピタキシャル層１７と半導体基板３とがリセス部３ａの側壁上部Ａにおいて接合しているため、この接合部分を介してゲート電極１１の直下にチャネル部ｃｈが形成される。一方、リセス部３ａの側壁には、絶縁性の拡散防止層１５が設けられているため、この拡散防止層１５によってエピタキシャル層１７と半導体基板３との間の不純物拡散が防止される。
【００３９】
この結果、ソース／ドレイン領域を構成するエピタキシャル層１７から半導体基板３側への不純物拡散による素子特性の劣化、例えば単チャネル効果の発生や、基板パンチスルーによるソース／ドレイン耐圧の低下を防止することが可能になる。特にｐ型のＭＯＳトランジスタにおいては、ソース／ドレイン領域を構成するエピタキシャル層１７に導入したボロン（Ｂ）が拡散し易く、上記不純物拡散による素子特性の劣化が発生し易かったが、これを防止することが可能であり、素子特性の向上を図ることができる。
【００４０】
また、ソース／ドレイン耐圧の低下を防止することが可能であるため、高電源電圧動作を必要とする素子に有利に用いることができる。さらに単チャネル効果の発生を抑制できるため、従来、短チャネル効果抑制のために行っていた不純物導入工程(Ｈａｌｏ)を削減できるので、製造工程を削減できる。そして、このような不純物導入工程削減に伴い、半導体基板３の不純物濃度を低減させることができ、接合容量低下、回路高速化を図ることが可能である。
【００４１】
さらに、ソース／ドレイン領域を構成するエピタキシャル層１７と素子分離５との間に絶縁性の拡散防止層１５が設けられるため、この拡散防止層１５も素子分離として機能することになり、素子分離耐圧の向上も期待できる。
【００４２】
＜第２実施形態＞
本第２実施形態は、第１実施形態において図１を用いて説明した構成の半導体装置１ａを作製するための他の手順を説明する実施形態である。以下、図１に示す構成の半導体装置１ａの他の製造方法を、図５〜図６の製造工程図に基づいて説明する。尚ここでは、半導体装置１ａにｐ型のＭＯＳトランジスタ（ＰＭＯＳ）を設ける場合を例示して製造方法を説明する。
【００４３】
先ず、図５（１）〜図５（３）に示す工程は、第１実施形態において図２（１）〜図２（３）を用いて説明したと同様に行う。すなわち、図５（１）に示すように、ｐ型の単結晶シリコンからなる半導体基板３の表面側に素子分離５を形成し、分離されたアクティブ領域７を横切る状態でゲート絶縁膜９を介してゲート電極１１をパターン形成する。次に、図５（２）に示すように、ゲート電極１１の側壁に、絶縁性のサイドウォール１３’を形成する。その後、図５（３）に示すように、このサイドウォール１３’を介してゲート電極１１の両脇の半導体基板３表面を掘り下げてリセス部３ａを形成する。
【００４４】
以上の後、図５（４）に示すように、リセス部３ａが形成された半導体基板３、およびサイドウォール１３’が設けられたゲート電極１１を覆う状態で、例えばプラズマＣＶＤ法によって窒化シリコン（ＳｉＮ）からなる絶縁膜１５’を５−２０ｎｍ程度の膜厚で堆積成膜する。
【００４５】
その後、この絶縁膜１５の全面に対してＲＩＥを行う。特に本第２実施形態においては、この際、リセス部３ａの側壁とともに、サイドウォール１３'を介してゲート電極１１の側壁にサイドウォール状に絶縁膜１５’を残してこれを拡散防止層１５とする。
【００４６】
次に、図６（１）に示すように、リセス部３ａ内の底部に露出している半導体基板３に対して、半導体材料をエピタキシャル成長させたエピタキシャル層１７を形成する。ここではエピタキシャル層１７として、単結晶シリコンからなる半導体基板３よりも格子定数が大きいシリコンゲルマニウム（ＳｉＧｅ）層を形成する。またさらに、このエピタキシャル層１７の成長の際には、ｐ型不純物であるボロン（Ｂ）を、例えば１×１０19個／ｃｍ3程度導入しながら行う。
【００４７】
また本第２実施形態においては、このようなエピタキシャル層１７の形成において、半導体基板３の表面から２０ｎｍ程度の深さにエピタキシャル成長を抑える。これにより、リセス部３ａの側壁上部Ａが、エピタキシャル層１７で埋め込まれることのないようにすることが重要である。
【００４８】
次いで、図６（２）に示すように、リセス部３ａの側壁とともに、サイドウォール１３'を介してゲート電極１１の側壁に形成したＳｉＮからなる拡散防止層１５に対して再びＲＩＥを行う。これにより、リセス部３ａの側壁上部Ａに半導体基板３を露出させる。
【００４９】
その後、図６（３）に示すように、先に形成したエピタキシャル層１７をさらに成長させる工程を行い、拡散防止層１５から露出しているリセス部３ａの底面と共に、リセス部３ａの側壁上部Ａにおいて、半導体基板３に接合されるようにエピタキシャル層１７を成長させる。ここで成長させるエピタキシャル層１７は、先に形成されているエピタキシャル層１７と同一組成で良くシリコン−ゲルマニウムにｐ型不純物であるボロン（Ｂ）が導入されていることとする。
【００５０】
次いで、エピタキシャル層１７に導入したｐ型不純物であるボロンの活性化として、急速熱処理（Rapid Thermal Anneal：ＲＴＡ)を１０００℃で５秒程度行う。これにより、形成したエピタキシャル層１７を、ｐ型のソース／ドレイン領域として機能させる。
【００５１】
以上の後には、第１実施形態において図３（２）〜図３（４）を用いて説明したと同様の工程を行うことにより、図１に示した半導体層１ａを得る。その後は必要に応じて第１実施形態において図４を用いて説明したようにして、さらに上層の配線を形成する。
【００５２】
このような製造方法であっても、第１実施形態と同様の半導体装置１ａを得ることができるため、第１実施形態と同様の効果を得ることが可能である。
【００５３】
＜第３実施形態＞
図７は第３実施形態の半導体装置の構成を示す概略断面図である。この図に示す半導体装置１ｂが、図１を用いて説明した半導体装置１ａと異なるところは、リセス部３ａ内の拡散防止層３５の形状にあり、他の構成は同様であることとする。
【００５４】
すなわちリセス部３ａの側壁に設けられた拡散防止層３５は、リセス部３ａの側壁から底面の周縁部を覆う状態でＬ字状に設けられている。これにより、リセス部３ａの底部には、第１実施形態の半導体装置（１ａ）よりも狭められた範囲に半導体基板３が露出された状態となる。尚、この拡散防止層１５は、リセス部３ａの側壁上部Ａを露出させていることは、第１実施形態と同様である。
【００５５】
このような拡散防止層１５が設けられたリセス部３ａ内のエピタキシャル層１７は、第１実施形態と同様であり、半導体基板３とは格子定数が異なる半導体材料で構成されており、また不純物を拡散させたソース／ドレイン領域として設けられていることとする。
【００５６】
次にこのような構成の半導体装置１ｂの製造方法を、図８〜図１０の製造工程図に基づいて説明する。尚ここでは、半導体装置１ｂにｐ型のＭＯＳトランジスタ（ＰＭＯＳ）を設ける場合を例示して製造方法を説明する。
【００５７】
先ず、図８（１）〜図８（３）に示す工程は、第１実施形態において図２（１）〜図２（３）を用いて説明したと同様に行う。すなわち図８（１）に示すように、ｐ型の単結晶シリコンからなる半導体基板３の表面側に素子分離５を形成し、分離されたアクティブ領域７を横切る状態でゲート絶縁膜９を介してゲート電極１１をパターン形成する。次に、図８（２）に示すように、ゲート電極１１の側壁に、絶縁性のサイドウォール１３’を形成する。その後、図８（３）に示すように、このサイドウォール１３’を介してゲート電極１１の両脇の半導体基板３表面を掘り下げてリセス部３ａを形成する。
【００５８】
以上の後、図８（４）に示すように、リセス部３ａが形成された半導体基板３、およびサイドウォール１３’が設けられたゲート電極１１を覆う状態で、例えばプラズマＣＶＤ法によって窒化シリコン（ＳｉＮ）からなる第１絶縁膜３５’を５−２０ｎｍ程度の膜厚で堆積成膜し、さらに酸化シリコン（ＳｉＯ2）からなる第２絶縁膜３５”を５−２０ｎｍ程度の膜厚で堆積成膜する。
【００５９】
次に、図９（１）に示すように、窒化シリコン（ＳｉＮ）からなる第１絶縁膜３５’と酸化シリコン（ＳｉＯ2）からなる第２絶縁膜３５”との両方をエッチングできる条件により、これらの膜に対してＲＩＥを行う。これにより、リセス部３ａの側壁とともに、サイドウォール１３'を介してゲート電極１１の側壁に、第１絶縁膜１５’と第２絶縁膜３５”とからなる二重のサイドウォールを形成する。
【００６０】
その後、図９（２）に示すように、弗酸等の薬液を用いたウェット洗浄により、窒化シリコン（ＳｉＮ）からなる第１絶縁膜３５’に対して、酸化シリコン（ＳｉＯ2）からなる第２絶縁膜３５”のみを選択に除去する。これにより、リセス部３ａの側壁とともに、サイドウォール１３'を介してゲート電極１１の側壁にＬ字のサイドウォール状に第１絶縁膜３５’を残してこれを拡散防止層３５とする。
【００６１】
以下は、第２実施形態で図６（１）以降を用いて説明したと同様に行って良い。
【００６２】
すなわち先ず図９（３）に示すように、リセス部３ａ内の底部に露出している半導体基板３に対して、半導体材料をエピタキシャル成長させたエピタキシャル層１７を形成する。ここではエピタキシャル層１７として、単結晶シリコンからなる半導体基板３よりも格子定数が大きいシリコンゲルマニウム（ＳｉＧｅ）層を形成する。またさらに、このエピタキシャル層１７の成長の際には、ｐ型不純物であるボロン（Ｂ）を、例えば１×１０19個／ｃｍ3程度導入しながら行う。
【００６３】
また、このようなエピタキシャル層１７の形成において、半導体基板３の表面から２０ｎｍ程度の深さにエピタキシャル成長を抑える。これにより、リセス部３ａの側壁上部Ａが、エピタキシャル層１７で埋め込まれることのないようにする。
【００６４】
次いで、図９（４）に示すように、リセス部３ａの側壁とともに、サイドウォール１３'を介してゲート電極１１の側壁に形成したＳｉＮからなる拡散防止層３５に対して再びＲＩＥを行う。これにより、リセス部３ａの側壁上部Ａに半導体基板３を露出させる。
【００６５】
その後、図１０（１）に示すように、先に形成したエピタキシャル層１７をさらに成長させる工程を行い、拡散防止層３５から露出しているリセス部３ａの底面と共に、リセス部３ａの側壁上部Ａにおいて、半導体基板３に接合されるようにエピタキシャル層１７を成長させる。ここで成長させるエピタキシャル層１７は、先に形成されているエピタキシャル層１７と同一組成で良くシリコン−ゲルマニウムにｐ型不純物であるボロン（Ｂ）が導入されていることとする。
【００６６】
次いで、エピタキシャル層１７に導入したｐ型不純物であるボロンの活性化として、急速熱処理（Rapid Thermal Anneal：ＲＴＡ)を１０００℃で５秒程度行う。これにより、形成したエピタキシャル層１７を、ｐ型のソース／ドレイン領域として機能させる。
【００６７】
次に、図１０（２）に示すように、ゲート電極１１側壁の酸化シリコンからなるサイドウォール１３’を、弗酸等からなる薬液洗浄にて除去する。
【００６８】
その後は第１実施形態と同様に、例えば図１０（３）に示すように、ゲート電極１１をマスクにしたイオン注入により、エピタキシャル層１７の表面側にｐ型不純物イオン（例えばＢＦ2イオン）を導入する。この際、注入エネルギーを１ｋｅＶ程度とし、１×１０15個／ｃｍ2程度のドーズ量のイオン注入を行う。
【００６９】
次に、イオン注入したｐ型不純物の活性化としてＲＴＡを９５０℃で５秒程度行う。これにより、ゲート電極１１脇における半導体基板３の表面層にｐ型の不純物領域（ＬＤＤ）１９を形成する。この不純物領域（ＬＤＤ）１９は、リセス部３ａの側壁上部Ａにおいて、エピタキシャル層１７からなるソース／ドレイン領域に連続して形成される。
【００７０】
次に、図１０（４）に示すように、ゲート電極１１側壁に窒化シリコンからなる新たなサイドウォール１３を形成する。この際、窒化シリコン膜を２０−１００ｎｍ程度の膜厚で成膜し、この窒化シリコン膜の全面に対してＲＩＥを行うことにより、ゲート電極１１の側壁のみに窒化シリコン膜を残して新たなサイドウォール１３とする。このサイドウォール１３は、不純物領域（ＬＤＤ）１９およびエピタキシャル層１７を含めたソース／ドレイン領域と、ゲート電極１１との間隔を決めるためのものである。
【００７１】
以上のようにして、図７を用いて説明した構成の半導体装置１ｂが得られる。その後は必要に応じて第１実施形態において図４を用いて説明したようにして、さらに上層の配線を形成する。
【００７２】
このような第３実施形態であっても、ソース／ドレイン領域を構成するエピタキシャル層１７と半導体基板３とがリセス部３ａの側壁上部Ａにおいて接合しているため、この接合部分を介してゲート電極１１の直下にチャネル部ｃｈが形成される。一方、リセス部３ａの側壁には、絶縁性の拡散防止層３５が設けられているため、この拡散防止層３５によってエピタキシャル層１７と半導体基板３との間の不純物拡散が防止され、第１実施形態と同様に、素子特性の向上を図ることができる。
【００７３】
また特に、リセス部３ａの側壁に設けられた拡散防止層３５が、リセス部３ａの側壁から底面の周縁部を覆う状態でＬ字状に設けられているため、ソース／ドレイン領域を構成するエピタキシャル層１７の底部からゲート電極１１直下のチャネル部ｃｈへの拡散不純物の回り込みを防止することが可能になる。このため、第１実施形態の構成と比較して、拡散防止層３５によるエピタキシャル層１７と半導体基板３との間の不純物拡散を防止する効果が高くなり、さらに素子特性の向上を図る効果が高い。
【図面の簡単な説明】
【００７４】
【図１】第１実施形態の半導体装置の構成を示す図である。
【図２】第１実施形態の半導体装置の製造工程図（その１）である。
【図３】第１実施形態の半導体装置の製造工程図（その２）である。
【図４】第１実施形態の半導体装置の製造工程図（その３）である。
【図５】図１の半導体装置の製造方法の他の例を示す製造工程図（その１）である。
【図６】図１の半導体装置の製造方法の他の例を示す製造工程図（その２）である。
【図７】第３実施形態の半導体装置の構成を示す図である。
【図８】第３実施形態の半導体装置の製造工程図（その１）である。
【図９】第３実施形態の半導体装置の製造工程図（その２）である。
【図１０】第３実施形態の半導体装置の製造工程図（その３）である。
【図１１】従来の半導体装置の構成を示す図である。
【符号の説明】
【００７５】
１ａ，１ｂ…半導体装置、３…半導体基板、３ａ…リセス部（掘り下げ部）、１１…ゲート電極、１５，３５…拡散防止層、１７…エピタキシャル層、１９…不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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