(57)【要約】【課題】抵抗素子として機能する配線を有し、かつ面積の小さな半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に設けられた第２の配線層Ｌ２とを備えている。第２の配線層Ｌ２は、通常の配線ＷＲと、高抵抗配線ＲＥと、通常の配線ＷＲおよび高抵抗配線ＲＥを埋め込む絶縁膜８とを含んでいる。通常の配線ＷＲは、第１の銅部１０Ｗと、第１の銅部１０Ｗの底面側および側面側を覆う第１のバリアメタル膜９Ｗとを有している。高抵抗配線ＲＥは、空洞部ＣＶと、空洞部ＣＶの底面側および側面側を覆う第２のバリアメタル膜１９Ｒとを有している。【選択図】図１
2009111258.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた配線層とを備えた半導体装置であって、
前記配線層は、第１の金属配線と、第２の金属配線と、前記第１および第２の金属配線を埋め込む絶縁膜とを含み、
前記第１の金属配線は、第１の金属部と、前記第１の金属部の底面側および側面側を覆う第１の金属膜とを有し、
前記第２の金属配線は、絶縁部と、前記絶縁部の底面側および側面側を覆う第２の金属膜とを有する、半導体装置。
【請求項２】
前記絶縁部は空洞部である、請求項１に記載の半導体装置。
【請求項３】
前記第２の金属膜の前記絶縁部の底面側を覆う部分の膜厚は、前記第２の金属膜の前記絶縁部の側面側を覆う部分の膜厚よりも大きい、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の金属膜の前記絶縁部の側面側を覆う部分の膜厚は、前記第１の金属膜の前記第１の金属部の側面側を覆う部分の膜厚よりも小さい、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第２の金属膜は、前記第１の金属膜の材質よりも前記第１の金属部の材質の熱的拡散を阻止する能力が低い材質からなる、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１の金属配線は、前記配線層において前記第２の金属配線を取り囲む部分を含む、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記絶縁膜は、二酸化シリコンよりも低い誘電率を有する材料からなる部分を含む、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記半導体基板と前記配線層との間に位置する絶縁層をさらに備え、
前記絶縁層は、ビア配線と、前記ビア配線を埋め込む絶縁膜とを含み、
前記ビア配線は、前記第２の金属配線の前記半導体基板側に接する面を有する、請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
第１の金属部および第１の金属膜を有する第１の金属配線と、絶縁部および第２の金属膜を有する第２の金属配線とを含む半導体装置の製造方法であって、
半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜の前記第１の金属配線が形成される領域に第１の溝部を形成する工程と、
前記第１の溝部の底面側および側面側を覆うように前記第１の金属膜となる膜を堆積する工程と、
前記第１の金属膜となる膜上に、前記第１の溝部を充填するように前記第１の金属部となる層を堆積する工程と、
前記第１の金属膜となる膜および前記第１の金属部となる層のうち前記第１の溝部の外側の部分を除去することにより、前記第１の金属配線を形成する工程と、
前記絶縁膜の前記第２の金属配線が形成される領域に第２の溝部を形成する工程と、
前記第２の溝部の底面側および側面側を覆うように前記第２の金属膜となる膜を堆積する工程と、
前記第２の金属膜となる膜上に、前記第２の溝部を充填するように金属層を堆積する工程と、
前記第２の金属膜となる膜および前記金属層のうち前記第２の溝部の外側の部分を除去することにより、前記第２の金属膜と、前記絶縁部となる領域に形成された第２の金属部とを形成する工程と、
前記第２の金属部を加熱することで前記第２の金属部をなす金属を前記第２の溝部の側面側を覆う前記第２の金属膜を介して前記絶縁膜中に拡散させることにより、前記第２の金属部の領域を空洞部にする工程とを備えた、半導体装置の製造方法。
【請求項１０】
前記第２の金属膜となる膜を堆積する工程は、前記第２の金属膜となる膜の前記第２の溝部の底面側を覆う部分の膜厚が前記第２の金属膜となる膜の前記第２の溝部の側面側を覆う部分の膜厚よりも大きくなるように行なわれる、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の金属膜となる膜を堆積する工程と、前記第２の金属膜となる膜を堆積する工程とは、前記第２の金属膜となる膜の前記第２の溝部の側面側を覆う部分の膜厚が、前記第１の金属膜となる膜の前記第１の溝部の側面側を覆う部分の膜厚よりも小さくなるように行なわれる、請求項９または１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、金属配線を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
システムＬＳＩなどの半導体装置に抵抗素子や容量素子を含むアナログ回路を搭載することが一般的になっている。従来、このような抵抗素子や容量素子は、ゲート金属層や拡散層などの元来は半導体素子を構成するための層の一部が用いられて形成されることが主であった。このため抵抗素子や容量素子の設計変更がなされる場合、ゲート金属層や拡散層などの構成を変更する必要が生じる。よって、ゲート金属層や拡散層の形成工程を変更する必要が生じる。すなわち半導体素子自体に設計変更がなくても半導体素子の形成工程の変更が必要となる。このため設計変更後の半導体装置の出荷までに時間を要していた。
【０００３】
そこで半導体素子の形成工程後に行なわれるダマシン法などによる配線層の形成工程（たとえば、非特許文献１参照）において抵抗素子や容量素子を形成することができれば、抵抗素子や容量素子の設計変更の影響が半導体素子の形成工程よりも下流の工程に限られるため、設計変更後の半導体装置の出荷までの時間を短縮することができる。
【０００４】
近年配線層の配線の微細化が進んでおり、配線間隔が１００ｎｍ〜４０ｎｍ程度にまで狭くなってきている。また配線層の多層化も進んでおり、４層以上の配線層を有する製品が標準となりつつある。この結果、層内で互いに隣り合う配線間や、積層された配線間の容量を利用して十分な容量を有する容量素子を作ることが可能となってきている。たとえば容量密度が３ｆＦ／μｍ2程度の容量素子を６５ｎｍルールのプロセス技術による配線で形成することが可能となってきている。
【非特許文献１】王新明、他２名、「無電解キャップめっきプロセス」、エバラ時報、株式会社荏原製作所、平成１７年４月、第２０７号、ｐ．１０−１４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置における配線層の配線は、元来、半導体素子間あるいは半導体素子と外部との間を低抵抗で電気的に接続することを目的とするものである。このため配線は低い抵抗率を有する材質により形成されている。よって配線が十分大きな抵抗値を有する抵抗素子として機能するためには非常に長い配線長が必要となる。たとえば６５ｎｍルールのプロセス技術による配線で１００ｋΩの抵抗値を得るには配線長は５０ｍｍ程度必要となる。このように配線長が長くなると半導体基板上での配線の面積が大きくなるので半導体装置の面積が大きくなってしまうという問題があった。
【０００６】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、抵抗素子として機能する配線を有し、かつ面積の小さな半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、半導体装置は、半導体基板と、半導体基板上に設けられた配線層とを備えている。配線層は、第１の金属配線と、第２の金属配線と、第１および第２の金属配線を埋め込む絶縁膜とを含んでいる。第１の金属配線は、第１の金属部と、第１の金属部の底面側および側面側を覆う第１の金属膜とを有している。第２の金属配線は、絶縁部と、絶縁部の底面側および側面側を覆う第２の金属膜とを有している。
【０００８】
本発明の一実施の形態によれば、半導体装置の製造方法は、第１の金属部および第１の金属膜を有する第１の金属配線と、絶縁部および第２の金属膜を有する第２の金属配線とを含む半導体装置の製造方法であって、以下の工程を備えている。
【０００９】
まず半導体基板上に絶縁膜が堆積される。この絶縁膜の第１の金属配線が形成される領域に、第１の溝部が形成される。この第１の溝部の底面側および側面側を覆うように、第１の金属膜となる膜が堆積される。この第１の金属膜となる膜上に、第１の溝部を充填するように第１の金属部となる層が堆積される。第１の金属膜となる膜および第１の金属部となる層のうち第１の溝部の外側の部分が除去されることにより、第１の金属配線が形成される。絶縁膜の第２の金属配線が形成される領域に第２の溝部が形成される。この第２の溝部の底面側および側面側を覆うように、第２の金属膜となる膜が堆積される。この第２の金属膜となる膜上に、第２の溝部を充填するように金属層が堆積される。第２の金属膜となる膜および金属層のうち第２の溝部の外側の部分が除去されることにより、第２の金属膜と、絶縁部となる領域に形成された第２の金属部とが形成される。この第２の金属部が加熱されることで第２の金属部をなす金属が第２の溝部の側面側を覆う第２の金属膜を介して絶縁膜中に拡散することにより、第２の金属部の領域が空洞部にされる。
【発明の効果】
【００１０】
本発明の一実施の形態によれば、半導体装置の第２の金属配線は底面側および側面側が第２の金属膜に覆われた絶縁部を有するため、第２の金属膜により底面側および側面側が覆われた部分が導体部である場合に比して、第２の金属配線の単位長さ当たりの抵抗値を大きくすることができる。よって短い配線長で大きな抵抗値を得ることができるので、半導体装置の面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施の形態について図に基づいて説明する。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【００１２】
図１を参照して、本実施の形態の半導体装置は、半導体基板ＳＢと、第１〜第３の配線層Ｌ１〜Ｌ３と、第１〜第３の絶縁層Ｉ１〜Ｉ３とを有している。第１〜第３の配線層Ｌ１〜Ｌ３は、半導体基板ＳＢ上に順に積層された多層配線である。第１〜第３の配線層Ｌ１〜Ｌ３のそれぞれは、第１〜第３の絶縁層Ｉ１〜Ｉ３の各々により、半導体基板ＳＢあるいは半導体基板ＳＢ側（図中下側）の他の配線層と絶縁されている。第１〜第３の絶縁層Ｉ１〜Ｉ３のそれぞれは、必要に応じてビア配線を有している。このビア配線により、第１〜第３の配線層Ｌ１〜Ｌ３の異なる層間の電気的接続が行なわれている。
【００１３】
第２の配線層Ｌ２（配線層）は、第１の金属配線と、第２の金属配線と、第１および第２の金属配線を埋込む絶縁膜７および８とを有している。第１の金属配線は、通常の配線ＷＲと、ガードリングＧＲとを有している。第２の金属配線は、通常の配線ＷＲよりも単位長さ当たりの抵抗値が大きい高抵抗配線ＲＥを有している。ガードリングＧＲは、第２の配線層Ｌ２において高抵抗配線ＲＥを取囲むように設けられている。すなわち、半導体基板ＳＢ上において、ガードリングＧＲの平面パターンが高抵抗配線ＲＥの平面パターンを取囲んでいる。
【００１４】
通常の配線ＷＲは、銅（Ｃｕ）からなる第１の銅部（第１の金属部）１０Ｗと、第１のバリアメタル膜（第１の金属膜）９Ｗと、高融点金属膜１１Ｗとを有している。またガードリングＧＲは、銅（Ｃｕ）からなる第１の銅部（第１の金属部）１０Ｇと、第１のバリアメタル膜（第１の金属膜）９Ｇと、高融点金属膜１１Ｇとを有している。第１のバリアメタル膜９Ｗおよび９Ｇのそれぞれは、第１の銅部１０Ｗおよび１０Ｇの各々の底面側（半導体基板ＳＢ側）および側面側（図中横側）を覆っている。高融点金属膜１１Ｗおよび１１Ｇのそれぞれは、第１の銅部１０Ｗおよび１０Ｇの各々の上面側を覆っている。
【００１５】
高抵抗配線ＲＥは、絶縁部である空洞部ＣＶと、第２のバリアメタル膜１９Ｒ（第２の金属膜）と、高融点金属膜２１Ｒとを有している。第２のバリアメタル膜１９Ｒは、空洞部ＣＶの底面側（半導体基板ＳＢ側）および側面側（図中横側）を覆っている。高融点金属膜２１Ｒは空洞部ＣＶの上面側を覆っている。
【００１６】
第２のバリアメタル膜１９Ｒの空洞部ＣＶの底面側を覆う部分の膜厚Ｃは、側面側を覆う部分の膜厚Ｂよりも大きい。膜厚ＢおよびＣのそれぞれは、たとえば１〜５ｎｍ程度である。
【００１７】
膜厚Ｂは、第１のバリアメタル膜９Ｗの第１の銅部１０Ｗの側面側を覆う部分の膜厚Ａ１よりも小さい。また膜厚Ｂは、第１のバリアメタル膜９Ｇの第１の銅部１０Ｇの側面側を覆う部分の膜厚Ａ２よりも小さい。膜厚Ａ１およびＡ２のそれぞれは、たとえば１〜２０ｎｍ程度である。
【００１８】
第１のバリアメタル膜９Ｗおよび９Ｇは、第１の金属部１０Ｗおよび１０Ｇをなす材質である銅（Ｃｕ）の熱的な拡散を阻止する能力が高い材質からなる。第２のバリアメタル膜１９Ｒは、第１のバリアメタル膜９Ｗおよび９Ｇのそれぞれの材質よりも、上記の熱的な拡散を阻止する能力が低い材質からなる。第１および第２のバリアメタル膜９Ｗ、９Ｇおよび１９Ｒの材質は、たとえばＴａ（タンタル）、ＴａＮ（窒化タンタル）、ＷＮ（窒化タングステン）、ＣｕＳｉＯ（酸化銅シリサイド）、ＲｕＯ（酸化ルテニウム）、ＣｕＭｏ（銅−モリブデン）などである。
【００１９】
絶縁膜８は、低誘電率膜、すなわち二酸化シリコンよりも低い誘電率を有する材質からなる膜である。この材質としては、たとえばＳｉＯＣ（炭素含有酸化シリコン）がある。
【００２０】
絶縁膜７は、絶縁膜８よりも小さい膜厚を有している。また絶縁膜７の材質は、絶縁膜８よりもエッチングレートを低くすることができる材質からなる。絶縁膜７の材質は、たとえばＳｉＣＮ（炭窒化シリコン）やＳｉＣＯ（炭化酸化シリコン）、あるいはこれらの積層材料である。絶縁膜７の膜厚は、たとえば２０〜６０ｎｍである。
【００２１】
第２の絶縁層Ｉ２は、半導体基板ＳＢと第２の配線層Ｌ２との間に位置している。第２の絶縁層Ｉ２は、ビア配線５Ａおよび５Ｂと、ビア配線５Ａおよび５Ｂを埋込む絶縁膜３および４とを有している。ビア配線５Ａは、通常の配線ＷＲの半導体基板ＳＢ側に接する面を有している。ビア配線５Ｂは、高抵抗配線ＲＥの半導体基板ＳＢ側に接する面を有している。
【００２２】
絶縁膜３および４のそれぞれは、たとえば絶縁膜７および８の各々と同様の膜厚を有し、同様の材質からなる。
【００２３】
第１の配線層Ｌ１は、配線２と絶縁膜１の一部とを有している。配線２は、ビア配線５Ａまたは５Ｂを介して、第２の配線層Ｌ２と電気的に接続されている。
【００２４】
第１の絶縁層Ｉ１は、絶縁膜１の一部を有している。また第１の絶縁層Ｉ１は、ビア配線（図示せず）を有している。このビア配線を介して半導体基板ＳＢに形成された半導体素子（図示せず）と第１の配線層Ｌ１とが電気的に接続されている。
【００２５】
第３の絶縁層Ｉ３は、ビア配線５５と、このビア配線５５を埋込む絶縁膜５３および５４とを有している。なお絶縁膜５３の一部は高抵抗配線ＲＥおよびガードリングＧＲの間の部分も埋込んでいる。絶縁膜５３および５４のそれぞれは、たとえば絶縁膜７および８の各々と同様の材料からなる。
【００２６】
配線層Ｌ３は、配線Ｗａ、ＷｂおよびＷｃと、これら配線Ｗａ、ＷｂおよびＷｃを埋込む絶縁膜５７および５８とを有している。配線Ｗａは、銅（Ｃｕ）からなる銅部６０ａと、バリアメタル膜５９ａと、高融点金属膜６１ａとを有している。バリアメタル膜５９ａは、銅部６０ａの底面側（半導体基板ＳＢ側）および側面側（図中横側）を覆っている。高融点金属膜６１ａは、銅部６０ａの上面側を覆っている。
【００２７】
配線ＷｂおよびＷｃのそれぞれも、配線Ｗａとほぼ同様の構成を有しており、銅部６０ｂ、６０ｃ、バリアメタル膜５９ｂ、５９ｃ、高融点金属膜６１ｂおよび６１ｃが設けられている。絶縁膜５７および５８のそれぞれは、たとえば絶縁膜７および８と同様の膜厚を有し、同様の材質からなる。
【００２８】
高融点金属膜１１Ｗ、１１Ｇ、２１Ｒ、６１ａ、６１ｂおよび６１ｃの材料は、たとえばＣｏＷＰ（コバルト−タングステン−リン）、ＣｏＷＢＰ（コバルト−タングステン−ボロン−リン）、ＣｏＷ（コバルト−タングステン）、ＮｉＰ（ニッケル−リン）またはＰｂ（鉛）などのめっき材料である。あるいはＷ（タングステン）またはＡｌ（アルミニウム）など、選択ＣＶＤ法が適用可能な材料が用いられてもよい。
【００２９】
次に、本実施の形態における半導体装置の製造方法について説明する。
図２〜図２３は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。
【００３０】
図２を参照して、通常の方法により、半導体基板ＳＢ上に、絶縁膜１と、この絶縁膜１の上面側に埋込まれた配線２とが形成される。これにより、第１の絶縁層Ｉ１および第１の配線層Ｌ１が形成される。
【００３１】
図３〜図５を参照して、シングルダマシン法によりビア配線５Ａおよび５Ｂの形成が以下のように行なわれる。
【００３２】
図３を参照して、第１の配線層Ｌ１上に絶縁膜３および４が順に堆積される。絶縁膜３の膜厚は絶縁膜４の膜厚よりも小さくされる。また後に図４を用いて説明するエッチングにおいて絶縁膜３の材質のエッチングレートが絶縁膜４のエッチングレートよりも小さくすることができるように絶縁膜３および４の材質が選択される。
【００３３】
絶縁膜３は、たとえばプラズマＣＶＤ法により形成される。絶縁膜３の材質は、たとえばＳｉＣＮ（炭窒化シリコン）やＳｉＣＯ（炭化酸化シリコン）の単層材料、あるいはこれらの積層材料が選択される。絶縁膜３の膜厚は、たとえば２０〜６０ｎｍとされる。絶縁膜４の材質はＳｉＯＣ（炭素含有酸化シリコン）などの低誘電率材料（ｌｏｗ−Ｋ材）が用いられる。
【００３４】
絶縁膜４上に写真製版法によりレジストマスク４１が形成される。このレジストマスク４１を用いて、絶縁膜３および４のエッチングが行なわれる。この後、レジストマスク４１が除去される。
【００３５】
図４および図５を参照して、上記エッチングにより絶縁膜３および４にビアホールＶＨが形成される。ビアホールＶＨは配線２の一部が露出するように設けられる。次にこのビアホールＶＨに金属の充填が行なわれることにより、ビア配線５Ａおよび５Ｂが形成される。以下にこの金属の充填の方法について詳しく説明する。
【００３６】
まずビアホールＶＨの底面および側面を被覆するようにバリアメタル膜がたとえばスパッタ法により形成される。このバリアメタル膜の膜厚は、たとえば５〜２０ｎｍである。またバリアメタル膜の材質としては、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、ＷＮ（窒化タングステン）、ＣｕＳｉＯ（酸化銅シリサイド）、ＲｕＯ（酸化ルテニウム）またはＣｕＭｏ（銅−モリブデン）などのＣｕ（銅）の熱的な拡散を抑制する能力が高い材質が選択される。バリアメタル膜は、上記材質からなる単層膜、あるいは上記材料の複数が組合された積層膜とされることができる。
【００３７】
上記のバリアメタル膜の形成後、連続してＣｕ（銅）電解めっき法のための電極膜が形成される。電極膜の膜厚は、たとえば５〜２０ｎｍである。また電極膜の材料としては、電気固有抵抗が５０μΩ・ｃｍ程度の材料が選択される。具体的には、Ｃｕ（銅）を用いることができる。あるいはＣｕ（銅）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｍｇ（マグネシウム）、Ｚｎ（亜鉛）、Ｂ（ボロン）などを含む合金を用いることができる。なお上記のバリアメタル膜を電極膜として用いることにより、別途電極膜を形成することを省略することができる。
【００３８】
次に上記電極膜上の全面に電解めっき法によりＣｕ（銅）からなるめっき膜が形成される。これによりビアホールＶＨが完全に充填される。次に１００〜４００℃の熱処理が行なわれ、上記めっき膜の結晶性が改善される。次にＣＭＰ（Chemical Mechanical Polishing）によりビアホールＶＨの外側の膜が除去されることにより、第２の絶縁層Ｉ２が形成される。
【００３９】
図６〜図１０を参照して、主にシングルダマシン法を用いて通常の配線ＷＲおよびガードリングＧＲの形成が以下のように行なわれる。
【００４０】
主に図６を参照して、第２の絶縁層Ｉ２上に絶縁膜７および８が順に堆積される。絶縁膜７および８のそれぞれの形成方法、膜厚および材質は、絶縁膜３および４（図３）と同様とすることができる。
【００４１】
絶縁膜８上のレジストマスク４２が形成される。このレジストマスク４２を用いて絶縁膜７および８のエッチングが行なわれる。その後、レジストマスク４２の除去が行なわれる。
【００４２】
主に図７を参照して、上記のエッチングにより絶縁膜７および８に第１の溝部ＴＷおよびＴＧが形成される。第１の溝部ＴＷはビア配線５Ａが露出するように設けられる。第１の溝部ＴＧは、絶縁膜４のビア配線５Ｂを取囲む部分が露出するようにもうけられる。なお第１の溝部ＴＷおよびＴＧのそれぞれが形成される領域は、第１の金属配線ＷＲおよびＧＲ（図１）の各々が形成される領域に対応している。
【００４３】
主に図７および図８を参照して、第１の溝部ＴＷおよびＴＧの底面側および側面側が覆われるように、金属膜９が堆積される。この金属膜９は、第１のバリアメタル膜９Ｗおよび９Ｇ（図１）となる膜である。金属膜９が第１の溝部ＴＷおよびＴＧのそれぞれの側面側を覆う部分の膜厚は、膜厚Ａ１およびＡ２の各々である。金属膜９の形成方法および材料は、図５の工程で説明したバリアメタル膜と同様とすることができる。膜厚Ａ１およびＡ２のそれぞれは、たとえば１〜２０ｎｍ程度である。
【００４４】
次に金属膜９上に、第１の溝部ＴＷおよびＴＧが充填されるように銅（Ｃｕ）層１０が堆積される。銅層１０の堆積方法は、図５の工程で説明した銅（Ｃｕ）からなるめっき膜のめっき方法と同様である。次に図５の工程と同様の熱処理により、銅層１０の結晶性が改善される。
【００４５】
主に図８および図９を参照して、ＣＭＰにより第１の溝部ＴＷおよびＴＧの外側の金属膜９および銅層１０が除去される。これにより第１のバリアメタル膜９Ｗおよび９Ｇと、第１の銅部１０Ｗおよび１０Ｇとが形成される。
【００４６】
図１０を参照して、第１のバリアメタル膜９Ｗおよび第１の銅部１０Ｗの上に選択的に高融点金属膜１１Ｗが形成される。また第１のバリアメタル膜９Ｇおよび第１の銅部１０Ｇの上に選択的に高融点金属膜１１Ｇが形成される。
【００４７】
高融点金属膜１１Ｗおよび１１Ｇの形成方法としては、無電解めっき法を用いることができる。この場合、高融点金属膜１１Ｗおよび１１Ｇの材質としては、たとえばＣｏＷＰ（コバルト−タングステン−リン）やＣｏＷＢＰ（コバルト−タングステン−ボロン−リン）、ＣｏＷ（コバルト−タングステン）、ＮｉＰ（ニッケル−リン）、Ｐｂ（鉛）などを用いることができる。あるいは無電解めっき法の代わりに選択ＣＶＤ法を用いて、高融点金属膜１１Ｗおよび１１Ｇとして、Ｗ（タングステン）やＡｌ（アルミニウム）からなる膜を形成してもよい。
【００４８】
以上により、通常の配線ＷＲおよびガードリングＧＲが形成される。
次に、図１１〜図１７を参照して、高抵抗配線ＲＥの形成が以下のように行なわれる。
【００４９】
図１１を参照して、通常の配線ＷＲ、ガードリングＧＲおよび絶縁膜８を覆うようにレジストマスク４３が形成される。レジストマスク４３は、平面パターンとして、ガードリングＧＲに囲まれた領域内であって、かつビア配線５Ｂを含む領域に開口部を有している。このレジストマスク４３を用いて絶縁膜７および８のエッチングが行なわれる。その後、レジストマスク４３が除去される。
【００５０】
主に図１２を参照して、上記エッチングにより絶縁膜７および８に第２の溝部ＴＲが形成される。第２の溝部ＴＲが形成される領域は、高抵抗配線ＲＥ（図１）が形成される領域に対応している。
【００５１】
主に図１２および図１３を参照して、第２の溝部ＴＲの底面側および側面側が覆われるように、金属膜１９が堆積される。この金属膜１９は第２のバリアメタル膜１９Ｒとなる膜である。
【００５２】
金属膜１９は、金属膜１９の第２の溝部ＴＲの底面側を覆う部分の膜厚Ｃが、金属膜１９の第２の溝部ＴＲの側面側を覆う部分の膜厚Ｂよりも大きくなるように堆積される。すなわちステップカバレッジの悪い方法による堆積が行なわれる。
【００５３】
また金属膜１９の堆積は、金属膜１９の第２の溝部ＴＲの側面側を覆う部分が金属膜９の第１の溝部ＴＷおよびＴＧの側面側を覆う部分よりも第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力が低くなるように行なわれる。上記能力を低くするため、最適な膜厚の選択と、最適な材質の選択との少なくともいずれかが行なわれる。
【００５４】
最適な膜厚の選択としては、金属膜１９の膜厚Ｂが金属膜９の膜厚Ａ１およびＡ２（図８）のそれぞれよりも小さくされる。最適な材質の選択としては、金属膜１９の材質が、金属膜９（図８）の材質よりも、第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力が低い材質とされる。金属膜１９の材質は、たとえばＴａ（タンタル）やＴａＮ（窒化タンタル）、ＷＮ（窒化タングステン）、ＣｕＳｉＯ（酸化銅シリサイド）、ＲｕＯ（酸化ルテニウム）、ＣｕＭｏ（銅−モリブデン）とされる。
【００５５】
次に金属膜１９上に、第２の溝部ＴＲ（図１２）が充填されるように銅（Ｃｕ）層２０が堆積される。銅層２０の堆積方法は、図５の工程で説明した銅（Ｃｕ）からなるめっき膜の形成方法と同様である。ただし、銅層２０に対しては熱処理は行なわれない。次に、銅層２０のうち第２の溝部ＴＲの外側の部分を除去するＣＭＰが行なわれる。ＣＭＰの条件としては、銅層２０が高速で除去される条件が用いられる。
【００５６】
図１４を参照して、上記ＣＭＰにより銅（Ｃｕ）からなる第２の銅部２０Ｒ（第２の金属部）が形成される。次に第２の銅部２０Ｒが削られにくい条件で、露出した金属膜１９を除去するためのＣＭＰが行なわれる。
【００５７】
主に図１５を参照して、上記ＣＭＰにより金属膜１９のうち第２の溝部ＴＲ（図１２）の外側の部分が除去されて、第２のバリアメタル膜１９Ｒが形成される。
【００５８】
主に図１６を参照して、第２のバリアメタル膜１９Ｒおよび第２の銅部２０Ｒの上に選択的に高融点金属膜２１Ｒが形成される。高融点金属膜２１Ｒの材質および形成方法は、図１０の工程で説明した高融点金属膜１１Ｗおよび１１Ｇと同様である。
【００５９】
次に、第２の銅部２０Ｒが加熱される。たとえば、加熱する温度は４００℃から５００℃で、絶縁膜の酸化を防止するため水素や不活性ガス雰囲気が望ましい。その時間は、バリアメタルの結晶性、膜厚によって３〜５時間程度となる。第２の銅部２０Ｒは第１の銅部１０Ｗおよび１０Ｇと比して結晶性が悪いため、銅（Ｃｕ）の拡散が生じやすい。また図１３に示すように膜厚Ｂが膜厚Ｃよりも小さいことから、第２の銅部２０Ｒをなす金属である銅（Ｃｕ）は、第２の溝部ＴＲ（図１２）の底面側ではなく側面側を覆う第２のバリアメタル膜１９Ｒを介して図中矢印のように絶縁膜８中へと拡散する。
【００６０】
なお、膜厚Ｃ（図１３）が膜厚Ｂよりも大きいことから、第２の溝部ＴＲ（図１２）の底面側を覆う第２のバリアメタル膜１９Ｒを介しての半導体基板ＳＢ側への拡散は抑制される。またガードリングＧＲの存在によりガードリングＧＲよりも外側の絶縁膜８にまで上記の拡散が生じることは抑制される。また高融点金属膜２１Ｒにより半導体基板ＳＢと反対の側への拡散は抑制される。
【００６１】
また図１３の工程で説明したように、金属膜９の第１の溝部ＴＷおよびＴＧの側面側を覆う部分は、金属膜１９の第２の溝部ＴＲの側面側を覆う部分よりも第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力が高い。すなわち、第１のバリアメタル膜９Ｗおよび９Ｇの第１の溝部ＴＷおよびＴＧの側面側を覆う部分は、第２のバリアメタル膜１９Ｒの第２の溝部ＴＲの側面側を覆う部分よりも第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力が高い。これにより第１の銅部１０Ｗおよび１０Ｇのそれぞれをなす金属である銅（Ｃｕ）が第１のバリアメタル膜９Ｗおよび９Ｇの各々を介して絶縁膜８中へと拡散することは抑制される。
【００６２】
図１６および図１７を参照して、上記の拡散により第２の銅部２０Ｒの領域が、空洞部ＣＶとなる。以上により高抵抗配線ＲＥが形成される。なお、図１６の矢印に示す拡散により絶縁膜８（図１６）が銅（Ｃｕ）を含有する変質膜２３（図１７）に変質する。
【００６３】
図１８および図１９を参照して、変質膜２３を露出し、かつ変質しなかった絶縁膜８を覆うようにレジストマスク４４が形成される。次にこのレジストマスク４４を用いて変質膜２３のエッチングが行なわれる。このエッチングの際、変質膜２３のエッチングレートが高融点金属膜２１Ｒおよび１１Ｇのエッチングレートよりも大きくなるような選択比が得られるようなエッチング条件が用いられる。この後、レジストマスク４４が除去される。上記のエッチングにより変質膜２３が除去される。
【００６４】
図２０を参照して、上記のように変質膜２３が除去された部分を充填するように絶縁膜５３が堆積される。次に絶縁膜５３の上に絶縁膜５４が堆積される。絶縁膜５３および５４のそれぞれの堆積方法および材質は、絶縁膜３および４（図３）と同様とすることができる。
【００６５】
図２１を参照して、シングルダマシン法により、通常の配線ＷＲ上に、絶縁膜５３および５４を貫通するビア配線５５が形成される。
【００６６】
図２２を参照して、絶縁膜５４およびビア配線５５上に絶縁膜５７および５８が順に堆積される。絶縁膜５７および５８のそれぞれの堆積方法および材質は、絶縁膜３および４（図３）と同様とすることができる。
【００６７】
主に図２３を参照して、シングルダマシン法により、バリアメタル膜５９ａ、５９ｂ、５９ｃ、銅（Ｃｕ）部６０ａ、６０ｂおよび６０ｃが絶縁膜５７および５８に埋込まれる。次にバリアメタル膜５９ａ、５９ｂ、５９ｃ、銅部６０ａ、６０ｂおよび６０ｃの上に選択的に高融点金属膜６１ａ、６１ｂおよび６１ｃが形成される。これにより配線Ｗａ、ＷｂおよびＷｃ（図１）が形成される。以上により、図１に示す半導体装置が製造される。
【００６８】
なお上記の製造方法においてシングルダマシン法を用いた工程についてはデュアルダマシン法を用いた工程に置換することもできる。
【００６９】
本実施の形態の半導体装置およびその製造方法によれば、図１に示すように、高抵抗配線ＲＥは底面側および側面側を第２のバリアメタル膜１９Ｒに覆われた絶縁部である空洞部ＣＶを有している。このため第２のバリアメタル膜１９Ｒにより底面側および側面側が覆われた部分が導体部である場合に比して、高抵抗配線ＲＥの単位長さ当たりの抵抗値を大きくすることができる。よって短い長さで抵抗素子として機能する高抵抗配線ＲＥを形成することができるので、半導体装置の面積を小さくすることができる。
【００７０】
また、通常の配線ＷＲは、上記の空洞部ＣＶに対応する位置において、底面側および側面側を第１のバリアメタル膜９Ｗに覆われた導体部である第１の銅部１０Ｗを有している。このため、通常の配線ＷＲの単位長さ当たりの抵抗値を小さくすることができる。よって通常の配線ＷＲを用いて半導体素子間や半導体素子と外部との間を少ない電気的損失で接続することができる。
【００７１】
また高抵抗配線ＲＥは上記の様に空洞部ＣＶを有することにより単位長さ当たりの抵抗を大きくすることができる。このため加工精度の十分な安定性が得られなくなるほどに高抵抗配線ＲＥの線幅を小さくしなくても、高抵抗配線ＲＥの単位長さ当たりの抵抗を十分に確保することができる。このため高抵抗配線ＲＥの線幅の加工ばらつきに起因する抵抗値のばらつきを、たとえばアナログ回路において一般に要求される５％程度の範囲に収めることができる。
【００７２】
また単位長さ当たりの抵抗値が大きい抵抗配線ＲＥにより抵抗素子として機能する部分が形成されるので、抵抗配線ＲＥに比して単位長さ当たりの抵抗値が小さい通常の配線ＷＲにより抵抗素子として機能する部分を形成する必要がない。このため、通常の配線ＷＲに極端に長さの長い部分を設ける必要がない。これにより、たとえば通常の配線ＷＲの９９％を１ｍｍ以下程度の長さとすることができる。このように極端に長さの長い部分が設けられなくてもよいので、配線の長さが長い部分で生じやすいパターン欠陥や異物の付着の可能性が低減され、半導体装置の信頼性が向上する。
【００７３】
また第２のバリアメタル膜１９Ｒ（図１）の膜厚Ｃは膜厚Ｂよりも大きい。これにより、図１６に示すように第２の銅部２０Ｒをなす金属である銅（Ｃｕ）は、第２の溝部ＴＲ（図１２）の底面側ではなく側面側を覆う第２のバリアメタル膜１９Ｒを介して図中矢印のように絶縁膜８中へと拡散する。よって絶縁膜４の高抵抗配線ＲＥの下部の部分が銅（Ｃｕ）の拡散により変質することを防ぐことができる。
【００７４】
また、図１に示すように第２のバリアメタル膜１９Ｒの膜厚Ｂが、第１のバリアメタル膜９Ｗおよび９Ｇのそれぞれの膜厚Ａ１およびＡ２のそれぞれよりも小さくされる。すなわち金属膜１９（図１３）の膜厚Ｂが金属膜９（図８）の膜厚Ａ１およびＡ２のそれぞれよりも小さくされる。言い換えれば、金属膜１９（図１３）の第２の溝部ＴＲ（図１２）の側面側を覆う部分が、金属膜９（図８）の第１の溝部ＴＷおよびＴＧ（図７）の側面側を覆う部分よりも、第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力を低くすることができる。これにより、図１６に示す銅（Ｃｕ）の拡散工程において、第１の銅部１０Ｗおよび１０Ｇから絶縁膜８への拡散を抑制しつつ、かつ第２の銅部２０Ｒを絶縁膜８中に拡散させることができる。
【００７５】
また、図１に示すように第２のバリアメタル膜１９Ｒの材質が第１のバリアメタル膜９Ｗおよび９Ｇのそれぞれの材質よりも、第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力が低い材質とされる。すなわち、金属膜１９（図１３）の材質が、金属膜９（図８）の材質よりも、第１の金属部１０Ｗおよび１０Ｇの材質である銅（Ｃｕ）の熱的拡散を阻止する能力が低い材質とされる。これにより、図１６に示す銅（Ｃｕ）の拡散工程において、第１の銅部１０Ｗおよび１０Ｇから絶縁膜８への拡散を抑制しつつ、かつ第２の銅部を絶縁膜８中に拡散させることができる。
【００７６】
また第１の金属配線ＷＲおよびＧＲは、第２の配線層Ｌ２において高抵抗配線ＲＥを取り囲む部分であるガードリングＧＲを含んでいる。これにより、図１６に示す第２の銅部２０Ｒの拡散工程においてガードリングＧＲよりも外側の絶縁膜８にまで拡散が生じることが抑制される。
【００７７】
また高抵抗配線ＲＥおよび通常の配線ＷＲを埋め込む絶縁膜８（図１）は二酸化シリコンよりも低い誘電率を有する材質からなる膜（低誘電率膜）であるため、配線間の容量を抑制することができる。また一般に低誘電率膜は半導体装置の製造工程におけるＲＩＥ(Reactive Ion Etching)などのプラズマに曝されると特性が劣化し易いが、本実施の形態では絶縁膜８の表面が直接プラズマに曝されないため、低誘電率膜の本来の特性を発揮することができる。
【００７８】
また、図１に示すように、ビア配線５Ｂは、高抵抗配線ＲＥの半導体基板ＳＢ側に接する面を有している。これにより高抵抗配線ＲＥに対して半導体基板ＳＢ側から電気的接続をとることができる。なお仮に高抵抗配線ＲＥに対して半導体基板ＳＢと反対側から電気的接続をとる場合、高抵抗配線ＲＥの半導体基板ＳＢと反対側にビア配線が形成される必要がある。この形成の前段階として高抵抗配線ＲＥの上層である第３の絶縁層にビアホールが形成される。このビアホールの形成時のエッチングは高融点金属膜２１Ｒの領域内で停止させなければならない。なぜならばエッチングが過剰に進めばビアホールが空洞部ＣＶとつながり空洞部ＣＶに穴が空いてしまい、逆にエッチングが過小であれば高抵抗配線ＲＥとの電気的接続がとれなくなるからである。なお半導体装置の製造工程途中で空洞部ＣＶに穴が空いてしまうと、その後に導電体の成膜が行なわれた際に空洞部ＣＶだったところが導電体部となってしまい、高抵抗配線ＲＥにより諸名の抵抗が得られなくなる。
【００７９】
また本実施の形態の半導体装置の製造方法によれば、図１６に示すように第２の銅部２０Ｒを加熱することで、第２の銅部２０Ｒをなす銅（Ｃｕ）を第２の溝部ＴＲ（図１２）の側面側を覆う第２のバリアメタル１９Ｒを介して絶縁膜８に拡散させる工程を有している。これにより底面側および側面側を第２のバリアメタル膜１９Ｒに覆われた空洞部ＣＶを形成することができる。
【００８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８１】
本発明は、金属配線を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１０】本発明の一実施の形態における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１１】本発明の一実施の形態における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１２】本発明の一実施の形態における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１３】本発明の一実施の形態における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１４】本発明の一実施の形態における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１５】本発明の一実施の形態における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１６】本発明の一実施の形態における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図１７】本発明の一実施の形態における半導体装置の製造方法の第１６工程を示す概略断面図である。
【図１８】本発明の一実施の形態における半導体装置の製造方法の第１７工程を示す概略断面図である。
【図１９】本発明の一実施の形態における半導体装置の製造方法の第１８工程を示す概略断面図である。
【図２０】本発明の一実施の形態における半導体装置の製造方法の第１９工程を示す概略断面図である。
【図２１】本発明の一実施の形態における半導体装置の製造方法の第２０工程を示す概略断面図である。
【図２２】本発明の一実施の形態における半導体装置の製造方法の第２１工程を示す概略断面図である。
【図２３】本発明の一実施の形態における半導体装置の製造方法の第２２工程を示す概略断面図である。
【符号の説明】
【００８３】
ＣＶ  空洞部、ＧＲ  ガードリング、Ｉ１〜Ｉ３  第１〜第３の絶縁層、Ｌ１〜Ｌ３  第１〜第３の配線層、ＲＥ  高抵抗配線、ＳＢ  半導体基板、ＷＲ  通常の配線、１，３，４，７，８，５３，５４，５７，５８  絶縁膜、２  配線、５Ａ，５Ｂ  ビア配線、９，１９  金属膜、９Ｗ，９Ｇ  第１のバリアメタル膜、１０Ｗ，１０Ｇ  第１の銅部、１１Ｇ，１１Ｗ，２１Ｒ  高融点金属膜、１９Ｒ  第２のバリアメタル膜、２０Ｒ  第２の銅部、２３  変質膜。
【図１】
2009111258.tif 000003
【図２】
2009111258.tif 000004
【図３】
2009111258.tif 000005
【図４】
2009111258.tif 000006
【図５】
2009111258.tif 000007
【図６】
2009111258.tif 000008
【図７】
2009111258.tif 000009
【図８】
2009111258.tif 000010
【図９】
2009111258.tif 000011
【図１０】
2009111258.tif 000012
【図１１】
2009111258.tif 000013
【図１２】
2009111258.tif 000014
【図１３】
2009111258.tif 000015
【図１４】
2009111258.tif 000016
【図１５】
2009111258.tif 000017
【図１６】
2009111258.tif 000018
【図１７】
2009111258.tif 000019
【図１８】
2009111258.tif 000020
【図１９】
2009111258.tif 000021
【図２０】
2009111258.tif 000022
【図２１】
2009111258.tif 000023
【図２２】
2009111258.tif 000024
【図２３】
2009111258.tif 000025