(57)【要約】 【課題】      電力用の半導体装置は、小型化または低電圧駆動の市場要求が高まっている。しかし、高耐圧および大電流容量を実現するためには、一般にトランジスタセル数を多くし、基板（チップ）サイズも大きく確保する必要がある。つまり、少なくとも現状の特性を維持しつつ半導体装置の小型化を図るのは困難であった。【解決手段】２つの実装領域を有する矩形のヘッダーを折り返し、２つの半導体チップを対向する実装領域と固着することにより、パッケージの実装面積は従来の１つ分の面積でありながら、半導体チップの積層構造が実現し、半導体チップ２つ分の特性を得られる。従って、半導体チップ１つの場合と比較して、トランジスタセル数の増加によりオン抵抗が低減し、低電圧駆動が可能となる。また大電流化が図れる。あるいは２つの半導体チップを、並べてヘッダー上に実装する場合と比較してパッケージ外形の実装面積の小型化が図れる。【選択図】    図１
2009071059.tif 000002
【特許請求の範囲】
【請求項１】
第１辺と第２辺を有する矩形状で第１実装領域と第２実装領域を有し、該第１実装領域と第２実装領域間の前記第１辺に平行な折り返し線で前記第２辺の延在方向に折り返されたヘッダー部と、前記第１辺の延在方向に導出するリード部と、を有する第１フレームと、
前記第１実装領域に固着され、一主面に第１バンプ電極が設けられるディスクリートの第１半導体チップと、
前記第２実装領域に固着され、一主面に第２バンプ電極が設けられるディスクリートの第２半導体チップと、
前記第１半導体チップおよび前記第２半導体チップに接続し、前記第１辺の延在方向に導出するリード部を有する第２フレームと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２フレームは前記第１半導体チップおよび前記第２半導体チップの間に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップと前記第２半導体チップは、前記第２フレームを介して対向配置され、前記第１バンプ電極および前記第２バンプ電極が前記第２フレームの両主面に接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２フレームの前記リード部は、前記第１半導体チップおよび前記第２半導体チップのそれぞれの第１端子および第２端子として外部に導出する第１リード部および第２リード部を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１フレームの前記リード部は、前記第１半導体チップおよび前記第２半導体チップのそれぞれの第３端子として外部に導出することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高耐圧で電流容量が大きく、小型化を実現する半導体装置に関する。
【背景技術】
【０００２】
耐圧が高く、電流容量も大きい、いわゆる電力用のディスクリート半導体（単機能半導体、個別半導体）素子として、例えばＩＧＢＴ(Insulated  Gate  Bipolar  Transistor)やＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）やダイオードなどが知られている。
【０００３】
図４に従来の半導体装置の一例を示す。図４はＩＧＢＴの半導体チップをフレームに実装した場合を示す平面図である。
【０００４】
半導体チップ２１０は、その一主面にＩＧＢＴの多数のセルが設けられており、セルの表面を覆ってこれらと接続するエミッタ電極２１２と、ゲートパッド電極２１１が設けられる。半導体チップの裏面（不図示）全面には金属が蒸着されており、コレクタ電極が設けられている。
【０００５】
フレーム２１３は、銅を素材とした打ち抜きフレームであり、このフレームのヘッダー部にプリフォーム材で半導体チップ２１０の裏面（コレクタ電極）が固着され、ヘッダー部と連続するリード部がコレクタ端子２１６として外部に導出する。
【０００６】
一方、半導体チップ２１０表面のエミッタ電極２１２およびゲートパッド電極２１１は、それぞれワイヤ２１７により、ヘッダー部とは分離された他のフレーム２１３（リード部）と接続し、ゲート端子２１４、エミッタ端子２１５として外部に導出する。
【０００７】
半導体チップ２１０およびフレーム２１３は、パッケージを構成する樹脂層２１８で一体に被覆される（例えば特許文献１参照。）。
【特許文献１】特開２００４−１０３９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
電力用の半導体装置は、例えばデジタルスチルカメラ（ＤＳＣ）や携帯電話のカメラのフラッシュ（ストロボ）制御などに用いられ、ＤＳＣや携帯電話の小型化に伴い、小型化または低電圧駆動の市場要求が高まっている。しかし、半導体装置が小型になれば、各端子のリードピン配置が近接し、端子（リードピン）の配置によっては耐圧が劣化する恐れがある。このため高耐圧および大電流容量を実現するためには、一般にＩＧＢＴのトランジスタセル数を多くし、基板（チップ）サイズも大きく確保する必要がある。つまり、少なくとも現状の特性を維持しつつ半導体装置の小型化を図るのは困難であった。
【課題を解決するための手段】
【０００９】
本発明は、かかる課題に鑑みてなされ、第１に、第１辺と第２辺を有する矩形状で第１実装領域と第２実装領域を有し、該第１実装領域と第２実装領域間の前記第１辺に平行な折り返し線で前記第２辺の延在方向に折り返されたヘッダー部と、前記第１辺の延在方向に導出するリード部と、を有する第１フレームと、前記第１実装領域に固着され、一主面に第１バンプ電極が設けられるディスクリートの第１半導体チップと、前記第２実装領域に固着され、一主面に第２バンプ電極が設けられるディスクリートの第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップに接続し、前記第１辺の延在方向に導出するリード部を有する第２フレームと、を具備することにより解決するものである。
【発明の効果】
【００１０】
本発明によれば、２つの半導体チップを積層してフレームと固着することにより、パッケージの実装面積は従来の１つ分の面積でありながら、半導体チップ２つ分の特性を得られる。従って、半導体チップ１つの場合と比較して、トランジスタセル数の増加によりオン抵抗が低減し、低電圧駆動が可能となる。また大電流化が図れる。
【００１１】
あるいは２つの半導体チップを、同一平面上に並べて実装（あるいはセル数の多い大きなチップサイズのチップを用いる）した場合と比較してパッケージ外形の実装面積の小型化が図れる。
【００１２】
また、２つの半導体チップの表面（例えばエミッタ電極（ソース電極）およびゲート電極）同士を対向させる構造であるので、製造工程の複雑化を回避できる。エミッタ電極（ソース電極）とゲート電極は、電極パターンを分離する必要があるため、チップの裏面（コレクタ（ドレイン）電極）同士を対向させる構造（すなわち外側にエミッタ（ソース電極）とゲート電極）が配置される構造）では、製造工程が複雑になる。本実施形態では、容易に２つの半導体チップの積層構造を実現できる。
【００１３】
更に、２つの半導体チップを実装した１枚のフレーム（第１フレーム）を折り曲げる構造であるので、例えば複数の金属板を途中で接続するような構造と比較して放熱性が均一であり、抵抗値の低減に寄与するなどの利点を有する。
【００１４】
また、高電位のドレイン端子（またはコレクタ端子）となる第１フレームのリード部（リードピン）と、低（ＧＮＤ）電位のソース端子（またはエミッタ端子）となる第２フレームのリード部（リードピン）とが対向しているため、高電位と低電位のリードピン間の距離を稼ぐことができる。従って、高電位のリードピンと低電位のリードピンとが、パッケージの同一片側に導出する構造と比較して、高耐圧化が可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態を図１から図３を用いて詳細に説明する。
【００１６】
本実施形態の半導体装置は、第１半導体チップと、第２半導体チップと、第１フレームと、第２フレームと、から構成される。
【００１７】
図１は、半導体装置１００を示す図であり、図１（Ａ）が半導体装置１００を展開した平面図、図１（Ｂ）が組み立て後の平面図、図１（Ｃ）が図１（Ｂ）のａ−ａ線断面図である。
【００１８】
図１（Ａ）を参照して、第１フレーム３は、例えば銅などの打ち抜きフレームであり、リード部３１およびヘッダー部３２を有する。ヘッダー部３２は第１辺と第２辺を有する矩形状で、第２辺に沿って並ぶ第１実装領域３３と第２実装領域３４を有する。また第１フレーム３のリード部３１は、ヘッダー部３２の第１辺の延在方向に導出する。
【００１９】
第１実装領域３３には、第１半導体チップ１が固着、実装される。第１半導体チップ１は、ディスクリート半導体チップであり、例えばＩＧＢＴのトランジスタセルが多数設けられた半導体チップである。また第１半導体チップ１の一主面に第１バンプ電極１１（破線丸印）が設けられる。第１バンプ電極１１は、ＩＧＢＴのエミッタ電極およびゲートパッド電極とそれぞれ接続する、エミッタバンプ電極１１ｅおよびゲートバンプ電極１１ｇである。また、不図示の第１半導体チップ１の裏面にコレクタ電極が設けられる。
【００２０】
第２実装領域３４は、第２半導体チップ２が固着、実装される。第２半導体チップ２も、ディスクリート半導体チップである。ここでは、一例として第１半導体チップ１と同一パターン、同一サイズのＩＧＢＴの半導体チップとする。第２半導体チップ２の一主面には第２バンプ電極２１が設けられる。第２バンプ電極２１は、ＩＧＢＴのエミッタ電極およびゲートパッド電極とそれぞれ接続する、エミッタバンプ電極２１ｅおよびゲートバンプ電極２１ｇである。また不図示の第２半導体チップ２の裏面にコレクタ電極が設けられる。
【００２１】
第１フレーム３のリード部３１は、第１半導体チップ１および第２半導体チップ２のコレクタ端子Ｃとして外部に導出する。
【００２２】
第２フレーム４は、例えば銅の打ち抜きフレームであり、第１半導体チップ１および第２半導体チップ２のバンプ電極に接続する。本実施形態では、図１（Ａ）では第１半導体チップ１の第１バンプ電極１１と固着している状態を示しているが、第２半導体チップ２の第２バンプ電極２１とも固着する（後述）。
【００２３】
第２フレーム４は、第１フレーム３のヘッダー部３２の第１辺の延在方向に導出するリード部４１を有し、リード部４１は、第１半導体チップ１のエミッタ端子Ｅとして外部に導出する第１リード部４１１と、第１半導体チップ１のゲート端子Ｇとして外部に導出する第２リード部４１２を含む。
【００２４】
図１（Ａ）（Ｂ）を参照し、第１フレーム３のヘッダー部３２は、第１実装領域３３と第２実装領域３４間に位置し、第１辺に平行な折り返し線３５によって、第２辺の延在方向に折り返される。
【００２５】
また、太破線で示す樹脂層５によって、第１半導体チップ１、第２半導体チップ２、第１フレーム３および第２フレーム４が一体で被覆、支持され、３端子の半導体装置を構成している。
【００２６】
図１（Ｃ）を参照し、第１実装領域３３および第２実装領域３４に固着された第１半導体チップ１および第２半導体チップ２は、第１フレーム３のヘッダー部３２が折り返されることにより対向して配置される。また第１半導体チップ１および第２半導体チップ２間には第２フレーム４が配置される。
【００２７】
本実施形態では、第１リード部４１１および第２リード部４１２を、第１半導体チップ１および第２半導体チップ２で共通に使用するため、第１半導体チップ１および第２半導体チップ２は、折り返し線３５に対して線対称に配置する（図１（Ａ）参照）。
【００２８】
これにより第２フレーム４は、一主面が第１半導体チップ１の第１バンプ電極１１と固着し、他の主面が第２半導体チップ２の第２バンプ電極２１と固着する。
【００２９】
第２フレーム４の第１リード部４１１は、第１半導体チップ１と共通で第２半導体チップ２のエミッタ電極にも接続し、第２リード部４１２は、第１半導体チップ１と共通で第２半導体チップ２のゲート電極にも接続する（図１（Ｂ）参照）。
【００３０】
このように、本実施形態の半導体装置は、折り返し線３５によって折り返され、対向面となったヘッダー３２の第１実装領域３３と第２実装領域３４にそれぞれ第１半導体チップ１と第２半導体チップ２が固着され、第１バンプ電極１１および第２バンプ電極２１が、これらの間に配置された第２フレーム４の両主面にそれぞれ接続する構成である。
【００３１】
第１半導体チップ１と第２半導体チップ２のコレクタ電極は、共通で第１フレーム３のリード部３１に接続しコレクタ端子Ｃとして外部に導出する。
【００３２】
また第１半導体チップ１と第２半導体チップ２のそれぞれのエミッタバンプ電極１１ｅ、２１ｅは共通で第２フレーム４の第１リード４１１に接続し、エミッタ端子Ｅとして外部に導出する。同様に、第１半導体チップ１と第２半導体チップ２のそれぞれのゲートバンプ電極１１ｇ、２１ｇは共通で第２フレーム４の第２リード４１２に接続し、ゲート端子Ｇとして外部に導出する。
【００３３】
第１半導体チップ１および第２半導体チップ２は、同一チップサイズの同一パターンのＩＧＢＴであるので、１つの半導体チップの実装面積で２つの半導体チップを実装することができる。つまり、第１および第２半導体チップ１、２のチップサイズが従来と同等であれば、１つの半導体チップを実装する場合と比較して実装面積を増加させることなく、オン抵抗の低減による駆動電圧の低減あるいは大電流容量化が実現する。または、２個の半導体チップを同一平面上に実装していた場合（あるいはチップサイズが２倍の半導体チップを実装する場合）と比較して、特性を維持したまま半導体装置の小型化を実現することができる。
【００３４】
また、第１半導体チップ１および第２半導体チップ２の表面（例えばエミッタバンプ電極１１ｅおよびゲートバンプ電極１１ｇと、エミッタバンプ電極２１ｅとゲートバンプ電極２１ｇ）同士を対向させる構造であるので、製造工程の複雑化を回避できる。エミッタ電極１１８とゲートパッド電極（不図示、またはゲート配線１１９）とは、電極パターンを分離する必要があるため、チップの裏面（コレクタ電極１２０）同士を対向させる構造（すなわち外側にエミッタ電極１１８とゲートパッド電極（ゲート配線１１９）が配置される構造）では、製造工程が複雑になる。本実施形態では、容易に２つの半導体チップの積層構造を実現できる。
【００３５】
更に、第１半導体チップ１と第２半導体チップ２を実装した１枚のフレーム（第１フレーム）を折り曲げる構造であるので、例えば複数の金属板を途中で接続するような構造と比較して放熱性が均一であり、抵抗値の低減に寄与するなどの利点を有する。
【００３６】
また、本実施形態では、高電位のコレクタ端子Ｃとなる第１フレーム３のリード部３１（リードピン）と、低（ＧＮＤ）電位のエミッタ端子Ｅとなる第２フレーム４のリード部４１１（リードピン）とが樹脂層５を挟んで対向しているため、高電位と低電位のリードピン間の距離を稼ぐことができる。従って、例えば高電位のリードピンと低電位のリードピンとが、パッケージ（樹脂層）の同一片側に導出する構造と比較して、高耐圧化が可能となる。
【００３７】
図２は、本実施形態の半導体チップに構成されるトランジスタセルとバンプ電極部分を模式的に示す、図１（Ａ）のｂ−ｂ線断面図である。図２では一例として、ｎチャネル型のＩＧＢＴを示す。尚、以下では第１半導体チップ１について説明するが、第２半導体チップ２も同じ構成である。
【００３８】
ｐ＋型（シリコン）半導体層１０１の上に、ドリフト領域１０２となる例えばｎ＋型半導体層１０２ａ、ｎ−型半導体層１０２ｂを積層するなどして、コレクタ領域を設ける。これらはｐ＋型の半導体層（基板）１０１上にｎ＋型のエピタキシャル層１０２ａおよびｎ−型エピタキシャル層１０２ｂを成長させてもよいし、ｎ−型の半導体基板１０２ｂの一主面側に不純物拡散によってｎ＋型半導体層１０２ａ、ｐ型の低抵抗層１０１を形成してもよい。
【００３９】
ｎ−型半導体層１０２ｂ表面にはｐ型のベース領域１０４が設けられる。ベース領域１０４表面にゲート絶縁膜（酸化膜）１１１が設けられゲート絶縁膜１１１上にゲート電極１１３を配置する。ゲート電極１１３上には層間絶縁膜１１６が設けられ、ゲート電極１１３はゲート絶縁膜１１１および層間絶縁膜１１６により周囲を被覆される。
【００４０】
エミッタ領域１１５はベース領域１０４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極１１３の下方の一部と外側に配置される。エミッタ領域１１５間のベース領域１０４表面には、高濃度のｐ型の不純物領域であるボディ領域１１４が設けられる。エミッタ領域１１５およびボディ領域１１４は、層間絶縁膜１１６間のコンタクトホールを介してエミッタ電極１１８とコンタクトする。これにより、ＩＧＢＴのトランジスタセルが構成される。
【００４１】
ゲート電極１１３は、例えばベース領域１０４端部のガードリング領域１２２上において、絶縁膜１１１を介して延在し、これを更に被覆する絶縁膜１２１に設けられた開口部を介して、ゲート配線１１９に接続する。ゲート配線１１９はエミッタ電極１１８と同一金属層にて形成され、ゲートパッド電極（ここでは不図示）に接続する。
【００４２】
エミッタ電極１１８およびゲートパッド電極上には、例えば、金バンプまたは半田バンプにより形成された、第１バンプ電極１１（エミッタバンプ電極１１ｅ、ゲートバンプ電極）が設けられる。第１バンプ電極１１は、第２フレーム４（第１リード部４１１、第２リード部４１２）と接続する。
【００４３】
コレクタ電極１２０は、第１半導体チップ１裏面に設けられた金等の裏張電極であり、第１フレーム３（ヘッダー部３２）と固着する。
【００４４】
図の如く、エミッタ電極１１８とゲート配線１１９は、同一金属層により同等の厚みに形成される。従って、エミッタ電極１１８上に、第１バンプ電極１１を設けずに直接第２フレーム４を固着して外部に導出する場合は、チップ周囲に配置されたゲート配線１１９とのショートを防止するため、ゲート配線１１９上で第２フレームを折り曲げることによって、所定のクリアランスＣＬを確保する必要がある。しかし、本実施形態において第２フレームは、第１半導体チップ１および第２半導体チップ２に共通で用いるため、クリアランスＣＬ確保のために、チップ上でいずれかの方向に折り曲げる構成は適切でない。
【００４５】
そこで、第１バンプ電極１１を用いて、エミッタ電極１１８およびゲートパッド電極と第２フレームを接続する。尚、実際には各バンプ電極１１、２１の直径は、例えば２５μｍ程度であり、セルに対して図示するより更に大きい。これにより、第１半導体チップ１および第２半導体チップ２上でのクリアランスＣＬを十分確保できるため、第２フレーム４は、第１半導体チップ１上および第２半導体チップ２下（チップ端部のアニュラー領域１２３までの領域）では折り曲げることなく水平にチップ外に導出することができる。尚、第１半導体チップ１、第２半導体チップ２外あるいは樹脂層５外では、第２フレーム４のリード部４１（および必要に応じて第１フレーム３のリード部３１）は、図１（Ａ）（Ｂ）の一点鎖線の如く、所望の形状に折り曲げ加工される。
【００４６】
以上、第１半導体チップ１と第２半導体チップ２を同一チップサイズの同一パターンのＩＧＢＴを使用した場合を例に説明したが、チップのパターンおよびチップサイズは同一である必要はない。またそれぞれ例えばＩＧＢＴとダイオードなど、異なる機能のディスクリート半導体素子でもよい。
【００４７】
図３の等価回路図を参照して一例を説明する。尚、第１半導体チップ１および第２半導体チップ２の平面図は図１（Ａ）と同様である。また、以下の例で第1半導体チップ１と第２半導体チップ２を入れ替えても同様である。
【００４８】
図３（Ａ）は、第1半導体チップ１および第２半導体チップ２がいずれもＭＯＳＦＥＴの場合である。
【００４９】
図３（Ｂ）は、第１半導体チップ１がＩＧＢＴであり、第２半導体チップ２がダイオードの場合である。例えば第２半導体チップ２がダイオードの場合は２端子となるので、図１（Ａ）に示すゲートバンプ電極２１ｇは設けられず、第２フレームのリード部４１２と接続することはない。ダイオードのアノードが、図１（Ａ）に示すエミッタバンプ電極２１ｅに対応する第２バンプ電極２１と接続し、第２フレーム４のリード部４１１に接続する。またダイオードのカソードは、第１フレーム３のヘッダー部３２に固着され、リード部３１に接続する。
【００５０】
図３（Ｃ）は、第１半導体チップ１がＭＯＳＦＥＴであり、第２半導体チップ２がダイオードの場合である。
【００５１】
図３（Ｄ）は、第１半導体チップ１がＭＯＳＦＥＴであり、第２半導体チップ２がＩＧＢＴの場合である。
【００５２】
尚、図３（Ｅ）は、図１で説明した第１半導体チップ１がＩＧＢＴであり、第２半導体チップ２もＩＧＢＴの場合である。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体装置を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図２】本発明の半導体装置を説明するための断面概要図である。
【図３】本発明の半導体装置を説明するための等価回路図である。
【図４】従来の半導体装置を説明する平面図である。
【符号の説明】
【００５４】
１      第１半導体チップ
２      第２半導体チップ
３      第１フレーム
３１    リード部
３２    ヘッダー部
３３    第１実装領域
３４    第２実装領域
３５    折り返し線
４      第２フレーム
４１      リード部
４１１    第１リード部
４１２    第２リード部
５      樹脂層
１１    第１バンプ電極
１１ｅ    エミッタバンプ電極
１１ｇ    ゲートバンプ電極
２１    第２バンプ電極
２１ｅ    エミッタバンプ電極
２１ｇ    ゲートバンプ電極
１００    半導体装置
１０１      ｐ＋型半導体層
１０２ａ    ｎ＋型半導体層
１０２ｂ    ｎ−型半導体層
１０２    ドリフト領域
１０４      ベース領域
１１１      ゲート絶縁膜
１１３      ゲート電極
１１４      ボディ領域
１１５      エミッタ領域
１１６      層間絶縁膜
１１８    エミッタ電極
１１９    ゲート配線
１２０    コレクタ電極
１２１    絶縁膜
１２２    ガードリング
２１０    半導体チップ
２１１    ゲートパッド電極
２１２    エミッタ電極
２１３    フレーム
２１４    ゲート端子
２１５    エミッタ端子
２１６    コレクタ端子
２１７    ワイヤ
２１８    樹脂層
Ｅ        エミッタ端子
Ｇ        ゲート端子
Ｃ        コレクタ端子
【図１】
2009071059.tif 000003
【図２】
2009071059.tif 000004
【図３】
2009071059.tif 000005
【図４】
2009071059.tif 000006