(57)【要約】      （修正有）【課題】データ転送レートを高く保ちつつ、構成が簡素な双方向バッファ回路及び信号レベル変換回路を提供する。【解決手段】第１の端子からの信号が入力され、第２の端子へ出力する第１の出力バッファと、前記第１の端子からの信号と前記第２の端子からの信号との論理演算により、第１の制御信号を出力可能な第１の制御回路と、前記第１の制御信号により前記第２の端子を一時的に駆動可能な第１のワンショットバッファと、前記第２の端子からの信号が入力され、前記第１の端子へ出力する第２の出力バッファと、前記第１の端子からの信号と前記第２の端子からの信号との論理演算により、第２の制御信号を出力可能な第２の制御回路と、前記第２の制御信号により前記第１の端子を一時的に駆動可能な第２のワンショットバッファと、を備える。【選択図】図１
2009296119.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と、
第２の端子と、
前記第１の端子からの信号が入力され、前記第２の端子へ出力する第１の出力バッファと、
前記第１の端子からの信号と前記第２の端子からの信号との論理演算により、第１の制御信号を出力可能な第１の制御回路と、
前記第１の制御信号により前記第２の端子を一時的に駆動可能な第１のワンショットバッファと、  
前記第２の端子からの信号が入力され、前記第１の端子へ出力する第２の出力バッファと、
前記第１の端子からの信号と前記第２の端子からの信号との論理演算により、第２の制御信号を出力可能な第２の制御回路と、
前記第２の制御信号により前記第１の端子を一時的に駆動可能な第２のワンショットバッファと、
を備え、
前記第１及び第２の制御回路は、前記第１の端子からの信号及び前記第２の端子からの信号のうち早く到達する信号に追随するように前記第１及び第２の制御信号をそれぞれ出力可能なことを特徴とする双方向バッファ回路。
【請求項２】
前記第１の端子からの信号が入力され、前記第１の出力バッファへ出力する第１の受信バッファと、
前記第２の端子からの信号が入力され、前記第２の出力バッファへ出力する第２の受信バッファと、
をさらに備え、
前記第１の端子からの信号は、前記第１の受信バッファを介して前記第１及び第２の制御回路にそれぞれ入力され、
前記第２の端子からの信号は、前記第２の受信バッファを介して前記第１及び第２の制御回路にそれぞれ入力されることを特徴とする請求項１記載の双方向バッファ回路。
【請求項３】
前記第１のワンショットバッファは、第１のスイッチング素子を介して前記第２の端子を駆動し、
前記第２のワンショットバッファは、第２のスイッチング素子を介して前記第１の端子を駆動することを特徴とする請求項１または２に記載の双方向バッファ回路。
【請求項４】
第１の端子と、
第２の端子と、
前記第１の端子からの信号が入力され、第１のレベル変換信号を出力する第１のレベルシフタと、
前記第１のレベル変換信号が入力され、前記第２の端子に出力する第１の出力バッファと、
前記第１のレベルシフタを介した前記第１の端子からの信号と、前記第２の端子からの信号と、の論理演算により、第１の制御信号を出力可能な第１の制御回路と、
前記第１の制御信号により前記第２の端子を一時的に駆動可能な第１のワンショットバッファと、  
前記第２の端子からの信号が入力され、第２のレベル変換信号を出力する第２のレベルシフタと、
前記第２のレベル変換信号が入力され、第１の端子へ出力する第２の出力バッファと、
前記第２のレベルシフタを介した前記第２の端子からの信号と、前記第１の端子からの信号と、の論理演算により、第２の制御信号を出力可能な第２の制御回路と、
前記第２の制御信号により前記第１の端子を一時的に駆動可能な第２のワンショットバッファと、
を備え、
前記第１及び第２の制御回路は、前記第１の端子からの信号及び前記第２の端子からの信号のうち早く到達する信号に追随するように前記第１及び第２の制御信号をそれぞれ出力することを特徴とする信号レベル変換回路。
【請求項５】
前記第１及び第２のレベルシフタは、それぞれ差動型レベルシフタであることを特徴とする請求項４記載の信号レベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向バッファ回路及び信号レベル変換回路に関する。
【背景技術】
【０００２】
電子機器及び回路間におけるデータ伝送は、送信と受信とが交互に行われる場合が多く、どちらか一方のみが行われる場合は少ない。例えば、メモリでは、受信したアドレス宛に記憶されているデータを送信する。この場合、送信と受信とを同時に行うことは少ないので、１つの信号線を共用してデータの送・受信を行う双方向通信とすることが多い。このようにすると、信号線の数を少なくでき、通信システムのコスト低減が容易となる。
【０００３】
信号線が長くなると、配線の途中にバッファが必要となる。また、電子機器及び回路において、電源電圧が同一とは限らない。異なる電源電圧の場合、信号レベルを変換するレベルシフタが必要となる。
【０００４】
双方向信号に対応するバッファ回路またはレベルシフタでは、信号の伝送方向を示す信号がないと、データ転送レートが低下する。しかしながら、バッファまでの長い方向信号用の配線が必要となりコスト増大となる。他方、バッファまたはレベルシフタ内に送受信の内容を判断する装置を設け、送・受信を切り替える方法が考えられる。しかしこのような装置も、構成が複雑となりコスト増大となる。
【０００５】
信号レベル変換回路に関する技術開示例がある（特許文献１）。この技術開示例では、２つの直列接続されたインバータが入力バッファと出力バッファとの間に介挿され、段数を減らして回路構成を簡略化し、チップサイズと信号伝搬の遅延が低減された信号レベル変換回路が提供される。
しかしながら、この技術開示例においても信号の伝送方向を切り替える信号が必要であり、構成が複雑となる。
【特許文献１】特開２００５−１７６１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
データ転送レートを高く保ちつつ、構成が簡素な双方向バッファ回路及び信号レベル変換回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の端子と、第２の端子と、前記第１の端子からの信号が入力され、前記第２の端子へ出力する第１の出力バッファと、前記第１の端子からの信号と前記第２の端子からの信号との論理演算により、第１の制御信号を出力可能な第１の制御回路と、前記第１の制御信号により前記第２の端子を一時的に駆動可能な第１のワンショットバッファと、前記第２の端子からの信号が入力され、前記第１の端子へ出力する第２の出力バッファと、前記第１の端子からの信号と前記第２の端子からの信号との論理演算により、第２の制御信号を出力可能な第２の制御回路と、前記第２の制御信号により前記第１の端子を一時的に駆動可能な第２のワンショットバッファと、を備え、前記第１及び第２の制御回路は、前記第１の端子からの信号及び前記第２の端子からの信号のうち早く到達する信号に追随するように前記第１及び第２の制御信号をそれぞれ出力可能なことを特徴とする双方向バッファ回路が提供される。
【０００８】
また、本発明の他の一態様によれば、第１の端子と、第２の端子と、前記第１の端子からの信号が入力され、第１のレベル変換信号を出力する第１のレベルシフタと、前記第１のレベル変換信号が入力され、前記第２の端子に出力する第１の出力バッファと、前記第１のレベルシフタを介した前記第１の端子からの信号と、前記第２の端子からの信号と、の論理演算により、第１の制御信号を出力可能な第１の制御回路と、前記第１の制御信号により前記第２の端子を一時的に駆動可能な第１のワンショットバッファと、前記第２の端子からの信号が入力され、第２のレベル変換信号を出力する第２のレベルシフタと、前記第２のレベル変換信号が入力され、第１の端子へ出力する第２の出力バッファと、前記第２のレベルシフタを介した前記第２の端子からの信号と、前記第１の端子からの信号と、の論理演算により、第２の制御信号を出力可能な第２の制御回路と、前記第２の制御信号により前記第１の端子を一時的に駆動可能な第２のワンショットバッファと、を備え、前記第１及び第２の制御回路は、前記第１の端子からの信号及び前記第２の端子からの信号のうち早く到達する信号に追随するように前記第１及び第２の制御信号をそれぞれ出力することを特徴とする信号レベル変換回路が提供される。
【発明の効果】
【０００９】
データ転送レートを高く保ちつつ、構成が簡素な双方向バッファ回路及び信号レベル変換回路が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態にかかる双方向バッファ回路を表すブロック図である。
本実施形態は、（第１の）端子Ａと、（第２の）端子Ｂと、の間で、データが双方向へ伝送可能であり、信号の伝送方向を示す切り替え信号を必要としない。「０」または「１」の論理値である信号は端子Ａから、例えば（第１の）受信バッファ１０へ入力されるものとする。
【００１１】
受信バッファ１０の出力が（第１の）出力バッファ４８へ入力され、抵抗５０を介し端子Ｂへ出力される。また、端子Ｂへ入力された信号は、例えば（第２の）受信バッファ４０へ入力される。受信バッファ４０の出力が（第２の）出力バッファ１８へ入力され、抵抗２０を介して端子Ａへ出力される。なお、受信バッファ１０、４０を省略することができるが、受信バッファ１０、４０を設けたほうが動作をより安定にできる。
【００１２】
受信バッファ１０、出力バッファ４８、受信バッファ４０、及び出力バッファ１８、が構成するループにより、定常状態において端子Ａ及び端子Ｂが同一の論理値となる。
【００１３】
このループにおいて、保持されている論理値と異なる信号が外部信号として端子Ａに入力された場合、もし抵抗がないと端子Ａにおいて出力バッファ１８により駆動された信号と外部信号との間で、「衝突」を生じる。しかしながら、出力バッファ１８の出力側には抵抗２０が付加されており、この抵抗値を十分高くすると出力バッファ１８の出力を弱め、端子Ａが外部信号の論理値と見なしうる電圧とできる。
【００１４】
また、端子Ａに入力された外部信号は、このループにより端子Ｂを経由して戻され端子Ａを駆動する。ここで、「端子」を「駆動」するとは、端子にハイレベルあるいはローレベルの電圧を印加することをいう。出力バッファ１８により駆動された信号は、端子Ａに保持されている信号と同一であるので信号の「衝突」は回避され、ループは再び安定状態となる。しかしながら、抵抗２０、５０は駆動力を弱めるため、信号伝播速度が低下することが問題である。
【００１５】
端子Ａ側の（第２の）ワンショットバッファ１４及び端子Ｂ側の（第１の）ワンショットバッファ４４は、信号伝播速度を改善するために配置されている。すなわち、端子Ａ側の（第２の）制御回路１２には、受信バッファ１０の出力端子と出力バッファ４８の入力端子とを接続する点Ｐの信号と、受信バッファ４０の出力端子と出力バッファ１８の入力端子とを接続する点Ｑの信号と、が入力される。同様に端子Ｂ側の（第１の）制御回路４２にも点Ｐの信号と、点Ｑの信号と、が入力される。
【００１６】
制御回路１２は端子Ａ側の受信バッファ１０の出力と、端子Ｂ側の受信バッファ４０の出力と、を論理演算し、第２の制御信号Ｇ２をワンショットバッファ１４へ出力可能である。また、制御回路４２も端子Ｂ側の受信バッファ４０の出力と、端子Ａ側の受信バッファ１０の出力と、を論理演算し、第１の制御信号Ｇ１を端子Ｂ側のワンショットバッファ４４へ向けて出力可能である。
【００１７】
ワンショットバッファ１４、４４は、その出力によりスイッチング素子２２、５２を駆動し、端子Ｂ及び端子Ａをそれぞれ駆動可能である。図１において、スイッチング素子２２、５２は、例えばＰチャネルＭＯＳＦＥＴ２２ａ、５２ａと、ＮチャネルＭＯＳＦＥＴ２２ｂ、５２ｂと、をそれぞれ含んでいる。スイッチング素子２２、５２は、ＭＯＳＦＥＴに限定されず、例えばバイポーラトランジスタでもよいが、制御回路を構成する論理回路との製造プロセスの共通化及び低消費電力化の点からＭＯＳＦＥＴがより好ましい。
【００１８】
ここで端子Ａに外部信号が入力するものとする。外部信号がワンショットバッファ４４、スイッチング素子５２を介して端子Ｂに到達し、さらに受信バッファ４０を経由し、点Ｑから制御回路４２の端子に到達する信号は、端子Ａから受信バッファ１０を介して点Ｐから制御回路４２の端子へ到達する信号よりも遅延時間が長く到達が遅い。すなわち、制御回路４２は、端子Ａへ入力され早く到達する外部信号に追随して第１の制御信号Ｇ１を出力し、ワンショットバッファ４４を動作させスイッチング素子５２を駆動することができる。同様に、制御回路１２は、端子Ａへ入力され早く到達する外部信号に追随して第２の制御信号Ｇ２を出力し、ワンショットバッファ１４を動作させスイッチング素子２２を駆動することができる。このようにして、端子Ａに入力された外部信号は、端子Ｂへ伝送可能である。同様に、端子Ｂに入力された外部信号は、端子Ａに伝送可能である。
【００１９】
図２は、ワンショットバッファの一例を表す図である。すなわち、図２（ａ）、図２（ｂ）、及び図２（ｃ）は、Ｈｉｇｈワンショットバッファ１４ａ、４４ａを表す。
図２（ａ）に表すように、Ｈｉｇｈワンショットバッファ１４ａ、４４ａは、インバータ６０、遅延回路６２、及びＮＡＮＤ回路６４から構成されている。入力端子（ＩＮ）への入力「０」が一定時間以上保持された状態で、出力端子（ＯＵＴ）の出力は「１」である。図２（ｂ）のように、入力電圧波形が「１」に転じると、図２（ｃ）のように出力が一旦「０」に転じ、遅延回路６２の遅延時間とインバータ６０の遅延時間とが加算された時間が経過すると出力が再び「１」に戻る。
【００２０】
このあと、入力が「０」に転じてもＮＡＮＤの入力のいずれかは「１」であるため、出力は「１」を保持する。すなわち、ＰチャネルＭＯＳＦＥＴ５２ａがオンすることはない。このようにＨｉｇｈワンショットバッファ１４ａ、４４ａは、入力が「０」から「１」に変化する期間内の限られた期間にのみＰチャネルＭＯＳＦＥＴを駆動する。
【００２１】
また、図２（ｄ）、図２（ｅ）、図２（ｆ）は、Ｌｏｗワンショットバッファ１４ｂ、４４ｂを表す。Ｌｏｗワンショットバッファ１４ｂ、４４ｂは、インバータ６６、遅延回路６８、及びＮＯＲ回路７０から構成されている。図２（ｅ）のように、入力電圧波形が「１」から「０」に変化する場合、遅延回路の遅延時間とインバータ６６の遅延時間とが加算された期間、図２（ｆ）のように「１」を出力する。この出力「１」がＮチャネルＭＯＳＦＥＴ２２ｂ、５２ｂを駆動する。このようにして、ワンショットバッファを設けることにより、抵抗２０、５０による伝播速度の低下を抑制できる。  
【００２２】
図１において、ワンショットバッファ１４は、Ｈｉｇｈワンショットバッファ１４ａと、Ｌｏｗワンショットバッファ１４ｂと、を有しており、ワンショットバッファ４４は、Ｈｉｇｈワンショットバッファ４４ａと、Ｌｏｗワンショットバッファ４４ｂと、を有している。端子Ａに立ち上がり外部信号が入力される場合、Ｈｉｇｈワンショットバッファ１４ａ、４４ａを一時的に駆動し、例えばＰチャネルＭＯＳＦＥＴ２２ａ、５２をオンする。
また、端子Ａに立ち下がり外部信号が入力される場合、Ｌｏｗワンショットバッファ１４ｂ、４４ｂを一時的に駆動し、例えばＮチャネルＭＯＳＦＥＴ２２ｂ、５２ｂをオンする。このようにして、端子Ａ及び端子Ｂが駆動可能となる。
【００２３】
図３は、第２の実施形態にかかる双方向バッファ回路のブロック図である。制御回路１２は、Ｈｉｇｈワンショットバッファ１４ａを駆動可能なＯＲ回路１２ａと、Ｌｏｗワンショットバッファ１４ｂを駆動可能なＡＮＤ回路１２ｂと、を含んでいる。同様に、制御回路４２は、Ｈｉｇｈワンショットバッファ４４ａを駆動可能なＯＲ回路４２ａと、Ｌｏｗワンショットバッファ４４ｂを駆動可能なＡＮＤ回路４２ｂと、を含んでいる。
【００２４】
ＯＲ回路１２ａ、４２ａは、入力のいずれかが「１」となるとその出力が「１」となるので、２つの信号が時間差を持って立ち上がる場合、早く変化する信号に追随して出力が立ち上がる。他方、ＡＮＤ回路１２ｂ、４２ｂは、入力のいずれかが「０」となるとその出力が「０」となるので、２つの信号が時間差を持って立ち下がる場合、早く変化する信号に追随して出力が立ち下がる。この様にして、制御回路１２、４２は、ワンショットバッファ１４、４４を、それぞれ駆動可能である。
【００２５】
また、図４は第２の実施形態のタイミングチャートである。すなわち、縦軸は電圧、横軸は時間を表す。
初期状態では端子Ａ及び端子Ｂが共に論理値が「０」である。端子Ａに、図４（ａ）のような外部信号「１」が入力されるものとすると、この外部信号の立ち上がりとほぼ同時に受信バッファ１０の出力が図４（ｂ）のように立ち上がる。
【００２６】
外部信号「１」に対する短い遅延時間ＴＤ１ののち、 端子Ｂ側のＯＲ回路４２ａのＯＲゲートの点Ｐに接続された端子に到達する。外部信号に追随して、ＯＲ回路４２ａの出力は「１」に転じ、図４（ｃ）のように端子Ｂ側のＨｉｇｈワンショットバッファ４４ａに入力される。
【００２７】
「１」が入力されたＨｉｇｈワンショットバッファ４４ａの出力は、図２（ｃ）のようになり、ＰチャネルＭＯＳＦＥＴ５２ａの駆動を開始する。このようにして、ＰチャネルＭＯＳＦＥＴ５２ａがオンに転じ、端子Ｂの電位をＶｃｃ側に一時的に強く駆動する。駆動が完了すると、ゲートがプラスに転じるので、ＰチャネルＭＯＳＦＥＴ５２ａはオフし、ドレイン側が開放となる。この場合、遅延時間ＴＤ１はワンショットバッファ４４へ「１」が入力されている期間に比べて短い。
【００２８】
Ｈｉｇｈワンショットバッファ４４ａにより端子Ｂが駆動され始めると、端子Ｂは「１」に向かって立ち上がり始める。端子Ｂ側の外部負荷が重いと、図４（ｄ）のように立ち上がりが緩やかとなる。端子Ｂの出力が受信バッファ４０の入力しきい値を越えると、その出力は図４（ｅ）のように「１」に転じる。すなわち、受信バッファ１０の出力と、受信バッファ４０の出力との間における信号伝播遅延時間が略Ｔ１となる。
【００２９】
他方、外部信号「１」は、遅延時間ＴＤ２でＯＲ回路１２ａのＯＲゲートの点Ｐに接続された端子に到達し、外部信号に追随してＯＲ回路１２ａの出力は「１」に転じる。この結果、図４（ｆ）のように、端子Ａ側のＨｉｇｈワンショットバッファ１４ａに「１」が入力される。
【００３０】
「１」が入力されたＨｉｇｈワンショットバッファ１４ａの出力は、図２（ｃ）のようになり、ＰチャネルＭＯＳＦＥＴ２２ａの駆動を開始する。このようにして、ＰチャネルＭＯＳＦＥＴ２２ａがオンに転じ、端子Ａの電位をＶｃｃ側に一時的に強く駆動する。駆動が完了すると、ＰチャネルＭＯＳＦＥＴ２２ａはオフし、ドレイン側が開放となる。なお、ＴＤ１とＴＤ２とは、略同一か近い値である場合が多い。
【００３１】
また、外部信号は端子Ｂに伝播されたのち、ＯＲ回路１２ａのＯＲゲートの点Ｑに接続された端子に到達する。この場合、他方の端子への入力信号が「１」であるので、点Ｑに接続された端子への入力が「０」であるか「１」であるかにかかわらず、ＯＲ回路１２ａの出力が変化せず「１」を保持する。このため、Ｈｉｇｈワンショットバッファ１４ａへの入力は変化しない。
【００３２】
そののち、端子Ａが「１」から「０」に変化してもＯＲ回路１２ａの出力は変化せず「１」を保持する。この「０」信号が端子Ｂへ到達し、受信バッファ４０を介して点Ｑに接続されたＯＲ回路１２ａの端子に到達すると、ＯＲ回路１２ａの出力が「０」となる。 また、「０」がＡＮＤ回路１２ｂのいずれかの入力端子に到達すると、Ｌｏｗワンショットバッファ１４ｂへの入力が「０」に転じ、ＮチャネルＭＯＳＦＥＴ２４ａを一時的に強く駆動し、端子Ａを接地側に駆動する。このようにして、端子Ａ及び端子Ｂを，共に「０」とできる。
【００３３】
制御回路を、このようにＯＲ回路及びＡＮＤ回路により構成すると、ワンショットバッファの動作を速やかに完了させることができる。すなわち、外部信号が入力された側のワンショットバッファの動作期間内で動作が略完了するので、データ転送間隔を略動作期間まで短縮することが容易となる。  
【００３４】
図５は、比較例にかかる双方向バッファ回路のブロック図である。すなわち、本比較例は、入力された外部信号を検出し、速やかにワンショットバッファを動作可能な制御回路を有していない。第１の受信バッファ１１０の伝播遅延時間をＴ１、ワンショットバッファ１４４の動作時間をｔ１とすると、端子Ａから端子Ｂへの片方向データ転送間隔は略（ＴＤ１＋ｔ１）となる。
【００３５】
また、端子Ｂから端子Ａへの伝播遅延時間をＴ２、ワンショットバッファ１１４が動作する時間をｔ２とする。端子Ａに外部信号「１」が入力された場合、制御回路を有していない本比較例では、図４（ｆ）に破線で表すように受信バッファ１４０の出力の立ち上がりから略遅延時間ＴＤ２ののち、Ｈｉｇｈワンショットバッファ１１４が駆動を開始し端子Ａを駆動する。このため、点Ｒに信号が到達するまで略（Ｔ１＋ＴＤ２）の期間を必要とし、その後ｔ２期間はワンショットバッファ１１４が端子Ａを駆動し続ける。この期間内に端子Ａには新たな外部信号を入力することが困難である。すなわち、双方向データ転送間隔は、（Ｔ１＋ＴＤ２＋ｔ２）程度必要である。ワンショットバッファの動作時間ｔ１、ｔ２は、負荷を十分に駆動できるように設定する。従って、ＴＤ２＋ｔ２＞Ｔ２の条件が成立し、双方向データ転送間隔は、少なくとも（Ｔ１＋Ｔ２）は必要である。
【００３６】
これに対して、第２の実施形態では、端子Ｂを経由して端子Ａに信号が戻るまで待機する必要が無く、端子Ａ側のワンショットバッファ１４の動作が完了する。すなわち、端子Ａへのデータ入力可能な間隔は、Ｈｉｇｈワンショットバッファ１４ａの動作時間ｔ２程度まで短縮可能であり、高速化が容易となる。
なお、負荷条件が極端に異なる場合は少ないので、通常、ｔ１及びｔ２が大きく異なることは少い。
【００３７】
このように、本実施形態にかかる双方向バッファ回路は、信号伝送方向の切り替え信号を必要とすることなくデータ転送時間を短く保つことが可能である。切り替え信号を伝送する信号線は回路構成を複雑にし、チップサイズ及びコストの増大を生じる。他方、バッファ回路内に通信内容を解釈し、伝播方向を理解する回路を配置することも可能であるが、バッファ及び信号レベル変換などの用途に対して回路規模が大きくなりすぎ実用的ではない。論理ゲート数が少ない制御回路により信号伝送方向を素早く検出する本実施形態は、追加ハードウェアが少ないので構成が簡素であり電子機器の小型化を容易にする。
【００３８】
図６は、本発明の第３実施形態にかかる信号レベル変換回路のブロック図である。また、図７はそのタイミングチャートである。
本実施形態は、信号レベル変換手段である差動型レベルシフタを２つ備え、方向切り替え信号を用いない信号レベル変換回路として機能する。（第１の）受信バッファ１１と、出力バッファ４８と、の間に（第１の）差動型レベルシフタ２６が配置され、（第２の）受信バッファ４１と、出力バッファ１８と、の間に差動型レベルシフタ５６が配置されている。
【００３９】
端子Ａに接続される外部回路はＶｃｃＡ系電源電圧により駆動され、端子Ｂに接続される外部回路はＶｃｃＢ系電源電圧により駆動される。本実施形態の信号レベル変換回路は、異なる電源電圧であるＶｃｃＡ及びＶｃｃＢで動作する外部回路間に介挿される。この場合、電源電圧は、例えば１．１〜３．６Ｖの範囲内で選択される。
【００４０】
方向切り替え信号を備えていない信号レベル変換回路は、双方向バッファ回路と同様に、外部から一方の端子への入力信号が、一旦他方の端子へ伝送されたのち、一方の端子に戻るまでの時間が長いことが問題である。すなわち、差動型レベルシフタの動作速度が遅い上に、信号が端子間を往復する間に差動レベルシフタ２６及び５６を通過するので遅延時間が長くなる。
【００４１】
図７（ａ）のように、外部信号「１」が端子Ａに入力されるものとすると、略同時に受信バッファ１１の出力が図７（ｂ）のように「１」に転じる。しかしながら、（第１の）差動型レベルシフタ２６はその動作時間が長いので遅延時間ＴＤ３が長くなり、図７（ｃ）のようにＨｉｇｈワンショットバッファ４４ａへの入力が遅延する。
【００４２】
遅延時間ＴＤ３経過のち、外部信号「１」は端子Ｂ側のＮＡＮＤ回路４３ａのＮＡＮＤゲートの点Ｐ２に接続された端子に到達する。ＮＡＮＤ回路４３ａの出力は「１」に転じ、図７（ｃ）のように端子Ｂ側のＨｉｇｈワンショットバッファ４４ａに入力される。「１」が入力されたＨｉｇｈワンショットバッファ４４ａの出力は、図２（ｃ）のようになり、ＰチャネルＭＯＳＦＥＴ５２ａの駆動を開始する。このようにして、ＰチャネルＭＯＳＦＥＴ５２ａがオンに転じ、端子Ｂの電位をＶｃｃＢ側に一時的に強く駆動する。駆動が完了すると、ゲートがプラスに転じるので、ＰチャネルＭＯＳＦＥＴ５２ａはオフし、ドレイン側が開放となる。
【００４３】
Ｈｉｇｈワンショットバッファ４４ａにより端子Ｂが駆動され始めると、端子Ｂは「１」に向かって立ち上がり始める。端子Ｂ側の外部負荷が重いと、図７（ｄ）のように立ち上がりが緩やかとなる。端子Ｂの出力が受信バッファ４０の入力しきい値を越えると、その出力は「１」に転じる。すなわち、受信バッファ１１の出力と、受信バッファ４１の出力と、の間における信号伝播遅延時間が略Ｔ１となる。この場合、端子Ａの電源電圧がＶｃｃＡ系であっても、差動レベルシフタ２６及びＰチャネルＭＯＳＦＥＴ５２ａの電源電圧がＶｃｃＢであるので端子Ｂの信号レベルをＶｃｃＢに変換できる。
【００４４】
他方、端子Ａへの外部信号「１」は差動レベルシフタを通過せずに、短い遅延時間ＴＤ４でＮＡＮＤ回路１３ａのＯＲゲートの点Ｐ１に接続された端子に到達する。このため、ＮＡＮＤ回路１３ａの出力は「１」に転じ、図７（ｆ）のように、端子Ａ側のＨｉｇｈワンショットバッファ１４ａに「１」が入力される。なお、制御回路が無い場合には、Ｈｉｇｈワンショットバッファ１４ａの入力は図７（ｆ）の破線のように差動レベルシフタによる長い遅延時間ＴＤ５ののち、立ち上がる。このために、Ｈｉｇｈワンショットバッファ１４ａの出力が遅れる。
【００４５】
本実施形態では、例えばＰチャネルＭＯＳＦＥＴ２２ａがオンに転じ端子ＡをＶｃｃＡ電位側に一時的に強く駆動する。駆動が完了すると、ゲートはプラスとなるので、ＰチャネルＭＯＳＦＥＴ２２ａがオフとなり、ＰチャネルＭＯＳＦＥＴ２２ａのドレイン側が開放となる。端子Ｂの電源電圧がＶｃｃＢ系であっても、差動レベルシフタ５６及びＰチャネルＭＯＳＦＥＴ２２ａの電源電圧がＶｃｃＡであるので端子Ａの信号レベルをＶｃｃＡと変換できる。
【００４６】
本実施形態では、動作時間が長い差動型レベルシフタを備えた信号レベル変換回路であっても、外部信号が差動レベルシフタを通過する期間を待機することなく、ワンショットバッファの駆動を開始させることができるのでデータ転送レートを高めることが容易である。
【００４７】
このように本実施形態によれば、データ転送レートを高く保ちつつ、構成が簡素な信号レベル変換回路が提供され、携帯電子機器などの小型化を容易にする。
【００４８】
なお、本実施形態は、図３に表す第２の実施形態におけるＯＲ回路４２ａ、１２ａをＮＡＮＤ回路とし、それぞれの入力を反転させて制御回路４３ａとしている。また、図３におけるＡＮＤ回路４２ｂ、１２ｂをＮＯＲ回路とし、それぞれの入力を反転させて制御回路４３ｂとしている。すなわち、論理的には、ＯＲ回路はその入力のそれぞれを反転したＮＡＮＤ回路と等価であり、ＡＮＤ回路はその入力のそれぞれを反転したＮＯＲ回路と等価であることを利用している。
【００４９】
また、本実施形態では差動型レベルシフタ２６、５６を用いている。差動型レベルシフタは、通常の入力信号に加えてその反転信号も入力とし、これに応じて通常信号及び反転信号を出力する。一般に、ＯＲはＮＯＲの出力を反転し、ＡＮＤはＮＡＮＤの出力を反転することが多い。
【００５０】
差動型レベルシフタでは、レベルシフトの前後においてそれぞれの反転が予め備わっており、改めて反転を生成する必要がない。したがって、ＮＯＲ回路とインバータを用いなくとも予めある反転信号にＮＡＮＤ回路を追加すればＯＲ回路を生成できる。また、ＮＯＲ回路があればＡＮＤ回路を生成できる。このようにして、本実施形態はゲート数の増加を抑制しつつ、高速化が容易となる。すなわち、追加するハードウェア量に対してその効果が大きい。なお、レベルシフタは差動型に限定されないが、差動型とすると上記のように構成が容易となる。 
【００５１】
第１乃至第３の実施形態において、外部信号が端子Ａに入力されるものとしたが、もちろん端子Ｂに入力されてもよい。   
【００５２】
以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら本発明は、これらの実施形態に限定されない。本発明を構成する制御回路、ワンショットバッファ、受信バッファ、出力バッファ、レベルシフタ、遅延回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路、ＮＡＮＤ回路、ＭＯＳＦＥＴの配置、導電型、サイズなどに関して当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態にかかる双方向バッファ回路を表すブロック図
【図２】ワンショットバッファの一例を表す図
【図３】第２の実施形態にかかる双方向バッファ回路のブロック図
【図４】第２の実施形態の動作を説明するタイミングチャート
【図５】比較例にかかる双方向バッファ回路のブロック図
【図６】第３の実施形態にかかる信号レベル変換回路のブロック図
【図７】第３の実施形態の動作を説明するタイミングチャート
【符号の説明】
【００５４】
１０、１１  （第１の）受信バッファ、１２  （第２の）制御回路、１４  （第２の）ワンショットバッファ、１８  （第２の）出力バッファ、２２  （第２の）スイッチング素子、２６  （第１の）差動型レベルシフタ、４０、４１  （第２の）受信バッファ、４２  （第１の）制御回路、４４  （第１の）ワンショットバッファ、４８  （第１の）出力バッファ、５２  （第１の）スイッチング素子、５６  （第２の）差動型レベルシフタ、Ａ  （第１の）端子、Ｂ  （第２の）端子、Ｇ１  第１の制御信号、Ｇ２  第２の制御信号 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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