(57)【要約】【課題】  厚さの異なる複数のゲート絶縁膜を形成する際の信頼性の低下を抑制する。【解決手段】  半導体基板の表面の第１の領域及び第２の領域に、酸化物絶縁材料からなる第１の絶縁膜を形成する。前記第１の領域上の前記第１の絶縁膜をマスクパターンで覆い、前記第２の領域上の前記第１の絶縁膜を除去する。前記マスクパターンを除去する。前記マスクパターンの除去後、前記第１の領域上を前記第１の絶縁膜を、酸素を含む雰囲気中において、例えば温度６００℃以下の温度でアニールする。前記第２の領域上に、前記第１の絶縁膜よりも薄い第２の絶縁膜を形成する。前記第１の領域及び第２の領域に、それぞれ前記第１の絶縁膜及び第２の絶縁膜をゲート絶縁膜とするＭＯＳトランジスタを形成する。【選択図】  図１−２
2009111021.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域及び第２の領域に、酸化物絶縁材料からなる第１の絶縁膜を形成する工程と、
前記第１の領域上の前記第１の絶縁膜をマスクパターンで覆い、前記第２の領域上の前記第１の絶縁膜を除去する工程と、
前記マスクパターンを除去する工程と、
前記マスクパターンの除去後、前記第１の領域上の前記第１の絶縁膜を、酸化雰囲気中においてアニールする工程と、
前記第２の領域上に、前記第１の絶縁膜よりも薄い第２の絶縁膜を形成する工程と
前記第１の領域上に第１のゲート電極を形成し、前記第２の領域上に、第２のゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記アニールは、４５０℃以上で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アニールは、６００℃以下で行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アニールは、前記半導体基板の前記第２の領域に形成される酸化物膜の厚さが０．３ｎｍ以下になる条件で行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜を形成する工程は、前記アニールの温度よりも高く、かつ前記アニールのアニール時間よりも短い条件で、前記半導体基板の第２の領域の表層部を酸化する工程を含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にゲート絶縁膜の膜厚の異なる複数のＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路素子（ＬＳＩ）の高速化及び高集積化を進めるために、スケーリング則に従ってＭＯＳトランジスタの微細化が進んできた。ＭＯＳトランジスタの縦方向と横方向との寸法を同時に縮小することにより、ＭＯＳトランジスタの特性を正常に維持し、性能の向上が図られてきた。次世代ＭＯＳトランジスタでは、酸化シリコン膜からなるゲート絶縁膜の厚さを２ｎｍ以下にすることが要求されている。
【０００３】
システムＬＳＩには、高速演算を行う演算回路や、外部との電気信号の送受信を行う入出力回路等、種々の機能が搭載される。これらの機能を実現するＭＯＳトランジスタの動作電圧は、その機能によって異なる。ＭＯＳトランジスタのゲート絶縁膜の膜厚の好適値は、その動作電圧に依存する。このため、１枚の基板上に、膜厚の異なる複数のゲート絶縁膜が形成される（特許文献１〜４参照）。比較的高い電圧で動作する入出力回路部のＭＯＳトランジスタのゲート絶縁膜は、高速演算を行う演算回路部のＭＯＳトランジスタのゲート絶縁膜よりも厚く設定される。
【０００４】
【特許文献１】特開２００１−１５６１２号公報
【特許文献２】特開２００４−１８６５５１号公報
【特許文献３】特開２００６−７３７９６号公報
【特許文献４】特許第３６２１３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＬＳＩの高速化及び微細化が進み、ＭＯＳトランジスタのゲート絶縁膜がますます薄くされている。ゲート絶縁膜が薄くなると、ゲート絶縁膜中の微細な欠陥が、トランジスタの信頼性に大きな影響を与えるようになる。１枚の基板上に膜厚の異なる複数のゲート絶縁膜を形成する場合、通常、厚いゲート絶縁膜を形成した後、薄いゲート絶縁膜を形成する前に、リソグラフィ工程やエッチング工程が実行される。このため、厚いゲート絶縁膜がダメージを受けやすい。このダメージが、ＭＯＳトランジスタの信頼性の低下の要因になる。
【０００６】
以下に説明する半導体装置の製造方法は、厚さの異なる複数のゲート絶縁膜を形成する際の信頼性の低下を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための半導体装置の製造方法は、
半導体基板の表面の第１の領域及び第２の領域に、酸化物絶縁材料からなる第１の絶縁膜を形成する工程と、
前記第１の領域上の前記第１の絶縁膜をマスクパターンで覆い、前記第２の領域上の前記第１の絶縁膜を除去する工程と、
前記マスクパターンを除去する工程と、
前記マスクパターンの除去後、前記第１の領域上を前記第１の絶縁膜を、酸素を含む雰囲気中において、温度６００℃以下の温度でアニールする工程と、
前記第２の領域上に、前記第１の絶縁膜よりも薄い第２の絶縁膜を形成する工程と
前記第１の領域及び第２の領域に、それぞれ前記第１の絶縁膜及び第２の絶縁膜をゲート絶縁膜とするＭＯＳトランジスタを形成する工程と
を有する。
【発明の効果】
【０００８】
第１の絶縁膜中の欠陥が、アニールにより消滅または減少する。これにより、第１の絶縁膜の信頼性を高めることができる。
【発明を実施するための最良の形態】
【０００９】
図１Ａ〜図１Ｋを参照して、実施例による半導体装置の製造方法について説明する。
【００１０】
図１Ａに示すように、シリコン（Ｓｉ）からなる半導体基板１０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）等により、酸化シリコンからなる素子分離絶縁膜１１を形成する。素子分離絶縁膜１１により複数の活性領域が画定される。例えば、入出力回路部に第１の活性領域１２が画定され、演算回路部に第２の活性領域１３が画定される。後述するように、第１の活性領域１２には、相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタが形成され、第２の活性領域１３には、相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタが形成される。
【００１１】
第１の活性領域１２及び第２の活性領域１３の表層部にｐ型不純物を注入することにより、それぞれｐ型ウェル１４及び１５を形成する。なお、必要に応じて、第１及び第２の活性領域１２及び１３の表層部に、閾値調整のためのチャネル注入を行う。
【００１２】
図１Ｂに示すように、第１及び第２の活性領域１２及び１３の表層部を、酸素雰囲気中で熱酸化することにより、例えば厚さ２．０〜１０ｎｍの酸化シリコンからなる第１の絶縁膜１６を形成する。酸化温度は、例えば７００℃〜８００℃とする。なお、第１の絶縁膜１６は、酸化シリコン以外の酸化物絶縁材料、例えば酸窒化シリコン等で形成してもよい。
【００１３】
図１Ｃに示すように、第１の活性領域１２上の第１の絶縁膜１６を、レジストパターン１８で覆う。第２の活性領域１３上の第１の絶縁膜１６は露出している。
【００１４】
図１Ｄに示すように、レジストパターン１８をエッチングマスクとして、第２の活性領域１３の表面に形成されている第１の絶縁膜１６を、例えば希フッ酸を用いて除去する。これにより、第２の活性領域１３の表面に、シリコンが露出する。
【００１５】
図１Ｅに示すように、レジストパターン１８を除去する。レジストパターンの除去は、例えば硫酸過酸化水素水とアンモニア過酸化水素水とを混合溶液を用いて行う。なお、酸素プラズマを用いて除去してもよいし、プラズマ処理と薬液処理とを組み合わせてもよい。レジストパターン１８を除去するときに、第１の活性領域１２上の第１の絶縁膜１６がダメージを受け、欠陥１７が導入される。
【００１６】
図１Ｆに示すように、酸化雰囲気中でアニールを行う。アニール温度は４５０〜６００℃、圧力は常圧、アニール時間は２０分〜１時間とする。本実施例では、酸化雰囲気として酸素ガスを用いた。アニール雰囲気は、酸素ガスのみとしてもよいし、酸素ガスに、窒素ガスまたはアルゴンを添加してもよい。窒素ガスまたはアルゴンを添加する場合、酸素分圧比を１％〜１００％の範囲内とする。また、酸素ガス以外にも、ＮＯ２、ＮＯ、ＣＯ２等の酸化ガスを用いることも可能である。この低温酸素アニールにより、第１の絶縁膜１２の欠陥１７が消滅または減少する。
【００１７】
図１Ｇに示すように、第２の活性領域１３の表面に、酸窒化シリコンからなる厚さ約１．０〜２．０ｎｍの第２の絶縁膜１９を形成する。第２の絶縁膜１９は、例えば、減圧酸化雰囲気中で基板温度を８００〜９００℃として、第２の活性領域１３の表層部を熱酸化した後、窒素プラズマを用いて窒化し、さらに酸素と窒素との混合雰囲気中でアニールすることにより形成することができる。この窒化処理時に、第１の絶縁膜１２の表層部も窒化される。なお、第２の絶縁膜１９として、熱酸化により形成した酸化シリコン膜を用いてもよい。
【００１８】
図１Ｈに示すように、基板全面上に、多結晶シリコンからなるゲート電極膜２０を化学気相成長（ＣＶＤ）により堆積させる。
【００１９】
図１Ｉに示すように、ゲート電極膜２０をパターニングすることにより、第１のゲート電極２１及び第２のゲート電極２２を形成する。第１のゲート電極２１及び第２のゲート電極２２は、平面図において、それぞれ第１の活性領域１２及び第２の活性領域１３と交差するように配置される。
【００２０】
第１のゲート電極２１及び第２のゲート電極２２をマスクとして、第１の活性領域１２及び第２の活性領域１３の表層部にｎ型不純物を注入することにより、ソース及びドレインのエクステンション部３０及び３１を形成する。なお、入出力回路部のＭＯＳトランジスタと、演算回路部のＭＯＳトランジスタとのエクステンション部への不純物注入は、両者に求められる最適な条件を満たすように、別々に行ってもよい。
【００２１】
図１Ｊに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、酸化シリコンからなるサイドウォールスペーサ２５を形成する。
【００２２】
図１Ｋに示すように、第１のゲート電極２１、第２のゲート電極２２、及びサイドウォールスペーサ２５をマスクとして、第１の活性領域１２及び第２の活性領域１３の表層部にｎ型不純物を注入することにより、ソース３４及びドレイン３５を形成する。このとき、第１のゲート電極２１及び第２のゲート電極２２にもｎ型不純物が注入される。これらのイオン注入後、不純物を活性化させるためのアニールを行う。
【００２３】
上記実施例による方法では、図１Ｆに示した低温酸素アニール工程で、酸素雰囲気中でアニールを行うことにより、第１の絶縁膜１６が受けたダメージを回復させ、欠陥１７を消滅または減少させている。このため、第１の絶縁膜１６の信頼性を高めることができる。
【００２４】
図２を参照して、信頼性向上の実験結果について説明する。図２は、誘電体膜経時破壊（ＴＤＤＢ）評価結果をワイブルプロットしたグラフである。横軸は経過時間を対数目盛りで表し、縦軸は、累積破壊発生率をＦをしたとき、Ｌｎ（−Ｌｎ（１−Ｆ））を表す。ここで、「Ｌｎ」は、自然対数を意味する。図中の実線及び破線は、それぞれ低温酸素アニールを行った試料及び低温酸素アニールを行わなかった試料の評価結果を示す。
【００２５】
いずれの試料においても、酸化シリコン膜の厚さは３ｎｍであり、下記の条件で成膜した。
・酸化温度  ７５０℃
・圧力  常圧
・酸化雰囲気  Ｏ２
成膜後、酸化シリコン膜上にレジスト膜を形成し、硫酸過酸化水素水とアンモニア過酸化水素水との混合液でレジスト膜を除去した。
【００２６】
レジスト膜除去後の低温酸化アニールの条件は、下記の通りである。
・温度  ５５０℃
・雰囲気  Ｏ２
・圧力  常圧
・アニール時間  ３０分
ＴＤＤＢ評価試験は、基板温度１５０℃、ストレス電圧２．３Ｖで行い、リーク電流が急激に増加した時点を、誘電体破壊（ハードブレイクダウン）が発生した時点とした。
【００２７】
経時劣化のみの要因で誘電体膜破壊が生じる場合には、理想的には、ワイブルプロットは、ほぼ直線に沿う。ところが、低温酸素アニールを行わなかった試料に、直線から大きく外れたものが現れている。これは、誘電体膜に内在する欠陥等に起因する偶発的な故障が発生したことを意味する。この評価結果からわかるように、低温酸素アニールを行うことにより、酸化シリコン膜のダメージを回復させ、信頼性向上を図ることができる。
【００２８】
低温酸素アニールを行う際には、図１Ｆに示したように、第２の活性領域１３にシリコンが露出している。アニール温度が高過ぎると、第２の活性領域１３の表面に、ゲート絶縁膜に求められる所望の厚さよりも厚い酸化シリコン膜が形成されてしまう。低温酸素アニールは、露出したシリコン表面に形成される酸化シリコン膜の厚さが、高々自然酸化膜の厚さ程度、具体的には０．３ｎｍ以下になる条件で行うことが好ましい。さらに、既に形成されている第１の絶縁膜１６の厚さが増加しない条件で行うことが好ましい。これらの要請を満たすために、アニール温度を６００℃以下とすることが好ましい。
【００２９】
低温酸素アニール時間が長過ぎても、同様の不都合が生じ得る。このため、低温酸素アニール時間を１時間以下とすることが好ましい。
【００３０】
また、低温酸素アニールは、第１の絶縁膜１６が受けたダメージを回復させることができる条件で行う必要がある。このため、アニール温度を４５０℃以上とすることが好ましい。また、アニール時間を１分以上とすることが好ましく、２０分以上とすることがより好ましい。
【００３１】
上記実施例では、図１Ｇに示した工程で、第２の絶縁膜１９を形成する際に、第１の絶縁膜１６が酸化性雰囲気中で加熱される。ところが、第２の絶縁膜１９の形成は、ラピッドサーマルアニール（ＲＴＡ）等で行われるため、高温に維持される時間は、高々３０秒程度である。このような短い時間では、第１の絶縁膜１２のダメージを十分回復させることはできない。
【００３２】
低温酸素アニールは、露出したシリコン表面には、自然酸化膜の厚さ程度の酸化膜しか形成されないが、既に形成されている酸化シリコン膜のダメージを回復させることができる条件で行われる。すなわち、酸化シリコン膜の形成のための熱処理に比べて、温度が低く、かつ時間が長いという特徴を有する。
【００３３】
上記実施例では、ｎチャネルＭＯＳトランジスタの形成を例にとって説明を行ったが、ｐチャネルＭＯＳトランジスタを形成する場合にも、低温酸素アニールの効果が得られる。また、上記実施例では、厚さの異なるゲート絶縁膜を有する２種類のＭＯＳトランジスタを作製したが、ゲート絶縁膜の厚さが異なる３種類以上のＭＯＳトランジスタを作製する際にも、低温酸素アニールが有効である。この場合には、２番目に薄いゲート絶縁膜を形成した後、最も薄いゲート絶縁膜を形成する前に、１回の低温酸素アニールを行ってもよいし、製造途中に複数回の低温酸素アニールを行ってもよい。
【００３４】
上記実施例では、シリコンからなる半導体基板１０を用いたが、その他の半導体からなる基板を用いてもよい。例えば、ＳｉとＧｅとを含む半導体基板を用いてもよい。
【００３５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００３６】
【図１−１】実施例による半導体装置の製造方法の途中段階における装置の断面図（その１）である。
【図１−２】実施例による半導体装置の製造方法の途中段階における装置の断面図（その２）である。
【図１−３】実施例による半導体装置の製造方法の途中段階における装置の断面図（その３）及び実施例による製造方法で作製した半導体装置の断面図である。
【図２】実施例及び比較例による方法で作製した試料のＴＤＤＢ評価試験の結果をワイブルプロットしたグラフである。
【符号の説明】
【００３７】
１０  半導体装置
１１  素子分離絶縁膜
１２  第１の活性領域
１３  第２の活性領域
１４、１５  ウェル
１６  第１の絶縁膜
１７  欠陥
１８  レジストパターン
１９  第２の絶縁膜
２０  ゲート電極膜
２１  第１のゲート電極
２２  第２のゲート電極
２５  サイドウォールスペーサ
３０、３１  エクステンション部
３４、３５  ソース及びドレイン
【図１−１】
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【図１−２】
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【図１−３】
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【図２】
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