(57)【要約】【課題】ＣＭＯＳ半導体集積回路において、パリティ検査等の高速化のために排他的論理和の多段接続回路を高速化する。【解決手段】２入力排他的論理和が２段以上連続する部分の各々の排他的論理和を相補入出力排他的論理和、すなわち２組の相補信号入力と１組の相補信号出力を有するものとして実現し、かつ正と負の前記相補信号出力を生成するために各々１個ずつのＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートまたはＯＡＩ２２論理ゲートすなわちＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートを用いることで、排他的論理和１段あたりのゲート段数を削減し高速化する。【選択図】図２
2009296321.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ論理ゲートの組合せで構成される論理回路であって、２入力排他的論理和の多段接続に相当する論理機能を有するものにおいて、
前記２入力排他的論理和の多段接続における途中の連続する２段以上の前記２入力排他的論理和の各々が、２組の相補信号入力と１組の相補信号出力を有する相補入出力排他的論理和の構造を有し、かつ前記相補入出力排他的論理和が前記相補信号出力の正および負出力を生成するために各々ただ１個のＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートまたはＯＡＩ２２論理ゲートすなわちＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートを用いる構造をとることにより、前記連続する２段以上の２入力排他的論理和におけるゲート接続段数を削減し動作の高速化を図った論理回路。
【請求項２】
ＡＯＩ２２論理ゲートまたはＯＡＩ２２論理ゲートの負荷遅延が大きい場合に、ＡＯＩ２２論理ゲートおよびＯＡＩ２２論理ゲートに代えてＡＯ２２論理ゲートすなわちＡＮＤ−ＯＲ複合論理ゲートまたはＯＡ２２論理ゲートすなわちＯＲ−ＡＮＤ複合論理ゲートを用いた請求項１記載の論理回路。
【請求項３】
ＡＯ２２論路ゲートの内部構造が３個のＮＡＮＤ２論理ゲートの相互接続で構成された請求項２記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳ論理ゲートで構成される論理回路に関連し、とくに排他的論理和の多段接続の動作を高速化する論理回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ論理ゲートで構成される論理回路はデジタル半導体集積回路のもっとも一般的な実現手段である。２入力排他的論理和の多段接続構造は、パリティ生成、パリティ検査、ビット誤り訂正などに多用される論理回路であり、半導体集積回路の動作周波数の上昇にともなって回路動作の高速化が求められるようになっている。図１５および図１６の右側は、２入力排他的論理和ＸＯＲ２の回路記号である。図１８は、６４入力１出力のＸＯＲツリー回路であり、パリティ生成、パリティ検査にごく普通に使われるものである。図１８の破線で囲った内側は、ＸＯＲ２が直列に４段接続された部分回路となっている。
【０００３】
ＸＯＲ２論理ゲートを構成する第一の一般的方法は、図１５の左側に示すように、ＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートが１個とその入力に２個のＮＯＴゲートを配するものである。同図中に論理式も示す。またＸＯＲ２論理ゲートを構成する第二の一般的方法は、図１６の左側に示すように、ＡＯＩ２１論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートと２入力ＮＯＲゲートＮＯＲ２によるものである。同図中に対応する論理式を示す。論理回路および論理式の一般的解説は下記文献に詳述されている。
【非特許文献１】田丸啓吉著「論理回路の基礎」工学図書  １９８９年
【０００４】
図１５および図１６の構成によるＸＯＲ２は、いずれも論理ゲート２段の内部構成を有している。ここで各論理ゲートはＣＭＯＳ論理ゲートであり、入力端子と出力端子とは電気的に絶縁されたものを想定している。これはすなわち、トランスミッションゲートで構成され入力端子と出力端子とのあいだに電流経路を有するものは想定していないという意味である。前記の電流経路を有する構成は増幅作用を持たずしばしば電気的特性に問題を生ずるためである。図１１はＡＯＩ２２論理ゲートの回路記号と、それに対応するトランジスタレベルの回路図である。図から明らかなように、入力端子Ａ０、Ａ１、Ｂ０、Ｂ１はトランジスタのゲートのみに接続し、出力端子ＸＮとのあいだに直接の電流経路を持たない。
【０００５】
図１５または図１６の構成によるＸＯＲ２の多段接続回路では、ＸＯＲ２の段数に対して丁度２倍の論理ゲートが多段接続されることになる。回路の動作速度は、大雑把に言って論理ゲートの多段接続段数に反比例するため、高速動作させるためには、論理ゲートの多段接続段数を減らすことが必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
パリティ検査回路やビット誤り訂正回路にはＸＯＲ２の多段接続回路がかならず出現し、デジタル半導体集積回路の動作周波数の向上にともなって、前記ＸＯＲ２の多段接続回路の高速化が求められている。
図１５または図１６の構成によるＸＯＲ２の多段接続回路では、ＸＯＲ２の段数に対して丁度２倍の論理ゲートが多段接続されることになるため、高速化にあたっては、論理ゲートの多段接続段数を半減させることのできる回路構成を案出することが課題である。
【課題を解決するための手段】
【０００７】
課題を解決するための手段について述べる。
ＣＭＯＳ論理ゲートの組合せで構成される論理回路であって、２入力排他的論理和の多段接続に相当する論理機能を有するものにおいて、連続する２段以上の２入力排他的論理和の多段接続回路を対象に以下の構造を持たせる。すなわち前記２入力排他的論理和として、通常の２入力１出力の排他的論理和に代えて、２組の相補信号入力と１組の相補信号出力を有する相補入出力排他的論理和１を用い、それを多段接続する。さらに、前記相補入出力排他的論理和１が前記相補信号出力の正出力Ｙおよび負出力ＹＮを生成するために各々ただ１個のＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートまたはＯＡＩ２２論理ゲートすなわちＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートを用いる構造をとることにより、前記連続する２段以上の２入力排他的論理和におけるゲート接続段数を削減し動作の高速化を図る。
【発明の効果】
【０００８】
本発明によれば、２入力排他的論理和の多段接続回路を高速化することができ、パリティ検査やビット誤り訂正を必要とする論理回路およびそれらを含む半導体集積回路の動作速度向上に有効である。
【発明を実施するための最良の形態】
【０００９】
ＣＭＯＳ論理ゲートの組合せで構成される論理回路であって、２入力排他的論理和の多段接続に相当する論理機能を有するものを対象とする。
前記２入力排他的論理和の多段接続における途中の連続する２段以上の前記２入力排他的論理和の各々が、２組の相補信号入力と１組の相補信号出力を有する相補入出力排他的論理和１の構造を有し、かつ前記相補入出力排他的論理和１が前記相補信号出力の正出力Ｙおよび負出力ＹＮを生成するために各々ただ１個のＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートまたはＯＡＩ２２論理ゲートすなわちＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートを用いる構造をとることにより、前記連続する２段以上の２入力排他的論理和におけるゲート接続段数を削減し動作の高速化を図る。
【００１０】
以上の実施の形態に関し、図１から図５および図１１、図１２、図１７、図１８を用いて説明する。図１は相補入出力排他的論理和１が２段接続された形態を示す。図１は例えば図１７のような２入力排他的論理和の多段接続のうち破線で囲まれた２段分の機能を実現する回路に相当する。図１７のような２入力排他的論理和の多段接続は、例えば図１８に示すツリー状ＸＯＲ２回路の一部として出現するものであり、図１８の破線で囲まれた内側がその事例である。図１の相補入出力排他的論理和１は、第一の入力Ａとその否定入力ＡＮ、第二の入力Ｂとその否定入力ＢＮ、第一の出力Ｙとその否定出力ＹＮの６個の端子を有する。出力Ｙは入力Ａおよび入力Ｂの排他的論理和となっており、その論理式は図１に示すとおりである。相補入出力排他的論理和１は、入力Ａ、Ｂとそれらの否定入力ＡＮ、ＢＮを備えているため、出力Ｙを生成するためにただ１個の論理ゲートＡＯＩ２２またはＯＡＩ２２を用いることで足りる。出力ＹＮの生成についても同様である。ここで論理ゲートＡＯＩ２２はＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートであり、回路記号、トランジスタレベルの回路図および論理式は図１１のとおりである。また論理ゲートＯＡＩ２２はＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートであり、回路記号、トランジスタレベルの回路図および論理式は図１２のとおりである。
【００１１】
図２は、相補入出力排他的論理和１を２個のＡＯＩ２２論理ゲートで実現したものであり、出力Ｙの生成に１個のＡＯＩ２２論理ゲートを用い、出力ＹＮの生成にも１個のＡＯＩ２２論理ゲートを用いている。同図中に対応する論理式も示す。図３は、相補入出力排他的論理和１を２個のＯＡＩ２２論理ゲートで実現したものであり、出力Ｙの生成に１個のＯＡＩ２２論理ゲートを用い、出力ＹＮの生成にも１個のＯＡＩ２２論理ゲートを用いている。同図中に対応する論理式も示す。さらに図４および図５は、相補入出力排他的論理和１を１個のＡＯＩ２２論理ゲートと１個のＯＡＩ２２論理ゲートで実現したものであり、図４と図５では出力ＹおよびＹＮの生成に用いる論理ゲートの種類が逆となっている。それぞれの図中に対応する論理式も示す。相補入出力排他的論理和１は、入力Ａ、Ｂとそれらの否定入力ＡＮ、ＢＮを備えているため、ＡＯＩ２２論理ゲートおよびＯＡＩ２２論理ゲートのいずれを用いても、入力結線の変更のみによって出力Ｙおよび出力ＹＮのいずれをも生成することができる。それらは図２から図５により明らかである。
以上のことから、図１に示す相補入出力排他的論理和１の２段接続回路は、ＡＯＩ２２論理ゲートまたはＯＡＩ２２論理ゲートの２段接続で実現できることが明らかであり、図１５または図１６による従来型のＸＯＲ２を２段接続した場合に比べて、論理ゲートの多段接続段数を半減することができ、回路動作の高速化を実現した。
【実施例１】
【００１２】
ＡＯＩ２２論理ゲートまたはＯＡＩ２２論理ゲートの負荷遅延が大きい場合には、ＡＯＩ２２論理ゲートおよびＯＡＩ２２論理ゲートに代えてＡＯ２２論理ゲートすなわちＡＮＤ−ＯＲ複合論理ゲートまたはＯＡ２２論理ゲートすなわちＯＲ−ＡＮＤ複合論理ゲートを用いて請求項１記載の論理回路を構成することで負荷遅延短縮に効果のある場合がある。
ＡＯＩ２２論理ゲートおよびＯＡＩ２２論理ゲートは、図１１および図１２のトランジスタレベルの回路図に示すとおり、２個直列に接続されたＭＯＳトランジスタで出力負荷を駆動する。このため負荷容量の増加に対する出力遅延増加の割合が大きい。これらの論理ゲートを高容量負荷状態、すなわち論理ゲート間接続配線容量の大きい状態で使用すると大きな信号伝播遅延を生じることがあるため、そのような場合には出力負荷容量の増加に対する出力遅延増加の割合が小さい論理ゲートを用いることで遅延短縮が可能である。すなわちＡＯＩ２２論理ゲートおよびＯＡＩ２２論理ゲートに代えてＡＯ２２論理ゲートまたはＯＡ２２論理ゲートを用いると遅延短縮に効果的な場合がある。
【００１３】
図６は、相補入出力排他的論理和１を２個のＡＯ２２論理ゲートで実現したものであり、同図中に対応する論理式も示す。図７は、相補入出力排他的論理和１を２個のＯＡ２２論理ゲートで実現したものであり、同図中に対応する論理式も示す。さらに図８および図９は、相補入出力排他的論理和１を１個のＡＯ２２論理ゲートと１個のＯＡ２２論理ゲートで実現したものであり、それぞれの図中に対応する論理式も示す。相補入出力排他的論理和１は、入力Ａ、Ｂとそれらの否定入力ＡＮ、ＢＮを備えているため、ＡＯ２２論理ゲートおよびＯＡ２２論理ゲートのいずれを用いても、入力結線の変更のみによって出力Ｙおよび出力ＹＮのいずれをも生成することができる。それらは図６から図９により明らかである。図６から図９に示した相補入出力排他的論理和１を用いて図１に示す相補入出力排他的論理和１の２段接続回路を構成することができる。
なお、論理ゲート間接続配線容量の大きい状態とは論理ゲート間接続配線長が何らかの理由で長くなっている状態であり、このような場合に図１５および図１６に示した従来型のＸＯＲ２論理ゲートを使用すると、それら従来型のＸＯＲ２論理ゲートの出力段にはＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートを使用しているために大きな出力遅延を生ずるものである。
【実施例２】
【００１４】
ＡＯ２２論路ゲートの内部構造を３個のＮＡＮＤ２論理ゲートの相互接続で構成して請求項２記載の論理回路を実現することができる。
２入力ＮＡＮＤゲートＮＡＮＤ２は、ＮＯＴ以外の論理ゲートのなかでもっとも高速なものである。図１０に示すように３個のＮＡＮＤ２を用いてＡＯ２２論理ゲートを実現することができる。この実現方法を用いると、内部遅延も負荷遅延も小さめに抑えた遅延特性の良いＡＯ２２が得られる。図６のＡＯ２２として図１０の回路を用いることにより、内部遅延も負荷遅延も小さめに抑えた遅延特性の良い相補入出力排他的論理和１が実現でき、さらにそれを２段接続して図１の回路を実現することができる。
図１０のＡＯ２２は内部がＮＡＮＤ２の２段構成であるため、これで相補入出力排他的論理和１を構成した場合のゲート段数は２段相当となり、一見すると図１５および図１６に示した従来型ＸＯＲ２の内部ゲート段数２段と変わらないように見え、遅延短縮の効果に疑問が残るかもしれない。しかしながら、ＮＡＮＤ２は負荷容量の増加に対する出力遅延増加の割合がＡＮＤ−ＯＲ−ＮＯＴ複合ゲート（図１５および図１６のＸＯＲ２の出力段に使用）に比べて十分に小さいために、論理ゲート間接続配線容量の大きい状態で使用するならば、図１０のＡＯ２２を用いて相補入出力排他的論理和１を構成しそれを多段接続する方が、図１５または図１６の従来型ＸＯＲ２を多段接続するよりも短い遅延時間が得られる。
【００１５】
図１は、図１７のような２入力排他的論理和の多段接続のうち破線で囲まれた２段分の機能を実現する回路に相当するものであった。一方例えば図１８のＸＯＲツリーのもっとも入力寄りのＸＯＲ２では、入力として相補信号が用意されていないため、図１５または図１６に示す従来型のＸＯＲ２と、それらに類似のＸＮＯＲ２を用いて相補出力ＹおよびＹＮを生成するか、あるいは相補入出力排他的論理和１の前段にＮＯＴゲートを２個配置して相補入力を生成する必要がある。
一方例えば図１８のＸＯＲツリーの出力段のＸＯＲ２では、否定出力のＹＮが不要であるため、通常の相補入出力排他的論理和１からＹＮを生成する論理ゲートを除いて使用すればよいことになる。
【産業上の利用可能性】
【００１６】
本発明は、ＣＭＯＳ半導体集積回路のうち、パリティ生成、パリティ検査、ビット誤り訂正回路を搭載するものに関して、それらの動作速度を向上させる手段として有効である。
【図面の簡単な説明】
【００１７】
【図１】本発明による論理回路の構成図である。（実施の形態の一部）
【図２】本発明による論理回路の構成図である。（実施の形態の一部）
【図３】本発明による論理回路の構成図である。（実施の形態の一部）
【図４】本発明による論理回路の構成図である。（実施の形態の一部）
【図５】本発明による論理回路の構成図である。（実施の形態の一部）
【図６】本発明による論理回路の構成図である。（実施例１）
【図７】本発明による論理回路の構成図である。（実施例１）
【図８】本発明による論理回路の構成図である。（実施例１）
【図９】本発明による論理回路の構成図である。（実施例１）
【図１０】本発明による論理回路の構成図である。（実施例２）
【図１１】論理ゲートの論理記号と回路図と論理式である。
【図１２】論理ゲートの論理記号と回路図と論理式である。
【図１３】論理ゲートの論理記号と論理式である。
【図１４】論理ゲートの論理記号と論理式である。
【図１５】従来技術による論理ゲートの回路図と回路記号である。
【図１６】従来技術による論理ゲートの回路図と回路記号である。
【図１７】論理回路の事例である。
【図１８】論理回路の事例である。
【符号の説明】
【００１８】
１  相補入出力排他的論理和
【図１】
2009296321.tif 000003
【図２】
2009296321.tif 000004
【図３】
2009296321.tif 000005
【図４】
2009296321.tif 000006
【図５】
2009296321.tif 000007
【図６】
2009296321.tif 000008
【図７】
2009296321.tif 000009
【図８】
2009296321.tif 000010
【図９】
2009296321.tif 000011
【図１０】
2009296321.tif 000012
【図１１】
2009296321.tif 000013
【図１２】
2009296321.tif 000014
【図１３】
2009296321.tif 000015
【図１４】
2009296321.tif 000016
【図１５】
2009296321.tif 000017
【図１６】
2009296321.tif 000018
【図１７】
2009296321.tif 000019
【図１８】
2009296321.tif 000020