(57)【要約】【課題】低電源電圧でも所定の基準電圧を生成する。【解決手段】バンドギャップリファレンス回路３０には、増幅部３１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４のドレインから基準電圧Ｖｂｇｒが出力される。増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレインと低電位側電源Ｖｓｓの間に設けられた抵抗Ｒ１及びＲ２で抵抗分割された帰還電圧Ｖａが、コンパレータＣＭＰ１の入力側の（−）ポートに出力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のドレインと低電位側電源Ｖｓｓの間に設けられた抵抗Ｒ４及びＲ５で抵抗分割された帰還電圧Ｖｂが、コンパレータＣＭＰ１の（＋）ポートに出力される。【選択図】図１
2009098802.tif 000002
【特許請求の範囲】
【請求項１】
ソースが高電位側電源に接続される第１のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続される第２のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
アノードが前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続された第１のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、
一端が前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続された第３の抵抗と、
前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、
アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第１及び第２の帰還電圧が入力される第１のコンパレータと、
を具備し、前記第１のコンパレータから出力された信号が増幅され、増幅された信号が前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに入力されることを特徴とする基準電圧発生回路。
【請求項２】
ソースが前記高電位側電源に接続され、ゲートに第１の制御電圧が入力される第４のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ドレインが前記第４のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレイン及び前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第２のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
を有し、
前記第１のコンパレータは、ソースが前記高電位側電源に接続され、ゲートに前記第１の制御電圧が入力される第５のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記第５のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の帰還電圧が入力され、ドレインが前記第２のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続される第６のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記第５のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の帰還電圧が入力され、前記第６のＰｃｈ  絶縁ゲート型電界効果トランジスタと差動対をなす第７のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第６のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第３のＮｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第７のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレイン及び前記第３のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第４のＮｃｈ  絶縁ゲート型電界効果トランジスタとを有することを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
ソースが高電位側電源に接続される第１のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続される第２のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
アノードが前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続された第１のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、
一端が前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続された第３の抵抗と、
前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、
アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第１及び第２の帰還電圧が入力され、第１の制御信号が入力され、比較増幅した信号を出力する第１のコンパレータと、前記第１のコンパレータの出力信号が入力され、前記第１の制御信号が入力され、前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに増幅信号を出力する第１の増幅手段とを有する第１の増幅部と、
前記第１及び第２の帰還電圧が入力され、第２の制御信号が入力され、比較増幅した信号を出力する第２のコンパレータと、前記第２のコンパレータの出力信号が入力され、前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに増幅信号を出力する第２の増幅手段とを有し、前記第１の増幅部とでＲａｉｌ−ｔｏ―Ｒａｉｌ動作する第２の増幅部と、
を具備することを特徴とする基準電圧発生回路。
【請求項４】
ソースが高電位側電源に接続される第１のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続される第２のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
アノードが前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続された第１のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、
一端が前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続された第３の抵抗と、
前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、
アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第１及び第２の帰還電圧が入力され、第１の制御信号が入力され、比較増幅した信号を出力する第１のコンパレータと、前記第１のコンパレータの出力信号が入力され、前記第１の制御信号が入力され、前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに増幅信号を出力する第１の増幅手段とを有する第１の増幅部と、
前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインから出力される第３の帰還電圧と、前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインから出力される第４の帰還電圧とが入力され、第２の制御信号が入力され、比較増幅した信号を出力する第２のコンパレータと、前記第２のコンパレータの出力信号が入力され、前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに増幅信号を出力する第２の増幅手段とを有し、前記第１の増幅部とでＲａｉｌ−ｔｏ―Ｒａｉｌ動作する第２の増幅部と、
を具備することを特徴とする基準電圧発生回路。
【請求項５】
ソースが前記高電位側電源に接続される第８のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続され、ゲートがドレイン及び前記第８のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続され、ドレインから前記第１の制御電圧が出力される第９のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源に接続され、ゲートが前記第９のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインから前記第２の制御電圧が出力される第８のＰｃｈ  絶縁ゲート型電界効果トランジスタと、
ドレインが前記第１０のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続される第５のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
ドレインが前記第９のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第５のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続される第６のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
アノードが前記第５のＮｃｈ  絶縁ゲート型電界効果トランジスタのソースに接続され、カソードが前記低電位側電源に接続される第２のダイオード或いはダイオード接続された第７のＮｃｈ  絶縁ゲート型電界効果トランジスタと、
前記第９のＮｃｈ  絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に並列接続される複数の抵抗と、
を有するバイアス発生回路を具備することを特徴とする請求項２乃至４のいずれか１項に記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置やＳｏＣなどに使用される基準電圧発生回路に関する。
【背景技術】
【０００２】
半導体素子の微細化、高集積度化の進展により、半導体記憶装置やＳｏＣ（System  on  a  chip）などでは、電源の低電圧化要求が強い。このため、低電源電圧で動作して、内部電源発生時の基準電圧となる電圧などを生成する基準電圧発生回路が多数開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載される基準電圧発生回路としてのバンドギャップリファレンス回路では、バンドギャップリファレンス回路を構成するバンドギャップリファレンス部は電源電圧が略１Ｖ程度まで動作するが、バンドギャップリファレンス回路を構成するコンパレータは電源電圧が１．５Ｖ以下では動作しない。このため、バンドギャップリファレンス回路は１．５Ｖ以下では動作せず、低電源電圧で動作しないという問題点がある。また、コンパレータを低電圧動作させるためにトランジスタの閾値電圧を低くした場合、リーク電流が増大し、消費電流が増大するという問題点がある。
【特許文献１】特開平１１−４５１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電源電圧が低下しても所定の基準電圧を生成することができる基準電圧発生回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の基準電圧発生回路は、ソースが高電位側電源に接続される第１のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続される第２のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  絶縁ゲート型電界効果トランジスタと、アノードが前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続された第１のＮｃｈ  絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、一端が前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続された第３の抵抗と、前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  絶縁ゲート型電界効果トランジスタと、前記第１及び第２の帰還電圧が入力される第１のコンパレータとを具備し、前記第１のコンパレータから出力された信号が増幅され、増幅された信号が前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに入力されることを特徴とする。
【０００６】
更に、本発明の他態様の基準電圧発生回路は、ソースが高電位側電源に接続される第１のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続される第２のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  絶縁ゲート型電界効果トランジスタと、アノードが前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続された第１のＮｃｈ  絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、一端が前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続された第３の抵抗と、前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  絶縁ゲート型電界効果トランジスタと、前記第１及び第２の帰還電圧が入力され、第１の制御信号が入力され、比較増幅した信号を出力する第１のコンパレータと、前記第１のコンパレータの出力信号が入力され、前記第１の制御信号が入力され、前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに増幅信号を出力する第１の増幅手段とを有する第１の増幅部と、前記第１及び第２の帰還電圧が入力され、第２の制御信号が入力され、比較増幅した信号を出力する第２のコンパレータと、前記第２のコンパレータの出力信号が入力され、前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに増幅信号を出力する第２の増幅手段とを有し、前記第１の増幅部とでＲａｉｌ−ｔｏ―Ｒａｉｌ動作する第２の増幅部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電源電圧が低下しても所定の基準電圧を生成することができる基準電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る基準電圧発生回路について、図面を参照して説明する。図１は基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図、図２は高電位側電源発生部を示す回路図、図３はコンパレータを示す回路図、図４はバイアス発生回路を示す回路図である。本実施例では、バンドギャップリファレンス回路のコンパレータに帰還入力される電圧を低下させている。
【００１０】
図１に示すように、バンドギャップリファレンス回路３０には、増幅部３１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられる。バンドギャップリファレンス回路３０は、例えば半導体記憶装置の内部電源を発生するときの基準電圧発生回路として使用される。
【００１１】
ここで、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。本実施例で使用されるＭＯＳトランジスタは、ノーマリィオフ型（エンハンスメント型或いはＥ型とも呼称される）ＭＯＳトランジスタを用いている。
【００１２】
増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが、例えば外部電源としての高電位側電源Ｖｄｄ或いは高電位側電源発生部で生成される高電位側電源Ｖｄｄ２に接続され、ゲートに制御電圧Ｖｃｍｐｇが入力され、ドレインがノードＮ１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにコンパレータＣＭＰ１から出力される信号が入力され、ドレイン（ノードＮ１）から増幅した信号を出力する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、第１の増幅手段として機能する。
【００１３】
図２に示すように、高電位側電源Ｖｄｄ２を生成する高電位側電源発生部５０には、ＭＯＳトランジスタ型容量ＣＭＴ１、ＭＯＳトランジスタ型容量ＣＭＴ２、抵抗Ｒ２１、及び抵抗Ｒ２２が設けられる。高電位側電源発生部５０は、外部電源としての高電位側電源Ｖｄｄが変動しても、安定した高電位側電源Ｖｄｄ２を生成する。
【００１４】
抵抗Ｒ２１は、一端が高電位側電源Ｖｄｄに接続される。ＭＯＳトランジスタ型容量ＣＭＴ１は、一端（ゲート側）が抵抗Ｒ２１の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ２２は、一端が抵抗Ｒ２１の他端及ＭＯＳトランジスタ型容量ＣＭＴ１の一端に接続される。ＭＯＳトランジスタ型容量ＣＭＴ２は、一端（ゲート側）が抵抗Ｒ２２の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ２２の他端側及びＭＯＳトランジスタ型容量ＣＭＴ２の一端側から高電位側電源Ｖｄｄ２が出力される。
【００１５】
コンパレータＣＭＰ１には、図３に示すように、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１乃至１３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートに制御電圧Ｖｃｍｐｇが入力され、コンパレータＣＭＰ１の電流源として機能する。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ソースがＰｃｈ  ＭＯＳトランジスタＰＭＴ１１のドレインに接続され、ゲートに帰還電圧Ｖａが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のゲートは、コンパレータＣＭＰ１の入力側の（−）ポートに対応する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３は、ソースがＰｃｈ  ＭＯＳトランジスタＰＭＴ１１のドレインに接続され、ゲートに帰還電圧Ｖｂが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３のゲートは、コンパレータＣＭＰ１の入力側の（＋）ポートに対応する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２及びＰＭＴ１３は差動対をなす。
【００１７】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１３のドレインに接続され、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲートに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００１８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は、カレントミラー回路を構成する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１のドレイン側からコンパレータＣＭＰ１の出力信号がＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに出力される。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースが、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースが、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ４に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースが、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ６に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン（ノードＮ６）から基準電圧Ｖｂｇｒが出力される。
【００２０】
ここで、バンドギャップリファレンス回路３０から出力される基準電圧Ｖｂｇｒは、例えば１．２５Ｖの値を有し、電圧依存性及び温度依存性が非常に少ない。
【００２１】
ダイオードＤ１は、アノードがノードＮ２に接続され、カソードが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ１は、一端がノードＮ２に接続され、他端がノードＮ３に接続される。抵抗Ｒ２は、一端がノードＮ３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。縦続接続された抵抗Ｒ１及びＲ２で抵抗分割された電圧が、ノードＮ３から帰還電圧ＶａとしてコンパレータＣＭＰ１に出力される。
【００２２】
抵抗Ｒ３は、一端がノードＮ４に接続される。並列配置される１番目のダイオードＤ１１は、アノードが抵抗Ｒ３の他端に接続され、カソードが低電位側電源（接地電位）Ｖｓｓに接続される。並列配置されるｎ番目のダイオードＤ１ｎは、アノードが抵抗Ｒ３の他端に接続され、カソードが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ４は、一端がノードＮ４に接続され、他端がノードＮ５に接続される。抵抗Ｒ５は、一端がノードＮ５に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。縦続接続された抵抗Ｒ４及びＲ５で抵抗分割された電圧が、ノードＮ５から帰還電圧ＶｂとしてコンパレータＣＭＰ１に出力される。抵抗Ｒ６は、一端がノードＮ６に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００２３】
ここで、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ４、及び抵抗Ｒ５の抵抗値を、例えば、
R1：R2＝3:1・・・・・・・・・・・・・式（１）
R4：R5＝3:1・・・・・・・・・・・・・式（２）
に設定すると、ノードＮ２の電圧Ｖｎ２とノードＮ３の電圧Ｖｎ３の関係、及びノードＮ４の電圧Ｖｎ４とノードＮ５の電圧Ｖｎ５の関係は、それぞれ、
Vn3＝Va＝(1／4)×Vn2 ・・・・・・・・式（３）
Vn5＝Vb＝(1／4)×Vn4 ・・・・・・・・式（４）
に設定される。
【００２４】
コンパレータＣＭＰ１の差動対をなすＰｃｈ  ＭＯＳトランジスタＰＭＴ１２及びＰＭＴ１３のソース−ゲート間の電圧差はＰｃｈ  ＭＯＳトランジスタＰＭＴ１２及びＰＭＴ１３の閾値電圧（Ｖｔｈ）以上になるように、帰還電圧Ｖａ及びＶｂが設定される。
【００２５】
コンパレータＣＭＰ１を低消費電力動作するには、コンパレータＣＭＰ１を構成するＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタの閾値電圧の絶対値をある程度以上の値（例えば、０．７Ｖ程度）に設定する必要がある。従来のように、ノードＮ２の電圧Ｖｎ２とノードＮ４の電圧Ｖｎ４を帰還電圧として用いてコンパレータＣＭＰ１を動作させた場合、安定する帰還電圧は略０．８Ｖ程度となり、コンパレータＣＭＰ１を１．５Ｖ以下の領域では動作させることが困難となる。
【００２６】
一方、本実施例では、抵抗分割により帰還電圧を低下させている。例えば、電圧Ｖｎ２と電圧Ｖｎ４がそれぞれ０．２Ｖの場合、電圧Ｖｎ３（Ｖａ）と電圧Ｖｎ５（Ｖｂ）がそれぞれ０．０５Ｖになる。つまり、コンパレータＣＭＰ１に入力され、安定動作する帰還電圧を低下させることができ、高電位側電源Ｖｄｄ電圧或いは高電位側電源Ｖｄｄ２電圧が１．５Ｖ以下でもコンパレータＣＭＰ１を動作させることができる。
【００２７】
図４に示すように、バイアス発生回路４０には、ダイオードＤ２１、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１乃至２３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１乃至２４、抵抗Ｒ１１、抵抗Ｒ１２、及び抵抗Ｒ１ｎが設けられる。
【００２８】
バイアス発生回路４０は、制御信号Ｓｅｎｂ信号が入力され、バンドギャップリファレンス回路３０を制御する制御電圧Ｖｃｍｐｇ及びＶｃｍｂを生成する。制御電圧Ｖｃｍｐｇ及びＶｃｍｂは、バンドギャップリファレンス回路に設けられるコンパレータのバイアス電流を絞る目的に用いられ、増幅部３１を制御（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１の制御）する目的に用いられる。
【００２９】
インバータＩＮＶ１は、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２と低電位側電源（接地電位）Ｖｓｓの間に設けられ、制御信号Ｓｅｎｂが入力され、反転信号を出力する。インバータＩＮＶ２は、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２と低電位側電源（接地電位）Ｖｓｓの間に設けられ、インバータＩＮＶ１から出力される信号が入力され、反転信号を出力する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、ソースが高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートにインバータＩＮＶ２から出力される信号が入力され、ドレインがノードＮ１１に接続される。
【００３０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２は、ソースが高電位側電源Ｖｄｄ２或いは高電位側電源Ｖｄｄ２に接続され、ドレインがノードＮ１１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３は、ソースが高電位側電源Ｖｄｄ２或いは高電位側電源Ｖｄｄ２に接続され、ゲートがドレイン及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２２のゲートに接続され、ドレインがノードＮ１２に接続され、ノードＮ１２（ドレイン）から制御電圧Ｖｃｍｐｇが出力される。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２４は、ソースが高電位側電源Ｖｄｄ２或いは高電位側電源Ｖｄｄ２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ２３のドレイン（ノードＮ１２）に接続され、ドレインがノードＮ１４に接続され、ノードＮ１４（ドレイン）から制御電圧Ｖｃｍｂが出力される。
【００３２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、ドレインがノードＮ１１に接続され、ゲートがドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２は、ドレインがノードＮ１２に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のゲートに接続され、ソースがノードＮ１３に接続される。
【００３３】
ダイオードＤ２１は、アノードがＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のソースに接続され、カソードが低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ１３と低電位側電源（接地電位）Ｖｓｓの間には、並列接続されるｎ個の抵抗（抵抗Ｒ１１、抵抗Ｒ１２、・・・、抵抗Ｒ１ｎ）が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２３は、ドレインがノードＮ１４に接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００３４】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２及びＰＭＴ２３はカレントミラー回路を構成し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２はカレントミラー回路を構成する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２及びＰＭＴ２３とＮｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２はウィルソン定電流回路を構成する。
【００３５】
ウィルソン定電流回路は、カレントミラー回路よりもＭＯＳトランジスタ特性バラツキの影響が少なく、安定した電流を生成することができる。具体的には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、及びダイオードＤ２１側に第１の電流が流れると、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２側に、ミラーされ、安定した第２の電流が流れる。
【００３６】
上述したように、本実施例の基準電圧発生回路では、増幅部３１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４のドレインから基準電圧Ｖｂｇｒが出力される。増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレインと低電位側電源（接地電位）Ｖｓｓの間に、縦続接続された抵抗Ｒ１及びＲ２で抵抗分割された電圧が、ノードＮ３から帰還電圧ＶａとしてコンパレータＣＭＰ１に出力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のドレインと低電位側電源（接地電位）Ｖｓｓの間に、縦続接続された抵抗Ｒ４及びＲ５で抵抗分割された電圧が、ノードＮ５から帰還電圧ＶｂとしてコンパレータＣＭＰ１に出力される。バイアス発生回路４０には、ダイオードＤ２１、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１乃至２３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１乃至２４、抵抗Ｒ１１、抵抗Ｒ１２、及び抵抗Ｒ１ｎが設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３のドレインから制御電圧Ｖｃｍｐｇが出力される。制御電圧Ｖｃｍｂは、増幅部３１のＰｃｈ  ＭＯＳトランジスタＰＭＴ１を制御し、コンパレータＣＭＰ１のバイアス電流を絞る目的に用いられる。
【００３７】
このため、従来のコンパレータと比較し、コンパレータＣＭＰ１に帰還入力される電圧を低くすることができ、高電位側電源Ｖｄｄ電圧或いは高電位側電源Ｖｄｄ２電圧が１．５Ｖ以下の領域でコンパレータを動作させることができる。したがって、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２電圧が１．５Ｖ以下の領域でも、電源電圧依存性及び温度依存性の非常に少なく、一定な電圧である基準電圧Ｖｂｇｒをバンドギャップリファレンス回路３０から出力することができる。また、バイアス発生回路４０から出力される制御電圧Ｖｃｍｐｇを用いて、コンパレータＣＭＰ１のバイアス電流を絞ることができるので、バンドギャップリファレンス回路３０を低消費電流動作させることができる。
【００３８】
なお、本実施例では、バンドギャップリファレンス回路３０及びバイアス発生回路４０を構成するトランジスタにＭＯＳトランジスタを用いているがＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００３９】
次に、本発明の実施例２に係る基準電圧発生回路について、図面を参照して説明する。図５は基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図、図６はバイアス発生回路を示す回路図である。本実施例では、バンドギャップリファレンス回路のコンパレータに帰還入力される電圧を低下させている。
【００４０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４１】
図５に示すように、バンドギャップリファレンス回路３０ａには、増幅部３１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ｎ、及び抵抗Ｒ１乃至６が設けられる。バンドギャップリファレンス回路３０ａは、例えば半導体記憶装置の内部電源を発生するときの基準電圧発生回路として使用される。バンドギャップリファレンス回路３０ａは、実施例１のバンドギャップリファレンス回路３０のダイオードをダイオード接続のＮｃｈ  ＭＯＳトランジスタＮＭＴに置き換えている。
【００４２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ２及びゲートに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３と低電位側電源（接地電位）Ｖｓｓの間にｎ個並列配置されるＮｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、・・・、３ｎは、ゲートがドレインに接続される。
【００４３】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、ＮＭＴ３ａ、・・・、及びＮＭＴ３ｎの閾値電圧Ｖｔｈは、実施例１のダイオードＤ１、Ｄ１１、・・・及びＤ１ｎの順方向電圧よりも低く設定される。
【００４４】
低閾値電圧を有するダイオード接続されたＮｃｈ  ＭＯＳトランジスタＮＭＴ２、ＮＭＴ３ａ、・・・、ＮＭＴ３ｎを用いることにより、高電位側電源Ｖｄｄ電圧或いは高電位側電源Ｖｄｄ２電圧が低い領域から、コンパレータＣＭＰ１の帰還電圧Ｖａ及びＶｂを生成することができる。
【００４５】
図６に示すように、バイアス発生回路４０ａには、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１乃至２３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１乃至２４、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１ｎ、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３１が設けられる。
【００４６】
バイアス発生回路４０ａは、制御信号Ｓｅｎｂ信号が入力され、バンドギャップリファレンス回路３０ａを制御する制御電圧Ｖｃｍｐｇ及びＶｃｍｂを生成する。制御電圧Ｖｃｍｐｇ及びＶｃｍｂは、バンドギャップリファレンス回路３０ａに設けられるコンパレータのバイアス電流を絞る目的に用いられ、増幅部３１を制御するに目的に用いられる。バイアス発生回路４０ａは、実施例１のバイアス発生回路４０のダイオードＤ２１をダイオード接続のＮｃｈ  ＭＯＳトランジスタＮＭＴ３１に置き換えている。
【００４７】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３１は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のソースに接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００４８】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３１の閾値電圧Ｖｔｈａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２の閾値電圧Ｖｔｈｂ、ダイオードＤ２１の順方向電圧Ｖｆの関係を、例えば、
Vtha＜Vthb＜Vf・・・・・・・・・・・・式（５）
に設定する。
【００４９】
低閾値電圧を有するダイオード接続されたＮｃｈ  ＭＯＳトランジスタＮＭＴ３１を用いることにより、高電位側電源Ｖｄｄ電圧或いは高電位側電源Ｖｄｄ２電圧が低い領域から、コンパレータＣＭＰ１の動作電流を絞るために用いられる制御電圧Ｖｃｍｐｇ及びＶｃｍｂを生成することができる。
【００５０】
上述したように、本実施例の基準電圧発生回路では、増幅部３１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ｎ、及び抵抗Ｒ１乃至６が設けられる。バイアス発生回路４０ａに、インバータＩＮＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１乃至２３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１乃至２４、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１ｎ、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３１が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ｎ、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３１は、ダイオード接続トランジスタであり、その閾値電圧は、ｐｎダイオードの順方向電圧Ｖｆよりも低く設定される。バイアス発生回路４０ａは、制御信号Ｓｅｎｂ信号が入力され、バンドギャップリファレンス回路を制御する制御電圧Ｖｃｍｐｇ及びＶｃｍｂを生成する。
【００５１】
このため、実施例１よりも低い高電位側電源Ｖｄｄ電圧或いは高電位側電源Ｖｄｄ２電圧から、バンドギャップリファレンス回路を動作させることができる。
【実施例３】
【００５２】
次に、本発明の実施例３に係る基準電圧発生回路について、図面を参照して説明する。図７は基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図、図８はコンパレータを示す回路図である。本実施例では、バンドギャップリファレンス回路の増幅部をＲａｉｌ−ｔｏ−Ｒａｉｌ構成にしている。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図７に示すように、バンドギャップリファレンス回路３０ｂには、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられる。バンドギャップリファレンス回路３０ｂは、例えば半導体記憶装置の内部電源を発生するときの基準電圧発生回路として使用される。本実施例で使用されるＭＯＳトランジスタは、ノーマリィオフ型（エンハンスメント型或いはＥ型とも呼称される）ＭＯＳトランジスタを用いている。
【００５５】
ここで、増幅部３１及び３２は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作する。具体的には、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域では増幅部３１が動作し、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が所定の値よりも高い電圧領域では増幅部３２が動作する。このため、バンドギャップリファレンス回路３０ｂは、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域から高い電圧領域まで、温度依存性及び電圧依存性の非常に少ない基準電圧Ｖｂｇｒを生成することができる。
【００５６】
増幅部３２には、コンパレータＣＭＰ２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１は、ソースが、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートにコンパレータＣＭＰ２から出力される信号が入力され、ドレインがノードＮ１に接続され、ドレイン（ノードＮ１）から増幅した信号を出力する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３１は、第２の増幅手段として機能する（増幅部３１のＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、第１の増幅手段として機能する）。
【００５７】
コンパレータＣＭＰ１には、図８に示すように、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ４１乃至４３が設けられる。
【００５８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４１は、ソースが高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートがドレインに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４２は、ソースが高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ４１のゲートに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４１及びＰＭＴ４２は、カレントミラー回路を構成する。
【００５９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ４１のドレインに接続され、ゲートに帰還電圧Ｖｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４１のゲートは、コンパレータＣＭＰ２の入力側の（＋）ポートに対応する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４２は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ４２のドレインに接続され、ゲートに帰還電圧Ｖａが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４３のゲートは、コンパレータＣＭＰ１の入力側の（−）ポートに対応する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４１及びＮＭＴ４２は差動対をなす。
【００６０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４３は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ４１及びＮＭＴ４２のソースに接続され、ゲートに制御電圧Ｖｃｍｂが入力され、コンパレータＣＭＰ２の電流源として機能する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４２のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ４２のドレインはＰｃｈ  ＭＯＳトランジスタＰＭＴ３１のゲートに接続される。
【００６１】
ここで、コンパレータＣＭＰ２の差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ４１及びＮＭＴ４３のソース−ゲート間の電圧差はＮｃｈ  ＭＯＳトランジスタＮＭＴ４１及びＮＭＴ４３の閾値電圧（Ｖｔｈ）以下になるように、帰還電圧Ｖａ及びＶｂが設定される。なお、制御電圧Ｖｃｍｐｇ及びＶｃｍｂを生成するバイアス発生回路には、実施例２のバイアス発生回路４０ａを使用するのが好ましい。
【００６２】
上述したように、本実施例の基準電圧発生回路では、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられる。増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。増幅部３２には、コンパレータＣＭＰ２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３１が設けられる。高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域では増幅部３１が動作し、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が所定の値よりも高い電圧領域では増幅部３２が動作するので、増幅部３１及び３２はＲａｉｌ−ｔｏ−Ｒａｉｌ動作する。
【００６３】
このため、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域から高い電圧領域まで、温度依存性及び電圧依存性の非常に少ない基準電圧Ｖｂｇｒを生成することができる。
【実施例４】
【００６４】
次に、本発明の実施例４に係る基準電圧発生回路について、図面を参照して説明する。図９は基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図である。本実施例では、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成のバンドギャップリファレンス回路のダイオードをゲート接地トランジスタに変更している。
【００６５】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６６】
図９に示すように、バンドギャップリファレンス回路３０ｃには、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ｎ、及び抵抗Ｒ１乃至６が設けられる。バンドギャップリファレンス回路３０ｃは、例えば半導体記憶装置の内部電源を発生するときの基準電圧発生回路として使用される。本実施例で使用されるＭＯＳトランジスタは、ノーマリィオフ型（エンハンスメント型或いはＥ型とも呼称される）ＭＯＳトランジスタを用いている。
【００６７】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ２及びゲートに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３と低電位側電源（接地電位）Ｖｓｓの間にｎ個並列配置されるＮｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、・・・、３ｎは、ゲートがドレインに接続される。
【００６８】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、ＮＭＴ３ａ、・・・、及びＮＭＴ３ｎの閾値電圧Ｖｔｈは、実施例１のダイオードＤ１、Ｄ１１、・・・及びＤ１ｎの順方向電圧よりも低く設定される。
【００６９】
上述したように、本実施例の基準電圧発生回路では、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ｎ、及び抵抗Ｒ１乃至６が設けられる。増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。増幅部３２には、コンパレータＣＭＰ２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３１が設けられる。増幅部３１及び３２は、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域では増幅部３１が動作し、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が所定の値よりも高い電圧領域では増幅部３２が動作し、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作する。
【００７０】
このため、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が実施例３よりも低い電圧領域から高い電圧領域まで、温度依存性及び電圧依存性の非常に少ない基準電圧Ｖｂｇｒを生成することができる。
【実施例５】
【００７１】
次に、本発明の実施例５に係る基準電圧発生回路について、図面を参照して説明する。図１０は基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図である。本実施例では、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成のバンドギャップリファレンス回路のコンパレータに帰還入力される帰還電圧を変更している。
【００７２】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７３】
図１０に示すように、バンドギャップリファレンス回路３０ｄには、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられる。バンドギャップリファレンス回路３０ｄは、例えば半導体記憶装置の内部電源を発生するときの基準電圧発生回路として使用される。
【００７４】
増幅部３２のコンパレータＣＭＰ２は、入力側の（＋）ポートにノードＮ４（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン側）から出力される帰還電圧Ｖｂｂが入力され、入力側の（−）ポートにノードＮ２（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側）から出力される帰還電圧Ｖａａが入力される。
【００７５】
ここで、帰還電圧Ｖａ、帰還電圧Ｖａａ、帰還電圧Ｖｂ、及び帰還電圧Ｖｂｂは
Va＜Vaa・・・・・・・・・・・・式（６）
Vb＜Vbb・・・・・・・・・・・・式（７）
と設定される。
【００７６】
上述したように、本実施例の基準電圧発生回路では、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられる。増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。コンパレータＣＭＰ１の入力側の（＋）ポートには帰還電圧Ｖｂが入力され、コンパレータＣＭＰ１の入力側の（−）ポートには帰還電圧Ｖａが入力される。増幅部３２には、コンパレータＣＭＰ２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３１が設けられる。コンパレータＣＭＰ２の入力側の（＋）ポートには帰還電圧Ｖｂよりも高い帰還電圧Ｖｂｂが入力され、コンパレータＣＭＰ２の入力側の（−）ポートには帰還電圧Ｖａよりも高い帰還電圧Ｖａａが入力される。高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域では増幅部３１が動作し、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が所定の値よりも高い電圧領域では増幅部３２が動作するので、増幅部３１及び３２はＲａｉｌ−ｔｏ−Ｒａｉｌ動作する。
【００７７】
このため、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域から高い電圧領域まで、温度依存性及び電圧依存性の非常に少ない基準電圧Ｖｂｇｒを生成することができる。
【実施例６】
【００７８】
次に、本発明の実施例６に係る基準電圧発生回路について、図面を参照して説明する。図１１は基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図である。本実施例では、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成のバンドギャップリファレンス回路のコンパレータに帰還入力される帰還電圧を変更している。
【００７９】
以下、実施例４と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８０】
図１１に示すように、バンドギャップリファレンス回路３０ｅには、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３ｎ、及び抵抗Ｒ１乃至６が設けられる。バンドギャップリファレンス回路３０ｅは、例えば半導体記憶装置の内部電源を発生するときの基準電圧発生回路として使用される。
【００８１】
増幅部３２のコンパレータＣＭＰ２は、入力側の（＋）ポートにノードＮ４（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン側）から出力される帰還電圧Ｖｂよりも高い帰還電圧Ｖｂｂが入力され、入力側の（−）ポートにノードＮ２（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側）から出力される帰還電圧Ｖａよりも高い帰還電圧Ｖａａが入力される。
【００８２】
上述したように、本実施例の基準電圧発生回路では、増幅部３１、増幅部３２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられる。増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。コンパレータＣＭＰ１の入力側の（＋）ポートには帰還電圧Ｖｂが入力され、コンパレータＣＭＰ１の入力側の（−）ポートには帰還電圧Ｖａが入力される。増幅部３２には、コンパレータＣＭＰ２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３１が設けられる。コンパレータＣＭＰ２の入力側の（＋）ポートには帰還電圧Ｖｂよりも高い帰還電圧Ｖｂｂが入力され、コンパレータＣＭＰ２の入力側の（−）ポートには帰還電圧Ｖａよりも高い帰還電圧Ｖａａが入力される。高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域では増幅部３１が動作し、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が所定の値よりも高い電圧領域では増幅部３２が動作するので、増幅部３１及び３２はＲａｉｌ−ｔｏ−Ｒａｉｌ動作する。
【００８３】
このため、高電位側電源Ｖｄｄ或いは高電位側電源Ｖｄｄ２が低い電圧領域から高い電圧領域まで、温度依存性及び電圧依存性の非常に少ない基準電圧Ｖｂｇｒを生成することができる。
【００８４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８５】
例えば、電圧発生回路を半導体メモリの降圧電源として用いているが、ＳｏＣ（System  on  a  chip）、アナログ・デジタルＬＳＩなどのＬＳＩの基準電圧発生回路として用いることができる。
【００８６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソースが高電位側電源に接続される第１のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続される第２のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  絶縁ゲート型電界効果トランジスタと、アノードが前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続された第１のＮｃｈ  絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、一端が前記第２のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続された第３の抵抗と、前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記第１の制御電圧が入力される第４のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第４のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレイン及び前記第１乃至３のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第２のＮｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記第１の制御電圧が入力される第５のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記第５のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の帰還電圧が入力され、ドレインが前記第２のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続される第６のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記第５のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の帰還電圧が入力され、前記第６のＰｃｈ  絶縁ゲート型電界効果トランジスタと差動対をなす第７のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第６のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第３のＮｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第７のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレイン及び前記第３のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第４のＮｃｈ  絶縁ゲート型電界効果トランジスタとを有する第１のコンパレータとを備え、前記前記第６のＰｃｈ  絶縁ゲート型電界効果トランジスタと前記第７のＰｃｈ  絶縁ゲート型電界効果トランジスタのソース・ゲート間電位差が前記前記第６及び第７のＰｃｈ  絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値以上になるように、前記第1及び第２の帰還電圧が設定される基準電圧発生回路。
【００８７】
（付記２）  ソースが前記高電位側電源に接続され、ドレインが前記第４のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続される第８のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第９のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第９のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続され、ドレインが前記第８のＰｃｈ  絶縁ゲート型電界効果トランジスタのゲートに接続される第１０のＰｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第９のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の帰還電圧が入力される第５のＮｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第１０のＰｃｈ  絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の帰還電圧が入力され、前記第５のＮｃｈ  絶縁ゲート型電界効果トランジスタと差動対をなす第６のＮｃｈ  絶縁ゲート型電界効果トランジスタと、ドレインが前記第５及び第６のＮｃｈ  絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに前記第２の制御電圧が入力され、ソースが前記低電位側電源に接続される第７のＮｃｈ  絶縁ゲート型電界効果トランジスタとを有する第２のコンパレータとを備え、前記第５のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに入力される前記第２の帰還電圧とソース間電位差が前記第５のＮｃｈ  絶縁ゲート型電界効果トランジスタの閾値電圧よりも小さく、前記第６のＮｃｈ  絶縁ゲート型電界効果トランジスタのゲートに入力される前記第１の帰還電圧とソース間電位差が前記第６のＮｃｈ  絶縁ゲート型電界効果トランジスタの閾値電圧よりも小さい付記１に記載の基準電圧発生回路。
【００８８】
（付記３）  前記第１のコンパレータに入力される第１の帰還電圧と前記第２のコンパレータに入力される第１の帰還電圧とは等しく、前記第１のコンパレータに入力される第２の帰還電圧と前記第２のコンパレータに入力される第２の帰還電圧とは等しい付記２に記載の基準電圧発生回路。
【００８９】
（付記４）  前記第１のコンパレータに入力される第１の帰還電圧は前記第２のコンパレータに入力される第１の帰還電圧よりも小さく、前記第１のコンパレータに入力される第２の帰還電圧は前記第２のコンパレータに入力される第２の帰還電圧よりも小さい付記２に記載の基準電圧発生回路。
【００９０】
（付記５）  ソースが高電位側電源に接続される第１のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続される第２のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  ＭＯＳトランジスタと、アノードが前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続される第１のＮｃｈ  ＭＯＳトランジスタと、前記第１のＰｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、一端が前記第２のＰｃｈ  ＭＯＳトランジスタのドレインに接続された第３の抵抗と、前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  ＭＯＳトランジスタと、前記第１の基準電圧が入力側の（−）ポートに入力され、前記第２の帰還電圧が入力側の（＋）ポートに入力される第１のコンパレータと、ソースが前記高電位側電源に接続され、ゲートに制御信号が入力され、ドレインが前記第１乃至３のＰｃｈ  ＭＯＳトランジスタのゲートに接続される第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに前記第１のコンパレータから出力される信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ  ＭＯＳトランジスタとを具備する基準電圧発生回路。
【００９１】
（付記６）  ソースが高電位側電源に接続される第１のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続される第２のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  ＭＯＳトランジスタと、アノードが前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続される第１のＮｃｈ  ＭＯＳトランジスタと、前記第１のＰｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、一端が前記第２のＰｃｈ  ＭＯＳトランジスタのドレインに接続された第３の抵抗と、前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  ＭＯＳトランジスタと、前記第１の基準電圧が入力側の（−）ポートに入力され、前記第２の帰還電圧が入力側の（＋）ポートに入力され、第１の制御信号が入力され、比較増幅した信号を出力する第１のコンパレータと、ソースが前記高電位側電源に接続され、ゲートに前記第１の制御信号が入力され、ドレインが前記第１乃至３のＰｃｈ  ＭＯＳトランジスタのゲートに接続される第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに前記第１のコンパレータから出力される信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ  ＭＯＳトランジスタとを有する第１の増幅部と、前記第１の基準電圧が入力側の（−）ポートに入力され、前記第２の帰還電圧が入力側の（＋）ポートに入力され、第２の制御信号が入力され、比較増幅した信号を出力する第２のコンパレータと、ソースが前記高電位側電源に接続され、ゲートに前記第２のコンパレータから出力される信号が入力され、ドレインが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続される第５のＰｃｈ  ＭＯＳトランジスタとを有し、前記第１の増幅部とでＲａｉｌ−ｔｏ−Ｒａｉｌ動作する第２の増幅部とを具備する基準電圧発生回路。
【００９２】
（付記７）  ソースが高電位側電源に接続される第１のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続される第２のＰｃｈ  ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ドレインから基準電圧を出力する第３のＰｃｈ  ＭＯＳトランジスタと、アノードが前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、カソードが低電位側電源に接続される第１のダイオード或いはダイオード接続される第１のＮｃｈ  ＭＯＳトランジスタと、前記第１のＰｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に縦続接続され、抵抗分割された第１の帰還電圧を生成する第１及び第２の抵抗と、一端が前記第２のＰｃｈ  ＭＯＳトランジスタのドレインに接続された第３の抵抗と、前記第３の抵抗の他端と前記低電位側電源の間に縦続接続され、抵抗分割された第２の帰還電圧を生成する第４及び第５の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードが前記低電位側電源に接続され、並列接続される複数のダイオード或いは並列接続される複数のダイオード接続Ｎｃｈ  ＭＯＳトランジスタと、前記第１の基準電圧が入力側の（−）ポートに入力され、前記第２の帰還電圧が入力側の（＋）ポートに入力され、第１の制御信号が入力され、比較増幅した信号を出力する第１のコンパレータと、ソースが前記高電位側電源に接続され、ゲートに前記第１の制御信号が入力され、ドレインが前記第１乃至３のＰｃｈ  ＭＯＳトランジスタのゲートに接続される第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに前記第１のコンパレータから出力される信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ  ＭＯＳトランジスタとを有する第１の増幅部と、前記第１のＰｃｈ  ＭＯＳトランジスタのドレインから出力される第３の帰還電圧が入力側の（−）ポートに入力され、前記第２のＰｃｈ  ＭＯＳトランジスタのドレインから出力される第４の帰還電圧が入力側の（＋）ポートに入力され、第２の制御信号が入力され、比較増幅した信号を出力する第２のコンパレータと、ソースが前記高電位側電源に接続され、ゲートに前記第２のコンパレータから出力される信号が入力され、ドレインが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続される第５のＰｃｈ  ＭＯＳトランジスタとを有し、前記第１の増幅部とでＲａｉｌ−ｔｏ−Ｒａｉｌ動作する第２の増幅部とを具備する基準電圧発生回路。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係る基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図。
【図２】本発明の実施例１に係る高電位側電源発生部を示す回路図。
【図３】本発明の実施例１に係るコンパレータを示す回路図。
【図４】本発明の実施例１に係るバイアス発生回路を示す回路図。
【図５】本発明の実施例２に係る基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図。
【図６】本発明の実施例２に係るバイアス発生回路を示す回路図。
【図７】本発明の実施例３に係る基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図。
【図８】本発明の実施例３に係るコンパレータを示す回路図。
【図９】本発明の実施例４に係る基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図。
【図１０】本発明の実施例５に係る基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図。
【図１１】本発明の実施例６に係る基準電圧発生回路としてのバンドギャップリファレンス回路の構成を示す回路図。
【符号の説明】
【００９４】
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ  バンドギャップリファレンス回路
３１、３２  増幅部
４０、４０ａ  バイアス発生回路
５０  高電位側電源発生部
ＣＭＰ１、ＣＭＰ２  コンパレータ
ＣＭＴ１、ＣＭＴ２  ＭＯＳトランジスタ型容量
Ｄ１、Ｄ１１、Ｄ１ｎ、Ｄ２１  ダイオード
ＩＮＶ１、ＩＮＶ２  インバータ
Ｎ１〜６、Ｎ１１〜１４  ノード
ＮＭＴ１、ＮＭＴ２、ＮＭＴ３ａ、ＮＭＴ３ｎ、ＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１〜２３、ＮＭＴ３１、ＮＭＴ４１〜４３  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１〜４、ＰＭＴ１１〜１３  Ｐｃｈ、ＰＭＴ２１〜２４、ＰＭＴ３１、ＰＭＴ４１、ＰＭＴ４２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜６、Ｒ１１、Ｒ１２、Ｒ１ｎ、Ｒ２１、Ｒ２２  抵抗
Ｓｅｎｂ  制御信号
Ｖａ、Ｖａａ、Ｖｂ、Ｖｂｂ  帰還電圧
Ｖｂｇｒ  基準電圧
Ｖｃｍｂ、Ｖｃｍｐｇ  制御電圧
Ｖｄｄ、Ｖｄｄ２  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2009098802.tif 000003
【図２】
2009098802.tif 000004
【図３】
2009098802.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2009098802.tif 000009
【図８】
2009098802.tif 000010
【図９】
2009098802.tif 000011
【図１０】
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【図１１】
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