(57)【要約】【課題】ジッタ解析分解能を高めるとともに、入力信号のＬ／Ｈを判定するための閾値設定に柔軟に対応できる半導体試験装置を実現すること。【解決手段】閾値電圧と同期クロックの遅延時間を変化させて入力信号のＨ／Ｌ判定を行い、Ｈ／Ｌの確率データを求めて入力信号のジッタ解析を行うように構成された半導体試験装置において、前記実測確率データを閾値電圧の可変方向に沿って補間する手段と、前記実測確率データを同期クロックの遅延時間の可変方向に沿って補間する手段を設け、実測確率データと補間された確率データに基づき入力信号のジッタ解析を行うことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
閾値電圧と同期クロックの遅延時間を変化させて入力信号のＨ／Ｌ判定を行い、Ｈ／Ｌの確率データを求めて入力信号のジッタ解析を行うように構成された半導体試験装置において、
前記実測確率データを閾値電圧の可変方向に沿って補間する手段と、前記実測確率データを同期クロックの遅延時間の可変方向に沿って補間する手段を設け、
実測確率データと補間された確率データに基づき入力信号のジッタ解析を行うことを特徴とする半導体試験装置。
【請求項２】
前記同期クロックは、前記入力信号から再生されることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記同期クロックを再生する手段はリングバッファ形式の電圧制御発振ループを含み、これら電圧制御発振ループの各タップ出力をラッチクロックとしてＨ／Ｌ判定データをラッチすることを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記同期クロックの遅延時間可変手段として複数のゲートが直列接続されたゲート直列回路を用い、これらゲートの各タップ出力をラッチクロックとしてＨ／Ｌ判定データをラッチすることを特徴とする請求項１記載の半導体試験装置。
【請求項５】
所定の閾値電圧と比較して入力信号のＨ／Ｌ判定を行う複数の測定系統を設けたことを特徴とする請求項１記載の半導体試験装置。
【請求項６】
前記同期クロックは、試験装置内部のクロックと同期していることを特徴とする請求項１記載の半導体試験装置。
【請求項７】
Ｈ／Ｌ判定データの出力系統に直列接続された複数の遅延素子と、これら遅延素子の各出力を共通のクロックでラッチする複数のラッチ回路とで構成されたことを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、測定波形のジッタ測定における測定分解能の改善に関するものである。
【０００２】
図１０は、従来の半導体試験装置における高速繰り返し信号のエッジ測定ブロックの一例を示す構成図である。コンパレータ１の非反転入力端子には測定対象となる入力信号Ｓｉｎが入力され、反転入力端子には可変閾値電源２の出力電圧Ｖｔｈが入力されている。コンパレータ１の出力信号は、ラッチ回路３の入力端子に入力されている。ラッチ回路３のクロック端子には可変遅延回路４を介して同期クロックＣＬＫがサンプルクロックＳＣＬＫとして入力されている。
【０００３】
制御演算部５は、エッジ測定ブロックの各部を制御するとともにエッジ測定ブロックの測定結果に基づき所定の演算処理を行う。
【０００４】
閾値可変制御部５１は可変閾値電源２の出力電圧Ｖｔｈを所望の値に設定し、遅延時間可変制御部５２は可変遅延回路４の遅延時間Ｔｄを所望の値に設定する。
【０００５】
データメモリ５３は、ラッチ回路３から逐次出力されるＨまたはＬの出力データＳｏｕｔを格納する。確率演算部５４は、データメモリ５３に格納されるラッチ回路３のＨまたはＬの出力データＳｏｕｔに基づきラッチ回路３の出力信号ＳｏｕｔがＨまたはＬになる確率を求め、演算結果をデータメモリ５３に格納する。
【０００６】
図１１は、このようにして得られたデータを、Ｘ軸に遅延時間ＴｄをとりＹ軸に閾値Ｖｔｈをとって２次元配列化した模式図であり、○で示した実測データはそれぞれ０から１までの値をとる確率データである。
【０００７】
確率−時間関数演算部５５は、確率演算部５４で演算された確率データと遅延時間可変制御部５２により設定される可変遅延回路４の遅延時間Ｔｄに基づき確率−時間関数曲線を演算し、演算結果をデータメモリ５３に格納する。そして、Ｘ軸を遅延時間ＴｄとしＹ軸を確率としてこれらの演算結果をグラフ形式で表示することにより、入力信号Ｓｉｎのジッタ（揺らぎ）に関連した確率−時間関数曲線が得られる。
【０００８】
時間微分演算部５６は、確率-時間関数演算部５５で求めた確率−時間関数曲線を時間微分して、ヒストグラムを求める。ジッタ解析部５７は、このようにして得られたヒストグラムからジッタを解析する。
【０００９】
このような構成において、制御演算部５は、可変閾値電源２の出力電圧Ｖｔｈを所定値に設定した状態で可変遅延回路４の遅延時間Ｔｄを所定の分解能で変化させ、入力信号Ｓｉｎの１周期について測定を行う。
【００１０】
ここで、入力信号Ｓｉｎが持つジッタのため、入力信号Ｓｉｎの立ち上がり部分におけるラッチ回路３の出力信号Ｓｏｕｔは、確率的にＨまたはＬのいずれかの値となる。
【００１１】
そこで、前述のように、エッジ測定ブロックにより複数回のエッジ測定を行ってラッチ回路３の出力信号ＳｏｕｔがＨまたはＬになる確率を求める。
【００１２】
これら一連の測定手順をまとめると、以下のようになる。
１）閾値電圧Ｖｔｈを決め、同期クロックＣＬＫからある時間Ｔｄ後の点においてこの閾値Ｖｔｈと入力信号Ｓｉｎとの比較を複数回行い、ラッチ回路３の出力信号ＳｏｕｔがＨまたはＬになる確率を求める。
２）Ｔｄの値を少し変え、１)を繰り返す。
３）入力信号Ｓｉｎの１周期分をカバーするまで２）を繰り返す。
４）得られた確率データと遅延時間Ｔｄから確率−時間関数を求め、これを時間微分することによりヒストグラムを求める。
５）得られたヒストグラムに基づき入力信号Ｓｉｎのジッタ解析を行う。
６）閾値電圧Ｖｔｈを変えて１）〜３）を繰り返し、Ｘ軸に遅延時間ＴｄをとりＹ軸に閾値Ｖｔｈをとった２次元配列データを得て、確率1/2の点をつなぐことでシュムープロット波形を表示する。
【００１３】
特許文献１には高速データチャンネルのジッタ測定技術が記載され、特許文献２には半導体試験装置におけるシュムープロットについて記載されている。
【００１４】
【特許文献１】特開２０００−１８８６１７号公報
【特許文献２】特開２００３−３１５４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、図１０の構成によれば、ジッタ解析分解能は同期クロックＣＬＫからの遅延時間Ｔｄの設定分解能により制限される。
【００１６】
また、測定対象入力信号ＳｉｎのＬ／Ｈを判定するコンパレータ１の閾値電圧Ｖｔｈのずれはジッタ測定の誤差につながり、このずれは閾値電圧Ｖｔｈ設定分解能以下にはならない。
【００１７】
本発明は、これらの課題を解決するものであり、その目的は、ジッタ解析分解能を高めるとともに、入力信号のＬ／Ｈを判定するための閾値設定に柔軟に対応できる半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、閾値電圧と同期クロックの遅延時間を変化させて入力信号のＨ／Ｌ判定を行い、Ｈ／Ｌの確率データを求めて入力信号のジッタ解析を行うように構成された半導体試験装置において、前記実測確率データを閾値電圧の可変方向に沿って補間する手段と、前記実測確率データを同期クロックの遅延時間の可変方向に沿って補間する手段を設け、実測確率データと補間された確率データに基づき入力信号のジッタ解析を行うことを特徴とする。
【００１９】
請求項２記載の発明は、請求項１記載の半導体試験装置において、前記同期クロックは、前記入力信号から再生されることを特徴とする。
【００２０】
請求項３記載の発明は、請求項１記載の半導体試験装置において、前記同期クロックを再生する手段はリングバッファ形式の電圧制御発振ループを含み、これら電圧制御発振ループの各タップ出力をラッチクロックとしてＨ／Ｌ判定データをラッチすることを特徴とする。
【００２１】
請求項４記載の発明は、請求項１記載の半導体試験装置において、前記同期クロックの遅延時間可変手段として複数のゲートが直列接続されたゲート直列回路を用い、これらゲートの各タップ出力をラッチクロックとしてＨ／Ｌ判定データをラッチすることを特徴とする。
【００２２】
請求項５記載の発明は、請求項１記載の半導体試験装置において、所定の閾値電圧と比較して入力信号のＨ／Ｌ判定を行う複数の測定系統を設けたことを特徴とする。
【００２３】
請求項６記載の発明は、請求項１記載の半導体試験装置において、前記同期クロックは、試験装置内部のクロックと同期していることを特徴とする。
【００２４】
請求項７記載の発明は、請求項１記載の半導体試験装置において、Ｈ／Ｌ判定データの出力系統に直列接続された複数の遅延素子と、これら遅延素子の各出力を共通のクロックでラッチする複数のラッチ回路とで構成されたことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、ジッタ解析分解能を高めるとともに、入力信号のＬ／Ｈを判定するための閾値設定に柔軟に対応できる半導体試験装置を実現できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示す構成図であり、図１０と共通する部分には同一の符号を付けている。図１において、制御演算部５には、図１０の構成の他に、閾値補間処理部５８と遅延時間補間処理部５９と表示波形生成部６０を設けている。
【００２７】
図１の構成において、制御演算部５は、図１０と同様に、可変閾値電源２の出力電圧Ｖｔｈを所定値に設定した状態で可変遅延回路４の遅延時間Ｔｄを所定の分解能で変化させる第１の測定モードで入力信号Ｓｉｎの１周期について測定を行うとともに、可変遅延回路４の遅延時間Ｔｄを所定値に設定した状態で可変閾値電源２の出力電圧Ｖｔｈを所定の分解能で変化させる第２の測定モードで入力信号Ｓｉｎの１周期について測定を行う。
【００２８】
データメモリ５３は、ラッチ回路３から逐次出力されるＨまたはＬの出力データＳｏｕｔを格納する。確率演算部５４は、データメモリ５３に格納されるラッチ回路３のＨまたはＬの出力データに基づきラッチ回路３の出力信号ＳｏｕｔがＨまたはＬになる確率を求め、演算結果をデータメモリ５３に格納する。
【００２９】
図２は、このようにして得られたデータを、前述の図１１と同様に、Ｘ軸に遅延時間ＴｄをとりＹ軸に閾値電圧Ｖｔｈをとって２次元配列化した模式図であり、○で示した実測データはそれぞれ０から１までの値をとる確率データである。
【００３０】
閾値補間処理部５８は、図２の２次元配列化模式図において、Ｙ軸の閾値Ｖｔｈ方向に沿って、確率の実測データを所望の分解能（たとえば１／１００）で補間する。
【００３１】
遅延時間補間処理部５９は、図２の２次元配列化模式図において、Ｘ軸の遅延時間Ｔｄ方向に沿って、確率の実測データを所望の分解能（たとえば１／１００）で補間する。
【００３２】
確率−時間関数演算部５５は、確率演算部５４で演算された確率データと遅延時間可変制御部５２により設定される可変遅延回路４の遅延時間Ｔｄおよび閾値補間処理部５８と遅延時間補間処理部５９により補間された確率の補間データに基づき確率−時間関数曲線を演算し、演算結果をデータメモリ５３に格納する。
【００３３】
時間微分演算部５６は、確率-時間関数演算部５５で求めた確率−時間関数曲線を時間微分して、ヒストグラムを求める。ジッタ解析部５７は、このようにして得られたヒストグラムからジッタを解析する。
【００３４】
表示波形生成部６０は、各遅延時間Ｔｄにおける確率が１／２になる閾値電圧Ｖｔｈを求め、その遅延時間ＴｄをＸ軸とし閾値電圧ＶｔｈをＹ軸としてプロットし、表示波形を生成する。
【００３５】
図３は、このような図１の動作を説明するタイミングチャートである。図３では、閾値電圧Ｖｔｈを一定にして可変遅延回路４の遅延時間Ｔｄをクロックパルス毎に変える場合と、可変遅延回路４の遅延時間Ｔｄを一定にして閾値電圧Ｖｔｈを一定の勾配で上昇させる場合を示している。すなわち、（Ａ）は同期クロックＣＬＫを示している。（Ｂ）は入力信号Ｓｉｎと一定値に設定された閾値電圧Ｖｔｈを示し、（Ｃ）は同期クロックＣＬＫをパルス毎に可変遅延回路４により所定時間Ｔｄずつ遅延させてラッチ回路３のクロック端子に入力されるサンプルクロックＳＣＬＫを示し、（Ｄ）はラッチ回路３の出力信号Ｓｏｕｔを示している。（Ｅ）は入力信号Ｓｉｎと一定の勾配で電圧が上昇する閾値電圧Ｖｔｈを示し、（Ｆ）は同期クロックＣＬＫを可変遅延回路４により一定時間Ｔｄだけ遅延させた時間関係でラッチ回路３のクロック端子に入力されるサンプルクロックＳＣＬＫを示し、（Ｇ）はラッチ回路３の出力信号Ｓｏｕｔを示している。
【００３６】
本発明の測定手順をまとめると、以下のようになる。
１）閾値電圧Ｖｔｈを決め、同期クロックＣＬＫからある時間Ｔｄ後の点においてこの閾値Ｖｔｈと入力信号Ｓｉｎとの比較を複数回行い、ラッチ回路３の出力信号ＳｏｕｔがＨまたはＬになる確率を求める。
２）閾値電圧Ｖｔｈを少し変え、１)を繰り返す。
３）入力信号Ｓｉｎの電圧範囲をカバーするまで２）を繰り返す。
４）同期クロックＣＬＫに対する遅延時間Ｔｄを少し変えて１)から３)の手順を行う。  ５）同期クロック１周期分をカバーするまで遅延時間Ｔｄを変えて３)と４)の手順を繰り返す。
６）得られた確率データに基づき、各ＴｄごとにＶｔｈ方向(電圧方向)に沿って補間処理を行った上で、これら補間された結果から、所期の閾値における確率をそれぞれ演算して求める。
７）６)で求めた確率を用いて時間方向に沿って補間処理を行い、確率−時間関数を求める。
８）７)で求めた関数を時間で微分することでヒストグラムを求める。
９）得られたヒストグラムに基づき入力信号Ｓｉｎのジッタ解析を行う。
そして、必要に応じて、各遅延時間Ｔｄにおける確率が１／２になる閾値電圧Ｖｔｈを求め、その遅延時間ＴｄをＸ軸とし閾値電圧ＶｔｈをＹ軸としてプロットし、波形として表示する。
【００３７】
図４は以上の手順を示す説明図であり、１周期の波形をＴｄ１〜Ｔｄ１２までの１２個の遅延時間ＴｄとＶｔｈ１〜Ｖｔｈ７までの７個の閾値電圧Ｖｔｈとの組み合わせとしている。（Ａ）は測定波形である。（Ｂ）は遅延時間Ｔｄと閾値電圧Ｖｔｈの２次元配列データの一部を示している。（Ｃ）は２次元配列データから求めた補間曲線の一部を示している。（Ｄ）は補間曲線から求めた任意の閾値における確率データを補間して求めた確率−時間関数曲線である。この例では、確率−時間関数曲線のデータは４点だけであるが、この４点間を補間することにより、高分解能な曲線を得ることができる。この曲線を時間微分すれば、（Ｅ）に示すようなジッタのヒストグラムが得られる。
【００３８】
このように構成することにより、以下のような改善効果が得られる。
すなわち、電圧方向に沿って補間を行うことにより、可変閾値電源２の設定分解能よりも高い分解能で任意の閾値電圧を設定可能になる。
【００３９】
また、時間方向に沿って補間を行うことにより、Ｔｄ設定用の可変遅延回路４の分解能より高い分解能で確率−時間関数を得ることができる。そして、この関数から高分解能のヒストグラムが得られる。
【００４０】
測定完了後に任意の閾値を設定して再計算を行うことが可能になるため、測定時に設定する閾値はそれほど重要では無くなる。
【００４１】
ヒストグラムが得られれば、各種のジッタ解析アルゴリズムの適用が可能であり、それによりジッタの成分分析(ジッタをＲＪ，ＩＳＩ，ＤＣＤ，ＰＪ等の成分に分類して解析する手法)も可能になる。この場合、ソフトウェアを追加するだけで、テスタのハードウェアには既存のものが使えるという利点がある。
【００４２】
エッジ測定ブロックにおける閾値電圧Ｖｔｈや遅延時間Ｔｄの設定分解能は、本来は仕様を満たすだけ高いことが必要であるが、何らかの理由で分解能が低い場合であってもそれらを補える可能性がある。
【００４３】
エッジ測定ブロックにおける閾値電圧Ｖｔｈや遅延時間Ｔｄの可変ステップをある程度大きくすることで測定点を減らすことが可能になるため、測定時間の短縮も期待できる。
【００４４】
なお、半導体試験装置では、測定対象半導体の出力が半導体試験装置からの入力に同期していることが一般的であることから、半導体試験装置の内部クロックを必要に応じて分周／逓倍して同期クロックとして用いることができる。
【００４５】
図５は本発明の他の実施例を示す構成図であり、図１と共通する部分には同一符号を付けている。図５において、ＣＤＲ(Clock Data Recovery）６はたとえばＰＬＬで構成されたクロック再生回路であり、入力信号Ｓｉｎから同期クロックＣＬＫを抽出再生して可変遅延回路４に入力する。
【００４６】
これにより、同期クロックＣＬＫを入力データレートに自動的に追従させることも可能になる。
【００４７】
図６も本発明の他の実施例を示す構成図であり、図５と共通する部分には同一符号を付けている。図６では、ＣＤＲ６を構成するＰＬＬのＶＣＯをリングバッファ方式にし、各タップ出力をそれぞれラッチ回路３用のクロックＳＣＬＫとして使う。
【００４８】
これにより、スループットの向上が図れる。一般に、ゲート１段当たりの遅延量は数十ps以上あるのでこのままではジッタ解析やシュムープロットに用いる可変遅延回路４の分解能としては不十分であるが、本発明のようなデータ補間を行うことにより、使用可能になる。
【００４９】
図７も本発明の他の実施例を示す構成図であり、図６と共通する部分には同一符号を付けている。図７では、可変遅延回路４にゲートを直列に接続したものを追加し、各タップ出力をそれぞれラッチ回路３用のクロックＳＣＬＫとして使うことにより、スループットの向上が図れる。
【００５０】
図８も本発明の他の実施例を示す構成図である。図８では、コンパレータ１と可変閾値電源２とラッチ回路３で構成されるエッジ測定系統を３系統ａ〜ｃ設けることにより、スループットの向上を図っている。
【００５１】
図９も本発明の他の実施例を示す構成図である。図９では、コンパレータ１の出力系統に直列接続された複数のゲートよりなる遅延素子と、これら遅延素子の各タップ出力を共通のクロックでラッチする複数のラッチ回路３とで構成されるエッジ測定系統を複数設けて、スループットの向上を図っている。このように構成することにより、出力データＳｏｕｔの各データが確定するタイミングが同時であるため、出力データＳｏｕｔを受けて処理する回路として都合が良い。
【００５２】
以上説明したように、本発明によれば、測定波形のジッタ測定における測定分解能を高めるとともに、入力信号のＬ／Ｈを判定するための閾値設定に柔軟に対応できる半導体試験装置が実現できる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の測定データを２次元配列化した模式図である。
【図３】図１の動作を説明するタイミングチャートである。
【図４】本発明の測定手順説明図である。
【図５】本発明の他の実施例を示す構成図である。
【図６】本発明の他の実施例を示す構成図である。
【図７】本発明の他の実施例を示す構成図である。
【図８】本発明の他の実施例を示す構成図である。
【図９】本発明の他の実施例を示す構成図である。
【図１０】従来の半導体試験装置における高速繰り返し信号のエッジ測定ブロックの一例を示す構成図である。
【図１１】従来の測定データを２次元配列化した模式図である。
【符号の説明】
【００５４】
１  コンパレータ
２  可変閾値電源
３  ラッチ回路
４  可変遅延回路
５  制御演算部
５１  閾値可変制御部
５２  遅延時間可変制御部
５３  データメモリ
５４  確率演算部
５５  確率−時間関数演算部
５６  時間微分演算部
５７  ジッタ解析部
５８  閾値補間処理部
５９  遅延時間補間処理部
６０  表示波形生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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