(57)【要約】【課題】複数のフリップフロップ回路とこれらフリップフロップ回路の各出力が入力される論路回路でのＮＢＴＩ劣化を全体として効果的に抑制できるようにする。【解決手段】通常動作モードおよび低消費電力モードの際にクロック信号が供給される複数のフリップフロップ回路１ａ，１ｂ，１ｃおよび前記各フリップフロップ回路の各出力が入力される論理回路２を有する低消費電力モードの対象回路を備える半導体集積回路装置において、前記各フリップフロップ回路は、通常動作モードと低消費電力モードとの切り替えを指定する動作モード切替信号に基づき、通常動作モード時には通常データ信号を選択し、低消費電力モード時には当該フリップフロップ回路の反転出力を選択し、選択信号を当該フリップフロップ回路のデータ入力端子に入力させるセレクタ３ａ，３ｂ，３ｃをそれぞれ備える。【選択図】        図１
2009296548.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードおよび低消費電力モードの際にクロック信号が供給される１以上のフリップフロップ回路および前記１以上のフリップフロップ回路の各出力が入力される論理回路を有する低消費電力モードの対象回路を備える半導体集積回路装置において、
前記各フリップフロップ回路は、
通常動作モードと低消費電力モードとの切り替えを指定する動作モード切替信号に基づき、通常動作モード時には通常データ信号を選択し、低消費電力モード時には当該フリップフロップ回路の反転出力を選択し、選択信号を当該フリップフロップ回路のデータ入力端子に入力させるセレクタをそれぞれ備えることを特徴とする半導体集積回路装置。
【請求項２】
前記動作モード切替信号に基づき、通常動作モード時ではその通常動作時用のクロック信号を選択し、低消費電力モード時では低消費電力時用のクロック信号を選択し、選択したクロック信号を前記各フリップフロップ回路に入力するクロックセレクタをさらに備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記低消費電力時用のクロック信号は、前記通常動作時用のクロック信号よりも低周波のクロック信号であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記通常動作時用のクロック信号を分周して前記低消費電力時用のクロック信号を生成する分周器を備えている、ことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記低消費電力時用のクロック信号を生成するリングオシレータを備えている、ことを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体集積回路装置に含まれるフリップフロップ回路においては、低消費電力モード時に、高レベルまたは低レベルの固定値が入力されると、回路内のＰＭＯＳトランジスタのゲート電極に固定値の負バイアス電圧が印加される箇所がある。そのような固定値の負バイアス電圧が印加されるＰＭＯＳトランジスタは、電流が流れずに単にオン動作の状態になる。これが繰り返されると、ＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）と呼ばれる劣化現象が発生する。加えて、このフリップフロップ回路の出力が入力される論理回路では、上記の状況下においてフリップフロップ回路が出力する高レベルまたは低レベルの固定値が伝達されるために、論理回路内のＰＭＯＳトランジスタのゲート電極にも固定値の負バイアス電圧が印加される可能性がある。そして、実際に固定値の負バイアス電圧が印加されると、その論理回路内のＰＭＯＳトランジスタは、電流が流れずに単にオン動作の状態になるので、同様に、論理回路内のＰＭＯＳトランジスタにもＮＢＴＩによる劣化が発生する。
【０００３】
このＮＢＴＩは、ＭＯＳトランジスタの微細化と低電圧化の進展に伴い発生し易くなった劣化現象（経年変化）であり、ＰＭＯＳトランジスタを、ある温度環境下において電流を流さずに単にオン動作状態にしている場合に、ゲート酸化膜に高い電界強度の電界が印加されることで、ゲート酸化膜中に形成されたエネルギー準位の浅いトラップに電荷が捕獲される結果、ＰＭＯＳトランジスタの閾値電圧が上昇して負側にずれてしまう現象である。閾値電圧が負側にシフトすると、電流を流して用いるＰＭＯＳトランジスタ動作時の駆動電流（ドレイン電流）が減少し、性能が劣化するという問題を招来する。
【０００４】
低消費電力モードによって、フリップフロップ回路のデータ経路がＮＢＴＩで劣化した場合は、通常動作モードで動作する際にフリップフロップ回路のセットアップタイムマージンが減少する。また、クロック経路においてＮＢＴＩ劣化が発生した場合は、各経路によって劣化による遅延変動量が異なるためクロックスキューによる誤動作が発生する。
【０００５】
そこで、従来では、設計時にＮＢＴＩ対策として、低消費電力モード時用のタイミング解析を行い、タイミング調整用セルのライブラリにＮＢＴＩ劣化後のタイムマージンを考慮して設計している。
【０００６】
しかし、ＮＢＴＩ劣化後のタイムマージンを考慮した設計手法では、オーバーマージンとなるので、回路規模が増大してコスト増加を招来する問題の他に、高速動作の阻害による回路特性の悪化や、開発期間の長期化によるコスト増加といった問題が発生している。
【０００７】
一方、ＮＢＴＩ劣化後のタイムマージンを考慮しない設計手法としては、例えば、特許文献１，２に開示されたものがある。しかし、特許文献１，２では、上記したクロックスキューによる誤動作の発生を防止する技術を開示するのみであり、上記したフリップフロップ回路のデータ経路でのＮＢＴＩ劣化による性能劣化に対する対策措置については開示されていない。
【０００８】
【特許文献１】特開２００６−１０９０９１号公報
【特許文献２】特開２００６−２１１４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記に鑑みてなされたものであり、１以上のフリップフロップ回路とこの１以上のフリップフロップ回路の各出力が入力される論路回路でのＮＢＴＩ劣化を全体として効果的に抑制できる構成を備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、通常動作モードおよび低消費電力モードの際にクロック信号が供給される１以上のフリップフロップ回路および前記１以上のフリップフロップ回路の各出力が入力される論理回路を有する低消費電力モードの対象回路を備える半導体集積回路装置において、前記各フリップフロップ回路は、通常動作モードと低消費電力モードとの切り替えを指定する動作モード切替信号に基づき、通常動作モード時には通常データ信号を選択し、低消費電力モード時には当該フリップフロップ回路の反転出力を選択し、選択信号を当該フリップフロップ回路のデータ入力端子に入力させるセレクタをそれぞれ備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、各フリップフロップ回路には、低消費電力モードの際にもクロック信号が供給されるので、低消費電力モード時においては、各フリップフロップ回路のデータ経路は、入力されるクロック信号を１／２分周したトグル信号が流れて活性化され、各フリップフロップ回路のデータ経路でのＮＢＴＩを軽減できる。また、低消費電力モード時においては、論理回路には、各フリップフロップ回路からトグル信号が入力されるので、論理回路も活性化される。したがって、１以上のフリップフロップ回路とこの１以上のフリップフロップ回路の各出力が入力される論路回路でのＮＢＴＩ劣化を全体として効果的に抑制できるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照して、本発明の半導体集積回路装置にかかる最良な実施の形態を詳細に説明する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体集積回路装置の要部構成を示すブロック図である。図１では、半導体集積回路装置において、低消費電力モードの対象回路である１以上のフリップフロップ回路（以降、「ＦＦ回路」と記す）及び前記１以上のＦＦ回路の各出力が入力される論理回路として、例えば、ＦＦ回路１ａ，１ｂ，１ｃと、これらのＦＦ回路１ａ，１ｂ，１ｃの各データ出力（Ｑ出力）が入力される論理回路２とが示されている。
【００１４】
図１に示すように、ＦＦ回路１ａ，１ｂ，１ｃそれぞれのデータ入力端子Ｄ側に、セレクタ３ａ，３ｂ，３ｃが設けられている。なお、ＦＦ回路１（ａ，ｂ，ｃ）に対するセレクタ３（ａ，ｂ，ｃ）の配置関係として、図１や以下の各図では、機能別に分けて示してあるが、実際の配置関係としては、セレクタ３（ａ，ｂ，ｃ）は、ＦＦ回路１（ａ，ｂ，ｃ）の形成領域内にＦＦ回路１（ａ，ｂ，ｃ）の一部として配置される場合と、ＦＦ回路１（ａ，ｂ，ｃ）の形成領域の外に配置される場合とがあることは言うまでもない。
【００１５】
セレクタ３ａ，３ｂ，３ｃの一方の入力は、対応するＦＦ回路の反転出力端子ＱＢ（Ｑバー）の出力信号であり、セレクタ３ａ，３ｂ，３ｃの他方の入力は、通常動作でのデータ信号ｂ１，ｂ２，ｂ３である。但し、この第１の実施の形態では、ＦＦ回路１ａ，１ｂ，１ｃそれぞれのクロック入力端子ＣＫには、低消費電力モード時においても通常動作モード時でのクロック信号ＣＫが入力される。
【００１６】
セレクタ３ａ，３ｂ，３ｃは、共通の動作モード切替信号ａが与えられて、同一の切替動作を行う。動作モード切替信号ａは、通常動作モードと低消費電力モードとの切り替えを指定する高レベルと低レベルの２値のレベル信号である。
【００１７】
すなわち、セレクタ３ａ，３ｂ，３ｃは、それぞれ、動作モード切替信号ａが、通常動作モードを指定する一方のレベル信号であるときは、通常動作でのデータ信号ｂ１，ｂ２，ｂ３を選択してデータ入力端子Ｄに入力させ、低消費電力モードを指定する他方のレベル信号であるときは、反転出力端子ＱＢの出力信号を選択してデータ入力端子Ｄに入力させるように構成されている。
【００１８】
図２は、図１に示すフリップフロップ回路の構成例を示す回路図である。図２では、ＦＦ回路部分の基本構成として、１つのＦＦ回路１と、それに対するセレクタ３とが示されている。
【００１９】
図２において、ＦＦ回路１は、データ経路に、セレクタ３の出力が入力されるインバータ回路５と、インバータ回路５の出力が入力されるラッチ回路６と、ラッチ回路６の出力が入力されるインバータ回路７と、インバータ回路７の出力を論理反転してＱ出力端子へ送出するインバータ回路８と、インバータ回路７の出力が入力されるラッチ回路９と、ラッチ回路９の出力を論理反転してＱＢ出力端子へ送出するインバータ回路１０とが配置されている。ラッチ回路６は、逆並列接続したインバータ回路６ａ，６ｂで構成される。ラッチ回路９は、逆並列接続したインバータ回路９ａ，９ｂで構成される。また、クロック経路には、クロック端子ＣＫに入力されるクロック信号ＣＫを２段階に渡って論理反転するインバータ回路１１，１２とを備えている。
【００２０】
これらのインバータ回路は、それぞれＣＭＯＳ構成である。そのうち、インバータ回路５，６ｂ，７，９ｂは、スイッチ機能を有している。インバータ回路５，９ｂは、インバータ回路１１が論理反転したクロック信号ＣＫＢによって入力信号を通過させるが、インバータ回路１２が論理を元に戻したクロック信号ＣＫによって入力信号の通過を禁止するスイッチとして動作する。インバータ回路６ｂ，７は、インバータ回路１１が論理反転したクロック信号ＣＫＢによって入力信号の通過を禁止し、インバータ回路１２が論理を元に戻したクロック信号ＣＫによって入力信号を通過させるスイッチとして動作する。
【００２１】
セレクタ３に与える動作モード切替信号ａは、図示例では、低レベル“０”である場合は、通常動作モードを指定し、高レベル“１”である場合は、低消費電力モードを指定するとしている。したがって、セレクタ３は、動作モード切替信号ａが低レベル“０”である場合は、通常動作時に入力されるデータ信号ｂを選択してデータ入力端子Ｄに送出し、動作モード切替信号ａが低レベル“１”である場合は、ＦＦ回路１の反転出力端子ＱＢの信号を選択してデータ入力端子Ｄに送出する。
【００２２】
この構成によれば、ＦＦ回路１のクロック端子ＣＫには、低消費電力モードになっても固定値は入力されず通常動作時と同様に、クロック信号ＣＫが入力されるので、ＦＦ回路１内のクロック経路（インバータ回路１１，１２）では、ＮＢＴＩ劣化の影響を受けにくくなり、ＮＢＴＩ劣化によるクロックスキューが発生することはない。
【００２３】
また、ＦＦ回路１内のデータ経路は、低消費電力モードになると、クロック信号ＣＫを１／２分周したトグル信号が流れるので、各インバータ回路におけるＰＭＯＳトランジスタは電流が流れて通常動作時と同様の動作を行い、活性化される。つまり、ＦＦ回路１のデータ経路でのＮＢＴＩ劣化を軽減することができる。
【００２４】
また、低消費電力モードになると、ＦＦ回路のＱ出力端子から論理回路２へ固定値ではなく、トグル信号が出力されるので、論理回路２内の論理ゲートは活性化され、同様にＮＢＴＩ劣化が軽減される。
【００２５】
このように、第１の実施の形態によれば、各ＦＦ回路のクロック経路およびデータ経路が共に活性化される。したがって、ＦＦ回路とその出力が入力される論理回路でのＮＢＴＩ劣化を全体として効果的に抑制することができる。
【００２６】
（第２の実施の形態）
図３は、本発明の第２の実施の形態にかかる半導体集積回路装置の要部構成を示すブロック図である。なお、図３では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この第２の実施の形態に関わる部分を中心に説明する。
【００２７】
第１の実施の形態では、ＦＦ回路に、低消費電力モード時でも通常動作モードで使用するクロック信号を与える場合を示したが、この第２の実施の形態では、ＦＦ回路に、低消費電力モード時では、通常動作モードで使用するクロック信号とは異なる低消費電力時用クロック信号を与える場合を示す。
【００２８】
図３に示すように、この第２の実施の形態にかかる半導体集積回路装置では、図１（実施の形態１）に示した構成において、クロックセレクタであるセレクタ２０が追加されている。
【００２９】
セレクタ２０には、通常動作時用クロック信号ＣＫ＿Ｎと、低消費電力時用クロック信号ＣＫ＿Ｓとが入力される。セレクタ２０の出力端子は、共通にＦＦ回路１ａ，１ｂ，１ｃそれぞれのクロック入力端子ＣＫに接続される。セレクタ２０への切替制御信号は、セレクタ３と同じ動作モード切替信号ａである。
【００３０】
図３に示す例では、セレクタ２０は、動作モード切替信号ａが低レベル“０”であるとき通常動作時用クロック信号ＣＫ＿Ｎを選択してクロック入力端子ＣＫに送出し、動作モード切替信号ａが高レベル“１”であるとき低消費電力時用クロック信号ＣＫ＿Ｓを選択してクロック入力端子ＣＫに送出する。
【００３１】
低消費電力モード時においてＦＦ回路を活性化させるクロック信号は、消費電力を抑制するために、通常動作時のクロック信号よりも低周波であることが必要である。この点、第１の実施の形態では、ＦＦ回路の動作特性に着目して通常動作時のクロック信号を共用する場合を示した。
【００３２】
通常動作時のクロック信号よりも低周波のクロック信号をＦＦ回路に与える方法には、例えば図４〜図６に示す３通りの方法が考えられる。以下、図４〜図６を参照して、この第２の実施の形態による低消費電力モード時においてＦＦ回路を活性化させる低周波のクロック信号の供給系について説明する。
【００３３】
（１）図４は、図３に示すフリップフロップ回路へのクロック供給系の構成例（その１）を示す回路図である。図４において、低消費電力時用クロック信号ＣＫ＿Ｓは、通常動作時用クロック信号ＣＫ＿Ｎよりも低周波のクロック信号であり、低消費電力モードの対象回路の外部で生成される。つまり、低消費電力モードの対象回路の外部に、低消費電力時用クロック信号ＣＫ＿Ｓを生成する回路が設けられている。
【００３４】
（２）図５は、図３に示すフリップフロップ回路へのクロック供給系の構成例（その２）を示す回路図である。図５に示すように、ＦＦ回路へのクロック供給経路に、分周器２１が設けられている。このクロック供給経路は、低消費電力モードの対象回路内または対象回路の外部におけるものである。分周器２１は、通常動作時用クロック信号ＣＫ＿Ｎを分周して低周波の低消費電力時用クロック信号ＣＫ＿Ｓを生成する。
【００３５】
（３）図６は、図３に示すフリップフロップ回路へのクロック供給系の構成例（その３）を示す回路図である。図６に示すように、ＦＦ回路へのクロック供給経路に、リングオシレータ２２が設けられている。このクロック供給経路は、低消費電力モードの対象回路内または対象回路の外部におけるものである。
【００３６】
今の例では、動作モード切替信号ａは、高レベル“１”であるとき、低消費電力モードを指定するので、リングオシレータ２２は、動作モード切替信号ａが一方の入力端子に入力するＮＡＮＤ回路２３の出力側に、奇数個のインバータ回路２４ａ，２４ｂ，・・、２４ｎを縦属接続し、奇数段縦属接続した終段のインバータ回路２４ｎの出力を入力側のＮＡＮＤ回路２２の他方の入力端子に帰還させた構成である。
【００３７】
このリングオシレータ２２は、動作モード切替信号ａが高レベル“１”である期間内、論理値“１”がループを一巡する時間に相当する周期で発振を繰り返すので、低消費電力モードである期間内、終段のインバータ回路２４ｎから、低周波の低消費電力時用クロック信号ＣＫ＿Ｓが出力される。
【００３８】
この第２の実施の形態によれば、低消費電力モードにおいて、ＦＦ回路は、第１の実施の形態よりも更に低周波のクロック信号で活性化されるので、第１の実施の形態よりも消費電力を抑制することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態にかかる半導体集積回路装置の要部構成を示すブロック図である。
【図２】図１に示すフリップフロップ回路の構成例を示す回路図である。
【図３】本発明の第２の実施の形態にかかる半導体集積回路装置の要部構成を示すブロック図である。
【図４】図３に示すフリップフロップ回路へのクロック供給系の構成例（その１）を示す回路図である。
【図５】図３に示すフリップフロップ回路へのクロック供給系の構成例（その２）を示す回路図である。
【図６】図３に示すフリップフロップ回路へのクロック供給系の構成例（その３）を示す回路図である。
【符号の説明】
【００４０】
１，１ａ，１ｂ，１ｃ  フリップフロップ回路（ＦＦ回路）、２  論理回路、３，３ａ，３ｂ，３ｃ  セレクタ、５〜１２  インバータ回路、２０  セレクタ、２１  分周器、２２  リングオシレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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