(57)【要約】【課題】狭額縁化を実現しつつ、信頼性に優れ、さらに低コスト化が可能な薄膜トランジスタアレイ基板の製造方法を提供する。【解決手段】本発明に係る薄膜トランジスタアレイ基板の製造方法は、第1導電膜１０からなるパターンを形成する工程と、ゲート絶縁膜２、半導体層４、及びレジストを順に積層する工程と、厚み方向に段差構造を有するレジストパターン４１を形成する工程と、レジストパターン４１を利用して第1導電膜１０の露出領域、及び半導体層４のパターンを形成する工程と、第1導電膜の露出領域において、第1導電膜１０と接触する第２導電膜２０からなるパターンを形成する工程と、第２導電膜２０を上層膜によって被覆する工程と、を備え、第1導電膜１０と第２導電膜２０が、ゲート絶縁膜２に形成された開口部を介して直接接触し、かつ、第２導電膜２０が上層膜により被覆されている導電膜接続領域を有する。【選択図】図５
2009122244.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第1導電膜からなるパターンを形成する工程と、
前記第1導電膜上にゲート絶縁膜、半導体層、及びレジストを順に積層する工程と、
前記レジストの上部にフォトマスクを配置して写真製版プロセスにより、厚み方向に段差構造を有するレジストパターンを形成する工程と、
前記レジストパターンを利用して前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程と、
前記第1導電膜の露出領域において、前記第1導電膜と接触する第２導電膜からなるパターンを形成する工程と、
前記第２導電膜を上層膜によって被覆する工程と、を備え、
薄膜トランジスタのゲート電極を前記第1導電膜により、ソース電極及びドレイン電極を前記第２導電膜により形成する薄膜トランジスタアレイ基板の製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタアレイ基板の製造方法において、
前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程は、
前記レジストパターンをマスクとして前記半導体層と前記ゲート絶縁膜とをエッチングすることにより前記第1導電膜の露出領域を得、
前記レジストパターンの膜厚の厚い部分がパターンとして残るように第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして、前記半導体層をエッチングすることにより前記半導体層のパターンを得ることを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項３】
請求項１に記載の薄膜トランジスタアレイ基板の製造方法において、
前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程は、
前記レジストパターンをマスクとして前記半導体層をエッチングし、
前記レジストパターンのうちの膜厚の厚い部分がパターンとして残るように第２のレジストパターンを形成し、
次いで、前記第２のレジストパターンにより露出した半導体層をマスクとして前記ゲート絶縁膜のエッチングを行うことにより前記第1導電膜の露出領域を得、
前記第２のレジストパターンをマスクとして、前記半導体層をエッチングすることにより前記半導体層のパターンを得ることを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項４】
第1導電膜からなるゲート電極の少なくとも一部と、第２金属導電膜からなるソース電極、及びドレイン電極とがゲート絶縁膜及び半導体層を介して対向配置する薄膜トランジスタを備え
前記第1導電膜と前記第２導電膜が、前記ゲート絶縁膜に形成された開口部を介して接触し、かつ、前記第２導電膜が上層膜により被覆されている導電膜接続領域を有する薄膜トランジスタアレイ基板。
【請求項５】
前記導電膜接続領域が、前記第1導電膜から構成される配線と、前記第２導電膜から構成される配線との接続領域において形成されていることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記導電膜接続領域が、駆動回路に形成されていることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項７】
前記導電膜接続領域が、端子に形成されていることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項８】
前記導電膜接続領域が、保護回路に形成されていることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項９】
前記上層膜は、保護膜、若しくは透明導電膜であることを特徴とする請求項４〜８のいずれか1項に記載の薄膜トランジスタアレイ基板。
【請求項１０】
請求項４〜９のいずれか1項に記載の薄膜トランジスタアレイ基板を搭載した表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、及びその製造方法に関する。さらに、前記薄膜トランジスタアレイ基板を搭載した表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）は、アクティブマトリクス型液晶表示装置（ＡＭＬＣＤ：Active-Matrix Liquid-Crystal Display）の画素駆動用のトランジスタとして広く用いられている。ＴＦＴの中でも、非晶質（アモルファス）のシリコン（Ｓｉ）膜を半導体膜として用いるものは、少ない製造工程数で製造が可能であり、絶縁性基板の大型化が容易なため、生産性が高く、広く適用されている。
【０００３】
ＴＦＴアレイ基板の製造工程においては、少なくとも異なる５回のエッチング工程が必要である。また、それぞれのエッチング工程に対応したレジストパターンを形成するために、５回の写真製版工程が必要であり、この５回の写真製版工程を行うために、５枚のフォトマスクが用いられてきた（例えば、特許文献１）。
【０００４】
近年においては、製造工程数をさらに削減して製造コストを低減させる方法が提案されている（例えば、特許文献２-５）。いわゆる多階調露光技術やリフトオフ法等の利用により製造工程数を削減する。多階調露光技術によれば、故意的にレジストに膜厚差をつくることができる。レジストに膜厚差を形成するためには、フォトマスク上で透明基板を通過する光量よりも少ない光量が通過する中間階調領域を形成する必要がある。この中間階調領域の形成方法については、グレイトーンマスクを用いる方法やハーフトーンマスクを用いる方法が知られている。グレイトーンマスクとは、写真製版工程時に未解像となるような微小パターンをスリットや格子状に配置させ、その部分の透過光量を制御するものである。ハーフトーンマスクは、中間階調領域を半透明膜で形成するものである。
【０００５】
４枚マスク技術により、静電保護回路部を有する逆スタガ型の液晶表示装置を製造する方法が特許文献２に、横方向電場駆動液晶ディスプレイを製造する方法が特許文献３に開示されている。また、リフトオフ法と多階調露光技術との併用により、製造プロセスをさらに削減した逆スタガ型のＴＦＴを備えた液晶表示装置の製造方法が特許文献４に開示されている。
【特許文献１】特開平１１−６４８８４号公報
【特許文献２】特開２００２−２６３３３号公報  図１−図３、段落番号００３７−００４７
【特許文献３】特開２００４−３１８０７６号公報  図７−１０、段落番号００２２−００２８
【特許文献４】特開２００７−５９９２６号公報  図２−６、図１１、段落番号００４２−００６０、００７４−００７９
【特許文献５】特開２００３−１７２９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献２においては、ソース／ドレイン電極上に層間絶縁膜を介さずに透明導電膜（透明電極層）を形成し、この透明導電膜を介して、ソース／ドレイン電極とゲート電極とを電気的に接続する構造が開示されている。しかしながら、透明導電膜として一般的に用いられるＩＴＯ,ＩＴＺＯ若しくはＩＺＯ等は、ゲート電極、ソース／ドレイン電極に一般的に用いられる金属材料に比して、体積抵抗率が２桁程高い。このため、透明導電膜を介してソース／ドレイン電極とゲート電極とを電気的に接続する場合には、電気抵抗の上昇を抑えるために、透明導電膜との接触面積を十分に確保する必要がある。
【０００７】
上記特許文献３に記載の液晶表示装置は、ＩＴＯ等の透明導電膜を用いない構成であるため、低コスト化を実現できる。しかしながら、外部信号などを入力する端子部となる開口部において、金属が露出しているので、外部の雰囲気により端子部の金属が腐食しやすいという問題がある。
【０００８】
上記特許文献４においては、ゲート電極を構成するＣｒ導電膜と、ソース／ドレイン電極を構成する金属導電膜とを透明導電膜を介して電気的に接続する構造が開示されている。従って、上記特許文献２と同様に、電気抵抗の上昇を抑えるために、透明導電膜との接触面積を十分に確保する必要がある。
【０００９】
近時においては、表示領域を確保しつつ、表示装置全体を小型化する要望が高まっている。そのため、表示領域の外側に区画される額縁領域を縮小する構造が求められている。また、信頼性の高い表示装置が求められている。
【００１０】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、狭額縁化を実現しつつ、信頼性に優れ、さらに低コスト化が可能な薄膜トランジスタアレイ基板、及びその製造方法、並びに、前記薄膜トランジスタアレイ基板を搭載した表示装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板上に第1導電膜からなるパターンを形成する工程と、前記第1導電膜上にゲート絶縁膜、半導体層、及びレジストを順に積層する工程と、前記レジストの上部にフォトマスクを配置して写真製版プロセスにより、厚み方向に段差構造を有するレジストパターンを形成する工程と、前記レジストパターンを利用して前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程と、前記第1導電膜の露出領域において、前記第1導電膜と接触する第２導電膜からなるパターンを形成する工程と、前記第２導電膜を上層膜によって被覆する工程と、を備え、薄膜トランジスタのゲート電極を前記第1導電膜により、ソース電極及びドレイン電極を前記第２導電膜により形成するものである。
【００１２】
本発明に係る薄膜トランジスタアレイ基板は、第1導電膜からなるゲート電極の少なくとも一部と、第２導電膜からなるソース電極、及びドレイン電極とがゲート絶縁膜及び半導体層を介して対向配置する薄膜トランジスタを備え、前記第1導電膜と前記第２導電膜が、前記ゲート絶縁膜に形成された開口部を介して接触し、かつ、前記第２導電膜が上層膜により被覆されている導電膜接続領域を有するものである。
【発明の効果】
【００１３】
本発明によれば、狭額縁化を実現しつつ、信頼性に優れ、さらに低コスト化が可能な薄膜トランジスタアレイ基板、及びその製造方法、並びに、前記薄膜トランジスタアレイ基板を搭載した表示装置を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、これに限定されるものではない。
【００１５】
［実施形態１］
本実施形態１に係る表示装置は、スイッチング素子として逆スタガ型のＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載された表示装置である。ここでは、表示装置の一例として透過型の液晶表示装置について説明する。
【００１６】
図１は、本実施形態１に係るＴＦＴアレイ基板８０の平面図である。ＴＦＴアレイ基板８０は、図１に示すように、ゲート配線１１、ゲート配線側端子１２、共通容量配線１３、ソース配線２１、ソース配線側端子２２、ＣＯＭＭＯＮ配線２３、ＣＯＭＭＯＮ端子２４、画素電極３１等を備える。
【００１７】
ゲート配線１１は、図１中の横方向に延在し、縦方向に複数並設されている。ソース配線２１は、ゲート配線１１とゲート絶縁層（不図示）を介して交差するように、図１中の縦方向に延在し、横方向に複数並設されている。複数のゲート配線１１と、複数のソース配線２１は、ほぼ直交するようにマトリクスを形成し、隣接するゲート配線１１及びソース配線２１とで囲まれた領域に、画素電極３１が形成されている。この領域が画素として機能し、複数の画素が形成されている領域が表示領域５０となる。表示領域５０の外側に区画された領域が額縁領域５１である。
【００１８】
ゲート配線側端子１２は、額縁領域５１の図中左側に複数配列されており、各ゲート配線１１が表示領域５０から当該端子まで延在されている。同様に、ソース配線側端子２２は、額縁領域５１の図中上部側に複数配列されており、各ソース配線２１が表示領域５０から当該端子まで延在されている。
【００１９】
キャパシタ形成のための共通容量配線１３は、ゲート配線１１と並行して各画素に配設され、額縁領域５１において、ＣＯＭＭＯＮ配線２３に接続されている。ＣＯＭＭＯＮ配線２３は、複数のソース配線２１の端部列に、ソース配線と並行になるように、ソース配線２１と同一のレイヤである第２導電膜により形成されている。そして、ＣＯＭＭＯＮ配線２３は、ＣＯＭＭＯＮ端子２４まで延在されている。ＣＯＭＭＯＮ端子２４は、外部より電位を供給するための端子であり、図１の例においては、一列に並んだ複数のソース配線側端子２２の端に配置されている。
【００２０】
図２に、図１の符号５２で示す領域近傍の模式的な回路図を示す。図２に示すように、各画素のゲート配線１１とソース配線２１の交差点付近には、少なくとも一つの信号伝達用のＴＦＴ６が設けられている。画素に形成されたＴＦＴ６のゲート電極はゲート配線１１に、ＴＦＴ６のソース電極はソース配線２１に接続されている。
【００２１】
ゲート配線１１に信号が与えられると、ソース配線２１から伝わった信号電荷が画素内に書き込まれ、保持容量７に電荷が蓄えられる。このとき、画素電極３１は、書き込まれた信号に対応した電位を液晶に印加して所望の画像を表示させる。各画素の信号電荷を蓄える電極の一方に画素電極３１を用い、対向電極として共通容量配線１３を用いる。共通容量配線１３は、ゲート配線１１と同じレイヤ（第1導電膜）で形成され、全ての画素に接続するべく、ソース配線２１とゲート絶縁層を介して交差するように配設されている。
【００２２】
図３に、本実施形態１に係るＴＦＴ６近傍の模式的断面図を示す。ＴＦＴ６は、逆スタガ型のものであり、チャネルエッチ（ＣＥ）により製造する。ＴＦＴ６は、図３に示すように、絶縁性基板１、ゲート電極１６、ゲート絶縁膜２、半導体層たる第1半導体層４ａと第２半導体層４ｂ、ソース電極２５、ドレイン電極２６、層間絶縁膜５、画素電極３１等を有している。
【００２３】
絶縁性基板１としては、ガラス基板や石英基板などの透過性を有する基板を用いる。ゲート電極１６は、絶縁性基板１上に形成され、ゲート配線１１、共通容量配線１３、共通容量電極層１５等と同一のレイヤである第1導電膜により形成されている。ゲート絶縁膜２は、ゲート電極１６を覆うように、その上層に形成されている。第1半導体層４ａは、ゲート絶縁膜２の上に形成され、ゲート絶縁膜２を介してゲート電極１６と少なくともその一部が対向配置されている。
【００２４】
第２半導体層４ｂは、第１半導体層４ａの上層に形成されている。ソース電極２５及びドレイン電極２６は、第２半導体層４ｂ上に形成されている。ソース電極２５が積層された第２半導体層４ｂの領域がソース領域となり、ドレイン電極２６が積層された第２半導体層４ｂの領域がドレイン領域となる。第1半導体層４ａのうち、ソース領域とドレイン領域の下層に位置する第1半導体層４ａに挟まれた領域がチャネル領域となる。
【００２５】
ソース電極２５及びドレイン電極２６は、ゲート絶縁膜２、第1半導体層４ａ、第２半導体層４ｂを介して、少なくともゲート電極１６の一部と対向配置されている。すなわち、ＴＦＴとして動作するために、薄膜トランジスタ領域が、ゲート電極１６上に存在して、ゲート電極に電圧を印加した時の電界の影響を受けやすい状態とする。
【００２６】
層間絶縁膜５は、チャネル領域、ソース電極２５、ドレイン電極２６を覆うように形成されている（図３参照）。そして、層間絶縁膜５上に、画素電極３１が形成されている。層間絶縁膜５に形成された第２コンタクトホール６２を介して、ドレイン電極２６と画素電極３１が電気的に接続されている。
【００２７】
次に、共通容量配線１３とＣＯＭＭＯＮ配線２３との電気的接続方法について説明する。前述したように、キャパシタ形成のための共通容量配線１３は、ゲート配線１１と同一のレイヤである第1導電膜１０により構成され、ＣＯＭＭＯＮ配線２３は、ソース配線２１と同一のレイヤである第２導電膜２０により構成されている。そして、額縁領域５１において、共通容量配線１３とＣＯＭＭＯＮ配線２３とが電気的に接続されている。なお、「第1導電膜」として、薄膜トランジスタのゲート電極を形成するために通常用いられる材料を用い、「第２導電膜」として、薄膜トランジスタのソース電極／ドレイン電極を形成するために通常用いられる材料を用いるものとする。すなわち、金属、若しくは金属を主成分とする材料からなる膜であって、金属と同レベルの体積抵抗率を有するものを用いる。
【００２８】
まず、比較例１に係る共通容量配線とＣＯＭＭＯＮ配線との電気的接続方法を図１２及び図１３を用いて説明する。図１２は、比較例１に係る共通容量配線とＣＯＭＭＯＮ配線との配線変換部近傍の模式的上面図であり、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ切断部断面図である。なお、図１２において、説明の便宜上、画素電極１３１及び層間絶縁膜１０５、ゲート絶縁膜１０２の図示を省略し、第１コンタクトホール１６１及び第２コンタクトホール１６２の形成位置を図示した。
【００２９】
ＴＦＴアレイ基板２００における配線変換部１５３は、図１３に示すように、絶縁性基板１０１、共通容量電極層１１５、ゲート絶縁膜１０２、ＣＯＭＭＯＮ配線１２３、層間絶縁膜１０５、接続層１３３等を有する。
【００３０】
共通容量電極層１１５は、絶縁性基板１０１上に形成され、ゲート配線１１１、共通容量配線１１３、ゲート電極（不図示）等と同一のレイヤである第1導電膜１１０から形成されている。ゲート絶縁膜１０２は、共通容量電極層１１５を覆うように、その上層に形成されている。また、ＣＯＭＭＯＮ配線１２３は、ゲート絶縁膜１０２の上に形成され、ゲート絶縁膜１０２を介して共通容量電極層１１５と対向配置されている。ＣＯＭＭＯＮ配線１２３は、ソース配線やソース／ドレイン電極等と同一のレイヤである第２導電膜１２０から形成されている。
【００３１】
層間絶縁膜１０５は、ＣＯＭＭＯＮ配線１２３、ゲート絶縁膜１０２を覆うように形成されている。そして、層間絶縁膜１０５上に、接続層１３３が形成されている。接続層１３３は、層間絶縁膜１０５を貫通する第１コンタクトホール１６１を介して、ＣＯＭＭＯＮ配線１２３と電気的に接続されている。同様に、層間絶縁膜１０５及びゲート絶縁膜１０２を貫通する第２コンタクトホール１６２を介して、接続層１３３と共通容量電極層１１５が電気的に接続されている。これにより、ＣＯＭＭＯＮ端子１２４から供給された外部電位が、ＣＯＭＭＯＮ配線１２３及び接続層１３３を介して共通容量電極層１１５に伝わり、共通容量配線１１３に供給される。なお、接続層１３３は画素電極を構成するレイヤと同じ導電膜により構成されている。
【００３２】
比較例１に係る配線変換部１５３においては、ＣＯＭＭＯＮ配線１２３から共通容量電極層１１５に信号を伝達させるために、図１３に示すように、ＣＯＭＭＯＮ配線１２３上に第１コンタクトホール１６１を、さらにＣＯＭＭＯＮ配線１２３を貫通する第２コンタクトホール１６２を形成している。
【００３３】
比較例１に係る配線変換部１５３において、ＣＯＭＭＯＮ配線１２３と共通容量電極層１１５を接続するための接続層１３３は、全透過型液晶表示装置の場合、ＩＴＯ等の透明導電膜材料が一般に用いられる。ＩＴＯ等は、前述したように体積抵抗率が金属に比して２桁程高い。このため、接続層１３３の材料としてＩＴＯ等を用いた場合には、コンタクト面積を広く取る必要がある。
【００３４】
なお、上記比較例１においては、ＣＯＭＭＯＮ配線１２３と共通容量電極層１１５を接続するための第１コンタクトホール１６１及び第２コンタクトホール１６２は、層間絶縁膜１０５を形成した後であって画素電極１３１を形成する前の工程において形成する必要がある。
【００３５】
次に、本実施形態１に係る共通容量配線とＣＯＭＭＯＮ配線との電気的接続方法を図４及び図５を用いて説明する。図４は、本実施形態１に係る共通容量配線とＣＯＭＭＯＮ配線との配線変換部近傍の模式的上面図であり、図５は、図４のＶ−Ｖ切断部断面図である。なお、図４において、説明の便宜上、層間絶縁膜５、ゲート絶縁膜２の図示を省略し、第1開口部６１の形成位置を点線により図示した。
【００３６】
ＴＦＴアレイ基板８０における配線変換部５３には、図５に示すように、絶縁性基板１、共通容量電極層１５、ゲート絶縁膜２、ＣＯＭＭＯＮ配線２３、層間絶縁膜５等を有する。また、共通容量電極層１５とＣＯＭＭＯＮ配線２３を接続するための第１開口部６１がゲート絶縁膜２に形成されている。第1開口部６１は、図５の例においては、スリット状に形成した例について説明したが、これに限定されるものではなく、正方形や円形などの形状のコンタクトホールを複数個並べてもよい。
【００３７】
共通容量電極層１５は、絶縁性基板１上に形成され、ゲート配線１１、共通容量配線１３、ゲート電極（不図示）等と同一のレイヤである第1導電膜１０から形成されている。ゲート絶縁膜２は、共通容量電極層１５を覆うように、その上層に形成されている。また、ＣＯＭＭＯＮ配線２３は、ゲート絶縁膜２上に形成され、ゲート絶縁膜２を介して共通容量電極層１５と少なくともその一部が対向配置されている。ＣＯＭＭＯＮ配線２３は、ソース配線やソース／ドレイン電極等と同一のレイヤである第２導電膜２０から形成されている。
【００３８】
層間絶縁膜５は、ＣＯＭＭＯＮ配線２３、ゲート絶縁膜２を覆うように形成されている。本実施形態１においては、上記比較例１の接続層１３３に相当する膜を用いずに、ＣＯＭＭＯＮ配線２３と共通容量電極層１５とが、ゲート絶縁膜２に形成された第１開口部６１を介して電気的に接続せしめられている。これにより、ＣＯＭＭＯＮ端子２４から供給された外部電位が、ＣＯＭＭＯＮ配線２３を介して共通容量電極層１５に伝わり、共通容量配線１３に供給される。なお、以降の説明において、第1導電膜１０と第２導電膜２０とが接続されている領域を「導電膜接続領域」と云う。
【００３９】
液晶表示装置に代表される各種表示装置は、近時においてさらに小型軽量化が求められている。とりわけ、携帯電話などに利用される対角サイズが３インチ程度よりも小さい小型の液晶表示パネルの場合、表示領域５０を広く確保するために額縁領域の面積を小さくすることが強く求められている。
【００４０】
本実施形態１に係るＴＦＴアレイ基板８０によれば、配線変換部５３の幅を狭小化できる。上記比較例１においては、配線変換部１５３の幅は、約１００μｍ程度が必要であった。これに対し、本実施形態１における配線変換部５３の幅は、例えば１０μｍ程度にすることができる。本実施形態１によれば、共通容量電極層１５とＣＯＭＭＯＮ配線２３を直接コンタクトさせているので、画素電極を構成する導電膜である接続層１３３を用いる場合に比してコンタクトホールのパターンを減らすことが可能となる。また、体積抵抗率の高いＩＴＯ等を介さずに第１導電膜と第２導電膜を接触させて接続させることが可能なため、コンタクト領域そのものを小さくすることができる。さらに、画素電極を構成する導電膜を介する場合に比して、構造が簡便であるので、製造歩留まりを高めることができる。
【００４１】
次に、上記のように構成されたＴＦＴアレイ基板の製造方法について図６乃至図８を用いつつ説明する。図６乃至図８において、図中の右側にＴＦＴ形成領域５４、図中の左側に配線変換部５３の断面構造を示す。
【００４２】
まず、ガラス基板等の絶縁性基板１上に、蒸着などの方法により第1導電膜１０を成膜する。第1導電膜は、例えば、Ｃｒ，Ａｌ，Ｍｏ，Ｗ又はこれらを主成分とする合金や、これらの金属の積層膜である。そして、写真製版工程、エッチング工程、レジスト除去工程等を経て所望の形状のゲート配線１１、共通容量電極層１５、ゲート電極１６等を形成する。
【００４３】
次に、洗浄工程等を経て、ゲート電極１６等及び絶縁性基板１上に、プラズマＣＶＤ（Chemical Vapor Deposition）等の各種ＣＶＤ法により、ゲート絶縁膜２、半導体層として機能する第1半導体層４ａと第２半導体層４ｂを順次堆積する（図６（ａ）参照）。ゲート絶縁膜２は、ＳｉＮｘやＳｉＯｙ等である。第1半導体層４ａは、導電性不純物を含まない純粋な半導体、いわゆる真性半導体である。第1半導体層４ａとしては、ａ−Ｓｉ（アモルファスシリコン）等を用いる。第２半導体層４ｂとしては、ｎ型半導体であり、ａ−ＳｉにＰ（リン）等を微量にドーピングしたｎ＋ａ−Ｓｉ（ｎ＋アモルファスシリコン）膜等を用いる。
【００４４】
第1半導体層４ａ、及び第２半導体層４ｂは、同一チャンバー内で形成することが望ましい。第1半導体層４ａと第２半導体層４ｂを同一チャンバー内で形成することにより、２種のシリコン層間の電気的接続抵抗を低減することができる。もちろん、ゲート絶縁膜２も同一チャンバー内で形成してもよい。以下、第1半導体層４ａと第２半導体層４ｂの区別が必要ない場合には、両者をまとめて半導体層４と記述する。
【００４５】
次いで、半導体層４上に感光性樹脂であるレジストをスピンコート法により塗布する。そして、塗布したレジストを、フォトマスク（不図示）上から露光する。図６（ｂ）に示すように、フォトマスクとして、遮光領域５５、透過領域５６、及び透過領域５６よりも透過率の小さい中間調露光領域５７が所望のパターンに配置されたものを用いる。そして、露光、現像等の一連の写真製版工程を行う。具体的には、ゲート配線１２上に第1コンタクト６１を形成する部分は透過領域５６、半導体層４を島化させて残す部分は遮光領域５５、半導体層４を除去する領域は中間調露光領域５７とする。
【００４６】
これにより、露光部のレジストが除去され、図６（ｂ）に示すような第１のレジストパターン４１を得る。すなわち、透過領域５６では、レジストが除去されることによって半導体層４が表面に露出する。未露光部である遮光領域５５では、レジストが除去されずに、所定の膜厚のレジストパターンが形成される。半露光部である中間調透過領域１５は、レジストが半導体層４の表面に露出しない程度に除去され、遮光領域５５の所定膜厚に比して膜厚の薄いパターンが形成される。換言すると、第１のレジストパターン４１は、未露光部と半露光部とで膜厚方向に２つの段差構造を有するパターンが得られる。
【００４７】
続いて、エッチング処理を行う。これにより、露出している半導体層４、その下層に位置するゲート絶縁膜２が除去され、ゲート配線１２上に第１開口部６１が形成される（図６（ｃ）参照）。その後、第１のレジストパターン４１のうち、膜厚の薄い部分を除去して、その下層にある半導体層４が露出するようにアッシング処理を施す（図７（ａ）参照）。アッシング処理には、例えば、ＲＩＥ−ＤＥ装置、ＵＶアッシャー等公知の装置を使用することができる。アッシング処理により、遮光領域５５の膜厚の厚い領域もアッシングにより膜厚が薄くなるが、レジストパターンとして残存する。
【００４８】
第１のレジストパターン４１のアッシング処理により、図７（ａ）に示すような第２のレジストパターン４２を得る。第２のレジストパターン４２は、半導体層４の島化したい領域に対応するパターンから構成される。
【００４９】
第２のレジストパターン４２をマスクとして、露出した半導体層４をエッチングにより除去する（図７（ｂ）参照）。これにより、ＴＦＴ形成部分の半導体層４は島化され、所望のパターンが形成される。なお、第１開口部６１部においては、共通容量電極層１５が露出しているが、通常、共通容量電極層１５には、Ａｌ，Ｃｒ，Ｍｏ、Ｗやこれらを主成分とする合金金属が用いられるため、半導体層４のエッチングに対する選択比を十分に確保することができる。次に、露出した半導体層４をエッチングにより除去した後に、第２のレジストパターン４２を除去する。
【００５０】
その後、共通容量電極層１５、ゲート絶縁膜２、半導体層４を覆うように、スパッタ法などにより第２導電膜２０を成膜する（図７（ｃ）参照）。そして、写真製版工程により第３のレジストパターン４３を形成する（図８（ａ）参照）。そして、第３のレジストパターン４３をマスクとしてエッチング処理を行い、所望の形状のソース電極２５、ドレイン電極２６、ソース配線２１、ＣＯＭＭＯＮ配線２３等を得る。その後、ＴＦＴ６のバックチャネル部分の半導体層４の一部をエッチングする。このとき、ソース電極２５側とドレイン電極２６側のｎ型半導体層４ｂが切り離されることにより、スイッチング素子として機能するＴＦＴが形成される（図８（ｂ）参照）。
【００５１】
その後、ゲート絶縁膜２、チャネル領域、ソース電極２５、ドレイン電極２６、ＣＯＭＭＯＮ配線２３等を覆うように、プラズマＣＶＤ等の各種ＣＶＤ法で層間絶縁膜５を形成する（図８（ｃ）参照）。層間絶縁膜５としては、ＳｉＮｘ、ＳｉＯｙ等あるいはそれらの混合物及び積層物を用いることができる。ＴＦＴ６を液晶表示装置に搭載する場合には、第２のレジストパターン４２を除去した後に、層間絶縁膜５に第２コンタクトホール６２を形成し、さらに画素電極３１となる透明導電性膜３０を成膜し、写真製版、エッチング、レジスト除去の工程を経て、画素電極３１とドレイン電極２６を電気的に接続させる。これらの一連の工程を経ることで図５に示す配線変換部５３、図３に示すＴＦＴ６が基板上に形成される。
【００５２】
なお、第２導電膜２０は、露出領域が形成されないように、上層膜により被覆する。上層膜としては、層間絶縁膜やパッシベーション膜等の保護膜を用いることができる。上層膜の材料としてはシリコン窒化膜やシリコン酸化膜などの無機膜、有機系の絶縁膜であってもよい。さらに、これらの積層膜であってもよい。また、端子部等、露出面に導電性が要求される領域においては、本明細書において、ＩＴＯ、ＩＴＺＯ、ＩＺＯ等の透明導電膜を好適に用いることができる。
【００５３】
また、上記中間調露光を実施する方法としては、写真製版に使用するマスクに、一定の透過率を持つ材料でパターンを形成する、いわゆる「ハーフトーンマスク」技術を用いることができる。その他、露光する光に対して解像限界以下の寸法で構成されたメッシュ状、チェッカー状等の幾何学模様のパターンマスクや、Ｌ／Ｓ（ライン／スペース）などのパターンマスクを用いてもよい。本実施形態１においては、上述したように、第１導電膜１０の露出領域を形成でき、かつ、半導体層４を島化することができればよく、公知のフォトマスクを用いて段差構造を有するレジストパターンを形成することができる。
【００５４】
上記のようにして製造されたＴＦＴアレイ基板は、カラーフィルタ基板、バックライト、液晶等とともに公知の製造工程を経て、液晶表示装置に搭載される。
【００５５】
上記比較例１においては、ＩＴＯ等の透明導電膜による接続層を形成するまでは、第1導電膜と第２導電膜は、それぞれ独立した状態で絶縁膜に囲まれていた。このため、プロセス中にガラス基板が帯電した場合、レイヤ間や同じレイヤの配線間で放電してしまい、製品としての表示装置が不良品となる恐れがあった。本実施形態１によれば、ＴＦＴアレイ基板を製造するプロセスとして、早い段階で第1導電膜１０と第２導電膜２０との接続部分を形成している。その結果、異常な静電気の帯電があった場合においても、接続する領域が存在することで、異常な静電気の逃げる通路が形成され、不良品の発生を効果的に防ぐことができる。
【００５６】
本実施形態１によれば、配線変換部５３において、第1導電膜１０から構成される共通容量電極層１５と第２導電膜２０から構成されるＣＯＭＭＯＮ配線２３とを接触させることにより電気的に接続しているので、ＣＯＭＭＯＮ配線２３の配線幅を短くすることができる。しかも、ＩＴＯ等の体積抵抗率の高い材料を用いずに、金属材料同士で接続させることにより、接触面積の縮小化を図ることができる。その結果、狭額縁化を図ることができる。
【００５７】
また、本実施形態１によれば、第２導電膜が露出しないように、上層膜（本実施形態１においては、層間絶縁膜）により被覆しているので、第２導電膜が腐食する心配がない。その結果、信頼性の高いＴＦＴアレイ基板を提供することができる。さらに、ゲート絶縁膜２に開口部を形成するためのマスクを追加する必要がなく、第1導電膜１０と第２導電膜２０を接続するための新たな写真製版工程を追加する必要がない。すなわち、少ない写真製版回数のプロセスを使い、上記の効果を得ることができる。従って、低コスト化を図ることができる。
【００５８】
さらに、第1導電膜１０と第２導電膜２０とを接触させているので、上記比較例１のように接続層１３３を介して第１導電膜と第２導電膜とを接続する場合に比して構造を簡便化することができる。また、導電膜接続領域において、直接第１導電膜１０と第２導電膜２０とを接続しているので、上記比較例１のように接続層３３のカバレッジ不良が発生しない。従って、カバレッジ不良による水分等の侵入を阻止し、信頼性の高い表示装置を提供することができる。
【００５９】
[実施形態２]
次に、上記実施形態１とは異なるＴＦＴアレイ基板の製造方法の一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００６０】
本実施形態２に係るＴＦＴアレイ基板の製造方法は、下記の点を除いて上記実施形態１と同様の製造方法と同様である。すなわち、上記実施形態１においては、第１のレジストパターン４１をマスクとして、半導体層４とゲート絶縁膜２をエッチング処理により除去していたのに対し、本実施形態２においては、第１のレジストパターン４１をマスクとして、まず半導体層４のみをエッチング処理する点で相違する。また、第２のレジストパターン４２を形成した後に、露出した半導体層４をマスクとして、露出しているゲート絶縁膜２をエッチング処理し、その後に露出した半導体層４をエッチング処理する点で相違する。
【００６１】
図９（ａ）〜（ｃ）に、本実施形態２に係るＴＦＴアレイ基板の製造工程を説明するための断面図を示す。上記実施形態１と同様の方法にて、絶縁性基板１上にゲート電極１６、ゲート配線１１、ゲート絶縁膜２、半導体層４、第１のレジストパターン４１を形成する（図６（ｂ）参照）。次いで、第１のレジストパターン４１をマスクとして、半導体層４をエッチング処理により除去する（図９（ａ）参照）。
【００６２】
その後、第１のレジストパターン４１のうち、膜厚の薄い部分を除去して、その下層にある半導体層４が露出するようにアッシング処理を施す。第１のレジストパターン４１のアッシング処理により、図９（ｂ）に示すような第２のレジストパターン４２を得る。第２のレジストパターン４２は、半導体層４の島化したい領域に対応するパターンから構成される。
【００６３】
次いで、露出した半導体層４をマスクとして、露出したゲート絶縁膜２をエッチングにより除去する（図９（ｃ）参照）。その後、第２のレジストパターン４２をマスクとして、露出した半導体層４をエッチングにより除去する。これにより、ＴＦＴ形成部分の半導体層４は島化され、所望のパターンが形成される。露出した半導体層４をエッチングにより除去した後に、第２のレジストパターン４２を除去する。その後は、上記実施形態１と同様の方法により、図５に示す配線変換部５３、図３に示すＴＦＴ６を形成する。
【００６４】
本実施形態２に係るＴＦＴアレイ基板の製造方法によれば、異常放電によるゲート電極の破壊を効果的に防止することができる。その理由は、以下のとおりである。すなわち、第１のレジストパターン４１をマスクとして半導体層４とゲート絶縁膜２をエッチングして、図６（ｃ）に示すような構造とした場合、絶縁層で覆われた中に導電性材料である第1導電膜１０が極一部の領域だけ露出した構造となる。このような場合、ドライエッチングの際にプラズマの状態が不安定となると、異常放電が発生する恐れがあり、状況によっては第1導電膜１０（共通容量電極層１５）が破壊されてしまうことがあり得る。
【００６５】
本実施形態２に係るＴＦＴアレイ基板の製造方法によれば、ゲート絶縁膜３をエッチングする際には、半導体層４の大部分の表面が露出している。従って、第1導電膜１０（共通容量電極層１５）の一部が露出した場合でも、導電性の部分の面積が急激に変化するわけではないので、異常放電によるゲート電極の破壊を防止することができる。
【００６６】
[実施形態３]
次に、ＴＦＴアレイ基板の駆動回路部に、第1導電膜１０と第２導電膜２０とを接触させて接続する導電膜接続領域が形成された例について説明する。本実施形態３に係るＴＦＴアレイ基板は、基本的な構造は上記実施形態１と同様である。
【００６７】
上述したように、ゲート駆動回路、ソース駆動回路（以下、「駆動回路」と云う）が組み込まれた液晶駆動用の半導体チップ（以下、「ＩＣ」（Integrated Circuit）と記す）を、ＴＦＴアレイ基板の端子部に直接、又はフレキシブルプリント回路基板（以降、「ＦＰＣ（Flexible Printed Circuit）」と云う）等を介して接続することにより、所望の画像を表示させることができる。しかしながら、ＩＣを別途用意しなければならないため、その費用は確実に製造コストに反映されてしまう。そこで、画素のＴＦＴを形成するのと同時にＴＦＴアレイ基板に回路を形成することにより、使用するＩＣを削減したり、さらには新たな機能を持たせた回路を形成したりすることにより、表示装置の付加価値を高めることができる。本実施形態３においては、ＴＦＴアレイ基板の額縁領域５１にこのような駆動回路を形成する場合に、本発明を適用した例について説明する。
【００６８】
表示装置として必要とされる最低限の機能に加えて、さらに付加価値のある回路を搭載する場合、図１０（ａ）に示すようにＴＦＴ６ａのソース電極／ドレイン電極とゲート電極との間に接続部８を設ける。接続部８を設けた回路を組み合わせることにより、様々な論理回路を構築することができる。
【００６９】
図１４に、比較例２に係る駆動回路におけるＴＦＴ１０６ａ近傍の模式的上面図を示す。なお、図１４においては、説明の便宜上、ゲート絶縁膜、層間絶縁膜の図示を省略し、接続層を構成する導電膜を点線で示した。また、コンタクトホールの形成位置を実線により図示した。
【００７０】
比較例２に係る駆動回路のＴＦＴ１０６ａは、図１４に示すように、第1導電膜１１０からなるゲート電極１１６と、第２導電膜１２０からなるソース電極１２５、ドレイン電極１２６とが半導体層１０４、ゲート絶縁膜（不図示）を介して対向配置されている。そして、ソース電極１２５、ドレイン電極１２６上に層間絶縁膜（不図示）が形成され、その上に第３導電膜１３０からなる接続層１３３ａが配設されている。接続層１３３ａは、層間絶縁膜（不図示）を貫通する第１コンタクトホール１６１ａを介して、ドレイン電極１２６と電気的に接続されている。同様にして接続層１３３ａは、層間絶縁膜（不図示）及びゲート絶縁膜（不図示）を貫通する第２コンタクトホール１６２ａを介して、ゲート電極１２５と電気的に接続されている。これにより、ゲート電極１２５と、ソース電極／ドレイン電極とが電気的に接続される。
【００７１】
比較例２に係る駆動回路部においては、ゲート電極と、ソース電極／ドレイン電極とを電気的に接続させるために、図１４に示すように、ドレイン電極１２６上に第１コンタクトホール１６１ａを、ゲート電極１１６上に第２コンタクトホール１６２ａを形成する必要がある。また、比較例１と同様に、接続層１３３ａとして、全透過型液晶表示装置の場合、ＩＴＯ等の透明導電膜材料が一般に用いられる。ＩＴＯ等は、前述したように体積抵抗率が金属に比して２桁程高い。このため、接続層１３３の材料としてＩＴＯ等を用いた場合には、コンタクト面積を広く取る必要がある。
【００７２】
一方、本実施形態３においては、図１０（ｂ）に示すように、ドレイン電極２６ａとゲート電極１６ａとを接触させることにより、金属同士の接続となるので、ＩＴＯと金属との接続の場合に比べて、接続部分の接触領域を小さくすることが可能となる。従って、少ない面積で所望の接続を行うことができ、狭額縁化を実現することができる。
【００７３】
また、駆動回路においては、駆動信号の遅延をできるだけ少なくするために、配線やコンタクトの電気抵抗が小さいことが望ましい。本実施形態３によれば、電気抵抗の高いＩＴＯを介さずに、導電率の高い金属により構成される第1導電膜のレイヤと、第２導電膜のレイヤとを接触させているので、高性能な駆動回路を提供することができる。
【００７４】
また、本実施形態３に係る製造方法によれば、写真製版工程の回数を増やさずに、所望の位置に金属配線同士（第1導電膜及び第２導電膜）のコンタクト部を有する駆動回路を形成することができる。さらに、第２導電膜２０より構成されるソース電極２５ａ、ドレイン電極２６ａが露出しないように、層間絶縁膜５により被覆されているので、配線が腐食する心配がない。その結果、低コスト化を実現しつつ、信頼性の高い表示装置を提供することができる。
【００７５】
[実施形態４]
ＴＦＴアレイ基板の端子に、第1導電膜１０と第２導電膜２０とを直接的に接続する導電膜接続領域が形成された例について説明する。本実施形態４に係るＴＦＴアレイ基板は、基本的な構造は上記実施形態１と同様である。
【００７６】
図１１（ａ）に、本実施形態４に係る液晶表示パネルの模式的上面図を示す。ここでは、上記実施形態３と同様にＣＯＧ技術により駆動回路等が実装された場合について説明する。液晶表示パネル８１は、前述したように表示領域５０、及びその外側に区画される額縁領域５１を備える。そして、額縁領域５１には、図１１（ａ）に示すように、ゲート配線エリア５８、ソース配線エリア５９、駆動回路実装エリア６０、外部端子エリア６１等がある。
【００７７】
ゲート配線１１は、表示領域５０から額縁領域５１のゲート配線エリア５８を介して駆動回路実装エリア６０まで延設されている。ソース配線２１も同様に表示領域５０から額縁領域５１のソース配線エリア５９を介して駆動回路実装エリア６０まで延設されている。
【００７８】
外部端子エリア６１と駆動回路実装エリア６０は、不図示の配線を介して接続されている。外部端子エリア６１に形成された端子（不図示）には、フレキシブルプリント回路基板（以降、「ＦＰＣ（Flexible Printed Circuit）」と云う）等から外部信号が供給される。そして、外部端子エリア６１から駆動回路実装エリア６０にある駆動回路（不図示）に外部からの各種信号が供給される。駆動回路実装エリア６０においては、ゲート配線１１のゲート端子１２と、ソース配線２１のソース端子２２が配設されている。そして、外部からの制御信号に基づいて、駆動回路は、ゲート信号をゲート配線に、表示信号をソース配線に供給する。これにより、表示データに応じた表示電圧が各画素電極に供給される。
【００７９】
図１５に、比較例３に係る駆動回路実装エリアにおけるゲート端子１１２、及びソース端子１２２の模式的断面図を示す。図１５において、ゲート端子１１２の領域近傍を図中の左側に、ソース端子１２２の領域近傍を図中の右側に図示する。
【００８０】
比較例３において、ゲート端子１１２は、ゲート電極１１６等と同一のレイヤである第1導電膜１１０のパターンが形成され、ゲート絶縁膜１０２に形成された第３コンタクトホール１６３を介して第３導電膜１３０である接続層１３３が第1導電膜１１０と接続されている。同様にして、ソース端子１２２は、ソース電極１２６等と同一のレイヤである第２導電膜１２０のパターンが形成され、層間絶縁膜１０５に形成された第４コンタクトホール１６４を介して第３導電膜１３０である接続層１３３と接続されている。すなわち、ゲート端子１１２においては、第1導電膜１１０と第３導電膜１３０の層が用いられ、ソース端子１２２においては、第２導電膜１２０と第３導電膜１３０の層が用いられる。このため、ゲート端子１１２とソース端子１２２とでは、図１５に示すうようにゲート端子１１２の高さＨ１１とソース端子１２２の高さＨ１２が異なる。
【００８１】
ゲート端子１１２と、ソース端子１２２の高さが異なると、ゲート駆動信号とソース駆動信号とを同一のチップに搭載した駆動回路を使う場合、端子高さが低い方において接続不良が発生する恐れがある。特に、小型パネルなどの場合では、ゲート駆動回路とソース駆動回路の両方を搭載した単一のＩＣが使われることがあるので、接続不良が発生しやすい。
【００８２】
図１１（ｂ）に、本実施形態４に係る駆動回路実装エリアにおけるゲート端子１２、及びソース端子２２の模式的断面図を示す。図１１（ｂ）において、ゲート端子１２の領域近傍を図中の左側に、ソース端子２２の領域近傍を図中の右側に図示する。
【００８３】
本実施形態４において、ゲート端子１２は、ゲート電極１６等と同一のレイヤである第1導電膜１０のパターンが形成され、ゲート絶縁膜２に形成されたコンタクトホールを介して第２導電膜２０のパターンが形成され、その上層に第３導電膜３０である接続層３３が第２導電膜２０と接続されている。ソース端子２２も、同様にして、ゲート電極１６等と同一のレイヤである第1導電膜１０のパターンが形成され、ゲート絶縁膜２に形成されたコンタクトホールを介して第２導電膜２０のパターンが形成され、その上層に第３導電膜３０である接続層３３が第２導電膜２０と接続されている。このため、ゲート端子１２とソース端子２２とでは、図１１（ｂ）に示すうようにゲート端子１２の高さＨ１とソース端子２２の高さＨ２が同一となる。
【００８４】
本実施形態４によれば、ゲート端子１２とソース端子２２とを同一構造により構成しているので、上記比較例３に係る問題を解決することができる。すなわち、本実施形態４によれば、ゲート端子１２とソース端子２２の端子高さが同一であるため、端子部における接続不良を防止できる。
【００８５】
なお、上記比較例１の構造を採用して、ゲート端子とソース端子の構造を同一とする方法も考えられる。例えば、ゲート配線、又はソース配線のいずれか一方で、配線の途中で変換部を設け、ゲート端子とソース端子の両方ともを図１５に示すゲート端子１１２、又はソース端子１２２のいずれか一方の構造に統一して高さを揃える方法である。しかしながら、上記比較例１と同様の構成、すなわち、第３導電膜を介して第1導電膜と第２導電膜を接続する構成とすると、コンタクトホール等の形成領域によって額縁領域の面積が増加してしまう。また、配線変換に伴って配線トータルの電気抵抗が上昇してしまうので、表示特性の向上に不利である。
【００８６】
[実施形態５]
本実施形態５においては、本発明をＴＦＴアレイ基板の保護回路に適用した例について説明する。本実施形態５に係るＴＦＴアレイ基板は、基本的な構造は上記実施形態１と同様である。
【００８７】
保護回路においても、上記実施形態３で説明した駆動回路と同様に、保護回路内のＴＦＴのソース電極／ドレイン電極とゲート電極との間に接続部８（図１０（ａ）参照）を設けることにより、様々な論理回路を構築することができる。図１０（ｂ）に示すように、第1導電膜１０と第２導電膜２０とが接触する領域を設けることにより、本実施形態５に係る保護回路においても、上記実施形態３の駆動回路と同様の効果を得ることができる。
【００８８】
本実施形態５によれば、導電膜接続領域（第1導電膜１０と第２導電膜２０）における金属配線の腐食防止、コンタクトの電気抵抗低減、額縁領域５１の面積を狭小化できる等の効果を得ることができる。
【００８９】
なお、本件発明は、上記実施形態１〜５で説明した適用例に限定されるものではない。例えば、検査回路などにも適用することができる。換言すれば、第1導電膜と第２導電膜との接続が必要な全ての箇所において本件発明を適用することができる。また、上記実施形態１〜５においては、ＴＦＴアレイ基板を液晶表示装置に搭載する例について述べたが、これに限定されるものではなく、ＥＬ表示装置などの表示装置全般に適用することが可能である。
【図面の簡単な説明】
【００９０】
【図１】実施形態１に係るＴＦＴアレイ基板の模式的な部分拡大上面図。
【図２】実施形態１に係る画素近傍の模式的回路図。
【図３】実施形態１に係るＴＦＴの断面図。
【図４】実施形態１に係る配線変換部近傍の上面図
【図５】実施形態１に係る配線変換部近傍の断面図。
【図６】(ａ)〜（ｃ）は、実施形態１に係るＴＦＴアレイ基板の製造工程図。
【図７】(ａ)〜（ｃ）は、実施形態１に係るＴＦＴアレイ基板の製造工程図。
【図８】(ａ)〜（ｃ）は、実施形態１に係るＴＦＴアレイ基板の製造工程図。
【図９】(ａ)〜（ｃ）は、実施形態２に係るＴＦＴアレイ基板の製造工程図。
【図１０】（ａ）は、駆動回路部に形成されたＴＦＴの回路図であり、（ｂ）は実施形態３に係る駆動回路部のＴＦＴの模式的上面図。
【図１１】（ａ）は、実施形態４に係る液晶表示パネルの模式的平面図であり、（ｂ）は端子部の断面図。
【図１２】比較例１に係るＴＦＴアレイ基板の配線変換部近傍の上面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ切断部断面図。
【図１４】比較例２に係るＴＦＴアレイ基板の駆動回路部の部分拡大上面図。
【図１５】比較例３に係るＴＦＴアレイ基板の端子部の断面図。
【符号の説明】
【００９１】
１      絶縁性基板
２      ゲート絶縁膜
４      半導体層
５      層間絶縁膜
６      ＴＦＴ
７      保持容量
１０    第1導電膜
１１    ゲート配線
１２    ゲート端子
１３    共通容量配線
１５    共通容量電極層
１６    ゲート電極
２０    第２導電膜
２１    ソース配線
２２    ソース端子
２３    ＣＯＭＭＯＮ配線
２４    ＣＯＭＭＯＮ端子
２５    ソース電極
２６    ドレイン電極
３０    第３導電膜
３１    画素電極
３３    接続層
４１    第1のレジストパターン
４２    第２のレジストパターン
５０    表示領域
５１    額縁領域
５３    配線変換部
５４    ＴＦＴ形成領域
５５    遮光領域
５６    透過領域
５７    半透過領域
５８    ゲート配線エリア
５９    ソース配線エリア
６０    駆動回路配設エリア
６１    端子配設エリア
８０    ＴＦＴアレイ基板
８１    液晶表示パネル
【図１】
2009122244.tif 000003
【図２】
2009122244.tif 000004
【図３】
2009122244.tif 000005
【図４】
2009122244.tif 000006
【図５】
2009122244.tif 000007
【図６】
2009122244.tif 000008
【図７】
2009122244.tif 000009
【図８】
2009122244.tif 000010
【図９】
2009122244.tif 000011
【図１０】
2009122244.tif 000012
【図１１】
2009122244.tif 000013
【図１２】
2009122244.tif 000014
【図１３】
2009122244.tif 000015
【図１４】
2009122244.tif 000016
【図１５】
2009122244.tif 000017
【手続補正書】
【提出日】平成20年11月12日(2008.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に第1導電膜からなるパターンを形成する工程と、
前記第1導電膜上にゲート絶縁膜、半導体層、及びレジストを順に積層する工程と、
前記レジストの上部にフォトマスクを配置して写真製版プロセスにより、厚み方向に段差構造を有するレジストパターンを形成する工程と、
前記レジストパターンを利用して前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程と、
前記第1導電膜の露出領域において、前記第1導電膜と接触する第２導電膜からなるパターンを形成する工程と、
前記第２導電膜の上層に、層間絶縁膜及び第３導電膜からなる各パターンを形成する工程と
を備え、
前記第1導電膜と前記第２導電膜が、前記ゲート絶縁膜に形成された開口部を介して直接接触し、かつ、前記第２導電膜が上層膜により被覆されている導電膜接続領域を有し、
薄膜トランジスタのゲート電極を前記第1導電膜により、前記薄膜トランジスタのソース電極及びドレイン電極を前記第２導電膜により、画素電極を前記第３導電膜により形成する薄膜トランジスタアレイ基板の製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタアレイ基板の製造方法において、
前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程は、
前記レジストパターンをマスクとして前記半導体層と前記ゲート絶縁膜とをエッチングすることにより前記第1導電膜の露出領域を得、
前記レジストパターンの膜厚の厚い部分がパターンとして残るように第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして、前記半導体層をエッチングすることにより前記半導体層のパターンを得ることを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項３】
請求項１に記載の薄膜トランジスタアレイ基板の製造方法において、
前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程は、
前記レジストパターンをマスクとして前記半導体層をエッチングし、
前記レジストパターンのうちの膜厚の厚い部分がパターンとして残るように第２のレジストパターンを形成し、
次いで、前記第２のレジストパターンにより露出した半導体層をマスクとして前記ゲート絶縁膜のエッチングを行うことにより前記第1導電膜の露出領域を得、
前記第２のレジストパターンをマスクとして、前記半導体層をエッチングすることにより前記半導体層のパターンを得ることを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記導電膜接続領域における前記第２導電膜は、前記ゲート絶縁膜に形成された開口部内、及び前記ゲート絶縁膜の直上に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記導電膜接続領域が、前記第1導電膜から構成される配線と、前記第２導電膜から構成される配線との接続領域において形成されていることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記導電膜接続領域が、駆動回路に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記導電膜接続領域が、端子に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記導電膜接続領域が、保護回路に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記第３導電膜は、透明導電膜であることを特徴とする請求項１〜８のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記上層膜は、保護膜、若しくは前記第３導電膜であることを特徴とする請求項１〜９のいずれか1項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
請求項１〜９のいずれか1項に記載の薄膜トランジスタアレイ基板の製造方法により製造した薄膜トランジスタアレイ基板を搭載した表示装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、薄膜トランジスタアレイ基板の製造方法に関する。さらに、前記薄膜トランジスタアレイ基板の製造方法により製造した薄膜トランジスタアレイ基板を搭載した表示装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、狭額縁化を実現しつつ、信頼性に優れ、さらに低コスト化が可能な薄膜トランジスタアレイ基板の製造方法、及び表示装置を提供することである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板上に第1導電膜からなるパターンを形成する工程と、前記第1導電膜上にゲート絶縁膜、半導体層、及びレジストを順に積層する工程と、前記レジストの上部にフォトマスクを配置して写真製版プロセスにより、厚み方向に段差構造を有するレジストパターンを形成する工程と、前記レジストパターンを利用して前記第1導電膜の露出領域、及び半導体層のパターンを形成する工程と、前記第1導電膜の露出領域において、前記第1導電膜と接触する第２導電膜からなるパターンを形成する工程と、前記第２導電膜の上層に、層間絶縁膜及び第３導電膜からなる各パターンを形成する工程と、を備え、前記第１導電膜と前記第２導電膜が、前記ゲート絶縁膜に形成された開口部を介して直接接触し、かつ、前記第２導電膜が上層膜により被覆されている導電膜接続領域を有し、薄膜トランジスタのゲート電極を前記第1導電膜により、前記薄膜トランジスタのソース電極及びドレイン電極を前記第２導電膜により、画素電極を前記第３導電膜により形成するものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明によれば、狭額縁化を実現しつつ、信頼性に優れ、さらに低コスト化が可能な薄膜トランジスタアレイ基板の製造方法、及び表示装置を提供することができるという優れた効果を有する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
第２半導体層４ｂは、第１半導体層４ａの上層に形成されている。ソース電極２５及びドレイン電極２６は、第２半導体層４ｂ上に形成されている。ソース電極２５が積層された第２半導体層４ｂの領域がソース領域となり、ドレイン電極２６が積層された第２半導体層４ｂの領域がドレイン領域となる。第1半導体層４ａのうち、ソース領域とドレイン領域の下層に位置する第1半導体層４ａに挟まれ、第２半導体層４ｂが除去された領域がチャネル領域となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
ソース電極２５及びドレイン電極２６は、ゲート絶縁膜２、第1半導体層４ａ、第２半導体層４ｂを介して、少なくともゲート電極１６の一部と対向配置されている。すなわち、ＴＦＴとして動作するために、チャネル領域が、ゲート電極１６上に存在して、ゲート電極１６に電圧を印加した時の電界の影響を受けやすい状態とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
まず、比較例１に係る共通容量配線とＣＯＭＭＯＮ配線との電気的接続方法を図１２及び図１３を用いて説明する。図１２は、比較例１に係る共通容量配線とＣＯＭＭＯＮ配線との配線変換部近傍の模式的上面図であり、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ切断部断面図である。なお、図１２において、説明の便宜上、接続層１３３及び層間絶縁膜１０５、ゲート絶縁膜１０２の図示を省略し、第１コンタクトホール１６１及び第２コンタクトホール１６２の形成位置を図示した。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
共通容量電極層１５は、絶縁性基板１上に形成され、ゲート配線１１、共通容量配線１３、ゲート電極（不図示）等と同一のレイヤである第1導電膜１０から形成されている。ゲート絶縁膜２は、共通容量電極層１５を覆うように、その上層に形成されている。また、ＣＯＭＭＯＮ配線２３は、ゲート絶縁膜２上に形成され、ゲート絶縁膜２の第１開口部６１を介して共通容量電極層１５と少なくともその一部が接続されている。ＣＯＭＭＯＮ配線２３は、ソース配線やソース／ドレイン電極等と同一のレイヤである第２導電膜２０から形成されている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
層間絶縁膜５は、ＣＯＭＭＯＮ配線２３、ゲート絶縁膜２を覆うように形成されている。本実施形態１においては、上記比較例１の接続層１３３に相当する膜を用いずに、ＣＯＭＭＯＮ配線２３と共通容量電極層１５とが、ゲート絶縁膜２に形成された第１開口部６１を介して電気的に接続せしめられている。これにより、ＣＯＭＭＯＮ端子２４から供給された外部電位が、ＣＯＭＭＯＮ配線２３を介して共通容量電極層１５に伝わり、共通容量配線１３に供給される。なお、以降の説明において、第1導電膜１０と第２導電膜２０とが直接接続されている領域を「導電膜接続領域」と云う。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
次いで、半導体層４上に感光性樹脂であるレジストをスピンコート法により塗布する。そして、塗布したレジストを、フォトマスク（不図示）上から露光する。図６（ｂ）に示すように、フォトマスクとして、遮光領域５５、透過領域５６、及び透過領域５６よりも透過率の小さい中間調露光領域５７が所望のパターンに配置されたものを用いる。そして、露光、現像等の一連の写真製版工程を行う。具体的には、共通電極層１５上に第1コンタクト６１を形成する部分は透過領域５６、半導体層４を島化させて残す部分は遮光領域５５、半導体層４を除去する領域は中間調露光領域５７とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
第２のレジストパターン４２をマスクとして、露出した半導体層４をエッチングにより除去する（図７（ｂ）参照）。これにより、ＴＦＴ形成部分の半導体層４は島化され、所望のパターンが形成される。なお、第１開口部６１においては、共通容量電極層１５が露出しているが、通常、共通容量電極層１５には、Ａｌ，Ｃｒ，Ｍｏ、Ｗやこれらを主成分とする合金金属が用いられるため、半導体層４のエッチングに対する選択比を十分に確保することができる。次に、露出した半導体層４をエッチングにより除去した後に、第２のレジストパターン４２を除去する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
その後、共通容量電極層１５、ゲート絶縁膜２、半導体層４を覆うように、スパッタ法などにより第２導電膜２０を成膜する（図７（ｃ）参照）。そして、写真製版工程により第３のレジストパターン４３を形成する（図８（ａ）参照）。そして、第３のレジストパターン４３をマスクとしてエッチング処理を行い、所望の形状のソース電極２５、ドレイン電極２６、ソース配線２１、ＣＯＭＭＯＮ配線２３等を得る。その後、ＴＦＴ６のバックチャネル部分の半導体層４の一部をエッチングする。このとき、ソース電極２５側とドレイン電極２６側の第２半導体層４ｂが切り離されることにより、スイッチング素子として機能するＴＦＴが形成される（図８（ｂ）参照）。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
その後、ゲート絶縁膜２、チャネル領域、ソース電極２５、ドレイン電極２６、ＣＯＭＭＯＮ配線２３等を覆うように、プラズマＣＶＤ等の各種ＣＶＤ法で層間絶縁膜５を形成する（図８（ｃ）参照）。層間絶縁膜５としては、ＳｉＮｘ、ＳｉＯｙ等あるいはそれらの混合物及び積層物を用いることができる。ＴＦＴ６を液晶表示装置に搭載する場合には、第２のレジストパターン４２を除去した後に、層間絶縁膜５に第２コンタクトホール６２を形成し、さらに画素電極３１となる透明導電性膜である第３導電膜３０を成膜し、写真製版、エッチング、レジスト除去の工程を経て、画素電極３１とドレイン電極２６を電気的に接続させる。これらの一連の工程を経ることで図５に示す配線変換部５３、図３に示すＴＦＴ６が基板上に形成される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
さらに、第1導電膜１０と第２導電膜２０とを接触させているので、上記比較例１のように接続層１３３を介して第１導電膜と第２導電膜とを接続する場合に比して構造を簡便化することができる。また、導電膜接続領域において、直接第１導電膜１０と第２導電膜２０とを接続しているので、上記比較例１のように接続層１３３のカバレッジ不良が発生しない。従って、カバレッジ不良による水分等の侵入を阻止し、信頼性の高い表示装置を提供することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
図１４に、比較例２に係る駆動回路におけるＴＦＴ１０６ａ近傍の模式的上面図を示す。なお、図１４においては、説明の便宜上、ゲート絶縁膜、層間絶縁膜の図示を省略し、接続層を構成する導電膜を点線で示した。また、コンタクトホールの形成位置を実線により図示した。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
図１１（ａ）に、本実施形態４に係る液晶表示パネルの模式的上面図を示す。ここでは、上記実施形態３と同様にＣＯＧ技術により駆動回路等が実装された場合について説明する。液晶表示パネル８１は、前述したように表示領域５０、及びその外側に区画される額縁領域５１を備える。そして、額縁領域５１には、図１１（ａ）に示すように、ゲート配線エリア５８、ソース配線エリア５９、駆動回路実装エリア６０、外部端子エリア７１等がある。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
ゲート端子１１２と、ソース端子１２２の高さが異なると、ゲート駆動回路とソース駆動回路とを同一のチップに搭載した駆動回路を使う場合、端子高さが低い方において接続不良が発生する恐れがある。特に、小型パネルなどの場合では、ゲート駆動回路とソース駆動回路の両方を搭載した単一のＩＣが使われることがあるので、接続不良が発生しやすい。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
本実施形態４において、ゲート端子１２は、ゲート電極１６等と同一のレイヤである第1導電膜１０のパターンが形成され、ゲート絶縁膜２に形成されたコンタクトホールを介して第２導電膜２０のパターンが形成され、その上層に第３導電膜３０が第２導電膜２０と接続されている。ソース端子２２も、同様にして、ゲート電極１６等と同一のレイヤである第1導電膜１０のパターンが形成され、ゲート絶縁膜２に形成されたコンタクトホールを介して第２導電膜２０のパターンが形成され、その上層に第３導電膜３０が第２導電膜２０と接続されている。このため、ゲート端子１２とソース端子２２とでは、図１１（ｂ）に示すうようにゲート端子１２の高さＨ１とソース端子２２の高さＨ２が同一となる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
１      絶縁性基板
２      ゲート絶縁膜
４      半導体層
５      層間絶縁膜
６      ＴＦＴ
７      保持容量
１０    第1導電膜
１１    ゲート配線
１２    ゲート端子
１３    共通容量配線
１５    共通容量電極層
１６    ゲート電極
２０    第２導電膜
２１    ソース配線
２２    ソース端子
２３    ＣＯＭＭＯＮ配線
２４    ＣＯＭＭＯＮ端子
２５    ソース電極
２６    ドレイン電極
３０    第３導電膜
３１    画素電極
３３    接続層
４１    第1のレジストパターン
４２    第２のレジストパターン
５０    表示領域
５１    額縁領域
５３    配線変換部
５４    ＴＦＴ形成領域
５５    遮光領域
５６    透過領域
５７    半透過領域
５８    ゲート配線エリア
５９    ソース配線エリア
６０    駆動回路配設エリア
６１    端子配設エリア
６２    第２コンタクトホール
７１    外部端子エリア
８０    ＴＦＴアレイ基板
８１    液晶表示パネル
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2009122244.tif 000018
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2009122244.tif 000019