(57)【要約】【課題】精度の高いキャパシタを有する半導体集積装置およびその検査方法を提供する。【解決手段】キャパシタＣ１を有する機能回路１４と、キャパシタＣ０を有する発振回路１５と、制御信号Ｖｃｔｒｌに応じて、キャパシタＣ１を機能回路１４から電気的に切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６と、発振回路１５の発振出力ＲＦｏｕｔを出力する出力部１８とを具備する。発振回路１５の発振周波数ｆ０を求め、キャパシタＣ１がキャパシタＣ０に並列接続された後の発振回路１５の発振周波数ｆ１を求め、発振周波数ｆ０と、発振周波数ｆ１とから、キャパシタＣ１の容量を求める。【選択図】図１
2009025043.tif 000002
【特許請求の範囲】
【請求項１】
第１キャパシタを有する機能回路と、
第２キャパシタを有する発振回路と、
制御信号に応じて、前記第１キャパシタを前記機能回路から電気的に切り離すとともに、前記発振回路の前記第２キャパシタに並列接続するスイッチング手段と、
前記発振回路の発振出力を出力する出力部と、
を具備することを特徴とする半導体集積装置。
【請求項２】
前記第２キャパシタの容量が、前記第１キャパシタの容量より大きいことを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
複数の前記機能回路を有し、
各前記第１キャパシタの一端が、個別の第１配線を介して前記第２キャパシタの一端に接続され、
各前記第１キャパシタの他端が、個別の第２配線を介して前記第２キャパシタの他端に接続されることを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
第１領域と、第２領域とを有し、
前記第１領域に、前記機能回路と、前記発振回路と、前記スイッチング手段とが形成され、
前記第２領域に、前記機能回路と、前記発振回路と、前記スイッチング手段とが形成され、
前記第１領域または前記第２領域に、前記第１領域に形成された前記発振回路の発振出力および前記第２領域に形成された前記発振回路の発振出力を、前記周波数測定手段に供給する前記出力部が形成されていることを特徴とする請求項１に記載の半導体集積装置。
【請求項５】
第１キャパシタを有する機能回路と、第２キャパシタ有する発振回路と、制御信号に応じて、前記第１キャパシタを前記機能回路から電気的に切り離すとともに、前記発振回路の前記第２キャパシタに並列接続するスイッチング手段と、前記発振回路の発振出力を周波数測定手段に供給する出力部とを備えた半導体集積装置の検査方法であって、
前記周波数測定手段に、前記発振回路の発振出力を供給し、第１発振周波数を求めるステップと、
前記スイッチング手段に、前記制御信号を供給し、前記第１キャパシタを前記機能回路から切り離すとともに、前記発振回路の前記第２キャパシタに並列接続するステップと、
前記周波数測定手段に、前記第１キャパシタが前記第２キャパシタに並列接続された後の前記発振回路の発振出力を供給し、第２発振周波数を求めるステップと、
前記第１発振周波数と、前記第２発振周波数とから、前記第１キャパシタの容量を求めるステップと、
を具備することを特徴とする半導体集積装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置およびその検査方法に関する。
【背景技術】
【０００２】
半導体基板上に、モノリシックに形成されたキャパシタを有する半導体集積回路（ＩＣ）がある。  
半導体基板上に形成したキャパシタには、半導体集積回路の製造条件などにより容量にバラツキが生るとともに、更に基板を介した寄生容量がある。  
寄生容量自体にも、半導体集積回路の製造条件などによりバラツキが生じるので、精度の高いキャパシタを形成することは容易ではない。
【０００３】
その結果、半導体集積回路には、キャパシタの容量のバラツキに起因して、特性にバラツキが生じて期待する品質が得られなくなり、品質が低下するという問題がある。  
従って、半導体集積回路の製造工程において、キャパシタの良否を検査することが望まれる。
【０００４】
従来、キャパシタの容量を測定する方法として、共振周波数が既知の共振回路に被測定容量を外付けし、その共振回路の共振周波数の変化から、キャパシタの容量を求める方法がある（例えば特許文献１参照。）。
【０００５】
特許文献１に開示されたキャパシタの容量の測定方法は、水晶振動子に被測定素子であるキャパシタを外付けしてキャパシタと水晶振動子との直列回路を形成し、その直列共振周波数を測定し、その測定値と水晶振動子の等価回路定数とに基づいて、演算によりキャパシタの容量を求めている。
【０００６】
然しながら、特許文献１に開示されたキャパシタの容量の測定方法は、個別のキャパシタを測定するためのものであり、測定ごとにキャパシタを共振回路に外付けしているので、測定ごとに測定系の配線間、および測定系の配線と被測定素子間の寄生容量のバラツキなどに起因して測定誤差が生じる問題がある。  
そのため、半導体基板上にモノリシックに形成されたキャパシタの容量を外部から測定することが難しいという問題がある。
【特許文献１】特開２００６−１０５９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、精度の高いキャパシタを有する半導体集積装置およびその検査方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積装置は、第１キャパシタを有する機能回路と、第２キャパシタを有する発振回路と、制御信号に応じて、前記第１キャパシタを前記機能回路から電気的に切り離すとともに、前記発振回路の前記第２キャパシタに並列接続するスイッチング手段と、前記発振回路の発振出力を出力する出力部と、を具備することを特徴としている。
【０００９】
本発明の一態様の半導体集積装置の検査方法は、第１キャパシタを有する機能回路と、第２キャパシタ有する発振回路と、制御信号に応じて、前記第１キャパシタを前記機能回路から電気的に切り離すとともに、前記発振回路の前記第２キャパシタに並列接続するスイッチング手段と、前記発振回路の発振出力を周波数測定手段に供給する出力部とを備えた半導体集積装置の検査方法であって、前記周波数測定手段に、前記発振回路の発振出力を供給し、第１発振周波数を求めるステップと、前記スイッチング手段に、前記制御信号を供給し、前記第１キャパシタを前記機能回路から切り離すとともに、前記発振回路の前記第２キャパシタに並列接続するステップと、前記周波数測定手段に、前記第１キャパシタが前記第２キャパシタに並列接続された後の前記発振回路の発振出力を供給し、第２発振周波数を求めるステップと、前記第１発振周波数と、前記第２発振周波数とから、前記第１キャバシタの容量を求めるステップと、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、精度の高いキャパシタを有する半導体集積装置およびその検査方法が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例について、図１乃至図９を用いて説明する。図１は本実施例の半導体集積装置を示すブロック図、図２は半導体集積装置が通常動作モード時の要部を示す回路図、図３は半導体集積装置のキャパシタを示す断面図、図４は半導体集積装置のスイッチング手段を示す回路図、図５は半導体集積装置の制御回路を示す回路図、図６は半導体集積装置の出力部を示す回路図、図７は半導体集積装置が検査モード時の要部を示す回路図、図８は半導体集積装置の検査システムを示すブロック図、図９は半導体集積装置の検査方法を示すフローチャートである。
【００１３】
本実施例は、移動体通信端末、例えば携帯電話に使用され、公規格で定められた無線周波数帯域を効率よく運用するために、複数バンドに対応した高周波信号処理回路を有する半導体集積装置、所謂ＲＦ―ＣＭＯＳ ＩＣの例である。
【００１４】
図１に示すように、本実施例の半導体集積装置１０は、半導体基板１１上に、第１領域１２と、第２領域１３とを有し、第１領域１２および第２領域１３には、それぞれキャパシタＣ１（第１キャパシタ）を有する機能回路１４と、キャパシタＣ０（第２キャパシタ）を有する発振回路１５と、制御信号Ｖｃｔｒｌに応じて、キャパシタＣ１を機能回路１４から電気的に切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６とを具備している。
【００１５】
更に、第１領域１２に、制御信号Ｖｃｔｒｌに応じてスイッング手段１６を制御するための制御回路１７と、発振回路１５の発振出力ＲＦｏｕｔを周波数測定手段（図示せず）に供給する出力部１８とを具備している。
【００１６】
制御回路１７は、制御信号Ｖｃｔｒｌをデコードして、第１領域１２および第２領域１３の選択されたスイッチング手段１６を駆動する。  
出力部１８は、制御回路１７からの指令に応じて、第１領域１２および第２領域１３の発信回路１５の発振出力ＲＦｏｕｔを周波数測定手段に出力する。
【００１７】
機能回路１４は、例えばバリキャップを有する電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）と、ＶＣＯ制御回路を備えた発振回路である。  
機能回路１４は複数のキャパシタを有しており、バリキャップに並列接続されるキャパシタを切替えることにより、広い範囲（複数バンド）にわたって発振周波数を制御することができる。
【００１８】
更に、半導体集積装置１０は、アンテナ２０で受信され、アンテナ切替え器２１を介してローノイズアンプ２２に入力され、ローノイズアンプ２２で増幅された受信信号を、第１領域１２の機能回路１４から供給される高周波信号を用いて復調する復調器２３と、復調されたデジタル信号をアナログ信号Ｄｏｕｔに変換して外部に出力するＤ／Ａ変換器２４とを具備している。
【００１９】
更に、半導体集積装置１０は、外部から入力されたアナログ信号Ｄｉｎをデジタル信号に変換するＡ／Ｄ変換器２５と、デジタル信号により、第２領域１３の機能回路１４から供給される高周波信号を変調する変調器２６とを具備している。
【００２０】
変調された高周波信号は、パワーアンプ２７により増幅され、アンテナ切替え器２１を介してアンテナ２０から送信される。  
これにより、半導体集積装置１０を用いた移動体通信端末により、データの送受信が行われる。
【００２１】
発振回路１５のキャパシタＣ０の容量は、機能回路１４のキャパシタＣ１より、例えば２倍〜１０倍程度大きくすることが望ましい。キャパシタＣ１がキャパシタＣ０に並列接続されたときに、発振回路１５の発振を安定に継続させるためである。
【００２２】
第１領域１２および第２領域１３に、発振回路１５をそれぞれ形成しているのは、発振回路１５を機能回路１４に近接して配置することにより、この間の配線が無用に長くなり、配線抵抗が増加して発振回路１５のＱ値が低下するのを防止するためである。
【００２３】
第１領域１２にのみ制御回路１７および出力部１８を形成しているのは、発振回路１５の発振特性に直接影響しないので、無用なチップ面積を削減するためである。
【００２４】
図２は、半導体集積装置１０が通常動作モードのときの機能回路１４および発振回路１５の要部を示す回路図である。  
図２に示すように、機能回路１４は、例えば３個のキャパシタ、Ｃ１、Ｃ２、Ｃ３と、キャパシタＣ１を機能回路１４から切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６ａ、１６ｂと、キャパシタＣ２を機能回路１４から切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６ｃ、１６ｄと、キャパシタＣ３を機能回路１４から切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６ｅ、１６ｆとを有している。
【００２５】
スイッチング手段１６ａ〜１６ｆは、例えばＭＯＳトランジスタを有する双投スイッチである（以後、スイッチング手段を双投スイッチともいう）。  
双投スイッチ１６ａ〜１６ｆは、共通端子ｘと、第１接点ｙと、第２接点ｚとを有し、第１接点ｙはノーマリーオン接点であり、第２接点ｚはノーマリーオフ接点である。
【００２６】
双投スイッチ１６ａの共通端子ｘは、キャパシタＣ１の一端に接続され、双投スイッチ１６ｂの共通端子ｘは、キャパシタＣ１の他端に接続されている。  
双投スイッチ１６ａの第１接点ｙは、機能回路１４内のＶＣＯのバリキャップ（図示せず）の一端に接続され、双投スイッチ１６ｂの第１接点ｙは、機能回路１４内のＶＣＯのバリキャップの他端に接続されている。  
双投スイッチ１６ａの第２接点ｚは、第１配線３１ａを介して発振回路１５のキャパシタＣ０の一端に接続され、双投スイッチ１６ｂの第２接点ｚは、第２配線３２ａを介して発振回路１５のキャパシタＣ０の他端に接続されている。  
双投スイッチ１６ｃ、１６ｄ、および双投スイッチ１６ｅ、１６ｆについても、同様であり、説明は省略する。
【００２７】
これにより、各キャパシタＣ１、Ｃ２、Ｃ３の一端は、別個の第１配線３１ａ、３１ｂ、３１ｃを介して発振回路１５のキャパシタＣ０の一端に接続される。  
各キャパシタＣ１、Ｃ２、Ｃ３の他端は、別個の第２配線３２ａ、３２ｂ、３２ｃを介して発振回路１５のキャパシタＣ０の他端に接続される。  
本明細書では、第１配線３１ａ、３１ｂ、３１ｃを一括して第１配線３１とも称し、第２配線３２ａ、３２ｂ、３２ｃを一括して第２配線３２とも称する。
【００２８】
第１配線３１および第２配線３２間には寄生容量Ｃｓが形成されている。  
そのため、双投スイッチ１６ａ〜１６ｆのいずれがオンまたはオフしても、寄生容量Ｃｓが変動することはないので、発振回路１５にその影響は及ばない。
【００２９】
発振回路１５は、キャパシタＣ０とインダクタＬとの並列共振回路と、ベースが並列共振回路の一端に接続され、コレクタが並列共振回路の他端に接続され、エミッタがインダクタＬの中間タップに接続されたトランジスタＱ１とを有する、所謂ハートレイ型の発振回路である。
【００３０】
ここで、半導体基板１１上に形成された第１配線３１および第２配線３２は、寄生容量Ｃｓを有し、半導体基板１１上に形成された発振回路１５は、寄生容量Ｃｔｒを有していることを考慮して、発振回路１５の発振周波数ｆ０は次式で表される。  
ｆ０＝１／２π√（Ｌ（Ｃ０＋Ｃｔｒ＋Ｃｓ））          （１）
図３は、キャパシタＣ１を示す断面図である。図３に示すように、キャパシタＣ１は、半導体基板４０、例えばｐ型シリコン基板上に形成された絶縁膜４１、例えばシリコン酸化膜上に、誘電体膜４２、例えば五酸化タンタル（Ｔａ２Ｏ５）を、金属電極４３、４４、例えば銅（Ｃｕ）で挟んで形成された、所謂ＭＩＭ（Metal Insulator Metal）キャパシタである。
【００３１】
キャパシタＣ１上には、キャパシタＣ１全体を覆うように層間絶縁膜（図示せず）が形成されている。  
金属電極４３は双投スイッチ１６ｂの共通端子ｘに接続され、金属電極４４は双投スイッチ１６ａの共通端子ｘに接続される。  
キャパシタＣ０、Ｃ２、Ｃ３についても、キャパシタＣ１と同様であり、説明は省略する。
【００３２】
ＭＩＭキャパシタは、電極界面の寄生容量をゼロにすることができるので、電極にシリコンを用いる従来のキャパシタに比べ、抵抗が小さく、高容量高密度化が可能で、無線通信に向けた高周波用チップに適している。
【００３３】
図４は、ＭＯＳトランジスタを２個用い、互いに相補的に作動するように構成した双投スイッチ１６ａを示す回路図である。  
図４に示すようにソースが共通接続されたｎチャネルＭＯＳトランジスタ５０、５１と、ＭＯＳトランジスタ５０のゲートとＭＯＳトランジスタ５１のゲートとを接続するインバータ５２とを具備している。
【００３４】
双投スイッチ１６ａは、入力信号Ｖｉｎが“Ｌ”レベルの時に、ＭＯＳトランジスタ５０がオン、ＭＯＳトランジスタ５１がオフになり、入力信号Ｖｉｎが“Ｈ”レベルの時に、ＭＯＳトランジスタ５０がオフ、ＭＯＳトランジスタ５１がオンになる。
【００３５】
従って、ｎチャネルＭＯＳトランジスタ５０、５１の共通接続されたソースが、双投スイッチ１６ａの共通端子ｘとなり、インバータ５２を介したＭＯＳトランジスタ５０のドレインが双投スイッチ１６ａの第１端子ｙとなり、ＭＯＳトランジスタ５１のドレインが双投スイッチ１６ａの第２端子ｚとなる。  
双投スイッチ１６ｂ〜１６ｆについても、双投スイッチ１６ａと同様であり、説明は省略する。
【００３６】
図５は制御回路１７を示す回路図である。周知のように制御回路１７は、例えば制御信号Ｖｃｔｒｌとして、クロックＣＬＫ、データ信号ＤＡＴＡ、スタンバイ信号ＳＴＢを受け取り、データ信号ＤＡＴＡをクロックＣＬＫ毎にシフトレジスタ８０に読み込み、スタンバイ信号ＳＴＢの立ち上がりでシフトレジスタ８０からラッチ回路８１にストア（メモリ）する。
【００３７】
ラッチ回路８１にストアされた信号（パラレル信号）は、バッファ８２を介して双投スイッチ１６ａ〜１６ｆに供給され、入力信号ＶｉｎとしてＭＯＳトランジスタ５０、５１のオン、オフを制御する。
【００３８】
図６は出力回路１８を示す回路図である。周知のように出力回路１８は、例えば３段のバッファ８２で構成されている。
【００３９】
図７は、半導体集積装置１０が検査モードのときの機能回路１４および発振回路１５の要部を示す回路図である。
【００４０】
図７に示すように、キャパシタＣ１を検査する場合に、双等スイッチ１６ａ、１６ｂが駆動され、キャパシタＣ１が機能回路１４から切り離され、発振回路１５のキャパシタＣ０に並列接続される。このときの発振回路１５の発振周波数ｆ１は次式で表される。  
ｆ１＝１／２π√（Ｌ（Ｃ１＋Ｃ０＋Ｃｔｒ＋Ｃｓ））      （２）
同様に、キャパシタＣ２を検査する場合に、双等スイッチ１６ｃ、１６ｄが駆動され、キャパシタＣ２が機能回路１４から切り離され、発振回路１５のキャパシタＣ０に並列接続される。このときの発振回路１５の発振周波数ｆ２は次式で表される。  
ｆ２＝１／２π√（Ｌ（Ｃ２＋Ｃ０＋Ｃｔｒ＋Ｃｓ））          （３）
同様に、キャパシタＣ３を検査する場合に、双等スイッチ１６ｅ、１６ｆが駆動され、キャパシタＣ３が機能回路１４から切り離され、発振回路１５のキャパシタＣ０に並列接続される。このときの発振回路１５の発振周波数ｆ３は次式で表される。  
ｆ３＝１／２π√（Ｌ（Ｃ３＋Ｃ０＋Ｃｔｒ＋Ｃｓ））          （４）
次に、半導体集積装置１０の検査システムおよび検査方法について、図８および図９を用いて説明する。  
図８に示すように、本実施例の検査システム６０は、半導体集積装置１０が挿入されるＩＣソケット６１と、半導体集積装置１０の制御回路１７に制御信号Ｖｃｔｒｌを供給する制御信号生成手段６２、例えばプログラマブル信号発生器と、半導体集積装置１０の出力部１８から発振回路１５の発振出力ＲＦｏｕｔが供給される周波数測定手段６３、例えば周波数カウンタと、制御信号生成手段６２に双等スイッチ選択コマンドＣＭＤ１を送出し、周波数測定手段６３に測定開始コマンドＣＭＤ２を送出し、周波数測定手段６３から測定結果ｆ０、ｆ１、ｆ２、ｆ３を受信し、測定結果を処理するコントローラ６４、例えばパソコン（ＰＣ）と、処理結果を出力する出力装置６５、例えばプリンタや外部記憶装置と、半導体集積装置１０に電力を供給する電源６６とを具備している。
【００４１】
図９に示すように、本実施例の検査方法は、始めに、半導体集積装置１０を検査システム６０にセットアップする（ステップＳ０１）。  
次に、初期設定として、測定するキャパシタ数Ｎ、各キャパシタＣｎの設計値などをコントローラ６４に入力し、コントローラ６４内のカウンタ値ｎを０に設定する（ステップＳ０２）。
【００４２】
次に、コントローラ６４は、制御信号生成手段４２に双等スイッチ選択コマンドＣＭＤ１を送出して双等スイッチ１６ａ〜１６ｆをすべてオフにした後、周波数測定手段６３に測定開始コマンドＣＭＤ２を送出し、発振回路１５の発振周波数ｆ０が測定される（ステップＳ０３）。
【００４３】
次に、カウンタ値ｎに１を加えて、ｎ＝１とし（ステップＳ０４）、双等スイッチ１６ａ、１６ｂをオンにして、キャパシタＣ１を機能回路１４から切り離すとともに、発振回路１５のキャパシタＣ０に並列接続する（ステップＳ０５）。
【００４４】
次に、周波数測定手段６３により、キャパシタＣ１がキャパシタＣ０に並列接続された後の発振回路１５の発振周波数ｆ１が測定される（ステップＳ０６）。
【００４５】
次に、カウンタ値ｎとキャパシタ数Ｎとを比較し、ｎがＮより小さい場合に、ステップＳ０４へ戻り、ステップＳ０４からステップＳ０７までを繰り返す。  
具体的には、カウンタ値ｎに１を加えて、ｎ＝２とし（ステップＳ０４）、双等スイッチ１６ｃ、１６ｄをオンにして、キャパシタＣ２を機能回路１４から切り離すとともに、発振回路１５のキャパシタＣ０に並列接続する（ステップＳ０５）。  
次に、周波数測定手段６３により、キャパシタＣ２がキャパシタＣ０に並列接続された後の発振回路１５の発振周波数ｆ２が測定される（ステップＳ０６）。
【００４６】
次に、カウンタ値ｎに１を加えて、ｎ＝３とし（ステップＳ０４）、双等スイッチ１６ｅ、１６ｆをオンにして、キャパシタＣ３を機能回路１４から切り離すとともに、発振回路１５のキャパシタＣ０に並列接続する（ステップＳ０５）。  
次に、周波数測定手段４３により、キャパシタＣ３がキャパシタＣ０に並列接続された後の発振回路１５の発振周波数ｆ３が測定される（ステップＳ０６）。
【００４７】
一方、ｎがＮ以上の場合に、発振周波数ｆｎの測定を終了し、測定結果の処理を行う（ステップＳ０８）。  
原理的には、発振周波数ｆ０の２乗の逆数と、発振周波数ｆ１、ｆ２、ｆ３の２乗の逆数との差から、次式によりキャパシタＣ１、Ｃ２、Ｃ３の容量が求められる。  
Ｃ１＝（１／ｆ１２−１／ｆ０２）／４π２Ｌ        （５）
Ｃ２＝（１／ｆ２２−１／ｆ０２）／４π２Ｌ        （６）
Ｃ３＝（１／ｆ３２−１／ｆ０２）／４π２Ｌ        （７）
【００４８】
これから、発振回路１５が有する寄生容量Ｃｔｒ、および第１配線３１、第２配線３２が有する寄生容量Ｃｓの影響を受けることなく、キャパシタＣ１、Ｃ２、Ｃ３の容量を求めることができる。
【００４９】
次に、求めたキャパシタＣ１、Ｃ２、Ｃ３の容量と、設計値とを比較し、キャパシタＣ１、Ｃ２、Ｃ３の良否を評価する（ステップＳ０９）。  
次に、測定結果、評価結果などを出力装置６５に出力し（ステップＳ１０）、半導体装置１０の検査を終了する。
【００５０】
これにより、否と判定されたキャパシタを有する半導体集積装置は、キャパシタの容量のバラツキに起因して、特性のバラツキが生じ品質が低下するのを避けるため、リジェクトすることができる。
【００５１】
以上説明したように、本実施例の半導体集積装置１０は、半導体基板１１上に、キャパシタＣ１を有する機能回路１４と、キャパシタＣ０を有する発振回路１５と、制御信号Ｖｃｔｒｌに応じて、キャパシタＣ１を機能回路１４から電気的に切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６と、発振回路１５の発振出力を周波数測定手段に供給する出力部１８と、を具備している。
【００５２】
その結果、半導体集積装置１０の製造工程において、キャパシタＣ１の容量が設計通りに形成されているか否かをその場で検査することができる。  
従って、精度の高いキャパシタを有する半導体集積装置およびその検査方法が得られる。
【００５３】
ここでは、測定された発振周波数ｆ０〜ｆ３からキャパシタＣ１〜Ｃ３の容量を算出し、キャパシタＣ１〜Ｃ３を直接評価する場合について説明したが、測定された発振周波数ｆ０〜ｆ３からキャパシタＣ１〜Ｃ３を間接的、且つ相対的に評価しても構わない。
【００５４】
例えば、発振周波数ｆ０と、発振周波数ｆ１、ｆ２、ｆ３との差、Δｆ１＝ｆ０−ｆ１、Δｆ２＝ｆ０−ｆ２、Δｆ３＝ｆ０−ｆ３を求める。  
キャパシタＣ１とキャパシタＣ２の設計容量が同一であり、管理幅が±１０％である場合に、Δｆ１：Δｆ２が１：１±０．１の範囲を良品とすることができる。  
キャパシタＣ１とキャパシタＣ２の設計容量が１：２であり、管理幅が±１０％である場合に、Δｆ１：Δｆ２が１：２±０．２の範囲を良品とすることができる。
【００５５】
例えば、インダクタＬが、３００ｐＨ、トータルのキャパシタＣ０＋Ｃｔｒ＋Ｃｓが、５ｐｆの場合、発振周波数ｆ０は４１０９ＭＨｚとなる。  
キャパシタＣ１が１ｐｆ、キャパシタＣ２が１ｐｆ±１０％とした場合、発振周波数ｆ１＝３７５１ＭＨｚ、ｆ２＝３７２０〜３７８３ＭＨｚとなり、Δｆ１を基準とした場合に、Δｆ２が３２６〜３８８ＭＨｚの範囲にあれば、キャパシタＣ２は良品と判定することができる。
【００５６】
半導体集積装置１０が、外囲器にパッケージされた状態で検査する場合について説明したが、フローバを用いてウェーハ状態で検査しても構わない。  
ウェーハ状態の検査であれば、否と判定されたキャバシタを、トリミング手法などを用いてリペアすることも可能になる。
【００５７】
機能回路１４が３個のキャパシタＣ１〜Ｃ３を有する場合について説明したが、キャパシタ数には特に制限は無く、またキャパシタを有する機能回路が複数ある場合でも同様である。  
例えば、図１０に示すように、半導体集積装置は、互いに機能が異なり、キャパシタＣ１を有する機能回路１４ａ、キャパシタＣ２を有する機能回路１４ｂ、キャパシタＣ３を有する機能回路１４ｃを具備していても構わない。
【００５８】
キャパシタＣ１が、機能回路１４内のＣＶＯのバリキャップに接続されるキャパシタである場合について説明したが、機能回路内の高周波電位を基準電位に固定するためのバイパスコンデンサであっても構わない。
【００５９】
また、機能回路１４が発振回路である場合について説明したが、キャパシタとｇｍアンプを有するアクティブフィルタ回路またはキャパシタと抵抗を有するパッシブフィルタ回路であっても構わない。  
これによれば、精度の高い周波数特性を有するフィルタ回路を備えた半導体集積装置が得られる利点がある。
【００６０】
例えば、図１１は、キャパシタとｇｍアンプを有するバンドパスフィルタ（ＢＰＦ）を示す回路図である。  
図１１に示すように、フィルタ回路７０は、ｇｍアンプ７１と、ｇｍアンプ７１の出力端に正入力端が接続されたｇｍアンプ７２と、ｇｍアンプ７２の出力端に接続されたバッファアンプ７３とを具備している。  
フィルタ回路７０の信号入力端子７４に高周波信号を入力すると、信号出力端子７６から、バンドパスフィルタ特性が重畳された出力信号が得られる。
【００６１】
ｇｍアンプ７１、７２は、衆知のとおり、電圧入力信号を増幅して電流信号に変換して出力するアンプである。  
ｇｍアンプ７１の出力端にはキャパシタＣ１の一端が接続され、信号入力端子７４（第１端子）にキャパシタＣ１の他端が接続されている。
【００６２】
同様に、ｇｍアンプ７２の出力端にはキャパシタＣ２の一端が接続され、接地端子７５（第２端子）にキャパシタＣ２の他端が接続されている。バッファアンプ７３は、ｇｍアンプ７２の出力バッファとして機能している。
【００６３】
また、ｇｍアンプ７１の正入力端は接地されており、ｇｍアンプ７１、７２の負入力端は、それぞれバッフアアンプ７３の出力端に接続されている。  
ｇｍアンプ７１、７２の増幅度は、例えばそれぞれ２．２μＡ／Ｖおよび０．２８μＡ／Ｖである。キャパシタＣ１、Ｃ２の容量は、例えば１．２５ＰＦ程度である。  
フィルタ回路７０の周波数特性は、例えば中心周波数ｆ０が１００ＫＨｚになるように設計されている。
【００６４】
ここでは、フィルタ回路７０が、バンドパスフィルタ（ＢＰＦ）である場合について説明したが、その他の特性のフィルタ、例えばローパスフィルタ（ＬＰＦ）、ハイパスフィルタ（ＨＰＦ）、バンドエリミネートーフィルタ（ＢＥＦ）とすることもできる。
【００６５】
例えば、フィルタ回路がローパスフィルタ（ＬＰＦ）の場合には、入力信号Ｖｉｎをｇｍアンプ１１の正入力端に供給し、第１および第２端子７４、７５を接地端子とすればよい。  
フィルタ回路がハイパスフィルタ（ＨＰＦ）の場合には、第１端子７４を接地端子とし、第２端子７５を信号入力端子とすればよい。  
フィルタ回路がバンドエリミネートーフィルタ（ＢＥＦ）の場合には、入力信号Ｖｉｎをｇｍアンプ７１の正入力端に供給し、第１端子７４を接地端子とし、第２端子７５を信号入力端子とすればよい。
【００６６】
キャパシタＣ１が無極性のキャパシタである場合について説明したが、有極性のキャパシタに適用することも可能である。
【００６７】
キャパシタＣ０〜Ｃ３が、ＭＩＭキャパシタである場合について説明したが、ｐｎ接合により電気的に分離されたキャパシタであっても構わない。  
例えば、図１２に示すように、キャパシタＣ１は、半導体基板４０に形成されたｎ型拡散層４６と、ｎ型拡散層４６上に形成された絶縁膜４１、絶縁膜４１上に形成された電極４７、４８、例えばアルミニウム電極で構成されている。  
ｎ型拡散層４６はｐｎ接合により半導体基板４０と電気的に分離され、電極４７に接続されている。キャパシタＣ０、Ｃ２、Ｃ３についても、キャパシタＣ１と同様であり、説明は省略する。
【００６８】
但し、ｐｎ接合により電気的に分離されたキャパシタＣ１は、半導体基板４０が接地されているので、ｐｎ接合により半導体基板４０と電気的に分離されたｎ型拡散層４６と接地ＧＮＤとの間に寄生容量Ｃｓ１が存在する。
【００６９】
スイッチング手段１６が、ＭＯＳトランジスタを用いた双投スイッチ１６ａ〜１６ｆである場合について説明したが、トランスミッションゲートを用いた双投スイッチでも構わない。
【００７０】
例えば、図１３に示すように、双投スイッチ１６ａは、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタが対称形に接続されたトランスミッションゲート５５、５６と、インバータ５７とを具備している。  
トランスミッションゲート５５、５６は、それぞれｎチャネルＭＯＳトランジスタに“Ｈ”レベルの信号を印加し、ｐチャネルＭＯＳトランジスタに“Ｌ”レベルの信号を印加することにより双方向に導通する。
【００７１】
制御信号Ｖｉｎとして“Ｌ”レベルの信号を印加すると、トランスミッションゲート５５が導通し、トランスミッションゲート５６が非導通になるので、共通端子ｘが第１接点ｙに接続される。  
一方、制御信号Ｖｉｎとして“Ｈ”レベルの信号を印加すると、トランスミッションゲート５６が導通し、トランスミッションゲート５５が非導通になるので、共通端子ｘが第２接点ｚに接続される。  
双投スイッチ１６ｂ〜１６ｆについても、双投スイッチ１６ａと同様であり、説明は省略する。
【００７２】
本発明は、上述した実施例に限定されるものではなく、本発明の用紙を変えない範囲において、種々変更可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例に係る半導体集積装置を示すブロック図。
【図２】本発明の実施例に係る半導体集積装置の通常動作モード時の要部を示す回路図。
【図３】本発明の実施例に係る半導体集積装置のキャパシタを示す断面図。
【図４】本発明の実施例に係る半導体集積装置のスイッチング手段を示す回路図。
【図５】本発明の実施例に係る半導体集積装置の制御回路を示す回路図。
【図６】本発明の実施例に係る半導体集積装置の出力部を示す回路図。
【図７】本発明の実施例に係る半導体集積装置の検査モード時の要部を示す回路図。
【図８】本発明の実施例に係る半導体集積装置の検査システムを示すブロック図。
【図９】本発明の実施例に係る半導体集積装置の検査方法を示すフローチャート。
【図１０】本発明の実施例に係る他の半導体集積装置の要部を示す回路図。
【図１１】本発明の実施例に係る他の半導体集積装置の要部を示す回路図。
【図１２】本発明の実施例に係る半導体集積装置の他のキャパシタを示す断面図。
【図１３】本発明の実施例に係る半導体集積装置の他のスイッチング手段を示す回路図。
【符号の説明】
【００７４】
１０  半導体集積装置
１１  半導体基板
１２  第１領域
１３  第２領域
１４  機能回路
１５  発振回路
１６  スイッチング手段
１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ  双投スイッチ
１７  制御回路
１８  出力部
２０  アンテナ
２１  切替え器
２２  ローノイズアンプ
２３  復調器
２４  Ｄ／Ａ変換器
２５  Ａ／Ｄ変換機器
２６  変調器
２７  パワーアンプ
３１、３１ａ、３１ｂ、３１ｃ  第１配線
３２、３２ａ、３２ｂ、３２ｃ  第２配線
４０  半導体基板
４１  絶縁膜
４２  誘電体膜
４３、４４  金属膜
４６  ｎ型拡散層
４７、４８  電極
５０、５１  ｎチャネルＭＯＳトランジスタ
５２、５７  インバータ
５５、５６  トランスミッションゲート
６０  検査システム
６１  ＩＣソケット
６２  制御信号生成手段
６３  周波数測定手段
６４  コントローラ
６５  出力装置
６６  電源
７０  フィルタ回路
７１、７２  ｇｍアンプ
７３  バッファアンプ
７４  信号入力端子（第１端子）
７５  接地端子（第２端子）
７６  信号出力端子
８０  シフトレジスタ
８１  ラッチ回路
８２、８３  バッファ
Ｃ０  キャパシタ（第２キャパシタ）
Ｃ１  キャパシタ（第１キャパシタ）
Ｃ２、Ｃ３  キャパシタ
Ｌ  インダクタ
Ｑ１  トランジスタ
Ｃｔｒ、Ｃｓ  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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