(57)【要約】【課題】ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。【解決手段】シリコン基板１０上にゲート絶縁膜１２を介してゲート電極１４を形成する工程と、シリコン基板１０上及びゲート電極１４上に、シリコン基板１０及びゲート電極１４を覆うように、引張応力を有する引張応力膜２２を形成する工程と、引張応力膜２２を除去する工程と、引張応力膜２２が除去されたゲート電極１４をマスクとして不純物をシリコン基板１０内に導入し、ゲート電極１４の両側のシリコン基板１０内に不純物層２４を形成する工程とを有している。【選択図】  図２
2009111145.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、
前記引張応力膜を除去する工程と、
前記引張応力膜が除去された前記ゲート電極をマスクとして第１の不純物を前記半導体基板内に導入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記引張応力膜を形成する工程の後、前記引張応力膜を除去する工程の前に、前記半導体基板を熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記ゲート電極の側壁部分に第１の絶縁膜よりなる第１のサイドウォール絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１のサイドウォール絶縁膜を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第１のサイドウォール絶縁膜及び前記引張応力膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記引張応力膜を除去する工程の後、前記第１の不純物を前記半導体基板内に導入する工程の前に、前記第２の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１又は２記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に第１の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第１の不純物を前記半導体基板内に導入する工程の前に、前記第１の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記第１の絶縁膜よりなる第１のサイドウォール絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、ＭＩＳＦＥＴの微細化が進行し、そのゲート長は短くなっている。ＭＩＳＦＥＴにおいて、ゲート長が短くなると、ソースとドレインの間に電流が流れたままになってしまうパンチスルー等の短チャネル効果が顕在化してくる。
【０００３】
ＭＩＳＦＥＴの微細化には、かかる短チャネル効果を抑制することが不可欠である。そのための手法としては、現在、極浅接合形成技術が用いられている。極浅接合形成技術としては、基板表面の極浅い部分に不純物を導入するために、クラスターイオン注入法や低エネルギーイオン注入法等のイオン注入技術が用いられている。また、基板に導入された不純物をその拡散を抑制しつつ活性化するために、フラッシュランプアニールやレーザアニール等の熱処理技術が用いられている。
【特許文献１】特開２００１−１５６２８６号公報
【特許文献２】特開平１０−２７０５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲート長が例えば３０ｎｍのように短いと、イオン注入における打ち込みエネルギーの低エネルギー化に限界が生じ、低抵抗な状態を維持しつつソース／ドレイン領域のエクステンション領域等を構成する拡散層の接合位置を浅くすることが困難であった。
【０００５】
この原因の一つとして、ゲート電極やサイドウォール絶縁膜を形成する際のエッチングの際にゲート電極周辺の基板に生じる基板掘れがある。この基板掘れにより不純物層の接合位置が実質的に深いものとなってしまう。すなわち、エッチングによりゲート電極周辺の基板が掘れると、イオン注入の際の打ち込みエネルギーを低エネルギー化しても、ゲート絶縁膜と基板との界面からみて、基板掘れの分だけ接合位置が深くなってしまう。この結果、短チャネル効果を抑制することが困難になる。
【０００６】
本発明の目的は、ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、前記引張応力膜を除去する工程と、前記引張応力膜が除去された前記ゲート電極をマスクとして第１の不純物を前記半導体基板内に導入する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体基板上及びゲート電極上に、半導体基板及びゲート電極を覆うように、引張応力を有する引張応力膜を形成し、引張応力膜を除去してからゲート電極をマスクとして不純物を半導体基板内に導入し、ゲート電極の両側の半導体基板内に不純物層を形成するので、ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制することができる。
【０００９】
また、本発明によれば、Ｎ型ＭＩＳＦＥＴについて、引張応力膜によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
【発明を実施するための最良の形態】
【００１０】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図５を用いて説明する。図１乃至図３及び図５は本実施形態による半導体装置の製造方法を示す工程断面図、図４は引張応力膜によりゲート電極周辺の基板掘れが低減される様子を示す透過型電子顕微鏡写真である。
【００１１】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚１ｎｍのシリコン酸化膜を形成する。これにより、シリコン酸化膜よりなるゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、シリコン窒化酸化膜等、他の絶縁膜であってもよい。
【００１２】
次いで、ゲート絶縁膜１２上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜１４を堆積する（図１（ａ））。
【００１３】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜１４をパターニングし、ポリシリコン膜よりなるゲート電極１４を形成する（図１（ｂ））。ゲート電極１４のゲート長は、例えば３０ｎｍ以下とする。ドライエッチングとしては、例えばＲＩＥ法を用いる。なお、ポリシリコン膜の代わりにアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるゲート電極１４を形成してもよい。また、ゲート電極１４を構成するポリシリコン膜又はアモルファスシリコン膜には、必要に応じて、そのパターニング前又はパターニング後に、イオン注入法等により不純物を適宜導入する。
【００１４】
このゲート電極１４を形成するためのドライエッチングの際には、ゲート電極１４の周辺のシリコン基板１０がエッチングされる。この結果、図１（ｂ）に示すように、ゲート電極１４の周辺のシリコン基板１０に２ｎｍ〜１０ｎｍ程度の基板掘れ１５が生じる。
【００１５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン窒化膜１８を堆積する（図１（ｃ））。
【００１６】
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜１８を異方性エッチングする。これにより、ゲート電極１４の側壁部分に、シリコン窒化膜よりなるオフセットサイドウォール絶縁膜１８を形成する（図２（ａ））。オフセットサイドウォール絶縁膜１８の幅は、例えば１０ｎｍ以下、具体的には５ｎｍ程度となるようにする。ＲＩＥ法によるシリコン窒化膜１８のエッチング条件は、例えば、Ｏ２流量を１０ｓｃｃｍ、Ａｒ流量を１００ｓｃｃｍ、ＣＨＦ３流量を５０ｓｃｃｍ、パワーを２００Ｗとする。なお、オフセットサイドウォール絶縁膜１８は、ゲート電極１４と後述するエクステンション領域を構成する不純物層２４との間にオフセットを設けるためのものである。
【００１７】
オフセットサイドウォール絶縁膜１８を形成するためのドライエッチングの際にも、ゲート電極１４の周辺のシリコン基板１０がエッチングされる。この結果、図２（ａ）に示すように、ゲート電極１４の周辺のシリコン基板１０に生じていた基板掘れ１５が更に深くなる。
【００１８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜２０を堆積する。
【００１９】
次いで、シリコン酸化膜２０上に、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜２２を形成する（図２（ｂ））。引張応力膜２２は、例えば、ＬＰＣＶＤ法により、成膜温度を７００℃、ジクロロシラン（ＤＣＳ；ＳｉＨ２Ｃｌ２）流量を１００ｓｃｃｍ、アンモニア（ＮＨ３）流量を１０００ｓｃｃｍ、圧力を３０Ｐａとした条件で成膜を行い、１．２ＧＰａの引張応力を有するシリコン窒化膜を堆積する。なお、引張応力膜２２として形成するシリコン窒化膜は、１ＧＰａ〜２ＧＰａの引張応力が適切である。
【００２０】
こうして、シリコン基板１０上及びオフセットサイドウォール絶縁膜１８が形成されたゲート電極１４上に、シリコン酸化膜２０を介して、シリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成する。シリコン酸化膜２０は、オフセットサイドウォール絶縁膜１８及び引張応力膜２２とエッチング特性が異なっている。
【００２１】
次いで、引張応力膜２２が形成されたシリコン基板１０に対して、例えば１０００℃、３０秒間の熱処理を行う。この熱処理により、引張応力膜２２として形成したシリコン窒化膜が有する引張応力は、成膜後の１．２ＧＰａから１．６ＧＰａに増加する。
【００２２】
こうして熱処理を行うことで、図２（ｃ）中に矢印で示すように、引張応力膜２２により、ゲート電極１４下のシリコン基板１０に対しては圧縮する方向に応力が働き、ゲート電極１４周辺のシリコン基板１０に対しては伸張する方向に応力が働く。このようにシリコン基板１０に対して働く応力により、ゲート電極１４周辺のシリコン基板１０に生じていた基板掘れ１５が十分に低減されてほぼ解消する。
【００２３】
次いで、例えばウェットエッチングにより引張応力膜２２を除去する（図３（ａ））。例えば、引張応力膜２２が膜厚５０ｎｍのシリコン窒化膜よりなる場合、熱燐酸を用いて１５００秒処理した後、アンモニア過水を用いて処理することによりシリコン窒化膜を完全に除去する。
【００２４】
次いで、例えば希弗酸を用いたウェットエッチングにより、シリコン酸化膜２０を除去する（図３（ｂ））。こうして、オフセットサイドウォール絶縁膜１８が形成されたゲート電極１４及びゲート電極１４周辺のシリコン基板１０が露出する。
【００２５】
本実施形態による半導体装置の製造方法では、ゲート電極１４の側壁部分にシリコン窒化膜よりなるオフセットサイドウォール絶縁膜１８を形成した後、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行う。
【００２６】
シリコン酸化膜２２を除去することにより露出したゲート電極１４周辺のシリコン基板１０の基板掘れ１５は、上述のように、引張応力膜２２によりシリコン基板１０に対して働く応力により、十分に低減されてほぼ解消されている（図３（ｂ）を参照）。このように基板掘れ１５をほぼ解消することができるので、ゲート絶縁膜１２とシリコン基板１０との界面からみて、ソース／ドレイン領域のエクステンション領域を構成する後述の不純物層２４の接合位置を浅くすることができる。したがって、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００２７】
図４（ａ）は、ゲートエッチング後のシリコン基板１０に生じた基板掘れ１５を示す透過型電子顕微鏡写真である。図示するように、ゲート電極１４周辺のシリコン基板１０には基板掘れ１５が生じている。
【００２８】
他方、図４（ｂ）は、図４（ａ）に示すゲート電極１４上及びシリコン基板１０上にシリコン窒化膜よりなる引張応力膜２２を形成し、続いて熱処理を行った後の様子を示す透過型電子顕微鏡写真である。図示するように、ゲート電極１４周辺のシリコン基板１０に生じていた基板掘れ１５は十分に低減されてほぼ解消されている。
【００２９】
本実施形態による半導体装置の製造方法は、オフセットサイドウォール絶縁膜１８の形成後に、このような引張応力膜２２を形成して熱処理を行うことにより、ゲート電極１４を形成するためのエッチング及びオフセットサイドウォール絶縁膜１８を形成するためのエッチングによる基板掘れ１５を十分に低減してほぼ解消するものである。
【００３０】
なお、引張応力膜２２が形成されたシリコン基板１０に対する熱処理は、エクステンション領域を構成する不純物層２４を形成する前に行うため、この熱処理により不純物層２４の不純物が基板横方向に拡散することもなく、ロールオフ特性が劣化することもない。
【００３１】
また、本実施形態による半導体装置の製造方法では、シリコン基板１０におけるＭＩＳＦＥＴのチャネル領域に、引張応力膜２２により所定の応力が印加され、この応力が引張応力膜２２を除去した後も記憶される。このようにチャネル領域に記憶された応力により、Ｎ型ＭＩＳＦＥＴの場合には、チャネルを流れる電子の移動度を向上することができる（ストレスメモライゼーション（ＳＭＴ）効果）。これにより、Ｎ型ＭＩＳＦＥＴの駆動電流を増加し、高速動作を実現することができる。
【００３２】
こうしてゲート電極１４周辺の基板掘れ１５を十分に低減してほぼ解消した後、ゲート電極１４及びオフセットサイドウォール絶縁膜１８をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０内にエクステンション領域となる不純物層２４を形成する（図３（ｃ））。上述のようにゲート電極１４周辺のシリコン基板１０の基板掘れ１５がほぼ解消されているため、ゲート絶縁膜１２とシリコン基板１０との界面からみて、不純物層２４の接合位置を浅くすることができる。
【００３３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜２６と例えば膜厚３０ｎｍのシリコン窒化膜２８とを堆積してエッチバックし、ゲート電極１４の側壁部分にシリコン酸化膜２６及びシリコン窒化膜２８よりなるサイドウォール絶縁膜３０を形成する（図５（ａ））。
【００３４】
次いで、ゲート電極１４、オフセットサイドウォール絶縁膜１８、及びサイドウォール絶縁膜３０をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０内に不純物層３２を形成する（図５（ｂ））。
【００３５】
なお、この後、ゲート電極１４の側壁部分にサイドウォール絶縁膜を更に形成してからイオン注入を行い、ゲート電極１４の両側のシリコン基板１０内に、ソース／ドレイン領域を構成する不純物層を更に形成してもよい。
【００３６】
次いで、例えば１０００℃、１０秒間の熱処理を行うことにより、不純物層２４、３２に導入された不純物を活性化する。こうして、ゲート電極１４の両側のシリコン基板１０内に、エクステンション領域を構成する浅い不純物層２４と、深い不純物層３２とにより構成されるソース／ドレイン領域３４が形成される（図５（ｃ））。
【００３７】
このように、本実施形態によれば、ゲート電極１４の側壁部分にオフセットサイドウォール絶縁膜１８を形成した後、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行うので、エッチングによるゲート電極１４周辺のシリコン基板１０の基板掘れ１５を十分に低減してほぼ解消することができる。これにより、ソース／ドレイン領域３４のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、本実施形態によれば、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００３８】
また、本実施形態によれば、Ｎ型ＭＩＳＦＥＴについて、引張応力膜２２によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
【００３９】
［第２実施形態］
本発明による第２実施形態による半導体装置の製造方法について図６乃至図８を用いて説明する。図６乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００４０】
本実施形態による半導体装置の製造方法は、ゲート電極１４の側壁部分に、シリコン窒化膜よりなる引張応力膜２２とはエッチング特性の異なるシリコン酸化膜よりなるオフセットサイドウォール絶縁膜３６を形成する点を除き、第１実施形態による半導体装置の製造方法とほぼ同様である。
【００４１】
まず、図１（ａ）及び図１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、ゲート絶縁膜１２を介して、ポリシリコン膜よりなるゲート電極１４を形成する（図６（ａ））。第１実施形態による半導体装置の製造方法の場合と同様に、ゲート電極１４の周辺のシリコン基板１０には基板掘れ１５が生じる。
【００４２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜３６を形成する（図６（ｂ））。
【００４３】
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン酸化膜３６を異方性エッチングする。これにより、ゲート電極１４の側壁部分に、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜３６を形成する（図６（ｃ））。オフセットサイドウォール絶縁膜３６の幅は、第１実施形態におけるオフセットサイドウォール絶縁膜１８と同様に、例えば１０ｎｍ以下、具体的には５ｎｍ程度となるようにする。ＲＩＥ法によるシリコン酸化膜３６のエッチング条件は、例えば、Ａｒ流量を５００ｓｃｃｍ、Ｃ４Ｆ８流量を１０ｓｃｃｍ、パワーを５００Ｗとする。
【００４４】
オフセットサイドウォール絶縁膜３６を形成するためのドライエッチングの際にも、第１実施形態による半導体装置の製造方法の場合と同様に、図６（ｃ）に示すように、ゲート電極１４の周辺のシリコン基板１０に生じていた基板掘れ１５が更に深くなる。
【００４５】
次いで、全面に、第１実施形態による半導体装置の製造方法と同様に、例えばＬＰＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜２２を形成する（図７（ａ））。
【００４６】
こうして、シリコン基板１０上、及び引張応力膜２２とはエッチング特性の異なるオフセットスペーサ３６が形成されたゲート電極１４上に、シリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成する。
【００４７】
次いで、引張応力膜２２が形成されたシリコン基板１０に対して、例えば１０００℃、３０秒間の熱処理を行う。こうして熱処理を行うことで、図７（ｂ）中に矢印で示すように、引張応力膜２２により、第１実施形態による半導体装置の製造方法の場合と同様にシリコン基板１０に対して応力が働き、ゲート電極１４周辺のシリコン基板１０に生じていた基板掘れ１５が十分に低減されてほぼ解消する。
【００４８】
次いで、例えばウェットエッチングにより引張応力膜２２を除去する（図７（ｃ））。こうして、オフセットサイドウォール絶縁膜３６が形成されたゲート電極１４及びゲート電極１４周辺のシリコン基板１０が露出する。
【００４９】
本実施形態による半導体装置の製造方法では、ゲート電極１４の側壁部分にシリコン酸化膜よりなるオフセットサイドウォール絶縁膜３６を形成した後、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行う。
【００５０】
引張応力膜２２を除去することにより露出したゲート電極１４周辺のシリコン基板１０の基板掘れ１５は、上述のように、引張応力膜２２によりシリコン基板１０に対して働く応力により、十分に低減されてほぼ解消されている（図７（ｃ）を参照）。
【００５１】
したがって、本実施形態による半導体装置の製造方法によれば、第１実施形態による半導体装置の製造方法と同様に、ゲート絶縁膜１２とシリコン基板１０との界面からみて、ソース／ドレイン領域のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００５２】
また、本実施形態による半導体装置の製造方法においても、第１実施形態による半導体装置の製造方法と同様に、Ｎ型ＭＩＳＦＥＴの場合には、引張応力膜２２によるＳＭＴ効果により、Ｎ型ＭＩＳＦＥＴの駆動電流を増加し、高速動作を実現することができる。
【００５３】
次いで、ゲート電極１４及びオフセットサイドウォール絶縁膜３６をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０内にエクステンション領域となる不純物層２４を形成する（図８（ａ））。上述のようにゲート電極１４周辺のシリコン基板１０の基板掘れ１５がほぼ解消されているため、ゲート絶縁膜１２とシリコン基板１０との界面からみて、不純物層２４の接合位置を浅くすることができる。
【００５４】
以後、図５（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜３０、ソース／ドレイン領域３４を形成する（図８（ｂ））。
【００５５】
このように、本実施形態によれば、ゲート電極１４の側壁部分にオフセットサイドウォール絶縁膜３６を形成した後、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行うので、エッチングによるゲート電極１４周辺のシリコン基板１０の基板掘れ１５を十分に低減してほぼ解消することができる。これにより、ソース／ドレイン領域３４のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、本実施形態によれば、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００５６】
また、本実施形態によれば、Ｎ型ＭＩＳＦＥＴについて、引張応力膜２２によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
【００５７】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図９乃至図１２を用いて説明する。図９、図１０及び図１２は本実施形態による半導体装置の製造方法を示す工程断面図、図１１は引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜を形成した後の基板掘れとゲートエッチング後の基板掘れとを比較して示す透過型電子顕微鏡写真である。なお、第１及び第２実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００５８】
本実施形態による半導体装置の製造方法では、ゲート電極１４を形成した後、オフセットサイドウォール絶縁膜３８を形成する前に、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行う。
【００５９】
まず、図１（ａ）及び図１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、ゲート絶縁膜１２を介して、ポリシリコン膜よりなるゲート電極１４を形成する（図９（ａ））。第１実施形態による半導体装置の製造方法の場合と同様に、ゲート電極１４の周辺のシリコン基板１０には基板掘れ１５が生じる。
【００６０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン窒化膜３８を堆積する。
【００６１】
次いで、シリコン窒化膜３８上に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜４０を堆積する。
【００６２】
次いで、シリコン酸化膜４０上に、第１実施形態による半導体装置の製造方法と同様に、例えばＬＰＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜２２を形成する（図９（ｂ））。
【００６３】
こうして、シリコン基板１０上及びゲート電極１４上に、シリコン窒化膜３８及びシリコン酸化膜４０を介して、シリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成する。シリコン酸化膜４０は、シリコン窒化膜３８及び引張応力膜２２とエッチング特性が異なっている。
【００６４】
次いで、引張応力膜２２が形成されたシリコン基板１０に対して、例えば１０００℃、３０秒間の熱処理を行う。こうして熱処理を行うことで、図９（ｃ）中に矢印で示すように、引張応力膜２２により、第１実施形態による半導体装置の製造方法の場合と同様にシリコン基板１０に対して応力が働き、ゲート電極１４周辺のシリコン基板１０に生じていた基板掘れ１５が十分に低減されてほぼ解消する。
【００６５】
次いで、例えばウェットエッチングにより引張応力膜２２を除去する（図１０（ａ））。シリコン窒化膜よりなる引張応力膜２２は、例えば、第１実施形態による半導体装置の製造方法と同様に熱燐酸とアンモニア過水とを用いたウェットエッチングにより除去する。
【００６６】
次いで、例えば希弗酸を用いたウェットエッチングによりシリコン酸化膜４０を除去する（図１０（ｂ））。
【００６７】
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜３８を異方性エッチングする。これにより、ゲート電極１４の側壁部分に、シリコン窒化膜よりなるオフセットサイドウォール絶縁膜３８を形成する（図１０（ｃ））。オフセットサイドウォール絶縁膜３８の幅は、第１実施形態におけるオフセットサイドウォール絶縁膜１８と同様に、例えば１０ｎｍ以下、具体的には５ｎｍ程度となるようにする。ＲＩＥ法によるシリコン窒化膜３８のエッチング条件は、例えば、第１実施形態におけるシリコン窒化膜１８のエッチング条件と同様にする。
【００６８】
オフセットサイドウォール絶縁膜３８を形成するためのドライエッチングの際には、ゲート電極１４の周辺のシリコン基板１０がエッチングされる。この結果、図２（ａ）に示すように、ゲート電極１４の周辺のシリコン基板１０に基板掘れ４１が生じる。
【００６９】
しかしながら、本実施形態による半導体装置の製造方法では、上述のように、ゲート電極１４を形成するためのエッチングの際に生じた基板掘れ１５をほぼ解消している。したがって、本実施形態によれば、ゲートエッチングによる基板掘れ１５を解消していない場合と比較して、オフセットサイドウォール絶縁膜３８を形成するためのエッチングの際にゲート電極１４の周辺のシリコン基板１０に生じる基板掘れ４１を低減することができる。
【００７０】
図１１（ａ）は、本実施形態による半導体装置の製造方法のように、引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜を形成した後の基板掘れを示す透過型電子顕微鏡写真である。
【００７１】
これに対して、図１１（ｂ）は、ゲートエッチング後の基板掘れを示す透過型電子顕微鏡写真である。
【００７２】
図１１（ａ）と図１１（ｂ）とを比較すると、図１１（ａ）では、引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜３８を形成した後の基板掘れ４１の深さが、ゲートエッチング後の基板掘れ１５の深さよりも僅かに浅くなっていることがわかる。また、ゲートエッチング後の基板掘れ１５が解消されていないならば、オフセットスペーサ３８により、基板掘れ１５と基板掘れ４１との段差が生じるはずだが、図１１（ａ）にはそのような段差は観察されていない。これら結果は、引張応力膜を形成して熱処理を行うことによりゲートエッチングによる基板掘れ１５がほぼ解消されていることを示している。
【００７３】
こうして、本実施形態による半導体装置の製造方法によれば、ゲート電極１４周辺の基板掘れ４１を低減することができるので、ゲート絶縁膜１２とシリコン基板１０との界面からみて、ソース／ドレイン領域のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００７４】
また、本実施形態による半導体装置の製造方法においても、第１実施形態による半導体装置の製造方法と同様に、Ｎ型ＭＩＳＦＥＴの場合には、引張応力膜２２によるＳＭＴ効果により、Ｎ型ＭＩＳＦＥＴの駆動電流を増加し、高速動作を実現することができる。
【００７５】
次いで、ゲート電極１４及びオフセットサイドウォール絶縁膜３８をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０内にエクステンション領域となる不純物層２４を形成する（図１２（ａ））。上述のようにゲート電極１４周辺のシリコン基板１０の基板掘れ４１が低減されているため、ゲート絶縁膜１２とシリコン基板１０との界面からみて、不純物層２４の接合位置を浅くすることができる。
【００７６】
以後、図５（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜３０、ソース／ドレイン領域３４を形成する（図１２（ｂ））。
【００７７】
このように、本実施形態によれば、ゲート電極１４を形成した後、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行ってからオフセットサイドウォール絶縁膜３８を形成するので、エッチングによるゲート電極１４周辺のシリコン基板１０の基板掘れ４１を低減することができる。これにより、ソース／ドレイン領域３４のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、本実施形態によれば、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００７８】
また、本実施形態によれば、Ｎ型ＭＩＳＦＥＴについて、引張応力膜２２によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
【００７９】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図１３乃至図１８を用いて説明する。図１３乃至図１５は本実施形態による半導体装置の製造方法を示す工程断面図、図１６乃至図１８は本実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの諸特性を示すグラフである。なお、第１乃至第３実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００８０】
本実施形態による半導体装置の製造方法は、ゲート電極１４を形成した後、シリコン窒化膜３８を形成せずに、シリコン酸化膜４２と引張応力膜２２とを堆積し、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜４２を形成する点を除き、第３実施形態による半導体装置の製造方法とほぼ同様である。
【００８１】
まず、図１（ａ）及び図１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、ゲート絶縁膜１２を介して、ポリシリコン膜よりなるゲート電極１４を形成する（図１３（ａ））。第１実施形態による半導体装置の製造方法の場合と同様に、ゲート電極１４の周辺のシリコン基板１０には基板掘れ１５が生じる。
【００８２】
次いで、シリコン窒化膜３８上に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜４２を堆積する。
【００８３】
次いで、シリコン酸化膜４０上に、第１実施形態による半導体装置の製造方法と同様に、例えばＬＰＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜２２を形成する（図１３（ｂ））。
【００８４】
こうして、シリコン基板１０上及びゲート電極１４上に、引張応力膜２２とはエッチング特性の異なるシリコン酸化膜４２を介して、シリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成する。
【００８５】
次いで、引張応力膜２２が形成されたシリコン基板１０に対して、例えば１０００℃、３０秒間の熱処理を行う。こうして熱処理を行うことで、図１３（ｃ）中に矢印で示すように、引張応力膜２２により、第１実施形態による半導体装置の製造方法の場合と同様にシリコン基板１０に対して応力が働き、ゲート電極１４周辺のシリコン基板１０に生じていた基板掘れ１５が十分に低減されてほぼ解消する。
【００８６】
次いで、例えばウェットエッチングにより引張応力膜２２を除去する（図１４（ａ））。シリコン窒化膜よりなる引張応力膜２２は、例えば、第１実施形態による半導体装置の製造方法と同様に熱燐酸とアンモニア過水とを用いたウェットエッチングにより除去する。
【００８７】
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン酸化膜４２を異方性エッチングする。これにより、ゲート電極１４の側壁部分に、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜４２を形成する（図１４（ｂ））。オフセットサイドウォール絶縁膜４２の幅は、第１実施形態におけるオフセットサイドウォール絶縁膜１８と同様に、例えば１０ｎｍ以下、具体的には５ｎｍ程度となるようにする。ＲＩＥ法によるシリコン酸化膜４２のエッチング条件は、例えば、第２実施形態におけるシリコン酸化膜３６のエッチング条件と同様にする。
【００８８】
オフセットサイドウォール絶縁膜４２を形成するためのドライエッチングの際には、第３実施形態による半導体装置の製造方法の場合と同様に、図１４（ｂ）に示すように、ゲート電極１４の周辺のシリコン基板１０に基板掘れ４１が生じる。
【００８９】
しかしながら、本実施形態による半導体装置の製造方法でも、上述のように、第３実施形態による半導体装置の製造方法と同様、ゲート電極１４を形成するためのエッチングの際に生じた基板掘れ１５をほぼ解消している。したがって、本実施形態によれば、第３実施形態と同様に、オフセットサイドウォール絶縁膜４２を形成するためのエッチングの際にゲート電極１４の周辺のシリコン基板１０に生じる基板掘れ４１を低減することができる。
【００９０】
このように、本実施形態による半導体装置の製造方法によれば、第３実施形態による半導体装置の製造方法と同様にシリコン基板１０に生じる基板掘れ４１を低減することができるので、ゲート絶縁膜１２とシリコン基板１０との界面からみて、ソース／ドレイン領域のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【００９１】
また、本実施形態による半導体装置の製造方法においても、第１実施形態による半導体装置の製造方法と同様に、Ｎ型ＭＩＳＦＥＴの場合には、引張応力膜２２によるＳＭＴ効果により、Ｎ型ＭＩＳＦＥＴの駆動電流を増加し、高速動作を実現することができる。
【００９２】
次いで、ゲート電極１４及びオフセットサイドウォール絶縁膜４２をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０内にエクステンション領域となる不純物層２４を形成する（図１５（ａ））。上述のようにゲート電極１４周辺のシリコン基板１０の基板掘れ４１が低減されているため、ゲート絶縁膜１２とシリコン基板１０との界面からみて、不純物層２４の接合位置を浅くすることができる。
【００９３】
以後、図５（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜３０、ソース／ドレイン領域３４を形成する（図１５（ｂ））。
【００９４】
次に、本実施形態による半導体装置の製造方法により製造されたＮ型ＭＩＳＦＥＴの諸特性を測定した結果について図１６乃至図１８を用いて説明する。
【００９５】
図１６はＮ型ＭＩＳＦＥＴのゲート長Ｌｇと閾値電圧Ｖｔｈとの関係（ロールオフ特性）を測定した結果を示すグラフである。また、図１７はＮ型ＭＩＳＦＥＴの駆動電流Ｉｏｎとオフ電流Ｉｏｆｆとの関係（Ｉｏｎ−Ｉｏｆｆ曲線）を測定した結果を示すグラフである。また、図１８はゲート長Ｌｇとゲートリーク電流Ｉｇとの関係を測定した結果を示すグラフである。図１６乃至図１８に示すグラフ中、●印は、本実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの場合を示している。○印は、引張応力膜による基板掘れの低減を行っていない従来のＭＩＳＦＥＴの場合を示している。なお、引張応力膜としては膜厚１０ｎｍのシリコン窒化膜を形成した。また、ゲート長Ｌｇは走査型電子顕微鏡により計測した。また、図１８に示すゲートリーク電流Ｉｇの測定では、ゲート電圧を１Ｖに設定した。
【００９６】
図１６に示すように、ロールオフ特性は、本実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴと従来のＭＩＳＦＥＴとで大きな変化はみられない。これは、本実施形態による半導体装置の製造方法では、ゲートエッチング後の基板掘れは解消されるものの、オフセットサイドウォール絶縁膜を形成するためのエッチングの際に基板掘れが生じるためであると考えられる。
【００９７】
一方、図１７に示すように、Ｉｏｎ−Ｉｏｆｆ曲線を比較すると、同一オフ電流Ｉｏｆｆでの駆動電流Ｉｏｎは、オフ電流Ｉｏｆｆの広い範囲にわたって、本実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの方が従来のＭＩＳＦＥＴよりも大きくなっている。
【００９８】
また、図１８に示すように、ゲートリーク電流Ｉｇは、本実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの方が従来のＭＩＳＦＥＴよりも小さくなっている。
【００９９】
このように、本実施形態によれば、ゲート電極１４を形成した後、シリコン基板１０上及びゲート電極１４上にシリコン基板１０及びゲート電極１４を覆うように引張応力膜２２を形成し、その後に熱処理を行ってからオフセットサイドウォール絶縁膜４２を形成するので、エッチングによるゲート電極１４周辺のシリコン基板１０の基板掘れ４１を低減することができる。これにより、ソース／ドレイン領域３４のエクステンション領域を構成する不純物層２４の接合位置を浅くすることができる。したがって、本実施形態によれば、ＭＩＳＦＥＴにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【０１００】
また、本実施形態によれば、Ｎ型ＭＩＳＦＥＴについて、引張応力膜２２によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
【０１０１】
［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について図１９乃至図２６を用いて説明する。図１９乃至図２６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１乃至第４実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１０２】
本実施形態では、第３実施形態による半導体装置の製造方法を用いて、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとを有する半導体装置を製造する場合について説明する。
【０１０３】
まず、例えばＳＴＩ法によりシリコン基板１０に素子分離膜４４を形成し、Ｎ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ領域４６と、Ｐ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ領域４８とをシリコン基板１０に画定する。
【０１０４】
次いで、Ｎ型ＭＩＳＦＥＴ領域４６のシリコン基板１０内にＰ型ウェル５０を形成し、Ｐ型ＭＩＳＦＥＴ領域４８のシリコン基板１０内にＮ型ウェル５２を形成する。
【０１０５】
次いで、例えば図１（ａ）及び図１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｎ型ＭＩＳＦＥＴ領域４６及びＰ型ＭＩＳＦＥＴ領域４８のシリコン基板１０上に、ゲート絶縁膜１２を介して、それぞれポリシリコン膜よりなるゲート電極１４ｎ、１４ｐを形成する（図１９（ａ））。
【０１０６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン窒化膜３８を堆積する。
【０１０７】
次いで、シリコン窒化膜３８上に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜４０を堆積する。
【０１０８】
次いで、シリコン酸化膜４０上に、第１実施形態による半導体装置の製造方法と同様に、例えばＬＰＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜２２を形成する（図１９（ｂ））。
【０１０９】
こうして、シリコン基板１０上及びゲート電極１４ｎ、１４ｐ上に、シリコン窒化膜３８及びシリコン酸化膜４０を介して、シリコン基板１０及びゲート電極１４ｎ、１４ｐを覆うように引張応力膜２２を形成する。
【０１１０】
次いで、引張応力膜２２が形成されたシリコン基板１０に対して、例えば１０００℃、３０秒間の熱処理を行う（図２０（ａ））。こうして熱処理を行うことで、第３実施形態による半導体装置の製造方法の場合と同様に、ゲート電極１４ｎ、１４ｐ周辺のシリコン基板１０に生じていた基板掘れが十分に低減されてほぼ解消する。
【０１１１】
次いで、例えばウェットエッチングにより引張応力膜２２を除去する。シリコン窒化膜よりなる引張応力膜２２は、例えば、第１実施形態による半導体装置の製造方法と同様に熱燐酸とアンモニア過水とを用いたウェットエッチングにより除去する。
【０１１２】
次いで、例えば希弗酸を用いたウェットエッチングによりシリコン酸化膜４０を除去する（図２０（ｂ））。
【０１１３】
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜３８を異方性エッチングする。これにより、ゲート電極１４ｎ、１４ｐの側壁部分に、シリコン窒化膜よりなるオフセットサイドウォール絶縁膜３８を形成する（図２１（ａ））。
【０１１４】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域４６を露出し、他の領域を覆うフォトレジスト膜５４を形成する。
【０１１５】
次いで、ゲート電極１４ｎ、オフセットサイドウォール絶縁膜３８、及びフォトレジスト膜５４をマスクとして燐（Ｐ）、砒素（Ａｓ）等のＮ型不純物をイオン注入し、ゲート電極１４ｎの両側のシリコン基板１０内にエクステンション領域となる不純物層２４ｎを形成する。
【０１１６】
次いで、ゲート電極１４ｎ、オフセットサイドウォール絶縁膜３８、及びフォトレジスト膜５４をマスクとしてボロン（Ｂ）等のＰ型不純物をイオン注入し、不純物層２４ｎ下にポケット領域５６ｐを形成する（図２１（ｂ））。
【０１１７】
不純物層２４ｎ及びポケット領域５６ｐを形成した後、マスクとして用いたフォトレジスト膜５４を除去する。
【０１１８】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域４８を露出し、他の領域を覆うフォトレジスト膜５８を形成する。
【０１１９】
次いで、ゲート電極１４ｐ、オフセットサイドウォール絶縁膜３８、及びフォトレジスト膜５８をマスクとしてＢ、弗化ボロン（ＢＦ２）等のＰ型不純物をイオン注入し、ゲート電極１４ｐの両側のシリコン基板１０内にエクステンション領域となる不純物層２４ｐを形成する。
【０１２０】
次いで、ゲート電極１４ｐ、オフセットサイドウォール絶縁膜３８、及びフォトレジスト膜５８をマスクとしてＡｓ等のＮ型不純物をイオン注入し、不純物層２４ｐ下にポケット領域５６ｎを形成する（図２２（ａ））。
【０１２１】
不純物層２４ｐ及びポケット領域５６ｎを形成した後、マスクとして用いたフォトレジスト膜５８を除去する。
【０１２２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜と例えば膜厚３０ｎｍのシリコン窒化膜とを堆積してエッチバックし、ゲート電極１４ｎ、１４ｐの側壁部分にシリコン酸化膜及びシリコン窒化膜よりなるサイドウォール絶縁膜３０を形成する（図２２（ｂ））。
【０１２３】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域４６を露出し、他の領域を覆うフォトレジスト膜６０を形成する。
【０１２４】
次いで、ゲート電極１４ｎ、オフセットサイドウォール絶縁膜３８、サイドウォール絶縁膜３０、及びフォトレジスト膜６０をマスクとしてＰ、Ａｓ等のＮ型不純物をイオン注入し、ゲート電極１４ｎの両側のシリコン基板１０内に不純物層３２ｎを形成する（図２３（ａ））。
【０１２５】
不純物層３２を形成した後、マスクとして用いたフォトレジスト膜６０を除去する。
【０１２６】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域４８を露出し、他の領域を覆うフォトレジスト膜６２を形成する。
【０１２７】
次いで、ゲート電極１４ｐ、オフセットサイドウォール絶縁膜３８、サイドウォール絶縁膜３０、及びフォトレジスト膜６２をマスクとしてＢ、ＢＦ２等のＰ型不純物をイオン注入し、ゲート電極１４ｐの両側のシリコン基板１０内に不純物層３２ｐを形成する（図２３（ｂ））。
【０１２８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜を堆積してエッチバックし、ゲート電極１４ｎ、１４ｐの側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜６４を形成する（図２４（ａ））。
【０１２９】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ領域４６を露出し、他の領域を覆うフォトレジスト膜６６を形成する。
【０１３０】
次いで、ゲート電極１４ｎ、オフセットサイドウォール絶縁膜３８、サイドウォール絶縁膜３０、６４、及びフォトレジスト膜６６をマスクとしてＰ、Ａｓ等のＮ型不純物をイオン注入し、ゲート電極１４ｎの両側のシリコン基板１０内に不純物層６８ｎを形成する（図２４（ｂ））。
【０１３１】
不純物層６８ｎを形成した後、マスクとして用いたフォトレジスト膜６６を除去する。
【０１３２】
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ領域４８を露出し、他の領域を覆うフォトレジスト膜７０を形成する。
【０１３３】
次いで、ゲート電極１４ｐ、オフセットサイドウォール絶縁膜３８、サイドウォール絶縁膜３０、６４、及びフォトレジスト膜７０をマスクとしてＢ、ＢＦ２等のＰ型不純物をイオン注入し、ゲート電極１４ｐの両側のシリコン基板１０内に不純物層６８ｐを形成する（図２５（ａ））。
【０１３４】
不純物層６８ｐを形成した後、マスクとして用いたフォトレジスト膜７０を除去する。
【０１３５】
次いで、例えば１０００℃、１０秒間の熱処理を行うことにより、不純物層２４ｎ、２４ｐ、３２ｎ、３２ｐ、６８ｎ、６８ｐ及びポケット領域５６ｐ、５６ｎに導入された不純物を活性化する。こうして、ゲート電極１４ｎの両側のシリコン基板１０内に、不純物層２４ｎ、３２ｎ、６８ｎにより構成されるソース／ドレイン領域３４ｎが形成される。また、ゲート電極１４ｐの両側のシリコン基板１０内に、不純物層２４ｐ、３２ｐ、６８ｐにより構成されるソース／ドレイン領域３４ｐが形成される（図２５（ｂ））。
【０１３６】
次いで、サリサイドプロセスにより、ゲート電極１４ｎ、１４ｐ上及びソース／ドレイン領域３４ｎ、３４ｐ上に、コバルトシリサイド膜よりなる金属シリサイド膜７２を形成する（図２６）。コバルトシリサイド膜の代わりに、金属シリサイド膜７２としてニッケルシリサイド膜を形成してもよい。
【０１３７】
このように、本実施形態によれば、ゲート電極１４ｎ、１４ｐを形成した後、シリコン基板１０上及びゲート電極１４ｎ、１４ｐ上にシリコン基板１０及びゲート電極１４ｎ、１４ｐを覆うように引張応力膜２２を形成し、その後に熱処理を行ってからオフセットサイドウォール絶縁膜３８を形成するので、ゲート電極１４ｎ、１４ｐ周辺のシリコン基板１０の基板掘れを低減することができる。これにより、ソース／ドレイン領域３４ｎ、３４ｐのエクステンション領域を構成する不純物層２４ｎ、２４ｐの接合位置を浅くすることができる。したがって、本実施形態によれば、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
【０１３８】
また、本実施形態によれば、Ｎ型ＭＩＳＦＥＴについて、引張応力膜２２によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
【０１３９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１４０】
例えば、上記実施形態では、引張応力膜２２としてシリコン窒化膜を形成する場合について説明したが、引張応力膜２２はこれに限定されるものではない。引張応力膜２２として、シリコン窒化膜に代えて、シリコン酸化膜等の絶縁膜を形成してもよい。なお、これら引張応力膜２２として形成する絶縁膜が有する引張応力は、１ＧＰａ以上であることが望ましい。
【０１４１】
また、上記実施形態では、引張応力膜２２が形成されたシリコン基板１０に対して、１０００℃、３０秒間の熱処理を行う場合について説明したが、熱処理の条件はこれに限定されるものではない。この熱処理の条件は、引張応力膜２２の種類等に応じて適宜設定することができる。引張応力膜２２としてシリコン窒化膜を形成した場合には、熱処理温度は例えば６００〜１１００℃、熱処理時間は１秒以下の急峻な温度プロファイルであるスパイクのように短時間な処理時間から１０８０００秒の間に設定すればよい。
【０１４２】
また、上記実施形態では、引張応力膜２２を形成した後に、引張応力膜２２が形成されたシリコン基板１０に対して別個独立に熱処理を行う場合について説明したが、引張応力膜２２の成膜時にもシリコン基板１０及び形成される引張応力膜２２が成膜温度に加熱されるため、この別個独立の熱処理は必ずしも行わなくてもよい。
【０１４３】
また、上記第１乃至第４実施形態ではサイドウォール絶縁膜１８、３０、サイドウォール絶縁膜３６、３０、サイドウォール絶縁膜３８、３０、サイドウォール絶縁膜４２、３０をそれぞれ二段階に分けて形成し、ソース／ドレイン領域３４を不純物層２４、３２により構成する場合について説明したが、サイドウォール絶縁膜及びソース／ドレイン領域の構造はこれらに限定されるものではない。
【０１４４】
また、上記第５実施形態ではサイドウォール絶縁膜３８、３０、６４を三段階に分けて形成し、ソース／ドレイン領域３４ｎ、３４ｐをそれぞれ不純物層２４ｎ、３２ｎ、６８ｎ、不純物層２４ｐ、３２ｐ、６８ｐにより構成する場合について説明したが、サイドウォール絶縁膜及びソース／ドレイン領域の構造は、これらに限定されるものではない。
【０１４５】
また、上記実施形態では、サイドウォール絶縁膜１８、３６、３０、３８、４２、６４をシリコン窒化膜又はシリコン酸化膜により構成する場合について説明したが、これらサイドウォール絶縁膜を構成する絶縁膜は、シリコン窒化膜、シリコン酸化膜に限定されるものではない。
【０１４６】
また、上記実施形態では、オフセットサイドウォール絶縁膜１８、３６、３８、４２を形成して、ゲート電極１４、１４ｎ、１４ｐとエクステンション領域を構成する不純物層２４、２４ｎ、２４ｐとの間にオフセットを設ける場合について説明したが、これらオフセットサイドウォール絶縁膜を形成しなくてもよい。
【０１４７】
また、上記第１乃至第４実施形態では、ソース／ドレイン領域３４を形成するまでを説明したが、第５実施形態と同様に、ゲート電極１４上及びソース／ドレイン領域３４上に金属シリサイド膜を形成してもよい。
【０１４８】
また、上記実施形態では、ソース／ドレイン領域３４を形成するまで又は金属シリサイド膜７２を形成するまでを説明したが、その後、サイドウォール絶縁膜が形成されたゲート電極１４、１４ｎ、１４ｐ上に、サイドウォール絶縁膜が形成されたゲート電極１４、１４ｎ、１４ｐを覆うように所定の応力を有する応力膜を形成し、ＭＩＳＦＥＴのチャネル領域に所定の応力を印加するようにしてもよい。これにより、チャネルを流れるキャリアの移動度を向上することができ、ＭＩＳＦＥＴの高速動作を実現することができる。具体的には、Ｎ型ＭＩＳＦＥＴの場合、サイドウォール絶縁膜が形成されたゲート電極１４、１４ｎを覆うように引張応力を有する引張応力膜を形成する。また、Ｐ型ＭＩＳＦＥＴの場合、サイドウォール絶縁膜が形成されたゲート電極１４、１４ｐを覆うように圧縮応力を有する圧縮応力膜を形成する。
【０１４９】
また、上記実施形態では、エクステンション領域を有するエクステンション構造のソース／ドレイン領域３４、３４ｎ、３４ｐを形成する場合について説明したが、ソース／ドレイン領域の構造は、これに限定されるものではない。例えば、ソース／ドレイン領域の構造をＬＤＤ構造としてもよい。
【０１５０】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
【０１５１】
（付記１）  半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、
前記引張応力膜を除去する工程と、
前記引張応力膜が除去された前記ゲート電極をマスクとして第１の不純物を前記半導体基板内に導入する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５２】
（付記２）  付記１記載の半導体装置の製造方法において、
前記引張応力膜を形成する工程の後、前記引張応力膜を除去する工程の前に、前記半導体基板を熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５３】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記ゲート電極の側壁部分に第１の絶縁膜よりなる第１のサイドウォール絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記４）  付記３記載の半導体装置の製造方法において、
前記第１のサイドウォール絶縁膜を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第１のサイドウォール絶縁膜及び前記引張応力膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記引張応力膜を除去する工程の後、前記第１の不純物を前記半導体基板内に導入する工程の前に、前記第２の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１５５】
（付記５）  付記３記載の半導体装置の製造方法において、
前記第１のサイドウォール絶縁膜は、前記引張応力膜とエッチング特性が異なる
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記６）  付記１又は２記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に第１の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第１の不純物を前記半導体基板内に導入する工程の前に、前記第１の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記第１の絶縁膜よりなる第１のサイドウォール絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１５７】
（付記７）  付記６記載の半導体装置の製造方法において、
前記第１の絶縁膜を堆積する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第１の絶縁膜及び前記引張応力膜とエッチング特性の異なる第２の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第１のサイドウォール絶縁膜を形成する工程の前に、前記第２の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１５８】
（付記８）  付記６記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記引張応力膜とエッチング特性が異なる
ことを特徴とする半導体装置の製造方法。
【０１５９】
（付記９）  付記３乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のサイドウォール絶縁膜の幅は、１０ｎｍ以下である
ことを特徴とする半導体装置の製造方法。
【０１６０】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物を前記半導体基板内に導入する工程の後、前記半導体基板上に第３の絶縁膜を堆積し、前記第３の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に第２のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記第２のサイドウォール絶縁膜をマスクとして第２の不純物を前記半導体基板内に導入する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１６１】
（付記１１）  付記１乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記引張応力膜は、１ＧＰａ以上の引張応力を有するシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１６２】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】引張応力膜によりゲート電極周辺の基板掘れが低減される様子を示す透過型電子顕微鏡写真である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１１】引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜を形成した後の基板掘れとゲートエッチング後の基板掘れとを比較して示す透過型電子顕微鏡写真である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】本発明の第４実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの特性を示すグラフ（その１）である。
【図１７】本発明の第４実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの特性を示すグラフ（その２）である。
【図１８】本発明の第４実施形態による半導体装置の製造方法により製造されたＭＩＳＦＥＴの特性を示すグラフ（その３）である。
【図１９】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２０】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２１】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２２】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２３】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【符号の説明】
【０１６３】
１０…シリコン基板
１２…ゲート絶縁膜
１４、１４ｎ、１４ｐ…ゲート電極
１５、４１…基板掘れ
１８、３６、３８、４２…オフセットサイドウォール絶縁膜
２０、４０…シリコン酸化膜
２２…引張応力膜
２４、２４ｎ、２４ｐ…不純物層
２６…シリコン酸化膜
２８…シリコン窒化膜
３０、６４…サイドウォール絶縁膜
３２、３２ｎ、３２ｐ…不純物層
３４、３４ｎ、３４ｐ…ソース／ドレイン領域
４４…素子分離膜
４６…Ｎ型ＭＩＳＦＥＴ領域
４８…Ｐ型ＭＩＳＦＥＴ領域
５０…Ｐ型ウェル
５２…Ｎ型ウェル
５４、５８、６０、６２、６６、７０…フォトレジスト膜
５６ｐ、５６ｎ…ポケット領域
６８ｎ、６８ｐ…不純物層
７２…金属シリサイド膜
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図４】
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【図１１】
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