(57)【要約】【課題】マルチプロセッサ装置において、プロセッサ数が多くなった場合はＲＡＭの個数も同様に増加して小型化や省電力化を実現することができない。【解決手段】第１のプロセッサ１に接続された複数のプロセッサが実行する命令を格納する命令記憶装置４と、命令記憶装置の内容が転送され複数のプロセッサが命令実行時に命令を取り出す命令実行メモリ５と、第２のプロセッサ２と第３のプロセッサ３の命令先頭アドレスを格納する第２のプロセッサ対応のアドレス格納メモリ６と第３のプロセッサ対応のアドレス格納メモリ７と、複数のプロセッサから命令実行メモリへのアクセスの調停と第１のプロセッサ１から第２のプロセッサ対応のアドレス格納メモリ６と第３のプロセッサ対応のアドレス格納メモリ７へのアクセスを制御するメモリ制御回路８を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のプロセッサと、
前記複数のプロセッサの中の特定プロセッサに接続された前記複数のプロセッサが実行する命令を格納する命令記憶装置と、
前記命令記憶装置の内容が転送され前記複数のプロセッサが命令実行時に命令を取り出す命令実行メモリと、
前記複数のプロセッサの中の特定プロセッサ以外のプロセッサ個別に命令先頭アドレスを格納するアドレス格納メモリと、
前記複数のプロセッサから前記命令実行メモリへのアクセスの調停と前記特定プロセッサから前記アドレス格納メモリへのアクセスを制御するメモリ制御回路とを備えたマルチプロセッサ装置。
【請求項２】
前記特定プロセッサは、電源投入時またはリスタート時に前記アドレス格納メモリに前記複数のプロセッサごとに個別の命令先頭アドレスを設定する請求項１に記載のマルチプロセッサ装置。
【請求項３】
さらに、前記複数のプロセッサ個別にリセットを制御するリセット制御回路を備えている請求項１または請求項２に記載のマルチプロセッサ装置。
【請求項４】
前記リセット制御回路は、前記複数のプロセッサのリセット解除を個別に制御する請求項３に記載のマルチプロセッサ装置。
【請求項５】
前記リセット制御回路は、前記複数のプロセッサの中の特定プロセッサが他のプロセッサの前記アドレス格納メモリに命令先頭アドレスを設定した後で前記複数のプロセッサのリセット解除を個別に制御する請求項３に記載のマルチプロセッサ装置。
【請求項６】
請求項１から請求項５までのいずれかに記載のマルチプロセッサ装置が搭載されている情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプロセッサ装置において、自由度の高いプロセッサの起動と、小型化、省電力化を実現する技術に関する。また、マルチプロセッサ装置を搭載した情報処理装置に関する。
【背景技術】
【０００２】
近年、プロセッサを使用した各種の情報処理装置において、機能や性能の向上が著しい。この機能や性能を向上させるにはプロセッサの高速処理が必要となるが、プロセッサの動作周波数を上げることには限界がある。これに対応するため、複数のプロセッサを並列に配置して、並列処理を行うようにしている。
【０００３】
また、情報処理装置において省電力化の要望が強く、特に携帯型装置においては小型化も要望されている。これを実現するために装置の部品点数を削減することや、回路の効率的な利用が進められている。
【０００４】
マルチプロセッサ装置においては、プロセッサが実行する命令を格納するメモリを共用して、電源投入時やリスタート時に各プロセッサごとのメモリに命令をロードする方法により、命令を格納するメモリを複数から１つに削減している。
【０００５】
この方法を実現するための従来技術に図７に示すものがある。このマルチプロセッサシステムは、第１のプロセッサ２１と第２のプロセッサ２２の２つのプロセッサから構成されている。第１のプロセッサ２１と第２のプロセッサ２２は、プロセッサ間インターフェース回路２３で接続されており、相互にデータの送受が可能となっている。ＲＯＭ（Read Only Memory）２４は、第１のプロセッサ２１と第２のプロセッサ２２が実行する命令の格納を共有している。第１のプロセッサ２１には、ＲＯＭ２４と第１のＲＡＭ（Random Access Memory）２５が接続されている。ＲＯＭ２４と第１のＲＡＭ２５は、第１のプロセッサ２１によりデータの書き込み／読み出しが可能である。第２のプロセッサ２２には、第２のＲＡＭ２６が接続されている。第２のＲＡＭ２６は、第２のプロセッサ２２によりデータの書き込み／読み出しが可能である。第２のプロセッサ２２側に備えられたメモリ書き込み制御回路２７の制御により、プロセッサ間インターフェース回路２３経由で第１のプロセッサ２１から送られてくるデータを第２のＲＡＭ２６へ書き込む。メモリ書き込み制御回路２７は、第２のプロセッサ２２が停止状態であっても、第２のＲＡＭ２６へのデータの書き込みが制御可能である。第２のプロセッサ２２には、第１のプロセッサ２１からのリセット制御を受け付ける端子ＲＥＳＥＴが設けられている。第１のプロセッサ２１が実行するプログラムは、ＲＯＭ２４に格納されている。また、第２のプロセッサ２２が実行するプログラムは、当初ＲＯＭ２４に格納されており、システムの起動時にＲＯＭ２４から第２のＲＡＭ２６に転送される。第１のプロセッサ２１が第２のプロセッサ２２のブートプログラムとメインプログラムを第２のＲＡＭ２６に送り、第２のプロセッサ２２は第２のＲＡＭ２６から命令を読み出しプログラムを実行する（特許文献１参照）。
【特許文献１】特開２００６−２０２２００号公報（第７−８頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の方法では複数のプロセッサが実行する命令を格納する命令実行メモリ（ＲＡＭ）を個別に用意する必要があり、プロセッサ数が多くなった場合は、命令実行メモリ（ＲＡＭ）の個数も同様に増加して小型化や省電力化にとって妨げとなる。
【０００７】
また、複数のプロセッサで共有する命令実行メモリ（ＲＡＭ）を配置して、メモリコントローラ等で各プロセッサからのアクセスを時分割することが考えられる。この命令実行メモリ（ＲＡＭ）の共用構成の場合、各プロセッサがブートプログラムを読み出すときの先頭アドレスが固定されてしまうため、複雑な機能を実現するためのプログラムの自由な変更や共有する命令実行メモリ（ＲＡＭ）の効率的な利用を阻害する可能性が発生する。
【０００８】
本発明は、このような事情に鑑みて創作したものであり、複数のプロセッサごとに命令実行メモリを配置する必要がなく、小型化、省電力化を促進するとともに、プログラムの自由な変更や共有する命令実行メモリの効率的な利用を実現できるマルチプロセッサ装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明によるマルチプロセッサ装置は、
複数のプロセッサと、
前記複数のプロセッサの中の特定プロセッサに接続された前記複数のプロセッサが実行する命令を格納する命令記憶装置と、
前記命令記憶装置の内容が転送され前記複数のプロセッサが命令実行時に命令を取り出す命令実行メモリと、
前記複数のプロセッサの中の特定プロセッサ以外のプロセッサ個別に命令先頭アドレスを格納するアドレス格納メモリと、
前記複数のプロセッサから前記命令実行メモリへのアクセスの調停と前記特定プロセッサから前記アドレス格納メモリへのアクセスを制御するメモリ制御回路とを備えたものである。
【００１０】
この構成においては、特定プロセッサが命令記憶装置から命令を読み出し、特定プロセッサ以外のプロセッサの命令を命令記憶装置からメモリ制御回路を介して命令実行メモリへ転送する。また、特定プロセッサは、命令実行メモリに転送した特定プロセッサ以外のプロセッサの命令のそれぞれの転送先アドレスを個別対応のアドレス格納メモリにそれぞれ書き込む。そして、特定プロセッサ以外のプロセッサは個別対応のアドレス格納メモリからの命令先頭アドレスに従ってメモリ制御回路を介して命令実行メモリにアクセスし、命令実行メモリから命令を読み出し、動作を開始する。
【００１１】
この場合、特定プロセッサ以外のプロセッサのそれぞれに個別に、プロセッサ個別の命令先頭アドレスを格納するアドレス格納メモリが設けられているので、各プロセッサは個別対応のアドレス格納メモリ内の命令先頭アドレスに従って命令実行メモリへアクセスすることが可能である。したがって、複数のプロセッサにおいて命令実行メモリの共用化が可能となる。言い換えれば、複数のプロセッサごとに命令実行メモリを配置する必要がなく、小型化を促進することが可能となる。
【００１２】
また、プログラムサイズの増減を伴うプログラム変更に際して、プロセッサごとに命令先頭アドレスの設定が可能であり、プログラムサイズの制限がなくてメモリを効率的に使用することが可能となる。
【００１３】
上記構成のマルチプロセッサ装置において、前記特定プロセッサは、電源投入時またはリスタート時に前記アドレス格納メモリに前記複数のプロセッサごとに個別の命令先頭アドレスを設定するという態様がある。このように構成すれば、各プロセッサごとの命令先頭アドレスのアドレス格納メモリへの設定を電源投入やリスタートに連動して自動的に実行させることが可能となる。
【００１４】
また上記構成のマルチプロセッサ装置において、さらに、前記複数のプロセッサ個別にリセットを制御するリセット制御回路を備えているという態様がある。このように構成すれば、各プロセッサを必要に応じて任意にリセットすることが可能である。
【００１５】
また上記構成のマルチプロセッサ装置において、前記リセット制御回路は、前記複数のプロセッサのリセット解除を個別に制御するという態様がある。このように構成すれば、各プロセッサを必要に応じて任意にリセット解除して動作を開始させることが可能である。
【００１６】
また上記構成のマルチプロセッサ装置において、前記リセット制御回路は、前記複数のプロセッサの中の特定プロセッサが他のプロセッサの前記アドレス格納メモリに命令先頭アドレスを設定した後で前記複数のプロセッサのリセット解除を個別に制御するという態様がある。このように構成すれば、アプリケーション切替に柔軟に対応することが可能で、アプリケーションによって最適な電力での動作が可能となる。
【００１７】
また、上記のいずれかのマルチプロセッサ装置が搭載されている情報処理装置も有用である。
【発明の効果】
【００１８】
本発明によれば、特定プロセッサ以外のプロセッサのそれぞれに個別に、プロセッサ個別の命令先頭アドレスを格納するアドレス格納メモリが設けられ、各プロセッサは個別対応のアドレス格納メモリ内の命令先頭アドレスに従って命令実行メモリへアクセスすることが可能であるので、複数のプロセッサにおいて命令実行メモリの共用化が可能となり、小型化を促進することができる。
【００１９】
さらに、プログラムサイズの増減を伴うプログラム変更に際して、プロセッサごとに命令先頭アドレスの設定が可能であり、プログラムサイズの制限がなくてメモリを効率的に使用することができる。
【００２０】
また、複数のプロセッサは個別にリセットが制御できるため、アプリケーションによって複数のプロセッサの動作が不要な場合はリセットを解除しないことで動作させないことも可能となる。したがって、アプリケーションによって最適な電力での動作が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明にかかわるマルチプロセッサ装置の実施の形態を図面を用いて詳細に説明する。
【００２２】
（実施の形態１）
本発明の実施の形態１におけるマルチプロセッサ装置は、例えば図１のように構成される。
【００２３】
このマルチプロセッサ装置は、第１のプロセッサ１と、第２のプロセッサ２と、第３のプロセッサ３と、複数のプロセッサの命令を記憶する命令記憶装置（ＲＯＭ）４と、複数のプロセッサが実行する命令を格納する命令実行メモリ（ＲＡＭ）５と、第２のプロセッサ２の命令先頭アドレスを格納する第２のプロセッサ対応のアドレス格納メモリ６と、第３のプロセッサ３の命令先頭アドレスを格納する第３のプロセッサ対応のアドレス格納メモリ７と、第１のプロセッサ１と第２のプロセッサ２と第３のプロセッサ３からの命令実行メモリ５へのアクセスと第１のプロセッサ１からの第２のプロセッサ対応のアドレス格納メモリ６および第３のプロセッサ対応のアドレス格納メモリ７へのアクセスを制御するメモリ制御回路８とから構成されている。
【００２４】
以上のように構成されたマルチプロセッサ装置は、起動時に第１のプロセッサ１が命令記憶装置４から命令を読み出し、第１のプロセッサ１の初期化を実行する。
【００２５】
命令記憶装置４のデータは例えば図２のように第１のプロセッサ１、第２のプロセッサ２、第３のプロセッサ３の命令が順に記憶されている。第１のプロセッサ１は命令記憶装置４の先頭から命令を読み出し、随時実行すればよい。
【００２６】
第１のプロセッサ１の初期化後、第１のプロセッサ１は第２のプロセッサ２と第３のプロセッサ３の命令を命令記憶装置４からメモリ制御回路８を介して命令実行メモリ５へ転送する。また、第１のプロセッサ１は、命令実行メモリ５に転送した第２のプロセッサ２の命令の転送先アドレスを第２のプロセッサ対応のアドレス格納メモリ６に書き込むとともに、命令実行メモリ５に転送した第３のプロセッサ３の命令の転送先アドレスを第３のプロセッサ対応のアドレス格納メモリ７に書き込む。
【００２７】
命令実行メモリ５のデータは例えば図３のように第２のプロセッサ２、第３のプロセッサ３の命令が順に書き込まれている。第２のプロセッサ２と第３のプロセッサ３の命令数や命令データサイズは常に一定ではなく変更されることがあるため、書き込まれるアドレスは一定ではない。また、図３では第２のプロセッサ２の命令が命令実行メモリ５の先頭から配置されているが、先頭に配置されるとは限らない。
【００２８】
第１のプロセッサ１による第２のプロセッサ２と第３のプロセッサ３の命令転送と第２のプロセッサ対応のアドレス格納メモリ６と第３のプロセッサ対応のアドレス格納メモリ７への書き込みが終了すると、第２のプロセッサ２と第３のプロセッサ３がメモリ制御回路８を介して命令実行メモリ５から命令を読み出し、動作を開始する。
【００２９】
命令記憶装置４は電源が供給されない場合でもデータを保持することができるメモリ装置であり、命令実行メモリ５は電源が供給されない場合はデータを保持することができないメモリである。命令記憶装置４はマスクＲＯＭやフラッシュＲＯＭ、ハードディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭなどが使用され、アクセス速度は一般的に低速である。一方、命令実行メモリ５はＳＤＲＡＭ（Synchronous ＤＲＡＭ）やＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）が使用され、命令記憶装置４に対して高速にアクセスすることができる。
【００３０】
第２のプロセッサ対応のアドレス格納メモリ６と第３のプロセッサ対応のアドレス格納メモリ７のメモリサイズは、プロセッサが使用するアドレス長に依存するが、一般的には６４ビット以下であり、命令記憶装置４や命令実行メモリ５の大きさに比べて微小であり、消費電力も微小である。したがって、装置全体での小型化や省電力にほとんど影響を及ぼさない。
【００３１】
メモリ制御回路８は第１のプロセッサ１、第２のプロセッサ２、第３のプロセッサ３からの命令実行メモリ５へのアクセスを時分割で順次処理する。同時にアクセスが発生した場合は優先順位の高いプロセッサから処理を実施し、優先順位の低いプロセッサは優先順位の高いプロセッサのアクセスが終了するまで待たされることになる。また、あるプロセッサがアクセス中に他のプロセッサからのアクセスがあった場合も同様に待たされることになる。各プロセッサは必要な命令を読み出すときに命令実行メモリ５へのアクセスが発生するが、命令実行メモリ５へのアクセスが常時発生しているわけではないため、複数のプロセッサの接続が可能となる。また、メモリ制御回路８は、第１のプロセッサ１からの第２のプロセッサ対応のアドレス格納メモリ６と第３のプロセッサ対応のアドレス格納メモリ７への書き込みを制御する。
【００３２】
上記の構成においては、命令実行メモリ５が複数のプロセッサで共有されている。すなわち、複数あるプロセッサの１つずつに命令実行メモリを配置する必要がなく、共通のメモリでプロセッサの実行が可能となる。さらに、プログラムが変更になりサイズの増減が発生した場合でも、容易に命令先頭アドレスが変更できるため、プログラムサイズの制限がなく、効率的にメモリを使用することができる。
【００３３】
また、上述の実施の形態では第１のプロセッサ１の命令を命令実行メモリ５へ転送していないが、第１のプロセッサ１の命令も命令実行メモリ５へ転送して使用してもよい。
【００３４】
なお、実施の形態１においては、プロセッサを３つ備えるマルチプロセッサシステムについて説明したが、プロセッサ数は最低２つあれば構成可能であり、プロセッサが４つ以上の場合でも同様の構成で実現できる。
【００３５】
（実施の形態２）
本発明の実施の形態２におけるマルチプロセッサ装置は、例えば図４のように構成される。図４において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、第１のプロセッサ１と第２のプロセッサ２と第３のプロセッサ３のリセット信号を制御するリセット制御回路９である。その他の構成については、実施の形態１の場合と同様であるので、説明を省略する。
【００３６】
以上のように構成されたマルチプロセッサ装置は、リセット制御回路９により第１のプロセッサ１のリセットが解除され、動作が開始する。第１のプロセッサ１は命令記憶装置４から命令を読み出し、第１のプロセッサ１の初期化を実行する。
【００３７】
第１のプロセッサ１の初期化後、図５のフローチャートに示す第２のプロセッサ２と第３のプロセッサ３の起動処理を実行する。第１のプロセッサ１は第２のプロセッサ２の命令を転送する必要かどうかの判断を実施する（Ｓ１）。必要と判断した場合、第１のプロセッサ１は第２のプロセッサ２の命令を命令記憶装置４からメモリ制御回路８を介して命令実行メモリ５へ転送する。また、第１のプロセッサ１は、命令実行メモリ５に転送した第２のプロセッサ２の命令の転送先アドレスを第２のプロセッサ対応のアドレス格納メモリ６に書き込む（Ｓ２）。
【００３８】
次に、第１のプロセッサ１は第３のプロセッサ３の命令を転送する必要かどうかの判断を実施する（Ｓ３）。必要と判断した場合、第１のプロセッサ１は第３のプロセッサ３の命令を命令記憶装置４からメモリ制御回路８を介して命令実行メモリ５へ転送する。また、第１のプロセッサ１は、命令実行メモリ５に転送した第３のプロセッサ３の命令の転送先アドレスを第３のプロセッサ対応のアドレス格納メモリ７に書き込む（Ｓ４）。
【００３９】
次に、第１のプロセッサ１は第２のプロセッサ２を動作させる必要があるかどうかの判断を実施する（Ｓ５）。必要と判断した場合、リセット制御回路９を制御して第２のプロセッサ２のリセットを解除することで第２のプロセッサ２がメモリ制御回路８を介して命令実行メモリ５から命令を読み出し、動作を開始する（Ｓ６）。
【００４０】
次に、第１のプロセッサ１は第３のプロセッサ３を動作させる必要があるかどうかの判断を実施する（Ｓ７）。必要と判断した場合、リセット制御回路９を制御して第３のプロセッサ３のリセットを解除することで第３のプロセッサ３がメモリ制御回路８を介して命令実行メモリ５から命令を読み出し、動作を開始する（Ｓ８）。
【００４１】
第２のプロセッサ２と第３のプロセッサ３のリセット解除は上述のタイミングとは限らず、命令実行メモリ５への命令転送と第２のプロセッサ対応のアドレス格納メモリ６または第３のプロセッサ対応のアドレス格納メモリ７への設定が終了すればいつでも可能であり、必要なタイミングで解除することができる。
【００４２】
この構成により、複数のプロセッサを使用したマルチプロセッサ装置において、プロセッサの動作が不要な場合は、リセットを解除しないことで動作させないことや必要なタイミングでのリセット解除が可能となり、アプリケーションによって最適な電力での動作が可能となる。
【００４３】
なお、実施の形態２においては、プロセッサを３つ備えるマルチプロセッサシステムについて説明したが、プロセッサ数は最低２つあれば構成可能であり、プロセッサが４つ以上の場合でも同様の構成で実現できる。
【００４４】
（実施の形態３）
図６は上述した実施の形態のマルチプロセッサ装置を撮像装置に適用した場合の図である。図６に記載した撮像装置は、被写体の光学像を撮像素子に結像させるレンズ１１、光学像を電気信号に変換する撮像素子１２、撮像素子１２の駆動タイミングを生成するタイミングジェネレータ（ＴＧ）１３、相関２重サンプリングやアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路を搭載したアナログフロントエンド（ＡＦＥ）１４、信号処理を行うＤＳＰ（Digital Signal Processor）１５、図１または図４に記載のマルチプロセッサ装置１６、記録したデータを書き込む記録メディア１７、テレビやＬＣＤ（Liquid Crystal Display）に表示するための表示回路１８より構成される。
【００４５】
以上のように構成された撮像装置は、記録するモードの場合は撮像素子１２からの信号がＡＦＥ１４を通り、ＤＳＰ１５に入力される。ＤＳＰ１５で信号処理を行った映像信号は表示回路１８へ出力される。さらに、ＤＳＰ１５で記録するデータに加工された後に記録メディア１７に出力され記録される。マルチプロセッサ装置１６はシステム制御を行うとともに音声処理などの処理が実行されるため、搭載された複数のプロセッサが動作する。一方、静止画を再生するモードの場合は、１枚の映像データを記録メディア１７から読み出し、ＤＳＰ１５で表示処理を施した後、表示回路１８に出力される。マルチプロセッサ装置１６はシステム制御を行うこと以外は実行する処理がなく、複数のプロセッサが動作する必要がないため、搭載された複数のプロセッサのすべてが動作する必要はない。
【００４６】
このように、モードによって撮像装置に搭載されたマルチプロセッサ装置の動作を実施の形態２に記載の方法で切り替えることによって最適な電力での動作が可能となる。
【００４７】
また、携帯電話に適用した場合、待ち受け時には複雑な処理が不要なため、搭載された複数のプロセッサのすべてが動作する必要はないが、音楽再生やゲームなどの機能を実行する場合は処理の複雑さによって複数のプロセッサが動作するように実施の形態２に記載の方法で切り替えることによって最適な電力での動作が可能となる。
【００４８】
さらに、ＤＶＤ記録再生機のような装置に適用した場合、再生時に比べ記録時は入力される情報の処理が必要となるためプロセッサの処理量が増加する。このような場合でも実施の形態２に記載の方法で切り替えることによって最適な電力での動作が可能となる。
【００４９】
なお、実施の形態３においては、撮像装置に適用した場合、携帯電話、ＤＶＤ記録再生機の説明を記載したが、マルチプロセッサ装置はマルチプロセッサを搭載するすべての情報処理装置で適用できる。
【産業上の利用可能性】
【００５０】
本発明のマルチプロセッサ装置は、プロセッサ個別のアドレス格納メモリやプロセッサ個別のリセット制御回路を有し、携帯電話やデジタルスチルカメラなどに代表される携帯型装置に有用である。また、ＤＶＤ機器やテレビなどの据え置き型装置を含む情報処理装置の用途にも応用できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１におけるマルチプロセッサ装置の構成を示すブロック図
【図２】実施の形態１における命令記憶装置のメモリ配置図
【図３】実施の形態１における命令実行メモリのメモリ配置図
【図４】本発明の実施の形態２におけるマルチプロセッサ装置の構成を示すブロック図
【図５】実施の形態２のプロセッサの起動処理のフローチャート
【図６】本発明の実施の形態３における撮像装置の概略構成図
【図７】従来技術のマルチプロセッサ装置の構成を示すブロック図
【符号の説明】
【００５２】
１  第１のプロセッサ
２  第２のプロセッサ
３  第３のプロセッサ
４  命令記憶装置（ＲＯＭ）
５  命令実行メモリ（ＲＡＭ）
６  第２のプロセッサ対応のアドレス格納メモリ
７  第３のプロセッサ対応のアドレス格納メモリ
８  メモリ制御回路
９  リセット制御回路
１１  レンズ
１２  撮像素子
１３  ＴＧ（タイミングジェネレータ）
１４  ＡＦＥ（アナログフロントエンド）
１５  ＤＳＰ（デジタルシグナルプロセッサ）
１６  マルチプロセッサ装置
１７  記録メディア
１８  表示回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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